(57)【要約】本発明は、少なくとも第１及び第２の単電子トランジスタと同数の電界効果トランジスタを用いて、電流の方向を直列または並列に切り替えられるようにし、単電子トランジスタ(SET)の固有特性であるクーロン振動を用いて多重値信号に演算可能にすることにより、一つの論理回路で、ＮＡＮＤ、ＯＲ、ＮＯＲ、そして、ＡＮＤの４つの基本論理回路に変換可能にするフレキシブル多機能論理回路及びこれを用いた素子に関する。これを具現するための手段として、それぞれ側面ゲート(Gate1、Gate2)と、入力電圧端子(Vin1、Vin2)とが備えられた少なくとも第１及び第２の単電子トランジスタ(SET1、SET2)と、一定の電流を与える定電流源(ＶＤ)と、定電流源(ＶＤ)から前記第１及び第２の単電子トランジスタ(SET1、SET2)に一定のドレイン電圧を維持する第１の電界効果トランジスタ(FET1)と、前記第１及び第２の単電子トランジスタ(SET1、SET2)への電流の流れを決める少なくとも１つの第２の電界効果トランジスタ(FET2)と、前記第２の電界効果トランジスタ(FET2)のＯＮ/ＯＦＦ動作により、電流の流れ方向が変わる２つの端子(Port1、Port2)とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれ側面ゲート(Gate1、Gate2)と、入力電圧端子(Vin1、Vin2)とが備えられた少なくとも弟１及び第２の単電子トランジスタ(SET1,SET2)と、
一定の電流を与える定電流源(ＶＤ)と、
前記定電流源(ＶＤ)から前記第１及び第２の単電子トランジスタ(SET1、SET2)に一定のドレイン電圧を維持する第１の電界効果トランジスタ(FET1)と、
前記第１及び第２の単電子トランジスタ(SET1、SET2)への電流の流れを決める少なくとも１つの第２の電界効果トランジスタ(FET2)と、
前記第２の電界効果トランジスタ(FET2)のＯＮ/ＯＦＦ動作により、電流の流れ方向が変わる２つの端子(Port1、Port2)とを含むことを特徴とする単電子フレキシブル多機能論理回路。
【請求項２】
前記第２の電界効果トランジスタ(FET2)がＯＮとなることにより、前記第１及び第２の単電子トランジスタ(SET1、SET2)を並列に構成して、ＮＯＲ論理回路を構成することを特徴とする請求項１記載の単電子フレキシブル多機能論理回路。
【請求項３】
前記第２の電界効果トランジスタ(FET2)がＯＮ状態で、前記第１及び第２の単電子トランジスタ(SET1、SET2)の側面ゲートに電圧を供給して、これらの第１及び第２の単電子トランジスタのクーロン振動の位相を１８０゜調整することにより、ＡＮＤ論理回路を構成することを特徴とする請求項１又は請求項２記載の単電子フレキシブル多機能論理回路。
【請求項４】
前記第２の電界効果トランジスタ(FET2)がＯＦＦとなることにより、前記第１及び第２の単電子トランジスタ(SET1、SET2)を直列に構成して、ＮＡＮＤ論理回路を構成することを特徴とする請求項１乃至請求項３のいずれか一項に記載の単電子フレキシブル多機能論理回路。
【請求項５】
前記第２の電界効果トランジスタ(FET2)がＯＦＦ状態で、前記第１及び第２の単電子トランジスタ(SET1、SET2)の側面ゲートに電圧を供給して、これらの第１及び第２の単電子トランジスタのクーロン振動の位相を１８０゜調整することにより、ＯＲ論理回路を構成することを特徴とする請求項１乃至請求項３のいずれか一項に記載の単電子フレキシブル多機能論理回路。
【請求項６】
前記第２の電界効果トランジスタ(FET2)は、デプレション・トランジスタであることを特徴とする請求項１記載の単電子フレキシブル多機能論理回路。
【請求項７】
前記各側面ゲート(Gate1、Gate2)は、クーロン振動の位相差を１８０゜分変化させることを特徴とする単電子フレキシブル多機能論理回路.
【請求項８】
半導体基板上に積層された絶縁層に向かい合う形態で一対の量子点(ＱＤ)を有するように定義された活性領域と、
前記各量子点(ＱＤ)の外側面に形成された各トンネルジャンクションを挟んで対称に配置される一対の半導体領域と、
前記一対の量子点(ＱＤ)を挟んで前記活性領域上に形成される２つの端子と、
前記量子点の間に位置するように形成されたコントロールゲートと、
両端がそれぞれ前記量子点上に来るように形成される一対の側面ゲートとを含み、
前記活性領域とコントロールゲートとの間にゲート酸化膜が形成され、前記一対の側面ゲートと活性領域に不純物を注入してこれらの側面ゲートをドーピングすると共に、イオン注入された半導体領域を定義することを特徴とする単電子フレキシブル多機能論理回路素子。
【請求項９】
前記一対の側面ゲートと、コントロールゲートと、２つの端子とは、電子ビームリソグラフィ方式で同一平面上に同時に形成されることを特徴とする請求項８記載の単電子フレキシブル多機能論理回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フレキシブル多機能論理回路及びこれを用いた素子に関し、より詳しくは、同一のパターンに、少なくとも２つの単電子トランジスタ(Single Electron Transistor)と同数の電界効果トランジスタ(FET)とを用いて、電流の方向を直列又は並列に切り替えられるようにし、単電子トランジスタ(SET)の固有特性であるクーロン振動(Coulomb Oscillation)を用いて多重値信号に演算可能にすることにより、１つの論理回路で、ＮＡＮＤ、ＯＲ、ＮＯＲ、そして、ＡＮＤの４つの基本論理回路に変換できるようにするフレキシブル多機能論理回路及びこれを用いた素子に関する。
【背景技術】
【０００２】
一般、ナノ技術の接近方式は、２つの流れであるトップダウン(Top-down)方式と、ボトムアップ(Bottom-up)方式とに大別される。
【０００３】
トップダウン方式は既存の接近方式であり、小型化する方法である。即ち、物質や半導体素子のサイズを次第に小さくする技術のことをいう。その例として、既存の素子から、ＭＥＭＳ、そして、次第にＮＥＭＳに発展して行く方式である。
【０００４】
ボトムアップ方式は、最近のナノ技術において新たに頭角を現わす方式であり、トップダウン方式とは異なり、原子や分子又はナノブロックを用いて、より大きい素子を作っていく方式のことをいう。一例として、ナノチューブを用いて、より大きい構造物の合成や、バイオテクノロジー分野における新薬開発などに用いられる技術などが含まれる。
【０００５】
近来、半導体分野では、ナノ技術の接近方式として、ボトムアップ方式を多く採っている。その一例に、ノートタイプのＰＣやモバイルなどに用いられる半導体として、既存には、相補型の金属酸化膜半導体(Complementary Metal Oxide Semicoductor: ＣＭＯＳ)をベースにする論理回路が挙げられる。
【０００６】
相補型の金属酸化膜半導体素子は、シリコン半導体素子技術で電力消耗を減らすため、インバーター回路に、ｐ-チャンネルトランジスタとｎ-チャンネルトランジスタを共に構成して、動作速度は遅いものの、消費電力が極めて小さい半導体、ポケット計算機や腕時計などの携帯用製品に多く使われている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来のＣＭＯＳ方式には、以下のような問題点がある。
１) セル内部の電流状態の有無により、ＯＮ(１)とＯＦＦ(０)を入力値とする演算を行う場合、１ビットの信号を処理するため、１万個〜１００万個の電子が同時に移動しなければならない。
２) これにより、最近、半導体の小型化・高集積化に今後のテラ級時代に入ると、既存のＣＭＯＳ方式は、高い消費電力のため、動作回路の温度が太陽表面温度まで上がるという問題が生じる。
３) また、相補性金属酸化物半導体(ＣＭＯＳ)は１ビットを格納するため、６４ＭｂＤＲＡＭの場合、１００万個の電子が必要であるから、熱雑音よりも多い電荷を充電してデータを認識することになり、電力を多く要することになる。
４) また、従来のバイナリーロジッグタイプの場合、２つの入力電圧(０、１)に対して演算が行われるため、集積度に限界がある。
５) 従来の方式で４つの動作をする論理回路を構成するためには、それぞれの基板にそ
れぞれの論理回路を製作しなければならないため、相対的に多くの製作費用と工程時間を要することになる。
６) また、ナノ技術の２つの流れであるボトムアップ方式とトップダウン方式の中間役目をする重要な核心技術として、次世代超高集積、超高速、低消費電力を目指して、電子１つで動作する単電子トランジスタの製作技術が要求された。
【課題を解決するための手段】
【０００８】
これを解決するための本発明は、
それぞれ側面ゲート(Gate1、Gate2)と、入力電圧端子(Vin1、Vin2)とが備えられた少なくとも第１及び第２の単電子トランジスタ(Single Electron Transistor: SET1、SET2)と、
一定の電流を与える定電流源(ＶＤ)と、
定電流源(ＶＤ)から前記第１及び第２の単電子トランジスタ(SET1、SET2)に一定のドレイン電圧を維持する第１の電界効果トランジスタ(Field Effect Transistor: FET1)と、
第１及び第２の単電子トランジスタ(SET1、SET2)への電流の流れを決める少なくとも１つの第２の電界効果トランジスタ(FET2)と、
第２の電界効果トランジスタ(FET2)のＯＮ/ＯＦＦ動作により、電流の流れ方向が変わる２つの端子(Port1、Port2)とを含むことを特徴とする。
また、第２の電界効果トランジスタ(FET2)がＯＮとなることにより、第１及び第２の単電子トランジスタ(SET1、SET2)を並列に構成して、ＮＯＲ論理回路を構成することを特徴とし、前記第２の電界効果トランジスタ(FET2)がＯＮ状態で、第１及び第２の単電子トランジスタの側面ゲートに電圧を供給して、第１及び第２の単電子トランジスタのクーロン振動の位相を１８０゜調整することにより、ＡＮＤ論理回路を構成することを特徴とする。
【０００９】
また、第２の電界効果トランジスタ(FET2)がＯＦＦとなることにより、第１及び第２の単電子トランジスタ(SET1、SET2)を直列に構成して、ＮＡＮＤ論理回路を構成することを特徴とし、前記第２の電界効果トランジスタ(FET2)がＯＦＦ状態で、第１及び第２の単電子トランジスタの側面ゲートに電圧を供給して、第１及び第２の単電子トランジスタのクーロン振動の位相を１８０゜調整することにより、ＯＲ論理回路を構成することを特徴とする。
【００１０】
また、第２の電界効果トランジスタ(FET2)は、デプレション(depletion)・トランジスタであることを特徴とする。
【００１１】
また、各側面ゲート(Gate1、Gate2)は、クーロン振動(Coulomb Oscillation)の位相差を１８０゜分変化させることを特徴とする。
【００１２】
一方、本発明によるフレキシブル多機能論理回路素子は、
半導体基板上に積層された絶縁層に向かい合う形態で一対の量子点(ＱＤ)を有するように定義された活性領域と、
前記各量子点(ＱＤ)の外側面に形成された各トンネルジャンクションを挟んで対称に配置される一対の半導体領域と、
前記一対の量子点(ＱＤ)を挟んで前記活性領域上に形成される２つの端子と、
前記量子点の間に位置するように、トンネルジャンクション上に形成されるコントロールゲートと、
両端がそれぞれ前記量子点上へ来るように形成される一対の側面ゲートとを含み、
前記活性領域とコントロールゲートとの間にゲート酸化膜が形成され、前記一対の側面ゲートと活性領域に不純物を注入してこれらの側面ゲートをドーピングすると共に、イオン注入された半導体領域を定義することを特徴とする。
【００１３】
この際、前記一対の側面ゲートと、コントロールゲートと、２つの端子とは、電子ビームリソグラフィ方式で同一平面上に同時に形成されることを特徴とする。
【発明の効果】
【００１４】
本発明によると、以下のような効果が得られる。
１) １つの素子を用いて、４つの基本論理(ＮＡＮＤ、ＮＯＲ、ＯＲ、ＡＮＤ)の演算ができるので、素子の集積度を高めることができる。
２) １ビットの情報を格納することにおいて、従来のＣＭＯＳ方式の場合、６４Ｍｂ ＤＲＡＭは、電子１００万個程度、１６Ｍｂ不揮発性メモリは、電子１万個程度が必要であったが、本発明は、電子１つだけを用いてデータを処理するため、電力消費量をｍＷからマイクロワット(μＷ)オーダーに画期的に減らすことができる。
３) 周期的なクーロン振動で単電子トランジスタのゲート電圧を用いて、０、１、２、３・・・・・などの多重値(Multi-valued)ロジックで集積度を更に向上することができるようになる。
４) 特に、本発明によると、別の論理回路をセルの外部に設計しなくても、セル自体が演算機能を有することになる。これは、チップの集積度を高めることができ、消費電力を減らす役割を果たす。
【発明の実施のための形態】
【００１５】
以下、添付図面を参照して、本発明の構成及び作用について説明すると、以下の通りである。
【００１６】
図１は、本発明による４つの基本論理に変換可能な単電子フレキシブル多機能論理回路を説明するための回路図である。
【００１７】
本発明の好適な実施例では、単電子トランジスタが２つである場合を例として説明しているが、その以上の単電子トランジスタを並列に連結し、ここに対応するそれぞれの電界効果トランジスタを構成することも可能である。
【００１８】
本発明による単電子フレキシブル多機能論理回路は、少なくとも第１及び第２の単電子トランジスタ(Single Electron Transistor: SET1、SET2)と、これらの第１及び第２の単電子トランジスタ(SET1、SET2)に一定のドレイン電流を与えるための定電流源(ＶＤ)と、第１及び第２の単電子トランジスタ(SET1、SET2)と同数の電界効果トランジスタ(Field Effect Transistor: FET1、FET2)と、前記第１及び第２の単電子トランジスタ(SET1、SET2)の連結状態により、電流の流れ方向が変わる２つの端子(Port1、Port2)を含んでなる。
【００１９】
第１及び第２の単電子トランジスタ(SET1、SET2)は、互いに並列に連結されており、それぞれの前記第１及び第２の単電子トランジスタ(SET1、SET2)はそれぞれ、側面ゲート(Gate1、Gate2)と、入力電圧端子(Vin1、Vin2)とがそれぞれ備えられている。
【００２０】
第１の電界効果トランジスタ(FET1)は、一定のドレイン電圧を与える定電流源(ＶＤ)と連結されており、図１に示したように、前記第１及び第２の単電子トランジスタ(SET1、SET2)に一定のドレイン電圧を与えられるようになる。
【００２１】
第２の電界効果トランジスタ(FET2)は、第２の単電子トランジスタ(SET2)に直列に連結され、ゲート電圧(Gate2)に固定電圧が与えられることにより、前記定電流源(ＶＤ)からのドレイン電圧が前記第２の単電子トランジスタ(SET2)に与えられることを遮断できるように構成される。
【００２２】
最後に、２つの端子(Port1、Port2)が図１に示したように、それぞれ、第１及び第２の単電子トランジスタ(SET1、SET2)の間に向かい合う位置に装着され、前記第２の電界効果トランジスタ(FET2)のＯＮ/ＯＦＦ動作により、ドレイン端子とソース端子としての機能を有することになる。
【００２３】
以下、添付図面を参照して、本発明の作用について説明すると、以下の通りである。
【００２４】
図２は、本発明による単電子フレキシブル多機能論理回路のＮＯＲ状態を説明するための回路図である。
【００２５】
まず、本発明による単電子フレキシブル多機能論理回路は、第１の電界効果トランジスタ(FET1)のゲートに固定電圧(VG-FET1)を与えるようになると、定電流源(ＶＤ)からそれぞれの第１及び第２の単電子トランジスタ(SET1、SET2)のドレイン電圧を一定に維持する。この際のドレイン電圧は、各第１及び第２の単電子トランジスタ(SET1、SET2)のクーロンブロッケイド条件を維持することができるよう、充分に低い電圧であるため、各第１及び第２の単電子トランジスタ(SET1、SET2)は、それぞれの入力電圧(Vin1、Vin2)により、ドレイン電流が周期的に増減する特性を有する。
【００２６】
この状況で、前記第２の電界効果トランジスタ(FET2)のゲートに固定電圧(VG-FET2)を与えることになると、前記第１及び第２の単電子トランジスタ(SET1、SET2)は、並列連結状態となる。この際、前記各第１及び第２の単電子トランジスタ(SET1、SET2)の入力電圧端子(Vin1、Vin2)に、“０”と“１”と定義される矩形波を周期的に与えることになると、入力電圧が“０”である場合に限り、出力電圧(Vout)は“１”の状態となり、残りの場合は、出力電圧(Vout)が全て“０”の状態となる。
【００２７】
この際、前記２つの端子(Port1、Port2)は、前記第１及び第２の単電子トランジスタ(SET1、SET2)に一定のドレイン電圧が与えられるようにするため、端子(Port2)がソースとなり、他の端子(Port1)はフローティング(floating)状態となる。
【００２８】
従って、電流の方向は、図２に矢印で示したように、ソース(端子(Port2))から前記各第１及び第２の単電子トランジスタ(SET1、SET2)に同時に流れるため、ＮＯＲ 論理回路の演算が可能となる。
【００２９】
一方、前記第１及び第２の単電子トランジスタ(SET1、SET2)の側面ゲート(Gate1,
Gate2)にそれぞれ電圧(Vsg1、Vsg2)を与えて、各第１及び第２の単電子トランジスタ(SET1、SET2)から出力されるクーロン振動の位相を１８０゜分調整するようになると、本発明の論理回路は、別の構成を追加することなく、ＡＮＤ論理回路の演算が可能となる。
【００３０】
図３は、本発明による単電子フレキシブル多機能論理回路のＮＡＮＤ状態を説明するための回路図である。
【００３１】
前述したように、第１の電界効果トランジスタ(FET1)のゲートに電圧を与えると共に、もう１つの第２の電界効果トランジスタ(FET2)はＯＦＦ、即ち、電圧供給をしないと、この第２の電界効果トランジスタ(FET2)を介して電圧供給が行われないため、前記第１及び第２の単電子トランジスタ(SET1、SET2)は、図３でのように直列に連結された状態となる。
【００３２】
この状態で、前記各第１及び第２の単電子トランジスタ(SET1、SET2)の入力電圧端子(Vin1、Vin2)に、“０”と“１”と定義される矩形波を周期的に与えるようになると、その特性上、“１”と定義された入力電圧端子(Vin1、Vin2)の電圧が与えられる場合に限り、出力電圧(Vout)は、“０”の状態となり、残りの場合は、出力電圧(Vout)が全て“１”の状態となる。
【００３３】
この際、前記１つの端子(Port1)がソースとなり、他の端子(Port2)はフローティング状態となり、電流の流れ方向は、図３に矢印で示したように、ソースから第１の単電子トランジスタ(SET1)を介して、第２の単電子トランジスタ(SET2)に流れるため、ＮＡＮＤ論理回路の演算が行われるようになる。
【００３４】
一方、前記第１及び第２の単電子トランジスタ(SET1、SET2)の側面ゲート(Gate1,
Gate2)にそれぞれ電圧(Vsg1、Vsg2)を与えて、各第１及び第２の単電子トランジスタ(SET1、SET2)から出力されるクーロン振動の位相を１８０゜分調整するようになると、本発明の論理回路は、別の構成を追加することなく、ＯＲ論理回路の演算が可能となる。
【００３５】
本発明の好適な実施例では、上記基本論理回路が“０”と“１”の場合を例として説明しているが、単電子トランジスタが提供するクーロン振動を用いて、多重値(Multi-valued)信号(“０”、“１”、“２”、“３”、“４”、…)の演算が可能である。
【００３６】
以下、添付図面を参照して、本発明によるフレキシブル多機能論理回路素子について説明すると、以下の通りである。
【００３７】
図4〜図5は、本発明によるフレキシブル多機能論理回路素子の構成を説明するための平面図であり、図6〜図８は、図4、図5におけるＡ-Ａ、Ｂ−Ｂ、Ｃ−Ｃ線に沿う断面図である。
【００３８】
まず、半導体基板１０上に積層された絶縁層１１にチャンネルが形成できるように、活性領域１２を定義する。特に、上記活性領域１２には、図4と図6に示したように、所定の間隔を隔てて左右側にそれぞれ２つの隣接した量子点(ＱＤ)を有するように定義する。
【００３９】
本発明の好適な実施例において、前記２つの量子点(ＱＤ)間の距離は、第１及び第２の単電子トランジスタ(SET1、SET2)間の入力電圧信号に影響しないほどの間隔を置くことが望ましい。
【００４０】
また、前記活性領域１２には、一対の量子点(ＱＤ)の外側面に形成されたトンネルジャンクションを挟んで対称に、活性領域１２の一部として、半導体領域１４が同一平面上に形成されている。
【００４１】
次に、前記活性領域１２の上層に、２つの端子２０、２１と、３つのゲート３０、３１、３２とが同一平面上に来るように形成される。 ここで、前記２つの端子２０、２１は、上述したように、ソースとドレイン端子に用いられるもので、活性領域１２を介して互いに連通可能な位置に形成される。また、前記２つのゲート３１、３２はそれぞれ、第１及び第２の単電子トランジスタ(SET1、SET2)に構成される側面ゲートであり、それぞれの端部が各量子点(ＱＤ)の上部へ来るように構成され、残りのゲート３０は、第２の電界效果トランジスタ(FET2)のゲートであって、第１及び第２の単電子トランジスタ(SET1、SET2)の直並列連結状態を決めるコントロールゲートとして２つの量子点(ＱＤ)の間に位置するように形成される。
【００４２】
本発明の好適な実施例において、図5と図７〜図８に示したように、前記活性領域１２とコントロールゲート３０との間に、ゲート酸化膜１５を形成することが望ましく、ゲート３１、３２と活性領域１２との間に不純物を注入してゲートをドーピングすると共に、イオン注入された半導体領域１４を定義するように構成することが望ましい。
【００４３】
また、前記一対の側面ゲートと、コントロールゲートと、２つの端子とは、電子ビームリソグラフィ方式で同一平面上に同時に形成することが望ましい。
【００４４】
従って、前記ゲート３１、３２の下の半導体領域１４にはイオンが注入されないため、電界效果トランジスタを動作させなくなると、ソースとドレイン電圧を与えても電流が流れなくなる。また、ソースとドレイン端子の選択可能な端子２０、２１の位置をそれぞれ変化させ、第２の電界效果トランジスタ(FET2)のゲートの電圧のＯＮ/ＯＦＦ動作により、１つの論理回路で４つの基本論理回路を構成することができるようになる。
【００４５】
たとえ、本発明が、上記言及された好適な実施例と関連して説明されたが、発明の要旨と範囲から逸脱することなく、様々な修正や変形をすることができる。従って、添付した特許請求の範囲は、本発明の要旨で属するこのような修正や変形を取り込む。
【図面の簡単な説明】
【００４６】
【図１】本発明による４つの基本論理に変換可能な単電子フレキシブル多機能論理回路を説明するための回路図である。
【図２】本発明による単電子フレキシブル多機能論理回路のＮＯＲ状態を説明するための回路図である。
【図３】本発明による単電子フレキシブル多機能論理回路のＮＡＮＤ状態を説明するための回路図である。
【図４】本発明によるフレキシブル多機能論理回路素子の構成を説明するための平面図である。
【図５】本発明によるフレキシブル多機能論理回路素子の構成を説明するための平面図である。
【図６】図４および図５におけるＡ-Ａ、Ｂ−Ｂ、Ｃ−Ｃ線に沿う断面図である。
【図７】図４および図５におけるＡ-Ａ、Ｂ−Ｂ、Ｃ−Ｃ線に沿う断面図である。
【図８】図４および図５におけるＡ-Ａ、Ｂ−Ｂ、Ｃ−Ｃ線に沿う断面図である。
【符号の説明】
【００４７】
[図面の主要部分に対する符号の説明]
１０ : 半導体基板
１１ : 絶縁層
１２ : 活性領域
１４ : 半導体領域
１５ : ゲート酸化膜
２０、２１、Port1、Port2 : 端子
３０、３１、３２ : ゲート
FET1、FET2 : 第１、第２の電界効果トランジスタ
Gate1、Gate2 : 側面ゲート
ＱＤ : 量子点
SET1、SET2 : 第１、第２の単電子トランジスタ
ＶＤ : 定電流源
Vin1、Vin2 : 入力電圧端子
【図１】
2009532896.tif 000003
【図２】
2009532896.tif 000004
【図３】
2009532896.tif 000005
【図４】
2009532896.tif 000006
【図５】
2009532896.tif 000007
【図６】
2009532896.tif 000008
【図７】
2009532896.tif 000009
【図８】
2009532896.tif 000010
【国際調査報告】
2009532896.tif 000011
2009532896.tif 000012