(57)【要約】【課題】既存の主流のＣＭＯＳプロセスのすべての現在の利点および開発レベルを維持しつつ、クロストークが低減されたＣＭＯＳ画像センサを提供する必要性が存在する。【解決手段】第１の伝導型の光検出器をそれぞれが有する複数のピクセルを有する画像エリアを伴う画像センサであって、画像センサが、第１の伝導型の基板と、過剰なキャリアを基板内に追いやってクロストークを低減するための、画像エリアに広がり、基板に関してあらかじめ決定済みの電位にバイアスされる、基板と光検出器の間の第２の伝導型の第１の層と、各ピクセル内の第１の層内に配置される１つまたは複数の隣接する能動電子素子と、画像エリア外の基板内に配置される電子回路とを含む。
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【特許請求の範囲】
【請求項１】
電荷キャリアとして正孔を使用するｐ伝導型の光検出器をそれぞれが有する複数のピクセルを有する画像エリアを伴う画像センサであって、
（ａ）ｐ伝導型の基板、
（ｂ）過剰な電荷キャリアを前記基板内に追いやってクロストークを低減するため、前記画像エリアに広がり、前記基板に関してあらかじめ定められた電位にバイアスされる、前記基板と前記ｐ伝導型光検出器の間のｎ伝導型の第１の層、
（ｃ）各ピクセル内の前記第１の層内に配置される１つまたは複数の隣接する能動電子素子、および
（ｄ）前記画像エリア外の基板内に配置され、前記画像エリアと電気的に接続されるＣＭＯＳ電子サポート回路、
を包含する画像センサ。
【請求項２】
請求項１に記載の画像センサであって、前記１つまたは複数の能動電子素子は、リセット・トランジスタおよびフローティング・ディフュージョンを含む、画像センサ。
【請求項３】
請求項１に記載の画像センサであって、前記１つまたは複数の能動電子素子は、増幅器を含む、画像センサ。
【請求項４】
請求項１に記載の画像センサであって、さらに、前記基板と前記第１の層の間に配置されるｐ−エピタキシャル層を包含し、それにおいて前記基板は、ｐ＋型であり、前記第１の層はｎ型である、画像センサ。
【請求項５】
請求項１に記載の画像センサであって、前記光検出器は、ピンニングされたフォトダイオードである、画像センサ。
【請求項６】
請求項１に記載の画像センサであって、前記１つまたは複数の能動電子素子は、フローティング・ディフュージョン・アンプを含む、画像センサ。
【請求項７】
請求項１に記載の画像センサであって、前記第１の層は、過剰な電荷キャリアを前記基板内に追いやるように勾配が持たされたドーピングを含む、画像センサ。
【請求項８】
電荷キャリアとして正孔を使用するｐ伝導型の光検出器をそれぞれが有する複数のピクセルを有する画像エリアを伴う画像センサを包含するカメラであって、前記画像センサが、
（ａ）ｐ伝導型の基板、
（ｂ）過剰な電荷キャリアを前記基板内に追いやってクロストークを低減するため、前記画像エリアに広がり、前記基板に関してあらかじめ定められた電位にバイアスされる、前記基板と前記ｐ伝導型光検出器の間のｎ伝導型の第１の層、
（ｃ）各ピクセル内の前記第１の層内に配置される１つまたは複数の隣接する能動電子素子、および
（ｄ）前記画像エリア外の基板内に配置され、前記画像エリアと電気的に接続されるＣＭＯＳ電子サポート回路、
を包含するカメラ。
【請求項９】
請求項８に記載のカメラであって、前記１つまたは複数の能動電子素子は、リセット・トランジスタおよびフローティング・ディフュージョンを含む、カメラ。
【請求項１０】
請求項８に記載のカメラであって、前記１つまたは複数の能動電子素子は、増幅器を含む、カメラ。
【請求項１１】
請求項８に記載のカメラであって、さらに、前記基板と前記第１の層の間に配置されるエピタキシャル層を包含し、それにおいて前記基板は、ｐ＋型であり、前記第１の層はｎ型である、カメラ。
【請求項１２】
請求項８に記載のカメラであって、前記光検出器は、ピンニングされたフォトダイオードである、カメラ。
【請求項１３】
請求項８に記載のカメラであって、前記第１の伝導型はｐ型であり、前記第２の伝導型はｎ型である、カメラ。
【請求項１４】
請求項８に記載のカメラであって、前記１つまたは複数の能動電子素子は、フローティング・ディフュージョン・アンプを含む、カメラ。
【請求項１５】
請求項８に記載のカメラであって、前記第１の層は、過剰なキャリアを前記基板内に追いやるように勾配が持たされたドーピングを含む、カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して画像センサの分野に関し、特に、クロストークを低減するためにｎ型ピンニング層およびｐ型蓄積領域をｎ型井戸内に有する増幅型画像センサに関する。
【背景技術】
【０００２】
今日の増幅型画像センサは、通常、ｐ型またはｎ型いずれかの基板上で構築される。増幅型画像センサは、各ピクセル内に、またはそれに関連付けされて増幅器等の能動回路要素を有するセンサを言う。ＣＭＯＳは、『相補型金属酸化膜シリコン』トランジスタを言い、対立するドーパント（１つはｐ型、１つはｎ型）から構成される２つのトランジスタが相補態様で互いに結線される。増幅型画像センサはまた、一般にＣＭＯＳトランジスタも使用し、したがって相互交換可能に使用される。
【０００３】
ｐ型基板上に構築されるＣＭＯＳセンサは、通常、すでに完全に開発され、高レベルの集積をサポートする必要なすべてのデバイスおよび回路ライブラリを含む標準ＣＭＯＳからプロセスが導かれるという事実に起因して、より高いレベルの回路集積をチップ上に含む。残念ながらそれらのセンサは、それらが構築されるｐ型基板内の少数キャリアの横方向の拡散に帰するピクセルからピクセルへの高レベルのクロストークを欠点として有する。これに対し、代表的なライン間ＣＣＤ画像センサ（焦点面がｎ型基板上のｐ井戸内に構築される）から誘導されるプロセスを使用して構築されるＣＭＯＳ画像センサは、垂直オーバーフロー・ドレイン（ＶＯＤ）構造の結果としてのキャリアの横方向の拡散の排除に起因して、はるかにクロストークが低い。これらのデバイスの場合、カラークロストークが、主として、層上のＣＦＡの透過によって制限されるところの光学的なものとなる。
【０００４】
ｐ型基板上に構築されたＣＭＯＳセンサのためにシリコン基板内の電気的クロストークを低減する最近の提案がいくつかあるが（米国特許仮出願第６０／７２１，１６８号および６０／７２１，１７５号、ともに２００５年９月２８日出願）、特定の応用のためにそれらのテクニックを使用してクロストークを充分に低く低減することは不可能である。また、ＣＭＯＳプロセスをｎ型基板上で開発することは可能であったが、それは、すべてのサポート回路およびデバイスの完全なリエンジニアリングを必要とすることになった。またそれは、ＡＣグラウンド面、すなわちこの場合は基板が、ＶＤＤ供給電圧にバイアスされることを必要とし、ノイズの観点からそれは望ましくない。ｎ型基板はまた、ｐ型基板よりゲッタリングが難しく、それが、より高いレベルの暗電流欠陥に帰することになり得る。
【０００５】
【特許文献１】国際公開第２００７／０３８１０７号パンフレット
【特許文献２】米国特許出願公開第２００７／００６９２６０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、この分野には、既存の主流のＣＭＯＳプロセスのすべての現在の利点および開発レベルを維持しつつ、クロストークが低減されたＣＭＯＳ画像センサを提供する必要性が存在する。
【課題を解決するための手段】
【０００７】
本発明は、上に示した問題のうちの１つまたは複数を克服することに指向される。簡単に要約すると、本発明の１つの態様によれば、本発明は、第１の伝導型の光検出器をそれぞれが有する複数のピクセルを有する画像エリアを伴う画像センサに帰し、当該画像センサは、第１の伝導型の基板、過剰なキャリアを基板内に追いやってクロストークを低減するための、画像エリアに広がり、基板に関してあらかじめ定められた電位にバイアスされる、基板と光検出器の間の第２の伝導型の第１の層、各ピクセル内の第１の層内に配置される１つまたは複数の隣接する能動電子素子、および画像エリア外の基板内に配置される電子回路を包含する。
【０００８】
本発明のこれらの、およびこのほかの態様、目的、特徴、および利点は、以下の好ましい実施態様の詳細な説明および付随する特許請求の範囲の検討から、また添付図面を参照することによって、より明確に理解され、かつ認識されることとなろう。
【発明の効果】
【０００９】
本発明は、ｐ型基板上に集積される主流の標準ＣＭＯＳを使用することのすべての利点を保持しつつ、クロストークおよび暗電流のバルク拡散成分を低減するという利点を有する。
【発明を実施するための最良の形態】
【００１０】
歴史的に、電荷結合デバイス（ＣＣＤ）ベースの画像センサは、より高い電子のモビリティを利用して高いデータ・レートにおける良好な伝達効率を維持するべく、信号電荷キャリアとして電子を使用してきた。クロストークおよびスミアを低減するため、およびブルーミング保護を提供するため、ＣＣＤ撮像素子はまた、一般に井戸の中に、または垂直オーバーフロー・ドレイン（ＶＯＤ）構造（たとえば米国特許第４，５２７，１８２号参照）の中に構築される。したがって、ＶＯＤ構造をｎチャンネルのための要件とともに構築することは、ｐ井戸がｎ型基板内に形成されることを必要とする。
【００１１】
ＣＭＯＳ‐ベースの画像センサは、以来、より容易に利用可能となった。今日のＣＭＯＳ画像センサは、通常、ｐ型またはｎ型いずれかのシリコン基板上に構築される。主流のＣＭＯＳプロセスを使用してｐ型基板上に構築されたものは、高レベルの回路集積を有するが、高レベルのカラークロストークを欠点として持つ。代表的なＣＣＤ類似プロセスを使用してｎ型基板上に構築されたものは（Ｓ．イノウエ（Ｓ．Ｉｎｏｕｅ）ほかの『３．２５Ｍ‐ピクセルＡＰＳ‐ＣサイズＣＭＯＳイメージ・センサ（Ａ  ３．２５  Ｍ‐ｐｉｘｅｌ  ＡＰＳ‐Ｃ  ｓｉｚｅ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）』、映像情報メディア学会技術報告（テクノロジ・レポート，ジ・インスティトゥート・オブ・イメージ・インフォメーション・アンド・テレビジョン・エンジニアズ（Ｔｅｃｈｎｏｌｏｇｙ  Ｒｅｐｏｒｔ，  Ｔｈｅ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｉｍａｇｅ  Ｉｎｆｏｒｍａｔｉｏｎ  ａｎｄ  Ｔｅｌｅｖｉｓｉｏｎ  Ｅｎｇｉｎｅｅｒｓ）、エイジョガクギホウ（Ｅｉｊｏｇａｋｕｇｉｈｏ）、第２５巻、第２８号、ｐ３７‐４１、２００１年３月、ＩＳＳＮ  １３４２‐６８９３）カラークロストークは低いが、前述したように、ほかの欠点を有する。
【００１２】
ＣＣＤ画像センサとは異なり、ＣＭＯＳ画像センサは、転送を１つだけ、すなわちフォトダイオードからフローティング・ディフュージョンへの転送を有する。したがって、ＣＭＯＳ画像センサは、それほど高い電荷キャリアモビリティを要求しない。そのため、より低い正孔のモビリティが、ＣＭＯＳ画像センサのために不足とならない。したがって本発明の１つの目的は、信号電荷キャリアとして正孔を使用するＰＭＯＳ（ｐ‐チャンネル）ピクセル構造を採用したＣＭＯＳ画像センサを開示することである。この本発明のＰＭＯＳ構造は、ピクセルがｐ型エピ上のｎ井戸内に構築されることを可能にし、ピクセルからピクセルへのクロストークを低減する。しかしながら、典型的なＣＣＤ‐ベースの画像センサとは異なり、この井戸は、センサの撮像セクションの下側（またはスパニング）に使用されるだけである。チップ上に集積されるすべてのディジタルおよびアナログＣＭＯＳサポート回路は、ｐ型エピ内に形成される（図４ｂ、すなわちアナログまたはディジタル回路８０、ディジタル・ロジック９０、行デコーダ１００、および列デコーダ１１０を参照されたい）。このことは、チップの標準ＣＭＯＳ回路部分内のデバイスのすべての物理的側面が維持されることを意味する。加えて、井戸内に構築されるＣＣＤ画像センサは、この井戸がグラウンドに、基板がいくらかの正電位にバイアスされるが、それとは異なり、本発明の構造のｎ井戸をＶＤＤにバイアスすることによって、ＣＭＯＳ回路用のグラウンド面（すなわち、ｐ型のエピタキシャル基板）を０Ｖに維持することが可能である。このことは、チップの標準ＣＭＯＳ回路部分のすべての電気的側面もまた維持されることを意味する。ディジタルおよびアナログ・セクション内のいくつかのロジック・パルスの方向および信号スイング（１つまたは複数）だけが、適宜反転される必要があるが、これは当業者によって容易に達成される。したがって、「背景技術」のセクションの中で前述したｐ型基板のすべての利点が維持される。また井戸型構造は、基板から拡散成分を排除することによって暗電流も低減する。
【００１３】
代表的な従来技術のＣＭＯＳ画像センサのピクセルの平面図が図１に示されている。代表的なピクセルは、フォトダイオード（ＰＤ）、フォトダイオードから電荷を読み出すためのトランスファ・ゲート（ＴＧ）、信号電荷を電圧信号に変換するためのフローティング・ディフュージョン（ＦＤ）、ゲートがＦＤに電気的に接続された信号バッファとして作用するソース‐フォロワ・トランジスタ（ＳＦ）、ソース‐フォロワ・トランジスタの出力を列出力回路（図１には図示せず）に選択的に接続する行選択トランジスタ（ＲＳ）、およびフローティング・ディフュージョンの電位をリセットするためのリセット・ゲート（ＲＧ）からなる。電源電圧（ＶＤＤ）は、ソース‐フォロワへの電力供給およびフローティング・ディフュージョンのリセット動作の間にそこから信号電荷を排出させるために使用される。
【００１４】
代表的な従来技術のＣＭＯＳ画像センサのピクセルは、図２ａ〜２ｃ内の例によって図解されるとおり、ｐ＋型のピンニング層を伴うピンニングされたフォトダイオードおよびｐ‐／ｐ＋＋エピタキシャル・シリコン・ウェファ上に構築されたｎ型ストレージ領域を含む。空乏領域の深さ（図２ａ〜２ｃ内に示す）がフォトダイオードの収集境界を定義する。従来技術のフォトダイオードの中心を通って下に向かう一例のドーピング・プロファイルが図２ｂに示されている。収集領域（すなわち、空乏領域の境界）内において作られた、より短い波長の光から生成される電荷キャリア（電子）が捕獲され、信号電荷としてストアされる。この空乏層の深さを通過して作られた、より長い波長から生成される電荷キャリアは、熱拡散を介して任意の方向に自由に拡散する。横方向に拡散し、隣接するピクセルによって収集される電荷が、電気的クロストークと呼ばれる。
【００１５】
クロストークは、照明なし対照明ありのピクセル（１つまたは複数）内信号の比としてそれを定義することによって定量化可能であり、また分数比またはパーセンテージとして表すことができる。したがって、クロストークは、ピクセルによって生成された信号中のそのピクセルによって収集されない信号の相対的な量を表す。例示の従来技術のピクセルについて、空乏層の深さに対するクロストークの依存度が図３に図解されている。当該クロストークの計算は、ラインに沿った１つおきのピクセルが照明されること（および交番する一つおきのピクセルは照明されないこと）を前提とする。波長が長いほど光の吸収率が低くなる（すなわち、光子がより深いところで吸収される）ため、より長い波長においてクロストークがより問題となることから、６５０ｎｍの波長が仮定される。この図から、空乏層の深さの増加がクロストークを低減することは可能であるが、６５０ｎｍにおけるシリコンの吸収係数のおおむね逆数である３ｕｍに至る空乏層の深さについてさえゼロにならないことが理解できる。
【００１６】
本発明のＰＭＯＳピクセル・アーキテクチャの断面図が図４ａに示されている。このピクセル構造を含む一例のＣＭＯＳ画像センサの平面図が図４ｂに示されている。フォトダイオードの中心を通って下に向かう一例のドーピング・プロファイルが図４ｃに示されている。空のフォトダイオードの中心を通って下に向かう一例の電位プロファイルが図４ｄに示されている。図４ａおよび４ｃによって理解できるとおり、本発明のピンニングされたフォトダイオード１０は、ｐ‐／ｐ＋＋エピタキシャル基板５０上のｎ型井戸４０内に構築されるｎ＋ピンニング層２０およびｐ型埋め込みストレージ領域３０を具体化する。本発明のフォトダイオードの表面ピンニング層２０がｎ型であることから、ヒ素を使用することが可能である。これは、ホウ素と比較されるヒ素のより短い注入レンジに起因して、浅いピンニング層を作ることをより容易にする。（従来技術の構造は、通常はホウ素が使用されるｐ型ピンニング層を有する）。また、フォトダイオードのストレージ領域３０が、ここではｎ型ではなくｐ型であることから、ホウ素（従来技術の構造のストレージ領域に要求されるところのリンまたはヒ素より長い注入レンジを有する）を使用することが可能であり、それによってこのインプラントを深くすることがより容易になる。ｎ＋ピンニング層２０は、図４ａ内に観察できるとおり、典型的な浅溝素子分離（ＳＴＩ）領域周囲のｎ＋型の分離インプラント６０を介してｎ井戸４０と電気的に接続される。このピンニング層２０は、ダイオードの表面に（電子の）蓄積を持続させる。信号電荷は、正孔の形で、ピンニングされたフォトダイオード１０のｐ型埋め込みストレージ領域３０内に蓄積される。ｎ型井戸４０は、図４ｂ内に示される平面図によって図解されるとおり、複数のピクセルを有する画像エリア７０内だけに形成される。この井戸４０を画像エリア７０内だけに形成することによって、画像センサ７５は、ｐ型基板のすべての恩典を維持しつつ、標準の主流のＣＭＯＳデバイスおよび回路を、アナログまたはディジタル回路８０、ディジタル・ロジック９０、行デコーダ１００、および列デコーダ１１０内において使用する。このｎ型井戸４０をプロセスの初めに形成し、その形成がほかのデバイス構造に影響しないようにすることが好ましい。たとえばそれが、インプラントおよび熱駆動を介して形成される場合、これを標準ＣＭＯＳプロセスに先行して行うことによって、熱駆動ステップが、画像エリアを取り囲むＣＭＯＳサポート回路内に使用されるデバイスによって要求されるシャロージャンクション領域における拡散を生じさせることがなくなる。このｎ井戸４０内における形成時には、ピクセルのトランスファ・ゲート（ＴＧ）、リセット・ゲート（ＲＧ）、およびソース‐フォロワ（ＳＦ）トランジスタがすべて好ましくｐ型金属酸化膜シリコン（ゲートが通常は金属でなく、ポリシリコンであり、しばしば誘電体が酸化物だけでないことに注意されたい）電界効果トランジスタ（ＰＭＯＳ  ＦＥＴ）になる。ソース‐フォロワ増幅器（ＳＦ）の出力と直列の行選択トランジスタ（ＲＳ、図示せず）もまた、ＰＭＯＳデバイスとなる。周辺のサポートＣＭＯＳ回路８０、９０、１００、および１���０のすべては、ｐ‐／ｐ＋＋エピタキシャル基板内に形成される。この基板はグラウンドされ、ｎ型井戸４０は、好都合な正のバイアス、たとえばＶＤＤにバイアスされる。画像の積分後（またはその間）にフローティング・ディフュージョン（ＦＤ）が、フォトダイオードからの信号転送に先行してリセット・ゲート（ＲＧ）上の負に向かうパルスを用いてリセットされる。好都合なＦＤリセット電圧レベルはグラウンドである。フローティング・ディフュージョンがリセットされた後（すなわちＲＧパルスの後）、フォトダイオードからフローティング・ディフュージョンへの電荷（正孔）の転送が、トランスファ・ゲートＴＧ上の負に向かうパルスによって起動される。これらのパルスに使用される好都合なクロック電圧（ＶＤＤ）の例が図４ａ内に示されている。本発明の範囲から逸脱することなくこのほかの電圧も可能であると見られる。信号電荷が、本発明の構造については正孔であることから、フローティング・ディフュージョンおよびソース‐フォロワ（ＳＦ）出力上の信号スイングが正に向かうことになる。フォトダイオードの収集領域３０下側のｎ型井戸４０内で生成されたあらゆる光信号（正孔）は、隣接するピンニングされたフォトダイオード１０にそれが拡散可能となる前に、基板５０内に一掃され、それによって電気的クロストークが排除される。信号は、当業者は知ることになろうが、通常の態様でチップから読み出されることになる。この構造から結果としてもたらされる基板とフォトダイオードの間の電位障壁もまた、基板（バルク）からフォトダイオードへの暗電流の拡散成分を排除する。
【００１７】
ｐ型基板上のｎ井戸内に構築されるピンニングされたフォトダイオードを伴う本発明のピクセル構造についての電気的クロストークは、図５に示されるとおり、大きく低減される。クロストークは、多様な空乏層の深さごとに、シンク層の深さ（基板に排出されるキャリアが通過する深さ）に対して示されている。この計算は、Ｅ．Ｇ．スティーブンスおよびＪ．Ｐ．ラビン（Ｅ．Ｇ．Ｓｔｅｖｅｎｓ、Ｊ．Ｐ．Ｌａｖｉｎｅ）によりＩＥＥＥトランス・オン・エレクトロン・デバイセズ（ＩＥＥＥ  Ｔｒａｎｓ．  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）、第４１巻、第１０号の１７５３ページ（１９９４年１０月）に記述された方法によって行われている。このサンプルの計算については、一定のｎ井戸ドーピング濃度対深さが仮定された。イオン・インプランテーションを介してｎ井戸が好ましく形成されることになる実際のデバイスについては、結果の（図４ｃに示されているような）ドーピングの勾配が電位の勾配（図４ｄに示されているとおり）を作り出し、その結果、ｎ井戸内の少数キャリア（正孔）が基板内に追いやられ、それによって電気的クロストークおよび基板の暗電流成分の実質的な排除が結果としてもたらされることになる。
【００１８】
図６を参照すると、本発明の画像センサ７５が中に配置されたディジタル・カメラ１２０が、通常の消費者が見慣れた典型的な商的実施態様を図解するために示されている。
【００１９】
ここに示された本発明の好ましい実施態様は、ｐ型エピ基板上のｎ井戸内のｐ型埋め込み収集領域およびｎ＋ピンニング（トップ表面）層からなるピンニングされたフォトダイオードを組み込んでいるが、当業者であれば、本発明の範囲から逸脱することなしにこのほかの構造が使用可能であることを理解されよう。たとえば、望ましい場合には、ｎ型井戸内に形成される単純なピンニングなしのｐ型ダイオードを使用することができる。また、単純な非共有型のピクセル・アーキテクチャが示されているが、共有アーキテクチャ（たとえば、米国特許第６，１０７，６５５号等）を本発明の範囲から逸脱することなしに使用することも可能である。
【図面の簡単な説明】
【００２０】
【図１】典型的な従来技術のＣＭＯＳ画像センサ内に使用される画像エリアのピクセルの平面図である。
【図２ａ】典型的な従来技術のピンニングされたフォトダイオード検出器のトランスファ・ゲートおよびフローティング・ディフュージョンを通る断面から得られた２次元ドーピング構造の概略図である。
【図２ｂ】従来技術のフォトダイオードの中央を通るシリコン内部への深さに対する１‐Ｄのドーピング・プロファイルを示した説明図である。
【図２ｃ】従来技術のフォトダイオードの中央を通るシリコン内部への深さに対する１‐Ｄの電位プロファイルを示した説明図である。
【図３】従来技術のＣＭＯＳ増幅型画像センサのピクセルの、空乏層の深さに対するピクセルからピクセルへのクロストークの２‐Ｄ計算の例示的な結果を図解した説明図である。
【図４ａ】本発明のＰＭＯＳピクセル構造について、トランスファ・ゲート、フローティング・ディフュージョン、およびリセット・ゲートを通る断面から得られた２次元ドーピング構造の概略図である。
【図４ｂ】図４ａの画像センサについて例示的なレイアウトを示した平面図である。
【図４ｃ】本発明のＰＭＯＳピクセル構造の中央を通るシリコン内部への深さに対する１‐Ｄのドーピング・プロファイルを示した説明図である。
【図４ｄ】本発明のＰＭＯＳピクセル構造の中央を通るシリコン内部への深さに対する１‐Ｄの電位プロファイルを示した説明図である。
【図５】井戸内に構築される本発明のＰＭＯＳピクセル構造について、多様なフォトダイオードの空乏層の深さごとにシンク層の深さに対するピクセルからピクセルへのクロストークの２‐Ｄ計算の結果を図解した説明図である。
【図６】本発明の典型的な商的実施態様を図解するための、通常の消費者が見慣れたディジタル・カメラを図解した説明図である。
【符号の説明】
【００２１】
１０  ピンニングされたフォトダイオード、２０  ｎ＋ピンニング層、３０  ｐ型埋め込みストレージ領域、４０  ｎ型井戸、５０  ｐ‐／ｐ＋＋エピタキシャル基板、６０  ｎ＋型分離インプラント、７０  画像エリア、７５  画像センサ、８０  アナログまたはディジタル回路、９０  ディジタル・ロジック、１００  行デコーダ、１１０  列デコーダ、１２０  ディジタル・カメラ。
【図１】
2009541992.tif 000003
【図２ａ】
2009541992.tif 000004
【図２ｂ】
2009541992.tif 000005
【図２ｃ】
2009541992.tif 000006
【図３】
2009541992.tif 000007
【図４ａ】
2009541992.tif 000008
【図４ｂ】
2009541992.tif 000009
【図４ｃ】
2009541992.tif 000010
【図４ｄ】
2009541992.tif 000011
【図５】
2009541992.tif 000012
【図６】
2009541992.tif 000013
【国際調査報告】
2009541992.tif 000014
2009541992.tif 000015
2009541992.tif 000016