(57)【要約】注入電流を制御及び／又は阻止する回路配置及び方法を更に発展させるために、前記方法は、少なくとも１つのトランジスタ手段を少なくとも１つの電圧信号及び／又は電流信号の信号レベルに応じて少なくとも１つのイネーブル状態と少なくとも１つのディセーブル状態との間でスイッチングさせ、前記トランジスタ手段のイネーブル状態において、少なくとも１つのアナログ及び／又はディジタル信号を、少なくとも１つの第１ピンから少なくとも１つの第２ピンへ少なくとも１つの導電チャネルを介して、前記導電チャネル上の不所望な電流信号及び／又は不所望な電圧信号による妨害が最小になるように伝送するため、特に回路配置内でＭＯＳ効果並びにバイポーラ効果を防止するために、  前記トランジスタ手段がそのディセーブル状態において少なくとも１つの不所望な信号が供給されることにより導通し始めるのを阻止すること、及び  前記トランジスタ手段が前記導電チャネルの少なくとも１つの第１部分と前記導電チャネルの少なくとも１つの第２部分との間に配置されている場合に、少なくとも１つの不所望な電流ピークが前記導電チャネルの少なくとも１つの第１部分から前記導電チャネルの少なくとも１つの第２部分へ伝送されるのを阻止することを提案する。
2009528748.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの第１ピンから少なくとも１つの第２ピンへ少なくとも１つのアナログ及び／又はディジタル信号を伝送するように設計された少なくとも１つの導電チャネルと、
前記第１ピンと前記第２ピンとの間に前記導電チャネルを介して接続され且つ少なくとも１つの電圧信号及び／又は電流信号の信号レベルに応じて少なくとも１つのイネーブル状態と少なくとも１つのディセーブル状態との間でスイッチ可能なスイッチ１つのトランジスタ手段と、
を具える回路配置において、
前記トランジスタ手段が、そのディセーブル状態において少なくとも１つの不所望な信号が供給されることにより、導通し始めるのを阻止する少なくとも１つの状態制御回路と、
前記トランジスタ手段が前記導電チャネルの少なくとも１つの第１部分と前記導電チャネルの少なくとも１つの第２部分との間に配置されている場合に、少なくとも１つの不所望な電流ピークが前記導電チャネルの少なくとも１つの第１部分から前記導電チャネルの少なくとも１つの第２部分へ伝送されるのを阻止する少なくとも１つの電流制御回路と、
を具えることを特徴とする回路配置。
【請求項２】
前記トランジスタ手段は、
そのドレイン電極及び／又はそのソース電極及にそのゲート電極より高い電圧が与えられた場合に導通し始める少なくとも１つのトランジスタユニット、特に少なくとも１つのｐチャネル金属酸化膜半導体（ＰＭＯＳ）又はｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）、及び／又は、
そのドレイン電極及び／又はそのソース電極及にそのゲート電極より低い電圧が与えられた場合に導通し始める少なくとも１つのトランジスタユニット、特に少なくとも１つのｎチャネル金属酸化膜半導体（ＮＭＯＳ）又はｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）、
を具え、
前記トランジスタ手段が、少なくとも１つの金属酸化膜半導体（ＭＯＳ）として、特に少なくとも１つの相補型金属酸化膜半導体（ＣＭＯＳ）、例えば少なくとも１つの相補型高密度金属酸化膜半導体（ＣＨＭＯＳ）として及び／又は少なくとも１つのバイポーラ相補型金属酸化膜半導体（ＢｉＣＯＭＳ）として実現できることを特徴とする請求項１記載の回路配置。
【請求項３】
前記状態制御回路は、
不所望な信号が前記回路配置の少なくとも１つの電源に伝送されるのを阻止するように設計された少なくとも１つの逆流阻止回路、及び／又は、
不所望な信号、特に過電圧及び／又は不足電圧を検出する検出手段を具え、前記トランジスタ手段の少なくとも１つの電極の信号レベルを制御するよう設計され、特に過電圧の場合には前記ｐ型トランジスタユニットのゲート電極の信号レベルを上昇させ、及び／又は、不足電圧の場合には前記ｎ型トランジスタユニットのゲート電極の信号レベルを低下させるように設計された少なくとも１つの信号レベル回路と、
を具えることを特徴とする請求項１又は２記載の回路配置。
【請求項４】
前記電流制御回路は、
前記第１ピンと前記トランジスタ手段との間に配置され、前記導電チャネルの第１部分に接続された少なくとも１つのインピーダンス源、特に少なくとも１つの電流源により供給される不所望な電流ピークを除去するように設計された少なくとも１つの第１ソースシンク回路と、
前記第２ピンと前記トランジスタ手段との間に配置され、前記導電チャネルの第２部分に接続された少なくとも１つのインピーダンス源、特に少なくとも１つの電流源により供給される不所望な電流ピークを除去するように設計された少なくとも１つの第２ソースシンク回路と、
と、
を具えることを特徴とする請求項１−３の何れかに記載の回路配置。
【請求項５】
前記トランジスタ手段を少なくとも１つの寄生バイポーラ効果から保護する回路、特に前記トランジスタ手段を寄生バイポーラ効果による信号リークから保護する回路であって、前記トランジスタ手段の少なくとも１つのバックゲート、特に前記トランジスタ手段の少なくとも１つのソース−ドレイン−バックゲートからなる少なくとも１つの寄生バイポーラトランジスタに少なくとも１つの電流が注入されるのを阻止する少なくとも１つの逆流阻止回路を具える少なくとも１つのバイポーラ制御回路、及び／又は、
前記トランジスタ手段のバックゲートの電圧レベルを制御、特にダイナミック制御する、特に前記第１ピン及び／又は前記第２ピンの電圧レベル及び／又は前記電源の電圧レベルに依存して、前記トランジスタ手段の前記バックゲートの電圧レベルを上昇及び／又は低下させる少なくとも１つのバックゲート制御回路、
を具えることを特徴とする請求項１−４の何れかに記載の回路配置。
【請求項６】
少なくとも１つのトランジスタ手段を少なくとも１つの電圧信号及び／又は電流信号の信号レベルに応じて少なくとも１つのイネーブル状態と少なくとも１つのディセーブル状態との間でスイッチングさせること、
前記トランジスタ手段のイネーブル状態において少なくとも１つのアナログ及び／又はディジタル信号を少なくとも１つの第１ピンから少なくとも１つの第２ピンへ少なくとも１つの導電チャネルを介して伝送すること、
そのディセーブル状態において前記トランジスタ手段が少なくとも１つの不所望な信号が供給されることにより導通し始めるのを阻止すること、及び
前記トランジスタ手段が前記導電チャネルの少なくとも１つの第１部分と前記導電チャネルの少なくとも１つの第２部分との間に配置されている場合に、少なくとも１つの不所望な電流ピークが前記導電チャネルの少なくとも１つの第１部分から前記導電チャネルの少なくとも１つの第２部分へ伝送されるのを阻止することを特徴とする、注入電流を制御及び／又は阻止する方法。
【請求項７】
前記トランジスタ手段がそのディセーブル状態において導通し始めるのを阻止するために、
不所望な信号、特に過電圧又は不足電圧を検出すること、
前記トランジスタ手段の少なくとも１つの電極の信号レベルを制御し、特に過電圧の場合には、そのゲート電極に少なくとも１つの負電圧が印加されると導通し始める前記トランジスタ手段の少なくとも１つのｐ型トランジスタユニットのゲート電極の信号レベルを上昇させること、及び／又は、
不足電圧の場合には、そのゲート電極に少なくとも１つの正電圧が印加されると導通し始める前記トランジスタ手段のｎ型トランジスタユニットのゲート電極の信号レベルを低下させることを特徴とする請求項６記載の方法。
【請求項８】
前記不所望な電流ピークが前記導電チャネルの少なくとも１つの第１部分から前記導電チャネルの少なくとも１つの第２部分へ伝送されるのを阻止するために、
前記不所望なピークを検出、特にダイナミックに検出すること、及び
前記電流ピークの検出時に、少なくとも１つの低インピーダンスパスを電源及び／又は接地に供給することを特徴とする請求項６又は７記載の方法。
【請求項９】
前記トランジスタ手段を少なくとも１つの寄生バイポーラ効果から保護する回路、特に前記トランジスタ手段を寄生バイポーラ効果による信号リークから保護ために、
前記トランジスタ手段の少なくとも１つのバックゲートの電圧レベルを特にダイナミックに制御し、特に前記トランジスタ手段の前記バックゲートの電圧レベルを前記第１ピン及び／又は前記第２ピン及び／又は前記電源の電圧レベルに応じて上昇及び／又は低下させること、及び／又は、
少なくとも１つの電流が前記トランジスタ手段のバックゲートに注入されるのを阻止すること、特に前記トランジスタ手段の少なくとも１つのソース−ドレイン−バックゲートからなる少なくとも１つの寄生バイポーラトランジスタに注入されるのを阻止することを特徴とする請求項６−８の何れかに記載の方法。
【請求項１０】
少なくとも１つの用途、特に過電圧、たとえば正常電源電圧を超える電圧が発生し得る少なくとも１つの自動車用途に使用し、及び／又は、
少なくとも１つのバスインピーダンス、少なくとも１つのデータ収集システム、少なくとも１つのレベルシフタ及び／又は少なくとも１つのパーソナルコンピュータ内の少なくとも１つのアナログ−ディジタルコンバータに使用し、
前記回路配置が少なくとも１つのスイッチングデバイス、特に少なくとも１つのアナログスイッチとして、及び／又は少なくとも１つのマルチプレクサデバイス及び／又は少なくとも１つのデマルチプレクサデバイス、例えば少なくとも１つのアナログマルチプレクサ及び／又は少なくとも１つのアナログデマルチプレクサとして実装できることを特徴とする請求項１−５の何れかに記載の少なくとも１つの回路配置及び／又は請求項６−９の何れかに記載の少なくとも１つの方法の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、
少なくとも１つの第１ピンから少なくとも１つの第２ピンへ少なくとも１つのアナログ及び／又はディジタル信号を伝送するように設計された少なくとも１つの導電チャネルと、
前記第１ピンと前記第２ピンとの間に前記導電チャネルを介して接続され且つ少なくとも１つの電圧信号及び／又は電流信号の信号レベルに応じて少なくとも１つのイネーブル状態と少なくとも１つのディセーブル状態との間でスイッチ可能なスイッチ１つのトランジスタ手段と、
を具える回路配置に関する。
【０００２】
本発明は、更に、請求項６の前文に記載の、注入電流を接続及び／又は阻止する対応する方法に関する。
【背景技術】
【０００３】
アナログスイッチ、マルチプレクサ及び／又はデマルチプレクサのようなトランジスタ手段は、アナログ／ディジタルコンバータ、（通信業界で使用されている）バスインターフェース、データ収集システム、レベルシフタ、パーソナルコンピュータ等のような種々のアプリケーションで使用されている。
【０００４】
従来、トランジスタ手段の特にアナログデータの入力／出力端子における動作電圧はレール電圧値に制限され、これらのレール電圧値は接地レベルgndから電源電圧Ｖccまで変化し得る。しかし、自動車用のような多くのアプリケーションでは、ディセーブル状態又はディセーブルモード中に接地レベルgndより低い又は電源電圧Ｖccより高い振幅を有する信号がトランジスタ手段の端子にしばしば発生する。このような信号の発生は回路配置の過渡的挙動、回路配置の異なる部分の異なる電源又は不所望な電圧スパイク等により起こり得る。
【０００５】
この挙動の最終結果は、この障害ライン、即ち少なくとも過電圧信号又は不足電圧信号が付与される導電チャネルに接続されたトランジスタ手段から電流が供給されるかシンクされることになる。
【０００６】
アナログ動作に対しては、障害ラインに接続されていないトランジスタ手段の端子における妨害を最小にすることが望ましい。しかし、従来のアナログ設計では、この過電圧信号又は不足電圧信号又はこの不所望電流の注入が次の２つのメカニズムでトランジスタ手段の反対側へリークし得る。
・  トランジスタ手段が接地レベルgndから電源電圧Ｖccまでの電圧範囲内で内部信号によりディセーブルされるディセーブル状態において、トランジスタ手段内の金属酸化膜半導体（ＭＯＳ）スイッチの導通により生じる入力／出力ライン間の信号転送
・  ＭＯＳスイッチのソース−バルクドレイン間に形成される寄生バイポーラ効果による入力／出力ライン間のリーク
【０００７】
従って、信号ライン又は導電チャネルは、回路配置、特にアナログマルチプレクサ及び／又はアナログデマルチプレクサのアナログスイッチの電源電圧Ｖccに制限される。このような現象を処理する別の方法は、回路配置を用いるシステムの電源電圧範囲を伝送すべきアナログ信号及び／又はディジタル信号の電圧範囲に等しくするものである。
【０００８】
このことは、使用可能な電源電圧がアナログシステム及び／又はディジタル信号のピーク値より低いアプリケーションにおいて重大な障害になる。このような場合には、従来のアナログマルチプレクサ又は従来のアナログデマルチプレクサは高電圧のアナログ信号を処理するためにサブシステムの電源電圧より高い電源電圧Ｖccを必要とする。
【０００９】
以下に、トランジスタ手段、即ち相補型金属酸化膜半導体（ＣＭＯＳ）、特にアナログマルチプレクサ又はアナログデマルチプレクサのアナログスイッチの設計に関する基本概念について論じる。
【００１０】
図１には、アナログＣＭＯＳスイッチ２０の概念が示されている。前記アナログＣＭＯＳスイッチ２０は、
・  ＰチャネルＭＯＳトランジスタＭＰと、
・  ＮチャネルＭＯＳトランジスタＭＮと、
を具える。この場合には、入力ライン１２及び出力ライン１４を具える導電チャネル上の電圧は零（接地レベルgnd）から電源電圧Ｖccまでの電圧範囲内にある。
【００１１】
アナログＭＯＳスイッチ、特にアナログＣＭＯＳスイッチは、イネーブル時に、ＣＭＯＳスイッチ２０の入力ライン１２と出力ライン１４を横切ってアナログ又はディジタル信号を最小の歪で転送するために使用される。理想的なスイッチはディセーブル状態で開スイッチとして機能し、イネーブル状態で短絡スイッチとして機能する。しかし、従来のＭＯＳトランジスタ、特にＣＭＯＳスイッチでは、いくつかの問題が生じる。
【００１２】
アナログトランジスタ手段、特にアナログＣＭＯＳスイッチのようなアナログＭＯＳトランジスタは、トランジスタ手段のディセーブル状態で信号を阻止し、トランジスタ手段のイネーブル状態で信号を転送する。しかし、トランジスタ手段は電源電圧範囲内、即ち零（接地レベルgnd）と電源電圧Ｖccとの間の電圧範囲内の信号を阻止及び転送できるのみである。
【００１３】
上で説明したように、システム内の種々の妨害のために、導電チャネル、特にスイッチラインは、特にトランジスタ手段のディセーブル状態において、予測不可能な電流及び／又は予測不可能な過電圧及び／又は予測不可能な不足電圧を受ける。
【００１４】
全システムのノーマル動作に対して、全システム内の妨害を最小にするためにトランジスタ手段はこれらの不所望信号をブロックしなければならない。さもなければ、これらの妨害によって導電チャネル間、特にスイッチライン間の不所望なリークのためにシステムに不所望な挙動が生じ得る。
【００１５】
これに関連して、この不所望な挙動には主として次の２つのメカニズム：
・  金属酸化膜半導体（ＭＯＳ）効果、特に相補型金属酸化膜半導体（ＣＭＯＳ）効果、及び
・  寄生バイポーラ効果
がある。
【００１６】
これらの２つのメカニズムは、過電圧信号、即ち回路配置の電源電圧Ｖccより高い信号に対して問題を生じ得る。不足電圧信号、即ち接地レベルgndより低い信号にも同じメカニズムが成り立つ。
【００１７】
図２には、ＭＯＳ効果、特にＣＭＯＳ効果が示されている。ＰＭＯＳトランジスタＭＰは、そのドレイン／ソース電圧がそのゲートＭＰgの電圧より高い場合に導通し始める。図２では、導電チャネルの第１部分１２に電源電圧Ｖccより高い電圧が供給され、導電チャネルの第２部分１４に第１ライン１２の電圧より低い電圧が供給される。
【００１８】
スイッチのディセーブル状態動作では、ＰＭＯＳのゲートＭＰgに電源電圧Ｖccに等しい少なくとも１つの信号を供給することによってＰＭＯＳがディセーブルされる。従って、ＰＭＯＳのドレイン又はＰＭＯＳのソースに不所望な電流がある場合、ＰＭＯＳのドレイン又はＰＭＯＳのソースの電圧が電源電圧Ｖcc以上に上昇する傾向がある。これにより、ＰＭＯＳが部分的に又は完全にターンオンすることによってドレイン側からソース側への電流通路ＣＰ又はその逆の電流通路が生じる。
【００１９】
ＣＭＯＳ効果、即ち
・  ＰＭＯＳのディセーブル状態における過電圧状態でのＰＭＯＳ導通及び／又は
・  ＮＭＯＳのディセーブル状態における過電圧状態でのＮＭＯＳ導通
を抑圧する必要がある。
【００２０】
図３に、バイポーラ効果が示されている。ＰＭＯＳのソース−ドレイン−バックゲート、具体的にはエミッタ−コレクタ−ベースにより弱い寄生バイポーラトランジスタ（ＰＮＰトランジスタ）が形成される。これは極めて弱い低い電流利得（ｈfe）を有する極めて弱いバイポーラトランジスタであるが、活性時に一方の側から他方の側へ有限の信号を伝送する。更に、通常のシミュレーションではこの種のリークは殆どモデル化できない。従って、この効果を抑圧するために余分の予防手段が必要とされる。
【００２１】
図３は過電圧状態における寄生ＰＮＰバイポーラ導通を示す。この状態では、導電チャネルの第１部分１２に電源電圧Ｖccより高い電圧が印加され、導電チャネルの第２部分１４に第１ライン１２の電圧より低い電圧が印加される。
【００２２】
アナログスイッチ又はアナログマルチプレクサ又はアナログデマルチプレクサ内の寄生バイポーラ効果を阻止する回路は下記の先行技術文献に記載されている。
【００２３】
・製品情報シート「SN74HC4851, 8-channel analog multiplexer/demultiplexer with injection-current effect control」,Texas Instruments Incorporated, SCL542B, September 2003,revised January 2004,インターネット＜ＵＲＬ：http://focus.ti.com/lit/ds/symlink/sn74hc4851.pdf＞
・製品情報シート「SN74HC4851, Analog multiplexer/demultiplexer with injection-current effect control」,Texas Instruments Incorporated, SCYB019A,2004,インターネット＜ＵＲＬ：http://focus.ti.com/pdfs/logic/hc4851prodclip. pdf＞
・製品情報シート「MC74HC4851, Analog multiplexer/demultiplexer with injection-current effect control」Semiconductor Component Industries LLC, MC74HC4851A/D, revision 6, June 2005,インターネット＜ＵＲＬ：http://www.onsemi.com/pub/Collateral/mc74hc4851a-d.prf＞
・欧州特許出願公開第０７２９２３２号（ＥＰ０７２９２３２Ａ１）（この発明ではスイッチングトランジスタと関連する注入電流の流れを阻止するように機能するシャントトランジスタを有するアナログスイッチが設けられている）
・欧州特許出願公開第１１９９８０１号（ＥＰ１１９９８０１Ａ１）（この発明ではアナログスイッチ内の電流注入制御用回路によってアナログスイッチを構成するＭＯＳＦＥＴトランジスタの寄生バイポーラ効果がターンオンするのを阻止している）
・米国特許第５９９４７４４号明細書（ＵＳ５９９４７４４）
【００２４】
先行技術文献に記載された回路は、寄生バイポーラ効果に対処しているのみで、ＭＯＳ効果に対処していない。それゆえ、これらのアナログスイッチ及びマルチプレクサ／デマルチプレクサは、ＭＯＳがアクティブにならないと仮定される場合にのみ正常に働き、これは極めて有効なシンクを使用できる場合、例えば低いしきい値ダイオードを使用できる場合（製造に極めて費用がかかる）又は追加の回路のサイズを極めて大きくすることができる場合に可能となるのみである。
【００２５】
別の方法はＴスイッチ構成を用いて過大電流を阻止するものである。しかし、Ｔスイッチ構成の使用は、
・  スイッチ又はマルチプレクサ／デマルチプレクサが大きなシリコン領域を必要とし、スイッチ又はマルチプレクサ／デマルチプレクサを多量生産するには費用がかかりすぎる欠点、及び
・  低電圧におけるスイッチ又はマルチプレクサ／デマルチプレクサのオン抵抗値が大きく増大する欠点
をもたらす。
【００２６】
ＭＯＳ効果に関しては、独国特許第２３１９１２８号明細書に、オフ絶縁が改良されたＣＭＯＳ転送ゲートマルチプレクサが開示され、これには制御信号に応答して入力から出力へ信号を転送する転送セルが設けられている。
【００２７】
更に、米国特許第６５６７０２４号明細書に、注入電流を抑制する手段を具えたアクティブスイッチが開示されている。この従来のアクティブスイッチは一対の転送ゲートを具え、この一対の転送ゲートは制御信号によりそれらの導通がイネーブル及びディセーブルされる一対のトランジスタを具える。これらのトランジスタのバックゲート、ソース及びドレインは入力端及び出力端に結合される。
【００２８】
しかし、寄生バイポーラ効果は独国特許第２３１９１２８号明細書においても、米国特許第６５６７０２４号明細書においても対処されていない。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
本発明の目的は、上述した従来の技術を考慮し、上述した欠点及び短所から出発して、発明の技術分野に記載した種類の回路配置及び方法を、導電チャネルにおける不所望な電流信号及び／又は不所望な電圧信号、即ち
・  電圧源からの少なくとも１つの過電圧信号及び／又は少なくとも１つの不足電圧、又は
・  導電チャネルに接続された少なくとも１つの電流源から供給されるまたはシンクされる有限電流
による妨害が最小になるように、特にＭＯＳ効果並びにバイポーラ効果が回路配置内で阻止されるように更に発展させることにある。
【課題を解決するための手段】
【００３０】
本発明の目的は、請求項１に記載された特徴を具える回路配置並びに請求項６に記載された特徴を具える方法により達成される。本発明の有利な実施例及び好適な実施例はそれぞれの従属請求項に記載されている。
【００３１】
本発明は、回路配置、特にＭＯＳアナログスイッチ又はＭＯＳアナログマルチプレクサ及び／又はＭＯＳアナログデマルチプレクサを提供するという考えに基づくものである。この回路配置は少なくとも１つの注入電流効果制御手段を具え、前記注入電流効果制御手段は、特に
・過電圧の阻止及び／又は不足電圧の阻止、
・  少なくとも１つのソース−シンク及び／又は
・  少なくとも１つのバイポーラ効果阻止
に基づくものである。
【００３２】
従って、本発明は、前記トランジスタ手段のディセーブル状態における導電チャネルの第１部分並びに第２部分上の不所望な信号、特に
・  電源電圧範囲より高い及び／又は接地レベルより低い少なくとも１つの信号及び／又は
・  少なくとも１つの電流ピーク
を導電チャネルの他の部分を妨害することなく処理し得る回路配置、特にアナログスイッチを提案する。
【００３３】
前記トランジスタ手段は少なくとも１つの金属酸化膜半導体（ＭＯＳ）として、特に少なくとも１つの相補型金属酸化膜半導体（ＣＭＯＳ）として、例えば少なくとも１つの相補型高密度金属酸化膜半導体（ＣＨＭＯＳ）及び／又は少なくとも１つのバイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）として実現できる。
【００３４】
従って、本発明の好適実施例では、前記トランジスタ手段は、そのゲート電極に少なくとも１つの負電圧が与えられた場合に導通し始める少なくとも１つのトランジスタユニット、特に少なくとも１つのｐチャネル金属酸化膜半導体（ＰＭＯＳ）又はｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）を具える。
【００３５】
更に、前記トランジスタ手段は、少なくとも１つの正電圧がそのゲート電極に供給されたときに導通し始める少なくとも１つのｎ型トランジスタユニット、特に少なくと１つのｎチャネル金属酸化膜半導体（ＮＭＯＳ）又はｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）を具える。
【００３６】
前記トランジスタ手段がそのディセーブル状態において少なくとも１つの不所望信号が供給されたために導通を開始するのを阻止することは、
・  前記トランジスタ手段のＰＭＯＳが該ＰＭＯＳのディセーブル状態において導通を開始するのを阻止することによって、及び／又は、
・  前記トランジスタ手段のＮＭＯＳが該ＮＭＯＳのディセーブル状態において導通を開始するのを阻止することによって、
実現することができ、本発明の好適実施例では、ＮＭＯＳがディセーブルのときＰＭＯＳをイネーブルとし、ＰＭＯＳがディセーブルのときＮＭＯＳをイネーブルとする。
【００３７】
前記トランジスタ手段、特にＰＭＯＳ及び／又はＮＭＯＳのイネーブリング及びディセーブリングは少なくとも１つのイネーブル信号及び／又は少なくとも１つのディセーブル信号により実行できる。
【００３８】
本発明の好適実施例では、不所望信号処理機能、特に過電圧処理機能及び不足電圧処理機能は、状態制御回路、特に
・  少なくとも１つの不所望信号の検出回路、例えば少なくとも１つの過電圧の検出回路及び／又は少なくとも１つの不足電圧の検出回路、及び
・  ＭＯＳチャネルの形成を阻止するための少なくとも１つの信号レベル回路、例えば少なくとも１つのリーク阻止回路、
を設けることによって達成される。
【００３９】
ＭＯＳチャネルの形成を阻止するために、前記信号レベル回路は、トランジスタ手段の少なくとも１つの電極の信号レベルを制御する、特に
・  過電圧の場合にはｐ型トランジスタユニットのゲート電極の信号レベルを上げる、及び／又は、
・  不足電圧の場合にはｎ型トランジスタユニットのゲート電極の信号レベルを下げる、
ように設計するのが好ましい。
【００４０】
更に、不所望信号が少なくとも１つの電源に伝送されるのを阻止するために、前記状態制御回路は、少なくとも１つの逆流阻止回路を具えるのが有利である。
【００４１】
本発明の好適実施例による不所望信号処理機能を達成するために、前記電流制御回路は、少なくとも１つの電流シンク機能が導電チャネルの第１部分、例えば少なくともアナログ入力ライン及び／又は第２部分、例えばアナログ出力ライン１４に得られ、寄生バイポーラ効果によるリークを相殺するように設計される。
【００４２】
この理由のために、前記電流制御回路は、
・  前記第１ピンと前記トランジスタ手段との間に配置され、前記導電チャネルの第１部分に接続された少なくとも１つのインピーダンス源、特に少なくとも１つの電流源により供給される不所望な電流ピークを除去するように設計された少なくとも１つの第１電流シンク回路と、
・  前記トランジスタ手段と前記第２ピンとの間に配置され、前記導電チャネルの第２部分に接続された少なくとも１つのインピーダンス源、特に少なくとも１つの電流源により供給される不所望な電流ピークを除去するように設計された少なくとも１つの第２電流シンク回路と、
を具えるのが好ましい。
【００４３】
従って、前記電流制御回路は、少なくとも１つの組込み電流源／電流シンク機能として設計し、これにより、ディセーブル状態におけるトランジスタ手段の反対側に妨害を与えることなく、例えばトランジスタ手段のそれぞれの側の供給レール電圧を越える過電圧及び不足電圧を許容可能にするのが有利である。
【００４４】
更に、トランジスタ手段を少なくとも１つの寄生バイポーラ効果から保護する、特にトランジスタ手段を寄生バイポーラ効果による信号リークから防止するために、当該回路配置は少なくとも１つのバイポーラ接続回路を具えるのが好ましい。
【００４５】
少なくとも１つの電流がトランジスタ手段の少なくとも１つのバックゲートに注入される、特にトランジスタ手段の少なくとも１つのソース−ドレイン−バックゲート、例えばトランジスタ手段の少なくとも１つのエミッタ−コレクタ−ベースからなる少なくとも１つの寄生バイポーラトランジスタに注入されるのを阻止するために、前記バイポーラ制御回路は少なくとも１つの逆流阻止回路を具えるのが有利である。
【００４６】
第１ピン及び／又は第２ピンの電圧レベル及び／又は電源の電圧レベルに依存して、トランジスタ手段のバックゲートの電圧レベルを制御する、特にダイナミックに制御する、具体的にはトランジスタ手段の前記バックゲートの電圧を上げ下げするために、前記バイポーラ制御回路は少なくとも１つのバックゲート制御回路を具えるのが好ましい。
【００４７】
当該回路配置は、バイポーラ制御回路と無関係に又は組み合わせて、完全にスタティックにし、進歩した低電力アプリケーションに有用とするのが好ましい。
【００４８】
本発明の好適実施例では、当該回路配置は低電圧アナログスイッチ構造として実現し、好ましくは慣例の産業スイッチ、例えば４０６６スイッチ（http://www.standardics.philips.com/products/hc/pdf/74hc_hct4066pdf参照）に従って実現する。
【００４９】
更に、本発明の回路配置は、少なくとも１つのアナログマルチプレクサ（Ｍｕｘ）及び／又は少なくとも１つのアナログデマルチプレクサ（ＤｅＭｕｘ）として実現できる。
【００５０】
本発明の好適実施例では、当該回路配置は、上述した注入電流効果制御を具え、例えば０．３５マイクロメートルの相補型金属酸化膜半導体（ＣＭＯＳ）プロセスによるＮ型ウェル内に実現され、約１．６５ボルト〜約３．６ボルトの動作電圧を有するものとする。しかし、本発明はＰ型ウェルプロセス又はＢｉＣＭＯＳプロセスに使用することもできる。
【００５１】
本発明の回路配置は、正常電源電圧を越える電圧がよく発生する自動車のような用途に有利に使用される。
【００５２】
イネーブル状態では、回路配置、特にトランジスタ手段は、接地レベル（減少電圧）から電源電圧の範囲のアナログ及び／又はディジタル信号をその導電チャネルを横切って転送することができる。
【００５３】
ディセーブル状態では、回路配置、特にトランジスタ手段は、その導電チャネルを横切るアナログ及び／又はディジタル信号の転送を阻止する。
【００５４】
本発明は、電流注入効果制御を実現できる利点をもたらす。
【００５５】
更に、慣例のＣＭＯＳスイッチのレール−レール電圧制限の問題又は欠点を本発明により静的方法で克服できる。
【００５６】
本発明の好適実施例の他の利点として、
・  自動車環境のような厳しい環境に有用な注入電流保護；
・  １０−３ボルト／１０−３アンペア以下の注入電流交差結合；
・  互いに接続された複数の回路配置間の低いクロストーク；
・  −４０℃から２５℃の拡張された温度範囲、及び
・  慣例のマルチプレクサ／デマルチプレクサデバイスとのピンコンパチブル；
がある。
【００５７】
本発明の回路配置は、ＡＥＣ（Automotive Electronics Council）の集積回路に対するストレス試験の認定基準ＡＥＣ−Ｑ１００に従ってクウォリファイするのが好ましい。
【００５８】
第１レベルの解析は、本発明による回路配置の好適実施例は面積が寄生バイポーラ効果を阻止する回路を具える従来の回路配置の１／４になることを示した。従って、本発明の回路配置は低いコストで製造できる。
【００５９】
最後に、本発明は上述した回路配置及び／又は上述した方法の少なくとも１つの使用に関し、特に
・  過電圧、例えばノーマル電源電圧を超える電圧が発生し得る少なくとも１つの用途、及び／又は、
・  少なくとも１つのアナログ／ディジタルコンバータ、少なくとも１つのバスインターフェース、少なくとも１つのデータ収集システム、少なくとも１つのレベルシフタ及び／又は少なくとも１つのパーソナルコンピュータ
に使用する。
【００６０】
これに関連して、本発明の回路配置は少なくとも１つのスイッチングデバイス、特に少なくとも１つのアナログスイッチとして、及び／又は、少なくとも１つのマルチプレクサデバイス（Ｍｕｘ）及び／又は少なくとも１つのデマルチプレクサデバイス（ＤｅＭｕｘ）、例えば少なくとも１つのアナログマルチプレクサ及び／又は少なくとも１つのアナログデマルチプレクサとして実現できる。
【発明を実施するための最良の形態】
【００６１】
上述したように、本発明の教えを有利に具体化並びに改善するためにいくつかの選択肢がある。この目的のために、請求項１及び請求項６に従属する請求項を参照されたい。本発明の更なる改善、特徴及び利点が図面を参照して３つの実施例について以下に詳細に説明される。
【００６２】
不要な反復を避けるために、本発明の実施例、特徴及び利点に関する以下の記載は、（特に断りのない限り）
・  本発明による回路配置の第１の実施例１００（図４Ａ−図４Ｄ参照）
・  本発明による回路配置の第２の実施例１００’（図５Ａ―図５Ｃ参照）
・  本発明による回路配置の第３の実施例１００”（図６Ａ−図６Ｃ参照）
に関するものであり、すべての実施例１００，１００’，１００”は本発明の方法に従って動作する。
【００６３】
図４Ａには、本発明による回路配置１００、即ちアナログスイッチの一実施例が示されている。
【００６４】
このアナログスイッチは、トランジスタ手段２０、即ち金属酸化膜半導体（ＭＯＳ）、特に相補型金属酸化膜半導体（ＣＭＯＳ）として設計されたスイッチングユニットを具える。
【００６５】
前記ＣＭＯＳ２０は、
・そのドレイン電極及び／又はそのソース電極にそのゲート電極より高い電圧が印加される場合に導通し始める、少なくとも１つのｐ型トランジスタユニットＭＰ、特に少なくとも１つのｐチャネル金属酸化膜半導体（ＰＭＯＳ）又はp型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）、及び
・そのドレイン電極及び／又はそのソース電極にそのゲート電極より低い電圧が印加される場合に導通し始める、少なくとも１つのｎ型トランジスタユニットＭＮ、特に少なくとも１つのｐチャネル金属酸化膜半導体（ＮＭＯＳ）又はｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）、
を具える。
【００６６】
ＣＭＯＳ２０、特にＣＭＯＳ２０のトランジスタ、即ちＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮは、イネーブル信号ＥＮを与えることによりイネーブル状態又はイネーブルモードとディセーブル状態又はディセーブルモードとの間で切り替え可能である。ＰＭＯＳトランジスタＭＰ及び／又はＮＭＯＳトランジスタＭＮは常に一つのみがイネーブル又はスイッチオンされるのが好ましい。
【００６７】
イネーブル状態又はイネーブルモードでは、ＣＭＯＳ２０、特にＣＭＯＳ２０のイネーブルされたトランジスタユニット、例えばイネーブルされたＰＭＯＳ又はイネーブルされたＮＭＯＳが、その電源電圧Ｖccの範囲内のアナログ及び／又はディジタル信号を、導電チャネルの第１部分１２、即ち入力ラインから、導電チャネルの第２部分、即ち出力ラインへ通すことができる。
【００６８】
ディセーブル状態又はディセーブルモードでは、ＣＭＯＳ２０、特にＣＭＯＳ２０のディセーブルされたトランジスタユニット、例えばディセーブルされたＰＭＯＳ又はディセーブルされたＮＭＯＳが、入力ライン１２から出力ライン１４へ伝送されるアナログ及び／又はディジタル信号を阻止し、その目的のためにＣＭＯＳ２０が入力ライン１２と出力ライン１４との間に配置される。
【００６９】
しかし、例えば自動車用途などの多くのアプリケーションにおいては、アナログスイッチ１００は、特にＣＭＯＳ２０のディセーブル状態又はＣＭＯＳ２０の所謂オフ状態において過電流及び／又は過電圧のような１以上の不所望な信号を受け得ることを考慮する必要がある。
【００７０】
従来のスイッチと異なり、本発明のＣＭＯＳ２０は、このような不所望信号がＣＭＯＳ２０の妨害を受ける側、即ち不所望信号を受ける導電チャネルの第１部分１２又は第２部分１４からＣＭＯＳ２０の妨害を受けない側、即ち導電チャネルの第２部分１４又は第１部分１２へ伝送されるのを阻止することができる。
【００７１】
導電チャネル１２，１４上の不所望信号による妨害を最小にするために、回路配置１００においては、ＭＯＳ効果、特にＣＭＯＳ効果並びにバイポーラ効果が、ＣＭＯＳ２０のディセーブル状態、特にＰＭＯＳのディセーブル状態及び／又はＮＭＯＳのディセーブル状態において阻止される。
【００７２】
そのために、アナログスイッチ１００は、図４Ａに示すように３つの主回路ブロックを具える。即ち、
・  ＭＯＳ効果を阻止する、即ちＣＭＯＳ２０がＣＭＯＳ２０のディセーブル状態において１以上の不所望信号を受けることによりターンオンするのを阻止する状態制御回路又は２重過電圧ブロック３０と、
・  寄生バイポーラ効果のターンオンを阻止するバイポーラ制御回路又はＢＧ論理ブロック４０と、
・  ＣＭＯＳ２０の各側に一つのソースシンク５２，５４、即ち導電チャネルの入力ライン１２に割り当てられたソースシンク５２及び導電チャネルの出力ラインに割り当てられたソースシンクを具え、導電チャネル１２，１４からの不所望な電流スパイクを供給又はシンクするよう設計された電流制御回路と、
を具える。
【００７３】
図４Ｂには、状態制御回路又は２重過電圧ブロック３０の回路図が示されている。
【００７４】
２重過電圧ブロック３０は、ＣＭＯＳ効果を阻止する、即ちＣＭＯＳ２０のディセーブル状態又はディセーブルモード、特にＰＭＯＳ及び／又はＮＭＯＳのディセーブル状態又はディセーブルモードにおいて導電チャネルの入力ライン１２に割り当てられた第１ピンpin1と導電チャネルの出力ライン１４に割り当てられた第２ピンpin2との間に形成される導通通路によるリークを阻止するように設計される。
【００７５】
図４Ｂには、状態制御回路又は２重過電圧ブロック３０がＰＭＯＳに対してのみ示されているが、相補型の手法をＮＭＯＳに等しく使用できる。
【００７６】
スイッチングユニット２０のＰＭＯＳがディセーブル状態又はディセーブルモードにおいて導通を開始するのを阻止するために、過電圧の検出後にＰＭＯＳの少なくとも１つの電極の信号レベルが制御され、特に、ＰＭＯＳの少なくとも１つのゲート電極gatePの信号レベルが上昇される。
【００７７】
従って、少なくとも１つのインバータInv_0が、スイッチングユニット２０のＰＭＯＳ MP0のディセーブル状態又はディセーブルモードにおいて、ＰＭＯＳのゲートgatePに１以上の高電圧信号を与える。ＰＭＯＳは例えば１以上の低いイネーブル信号Enが与えられることによりディセーブルされる。
【００７８】
ＰＭＯＳ MP0がディセーブル状態において導通を介するのを阻止するための前記高電圧信号は少なくとも１つの他のトランジスタユニットを経て送るのが有利である。図４Ｂに示すように、インバータInv_0がＰＭＯＳ MP0のゲートgatePを他のトランジスタＰＭＯＳトランジスタユニットMP4及び他のＮＭＯＳトランジスタユニットMN1を経て高レベル（電源電圧Ｖcc）にする。
【００７９】
状態制御回路又は２重過電圧ブロック３０は、
・  逆流阻止回路３２及び
・  所謂最大検出回路ブロック３４の形態の信号レベル回路
を具える。
【００８０】
導電チャネルのライン１２，１４に過電圧信号が発生すると、信号レベル回路又は最大検出回路ブロック３４が活性化され、ＰＭＯＳのゲートgatePの信号レベルを第１ピンpin1、第２ピンpin2及び電源電圧Ｖccのうちの最大値に上昇させる。
【００８１】
逆流阻止回路３２は、過電圧が与えられた第１ピンpin1又は第２ピンpin2から及び／又は導電チャネルライン１２，１４からトランジスタ手段２０の電源Ｖccへの電流の流れを阻止する。この逆流は他のＰＭＯＳトランジスタMP4とインバータInv_0とにより阻止される。
【００８２】
このように、スイッチングユニット２０のＰＭＯＳのゲート電極は最大電圧レベルに動的に上昇し、入力ライン１２及び出力ライン１４間に何の導電チャネルも形成されない。従って、ＣＭＯＳ効果によるスイッチングユニット２０の一方の側から他方の側へのリークは阻止される。
【００８３】
図４Ｃには、寄生バイポーラ効果を阻止するバイポーラ制御回路又は所謂ＢＧ（バックゲート）論理回路ブロック４０の回路図が示されている。
【００８４】
図４Ｂに示す状態制御回路又は２重過電圧回路３０はＣＭＯＳ効果による入力ライン１２と出力ライン１４との間のリークを阻止する。しかし、ＣＭＯＳ効果に加えて、ＰＭＯＳのドレイン−ソース−バックゲートにより形成される寄生バイポーラが存在する（［背景技術］参照）。
【００８５】
スイッチングユニット２０を寄生バイポーラ効果から保護するために、スイッチングユニット２０のバックゲートbgの電圧レベルが制御され、特に前記バックゲートbgの電圧レベルが、第１ピンpin1及び／又は第２ピンpin2及び／又は電源電圧Ｖccの電圧に依存して上昇及び／又は低下される。
【００８６】
特に、寄生バイポーラ効果を阻止するために、このバイポーラトランジスタのベース−エミッタ（ドレイン−バックゲート）接合に注入される電流を避けなければならない。これは、ＰＭＯＳスイッチのバックゲート電圧を第１ピンpin1及び／又は第２ピンpin2及び／又は電源電圧Ｖccの電圧のうちの最大値に上昇させることによって達成される。
【００８７】
このようにすると、バイポーラのベース−エミッタ領域間に順方向バイアスが存在しなくなる結果、寄生バイポーラのエミッタ−コレクタ（ＭＯＳのドレイン−ソース）間のリークはなくなる。
【００８８】
更に、図4Ｃに示すように、バイポーラ制御回路又はＢＧ論理回路４０は、寄生バイポーラ効果により供給される電流がスイッチユニット２０のバックゲートbg、特にスイッチングユニット２０の１以上のソース−ドレインバックゲートからなる１以上の寄生バイポーラトランジスタＰＮＰに注入されるのを阻止する。
【００８９】
図４Ｄには、電流制御回路５２，５４の回路図が示されている。
【００９０】
この電流制御回路５２，５４は、１以上の不所望な電流ピークが導電チャネルの入力ライン１２から出力ライン１４へ伝送されるのを阻止する。
【００９１】
この電流制御回路５２，５４は、
・第１ピンpin1とスイッチングユニット２０との間に配置された第１のソースシンク回路５２と、
・  スイッチングユニット２０と第２ピンpin2との間に配置された第２のソースシンク回路５４と、
を具える。従って、ソースシンク回路５２，５４はスイッチングユニットの両側に配置される。
【００９２】
図４Ｂおよび図４Ｃにつき述べたように、状態制御回路又は２重過電圧ブロック３０及びバイポーラ制御回路又はＢＧ論理回路４０は、電圧源又は低インピーダンス源によって、導電チャネル１２，１４に供給される過電圧によるアナログスイッチ１００のリークを阻止するように設計される。
【００９３】
これに対し、電流制御回路５２,５４は、電流源又は高インピーダンス源によって、供給される不所望な電流スパイクによる導電チャネル１２，１４の妨害を阻止するように設計される。
【００９４】
電流スパイクが導電チャネル１２，１４に極めて高い電圧を生成するのを阻止するため及び導電チャネル１２，１４に接続された回路がこのようなストレスでブレークダウンするのを阻止するために、電流制御回路５２，５４はこれらのスパイクに対応する電流を導電チャネル１２，１４から供給又はシンクする。
【００９５】
不所望な電流ピークの伝送を阻止するために、電流制御回路５２，５４は、少なくとも１つのセンサ手段、特に少なくとも１つの検出トランジスタ、例えば少なくとも１つの他のＰＭＯＳ MP1により不所望な電流ピークを検出する。
【００９６】
この検出トランジスタユニットMP1のサイズは、
・  電圧源又は低インピーダンス源によって導電チャネル１２，１４に供給される過電圧信号を検出する、及び／又は
・  導電チャネル１２，１４上の電流ピークを検出する
電流制御回路５２，５４の効率を決定する。
【００９７】
更に、不所望な電流ピークの伝送を阻止するために、電流制御回路５２，５４は電流ピークに対して電源Ｖcc及び／又は接地gndへの少なくとも１つの低インピーダンスパスを提供する。
【００９８】
特に、電流制御回路５２，５４は、導電チャネル１２，１４上の過電圧及び／又は導電チャネル１２，１４上の不所望な電流信号を動的に検出し、この電流に対して、アナログスイッチ１００の電源Ｖcc及び／又は接地gndへの低インピーダンスパスをＰＭＯＳトランジスタユニットMP0及びＮＭＯＳトランジスタMN1により付与する。
【００９９】
このようにして、電流制御回路５２，５４は導電チャネルのライン１２，１４の電圧を許容限度内に維持する。
【０１００】
不所望な電流モードにおいて、過電圧保護回路ブロック、即ち状態制御回路又は２重過電圧ブロック３０並びにバイポーラ制御回路又はＢＧ論理回路４０は、小さい電流でも、不所望な電流が供給されたそれぞれのライン１２，１４に、妨害されたラインに対応するそれぞれのソース−シンク回路５２，５４を活性化するのに十分な電圧を生成することができ、有利である。
【０１０１】
これにより、２重過電圧ブロック３０並びにＢＧ論理ブロック４０は検出トランジスタユニットMP1のサイズに対する要求が低減される。
【０１０２】
電流制御回路５２，５４の動作は次のように理解される。検出トランジスタユニットMP1は、導電チャネルのライン１２，１４の少なくとも１つのライン上の電圧が電源電圧Ｖccより高くなると同時に小さな電流を導通し始める。
【０１０３】
この検出トランジスタユニットMP1の導通は電流i1を生じる。この電流i1は抵抗Ｒ１で電圧Ｖ１＝i1＊Ｒ１に変換される。
【０１０４】
この電圧Ｖ１は少なくとも１つのＮＭＯＳトランジスタユニットMN1のゲートに供給される。これにより、ＮＭＯＳトランジスタMN1が導電チャネルのそれぞれのライン１２，１４の妨害に比例してターンオンされる。
【０１０５】
ＮＭＯＳトランジスタMN1は、電流で妨害をソース又はシンクする増幅トランジスタ又はシンクトランジスタとして作用し、スイッチングユニット２０近傍の電圧を調整する。
【０１０６】
図４Ａ〜図４Ｄに示す本発明によるアナログスイッチ１００の形態の回路配置の第１の実施例を設計し、実験計画法の一部として試験した。シミュレーションおよび試験により所望の目標を実証した。シミュレーション結果は次の通りである。
【０１０７】
アナログスイッチ１００（図４Ａ〜図４Ｄ参照）の第１の実施例の有利な動作範囲は約１．６５ボルトと約３．６ボルトとの間の電源電圧Ｖccである。以下に記載するシミュレーション結果はディセーブル状態又はディセーブルモードにおいて回路配置１００の一実施例から得られた。回路配置１００は３．６Vの電源電圧Ｖccで給電され、イネーブル電圧Ｖenを０Vに設定することによりディセーブルされる。
【０１０８】
図５Ａには、本発明による回路配置の第２の実施例１００’が、特に電流注入効果制御の評価のためのシミュレーション設定に関して、示されている。
【０１０９】
ディセーブル状態又はディセーブルモードにおいて、電流がスイッチングユニット２０’、特に過電圧スイッチの一側に入力され、この電流の影響が過電圧スイッチの他側で測定される。
【０１１０】
図５Ａに示されるシミュレーション設定では、電流が第１導電チャネル又はラインＹに接続された第１ピンpin1に入力され、第２ピンpin2から出る電流が測定される。前記第２ピンは第２導電チャネル又はラインＺに接続され、ラインＺは４キロオームの外部抵抗Ｒextに接続され、外部電圧Ｖextは零に設定される。
【０１１１】
図５Ｂは、異なる処理条件、即ち低速、標準および高速、並びに異なる温度条件、即ち
・  −４０℃（図５Ｂの(6)）
・  ２５℃（図５Ｂの(1)）
・  ８５℃（図５Ｂの(2)）
における図５Ａによる電流注入効果のシミュレーション結果を示す。
【０１１２】
第１ピンpin1に入力される電流は零から３ミリアンペアまで変化させた。図５Ｂに示されるように、第２ピンpin2から出て外部抵抗Ｒextに流入する最大電流は１０．５ナノアンペアであることが観測された。電流の残部は電流制御回路５２，５４に流入する。
【０１１３】
図４Ａ及び図５Ａに関して、種々のサブブロックに流入する電流が図５Ｃに示され、電流注入効果制御の詳細な結果が示されている。特に、図５Ｃには、
・  状態制御回路又は２重過電圧ブロック３０’とスイッチングユニット２０’の第１ピン端子との間の電流がＩａで示され、
・  ソースシンク回路５２’とスイッチングユニット２０’のＤ端子との間の電流がＩｂで示され、
・  ソースシンク回路５２’とスイッチングユニット２０’のピン端子との間の電流がＩｃで示され、
・  スイッチｓ_0とスイッチングユニット２０’のＹ端子、特にラインＹに割り当てられた端子との間の電流がＩｄで示されている。
【０１１４】
図６Ａには、本発明による回路配置の第３の実施例１００” が、特に過電圧モードに対する電流注入効果制御の評価のためのシミュレーション設定に関して、示されている。
【０１１５】
過電圧保護に対するシミュレーション設定が図６Ａに示されている。この設定は、図５Ａの設定と、ラインＹが電流源の代わりに電圧源により駆動される点を除いて同じである。
【０１１６】
異なる処理条件、即ち低速、標準及び高速並びに異なる温度条件の下で、ラインＹ上の電圧を約３．２ボルトから約４ボルトまで変化させ、電流を第１ピンpin1に流入させ、第２ピンpin2から出る電流を測定した。
【０１１７】
図６Ｂには、過電圧リークに関するシミュレーション結果が示されている。
【０１１８】
図６Ｂから、過電圧がない状態、即ちラインＹの電圧が３．６ボルトのＶccより低い場合には、第１ピンpin1並びに第２ピンpin2に流入する電流はないことが分かる。第１ピンpin1に流入する電流は、ラインＹ上の電圧が電源電圧Ｖccより大きくなるにつれて増大する。この電流はソース−シンク回路５２’，５４’によりシンク（吸収）される。
【０１１９】
ラインＺ上の最大妨害は第２ピンpin2から４キロオームの外部抵抗Ｒextを経て出る電流を測定することにより観測できる。
【０１２０】
第２シンク−ソース回路５４’に割り当てられた抵抗R_1から得られる電流が図６ＢにＩ(R_1)で示され、スイッチングユニット２０’の第１ピン端子に供給される電流が図６ＢにＩ(20’pin１)で示されている。
【０１２１】
第２ピンpin2から出る電流は，約１０ナノアンペアから約２０ナノアンペアの範囲内であることが明らかである。第１ピンpin1に流入する電流はラインＹの電圧が増大するにつれて増大することが明らかである。第１ピンpin1に流入する電流はソース−シンク回路ブロック５２’，５４’の電流シンク能力に依存して飽和する。
【０１２２】
図４Ａ及び図５Ａに関して、種々のサブブロックに流入する電流が図６Ｃに示され、電流注入影響制御の詳細な結果が示されている。
【０１２３】
回路配置１００’(図５Ｂ及び図５Ｃ参照)及び回路配置１００”(図６Ｂ及び図６Ｃ参照)のシミュレーション結果は、本発明による回路配置は、
・  過電圧及び／又は不足電圧特性
・  電流注入影響制御特性
が必要とされる用途に使用できることを示している。以上、過電圧及び電流シンクモードに対して使用されるシミュレーションが示されているが、不足電圧、即ち零ボルトより低いライン電圧及び電流ソースモードに対しても同様の解析を行うことができる。
【０１２４】
好適実施例によれば、回路配置１００，１００’，１００”、特に状態制御回路３０、バイポーラ制御回路４０及び電流制御回路５２，５４を完全にスタティックにでき、必要なときにのみ電流を通すことができる。このように、回路配置１００，１００’，１００”、特にアナログスイッチのノーマル動作が依然として維持され、回路配置１００，１００’，１００”は完全にスタティックである。
【０１２５】
そのスタティック設計のために、回路配置１００，１００’，１００”は低電力アプリケーションに使用できる。更に、回路配置１００，１００’，１００”は汎用ＣＭＯＳプロセスを用いて設計され、従って極めて低いコストで結いに製造できる。
【０１２６】
本発明の回路配置１００，１００’，１００”は、アナログ信号範囲を電源電圧Ｖccの範囲内に維持するための外部抵抗又はダイオードが不要になる利点をもたらす。この特徴は特に自動車用途に特に有用である。
【０１２７】
要するに、本発明の好適実施例は、トランジスタ手段２０，２０’のディセーブル状態において導電チャネルの入力ライン１２及び出力ライン１４（図４Ａ−図４Ｄ参照）又はＹ／Ｚピン（図５Ａ−図６Ｃ参照）上の信号がレイル−レイル値を超えることを許容する補償スイッチとして実現できる。
【０１２８】
この設計の主な利点は次の通りである。
・  低電圧の高度な用途のためのスタティック設計である。
・  障害状態におけるスイッチラインの絶縁が得られる。
・  外部抵抗又はダイオード回路網が不要である。
・  寄生バイポーラモデル化を必要としないのでリーク推定がよくなる。
【０１２９】
種々のプロセス条件並びに種々の温度条件におけるスパイスシミュレーションにより本発明の思想が証明された。シミュレーション結果は過電圧状態（電源電圧Ｖccより高いライン電圧）について示したが、不足電圧信号（接地電位gndより低いライン電圧）についても同様の解析が容易に得られる。
【図面の簡単な説明】
【０１３０】
【図１】アナログＣＭＯＳスイッチの形態のトランジスタ手段の一例を模式的に示す図である。
【図２】図１のトランジスタ手段のディセーブル状態における過電圧状態時のＣＭＯＳ効果、具体的にはＰＭＯＳ導通を模式的に示す図である。
【図３】図１のトランジスタ手段の過電圧状態における寄生バイポーラ効果、具体的には寄生ＰＮＰバイポーラ導通を模式的に示す図である。
【図４Ａ】本発明による回路配置の第１の実施例を模式的に示す図である。
【図４Ｂ−Ｉ】図４Ａの回路配置の状態制御回路の一実施例の一部分を詳細に示す図である。
【図４Ｂ−ＩＩ】図４Ａの回路配置の状態制御回路の一実施例の他の部分を詳細に示す図である。
【図４Ｃ】図４Ａの回路配置のバイポーラ制御回路の一実施例を詳細に示す図である。
【図４Ｄ】図４Ａの回路配置の電流制御回路の一実施例を詳細に示す図である。
【図５Ａ】本発明による電流注入効果制御のシミュレーションセットアップを具体化した形態の本発明による回路配置の第２の実施例を模式的に示す図である。
【図５Ｂ】図５Ａの電流注入効果制御に対するシミュレーション結果を図式的に示す図である。
【図５Ｃ】図５Ａの電流注入効果制御に対するシミュレーション結果を詳細に示す図である。
【図６Ａ】過電圧状態における本発明による電流注入効果制御のシミュレーション設定を実施する他の形態の本発明による回路配置の第３の実施例を模式的に示す図である。
【図６Ｂ】図６Ａの過電圧リークに関するシミュレーション結果を図式的に示す図である。
【図６Ｃ】図６Ａの過電圧リークに関するシミュレーション結果を詳細に示す図である。
【符号の説明】
【０１３１】
１００  回路配置、特にスイッチングデバイス又はマルチプレクサデバイス及び／又はデマルチプレクサ、例えばアナログスイッチ又はアナログマルチプレクサ及び／又はアナログデマルチプレクサ（第１の実施例；図４Ａ−図４Ｄ参照）
１００’回路配置、特にスイッチングデバイス、例えば過電圧スイッチ（第２の実施例；図５Ａ参照）
１００”回路配置、特にスイッチングデバイス、例えば過電圧スイッチ（第３の実施例；図６Ａ参照）
１２    導電チャネルの第１部分、特に第１レイル、例えば入力ライン
１４    導電チャネルの第２部分、特に第２レイル、例えば出力力ライン
２０    トランジスタ手段、特に金属酸化膜半導体（ＭＯＳ）、例えば相補型高密度金属酸化膜半導体（ＣＨＭＯＳ）のような相補型金属酸化膜半導体（ＣＭＯＳ）として、及び／又はバイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）として実現されたスイッチングユニット（第１の実施例；図４Ａ−図４Ｄ参照）
２０’  スイッチング手段、特に金属酸化膜半導体（ＭＯＳ）として実現されたスイッチングユニット，例えば過電圧スイッチ（第２の実施例；図５Ａ参照：第３の実施例；図６Ａ参照）
３０    状態制御回路、特に２重過電圧スイッチ（第１の実施例；図４Ａ及び図４Ｂ参照）
３０’  状態制御回路、特に２重過電圧スイッチ（第２の実施例；図６Ａ）
３２    状態制御回路３０の逆流阻止回路
３４    状態制御回路３０の信号レベル回路、特に最大値検出回路
４０    バイポーラ制御回路、特にバックゲート論理回路（第１の実施例；図４Ａ及び４Ｂ参照）
４２    バイポーラ制御回路４０の逆流阻止回路
４４    バイポーラ制御回路４０のバックゲート制御回路、特にダイナミックバックゲート制御ブロック
５２    電流制御回路の第１のソース−シンク回路（第１の実施例；図４Ａ及び図４Ｄ参照）
５２’  電流制御回路の第１のソース−シンク回路（第２の実施例；図５Ａ参照）
５４    電流制御回路の第２のソース−シンク回路（第１の実施例；図４Ａ及び図４Ｄ参照）
５４’  電流制御回路の第２のソース−シンク回路（第２の実施例；図６Ａ参照）
ｂｇ    トランジスタ手段のバックゲート、特にp型トランジスタユニットＭＰのバックゲート又はｎ型トランジスタユニットＭＮのバックゲート
ＣＰ    ＭＯＳ効果、特にＣＭＯＳ効果による電流パス（図２参照）
Ｅｎ    イネーブル信号
gnd    接地レベル又は接地電位
Ｉａ    状態制御回路３０’とスイッチングユニット２０’の第１ピンpin1の端子との間の電流（第２の実施例；図５Ｃ参照：第３の実施例；図６Ｃ参照）
Ｉｂ    ソースシンク回路５２’，５２”とスイッチングユニット２０’のＤ端子との間の電流（第２の実施例；図５Ｃ参照：第３の実施例；図６Ｃ参照）
Ｉｃ    ソースシンク回路５２’，５２”とスイッチングユニット２０’のピン端子との間の電流（第２の実施例；図５Ｃ参照：第３の実施例；図６Ｃ参照）
Ｉｄ    スイッチｓ_0とスイッチングユニット２０’のＹ端子との間の電流（第２の実施例；図５Ｃ参照：第３の実施例；図６Ｃ参照）
Inv_0  インバータユニット
pin1   第1ピン、特に導電チャネル１２の第1部分のピン
pin2   第２ピン、特に導電チャネル１２の第２部分のピン
ＭＮ    トランジスタ手段２０のｎ型トランジスタユニット、特にｎチャネル金属酸化膜半導体（ＮＭＯＳ）又はｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）
ＭＰ    トランジスタ手段２０のｐ型トランジスタユニット、特にｐチャネル金属酸化膜半導体（ＰＭＯＳ）又はｎ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）
ＭＰｇ  ｐ型トランジスタユニットＭＰのゲート
Ｖcc    特にトランジスタ手段２０のコレクタに接続された電源により供給される電源電圧
Ｙ      第1ピンpin1に接続されたライン（第2の実施例；図５Ａ参照：第3の実施例；図6Ａ参照）
Ｙ      第２ピンpin2に接続されたライン（第2の実施例；図５Ａ参照：第3の実施例；図６Ａ参照）
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ−Ｉ】
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【図４Ｂ−ＩＩ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【国際調査報告】
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