(57)【要約】  （ゲートアレイ、標準セル、又は論理アレイ設計を含む）ＩＣ設計のための論理ブロックが、スキャンシフトに関するＤＦＴルールの準拠を本質的に保証するテスト容易化設計対応フリップフロップ（ＤＦＴ対応ＦＦ）を実現する。論理ブロックのインスタンスをユーザ設計した応用回路に透過的な（隠れた）態様で結び付けることによりテストスキャンチェーンが構成され、ユーザが挿入するテスト構造又はＤＦＴに関する他の点について全く考慮せずにこのテストスキャンチェーンを設計することができる。取り込み及びスキャンアウトを介して、これらのＤＦＴ対応ＦＦ上の全てのユーザピン上のユーザ非同期セット入力及びユーザ非同期リセット入力並びに全ての縮退故障を観測することができる。これらのＤＦＴ対応ＦＦの第１の種類は、応用回路を分割テストするためのアドレス指定可能な制御を特徴とする。これらのＤＦＴ対応ＦＦの第２の種類は、分割テストの必要をなくし、制御論理回路を単純化し、必要なテストベクトル数を低減させる統合的取り込みバッファリングを特徴とする。【選択図】図１
2009540302.tif 000002
【特許請求の範囲】
【請求項１】
集積回路を設計する方法であって、
前記集積回路の製作処理及び処理に適合した標準セルライブラリを識別するステップと、
複数の逐次記憶機能を含む、前記集積回路の少なくとも一部を特定するゲートレベルネットリストを受け取るステップと、
統合的テスト容易化設計機能を有するそれぞれのＤＦＴ対応記憶回路を介して前記ネットリストの個々の逐次記憶機能を実行することを含む、前記集積回路の少なくとも一部であるターゲット実行アーキテクチャ上に前記ゲートレベルネットリストをプログラムでマッピングするステップと、
を含み、
前記ネットリストにより指定される、前記集積回路の少なくとも一部の前記ターゲット実行アーキテクチャは、前記標準セルライブラリを使用して論理アレイの機能ブロックを実行し、該論理アレイは、予め設計した下位層のベースアレイ部分、及び少なくとも１つの上位層のオーダーメイド部分を有し、前記機能ブロックは、前記ネットリストの機能に割り当て可能である、
ことを特徴とする方法。
【請求項２】
前記ＤＦＴ対応記憶回路はＤＦＴ対応フリップフロップである、
ことを特徴とする請求項１に記載の方法。
【請求項３】
前記ＤＦＴ対応記憶回路はＤＦＴ対応ラッチである、
ことを特徴とする請求項１に記載の方法。
【請求項４】
前記ラッチはシミュレーションラッチである、
ことを特徴とする請求項３に記載の方法。
【請求項５】
個々の逐次記憶機能は、クロック入力及び少なくとも１つの非同期制御入力を含む通常動作ピンを有する、
ことを特徴とする請求項１に記載の方法。
【請求項６】
前記ＤＦＴ対応記憶回路は、前記通常動作ピン上のあらゆる縮退故障の可観測性を提供する、
ことを特徴とする請求項５に記載の方法。
【請求項７】
前記ＤＦＴ対応記憶回路の前記テスト容易化設計機能は、前記集積回路の通常動作（すなわち非テストモード動作）に対して透過的である、
ことを特徴とする請求項１に記載の方法。
【請求項８】
前記方法の少なくともいくつかは、設計者が制御するＥＤＡツールを介して実行される、
ことを特徴とする請求項１に記載の方法。
【請求項９】
前記ゲートレベルネットリストはテスト容易性を考慮せずに作成され、前記ネットリストが指定する逐次記憶機能は、統合的テスト容易化設計機能を有していない、
ことを特徴とする請求項１に記載の方法。
【請求項１０】
前記プログラムによるマッピングの前に、前記ゲートレベルネットリストを、テスト容易化設計ルールを組み込むべく修正する必要がない、
ことを特徴とする請求項１に記載の方法。
【請求項１１】
前記ネットリストに関する前記元々のターゲット実行アーキテクチャは、フィールドプログラマブルゲートアレイである、
ことを特徴とする請求項１に記載の方法。
【請求項１２】
前記ＤＦＴ対応フリップフロップは、
全体のＱ出力、ユーザ非同期セット入力、ユーザ非同期リセット入力、第１のモード制御信号、第２のモード制御信号、ユーザデータ入力、スキャンデータ入力、ユーザクロック入力、及びスキャンクロック入力を含む信号と、
コアＤ入力、前記全体のＱ出力を駆動するコアＱ出力、コアクロック入力、コア非同期セット入力、及びコア非同期リセット入力を有するコアクロック同期Ｄ型記憶フリップフロップと、
前記第１のモード制御信号の機能として、前記２つのデータ入力間で選択を行い、前記コアＤ入力を駆動するＤ入力セレクタと、
前記第２のモード制御信号の機能として、前記２つのクロック入力間で選択を行い、前記コアクロック入力を駆動するクロック入力セレクタと、
前記ユーザ非同期セット入力及び前記第２のモード制御入力の両方がアクティブ状態にある場合、前記コア非同期セット入力をアクティブに駆動する第１の非同期制御信号を生成するセットゲーティング論理回路と、
前記ユーザ非同期リセット入力及び前記第２のモード制御入力の両方がアクティブ状態にある場合、前記コア非同期リセット入力をアクティブに駆動する第２の非同期制御信号を生成するリセットゲーティング論理回路と、
を含むことを特徴とする請求項２に記載の方法。
【請求項１３】
前記ＤＦＴ対応フリップフロップは、前記第１及び第２の両方の非同期制御信号が同時にアクティブに駆動される場合、該第１の非同期制御信号と該第２の非同期制御信号との間に意図的な立ち下がりエッジスキューを与えるための少なくとも１つの遅延要素をさらに含む、
ことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記ＤＦＴ対応フリップフロップは、複数のアドレス入力が同時にアクティブである場合、前記第２のモード制御信号を選択状態へ駆動するゲートをさらに含む、
ことを特徴とする請求項１２に記載の方法。
【請求項１５】
前記識別ステップ、前記受け取りステップ、及び前記プログラムによるマッピングステップのうちの少なくとも１つの少なくとも一部は、設定可能回路を介して少なくとも部分的に実行される、
ことを特徴とする請求項１に記載の方法。
【請求項１６】
前記識別ステップ、前記受け取りステップ、及び前記プログラムによるマッピングステップのうちの少なくとも１つの少なくとも一部は、ライセンサーから得られるライセンスの下で、ライセンシーの集積回路設計の少なくとも一部に対して実行される、
ことを特徴とする請求項１に記載の方法。
【請求項１７】
前記集積回路設計の前記少なくとも一部の実行アーキテクチャは、フィールドプログラマブルゲートアレイである、
ことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記集積回路設計の前記少なくとも一部の実行アーキテクチャは構造化アレイ構成であり、該構造化アレイ構成は、前記ライセンシーの既存の標準セルライブラリから得られる要素を少なくとも部分的に使用して実現される、
ことを特徴とする請求項１６に記載の方法。
【請求項１９】
前記集積回路設計の少なくとも１つの他の部分には、構造化アレイ構成とは別の実行アーキテクチャが使用される、
ことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記ライセンスが認可された行為のうちの少なくともいくつかは、前記ライセンシーにより行われる、
ことを特徴とする請求項１６に記載の方法。
【請求項２１】
前記ライセンスが認可された行為のうちの少なくともいくつかは、前記ライセンサーにより行われる、
ことを特徴とする請求項１６に記載の方法。
【請求項２２】
前記ライセンスが認可された行為のうちの少なくともいくつかは、前記ライセンシーに対して遠隔的に行われる、
ことを特徴とする請求項１６に記載の方法。
【請求項２３】
前記ライセンスが認可された行為のうちの少なくともいくつかは、前記ライセンシーに対して局所的に行われる、
ことを特徴とする請求項１６に記載の方法。
【請求項２４】
管理ステップ、探索ステップ、及び供給ステップのうちの少なくとも１つの少なくとも一部が、少なくとも１つのネットワークを介した前記ライセンシーと前記ライセンサーとの間の信号の伝搬を使用する、
ことを特徴とする請求項１６に記載の方法。
【請求項２５】
前記伝搬される信号は、少なくとも１つの回路設計記述の少なくとも一部を含む、
ことを特徴とする請求項２４に記載の方法。
【請求項２６】
前記伝搬される信号はライセンスキーを搬送する、
ことを特徴とする請求項２４に記載の方法。
【請求項２７】
前記伝搬される信号は、少なくとも１つのコードセグメントの少なくとも一部を含む、
ことを特徴とする請求項２４に記載の方法。
【請求項２８】
集積回路を設計するためのシステムであって、
前記集積回路の製作処理及び処理に適合した標準セルライブラリを識別するとともに、複数の逐次記憶機能を含む、前記集積回路の少なくとも一部を特定するゲートレベルネットリストを受け取るための手段と、
統合的テスト容易化設計機能を有するそれぞれのＤＦＴ対応記憶回路を介して前記ネットリストの個々の逐次記憶機能を実行することを含む、前記集積回路の少なくとも一部であるターゲット実行アーキテクチャ上に前記ゲートレベルネットリストをプログラムでマッピングするための手段と、
を備え、
前記ネットリストにより指定される、前記集積回路の少なくとも一部の前記ターゲット実行アーキテクチャは、前記標準セルライブラリを使用して論理アレイの機能ブロックを実行し、該論理アレイは、予め設計した下位層のベースアレイ部分、及び少なくとも１つの上位層のオーダーメイド部分を有し、前記機能ブロックは、前記ネットリストの機能に割り当て可能である、
ことを特徴とするシステム。
【請求項２９】
集積回路の設計において使用するための論理ブロックであって、
全体のＱ出力、第１の制御入力、第２の制御入力、第３の制御入力、ユーザデータ入力、スキャンデータ入力、ユーザクロック入力、及びスキャンクロック入力を含む信号線と、
コアＤ入力、コアＱ出力、及びコアクロック入力を有するコアクロック同期Ｄ型記憶フリップフロップと、
前記第１の制御入力の機能として、２つのデータ入力間で選択を行い、前記コアＤ入力を駆動するＤ入力セレクタと、
前記第２の制御入力の機能として、前記２つのクロック入力間で選択を行い、前記コアクロック入力を駆動するクロック入力セレクタと、
取り込みＤ入力、取り込みＱ出力、及び前記第３の制御入力に結合されたイネーブルを有する取り込みＤ型記憶フリップフロップと、
前記第３の制御入力の機能として、前記コアＱ出力と前記取り込みＱ出力との間で選択を行い、前記全体のＱ出力を駆動する出力セレクタと、
を備え、
ユーザモードでは、前記論理ブロックは、前記集積回路の一部を指定するアプリケーションネットリスト内でフリップフロップマクロとしての役割を果たすようにされ、
テストモードでは、前記論理ブロックは、前記ユーザモードのアプリケーション部分に、統合的テスト容易化設計機能を自動的かつ透過的に提供するビット要素スキャンチェーンとしての役割を果たすようにされた、
ことを特徴とする論理ブロック。
【請求項３０】
前記テストモードでは、全てのユーザ入力の状態が観測可能である、
ことを特徴とする請求項２９に記載の論理ブロック。
【請求項３１】
前記スキャンチェーンは、前記論理ブロックの第１のインスタンスの前記全体のＱ出力を、該論理ブロックの第２のインスタンスの前記スキャンデータ入力に結合することにより実現される、
ことを特徴とする請求項２９に記載の論理ブロック。
【請求項３２】
前記スキャンチェーン内の前記論理ブロックの個々のインスタンスの対応する制御入力は論理的に等しく、前記第１の制御入力が前記ユーザデータ入力を選択し、前記第２の制御入力が前記ユーザクロック入力を選択し、前記第３の制御入力が前記コアＱ出力を選択した場合、前記スキャンチェーンの個々の論理ブロックは前記ユーザモードで動作する、
ことを特徴とする請求項３１に記載の論理ブロック。
【請求項３３】
前記第１の制御入力が前記スキャンデータ入力を選択し、前記第２の制御入力が前記スキャンクロック入力を選択し、前記第３の制御入力が前記コアＱ出力を選択した場合、前記スキャンチェーンの個々の論理ブロックは、前記テストモードのシフトサブモードで動作する、
ことを特徴とする請求項３２に記載の論理ブロック。
【請求項３４】
前記第１の制御入力が前記ユーザデータ入力を選択し、前記第３の制御入力が前記取り込みＱ出力を選択し、これにより前記論理ブロックの前記第１のインスタンスにおける取り込み結果が、前記論理ブロックの前記第２のインスタンスにおける取り込み結果に影響を及ぼすことができない場合、前記スキャンチェーンの個々の論理ブロックは、前記テストモードの取り込みサブモードで動作する、
ことを特徴とする請求項３２に記載の論理ブロック。
【請求項３５】
前記取り込みサブモードでは、前記ユーザデータ入力は、前記スキャンクロック入力、前記ユーザクロック入力、及び前記第２の制御入力の機能として前記コアクロック同期Ｄ型記憶フリップフロップ内に選択的にクロック制御される、
ことを特徴とする請求項３４に記載の論理ブロック。
【請求項３６】
前記スキャンクロック入力及び前記第２の制御入力を操作するテストベクトルを通じて、前記ユーザクロック入力の状態を推測することができる、
ことを特徴とする請求項３５に記載の論理ブロック。
【請求項３７】
前記コアクロック同期Ｄ型記憶フリップフロップは、コア非同期セット入力及びコア非同期リセット入力をさらに有し、
ユーザ非同期セット入力及び前記第２の制御入力の両方がアクティブ状態にある場合、前記コア非同期セット入力をアクティブに駆動する第１の非同期制御信号を生成するセットゲーティング論理回路と、
ユーザ非同期リセット入力及び前記第２の制御入力の両方がアクティブ状態にある場合、前記コア非同期リセット入力をアクティブに駆動する第２の非同期制御信号を生成するリセットゲーティング論理回路と、
をさらに備え、
前記ユーザ非同期入力は、ユーザモード及び前記取り込みモードにおいてのみ有効となる、
ことを特徴とする請求項３５に記載の論理ブロック。
【請求項３８】
前記取り込みサブモードでは、全てのユーザ入力の状態が観測可能である、
ことを特徴とする請求項３７に記載の論理ブロック。
【請求項３９】
ユーザデータ入力、ユーザ非同期セット入力、及び前記ユーザ非同期リセット入力は全て、単一の制御信号をストローブするステップに応じて、前記コアクロック同期Ｄ型記憶フリップフロップにより評価される、
ことを特徴とする請求項３７に記載の論理ブロック。
【請求項４０】
前記単一の制御信号は前記第２の制御入力である、
ことを特徴とする請求項３９に記載の論理ブロック。
【請求項４１】
前記集積回路の少なくとも前記一部におけるターゲット実行アーキテクチャは、予め設計された下位層のベースアレイ部分、及び少なくとも１つの上位層のオーダーメイド部分を有するアレイベースのアーキテクチャであり、該アレイベースのアーキテクチャは機能ブロックを含み、該機能ブロックは前記論理ブロックのインスタンスを含む、
ことを特徴とする請求項２９に記載の論理ブロック。
【請求項４２】
前記スキャンチェーンは、前記論理ブロックの第１のインスタンスの前記全体のＱ出力を、該論理ブロックの第２のインスタンスの前記スキャンデータ入力に結合することにより実現され、該インスタンス間の結合は、前記アレイベースのアーキテクチャの前記カスタム化部分において実行される、
ことを特徴とする請求項４１に記載の論理ブロック。
【請求項４３】
前記機能ブロックは、先在する標準セルライブラリを使用して設計される、
ことを特徴とする請求項４２に記載の論理ブロック。
【請求項４４】
前記機能ブロックはカスタム回路設計を使用して設計される、
ことを特徴とする請求項４２に記載の論理ブロック。
【請求項４５】
前記アレイベースのアーキテクチャはゲートアレイである、
ことを特徴とする請求項４２に記載の論理ブロック。
【請求項４６】
前記アレイベースのアーキテクチャは論理アレイである、
ことを特徴とする請求項４２に記載の論理ブロック。
【請求項４７】
処理デバイスにより実行された時に、該処理デバイスに手順を行わせる命令セットを内部に記憶するコンピュータ可読媒体であって、前記手順は、
複数の逐次記憶機能を含む集積回路の少なくとも一部を指定する、ＤＦＴを考慮せずに開発されたゲートレベルネットリストを受け取るステップと、
それぞれのＤＦＴ対応記憶回路を介して前記ネットリストの個々の逐次記憶機能を実行するステップ、及び前記ＤＦＴ対応記憶回路を結び付けて、スキャンチェーンを形成するステップを含む前記集積回路のうちの少なくとも前記一部のターゲット実行アーキテクチャ上に前記ゲートレベルネットリストをプログラムによりマッピングするステップと、
を含み、
結果として生じる実施構成は統合的テスト容易化設計機能を有し、個々のＤＦＴ対応記憶回路の全てのユーザ入力の状態がテスト中に観測可能となる、
ことを特徴とするコンピュータ可読媒体。
【請求項４８】
前記集積回路の製作処理及び処理に適合した標準セルライブラリを識別するステップをさらに含み、
前記ネットリストにより指定された前記集積回路の少なくとも前記一部のための前記ターゲット実行アーキテクチャは、前記標準セルライブラリを使用して論理アレイの機能ブロックを実行し、該論理アレイは、予め設計された下位層のベースアレイ部分、及び少なくとも１つの上位層のオーダーメイド部分を有し、前記機能ブロックは前記ネットリストの前記機能に割当て可能である、
ことを特徴とする請求項４７に記載のコンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願との相互参照）
本出願における優先権の利益の主張を、（該当するものがある場合、必要に応じて）添付の出願データシート、申請書、又は送付書の形でおこなう。本出願は、本出願の種類が許容する範囲で、全て本出願の所有者が所有する以下の出願をあらゆる目的で引用により組み入れる。
２００６年６月９日に出願された筆頭発明者Ｐａｔ  Ｈｏｒｎによる「透過的なテスト法及びスキャンフリップフロップ」という名称の米国仮特許出願第６０／８０４，２８３号（整理番号ＬＳ．２００６．０８号）、及び
２００６年６月１８日に出願された筆頭発明者Ｐａｔ  Ｈｏｒｎによる「透過的なテスト法及びスキャンフリップフロップ」という名称の米国仮特許出願第６０／８０５，０８７号（整理番号ＬＳ．２００６．０８Ａ号）
【０００２】
技術分野：使用性能、使用効率、及び使用の有用性の改善を行うために、集積回路の設計においてテスト容易性の進歩が必要とされている。
【背景技術】
【０００３】
関連技術：公知又は周知であると明示しない限り、本明細書における文脈上の、定義上の、又は比較上の目的を含む技術及び概念についての記述により、このような技術及び概念が既に周知、或いは従来技術の一部であると認められるとは解釈すべきではない。特許、特許出願、及び公報を含む本明細書に記載する全ての引用は（存在する場合）、明確に組み入れられるか否かに関わらず、あらゆる目的のためにその全体が引用により本明細書に組み入れられる。本明細書の記載内容は、上記引用のいずれもが、関連する従来技術であると認めたものであるとは解釈すべきでなく、これらの文献の実際の公開内容又は公開日に関して認めるものでもない。
【０００４】
製造上の不具合に関して、集積回路チップをテストする必要がある。多くの場合、不良モデルを使用して製造上の不具合がモデル化される。縮退故障モデルは、最も基本的な不良モデルである。縮退故障は、回路内の特定の接続が、ローレベルになったままになる（「縮退する」）（０縮退又はＳＡ０として知られている）、又はハイレベルになったままになる（「縮退する」）（１縮退又はＳＡ１として知られている）時に発生する。ある接続におけるＳＡ０故障は、回路がその接続上に値１（ハイ）をおくように制御されたにもかかわらず、１ではなく値０（ロー）が観測された時に検出される。ある接続におけるＳＡ１故障は、回路がその接続上に値０をおくように制御されたにもかかわらず、０ではなく値１が観測された時に検出される。内部接続が容易に制御及び観測される回路は、内部接続を制御及び観測するのが困難な回路よりもテストしやすい。
【０００５】
スキャンテストは、集積回路の製造不良を検出するために幅広く使用されている技術である。スキャン対象回路では、フリップフロップのうちのいくつか又は全てが、スキャンフリップフロップに置き換えられる。全てのフリップフロップがスキャンフリップフロップである場合、スキャン対象回路は「完全スキャン」を使用していることになり、そうでなければ、その回路は「部分スキャン」を使用していることになる。スキャンは、回路の可制御性及び可観測性を高める方法を提供する。
【０００６】
ｍｕｘスキャンは、スキャンテストを実行する最も一般的な方法である。ｍｕｘスキャンフリップフロップは、通常動作モード及びスキャンシフトモードという２つのモードを有する。通常動作モード中、スキャンフリップフロップは、ユーザの望む（非テストモードの）挙動を実行する。スキャンシフトモード中、スキャンフリップフロップは、１又はそれ以上のシフトレジスタ（スキャンチェーン）に相互接続される。
【０００７】
図１は、非同期リセットピン及び非同期プリセットピンを有する従来技術のｍｕｘスキャンフリップフロップを示す図である。ＳＥ（スキャンイネーブル）ピンが値０である場合、フリップフロップは通常動作モードにある。ＳＥピンが値１である場合、フリップフロップはスキャンシフトモードにある。通常動作モードとスキャンシフトモードとの両方において、データをフリップフロップ内にクロック制御するためにＣＬＫピンが使用される。ＲＮ非同期ピン上の値が０であれば、フリップフロップに値０をロードする。ＳＮ非同期ピン上の値が０であれば、フリップフロップに値１をロードする。ＳＮ非同期プリセットピン及びＲＮ非同期リセットピンは両方とも、スキャンシフトモード中は値１のままでなければならない。そうでなければ、スキャンチェーン内に誤った値がロードされることになる。
【０００８】
フリップフロップは、リセット優先となるように設計することができる（すなわちＳＮ及びＲＮの両方が値０を有する場合、フリップフロップに値０が非同期でロードされる）。またフリップフロップは、プリセット優先となるように設計することもできる（ＳＮ及びＲＮの両方が値０を有する場合、フリップフロップに値１が非同期でロードされる）。
【０００９】
スキャンフリップフロップをスキャンシフトモードにおき、クロックを印加することにより、スキャンフリップフロップ内に値をロードし（スキャンイン動作）、またスキャンフリップフロップから値を抽出することができる（スキャンアウト動作）。一般的なスキャンテストシーケンスは、スキャンイン、通常動作（１又はそれ以上のクロックを回路に印加する）、及びスキャンアウトである。スキャンアウト値が良好な回路に対する予想値と一致しない場合、回路欠陥が検出される。１つのスキャンテストシーケンスにより、複数の故障を検出することができる。
【００１０】
回路をテストするには、通常、複数のスキャンテストシーケンスが必要となる。通常、自動テストパターン生成（ＡＴＰＧ）プログラムにより、スキャンテストシーケンスが生成される。ＡＴＰＧプログラムは、スキャンテストシーケンスを作成して故障を検出する際に、（値をスキャンインすることができる）制御点及び（値をスキャンアウトすることができる）観測点としてスキャンフリップフロップを使用する。一般に、一方の回路が完全スキャンを使用し、他方が部分スキャンを使用して同じ「通常動作」の挙動を行なう２つの回路が与えられたとすると、ＡＴＰＧプログラムは、完全スキャンを使用する回路の方でより効果的に機能し、より高いパーセンテージの製造欠陥を検出可能なスキャンテストシーケンスを生成することができる。
【００１１】
スキャンテストを使用するために、回路は、多くの「テスト容易化設計ルール（ＤＦＴルール）」に従う必要がある。ＤＦＴルールに従うことにより、回路開発にかかる経費及び時間は増大する。ＤＦＴルール違反は補正しなければならず、設計者は、ＤＦＴルール違反を解決することにより、回路の通常動作の中に誤動作が持ち込まないようにすることも検証しなければならない。設計者は、いくつかのＤＦＴルール違反を解決しないように選択を行うこともでき、このため違反しているスキャンフリップフロップを非スキャンフリップフロップに置き換えなければならず、部分スキャン設計が生じる結果となる。
【００１２】
設計者は、多くの場合ＦＰＧＡで試作を行い、高性能及び／又は低経費が望まれる場合、ＦＰＧＡベースの設計を、ゲートアレイ、論理アレイ、又は標準セルの実施構成に切り替える。ＦＰＧＡデバイスは予めテストされるので、設計者は通常、設計を開発する際にスキャン及びそれに関連するＤＦＴについて考慮しない。しかしながら、設計者には、ゲートアレイ、論理アレイ、又は標準セルの実施構成がテストされることを確実にする責任があり、通常はスキャンテストを使用する。この時点で、ＤＦＴルールに従うことにより、重要な設計変更が生じる可能性もある。設計者に対して透過的でありながら、「完全スキャン」に関連するテストの容易性をも提供するテスト方法論は、より速く市場に出すための大きな利点となる。
【００１３】
ゲートアレイなどの既存の技術及び論理アレイなどの新しい技術により、ユーザ設計回路を標準セルに実装した場合よりも、ユーザ設計回路を迅速に製造できるようになる。ゲートアレイ及び論理アレイは両方とも、ユーザ設計回路を実装するための配線で構成することができる予め設計した論理回路を使用する。オーダーメイド配線より前の製造段階は、ユーザ設計回路の設計前に行うことができる。
【００１４】
ゲートアレイにおける予め設計した論理回路は、通常、カスタム設計の論理回路を使用して実装されてきた。カスタム設計の論理回路は、通常、標準セルで実装される論理回路よりも設計及び検証に多くの時間を要する。
【００１５】
構造化アレイとしても知られており、最近では論理アレイとしても知られているモジュラーアレイは、標準セルを使用して、予め設計した論理回路を実装する。この技術は、２００３年５月２８日に出願され、２００４年１２月２日に公開番号ＵＳ２００４／０２４３９６６号として公開された米国特許出願第１０／４４７，４６５号「標準セルの論理回路により定められるモジュラーアレイ」に記載されており、該特許は、本出願の所有者が所有するものであり、本発明の種類により許容される範囲内で、あらゆる目的で引用により本明細書に組み入れられる。標準セルから論理アレイの構成単位を構築することにより、カスタム設計の論理回路を使用して構成単位を実装する場合よりも、論理アレイを迅速に実装できるようになる。
【００１６】
ゲートアレイ及び論理アレイの両方が利用できるマクロが、予め設計した下位層のベースアレイ部分、及び少なくとも１つの上位層のオーダーメイド部分として実装される。これらのマクロは、必然的に予め選択され、予め配置される。（これは、従来の標準セル設計とは対照的なものであり、これにより、応用回路の設計者は、標準セルライブラリからコピーしたセルのインスタンスをほとんど制限なく選択し、配置できるようになる。）利用可能なマクロは、応用（ユーザ）回路ネットリストの対応する機能に割り当てられる。ゲートアレイでは、マクロはカスタム回路設計を使用して実装され、一般的に比較的原始的な機能である。論理アレイでは、マクロは、既存の標準セルライブラリ（多くの場合、論理アレイツールの販売元ではなくユーザにより指定される）を使用して実装され、一般的に原始的な機能と比較的高位の機能との両方を含む。
【００１７】
標準セルを使用して、論理アレイの予め設計した論理回路を実装するので、ｍｕｘスキャンを確実に使用してユーザ設計回路をテストすることができる。しかしながら、設計者は、関連するあらゆるＤＦＴルールに従う必要がある。ＤＦＴルールに簡単に自動的に準拠することを保証するとともに、論理アレイと互換性のあるテスト法を提供することにより、設計者にとって、製造されたユーザ設計回路を手に入れることがより容易かつ迅速にできるようになる。
【００１８】
分割テストは、米国特許第６，２２３，３１３号及び第６，６１１，９３２号に記載されている概念であり、これらの特許は本出願の所有者が所有するものであり、本発明の種類により許容される範囲内で、あらゆる目的で引用により本明細書に組み入れられる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】米国仮出願特許第６０／８０４，２８３号
【特許文献２】米国仮出願特許第６０／８０５，０８７号
【特許文献３】米国特許公開第２００４／０２４３９６６号公報
【特許文献４】米国特許第６，２２３，３１３号
【特許文献５】米国特許第６，６１１，９３２号
【発明の概要】
【課題を解決するための手段】
【００２０】
処理、製造の物品、装置、システム、組成物、及びコンピュータ可読記憶媒体、又はプログラム命令が光又は電子通信リンクを介して送信されるコンピュータネットワークなどのコンピュータ可読媒体のような数多くの方法で本発明を実現することができる。本明細書では、これらの実施構成又は本発明がとることができる他の任意の形を技術と呼ぶことができる。一般に、開示する処理の動作順序は、本発明の範囲内で変更することができる。詳細な説明では、上記で特定した分野における使用の性能、効率、及び有用性の向上を可能にする本発明の１又はそれ以上の実施形態についての説明を行う。詳細な説明は、詳細な説明の残り部分の速やかな理解を容易にするために序論を含む。序論は、本明細書で教示、説明する概念によるシステム、方法、製造の物品、及びコンピュータ可読媒体のうちの１又はそれ以上の実施形態例を含む。結論においてさらに詳述するように、本発明は、発行される特許請求の範囲内における全ての可能な修正及び変更を含むものである。
【００２１】
（ゲートアレイ、標準セル、又は論理アレイ設計を含む）ＩＣ設計に関する論理ブロック（マクロセル）が、スキャンシフトに関連するＤＦＴルールへの準拠を本質的に保証するテスト容易化設計対応フリップフロップ（ＤＦＴ対応ＦＦ）を実現する。テストスキャンチェーンは、論理ブロックのインスタンスをユーザ設計応用回路に透過的な（不可視の、隠れた）態様で結びつけることにより構成され、ユーザが挿入するテスト構造又はＤＦＴに関する他の点について全く考慮せずにこのテストスキャンチェーンを設計することができる。取り込み及びスキャンアウトを介して、これらのＤＦＴ対応ＦＦにおける全てのユーザピン上のユーザ非同期セット入力及びユーザ非同期リセット入力並びに全ての縮退故障を観測することができる。第１の種類のこれらのＤＦＴ対応ＦＦは、応用回路を分割テストするためのアドレス指定可能な制御を特徴とする。第２の種類のこれらのＤＦＴ対応ＦＦは、分割テストの必要をなくし、制御論理回路を単純化し、必要なテストベクトル数を低減させる統合的取り込みバッファリングを特徴とする。
【００２２】
所定の設計フロー内にＤＦＴ対応ＦＦセルを設けることにより、テストの容易性についてほとんど、或いは全く考慮せずに開発された既存の応用設計を（ＦＰＧＡプロトタイプなどから）移植する際に、ＤＦＴルールに透過的に簡単に自動的に準拠できるようになる。いくつかの実施形態では、個々の応用に固有のＦＦにＤＦＴ対応ＦＦセルを使用するとともに、これらのＤＦＴ対応ＦＦセルを相互接続してスキャンチェーンを形成することにより、ＤＦＴルールを遵守せずに設計されたゲートレベルネットリストが、全てのＤＦＴルールに準拠するゲートレベルネットリストに一回の受け渡しで変換される。
【００２３】
様々な実施形態によれば、集積回路（チップ）設計用のゲートアレイ、標準セル、及び論理アレイ設計のフローでＤＦＴ対応ＦＦセルが使用される。いくつかの標準セルフローでは、少なくとも１種類のＤＦＴ対応ＦＦが標準セルライブラリに追加される。ゲートアレイ及び論理アレイのフローについては、予め配置された予め選択した論理マクロの組が、少なくとも１種類のＤＦＴ対応ＦＦを含むように拡張される。いくつかの実施形態では、ＤＦＴ対応ＦＦマクロが、既存の標準セルライブラリから得られる構成要素を使用して実装される。他の実施形態では、ＤＦＴ対応ＦＦマクロが、カスタム回路設計として実装される。
【図面の簡単な説明】
【００２４】
【図１】非同期リセットピン及び非同期プリセットピンを有する従来技術のｍｕｘスキャンフリップフロップを示す図である。
【図２】第１のＤＦＴ対応ＦＦの実施形態を示す図である。
【図３】本ＤＦＴ対応ＦＦの通常動作モード、スキャンシフトモード、及び取り込みモードに関する高レベル波形を示す図である。
【図４】コアフリップフロップのＣＬＫピンにおける立ち上がりエッジ（ＭＣＬＫ信号）が望ましくない場合、ＤＦＴ対応ＦＦのＣＬＫピンを値０に設定することを示す図である。
【図５】取り込みモードに関する高レベルの波形を示す図である。
【図６】ＤＦＴ対応ＦＦの変化を示す図である。
【図７】特にＲ及びＳの両方が値１を有し、結果的にコアフリップフロップの最終取り込み値が１となる（プリセット優先）場合の取り込みモードに関する高レベル波形を示す図である。
【図８】「ＦＲＥＥＺＥ＿ＬＯＷ−等価」信号を生成する代替の方法として、ＮＯＲゲートを図２のＤＦＴ対応ＦＦに追加することを示す図である。
【図９】「ＦＲＥＥＺＥ＿ＬＯＷ−等価」信号を生成する代替の方法として、ＮＯＲゲートを図６のＤＦＴ対応ＦＦに追加することを示す図である。
【図１０】ＣＣ又はＣＲのいずれか一方、或いは両方が値１に設定され、ＦＲＥＥＺＥ＿ＬＯＷが値０の場合の、本実施構成に関連する真理値表を示す図である。
【図１１】２つのインバータ及び２つのＮＯＲをＤＦＴ対応ＦＦ（前に図２に示した）に追加することにより、ＤＦＴ対応ＦＦが、ＤＦＴ対応ラッチとして振る舞うことが如何にして可能になるかを示す図である。
【図１２】１つのインバータをＤＦＴ対応ＦＦ（図２の）に追加することにより、ＤＦＴ対応ＦＦが、ＤＦＴ対応バッファテストポイントとして振る舞うことが如何にして可能になるかを示す図である。
【図１３】スキャンシフト中にはフリップフロップのように振る舞うが、通常動作及び取り込みモード中はラッチのように振る舞うＤＦＴ対応ラッチの実施形態を示す図である。
【図１４】不安定回路の２つの例のうちの最初の例を示す図であり、この図１４では、フリップフロップが０から１及び１から０の間で発振する。
【図１５】この場合はリング発振器である非確定的回路の別の例を示す図である。
【図１６】２つのＤＦＴ対応バッファが、ユーザ回路の機能に影響を及ぼすことなく、ユーザ回路を依然として発振させながら、如何にしてループを切断するかを示す図である。
【図１７】１つのＤＦＴ対応バッファが、ユーザ回路の機能に影響を及ぼすことなく、ユーザ回路を依然として発振させながら、如何にしてループを切断するかを示す図である。
【図１８】テストピンＳＤＩ、ＳＣＬＫ、ＦＲＥＥＺＥ＿ＬＯＷ、及び出力ピンＱが示された状態のＤＦＴ対応ＦＦの概略図である。
【図１９】簡略化した（図１８の）ＤＦＴ対応ＦＦを如何にして２次元アレイ内に配置し、行及び列アドレス指定を使用して選択することができるかを示す図である。
【図２０】回路を分割する必要をなくし、ループの切断を単純化し、さらに回路をテストするのに必要とされるベクトル計数を低減させるＤＦＴ対応ＦＦを示す図である。
【図２１】図２０のＤＦＴ対応ＦＦのタイミングを示す図である。
【発明を実施するための形態】
【００２５】
本発明の抜粋した詳細項目を示す添付図面と共に、本発明の１又はそれ以上の実施形態の詳細説明を以下に示す。これらの実施形態に関連して本発明について説明する。本発明の全ての実施形態を網羅的に説明することは、必要でも、現実的でも、或いは可能でもないことは十分に立証されている。従って、本明細書における実施形態は例示的なものにすぎないと理解され、本発明は、本明細書における実施形態のうちのいずれか又は全てに対して、或いはこれらによって明確に限定されるものではなく、本発明は、多くの代替物、修正物、及び同等物を含む。説明を単調にしないために、（以下に限定されるわけではないが、「最初の（ｆｉｒｓｔ）」、「最後の（ｌａｓｔ）」、「ある（ｃｅｒｔａｉｎ）」、「様々な（ｖａｒｉｏｕｓ）」、「さらなる（ｆｕｒｔｈｅｒ）」、「他の（ｏｔｈｅｒ）」、「特定の（ｐａｒｔｉｃｕｌａｒ）」、「選択した（ｓｅｌｅｃｔ）」、「いくつかの（ｓｏｍｅ）」、及び「顕著な（ｎｏｔａｂｌｅ）」を含む）様々な単語表記を別の実施形態の組に適用することができるが、本明細書で使用するこのような表記は、品質、或いは任意の形の好み又は先入観を伝えることを明確に意図したものではなく、別個の組の間で便宜上区別することを意図したものにすぎない。開示する処理のいくつかの動作の順序は、本発明の範囲内で変更することができる。複数の実施形態が、処理、方法、及び／又はプログラム命令の特徴の違いを説明する役割を果たす場合には必ず、他の実施形態は、予め又は動的に決定された基準に従って、複数の実施形態にそれぞれ対応する複数の動作モードのうちの１つを静的及び／又は動的に選択することが想定されている。以下の説明では数多くの特定の詳細について説明し、本発明を完全に理解できるようにする。これらの詳細は例示を目的として示すものであり、これらの特定の詳細のうちのいくつか又は全てを使用せずに、特許請求の範囲に従って本発明を実施することができる。説明を明確にする目的で、本発明に関する技術分野で公知の技術材料については、本発明が不必要に不明瞭にならないように詳細には説明していない。
【００２６】
序論
この序論は、詳細な説明のより速やかな理解を容易にするためのみに含まれるものであり、任意の序論の段落は必然的に主題全体の概観であり、網羅的又は限定的な説明となることを意図するものではないため、本発明は、この序論で提示する概念（該当する明白な例がある場合には、これらを含む）に限定されるものではない。例えば、以下の序論は、記述スペース及び編集の都合上ある特定の実施形態のみに限定した概要情報を示している。最終的には特許請求の範囲につながる実施形態を含む多くの他の実施形態が存在し、本明細書の残り全体を通じてこれらについて説明する。
【００２７】
実施形態例
この序論を詳細の説明に結論づけるにあたって、以下は、本明細書で説明する概念による様々な実施形態の種類についての補足説明を提供する、「ＥＣ」（組み合わせ例）として明確に列挙する少なくともいくつかの例を含む実施形態例の一群であり、これらの例は、互いに排他的、網羅的、又は限定的となることを意図されたものではなく、本発明はこれらの実施形態例には限定されず、むしろ発行する特許請求の範囲内の全ての可能な修正物及び変更物を含むものである。
【００２８】
ＥＣ１）集積回路を設計する方法であって、
上記集積回路の製作処理及び処理に適合した標準セルライブラリを識別するステップと、
複数の逐次記憶機能を含む、上記集積回路の少なくとも一部を特定するゲートレベルネットリストを受け取るステップと、
統合的テスト容易化設計機能を有するそれぞれのＤＦＴ対応記憶回路を介して上記ネットリストの個々の逐次記憶機能を実行することを含む、上記集積回路の少なくとも一部であるターゲット実行アーキテクチャ上に上記ゲートレベルネットリストをプログラムでマッピングするステップとを含み、
上記ネットリストにより指定される、上記集積回路の少なくとも一部の上記ターゲット実行アーキテクチャは、上記標準セルライブラリを使用して論理アレイの機能ブロックを実行し、該論理アレイは、予め設計した下位層のベースアレイ部分、及び少なくとも１つの上位層のオーダーメイド部分を有し、上記機能ブロックは、上記ネットリストの機能に割り当て可能であることを特徴とする方法。
【００２９】
ＥＣ２）上記ＤＦＴ対応記憶回路はＤＦＴ対応フリップフロップであることを特徴とするＥＣ１に記載の方法。
【００３０】
ＥＣ３）上記ＤＦＴ対応記憶回路はＤＦＴ対応ラッチであることを特徴とするＥＣ１に記載の方法。
【００３１】
ＥＣ４）上記ラッチはシミュレーションラッチであることを特徴とするＥＣ３に記載の方法。
【００３２】
ＥＣ５）個々の逐次記憶機能は、クロック入力及び少なくとも１つの非同期制御入力を含む通常動作ピンを有することを特徴とするＥＣ１に記載の方法。
【００３３】
ＥＣ６）上記ＤＦＴ対応記憶回路は、上記通常動作ピン上のあらゆる縮退故障の可観測性を提供することを特徴とするＥＣ５に記載の方法。
【００３４】
ＥＣ７）上記ＤＦＴ対応記憶回路の上記テスト容易化設計機能は、上記集積回路の上記通常動作（すなわち非テストモード動作）に対して透過的であることを特徴とするＥＣ１に記載の方法。
【００３５】
ＥＣ８）上記方法の少なくともいくつかは、設計者が制御するＥＤＡツールを介して実行されることを特徴とするＥＣ１に記載の方法。
【００３６】
ＥＣ９）上記ゲートレベルネットリストはテスト容易性を考慮せずに作成され、上記ネットリストが指定する逐次記憶機能は、統合的テスト容易化設計機能を有していないことを特徴とするＥＣ１に記載の方法。
【００３７】
ＥＣ９）上記プログラムによるマッピングの前に、上記ゲートレベルネットリストを、テスト容易化設計ルールを組み込むべく修正する必要がないことを特徴とするＥＣ１に記載の方法。
【００３８】
ＥＣ１０）上記ネットリストに関する元々のターゲット実行アーキテクチャは、フィールドプログラマブルゲートアレイであることを特徴とするＥＣ１に記載の方法。
【００３９】
ＤＦＴ対応フリップフロップ、ラッチ、及びバッファ
本明細書では、ｍｕｘスキャンに関するＤＦＴルールの大部分の先天的な順守を保証するＤＦＴ対応ＦＦの実施形態について教示する。さらなる実施形態では、ＤＦＴ対応ＦＦを分割テスト技術と組み合わせて、ユーザが挿入するいかなるテスト構造も必要とせずにユーザ設計回路をテストすることができる、換言すればユーザに対して透過的であるテスト法が実現される。
【００４０】
ハイレベルな表現では、ＤＦＴ対応ＦＦに含まれる論理回路は、正しいスキャンシフトモードを確実にし、データを観測する（取り込む）新しい方法を実現する。
【００４１】
図２は、ＤＦＴ対応ＦＦの実施構成を示す図である。ユーザピンは、Ｄ、ＣＬＫ、Ｒ、Ｓ、及びＱである。（ＤＦＴ対応ＦＦがテストモードにない時などの）ユーザの機能的観点からすると、Ｒが値１を有する場合、コアフリップフロップに値０が非同期的にロードされる。（ＤＦＴ対応ＦＦがテストモードにない時などの）ユーザの機能的観点からすると、Ｓが値１を有する場合、コアフリップフロップに値１が非同期的にロードされる。現在の一般的な半導体技術では、通常２入力ＮＡＮＤゲートは等価な駆動の２入力ＯＲゲートよりも小さい面積を有するので、この図では、コアフリップフロップが、アクティブローの非同期ＲＮ及びＳＮピンを有する一方で、ＤＦＴ対応ＦＦは、ユーザ制御の非同期リセットＲピン及びプリセットＳピンをアクティブハイ信号として実装する。この図は、ＤＦＴ対応ＦＦのコアフリップフロップがリセット優先を有し、すなわちＤＦＴ対応ＦＦもまたリセット優先を実行すべきであることを示している。
【００４２】
これらのテストピンは、ＳＤＩ（スキャンデータイン）、ＳＣＬＫ（スキャンクロック）、ＳＥ（スキャンイネーブル）、及びＦＲＥＥＺＥ＿ＬＯＷ（フリーズ−アクティブロー）である。スキャンチェーン内では、１つのＤＦＴ対応ＦＦのＱは、スキャンチェーン内の次のＤＦＴ対応ＦＦのＳＤＩに接続される。いくつかのＤＦＴ対応ＦＦの実施構成は、独立したＳＤＯ（スキャンデータアウト）ピンを含むことができる。この場合、１つのＤＦＴ対応ＦＦのＳＤＯが、スキャンチェーン内の次のＤＦＴ対応ＦＦのＳＤＩに接続される。
【００４３】
このＤＦＴ対応ＦＦは、通常動作モード、スキャンシフトモード、及び取り込みモードという３つの動作モードを有する。通常なスキャンテストシーケンスは、スキャンイン、取り込みモード、及びスキャンアウトである。スキャンアウト値が良好な回路に対する期待値と一致しない場合、回路欠陥が検出される。図３は、このＤＦＴ対応ＦＦの通常動作モード、スキャンシフトモード、及び取り込みモードに関する高レベルの波形を示す図である。（Ｎビットの深さのスキャンチェーンには、Ｎ個のスキャンインＳＣＬＫサイクル、及びＮ個のスキャンアウトＳＣＬＫサイクルが存在する。）
【００４４】
ＤＦＴ対応ＦＦのＳＥピンが値０であり、ＦＲＥＥＺＥ＿ＬＯＷが値１である場合、ＤＦＴ対応ＦＦは通常動作モードにある。
【００４５】
ＤＦＴ対応ＦＦのＳＥピンが値１であり、ＦＲＥＥＺＥ＿ＬＯＷが値０である場合、ＤＦＴ対応ＦＦはスキャンシフトモードにある。スキャンシフトモード中、コアフリップフロップ上の非同期リセットＲＮピン及び非同期プリセットＳＮピンは、Ｒ及びＳ上の値とは関係なく値１に強制される。ユーザピンＤ及びＣＬＫもバイパスされ、ＳＣＬＫを使用して、ＳＤＩデータをコアフリップフロップ内にクロック制御する。スキャンシフトモード中、ＤＦＴ対応ＦＦは、コアフリップフロップが通常動作（ユーザ回路）の値により影響を受けないことを保証する。換言すれば、コアフリップフロップはユーザ回路入力に対して「フリーズ」される。
【００４６】
この結果、ユーザスキャンチェーン関連のＤＦＴルールは存在しないことになる。これは、設計者が、スキャンチェーンが正しくシフトすることを確実にするために通常必要とされるＤＦＴ関連の論理回路をユーザ回路に追加する必要がないということを意味する。例えば、
スキャンシフトモード中、コアフリップフロップ上の非同期リセットＲＮピン及び及び非同期プリセットＳＮピンは、Ｒ及びＳ上の値に関係なく値１に強制され、このことは、設計者が、非同期プリセット信号及び非同期リセット信号を遮断するためにＤＦＴ関連の論理回路を追加する必要がないということを意味する。
スキャンシフトモード中、ＳＣＬＫ（ユーザピンＣＬＫではない）はスキャンチェーンをクロック制御し、このことは、ユーザ回路が、立ち上がりエッジにクロック制御されたいくつかのフリップフロップ、及び立ち下がりエッジにクロック制御されたいくつかのフリップフロップ、複数のクロックドメイン、（クロック分割器などの）内部生成クロック、及び／又はゲーテッドクロックを有する場合に必要とされるＤＦＴ関連の論理回路を、設計者が追加する必要がないということを意味する。
【００４７】
ＤＦＴ対応ＦＦがスキャンシフトモードを抜け出て、ＤＦＴ対応ＦＦのユーザピン上の値を観測するために取り込みモードに入る場合、ＤＦＴ対応ＦＦは取り込みモードにある。これに関連して、スキャンシフトモードを抜け出ることは「フリーズ解除する」又は「フリーズ解除」として知られており、一方スキャンシフトモードに入ることは、「フリーズする」又は「フリーズ」として知られている。
【００４８】
取り込みモードでは、全てのユーザピン（Ｄ、ＣＬＫ、Ｓ、及びＲ）上に存在するユーザ回路値を観測することができる。一例として、ＣＬＫの状態は、ＳＣＬＫ及びＦＲＥＥＺＥ＿ＬＯＷの操作を通じて推測することができる。ＤＦＴ対応ＦＦのＳＣＬＫピンが値０に設定され、ＤＦＴ対応ＦＦのＣＬＫピンが値１である場合、ＦＲＥＥＺＥ＿ＬＯＷが値０から値１へ遷移する際に、コアフリップフロップのＣＬＫピンにおいて立ち上がりエッジが自動的に生成される。ＳＥ信号は値０であるため、コアフリップフロップは、そのＤ入力に存在する値にクロック制御を行う。図３の取り込みモード波形は、コアフリップフロップのＣＬＫピンに与えられる立ち上がりエッジ（ＭＣＬＫ信号）を示す。しかしながら、ＤＦＴ対応ＦＦのＳＣＬＫピンが値０に設定される場合、コアフリップフロップのＣＬＫピン（ＭＣＬＫ信号）は、図４に示すように（ＦＲＥＥＺＥ＿ＬＯＷパルスに関わらず）一定の値０になったままとなる。この設計に固有であるが、ＤＦＴ対応ＦＦのＣＬＫピン上に値０が存在する状態で、ＤＦＴ対応ＦＦのＳＣＬＫピンが値１に設定される場合、ＦＲＥＥＺＥ＿ＬＯＷが値１から値０に遷移する際に、コアフリップフロップのＣＬＫピンに立ち上がりエッジが与えられ（ＭＣＬＫ信号）、コアフリップフロップは、そのＤ入力に存在する値にクロック制御することになる。
【００４９】
取り込みモード中、ＦＲＥＥＺＥ＿ＬＯＷ信号が（値１に）真にストローブされるため、ユーザＲピン及びユーザＳピン上の値が、コアフリップフロップの値に影響を与えることができる。単一の共通なＦＲＥＥＺＥ＿ＬＯＷ信号を使用して、Ｒピン及びＳピンの両方をイネーブルにし、また、コアフリップフロップに対するクロック（ＭＣＬＫ）にも影響を与える能力により、必要なテスト制御信号の総数が低減するようになる。図中のバッファは、ＦＲＥＥＺＥ＿ＬＯＷ＿ｄｅｌａｙ信号に十分な遅延を加えて、ＤＦＴ対応ＦＦが取り込みモードに入る場合、Ｒ及びＳの両方が値１を有していれば、コアフリップフロップに値０が正しくロードされることを確実にする。図５は、特にＲ及びＳの両方が値１を有し、この結果、コアフリップフロップが最終取り込み値０（リセット優先）を有するようになる場合の取り込みモードに関する高レベル波形を示す図である。
【００５０】
取り込みモード（及び当然ながら通常動作）中、Ｒピン及びＳピン上のユーザ回路値は、コアフリップフロップの非同期リセット挙動及び非同期プリセット挙動を制御し、これにより、ＤＦＴ対応ＦＦ内部のこれらの機能経路を検証できるようになる。
【００５１】
全てのユーザピン上に存在する回路値を観測し、ＤＦＴ対応ＦＦ内部の機能経路をチェックする能力は、最先端の進歩である。
【００５２】
図６は、ＤＦＴ対応ＦＦの変形例を示す図である。ユーザピンは、Ｄ、ＣＬＫ、Ｒ、Ｓ、及びＱである。（ＤＦＴ対応ＦＦがテストモードにない時などの）ユーザの機能的観点からすると、Ｒが値１を有する場合、コアフリップフロップに値０が非同期的にロードされる。（ＤＦＴ対応ＦＦがテストモードにない時などの）ユーザの機能的観点からすると、Ｓが値１を有する場合、コアフリップフロップに値１が非同期的にロードされる。この図は、ＤＦＴ対応ＦＦのコアフリップフロップがプリセット優先を有し、すなわちＤＦＴ対応ＦＦもまたプリセット優先を実行すべきであることを示している。図中のバッファは、ＦＲＥＥＺＥ＿ＬＯＷ＿ｄｅｌａｙ信号に十分な遅延を加えて、ＤＦＴ対応ＦＦが取り込みモードに入る場合、Ｒ及びＳの両方が値１を有していれば、コアフリップフロップに値１が正しくロードされることを確実にする。図７は、特にＲ及びＳの両方が値１を有し、この結果、コアフリップフロップが最終取り込み値１（プリセット優先）を有するようになる場合の取り込みモードに関する高レベル波形を示す図である。
【００５３】
図８及び図９に示すように、個々のＤＦＴ対応ＦＦにＮＯＲゲートを追加することにより、「ＦＲＥＥＺＥ＿ＬＯＷ−等価」信号を生成する代替方法が提供される。図１０は、ＣＣ又はＣＲのいずれか一方、或いは両方が値１に設定され、ＦＲＥＥＺＥ＿ＬＯＷが値０である時のこの実施構成に関連する真理値表を示す図である。この場合、テストピンは、ＳＤＩ（スキャンデータ入力）、ＳＣＬＫ（スキャンクロック）、ＳＥ（スキャンイネーブル）、並びにＣＣ（カット列）及びＣＲ（カット行）である。２つの信号を使用してＤＦＴ対応ＦＦをフリーズモードに入れることにより、ＤＦＴ対応ＦＦが標準的２次元アレイに配列された場合、ＤＦＴ対応ＦＦのサブセットをアドレス指定（選択）するのに便利な方法が提供される。また、ＮＯＲゲートを、ＤＦＴ対応シミュレーションラッチ、ＤＦＴ対応バッファ、及びＤＦＴ対応ラッチに追加することにより、これらをＤＦＴ対応ＦＦと混ぜ合わせて標準的２次元アレイに配列できるようになる。
【００５４】
ＤＦＴ対応ＦＦはまた、ユーザ回路でラッチ挙動を実現することもできる。図１１は、２つのインバータ及び２つのＮＯＲをＤＦＴ対応ＦＦに追加することにより、ＤＦＴ対応ＦＦが、如何にしてＤＦＴ対応ラッチとして振る舞えるようになるかを示す図である。ユーザピンは、Ｌａｔｃｈ＿Ｄ、Ｌａｔｃｈ＿Ｅ、及びＱである。テストピンは、ＳＤＩ、ＳＣＬＫ、ＳＥ、及びＦＲＥＥＺＥ＿ＬＯＷのままである。通常動作モード及び取り込みモードの両方において、Ｌａｔｃｈ＿Ｅが値１を有する場合、コアフリップフロップの値はＬａｔｃｈ＿Ｄの値に依存する。Ｌａｔｃｈ＿Ｅが値０を有する場合、コアフリップフロップはその現在値を保持する。
【００５５】
ＤＦＴ対応ＦＦはまた、ユーザ回路内にバッファテストポイントを実現することもできる。図１２は、１つのインバータをＤＦＴ対応ＦＦ（前に図２において示した）に追加することにより、ＤＦＴ対応ＦＦが、如何にしてＤＦＴ対応バッファテストポイントとして振る舞えるようになるかを示す図である。ユーザピンは、ＴＡ及びＴＺである。テストピンは、ＳＤＩ、ＳＣＬＫ、ＳＥ、及びＦＲＥＥＺＥ＿ＬＯＷのままである。通常動作モード及び取り込みモードの両方において、ＴＡが値１を有する場合、コアフリップフロップの値（及びＴＺピン）は１となる。ＴＡが値０を有する場合、コアフリップフロップの値（及びＴＺピン）は０となる。ＤＦＴ対応バッファテストポイントは、ユーザ回路の機能を修正することなく、ユーザ回路のテスト容易性を高めるのに役立つ。
【００５６】
後の説明では、（図１１に示す）ラッチ挙動を実現するＤＦＴ対応ＦＦをＤＦＴ対応シミュレーションラッチと呼び、一方（図１２に示す）バッファテストポイントを実現するＤＦＴ対応ＦＦをＤＦＴ対応バッファと呼ぶことにする。
【００５７】
図１３は、スキャンシフト中はフリップフロップのように振る舞うが、通常動作及び取り込みモード中にはラッチのように振る舞うＤＦＴ対応ラッチの実施形態を示す図である。ユーザピンはＤ、Ｅ、及びＱである。テストピンは、ＳＤＩ、ＳＣＬＫ、ＳＥ、及びＦＲＥＥＺＥ＿ＬＯＷのままである。ＤＦＴ対応ＦＦとＤＦＴ対応ラッチとを同じスキャンチェーン内に入れることができる。ユーザピンＥがハイに維持された場合、ＤＦＴ対応ラッチをＤＦＴ対応バッファとして使用することができる。
【００５８】
ＤＦＴ対応ＦＦの論理回路のいくつかを統合して集積セルにする実施形態が想定される。例として、別個のｍｕｘとフリップフロップとの代わりにｍｕｘスキャンフリップフロップ又はｍｕｘフリップフロップを使用することができる。想定される他の実施形態では、ＤＦＴ対応ＦＦの論理回路の全てが１つの集積セルに統合される。
【００５９】
また、非同期リセットのみ、又は非同期プリセットのみを伴って、或いはいかなる非同期リセット又はプリセットも伴わずにＤＦＴ対応ＦＦを実現することができる。これらの場合、適当な（単複の）ＮＡＮＤゲート及びバッファは必要でなくなり、最適化の名目で取り除くことができる。図１１及び図１２に示すｍｕｘも同様に最適化の名目で取り除くことができる。
【００６０】
分割テストにおけるＤＦＴ対応フリップフロップの使用
次に、ＤＦＴ対応ＦＦ、ＤＦＴ対応シミュレーションラッチ、ＤＦＴ対応バッファ、又はＤＦＴ対応ラッチ回路が、アドレス指定可能な制御及び分割テストと組み合わせられる実施形態について説明する。このテスト法では、複雑なＤＦＴルール又はユーザが挿入するいかなるテスト構造も必要とせずに、ユーザ回路をテストすることができる。このテスト法はまた、「不安定な」回路をテストすることもでき、不安定な回路の２つの例を図１４及び図１５に示す。通常これらの回路は、通常のスキャンテストの観点からは非確定的及びテスト不可能であると考えられている。
【００６１】
図１４では、フリップフロップは、０から１及び１から０の間で発振する。図を簡単にするために、フリップフロップのユーザピンのみを示しているが、これは一般にこのシナリオがフリップフロップに当てはまるからである。フリップフロップ出力が値０を有する場合、非同期プリセットＳピンがアサートされ、フリップフロップに値１がロードされる。フリップフロップ出力が値１を有する場合、非同期リセットＲピンがアサートされ、フリップフロップに値０がロードされる。既知の値をフリップフロップ内に取り込むことができる。しかしながら、このフリップフロップに対する取り込み（観測）値は、製造、温度、及び電圧により生じる速度の違いに起因して確定的なものではない。
【００６２】
図１５は、この場合はリング発振器である非確定的な回路の別の例を示す図である。ＯＺの値は、０から１に及び１から０に切り替わる。起動時の初期状態を十分に制御することができないため、電力が回路に印加された後の特定の時点ＸにおけるＯＺの値は非確定的である。ＯＺがフリップフロップのユーザクロックピンを駆動している場合、時点Ｘにおけるこのフリップフロップの値を特定することもできず、これは、このフリップフロップに関する取り込み（観測）値も非確定的であることを意味する。
【００６３】
確定的な取り込み値を確実にする支援とするために、「ループ切断」として知られている概念を導入する。まず、回路内の構成要素の種類が、０＿ｂｒｅａｋ、１＿ｂｒｅａｋ、及び２＿ｂｒｅａｋという３つの異なるカテゴリに割り当てられる。計数を目的として、０＿ｂｒｅａｋは無視される一方で、２つの１＿ｂｒｅａｋは１つの２＿ｂｒｅａｋと等しい。
【００６４】
全ての組み合わせセルは、０＿ｂｒｅａｋのセルである。ＤＦＴ対応シミュレーションラッチ（図１１）、ＤＦＴ対応バッファ（図１２）、及びＤＦＴ対応ラッチ（図１３）は１＿ｂｒｅａｋのセルである。ＤＦＴ対応ＦＦは、これらのＤＦＴ対応ＦＦのユーザ非同期プリセットピン又はユーザ非同期リセットピンを通じて遭遇した場合、１＿ｂｒｅａｋのセルである。ＤＦＴ対応ＦＦは、これらのＤＦＴ対応ＦＦのユーザクロックピン又はＤピンを通じて遭遇した場合、２＿ｂｒｅａｋのセルである。
【００６５】
ループを検出するために、（一般に当業で知られている）グラフ探索技術を使用してユーザ回路全体が探索される一方で、遭遇した「切断」回数が記録される。サイクルが存在し（すなわちノードに２回以上辿り着き）、切断回数が１回以下の場合、ループが検出される。切断回数がゼロの場合、２つのＤＦＴ対応バッファを挿入してループを切断する。図１６は、２つのＤＦＴ対応バッファが、ユーザ回路の機能に影響を及ぼすことなく、ユーザ回路を依然として発振させながら、如何にしてループを切断するかを示す図である。切断回数が１である場合、１つのＤＦＴ対応バッファを挿入してループを切断する。図１７は、１つのＤＦＴ対応バッファが、ユーザ回路の機能に影響を及ぼすことなく、ユーザ回路を依然として発振させながら、如何にしてループを切断するかを示す図である。図１６及び図１７を簡略化するために、個々のＤＦＴ対応バッファからのユーザピンのみを示している。図１６には同様に、ＤＦＴ対応ＦＦのユーザピンのみを示している。ＤＦＴ対応バッファを挿入することにより、不安定な回路が確定的な取り込み値を有するようになり、よりテストしやすくなる。
【００６６】
前述したように、ＤＦＴ対応ＦＦは、フリーズ解除される際にユーザピン上の値に影響され易くなる。ＤＦＴ対応シミュレーションラッチ、ＤＦＴ対応バッファ、及びＤＦＴ対応ラッチも同様に、フリーズ解除される際にユーザピン上の値に影響され易くなる。
【００６７】
残りの説明では、別途指定しない限り、ＤＦＴ対応ＦＦに属する全ての概念及び能力は、ＤＦＴ対応シミュレーションラッチ、ＤＦＴ対応バッファ、及びＤＦＴ対応ラッチにも当てはまる。
【００６８】
設計内の全てのＤＦＴ対応ＦＦが一斉にフリーズ解除された場合、ＤＦＴ対応ＦＦ内に取り込まれる値は、個々のＤＦＴ対応ＦＦがフリーズ解除される順序に依存する。双方が同じユーザ設計回路を実装する欠陥のない２つの回路が速度差を有する可能性があり、この場合個々のチップが異なる値を取り込むようになる。
【００６９】
速度差の結果、非確定的な値が取り込まれないことを確実にするために、以下の分割テストステップがとられる。
ユーザ設計回路内の全てのループを識別し、切断する。
ユーザ設計回路をパーティションに分割する。
さらに、一回に１つのパーティション毎にユーザ設計回路をテストする。
【００７０】
ＤＦＴ対応ＦＦは、以下のアプローチを使用してパーティションに分割される。
同じパーティションに、「隣接する」ＤＦＴ対応ＦＦが存在することはできない。
２つのＤＦＴ対応ＦＦは、一方からの出力が他方の状態に影響を及ぼす場合「隣接する」と考えられる。例えば、（１）一方のＤＦＴ対応ＦＦのＱ出力から直接、第２のＤＦＴ対応ＦＦ上の任意のユーザピンへ接続線が存在するか、或いは（２）（１）で説明した接続が存在するが、組み合わせ論理回路のみが追加で介在する場合、２つのＤＦＴ対応ＦＦは隣接することになる。
パーティションは、当業で一般に知られているグラフ彩色技術により特定される。
【００７１】
パーティションがテストされている時、テスト対象パーティション内のＤＦＴ対応ＦＦは取り込みモードに入ることができるが、他の全てのパーティション内のＤＦＴ対応ＦＦはフリーズされたままでなければならない。ユーザ回路を一回に１つのパーティション毎にテストする（すなわち、一度に１つのパーティションのみを取り込みモードに入れる）ことにより、取り込み値は、個々のＤＦＴ対応ＦＦがフリーズ解除される順序にその後依存しなくなる。換言すれば、分割テストは確定的な取り込み値を保証する。
【００７２】
アドレス指定可能制御は、（本明細書で説明する種類の）ＤＦＴ対応ＦＦを個々に、グループで、又は全体で選択して、通常動作モード、スキャンシフトモード、及び取り込みモードで動作できるようにする方法である。アドレス選択を予め設計し、或いは配線接続することができる。
【００７３】
予め設計したアドレス指定体系の１つのアプローチは、行及び列アドレス指定を利用するものであり、この場合、個々のＤＦＴ対応ＦＦに一意の行及び列アドレスが割り当てられる。行及び列アドレス指定は、論理アレイ及びゲートアレイにおいて効率的なものとなる。行及び列アドレス指定により、論理アレイ（ゲートアレイ）内で実現することができるあらゆるユーザ設計回路をテストできるようになり、ユーザ設計回路についての先行知識は必要とされない。
【００７４】
図１８は、テストピンＳＤＩ、ＳＣＬＫ、ＦＲＥＥＺＥ＿ＬＯＷ及び出力ピンＱを示した状態のＤＦＴ対応ＦＦの概略図を示す図である。テストピンＳＥ及びユーザピンは図示していない。
【００７５】
図１９は、簡略化した（図１８の）ＤＦＴ対応ＦＦを如何にして２次元アレイ内に配置し、行及び列アドレス指定を使用して選択することができるかを示す図である。この例では、（右から左へ０からＭまでの番号を振った）Ｍ＋１個の列が存在し、（下から上へ０からＮまでの番号を振った）Ｎ＋１個の行が存在する。列内のＤＦＴ対応ＦＦは、スキャンチェーンに接続される。この例では、Ｍ＋１個のスキャンチェーンが存在する。各列は、（右から左へＣＣ＿０からＣＣ＿Ｍまでの番号を振った）独自の列選択線を有しているのに対し、各行は、（下から上へＣＲ＿０からＣＲ＿Ｎまでの番号を振った）独自の行選択線を有している。
【００７６】
図１９では、行は、その行の選択線を値１に設定することによりフリーズされ、一方列は、その列の選択線を値１に設定することによりフリーズされる。ＤＦＴ対応ＦＦは、その行選択線又は列選択線のいずれか一方、或いは両方が値１である場合、フリーズされる。図８及び図９には、この行及び列アドレス指定法と互換性のあるＤＦＴ対応ＦＦの２つの例を示している。この場合、個々のＤＦＴ対応ＦＦのＣＣテストピンは適当な列選択線に接続され、個々のＤＦＴ対応ＦＦのＣＲテストピンは適当な行選択線に接続されることになる。
【００７７】
行及び列選択線を使用することにより、ＤＦＴ対応ＦＦを個々に、グループで、又は全体でアドレス指定（フリーズ又はフリーズ解除）することができる。パーティションがテストされている時に、そのパーティション内のＤＦＴ対応ＦＦのみを取り込みモードに入れるように選択することができる。
【００７８】
ＤＦＴ対応ＦＦが、例えば標準セルＡＳＩＣ内の行及び列に配列されない場合、配線接続アドレス指定を使用して、ユーザ設計回路内のＤＦＴ対応ＦＦのうちの個々、グループ、又は全てを選択することができる。配線接続アドレス指定は、ユーザ設計回路についての先行知識を必要とする。ユーザ設計回路内のＤＦＴ対応ＦＦはパーティションに分割される。個々のパーティションは、別個の異なるＦＲＥＥＺＥ＿ＬＯＷ信号を必要とする。所定のパーティション内の全てのＤＦＴ対応ＦＦは、同じＦＲＥＥＺＥ＿ＬＯＷ信号を共有する。スキャンシフトモード中は、全てのパーティションのＦＲＥＥＺＥ＿ＬＯＷが値０を有する。取り込みモード中は、１つのパーティションのＦＲＥＥＺＥ＿ＬＯＷのみが、値０から１まで、１から０までの間で切り替わる。
【００７９】
出力フリーズを伴うＤＦＴ対応ＦＦ
図２０は、回路を分割する必要をなくし、ループ切断を単純化し、さらに回路をテストするのに必要とされるベクトル計数を低減させるＤＦＴ対応ＦＦ２０００を示す図である。図９のＤＦＴ対応ＦＦ９００内のＣＣ及びＣＲからＦＲＥＥＺＥ＿ＬＯＷを生成するために使用されるＮｏｒゲート９３５は削除され、その代わりに単一のｆｒｅｅｚｅ＿ｌｏｗ信号がセル２０００に組み込まれる。フリップフロップ２０２５の出力は、ｆｒｅｅｚｅ＿ｏｕｔｐｕｔと呼ぶ新しい信号で制御される２−１ｍｕｘ２０４０を通過する。ｍｕｘ２０４０のもう一方の入力はラッチ２０３０の出力に接続され、ラッチ２０３０のＤ入力は新しいｍｕｘ２０４０の出力に接続され、そのイネーブル入力はｆｒｅｅｚｅ＿ｏｕｔｐｕｔ信号に接続される。
【００８０】
図２１は、図２０のＤＦＴ対応ＦＦ２０００のタイミングを例示す図である。図４のタイミングとは対照的に、通常動作及びｓｃａｎ＿ｓｈｉｆｔ＿ｍｏｄｅ中、フリーズ出力線はハイに保持され、取り込みモードサイクル中、ｆｒｅｅｚｅ＿ｏｕｔｐｕｔはローとなり、ｆｒｅｅｚｅ＿ｌｏｗパルスを取り入れる。
【００８１】
図９のＤＦＴ対応ＦＦ９００では、隣接するＦＦを独立した論理コーンに分割して、最初のパーティションにおけるテストが、隣接するＦＦの状態を不用意に変更しないことを保証するようにしたことを思い出されたい。独立したパーティションは、それぞれ独立したテストサイクルでテストされる。図２０のＤＦＴ対応ＦＦ２０００は、「隣接する」ＦＦの出力が取り込まれる間に、このＦＦへの駆動刺激を効果的にフリーズするので、分割を無くすことが可能となる。分割がもはや不必要となるため、個々のＣＣ及びＣＲ線は、どのパーティションが取り込みモードにあるかを選択する必要がなくなる。ＣＣ及びＣＲ線は、１つのｆｒｅｅｚｅ＿ｌｏｗの線に置き換えられる。さらに、パーティションが存在しないため、個々のテストサイクル中に全てのフロップを取り込むことができ、テストベクトルの総数が減少することになる。
【００８２】
図２０のＤＦＴ対応ＦＦ２０００を使用する場合、自らのセット又はリセットピンにフィードバックを行うフリップフロップは今や問題ではなく、追加のループ切断要素を必要としないため、ループ切断も簡単になる。純粋な組み合わせループは依然として切断する必要があるが、あらゆる状況下において単一のループ切断要素のみしか必要としない。
【００８３】
結論
文章及び図面を準備する便宜上のみの目的で、説明において特定の選択を行っているが、別途明示しない限り、これらの選択自体が、説明した実施形態の構造又は動作に関する追加情報を伝えるものであるとは解釈すべきでない。選択の例として、図の番号付けに使用される記号の特定の編成又は割り当て、並びに実施形態の特徴及び要素を識別及び参照するために使用する要素識別子（すなわち呼び名又は番号指定子）の特定の編成又は割り当てが挙げられる。
【００８４】
説明及び理解を明確にするために、前述の実施形態についてある程度詳細に説明しているが、本発明は、提示するこれらの詳細事項に限定されるものではない。本発明の多くの実施形態が存在する。開示する実施形態は例示的なものであり、本発明を限定するものではない。
【００８５】
上記の説明に一致する、構造、配列、及び用途における多くの変更が可能であり、これらの変更は発行する特許請求の範囲内にあることが理解できよう。例えば、相互接続及び機能ユニットのビット幅、クロック速度、及び使用した技術の種類を、個々の構成要素ブロックにおける様々な実施形態に従って変更することができる。相互接続及び論理回路に付与した名称は単に例示的なものであり、説明した概念を限定するものであると解釈すべきではない。フローチャート及びフロー図の処理要素、実行要素、及び機能要素の順序及び配列は、様々な実施形態によって変更することができる。また別途特記しない限り、指定した値の範囲、使用した最大及び最小値、又は他の具体的な仕様は、単に説明した実施形態のものであるとともに実施技術における改善及び変更に追随することが予想され、本発明を限定するものであるとは解釈すべきでない。
【００８６】
説明したものの代わりに、当業において公知の機能的に同等な技術を採用して、様々な構成要素、サブシステム、機能、動作、ルーチン、及びサブルーチンを実現することができる。実施形態の多くの機能面は、実施形態に依存する設計制約の機能、及び（過去にハードウェアであった機能のソフトウェアへの移行を容易にする）より高速な処理、及び（過去にソフトウェアであった機能のハードウェアへの移行を容易にする）より高い集積密度という技術傾向の機能として、ハードウェア（すなわち、一般に専用回路）又はソフトウェア（すなわち、プログラムされたコントローラ又はプロセッサの何らかの態様で）のいずれかにおいて選択的に実現可能であることも理解されたい。様々な実施形態における特定の変更物として、以下に限定されるわけではないが、分割の相違、異なる形態要因及び設定、異なるオペレーティングシステム及び他のシステムソフトウェアの使用、異なるインターフェース規格、ネットワークプロトコル、又は通信リンクの使用、並びに特定の用途の固有の技術及び商取引上の制約に従って、本明細書で説明した概念の実施時に予想される他の変更物が挙げられる。
【００８７】
説明した実施形態の多くの態様についての最小の実施構成に必要なものを大幅に超える詳細状況及び環境状況で実施形態について説明した。当業者であれば、いくつかの実施形態では、残りの要素間の基本的な連携を変更せずに、開示した構成要素又は特徴が省略されていることを認識するであろう。従って、開示した詳細事項の大部分は、説明した実施形態の様々な態様の実現に必要でないことを理解されたい。残りの要素を従来技術と区別できる限りにおいて、省略した構成要素及び特徴は、本明細書で説明した概念を限定するものではない。
【００８８】
全てのこのような設計変更には、説明した実施形態により伝えられる教示にわたるわずかな変更が含まれる。また、本明細書で説明した実施形態は、他のコンピュータ用途及びネットワーク用途に対して幅広い適応可能性を有し、説明した実施形態の特定の用途又は産業に限定されるものではないことも理解されたい。従って本発明は、発行する特許請求の範囲内に含まれる全ての可能な修正物及び変更物を含むものであると解釈すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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