(57)【要約】独立ＩＣチップ素子において高逆電圧定格化ショットキー整流器と電気的に並列接続した低逆電圧定格化ＰＮダイオードを利用した低順方向電圧降下過渡電圧サプレッサーである。この過渡電圧サプレッサーは、理想的には、ＰＮダイオードの高順方向電圧降下およびショットキー整流器の低逆破壊の大きな漏れの問題を解決するための最善のサプレッサーである。低逆電圧ＰＮ整流器は、（１）（下の層のエピタキシー成長濃度が高い）二層のエピタキシー成長層、および（２）ベース幅圧縮によるＰＮダイオードのパンチスルー設計などの方法によって製造できる。【選択図】図６
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【特許請求の範囲】
【請求項１】
低逆電圧定格化ＰＮダイオード、および独立集積回路素子におけるＰＮダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器からなることを特徴とする低順方向電圧降下過渡電圧サプレッサー。
【請求項２】
前記サプレッサーにさらに、電気回路を電気的に接続して、この電気回路を逆極性および逆パワーサージから保護した請求項１記載の過渡電圧サプレッサー。
【請求項３】
前記電気回路にさらに、電気的に接続したハードディスク装置を有し、前記過渡電圧サプレッサーがこのハードディスクを電気的に保護するように構成した請求項２記載の過渡電圧サプレッサー。
【請求項４】
前記ショットキー整流器が複合形Ｐ−Ｉ−Ｎショットキー整流器である請求項１記載の過渡電圧サプレッサー。
【請求項５】
前記ショットキー整流器が、順方向バイアス時にキャリヤを注入するために主に利用されるＰ領域をもつ請求項４記載の過渡電圧サプレッサー。
【請求項６】
前記ショットキー整流器が、逆電圧制御およびサージ保護に利用されるＰ／Ｎ拡散プロファイルを有する請求項４記載の過渡電圧サプレッサー。
【請求項７】
前記集積回路素子をシリコン基体に構成した請求項１記載の過渡電圧サプレッサー。
【請求項８】
前記基体が、インプランテーションドーピングを有する請求項７記載の過渡電圧サプレッサー。
【請求項９】
前記ＰＮダイオードが、前記過渡電圧サプレッサーのダイ表面から離れているＰＮダイオードの接合領域における電界により逆電圧性能を決定する拡張ガードリングを有する請求項１記載の過渡電圧サプレッサー。
【請求項１０】
前記電圧サプレッサーはショットキーバリヤ形成するために高い電気抵抗ｅｐｉをもつ第１エピタキシー成長層および第２エピタキシー成長層（ｅｐｉ）で構成されるが、サプレッサーの電圧定格を第１エピタキシー成長層のＰＮ界面から誘導した請求項１記載の過渡電圧サプレッサー。
【請求項１１】
前記第１エピタキシー成長層の濃度が、第２エピタキシー成長層より高い請求項１０記載の過渡電圧サプレッサー。
【請求項１２】
前記過渡電圧サプレッサーはベース幅圧縮によりＰＮダイオードのパンチスルー設計で構成され、前記ショットキー整流器のベース幅をＰＮダイオードよりも大きく構成した請求項１記載の過渡電圧サプレッサー。
【請求項１３】
前記ショットキー整流器の逆電圧定格を並列接続ＰＮダイオードよりも高く設定し、このＰＮダイオードが破壊状態にあるときに、ショットキー整流器の表面電界をこのＰＮダイオードの臨界電界よりもはるかに低く設定した請求項１記載の過渡電圧サプレッサー。
【請求項１４】
ＰＮ接合をもつＰＮダイオード、およびこのＰＮダイオードに電気的に並列接続したショットキー整流器を有し、電流密度が低い状態でショットキー整流器に順方向伝導が生じ、かつ逆破壊がこのＰＮ接合によって制御されるように、このＰＮダイオードが逆電圧性能を決定するように構成したことを特徴とする独立チップ形低順方向電圧降下過渡電圧サプレッサー。
【請求項１５】
基体上に低逆電圧定格化ＰＮダイオードを形成する工程、およびこの基体上においてこのＰＮダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器を形成する工程を有することを特徴とする低順方向電圧降下過渡電圧サプレッサーの製造方法。
【請求項１６】
前記電圧サプレッサーをさらに実装し、この電圧サプレッサーを電気回路に自動的に装着する工程を有する請求項１５記載の方法。
【請求項１７】
前記ショットキー整流器に対して高い電気抵抗ｅｐｉをもつ、前記サプレッサー内に第１エピタキシー成長層および第２エピタキシー成長層ｅｐｉを形成し、前記サプレッサーが第１エピタキシー成長層ｅｐｉとのＰＮ界面から電圧定格を発生する工程をさらに有する請求項１５記載の方法。
【請求項１８】
前記サプレッサーはベース幅圧縮による前記ＰＮダイオードのパンチスルー設計を利用して構成され、前記ショットキー整流器のベース幅を前記ＰＮダイオードのベース幅よりも大きくした請求項１５記載の方法。
【請求項１９】
前記ショットキー整流器は前記の並列接続ＰＮダイオードの逆電圧よりも高い逆電圧で構成された請求項１５記載の方法。
【請求項２０】
前記サプレッサーは、電流密度が低い状態でショットキー整流器に順方向伝導をもたらし、かつ逆破壊が前記ＰＮダイオードによってのみ制御されるように、前記過渡電圧サプレッサーを構成した請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願に関する相互参照］
本出願は、本明細書に援用する、仮特許出願第６０／８０５，６８９（出願日：２００６年６月２３日）の優先権を米国特許法第１１９条に準拠して主張する出願である。
本発明は、低順方向電圧降下過渡電圧サプレッサーおよびその製造方法に関する。
【背景技術】
【０００２】
一般に、ショットキー整流器は、素子内に特殊なバリヤ金属接点を有し、低順方向電圧降下を与えるもので、伝導電力損失をほとんど起こすことなく順伝導する電気回路に広く利用されている。ところが、金属バリヤの特性が高い表面電場の下では低くなるため、ショットキー整流器は、定格逆電圧での高い逆漏れのために、特に低バリヤ高さの、低逆電圧ショットキー素子の場合には、強い表面電場をもつ、問題の多いバリヤ低下素子として以前から非難のある素子である。一方、ＰＮ構造ダイオードは、通常、ショットキーダイオードよりも、逆漏れ性能が低い。従って、素子のＰＮ接合の拡散電位の性質を理由とする低い電流密度下でも高い順方向電圧降下という不都合が発生せざるをえない。この場合、整流器を使用するかどうかは、順方向伝導損失かあるいは逆電圧損失によって制限される回路設計者にとって妥協せざるをえない決定になる。
【０００３】
この結果、ハードディスク制御回路の設計などの用途では、例えば、相対的に高い電圧定格ショットキー整流器および相対的に低い逆電圧定格過渡電圧サプレッサー（ＴＶＳ）を並列接続し、低順方向電圧降下（極性の保護）を与えるとともに、同時に、両端で逆サージを保護する。ショットキー素子の存在は主に極性保護に利用され、下順方向電圧降下による右方向の両端の接続状態を確認するためのものである。ところが、実際に２個の素子を使用するため、即ち制御回路に必要なショットキー整流器および逆電圧定格化ＴＶＳ（過渡電圧サプレッサー）を使用するため、この種の回路の組み立てコストは高い。このように、この種の素子のコストを削減するために、従来技術の改良が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上の点から、従来技術を改良することが、本発明の第１の目的、特徴または作用効果である。
【０００５】
本発明の第２の目的、特徴または作用効果は、低順方向電圧降下過渡電圧サプレッサーおよび製造方法を提供することである。
【０００６】
本発明の第３の目的、特徴または作用効果は、低逆破壊電圧定格化ショットキー整流器を対象とする低逆漏れ素子および方法を提供することである。
【０００７】
本発明の第４の目的、特徴または作用効果は、ショットキー整流器を対象とするバリヤ高さの低い低逆漏れ素子および方法を提供することである。
【０００８】
本発明の第５の目的、特徴または作用効果は、高電流定格化ショットキー整流器を提供することである。
【０００９】
本発明の第６の目的、特徴または作用効果は、ユニポーラダイオードの利点を活かしてバイポーラダイオードの順方向電圧ギャップを小さくする、低順方向電圧降下過渡電圧サプレッサーおよび方法を提供することである。
【００１０】
本発明の第７の目的、特徴または作用効果は、製造が経済的で、耐久性があり、また動作効率の高い低順方向電圧降下過渡電圧サプレッサーを提供することである。
【００１１】
本発明の第７の目的、特徴または作用効果は、改良低順方向電圧降下過渡電圧サプレッサーの製造方法を提供することである。
【００１２】
本発明の上記、および／または上記以外の特徴または作用効果のうちの一つまたは複数は、明細書の記載および特許請求の範囲の記載から明らかになるはずである。なお、これらの目的、特徴または作用効果のすべてまたは任意のものは、単独の実施態様では包含しきれない。
【課題を解決するための手段】
【００１３】
本発明は、低逆電圧定格化ＰＮダイオード、および独立集積回路素子におけるＰＮダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器からなる低順方向電圧降下過渡電圧サプレッサーを提供するものである。
【００１４】
さらに、上記サプレッサーに電気回路を電気的に接続して、この電気回路を逆極性および逆パワーサージから保護した過渡電圧サプレッサーを提供する。
【００１５】
さらに、上記電気回路に電気的に接続したハードディスク装置を有し、上記過渡電圧サプレッサーがこのハードディスクを電気的に保護するように構成した過渡電圧サプレッサーを提供する。
【００１６】
上記ショットキー整流器が複合形Ｐ−Ｉ−Ｎショットキー整流器である過渡電圧サプレッサーを提供する。
【００１７】
上記ショットキー整流器が、順方向バイアス時にキャリヤを注入するために主に利用されるＰ領域をもつ過渡電圧サプレッサーを提供する。
【００１８】
上記ショットキー整流器が、電圧制御およびサージ保護に利用されるＰ／Ｎ拡散プロファイルを有する過渡電圧サプレッサーを提供する。
【００１９】
上記集積回路素子をシリコン基体に構成した過渡電圧サプレッサーを提供する。
【００２０】
上記基体が、インプランテーションドーピングを有する過渡電圧サプレッサーを提供する。
【００２１】
上記ＰＮダイオードが、上記過渡電圧サプレッサーのダイ表面から離れているＰＮダイオードの接合領域における電界により逆電圧性能を決定する拡張ガードリングを有する過渡電圧サプレッサーを提供する。
【００２２】
ショットキーバリヤ形成するために高い電気抵抗ｅｐｉをもつ第１エピタキシー成長層および第２エピタキシー成長層（ｅｐｉ）で上記電圧サプレッサーを構成するが、サプレッサーの電圧定格を第１エピタキシー成長層のＰＮ界面から誘導した過渡電圧サプレッサーを提供する。
【００２３】
第１エピタキシー成長層の濃度が、第２エピタキシー成長層より高い過渡電圧サプレッサーを提供する。
【００２４】
ベース幅圧縮によりＰＮダイオードのパンチスルー設計で上記過渡電圧サプレッサーを構成し、上記ショットキー整流器のベース幅をＰＮダイオードよりも大きく構成した過渡電圧サプレッサーを提供する。
【００２５】
上記ショットキー整流器の過渡電圧サプレッサーは、並列接続ＰＮダイオードからの逆電圧定格をもち、このＰＮダイオードが破壊状態にあるときに、ショットキー整流器の表面電界をこのＰＮダイオードの臨界電界よりもはるかに低く設定した過渡電圧サプレッサーを提供する。
【００２６】
また、本発明は、基体上に低逆電圧定格化ＰＮダイオードを形成する工程、およびこの基体上においてこのＰＮダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器を形成する工程を有する低順方向電圧降下過渡電圧サプレッサーの製造方法を提供するものである。
【００２７】
さらに、上記電圧サプレッサーを実装し、この電圧サプレッサーを電気回路に自動的に装着する工程を有する方法を提供する。
【００２８】
上記ショットキー整流器に対して高い電気抵抗ｅｐｉをもつ、上記サプレッサー内に第１エピタキシー成長層および第２エピタキシー成長層ｅｐｉを形成し、上記サプレッサーが第１エピタキシー成長層ｅｐｉとのＰＮ界面から電圧定格を発生する工程をさらに有する方法を提供する。
【００２９】
ベース幅圧縮による上記ＰＮダイオードのパンチスルー設計を利用してサプレッサーを構成し、上記ショットキー整流器のベース幅を上記ＰＮダイオードのベース幅よりも大きくした方法を提供する。
【００３０】
上記の並列接続ＰＮダイオードの逆電圧よりも高い逆電圧で上記ショットキー整流器を構成した方法を提供する。
【００３１】
上記サプレッサーは、電流密度が低い状態でショットキー整流器に順方向伝導をもたらし、かつ逆破壊が上記ＰＮダイオードによってのみ制御されるように、上記過渡電圧サプレッサーを構成した方法を提供する。
【発明を実施するための最良の形態】
【００３２】
本発明は、高逆電圧定格化ショットキー整流器と並列接続した低逆電圧定格化ＰＮダイオードからなる独立集積回路ＴＶＳ（過渡電圧サプレッサー）を提供するものである。本発明は、逆漏れを抑制するとともに、Ｔｊ定格（素子の接合温度）を高くするＳＴＤ（標準偏差）ショットキー製品に適用できる。試験結果によれば、本発明は、Ｔｊ＝１５０ＣＨＴＲＢ（Ｔｊは素子の接合温度、ＨＴＲＢは高温逆バイアスであり、装置を逆に加速しかつ老化させるために使用する素子試験方法である）試験に合格でき、不合格のものはない。通常、ショットキー整流器は、同じＨｉ−ｒｅｌ試験に合格するためには、高いバリヤ（ＢＨ＞７７０ｍｅＶ）（即ち、バリヤ高さが７７０ミリ電子ボルト以上）を必要とし、また低い濃度ｅｐｉ（エピタキシー成長）を必要する。本発明は、それ自体で制御回路を効率よく保護するものであるが、限定するわけではないが、ハードディスク装置や敏感な電子機器を過渡電圧から保護する必要がある他の用途でも、制御回路を効率よく保護することができる。また、本発明は、ＣＭＯＳ（相補型金属酸化膜半導体）集積回路を両極性の電圧スパイクから保護し、かつ負のスパイクから保護するために、低い順方向電圧降下を示す。
【００３３】
現在のハードディスク制御回路の設計の場合、並列状態にある離散的なコンポーネントを使用して、比較的高い電圧定格化ショットキー整流器および比較的低い逆電圧定格化過渡電圧サプレッサーを接続し、低い順方向電圧降下の極性を保護するとともに、回路両端の逆サージを同時に保護する。ショットキー整流器を使用する主な目的は、極性を保護するとともに、下方順方向電圧降下によって、右方向の回路の両端の接続を保護することにある。本発明の場合、必要な電気特性条件をすべて独立したモジュールにまとめることによって、集積回路素子を改良する。
【００３４】
一般的にいって、複合的なＰ−Ｉ−Ｎショットキー（ＭＰＳ）整流器の場合、Ｐ領域は、順方向電圧時に、キャリヤを注入するために主に利用され、伝導特性を改善する領域であるが、本発明の場合、Ｐ／Ｎ拡散プロファイルを利用して、逆電圧制御を行うとともに、より低い逆電圧定格化過渡電圧サプレッサーをサージから保護するものである。より高いＶＲ（逆電圧降下）ショットキー整流器の場合、低い順方向電圧降下の状態にある電流伝導を利用して、極性保護素子として機能する。本発明の場合、低いＶＦ（順方向電圧降下）過渡電圧サプレッサー素子として使用し、回路を極性および逆サージの両者に対して保護する。素子のドーピング濃度は、ある一定の範囲内で制御する必要があり、インプランテーションドーピングを利用して、拡散プロファイルおよび電流伝導性を確保し、順方向および逆方向条件の両者を満足することが好ましい。並列接続ショットキー整流器の場合、過渡電圧サプレッサーよりも、定格化電圧性能がはるかに高いため、ショットキー整流器のバリヤ高さを可能な限り低くでき、順方向性能が最善化し、また電流密度が低くなる上に、逆漏れが過渡に大きくなることはない。また、ショットキーダイオードを過渡電圧サプレッサーで取り囲んであるため、付加的な終端設計は必要ない。
【００３５】
［構成および動作］
［表面電界の減少］
大半の市販ショットキー整流器の場合、チップ表面の大部分を金属バリヤで被覆するとともに、ＰＮガードリングや界磁プレートなどの一つかそれ以上の終端構成で縁部を取り囲むが、本発明の場合には、ＰＮガードリングの拡散深さおよび面積が大きく、そしてダイの表面から離れているＰＮ界面の接合領域に臨界的な電界が存在しているため、これらが逆電圧特性を決定することになる。
【００３６】
ＰＮ整流器の低い逆電圧は、下部層濃度ｅｐｉを高くした状態、ｅｐｉ（エピタキシー成長）の二層を利用するか、あるいはベース幅の圧縮により形成したＰＮダイオードのパンチスルー設計を利用するなどの方法によって実現できる。第１の方法では、ショットキーバリヤの形成のさいに抵抗ｅｐｉを高く設定するが、チップの定格化された電圧は、下層の濃度の高いｅｐｉ層のＰＮ界面による電圧である。第２の方法の場合、ショットキー整流器のベース幅は、ＰＮのそれよりも広く設定する。いずれも方法でも結果は同じであり、ショットキーの逆電圧は、並列接続ＰＮよりも高くなければならない。従って、チップは、低い電流密度下にあるショットキー整流器を介して順方向に伝導し（金属バリヤには、順方向電圧降下がＰＮの拡散電位の０．７Ｖに達する前に、電流が流れる）、逆破壊は、ＰＮ接合によって制御される。
【００３７】
ショットキー整流器は、並列接続ＰＮダイオードよりも逆定格化電圧が高いため、ショットキーの表面電界は、ＰＮが破壊状態にあるときは、ＰＮダイオードの臨界電界よりはるかに低くなる。バリヤの低くなる現象は自明でなく、予期しないことだが、ＰＮダイオードが破壊状態になる前に、逆漏れ電流が低くなる。
【００３８】
［電圧制御］
図１〜３は、下部層ｅｐｉの濃度をより高くしたｅｐｉ（エピタキシー成長）のダブル層を利用した第１方法のコンピュータシミュレーションを示す図である。図１は、ｅｐｉ構成、およびショットキー整流器をＰＮダイオードに並列接続する方法を示す図である。図２は、このチップが逆バイアス作用下にあるときの電界シミュレーションおよびＳＲＰを示す図である。図２に示すように、シリコン中の臨界電界がＰＮ接合（Ｅｃ＝４．５ｅ５）（ただし、Ｅｃはシリコン中の臨界電界である）の下層に発生したとき、ショットキーの表面の電界は、Ｅｃのわずか約１/３（Ｅｓ、Ｓｃｈｏｔｔｋｙ＝１．５ｅ５）（ただし、Ｅｓはシリコン中の表面電界である）。図３は、順方向（ＶＦ＜０．７Ｖ）（ただし、ＶＦは順方向電圧降下で、Ｖは逆バイアスである）下にあるときのチップの一つの実施態様の電流ラインを示す図である。シミュレーションからの電流ラインは、明らかに、２つの並列接続ダイオードの機能を証明している。        
【００３９】
図４は、ＰＮダイオードのベース幅圧縮によるパンチスルー設計を利用する第２方法の電圧制御を明らかにする図である。ドライブイン時間が長くなると（１１００Ｃ/１２０分、１１００Ｃ/１８０分、１１００Ｃ/２４０分）、破壊電圧が低くなる（４３Ｖ、３４Ｖおよび２５Ｖ）。電圧制御だけでなく、臨界電界位置、バイアスが順方向および逆方向下にある電流、ショットキー表面での低い電界はすべて第１方法と同じである。
【００４０】
［一つのチップにおける全ショットキー面積］
ショットキーバリヤ高さおよび電流密度は、本発明の順方向電圧降下性能の主要なファクターである。サージ性能に影響しないようにするため、ショットキー面積を小さくして、安全ガードバンドをもつ一定の電流密度下で、順方向電圧降下条件を満足する。
【００４１】
バリヤの性質のため、ショットキー整流器は、ＰＮ接合ダイオードよりも逆漏れ性能が高いと考えられている。ショットキー整流器の漏れは、チップのショットキー面積に正比例するため、ショットキー接触面積を小さくすることも、逆漏れを抑制する有効な手段である。漏れの抑制は、表面電界を小さくすることだけでなく、ショットキー接触面積を小さくすることによっても実現できる。なお、ショットキー面積を小さくし、ＰＮ面積を大きくすると、破壊電圧が影響を受けず、逆漏れも大きく減少する。
【００４２】
表１に、パンチスルー式の電圧制御を利用した第２方法を使用して得たサンプルの測定値を示す。サンプルのチップサイズは８０ミル×８０ミルで、素子の具体的な電圧定格化のターゲットは、Ｖｚ＠１ｍＡ＝１４Ｖ（ただし、Ｖｚは１ｍＡの逆電流下の逆電圧である）である。表１に性能を示す。表１から明らかなように、このＷＳのＶＦ性能は、並列接続したショットキーのために非常に小さく、ＶＦ＠１Ａ＝０．４４８でも、ＰＮ接合の拡散電位の自然な限界０．７Ｖを破壊するものである。
【００４３】
（表１）
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【００４４】
ショットキーの元の性能（５０Ｖショットキー）、１３Ｖショットキー、および本発明（ショットキー＋ＰＮ）の漏れについての比較から、漏れに関する改善が明らかである。図５に、単位セルの逆漏れに関する比較シミュレーションの結果を示す。データから、１３Ｖショットキーの場合、１２Ｖ逆バイアスの下での漏れは（８０ミルチップの３２．５７ｕＡに等しい）７．８９ｅ−１２Ａ／ｕｍ２で、５０Ｖショットキーの場合、同じ逆破壊電圧の下で（８０ミル×８０ミルチップの３．３１ｕＡに等しい）８．０３ｅ−１３Ａ／ｕｍ２である。
【００４５】
従来の１３Ｖショットキーの漏れは、同じ逆バイアス（１２Ｖ）の下では、５０Ｖショットキーの場合よりも９．７８倍もある。本実施態様で適当なショットキー面積を小さくすると、漏れ電流を１２Ｖで測定した場合、従来の５０Ｖショットキーの２０．１８％（０．６６８/３．３１）で、従来の１３Ｖショットキーのわずか２．０５％（０．６６８/３２．５７）である。
【００４６】
図７〜図１４は、本発明素子を構成する方法の一実施例を示す図である。図７において、抵抗率が約０．５〜０．６Ω-ｃｍで厚みが約３．４〜３．８μｍのＮ形基体２２およびＮ形ＥｐｉをもつＥＰＩウェファを準備する。図８において、初期酸化により初期酸化物層２４Ａ、２４Ｂを形成する。図９において、イオンインプランテーションを行い、過渡電圧サプレッション領域（ＴＶＳ）２６を形成する。次に、図１０に示すように、ホウ素ドライブイン工程を行い、ショットキー（ＳＫＹ）酸化物３０を形成する。次に、図１１に示すように、フォトエッチングなどのエッチング工程を行い、酸化物層をエッチングする。次に、図１２に示すように、焼結後、クリーニング工程を行い、ＮｉＣｒ／Ｐｔ合金などのバリヤ層３２を適用する。次に、図１３に示すように、Ｔｉ／Ｎｉ／Ａｇ蒸着を行い、さらに付加的なエッチングを行って、端子３６Ａ、３６Ｂおよび層３４を形成する。次に、後ろ側を研磨、金属化するか、その他の従来製造工程を実施する。図１４は、過渡電圧サプレッション機能１４およびショットキー機能１２の両者を独立実装した独立集積回路素子１０の一実施態様を示す側面図である。
【００４７】
以上、好適な実施態様について本発明を説明してきたが、本発明の意図する精神および範囲内で多数の変更、置換および付加などを実施することができる。本発明は、以上説明した具体的な実施態様に制限されるものではなく、設計方法、サイズ、定格、特性、応用用途などで各種の変更が可能である。
【図面の簡単な説明】
【００４８】
【図１】低逆漏れショットキー（左側）、ショットキーのＳＲＰプロファイル（中央）および低逆電圧定格化ＰＮ（右側）の横断面図を示すディスプレー画面である。
【図２】ＰＮダイオードが破壊状態にある逆バイアス作用時のショットキーを示すディスプレー画面である。臨界電界はＰＮ接合（中央、Ｅｃ〜４．５ｅ５Ｖ／ｃｍ）の底部に現れ、ショットキーバリヤの表面電界は、Ｅｃ、ショットキーの１／３程度に過ぎない（下側、Ｅｓ〜１．５ｅ５Ｖ／ｃｍ）。
【図３】素子の順方向バイアス作用時にショットキー整流器のみに生じる電流（左側、ＶＦ＜０．７Ｖ）、および逆バイアス作用時にＰＮ接合を介して生じる電流（右側）を示す。
【図４】１２０分、１８０分および２４０分のドライブイン時間（左〜右）での、逆１−Ｖ特性をもつＭＰＳチップの性能を示すディスプレー画面である。ドライブイン時間が長くなると、接合深さが深くなり、また逆電圧が低くなる。
【図５】１３Ｖおよび５０Ｖのショットキー単位セル間の逆漏れ比較を示すグラフである（シミュレーション）。
【図６】独立ＩＣチップ素子において低逆電圧定格化過渡電圧サプレッサーと電気的に並列接続した高逆電圧定格化ショットキー整流器をもつ本発明の一実施態様を機能ブロック図である。
【図７】本発明の集積回路の製造方法の一実施態様を示す。
【図８】本発明の集積回路の製造方法の一実施態様を示す。
【図９】本発明の集積回路の製造方法の一実施態様を示す。
【図１０】本発明の集積回路の製造方法の一実施態様を示す。
【図１１】本発明の集積回路の製造方法の一実施態様を示す。
【図１２】本発明の集積回路の製造方法の一実施態様を示す。
【図１３】本発明の集積回路の製造方法の一実施態様を示す。
【図１４】本発明の集積回路の製造方法の一実施態様を示す。
【符号の説明】
【００４９】
１２：ショットキー機能、
１４：過渡電圧サプレッション機能、
２２：Ｎ形基体、
２４Ａ、２４Ｂ：初期酸化物層、
３４：層、および
３６Ａ、３６Ｂ：端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009541996.tif 000009
【図７】
2009541996.tif 000010
【図８】
2009541996.tif 000011
【図９】
2009541996.tif 000012
【図１０】
2009541996.tif 000013
【図１１】
2009541996.tif 000014
【図１２】
2009541996.tif 000015
【図１３】
2009541996.tif 000016
【図１４】
2009541996.tif 000017
【国際調査報告】
2009541996.tif 000018
2009541996.tif 000019