(57)【要約】本発明の実施例により構成されたフラッシュメモリシステム（３００）は仮想接地アレイ構造（３０２）に利用される。プログラム動作の間、ターゲットメモリセル（４０６）を介し流れるであろうリーク電流を低減またはなくすため、ターゲットメモリセル（４０６）には、正のソースバイアス電圧がバイアスされる。また、ベリファイ動作（プログラムベリファイ、ソフトプログラムベリファイ、消去ベリファイ）の間、ベリファイ動作における障害をもたらすリーク電流の低減またはなくすため、正のソースバイアス電圧がターゲットメモリセル（５０６）に印加される。【選択図】図４
2009532821.tif 000002
【特許請求の範囲】
【請求項１】
仮想接地構造内に配置されたセルのアレイを有し、各セルは前記アレイ内のワードライン（４０２）に対応するゲートと前記アレイ内のビットライン（ＢＬ１、ＢＬ２）に対応する選択可能なソース／ドレインと前記アレイ内のビットライン（ＢＬ２、ＢＬ１）に対応する選択可能なドレイン／ソースとを含む不揮発性メモリ装置のプログラム方法であって、
プログラムのため前記アレイ内のターゲットセル（４０６）を選択するステップと、
前記ターゲットセル（４０６）に対応するワードライン（４０２）にプログラム電圧を印加するステップと、
前記ターゲットセル（４０６）の前記ドレインに対応する第１選択可能ビットライン（ＢＬ２）にドレインバイアス電圧を印加するステップと、
前記ターゲットセル（４０６）の前記ソースに対応する第２選択可能ビットライン（ＢＬ１）に正のソースバイアス電圧を設定するステップと、
を備える方法。
【請求項２】
前記正のソースバイアス電圧を設定するステップは、第２選択可能ビットライン（ＢＬ１）に前記正のソースバイアス電圧を印加するステップを備える請求項１記載の方法。
【請求項３】
前記ターゲットセルのプログラム閾値電圧より前記ドレインバイアス電圧および前記ソースバイアス電圧を決定するステップをさらに備える請求項１記載の方法。
【請求項４】
各セルの前記ビットラインは半導体基板内に形成され、
前記方法は、前記半導体基板を接地するステップをさらに備える請求項１記載の方法。
【請求項５】
仮想接地構造内に配置されたセルのアレイを有し、各セルは前記アレイ内のワードライン（５０２）に対応するゲートと前記アレイ内のビットライン（ＢＬ１、ＢＬ２）に対応する選択可能なソース／ドレインと前記アレイ内のビットライン（ＢＬ２、ＢＬ１）に対応する選択可能なドレイン／ソースとを含む不揮発性メモリ装置でベリファイ動作を実行する方法であって、
前記ターゲットセル（５０６）に対応するワードライン（５０２）にベリファイ電圧を印加するステップと、
前記ターゲットセル（５０６）の前記ドレインに対応する第１選択可能ビットライン（ＢＬ２）にドレインバイアス電圧を印加するステップと、
前記ターゲットセル（５０６）の前記ソースに対応する第２選択可能ビットライン（ＢＬ１）における正のソースバイアス電圧によりビットラインリーク電流を制御するステップと、
前記ターゲットセル（５０６）を介し伝導するベリファイ電流を処理するステップと、
を備える方法。
【請求項６】
前記ベリファイ電圧は、プログラムベリファイ電圧、消去ベリファイ電圧、またはソフトプログラムベリファイ電圧の一つである請求項５記載の方法。
【請求項７】
前記ベリファイ電流を処理するステップは、
レファレンスセルにレファレンス電流を生成するステップと、
前記ベリファイ電流と前記レファレンス電流を比較し、比較指標を得るステップと、
前記比較指標に基づき、前記ターゲットセル（５０６）の閾値電圧は適切かを判定するステップと、
を備える請求項５記載の方法。
【請求項８】
ビットラインリーク許容値に応じ前記正のソースバイアス電圧を決定するステップをさらに備える請求項５記載の方法。
【請求項９】
前記アレイの書き込みサイクル状況に応じ前記正のソースバイアス電圧を調整するステップをさらに備える請求項５記載の方法。
【請求項１０】
前記正のソースバイアス電圧に応じ前記ドレインバイアス電圧を調整するステップをさらに備える請求項５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、フラッシュメモリ装置に関する。特に、本発明の実施形態は、フラッシュメモリ装置のためのプログラミングおよびベリファイ動作に関する。
【背景技術】
【０００２】
フラッシュメモリは、動作電源を遮断した際にデータを保持できる電子記憶装置の１つである。フラッシュメモリは、使用期限（典型的なフラッシュメモリ装置では１００万書き込みサイクル以上である）の間、プログラミング、消去、再プログラミングが可能である。フラッシュメモリは、高信頼性、小型および安価な不揮発性メモリとして、多くの消費者、市場や他のアプリケーションにおいて認知されている。電子装置をより小型化するため、フラッシュメモリユニットのような集積回路メモリ素子での単位面積あたり格納できるデータ量を増加させることが望まれている。このため、従来のフラッシュメモリ技術の一つとして、２ビットのデータを格納することができる電荷トラップ誘電体要素を用いたメモリセルに基づくものがある。この技術によれば、第１ビットは電荷トラップ誘電体要素の一方の側の第１電荷格納領域を用い格納することができる。一方、第２ビットは電荷トラップ誘電体要素の他方の側の第２電荷格納領域を用い格納することができる。
【０００３】
図１は、従来のデュアルビットメモリセル１００の断面図である。メモリセル１００は、窒化シリコン層１０２と、第１埋め込み接合領域１０６および第２埋め込み接合領域１０８を有するＰ型半導体基板１０４とを含む。第１埋め込み接合領域１０６および第２埋め込み接合領域１０８は、それぞれＮ＋半導体材料により形成される。窒化シリコン層１０２は（参照番号１１０および１１２を付した）２つの酸化シリコンの間に挟まれる。
【０００４】
酸化シリコン層１１０の上層はポリシリコンゲート１１４である。ゲート１１４はＮ型不純物（例えな燐）がドープされている。メモリセル１００は、点線円１１６で示した左ビットおよび点線円１１８で示した右ビットの２データビットの格納が可能である。実際は、メモリセル１１０は一般的に対称であり、第１埋め込み接合領域１０６と第２埋め込み接合領域は互いに交換可能である。このため、第１埋め込み接合領域１０６は右ビット１１８に関しソース領域として機能することができる。一方、第２埋め込み接合領域１０８は右ビット１１８に関しドレイン領域として機能するこができる。反対に、第２埋め込み接合領域１０８は左ビット１１６に関しソース領域として機能することができる。一方、第１埋め込み接合領域１０６は左ビット１１６に関しドレイン領域として機能することができる。
【０００５】
図２は、従来の仮想接地アレイ構造２００（実際のアレイ構造は、数千のデュアルビットメモリセルを含んでいる）に配置された複数のデュアルビットメモリセルの模式図である。アレイ構造２００は、後述するように、半導体基板内に形成された多数の埋め込みビットラインを含んでいる。図２は、３つの埋め込みビットラン（参照番号２０２、２０４および２０６）を図示している。各々はアレイ構造２００内のメモリセルのドレインまたはソースとして機能することができる。また、アレイ構造２００は、メモリセルのゲート電圧を制御するために用いられる多数のワードラインを含んでいる。図２は、一般的にビットラインに対し直交するパターンとして形成される４つのワードライン（参照番号２０８、２１０、２１２および２１４）を図示している。図２に図示していないが、ビットラインとワードラインとの間の接合において電荷トラップ誘電体材料が挟まれている。図２の点線はアレイ構造２００内の第１セル２１６および第２セル２１８の２つのデュアルビットメモリセルを示している。特に、ビットライン２０４は第１セル２１６と第２セル２１８に共有されている。グランド電圧を選択されたいずれかのビットラインに印加することができ、いずれのビットラインも固定されたグランド電圧とする必要がないため、アレイ構造２００は仮想接地構造として知られている。
【０００６】
アレイ構造２００のための制御ロジックおよび回路は、プログラミング、読み出し、書き込みおよびソフトプログラミングのような従来のフラッシュメモリ動作の際、メモリセルの選択、ワードラインへの電圧印加、ビットラインへの電圧印加を制御する。電圧は、導電性金属およびビットラインコンタクトを用いビットラインに伝達される。図２は、３つの導電性金属ライン（参照番号２２０、２２２および２２４）と、３つのビットラインコンタクト（参照番号２２６、２２８および２３０）を図示している。ビットラインの抵抗は非常に高いため、所定のビットラインに対し、ビットラインコンタクトは、１６ワードライン毎に用いられる。
【０００７】
メモリセル１００のプログラミングは、よく知られたホットエレクトロン注入技術（また、チャネルホットエレクトロンまたはＣＨＥプログラミングとして知られている）により行なうことができる。従来のプログラミング技術においては、適切に選択されたワードラインを介しゲート１１４に比較し高いプログラミング電圧が印加され、第１埋め込み接合領域１０６（この際ソースとして機能する）に対応したビットラインが接地され、第２埋め込み接合領域１０８（この際ドレインとして機能する）に対応するビットラインに比較的高いドレイン電圧が印加される。これにより、右ビット１１８がプログラムされる。反対に、適切に選択されたワードラインを介しゲート１１４に比較し高いプログラミング電圧が印加され、第２埋め込み接合領域１０８（この際ソースとして機能する）に対応したビットラインが接地され、第１埋め込み領域１０６（この際ドレインとして機能する）に対応するビットラインに比較的高いドレイン電圧が印加される。これにより、左ビット１１６がプログラムされる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
再び図２を参照に、仮想接地構造に配置されたフラッシュメモリアレイの従来のＣＨＥプログラミングは、非選択のワードライン下、ワードライン間、ビットラインコンタクト領域内を流れる電流の増大を引き起こし、これにより消費電力が増大する。このようなビットラインリーク電流により、必要とされるプログラム電流が数十マイクロアンペアまで増大する。このようなフラッシュメモリアレイにおいて考慮すべき動作特性のうちプログラム電流は重要である。さらに、セルの自然劣化により、アレイが多くのプログラム−消去サイクルを経た後、寄生リーク電流の量は、おおよそ２乗倍（×１００倍）大きくなる。過度のリーク電流は、携帯電子装置、無線電話などのような低電力アプリケーションにはたいへん望ましくない。過度のリーク電流は、実際のフラッシュメモリ装置においてプログラム動作の際にセルのドレインに伝達される電圧の望まざる低下といった他の負の結果を及ぼすかもしれない。
【０００９】
また、ソフトプログラミングベリファイ、消去ベリファイおよびプログラミングベリファイといった仮想接地構造のための従来のベリファイ動作の際にもビットラインリーク電流が生じる。そして、このようなベリファイ動作は前述のプログラム動作と同様に、低ワードライン電圧および低ドレインバイアス電圧が生じる。このようなベリファイ動作の目標は、そのベリファイ動作により対象のメモリセルの閾値電圧（ＶＴ）が許容消去状態または許容プログラム状態に対応した所望範囲内にあるか否かを判断することである。そのＶＴがベリファイされたかによらず、ベリファイ動作は、ターゲットメモリセル内で非常に小さいベリファイ電流を生成し、そのベリファイ電流とレファレンスメモリセルにより発生したレファレンス電流とを比較する。測定回路はリーク電流が付加された実際のベリファイ電流を測定するため、ビットラインリーク電流は小さいとしても、ベリファイ動作に誤動作を生じさせるかもしれない。
【００１０】
したがって、仮想接地構造においてメモリセルのプログラムの際、リーク電流を制御、削減またはなくすことが望まれる。さらに、仮想接地構造においてベリファイ動作の際、リーク電流成分を制御、削減またはなくすことが望まれる。さらに、本発明の実施形態の他の望ましい特徴および特性は、添付した図面および前述の技術分野および背景技術とともに、後述の詳細な説明および添付の請求の範囲により明らかになるであろう。
【課題を解決するための手段】
【００１１】
本明細書に記載されたフラッシュメモリプログラム技術は、仮想接地構造内に配置されたメモリセルで用いられる。このプログラ技術はプログラムの際ビットラインリーク電流を低減させ、電力を低減する。また、本明細書に記載された様々なフラッシュメモリベリファイ技術も仮想接地構造内に配置されたメモリセルで用いられる。このベリファイ技術は、測定された電流内のビットラインリーク電流成分を低減させる。これにより、ターゲットセルにより生成された実際のベリファイ電流をより正確に評価することができる。
【００１２】
本発明の前述および他側面は、仮想接地構造内に配置されたセルのアレイを有し、各セルは前記アレイ内のワードラインに対応するゲートと前記アレイ内のビットラインに対応する選択可能なソース／ドレインと前記アレイ内のビットラインに対応する選択可能なドレイン／ソースとを含む不揮発性メモリ装置のプログラム方法により、一実施形態として実現できる。この方法は、プログラムのため前記アレイ内のターゲットセルを選択するステップと、前記ターゲットセルに対応するワードラインにプログラム電圧を印加するステップと、前記ターゲットセルの前記ドレインに対応する第１選択可能ビットラインにドレインバイアス電圧を印加するステップと、前記ターゲットセルの前記ソースに対応する第２選択可能ビットラインに正のソースバイアス電圧を設定するステップと、を含む。
【００１３】
本発明の前述および他側面は、仮想接地構造内に配置されたセルのアレイを有し、各セルは前記アレイ内のワードラインに対応するゲートと前記アレイ内のビットラインに対応する選択可能なソース／ドレインと前記アレイ内のビットラインに対応する選択可能なドレイン／ソースとを含む不揮発性メモリ装置でベリファイ動作を実行する方法により、一実施形態として実現できる。この方法は、前記ターゲットセルに対応するワードラインにベリファイ電圧を印加するステップと、前記ターゲットセルの前記ドレインに対応する第１選択可能ビットラインにドレインバイアス電圧を印加するステップと、前記ターゲットセルの前記ソースに対応する第２選択可能ビットラインに正のソースバイアス電圧によりビットラインリーク電流を制御するステップと、前記ターゲットセルを介し伝導するベリファイ電流を処理するステップと、を含む
【発明を実施するための最良の形態】
【００１４】
以下の詳細な説明は、実際に説明に役立つ例にすぎず、発明の実施形態またはアプリケーションおよび実施形態の使用を制限するものではない。さらに、技術分野、背景技術、課題を解決するための手段および発明の詳細な説明に記載されまたは示唆された論理により範囲が限定されるものではない。
【００１５】
本発明の実施例は、本明細書において、機能および／または論理ブロック部品および様々な処理ステップにより記述されるであろう。当然のことながら、このよなブロック部品は、規定された機能を実行するために構成された様々なハードウエア、ソフトウエアおよび／またはファームウエア部品により実現できる。例えば、本発明の実施例は、様々な集積回路部品、例えば、メモリ素子、デジタル信号処理素子、ロジック素子またはルックアップテーブルなどを用いることができる。これらの素子は、１つまたは複数のマイクロプロセッサまたは他の制御装置の制御のもとで様々な機能を発揮することができる。さらに、当業者には当然のことながら、本発明の実施例は、データ転送プロトコルとともに実施され、本明細書に記載されたシステムは本発明の実施例にすぎない。
【００１６】
簡略化のため、トランジスタ設計および製造、フラッシュメモリ装置の制御、メモリセルプログラミング、メモリセル消去、メモリセルソフトプログラミング、メモリセルベリファイ動作、および装置およびシステムの他の機能的な側面（さらに、装置およびシステムの個々の動作部品）に関する従来技術は、本明細書には詳細には記載されていない。さらに、本明細書に添付した各図面に示された接続線は、例えば機能的な関係および／または各素子間の物理的接続を意図している。当然のことながら、本発明の実施例において、多々の選択的付加的な機能的関係または物理的接続を実現することができる。
【００１７】
本明細書で用いられるように、「ノード」は内部的または外部的な参照ポイント、接続ポイント、接合、シングルライン、導電性素子などを意味する。これらでは、所定信号、ロジックレベル、電圧、データパターン、電流または量が存在する。さらに、２以上のノードが１つの物理的な素子（共通モードにおいて、２以上の信号が多重化される、変調される、または他のやり方で認識される、受信または出力されることもある）で表されることもある。
【００１８】
以下の記載では、素子またはノードまたは要素が「接続される」または「結合される」は同じ意味に使われる。本明細書に用いられる、別の意味であると明確に述べない限り、「接続される」は、ある素子／ノード／要素が直接的に他の素子／ノード／要素に結合している（または直接伝達する）ことを意味し、機械的である必要はない。別の意味であると明確に述べない限り、「結合される」は、ある素子／ノード／要素が直接的または非直接的に他の素子／ノード／要素に結合している（または直接的または非直接的に伝達する）ことを意味し、機械的である必要はない。これにより、図３に示した概略図は、素子の配置の例を図示しているが、発明の実施例においては、（システムの機能として矛盾しない限り）素子、装置、要素または部品が追加的に介在していてもよい。
【００１９】
図３は、本発明の実施例として構成されたフラッシュメモリシステム３００の概略図である。システム３００は実施例を適度に簡略化して表記している。実際のシステム３００の配置は、図３に示していない従来の素子、ロジック、部品および機能を含んでいてもよい。簡単にいえば、システム３００は、仮想接地構造に用いるコアセルアレイ３０２のプロムラミング、ベリファイ、ソフトプログラミングおよび消去を行うことができる。このように、コアセルアレイ３０２内のメモリセルは、デュアルセルメモリセル（図１参照）、シングルビットメモリセルまたは適切に構成されたいずれかのフラッシュメモリセルでもよい。実際の実施例においては、コアセルアレイ３０２は、複数のセクタに区切られている。ここで、１つのセクタ内のメモリセルは同じセクタアドレスを共有する全てのワードラインによりグループ化されている。当然のことながら、コアセルアレイ３０２は、多数の異なる構成、例えば、１６個のセルに１６個のノーマルビットと１６個のコンプリメンタリビットを備える１２８，０００セルで実現することができる。さらに、コアセルアレイ３０２は（実質的な制限内で）複数のセクタを用いてもよい。
【００２０】
フラッシュメモリシステム３００は、コアセルアレイ３０２において実行される様々な動作（例えば、プログラム、読み出し、ベリファイ、ソフトプログラム、消去）の際、入力および／または出力（“Ｉ／Ｏ”）信号をデコードするためコアセルアレイ３０２に結合されたアドレスデコーダ３０４を含んでいる。この例では、アドレスデコーダ３０４は、システムコントローラ（不図示）などからアドレスバス情報を受信する。アドレスデコーダ３０４は、本明細書に記載された様々なフラッシュメモリ動作をサポートするために必要な１以上の所望ビットラインを選択するように適切の構成されたビットライン選択および制御ロジック３０６と結合していてもよい。同様に、アドレスデコーダ３０４は、本明細書に記載された様々なフラッシュメモリ動作をサポートするために必要な１以上の所望ワードラインを選択するように適切の構成されたビットライン選択および制御ロジック３０８と結合していてもよい。システム３００は、プログラム、ソフトプログラム、読み出し、消去、プログラムベリファイ、消去ベリファイ、ソフトプログラムベリファイなどのためコアセルアレイ３０２内の所望のターゲットとする１つセル（または複数のセル）を選択するため公知のアドレスおよびスイッチ技術を利用してもよい。
【００２１】
フラッシュメモリシステム３００は、ステートマシーン３１２を含むまたは接続されたコマンドロジック部３１０を用いてもよい。システム３００の例においては、コマンドロジック部３１０および／またはステートマシーン３１２は、本明細書に記載された機能を実行するために設計された、一般的な用途のプロッセサ、連想メモリ、デジタルシングルプロセッサ、特定用途向け集積回路、フィールドプログラバブルゲートアレイ、相応しいプログラマブルロジック装置、単体ゲートまたはトランジスタロジック、これらの組合せ、により実施または実行される。このように、プロセッサは、マイクロプロセッサ、コントローラ、マイクロコントローラ、またはステートマシーンにより実現されてもよい。また、プロセッサは、計算装置の組合せにより実現されてもよい。例えば、デジタルシグナルプロセッサおよびマイクロプロセッサ、複数のマイクロプロセッサ、デジタルシグナルプロセッサコアと協働する１以上のマイクロプロセッサ、または他の構成、により実現されてもよい。
【００２２】
本実施例においては、コマンドロジック部３１０は、適切な連結素子、構造、または構成を用い、コアセルアレイ３０２と結合される。コマンドロジック部３１０およびステートマシーン３１２は、コマンドまたは指示を、システムコントローラなどに接続されたデータバスから受信してもよい。コマンドまたは指示は、コマンドロジック部３１０およびステートマシーン３１２に埋め込まれたアルゴリズムを含む。アルゴリズムは、プログラム、読み出し、消去、ソフトプログラム、ベリファイ、および本明細に記載された他の動作に関する他の様々なタスクおよび処理を実行する。さらに、本明細書に開示された実施例に関する方法またはアルゴリズムのステップは、直接ハードウエア、ファームウエア、プロセッサで実行されるソフトウエアモジュール、またはこれらの実質的な組合せにおいて実行されてもよい。ソフトウエアモジュールは、ＲＡＭメモリ。フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、または当分野で知られたストレージメモリの他の形態に格納されていてもよい。
【００２３】
フラッシュメモリシステム３００は、コアセルアレイ３０２、コマンドロジック部３１０、およびステートマシーン３１２に結合する電圧生成部３１４を含んでいてもよい。電圧生成部３１４は、コマンドロジック部３１０および／またはステートマシーン３１２により制御される。電圧生成部３１４は、コアセルアレイ３０２内のメモリセルのプログラム、読み出し、消去、ソフトプログラム、およびベリファイに関し用いられる必要な電圧を生成するために適切に構成されている。例えば、電圧生成部３１４は、１以上のチャージポンプ、１以上の電圧ドライバ回路および／または個別の電圧源を含むまたは用いてもよい。電圧生成部３１４は、複数の固定された、変動可能な、および／または動的に調整可能な電圧信号を供給するように設計されていてもよい。以下に詳細に記載するように、電圧生成部３１４はコアセルアレイ３０２に以下の電圧を生成または印加するように構成されている。これには制限されないが、ターゲットセルのワードラインに印加されるプログラム電圧（ＶＧ）、ターゲットセルの選択可能なビットラインに印加されるドレインバイアス電圧（ＶＤ）、ターゲットセルの選択可能なビットラインに印加されるソースバイアス電圧（ＶＳ）、ターゲットセルのワードラインに印加されるベリファイ電圧、およびレファレンスセルに印加されるバイアスである。
【００２４】
図４は、本発明の実施例によるＣＨＥプログラム動作を示す概略図である。図４は、仮想接地構造内に配置されたメモリ装置内の４つのメモリセルを示している。本発明には必要ないが、これらのメモリセルは、すでに説明したデュアルビットメモリセルでもよい。各々のセルはアレイ内の１つのワードラインに対応するゲートを含む。各々のセルはアレイ内の１つのビットラインに対応する選択可能なソース／ドレインを含む。各々のセルはアレイ内の他のビットラインに対応する選択可能なドレイン／ソースを含む。このように、図４は、第１ビットラインＢＬ１、第２ビットラインＢＬ２、選択されたワードライン４０２、３つの非選択のワードライン４０４、およびアレイ内のターゲットセル４０６を図示している。実際は、非選択のワードライン４０４は接地されている。ターゲットセル４０６はプログラムのため選択されたセルを表している。一方、残りの３つのセルは、プログラムのため選択されなかったセルを表している。図４には示していないが、アレイは、典型的には、ターゲットセル４０６のプログラムのための選択の必要のない追加のビットラインを含んでいる。非選択のビットラインはフロティングのままか、非常に高い抵抗に接続される。これにより、開放された回路条件が効果的に実現される。
【００２５】
デュアルビットメモリセルにおいて、図４は右ビットへのプログラム動作を示している。プログラム電圧はターゲットセル４０６に対応するワードライン、つまりワードライン４０６に印加される。ドレイン電圧は、ターゲットセル４０６のドレインに対応する選択可能なビットライン、つまりＢＬ２に印加される。従来のプログラム技術では、ＢＬ１は接地される（言い換えれば、図２に示した抵抗素子４０８は存在しない）。このような従来のプログラムのため、プログラム電圧は典型的には９．５Ｖ程度である。ドレインバイアス電圧は典型的には４．０Ｖ程度である。ソースバイアス電圧は０Ｖに接地される。これらの従来のプログラム条件により、非選択のワードライン４０４の下、アレイ内のワードライン間、および／またはアレイのビットラインコンタクト領域で、過度のビットラインリーク電流が生じる可能性がある。図５は、このビットラインリーク電流の効果を示している。図５は、例えば５１２個のワードラインを有する仮想接地メモリセルアレイにおいてソースが接地された場合のリーク電流とドレイン電圧とのグラフである。ここで、横軸はドレインバイアス電圧を表し、縦軸はビットライン電流を表している。図５に示したように、ドレインバイアス電圧が増加すると、ビットラインリーク電流は増加する。最大限のドレインバイアス電圧（この例では、約２．７Ｖを越えた電圧）ではリーク電流が１０マイクロアンペアを越える。再び図４を参照に、意図したプログラム電流はＩＰＲと表される。望まないビットラインリーク電流はＩＬＥＡＫで表される。プログラム動作の間、リーク電流はアレイを通過して流れ、消費電力の消耗をもたらす。典型的には、この寄生リーク電流は、フラッシュメモリ装置の寿命の間増加し続ける。これにより、使用後期のプログラム動作の際は消費電力は更に大きくなる。
【００２６】
本発明の実施例に係るプログラム動作について、再び図４を参照に説明する。過度のリーク電流の問題を解決するため、正のソースバイアス電圧をターゲットセル４０６（例えばＢＬ１）のソースに対応する選択可能なビットラインに設定する。この正で０でないソースバイアス電圧は、図４でＶＳで表されている。実施例において、正のソースバイアス電圧はビットラインリーク電流を制御できる。アレイの書き込みサイクル状況に応じ、装置の経年数に応じ、および／または他の動作条件、パラメータまたは規格に応じ、装置の所望のビットライン許容値が達成できるようにソースバイアス電圧は適切に調整されている。
【００２７】
設定された正のソースバイアス電圧は、適切な技術、回路、構造、または構成のいずれかを用い実現される。例えば、正のソースバイアス電圧は、適切に構成された電圧生成器（例えば、図３の電圧生成部３１４）を用い能動的に生成されてもよい。そして、能動的に生成されたソースバイアス電圧を、そのそれぞれの金属ラインおよびビットラインコンタクト（図２参照）を介しＢＬ１に印加することができる。代わりに、正のソースバイアス電圧は、フラッシュメモリ装置により受動的に生成されてもよい。例えば、ソースバイアス電圧は、ターゲットセル４０６を通過し伝導する電流に対応し、ＢＬ１を介し伝導する電流に対応し、または他に応じ受動的に生成されてもよい。図４に示したように、このような受動的な電圧生成は、ＢＬ１とグランドとの間に結合された受動抵抗素子４０８を用い生成されてもよい。電流がグランドに流れることにより、抵抗素子４０８の前後で電圧が降下する。これにより、ＢＬ１ノードに対応するＶＳ電圧は降下する。抵抗素子４０８の具体的な値は、所望のソースバイアス電圧により、およびこのプログラムの間の抵抗素子４０８を流れるであろう予想される電流の量により選択される。特に、抵抗素子４０８は、フラッシュメモリデバイスに含まれるかは任意であること示すため、点線で図示されている。
【００２８】
以下に、例示した上述の新しいプログラム技術を実行する（デュアルビットメモリセルのアレイを有する）フラッシュメモリ装置にとって典型的な電圧範囲を示す。プログラム電圧は８．０Ｖから１１．０Ｖの間である。ドレインバイアス電圧は、３．５Ｖから５．０Ｖの間である。正のソースバイアス電圧は０．３Ｖから１．０Ｖの間である。ドレインバイアス電圧は、従来のソースが接地されたプログラム動作の間のドレインバイアス電圧に比較し増加させる必要があるかもしれない。これにより、フラッシュメモリ装置は、正のソースバイアス電圧に応じドレインバイアス電圧を調整し適切に構成されてもよい。例えば、もし、従来のプログラム動作が、４．０Ｖのドレインバイアス電圧および接地されたソース（例えばＢＬ１が接地されている）を使用した場合、本発明に対応したプログラム動作は、４．４Ｖのドレインバイアス電圧および０．６Ｖのソースバイアス電圧（例えば、ＢＬ１に０．６Ｖの電圧が設定される）を用いてもよい。実際に、所望のソースバイアス電圧と等しいドレインソース電圧の増加は必要ない。ドレインとソースのバイアス電圧の増加は、所望のソースドレイン電圧より小さくてもよい。
【００２９】
実際には、デュアルビットメモリセルの説明（図１参照）において前述したように、各セルのビットラインは、半導体基板内に形成されている。プログラム動作において、半導体基板は典型的には接地されている。本実施例において、各セルのビットラインは、Ｎ型導電性を有している。また半導体基板はＰ型導電性を有している。これにより、ＢＬ１への正のソースバイアス電圧の設定により、ＢＬ１からＢＬ２へのビットラインリーク電流は低減する。言い換えれば、正のソースバイアス電圧により、ＢＬ１と基板の接合が逆バイアスされる。逆バイアスにより、ＢＬ１からＢＬ２へのリーク電流の流れが遮断される。
【００３０】
図６は、例えば５１２個のワードラインを有する仮想接地メモリセルアレイにおいて異なるドレインバイアス電圧についてのリーク電流と印加されたソースバイアス電圧とのグラフである。ここで、横軸は正のソースバイアス電圧を表し、縦軸はビットラインリーク電流を表している。各プロットは、異なるドレインバイアス電圧を示している。この図は、様々な高ＶＤＳ電圧におけるＶＳのリーク電流の典型的な違いを示している。一般的に、所定のＶＳにおいて、ＶＤＳが増加するとリーク電流の量は増加する。さらに、所定のＶＤＳにおいて、ＶＳが増加するとリーク電流の量は増加する。したがって、印加されるＶＳの選択は、個々のフラッシュメモリ装置の許容される最大リーク電流に依存する。例えば、図６において、全てのＶＤＳ電圧において、リークをビットラインあたり１０マイクロアンペアに設定するためには、約０．６Ｖの最低ＶＳが印加されなくてはならない。もし、個々の装置の規格がより多くのリーク電流を許容できる場合、より低いＶＳ電圧が用いられてもよい。
【００３１】
上述のプログラム技術を用い、プログラム動作の間の過度のリークを発生させることなくより短いチャネル長を有するセルを実現することもできる。一般に、チャネル長が短くなると、チャネル抵抗の低減によりリーク電流は増大する。結果的に、フラッシュメモリ装置が小型化すると、リーク電流はより顕著になる。適切な大きさのＶＳを用いることにより、より短いチャネル長が動作パワーの劣化を伴うことなく実現できるように、このリーク電流を低減できる。
【００３２】
図７は、本発明の実施例によるベリファイ動作を示す概略図である。図７は、仮想接地構造において配置されたメモリ装置アレイ内の４つのメモリセルを示している。図７のメモリセルの配置および動作は、図４に関し上述したものである。共通の要素、素子、機能について、ここでは再び説明はしない。図７は、第１ビットラインＢＬ１、第２ビットラインＢＬ２、選択されたワードライン５０２、３つの非選択のワードライン５０４、アレイ内のターゲットセル５０６、およびＢＬ１とグランドとの間に結合された必須ではない抵抗素子５０８を示している。ターゲットセル５０６は、ベリファイ動作（例えば、プログラムベリファイ、ソフトプログラムベリファイ、または消去ベリファイ）のために選択されたセルを表している。一方、残りの３つのセルは、ベリファイのためには選択されなかったセルを表している。
【００３３】
フラッシュメモリベリファイ動作は、個々のベリファイ動作毎に、ターゲットメモリセルのＶＴが許容される消去状態または許容されるプログラム状態に対応する所望の範囲に入っているかのチェックにより実行される。セルの閾値電圧ＶＴは、固定されたドレイン−ソース電圧（典型的には約１．２Ｖ）においてレファレンス電流（典型的には、レファレンス電流のレベルは約１０マイクロアンペア）を流すセルのゲート電圧により定義される。このように、図８は、デュアルビットメモリセルを例とする複数のセルの消去されたセル閾値電圧分布およびプログラムされたセル閾値電圧分布を、ソフトプログラムが必要なオーバ消去のセルとともに、示した分布プロット６００である。特に、図８は、所望の消去されたセル閾値電圧分布６０２および所望のプログラムされたセル閾値電圧分布６０４を説明する典型的なデュアルビットメモリアレイの典型的なセル閾値電圧分布を示している。
【００３４】
消去動作の後、いくつかのセルはオーバ消去となるかのしれない。オーバ消去セルでは過度の低いＶＴ値が生じている（斜線領域６０６）。これは、後の読み出し、プログラムベリファイ、または消去動作において問題を引き起こしうる。ソフトプログラム技術は、典型的には、１以上のソフトプログラムパルスをオーバ消去セルに印加することにより、オーバ消去セルを修正する。ソフトプログラムは、アレイ内の消去セルのＶＴ分布を効果的に狭くするため、これらのセルの低ＶＴを、ソフトプログラムＶＴレファレンスレベル（参照番号６０８で示されている）以上に引き上げる。ターゲットメモリセル内に生じた電流とレファレンス電流（典型的にはレファレンス電流レベルは約１０マイクロアンペアである）を流すレファレンスセル内の電流とを比較することにより、ソフトプログラムベリファイが実行される。本実施例においては、ソフトプログラムベリファイＶＴレファレンスレベルは０．７Ｖである（参照番号６０８で示されている）。
【００３５】
消去動作の後、いくつかのセルにアンダ消去が残っているかもしれない。アンダ消去セルでは過度の高いＶＴ値が生じている。本実施例では、もしセルのＶＴが１．７Ｖ（参照番号６１０で示した）を越えていると、セルは、アンダ消去、消去されていない、またはプログラムされていると考えられる。ターゲットメモリセル内に生じた電流とレファレンス電流を流すレファレンスセル内の電流とを比較することにより、消去ベリファイが実行される。本実施例においては、消去ベリファイＶＴレファレンスレベルは１．７Ｖである。もし、セルがアンダ消去であると思われた場合、消去ベリファイＶＴレファレンスレベルより下のより低いＶＴするため、セルに１以上の追加的な消去パルスが印加される。
【００３６】
プログラム動作の後、いくつかのセルにアンダプログラムが残っているかもしれない。アンダプログラムセルでは過度の低いＶＴ値が生じている。従来のプログラム技術では、１以上の追加プログラムパルスがアンダプログラムセルに印加することにより、アンダプログラムセルを修正する。このような追加的なプログラムは、これらのセルの低ＶＴを引き上げる（または修正する）。ターゲットメモリセル内に生じた電流とレファレンス電流を流すレファレンスセル内の電流とを比較することにより、プログラムベリファイが実行される。本実施例においては、プログラムベリファイＶＴレファレンスレベルは４Ｖである（参照番号６１２で示した）。
【００３７】
図７は、左ビットの一般的なベリファイ動作を示している。ベリファイ電圧は、ターゲットセル５０６に対応するワードライン、つまりワードライン５０２に印加される。ドレインバイアス電圧は、ターゲットセル５０６のドレインに対応する選択可能なビットライン、つまりＢＬ２に印加される。従来のベリファイ技術では、ＢＬ１は接地される（言い換えれば、図２で示された抵抗素子４０８は存在しない）。このような従来のベリファイでは、ドレインバイアス電圧は典型的には１．２Ｖである。ソースバイアス電圧は０Ｖに接地される。これらの従来のベリファイ条件は、非選択のワードライン５０４の下、アレイ内のワードライン間、および／またはアレイ内のビットラインコンタクト領域で過度のビットラインリーク電流を引き起こしかねない（上述の従来のプログラム動作において説明したように）。図７において、意図したベリファイ電流はＩＶＦＹで表す。望まないビットラインリーク電流はＩＬＥＡＫで表す。リーク電流は、ＢＬ２を通過し流れ、測定されたＢＬ２の電流とレファレンス電流を比較しベリファイを実行する際に障害を引き起こすかもしれない。この問題は、ベリファイ動作の間特に著しい。この問題により、典型的には、ターゲットセルを流れる非常に小さい電流（例えば、たった１０マイクロアンペア）の正確な条件が必要となる。このような小さなベリファイ電流のため、小さいリーク電流（例えば４マイクロアンペア）であってもベリファイ処理において重大な障害を引き起こしうる。
【００３８】
本発明の実施例に係るベリファイ動作を図７を参照に説明する。以下の説明は、プログラムベリファイ動作、消去ベリファイ動作、およびソフトプログラムベリファイ動作に適用することができる。過度のリーク電流の問題を解決するため、正のソースバイアス電圧が、ターゲットセル５０６のソースに対応する選択可能なビットライン（この例ではＢＬ１）に設定される。この正および０でないソースバイアス電圧は、図７においてＶＳと表される。実施例において、正のソースバイアス電圧は、ビットラインリーク電流を制御することができる。そして、アレイの書き込みサイクル状況に応じ、装置の経年数に応じ、および／または他の動作条件、パラメータまたは規格に応じ、装置の所望のビットライン許容値が達成できるように適切にソースバイアス電圧が調整されている。
【００３９】
正のソースバイアス電圧の設定は、適切な技術、回路、構造、または構成を用い実現してもよい。特に、正のソースバイアス電圧は、例えば、図４に示した新しいプログラム動作に関し上述した技術を用い、能動的または受動的に生成されてもよい。
【００４０】
個々のベリファイ動作により、ベリファイ電圧は、プログラムベリファイ電圧、消去ベリファイ電圧、またはソフトプログムベリファイ電圧を表してもよい。規格の電圧レベルは、所望のまたは期待されるベリファイ電流により変化してもよい。以下に、例えば本明細書に記載されたベリファイ技術を実行する（デュアルビットメモリセルを有する）フラッシュメモリ装置の典型的な電圧範囲を示す。ドレインバイアス電圧は、１．０Ｖから１．５Ｖの間である。正のソースバイアス電圧は、０．２Ｖから０．４Ｖの間である。プログラム動作の概要で上述したように、ドレインバイアス電圧は、従来のベリファイ動作の間用いられるドレインバイアス電圧と比較し大きくすることが必要かもしれない。また、プログラム動作の概要で上述したように、ベリファイ動作の間、半導体基板は典型的には接地される。ＢＬ１に正のソースバイアス電圧が設定されることにより、ＢＬ１からＢＬ２へのビットラインリーク電流は低減される。
【００４１】
実際に、正のソースバイアス電圧は、ＩＶＦＹ電流が正確に処理できるように、ＩＬＥＡＫ成分を著しく低減またはなくすことができる。言い換えれば、本発明の実施例によるベリファイ動作は、従来のベリファイ動作につきものの障害は含まない。本実施例においては、正のＶＳバイアス電圧の印加により、例えば１マイクロアンペアの許容範囲以内のリーク電流を制御することができる。フラッシュメモリ装置は、ターゲットセルを介し伝導する測定電流を得る（この測定電流はビットラインリーク電流をほとんど含まない）。対応するレファレンス電流をレファレンスセルに生成する。測定された電流をレファレンス電流と比較し比較指標を得る。そして、フラッシュメモリ装置は、比較指標に基づき、ターゲットセルの得られたＶＴが適正かを判断することができる。
【００４２】
図８を参照に、プログラムベリファイ動作の間、フラッシュメモリ動作は、比較指標が、ＶＴがプログラムベリファイレファレンスレベル６１２の上か下かに対応するかを判断してもよい。同様に、消去ベリファイ動作の間、フラッシュメモリ動作は、比較指標が、ＶＴが消去ベリファイレファレンスレベル６１０の上か下かに対応するかを判断してもよい。同様に、ソフトプログラムベリファイ動作の間、フラッシュメモリ動作は、比較指標が、ＶＴがソフトプログラムベリファイレファレンスレベル６０８の上か下かに対応するかを判断してもよい。測定された電流とレファレンス電流との比較、比較結果の処理は、公知の方法により実行されてもよい。このようなフラッシュメモリベリファイ動作の公知の手法はここでは詳細には説明しない。
【００４３】
前述の詳細な説明において少なくとも１つの実施例を説明たが、当然のことながら非常に多くのバリエーションがある。また、当然のことながら、本明細書に記載した実施例または例は、他の方法での範囲、適用可能性、または発明の構成を限定するものではない。それどころか、前述の詳細な説明は、当業者に記述した実施例の実施のための簡単な指標を提供するものとなる。当然のことながら、本発明の範囲から逸脱しない限り、素子の機能や配置に関する様々な変更を行なうことができる。本発明の範囲は請求の範囲に記載されたものであり、本特許出願が出願された時点での公知の均等物および予見可能な均等物を含むものである。
【図面の簡単な説明】
【００４４】
本発明のより完全な理解は、以下の図面とともに詳細な説明および請求の範囲を参照することにより得られるであろう。ここで、図面を通し同様の要素には同様の参照番号を付している。
【図１】図１は従来のデュアルビットメモリセルの断面図である。
【図２】図２は従来の仮想接地アレイ構造に配置された複数のデュアルビッチメモリセルの簡単な図である。
【図３】図３は本発明の実施例として構成されたフラッシュメモリシステムの概略図である。
【図４】図４は本発明の実施例によるプログラム動作を示す概略図である。
【図５】図５はソースを接地した際のリーク電流とドレイン電圧のグラフである。
【図６】図６は異なるドレインバイアス電圧におけるリーク電流と印加されたソースバイアス電圧のグラフである。
【図７】図７は本発明の実施例によるベリファイ動作を示す概略図である。
【図８】図８は、ソフトプログラミングを要するオーバ消去のセルとともにデュアルビットメモリセルアレイ内の多数のセルの消去セル閾値電圧分布およびプログラムセル閾値電圧分布を示す分布図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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