(57)【要約】  小さい線幅を有する一対の相補型接合型電界効果トランジスタ（ＣＪＦＥＴ）を含むインバータを使用する方法が提供される。この方法は、ＣＪＦＥＴインバータの入力キャパシタンスを、同等の線幅のＣＭＯＳインバータの対応する入力キャパシタンスより小さくさせることを含んでいる。ＣＪＦＥＴは、順バイアスされたダイオードの電圧降下より低い値を有する電源電圧で動作し、ＣＭＯＳインバータと比較して低減されたスイッチング電力を有する。ＣＪＦＥＴインバータの伝搬遅延は、ＣＭＯＳインバータの対応する遅延に対して少なくとも同等である。
2009518870.tif 000002
【特許請求の範囲】
【請求項１】
小さい線幅を有する一対の相補型接合型電界効果トランジスタ（ＣＪＦＥＴ）を含むインバータを使用する方法であって：
前記ＣＪＦＥＴインバータの入力キャパシタンスを、同等の線幅のＣＭＯＳインバータの対応する入力キャパシタンスより小さくさせる段階；
順バイアスされたダイオードの電圧降下より低い値を有する電源電圧で動作する段階；
前記ＣＭＯＳインバータと比較して低減されたスイッチング電力を有する段階；及び
前記ＣＪＦＥＴインバータの伝搬遅延は、前記ＣＭＯＳインバータの対応する遅延に対して少なくとも同等である段階；
を有する方法。
【請求項２】
前記ＣＭＯＳインバータと比較して、前記ＣＪＦＥＴインバータは様々な電気的劣化機構の影響を受けにくい、請求項１に記載の方法。
【請求項３】
前記様々な電気的劣化機構はゲート酸化物の劣化を含む、請求項２に記載の方法。
【請求項４】
前記様々な電気的劣化機構は静電放電現象を含む、請求項２に記載の方法。
【請求項５】
前記小さい線幅は１００ｎｍ未満である、請求項１に記載の方法。
【請求項６】
前記小さい線幅は４５ｎｍ未満である、請求項１に記載の方法。
【請求項７】
前記ＣＪＦＥＴインバータのゲート電流は、従来のゲート誘電体を用いて構築された前記ＣＭＯＳインバータの対応するゲート電流と比較して小さい、請求項６に記載の方法。
【請求項８】
前記ＣＪＦＥＴインバータの前記ゲート電流は、前記ＣＭＯＳインバータの前記対応するゲート電流の１／１０未満である、請求項７に記載の方法。
【請求項９】
前記電源電圧は約０．５Ｖ以下である、請求項１に記載の方法。
【請求項１０】
前記伝搬遅延は、前記ＣＭＯＳインバータの前記対応する遅延に対して少なくとも同等である、請求項１に記載の方法。
【請求項１１】
前記ＣＪＦＥＴインバータは、同一の半導体基板内に、隣接する第１のＪＦＥＴ及び第２のＪＦＥＴを有し、
前記第１のＪＦＥＴはｎ型チャネル領域を有し、且つ前記第２のＪＦＥＴはｐ型チャネル領域を有する、
請求項１に記載の方法。
【請求項１２】
前記第１のＪＦＥＴはｐ型ウェル領域内に形成されており、且つ前記第２のＪＦＥＴはｎ型ウェル領域内に形成されている、請求項１１に記載の方法。
【請求項１３】
前記ｐ型ウェル領域及び前記ｎ型ウェル領域は、前記半導体基板内に埋め込まれている、請求項１２に記載の方法。
【請求項１４】
前記ｎ型ウェル領域は更に、前記ｐ型ウェル領域内に埋め込まれている、請求項１３に記載の方法。
【請求項１５】
前記第１のＪＦＥＴ及び前記第２のＪＦＥＴの各々は更に、それぞれのＪＦＥＴのソース領域とドレイン領域との間に位置するゲート領域を有し、且つ
ウェル、ゲート、ソース、及びドレインの領域の全てが、前記同一の半導体基板内に埋め込まれている、
請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＭＯＳトランジスタ、接合型電界効果トランジスタ（ＪＦＥＴ）及び回路などの、集積回路及びデバイス、並びにその製造方法及び使用方法に関する。
【背景技術】
【０００２】
超大規模集積回路は、ここ３０年の動向として継続的に、より高い実装密度及び速度を得るために、より小さい寸法へとスケーリングされてきた。現在、２００５年において、ＣＭＯＳ技術はサブ１００ｎｍの最小寸法で製造されている。１００ｎｍ未満の最小線幅を有するようにＣＭＯＳをスケーリングすることは、集積回路の設計者に数多くの問題を提起する。１００ｎｍ未満までスケーリングされたＣＭＯＳトランジスタの問題の幾つかが、以下のように明らかになっている。
【０００３】
１．ゲート誘電体の厚さがスケーリングされるに連れて単位面積当たりのゲートキャパシタンスが増大することにより生じる高いスイッチング負荷のために、ＣＭＯＳにおける電力消費が大きな問題となる。
【０００４】
２．ＭＯＳトランジスタで使用されるゲート誘電体の厚さは２０Å未満までスケーリングされてきている。ゲート誘電体の薄層化により、ゲート電極に電圧が印加されるときに有意な量のゲート誘電体貫通電流がもたらされている。この電流はゲートリークと称される。
【０００５】
３．ゲート電圧がゼロまで低下させられたときであっても、トランジスタのドレインとソースとの間で有限の電流が流れる。この電流はソースドレインリークと称される。
【０００６】
４．上述の効果の結果は、非活動時であってもＣＭＯＳ回路に意量の電流（静電流）が流れるということであり、このことはＣＭＯＳの主な利点を損なうものである。静電流のため、静電力すなわち非活動時にＣＭＯＳチップによって消費される電力は非常に大きくなっており、１００℃近くの温度においては、静的な電力消費はＣＭＯＳ回路の動的な電力消費にほぼ等しくなり得る。ＣＭＯＳ技術が６５ｎｍまでスケーリングされると、リークの問題が一層と厳しくなる。技術が更に線幅４５ｎｍやそれ未満にスケーリングされるときにも、この傾向は続く。
【０００７】
５．ＣＭＯＳの設計ルールの横方向スケーリングは、形状サイズの縦方向スケーリングを伴っておらず、極めて大きいアスペクト比を有する３次元構造がもたらされている。例えば、ポリシリコンゲートの高さは５０％しか低減されていないが、ポリシリコンゲートの横方向寸法は９０％以上も低減されている。“スペーサ”（ゲートを高濃度ドープされたソース及びドレイン領域から分離するＣＭＯＳトランジスタの構成要素）の寸法は、ポリシリコンの高さに依存するので、横方向寸法に比例してスケーリングされない。縦方向寸法のスケーリングに伴い困難となるプロセス工程には、浅いソース及びドレイン領域の形成、接合リークを生じさせることがないような、これらソース及びドレイン領域のシリサイド化、及びソース及びドレイン領域へのコンタクトホールのエッチング及び充填が含まれる。
【０００８】
６．デバイスの製造中に導入された欠陥を検出するための有効なスクリーニングとして、電源のリーク電流を測定することが当業者に周知である。この方法は当業者からＩｄｄｑ試験と呼ばれることがある。この方法は３５０ｎｍより大きい最小線幅を有するＣＭＯＳに有効である。３５０ｎｍ未満の最小線幅までＣＭＯＳをスケーリングすると、内在リーク電流が欠陥誘起リーク電流に匹敵するレベルまで増大し、Ｉｄｄｑ試験は効果のないものになる。内在リーク電流を除去するためにＭＯＳデバイスのウェルの電圧をバイアスすることは、例えばゲートリークや接合トンネルリーク等の新たなリーク要素をもたらす。
【０００９】
接合型電界効果トランジスタの先行技術は、それが最初に報告された１９５０年代までさかのぼる。それ以来、接合型電界効果トランジスタは、例えば、Simon  Sze著、「Physics  of  Semiconductor  Devices」及びAndy  Grove著、「Physics  and  Technology  of  Semiconductor  Devices」等の数多くの教科書で取り上げられてきた。接合型電界効果デバイスは、元素半導体及び化合物半導体の双方で報告されている。接合型電界効果トランジスタを用いた数多くの回路が、例えば非特許文献１−５にて報告されている。
【００１０】
さらに、非特許文献６が従来技術として引用される。その著者らは非特許文献７も発表している。
【００１１】
図８は、従来のｎチャネルＪＦＥＴの典型的な構造を示している。このＪＦＥＴはｎ型基板８１０に形成されており、ｐウェル領域８１５内に含まれている。ＪＦＥＴのボディは８２０として示されており、ソース領域８３２、チャネル領域８３８及びドレイン領域８３４を含むｎ型拡散領域である。ゲート領域８３６はｐ型であり、基板への拡散によって形成されている。ソース領域、ドレイン領域及びゲート領域へのコンタクトは、それぞれ、８４１、８４２及び８４０で示されている。このＪＦＥＴのクリティカルディメンジョンはゲート長８５５である。これは、最小のコンタクトホール寸法８５０に、ゲート領域がゲートコンタクトを取り囲むことを確実にするのに必要な必須の重なりを足し合わせたものによって決定される。ゲート長８５５は８５０より有意に大きい。従来技術に係るＪＦＥＴ構造のこの形状は、チャネル長が最小形状寸法より実質的に大きいので、これらデバイスの性能を制限する。さらに、ゲート拡散の縦方向の側壁の、ドレイン領域及びソース領域それぞれに対するキャパシタンス８６１及び８６２は非常に大きい。ゲート−ドレイン間側壁キャパシタンスはミラーキャパシタンス（これは、当業者に既知の用語である）を形成し、高周波数におけるデバイス性能を大きく制限してしまう。
【非特許文献１】Nanver、Goudena著、「Design  considerations  for  Integrated  High-Frequency  p-Channel  JFET's」、IEEE  Transactions  Electron  Devices、第35巻、第11号、1988年、p.1924-1933
【非特許文献２】O.Ozawa著、「Electrical  Properties  of  a  Triode  Like  Silicon  Vertical  Channel  JFET」、IEEE  Transcations  Electron  Devices、第ED-27巻、第11号、1980年、p.2115-2123
【非特許文献３】H.Takanagi、G.Kano著、「Complementary  JFET  Negative-Resistance  Devices」、IEEE  Journal  of  Solid  State  Circuits、第SC-10巻、第6号、1975年12月、p.509-515
【非特許文献４】A.Hamade、J.Albarran著、「A  JFET/Bipolar  Eight-Channel  Analog  Multiplexer」、IEEE  Journal  of  Solid  State  Circuits、第SC-16巻、第6号、1978年12月
【非特許文献５】K.Xehovec、R.Zuleeg著、「Analysis  of  GaAs  FET's  for  Integrated  Logic」、IEEE  Transaction  on  Electron  Devices、第ED-27巻、第6号、1980年6月
【非特許文献６】R.Zuleeg著、「Complementary  GaAs  Logic」、1985年8月4日
【非特許文献７】R.Zuleeg著、「Double  Implanted  GaAs  Complementary  JFET's」、IEEE  Electron  Device  Letters、1984年
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、小さい線幅を有する一対の相補型接合型電界効果トランジスタ（ＣＪＦＥＴ）を含むインバータの使用方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
ここで開示される方法は、ＣＪＦＥＴインバータの入力キャパシタンスを、同等の線幅のＣＭＯＳインバータの対応する入力キャパシタンスより小さくさせることを含んでいる。ＣＪＦＥＴは、順バイアスされたダイオードの電圧降下より低い値を有する電源電圧で動作し、ＣＭＯＳインバータと比較して低減されたスイッチング電力を有する。ＣＪＦＥＴインバータの伝搬遅延は、ＣＭＯＳインバータの対応する遅延に対して少なくとも同等である。
【発明を実施するための最良の形態】
【００１４】
本発明の上述の特徴、効果及び課題が実現され且つ詳細に理解されるよう、以上で簡潔にまとめられた本発明を、添付の図面に例示された実施形態を参照しながら一層具体的に説明する。
【００１５】
しかしながら、添付図面は典型的な実施形態を例示するものにすぎず、その他の等しく効果的な実施形態も当業者に明らかになるものであるから、添付図面は限定的なものと見なされるべきではない。
【００１６】
シリコン内の接合型電界効果トランジスタ（ＪＦＥＴ）を用いて相補型論理回路を構築する方法を開示する。典型的な一手法は、例えば６５ｎｍ未満といったディープサブミクロンの寸法に適したものである。
【００１７】
例えば６５ｎｍ以下の最小形状寸法を有する半導体デバイスのシステムをも開示する。ここで開示される方法及び構造は、ＣＭＯＳデバイスで使用されるものと同様の半導体デバイス及び回路を構築することができる。従って、典型的な実施形態は、ＶＬＳＩ回路の設計及び製造のためのシステム全体を有意に変更することなく、既存のＶＬＳＩ設計及び製造フローに組み込まれることが可能である。典型的な主特性は以下である：
１．回路の電力消費の有意な削減を可能にする
２．ゲートキャパシタンスの有意な低減を可能にする
３．ゲートのリーク電流の有意な低減を可能にする
４．ソース−ドレイン間のリーク電流の有意な低減を可能にする
５．ＶＬＳＩ製造プロセスの有意な簡易化を可能にする
６．ＣＭＯＳ技術用に開発された設計基盤を活用するものである。従来のＣＭＯＳセルライブラリで利用可能な全ての複雑な論理機能が、ここで開示されるデバイスを用いて実現され得る。これらの複雑な論理機能は、これらに限られないが、インバータ、ＮＡＮＤ、ＮＯＲ、ラッチ、フリップフロップ、カウンタ、マルチプレクサ、符号器、復号器、加算器、乗算器、演算論理ユニット、プログラム可能セル、メモリセル、マイクロコントローラ、ＪＰＥＧ復号器、及びＭＰＥＧ復号器を含む
７．ＣＭＯＳに使用される既存の製造基盤及び試験基盤を活用するものである
８．デバイスの製造中に導入された欠陥を検出するための有効なスクリーニングとして、電源のリーク電流を測定する方法を可能にする。
【００１８】
ここで開示される相補型接合型電界効果トランジスタ（ＪＦＥＴ）はエンハンスメントモードで動作する。当業者に知られているように、エンハンスメントモードは、ゲート端子とソース端子との間の電位差がゼロであるときにトランジスタが“ＯＦＦ”状態にあることを意味する。この状態においては、ｎチャネル（ｐチャネル）ＪＦＥＴのドレイン端子に正（負）バイアスが印加されるとき、ドレイン−ソース間には殆ど、あるいは全く、電流が流れない。ゲートの電位が上昇（下降）させられると、ｎチャネル（ｐチャネル）ＪＦＥＴは高導電率領域に入る。このモードにおいては、ドレインへの正（負）バイアスの印加を受けて、ドレイン−ソース間に有限な電流が流れる。既知のエンハンスメントモードＪＦＥＴデバイスの制約は、その電流駆動が、１つのダイオードの電圧降下より小さい電圧である最大ゲート電圧によって制限されることである。１つのダイオードの電圧降下（内蔵電位）を上回るゲート電圧は、ゲート−チャネル間ダイオードをターンオンさせる。これは、ＪＦＥＴに関して望ましくない動作モードである。この制約は、例えば、バイアス電圧ＶＤＤを１つのダイオードの電圧降下より小さい電圧に制限することにより解消され得る。ＪＦＥＴの電流駆動が低くなる問題は、ＪＦＥＴのチャネル長をサブ１００ｎｍの寸法まで縮小することによって解決される。ＪＦＥＴのゲート長が７０ｎｍ未満であり且つ電源電圧が０．５Ｖであるとき、相補型ＪＦＥＴデバイスの電流出力、及び相補型ＪＦＥＴデバイスを用いて製造されたインバータのスイッチング速度は、好ましいことに、従来のＣＭＯＳデバイスに匹敵するものになる。
【００１９】
なお、ＪＦＥＴの速度−パワー性能はサブ７０ｎｍ寸法のＣＭＯＳデバイスに匹敵するものになるが、ＪＦＥＴの最大電源電圧は依然としてダイオードの電圧降下より小さく制限される。より高い電圧レベルまで駆動される外部回路へのインターフェースを必要とする一定の用途を満足させるため、ＣＭＯＳデバイスを構築する構造及び方法をも開示する。ここで開示されるＣＭＯＳデバイスは、以下の点で既知のＣＭＯＳと異なるものである：
１．ＣＭＯＳが相補型ＪＦＥＴと集積される
２．一実施形態において、ＣＭＯＳは如何なる“スペーサ”をも用いずに構築される
３．ＣＭＯＳの端子群へのコンタクトは平坦、すなわち、同一高さにされることができ、デバイスの製造し易さが向上され得る
４．典型的なＣＭＯＳデバイスのその他の際だった特徴は上述されている。
【００２０】
図１は、インバータの典型的な回路図を示している。オン（ＯＮ）及びオフ（ＯＦＦ）状態での２つのトランジスタの動作端子電圧が表１に示されている。
【００２１】
【表１】
2009518870.tif 000003
【００２２】
図１に示された回路の動作は、対応するＣＭＯＳ回路の動作と非常に似通ったものとなり得る。ここで開示されるＪＦＥＴの典型的な実施形態は、既知のＣＭＯＳ技術の電圧レベルと同様の電圧レベルで動作し得る。入力電圧は０とＶｄｄとの間で変化する。出力電圧は、入力電圧とは逆の関係でＶｄｄと０との間で変化する。故に、インバータの２状態に関し、入力端子の印加電圧が０、Ｖｄｄのとき、それぞれ、出力電圧はＶｄｄ、０である。これは、表１に記載されたようにＯＮ／ＯＦＦに切り換えられる２つのトランジスタＦＴ１及びＦＴ２によって達成され得る。
【００２３】
ＪＦＥＴは、ソース領域とドレイン領域との間のチャネルの導電特性を制御するゲートに制御信号が印加されることによって動作する。ゲートはチャネルとともにｐ−ｎ接合を形成する。ソースに対するゲートの電圧が、ゲート−チャネル接合の空乏領域の幅を制御する。空乏化されていないチャネル部分は導通のために使用可能である。故に、ＪＦＥＴトランジスタのゲート端子及びソース端子に適切な電圧を印加することによって、チャネルはＯＮ／ＯＦＦに変化させられる。チャネルがＯＮにされ、且つドレインに適切な電圧が印加されると、ソースとドレインとの間で電流が流れることになる。
【００２４】
ＪＦＥＴインバータ内のＪＦＥＴトランジスタＦＴ１及びＦＴ２は、ＣＭＯＳインバータのＭＯＳトランジスタと非常に似通ったようにして機能し得る。ＣＭＯＳインバータの動作は当業者に周知である。ｐチャネルＪＦＥＴ（ＦＴ１）は、そのソース端子で電源に接続されている。ｎチャネルＪＦＥＴ（ＦＴ２）は、そのソース端子でグランドに接続されている。これら２つのトランジスタのドレイン端子は互いに接続されるとともに、ゲートの出力端子にも接続されている。ｐチャネルＪＦＥＴ（ＦＴ１）のゲート、及びｎチャネルＪＦＥＴ（ＦＴ２）のゲートは、図１に示されているように、互いに接続されるとともにゲートの入力端子にも接続されている。以下においては、この回路構成のことをＣＦＥＴインバータと呼ぶこととする。一般に、同様にしてｐチャネル及びｎチャネルのＪＦＥＴを用いて形成されたゲートをＣＦＥＴゲートと呼ぶ。
【００２５】
ここで、典型的な完全なる実現法を明らかにするため、インバータの機能を詳細に説明する。これは、先ず、表２に示されたトランジスタのソース端子及びドレイン端子の電圧を説明することによって為される。典型的且つ非限定的な例において、電源電圧は０．５Ｖに固定されている。
【００２６】
【表２】
2009518870.tif 000004
【００２７】
ｐチャネルＪＦＥＴのゲートはｎ型シリコンで形成され、ｐ型にドープされる。ｐチャネルＪＦＥＴのドーピングプロファイルは、ソース端子に対するゲート端子の電圧が０Ｖであるときにチャネルを介しての導通をオフするように設計されている。このデバイスはエンハンスメントモードデバイスである。ｐチャネルＪＦＥＴのこの特性は、ゲート（ｐ型）とチャネル（ｎ型）との間のｐ−ｎ接合における内蔵電位（ビルトインポテンシャル）に拠るものである。ＦＴ１のソースは０．５ＶにあるＶＤＤに結合されているので、ＦＴ１のゲートも０．５Ｖにあるとき、ｎ型チャネルとｐ型ゲートとの間の外部バイアスは０．０Ｖである。これは、ＯＦＦ状態のＦＴ１を表している。ｐチャネルトランジスタのゲートのバイアスが０．０Ｖに低下させられると、ゲート端子とソース端子との間の電圧が−０．５Ｖに変化し、それにより、空乏層が消滅し、ソースからドレインに電流が流れることが可能になる。これは、ＯＮ状態のＦＴ１を表している。
【００２８】
典型的な実施形態は、ＦＴ１がＯＮ状態にあるときに、ゲート電流を制限することができる。チャネル−ゲート間のダイオードはこの条件下では０．５Ｖで順バイアスされるので、トランジスタのゲートを貫通して流れる有限なリーク電流が存在する。これはゲートリークと称される。ゲートリークの大きさはゲート−チャネル接合の内蔵電位によって制御される。内蔵電位は、シリコンベースの回路の場合、このＣＦＥＴインバータが０．５Ｖ以下の電源電圧（ＶＤＤ）で動作させられるとき、ゲートリーク電流を非常に小さい量に制限する。故に、ＣＦＥＴインバータは設計及び動作特性の何れにおいてもＣＭＯＳインバータと同様に機能する。電源電圧の制限は、内蔵電位の相違により、その他の材料の場合には異なり得る。同様に、ｎチャネルＪＦＥＴのバイアス電圧は逆であり、このトランジスタは、ゲート−ソース間バイアスがゼロに低下させられたときにＯＦＦにされ、ゲート−ソース間バイアスが電源電圧ＶＤＤ（ゲート電流を抑制するために０．５Ｖまでに制限される）に等しいときにＯＮにされる。典型的なゲート−チャネル接合のゲート電流は、１μＡ／ｃｍ２から１００ｍＡ／ｃｍ２の範囲内であると見積もられる。これに対し、４５ｎｍのリソグラフィと適切にスケーリングされたゲート誘電体厚さとを用いて製造されるＭＯＳトランジスタでは、ゲート電流は１０００Ａ／ｃｍ２を上回ると見積もられる。
【００２９】
ＪＦＥＴトランジスタの入力キャパシタンスは、ゲート−チャネル端子によって形成されるダイオードの接合キャパシタンスである。このダイオードのキャパシタンスは１０−８Ｆ／ｃｍ２から１０−６Ｆ／ｃｍ２の範囲内であり、１００Åから３０００Åの範囲内である接合の空乏層厚さによって決定される。４５ｎｍ設計ルール及び１０Å厚さの酸化膜を用いて製造されるＭＯＳトランジスタの入力キャパシタンスは、対応するＪＦＥＴの入力キャパシタンスより１桁大きい。この特徴は、低電力動作の観点からＪＦＥＴを極めて魅力的なものにする。
【００３０】
このＪＦＥＴトランジスタはまた、第４の電気的端子すなわちウェルを有している。図２ａは、双方のＪＦＥＴにおいてウェルがソース端子に接続された本発明の一実施形態を示している。
【００３１】
図２ｂは、ウェルがゲートに結合され、頂部及び底部の双方からチャネルの導電率を変調するために使用される、本発明の代替的な一実施形態を示している。
【００３２】
図２ｃは、ｎチャネルＪＦＥＴのウェルが、ＪＦＥＴに何らかの信号を印加するために使用され得る外部端子に接続された、本発明の他の一実施形態を示している。本発明の更に他の一実施形態においては、ｎチャネルＪＦＥＴのウェルはフローティングのままにされる。対応する説明がｐチャネルＪＦＥＴにも当てはまる。デバイスの製造中に導入された欠陥を検出するための有効なスクリーニングとして、電源のリーク電流を測定することが当業者に周知である。この方法は当業者からＩｄｄｑ試験と呼ばれることがある。この方法は３５０ｎｍより大きい最小線幅を有するＣＭＯＳに有効である。３５０ｎｍ未満の最小線幅までＣＭＯＳをスケーリングすると、内在リーク電流が欠陥誘起リーク電流に匹敵するレベルまで増大し、Ｉｄｄｑ試験は効果のないものになる。１００ｎｍ未満の最小線幅を有するＭＯＳデバイスの場合、内在リーク電流を除去するためにＭＯＳデバイスのウェル電圧をバイアスすることは、例えばゲートリークや接合トンネルリーク等の新たなリーク要素をもたらす。本発明においては、ＪＦＥＴのウェル電圧をバイアスすることにより、内在リーク電流をピコアンペアの領域まで効果的に低減させることができる。これにより、Ｉｄｄｑ試験は、１００ｎｍ未満の最小線幅を有するデバイスの製造中に導入された欠陥を検出するための有効なスクリーニングになる。
【００３３】
図３ａは、この回路構造を構築するために使用されるＪＦＥＴトランジスタの典型的且つ非限定的なレイアウトを示している。ｎチャネルＪＦＥＴのソース、ドレイン、ゲート及びウェルのタップが、ぞれぞれ、３３０、３４０、３７５及び３６８によって指し示されている。これらの端子のコンタクトは、それぞれ、３７２、３７４、３７３及び３７１によって指し示されている。
【００３４】
図３ｂは、ソース３３０、ゲート３７０、ドレイン３４０及びｐウェル３１０の４端子を含むｎチャネルＪＦＥＴ構造の断面図を示している。このＪＦＥＴはシリコン領域３１５内に形成されている。ＪＦＥＴは領域３２０によって周囲の半導体から分離されている。領域３２０は例えば二酸化シリコン等の絶縁材料で充填されている。ソースとドレインとの間のチャネルが物体３５０として示されている。ｎチャネルＪＦＥＴでは、ソース及びドレインは高濃度にドープされたｎ型領域であり、例えばリン、ヒ素又はアンチモン等のドナー型不純物でシリコンをドーピングすることによって形成されている。ウェルは、例えばボロン又はインジウム等のアクセプタ不純物によってドープされている。チャネルは、ｎ型にドープされた狭い領域であり、ソースとドレインとを接続している。ゲートは浅いｐ型領域３７０であり、例えば高濃度のｐ＋ドープトポリシリコン領域３７５からのドーパントの拡散などの方法によってチャネル内に形成されている。
【００３５】
図３ｃは、シリコン表面からゲート３７０及びチャネル３５０を通って様々な深さでのトランジスタのドーピングプロファイルを示している。曲線３８１は、シリコン表面から始まるゲート領域の典型的なドーピングプロファイルである。曲線３８２、３８３及び３８４は、チャネル、ウェル及びバルク領域のドーピングプロファイルを表している。ｎＪＦＥＴの場合、３８１はｐ型ゲート領域のドーピングプロファイルであり、３８２はｎ型チャネル領域のドーピングプロファイルであり、３８３はｐ型ウェル領域のドーピングプロファイルであり、そして３８４は周囲のｎ型バルク領域のドーピングプロファイルである。ゲート−チャネル接合は３８５によって指し示され、チャネル−ウェル接合は３８６によって指し示され、そしてウェル−バルク領域接合は３８７によって指し示されている。ゲートとチャネルとの間の接合のシリコン表面からの深さ（３８５）は、チャネルとｐウェルとの間の接合の深さ（３８６）より小さい。
【００３６】
例えばイオン注入など、ｐ型ゲート接合を形成するための他の方法も包含される。また、当業者に周知のプラズマ浸漬（immersion）イオン注入など、ゲートをドーピングするその他の方法も包含される。
【００３７】
図３ｂにおいて、領域３７５は、高濃度にｐ型にドープされ、ゲート３７０のドーピング源として作用する厚板状のポリシリコンである。このｐ型ゲートはソースからドレインへのチャネルを横切っての導通を制御するために使用される。この新規の構造化技術により、ゲートは、該ゲートとのオーミックコンタクトをも形成する高濃度にドープされたポリシリコンから、チャネル領域に拡散する。これにより、このポリシリコンはゲートを外部回路に接続するために使用され得る。
【００３８】
ウェルへのオーミックコンタクトは、物体３６８として示されたウェルタップによって形成される。ＪＦＥＴの４端子、すなわち、ウェル、ソース、ゲート及びドレインへのコンタクトは、図３ｂにおいて、それぞれ、物体３７１、３７２、３７３及び３７４として示されている。ｐウェルタップ３６８の下の領域は、良好なオーミックコンタクトを形成するためにｐ型不純物で高濃度にドープされている。ＪＦＥＴのｐウェルが分離されなければならない用途の場合、ｐウェル３１０はｎウェル３１５内に形成される。ｐウェルがグランド電位に接続される用途の場合、ｎウェルは不要である。本発明はこれらの何れの場合にも及ぶものである。
【００３９】
ｐチャネルＪＦＥＴの場合、ドーピング型は図３ｂ及び３ｃにて説明されたものに対して逆にされる。すなわち、ｐ型領域及びｎ型領域は互いに置き換えられる。なお、ポリシリコン３７５を用いてＪＦＥＴのゲートをドーピングするという本発明の構成は、ｐチャネルＪＦＥＴに対しても維持される。
【００４０】
図４は、ＪＦＥＴの代替的な一実施形態を示している。この図は、ＭＯＳトランジスタに非常に似通っているｎチャネルＪＦＥＴの断面図を示している。このｎチャネルＪＦＥＴの構造を説明する。なお、この構造は、上述のようにドーピングを適切に変更して、ｐチャネルＪＦＥＴにも複製される。このＪＦＥＴは物体４００として示されている。ＪＦＥＴが形成されるｐウェルは物体３１０として示されている。ＪＦＥＴの分離は、物体３２０内の、例えば二酸化シリコン又はその他の好適材料などの絶縁材料で充填された領域によって実現されている。この構造は図３に示された対応する構造に似通っている。高濃度にドープされたｎ型領域がソース領域４２０及びドレイン領域４３０を形成している。ソースとドレインとの間のチャネル領域４５０は低濃度にｎ型にドープされている。ゲート領域４４０はｐ型にドープされている。この領域は、高濃度にｐ型ドープされたポリシリコン４６０から拡散されたものである。ここでは、ゲートを取り囲む絶縁領域４６５が挿入されている。絶縁領域４６５はシリコンの酸化物と窒化物との組み合わせから成っている。本願においては、これを“スペーサ”と呼ぶこととする。典型的な一実施形態において、領域４２０、４３０、４６０及び３６８の頂面は、シリサイドと呼ばれる金属化合物４６２の１つから成る高導電率層で覆われている。シリサイド層は、ウェルタップ、ソース、ドレイン及びゲート領域に自己整合される。すなわち、シリサイドは、露出されたシリコン又はポリシリコンが存在する領域にのみ形成される。スペーサによって果たされる主な目的な、自己整合シリサイドが形成されるときに、ソース及びドレイン領域をゲート領域から分離することである。これはまた、デバイス内のコンタクトからの電流の効率的な分配を可能にする。ウェルタップ、ソース、ドレイン及びゲート領域へのコンタクトは、図３においてと同様にして行われ、それぞれ、３７１、３７２、３７３及び３７４として示されている。
【００４１】
ＪＦＥＴの代替的な一実施形態においては、図５に示されているように、ＪＦＥＴの全端子すなわち、ソース、ゲート、ドレイン及びウェル、へのコンタクトは全て、ポリシリコンで形成される。この構造は、全ての端子へのコンタクト群を同一高さに有するという望ましい特性を有する。このｎチャネルＪＦＥＴは、絶縁領域３２０によって全ての側から分離されたｐウェル３１０内に形成されている。この構造は、図３に示された対応する構造と似通っている。ＪＦＥＴのソースは、高濃度にｎ型ドープされた領域５２０と５２２との組み合わせによって形成されている。ＪＦＥＴのドレインもまた、高濃度にｎ型ドープされた領域５２４と５２６との組み合わせによって形成されている。チャネル５５０はドレインとソースとの間の浅いｎ型ドープト領域である。シリコン内に拡散されたｐ型ゲート領域５４０が示されている。ブロック５３０及び５３２は高濃度のｎ型ドープトポリシリコン領域である。領域５２０はこのポリシリコンからシリコン内にｎ型不純物を拡散させることによって形成されている。同様に、領域５２４はポリシリコン領域５３２からシリコン内へのｎ型不純物の拡散によって形成されている。ゲート領域５４０はｐ型ポリシリコン５６０からシリコン内へのｐ型不純物の拡散によって形成されている。領域５２２及び５２６は、それぞれ、ソース領域５２０及びドレイン領域５２４をチャネル５５０に接続している。ポリシリコン領域５３０、５３２及び５６０は、それぞれ、領域５２０、５２４及び５４０とオーミック接触している。領域５２２及び５２６は、例えばイオン注入、プラズマ浸漬イオン注入、又はその他の同様のドーピング方法などの外的ドーピングによって形成されている。ウェルタップは、高濃度にｐ型ドープされたポリシリコン５６２とｐ型領域３６８との間のオーミックコンタクトによって形成されている。トランジスタへのコンタクトは、物体５３０、５３２、５６０及び５６２の頂部にて為される。これらの領域のオーミックコンタクト抵抗を低減するため、ポリシリコン層の頂部に自己整合シリサイド５８０が形成されている。本発明の代替的な一実施形態においては、トランジスタの端子へのコンタクトはポリシリコンに対して直接的に為されてもよい。
【００４２】
代替的な一実施形態において、シリコン基板の頂面は、図６に示されるように、チャネル及びゲートを形成するように適切にドープされたシリコン−ゲルマニウム合金をエピタキシャル成長させることによって形成される。この構造は、分離領域３２０を備えたウェル３１０内に構築されている。この実施形態の典型的な特徴は、エピタキシャル成長されたシリコン−ゲルマニウム合金の層６７０上にＪＦＥＴのチャネルが形成されていることである。シリコン−ゲルマニウム合金の移動度はシリコンより遙かに高く、これは特に高周波数においてＪＦＥＴの性能を向上させる。エピタキシャル層は、ウェハへの分離構造の形成後にトランジスタ上に堆積される。エピタキシャル層は、この実施形態においては、チャネルが形成されるべきアイランド上に選択的に堆積されることができる。ｎＪＦＥＴのチャネルのためのエピタキシャル層が１つの工程において堆積され、ｐＪＦＥＴのチャネルのためのエピタキシャル層が次の工程において堆積される。他の一実施形態においては、エピタキシャル層は分離構造の形成に先立ってウェハ上に堆積される。更に他の一実施形態においては、チャネル領域は歪みシリコン−ゲルマニウム合金によって形成される。他の一実施形態による教示によれば、ＪＦＥＴのチャネル領域を構築するためにシリコン−ゲルマニウム−カーボンが使用される。シリコン−ゲルマニウム合金及び歪み合金という用語は、当業者に周知である。シリコン−ゲルマニウム合金は、シリコン基板上へのシリコン及びゲルマニウムの原子の混合物のエピタキシャル成長によって形成される。ＪＦＥＴの残りの構造は、図５に示された構造と同様である。エピタキシャル成長されたチャネルのドーピングは、例えばイオン注入などの外的ドーピングによって制御される。他の例では、エピタキシャル成長された材料は、例えば原子層エピタキシ法及び同様な技術などの方法によって、堆積中にドープされる。エピタキシャル成長工程は図３及び４に示されたＪＦＥＴ構造にも適用可能である。
【００４３】
図７に示された他の一実施形態は、ゲートコンタクト領域７４４を形成するために、例えばシリコンカーバイド又はシリコンゲルマニウムカーバイド等のワイドバンドギャップ材料を使用することを含んでいる。この特徴は、本発明においては、ゲート６４０−チャネル６５０接合において形成されるｐ−ｎ接合の障壁高さを高めるために用いられる。ゲート領域６４０に近接するゲートコンタクト領域７４４のワイドバンドギャップ材料は、ゲート６４０−チャネル６５０接合において形成されるｐ−ｎ接合の障壁高さを効果的に増大させる。ゲート−チャネル接合の内蔵電位が高いほど、この接合の飽和電流が低減され、有意量のゲート電流がゲート−チャネル間ダイオードを流れることを生じさせることなく該ダイオードを順バイアスするように、該ダイオードに印加され得る最大電圧を高めることが可能になる。ゲートにおける最大電圧はインバータの電源電圧に等しいので、トランジスタの駆動力が増大する一層高い電源電圧が可能になり、それにより、インバータの一層の高速スイッチングがもたらされる。この実施形態に関して図７に示されるように、電極を形成するために、ポリシリコンに代えて多結晶シリコンカーバイド材料が使用される。例えば多結晶シリコンカーバイド等のワイドバンドギャップ材料は、トランジスタのＯＮ状態においてゲート−チャネル間ダイオードが弱く順バイアスされるときに、ゲート接合のリーク電流を低減させる。この目的のために３Ｃ、４Ｈ及び６Ｈという様々な相のシリコンカーバイドが使用される。さらに、シリコン基板と整流接合を形成するために、シリコン−ゲルマニウム−カーボンの三元合金、及びガリウム−アルミニウム−ヒ素−リン等のその他の様々な化合物半導体を含む、その他の様々な電極材料が使用され得る。代替的な一実施形態においては、例えばシリコンカーバイド等のゲート材料が、例えばシリコン−ゲルマニウム等のエピタキシャル成長された高移動度材料と同時に使用される。ゲート材料の組成は堆積中に変化させられる。ソース、ドレイン、ゲート及びウェルタップの電極拡張部７３０、７３２、７４４及び７５２は、例えばシリコンカーバイド等のワイドバンドギャップ半導体材料で形成されている。これらの電極の頂部には自己整合された導電層７５０が形成されている。多結晶半導電性材料は上述のように適切にドープされている。このトランジスタのその他の要素は、図６にて説明されたｎＪＦＥＴ構造と同様のままである。
【００４４】
典型的な一実施形態による教示によれば、シリコン表面付近に１０Åから１０００Åの範囲の深さにシリコンカーバイド層が使用され、それに続いて、ポリシリコンが１０Åから２５００Åの深さに堆積される。この多結晶層の組成は、多結晶材料が該層の底部の印となる組成が検出されるまで高速にエッチングされ、その後、全ての多結晶材料がエッチングされるまで選択的エッチングプロセスを用いて低速にエッチングされるエッチングプロセスを、正確に監視することが容易になるように変化させられる。多結晶シリコンカーバイドを用いた製造プロセスは、この明細書内で詳細に後述される。
【００４５】
次に、図５に示された相補型ＪＦＥＴ構造を構築する典型的且つ非限定的な方法が、フローチャートとして図９に例示されている。フローチャート内の各工程は更に図１０−２０に例示されている。工程９０５は図１０に例示されている。工程９１０は図１１に例示されている。工程９１５は図１２に例示されている。工程９２０及び９２５は図１３に例示されている。工程９３０は図１４に例示されている。工程９３５は図１５に例示されている。工程９４０は図１６に例示されている。工程９５０は図１７に例示されている。工程９５５は図１８に例示されている。工程９６０は図１９に例示されている。工程９６５は図２０に例示されている。
【００４６】
図１０は、活性デバイスが形成されることになる様々な領域の分離を達成するために、エッチング、熱酸化及び二酸化シリコンの堆積の組み合わせによって、製造における準備工程が完了した後の半導体基板の断面図を示している。領域１００１−１００５は、エッチング、堆積及び熱成長の組み合わせによってシリコンの酸化物及び窒化物を含む絶縁材料で充填された領域群を表している。これらの領域の形成のためのプロセスの詳細は当業者に周知であり、この開示の範囲を超えるものである。領域１０１１−１０１４は後続の工程群にて活性トランジスタが形成される領域群を表している。
【００４７】
図１１は、領域１１０１及び１１０２において適切な不純物で活性領域をドーピングすることによる、ｎウェル及びｐウェルの形成を示している。領域１１０２内のｎウェルにはリン又はヒ素原子が注入されている。注入物のドーピングレベルは、１．０×１０１１／ｃｍ２と１．０×１０１４／ｃｍ２との間で様々である。イオン注入のエネルギーは１０ｋｅＶと４００ｋｅＶとの間で様々である。領域１１０１内のｐウェルにはボロンがイオン注入によって、１．０×１０１１／ｃｍ２と１．０×１０１４／ｃｍ２との間で様々であるドーズ量と、１０ｋｅＶと４００ｋｅＶとの間で様々であるイオン注入エネルギーとで導入されている。所望の不純物ドーピングプロファイルを達成するために多重注入が用いられてもよい。ｎ型不純物及びｐ型不純物を有する領域群を選択的にイオン注入するため、イオン注入は、注入物を受け入れるように設計されていない領域をシールドするためのフォトレジストマスクを用いて行われる。酸化物の真下の領域のドーピングを高め、２つの隣接し合うｎウェル間の如何なるリーク電流をも抑制するため、分離領域１００１−１００５の下に更なるボロン注入が行われる。所望の不純物ドーピングプロファイルを達成するようにウェハが熱処理される。
【００４８】
図１２ａ及び１２ｂは、それぞれ、ｎＪＦＥＴのチャネル領域１２０２及びｐＪＦＥＴのチャネル領域１２２２の形成を示している。チャネル領域はフォトレジストマスクを用いた選択的なイオン注入によって形成されている。ｎＪＦＥＴでは、チャネルは、図１２ａに領域１２０２として示されるように、例えばヒ素、リン又はアンチモン等のｎ型ドーパントを用いたイオン注入によって、２．０×１０１１／ｃｍ２から１．０×１０１４／ｃｍ２の注入ドーズ量と、１ｋｅＶと１００ｋｅＶとの間の注入エネルギーとで形成されている。ｎチャネル注入が阻止されるべき領域群を覆うフォトレジスト１２１０も図示されている。図１２ｂの領域１２２２は、ｐＪＦＥＴのチャネルを形成するように、例えばボロン、インジウム又はタリウム等のｐ型ドーパントでイオン注入されている。本発明の代替的な一実施形態においては、チャネル領域はプラズマ浸漬ドーピングによって形成される。他の例では、チャネルは、シリコン、シリコン−ゲルマニウム二元合金、又はシリコン−ゲルマニウム−カーボン三元合金から成るチャネル領域のエピタキシャル成長によって形成される。ｎチャネル及びｐチャネルのチャネル領域の選択的エピタキシャル成長や、ｎＪＦＥＴ及びｐＪＦＥＴの双方のチャネル領域の単一堆積とそれに続く選択ドーピング、によるエピタキシャル領域の形成の変形例も包含される。更に他の一実施形態は、チャネル領域が例えば原子層エピタキシ等の方法によって堆積中にドープされる例にも及ぶ。
【００４９】
次に、図１３に示されているように、ウェハ全体にポリシリコンの層が堆積される。ウェハ上に堆積されるポリシリコンの厚さは１００Åと１００００Åとの間で様々である。このポリシリコンは、最終的にＪＦＥＴのソース、ドレイン、ゲート及びウェルコンタクトになる領域を形成するために、フォトレジストをマスクとして用いて選択的にドープされている。ここでは簡潔さのため、フォトリソグラフィプロセスの詳細については省略する。１３００にて示されるように、領域１３１０は高濃度のボロン注入を用いて１．０×１０１３／ｃｍ２と１．０×１０１６／ｃｍ２との間の範囲のドーズ量にドープされている。これは、ｎＪＦＥＴのウェル領域へのコンタクトとして作用するように設計されている。領域１３１４はｎＪＦＥＴのゲートコンタクトとして作用するように設計されている。これは、領域１３１０のパラメータと同様のパラメータを用いてｐ型に高濃度ドープされている。領域１３１２及び１３１６は、ｎ型ドーパント（リン、ヒ素、及びアンチモン）を用いて１．０×１０１３／ｃｍ２と１．０×１０１６／ｃｍ２との間の範囲のドーズ量に高濃度ドープされている。
【００５０】
ｐＪＦＥＴは、それぞれソース及びドレインとして作用する領域１３２０及び１３２４、並びにウェルタップ（ｎ型）へのコンタクトとしての領域１３２６で形成されている。領域１３２０及び１３２４は、高濃度のボロン原子を用いて１．０×１０１３／ｃｍ２と１．０×１０１６／ｃｍ２との間の範囲のドーズ量でドープされており、それぞれ、ｐＪＦＥＴのソースコンタクト及びドレインコンタクトとして作用するように設計されている。同様に、領域１３２２及び１３２６は、ｎ型に高濃度ドープされており、ｐＪＦＥＴのゲートコンタクト及びウェルコンタクトとして作用するように設計されている。代替的な一実施形態においては、イオン注入を行う前に、ポリシリコン層の頂部に酸化物の層が堆積される。この層の厚さは２０Åと５００Åとの間で様々である。他の一実施形態においては、イオン注入に先立ってポリシリコンの頂部に、酸化物及び窒化物の層群が１０Åと５００Åとの間で様々である酸化膜及び窒化膜の厚さで堆積される。
【００５１】
図１４は、不純物をドープされたポリシリコン層、及びポリシリコン層の頂部の保護層１４１０を備えたシリコンウェハの断面図を示している。様々な領域に不純物注入されたポリシリコン層は、これら不純物をシリコン中に間接的に拡散させる拡散源として使用され、ソース、ドレイン及びゲートの接合とウェルへのオーミック接続とが形成される。領域１４２２及び１４２６は、ポリシリコン領域１３１２及び１３１６から拡散されたｎＪＦＥＴのソース領域及びドレイン領域である。領域１４２４はｎ型チャネルである。ゲート領域１４２８は、ｐ型ドープトポリシリコンからシリコン内に拡散されたものである。領域１４２０は、ポリシリコン領域１３１０からの拡散によってシリコン内に形成されたｐ型領域（ウェルタップ）であり、ｎＪＦＥＴを包含するｐウェルへのオーミックコンタクトを形成している。同様に、シリコン内のｐＪＦＥＴのコンタクトが、ｐＪＦＥＴの、ソースとしての領域１４３４、チャネルとしての領域１４３２、ドレインとしての領域１４３０、ウェルコンタクトとしての領域１４３６、及びゲート領域としての領域１４３８によって形成されている。代替的な一実施形態においては、ウェルコンタクト、ソース、ドレイン及びゲート領域を形成するように、様々な注入ドーズ量及び注入エネルギーの、ｎ型及びｐ型ドーパントのポリシリコンへの多重イオン注入が行われる。
【００５２】
シリコン中へのＪＦＥＴの様々な領域の拡散後、ゲートのパターニング工程が行われる。光リソグラフィプロセスを用い、反射防止コーティングの層、及びそれに続くフォトレジストの層がウェハ上にコーティングされる。これらの層の厚さは、当業者に知られているように、フォトレジストの選択に依存する。フォトレジストは露光され、図１５に１５１０として表された様々な端子がフォトレジストに描写される。本発明の代替実施形態は、インプリントリソグラフィ及び電子ビームリソグラフィを含む、フォトレジストをパターニングするその他の方法を含む。フォトレジスト層をマスクとして、先ず、ポリシリコン上の保護層がエッチングされる。次に、例えば１５１２等の溝がポリシリコン層の底面に到達するようにポリシリコン層がエッチングされる。この工程により、１５００として示されるように様々な端子が電気的に分離される。フォトレジストをパターニングすることには、例えば光リソグラフィ、液浸リソグラフィ、インプリントリソグラフィ、直接描写電子ビームリソグラフィ、ｘ線リソグラフィ、又は極紫外線リソグラフィ等の様々なプロセスが用いられる。
【００５３】
図１６ａは、ｐチャネルＪＦＥＴのゲートとドレイン／ソースとの間の連結領域をドーピングした後のシリコンウェハを示す断面図である。ポリシリコン層をエッチングした後、高濃度ドープト領域群とチャネルとの間の領域がドープされ、ソースとチャネルとの間、及びドレインとチャネルとの間に低導電率経路が形成される。これらは連結領域１６２０及び１６２２（図１６ａ参照）と、１６５２及び１６５４（図１６ｂ参照）と呼ばれる。図１６ａは更に、ｐＪＦＥＴの連結領域の形成を示している。この工程中、ｎＪＦＥＴを含むウェハ部分はフォトレジスト１６１０によって覆われており、ｐＪＦＥＴの連結領域１６２０及び１６２２をドープするために、例えばイオン注入又はプラズマ浸漬イオン注入などの好適なドーピングプロセスが用いられる。これら連結領域は、隣接するソース領域及びドレイン領域の深さとは独立の接合深さまで形成され、ソース／ドレインとチャネルとの間に非常に低い抵抗率の接続をもたらすように設計される。
【００５４】
図１６ｂは、ｎチャネルＪＦＥＴのゲートとドレイン／ソースとの間の連結領域をドーピングした後のシリコンウェハを示す断面図である。物体１６５０は、イオン注入が阻止される領域であるｐＪＦＥＴを含む領域を覆っているフォトレジストである。シリコン内の領域１６５２及び１６５４は、ｎ型ドーパントの注入によって形成された連結領域である。イオン注入後、ドーパントは急速熱アニールプロセスによって活性化される。エッチング中にダメージを受けたシリコン領域を酸化するために、７００℃と９５０℃との間の範囲の温度、且つ１０秒と２０分との間の範囲の時間の酸化工程が実行される。
【００５５】
図１７は、ポリシリコンブロック間の空所が例えば二酸化シリコン等の絶縁材料で充填され、そして、ポリシリコン層と同一面にほぼ平坦な表面をもたらすように例えば化学機械研磨などの方法を用いて処理された後のシリコンウェハの断面図を示している。化学気相成長法又はプラズマ促進化学気相成長法を用いて二酸化シリコンを堆積することによって、ポリシリコンブロック間に絶縁材料を充填する技術は、半導体の製造において広く使用されている技術である。このようなプロセスの１つは、気体状のシランと酸素との間の低温プラズマ励起反応による酸化物の堆積を用いるものである。保護層１４１０は最終的に除去され、ベアのポリシリコン表面が露出される。
【００５６】
図１８は、露出されたポリシリコン表面への自己整合シリサイドの形成後のシリコンウェハを示す断面図である。例えばニッケル、コバルト、チタン、白金、パラジウム、又はその他の高融点金属などの金属層がポリシリコン表面上に堆積され、ポリシリコンの露出領域が“金属シリサイド”として知られる金属層との二元化合物を形成するようにアニールされる。金属シリサイドは非常に高導電性の物質である。堆積される金属の典型的な厚さは、原子的に清浄なポリシリコン表面上で５０Åと１０００Åとの間である。ウェハが急速アニール炉内で２００℃と８００℃との間の温度で１０秒と３０分との間の時間にわたって加熱され、金属がシリコン又はポリシリコンの層と接触しているところでシリサイドが選択的に形成される。金属層とシリコンとの反応が行われた後、シリサイド層に影響を及ぼさない化学的なエッチングプロセスによって、余分な金属がウェハから除去される。未反応の金属は適切な溶液を用いて選択的にエッチング除去され、露出されたシリコン及びポリシリコン領域上の金属シリサイド１８１０のみが残される。チタン及びコバルトの場合、１：０．１から１：１０の比率の過酸化水素と水酸化アンモニウムとの混合液が、必要に応じて室温で使用されるが、室温より高い温度も使用され得る。斯くして、自己整合されたシリサイド層がポリシリコン上に形成される。図１８は、ポリシリコンのソース、ドレイン、ゲート及びウェルタップの端子上にシリサイドが形成された後のデバイスの断面図を示している。このポリシリコン層はまた、局所的な相互接続としても使用され、それにより、シリサイド化されたｎ型ポリシリコン及びｐ型ポリシリコンの領域群は、オーミックコンタクトを形成するために使用される。
【００５７】
次のプロセス工程は、誘電体（酸化物）層を堆積すること、この酸化物層内にコンタクトホールをエッチングすること、ソース、ドレイン、ゲート及びウェルタップの端子用のコンタクトホールを形成すること、並びに、半導体チップの形成にて行われるような従来からの金属相互接続形成プロセスを続けることから成る。誘電体の堆積及びコンタクトホールのエッチングの後のウェハの断面図が図１９に示されている。金属の堆積及びエッチングが図２０に示されている。
【００５８】
このプロセスはＪＦＥＴとともにＭＯＳトランジスタを形成するように適応され得る。この適応の１つの用途は、チップにＣＭＯＳ互換Ｉ／Ｏを含ませることである。続いて、ＭＯＳトランジスタを製造するプロセスを説明する。図２１は、ＪＦＥＴ及びＭＯＳＦＥＴのｎウェル及びｐウェルの形成後のウェハの断面図を示している。ＭＯＳＦＥＴの閾値（Ｖｔ）調整イオン注入も完了されている。さらに、ＪＦＥＴのチャネル領域の形成も完了されている。ウェハ上にゲート誘電体（酸化物、又は窒化酸化物）の層が形成される。この酸化物層は、ＭＯＳＦＥＴのゲートを取り囲む領域内を除いて、ウェハからエッチング除去される。この酸化物層は物体２１１０として示されている。本発明の代替的な一実施形態においては、酸化物が成長された直後に、ゲート誘電体の頂部に薄いアモルファスシリコン層が堆積される。この非晶質層の厚さは、下に位置するゲート誘電体が次のフォトマスク及びエッチング工程中にダメージを受けることを防止するのに十分な厚さにされる。このアモルファスシリコン層の好適厚さは１０Åと５０００Åとの間である。本発明の代替的な一実施形態においては、この酸化物層が先に形成され、ＪＦＥＴのチャネルがその後に形成される。
【００５９】
次に、図２２に示されているように、ウェハ上にポリシリコン層が堆積される。このポリシリコン層は、酸化物から成る保護層２２２０によって覆われている。ウェハ上に一定の領域を画成するためにフォトリソグラフィが用いられ、フォトレジスト層が選択的にウェハから除去され、露出された領域群にｎ型ドーパント及びｐ型ドーパントが注入される。この図は、選択的にドーピングされた領域群を有するポリシリコン層を示している。領域２２１０はｐ型にドープされ、領域２２１２はｎ型にドープされ、領域２２１４はｐ型にドープされ、そして領域２２１６はｎ型にドープされている。これらの領域をドーピングするパラメータは、図１３にて説明されたパラメータと同一である。
【００６０】
次の工程は、図２３に示されているように、ポリシリコン上でのゲート及び残りの電極の画成である。これは、最初にフォトレジスト層２３３０にパターンを画成することによって行われる。次に、フォトレジスト層をマスクとして用いて、電極群を画成するようにポリシリコン層がエッチングされる。領域２３１０はＮＭＯＳのウェルタップを形成し、領域２３１２はＮＭＯＳのソースを形成し、領域２３１４はＮＭＯＳのゲートを形成し、領域２３１６はＮＭＯＳのドレインを形成し、領域２３２０はＰＭＯＳのソースを形成し、領域２３２２はＰＭＯＳのゲートを形成し、領域２３２４はＰＭＯＳのドレインのドレイン領域を形成し、そして領域２３２６はＰＭＯＳのウェルタップを形成する。ポリシリコン層をエッチングした後、シリコン表面に２０Åと５００Åとの間の厚さを有する酸化物を形成するため、短い酸化サイクルが実行される。ポリシリコンからゲート誘電体及びチャネル領域へのドーパントの拡散を制御しながら、ドレイン、ソース及びウェルタップ領域のポリシリコンからシリコン内にドーパントを拡散させるために、更なる加熱サイクルが実行される。
【００６１】
図２４は、イオン注入によるソース、ドレインとチャネル領域との間の連結部の形成を示している。ＮＭＯＳでは、ソースとチャネルとの間、及びドレインとチャネルとの間の連結部は、それぞれ、２４１０及び２４１２で表されたｎ型ドーパントのイオン注入によって形成される。ＰＭＯＳでは、ソースとチャネルとの間、及びドレインとチャネルとの間の連結部は、それぞれ、２４２０及び２４２２で表されたｐ型ドーパントのイオン注入によって形成される。注入物を活性化させるために急速熱アニールが行われる。このウェハの断面図は、図１７に示された断面図に非常に似通っている。ウェハは図１７乃至２０にて説明された方法によって処理される。
【００６２】
図２５は、同一ウェハ上にＪＦＥＴ及びＭＯＳＦＥＴを形成するための全体フローを示している。このようにして製造されるＭＯＳトランジスタは、ここで説明されるように、ＭＯＳトランジスタを構築する既知の方法に対して利点を有し得る。
【００６３】
既知のＭＯＳトランジスタは、高濃度にドープされたソース／ドレイン領域をゲートから隔てるために使用されるスペーサを有している。スペーサの寸法は縦方向のポリシリコン寸法及びその他の処理パラメータに依存し、横方向にスケーリングされることができない。この実施形態に係るＭＯＳトランジスタは、ソース／ドレインとゲート領域とを隔てるためにリソグラフィを使用しており、この構造を横方向にスケーリング可能なものにする。
【００６４】
既知のＭＯＳトランジスタは、スペーサの下に低濃度にドープされたソース及びドレイン領域を有しており、これがソースの注入効率、又はトランジスタによって制御され得る最大電流を制限してしまっている。この実施形態に係るＭＯＳトランジスタは、ソース及びドレインの接合として連結領域を使用しており、この領域のドーピングが独立に制御されることを可能にする。
【００６５】
既知のＭＯＳトランジスタは対称なソース及びドレイン領域を有している。この実施形態は、ソース及びドレインのポリシリコンコンタクトをゲートから非対称に隔てることによって、非対称なソース及びドレイン接合が形成されることを可能にする。
【００６６】
既知のＭＯＳトランジスタは、ソース／ドレイン端子及びゲート端子まで異なるコンタクト深さを有している。すなわち、ソース／ドレイン端子へのコンタクトは直接的にシリコンに対してとられる一方で、ゲート端子へのコンタクトはソース／ドレイン接合より高い位置のポリシリコンに対してとられている。この実施形態に係るＭＯＳトランジスタは、全てのコンタクトホールをポリシリコンまでエッチングしており、これら全てのコンタクトホールの深さを同一に保っている。
【００６７】
既知のＭＯＳトランジスタは、浅いソース／ドレイン接合、及びこれら接合の頂部へのシリサイド形成によって課される制約のため、短チャネル性に関して妥協せざるを得なかった。この実施形態に係るＭＯＳトランジスタは、全ての接合に関してポリシリコンの頂部にシリサイドを配置することによって、この制約を排除している。また、シリコン内の浅いソース／ドレイン接合は、より低速であり且つより十分に制御され得るプロセスであるポリシリコンからのドーパント拡散によって形成される。
【００６８】
ＪＦＥＴ及びＭＯＳＦＥＴを構築するためのこの方法により、コンタクトホールのエッチングに先立って平坦な表面を存在させることが可能になる。この方法はまた、除去されるポリシリコンの量が制限されることを保証する。このことは、均一なプラズマエッチングを実現するために重要なことである。周知のように、シリコンウェハ上のポリシリコンパターンの密度のバラつきは、ポリシリコンのエッチングレートのバラつきの要因となる。この方法において、この問題は、ポリシリコンのパターン密度が従来のプロセス技術においてより遙かに高いことにより解決され得る。また、様々な接合へのコンタクトはポリシリコン層によって隔てられており、このことは、浅いソース及びドレイン接合の形成を極めて簡易なものにする。
【００６９】
図２５の工程群は更に図２６−３０に例示されている。
【００７０】
図２６は、分離領域２６１０、ＮＭＯＳトランジスタを形成するためのｐウェル２６０１、及びｎＪＦＥＴを形成するための更なるｐウェル２６０２の形成後のシリコンウェハの断面図を示している。ＰＭＯＳトランジスタ及びｐＪＦＥＴを形成するための対応するウェル構造も形成されているが、ここでは簡潔さのために省略されている。ＭＯＳトランジスタのためのシリコンへのＶｔ調整イオン注入が実行された後、ウェハ全体でゲート酸化が行われ、１０Åと１００Åとの間の範囲の適切な厚さを有するゲート誘電体層がウェハ上に成長される。これは、この図においては層２６２０として示されている。本発明の代替実施形態においては、ゲート誘電体は、例えばハフニウムシリケートや当業者に知られた同様の材料などの高誘電率材料を用いて形成される。
【００７１】
図２７は、後続工程が実行された後のウェハの断面図を示している。先ず、ゲート誘電体が、ウェットエッチング又は例えばプラズマエッチング等の好適技術によって、ＪＦＥＴのチャネルが形成されるべき領域から選択的に除去される。次に、ＪＦＥＴのチャネル２７１０がイオン注入によって形成される。チャネルの形成後、ウェハ上に多結晶材料の層２７２０が堆積される。ＪＦＥＴ及びＭＯＳトランジスタのゲート電極が適切なドーパントを用いてイオン注入される。ＮＭＯＳトランジスタ及びｐＪＦＥＴのゲート領域は、ヒ素、リン又はアンチモンでｎ型に高濃度ドープされる。ＰＭＯＳトランジスタ及びｎＪＦＥＴのゲート電極領域は、とりわけボロンであるｐ型ドーパントでイオン注入される。これらゲート電極領域は、１×１０１４／ｃｍ２から１×１０１６／ｃｍ２の範囲の高いドーパントドーズ量でイオン注入される。本発明の代替的な一実施形態は、ＭＯＳトランジスタ及びＪＦＥＴのゲート電極領域を形成するために多重注入工程を含む。ポリシリコン層全体にドーパントを分布させるためにウェハは加熱される。
【００７２】
ウェハ上にフォトマスクが配置され、図２８に示されているようにトランジスタのゲート電極を画成するようにポリシリコン層がエッチングされる。物体２８１０はＮＭＯＳトランジスタのゲート電極を形成し、物体２８２０はｎＪＦＥＴのゲート電極を形成する。ＮＭＯＳトランジスタのゲート電極はｎ型ポリシリコンで形成されており、ｎＪＦＥＴのゲートはｐ型ポリシリコンで形成されている。ゲートを画成した後、ポリシリコン表面からダメージを除去するために短い酸化サイクルが実行される。次に酸化物及び窒化物の層群が堆積され、ゲート電極に隣接するスペーサを形成するように異方性エッチングされる。スペーサ形成の終了時において、ウェハの断面は、両側をスペーサによって囲まれたゲート電極を示す。物体２８３０はゲートを囲むスペーサである。なお、ｎＪＦＥＴアイランド（物体２６０２）上のポリシリコンは、その下にエッチングを停止させるための酸化物層を有していない。従って、ポリシリコンのエッチングプロセスは、ポリシリコンをオーバーエッチングしてシリコン内までエッチングしないように、非常に注意深く行われなければならない。ポリシリコンをオーバーエッチングすることを防止するためのプロセス工程は上述されている。
【００７３】
図２９は、ＭＯＳトランジスタ及びＪＦＥＴのソース領域及びドレイン領域が形成された後のシリコンウェハの断面図を示している。このプロセス工程は、ＮＭＯＳトランジスタのライトリー・ドープト・ドレイン（ＬＤＤ）領域を形成することを有している。これは、ＮＭＯＳトランジスタ領域２６０１にｎ型ドーパントを選択的にイオン注入することによって行われる。この工程はまた、ドレイン及びソースの空乏領域が互いに接触して“パンチスルー”として知られる現象を引き起こすことを防止するために、逆極性（ｐ型）のドーパントを注入することを伴っている。この工程は、“アンチパンチスルー”インプラとして知られている。ＬＤＤ及びアンチパンチスルーのイオン注入は、完全に垂直から、垂直から６０％の傾きまでの範囲のウェハへの入射角で行われる。これらの領域は図２９において２９１０として示されている。ＪＦＥＴのチャネルとソース及びドレイン領域との間に低抵抗領域（連結部）を作り出すために、同様のプロセスが実行される。連結部２９２０はＪＦＥＴのゲートに隣接するように形成される。ＮＭＯＳトランジスタ及びｎＪＦＥＴの双方に対して、ソース及びドレイン領域はｎ型不純物のイオン注入によって形成される。ＮＭＯＳのソース及びドレイン端子を形成するためのｎ型イオン注入は十分に確立されたプロセスである。ｎＪＦＥＴの場合、ソース及びドレインのドーピング型はゲートのそれと逆である。ソース及びドレインの注入パラメータは、これらの端子を形成するために使用されるｎ型ドーパントがゲート領域の極性を反転させないことを確保するように調整される。ＪＦＥＴのゲートドーピングは、ｎ型又はｐ型ドーパントを１×１０１４／ｃｍ２から１×１０１６／ｃｍ２のドーズ量まで注入することによって高い濃度に維持される。注入エネルギーはポリシリコンの厚さに基づいて選定される。ＪＦＥＴのソース及びドレインのドーピングは、ゲートドーピングの反転が起こらないことを確保するためにゲートドーピングより低濃度に留められる。ＮＭＯＳトランジスタのソース及びドレイン領域はそれぞれ２９５０及び２９５２として示されており、ｎＪＦＥＴのソース及びドレインはそれぞれ２９５４及び２９５６として示されている。
【００７４】
図３０ａは、コンタクトホール及び金属接続が形成された後のシリコンウェハの断面図を示している。ソース及びドレインの形成に続いて、自己整合シリサイド形成が行われる。これは、例えばコバルト、ニッケル、チタン、白金などの金属の層を形成し、且つ、露出されたシリコン表面と金属が反応することを可能とするようにウェハを加熱して、シリサイド化合物を形成することによって行われる。使用されていない金属はウェット化学エッチングによって洗い落とされる。これに続いて、図３０ａに示されているように、ウェハ全体を覆う誘電体層として酸化物の層が６００℃未満の温度で堆積される。そして、この誘電体層内にコンタクトホール３０１０がエッチングされる。単一あるいは複数の層の金属合金がウェハを覆うように堆積され、フォトリソグラフィプロセスによってパターニングされる。それに続いて金属層のエッチングが行われ、物体３０２０として示されたトランジスタの相互接続が形成される。図３０ｂは、これらＮＭＯＳ及びｎＪＦＥＴのレイアウトを示している。ＮＭＯＳトランジスタのソース、ドレイン及びゲート領域は、３０５１、３０５０及び３０５４として示されている。それらそれぞれのコンタクトホールは、３０６０、３０６１及び３０６４として示されている。同様に、ｎＪＦＥＴのソース、ドレイン及びゲート領域は、物体３０５２、３０５３及び３０５５として示されており、それらのコンタクトホールはそれぞれ３０６２、３０６３及び３０６５として示されている。
【００７５】
典型的な実施形態は、ここで説明される多数の利点をもたらす。例えば、典型的な実施形態に従ってＭＯＳとの適合性が達成される。以下にて、ＮＦＥＴとＮＭＯＳとの比較例を示す。これは、酸化膜厚さＴＯＸが１０ÅのＭＯＳ、及び空乏層厚さＴｄｅｐｌｅｔｉｏｎが７２０ÅのＪＦＥＴ（それに対応して、１×１０１８／ｃｍ２のチャネルドーピングを有する）に基づくものである。これは、表３に示されるように、入力キャパシタンス及び関連する性能諸元に有意差を生じさせる。
【００７６】
【表３】
2009518870.tif 000005
【００７７】
ゲート領域は、ゲート電極領域からドープされた或る不純物濃度を有し得る。
【００７８】
ＪＦＥＴ構造は、ＭＯＳ構造を製造することと比較して少ない処理工程で製造されることが可能である。ゲート誘電体の排除に加え、ＪＦＥＴのゲートは、ポリシリコンからドーパントを拡散させることによって製造されることができる。単一の臨界マスク工程と簡易化されたコンタクトホールエッチング処理（すなわち、同一高さまで下げること）とを用いて、プロセスの複雑さが緩和される。さらに、ここで開示されたＪＦＥＴデバイスには、ＣＭＯＳ用に開発された高電子移動度化技術（例えば、歪み格子）を適用することができる。
【００７９】
典型的な実施形態において、空乏層の厚さは第２電圧の印加中に約１００Åから約３０００Åの間とし得る。ゲート領域は約４５ｎｍの線幅を有し得る。
【００８０】
典型的な一実施形態において、ｎ型のチャネル領域を有する第１のＪＥＦＴが、ｐ型のチャネル領域を有する第２のＪＦＥＴに隣接して配置され得る。図３１は、図３ｂ及び５にて具体的に示され且つ説明されたＪＦＥＴデバイスを２つ隣接させて構成された、典型的な相補型ＦＥＴ（ＣＦＥＴ）を示している。図３１は、２つの隣接するＪＦＥＴデバイスを例示しており、一方はｎ型チャネルを有しており、他方はｐ型チャネルを有している。
【００８１】
例えば、静的論理ゲート、動的論理ゲート、パス論理ゲート及びメモリなど、現在、様々なデバイスがＣＭＯＳ技術を利用している。これらのデバイスは、ここで開示されたＪＦＥＴ技術を組み込むことによって製造されることができる。ＪＦＥＴは、これに限られないが例えばＳＲＡＭ等のメモリデバイスを含む如何なる数の回路及び／又はデバイスにも組み込まれ得る。
【００８２】
図３２は、H.B.Bakogluの博士論文（スタンフォード大学、1986年、pp.43-46）に記載された、ＪＦＥＴを用いて構成された典型的なリピータ挿入に伴う伝搬遅延をモデル化するための等価回路を示している。
【００８３】
一般的に、対応するＣＭＯＳと比較して低い接合キャパシタンスを有するＪＦＥＴデバイスは、伝搬遅延を低減させることが可能である。伝搬遅延Ｔｄは：
【００８４】
【数１】
2009518870.tif 000006
から計算され得る。そして、ｄＴｄ／ｄｈ＝０、且つｄＴｄ／ｄｋ＝０と設定することにより：
【００８５】
【数２】
2009518870.tif 000007
が得られる。言い換えると、ＣＦＥＴのＲ０Ｃ０値は、伝搬遅延において約１／１０又は約１／３への減少を見せる。
【００８６】
図３３及び３４は、ＣＦＥＴ及びＣＭＯＳの双方に関する秒単位での伝搬遅延を、ラインセグメント数ｋ及びバッファセグメント数の関数として例示している。
【００８７】
【数３】
2009518870.tif 000008
と仮定し、このｋ及びｈの式を、電力（Ｐｏｗｅｒ）を記述する式に代入することにより：
【００８８】
【数４】
2009518870.tif 000009
が得られる。故に、ｋ及びｈの最適値において、電力はＣｉｎｔのみの関数となる。言い換えると、電力はＣ０には依存しない。上述の式もまた、先述のH.B.Bakogluの博士論文（スタンフォード大学、1986年、pp.43-46）に記載されている。なお、参照することにより、この文献の全体がここに組み込まれる。
【００８９】
【表４】
2009518870.tif 000010
【００９０】
表４は、図３２のリピータに使用されるＣＭＯＳデバイスと対比させて、ＣＦＥＴデバイスの典型的なパラメータを例示している。
【００９１】
リピータチェーン内に複数のＪＦＥＴデバイスが配置される代替的な実施形態において、伝搬遅延はリクエスタチェーン内のデバイス数に反比例する。一例において、伝搬遅延は２０ｎｓより小さくなり得る。この特徴は図３３のグラフに例示されている。
【００９２】
上述のＪＦＥＴデバイスの代替的な実施形態において、チャネル領域は、少なくとも１つの、歪み材料の層を含んでいてもよい。例えば、歪み材料は歪みシリコンとし得る。
【００９３】
半導体基板は、Ｓｉ、ＧａＡｓ、ＩｎＰ又は何らかのＩＩＩ−Ｖ材料のうちの、少なくとも１つから形成されることができる。
【００９４】
上述のＮＦＥＴデバイスの利点は、図３５及び３６に例示されるように、対応するＮＭＯＳと比較してリーク電流が低減されることである。全リーク電流は、成分：サブスレッショルド電流（Ｉｓｕｂ）、ゲート電流（Ｉｇ）、及び接合トンネル電流（Ｉｔ）、の合計である。
【００９５】
ここで説明されたトランジスタは、例えば、典型的な仕様として：
・電力＝０．１Ｗ（待機時）／５Ｗ（アクティブ時）
・チップ面積＝１ｃｍ２
・ゲート数＝１００Ｍ
・クロック＝１ＧＨｚ
・１０％のゲートが常時アクティブ
・ゲート当たりの電力＝５００ｎＷ
・動作電力として電力の５０％を消費
・動作電力＝２５０ｎＷ＝１／２・ＣＶ２
を有する次世代電話／ＰＤＡ送受信器に好ましいものとなり得る。ＣＭＯＳデバイスを用いて送受信器を製造する場合、（最先端の）典型的な特性としてＶｄｄ＝１．０Ｖ、Ｃ＝０．５ｆＦ／ゲート、及びＣゲート＝１．５ｆＦ／μｍを伴う。それに対し、ＣＦＥＴを用いて送受信器を製造する場合、（最先端の）典型的な特性としてＶｄｄ＝０．５Ｖ、Ｃ＝２．０ｆＦ／ゲート、及びＣゲート＝０．０６ｆＦ／μｍを実現し得る。
【００９６】
次世代送受信器の典型的なパラメータを例示すると：
・チップ面積＝１ｃｍ２
・ゲート数＝１００Ｍ
・クロック＝１ＧＨｚ
・１０％のゲートが常時アクティブ
−  ｆはクロック周波数、Ｎはゲート総数、ａはアクティブ率として、動作電力＝１／２・ＣＶ２・ｆ・Ｎ・ａ
・Ｃトータル／ゲート＝３・Ｃｏ＋８・Ｈ・Ｃｉｎｔ
−  Ｈはセル高さ（２０Ｆ、特徴サイズ）
−  Ｃｏは入力ゲートキャパシタンス
−  Ｃｉｎｔは配線キャパシタンス／μｍ（０．１５ｆＦ／μｍ）
である。１ゲートが１μｍ２を占有し、特徴サイズ＝０．０４５ｎｍであり、且つセル高さＨ＝２２Ｆの場合、ここで説明されたＪＦＥＴを用いて構成された１００Ｍゲートは１ｃｍ２を占有する。これらのパラメータを適用すると、Ｖｄｄ＝１．０Ｖ、Ｃトータル＝４．７９ｆＦのＣＭＯＳチップは２４．０Ｗの電力を消費する。それに対し、Ｖｄｄ＝０．５Ｖ、Ｃトータル＝１．６３ｆＦの上述のＪＦＥＴチップは２．０Ｗの電力を消費する。すなわち、ＪＦＥＴチップは消費電力を１／１０に低減させる。この有利な特性は、一層低い電力消費、小さいチップ／パッケージ温度影響、及び低いリーク電流をもたらし得る。
【００９７】
図３７及び３８に例示されるように、ＣＭＯＳデバイスの場合、主な焦点は、電力消費ではなく面積を最小にしながら、性能が向上されたデバイスを製造することである。しかしながら、ＪＦＥＴデバイスの主な焦点は、性能の向上及び面積の最小化を維持しながら、電力消費を低減することを含む。
【００９８】
当業者に認識されるように、本発明は、その精神又は本質的な特徴を逸脱することなく、その他の具体的な形態にて具現化されることも可能である。故に、ここで開示された実施形態は、あらゆる点で、限定的ではなく例示的と見なされるものである。本発明の範囲は、以上の説明ではなく添付の請求項によって指し示され、本発明の意味、範囲及び均等物に入る全ての変更は本発明に包含されるものである。
【図面の簡単な説明】
【００９９】
【図１】相補型ＪＦＥＴインバータを例示する図である。
【図２ａ】ウェルがソースに結合された相補型ＪＦＥＴインバータを示す図である。
【図２ｂ】ウェルがゲートに結合された相補型ＪＦＥＴインバータを示す図である。
【図２ｃ】ウェルが外部パッドに結合された相補型ＪＦＥＴインバータを示す図である。
【図３ａ】ＪＦＥＴのレイアウトを示す図である。
【図３ｂ】図３ａに対応するポリゲートＪＦＥＴを示す断面図である。
【図３ｃ】ゲート及びチャネルを通して見たときのＪＦＥＴのドーピングプロファイルを示すグラフである。
【図４】従来のＭＯＳＦＥＴに似たポリゲートＪＦＥＴを示す断面図である。
【図５】全てのコンタクトがポリシリコンによって形成されたポリゲート・プレーナ型ＪＦＥＴを示す断面図である。
【図６】チャネル領域がエピタキシャル成長されたポリゲート・プレーナ型ＪＦＥＴを示す断面図である。
【図７】チャネル領域がエピタキシャル成長され、且つ多結晶半導体合金ゲートが炭素、シリコン及びゲルマニウムを有する、ポリゲート・プレーナ型ＪＦＥＴを示す断面図である。
【図８】従来のｎチャネルＪＦＥＴを示す断面図である。
【図９】図５に示された相補型ＪＦＥＴ構造を構築する方法を示すフローチャートである。このフローチャートの各工程は更に図１０−２０にて例示されている。
【図１０】分離領域の形成後のシリコンウェハを示す断面図である。
【図１１】ｎウェル及びｐウェルの形成後のシリコンウェハを示す断面図である。
【図１２ａ】ｎＪＦＥＴのチャネル領域の形成後のシリコンウェハを示す断面図である。
【図１２ｂ】ｐＪＦＥＴのチャネル領域の形成後のシリコンウェハを示す断面図である。
【図１３】ポリシリコン堆積及びポリシリコンの選択ドーピング後のシリコンウェハを示す断面図である。
【図１４】ポリシリコン層上への保護被膜の堆積後のシリコンウェハを示す断面図である。
【図１５】リソグラフィ及びエッチングによるポリシリコンの画成後のシリコンウェハを示す断面図である。
【図１６ａ】ｐチャネルＪＦＥＴのゲートとドレイン／ソースとの間の連結領域をドーピングした後のシリコンウェハを示す断面図である。
【図１６ｂ】ｎチャネルＪＦＥＴのゲートとドレイン／ソースとの間の連結領域をドーピングした後のシリコンウェハを示す断面図である。
【図１７】ポリシリコン構造間の空所を充填し、且つ平坦化を実行した後のシリコンウェハを示す断面図である。
【図１８】露出されたポリシリコン表面への自己整合シリサイドの形成後のシリコンウェハを示す断面図である。
【図１９】ポリシリコン上への誘電体層の堆積、及びそれに続くコンタクトホールのエッチング後のシリコンウェハを示す断面図である。
【図２０】金属の堆積及び画成後のシリコンウェハを示す断面図である。
【図２１】図２１−２４は、図９から適応されたプロセスを用いてのＭＯＳトランジスタの形成を説明する図であり、図２１は、分離領域、ウェル構造、閾値注入及びゲート誘電体の形成後のシリコンウェハを示す断面図である。ゲート誘電体が成長され、ＭＯＳゲート領域を取り囲む領域を除いてウェハからエッチングされている。
【図２２】ポリシリコンの堆積、ポリシリコンのドーピング、及びポリシリコンの頂部上への保護層の形成後のシリコンウェハを示す断面図である。
【図２３】ポリシリコンの画成後のシリコンウェハを示す断面図である。
【図２４】イオン注入によってゲートとソース／ドレインとの間に連結領域が形成された後のシリコンウェハを示す断面図である。
【図２５】同一ウェハ上にＪＦＥＴ及びＭＯＳＦＥＴを形成するための全体フローを示す図である。各工程は更に図２６−３０にて例示されている。
【図２６】ｎウェル及びｐウェルが形成された後のシリコンウェハを示す断面図である。
【図２７】ＪＦＥＴのチャネルが形成された後のシリコンウェハを示す断面図である。
【図２８】ＭＯＳのチャネルが形成された後のシリコンウェハを示す断面図である。
【図２９】ＭＯＳ及びＪＦＥＴのソース領域及びドレイン領域が形成された後のシリコンウェハを示す断面図である。
【図３０ａ】コンタクトホール及び金属接続が形成された後のシリコンウェハを示す断面図である。
【図３０ｂ】コンタクトホール及び金属接続が形成された後のＮＭＯＳ及びｎＪＦＥＴのレイアウトを示す図である。
【図３１】典型的な相補型ポリＦＥＴ、すなわち、ＣＦＥＴを示す図である。
【図３２】ここで開示される典型的な一実施形態に従ったトランジスタを用いて構成されたリピータ挿入に関する典型的な伝搬遅延を示す図である。
【図３３】典型的な一実施形態に従って構成された典型的なＣＦＥＴに関する典型的な遅延及び電力を、ＣＭＯＳと対比させて示す図である。
【図３４】バッファセグメント（幅）に対するＣＦＥＴの典型的な伝搬遅延を、ＣＭＯＳと対比させて示す図である。
【図３５】ＪＦＥＴとＭＯＳとのサブスレッショルド導通を比較する図である。
【図３６ａ】ＮＦＥＴにおけるゲート電流を示す図である。
【図３６ｂ】図３６ａのＮＦＥＴとの比較のために、ＮＭＯＳにおけるゲート電流を示す図である。
【図３７】ＣＭＯＳに関する典型的な性能指数を示す図である。
【図３８】ここで開示される典型的な実施形態に従って構成されたトランジスタに関する典型的な性能指数を示す図である。
【図１】
2009518870.tif 000011
【図２ａ】
2009518870.tif 000012
【図２ｂ】
2009518870.tif 000013
【図２ｃ】
2009518870.tif 000014
【図３ａ】
2009518870.tif 000015
【図３ｂ】
2009518870.tif 000016
【図３ｃ】
2009518870.tif 000017
【図４】
2009518870.tif 000018
【図５】
2009518870.tif 000019
【図６】
2009518870.tif 000020
【図７】
2009518870.tif 000021
【図８】
2009518870.tif 000022
【図９】
2009518870.tif 000023
【図１０】
2009518870.tif 000024
【図１１】
2009518870.tif 000025
【図１２ａ】
2009518870.tif 000026
【図１２ｂ】
2009518870.tif 000027
【図１３】
2009518870.tif 000028
【図１４】
2009518870.tif 000029
【図１５】
2009518870.tif 000030
【図１６ａ】
2009518870.tif 000031
【図１６ｂ】
2009518870.tif 000032
【図１７】
2009518870.tif 000033
【図１８】
2009518870.tif 000034
【図１９】
2009518870.tif 000035
【図２０】
2009518870.tif 000036
【図２１】
2009518870.tif 000037
【図２２】
2009518870.tif 000038
【図２３】
2009518870.tif 000039
【図２４】
2009518870.tif 000040
【図２５】
2009518870.tif 000041
【図２６】
2009518870.tif 000042
【図２７】
2009518870.tif 000043
【図２８】
2009518870.tif 000044
【図２９】
2009518870.tif 000045
【図３０ａ】
2009518870.tif 000046
【図３０ｂ】
2009518870.tif 000047
【図３１】
2009518870.tif 000048
【図３２】
2009518870.tif 000049
【図３３】
2009518870.tif 000050
【図３４】
2009518870.tif 000051
【図３５】
2009518870.tif 000052
【図３６ａ】
2009518870.tif 000053
【図３６ｂ】
2009518870.tif 000054
【図３７】
2009518870.tif 000055
【図３８】
2009518870.tif 000056
【国際調査報告】
2009518870.tif 000057