(57)【要約】【課題】  帯電損傷からＨＯＴ回路内のデバイスを保護するための新しい保護スキームを提供すること。【解決手段】  チップが、半導体基板（５）の下にあるバルク領域（１８）と導電的に連通している基板の第１の領域（２４）内に配置されたバルク・デバイス（２０）を有するＣＭＯＳ構造体を含み、第１の領域（２４）及びバルク領域（２０）は、第１の結晶配向を有する。ＳＯＩデバイス（１０）は、埋込み誘電体層（１６）によって基板のバルク領域から分離された半導体オン・インシュレータ（「ＳＯＩ」）層（１４）内に配置され、ＳＯＩ層は、第１の結晶配向とは異なる結晶配向を有する。一例において、バルク・デバイスは、ｐ型電界効果トランジスタ（「ＰＦＥＴ」）を含み、ＳＯＩデバイスは、ｎ型電界効果トランジスタ（「ＮＦＥＴ」）デバイスを含む。代替的に、バルク・デバイスはＮＦＥＴを含むことができ、ＳＯＩデバイスはＰＦＥＴを含むことができる。ＳＯＩデバイスがバルク・デバイスのゲート導体（２１）と導電的に連通しているゲート導体（１１）を有するとき、バルク領域と逆バイアスがかかった状態で導電的に連通しているダイオードの存在を除いて、ＳＯＩデバイスに帯電損傷が生じることがある。ダイオードは、ゲート導体上の電圧、或いはＳＯＩデバイスのソース又はドレイン領域上の電圧のいずれかがダイオードの破壊電圧を超えたとき、放電電流をバルク領域に伝えるように動作可能である。【選択図】      図３
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【特許請求の範囲】
【請求項１】
ハイブリッド相補型金属酸化膜半導体（「ＣＭＯＳ」）構造体を含むチップであって、
半導体基板（５０）の下にあるバルク領域（１８）と導電的に連通している前記基板の第１の領域（２４）内に配置されたバルク・デバイス（２０）であって、前記第１の領域及び前記バルク領域は第１の結晶配向を有し、前記バルク・デバイスは前記第１の領域の上にある第１のゲート導体（２１）をさらに含む、バルク・デバイス（２０）と、
埋込み誘電体層（１６）によって前記基板の前記バルク領域から分離された半導体オン・インシュレータ（「ＳＯＩ」）層（１４）内に配置されたＳＯＩデバイス（１０）であって、前記ＳＯＩ層は前記第１の結晶配向とは異なる第２の結晶配向を有し、前記ＳＯＩデバイスは前記基板の前記ＳＯＩ層の上にある第２のゲート導体（１１）を含む、ＳＯＩデバイス（１０）と、
前記バルク領域と導電的に連通している前記基板の第２の領域（７２）内に配置された第１のダイオード（６０）であって、前記第１のダイオードは、少なくとも前記第１のゲート導体と導電的に連通しているカソード（６２）と、前記バルク領域と導電的に連通しているアノード（６４）と、それを超えると前記第１のダイオードが高導電性になる破壊電圧とを有し、前記第１のダイオードは、前記第１のゲート導体上の電圧が前記破壊電圧を超えたときに放電電流を前記バルク領域に伝えるように動作可能になる、第１のダイオード（６０）と、
前記バルク領域と導電的に連通している前記基板の第３の領域内に配置された第２のダイオード（８０）であって、前記第２のダイオードは、少なくとも前記ＳＯＩデバイスのソース領域又はドレイン領域（１９）の少なくとも一方と導電的に連通しているカソード（８６）と、前記バルク領域と導電的に連通しているアノード（８４）と、それを超えると前記第２のダイオードが高導電性になる破壊電圧とを有し、前記第２のダイオードは、前記ソース領域又は前記ドレイン領域の前記少なくとも一方の電圧が前記破壊電圧を超えたときに放電電流を前記バルク領域に伝えるように動作可能になる、第２のダイオードと
を備えるチップ。
【請求項２】
前記バルク・デバイスはｐ型電界効果トランジスタ（「ＰＦＥＴ」）を含み、前記ＳＯＩデバイスはｎ型電界効果トランジスタ（「ＮＦＥＴ」）を含み、前記チップは、前記第２のゲート導体層の上方に設けられたより高い金属配線パターン（Ｍ２、Ｍ３）をさらに備え、前記第２のゲート導体層は、前記より高い金属配線パターンを通して前記第１のゲート導体と導電的に連通している、請求項１に記載のチップ。
【請求項３】
前記第１のゲート導体及び前記第２のゲート導体は、前記基板の主面（５２）の上に延びる切れ目のない一体のゲート導体（３１）の部分である、請求項１に記載のチップ。
【請求項４】
前記ＮＦＥＴの前記結晶配向は＜００１＞であり、前記ＰＦＥＴの前記結晶配向は＜１１０＞である、請求項２に記載のチップ。
【請求項５】
前記第１のダイオードの前記カソードは、前記第１のダイオードの前記アノードの垂直方向上方にあり、前記第２のダイオードの前記カソードは、前記第２のダイオードの前記アノードの垂直方向上方にある、請求項１に記載のチップ。
【請求項６】
前記バルク・デバイスのソース領域（１２）又は前記バルク・デバイスのドレイン領域の一方を、前記ＳＯＩデバイスのソース領域又は前記ＳＯＩデバイスのドレイン領域の一方に導電的に接続する第１の導電性ライン（４６）をさらに備える、請求項５に記載のチップ。
【請求項７】
前記第１のゲート導体と前記第１のダイオードの前記カソードとの間の導電性経路は第２の導電性ライン（６６）を含み、前記第２の導電性ラインは、前記第１のゲート導体よりも前記半導体基板の主面（５２）よりも高い高さに配置される、請求項６に記載のチップ。
【請求項８】
前記ソース領域又は前記ドレイン領域の前記少なくとも一方と前記第２のダイオードの前記カソードとの間の導電性経路は第３の導電性ライン（９０）を含み、前記第３の導電性ラインは、前記第２及び第３の導電性ラインよりも前記半導体基板の前記主面よりも高い高さに配置される、請求項７に記載のチップ。
【請求項９】
相補型金属酸化膜半導体（「ＣＭＯＳ」）構造体を製造する方法であって、
半導体基板（５０）の下にあるバルク領域（１８）と導電的に連通している前記基板の第１の領域（２４）内のソースドレイン導電性経路（２２）と、前記第１の領域の上にある第１のゲート導体（２１）とを有するバルク・デバイス（２０）を形成するステップであって、前記第１の領域及び前記バルク領域は第１の結晶配向を有する、ステップと、
埋込み誘電体領域（１６）によって前記基板の前記バルク領域から分離された半導体オン・インシュレータ（「ＳＯＩ」）層（１４）内に、ソースドレイン導電性経路（１２）を有するＳＯＩデバイス（１０）を形成するステップであって、前記ＳＯＩデバイスは前記ＳＯＩ層の上にある第２のゲート導体（１１）を含み、前記ＳＯＩ層は前記第１の結晶配向とは異なる第２の結晶配向を有する、ステップと、
前記バルク領域と導電的に連通している前記基板の第２の領域（７２）内に第１のダイオード（６０）を形成するステップであって、前記第１のダイオードは、それを超えると前記第１のダイオードが高導電性になる破壊電圧を有する、ステップと、
逆バイアスがかかった配向の前記第１のダイオードを少なくとも前記第１のゲート導体に導電的に接続し、前記破壊電圧を超える前記ゲート導体上の電圧が、前記第１のダイオードを通して前記基板の前記バルク領域に放電されるようにする、ステップと、
前記バルク領域と導電的に連通している前記基板の第３の領域内に第２のダイオード（８０）を形成するステップであって、前記第２のダイオードは、それを超えると前記第２のダイオードが高導電性になる破壊電圧を有する、ステップと、
逆バイアスがかかった配向の前記第２のダイオードを前記ＳＯＩデバイスのソース領域又はドレイン領域の少なくとも一方に導電的に接続し、前記第２のダイオードの前記破壊電圧を超える第３のアノード（８４）上の電圧が、前記第２のダイオードを通して前記基板の前記バルク領域に放電されるようにする、ステップと
を含む方法。
【請求項１０】
前記バルク・デバイスはｐ型電界効果トランジスタ（「ＰＦＥＴ」）を含み、前記ＳＯＩデバイスはｎ型電界効果トランジスタ（「ＮＦＥＴ」）を含む、請求項９に記載の方法。
【請求項１１】
前記ソースドレイン導電性経路内の前記ＳＯＩデバイスの前記結晶配向は＜００１＞であり、前記ソースドレイン導電性経路内の前記バルク・デバイスの前記結晶配向は＜１１０＞である、請求項９に記載の方法。
【請求項１２】
前記第１のダイオードを前記第１のゲート導体に導電的に接続する前記ステップ、及び、前記第２のダイオードを前記ソース領域又は前記ドレイン領域の前記少なくとも一方に導電的に接続する前記ステップを行った後、前記ＰＦＥＴの前記ドレイン領域を前記ＮＦＥＴの前記ドレイン領域に導電的に接続するステップをさらに含む、請求項９に記載の方法。
【請求項１３】
前記第１のダイオードを前記第１のノードに導電的に接続する前記ステップは、前記半導体基板の前記第１、第２及び第３の領域の主面（５２）から第１の高さに第１の金属層をパターン形成することによって行なわれ、前記バルク・デバイスの前記ドレイン領域を前記ＳＯＩデバイスの前記ドレイン領域に導電的に接続する前記ステップは、前記第１の高さよりも高い前記主面からの高さにｉ番目の金属層をパターン形成することによって行なわれる、請求項１２に記載の方法。
【請求項１４】
前記導電的に接続された第１及び第２のダイオードは、前記ｉ番目の金属層を形成する前記ステップ中に、プロセス誘起の帯電に起因する損傷から前記バルク・デバイス及び前記ＳＯＩデバイスを保護する、請求項１３に記載の方法。
【請求項１５】
前記ｉ番目の金属層をパターン形成する前記ステップは、誘電体層を堆積するステップと、前記誘電体層内に開口部を形成するステップと、次いで、前記開口部内に前記金属層を堆積するステップとを含み、前記誘電体層を堆積する前記ステップ、前記誘電体層をパターン形成する前記ステップ、前記金属層を堆積する前記ステップの少なくとも１つが、前記バルク・デバイス及び前記ＳＯＩデバイスの１つ又は複数の少なくとも部分を静電気的に帯電させる、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より具体的には、特に集積回路の製造中の帯電損傷（charging damage）に対する保護のための構造体及び方法に関する。
【背景技術】
【０００２】
集積回路の性能の向上は、とどまるところのない集積回路設計の目標である。相補型金属酸化膜半導体（「ＣＭＯＳ」）回路は、ｎ型電界効果トランジスタ（「ＮＦＥＴ」）及びｐ型電界効果トランジスタ（「ＰＦＥＴ」）の両方を利用する。ＮＦＥＴ及びＰＦＥＴが異なる方法で動作するため、ＮＦＥＴ及びＰＦＥＴが動作する条件を各々の型のトランジスタの固有の必要性に特に合わせたとき、ＣＭＯＳ回路における性能が最も改善される。
【０００３】
ハイブリッド配向技術（「ＨＯＴ」）は、ＮＦＥＴが半導体基板のある結晶配向と位置合わせされた長手方向を有し、ＰＦＥＴが基板の異なる結晶配向と位置合わせされた長手方向を有する、ＣＭＯＳ回路の製造方法を言う。その結晶配向における電子移動度がより大きいため、長手方向（チャネル領域の長さの方向）が＜００１＞結晶配向に従って配向されたとき、ＮＦＥＴにおいてより高いオン電流及びより速いスイッチングを達成することができる。さらに、その結晶配向における正孔移動度がより大きいため、長手方向が＜１１０＞結晶配向に従って配向されたとき、ＰＦＥＴにおいてより高いオン電流及びより速いスイッチングを達成することができる。残念なことに、単にＮＦＥＴ及びＰＦＥＴを半導体基板の上面すなわち主面に対して平行な異なる水平方向に配置することによって、ＮＦＥＴ及びＰＦＥＴの長手方向をこれらの異なる結晶方向と位置合わせすることはできない。＜００１＞結晶配向は、＜１１０＞結晶配向が走る面に対して斜めに配向される。従って、異なる結晶配向を有する半導体基板の領域を形成し、これらの異なる領域内にＮＦＥＴ及びＰＦＥＴを製造することによってしか、これらの異なる結晶配向を有するトランジスタを達成することができない。
【０００４】
結合された半導体オン・インシュレータ（「ＳＯＩ」）及びエピタキシャル成長技術を用いて、異なる結晶配向を有する基板の主面に半導体領域を提供することが可能である。しかしながら、エピタキシャル領域を通してＳＯＩトランジスタ領域をバルク半導体基板領域に導電的に接続する際に、新しい問題が生じる。これらの問題には、製造中に静電破壊（electrostatic discharge damage）の影響をより受けやすいことが含まれる。
【０００５】
プラズマ・エッチング及び堆積のような半導体集積回路の製造に用いられる特定のプロセスにより、このような回路の金属又は他の導体構造体上に静電荷が蓄積されることがある。保護されない場合、誘電体構造体の両端にかかる過度の高電圧によって、特定の半導体デバイス、特に薄い誘電体構造体を含むものに損傷を受けることがある。特に、電界効果トランジスタのゲート導体又は半導体領域に印加された高電圧により、ＮＦＥＴ及びＰＦＥＴのゲート誘電体層が破壊され、これらが動作不能になることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ハイブリッド配向技術（「ＨＯＴ」）は、同じ回路内で、例えばトランジスタのようなバルク・デバイス及びＳＯＩデバイスの両方を使用する。ＨＯＴは、バルク・デバイスだけ又はＳＯＩデバイスだけを用いることによって個々の回路を実装する従来の技術とは対照的である。従来より、バルク・デバイスは、プロセス誘起の帯電損傷からダイオードを保護することを必要とするが、ＳＯＩデバイスは、本質的に頑丈であり、如何なる保護も必要としない。幾つかの回路設計において、バルク・デバイス及びＳＯＩデバイスは端子を共有し、帯電損傷が生じる新しい状況を引き起こしている。これらの理由によって、帯電損傷からＨＯＴ回路内のデバイスを保護するための新しい保護スキームが必要になる。
【課題を解決するための手段】
【０００７】
本発明の実施形態において、ハイブリッド配向の相補型金属酸化膜半導体（「ＣＭＯＳ」）構造体を含むチップが提供される。ＣＭＯＳ構造体において、バルク・デバイスが、半導体基板の下にあるバルク領域と導電的に連通している基板の第１の領域内に配置され、そこで、第１の領域及びバルク領域は第１の結晶配向を有し、バルク・デバイスは第１の領域の上にある第１のゲート導体をさらに含む。ＳＯＩデバイスは、埋込み誘電体層によって基板のバルク領域から分離された半導体オン・インシュレータ（「ＳＯＩ」）層内に配置される。ＳＯＩ層は、第１の結晶配向とは異なる第２の結晶配向を有し、ＳＯＩデバイスは、基板のＳＯＩ層の上にある第２のゲート導体を含む。本発明の１つの好ましい実施形態において、第２のゲート導体は、第１のゲート導体と導電的に連通している。
【０００８】
ＣＭＯＳ構造体は、バルク領域と導電的に連通している基板の第２の領域内に配置された第１のダイオードをさらに含む。第１のダイオードは、少なくとも第１のゲート導体と導電的に連通しているカソードと、基板のバルク領域と導電的に連通しているアノードとを有する。第１のダイオードは、それを超えると第１のダイオードが高導電性になる破壊電圧を有し、第１のゲート導体上の電圧が破壊電圧を超えたとき、第１のダイオードは、放電電流をバルク領域に伝えるように動作可能である。第２のダイオードは、バルク領域と導電的に連通している基板の第３の領域内に配置される。第２のダイオードは、ＳＯＩデバイスのソース領域又はドレイン領域と導電的に連通しているカソードを有する。第２のダイオードは、ＳＯＩデバイスのソース領域又はドレイン領域上の電圧が破壊電圧を超えたとき、放電電流をバルク領域に伝えるように動作可能である。
【０００９】
一例において、バルク・デバイスはｐ型電界効果トランジスタ（「ＰＦＥＴ」）を含み、ＳＯＩデバイスはｎ型電界効果トランジスタ（「ＮＦＥＴ」）デバイスを含む。代替的に、バルク・デバイスがＮＦＥＴを含み、ＳＯＩデバイスがＰＦＥＴを含むことも可能である。ＳＯＩデバイスは、バルク・デバイスのゲート導体と導電的に連通しているゲート導体を有することができる。このような場合、これらを保護するためのダイオードがない場合、バルク・デバイス及びＳＯＩデバイスに帯電損傷が生じることがある。
【発明を実施するための最良の形態】
【００１０】
従って、製造中、ハイブリッド配向技術（「ＨＯＴ」）のチップのトランジスタを帯電損傷から保護する、本発明の実施形態がここに提供される。ＨＯＴチップ内にＣＭＯＳ論理回路が実装されたとき、ＮＦＥＴは、基板内の半導体材料の例えば＜００１＞配向などの１つの結晶配向と位置合わせされ、ＰＦＥＴは、半導体材料の例えば＜１１０＞結晶配向などの異なる結晶配向と位置合わせされる。このような基板は、例証として、ＮＦＥＴが設けられる、＜００１＞配向を有する基板の主面の半導体オン・インシュレータ（「ＳＯＩ」）層と、ＰＦＥＴが設けられる基板の主面の＜１１０＞結晶配向を有するエピタキシャル領域とを含み、＜１１０＞配向領域は、＜１１０＞結晶配向を有する基板のバルク領域と接触している。代替的に、別の構成において、＜１１０＞結晶配向を有するＰＦＥＴが、基板の主面のＳＯＩ層内に設けられ、＜００１＞結晶配向を有するＮＦＥＴが、＜００１＞結晶配向のバルク領域と接触している基板の主面のエピタキシャル領域内に設けられる。ＰＦＥＴ及びＮＦＥＴが上述のものとは異なる結晶配向を有する他の構成も可能である。いずれにせよ、ＨＯＴ回路は、少なくとも１つの「バルク・デバイス」及び少なくとも１つの「ＳＯＩデバイス」を含む。「バルク・デバイス」とは、デバイスのボディがバルク半導体領域と導電的に連通した状態で配置される、例えばＰＦＥＴ又はＮＦＥＴのようなデバイスを意味する。「ＳＯＩデバイス」とは、バルク半導体領域から少なくとも実質的に導電的に分離された基板のＳＯＩ層内に配置されたボディを有する、例えばＰＦＥＴ又はＮＦＥＴのようなデバイスを意味する。
【００１１】
説明のために、ここで、バルク・デバイスがＰＦＥＴであり、ＳＯＩデバイスがＮＦＥＴである、上記の例を説明する。このような例において、ＰＦＥＴは、基板のバルク半導体領域と導電的に連通しているエピタキシャル層内に配置されたオン電流導電性経路を有する。対照的に、ＮＦＥＴは、バルク半導体領域から少なくとも実質的に導電的に分離されたＳＯＩ層内に配置されたオン電流導電性経路を有する。これらの異なる結晶配向を有する基板の表面に異なる領域を有する基板を形成するために、主面に露出した＜１１０＞結晶配向を有するバルク半導体領域を有する半導体基板から開始する。その基板は、＜００１＞結晶配向を有する別の基板と接合され、次に、研削又は切断などによって処理され、ＳＯＩ基板を形成する。結果として得られるＳＯＩ基板は、＜１１０＞結晶配向を有するバルク半導体領域の上を覆う、主面に露出した＜００１＞結晶配向を有するＳＯＩ層を有し、ＳＯＩ層は、例えば、埋込み酸化物（「ＢＯＸ」）層などの埋込み誘電体層によってバルク領域から分離される。続いて、ＳＯＩ層及びＢＯＸ層を通って延びる開口部が形成され、下にあるバルク半導体領域の一部を露出させる。次に、バルク半導体領域の露出された部分上に、＜１１０＞結晶配向を有するエピタキシャル半導体層が成長される。基板の主面において、エピタキシャル成長された半導体層及びＳＯＩ層の露出面を互いに対して平坦化されるように、基板を平坦化するための更なる処理を行なうことが好ましい。
【００１２】
バルク領域に接続された、露出されたエピタキシャル成長された領域を有する変更されたＳＯＩ基板から、次に、処理を行ない、異なる結晶配向を有する基板の表面の領域内にＮＦＥＴ及びＰＦＥＴを形成することができる。
【００１３】
従って、本発明の実施形態に従って製造されたチップにおいて、ハイブリッド配向の相補型金属酸化膜半導体（「ＣＭＯＳ」）構造体が、半導体基板の下にあるバルク領域と導電的に連通している基板の第１の領域内に配置されたＰＦＥＴを含み、第１の領域及びバルク領域は第１の結晶配向を有し、ＰＦＥＴは、基板の第１の領域の上にある第１のゲート導体を含む。ｎ型電界効果トランジスタ（「ＮＦＥＴ」）は、埋込み誘電体層によって基板のバルク領域から分離された半導体オン・インシュレータ（「ＳＯＩ」）層内に配置され、ＳＯＩ層は、第１の結晶配向とは異なる第２の結晶配向を有する。ＮＦＥＴは基板のＳＯＩ層の上にある第２のゲート導体を含み、第２のゲート導体は第１のゲート導体と導電的に連通している。ハイブリッドＣＭＯＳ構造体は、バルク領域と導電的に連通している基板の第２の領域内に配置された第１のダイオードをさらに含み、第１のダイオードは、第１及び第２のゲート導体と導電的に連通しているカソードを有する。第１のダイオードはまた、第２の領域と導電的に連通しているアノードも含み、第１のダイオードは、それを超えると第１のダイオードが高導電性になる破壊電圧を有する。このように、第１のダイオードは、第１及び第２のゲート導体上の電圧が第１のダイオードの破壊電圧を超えたとき、放電電流をバルク領域に伝えるように動作可能である。
【００１４】
図１は、ハイブリッド配向技術で実装されるＣＭＯＳインバータを示す。そこに示されるように、インバータは、異なる結晶配向を有する半導体基板５０の領域内に配置されたＮＦＥＴ１０及びＰＦＥＴ２０を含む。ＮＦＥＴ１０は、基板のＳＯＩ層１４において基板の主面５２の面に対して平行に走るソースドレイン導電性経路１２を有する。ＮＦＥＴ１０のソースドレイン導電性経路１２は、半導体材料の＜００１＞結晶配向に位置合わせされることが好ましく、半導体材料が単結晶シリコンであることが好ましい。基板５０内部では、ＳＯＩ層１４は、埋込み誘電体層１６によってバルク半導体領域１８から垂直方向に分離され、埋込み誘電体層は、埋込み酸化物（「ＢＯＸ」）層であることが好ましい。ＳＯＩ層は、１つ又は複数の分離領域によって基板の他の部分から横方向に分離され、これらの１つ又は複数の分離領域は、浅いトレンチ分離（「ＳＴＩ」）領域１５、１７であることが好ましい。半導体基板のバルク領域１８は、本質的に単結晶から成る、すなわち「単結晶」シリコン及び埋込み誘電体層１６は、本質的に１つ又は複数のシリコンの酸化物から成ることが好ましく、誘電体層は、かなりの大きな割合の二酸化シリコンを含むことが好ましい。
【００１５】
ＰＦＥＴ２０は、シリコンのエピタキシャル単結晶領域２４内に配置され、エピタキシャル領域は、基板のバルク領域１８の上にあり、かつ、バルク領域と同じ結晶配向を有し、＜１１０＞結晶配向であることが好ましい。エピタキシャル領域は、ＳＴＩ領域１７及び１つ又は複数の付加的なＳＴＩ領域２６によって基板の他の部分から横方向に分離されることが好ましい。ＰＦＥＴ２０は、基板のエピタキシャル層２４内に配置されたソースドレイン導電性経路２２を有する。ＮＦＥＴのものと同様に、ＰＦＥＴ２０のソースドレイン導電性経路２２も、基板の主面５２の面に対して平行な方向に走る。第１のゲート導体１１は、ＮＦＥＴのゲート導体としてＳＯＩ層１４の上にあり、かつ、ゲート誘電体層によってＳＯＩ層１４から分離され、典型的には、約７オングストロームから約５０オングストロームまでの間の厚さを有する誘電体材料の層である。第２のゲート導体２１は、ＰＦＥＴのゲート導体としてエピタキシャル層２４の上にあり、かつ、ゲート誘電体によってエピタキシャル層から分離される。
【００１６】
ゲート導体は、均一な組成を有することができ、又は、例えばポリシリコンのような１つ又は複数の半導体、１つ又は複数の金属及び／又は１つ又は複数の導電性金属化合物を含むことができる積層された層の構成、及び／又は、金属の化合物及び可能な材料の中でもトンネル厚さを有する誘電体層さえ含むことができる１つ又は複数の薄いバリア層の構成を含むことが好ましい。図１に示される例において、図１に示されるように、ＳＯＩ  ＮＦＥＴデバイスのゲート導体１１及びバルクＰＦＥＴデバイスのゲート導体２１は、ＳＯＩ層１４、エピタキシャル層２４、並びに浅いトレンチ分離領域１５、１７及び２６の上に延びる、一体のゲート導体の形態のゲート導体のレベルで互いに接続することができる。代替的に、ＳＯＩデバイス及びバルク・デバイスのゲート導体は、特定の回路設計及びレイアウトに応じて、より高い金属レベルで互いに接続することができる。多くのタイプの回路において、トランジスタのソース領域とドレイン領域は、構造で区別されるものではなく、寧ろその使用及び回路の他の素子への相互接続で区別される。このために、トランジスタのソース領域及びドレイン領域は、区別されたソース領域及びドレイン領域の代わりに、ソースドレイン領域と呼ぶことができる。しかしながら、回路内の動作中の通常の電流フローに関しては、各デバイスのソースドレイン領域の一方がソース領域として動作し、他方がドレイン領域として動作する。また、ＮＦＥＴデバイス及びＰＦＥＴデバイスのソースドレイン領域は、回路設計及びレイアウトに応じて、第１の金属レベル又はより高い金属レベルで接続することができる。
【００１７】
ここで、図１に示されるようなＣＭＯＳインバータの例を用いて、ＨＯＴ  ＣＭＯＳ技術におけるプロセス誘起の帯電損傷の問題を示す。ＮＦＥＴとＰＦＥＴとの間のＳＴＩ領域１７の上にある線形に延びる部分から、コンタクト・パッド３３が横方向に突出する。一体のゲート導体への電気的接触が、コンタクト・パッド３３から基板の主面５２の上方にあるチップの金属配線層まで垂直方向に上向きに延びる導電性ビア（図示せず）を通して確立される。図１に示されるＣＭＯＳインバータ回路において、ＰＦＥＴのドレイン領域２８は、基板５０の主面５２の上方にある金属層の導電性ビア４２及び４４、並びに導電性金属ライン４６を通して、ＮＦＥＴのドレイン領域１９と導電的に連通した状態で接続される。
【００１８】
金属配線を製造するのに用いられるプラズマ・プロセスが、一体のゲート導体３１とＳＯＩ層１４との間、及び、一体のゲート導体３１とエピタキシャル層２４との間に配置された薄いゲート誘電体に損傷をもたらすことがある。金属相互接続部の製造中、ゲート導体３１は、プラズマに曝されている、該ゲート導体に接続された高い金属レベルを通して電荷を収集する。損傷をもたらし得るプロセスは、ビア・エッチング、ライナ堆積、金属堆積及び化学機械研磨を含む。相互接続部の処理の間、ゲート導体電位の電位は高くなる。同時に、同じプロセスの間、ソースドレイン領域、並びにＮＦＥＴデバイス及びＰＦＥＴデバイスの両方のドレイン端子が、電荷を収集し得る。バルク・デバイス（この例では、ＰＦＥＴ）の場合、この電荷は基板を通して排出されるので、ソースドレインの電位の電位はほぼゼロのままである。電位における大きい電位差は、ＰＦＥＴのゲート誘電体の両端に蓄積され、ゲート誘電体の破壊（breakdown）をもたらす。ＳＯＩデバイス（この例では、ＮＦＥＴ）の場合、処理中、ソースドレイン電位は、ゲート導体のものに近いレベルまで上がるので、ゲート誘電体を損傷しない。これは、ソースドレイン領域及びトランジスタ・ボディを残りの基板から少なくとも実質的に分離し、それらの電位が浮遊するのを可能にする、絶縁ＢＯＸ層１６の存在のためである。
【００１９】
図１に示されるＣＭＯＳインバータ回路において、ＮＦＥＴ１０及びＰＦＥＴ２０のドレイン領域を互いに接続する導電性ライン４６が、一般に「Ｍ３」と呼ばれるチップの第３の金属配線レベルのような、相対的に高いチップの金属レベルで提供される。導電性ライン４６は、完成したＣＭＯＳ構造体において２つのトランジスタのドレイン領域を同じ電位に保持するように動作するが、Ｍ３の導電性ライン４６が製造される前に、ＳＯＩ層１４の電位が浮遊し、導電性ラインの形成に先立って行なわれる誘電体の堆積及びパターン形成プロセス中に、相当量の電荷及び電圧を獲得することがあるという問題が存在する。言い換えると、図１に示される構成において、製造中の静電荷の蓄積のために、ＣＭＯＳ構造体により既に損傷を受けた後に、Ｍ３層の導電性ライン４６が製造される。
【００２０】
従来より、バルク・デバイスの場合、帯電損傷からの保護は、図２に示されるようにゲートのダイオード保護を通してもたらされた。例えば、ＰＦＥＴ２０のゲート導体２１は、「保護ダイオード」として知られるダイオード６０に導電的に接続することができる。保護ダイオード６０は、基板のバルク半導体領域１８に対して逆バイアスがかかっており、基板のバルク領域内に設けられたカソード６２と、エピタキシャル領域内に設けられたアノード６４とを有し、主面におけるｎ＋ドープされた領域７２と、該領域７２の下方にあるｎ−ドープされたウェル部分６４とを含む。保護ダイオードは、ゲート導体を含むゲート端子上に蓄積し得る電位を制限する。しかしながら、ＨＯＴ技術の場合、処理中、ソースドレイン端子が依然として高電位に達することがあるので、このようなゲート導体へのダイオード接続が、ＮＦＥＴのゲート誘電体の帯電損傷をもたらす可能性がある。
【００２１】
ゲート導体と保護ダイオードとの間の接触は、一方の端部にある導電性ビア６８によってゲート導体のコンタクト・パッド３３に接続される、第１の配線層すなわち「Ｍ１」配線層のような、金属配線層の導電性ライン６６によって与えられる。導電性ラインはまた、別の導電性ビア７０によって保護ダイオード６０の上にあるｐ＋ドープされた半導体領域７２に接続された別の端部も有する。この構成を用いる場合には、保護ダイオード６０の破壊電圧を超える電圧が一体のゲート導体上に蓄積されたときはいつも、保護ダイオード６０は、過剰な電圧を基板のバルク領域１８に放電する。バルク領域１８は接地基準を提供するので、保護ダイオードの動作により、ゲート導体３１上の過剰な電圧が接地に放電される。
【００２２】
ゲート導体３１と保護ダイオード６０の間の接続は、製造プロセスの比較的早い段階から存在するので、例えばＭ２又はＭ３のようなより高い金属層ではなくＭ１金属層内に導電性ライン６６を設けることが有利であることがさらに分かる。導電性ライン６６及び導電性ビア６８、７０が形成され、パッド３３及び保護ダイオード６０に接続されると、次の製造プロセスの間、保護ダイオード６０は、帯電損傷からＰＦＥＴを保護する。
【００２３】
しかしながら、ＳＯＩ層１４内の静電荷の蓄積に起因するＮＦＥＴ１０への損傷からの更なる保護を、依然として提供することができる。こうした保護に対する必要性は、特に、導電性ライン４６を形成し、ＮＦＥＴのドレイン領域１９及びＰＦＥＴのドレイン領域２８を互いに接続する前に感ぜられる。
【００２４】
ＨＯＴ技術の場合、ダイオード８０（図３）が、ＳＯＩデバイス（ＮＦＥＴ）のソース領域又はドレイン領域の少なくとも一方に導電的に接続され、プラズマ・プロセス誘起のゲート誘電体の損傷からＮＦＥＴを保護する（図３）。ＳＯＩ  ＮＦＥＴデバイスのソース領域及びドレイン領域のダイオード保護は、こうした領域がＰＦＥＴのソース領域又はＰＦＥＴのドレイン領域に導電的に接続されない場合にだけ必要であることに留意すべきである。図３に示される本発明の実施形態においては、第１の保護ダイオード６０と類似した付加的な保護ダイオード８０が提供される。付加的な保護ダイオードは、両方がエピタキシャル半導体層内に設けられた、主面のｎ＋ドープされた領域８６及びｎ型ウェル領域８４を含むカソードを有する。カソードは、ダイオードのアノードとして働く基板のｐ−ドープされたバルク領域１８の上にある。導電性ライン９０と、該導電性ラインをＮＦＥＴのｎ＋ドープされた領域８６及びドレイン領域１９の各々に接続する導電性コンタクト・ビアとを通して、ＮＦＥＴ１０のドレイン領域１９とｎ＋ドープされた領域８６との間に、導電性コンタクトが設けられる。
【００２５】
導電性ライン６６の場合におけるように、例えばＭ２又はＭ３等のより高い金属層ではなく、Ｍ１金属層内に設けられた導電性ライン９０の場合、ＮＦＥＴのドレイン領域１９と付加的な保護ダイオード８０との間の接続もまた、製造プロセスの比較的早い段階から存在する。導電性ライン９０及びそこに延びる導電性ビアが形成されると、後の製造プロセスの間、保護ダイオード８０が、帯電損傷からＮＦＥＴ１０を保護する。
【００２６】
図３に示されるもののようなＣＭＯＳ構造体は、両方とも一体のゲート導体３１に、かつ、ソースドレイン導電性経路すなわち具体的にはＮＦＥＴ１０のドレイン領域１９に導電的に接続された保護ダイオード６０及び８０を有し、ＰＦＥＴ２０及びＮＦＥＴ１０の両方が製造中の静電荷の蓄積によりもたらされる過剰な電圧から保護される。具体的には、保護ダイオード６０及び８０は、図３に示されるようなＣＭＯＳインバータ構造体２５を過剰な電圧に起因する製造中の損傷から保護し、過剰な電圧は、製造中、一体のゲート導体３１及び活性半導体領域、すなわちＮＦＥＴのＳＯＩ層１４に接続されたアンテナから生じる。
【００２７】
本発明の更に別の実施形態によると、それらのゲート導体が電気的に接続されたＰＦＥＴ及びＮＦＥＴを有するＣＭＯＳ構造体を製造する方法が、プロセス誘起の帯電損傷に対処するためにいつ保護ダイオードを必要とするか、及び、いつ保護ダイオードをＣＭＯＳ構造体から安全に除外できるかを判断することを含む。多くの場合他のいずれの目的にも用いることができない保護ダイオードが半導体基板の主面における面積を占領するので、本発明を実施するために、このような判断は有益である。
【００２８】
従って、本発明の特定の実施形態においては、保護ダイオードは、ＮＦＥＴのゲート導体及び活性ゲート誘電体領域の幅に対する長さの比に関する一定の条件が存在する場合にのみ、組み込まれる。条件が満たされない場合、保護ダイオードは組み込まれない。一般的に言えば、保護ダイオードは、アンテナ比が高い場合に必要とされる可能性が高い。言い換えると、アンテナ比、すなわちデバイスのゲート誘電体領域に対する各プロセスの電荷収集面積の比が相対的に高い場合、構造体内に保護ダイオードを必要とする。
【００２９】
本発明を用いて、問題を例証するためにここに用いられる簡単なインバータよりも複雑な回路の帯電損傷のためのチェック・ルールを定めることができる。表１は、保護ダイオードが必要であると考えられる種々の条件、並びに、保護ダイオードが必要であるとは考えられない他の条件を示す。以下のチャートにおいて、「ゲート」という用語は、デバイスのゲート導体を指し、Ｓ／Ｄという用語は、主としてＦＥＴトランジスタのソース及びドレイン領域（「Ｓ／Ｄ」）で構成される活性ＳＯＩ領域を示す。「拡散領域が接続される（Diffusion Connected）」の見出しにより示される列は、ＮＦＥＴ及びＰＦＥＴの拡散領域が、図１を参照して上述されたようなＭ３金属層の導電性ラインなどを通して、互いに導電的に接続されるかどうかを示す。ＰＦＥＴ及びＮＦＥＴの拡散領域が互いに導電的に接続される、ＣＭＯＳ論理インバータのようなＣＭＯＳ論理回路を提供することができる。表１の一番右側の２列は、結果を示す。具体的には、表１の右端から２番目の列は、いつ保護ダイオードをゲートに接続すべきかを示し、表の右端の最後の列は、いつ保護ダイオードをＮＦＥＴデバイスのソース領域又はドレイン領域に導電的に接続すべきかを示す。表１において、個々の文字「Ｓ」、「Ｌ」、「Ｙ」及び「Ｎ」の各々は、それぞれ、それ自体で「小さい」、「大きい」、「はい」及び「いいえ」を個々に表す。
【表１】
2009532885.tif 000003
【００３０】
本発明はその特定の好ましい実施形態に従って説明されたが、当業者であれば、上に添付された特許請求の範囲だけにより制限される本発明の真の範囲及び精神から逸脱することなく、多くの修正及び向上をなし得ることを理解するであろう。
【産業上の利用可能性】
【００３１】
本発明は、半導体集積回路の製造中の帯電損傷からの保護における有用性を見出す。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態によるハイブリッド配向技術（「ＨＯＴ」）において実装される、ＣＭＯＳ論理インバータのようなＣＭＯＳ構造体を示す斜視図である。
【図２】ＣＭＯＳ構造体のＮＦＥＴ及びＰＦＥＴの一体のゲート導体と基板のバルク領域との間に導電的に接続された保護ダイオードを付加的に含む、本発明の別の実施形態によるＣＭＯＳ構造体を示す斜視図である。
【図３】ＮＦＥＴのソース領域又はドレイン領域の一方と基板のバルク領域との間に導電的に接続された保護ダイオードを付加的に含む、本発明の別の実施形態によるＣＭＯＳ構造体を示す斜視図である。
【符号の説明】
【００３３】
１０：ＮＦＥＴ
１１、２１：ゲート導体
１２、２２：ソースドレイン導電性経路
１４：ＳＯＩ層
１５、１７、２６：浅いトレンチ分離（「ＳＴＩ」）領域
１６：埋込み誘電体層
１８：バルク領域
１９、２８：ドレイン領域
２０：ＰＦＥＴ
２４：エピタキシャル層
２５：ＣＭＯＳインバータ構造体
３１：一体のゲート導体
３３：コンタクト・パッド
４２、４４、６８、７０：導電性ビア
４６、６６、９０：導電性ライン
５２：主面
６０、８０：保護ダイオード
６２、８６：カソード
６４、８４：アノード
【図１】
2009532885.tif 000004
【図２】
2009532885.tif 000005
【図３】
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【手続補正書】
【提出日】平成21年3月13日(2009.3.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ハイブリッド相補型金属酸化膜半導体（「ＣＭＯＳ」）構造体を含むチップであって、
半導体基板（５０）の下にあるバルク領域（１８）と導電的に連通している前記基板の第１の領域（２４）内に配置されたバルク・デバイス（２０）であって、前記第１の領域及び前記バルク領域は第１の結晶配向を有し、前記バルク・デバイスは前記第１の領域の上にある第１のゲート導体（２１）をさらに含む、バルク・デバイス（２０）と、
埋込み誘電体層（１６）によって前記基板の前記バルク領域から分離された半導体オン・インシュレータ（「ＳＯＩ」）層（１４）内に配置されたＳＯＩデバイス（１０）であって、前記ＳＯＩ層は前記第１の結晶配向とは異なる第２の結晶配向を有し、前記ＳＯＩデバイスは前記基板の前記ＳＯＩ層の上にある第２のゲート導体（１１）を含む、ＳＯＩデバイス（１０）と
を備え、
前記バルク・デバイスはｐ型電界効果トランジスタ（「ＰＦＥＴ」）を含み、前記ＳＯＩデバイスはｎ型電界効果トランジスタ（「ＮＦＥＴ」）を含み、
前記ＮＦＥＴの前記結晶配向は＜００１＞であり、前記ＰＦＥＴの前記結晶配向は＜１１０＞であり、
前記バルク領域と導電的に連通している前記基板の第２の領域（７２）内に配置された第１のダイオード（６０）であって、前記第１のダイオードは、少なくとも前記第１のゲート導体と導電的に連通しているカソード（６２）と、前記バルク領域と導電的に連通しているアノード（６４）と、それを超えると前記第１のダイオードが高導電性になる破壊電圧とを有し、前記第１のダイオードは、前記第１のゲート導体上の電圧が前記破壊電圧を超えたときに放電電流を前記バルク領域に伝えるように動作可能になる、第１のダイオード（６０）と、
前記バルク領域と導電的に連通している前記基板の第３の領域内に配置された第２のダイオード（８０）であって、前記第２のダイオードは、少なくとも前記ＳＯＩデバイスのソース領域又はドレイン領域（１９）の少なくとも一方と導電的に連通しているカソード（８６）と、前記バルク領域と導電的に連通しているアノード（８４）と、それを超えると前記第２のダイオードが高導電性になる破壊電圧とを有し、前記第２のダイオードは、前記ソース領域又は前記ドレイン領域の前記少なくとも一方の電圧が前記破壊電圧を超えたときに放電電流を前記バルク領域に伝えるように動作可能になる、第２のダイオードと
を備え、
前記第１のゲート導体と前記第１のダイオードの前記カソードとの間の導電性経路は第２の導電性ライン（６６）を含み、
前記ソース領域又は前記ドレイン領域の前記少なくとも一方と前記第２のダイオードの前記カソードとの間の導電性経路は第３の導電性ライン（９０）を含む、チップ。
【請求項２】
前記チップは、前記第２のゲート導体層の上方に設けられたより高い金属配線パターン（Ｍ２、Ｍ３）をさらに備え、前記第２のゲート導体層は、前記より高い金属配線パターンを通して前記第１のゲート導体と導電的に連通している、請求項１に記載のチップ。
【請求項３】
前記第１のゲート導体及び前記第２のゲート導体は、前記基板の主面（５２）の上に延びる切れ目のない一体のゲート導体（３１）の部分である、請求項１に記載のチップ。
【請求項４】
前記第１のダイオードの前記カソードは、前記第１のダイオードの前記アノードの垂直方向上方にあり、前記第２のダイオードの前記カソードは、前記第２のダイオードの前記アノードの垂直方向上方にある、請求項１に記載のチップ。
【請求項５】
前記バルク・デバイスのソース領域（１２）又は前記バルク・デバイスのドレイン領域の一方を、前記ＳＯＩデバイスのソース領域又は前記ＳＯＩデバイスのドレイン領域の一方に導電的に接続する第１の導電性ライン（４６）をさらに備える、請求項１に記載のチップ。
【請求項６】
前記第２の導電性ラインは、前記第１のゲート導体よりも前記半導体基板の主面（５２）よりも高い高さに配置される、請求項５に記載のチップ。
【請求項７】
前記第３の導電性ラインは、前記第２及び第３の導電性ラインよりも前記半導体基板の前記主面よりも高い高さに配置される、請求項６に記載のチップ。
【請求項８】
相補型金属酸化膜半導体（「ＣＭＯＳ」）構造体を製造する方法であって、
半導体基板（５０）の下にあるバルク領域（１８）と導電的に連通している前記基板の第１の領域（２４）内のソースドレイン導電性経路（２２）と、前記第１の領域の上にある第１のゲート導体（２１）とを有するバルク・デバイス（２０）を形成するステップであって、前記第１の領域及び前記バルク領域は第１の結晶配向を有する、ステップと、
埋込み誘電体領域（１６）によって前記基板の前記バルク領域から分離された半導体オン・インシュレータ（「ＳＯＩ」）層（１４）内に、ソースドレイン導電性経路（１２）を有するＳＯＩデバイス（１０）を形成するステップであって、前記ＳＯＩデバイスは前記ＳＯＩ層の上にある第２のゲート導体（１１）を含み、前記ＳＯＩ層は前記第１の結晶配向とは異なる第２の結晶配向を有する、ステップと
を含み、
前記バルク・デバイスはｐ型電界効果トランジスタ（「ＰＦＥＴ」）を含み、前記ＳＯＩデバイスはｎ型電界効果トランジスタ（「ＮＦＥＴ」）を含み、
前記ソースドレイン導電性経路内の前記ＳＯＩデバイスの前記結晶配向は＜００１＞であり、前記ソースドレイン導電性経路内の前記バルク・デバイスの前記結晶配向は＜１１０＞であり、
前記バルク領域と導電的に連通している前記基板の第２の領域（７２）内に第１のダイオード（６０）を形成するステップであって、前記第１のダイオードは、それを超えると前記第１のダイオードが高導電性になる破壊電圧を有する、ステップと、
金属配線層の導電性ライン（６６）を用いて、逆バイアスがかかった配向の前記第１のダイオードを少なくとも前記第１のゲート導体に導電的に接続し、前記破壊電圧を超える前記ゲート導体上の電圧が、前記第１のダイオードを通して前記基板の前記バルク領域に放電されるようにする、ステップと、
前記バルク領域と導電的に連通している前記基板の第３の領域内に第２のダイオード（８０）を形成するステップであって、前記第２のダイオードは、それを超えると前記第２のダイオードが高導電性になる破壊電圧を有する、ステップと、
金属配線層の導電性ライン（９０）を用いて、逆バイアスがかかった配向の前記第２のダイオードを前記ＳＯＩデバイスのソース領域又はドレイン領域の少なくとも一方に導電的に接続し、前記第２のダイオードの前記破壊電圧を超える第３のアノード（８４）上の電圧が、前記第２のダイオードを通して前記基板の前記バルク領域に放電されるようにする、ステップと
を含む方法。
【請求項９】
前記第１のダイオードを前記第１のゲート導体に導電的に接続する前記ステップ、及び、前記第２のダイオードを前記ソース領域又は前記ドレイン領域の前記少なくとも一方に導電的に接続する前記ステップを行った後、前記ＰＦＥＴの前記ドレイン領域を前記ＮＦＥＴの前記ドレイン領域に導電的に接続するステップをさらに含む、請求項９に記載の方法。
【請求項１０】
前記第１のダイオードを前記第１のノードに導電的に接続する前記ステップは、前記半導体基板の前記第１、第２及び第３の領域の主面（５２）から第１の高さに第１の金属層をパターン形成することによって行なわれ、前記バルク・デバイスの前記ドレイン領域を前記ＳＯＩデバイスの前記ドレイン領域に導電的に接続する前記ステップは、前記第１の高さよりも高い前記主面からの高さに第２の金属層をパターン形成することによって行なわれる、請求項９に記載の方法。
【請求項１１】
前記導電的に接続された第１及び第２のダイオードは、前記ｉ番目の金属層を形成する前記ステップ中に、プロセス誘起の帯電に起因する損傷から前記バルク・デバイス及び前記ＳＯＩデバイスを保護する、請求項１０に記載の方法。
【請求項１２】
前記第２の金属層をパターン形成する前記ステップは、誘電体層を堆積するステップと、前記誘電体層内に開口部を形成するステップと、次いで、前記開口部内に前記金属層を堆積するステップとを含み、前記誘電体層を堆積する前記ステップ、前記誘電体層をパターン形成する前記ステップ、前記金属層を堆積する前記ステップの少なくとも１つが、前記バルク・デバイス及び前記ＳＯＩデバイスの１つ又は複数の少なくとも部分を静電気的に帯電させる、請求項１１に記載の方法。
【請求項１３】
前記第１の保護ダイオード（６０）は、ｎ＋ドープされた領域（７２）と、前記領域（７２）の下方にあるｎ−ドープされたウェル部分（６４）とを含み、
前記第２の保護ダイオード（８０）は、ｎ＋ドープされた領域（８６）と、前記領域（７２）の下方にあるｎ−ドープされたウェル領域（８４）とを含む、
請求項１に記載のチップ。
【国際調査報告】
2009532885.tif 000007