(57)【要約】  デュアルビットメモリデバイスは、分離領域（１７０）によって第２の電荷蓄積領域（１６４Ｂ）から離れて配置された第１の電荷蓄積領域（１６４Ａ）を含む。メモリを消去する方法は、電荷蓄積領域（１６４Ａ、Ｂ）を消去するために、電荷蓄積領域（１６４Ａ、Ｂ）に電子が注入されることにより提供される。メモリを書き込む方法は、電荷蓄積領域（１６４Ａ、Ｂ）に書き込むために、電荷蓄積領域（１６４Ａ、Ｂ）の少なくとも一方にホールが注入されることにより提供される。【選択図】図７
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【特許請求の範囲】
【請求項１】
分離領域（１７０）によって第２の電荷蓄積領域（１６４Ｂ）から離れて配置された第１の電荷蓄積領域（１６４Ａ）を有するメモリ（１５０）を提供するステップと、
前記電荷蓄積領域（１６４Ａ、Ｂ）のうちの少なくとも一方を消去するため、前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）に電子を注入するステップと、を有することを特徴とする方法。
【請求項２】
前記メモリ（１５０）の前記電荷蓄積領域のうちの少なくとも一方を消去するため、前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）に電子を注入するステップは、前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）を消去するため、前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）に、電子をファウラー−ノルドハイム（ＦＮ）トンネルさせるステップであることを特徴とする請求項１記載の方法。
【請求項３】
前記メモリ（１５０）は、基板（１５４）とゲート（１６８）とを更に有し、
ファウラー−ノルドハイム（ＦＮ）トンネルさせるステップは、前記基板（１５４）を接地させるステップと、前記基板（１５４）から前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）に電子を引き抜くために、前記ゲート（１６８）に正の電圧を加えるステップと、有することを特徴とする請求項１記載の方法。
【請求項４】
前記電荷蓄積領域（１６４Ａ、Ｂ）は、前記電荷蓄積領域（１６４Ａ、Ｂ）の間に配置された前記分離領域（１７０）によって物理的及び電気的に分離されていることを特徴とする請求項１記載の方法。
【請求項５】
前記電荷蓄積領域（１６４Ａ、Ｂ）のうちの少なくとも一方に書き込みを行うステップを更に有することを特徴とする請求項１記載の方法。
【請求項６】
前記メモリは、ゲート（１６８）と埋め込み接合領域（１６１）を有する基板（１５４）とを更に有し、
前記分離領域（１７０）に書き込みを行うステップは、前記ゲート（１６８）に負の電圧を、前記埋め込み接合領域（１６１）に正の電圧を加えることにより、前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）の電子を打ち消すため、前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）にホールを注入するステップを有することを特徴とする請求項５記載の方法。
【請求項７】
書き込みを行った後、前記分離領域（１７０）と前記電荷蓄積領域（１６４Ａ、Ｂ）のうちの少なくとも一方とは、実質的に電荷フリーであることを特徴とする請求項６記載の方法。
【請求項８】
書き込み後に、前記分離領域（１７０）に残存する残余電子が実質的にないことで、書き込みを行った後、前記分離領域（１７０）と前記電荷蓄積領域（１６４Ａ、Ｂ）のうちの少なくとも一方とは、実質的に電荷フリーであることを特徴とする請求項７記載の方法。
【請求項９】
分離領域（１７０）と、
第１の電荷蓄積領域（１６４Ａ）と、
前記分離領域（１７０）によって前記第１の電荷蓄積領域（１６４Ａ）から離れて配置された第２の電荷蓄積領域（１６４Ｂ）とを有し、
前記電荷蓄積領域（１６４Ａ、Ｂ）のうちの少なくとも一方は、前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）に電子を注入することによって消去される構成であることを特徴とする半導体デバイス。
【請求項１０】
埋め込み接合領域（１６１）を有する基板（１５４）とゲート（１６８）とを更に有し、
前記電荷蓄積領域（１６４Ａ、Ｂ）のうちの少なくとも一方は電子を保持し、前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）は、前記少なくとも一方の電荷蓄積領域の電子を打ち消すため、前記埋め込み接合領域（１６１）から前記少なくとも一方の電荷蓄積領域（１６４Ａ、Ｂ）にホールを注入するよう、前記埋め込み接合領域（１６１）に正の電圧を加え、前記ゲート（１６８）に負の電圧を加えることによって、書き込みされる構成であることを特徴とする請求項９記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、メモリデバイスに関連し、より詳しくは、デュアルビットメモリデバイスを消去し、書き込みする方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、動作電力がない状態で、そのデータを保持することができる電子メモリ媒体の一種である。フラッシュメモリは、その有用寿命（標準的なフラッシュメモリデバイスでは、最大１００万回の書き込みサイクルである）の間、書き込み、消去、そして再書き込みされることができる。フラッシュメモリは、多くの消費者、工業上や他の用途において、信頼性良く、小型で、安価な不揮発性メモリとして益々評判になっている。電子デバイスが益々小型になるにつれて、例えばフラッシュメモリ素子などの、集積回路メモリセルの単位面積当りに記憶されることができるデータ量を増やすことが望まれている。
【０００３】
１つの従来のフラッシュメモリ技術は、２ビットのデータを記憶することができる電荷捕獲誘電体セルを利用するメモリセルに基づいている。不揮発性メモリの設計者は、最近、単層の窒化シリコン層の中に、電荷を記憶する２つの電荷蓄積領域を利用するメモリ回路を設計している。この種の不揮発性メモリデバイスは、デュアルビットフラッシュな電気的に消去、書き込み可能な読み出し専用メモリ（ＥＥＰＲＯＭ）として知られている。それは、商標ＭＩＲＲＯＲＢＩＴの下、カリフォルニア州サニーヴェイルにあるアドバンスド・マイクロ・デバイス社から入手できる。そのような構造において、１つのビットは、窒化シリコン層の片側の第１の電荷記憶領域を用いて記憶され、第２のビットは、上記窒化シリコン層の他の側の第２の電荷記憶領域を用いて記憶される。例えば、左側のビットと右側のビットは、各メモリセルの近接した左右の領域である窒化シリコン層の物理的に異なった領域に各々記憶される。従来のＥＥＰＲＯＭセルと比較して、デュアルビットメモリセルは、同じ大きさのメモリアレイで２倍多くの情報を記憶することができる。
【０００４】
図１は、従来のデュアルビットメモリセル５０の断面図である。メモリセル５０は、従来のＥＥＰＲＯＭデバイスの２倍多くの蓄積容量を可能にするデュアルビット（ビット１、ビット２）構造をしている。
【０００５】
従来のメモリセル５０は、基板５４、基板５４上に配置された第１の絶縁層６２、第１の絶縁層６２上に配置された窒化物の電荷蓄積層６４、電荷蓄積層６４上に配置された第２の絶縁層６６、及び第２の絶縁層６６上に配置されたポリシリコン制御ゲート６８を含む。動作可能なメモリデバイスを製造するため、第１のメタルシリサイドコンタクト（不図示）が、基板５４上に配置されることができ、制御ゲート６６が、第２のメタルシリサイドコンタクト（不図示）で覆われることができる。
【０００６】
１つの実施において、基板５４は、メモリセル５０に対して自己整合的に基板５４内に形成された第１の埋め込み接合領域６０と第２の埋め込み接合領域６１とを有するＰ型半導体基板５４である。第１の埋め込み接合領域６０と第２の埋め込み接合領域６１とは、それぞれＮ＋半導体材料から形成される。電荷蓄積層６４は、電荷を保持することができる。第１の絶縁層６２、電荷蓄積層６４、及び第２の絶縁層６６は、窒化物の電荷蓄積層６４が２つの二酸化シリコンの絶縁層６２、６６に間に挟まれた、酸化物−窒化物−酸化物（ＯＮＯ）を用いて実行されることができる。あるいは、電荷蓄積層６４は、電荷捕獲層として、埋め込まれた島状のポリシリコンを用いてもよい。
【０００７】
メモリセル５０は、２ビットのデータを記憶することができる。左側のビットは、円（ビット１）によって表され、右側のビットは、円（ビット２）によって表される。実際のところ、メモリセル５０は、一般に、左右対称であり、従って、第１の埋め込み接合領域６０と第２の埋め込み接合領域６１とは、互いに代替できる。このことから、第１の埋め込み接合領域６０は、右側のビット（ビット２）に関してソース領域として役目を果たすことができ、第２の埋め込み接合領域６１は、右側のビット（ビット２）に関してドレイン領域として役目を果たすことができる。逆に言えば、第２の埋め込み接合領域６１は、左側のビット（ビット１）に関してソース領域として役目を果たすことができ、第１の埋め込み接合領域６０は、左側のビット（ビット１）に関してドレイン領域として役目を果たすことができる。閾値電圧は、デバイス機能中の漏電を抑制するために、制御ゲート６６と基板５４との間に存在する。
【０００８】
１つのデュアルビットメモリセル５０が図１で説明されているが、図２を参照する下記のように、適切な数のデュアルメモリセル５０がメモリアレイを形成するのに利用され得ることは、当然のことながら理解できる。
【０００９】
図２は、従来のアレイ構造２００（実際のアレイ構造は、何千ものデュアルビットメモリセル５０を含む）に基づいて配置された複数のデュアルビットメモリセルを簡易化した略図である。アレイ構造２００は、上記のように、半導体基板に形成された多くの埋め込みビットラインを含む。図２は、３本の埋め込みビットライン（２０２、２０４、及び２０６参照）を描いていて、それぞれは、アレイ構造２００のメモリセルに対して、ドレイン又はソースとして機能することができる。アレイ構造２００はまた、メモリセルのゲート電圧を制御するのに利用される複数のワードラインを含む。図２は、一般にビットラインに交差したパターンで形成される４本のワードライン（２０８、２１０、２１２、及び２１４参照）を描いている。図２で示していないが、例えばＯＮＯの積層などの電荷蓄積層が、ビットラインとワードラインとの間に備わっている。図２の破線は、アレイ構造２００での２つのデュアルビットメモリセルである第１のセル２１６と第２のセル２１８とを示している。特に、ビットライン２０４は、第１のセル２１６と第２のセル２１８とに共有されている。アレイ構造２００は、接地電位を任意に選ばれたビットラインに適用することができ、いずれのビットラインも接地電位に固定されている必要はないため、仮想接地構造として知られている。アレイ構造２００に使われている制御論理と電気回路（不図示）とは、例えば書き込み、読み出し、消去、及び弱い書き込みなどの通常のフラッシュメモリ動作において、ワードライン２０８、２１０、２１２、２１４への電圧の適用、及びビットライン２０２、２０４、２０６への電圧の適用により、メモリセルの選択を行う。電圧は、ビットラインコンタクト（不図示）を用いて、ビットライン２０２、２０４、２０６に供給される。図２は、３本の導電性メタルライン（２２０、２２２、及び２２４参照）と３つのビットラインコンタクト（２２６、２２８、及び２３０参照）とを描いている。あるビットラインにおいて、ビットラインの抵抗はとても高いため、ビットラインコンタクトが、１６本のワードラインごとに用いられている。
【００１０】
電荷蓄積層６４を充電するとき、消費電力を低減し又は最小限にする１つの方法は、ファウラー−ノルドハイム（ＦＮ）トンネル効果を用いて、電荷蓄積層６４に電子を注入し、それによって、メモリセル５０を消去することである。
【００１１】
図３は、ファウラー−ノルドハイム（ＦＮ）消去動作における従来のデュアルメモリセルの断面図であり、ＦＮトンネル効果は、窒化物の電荷蓄積層６４に電子を注入するために用いられることができる。メモリセル５０の基本構造は、図１を参照して上記に述べられており、簡潔にするため再度述べない。埋め込み接合領域６０、６１は、フローティングあるいは接地とすることができる。より高いゲート６８の正のバイアス電圧（例えば１８ボルトから２０ボルト）は、電荷蓄積層６４が電子（Θ）で均一に充電されるよう、接地している基板５４から電荷蓄積層６４に電子（Θ）を引き抜く。このＦＮトンネル動作は、比較的少ない電流量を伴い、それゆえ、比較的低電力を消費する。
【００１２】
図４は、バンドトゥバンドホットホール（ＢＴＢＨＨ）書き込み動作における従来のデュアルビットメモリセルの構造の断面図である。メモリセル５０の基本構造は、図１を参照して上記に述べられており、簡潔にするため再度述べない。この特有のバイアス設定は、ビット２に記憶された電子を打ち消すため、窒化物の電荷蓄積層６４の右側（ビット２）の中にホットホール（電気的に正の電荷）を注入するために用い、その結果、メモリセル５０のビット２に書き込みがなされる。右側のビット（ビット２）は、適切に選択されたワードラインを通してゲート６８に比較的高い負の電圧を加え、第１の埋め込み接合領域６０（この場合ソースとしての役目をする）に相当するビットラインをフローティングとし、第２の埋め込み接合領域６１（この場合ドレインとしての役目をする）に相当するビットラインに中位の正のバイアス電圧を加えることによって、書き込みがなされる。これにより、ビット２の窒化物層６４に捕獲された電子を打ち消すために、窒化物層６４の中にホールが注入される。図示されていないが、ドレイン／ソースのバイアス状態を切り替えることによって、ホールは、ビット１の中に注入されることができる。左側のビット（ビット１）は、適切に選択されたワードラインを通してゲート６８に比較的高い負の電圧を加え、第２の埋め込み接合領域（この場合ソースとしての役目をする）に相当するビットラインをフローティングとし、第１の埋め込み接合領域６０（この場合ドレインとしての役目をする）に相当するビットラインに中位の正のバイアス電圧を加えることによって、書き込みがなされる。
【００１３】
図５は、書き込み動作の結果として、電荷蓄積層６４の中央に生じた残余電子（Θ）を説明する従来のデュアルビットメモリセル５０の断面図である。望ましい状態では、メモリセル５０のビット１、２の一方に書き込みをした後、ビット２、１の他方は、図３の充電動作中に電荷蓄積層６４に当初蓄積された電子のちょうど半分を含んでいる。言い換えると、望ましい状態では、ビット１が書き込まれたとき、ビット１で電子の半分は打ち消され、ビット２が書き込まれたとき、ビット２で電子の半分は打ち消され、そして、もしビット１と２の両方が書き込まれた場合、電荷蓄積層６４全体が打ち消される。しかしながら、図５で説明されているように、バンドトゥバンドホットホール（ＢＴＢＨＨ）書き込みは、ホットホールをあまり遠くまで注入させることができず、それゆえ残余電子（Θ）は打ち消されることができない。このため、電荷蓄積層６４の中央部分に残余電子（Θ）が残る。これは、低下したデバイス動作又は性能や信頼性問題を引き起こす。例えば、電荷蓄積層６４の中央部分での閾値電圧が、電荷蓄積層６４の端近傍の閾値電圧と異なるため、トランジスタはもはや均一ではなくなる。よって、電荷蓄積層６４の中央部分での残余電子（Θ）は、トランジスタ動作に干渉することがある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
これらの進歩にも関わらず、デュアルメモリセルを消去及び／又は書き込みする改良技術を提供することが望まれている。さらに、本発明の望ましい特徴や特性は、添付の図と発明の背景技術とを共に考慮に入れ、以下の発明の詳細な説明や添付のクレームから明らかになるであろう。
【００１５】
メモリを書き込み、消去する方法が提供される。
【課題を解決するための手段】
【００１６】
一実施例によれば、メモリを消去するため、少なくとも一方の電荷蓄積領域に電子が注入されることで、メモリを消去する方法が提供される。電荷蓄積領域は、電荷蓄積領域の少なくとも一方にだけ電子が注入されるように、電荷蓄積領域の間に配置された分離領域によって、物理的そして電気的に分離されている。電子注入は、例えば、メモリを消去するため、電荷蓄積領域の少なくとも一方に電子がトンネルされることによる、ファウラー−ノルドハイム（ＦＮ）電子トンネル効果によって成し遂げられる。ファウラー−ノルドハイム（ＦＮ）電子トンネル効果は、例えば、基板を接地させ、そして、基板から電荷蓄積領域の少なくとも一方に電子を引き抜くために、ゲートに正のバイアス電圧を加えることによって成し遂げられることができる。
【００１７】
他の実施例によれば、メモリを書き込むため、初めは電子を保持している電荷蓄積領域の少なくとも一方にホールが注入されることで、メモリを書き込む方法が提供される。電荷蓄積領域は、電荷蓄積領域の少なくとも一方にだけホールが注入されるように、電荷蓄積領域の間に配置された分離領域によって、物理的そして電気的に分離されている。電荷蓄積領域の少なくとも一方にホールを注入することは、電荷蓄積領域の少なくとも一方に保持された電子を打ち消す。ホール注入は、例えば、基板のソース又はドレイン領域に正のバイアス電圧を加え、ソース領域又はドレイン領域のいずれか一方から電荷蓄積領域の少なくとも一方にホールを引き抜くために、ゲートに負の電圧を加えることを伴うバンドトゥバンドホットホール（ＢＴＢＨＨ）書き込み法を用いることによって成し遂げられる。書き込みを行った後、分離領域と電荷蓄積領域の少なくとも一方とに残存する残余電子が実質的にないため、分離領域と電荷蓄積領域の少なくとも一方とは、実質的に電荷フリーである。
【発明を実施するための最良の形態】
【００１８】
以下の発明の詳細な説明は、実際上、単なる例であり、発明又は発明の用途や使用を制限することを意図するものではない。さらに、先の発明の背景技術又は以下の発明の詳細な説明に提示された理論に束縛されることを意図するものではない。
【００１９】
図６から図９を用い、２つの電荷蓄積領域が、分離領域１７０によって互いに物理的、電気的に分離されているデュアルビットメモリセル１５０の消去動作及び書き込み動作について説明する。
【００２０】
図６は、本発明の典型的な実施例に基づいたデュアルビットメモリセル１５０の一部分の断面図である。デュアルビットメモリセル１５０は、メモリデバイス１５０に対して自己整合的に基板１５４内に形成された第１の埋め込み接合（例えばソース）領域１６０と第２の埋め込み接合（例えばドレイン）領域１６１とを有する基板１５４と、基板１５４上に配置された第１の絶縁層１６２と、第１の絶縁層１６２上にそれぞれ配置された１対の電荷蓄積層１６４Ａ、１６４Ｂと、電荷蓄積層１６４Ａ、１６４Ｂ上に配置された第２の絶縁層１６６と、第１の絶縁層１６２と第２の絶縁層１６６との間に配置され、且つ電荷蓄積層１６４Ａ、１６４Ｂの間に配置された分離領域１７０と、第２の絶縁層１６６上に配置された制御ゲート１６８と、を含む。第１のメタルシリサイドコンタクト（不図示）が、基板１５４上に配置されることができ、制御ゲート１６６は、第２のメタルシリサイドコンタクト（不図示）で覆われることができる。
【００２１】
電荷蓄積領域１６４Ａ、１６４Ｂは、電荷（例えば電子）が電荷蓄積層１６４Ａ、１６４Ｂにだけ注入されることができるように、電荷蓄積領域１６４Ａ、１６４Ｂの間に配置された分離領域１７０によって、物理的、電気的に分離されている。１つの実施において、制御ゲート１６８はポリシリコンから成ることができ、電荷蓄積層１６４Ａ、１６４Ｂは、例えばシリコンリッチな窒化物などの窒化物、酸化アルミニウム、ポリシリコン、低ｋ誘電体、又は他の同等の電荷捕獲材料から成ることができ、分離領域１７０は例えば酸化物から成ることができる。従って、実施に応じて、誘電体の積層は、例えば、酸化物−窒化物−酸化物（ＯＮＯ）の積層、酸化物−シリコンリッチ窒化物−酸化物（ＯＲＯ）の積層、酸化物−ポリ−酸化物（ＯＳＯ）の積層、酸化物−窒化物−酸化物−窒化物−酸化物（ＯＮＯＮＯ）の積層、酸化物−シリコンリッチ窒化物−酸化物−シリコンリッチ窒化物−酸化物（ＯＲＯＲＯ）の積層、などから成ることができる。
【００２２】
一実施例によれば、デュアルビットメモリセル１５０を消去する方法は、メモリセル１５０を消去するため、電子が電荷蓄積領域１６４Ａ、Ｂの少なくとも一方に注入されることにより提供される。
【００２３】
図７は、本発明の典型的な実施例に基づいたファウラー−ノルドハイム（ＦＮ）消去動作を説明するデュアルビットメモリセル１５０の一部分の断面図である。このファウラー−ノルドハイム（ＦＮ）消去動作によれば、電子（Θ）は、メモリセル１５０の電荷蓄積領域１６４Ａ、１６４Ｂの少なくとも一方にだけ注入され、又はトンネルされる。ファウラー−ノルドハイム（ＦＮ）電子トンネルは、例えば、埋め込み接合領域６０、６１をフローティング又は接地させ、基板１５４を接地させ、基板１５４から電荷蓄積領域１６４Ａ、１６４Ｂの少なくとも一方又は両方に電子を引き抜くため、制御ゲート１６８に比較的高い正のバイアス電圧を加えることによって成し遂げられる。電荷蓄積層１６４Ａ、１６４Ｂは、電子が電荷蓄積層１６４Ａ、１６４Ｂにだけ注入されて、分離領域１７０には注入されないよう、電荷蓄積層１６４Ａ、１６４Ｂの間に配置された分離領域１７０によって、物理的、電気的に分離されている。ＦＮトンネル動作は、比較的小さい電流量を伴い、それゆえ、比較的低電力を消費する。
【００２４】
図８は、本発明の典型的な実施例に基づいたバンドトゥバンドホットホール（ＢＴＢＨＨ）書き込みを説明するデュアルビットメモリセル１５０の一部分の断面図である。電荷蓄積領域１６４Ａ、１６４Ｂは、互いに当初は電子を保持することができる。バンドトゥバンドホットホール（ＢＴＢＨＨ）書き込み動作の間、ホールは、ビット１及び／又はビット２である電荷蓄積領域１６４Ａ、１６４Ｂの少なくとも一方に記憶された電子（Θ）を打ち消すために、メモリセル１５０の２つの電荷蓄積領域１６４Ａ、１６４Ｂの少なくとも一方に注入されることができる。これは、例えば、第１の埋め込み接合（例えばソース）領域１６０をフローティングとし、第２の埋め込み接合（例えばドレイン）領域１６１に正のバイアス電圧（例えば５ボルト）を加え、領域１６１から電荷蓄積領域１６４Ａ、１６４Ｂの一方にホールを引き抜くために、制御ゲート１６８に負の電圧（例えば−６ボルト）を加えることによって成し遂げられる。電荷蓄積領域１６４Ａ、１６４Ｂは、電荷蓄積領域１６４Ａ、１６４Ｂの間に配置された分離領域１７０によって、物理的、電気的に分離されている。このため、ホールは、電荷蓄積領域１６４Ａ、１６４Ｂにだけ注入されることができる。
【００２５】
図９は、本発明の典型的な実施例に基づいた、電子が捕獲されていない分離領域１７０と電子が捕獲されていない電荷蓄積領域１６４Ａ、１６４Ｂとを説明するデュアルビットメモリセル１５０の一部分の断面図である。図５とは対象的に、ＢＴＢＨＨ書き込み動作の後に、分離領域１７０と電荷蓄積領域１６４Ａ、１６４Ｂの少なくとも一方とは、ＣＣＨ書き込み動作後に、実質的に電荷フリーである（例えば、分離領域１７０と電荷蓄積領域１６４Ａ、１６４Ｂの少なくとも一方とに捕獲されたまま残存する残余電子（Θ）がない）。従って、図５とは対象的に、デバイスの動作又は性能は改善され、より均一になることができる。このため、信頼性あるトランジスタ構造が提供される。分離領域１７０での閾値電圧は、電荷蓄積層領域１６４Ａ、Ｂでの閾値電圧と、実質的に同じである。
【００２６】
少なくとも１つの典型的な実施例が、前述の発明の詳細な説明に示されているが、膨大な数のバリエーションが存在することは、当然のことながら理解できる。その典型的な実施例又は複数の典型的な実施例も単なる例であり、発明の範囲、適用性、又は設定を制限することを何ら意図するものではないこともまた当然のことながら理解できる。それどころか、前述の詳細な説明は、当業者に、発明の典型的な実施例を実行する便利な指針を提供し、添付の特許請求の範囲に記載の発明やそれに法的に均等である範囲から離れることなく、典型的な実施例で述べたセルの作用や配置で、様々な変形がなされる可能性があることを理解する便利な指針を提供するであろう。
【図面の簡単な説明】
【００２７】
【図１】図１は、従来のデュアルビットメモリセルの簡易化した断面図である。
【図２】図２は、従来のアレイ構造に基づいて配置された、多数のデュアルビットメモリセルの簡易化した略図である。
【図３】図３は、ファウラー−ノルドハイム（ＦＮ）消去動作中の、従来のデュアルビットメモリセルの断面図である。
【図４】図４は、バンドトゥバンドホットホール（ＢＴＢＨＨ）書き込み動作中の、従来のデュアルビットメモリセルの構造の断面図である。
【図５】図５は、バンドトゥバンドホットホール（ＢＴＢＨＨ）書き込み動作後の、電荷蓄積層の中央に残存する残余電子（Θ）を説明する従来のデュアルビットメモリセルの断面図である。
【図６】図６は、デュアルビットメモリセルの一部分の断面図である。
【図７】図７は、本発明の典型的な実施例に基づいたファウラー−ノルドハイム（ＦＮ）消去動作を説明するデュアルビットメモリセルの一部分の断面図である。
【図８】図８は、本発明の典型的な実施例に基づいたバンドトゥバンドホットホール（ＢＴＢＨＨ）書き込み動作を説明するデュアルビットメモリセルの一部分の断面図である。
【図９】図９は、本発明の典型的な実施例に基づいたＢＴＢＨＨ書き込み動作後に生じる、電子がない電荷蓄積層を説明するデュアルビットメモリセルの一部分の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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