(57)【要約】改良型微分非線形性を有するアナログ‐デジタル変換器が提供される。この変換器は、実際重み、またはＳＡＲプロセスの一部として保持されていたビットに対応する重み誤差を調べて、出力補正値を形成するために使用される、メモリを有する。この一部、例えば、残差（小数点表示において、小数点に続く部分）を使用して、ＡＤＣが使用するコンパレータに提示されるトライアル値に適用される補正を加える、補正ＤＡＣを駆動する。
2009518964.tif 000002
【特許請求の範囲】
【請求項１】
逐次近似エンジンと、
変換補正器と、
前記逐次近似エンジンと通信して、それにアナログ補正係数を供給して、前記エンジンの実際ビット重みと理想ビット重みの間の差異を補償する、補正デジタル‐アナログ変換器とを含み、
アナログ‐デジタル変換中に、前記変換補正器が、変換補正器出力値を形成し、該変換補正器出力値の一部分が補正値として前記補正デジタル‐アナログ変換器に供給される、アナログ‐デジタル変換器。
【請求項２】
変換補正器が、逐次近似エンジンのビット重みの実際値を記憶するメモリを含み、前記逐次近似エンジンによって選択されるビット重みの実際値が合計されて変換補正器出力値が形成される、請求項１に記載のアナログ‐デジタル変換器。
【請求項３】
変換補正器が、逐次近似エンジンのビット重みの実際値とビット重みの理想値との差を記憶するメモリを含み、前記逐次近似エンジンによって選択されたビット重み対する差が合計されて変換補正出力値が形成される、請求項１に記載のアナログ‐デジタル変換器。
【請求項４】
補正値に、逐次近似変換の終了以前に、少なくとも１回のビットトライアルが適用される、請求項１に記載のアナログ‐デジタル変換器。
【請求項５】
補正値が、逐次近似エンジンのＤＡＣの出力と、前記逐次近似エンジンのコンパレータにおける基準入力との差を増大させるように、逐次近似エンジンに適用される、請求項１に記載のアナログ‐デジタル変換器。
【請求項６】
真のビット重みを見い出すために、選択されたビット重みの値がメモリから読み出されて、前記真のビット重みの残差が、補正デジタル‐アナログ変換器のための入力として使用される、請求項１に記載のアナログ‐デジタル変換器。
【請求項７】
変換出力値の一部分が、その残差を含む、請求項１に記載のアナログ‐デジタル変換器。
【請求項８】
前記部分が、変換補正器出力値の整数部をさらに含み、該整数部が所定の値のレンジ内にあるように制約されている、請求項７に記載のアナログ‐デジタル変換器。
【請求項９】
アナログ‐デジタル変換器が、逐次近似変換過程中にトライアル値を提示するための第１のスイッチドキャパシタアレイを含むとともに、補正デジタル‐アナログ変換器が、前記第１のスイッチドキャパシタアレイと通信するさらに別のアレイ内に、複数のスイッチドキャパシタとして形成される、請求項１に記載のアナログ‐デジタル変換器。
【請求項１０】
さらに別のアレイにおけるキャパシタが、入力信号のサンプリングには関係せず、少なくとも１つの結合キャパシタを介して、入力信号をサンプリングするのに使用される第１のアレイのキャパシタから切り離されている、請求項９に記載のアナログ‐デジタル変換器。
【請求項１１】
変換補正器出力値の一部分が、該変換補正器出力値の残差である、請求項１に記載のアナログ‐デジタル変換器。
【請求項１２】
補正値が、少なくとも１最下位ビットのレンジを有する、請求項１に記載のアナログ‐デジタル変換器。
【請求項１３】
補正値が、アナログ‐デジタル変換器出力の１最下位ビット未満のレンジを有する、請求項１に記載のアナログ‐デジタル変換器。
【請求項１４】
アナログ‐デジタル変換エンジンが冗長性を有する、請求項１に記載のアナログ‐デジタル変換器。
【請求項１５】
逐次近似変換エンジンの冗長性のいくらかは、補正デジタル‐アナログ変換器への最終更新に続く１回または２回以上のビットトライアルにおいて発生する、請求項１４に記載のアナログ‐デジタル変換器。
【請求項１６】
補正デジタル‐アナログ変換器が、逐次近似エンジン内部のディジタル‐アナログ変換器の一部として形成されているか、または前記逐次近似エンジン内部のコンパレータのコンパレータ入力と通信する、請求項１に記載のアナログ‐デジタル変換器。
【請求項１７】
アナログ‐デジタル変換器への少なくともいくつかの入力に対して、そうでなければ非保持の後続ビット重みが次いで保持されるように、補正値が逐次近似エンジンに適用される、請求項１に記載のアナログ‐デジタル変換器。
【請求項１８】
ａ．逐次近似変換の一部として少なくとも１回のビットトライアルを実行するために、逐次近似変換器を使用するステップ、
ｂ．前記逐次近似変換器内の実際のビット重みと、理想値との不一致を補償する変換補正器出力値を形成するステップ、
ｃ．前記逐次近似変換器に供給される補正を形成するために、前記変換補正器出力の値拘束表現を使用するステップ、および
ｄ．前記逐次近似変換を継続するステップ
を含む、アナログ‐デジタル変換を実行する方法。
【請求項１９】
変換出力の拘束表現が、それの残差部である、請求項１８に記載の方法。
【請求項２０】
ａ．逐次近似変換の一部として複数回のビットトライアルを実行するステップ、
ｂ．前記ビットトライアルから得られる実際重みを特定して、残差を計算するステップ、
ｃ．アナログ‐デジタル変換器に適用される補正を形成するために、前記残差を使用するステップ、
ｄ．逐次近似変換を完了させるステップ
を含む、アナログ‐デジタル変換を実行する方法。
【請求項２１】
残差補正の大きさが、１最下位ビットより小さい、請求項２０に記載の方法。
【請求項２２】
逐次近似過程の一部として、ＡＤＣによって生成されるトライアル値から補正が差し引かれる、請求項２０に記載の方法。
【請求項２３】
残差を除く、逐次近似ビットトライアルの結果を出力するステップをさらに含む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、改良型逐次近似ルーチン（ＳＡＲ）アナログ‐デジタル変換器と、アナログ‐デジタル変換器の精度を改善する方法とに関する。
【背景技術】
【０００２】
デジタル式に較正される逐次近似アナログ‐デジタル変換器（ＡＤＣ）は、現在ではよく知られている。そのようなＡＤＣにおけるミッシングコード（missing codes）を避けるために、その中に設けられたデジタル‐アナログ変換器（ＤＡＣ）の内部で、ある種の形式の誤差補正が必要である。これは、２ビット重み未満の基数（radix）の形式、追加の誤差補正ビット、またはその他の冗長性の形式をとってもよい。
補正されていない従来型ＳＡＲ変換器においては、最終結果は、理想保持ビット重みの合計である。例えば、結果１０１０１１を出力する６ビット変換器に対して、この結果の値は３２＋８＋２＋１＝４３であるとされる。しかしながら、この変換器に対して、実際のビット重みは３２．５、１６．０、８．４、４．０、２．１および１であることがわかっているとする。デジタル補正変換器は、保持ビットの実際重みを互いに加算し３２．５＋８．４＋２．１＋１＝４４、次いでその結果を代表する適当なデジタル値を出力することによって、最終結果を決定する。そうすると、最終結果、デジタル式で補正された２値結果は、１０１１００である。
【０００３】
上述のように、デジタル補正ＡＤＣは、誤差を避けるために、何らかの形式の冗長性を必要とする。これを実証するために、６ビットＡＤＣが、３３、１６、８、４、２および１のビット重みを有する場合、すなわち最上位ビットが、１最下位ビット（１ＬＳＢ）だけ過剰重みを有する場合を考える。ここで、入力は、例えば３２．９のビット重みと等価であると仮定する。重み３３は３２．９よりも大きいので、３３の値は、第１回のビットトライアルにおいて除外されることになる。すべての後続のビットは、１６＋８＋４＋２＋１＝３１の値となるように保持されることになる。これは、１．９だけ誤差がある。これを回避するために、保持ビットの任意の組合せの最大合計誤差と同じ量だけ、冗長性が必要となる。上記の場合に対して、重み１の冗長ビットを追加して、ＤＡＣに重み３３、１６、８、４、２、１、１を与えてもよい。次いで、ＭＳＢビットが除外された後に、追加の冗長ビットを含む、以下のビットが保持されて、重み１６＋８＋４＋２＋１＋１＝３２が得られる。そうすると、誤差が０．９ＬＳＢに減少し、これは変換器の解像度の範囲内である。
【０００４】
ＡＤＣに対して特に重要な仕様は、ＤＮＬと呼ばれる微分非線形性（differential non-linearity）である。これは、（１ＬＳＢである）理想コード幅に対して、変換器コードの実際コード幅と理想コード幅の差として定義することができる。ここで重要なことは、デジタル補正は事後処理動作であることである。それは、ＡＤＣのアナログ部分の動作にはまったく影響を与えない。したがって、コード間の遷移は、アナログＡＤＣに対して、デジタル補正が適用された同一のＡＤＣに対するのと同じ場所において発生する。これはデジタル補正ＡＤＣの制約である。ＡＤＣに対する別の重要な仕様は、ＩＮＬと呼ばれる積分非線形性である。ＩＮＬは、ＡＤＣ伝達関数の終点を通過する直線からの逸脱として定義することができる。デジタル補正は、ＡＤＣのＩＮＬを改善することになる。
【発明の開示】
【０００５】
本発明の第１の観点によれば、逐次近似エンジンと、変換補正器（conversion corrector）と、逐次近似エンジンと通信してそれにアナログ補正係数を供給して、前記エンジンの実際ビット重みと理想ビット重みの間の差異を補償する補正デジタル‐アナログ変換器とを含み、アナログ‐デジタル変換の間に、変換補正器が、変換補正器出力値を形成し、この変換補正器出力値の一部分が補正値として補正デジタル‐アナログ変換器に供給される、アナログ‐デジタル変換器が提供される。
【０００６】
これによって、隣接コード遷移の間のステップが、ＤＮＬ誤差が実質的に除去されるように、変換器への入力に対する等間隔に配置された変更に対応している、デジタル方式で補正されたアナログ‐デジタル変換器を提供することができる。
好ましくは、補正ＤＡＣは、ゼロからフルスケールまでわずかに数ＬＳＢの範囲である出力を有する。
【０００７】
好ましくは、補正値は、トライアルされているビットの実際値と、トライアルされているビットの理想値との差の残余（remainder）（すなわち、１ＬＳＢ以下の値、または議論のために小数点表現に変換した場合には、小数点の右側の値）を表わす。より好ましくは、補正値は、現在トライアルされているビットの値を含んでもよい、変換過程において保持されていたビットの実際値と、それらのビットの理想値との差の残余（または残差（residue））を表わす。驚くべきことに、本発明者は、補正デジタル‐アナログ変換器を、実際重みと理想重みの差の１ＬＳＢ残余、または１ＬＳＢよりわずかに小さい残余を出力するように制限できることを認識した。この残余は、残差を形成する２値ビットの合計が１ＬＳＢ未満となるので、１ＬＳＢよりわずかに少なくすることができる。
【０００８】
上記の補正変換器は、ビットの実際重みを保持するメモリを有するのが有利である。その結果として、補正変換器は、補正デジタル出力値を提供すること、および補正デジタル‐アナログ変換器に対して使用することのできる補正値も形成するという二重の役割を果たす。この補正値は、打ち切って残差だけにするか（すなわち、１ＬＳＢ以下の部分）、または実際値と理想値の間の差を表わすように拘束して、補正値の整数部、または実際には補正値の全体が、境界を定められたレンジ内にあるように拘束してもよい。
【０００９】
このように、本発明は、デジタル方式で補正されたＡＤＣのＤＮＬ誤差を除去する方法を提供する。これは、好ましい態様においては、わずかに１ＬＳＢのフルスケール範囲を有する、非常に小さなＤＡＣを追加することによって達成される。このＤＡＣは、実際ビット重みと理想ビット重みの差の残差を補償するので、以下の説明においては、残差ＤＡＣと呼ぶ。本発明は、アナログ補正ＡＤＣとデジタル補正ＡＤＣの間のハイブリッドと考えることができる。それに関連する任意の論理を加えた残差ＤＡＣは、反転動作を有する。したがって、それに供給される残差が大きくなるほど、ＤＡＣ出力は負の方向に大きくなる。したがって、好ましい態様においては、補正値または残差は、逐次近似変換過程において試験されているＤＡＣから出力されるアナログ値から差し引かれる。
【００１０】
本発明の第２の観点によれば、
ａ．逐次近似変換の一部として少なくとも１回のビットトライアルを実行するために、逐次近似変換器を使用するステップ、
ｂ．逐次近似変換器内の実際のビット重みと、それらの理想値との不一致を補償する変換補正器出力値を形成するステップ、
ｃ．逐次近似変換器に供給される補正を形成するために、変換補正器出力の値拘束表現を使用するステップ、および
ｄ．逐次近似変換を継続するステップを含む、アナログ‐デジタル変換を実行する方法が提供される。
【００１１】
本発明の第３の観点によれば、
ａ．逐次近似変換の一部として複数回のビットトライアルを実行するステップ、
ｂ．前記ビットトライアルから得られる実際重みを特定して、残差を計算するステップ、
ｃ．アナログ‐デジタル変換器に適用される補正を形成するために、残差を使用するステップ、および
ｄ．逐次近似ビットトライアルを完了させるステップを含む、アナログ‐デジタル変換を実行する方法が提供される。
本発明を、非限定の例だけを用いて、添付の図面を参照して、さらに詳細に説明する。
【００１２】
本発明の好ましい実施態様の説明
図１は、ＡＤＣの最上レベル図を示す。ブロック１は逐次変換エンジンを示し、これにはＳＡＲ変換器の主構成要素を形成する、ＤＡＣ２、コンパレータ４、および逐次近似レジスタ６が含まれる。ブロック２は変換補正器を示し、これには（理想に対して）実際のビット重みの代表値を含むＲＯＭ１０と、これらのビット重みを加算するためのアキュムレータ（accumulator）１２とが含まれる。制御ロジック１４は、これらのブロックによって共有されており、当業者には知られているものである。補正ＤＡＣ２０は、コンパレータ４によって比較される電圧を修正するために設けられており、アキュムレータ１２の出力に対して応答性がある。ブロック１およびそのＤＡＣは、任意のＡＤＣ／ＤＡＣ技術で形成することが可能であり、それゆえに詳細な説明は必要でない。なお、ＤＡＣ２は、スイッチドキャパシタ技術における実装に、特に適していることを理解すべきである。
【００１３】
ブロック２における構成要素の動作は、当業者にはよく理解されるはずである。ＳＡＲトライアルの一部として保持されている、保持ビットの現実の重みが、ＲＯＭから呼び出されて、アキュムレータ１２において互いに加算される。次いで、最終結果が要求解像度まで切り捨てられ、通常、それが変換器の解像度である。
補正ＤＡＣ２０の追加によって、ＡＤＣの動作は、以下のようになる。通常のデジタル補正された変換器に関して、各ビットトライアル後に、ビットを保持すべき場合には、そのビットの現実の重みがＲＯＭから引き出されて、アキュムレータ内で、以前に保持されたすべての重みの合計に加算される。しかしながら、この累算された合計の一部分、例えば、小数点の後に続く、結果の部分（または１ＬＳＢ未満の残余）である「残差」が計算されて、変換エンジンのアナログ部分へ出力するために、補正ＤＡＣに対して利用可能にされる。
【００１４】
ビット重み中の大きな誤差は、ほとんど常に、上位のビットと関連している。したがって、下位のビットは、理想的と考えられる。例えば、この簡略化された例においては、ビット重み４、２、および１を理想的であるとみなす選択をしてもよい。したがって、ビット重み８に関連するビットトライアルの後に、残差は変化しないことになる。ＤＡＣがビット重み４を試験するように設定されている間、残差は補正ＤＡＣ２０に供給されて、その結果として、ビット重み４のトライアルに対して最後まで、コンパレータ入力にも、残差ＤＡＣの影響を受ける。次いで、ビット重み２および１のトライアルが、標準として実施される。
【００１５】
ＤＡＣ２０からＤＮＬ誤差がなくなる理由を理解するために、補正ＤＡＣなしの、簡単な場合として、ビット８だけに誤りがあり、８．７５の値を有する（整数部分の８と、残差部分の０．７５からなる）場合を考える。このビットが設定されるときにはいつも、ＤＡＣは３／４ＬＳＢ高さとなる。したがって、コード７から８にコード変更すると、ＤＡＣは１．７５ＬＳＢに対応する量だけ変化し、これはＡＤＣに対して０．７５ＬＳＢのＤＮＬ誤差を発生させることになる。次に補正ＤＡＣ２０が動作すると、このＤＡＣは、３／４ＬＳＢの残差を差し引いて、このビットに対する正味重みとして、８．７５−０．７５＝８をもたらす。したがって、ビット重み８の誤差が除去されている。
【００１６】
このビットが、８．７５の代わりに９．７５の重みを有する場合には、残差ＤＡＣは、このビットが設定されているときには、３／４量のＬＳＢをやはり差し引き、正味重み９をもたらす。このビットの理想重みは８であるが、９．７５の値がアキュムレータに追加されていることになるので、アキュムレータは、誤差の整数部を補償することになる。この誤差の０．７５部分、すなわち整数より下の残差は、補正ＤＡＣによって効果的に除去される。
【００１７】
これからさらに、ビット重み１６に誤りがあり、実際値１６．５を有する場合を考える。これらの２つのビットの複合重み（combined weight）は、２５．２５となる。これらの２つのビットの両方が保持されると、補正ＤＡＣは、０．２５ＬＳＢの値を差し引いて、正味重み２５をもたらす。この場合には、残差部、すなわちＤＡＣ誤差の１ＬＳＢ未満の部分が除去されているが、複合重みは、なお１ＬＳＢ高く、すなわち、それは２４ＬＳＢとなるはずである。再びここでも、２５．２５の値がアキュムレータに加算され、最終結果は、アキュムレータ出力の整数部とされることになるので、誤差の整数部は、アキュムレータにおいて補償される。
【００１８】
測定しようとするアナログ値に等しい（またはそれとバランスする）、複合重みを探索している場合に、ＳＡＲ変換器は、検量計（weigh scale）のように動作しているとみなすことができる。変換の終点においてバランスに到達する場合には、現実の重みの複合値が既知であれば、測定しようとする入力値の重みがわかる。したがって上記の場合には、これらの２ビットの設定によってバランスが生じる場合には、入力値は、１ＬＳＢ範囲内で、変換器の解像度に対して２５の重みを有することがわかる。
【００１９】
実際誤差を有するＤＡＣについて先に述べたように、デジタル式に較正されたＡＤＣは、誤差を避けるために冗長性を必要とする。変換の終了の数ＬＳＢ前に、補正ＤＡＣを変更すると、冗長性に対するさらなる要件が追加される。上述のように、残差ＤＡＣは、０ＬＳＢと１ＬＳＢの間の量だけ、減らしてもよい。変換器が、変換の終了時に「バランス」になお到達するためには、ＤＡＣ２は、やはり、０ＬＳＢと１ＬＳＢの間の量だけ、増やすことができなければならない。これは、多くの方法で行うことができる。１つの方法は、補正ＤＡＣの最終（または唯一の）更新後に試験される、１ＬＳＢの重みを有する追加の冗長ビットを設けることである。
【００２０】
上記の広範な概念は、様々な方法で達成することができる。一部または全部のビット重みの整数部の累積は、アキュムレータからその他の感度のあるアナログ部品へのノイズカップリングを最小化するために、変換後に実行してもよい。補正ＤＡＣは、変換の終盤にとられるステップサイズを最小化するために、異なるレンジ、例えば−０．５〜＋０．５を有してもよい。補正ＤＡＣは、好ましい態様におけるように、ただ一度だけではなく、変換中に２度以上更新してもよい。
【００２１】
補正ＤＡＣは、好ましい態様においては１ＬＳＢのレンジを有するものとして説明したが、Ｎビット残差ＤＡＣは、（２Ｎ−１）／２ＮＬＳＢの実際レンジを有する可能性が高い。これは、Ｎが大きくなるほど１ＬＳＢに近づくが、厳密に１ＬＳＢではない。
残差ＤＡＣにおけるサブＬＳＢビットの数より、多数のサブＬＳＢビットを備えるアキュムレータを有するのがより効率的であり得る。
【００２２】
補正ＤＡＣは、有利には、メインＤＡＣの出力における値を低減するように、メインＤＡＣ中に結合される。しかしながら、シングルエンド型ＡＤＣにおいて、補正ＤＡＣはコンパレータの入力に結合してもよく、これに対して、ＳＡＲトライアルに使用されるスイッチドキャパシタアレイはコンパレータの他方の入力に結合される。さらに別の選択肢においては、ＡＤＣが微分ＡＤＣである場合でも、補正ＤＡＣが、コンパレータの入力段階において補正ＤＡＣの寄与を合計することによって、スイッチドキャパシタアレイによって提示される信号の有効値をなお修正できるように、コンパレータを修正してもよい。スイッチドキャパシタＤＡＣ実現例において、図２に示すように、補正ＤＡＣ４０は、結合キャパシタ４４を介してメインＤＡＣ４２中に結合される、個別ＤＡＣとすることができる。高解像度変換器は、通常、メインＤＡＣ４２と、結合キャパシタ４４をその間に備える、１つまたは２つ以上のサブＤＡＣ４６を有することになる。その最も簡潔な形態において、単独サブＤＡＣ４６は、小さい結合キャパシタで、メインＤＡＣ４２中に結合される。そのような配設を用いると、残差ＤＡＣ４０は、追加のキャパシタと関連するスイッチとをサブＤＡＣ４６に追加することによって、効率的に構築することができる。
【００２３】
図２に示されている、この好ましい態様の（例を簡単にするために選択された）６ビット例において、キャパシタアレイの全体寸法を低減するために、ＤＡＣは（数を多くすることはできるが）２つのアレイに分割され、信号は主アレイ上にのみサンプリングされる。よく知られているように、いわゆるサンプリングキャパシタＣ５が使用されていない限り、サブアレイも入力信号をサンプリングしない場合に、ゲイン誤差は発生する。このキャパシタは、主アレイにおいて、アレイ内のその他のキャパシタと並列に、入力をサンプリングするが、次いで、ビットトライアルのために、Ｖｒｅｆ−にすぐに切り換えられる。
【００２４】
サンプリングＳ０が閉じている間に、残差キャパシタＣｒ１およびＣｒ２は、スイッチＳＲ２およびＳＲ４によってＶｒｅｆ＋に切り換えられ、Ｃ１〜Ｃ４は、スイッチＳ１、Ｓ３、Ｓ５およびＳ７によってＶｒｅｆ−に切り換えられ、キャパシタＣ５〜Ｃ８は、スイッチＳ１０、Ｓ１２、Ｓ１５およびＳ１８によって入力に切り換えられる。サンプリング後に、Ｓ０が開かれて、Ｃ１〜Ｃ７がＶｒｅｆ−に切り換えられ、Ｃ８がＶｒｅｆ＋に切り換えられて、ＭＳＢビットＢ６の試験を可能にする。次いで、このキャパシタは、コンパレータへの−ｖｅ入力電圧に対して、ＤＡＣが正極性であることをコンパレータが示す場合に、Ｖｒｅｆ−に戻るように切り換えられる。次いで、同じビットトライアル動作が、ビットＢ５、Ｂ４、Ｂ３およびＢ２に対して実施される。保持ビットの記憶された重みが、ＲＯＭ１０から取り出されて、変換中にアキュムレータに加えられる。
【００２５】
ビットトライアルＢ２の後に、アキュムレータからの残差は、残差ＤＡＣスイッチＳＲ１〜ＳＲ４に送られる。アキュムレータの０．５ビットが論理１である場合には、Ｃｒ２ドリブンプレート（driven plate）はＶｒｅｆ＋からＶｒｅｆ−に切り換えられる。同様に、残差ＤＡＣの０．２５ビットが論理１である場合には、Ｃｒ１ドリブンプレートが、Ｖｒｅｆ＋からＶｒｅｆ−に切り換えられる。このようにして、サブＤＡＣ電圧における負のシフト（negative shift）を生成して、次いで、それが結合キャパシタを介してメインＤＡＣ中に結合する。次いで、ビットトライアルＢ１およびＢ０が、通常の方法で行われる。最終結果が、アキュムレータ出力の整数部として取り込まれる。
【００２６】
微分ＳＡＲ変換器はよく知られている。これらの変換器は、通常、コンパレータの２つの入力につながる、ＤＡＣアレイを有する。そのような変換器において、補正ＤＡＣは、負極性アレイ（negative array）の一部として形成することができる。次いで、そのような残差ＤＡＣのキャパシタは、さらに従来式の方法で切り換えられて、選択されたキャパシタの駆動ノードが、Ｖｒｅｆ−からＶｒｅｆ＋へと切り換えられて、負極性ＤＡＣにおける正のシフトを生成することになる。このことは、上述したように、正極性ＤＡＣにおいて負のシフトを生成するのと同じ効果がある。
【００２７】
本発明を、小数点に続く部分である残差を、補正ＤＡＣに引き渡すだけの文脈において説明したが、その他の動作モードも可能である。すなわち、逐次近似変換エンジンにおける重みの実際値と、逐次近似変換エンジンにおける重みの理想値との間の誤差を計算することが可能であり、この差分値の一部分を、補正ＤＡＣを駆動するのに使用することができる。すなわち、この差分を、整数部と残差部を含むものとみなし、整数部は、あるレンジ、例えば１ＬＳＢまたは２ＬＳＢ内にあるように境界を定めることができるのに対して、残差部分は、補正ＤＡＣによって加えられる最大補正が境界を定められた整数部と残差部の合計となるように、修正することなく通すことができ、それによってそれ自体が、おそらく２ＬＳＢまたは３ＬＳＢに制限される。
【００２８】
しかしながら、補正ＤＡＣに供給される補正値を、１ＬＳＢ（残差）よりもわずかに少ない量に制限することには、実質的な利点がある。１ＬＳＢよりわずかに少ないフルスケールレンジを有する補正ＤＡＣは、数ＬＳＢのフルスケールレンジを有する補正ＤＡＣよりも物理的に小さいだけでなく、ゲインとＤＮＬ誤差がより小さい。残差だけを使用することの特別の利点は、補正ＤＡＣに送られる値はいずれも、実際の保持ビット重みの合計によって与えられる変換結果から差し引かなければならないことから生じる。残差だけが補正ＤＡＣに送られる場合には、残差は、変換結果において１ＬＳＢより小さい値を無視することによって有効に差し引かれるので、実際の減算操作は必要ではない。しかしながら、補正ＤＡＣが１ＬＳＢよりも大きい値のレンジで供給されると、実際の減算操作が必要である。
【００２９】
ビット重み誤差から切り離して、ビット重みの理想値を合計することがよく知られている。したがって、累積保持ビット重み誤差全体を、ＤＡＣ出力が保持ビット重み誤差を除外するように、補正ＤＡＣの入力として供給することができる。次いで、最終結果が、累積理想ビット重みによって得られる。しかしながら、補正ＤＡＣは、次いで、保持ビット重み誤差の整数部分全体および残差部分の両方に対処しなければならない。その結果として、より大きな補正ＤＡＣが必要となる。
【００３０】
補正ＤＡＣを、逐次近似変換エンジン内部のＤＡＣと通信する状態で示したが、補正ＤＡＣをコンパレータと直接接続して、それによって、例えば、メインＤＡＣがコンパレータの非反転入力に接続され、補正ＤＡＣがコンパレータの反転入力に接続されるようにすることもできる。
先に注記したように、逐次近似変換エンジンは冗長性を必要とする。これは、当業者には知られている方法、例えば、冗長ビットの挿入によるか、または２未満の基数の変換エンジンを使用することによって、行うことができる。
【００３１】
上記の方法はまた、２回以上の追加ビットトライアルを必要としないので、ＤＮＬ誤差を除去する効率的な方法である。このことは、必要以上の高解像度を有するＡＤＣを製作して、次いで必要な解像度まで丸めまたは打ち切りを行う、従来技術式方法と比較して有利である。これによってＤＮＬ誤差が除去されない場合には、次いで、それを許容できるレベルまで低減してもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の一例を構成するＡＤＣを示す概略図である。
【図２】スイッチドキャパシタＳＡＲと残差ＤＡＣの好ましい実現例を示す概略図である。
【図１】
2009518964.tif 000003
【図２】
2009518964.tif 000004
【手続補正書】
【提出日】平成20年11月26日(2008.11.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
ビット重み中の大きな誤差は、ほとんど常に、上位のビットと関連している。したがって、下位のビットは、理想的と考えられる。例えば、この簡略化された例においては、ビット重み４、２、および１を理想的であるとみなす選択をしてもよい。したがって、ビット重み８に関連するビットトライアルの後に、残差は変化しないことになる。ＤＡＣがビット重み４を試験するように設定されている間、残差は補正ＤＡＣ２０に供給されて、その結果として、ビット重み４のトライアルから最後まで、コンパレータ入力にも、残差ＤＡＣの影響を受ける。次いで、ビット重み２および１のトライアルが、標準として実施される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
補正ＤＡＣは、有利には、メインＤＡＣの出力における値を低減するように、メインＤＡＣ中に結合される。しかしながら、シングルエンド型ＡＤＣにおいて、補正ＤＡＣはコンパレータの入力に結合してもよく、これに対して、ＳＡＲトライアルに使用されるスイッチドキャパシタアレイはコンパレータの他方の入力に結合される。さらに別の選択肢においては、ＡＤＣが微分ＡＤＣである場合でも、補正ＤＡＣが、コンパレータの入力段階において補正ＤＡＣの寄与を合計することによって、スイッチドキャパシタアレイによって提示される信号の有効値をなお修正できるように、コンパレータを修正してもよい。スイッチドキャパシタＤＡＣ実現例において、図２に示すように、残差ＤＡＣ４０は、結合キャパシタ４４を介してメインＤＡＣ４２中に結合される、個別ＤＡＣとすることができる。高解像度変換器は、通常、メインＤＡＣ４２と、結合キャパシタ４４をその間に備える、１つまたは２つ以上のサブＤＡＣ４６を有することになる。その最も簡潔な形態において、単独サブＤＡＣ４６は、小さい結合キャパシタで、メインＤＡＣ４２中に結合される。そのような配設を用いると、残差ＤＡＣ４０は、追加のキャパシタと関連するスイッチとをサブＤＡＣ４６に追加することによって、効率的に構築することができる。
【国際調査報告】
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