(57)【要約】ｍビット表示データを受け取るディスプレイは、ｎビットデジタル入力を持つ容量切替型デジタル／アナログコンバータを含む表示ドライバを有する（ｍはｎ以下）。上記容量切替型デジタル／アナログコンバータのキャパシタの上側の電極は、ゼロ化フェーズにおいて、複数の参照電圧（Ｖ１１，Ｖ１２）の一つに接続される。ゼロ化フェーズにおいて上記容量切替型デジタル／アナログコンバータのキャパシタの上側の電極に接続される参照電圧の選択は、入力されるｎビットデジタルコードに依存せず、ディスプレイ内部の信号によって決定される。デコードフェーズにおける上記コンバータからの出力電圧範囲は、先のゼロ化フェーズにおいて選択された参照電圧に基づいて、参照電圧Ｖ１１の上下にある出力電圧の第１の範囲(25)であってもよく、参照電圧Ｖ１２の上下にある出力電圧の第２の範囲(26)であってもよい。
2009541781.tif 000002
【特許請求の範囲】
【請求項１】
ホストからｍビットデジタルコード（ｍは１より大きい整数）の表示データを受け取り、デジタル／アナログコンバータを備えてｍビットデジタルコードを変換する表示ドライバを有するディスプレイであって、
デジタル／アナログコンバータは、出力とｎビットデジタル入力とを持つ容量切替型デジタル／アナログコンバータとスイッチ配列とを含み、
上記スイッチ配列は、動作のゼロ化フェーズにおいて複数の参照電圧の一つを容量切替型デジタル／アナログコンバータの少なくとも一つのキャパシタの第１電極に接続するように適合され、
上記デジタル／アナログコンバータのｎビットの入力は、ｍビットのデジタルコードであるか、もしくは、ｍビットのデジタルコードから派生したものであり、
上記スイッチ配列への入力は、ディスプレイ内部の信号であり、入力ｎビットデジタルコードに依存しないものであるディスプレイ。
【請求項２】
上記容量切替型デジタル／アナログコンバータは、双方向容量切替型デジタル／アナログコンバータである請求項１に記載のディスプレイ。
【請求項３】
上記スイッチ配列は、デコードフェーズにおいて、上記容量切替型デジタル／アナログコンバータの各キャパシタの第１電極を上記複数の参照電圧から切り離すように適合されている請求項１または２に記載のディスプレイ。
【請求項４】
上記スイッチ配列は、動作のゼロ化フェーズにおいて、少なくとも一つのキャパシタの第１電極を第１参照電圧および第２参照電圧の一方に接続するように適合されている請求項１または２に記載のディスプレイ。
【請求項５】
上記第１および第２参照電圧は、ゼロ化フェーズにおいて上記第１参照電圧が選択された時の上記コンバータからの出力電圧範囲が、ゼロ化フェーズにおいて上記第２参照電圧が選択された時の上記コンバータからの出力電圧範囲に重ならないように選択される請求項２に従属する請求項４に記載のディスプレイ。
【請求項６】
上記第１および第２参照電圧は、ゼロ化フェーズにおいて上記第１参照電圧が選択された時の上記コンバータからの出力電圧範囲が、ゼロ化フェーズにおいて上記第２参照電圧が選択された時の上記コンバータからの出力電圧範囲に重なるように選択される請求項２に従属する請求項４に記載のディスプレイ。
【請求項７】
上記コンバータはバッファレスコンバータであり、その出力が容量負荷に直接接続される請求項１に記載のディスプレイ。
【請求項８】
上記容量切替型デジタル／アナログコンバータは、（ｎ−１）個のキャパシタを含む請求項２に記載のディスプレイ。
【請求項９】
さらに画像表示層を含み、ドライバが上記画像表示層の少なくとも選択された領域を駆動する請求項１に記載のディスプレイ。
【請求項１０】
上記スイッチ配列への入力が、上記画像表示層の状態に依存する請求項９に記載のディスプレイ。
【請求項１１】
上記スイッチ配列への入力が、時間依存である請求項９または１０に記載のディスプレイ。
【請求項１２】
上記画像表示層は、液晶材料の層である請求項９、１０、または１１に記載のディスプレイ。
【請求項１３】
上記スイッチ配列への入力が、液晶材料の極性に依存する請求項１０に従属する請求項１２に記載のディスプレイ。
【請求項１４】
ｍ＝ｎである請求項１から１３の何れかに記載のディスプレイ。
【請求項１５】
ｍ＜ｎである請求項１から１３の何れかに記載のディスプレイ。
【請求項１６】
上記表示ドライバは、入力されたｍビットデジタルコードから上記デジタル／アナログコンバータへのｎビット入力を派生させる手段を含む請求項１５に記載のディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、表示ドライバとしてデジタル／アナログコンバータを有するディスプレイに関する。特に、上記デジタル／アナログコンバータは、コンバータと負荷との間にバッファアンプを設けることなく、負荷容量を直接駆動可能とする。そのようなコンバータは、“バッファレス”コンバータとして知られている。そのようなコンバータは、例えば、液晶ディスプレイのマトリクス列の駆動に使用可能である。そのようなコンバータの特別な適用は、特に消費電力の最小化が要求される携帯機器用の小型表示パネルにある。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）において、液晶材料層は２つの電極（透過型液晶ディスプレイの場合は、どちらも透明）に挟まれる。それぞれの電圧に第１および第２の電圧が印加されることにより、液晶材料の状態は、第１の電圧と第２の電圧との差の絶対値によって影響される。液晶材料の状態は、液晶ディスプレイを透過する光の量、すなわち輝度を制御する。
【０００３】
液晶ディスプレイは、一般に、個別にアドレス可能な絵素または“画素”において極性を有する。アクティブマトリクスＬＣＤにおいて、一方の電極（“共通電極”または“対向電極”）は、通常、全画素に対して共通であり、他方の電極は、画素に対応してアドレス可能な電極（“画素電極”）の極性を個別に決定できるようにパターンを有している。単純化した画素の図を図１に示す。ＶＣＯＭは、画素の対向電極１に印加される電圧に相当し、ソースラインＳＬ，ゲートラインＧＬ，画素トランジスタ３は、画素の画素電極２に印加される電圧を制御する。簡単に言えば、適切な駆動電圧は、表示ドライバＤＤによってソースラインＳＬへ印加され、ゲートラインＧＬへは適切な駆動回路（図１には図示せず）によって印加される。画素トランジスタをＯＮに切り替えるための適切な電圧は、画素トランジスタのゲートに接続されたゲートラインＧＬへ印加される。画素トランジスタがＯＮに切り替わると、画素電極がソースラインＳＬに接続され、画素はソースラインに印加された適切な電圧によってアドレスされる。
【０００４】
ディスプレイにおいて液晶材料の経年劣化を防ぐために、液晶材料は、リフレッシュされる度に（通常、１秒間に５０〜６０回）正電圧および負電圧にて交互に駆動されなければならず、そのとき、液晶材料における直流電圧の時間平均は０となる。
【０００５】
ここで、
・“白電圧”（光透過量を１００%にする場合の液晶材料への印加電圧）ＶＷ＝１Ｖであり、
・“黒電圧”（光透過量を０%にする場合の液晶材料への印加電圧）ＶＢ＝３ＶであるようなノーマリーホワイトＬＣＤを考える。
【０００６】
この例では、以下の２つの方法の何れかで、液晶材料に作用する電圧の交互の切替えを達成することが可能である。
・対向電極電圧ＶＣＯＭは固定され、画素電極に印加される電圧ＶＰＩＸＥＬは、その固定された電圧の上下の値となるように交互に切り替えられる（図２（ａ）参照）。例えば、対向電極電圧ＶＣＯＭが２Ｖに固定されるならば、画素電圧は、３〜５Ｖの範囲と１〜−１Ｖの範囲とで交互に切り替えられる。
・画素電圧の範囲は、要求されるＬＣ電圧の範囲（ＶＢ−ＶＷ＝２Ｖ）をカバーするように選択でき、対向電極電圧ＶＣＯＭは、液晶への直流レベルを補正するように交互に切り替えられる（図２（ｂ）参照）。例えば、画素電圧ＶＰＩＸＥＬは常に０〜２Ｖの範囲にあり、対向電極電圧ＶＣＯＭは−１Ｖと３Ｖとで交互に切り替えられる。
【０００７】
対向電極電圧ＶＣＯＭを切り替える方法では、画素電極へ供給される電圧の範囲を低減することができ、これらの電圧を生成するデジタル／アナログコンバータの設計を簡素化できる。典型的なシステムでは、対向電極電圧は、行時間毎（およそ５０μｓ毎）に切り替えられる。
【０００８】
しかしながら、対向電極電圧ＶＣＯＭを切り替える方法は、以下の欠点をも有する。
・対向電極１は大きな容量を持つため、充電に時間を有する。この間、データを画素に書き込むことができず、行間時間（ブランキング時間）が増加する。
・対向電極１は大きな面積を有する導体であり、静電放電（ＥＳＤ）の影響を受け易い。ＥＳＤの通常の解決法は、ディスプレイのガラスに接続された箇所に、保護ダイオードを介して接地される低抵抗のパスを備えることであるが、そのような回路は、通常、抵抗を含み、（できるだけ素早く充電されるように）一般に対向電極は省かれる。その結果、対向電極は、ＶＣＯＭ駆動回路の中に導通パスを備えることになり、ＥＳＤによるダメージを受ける可能性がある。
・対向電極電圧ＶＣＯＭの負荷は大きいため、非常な大きなオペアンプバッファにより駆動されることも多く、大きな定常電流を消費する。しかしながら、対向電極電圧ＶＣＯＭの切り替えが頻繁でないので、この電流において負荷の駆動に使用される割合は小さくなり、残りはバッファを通じてグラウンドへ流され、不要な電力が消費される。
【０００９】
一般に、システムにおいて要求される参照電圧の数は最小化されることが好ましい。各参照電圧は、正確に生成されなければならず、それからバッファされる（もし、電流を供給するのであれば）。
【００１０】
システムの複雑化を低減するには、以下の構成をとることが好ましい。
・画素電圧を供給するＤＡＣ（デジタル／アナログコンバータ）は、参照電圧として、例えば、ＤＡＣ（またはシステム内の他の回路）における論理回路やクロック回路への供給レールによって準備されるものと同一の電圧を用いる。
・対向電極電圧ＶＣＯＭは固定され、理想的には接地される（ＥＳＤの問題を解決するため）。
・（ＶＣＯＭが固定されないのであれば）対向電極電圧ＶＣＯＭのｈｉｇｈとｌｏｗとの間の差が、一つの供給レールの電圧と一致させられる。例えば、０Ｖ，３Ｖ，５Ｖの供給レールを有するシステムにおいて、対向電極電圧ＶＣＯＭのｈｉｇｈとｌｏｗとの間の差が理想的には３Ｖまたは５Ｖであるとする。この場合、対向電極電圧ＶＣＯＭは、オペアンプバッファよりも定常電流の消費が少ないインバータによって駆動可能である。
【００１１】
尚、この参照電圧は電流供給を要求しないので、より簡単に調整可能なＶＣＯＭのＤＣオフセットを生成することが可能である。
【００１２】
図３は、ｎビットのデジタルワード（もしくはｎビットのデジタル“コード”）を対応するアナログ出力に変換する公知タイプの容量切替式デジタル／アナログコンバータ（ＤＡＣ）を示している。このＤＡＣは、さらに単一利得バッファ４の入力とグラウンドとの間に接続された終端キャパシタＣＴＥＲＭを含む。キャパシタＣ１，…，Ｃｎのそれぞれの第２電極は、デジタルワードの対応するビット値に応じて、該第２電極が第１または第２参照電圧入力Ｖ１またはＶ２と選択的に接続されるように、対応するスイッチ５と接続されている。バッファ４の出力は、例えば液晶デバイスのアクティブマトリクスにおけるデータラインまたは列電極であるような、容量負荷ＣＬＯＲＤを駆動する。
【００１３】
ＤＡＣは、動作における２つのフェーズ、すなわちリセットまたは“ゼロ化”フェーズと、変換または“デコード”フェーズとを有しており、これらのフェーズは図３には図示されていないタイミング信号によって制御される。ゼロ化フェーズの間、キャパシタＣ１，…，Ｃｎの第１および第２電極と終端キャパシタＣＴＥＲＭの第１電極は電気スイッチ６によって接続され、かつ第１参照電圧入力Ｖ１に接続される。キャパシタＣ１，…，Ｃｎは、ＤＡＣに蓄えられる総電荷がＶ１ＣＴＥＲＭに等しくなるように放電される。
【００１４】
“デコード”フェーズの間、キャパシタＣｉのそれぞれの第２電極は、デジタル入力ワードのｉ番目のビット値に応じて、第１参照電圧入力Ｖ１または第１参照電圧入力Ｖ２に接続される。ＤＡＣに蓄えられる電荷は次式で与えられる。
【００１５】
【数１】
2009541781.tif 000003
【００１６】
ｂｉはデジタル入力ワードのｉ番目のビット、ＶＤＡＣはキャパシタＣ１，…，ＣｎおよびＣＴＥＲＭの第１電極の電圧である。出力電圧は次式で与えられる。
【００１７】
【数２】
2009541781.tif 000004
【００１８】
一般に、Ｃｉ＝２（ｉ−１）Ｃ１かつＣ１＝ＣＴＥＲＭである。これは、出力電圧のセットが入力デジタルワードと線形関係を有することを示す。
【００１９】
ＤＡＣから負荷容量を離し、変換処理への影響を防止するために、単一利得バッファ４が設けられる。しかしながら、そのようなバッファは、大きな電力消費源となり、省電力システムにおいてはバッファ４を省略することが好ましい。その場合、負荷容量ＣＴＥＲＭは図４に示すように配置される。
【００２０】
ＵＫ特許出願０５００５３７．６は、バッファアンプ無しでの使用に適したＤＡＣを開示している。このＤＡＣは、図５に示される。
【００２１】
ＵＫ特許出願０５００５３７．６におけるｎビットＤＡＣは、図３に示されるような（ｎ−１）ビット容量切替型ＤＡＣと、３つの参照電圧源Ｖ１，Ｖ２，Ｖ３とから構成される。３つの参照電圧源の一つである（Ｖ１）は、ゼロ化フェーズの間、スイッチ７がタイミング信号Ｆ１によって閉じらることにより、容量アレイの上側の電極に接続される。他の参照電圧源（Ｖ２，Ｖ３）は、入力データおよびタイミング信号Ｆ１，Ｆ２に応じて、対応するスイッチ８によってキャパシタＣｉの下側の電極に接続される。
【００２２】
好適な実施例では、下側の電極の電圧は、キャパシタがＤＡＣ出力において正または負のどちらの向きにも電荷を注入できるように形成される。この方法では、ＤＡＣの出力は、図６に示すように、第１参照電圧の上下に対称となる電圧範囲をカバーする。最大ビットｂｎが１または０の時、この出力は次式で与えられる。図６はこの出力を示している。
【００２３】
【数３】
2009541781.tif 000005
【００２４】
出力電圧のＤＣレベルがＶ１に設定され、ＤＡＣの出力範囲が切り替えられたキャパシタおよび終端キャパシタの対応するサイズ、およびＶ３とＶ２との差に設定される。
【００２５】
液晶ディスプレイの画素が固定された対向電極電圧ＶＣＯＭで駆動される場合、広い範囲の画素電圧が必要とされ、図１のソースラインＳＬを駆動するＤＡＣによって生成されなければならない。これは、大きなキャパシタ（特に、ＤＡＣがバッファを使用しないのであれば、ＤＡＣ容量はそれ自身大きい負荷に比較して大きくなければならない）、または（Ｖ３−Ｖ２）における高い値のいずれかを必要とする。これらのどちらも好ましくない：。大きな容量はＤＡＣにおける面積を増大させ、（Ｖ３−Ｖ２）における高い値は電圧の生成を困難とする。
【００２６】
このため、比較的小さな容量および比較的低い電圧が使用できるように、ＤＡＣにおいて要求される出力範囲を減少させることが望まれる。
【００２７】
図７は、さらなる従来のＤＡＣを示す。これは、ＵＳ特許６１５４１２１に開示されたタイプの“セグメント”ＤＡＣである。図７のセグメントＤＡＣは、ｋビットのデータ入力を受け、データにおける最上位ｍビットにてＤＡＣ１１で使用される参照電圧を選択し、入力データの最下位ｎビットにてＤＡＣ１１を制御する。例えば、入力データの最上位ビットは、最下位ビットに対応するＤＡＣ出力がＶ１〜Ｖ２，Ｖ２〜Ｖ３，Ｖ３〜Ｖ４などの何れの範囲にあるかを決定する。その結果、出力は、隣接するセグメント同士で連続するように区分される。
【００２８】
図７のセグメントＤＡＣでは、ｋビット入力データは格納部９へ入力され、最上位ｍビットは、第１ＤＡＣステージ１０の２ｍデコーダ１０ａおよび参照電圧セレクタ１０ｂに送り出される。参照電圧セレクタ１０ｂは、複数の参照電圧から２つ（もしくはそれ以上）の電圧を選択し、選択された電圧を第２ＤＡＣステージ１１のＤＡＣへ与える（これらの電圧は、例えば図３におけるＤＡＣ参照電圧Ｖ１，Ｖ２を形成する）。参照電圧セレクタ１０ｂによって選択される電圧は、２ｍデコーダ１０ａからの出力、言い換えれば入力データの最上位ｍビットによって決定される。すなわち、ＤＡＣに供給される参照電圧は、入力データによって制御される。
【００２９】
符号化されたデジタル信号に対応して正及び負の出力電圧を生成するためには、バイポーラＤＡＣが要求される（符号化されたデジタル信号では、入力データの最大ビットが入力データの符号（正または負）を示す）。これを行なう方法の一つは、図８に示すＵＳ特許４８５３６９８に開示されている。図８の回路では、キャパシタの下側の電極に接続される電圧は、入力データの最大ビットに応じて、正または負（±Ｖｒｅｆ）の何れかに選択される。入力データの最大ビットは、入力データの最大ビットに応じて＋Ｖｒｅｆまたは−Ｖｒｅｆの何れか選択するために、スイッチング配列１２を制御する。出力における２つのセグメントが、−Ｖｒｅｆからグラウンド、およびグラウンドからＶｒｅｆに広がる。
【００３０】
このタイプのＤＡＣでは、参照電圧の符号が入力データにより決定される。
【００３１】
ＵＫ特許２４１４８４８は、画像データが付加ビットと共にマルチビューディスプレイに送られるシステムを開示している。付加ビットは、画像がディスプレイの左側または右側のどちらから見られるものであるか示す。表示の間、付加ビットは、ＤＡＣの電圧とは異なる範囲であり、画像が観察される角度を指示する電圧範囲を選択する。図９のＤＡＣはＵＫ特許２４１４８４８の構成を示すものであり、図９のＤＡＣでは、付加ビットＯＩＦは、スイッチ１３ないし１６およびインバータ１７によって、ＤＡＣ参照電圧Ｖ１およびＶ２，またはＶ３およびＶ４の何れかを選択する。
【００３２】
ＵＫ特許２４１４８４８のシステムでは、参照電圧の接続は、ホストからディスプレイへ送られるデータによって再び制御される。また、付加ビットＯＩＦは、キャパシタ毎にＤＡＣ参照電圧をＶ１およびＶ２，またはＶ３およびＶ４の何れかに選択する。
【００３３】
ＵＳ２００２／０１８６１５７は、ｎビットデジタルワードを変換するデジタル−アナログコンバータを開示している。ＤＡＣの面積を削減するため、ｎビットデジタルワードの最下位ｍビットを受けるｍ（ｍ＜ｎ）個の切替キャパシタのみを有している。
【００３４】
入力データワードの残りの（ｎ−ｍ）ビットは、第１および第２参照電圧の間に接続された抵抗分割回路へ入力される。抵抗分割回路は、そのレベルが入力データワードの最上位（ｎ−ｍ）ビットの値に対応する電圧を生成する。リセットフェーズでは、抵抗分割回路によって生成される電圧は、ＤＡＣの各切替キャパシタの出力端子へ供給される。
【発明の開示】
【００３５】
本発明は、ホストからｍビットデジタルコード（ｍは１より大きい整数）の表示データを受け取り、デジタル／アナログコンバータを備えてｍビットデジタルコードを変換する表示ドライバを有するディスプレイであって、デジタル／アナログコンバータは、出力とｎビットデジタル入力とを持つ容量切替型デジタル／アナログコンバータとスイッチ配列とを含み、上記スイッチ配列は、動作のゼロ化フェーズにおいて複数の参照電圧の一つを容量切替型デジタル／アナログコンバータの少なくとも一つのキャパシタの第１電極に接続するように適合され、上記デジタル／アナログコンバータのｎビットの入力は、ｍビットのデジタルコードであるか、もしくは、ｍビットのデジタルコードから派生したものであり、上記スイッチ配列への入力は、ディスプレイ内部の信号であり、入力ｎビットデジタルコードに依存しないものであるディスプレイを提供するものである。
【００３６】
本発明によれば、容量切替型デジタル／アナログコンバータの少なくとも一つのキャパシタの第１電極に接続されるために選択された複数の参照電圧の一つは、ＤＡＣの入力デジタルコードに依存せずに、内部信号に基づいて選択される。これに対して、上述した従来のＤＡＣでは、参照電圧の選択は入力データコードによって決定される。
【００３７】
スイッチ配列の入力は、容量切替型デジタル／アナログコンバータのキャパシタの第１電極に接続されるように選択された参照電圧が時間で変化するように時間依存であっても良い。あるいは、スイッチ配列の入力は、全時間にわたて一定であってもよい。
【００３８】
デコードフェーズにおけるコンバータからの出力電圧の範囲は、出力電圧が一つの参照電圧の上下にある第１の範囲であっても、あるいは出力電圧が他の参照電圧の上下にある第２の範囲であっても良い。これは、与えられた入力デジタルコードに対して、本発明のＤＡＣは、先のゼロ化フェーズにおいてスイッチ配列によって選択された参照電圧に基づいて、２つ以上の異なる出力電圧の中の一つを出力できることを意味する。
【００３９】
本発明のＤＡＣはシステムの駆動に用いられ、スイッチ配列への入力はシステム処理の内部で生じ、ユーザには認知されない“状態信号”であってよい。例えば、本発明のＤＡＣは液晶表示装置の駆動に用いられ、入力デジタルコードが要求されるディスプレイの（またはディスプレイの画素の）グレイレベルに対応する。状態信号は、表示装置の内部状態に対応するものであって良く、例えば、液晶がその時の水平期間において正電圧または負電圧の何れで駆動されるのかを示す信号である。一般に、上記状態信号は、時間で変化し、コンバータによって駆動されるシステムの状態を示すどのような信号であっても良い。
【００４０】
容量切替型デジタル／アナログコンバータは、双方向容量切替型デジタル／アナログコンバータであってもよい。“双方向容量切替型デジタル／アナログコンバータ”は、（３）式によって与えられ、図６に示される形態の電圧出力を持つ容量切替型ＤＡＣを意味するものであり、その出力は参照電圧Ｖ１の上下の電圧範囲をカバーする。例えば、容量切替型デジタル／アナログコンバータは、図５に示される一般的な形態を有するものであっても良い。
【００４１】
上記スイッチ配列は、デコードフェーズにおいて、上記容量切替型デジタル／アナログコンバータの各キャパシタの第１電極を上記複数の参照電圧から切り離すように適合されていてもよい。
【００４２】
上記スイッチ配列は、処理のゼロ化フェーズにおいて、少なくとも一つのキャパシタの第１電極を第１参照電圧および第２参照電圧の一方に接続するように適合されていてもよい。すなわち、上記スイッチ配列は、第１電極の接続として２つの参照電圧のうちの１つを選択する。
【００４３】
上記第１および第２参照電圧は、直前のゼロ化フェーズにおいて上記第１参照電圧が選択された時の上記コンバータからの出力電圧範囲が、直前のゼロ化フェーズにおいて上記第２参照電圧が選択された時の上記コンバータからの出力電圧範囲に重ならないように選択されてもよい。この実施例は、２つの異なるＤＣレベルで駆動される出力電圧範囲を持つＤＡＣが提供されるものとして認識される。そのようなコンバータは、例えば、対向電極電圧ＶＣＯＭを固定値に維持する駆動方法による液晶表示装置を駆動するために用いることができる。第１参照電圧の値は、ゼロ化フェーズにおいて参照電圧の一つが選択される時に、その後のデコードフェーズにおけるコンバータの出力電圧範囲が液晶材料を正電圧での駆動に適したものとなるように選択され、ゼロ化フェーズにおいて第２参照電圧が選択された時には、その後のデコードフェーズにおけるコンバータの出力電圧範囲が液晶材料を負電圧での駆動に適したものとなる。したがって、図２（ａ）の駆動方法は、広い出力範囲を有するコンバータを必要とすることなく、あるいは、多数の異なる電圧の生成および切替を必要とすることなく実施されるものとなる。
【００４４】
あるいは、上記第１および第２参照電圧は、直前のゼロ化フェーズにおいて上記第１参照電圧が選択された時の上記コンバータからの出力電圧範囲が、直前のゼロ化フェーズにおいて上記第２参照電圧が選択された時の上記コンバータからの出力電圧範囲に重なるように選択されてもよい。この実施例は、例えば、図２（ｂ）に示されるように対向電極電圧ＶＣＯＭを一水平時間毎に切り替える駆動方法による液晶表示装置を駆動するコンバータに用いることができる。本発明は、対向電極電圧ＶＣＯＭの振れを減少させるため、大きな出力電圧範囲を持つＤＡＣを要求しない。
【００４５】
また、上記第１および第２参照電圧は、対向電極電圧ＶＣＯＭの駆動が容易となるように選択されても良い。ＶＣＯＭのｌｏｗ値とｈｉｇｈ値との差がシステムの電圧供給レールによって供給される電圧と等しければ、対向電極電圧ＶＣＯＭは駆動が容易となる。例えば、システム内に３．３Ｖの供給レールがあり、ＶＣＯＭが０．７Ｖと４Ｖとの間で駆動される場合、ＶＣＯＭはクロック信号によって駆動され、その出力が２つの抵抗間のノードに容量的に接続されるデジタルインバータを用いて駆動されてもよい。この抵抗は出力電圧のＤＣレベルを設定し、インバータの電圧の振れを３．３Ｖに設定する。インバータは付加的な出力駆動のみが要求され、インバータ出力はクロック信号である。
【００４６】
上記コンバータはバッファレスコンバータであり、その出力が容量負荷に直接接続されてもよい。
【００４７】
上記容量切替型デジタル／アナログコンバータは、（ｎ−１）個のキャパシタを含むものであってもよい。
【００４８】
上記ディスプレイは、さらに画像表示層を含み、ドライバが上記画像表示層の少なくとも選択された領域を駆動するものであってもよい。例えば、表示ドライバは、図１に示すような一般的構成を有する画素化されたアクティブマトリクスディスプレイの一つ以上のソースラインＳＬを駆動するために用いられても良い。
【００４９】
上記スイッチ配列への入力は、上記画像表示層の状態に依存してもよい。
【００５０】
上記スイッチ配列への入力は、時間依存であってもよい。
【００５１】
上記画像表示層は、液晶材料の層であってもよい。
【００５２】
上記スイッチ配列への入力は、液晶材料の極性に依存してもよい。
【００５３】
ある実施例では、ｍ＝ｎである。この場合、ディスプレイに入力されるｍビットのデジタルデータは、デジタル／アナログコンバータの入力とされても良い。
【００５４】
他の実施例では、ｍ＜ｎである。これは、例えば、入力データにγ補正を行なうことを可能とする。
【００５５】
上記表示ドライバは、入力されたｍビットデジタルコードから上記デジタル／アナログコンバータへのｎビット入力を派生させる手段を含んでもよい。
【００５６】
本発明の他の目的、特徴および長所は、以下に述べる詳細な説明によって明確にされるであろう。さらに、本発明の利点は、図面を参照した以下の説明から明白にされるであろう。
【発明を実施するための最良の形態】
【００５７】
図５に示すような一般的構造の双方向容量切替型ＤＡＣを参考としながら、本発明を以下に説明する。しかしながら、本発明は、この特別な形態に限定されるものではない。
【００５８】
図１０（ａ）は、本発明の第１実施例に係るディスプレイにおける表示駆動の使用に適したデジタル／アナログコンバータ１８のブロック回路図である。図１０（ａ）に示すＤＡＣ１８は、入力ｎビットデジタルコード（ｎは１以上の整数）を出力電圧に変換するものである。図１０（ａ）は“バッファレス”ＤＡＣに適用された本発明を示しており、負荷容量（図示せず）に直接接続されるのに適した出力２２を有している。ここで使用される“バッファレスＤＡＣ”は、図１に示される単一利得出力バッファ１の存在を必要としないＤＡＣを意味する。
【００５９】
図１０（ａ）に示すＤＡＣは、負荷容量として例えばアクティブマトリクス型液晶表示装置のソースラインを含む表示装置を駆動する表示ドライバに組み入れられる。
【００６０】
図１０（ａ）に示すｎビットＤＡＣは、複数のキャパシタを含む。図１０（ａ）の実施例では、ＤＡＣは図５に示すような一般的なタイプの双方向容量切替ＤＡＣであり、（ｎ−１）個のキャパシタＣ１，Ｃ２…Ｃｎ−１を含む。しかしながら、本発明はこれに限定されるものではなく、どのようなＤＡＣが使用されてもよい。例えば、図３または図４に示すような一般的形態のＤＡＣが使用されてもよく、そのような場合では、ｎビットＤＡＣがｎ個のキャパシタを含む。
【００６１】
各キャパシタの下側の電極は、対応する論理回路２１の出力によって制御される対応するスイッチ２０に接続される。（この説明では、“上側の電極”の用語は、コンバータの出力２２に接続されるキャパシタＣｉの電極を示すものとして使用され、キャパシタＣｉの他方の電極は“下側の電極”と称される。この用語は、単に便宜上使用されるものであって、どのような特別な配置にもＤＡＣを限定するものではない。）ＤＡＣの各キャパシタの上側の電極は、第１参照電圧入力２３に接続される。第１参照電圧入力２３は、さらなる論理回路２４によって制御されるスイッチ配列１９を用いて第１参照電圧源Ｖ１１または第２参照電圧源Ｖ１２（ここでＶ１１≠Ｖ１２）の何れに接続されても良い。
【００６２】
ＤＡＣの各キャパシタＣｉの下側の電極は、スイッチ２０の対応する一つによって、第３参照電圧源Ｖ２または第４参照電圧源Ｖ３の何れかに接続可能である。第３参照電圧源Ｖ２は、第４参照電圧源Ｖ３とは異なっている。
【００６３】
図１０（ａ）のＤＡＣは、デコードフェーズに引き続くゼロ化フェーズにおいて機能する。ゼロ化フェーズでは、スイッチ配列１９が第１参照電圧入力２３を第１参照電圧源Ｖ１１または第２参照電圧源Ｖ１２の何れかに接続する。こうして、ＤＡＣの各キャパシタＣｉの上側の電極は、第１参照電圧Ｖ１１または第２参照電圧Ｖ１２の何れかの電位に保持される。ＤＡＣの出力電圧は、必要に応じて第１参照電圧Ｖ１１または第２参照電圧Ｖ１２に充電される。
【００６４】
デコードフェーズでは、スイッチ配列１９は、第１参照電圧入力２３が第１参照電圧源Ｖ１１および第２参照電圧源Ｖ１２の何れかとも切り離されるように制御される。ＤＡＣの出力電圧は、入力コードに依存する電圧に対してフロート状態となる。
【００６５】
関連特許出願ＵＫ０５００５３７．６（言及により、その内容はここに組み込まれる）に記載されているように、好適な実施例では、ゼロ化フェーズおよびデコードフェーズの間のＤＡＣの各キャパシタＣｉの下側の電極の接続は、入力データコードの対応するビットｂｉおよび入力データコードの最大ビットｂｎに依存する。各キャパシタＣｉの下側の電極の接続は、基本的には２つの可能性があり、(a)デコードフェーズの間にキャパシタＣｉの下側の電極に印加される電圧は、デコードフェーズにおいてｉ番目のキャパシタＣｉを通って電荷が注入されるように、ゼロ化フェーズの間にキャパシタＣｉの下側の電極に印加された電圧と異なっていてもよい、もしくは(b) デコードフェーズの間にキャパシタＣｉの下側の電極に印加される電圧は、デコードフェーズにおいてｉ番目のキャパシタＣｉを通って電荷が注入されないように、ゼロ化フェーズの間にキャパシタＣｉの下側の電極に印加された電圧と同じであってもよい。もし、デコードフェーズにおいてｉ番目のキャパシタＣｉを通って電荷が注入されるのであれば、注入される電荷の符号は入力データコードの最大ビットｂｎによって決定される。
【００６６】
ＤＡＣからの出力電圧は、図６に示すような一般的な形態を持ち、上述した（３）式によって定義されるが、（３）式におけるＶ１は、スイッチ配列１９によって参照電圧Ｖ１１またはＶ１２の何れかが選択されることにより、Ｖ１１またはＶ１２の何れかに置き換えられる。（図１０（ａ）に示すように、終端キャパシタが備えられない実施例では、（３）式の分母におけるＣＴＥＲＭは、コンバータによって駆動される負荷容量であるＣＬＯＡＤに置き換えられる。）図１０（ａ）のＤＡＣにおける出力電圧の一般的な形態は、図１０（ｂ）に示される。これから分かるように、出力電圧範囲は、該出力電圧範囲が第１参照電圧Ｖ１１の上下にある第１の範囲２５であってもよく、あるいは該出力電圧範囲が第２参照電圧Ｖ１２の上下にある第２の範囲２６であってもよい（２つの出力範囲は、明瞭にするため、図１０（ｂ）において側面に沿って置き換えられている。）。
【００６７】
図１０（ａ）の論理回路２１は、入力データコードに応じてデコードフェーズにおけるｉ番目のキャパシタＣｉを通っての電荷注入を制御するためのスイッチ２０を制御するどのような適切な論理回路であってもよく、例えば、上述した例やＵＫ特許出願０５００５３７．６においてより詳細説明された例としてもよい。特に、論理回路２１は、ＵＫ特許出願０５００５３７．６で説明されたどのような方法でスイッチ２０を制御するものであっても良い。もし要求されるのであれば、各スイッチ２０は、図５に示すような、切り離された個々の論理回路によって選択的に制御されるものであっても良い。
【００６８】
第１または第２参照電圧のどちらがゼロ化フェーズにおいて第１参照電圧入力２３に接続されるかを決定するスイッチ配列１９は、更なる論理回路２４によって制御される。本発明によれば、スイッチ配列１９への入力は、ディスプレイ内部の信号であり、例えばディスプレイの内部で生成され、および／またはばディスプレイの状態に依存する。図１０（ａ）では、論理回路２４への一つの入力は、タイミング信号ＣＫであり、例えば、ＤＡＣがゼロ化フェーズ（スイッチ配列は第１および第２参照電圧の一つを第１参照電圧入力に接続しなければならない）であるかでコードフェーズ（スイッチ配列は第１参照電圧入力を第１および第２参照電圧の何れからも切り離すべきである）であるかを示すクロック信号である。図１０（ａ）の論理回路２４への他の入力は状態信号Ｓであり、例えばシステム（例えば、ＤＡＣによって駆動される画像表示層）の状態を何らかの方法で示す信号である。上記状態信号はＤＡＣへの入力データコードに依存せず、スイッチ配列１９の動作はＤＡＣへのｎビットデータコード入力に依存しない。上記状態信号は時間依存であっても良く、あるいは全時間にわたって一定であっても良い。
【００６９】
ＤＡＣが液晶ディスプレイを駆動するために使用される場合、例えば図１に示される一般的形態の画素のソースラインＳＬを駆動するソースドライバ回路として使用される時、状態信号Ｓはディスプレイの液晶材料の特性を示すものであってもよい。例えば、状態信号は液晶の極性（“極性”は液晶材料がその時の水平時間において正電圧または負電圧の何れで駆動される必要があるかを指す）を示しても良い。
【００７０】
図１０（ｂ）では、ゼロ化フェーズの前に第１参照電圧Ｖ１１が選択された時に得られる出力電圧の範囲２５は、ゼロ化フェーズの前に第２参照電圧Ｖ１２が選択された時に得られる出力電圧の範囲２６と重ならない。これは、第１ないし第４参照電圧Ｖ１１，Ｖ１２，Ｖ２，Ｖ３の適切な選択によって達成されても良い。
【００７１】
出力電圧の２つの範囲２５，２６が互いに重ならない本発明のディスプレイのＤＡＣは、例えば、図２（ａ）に示すように直流対向電極電圧ＶＣＯＭを使用する駆動方法と類似した駆動方法を用いる液晶表示装置を駆動するのに使用される。直流対向電極電圧ＶＣＯＭは、図１０（ｂ）において重ねて図示されており、Ｖ１１の周囲にある出力電圧範囲２５は液晶が正電圧で駆動される時の画素電圧を供給する場合（図２（ａ）の左部分）に適応しており、Ｖ１２の周囲にある出力電圧範囲２６は液晶が負電圧で駆動される時の画素電圧を供給する場合（図２（ａ）の右部分）に適応していることが分かる。この実施例では、論理回路２４へ入力される状態信号Ｓは、液晶材料が正電圧で駆動されるときに一つの値を取り、液晶材料が負電圧で駆動されるときにそれとは異なる値を取る（状態信号は時間依存性状態信号である）。状態信号Ｓの第１の値はゼロ化フェーズにおいて第１参照電圧Ｖ１１を第１参照電圧入力２３へ接続し、状態信号Ｓの第２の値はゼロ化フェーズにおいて第２参照電圧Ｖ１２を第１参照電圧入力２３へ接続する。
【００７２】
本発明のディスプレイのＤＡＣは、２つの異なるＤＣレベルの周囲にある２つの異なる出力電圧範囲２５，２６の一方を供給するものであるため、例え出力電圧範囲２５，２６のそれぞれが比較的小さいものであっても、ＤＡＣは図２（ａ）に示す形態の駆動方法に要求される全ての画素電圧を供給する。図１０（ｂ）の例では、例えば、液晶材料におけるＶＰＩＸＥＬの最大値およびＶＰＩＸＥＬの最小値の差は概して２Ｖであるため、各電圧範囲２５，２６は２Ｖより僅かに大きい範囲を持つことが要求される。本発明は、図２（ａ）の駆動方法が、広い出力電圧範囲を有する、または複数の異なる電圧を生成し切り替えることが要求されるＤＡＣを必要とすることなく実行できる。
【００７３】
２つの出力電圧範囲２５，２６が重畳しないＤＡＣは、図２（ｂ）に示す駆動方法のように、選択対向電極電圧ＶＣＯＭを使用する液晶表示装置を駆動するのにも使用される。図１０（ｃ）には、ＤＡＣの２つの出力電圧範囲２５，２６が選択対向電極電圧ＶＣＯＭと重ねて図示されている。この実施例では、ＤＡＣは、対向電極電圧の最大値と対向電極電圧の最小値との差を低減するために用いられ、および／または、システムの電圧供給レールによって供給される電圧に等しいＶＣＯＭの２つの値間の差を作ることによる駆動を容易にする。
【００７４】
本発明の他の実施例では、図１１に示すように、第１ないし第４参照電圧Ｖ１１，Ｖ１２，Ｖ２，Ｖ３は、ＤＡＣの第１出力電圧範囲２５が第２出力電圧範囲２６に重なるように選択してもよい。この場合、例えば、２つの電圧範囲２５，２６の中心間のＤＣオフセットが低減されるように、第１および第２参照電圧Ｖ１１，Ｖ１２間の差を減少するとよい。加えて／あるいは、互いに重複する２つの出力範囲２５，２６のそれぞれの範囲を増加できるように、（Ｖ３−Ｖ２）の大きさを増加させても良い。
【００７５】
この実施例では、ＤＡＣは、図２（ｂ）に示すような選択対向電極電圧ＶＣＯＭを持つ駆動方法によって、液晶ディスプレイを駆動するために使用されてもよい。これは、選択対向電極電圧ＶＣＯＭを重ねて図示することによって、図１１に示されている。ＶＣＯＭは、該ＶＣＯＭがｌｏｗで、かつ液晶材料において正電圧が要求される時に、先行するゼロ化フェーズにおいて第１参照電圧Ｖ１１が選択された時に得られる電圧範囲２５が画素電圧ＶＰＩＸＥＬを供給するために使用されてもよく、一方で、該ＶＣＯＭがｈｉｇｈで、かつ液晶材料において負電圧が要求される時に、先行するゼロ化フェーズにおいて第２参照電圧Ｖ１２が選択された時に得られる電圧範囲２６が画素電圧ＶＰＩＸＥＬを供給するために使用されてもよい。この実施例では、要求される対向電極電圧ＶＣＯＭの振れが低減され、対応してＤＡＣの出力電圧範囲を増加する必要がない。さらなる利点は、対向電極電圧がシステムの電圧供給レールによって供給される電圧に等しいＶＣＯＭの２つの値間の差を作ることによる駆動を容易にするように、第１および第２参照電圧Ｖ１１、Ｖ１２が選択できることである。
【００７６】
図１０（ａ）の実施例では、スイッチ配列は、ゼロ化フェーズにおいて、第１参照電圧入力２３を２つの参照電圧の一つに接続する。しかしながら、本発明はこれに限定されるものではなく、スイッチ配列は、ゼロ化フェーズにおいて、第１参照電圧入力２３に対して３つ以上の異なる参照電圧を選択的に切り替えても良い。そのような実施例では、デコードフェーズにおけるＤＡＣの出力は、異なるＤＣレベルを基とする３つ以上の電圧範囲の中の一つとなる。例えば、ある液晶ディスプレイ装置が２つのゲートドライバ回路を持ち、ディスプレイの一方の側のゲートラインが一方のゲートドライバ回路によって駆動され、ディスプレイの他方の側のゲートラインが他方のゲートドライバ回路によって駆動されるようにゲートラインが構成される。この場合、もし単一のＤＡＣがディスプレイの両側の画素を駆動するものであれば、左側または右側、および液晶極性の正または負の選択肢によって４つの電圧範囲の一つを選択することが要求される。
【００７７】
本発明は、図５に示す一般的な双方向ＤＡＣへの適用例として説明された。しかしながら、本発明はこれに限定されるものではなく、他の形態のＤＡＣに適用されても良い。例えば、本発明は、図３または図４に示すタイプの従来のＤＡＣに適用されても良い。この場合、図３または図４における第１参照電圧源Ｖ１は、２つ（またはそれ以上）の参照電圧Ｖ１１，Ｖ１２と入力データコードに依存せずに参照電圧の一つを選択するスイッチ配列とに置き換えられる。これにより、２つ以上の選択肢からなる出力を持つＤＡＣが提供され、各選択肢は上述した（２）式と類似の式にて与えられる（但し、（２）式におけるＶ１は、適切にＶ１１またはＶ１２に置き換えられる）。
【００７８】
図１０（ａ）のＤＡＣでは、キャパシタはＣｉ＝２ｉ−１Ｃ１となるように設計されるが、本発明はこれに限定されるものではない。
【００７９】
図１０（ｂ）は、バッファレスＤＡＣに適用された本発明を示す。原理的には、本発明はバッファ有りのＤＡＣにも適用できる。
【００８０】
図１０（ａ）の実施例では、ゼロ化フェーズにおいて第１参照電圧源Ｖ１１または第２参照電圧源Ｖ１２の何れが適用されるかを選択するスイッチ配列１９は、クロック信号ＣＫおよび状態信号Ｓを入力とする論理回路２４によって制御される一つのスイッチから構成される。本発明はこれに限定されるものではなく、図１２に示す変形例では、第１参照電圧源Ｖ１１または第２参照電圧源Ｖ１２の何れかを選択するスイッチ配列１９は、直列に配置された２つのスイッチ１９ａ，１９ｂから構成される。第１スイッチ１９ａは状態信号Ｓの入力によって制御され、第１参照電圧源Ｖ１１または第２参照電圧源Ｖ１２の何れかを選択する。第１スイッチ１９ｂはクロック信号ＣＫの入力によって制御され、第１参照電圧入力２３を第１スイッチ１９ａの出力から切り離すか、あるいは、第１スイッチ１９ａによって選択された参照電圧が第１参照電圧入力２３に与えられるように第１参照電圧入力２３を第１スイッチ１９ａの出力に接続する。図１２の実施例の他の特徴は、図１０（ａ）の特徴に一致するものであり、その詳細な説明は省略する。
【００８１】
図１３は、本発明に係るディスプレイの概略ブロック図である。ディスプレイ２３は画像表示層２４を含んでおり、この実施例では、画素化された画像表示層は複数の画素Ｐｉｊを有している。画素は、行および列方向にマトリクス状に配列される。
【００８２】
上記ディスプレイは、さらに、画像表示層の画素Ｐｉｊに印加する適切な駆動電圧を生成する表示ドライバＤＤを含んでいる。表示ドライバＤＤによって生成される電圧は複数のソースラインに印加され、一つのソースラインは各画素列に対応している。
【００８３】
上記ディスプレイ２３は、さらに、複数のゲートラインＧＬｊを含んでいる。使用時においては、ゲートドライバ回路ＧＤによってゲートラインＧＬｊに電圧が印加される。
【００８４】
処理においては、入力デジタルコードｂ（ｎ：１）がディスプレイに入力され、さらに表示ドライバＤＤへ入力される。表示ドライバは、入力ワードに応じて適切な出力電圧を生成し、その出力電圧をソースラインＳＬｉに印加する（例えば、出力電圧は各ソースラインＳＬｉに順次印加される）。同時に、ゲートドライバＤＤは、画像表示層２４の各画素が要求される表示を達成する適切な電圧で駆動されるように、適切な出力電圧をゲートラインに供給する。表示ドライバＤＤおよびゲートドライバＧＤによって出力されることが要求される特別な電圧は、画像表示層２４の性質、および画像表示層２４の駆動方法に依存する。
【００８５】
例えば、画像表示層２４は、液晶表示層であってよい。もし、表示層２４がアクティブマトリクス液晶層であれば、各画素は図１に示されるように画素電極、対向電極、および画素電極への印加電圧を制御するトランジスタまたは他のスイッチからなる。
【００８６】
図１３のディスプレイ２３における表示ドライバＤＤは、上記説明のデジタル／アナログコンバータ，例えば図１０（ａ）や図１２に示すＤＡＣを含む。
【００８７】
出力電圧範囲の選択は、例えば、出力電圧範囲を最適な動作点に一致させるような選択を行なう特定用途の最初に適切な出力電圧範囲が選択される、一度限りの選択であっても良い。選択された出力電圧範囲は、システム内で有意な変化が無い限りは、その後は変化されない。あるいは、ＤＡＣによって駆動されるシステムの状態が時間依存となるように、出力電圧範囲の選択は時間で変化しても良い（例えば、液晶の極性が時間依存する液晶ディスプレイを駆動するＤＡＣの具体例では、極性を示す状態信号が時間依存とされる）。
【００８８】
図１３は、ｎビット入力コードの表示データを受け取り、表示ドライバへＤＤへそれを入力するディスプレイ２３を示しており、表示ドライバ内のデジタル／アナログコンバータがｎビット入力コードを受け取る。しかしながら、あるケースでは、表示ドライバ内のデジタル／アナログコンバータへの入力は、ディスプレイへの入力コードより大きなビット数を有するデジタルコードであることが要求される。これは例えば、データにγ補正が施されることが要求される場合などである。
【００８９】
ディスプレイに、６４の等間隔のグレイレベルに対応する６ビット入力コードのデータが入力される場合を考える。ディスプレイが液晶画像表示層を持つとすれば、これらの６４等間隔グレイレベルを生成するためには、液晶の非線形特性により６４の非等間隔の電圧を液晶へ供給することが必要である。６４の非等間隔の電圧を得るための一つの方法は、例えば６ビット／８ビットルックアップテーブル（ＬＵＴ）を用いて、６ビット入力表示データを８ビットデジタルコードに変換することであり、デジタル／アナログコンバータへは８ビット入力を供給する。２５６の取りうるコードのうち６４個のみが使用され、その使用される６４のコードが６４等間隔グレイレベルを与えるために選択される。
【００９０】
より一般的に言えば、表示データはｍビットのデジタルコードとしてディスプレイに入力される。入力されたｍビットのデジタルコードは、例えばｍビット／ｎビットＬＵＴを用いてｎビット（ｎ＞ｍ）のデジタルコードに変換される。ｎビットのデジタルコードは、ｎビット入力を持つデジタル／アナログコンバータへ渡される。
【００９１】
図１４は、本発明の他の実施例に係るディスプレイの概略ブロック図である。この実施例では、ディスプレイはｍビットのデジタルコードとして表示データをホスト（図示せず）から受け取る。入力データはｍビット／ｎビットＬＵＴ２５（ｍ＜ｎ）へ渡され、入力ｍビットデータコードは対応するｎビットデータコードへ変換される。ルックアップテーブルから出力されるｎビットデータコードは、そのｎビットデータコードに応じて出力電圧を生成するデジタル／アナログコンバータ２６へ渡される。それから、生成された電圧は（例えば図１３で説明されたソースラインへ）出力される。デジタル／アナログコンバータ２６は、図１０（ａ）や図１２に示されたデジタル／アナログコンバータであってよい。
【００９２】
この実施例では、ルックアップテーブル２５とデジタル／アナログコンバータ２６とは、表示ドライバの一部である。
【００９３】
表示データがデジタル／アナログコンバータへ渡されるｎビットデジタルコードとして入力される図１３のディスプレイは、ｍ＝ｎであり、ルックアップテーブル２５が不要とされる、図１４の特殊なケースとしてみることもできる。
【００９４】
本発明は上記した実施例の記載に限定されるものではなく、請求項の範囲内で当業者が変形できるものである。異なる実施例に記載された技術手段の適切な組み合わせに基づく実施例も、本発明の技術範囲に包含される。
【００９５】
上記の詳細な説明で明確にされた実施例および実施の具体例は、単に本発明の技術的詳細を説明するものであって、そのような実施例および具体例の限定内は狭義に解釈されるべきではなく、請求項された範囲を超えないように、本発明の精神の範囲内での多様な変形に適用することもできる。
【図面の簡単な説明】
【００９６】
【図１】液晶ディスプレイの画素の概略図である。
【図２（ａ）】直流対向電極電圧にて画素を駆動する場合の画素電圧と対向電極電圧を示す図である。
【図２（ｂ）】選択対向電極電圧にて画素を駆動する場合の画素電圧と対向電極電圧を示す図である。
【図３】典型的な容量切替型ＤＡＣを示す図である。
【図４】出力が負荷に直接接続されるバッファレス容量切替型ＤＡＣを示す図である。
【図５】３参照双方向ＤＡＣを示す図である。
【図６】図５のＤＡＣの出力電圧を示す図である。
【図７】セグメントＤＡＣのブロック回路図である。
【図８】符号付デジタルデータの使用に適したバイポーラ容量切替型ＤＡＣを示す図である。
【図９】入力データコードに追加される付加ビットによって参照電圧が選択されるＤＡＣのブロック回路図である。
【図１０（ａ）】本発明の実施形態に係るディスプレイの使用に適したＤＡＣのブロック回路図である。
【図１０（ｂ）】図１０（ａ）のＤＡＣの出力電圧を示す図である。
【図１０（ｃ）】図１０（ａ）のＤＡＣの出力電圧を示す図である。
【図１１】本発明のＤＡＣの選択的出力電圧範囲を示す図である。
【図１２】本発明の実施形態に係るディスプレイの使用に適したＤＡＣのブロック回路図である。
【図１３】本発明に係るディスプレイの概略図である。
【図１４】本発明に係る他のディスプレイの概略図である。
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０（ａ）】
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【図１０（ｂ）】
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【図１０（ｃ）】
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【図１１】
2009541781.tif 000019
【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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