(57)【要約】２つの出力パスの電気的特性を補正するミスマッチ補正回路を備えたパッシブＣＭＯＳ差動ミキサ回路である。いったん差動回路の出力パスが出来るだけ近くなるように釣り合わされ、または一致されると、２次相互変調積の発生は抑制されるか、または少なくとも許容可能なレベルまで低減される。ミスマッチ補正回路は、デジタルオフセット信号を受信し、パッシブ差動ミキサ回路のシングルパスに選択的に印加される１つ以上の電圧信号を生成する。この電圧信号は、閾値電圧を調整するために、選択されたトランジスタのバルク端子に印加されたバックゲートバイアス電圧を調整できる。または、この電圧信号は、選択された信号パスに直接印加されるコモンモード電圧を調整できる。差動ミキサ回路はパッシブであるため、ノイズ発生の原因となるＤＣ電流は発生しない。ミキサ回路のスイッチングトランジスタは、最小の寸法を維持でき、スイッチング信号駆動負荷が低減される。その結果、大きなスイッチングトランジスタが用いられた場合よりも、低い消費電力および高い動作周波数がもたらされる。【選択図】図５
2009518984.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をクロック信号を用いて変調する差動パッシブＣＭＯＳ回路であって、
前記クロック信号に応じて前記入力信号を第１出力ノードにつなぐ第１トランジスタを有する第１信号パスと、
相補クロック信号に応じて前記入力信号を第２出力ノードにつなぐ第２トランジスタを有する第２信号パスと、
オフセット信号に応じてオフセット電圧を生成するミスマッチ補正回路であって、前記オフセット電圧は、前記第１信号パスと前記第２信号パスの電気的特性を釣り合わせるために前記第１信号パスに動作可能なように接続され、２次相互変調積を最小化するミスマッチ補正回路と、
を備えることを特徴とする差動パッシブＣＭＯＳミキサ。
【請求項２】
前記第１信号パスおよび前記第２信号パスは、対称的なレイアウトを有することを特徴とする請求項１に記載の差動パッシブＣＭＯＳ回路。
【請求項３】
前記ミスマッチ補正回路は、オフセット信号に応じて前記オフセット電圧を生成する少なくとも１つのデジタル・アナログ変換器を含み、前記オフセット信号は、ｎビットワードであり、ｎは０よりも大きい任意の整数値であることを特徴とする請求項１に記載の差動パッシブＣＭＯＳ回路。
【請求項４】
前記ミスマッチ補正回路は、第２オフセット信号に応じて第２オフセット電圧を生成する第２デジタル・アナログ変換器を含むことを特徴とする請求項３に記載の差動パッシブＣＭＯＳ回路。
【請求項５】
前記ミスマッチ補正回路は、
ｎビットの前記オフセット信号を記憶し、ｎビットの前記オフセット信号を前記デジタル・アナログ変換器に供給する第１組のレジスタと、
ｎビットの前記第２オフセット信号を記憶し、ｎビットの第２オフセット信号を第２デジタル・アナログ変換器に供給する第２組のレジスタと、
前記オフセット信号と前記第２オフセット信号は順々に受信され、
前記オフセット信号を前記第１組のレジスタに、前記第２オフセット信号を前記第２組のレジスタに選択的につなぐマルチプレクサ回路と、
をさらに含むことを特徴とする請求項４に記載の差動パッシブＣＭＯＳ回路。
【請求項６】
前記オフセット信号および前記第２オフセット信号は、前記デジタル・アナログ変換器および前記第２デジタル・アナログ変換器により並列に受信されることを特徴とする請求項４に記載の差動パッシブＣＭＯＳ回路。
【請求項７】
前記第１トランジスタは、前記第１トランジスタの閾値電圧を調整するために、前記オフセット電圧につながれたバルク端子を有することを特徴とする請求項１に記載の差動パッシブＣＭＯＳ回路。
【請求項８】
前記第２トランジスタは、前記第２トランジスタの閾値電圧を調整するために、前記第２オフセット電圧につながれたバルク端子を有することを特徴とする請求項４に記載の差動パッシブＣＭＯＳ回路。
【請求項９】
前記オフセット電圧は、前記第１出力ノードに直接つながれ、前記オフセット電圧は、コモンモード電圧と調整電圧との和であることを特徴とする請求項１に記載の差動パッシブＣＭＯＳ回路。
【請求項１０】
前記第２オフセット電圧は、前記第２出力ノードに直接つながれ、前記第２オフセット電圧は、コモンモード電圧と調整電圧の和であることを特徴とする請求項４に記載の差動パッシブＣＭＯＳ回路。
【請求項１１】
前記相補クロック信号に応じて相補入力信号を前記第１出力ノードにつなぐ第３トランジスタを有する第３信号パスと、
前記クロック信号に応じて前記相補入力信号を前記第２出力ノードにつなぐ第４トランジスタを有する第４信号パスと、
をさらに含むことを特徴とする請求項１に記載の差動パッシブＣＭＯＳ回路。
【請求項１２】
前記ミスマッチ補正回路は、前記オフセット信号に応じて、第２オフセット電圧、第３オフセット電圧および第４オフセット電圧をさらに生成し、前記第２オフセット電圧は、前記第２トランジスタのバルク端子につながれ、前記第３オフセット電圧は、前記第３トランジスタのバルク端子につながれ、前記第４オフセット電圧は、前記第４トランジスタのバルク端子につながれることを特徴とする請求項１１に記載の差動パッシブＣＭＯＳ回路。
【請求項１３】
前記ミスマッチ補正回路は、前記オフセット信号に応じて第２オフセット電圧をさらに生成し、前記オフセット電圧は、前記第１出力ノードに直接つながれ、前記第２オフセット電圧は、前記第２出力ノードに直接つながれることを特徴とする請求項１１に記載の差動パッシブＣＭＯＳ回路。
【請求項１４】
前記ミスマッチ補正回路は、前記オフセット信号に応じて第２オフセット電圧をさらに生成し、前記オフセット電圧は、前記入力信号につながれ、前記オフセット電圧は、前記相補入力信号につながれることを特徴とする請求項１１に記載の差動パッシブＣＭＯＳ回路。
【請求項１５】
第１共通入力端子に並列につながれた第１トランジスタおよび第２トランジスタであって、前記第１トランジスタは、クロック信号により制御され、前記第２トランジスタは、相補クロック信号により制御される第１トランジスタおよび第２トランジスタと、
第２共通入力端子に並列につながれた第３トランジスタおよび第４トランジスタであって、前記第３トランジスタは、前記相補クロック信号により制御され、前記第４トランジスタは、前記クロック信号により制御される第３トランジスタおよび第４トランジスタと、
前記第１トランジスタおよび前記第３トランジスタは、第１共通出力端子に並列に接続されており、前記第２トランジスタおよび前記第４トランジスタは、第２共通出力端子に並列に接続されており、
前記第１トランジスタの閾値電圧を設定するために、前記第１トランジスタのバルク端子につながれた第１オフセット電圧と、
前記第２トランジスタの閾値電圧を設定するために、前記第２トランジスタのバルク端子につながれた第２オフセット電圧と、
前記第３トランジスタの閾値電圧を設定するために、前記第３トランジスタのバルク端子につながれた第３オフセット電圧と、
前記第４トランジスタの閾値電圧を設定するために、前記第４トランジスタのバルク端子につながれた第４オフセット電圧と、
を備えることを特徴とする差動パッシブＣＭＯＳミキサ。
【請求項１６】
前記第１オフセット電圧、前記第２オフセット電圧、前記第３オフセット電圧、および前記第４オフセット電圧は、ｎビットのオフセット信号に応じてミスマッチ補正回路により生成され、ｎは０より大きい整数値であることを特徴とする請求項１５に記載の差動パッシブＣＭＯＳミキサ。
【請求項１７】
前記ミスマッチ補正回路は、
第１ｉビット信号に応じて前記第１オフセット電圧を生成する第１デジタル・アナログ変換器と、
第２ｉビット信号に応じて前記第２オフセット電圧を生成する第２デジタル・アナログ変換器と、
第３ｉビット信号に応じて前記第３オフセット電圧を生成する第３デジタル・アナログ変換器と、
第４ｉビット信号に応じて前記第４オフセット電圧を生成する第４デジタル・アナログ変換器と、
を含み、
ｎビットのオフセット信号は、前記第１から第４ｉビット信号で構成され、ｉは０より大きい整数値であることを特徴とする請求項１６に記載の差動パッシブＣＭＯＳミキサ。
【請求項１８】
オフセット電圧の組み合わせを印加することにより、パッシブＣＭＯＳミキサ回路における差動出力のミスマッチを補正する方法であって、
ａ）オフセット電圧のデフォルトの組み合わせを前記ミキサ回路に印加するステップとと、
ｂ）前記ミキサ回路のＩＩＰ２値を測定するステップと、
ｃ）前記ＩＩＰ２値を所定値と比較するステップと、
ｄ）測定されたＩＩＰ２値が所定値を満たさない場合に新しいオフセット電圧の組み合わせを印加するステップと、
ｅ）測定されたＩＩＰ２値が少なくとも所定値となるまでステップｂ）からｄ）を繰り返すステップと、
を備えることを特徴とする方法。
【請求項１９】
オフセット電圧のデフォルトの組み合わせは、デフォルトのオフセットコードに対応することを特徴とする請求項１８に記載の方法。
【請求項２０】
新しいオフセット電圧の組み合わせのそれぞれは、新しいオフセットコードに対応することを特徴とする請求項１８に記載の方法。
【請求項２１】
オフセット電圧の組み合わせは、前記ミキサ回路におけるｎ個のトランジスタの対応するバルク端子につながれたｎ個のオフセット電圧を含み、ｎは０より大きい整数値であることを特徴とする請求項１８に記載の方法。
【請求項２２】
オフセット電圧の組み合わせは、前記ミキサ回路の差動出力端子および差動出力端子のうちの１つにつながれた２つのオフセット電圧を含むことを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
無線通信におけるＲＦ信号から低周波信号への変換に関する。さらに具体的には、本発明は、直接変換受信機のパッシブミキサに関する。
【背景技術】
【０００２】
無線装置は、音声およびデータのモバイル通信を可能とするために、長年にわたって用いられている。このような装置は、たとえば、携帯電話機および無線機器対応の携帯情報端末（ＰＤＡ）を含む。図１は、このような無線装置のコアコンポーネントの一般的なブロック図である。無線コア１０は、無線装置のアプリケーション特有の機能を制御し、且つ音声またはデータ信号を無線周波数（ＲＦ）トランシーバチップ１４とやり取りするベースバンド処理部１２を含む。ＲＦトランシーバチップ１４は、送信信号の周波数アップコンバージョン、および受信信号の周波数ダウンコンバージョンに関与している。ＲＦトランシーバチップ１４は、基地局または他のモバイル機器からの送信信号を受信するアンテナ１８に接続された受信機コア１６、および利得回路２２を介してアンテナ１８により信号を送信する送信機コア２０を含む。当業者であれば、図１は簡略化されたブロック図であり、適切な動作および機能を可能とするのに必要な他の機能ブロックを含んでもよいことを理解されたい。
【０００３】
一般に、送信機コア２０は、基地局からの電磁信号を送信用のより高い周波数に変換するのに関与する。一方、受信機コア１６は、それらの信号が受信機に到達したときに、それらの周波数を元の周波数バンドへ変換するのに関与する。これらは、それぞれアップコンバージョンおよびダウンコンバージョン（または変復調）として知られる処理である。原信号またはベースバンド信号は、たとえば、データ、音声またはビデオであってよい。これらのベースバンド信号は、マイクロホンまたはビデオカメラなどのトランスデューサにより生成されてもよく、コンピュータにより生成されてもよく、または電子記憶装置から転送されてもよい。一般に、高周波は、ベースバンド信号よりも長距離および高性能のチャネルを提供する。そして、高周波電波（ＲＦ）信号は、空気中を伝搬するので、ハード・ワイヤードのチャネルまたはファイバチャネルと同様に、無線通信に対しても好適に用いられる。
【０００４】
これらの信号の全ては、通常、高周波（ＲＦ）信号と称され、電磁信号である。すなわち、電波伝搬に通常関係する電磁スペクトル内において電気的および磁気的な特性を備える波形である。
【０００５】
受信機コア１６は、低雑音増幅器、１つ以上のミキサ、フィルタ、アナログ・デジタル変換器および可変利得増幅器で構成される受信機パス（receiver path）を含むことができる。受信機コアにおけるコンポーネントのこのリストは、包括的なものではないが、当業者であれば、特定の構成は、準拠する通信規格および選択された受信機のアーキテクチャ実装に依存することを理解するであろう。
【０００６】
スーパーへテロダイン、イメージ除去（image rejection）、直接変換、ニアゼロＩＦ変換、およびハーモニックミキシングアーキテクチャなどの、いくつかの異なる受信機アーキテクチャが知られている。直接変換アーキテクチャは、ＲＦからベースバンド周波数への変換をシングルステップで実行する。ＲＦ信号は、搬送周波数で局部発振器と混ぜ合わされ、従って、信号を破損させるイメージ周波数およびイメージコンポーネントは存在しない。イメージ周波数およびイメージコンポーネントは、他のアーキテクチャにとって問題となる。
【０００７】
受信機パスの重要なコンポーネントは、入力ＲＦ信号をベースバンド周波数クロックに変調（ダウンコンバートまたはアップコンバート）するのに関与するミキサ回路である。理想的には、ミキサ回路は、理想的な線形回路である。理想的な線形回路とは、回路の入力信号と回路の出力信号との間の関係が線形（リニア）であることを意味する。
【０００８】
周知の差動ミキサ回路の例が図２に示されている。差動対ミキサ回路４０は、アクティブなミキサ回路であり、電圧源ＶＣＣとｎチャネルトランジスタ４４のドレイン入力端子との間に直列に接続された負荷抵抗Ｒ１およびｎチャネルトランジスタ４２と、ＶＣＣとｎチャネルトランジスタ４４の同じドレイン入力端子との間に直列に接続された負荷抵抗Ｒ２およびｎチャネルトランジスタ４６とを含む。ｎチャネルトランジスタ４２のゲート端子は、信号ｚを受信し、ｎチャネルトランジスタ４６のゲート端子は、ｚ＊と表される信号ｚの相補（complement）信号を受信する。ｎチャネルトランジスタ４４のゲート端子は、ＲＦ入力信号ｘを受信し、そのソース端子は、ＶＳＳに接続されている。結果として生じる相補的な出力信号ｙおよびｙ＊は、それぞれｎチャネルトランジスタ４２および４６のドレイン端子から得られる。ミキサ回路４０の一方の出力パス４８は、ｎチャネルトランジスタ４４のドレイン入力とノードｙとの間にあり、他方の出力パス５０は、ｎチャネルトランジスタ４４のドレイン入力とノードｙ＊との間にある。
【０００９】
この回路の問題は、入力トランジスタ４４の非線形性にある。この非線形性は、望まれていない相互変調積を有する出力ｙ／ｙ＊を発生させる。入力トランジスタ４４を通る電流「Ｉ」は、下記の式（１）で表すことができる。
（１）Ｉ＝ｇｍ*Ｖｘ
ここで、ｇｍは、相互コンダクタンスであり、Ｖｘは、入力信号ｘの電圧である。
【００１０】
しかしながら、トランジスタ４４のｇｍは非線形であるため、実電流「Ｉ」は、式（２）で表される。
（２）Ｉ＝ａ１Ｖｘ＋ａ２Ｖｘ２＋ａ３Ｖｘ３＋ａ４Ｖｘ４．．．
ここで、ａ１、ａ２、ａ３およびａ４は係数であり、ａ２以降の項は、ｎ次の相互変調積と見なされている。
【００１１】
相互変調積の影響は、ｚ（ｔ）によりベースバンドにダウンコンバートされたミキサ回路４０の出力ｙ（ｔ）に見ることができる。出力ｙ（ｔ）は、ＲＦ信号周波数において、大きな周波数成分を有する。図３ａは、２つのトーン（tone）のω１およびω２で構成された入力信号ｘ（ｔ）を示している。図３ｂは、信号ｘ（ｔ）をダウンコンバートするのに用いられるωｚに周波数トーンを有する信号ｚ（ｔ）を示している。ダウンコンバート後、トーンω１およびω２は、ωｚにより置き換えられる。図３ｃは、ω１およびω２を、それぞれω１−ωｚおよびω２−ωｚとして置き換えた様子を示している。トーンω１−ω２は、式（２）の２次の項により生成される。このトーンは、無線通信のＳＮＲを事実上低下させる。従って、２次相互変調積の影響を軽減するために、ａ１以外の全ての係数をゼロとすることにより線形関係が理想的に維持されており、その結果、それらの項は消滅する。
【００１２】
しかしながら、ミキサ回路４０は差動型の回路であるので、係数ａ２はもともとゼロまで低減されるべきである。図２に示されたような差動回路は、通常、回路内に導入されるかもしれない任意のひずみ成分を本質的に相殺するべき２つの相補的なデータパスを有している。通常、差動型回路は、全ての偶数次の項のａ２、ａ４、ａ６などを０に設定する。
【００１３】
しかしながら実際には、偶数次の項は、２つの相補的なデータパスが完全に同じように一致した場合のみ相殺（キャンセル）される。たとえば図２のミキサ回路４０においては、偶数次の項は、抵抗Ｒ１とＲ２の両方の特性が等しく（すなわち、Ｒ１＝Ｒ２）、トランジスタ４２と４６の両方の電気的特性が等しく、トランジスタ４４から４２の間の接続部とトランジスタ４４から４６の間の接続部が等しい場合にのみ、相殺される。この状況では、両方のデータパスは、一致していると見なすことができる。それゆえ、２次相互変調積は、本質的に相殺されるはずである。
【００１４】
しかしながら、この状況は理想的なものであり、実際には２つのデータパス４８および５０は、互いに電気的に同一ではない。半導体回路のレイアウトおよび／またはほんのわずかなプロセス変動および／またはチップにわたる異常（anomaly）が２つのパス間にミスマッチ（不一致）をもたらす可能性がある。図２に関していうと、２つの負荷抵抗はほんのわずかに異なる値を有する可能性があり、またはトランジスタ４２および４６は、ほんのわずかに異なるドーピングレベルや寸法の違いを有する可能性があり、またはトランジスタ間の接続部におけるアンバランスな寄生容量があり、これらは、パスにおけるミスマッチを生じさせるのに十分である。このミスマッチは、２次相互変調積を発生させる可能性がある。データパスのミスマッチは、負荷抵抗の一方または両方をトリミングすることにより、またはチップに前もって形成された異なる値の抵抗にデジタル処理で切り替えることにより、補償することができる。これは、通常は製造された装置をテストする間に、２次相互変調積の振幅を検出および測定し、その後２次相互変調積の大きさを最小化する適切な抵抗を選択することにより行われる。
【００１５】
２次の相互変調積を最小化する別の周知のスキームは、パスの一方から電流を直接追加または除去することにより、ミキサの相補的な出力パスを釣り合わせる（balancing）または一致させる(matching)ことである。これは、図４に示される差動ミキサ６０に関して示されている。
【００１６】
図４の差動ミキサ６０は、図２に示される差動対ミキサ回路４０と実質的によく似ているが、図２の回路は、入力信号ｘの単相(single phase)に応答するだけであるのに対して、入力信号ｘ（ｘおよびｘ＊）の両方の位相に応答するように構成されている。差動ミキサ６０は、事実上、併合された２つの差動対型ミキサ回路である。第１差動対回路は、共通負荷抵抗Ｒ１、バイポーラトランジスタ６２、バイポーラトランジスタ６４、バイポーラトランジスタ６６および共通負荷抵抗Ｒ２を含む。共通負荷抵抗Ｒ１およびバイポーラトランジスタ６２は、ＶＣＣとバイポーラトランジスタ６６のコレクタ端子との間に直列に接続されている。共通負荷抵抗Ｒ２およびバイポーラトランジスタ６４は、ＶＣＣとバイポーラトランジスタ６６のコレクタ端子との間に直列に接続されている。バイポーラトランジスタ６６は、入力信号ｘ＊を受信するベース端子と、ＶＳＳに接続されたエミッタとを有する。バイポーラトランジスタ６２のベース端子は、信号ｚを受信し、一方、バイポーラトランジスタ６４のベース端子は、信号ｚの逆位相の信号ｚ＊を受信する。出力信号ＯＵＴは、バイポーラトランジスタ６２のコレクタ端子から生成される。
【００１７】
第２差動対回路は、共通負荷抵抗Ｒ２、バイポーラトランジスタ６８、バイポーラトランジスタ７０、バイポーラトランジスタ７２、および共通負荷抵抗Ｒ１を含む。共通負荷抵抗Ｒ２およびバイポーラトランジスタ７０は、ＶＣＣとバイポーラトランジスタ７２のコレクタ端子との間に直列に接続されている。共通負荷抵抗Ｒ１およびバイポーラトランジスタ６８は、ＶＣＣとバイポーラトランジスタ７２のコレクタ端子との間に直列に接続されている。バイポーラトランジスタ７２は、ｘ＊の逆位相である入力信号ｘを受信するベース端子と、ＶＳＳに接続されたエミッタとを有する。バイポーラトランジスタ７０のベース端子は、信号ｚを受信し、一方、バイポーラトランジスタ６８のベース端子は、ｚ＊を受信する。出力信号ＯＵＴ＊は、バイポーラトランジスタ７０のコレクタ端子から生成される。
【００１８】
差動ミキサ６０の動作は、簡単である。ｚがハイ電圧レベルのとき、トランジスタ６２および７０はオンにされ、一方、トランジスタ６４および６８はオフにされる。逆に、ｚ＊がハイ電圧レベルのとき、トランジスタ６４および６８はオンにされ、一方、トランジスタ６２および７０はオフにされる。その一方で、トランジスタ６６および７２は、入力信号ｘ／ｘ＊のレベルに応じてオンオフされる。それ故、トランジスタ６６および７２は、信号ｚが所定周波数で発振しているときに、ｏｕｔおよびｏｕｔ＊に交互につながれる。出力パスにおけるミスマッチを補正するために、プログラマブル電流源７４で構成された補償回路をＶＣＣとバイポーラトランジスタ６２のコレクタ端子との間に接続することができる。この電流源は、ひとそろいの異なる電流源からデジタル処理で切り替えることができる。これに代えて、プログラマブル電流源７４は、回路における入力ノード「ｒ」に接続されてもよい。
【００１９】
図４に示されるように、ミキサ回路は、バイポーラ技術、またはＳｉＧｅ、ＧａＡｓ、およびその他のヘテロ接合技術を用いて製造することができる。これらの技術は、ＲＦ回路に対していくつかの利点を提供するが、比較的新しく、非常に複雑で、従って高価である。結果的に、これらのＲＦ装置を製造するコストは、ひどく高い。一方、相補性金属酸化膜半導体（ＣＭＯＳ）技術は、半導体装置の製造において、非常に熟成され、且つ安価な製造プロセスである。
【００２０】
残念なことに、図４のミキサ回路において、バイポーラトランジスタをＣＭＯＳトランジスタで直接置き換えた場合、大きなノイズが負荷され、これは望ましくない。より具体的には、ミキサ回路のトランジスタは、絶えずスイッチがオンオフされるため、大きなＤＣ電流が回路を流れる。このＤＣ電流は、かなりの量のノイズを付加し、このノイズは受信機のＳＮＲを低下させる。
【００２１】
たとえノイズのレベルを許容できるレベルまで低減できたとしても、回路パスのミスマッチの問題は依然として当てはまり、２次相互変調積を発生させる結果となるかもしれない。１つの解決法は、回路パスのレイアウトが対称で且つ一致するようにすることである。しかしながら、潜在的なＣＭＯＳトランジスタのミスマッチは、たとえ対称な回路レイアウトであったとしても、回路パスのミスマッチの一因となる可能性がある。これは、主にトランジスタの閾値電圧の変動が原因である。トランジスタの閾値電圧の厳密な管理は、トランジスタのサイズが大きくなるほど、より容易に得ることができるが、トランジスタのサイズを大きくすると、消費電力が増加するのに加えて、帯域幅が制限されてしまう。
【００２２】
それ故、回路パスのミスマッチにより生じる偶数次の相互変調積が最小化された、低コストで、低ノイズのＣＭＯＳミキサ回路を提供することが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明の目的は、従来の差動ＣＭＯＳパッシブミキサ回路における少なくとも一つの不利点を取り除くまたは軽減することである。特に、本発明の目的は、ＣＭＯＳパッシブミキサ回路の差動信号パスを釣り合わせ、相互変調積を低減することである。
【課題を解決するための手段】
【００２４】
第１の態様において、本発明は、入力信号をクロック信号を用いて変調する差動パッシブＣＭＯＳミキサを提供する。このミキサは、第１信号パス、第２信号パス、およびミスマッチ補正回路を含む。第１信号パスは、クロック信号に応じて入力信号を第１出力ノードにつなぐ第１トランジスタを有する。第２信号パスは、相補クロック信号（a complement of the clock signal）に応じて入力信号を第２出力ノードにつなぐ。ミスマッチ補正回路は、オフセット信号に応じてオフセット電圧を生成し、オフセット電圧は、第１信号パスと前記第２信号パスの電気的特性を釣り合わせるために第１信号パスに動作可能なように接続され、２次相互変調積を最小化する。
【００２５】
本発明の具体化によれば、第１信号パスおよび第２信号パスは、対称的なレイアウトを有することができ、ミスマッチ補正回路は、オフセット信号に応じてオフセット電圧を生成する少なくとも１つのデジタル・アナログ変換器を含むことができる。オフセット信号は、ｎビットワードであり、ｎは０よりも大きい任意の整数値である。ミスマッチ補正回路は、第２オフセット信号に応じて第２オフセット電圧を生成する第２デジタル・アナログ変換器を含む。ミスマッチ補正回路は、第１組のレジスタ、第２組のレジスタおよびマルチプレクサ回路を含むことができる。第１組のレジスタは、ｎビットのオフセット信号を記憶し、第１組のレジスタは、ｎビットのオフセット信号をデジタル・アナログ変換器に供給する。第２組のレジスタは、ｎビットの第２オフセット信号を記憶し、第２組のレジスタは、ｎビットの第２オフセット信号を第２デジタル・アナログ変換器に供給する。ここで、オフセット信号と第２オフセット信号は順々に（in sequence）受信される。マルチプレクサ回路は、オフセット信号を第１組のレジスタに、第２オフセット信号を第２組のレジスタに選択的につなぐ。オフセット信号および第２オフセット信号は、デジタル・アナログ変換器および第２デジタル・アナログ変換器により並列に受信されてもよい。
【００２６】
本態様のさらなる具体化において、第１トランジスタは、第１トランジスタの閾値電圧を調整するために、オフセット電圧につながれたバルク端子を有し、第２トランジスタは、第２トランジスタの閾値電圧を調整するために、第２オフセット電圧につながれたバルク端子を有する。あるいはまた、オフセット電圧は、第１出力ノードに直接つながれ、オフセット電圧は、コモンモード電圧と調整電圧との和であってもよい。第２オフセット電圧は、第２出力ノードに直接つながれ、第２オフセット電圧は、コモンモード電圧と調整電圧の和であってもよい。
【００２７】
本態様のさらに別の具体化において、差動パッシブＣＭＯＳ回路は、第３信号パスと第４信号パスとをさらに含んでもよい。第３信号パスは、相補クロック信号に応じて相補入力信号を第１出力ノードにつなぐ第３トランジスタを有する。第４信号パスは、クロック信号に応じて相補入力信号を第２出力ノードにつなぐ第４トランジスタを有する。ミスマッチ補正回路は、オフセット信号に応じて、第２オフセット電圧、第３オフセット電圧および第４オフセット電圧をさらに生成する。第２オフセット電圧は、第２トランジスタのバルク端子につながれてもよく、第３オフセット電圧は、第３トランジスタのバルク端子につながれてもよく、第４オフセット電圧は、第４トランジスタのバルク端子につながれてもよい。あるいはまた、ミスマッチ補正回路は、オフセット信号に応じて第２オフセット電圧をさらに生成し、オフセット電圧は、第１出力ノードに直接つながれ、第２オフセット電圧は、第２出力ノードに直接つながれる。あるいはまた、ミスマッチ補正回路は、オフセット信号に応じて第２オフセット電圧をさらに生成し、オフセット電圧は、入力信号につながれ、前記オフセット電圧は、前記相補入力信号につながれる。
【００２８】
第２の態様において、本発明は、差動パッシブＣＭＯＳミキサを提供する。この差動パッシブＣＭＯＳミキサは、第１共通入力端子に並列につながれた第１トランジスタおよび第２トランジスタ、第２共通入力端子に並列につながれた第３トランジスタおよび第４トランジスタ、第１オフセット電圧、第２オフセット電圧、第３オフセット電圧、および第４オフセット電圧を含む。第１トランジスタは、クロック信号により制御され、第２トランジスタは、相補クロック信号により制御される。第３トランジスタは、相補クロック信号により制御され、第４トランジスタは、クロック信号により制御される。第１トランジスタおよび第３トランジスタは、第１共通出力端子に並列に接続されており、第２トランジスタおよび第４トランジスタは、第２共通出力端子に並列に接続されている。第１オフセット電圧は、第１トランジスタの閾値電圧を設定するために、第１トランジスタのバルク端子につながれている。第２オフセット電圧は、第２トランジスタの閾値電圧を設定するために、第２トランジスタのバルク端子につながれている。第３オフセット電圧は、第３トランジスタの閾値電圧を設定するために、第３トランジスタのバルク端子につながれている。第４オフセット電圧は、第４トランジスタの閾値電圧を設定するために、第４トランジスタのバルク端子につながれている。
【００２９】
本態様の具体化において、第１オフセット電圧、第２オフセット電圧、第３オフセット電圧、および第４オフセット電圧は、ｎビットのオフセット信号に応じてミスマッチ補正回路により生成され、ここでｎは０より大きい整数値である。ミスマッチ補正回路は、第１デジタル・アナログ変換器、第２デジタル・アナログ変換器、第３デジタル・アナログ変換器、および第４デジタル・アナログ変換器を含んでもよい。第１デジタル・アナログ変換器は、第１ｉビット信号に応じて前記第１オフセット電圧を生成する。第２デジタル・アナログ変換器は、第２ｉビット信号に応じて第２オフセット電圧を生成する。第３デジタル・アナログ変換器は、第３ｉビット信号に応じて第３オフセット電圧を生成する。第４デジタル・アナログ変換器は、第４ｉビット信号に応じて第４オフセット電圧を生成する。ｎビットのオフセット信号は、前記第１から第４ｉビット信号を含み、ここでｉは０より大きい整数値である。
【００３０】
第３の態様において、本発明は、オフセット電圧の組み合わせを印加することにより、パッシブＣＭＯＳミキサ回路における差動出力のミスマッチを補正する方法を提供する。この方法は、オフセット電圧のデフォルトの組み合わせをミキサ回路に印加するステップと、ミキサ回路のＩＩＰ２値を測定するステップと、ＩＩＰ２値を所定値と比較するステップと、測定されたＩＩＰ２値が所定値を満たさない場合に新しいオフセット電圧の組み合わせを印加するステップと、測定されたＩＩＰ２値が少なくとも所定値となるまでステップｂ）からｄ）を繰り返すステップとを含む。
【００３１】
本態様の具体化によれば、オフセット電圧のデフォルトの組み合わせは、デフォルトのオフセットコードに対応し、新しいオフセット電圧の組み合わせのそれぞれは、新しいオフセットコードに対応する。オフセット電圧の組み合わせは、ミキサ回路におけるｎ個のトランジスタの対応するバルク端子につながれたｎ個のオフセット電圧を含み、ｎは０より大きい整数値である。あるいはまた、オフセット電圧の組み合わせは、ミキサ回路の差動出力端子および差動出力端子のうちの１つにつながれた２つのオフセット電圧を含む。
【００３２】
本発明の別の態様および特徴は、以下の具体的な実施の形態の説明を添付の図面と併せて検討することで、当業者にとって明らかである。
【発明を実施するための最良の形態】
【００３３】
概して、本発明は、２つの出力パスの電気的特性を釣り合わせるミスマッチ補正回路を備えたパッシブＣＭＯＳ差動ミキサ回路を提供する。差動回路の出力パスが出来るだけ近くなるように釣り合わされ（balanced）、または一致される（matched）ので、２次相互変調積の発生は、抑制されるか、または少なくとも許容可能なレベルまで低減される。ミスマッチ補正回路は、少なくとも１つのｎビットのデジタルオフセット信号を受信し、１つ以上の対応する電圧を生成する。生成された電圧は、差動ミキサ回路に印加され、その電気的特性を釣り合わせる。
【００３４】
本発明の実施の形態によれば、回路の選択されたトランジスタのバックゲートバイアス電圧に電圧信号を印加して、それらのトランジスタの閾値電圧を調整してそれらが全て一致するようにすることができる。あるいはまた、電圧信号は、選択された信号パスに直接印加されるコモンモード電圧を調整して、それらの信号パスの電気的特性が一致するようにすることができる。前述の本発明の実施の形態は、パッシブ差動ミキサ回路に適用可能であり、ＤＣ電流に起因してノイズが発生することはない。パッシブミキサ回路のスイッチングトランジスタは、スイッチング信号駆動負荷を低減するために、最小限のサイズに維持することが可能であり、その結果、より大きなスイッチングトランジスタが用いられた場合よりも、低消費電力且つ高動作周波数をもたらす。
【００３５】
図５は、本発明の実施の形態に係る差動パッシブＣＭＯＳミキサ回路の回路図である。本実施の形態においては、２次相互変調積の発生を低減または除去するために、ミキサ回路のトランジスタの閾値電圧を一致させることができる。たとえば、公称閾値電圧（nominal threshold）は、最小の大きさのトランジスタに対しては望ましいかもしれないが、製造に起因して、結果として得られるトランジスタの閾値電圧は変化する可能性がある。あるいはまた、その他の回路コンポーネントが回路をアンバランス(unbalance)にする可能性があり、閾値電圧は、バランスのとれた状態を維持するのに十分な値に個々に設定することができる。言い換えると、図５に示した実施の形態は、閾値電圧を公称値（nominal value）または任意の所望の事前に選択した値に調整する。
【００３６】
図５の回路は、ＲＦ入力信号ＩＮの両方の位相に従って動作するデュアル差動構成であるという点において、図２の回路に似ている。差動パッシブＣＭＯＳミキサ回路１００は、ｎＭＯＳトランジスタ１０２および１０４で構成される第１差動対と、ｎＭＯＳトランジスタ１０６および１０８で構成される第２差動対とを含む。トランジスタ１０２から１０４を通じて生じるＤＣ電流が存在しないため、この回路はパッシブである。これは、それらのトランジスタに接続されたＶＣＣおよびＶＳＳサプライがないためである。回路がパッシブであるため、抵抗Ｒ１およびＲ２は、コモンモード電圧ＶＣＭを設定するために、出力ノードＯＵＴｐおよびＯＵＴｍとつながれている。
【００３７】
トランジスタ１０２および１０４は、入力信号ＩＮｐの一方の位相を受信する共通のソース端子を有しているが、トランジスタ１０２のドレイン端子は、出力ノードＯＵＴｐにつながれ、トランジスタ１０４のドレイン端子は、出力ノードＯＵＴｍにつながれている。ＯＵＴｐおよびＯＵＴｍは、出力信号ＯＵＴの二相（two phases）である。トランジスタ１０２のゲート端子は、信号周波数信号ｚ＊を受信し、一方、トランジスタ１０４のゲート端子は、相補的な周波数信号ｚを受信する。第１差動対のレイアウトは、バランスがとられ（balanced）、マッチされている(matched)ことが望ましい。これは、ＯＵＴｐおよびＯＵＴｍを伝える導線（conductor line）の物理特性が一致していることを意味している。たとえば、導線の幾何学的形状（ジオメトリ）は、実質的に互いに一致しているべきである。第１信号パスは、トランジスタ１０２のソース端子から始まり、トランジスタ１０２を通って、導線を経由して出力ノードＯＵＴｐまでである。同様に、第２信号パスは、トランジスタ１０４のソース端子から、トランジスタ１０４を通って、導線を経由して出力ノードＯＵＴｍまで形成されている。
【００３８】
第２差動対は、第１差動対と同じように構成されている。トランジスタ１０６および１０８は、入力信号ＩＮｍの他方の位相を受信する共通のソース端子を有しているが、トランジスタ１０６のドレイン端子は、出力ノードＯＵＴｐにつながれ、トランジスタ１０８のドレイン端子は、出力ノードＯＵＴｍにつながれている。トランジスタ１０６のゲート端子は、信号ｚを受信し、一方、トランジスタ１０８のゲート端子は、相補的な信号ｚ＊を受信する。第２差動対のレイアウトもまた、その第１および第２信号パスに関して対称性を有し（symmetrical）、且つ第１差動対の信号パスに関して対称性を有する。
【００３９】
ミキサ回路１００のトランジスタ１０２、１０４、１０６および１０８は、閾値電圧のミスマッチ（mis-matched）を有していてもよい。このミスマッチは、トランジスタ１０２、１０４、１０６および１０８のバックゲートバイアス電圧を個別に制御することにより、補償することができる。本発明の実施の形態によれば、ミスマッチ補正回路１１０は、トランジスタ１０２、１０４、１０６および１０８の各々に対して個別のバックゲートバイアス電圧を生成するために設けられる。図５において、ミスマッチ補正回路１１０は、ｎビットのデジタルオフセット信号を受信し、４つのバックゲートバイアス電圧ＶＳＥＴ１、ＶＳＥＴ２、ＶＳＥＴ３およびＶＳＥＴ４を生成する。これらは、それぞれトランジスタ１０２、１０４、１０６および１０８のバックゲートバイアス接続部につながれている。電圧ＶＳＥＴ１、ＶＳＥＴ２、ＶＳＥＴ３およびＶＳＥＴ４は、事前に選択した同じデフォルト値に設定することができ、そして要求に応じて個別に調整される。電圧ＶＳＥＴ１、ＶＳＥＴ２、ＶＳＥＴ３およびＶＳＥＴ４は、つながれたトランジスタの閾値電圧を微調整（fine tune）し、従って、その対応する信号パスの電気的特性を調整する。
【００４０】
ミスマッチ補正回路１１０は、４つの個別のデジタル・アナログ変換回路（ＤＡＣ）を含み、それぞれは、ｉビット信号に応じて１つのオフセット電圧を生成する。図５において、ミスマッチ補正回路１１０は、そのような４つのｉビット信号、ＯＦＦＳＥＴ［１］、ＯＦＦＳＥＴ［２］、ＯＦＦＳＥＴ［３］およびＯＦＦＳＥＴ［４］を受信する。これらは、ｎビット信号ＯＦＦＳＥＴ［１：４］として集合的に表されている。変数「i」は、オフセット電圧レベルの所望の分解能（resolution）および制御に応じて、任意の所望の整数を選択できる。たとえば、オフセット電圧は、０．５ミリボルト単位で、１５ミリボルトまで増減することができる。従って、各ＤＡＣ回路がｉビットの分解能で構成されている場合、全てのＤＡＣ回路が同時にそれらの各ｉビット信号を受信するとすると、ＯＦＦＳＥＴ［１：４］は、ｎ＝４×ｉビットとなる。シリコン面積を消費する幅の広いバス（bussing）を最小化するために、ミスマッチ補正回路１１０への入力バス（bus）は、幅をｉビットに制限でき、ｉビットのオフセット信号が連続的に供給される。この構成において、ミスマッチ補正回路１１０は、マルチプレクサ回路および各デジタルオフセット信号を記憶するレジスタを含むことができる。当業者であれば、このような回路の構成および制御は、実装が容易であることを理解されたい。信号ＯＦＦＳＥＴは、ベースバンド処理部により供給され、ヒューズプログラムされ（fuse-programmed）、または任意の適切な手段により生成される。
【００４１】
ここで、オフセット電圧の選択方法について以下に説明する。
【００４２】
前述したように、ｎビットのデジタルＯＦＦＳＥＴ［１：４］信号は、ミスマッチ補正回路のＤＡＣ回路内に入力される。各ＤＡＣは、独特且つ望ましい電圧（distinct and desired voltage）を生成可能である。ここで、望ましい電圧は、ベース電圧プラスまたはマイナス調整電圧、すなわちオフセット電圧として見ることができる。オフセット信号に対するＤＡＣコードの関係は、後述する。
【００４３】
信号パスにおけるミスマッチは、チップテストの間に検出可能であり、ＩＩＰ２値として数値で表すことができる。ＩＩＰ２は、当業者に知られている標準測定値であり、高いＩＩＰ２値が好ましい。数学的には、ＩＩＰ２値は、ａ１／ａ２に比例する。ここで、ａ１およびａ２は、式２において示した非線形関数の最初の２項の係数である。従って、ａ２を最小化することにより、ＩＩＰ２の値は、最大化することができる。一般的に、最大化されたＩＩＰ２値は、実質的な線形回路の動作の指標である。
【００４４】
図６は、図５に示すｎＭＯＳ差動ミキサ回路におけるＩＩＰ２対ＤＡＣコードのプロット図である。３つのＩＩＰ２曲線の例が示されており、曲線２００は、信号パスのミスマッチが無いバランスのとれた回路（balanced circuit）に対応する。曲線２００は、未調整の電圧オフセット信号に対応するデフォルトコードであるＤＡＣコード３２において、ＩＩＰ２のピークを有する。言い換えると、未調整電圧は、ベース印加電圧（base application voltage）にゼロの調整電圧（adjustment voltage）を加えたものである。ＩＩＰ２がＤＡＣコード３２に対する最大値であると測定された場合、回路は、実質的に理想的であり、且つ実質的に線形な動作であり、ミスマッチ補正が必要ないと見なされる。
【００４５】
曲線２０２および２０４は、実質的に理想的な回路と比較して、正および負にミスマッチされた（positively and negatively mismatched）信号パスを備える回路に対応している。ここで示す例において、曲線２０２は、曲線２００のＩＩＰ２ピークから−１５ｍＶシフトされたピークＩＩＰ２を有すると見なされる。逆に、曲線２０４は、曲線２００のＩＩＰ２ピークから＋１５ｍＶシフトされたピークＩＩＰ２を有すると見なされる。デフォルトＤＡＣコード３２でのＩＩＰ２測定が低いＩＩＰ２値を生じていることは、回路がミスマッチの信号パスを有することを示している。その後、ＤＡＣコードをデフォルトＤＡＣコードのいずれかの方向に変更し、且つさらにＩＩＰ２測定を行うことにより、テストシステムは、最大のＩＩＰ２が測定されるようにＤＡＣコードを迅速に変更することができる。曲線２０２において、最大のＩＩＰ２値は、ＤＡＣコード１３において生じる。曲線２０４において、最大のＩＩＰ２値は、ＤＡＣコードが５４において生じている。ＩＩＰ２は、ａ１／ａ２に比例するが、ゼロのａ２値が無限大のＩＩＰ２を与えるため、最大のＩＩＰ２値は、実際には有限の限界（finite limits）を示す。
【００４６】
図６のｘ軸に示されるＤＡＣコード番号は、図５で用いられた対応するｉビットオフセット信号の１０進法の表現である。より具体的には、各ｉビットオフセット信号は、１つのＤＡＣ回路により受信され、対応する電圧信号を生成する。たとえば図５において、各ＤＡＣの分解能がｉ＝６ビットであり、且つ全てのＤＡＣ回路がそれらの信号を並列に受信する場合、ＯＦＦＳＥＴ［１：４］の信号の全体の幅は、ｎ＝２４ビットとなる。
【００４７】
図５に示される本発明の実施の形態は、トランジスタ１０２、１０４、１０６および１０８の各々に対し１つずつの、４つのオフセット電圧の生成を必要とする。２つのオフセット電圧のみの生成を必要とするミスマッチ補償の代わりのスキームが、図７に示されている。
【００４８】
図７の差動パッシブＣＭＯＳミキサ３００は、図５のミキサ１００と同じであるが、従来のコモンモード電圧入力をＯＵＴｐおよびＯＵＴｍノードにうまく利用している。本実施の形態において、ミスマッチ補正回路３０２は、信号ＯＦＦＳＥＴ［１：２］に応じて、２つのオフセット電圧ＶＳＥＴ１およびＶＳＥＴ２を生成する。これらは、それぞれ抵抗Ｒ１およびＲ２につながれている。本実施例において、ｎビットのＯＦＦＳＥＴ［１：２］は、個別の信号ＯＦＦＳＥＴ［１］およびＯＦＦＳＥＴ［２］を含み、それぞれｉビットの分解能を有している。抵抗Ｒ１は、ＶＳＥＴ１をトランジスタ１０２および１０４の共通端子につなぎ、抵抗Ｒ２は、ＶＳＥＴ２をトランジスタ１０６および１０８の共通端子につなぐ。基本的に、ＶＳＥＴ１およびＶＳＥＴ２は、望ましいコモンモード電圧レベルに調整電圧をプラスまたはマイナスしたものである。ここでも、信号ＯＦＦＳＥＴは、各ＤＡＣの所望の分解能に対して選択されたｎビットのデジタル信号とすることができ、ＶＳＥＴ１およびＶＳＥＴ２は、出力ノードＯＵＴｐおよびＯＵＴｍから見たときに、信号パスの電気的特性が釣り合うように個別に調整可能である。これに代えて抵抗Ｒ１およびＲ２は、同様の効果を達成するために、回路の入力端子において、「ｒ」と表されたノードにつながれてもよい。
【００４９】
それ故、図５および図７の回路では、オフセット電圧を直接パスのコンポーネントに印加することにより、差動パッシブＣＭＯＳミキサ回路１００の信号パスのミスマッチが補正できる。図５の場合、オフセット電圧は、トランジスタのバックゲートバイアスに印加され、図７の場合、オフセット電圧は、自身の伝導パスに印加される。当業者であれば、チップ上の各ミキサ回路に対して１つのミスマッチ補正回路を置くことができることを理解されたい。
【００５０】
ここで、本発明の実施の形態に係る回路のミスマッチ補正方法が、図８のフローチャートを参照して以下に示される。無線コアが製造されており、図５および図７に示したようなミスマッチ補正回路１１０／３０２を備えるパッシブ差動ミキサ回路が試験手順を受けていると仮定する。以下の方法は、別のテストルーチンとして容易に統合することができる。
【００５１】
この方法は、ステップ４００において始まる。ここでは、ミキサ回路のＩＩＰ２の測定がなされる。初期測定は、印加されたデフォルトＤＡＣコードで実行されるこのが好ましい。ここで測定されたＩＩＰ２が所定レベルに基づいて許容できる場合、この方法は、ステップ４０４で終了し、最新の印加されたＤＡＣコードが記憶または記録される。許容できない場合、この方法は、ステップ４０６に進む。ステップ４０６では、オフセットコードが変更される。そしてこの方法は、ＩＩＰ２が所定レベルと等しいかまたは超えるまで、ステップ４００、４０２および４０６を繰り返す。ＤＡＣコードを変更する適切な方向を決定するために、付加的なインテリジェンスを図１０の方法に組み込むことが可能である。これにより、ＤＡＣコードにおける各連続的変更が以前のＩＩＰ２測定よりもよいＩＩＰ２の測定を提供するようになる。この方向の決定は、最初のＩＩＰ２の測定の後に一度だけ行われる。２回目のＩＩＰ２の測定が前回のＤＡＣコードのＩＩＰ２よりも小さいＩＩＰ２を提供する場合、ＤＡＣコードの変更は、ＩＩＰ２値を増加させるべきオフセット電圧を提供するために反転されるべきである。
【００５２】
要約すると、本明細書で説明した本発明の実施の形態は、差動型回路における２次相互変調積を最小限にする、または除去し、その結果、実質的に線形な動作をもたらす。パッシブ差動設計は、ミキサ回路のアプリケーションに特に有利である。ミキシングトランジスタを最小限の大きさにでき、それらのゲートを駆動する回路の負荷を低減することにより消費電力を低減するからである。パッシブ設計であるため、ミキサトランジスタを流れるＤＣ電流はなく、回路のノイズを最小化する。本発明の実施の形態の実現において、電流およびシリコン面積の消費におけるコストは低い。
【００５３】
図５および図７の回路は、デュアル差動ミキサ回路構成を示しているが、本発明の実施の形態は、シングル差動ミキサ回路構成に同様に適用される。たとえば、図５のミキサ回路は、トランジスタ１０２および１０４、またはトランジスタ１０６および１０８のみから構成することができる。図５および図７に示された本発明の実施の形態は、組み合わせ可能である。
【００５４】
本明細書で説明された実施の形態は、各ミキサ回路のバックゲートバイアス接続部、または回路の両方の出力ノードに印加されたオフセット電圧を示している。代替となる実施の形態は、図５および図７に示された２つの技術を組み合わせることができる。
【００５５】
本発明の上述の実施の形態は、例示のみを意図している。当業者による特定の実施の形態に対する代替、変更および変形は、本発明の範囲を逸脱することなく有効であり、発明の範囲は、添付された請求項のみにより規定される。
【図面の簡単な説明】
【００５６】
【図１】無線装置のコアのブロック図である。
【図２】従来技術のアクティブミキサ回路の回路図である。
【図３ａ】直接変換操作に帰因する２次トーンを表すパワースペクトラムのプロット図である。
【図３ｂ】直接変換操作に帰因する２次トーンを表すパワースペクトラムのプロット図である。
【図３ｃ】直接変換操作に帰因する２次トーンを表すパワースペクトラムのプロット図である。
【図４】別の従来技術のアクティブバイポーラ差動ミキサ回路の回路図である。
【図５】本発明の実施の形態に係るトランジスタのバルク補償を用いたパッシブ差動ＣＭＯＳミキサ回路の回路図である。
【図６】図５に示すパッシブ差動ＣＭＯＳミキサ回路のオフセット電圧体ＩＩＰ２のプロット図である。
【図７】本発明の実施の形態に係るコモンモード補償を備えたパッシブ差動ＣＭＯＳミキサ回路の回路図である。
【図８】本発明の実施の形態に係る差動ミキサの出力パスのミスマッチを補償する方法を示す図である。
【図１】
2009518984.tif 000003
【図２】
2009518984.tif 000004
【図３ａ】
2009518984.tif 000005
【図３ｂ】
2009518984.tif 000006
【図３ｃ】
2009518984.tif 000007
【図４】
2009518984.tif 000008
【図５】
2009518984.tif 000009
【図６】
2009518984.tif 000010
【図７】
2009518984.tif 000011
【図８】
2009518984.tif 000012
【国際調査報告】
2009518984.tif 000013
2009518984.tif 000014