(57)【要約】集積回路は、ＪＴＡＧインターフェース（１０８）と試験アクセス・ポート（１１０）とを備えた第１の回路部分（１０６）を有する。第２の回路部分（１１４）は、シリアル・バス・インターフェース（１１２）を有する。試験アクセス制御回路（１０４）はＪＴＡＧインターフェース（１０８）と試験アクセス・ポート（１１０）を介し結合される。第１の回路部分（１０６）は、シリアル・バス・インターフェース（１１２）と試験アクセス制御回路（１０４）を介し結合される。試験アクセス制御回路（１０４）は、ＪＴＡＧインターフェース（１０８）からの試験モード選択（ＴＭＳ）信号に応じて透過モード又は試験モードになるよう設定される。従って、内蔵シリアル・バス・インターフェースへの汎用的なアクセスを提供すると同時に速度性能を維持する。従って試験中の回路部分／素子は依然として装置仕様で動作しうる。
2009528535.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって：
ＪＴＡＧインターフェースと試験アクセス・ポートとを有する第１の回路部分；
シリアル・バス・インターフェースを有する第２の回路部分；及び
前記試験アクセス・ポートを介し前記ＪＴＡＧインターフェースと結合された試験アクセス制御回路、を有し、
前記第１の回路部分は前記試験アクセス制御回路を介して前記シリアル・バス・インターフェースと結合され、前記試験アクセス制御回路は前記ＪＴＡＧインターフェースからの試験モード選択信号に応じて透過モード又は試験モードになるよう設定される、集積回路。
【請求項２】
前記試験アクセス制御回路が透過モードのとき、前記シリアル・バス・インターフェースを介した前記第１の回路部分と前記第２の回路部分との間の標準の通信は、イネーブルされ、
前記試験アクセス制御回路が試験モードのとき、前記ＪＴＡＧインターフェースを通じたシリアル・バス・インターフェースへの前記試験アクセス・ポートと試験アクセス制御回路を介した通信は、イネーブルされる、請求項１記載の集積回路。
【請求項３】
試験アクセス制御回路が試験モードのとき、試験クロック信号がシリアル・バス・インターフェースのクロック信号として用いられ、従ってデータ転送及び通信が同期される、請求項２記載の集積回路。
【請求項４】
前記試験アクセス制御回路は、それぞれ少なくとも１つの入力と少なくとも１つの出力と複数の２：１マルチプレクサとを有する複数の集積回路セルを有する、前記請求項の何れか一項記載の集積回路。
【請求項５】
第１の回路セルは、試験クロック信号と結合された第１の入力、レジスタ・ロード信号と結合された第２の入力、前記第１の回路部分と結合された第３の入力、試験モード選択信号と結合された第４の入力、正／負のエッジ・トリガ信号と結合された第５の入力、及び前記シリアル・バス・インターフェースのチップ選択信号と結合された第１の出力、を有し；
第２の回路セルは、試験クロック信号と結合された第１の入力、クロック・アイドル制御信号と結合された第２の入力、前記第１の回路部分と結合された第３の入力、前記試験モード選択信号と結合された第４の入力、アイドル状態制御信号と結合された第５の入力、及び前記シリアル・バス・インターフェースのクロック信号と結合された第１の出力、を有し；
第３の回路セルは、前記試験クロック信号と結合された第１の入力、試験データ入力信号と結合された第２の入力、前記第１の回路部分と結合された第３の入力、前記試験選択信号と結合された第４の入力、正／負のエッジ・トリガ信号と結合された第５の入力、及び前記シリアル・バス・インターフェースのデータ入力信号と結合された第１の出力、を有する、請求項４記載の集積回路。
【請求項６】
前記シリアル・バス・インターフェースの前記データ入力信号は双方向信号であり、前記第３の回路セルは、ピン方向制御信号と結合された第６の入力、試験データ出力信号と結合された第２の出力、前記第１の回路部分と結合された第３の出力、を更に有し、前記第１の出力は前記シリアル・バス・インターフェースの双方向データ信号と結合された双方向入力／出力である、請求項５記載の集積回路。
【請求項７】
前記第１の回路セルは、第１及び第２の２：１マルチプレクサ、フリップフロップ、及びインバータを有し；
前記第２の回路セルは、第１及び第２の２：１マルチプレクサ、２入力論理積素子、２入力論理和素子、及びインバータを有し；並びに
前記第３の回路セルは、第１及び第２の２：１マルチプレクサ、フリップフロップ、及びインバータを有する、請求項５又は６記載の集積回路。
【請求項８】
前記第３の回路セルは、第３の２：１マルチプレクサ、第２のフリップフロップ、データ・ラッチ、第２及び第３及び第４のインバータ、並びに第１及び第２のバッファを有する、請求項７記載の集積回路。
【請求項９】
回路を制御する方法であって：前記回路は、ＪＴＡＧインターフェースと試験アクセス・ポートとを有する第１の回路部分、シリアル・バス・インターフェースを有する第２の回路部分、及び前記試験アクセス・ポートを介し前記ＪＴＡＧインターフェースと結合された試験アクセス制御回路、を有し、前記第２の回路部分は前記試験アクセス制御回路を介して前記シリアル・バス・インターフェースと結合され、
前記方法は、
前記試験アクセス制御回路を試験モード選択信号に応じて透過モード又は試験モードになるよう設定する段階を有し、
前記試験アクセス制御回路が透過モードのとき、前記第１の回路部分と前記第２の回路部分との間の、前記シリアル・バス・インターフェースを介した標準の通信がイネーブルされ；及び
前記試験アクセス制御回路が試験モードのとき、前記ＪＴＡＧインターフェースを通じ前記シリアル・バス・インターフェースへの前記試験アクセス制御ポートと試験アクセス制御回路とを介した通信がイネーブルされる、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、より詳細にはシリアル・バス・インターフェースを介し通信する内部回路を有するシステム・イン・パッケージ（ＳｉＰ）に関する。
【背景技術】
【０００２】
最新のシステム・イン・パッケージ（ＳｉＰ）集積回路（ＩＣ）では、種々のチップの組合せが１つのパッケージ内に設けられ、完全なシステムを構築している。上述のようなＳｉＰに含まれるデジタル・チップと混合信号／無線周波数（ＲＦ）チップとの間の通信は、従来、一般的に知られているシリアル・バス・インターフェース（ＳＰＩ、３−ＷＩＲＥ、ｕＷＩＲＥ）の１つを用いて達成されていた。また、このようなチップ・レベルのシリアル・バスを用い、特定の混合信号／ＲＦチップを制御しデバッグすることが知られている。
【０００３】
しかしながら、このようなシリアル・バスがＳｉＰ内に組み込まれるとき、当該シリアル・バスはＳｉＰが一旦製造されるとアクセス不可能になってしまう。結果として、システム試験、デバッグ、及び混合信号／ＲＦ部分の特性は、全て厳しく阻止されてしまう。
【０００４】
ＳｉＰ内の種々のチップへのアクセス及び制御をするため、アクセスが再び確立されなければならない。
【０００５】
知られている手法は、アクセス不可能なシリアル・バスを他のピンへ多重化することである。しかし、別のアーキテクチャでは、これらのピンは外部パッケージ・ピンに接続されないので、依然としてアクセスできない。
【０００６】
代替の知られている手法は、ＩＣへの専用の診断回路インターフェースを設けることである。例えばＪＴＡＧインターフェースがＩＥＥＥ標準１１４９．１に従い設けられる。ＪＴＡＧ規格は、ＪＴＡＧピンがＩＣのパッケージで利用可能であると述べているので、ＪＴＡＧインターフェースへのアクセス可能性はＪＴＡＧ規格に従う各ＳｉＰに対し保証される。
【０００７】
ＪＴＡＧインターフェースを通じたアクセスは、ＩＣの試験のために主に用いられる、ＪＴＡＧと同義である境界走査の知られている方法を用いることにより可能である。ＪＴＡＧインターフェースの境界走査アーキテクチャは、物理的試験端子を用いずに相互接続を試験する手段を提供する。集積回路内で境界走査を実行するとき、論理設計ブロックが独立回路であるかのようにそれら論理設計ブロックを制御できるように、それら論理設計ブロックの間にセルが追加される。
【０００８】
このようなＪＴＡＧチェーンはまた、シリアル・バス・インターフェースと接続され、標準的に長い。例えば１０００セルである。このチェーンがシリアル・バスへのデータ転送に用いられる場合、データはシリアル・インターフェースに到達する前に１０００セルを通じて移動しなければならない（１０００クロック周期を要する）。これは遅延を導入してしまう。
【０００９】
また、シリアル・インターフェースへの少数セルの専用チェーンを設けることも知られている。
【００１０】
従って、境界走査の知られている使用法は、種々のＳｉＰ構成へのアクセスを可能にするが、速度と遅延の問題が生じる。また知られている境界走査方法は複雑なクロック・システムを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、シリアル・インターフェースの完全な機能速度の動作を実現すると同時に、組み込みシリアル・バスへのアクセス及び制御を提供することである。
【課題を解決するための手段】
【００１２】
本発明の第１の態様によると、集積回路が提供される。当該集積回路は、ＪＴＡＧインターフェースと試験アクセス・ポートとを有する第１の回路部分；シリアル・バス・インターフェースを有する第２の回路部分；及び前記試験アクセス・ポートを介し前記ＪＴＡＧインターフェースと結合された試験アクセス制御回路、を有し、前記第１の回路部分は前記試験アクセス制御回路を介して前記シリアル・バス・インターフェースと結合され、前記試験アクセス制御回路は前記ＪＴＡＧインターフェースからの試験モード選択信号に応じて透過モード又は試験モードになるよう設定される。
【００１３】
試験アクセス制御回路は、ＪＴＡＧインターフェースを、シリアル・バス・インターフェースを介した第２の回路部分との通信に使用可能にする。従って、試験アクセス制御回路は自身のＪＴＡＧインターフェースを必要としない。透過モードはまた、通常の回路動作の障害を生じさせない。このように、システム・イン・パッケージの複数の回路部分の試験は、当該回路部分のうちの１つのＪＴＡＧインターフェースのみを用いて達成されうる。  集積回路は次のように構成される。つまり、前記試験アクセス制御回路が透過モードのとき、前記シリアル・バス・インターフェースを介した前記第１の回路部分と前記第２の回路部分との間の標準の通信は、イネーブルされ、前記試験アクセス制御回路が試験モードのとき、前記ＪＴＡＧインターフェースを通じシリアル・バス・インターフェースへの前記試験アクセス・ポートと試験アクセス制御回路を介した通信は、イネーブルされる。
【００１４】
集積回路は次のように構成される。つまり、試験アクセス制御回路が試験モードのとき、試験クロック信号がシリアル・バス・インターフェースのクロック信号として用いられ、従ってデータ転送及び通信が同期される。
【００１５】
従って、本発明は、内蔵シリアル・バス・インターフェースへの汎用的且つ常時アクセスを提供すると同時に速度性能を維持する。従って試験中の回路部分／素子は依然として装置仕様（通常のデータ通信）で動作しうる。また、エッジに応答するシリアル・プロトコルの同期の問題も解決する。
【００１６】
試験アクセス制御回路の提供を通じ、素子への通常（データ）通信が可能である。従来の実装では、速度又はアクセスの何れかが制限されるか、又は汎用的に実装されていなかった。本発明は、これらの知られている問題の両方を克服する。
【００１７】
本発明はＳｉＰの分野で適用され、シリアル・インターフェースへのアクセスが制限されるが速度性能が維持されなければならない全ての他の場合に適用される。
【００１８】
本発明の更なる態様によると、回路を制御する方法が提供される。前記回路は、ＪＴＡＧインターフェースと試験アクセス・ポート（ＴＡＰ）とを有する第１の回路部分、シリアル・バス・インターフェースを有する第２の回路部分、及び前記ＴＡＰを介し前記ＪＴＡＧインターフェースと結合された試験アクセス制御回路、を有し、前記第２の回路部分は前記試験アクセス制御回路を介して前記シリアル・バス・インターフェースと結合され、前記方法は、前記試験アクセス制御回路を試験モード選択信号に応じて透過モード又は試験モードになるよう設定する段階を有し、前記試験アクセス制御回路が透過モードのとき、前記第１の回路部分と前記第２の回路部分との間の、前記シリアル・バス・インターフェースを介した標準の通信がイネーブルされ；及び前記試験アクセス制御回路が試験モードのとき、前記ＪＴＡＧインターフェースを通じ前記シリアル・バス・インターフェースへの前記ＴＡＰと試験アクセス制御回路とを介した通信がイネーブルされる。
【００１９】
本発明例は、例として以下の図を参照し詳細に説明される。
【発明を実施するための最良の形態】
【００２０】
図１を参照する。集積回路１０は、第１の回路部分１００、第２の回路部分１０２、及び試験アクセス制御（ＴＡＣ）回路１０４を有する。試験アクセス制御回路は、第１の回路部分の一部として図示されるが、勿論別個の回路であってもよい。
【００２１】
第１の回路部分１００は、デジタル・コア・ロジック１０６、ＪＴＡＧインターフェース１０８、及び試験アクセス・ポート（ＴＡＰ）１１０を有する。ＪＴＡＧインターフェース１０８は、第１の回路部分１００と集積回路１０の外部ピンとの間の４／５ピン・インターフェースであり、ＪＴＡＧ規格に対応する各チップに設けられる。ＪＴＡＧ規格によると、ＪＴＡＧインターフェース１０８は専用信号、つまりTest  Data  In(TDI、試験データ入力)；Test  Data  Out(TDO、試験データ出力)；Test  Clock(TCK、試験クロック)；Test  Mode  Select(TMS、試験モード選択)及びTest  Reset  (TRST、試験リセット)に対応する。
【００２２】
「Test  Reset」は非同期リセット信号であり、図１のＪＴＡＧインターフェース１０８に含まれない。「Test  Reset」は図１の実施例に示されないが、試験ロジックはリセット指示でクロック供給することにより同期してリセットされてよい。「Test  Data  In」は、シリアル・データをＪＴＡＧインターフェース１０８及びそれに接続されているデータ・レジスタに供給する。１本のデータ線だけが利用可能なので、送信プロトコルは必然的にシリアルである。
【００２３】
「Test  Data  Out」は、ＪＴＡＧインターフェース１０８により接続されているレジスタから試験を制御する機器へデータをシリアルに出力するために用いられる。
【００２４】
「Test  Clock」は、試験インターフェースのタイミングを如何なるシステム・クロックからも独立に制御する。「Test  Clock」は、被試験装置によってではなく、試験を制御する機器によりパルスを供給される。「Test  Clock」の動作周波数は、ＪＴＡＧインターフェースが用いられる回路部分に依存して変化してよく、標準的に１０−１００ＭＨｚである。「Test  Clock」の動作周波数は、可変レートでパルスを供給されてもよい。
【００２５】
「Test  Mode  Select」は、試験アクセス・ポート１１０の遷移を制御する。試験アクセス・ポート１１０は、試験により行われる動作を制御する状態機械である状態制御部（示されない）を有する。
【００２６】
「Test  Mode  Select」信号と「Test  Clock」信号との組合せは、状態制御部の状態を決定する。試験アクセス・ポート１１０の状態は、命令状態及びデータ状態で定められる。ある状態から別の状態への遷移は、ＩＥＥＥ１１４９．１に従い決定される。本発明では、キャプチャ・データ状態及びシフト・データ状態は、同期及びデータ・シフトがこれら状態中に行われるので、関連している。試験モードの間、必要な制御信号はこれらの状態の１つの間に値を割り当てられる。
【００２７】
従って、試験アクセス・ポート１１０の状態機械は、シリアル・バスへ同期データを転送するための制御機構である。例えば、データ・シフト状態の間、シリアル・バス・データは、各クロック遷移で第２の回路部分１０２のシリアル・バス・レジスタに供給される。
【００２８】
第２の回路部分１０２は、シリアル・バス・インターフェース１１２、及び混合信号／無線周波数ロジック１１４を有する。
【００２９】
図１の実施例では、シリアル・バスの通信プロトコルはシリアル・ペリフェラル・インターフェース（ＳＰＩ）、Serial  Data  In(SDI、シリアル・データ入力)；Serial  Data  Out(SDO、シリアル・データ出力)；Chip  Select(CS＼、チップ選択)及びSerial  Clock(SCLK、シリアル・クロック)信号を用いた同期シリアル・インターフェース規格（モトローラ社により定められた）である。
【００３０】
「Serial  Data  In」はシリアル・データをシリアル・バスのレジスタへ供給し、「Serial  Data  Out」はシリアル・データをシリアル・バスから供給する。シリアル・バス通信のタイミングは、「Serial  Clock」信号により制御され、データは「Serial  Clock」の立ち上がり又は立ち下がり端で「Chip  Select」の値に依存してシフト／ラッチされる。従って「Chip  Select」信号は、シリアル・バス・レジスタのロードを制御する。シリアル・ペリフェラル・インターフェース（ＳＰＩ）プロトコルによると、「Chip  Select」が低（Ｌｏｗ）のとき、データは「Serial  Clock」信号の各立ち上がり端でシリアル・バス・レジスタにロードされる。
【００３１】
試験アクセス制御回路１０４は、ＪＴＡＧインターフェース１０８に試験アクセス・ポート１１０を介し接続され、及びデジタル・コア・ロジック１０６がシリアル・バス・インターフェース１１２に試験アクセス制御回路１０４を介し接続されるよう構成される。
【００３２】
試験アクセス制御回路１０４は、試験アクセス・ポート１１０により供給される「test_sel」（試験選択）信号に応じて透過モード又は試験モードになるよう設定可能である。
【００３３】
「test_sel」信号がデジタル値の低、つまり「０」のとき、試験アクセス制御回路１０４は透過モードであり、デジタル・コア・ロジック１０６と混合信号／無線周波数（ＲＦ）ロジック１１４との間のシリアル・バス・インターフェース１１２を介した標準的通信が可能である。
【００３４】
「test_sel」信号がデジタル値の高、つまり「１」のとき、試験アクセス制御回路１０４は試験モードであり、試験アクセス・ポート１１０及び試験アクセス制御回路１０４を介した、ＪＴＡＧインターフェース１０８を通じたシリアル・バス・インターフェースとの通信が可能である。試験モードの間、シリアル・バス・インターフェース１１２は試験アクセス・ポート１１０の状態制御部を用いて制御される。
【００３５】
従って、ＪＴＡＧインターフェース１０８からシリアル・バス・インターフェース１１２への透過経路が提供される。しかしながら、ＪＴＡＧインターフェースを直接に適用する知られている手法と異なり、試験アクセス制御回路１０４の設計により性能が向上される。
【００３６】
シリアル・ペリフェラル・インターフェース（ＳＰＩ）プロトコルによると、「Chip  Select」が低のとき、クロックは「Serial  Clock」信号の各立ち上がり端でデータをロードする。結果として、知られている、境界走査チェーンへのＪＴＡＧは、速度性能を低下させずに適用することができない。
【００３７】
本発明の実施例では、試験アクセス制御回路１０４は、シフト・レジスタをできる限り短く保ち、従ってシリアル・バス・インターフェース１１２の通常のシフト動作に相当するよう設計される。換言すると、この長さは１基本セルより長くない。
【００３８】
本実施例の試験アクセス制御回路１０４は、複数の集積回路セル１１６、１１８、１１２を有する。複数の集積回路セル１１６、１１８、１１２は、常に１つのセルのみが「Test  Data  In」（試験データ入力）と「Test  Data  Out」（試験データ出力）との間に接続されるよう配置される（つまり、各クロック周期で、データ・ビットがシリアル・バスのレジスタにラッチされる）。各回路セルは、少なくとも１つの入力、少なくとも１つの出力、及び複数の２：１マルチプレクサ、を有する。セルは試験アクセス・ポート１１０から利用可能にされる専用のＪＴＡＧ制御信号を通じて制御される。
【００３９】
試験アクセス制御回路１０４はまた、試験モードのときに、「Test  Clock」（試験クロック）信号がシリアル・バスのクロック信号「Serial  Clock」として用いられ、従ってデータ転送及び通信が同期されるよう構成される。
【００４０】
上述のように、本実施例の試験アクセス制御回路１０４は、複数の集積回路セル１１６、１１８、１２０を有する。第１の回路セル１１６は、「Chip  Select」信号をシリアル・バス・インターフェース１１２へ供給するよう構成される。第２の回路セル１１８は「Serial  Clock」信号をシリアル・バス・インターフェース１１２へ供給するよう構成される。第３の回路セル１２０は「Serial  Data  In」信号をシリアル・バス・インターフェース１１２へ供給するよう構成される。集積回路セル１１６、１１８、１２０の特定の構成は、以下により詳細に記載される。
【００４１】
図２は、図１の回路の「Chip  Select」信号のための回路セル１１６をより詳細に示す。回路セル１１６は、「Test  Clock」信号と接続された第１の入力端子２００、レジスタ・ロード信号（CS）と接続された第２の入力端子２０２、デジタル・コア・ロジック１０６と接続された第３の入力端子２０４、「test_sel」信号と接続された第４の入力端子２０６、正／負のエッジ・トリガ信号（Phase）と接続された第５の入力端子２０８、シリアル・バス・インターフェース１１２の「Chip  Select」信号と接続された出力端子２１０、及び入力端子と出力端子との間の制御ロジック、を有する。
【００４２】
正／負のエッジ・トリガ信号（Phase）は、シリアル・バス・インターフェース１１２により用いられるエッジ・トリガの方向を示す。
【００４３】
Phaseの電位が低レベルのとき、負のエッジ・トリガが用いられる。Phaseの電位が高レベルのとき、正のエッジ・トリガが用いられる。
【００４４】
レジスタ・ロード信号（CS）は、高電位（１）のとき如何なるレジスタの読み出しも示さないが、低電位（０）のときレジスタの読み出しを示す。
【００４５】
制御ロジックは、第１及び第２の２：１マルチプレクサ２１２、２１４、フリップフロップ２１６、及びインバータ２１８を有する。
【００４６】
第１の２：１マルチプレクサ２１２は、第１の入力端子２００と接続された第１及び第２の信号端子を有し、第１の信号端子はインバータ２１８を介し第１の入力端子２００と接続されている。第１のマルチプレクサ２１２の選択端子は第５の入力端子２０８と接続される。従って、第１のマルチプレクサ２１２は、第１のマルチプレクサ２１２の選択端子の電位が低レベル（０）のとき第１の入力端子２００で「Test  Clock」信号の補体を選択し、第１のマルチプレクサ２１２の選択端子の電位が高レベル（１）のとき「Test  Clock」信号を選択する。
【００４７】
フリップフロップ２１６のトリガは第１のマルチプレクサ２１２により選択された信号と接続され、フリップフロップ２１６の入力端子は第２の入力端子２０２と接続される。従って、フリップフロップ２１６は、第１のマルチプレクサ２１２により選択された信号の正のエッジで（Phase信号の値に依存して「Test  Clock」の正又は負のエッジの何れか）、入力端子に印加されるレジスタ・ロード信号（CS）を出力端子に駆動する。
【００４８】
第２の２：１マルチプレクサ２１４は、第３の入力端子２０４と接続された第１の信号端子及びフリップフロップ２１６の出力と接続された第２の信号端子を有する。第２のマルチプレクサ２１４の選択端子は第４の入力端子２０６と接続される。従って、第２のマルチプレクサ２１４は、第２のマルチプレクサ２１４の選択端子で「test_sel」信号の電位が低レベル（０）のときデジタル・コア・ロジック１０６からの信号を選択し、第２のマルチプレクサ２１４で「test_sel」信号の電位が高レベル（１）のときフリップフロップ２１６からの出力を選択する。
【００４９】
「test_sel」信号が透過モードと試験モードとの間で選択することが理解される。「test_sel」の電位が低レベルのとき、回路セル１１６はデジタル・コア・ロジック１０６を出力端子２１０と透過的に接続する。しかしながら、「test_sel」の電位が高レベルのときデジタル・コア・ロジック１０６は出力端子２１０から分離され、フリップフロップ２１６に印加されるトリガ信号に依存して（Phase＝１の場合に「Test  Clock」の正のエッジ、又はPhase＝０の場合に負のエッジ）、レジスタ・ロード信号が出力端子２１０に駆動される。
【００５０】
図３は、図１の回路のSCLK信号のための回路セル１１８をより詳細に示す。第２の回路セル１１８は、「Test  Clock」信号と接続された第１の入力端子３００、クロック・アイドル制御信号（Idel）と接続された第２の入力端子３０２、デジタル・コア・ロジック１０６と接続された第３の入力端子３０４、「test_sel」信号と接続された第４の入力端子３０６、アイドル状態制御信号（Idel_Sel）と接続された第５の入力端子３０８、シリアル・バス・インターフェース１１２の「Serial  Clock」信号と接続された出力端子３１０、及び入力端子と出力端子との間の制御ロジック、を有する。
【００５１】
アイドル状態制御信号（Idel_Sel）は、アイドル状態のときのクロックの電位レベル（レジスタの読み出し前及び後のクロックの状態）を示す。Idel_Selの電位が低レベルのとき、クロック信号のアイドル状態は低電位（０）である。反対に、Idel_Selの電位が高レベルのとき、クロック信号のアイドル状態は高電位（１）である。
【００５２】
制御ロジックは、２入力論理積素子３１２、２入力論理和素子３１４、第１及び第２の２：１マルチプレクサ３１６、３１８、及びインバータ３２０を有する。
【００５３】
回路セル１１８の第１及び第２の入力端子３００、３０２は、それぞれ２入力論理積素子３１２の第１及び第２の入力端子と接続される。論理積素子３１２は、第１の端子３００に印加される「Test  Clock」信号と第２の入力端子３０２に印加されるIdle信号との論理積を実行する。
【００５４】
論理積素子３１２は、第１の入力端子３００に印加される「Test  Clock」信号を、第２の入力端子３０２に印加されるIdle信号に応じて、選択的に通過させるか又は抑止する。論理積素子３１２は、第２の入力端子３０２に印加されるIdle信号の電位が高レベル（１）のとき第１の入力端子３００に印加される「Test  Clock」信号を出力し、第２の入力端子３０２に印加されるIdle信号の電位が低レベル（０）のとき低電位（０）を出力する。
【００５５】
回路セル１１８の第１及び第２の入力端子３００、３０２は、それぞれ２入力論理和素子３１４の第１及び第２の入力端子と接続され、第２の入力端子はインバータ３２０を介し論理和素子３１４の入力端子と接続される。論理和素子３１４は、第１の端子３００に印加される「Test  Clock」信号入力と第２の入力端子３０２に印加されるIdle信号との論理和を実行する。
【００５６】
論理和素子３１４は、第１の入力端子３００に印加される「Test  Clock」信号を、第２の入力端子３０２に印加されるIdle信号に応じて、選択的に通過させるか又は抑止する。論理和素子３１４は、第２の入力端子３０２に印加されるIdle信号の電位が高レベル（１）のとき第１の入力端子３００に印加される「Test  Clock」信号を出力し、第２の入力端子３０２に印加されるIdle信号が低レベル（０）のとき高電位（１）を出力する。
【００５７】
第１の２：１マルチプレクサ３１６は、それぞれ２入力論理積素子３１２の出力及び２入力論理和素子３１４の出力と接続された第１及び第２の信号端子を有する。第１のマルチプレクサ３１６の選択端子は第５の入力端子３０８と接続される。
【００５８】
第１のマルチプレクサ３１６は、第１のマルチプレクサ３１６の選択端子の電位が低レベル（０）のとき２入力論理積素子の出力を選択し、第１のマルチプレクサ３１６の選択端子の電位が高レベル（１）のとき２入力論理和素子３１４の出力を選択する。
【００５９】
第２の２：１マルチプレクサ３１８は、それぞれ第３の入力端子３０４及び第１の２：１マルチプレクサ３１６の出力と接続された第１の信号端子及び第２の信号端子を有する。第２のマルチプレクサ３１８の選択端子は第４の入力端子３０６と接続される。第２のマルチプレクサ３１８は、第２のマルチプレクサ３１８の選択端子の電位が低レベル（０）のときデジタル・コア・ロジック１０６からの信号を選択し、第２のマルチプレクサ３１８の選択端の電位が高レベル（１）のとき第１のマルチプレクサ３１６からの出力を選択する。
【００６０】
従って「test_sel」信号が、第２の回路セル１１８に対し透過モードと試験モードとの間で選択することが理解される。「test_sel」の電位が低レベルのとき、回路セル１１８はデジタル・コア・ロジック１０６を出力端子３１０と透過的に接続する。しかしながら、「test_sel」の電位が高レベルのとき、デジタル・コア・ロジック１０６は出力端子３１０から分離され、「Test  Clock」信号はIdle_Sle信号に依存して出力端子３１０と接続される。例えば、試験モード（「test_sel」＝１）の間、第５の入力端子３０８に印加されるIdle_Sel信号の電位が低レベル（０）であり且つ第２の入力端子３０２に印加されるIdle信号の電位が高レベル（１）の場合、「Test  Clock」信号は出力端子３１０へ通過される。従って、「Test  Clock」信号はシリアル・バス・インターフェース１１２のSCLK信号を置換するよう選択的に設定される。
【００６１】
図４は、図１の回路のSDI信号のための回路セル１２０をより詳細に示す。
【００６２】
回路セル１２０は、「Test  Clock」信号と接続された第１の入力端子４００、「Test  Data  In」信号と接続された第２の入力端子４０２、デジタル・コア・ロジック１０６と接続された第３の入力端子４０４、「test_sel」信号と接続された第４の入力端子４０６、正／負のエッジ・トリガ信号（Phase）と接続された第５の入力端子４０８、シリアル・バス・インターフェースの「Serial  Data  In」信号と接続された出力端子４１０、及び入力端子と出力端子との間の制御ロジック、を有する。
【００６３】
制御ロジックは、第１及び第２の２：１マルチプレクサ４１２、４１４、フリップフロップ４１６、及びインバータ４１８を有する。
【００６４】
第１の２：１マルチプレクサ４１２は、第１の入力端子４００と接続された第１及び第２の信号端子を有し、第２の信号端子はインバータ４１８を介し第１の入力端子４００と接続されている。第１のマルチプレクサ４１２の選択端子は第５の入力端子４０８と接続される。従って、第１のマルチプレクサ４１２は、第１のマルチプレクサ４１２の選択端子の電位が低レベル（０）のとき第１の入力端子４００で「Test  Clock」信号を選択し、第１のマルチプレクサ４１２の選択端子の電位が高レベル（１）のとき「Test  Clock」信号の補体を選択する。
【００６５】
フリップフロップ４１６のトリガは第１のマルチプレクサ４１２により選択された信号に接続され、フリップフロップ４１６の入力端子は第２の入力端子４０２と接続される。従って、フリップフロップ４１６は、第１のマルチプレクサ４１２により選択された信号の正のエッジで（Phase信号の値に依存して「Test  Clock」の正又は負のエッジの何れか）、入力端子に印加される「Test  Data  In」信号を出力端子に駆動する。
【００６６】
第２の２：１マルチプレクサ４１４は、第３の入力端子４０４と接続された第１の信号端子及びフリップフロップ４１６の出力と接続された第２の信号端子を有する。第２のマルチプレクサ４１４の選択端子は第４の入力端子４０６と接続される。従って、第２のマルチプレクサ４１４は、第２のマルチプレクサ４１４の選択端子で「test_sel」信号の電位が低レベル（０）のときデジタル・コア・ロジック１０６からの信号を選択し、第２のマルチプレクサ４１４で「test_sel」信号の電位が高レベル（１）のときフリップフロップ４１６からの出力を選択する。
【００６７】
「test_sel」信号は、第３の回路セル１２０に対し透過モードと試験モードとの間で選択する。「test_sel」の電位が低レベルのとき、回路セル１２０はデジタル・コア・ロジック１０６を出力端子４１０と透過的に接続する。しかしながら、「test_sel」の電位が高レベルのときデジタル・コア・ロジック１０６は出力端子４１０から分離され、フリップフロップ４１６に印加されるトリガ信号に依存して（Phase信号が高（１）の場合に「Test  Clock」の負のエッジ、又はPhase信号が低（０）の場合に「Test  Clock」の正のエッジ）、「Test  Data  In」信号が出力端子４１０に駆動される。
【００６８】
留意すべき点は、第３の回路セル１２０に対するトリガ信号の構成は、第１の回路セル１１６の構成と反対であることである。従って、シリアル・ペリフェラル・インターフェース（ＳＰＩ）プロトコルは以下に従う。つまり（「Chip  Select」が低のとき、クロック信号の正のエッジの度にデータはシリアル・バス・レジスタに読み込まれ、従ってPhase信号の電位は高である。）、データは、クロック信号の負のエッジでシリアル・バスの「Serial  Data  In」信号に駆動され、そしてクロック信号の次の正のエッジでシリアル・バスのレジスタにロードされる（１／２クロック周期の遅延）。
【００６９】
しかしながら、プロトコルの変形が存在する。ある場合には、「Chip  Select」が高でありクロックの正又は負のエッジに応答するとき、レジスタがロードされてよい。更に、クロック・アイドル状態は高又は低であってよい。相違は、製造者により選択される実装に依存する。従って、新たに開発されたセルはこれらの相違を考慮に入れる。
【００７０】
試験モードが有効である間の、シリアル・ペリフェラル・インターフェース（ＳＰＩ）プロトコル（正のエッジでクロックを供給し、CS＼＝０のときレジスタを読み出す）の規格に従うデータ通信における回路セル１１６、１１８、１２０の動作は、以下に更に詳細に記載される。
【００７１】
試験モードが有効であるとき、「test_sel」信号の電位は高（１）であり、上述のように回路セル１１６、１１８、１２０はデジタル・コア・ロジック１０６を当該回路セルの出力端子及びシリアル・バス・インターフェース１１２から分離する。
【００７２】
Phase信号の電位は正のエッジに応答するシリアル・バス・インターフェースのために高レベル（１）に設定され、idle_sel信号の電位は低（０）に設定されクロック・アイドル状態が低であることを示す。
【００７３】
如何なるデータ転送にも先立ち、CS信号の電位は高（１）に設定され、如何なるレジスタもロードされないこと、及びIdelの電位が（０）であることを示す。
【００７４】
データ通信を開始するため、データのシフトが開始され「キャプチャ」状態（CDR）に入る直前に、CS信号の電位は低（０）に設定される。
【００７５】
上述のように、第１の回路セル１１６のフリップフロップ２１６は、「Test  Clock」の正のエッジで低の値のCS信号を第１の回路セル１１６の出力２１０に駆動する。
【００７６】
同じ状態（CDR）で、Idle信号の電位は高（１）に設定され、上述のように第２の回路セル１１８の第１の入力端子３００の「Test  Clock」信号は第２の回路セル１１８の出力端子に供給される。従って、「Test  Clock」信号はシリアル・バス・インターフェース１１２のSCLK信号になる。
【００７７】
「Test  Clock」信号の次の負のエッジで、（上述のように）第３の回路１２０のフリップフロップ４１６は、「Test  Data  In」信号の最初のデータ・ビットを、第３の回路セル１２０の出力４１０に駆動する。留意すべき点は、第３の回路セル１２０のフリップフロップ４１６は、正のエッジに応答するシリアル・バス・インターフェース１１２に対し、負のエッジに応答する（一方で、第１の回路セル１１６のフリップフロップ２１４は正のエッジに応答する）。
【００７８】
データ・キャプチャ状態（CDR）が終了すると、プロトコルはシフト状態（SDR）の間にデータをシフトしクロックを供給する準備を整える。「Test  Clock」信号の次の最初の正のエッジで、第１のデータ・ビットはシリアル・バス・インターフェースのレジスタにロードされる。
【００７９】
これは、データ転送及び同期が第２の回路部分１０２の機能領域にある（透過である）ことを説明する。換言すると、第２の回路部分１０２のロジック１１４は、通常のシリアル・バス・インターフェースの動作のように反応する。
【００８０】
データ・キャプチャ及びシフトのこの処理は、全てのデータ・ビットがレジスタにロードされるまで続く。この処理が完了すると、Idle信号の電位は終了状態（EID）で低に設定される。その後データ転送は完了する。
【００８１】
本発明の実施例はシリアル・バス・インターフェース（ＳＰＩ）通信プロトコルを用いるとして記載されたが、実施例は、ＳＰＩの前身であるｕＷＩＲＥ通信プロトコルと共に使用するよう実施されてもよい（同一の信号及びタイミングを用いるが、上述のように信号極性が変化する）。
【００８２】
図５を参照すると、本発明の代替の実施例による、集積回路を有するシステム・イン・パッケージ（ＳｉＰ）が示される。
【００８３】
集積回路は、第１の回路部分５００、第２の回路部分５０２、及び試験アクセス制御回路（ＴＡＣ）５０４、を有する。
【００８４】
第１の回路部分５００は、デジタル・コア・ロジック５０６、ＪＴＡＧインターフェース５０８、及び試験アクセス・ポート（ＴＡＰ）５１０を有する。
【００８５】
第２の回路部分５０２は、シリアル・バス・インターフェース５１２、及び混合信号／無線周波数ロジック５１４を有する。
【００８６】
図５の実施例では、シリアル・バス・インターフェース５１２の通信プロトコルは３−ＷＩＲＥ、シリアル・ペリフェラル・インターフェース（ＳＰＩ）プロトコルと同一の信号及びタイミングを用いた同期シリアル・インターフェース規格（Ｍａｘｉｍ社により定められる）である。しかしながら、３−ＷＩＲＥプロトコルは、データ転送のために単一のＩ／Ｏデータ・ピンを用いる（別個のデータ入力線とデータ出力線を用いるＳＰＩと異なる）。従って、図５の実施例では、Ｉ／Ｏピンは同一のシリアル・バス・インターフェース・ピンで「Serial  Data  In」信号と「Serial  Data  Out」信号との組合せを通じて提供される。
【００８７】
試験アクセス制御回路５０４は、ＪＴＡＧインターフェース５０８に試験アクセス・ポート５１０を介し接続され、及び第１の回路部分５００がシリアル・バス・インターフェース５１２に試験アクセス制御回路５０４を介し接続されるよう構成される。
【００８８】
試験アクセス制御回路５０４は、（図１の実施例１に関し上述されたように）「test_sel」信号に応じて透過モード又は試験モードに設定可能である。従って、ＪＴＡＧインターフェース５０８からシリアル・バス・インターフェース５１２への透過経路が提供される。
【００８９】
本実施例では、試験アクセス制御回路５０４は、シフト・レジスタをできる限り短く保ち、従ってシリアル・バス・インターフェース５１２の通常のシフト動作に相当するよう設計される。換言すると、この長さは１基本セルより長くない。
【００９０】
本実施例の試験アクセス制御回路５０４は、複数の集積回路セル５１６、５１８、５２０を有する。複数の集積回路セル５１６、５１８、５２０は、常に１つのセルのみが「Test  Data  In」と「Test  Data  Out」との間に接続されるよう配置される（つまり、各クロック周期で、データ・ビットがシリアル・バスのレジスタにラッチされる）。各回路セルは、少なくとも１つの入力、少なくとも１つの出力、及び複数の２：１マルチプレクサを有する。セルは試験アクセス・ポート５１０から利用可能にされる専用のＪＴＡＧインターフェース５０８の制御信号を通じて制御される。
【００９１】
試験アクセス制御回路５０４はまた、試験モードのときに、「Test  Clock」信号がシリアル・バスのクロック信号「Serial  Clock」として用いられ、従ってデータ転送及び通信が同期されるよう構成される。
【００９２】
上述のように、本実施例の試験アクセス制御回路５０４は、複数の集積回路セル５１６、５１８、５２０を有する。第１の回路セル５１６は、「Chip  Select」信号をシリアル・バス・インターフェース５１２へ供給するよう構成される。第２の回路セル５１８は「Serial  Clock」信号をシリアル・バス・インターフェース５１２へ供給するよう構成される。第３の回路セル５２０は双方向「Serial  Data  In/Out」（SDI/IO）信号をシリアル・バス・インターフェース５１２へ供給するよう構成される。
【００９３】
本実施例の第１及び第２の回路セル５１６、５１８は、図１に示された実施例の第１及び第２の回路セル１１６、１１８と同一である。従って、それらは上述の記載、図２及び図３の中で説明されている。
【００９４】
第３の集積回路セル５２０の特定の構成は、図６を参照して以下により詳細に記載される。
【００９５】
第３の回路セル５２０は、「Test  Clock」信号と接続された第１の入力端子６００、「Test  Data  In」信号と接続された第２の入力端子６０２、第１の回路部分５００と接続された第３の入力端子６０４、「Test  Mode  Select」信号と接続された第４の入力端子６０６、正／負のエッジ・トリガ信号（Phase）と接続された第５の入力端子６０８、データ方向制御信号（IN/OUT＼）と接続された第６の入力端子６１０、シリアル・バス・インターフェース５１２の「Serial  Data  In/Out」（SDI/IO）信号と接続された第１の双方向入力／出力端子６１２、「Test  Data  Out」信号と接続された第２の出力端子６１４、第１の回路部分５００と接続された第３の出力端子６１６、及び入力端子と出力端子との間の制御ロジック、を有する。
【００９６】
制御ロジックは、第１乃至第３の２：１マルチプレクサ６１８、６２０、６２２、第１及び第２のフリップフロップ６２４、６２６、第１乃至第４のインバータ６２７、６２８、６３０、６３２、第１及び第２のバッファ６３４、６３６、及びデータ・ラッチ６３８を有する。
【００９７】
第１の２：１マルチプレクサ６１８は、第１の入力端子６００と接続された第１及び第２の信号端子を有し、第２の信号端子は第１のインバータ６２７を介し第１の入力端子６００と接続されている。第１のマルチプレクサ６１８の選択端子は第５の入力端子６０８と接続される。従って、第１のマルチプレクサ６１８は、第１のマルチプレクサ６１８の選択端子の電位が低レベル（０）のとき第１の入力端子６００で「Test  Clock」信号を選択し、第１のマルチプレクサ６１８の選択端子の電位が高レベル（１）のとき「Test  Clock」信号の補体を選択する。
【００９８】
第１のフリップフロップ６２４のトリガは第１のマルチプレクサ６１８により選択された信号に接続され、第１のフリップフロップ６２４の入力端子は第２の入力端子６０２と接続される。従って、第１のフリップフロップ６２４は、第１のマルチプレクサ６１８により選択された信号の正のエッジで（Phase信号の値に依存して「Test  Clock」の正又は負のエッジの何れか）、入力端子に印加される「Test  Data  In」信号を出力端子に駆動する。
【００９９】
第２の２：１マルチプレクサ６２０は、それぞれ第３の入力端子６０４及び第１のフリップフロップ６２４の出力と接続された第１の信号端子及び第２の信号端子を有する。第２のマルチプレクサ６２０の選択端子は第４の入力端子６０６と接続される。従って、第２のマルチプレクサ６２０は、第２のマルチプレクサ６２０の選択端子で「test_sel」信号の電位が低レベル（０）のとき第１の回路部分５００からの信号を選択し、第２のマルチプレクサ６２０で「test_sel」信号の電位が高レベル（１）のとき第１のフリップフロップ６２４からの出力を選択する。
【０１００】
第２のマルチプレクサ６２０の出力信号端子は、第１のバッファ６３４を介し双方向入力／出力端子６１２と接続される。第１のバッファ６３４のイネーブル・ピンは、第２のインバータ６２８を介し第６の入力端子６１０と接続されている。
【０１０１】
従って「test_sel」信号は、第３の回路セル５２０に対し透過モードと試験モードとの間で選択する。「test_sel」の電位が低レベルのとき、回路セル５２０はデジタル・コア・ロジック１０６を双方向入力／出力端子６１２と透過的に接続する。しかしながら、「test_sel」の電位が高レベルのとき第１の回路部分５００は双方向入力／出力端子６１２から分離され、第１のフリップフロップ６２４に印加されるトリガ信号及び第１のバッファ６３４に印加されるIN/OUT＼信号に依存して（Phase信号が高（１）の場合に「Test  Clock」の負のエッジ、又はPhase信号が低（０）の場合に「Test  Clock」の正のエッジ）、「Test  Data  In」信号が入力／出力端子６１２に駆動される。  データ方向制御信号（IN/OUT＼）は、双方向入力／出力端子６１２の方向を制御し、プロトコルの開始時に設定される。データ方向制御信号（IN/OUT＼）の電位が低レベル（０）の場合、第１のバッファ６３４はイネーブルされ、第２のマルチプレクサ６２０により選択された信号は双方向端子を通過して出力信号となる。IN/OUT＼信号の電位が高レベル（１）の場合、第１のバッファ６３４はディスエーブルされ、双方向端子６１２は信号の入力に供される。
【０１０２】
双方向端子６１２は、第２のバッファ６３４を介し第２のフリップフロップ６２６の入力端子に接続され、第２のフリップフロップ６２６のトリガは第３のインバータ６３０を介し第１のマルチプレクサ６１８により選択された信号と接続される。従って、第２のフリップフロップ６２６は、第１のマルチプレクサ６１８により選択された信号の正のエッジで、双方向端子６１２に印加される入力信号を出力端子に駆動する。
【０１０３】
双方向端子６１２は、第２のバッファ６３６を介しデータ・ラッチ６３８の入力端子と接続される。データ・ラッチ６３８の入力イネーブルは、第４のインバータ６３２を介し第４の入力端子６０６と接続される。データ・ラッチ６３８の出力端子は第３の出力端子６１６と接続される。従って、ラッチ６３８は、「test_sel」信号に従い双方向端子６１２に印加されるデータを格納及び出力する。
【０１０４】
第３の２：１マルチプレクサ６２２は、第１のフリップフロップ６２４の出力と接続された第１の信号端子及び第２のフリップフロップ６２６の出力と接続された第２の信号端子を有する。第３のマルチプレクサ６２２の選択端子は第６の入力端子６１０と接続される。従って、第３のマルチプレクサ６２２は、第３のマルチプレクサ６２２の選択端子で「test_sel」信号の電位が低レベル（０）のとき「Test  Data  In」信号を選択し、第３のマルチプレクサ６２２で「test_sel」信号の電位が高レベル（１）のとき第２のフリップフロップ６２６からの信号出力（双方向端子６１２に印加される入力信号）を選択する。
【０１０５】
第２の出力端子６１４は、第３のマルチプレクサ６２２により選択された信号と接続され、従って「Test  Data  Out」を供給する。
【０１０６】
IN/OUT＼信号の電位が低レベル（０）の場合、第１のフリップフロップ６２４から出力された「Test  Data  In」信号は、第３のマルチプレクサ６２２により選択され、第２の出力端子６１４により「Test  Data  Out」信号として出力される。或いは、IN/OUT＼（入力／出力＼）信号の電位が低レベル（１）の場合、第２のフリップフロップ６２６により出力された信号（双方向端子６１２に印加される入力信号）は、第３のマルチプレクサ６２２により選択され、第２の出力端子６１４により「Test  Data  Out」信号として出力される。従って、第３のマルチプレクサ６２２は、更なる処理のために「Test  Data  Out」にシフトされたデータを逆に読み出すことを可能にする。
【０１０７】
留意すべき点は、シフトされたデータを逆に読み出すことは任意的特徴なので、第３のマルチプレクサ６２２が本発明の代替の実施例ではなくてよいことである。
【０１０８】
留意すべき点は、双方向端子６１２から入力データを読み出す第２のフリップフロップ６２６が、本発明の先の実施例で記載されたプロトコルのタイミングに従う第１のフリップフロップ６２４と反対の極性でトリガされることである。データは、クロック信号の負のエッジでシリアル・バス・インターフェースの「Serial  Data  In/Out」（SDI/IO、シリアル・データ入力／出力）信号に駆動され、クロック信号の次の正のエッジで（１／２クロック周期の遅延）シリアル・バスの「Serial  Data  In/Out」（SDI/IO）からロード／読み出しされる。
【０１０９】
本発明は、試験モードの間、及びデジタル・チップと独立の通信を行っている間に、内部に隠されたシリアル・バスとの同一速度（透過）通信にＪＴＡＧインターフェースを用いる。更に、ＪＴＡＧインターフェースは試験アクセス制御回路を通じてデータ転送及び同期を可能にする。当業者には種々の他の変更が明らかである。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施例による、集積回路を有するシステム・イン・パッケージ（ＳｉＰ）を示す。
【図２】図１の回路のチップ選択信号のための回路セルをより詳細に示す。
【図３】図１の回路のシリアル・バス・クロック信号のための回路セルをより詳細に示す。
【図４】図１の回路のシリアル・データ・入力信号のための回路セルをより詳細に示す。
【図５】本発明の代替の実施例による、集積回路を有するシステム・イン・パッケージ（ＳｉＰ）を示す。
【図６】図５の回路のシリアル・データ入力／出力信号のための回路セルをより詳細に示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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