(57)【要約】  本発明の一実施形態は、耐欠陥・耐故障性デマルチプレクサ（図１４及び図１６）を構成する方法である。この方法は、ナノスケール、マイクロスケール又はさらに大きなスケールのデマルチプレクサ回路に適用することができる。デマルチプレクサ回路は１組のＡＮＤゲート（図９Ａ及び図９Ｂ）と見なすことができ、各ゲートは、多数のアドレス線（９１０〜９１２及び９２０〜９２２）、又はアドレス線から派生する信号線と出力信号線（９１４及び９２４）との間に１つの可逆切替可能相互接続を含む。可逆切替可能相互接続はそれぞれ、１つ又は複数の可逆切替可能素子（９０６〜９０８及び９１６〜９１８）を含む。いくつかのデマルチプレクサの実施形態では、可逆切替可能素子として、ＮＭＯＳトランジスタ（１０２）及び／又はＰＭＯＳトランジスタ（２０６）が用いられる。本発明の一実施形態を表す方法では、２つ以上の直列に接続されたトランジスタ（４１０、４１２及び４１１、４１３；１５０２）が可逆切替可能相互接続のそれぞれにおいて用いられ、これにより、直列に相互接続されたトランジスタの数よりも１だけ小さい数までの短絡欠陥は、可逆切替可能相互接続の故障には繋がらなくなる。さらに、誤り制御符号化技法を用いて、アドレス線から派生する付加的な信号線（１６０２、１６０４）及び付加的な切替可能相互接続（１６１０）を導入し、これによって、多数の個別の切替可能相互接続に開放欠陥があってもデマルチプレクサが機能することができるようにする。
2009544182.tif 000002
【特許請求の範囲】
【請求項１】
耐欠陥・耐故障性デマルチプレクサ（図１４及び図１６）であって、
入力アドレスを受ける複数のアドレス線（１６０６、１６０８）と、
それぞれが１つのアドレスに対応する、複数の出力信号線（１００６〜１００９）と、
前記複数のアドレス線（１０１６）に対して相補的な複数の信号線と、
１つの入力アドレスに対応する前記出力信号線が前記デマルチプレクサによって選択されるように、前記アドレス線及び前記相補的な信号線を前記出力信号線に相互接続する、複数の耐欠陥性可逆切替可能相互接続（図４Ｂ、１５０２）
を備える、耐欠陥・耐故障性デマルチプレクサ。
【請求項２】
前記耐欠陥性可逆切替可能相互接続は、複数の並列の冗長なブランチのそれぞれの中に、直列に冗長なトランジスタ（４１０、４１２及び４１１、４１３）を含む、請求項１に記載の耐欠陥・耐故障性デマルチプレクサ。
【請求項３】
前記耐欠陥性可逆切替可能相互接続は、２Ｓ×２Ｐ複合トランジスタ（４０２、図４Ｂ）である、請求項２に記載の耐欠陥・耐故障性デマルチプレクサ。
【請求項４】
前記耐欠陥性可逆切替可能相互接続は、短絡欠陥のある構成要素たるトランジスタ及び開放欠陥のある構成要素たるトランジスタの両方に耐性を有する、より高次のｎＳ×ｍＰトランジスタ（図８）である、請求項２に記載の耐欠陥・耐故障性デマルチプレクサ。
【請求項５】
前記耐欠陥性可逆切替可能相互接続（１５０２）は、ｍ個のブランチのそれぞれの中にｎ個の直列に冗長なトランジスタを含み、ここで、ｎはｍよりも大きく、ｎは２以上であり、ｍは１以上である、請求項１に記載の耐欠陥・耐故障性デマルチプレクサ。
【請求項６】
補助信号線（１６０２）、該補助信号線に相補的な補助信号線（１６０４）及び付加的な可逆切替可能相互接続（１６１０）と、
１つの入力アドレスから内部の符号化されたアドレスを生成する符号化器回路（１６２０）と、
１つの内部の符号化されたアドレスに対応する前記出力信号線が前記デマルチプレクサによって選択されるように、前記補助信号線及び前記相補的な補助信号線を前記出力信号線に相互接続する可逆切替可能相互接続（１６１０）
をさらに備える、請求項５に記載の耐欠陥・耐故障性デマルチプレクサ。
【請求項７】
前記符号器回路（１６２０）は、［ｎ’，ｋ，ｄ］線形ブロック符号に従って、１つの入力アドレスから１つの内部の符号化されたアドレスを生成し、前記耐欠陥・耐故障性デマルチプレクサは、各出力信号線に接続されたｄ−１個の開放欠陥のある可逆切替可能相互接続に耐え、且つそれぞれの可逆切替可能相互接続の中の直列に接続されたトランジスタの数よりも１だけ少ない数の短絡に耐える、請求項６に記載の耐欠陥・耐故障性デマルチプレクサ。
【請求項８】
複合トランジスタ（４０２、図８）であって、
ｍ個のブランチと、
前記ｍ個のブランチのそれぞれの中にあるｎ個の直列に接続された単純なトランジスタ（４１０、４１２及び４１１、４１３）
を備える、複合トランジスタ。
【請求項９】
ｎ＋ｍ≧１、ｎ≧１及びｍ≧０である、請求項８に記載の複合トランジスタ。
【請求項１０】
前記単純なトランジスタは、
ＰＭＯＳトランジスタ（２０６）と、
ＮＭＯＳトランジスタ（１０２）と、
種々の他のタイプの電界効果トランジスタ
を含む、請求項８に記載の複合トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐欠陥・耐故障性回路、集積回路及び電子デバイスに関し、詳しくは、トランジスタの直列複製、及び誤り制御符号化に基づく信号線冗長性を利用して耐欠陥・耐故障性デマルチプレクサを製造する方法に関する。
【背景技術】
【０００２】
フォトリソグラフィ及び他の集積回路製造技術が絶えず進歩していることによって電子回路、及びトランジスタを含む回路構成要素のサイズの劇的な小型化が可能になったこと、並びにトランジスタ及び集積回路を製造する構成要素当たりのコストが益々下がっていることの結果として、益々複雑で、高密度にパターニングされた集積回路及び電子デバイスが開発されるようになった。たとえば、概ねナノスケールの集積回路製造技法の開発は、パーソナルコンピュータ、ホームエンターテイメントシステム、並びに航空機、自動車、工作機械、医療用機器、科学用機器において、並びに他の製品及びシステムのホストにおいて用いられる多種多様なプロセッサ制御の機械及び電気システムを含む、最新のコンピュータ及びプロセッサ制御の電子デバイスを駆動する、複雑で、極めて高速のプロセッサを開発するための基礎を提供している。高密度の大規模トランジスタアレイを経済的に、且つ高い信頼性で製造することができる結果として、たとえば、薄膜トランジスタＬＣＤモニタ及びＴＶ画面が開発及び製品化されている。
【０００３】
しかしながら、電気回路が益々小型になり、益々高密度に製造されるようになると、多くの場合に、製造誤差を制御するのが益々難しくなる。製造工程において、わずかなほこり、又はフォトリソグラフィマスクのサブマイクロスケールの位置合わせ不良の存在でさえも、トランジスタ、及びトランジスタベースの論理ゲートを含む、何十又は何百ものサブマイクロスケールの電子部品に製造欠陥を引き起こす可能性がある。そのような欠陥が累積されると、直ぐにも欠陥のある回路及びデバイスが形成されることになり、現在利用されている製造工程によって製造される演算デバイスの歩留まりが急激に低下する。このため、そして、電子回路部品を製造することができるスケールが、新たな技術によって益々小型化の方向に向かっており、製造欠陥に関連する問題をさらに悪化させるため、電気回路、集積回路及び電子デバイス内の耐欠陥性を向上させることに多大な研究開発の努力が注がれている。これらの技法の多くは、製造後に生じる電子回路部品の故障にも同じく適用することができる。
【０００４】
耐欠陥性及び耐故障性に対する数多くの取り組みは、回路、デバイス及びシステム内に複数の冗長な部品を組み込むことに依存しており、結果として、１組の多数の冗長な部品のうちの単一の部品が故障しても、該１組の多数の冗長な部品の中の残りの動作する部品が、所望の機能を提供し続けることができる。大規模な部品レベル、電子回路及び集積回路内のモジュールレベル、並びに小さなレベルにおいて冗長性が利用されることがある。しかしながら、回路及びデバイス内に冗長性を組み込むことは、製造コスト、消費電力を増加させることがあり、時には、システムを複雑にし、それによって、新たなタイプの故障及び製造欠陥が生じる状況を生み出すことがある。たとえば、４発航空機は直観的には、双発航空機より、もともと安全であるように思われるかもしれないが、いくつかの場合には、４発航空機内の制御システム及びモニタシステムが複雑化したことによる不利益が、実際には、２つの冗長なエンジンから得られる安全面での利益を上回ってしまうことがあることが、故障解析から明らかになっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このため、電気回路、集積回路及び電子デバイスの設計者及び製造業者は、回路及びデバイスを不必要に複雑にすることなく、そして、回路及びデバイスの製造コスト及び消費電力を不必要に高めることなく、さらには、耐欠陥及び耐故障性の方法及び手法によって得られる利益を相殺することになる欠陥及び故障の新たなモード及び状況を生み出すことなく、電気回路、集積回路及び電子デバイスの耐欠陥性及び耐故障性を高めるための新たな方法及び手法を絶えず探している。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態は、耐欠陥・耐故障性デマルチプレクサを構成する方法である。この方法は、ナノスケール、マイクロスケール又はさらに大きなスケールのデマルチプレクサ回路に適用することができる。このデマルチプレクサ回路は、それぞれが複数のアドレス線、又はアドレス線から派生する信号線と、出力信号線との間に可逆切替可能相互接続を含む、１組のＡＮＤゲートと見なすことができる。各可逆切替可能相互接続は、１つ又は複数の可逆切替可能素子を含む。特定のデマルチプレクサの実施形態では、可逆切替可能素子として、ＮＭＯＳトランジスタ及び／又はＰＭＯＳトランジスタが用いられる。本発明の一実施の形態を表す方法では、各可逆切替可能相互接続において、直列に接続される２つ以上のトランジスタが用いられ、それによって、直列に相互接続されるトランジスタの数よりも１つだけ少ない数までの短絡欠陥が、可逆切替可能相互接続の故障には繋がらなくなる。さらに、誤り制御符号化技法を用いて、アドレス線から派生する付加的な信号線及び付加的な切替可能相互接続が導入され、それによって複数の個別の切替可能相互接続に開放欠陥が生じる場合であっても、デマルチプレクサが機能することができる。本発明のさらなる実施の形態は、可逆切替可能相互接続内の切替可能素子の直列冗長性と、アドレス線から派生する信号線及び可逆切替可能相互接続の並列冗長性との両方を組み込むデマルチプレクサを含む。
【図面の簡単な説明】
【０００７】
【図１Ａ】デジタル論理回路において用いられるＮＭＯＳトランジスタの動作を示す図である。
【図１Ｂ】デジタル論理回路において用いられるＮＭＯＳトランジスタの動作を示す図である。
【図２】デジタル論理回路内のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作特性を示す図である。
【図３Ａ】ＮＭＯＳトランジスタにおいて生じうる２つのタイプの欠陥を示す図である。
【図３Ｂ】ＮＭＯＳトランジスタにおいて生じうる２つのタイプの欠陥を示す図である。
【図３Ｃ】ＮＭＯＳトランジスタにおいて生じうる２つのタイプの欠陥を示す図である。
【図４Ａ】本発明の一実施形態による、回路が個々のトランジスタの欠陥又は故障に耐えるようにするために、回路内に冗長なトランジスタを組み込むための１つの技法を示す図である。
【図４Ｂ】本発明の一実施形態による、回路が個々のトランジスタの欠陥又は故障に耐えるようにするために、回路内に冗長なトランジスタを組み込むための１つの技法を示す図である。
【図５】本発明の一実施形態による、２Ｓ×２Ｐ複合トランジスタ内の動作するトランジスタ、開放欠陥のあるトランジスタ及び短絡欠陥のあるトランジスタの特定の組合せの結果として、機能する２Ｓ×２Ｐ複合トランジスタ、及び機能しない２Ｓ×２Ｐ複合トランジスタが形成されることを示す図である。
【図６】本発明の一実施形態による、２Ｓ×２Ｐ複合トランジスタを共に構成する単一トランジスタ内の短絡欠陥と開放欠陥の既知の比率に基づいて、２Ｓ×２Ｐ複合トランジスタの信頼性を計算した結果を示す図である。
【図７】本発明の一実施形態による、２Ｓ×２Ｐ複合トランジスタを共に構成する単一トランジスタ内の短絡欠陥と開放欠陥の既知の比率に基づく、２Ｓ×２Ｐ複合トランジスタの信頼性の計算を示す図である。
【図８】本発明の一実施形態による、各ブランチが、直列に結合された４つの単純なトランジスタから構成される、３つの並列のブランチを含む、１２トランジスタ構成の可逆切替可能素子を示す図である。
【図９Ａ】図９Ｂとは異なるタイプのＡＮＤゲートを示す図である。
【図９Ｂ】図９Ａとは異なるタイプのＡＮＤゲートを示す図である。
【図１０】並列ＰＭＯＳトランジスタベースのＡＮＤゲートに基づく単純な２アドレス線デマルチプレクサを示す図である。
【図１１】図１０に示したＰＭＯＳトランジスタベースのデマルチプレクサの動作を示す図である。
【図１２Ａ】構成要素である全てのＰＭＯＳトランジスタが機能しているとき、及び構成要素であるＰＭＯＳトランジスタのうちのいくつかに欠陥があるときの、図１０及び図１１に示したＰＭＯＳトランジスタベースのデマルチプレクサの機能状態を示す図である。
【図１２Ｂ】構成要素である全てのＰＭＯＳトランジスタが機能しているとき、及び構成要素であるＰＭＯＳトランジスタのうちのいくつかに欠陥があるときの、図１０及び図１１に示したＰＭＯＳトランジスタベースのデマルチプレクサの機能状態を示す図である。
【図１２Ｃ】構成要素である全てのＰＭＯＳトランジスタが機能しているとき、及び構成要素であるＰＭＯＳトランジスタのうちのいくつかに欠陥があるときの、図１０及び図１１に示したＰＭＯＳトランジスタベースのデマルチプレクサの機能状態を示す図である。
【図１２Ｄ】構成要素である全てのＰＭＯＳトランジスタが機能しているとき、及び構成要素であるＰＭＯＳトランジスタのうちのいくつかに欠陥があるときの、図１０及び図１１に示したＰＭＯＳトランジスタベースのデマルチプレクサの機能状態を示す図である。
【図１３】本発明の一実施形態を表す、耐欠陥・耐故障性デマルチプレクサを作製するための１つの手法を示す図である。
【図１４】本発明の一実施形態を表す、耐欠陥・耐故障性デマルチプレクサを作製するための１つの手法を示す図である。
【図１５】本発明の一実施形態を表す、図１０、図１１及び図１４に示したデマルチプレクサに等価な耐欠陥・耐故障性デマルチプレクサを示す図である。
【図１６】本発明の一実施形態を表す、図１０、図１１及び図１４に示したデマルチプレクサに等価な耐欠陥・耐故障性デマルチプレクサを示す図である。
【図１７Ａ】本発明の一実施形態を表す、図示する上で図１２Ａ〜図１２Ｄにおいて用いられるものと同じ取り決めを用いて、図１６に示したデマルチプレクサの機能状態を示す図である。
【図１７Ｂ】本発明の一実施形態を表す、図示する上で図１２Ａ〜図１２Ｄにおいて用いられるものと同じ取り決めを用いて、図１６に示したデマルチプレクサの機能状態を示す図である。
【図１７Ｃ】本発明の一実施形態を表す、図示する上で図１２Ａ〜図１２Ｄにおいて用いられるものと同じ取り決めを用いて、図１６に示したデマルチプレクサの機能状態を示す図である。
【図１７Ｄ】本発明の一実施形態を表す、図示する上で図１２Ａ〜図１２Ｄにおいて用いられるものと同じ取り決めを用いて、図１６に示したデマルチプレクサの機能状態を示す図である。
【図１７Ｅ】本発明の一実施形態を表す、図示する上で図１２Ａ〜図１２Ｄにおいて用いられるものと同じ取り決めを用いて、図１６に示したデマルチプレクサの機能状態を示す図である。
【図１７Ｆ】本発明の一実施形態を表す、図示する上で図１２Ａ〜図１２Ｄにおいて用いられるものと同じ取り決めを用いて、図１６に示したデマルチプレクサの機能状態を示す図である。
【図１７Ｇ】本発明の一実施形態を表す、図示する上で図１２Ａ〜図１２Ｄにおいて用いられるものと同じ取り決めを用いて、図１６に示したデマルチプレクサの機能状態を示す図である。
【図１７Ｈ】本発明の一実施形態を表す、図示する上で図１２Ａ〜図１２Ｄにおいて用いられるものと同じ取り決めを用いて、図１６に示したデマルチプレクサの機能状態を示す図である。
【発明を実施するための形態】
【０００８】
本発明は、ナノスケールレベル、マイクロスケールレベル、及びさらに大きなスケールレベルにおける、デマルチプレクサ回路を含む、回路の設計に関する。本発明の１実施形態は、耐欠陥・耐故障性デマルチプレクサを設計する方法を提供する。デマルチプレクサは、数多くの異なる用途において、アドレスに基づいて信号線及び構成要素にアクセスするために用いられる。本発明のさらなる実施形態は、可逆切替可能相互接続内の可逆切替可能素子の短絡欠陥及び開放欠陥を改善するために、直列の切替素子冗長性、及びアドレス線から派生する信号線の並列の冗長性を組み込む、種々のタイプのデマルチプレクサ回路及びデマルチプレクサベースのデバイスを含む。並列の冗長性は、種々の情報記憶、情報伝送及び受信の用途のために開発された誤り制御符号化技法に基づく。以下の最初のサブセクションでは、誤り制御符号化技法の概略が提供される。第２のサブセクションでは、本発明のいくつかの実施形態が説明される。
【０００９】
誤り制御符号化技法
本発明の実施形態は、誤り制御符号化に関してよく知られている技法から導出される概念を利用する。この技術分野の優れた参考文献が、テキスト「Error Control Coding: The Fundamentalsand Applications」（Lin and Costello, Prentice-Hall,Incorporated, New Jersey, 1983）である。このサブセクションでは、誤り制御符号化において用いられる誤り検出技法及び誤り訂正技法について簡潔に説明する。さらなる詳細は、上記のテキストから、又は当該技術分野における数多くの他のテキスト、論文及び雑誌記事から入手することができる。このサブセクションでは、特定のタイプの誤り制御符号化技法について、数学的にはかなり正確であるが、簡潔に説明する。本発明は、異なる目的のために、これらの誤り制御符号化技法に固有の概念を利用する。誤り制御符号化技法は、符号化されたメッセージ内に情報を与えて、記憶又は伝送中に生じる誤りを検出することができるようにし、場合によって訂正することができるようにするために、プレーンテキストメッセージの中に補足ビット（付加ビット）若しくはシンボルを系統的に導入するか、又は必要不可欠な数よりも多くの数のビット若しくはシンボルを用いてプレーンテキストメッセージを符号化する。補足（付加）ビット若しくはシンボル、又は必要不可欠な数よりも多くのビット若しくはシンボルの１つの効果は、コードワードがベクトル空間内のベクトルと見なされ、コードワード間の距離がコードワードのベクトル減算から導出されるメトリックであるときに、有効なコードワード間の距離を大きくすることである。本発明は、誤り制御符号化において用いられる概念を利用して、１つの信号線をアドレス指定するために適切に設定される必要がある複数の可逆切替可能相互接続において、アドレス線から派生する補足的な信号線を追加して、有効なアドレス間の距離を大きくすることによりこれに応じて信号分離を大きくし、これによって、デマルチプレクサに耐開放欠陥性を与える。したがって、本発明において、誤り制御符号化のプレーンテキスト及び符号化されたメッセージは、入力アドレス及び符号化されたアドレスに似ており、誤り制御符号化における付加されたシンボル若しくはビット、又は必要な数よりも多くの数のシンボル若しくはビットは、アドレス線から派生する付加的な信号線、又は、必要不可欠な数よりも多くの数のアドレス線から派生する信号線に似ている。
【００１０】
誤り検出及び訂正を説明する際に、１つ又は複数のメッセージとして伝送、格納、及び取り出されることになるデータを説明することが有用である。ここで、あるメッセージμは、フィールドＦの要素である、順序付けられたシンボルの並びμｉを含む。メッセージμは以下のように表すことができる。
μ＝（μ０，μ１，．．．μｋ−１）
ただし、μｉ∈Ｆ。
フィールドＦは乗法及び加法について閉じている集合であり、乗法に関する逆元（逆数）及び加法に関する逆元を含む。誤り検出及び誤り訂正を計算する際に、素数に等しいサイズを有する整数の部分集合を含むフィールドを用いることが一般的であり、加法演算子及び乗法演算子はモジュロ加算及びモジュロ乗算と定義される。実際には、２値フィールドが一般的に用いられる。一般的に、元のメッセージは、以下に表されるように、メッセージｃに符号化され、その中にはフィールドＦの順序付けられた要素の並びも含まれる。
ｃ＝（ｃ０，ｃ１，．．．ｃｎ−１）
ただし、ｃｉ∈Ｆ。
【００１１】
ブロック符号化技法はデータを複数のブロックに符号化する。この説明において、ブロックは一定の数のシンボルｋを含むメッセージμと見なすことができ、そのメッセージは、ｎ個のシンボルから成る順序付けられた並びを含むメッセージｃ中に符号化される。符号化されたメッセージｃは一般的に、元のメッセージμよりも多くの数のシンボルを含み、それゆえ、ｎはｋよりも大きい。符号化されたメッセージ内のｒ個の余剰シンボル（ただし、ｒ＝ｎ−ｋ）を用いて、冗長な検査情報を搬送し、伝送、記憶及び取り出し中に生じる誤りを極めて高い検出確率で検出し、多くの場合に、訂正することができるようにする。
【００１２】
線形ブロック符号では、２ｋ個のコードワードが、フィールドＦにわたる全ｎ個の要素からなるベクトル空間のｋ次元部分空間を形成する。コードワードのハミング重みは、そのコードワード内の０以外の要素の数であり、２つのコードワード間のハミング距離は、２つのコードワードにおいて異なる要素の数である。たとえば、２値フィールドからの想定された要素として、以下の２つのコードワードａ及びｂについて検討する。
【００１３】
【数１】
2009544182.tif 000003
【００１４】
コードワードａは３のハミング重みを有し、コードワードｂは２のハミング重みを有し、コードワードａとｂとの間のハミング距離は、コードワードａとｂとが４番目の要素だけが異なるため１である。線形ブロック符号は多くの場合に、３個の要素からなる集合［ｎ，ｋ，ｄ］によって表される。ただし、ｎはコードワード長であり、ｋはメッセージ長、すなわちコードワードの数の底２の対数と等価であり、ｄは異なるコードワード間の最小ハミング距離であり、符号内の最小ハミング重みの０でないコードワードに等しい。
【００１５】
伝送、記憶及び取り出しのためのデータの符号化、並びに符号化されたデータの後続の復号化は、データの伝送、記憶及び取り出し中に誤りが生じない場合に、表記的に以下のように記述することができる。
μ→ｃ（ｓ）→ｃ（ｒ）→μ
ただし、ｃ（ｓ）は伝送前の符号化されたメッセージであり、ｃ（ｒ）は最初に取り出されたか又は受信されたメッセージである。したがって、最初のメッセージμが符号化されて、符号化されたメッセージｃ（ｓ）が生成され、その後、メッセージｃ（ｓ）は送信されるか、記憶されるか、又は送信及び記憶されて、その後、最初に受信されたメッセージｃ（ｒ）として続いて取り出されるか又は受信される。最初に受信されたメッセージｃ（ｒ）は、破損していない場合には、その後、復号化されて、元のメッセージμが生成される。上記のように、誤りが生じない場合は、当初に符号化されたメッセージｃ（ｓ）は最初に受信されたメッセージｃ（ｒ）に等しく、最初に受信されたメッセージｃ（ｒ）は、誤り訂正を用いることなく、元のメッセージμに簡単に復号化される。
【００１６】
符号化されたメッセージの送信、記憶又は取り出し中に誤りが生じる場合には、メッセージの符号化及び復号化を以下のように表すことができる。
μ（ｓ）→ｃ（ｓ）→ｃ（ｒ）→μ（ｒ）
したがって、上記のように、元のメッセージμ（ｓ）を符号化し、最初に受信されたメッセージｃ（ｒ）を復号化又は復元して、最後の受信されたメッセージμ（ｒ）を生成するために用いられる誤り検出技法及び誤り訂正技法の忠実度に依存して、最後のメッセージμｒは、最初のメッセージμ（ｓ）に等しいことも、等しくないこともある。誤り検出は以下のことを判定するプロセスである。
ｃ（ｒ）≠ｃ（ｓ）
一方、誤り訂正は、以下のように、破損した最初に受信されたメッセージから、最初の符号化されたメッセージを復元するプロセスである。
ｃ（ｒ）→ｃ（ｓ）
【００１７】
符号化プロセスは、μとして記号で表されるメッセージを、符号化されたメッセージｃに変換する。代替的に、メッセージμは、Ｆの要素から成るアルファベットからの順序付けられた１組のシンボルを含むワードであると見なすことができ、符号化されたメッセージｃもまた、Ｆの要素のアルファベットからの順序付けられた１組のシンボルを含むコードワードであると見なすことができる。ワードμは、Ｆの要素から選択されたｋ個のシンボルの任意の順序付けられた組み合わせとすることができ、一方、コードワードｃは、以下の符号化プロセスによりＦの要素から選択されたｎ個のシンボルの順序付けられた並びと定義される。
｛ｃ：μ→ｃ｝
【００１８】
線形ブロック符号化技法は、ワードμをｋ次元ベクトル空間内の１つのベクトルであると見なし、以下のように、ベクトルμを生成行列で乗算することによって、長さｋのワードを符号化する。
【００１９】
【数２】
2009544182.tif 000004
【００２０】
上記の式内のシンボルを表記的に展開することによって、以下の代替的な式のいずれかが生成される。
【００２１】
【数３】
2009544182.tif 000005
【００２２】
線形ブロック符号の生成行列Ｇは、
【００２３】
【数４】
2009544182.tif 000006
【００２４】
又は、代替的に、
【００２５】
【数５】
2009544182.tif 000007
【００２６】
という形式をとることができる。したがって、生成行列Ｇは、ｋ×ｋの恒等行列Ｉｋ，ｋが追加された行列Ｐの形にすることができる。この形の生成行列によって生成される符号は、「系統的符号」と呼ばれる。この生成行列がワードμに適用されると、結果として生成されるコードワードｃは以下の形を有する。
ｃ＝（ｃ０，ｃ１，．．．，ｃｒ−１，μ０，μ１，．．．，μｋ−１）
ただし、ｃｉ＝μ０ｐ０，ｉ＋μ１ｐ１，ｉ，．．．，μｋ−１ｐｋ−１，ｉである。
この説明では、チェックシンボルがメッセージシンボルに先行するという取り決めが用いられることに留意されたい。チェックシンボルがメッセージシンボルに後続するという代替的な取り決めを用いることもでき、その場合、その代替的な取り決めに従って、生成行列内にパリティチェック及び恒等部分行列が挿入されてコードワードが生成される。こうして、系統的線形ブロック符号では、コードワードは、ｒ個のパリティチェックシンボルｃｉと、それに続く、元のワードμを含むシンボルとを含む。誤りが生じない場合は、元のワード、すなわちメッセージμは、対応するコードワード内にクリアテキスト形式で生じ、そのコードワードから容易に抽出される。パリティチェックシンボルは、元のメッセージ、すなわちワードμのシンボルの線形結合であることがわかる。
【００２７】
第２の有用な行列の１つの形態は、
【００２８】
【数６】
2009544182.tif 000008
【００２９】
又は、等価的に、
【００３０】
【数７】
2009544182.tif 000009
【００３１】
と定義されるパリティチェック行列Ｈｒ，ｎである。このパリティチェック行列は、系統的な誤り検出及び誤り訂正のために用いることができる。誤り検出及び訂正は、以下のように、最初に受信又は取り出されたメッセージｃ（ｒ）からシンドロームＳを計算することを含む。
【００３２】
【数８】
2009544182.tif 000010
【００３３】
ただし、ＨＴは、以下のように表される、パリティチェック行列Ｈｒ，ｎの転置行列である。
【００３４】
【数９】
2009544182.tif 000011
【００３５】
２値フィールドが用いられる場合には、ｘ＝−ｘであるため、ＨＴにおいて上記で示されたマイナス符号は一般的には示されないことに留意されたい。
【００３６】
ハミング符号は誤り訂正のために作り出された線形符号である。３以上の任意の正の整数ｍの場合に、以下のように、コードワード長ｎ、メッセージ長ｋ、パリティチェックシンボルの数ｒ及び最小ハミング距離ｄｍｉｎを有するハミング符号が存在する。
ｎ＝２ｍ−１
ｋ＝２ｍ−ｍ−１
ｒ＝ｎ−ｋ＝ｍ
ｄｍｉｎ＝３
あるハミング符号のためのパリティチェック行列Ｈを、以下のように表すことができる。
【００３７】
【数１０】
2009544182.tif 000012
【００３８】
ただし、Ｉｍはｍ×ｍ恒等行列であり、部分行列Ｑは全２ｍ−ｍ−１の別個の列を含み、それらの列は、２つ以上の０以外の要素をそれぞれが有するｍ個の要素からなる。たとえば、ｍ＝３の場合に、［７，４，３］線形ブロックハミング符号のためのパリティチェック行列は以下のとおりである。
【００３９】
【数１１】
2009544182.tif 000013
【００４０】
あるハミング符号のための生成行列は以下の式によって与えられる。
【００４１】
【数１２】
2009544182.tif 000014
【００４２】
ただし、ＱＴは部分行列Ｑの転置行列であり、
【数１３】
2009544182.tif 000015
は、（２ｍ−ｍ−１）×（２ｍ−ｍ−１）恒等行列である。パリティチェック行列Ｈからｌ個の列を系統的に削除することによって、一般的に、短縮ハミング符号のためのパリティチェック行列Ｈ’を得ることができる。この場合、
ｎ＝２ｍ−ｌ−１
ｋ＝２ｍ−ｍ−ｌ−１
ｒ＝ｎ−ｋ＝ｍ
ｄｍｉｎ≧３
である。
【００４３】
以下で説明するように、本発明の一実施形態は、非常に異なる問題空間に対して上記の誤り制御符号化技法を利用することを含み、その場合に、長さｋのメッセージから長さｋ＋ｒのコードワードを生成するのではなく、デマルチプレクサ内の２（ｋ＋ｒ）個のアドレス線及びアドレス線から派生する信号線と、２ｋ個の出力信号線との間の相互接続を、［ｎ，ｋ，ｄ］線形ブロック符号を用いて生成し、これによって、各出力信号線に対してｄ−１個もの開放欠陥相互接続があるにもかかわらず、ｋビット入力アドレスによって２ｋ個の出力信号線をそれぞれ一意にアドレス指定することができるようにする。言い換えると、本発明の一実施形態は、デマルチプレクサ設計に誤り制御符号化技法を適用することを含み、それによって、デマルチプレクサが、開放欠陥がある可逆切替可能相互接続に対して、耐欠陥性及び耐故障性を有するようにする。
【００４４】
種々の用途において、コードワード間のハミング距離を大きくするために、他のタイプの符号が用いられる。これらの代替的な符号の多くは、生成行列を用いた容易な生成、及び符号化された値がコードワードから直接読み出されるようにすることができる線形ブロック符号のトランスペアレントなパススルー機能を含む、線形ブロック符号の好都合の特性を有しない。線形ブロック符号の場合、プレーンテキストメッセージが、さらにパリティチェックシンボル又はビットを含む、コードワードに直接移行する。他のタイプの符号では、プレーンテキストメッセージは、対応するコードワードにおいて直接読み出すことができない。いずれの場合でも、コードワードは、符号化されることになる全ての有効なメッセージを列挙するために必要不可欠な数よりも多くの数のシンボル又はビットを含む。線形ブロック符号の場合には、付加的なシンボル又はビットは、プレーンテキストシンボル若しくはビットを補足するパリティチェックシンボル又はビットであり、一方、他のタイプの符号では、有効なメッセージが、コードワードの大きさに等しい次元のベクトル空間にわたって分散される。本発明の以下の説明では、用語「補足（的な）アドレス線（または、付加アドレス線）」は、線形ブロック符号におけるパリティチェックシンボル若しくはビットに類似のパリティチェックアドレス線、又は、これらの他のタイプの符号における必要不可欠な数よりも多くの数のシンボル若しくはビットに類似の、必要不可欠な数よりも多くのアドレス線を指すことに留意されたい。しかしながら、これらの他の符号は、それぞれの用途において有用性を与える種々の利点を有する場合がある。
【００４５】
組み合わせ符号は、コードワード間のハミング距離を大きくすることへの簡単な手法を提供する。組み合わせ符号（「等重み符号 (constant-weight code)」又は「ｒ−ホットコード(r-hot code)」としても知られている）を作り出すために、ｎビットの全コードワード空間から一定の数の１を有するｒビットの組み合わせを選択して、長さｎの
【００４６】
【数１４】
2009544182.tif 000016
【００４７】
個のコードワードを生成することができる。もちろん、ｎビットの全コードワード空間から一定の数の０を有するｒビットの組み合わせを選択することによって、同じ数のコードワードを有する対称符号（symmetrical code）を生成することができる。たとえば、３ビットだけが値「１」を有する、全ての取り得る１１ビットコードワードを選択することによって、
【００４８】
【数１５】
2009544182.tif 000017
【００４９】
個のコードワードを含む組み合わせ符号を得ることができる。それらのコードワードは、以下の表で与えられる。
【００５０】
【表１】
2009544182.tif 000018
【００５１】
メッセージを符号化して組み合わせ符号にすることは多少複雑にはなるが、それを実現するための論理は、論理回路レベルで簡単に構成することができる。組み合わせ符号は、２という保証された最小ハミング距離を有し、極めて良好な、コードワード間の平均ハミング距離分離を有することができる。たとえば、上記の
【００５２】
【数１６】
2009544182.tif 000019
【００５３】
符号では、コードワード間の平均ハミング距離は４．３９である。また組み合わせ符号は、一定の重みを有するため、比較的狭い範囲内で全信号を区別できる点でも有利である。ただし、重みは、値「１」を有するビットの数と定義される。
【００５４】
「ランダム」符号と呼ばれる、別の類似のタイプの符号が、一定の長さのランダムなコードワードを選択することによって得られる。たとえば、所望の数の２値コードワード２ｋを得るために、一定の長さの２値のｎビットコードワードサイズを選択し、十分な数のランダムなｎビット２進数を選択することができる。ただし、ｎ＞Ａｋである。Ａの値が大きくなるほど、コードワード間の予想される最小ハミング距離が大きくなる。ランダム符号を作成するとき、既に選択されているコードワードに対して、最小値よりも小さいハミング距離を有する新たなコードワードを拒否するために、距離チェックを実行することができ、平均ハミング距離、及び予想される最小ハミング距離を大きくするために、概ね等しい数の「１」ビット及び「０」ビットを有するランダムなコードワードを用いることができる。
【００５５】
本発明の方法及びシステムにおいて利用することができるさらに別のタイプの符号は、ランダム線形符号である。ランダム線形符号では、生成行列が、パリティチェックサムを表す情報要素の線形和から生成されるパリティチェック行列と、恒等行列との組み合わせとして生成されるのではなく、線形であるという制約のもとで、ランダムに生成される。ランダム線形ブロック符号は一般的に系統的ではないが線形である。
【００５６】
一般的に、本発明の方法及びシステムにおいて利用することができる符号は、系統的且つ線形であるか、系統的且つ非線形であるか、非系統的且つ線形であるか、又は非系統的且つ非線形であるかのいずれかであり得る。たとえば、Ｃが符号であり、ｕが任意のｎ次ベクトルである場合には、剰余類Ｃ’＝ｕ＋Ｃ＝｛ｕ＋ｃ：ｃ∈Ｃ｝は、同じ距離特性を有し、それゆえ同じ誤り訂正能力及び耐欠陥性を有する別の符号である。Ｃが線形であり、ｕが０でない場合には、Ｃ’は非線形であり、技術的には、アフィン空間である。ランダム符号は、一般的に系統的でも線形でもない。線形ブロック符号は、後述する用途において魅力的である特性を有するが、本発明の種々の実施形態において、線形符号、系統的符号（システマティックコード）、及び非線形で非系統的な符号を用いることもできる。
【００５７】
本発明の実施形態
図１Ａ及び図１Ｂは、デジタル論理回路において用いられるＮＭＯＳトランジスタの動作を示す。トランジスタは、デジタル論理回路において、電圧信号又は電流信号をソース入力からドレイン出力まで送ることができるように、又は送ることを阻止するようにする電圧制御式又は電流制御式のスイッチとして用いられる。図１Ａには、ＮＭＯＳトランジスタ１０２の断面図が概略的に示されている。このＮＭＯＳトランジスタは、ｐドープシリコン基板１０４を含み、当該基板中に、２つの高濃度にｎドープされたチャネル１０６及び１０８が形成されている。導電性ポリシリコンゲート１１０が、２つのｎドープチャネル１０６と１０８との間のｐドープシリコン基板の領域の上にあるが、薄い二酸化ケイ素（二酸化シリコン）絶縁層１１２によってｐドープシリコン基板から分離されている。図１Ａでは、抵抗器１１６を通じて、ソース及びドレインに電圧ＶＤＤが印加され（１１４）、ソースチャネル１０６は、ゲート１１０と同じ電圧に保持される。これらの条件下では、ＮＭＯＳトランジスタに電流は流れない。ＮＭＯＳトランジスタ１０２を含む、図１Ａの上側部分に示される回路は、図１Ａの下側部分において電気回路図１１８として示されている。このＮＭＯＳトランジスタは、小さな内部抵抗ｒｏｎ１２２を有する開いたスイッチ１２０として動作する。
【００５８】
図１Ｂは、ＮＭＯＳトランジスタのゲートに電圧を印加して、ＮＭＯＳトランジスタが電流を伝導するようにした状態を示す図である。図１Ｂは、図示する上で図１Ａにおいて用いられるものと同じ取り決めを用いている。図１Ｂに示すように、電圧１２４がゲート１１０に印加されると、ゲートから電子が引き出され、ゲートから離れ、それと共に正の電荷が累積する。ゲート内に累積する正の電荷は、ｐドープシリコン基板１０４から負の電荷を引き寄せ、この負の電荷は層又はチャネル１２６内に累積し、ｎドープソースチャネル１０６とｎドープドレインチャネル１０８とを相互接続する。この負に帯電したチャネル１２６は、電流を搬送することができ、それによって、回路を完成し、ソースからドレインまで電流が流れることができるようにする。図１Ｂの下側部分にある電気回路図は、ＮＭＯＳトランジスタスイッチ１２０が閉じたときに得られる回路を示す。
【００５９】
最新の回路及び電子デバイスでは、金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）と呼ばれる種類のトランジスタを含む、種々の異なるタイプのトランジスタが利用される。ここで、ＭＯＳＦＥＴは、ＮＭＯＳ及びＰＭＯＳの両方のトランジスタを含む。図２は、デジタル論理回路内のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作特性を示す。図２において略図２０２によって示されているＮＭＯＳトランジスタは、図２中の表２０４の第１の行において示されるように、「０」論理信号がゲートに印加されているときには開いており、「１」論理信号がゲートに印加されているときには閉じている。論理信号「１」は多くの場合に、電子的に正の電圧によって表され、論理信号「０」は多くの場合に、電子的にグランド又は基準電圧として表されるが、他の取り決めを用いることもできる。ＰＭＯＳトランジスタは、図２において略図２０６によって示され、図２中の表２０４の第２の行において示されているように、切替に関して逆の取り決め（関係）を有する。
【００６０】
２つのタイプの欠陥が、トランジスタの製造中に頻繁に生じ、その後、回路及びデバイス内のトランジスタの動作中に故障として現れる。図３Ａ〜図３Ｃは、ＮＭＯＳトランジスタにおいて生じうる２つのタイプの欠陥を示す。図３Ａに示すように、機能しているＮＭＯＳトランジスタ３０２は、ゲート３０４に論理信号「０」が印加されているときには開いたスイッチとして、ゲート３０６に論理信号「１」が印加されているときには閉じたスイッチとして動作する。図３Ｂに示すような、スタックオープン欠陥、すなわち開放欠陥があると、ゲートに入力される論理信号に関係なく、ＮＭＯＳトランジスタは開いたスイッチの状態のままになる。図３Ｃに示すように、短絡欠陥があると、ＮＭＯＳトランジスタは、ゲートに入力される論理信号に関係なく、閉じた導通状態のままになる。ＰＭＯＳトランジスタ及び他のタイプのトランジスタにおいても、開放欠陥及び短絡欠陥が生じる。
【００６１】
耐欠陥性及び耐故障性がない場合に、開放欠陥及び短絡欠陥があると、一般的に、欠陥があるトランジスタが組み込まれているデバイスが機能しなくなる。製造中に、開放欠陥または短絡欠陥が生じる確率を、比較的小さくするように制御できる場合であっても、最新の回路、集積回路及び電子デバイスにおいて大量のトランジスタが利用される結果として、個々のトランジスタ内の欠陥の確率が比較的低いにもかかわらず、欠陥のある回路、集積回路及び電子デバイスが製造される確率が非常に高くなる。このため、種々の技法を用いて、回路、集積回路及び電子デバイスが、ある所定数の製造された欠陥トランジスタを含む場合でもそれに耐えて、依然として所望の動作をすることができるようにしている。上記のように、これらの技法のうちの多くが、デバイス及びシステム内に冗長なモジュール、回路、又はさらに大きな構成要素を組み込み、これによって、多数の冗長な回路、モジュール又は構成要素のうちの１つにおいて欠陥又は故障があっても、デバイス全体又はシステム全体の故障には至らないようにしている。
【００６２】
図４Ａ及び図４Ｂは、本発明の一実施形態による、回路が個々のトランジスタの欠陥又は故障に耐えるようにする（すなわち、トランジスタに欠陥や故障があっても回路が正常に動作するようにする）ために回路内に冗長なトランジスタを組み込むための１つの技法を示す。図４Ａは、ゲート４０４、ソース４０６及びドレイン４０８を有する複合ＮＭＯＳトランジスタ４０２を示す。この複合トランジスタは、４つの単純なＮＭＯＳトランジスタ４１０〜４１３を含む。４つの単純なトランジスタ４１０〜４１３のゲートは、複合トランジスタ用のゲート４０４に電子的に接続されており、２対の単純なＮＭＯＳトランジスタ（４１０、４１２）及び（４１１、４１３）が、ソース４０６をドレイン４０８に接続する２つの並列回路ブランチ内に直列に接続されている。図４Ｂは、複合トランジスタの回路表現を示す。図４Ａ及び図４Ｂに示す複合トランジスタは、以下で説明する、さらに大きな種類の複合トランジスタの典型である。このさらに大きな種類の複合トランジスタは、「ｎＳ×ｍＰ複合トランジスタ」、「ｎＳ×ｍＰトランジスタ」、又は単に「複合トランジスタ」と呼ばれる。表記「ｎＳ×ｍＰ」において、ｎはｎＳ×ｍＰトランジスタの各並列ブランチ内に直列に接続される単純なトランジスタの数を指しており、ｍはｎＳ×ｍＰトランジスタ内の並列ブランチの数を指している。図４Ａ及び図４Ｂに示される複合トランジスタは、複合トランジスタのための上記の表記法によれば、２Ｓ×２Ｐトランジスタである。
【００６３】
複合トランジスタは、短絡欠陥及び開放欠陥の種々の組み合わせに耐えることができる。図５は、本発明の１実施形態による、２Ｓ×２Ｐ複合トランジスタ内の正常に動作する個々のトランジスタ、開放欠陥がある個々のトランジスタ、及び短絡欠陥がある個々のトランジスタのいくつかの組み合わせによって、機能する２Ｓ×２Ｐ複合トランジスタ、及び機能しない２Ｓ×２Ｐ複合トランジスタが構成されることを示す。図５において、２つの縦方向の列５０２及び５０４は、機能する２Ｓ×２Ｐ複合トランジスタを示し、第３の縦方向の列５０６は、機能しない２Ｓ×２Ｐ複合トランジスタの例を示す。各複合トランジスタの機能状態は、図５において５０８などで示される図によって表されており、各単純なトランジスタは円５１０〜５１３によって表され、図４Ａ内のゲート、ソース及びドレインの位置に対応して、ゲート５１４、ソース５１５及びドレイン５１６が位置決めされる。ラベル「Ｗ」は、動作する、すなわち機能する単純なトランジスタを示し、ラベル「Ｏ」は、開放欠陥のある単純なトランジスタを示し、ラベル「Ｓ」は、短絡欠陥がある単純なトランジスタを示す。図５の第１の列５０２内の機能状態図５０８において示されているように、４つ全ての単純なトランジスタが動作しているときは、２Ｓ×２Ｐ複合トランジスタは機能する。図５２０に示すように、単一の単純なトランジスタに短絡欠陥があるときは、複合トランジスタは機能し続ける。短絡欠陥があるトランジスタ５２２は、短絡欠陥がある単純なトランジスタと同じブランチ内の動作するトランジスタ５２４によって補われる。動作するトランジスタ５２４が開いているときは、短絡欠陥があるトランジスタにかかわらず、そのブランチを通って信号は伝送されない。図５２６に示すように、２つの単純なトランジスタ、すなわち２Ｓ×２Ｐ複合トランジスタの２つの並列のブランチのそれぞれにおいて１つの単純なトランジスタに短絡欠陥があっても、結果として、機能する２Ｓ×２Ｐ複合トランジスタが形成される。たとえば、図５の図５２８によって表される場合のような、いくつかのの場合では、４つの単純なトランジスタのうちの３つに欠陥があっても、２Ｓ×２Ｐ複合トランジスタは機能し続ける。しかしながら、他の場合では、２つ以上の単純なトランジスタに欠陥がある結果として、２Ｓ×２Ｐ複合トランジスタが機能しなくなり、その例が図５の第３の列５０６に示されている。たとえば、図５３０に示すように、複合トランジスタの２つのブランチのそれぞれの１つのトランジスタに開放欠陥がある結果として、機能しない、開放欠陥がある２Ｓ×２Ｐ複合トランジスタが形成される。図５３２に示すように、２Ｓ×２Ｐ複合トランジスタの単一のブランチにおいて短絡欠陥がある２つの単純なトランジスタがある場合、複合トランジスタに短絡欠陥が生じる。
【００６４】
複数の単純なトランジスタではなく、ｎＳ×ｍＰ複合トランジスタを用いることによって、回路内の耐欠陥性及び耐故障性を大幅に高めることができる。複合トランジスタは、それ自体で、その複合トランジスタを構成する個々の単純なトランジスタの信頼性よりも高い信頼性を有する。図６及び図７は、本発明の一実施形態による、２Ｓ×２Ｐ複合トランジスタを共に構成する複数の単一トランジスタ内の短絡欠陥及び開放欠陥の既知の比率に基づく、２Ｓ×２Ｐ複合トランジスタの信頼性の計算を示す。２Ｓ×２Ｐ複合トランジスタ６０２の機能状態は、複数の異なる２次元２値パターンのうちの１つと見なすことができる。２Ｓ×２Ｐ複合トランジスタの１つの機能状態を表す各２値パターン６０４は、セル６０６のような、１２個のセルを含む。各セルは、２Ｓ×２Ｐ複合トランジスタ内の第１の単純なトランジスタ６１０を表す番号「１」６０８のようなトランジスタ番号、並びに上記の機能状態「Ｗ」、「Ｓ」及び「Ｏ」の中から選択される機能状態によって索引を付けられる。１つのセルの２進数の内容は、そのセルに対応する単純なトランジスタが現在、そのセルに対応する状態を有しているか否かを示す。後続の図では、記号「Ｘ」は、対応するトランジスタが対応する状態を有していることを示し、セルに記号が示されていない場合は、対応するトランジスタが対応する状態を有していないことを示す。４つのトランジスタはそれぞれ３つの状態のうちの１つを占めることができるため、８１通りの異なる２値パターンが存在し、これらのパターンは、２Ｓ×２Ｐ複合トランジスタの取り得る機能状態の全てを表している。
【００６５】
機能状態を表す２値パターン内の２つのタイプのパターンが、欠陥のある２Ｓ×２Ｐ複合トランジスタを表す。第１のタイプのパターン６１２は、２Ｓ×２Ｐ複合トランジスタの同じブランチ内に２つの短絡欠陥トランジスタを含む。ただし、最初の２つの行の２値パターンは第１のブランチを表し、２値パターン内の次の２つの行は第２のブランチを表す。これらのパターンは、最初の２つの行のパターン又は次の２つの行のパターンのいずれかにおいて、短絡欠陥列６１４内に２つの隣接する「Ｘ」記号を含む。他の２つのトランジスタは、３つの状態「Ｗ」、「Ｓ」及び「Ｏ」のうちのいずれかを有し得る。したがって、短絡欠陥がある２Ｓ×２Ｐ複合トランジスタを表す、１８個の異なる状態、すなわち２値パターンがある。第２のタイプの２値パターン６１６は、開放欠陥がある２Ｓ×２Ｐ複合トランジスタを表す。これらのパターンでは、各ブランチ内の開放欠陥列６１８に少なくとも１つの「Ｘ」記号が生じる。言い換えると、２Ｓ×２Ｐ複合トランジスタは、少なくとも（１，３）、（１，４）、（２，３）及び（２，４）の対のトランジスタに開放欠陥があるときに開放欠陥を生じる。開放欠陥がある２Ｓ×２Ｐ複合トランジスタを表す３６個の２値パターン、すなわち機能状態がある。トランジスタ故障を独立事象であると仮定して、複合トランジスタ内に組み込まれている単一で単純なトランジスタの既知の欠陥率に基づいて、２Ｓ×２Ｐ複合トランジスタの場合に異なる８１個の機能状態、すなわち２値パターンのそれぞれの確率を計算することによって、複合トランジスタの統計的な故障率又は欠陥率を計算することができる。
【００６６】
図７は、本発明の一実施形態による、単一トランジスタの欠陥率、及び４つの単一トランジスタを組み込んでいる２Ｓ×２Ｐ複合トランジスタの欠陥率を示す表を示す。単一トランジスタの（正常に）動作する確率及び欠陥がある確率が表の第１の行７０２に示されており、２Ｓ×２Ｐ複合トランジスタ欠陥について計算された確率が、表の第２の行７０４に示されている。単一トランジスタについて、（正常に）機能する確率が全体として９５％であり、短絡欠陥がある確率が３％であり、開放欠陥がある確率が２％であるとき、２Ｓ×２Ｐ複合トランジスタでは、（正常に）機能する確率が全体として９９．７％である。欠陥がない確率９５％と９９．７％との間の違いによって、多数の単一トランジスタから構成される機能回路及び２Ｓ×２Ｐ複合トランジスタから構成される機能回路の歩留まりは非常に大きく異なることになり得る。たとえば、単一トランジスタを用いる１０トランジスタ回路では、９５％の確率で各トランジスタに欠陥がない場合に、回路に欠陥がない確率は６０％になるのに対して、それぞれが９９．７％の欠陥がない確率を有する１０個の複合トランジスタから形成される同じデバイスの場合は、回路に欠陥がない確率は９７％になる。現在の製造技法によって製造される実際のデバイスでは、欠陥がないトランジスタを製造する確率は、はるかに高い。
【００６７】
ｎ＞２及びｍ＞２のｎＳ×ｍＰ複合トランジスタのような、より高次のマルチトランジスタ可逆切替可能素子によって、さらに高い耐欠陥性を達成することができる。たとえば、図８は、本発明の一実施形態による、それぞれが４つの直列に接続された単純なトランジスタから構成される３つの並列のブランチを含む、１２トランジスタ可逆切替可能素子、すなわち言い換えると、４Ｓ×３Ｐトランジスタを示す。この１２トランジスタ可逆切替可能素子、すなわち４Ｓ×３Ｐトランジスタは、単一のブランチ内の３つの短絡欠陥トランジスタに耐えることができ、２つの開放欠陥並列ブランチに耐えることができる。ｎＳ×ｍＰ複合トランジスタのような、より高次の可逆切替可能素子は、それぞれが任意の数（ｎ個）の直列に接続された単純なトランジスタから構成される、任意の数（ｍ個）のブランチから構成することができる。しかしながら、ｎＳ×ｍＰ複合トランジスタ内に含まれる単純なトランジスタの数が増えると、耐欠陥性回路又はデバイス内の単純なトランジスタの数が急激に増加し、それに応じて、製造コスト、そして場合によっては、さらに消費電力が急激に増加する。
【００６８】
図９Ａ及び図９Ｂは２つの異なるタイプのＡＮＤゲートを示す。図９は、電圧源ＶＤＤ９０２及びプルダウン抵抗器９０４を有する直列ＡＮＤゲートを示す。３つのＮＭＯＳトランジスタ９０６〜９０８が直列に接続されている。３つのアドレス線Ａ１９１０、Ａ２９１１及びＡ３９１２が、トランジスタ９０６〜９０８のゲートにそれぞれ入力される。ＡＮＤゲートの出力信号線９１４は、３つのアドレス線Ａ１、Ａ２及びＡ３の論理状態の３入力ＡＮＤを表す電圧信号を搬送する。３つ全てのアドレス線が論理状態「１」を有するとき、図２に示すように、３つ全てのＮＭＯＳトランジスタ９０６〜９０８が閉じており、出力信号線９１４を電圧源９０２に接続する。そうではなく、アドレス線のうちの１つだけでも論理状態「０」を有するとき、出力信号線９１４は電圧源９０２から切り離されて、０電圧を有し、プルダウン抵抗器９０４を通じてグランドに接続される。図９Ｂは、ＰＭＯＳトランジスタを利用する並列ＡＮＤゲートを示す。直列ＡＮＤゲートの場合と同様に、ＰＭＯＳトランジスタ９１６〜９１８のゲートはそれぞれ、アドレス線Ａ１９２０、Ａ２９２１及びＡ３９２２に接続される。全てのアドレス線が論理状態「１」にあるとき、図２に示すように、全てのＰＭＯＳトランジスタが開いており、このため、出力信号線９２４はグランドに接続されず、プルアップ抵抗器９２８を通じて電圧源９２６にだけ接続される。アドレス線のうちの１つだけでも論理状態「０」にある場合には、出力信号線９２４はグランドに接続され、論理状態「０」を有する。
【００６９】
図１０は、並列ＰＭＯＳトランジスタベースのＡＮＤゲートに基づく、単純な２アドレス線デマルチプレクサを示す。アドレス線Ａ０１００２及びＡ１１００４に入力される２ビットアドレスが、４つの出力信号線１００６〜１００９のうちの１つを論理状態「１」に設定し、残りの出力信号線は論理状態「０」に設定される。こうして、このデマルチプレクサによれば、固有の２ビットアドレスによって、各出力信号線をアドレス指定すること、すなわち論理状態「１」に設定することができるようになる。代替的な実施態様では、アドレス指定される出力信号線を論理状態「０」に設定することができ、一方、他の全ての出力信号線は論理状態「１」に設定される。一般的に、デマルチプレクサは、入力アドレスに対応するか、又は関連付けられる出力信号線を選択し、この場合、その選択は一般的に、選択された出力信号線が所望の論理状態に設定されることを意味する。各アドレス線は、そのアドレス線と同じ論理状態を搬送する内部信号線、及びそのアドレス線の論理状態に対して相補的な論理状態を搬送する内部信号線に分けられ、相補的な内部信号線の論理状態は、ＮＯＴゲート１０１０のようなＮＯＴゲートを介して設定されることに留意されたい。各出力信号線は、プルアップ抵抗器１００４〜１０１７を通じて電圧源１０１２に接続される。
【００７０】
図１１は、図１０に示すＰＭＯＳトランジスタベースのデマルチプレクサの動作を示す。図１１において、アドレス「０１」がアドレス線１００２及び１００４に入力される。この入力アドレスの結果として、図１１に示される開いたトランジスタ及び閉じたトランジスタのパターンが生成される。たとえば、アドレス線Ａ０の「０」論理状態の結果として、相補信号線１１０２上に論理状態「１」が生成され、それによって、ＰＭＯＳトランジスタ１１０４及び１１０６が開く。逆に、アドレス線Ａ１１００４に論理状態「１」が入力される結果として、相補信号線１１０８上に論理状態「０」が生成され、それによって、ＰＭＯＳトランジスタ１１１０及び１１１２が閉じる。入力アドレス「０１」に対応する出力信号線１００７は、グランドには接続されず、それゆえ、本質的には電圧源１０１２の電圧を反映する。他の出力信号線１００６及び１００８、１００９は全て、１つのＰＭＯＳトランジスタを通じてグランドに接続され、それゆえ論理状態「０」を有する。
【００７１】
図１２Ａ〜図１２Ｄは、構成要素である全てのＰＭＯＳトランジスタが（正常に）機能しているとき、及び構成要素であるＰＭＯＳトランジスタのうちのいくつかに欠陥があるときの、図１０及び図１１に示すＰＭＯＳトランジスタベースのデマルチプレクサの機能状態を示す。図１２Ａ〜図１２Ｄにおいて、そして後続の類似の図面において、各トランジスタは、２次元の行列内にある、円１２０２のような円によって表されており、その行列の各セルは、アドレス線、及びアドレス線から派生する相補的な信号線と、出力信号線との間の取り得るそれぞれの相互接続を表す。塗り潰された円は開いているトランジスタを示し、白抜きの円は閉じたトランジスタを示す。文字「Ｓ」を付されている白抜きの円は、短絡欠陥トランジスタを示しており、行列セル１２０４のような全体を塗り潰された行列セルは、開放欠陥トランジスタを示す。図１２Ａは、図１１の場合のように、入力アドレス「０１」で完全に機能しているデマルチプレクサを示す。４つのＰＭＯＳトランジスタ１２０６〜１２０９が開いており、４つのＰＭＯＳトランジスタ１２０２及び１２１０〜１２１２が閉じている。アドレス「０１」を有する出力信号線は論理状態「１」１２１４を有し、残りの出力信号線は論理状態「０」を有する。図１２Ｂは、開放欠陥ＰＭＯＳトランジスタ１２０４を有するデマルチプレクサを示す。アドレス「０１」が図１２Ｂのデマルチプレクサに入力される。開放欠陥トランジスタ１２０４があるため、２つの出力信号線１２１４及び１２１６が論理状態「１」を有する。したがって、適切に機能しているデマルチプレクサでは、入力アドレスに対応する単一の出力信号線だけが論理状態「１」を有するため、このデマルチプレクサには欠陥がある。同様に、図１２Ｃは、ＰＭＯＳトランジスタ１２１８に短絡欠陥があるときのデマルチプレクサの機能状態を示す。この場合、アドレス「０１」がデマルチプレクサに入力されると、いずれの出力信号線も論理状態「１」にはならない。したがって、図１２Ｃに示すデマルチプレクサには欠陥がある。図１２Ｄに示すように、デマルチプレクサに欠陥があっても、所定の入力信号に対しては依然として正確な出力を与えることがある。図１２Ｄでは、図１２Ｃに最初に示されている欠陥のあるデマルチプレクサにアドレス「００」が入力され、それによって出力信号線の正確な論理状態が生成される。それゆえ、図１０に示されているＰＭＯＳトランジスタベースのデマルチプレクサは、単一のトランジスタに欠陥があるだけでも、耐えることができない。図１０及び図１１のＰＭＯＳトランジスタベースのデマルチプレクサは、耐欠陥性及び耐故障性を有しない。
【００７２】
図１３及び図１４は、本発明の一実施形態を表す、耐欠陥・耐故障性デマルチプレクサを作り出す１つの手法を示す。単純なＰＭＯＳトランジスタの代わりに、２Ｓ×２Ｐ複合ＰＭＯＳトランジスタを用いることによって、耐欠陥・耐故障性並列ＡＮＤゲートを作り出すことができる。図１３に示す、耐欠陥性且つ耐故障性の複合ＰＭＯＳトランジスタベースの並列ＡＮＤゲート１３０２は、図６及び図７を参照して上述したように、開放欠陥及び短絡欠陥がある構成要素トランジスタの種々のパターンに耐えることができる。図１４に示すように、図１０及び図１１に示したデマルチプレクサと等価な耐欠陥・耐故障性デマルチプレクサを、４つの２Ｓ×２Ｐ複合ＰＭＯＳトランジスタベースの並列ＡＮＤゲートから構成することができる。このデマルチプレクサは耐欠陥性且つ耐故障性を有するが、トランジスタの数が４倍に増加するという犠牲の上に耐欠陥性を達成しており、場合によっては、デマルチプレクサの面積の増加、デマルチプレクサの製造コストの増加、及びデマルチプレクサの消費電力の増加に繋がることがある。
【００７３】
図１５及び図１６は、本発明の一実施形態を表す、図１０、図１１及び図１４に示したデマルチプレクサと等価な耐欠陥・耐故障性デマルチプレクサを示している。図１５は、短絡欠陥に耐性のある、冗長なＰＭＯＳトランジスタが直列に接続された並列ＡＮＤゲートを示す。図１５の並列ＡＮＤゲートは、図９Ｂ及び図１３に示した並列ＡＮＤゲートと論理的に等価である。しかしながら、図１５に示す耐短絡欠陥性並列ＡＮＤゲート１５０２は、各アドレス線を、２つの直列に接続されたＰＭＯＳトランジスタを介して、出力信号線に相互接続する。たとえば、アドレス線Ａ１１５０４は、２つの直列に接続されたＰＭＯＳトランジスタ１５０８及び１５１０を介して、出力信号線１５０６に相互接続されている。直列に（接続された）冗長なＰＭＯＳトランジスタベースのＡＮＤゲート１５０２は、１つのアドレス線を出力信号線に接続する２ＰＭＯＳトランジスタベースのそれぞれの可逆切替可能相互接続内の１つの短絡欠陥ＰＭＯＳトランジスタに耐えることができる。複合トランジスタに関する上記の用語によれば、図１５の耐欠陥・耐故障性デマルチプレクサ内の直列に接続されたＰＭＯＳトランジスタの各対は、２Ｓ×０Ｐ複合トランジスタであると見なすことができる。
【００７４】
図１６は、本発明の一実施形態を表す、図１０、図１１及び図１４に示したデマルチプレクサと論理的に等価なデマルチプレクサを示している。このデマルチプレクサは、図１５に示した直列に冗長なＡＮＤゲートのような４つの直列に（接続された）冗長なＡＮＤゲートから構成されている。上述したマルチプレクサとは異なり、図１６に示すように、本発明の一実施形態を表すデマルチプレクサは、２つの内部補助信号線１６０２及び１６０４を含む。第１の内部補助信号線は、アドレス線Ａ０１６０６とＡ１１６０８との論理ＸＯＲを表す。第２の補助信号線１６０４は、ＸＯＲ補助信号線１６０２と論理状態に関して相補的である。これらの２つの補助信号線は、デマルチプレクサ内の冗長性を高めることを表しており、これによってＡＮＤゲートのそれぞれにおいて、可逆切替可能素子を追加することができるようになる。一般的に、開放欠陥の最大数（ｄ−１）に耐えることができるように、隣接する符号化されたアドレス間の正確なハミング距離を確保するために、線形ブロック符号又は他の誤り制御符号化技法を用いて、補助信号線と出力信号線との間の相互接続のパターンが決定され、ここで、これらの補助相互接続は、線形ブロック符号又は他の誤り制御符号において用いられる冗長な符号シンボルに対応する。一般的に、上記のサブセクションで説明したように、［ｎ，ｋ，ｄ］線形ブロック符号に従って、各入力ｋビットアドレスを、ｎビットの内部の符号化されたアドレスに符号化するために、図１６において破線の長方形１６２０で囲まれた符号化器回路のような符号化器回路が必要とされる。他のタイプの誤り制御符号の場合には、他のタイプの符号化器が必要とされる場合がある。図１０に示したデマルチプレクサと、本発明の一実施形態を表す図１６に示すデマルチプレクサとを比べると、図１６のデマルチプレクサ内の切替可能素子１６１０は、図１０に示したデマルチプレクサに対して、新たに追加されたものと見ることができる。付加的な、冗長な垂直信号線によって可能にされる、これらの新たに追加された可逆切替可能素子は、開放欠陥のあるトランジスタに対する耐欠陥性をもたらす。
【００７５】
図１７Ａ〜図１７Ｈに、図示する上で図１２Ａ〜図１２Ｄにおいて用いたものと同じ取り決めを用いて、図１６に示したデマルチプレクサの種々の機能状態を示す。図１７Ａは、アドレス「０１」が入力される完全に機能するデマルチプレクサを示す。それゆえ、当然、アドレス「０１」に関連付けられた出力信号線１７０２は論理状態「１」を有し、一方、残りの出力信号線は論理状態「０」を有する。図１７Ｂは、開放欠陥がある切替可能素子１７０４を有するデマルチプレクサの機能状態を示す。開放欠陥がある切替可能素子を有するデマルチプレクにアドレス「０１」が入力されると、このデマルチプレクサは正常に機能し続ける。図１７Ｃ及び図１７Ｄは、本発明の一実施形態を表すデマルチプレクサが、開放欠陥がある単一の切替可能素子に耐えることを示している。しかしながら、図１７Ｅ及び図１７Ｆに示すように、開放欠陥がある切替可能素子が２つあると、デバイスは機能しなくなる。図１７Ｆに示すように、アドレス「００」が、開放欠陥のある２つの切替可能素子１７０８及び１７１０を有するデマルチプレクサに入力されると、２つの出力信号線１７０２及び１７１２は論理状態「１」を有する。同様に、図１７Ｇ及び図１７Ｈは、本発明の一実施形態を表すデマルチプレクサが、各切替可能素子内の単一の短絡欠陥トランジスタに耐えることができるが、単一の切替可能素子内に２つの短絡欠陥トランジスタが存在するときには故障することを示している。
【００７６】
本発明を特定の実施形態に関して説明したが、本発明をこれらの実施形態に限定することは意図されていない。本発明の思想内での変更は当業者には明らかであろう。たとえば、本発明の種々の方法によれば、耐欠陥・耐故障性デマルチプレクサを作製するために、ｎＳ×ｍＰトランジスタのようなマルチトランジスタ可逆切替可能相互接続と補助内部信号線との多種多様な組み合わせを用いることができる。付加的な内部信号線を用いることなく、複合ｎＳ×ｍＰトランジスタ、又はより高次のｎＳ×ｍＰトランジスタを用いて、耐欠陥・耐故障性デマルチプレクサを作製することができる。代替的に、開放欠陥のあるトランジスタに耐えるために線形ブロック符号又は他の誤り制御符号によって導入される補助信号線と共に、短絡欠陥トランジスタに耐えるために、ｎＳ×０Ｐトランジスタのような直列に冗長な可逆切替可能相互接続を用いることができる。さらに、線形ブロック符号又は他の誤り制御符号によって導入される補助信号線と組み合わせて、並列のｍ次の冗長性よりも高次の直列のｎ次の冗長性を有する、ｎＳ×０Ｐトランジスタのような、矩形のより高次のマルチトランジスタ可逆切替可能相互接続を用いることができる。コストパフォーマンス、複雑さ、並びに他のそのようなメトリック（測定基準）及びパラメータに関して解析すると、開放欠陥のあるトランジスタに耐えるために線形ブロック符号又は他の誤り制御符号によって導入される補助信号線と共に、短絡欠陥のあるトランジスタに耐えるための直列に冗長な可逆切替可能相互接続を用いることは、直列と並列の両方の冗長性を有する複合又はより高次のマルチトランジスタ可逆切替可能相互接続を用いることよりも、コストパフォーマンスが良く、複雑でないと思われるが、耐欠陥・耐故障性デマルチプレクサを設計するための最適な手法は用途に依存しうる。上記の実施形態では、小さな、２ビットアドレス指定可能デマルチプレクサについて説明したが、本発明の実施形態は、任意の数のアドレス線、又はアドレスビットｋ、及び２ｋ個もの出力信号線を有するデマルチプレクサを含む。さらに、本発明のデマルチプレクサにおいて、本質的に任意の数の補助内部信号線、並びに任意のレベルの直列冗長性及び並列冗長性を有するより高次のマルチトランジスタ相互接続を用いることを含む、多種多様な範囲の耐故障性及び耐欠陥性を具現化することができる。
【００７７】
以上の説明では、本発明を完全に理解できるようにするために、便宜上、特定の用語を使用した。しかしながら、本発明を実施するために、特定の細部が不要であることは当業者には明らかであろう。本発明の特定の実施形態についてのこれまでの記述は、例示及び説明のために提示されたものである。それらは、本発明を網羅すること、又は本発明を開示した形態そのものに限定することを意図したものではない。上記の教示に鑑みて、数多くの変更形態及び変形形態が可能であることは明らかである。それらの実施形態は、本発明の原理及びその実用的な用途を最もわかりやすく説明し、それによって、当業者が本発明及び種々の実施形態を、意図する特定の用途に適合するように種々の変更を加えて最大限に利用できるようにするために図示及び説明されたものである。本発明の範囲は、添付の特許請求の範囲及びその等価物によって画定されることが意図されている。
【図４Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１７Ｇ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１７Ｈ】
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【国際調査報告】
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