(57)【要約】  半導体基板を金属基板に結合する方法を開示する。或る実施の形態では、この方法は第１の表面を含む半導体素子を半導体基板内に形成することを含む。この方法は更に、金属基板を得ることを含む。金属基板を半導体素子の第１の表面に結合し、金属基板の少なくとも一部は半導体素子の電気端子を形成する。
2009532913.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を金属基板に結合する方法であって、
第１の表面を含む半導体素子を半導体基板に形成し、
金属基板を得、
前記金属基板を前記半導体素子の前記第１の表面に結合することを含み、前記金属基板の少なくとも一部は前記半導体素子の電気端子を形成する、
半導体基板を金属基板に結合する方法。
【請求項２】
前記半導体基板を前記金属基板に結合する前に、前記半導体素子を有する前記半導体基板をキャリアに着脱可能に接着することを更に含む、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項３】
前記半導体基板を前記金属基板に結合する前に、前記キャリアに接着している間に前記半導体基板を薄くすることを更に含む、請求項２記載の半導体基板を金属基板に結合する方法。
【請求項４】
前記半導体基板を前記金属基板に結合した後に、前記キャリアを前記半導体基板から取り除くことを更に含む、請求項２記載の半導体基板を金属基板に結合する方法。
【請求項５】
前記半導体素子はパワーＭＯＳＦＥＴであり、前記電気端子はドレンである、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項６】
前記半導体基板を前記金属基板に結合する前に、中間層を前記金属基板上に形成することを更に含む、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項７】
前記半導体基板を前記金属基板に結合することは前記金属基板上に形成された中間層を前記半導体基板結合することを含む、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項８】
前記半導体基板を前記金属基板に結合する前に、中間層を前記金属基板上に形成しそして前記中間層上に珪化物を形成することを更に含む、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項９】
前記金属基板は約２００℃で約５ｘ１０−６℃−１より小さいＣＴＥを有する、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項１０】
前記半導体基板の前記金属基板への結合は低温で行う、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項１１】
半導体ダイは約１００μｍ以下の厚さを有する、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項１２】
前記半導体基板を前記半導体基板の第１の表面で前記金属基板に結合した後に、前記半導体基板の第２の表面上に金属接点を形成することを更に含む、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項１３】
前記金属基板はＭｏ、Ｗ、Ｃｒ、およびその合金から成るグループから選択された少なくとも１つの金属を含む、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項１４】
前記半導体基板および前記金属基板を小さく切って個々の半導体チップを形成することを更に含む、請求項１記載の半導体基板を金属基板に結合する方法。
【請求項１５】
請求項１４記載のプロセスにより作られる半導体ダイ。
【請求項１６】
半導体チップであって、
半導体素子および約１００μｍ以下の厚さを有する半導体ダイと、
中間層と、
金属基板とを含み、
前記中間層は前記金属基板と前記半導体ダイとの間にあり、また前記金属基板の少なくとも一部は電気端子を形成する、半導体チップ。
【請求項１７】
前記中間層と前記半導体ダイとの間に珪化物を更に含む、請求項１６記載の半導体チップ。
【請求項１８】
前記半導体基板は前記金属基板と熱的に一致する、請求項１６記載の半導体チップ。
【請求項１９】
前記金属基板はＭｏ、Ｗ、Ｃｒ、およびその合金から成るグループから選択された少なくとも１つの金属を含む、請求項１６記載の半導体チップ。
【請求項２０】
前記中間層はアモルファス・シリコン膜を含む、請求項１６記載の半導体チップ。
【請求項２１】
前記中間層は多結晶シリコン膜を含む、請求項１６記載の半導体チップ。
【請求項２２】
前記半導体素子はパワーＭＯＳＦＥＴであり、前記電気端子はドレンである、請求項１６記載の半導体チップ。
【請求項２３】
前記金属基板は約２００℃で約５ｘ１０−６℃−１より小さいＣＴＥを有する、請求項１６記載の半導体チップ。
【請求項２４】
半導体チップであって、
半導体素子を有する半導体ダイと、
中間層と、
金属基板とを含み、
前記中間層は前記金属基板と前記半導体ダイとの間にあり、前記金属基板は約２００℃で約５ｘ１０−６℃−１より小さいＣＴＥを有し、そして前記金属基板の少なくとも一部は電気端子を形成する、半導体チップ。
【請求項２５】
前記金属基板はモリブデンを含む、請求項２４記載の半導体チップ。
【請求項２６】
請求項２４記載の半導体チップを含む電気アセンブリ。
【発明の詳細な説明】
【背景技術】
【０００１】
従来技術の半導体製造では多数のプロセスを用いて半導体素子を基板内に形成する。基板はウェーハでよく、ウェーハはシリコンなどの半導体材料の小型で薄い円形の切片である。基板上に形成される半導体素子はディスクリート素子または集積回路でよい。例えば、半導体素子は単一のディスクリート・パワー・トランジスタで構成してよく、または電気的に互いに結合して集積回路を形成する多数のトランジスタや他の電子的要素（抵抗器、コンデンサなど）で形成してもよい。半導体素子を形成した後でウェーハを検査して小さく切り、ウェーハ内の個々のダイを分離する。
【０００２】
米国特許出願第１１／１８９，１６３号に記述されているように、半導体素子および基板の寸法を小さくすると、抵抗や電力放散や寄生インピーダンスなどの特性が小さくなる。詳しく述べると、素子を製造した後でシリコン基板を薄くすると、最新の低電圧定格ＤＭＯＳおよびＩＧＢＴ素子の導通抵抗や寄生遅れが小さくなる。従来技術の半導体素子製造プロセスでは、素子や他の半導体層や金属層を形成した後で、機械的研削または化学的機械的研磨（ＣＭＰ）などのプロセスにより基板を薄くすることが多い。最近のプロセス開発により、最終のシリコン基板の厚さは１００μｍより薄くなった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、シリコン基板の処理に関連して多くの問題がある。例えば、基板が薄いので、パワーＭＯＳＦＥＴ製造プロセスのドレン金属被覆の段階で、またはウェーハのハンドリングの段階で、基板が曲がったり壊れたりすることがある。米国特許出願第１１／１８９，１６３号に記述されているドレン金属被覆プロセスはスパッタリングおよび蒸着を用いる。ドレン電極を形成する段階で、従来技術のドレン金属被覆法（スパッタリングまたは蒸着）により起こるストレスおよび熱のために、かなりの量のウェーハが曲がったり壊れたりすることがある。ウェーハがドレン形成プロセスを無事に通過しても、極めて薄いウェーハはハンドリングの際に破壊しやすい。
本発明の実施の形態は上記の問題やその他の問題に対して個別におよび総合的に対処するものである。
【課題を解決するための手段】
【０００４】
本発明の実施の形態は、半導体基板上に形成される半導体素子、半導体素子を半導体基板上に形成する方法、および半導体基板上に形成された半導体素子を金属基板に移す方法に関する。本発明の或る実施の形態はＭＯＳＦＥＴ素子に関する。しかし本発明の実施の形態は他のタイプの半導体素子にも拡張することができる。
【０００５】
本発明の１つの実施の形態は、半導体基板を金属基板に結合する方法に関する。この方法は、第１の表面を含む半導体素子を半導体基板内に形成することを含む。この方法は更に、金属基板を得ることを含む。この方法は更に、金属基板を半導体素子の第１の表面に結合することを含む。金属基板の少なくとも一部は半導体素子の電気端子を形成する。
【０００６】
本発明の別の実施の形態は半導体チップに関する。この半導体チップは、半導体素子と約１００μｍ以下の厚さとを有する半導体ダイを含む。半導体チップは中間層も含む。半導体チップは金属基板も含む。中間層は金属基板と半導体ダイとの間にあり、金属基板の少なくとも一部は電気端子を形成する。
【０００７】
本発明の別の実施の形態は半導体チップに関する。この半導体チップは半導体素子を有する半導体ダイを含む。半導体チップは中間層も含む。半導体チップは金属基板も含む。中間層は金属基板と半導体ダイとの間にあり、金属基板は約２００℃で約５ｘ１０−６℃−１より低いＣＴＥを有し、金属基板の少なくとも一部は電気端子を形成する。
【実施例】
【０００８】
本発明の実施の形態は、処理済みの薄いシリコンを予め製作された金属基板に移す方法を提供することにより、上記の問題やその他の問題（シリコン・ウェーハの曲がりやハンドリングの際の破壊など）に対処する。金属基板（またはその一部）は、シリコン・ウェーハ内に形成された素子の電気端子（すなわち、ドレン電極）としても、またシリコン・ウェーハの機械的支持としても働く。本発明の或る好ましい実施の形態では、金属基板の熱膨張係数はシリコンと実質的に一致する熱膨張係数を有する。本発明の或る好ましい実施の形態では、金属基板上に中間層も形成し、これにより低温かつ低ストレスのプロセスで金属をシリコン・ウェーハに結合することができる。
【０００９】
このプロセスにより、従来技術のＤＭＯＳ素子内の導通抵抗やＩＧＢＴ素子内の寄生遅れに対するシリコンの寄与など、素子の動作の種々の問題がなくなる。或る実施の形態から得られる他の利点は、従来技術のバック・メタル形成プロセスをやめることである。従来技術のバック・メタル形成プロセスをやめると処理中にウェーハが壊れる危険が大幅に減り、また前に述べたドレン金属被覆プロセスの高温にウェーハを曝すことが避けられる。ドレン金属被覆プロセスはスパッタリングおよび蒸着を含み、これは約３００℃で行われる。また厚い支持金属基板を有すると、シリコン・ウェーハを１００μｍ以下の厚さまで薄くした後でも、製造プロセス中のハンドリングの際にシリコン・ウェーハが破壊する危険が減少する。
【００１０】
ウェーハ内で形成される半導体素子はパワーＭＯＳＦＥＴ、ＩＧＢＴ、ダイオードなどの垂直素子でよい。簡単のために、本発明の実施の形態について図１Ａおよび図１Ｂに示すような垂直パワーＭＯＳＦＥＴに関して詳細に説明する。しかし、本発明は垂直パワーＭＯＳＦＥＴに限定されるものではない。種々の従来技術のパワー素子（他の溝型素子ならびに平面素子を含む）は本発明の実施の形態の利点により、バック・メタル電極または電気端子を形成する金属被覆プロセスをやめることができる。ここに述べる他の全ての図面と同様に、図に示す要素の相対的な寸法および大きさは必ずしも実際の寸法を示すものではなく、単なる例に過ぎない。
【００１１】
図１Ａは金属基板１１８をドレン電極とする溝型ゲートＭＯＳＦＥＴの断面図を示す。本発明の或る実施の形態に係るシリコン基板を、半導体層の組合せ１０７で示す。上部金属層１１６はソース領域１１２および本体領域１１７のための電気接点である。ｐ型領域１０４はｎ型エピタキシャル層１０６および１１４の上に形成される。中間層１２０は半導体基板１０７全体を金属基板１１８に結合する。図１Ｂは図１Ａの断面図に対応するＳＥＭを示す。薄いシリコン基板１０７の全幅は約８μｍである。
【００１２】
シリコン・ウェーハは、図１Ａに示すＭＯＳＦＥＴなどの半導体素子を持つ半導体ダイのアレイを含んでよい。シリコン・ウェーハを、シリコン・ウェーハ内の半導体素子のドレン電極を形成する金属基板に結合した後、シリコン・ウェーハと金属基板との結合体を小さく切って個々の半導体チップを形成する。各半導体ダイは、図１に示す半導体基板１０７および金属基板１１８を含む。したがって、ここで用いる「金属基板」という用語は、多くのシリコン・ダイを持つウェーハに結合される基板、または単一のダイに取り付けられる基板を指してよい。
【００１３】
図２Ａ−２Ｄは本発明の１つの実施の形態に係る、シリコン・ウェーハを金属基板に移す例示のプロセスを示す。金属基板２００を、まずその特性を考慮して選択する。考慮する１つの特性は金属の熱膨張係数がシリコンの熱膨張係数と実質的に一致することである。２つの基板の熱膨張特性が一致すると熱ストレスがなくなるので半導体ダイがシリコン・ウェーハまたはシリコン製品から剥離する恐れがなくなる。金属は直径１５．２４ｍｍ（６インチ）、厚さ約２００μｍのウェーハの形に機械加工する。
【００１４】
図２Ａは、金属ウェーハを形成した後に金属ウェーハ２００の表面上に形成した中間層２０２を示す。結合する前の金属基板およびシリコン基板と中間層との界面エネルギーが低ければ、中間層２０２は任意の薄膜沈積プロセスにより形成してよい。中間層２０２を形成するのに適した方法については後で説明する。金属ウェーハ２００と強い界面結合を形成することに加えて、中間層２０２は低温（＜３００℃）でシリコン・ウェーハと電気的および機械的に強く接触する。金属基板上に中間層２０２を形成した後、この中間層と金属との結合物は処理済みのシリコン・ウェーハに容易に結合することができる。
【００１５】
図２Ｂは、半導体素子と共に処理して薄くした後のシリコン・ウェーハまたは基板２０６を示す。シリコン・ウェーハ２０６の厚さは場合によっては１００μｍより薄いので、処理済みのシリコン・ウェーハの前面に一時的ハンドルまたはキャリア２０４を結合または接着する。図２Ｃに示すように、キャリア２０４により、シリコン・ウェーハ２０６を金属基板２００と中間層２０２との結合物まで移す。金属をシリコン・ウェーハに結合するプロセスを行った後、前面のキャリア２０４を分離する。図２Ｄは半導体素子を２００μｍの金属基板２００に移した後の薄いシリコン層２０６を示す。
【００１６】
上のプロセスで考慮すべきことは、金属、中間層、および結合プロセスの選択である。これらの３つについて以下に詳細に説明する。
Ａ．  熱的に一致する金属基板  
シリコン基板と金属基板の線形熱膨張係数（ＣＴＥ）が一致しないと、熱ストレスが生じてシリコンの変形またはシリコン・ウェーハ上のダイの剥離に影響を及ぼす。シリコン層の厚さが１００μｍより薄くなるとこの影響は一層顕著になる。したがって、本発明の実施の形態を既存の技術と統合するには、金属ウェーハのＣＴＥとシリコンのＣＴＥとを一致させることが望ましい。
【００１７】
半導体ダイの剥離またはシリコン層の破壊を避けるには、ＣＴＥの不一致により生じる熱ストレスは、（１）シリコン耐力または（２）シリコン・ウェーハと中間層の界面の強さ（以後は「界面強さ」と呼ぶ）の小さい方より小さくなければならない。界面強さがシリコン耐力より大きい場合は、シリコンがまず壊れる危険がある。シリコン耐力が界面強さより大きい場合は、シリコンが壊れる前に半導体ダイが剥離する可能性がある。
【００１８】
１．  界面強さがシリコン耐力より大きい場合
界面強さがシリコン耐力より大きいという第１の場合は、或る温度（動作温度または処理温度）について金属のＣＴＥが次の方程式１に従えば、シリコン層の破壊を防ぐことができる。
【数１】
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ただし、Ｔ１は動作温度または処理温度、Ｔ０は周囲温度、ＧＳｉはシリコンの横弾性係数、αｍｅｔａｌは金属基板のＣＴＥ、αＳｉはシリコンのＣＴＥ、γはシリコンの耐力である。
【００１９】
図３はシリコンが壊れる前の金属基板の可能な最大ＣＴＥのプロット３００を示す。比較のために、異なる動作温度での種々の金属のＣＴＥも図３に示す。用いたシリコンの値は、αＳｉ＝２．６ｘ１０−６℃−１、ＧＳｉ＝６４．１ＧＰａ、γ＝３０ＭＰａであり、これは７ｘ１０−１７ｃｍ−３の格子間（ｉｎｔｅｒｓｔｉｔｉａｌ）酸素レベルを持つチョクラルスキー（Ｃｚｏｃｈｒａｌｓｋｉ）シリコン・ウェーハについての一般的な値である。図３のグラフにプロットされている金属は半導体産業で最も普通に用いられている金属および合金を含む。簡単のために、プロットされている金属のＣＴＥは関心のある温度範囲内で一定と仮定した。
【００２０】
図３は、２００℃の動作温度で、上の方程式１で与えられるシリコンの破壊との関係を満たす金属のＣＴＥは５ｘ１０−６℃−１より小さいことを示す。プロットされた金属の中でこの要求を満たすのは、点３０２および３０４で示すモリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）などの超硬合金を含む。同じくこの要求を満たすいくつかのＮｉ−Ｆｅ合金がある（３０６で示すＮｉ３６Ｆｅや３０８で示すＮｉ４２Ｆｅなど）。図３はまた、産業で最も普通に用いられる金属であるＡｌおよびＣｕが、シリコンに対して最も大きなＣＴＥ不一致を有することを示す。このような高い熱不一致があると、薄いシリコン基板内で厳しい熱ストレスおよび破壊を生じる可能性がある。合金Ｎｉ３６Ｆｅはシリコンとほぼ同じＣＴＥを有する。しかし図４の４０６で示すように、その抵抗率は約０．４９５ｍΩ−ｃｍであって、これは砒素をドープしたシリコンより５分の１も小さい。他方で、やはりＣＴＥ要求を満たすＭｏは、図４の４０２で示すように５．３μΩ−ｃｍの抵抗率を有する。一般に、約２００℃で約５ｘ１０−６℃−１より小さいＣＴＥを有する金属基板は本発明の実施の形態に用いることができる。
【００２１】
図５Ａおよび図５Ｂは、シリコン／金属複合体の熱ストレスによる曲がりの有限要素分析シミュレーションを示す。このシミュレーションではＭｏとＣｕとを比較した。なぜなら、Ｃｕは半導体製造に広く用いられているので望ましい種類の金属だからである。シミュレーションのサンプル・サイズは１０ｍｍｘ１０ｍｍであった。熱負荷は温度を１５０℃から−６５℃まで冷却して与えた。１５μｍのシリコン基板を１０１．６μｍのＭｏと１０１．６μｍのＣｕに積層した。Ｍｏについての３次元結果を図５Ａの５００に示し、Ｃｕについての結果を図５Ｂの５０２に示す。
【００２２】
シミュレーションによると、普通に用いられているＣｕをＭｏに置き変えるとシリコン／金属複合体の曲がりは９０％減少し、Ｖｏｎ−Ｍｉｓｅｓストレスは約８２％減少した。例えば、Ｍｏについての曲がりは図５Ａの５０４に示すように５２μｍの値を示し、Ｃｕについての曲がりは図５Ｂの５０６に示すように４７２μｍの値を示す。またシミュレーションによると、Ｍｏの厚さを増すとウェーハの曲がりは減少するが、トレードオフとして複合ストレスが増加する。曲がりとストレスとの結果をバランスさせると、厚さ１５μｍのシリコンにおいては厚さ１５０μｍのＭｏ層が良い。しかし、金属の種類および厚さはアプリケーション、または特定の素子の熱および導通抵抗の要求に従って変わってよい。
【００２３】
２．  シリコン耐力が界面強さより大きい場合
シリコン・ウェーハと中間層の界面強さが弱い場合は、シリコンが変形する前にダイが中間層から剥離することがある。この場合も、γおよびＧを界面強さおよび横弾性係数で置き換えることを除けば、上の分析はやはり有効である。これらの値は中間層材料および結合プロセスに依存する。したがって、界面強さを大きくするにはシリコン基板および金属基板との界面エネルギーが小さい中間層を正しく選択しなければならない。
【００２４】
Ｂ．  中間層の選択
上に述べたように、図２Ａ−２Ｄに示す中間層２０２の１つの機能は低温でシリコン・ウェーハに強く結合または界面接着することである。シリコン・ウェーハに強く結合または接着するには、中間層の材料とシリコンの界面エネルギーが低いことが望ましい。中間層の別の機能は熱的に一致する金属基板に強く接着することである。本発明の実施の形態では、中間層の代表的な厚さの値は約１−５μｍの範囲内にある。しかし、ウェーハの全体的なストレスおよび曲がりに寄与しない限り、厚さはこれよりかなり厚くてもよい。
【００２５】
本発明の好ましい実施の形態では、中間層としてアモルファス・シリコン薄膜を用いる。本発明の別の実施の形態では、多結晶シリコン薄膜を用いる。アモルファス・シリコン薄膜または多結晶シリコン薄膜をＭｏ基板などの金属ウェーハ上にデポジットさせてよい。Ｍｏ基板とアモルファス・シリコンまたは多結晶シリコンの中間層の間に強い界面を形成するために追加のアニーリングを行ってよい。これにより、Ｍｏ上の多結晶（ｐｏｌｙ−ｏｖｅｒ−Ｍｏ）という構造を処理済みのシリコン・ウェーハに結合することは２つの同様の材料を結合することと同じになり、下側の金属基板は処理済みのシリコンに強く接着する。原理的に、この結果はかなり低い熱量で達成することができる。
【００２６】
本発明の別の実施の形態では、珪化物プロセスを組み込んでよい。珪化物を形成すると、低温でよくて全体のストレスが小さくなるのでウェーハの結合が強まる。図６Ａ−６Ｃはこの実施の形態に係る珪化物プロセスのプロセス・フローを示す。図６ＡはＭｏ基板６００などの金属ウェーハ上にデポジットさせた多結晶シリコン薄膜６０２を示す。
【００２７】
図６Ｂのステップで、金属層６０４（Ｔｉ、Ｐｔ、Ｗ、又はＣｏを含んでよい）をＭｏ基板上または多結晶シリコン薄膜６０２上に直接デポジットさせる。珪化金属は、低温の化学蒸着（ＣＶＤ）またはスパッタリング・プロセスを用いて中間層の上に金属をデポジットさせることにより形成してよい。或る実施の形態では、珪化物を形成する前にまず多結晶シリコン上に核形成層を形成してよい。珪化物をアモルファス層の上に形成すると核形成効果が減少するので、かかる実施の形態では多結晶シリコン中間層の方が適当であろう。本発明の実施の形態では、多結晶珪化物の代わりにエピタキシャル珪化物を用いてもよい。エピタキシャル珪化物はシリコン（その上にこれを形成する）に関して定配向（ｄｅｆｉｎｉｔｅ  ｏｒｉｅｎｔａｔｉｏｎ）関係を示し、また結晶構造が同じでその間の格子の不一致が小さい場合はシリコン上にエピタキシャル的に成長すると予想される。
【００２８】
図６Ｃのステップは処理済みの薄いシリコン・ウェーハまたは基板６０６が、Ｍｏの上のポリの上の金属（ｍｅｔａｌ−ｏｖｅｒ−ｐｏｌｙ−ｏｖｅｒ−Ｍｏ）の構造の上に置かれている様子を示す。この場合は一般に熱プロセスを行うことにより、金属層６０４はシリコン・ウェーハ６０６と反応して珪化物層６０５を形成する。得られた珪化物はシリコン・ウェーハ６０６と下側の金属６０４（多結晶シリコン６０２の上に形成された）との間の機械的および電気的な接触を良くする。
【００２９】
珪化金属６０４を選択する基準は、珪化物形成温度が低いこととストレスが小さいことを含む。シリコン・ウェーハとの結合力を強くするのに必要な熱量を最小にするには、珪化物形成温度が低いこととストレスが小さいことが望ましい。特に望ましい珪化物濃度では、珪化金属の厚さも考慮に入れる。
【００３０】
本発明の別の実施の形態では、中間層として種々の代替物を用いてよい。例えば、実装技術に用いられるエポキシ−Ａｇ材料を代わりに用いてよい。エポキシ−Ａｇを用いるのはかなり簡単なプロセスであって、結合を必要とせず、必要なのはエポキシを硬化させる処理温度だけである。別の方法は、現在共晶パッケージ技術に用いられている材料であるＳｎ−Ａｇ−Ｃｕ合金を用いることである。共晶組成はＡｇが３．５ｗｔ％、Ｃｕが０．９ｗｔ％で、残りはＳｎである。この中間層を用いることにより、金属とシリコン・ウェーハとを２１７．２℃（これは共晶温度）で結合することができる。
【００３１】
Ｃ．  ウェーハ結合プロセス
本発明の実施の形態についての第３の考慮事項はシリコン・ウェーハを金属基板に結合するプロセスである。結合プロセスの選択は中間層材料の選択に依存する。本発明の好ましい実施の形態では、結合プロセスは一般に熱プロセスである。しかし結合プロセスはこれに限定されるわけではなく、他のプロセスを用いてよい。
【００３２】
本発明の実施の形態の１つの利点は、最終的にドレン端子を形成する金属基板を半導体処理のレベルで形成すれば、残りのプロセス・ステップを通して非常に薄いシリコン・ウェーハを機械的に支持することができることである。例えば、本発明の１つの実施の形態では、シリコン・ウェーハ内で半導体素子用の上部ソース金属を形成するのを、シリコン・ウェーハを金属基板に結合するまで延期する。図７Ａ−７Ｃはこの実施の形態に係るプロセス・フローを示す。図７Ａは製造過程で処理するシリコン・ウェーハ７０６を示す。７０７でＢＰＳＧ薄膜をデポジットさせて素子の上面に流すが、上部ソース金属層はまだ形成しない。
【００３３】
次にシリコン・ウェーハ７０６を一時的ガラス・ハンドルまたはキャリア７０８に結合または接着する。本発明の１つの実施の形態では、ＵＶエネルギーにより硬化するポリイミド・テープなどの接着剤により、一時的キャリアをシリコン・ウェーハに接着する。種々のテープが５０℃の低温で接着性を有するが、３００℃の高温を必要とするテープもある。本発明の更に別の実施の形態では、ポリイミド層などの接着材料自体がキャリアとして働いてよい。シリコン・ウェーハ７０６を一時的キャリア７０８に結合または接着すると、ステップ７０９でシリコン・ウェーハ７０６を望ましい厚さまで薄くする。薄くするプロセスは従来技術の研磨およびエッチング・プロセスを含んでよい。
【００３４】
図７Ｂは、まだキャリア７０８に接着しているシリコン・ウェーハ７０６を結合ステップ７０５でＭｏ／多結晶／金属のスタックに移して結合することを示す。スタックは、Ｍｏ基板７００と、多結晶シリコン薄膜７０２と、珪化金属７０４とを含む。シリコン・ウェーハ７０６の前面に金属がなく（代わりにハンドル・キャリア７０８が付いている）、またＭｏの蒸気圧が低くてシリコン内の拡散率が無視できるので、この実施の形態に係る結合プロセスは結合を強くするために比較的高い熱量を与えることができる。図７Ａ−７Ｃのプロセスは前面の材料を４５０℃という高いウェーハ処理温度に曝してよい。
【００３５】
図７Ｂは更に、シリコン・ウェーハ７０６を移した後でこれをキャリア７０８から離すことを示す。珪化物７０５はＭｏ／多結晶のスタックとシリコン・ウェーハ７０６との間に形成される。図７Ｃで、キャリア７０８を離した後、シリコン・ウェーハ７０６に結合されるＭｏ／多結晶／金属のスタックを処理して前面金属接点を形成する。次に、前にキャリア７０８が結合されていた表面に前面ソース金属７１０を形成する。更に、本発明の別の実施の形態では、不活性環境内で熱プロセスを行って酸化が起こるのを防ぐ。
次に、図７Ｃに示す結合物を小さく切って個々の半導体チップを形成する。垂直ＭＯＳＦＥＴを含む場合は、各チップはソース、ゲート、およびドレンを有してよい。チップは従来技術の実装プロセスにより実装してよい。
【００３６】
これまで多くの特定の実施の形態を図示して説明したが、本発明はこれらに限定されるものではない。例えば、半導体／金属のスタック内に追加の層を形成して界面結合を、または素子の電気的、機械的または他の特性を強くしてよい。本発明の範囲から逸れない限り、その他の代替、変更、同等物を用いてよく、また本発明の任意の実施の形態の任意の１つ以上の機能を、本発明の任意の他の実施の形態の任意の１つ以上の他の機能と組み合わせてよい。
【００３７】
また本発明の上に述べた実施の形態を、無線電話、パーソナル・コンピュータ、サーバ、テレビジョン・セット、ラジオなどを含む任意の適当な電気アセンブリに用いてよい。
上の説明は例示であって、制限するものではない。この開示を見れば、本発明の多くの変形が当業者に明らかになる。したがって、本発明の範囲は上の説明を参照して決定すべきではなく、以下のクレームならびにその全ての範囲または同等物を共に参照して決定すべきである。また、本発明の範囲から逸れない限り、任意の実施の形態の１つ以上の機能を任意の他の実施の形態の１つ以上の機能と組み合わせてよい。
【００３８】
「或る」または「その」などの用語は、特に別段の指示がない限り、「１つ以上」を意味するものとする。また、「上」、「下」などの語は図面に示されている機能を記述するのに用いており、本発明の実施の形態に係る半導体ダイ・パッケージを作りまたは用いるときに絶対位置を指しても指さなくてもよい。
上に述べた全ての特許、特許出願、出版物、および記述は全ての目的でその全体をここに援用する。従来技術と見なされるものはない。
【図面の簡単な説明】
【００３９】
【図１Ａ】本発明の或る実施の形態に係るパワーＭＯＳＦＥＴの断面図を示す。
【図１Ｂ】本発明の或る実施の形態に係るパワーＭＯＳＦＥＴの断面図を示す。
【図２Ａ】本発明の或る実施の形態に係る、シリコン・ウェーハと熱的に一致する、金属基板上に形成された中間層の簡単な断面図を示す。
【図２Ｂ】本発明の或る実施の形態に係る、一時的キャリアに接着されたシリコン・ウェーハの簡単な断面図を示す。
【図２Ｃ】本発明の或る実施の形態に係る、一時的キャリアと、金属ウェーハ上に形成された中間層に接着されたシリコン・ウェーハとの簡単な断面図を示す。
【図２Ｄ】本発明の或る実施の形態に係る、金属ウェーハ上に形成された中間層に接着されたシリコン・ウェーハの簡単な断面図を示す。
【図３】望ましい熱膨張係数の温度に対するグラフを示す。種々の金属の熱膨張係数も示す。
【図４】種々の金属について熱膨張係数および抵抗率の温度に対するグラフを示す。実線の曲線はシリコンと一致する係数である。
【図５Ａ】モリブデンのウェーハの曲がりの３次元プロットを示す。
【図５Ｂ】銅のウェーハの曲がりの３次元プロットを示す。
【図６Ａ】本発明の或る実施の形態に係る、モリブデン基板上に形成された多結晶シリコン層の簡単な断面図を示す。
【図６Ｂ】本発明の或る実施の形態に係る、多結晶／モリブデンのスタック上に形成された珪化金属層の簡単な断面図を示す。
【図６Ｃ】本発明の或る実施の形態に係る、珪化物／多結晶／モリブデンのスタックに結合された処理済のシリコン・ウェーハの簡単な断面図を示す。
【図７Ａ】本発明の或る実施の形態に係る、一時的キャリアに接着されたシリコン・ウェーハの簡単な断面図を示す。
【図７Ｂ】本発明の或る実施の形態に係る、金属／多結晶／モリブデンのスタックに移されたシリコン・ウェーハを示す。
【図７Ｃ】本発明の或る実施の形態に係る、珪化物層による多結晶／モリブデンのスタックに結合されたシリコン・ウェーハの簡単な断面図を示す。
【図１Ａ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図１Ｂ】
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【国際調査報告】
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