(57)【要約】【課題】信号対雑音歪み比（ＳＮＤＲ）を改善した広帯域トラックホールド回路を実現する。【解決手段】スイッチ素子（１０）および容量性保持素子（２０）を備えるトラックホールド回路（１）である。トラックホールド回路（１）は、スイッチ素子（１０）の入力端子の信号に基づいて制御電圧を生成し、トラックホールド回路（１）の追従段階で制御電圧をスイッチ素子（１０）に供給する追従電圧生成素子（３０）を備える。制御電圧は、スイッチ素子（１０）において、各追従段階について同じチャネル電荷を提供する。
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【特許請求の範囲】
【請求項１】
スイッチ素子（１０）と容量性保持素子（２０）とを備えるトラックホールド回路（１）であって、
前記スイッチ素子（１０）の入力端子の信号に基づいて制御電圧を生成し、追従段階で前記制御電圧を前記スイッチ素子（１０）に供給する追従電圧生成素子（３０）であって、前記スイッチ素子（１０）において、前記制御電圧が、各追従段階について同じチャネル電荷を提供する追従電圧生成素子（３０）を特徴とするトラックホールド回路（１）。
【請求項２】
前記スイッチ素子（１０）が、ゲート端子で前記制御電圧を受け取るように配置された第１のＭＯＳトランジスタ（１１）を含む請求項１に記載のトラックホールド回路（１）。
【請求項３】
前記追従電圧生成素子（３０）が、直流電流によってバイアスをかけられるように配置されたダイオード接続の第２のＭＯＳトランジスタ（３１）であって、前記ダイオード接続の第２のＭＯＳトランジスタ（３１）のソース端子が前記スイッチ素子（１０）の入力端子に接続される第２のＭＯＳトランジスタ（３１）を含む請求項２に記載のトラックホールド回路（１）。
【請求項４】
前記追従電圧生成素子（３０）が、ドレインおよびソース端子が短絡された第３のＭＯＳトランジスタ（３２）を含み、前記第３のＭＯＳトランジスタ（３２）が、保持段階で所定の電荷によって充電され、前記所定の電荷の所定の一部を前記第１のＭＯＳトランジスタ（１１）に再分配することによって追従段階で前記制御電圧を生成するように配置されている請求項２に記載のトラックホールド回路（１）。
【請求項５】
前記第１のＭＯＳトランジスタ（１１）がＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれかである請求項２に記載のトラックホールド回路（１）。
【請求項６】
前記第１のＭＯＳトランジスタ（１１）および前記第２のＭＯＳトランジスタ（３１）が両者ともＮＭＯＳトランジスタであるかまたは両者ともＰＭＯＳトランジスタであるかのいずれかである請求項３に記載のトラックホールド回路（１）。
【請求項７】
前記第１のＭＯＳトランジスタ（１１）および前記第３のＭＯＳトランジスタ（３２）が両者ともＮＭＯＳトランジスタであるかまたは両者ともＰＭＯＳトランジスタであるかのいずれかである請求項４に記載のトラックホールド回路（１）。
【請求項８】
前記トラックホールド回路（１）がさらに、前記スイッチ素子（１０）の入力端子に機能的に接続されたバッファ素子（８０）を含む請求項１〜７のいずれか一項に記載のトラックホールド回路（１）。
【請求項９】
前記バッファ素子（８０）が、ソースフォロワ構成で接続された少なくとも１つのＭＯＳトランジスタ（８１、８１ａ、８１ｂ、．．．、８１ｎ）を含む請求項８に記載のトラックホールド回路（１）。
【請求項１０】
前記少なくとも１つのＭＯＳトランジスタ（８１、８１ａ、８１ｂ、．．．、８１ｎ）の全てがＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれかである請求項９に記載のトラックホールド回路（１）。
【請求項１１】
前記少なくとも１つのＭＯＳトランジスタ（８１、８１ａ、８１ｂ、．．．、８１ｎ）の個々のＭＯＳトランジスタおよび前記少なくとも１つのＭＯＳトランジスタ（８１、８１ａ、８１ｂ、．．．、８１ｎ）の前記個々のＭＯＳトランジスタのバイアス電流を選択的にイネーブルにする、請求項９または１０に記載のトラックホールド回路（１）。
【請求項１２】
前記トラックホールド回路（１ｃ）が差動構造を有する請求項１〜１１のいずれか一項に記載のトラックホールド回路（１ｃ）。
【請求項１３】
請求項１〜１２のいずれか一項に記載のトラックホールド回路（１、１ｃ）を備えるアナログデジタル変換器。
【請求項１４】
請求項１〜１３のいずれか一項に記載のトラックホールド回路（１、１ｃ）を備える電子装置。
【請求項１５】
前記電子装置がモニタ、プロジェクタ、テレビ受像機、または無線送受信機である、請求項１４に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トラックホールド回路に関する。
【背景技術】
【０００２】
トラックホールド回路は、例えば、アナログデジタル変換器（ＡＤＣ）および、連続時間アナログ信号から離散時間アナログ信号を生成するためのフロントエンドインタフェースとしての離散時間アナログフィルタにおいて使用されている。トラックホールド回路の追従段階では、トラックホールド回路の出力は、理想的にはトラックホールド回路のアナログ入力信号に追随する。保持段階では、トラックホールド回路の出力は、理想的には保持段階開始時のトラックホールド回路のアナログ入力信号のレベルを一定に保持する。
【０００３】
一例として、ＶＧＡプロジェクタおよびＬＣＤモニタといったコンピュータディスプレイの既存のＡＤＣにおいて使用されるトラックホールド回路は、８ビットの有効解像度と２７０Ｍサンプル／秒のサンプルレートを得るのに十分な帯域幅と信号対雑音歪み比を提供することができる。将来、この要求は、１２ビット程度の有効解像度と４００Ｍサンプル／秒程度のサンプルレート、またはさらに高いものになり得る。既存のトラックホールド回路はこうした要求を満足するには不十分である。
【０００４】
トラックホールド回路は、スイッチ素子と共に実現してもよく、スイッチ素子は、スイッチ素子の第１の端子でトラックホールド回路の入力に接続し、スイッチ素子の第２の端子で容量性保持素子に接続する。容量性保持素子は、例えば並列プレートコンデンサでもよい。スイッチ素子は、例えばＮＭＯＳトランジスタのようなトランジスタでもよい。追従段階では、ＮＭＯＳトランジスタを導通状態に設定するためＮＭＯＳトランジスタのゲート端子に第１の電圧を印加してもよい。保持段階では、ＮＭＯＳトランジスタを非導通状態に設定するためＮＭＯＳトランジスタのゲート端子に第２の電圧を印加してもよい。この種のトラックホールド回路の利点は、簡素な実現が可能で、必要とする回路面積が比較的小さいことである。欠点は、例えば、スイッチ素子のオン抵抗とチャネル電荷が入力信号によって変化することである。これは、例えば、追従段階から保持段階への遷移においてスイッチ素子からのチャネル電荷の注入が非線形的になるため、トラックホールド回路の非線形的な動作を発生し、ひいては全体的な信号対雑音歪み比（ＳＮＤＲ）を劣化させる。すなわち、この種のトラックホールド回路は、上記で言及した高速かつ高解像度のビデオ適用業務といった、高いＳＮＤＲが要求される文脈では不十分なことがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、信号対雑音歪み比（ＳＮＤＲ）を改善した広帯域トラックホールド回路を提供することである。
【課題を解決するための手段】
【０００６】
第１の態様によれば、スイッチ素子と容量性保持素子とを備えるトラックホールド回路はさらに追従電圧生成素子を備える。追従電圧生成素子は、スイッチ素子の入力端子の信号に基づいて制御電圧を生成し、トラックホールド回路の追従段階で制御電圧をスイッチ素子に供給する。制御電圧は、スイッチ素子において、各追従段階について同じチャネル電荷を提供する。
【０００７】
スイッチ素子は、ゲート端子で制御電圧を受け取るように配置された第１のＭＯＳトランジスタを含んでもよい。第１のＭＯＳトランジスタは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタでもよい。
【０００８】
追従電圧生成素子は、直流電流によってバイアスをかけられるように配置されたダイオード接続の第２のＭＯＳトランジスタを含んでもよい。ダイオード接続の第２のＭＯＳトランジスタのソース端子はスイッチ素子の入力端子に接続してもよい。第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタは両者ともＮＭＯＳトランジスタであるかまたは両者ともＰＭＯＳトランジスタであるかのいずれかでよい。
【０００９】
追従電圧生成素子は、ドレインおよびソース端子が短絡された第３のＭＯＳトランジスタを含んでもよい。第３のＭＯＳトランジスタは、保持段階の間所定の電荷によって充電されるように配置してもよい。第３のＭＯＳトランジスタはさらに、上記所定の電荷の所定の一部を第１のＭＯＳトランジスタに再分配することによって、追従段階の間、制御電圧を生成するように配置してもよい。第１のＭＯＳトランジスタおよび第３のＭＯＳトランジスタは両者ともＮＭＯＳトランジスタであるかまたは両者ともＰＭＯＳトランジスタであるかのいずれかでよい。
【００１０】
トラックホールド回路はさらに、スイッチ素子の入力端子に機能的に接続されたバッファ素子を含んでもよい。
【００１１】
バッファ素子は、ソースフォロワ構成で接続された少なくとも１つのＭＯＳトランジスタを含んでもよい。この少なくとも１つのＭＯＳトランジスタの全てはＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれかでよい。
【００１２】
この少なくとも１つのＭＯＳトランジスタの個々のＭＯＳトランジスタおよびこの少なくとも１つのＭＯＳトランジスタの個々のＭＯＳトランジスタのバイアス電流は選択的にイネーブルにしてもよい。
【００１３】
トラックホールド回路は差動構造を有してもよい。
【００１４】
第２の態様によれば、アナログデジタル変換器はトラックホールド回路を備える。
【００１５】
第３の態様によれば、電子装置はトラックホールド回路を備える。電子装置は、モニタ、プロジェクタ、テレビ受像機、または無線送受信機でもよいが、それらに制限されない。
【００１６】
１つの利点は、スイッチ素子から容量性保持素子へのチャネル電荷注入がトラックホールド回路の出力における非線形誤差を生じないことである。それによって、トラックホールド回路の全体的な非線形性は比較的小さなものになり得る。さらなる利点は、スイッチ素子および容量性保持素子に追加する比較的小さな量のハードウェアのみによってＳＮＤＲの改善が得られることである。すなわち、回路面積および電力消費量に関するコストは比較的低いものになり得る。
【００１７】
また、ＳＮＤＲの改善が、少なくとも部分的には、例えばＮＭＯＳトランジスタまたはＰＭＯＳトランジスタといった、同じタイプの２つの構成要素間のしきい値電圧整合といった、整合に基づくものであることも有利である。整合すべき２つの構成要素を同じチップ上で実現し、例えばインターデジタル形配置を使用して互いに接近して配置することによって、良好な整合が得られる。
【００１８】
本発明のさらなる実施形態は従属請求項に記載する。
【００１９】
「備える」という用語は、本明細書中で使用される場合、言及した特徴、整数、ステップ、または構成要素の存在を規定するために使用されるが、１つ以上の他の特徴、整数、ステップ、構成要素またはそれらのグループの存在または追加を除外しないことを強調しておきたい。
【００２０】
本発明のさらなる目的、特徴および利点は、添付の図面を参照した本発明の以下の詳細な説明から明らかになるだろう。
【発明を実施するための最良の形態】
【００２１】
図１ａは、トラックホールド回路１のある実施形態を示す図である。この実施形態では、ＮＭＯＳトランジスタ１１によって具体化されたスイッチ素子１０が含まれる。ＮＭＯＳトランジスタ１１について、チャネル電荷の１次近似ＱCHは、ＷがＮＭＯＳトランジスタ１１のチャネル幅であり、ＬがＮＭＯＳトランジスタ１１のチャネル長であり、ＶGSがＮＭＯＳトランジスタ１１のゲート−ソース間電圧であり、ＶTがＮＭＯＳトランジスタ１１のしきい値電圧であり、ＣOXがＮＭＯＳトランジスタ１１の単位面積当たりのゲート酸化物の静電容量である時、次式で表される。
【００２２】
【数１】
2009527164.tif 000003
【００２３】
ＮＭＯＳトランジスタ１１のオン抵抗の１次近似は、μ0がＮＭＯＳトランジスタ１１の電子移動度である時、次式で表される。
【００２４】
【数２】
2009527164.tif 000004
【００２５】
トラックホールド回路１はさらに、追従電圧生成素子３０を備える。追従電圧生成素子３０は、スイッチ素子１０のしきい値電圧変化を追従し、追従段階でスイッチ素子１０のための制御電圧を生成するようにしてもよい。生成される制御電圧は、ＲONとＱCHとが追従段階の間一定であり、各追従段階について同じ値を有するようなものである。例えば、追従電圧生成素子３０が生成する制御電圧は、ＮＭＯＳトランジスタ１１の実効ゲート−ソース間電圧ＶEFF＝ＶGS−ＶTが追従段階の間一定であり、各追従段階について等しいようなものでよい。それによって、ＲONは追従段階の間一定となり各追従段階について等しくなる。すなわち、スイッチ素子１０は追従段階の間線形である。さらに、ＱCHは追従段階の間一定であり、各追従段階について等しい。
【００２６】
図１ａの実施形態では、追従電圧生成素子３０はＮＭＯＳトランジスタ３１を備える。ＮＭＯＳトランジスタ１１および３１のバルク端子（図示せず）はどちらも、接地のような共通ノードに接続されている。入力信号をトラックホールド回路１に供給するための電圧源４０はトラックホールド回路１のノード７０に接続されている。電圧源４０はトラックホールド回路の一部ではない。これはトラックホールド回路に関連して図１ａに含まれているに過ぎない。図１に示す実施形態では、ノード７０はトラックホールド回路１の入力ノードである。追従電圧生成素子３０のＮＭＯＳトランジスタ３１はダイオード接続であり、すなわち、そのドレイン端子に接続されたゲート端子を有する。ＮＭＯＳトランジスタ３１は、ＮＭＯＳトランジスタ３１のゲート端子とトラックホールド回路１の供給電圧（ＶDD）との間に接続された電流源５０によって生成された一定の直流電流Ｉbiasによってバイアスをかけられている。電流源５０は、例えば、バイアス電圧をそのゲート端子に印加した単一のＰＭＯＳトランジスタによって実現してもよい。代替的には、電流源５０は、例えば電流源５０の出力抵抗を増大するための、少なくとも１つのカスコードトランジスタを含んでもよい。ＮＭＯＳトランジスタ３１のソースノードとスイッチ素子１０の入力ノードとは、どちらもノード７０に接続されている。コンデンサとして具体化される容量性保持素子２０は、接地とスイッチ素子１０の出力ノード７１との間に接続されている。ノード７１は、トラックホールド回路の出力でもよい。第１の制御スイッチ６０は、ＮＭＯＳトランジスタ１１のゲート端子に接続されている。第１の制御スイッチ６０は、ＮＭＯＳトランジスタ１１のゲート端子を、保持段階の間は接地に、また追従段階の間は追従電圧生成素子３０の出力ノード７２に、選択的に接続するようになっている。
【００２７】
追従段階でのトラックホールド回路１の簡素化した概略回路図を図１ｂに示す。ＮＭＯＳトランジスタはダイオード接続であるので、これは飽和モードであり、その実効ゲート−ソース間電圧の１次近似は、次式によって与えられる。
【００２８】
【数３】
2009527164.tif 000005
【００２９】
ＮＭＯＳトランジスタ３１および１１は、どちらもノード７０に接続されているので、ほぼ同じしきい値電圧ＶTを有する。すなわち、この実施形態では、追従電圧生成素子３０はＮＭＯＳトランジスタ１１におけるしきい値電圧の変化を追従し、その際追従電圧生成素子３０におけるＮＭＯＳトランジスタ３１のしきい値電圧は、ＮＭＯＳトランジスタ１１のしきい値電圧にほぼ追随する。ＮＭＯＳトランジスタのしきい値電圧は通常、ＮＭＯＳトランジスタのバルク−ソース間電圧ＶBSに依存する。ＮＭＯＳトランジスタ１１のソース端子は、最も低い電位を有するノード７０および７１に接続される端子である。すなわち、ＮＭＯＳトランジスタ１１のどの端子がソース端子かは、トラックホールド回路１の動作の間変化することがある。しかし、追従段階では、ノード７０および７１の間の電圧降下は通常小さく、例えば数ｍＶ程度である。したがって、ＮＭＯＳトランジスタ１１および３１についてのバルク−ソース間電圧は、ＮＭＯＳトランジスタ１１のソース端子が、ノード７１に接続される端子である場合であってもほぼ等しい。
【００３０】
ＮＭＯＳトランジスタ１１および３１はほぼ同じしきい値電圧を有するので、追従段階ではやはりほぼ同じ値のＶEFFを有する。ＶEFFのこの値は、ノード７０に供給される入力信号にではなくバイアス電流Ｉbiasのみに依存する１次近似である。Ｉbiasは一定なので、ＮＭＯＳトランジスタ１１についてのＲONおよびＱCHはどちらも追従段階では一定である。さらに、ＮＭＯＳトランジスタ１１についてのＲONおよびＱCHはどちらも追従段階では同じ値を有する。「同じ」および「一定」という用語は、本明細書でＲONおよびＱCHを説明する際使用される場合、「厳密に同じ」または「厳密に一定」という意味だと解釈するべきではない。例えば、雑音、外部干渉、および急速に変化する信号のため、ＶEFFは本出願で説明する実施形態において変動することがある。この結果ＱCHおよびＲONの対応する変動が生じる。変動の定量的な値は、例えば異なる用途、動作環境、および製造工程の間で変化することがある。
【００３１】
保持段階でのトラックホールド回路１の簡素化した概略回路図を図１ｃに示す。ＮＭＯＳトランジスタ１１のゲート端子は接地に接続されている。したがって、これは非導通状態である。すなわち、ノード７１の電圧は一定に保持され、容量性保持素子２０に蓄積された電荷によって与えられる。追従段階と保持段階との間の遷移において、ＮＭＯＳトランジスタ１１からのチャネル電荷の一部は容量性保持素子２０に注入され、ノード７１の電圧の値を変化させる。注入される電荷はほぼＱCH／２である。ＱCHは一定で全ての追従段階について等しいので、注入される電荷は直流オフセット誤差に貢献するのみで非線形誤差には貢献しないので、このことは利点である。
【００３２】
図１ａ〜１ｃに例示するトラックホールド回路１について、入力信号を供給する電圧源４０は、電圧源４０が生成する電圧を実質上変化させずに電流源５０が生成する電流Ｉbiasをシンクするようになっている必要がある。すなわち、図１ａ〜１ｃに例示するトラックホールド回路１は、入力信号を供給する電圧源４０が低い出力インピーダンスを有する時適用可能である。電圧源４０の出力インピーダンスと無関係に入力信号を供給する電圧源４０に適用可能なトラックホールド回路１の実施形態を図２に例示する。
【００３３】
図１ａと図２とのトラックホールド回路１の間の違いは、図２では、ＰＭＯＳトランジスタ８１として具体化されるバッファ素子８０が含まれ、トラックホールド回路１の入力インピーダンスを増大している点である。ＰＭＯＳトランジスタ８１のソース端子はノード７０に接続されている。ＰＭＯＳトランジスタ８１のドレイン端子は接地に接続されている。ＰＭＯＳトランジスタ８１のゲート端子はトラックホールド回路１のノード７３に接続されている。図２では、ノード７３は、トラックホールド回路１の入力ノードである。
【００３４】
ＣＭＯＳ製造工程によっては、ＰＭＯＳトランジスタは個別のウェルで製造してもよく、一方ＮＭＯＳトランジスタは共通の基板で製造する。こうした製造工程では、図２に示すように、ＰＭＯＳトランジスタ８１のバルク端子は、ＰＭＯＳトランジスタ８１のソース端子に接続してもよい。そのようにすることで、ＰＭＯＳトランジスタ８１のソース−バルク間電圧が一定になり、その結果、ＰＭＯＳトランジスタ８１のしきい値電圧が一定になる。一方、この結果、ＰＭＯＳトランジスタ８１は、電流源５０およびＮＭＯＳトランジスタ３１と組み合わされて高度に線形のソースフォロワ回路を構成する。電圧源４０の出力インピーダンスに対する要求を緩和することに加えて、バッファ素子８０を含むことによって、追従段階で電圧源４０から引き出される信号電流または交流電流の量が減少することがある。このため、電圧源４０の非線形性が抑圧されるので、全体的な線形性のさらなる改善が得られる。
【００３５】
図３ａは、図２のトラックホールド回路１のさらに詳細な実施形態の概略的回路図を示すが、ここでは電流源５０と第１の制御スイッチ６０とはＭＯＳトランジスタによって実現されている。電流源５０は単一のＰＭＯＳトランジスタ５１によって実現されている。ＰＭＯＳトランジスタのソース端子は供給電圧に接続されている。ＰＭＯＳトランジスタ５１のドレイン端子はノード７２に接続されている。直流バイアス電圧Ｖbiasは、ＰＭＯＳトランジスタ５１のゲート端子に供給されている。第１の制御スイッチ６０はＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６２によって実現されている。ＰＭＯＳトランジスタ６１は、ＮＭＯＳトランジスタ１１のゲート端子とノード７２との間に機能的に接続されている。ＮＭＯＳトランジスタ６２は、ＮＭＯＳトランジスタ１１のゲート端子と接地との間に機能的に接続されている。制御信号電圧Ｖ61は、ＰＭＯＳトランジスタ６１のゲート端子に供給される。別の制御信号電圧Ｖ62は、ＮＭＯＳトランジスタ６２のゲート端子に供給される。
【００３６】
第１の制御スイッチ６０を制御するために使用され得る制御信号電圧Ｖ61およびＶ62の波形の例を図３ｂに示す。追従段階は、Ｖ61を、ＰＭＯＳトランジスタ６１が導通状態になるような第１の値に設定することによって開始される。その結果、ＮＭＯＳトランジスタのゲート端子はノード７２に接続され、そこでは追従電圧生成素子が生成する制御電圧が供給される。図３ｂの例では、第１の値は０Ｖであるが、ＰＭＯＳトランジスタ６１が導通状態になるような他の値を使用してもよい。保持段階では、Ｖ61は、ＰＭＯＳトランジスタ６１が非導通状態になるような第２の値に設定する。図３Ｂの例では、第２の値は供給電圧（ＶDD）に等しいが、ＰＭＯＳトランジスタ６１が非導通状態になるような他の値を使用してもよい。
【００３７】
追従段階では、Ｖ62は、ＮＭＯＳトランジスタ６２が非導通状態になるような第１の値に設定する。図３ｂの例では、第１の値は０Ｖであるが、ＮＭＯＳトランジスタ６２が非導通状態になるような他の値を使用してもよい。保持段階は、Ｖ62を、ＮＭＯＳトランジスタ６２が導通状態になるような第２の値に設定することによって開始される。その結果、ＮＭＯＳトランジスタ１１のゲートは接地され、ＮＭＯＳトランジスタは非導通状態に設定される。図３ｂの例では、第２の値は供給電圧（ＶDD）に等しいが、ＮＭＯＳトランジスタ６２が導通状態になるような他の値を使用してもよい。
【００３８】
追従電圧生成素子３０およびバッファ素子８０によって提供されるもの以外の、電流源５０と接地との間の直通路を有するのを避けるため、Ｖ61およびＶ62の波形は、ＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６２が決して同時に導通状態にならないように選択してもよい。したがって、追従段階と保持段階との間の遷移において、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２とのどちらも導通状態にない期間が存在する。ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２とを同時に導通状態にすると、ノード７２で生成される追従電圧とノード７０の電圧とに望ましくない過渡現象が発生し、トラックホールド回路１の性能を劣化させることがある。
【００３９】
図２のトラックホールド回路の代替実施形態の概略的回路図を図３ｃに示す。この実施形態では、電流源５０は、電圧ＶbiasによってバイアスをかけられたＰＭＯＳトランジスタ５１によって実現されているが、これはＰＭＯＳトランジスタ５２と直列に接続されており、ＰＭＯＳトランジスタ５２は一方で追従電圧生成素子３０に接続されている。ＰＭＯＳトランジスタ５２は、電圧Ｖcascをそのゲート端子に印加することによってバイアスをかけられている。ＰＭＯＳトランジスタ５２は、カスコードトランジスタとして機能するようになっていて、図３ａの実施形態と比較して電流源５０の出力抵抗を増大している。これは、例えば電圧源４０が供給する入力信号の変化による電流Ｉbiasの変化を低減することがあるため、トラックホールド回路１の全体的な線形性をさらに改善することがある。
【００４０】
トラックホールド回路１の代替実施形態を、図４ａの概略的回路図によって例示する。この実施形態では、電流源５０は、供給電圧とバッファ素子８０のＰＭＯＳトランジスタ８１のドレイン端子との間に接続されている。追従電圧生成素子３０は、そのドレインおよびソース端子を短絡しノード７０に接続したＮＭＯＳトランジスタ３２を含む。ＮＭＯＳトランジスタ１１および３２のバルク端子（図示せず）は、接地のような共通ノードに接続されている。ＮＭＯＳトランジスタ１１および３２はほぼ同じしきい値電圧を有する。すなわち、この実施形態では、追従電圧生成素子３０は、追従電圧生成素子３０中のＮＭＯＳトランジスタ３２のしきい値電圧が、ＮＭＯＳトランジスタ１１のしきい値電圧にほぼ追随するように、ＮＭＯＳトランジスタ１１のしきい値電圧変化を追従する。ある実施形態では、ＮＭＯＳトランジスタ３２は、ＮＭＯＳトランジスタ１１と同じ幅および同じ長さを有する。追従電圧生成素子はさらに、第２の制御スイッチ３３および第３の制御スイッチ３４を含む。第２の制御スイッチ３３は、ＮＭＯＳトランジスタ３２のゲート端子を、供給電圧ＶDDのような第１の固定電圧、またはノード７２のいずれかに選択的に接続するようになっている。第３の制御スイッチ３４は、制御スイッチ３４が閉じた時、ＮＭＯＳトランジスタ３２のドレインおよびソース端子を、接地のような第２の固定電圧に接続するようになっている。
【００４１】
保持段階の図４ａの実施形態の簡素化した概略的回路図を図４ｂに示す。第３の制御スイッチ制御３４は閉じている。第２の制御スイッチ３３は、ＮＭＯＳトランジスタ３２のゲート端子を第１の固定電圧に接続している。ＮＭＯＳトランジスタ３２はコンデンサとして機能し、保持段階の間チャネル電荷ＱAを蓄積している。ＮＭＯＳトランジスタは２つの固定電圧の間に接続されているので、ＱAは全ての保持段階について同じである。第１の制御スイッチ６０は、ＮＭＯＳトランジスタ１１のゲート端子を以前のように接地に接続している。
【００４２】
追従段階の図４ａの実施形態の簡素化した概略的回路図を図４ｃに示す。第３の制御スイッチ３４は開いている。第２の制御スイッチ３３と第１の制御スイッチ６０とはそれぞれ、ＮＭＯＳトランジスタ３２および１１のゲート端子をノード７２に接続する。そのため、ＮＭＯＳトランジスタ３２および１１は同じ幅、同じ長さ、およびほぼ同じしきい値電圧を有し、チャネル電荷ＱAは、ＮＭＯＳトランジスタ３２および１１が各々ＱA／２のチャネル電荷を与えられるように分配される。すなわち、ノード７２で生成される制御電圧は、ＮＭＯＳトランジスタ１１のチャネル電荷ＱCH＝ＱA／２が追従段階の間は一定であり、全ての追従段階について同じであるようなものである。その結果、ＮＭＯＳトランジスタ１１のオン抵抗ＲONも追従段階の間、一定になり、全ての追従段階について同じになる。
【００４３】
代替実施形態では、ＮＭＯＳトランジスタ１１および３２は不均等な大きさでもよい。そして、追従段階では、ＱA／２と異なる電荷ＱAの一部がＮＭＯＳトランジスタ１１に再分配される。この電荷ＱAの一部は追従段階の間、一定であり、全ての追従段階について同じである。その結果、ＮＭＯＳトランジスタ１１のオン抵抗ＲONもやはり追従段階の間、一定となり、全ての追従段階について同じになる。
【００４４】
第１の制御スイッチ６０は図３ａおよび図３ｃの実施形態の場合のように実現してもよく、例えば、図３ｂに示すもののような電圧波形によって制御してもよい。第２の制御スイッチ３３および第３の制御スイッチ制御３４は図４ｄの例示にしたがって実現してもよいが、図４ｄは、図４ａに示すトラックホールド回路１の実施形態で使用し得る追従電圧生成素子３０の実施形態のより詳細な概略的回路図を示すものである。この実施形態では、第２の制御スイッチ３３は２つのＰＭＯＳトランジスタ３５および３６によって実現されている。ＰＭＯＳトランジスタ３５はそのソース端子が供給電圧に接続され、そのドレイン端子がＮＭＯＳトランジスタ３２のゲート端子に接続されている。制御電圧Ｖ35は、ＰＭＯＳトランジスタ３５の動作を制御するため、ＰＭＯＳトランジスタ３５のゲート端子に供給される。ＰＭＯＳトランジスタ３６は、そのソース端子がＮＭＯＳトランジスタ３２のゲート端子に接続され、そのドレイン端子がノード７２に接続されている。制御電圧Ｖ36は、ＰＭＯＳトランジスタ３６の動作を制御するため、ＰＭＯＳトランジスタ３６のゲート端子に供給される。
【００４５】
保持段階では、Ｖ35は、ＰＭＯＳトランジスタ３５が導通状態になるような第１の値に設定してもよい。第１の値は、例えば０Ｖでもよい。追従段階では、Ｖ35は、ＰＭＯＳトランジスタ３５が非導通状態になるような第２の値に設定してもよい。第２の値は、例えばＶDDでもよい。
【００４６】
保持段階では、Ｖ36は、ＰＭＯＳトランジスタ３６が非導通状態になるような第１の値に設定してもよい。第１の値は、例えばＶDDでもよい。追従段階では、Ｖ36は、ＰＭＯＳトランジスタ３６が導通状態になるような第２の値に設定してもよい。第２の値は、例えば０Ｖでもよい。追従段階と保持段階との間の遷移において、Ｖ35およびＶ36の波形は、ＰＭＯＳトランジスタ３５および３６が決して同時に導通状態にならないようなものであるべきである。
【００４７】
図４ｄの実施形態では、第３の制御スイッチ制御３４はＮＭＯＳトランジスタ３７によって実現されている。ＮＭＯＳトランジスタ３７はそのソース端子が接地に接続され、そのドレイン端子がノード７０に接続されている。制御電圧Ｖ37は、ＮＭＯＳトランジスタ３７の動作を制御するため、ＮＭＯＳトランジスタ３７のゲート端子に供給される。保持段階では、制御電圧Ｖ37は、ＮＭＯＳトランジスタ３７が導通状態になるような第１の値に設定してもよい。第１の値は、例えばＶDDでもよい。追従段階では、制御電圧Ｖ37は、ＮＭＯＳトランジスタ３７が非導通状態になるような第２の値に設定してもよい。第２の値は、たとえば０Ｖでもよい。追従段階と保持段階との間の遷移では、制御電圧Ｖ37の波形は、ＮＭＯＳトランジスタ３７が追従段階では決して導通状態にならないようなものであるべきである。
【００４８】
図５は、図４ａの実施形態に対する代替実施形態の回路図を示す。図５および図４ａの実施形態の間の違いは、図５では、ＮＭＯＳトランジスタ３２の短絡したドレインおよびソース端子が制御スイッチ３８に接続されるが、図４ａでは、ＮＭＯＳトランジスタ３２の短絡したドレインおよびソース端子が直接ノード７０に接続されることである。制御スイッチ３８は、保持段階では、ＮＭＯＳトランジスタ３２の短絡したドレインおよびソース端子を、接地のような固定電圧に接続するように配置してもよい。制御スイッチ３８はさらに、追従段階では、ＮＭＯＳトランジスタ３２の短絡したドレインおよびソース端子をノード７０に接続するように配置してもよい。図５および図４ａの実施形態の間のさらなる違いは、図４ａの制御スイッチ３４は図５の実施形態では省略してもよいことである。
【００４９】
図５に示すトラックホールド回路１の実施形態は、図４ａの実施形態と同様に動作してもよい。保持段階では、制御スイッチ３３は、ＮＭＯＳトランジスタ３２のゲート端子をＶDDのような第１の固定電圧に接続するように設定してもよく、制御スイッチ３８は、ＮＭＯＳトランジスタ３２の短絡したドレインおよびソース端子を接地のような第２の固定電圧に接続するように設定してもよい。それによって、ＮＭＯＳトランジスタ３２は、保持段階で所定の電荷によって充電してもよい。制御スイッチ６０は、ＮＭＯＳトランジスタ１１のゲート端子を接地に接続するように設定してもよい。
【００５０】
追従段階では、制御スイッチ３３は、ＮＭＯＳトランジスタ３２のゲート端子をノード７２に接続するように設定してもよく、制御スイッチ３８は、ＮＭＯＳトランジスタ３２の短絡したドレインおよびソース端子をノード７０に接続するように設定してもよい。制御スイッチ６０は、ＮＭＯＳトランジスタ１１のゲート端子をノード７２に接続するように設定してもよい。それによって、保持段階でＮＭＯＳトランジスタ３２に蓄積された所定の電荷の一部を追従段階でＮＭＯＳトランジスタ１１に再分配してもよい。図４ａの実施形態の場合と同様に、所定の電荷のこの一部は追従段階の間は一定であり、全ての追従段階について同じである。その結果、ＮＭＯＳトランジスタ１１のオン抵抗ＲONもやはり追従段階の間一定となり、全ての追従段階について同じになる。
【００５１】
図４ａおよび図５の実施形態に対する代替実施形態では、バッファ素子８０および電流源５０を省略してもよく、入力信号をトラックホールド回路１に供給するための電圧源４０をノード７０に接続してもよい。
【００５２】
これまで提示されたトラックホールド回路１の実施形態はシングルエンド型のトラックホールド回路である。図６は、差動型のトラックホールド回路１ｃの実施形態の構成図を示す。これは、第１のシングルエンド型トラックホールド回路１ａと第２のシングルエンド型トラックホールド回路１ｂとを備えている。差動電圧源４０ａは、差動入力信号を差動トラックホールド回路１ｃに供給するため差動トラックホールド回路１ｃに機能的に接続されている。差動電圧源４０ａは差動トラックホールド回路１ｃの一部ではない。これは差動トラックホールド回路１ｃに関連して図５に含まれている。シングルエンドトラックホールド回路１ａおよび１ｂは同一の設計を有してもよく、各々、例えば上記で説明したいずれかの実施形態に係る追従電圧生成素子３０およびスイッチ素子１０を含んでもよい。シングルエンド型トラックホールド回路１ａおよび１ｂはそれぞれ関連する出力ノード７１ａおよび７１ｂを有し、共に差動トラックホールド回路１ｃの差動出力を構成する。追従電圧生成素子３０の使用によって、追従段階から保持段階への遷移においてスイッチ素子１０から注入されるチャネル電荷は２つのシングルエンド型トラックホールド回路１ａおよび１ｂについて同じになる。したがって、チャネル電荷注入の結果差動出力内で打ち消される純粋な同相モード誤差が生じる。代わりに既知のトラックホールド回路を差動設定で使用した場合、チャネル電荷注入は、差動出力の分岐間で異なり打ち消しが部分的なものに留まることがある。
【００５３】
トラックホールド回路１にバッファ素子８０が含まれる提示された実施形態では、以下説明するように、トラックホールド回路の柔軟性を増大することが可能である。スイッチ素子１０および容量性保持素子２０は負荷をバッファ素子８０に提供する。その負荷と、バッファ素子８０の相互コンダクタンスｇmによってトラックホールド回路１の帯域幅を決定してもよい。相互コンダクタンスｇmを増大することによってトラックホールド回路１の帯域幅を増大することができる。相互コンダクタンスｇmは、以下いくつかの実施形態の例によって説明するように、例えばバッファ素子８０の乗数を増大することによって増大してもよい。
【００５４】
図７ａは、トラックホールド回路１の代替実施形態の概略的回路図である。この実施形態では、追従電圧生成素子３０は図２の実施形態と同様に実現されている。図７ａでは、バッファ素子８０は、複数のＰＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎを備える。複数のＰＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎの各々のドレイン端子には、イネーブルスイッチ８２ａ、８２ｂ、．．．、８２ｎが接続されている。ＰＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎは等しい大きさでもよい。イネーブルスイッチ８２ａ、８２ｂ、．．．、８２ｎはＮＭＯＳトランジスタによって実現してもよい。トラックホールド回路１はさらに、複数の電流源５０ａ、５０ｂ、．．．、５０ｎ、複数のダイオード接続ＮＭＯＳトランジスタ３１ａ、３１ｂ、．．．、３１ｎ、および複数のイネーブルスイッチ５１ａ、５１ｂ、．．．、５１ｎを備える。イネーブルスイッチ５１ａ、５１ｂ、．．．、５１ｎは、例えばＰＭＯＳトランジスタによって実現してもよい。ＰＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎが等しい大きさである実施形態では、電流源５０ａ、５０ｂ、．．．、５０ｎは全て同じ電流を生成するようにしてもよく、ダイオード接続ＮＭＯＳトランジスタ３１ａ、３１ｂ、．．．、３１ｎも等しい大きさにしてもよい。代替実施形態では、ＰＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎの一部または全部を等しくない大きさにしてもよい。こうした実施形態では、電流源５０ａ、５０ｂ、．．．、５０ｎおよびダイオード接続ＮＭＯＳトランジスタ３１ａ、３１ｂ、．．．、３１ｎは相応する大きさとしてもよい。例えば、ＰＭＯＳトランジスタ８１ａの幅対長さ比（Ｗ／Ｌ）がＰＭＯＳトランジスタ８１ａの幅対長さ比のＫ倍大きい場合（Ｋは実数）、電流源５０ｂは、電流源５０ａが生成する電流よりＫ倍大きい電流を生成するようにしてもよく、ダイオード接続ＮＭＯＳトランジスタ３１ｂには、ダイオード接続ＮＭＯＳトランジスタ３１ａの幅対長さ比よりＫ倍大きい幅対長さ比を与えてもよい、等である。
【００５５】
電流源５０ａはイネーブルスイッチ５１ａと直列に接続してもよく、イネーブルスイッチ５１ａは一方で、ダイオード接続ＮＭＯＳトランジスタ３１ａを介してＰＭＯＳトランジスタ８１ａのソース端子に接続してもよい。さらに、電流源５０ｂはイネーブルスイッチ５１ｂと直列に接続してもよく、イネーブルスイッチ５１ｂは一方で、ダイオード接続ＮＭＯＳトランジスタ３１ｂを介してＰＭＯＳトランジスタ８１ｂのソース端子に接続してもよい、等である。ＰＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎのソース端子は全てノード７０に接続してもよい。ＰＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎのゲート端子は全てトラックホールド回路１の入力ノード７３に接続してもよい。図７ａの実施形態では、ＮＭＯＳトランジスタ３１ｎのゲート端子はノード７２に接続されている。代替実施形態では、ＮＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎのゲート端子は全てノード７２に接続してもよい。さらなる代替実施形態では、ＮＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎの一部のゲート端子は全てノード７２に接続してもよい。
【００５６】
ある実施形態では、イネーブルスイッチ５１ａ、５１ｂ、．．．、５１ｎおよび８２ａ、８２ｂ、．．．、８２ｎは、イネーブルスイッチ８２ａが閉じている場合かつその場合のみイネーブルスイッチ５１ａが閉じ、イネーブルスイッチ８２ｂが閉じている場合かつその場合のみイネーブルスイッチ５１ｂが閉じる、等というように制御される。トラックホールド回路１は、例えば、より大きな帯域幅が望ましい場合、より多くのイネーブルスイッチ５１ａ、５１ｂ、．．．、５１ｎおよび８２ａ、８２ｂ、．．．、８２ｎを閉じることによってそれが得られるという点で柔軟である。そのようにすることによって、バッファ素子８０の全体的なｇmが増大する。帯域幅の増大は電力消費量が増大するコストに帰結する。他方、電力消費量の低下が望ましい場合、それはより多くのイネーブルスイッチ５１ａ、５１ｂ、．．．、５１ｎおよび８２ａ、８２ｂ、．．．、８２ｎを開くことによって得られる。電力消費量の低下は帯域幅が縮小するコストに帰結する。
【００５７】
トラックホールド回路１の柔軟性は、例えば、異なる設定で異なる帯域幅が必要になる適用業務で有利である。こうした適用業務の一例は、ＶＧＡプロジェクタまたはＬＣＤモニタといったコンピュータディスプレイのＡＤＣでトラックホールド回路を使用する場合である。画面解像度と更新速度が異なれば、トラックホールド回路１に対して異なる帯域幅の要求が設定される。トラックホールド回路１の帯域幅が帯域幅要求を満足する一方で過度に大きな帯域幅を有さないようにトラックホールド回路１を設定することによって、その適用業務での最高の帯域幅要求を満足する帯域幅に固定した設計のトラックホールド回路を使用するのと比較して、電力の節約が達成できる。
【００５８】
電力消費量および帯域幅の柔軟性を獲得するため、図７ａに示す以外の解決策を使用してもよい。例えば、イネーブルスイッチ５１ａ、５１ｂ、．．．、５１ｎを、電流源５０ａ、５０ｂ、．．．、５０ｎと供給電圧との間に配置してもよい。代替的には、イネーブルスイッチ５１ａ、５１ｂ、．．．、５１ｎは除去してもよく、代わりに各電流源５０ａ、５０ｂ、．．．、５０ｎのバイアス電圧を制御することによって電流源５０ａ、５０ｂ、．．．、５０ｎをオンオフ切り換えしてもよい。さらに、例えば回路面積を節約するため、ゲート端子がノード７２に接続されていないダイオード接続ＮＭＯＳトランジスタ３１ａ、３１ｂ、．．．、３１ｎを省略してもよい。
【００５９】
帯域幅および電力消費量の柔軟性を備えたトラックホールド回路１のさらなる代替実施形態の概略的回路図を図７ｂに示す。この実施形態では、追従電圧生成素子３０は図４ａの実施形態と同様に実現されている。イネーブルスイッチ５１ａ、５１ｂ、．．．、５１ｎおよび８２ａ、８２ｂ、．．．、８２ｎは、図７ａの実施形態の文脈で上記で説明したように制御してもよい。図７ａの文脈で説明したような回路構造の変化は、図７ｂのトラックホールド回路１の実施形態に適用してもよい。
【００６０】
図７ｂに示すＰＭＯＳトランジスタ８１ａ、８１ｂ、．．．、８１ｎは、イネーブルスイッチ５１ａ、５１ｂ、．．．、５１ｎ、８２ａ、８２ｂ、．．．、８２ｎおよび電流源５０ａ、５０ｂ、．．．、５０ｎと共に、トラックホールド回路１のための柔軟な入力バッファ増幅器を形成する。こうした柔軟な入力バッファ増幅器は、電力消費量および帯域幅の柔軟性を獲得するため、上記の実施形態で説明した以外のトラックホールド回路で使用してもよい。
【００６１】
これまで説明した実施形態では、スイッチ素子１０はＮＭＯＳトランジスタ１１として具体化されていた。代替実施形態では、スイッチ素子１０はＰＭＯＳトランジスタとして具体化してもよい。これには、ＮＭＯＳトランジスタをＰＭＯＳトランジスタによって置き換えまたその逆の置き換えを行い、接地およびＶDDへの接続を交換するといった、トラックホールド回路１の修正が必要になることがある。具体的には、スイッチ素子１０でＰＭＯＳトランジスタを使用する場合、上記で説明した実施形態の追従電圧生成素子３０で使用されていたＮＭＯＳトランジスタ３１および３２は、ＰＭＯＳトランジスタによって置き換えるべきである。こうした修正は当業者には明らかであろう。多数のカスコードトランジスタまたはバイポーラ接合トランジスタ（ＢＪＴ）によって電流源を実現する、および／またはバッファ素子８０においてＢＪＴを使用する、といった他の修正も、本発明の範囲から離れることなく可能である。
【００６２】
上記で説明した実施形態の利点は、スイッチ素子１０および容量性保持素子２０に追加する比較的小さな量のハードウェアのみによって信号対雑音歪み比（ＳＮＤＲ）の改善が得られることである。すなわち、回路面積および電力消費量に関するコストは低いものになり得る。さらなる利点は、ＳＮＤＲの改善が、少なくとも部分的には、例えばＮＭＯＳトランジスタ１１および３１（図１ａ〜１ｃ、２、３ａ、３ｃおよび６ａ）またはＮＭＯＳトランジスタ１１および３２（図４ａ〜４ｃおよび６ｂ）といった同じタイプの２つの構成要素間のしきい値電圧整合といった整合に基づくことである。整合すべき２つの構成要素の回路パラメータは、例えば個々のチップ間および経時的に（例えば温度変化および経年変化によって）変化することがある。しかし、整合すべき２つの構成要素を同じチップ上で実現し、例えばインターデジタル形配置を使用して互いに接近して配置するならば、良好な整合が得られる。
【００６３】
トラックホールド回路１はＡＤＣに包含されてもよい。ＡＤＣは、時間インターリーブＡＤＣ、逐次近似ＡＤＣ、並列逐次近似ＡＤＣ、フラッシュＡＤＣ、またはパイプラインＡＤＣのいずれかでもよいが、それらに制限されない。トラックホールド回路１は集積回路に包含されてもよい。さらに、トラックホールド回路は電子装置に包含されてもよい。電子装置は、ＶＧＡモニタ、プロジェクタ、テレビ受像機といったモニタ、または無線送受信機でもよいが、それらに制限されない。
【００６４】
以上、個々の実施形態を参照して本発明を説明した。しかし、上記で説明したもの以外の実施形態も本発明の範囲内で可能である。本発明の様々な特徴およびステップを説明した以外のものに結合してもよい。本発明の範囲は添付の請求項によってのみ制限される。
【図面の簡単な説明】
【００６５】
【図１ａ】ある実施形態によるトラックホールド回路の概略的回路図である。
【図１ｂ】追従段階の図１ａのトラックホールド回路の簡素化した概略的回路図である。
【図１ｃ】保持段階の図１ａのトラックホールド回路の簡素化した概略的回路図である。
【図２】別の実施形態によるトラックホールド回路の概略的回路図である。
【図３ａ】別の実施形態によるトラックホールド回路の概略的回路図である。
【図３ｂ】別の実施形態による図３ａのトラックホールド回路を制御するための波形の例を示す図である。
【図３ｃ】別の実施形態によるトラックホールド回路の概略的回路図である。
【図４ａ】別の実施形態によるトラックホールド回路の概略回路的図である。
【図４ｂ】追従段階の図４ａのトラックホールド回路の簡素化した概略回路的図である。
【図４ｃ】保持段階の図４ａのトラックホールド回路の簡素化した概略回路的図である。
【図４ｄ】図４ａのトラックホールド回路のための追従電圧生成素子のある実施形態の概略的回路図である。
【図５】別の実施形態によるトラックホールド回路の概略的回路図である。
【図６】ある実施形態による差動トラックホールド回路の構成図である。
【図７ａ】ある実施形態によるトラックホールド回路の概略的回路図である。
【図７ｂ】ある実施形態によるトラックホールド回路の概略的回路図である。
【図１ａ】
2009527164.tif 000006
【図１ｂ】
2009527164.tif 000007
【図１ｃ】
2009527164.tif 000008
【図２】
2009527164.tif 000009
【図３ａ】
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【図３ｂ】
2009527164.tif 000011
【図３ｃ】
2009527164.tif 000012
【図４ａ】
2009527164.tif 000013
【図４ｂ】
2009527164.tif 000014
【図４ｃ】
2009527164.tif 000015
【図４ｄ】
2009527164.tif 000016
【図５】
2009527164.tif 000017
【図６】
2009527164.tif 000018
【図７ａ】
2009527164.tif 000019
【図７ｂ】
2009527164.tif 000020
【手続補正書】
【提出日】平成19年12月14日(2007.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トラックホールド回路（１）であって、
スイッチ素子（１０）と、
容量性保持素子（２０）と、
制御電圧を生成し、追従段階で前記制御電圧を前記スイッチ素子（１０）に供給する追従電圧生成素子（３０）と、を備え、
前記スイッチ素子（１０）が、そのゲート端子で前記制御電圧を受け取るように配置された第１のＭＯＳトランジスタ（１１）を備えるトラックホールド回路において、
前記追従電圧生成素子（３０）が、直流電流によってバイアスをかけられるように配置されたダイオード接続の第２のＭＯＳトランジスタ（３１）を備え、前記ダイオード接続の第２のＭＯＳトランジスタ（３１）のソース端子が前記スイッチ素子（１０）の入力端子に接続され、前記ダイオード接続の第２のＭＯＳトランジスタ（３１）がゲート端子で前記制御電圧を生成するように配置されていることを特徴とするトラックホールド回路（１）。
【請求項２】
前記第１のＭＯＳトランジスタ（１１）および前記第２のＭＯＳトランジスタ（３１）が両者ともＮＭＯＳトランジスタである請求項１に記載のトラックホールド回路（１）。
【請求項３】
前記第１のＭＯＳトランジスタ（１１）および前記第２のＭＯＳトランジスタ（３１）が両者ともＰＭＯＳトランジスタである請求項１に記載のトラックホールド回路（１）。
【請求項４】
前記トラックホールド回路（１）がさらに、バッファ素子（８０）の出力端子によって、前記スイッチ素子（１０）の入力端子に機能的に接続された前記バッファ素子（８０）を含む請求項１〜３のいずれか一項に記載のトラックホールド回路（１）。
【請求項５】
前記バッファ素子（８０）が、ソースフォロワ構成で接続された少なくとも１つのＭＯＳトランジスタ（８１、８１ａ、８１ｂ、．．．、８１ｎ）を含む請求項４に記載のトラックホールド回路（１）。
【請求項６】
前記少なくとも１つのＭＯＳトランジスタ（８１、８１ａ、８１ｂ、．．．、８１ｎ）の全てがＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれかである請求項５に記載のトラックホールド回路（１）。
【請求項７】
前記少なくとも１つのＭＯＳトランジスタ（８１、８１ａ、８１ｂ、．．．、８１ｎ）の個々のＭＯＳトランジスタおよび前記少なくとも１つのＭＯＳトランジスタ（８１、８１ａ、８１ｂ、．．．、８１ｎ）の前記個々のＭＯＳトランジスタのバイアス電流を選択的にイネーブルする請求項５または６に記載のトラックホールド回路（１）。
【請求項８】
前記トラックホールド回路（１ｃ）が差動構造を有する請求項１〜７のいずれか一項に記載のトラックホールド回路（１ｃ）。
【請求項９】
請求項１〜８のいずれか一項に記載のトラックホールド回路（１、１ｃ）を備えるアナログデジタル変換器。
【請求項１０】
請求項１〜８のいずれか一項に記載のトラックホールド回路（１、１ｃ）を備える電子装置。
【請求項１１】
前記電子装置がモニタ、プロジェクタ、テレビ受像機、または無線送受信機である請求項１０に記載の電子装置。
【国際調査報告】
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