(57)【要約】  本発明は、基板（１）と、電気的な特性の値が温度に依存して変化する、マイクロ構造化された少なくとも１つのセンサ素子（５２）と、空洞（２６，７４，９４）の上方における少なくとも１つのダイアフラム（３６．１）とを有するセンサ、殊に空間分解能検出のためのセンサに関する。少なくとも１つのセンサ素子（５２）が少なくとも１つのダイアフラム（３６．１）の下面に配置されており、またセンサ素子（５２）は、ダイアフラム（３６．１）の内部または上部または下部に延在している線路（６０，６２；９８−１，９８−２，１００−１，１００−２）を介して接触している。殊に複数のセンサ素子（５２）をダイオードピクセルとして単結晶のエピタキシャル層内に形成することができる。ダイアフラム（３６．１）内に、個々のセンサ素子（５２）を弾性的且つ絶縁的に収容する懸架ばねを形成することができる。
2009541978.tif 000002
【特許請求の範囲】
【請求項１】
センサであって、
基板（１）と、
電気的な特性の値が温度に依存して変化する、マイクロ構造化された少なくとも１つのセンサ素子（５２）と、
空洞（２６，７４，９４）の上方における少なくとも１つのダイアフラム（３６．１）とを有し、
前記少なくとも１つのセンサ素子（５２）は前記少なくとも１つのダイアフラム（３６．１）の下面に配置されており、
前記センサ素子（５２）は、前記ダイアフラム（３６．１）の内部または上部または下部に延在している線路（６０，６２；９８−１，９８−２，１００−１，１００−２）を介して接触しており、
マイクロ構造化された前記少なくとも１つのセンサ素子（５２）は、前記ダイアフラム（３６．１）の前記下面に形成されている単結晶の層（２４）を有し、該単結晶の層（２４）は正にドーピングされている領域（３４）と負にドーピングされている領域（２４）との間に少なくとも１つのｐｎ接合部を有するセンサにおいて、
マイクロ構造化された複数のセンサ素子（５２）がダイオードピクセル（５２）として形成されていることを特徴とする、センサ。
【請求項２】
前記センサ素子（５２）は第１の線路（６０）と接触しているｎ+型にドーピングされた領域（３２）と、第２の線路（６２）と接触しているｐ+型にドーピングされた領域（３４）とをそれぞれ１つ有し、２つの領域（３２，３４）はドーピングされた前記単結晶の層（２４）内に形成されている、請求項１記載のセンサ。
【請求項３】
前記ダイアフラム（３６．１）は１つまたは複数の誘電層（３６）の部分領域として形成されている、請求項１または２記載のセンサ。
【請求項４】
前記ダイアフラム（３６．１）は酸化物層（３６）を有し、該酸化物層（３６）内には局所的な酸化によって補強部（３８）が形成されている、請求項１から３までのいずれか１項記載のセンサ。
【請求項５】
前記補強部（３８）は前記センサ素子（５２）の横方向の端部において、および／または、前記空洞（２６，７４，９４）を包囲するランド（２４）の横方向の端部において、および／または、前記センサ素子（５２）間に延在するウェブの横方向の端部において形成されている、請求項４記載のセンサ。
【請求項６】
前記ダイアフラム内には懸架ばね（７０）がウェブ状の領域として形成されており、前記少なくとも１つのセンサ素子（５２）は前記懸架ばね（７０）に懸架されている、請求項１から５までのいずれか１項記載のセンサ。
【請求項７】
前記センサ素子（５２）への前記線路（６０，６２）は前記懸架ばね（７０）の上部または内部または下部に延在する、請求項６記載のセンサ。
【請求項８】
前記空洞（２６，９４）は前記基板（１）内に形成されており、下方に向かって境界付けられている、請求項１から７までのいずれか１項記載のセンサ。
【請求項９】
前記空洞（７４）は前記基板（１）の裏面（７６）まで延びる、請求項１から８までのいずれか１項記載のセンサ。
【請求項１０】
複数または全てのセンサ素子（５２）の下方に共通の空洞（９４）が形成されている、請求項１から９までのいずれか１項記載のセンサ。
【請求項１１】
複数のセンサ素子（５２）が設けられており、各センサ素子（５２）の前記線路（６０，６２）は共通の線路（９８−１，９８−２，１００−１，１００−２）と接触しており、各センサ素子（５２）は共通の線路（９８−１，９８−２，１００−１，１００−２）のそれぞれ１つの組のアドレッシングまたは読み出しによって連続的に読み出し可能である、請求項１から１０までのいずれか１項記載のセンサ。
【請求項１２】
前記基板（１）上に、マイクロ構造化された前記少なくとも１つの電気的なセンサ素子（５２）を備えた検出領域（２）と、該検出領域（２）の前記少なくとも１つのセンサ素子（５２）から出力された測定信号（Ｓ１）を受信および処理する構成素子（４４）を備えた回路領域（３）とが形成されている、請求項１から１１までのいずれか１項記載のセンサ。
【請求項１３】
前記検出領域（２）および前記回路領域（３）は少なくとも部分的に同一の層（２４，４８，５４）内に形成されている、請求項１２記載のセンサ。
【請求項１４】
空間分解能検出、例えば温度および／またはビームおよび／または指圧の空間分解能測定用のセンサ、および／または、気体濃度検出用のセンサである、請求項１から１３までのいずれか１項記載のセンサ。
【請求項１５】
電気的な特性の値が温度に依存して変化する、マイクロ構造化された少なくとも１つのセンサ素子（５２）を有するセンサ（１２０）、例えば請求項１から１４までのいずれか１項記載のセンサを製造する方法において、
ａ）基板（１）の上面または前記基板（１）の上に形成されている層上に格子状の構造部（１４）を形成するステップと、
ｂ）前記格子状の構造部（１４）の下方における第１の領域（１２）の電気化学的なエッチングにより多孔性の材料または自由空間を形成するステップと、
ｃ）エピタキシャル層（２４）を前記基板（１）上または該基板（１）を覆う層上に被着させ、前記エピタキシャル層（２４）を前記格子状の構造部（１４）の面全体にわたり形成し、前記第１の領域（１２）が前記格子状の構造部（１４）の下方において空洞（２６，７４，９４）を形成するステップと、
ｄ）前記少なくとも１つのセンサ素子（５２）を前記エピタキシャル層（２４）の内部または上部に形成するステップと、
ｅ）前記エピタキシャル層（２４）の構造化の前または途中または後に、前記エピタキシャル層列（２４）に少なくとも１つの誘電層（３６）を被着させるステップと、
ｆ）１つまたは複数の導電性の層（４８）に形成された線路（６０，６２）を介して前記センサ素子（５２）を接触させるステップと、
ｇ）前記少なくとも１つの誘電層（３６）および前記エピタキシャル層（２４）を通る各空洞（２６，７４，９４）までのエッチング路（６６）を露出させ、前記線路（６０，６２）が前記誘電層（３６）の残存する領域上に延在するよう前記少なくとも１つの誘電層（３６）を構造化するステップと、
ｈ）前記エピタキシャル層（２４）の犠牲層をエッチングし、前記少なくとも１つのセンサ素子（５２）の周囲に前記少なくとも１つの誘電層（３６）をダイアフラムとして露出させるステップとを有することを特徴とする、センサを製造する方法。
【請求項１６】
ステップａ）において先ず、前記第１の領域（１２）を包囲する、該第１の領域（１２）の導電型とは異なる導電型の第２の領域（１８）を形成し、
ステップｂ）において、前記第２の領域（１８）を横方向における境界部として維持しながら、前記第１の領域（１２）を電解的なエッチングプロセスにより多孔化するか、完全に除去し、
前記第１の領域（１２）がステップｂ）において多孔化し、且つ完全には除去しない場合には、ステップｃ）において前記第１の領域（１２）を熱処理し、前記エピタキシャル層（２４）の下方に空洞（２６，９４）を形成する、請求項１５記載の方法。
【請求項１７】
前記少なくとも１つの誘電層（３６）を酸化物として前記エピタキシャル層（２４）上に形成し、
前記少なくとも１つの誘電層（３６）において、後にダイアフラム（３６．１）になる領域内に機械的な安定性を高めるための比較的厚い補強部（３８）を局所的な酸化により形成する、請求項１５または１６記載の方法。
【請求項１８】
前記補強部（３８）を前記センサ素子（５２）の横方向の端部、および／または、前記センサ素子（５２）を包囲するランドの横方向の端部、および／または、前記センサ素子（５２）を包囲し、ウェブからなる格子の横方向の端部の周囲に形成する、請求項１７記載の方法。
【請求項１９】
補完的に、前記基板（１）の裏面（７６）側から、前記エピタキシャル層（２４）の下方に形成された空洞（２６，９４）までの空洞（７４）を形成する、請求項１６から１８までのいずれか１項記載の方法。
【請求項２０】
センサ（１２０）の回路領域（３）内に１つまたは複数の構成素子（４４）を形成し、検出領域（２）のセンサ素子（５２）を形成する処理のうちの少なくとも幾つかの処理を前記回路領域（３）の形成にも使用する、請求項１５から１８までのいずれか１項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサ、殊に空間分解能検出のためのセンサおよびその種のセンサの製造方法に関する。
【０００２】
従来技術
DE 101 14 036 A1にはマイクロ構造化されたセンサが開示されており、このセンサにおいては半導体基板に開口部が設けられ、この開口部はその後の熱処理の際に、ダイアフラムのカバーで閉じられ、その下方において中空室に変わる。これによって容量性の圧力センサを形成することができ、基板内の中空室は２つのドーピング領域間に形成され、これらのドーピング領域はプレートコンデンサを形成し、このプレートコンデンサのキャパシタンスはドーピング領域の間隔に依存する。ドーピング領域は深さコンタクトを介して相応の評価回路と接続されている。
【０００３】
DE 10 2004 043 357 A1には半導体基板内に中空室を形成する方法が開示されており、この方法においては基板の表面に先ず、多孔性にはエッチングされていない基板材料から格子状の構造部が形成され、この構造部の間または構造部の下方に続けて半導体基板の深さまで多孔性の領域が形成される。続く熱処理によって多孔化された領域は空洞に変わり、必要に応じて格子状の構造部が空洞の上方におけるダイアフラムとして形成されるか、ダイアフラムの一部として形成される。
【０００４】
しかしながらこの種の製造技術では高解像度且つ低ノイズの比較的複雑なセンサを構成できないことが多い。
【０００５】
発明の開示
これに対し本発明によるマイクロ構造化されたセンサおよびその製造方法は幾つかの利点を有する。基板内に少なくとも１つのセンサ素子、有利には横方向において間隔を置いて配置されている複数のセンサ素子が形成され、これらのセンサ素子はそれぞれ誘電性材料から成るダイアフラムの下方に懸架されている。センサ素子は殊にダイオードでよいが、基本的には、例えばトランジスタであってもよい。個々のセンサ素子がそれぞれ温度に依存する電気的な特性を有することが重要であり、その特性の値は線路を介して読出される。
【０００６】
個々のセンサ素子はダイアフラムの下方に形成されている１つまたは複数の空洞において懸架されている。各センサ素子に対して固有の空洞を設けることができる。もしくは、複数または全てのセンサ素子を共通の１つの空洞内に配置することができる。
【０００７】
個々のセンサ素子はダイアフラムの内部、上部または下部に延在している線路を介して接触している。ダイアフラムは個々の懸架ばねを形成するよう構造化されており、これらの懸架ばねは各センサ素子を、基板上または基板の上方に形成されているエピタキシャル層の周囲のランドまたは周囲のウェブに接続させる。
【０００８】
有利な実施形態によれば、ダイアフラムを形成する誘電層内に補強部、殊に局所的な酸化により形成されたＬＯＣＯＳ（local oxidation of Silicon）補強部が形成され、この補強部により機械的な安定性が著しく高められる。補強部を殊にダイアフラムの横方向の端部に形成することができ、それによりこの補強部はそれぞれのセンサ素子を包囲し、さらにはランドの横方向の端部、またはセンサ素子を担持する残存するウェブに延在し、したがって懸架ばねを高い安定性で収容する。これによってセンサ素子およびランドまたは残存ウェブにおける懸架ばねの破損耐性を高めることができる。
【０００９】
ダイアフラム、殊にダイアフラム内の懸架ばねによって、センサ素子相互間およびセンサ素子のランドからの非常良好な熱的な分離が達成される。センサ素子がエピタキシャル層、したがって単結晶の層内に形成されることによって、信号ノイズを非常に小さく維持することができる。このことは殊にダイオードまたはトランジスタを形成する際に有利である。
【００１０】
つまり、解像度が高く、もしくは多数のセンサ素子を備えており、且つノイズが少ない構成素子アレイが形成され、この構成素子アレイを機械的に非常に安定して構成することができる。センサ素子への個々の線路を共通の線路に接続することができるので、個々の構成素子を連続的なアドレッシングにより読出すことができる。高集積化により僅かな電力消費量が要求される。
【００１１】
殊に、ダイオードアレイを空間分解能温度測定、および／または、気体濃度の分光測定のために構成することができる。別の適用分野は指圧センサである。
【００１２】
有利な実施形態によれば、センサはセンサ素子を備えた検出領域のみを有しているのではなく、横方向において接しており、また有利には検出領域から絶縁されている、センサ信号から出力された信号を評価するための別の構成素子を備えた回路領域を有する。検出領域のセンサ素子を形成するための処理の内の少なくとも幾つかの処理を回路領域を形成するためにも使用することができるので、高速且つ廉価な製造が実現される。したがって、センサと電子的な評価回路が組合わされているＭＥＭＳ（Micro Electro Mechanical System）モジュールをチップ上に形成することができる。
【００１３】
この製造を表面マイクロメカニカル処理によって行うことができるので、表面を処理するだけでよい。この製造をウェハレベルで実施し、後に個別化することができる。
【００１４】
製造は先ず、ドープされた基板の第１の領域（または基板上に形成されているドープされた層の領域）が多孔化され、差し当たり格子状の構造部および第１の領域を包囲する第２の領域が適切なドーピングによって後続のエッチング工程の前に保護される。したがって格子状の構造部の第１の領域を続けて選択的且つ電解的に多孔化することができ、必要に応じてこの領域における材料の完全な除去も達成することができる。続けて、格子状の構造部および周囲のランド上にエピタキシャル層が成長され、この成長中に（または必要に応じて、付加的なステップにおいて）多孔性の領域に熱処理が施され、空洞を形成することができる。
【００１５】
したがって、空洞の上方にはエピタキシャルな単結晶の層を形成することができ、この層内に続けてセンサ素子が別の処理、例えば相応のダイオード領域のドーピングによって形成される。センサ素子はモノリシックなエピタキシャル層内に形成されているので、これらのセンサ素子の信号ノイズは低い。センサ素子は空洞によって既に基板から熱的に絶縁されている。
【００１６】
さらなる絶縁はダイアフラムの形成によって達成され、このダイアフラムの下方にセンサ素子が懸架されている。このためにエピタキシャル層上には１つ（または複数の）誘電層が被着され、続けて構造化される。誘電層を殊に酸化または酸化物層の被着、誘電層およびエピタキシャル層を貫通するエッチング路の形成、ならびに後続のエピタキシャル層における犠牲層エッチングによって形成することができる。したがって少なくとも１つの誘電層は空洞の上方に自由に担持されているダイアフラムを形成し、このダイアフラムはそれぞれのセンサ素子を熱的および機械的に分離された状態で収容する。ダイアフラム内の懸架ばねの構造化によってさらなる熱分離を達成することができ、懸架ばねを介して電気的な線路をセンサ素子へと案内することができる。
【００１７】
図面の簡単な説明
以下では添付の図面を参照しながら本発明の幾つかの実施形態を詳細に説明する。ここで、
図１ａ〜図１ｆは、センサの１つのダイオードピクセルに関する例である第１の実施形態によるマイクロメカニカルセンサの製造プロセスの複数のステップを示す：
図１ａは、回路事前処理および検出領域内に格子構造を形成するための処理を示す；
図１ｂは、ｎ型層をエピタキシするための処理を示す；
図１ｃは、回路領域内に注入または拡散を行い、誘電層を形成し、誘電層内に接触孔を構造化するための処理を示す；
図１ｄは、回路領域においてダイアフラムの面全体にわたり金属カバーおよびパッシベーション層が形成されている状態のバックエンド回路プロセスを示す；
図１ｅは、第１のメタライゼーション層の上方における積層体の除去、ダイオードピクセルの領域におけるメタライゼーション部の構造化および残存する誘電層内の犠牲層エッチング路または懸架ばねの開放を行うための処理を示す；
図１ｆは、ダイオードピクセルを露出させるための犠牲層の等方性エッチングを示す；
図２は、裏面側から空洞を事後的に形成する場合の図１ｆに代わる実施形態を示す；
図３は、図１ｆまたは図２による完成したダイオードピクセルの平面図を示す；
図４は、複数のダイオードピクセルおよび一貫した共通の自由空間を備えたセンサの断面図を示す；
図５は、複数のダイオードピクセルを備えた図４のセンサの平面図を示す。
【００１８】
発明を実施するための形態
製造プロセスにおいて、ｐ型半導体基板１、例えばｐ型にドープされた（１００）シリコン上に検出領域２と、横方向においてこの検出領域２と間隔を置いて配置されているか、この検出領域２と接している回路領域３とが形成され、これら２つの領域２，３を形成するための処理を後続の処理において完全にまたは部分的に組み合わせることができる。
【００１９】
図１ａ〜図１ｆによれば、回路領域３の形成も検出領域２の形成も表面マイクロメカニカルの技術でｐ型基板１の表面側から行われる。回路領域３を形成するために、先ず回路事前処理を実施することができる。後続の処理１ａ〜１ｆの間にも、回路領域３を形成するためのそれぞれの処理を補完することができる。有利には、検出領域２を形成するための後続の処理のうちの１つまたは複数の処理が同時に回路領域３の製造にも使用される。
【００２０】
ｐ型基板１内に検出領域２と回路領域３との間に例えばｐ+型のドーピングによって断面が溝状の下部絶縁層６を形成することができ、この下部絶縁層６は後続の処理において上方に向かって補完され、検出領域２の回路領域３からの絶縁に使用される。
【００２１】
検出領域２においては製造すべき各センサ素子のために第１の領域１２が多孔化され、格子ウェブ１６を備えた格子状の構造部１４が第１の領域１２の表面に残される。第１の領域１２は有利には横方向においてリング状の第２の領域１８によって境界付けられている。第１の領域１２および第２の領域１８は種々様々にドーピングされており、殊に異なる導電型でドーピングされている。第１の領域１２が例えばｐ型にドーピングされており、すなわち第１の領域１２を殊に直接的にｐ型基板１から形成することができ、また第２の領域１８がｎ+（またはｎ）型にドーピングされている。基本的に第１の領域１２を既に完全に除去することもできるので、その場合には格子状の構造部１４の下方における「１００％の多孔性」として自由空間が残る。
【００２２】
多孔化された第１の領域１２、その第１の領域１２を包囲する第２の領域１８および残された格子状の構造部１４のこの配置構成の形成は例えばDE 10 2004 036 035 A1ならびにDE 100 32 579 A1に記載されているので、ここではその詳細な説明を省略する。第２の領域１８は第１の領域１２の横方向の端部において、例えば注入法および／または拡散法を用いた、例えば再ドーピングにより形成される。さらに、格子ウェブ１６を備えた格子状の構造部１４はｎ型のドーピングによって形成され、また下部絶縁層６はｐ+型のドーピングにより形成される。このような第２の領域１８、格子状の構造体１４および下部絶縁層６の形成を例えばさらなる処理の前、すなわちエッチングの前にラッカマスクを用いて行うことができる。
【００２３】
続けて検出領域２および回路領域３上には、例えばＳｉＯ2および／またはＳｉ3Ｎ4からなるエッチングマスク２０が被着され、このエッチングマスク２０は格子状の構造部１４を備えた第１の領域１２を残すように構造化される。続いて第１の領域１２がフッ素含有電解質における電気化学的なエッチングによって多孔化される。表面張力を低減するために例えばイソプロパノール、エタノールまたは表面活性剤のような湿潤剤を加えることができる。基板のドーピングおよび所望のマイクロ構造化に応じて、フッ素の濃度は１０％〜５０％の範囲でよい。第１の領域１２の多孔性を電流密度の選択によって調整することができる。
【００２４】
格子ウェブ１６およびリング状のｎ+型にドープされた第２の領域１８が電気化学的なエッチングプロセスによって腐食することはない。何故ならば、シリコンの溶解過程に関して正孔（ホール）が必要とされ、この正孔がｐ型のシリコンには十分に提供されるが、ｎ型のシリコンには提供されないからである。したがって第２の領域１８は第１の領域１２と横方向において接し、この第１の領域１２の深さはエッチング時間および電流強度によって決定される。
【００２５】
図１ｂによれば、続けてｎ型エピタキシャル層２４がエピタキシャルにｐ型基板１上に被着または成長され、このｎ型エピタキシャル層２４は検出領域２および回路領域３にわたり延在する。このエピタキシャル成長においては、多孔性の第１の領域１２の熱処理も行われ、この熱処理により多孔性の材料の熱的な転位が生じ、したがってｎ型エピタキシャル層２４の下方に空洞２６が形成される。多孔性の材料からは一般的に、単結晶の層が空洞２６の壁に析出される。格子ウェブ１６は例えば空洞２６とｎ型エピタキシャル層２４との間の単結晶の層２８を包囲する。この熱処理を例えば約９００℃〜１２００℃で実施することができる。多孔性領域からの空洞２６の形成は例えばDE 10 2004 036 035 A1に開示されている。
【００２６】
本発明によれば、選択的に格子状の構造部１４に比較的面積の大きい領域を残すことができるので、したがってその領域の下方においては弱い多孔化のみが行われる、つまりその側からのエッチングによってのみ行われる。この比較的弱く多孔化された領域は熱処理の際に空洞２６において一時的な支持個所３０を形成し、したがってこの支持個所３０は空洞２６の上方における層２８およびｎ型エピタキシャル層２４を支持する。
【００２７】
図１ｃによれば、続けてｎ型エピタキシャル層２４の内部および／または上に適切な構造部が形成され、この構造部の形成を検出領域２においても回路領域３においても実施することができる。回路領域３においては、回路を形成するためにそれ自体公知のやり方で種々の注入処理または拡散処理を適用することができる。検出領域２においては、ｎ型エピタキシャル層２４内に後の各ピクセルのためのｎ+型領域３２およびｐ+型領域３４が注入および／または拡散によって形成される。ｎ型エピタキシャル層２４はｐ+領域３４によってダイオード３５を形成する。さらには、例えばＳｉＯ2への酸化によって１つまたは複数の誘電層３６が形成され、少なくとも検出領域２内にはＬＯＣＯＳ法によって、局所的に比較的厚いＬＯＣＯＳ補強領域３８が形成される。このためにＳｉＯ2層３６においては適切なマスキングによって、相応の体積増加を伴う、したがって垂直方向に広がる比較的強い酸化が達成される。ＬＯＣＯＳ補強領域３８は殊に後のピクセルの端部、すなわち空洞２６の縁の上方に形成される。相応のＬＯＣＯＳ補強領域３８を回路領域３内にも形成することができる。
【００２８】
１つまたは複数の誘電層３６はさらに回路領域３においても検出領域２においても構造化される。ｎ+型領域３２およびｐ+型領域３４の上方にアクセスホール４０，４２が後の接触のために構造化される。回路領域３内には例えば種々の構成素子４４が構造化される。ここでもまたＬＯＣＯＳ補強部３８を形成することができる。
【００２９】
図１ｄによれば、バックエンド回路プロセスにおいてメタライゼーションおよびパッシベーションが実施され、例えばコンタクトパッド５０を備えたメタライゼーション層４８および１つまたは複数のパッシベーション層５４が設けられる。例えばＡｌからなるメタライゼーション層４８は誘電層３６に残されたアクセスホール４０，４２においてｎ+型領域３２およびｐ+型領域３４と接触する。メタライゼーション層４８は相応に回路領域３においても、線路また必要に応じて構成素子の代わりに、回路領域３内に形成されている構成素子４４の接触のために使用される。有利には、メタライゼーション層４８によって検出領域２と回路領域３との間に接続線路５６も形成されるので、検出領域２および回路領域３を有する集積された構成素子が形成される。
【００３０】
例えばＡｌからなる１つまたは複数のメタライゼーション層５０を形成することができる。ｎ+型領域３２はメタライゼーション層５０との接触のためにのみ使用され、したがって金属と高ドープ領域との間にショットキーコンタクトは形成されない。実際のダイオード３５はｎ型エピタキシャル層２４とｐ+型領域３４との間に形成され、このｐ+型領域３４はその高いドープ濃度に基づき同様にメタライゼーション層５０とのショットキーコンタクトを形成しない。図１ｄから見て取れるように、ｎ型エピタキシャル層２４を横方向においては上部絶縁層３１によって、またその上方ではＬＯＣＯＳ補強部３８によって回路領域３から絶縁することができる。
【００３１】
１つまたは複数のメタライゼーション層４８は、ダイオード３５の上方における１つまたは複数のパッシベーション層５４の堆積を阻止するためにも使用される。続けてパッシベーション層５４がダイオード３５の上方において除去され、この際にメタライゼーション層４８はエッチングストップとして使用される。続けてダイオード３５の上方におけるメタライゼーション層４８が適切に構造化され、ｎ+型領域３４およびｐ+型領域３４のみが線路６０，６２によって接触され、これは図３の平面図に示されている（図３のさらなる構造化部はこれ以降に漸く形成される）。
【００３２】
図１ｅによれば、ｎ型エピタキシャル層２４内にさらに犠牲層エッチング路６６が開かれ、有利には反応性イオンエッチングによりｎ型エピタキシャル層２４を貫通して開かれる。このことをＤＲＩＥ法または（ｎ型エピタキシャル層は例えば数μｍの厚さであることから）従来の反応性イオンエッチング法、例えばボッシュエッチング法により行うことができる犠牲層エッチング路６６は、一時的なダイアフラムを形成するｎ型エピタキシャル層２４内に形成される。犠牲層エッチング路６６は図３の平面図において既に見て取れるが、もっとも線路６０，６２は未だアンダーエッチングされていない。これは図１ｆによれば、後続の等方性の犠牲層エッチングステップにおいて例えばＣＩＦ３，ＸｅＦ２またはシリコンを選択的にエッチングする別のエッチングガスを用いて行われ、これはダイオードピクセル５２の単結晶領域がエッチングによって除去されるまで行われる。犠牲層のエッチングによって１つまたは複数の誘電層３６の一部がアンダーエッチングされ、したがってダイアフラム３６．１として露出される。構造化されたダイアフラム３６．１は弾性の懸架ばね７０を形成し、この懸架ばね７０上においてはまた線路６０，６２がｎ+型領域３２およびｐ+型領域３４まで延びている。
【００３３】
図１ｂにしたがい一時的な支持個所３０が形成されていた場合には、この支持個所３０は図１ｆによるアンダーエッチングの際に一緒に除去される。
【００３４】
したがってダイオードピクセル５２は、自由に懸架されている例えば４つの懸架ばね７０によって担持され、ＬＯＣＯＳ補強部３８は懸架ばね７０内または懸架ばね７０からランドへの移行部に形成されている。つまり個々のダイオードピクセル５２は懸架ばね７０を介して絶縁性のＳｉＯ2から熱的に良好に相互に絶縁されているか、残りの材料から絶縁されている。
【００３５】
図３に示されているダイオードピクセル５２を殊に直接的な温度検出に使用することができる。補完的に、ＩＲ放射を吸収するための吸収材料をダイオード５２に被着させることができる。
【００３６】
ＬＯＣＯＳ補強部３８の詳細な寸法設計を機械的な要求に応じて選択することができ、図３の平面図によれば殊にリング状の補強を懸架ばね７０の内側の端部、すなわちダイオードピクセル５２の外側の端部と、懸架ばね７０の外側の終端部、すなわちランドとの接続部に施すことができる。したがって２つの同心円のリング状または矩形状のＬＯＣＯＳ補強部３８および３８が形成される。
【００３７】
図１ｆならびに図３の平面図には完成されたセンサ７２が示されており、このセンサ７２は一般的に複数のダイオードピクセル５２と適切な評価回路を備えた回路領域３とを有する。
【００３８】
図１ｆに代わる図２の実施形態においては、補完的にｐ型基板１または全体のウェハの裏面７６から空洞７４が形成される。このためにバルクエッチング法をｐ型基板１の裏面７６側から実施することができる。ダイオードピクセル５２の構造部を保護するために、図１ｆから出発して第１の処理として先ず酸化物層７８が全体の構造部の面全体、すなわちｐ型基板１、ｎ型エピタキシャル層２４、ランドの領域、ダイオードピクセル５２、またさらにはｎ+型にドーピングされている第２の領域１８に形成される。したがってＳｉＯ2へのシリコンのこの酸化を先ず表面側から実施することができ、これに続いてトレンチエッチングプロセスがｐ型基板１の裏面７６側から実施され、空洞７４が形成されるので、この空洞７４は該当するダイオードピクセル５２の下方に存在する。
【００３９】
空洞７４を続けて適切な材料、例えば熱伝導率λの低い材料でもって閉じることができる。したがって図２のセンサ８２はダイオードピクセル５２の下方における付加的な空洞７４を除いて図１ｆのセンサ７２に対応する。
【００４０】
図４はセンサ９２の別の実施形態を示し、このセンサ９２は基本的に図１ｆおよび図３による第１の実施形態のセンサ７２に対応するが、複数のダイオードピクセル５２の下方においては複数の別個の空洞２６が形成されているのではなく、一貫した空洞９４が形成されており、したがってこの一貫した空洞９４は全てのダイオードピクセル５２または複数のダイオードピクセル５２を包囲する。つまり第１の実施形態とは異なりｐ型基板１内のダイアフラム３６．１の支持部は省略される。もっとも、個々のダイオードピクセル５２間にはｎ型エピタキシャル層２４からウェブ９６が残されており、エッチングによって除去されておらず、これらのウェブ９６またはこれらのウェブ９６から形成された格子状の構造部が熱の排出に使用される。複数のダイオードピクセル５２は動作時に差し当たり若干熱を発生し、このダイオードピクセルから生じた熱が誘電層３６から形成されたダイアフラム３６．１を介して横方向にウェブ９６へと放熱される。ウェブ９６のシリコン材料は高い熱伝導率を有する。したがって個々のダイオードピクセル５２内に生じた熱を外側に向かって横方向に放熱させることができる。したがって図４の実施形態においては、単一の一貫した空洞９４が形成され、この空洞９４の下面にｎ型エピタキシャル層２４から形成された個々のダイオードピクセル５２が懸架されている。
【００４１】
図５は４つのダイオードピクセル５２からなるダイオードアレイの平面図を示す。各ダイオードピクセル５２の線路６０，６２を共通の線路９８，１００に接続することができる。つまりそれぞれのｎ+型領域３２と接触する（カソード）線路６０が共通のカソード線路１００−１，１００−２に接続されており、またそれぞれのｐ+型領域３４と接触する（アノード）線路６２が１つまたは複数の共通のアノード線路９８−１，９８−２に接続されている。したがって個々のダイオードピクセル５２を共通の線路９８−１，９８−２ならびに１００−１，１００−２の相応のアドレッシングにより読出すことができる。
【００４２】
この種の装置においては線路の数が少ない複雑なダイオードアレイ１１０を形成することができる。図４のように比較的大きい空洞９４が形成される場合には、共通の線路９８−１，９８−２，・・・、１００−１，１００−２，・・・をウェブ９６の上方のダイアフラム３６．１に設けることができ、線路９８−１，９８−２〜、１００−１，１００−２〜の交点においては相応の絶縁層によって接触が阻止される。
【図面の簡単な説明】
【００４３】
【図１ａ】回路事前処理および検出領域内に格子構造を形成するための処理を示す。
【図１ｂ】ｎ型層をエピタキシするための処理を示す。
【図１ｃ】回路領域内に注入または拡散を行い、誘電層を形成し、誘電層内に接触孔を構造化するための処理を示す。
【図１ｄ】回路領域においてダイアフラムの面全体にわたり金属カバーおよびパッシベーション層が形成されている状態のバックエンド回路プロセスを示す。
【図１ｅ】第１のメタライゼーション層の上方における積層体の除去、ダイオードピクセルの領域におけるメタライゼーション部の構造化および残存する誘電層内の犠牲層エッチング路または懸架ばねの開放を行うための処理を示す。
【図１ｆ】ダイオードピクセルを露出させるための犠牲層の等方性エッチングを示す。
【図２】裏面側から空洞を事後的に形成する場合の図１ｆに代わる実施形態を示す。
【図３】図１ｆまたは図２による完成したダイオードピクセルの平面図を示す。
【図４】複数のダイオードピクセルおよび一貫した共通の自由空間を備えたセンサの断面図を示す。
【図５】複数のダイオードピクセルを備えた図４のセンサの平面図を示す。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図１ｆ】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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