(57)【要約】  半導体ダイ・パッケージが開示されている。半導体ダイ・パッケージは、金属基板と第１の電気端子を含む第１の表面、第２の電気端子を含む第２の表面、及び少なくとも１つの開口を備える半導体ダイを有する。金属基板は、第２の表面に取り付けられる。複数の導電性構造物は、半導体ダイ上にあり、少なくとも１つの開口内に配置された少なくとも１つの導電性構造物を含む。他の導電性構造物は、半導体ダイの第１の表面上に配置されうる。
2009532914.tif 000002
【特許請求の範囲】
【請求項１】
金属基板と、
第１の電気端子を含む第１の表面、第２の電気端子を含む第２の表面、及び少なくとも１つの開口を備え、前記金属基板が、前記第２の表面に取り付けられている、半導体ダイと、
前記半導体ダイの前記第１の表面上に配置された少なくとも１つの第１の導電性構造物と、前記少なくとも１つの開口内に配置された少なくとも１つの第２の導電性構造物と、を含む前記半導体ダイ上の複数の導電性構造物とを備え、
前記少なくとも１つの第２の導電性構造物は、前記半導体ダイの前記第２の表面の前記第２の端子と電気的に連通する半導体ダイ・パッケージ。
【請求項２】
前記金属基板に取り付けられた機械層をさらに備え、前記金属基板は、前記機械層と半導体基板との間にある請求項１に記載の半導体ダイ・パッケージ。
【請求項３】
前記半導体ダイは、電力トランジスタを有し、前記第１の電気端子は、入力端子であり、前記第２の電気端子は、出力端子である請求項１に記載の半導体ダイ・パッケージ。
【請求項４】
前記半導体ダイは、約５０ミクロン未満の厚さを有し、前記金属基板は、約５０ミクロンを超える厚さを有する請求項１に記載の半導体ダイ・パッケージ。
【請求項５】
前記導電性構造物は、ハンダ・バンプである請求項１に記載の半導体ダイ・パッケージ。
【請求項６】
前記導電性構造物は、メッキ金属層である請求項１に記載の半導体ダイ・パッケージ。
【請求項７】
前記メッキ金属層上にハンダをさらに含む請求項６に記載の半導体ダイ・パッケージ。
【請求項８】
前記半導体ダイは、第１の半導体ダイであり、前記半導体ダイ・パッケージは、第２の半導体ダイを含み、前記第２の半導体ダイは、前記金属基板に取り付けられる請求項１に記載の半導体ダイ・パッケージ。
【請求項９】
前記半導体ダイの前記第１の表面上に第１の金属層、及び前記第１の金属層と重なり合う第２の金属層をさらに含み、前記第２の金属層及び前記第１の金属層は、互いに電気的に絶縁され、前記第１の金属層は、前記少なくとも１つの第２の導電性構造物に電気的に結合される請求項１に記載の半導体ダイ・パッケージ。
【請求項１０】
前記半導体ダイは、パワーＭＯＳＦＥＴを含み、前記第１の端子は、前記パワーＭＯＳＦＥＴ内のソース端子であり、前記第２の端子は、前記パワーＭＯＳＦＥＴ内のドレイン端子であり、前記半導体ダイの前記第１の表面は、ゲート端子を備える請求項１に記載の半導体ダイ・パッケージ。
【請求項１１】
請求項１に記載の前記半導体ダイ・パッケージと、
前記半導体ダイ・パッケージが実装されている回路基板とを備える電気アセンブリ。
【請求項１２】
第１の電気端子を含む第１の表面、第２の電気端子を含む第２の表面を備える半導体ダイを形成し、金属基板が、前記半導体ダイの前記第２の表面に取り付けられるステップと、
少なくとも１つの開口を前記半導体ダイ内に形成し、それにより前記金属基板の表面の一部を露出させるステップと、
少なくとも１つの導電性構造物を前記少なくとも１つの開口内に溶着し、前記少なくとも１つの導電性構造物が前記金属基板と電気的に連通するステップとを含む方法。
【請求項１３】
機械層を前記金属基板に取り付けるステップをさらに含み、前記金属基板は、取り付け後に前記機械層と前記半導体基板との間にある請求項１２に記載の方法。
【請求項１４】
前記半導体ダイは、電力トランジスタを有し、前記第１の端子は、入力端子であり、前記第２の端子は、出力端子である請求項１２に記載の方法。
【請求項１５】
前記半導体ダイは、約５０ミクロン未満の厚さを有し、前記金属基板は、約５０ミクロンを超える厚さを有する請求項１２に記載の方法。
【請求項１６】
前記導電性構造物は、ハンダ・バンプである請求項１２に記載の方法。
【請求項１７】
少なくとも１つの導電性構造物を前記半導体ダイの前記第１の表面上に溶着するステップをさらに含み、前記少なくとも１つの導電性構造物は前記第１の端子と電気的に連通している請求項１２に記載の方法。
【請求項１８】
少なくとも１つの開口を形成するステップは、前記半導体ダイをエッチングするステップを含む請求項１２に記載の方法。
【請求項１９】
少なくとも１つの導電性構造物を溶着するステップは、電気メッキするステップを含む請求項１２に記載の方法。
【請求項２０】
溶着した後、半導体ダイ・パッケージが形成される請求項１２に記載の方法であって、前記方法は、
前記半導体ダイ・パッケージを回路基板に実装するステップを含む請求項１２に記載の方法。
【請求項２１】
ソース端子を含む第１の表面、ドレイン端子を含む第２の表面を備える半導体ダイを形成し、金属基板は、前記半導体ダイの前記第２の表面に取り付けられ、前記半導体ダイは、約５０ミクロン未満の厚さを有するステップと、
少なくとも１つの開口を前記半導体ダイ内に形成し、それにより前記金属基板の表面の一部を露出させるステップと、
少なくとも１つの導電性構造物を前記少なくとも１つの開口内に溶着し、前記少なくとも１つの導電性構造物が前記金属基板と電気的に連通するステップとを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
パワー半導体デバイスが進化し、オン抵抗が下がるにつれ、全抵抗に対する半導体ダイにおける基板層の寄与分が大きくなってきた。パワー半導体デバイスのオン抵抗をさらに低減する一方法は、より薄い半導体ダイを使用することである。さらに、薄い半導体ダイは、厚い半導体ダイに比べて熱をよく放散する。
【背景技術】
【０００２】
Ｑｉ  Ｗａｎｇらの「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｔｒｕｃｔｕｒｅｓ  Ｆｏｒｍｅｄ  Ｏｎ  Ｓｕｂｓｔｒａｔｅｓ  Ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｔｈｅ  Ｓａｍｅ」という表題の２００５年７月２５日に出願した米国特許出願第１１／１８９，１６３号では、薄い半導体ダイを生産するための方法を説明している。説明されている方法は、酸化物介在物層とともに薄いドープ基板層をハンドル・ウェハに移設することを含む。薄い基板層（１〜３ミクロン）は、エピ（エピタキシャル）析出を含む、標準的な方法により処理されうる。ハンドル・ウェハは、最終的に、形成されたデバイスのオン状態抵抗への通常の半導体基板の寄与分を排除するために、厚い金属基板で置き換えられる。次いで、その結果得られる構造は、従来の半導体ダイ・パッケージに組み込むことができる複数のチップに分割されうる。
【０００３】
本発明の実施例では、上述の半導体ダイとともに使用するのに特に適している半導体ダイ・パッケージを実現する。しかし、本発明の実施例は、もっぱら上述の半導体ダイとともに使用される必要はない。以下でさらに詳しく説明されるように、本発明の実施例による半導体ダイ・パッケージは、従来の半導体ダイ・パッケージに比べて低いオン抵抗及び良好な熱散逸特性を備えることができる。
【０００４】
本発明の実施例では、上記の問題、及び他の問題を、個別に、またまとめて解決する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の実施例は、半導体ダイ・パッケージ及び半導体ダイ・パッケージを製造するための方法を対象とする。
【０００６】
本発明の一実施例は、半導体ダイ・パッケージを対象とする。半導体ダイ・パッケージは、金属基板と第１の電気端子を含む第１の表面、第２の電気端子を含む第２の表面、及び少なくとも１つの開口を備える半導体ダイを有する。金属基板は、第２の表面に取り付けられる。複数の導電性構造物は、半導体ダイ上にあり、少なくとも１つの開口内に配置された少なくとも１つの導電性構造物を含む。他の導電性構造物は、半導体ダイの第１の表面上に配置されうる。
【０００７】
本発明の他の実施例は、半導体ダイ・パッケージを形成する方法を対象とする。この方法は、第１の電気端子を含む第１の表面、及び第２の電気端子を含む第２の表面を備える半導体ダイを形成することを含む。金属基板は、半導体ダイの第２の表面に取り付けられ、少なくとも１つの開口が、半導体ダイ内に形成され、それにより金属基板の表面の一部を露出する。少なくとも１つの導電性構造物は、少なくとも１つの開口内に溶着され、少なくとも１つの導電性構造物が、金属基板と電気的に連通する。
【０００８】
本発明の他の実施例は、本発明の実施例による半導体ダイ・パッケージを組み込む電気的アセンブリ、さらにはそのような電気的アセンブリを形成するための方法を対象とする。
【０００９】
以下では、本発明のこれらの実施例及び他の実施例について、さらに詳しく説明する。
【００１０】
本発明のこれらの実施例及び他の実施例は、「実施例」の項目を参照しつつ以下でさらに詳しく説明される。さらに、わかりやすくするため、図のいくつかの特徴は、縮尺通りに描かれていない場合がある。
【実施例】
【００１１】
本発明の実施例は、半導体ダイ・パッケージ及び半導体ダイ・パッケージを製造するための方法を対象とする。一実施例では、本発明の一実施例による半導体ダイ・パッケージは、金属基板と第１の電気端子を含む第１の表面、第２の電気端子を含む第２の表面、及び少なくとも１つの開口を備える半導体ダイを含む。第１及び第２の端子は、それぞれ入力（例えば、ソース若しくはゲート）又は出力（例えば、ドレイン）端子とすることが可能である。金属基板は、半導体基板の第２の表面に取り付けられる。第１及び第２の導電性構造物を含む導電性構造物は、半導体ダイ上にある。少なくとも１つの第１の導電性構造物は、半導体ダイ内の少なくとも１つの開口内に配置される。少なくとも１つの第２の導電性構造物は、半導体ダイの第１の表面上に配置される。第１及び第２の導電性構造物は、同じタイプの、又は異なるタイプの導体材料を含んでいてもよい。
【００１２】
本発明のいくつかの実施例は、図１（ａ）〜１（ｃ）を参照しつつ説明されうる。これらの実施例では、完成極薄ウェハ・デバイス（ＵＴＷ）は、すべての目的に関して全体として参照により本明細書に組み込まれている米国特許出願第１１／１８９，１６３号で説明されている方法により生産される。処理工程の流れにおける適切な時期に、半導体ダイの上から追加の処理が行われ、これにより、半導体ダイの下に、また半導体ダイに取り付けられている比較的厚い金属基板の上に載っている半導体ダイの一部を除去する。（半導体ダイは、典型的には、半導体ウェハ内の配列になっている他の半導体ダイとともに存在する。）その結果、１つ又は複数の開口が、半導体ダイ内に形成される。処理後、金属基板の表面は、これらの開口を通して露出されうる。
【００１３】
半導体ダイ内に１つ又は複数の開口を形成した後、ハンダくず、又は他の導電性構造物（例えば、銅製スタッド）が、半導体ダイの表面上に、また１つ又は複数の開口内に堆積される。これにより、図１（ｃ）に示されているように裏側金属基板に上側接続がなされる。
【００１４】
その結果得られるパッケージは、完成パワー半導体ダイ・パッケージであり、ＭＯＳＦＥＴ  ＢＧＡ型半導体ダイ・パッケージに似た構成をとりうる（例えば、米国特許第６，１３３，６３４号を参照）。しかし、従来のＭＯＳＦＥＴ  ＢＧＡ型半導体パッケージとは異なり、本発明の実施例の金属基板は、半導体ダイを含むウェハの処理時に半導体ダイに取り付けられる。これにより、個々の半導体ダイの取り扱いとそのパッケージングに関連する費用が低減される。さらに、半導体基板抵抗も排除されて性能が向上し、形成されたパッケージは、従来のＭＯＳＦＥＴ  ＢＧＡ型半導体パッケージに比べてなおいっそう小さくなる。さらなる詳細は、図１（ａ）〜１（ｃ）を参照しつつ以下で説明される。
【００１５】
図１（ａ）は、半導体ダイ１０７を含む中間構造物７００を示している。この中間構造物７００は、すべての目的に関して全体として参照により本明細書に組み込まれている米国特許出願第１１／１８９，１６３号で説明されている処理工程により形成されうる。わかりやすくするため、１つの中間構造物７００が示されている。図１（ａ）に示されている中間構造物７００は、処理される単一の半導体ウェハ内における半導体ダイの配列の形である多くの中間構造物のうちの１つとしてよいことは理解されるであろう。
【００１６】
半導体ダイ１０７は、第１の表面１０７（ａ）及び第２の表面１０７（ｂ）を有する。半導体ダイ１０７の第２の表面１０７（ｂ）は、金属基板１１８に取り付けられる。金属基板１１８は、半導体ダイ１０７にすでに積層されていてもよい。それとは別に、金属基板１１８は、他の何らかの処理工程（例えば、蒸着、電気メッキ、及び低温熱接合）を通じて半導体ダイ上に溶着されうる。
【００１７】
金属層１１６は、半導体ダイ１０７の第１の表面１０７（ａ）上にある。金属層１１６は、好適な材料を含みうる。例えば、金属層１１６は、バンプ下冶金組み合わせなどのハンダ付け可能金属材料を含むことができる。バンプ下冶金組み合わせは、ハンダ・バンプ処理工程で使用される金属のスタックである。スタックは、接着層、拡散障壁、ぬれ層、及び酸化保護層のうちの少なくとも２つを含むことができる。また、金属層１１６の厚さは、適していればどのような厚さでもよい。金属層１１６は、蒸着、電気メッキなどを含む好適な処理工程を使用して形成されうる。
【００１８】
金属層１０７の厚さは、適していればどのような厚さでもよい。例えば、半導体ダイ１０７は、約５０ミクロン未満の厚さを有することができ、本発明のいくつかの実施例では、好ましくは、約３０ミクロン未満（例えば、厚さ１０から３０ミクロン）の厚さとしてよい。上で説明されているように、半導体ダイは薄ければ薄いほど、オン抵抗特性は低く、さらに熱散逸特性がよくなる。
【００１９】
半導体ダイ１０７の第１の表面１０７（ａ）は、第１の電気端子と一致していてよく、また半導体ダイ１０７の第２の表面１０７（ｂ）は、第２の電気端子と一致してよい。第１の電気端子は、入力端子であってよく、第２の電気端子は、出力端子であってよい。例えば、第１の表面１０７（ａ）にある第１の電気端子は、パワーＭＯＳＦＥＴではソース端子Ｓ又はゲート端子Ｇであってよいが、第２の端子は、第２の表面１０７（ｂ）のパワーＭＯＳＦＥＴにおけるドレイン端子Ｄとしてよい。第１及び第２の端子に加えて、第１及び第２の表面１０７（ａ）、１０７（ｂ）に追加の端子がありうる。
【００２０】
図１（ａ）では、ゲート構造物７０２は、半導体ダイ１０７内にあるように示されている。ゲート構造物７０２は、充てんトレンチの形態であってよく、トレンチは、ドープ・ポリシリコン又は金属などの導電体材料を充てんされ、半導体ダイ１０７の第１の表面１０７（ａ）と一致する対応するゲート端子Ｇを有することができる。
【００２１】
第１及び第２の端子は、さらに、機能半導体デバイス内に端子を形成することができる。好適な半導体デバイスは、パワーＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラ型パワートランジスタなどを含む縦型デバイスを含む。パワーＲＦ  ＬＤＭＯＳデバイス、ＭＭＩＣ、及び他のＩＣデバイス（低接地ループ・インダクタンス及び抵抗に依存する）を含む他のデバイスは、接地平面に直接接続する相互接続部を備えることによりこのパッケージの概念を利用することが可能である。ＲＦ  ＬＤＭＯＳデバイスは、特に、この目的のためにソース−基板間相互接続を利用する。このような相互接続は、接地への直接相互接続で置き換えることが可能であり、これにより、ＲＦ送電用途におけるこのクラスのデバイスの性能を改善する。
【００２２】
金属基板１１８は、任意の好適な特性を持つことができ、また任意の好適な形状をとりうる。例えば、金属基板１１８は、銅、アルミニウム、貴金属、及びその合金などの金属を含んでいてもよい。金属基板１１８は、好ましくは、半導体ダイ１０７に関して厚い基板である。例えば、金属基板１１８の厚さは、約５ミクロンを超え、本発明のいくつかの実施例では、好ましくは、約１００ミクロンを超える（例えば、厚さ１００〜２００ミクロン）厚さとしてよい。これらの実施例により例示されているように、金属基板は、好ましくは、半導体ダイ１０７よりも厚い。
【００２３】
図１（ｂ）に示されているように、図１（ａ）に示されている中間構造物７００を得た後、半導体ダイ１０７はエッチングされ、事前に選択された配置で開口９０４を形成する。開口９０４は、任意の好適な寸法、又は形状をとることができ、エッチング（湿式又は乾式）、ミリングなどを含む周知の材料除去処理工程を使用して形成されうる。半導体ダイ１０７内の開口９０４を形成した後、金属基板１１８の表面の少なくとも一部が、開口９０４を通して露出される。半導体ダイ１０７内に、好適な数の開口９０４を形成することができる。
【００２４】
図１（ｃ）に示されているように、導電性構造物９００が、金属基板１１８及び半導体ダイ１０７上に溶着される。導電性構造物９００は、少なくとも１つの第１の導電性構造物９００（ａ）、及び少なくとも１つの第２の導電性構造物９００（ｂ）を含む。
【００２５】
導電性構造物９００は、好適な材料を含むことができ、任意の好適な形態をとりうる（例えば、カラム、ボール、並びに平坦及び／又は丸い表面を持つ構造物）。好適な材料は、ハンダ（有鉛及び無鉛の）、及び銅などの導電性金属を含む。導電性構造物９００が、ハンダを含む場合、当該技術分野で知られているハンダ・リフロー処理工程を使用できる。
【００２６】
導電性構造物９００は、さらに、好適な処理工程を使用して形成することができる。例えば、スクリーン印刷処理工程、蒸着処理工程、電気メッキ処理工程、ピック・アンド・プレース処理工程などを使用して、導電性構造物９００を形成することができる。
【００２７】
図１（ｄ）に示されているように、図１（ｃ）に示されている半導体ダイ・パッケージは、形成された後、ひっくり返されて、回路基板９９０に実装され、電気アセンブリを形成する。回路基板９９０は、誘電体層９９１及び導電性パッド９９２（ａ）、９９２（ｂ）を含む。当該技術分野では好適な回路基板が知られており、これは、多数の導電性パッド、ライン、及び層、さらに多数の誘電体層を含むことができる。
【００２８】
半導体ダイ１０７の第１の表面１０７（ａ）は、回路基板９９０に向かってゆく形で面するが、第２の表面１０７（ｂ）は、回路基板から離れてゆく形で面する。電気アセンブリでは、第１の導電性構造物９００（ａ）は、半導体ダイ１０７内の半導体デバイス（例えば、パワーＭＯＳＦＥＴ）用の入力接続部として使用されうるが、第２の導電性構造物９００（ｂ）は、半導体デバイス用の出力接続部として使用されうる。入力電流は、回路基板９９０上の導電性パッド９９２（ａ）から第１の導電性構造物９００（ａ）及びダイ１０７に流れうる。出力電流は、半導体ダイ１０７の第２の表面１０７（ｂ）から金属基板１１８、第２の導電性構造物９００（ｂ）、及び回路基板９９０上の導電性パッド９９２（ｂ）に引き回されうる。金属基板１１８及びより薄い半導体ダイ１０７は、より低いオン抵抗及びより適切な熱散逸特性を、結果として得られる半導体ダイ・パッケージに付与する。
【００２９】
他の実施例では、図１（ｃ）に示されているパッケージは、ひっくり返されて回路基板に実装される必要はない。例えば、パッケージは、金属基板１１８が回路基板９９０に取り付けられ、回路基板９９０に面するように実装することが可能である。パッケージの反対側の導電性構造物９００は、ワイヤ、リードフレーム、又は他の導電体を使用して回路基板上の導電性パッドに電気的に結合されうる。
【００３０】
図２は、本発明の他の実施例を示す。図１（ｃ）及び２において、類似の番号は、類似の要素を示す。図２に示されている構成は、図１（ｃ）の構成と類似している。しかし、図２では、金属基板１１８は、図１（ｃ）に示されている基板１１８に比べて薄い（例えば、厚さ１０ミクロン未満、又は厚さ約５〜１０ミクロンの範囲）。それに加えて、追加の機械層１１９は、金属基板１１８上にある。機械層１１９は、半導体ダイ１０７及び金属基板１１８を機械的に支持する。機械層１１９のＣＴＥ（熱膨張率）は、半導体ダイ１０７のＣＴＥと実質的に一致するように選択されうる。
【００３１】
機械層１１９は、好適な所定の熱的特性、電気的特性、及び機械的特性を持つことができる。例えば、機械層は、高い熱伝導率を有する絶縁体（例えば、セラミック）を含むことができる。ヒート・シンクは、さらに、必要ならば、機械層１１９に直接取り付けられうる。
【００３２】
図２に示されている半導体ダイ・パッケージには、多数の利点がある。例えば、半導体ダイ・パッケージは、剛性があり、パッケージの全厚を減らせるように薄い。さらに、金属基板１１８は、厚さが減っているため、図１（ｃ）に示されている実施例に比べて、コストも下げられる。
【００３３】
図３は、本発明の他の実施例を示す。図１（ｃ）及び３において、類似の番号は、類似の要素を示す。図３に示されているパッケージは、ワイヤ・ボンド、クリップ、又はリボン・コネクタで外部リードに接続されるか、或いはひっくり返されて回路基板などに実装することが可能である。
【００３４】
図３に示されている実施例では、上側金属（例えば、アルミニウム）層１１６は、半導体ダイ１０７上にある。メッキ金属９１０は、図１（ｃ）の実施例のようにハンダの代わりに開口９０４を充てんする。コーティング９１２（ａ）、９１２（ｂ）上のハンダ付け可能な上面は、上側金属層１１６及びメッキ金属９１０と接触し、上側金属層１１６及びメッキ金属９１０の上に配置される。必要ならば、コーティング９１２（ａ）、９１２（ｂ）上のハンダ付け可能上面、及び／又は上側金属層１１６とメッキ金属９１０は、さらに、従来の技術（例えば、ＣＭＰ又は化学機械研磨）を使用してプレーナー化（planarized）されうる。メッキ金属９１０は、それとは別に、ＣＶＤ、ＰＶＤなどの他の蒸着処理工程を使用して形成することが可能である。メッキ金属９１０は、さらに、銅、アルミニウム、タングステン、それらの合金などを含む好適な金属を含むことができる。さらに、２つのメッキビアのみが図３に示されているけれども、本発明の実施例は、必要ならばさらに多くのビアを用意できる。
【００３５】
図３に示されている実施例では、金属基板１１８への電気的接続は、開口９０４内で金属をメッキするか、又は他の何らかの方法で溶着することにより形成されうる。パッケージが回路基板に実装されたときに、メッキ金属９１０をハンダくず又は金属スタッドと組み合わせて使用し、パッケージを回路基板に結合することが可能である。
【００３６】
図４は、本発明の一実施例による他の半導体ダイ・パッケージを示している。半導体ダイ・パッケージは、同期整流式降圧コンバータ用途において単一パッケージ・ソリューションを実現しうる。同期整流式降圧コンバータシステムは、すべての目的に関して参照により本明細書に組み込まれる、米国特許第６，８０６，５８０号で説明されている。半導体ダイ・パッケージは、さらに、必要ならば、ヒート・シンク（図に示されていない）に取り付けられうる。図４に示されているパッケージは、「Ｈブリッジ」構成を有するものとして特徴付けられうる。
【００３７】
図４に示されている半導体ダイ・パッケージ実施例では、第１及び第２の半導体ダイ１７７（ａ）、１７７（ｂ）が金属基板１１８（ａ）、１１８（ｂ）上に配置されている。第１及び第２の半導体ダイ１７７（ａ）、１７７（ｂ）は、それぞれ第１の表面１７７（ａ）−１、１７７（ｂ）−１、及び第２の表面１７７（ａ）−２、１７７（ｂ）−２を備えることができる。従来の実施例のように、金属層１１６（ａ）、１１６（ｂ）は、第１及び第２の半導体ダイ１７７（ａ）、１７７（ｂ）の第１の表面１７７（ａ）−１、１７７（ｂ）−１上に配置されうる。金属層１１６（ａ）、１１６（ｂ）は、ハンダ付け可能金属を含むことができる。単一機械層１１９は、金属基板１１８（ａ）、１１８（ｂ）の両方を支持することができる。
【００３８】
図４に示されている半導体ダイ・パッケージは、第１及び第２の半導体ダイ１７７（ａ）、１７７（ｂ）上に複数の導電性構造物９４０を含む。複数の導電性構造物９４０は、第１の複数の導電性構造物９４０（ａ）、少なくとも１つの第２の導電性構造物９４０（ｂ）、複数の第３の導電性構造物９４０（ｃ）、及び少なくとも１つの第４の導電性構造物９４０（ｄ）を含む。第１、第２、第３、及び第４の導電性構造物９４０（ａ）〜（ｄ）は、任意の好適な材料を使用することができ、また好適な処理工程を使用して形成されうる。例示的な材料及び処理工程は、上で説明されている。
【００３９】
図４に示されている半導体ダイ・パッケージは、多数の誘電体層９６０（ａ）、９６０（ｂ）、９６０（ｃ）も含む。第１の誘電体層９０６（ａ）は、第１の複数の導電性構造物９４０（ａ）が配置されている領域を隣接する導体から絶縁することができる。第２の誘電体層９０６（ｂ）は、第２の導電性９４０（ｂ）を、第２の半導体ダイ１７７（ｂ）及び第２の金属基板１１８（ｂ）内を流れるドレイン電流から電気的に絶縁することができる。第３の誘電体層９６０（ｃ）は、第３及び第４の導電性構造物９４０（ｃ）、９４０（ｄ）を、互いに、また他の導体から絶縁することができる。
【００４０】
第１、第２、及び第３の誘電体層９６０（ａ）、９６０（ｂ）、９６０（ｃ）は、好適な誘電体を含み、好適な厚さを有し、好適な処理工程（例えば、当該技術分野で知られている好適なリソグラフィとともに、化学気相成長、スピン・コーティング及び硬化など）を使用して形成されうる。例えば、誘電体層９６０（ａ）、９６０（ｂ）、９６０（ｃ）は、ポリイミドなどの絶縁、パターン形成可能なポリマー材料を含むことができる。
【００４１】
図４に示されている半導体ダイ・パッケージは、形成された後、ひっくり返されて回路基板などに実装され、電気アセンブリを形成することができる。電気アセンブリにおいて、第１の複数の導電性構造物９４０（ａ）は、第１の半導体ダイ１７７（ａ）の第１の表面１７７（ａ）−１のソース端子へのソース入力として使用されうる（ゲート入力は図に示されていない）。第１の半導体ダイ１７７（ａ）の第２の表面１７７（ａ）−２からのドレイン電流は、第１の金属基板１１８（ａ）、第２の導電性構造物９４０（ｂ）、第２の導電性構造物９４０（ｂ）を第３の導電性構造物９４０（ｃ）に電気的に結合する回路基板（図に示されていない）上のパッドに流れうる。次いで、この電流は、第３の導電性構造物９４０（ｃ）を介して第２の半導体第１７７（ｂ）の第１の表面１７７（ｂ）−１のソース端子に流れる。第２の半導体第１７７（ｂ）からのドレイン電流は、次いで、第２の金属基板１１８（ｂ）、第４の導電性構造物９４０（ｄ）、及び回路基板上の出力導電性パッド（図に示されていない）に流れる。
【００４２】
第１及び第２の半導体ダイ１７７（ａ）、１７７（ｂ）が、ハイサイド及びローサイドＭＯＳＦＥＴ（典型的には同期整流式降圧コンバータ回路内の）を含む場合、第２の導電性構造物９４０（ｂ）は、一方のＭＯＳＦＥＴ内のドレインから他のＭＯＳＦＥＴ内のソースへの接続として使用されうる。（第１及び第２の半導体ダイ１７７（ａ）、１７７（ｂ）へのゲート接続は、図４に示されていない。）
【００４３】
図５及び６は、本発明の他の実施例による他の半導体ダイ・パッケージを示している。図５及び６に示されているように、半導体ダイ・パッケージのサイズ（横方向寸法）は、裏側金属／機械層への上部金属接続部の寸法を減らし、接続箇所の数を増やすことによりさらに減らすことができる。「ビア」は、従来の実施例のように、裏側金属／機械層に形成される。次いで、裏側との接続が、半導体ダイ上にある絶縁誘電体膜上の上部金属層の上に形成されうる。これにより、半導体ダイ・パッケージのサイズが縮小される。ビアのサイズ及び量も、電流要件を満たすように変更されうる。複数の接続部を持たせることにより、半導体ダイ・パッケージとの接続の信頼性が向上する。
【００４４】
図５を参照すると、従来の実施例のように、半導体ダイ７０８は、金属基板７０６に取り付けられている。開口７１５は、すでに説明されているように半導体ダイ７０８内に形成される。第２の金属層７１８（ａ）は、半導体ダイ７０８上の第１の金属層７１８（ｂ）の上に形成され、第２のハンダ付け可能金属層７０４（ａ）は、第２の金属層７１８（ｂ）上に形成される。誘電体層７１０も、半導体ダイ７０８及び第１の金属層７１８（ｂ）上に形成される。誘電体層７１０は、ポリイミドなどから形成されうる。導電性ビア７１４は、開口７１５内に形成され、第２の上部金属層７１８（ａ）を金属基板７０６に接続する。第１のハンダ付け可能金属層７０４（ｂ）は、さらに、第１の金属層７１８（ｂ）上に形成されうる。
【００４５】
従来の実施例のように、複数の導電性構造物７０２は、半導体ダイ７０８上にある。複数の導電性構造物７０２は、金属基板７０６に電気的に結合された第１の複数の導電性構造物７０２（ａ）、及び半導体ダイ７０８の上部に電気的に結合された第２の複数の導電性構造物７０２（ｂ）を含む。第１の複数の導電性構造物７０２（ａ）は、半導体ダイ７０８内のＭＯＳＦＥＴのドレイン出力を備えることができるが、第２の複数の導電性構造物７０２（ｂ）は、半導体ダイ７０２内のＭＯＳＦＥＴのソース入力を備えることができる。
【００４６】
図に示されているように、第１の複数の導電性構造物７０２（ａ）は、半導体ダイ７０８の一部と重なり、これにより、形成されたパッケージの横方向寸法が減り、半導体パッケージの入力及び／又は出力端子の数が増える。
【００４７】
図６は、図６に示されている半導体ダイ・パッケージの上面図である。ビア７１４が示されている。図に示されているように、第２のハンダ付け可能金属層７０４（ａ）は、第１のハンダ付け可能金属層７０４（ｂ）の上に載っている。図６では、図５のように、第１の金属層７１８（ａ）は、ビア７１４を通じて金属機械層７０６に接続される。図６では、第１の金属層７１８（ａ）及び金属機械層７０６は示されていない。
【００４８】
好ましいいくつかの実施例において、ハンダ付け可能層の塗布は、基本導電性（アルミニウム）層が適所に置かれるまで遅延されることができる。
【００４９】
図７は、本発明の他の実施例を示す。図７では、この構成は、図１（ｃ）に示されている構成と類似しているが、図７では、裏側金属基板５０４は、共通ドレイン・デュアル・ダイ用途用の共通導管として使用されうる。図に示されているように、２つの半導体ダイ５０２（ａ）、５０２（ｂ）は、金属基板５０４上に実装される。基板５０４は、半導体ダイ５０２（ａ）、５０２（ｂ）内の半導体デバイス用の共通出力（例えば、共通ドレイン）端子を形成しうる。半導体ダイ５０２（ａ）、５０２（ｂ）は、すでに説明されているように処理され、導電性構造物５０５は、すでに説明されているように半導体ダイ５０２（ａ）、５０２（ｂ）上に形成される。しかし、ウェハ・ダイシング処理工程において鋸引きでダイを個別に切断してばらばらにする代わりに、共通金属層によりダイの対が接続されるように鋸引き処理工程が修正される。他の実施例では、ダイシング処理工程は、代わりに研削処理工程を使用することができる。
【００５０】
本発明のいくつかの実施例には、多数の利点がある。第１に、本発明のいくつかの実施例による半導体ダイ・パッケージは、小さく、チップ・スケール・パッケージ（ＣＳＰ）において使用されうる。第２に、これらのパッケージは、薄い半導体ダイを使用して形成されうるため、低いオン抵抗及びインダクタンス特性、並びに良好な熱散逸特性を有する。第３に、パッケージング形成処理工程は、ダイが半導体ウェハに存在している場合に実行されるため、それぞれのダイはパッケージングのために個別に操作される必要がないのでコストが低減される。
【００５１】
上記の説明は、例示的であり、制限するものではない。開示を検討した後、本発明の多くの変更形態が当業者にとって明らかなものとなるであろう。したがって、本発明の範囲は、上記の説明を参照して決定されるべきでなく、代わりに、係属中のクレームを、その全範囲又は均等物とともに参照しつつ決定されるべきである。
【００５２】
本発明の範囲から逸脱することなく、任意の実施例からの１つ又は複数の特徴を他の実施例の１つ又は複数の特徴と組み合わせることができる。例えば、機械層及び金属基板の組み合わせは、図２に示されている。この組み合わせは、この出願における他の図に示されている実施例のどれでも使用されうる。
【００５３】
「１つの」又は「その」（英語で「ａ、ａｎ」、又は「ｔｈｅ」）と記述している場合でも、特に断りのない限り「１つ又は複数の」を意味するものとする。それに加えて、「上の（に）」（「ｏｖｅｒ」）、「下の（に）」（「ｕｎｄｅｒ」）などの語は、図に示されているように特徴を記述するために使用されており、本発明の実施例による半導体ダイ・パッケージが製造又は使用される場合の絶対的位置を示すことも、示さないこともある。
【００５４】
上述のすべての特許、特許出願、刊行物、及び説明は、すべての目的に関して参照により本明細書に丸ごと組み込まれる。いずれも従来技術とは認められない。
【図面の簡単な説明】
【００５５】
【図１（ａ）】形成されるときの本発明の一実施例による半導体ダイ・パッケージの断面を示す図である。
【図１（ｂ）】形成されるときの本発明の一実施例による半導体ダイ・パッケージの断面を示す図である。
【図１（ｃ）】形成されるときの本発明の一実施例による半導体ダイ・パッケージの断面を示す図であり、特に、ハンダ・バンプを含む特定の半導体ダイ・パッケージ実施例を示す図である。
【図１（ｄ）】プリント基板に実装された図１（ｃ）に示されているパッケージを示す図である。
【図２】強化機械層を含む本発明の他の実施例による他の半導体ダイ・パッケージの側断面図である。
【図３】メッキ金属層を含む本発明の他の実施例による他の半導体ダイ・パッケージの側断面図である。
【図４】２つの半導体ダイを含む本発明の他の実施例による他の半導体ダイ・パッケージの側断面図である。半導体ダイ・パッケージは、同期整流式降圧コンバータ回路において使用されうる。
【図５】本発明の一実施例による他の半導体ダイ・パッケージの側断面図である。この実施例では、パッケージは、それぞれ半導体ダイ内のデバイスの入力及び出力端子に接続されている第１及び第２の金属層を含む。第１の金属層と第２の金属層とは重なり合う。
【図６】図５に示されている半導体ダイ・パッケージの上面図である。
【図７】他の半導体ダイ・パッケージ実施例の側断面図である。この半導体ダイ・パッケージ実施例は、金属基板に取り付けられている２つの半導体ダイの共通出力として使用される金属基板を有する。これら２つの半導体ダイは、同じタイプである場合も、そうでない場合もある。これらは、異なる性能特性を有する可能性があり、その組み合わせによって、最も望ましい効果が得られる。
【図１（ａ）】
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【図１（ｂ）】
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【図１（ｃ）】
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【図１（ｄ）】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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