(57)【要約】  第１の誘電材料で作製された誘電層内に、導電性部分を含む配線を含む、半導体デバイスを製造するための方法が開示される。誘電層内にトレンチが形成される。この方法は、トレンチの側壁を形成する誘電層の露出部分を除去するステップと、ライナーが第２の誘電材料で作製された、誘電ライナーをトレンチの側壁上に堆積するステップとをさらに含む。
2009528690.tif 000002
【特許請求の範囲】
【請求項１】
第１の誘電材料で作製された誘電層（２）内に、導電性部分を含む配線を含む、半導体デバイスを製造するための方法であって、
前記誘電層内にトレンチ（１Ａ、１Ｂ）を形成するステップと、
前記トレンチの側壁を形成する前記誘電層の露出部分を除去するステップと、
前記トレンチの側壁上に、誘電ライナー（１２）を堆積するステップと、を含み、
前記ライナーが第２の誘電材料で作製される方法。
【請求項２】
下にある導電性ゾーン（３）を露出するように、前記堆積された誘電ライナー（１２）の異方性エッチングを提供するステップと、
薄い金属バリア（１４）を堆積するステップと、をさらに含む、請求項１に記載の製造方法。
【請求項３】
前記堆積された誘電ライナー（１２）上に薄い金属バリア（１４）を堆積するステップと、
下にある導電性ゾーン（３）を露出するように、前記堆積された薄い金属バリアおよび前記堆積された誘電ライナーの異方性エッチングを提供するステップと、をさらに含む、請求項１に記載の製造方法。
【請求項４】
導電性材料で作製されたシード層を堆積するステップと、
前記導電性材料（９）で作製されたバルクを電気めっきによって堆積するステップと、をさらに含む、請求項２または３のいずれか一項に記載の製造方法。
【請求項５】
前記堆積された導電性材料（９）および前記誘電層（２）の表面を同じ高さにするための研磨操作をさらに含む、請求項４に記載の製造方法。
【請求項６】
誘電材料の薄いバリア（１０）を前記研磨された表面上に堆積するステップをさらに含む、請求項５に記載の製造方法。
【請求項７】
前記誘電層（２）の露出部分を除去するステップが、前記誘電層の損傷部分（８）を選択的に除去するステップを含む、請求項１に記載の製造方法。
【請求項８】
前記誘電層（２）の損傷部分（８）を選択的に除去するステップがフッ化水素ベースのウェット溶液を使用して実施される、請求項７に記載の製造方法。
【請求項９】
前記第１の誘電材料が、二酸化シリコン、炭素を含有するシリコン酸化物、酸炭化物、フッ素をドープしたケイ酸ガラス、リンケイ酸ガラスおよびボロンリンケイ酸ガラスからなる群から選択される、請求項１に記載の製造方法。
【請求項１０】
前記導電性部分が銅を含む、請求項１に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に誘電材料内に導電性材料で作製された配線の分野に関し、より詳細には、限定はされないが、比較的低い誘電率を有する誘電材料、すなわちｌｏｗ−ｋまたはｕｌｔｒａ−ｌｏｗ−ｋ（ＵＬＫ）材料内の金属配線に関する。
【背景技術】
【０００２】
そのような配線は、例えば集積回路（ＩＣ）などの半導体デバイス内に使用することができる。
【０００３】
従来のＩＣでは、異なるレベルのメタライゼーション上に形成され、誘電層によって隔てられた導電層間に電気的接触を確立する必要がある。
【０００４】
したがって、ＩＣ配線は、例えばトランジスタなどのコンポーネントが形成される下層半導体基板の異なる部分を相互接続するためのビアおよびラインを含むことができる。ラインは半導体基板の面に平行な面を延びる。ビアは半導体基板の面に垂直な方向に誘電層を通って延びる。ラインおよびビアは両方とも、パターニングされた誘電層の積層内部に導電性材料を堆積することによって形成される。
【０００５】
半導体デバイスの性能の向上（速度、低消費）によって、これまで使用されてきた材料に多くの変更が必要とされている。
【０００６】
誘電材料の層内に形成されたライン間に存在するキャパシタンスを低減するために、一般に４．２より低い低誘電率係数「ｋ」、または一般に２．４より低い超低誘電率係数「ｕｌｔｒａ−ｌｏｗ−ｋ」を有する誘電材料を使用することができる。ライン間キャパシタンスは実際、使用されている誘電材料の誘電率係数ｋに比例する。ＵＬＫ誘電材料は多孔性材料を含むことができる。多孔性材料は比較的低い密度を有する。
【０００７】
性能の向上は、配線ラインの製造に従来使用されてきたアルミニウムよりも導電性の高い導電性材料を使用することによっても、達成されてきた。銅の抵抗性は、銅でドープされたアルミニウムの抵抗性のほぼ半分であり、銅自体が最良の候補であることが示されてきた。
【０００８】
ＵＬＫ誘電材料および銅によって、ライン間に存在するキャパシタンスＣおよび配線の抵抗Ｒをそれぞれ低減することができる。したがって、伝搬定数ＲＣの値を低減することができる。したがって、比較的低い値の伝搬定数ＲＣを有する半導体デバイスは、比較的高い周波数で適正に動作することができ、言い換えると、新しい材料は半導体デバイスの性能を向上させることができる。
【０００９】
これらの新しい材料は、良く知られているダマシンまたはデュアルダマシンプロセスで使用することができる。メタライゼーションレベルｎを得るために、第１の誘電材料で作製された誘電層が、レベルｎ−１の層の上に堆積される。誘電層内部にトレンチがエッチングされ、トレンチは、例えばラインおよびビアなどの配線の部分に対応する。薄い金属バリアを堆積するメタライゼーション操作が実施され、その後、トレンチを充填するために導電性材料が堆積され、誘電層の上面と同じ高さになるまで研磨される。
【００１０】
銅は細いラインにとって有利な電気的特性を有するが、大気温度ではエッチングできないので、ダマシンまたはデュアルダマシンプロセスは、銅のラインおよびビアの生産に良く適している。さらに、ダマシンおよびデュアルダマシンプロセスは、ラインおよびビアを形成するために使用される他の金属でも使用することができる。
【００１１】
ダマシンまたはデュアルダマシンプロセスの際、トレンチのエッチングに続いて、ストリッピングおよびクリーニングなど他のパターニング操作を行うことができる。ストリッピングによって、感光性樹脂の残渣および／または化学エッチングの残渣を除去することができる。ウェットクリーニング操作を実施して汚染物を除去することもできる。
【００１２】
しかし、パターニング操作、すなわちエッチング、ストリッピングおよび／またはクリーニングは、誘電層の一部分を損傷することがある。例えば、エッチング残渣をストリッピングするために使用されるクリーニング溶液が、既に損傷した誘電層へと浸透し、誘電層のさらなる劣化をもたらすことがある。
【００１３】
多孔性誘電材料の場合、誘電層はトレンチの壁に損傷部分を含むことがある。損傷部分は、例えば１０または２０ｎｍなど比較的広い幅を有することがある。
【００１４】
損傷部分の誘電率は第１の誘電材料の誘電率より高く、したがって、エッチングされた誘電層の全体誘電率が増加する。例えば、堆積された誘電層のライン間誘電率は、パターニング操作の後、２．４から３．５へ上昇することがある。ライン間キャパシタンスは全体誘電率に比例し、パターニング操作による誘電層の損傷はライン間キャパシタンスおよび伝搬定数ＲＣの増加をもたらす。
【００１５】
さらに、多孔性の誘電材料は親水性であることがある。水分子が誘電層へと浸透すると、全体誘電率も上昇することがある。水分子もまた、半導体デバイスの動作を阻害することがある。
【００１６】
さらに、薄い金属バリアの蒸着に使用される前駆体分子を含有する金属は多孔性の誘電層のポアへと拡散することがあり、これにより短絡が起きることがある。薄い金属バリアに非連続部があると、銅原子または銅イオンが誘電層へと浸透することもある。
【００１７】
したがって、低い全体誘電率を有し、ポアが水または金属分子の拡散から保護される誘電層が必要とされている。
【００１８】
当技術分野では、トレンチの側壁上に誘電材料の意図的な緻密化を行うことが知られている。意図的な緻密化は、例えば表面処理またはプラズマボンバードメントを使用して、エッチングの後に実施することができる。
【００１９】
緻密化は、損傷部分のポアの相対的閉鎖をもたらす。そのような周辺ポアの相対的閉鎖によって、水および金属分子の拡散を防ぐことができる。
【００２０】
しかし、誘電率が局所的に増加することによって、意図的な緻密化はまた、誘電層の全体誘電率も増加させる。さらに、ポアを拡散から保護するために、損傷部分にいくらかの幅が必要とされる。半導体デバイスの寸法が小さくなっていることから、損傷部分の容積とエッチングした誘電層の全体容積との比率が増加し、したがって誘電層の全体誘電率および伝搬定数ＲＣが増加する。
【００２１】
当技術分野では、誘電層のポアを拡散から保護するために、エッチングされた誘電層上にキャップ層を堆積することも知られている。「Ｏ２−Ｐｌａｓｍａ  Ｄｅｇｒａｄａｔｉｏｎ  ｏｆ  Ｌｏｗ−Ｋ  Ｏｒｇａｎｉｃ  Ｄｉｅｌｅｃｔｒｉｃ  ａｎｄ  ｉｔｓ  Ｅｆｆｅｃｔｉｖｅ  Ｓｏｌｕｔｉｏｎ  ｆｏｒ  Ｄａｍａｓｃｅｎｅ  Ｔｒｅｎｃｈｅｓ」、Ｃｈｉｎｇ−Ｆａ  Ｙｅｈ  ｅｔ  ａｌ．、２０００  ５ｔｈ  ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｌａｓｍａ  Ｐｒｏｃｅｓｓ−Ｉｎｄｕｃｅｄ  Ｄａｍａｇｅに、そのようなキャッピング操作が記載されている。
【００２２】
キャップ層は、誘電層の多孔性の誘電材料より比較的高い誘電率および比較的高い密度を有する誘電材料から作製することができる。したがって、キャップ層は、原子層堆積法（ＡＬＤ）または化学蒸着法（ＣＶＤ）で使用される蒸気を含む、水分子または例えばタンタルなどの金属を含有する分子の拡散から、ポアを遮断することができる。次いで、多孔性誘電材料の内部に金属堆積することなく、薄い金属バリアをキャップ層に堆積することができる。
【００２３】
しかし、キャップ層の堆積によって銅で充填すべき容積が減少し、これにより、トレンチを銅で充填する際に問題が生じることがある。さらに、配線のセクションが電子の平均自由行程のオーダーになると、配線の抵抗性が増加することがある。半導体デバイスの寸法が小さくなっていることから、キャッピングが配線の抵抗の増加をもたらすことは不可避であり、したがって伝搬定数ＲＣの値が増加する。
【非特許文献１】Ｏ２−Ｐｌａｓｍａ  Ｄｅｇｒａｄａｔｉｏｎ  ｏｆ  Ｌｏｗ−Ｋ  Ｏｒｇａｎｉｃ  Ｄｉｅｌｅｃｔｒｉｃ  ａｎｄ  ｉｔｓ  Ｅｆｆｅｃｔｉｖｅ  Ｓｏｌｕｔｉｏｎ  ｆｏｒ  Ｄａｍａｓｃｅｎｅ  Ｔｒｅｎｃｈｅｓ、Ｃｈｉｎｇ−Ｆａ  Ｙｅｈ  ｅｔ  ａｌ．、２０００  ５ｔｈ  ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｌａｓｍａ  Ｐｒｏｃｅｓｓ−Ｉｎｄｕｃｅｄ  Ｄａｍａｇｅ
【発明の開示】
【発明が解決しようとする課題】
【００２４】
したがって、誘電層内に導電性材料で作製された配線を含み、比較的低い伝搬定数値ＲＣを有する半導体デバイスが、依然として必要とされている。
【課題を解決するための手段】
【００２５】
第１の態様では、本発明は、第１の誘電材料で形成された誘電層内に、導電性部分を含む配線を含む半導体デバイスを製造する方法を提供し、前記方法は、
前記誘電層内にトレンチを形成するステップと、
トレンチの側壁を形成する誘電層の露出部分を除去するステップと、
トレンチの側壁上に、ライナーが第２の誘電材料で作製された、誘電ライナーを堆積するステップと、を含む。
【００２６】
トレンチを形成するステップは、誘電層の少なくとも一部分を損傷することがある、例えばエッチング、ストリッピングおよび／またはウェットクリーニングなどのパターニング操作を含むことができる。そのような損傷部分は、除去するステップによって少なくとも一部が除去され、堆積された誘電ライナーによって少なくとも一部が置換される。
【００２７】
除去によって、トレンチの側壁上に誘電層の意図的な緻密化が実施された場合に起きることがある、他の配線間の全体誘電率の増加を防ぐことができる。
【００２８】
有利には、第１の誘電材料と第２の誘電材料とは別個である。堆積された誘電ライナーは、十分なｌｏｗ−ｋ値および他の金属バリアとの比較的良好な相互作用特性を有することができ、したがって適正なポアシールが達成される。
【００２９】
堆積された誘電ライナーの厚さは、誘電層のポアの適正な保護を保証しながら、他の配線間の全体誘電率が大幅に増加しないように選択することができる。また、堆積された誘電ライナーの厚さは、損傷した誘電層上に直接キャップ層が堆積される場合に起きることがある、導電性材料で充填すべき容量の減少を避けるために、除去部分の厚さより小さく、または実質的に等しく、選択することができる。さらに、ライナーの厚さの制御によって、他の配線のセクションを制御することもできる。
【００３０】
また、いくつかの誘電ライナーを堆積することもできる。例えば、比較的多孔性の誘電ライナーを最初に堆積し、続いて比較的高密度の誘電ライナーを堆積することができる。比較的高密度の誘電ライナーによって、比較的多孔性の誘電ライナーのポアおよび誘電層のポアをシールすることができる。
【００３１】
より一般的には、例えば密度、誘電率、厚さなど、いくつかのパラメータを制御することができ、それにより、半導体デバイスの特性のより良好な制御が可能である。一般に、パラメータは、比較的低い伝搬定数値ＲＣを有する半導体デバイスを提供するように選択することができる。
【００３２】
あるいは、第１の誘電材料と第２の誘電材料は同様とすることができる。
【００３３】
トレンチを形成するステップの直後に、除去するステップを実施することができる。あるいは、トレンチを形成するステップとトレンチの側壁上の露出部分を除去するステップとの間に、例えばアニーリング操作など１つまたは複数の操作を実施することができる。
【００３４】
誘電ライナーの堆積は、除去の直後に実施することができる。あるいは、トレンチの側壁上の露出部分の除去とトレンチの側壁上での誘電ライナーの堆積との間に、例えばアニーリング操作など１つまたは複数の操作を実施することができる。
【００３５】
さらに、本発明の態様による製造方法は、良く知られている操作および製品を含むことができ、したがって、比較的簡単に達成される。
【００３６】
有利には、誘電層の露出部分を除去するステップは、誘電層の損傷部分を選択的に除去するステップを含む。損傷部分のみが除去される。
【００３７】
例えば、誘電層の損傷部分を除去するステップは、フッ化水素（ＨＦ）ベースのウェット溶液を使用して実施することができる。ＨＦベースのウェット溶液は、誘電層の損傷していない部分が影響されないようにしながら、誘電層の損傷部分を選択的に溶解することができる。
【００３８】
他の選択的な除去法を使用することもできる。
【００３９】
あるいは、除去するステップは、例えば時間制御式、すなわち所定の時間経過後に除去操作が停止するようにすることができる。時間は、損傷部分の全体の除去が可能になるように、実験的または理論的に決定することができる。
【００４０】
除去部分の深さは、他の方法によって制御することもできる。
【００４１】
有利には、損傷したゾーンが残らないように、損傷部分を除去するステップは全体的とすることができる。あるいは、損傷したゾーンを部分的にのみ除去することもできる。
【００４２】
有利には、製造方法は、下にある導電性ゾーンを露出するように、堆積された誘電ライナーの異方性エッチングを提供するステップと、薄い金属バリアを堆積するステップとをさらに含む。
【００４３】
異方性エッチングによって、堆積された誘電ライナーの底部分のエッチングが可能である。堆積された誘電ライナーの底部分は実際、例えば、配線のトランジスタ、ビア、またはラインの接触点など、導電性ゾーンと接触することができる。堆積された誘電ライナーの底部分は、前記導電性ゾーンと例えば配線のビアなど他の導電性部分との間の電気的接触を確立するために除去しなければならない。
【００４４】
異方性エッチングによって堆積された誘電ライナーがトレンチの側壁上に残ることがある。
【００４５】
異方性エッチングはまた、マスク層の周囲に形成されたオーバーハングがある場合は除去することができる。異方性エッチングは、場合によっては誘電層の表面でマスク層を除去することができる。
【００４６】
あるいは、堆積された誘電ライナー上に薄い金属バリアが堆積される。次いで、下にある導電性ゾーンを露出するように、堆積された薄い金属バリアおよび堆積された誘電ライナーの異方性エッチングが実施される。そのようなパンチスルーアプローチによって、堆積された薄い金属バリアの底部分および堆積された誘電ライナーの底部分を除去することができ、それにより導電性ゾーンと配線の他の導電性部分との間に電気的接触を確立することができる。
【００４７】
有利には、導電性材料で作製されたシード層が堆積され、導電性材料で作製されたバルクも電気めっきによって堆積される。
【００４８】
あるいは、トレンチを導電性材料で充填できる他の方法を、代わりに実施することもできる。
【００４９】
有利には、堆積された導電性材料と誘電層の表面を同じ高さにするために、研磨操作を実施することができる。また、研磨操作によって、マスク層がある場合は除去することができる。
【００５０】
あるいは、堆積された導電性材料と誘電層の表面を同じ高さにすることのできる他の操作を実施することができる。
【００５１】
研磨された表面上に、誘電材料の薄いバリアを堆積することもでき、あるいは堆積しなくてもよい。誘電材料の薄いバリアによって、導電性材料の原子またはイオンが他の誘電層へと拡散することを防ぐことができる。
【００５２】
有利には、導電性部分は、比較的導電的な材料である銅を含む。
【００５３】
しかし、他の導電性材料を使用することもできる。
【００５４】
有利には、第１の誘電材料の誘電率は４．２より低くすることができ、あるいはさらに２．４より低くすることもできる。
【００５５】
有利には、誘電層は多孔性材料を含むことができる。
【００５６】
第１の誘電材料は、有利には、二酸化シリコン（ＳｉＯ２）、炭素を含有するシリコン酸化物（ＳｉＯＣ）、酸炭化物（ＳｉＯＣＨ）、フッ素をドープしたケイ酸ガラス（ＦＳＧ）、リンケイ酸ガラス（ＰＳＧ）およびボロンリンケイ酸ガラス（ＢＰＳＧ）からなる群から選択することができる。
【００５７】
しかし、他の適切な材料を第１の誘電材料として使用することができる。
【００５８】
本発明のこれらおよび他の態様は、以下に説明される実施形態を参照すると、明らかになり解明されるであろう。
【発明を実施するための最良の形態】
【００５９】
すべての図において、同様の参照番号は、同様または実質的に同様の要素を示す。
【００６０】
図１Ａから１Ｅは、誘電材料内に銅配線を製造する既知のプロセスの例を示す。この例では、例えば二酸化シリコン（ＳｉＯ２）などの第１の誘電材料で作製された前の誘電層２’内に、前のライン３が形成されている。例えば銅などの前のライン３の導電性材料は、前の薄い金属バリア７’によって二酸化シリコンから分離されている。薄い金属バリア７’はタンタルを含むことができる。
【００６１】
前の誘電層２’の表面上に、誘電材料４の薄いバリアが堆積されている。
【００６２】
誘電材料４の薄いバリア上に、誘電層２が堆積されている。誘電層もまた、二酸化シリコンを含むことができる。デュアルダマシンプロセスによって、誘電層２内部にトレンチ１Ａ、１Ｂを形成することができる。エッチングするゾーンを設定するために、リソグラフィ操作が実施される。次いで、例えば反応性イオンエッチングプラズマ（ＲＩＥプラズマ）を使用して、誘電層がエッチングされる。図１Ａは、そのようなエッチング操作後の半導体デバイスの部分を示す。
【００６３】
しかし、エッチングあるいはストリッピングおよび／またはクリーニングなど他のパターニング操作は、誘電層の一部分を損傷することがある。誘電層はトレンチ１Ａ、１Ｂの壁上に損傷部分８を含むことがある。
【００６４】
参照符号５および６は、パターニング目的のためのハードマスク層またはＣＭＰ（化学機械研磨）ストップ層として機能する、キャップ層に対応する。
【００６５】
あるいは、異なる集積方式でキャップ層を残すこともできる。
【００６６】
次いで、図１Ｂに示すように、薄い金属バリア７を堆積するメタライゼーション操作が実施される。薄い金属バリア７はタンタル、または窒化タンタルを含むことができる。薄い金属バリア７は、他の配線の銅原子または銅イオンが誘電層２へと拡散しないようにすることができる。
【００６７】
図１Ｃに示すように、次いでトレンチ１Ａ、１Ｂを充填するために銅９が堆積される。
【００６８】
堆積は２つのステップで実施することができる（図示せず）。まず、銅シード層が、例えば物理蒸着法（ＰＶＤ）によって薄い金属バリア上に堆積される。次いで、銅バルクが、電気めっきによって銅シード層上に堆積される。
【００６９】
図１Ｄに示すように、研磨操作によって、堆積された銅９を誘電材料の表面と同じ高さにすることができる。マスク層５、６を研磨によって除去することができる。研磨は、例えば化学機械平坦化（ＣＭＰ）を使用して実施することができる。
【００７０】
図１Ｅに示すように、次いで誘電材料の薄いバリア１０を、研磨された表面上に堆積することができる。
【００７１】
図２Ａから２Ｇおよび図３Ａから３Ｂは、本発明の例示的な実施形態を示す。
【００７２】
図示された例では、前のライン３が、第１の誘電材料を含む前の誘電層２’内に形成されている。第１の誘電材料は、多孔性のｕｌｔｒａ−ｌｏｗ−ｋ材料を含むことができる。多孔性のｕｌｔｒａ−ｌｏｗ−ｋ材料は、例えば炭素を含有するシリコン酸化物（ＳｉＯＣ）から作製することができる。例えば銅などの前のライン３の導電性材料は、前の薄い金属バリア７’によってＳｉＯＣから分離されている。薄い金属バリア７’は、タンタル、窒化タンタルまたは他の適切な金属材料を含むことができる。
【００７３】
前の誘電層２’の表面上に、誘電材料４の薄いバリアが堆積されている。
【００７４】
誘電層２は、プラズマ強化化学蒸着法（ＰＥＣＶＤ）または他の堆積法によって誘電材料４の薄いバリア上に堆積される。誘電層２はまた、多孔性のＳｉＯＣのｕｌｔｒａ−ｌｏｗ−ｋ材料も含むことができる。誘電層は、例えば誘電率係数２．４を有することができる。デュアルダマシンプロセスによって、誘電層２内部にトレンチ１Ａ、１Ｂを形成することができる。エッチングするゾーンを設定するために、マスキング操作およびリソグラフィ操作が実施される。次いで、例えば反応性イオンエッチングプラズマ（ＲＩＥプラズマ）を使用して、誘電層がエッチングされる。
【００７５】
図示された例では、トレンチは他のビアに対応する第１のトレンチ１Ａおよび他のラインに対応する第２のトレンチ１Ｂを含む。デュアルダマシンプロセスが実施され、すなわち単一の他の堆積によって、第１のトレンチ１Ａおよび第２のトレンチ１Ｂを充填することができる。
【００７６】
代替実施形態では（図示せず）、各トレンチは、新しいトレンチをエッチングする前に銅で充填される。
【００７７】
一般に、いくつかのトレンチが半導体デバイスの表面上に同時にエッチングされ、各トレンチは配線に対応する。
【００７８】
エッチングに続いて、ストリッピング操作、場合によってはウェットクリーニング操作を行うことができる。
【００７９】
図２Ａは、そのようなパターニング操作後の半導体デバイスの部分を示す。
【００８０】
参照符号５および６は、パターニング目的のためのハードマスク層またはＣＭＰストップ層として機能する、キャップ層に対応する。
【００８１】
あるいは、異なる集積方式でキャップ層を残すこともできる。
【００８２】
パターニング操作によって、誘電層２の部分８の劣化が生じている。そのような損傷部分８のポアをシールすることができ、損傷部分８は、誘電層２の残りの部分より高い密度および誘電率を示すことがある。損傷部分８は、１０、２０または３０ｎｍまで延びることがある。劣化によって第１の誘電材料、すなわちＳｉＯＣの一部が、例えばＳｉＯ２などの個々の誘電材料に変化することがある。
【００８３】
図２Ｂに示すように、トレンチ１Ａおよび１Ｂの側壁を形成する誘電層の露出部分が除去される。
【００８４】
トレンチ１Ａおよび１Ｂの側壁、すなわち実質的に垂直な壁２１、２２、２３上で、除去が実施される。この例では、除去は実質的に水平な壁２４上にも実施されている。
【００８５】
除去は、例えばフッ化水素（ＨＦ）ウェットベース溶液を使用して、選択的に実施される。そのような選択的ウェットエッチングは、第１の誘電材料、すなわちＳｉＯＣが影響を受けないようにしながら、損傷した誘電材料、すなわちＳｉＯ２を除去することができる。
【００８６】
除去に続いて、図２Ｃに示すように、第２の誘電材料で作製された誘電ライナーの等角的な堆積が行われる。等角的（コンフォーマル）な堆積は、例えばベンゾシクロブテン（ＢＣＢ）ライナーの熱化学蒸着法（ＣＶＤ）を含むことができる。ＢＣＢ材料は、誘電率係数２．７を有する。
【００８７】
例えばＳｉＯＣ、炭化シリコン（ＳｉＣ）、ＳｉＯ２またはポリアリーレンエーテル（ＳｉＬＫ）などの他のライナー材料を使用することもできる。
【００８８】
トレンチ１Ａ、１Ｂの側壁上に誘電ライナー１２が堆積され、したがって、配線間の誘電層のポアの適正なシールが可能になる。誘電ライナー１２は前のライン３上およびマスク層５、６上にも堆積される。
【００８９】
（第１の実施形態）
第１の実施形態では、等角的な堆積に続いて、例えばフッ化炭素プラズマエッチング（ＣＦ４／ＡｒまたはＣ４Ｆ６／Ａｒ）を使用して、マスクレスの異方性エッチングが行われる。図２Ｄに示すように、異方性エッチングによって堆積された誘電ライナー１２の底部分１３が露出され、したがって前のライン３の銅が露出される。
【００９０】
異方性エッチングはまた、誘電ライナー１２の表面部分１５およびオーバーハング１７を除去することもできる。
【００９１】
この例では、ステップ部分１６も除去されている。
【００９２】
次いで、図２Ｅに示すように、一般的なメタライゼーションプロセスを使用して、薄い金属バリア１４が堆積される。薄い金属バリア１４はタンタル、または窒化タンタルを含むことができる。薄い金属バリア１４は、他の配線の銅原子または銅イオンが誘電ライナー１２へと拡散しないようにすることができる。
【００９３】
薄い金属バリア１４は、除去されたステップ部分１６の少なくとも一部に対応するステップゾーンで、第１の誘電材料に接触することができる。しかし、異方性エッチングによって、ステップゾーンにｕｌｔｒａ−ｌｏｗ−ｋ誘電材料の緻密化が行われる。緻密化によって、多孔性のｕｌｔｒａ−ｌｏｗ−ｋ誘電材料を金属原子または金属イオンの拡散から保護することができる。
【００９４】
また、中間ストップ層を使用して、多孔性の誘電材料を拡散から保護することもできる。
【００９５】
また、ステップゾーンは、誘電層２内部の他のライン部分１Ｂと別の他のライン部分（図示せず）の間にはない。したがって、ライン間キャパシタンスは、誘電率の局所的な増加による影響を比較的受けない。
【００９６】
図２Ｆに示すように、銅９をトレンチ内部に堆積することができる。堆積は２つのステップで実施することができる（図示せず）。銅シード層が堆積され、次いで電気めっきによって銅バルクが堆積される。
【００９７】
次いで、堆積された銅９を誘電層と同じ高さにするために、研磨操作を実施することができる。研磨によって、マスク層５、６を除去することもできる。
【００９８】
次いで、図２Ｇに示すように、研磨された表面上に誘電材料の薄いバリア１０を堆積することができる。
【００９９】
例えば新しいラインまたは新しいビアなど、新しい銅部分を製造するために、他の誘電層（図示せず）を堆積することができる。
【０１００】
（第２の実施形態）
第２の実施形態では、図３Ａに示すように、誘電ライナー１２の等角的な堆積に続いて、薄い金属層１４の等角的な堆積が行われる。
【０１０１】
薄い金属層１４は、堆積方法によってはライン１Ｂの底面の厚さをビア１Ａの底面より厚くすることが可能である。
【０１０２】
次いで、前のライン３を露出するために等方性エッチングを実施することができる。
【０１０３】
そのようなパンチスルーの物理的蒸着法（ＰＶＤ）バリアプロセスによって、薄い金属層１４および誘電ライナー１２の表面部分を除去することができる。
【０１０４】
エッチレートの変化またはスパッタリングレートの変化によって、好ましくはビア１Ａの底面の金属バリア１４および誘電ライナー１２を除去することができる。一般に、図３Ｂに示すように、ビア１Ａの底面のライナー１２を除去し、構造の他の部分を部分的に残すことができる。
【０１０５】
したがって、そのようなパンチスループロセスの調整によって、誘電層２の実質的に垂直な壁および実質的に水平な壁を保護しながら、ビア１Ａの底面を露出することができる。
【０１０６】
誘電層２内部に配線構造を実現するために、他の操作を実施することができる。一般に、次いでパンチスルー後の金属バリアおよび銅がトレンチ内部に堆積され、次いで研磨操作が実施され、研磨された表面上に誘電材料の薄いバリアが堆積される。
【０１０７】
上記の説明において、層、領域または基板などの要素が別の要素の「上」または「上に」あるというとき、その要素は、直接他の要素の上にある、あるいは介在要素が存在することもある、と理解されたい。
【０１０８】
「含む」、「備える」、「組み込む」、「含有する」、「ある」および「有する」などの表現は、明細書および添付の特許請求の範囲を理解する際、非限定的に解釈するべきであり、すなわち、明示的に規定されていない他のアイテムまたはコンポーネントも存在することができると解釈するべきである。単数形による表現は複数形による表現としても解釈するべきであり、逆もまた同様である。
【０１０９】
当業者であれば、本発明の範囲から逸脱することなく、本明細書に開示された様々なパラメータを修正することができ、開示および／または特許請求された様々な実施形態を組み合わせることができることを、容易に理解するであろう。
【図面の簡単な説明】
【０１１０】
【図１Ａ】従来技術に従って誘電層内に銅配線を製造するプロセスの例を示す図である。
【図１Ｂ】従来技術に従って誘電層内に銅配線を製造するプロセスの例を示す図である。
【図１Ｃ】従来技術に従って誘電層内に銅配線を製造するプロセスの例を示す図である。
【図１Ｄ】従来技術に従って誘電層内に銅配線を製造するプロセスの例を示す図である。
【図１Ｅ】従来技術に従って誘電層内に銅配線を製造するプロセスの例を示す図である。
【図２Ａ】本発明の第１の実施形態による製造方法の例を示す図である。
【図２Ｂ】本発明の第１の実施形態による製造方法の例を示す図である。
【図２Ｃ】本発明の第１の実施形態による製造方法の例を示す図である。
【図２Ｄ】本発明の第１の実施形態による製造方法の例を示す図である。
【図２Ｅ】本発明の第１の実施形態による製造方法の例を示す図である。
【図２Ｆ】本発明の第１の実施形態による製造方法の例を示す図である。
【図２Ｇ】本発明の第１の実施形態による製造方法の例を示す図である。
【図３Ａ】本発明の第２の実施形態による製造方法の例を示す図である。
【図３Ｂ】本発明の第２の実施形態による製造方法の例を示す図である。
【符号の説明】
【０１１１】
２  誘電層
２’  前の誘電層
３  前のライン
４  誘電材料
５  マスク層
６  マスク層
７  薄い金属バリア
７’  前の薄い金属バリア
８  損傷部分
９  銅
１０  誘電材料の薄いバリア
１２  誘電ライナー
１３  底部分
１４  薄い金属層
１５  表面部分
１６  ステップ部分
１７  オーバーハング
２１  壁
２２  壁
２３  壁
２４  壁
１Ａ  トレンチ
１Ｂ  トレンチ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
2009528690.tif 000009
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【国際調査報告】
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2009528690.tif 000018
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