(57)【要約】少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに通信回路を動作させる方法が、少なくとも１つの制御チャネルをモニタするステップと、データが受信されることを少なくとも１つの制御チャネルが示すとき、回路のレシーバ部分に対して電力供給するステップと、データが受信されないことを少なくとも１つの制御チャネルが示すとき、レシーバ部分に対して電力供給することを抑制するステップとを含む。回路は、例えば３ＧＰＰ  ＨＳＤＰＡ標準に基づいて動作可能である。所望の場合には、レシーバ部分およびビットレート処理部分に対するクロックおよび電源は別々にゲーティングされることが可能である。
2009543445.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに通信回路を動作させる方法であって、
前記少なくとも１つの制御チャネルをモニタするステップと、
データが受信されることを前記少なくとも１つの制御チャネルが示すとき、前記回路のレシーバ部分に対して電力供給するステップと、
データが受信されないことを前記少なくとも１つの制御チャネルが示すとき、前記レシーバ部分に対して電力供給することを抑制するステップと
を含む方法。
【請求項２】
前記回路が３ＧＰＰ  ＨＳＤＰＡ標準に基づく動作のために構成され、前記少なくとも１つの制御チャネルがＨＳ−ＳＣＣＨ制御チャネルを含み、前記少なくとも１つのデータ・チャネルがＨＳ−ＰＤＳＣＨチャネルを含む、請求項１に記載の方法。
【請求項３】
ビットレート処理が要求されず、再伝送が待ち状態になっていないとき、前記回路のビットレート処理ブロックに対して電力供給することを抑制する追加的なステップ
をさらに含む、請求項１に記載の方法。
【請求項４】
ビットレート処理が要求されず、
再伝送が待ち状態になっている
とき、
前記回路の前記ビットレート処理ブロックに対して電力供給する追加的なステップと、
前記回路の前記ビットレート処理ブロックをクロック・ゲーティングする追加的なステップと
を実行することをさらに含む、請求項３に記載の方法。
【請求項５】
前記レシーバ部分と前記ビットレート処理ブロックとの間に挿置されるバッファに対して電力供給を前記回路の前記動作中に実質的に継続して維持する追加的なステップをさらに含む、請求項３に記載の方法。
【請求項６】
前記レシーバ部分および前記ビットレート処理ブロックのうち少なくとも１つが電力供給されるとき、前記レシーバ部分と前記ビットレート処理ブロックとの間に挿置されるバッファに対して電力供給を維持する追加的なステップと、
前記レシーバ部分または前記ビットレート処理ブロックのどちらも電力供給されないとき、前記レシーバ部分と前記ビットレート処理ブロックとの間に挿置される前記バッファに対して電力供給することを抑制する追加的なステップと
をさらに含む、請求項３に記載の方法。
【請求項７】
少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに動作するための通信回路であって、
前記少なくとも１つの制御チャネルをモニタするように構成された制御チャネル・レシーバ・モジュールと、
前記制御チャネル・レシーバ・モジュールに結合され、データが受信されることを前記少なくとも１つの制御チャネルが示すとき電源が入るように構成され、データが受信されないことを前記少なくとも１つの制御チャネルが示すとき電源が落とされるように構成されたデータ・チャネル・レシーバ・モジュールと
を含む通信回路。
【請求項８】
前記回路が３ＧＰＰ  ＨＳＤＰＡ標準に基づく動作のために構成され、前記少なくとも１つの制御チャネルがＨＳ−ＳＣＣＨ制御チャネルを含み、前記少なくとも１つのデータ・チャネルがＨＳ−ＰＤＳＣＨチャネルを含む、請求項７に記載の回路。
【請求項９】
前記データ・チャネル・レシーバ・モジュールに結合されたビットレート処理ブロックをさらに含み、前記ビットレート処理ブロックが、
ビットレート処理が要求されず、
再伝送が待ち状態になっていない
とき、電源を落とされるように構成された、請求項７に記載の回路。
【請求項１０】
前記ビットレート処理ブロックに結合され、再伝送が待ち状態になっていないことを判定するように構成されたトラッキング部分をさらに含む、請求項９に記載の回路。
【請求項１１】
前記ビットレート処理ブロックが、
ビットレート処理が要求されず、
再伝送が待ち状態になっている
とき、電力供給されクロック・ゲーティングされるように構成された、請求項９に記載の回路。
【請求項１２】
前記ビットレート処理ブロックに結合され、前記再伝送が待ち状態になっていることを判定するように構成されたトラッキング部分をさらに含む、請求項１１に記載の回路。
【請求項１３】
前記データ・チャネル・レシーバ・モジュールと前記ビットレート処理ブロックとの間に挿置されるバッファをさらに含み、前記バッファに対する電力供給が前記回路の動作中に実質的に継続して維持される、請求項９に記載の回路。
【請求項１４】
前記データ・チャネル・レシーバ・モジュールと前記ビットレート処理ブロックとの間に挿置されるバッファをさらに含み、前記データ・チャネル・レシーバ・モジュールおよび前記ビットレート処理ブロックのうちの少なくとも１つが電力供給されるとき、前記バッファに対する電力供給が維持され、前記データ・チャネル・レシーバ・モジュールまたは前記ビットレート処理ブロックのどちらも電力供給されないとき、前記バッファに対する電力供給が切断される、請求項９に記載の回路。
【請求項１５】
前記制御チャネル・レシーバ・モジュール、前記データ・チャネル・レシーバ・モジュール、前記ビットレート処理ブロックおよび前記バッファに結合されたデータ・チャネル・クロックおよび供給制御モジュールをさらに含み、前記データ・チャネル・クロックおよび供給制御モジュールが前記制御チャネル・レシーバ・モジュールから制御信号を受信するように構成され、
前記データ・チャネル・レシーバ・モジュールに対する電力供給と、
前記ビットレート処理ブロックに対する電力供給と、
前記バッファに対する電力供給と、
前記ビットレート処理ブロックのクロック・ゲーティングと
を制御するように構成された、請求項１４に記載の回路。
【請求項１６】
前記データ・チャネル・レシーバ・モジュールがデータ・レシーバ・クロックを含み、前記データ・チャネル・クロックおよび供給制御モジュールが前記データ・レシーバ・クロックのクロック・ゲーティングを制御するようにさらに構成された、請求項１５に記載の回路。
【請求項１７】
前記データ・チャネル・クロックおよび供給制御モジュールがトラッキング部分をさらに含み、前記トラッキング部分が、前記ビットレート処理ブロックに結合され、前記再伝送が待ち状態になっているかどうかを判定するように構成された、請求項１６に記載の回路。
【請求項１８】
集積回路として形成された、請求項７に記載の回路。
【請求項１９】
少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに動作するための通信装置であって、
前記少なくとも１つの制御チャネルおよび前記少なくとも１つのデータ・チャネルを伝達する信号を受信するように構成され、同相および直交（ＩＱ：ｉｎ−ｐｈａｓｅ  ａｎｄ  ｑｕａｄｒａｔｕｒｅ）サンプルを出力するように構成された無線周波数（ＲＦ：ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）フロントエンドと、
前記ＲＦフロントエンドに結合され、前記少なくとも１つの制御チャネルをモニタするために前記ＩＱサンプルを前記ＲＦフロントエンドから受信するように構成された制御チャネル・レシーバ・モジュールと、
前記制御チャネル・レシーバ・モジュールに結合され、前記ＩＱサンプルを前記ＲＦフロントエンドから受信するように前記ＲＦフロントエンドに結合され、データが受信されることを前記少なくとも１つの制御チャネルが示すとき電源が入るように構成され、データが受信されないことを前記少なくとも１つの制御チャネルが示すとき電源が落とされるように構成されたデータ・チャネル・レシーバ・モジュールと
を含む通信装置。
【請求項２０】
前記装置が３ＧＰＰ  ＨＳＤＰＡ標準に基づく動作のために構成され、前記少なくとも１つの制御チャネルがＨＳ−ＳＣＣＨ制御チャネルを含み、前記少なくとも１つのデータ・チャネルがＨＳ−ＰＤＳＣＨチャネルを含む、請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に通信回路に関し、より詳細にはこの回路における消費電力を低減する技術に関する。
【背景技術】
【０００２】
無線設備において消費電力を低減することは非常に重要である。例えば３ＧＰＰ（ｔｈｉｒｄ  ｇｅｎｅｒａｔｉｏｎ  ｐａｒｔｎｅｒｓｈｉｐ  ｐｒｏｊｅｃｔ）のＨＳＤＰＡ（ｈｉｇｈ  ｓｐｅｅｄ  ｄｏｗｎｌｉｎｋ  ｐａｃｋｅｔ  ａｃｃｅｓｓ）チャネルなどの高いデータ速度のチャネルを受信することが必要とされる複合設備には、このことは特に当てはまる。集積回路における消費電力を低減するための複数の知られている技術がある。これらの技術はクロック・ゲーティングおよび電源の切断を含む。
【０００３】
クロック・ゲーティングのよく知られている技術は、例えば、Ｔｅｌｌｅｚらによる、表題「Ａｃｔｉｖｉｔｙ−Ｄｒｉｖｅｎ  Ｃｌｏｃｋ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｌｏｗ  Ｐｏｗｅｒ  Ｃｉｒｃｕｉｔｓ」、ｔｈｅ  ＩＣＣＡＤ−９５  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、６２〜６５頁で発表された論文において説明されている。活動性駆動クロック・ツリー（Ａｃｔｉｖｉｔｙ−ｄｒｉｖｅｎ  ｃｌｏｃｋ  ｔｒｅｅ）が同期デジタル式の相補型金属酸化物半導体（ＣＭＯＳ）回路の動的な消費電力を低減する。活動性駆動クロック・ツリーのセクションは、クロック素子のアクティブ／アイドル時間中にクロック信号をゲーティングすることによりオン／オフされることが可能である。目標はシステムの動的な消費電力を最小化することである。
【０００４】
電源切断のよく知られている技術は、例えばＭｕｔｏｈらの、表題「１−Ｖ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｄｉｇｉｔａｌ  Ｃｉｒｃｕｉｔ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｍｕｌｔｉｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ  ＣＭＯＳ」、ｔｈｅ  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、３０巻、８４７〜８５４頁、１９９５年８月に提示された論文において説明されている。マルチしきい値電圧ＣＭＯＳ回路技術がこの論文で説明されており、１ボルト供給電圧の高速で低電力の大規模集積回路（ＬＳＩ）の動作を表している。２つの異なるしきい値電圧を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が単一のチップ上で使用され、スリープ制御スキームが効率的な電源管理に用いられる。
【０００５】
クロック・ゲーティングおよび電源切断（電源ゲーティング）の一般的な電力低減技術は効果的であるが、先行技術はこのゲーティングがどのようなときに行われるべきかという問題に適切に対処してはいない。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｔｅｌｌｅｚら、表題「Ａｃｔｉｖｉｔｙ−Ｄｒｉｖｅｎ  Ｃｌｏｃｋ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｌｏｗ  Ｐｏｗｅｒ  Ｃｉｒｃｕｉｔｓ」、ｔｈｅ  ＩＣＣＡＤ−９５  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、６２〜６５頁
【非特許文献２】Ｍｕｔｏｈら、表題「１−Ｖ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｄｉｇｉｔａｌ  Ｃｉｒｃｕｉｔ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｍｕｌｔｉｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ  ＣＭＯＳ」、ｔｈｅ  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、３０巻、８４７〜８５４頁、１９９５年８月
【非特許文献３】Ｔｈｉｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ（３ＧＰＰ）Ｔｅｃｈｎｉｃａｌ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  ＴＳ２５．２１２  Ｖ５．１０．０
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、先行技術に付随した欠点を克服することが望ましい。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに通信回路を動作させる例示的な方法は、少なくとも１つの制御チャネルをモニタするステップと、データが受信されることを少なくとも１つの制御チャネルが示すとき回路のレシーバ部分に対して電力供給するステップと、データが受信されないことを少なくとも１つの制御チャネルが示すときレシーバ部分に対して電力供給することを抑制するステップとを含む。回路は、例えば３ＧＰＰ  ＨＳＤＰＡ標準に基づいて動作可能である。少なくとも１つの制御チャネルは、例えば高速共通制御チャネル（ＨＳ−ＳＣＣＨ：ｈｉｇｈ  ｓｐｅｅｄ  ｓｈａｒｅｄ  ｃｏｎｔｒｏｌ  ｃｈａｎｎｅｌ）であってよく、データ・チャネル（または複数のデータ・チャネル）は、例えば１つまたは複数の高速物理ダウンリンク共用チャネル（ＨＳ−ＰＤＳＣＨ：ｈｉｇｈ  ｓｐｅｅｄ  ｐｈｙｓｉｃａｌ  ｄｏｗｎｌｉｎｋ  ｓｈａｒｅｄ  ｃｈａｎｎｅｌ）であってよい。
【０００９】
別の態様では、少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに動作するための通信回路の例示的な実施形態は、少なくとも１つの制御チャネルをモニタするように構成された制御チャネル・レシーバ・モジュールと、制御チャネル・レシーバ・モジュールに結合され、データが受信されることを少なくとも１つの制御チャネルが示すとき電源が入るように構成され、データが受信されないことを少なくとも１つの制御チャネルが示すとき電源が落とされるようにさらに構成されたデータ・チャネル・レシーバ・モジュールとを含むことができる。
【００１０】
必要に応じて、例示的な回路は集積回路として実装可能である。さらにまた別の態様では、回路は、少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルを伝達する信号を受信し、同相および直交（ＩＱ：ｉｎ−ｐｈａｓｅ  ａｎｄ  ｑｕａｄｒａｔｕｒｅ）サンプルを無線周波数フロントエンドから出力するように構成された無線周波数フロントエンドに結合することにより、通信装置の形態でより高度なアセンブリの一部を形成することが可能である。次にこのサンプルは、制御チャネル・レシーバ・モジュールおよびデータ・チャネル・レシーバ・モジュールに対して供給可能である。
【００１１】
本発明のさらに完全な理解、および本発明のさらなる特徴と利点は、以下の詳細な説明および図面を参照することにより得られる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一態様による、通信回路の例示的な実施形態を示すブロック図である。
【図２】本発明の別の態様による、少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに通信回路を動作させる例示的な方法における方法ステップを示す流れ図である。
【図３】本発明の別の態様による、バッファがイネーブルされた状態のままで論理電源を切断するための有効な技術のブロック図である。
【図４】本発明のさらに別の態様による、システム動作の例示的なシステムタイミング図である。
【発明を実施するための形態】
【００１３】
図１は、本発明の一態様による、少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに動作するための通信回路の例示的な実施形態のブロック図１００を示す。回路１００は制御チャネル・レシーバ・モジュール、例えばＨＳ−ＳＣＣＨレシーバおよびデコーダ１０２を含む。ブロック１０２は少なくとも１つの制御チャネルをモニタするように構成されている。回路１００は、ＨＳ−ＰＤＳＣＨレシーバ１０４などのデータ・チャネル・レシーバ・モジュールも含み、ＨＳ−ＰＤＳＣＨレシーバ１０４は制御チャネル・レシーバ・モジュール１０２に結合され、データが受信されることを少なくとも１つの制御チャネルが示すとき電源が入り、データが受信されないことを少なくとも１つの制御チャネルが示すとき電源が落とされるように構成される。回路１００は、例えば３ＧＰＰ  ＨＳＤＰＡ標準に基づく動作のために構成可能である。少なくとも１つの制御チャネルはＨＳ−ＳＣＣＨ制御チャネルであってよく、少なくとも１つのデータ・チャネルはＨＳ−ＰＤＳＣＨチャネルであってよい。複数の制御チャネルおよび複数のデータ・チャネルが使用可能である。限定ではなく一例として挙げると、ＨＳＤＰＡにおいてＨＳ−ＳＣＣＨ制御チャネルは４個まで、ＨＳ−ＰＤＳＣＨデータ・チャネルは１５個まで存在することが可能である。
【００１４】
また、回路１００はビットレート処理ブロック１０６も含むことが可能であり、ビットレート処理ブロック１０６は、ビットレート処理が要求されず、再伝送が待ち状態になっていないことを少なくとも１つの制御チャネルが示す（複数の制御チャネルの場合、このチャネルのすべてがデータが予期されないことを示すはずである）とき、電源が落とされるように構成される。ビットレート処理（Ｂｉｔ  Ｒａｔｅ  Ｐｒｏｃｅｓｓｉｎｇ）ブロックは、受信されたＨＳ−ＰＤＳＣＨチャネル上で、物理チャネル（Ｐｈｙｓｉｃａｌ  Ｃｈａｎｎｅｌ）処理機能および移送チャネル（Ｔｒａｎｓｐｏｒｔ  Ｃｈａｎｎｅｌ）処理機能を実行する。さらに、回路１００は、例えばトラックＮＡＣＫ（Ｔｒａｃｋ  ＮＡＣＫ）ブロック１０８のトラッキング部分を含むことが可能であり、トラックＮＡＣＫブロック１０８はビットレート処理（ＢＲＰ：ｂｉｔ  ｒａｔｅ  ｐｒｏｃｅｓｓｉｎｇ）ブロック１０６に結合されている。ブロック１０８は再伝送が待ち状態でないことを判定するように構成可能である。例示的な実施形態では、トラックＮＡＣＫブロックは、制御チャネルからの支援なしに、ビットレート処理ブロックからのＡＣＫ／ＮＡＣＫ情報に基づいて再伝送が待ち状態であることを判定することができる。トラックＮＡＣＫは、ＢＲＰが必要とされるときを判定する必要はなく、ＨＡＲＱバッファの内容が保持されなければならない（それゆえ、ＢＲＰに対する電力供給が必要とされる）ときを判定することだけが必要となる。またビットレート処理ブロック１０６は、ビットレート処理が必要とされず、再伝送が待ち状態であることを少なくとも１つの制御チャネルが示すとき、電力供給され、クロック・ゲーティングされるように構成可能である。
【００１５】
図１に示される例示的な実施形態では、トラックＮＡＣＫブロック１０８は、より大きなデータ・チャネル・クロックおよび供給制御モジュール、例えば、示されるＨＳ−ＰＤＳＣＨクロックおよび供給制御モジュール１１０の一部である。
【００１６】
また回路１００は、データ・チャネル・レシーバ・モジュール１０４とビットレート処理ブロック１０６との間に挿置されるバッファ１１２も含むことができる。１つまたは複数の実施形態において、バッファ１１２に対する電力供給は、回路の動作中に実質的に継続して維持されることが可能である。１つまたは複数の実施形態において、レシーバ部分１０４および／またはビットレート処理ブロック１０６が電力供給されるとき、バッファ１１２に対する電力供給は維持可能であり、レシーバ・モジュール１０４またはビットレート処理ブロック１０６のどちらも電力供給されないとき、バッファ１１２に対する電力供給は切断可能である。
【００１７】
前述のデータ・チャネル・クロックおよび供給制御モジュール１１０は、制御チャネル・レシーバ・モジュール１０２、データ・チャネル・レシーバ・モジュール１０４、ビットレート処理ブロック１０６およびバッファ１１２に結合可能である。データ・チャネル・レシーバ・モジュール１０４は、データ・レシーバ・クロックＲＥＣ＿ＣＬＫを含むことが可能である。モジュール１１０は、制御チャネル・レシーバ・モジュール１０２から適切な制御信号を受信するように構成可能であり、データ・チャネル・レシーバ・モジュール１０４に対する電力供給、ビットレート処理ブロック１０６に対する電力供給、バッファ１１２に対する電力供給、ビットレート処理ブロック１０６のクロック・ゲーティング、およびデータ・レシーバ・ブロック１０４のクロック・ゲーティングのうち１つまたは複数を制御するように構成可能である。
【００１８】
回路１００は必要に応じて集積回路１１４として形成されることが可能である。回路１１４は、少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルを伝達する信号をアンテナ（または複数のアンテナ）１１８を介して受信するように構成された無線周波数（ＲＦ：ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）フロントエンド１１６に結合可能である。フロントエンド１１６は適切な同相および直交（ＩＱ：ｉｎ−ｐｈａｓｅ  ａｎｄ  ｑｕａｄｒａｔｕｒｅ）サンプルを制御チャネル・レシーバ・モジュール１０２およびデータ・チャネル・レシーバ・モジュール１０４に対して出力することができる。任意の所望のレベルの集積化が使用可能であるが、１つまたは複数の実施形態でＲＦフロントエンド１１６およびアンテナ１１８は、集積回路１１４から分離されて実装可能である。ＲＦフロントエンド１１６および回路１１４は一体となって通信装置を形成することができ、これは本質的に、回路１１４からさらに高度にされたアセンブリとなる。
【００１９】
ここで回路１００についてさらに説明的で例示的な詳細を説明する。ビットレート処理モジュール１０６はハイブリッド自動再伝送要求（ＨＡＲＱ：ｈｙｂｒｉｄ  ａｕｔｏｍａｔｉｃ  ｒｅｐｅａｔ  ｒｅｑｕｅｓｔ）バッファ１２０を含むことができる。ＨＡＲＱバッファは通信分野において当業者によく知られている。回路１００は、ビットレート処理モジュール１０６に結合された出力バッファ１２２をさらに含むことができる。当業者は、特許請求の範囲を含む本明細書で参照される、バッファ１１２、１２０、１２２などのバッファが典型的にランダム・アクセス・メモリ（ＲＡＭ）などの電子メモリであることを理解するであろう。
【００２０】
図１に示すように、そこに示される本発明の例示的な実施形態の１つまたは複数の技術は、ＨＳ−ＳＣＣＨ制御チャネルからの情報を使用してデータ・チャネル・レシーバ・モジュール１０４およびビットレート処理モジュール１０６に対して別々にクロックおよび電源をゲーティングすべきときを判定することができる。ブロック１０４、１０６は典型的に別の時間に動作することが必要なので、別々の制御が実質的な節電を潜在的にもたらすことができる。前述のように、例えばＨＳＤＰＡ伝送など、いくつかの種類の無線伝送は、未来のデータ伝送に関する情報を伝達する前述のＨＳ−ＳＣＣＨなどの制御チャネル、およびユーザ・データを伝達する前述のＨＳ−ＰＤＳＣＨなどのデータ・チャネルを使用する。制御チャネルは、データ伝送が次のＨＳ−ＰＤＳＣＨ伝送時間間隔（ＴＴＩ：ｔｒａｎｓｍｉｓｓｉｏｎ  ｔｉｍｅ  ｉｎｔｅｒｖａｌ）で、または別の伝送標準が使用されている場合は他の同等の時間間隔で受信される必要があるときを示すので、制御チャネルは典型的には常にモニタされなければならない。ＨＳ−ＰＤＳＣＨまたは他のデータ・チャネルを受信し復号化する回路は、有利なことには、データが受信されない時間の比較的長い期間に非アクティブ状態であることが可能であり、そのことが結果として潜在的に大きな節電をもたらすことが可能である。ＨＳ−ＰＤＳＣＨまたは同様のチャネル上で伝達されるパケット・データは本来突発的であることがあり、そこではデータ受信の期間にはアイドル期間が点在している。このアイドル期間中に、ＨＳ−ＰＤＳＣＨレイヤ１回路などのデータ回路は、有利なことには、電力を低減するためにディスエーブルされることが可能である。
【００２１】
上述のように、電源のクロック・ゲーティングおよび切断、またはゲーティングの機構によって電力を低減するための知られている技術がある。クロック・ゲーティングは動的な電力損失を解消するが、リーク電力はなお消費される。電源の切断またはゲーティングは動的な電力損失を解消し、かつリーク電力損失を低減する。しかし論理回路が動作する必要があるとき、またはＲＡＭなどのバッファがその内容を保持しなければならないとき、通常、電源を切断することはできない。
【００２２】
無線レシーバのレイヤ１回路は、レシーバ・ブロック１０４およびビットレート処理ブロック１０６の２つのブロックに分割可能である。有利なことには、ブロック１０４、１０６が別の時間に動作しなければならないことがあるので、本発明の技術を使用して、ブロック１０４、１０６に対するクロックおよび電源を別々に制御することにより、電力損失が低減（理想的には最適化）可能である。
【００２３】
ここで図１の例示的な実施形態における様々な信号を説明する。ブロック１０２は典型的に制御チャネルＩＱサンプルをＲＦフロントエンド１１６から受信し、ブロック１１０に対して送信可能なＷＡＫＥ  ＵＰ信号、ＳＬＥＥＰ信号、ＣＲＣ＿ＰＡＳＳ信号、およびＣＲＣ＿ＦＡＩＬ信号を生成する。これらの信号はそれぞれ、ＷＡＫＥ  ＵＰまたはＳＬＥＥＰが起動されるかどうか、および巡回冗長検査（ＣＲＣ：ｃｙｃｌｉｃ  ｒｅｄｕｎｄａｎｃｙ  ｃｈｅｃｋ）がパスしたかまたは失敗したかを判定する。ブロック１１０は、適切なレシーバ・リセット信号、レシーバ・クロック信号およびレシーバ電力信号（それぞれＲＥＣ＿ＲＳＴ、ＲＥＣ＿ＣＬＫおよびＲＥＣ＿ＰＷＲである）を生成することができる。ビットレート処理モジュール１０６に対して同様のリセット信号、クロック信号および電力信号、すなわちＢＲ＿ＲＳＴ、ＢＲ＿ＣＬＫおよびＢＲ＿ＰＷＲが生成可能である。伝送時間間隔に対するレディ（ｒｅａｄｙ）信号および完了（ｄｏｎｅ）信号がブロック１１０に対してブロック１１２、１０６によりそれぞれ供給可能であり、それぞれＴＴＩ＿ＲＥＡＤＹおよびＴＴＩ＿ＤＯＮＥとよばれる。肯定応答を示す信号またはそれがないことを示す信号は、トラックＮＡＣＫブロック１０８に対してブロック１０６から供給可能であり、ＡＣＫ／ＮＡＣＫ信号と呼ばれる。ブロック１０６はデータを出力バッファ１２２に対して供給し、次に出力バッファ１２２は、図に示すように中央処理装置インターフェース（ＣＰＵ  ＩＦ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ  ｉｎｔｅｒｆａｃｅ）信号を出力する。
【００２４】
さらに図１を参照すると、ブロック１０４に対する電源は、消費電力を低減するためにＲＥＣ＿ＰＷＲ信号を使用してディスエーブル可能である。その信号はＶｄｄ電源とブロック１０４との間のスイッチ１２４を制御するのに使用可能である。ブロック１０４に対する電源は、データが次のＴＴＩで受信される必要があることをブロック１０２が検出するとき、イネーブル可能である（この場合ブロック１０２はＷＡＫＥ  ＵＰ信号を送信する）。ブロック１０４におけるレシーバ回路の電源投入の初期化は、ＨＳ−ＰＤＳＣＨデータに先行するスロットの間に行われることが可能である（さらなる詳細が図４に関して後で説明される。図４の「レシーバの初期化（Ｉｎｉｔｉａｌｉｚｅ  Ｒｅｃｅｉｖｅｒ）」の行を特に参照されたい）。データがこれ以上到着しないことを制御チャネルが示すまで、ブロック１０４は電力供給されてアクティブな状態のままであることが可能である。このことは例えばＨＳ−ＳＣＣＨパート２のＣＲＣ失敗により、またはＨＳ−ＳＣＣＨパート１を介して示されることが可能であり、ブロック１０２からのＳＬＥＥＰ信号という結果になる。
【００２５】
ビットレート処理ブロック１０６に対する電源は、ビットレート処理が要求されないとき、および伝送が待ち状態でない（ＨＡＲＱバッファが空である）とき、ディスエーブル可能である。ビットレート処理が要求されないが、再伝送が待ち状態である場合、典型的には、ビットレート電源は維持されなければならないが、ビットレート・クロックは阻止（ゲーティング）されることが可能である。ビットレート処理が要求されないが、再伝送が待ち状態であるときの状態は、ＨＡＲＱ処理のために送信される肯定応答されないＮＡＣＫに相当する可能性があり、この状態は有効なデータがＨＡＲＱバッファに存在することを示している。ビットレート処理ブロック１０６に対する電源は、ＨＳ−ＳＣＣＨがＣＲＣを失敗し現在のビットレート処理が完了した（これは図１のＴＴＩ＿ＤＯＮＥ信号に相当する）後、（トラックＮＡＣＫブロックが再伝送が待ち状態でないことを示す場合）取り外すことが可能である。
【００２６】
ブロック１０４と１０６との間のバッファ１１２は、ブロック１０４または１０６のどちらも電源投入されないとき、通常その内容を保持する必要はない。それゆえ、バッファ１１２に対する電力イネーブル信号は、ＯＲゲート１２６を使用してＲＥＣ＿ＰＷＲ信号およびＢＲ＿ＰＷＲ信号の論理和をとることにより生成可能である。図１に示される構成およびロジックは例示的なものであり、他の手法が実行可能である。例えば、いくつかの実施形態ではバッファ１１２は常に電力供給されたままであることが可能である。さらに例示的な詳細は図３を参照して後で説明する。ＯＲゲート１２６の出力は、バッファ１１２に対する電源のスイッチ１２８を制御するのに使用可能である。ＢＲ＿ＰＷＲ信号は、ブロック１０６に対する電源のスイッチ１３０を制御するのに使用可能である。それぞれの場合で、適切な電源レベルＶｄｄが存在する。
【００２７】
ブロック１１０は各アクティブなＨＡＲＱ処理ＡＣＫ／ＮＡＣＫ状態のトラックを、トラックＮＡＣＫブロック１０８を介して保持することができる。この情報はＷＡＫＥ  ＵＰ信号、ＳＬＥＥＰ信号、ＣＲＣ＿ＰＡＳＳ信号、ＣＲＣ＿ＦＡＩＬ信号、ＴＴＩ＿ＲＥＡＤＹ信号およびＴＴＩ＿ＤＯＮＥ信号とともに、ブロック１１０がレシーバのクロック信号、リセット信号および電力信号であるＲＥＣ＿ＣＬＫ、ＲＥＣ＿ＲＳＴおよびＲＥＣ＿ＰＷＲ、ならびにビットレートのクロック信号、リセット信号および電力信号であるＢＲ＿ＣＬＫ、ＢＲ＿ＲＳＴおよびＢＲ＿ＰＷＲを生成可能にすることができる。各リセット信号は、対応する供給電源電力がイネーブルされた後パルスされ、それによりロジックが知られている状態で立ち上がるようにすることが可能である。電力の投入とリセットパルスとの間の遅延は、典型的にはできるだけ小さく、ただし論理回路に対する電源が安定したことを確実にするのに十分な程度大きくすべきである。
【００２８】
ＨＳ−ＰＤＳＣＨレシーバ電源およびクロックの制御ロジックは以下のとおりである。
ＷＡＫＥＵＰ＝１のとき、ＲＥＣ＿ＰＷＲおよびＲＥＣ＿ＣＬＫ＝ＯＮ。
ＳＬＥＥＰ＝１またはＣＲＣ＿ＦＡＩＬ＝１のとき、ＲＥＣ＿ＰＷＲおよびＲＥＣ＿ＣＬＫ＝ＯＦＦ。
ＲＥＣ＿ＰＷＲの各立ち上がりエッジの後でＲＥＣ＿ＲＳＴはパルスされる。
【００２９】
ＢＲ電源およびクロックの制御ロジックは以下のとおりである。
ＴＴＩ＿ＲＥＡＤＹ＝１のとき、ＢＲ＿ＰＷＲおよびＢＲ＿ＣＬＫ＝ＯＮ。
ＴＴＩ＿ＤＯＮＥ＝１およびＣＲＣ＿ＦＡＩＬ＝１および未処理のＮＡＣＫがないとき、ＢＲ＿ＰＷＲ＝ＯＦＦ。
ＴＴＩ＿ＤＯＮＥ＝１およびＣＲＣ＿ＦＡＩＬ＝１のとき、ＢＲ＿ＣＬＫ＝ＯＦＦ。
ＢＲ＿ＰＷＲの各立ち上がりエッジの後でＢＲ＿ＲＳＴはパルスされる。
【００３０】
ＨＳ−ＳＣＣＨパート１インジケータは通常、パート２ＣＲＣよりも信頼性が低いことがある。したがって場合によっては、パート１はデータが次のＨＳ−ＰＤＳＣＨ  ＴＴＩで生じてくることを誤って示す可能性がある。結果として、レシーバはガベージの受信を開始する。この場合は典型的にＨＳ−ＳＣＣＨパート２ＣＲＣの失敗という結果になり、ビットレート・ブロックがこの事態に応答してアクティブにされる必要は全くない。さらなる詳細は、図４におけるＴＴＩ  ５（偽のＷＡＫＥ  ＵＰ）を参照して後で示す。
【００３１】
図２は本発明の一態様に従って、通信回路を動作させる方法における例示的な方法ステップの流れ図２００を示す。図１および３に関連して説明される回路構成がこの方法のステップを実行するのに使用可能であるという意味で、この方法はコンピュータで実施可能である。回路は本明細書で説明される種類のものであることが可能であり、上述したように、少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルを有することが可能である。ブロック２０２から開始した後、ブロック２０４でこの方法は少なくとも１つの制御チャネルをモニタするステップを含むことが可能である。データが受信されることを少なくとも１つの制御チャネルが示す（このことは判断ブロック２０６で判定可能である）とき、ブロック２０８でこの方法は上述のように、データ・チャネル・レシーバ・モジュールなどの回路のレシーバ部分に対して電力供給するステップをさらに含むことが可能である。データが受信されないことを少なくとも１つの制御チャネルが示す（判断ブロック２０６の「いいえ（ｎｏ）」の分岐に相当する）とき、ブロック２１０に示すようにこの方法は、レシーバ部分に対して電力供給することを抑制するステップをさらに含むことが可能である。
【００３２】
例えば判断ブロック２１２で判定されるように、ビットレート処理が要求されず、再伝送が待ち状態になっていないことを少なくとも１つの制御チャネルが示すとき、ブロック２１４で示すように、回路のビットレート処理ブロックに対して電力供給することを場合によって抑制することができる。ブロック２１２の「いいえ」の分岐が示される場合、ブロック２１６でのようにビットレート処理ブロックに対して電力供給は維持可能である。さらに判断ブロック２１８で判定されるように、ビットレート処理が要求されず、再伝送が待ち状態になっている場合、ブロック２２０で示すようにビットレート処理ブロックはクロック・ゲーティングされることが可能である。判断ブロックは例えば制御チャネルまたは複数の制御チャネル上の情報、トラックＮＡＣＫブロックなどからの情報を使用することが可能であることを理解されたい。
【００３３】
またさらに本発明のいくつかの実施形態では、バッファ１１２などのバッファには、回路が動作されるときは常に実質的に継続して電力供給が可能である。別法として、ブロック２２２〜２２６で示すロジックに従うことが可能である。この場合、判断ブロック２２２で判定されるようにデータ・レシーバまたはビットレート処理ブロックが電力供給されるとき、ブロック２２４で示すようにバッファに対して電力供給が維持可能である。逆にブロック２２２の「いいえ」分岐でのようにデータ・レシーバまたはビットレート処理ブロックの両方とも電力供給されないとき、ブロック２２６でのようにバッファは電源が落とされることが可能である。処理はブロック２２８に続く。
【００３４】
ここで図３に注目されたい。図３は、バッファがイネーブルされた状態のままである一方、論理電源が切断可能である１つの方法を大まかに示す。図３は、高い電圧の電源レールＶｄｄおよび低い電圧の電源レールＶｓｓ（それぞれ３０２および３０４の番号も付けられている）を有する回路３００を示す。バッファ３０６および３０８は図３に示すように、実質的に継続して電力供給可能である。図３は図１のどの特定の部分も必ずしも表していないが、例えばバッファ３０８はモジュール１０６内のＨＡＲＱバッファまたは出力バッファ１２２に対応し得る。論理ブロック３１０は例えば図１のビットレート処理ブロック１０６に対応し得る。Ｌｏｇｉｃ＿ＰＷＲ信号が与えられることが可能である。この信号は例えば、図１のＢＲ＿ＰＷＲ信号に対応することが可能である。この信号は、ｎ型ＦＥＴ（ＮＦＥＴ：ｎ−ｔｙｐｅ  ＦＥＴ）３１２のゲートに直接適用可能であり、インバータ３１４で反転可能で、ｐ型ＦＥＴ（ＰＦＥＴ：ｐ−ｔｙｐｅ  ＦＥＴ）３１６のゲートに適用可能である。それゆえ信号が高のとき、ＦＥＴ３１２、３１６が作動し、ブロック３１０が２つの電源３０２、３０４の間に接続されることになる。Ｌｏｇｉｃ＿ＰＷＲ信号が低のとき、これらのＦＥＴ３１２、３１６は不導通状態になり、論理ブロック３１０に対して電力は供給されない。図３および本明細書に記載されている図の他の個所において、別の極性および様々な論理スキームが、均等な結果を達成するのに使用可能であることを理解されたい。ＶｔｈｉｇｈおよびＶｔｌｏｗは、ＣＭＯＳ集積回路におけるトランジスタにおいて典型的に利用可能な２つの異なるしきい値電圧である。高しきい値トランジスタはより遅く、より低いリークを有するのに対し、低しきい値トランジスタはより速く、より高いリークを有する。
【００３５】
図４は回路１００の動作の例示的なタイミング図を示す。それぞれが３スロットを有する９個のＴＴＩが記載されている。各ＴＴＩの継続時間の合計は２ミリ秒である。１番目の行は制御チャネルの受信を示す。２番目と３番目の行はそれぞれ、制御チャネルのパート１およびパート２の処理を示す。４番目の行はレシーバ・モジュール１０４のためのＲＥＣ＿ＣＬＫクロック信号の状態を示すのに対し、５番目の行はレシーバ部分１０４のためのＲＥＣ＿ＰＷＲ電力信号の状況を示す。レシーバ部分１０４の初期化が行６で示されるのに対し、データ・チャネルにおける受信が行７で示される。行８および９は、ビットレート処理ブロック１０６のためのクロック信号および電力信号を示す。行１０は、ＨＡＲＱおよびターボ復号を含むビットレート処理を示す。ターボ符号化は３ＧＰＰにより仕様書に明記されたチャネル符号化である。Ｔｈｉｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ（３ＧＰＰ）Ｔｅｃｈｎｉｃａｌ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  ＴＳ２５．２１２  Ｖ５．１０．０を参照されたい。最後に、最終行は出力バッファ１２２からのＣＰＵ読み出しを示す。
【００３６】
いくつかの通信システムは同一の物理チャネルにおいて制御チャネルおよびデータ・チャネルを伝達することが可能であり、それらの場合には説明した節電のいくつかを実現することがさらに可能となることができることを理解されたい。例えば、制御チャネルは複数のデータ・チャネルの１つに含まれることが可能であるので、この例では、特定の物理チャネル（制御チャネル）は常に受信されなければならないが、他方のデータ・チャネルは本明細書で説明したように制御される別個のレシーバにより受信可能である。特許請求の範囲を含め本明細書で使用されるように、文脈がそのように示している場合、「制御チャネル」はこの段落で説明される構成を包含するよう意図される。
【実施例】
【００３７】
当業者により本発明の１つまたは複数の技術を容易に適用できるようにするため、頻繁にウェブをブラウジングするシナリオにおいて本発明によって節電される電力の推定値を、純粋に例示の目的のために計算する。これらの計算は限定的なものとして捉えられるべきではなく、所与の環境および適用例によっては、より大きいまたはより小さい節電が達成可能であり、さらに異なるスケールの技術が使用可能である。
【００３８】
仮定は以下の通りである。
・１分あたりにダウンロードされるデータの平均値は５００キロバイトである。
・１Ｍｂｐｓのスループット・バーストを有する。
・３連続のＴＴＩからなるバースト単位である。
・１０％のＢＬＥＲ（ブロック・エラー率）
・１０ユーザが一度にデータを要求する。
・３ｎＡのＶｔｌｏｗ（低しきい値電圧）トランジスタ・リーク、０．１ｎＡのＶｔｈｉｇｈ（高しきい値電圧）トランジスタ・リークを有する１３０ｎｍの処理
・電力損失の３５％はリーク電力に起因し、６５％は動的電力に起因する。
【００３９】
【数１】
2009543445.tif 000003
【００４０】
この例でＨＳ−ＰＤＳＣＨレシーバは、１スロットがトレーニング時間のために必要とされ、またこの例では常にバーストの最後の不要なスロットの間にアクティブとなるので、パケット受信のバースト毎に追加的な２スロットで電力供給されることになる。各バーストが３ＴＴＩ（９スロット）であるという仮定を使用すると、ＨＳ−ＰＤＳＣＨレシーバは６０秒ごとに１１／９×４．５秒＝５．５秒間アクティブである。それゆえ、その時間の８１％の間、レシーバは動的電力を有さないし、リーク電力は３０というファクタにより低減される。
【００４１】
【数２】
2009543445.tif 000004
【００４２】
ＨＳ−ＰＤＳＣＨレシーバにおける例示的な節電＝１−（０．０９＋０＋（０．８１×０．３５／３０））＝９０％で、これはこの特定の場合で、説明の目的のために提示されている。
【００４３】
ビットレート処理クロックは典型的に、データが受信されている間（この例では６０秒ごとに４．５秒）でのみアクティブであるが、ＨＡＲＱ再伝送が待ち状態である間、電源は維持されなければならない。ＨＡＲＱ  ＲＡＭに対して電力供給するために単に電力供給が要求される延長時間は、次のように概算可能である。
時間＝  ＢＬＥＲ×ユーザ数×４．５秒＝４．５秒  （３）
【００４４】
したがってＢＲＰは６０秒ごとに４．５秒間（７．５％）、電力供給されアクティブであり、クロックは６０秒ごとに約４．５秒間（７．５％）ゲーティングされ、電力は残りの８５％の時間の間切断されている。この特定の例示的な場合、ＢＲＰにおける例示的な節電＝１−（０．０７５＋（０．０７５×０．３５）＋（０．８５×０．３５／３０））＝８９％である。
【００４５】
本明細書で説明される本発明の技術の少なくとも一部分は集積回路において実施可能である。集積回路の形成において複数の同一のチップが典型的に、半導体ウエハ上の表面上で繰り返しのパターンで製造される。各チップは、本明細書で説明される回路全体または素子を含むことができ、他の構造または回路を含むことができる。個々のチップはウエハから切断されるかまたはダイスされ、次に集積回路としてパッケージされる。当業者は、集積回路を製造するためにどのようにウエハをダイスしてチップをパッケージするかを知っている。そのように生産される集積回路は、本発明の一部とみなされる。さらに本明細書で提供される回路の説明から、当業者は本発明の１つまたは複数の実施形態に従って集積回路を製造するための適切なマスク・セットを開発することが可能である。
【００４６】
本発明の説明的な実施形態を本明細書で説明してきたが、本発明はそれらの実施形態そのものに限定されず、添付の特許請求の範囲に記載される本発明の範囲を逸脱することなく、多様な別の変更例および改変例が当業者により実施可能であることを理解されたい。
【図１】
2009543445.tif 000005
【図２】
2009543445.tif 000006
【図３】
2009543445.tif 000007
【図４】
2009543445.tif 000008
【手続補正書】
【提出日】平成21年8月28日(2009.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに通信回路を動作させる方法であって、
前記少なくとも１つの制御チャネルをモニタするステップと、
データが受信されることを前記少なくとも１つの制御チャネルが示すとき、前記回路のレシーバ部分に対して電力供給するステップと、
データが受信されないことを前記少なくとも１つの制御チャネルが示すとき、前記レシーバ部分に対して電力供給することを抑制するステップと
を含む方法。
【請求項２】
少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに動作するための通信回路であって、
前記少なくとも１つの制御チャネルをモニタするように構成された制御チャネル・レシーバ・モジュールと、
前記制御チャネル・レシーバ・モジュールに結合され、データが受信されることを前記少なくとも１つの制御チャネルが示すとき電源が入るように構成され、データが受信されないことを前記少なくとも１つの制御チャネルが示すとき電源が落とされるように構成されたデータ・チャネル・レシーバ・モジュールと
を含む通信回路。
【請求項３】
前記回路が３ＧＰＰ  ＨＳＤＰＡ標準に基づく動作のために構成され、前記少なくとも１つの制御チャネルがＨＳ−ＳＣＣＨ制御チャネルを含み、前記少なくとも１つのデータ・チャネルがＨＳ−ＰＤＳＣＨチャネルを含む、請求項２に記載の回路。
【請求項４】
前記データ・チャネル・レシーバ・モジュールに結合されたビットレート処理ブロックをさらに含み、前記ビットレート処理ブロックが、
ビットレート処理が要求されず、
再伝送が待ち状態になっていない
とき、電源を落とされるように構成された、請求項２に記載の回路。
【請求項５】
前記ビットレート処理ブロックに結合され、再伝送が待ち状態になっていないことを判定するように構成されたトラッキング部分をさらに含む、請求項４に記載の回路。
【請求項６】
前記ビットレート処理ブロックが、
ビットレート処理が要求されず、
再伝送が待ち状態になっている
とき、電力供給されクロック・ゲーティングされるように構成され、
前記ビットレート処理ブロックに結合され、前記再伝送が待ち状態になっていることを判定するように構成されたトラッキング部分をさらに含む、請求項４に記載の回路。
【請求項７】
前記データ・チャネル・レシーバ・モジュールと前記ビットレート処理ブロックとの間に挿置されるバッファをさらに含み、前記バッファに対する電力供給が前記回路の動作中に実質的に継続して維持される、請求項４に記載の回路。
【請求項８】
前記データ・チャネル・レシーバ・モジュールと前記ビットレート処理ブロックとの間に挿置されるバッファをさらに含み、前記データ・チャネル・レシーバ・モジュールおよび前記ビットレート処理ブロックのうちの少なくとも１つが電力供給されるとき、前記バッファに対する電力供給が維持され、前記データ・チャネル・レシーバ・モジュールまたは前記ビットレート処理ブロックのどちらも電力供給されないとき、前記バッファに対する電力供給が切断される、請求項４に記載の回路。
【請求項９】
前記制御チャネル・レシーバ・モジュール、前記データ・チャネル・レシーバ・モジュール、前記ビットレート処理ブロックおよび前記バッファに結合されたデータ・チャネル・クロックおよび供給制御モジュールをさらに含み、前記データ・チャネル・クロックおよび供給制御モジュールが前記制御チャネル・レシーバ・モジュールから制御信号を受信するように構成され、
前記データ・チャネル・レシーバ・モジュールに対する電力供給と、
前記ビットレート処理ブロックに対する電力供給と、
前記バッファに対する電力供給と、
前記ビットレート処理ブロックのクロック・ゲーティングと
を制御するように構成され、
前記データ・チャネル・レシーバ・モジュールがデータ・レシーバ・クロックを含み、前記データ・チャネル・クロックおよび供給制御モジュールが前記データ・レシーバ・クロックのクロック・ゲーティングを制御するようにさらに構成され、
前記データ・チャネル・クロックおよび供給制御モジュールがトラッキング部分をさらに含み、前記トラッキング部分が、前記ビットレート処理ブロックに結合され、前記再伝送が待ち状態になっているかどうかを判定するように構成された、請求項８に記載の回路。
【請求項１０】
少なくとも１つの制御チャネルおよび少なくとも１つのデータ・チャネルとともに動作するための通信装置であって、
前記少なくとも１つの制御チャネルおよび前記少なくとも１つのデータ・チャネルを伝達する信号を受信するように構成され、同相および直交（ＩＱ：ｉｎ−ｐｈａｓｅ  ａｎｄ  ｑｕａｄｒａｔｕｒｅ）サンプルを出力するように構成された無線周波数（ＲＦ：ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）フロントエンドと、
前記ＲＦフロントエンドに結合され、前記少なくとも１つの制御チャネルをモニタするために前記ＩＱサンプルを前記ＲＦフロントエンドから受信するように構成された制御チャネル・レシーバ・モジュールと、
前記制御チャネル・レシーバ・モジュールに結合され、前記ＩＱサンプルを前記ＲＦフロントエンドから受信するように前記ＲＦフロントエンドに結合され、データが受信されることを前記少なくとも１つの制御チャネルが示すとき電源が入るように構成され、データが受信されないことを前記少なくとも１つの制御チャネルが示すとき電源が落とされるように構成されたデータ・チャネル・レシーバ・モジュールと
を含む通信装置。
【国際調査報告】
2009543445.tif 000009
2009543445.tif 000010
2009543445.tif 000011