(57)【要約】  ハイブリッド・デジタル・パルス幅変調器は、デジタル的にプログラム可能な遅延セルを具備する。このデジタル的にプログラム可能な遅延セルは、遅延マッチング回路からのデジタル補正信号により調整される。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング期間の第１部分を示すクロック入力ロジック回路と、
デジタル補正信号でデジタル的にプログラム可能な遅延セルを含む遅延線を備え、スイッチング期間の第２部分を示すクロック非入力ロジック回路と、
前記デジタル補正信号を生成するために遅延線レプリカを使用する遅延マッチング回路と、を有し、
出力信号が、決定されたデューティ・サイクルにより、前記第１及び第２部分から生成されることを特徴とするハイブリッド・デジタル・パルス幅変調器。
【請求項２】
デジタル的にプログラム可能な前記遅延セルは、前記遅延セル内の複数のトランジスタをオン／オフにすることによって調節される遅延を持つことを特徴とする請求項１記載のハイブリッド・デジタル・パルス幅変調器。
【請求項３】
前記複数のトランジスタは、並列であることを特徴とする請求項２記載のハイブリッド・デジタル・パルス幅変調器。
【請求項４】
前記デジタル補正信号は、前記遅延セル内の異なるサイズのトランジスタをオン／オフする多重ビット値であることを特徴とする請求項１記載のハイブリッド・デジタル・パルス幅変調器。
【請求項５】
前記遅延線レプリカは、前記遅延セルのスピードを設定するのに使用されることを特徴とする請求項１記載のハイブリッド・デジタル・パルス幅変調器。
【請求項６】
前記遅延線レプリカは、前記遅延線の半分プラス１セルのサイズであり、クロックの両エッジがトリガとなっていることを特徴とする請求項５記載のハイブリッド・デジタル・パルス幅変調器。
【請求項７】
前記遅延線レプリカは、前記遅延線より遅延セル１個分長く、
前記遅延線レプリカは、連続する２つのクロック期間の同種のエッジによりトリガされることを特徴とする請求項１記載のハイブリッド・デジタル・パルス幅変調器。
【請求項８】
前記遅延線は、前記第２の部分の後に出力を生成するマルチプレクサに接続されていることを特徴とする請求項１記載のハイブリッド・デジタル・パルス幅変調器。
【請求項９】
前記ハイブリッド・デジタル・パルス幅変調器は、ＤＣ−ＤＣコンバータの一部であることを特徴とする請求項１記載のハイブリッド・デジタル・パルス幅変調器。
【請求項１０】
デューティ比値が入力されるデジタル・パルス幅変調器であって、
前記デューティ比値の最上位ビットに対応する期間の後に出力を生成するデューティ・ロジック回路と、
前記デューティ・ロジック回路の出力が入力され、デジタル的にプログラム可能な遅延セルを含み、前記デューティ比値の最下位ビットに対応する第２の期間の後に出力を生成するのに使用される遅延線と、
遅延を調整するために前記遅延セル内の複数のトランジスタのオンを調節するのに使用される遅延線レプリカを含む遅延マッチング回路と、を有することを特徴とするデジタル・パルス幅変調器。
【請求項１１】
前記複数のトランジスタは、並列であることを特徴とする請求項１０記載のデジタル・パルス幅変調器。
【請求項１２】
前記遅延マッチング回路は、前記遅延セル内の異なるサイズの前記トランジスタをオン／オフする多重ビット値を生成することを特徴とする請求項１１記載のデジタル・パルス幅変調器。
【請求項１３】
前記遅延線レプリカは、前記遅延線のスピードを設定するのに使用されることを特徴とする請求項１０記載のデジタル・パルス幅変調器。
【請求項１４】
前記遅延線レプリカは、前記遅延線のスピードを設定するのに使用されることを特徴とする請求項１０記載のデジタル・パルス幅変調器。
【請求項１５】
前記遅延線レプリカは、前記遅延線の半分プラス１セルのサイズであり、クロックの両エッジがトリガとなっていることを特徴とする請求項１４記載のデジタル・パルス幅変調器。
【請求項１６】
前記遅延線レプリカは、前記遅延線より遅延セル１個分長く、
前記遅延線レプリカは、連続する２つのクロック期間の同種のエッジによりトリガされることを特徴とする請求項１０記載のデジタル・パルス幅変調器。
【請求項１７】
前記遅延線は、第２の期間の後に出力を生成するマルチプレクサに接続されていることを特徴とする請求項１０記載のデジタル・パルス幅変調器。
【請求項１８】
前記デジタル・パルス幅変調器は、ＤＣ−ＤＣコンバータの一部であることを特徴とする請求項１０記載のデジタル・パルス幅変調器。
【請求項１９】
前記デジタル・パルス幅変調器の出力を生成するために、前記デューティ・ロジック回路及び前記遅延線に接続されたセット／リセット論理回路をさらに有することを特徴とする請求項１０記載のデジタル・パルス幅変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御ＤＣ−ＤＣスイッチ式電源等に使用されるプログラム可能なデジタル・パルス幅変調器（ＤＰＷＭ）に関する。
【背景技術】
【０００２】
低電力スイッチ式電源（ＳＭＰＳ；switch-mode power supply）のデジタル制御は、通信システム、家庭用電化製品、携帯情報機器、及びコンピュータ等に適用される電源システムの特性改善に大きく貢献する。デジタル制御の利点は、柔軟性、外的影響に対する低感度、及び少数の外部受動素子による実現性などである。
【０００３】
また、デジタル設計は、電源の設計を簡単にする。アナログ・コントローラは、通常、電力が供給される装置特性の変更ごとに、再設計のための時間消費を必要とする。このことは、最近の電子機器ではよくあることである。一方、デジタル設計の最近の自動化ツールは、短い開発期間と、新たな要求に適応するための迅速な設計変更を可能としている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デジタル化の利点が知られているにもかかわらず、低電力への応用においては、アナログ・パルス幅変調器（ＰＷＭ；pulse width modulator）コントローラが主に使用されている。
【０００５】
デジタル・コントローラが散発的にしか利用されない主な理由の１つは、デジタル・パルス幅変調器（ＤＰＷＭ；digital-pulse width modulator）、すべてのパルス幅変調コントローラの重要部品のための低電力ハードウェア解決法の不足である。ＤＰＷＭは、高スイッチング周波数で動作し（既存のスイッチング・コンバータは１ＭＨｚを超える。）、かつ高分解能（８〜１１ビット）を有することが必要とされる。高分解能は、厳格な出力電圧調節と、出力電圧及びインダクタ電流の好ましくないリミット・サイクル発振の除去のために必要である。
【０００６】
既存のＤＰＷＭ解決法において、電力消費は、通常、スイッチング周波数と分解能の値に比例するが、時には、出力負荷による消費電力を超える場合もあり、結果として、デジタル制御ＳＭＰＳの貧弱な全体効率となっている。
最近の文献において、４００ｋＨｚ〜２ＭＨｚの高スイッチング周波数における高分解能パルス幅変調信号を生成できるデジタル・システムが説明されている。
【０００７】
また、それらの解決法は、高分解能・高周波数ＤＰＷＭの設計は困難な課題であることを示している。提示された構成は、ＤＰＷＭについてのチップ面積と電力消費との間、またはスイッチング周波数と分解能の間において、さまざまな設計上の妥協を生み出す。
カウンタを使用する従来の設計は、通常、ＳＭＰＳのスイッチング周波数より少なくとも数百倍高い周波数のクロック信号を必要とする。したがって、それらは、高電力消費であることを表し、高周波数と高分解能の両方が要求されるとき、複雑な設計を必要とする。
【０００８】
リング・オシレータ（遅延セル）とマルチプレクサを含む設計は、たしかに低電力消費ではあるが、高分解能のパルス幅変調信号を生成するには、通常、広いチップ面積が必要とされる。さらに、これらの解決法によるスイッチング周波数は、リング・オシレータを構成する遅延セルの伝播時間の変化に応じて変動する。結果として、予測不能な周波数でスイッチング・ノイズが発生し、電力が供給される装置の動作に影響する。
【０００９】
最近提示されたハイブリッド構成は、デジタル・パルス幅変調器のサイズと電力消費を削減するために、前述した２つの概念を組み合わせることに成功している。しかし、これらの解決法は、まだ、不安定なスイッチング周波数に悩まされている。
【００１０】
周波数を安定させるために、位相同期回路（ＰＬＬ；phase locked loop）と遅延同期回路（ＤＬＬ；delay locked loop）の使用が過去に提案されてきた。これらの解決法の両方において、アナログ・ブロックは、ＤＰＷＭの周波数を外部クロックに同期させるために使用される。ＰＬＬやＤＬＬ構成を利用する他のシステムと同様に、提示されたＤＰＷＭ構成は、同期周波数の範囲が限定され、潜在的な不安定性問題に悩まされている。さらに、ＤＬＬを基にした設計は、カウンタを基にした従来の設計よりわずか８倍小さいクロック周波数が必要とされ、したがって、まだ比較的、電力消費が大きい。例えば、１ＭＨｚのスイッチング周波数と１０ビットの分解能が必要とされるとき、ＤＬＬ構成は１２８ＭＨｚのクロック信号を必要とする。さらに、ＤＬＬを基にした前述の解決方法においては、スイッチング周波数の増加に応じて、ＤＰＷＭの分解能が減少する。
【００１１】
分割遅延線（segmented delay-line）を基にしたＤＰＷＭ構成は、小面積、低電力消費、及び安定したスイッチング周波数での動作を達成するために、わずか２つのマルチプレクサと２組の遅延線（低速と高速）を使用する。この解決法において、低速／高速遅延線内の遅延セルの伝播時間は異なっており、１６：１の比率に設定される。高速／遅延セルの組み合わせ回路を通って伝播するクロックは、パルス幅変調信号を生成する。この解決法において、セル遅延同士は、理想的に整合していると仮定される。現実には、設計技術の不完全性によりこの条件を満たすことは困難であるので、通常、遅延セルの不整合が存在する。結果として、ＤＰＷＭの入力から出力までの特性は、非線形であり、時には非単調である。非単調性は、全コントローラの不安定性と、ＳＭＰＳの出力での好ましくない発振とを起こし得る。さらに、前述の解決法は、単一のスイッチング周波数における動作用に設計されており、クロック周波数の増加につれてＤＰＷＭの分解能が減少する。一方、スイッチング周波数の減少は、デューティ比の最大値を１より小さい数に制限する。
【発明を実施するための最良の形態】
【００１２】
本発明の一実施の形態は、ハイブリッドＤＰＷＭ１００を使用する。ハイブリッドＤＰＷＭ１００は、スイッチング期間の第１部分を示すクロックド・ロジック１０２（クロック入力ロジック回路）と、スイッチング期間の第２部分を示すアンクロックド・ロジック１０４（クロック非入力ロジック回路）とを備えている。アンクロックド・ロジック１０４は、複数の遅延セル１０８を含む遅延線１０６を備えている。遅延セル１０８は、デジタル補正信号でデジタル的にプログラムされる。遅延マッチング回路１１０は、遅延セルのスピードを調整するデジタル補正信号を生成する。
【００１３】
デジタル的にプログラム可能な遅延セル１０８を使用することは、ハイブリッドＤＰＷＭ１００に必要とされる複雑さを減らすことになる。
【００１４】
一例として、デューティ比入力の最上位ビット（ＭＳＢ）部分は、第１部分を示すＭＳＢの値に等しいクロック期間の値をカウントできるようにクロックド・ロジック１０２に送られる。アンクロックド・ロジック１０４は、クロック信号期間長さの部分である第２部分を示すデューティ比入力の最下位ビット（ＬＳＢ）部分を使用する。第１期間と第２期間は、ＤＰＷＭ出力を生成するために結合される。
【００１５】
例えば、８ビットのデューティ比入力は、第１期間の０〜１５クロック期間に相当する４つの最上位ビットを持つことができ、４つの最下位ビットは、遅延の第２期間のためのクロック期間の０／１６から１５／１６までを示すことができる。
【００１６】
各遅延セルは、クロック期間遅延の１／１６を供給できる。遅延セルは、プロセス及び温度変動にかかわらず、ほぼ一定の遅延を維持するようにデジタル的に調整される。
【００１７】
遅延マッチング回路１１０は、遅延セルをデジタル的に調整するために使用される。一実施の形態において、遅延線レプリカ１１２は、遅延セルが、速く動作しているのか、遅く動作しているのか、それとも正しいスピード近傍で動作しているのかをテストするために使用される。例えば、デジタル的にプログラム可能な遅延セルのいくつをテスト信号が一定期間内に通過するかをテストするため、遅延線レプリカは、クロック周期のような、又はクロック信号が５０％デューティ・サイクルの精度を持つ時はクロック半周期のような固定した期間を使用する。もし、テスト信号が、遅延線内の遅延セルを多く通過している場合は、デジタル的に調整可能な遅延セルへのデジタル信号が、各遅延セルの遅延を減らすように変更される。もし、テスト信号が、遅延線レプリカ１１２内のデジタル的にプログラム可能な遅延セルを少なく通過している場合は、デジタル的にプログラム可能な遅延セルへのデジタル補正信号が、遅延を増やすように調整される。
【００１８】
一実施の形態において、いくつかの問題を排除でき、以下に示す特徴を有する自己補正高周波数デジタル・パルス幅変調器（ＤＰＷＭ）について説明する。
・簡易かつ低電力のデジタル・ハードウェアで実現できる。
・数ｋＨｚから数ＭＨｚまでの範囲で、調整可能な一定のスイッチング周波数の広範囲にわたって安定した動作が可能となる。
・線形かつ単調な入力−出力特性を持つことができる。
・動作条件の全範囲にわたって、一定の高分解能と、全範囲のデューティ比値（すなわち０から１まで）を持つことができる。
【００１９】
本発明のいくつかの実施形態と異なり、他のＤＰＷＭ構成は、１つの構成内に、これらの特質のすべてを結合していない。したがって、他のＤＰＷＭ構成のそれぞれは、過剰な電力消費、低いスイッチング周波数及び／又は分解能、実施化に必要な広いチップ面積、動作時のスイッチング周波数の変動、不安定動作、などの１つ以上の問題を抱えている。
【００２０】
図２は、本発明の一実施の形態による新しいデジタル・パルス幅変調器における１ビット出力／８ビット入力の設計例を示すブロック図である。
【００２１】
この実施例のＤＰＷＭは、４ビット・リング・カウンタ、デューティ・ロジック回路、遅延線を構成する遅延セルの集合、マルチプレクサ、遅延マッチング回路、及びセット／リセット（ＳＲ）ラッチを備えている。パルス幅変調信号ｄ（ｔ）のデューティ比の値は、デューティ・ロジック・ブロックに接続された４最上位ビット（４−ＭＳＢ）＝ｄmsb［ｎ］と、マルチプレクサに接続された４最下位ビット（４−ＬＳＢ）＝ｄlsb［ｎ］とから成る８ビットのデューティ比入力ｄ［ｎ］を通じて規定される。
【００２２】
図２の実施例は、以下のように動作する。各スイッチング・サイクルの最初に、要求されるスイッチング周波数より８倍高い周波数でクロックされる４ビット・ダブル・エッジ・トリガ・カウンタ（double-edge triggered counter）は、出力にゼロを生成する。ゼロ出力は、デューティ比ロジックにより検出され、ＲＳラッチをセットして出力信号ｄ（ｔ）がハイ（high）になる。ｄmsb［ｎ］クロック・サイクルの後、カウンタの出力は、デューティ・ロジックの入力である４−ＭＳＢに等しくなり、遅延線に送られるパルスが生成される。その遅延線は、全遅延時間がカウンタのクロック信号の期間に等しく、そのタップがマルチプレクサに接続されている。遅延線の間を伝播する信号が、入力コントロール・ワードの４−ＬＳＢにより選択されたタップに到達した時、マルチプレクサの出力がハイになり、ＲＳラッチをリセットし、出力ｄ（ｔ）がロウ（low）になり、持続期間が入力ｄ［ｎ］に比例するパルスが形成される。リング・カウンタがゼロに達した時、新たなスイッチング・サイクルが始まり、ＲＳラッチが再びセットされる。
【００２３】
遅延マッチング回路は、遅延線の全伝播時間とクロック期間とを整合させるため、セルの遅延を動的に変えることができ、このようにして、分割を基にした設計における非線形性の問題を排除することができる。
【００２４】
図３は、一実施の形態による４ビット・プログラム可能・低消費電流の遅延セルを示す。このセルは、同一のバイアス電流を共用し、対数状のサイズ（Ｗ／Ｌ，Ｗ／Ｌ，２Ｗ／Ｌ，４Ｗ／Ｌ，８Ｗ／Ｌ）を有する５個のカレント・ミラーを備えている。入力ｉから出力Ｏｕｔまでデジタル信号が通過する伝播時間は、ノードＡに見える等価容量のディスチャージ量に依存する。プログラム可能な遅延時間は、並行動作するカレント・ミラー・トランジスタの数を変える遅延コントロール入力ｔd［３：０］を介して決定され、これにより、ディスチャージ電流が変化する。この場合、もっとも速い伝播時間（もっとも小さい遅延）は、導通しているトランジスタの数がもっとも多い時に達成される。入力ｒは、遅延セルをリセットするのに使用される。
【００２５】
遅延線を基にした構成において、遅延セルの伝播時間は一定ではない。それは、通常、温度変化やＩＣプロセス変動により変化する。分割遅延線を基にしたＤＰＷＭと同様に、本発明において、この変化は、入力制御信号におけるデューティ比値の非線形的又は非単調的な依存性及びデジタル・コントローラの予測不能な動きにつながるおそれがある。
【００２６】
図４に描かれた遅延マッチング・ブロックは、プロセス及び温度変動を補償するため、遅延線の伝播時間を動的に調節し、ＤＰＷＭ特性を線形化する。マッチング・ブロックは、ｄ［ｎ］の４−ＬＳＢにより規定されるデューティ比値の増加が、ｄ［ｎ］の４−ＭＳＢの変化により起こる最小インクリメントより常に小さくなるように、１６遅延セルの全伝播時間を、ＤＰＷＭクロック信号（図２参照）の期間とほぼ同じとなるように調節する。
【００２７】
図４に示すように、このシステムは、“半分＋１セル（Half+1Cell）”遅延線レプリカ、４つのエッジ・トリガ式Ｄ型フリップフロップ、組み合わせ論理回路、及び４ビット・レジスタ（アキュムレータ）を備えている。この場合において、本発明に係るＤＰＷＭが４ビット・カウンタと１６：１マルチプレクサから構成されるとき、“半分＋１セル（Half+1Cell）”遅延線レプリカは、ＤＰＷＭの１６個のセルと同じ遅延セルを９個だけ有する。外部クロックの立ち上がりエッジでスタート信号が生成され、８段目と９段目のセル（Ｎ／２とＮ／２＋１）が２つのエッジ・トリガ式フリップフロップに接続されている遅延線レプリカを通過する。そして、ネガティブ・エッジの後すぐに、すなわちクロック周期の１／２の後に、ストローブ信号が生成され、８段目と９段目のセルの状態の「スナップショット（snapshot）」が取り込まれ、簡単なデジタル論理回路で処理される。スナップショット・フリップフロップの出力における２つのゼロは、伝播がより遅いことを示し、デジタル論理回路の出力に“１”を生成する。結果として、遅延コントロール・レジスタｔd［３：０］の値が増加し、それに応じてセルのスピードが増加する。デジタル論理回路の入力における２つの“１”は、遅延セルを通過する信号の伝播が速すぎて、ｔcの減少が起きていることを示している。スナップショットの値が“１０（２進法）”であり、周波数レジスタが変化せずにいる時は、ＤＰＷＭと外部クロックの半分の期間は等しいと仮定される。
【００２８】
注目すべきは、この場合、正確な５０％のデューティ比を持つ理想的な外部クロックと仮定されることである。非理想的なクロック信号が適用された場合、本回路はわずかな修正が必要である。その場合は、遅延線は、“全長＋１（full-length＋１）” レプリカに置き換えられる必要があり、スタート及びストローブ信号は、クロック信号のポジティブ又はネガティブのどちらか連続する２つのエッジにより生成される必要がある。
【００２９】
以下のセクションにおいて、本発明を適用して、ＦＰＧＡを基にした実験試作品と特定用途向けＩＣによって得られた結果を説明する。両方のシステムはともに、図２から図４の図面に従って実施された。ＦＰＧＡの実施において、アナログ遅延セルは、プログラム可能なデジタル・セルに置き換えられている。
【００３０】
この実験結果は、１ＭＨｚを超える高スイッチング周波数における動作の検証と、ＤＰＷＭの線形性の検証を含んでいる。
【００３１】
さらに、本発明が低電力デジタル・ハードウェアを用いて小さいチップ面積上で実現可能であることを証明するために、ＤＰＷＭチップのレイアウトとその電力見積もりの結果が与えられている。
【００３２】
（Ａ．線形性テスト）
線形性テストは、デジタル入力ｄ［ｎ］がその最小値０から最大値まで変化したときのＤＰＷＭデューティ比値の単調的及び線形的変化を検査するように設計されている。図５に示すテスト・ケースにおいて、ＤＰＷＭの分解能は１０ビットであり、コンバータは１．３ＭＨｚのスイッチング周波数で動作している。
【００３３】
図５は、ＤＰＷＭ制御値に対応する０から１までのデューティ比の変化（デューティ比の全変化）の緩やかな変化に対するＤＣ−ＤＣコンバータの出力変化を示している。コンバータのスイッチング周波数は１．３ＭＨｚであり、入力ｄ［ｎ］変化の比率は１００スイッチング・サイクル毎に１−ＬＳＢである。
【００３４】
図５の結果は、コンバータの出力と、それに応じてデューティ比値が単調的及び線形的に変化していることを示している。このことは、ＤＰＷＭが線形的及び単調的な入出力特性を持つことを証明している。
【００３５】
（Ｂ．オンチップ面積及び電力消費）
図２から図４に示す図面に基づいて、本発明に係る自己補正ＤＰＷＭ構成を利用したＤＰＷＭが、標準的な０．１８μｍＣＭＯＳプロセスで作り込まれた。ＩＣのもっとも重要な特徴を示すチップ・レイアウトと表は、低電力消費と省シリコン面積を証明している。
【００３６】
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【００３７】
（Ｃ．高スイッチング周波数における動作）
図６及び図７は、本発明に係るＤＰＷＭ構成を適用したＩＣのポスト・レイアウト・シミュレーションの結果を示す図である。それらの図は、高スイッチング周波数におけるＤＰＷＭの機能性と動作の両方を示している。
【００３８】
図７は、３ＭＨｚデューティにおけるＰＷＭ信号を示しているが、ＤＵＴＹ＿ＳＩＧＮＡＬ（ｖ）と表示され、スイッチング周波数よりわずか８倍高い２４ＭＨｚのクロックを使用して形成されている。他の多くのＤＰＷＭ設計のクロック周波数と比較して、この周波数は、簡易なハードウェアと電力消費の著しい削減のもとで実現可能なものとして著しく小さい値である。
【００３９】
図７は、本発明に係るＤＰＷＭ構成を適用したＩＣのポスト・レイアウト・シミュレーションの結果を示す図である。ＣＬＯＣＫ＿８（ｖ）は、２４ＭＨｚの外部信号である。ＳＩＧＭＡ＿ＤＰＷＭ＿０（ｖ）からＳＩＧＭＡ＿ＤＰＷＭ＿７（ｖ）は８ビット制御入力ｄ［ｎ］を構成する。ＳＥＴ＿ｄ及びＲＥＳＥＴ＿ｄは、ＲＳラッチのセット及びリセット信号である（図２参照）。ＤＵＴＹ＿ＳＩＧＮＡＬはＤＰＷＭの出力である。ＭＡＩＮ＿ＳＷＩＴＣＨ及びＳＹＮＣ＿ＲＥＣＴは、反転された及び非反転の出力信号である。
【００４０】
図８は、入力制御値ｄ［ｎ］が０からその最大値まで緩やかに変化した時の多数のスイッチング・サイクルにおよぶＤＰＷＭの動作を示す。出力信号のデューティ比がそれに応じて変化していることが分かる。これらの図もまた、安定したスイッチング周波数での動作と線形的なＤＰＷＭ特性の他の実証である。
【００４１】
図８は、多数のスイッチング・サイクルにおよぶポスト・レイアウト・シミュレーションの結果を示す。ＳＩＧＭＡ＿ＤＰＷＭ＿０（ｖ）からＳＩＧＭＡ＿ＤＰＷＭ＿７（ｖ）は８ビット制御入力ｄ［ｎ］を構成する。ＳＥＴ＿ｄ及びＲＥＳＥＴ＿ｄは、ＲＳラッチのセット及びリセット信号である（図２参照）。ＤＵＴＹ＿ＳＩＧＮＡＬはＤＰＷＭの出力である。ＭＡＩＮ＿ＳＷＩＴＣＨ及びＳＹＮＣ＿ＲＥＣＴは、反転された及び非反転の出力信号である。
【００４２】
説明のために、本発明に係る前述の好適な実施形態の説明が示された。包括的であること、又は開示された形態に本発明を限定することを目的とするものではない。多くの実施形態は、本発明の原理及びその実践的応用の最良の説明のために、それにより他の当業者が、多様な実施形態と、考えられた特定の利用に適合する種々の変更を伴う本発明を理解することができるように、選ばれて記述されたものである。本発明の範囲は特許請求の範囲及びそれらの均等物によって規定されることを目的とする。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施の形態によるデジタル・パルス幅変調器を示す図である。
【図２】本発明の一実施の形態によるデジタル・パルス幅変調器の８ビット設計を示す図である。
【図３】本発明の一実施の形態によるデジタル的にプログラム可能な遅延セルを示す図である。
【図４】本発明の一実施の形態による遅延マッチング・ブロックを示す図である。
【図５】本発明の一実施の形態によるデジタル・パルス幅変調器において、異なる入力値に対する出力を示す図である。
【図６】本発明の一実施の形態によるデジタル・パルス幅変調器を備えたＩＣの一例のレイアウトを示す図である。
【図７】本発明の一実施の形態によるデジタル・パルス幅変調器を備えたＩＣにおけるポスト・レイアウト・シミュレーションの一例を示す図である。
【図８】入力制御値がゼロからその最大値まで緩やかに変化した時の、スイッチング・サイクルの大きいＤＰＷＭの一例の動作を示す図である。
【符号の説明】
【００４４】
１００  ハイブリッドＤＰＷＭ
１０２  クロックド・ロジック（クロック入力ロジック回路）
１０４  アンクロックド・ロジック（クロック非入力ロジック回路）
１０６  遅延線
１０８  遅延セル
１１０  遅延マッチング回路
１１２  遅延線レプリカ
【図１】
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【図２】
2009528015.tif 000005
【図３】
2009528015.tif 000006
【図４】
2009528015.tif 000007
【図５】
2009528015.tif 000008
【図６】
2009528015.tif 000009
【図７】
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【図８】
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【国際調査報告】
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