(57)【要約】  不揮発性メモリ読み出し動作は、メモリセルの見かけの閾値電圧がシフトした可能性があるときにフローティングゲート結合を補償する。関心のあるメモリセルは、隣接メモリセルから読み出される電荷のレベルに基づいた基準値を使用して読み出すことができる。隣接セルの読み違いは、特にプログラミング方法論において、及びさらに詳細には、それらの方法論における特定の状態又は電荷レベルの隣接セルを読み出すときに、より大きな影響をもたらす可能性がある。一実施形態では、メモリセルは、隣接セルの読み違いがより支障となる特定の状態間に、より広いマージンを作り出すようにプログラムされる。さらに一実施形態では、メモリセルは、より広いマージンが作り出された場合の基準レベル等の他の基準レベルで読み出すときではなく、特定の基準レベルで読み出すときに、隣接セルの状態に基づいてフローティングゲート結合を補償することによって読み出される。
2009541910.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶を読み出す方法であって、
第１の不揮発性記憶要素を読み出す要求を受け取る工程と、
前記第１の不揮発性記憶要素に隣接しており、少なくとも４つの物理的な状態でデータを記憶することができる第２の不揮発性記憶要素を、前記要求に応えて読み出す工程と、
第１のプログラム状態と第２のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第１の基準を適用する工程と、
前記第２のプログラム状態と前記第３のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第２の基準を適用する工程と、
前記第２の不揮発性記憶要素が前記物理状態の第１のサブセット内である場合に、第１のレベルで前記第１の基準を適用した結果と、第２のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定する工程と、
前記第２の不揮発性記憶要素が前記物理状態の第２のサブセット内である場合に、前記第１のレベルで前記第１の基準を適用した結果と、第３のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定する工程と、
を含む不揮発性記憶要素の読み出し方法。
【請求項２】
前記第１のレベルで前記第１の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第２のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第３のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償する請求項１に記載の方法。
【請求項３】
前記第２の不揮発性記憶要素が前記物理状態の前記第２のサブセット内である場合に、前記第１の不揮発性記憶要素のデータを決定する工程が、
前記第１の不揮発性記憶要素の制御ゲートに前記第１のレベルでの前記第１の基準に対応する第１の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知する工程と、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第２のレベルでの前記第２の基準に対応する第２の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知する工程と、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第３のレベルでの前記第２の基準に対応するとともに前記第２の電圧にオフセットを加えた電圧に等しい第３の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知する工程と、
前記第１の電圧を印加した前記結果を選択し、前記第３の電圧を印加した前記結果を選択し、前記第２の電圧を印加した前記結果を無視することによって、前記第１の不揮発性記憶要素の前記データを決定する工程と、
を含む請求項２に記載の方法。
【請求項４】
前記オフセットが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間の前記フローティングゲート結合に基づいた前記第１の不揮発性記憶要素の閾値電圧の見かけの変化と実質的に等しい請求項２に記載の方法。
【請求項５】
前記第１の不揮発性記憶要素が第１のワードラインに結合される不揮発性記憶要素のセットの一部であり、さらに、
不揮発性記憶要素のセットを、前記第１のプログラム状態、前記第２のプログラム状態、及び前記第３のプログラム状態を含む複数の物理状態にプログラムする工程と、
前記第１の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第１の状態に対応する第１のターゲットレベルに達しているか否かを検証する工程と、
前記第２の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第２の状態に対応するとともに、第１の量だけ前記第１のターゲットレベルから離間されている第２のターゲットレベルに達しているか否かを検証する工程と、
前記第３の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第３の状態に対応するとともに、前記第１の量より小さい第２の量だけ前記第２のターゲットレベルから離間されている第３のターゲットレベルに達しているか否かを検証する工程と、
を含む請求項１に記載の方法。
【請求項６】
物理状態の前記第１のサブセットが、前記第１のプログラム状態と前記第３のプログラム状態を含んでおり、
物理状態の前記第２のサブセットが、前記第２のプログラム状態と消去状態を含んでいる請求項１に記載の方法。
【請求項７】
前記第１のプログラム状態が、前記消去状態と前記第２のプログラム状態に隣接しており、
前記第２のプログラム状態が、前記第１のプログラム状態と前記第３のプログラム状態に隣接している請求項６に記載の方法。
【請求項８】
前記第２の不揮発性記憶要素が上側ページデータと下側ページデータを記憶し、
前記要求に応えて前記第２の不揮発性揮発要素を読み出す工程が、前記第２の不揮発性記憶要素の前記上側ページデータを読み出す工程を備えており、
前記第２の基準の前記第１のレベルと第２のレベルが、前記第２の不揮発性記憶要素の前記上側ページデータに基づいているとともに前記下側ページデータには基づいておらず、
物理状態の前記第１のサブセットが、前記上側ページの第１のデータを記憶する前記第２の不揮発性記憶要素に対応しており、
物理状態の前記第２のサブセットが、前記上側ページの第２のデータを記憶する前記第２の不揮発性記憶要素に対応している請求項１に記載の方法。
【請求項９】
前記第１の不揮発性記憶要素が、前記第１の論理ページと第２の論理ページのデータを記憶しており、
前記第２の不揮発性記憶要素が、第３の論理ページと第４の論理ページのデータを記憶しており、
前記第１の不揮発性記憶要素によって記憶される前記第２の論理ページの前記データが、前記第２の不揮発性記憶要素によって記憶される前記第３の論理ページの前記データをプログラムした後であって、前記第２の不揮発性揮発要素によって前記第４の論理ページのために記憶される前記データをプログラムする前にプログラムされる請求項１に記載の方法。
【請求項１０】
前記第１の不揮発性記憶要素が、第１のワードラインに接続されており、
前記第２の不揮発性記憶要素が、前記第１のワードラインに隣接する第２のワードラインに接続されており、
前記第１のワードラインに接続された不揮発性記憶要素のデータをプログラムすることが、前記第２のワードラインに接続された不揮発性記憶要素のデータをプログラムする前に開始される請求項１に記載の方法。
【請求項１１】
前記第１の不揮発性記憶要素が、マルチ状態ＮＡＮＤフラッシュメモリ装置である請求項１に記載の方法。
【請求項１２】
前記第１の不揮発性記憶要素が、マルチ状態ＮＡＮＤフラッシュメモリ装置である請求項１に記載の方法。
【請求項１３】
前記第１の不揮発性記憶要素がフラッシュメモリ装置のアレイの一部であり、
前記アレイが、ホストシステムから取り外し可能である請求項１に記載の方法。
【請求項１４】
少なくとも４つの物理状態にデータを記憶できる複数の不揮発性記憶要素と、
前記複数の不揮発性記憶要素と通信する管理回路とを備えており、
前記管理回路は、
第１の不揮発性記憶要素を読み出す要求を受け取り、前記要求に応えて前記第１の不揮発性揮発要素に隣接する第２の不揮発性記憶要素を読み出し、
第１のプログラム状態と第２のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第１の基準を適用し、
前記第２のプログラム状態と前記第３のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第２の基準を適用することによって前記第１の不揮発性記憶要素を読み出し、
前記第２の不揮発性記憶要素が前記物理状態の第１のサブセット内である場合に、第１のレベルで前記第１の基準を適用した結果と、第２のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定し、
前記第２の不揮発性記憶要素が前記物理状態の第２のサブセット内である場合に、前記第１のレベルで前記第１の基準を適用した結果と、第３のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定する不揮発性メモリシステム。
【請求項１５】
前記第１のレベルで前記第１の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第２のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第３のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償する請求項１４に記載の不揮発性メモリシステム。
【請求項１６】
前記第２の不揮発性記憶要素が前記物理状態の前記第２のサブセット内である場合に、
前記第１の不揮発性記憶要素の制御ゲートに前記第１のレベルでの前記第１の基準に対応する第１の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知し、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第２のレベルでの前記第２の基準に対応する第２の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知し、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第３のレベルでの前記第２の基準に対応するとともに前記第２の電圧にオフセットを加えた電圧に等しい第３の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知し、
前記第１の電圧を印加した前記結果を選択し、前記第３の電圧を印加した前記結果を選択し、前記第２の電圧を印加した前記結果を無視することにより前記第１の不揮発性記憶要素の前記データを決定することによって、前記管理回路が前記第１の不揮発性記憶要素のデータを決定する請求項１５に記載の不揮発性メモリシステム。
【請求項１７】
前記オフセットが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間の前記フローティングゲート結合に基づいた前記第１の不揮発性記憶要素の閾値電圧の見かけの変化と実質的に等しい請求項１５に記載の不揮発性メモリシステム。
【請求項１８】
前記第１の不揮発性記憶要素が第１のワードラインに結合される不揮発性記憶要素のセットの一部であり、
前記管理回路が、
前記第１のプログラム状態、前記第２のプログラム状態、及び前記第３のプログラム状態を含む複数の物理状態に不揮発性記憶要素の前記セットをプログラムし、
前記第１の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第１の状態に対応する第１のターゲットレベルに到達しているか否かを検証し、
前記第２の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第２の状態に対応するとともに、第１の量だけ前記第１のターゲットレベルから離間されている前記第２のターゲットレベルに到達しているか否かを検証し、
前記第３の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第３脳状態に対応するとともに、前記第１の量より小さい第２の量だけ前記第２のターゲットレベルから離間されている第３のターゲットレベルに到達しているか否かを検証する請求項１４に記載の不揮発性メモリシステム。
【請求項１９】
物理状態の前記第１のサブセットが、前記第１のプログラム状態と前記第３のプログラム状態を含んでおり、
物理状態の前記第２のサブセットが、前記第２のプログラム状態と消去状態を含んでいる請求項１４に記載の不揮発性メモリシステム。
【請求項２０】
前記第１のプログラム状態が、前記消去状態と前記第２のプログラム状態に隣接しており、
前記第２のプログラム状態が、前記第１のプログラム状態と前記第３のプログラム状態に隣接している請求項１９に記載の不揮発性メモリシステム。
【請求項２１】
前記第２の不揮発性記憶要素が上側ページデータと下側ページデータを記憶し、
前記要求に応えて前記第２の不揮発性記憶要素を読み出すことが、前記第２の不揮発性記憶要素の前記上側ページデータを読み出す工程を備えており、
前記第２の基準の前記第１のレベルと第２のレベルが、前記第２の不揮発性記憶要素の前記上側ページデータに基づいているとともに前記下側ページデータには基づいておらず、
物理状態の前記第１のサブセットが、前記上側ページの第１のデータを記憶する前記第２の不揮発性記憶要素に対応しており、
物理状態の前記第２のサブセットが、前記上側ページの第２のデータを記憶する前記第２の不揮発性記憶要素に対応している請求項１４に記載の不揮発性メモリシステム。
【請求項２２】
前記第１の不揮発性記憶要素が、第１の論理ページと第２の論理ページのデータを記憶しており、
前記第２の不揮発性記憶要素が、第３の論理ページと第４の論理ページのデータを記憶しており、
前記第１の不揮発性記憶要素によって記憶される前記第２の論理ページの前記データが、前記第２の不揮発性記憶要素によって記憶される前記第３の論理ページの前記データをプログラムした後であって、前記第２の不揮発性記憶要素によって前記第４の論理ページのために記憶される前記データをプログラムする前にプログラムされる請求項１４に記載の不揮発性メモリシステム。
【請求項２３】
前記第１の不揮発性記憶要素が、第１のワードラインに接続されており、
前記第２の不揮発性記憶要素が、前記第１のワードラインに隣接する第２のワードラインに接続されており、
前記第１のワードラインに接続された不揮発性記憶要素にデータをプログラムすることが、前記第２のワードラインに接続された不揮発性記憶要素のデータをプログラムする前に開始される請求項１４に記載の不揮発性メモリシステム。
【請求項２４】
前記第１の不揮発性記憶要素が、マルチ状態ＮＡＮＤフラッシュメモリ装置である請求項１４に記載の不揮発性メモリシステム。
【請求項２５】
前記第１の不揮発性記憶要素が、マルチ状態ＮＡＮＤフラッシュメモリ要素である請求項１４に記載の不揮発性メモリシステム。
【請求項２６】
前記第１の不揮発性記憶要素がフラッシュメモリ装置のアレイの一部であり、
前記アレイが、ホストシステムから取り外し可能である請求項１４に記載の不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発メモリのプログラムに関する。
【背景技術】
【０００２】
半導体メモリ装置は、様々な電子装置に使用されることが一般的になっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及びその他の装置に使用されている。最も普及している不揮発性半導体メモリは、フラッシュＥＥＰＲＯＭを含む電気的消去プログラム可能読取専用メモリ（ＥＥＰＲＯＭ)と電気的プログラム可能読取専用メモリ（ＥＰＲＯＭ）である。
【０００３】
フラッシュメモリシステムの一例は、２個の選択ゲート間で直列に配置された複数のトランジスタを内蔵したＮＡＮＤ構造を使用する。直列のトランジスタと選択ゲートはＮＡＮＤストリングと呼ばれる。図１は、１個のＮＡＮＤストリングを示す平面図である。図２はその等価回路である。図１、図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間で直列に配置された４個のトランジスタ１００、１０２、１０４、１０６を備えている。選択ゲート１２０はＮＡＮＤストリングをビットライン１２６に接続する。選択ゲート１２２はＮＡＮＤストリングをソースライン１２８に接続する。選択ゲート１２０は、選択ラインＳＧＤを介して制御ゲート１２０ＣＧに適切な電圧を印加することで制御される。選択ゲート１２２は、選択ラインＳＧＳを介して制御ゲート１２２ＣＧに適切な電圧を印加することで制御される。各トランジスタ１００、１０２、１０４、１０６は、メモリセルのゲート要素を形成する制御ゲートとフローティングゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを有している。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを有している。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを有している。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを有している。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。
【０００４】
図１と２は、ＮＡＮＤストリング内の４個のメモリセルを示す。しかしながら、この４個のトランジスタは、単に一例として提供されていることに注意する。ＮＡＮＤストリングは、４個未満のメモリセルを有していてもよいし、４個よりも多いメモリセルを有していてもよい。例えば、ＮＡＮＤストリングが、８個、１６個、３２個、その他の個数のメモリセルを有していてもよい。ここでの説明は、ＮＡＮＤストリング内のメモリセルを特定の数に限定するものではない。
【０００５】
ＮＡＮＤ構造を使用したフラッシュメモリシステムの一般的な構造は、複数のＮＡＮＤストリングを有している。例えば、図３は、より多くのＮＡＮＤストリングを有するメモリアレイのうちの３つのＮＡＮＤストリング２０２、２０４、２０６を示している。図３の各ＮＡＮＤストリングは、２個の選択トランジスタまたはゲートと、４個のメモリセルを有している。例えば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０、２３０と、メモリセル２２２、２２４、２２６、２２８を有している。ＮＡＮＤストリング２０４は、選択トランジスタ２４０、２５０と、メモリセル２４２、２４４、２４６、２４８を有している。各ストリングは、１つの選択ゲート（例えば選択ゲート２３０、２５０）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側の選択ゲートの制御に使用される。様々なＮＡＮＤストリングが、選択ラインＳＧＤによって制御される選択ゲート２２０、２４０等によって、各ビットラインに接続されている。他の実施形態においては、選択ラインは必ずしも共通化されている必要はない。ワードラインＷＬ３は、メモリセル２２２、２４２の制御ゲートに接続されている。ワードラインＷＬ２は、メモリセル２２４、２４４の制御ゲートに接続されている。ワードラインＷＬ１は、メモリセル２２６、２４６の制御ゲートに接続されている。ワードラインＷＬ０は、メモリセル２２８、２４８の制御ゲートに接続されている。図に見られるように、ビットラインと各ＮＡＮＤストリングはメモリセルアレイの列を備えている。ワードライン（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）はアレイの行を備えている。各ワードラインは、行内の各メモリセルの制御ゲートを接続している。例えば、ワードラインＷＬ２は、メモリセル２２４、２４４、２５２の制御ゲートに接続されている。
【０００６】
ＮＡＮＤ型のフラッシュメモリ及びそれらの動作に関する例が、以下の米国特許／特許出願によって提供されている。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号及び米国特許出願番号第０９／８９３，２７７号（公報第ＵＳ２００３／０００２３４８号）。これらの出願の全体は、参照することにより本明細書に組み込まれる。
【０００７】
各メモリセルはデータ（アナログ又はデジタル）を記憶することができる。１ビットのデジタルデータを記憶する場合、典型的にバイナリメモリセルと呼ばれるメモリセルの使用可能な閾値電圧の範囲が、論理データ「１」と「０」に割り当てられた２つの範囲に分割される。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルの消去後に閾値電圧が負になり、論理「１」と定義される。プログラム動作後の閾値電圧は正になり、論理「０」と定義される。閾値電圧が負であり、制御ゲートに０ボルトが印加されて読み出し動作が試みられた場合、メモリセルがオンになり、論理１が記憶されていることを示す。閾値電圧が正であり、制御ゲートに０ボルトが印加されて読み出し動作が試みられた場合は、メモリセルはオンにならず、論理０が記憶されたことを示す。マルチ状態のメモリセルは、例えば、複数ビットのデジタルデータのような複数レベルの情報を記憶することもできる。複数レベルのデータを記憶する場合には、使用可能な閾値電圧の範囲が、多数のデータのレベルに分割される。例えば、４つのレベルの情報を記憶する場合には、データ値「１１」，「１０」，「０１」，「００」の４つの閾値電圧範囲が割り当てられる。ＮＡＮＤ型メモリの一例では、消去動作後の閾値電圧は負であり、「１１」と定義される。異なる３個の正の閾値電圧が、「１０」，「０１」，「００」に使用される。メモリセル内にプログラムされたデータとセルの閾値電圧範囲の特定の関係性は、メモリセルに採用されたデータ符号化方式に依存する。例えば、２００３年６月１３日出願の米国特許第６，２２２，７６２号及び米国特許出願第１０／４６１，２４４号の「Tracking Cells For A Memory System」（その両方が参照することにより本明細書に組み込まれる）は、マルチ状態フラッシュメモリセルのための多様なデータ符号化方式を説明している。さらに、本開示の実施形態は３ビット以上のデータを記憶するメモリセルに適用できる。
【０００８】
ＥＥＰＲＯＭまたはフラッシュメモリ装置をプログラムすると、通常、プログラム電圧が制御ゲートに印加され、ビットラインが接地される。チャネルからの電子は、フローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、メモリセルの閾値電圧が上昇するので、メモリセルはプログラム状態である。フローティングゲートの電荷及びセルの閾値電圧は、記憶されたデータに対応するある特定の状態を示すことがある。プログラミングについての詳細は、２００３年３月５日出願の米国特許出願第１０／３７９，６０８号の「Self Boosting Technique」、及び２００３年７月２９日出願の米国特許出願第１０／６２９，０６８号の「Detecting Over Programmed Memory」に記載されている。両方の出願とも参照することにより本明細書に組み込まれる。
【０００９】
フローティングゲートに蓄えられる見かけ電圧のシフトは、隣接するフローティングゲートに蓄えられる電荷に基づいた電場の結合のために発生することがある。このフローティングゲート間結合現象は米国特許第５，８６７，４２９号に説明されており、その全体は参照することにより本明細書に組み込まれる。フローティングゲート間結合現象は、それに限らないが、異なるときにプログラムされた隣接メモリセルのセットの間で最も顕著に発生する。例えば、第１のメモリセルは、データのセットに対応するそのフローティングゲートに、電荷のあるレベルを追加するようにプログラムできる。以後、１個または複数の隣接メモリセルが、データのセットに対応するそれらのフローティングゲートに電荷のあるレベルを追加するようにプログラムされる。隣接メモリセルの１個または複数がプログラムされた後、第１のメモリセルから読み出される電荷レベルは、第１のメモリセルに結合される隣接メモリセル（複数の場合がある）上の電荷の影響のため、それがプログラムされたときとは違っているように見える。隣接メモリセルからの結合が、記憶されているデータの誤った読み出しにつながるほど十分な量で、選択されたメモリセルから読み出される見かけの電荷レベルをシフトする場合がある。
【００１０】
メモリセルのサイズが縮小し続けるに従って、短いチャネルの影響、より大きな酸化物の厚さ／結合率のバラツキ、及び多くのチャネルドーパントの変動のために、閾値電圧の本来のプログラミング及び消去分布が増大することが予想され、隣接状態間の利用可能な分離を減少させる。この影響は、２つの状態のみを用いるバイナリメモリよりもマルチ状態メモリの方がいっそう重大になる。ワードラインの間の間隔とビットラインの間の間隔の減少も、隣接フローティングゲート間の結合を増加させる。マルチ状態装置において許可されている閾値電圧範囲と禁止されている範囲（別々のメモリ状態を表す２つの異なる閾値電圧範囲間の範囲）はバイナリ装置においてよりさらに狭いので、フローティングゲート間結合の影響はマルチ状態装置にとってさらに大きな懸念である。従って、フローティングゲート間結合により、メモリセルが許可閾値電圧範囲から禁止範囲にシフトする場合がある。
【００１１】
従って、フローティングゲート結合の前述の問題を効果的に管理する不揮発性メモリについてのニーズがある。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本明細書に説明される技術は、不揮発性メモリにおけるフローティングゲート結合の影響に対処しようとするものである。
【課題を解決するための手段】
【００１３】
不揮発性メモリ読み出し動作は、メモリセルの見かけの閾値電圧がシフトした可能性があるときにフローティングゲート結合を補償できる。関心のあるメモリセルは、隣接メモリセルから読み出されるレベルの電荷に基づいて基準値を使用して読み出すことができる。隣接セルの読み違いは、特にプログラミング方法論において、及びさらに詳細にはそれらの方法論における特定の状態または電荷レベルについて隣接セルを読み出すときに、より大きな影響をもたらす可能性がある。一実施形態では、メモリセルは、隣接セルの読み違いがより支障を来たす特定の状態間に、さらに広いマージンを作り出すようにプログラムされる。さらに一実施形態において、メモリセルは、さらに広いマージンが作り出された場合の基準レベル等の他の基準レベルで読み出すときではなく、特定の基準レベルを読み出すときに、隣接セルの状態に基づいてフローティングゲート結合を補償することにより読み出される。
【００１４】
一実施形態では、第１の不揮発性記憶要素を読み出す要求を受け取るのに応えて、第１の不揮発性記憶要素に隣接する第２の不揮発性記憶要素を読み出す不揮発性記憶装置を読み出す方法が提供される。第１の基準は、第１のプログラム状態と第２のプログラム状態間のレベルで第１の不揮発性記憶要素を読み出すために適用される。第２の基準は、第２のプログラム状態と第３のプログラム状態の間のレベルで第１の不揮発性記憶要素を読み出すために適用される。第１の不揮発性記憶要素のデータは、第１のレベルで第１の基準を適用した結果と、第２の不揮発性要素が物理状態の第１のサブセットにあるときに第２のレベルで第２の基準を適用した結果を使用して決定される。第２の不揮発性記憶要素が物理状態の第２のサブセットにあるとき、第１の不揮発性記憶要素のデータを決定することは、第１のレベルで第１の基準を適用した結果と、第３のレベルで第２の基準を適用した結果を使用する。
【００１５】
一実施形態では、ともにプログラムされるメモリセルのセットからのメモリセルの第１のグループと、セットからのメモリセルの第２のグループと、セットからのメモリセルの第３のグループとを含む不揮発性メモリシステムが提供される。第１のグループは、閾値電圧の第１の範囲と関連付けられた第１のプログラム状態にプログラムされる。第２のグループは、閾値電圧の第２の範囲と関連付けられた第２のプログラム状態にプログラムされる。閾値電圧の第１の範囲と第２の範囲は、第１のプログラム状態と第２のプログラム状態の間に、第１のサイズの第１のマージンを定める。第３のグループは、閾値電圧の第３の範囲と関連付けられた第３のプログラム状態にプログラムされる。閾値電圧の第２の範囲と第３の範囲は、第２のプログラム状態と第１のサイズよりも小さい第２のサイズの第３のプログラム状態の間に、第２のマージンを定める。
【００１６】
開示された技術の実施形態の他の特長、態様、及び目的は、明細書、図及び請求項の検討から取得できる。
【図面の簡単な説明】
【００１７】
【図１】ＮＡＮＤストリングの平面図である。
【図２】図１のＮＡＮＤストリングの等価回路図である。
【図３】３つのＮＡＮＤストリングを示す回路図である。
【図４】不揮発性メモリシステムの一実施形態のブロック図である。
【図５】メモリアレイの例示的な構成を示す。
【図６】一実施形態に係るプログラム電圧信号を示す。
【図７】閾値電圧分布及びフルシーケンスプログラミングプロセスの例示的なセットを示す。
【図８】閾値電圧分布及び２経路プログラミングプロセスの例示的なセットを示す。
【図９Ａ】プログラム前の第１のワードラインに接続されるメモリセルのグループの例示的な閾値電圧分布を示す。
【図９Ｂ】プログラム後の図９Ａの第１のワードラインに隣接する第２のワードラインに接続されるメモリセルのグループの例示的な閾値電圧分布を示す。
【図１０Ａ】プログラム後の図９Ａのメモリセルのグループの閾値電圧分布を示す。
【図１０Ｂ】図１０Ａに示されるメモリセルのグループをプログラムした後の、図９Ｂのメモリセルのグループの閾値電圧分布を示す。
【図１１】フローティングゲート結合を補償するために使用されるオフセット読み出し基準電圧とともに、図１０Ｂのメモリセルの閾値分布を示す。
【図１２Ａ】（Ａ）から（Ｃ）は、メモリセルのグループと、フローティングゲート結合影響を削減するためにメモリセルの隣接グループのために前のページをプログラムした後のメモリセルのグループのためにデータの選択ページをプログラムするプログラミングプロセスのための例示的な閾値電圧分布を示す。
【図１３Ａ】図１２の（Ａ）から（Ｃ）のプロセスに従ってプログラムされたメモリセルのフローティングゲート結合の影響と、フローティングゲート結合を補償するために使用される例示的な読み出し基準電圧を示す。
【図１３Ｂ】図１２の（Ａ）から（Ｃ）のプロセスに従ってプログラムされたメモリセルのフローティングゲート結合の影響と、フローティングゲート結合を補償するために使用される例示的な読み出し基準電圧を示す。
【図１４】一実施形態によるプログラミング及び読み出し技法と、プログラミング技法に従ってプログラムされたメモリセルのグループの閾値電圧分布を示す。
【図１５】選択メモリ状態の間にさらに大きなマージンを作り出すために、不揮発性メモリをプログラムするプロセスの一実施形態を説明するフローチャートである。
【図１６】選択メモリ状態の間にさらに大きなマージンを作り出すために、不揮発性メモリのプログラミングを検証するプロセスの一実施形態を説明するフローチャートである。
【図１７】不揮発性メモリを読み出すプロセスの一実施形態を説明するフローチャートである。
【図１８】不揮発性メモリセルから上側ページデータを読み出すプロセスの一実施形態を説明するフローチャートである。
【図１９】補償を使用しないでデータを読み出すプロセスの一実施形態を説明するフローチャートである。
【図２０】フローティングゲート結合の補償を使用しながらデータを読み出すプロセスの一実施形態を説明するフローチャートである。
【図２１】フローティングゲート結合の補償を使用して上側ページデータを読み出すプロセスの一実施形態を説明するフローチャートである。
【発明を実施するための形態】
【００１８】
図４は、本開示の１つ又は複数の実施形態を実現するために使用できるフラッシュメモリシステムの一実施形態のブロック図である。他のシステム及び実施も使用することができる。メモリセルアレイ３０２は、列制御部３０４、行制御部３０６、ｃソース制御部３１０及びｐウェル制御部３０８によって制御される。列制御部３０４は、メモリセルに記憶されたデータを読み出すため、プログラム動作中におけるメモリセルの状態を決定するため、及び、プログラミング及び消去を促進又は禁止するビットラインの電位レベルを制御するために、メモリセルアレイ３０２のビットラインに接続されている。行制御部３０６は、ワードラインを選択するため、読み出し電圧を印加するため、列制御部３０４により制御されたビットライン電位レベルと組み合わせたプログラム電圧を印加するため、及び、消去電圧を印加するために、ワードラインに接続されている。ｃソース制御部３１０は、メモリセルに接続されている共有ソースを制御する。ｐウェル制御部３０８はｐウェル電圧を制御する。
【００１９】
メモリセルに記憶されたデータは、列制御部３０４によって読み出され、データ入力／出力バッファ３１２を介して外部Ｉ／Ｏラインへ出力される。メモリセルに記憶されるプログラムデータは、外部Ｉ／Ｏラインを介してデータ入力／出力バッファ３１２に入力され、列制御部３０４へ転送される。外部Ｉ／Ｏラインは、制御部３１８に接続されている。
【００２０】
列制御部３０４は、検知動作を実行する１本または複数のビットラインと夫々関連付けられた複数の検出ブロック３２０を含むことがある。例えば、単一の検出ブロックは、８本のビットラインと関連付けられてよく、個々のビットラインのために１つの共通した部分と８つの別々の検出モジュールとを含んでよい。詳細については、２００４年１２月２９日出願の米国特許出願第１１／０２６，５３６号、「Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers」を参照すること。この出願の全体は参照することにより本明細書に組み込まれる。検出モジュール３２０は、接続されたビットラインの伝導電流または他のパラメータが所定の閾値レベルを超えているのか、あるいは下回っているのかを決定する。検出モジュールは、検出されたメモリセルに記憶されているデータを決定し、決定したデータをデータラッチスタック３２２の中に記憶できる。データラッチスタック３２２は、読み出し動作中に決定されるデータビットを記憶するために使用される。データラッチスタック３２２は、プログラム動作中にメモリの中にプログラムされるデータビットを記憶するためにも使用される。一実施形態では、各検出モジュール３２０のデータラッチスタック３２２は、３つのデータラッチを含む。また、検出モジュールは、接続されたビットラインで電圧状態を設定するために使用されるビットラインラッチも含むことがある。例えば、ビットラインラッチにラッチされた所定の状態により、接続されたビットラインはプログラム禁止を指定する状態（例えばＶｄｄ）に引かれることになる。
【００２１】
フラッシュメモリ装置を制御するためのコマンドデータは、制御部３１８に入力される。コマンドデータは、どの動作が要求されたかをフラッシュメモリに通知する。入力コマンドは、制御回路３１５の一部である状態マシン３１６に転送される。状態マシン３１６は、列制御部３０４、行制御部３０６、ｃソース制御部３１０、ｐウェル制御部３０８、及びデータ入力／出力バッファ３１２を制御する。状態マシン３１６は、ＲＥＡＤＹ／ＢＵＳＹ又はＰＡＳＳ／ＦＡＩＬといった、フラッシュメモリの状態データを出力することもできる。
【００２２】
制御部３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等のホストシステムに接続されているか、又は接続可能となっている。制御部３１８は、メモリアレイ３０２に対するデータの保存又は読み出しを行ったり、このようなデータの提供又は受信を行うコマンドを開始するホストと通信する。制御部３１８は、このようなコマンドを、制御回路３１５の一部である命令回路３１４によって読み取り、実行できるコマンド信号に変換する。命令回路３１４は、状態マシン３１６と通信している。一般的に、制御部３１８は、メモリアレイに対する書き込み又は読み出しが行われるユーザデータのためのバッファメモリを内蔵している。
【００２３】
１つの例示的なメモリシステムは、制御部３１８を備えた１つの集積回路と、メモリアレイと関連する制御をそれぞれ備えた１つ又は複数の集積回路チップと、入力／出力状態マシン回路とを備えている。メモリアレイとシステムの制御部回路は、１つ又は複数の集積回路チップ上に一緒に搭載されることが多い。メモリシステムはホストシステムの一部として組み込まれてもよいし、ホストシステム内に取り外し可能に挿入されるメモリカード（若しくは他のパッケージ）内に内蔵されていてもよい。このようなカードは、メモリシステム全体（例えば、制御部を含む）や、関連する周辺回路を備えた（１または複数の）メモリアレイ（ホスト内に制御部又は制御機能が組み込まれたもの）を備えていてもよい。したがって、制御部は、ホスト内に組み込んだり、取り外し可能なメモリシステム内に搭載したりすることが可能である。
【００２４】
図５には、メモリセルアレイ３０２の構造の一例が示されている。一例として、１０２４個のブロックに区分されたＮＡＮＤフラッシュＥＥＰＲＯＭについて説明する。各ブロックに記憶されたデータは、同時に消去することができる。一実施形態では、ブロックが、同時に消去されるセルの最小単位である。メモリセルは、ｐウェルを消去電圧（例えば２０ボルト）まで上昇させ、選択したブロックのワードラインを接地することにより消去される。ソースライン及びビットラインはフローティングしている。消去は、メモリアレイ全体、別々のブロック、またはセルの別の単位で実行できる。電子はフローティングゲートからｐウェル領域に移動し、（一実施形態では）閾値電圧は負になる。
【００２５】
図５の例の各ブロックには、８，５１２列がある。各ブロックは、通常、プログラミングの単位となることがある多くのページに分割される。プログラミングのためのデータの他の単位も可能であり、考慮される。一実施形態では、個々のページがセグメントに分けられ、セグメントは、基本プログラミング動作として一度に書き込まれる最小数のセルを含んでよい。データの１つまたは複数のページは、一般的に、１行のメモリセルに記憶される。
【００２６】
図５の例の各ブロックでは、偶数の列と奇数の列に分割された８，５１２の列がある。ビットラインは偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割されている。奇数／偶数ビットラインアーキテクチャでは、共通のワードラインに沿っており奇数ビットラインに接続されているメモリセルは、一回でプログラムされる。一方、共通ワードラインに沿っており偶数ビットラインに接続されているメモリセルは、別のときにプログラムされる。図５は、直列で接続され、ＮＡＮＤストリングを形成している４つのメモリセルを示す。４つのセルが各ＮＡＮＤストリングに含まれていることが示されているが、４個より多い又は４個未満を使用することもできる（例えば、１６、３２又はその他の数）。ＮＡＮＤストリングの１つの端子は、第１の選択トランジスタ又はゲートを介して対応するビットライン（選択ゲートドレインラインＳＧＤ）に接続されている。別の端子は、第２の選択トランジスタを介してｃソース（選択ゲートソースラインＳＧＳ）に接続されている。
【００２７】
一実施形態では、読み出し及びプログラミング動作の間に、４，２５６個のメモリセルが同時に選択される。選択されたメモリセルは、同一のワードライン（例えばＷＬ２）及び同型のビットライン（例えば偶数ビットライン）を有している。したがって、５３２バイトのデータを同時に読み出し又はプログラムすることができる。同時に読み出し又はプログラムされるこれらの５３２バイトのデータによって、論理ページが形成される。したがって、この例では、１つのブロックが少なくとも８ページを記憶できる。各メモリセルが２ビットのデータ（例えばマルチ状態セル）を記憶する場合、このようなブロックは１６ページを記憶できる（つまり、例えば８ページのそれぞれが１０６４バイトを含む）。他のサイズのブロック及びページも実施形態として使用できる。一実施形態では、同時に選択されるメモリセルのセットが、複数のページのデータを記憶できる。
【００２８】
図４及び図５以外のアーキテクチャは、実施形態に従って使用できる。一実施形態では、ビットラインは、偶数ビットラインと奇数ビットラインに分割されない。このようなアーキテクチャは、一般的には全ビットラインアーキテクチャと呼ばれる。全ビットラインアーキテクチャでは、ブロックの全ビットラインは、読み出し動作とプログラム動作の間に同時に選択される。共通のワードラインに沿っており任意のビットラインに接続されるメモリセルが、同時にプログラムされる。さまざまなビットラインアーキテクチャ及び関連する操作技法に関する詳細は、参照することにより本明細書に組み込まれる２００５年４月５日出願の米国特許出願番号第１１／０９９，１３３号、「Compensating for coupling during Read Operations of Non-Volatile Memory」に開示されている。
【００２９】
読み出し及び検証動作では、選択されたブロックの選択ゲートが１又は複数の選択電圧にまで上昇される一方で、選択されたブロックの選択されていないワードライン（例えばＷＬ０，ＷＬ１，ＷＬ３）は読み出しパス電圧（例えば４．５ボルト）にまで上昇されて、トランジスタをパスゲートとして動作させる。選択されたブロックの選択されたワードライン（例えばＷＬ２）は、基準電圧に接続される。この基準電圧のレベルは、対応するメモリセルの閾値電圧がこのレベルよりも高いか低いかを判定するために、各読み出し及び検証動作に対して指定されている。例えば、１ビットのメモリセルの読み出し動作では、閾値電圧が０Ｖよりも高いか否かを検出できるように、選択されたワードラインＷＬ２は接地される。１ビットのメモリセルの検証動作では、例えば閾値電圧が０．８Ｖに達したか否かが検証されるプログラミングの進行に伴って、選択されたワードラインＷＬ２は０．８Ｖに接続される。ソースとｐウェルは、読み出し及び検証の間は０Ｖとされる。選択されたビットライン（ＢＬｅ）は、例えば０．７Ｖのレベルにプレチャージされる。閾値電圧が読み出し又は検証レベルよりも高い場合には、関連する非伝導性メモリセルのために、対応するビットライン（ＢＬｅ）の電位レベルは高レベルに維持される。これに対して、閾値電圧が読み出し又は検証レベルよりも低い場合には、伝導性メモリセルのために、対応するビットライン（ＢＬｅ）の電位レベルが、例えば０．５Ｖ以下の低レベルにまで低下される。実施形態に従って、他の電流及び電圧検出技法を使用できる。マルチ状態セルのための読み出しまたは検出の間、状態マシン３１６は、多様なメモリ状態に対応する多様な所定の制御ゲート基準電圧を通る。検出モジュールは電圧の内の１つでトリップし、出力は検出モジュールから提供される。検出モジュール内のプロセッサは、トリップイベント（複数の場合がある）及び状態マシンから印加された制御ゲート電圧についての情報を検討することにより、結果として生じるメモリ状態を決定できる。メモリ状態のためのバイナリ符号化が計算され、データラッチに記憶される。
【００３０】
プログラム動作及び検証動作の間、セルのセットにプログラムされるデータは、ビットラインごとのデータラッチ３２２のセットに記憶することができる。アドレス指定されたメモリセルの制御ゲートは、規模が大きくなるにつれて一連のプログラミングパルスを受け取る一方で、メモリのドレイン及びｐウェルは０Ｖを受け取る。一実施形態では、一連の中のパルスの大きさは、１２Ｖから２４Ｖの範囲となる。他の実施形態では、範囲は、例えば１２Ｖより高い開始レベルを有する等、異なる場合がある。プログラミングの間、検証動作はプログラミングパルスの間で実施される。並列でプログラムされている各セルのプログラムレベルは、それがプログラムされている状態にとっての検証レベルに到達したか否か、あるいは超えたか否かを判断するために、各プログラミングパルスの間で読み出される。検証レベルが、対応するメモリ状態におけるセルにとってのターゲット最小閾値電圧である場合がある。プログラミングを検証する１つの手段は、特殊な比較ポイントでの導通を試験する。十分にプログラムされていると検証されたセルは、追加のプログラミングを禁止するためにロックアウトされる。検証セルビットラインの電圧は、以後のプログラミングパルスの間０ＶからＶｄｄ（例えば２．５ボルト）に上げられ、それらのセルのためのプログラミングプロセスを終了する。いくつかのケースでは、パルスの数は限られており（例えば２０パルス）、既定のメモリセルが最後のパルスによって十分にプログラムされていない場合、エラーが想定される。
【００３１】
図６は、一実施形態におけるプログラム電圧信号を示している。この信号は、上昇する１セットのパルスを有する。パルスの大きさは、各パルスと共に所定のステップサイズずつ上昇する。複数ビットのデータを記憶するメモリセルを備えた一実施形態では、例えば、ステップサイズは０．２ボルト（又は０．４ボルト）である。各プログラムパルスの間には検証パルスが存在する。図６の信号は、４つの状態のメモリセルを想定しているので、３つの検証パルスを有している。例えば、プログラミングパルス３３０とプログラミングパルス３３２の間には、３つの連続した検証パルスが存在する。第１検証パルス３３４は、０ボルトの検証電圧レベルとして示されている。第１検証パルスの後には、第２検証電圧レベルにある第２検証パルス３３６が存在する。第２検証パルス３３６の後には、第３検証電圧レベルにある第３検証パルス３３８が存在する。データを８個の状態に記憶することができるマルチ状態メモリセルは、７個の比較点について検証動作を実行する必要がある。そのため、２つの連続するプログラミングパルスの間で、７個の検証パルスが連続して印加されて、７個の検証動作を７個の検証レベルで実行する。７個の検証動作に基づいて、システムはメモリセルの状態を判定することができる。検証に要する時間的負担を軽減する１つの方法は、より効率的な検証処理を利用することである。このことは、例えば、２００２年１２月５日出願の米国特許出願第１０／３１４，０５５号の「Smart Verify for Multi-State Memories」、２００５年１０月２７日出願の米国特許出願第１１／２５９，７９９号の「Method for Programming of Multi-State Non-Volatile Memory Using Smart Verify」、及び２００５年１０月２７日出願の米国特許出願第１１／２６０，６５８号の「Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify」に記載されている。それら全ては参照することにより本明細書に組み込まれる。
【００３２】
上述した消去、読み出し、及び検証動作は公知の技術に応じて実施される。そのため、説明した詳細の多くは、当業者が変更することが可能である。
【００３３】
成功したプログラム処理の最後において、メモリセルの閾値電圧は、プログラムされたメモリセルのための閾値電圧の１つ以上の分布内、又は、必要に応じて消去されたメモリセルの閾値電圧の分布内になければならない。図７は、各メモリセルが２ビットのデータを記憶している場合の、メモリセルのグループの閾値電圧分布を示している。図７は、消去されたメモリセルのための第１閾値電圧分布Ｅ及びプログラムされたメモリセルの３つの閾値電圧分布Ａ、Ｂ及びＣを示す。一実施形態では、分布Ｅの閾値電圧は負であり、分布Ａ、Ｂ、Ｃの閾値電圧は正である。
【００３４】
図７の異なる閾値電圧範囲の夫々は、データビットのセットの所定の値に相当する。メモリセルの中にプログラムされるデータとセルの閾値電圧レベルの間の特殊な関係性は、セルのために採用されたデータ符号化方式に依存する。一実施形態では、フローティングゲートの閾値がその隣接する物理状態に誤ってシフトした場合に影響を受けるのが１ビットだけとなるように、データ値は、グレイコード割り当てを使用して閾値電圧範囲に割り当てられる。しかし、他の実施形態では、グレイコードは用いられない。一例は「１１」を閾値電圧範囲Ｅ（状態Ｅ）、「１０」を閾値電圧範囲Ａ（状態Ａ）、「００」を閾値電圧範囲Ｂ（状態Ｂ）、及び「０１」を閾値電圧範囲Ｃ（状態Ｃ）に割り当てる。図７は４つの状態を示しているが、本開示の実施形態は、４つより多い、又は４つより少ない状態を含む他のマルチ状態構造を使用することもできる。
【００３５】
図７は、メモリセルからデータを読み出すための３つの読み出し基準電圧Ｖｒａ、Ｖｒｂ及びＶｒｃを示す。所定のメモリセルの閾値電圧がＶｒａ、Ｖｒｂ及びＶｒｃより高いか低いかをテストすることにより、システムは、メモリセルがどの状態にあるのかを判定することができる。メモリセルがＶｒａで導通する場合には、メモリセルは状態Ｅにある。メモリセルがＶｒｂとＶｒｃで導通するが、Ｖｒａでは導通しない場合には、メモリセルは状態Ａにある。メモリセルがＶｒｃで導通するが、ＶｒａとＶｒｂでは導通しない場合には、メモリセルは状態Ｂにある。メモリセルがＶｒａ、Ｖｒｂ及びＶｒｃで導通しない場合には、メモリセルは状態Ｃにある。図７は、互いから均等に離間された３つの検証基準電圧Ｖｖａ、Ｖｖｂ及びＶｖｃも示す。メモリセルを状態Ａにプログラムすると、システムは、それらのメモリセルがＶｖａをより大きい又はＶｖａに等しい閾値電圧を有するか否かを試験する。メモリセルを状態Ｂにプログラムすると、システムは、メモリセルがＶｖｂより大きい又は等しい閾値電圧を有するか否かを試験する。メモリセルを状態Ｃにプログラムすると、システムは、メモリセルがＶｖｃより大きい又はＶｖｃに等しい閾値電圧を有するか否かを判断する。検証電圧は、特定の物理状態と禁止範囲の間に、割り当てられる閾値電圧の範囲を定める。検証レベルは、ある状態で最高の閾値電圧と次の状態で最低の閾値電圧の間で、十分なマージンを提供するために離間される。自然に発生するさらに大きなマージンは、消去状態Ｅと第１プログラム状態Ａの間に存在する。
【００３６】
図７はさらに、フルシーケンスプログラミングを示す。フルシーケンスプログラミングでは、メモリセルが、消去状態Ｅからプログラム状態Ａ、Ｂ、又はＣのいずれかに直接的にプログラムされる。プログラムされるメモリセルの集団は、全てのメモリセルが消去状態Ｅになるように最初に消去されてよい。次に一連のプログラム電圧パルスが、状態Ａ、Ｂ又はＣに直接的にメモリセルをプログラムするために、選択されたメモリセルの制御ゲートに印加される。いくつかのメモリセルが状態Ｅから状態Ａにプログラムされている一方、他のメモリセルは状態Ｅから状態Ｂに、及び／または状態Ｅから状態Ｃにプログラムされている。
【００３７】
図８は、２つの異なるページ（下側ページと上側ページ）に対してデータを記憶するマルチ状態メモリセルをプログラムする２経路技法の一例を示している。状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）の４つの状態が示されている。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下側ページが「０」を記憶し、上側ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下側ページが「１」を記憶し、上側ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることもできる。第１プログラミング経路では、セルの閾値電圧レベルは、下側の論理ページにプログラムされるビットに従って設定される。そのビットが論理「１」であれば、閾値電圧は、以前に消去された結果として適切な状態にあるので変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印４５０で示したように、セルの閾値レベルは、状態Ａになるように増大される。それは、第１プログラミング経路を結論付ける。
【００３８】
第２プログラミング経路では、セルの閾値電圧レベルは、上側論理ページ内にプログラムされるビットに従って設定される。上側論理ページビットが論理「１」を記憶する場合、セルは下側ページビットのプログラミングに依存する状態Ｅ又はＡの一方であり、どちらも上側ページビットは「１」を保持するので、プログラミングは生じない。上側ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１経路によってセルが消去状態Ｅに留まっている場合、第２段階でセルをプログラムし、矢印４５４で示したように、閾値電圧が状態Ｃ内になるように増大させる。第１プログラミング経路の結果としてセルが状態Ａ内にプログラムされている場合、メモリセルはさらに第２経路でプログラムされ、矢印４５２で示したように、閾値電圧が状態Ｂ内になるように増大させる。第２経路の結果は、下側ページ用のデータを変更することなく、上側ページに対して論理「０」を記憶するように指定した状態にセルをプログラムすることである。
【００３９】
一実施形態では、ページ全体を充填するのに十分なデータが書き込まれた場合、システムは、全シーケンス書き込みを実行するように設定される。全ページに対して十分ではないデータが書き込まれた場合、プログラミング処理は、受け取ったデータを用いて下側ページをプログラムすることができる。次のデータを受け取ったときに、システムは上側ページをプログラムする。さらに別の実施形態では、システムは、２経路技法を使用してデータの書き込みを開始し、それから、ワードラインのメモリセル全体（または大半）を充填するために十分なデータが続いて受け取られた場合にフルシーケンスプログラミングモードに変換することができる。このような実施形態のさらなる詳細は、発明者Sergy Anatolievich Gorobets及びYan Liの米国特許出願第１１／０１３，１２５号、「Pipelined Programming of Non-Volatile Memories Using Early Data」、出願日２００４年１２月１４日で開示されている。その全体は参照することによって本明細書に組み込まれる。
【００４０】
フローティングゲート結合は、読み出し中にエラー回復の実行を必要とする場合がある読み出し動作中に、回復不可能なエラーを引き起こすことがある。メモリセルのフローティングゲート上に蓄えられる電荷は、隣接メモリセルのフローティングゲートに蓄えられる電荷又は他の電荷蓄積領域（例えば、誘電電荷蓄積領域）からの電場結合によって、見かけのシフトを経験することがある。理論上、メモリアレイのメモリセルのフローティングゲート上の電荷からの電場は、アレイ内の他のメモリセルのフローティングゲートに結合できる。一方、その影響は、隣接メモリセルで最も顕著且つ注目される。隣接メモリセルは、同じビットライン上にある隣接メモリセル、同じワードライン上にある隣接メモリセル、又は隣接ビットラインと隣接ワードラインの両方の上にあり、従って対角方向で互いから隣接する隣接メモリセルを含んでよい。電荷の見かけのシフトは、メモリセルのメモリ状態を読み出すときにエラーを引き起こす可能性がある。
【００４１】
フローティングゲート結合の影響は、ターゲットメモリセルに隣接するメモリセルがターゲットメモリセルに続いてプログラムされる状況で最も顕著であるが、その影響は他の状況でも見られてもよい。隣接メモリセルのフローティングゲート上にかけられた電荷、又は電荷の一部は、事実上、電場結合を通してターゲットメモリセルに結合され、ターゲットメモリセルの閾値電圧の見かけのシフトを生じさせる。メモリセルの見かけの閾値電圧は、プログラムされた後、それがプログラムされることが意図されていたメモリ状態のメモリセルに予想されるように、印加された基準読み出し基準電圧の元でオンとオフ（伝導）しない程度にシフトできる。
【００４２】
通常、メモリセルの行は、ソース側選択ゲートラインに隣接するワードライン（ＷＬ０）で開始してプログラムされる。プログラミングは、先行するワードライン（ＷＬｎ）のプログラミング（ワードラインの各セルをその最終状態にする）完了後に、少なくとも1ページのデータが隣接ワードライン（ＷＬｎ＋１）でプログラムされるように、ワードライン（ＷＬ１、ＷＬ２、ＷＬ３等）によってその後連続してセルのストリングの中を進む。このパターンのプログラミングは、フローティングゲート結合が原因でメモリセルがプログラムされた後に、メモリセルの閾値電圧の見かけのシフトを生じさせる。プログラムされるストリングスの最後のワードラインを除くワードラインごとに、関心のあるワードラインのプログラミング完了に続いて、隣接ワードラインがプログラムされる。隣接しており、後でプログラムされたワードライン上のメモリセルのフローティングゲートに付加される負の電荷は、関心のあるワードライン上のメモリセルの見かけの閾値電圧を上昇させる。
【００４３】
図９Ａから図１０Ｂは、図７に示されるようにフルシーケンスプログラミングを使用してプログラムされたメモリセルのセットに対するフローティングゲート結合の影響を示す。図９Ｂは、プログラムされた後に選択されたワードラインＷＬｎのメモリセルのセットの閾値電圧分布を示す。分布５００は消去（プログラムされていない）状態ＥのＷＬｎでのセルの実際の閾値電圧分布を示し、分布５０５は状態ＡにプログラムされたＷＬｎでの実際の閾値電圧分布を示し、分布５１０は状態ＢにプログラムされたＷＬｎでのセルの実際の閾値電圧分布を示し、分布５２０は状態ＣにプログラムされたＷＬｎでのセルの実際の閾値電圧分布を示す。メモリセルのセットは、選択された行つまりワードラインＷＬｎの各メモリセル、又はある特定のタイプのビットライン（偶数または奇数）に接続されたＷＬｎのセルだけを含むことがある。図９Ａは、プログラミング前の隣接ワードラインＷＬｎ＋１のメモリセルの閾値電圧分布を示す。ＷＬｎ＋１のセルは、ＷＬｎのセルのプログラム後にプログラムされる。ＷＬｎ＋１での各セルは消去されるが、プログラムされていないので、それらはＷＬｎのセルにフローティングゲート結合の悪影響を及ぼさない。さらに重要なことには、ＷＬｎのセルがプログラム中に検証されたレベルに等しい見かけの閾値電圧を有するように、それらは、ＷＬｎをプログラムしたときの状態と同じ状態である。
【００４４】
図１０Ａは、プログラムされた後のＷＬｎ＋１のメモリセルのセットの閾値電圧分布を示す。メモリセルは、消去された閾値電圧分布Ｅからプログラムされた閾値電圧分布Ａ、Ｂ及びＣにプログラムされている。ワードラインＷＬｎをプログラムした後にワードラインＷＬｎ＋１のメモリセルのフローティングゲートにかけられる電荷は、検出中にメモリシステムによって分かるように、ＷＬｎのメモリセルのメモリ状態を変える可能性がある。ワードラインＷＬｎ＋１のフローティングゲート上の電荷に関連付けられた電場は、ワードラインＷＬｎでのメモリセルのフローティングゲートに結合する。電場は、ＷＬｎでのメモリセルの閾値電圧の見かけのシフトを引き起こす。
【００４５】
図１０Ｂは、ＷＬｎ＋１をプログラミングした後のワードラインＷＬｎのメモリセルの見かけの閾値電圧分布を示す。各プログラム状態は、４つの異なる対応する閾値電圧分布で示されている。各物理状態に対する全体的な分布は、ワードラインＷＬｎ＋１での隣接メモリセルがプログラムされた状態に基づいて、４つの個々の分布に分類できる。状態Ａにプログラムされた（同じビットライン上の）ＷＬｎ＋１に隣接メモリセルを有するワードラインＷＬｎの各メモリセルは、その見かけの閾値電圧のシフトの第１のレベルを経験する。状態ＢのＷＬｎ＋１に隣接セルを有するＷＬｎの各セルは、見かけの閾値電圧の第２のより大きなシフトを経験する。状態ＣのＷＬｎ＋１に隣接セルを有する各セルは、第３のさらに大きなシフトを経験する。
【００４６】
状態ＡのＷＬｎのセルの場合、分布５０２は、プログラミング後の消去状態Ｅに留まっていたワードラインＷＬｎ-１上に隣接メモリセルを有するそれらのセルの閾値電圧を示す。分布５０４は、状態ＡにプログラムされたワードラインＷＬｎ＋１に隣接セルを有するセルの閾値電圧を示す。分布５０６は、状態ＢにプログラムされたワードラインＷＬｎ＋１に隣接セルを有するセルの閾値電圧を示す。分布５０８は、状態ＣにプログラムされたワードラインＷＬｎ＋１に隣接セルを有するメモリセルの閾値電圧を示す。
【００４７】
他の状態にプログラムされたＷＬｎのメモリセルは、類似した結合影響を経験する。従って、４つの個々の閾値電圧分布は、状態Ｂ及び状態Ｃについても示している。状態ＢにプログラムされたワードラインＷＬｎのメモリセルは、ワードラインＷＬｎ＋１の隣接メモリセルの後にプログラムされた状態に基づいて、４つの異なる閾値電圧分布５１２、５１４、５１６、及び５１８を有すると考えられる。状態ＣにプログラムされたＷＬｎのメモリセルは、同様に４つの異なる分布５２２、５２４、５２６及び５２８を有する。結合影響は、ＷＬｎの消去されたメモリセルによっても経験されることに注意すべきである。消去状態Ｅと状態Ａの間で本来発生するマージンは、消去セルを読み出す際にシフトがエラーを引き起こさないほど十分であるためシフトは示されていない。しかしながら、影響は存在し、開示されている技法がそれらにも対処できる。
【００４８】
メモリセルの見かけの閾値電圧の上昇が、読み出しエラーを引き起こすことがある。図１０Ｂに示されているように、最初に状態ＡにプログラムされたＷＬｎのいくつかのメモリセルは、読み出し基準電圧レベルＶｒｂを超えてその閾値電圧をシフトさせることがある。これにより、読み出し時にエラーが生じることがある。読み出し基準電圧Ｖｒｂが印加された状態において、これらのメモリセルは、それらがたとえ状態Ａにプログラムされているとしても導通しない可能性がある。状態マシン及び制御部は、（Ｖｒｂが印加された状態で導通を検出しなかった後に）メモリセルが状態Ａよりむしろ状態Ｂにあると決定するかもしれない。状態Ｂに最初にプログラムされたＷＬｎのいくつかのメモリセルは、読み出し基準電圧Ｖｒｃを超えてシフトし、同様に読み出しエラーを生じさせることもある。
【００４９】
図１１は、図１０Ｂに示されている閾値電圧の見かけのシフトのいくつかに対処するために使用できる読み出し技法を示す。図１１では、図１０Ｂで示されているＷＬｎでのセルの各状態の４つの分布が、メモリセルの集団に対する結合の累積的な影響を表す分布５３０、５４０、及び５５０に要約されている。分布５３０はＷＬｎ＋１をプログラムした後の状態ＡのＷＬｎのセルを表し、分布５４０はＷＬｎ＋１をプログラムした後の状態ＢのＷＬｎのセルを表し、分布５５０はＷＬｎ＋１をプログラムした後の状態ＣのＷＬｎのセルを表す。分布５３０は個々の分布５０２から５０８を含み、分布５０４は個々の分布５１２から５１８を含み、分布５５０は個々の分布５２２から５２８を含む。
【００５０】
ワードラインＷＬｎのデータを読み出す場合、ワードラインＷＬｎ＋１のデータも読み出すことができる。ワードラインＷＬｎ＋１のデータがＷＬｎでデータを阻害した場合、ＷＬｎのための読み出しプロセスが、その阻害を補償することができる。例えば、ワードラインＷＬｎを読み出す場合、ワードラインＷＬｎ＋１のメモリセルの状態又は電荷レベル情報は、ワードラインＷＬｎの個々のメモリセルを読み出すための適切な読み出し基準電圧を選択するために決定できる。図１１は、ワードラインＷＬｎ＋１の隣接メモリセルの状態に基づいてＷＬｎを読み出すための個々の読み出し基準電圧を示す。一般的には、公称読み出し基準電圧に対するさまざまなオフセット（例えば０Ｖ、０．１Ｖ、０．２Ｖ、０．３Ｖ）が使用され、別のオフセットで検出した結果が、隣接ワードライン上のメモリセルの状態の関数として選択される。一実施形態では、ワードラインＷＬｎのメモリセルは、異なる読み出し基準電圧のそれぞれを使用して検出される。既定されたメモリセルの場合、読み出し基準電圧の内の適切な１つでの検出の結果は、ワードラインＷＬｎ＋１の隣接メモリセルの状態に基づいて選択できる。いくつかの実施形態では、ＷＬｎ＋１のための読み出し動作は、ＷＬｎ＋１で記憶される実際のデータを決定する。一方、他の実施形態では、ＷＬｎ＋１のための読み出し動作は、これらのセルの電荷レベルしか決定せず、ＷＬｎ＋１で記憶されるデータを正確に反映する場合もあれば、しない場合もある。いくつかの実施形態では、ＷＬｎ＋１を読み出すために使用されるレベル及び／又はレベルの数は、ＷＬｎを読み出すために使用されるものとまったく同じではない可能性がある。いくつかの実装形態におけるＷＬｎ訂正目的には、フローティングゲート閾値の何らかの近似で十分な場合がある。一実施形態では、ＷＬｎ＋１を読み出した結果は、ＷＬｎを読み出すときに使用される各ビットラインのラッチ３２２に記憶できる。
【００５１】
読み出し動作は、最初に、結合影響を補償しない公称読み出し基準電圧レベルＶｒａ、Ｖｒｂ及びＶｒｃの関心のあるワードラインＷＬｎのために実行できる。公称基準レベルで読み出した結果は、ＷＬｎ＋１の近隣セルが状態Ｅにあると判断されたメモリセルでビットライン用の適切なラッチに記憶される。他のビットラインの場合、データは無視され、ＷＬｎ＋１データが維持される。次に読み出し動作が、読み出された基準電圧に対するオフセットの第１のセットを使用して、ワードラインＷＬｎに実行される。読み出しプロセスは、Ｖｒａ１（Ｖｒａ＋０．１Ｖ）、Ｖｒｂ１（Ｖｒｂ＋０．１Ｖ）、及びＶｒｃ１（Ｖｒｃ＋０．１Ｖ）を使用できる。これらの基準値を使用した結果は、状態ＡのＷＬｎ＋１に隣接メモリセルを有するメモリセルのビットラインのために記憶される。次に、読み出し動作は、読み出し基準レベルＶｒａ２（Ｖｒａ＋０．２Ｖ）、Ｖｒｂ２（Ｖｒｂ＋０．２Ｖ）及びＶｒｃ２（Ｖｒｃ＋０．２Ｖ）を使用してオフセットの第２のセットで実行される。結果は、状態ＢのＷＬｎ＋１の近傍のメモリセルでビットライン用のラッチに記憶される。読み出し動作は、基準レベルＶｒａ３（Ｖｒａ＋０．３Ｖ）、Ｖｒｂ３（Ｖｒｂ＋０．３Ｖ）、及びＶｒｃ３（Ｖｒｃ＋０．３Ｖ）を使用してオフセットの第３のセットでワードラインＷＬｎのために実行され、結果は、状態ＣのＷＬｎ＋１に隣接セルとメモリセルを有するそれらのビットラインのために記憶される。いくつかの実施形態では、状態Ｅと状態Ａの間のより大きな本来のマージンにために、Ｖｒａではオフセットは使用されない。このような実施形態は、単一の読み出し基準電圧Ｖｒａが状態Ａレベルで示されている図１１に示されている。他の実施形態はこのレベルに対してもオフセットを使用してよい。
【００５２】
公称読み出し基準電圧に対するさまざまなオフセットは、隣接ワードライン上のメモリセルの状態の関数として選択することができる。例えば、オフセット値のセットは、状態Ｅの隣接セルに対応する０Ｖオフセット、状態Ａの隣接セルに対応する０．１Ｖオフセット、状態Ｂの隣接セルに対応する０．２Ｖオフセット、及び状態Ｃの隣接セルに対応する０．３Ｖオフセットを含む。オフセット値は、実装形態に従って変化する。一実施形態では、オフセット値は、対応する状態にプログラムされている隣接セルから生じる見かけの閾値電圧のシフト量に等しい。例えば、０．３Ｖは、ＷＬｎ＋１の隣接セルがその後状態Ｃにプログラムされる場合、ＷＬｎのセルの見かけ閾値電圧のシフトを表してよい。オフセット値は、あらゆる基準電圧に対して同じである必要はない。例えば、Ｖｒｂ基準電圧のオフセット値は、０Ｖ、０．１Ｖ、０．２Ｖ及び０．３Ｖであってよい。一方、Ｖｒｃ基準電圧のオフセット値は、０Ｖ、０．１５Ｖ、０．２５Ｖ及び０．３５Ｖであってよい。さらに、オフセットの増加分は、あらゆる状態で等しくなくてもよい。例えば、一実施形態でのオフセットのセットが、それぞれ状態Ｅ、Ａ、Ｂ及びＣの隣接セルに対して、０Ｖ、０．１Ｖ、０．３Ｖ及び０．４Ｖを含むことがある。
【００５３】
一実施形態では、既定の状態の複数の個々の読み出し基準レベルで読み出し、隣接メモリセルの状態に基づいて結果を選択することによって、フローティングゲート電荷の結合の影響を、約５０パーセント削減すると期待できる。検出モジュールにより読み取られるようにメモリセルのワードラインの閾値電圧分布は、これらの技法を使用して、効率的に約５０パーセント狭くすることができる。
【００５４】
不揮発性メモリのためのプログラミングプロセスを構造化し、フローティングゲート結合から閾値電圧の見かけのシフトを削減することができる。図１２Ａから１２Ｃは、特定のメモリセルについて、前のページに隣接するメモリセルへの書き込みに続いて特定のページに関してその特定のメモリセルに書き込むことによって、フローティングゲート間結合を削減する不揮発性メモリをプログラムするプロセスを開示する。図１２Ａから１２Ｃの例では、各セルは、４個のデータ状態を使用して、メモリセルあたり２ビットのデータを記憶する。消去状態Ｅはデータ１１を記憶し、状態Ａはデータ０１を記憶し、状態Ｂはデータ１０を記憶し、状態Ｃはデータ００を記憶する。物理データ状態へのデータの他の符号化も使用できる。各メモリセルは、データの２つの論理ページの一部を記憶する。参照のために、これらのページは上側ページと下側ページと呼ばれるが、他のラベルが与えられてもよい。状態Ａは、上側ページのためにビット０を、下側ページのためにビット１を記憶するために符号化される。状態Ｂは、上側ページのためにビット１を、下側ページのためにビット０を記憶するために符号化される。状態Ｃは、両方のページのためにビット０を記憶するために符号化される。ワードラインＷＬｎのメモリセルのための下側ページデータは図１２Ａに示される第１のステップでプログラムされ、セルの上側ページデータは図１２Ｃに示される第２のステップでプログラムされる。下側ページデータが特定のセルのためにデータ１に留まらなければならない場合、セルの閾値電圧は、第１のステップの間状態Ｅに留まる。データが０にプログラムされなければならない場合、メモリセルの閾値電圧は、状態Ｂ’に上がる。状態Ｂ’は、Ｖｖｂより低い検証レベルＶｖｂ’を有する暫定的な状態Ｂである。
【００５５】
一実施形態では、メモリセルの下側ページデータがプログラムされた後、隣接ワードラインＷＬｎ＋１の隣接メモリセルが、その下側ページに対してプログラムされる。例えば、図３のＷＬ２のメモリセルの下側ページは、ＷＬ１でのメモリセルのための下側ページの後にプログラムされてよい。メモリセル２２４の閾値電圧がメモリセル２２６をプログラムした後に状態Ｅから状態Ｂ’に上昇する場合、フローティングゲート結合は、メモリセル２２６の見かけの閾値電圧を上昇させてよい。ＷＬｎのメモリセルに対する累積的な結合影響は、図１２Ｂに示されるように、セルの閾値電圧の見かけの閾値電圧分布を広げる。閾値電圧分布の見かけの拡大は、関心のあるワードラインの上側ページをプログラムするときに矯正できる。
【００５６】
図１２Ｃは、ＷＬｎのセルの上側ページをプログラムするプロセスを示す。メモリセルが消去状態Ｅにあり、その上側ページビットが１に留まらなければならない場合、メモリセルは状態Ｅに留まる。メモリセルが状態Ｅにあり、その上側ページデータビットが０にプログラムされなければならない場合、メモリセルの閾値電圧は状態Ａの範囲内になるまで上げられる。メモリセルが中間閾値電圧分布Ｂ’にあり、その上側ページデータが１に留まらなければならない場合、メモリセルは最終状態Ｂにプログラムされる。メモリセルが中間閾値電圧分布Ｂ’にあり、その上側ページデータがデータ０にならなければならない場合、メモリセルの閾値電圧は状態Ｃの範囲内に入るように上げられる。図１２Ａから１２Ｃによって示されるプロセスは、近傍メモリセルの上側ページプログラミングだけが既定のメモリセルの見かけの閾値電圧を達成するので、フローティングゲート結合の影響を削減する。この技法の交互状態のコーディングの例は、上側ページデータが１であるときに中間状態Ｂ’から状態Ｃに移動し、上側ページデータが「０」であるときに状態Ｂに移動することである。図１２Ａから１２Ｃは４つのデータ状態及び２ページのデータに関する例を示すが、図１２Ａから１２Ｃによって教示される概念は、４つより多いまたは少ない状態及び異なるページ数の他の実装形態に応用できる。
【００５７】
図１３Ａは、図１２Ａから１２Ｃのプログラミング技法のフローティングゲート結合の影響を示す。図１３Ｂは、これらの影響のいくつかを克服するために、補償オフセットを使用する読み出し方法を示す。ワードラインＷＬｎに隣接するワードラインＷＬｎ＋１のメモリセルは、図１２Ｃに示されるようにその上側ページデータをプログラムするために第２のパスの間にプログラムされる。この第２のパスの間、メモリセルは、状態Ｅから状態Ａに、または中間状態Ｂ’から状態Ｂまたは状態Ｃのどちらかでプログラムされる。関心のあるＷＬｎのワードラインのメモリセルは図１３Ａに示されており、ワードラインＷＬｎ＋１のメモリセルの下側ページがプログラムされた後、その上側ページに対してプログラムされる。従って、図１２Ｃに描かれている上側ページプログラミングは、ワードラインＷＬｎのメモリセルの見かけの閾値電圧に影響を及ぼすための唯一のプログラミングである。
【００５８】
状態Ｅから状態ＡにプログラムされるワードラインＷＬｎ＋１のメモリセルは、中間状態Ｂ’から状態Ｃにプログラムされたセルとして閾値電圧の類似した変化を経験する。中間状態Ｂ’から状態Ｂにプログラムされる隣接ワードラインＷＬｎ＋１のメモリセルは、閾値電圧の著しい増加を経験せず、ＷＬｎのセルの見かけの閾値電圧に対する影響をほとんど生じさせない。状態ＡにプログラムされるＷＬｎのメモリセルは、それぞれ状態Ｅ、状態Ｂ、状態Ａ及び状態ＣのＷＬｎ＋１に隣接セルを有するセルに対応する個々の分布６５２、６５４、６５６、６５８によって表される。状態ＢにプログラムされるＷＬｎのメモリセルは、それぞれ状態Ｅ、状態Ｂ、状態Ａ、及び状態ＣのＷＬｎ＋１に隣接セルを有する状態Ｂのセルに対応する個々の分布６６２、６６４、６６６及び６６８によって表される。状態ＣにプログラムされるＷＬｎのメモリセルは、それぞれ状態Ｅ、状態Ｂ、状態Ａ、及び状態ＣのＷＬｎ＋１に隣接セルを有する状態Ｃのセルに対応する個々の分布６７２、６７４、６７６及び６７８によって表される。
【００５９】
図１３Ａに示されるように、ＷＬｎのいくつかのメモリセルは、それらの見かけの閾値電圧を、読み出し基準電圧ＶｒｂまたはＶｒｃの近くにまたは読み出し基準電圧ＶｒｂまたはＶｒｃを超えてシフトさせる可能性がある。これが読み出しエラーを引き起こすことがある。前述したように、説明した結合影響はＷＬｎの消去分布に適用可能であり、開示された技術は等しくそれに適用可能である。消去セルに対する影響は、状態Ｅと状態Ｃの間の本来のマージンなので主として説明しない。
【００６０】
図１３Ｂは、図１２Ａから１２Ｃのプログラミング技法とともに使用することができる読み出し基準レベルのオフセットを示す。明確にするために、分布６５２、６５４、６５６及び６５８は単一に結合された分布６５１に示され、分布６６２、６６４、６６６及び６６８は結合された分布６６１に示され、分布６７２、６７４、６７６及び６７８は結合された分布６７１に示される。分布６５０、６６０、及び６７０は、ＷＬｎ＋１で上側ページデータをプログラムする前のＷＬｎのセルを表す。図１３Ｂの実施形態では、状態Ａ又は状態Ｃにプログラムされた隣接ワードライン上のセルからの結合の類似する影響がともに一団にされ、これらの状態レベルのそれぞれに単一のオフセットを形成する。オフセット基準電圧Ｖｒｂ１及びＶｒｃ１での検出の結果は、状態Ａ又は状態ＣのワードラインＷＬｎ＋１に隣接セルを有するメモリセルに使用される。中間状態Ｂ’から状態Ｂへのプログラミングから生じるマイナーな結合影響は無視される。公称基準電圧ＶｒｂとＶｒｃを使用するときの検出の結果は、状態Ｅまたは状態ＢのワードラインＷＬｎ＋１に隣接セルを有するメモリセルに使用される。ＷＬｎ＋１の特定の状態ごとの追加のオフセットが一実施形態で使用できる。図１３Ｂに示す技法は、フローティングゲート結合の影響に追加の削減を提供するが、エラーは依然として存在するかもしれない。
【００６１】
関心のあるセルを読み出すための適切なオフセットを決定しようとするときの隣接ワードラインの読み違いは、実際には、図１２Ａから１２Ｃの技法でプログラムされたセルにとってはさらに問題があることが判明する場合がある。状態Ｂ読み出し基準電圧ｖｒｂを印加するときのワードラインＷＬｎ＋１のメモリセルの読み違いを検討する。ＷＬｎ＋１のメモリセルが状態Ａにプログラムされ、状態Ｂにあるとして読み違えられると、公称読み出し基準電圧を使用するワードラインＷＬｎの対応するメモリセルの読み出し動作の結果が選択され、報告される。ＷＬｎ＋１のセルは状態Ｂにあり、従ってＷＬｎをプログラムした後に閾値電圧のマイナーな変化を経験したに過ぎないと判断されるのでフローティングゲート結合の補償は使用されない。しかしながら、実際には、ＷＬｎ＋１でのメモリセルはＷＬｎのセルの見かけの閾値電圧に対する強力な影響を示す可能性がある。ＷＬｎ＋１のセルが状態Ａ分布の上端にあり、それが読み違えられた理由である可能性が高い。従って、ＷＬｎ＋１のメモリセルは、状態Ｅから状態Ａの上端にプログラムされるときにそのフローティングゲートでの電荷の大きな変化を経験する。ＷＬｎ＋１のセルにより蓄えられる電荷の大きな変化は、ＷＬｎのセルの見かけの閾値電圧のかなりのシフトを生じさせる。しかしながら、ＷＬｎ＋１での読み違いのためにこのシフトの補償は使用されない。従って、ＷＬｎのメモリセルがＷＬｎ＋１読み違いの結果として読み違えられることが考えられる、あるいはその可能性が高い。
【００６２】
状態ＢにプログラムされたワードラインＷＬｎ＋１の隣接メモリセルが状態Ａにあるとして読み違えられる場合、類似した問題が発生する場合がある。実際にはそれが状態Ｂにあるときに状態Ａにあるとして読み出されるワードラインＷＬｎ＋１のメモリセルは、状態Ｂ分布の下端での閾値電圧を有する可能性がある。メモリセルは、ＷＬｎ＋１のメモリセルをプログラムした後、閾値電圧の変化をほとんど経験しないであろう。その結果、ＷＬｎの対応するセルの見かけの閾値電圧のシフトは、ほとんど又はまったく発生しない。しかしながら、対応するメモリセルのＷＬｎでの読み出し動作の結果は、補償基準レベルでの読み出しの結果を選択する。関心のあるメモリセルは、見かけの閾値電圧の著しいシフトを経験していないので、補償基準レベルが使用されるときに結果を選択すると、ＷＬｎで読み違い又はエラーを生じることがある。
【００６３】
従来の技術で、多様なプログラム状態にメモリセルをプログラムすることは、図１３Ａから図１３Ｂに示されるような、等しく離間した検証レベルで行われていた。すなわち、状態Ａ、状態Ｂ及び状態Ｃにとっての検証レベルは互いからそれぞれ等しく離間しているので、検証レベルＶｖｂとＶｖａの間の電圧差は検証レベルＶｖｃとＶｖｂの間の電圧差に等しい。プログラミング検証レベルの均等な間隔により、同じであるか又は実質的に等しい多様なプログラム状態間のマージンが生じる。マージンは、物理状態間の禁止電圧範囲に相当する。状態Ａと状態Ｂ間のマージンは、状態Ａのメモリセルの最大閾値電圧及び状態Ｂのメモリセルの最小閾値電圧により定められる。正確な読み出しが実行できるように、プログラム状態間には十分なマージンが提供される。フローティングゲート結合のため、物理状態間のマージンが減少し、読み出しエラーを生じさせる場合がある。
【００６４】
本開示の一実施形態に従って、検知精度の改善のために特定の状態間でさらに大きなマージンを作り出すために、状態Ｂ等の１つまたは複数の選択された状態をプログラムするときにシフトされた検証レベルが使用される。一実施形態では、オフセット補償された読み出し基準レベルは、より幅広いマージンに対応するレベルで使用されないが、より高い性能のためにさらに効率的な読み出しを提供するために他のレベルで使用される。選択物理状態間のより幅広いマージンと、オフセット基準レベルの選択的な適用を組み合わせることにより、所望されるレベルの性能を維持しつつ、正確な検知技法が提供される。図１４は、本開示の一実施形態に従ってプログラムされたメモリセルのセットの閾値電圧分布を示す。分布６７８、６８０、６８４及び６８８は、プログラムされた後であるが隣接ワードラインＷＬｎ＋１のセルをプログラムする前のメモリセルのセットを示す。
【００６５】
シフトされたプログラム検証レベルＶｖｂ１が、メモリセルを状態Ｂにプログラムするときに図１４で使用される。図１４の実施形態は、図１２Ａから１２Ｃに示される技法に従ってプログラムするときに使用されてよい。状態Ａと状態Ｂの間にさらに大きなマージンが作り出されるように、検証レベルＶｖｂ１は図１２Ｃに示される従来の動作のＶｖｂの検証レベルより高い。状態Ａの任意のメモリセルの最高の閾値電圧は、従来の技法と同じに留まる。しかしながら、状態Ｂの任意のセルの最低の閾値電圧は、正の方向でシフトされる。メモリセルを状態Ｂにプログラムするときの検証レベルの上昇が、状態Ａと状態Ｂ間のマージンを拡大する。図１４に示されるように、状態ＡとＢの間のマージン６８３は、状態ＢとＣの間のマージン６８５よりも大きい。その結果、状態Ｂ基準電圧レベルＶｒｂでの検知時に読み違いが起きる可能性はより低い。
【００６６】
分布６８２、６８６、及び６９０は、（例えば、図１２Ｃに示されるように）隣接するワードラインＷＬｎ＋１がプログラムされた後のフローティングゲート結合の影響を示す。図１４では、Ｖｒｂ読み出しレベルは、見かけのＡ状態分布６８２と見かけのＢ状態分布６８６の間で十分に離間している。その結果、隣接ワードラインからの結合の影響を考慮した後も、Ｖｒｂ読み出しレベルは状態Ａにあることが意図される任意のセルの閾値電圧と重複しないので、読み違いが起こる可能性は低い。一実施形態では、基準レベルＶｒｂは、図１２Ｃに示されるその公称値Ｖｖｂからのプログラム検証レベルＶｖｂ１のシフトに相当する量で、従来の使用レベル（図１２のＶｒｂ）からシフトされる。Ｖｒｂは状態Ａの任意のメモリセルの最高の閾値電圧を十分に超えてシフトされるので、単一の基準値Ｖｒｂを読み出し中に使用することが可能であり、補償を適用しないことができる。
【００６７】
従って、一実施形態では、読み出し基準電圧のオフセットは、状態Ｂレベルで読み出すときに使用されない。図１４の実施形態では、読み出し基準電圧に対するオフセットは、最高の状態、つまり状態Ｃのためだけに使用される。より高い検証レベルの効果によって状態Ａと状態Ｂの間に存在するより大きなマージンは、フローティングゲート結合を直接的に補償することなく、状態Ｂレベルでの正確な読み出しを可能にする。オフセットレベルでの追加の読み出しが選択状態だけで使用されるので、この技法は、読み違いを削減するだけでなく、読み出し時間も改善する。図１４では、ただ１つの追加検知動作だけが実行される。性能及び読み出し時間を改善することに加え、削減された数の検知動作が、選択されたメモリセルを検知するときに、隣接メモリセルに関してデータを維持するために必要とされるキャッシュ回路網の複雑度及びサイズを減少させる。
【００６８】
限定されない例として、図１４の技法を実現するときに、一実施形態として、以下の読み出し基準レベルとプログラム検証レベルを使用できる。図１２Ａから１２Ｃに説明されるような従来の技術の技法では、１つの例示的なシステムにおける状態Ａと状態Ｂの間のマージンは、約０．７Ｖであり、状態Ｂと状態Ｃ間のマージンとほぼ同じであると予想される。このような従来の技術のシステムは、セルにデータをプログラムするとき、あるいは、セルからデータを読み出すときに、Ｖｖａ＝０．５Ｖ、Ｖｖｂ＝２．０Ｖ、Ｖｖｃ＝３．５Ｖ、Ｖｒａ＝０．０Ｖ、Ｖｒｂ＝１．５Ｖ及びＶｒｃ＝３．０Ｖという検証レベル及び読み出しレベルが利用される。しかしながら、図１４のこのようなシステムは、状態Ｂに対してシフトされた検証レベルによって、状態Ａと状態Ｂの間の約０．７Ｖのマージンと、状態Ｂと状態Ｃの間の約０．１Ｖのマージンを有することになる。これらのマージンを達成するために、図１４で使用できる典型的な読み出し基準レベル及びプログラム検証レベルは、Ｖｖａ＝０．５Ｖ、Ｖｖｂ＝２．３Ｖ、Ｖｖｃ＝３．５Ｖ、Ｖｒａ＝０．０Ｖ、Ｖｒｂ＝１．８Ｖ、Ｖｒｃ＝３．０Ｖ及びＶｒｃ１＝３．６Ｖを含むことがある。示されているような一実施形態では、それぞれの状態での読み出し基準レベルとプログラム検証レベルの差異は、Ｖｒｂが同じ量シフトされるので、Ｖｖｂがシフトされるときと同じままである。従って、Ｖｖａ−Ｖｒａ＝Ｖｖｂ−Ｖｒｂ＝Ｖｖｃ−Ｖｒｃである。
【００６９】
図１５は、図１４に示されるような不均等な大きさのマージンを達成するために不揮発性メモリをプログラムする方法の一実施形態を説明するフローチャートである。図１５に示されているプログラミング方法は、単一のワードラインに接続されているメモリセル等のメモリセルのグループを同時にプログラムするために使用できる。また、図１５は、奇数／偶数ビットラインアーキテクチャにおいて等、ワードラインの選択メモリセルをプログラムするために使用することもできる。一実施形態では、ステップ８６０からステップ８８２の反復の第１のセットが、メモリセルのグループの第１の論理ページをプログラムするために使用される。ステップ８６０から８８２の第２の反復は、メモリセルのグループの第２の論理ページをプログラムするために使用できる。
【００７０】
プログラムされるメモリセルは、ステップ８５０で消去される。ステップ８５０は、（例えば、ブロックまたは他の単位の）プログラムされるメモリセルよりも多くのメモリセルを消去することを含む場合がある。ステップ８５２では、ソフトプログラミングは、消去メモリセルに対して消去された閾値電圧の分布を狭めるために実行される。いくつかのメモリセルは、消去プロセスの結果として、必要以上に深い消去状態にある場合がある。ソフトプログラミングは、消去されたメモリセルの閾値電圧を消去検証レベルに近づけるために、小さなプログラミングパルスを印加することができる。これは消去メモリセルに対してより狭い分布を与える。ステップ８５４では、データロードコマンドが、制御部３１８によって発行されて命令回路３１４に入力され、データをデータ入力／出力バッファ３１２に入力できるようにする。入力データはコマンドとして認識され、命令回路３１４に入力されるコマンドラッチ信号（不図示）を介して状態マシン３１６によってラッチされる。ステップ８５６では、ページアドレスを指定するアドレスデータが、ホストから行制御部３０６に入力される。入力データはページアドレスとして認識されて、命令回路３１４に入力されるアドレスラッチ信号によって達成される状態マシン３１６を介してラッチされる。ステップ８５８では、アドレス指定されたページのプログラムデータのページが、プログラミングのためにデータ入力／出力バッファ３１２に入力される。例えば、５３２バイトのデータが、１つの例示的な実施形態として入力できる。入力されたデータは、選択されたビットラインのための適切なレジスタでラッチされる。いくつかの実施形態では、データは、検証動作のために使用される選択されたビットラインのための第２のレジスタでもラッチされる。ステップ８６０では、プログラムコマンドが制御部によって発行され、データ入力／出力バッファ３１２に入力される。コマンドは、命令回路３１４に入力されるコマンドラッチ信号を介して状態マシン３１６によってラッチされる。
【００７１】
プログラムコマンドによってトリガされ、ステップ８５８でラッチされるデータは、状態マシン３１６によって制御される選択されたメモリセルの中にプログラムされる。図６のプログラム電圧信号に示されているもののようなステッププログラム電圧パルスを使用して、プログラム電圧信号が、ページまたはプログラムされているセルの他の単位に対応する適切なワードラインに印加される。ステップ８６２では、Ｖｐｇｍ、つまりプログラミングパルス電圧レベルが開始パルス（例えば１２Ｖ）に初期化され、状態マシン３１６によって維持されるプログラムカウンタＰＣがゼロに初期化される。ステップ８６４では、第１のＶｐｇｍパルスが、選択されたワードラインに印加される。論理ゼロが特定のデータラッチに記憶され、対応するメモリセルがプログラムされる必要があることを示す場合には、対応するビットラインは接地される。他方、論理１が特定のラッチに記憶され、対応するメモリセルがその現在のデータ状態に維持される必要があることを示す場合には、対応するビットラインがプログラミングを禁止するためにＶＤＤに接続される。
【００７２】
ステップ８６６では、選択されたメモリセルの状態が検証される。図１５に示されるプロセスはこれまで、周知の技法に従って進行してきた。しかしながら、ステップ８６６では、プロセスは、選択レベルをより正確に読み出すことを容易にする不均等に離間されたマージンを作り出す新規の技法を含む。２つのプログラムされた状態の間に、より大きなマージンが作り出される。一実施形態では、最高の状態がその公称位置に留まる一方で、より大きなマージンが、より低いレベルの状態の間に作り出される。一実施形態では、より大きなマージンが状態Ｂと状態Ａの間に存在するように、検証が実行される。また、他の実施形態では、最高レベルの状態又はより高いレベルの状態が、それらのレベルにおいてより大きな検証電圧を使用することによって、正方向にシフトされてもよい。しかしながら、分布を全体的により高い正の電圧にシフトすることは、プログラム外乱等を最小限に抑える等の理由から電圧レベル（例えばＶｐｇｍ）が特定の最大レベルに保たれるべきいくつかの実装形態では受け入れがたい。
【００７３】
一実施形態では、不均等に離間された検証レベルは、不均等なマージンを作り出すためにステップ８６６で使用される。図１４に示されるように、第２のプログラム状態Ｂのための検証レベルＶｖｂ１は、第３のプログラム状態（状態Ｃ）の検証レベルが第２のプログラム状態（状態Ｂ）の検証レベルから分離される量とは異なる量で、第１のプログラム状態（状態Ａ）から離間される。検証レベルＶｖａ、Ｖｖｂ、及びＶｖｃは、それらの特定の状態のために最も低い最小閾値電圧を定める。不均等に離間された検証レベルを使用することによって、状態Ａと状態Ｂの間に作り出されるマージンは、状態Ｂと状態Ｃの間に作り出されるマージンよりも大きくなる。
【００７４】
印加された基準電圧で検知した後、ステップ８６８において、データラッチの全ては、論理１を記憶しているか否かについてチェックされる。論理１を記憶している場合には、全ての選択されたメモリセルが、プログラムされているとともにそのターゲット状態に対して検証されているので、プログラムプロセスは、完了するとともに成功である。合格のステータスは、ステップ８７６で報告される。ステップ８６８において、データラッチの全てが論理１を記憶しているわけではないと判断されると、プロセスは、プログラムカウンタＰＣがプログラム制限値と照合されるステップ８７２において続行する。多様な実施形態では他の値を使用できるが、プログラム制限値の一例は２０である。プログラムカウンタＰＣが２０以上である場合には、ステップ８７４において、うまくプログラムされなかったメモリセル数が所定数以下であるか否かが判断される。うまくプログラムされなかったセルの数が所定数以下の場合には、プロセスは合格であるとフラグを立てられ、合格のステータスがステップ８７６で報告される。無事にプログラムされなかったビットは、読み出しプロセス中にエラー補正を使用して補正できる。無事にプログラムされなかったメモリセルの数が所定数よりも大きい場合、プログラムプロセスは不合格であるフラグを立てられ、不合格のステータスがステップ８７８で報告される。プログラムカウンタＰＣが２０未満の場合には、Ｖｐｇｍレベルはステップサイズ分だけ増加し、プログラムカウンタＰＣがステップ８８０で増加される。ステップ８８０後に、プロセスは、ステップ８６４にループバックして次のＶｐｇｍパルスを印加する。
【００７５】
説明したように、ステップ８６６は、プログラムされたメモリセル対して不均等に離間されたマージンが存在するように、不均等に離間された検証レベルを使用することを含む。図１６は、図１５のステップ８６６の一実施形態を示す。ステップ８８２では、第１のプログラム状態の検証レベルＶｖａが印加される。ステップ８８４では、ビットラインが、Ｖｖａが各ビットラインのメモリセルに印加された状態で検知される。ステップ８８６では、状態Ａにプログラムされるべきセルの結果が記憶される。ステップ８８６では、プログラミングがそのメモリセルのために継続しなければならないことを示すために、ビットラインに対するデータラッチを論理１に設定することができる。あるいは、ステップ８８６では、そのメモリセルがそのターゲットレベルにあるか又は超えており、そのメモリセルのプログラミングを停止する必要があることを示すために、ビットラインに対するデータラッチを論理０に設定することができる。ステップ８８８では、第２のプログラム状態の検証レベルＶｖｂ１が、検証されている各メモリセルに印加される。検証レベルＶｖｂ１は、第１の量だけ検証レベルＶｖａから離間されている。例えば、ＶｖａとＶｖｂ１は、約０．８Ｖに等しい量だけ互いに離間することができる。ステップ８９０では、ビットラインが、Ｖｖｂ１が各メモリセルに印加された状態で検知される。その結果は、ビットラインごとのデータラッチに対応するメモリセルがそのターゲットレベルに達したか否かを示すことによって８９２に記憶される。ステップ８９４では、第３の検証レベルＶｖｃが第３のプログラム状態のために印加される。検証レベルＶｖｃは、ＶｖａとＶｖｂ１を分離する第１の量と異なる第２の量だけ検証レベルＶｖｂ１から離間される。図１４に示されるように、検証レベルＶｖｂ１とＶｖｃの間の間隔は、検証レベルＶｖａとＶｖｂ１の間の間隔よりも小さい。ステップ８９６では、ビットラインが、Ｖｖｃが各メモリセルに印加された状態で検知される。ステップ８９８では、その結果が、セルが追加のプログラミングを受ける必要があるか否かを例えばデータラッチの中に示すことによって、セルが状態Ｃにプログラムされるために記憶される。
【００７６】
ボックス８９１及び８９９に示すように、不均等に離間された検証レベルは、状態Ａと状態Ｂの間の第１のサイズのマージンと、状態ＢとＣの間の第２のサイズのマージンを生じさせる。状態ＡとＢの間のマージンは、シフトされたＶｖｂ検証レベルなので、状態ＢとＣの間のマージンよりも大きい。
【００７７】
図１７は、特定の１ページ又は複数のページ、あるいは、他のグループのデータを読み出す要求に応えて実行されるデータを読み出す全体的なプロセスを示すフローチャートである。他の実施形態では、図１７のプロセスは、従来の読み出しプロセスに応えてエラーを検出した後に、データ回復動作の一部としてプログラムできる。図１２Ａから図１２Ｃに従ってプログラムされたデータを読み出す場合、隣接セルの下側ページのプログラミングに起因するフローティングゲート結合からの摂動が、関心のあるセルの上側ページをプログラムするときに補正される。従って、隣接セルからのフローティングゲート結合の影響を補償しようと試みる場合、プロセスは、隣接セルの上側ページのプログラミングに起因する結合効果を考慮しさえすればよい。
【００７８】
図１７のステップ９０２では、関心のあるワードラインに隣接しており、後にプログラムされるワードラインの上側ページデータが読み出される。ステップ９０４において、隣接ワードラインの上側ページが決定されたようにプログラムされていない場合、ワードライン又は関心のあるページは、ステップ９０８でフローティングゲート結合の影響を補償せずに読み出される。隣接ワードラインの上側ページがプログラムされている場合、関心のあるページは、ステップ９０６でフローティングゲート結合の影響の補償を使用して読み出される。いくつかの実施形態では、隣接ワードラインのセルを読み出すことによって、隣接ワードライン上の電荷レベルが決定される。その電荷レベルは、隣接ワードライン上に記憶されるデータを正確に反映する場合もあるし、正確に反映しない場合もある。
【００７９】
一実施形態では、メモリアレイが１つ又は複数のフラグを記憶するために、メモリセルのセットを確保する。例えば、メモリセルのある列は、メモリセルのそれぞれの行の下側ページがプログラムされているか否かを示すフラグを記憶するために使用することができる。別の列は、メモリセルのそれぞれの行の上側ページがプログラムされているか否かを示すフラグを記憶するために使用できる。適切なフラグをチェックすることによって、近接ワードラインの上側ページがプログラムされたか否かを判断することができる。このようなフラグ及びプログラミングのためのプロセスについての詳細は、米国特許第６，６５７，８９１号、Ｓｈｉｂａｔａら、「Semiconductor Memory Device For Storing Multi-Valued Data」に記載されており、その全体は参照することにより本明細書に組み込まれる。
【００８０】
図１８は、図１７のステップ９０２で使用できる隣接ワードラインの上側ページデータを読み出すプロセスの一実施形態を説明する。ステップ９１０で読み出し参照電圧Ｖｒｃがワードラインに印加され、ステップ９１２でビットラインが前述したように検知される。検知の結果は、ステップ９１４で適切なラッチに記憶される。Ｖｒｃで最初に読み出すことは、下側ページデータは通常すでにＷＬｎ＋１に書き込まれているので、上側ページデータを一意に決定するために選ばれる。中間分布Ｂ’（図１２Ｂ）はこれらの値に重複する可能性があるので、Ｖｒａ又はＶｒｂで読み出すことは、一意の結果を保証しない。
【００８１】
ステップ９１６では、読み出されるページに関連した上側ページプログラミングを示すフラグがチェックされる。ステップ９１８においてフラグが決定された通りにセットされていない場合、ステップ９２０においてプロセスは、上側ページがプログラムされていないという結論で終了する。フラグがセットされている場合には、上側ページはプログラムされていると仮定される。ステップ９２２において、読み出し基準電圧Ｖｒｂが、読み出されているページと関連するワードラインに印加される。ステップ９２４ではビットラインが検知され、ステップ９２６ではその結果が適切なラッチに記憶される。ステップ９２８では、読み出し基準電圧Ｖｒａが印加される。ステップ９３０ではビットラインが検知され、ステップ９３２ではその結果が適切なラッチに記憶される。ステップ９３４では、読み出されるメモリセルのそれぞれに記憶されるデータ値が、検知ステップ９１２、９２４及び９３０の結果に基づいて決定される。ステップ９３６において、データ値は、ユーザへの最終的な通信のために適切なデータラッチに記憶できる。上側ページデータと下側ページデータは、選択された特殊な状態コーディングに依存する周知の論理技法を使用して決定される。図１２Ａから図１２Ｃに説明される例示的なコーディングの場合、下側ページデータはＶｒｂ＊（Ｖｒｂで読み出すときに記憶される値の補数）であり、上側ページデータはＶｒａ＊ＯＲ（Ｖｒｂ及びＶｒｃ＊）である。図１８のプロセスは、ここではＷＬｎ＋１を読み出すために使用されていると説明しているが、後述するようにＷＬｎを読み出すために使用することもできる。
【００８２】
図１９は、隣接ワードラインからのフローティングゲート結合の補償が必要とされない場合に（図１７のステップ９０８）、関心のあるワードラインのデータを読み出す実施形態を説明するフローチャートである。ステップ９５０では、関心のあるワードラインに関連する上側ページが読み出されているのか、あるいは、下側ページが読み出されているのかが判断される。下側ページが読み出されている場合は、ステップ９５２において、読み出し基準電圧Ｖｒｂが適切なワードラインに印加される。ステップ９５４ではビットラインが検知され、ステップ９５６ではその結果が適切なラッチに記憶される。ステップ９５８では、関心のあるページが上側ページデータを含むか否かを判断するために、フラグがチェックされる。セットされているフラグがない場合には、プログラムされたデータは、中間状態Ｂ’になる。従って、Ｖｒｂは正確な検知結果を生じさせないので、プロセスは、Ｖｒａがワードラインに印加されるステップ９６０に継続する。ステップ９６２でビットラインが再検知され、ステップ９６４でその結果が記憶される。ステップ９６６では、記憶されるデータ値が決定される。１つの実施形態では、Ｖｒｂ（またはＶｒａ）がワードラインに印加された状態でメモリセルがオンする場合、下側ページデータは「１」となる。それ以外の場合、下側ページデータは「０」である。
【００８３】
ステップ９５０においてページアドレスが上側ページに一致すると判断されると、ステップ９７０において上側ページ読み出しプロセスが実行される。一実施形態では、ステップ９７０での上側ページ読み出しは、書き込まれていない上側ページが読み出しのためにアドレス指定される可能性があるので、あるいは別の理由から、フラグ及び３つすべての状態を読み出すことを有する図１８で説明した同じ方法を含む。
【００８４】
図２０は、図１７のステップ９０６を実行できるように、フローティングゲート結合を補償している間にデータを読み出すプロセスの一実施形態を説明するフローチャートである。フローティングゲート結合を補償するためにオフセットを使用するか否かは、ステップ９６６で決定される。ステップ９６６は、ビットラインごとに別々に実行される。隣接ワードラインからのデータは、どのビットラインがオフセットを使用する必要があるのかを決定するために使用される。隣接セルが状態Ｅ又はＢにある場合、読み出されているワードラインのメモリセルは、検知の間に適用される補償を必要としない。ＷＬｎ＋１のセルが状態Ｅにある場合、その閾値電圧は関心のあるワードラインが書き込まれる以前と同じなので、結合を助長していなかった。ＷＬｎ＋１のセルが状態Ｂにある場合、それらは、小さな電荷の変化であり大部分の状況では無視することができる中間状態Ｂ’からプログラムされる。読み出しオフセットは、状態Ａ又は状態ＣのＷＬｎ＋１の隣接メモリセルを有するＷＬｎのセルのために使用される。
【００８５】
ステップ９６７において読み出されるページが下側ページであると判断されると、ステップ９６８において読み出されるページと関連するワードラインにＶｒｂが印加される。Ｖｒｂで読み出すことは、図１２Ａから図１２Ｃに示される符号化のために下側ページデータを決定するのに十分である。ステップ９６９ではビットラインが検知され、ステップ９７０ではその結果がビットラインのための適切なラッチに記憶される。図１４に示されるように、補償オフセットはＶｒｂレベルで印加されないため、ステップ９６９は実行される唯一の下側ページ検知である。セルが状態Ａと状態Ｂの間にさらに大きなマージンを作り出すようにプログラムされるので、結合を補償しなくても正確な読み出しを達成できる。下側ページデータはステップ９７１で決定される。Ｖｒｂに応じてセルがオンすると、その下側ページデータは１である。それ以外の場合、その下側ページデータは０である。ステップ９７２では、下側ページデータが、ユーザへの通信のために適切なラッチに記憶される。
【００８６】
ステップ９６７において読み出されるページが上側ページであると判断されると、ステップ９７６において上側ページは補償を使用して読み出される。図２１は、オフセット読み出し基準レベルを使用して読み出される上側ページを説明するフローチャートである。図２１のステップ９７４では、読み出し基準電圧Ｖｒｃが、読み出されるページに関連するワードラインに印加される。ステップ９７５ではビットラインが検知され、ステップ９７６ではその結果が適切なラッチに記憶される。ステップ９７７では、Ｖｒｃとオフセット（例えば０．１Ｖ）の合計が、読み出されるページに関連するワードラインに印加される。ステップ９７８では、ビットラインが検知される。ステップ９７９では、ステップ９７８での検知の結果が、オフセットが必要である任意のビットラインに対して、ステップ９７６に記憶される結果を上書きするために使用される。ステップ９８０ではＶｒｂがワードラインに印加され、ステップ９８１ではビットラインが検知される。ステップ９８１で検知した結果は、ステップ９８２で記憶される。ステップ９８３では、Ｖｒａが、読み出されるページに関連するワードラインに印加される。ステップ９８４ではビットラインが検知され、ステップ９８５ではその結果が適切なラッチに記憶される。図２０では、状態Ｅと状態Ａの間で本来発生するマージンが、Ｖｒａに関連するオフセットが必要ない程度に十分であると仮定される。他の実施形態では、Ｖｒａレベルのオフセットを使用できる。ステップ９８６ではデータ値が求められ、ステップ９８７ではデータ値がユーザへの通信のために適切なデータラッチに記憶される。他の実施形態では、読み出し順序（Ｖｒｃ、Ｖｒｂ、Ｖｒａ）を変更してよい。
【００８７】
本発明の前記の詳細な説明は、図解及び説明の目的で提示されてきた。網羅的になること、又は開示されている正確な形式に本発明を制限することが目的ではない。前記教示を鑑みて多くの変更及び変形が可能である。説明した実施形態は、本発明の原理及びその実際的な応用例を最もよく説明し、それにより当業者が、意図された特定の使用に適するように、多様な実施形態において、及び多様な変更とともに本発明を最大に活用できるようにするために選ばれた。本発明の範囲は、本明細書に添付される請求項により明示されることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成21年2月12日(2009.2.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶を読み出す方法であって、
第１の不揮発性記憶要素を読み出す要求を受け取る工程と、
前記第１の不揮発性記憶要素に隣接しており、少なくとも４つの物理的な状態でデータを記憶することができる第２の不揮発性記憶要素を、前記要求に応えて読み出す工程と、
第１のプログラム状態と第２のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第１の基準を適用する工程と、
前記第２のプログラム状態と前記第３のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第２の基準を適用する工程と、
前記第２の不揮発性記憶要素が前記物理状態の第１のサブセット内である場合に、第１のレベルで前記第１の基準を適用した結果と、第２のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定する工程と、
前記第２の不揮発性記憶要素が前記物理状態の第２のサブセット内である場合に、前記第１のレベルで前記第１の基準を適用した結果と、第３のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定する工程と、
を含む不揮発性記憶要素の読み出し方法。
【請求項２】
前記第１のレベルで前記第１の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第２のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第３のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償する請求項１に記載の方法。
【請求項３】
前記第２の不揮発性記憶要素が前記物理状態の前記第２のサブセット内である場合に、前記第１の不揮発性記憶要素のデータを決定する工程が、
前記第１の不揮発性記憶要素の制御ゲートに前記第１のレベルでの前記第１の基準に対応する第１の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知する工程と、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第２のレベルでの前記第２の基準に対応する第２の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知する工程と、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第３のレベルでの前記第２の基準に対応するとともに前記第２の電圧にオフセットを加えた電圧に等しい第３の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知する工程と、
前記第１の電圧を印加した前記結果を選択し、前記第３の電圧を印加した前記結果を選択し、前記第２の電圧を印加した前記結果を無視することによって、前記第１の不揮発性記憶要素の前記データを決定する工程と、
を含む請求項２に記載の方法。
【請求項４】
前記オフセットが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間の前記フローティングゲート結合に基づいた前記第１の不揮発性記憶要素の閾値電圧の見かけの変化と実質的に等しい請求項２に記載の方法。
【請求項５】
前記第１の不揮発性記憶要素が第１のワードラインに結合される不揮発性記憶要素のセットの一部であり、さらに、
不揮発性記憶要素のセットを、前記第１のプログラム状態、前記第２のプログラム状態、及び前記第３のプログラム状態を含む複数の物理状態にプログラムする工程と、
前記第１の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第１の状態に対応する第１のターゲットレベルに達しているか否かを検証する工程と、
前記第２の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第２の状態に対応するとともに、第１の量だけ前記第１のターゲットレベルから離間されている第２のターゲットレベルに達しているか否かを検証する工程と、
前記第３の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第３の状態に対応するとともに、前記第１の量より小さい第２の量だけ前記第２のターゲットレベルから離間されている第３のターゲットレベルに達しているか否かを検証する工程と、
を含む請求項１に記載の方法。
【請求項６】
物理状態の前記第１のサブセットが、前記第１のプログラム状態と前記第３のプログラム状態を含んでおり、
物理状態の前記第２のサブセットが、前記第２のプログラム状態と消去状態を含んでいる請求項１に記載の方法。
【請求項７】
前記第１のプログラム状態が、前記消去状態と前記第２のプログラム状態に隣接しており、
前記第２のプログラム状態が、前記第１のプログラム状態と前記第３のプログラム状態に隣接している請求項６に記載の方法。
【請求項８】
前記第２の不揮発性記憶要素が上側ページデータと下側ページデータを記憶し、
前記要求に応えて前記第２の不揮発性揮発要素を読み出す工程が、前記第２の不揮発性記憶要素の前記上側ページデータを読み出す工程を備えており、
前記第２の基準の前記第１のレベルと第２のレベルが、前記第２の不揮発性記憶要素の前記上側ページデータに基づいているとともに前記下側ページデータには基づいておらず、
物理状態の前記第１のサブセットが、前記上側ページの第１のデータを記憶する前記第２の不揮発性記憶要素に対応しており、
物理状態の前記第２のサブセットが、前記上側ページの第２のデータを記憶する前記第２の不揮発性記憶要素に対応している請求項１に記載の方法。
【請求項９】
前記第１の不揮発性記憶要素が、前記第１の論理ページと第２の論理ページのデータを記憶しており、
前記第２の不揮発性記憶要素が、第３の論理ページと第４の論理ページのデータを記憶しており、
前記第１の不揮発性記憶要素によって記憶される前記第２の論理ページの前記データが、前記第２の不揮発性記憶要素によって記憶される前記第３の論理ページの前記データをプログラムした後であって、前記第２の不揮発性揮発要素によって前記第４の論理ページのために記憶される前記データをプログラムする前にプログラムされる請求項１に記載の方法。
【請求項１０】
前記第１の不揮発性記憶要素が、第１のワードラインに接続されており、
前記第２の不揮発性記憶要素が、前記第１のワードラインに隣接する第２のワードラインに接続されており、
前記第１のワードラインに接続された不揮発性記憶要素のデータをプログラムすることが、前記第２のワードラインに接続された不揮発性記憶要素のデータをプログラムする前に開始される請求項１に記載の方法。
【請求項１１】
前記第１の不揮発性記憶要素が、マルチ状態ＮＡＮＤフラッシュメモリ装置である請求項１に記載の方法。
【請求項１２】
前記第１の不揮発性記憶要素がフラッシュメモリ装置のアレイの一部であり、
前記アレイが、ホストシステムから取り外し可能である請求項１に記載の方法。
【請求項１３】
少なくとも４つの物理状態にデータを記憶できる複数の不揮発性記憶要素と、
前記複数の不揮発性記憶要素と通信する管理回路とを備えており、
前記管理回路は、
第１の不揮発性記憶要素を読み出す要求を受け取り、前記要求に応えて前記第１の不揮発性揮発要素に隣接する第２の不揮発性記憶要素を読み出し、
第１のプログラム状態と第２のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第１の基準を適用し、
前記第２のプログラム状態と前記第３のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第２の基準を適用することによって前記第１の不揮発性記憶要素を読み出し、
前記第２の不揮発性記憶要素が前記物理状態の第１のサブセット内である場合に、第１のレベルで前記第１の基準を適用した結果と、第２のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定し、
前記第２の不揮発性記憶要素が前記物理状態の第２のサブセット内である場合に、前記第１のレベルで前記第１の基準を適用した結果と、第３のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定する不揮発性メモリシステム。
【請求項１４】
前記第１のレベルで前記第１の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第２のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第３のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償する請求項１３に記載の不揮発性メモリシステム。
【請求項１５】
前記第２の不揮発性記憶要素が前記物理状態の前記第２のサブセット内である場合に、
前記第１の不揮発性記憶要素の制御ゲートに前記第１のレベルでの前記第１の基準に対応する第１の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知し、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第２のレベルでの前記第２の基準に対応する第２の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知し、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第３のレベルでの前記第２の基準に対応するとともに前記第２の電圧にオフセットを加えた電圧に等しい第３の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知し、
前記第１の電圧を印加した前記結果を選択し、前記第３の電圧を印加した前記結果を選択し、前記第２の電圧を印加した前記結果を無視することにより前記第１の不揮発性記憶要素の前記データを決定することによって、前記管理回路が前記第１の不揮発性記憶要素のデータを決定する請求項１４に記載の不揮発性メモリシステム。
【請求項１６】
前記オフセットが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間の前記フローティングゲート結合に基づいた前記第１の不揮発性記憶要素の閾値電圧の見かけの変化と実質的に等しい請求項１４に記載の不揮発性メモリシステム。
【請求項１７】
前記第１の不揮発性記憶要素が第１のワードラインに結合される不揮発性記憶要素のセットの一部であり、
前記管理回路が、
前記第１のプログラム状態、前記第２のプログラム状態、及び前記第３のプログラム状態を含む複数の物理状態に不揮発性記憶要素の前記セットをプログラムし、
前記第１の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第１の状態に対応する第１のターゲットレベルに到達しているか否かを検証し、
前記第２の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第２の状態に対応するとともに、第１の量だけ前記第１のターゲットレベルから離間されている前記第２のターゲットレベルに到達しているか否かを検証し、
前記第３の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第３脳状態に対応するとともに、前記第１の量より小さい第２の量だけ前記第２のターゲットレベルから離間されている第３のターゲットレベルに到達しているか否かを検証する請求項１３に記載の不揮発性メモリシステム。
【請求項１８】
物理状態の前記第１のサブセットが、前記第１のプログラム状態と前記第３のプログラム状態を含んでおり、
物理状態の前記第２のサブセットが、前記第２のプログラム状態と消去状態を含んでいる請求項１３に記載の不揮発性メモリシステム。
【請求項１９】
前記第１のプログラム状態が、前記消去状態と前記第２のプログラム状態に隣接しており、
前記第２のプログラム状態が、前記第１のプログラム状態と前記第３のプログラム状態に隣接している請求項１８に記載の不揮発性メモリシステム。
【請求項２０】
前記第２の不揮発性記憶要素が上側ページデータと下側ページデータを記憶し、
前記要求に応えて前記第２の不揮発性記憶要素を読み出すことが、前記第２の不揮発性記憶要素の前記上側ページデータを読み出す工程を備えており、
前記第２の基準の前記第１のレベルと第２のレベルが、前記第２の不揮発性記憶要素の前記上側ページデータに基づいているとともに前記下側ページデータには基づいておらず、
物理状態の前記第１のサブセットが、前記上側ページの第１のデータを記憶する前記第２の不揮発性記憶要素に対応しており、
物理状態の前記第２のサブセットが、前記上側ページの第２のデータを記憶する前記第２の不揮発性記憶要素に対応している請求項１３に記載の不揮発性メモリシステム。
【請求項２１】
前記第１の不揮発性記憶要素が、第１の論理ページと第２の論理ページのデータを記憶しており、
前記第２の不揮発性記憶要素が、第３の論理ページと第４の論理ページのデータを記憶しており、
前記第１の不揮発性記憶要素によって記憶される前記第２の論理ページの前記データが、前記第２の不揮発性記憶要素によって記憶される前記第３の論理ページの前記データをプログラムした後であって、前記第２の不揮発性記憶要素によって前記第４の論理ページのために記憶される前記データをプログラムする前にプログラムされる請求項１３に記載の不揮発性メモリシステム。
【請求項２２】
前記第１の不揮発性記憶要素が、第１のワードラインに接続されており、
前記第２の不揮発性記憶要素が、前記第１のワードラインに隣接する第２のワードラインに接続されており、
前記第１のワードラインに接続された不揮発性記憶要素にデータをプログラムすることが、前記第２のワードラインに接続された不揮発性記憶要素のデータをプログラムする前に開始される請求項１３に記載の不揮発性メモリシステム。
【請求項２３】
前記第１の不揮発性記憶要素が、マルチ状態ＮＡＮＤフラッシュメモリ装置である請求項１３に記載の不揮発性メモリシステム。
【請求項２４】
前記第１の不揮発性記憶要素がフラッシュメモリ装置のアレイの一部であり、
前記アレイが、ホストシステムから取り外し可能である請求項１３に記載の不揮発性メモリシステム。
【手続補正書】
【提出日】平成21年3月23日(2009.3.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶を読み出す方法であって、
第１の不揮発性記憶要素を読み出す要求を受け取る工程と、
前記第１の不揮発性記憶要素に隣接しており、少なくとも４つの物理的な状態でデータを記憶することができる第２の不揮発性記憶要素を、前記要求に応えて読み出す工程と、
第１のプログラム状態と第２のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第１の基準を適用する工程と、
前記第２のプログラム状態と前記第３のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第２の基準を適用する工程と、
前記第２の不揮発性記憶要素が前記物理状態の第１のサブセット内である場合に、第１のレベルで前記第１の基準を適用した結果と、第２のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定する工程と、
前記第２の不揮発性記憶要素が前記物理状態の第２のサブセット内である場合に、前記第１のレベルで前記第１の基準を適用した結果と、第３のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定する工程と、
を含む不揮発性記憶要素の読み出し方法。
【請求項２】
前記第１の不揮発性記憶要素が第１のワードラインに結合される不揮発性記憶要素のセットの一部であり、さらに、
不揮発性記憶要素のセットを、前記第１のプログラム状態、前記第２のプログラム状態、及び前記第３のプログラム状態を含む複数の物理状態にプログラムする工程と、
前記第１の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第１の状態に対応する第１のターゲットレベルに達しているか否かを検証する工程と、
前記第２の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第２の状態に対応するとともに、第１の量だけ前記第１のターゲットレベルから離間されている第２のターゲットレベルに達しているか否かを検証する工程と、
前記第３の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第３の状態に対応するとともに、前記第１の量より小さい第２の量だけ前記第２のターゲットレベルから離間されている第３のターゲットレベルに達しているか否かを検証する工程と、
を含む請求項１に記載の方法。
【請求項３】
前記第１のレベルで前記第１の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第２のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第３のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償する請求項１又は２に記載の方法。
【請求項４】
前記第２の不揮発性記憶要素が前記物理状態の前記第２のサブセット内である場合に、前記第１の不揮発性記憶要素のデータを決定する工程が、
前記第１の不揮発性記憶要素の制御ゲートに前記第１のレベルでの前記第１の基準に対応する第１の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知する工程と、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第２のレベルでの前記第２の基準に対応する第２の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知する工程と、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第３のレベルでの前記第２の基準に対応するとともに前記第２の電圧にオフセットを加えた電圧に等しい第３の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知する工程と、
前記第１の電圧を印加した前記結果を選択し、前記第３の電圧を印加した前記結果を選択し、前記第２の電圧を印加した前記結果を無視することによって、前記第１の不揮発性記憶要素の前記データを決定する工程と、
を含む請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記オフセットが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間の前記フローティングゲート結合に基づいた前記第１の不揮発性記憶要素の閾値電圧の見かけの変化と実質的に等しい請求項４に記載の方法。
【請求項６】
物理状態の前記第１のサブセットが、前記第１のプログラム状態と前記第３のプログラム状態を含んでおり、
物理状態の前記第２のサブセットが、前記第２のプログラム状態と消去状態を含んでおり、
前記第１のプログラム状態が、前記消去状態と前記第２のプログラム状態に隣接しており、
前記第２のプログラム状態が、前記第１のプログラム状態と前記第３のプログラム状態に隣接している請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記第２の不揮発性記憶要素が上側ページデータと下側ページデータを記憶し、
前記要求に応えて前記第２の不揮発性揮発要素を読み出す工程が、前記第２の不揮発性記憶要素の前記上側ページデータを読み出す工程を備えており、
前記第２の基準の前記第１のレベルと第２のレベルが、前記第２の不揮発性記憶要素の前記上側ページデータに基づいているとともに前記下側ページデータには基づいておらず、
物理状態の前記第１のサブセットが、前記上側ページの第１のデータを記憶する前記第２の不揮発性記憶要素に対応しており、
物理状態の前記第２のサブセットが、前記上側ページの第２のデータを記憶する前記第２の不揮発性記憶要素に対応している請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記第１の不揮発性記憶要素が、前記第１の論理ページと第２の論理ページのデータを記憶しており、
前記第２の不揮発性記憶要素が、第３の論理ページと第４の論理ページのデータを記憶しており、
前記第１の不揮発性記憶要素によって記憶される前記第２の論理ページの前記データが、前記第２の不揮発性記憶要素によって記憶される前記第３の論理ページの前記データをプログラムした後であって、前記第２の不揮発性揮発要素によって前記第４の論理ページのために記憶される前記データをプログラムする前にプログラムされる請求項１から６のいずれか一項に記載の方法。
【請求項９】
前記第１の不揮発性記憶要素が、第１のワードラインに接続されており、
前記第２の不揮発性記憶要素が、前記第１のワードラインに隣接する第２のワードラインに接続されており、
前記第１のワードラインに接続された不揮発性記憶要素のデータをプログラムすることが、前記第２のワードラインに接続された不揮発性記憶要素のデータをプログラムする前に開始される請求項１から８のいずれか一項に記載の方法。
【請求項１０】
前記第１の不揮発性記憶要素が、マルチ状態ＮＡＮＤフラッシュメモリ装置である請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記第１の不揮発性記憶要素がフラッシュメモリ装置のアレイの一部であり、
前記アレイが、ホストシステムから取り外し可能である請求項１から１０のいずれか一項に記載の方法。
【請求項１２】
少なくとも４つの物理状態にデータを記憶できる複数の不揮発性記憶要素と、
前記複数の不揮発性記憶要素と通信する管理回路とを備えており、
前記管理回路は、
第１の不揮発性記憶要素を読み出す要求を受け取り、前記要求に応えて前記第１の不揮発性揮発要素に隣接する第２の不揮発性記憶要素を読み出し、
第１のプログラム状態と第２のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第１の基準を適用し、
前記第２のプログラム状態と前記第３のプログラム状態の間のレベルにおいて、前記第１の不揮発性記憶要素を読み出すために第２の基準を適用することによって前記第１の不揮発性記憶要素を読み出し、
前記第２の不揮発性記憶要素が前記物理状態の第１のサブセット内である場合に、第１のレベルで前記第１の基準を適用した結果と、第２のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定し、
前記第２の不揮発性記憶要素が前記物理状態の第２のサブセット内である場合に、前記第１のレベルで前記第１の基準を適用した結果と、第３のレベルで前記第２の基準を適用した結果を使用して、前記第１の不揮発性記憶要素のデータを決定する不揮発性メモリシステム。
【請求項１３】
前記第１の不揮発性記憶要素が第１のワードラインに結合される不揮発性記憶要素のセットの一部であり、
前記管理回路が、
前記第１のプログラム状態、前記第２のプログラム状態、及び前記第３のプログラム状態を含む複数の物理状態に不揮発性記憶要素の前記セットをプログラムし、
前記第１の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第１の状態に対応する第１のターゲットレベルに到達しているか否かを検証し、
前記第２の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第２の状態に対応するとともに、第１の量だけ前記第１のターゲットレベルから離間されている前記第２のターゲットレベルに到達しているか否かを検証し、
前記第３の状態にプログラムされる前記セットの不揮発性記憶要素が、前記第３脳状態に対応するとともに、前記第１の量より小さい第２の量だけ前記第２のターゲットレベルから離間されている第３のターゲットレベルに到達しているか否かを検証する請求項１２に記載の不揮発性メモリシステム。
【請求項１４】
前記第１のレベルで前記第１の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第２のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償せず、
前記第３のレベルで前記第２の基準を適用することが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間のフローティングゲート結合を補償する請求項１２又は１３に記載の不揮発性メモリシステム。
【請求項１５】
前記第２の不揮発性記憶要素が前記物理状態の前記第２のサブセット内である場合に、
前記第１の不揮発性記憶要素の制御ゲートに前記第１のレベルでの前記第１の基準に対応する第１の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知し、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第２のレベルでの前記第２の基準に対応する第２の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知し、
前記第１の不揮発性記憶要素の前記制御ゲートに前記第３のレベルでの前記第２の基準に対応するとともに前記第２の電圧にオフセットを加えた電圧に等しい第３の電圧を印加して、前記第１の不揮発性記憶要素の導通を検知し、
前記第１の電圧を印加した前記結果を選択し、前記第３の電圧を印加した前記結果を選択し、前記第２の電圧を印加した前記結果を無視することにより前記第１の不揮発性記憶要素の前記データを決定することによって、前記管理回路が前記第１の不揮発性記憶要素のデータを決定する請求項１２から１４のいずれか一項に記載の不揮発性メモリシステム。
【請求項１６】
前記オフセットが、前記第１の不揮発性記憶要素と前記第２の不揮発性記憶要素の間の前記フローティングゲート結合に基づいた前記第１の不揮発性記憶要素の閾値電圧の見かけの変化と実質的に等しい請求項１５に記載の不揮発性メモリシステム。
【請求項１７】
物理状態の前記第１のサブセットが、前記第１のプログラム状態と前記第３のプログラム状態を含んでおり、
物理状態の前記第２のサブセットが、前記第２のプログラム状態と消去状態を含んでおり、
前記第１のプログラム状態が、前記消去状態と前記第２のプログラム状態に隣接しており、
前記第２のプログラム状態が、前記第１のプログラム状態と前記第３のプログラム状態に隣接している請求項１２から１６のいずれか一項に記載の不揮発性メモリシステム。
【請求項１８】
前記第２の不揮発性記憶要素が上側ページデータと下側ページデータを記憶し、
前記要求に応えて前記第２の不揮発性記憶要素を読み出すことが、前記第２の不揮発性記憶要素の前記上側ページデータを読み出す工程を備えており、
前記第２の基準の前記第１のレベルと第２のレベルが、前記第２の不揮発性記憶要素の前記上側ページデータに基づいているとともに前記下側ページデータには基づいておらず、
物理状態の前記第１のサブセットが、前記上側ページの第１のデータを記憶する前記第２の不揮発性記憶要素に対応しており、
物理状態の前記第２のサブセットが、前記上側ページの第２のデータを記憶する前記第２の不揮発性記憶要素に対応している請求項１２から１７のいずれか一項に記載の不揮発性メモリシステム。
【請求項１９】
前記第１の不揮発性記憶要素が、第１の論理ページと第２の論理ページのデータを記憶しており、
前記第２の不揮発性記憶要素が、第３の論理ページと第４の論理ページのデータを記憶しており、
前記第１の不揮発性記憶要素によって記憶される前記第２の論理ページの前記データが、前記第２の不揮発性記憶要素によって記憶される前記第３の論理ページの前記データをプログラムした後であって、前記第２の不揮発性記憶要素によって前記第４の論理ページのために記憶される前記データをプログラムする前にプログラムされる請求項１２から１７のいずれか一項に記載の不揮発性メモリシステム。
【請求項２０】
前記第１の不揮発性記憶要素が、第１のワードラインに接続されており、
前記第２の不揮発性記憶要素が、前記第１のワードラインに隣接する第２のワードラインに接続されており、
前記第１のワードラインに接続された不揮発性記憶要素にデータをプログラムすることが、前記第２のワードラインに接続された不揮発性記憶要素のデータをプログラムする前に開始される請求項１２から１９のいずれか一項に記載の不揮発性メモリシステム。
【請求項２１】
前記第１の不揮発性記憶要素が、マルチ状態ＮＡＮＤフラッシュメモリ装置である請求項１２から２０のいずれか一項に記載の不揮発性メモリシステム。
【請求項２２】
前記第１の不揮発性記憶要素がフラッシュメモリ装置のアレイの一部であり、
前記アレイが、ホストシステムから取り外し可能である請求項１２から２１のいずれか一項に記載の不揮発性メモリシステム。
【国際調査報告】
2009541910.tif 000027
2009541910.tif 000028
2009541910.tif 000029