(57)【要約】トランジスタ回路を実現する方法は、第１のトランジスタおよび第２のトランジスタを並列に接続することを含む。第１のトランジスタは、逆短チャネル効果から生じるトランジスタの閾値電圧特性のピークに対応するチャネル長を有し、第２のトランジスタはより長いチャネル長を有するのでより低い閾値電圧を有する。このように逆短チャネル効果を利用することにより、改善された線形性を示す「複合」トランジスタ回路の実現が可能になる。
2009540555.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ回路であって、トランジスタチャネル長の関数とほぼ同一な閾値電圧特性を有し、並列に接続された第１のトランジスタおよび第２のトランジスタを備え、
前記第１のトランジスタは、
逆短チャネル効果から生じる前記閾値電圧特性において閾値電圧ピークと一致する第１のトランジスタチャネル長を有するように構成され、
前記第２のトランジスタは、
該第２のトランジスタの閾値電圧が前記第１のトランジスタの閾値電圧より低く、これにより所定の動作条件の範囲にわたり前記トランジスタ回路の線形性を向上させるように、第２のトランジスタチャネル長が前記第１のチャネル長よりも長くなるように構成される
ことを特徴とするトランジスタ回路。
【請求項２】
前記第２のトランジスタチャネル長は、少なくとも前記第１のトランジスタチャネル長の約２倍となるように構成されるか、または少なくとも前記第１のトランジスタチャネル長の３倍となるように構成されることを特徴とする請求項１に記載のトランジスタ回路。
【請求項３】
前記トランジスタ回路は、金属酸化膜半導体（ＭＯＳ）プロセスにおいて実現され、前記第１のトランジスタチャネル長は０．１μｍ又は約０．１μｍであり、前記第２のトランジスタチャネル長は０．１μｍより長いか、または約０．３μｍ〜約０．６μｍの範囲であることを特徴とする請求項１に記載のトランジスタ回路。
【請求項４】
前記第１のトランジスタの前記閾値電圧と前記第２のトランジスタの前記閾値電圧との間の差により前記トランジスタ回路の相互コンダクタンスの非線形性が低減されるように、前記第１のトランジスタチャネル長および前記第２のトランジスタチャネル長が設定されることを特徴とする請求項１に記載のトランジスタ回路。
【請求項５】
前記第１のトランジスタおよび前記第２のトランジスタのオン状態における電流の寄与を均衡化するため、前記第１のトランジスタの閾値電圧と前記第２のトランジスタの閾値電圧との差になるように、前記第２のトランジスタチャネル長が設定されることを特徴とする請求項１に記載のトランジスタ回路。
【請求項６】
前記第１のトランジスタチャネルの幅は、前記第１のトランジスタチャネルの面積が前記第２のトランジスタチャネルの面積にほぼ一致するように構成されることを特徴とする請求項１に記載のトランジスタ回路。
【請求項７】
前記第１のトランジスタは、前記第１のトランジスタチャネル長で構成された２つ以上の集積回路トランジスタ素子を含み、前記第２のトランジスタは、前記第２のトランジスタチャネル長で構成された２つ以上の集積回路トランジスタ素子を含むことを特徴とする請求項１に記載のトランジスタ回路。
【請求項８】
前記トランジスタ回路は、高周波ミキサ回路の一部を含むことを特徴とする請求項１に記載のトランジスタ回路。
【請求項９】
前記トランジスタ回路は、高周波低雑音増幅器回路の一部を含むことを特徴とする請求項１に記載のトランジスタ回路。
【請求項１０】
前記トランジスタ回路は、高周波電力増幅器回路の一部を含むことを特徴とする請求項１に記載のトランジスタ回路。
【請求項１１】
トランジスタ回路を実現する方法であって、
トランジスタチャネル長の関数とほぼ同一な閾値電圧特性を有する、第１のトランジスタおよび第２のトランジスタを並列に接続する工程と、
逆短チャネル効果から生ずる前記閾値電圧特性において閾値電圧ピークと一致する第１のトランジスタチャネル長を有するように構成する工程と、
該第２のトランジスタの閾値電圧が前記第１のトランジスタの閾値電圧より低く、該第２のトランジスタの閾値電圧により所定の動作条件の範囲にわたり前記トランジスタ回路の線形性を向上させるように、前記第２のトランジスタチャネル長が前記第１のチャネル長よりも長くなるように構成する工程と
を備えることを特徴とする方法。
【請求項１２】
前記第２のトランジスタチャネル長が前記第１のチャネル長よりも長くなるように構成する工程は、前記第２のトランジスタチャネル長を少なくとも前記第１のトランジスタチャネル長の約２倍となるように構成する工程、または前記第２のトランジスタチャネル長を少なくとも前記第１のトランジスタチャネル長の３倍となるように構成する工程を含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記トランジスタ回路は金属酸化膜半導体（ＭＯＳ）プロセスにおいて実現され、
前記第１のトランジスタを構成する工程は、前記第１のトランジスタチャネル長を０．１μｍ又は約０．１μｍになるように構成する工程を含み、
前記第２のトランジスタを構成する工程は、前記第２のトランジスタチャネル長を０．１μｍより長くなるか、または約０．３μｍから約０．６μｍの範囲になるように構成することを含むことを特徴とする請求項１１に記載の方法。
【請求項１４】
前記第１のトランジスタと前記第２のトランジスタとの間の閾値電圧の差により前記トランジスタ回路の相互コンダクタンスの非線形性が低減されるように、前記第１のトランジスタチャネル長および前記第２のトランジスタチャネル長が設定される工程を更に含むことを特徴とする請求項１１に記載の方法。
【請求項１５】
前記第１のトランジスタおよび前記第２のトランジスタのオン状態における電流の寄与を均衡化するように、前記第１のトランジスタの閾値電圧と前記第２のトランジスタの閾値電圧との差になるように、前記第２のトランジスタチャネル長が設定される工程を更に含むことを特徴とする請求項１１に記載の方法。
【請求項１６】
前記第１のトランジスタは、前記第１のトランジスタチャネル長で構成された２つ以上の集積回路トランジスタ素子を備え、前記第２のトランジスタは、前記第２のトランジスタチャネル長で構成された２つ以上の集積回路トランジスタ素子を備えることを特徴とする請求項１１に記載の方法。
【請求項１７】
前記トランジスタ回路は、高周波ミキサ回路の一部を含むことを特徴とする請求項１１に記載の方法。
【請求項１８】
前記トランジスタ回路は、高周波低雑音増幅器回路の一部を含むことを特徴とする請求項１１に記載の方法。
【請求項１９】
前記第１のトランジスタおよび前記第２のトランジスタに関してほぼ同じ相互コンダクタンス値およびほぼ同じフリッカ雑音値を結果として与えるゲートバイアス値を用いて、前記トランジスタ回路にバイアスをかける工程を更に含むことを特徴とする請求項１１に記載の方法。
【請求項２０】
前記第１のトランジスタチャネル長および前記第１のトランジスタの閾値電圧と前記第２のトランジスタチャネル長および前記第２のトランジスタの閾値電圧との関数として前記ゲートバイアス値を計算する工程を更に含むことを特徴とする請求項１９記載の方法。
【請求項２１】
相対的に幅広な閾値電圧ピークにより前記第１のトランジスタチャネル長の製造ばらつきに対する前記第１のトランジスタの閾値電圧への影響を低減する、該幅広な閾値電圧ピークを示す半導体プロセスを用いた、前記第１のトランジスタおよび前記第２のトランジスタを更に実現する請求項１１に記載の方法。
【請求項２２】
前記第１のトランジスタチャネルと前記第２のトランジスタチャネルとがほぼ同じチャネル面積を有するように構成することを更に含む請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にトランジスタデバイスに関し、特に、そのようなデバイスにおける逆短チャネル効果を利用することに関する。
【背景技術】
【０００２】
線形信号増幅は、殆どの通信回路における核となり得る機能である。例えば、無線通信トランシーバは、送信／受信信号処理パスの種々の段階において線形信号増幅を採用する。更に詳細には、高周波（ＲＦ）通信システムは、信号忠実度を維持し且つ不要な調和振動数の生成を制限するために、周波数混合回路、低雑音増幅回路および電力増幅回路等における線形増幅に依存する。しかし、バイポーラ又はＭＯＳトランジスタ等の半導体トランジスタにおける非線形の電流−電圧（ＩＶ）挙動は、通信回路における信号非線形性の根本的な原因であり、それはそのようなトランジスタの使用に大きく依存する。
【０００３】
殆どのアナログＲＦビルディングブロックに関する重要なトランジスタ関連パラメータは、相互コンダクタンス、雑音および出力コンダクタンスを含む。特に、ゲート−ソース／ベース−エミッタ電圧に対するドレイン／コレクタ電流の導関数であるトランジスタ相互コンダクタンスは、トランジスタの線形性の基本測度を表す。相互コンダクタンスがトランジスタ閾値電圧、すなわち「ターンオン」電圧に直接依存するため、トランジスタ閾値電圧の非線形性が信号増幅の非線形性をもたらす。
【０００４】
種々の回路技術により、トランジスタデバイスの非線形性が補償される。例えば負帰還ループは、帯域幅の減少および回路の複雑さの増加と引き換えに補償を行う。「プレディストーション（歪を生じる前）」技術は別の補償機構を行う。その機構において、関心のある信号に与えられた歪みをオフセットすると、トランジスタデバイスの非線形性から発生する予想される非直線歪みが相殺される傾向にある。当然、プレディストーションは回路の複雑さを増加し、非直線歪みの正確な特性に依存する。
【０００５】
上述の補償技術とは別に又は共に使用される更に基本的な非線形性の補償機構が存在する。例えば、更に線形的な複合トランジスタデバイスは、異なる閾値電圧の２つ以上のトランジスタを並列に配置することにより形成される。当然、複合トランジスタデバイスがより適切な線形性を示すためには、絶対的および相対的観点から並列デバイスに対する適切な電圧閾値を選択する必要がある。
【０００６】
並列トランジスタ素子の各々が異なる閾値を有するようにするための技術は種々存在する。例えば、並列なトランジスタの各々に対するバイアスレベルが異なると、閾値電圧も異なる。更に根本的には、種々のトランジスタの大きさおよび／又は種々のドーパントの濃度、並びに並列なトランジスタの各々に対する分布プロファイルにより、種々の閾値電圧が得られる。いくつかの点において、種々の閾値電圧を取得するために種々のトランジスタの大きさを使用することは、特に集積回路応用例において好適な方法である。
【０００７】
一例として、所定のプロセス技術における同一の基本的なトランジスタレイアウトは、２つの異なる配置にスケーリングされてもよく、その結果、異なる大きさの並列トランジスタは異なる寸法のために異なる閾値電圧を有する。特に所定のプロセス技術に対して、トランジスタの閾値電圧はトランジスタチャネル長の関数として変動する。従って、異なる（拡散）チャネル長のトランジスタを並列にすることは、線形性が向上した複合トランジスタデバイスを実現する１つの方法である。
【０００８】
チャネル長が縮小する状況においては複雑さが増す。例えばトランジスタ閾値電圧は、トランジスタチャネル長が縮小するのと共に徐々に低下する傾向があるが、特定の最短のチャネル長未満において急速に低下し始める。急速な閾値電圧の低下は、多くの場合に「短チャネル効果」と呼ばれるいくつかのトランジスタの動作変化のうちの１つである。最短のチャネル長以下における閾値電圧関数の相対的に急な傾きにより、最短のチャネル長より短い長さのトランジスタの閾値電圧は、製造工程に固有のチャネル長のばらつきに対して高い影響力を及ぼす。
【０００９】
いわゆる「逆短チャネル効果」（以下「ＲＳＣＥ（Reverse Short Channel Effect）」と言う）は、短チャネルトランジスタの使用を更に複雑にする。トランジスタ閾値電圧において、ＲＳＣＥは、チャネル長の縮小に伴う閾値電圧の低下が反転することを示す。特に０．１ミクロン以下のチャネル長で実現されるディープサブミクロンＭＯＳトランジスタ等の特定のトランジスタプロセス技術において、閾値電圧は、チャネル長が最短のチャネル長に向かって縮小するのと共に増加するが、最短のチャネル長前後で低下し始める。このＲＳＣＥの挙動の結果、ピーク（最大）の閾値は最短のチャネル長前後であり、ピークの左側は通常ゼロに向かって急激に減衰し、ピークの右側では従来の漸近回帰曲線に下降遷移する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の複雑さを考慮して、線形化された並列トランジスタ素子を含む短チャネルトランジスタ回路を実現する従来の方法は、チャネル長を最短より長く維持することにより、明らかな短チャネル効果および逆短チャネル効果を回避する。別の周知の短チャネルトランジスタの設計方法は、短チャネル効果および逆短チャネル効果を最小限にするか又は少なくとも低減する製造技術に依存する。例えば、部分的な短チャネル現象はディープサブミクロンチャネルのドーパント分布欠陥の明らかな影響から発生するため、特定のドーパント分布技術は短チャネル効果を補償するために使用される。
【課題を解決するための手段】
【００１１】
一実施形態において、トランジスタ回路は、トランジスタチャネル長の関数として実質的に同一の閾値電圧曲線を有する並列な第１のトランジスタおよび第２のトランジスタを具備する。第１のトランジスタは、逆短チャネル効果から生じる閾値電圧曲線の閾値電圧ピークに一致する第１のトランジスタチャネル長により構成され、第２のトランジスタは、第１のチャネル長より長い第２のトランジスタチャネル長により構成される。この構成の結果、第２のトランジスタは第１のトランジスタの閾値電圧より低い閾値電圧を有し、それにより動作状態の所定の範囲にわたりトランジスタ回路の線形性を向上する。
【００１２】
トランジスタ回路を実現する対応する方法は、トランジスタチャネル長の関数として実質的に同一の閾値電圧曲線を有する第１のトランジスタおよび第２のトランジスタを並列に結合することを含む。この方法は、逆短チャネル効果から生じる閾値電圧曲線の閾値電圧ピークに一致する第１のトランジスタチャネル長を有するように第１のトランジスタを構成することと、第１のチャネル長より長い第２のトランジスタチャネル長を有するように第２のトランジスタを構成することとを含む。この構成により、第２のトランジスタの閾値電圧は第１のトランジスタの閾値電圧より低くなり、それにより動作状態の所定の範囲にわたりトランジスタ回路の線形性を向上する。
【発明の効果】
【００１３】
限定しない例として、本明細書で説明されるように実現されるトランジスタ回路は、コストを追加し、回路を大きくし且つ雑音性能を低下する抵抗器等の追加の線形化回路素子を必要とせずに線形性を向上する利点を提供する。また、本明細書で説明されるような向上した線形性が並列トランジスタ素子における逆短チャネル効果の利用から得られるため、そのような実現例はバイアス回路の複雑さを増加せず且つ製造工程を複雑にしない。更にそのような実現例は、特にトランジスタ製造工程が最短チャネル長において又は最短チャネル長前後において相対的に幅広な閾値電圧ピークを示すトランジスタを製造する場合にプロセスのばらつきに対する影響を相対的に低く抑える。
【００１４】
当然、本発明は上記特徴および利点に限定されない。実際には当業者は、以下の詳細な説明を読み且つ添付の図面を参照することにより追加の特徴および利点を認識するだろう。
【発明を実施するための最良の形態】
【００１５】
図１は、第１のトランジスタ１２および第２のトランジスタ１４がゲート接続１６、ドレイン接続１８およびソース接続２０を共有するように２つのトランジスタ１２および１４を並列に結合することにより形成される「複合」トランジスタ回路１０を示す。（トランジスタ回路１０のバイポーラにより実現する場合、これらの接続はそれぞれ、ベース接続、コレクタ接続およびエミッタ接続に対応する。）尚、１以上の実施形態において、トランジスタ回路１０は集積回路プロセスで実現される。このプロセスにおいて、第１のトランジスタ１２は第１のトランジスタチャネル長で構成される２つ以上の集積回路トランジスタ素子を含み、第２のトランジスタ１４は第２のトランジスタ長で構成される２つ以上の集積回路トランジスタ素子を含む。
【００１６】
１以上の実施形態において、第１のトランジスタ１２および第２のトランジスタ１４は、トランジスタチャネル長の関数として実質的に同一の閾値電圧特性を有するが、２つのトランジスタ１２および１４が異なる閾値電圧を示すように異なるチャネル長で構成される。更に詳細には、第１のトランジスタ１２は、逆短チャネル効果から発生する閾値電圧特性の閾値電圧ピークに一致する第１のトランジスタチャネル長で構成され、第２のトランジスタ１４は、第１のチャネル長より長い第２のトランジスタチャネル長で構成される。
【００１７】
上記構成により、第２のトランジスタ１４の閾値電圧は第１のトランジスタ１２の閾値電圧より低い。後述するように、個別に利用されるトランジスタ１２および１４の線形性と比較して、並列な第１のトランジスタ１２および第２のトランジスタ１４に対して異なる閾値電圧を取得するために逆短チャネルを利用することにより、および線形性の向上したトランジスタ回路１０が得られる。更に、本明細書の教示のように逆短チャネル効果を利用すると、閾値電圧がは製造許容差に関連するチャネル長のばらつきに対する影響を低く抑えることになる。
【００１８】
トランジスタ回路１０の向上した線形性および適切な製造性により、回路は広範な高周波通信回路を含む広範な回路応用例において理想的なビルディングブロックになる。限定しない例として、図２はトランジスタ回路１０の一実施形態を含む高周波低雑音増幅器回路３０を示す。動作中、高周波（ＲＦ）入力信号（ＲＦ ＩＮ）はゲート接続１６を駆動し、ドレイン接続１８はドレイン負荷抵抗器Ｒ１を介して電源電圧部（ＶＤＤ）に結合され、高周波出力信号ＲＦ ＯＵＴを提供する。最後にソース接続２０は、エミッタ縮退インダクタＬ１を介してＶＳＳ等の基準電圧に結合し、ＲＦ ＩＮ駆動回路に一致するインピーダンスを提供する。
【００１９】
別の限定しない例として、図３はトランジスタ回路１０の一実施形態を含むＲＦミキサ回路４０を示す。図示されるミキサ回路４０は直交ミキサとして構成され、一対のミキサコアトランジスタ１０−１／１０−２および一対のミキサコアトランジスタ１０−３／１０−４は、並列なＲＣ回路（Ｒ２素子およびＣ１素子）を介してＶＤＤ電源部に結合する。ミキサ回路４０は、ミキサコアトランジスタの各対のソース接続２０を接地又はＶＳＳに結合するソーストランジスタＲ４に印加されるＲＦ入力信号（ＲＦ ＩＮ）、並びに局部発振器入力信号ＬＯＩおよびＬＯＱに応答可能な中間周波数直交出力ＩＦＩおよびＩＦＱを提供する。
【００２０】
当然、トランジスタ回路１０は広範な回路およびデバイスにおいて適用可能性を有する。例えばトランジスタ回路１０は、高周波電力増幅器内に含まれてもよい。しかし、本明細書で与えられるそれらの例および他の例に限定されない。
【００２１】
トランジスタ回路１０の詳細に戻ると、図４の破線の曲線は、約０．１μｍの「最短」のチャネル長を有する半導体プロセスの一例に対する「公称」閾値電圧特性を示す。ここで、用語「最短」のチャネル長とは、そのチャネル長を下回ると短チャネル効果が大きくなる長さとして規定される。約０．１μｍにおいて、公称閾値電圧特性は急速に減衰し始め、チャネル長が約０．１μｍを超えて増加するにつれて最大値に漸近的に近付く。約０．１μｍを下回る公称閾値電圧特性の急峻性を仮定すると、図示したプロセスで実現される最短未満のチャネル長を有する任意のトランジスタの閾値電圧は、チャネル長の製造ばらつきに対して高い影響力を及ぼすことが当然予想されるだろう。
【００２２】
この点を考慮して、図４の実線の曲線は、所定の半導体プロセスで実現されるような第１のトランジスタ１２および第２のトランジスタ１４のＮチャネルの実施形態およびＰチャネルの実施形態に対する実際の閾値電圧特性を表す。更に詳細には、これらの曲線は逆短チャネル効果の例を示し、閾値電圧はトランジスタチャネル長の縮小に伴って０．６μｍ前後で上昇し始め、０．１μｍ前後でピークとなり、０．１μｍ未満で急速に低下する。本明細書の教示のようにトランジスタ回路１０はこの種の逆短チャネル効果を利用して、第１のトランジスタ１２および第２のトランジスタ１４に対して異なるが安定した閾値電圧を取得する。
【００２３】
例えば、図４のＮチャネル曲線又はＰチャネル曲線において設定される実現方法の一実施形態は、逆短チャネル効果から発生する閾値電圧特性の閾値電圧ピークに一致する第１のトランジスタチャネル長、例えば０．１μｍ又は約０．１μｍを有するように第１のトランジスタ回路１２を構成することを含む。実現方法は、第１のトランジスタ１２に対するその選択と共に、第１のトランジスタチャネル長より長い第２のトランジスタチャネル長、例えば０．１μｍより長いトランジスタチャネル長を有するように第２のトランジスタ１４を構成することを更に含む。
【００２４】
少なくとも１つの実施形態において、第２のトランジスタチャネル長は、少なくとも第１のトランジスタチャネル長の約２倍となるように構成され、好ましくは少なくとも第１のトランジスタチャネル長の３倍となるように構成される。別の実施形態において、第１のトランジスタチャネル長が約０．１μｍの場合、第２のトランジスタチャネル長は０．１μｍより長くなるように構成され、好ましくは０．３μｍ〜０．６μｍの範囲になるように構成される。当然、全てのそれらの値は示される曲線の特定の状況において設定される例を表し、そのような全ての例は限定するものではなく、半導体プロセス特性を変更することにより変更されることが当業者には理解されるだろう。
【００２５】
いずれの場合においても、第１のトランジスタ１２のチャネル長を閾値電圧ピークに固定し、第２のトランジスタチャネル長をより大きい値に固定することにより、２つのトランジスタ１２および１４の閾値電圧の間の明確な分離を取得する便利で繰り返し可能な機構が提供される。更に、この構成の安定性、すなわちこの構成の製造工程への悪影響は、相対的に幅広の閾値電圧ピークを示すように半導体プロセスを調整することにより軽減される。幅広のピークにより、プロセス製造許容差から発生するトランジスタチャネル長の僅かなばらつきは、チャネル長が公称閾値電圧ピークに対応する長さ前後になることを目標とする第１のトランジスタ１２の閾値電圧の大きな偏差の原因にはならない。図５は、図４に与えられるＮチャネルデバイス曲線およびＰチャネルデバイス曲線に対する閾値電圧ピークの拡大図であり、所望の幅広のピークの挙動を示す。
【００２６】
図６および図７は、更なる動作図を提供する。特にこれら２つの図は、逆チャネル効果を利用することによりトランジスタ回路１０により得られる線形性の改善の例を示す。更に詳細には、図６は個々のトランジスタ１２および１４（チャネルの長さは、それぞれ０．１ミクロンおよび０．５ミクロン）の実施形態、並びにトランジスタ回路１０の対応する実施形態において実現されるようなトランジスタ１２および１４の並列に結合された組合せに対する相互コンダクタンス曲線（gm）を示す。
【００２７】
相互コンダクタンス、雑音および出力コンダクタンスは、ＲＦ回路のビルディングブロックであるトランジスタ回路１０の使用に関して考慮する少なくともいくつかの重要なパラメータを表す。ドレイン−ソース電流は以下のように表されてもよい。
【００２８】
【数１】
2009540555.tif 000003
式中、Coxはゲートをチャネルと分離する酸化被膜の静電容量（単位面積当たり）であり、Ｗはチャネル幅であり、Ｌはチャネル長であり、Ｖgsはゲート−ソース電圧であり、Ｖtは閾値電圧である。上述したように、相互コンダクタンスは、ゲート−ソース電圧に対するドレイン−ソース電流の導関数を表す。従って、IDSに対する式（１）を使用して、相互コンダクタンスは以下のように表されてもよい。
【００２９】
【数２】
2009540555.tif 000004
また、ＣＭＯＳトランジスタに対する１次近似に従って、フリッカ雑音は以下のように与えられる。
【００３０】
【数３】
2009540555.tif 000005
式中、Ｋは使用される半導体プロセス技術により決定される定数である。
【００３１】
上述のように、相互コンダクタンスはトランジスタ線形性の測度であり、少なくとも第１次の近似に対して、印加されたゲートバイアスにより相互コンダクタンスのばらつきを少なくすることにより更に高い線形性が達成されることが分かる。その点において、複合トランジスタ回路１０の相互コンダクタンス曲線が個々の相互コンダクタンス曲線のいずれよりも明らかに線形であることが分かる。同様に図７は、図６に示す相互コンダクタンスの導関数を表す個々の曲線および複合曲線を示す。繰り返しになるが、複合曲線の明らかに向上した線形性が分かる。
【００３２】
例えば図６および図７に示すように、トランジスタ回路１０の改善された線形性を理解することは、２つのトランジスタ１２および１４の間の配置の違いを考慮するために潜在的に異なる係数を含む同一の多項関数に従って、トランジスタ１２および１４をモデル化することに基づいて更によく理解されてもよい。ＭＯＳトランジスタの場合、多項係数はチャネル幅Wに比例し、一般に非線形的にチャネル長Lに依存する。並列なトランジスタ１２および１４が異なるチャネル長および幅、並びに異なる閾値電圧Vtを有する一般的な例の場合、第１のトランジスタ１２および第２のトランジスタ１４に対するドレイン−ソーストランジスタ電流はそれぞれ以下のようになる。
【００３３】
【数４】
2009540555.tif 000006
【００３４】
【数５】
2009540555.tif 000007
【００３５】
上記個々のトランジスタ電流を使用して、トランジスタ１２および１４の並列な対の複合電流は以下のように与えられる。
【００３６】
【数６】
2009540555.tif 000008
歪み解析に関して、ゲート電圧の電力の電流を以下のように表せる。
【００３７】
【数７】
2009540555.tif 000009
【００３８】
式（７）の２次項は、２次切片点（ＩＰ２）を判定するため特に興味深い。それを理解することにより、トランジスタ回路１０の少なくとも１つの実施形態において、トランジスタ１２および１４の閾値電圧は、c1 + c2 - 3d1Vt1 - 3d2Vt2 = 0となるように構成される。これは、式（７）の２次項を消去する。尚、実際には２次項はプロセス許容差のばらつきにより完全に消去されない可能性があるが、この２次項および他の３次以上の項の実質的な縮小は有益である。
【００３９】
例えば図６の状況において本明細書で上述したように、異なる閾値電圧を有するトランジスタ１２および１４を構成することは、ゲートバイアス電圧の範囲にわたる相互コンダクタンスのばらつきを最小限にするために使用される。そのような最小化に対する１つの方法は、相互コンダクタンスの導関数を考慮する。これは、図７を参照するとgm2で示される。式（７）に関して、４次以上の項を無視してもよく、gm2の項は式の２次項に対する係数に一致する。
【００４０】
上記構成の詳細を考慮して、一般に、第１のトランジスタ１２と第２のトランジスタ１４との間の閾値電圧の差がトランジスタ回路の相互コンダクタンスの非線形性を低減するように、トランジスタ回路１０は第１のトランジスタチャネル長および第２のトランジスタチャネル長で構成される。この状況において、第１のトランジスタ１２と第２のトランジスタ１４との閾値電圧の差は、第１のトランジスタおよび第２のトランジスタのオン状態電流寄与を均衡化するように動作可能である。
【００４１】
更に、本明細書の教示に従って、トランジスタ回路１０のバイアスは第１のトランジスタ１２および第２のトランジスタ１４に対して実質的に同一の相互コンダクタンス値およびフリッカ雑音値を設定するために使用される。トランジスタ１２および１４が同一の動作相互コンダクタンスおよびフリッカ雑音動作を有する結果を与えるトランジスタ回路１０のゲート入力１６に印加されるゲートバイアス値は、第１のトランジスタ１２および第２のトランジスタ１４の第１のトランジスタチャネル長（L1）および第２のトランジスタチャネル長（L2）、並びに閾値電圧（Vt1、Vt2）の関数として計算される。図８は、トランジスタ回路１０に対して正確に計算されたバイアスを提供するために使用されてもよいバイアス回路５０の一実施形態を示す。
【００４２】
トランジスタ回路１０に対する有利なバイアス値の計算は、トランジスタ回路１０の改善された線形性性能の基礎となる幾何学的なトランジスタスケーリング関係を理解することに依存する。従来の超大規模集積回路（ＶＬＳＩ）の設計において、トランジスタ長および幅は因数s ＜ 1により縮小され、以下のようになる。
【００４３】
【数８】
2009540555.tif 000010
【００４４】
しかし、ＲＦビルディングブロックであるトランジスタ回路１０を使用するために、相互コンダクタンス、フリッカ雑音および可能性として出力コンダクタンスを保存するスケーリング方法を使用するのが有利であり、より長いトランジスタ１４の配置からより短いトランジスタ１２の配置への縮小は以下により与えられる。
【００４５】
【数１０】
2009540555.tif 000011
【００４６】
【数１１】
2009540555.tif 000012
従って以下が得られる。
【００４７】
【数１２】
2009540555.tif 000013
【００４８】
第１のトランジスタ１２の幅は拡大されてもよく、そのチャネル長は縮小される。すなわち、本明細書で説明されるトランジスタ回路実現方法の一実施形態に従って、チャネル長および幅は、gmおよび面積を一定に保持するように並列なトランジスタ１２および１４の間で変更される。
【００４９】
所定の一実現例に対して、トランジスタ１２および１４に対して同一の相互コンダクタンスおよびフリッカ雑音を与えるゲートバイアスは以下のように計算される。
【００５０】
【数１３】
2009540555.tif 000014
【００５１】
【数１４】
2009540555.tif 000015
【００５２】
【数１５】
2009540555.tif 000016
【００５３】
【数１６】
2009540555.tif 000017
gm1 = gm2が以下の結果を与えると仮定する。
【００５４】
【数１７】
2009540555.tif 000018
【００５５】
【数１８】
2009540555.tif 000019
【００５６】
これにより、同一の面積A = W1L1 = W2L2を使用して、以下が得られる。
【００５７】
【数１９】
2009540555.tif 000020
【００５８】
【数２０】
2009540555.tif 000021
【００５９】
従って、式（２０）は、トランジスタ１２および１４に対して同一の相互コンダクタンスおよびフリッカ雑音を動作可能に与えるゲートバイアス解決策を表す。
【００６０】
ＲＦビルディングブロックとして使用するトランジスタ回路１０の更なる調整のために、無線回路の設計者は増幅の測度として考えられてもよいパラメータgm/gdsについて考慮する場合がある。ここで、gdsはドレイン−ソースコンダクタンスを表す。このパラメータは、機械的応力のためにソース／ドレイン領域において作成される間隙から生じるトランジスタチャネルのドーパント濃度再分布により影響を受ける。よく理解されているＣＭＯＳ設計理論に従って、gdsは動作のピンチオフ領域におけるチャネル長変調に依存する。従って、トランジスタ１２および１４のチャネルにおける高いドーピングの結果、より低いドレイン−ソースコンダクタンスが得られ、ＲＦ応用例において有益である。
【００６１】
当然、本発明は上述の説明により限定されず、また添付の図面によっても限定されない。実際には、本発明は以下の請求の範囲およびその合法な等価物によってのみ限定される。
【図面の簡単な説明】
【００６２】
【図１】トランジスタ回路の一実施形態を示すブロック図である。
【図２】低雑音増幅器回路の一実施形態を示すブロック図である。
【図３】ミキサ回路の一実施形態を示すブロック図である。
【図４】トランジスタ閾値電圧特性の例を示すグラフである。
【図５】ＮチャネルトランジスタおよびＰチャネルトランジスタの一実施形態に対する逆短チャネル効果から発生する相対的に平坦な閾値電圧ピークを示すグラフである。
【図６】個別のトランジスタおよび複合トランジスタの相互コンダクタンス曲線の例を示すグラフである。
【図７】個別のトランジスタおよび複合トランジスタの相互コンダクタンス微分曲線を示すグラフである。
【図８】トランジスタバイアス回路の一実施形態を示すブロック図である。
【図１】
2009540555.tif 000022
【図２】
2009540555.tif 000023
【図３】
2009540555.tif 000024
【図４】
2009540555.tif 000025
【図５】
2009540555.tif 000026
【図６】
2009540555.tif 000027
【図７】
2009540555.tif 000028
【図８】
2009540555.tif 000029
【国際調査報告】
2009540555.tif 000030
2009540555.tif 000031
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