(57)【要約】メモリ（１５０）は、分離領域（１７０）により第２電荷格納領域（１６４Ｂ）から分離された第１電荷格納領域（１６４Ａ）を備える。メモリ（１５０）の少なくとも一つの電荷格納領域の消去を行うため、電荷格納領域（１６４Ａ，Ｂ）のうち少なくとも一つの電荷格納領域から基板（１５４）へ電子がＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングする、メモリ１５０の消去技術を提供する。単一の電荷格納領域の異なるレベルや状態にプログラムことができるほかの技術を提供する。【選択図】図５
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【特許請求の範囲】
【請求項１】
前記第２電荷格納領域（１６４ｂ）とは分離領域（１７０）で分離されている第１電荷格納領域（１６４Ｂ）を備えるメモリ（１５０）を提供するステップと、
少なくとも一つの電荷格納領域の消去のため、前記電荷格納領域（１６４Ａ，Ｂ）のうち少なくとも一つの電荷格納領域から基板（１５４）へ、電子をＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングさせるステップを有することを特徴とする方法。
【請求項２】
前記メモリは前記基板とゲートとをさらに備え、
前記Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングさせるステップは、
前記基板を接地するステップと、
前記電荷格納領域（１６４Ａ，Ｂ）のうち少なくとも一つから前記基板（１５４）に電子を放出するように、前記ゲートに電圧を供給すステップと、を含むことを特徴とする請求項１記載の方法。
【請求項３】
前記電荷格納領域（１６４Ａ，Ｂ）は、シリコンリッチナイトライドまたはポリシリコンを備えることを特徴とする請求項１記載の方法。
【請求項４】
前記電荷格納領域（１６４Ａ，Ｂ）は、前記電荷格納領域（１６４Ａ，Ｂ）の間に設けられた前記分離領域１７０により、物理的及び電気的に分離されていることを特徴とする請求項１記載の方法。
【請求項５】
基板（１５４）と、
分離領域（１７０）と、
シリコンリッチナイトライドを備え、第１ビットと第２ビットとを格納する第１電荷格納領域（１６４Ａ）と、
シリコンリッチナイトライドを備え、前記分離領域により前記第１記憶領域（１６４Ａ）と分離されている第２電荷格納領域（１６４Ｂ）と、を具備し、
前記第１電荷格納領域（１６４Ａ）は第１コンプリメンタリビット１及び第２コンプリメンタリビット１を格納し、
前記第１ビット及び前記第２ビットがプログラムされているときに、前記分離領域は前記第１及び前記第２コンプリメンタリビット１の第２閾値電圧のディスターバンスを抑制するように構成されてことを特徴とする半導体装置。
【請求項６】
前記第２電荷格納領域（１６４Ｂ）の前記第２閾値電圧が約０Ｖであり、かつ第１閾値電圧が０Ｖから５Ｖの間であることにより、前記第１電荷格納領域（１６４Ａ）は複数の状態にプログラムすることが可能であることを特徴とする請求項５記載の半導体装置。
【請求項７】
基板（１５４）と、
分離領域（１７０）と、
ポリシリコンを備える第１電荷格納領域（１６４Ａ）と、
ポリシリコンを備え、前記分離領域（１７０）により前記第１電荷格納領域（１６４Ａ）から分離されている第２電荷格納領域（１６４Ｂ）と、
ゲート（１６８）と、を具備し、
前記ゲートに前記電荷格納領域（１６４Ａ，Ｂ）のうち少なくとも一つの電荷格納領域から前記基板（１５４）に電子を注入するために前記基板（１５４）を接地し、かつ前記ゲート（１６８）に電圧を印加して、前記少なくとも一つの電荷格納領域から前記基板（１５４）に電子を注入することで、前記少なくとも一つの電荷格納領域の消去を行うことを特徴とする半導体装置。
【請求項８】
前記電荷格納領域（１６４Ａ，Ｂ）は、前記電荷格納領域の間に設けられた前記前記分離領域（１７０）により、物理的及び電気的に分離されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
基板（１５４）と、
分離領域（１７０）と、
シリコンリッチナイトライドを備え、第１ビット及び第２ビットを格納する第１電荷格納領域（１６４Ａ）と、
シリコンリッチナイトライドを備え、前記分離領域により前記第１記憶領域（１６４Ａ）と分離されている第２電荷格納領域（１６４Ｂ）と、を具備し、
前記第１電荷格納領域は第１コンプリメンタリビット１及び第２コンプリメンタリビット１を格納し、
前記第１ビット及び前記第２ビットがプログラムされているときに、前記分離領域は前記第１及び第２コンプリメンタリビット１の第２閾値電圧のディスターバンスを抑制するように構成されてことを特徴とする半導体装置。
【請求項１０】
前記電荷格納領域（１６４Ａ，Ｂ）は、前記電荷格納領域（１６４Ａ，Ｂ）の間に設けられた前記分離領域１７０により物理的及び電気的に分離され、
前記第１電荷格納領域（１６４Ａ）と前記第２電荷格納領域（１６４Ｂ）との間の閾値電圧ＶＴウィンドウは約４．５Ｖまたはそれ以上であり、
前記第２電荷格納領域（１６４Ｂ）の第２の閾値電圧ＶＴが約０Ｖであり、かつ第１閾値電圧ＶＴが０Ｖから５Ｖの間であることにより、前記第１電荷格納領域（１６４Ａ）は複数の状態にプログラムすることが可能であることを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス、特にデュアルビットメモリデバイスの消去並びにプログラム方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、動作電力なしでデータを保持できる電気的な記憶メディアである。フラッシュメモリは、耐用期間（一般的なフラッシュメモリでは百万回）の間は、プログラム、消去、及び再度のプログラムをすることができる。フラッシュメモリは、信頼性が高く小型で安価な不揮発性メモリとして民生用、工業用、及び他の用途で、用いられている。電子機器の小型化に伴い、フラッシュメモリのような集積メモリセルには、集積回路メモリセルの一ユニットに格納できる情報量を増加させることが要求されている。
【０００３】
フラッシュメモリ技術は、２ビットの情報を格納できる電荷捕獲誘電体セルを利用したメモリセル技術を基礎としている。近年、不揮発性メモリでは、単一のシリコンナイトライド層内に形成された、電荷を格納する二つの電荷格納領域を利用するメモリ回路が開発されている。このタイプの不揮発性メモリは、カリフォルニア州サニーベルのＳｐａｎｓｉｏｎ社からＭＩＲＲＯＲＢＩＴの商標で販売されているデュアルビットフラッシュＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）として知られている。この構成では、１ビットはシリコンナイトライド層の一方の側に設けられた第１電荷記憶領域に格納され、さらに別の１ビットは同じシリコンナイトライド層の他方の側に設けられた第２電荷格納領域に格納される。例えば、それぞれメモリセルの左側の領域及び右側の領域であって、シリコンナイトライド層の物理的に異なる領域に、左側のビット及び右側のビットの各々を記憶することができる。従来のＥＥＰＲＯＭセルに比べて、デュアルビットメモリセルは、同一サイズのメモリ配列で二倍の情報を格納することができる。
【０００４】
このようなデュアルビットメモリはチャネルホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入技術によりプログラムされる。図１は、チャネルホットエレクトロン（ＣＨＥ）注入プログラム動作中における従来のデュアルビットメモリセル５０の断面図である。メモリセル５０は、従来のＥＥＰＲＯＭメモリデバイスの二倍の記憶容量を実現するデュアルビット（ビット１、ビット２）構造を有している。
【０００５】
メモリセル５０は、酸化物−窒化物−酸化物（ＯＮＯ）積層６２−６４、及び基板５４に設けられた第１埋め込み領域６０と第２埋め込み領域６１との間に設けられたゲート６８を備える。図に示すように、基板５４は、基板５４内に形成され、メモリセル５０に自己整列された第１埋め込み領域６０及び第２埋め込み領域６１を有するＰ型半導体基板である。第１埋め込み領域６０及び第２埋め込み領域６１の各々はＮ型半導体で形成されている。第１絶縁層６２、電荷格納層６４及び第２絶縁層６６は、酸化物−窒化物−酸化物（ＯＮＯ）構造を用いて実現される。この例では、電荷を格納できるナイトライド電荷格納層６４は、二つの酸化絶縁層６２及び６６とに挟まれている。第１絶縁層６２は基板５４の上に、酸化シリコンまたはシリコンナイトライドからなる電荷格納層６４は第１絶縁層６２の上に、第２絶縁層６６は電荷格納層６４の上に、ポリシリコンからなるコントロールゲート６８は第２絶縁層６６の上に各々設けられる。動作可能なメモリデバイスを製造するために、基板５４上に第１金属シリサイドコンタクト（不図示）が形成され、コントロールゲート６６は第２金属シリサイドコンタクト（不図示）で覆われる。
【０００６】
メモリセル５０は、２ビットの情報、すなわち円で表された左側のビット（ビット１）及び右側のビット（ビット２）を格納することができる。実際には、メモリセル５０は一般的に左右対称であり、第１埋め込み領域６０と第２埋め込み領域６１とは交換が可能である。このため、第１埋め込み領域６０は右側のビット（ビット２）に対してソース、第２埋め込み領域６１は左側のビット（ビット２）に対してドレインとして機能する。反対に、第２埋め込み領域６１は左側のビット（ビット１）に対してソース、第１埋め込み領域６０は左側のビット（ビット１）に対してドレインとして機能してもよい。デバイス動作中のリークを防止するため、閾値電圧がコントロールゲート６６と基板５４との間に加わる。
【０００７】
図１に示すように、典型的なプログラムプロセスは、チャネルホットエレクトロン（ＣＨＥ）注入技術を参照し、ミラービットセル５０の電荷格納層６４のビット２のプログラムに用いることができる。この例では、メモリセル５０のビット２は、ソース６０を接地または中性の電圧（例えば約０Ｖ）でフローティングし、ドレイン６１には相対的に高い電圧（例えば３．５〜５．５Ｖをドレイン６１に供給）を供給し、ゲート６８には相対的に高い電圧（例えば７〜１０Ｖ）を供給することでプログラムされる。ソース６０よりも相対的に高い電圧をドレイン６１に印加することにより、ソース６０からドレイン６１に電子を加速する水平方向の電界が発生する。ゲート６８に相対的に高い電圧を印加することで、垂直方向に強い電界が発生する。ドレイン領域６１付近で電子が十分強いエネルギーを得ると、垂直方向の電界によって、電子はトンネル酸化層６２を通過し、ナイトライド電荷格納層６４のビット２へと引き抜かれる。これらの電子は電荷格納層６４に捕獲される（例えば電荷はナイトライド（絶縁体）に捕獲され、移動しない）。ドレイン６１の領域（ビット２）付近に局在する電荷がない状態は論理１と、ドレイン６１の領域（ビット２）付近で局在する電荷が存在することは論理０と解釈される（反対にしてもよい）。以下の例において、各々をソース６０及びドレイン６１として言及した埋め込み領域６０及び６１は、埋め込み領域６０及び６１にかかるバイアス電圧を切り替えることで電圧が反対方向になった場合、各々ドレイン及びソースとしても機能する。これにより、電荷格納層６４の他方の側に設けられたビット１に別の電荷を格納する（または格納しない）ことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、メモリセルは二つのビット（ビット１、ビット２）を格納することができる。電荷格納層１６４の右側の電荷格納領域（以下、“プログラムセル”または“ノーマルビット２”とする）は電子を格納することでプログラムされ、左側の電荷格納領域（以下、“非プログラムセル”または“コンプリメンタリビット１”とする）はプログラムされていないとき、コンプリメンタリビット１の閾値電圧ＶＴはディスターバンスを受けることがある。ノーマルビット２がプログラムされているとき、コンプリメンタリビット１がプログラムされていなくても（すなわち電子を格納していない）、コンプリメンタリビット１の閾値電圧ＶＴは高くなる。言い換えれば、ノーマルビット２がプログラムされていることにより、コンプリメンタリビット１の閾値電圧ＶＴは微小に変化する（例えばわずかに増加する）。この現象は、“コンプリメンタリビット１ディスターバンス”と呼ばれている。このディスターバンスは、ノーマルビット２とコンプリメンタリビット１との間の閾値電圧ＶＴウィンドウを制限し（例えば約２Ｖ）、それ以上増加させない。
【０００９】
コンプリメンタリビット１ディスターバンスは、プログラムセル（例えばノーマルビット２）と非プログラムセル（例えば非プログラムコンプリメンタリビット１）との間のＶＴ差または“ウィンドウ”を、およそ２Ｖ程度に制限する。さらに、ノーマルビットの閾値電圧ＶＴをより高いレベルにプログラムすることにより、コンプリメンタリビットのＶＴがより高くなり、このことにより二つのビット間のＶＴ差をさらに増大させることがない。このコンプリメンタリビットディスターバンスにより、異なる複数レベルに情報をプログラムできるマルチレベルセルを実現することが困難または不可能となっている。この課題を解決することが望まれている。
【００１０】
図２はバンド−トゥ−バンドチャネルホットホール（ＣＨＨ：ｃｈａｎｎｅｌ  ｈｏｔ  ｈｏｌｅ）消去動作中のデュアルビットメモリセル５０の構成を示す断面図である。メモリセル５０のビット２を消去するために、ドレイン６１に中程度の大きさの正のバイアス電圧（例えば４〜７Ｖ）を印加し、ソース６０は接地またはフローティングし、ゲート６８には相対的に高い負のバイアス電圧（例えば−５〜−９Ｖ）を印加する。このようにゲート６８とドレイン６１にバイアスをかけることで、バンド−トゥ−バンドホールが生成され、ドレイン６１からゲート６８へと注入される。ホールは、電荷格納領域６４のドレイン６１付近の領域であるビット２に捕獲された電子と結合する（電気的中和）。これによりビット２は消去される。同様に、ビット１は、ドレイン６０及びソース６０に印加されているバイアス電圧を反対にすることにより消去される（例えばソース６０に中程度の大きさの正の電圧（例えば４〜７Ｖ）を印加し、ドレイン６１を接地またはフローティングし、ゲート６８には相対的に高い負のバイアス電圧（例えば−５〜−９Ｖ）を印加する）。このように、ゲート６８及びソース６０にバイアスを印加することで、バンド−トゥ−バンドホールが生成され、ソース６０からゲート６８へと注入される。ホールは、電荷格納領域６４のソース６０付近の領域であるビット１に捕獲されている電子と結合する（電気的中和）。これによりビット１は消去される。
【００１１】
こうした進歩にも関わらず、デュアルビットメモリセルの消去、及びプログラムの技術には改良が要求されている。本発明の他の機能及び特徴を発明の詳細な説明、請求項、図面及び背景技術を用いて、より明らかにする。
【００１２】
本発明は、メモリの消去及びプログラム技術を提供するものである。
【課題を解決するための手段】
【００１３】
実施例により、分離領域により第２電荷格納領域から分離された第１電荷格納領域を有するメモリの消去方法を提供する。少なくとも一つの電荷格納領域から基板へと電子がトンネルすることで、少なくとも一つの電荷格納領域の消去を行う。電荷格納領域は、分離領域により物理的、及び電気的に分離されている。
【００１４】
他の実施例により、一つの電荷格納領域において複数の異なるレベルや状態にプログラムを行う技術を提供する。
【発明を実施するための最良の形態】
【００１５】
下記の発明の詳細な説明は、実際には典型的な例に過ぎず、発明やその用途及び使用例を限定するものではない。さらに、上記の背景技術や下記の発明の詳細な説明で説明された理論によって限定されない。
【００１６】
図３は本発明の実施例に係るデュアルビットメモリセル１５０の断面図である。ミラービットメモリセル１５０は、基板１５４内に形成されメモリデバイス１５０に自己整列された第１埋め込み領域１６０と第２埋め込み領域１６１とを有する基板１５４、基板１５４上に設けられた第１絶縁層１６２、各々が第１絶縁層１６２上に設けられた一対の電荷格納層１６４Ａ及び１６４Ｂ、電荷格納領域１６４Ａ及び１６４Ｂの間に設けられた分離領域１７０、電荷格納領域１６４Ａ、１６４Ｂ及び分離領域１７０の上に設けられた第２絶縁層１６６、並びに第２絶縁層１６６上に設けられたコントロールゲート１６８を備える。第１金属シリサイドコンタクト（不図示）は基板１５４の上に形成され、コントロールゲート１６６は第２金属シリサイドコンタクト（不図示）により覆われている。
【００１７】
例えば、電荷格納領域１６４Ａ及び１６４Ｂは第１絶縁層１６２と第２絶縁層１６４との間に形成されている。電荷格納領域１６４Ａ及び１６４Ｂは、電荷格納領域１６４Ａ及び１６４Ｂの間に設けられた分離領域１７０により、物理的及び電気的に分離されている。例えば実施例では、コントロールゲート１６８はポリシリコン、電荷格納領域１６４Ａ及び１６４Ｂはシリコンリッチナイトライド、ポリシリコン、または同様に電荷を捕獲する材質、分離領域１７０は酸化物により各々形成される。このように、基板１５４とコントロールゲート１５４間の誘電体積層は、酸化物−シリコンリッチナイトライド−酸化物（ＯＲＯ）積層、酸化物−ポリシリコン−酸化物（ＯＰＯ）積層、または酸化物−シリコンリッチナイトライド−ポリシリコンリッチナイトライド−酸化物（ＯＲＰＲＯ）積層等を有する。
【００１８】
分離領域１７０による電荷格納層１６４ＡとＢとの物理的分離により、プログラムセル（例えば電荷格納層１６４Ｂにおけるノーマルビット２）と非プログラムセル（例えば電荷格納層１６４Ａにおける非プログラムコンプリメンタリビット１）との間の閾値電圧ＶＴウィンドウの大きさを増加させることができる。このことは、コンプリメンタリビット１ディスターバンスの問題を大きく軽減し、また実質的に解消する。例えば、図１に示したメモリセル構造５０とは対照的に、図３に示したメモリセル構造１５０により、プログラムセル（例えばノーマルビット２）と非プログラムセル（例えば非プログラムコンプリメンタリビット１）との間のＶＴウィンドウを約４．５Ｖ、またはそれ以上まで増加させることができる。
【００１９】
図３のメモリセル構造１５０ではコンプリメンタリビット１ディスターバンスが問題とならないことから、メモリセル１５０は複数レベルにプログラムすることができる。言い換えれば、メモリセル１５０はマルチレベルセル（ＭＬＣ）である。プログラムセル（例えばノーマルビット２）と非プログラムセル（例えば非プログラムコンプリメンタリビット１）との間の広いＶＴウィンドウにより、中間の状態が得られる。例えば、プログラムセル（例えばノーマルビット２）が５Ｖでプログラムされるとき、非プログラムセル（例えば非プログラムコンプリメンタリビット１）のＶＴは０Ｖ付近である。このように、あるセルは、例えば２、３、４、または５Ｖと、異なるレベルにプログラムされることが可能である。これらの異なるレベルは、各々の電荷格納領域に異なる状態が格納されることを可能にする。例えば、より大きなＶＴウィンドウは、４ビットが単一のメモリセル１５０に格納されるように、２ビットがノーマルビット２に格納され、別の２ビットがコンプリメンタリビット１に格納されることを可能にする。
【００２０】
単一のデュアルビットメモリセル１５０は図３に示されたものであり、また、図４を参照して以下に説明するように、適当な数のデュアルビットメモリセル１５０はメモリアレイの形成に利用できる。
【００２１】
図４は、従来のアレイ構造２００（実際のアレイ構造は非常に多数のデュアルビットメモリセル５０を含む）を形成している複数のデュアルビットメモリセルの模式図である。上記のように、アレイ構造２００は半導体基板に形成された多数の埋め込みビットラインを有する。図４には、それぞれがアレイ構造２００中のメモリセルのドレインまたはソースとして機能する３本の埋め込みビットライン（符号２０２、２０４及び２０６参照）が示されている。アレイ構造２００はメモリセルのゲート電圧の制御に利用される多数のワードラインも有する。図４には、ビットラインと十字に交差するように設けられた４本のワードライン（符号２０８、２１０、２１２及び２１４参照）が示されている。図３には示していないが、ＯＲＯ積層やＯＰＯ積層のような電荷格納層は、ビットラインとワードラインとの間に配置されている。図４中の破線は、アレイ構造２００中の二つのデュアルビットメモリセルである第１セル２１６及び第２セル２１８を示す。明らかなように、ビットライン２０４は第１セル２１６と第２セル２１８とに共有されている。接地電位を選択されたいずれかのビットラインに印加することができ、いずれかのビットラインも接地電位に固定されないため、アレイ構造２００は仮想接地構造として知られている。
【００２２】
アレイ構造２００の制御論理回路は、プログラミング、読み出し、消去及びソフトプログラミングのような従来のフラッシュメモリ動作中におけるワードライン２０８、２１０、２１２及び２１４への電圧の印加、並びにビットライン２０２、２０４及び２０６への電圧の印加により、メモリセルの選択を管理する。電圧は、ビットラインコンタクト（不図示）によりビットライン２０２、２０４及び２０６に印加される。図４には、３本の金属導線（符号２２０、２２２及び２２４）、並びに三つのビットラインコンタクト（符号２２６、２２８及び２３０）が示されている。ビットラインは電気抵抗が非常に高いため、１６ワードラインごとに一つのビットラインコンタクトが用いられる。
【００２３】
ＦＮ消去動作
図５は、本発明の実施例においてFowler-Nordheim(ＦＮ)消去動作を示すデュアルビットメモリセル１５０の断面図である。
【００２４】
ＦＮ消去動作を可能にするために、セル１５０の電荷格納領域１６４Ａ及びBはシリコンリッチナイトライド、またはそれに類する材質（例えばポリシリコン）からなる。ＦＮ消去動作の実施例では、基板１５４を接地し、ソース１６０及びドレイン１６１をフローティングし、さらにコントロールゲート１６８に高い負の電圧を印加することで、積層を通過する垂直方向の強い電界を発生させることができる。別の実施例によれば、ゲート１６８に相対的に高い負のバイアス電圧（例えば−８〜−１０V）を印加し、基板１５４に正のバイアス電圧を印加することで、垂直方向の強い電界を発生させることができる。
【００２５】
垂直方向の強い電界が発生すると、電荷格納領域１６４Ａ及びＢに捕獲されていた電子は、電荷格納領域１６４Ａ及びＢから基板１５４へと放出または引き抜かれ、メモリセル１５０の消去が可能となる。電子が固定され移動しにくい他の材質（例えばナイトライド）と比較して、シリコンリッチナイトライドのような材質は電荷トラップの密度が小さく、その中では電子が移動しやすいため、こうした材質を利用することでＦＮ消去動作が可能となる。基本的に、シリコンリッチナイトライドのような材質を用いて電荷格納領域１６４Ａ及びＢを形成することは、電荷格納領域１６４Ａ及びＢから電荷を放出することを容易にする。例えばナイトライド電荷格納領域を備えるメモリセルに同様のＦＮ消去動作を行っても、ナイトライド電荷格納領域から電子が放出されないため、動作しない。
【００２６】
上記の発明の詳細な説明において、少なくとも一つの実施例を紹介したが、発明には多くのバリエーションが存在する。典型的な実施例はあくまで例示であり、本発明の範囲、用途、構成をいかなる方法によっても限定するものではない。上記の実施例は、当業者に本発明の実施例を実行するためのロードマップを示し、実施例で説明したセルの機能及び構成には、請求項及び法的に均等のものにより定められる発明の範囲から逸脱しない程度で、種々の変更が加えられるものである。
【図面の簡単な説明】
【００２７】
本発明は、同一の符号は同一のセルを示す下記の図面を参照して説明する。
【００２８】
【図１】図１はチャネルホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入技術によるプログラミング動作中の従来のデュアルビットメモリセルの断面図である。
【図２】図２はバンド−トゥ−バンドチャネルホットホール消去動作中の従来のデュアルビットメモリセルの断面図である。
【図３】図３は本発明の実施例に係るデュアルビットメモリセルの断面図である。
【図４】図４はメモリセルアレイにおける複数のデュアルビットメモリセルの模式図である。
【図５】図５は本発明の実施例に係るFowler-Nordheim消去動作中のデュアルビットメモリセルの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2009532910.tif 000009