(57)【要約】【課題】フラッシュメモリ装置においてリーク電流及びプログラムディスターブを抑制すること。【解決手段】本発明の実施例に従って構成されたフラッシュメモリシステム３００は、仮想接地方式のアレイ構成（３０２）を採用している。プログラム動作中において、対象メモリセル（７０６）には負の基板電圧が印加され、当該電圧がなければ対象メモリセル（７０６）内を流れてしまうであろうリーク電流を制御または排除する。当該負の基板電圧はまた、対象セルのドレインに対応するビット線（ＢＬ２）の下方に空乏領域（７１４）をより深く拡張することにより、対象セルに隣接するセル（７０８）におけるプログラムディスターブの発生を抑制する。当該負の基板電圧は、ベリファイ動作（プログラムベリファイ、弱プログラムベリファイ、消去ベリファイ）の間にも、対象セル（７０６）に印加され、当該電圧がなければ引き起こされるであろうベリファイ動作中のエラーを抑制または排除する。【選択図】図８
2009532820.tif 000002
【特許請求の範囲】
【請求項１】
仮想接地方式のセルアレイを具備する不揮発性メモリ装置のプログラミング方法であって、
各セルは、前記アレイ内のワード線（７０２）に対応したゲートと、前記アレイ内のビット線に対応して半導体基板（７１０）内に形成された選択可能なドレイン／ソースと、前記アレイ内のビット線に対応して前記半導体基板（７１０）内に形成された選択可能なソース／ドレインと、を含み、
前記アレイ内の対象セル（７０６）をプログラミングのために選択するステップと、
前記対象セル（７０６）に対応する前記ワード線（７０２）にプログラミング電圧を印加するステップと、
前記対象セル（７０６）の前記ドレインに対応する第１の選択可能なビット線（ＢＬ２）に対しドレイン電圧を印加するステップと、
前記対象セル（７０６）の前記半導体基板（７１０）に負の基板電圧を印加することにより、ビット線リーク電流を制御するステップと、
を有することを特徴とするプログラミング方法。
【請求項２】
ビット線のリーク耐性に応じて、前記負の基板電圧を決定するステップをさらに有することを特徴とする請求項１記載のプログラミング方法。
【請求項３】
前記対象セル（７０６）の書き込みサイクルにおける状態に応じて、前記負の基板電圧を調整するステップをさらに有することを特徴とする請求項１記載のプログラミング方法。
【請求項４】
前記対象セル（７０６）のプログラム閾値電圧に基づいて、前記負の基板電圧を決定するステップをさらに有することを特徴とする請求項１記載のプログラミング方法。
【請求項５】
前記対象セル（７０６）の前記半導体基板（７１０）に対し、前記負の基板電圧を印加するステップをさらに有することを特徴とする請求項１記載のプログラミング方法。
【請求項６】
前記対象セル（７０６）に対応する前記ワード線（７０２）を共有する隣接セル（７０８）におけるプログラムディスターブの影響を、前記負の基板電圧により低減するステップをさらに有することを特徴とする請求項１記載のプログラミング方法。
【請求項７】
仮想接地方式のセルアレイを具備する不揮発性メモリ装置において実行されるベリファイ動作の方法であって、
各セルは、前記アレイ内のワード線（７０２）に対応したゲートと、前記アレイ内のビット線に対応して半導体基板（７１０）内に形成された選択可能なドレイン／ソースと、前記アレイ内のビット線に対応して前記半導体基板（７１０）内に形成された選択可能なソース／ドレインと、を含み、
対象セル（７０６）に対応する前記ワード線（７０２）にベリファイ電圧を印加するステップと、
前記対象セル（７０６）の前記ドレインに対応する第１の選択可能なビット線（ＢＬ２）に対しドレイン電圧を印加するステップと、
前記対象セル（７０６）の前記半導体基板（７１０）に負の基板電圧を印加することにより、ビット線リーク電流を制御するステップと、
前記対象セル（７０６）を流れるベリファイ電流を処理するステップと、
を有することを特徴とするベリファイ方法。
【請求項８】
前記ベリファイ電圧は、プログラムベリファイ電圧、消去ベリファイ電圧、弱プログラムベリファイ電圧、のいずれかであることを特徴とする請求項７記載のベリファイ方法。
【請求項９】
ビット線のリーク耐性に応じて、前記負の基板電圧を決定するステップをさらに有することを特徴とする請求項７記載のベリファイ方法。
【請求項１０】
前記対象セル（７０６）の書き込みサイクルの状態に応じて、前記負の基板電圧を調整するステップをさらに有することを特徴とする請求項７記載のベリファイ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、一般的にはフラッシュメモリ装置に関するものであり、特にフラッシュメモリ装置のプログラム及びベリファイ動作に関するものである。
【背景技術】
【０００２】
フラッシュメモリは電子記憶媒体の一種であり、動作電力のない状態でデータを保持することができる。フラッシュメモリは、耐用期間中（典型的なフラッシュメモリ装置では、例えば１００万回の書き込みサイクルまで）においてプログラム、消去、及び再プログラムが可能である。フラッシュメモリは、信頼性が高くコンパクトで安価な不揮発性メモリとして、多くの消費者、商業、及びその他の用途においてますます人気を集めている。電子装置が小型化するに従い、集積回路記憶素子（例えば、フラッシュメモリユニット）上の単位領域当たりに記憶することのできるデータ量を増大させることが求められるようになっている。この点について、従来からあるフラッシュメモリ技術の１つは、２ビットのデータを格納可能な電荷捕獲誘電素子を利用したメモリセルに基づくものである。このような装置においては、電荷捕獲誘電素子の一端にある第１の電荷格納領域を使用して第１のビットを格納し、電荷捕獲誘電素子の他端にある第２の電荷格納領域を使用して第２のビットを格納することができる。
【０００３】
図１は、従来のデュアルビットメモリセル１００の断面図である。メモリセル１００は、窒化シリコン層１０２と、第１の埋設結合領域１０６及び第２の埋設結合領域１０８を有するＰ型半導体基板１０４とを含む。第１の埋設結合領域１０６及び第２の埋設結合領域１０８のそれぞれは、Ｎ＋の半導体材料から形成されている。窒化シリコン層１０２は、２つの酸化シリコン層（参照符号１１０及び１１２にて図示）に挟まれている。窒化シリコン層１０２は、島状に埋設された多結晶シリコンや、その他の形状の電荷捕獲層を代わりに用いてもよい。
【０００４】
酸化シリコン層１１０は、ポリシリコンゲート１１４により覆われている。ゲート１１４は、Ｎ型の不純物（例えば、リン）によりドーピングされている。メモリセル１００は、２つのデータビットを格納することができる。左側のビットは円破線１１６で表され、右側のビットは円破線１１８で表されている。実際には、メモリセル１００は一般的に対称であり、第１の埋設結合領域１０６及び第２の埋設結合領域１０８は入れ替え可能である。この点、第１の埋設結合領域１０６は右側ビット１１８に対するソース領域として働き、第２の埋設結合領域１０８は右側ビット１１８に対するドレイン領域として働くことができる。反対に、第２の埋設結合領域１０８は左側ビットに対するソース領域として働き、第１の埋設結合領域１０６は左側ビット１１６に対するドレイン領域として働くことができる。
【０００５】
図２は、従来のアレイ構造２００に従って配置された多数のデュアルビットメモリセルの略図である（実際のアレイ構造は、数千個のデュアルビットメモリセルを含み得る）。アレイ構造２００は、前述のように半導体基板中に形成された多数の埋設ビット線を含む。図２には、３本の埋設ビット線（参照符号２０２、２０４、及び２０６）が描かれており、それぞれがアレイ構造２００のメモリセルに対して、ドレインまたはソースとして機能することができる。アレイ構造２００はまた、メモリセルのゲート電圧を制御するために利用される多数のワード線を含む。図２には、４本のワード線（参照符号２０８、２１０、２１２、及び２１４）が描かれており、一般的にこれらのワード線はビット線と共に交差パターンを形成する。図２には示されていないが、電子捕獲誘電素子はビット線とワード線の間の結合部に挟まれている。図２の中の点線は、アレイ構造２００における２つのデュアルビットメモリセル（第１のセル２１６及び第２のセル２１８）を表す。特に、ビット線２０４は第１のセル２１６と第２のセル２１８により共有されている。アレイ構造２００は、仮想接地方式として知られている。なぜならば、選択された任意のビット線に対して接地電位を印加することが可能であり、いずれかのビット線を接地電位に固定する必要がないためである。
【０００６】
アレイ構造２００の制御ロジック及び回路は、従来のフラッシュメモリ動作（例えば、プログラミング、読み出し、消去、及び弱プログラミング）において、メモリセルの選択、ワード線への電圧印加、及びビット線への電圧印加を管理する。電圧は、導電性の金属線及びビット線コンタクトを用いてビット線へと伝えられる。図２には、３本の導電性の金属線（参照符号２２０、２２２、及び２２４）と、３つのビット線コンタクト（参照符号２２６、２２８、及び２３０）が図示されている。本実施例では、ビット線の抵抗が非常に高いため、ビット線コンタクトはワード線１６本ごとに１つずつ使用されている。
【０００７】
メモリセル１００のプログラミングは、周知のホットエレクトロン注入技術（チャネルホットエレクトロンまたはＣＨＥプログラミングともいう）により実行することができる。従来のプログラミング技術によれば、右側ビット１１８は、比較的高いプログラミング電圧を適切に選択されたワード線を介してゲート１１４に印加し、（この場合はソースとして働く）第１の埋設結合領域１０６に対応するビット線を接地し、（この場合はドレインとして働く）第２の埋設結合領域１０８に対応するビット線に対し比較的高いドレイン電圧を印加することにより行われる。反対に、左側ビット１１６は、比較的高いプログラミング電圧を適切に選択されたワード線を介してゲート１１４に印加し、（この場合はソースとして働く）第２の埋設結合領域１０８に対応するビット線を接地し、（この場合はドレインとして働く）第１の埋設結合領域１０６に対応するビット線に対し比較的高いドレイン電圧を印加することにより行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
再び図２を参照に、仮想接地方式のフラッシュメモリアレイにおいて従来のＣＨＥプログラミングを行う場合、選択されていないワード線の下や、ワード線同士の間、及びビット線コンタクト領域中に、過度のリーク電流が流れる可能性がある。このようなビット線リーク電流は、プログラミングに必要な電流を数十アンペアも増加させる場合があり、それはこのようなフラッシュメモリにおける公称の動作特性を考慮すると相当の量である。さらに、アレイが多数のプログラム−消去サイクルを経たあとは、セルの自然劣化により、この寄生リーク電流の量はおよそ２桁（１００倍）ほど増加することがある。過度のリーク電流は、携帯電子機器・無線電話やその他の低電力アプリケーションにとっては、非常に望ましくない場合がある。過度のリーク電流は、実際のフラッシュメモリ装置において、他の悪影響（例えば、超過電流によるビット線電位の低下に起因するプログラミング効率の低下や、非選択のワード線に生じるチャネル電流に起因する非選択ワード線上のセルへのディスターブなど）を及ぼす可能性もある。
【０００９】
ビット線リーク電流は、仮想接地方式における従来のベリファイ動作（弱プログラムベリファイ、消去ベリファイ、及びプログラムベリファイ）においても発生する場合がある。これらのベリファイ動作は上述したプログラミング動作に似ているが、より低電圧のワード線電圧及びドレイン電圧が印加される。このようなベリファイ動作の目的は、対象セルの閾値電圧（ＶＴ）が所望の範囲内にあるか否かを判定することにある。所望の閾値電圧の範囲は、特定のベリファイ動作に依存し、好ましい弱プログラム状態、好ましい消去状態、または好ましいプログラム状態のいずれかに対応するものである。ベリファイされる特定の閾値電圧ＶＴに関わらず、ベリファイ動作は非常に少量のベリファイ電流を対象セルに生じさせ、当該ベリファイ電流をリファレンスメモリセルで生成されたリファレンス電流と比較する。ビット線リーク電流は、たとえ少量であってもベリファイ動作にエラーをもたらす場合がある。これは、測定回路が、リーク電流と合わさった実際のベリファイ電流を測定するためである。
【００１０】
プログラミング及びベリファイ動作中におけるリーク電流は、コアデバイスの長さが減少するに従って悪化する。さらに、フラッシュメモリ装置が縮小され、メモリセルのチャネル長が減少するにつれ、隣接するデバイスへのプログラムディスターブも増大する。プログラムされるメモリセルと同じワード線を共有する隣接のメモリセルにおいては、別種類のプログラムディスターブが起こる可能性がある。このプログラムディスターブは、電子がビット線の周囲に拡散して隣接メモリセルの酸化膜に注入し、隣接メモリセルが実質的にプログラムまたは弱プログラムされる結果となることにより引き起こされる。
【００１１】
従って、仮想接地方式のメモリセルにおいて、プログラム中のリーク電流を制御、低減、または排除することが望ましい。同様に、仮想接地方式のメモリセルにおいて、ベリファイ動作中のリーク電流成分を抑制、低減、または排除することが望ましい。さらに、仮想接地方式のメモリセルへのプログラミングに関連するプログラムディスターブを低減することが望ましい。加えて、本発明の実施例に係る他の望ましい特徴及び特性は、付属の図面並びに前述の技術分野及び背景技術の記述と共に、後述する詳細な説明及び添付の特許請求の範囲により明らかになる。
【課題を解決するための手段】
【００１２】
ここで説明されるフラッシュメモリのプログラミング技術は、仮想接地方式のメモリセルに利用することができる。当該プログラミング技術は、プログラミング動作中のビット線リーク電流を低減し、消費電力を節約することができる。また、当該プログラミング技術は、メモリセルアレイ中におけるプログラムディスターブの発生数を低減することができる。ここで説明されるフラッシュメモリの種々のベリファイ技術も、同様に仮想接地方式のメモリセルに利用することができる。当該ベリファイ技術は、測定電流中におけるビット線リーク電流成分を低減し、対象セルにより生成される実際のベリファイ電流をより正確に判定することができる。
【００１３】
本発明の上記及びその他の側面は、一の実施例により実現することができる。それは、仮想接地方式のセルアレイを具備する不揮発性メモリ装置のプログラミング方法であって、各セルは、アレイ内のワード線に対応したゲートと、アレイ内のビット線に対応して半導体基板内に形成された選択可能なドレイン／ソースと、アレイ内のビット線に対応して半導体基板内に形成された選択可能なソース／ドレインと、を含む。この方法は、アレイ内の対象セルをプログラミングのために選択するステップと、前記対象セルに対応するワード線にプログラミング電圧を印加するステップと、前記対象セルの前記半導体基板に負の基板電圧を印加することにより、ビット線リーク電流を制御するステップと、を含む。
【００１４】
本発明の上記及びその他の側面は、同様に一の実施例により実現することができる。それは、仮想接地方式のセルアレイを具備する不揮発性メモリ装置において実行されるベリファイ動作の方法であって、各セルは、アレイ内のワード線に対応したゲートと、アレイ内のビット線に対応して半導体基板内に形成された選択可能なドレイン／ソースと、アレイ内のビット線に対応して半導体基板内に形成された選択可能なソース／ドレインと、を含む。この方法は、対象セルに対応する前記ワード線にベリファイ電圧を印加するステップと、前記対象セルの前記ドレインに対応する第１の選択可能なビット線に対しドレイン電圧を印加するステップと、前記対象セルの前記半導体基板に負の基板電圧を印加することにより、ビット線リーク電流を制御するステップと、前記対象セルを流れるベリファイ電流を処理するステップと、を含む。
【００１５】
本発明の上記及びその他の側面も、同様に一の実施例により実現することができる。それは、仮想接地方式のセルアレイを具備する不揮発性メモリ装置のプログラミング方法であって、各セルは、アレイ内のワード線に対応したゲートと、アレイ内のビット線に対応して半導体基板内に形成された選択可能なドレイン／ソースと、アレイ内のビット線に対応して半導体基板内に形成された選択可能なソース／ドレインと、を含む。この方法は、アレイ内の対象セルをプログラミングのために選択するステップと、前記対象セルに対応するワード線にプログラミング電圧を印加するステップと、前記対象セルの前記ドレインに対応する第１の選択可能なビット線にドレイン電圧を印加するステップと、前記第１の選択可能なビット線の下方におけるプログラミング中の電子拡散を低減するために、前記対象セルの前記半導体基板に負の基板電圧を印加するステップと、を含む。
【発明を実施するための最良の形態】
【００１６】
本発明の更なる完全な理解は、下記の図面と一緒に、詳細な説明及び特許請求の範囲を参照することにより得ることができる。図中において、類似の参照符号は類似の構成要素を示すものである。
【実施例】
【００１７】
以下の詳細な説明は、事実上単なる実例に過ぎないものであり、発明の実施例や、当該実施例の応用及び利用の範囲を制限するものではない。さらに、前述の技術分野、背景技術、発明の概要、及び後述する詳細な説明において表示され、あるいは暗示されたいかなる理論によって拘束される意図も存在しない。
【００１８】
本発明の実施例は、機能的かつ／または論理的なブロック要素、及び種々の処理ステップによって記述される場合がある。このようなブロック要素は、数々のハードウェア、ソフトウェア、及び／または特定の機能を実行するように構成されたファームウェア要素によって実現できることが理解されるべきである。例えば、本発明の実施例は種々の集積回路素子（メモリ素子、デジタル信号処理素子、論理素子、参照テーブル等）を利用することができる。これらの集積回路素子は、１つまたはそれ以上のマイクロプロセッサ、またはその他の制御装置による制御のもとで、様々な機能を実行することができる。さらに、本発明の実施例は数々のデータ転送方式と共に実現することができ、ここで説明されるシステムは本発明の単なる実例の１つに過ぎないことが、当業者によれば理解される。
【００１９】
説明を簡潔にするために、トランジスタの設計及び製造、フラッシュメモリ装置及びメモリセルのプログラミング・消去・弱プログラミング・ベリファイ動作の制御、並びに装置及びシステムの他の機能的側面（並びに装置及びシステムにおける個々の動作の構成要素）については、ここで詳細に説明されない場合がある。さらに、種々の図面に示された接続線は、種々の構成要素同士の機能的な関係及び／または物理的な接続関係の一例を表すことを意図している。本発明の実施例においては、数多くの代替的または付加的な機能的関係及び物理的接続が存在し得る点が注目されるべきである。
【００２０】
ここで使用されるように、「ノード」とは内部的または外部的な全ての関係点、接続点、結合点、信号線、導体素子等を示す。ノードには、所与の信号、論理値、電圧、データパターン、電流、または電荷が存在する。さらに、２つまたはそれ以上のノードは、１つの物理的な要素によって実現することができる（２つまたはそれ以上の信号は、複合されるか変調される。さもなければ、たとえ共通のノードに受信されあるいは出力されたとしても識別される）。
【００２１】
以下の説明では、互いに「接続」または「結合」されたエレメント、ノード、または特徴について言及する。ここで使用されるように、特に違った形で明記されない限り、「接続」とは１つのエレメント／ノード／特徴が、他のエレメント／ノード／特徴に対し、（必ずしも機械的はなく）直接結び付けられている（または、直接伝達されている）ことを指す。同様に、特に違った形で明記されない限り、「結合」とは１つのエレメント／ノード／特徴が、他のエレメント／ノード／特長に対し、（必ずしも機械的はなく）直接的にまたは間接的に結び付けられている（または、直接的にまたは間接的に伝達されている）ことを指す。従って、図３の概略図は構成要素の配列の一例を示すものであるが、システムの機能が悪影響を受けないと仮定して、更なる仲介のエレメント、装置、特徴、またはコンポーネントが、本発明の実施例中に存在してもよい。
【００２２】
図３は、本発明の実施例に従って構成されたフラッシュメモリシステム３００の模式図である。システム３００は非常に単純化された実施形態を示しており、実際に配置されるシステム３００は、図３には不図示の従来からあるエレメント、ロジック、コンポーネント、及び機能を含んでいてもよい。簡潔には、システム３００は仮想接地方式を利用したコアセルアレイ３０２のプログラミング、ベリファイ、弱プログラミング、及び消去を実行するために提供される。この点において、コアセルアレイ３０２内のメモリセルはデュアルビットメモリセル（図１を参照）であってもよいし、シングルビットメモリセルであってもよいし、適切に構成された任意のフラッシュメモリセルであってもよい。実際の実施例では、コアセルアレイ３０２は多数のセクタに分割され、セクタ内のメモリセルは、同じセクタアドレスを共有する全てのワード線を介して一緒にグループ化されている。コアセルアレイ３０２は、様々な異なる構成によって実現できることが理解されるべきである（例えば、１６のセルにおける１６のノーマルビットと１６の相補ビットから構成される１２８０００のセクタ）。さらに、コアセルアレイ３０２は、（実用的な制限の範囲内において）任意の数のセクタを利用することができる。
【００２３】
フラッシュメモリシステム３００は、コアセルアレイ３０２に結合されたアドレスデコーダ３０４を含む。アドレスデコーダ３０４は、コアセルアレイ３０２にて行われる種々の動作（プログラミング、読み出し、ベリファイ、弱プログラミング、消去）において、入力及び／または出力信号（Ｉ／Ｏ信号）をデコードする。本実施例では、アドレスデコーダ３０４はシステムコントローラ（不図示）等からアドレスバス情報を受け取る。アドレスデコーダ３０４は、ビット線選択及び制御ロジック３０６に結合されていてもよい。ビット線選択及び制御ロジック３０６は、ここで説明されるフラッシュメモリの種々の動作をサポートするために必要な、所望の１本またはそれ以上のビット線を選択するのに適した構成となっている。同様に、アドレスデコーダ３０４は、ワード線選択及び制御ロジック３０８に結合されていてもよい。ワード線選択及び制御ロジック３０８は、ここで説明されるフラッシュメモリの種々の動作をサポートするために必要な、所望の１本またはそれ以上のワード線を選択するのに適した構成となっている。システム３００は、プログラミング、弱プログラミング、読み出し、消去、プログラムベリファイ、消去ベリファイ、及び弱プログラムベリファイ等において、コアセルアレイ３０２内の所望の１つの対象セル（または、複数の対象セル）を選択するために、周知のアドレス技術及びスイッチング技術を採用することができる。
【００２４】
フラッシュメモリ３００はまた、コマンドロジック部３１０を利用することができる。コマンドロジック部３１０は、ステートマシン３１２を含むか、またはそれに結合されていてもよい。システム３００の実施例では、コマンドロジック部３１０及び／またはステートマシン３１２は、ここで説明される機能を実行するために設計された以下のもの（汎用プロセッサ、コンテンツアドレッサブルメモリ、デジタルシグナルプロセッサ、エーシック、フィールドプログラマブルゲートアレイ、任意の適切なプログラム可能な論理デバイス、ディスクリートゲート又は論理トランジスタ、ディスクリートなハードウェア要素、並びにこれらの任意の組合せ）により実現または実行することができる。この点において、プロセッサはマイクロプロセッサ、コントローラー、マイクロコントローラー、またはステートマシンにより実現することができる。プロセッサはまた、コンピューティングデバイスの組合せ（例えば、ＤＳＰとマイクロプロセッサの組合せ、多数のマイクロプロセッサ、ＤＳＰのコアと接続されたさらに多くのマイクロプロセッサ、またはこのような他の任意の構成）により実現することもできる。
【００２５】
本実施例では、コマンドロジック部３１０は、適切な相互結合エレメント、構成、またはアーキテクチャを用いて、コアセルアレイ３０２と結合されている。コマンドロジック部３１０及びステートマシン３１２は、システムコントローラ等に接続されたデータバスから、コマンドまたは指示を受け取る。当該コマンド及び指示は、コマンドロジック部３１０及びステートマシン３１２に埋め込まれたアルゴリズムを呼び出す。当該アルゴリズムは、プログラミング、読み出し、消去、弱プログラミング、ベリファイ、及びここで説明される他の動作に関連した種々のタスク及びプロセスを実行する。さらに、ここで開示される具体例に関連して説明される方法のステップまたはアルゴリズムは、ハードウェア、ファームウェア、プロセッサにより実行されるソフトウェアモジュール、及びこれら全ての実用的な組合せにより、直接的に実現することができる。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または技術的に周知な他の任意の記憶メディアの中に存在しうる。
【００２６】
フラッシュメモリシステム３００は、電圧生成部３１４を含んでいてもよい。電圧生成部３１４は、コアセルアレイ３０２、コマンドロジック部３１０、及びステートマシン３１２に結合されている。電圧生成部３１４は、コマンドロジック部３１０及び／またはステートマシン３１２により制御される。電圧生成部３１４は、コアセル３０２内のメモリセルのプログラミング、リーディング、消去、弱プログラミング、及びベリファイに関連して使用される必要な電圧を生成するために適切に構成されている。例えば、電圧生成部３１４は、１つまたはそれ以上のチャージポンプ、１つまたはそれ以上の電圧分割回路、及び／または１つもしくはそれ以上の異なる電圧源を含んでいてもよい。電圧生成部３１４は、固定、可変、及び／または動的に調整可能な、任意の数の電圧信号を提供するように設計されていてもよい。以下に詳述するように、電圧生成部３１４は、コアセルアレイ３０２に対し以下の電圧を制限なしに生成及び印加するように構成されている。その電圧とは、対象セルのワード線に印加されるプログラミング電圧（ＶＧ）、対象セルの選択可能なビット線に印加されるドレイン電圧（ＶＤ）、対象セルの半導体基板に印加される電圧（ＶＢ）、対象セルのワード線に印加されるベリファイ電圧、リファレンスセルのワード線に印加されるベリファイ電圧、及びリファレンスセルに印加される電圧である。
【００２７】
図４は、本発明の実施例に係るＣＨＥプログラミングの動作を説明するための回路図である。図４は、仮想接地方式のメモリデバイスアレイ内における４つのメモリセルを示している。本発明の要件ではないが、これらのメモリセルは前述のデュアルビットメモリセルであってもよい。すなわち、各セルがアレイ内の一のワード線に対応したゲートと、アレイ内の一のビット線に対応した選択可能なドレイン／ソースと、アレイ内の他のビット線に対応した選択可能なソース／ドレインとを含む。この点、図４には第１のビット線ＢＬ１、第２のビット線ＢＬ２、選択ワード線４０２、３本の非選択ワード線４０４、及びアレイ内の対象セル４０６が示されている。実際には、非選択ワード線４０４は接地されている。対象セル４０６はプログラミングのために選択されたセルを表し、残りの３つのセルはプログラミングのために選択されなかったセルを表す。図４には示されていないが、アレイは通常、対象セル４０６のプログラミングのために選択される必要のないビット線をさらに含む。開放回路状態を効率的に生成するために、非選択のビット線はフローティング状態にされるか、非常に高い抵抗に接続される。
【００２８】
デュアルビットメモリセルに関連して、図４は右側ビットへのプログラミング動作を示している。プログラミング電圧が対象セル４０６に対応するワード線（ワード線４０２）に印加され、ドレイン電圧が対象セル４０６のドレインに対応する選択ビット線（この例ではＢＬ２）に印加され、対象セル４０６のソースに対応するビット線（この例ではＢＬ１）は接地されている。さらに、このような従来のプログラミングにおいては、対象セル４０６の半導体基板は接地されている。このような従来のプログラミングにおいては、プログラム電圧は一般的に約９．５Ｖであり、ドレイン電圧は一般的に約４．０Ｖであり、ソース電圧は０Ｖの接地電位である。これら従来のプログラミング条件では、非選択ビット線４０４の下方、アレイ内のワード線間、及び／またはアレイ内のビット線コンタクト領域において、過剰なビット線リーク電流が発生する場合がある。図４において、意図的なプログラミング電流はＩＰＲと表記され、望ましくないビット線リーク電流はＩＬＥＡＫと表記される。ドレイン電圧が増大するにつれ、ビット線リーク電流も増大し、当該リーク電流は最も実用的なドレイン電圧において１０μＡを超えることがある。当該リーク電流はアレイ内を流れ、プログラミング動作中において無駄に電力を消費する結果となる。この寄生リーク電流は、フラッシュメモリの耐用期間中において一般的に増大し、後年のプログラミング動作においてはより多くの無駄な電力消費を生ずる結果となる。
【００２９】
本発明の実施例に係るプログラミング動作についても、図４に関連して説明することができる。過剰なリーク電流の問題を解決するために、負の基板電圧（−ＶＢ）が対象セル４０６の半導体基板に印加される。この基板電圧は、プログラムされるセクタが存在するＰウェルに印加される。個々のセクタを分離されたＰウェルに配置することで、基板電圧を印加する際に必然的に充電されるキャパシタンスが低減される。負の基板電圧を印加することで閾値電圧が上昇し、その結果リーク電流が減少する。閾値電圧が増大することは、選択されていないセルにとって重要である。実施例では、フラッシュメモリシステムは当該負の基板電圧によりビット線リーク電流を制御することができる。そして、当該フラッシュメモリシステムは、対象セル４０６のプログラム閾値電圧ＶＴ、装置に要求されるビット線のリーク耐性、書き込みサイクルにおける対象セル４０６の状態、装置の経年数、及び／または他の動作条件・パラメータ・特性に応じて、負の基板電圧のポテンシャルを決定し、調整し、及び／または動的に変化させるように、適切に構成されることができる。
【００３０】
負の基板電圧の生成は、任意の適切な技術、回路、構成、またはアーキテクチャを用いて行うことができる。例えば、負の基板電圧は適切に構成された電圧生成機構（例えば、図３の電圧生成部３１４）により能動的に生成されもよい。能動的に生成された電圧は、任意の適切な導体要素または手段を用いて、半導体基板に印加されてもよい。
【００３１】
以下の電圧範囲は、（デュアルビットメモリセルを有する）フラッシュメモリ装置の例において、上述した新たなプログラミング方法を実行する際の典型的なものである。ワード線電圧は７．０Ｖ〜１０．０Ｖの間、ドレイン電圧は２．５Ｖ〜５．０Ｖの間、負の基板電圧は−０．５Ｖ〜−５．０Ｖの間である。負の基板電圧を印加することに対応して、ドレイン電圧を（従来のプログラミング動作で用いられるドレイン電圧に比較して）調整することが望ましい場合もある。この点、基板電圧によりプログラミング速度が増すため、ドレイン電圧を減少させることも可能である。これにより、リーク電流をさらに低減することができる。例えば、ドレイン電圧は潜在的には０．５Ｖ付近まで落とすことができる。
【００３２】
実際には、上記のデュアルビットメモリセル１００（図１を参照）の説明で述べたように、各セルのビット線は半導体基板内に形成されている。この例では、各セルのビット線はＮ型の導電性を有し、半導体基板はＰ型の導電性を有する。従って、負の基板電圧を対象セル４０６の半導体基板に印加することは、ビット線ＢＬ１から半導体基板へのリーク電流を低減させる。換言すれば、負の基板電圧はこの結合領域に対し、リーク電流を削減する逆バイアスを印加する結果となる。
【００３３】
上述したプログラミング技術により、プログラミング動作中に過剰なリーク電流を生成することなく、よりチャネル長の短いセルを使用することが容易になる。一般的に、チャネル長が減少すると、チャネル抵抗の減少によりリーク電流が増大する。その結果、フラッシュメモリ装置のスケールが小さくなると、リーク電流の影響がより重大になる。適切に定められた負のＶＢポテンシャルを使用することで、このようなリーク電流を低減することができ、十分な動力源を損なうことなくチャネル長の短縮を実現することができる。
【００３４】
図５は、本発明の実施例に係るベリファイ動作を説明するための回路図である。図５は、仮想接地方式のメモリ装置アレイ内おける、４つのメモリセルを示している。図５におけるメモリセルの配置及び動作は、図４に関連して上述したものと類似であり、共通の特徴、要素、及び機能については、ここで冗長な説明を行わない。図５には、第１のビット線ＢＬ１、第２のビット線ＢＬ２、選択ワード線５０２、非選択ワード線５０４、及びアレイ内の対象セル５０６が示されている。対象セル５０６は、ベリファイ動作（例えば、プログラムベリファイ、弱プログラムベリファイ、または消去ベリファイ）のために選択されたセルを表し、残りの３つのセルはベリファイ動作のために選択されなかったセルを示す。
【００３５】
フラッシュメモリのベリファイ動作は、対象セルの閾値電圧ＶＴが所望の範囲にあるか否かを検査するために行われる。所望の範囲は、個々のベリファイ動作に依存し、好ましい弱プログラム状態、好ましい消去状態、または好ましいプログラム状態に対応するものである。この点、図６の分布図６００は、実施例のデュアルビットメモリセルアレイにおける、セル数（またはビット数）による消去セルの閾値電圧分布及びプログラムセルの閾値電圧分布を示すものである。また、弱プログラミングが必要な過消去セルも一緒に図示されている。特に、図６は実施例のデュアルビットメモリアレイにおける、一般的な閾値電圧分布曲線を示しており、好ましい消去セルの閾値電圧分布６０２、好ましいプログラムセル閾値電圧分布６０４が図示されている。
【００３６】
消去動作の後、いくつかのセルが過消去状態となり、過消去セル（網掛領域６０６）の閾値電圧ＶＴは過度に低い分布となる場合がある。これにより、後続の読み出し動作、プログラムベリファイ動作、または消去動作において問題が生じる場合がある。弱プログラミング技術は、１つまたはそれ以上のプログラムパルスを過消去セルに印加し、過消去セルを修正するために一般的に用いられる。弱プログラミングは、アレイ内の消去セルの閾値電圧ＶＴ分布を有効に狭めるために、これら過消去セルの低い閾値電圧ＶＴを上昇（または修正）させる。弱プログラムベリファイは、対象メモリセルで生成される電流と、好ましい閾値電圧ＶＴをもつリファレンスメモリセルで生成される電流とを比較することにより行われる。本実施例では、弱プログラムのリファレンスレベルは０．７Ｖ（参照符号６０８）である。
【００３７】
消去動作の後、いくつかのセルは消去不足となり、消去不足セルの閾値電圧ＶＴは過度に高い分布となる場合がある。本実施例では、セルの閾値電圧ＶＴが１．７Ｖ（参照符号６１０）を超えた場合、当該セルは消去不足状態、未消去状態、またはプログラム状態のいずれかであると考えられる。消去ベリファイは、対象メモリセルで生成される電流と、適切な閾値電圧ＶＴをもつリファレンスメモリセルで生成される電流とを比較することにより行われる。セルが消去不足であると考えられる場合、消去ベリファイのリファレンスレベルを下回るまで閾値電圧ＶＴを低下させるために、１つまたはそれ以上の消去パルスが当該セルにさらに印加される。
【００３８】
プログラム動作の後、いくつかのセルはプログラム不足となり、閾値電圧ＶＴは過度に低い分布となる。従来のプログラム技術では、プログラム不足のセルに１つまたはそれ以上の電圧パルスを印加することにより、プログラム不足のセルを修正する。このような追加のプログラミングは、これらのセルの低い閾値電圧ＶＴを上昇（または修正）させる。プログラムベリファイは、対象メモリセルで生成される電流と、適切な閾値電圧ＶＴをもつリファレンスメモリセルで生成される電流とを比較することにより行われる。本実施例では、プログラムベリファイのリファレンスレベルは４．０Ｖ（参照符号６１２）である。
【００３９】
図５は、右側ビットに対する一般的なベリファイ動作を示している。対象セル５０６に対応するワード線（ワード線５０２）に対しベリファイ電圧が印加され、対象セルのドレインに対応する選択ビット線（この例ではＢＬ２）に対しドレイン電圧が印加され、対象セル５０６のソースに対応する選択ビット線（この例ではＢＬ１）は接地される。さらに、従来のベリファイ動作では、対象セル５０６の半導体基板は接地されている（換言すれば、ＶＢは０ボルトである）。これら従来のベリファイ条件では、非選択ワード線５０４の下方、アレイ内のワード線間、及び／またはアレイ内のビット線コンタクト領域において、（上記の従来例に係るプログラム動作にて説明したように）過剰なビット線リーク電流が発生する可能性がある。図５では、意図的なベリファイ電流はＩＶＦＹと表記され、望ましくないビット線リーク電流はＩＬＥＡＫと表記されている。リーク電流はアレイ内を流れ、測定電流とリファレンス電流を比較するベリファイ手順において、エラーを引き起こす場合がある。この問題は、対象セルに流れる電流が非常に小さく（例えば、僅か１０μＡ）、一般的に正確な条件が要求されるベリファイ動作において、特に顕著となる。このような非常に小さい電流のもとでは、僅かなリーク電流（例えば、４μＡ）であっても、ベリファイ手順に重大なエラーをもたらす。
【００４０】
本発明の実施例に係るベリファイ動作も、図５に関連して説明することができる。以下の説明は、プログラムベリファイ動作、消去ベリファイ動作、及び弱プログラムベリファイ動作に当てはまるものである。過剰なリーク電流の問題を解決するために、負の基板電圧が対象セルの半導体基板に印加される。当該負の基板電圧は、図５中に−ＶＢで示される。当該負の基板電圧は閾値電圧を上昇させ、非選択セル、ワード線間、及びコンタクトにおけるリーク電流を遮断する。実施例では、フラッシュメモリシステムは当該負の基板電圧によりビット線リーク電流を制御することができる。そして、当該フラッシュメモリシステムは、対象セル５０６のプログラム閾値電圧ＶＴ、装置に要求されるビット線のリーク耐性、書き込みサイクルにおける対象セル５０６の状態、装置が製造されてからの年数、及び／または他の動作条件・パラメータ・特性に応じて、負の基板電圧のポテンシャルを決定し、調整し、及び／または動的に変化させるように、適切に構成されることができる。
【００４１】
負の基板電圧の生成は、任意の適切な技術、回路、構成、または構造を用いることにより行うことができる。特に、負の基板電圧は例えば、図４で示される上記の新しいプログラミング方法の中で説明された技術を用いて、能動的に生成されることができる。
【００４２】
個々のベリファイ動作に応じて、ベリファイ電圧とは、プログラムベリファイ電圧、消去ベリファイ電圧、または弱プログラムベリファイ電圧を表す。具体的なベリファイ電圧のレベルは、要求される（または、予定される）ベリファイ電流に従って、及び／または特定のベリファイ動作の要求に合うように変化することができる。以下の電圧範囲は、（デュアルビットメモリセルを有する）実施例のフラッシュメモリ装置において、ここで説明されるベリファイ技術を実現する際の典型的なものである。ベリファイ電圧は２．０Ｖ〜６．０Ｖの間、ドレイン電圧は０．５Ｖ〜２．０Ｖの間、負の基板電圧は−０．５Ｖ〜−５．０Ｖの間である。上記のプログラミング動作の説明にて述べたように、従来のベリファイ動作中に用いられるドレイン電圧に比べて、ドレイン電圧を調整する必要がある場合もある。同じく上記のプログラミング動作の説明にて述べたように、負の基板電圧を対象セル５０６の半導体基板に印加することで、ビット線ＢＬ１から半導体基板へのリーク電流が低減する。
【００４３】
特に、負の基板電圧はＩＬＥＡＫ成分を十分に低減または排除することができ、対象セル５０６を流れるＩＶＦＹ電流はフラッシュメモリシステムにより正確に処理されることができる。換言すれば、本発明の実施例に係るベリファイ動作は、従来のベリファイ動作におけるエラー源を含まない。実施例では、負のＶＢ電圧ポテンシャルを印加することにより、リーク電流を許容可能な範囲（例えば、１μＡまたは２μＡ）に制御することができる。当該フラッシュメモリシステムは、対象セルを流れる測定電流を得（再度説明するが、この測定電流には仮にあったとしても極僅かのリーク電流しか含まれない）、対応するリファレンス電流をリファレンスセルにより生成し、比較指標を得るために測定電流とリファレンス電流とを比較する。理論的には、この測定電流は実際のベリファイ電流と非常に近似したものとなるはずである。フラッシュメモリシステムは、上記の比較指標に基づいて、与えられた対象セルの閾値電圧ＶＴが適切か否かを判定することができる。
【００４４】
図６を参照に、プログラムベリファイ動作中において、フラッシュメモリシステムは、比較指標がプログラムベリファイ参照レベル６１２より上または下にある閾値電圧ＶＴに対応するか否かを判定することができる。同様に、消去ベリファイ動作中において、フラッシュメモリシステムは、比較指標が消去ベリファイ参照レベル６１０より上または下にある閾値電圧ＶＴに対応するか否かを判定することができる。同様に、弱プログラムベリファイ動作中において、フラッシュメモリシステムは、比較指標が弱プログラムベリファイ参照レベル６０８より上または下にある閾値電圧ＶＴに対応するか否かを判定することができる。測定電流とリファレンス電流の比較、及び比較結果の処理は、既知の方法論に従って実行することができる。フラッシュメモリのベリファイ動作におけるこれら周知の側面については、ここで詳細な説明を行わない。
【００４５】
上述の新しいプログラミング方法は、プログラム対象のセルに隣接するセルにおけるプログラムディスターブの可能性をも低減させる。この点において、図７は本発明の実施襟に係るプログラム動作を説明する回路図であり、図８は本発明の実施例に係るプログラム動作中における、２つの隣接するデュアルビットメモリセルの断面図である。図７におけるメモリセルの配置及び動作は、図４に関連して上述されたものと類似であり、共通の特徴、要素、及び機能については、ここで冗長な説明を行わない。加えて、図８のメモリセルにおける従来の構成上及び動作上の側面（図１に関連して上述されたものに類似）についても、ここでは説明を行わない。
【００４６】
図７は、仮想接地方式のメモリセルアレイ内における多数のメモリセルを示している。本発明の要件ではないが、これらのメモリセルは前述のようにデュアルビットメモリセルとすることができる。この点、図７は４本のビット線（ＢＬ０−ＢＬ３）、選択ワード線７０２、３本の非選択ワード線７０４、及びアレイ内における対象セル７０６を示している。実際には、非選択のワード線７０４は接地されている。対象セル７０６は、プログラミングのために選択されたセルを表し、残りのセルはプログラミングのために選択されなかったセルを表している。図７には示されていないが、当該アレイは一般的に、対象セル７０６のプログラミングのために選択される必要のない複数のビット線及びワード線をさらに含んでいる。非選択のビット線はフローティング状態にされるか、開放回路状態を効率的に生成するために非常に高い抵抗に接続される。
【００４７】
デュアルビットメモリセルに関連して、図７は対象セル７０６の右ビットへのプログラミング動作を図示している。プログラミング電圧が対象セル７０６に対応するワード線（ワード線７０２）に印加され、ドレイン電圧ＶＤが対象セルのドレインに対応する選択ビット線（この例では、ＢＬ２）に印加され、対象セルのソースに対応する選択ビット線（この例では、ＢＬ１）は接地される。対象セル７０６の半導体基板が接地されている（換言すれば、ＶＢが０Ｖである）従来のプログラミング動作では、対象セル７０６とワード線７０２を共有する隣接セル７０８においてプログラムディスターブが発生する可能性がある。この例では、隣接セル７０８は対象セル７０６とビット線ＢＬ２をも共有している。プログラムディスターブは、（対象セルのプログラミングに使用されている以外の）電子が、対象セルと隣接セルの間で共有されているビット線の下方に拡散し、隣接セルの電荷捕獲素子に注入されるときに発生する。隣接デバイスのプログラムディスターブは、ビット線のサイズが幅及び結合領域の深さの両方において減少し、電子がビット線の回りに拡散し易くなるに従って増加する。従って、小型化されたフラッシュメモリアレイにおいて、このようなプログラムディスターブの可能性を低減することが重要である。
【００４８】
本発明の実施例に係るプログラミング動作についても、図７及び図を参照して説明することができる。プログラムディスターブの問題を解決するために、負の基板電圧（−ＶＢ）が対象セルの半導体基板に印加される。実施例では、フラッシュメモリシステムは当該負の基板電圧により、隣接セル７０８におけるプログラムディスターブの影響を低減することができる。そして、当該フラッシュメモリシステムは、対象セル７０６のプログラム閾値電圧ＶＴ、装置に要求されるプログラムディスターブ耐性または仕様、書き込みサイクルにおける対象セル７０６の状態、装置が製造されてからの年数、及び／または他の動作条件・パラメータ・特性に応じて、負の基板電圧のポテンシャルを決定し、調整し、及び／または動的に変化させるように、適切に構成されることができる。
【００４９】
負の基板電圧の生成は、任意の適切な技術、回路、構成、または構造を用いることにより行うことができる。特に、負の基板電圧は例えば、図４で示される上記の新しいプログラミング方法の中で説明された技術を用いて、能動的に生成されることができる。
【００５０】
図８を参照に、上記のデュアルビットメモリセル１００（図１を参照）の説明において述べたように、各セルのビット線は半導体基板７１０の中に形成されている。この例では、各セルのビット線はＮ型の導電性を有し、半導体基板はＰ型の導電性を有する。図８は、対象セル７０６の右側ビット７１２のプログラミングを示しており、ホットエレクトロンが対象セル７０６内の電荷捕獲素子に注入される。図８の実線矢印は、ホットエレクトロンの軌道を表す。プログラム電流（ＩＰＲ）が図７に示す通りに流れるように、プログラミング動作中において対象セル７０６へ電圧を印加することで、半導体基板７１０内の空乏領域を変化させる。
【００５１】
図８は、負の基板電圧によって拡張された輪郭を有する空乏領域７１４の例を示している。当該負の基板電圧は、半導体基板７１０内のビット線ＢＬ２の下方領域に空乏領域７１４を拡張している。より具体的には、空乏領域７１４の下端はさらに深く、ビット線ＢＬ２の下方における半導体基板７１０の底に向かって推移している。この空乏領域７１４の拡張は、負の基板電圧がなければ発生するであろうビット線ＢＬ２周辺の電子拡散を効果的に「ブロック」することにより、プログラミング動作中におけるビット線ＢＬ２下方の電子拡散を抑制する。図８の破線矢印は、拡張された空乏領域７１４によってブロックされる電子の拡散の軌道を表している。反対に、従来のプログラミング動作においては、空乏領域はより浅くなり、ビット線ＢＬ１と電荷蓄積材７１６の間に開放経路が形成される。以上のように、負の基板電圧を半導体基板７１０に印加することにより、ビット線ＢＬ２下方の電子拡散を抑制し、その結果、隣接セル７０８におけるプログラムディスターブの可能性が低減することができる。
【００５２】
前述の詳細な説明において少なくとも１つの実施例が提示されたが、当然のことながら膨大な数のバリエーションが存在する。また、当然のことながら、ここで説明された実施例は、本発明の範囲、応用、または構成をいかなる方法においても制限するものではない。正確には、前述の詳細な説明は、説明された実施例を実行するための便利なロードマップを当業者に対し提供するものである。本発明の範囲は特許請求の範囲により定義され、それを逸脱しない限りにおいて、機能及び構成要素の配置に関する種々の変更が可能であることが理解されるべきである。特許請求の範囲には、本特許出願時において周知の均等物及び予測可能な均等物が含まれる。
【図面の簡単な説明】
【００５３】
【図１】図１は、従来のデュアルビットメモリセルの断面図である。
【図２】図２は、仮想接地方式に従って配列された複数のデュアルビットメモリセルの略図である。
【図３】図３は、本発明の実施例に従って構成されたフラッシュメモリシステムの略図である。
【図４】図４は、実施例に係るプログラミング動作を示す略図である。
【図５】図５は、実施例に係るベリファイ動作を示す略図である。
【図６】図６は、実施例のデュアルビットメモリセルアレイにおける、メモリセル数の消去閾値電圧分布及びプログラム閾値電圧分布、並びに弱プログラムが必要な過消去セルの分布を示した分布図である。
【図７】図７は、実施例に係るプログラミング動作を示す略図である。
【図８】図８は、２つの隣接するデュアルビットメモリセルの断面図であり、実施例に係るプログラミング動作を示したものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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