(57)【要約】集積された分路キャパシタは、下部プレート（６２）、下部プレートの一部分を被覆するキャパシタ誘電膜（９２）、キャパシタ誘電膜を被覆する上部プレート（６４）、上部プレートの一部を被覆するシールド（７４）、および上部プレートの少なくとも二つの側面に対して絶縁するように配置された金属部材（７０）を含み、前記金属部材は下部プレートをシールドへ接続する。一実施形態においては、ＲＦパワートランジスタは、この集積された分路キャパシタを備えるインピーダンス整合回路を有する。
2009540620.tif 000002
【特許請求の範囲】
【請求項１】
集積された分路キャパシタであって、
導電性下部プレートと、
前記下部プレートの一部分を被覆するキャパシタ誘電膜と、
前記キャパシタ誘電膜を被覆する導電性上部プレートと、
前記上部プレートの一部分を被覆するシールドと、
前記上部プレートの少なくとも二つの側面に対して絶縁されるように配置された金属部材であって、前記下部プレートと前記シールドとを接続する金属部材と
を備える分路キャパシタ。
【請求項２】
前記上部プレートに隣接して配置されたボンディングパッドであって、上面金属のメタライゼーションにより前記上部プレートと接続されるボンディングパッドをさらに備える、
請求項１に記載の分路キャパシタ。
【請求項３】
前記金属部材はＵ字型部材を備える、請求項１に記載の分路キャパシタ。
【請求項４】
前記Ｕ字型部材は、さらに、分路キャパシタの二つの側面における第１寸法および分路キャパシタの第３の側面における第２寸法に沿って延在している、請求項３に記載の分路キャパシタ。
【請求項５】
前記金属部材は、第１層メタライゼーション金属膜と第２層メタライゼーション金属膜とを含む、請求項１に記載の分路キャパシタ。
【請求項６】
前記シールドは、接地シールドを備え、前記接地シールドは、接地電位に接続されたメタライゼーション部を含む、請求項１に記載の分路キャパシタ。
【請求項７】
前記下部プレート、前記金属部材、および前記接地シールドの接続は、接地電位への前記下部プレートの直列抵抗を低減する、請求項６に記載の分路キャパシタ。
【請求項８】
前記分路キャパシタは、ユニットセル実装部を備える、請求項６に記載の分路キャパシタ。
【請求項９】
前記下部プレート、前記金属部材、および前記接地シールドは、外部干渉から前記ユニットセルの一部を隔離する接地されたチャンバーを提供する、請求項８に記載の分路キャパシタ。
【請求項１０】
前記ユニットセルの三つの側面に沿って延在する前記接地された金属部材は、前記ユニットセル外部の寄生干渉を低減するための接地壁を形成する、請求項９に記載の分路キャパシタ。
【請求項１１】
相互に隣接して配置された複数のユニットセル実装部をさらに備え、隣接するユニットセル実装部の下部プレート同士が結合されている、請求項８に記載の分路キャパシタ。
【請求項１２】
前記分路キャパシタは、ＲＦパワートランジスタのインピーダンス整合回路に実装されている、請求項１に記載の分路キャパシタ。
【請求項１３】
半導体基板と、
前記基板を被覆する絶縁層とをさらに備え、前記下部プレートは前記絶縁層を被覆する、請求項１に記載の分路キャパシタ。
【請求項１４】
前記下部プレートはタングステンシリサイドを備え、前記キャパシタ誘電膜は窒化膜を備える、請求項１に記載の分路キャパシタ。
【請求項１５】
前記シールドにより遮蔽された前記上部プレートの一部分には、任意のＲＦパワートランジスタの応用の必要に応じて調整された前記上部プレートの割合が含まれる、請求項１に記載の分路キャパシタ。
【請求項１６】
前記分路キャパシタはユニットセル実装部を備え、前記分路キャパシタは、
ボンディングパッドと、
前記ボンディングパッドの少なくとも二つの側面の周囲に配置された分路キャパシタユニットセル配列と
をさらに備える、請求項１に記載の分路キャパシタ。
【請求項１７】
前記シールドは、前記ボンディングパッドの周囲に配置された前記分路キャパシタユニットセル配列における各ユニットセルの前記上部プレートの一部を被覆することをさらに含む、請求項１６に記載の分路キャパシタ。
【請求項１８】
前記配列は、前記ボンディングパッドの３つの側面の周囲に配置された第１、第２、および第３の複数のユニットセルを含む、請求項１７に記載の分路キャパシタ。
【請求項１９】
各複数のユニットセルは、各複数のユニットセルの各ユニットセルに対応する上部プレートコンタクトビアへ接続された金属延在部を介して、前記ボンディングパッドの対応する側端に接続される、請求項１８に記載の分路キャパシタ。
【請求項２０】
請求項１に記載の集積された分路キャパシタを含む、インピーダンス整合回路を有するＲＦパワートランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にＲＦデバイスに関し、詳細には、高性能分路キャパシタを有するＲＦパワートランジスタデバイスとその使用方法に関する。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
ＲＦトランジスタの構造には一般的に集積型分路キャパシタ構造が含まれる。しかしながら、従来の集積型分路キャパシタのＲＦ性能は低い。すなわち、このような従来の集積型分路キャパシタ構造は、ＲＦパワートランジスタの出力、利得、効率を劣化させる。このようなＲＦパワートランジスタの性能劣化は、特にプラスチックパッケージ構造で用いられる高出力ＲＦパワートランジスタにおいて顕著に見られる。
【０００３】
既知の高出力ＲＦデバイスでは、ワイヤとオンチップの高Ｑ値の金属‐絶縁体‐金属（ＭＩＭ）分路キャパシタが、高出力ＲＦデバイスの入出力インピーダンス整合を取るために用いられている。しかし、このようなＭＩＭ分路キャパシタは、高融点金属基板を用いた分離チップ上に形成されている。従って、ＭＩＭ分路キャパシタは、ＬＤＭＯＳシリコンベースのプロセスと互換性がなく、かつそのプロセスで集積できない。
【０００４】
そこで、上述の技術的課題を解決する改良方法および装置が必要である。
【発明を実施するための最良の形態】
【０００５】
本発明は、具体例により説明されるものであって、添付の図面により制限されるものではなく、図面における同様の参照記号は同様の構成要素を示す。
異なる図面における同一の参照記号の使用は、同様の、または同一の要素を示す。また、図面中の構成要素が簡潔かつ明確となるよう図示され、必ずしも一定の縮尺で描かれていないことも、当業者が理解するところである。例えば、図面中の構成要素の一部の寸法は、本発明の実施形態についての理解の向上を助けるために、他の構成要素と比較して誇張して描かれている。
【０００６】
図１は、本発明におけるＲＦ  ＭＯＳＦＥＴ構造１０の一部の平面図である。特に、ＲＦ  ＭＯＳＦＥＴ構造１０は、集積されたインピーダンス整合回路を有するＲＦパワーアンプを含む。アンプ１０は、入力インピーダンス整合回路１２、能動デバイス１４、および出力インピーダンス整合回路１６を含む。能動デバイス１４は、たとえば、ＲＦパワートランジスタを含む。入力インピーダンス整合回路１２は、バスバー・ボンディングパッド１８および２０を備える。出力インピーダンス整合回路はバスバー・ボンディングパッド２２および２４を備える。
【０００７】
入力インピーダンス整合回路は、バスバー・ボンディングパッド１８および２０間を一般に接続するか、またはそれらの間に延在する入力インピーダンス整合回路のボンディングワイヤ（図示せず）を遮蔽するための接地シールド２６をさらに含む。入力インピーダンス整合回路の接地シールド２６は、入力インピーダンス整合回路の対応する領域に配置されたボンディングワイヤ（図示せず）中の電流による損失を低減するために、接地電位へ接続されたメタライゼーション部を一般的に含んでいる。入力インピーダンス整合回路１２は、バスバー・ボンディングパッド１８に近接した集積された入力キャパシタ（図示せず）をさらに含む。
【０００８】
加えて、出力インピーダンス整合回路１６は、バスバー・ボンディングパッド２２および２４間を一般に接続するか、またはそれらの間に延在し、出力インピーダンス整合回路のボンディングワイヤ（図示せず）を遮蔽するための接地シールド２８と共に、バスバー・ボンディングパッド２２とチップ外のＩＣパッケージを接続する別のボンディングワイヤ（図示せず）を含む。出力インピーダンス整合回路は、オンチップメタライゼーションによりバスバー・ボンディングパッド２４に接続された分路キャパシタ３０をも含む。図示した分路キャパシタ３０は、出力インピーダンス整合回路１６に対する接地シールド２８に隣接したバスバー・ボンディングパッド２４に隣接して配列される。
【０００９】
図２は、図１に示したＲＦ  ＭＯＳＦＥＴ構造１０の一部の平面図をさらに詳細に示したものである。図示したＲＦ  ＭＯＳＦＥＴ構造１０の一部は、バスバー・ボンディングパッド２４、出力インピーダンス整合回路の接地シールド２８、および二個の隣接した分路キャパシタ３０を含む。図２は該当する分路キャパシタ３０と隣接するバスバー・ボンディングパッド２４とを接続する金属部３２をさらに示している。分路キャパシタ３０は大面積の矩形状をなすことを特徴とする。加えて、出力接地シールド２８は、分路キャパシタ３０に近接して配置されているが（製造誤差の範囲内において）、出力接地シールド２８は分路キャパシタ３０のどの部分にも被覆されない。
【００１０】
図３は、図１に示したＲＦ  ＭＯＳＦＥＴ構造に実装された、分路キャパシタ３０の断面図４０である。断面４０は、高ドープシリコン基板４２を含む。例えば、基板４２はＰ型シリコン基板を備える。裏面金属膜４３は、基板を接地するために基板４２の裏面に設けられている。軽ドープシリコンのエピタキシャル層４４は高ドープシリコン基板４２を被覆する。エピタキシャル層４４は、例えば、Ｐ型エピタキシャル層を備える。エピタキシャル層４４は、分路キャパシタ３０およびＲＦ  ＬＤＭＯＳ１０の形成に用いられる。上述のように、本技術分野で既知の様々な半導体製造プロセスの工程について、ここでは詳細には示していない。
【００１１】
分路キャパシタの下部プレート４８は、シリコンエピタキシャル層４４内に形成されたイオン注入領域を備え、下部プレートを下部の高ドープシリコン基板４２と電気的に接合させるために、イオン注入後に高温処理が行われている。下部プレート４８は、例えばＰ＋シンカーを備える。フィールド酸化膜領域４６と層間絶縁膜５０（ＩＬＤ）により、分路キャパシタ３０に対する素子分離がなされている。誘電膜５２は分路キャパシタの誘電膜を備え、分路キャパシタの下部プレート４８を被覆するように形成されている。例えば、誘電膜５２は窒化物を備える。上部キャパシタプレート５４は、例えば、好適な金属堆積法、フォトリソグラフィー、およびエッチング技術を用いて、誘電膜５２上に形成される。例えば、上部プレート５４はＡｌＣｕＷを備える。
【００１２】
ＲＦの応用において、分路キャパシタのＱ値は、キャパシタに蓄えられるエネルギーと、抵抗損失により消失するキャパシタのエルギーとの比で定義される。図３に示す分路キャパシタ３０において、シリコン下部プレート４８は上部金属プレート５４と比較してより高い内部直列抵抗を有している。上部プレート５４と下部プレート４８は、それぞれのプレート内部に非効率な電荷分布の影響を受ける。加えて、限られた接合領域と、下部プレート４８と基板４２の接合界面のドーピング濃度とに起因して、下部プレート４８と接地電位とのコンタクト抵抗も非常に高い。さらに、上部プレート５４は露出しており、電界の干渉に対して保護されていない。このような干渉は、例えば、キャパシタに覆いかぶさったボンディングワイヤ中の電流により生じる。
【００１３】
加えて、高パワーＲＦトランジスタの応用に対して、分路キャパシタの配列は高性能なキャパシタを提供する上で重要である。図２に示したように、分路キャパシタ３０はバスバー２４のワイヤ接続部の隣（あるいは近傍）に配列されている。バスバー２４のワイヤ接合部から分路キャパシタ３０までの直列抵抗は高い。よって、任意のボンディングワイヤ（図示せず）から該当する分路キャパシタ３０に非効率な電荷分布が生じる。さらに、分路キャパシタ３０と、それぞれの対応するバスバー２４のワイヤ接合部（図示せず）との間の距離は一般的に一定でない。分路キャパシタ３０、および高パワーＲＦトランジスタデバイスの入出力インピーダンス整合回路に関連したこれらの要素の組み合わせにより、キャパシタのＱ値は低減され、ＲＦトランジスタデバイスのＲＦ性能が制限される結果となる。
【００１４】
図４から図９は、本開示における新規な分路キャパシタ構造の実施形態を図示したものである。図４は、本開示の実施形態によるＲＦパワートランジスタのための分路キャパシタ構造６０の平面レイアウト図を、一部透過図として示したものである。図４は、一列に整列された三個の分路キャパシタ１００を示している。各分路キャパシタ１００は、図６および図７に関してここで説明される代表的なユニットセルであり、このユニットセルは任意のＲＦパワートランジスタの応用の必要に応じて、所望の回数反復または複製される。
【００１５】
分路キャパシタの上部プレートは通常、参照番号６２に示される。分路キャパシタの上部プレートは、メタライゼーション部（通常、参照番号６４および６６に示される）を通じて隣接するボンディングパッド６８に接続され、図４においては、このボンディングパッド６８は一部分のみが示されている。ボンディングパッド６８に関する詳細は、図８および図９を参照して説明される。参照番号７０により示されるＵ字型のメタライゼーション部は、それぞれの分路キャパシタの両側の長手方向と幅方向の一辺に沿って延在している。図４において、参照番号７２は、分路キャパシタ１００の一部を被覆するように広がっている接地シールド（図５に関連して詳細に説明される）の境界を示している。さらに、メタライゼーション部に関しては図６および図７を参照してさらに説明される。
【００１６】
さらに図４に関して、分路キャパシタは、下部キャパシタプレートとして導電層を利用しており、一実施形態においては、タングステンシリサイドを含む。高パワーＲＦトランジスタの応用においては、高電圧と大容量密度の必要性から、工業的に用いられる一般的な他の金属‐絶縁体‐金属キャパシタの使用は不可能である。この理由のひとつとしては、金属下部プレートによる温度制限により、高温ＣＶＤ窒化絶縁膜を用いることができないことが挙げられる。図４は、外縁に第２層金属を有する三個の基本ユニットセルを有する分路キャパシタの配置図を示している。
【００１７】
図５は、図４の分路キャパシタ構造の一部を示した平面レイアウト図を、図４で透過図として示した部分を不透過にして示したものである。図５は、図４と類似であるが、図５においては上面メタライゼーション部が図示されている。図５に示すように、上面メタライゼーション部は領域６４および６６を含み、同時にボンディングパッド６８の小部分を含む。上面メタライゼーション部は、Ｕ字型構造７０および接地シールド７４（接地シールド７４の一部分のみが図示されている）をさらに含む。
【００１８】
すなわち、図５の強調表示されている部分は上面金属層を示している。この領域は、Ｕ字型構造７０および接地シールド７４の一部を含み、Ｕ字型構造は、すべて接地シールド７４を介して接地電位へ接続されている。また、強調表示された上面金属領域は、金属ビア接続６４（キャパシタ上部プレート６２への接続）、金属接続６６（金属ビアとボンディングパッド間の接続）、およびワイヤボンディングパッド６８の一部である。図示したような一実施形態においては、上部プレートとワイヤボンディングパッドとの接続に近接する領域以外では、分路キャパシタ１００の大部分は接地シールド７４の下に遮蔽されている。接地シールド７４によって遮蔽されている分路キャパシタ部分の割合は、任意のＲＦパワートランジスタの応用の必要に応じて調整することができる。例えば、その割合は、２５％、５０％、７５％、または任意のＲＦパワートランジスタの応用に適した他の割合とすることができる。
【００１９】
図６は、図５に示した分路キャパシタ構造の、線６−６に沿った断面図８０である。断面図８０は、基板８２、分離層８４、下部キャパシタプレート（すなわち下部プレート）導電層８６および８８、第１層間絶縁膜９０、分路キャパシタ誘電膜９２、第１金属膜９４、第２層間絶縁膜９６、および第２金属膜９８を含む。参照番号１００は、本開示における実施形態による分路キャパシタのユニットセル実装部を示し、ユニットセルの間隔は、参照番号１０６により示されている。図６の断面図８０に示すように、空隙１０４は、隣接するユニットセル１００の下部プレート導電層（８６および８８）間に生じるものとして示される。一実施形態においては、空隙１０４は存在せず、隣接するユニットセル１００の下部プレート導電層（８６および８８）は結合している。別の実施形態においては、空隙１０４の間隔は任意のＲＦパワートランジスタの応用の必要に応じて定められる。
【００２０】
一実施形態においては、基板８２は任意のＲＦパワートランジスタの応用に適した任意の基板を備える。例えば、基板８２はＰ型シリコン基板を備える。分離層８４は、任意のＲＦパワートランジスタの応用に適した任意の分離層を備える。分離層８４は、例えば、酸化膜を備える。下部キャパシタプレート（すなわち下部プレート）導電層８６および８８は、任意のＲＦパワートランジスタの応用に適した任意の導電層を備える。導電層８６および８８は、例えば、それぞれポリシリコン層およびタングステンシリサイド層を備える。第１層間絶縁膜９０および第２層間絶縁膜９６は、任意のＲＦパワートランジスタの応用に適した任意の層間絶縁膜を備える。分路キャパシタ誘電膜９２は、任意のＲＦパワートランジスタの応用に適した任意のキャパシタ誘電膜を備える。例えば、分路キャパシタ誘電膜９２は、窒化膜を備える。さらに、第１層メタライゼーション部９４および第２層メタライゼーション部９８は、任意のＲＦパワートランジスタの応用に適した任意のメタライゼーション材料を備える。
【００２１】
さらに図６に関して、断面図８０はユニットセル１００および部分的に隣接するセルを含む図５の構造６０部分を示している。基板８２は任意の適した単層または積層基板を備える。例えば、基板８２は高ドープシリコン基板を被覆する軽ドープシリコンエピタキシャル層を有する高ドープシリコン基板、またはあるデバイスにおいてはより好適なまたは適切な他の層の組み合わせを備える。酸化膜８４は基板８２を被覆するように形成される。一実施形態においては、酸化膜８４はフィールド酸化膜を備える。別の実施形態においては、酸化膜８４は、ゲート酸化膜を備える。
【００２２】
分路キャパシタ１００の導電性下部プレート（層８６と層８８の積層で示される）は、酸化膜８４上に形成される。導電性下部プレートは、単層金属膜または積層金属膜を備える。導電性下部プレートは、シリサイド化により、ポリシリコンをも備える。例えば、導電性下部プレートは、ＷＳｉ層８８に続いて、ドープされたポリシリコン層８６を備える。下部導電プレート（８６および８８）の中に示された空隙１０４は、存在してもしなくてもよく、空隙１０４が存在しない場合は、下部導電プレート（８６および８８）は隣接するユニットセル間で結合している。
【００２３】
層間絶縁膜（ＩＬＤ０）９０は、キャパシタの上部プレート６２および金属コンタクト７１と、下部プレート（８６および８８）との間に絶縁ブロックを形成するように形成され、かつパターン化される。分路キャパシタの誘電膜９２は各ユニットセル１００の中央部に形成される。上部キャパシタプレート６２は、第１層金属膜９４（Ｍ１または第１金属）により形成される。Ｍ１層９４は単層金属膜または積層金属膜とすることができる。キャパシタ上部プレート６２とワイヤボンディングパッドの接続は、中央の構造６４に示されているように、第２層間絶縁膜９６（ＩＬＤ１）と第２層金属膜９８（Ｍ２または第２金属）のビアエッチングにより形成される。ユニットセル１００の端部にある積層構造は、下部プレート（８６および８８）と第１金属膜構造７１とビアと第２金属膜構造７０を接続することによって形成されている。図６に示すように、積層構造（７０および７１）は、図５におけるＵ字型構造７０のユニットセル１００の長手方向に沿った二つの区間の断面を備える。裏面金属膜１０２はＲＦトランジスタデバイスの裏面接地コンタクトを提供する。ここで留意すべきは、接地は裏面からの接続のみに限られず、一方で、本開示の実施形態によるＲＦトランジスタデバイスにとって、上面での接地は同様に有効である。
【００２４】
一実施形態においては、分路キャパシタ１００の下部プレート（８６および８８）は、シリコン下部プレートを備える。別の実施形態においては、下部プレート（８６および８８）は、それに付随する固有の直列抵抗を低減するために、より導電性のあるプレート（すなわちＷＳｉ積層されたポリシリコン）を備える。接地シールド７４の接地シールド金属（９８）へのＵ字型コンタクト（７０および７１）を有する細長い下部プレート（８６および８８）（平面図において図示される）は、さらに下部プレート（８６および８８）の直列抵抗を低減し、コンタクト抵抗と接地電位への直列抵抗を低減する。すなわち、上部キャパシタプレート６２を被覆する（対応する接地シールド７４に対して）接地されたＭ２層９８は、下部プレート（８６および８８）へ接続され、主として分路キャパシタ下部プレート（８６および８８）の接地金属への低インピーダンス経路を提供する。
【００２５】
図７は、図５に示した分路キャパシタ構造の、線７−７に沿った断面図である。図７の断面図は図６の断面図と類似であるが、図５のレイアウト６０において、ワイヤボンディングパッドから遠く離れた位置における断面図である点というが異なっている。特に、図７においては、Ｍ２層９８は接地シールド７４の延在部に接続されており、各ユニットセル１００の長辺側の積層構造（７０および７１）への接続を有するキャパシタ構造ユニットセル１００を完全に被覆している。その結果、接地されたチャンバーが各ユニットセルを分離するために形成されている。ここで説明したように、接地シールド７４の境界７２、ひいては接地シールド７４は、各ユニットセル１００の所望の部分の上に延在している。
【００２６】
キャパシタ上部プレート上の接地シールド構造の延在部は、分路キャパシタに覆いかぶさったボンディングワイヤに起因する可能性のある外部干渉を低減させる。加えて、ユニットセルの三方向に沿った接地シールドおよびプレート７４に接続されたＵ字型構造（７０および７１）は、それ故有利に接地壁を形成し、この設置壁はさらにセル外部の寄生干渉を低減する。その結果、これらの特徴および構造は分路キャパシタのＲＦ性能を大幅に改善する。
【００２７】
図８は、本開示の別の実施形態によるＲＦパワートランジスタのための出力インピーダンス整合回路１２０中に実装された分路キャパシタ構造の一部１１０の平面図を、一部透過図として示したものである。ワイヤボンディング位置に関連したキャパシタの配列も、入出力インピーダンス整合回路における分路キャパシタのＲＦ性能にとって重要である。図８は本開示の実施形態による分路キャパシタユニットセル配列１１２の平面図であり、分路キャパシタ構造は、ボンディングパッド１１８の周囲に配置されたユニットセルを含む。一実施形態においては、分路キャパシタユニットセル配列１１２は、それぞれボンディングパッド１１８の三方向の側端の周囲に配置された、第１、第２、第３の複数のユニットセル１１０を含む。すなわち、分路キャパシタユニットセル１００はボンディングパッド１１８の３つの側面に沿って複製されており、三個のキャパシタユニットの集合体１１４を形成している。各キャパシタユニットの集合体１１４は、ボンディングパッド１１８の側端に、接続部１１６の金属延在部１２２を介して接続されている。接地シールド（図９における１２６）の端部１２４は、図４から図７の実施形態に関して本明細書で説明したのと同様のものを表し、ここで接地シールドは対応するキャパシタユニットの集合体１１４の下部プレートに接続している。
【００２８】
図９は、図８の分路キャパシタ構造の一部１１０の平面レイアウト図を、図８で透過図として示した部分を不透過にして示したものである。図９は図８と類似であるが、上面メタライゼーション部が図９においては図示されている。上面メタライゼーション部は領域１２８を含む。上面メタライゼーション部は、それぞれの分路キャパシタセルの集合体１１４のＵ字型構造（図６および図７において参照番号７０および７１で示される）および接地シールド１２６をさらに含む。加えて図９は、分路キャパシタが対応するボンディングパッドと接地シールド双方に対して密に集積した様子を示している。
【００２９】
すなわち、図９において、上面金属層は陰影により強調表示されている。金属接地層１２６は、接地シールドを含み、ワイヤボンディングパッドの三つの側面に沿ったキャパシタユニットの集合体１１４の一部分を被覆するように延在している。金属層１２８は、ワイヤボンディングパッドから、各分路キャパシタユニットの上部プレートコンタクトビアへ延在する上面金属部を含む。
【００３０】
本開示の実施形態において使用されている小型のボンディングパッドを従来構造で用いられるバスバー・ボンディングパッドに置き換える。それにより、本開示の実施形態における分路キャパシタは、ボンディングパッドに対して近くに、またより均一な距離で有利に配置することが可能となる。その結果、分路キャパシタの充放電の効率が改善し、ボンディング箇所から分路キャパシタへの直列抵抗が減少する。本開示の実施形態によれば、分路キャパシタの接地プレートを用いることにより、覆いかぶさったボンディングワイヤ（図示せず）の経路の下に、分路キャパシタを直接配置することも可能となる。接地プレートは覆いかぶさったボンディングワイヤ中の電流と分路キャパシタの間の相互の干渉を低減し、性能改善のために、分路キャパシタをボンディングパッドの近傍に配置することをさらに可能とする。
【００３１】
図１０は、本開示の別の実施形態によるＲＦパワートランジスタのための出力インピーダンス整合回路中に実装された分路キャパシタ構造の一部の平面レイアウト図１３０を示したものである。すなわち、図１０はＲＦパワートランジスタ構造の出力インピーダンス整合回路の外縁に沿って配置された複数の分路キャパシタ配列１１２を示している。複数の分路キャパシタ配列１１２は、分路キャパシタ１１４の集合体と、出力インピーダンス整合回路１２０の一部の対応するボンディングパッド１１８を含む。図示したように、配列１１２は、接地シールド１２６と共に分路キャパシタ１１４の三つの集合体を含む。各配列１１２は、ボンディングパッド１１８およびこれまでに本明細書で説明した分路キャパシタユニット１１４を有する。
【００３２】
図１１は、本開示の別の実施形態によるＲＦパワートランジスタのための出力インピーダンス整合回路１２０中に実装された分路キャパシタ構造を有するＲＦパワートランジスタの平面レイアウト図１３０を示したものである。図１１は図１０と類似しているが、特に図１１のみがＲＦパワートランジスタのより完全なレイアウト図を示している。図１１は、入力インピーダンス整合回路１３２および出力インピーダンス整合回路１２０を有する集積されたＲＦ  ＬＤＭＯＳ１３４を示している。ワイヤボンディングバスパッドは参照番号１３６および１３８により示される。加えて、入力および出力のワイヤボンディングパッドは参照番号１４０および１１８でそれぞれ示される。レイアウト図１３０は、本開示の様々な実施形態において記載されている分路キャパシタを含む。
【００３３】
従って、本開示の実施形態は、ＲＦパワートランジスタのための分路キャパシタ構造の新規な配置を提供する。分路キャパシタ構造は、抵抗を減少させる下部プレートを有し、分路キャパシタ構造の下部プレートは、２層下部プレート構造を含む。一実施形態においては、下部プレートは、例えばポリシリコン／タングステンシリサイド下部プレートを備える。加えて、下部プレートは、大幅に低い基板抵抗を有する接地シールドと接続されている。さらに、本実施形態の分路キャパシタ構造は、細長いプレート、すなわちフィンガー構造からなる上部プレートを対応する分路キャパシタ構造の上部プレートとして含む。対照的に、公知の分路キャパシタ構造は、大面積の正方形状／矩形状の上部プレートを含んでいた。そしてさらに、本実施形態の分路キャパシタ構造は、抵抗をさらに減少させ、分路キャパシタの充放電の効率を改善するための下部プレートへのＵ字型の接続をも備える。Ｕ字型接続は下部プレートと接地シールドとの電気的な接続を提供する。
【００３４】
本開示の実施形態は、バスバーパッドと比較して小型のワイヤボンディングパッドを用いることにより、ＲＦパワートランジスタのための分路キャパシタ構造の新規な配置を提供し、ひいては対応するボンディング箇所／パッドにより近く隣接した位置で、かつそこからより均一な距離に分路キャパシタ構造を配置することができる。一実施形態においては、分路キャパシタ構造の集合体はワイヤボンディングパッドの三つの側面について配置される。
【００３５】
別の実施形態においては、接地シールドは分路キャパシタ構造の一部分を被覆し、被覆する割合は分路キャパシタ構造レイアウトの特定の割合以上である。被覆する割合は、任意のＲＦパワートランジスタの応用の必要に応じて定めることができる。例えば、被覆する割合は、２５％、５０％、７５％、または任意のＲＦパワートランジスタの応用の必要に応じて定めた別の割合以上とすることができる。従って、被覆する接地シールドは、分路キャパシタ構造に対するボンディングワイヤの干渉を有利に低減するために、分路キャパシタ構造の一部の上に延在している。
【００３６】
本開示の実施形態によれば、分路キャパシタ構造は、パワー利得、効率特性を改善した高圧ＲＦパワートランジスタ構造を可能とする。一実施形態においては、プラスチックパッケージのＲＦ  ＬＤＭＯＳトランジスタの応用は、本開示の実施形態による分路キャパシタ構造を含む出力インピーダンス整合回路を備える。加えて、本開示の分路キャパシタ構造は、プラスチックパッケージ中の従来知られている分路キャパシタ構造では、これまでは達成不可能であった高パワーＲＦパワートランジスタプラスチックパッケージ性能を可能とする。
【００３７】
以上の詳述において、本開示は様々な実施形態について説明した。しかし、特許請求の範囲に記述する本実施形態の範囲を逸脱することなく、様々な修正および変更ができることは当業者によって了承されるものである。従って、詳述および図面は、限定的意味というよりも説明を目的としたものとみなされるべきであって、そのような修正はすべて本実施形態の範囲内に含まれるものと意図されている。例として、本開示の実施形態は、例えば通信デバイスまたは類似のデバイスで用いられるＲＦ−ＬＤＭＯＳ  １２５Ｗパワートランジスタを備える。本開示における実施形態は、任意の適したＲＦ  ＭＯＳＦＥＴデバイスに適用することも可能である。
【００３８】
利益、その他の有利な効果、および課題の解決法は、具体的な実施形態に関連して上記に説明されている。しかし、利益、有利な効果、課題の解決法、および何らかの利益、有利な効果、または解決法を生じさせる、あるいは顕著ならしめるどのような要素も、一部あるいはすべての特許請求の範囲の重要な、必須の、あるいは本質的な特徴または要素であると解釈されるべきではない。本明細書で用いられているような、「含む」、「含んでいる」、あるいはそれのいずれの変化形は、排他的に包含する意味で用いることを意図したものでなく、複数の要素を備えるプロセス、方法、項目、または装置は、これらの要素のみを備えるのでなく、明確に記載されていない、あるいはそのようなプロセス、方法、項目、または装置に特有の他の要素も含みうるものである。
【図面の簡単な説明】
【００３９】
【図１】公知技術のＲＦ  ＭＯＳＦＥＴ構造の一部の平面レイアウト図である。
【図２】図１に示したＲＦ  ＭＯＳＦＥＴ構造の一部の平面レイアウト図をより詳細に示した図である。
【図３】図１に示したＲＦ  ＭＯＳＦＥＴ構造内に実装された分路キャパシタ構造の断面図である。
【図４】本開示の実施形態によるＲＦパワートランジスタのための分路キャパシタ構造の一部の平面レイアウト図を一部透過図として示した図である。
【図５】図４に示した分路キャパシタ構造の一部の平面図において透過図で示した部分を不透過にして示した図である。
【図６】図５に示した分路キャパシタ構造の線６−６に沿った断面図である。
【図７】図５に示した分路キャパシタ構造の線７−７に沿った断面図である。
【図８】本開示の別の実施形態によるＲＦパワートランジスタのための出力インピーダンス整合回路中に実装された分路キャパシタ構造の一部の平面レイアウト図を一部透過図として示した図である。
【図９】図８に示した分路キャパシタの一部分の平面レイアウト図において透過図で示した部分を不透過にして示した図である。
【図１０】本開示の別の実施形態によるＲＦパワートランジスタのための出力インピーダンス整合回路中に実装された分路キャパシタ構造の一部の平面レイアウト図である。
【図１１】本開示の別の実施形態による出力インピーダンス整合回路中に実装された分路キャパシタ構造を有するＲＦパワートランジスタの平面レイアウト図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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