(57)【要約】フィルタリング機能および利得機能がデジタル領域において実現されたＣＭＯＳハイブリッドアナログ・デジタル受信機コアである。受信機コアのアナログ部分は、ＲＦ入力信号を受信する低雑音増幅器などの標準回路と、ＲＦ入力信号をベースバンド周波数信号にダウンコンバートするミキサ回路とを含む。アナログ・デジタル変換機能は、低次フィルタステージおよびＡＤＣステージを有する組み合わされたＡＤＣフィルタ回路により提供される。低次フィルタステージは、後段のアナログ・デジタル変換ステージのダイナミックレンジおよびクロック要求を低減するために、ベースバンド信号の低次フィルタリングを実行する。この２つの回路ステージは、両者が同一の相互コンダクタンスセルの相互接続で構成されるので、併合されると見なされる。各相互コンダクタンスセルは、一連の相互接続されたＣＭＯＳインバータを含む。【選択図】図４
2009518900.tif 000002
【特許請求の範囲】
【請求項１】
ＲＦ入力信号を受信する無線装置の受信機であって、
前記ＲＦ入力信号をベースバンド信号に変換する入力ステージと、
前記ベースバンド信号を受信して対応するデジタル信号を生成するアナログ・デジタル変換（ＡＤＣ）回路と、を備え、
前記ＡＤＣ回路は、前記対応するデジタル信号を生成する前に、ベースバンド信号の低次のフィルタリングを実行することを特徴とする無線装置の受信機。
【請求項２】
前記対応するデジタル信号の高次のフィルタリングを実行し、且つフィルタ処理されたデジタル信号に利得係数をデジタル処理で適用するデジタル処理回路をさらに含むことを特徴とする請求項１に記載の無線装置の受信機。
【請求項３】
前記入力ステージおよび前記ＡＤＣ回路は、アナログ領域で動作することを特徴とする請求項１に記載の無線装置の受信機。
【請求項４】
デジタル処理回路は、デジタル領域で動作することを特徴とする請求項１に記載の無線装置の受信機。
【請求項５】
前記入力ステージは、
前記ＲＦ入力信号を受信して、所定量の利得を有する中間入力信号を生成する低雑音増幅器と、
前記中間入力信号を受信して、前記中間入力信号をベースバンド周波数にダウンコンバートするミキサ回路と、
を含むことを特徴とする請求項１に記載の無線装置の受信機。
【請求項６】
前記ＡＤＣ回路は、
前記ベースバンド信号を受信する低次フィルタステージであって、フィルタ処理された入力信号を提供するために前記ベースバンド信号のダイナミックレンジを低減する低次フィルタステージと、
前記フィルタ処理された入力信号を前記対応するデジタル信号に変換するアナログ・デジタル変換ステージと、
を含むことを特徴とする請求項１に記載の無線装置の受信機。
【請求項７】
前記アナログ・デジタル変換ステージは、シングルビットフィードバックを有するデルタ−シグマアナログ・デジタル変換器を含むことを特徴とする請求項６に記載の無線装置の受信機。
【請求項８】
前記低次フィルタステージは、２次フィルタとして構成されるとを特徴とする請求項６に記載の無線装置の受信機。
【請求項９】
前記低次フィルタステージおよび前記アナログ・デジタル変換ステージは、同一の相互コンダクタンスセルで構成されていることを特徴とする請求項６に記載の無線装置の受信機。
【請求項１０】
１つの相互コンダクタンスセルをモニタし、且つ前記低次フィルタステージと前記アナログ・デジタル変換ステージの両方をチューニングするモニタ回路をさらに含むことを特徴とする請求項９に記載の無線装置の受信機。
【請求項１１】
ベースバンド信号を受信する低次フィルタステージであって、フィルタ処理された入力信号を生成するために前記ベースバンド信号のダイナミックレンジを低減する低次フィルタステージと、
前記フィルタ処理された入力信号を対応するデジタル信号に変換するアナログ・デジタル変換ステージと、
を備えることを特徴とする併合ＡＤＣフィルタ回路。
【請求項１２】
前記低次フィルタステージおよび前記アナログ・デジタル変換ステージは、同一の相互コンダクタンスセルの相互接続で構成されることを特徴とする請求項１１に記載の併合ＡＤＣフィルタ回路。
【請求項１３】
前記アナログ・デジタル変換ステージは、デルタ−シグマアナログ・デジタル変換コアを含むことを特徴とする請求項１２に記載の併合ＡＤＣフィルタ回路。
【請求項１４】
前記デルタ−シグマアナログ・デジタル変換コアは、シングルビットフィードバック用に構成されていることを特徴とする請求項１３に記載の併合ＡＤＣフィルタ回路。
【請求項１５】
１つの相互コンダクタンスセルをモニタし、且つ前記低次フィルタステージと前記アナログ・デジタル変換ステージの両方をチューニングするモニタ回路をさらに含むことを特徴とする請求項１２に記載の併合ＡＤＣフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して無線通信、およびＲＦ信号のアナログ・デジタル変換に関する。さらに具体的には、本発明は、無線装置の受信機経路（レシーバパス）におけるシグマデルタアナログ・デジタル変換器に関する。
【背景技術】
【０００２】
無線装置は、音声およびデータのモバイル通信を可能とするために、長年にわたって用いられている。このような装置は、たとえば、携帯電話および無線機器対応の携帯情報端末（ＰＤＡ）を含む。図１は、このような無線装置のコアコンポーネントの一般的なブロック図である。無線コア１０は、無線装置のアプリケーション特有の機能を制御し、且つ音声またはデータ信号を無線周波数（ＲＦ）トランシーバチップ１４とやり取りするベースバンド処理部１２を含む。ＲＦトランシーバチップ１４は、送信信号の周波数アップコンバージョン、および受信信号の周波数ダウンコンバージョンに関与している。ＲＦトランシーバチップ１４は、基地局または他のモバイル機器からの送信信号を受信するアンテナ１８に接続された受信機コア１６、およびアンテナ１８を介して信号を送信する送信機コア２０を含む。当業者であれば、図１は簡略化されたブロック図であり、適切な動作および機能を可能とするのに必要な他の機能ブロックを含んでもよいことを理解されたい。
【０００３】
一般に、送信機コア２０は、基地局からの電磁信号を送信用のより高い周波数に変換するのに関与する。一方、受信機コア１６は、それらの信号が受信機に到達したときに、それらの周波数を元の周波数バンドへ変換するのに関与する。これらは、それぞれアップコンバージョンおよびダウンコンバージョン（または変復調）として知られる処理である。原信号またはベースバンド信号は、たとえば、データ、音声またはビデオであってよい。これらのベースバンド信号は、マイクロホンまたはビデオカメラなどのトランスデューサにより生成されてもよく、コンピュータにより生成されてもよく、または電子記憶装置から転送されてもよい。一般に、高周波は、ベースバンド信号よりも長距離および高性能のチャネルを提供する。そして、高周波電波（ＲＦ）信号は、空気中を伝搬するので、ハード・ワイヤードのチャネルまたはファイバチャネルと同様に、無線通信に対しても好適に用いられる。
【０００４】
これらの信号の全ては、通常、高周波（ＲＦ）信号と称され、電磁信号である。すなわち、電波伝搬に通常関係する電磁スペクトル内において電気的および磁気的な特性を備える波形である。
【０００５】
図２に示されるように、受信機コア１６は、低雑音増幅器３０、ミキサ３２、フィルタ３４、可変利得増幅器３６、およびアナログ・デジタル変換器（ＡＤＣ）３８を含むことができる。フィルタ３４は、一般的に、相互コンダクタンスセル、相互コンダクタンス−キャパシタフィルタ、ＭＯＳ−キャパシタフィルタ、ＲＣフィルタ、およびオペアンプ回路の組み合わせから構成される６次のフィルタである。ＡＤＣ３８は、離散時間型または連続時間型アーキテクチャのいずれか一方として実現できる。たとえば、ＡＤＣ３８は、マルチレベルフィードバックデジタル・アナログ変換を備えるデルタ−シグマＡＤＣとして実現できる。付加的な回路は、望ましくはダミーフィルタ回路４０およびダミーＡＤＣ回路４２を含んでもよい。一般に、ダミーフィルタ回路４０は、フィルタ回路３４のレプリカ（replica）、またはフィルタ回路３４のコンポーネントのレプリカであり、フィルタ３４の電気的パラメータをモニタし、出力値がプロセスおよび／または温度の変動により変化する場合にはそれをチューニングする。同様に、ダミーＡＤＣ回路４２は、ＡＤＣ３８のレプリカ、またはＡＤＣ３８のコンポーネントのレプリカであり、チューニングのためにＡＤＣ３８の電気的パラメータをモニタする。フィルタ回路３４およびＡＤＣ３８のアーキテクチャは異なっているので、２つの別々のダミー回路が必要とされる。
【０００６】
受信機コア１６の機能は、次のとおりである。ＲＦ入力信号ＲＦｉｎは、低雑音増幅器３０により増幅され、その後ミキサ３２によりベースバンド周波数ｚにダウンコンバートされる。このダウンコンバートされたベースバンド信号は、その後、フィルタ３４によりフィルタリングされて信号のダイナミックレンジが低減され、その後、利得制御電圧ＶＣＯＮＴのレベルに応じて可変利得増幅器３６により所望の利得レベルに増幅される。結果として生じる出力信号ＲＦｏｕｔは、その後、ＡＤＣ３８によりデジタル信号Ｄ＿ＳＩＧＮＡＬに変換される。デジタル信号Ｄ＿ＳＩＧＮＡＬは、ベースバンド処理部１２などの下流の回路によりデジタル領域においてさらに処理され得る。
【０００７】
受信機コア１６におけるコンポーネントのこのリストは、包括的なものではないが、当業者であれば、特定の構成が準拠する通信規格および選択された受信機のアーキテクチャに依存することを理解するであろう。
【０００８】
現時点において、図２に示される受信機コア１６の前述のコンポーネントの全ては、アナログ領域において機能している。これは、それらはＲＦ入力信号ＲＦｉｎのアナログ信号処理用に構成および動作されることを意味している。望ましくは、ベースバンド処理部にデジタル処理で転送される潜在的なデータエラーを最小化するために、ＡＤＣ３８にて受信された信号の品質は最大化されるべきである。信号品質は、無線通信技術が改善されるにつれてより重要となる。従って、受信機のコンポーネントがその目的とする機能を実行できるようにすることが重要である。
【０００９】
信号品質に影響を与え得る一つの受信機のコンポーネントは、フィルタ３４である。アナログ回路であるフィルタ３４は、典型的なアナログ回路の問題に悩まされる。たとえば、回路の伝達関数は、同じチップ上における同一の回路間で変えることができ、チップ間において変化し得る。フィルタ３４の伝達関数の変化する係数は、その特性、たとえば、その位相および通過帯域形状などに悪影響を与える。フィルタ３４の別の制限は、アナログ領域におけるその構造がフィルタの特定のタイプに限定されることである。フィルタのタイプは、ＦＩＲフィルタまたはＩＩＲフィルタを含んでもよい。これらは、当技術分野で周知である。従って、最適な信号処理のために、全ての望ましいフィルタが実装または組み合わせできるわけではない。
【００１０】
製造コストの観点からは、アナログ回路は、各プロセス世代に十分に対応できない。一方、デジタル回路は、容易に対応可能である。それゆえ、混在回路（mixed circuit）は、大きさにおいて、不必要に装置面積を増加させるアナログ回路により占有される傾向にある。最終的には、アナログ領域における最適なフィルタ機能の実装が制限されることにより、信号品質が損害を受ける可能性がある。
【００１１】
それに対して、ほとんどの任意のタイプのフィルタが、デジタル領域において組み合わせ可能である。従って、補償技術および線形回路の挙動がデジタル回路で実現できるので、高い信号品質を得ることができる。それ故、デジタル領域において図２のような回路コンポーネントを実現する傾向にある。
【００１２】
図２に示す受信機経路に対し、デジタル回路の量を最大化する一つの望ましい構成は、図３に示されている。この望ましい構成においては、増幅器３０、ミキサ３２、ＡＤＣ３８およびダミーＡＤＣ４０がアナログ領域のままである。図２のフィルタ３４、可変利得回路３６およびダミーフィルタ４２は、それぞれデジタルフィルタ４６およびデジタル利得回路４８としてデジタル領域４４に移植されている。図３に示される構成は、デジタル回路の量を最大化するアーキテクチャを表している。当業者であれば、このような受信機経路構成は、図２に示す受信機経路よりもアナログコンポーネントが少ないので、実装するのが容易であることを理解するであろう。
【００１３】
残念なことに、図３の望ましい構成は、現在知られている回路および技術では実現が非常に困難である。主にＡＤＣ３８の前にダウンコンバートされたＲＦ入力信号の前置フィルタがないという理由で、ＡＤＣ３８は、ＲＦｉｎ信号と関連する大きなダイナミックレンジを収容することができなければならない。特に、シングルビットフィードバック構成に関して、デルタ−シグマＡＤＣ技術は、高いダイナミックレンジの信号により適している。しかしながら、デルタ−シグマＡＤＣの大きな欠点は、ＡＤＣ３８で使われるクロックが非常にきれいでなければならないことである。これは、ちょっとした小さなクロックジッターがサンプリングエラーを増大させるのに貢献してしまうことを意味する。サンプリングエラーが増加した結果、無線装置の動作の信頼性は低くなる。残念なことに、大きなダイナミックレンジに対して信頼性の高い動作が可能な適切なＡＤＣ回路は、いまだに利用可能ではない。従って、現在の混合アナログ−デジタル受信機経路において、信号のフィルタリングはＡＤＣ３８より前に依然として必要である。しかしながら、図２のフィルタ３４などの６次のアナログフィルタは、比較的多量のシリコン面積を消費し、上述したアナログフィルタ回路実装に固有の限界のために、その周波数特性に変動と制限を有している。従って、信号品質が劣化させられている。
【００１４】
従来技術において、シグマ−デルタＡＤＣ内のマルチレベルフィードバックＤＡＣを用いることにより、クロックジッターの問題が扱われている。しかしながら、マルチレベルフィードバックＤＡＣの使用に伴う重要な問題は、シグマ−デルタＡＤＣの複雑性および消費電力が追加されることである。
【００１５】
無線装置は、バッテリー寿命を最大にするために低電力であり、徐々に縮小するフォームファクタデバイス内に収容するために小さいことが望ましい。それ故、図２に示される現在の無線コアの受信機経路の設計は、将来の低電力およびサイズが最小化された無線装置には適していない。一方、短期の予測可能な技術は、ハイブリッドアナログ−デジタル受信機コアのデジタル部分を最大化するために利用可能であるようには思われない。
【００１６】
それゆえ、信号品質を改善し、受信機コアの消費電力を低減するためにデジタル領域の回路の量を最大化すると同時に、高ダイナミックレンジのＲＦ入力信号を収容する無線受信機コアのアーキテクチャを提供することが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、現在の無線信号受信機回路における少なくとも一つの不利点を取り除くまたは軽減することである。特に、本発明の目的は、信号品質を改善するために、デルタ−シグマアナログ・デジタル変換回路を簡素化することである。
【課題を解決するための手段】
【００１８】
第１の態様において、本発明は、ＲＦ入力信号を受信する無線装置の受信機を提供する。この受信機は、入力ステージと、ＡＤＣ回路と、デジタル処理回路とを含むことができる。入力ステージは、ＲＦ入力信号をベースバンド信号に変換する。ＡＤＣ回路は、ベースバンド信号を受信して対応するデジタル信号を生成する。ＡＤＣ回路は、対応するデジタル信号を生成する前に、ベースバンド信号の低次のフィルタリングを実行する。無線受信機は、対応するデジタル信号の高次のフィルタリングを実行し、且つフィルタ処理されたデジタル信号に利得係数をデジタル処理で適用するデジタル処理回路をさらに含んでもよい。入力ステージおよびＡＤＣ回路は、アナログ領域で動作し、一方、デジタル処理回路は、デジタル領域で動作する。
【００１９】
さらなる実施の形態において、入力ステージは、ＲＦ入力信号を受信して、所定量の利得を有する中間入力信号を生成する低雑音増幅器と、中間入力信号を受信して、中間入力信号をベースバンド周波数にダウンコンバートするミキサ回路とを含んでもよい。ＡＤＣ回路は、ベースバンド信号を受信する低次フィルタステージであって、フィルタ処理された入力信号を提供するためにベースバンド信号のダイナミックレンジを低減する低次フィルタステージと、フィルタ処理された入力信号を対応するデジタル信号に変換するアナログ・デジタル変換ステージとを含む。望ましくは、アナログ・デジタル変換ステージは、シングルビットフィードバックを有するデルタ−シグマアナログ・デジタル変換器を含み、低次フィルタステージは、２次フィルタとして構成される。
【００２０】
本態様の別の実施の形態によれば、低次フィルタステージおよびアナログ・デジタル変換ステージは、同一の相互コンダクタンスセルで構成される。
【００２１】
第２の態様において、本発明は、併合（merged）ＡＤＣフィルタ回路を提供する。この併合ＡＤＣフィルタ回路は、低次フィルタステージと、アナログ・デジタル変換ステージとを含む。低次フィルタステージは、ベースバンド信号を受信して、フィルタ処理された入力信号を生成するためにベースバンド信号のダイナミックレンジを低減する。アナログ・デジタル変換ステージは、フィルタ処理された入力信号を対応するデジタル信号に変換する。
【００２２】
本態様の実施の形態において、低次フィルタステージおよびアナログ・デジタル変換ステージは、同一の相互コンダクタンスセルの相互接続で構成され、アナログ・デジタル変換ステージは、望ましくはシングルビットフィードバックを備えるデルタ−シグマアナログ・デジタル変換コアとして構成される。１つの相互コンダクタンスセルをモニタし、且つそれに応じて低次フィルタステージとアナログ・デジタル変換ステージの両方をチューニングするモニタ回路をさらに含んでもよい。
【００２３】
本発明の別の態様および特徴は、以下の具体的な実施の形態の説明を添付の図面と併せて検討することで、当業者にとって明らかである。
【発明を実施するための最良の形態】
【００２４】
概して、本発明は、フィルタリング機能および増幅機能がデジタル領域に実装された（implemented）ＣＭＯＳハイブリッドアナログ・デジタル受信機コアを提供する。受信機コアのアナログ部分は、ＲＦ入力信号を受信する低雑音増幅器、およびＲＦ入力信号をベースバンド信号にダウンコンバートするミキサ回路などの標準的な回路を含む。アナログ・デジタル変換機能は、低次のフィルタステージおよびＡＤＣステージを有する併合（merged）ＡＤＣフィルタ回路により提供される。低次のフィルタステージは、ＡＤＣステージにおける後段のアナログ・デジタル変換のダイナミックレンジおよびクロック要求を低下させるために、ベースバンド信号の低次のフィルタリングを行う。２つの回路ステージは、併合されるべきであると考えられる。それらは、両方とも、同一の相互コンダクタンスセルの相互接続から構成されているからである。それぞれの相互コンダクタンスセルは、一連の相互接続されたＣＭＯＳインバータを含んでいる。結果として生じる、ベースバンド信号に対応するデジタル信号は、その後、デジタル領域においてデジタル処理でフィルタ処理および増幅することができる。
【００２５】
特に、本発明の以下の実施の形態は、相互コンダクタンスセルの伝達関数（transfer funtion）で実現された連続時間型シグマデルタＡＤＣを対象にしている。
【００２６】
本発明の実施の形態によれば、アナログ・デジタル変換のクロック要求を緩和する低次のフィルタステージを備えた併合アナログ・デジタル変換器（ＡＤＣ）が提供される。より具体的には、併合ＡＤＣの低次フィルタステージは、変換の前にＲＦ入力信号のダイナミックレンジを低下させる。低次フィルタを備えた併合アナログ・デジタル変換器は、同じタイプの相互コンダクタンスセルからフィルタステージとアナログ・デジタル変換器ステージの両方を構成または組み立てることにより可能とされる。両方のステージは、同じ相互コンダクタンスセルから構成されているので、それらは併合されると考えられる。それに対して、図２の別々のフィルタ３４およびＡＤＣ３８は、互いに最も近くに配置されたとしても、併合されないと考えられる。というのは、それらはそれぞれ、異なるアーキテクチャで組み立てられているからである。本発明の実施の形態は、図４に示されている。
【００２７】
図４に示される受信機コアは、図２および図３の両方に示される回路と似ている。図４のハイブリッドアナログ・デジタル受信機１００は、アナログ・デジタル変換器の動作信頼性を確保すると同時に、デジタル回路の量を最大化する。混合アナログ・デジタル受信機１００は、入力信号ＲＦｉｎを受信してベースバンド信号に変換する入力ステージと、ベースバンド信号を対応するデジタル信号に変換する併合ＡＤＣ回路１０６とを含む。入力ステージおよび併合ＡＤＣ回路は、アナログ領域において動作する。その後、対応するデジタル信号は、デジタル処理回路によってデジタル領域１１４においてさらにフィルタ処理され、増幅される。
【００２８】
入力ステージは、ＲＦｉｎを受信して、所定量の利得を有する中間入力信号を生成する低雑音増幅器１０２と、中間入力信号をベースバンド周波数信号にダウンコンバートするダウンコンバージョン、すなわちミキサ回路１０４とを含む。入力ステージの後段に、併合ＡＤＣ回路１０６がある。併合ＡＤＣ回路１０６は、ベースバンド周波数をＡＤＣステージ１１０に適したダイナミックレンジにフィルタリングする低次フィルタステージ１０８を含む。ＡＤＣステージ１１０は、たとえばデルタ−シグマＡＤＣとして形成されてよい。ＡＤＣステージ１１０は、ベースバンド周波数信号に対応するデジタル信号を生成する。ＡＤＣダミー回路１１２は、フィルタステージ１０８およびＡＤＣステージ１１０の両方に共通している類似の相互コンダクタンスセルをモニタしている。
【００２９】
低次フィルタステージ１０８およびＡＤＣステージ１１０は、併合ＡＤＣ回路１０６の別々のコンポーネントとして示されているが、本発明の実施の形態によれば、これらのステージは、同一のアーキテクチャを共有しているので、単一の回路にまとめられる。併合ＡＤＣ回路１０６のさらに詳細については、後述される。
【００３０】
混合アナログ・デジタル受信機１００のデジタル領域１１４におけるデジタル処理回路は、対応するデジタル信号を所望の周波数帯域にさらにフィルタリングする高次フィルタ１１６を含む。このフィルタ処理されたデジタル信号は、その後、利得制御信号ＶＣＯＮＴに対応する所望の量まで可変利得回路１１８により増幅される。増幅されたデジタル信号Ｄ＿ＯＵＴは、無線装置におけるその他の下流の回路、たとえば図１のベースバンド処理部１２などに供給される。
【００３１】
現在示されているハイブリッドアナログ・デジタル受信機１００は、アナログ・デジタル変換処理を確実に実行することができるようにすると同時に、デジタル回路の量を最大化する。これは、併合ＡＤＣ回路１０６で実現される。概して、図２の６次フィルタ３４は、図４の実施の形態において、２つの別々のフィルタに分けられている。より具体的には、第１フィルタ１０８は、望ましくは２次のアナログ領域のフィルタであり、一方、第２フィルタ１１６は、望ましくは従うべき特定の通信規格に合った線形位相フィルタである。当業者であれは、各規格は、その独自のフィルタ波形（filter shape）要求を有することを理解するであろう。２次フィルタ１０８を含むことにより、入力信号のダイナミックレンジは、ＡＤＣ１１０のクロック要求が低下するように、十分に低減される。従って、連続時間型または離散時間型アーキテクチャなどの現在周知のＡＤＣアーキテクチャは、確実に動作することができる。
【００３２】
６次フィルタに代えて２次フィルタを用いることのさらなる利点は、フィルタのサイズが大幅に削減されることによるコスト削減である。たとえば、２次フィルタ回路は、６次フィルタ回路と比べて約５〜６倍小さいシリコン面積しか占有しないので、チップ面積が削減され、従ってチップコストも削減される。この削減された回路の量は、消費電力の削減などの間接的な利点を提供する。２次フィルタ回路は、約１ｍＡの電流しか消費しないからである。これに対して、６次フィルタ回路は、約１０ｍＡの電流を消費する。このような省電力化は、重要であり、携帯無線装置のバッテリの駆動時間を延ばす。
【００３３】
それ故、低次フィルタ１０８は入力信号のダイナミックレンジを低下するので、望ましくはデルタ−シグマＡＤＣとして実現されるＡＤＣ１１０は、シングルビットフィードバックＤＡＣで構成することができる。シングルビットフィードバックＤＡＣは、マルチレベルフィードバックデルタ−シグマＡＤＣと比べると非常に単純であり、要求されるクロックトレランスもより緩和されている。当業者であれば、きれいな低エラーのクロック信号は合成することが難しく、このことはシステムの設計をさらに簡素化することを理解するであろう。従って、併合ＡＤＣ回路１０６の設計が簡素化されるだけでなく、高信号品質も得られる。
【００３４】
上述したように、ＡＤＣ回路１０６は、同じ単位のセルで形成されたフィルタステージおよびＡＤＣステージから構成される。図５ａ、図５ｂおよび図６は、それぞれフィルタステージ回路およびＡＤＣステージ回路を示す。それらは、ＣＭＯＳ相互コンダクタンスセルのシリーズまたはネットワークである。当業者であれば、相互コンダクタンスセルは、入力電圧に対応する電流を生成することを理解するであろう。図７は、使い道があるＣＭＯＳ相互コンダクタンスセルの一例を示す。
【００３５】
図５ａに示されるように、フィルタステージ１０８の回路は、同一の相互コンダクタンスセル２００、２０２、２０４、２０６、２０８、２１０および２１２の結合ネットワークである。フィルタステージ１０８のその他のコンポーネントは、パッシブなコンデンサ２１４、２１６、２２０、２２２および２２４を含む。フィルタステージ１０８の入力は、セル２００においてなされ、セル２００は、図４のミキサ回路１０４から差動信号Ｆ＿ＩＮ＋／Ｆ＿ＩＮ−を受信する。セル２００の出力は、たすきがけに結合された（cross-coupled）セル２０４および２０６に結合されている。セル２０４および２０６は、さらにコンデンサ２２２および２２４の第１端子に結合されている。セル２０４の出力は、たすきがけに結合されたセル２０８および２１０により受信される。差動出力信号Ｆ＿ＯＵＴ＋／Ｆ＿ＯＵＴ−は、セル２０８の出力から供給され、コンデンサ２２２および２２４の第２端子に結合されている。
【００３６】
フィルタステージ１０８は、図５ｂに示される回路の等価伝達関数を有するローパスフィルタである。図５ｂの回路は、電流源２２６、抵抗２２８、２３０、コンデンサ２３２、２３４、２３６、およびインダクタ２３８の周知の構成である。当業者であれば、追加の相互コンダクタンスセルを適切に相互接続することにより、さらに複雑なフィルタ伝達関数を同じ相互コンダクタンスセルで形成できることを理解するであう。図５ａの回路は、図５ｂの伝達関数を得るための相互コンダクタンスセルの梯子実装（ladder implementation）である。
【００３７】
図６は、ＡＤＣステージ１１０のコアの回路図である。ＡＤＣステージ１１０は、十分に機能的なデルタ−シグマアナログ・デジタル変換器であることが望ましいが、任意の適切な分散または連続時間型ＡＤＣ回路アーキテクチャを用いることができる。本発明の実施の形態を説明するために、図６に示されるＡＤＣステージ１１０のコアのみが示されている。当業者であれば、デルタ−シグマＡＤＣのその他の回路がその通常動作に必要とされるが、それらは本発明の現在説明している実施の形態とは関係がないので図示していないことを理解するであろう。図６に示されるコアは、フィードバックなしで周知のモジュラ（modular）デルタ−シグマ伝達関数を実行する。モジュラデルタ−シグマ伝達関数は、以下の式（１）で表される。
【数１】
2009518900.tif 000003
ここで、係数「ｓ」は、任意の整数を選択することができる。
【００３８】
ＡＤＣコア３００は、図５のフィルタステージ１０８におけるものと同一の１５個の相互接続された相互コンダクタンスセルを含む。セル３０２は、フィルタステージ１０８から差動出力信号Ｆ＿ＯＵＴ＋／Ｆ＿ＯＵＴ−を受信する入力セルである。セル３０２の出力は、互いに並列に接続されたセル３０４および３０６で構成される第１セルグループに結合されている。その結果、セル３０４および３０６の両方は、共通の入力端子および共通の出力端子を有する。セル３０４および３０６の出力端子は、コア出力端子Ｃ＿ＯＵＴ＋／Ｃ＿ＯＵＴ−に接続されている。セル３０２の出力は、クロスしてセル３０８に供給されている。そしてセル３０８は、セル３１０、３１２および３１４の入力を駆動（drive）する。また、セル３０８の出力は、セル３１０、３１６、３１８および３２０で構成される第２セルグループに並列に接続される。セル３１０、３１６、３１８および３２０は、コア出力端子Ｃ＿ＯＵＴ＋／Ｃ＿ＯＵＴ−に接続された共通の出力を有している。セル３１２の出力は、セル３２２、３２４および３２６で構成される第３セルグループの入力に並列に接続される。セル３２２、３２４および３２６の共通の出力は、コア出力端子Ｃ＿ＯＵＴ＋／Ｃ＿ＯＵＴ−に接続されている、一方、セル３２８は、その入力と出力の両方がＣ＿ＯＵＴ＋／Ｃ＿ＯＵＴ−に接続されている。
【００３９】
セル３３０および３３２は、デルタ−シグマＡＤＣの他の回路からのフィードバック経路の一部を形成しているが、これは本発明の実施の形態とは関係がない。
【００４０】
図７は、図５および図６に示される相互コンダクタンスセルの回路図である。相互コンダクタンスセル４００は、同一のＣＭＯＳインバータ素子で構成され、各インバータは、当業者によく知られているトランジスタのコンプリメンタリペア（complementary pair）である。入力インバータ４０２は、受信入力ポートＣＥＬＬ＿ＩＮ＋に接続されており、出力ポートセルＣＥＬＬ＿ＯＵＴ＋を駆動する。入力インバータ４０４は、受信入力ポートＣＥＬＬ＿ＩＮ−に接続されており、出力ポートＣＥＬＬ＿ＯＵＴ−を駆動する。シリアルに接続されたインバータ４０６および４０８並びにシリアルに接続されたインバータ４１０および４１２は、出力ポートＣＥＬＬ＿ＯＵＴ＋とＣＥＬＬ＿ＯＵＴ−との間で交差して接続（cross-coupled）されている。
【００４１】
フィルタステージ１０８およびＡＤＣステージ１１０のコンポーネントは、アーキテクチャ的には同じであるので、それらが同じ相互コンダクタンスセルで構成されているということは、２つのステージが併合ＡＤＣ回路１０６内に容易に組み込みできるということを意味している。ステージ１０８および１１０は、同じ相互コンダクタンスセルで構成されているので、両方のステージのセルは、最小の労力でシリコン面積の利用効率を最大化するようレイアウトすることができる。
【００４２】
フィルタステージ１０８およびＡＤＣステージ１１０を同じアーキテクチャで設計することにより、別の利点が直接得られる。一つだけのダミーＡＤＣ回路１１２が両方の回路をチューニングするために必要とされるが、これはさらに設計費を減らし、異なるアーキテクチャで形成された回路をチューニングするための第２ダミー回路の必要性を除去する。それ故、プロセス変動は、ただ一つのダミー回路で補正または補償可能であり、図２の従来の受信機経路のように、２つの異なるダミー回路は不要である。
【００４３】
それ故、図４に示された、本明細書で説明された本発明の実施の形態は、デジタル領域の高次フィルタおよび可変増幅回路を実装することにより、受信機経路のデジタル量（digital content）を最大化する。現在利用可能なＡＤＣ回路は、ＡＤＣステージのダイナミックレンジおよびクロック要求を低減または緩和するためにＲＦ入力信号を前もってフィルタ処理する低次フィルタステージを有する併合ＡＤＣ回路、たとえば連続時間型デルタ−シグマＡＤＣ回路など、を含むことにより、ハイブリッドアナログ−デジタル受信機コアに利用可能である。実際、本発明の実施の形態に係る低次フィルタおよびＡＤＣは、同じ単位の回路ブロックで形成されているので、低次のフィルタリングは、ＡＤＣ回路と効果的に併合することができる。その結果、ＡＤＣ回路は、低次の前置フィルタリング（pre-filtering）機能を含むと見なされる。併合された回路は、フィルタおよびＡＤＣステージの両方の動作を調整するために必要とされる異なるダミー回路の数を最小化する。
【００４４】
本発明の上述の実施の形態は、例示のみを意図している。当業者による特定の実施の形態に対する代替、変更および変形は、本発明の範囲を逸脱することなく有効であり、発明の範囲は、添付された請求項のみにより規定される。
【図面の簡単な説明】
【００４５】
【図１】無線装置のコアのブロック図である。
【図２】図１の無線装置のコアで用いられる従来の受信機コアの回路図である。
【図３】図１の無線装置のコアで用いることのできるハイブリッドアナログ・デジタル変換器のコアの回路図である。
【図４】本発明の実施の形態に係る受信機コアの回路図である。
【図５ａ】本発明の実施の形態に係る相互コンダクタンスセルで実現されたフィルタ回路の回路図である。
【図５ｂ】図５ａの回路のアナログ回路表現を示す図である。
【図６】本発明の実施の形態に係るデルタ−シグマＡＤＣコアの回路図である。
【図７】図５のフィルタ回路および図６のデルタ−シグマＡＤＣコアで用いられる相互コンダクタンスセルの回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【国際調査報告】
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