(57)【要約】  本発明は、垂直方向と水平方向に切られたメモリマッピングの組み合わせから形成されるチェック模様のメモリマッピングを使用するデュアルインタフェースのメモリ装置を提供し、マッピングメモリにアクセスするよう構成した２次元アクセス手段を有し、このアクセス手段は、双方のインタフェースにマッピングされたメモリに水平方向および垂直方向にオーバーラップするよう構成し、前記メモリ装置は、好適にも各インタフェースのための２個のＤＴＬチャネルを提供し、これにより、ＣＰＵ、オーディオ、ビデオおよびグラフィックス処理のようなすべての処理態様に対して極めて効率のよい統合メモリ装置が得られる。
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【特許請求の範囲】
【請求項１】
垂直方向および水平方向に切られたメモリマッピングの組み合わせによるチェック模様のメモリマッピングを使用し、マッピングされたメモリへアクセスするよう構成した２次元アクセス手段を有し、このアクセス手段は、アクセスが水平方向および垂直方向用の双方のインタフェースにマッピングされるメモリにオーバーラップするよう構成したことを特徴とするデュアルインタフェースのメモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、マッピングされたメモリの各ラインに対して１個のアクセスを生成するよう構成したメモリ装置。
【請求項３】
請求項１に記載のメモリ装置において、マッピングされたメモリの水平方向の境界をまたぐアクセスに対してキャッシュを強制的に使用するよう構成したメモリ装置。
【請求項４】
請求項１に記載のメモリ装置において、各インタフェースに対して２個の別個のＤＴＬチャネルを使用するメモリ装置。
【請求項５】
請求項４に記載のメモリ装置において、前記の２個の異なるチャネルのうち一方を、アクセスによって規定される境界の一方の側に位置する画素に専用としたことを特徴とするメモリ装置。
【請求項６】
請求項４または５に記載のメモリ装置において、前記２個のインタフェースのうち一方は、境界の一方の側に位置するメモリデータに専用としたことを特徴とするメモリ装置。
【請求項７】
垂直方向および水平方向に切られたメモリマッピングの組み合わせから形成されるチェック模様のメモリマッピングを行うステップと、マッピングされたメモリへの２次元アクセスを行うステップを有し、前記アクセスは、水平方向および垂直方向の双方のインタフェースにマッピングされたメモリにオーバーラップものとしたことを特徴とするデュアルインタフェースのメモリ制御方法。
【請求項８】
請求項７に記載の方法において、マッピングされたメモリの各ラインに対して１個のアクセスを生成するステップを有する方法。
【請求項９】
請求項７に記載の方法において、水平方向の境界をまたぐアクセスに対してキャッシュを強制使用するステップを有する方法。
【請求項１０】
請求項７に記載の方法において、各インタフェースに対して２個の別個のＤＴＬチャネルを使用する方法。
【請求項１１】
請求項１０に記載の方法において、前記２個の異なるチャネルのうち一方を、アクセスによって規定される境界の一方の側に位置する画素に専用としたことを特徴とする方法。
【請求項１２】
請求項１０または１１に記載の方法において、インタフェースは、境界の一方の側に位置するメモリデータに専用としたことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルインタフェースメモリ装置およびこれに関連する方法に関する。とくに本発明は、例えばＨ２６４圧縮に基づいて高解像度セットトップボックス（ＳＴＢ）を提供するように構成した集積回路デバイスのメモリ内にデータをマッピングする方法に関する。
【背景技術】
【０００２】
このような集積回路デバイスは、例えば処理するデータ量のために広帯域を必要とする一般的に利用可能なデバイスを含む。このような高帯域幅はとくにＨＤビデオデコーディングの要件との関連で生じる。
【０００３】
このような高帯域幅シナリオとの関連で使用する３２ビットのＤＤＲインタフェースデバイスを使用するのではなく、代案として、２個の１６ビットのＤＤＲインタフェースデバイスを使用することを提案する。このような１６ビットのＤＤＲデバイスでは、ワードを３２ビットと同等の粒度でフェッチできが、一方３２ビットのＤＤＲインタフェースでは６４ビットの粒度を引き起こすことになる。
【０００４】
動き補正処理においても、より小さいビットのワードをフェッチすることの方がより効果的であることが分かっており、さらにそのため、単独の３２ビットＤＤＲインタフェースを使用するのと比べて、２個の１６ビットＤＤＲインタフェースを使用するほうが有利であることが分かっている。
【０００５】
さらに、メモリサブシステムに与えられる効率は、比較的狭いインタフェースを使用することでより大きくなると考えられてもいる。例えば、１６ビットのインタフェースを使用すると、アクセス回数は３２ビットのインタフェースを使用したときのおよそ２倍になり、カレントアクセスを処理している間に、次アクセスの準備のためにＤＤＲコマンドバス上で利用可能なサイクルがより多く存在する。
【０００６】
しかし、とくにメモリアクセスは２個のメモリ間で平衡化する必要があるため、デュアルインタフェースを使用するとシングルインタフェースよりも制限や潜在的な不利が生じる。
【０００７】
このような制限を克服するために様々な解決策が提案され、このような提案としては、デコーディングおよびコーディングのような個々の処理機能のためのそれぞれに対応するインタフェース、および／または１個のメモリおよび他のメモリ内におけるイメージの代替記憶があった。
【０００８】
より好適な解決策としては、使用されるアドレスに基づいてメモリアクセスを２個のインタフェース間に分割し、２個のインタフェースおよび関連するメモリ領域との間の負荷が完全に５０対５０になるよう小さい粒度を使用する動的方法がある。
【０００９】
このような動的方法は有利にも融通性をもたらし、ランダムアクセスおよびリニアアクセスが均等に分割されていることを保証するために、これらに必要なアドレスとアクセスに応じて、例えば特許文献１（米国特許出願公開第２００３／０１２２８３７号）に記載されているように、メモリマッピングはチェック模様のパターンを採用する。
【００１０】
ここではこのようなチェック模様のパターンが図６、図７および関連する説明文に記載されている。しかし、このようなマッピングされたメモリ装置へのアクセスの性質や方法は不利に制限されることが分かっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許出願公開第２００３／０１２２８３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、既知の装置や方法に優る利点を有する、デュアルインタフェースのメモリ装置および関連する方法を得るにある。
【課題を解決するための手段】
【００１３】
本発明の第１態様によれば、垂直方向および水平方向に切られたメモリマッピングの組み合わせから形成されるチェック模様のメモリマッピングを使用し、マッピングされたメモリへアクセスするよう構成した２次元のアクセス手段を有する、デュアルインタフェースのメモリ装置を提供し、このアクセス手段は、アクセスが水平方向および垂直方向の双方のインタフェースにマッピングされたメモリにオーバーラップするように構成する。
【発明の効果】
【００１４】
このようにオーバーラップさせることで、垂直方向および水平方向の双方を考慮すると、２次元のアクセスは隣接する２個の異なるメモリ位置を有利にカバーすることができ、従来技術で生じる制限を克服する。
【００１５】
１つの実施形態においては、マッピングされたメモリの各ラインに対して１個のアクセスを生成するようにデュアルインタフェースのメモリ装置を構成することができる。
【００１６】
別の実施形態においては、水平方向の境界をまたぐアクセスに対してキャッシュを強制的に使用するようにデュアルインタフェースのメモリ装置を構成することができる。
【００１７】
通常のアクセスを整列したアクセスに変換するように前記キャッシュを構成することができるため、このような装置はメモリインタフェースの複雑性を有利に制限する。
【００１８】
好適には、デュアルインタフェースのメモリ装置はそれぞれのインタフェースに対して２個の別個のデバイストランザクション層（ＤＴＬ）チャネルを使用することができる。
【００１９】
好適には、２個の異なるチャネルのうち一方を、アクセスによって規定された境界の一方の側に位置するデータに専用とする。つまり、メモリデータはすべてのアクセスにおいてアクティブであるものとする。さらに、他方のインタフェースは境界の逆側に位置するメモリデータに専用とし、すなわちオーバーラップする場合にのみアクティブであるものとする。
【００２０】
このような装置は本発明の効率を有利に高める。
【００２１】
もちろん、本発明により得られるチェック模様のメモリマッピングは、ダブルチェック模様のメモリマッピングを含むことができるものであることを理解されたい。
【００２２】
本発明の別の態様によれば、垂直方向および水平方向に切られたメモリマッピングの組み合わせから形成されるチェック模様のメモリマッピングを行うステップと、さらにマッピングしたメモリへ２次元のアクセスを行うステップを有するデュアルインタフェースメモリの制御方法を提供し、前記アクセスは、水平方向および垂直方向の双方のインタフェースにマッピングされたメモリにオーバーラップするものとする。
【００２３】
１つの実施形態においては、デュアルインタフェースメモリの方法は、マッピングされたメモリのそれぞれのラインに対する１個のアクセスを生成するステップを有する。
【００２４】
別の実施形態によれば、デュアルインタフェースメモリは、水平方向の境界をまたぐアクセスに対してキャッシュを強制的に使用するステップを有する。
【００２５】
通常のアクセスを整列したアクセスに変換するように前記キャッシュを構成することができるため、このようなさらなるステップの採用がメモリインタフェースの複雑性を有利に制限する。
【００２６】
好適には、各インタフェースに対する２個の別個のＤＴＬチャネルによって本発明方法を提供することができる。
【００２７】
上述のように、本発明方法では、前記２個の異なるチャネルの一方を、アクセスによって規定される境界の一方の側に位置するデータに専用とする。つまり、メモリデータは、すべてのアクセスにおいてアクティブであるものとする。さらに、他方のインタフェースは境界の逆側に位置するメモリデータに専用とすることができ、つまりオーバーラップする場合にのみアクティブであるものとする。
【００２８】
このような装置は本発明の効率を有利に高める。
【００２９】
やはり、本発明方法において、本発明に従って得られるチェック模様のメモリマッピングは、ダブルチェック模様のメモリマッピングを含むものであることを理解されたい。
【００３０】
添付の図面につき、例示的実施形態で、本発明を以下に説明する。
【図面の簡単な説明】
【００３１】
【図１】本発明に関連するチェック模様のメモリマッピングパターンを得るように設計できるメモリサブシステムのブロック図である。
【図２】チェック模様のメモリマッピング装置を示す図である。
【図３】ダブルチェック模様のメモリマッピング装置を示す図である。
【図４】異なるアクセスパターンとともに示すダブルチェック模様のメモリマッピングの説明図である。
【図５】本発明の実施形態による図４に示す一つの態様をより詳細に示す。
【図６】本発明により使用する２次元のスプリッタＤＴＬチャネル装置のブロック図である。
【発明を実施するための形態】
【００３２】
まず図１につき説明すると、この図１は、本発明の実施形態に使用できる、（ダブル）チェック模様のメモリマッピングパターン用に設けたメモリサブシステムを示し、このサブシステムは、１６ビットのメモリサブシステムである第１メモリサブシステム１０および第２メモリサブシステム１２を並列的に有する。
【００３３】
図に示すように、各メモリサブシステムは、ＤＤＲコントローラおよびアービタ１４と１６と、中央データメモリ管理ユニット（ＣＤＭＭＵ）１８，２０と、ＣＰＵアービタおよびＭＴＬ集中デバイス２２，２４を使用するＤＤＲサブシステムを有し、ＣＰＵアービタおよびＭＴＬ集中デバイス２２，２４に後続してルータおよびＣＰＵデバイス２６，２８を設ける。
【００３４】
また、一連のＩＰデバイス３０と、すべてのＩＰ要求のバッファリングを制御するＣＤＭＭＵデバイス１８，２０との間に、スプリッタまたはルーターユニット３２を設ける。各スプリッタは、ＤＴＬアクセス要求を受信するように構成し、ＤＴＬアクセスのアドレスおよび長さに応じて２個の１６ビットメモリサブシステムにおける一方の方向にこのような要求を分配する。各スプリッタは、またＣＤＭＭＵから返信されるデータを受信し、そしてこのデータを再配列するよう構成し、この再配列は、データが一方のメモリインタフェースからのみ由来するようにＩＰがデータを受信するように行う。
【００３５】
垂直方向および水平方向のサイズを決めたメモリマッピングの組み合わせにより、図２に示すようにチェック模様のメモリマッピングパターンを得ることができる。ｎバイト毎、例えば６４バイト毎に、マッピングを２個のメモリインタフェース間で交互に行うことが理解できるであろう。
【００３６】
さらに、２ＫＢ毎に、交互パターンマッピングを逆転し、図に示すチェック模様になる。
【００３７】
このことは、２個のメモリインタフェース間でアクセスするため、１次元アクセスおよび２次元アクセスの双方にとって、とくに効率がよいことが確認されている。
【００３８】
図３に示すような、ダブルチェック模様のメモリマッピングパターンもまた既知であり、奇数または偶数列にのみアクセスを適用しなければならない問題を克服するのに有利に役立つ。 
【００３９】
このようなダブルチェック模様のメモリマッピングパターンはとくに１次元インタフェースおよび２次元インタフェースにとって、とくに効率がよく、これは、２個のメモリインタフェース間でアクセスが両方向に分配されるからである。
【００４０】
メモリマッピング装置は、前述のように両インタフェースへのアクセスを均等に分配することによって、単独の３２ビットインタフェースの代わりに、有利にも、２個の１６ビットＤＤＲインタフェースを使用することができる。このことは、２個の１６ビットインタフェースを使用することによる特有の高い効率を利用でき、すなわち、完全なＳＴＢアプリケーションを、それ以外では必要となる２個の３２ビットインタフェースの代わりに、２個の１６ビットインタフェースで、または低速動作のメモリで動作することができるようになる。
【００４１】
このようなメモリマッピングは、単独の３２ビットインタフェースより大きいメモリ容量のサポートを可能にする。たとえば、このようなメモリマッピングでは９６ＭＢをサポートできるのに対して、単独の３２ビットインタフェースでは６４ＭＢおよび１２８ＭＢしかサポートできない。
【００４２】
さらに、データ列を垂直方向ではなく水平方向に格納する仮想マッピングは、このようなダブルチェック模様のメモリマッピングに従って規則的に達成することができ、メモリ効率をさらに増大させることができる。
【００４３】
次に図４につき説明すると、この図は本発明による一つのアクセス形態での、他のダブルチェック模様のメモリマッピングパターンを示す。
【００４４】
再びＨ２６４圧縮の要件を参照すると、このメモリマッピングパターンによれば、より遅い画素動き補正パターンに対して、これは４×４、８×４、４×８、８×８、８×１６、１６×８、１６×１６のパターンを可能にする。
【００４５】
輝度（ルミナンス）と色度（クロミナンス）の要件から、１×１〜２０×２１画素の間におけるあり得るすべてパターンを必要とすることがある。水平方向に関して考慮すると、４個のグループとして画素をフェッチするため、このことは、水平方向の１〜６個のワードからのすべてのアクセスおよび垂直方向の１〜２１個のラインを、２５２と等しい２×６×２１の可能性で、フレームモードおよびフィールドモードの双方のモードで生成することができる。
【００４６】
しかし、さらに示すように、本発明はこのような要件の効率的取り扱いを可能にするという点で有利である。
【００４７】
さらに図４につき説明すると、図３に示すようなダブルチェック模様のメモリマッピングパターンを示し、３個の異なるアクセス形態を適用する。
【００４８】
アクセス形態３２はもっぱら垂直方向に双方のメモリインタフェースに対してマッピングし、したがってアクセスの長さは２個のメモリインタフェースのそれぞれに示されるように異なるものになる。メモリアクセス形態３４に関して、このことは、双方のインタフェースに対するマッピングが容易にでき、ダブルチェック模様のパターンを考慮すると、図４に示すように奇数のラインを用いるアクセスを除いて、アクセスは一般的に２個のインタフェース間に均等に分配される。
【００４９】
本発明の特別な実施形態によれば、メモリアクセス形態３６は、垂直方向および水平方向の双方で隣接する異なる領域がオーバーラップし、各メモリインタフェースに対して２個のアクセスが交互になる。この場合、アクセス形態３６によって示される切断境界の左側および右側に位置する画素にアクセスすることが必要となる。
【００５０】
このことは比較的複雑なアクセススキームを表わすが、このような装置の効率は疑わしく思われるかもしれないにも関わらず、各ラインに対して１個のアクセスを生成することでこれを達成することができる。
【００５１】
他の実施形態によれば、各インタフェースに対して２個の異なるＤＴＬチャネルを設けることができ、一方のチャネルは、切断境界の一方の側に位置する、すなわちアクセス毎にアクティブである画素に専用のチャネルとし、また他方のチャネルは、切断境界の逆側に位置し、オーバーラップが生じた場合にのみ使用される画素に専用のチャネルとすることができる。
【００５２】
このような装置は、有利にも効率性を維持し、効率がよいことが分かっている。
【００５３】
他の態様によれば、本発明は水平方向の境界をまたぐアクセスに対してキャッシュメモリを強制使用するために設けることができ、これにより、キャッシュメモリがすべてのアクセスを整列したアクセスに変換するので、メモリインタフェースの過剰な複雑化を回避することができる。５１２個の画素の切片がある場合、限られた数（１．９％の範囲内）の場合にのみ、水平方向の境界をまたいでいることが分かる。
【００５４】
必要とするオーバーラップを具現化する２次元のアクセスを図５につき以下に詳細に説明する。
【００５５】
２次元のスプリッタは、１個のＤＴＬ要求を多重要求に変換するよう構成し、各要求は１個のメモリインタフェースの１列にのみアクセスする。このとき、このスプリッタは、２個のブロックおよび水平方向のオーバーラップをカバーするアクセスである垂直方向のオーバーラップに対処するように構成する。さらに、スプリッタは、他のアクセスに対する待ち時間が長くなるのを避けるために１個の２次元アクセスの最大サイズを制限するよう構成することができる。このことは、以下のように構成したアルゴリズムを使用する構成レジスタによって有利に制御することができる。すなわち、
・開始アドレス、モード（満たされた、またはフレームに入れられた）および行幅に基づいてカレント行でどのくらい多くのアクセスラインをアドレス指定できるかをチェックする、
・列にアクセスすることができるワード数が可能な最大数を超えないかチェックする、
・１〜４個のコマンドからのようなアクセスを生成する、
・アクセスのサイズを減少させ、ラインが残っている場合は再び開始する、
というアルゴリズムである。
【００５６】
さらに、各コマンドに対するデータＦＩＦＯによって記録される関連情報は以下のものがある。すなわち、
・ライン内、または水平方向にオーバーラップするアクセスの左側部分内のワード数、
・垂直方向にオーバーラップするアクセスの右側部分内のワード数、
・ラインが２個のインタフェース間でオーバーラップするアクセスに分配されるパターンを形成するラインの個数、
・アクセスが２個のインタフェースを横方向にまたぐかどうかを記述する１個のビット、
である。
【００５７】
図５は、本発明の実施形態により得られる水平方向オーバーラップを有する２次元アクセスの例である。この説明図は、ボーダー３８内に含まれる５個のライン上における５個のワードのアクセスを示す。切断境界の右側における３個のワードを矢印４０で示し、切断境界の右側に与えられる２個のワードを矢印４２で示す。
【００５８】
５個のワードおよび５個のラインのアクセスを考慮すると、４個のＤＴＬ要求を生成することが必要となる。切断境界の左部分に対して、３個のライン上における３個のワードに対する１個のＤＴＬ要求を領域４４Ａ，４４Ｂで示し、第１メモリインタフェースへ向かい、領域４６で示す３個のワードおよび２個のラインは第２メモリインタフェースに供給される。
【００５９】
切断境界の右側の領域に関して、領域４８Ａと４８Ｂで示す３個のライン上における２個のワードは第２メモリインタフェースに供給し、領域５０で示す２個のライン上における２個のワードは第１メモリインタフェースに供給する。
【００６０】
次に図６につき説明すると、図４および図５に関連して説明したようにメモリアクセスを行うよう構成した２次元スプリッタ５１のＤＴＬチャネルの線図的ブロック図を示す。
【００６１】
図６は、それぞれ２個のＤＴＬチャネル５６，５８、および６０，６２を設けた２個のＣＤＵデバイス５２，５４を示す。
【００６２】
図５に関連して示す例に関して、データＦＩＦＯは以下を記録するということを理解されたい。すなわち、
・左側のアクセスに対する１ラインあたりのワード数、
・右側のアクセスに対する１ラインあたりのワード数、
・ライン数、
・インタフェース１においてフレームアクセスが奇数ラインで開始するパターン、
・またがっているアクセス
を記録する。
【００６３】
このような情報を装備することで、図６に示すようなスプリッタ５１の動き補償は、各ＤＴＬチャネルに到達するデータを再配列するのに役立つ。
【００６４】
本発明を採用することにより、とくにビデオデータコンテンツを処理するときに多様な利点が生じるということを理解されたい。より大きく、経済的でない設置面積を必要とすることになるＣＰＵおよびビデオデコーディングに対する別個のメモリインタフェースと比較して、あらゆる処理（ＣＰＵ、オーディオ、ビデオ、グラフィックス）間の統合メモリを提供することができる。より一層少ないデータをフェッチングするため、より効率の良いメモリを提供し、そして各ＤＤＲ上のアクセスがより長いため、これによってＤＤＲコマンドのより効率の良い処理が可能になる。
【００６５】
本発明は、各メモリでのアクセスを分配するのと同様の原理を適用することによって、メモリ内のバンクを考慮に入れることもできる。とくに各メモリ間のアクセスの効率的な平衡化は非対称なメモリ容量９６ＭＢおよび１９２ＭＢをサポートすることができる。すべてのＩＰに対して同一のマッピングを使用し、このＩＰに対して透過的であり、つまりＩＰ間には人為的な障壁がないということを意味し、したがって、例えばＣＰＵは、制限なく、グラフィックスまたはビデオデータにアクセスできることを意味する。
【図１】
2009544067.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2009544067.tif 000009
2009544067.tif 000010
2009544067.tif 000011