(57)【要約】  被着されたシリコン中で、リンおよびヒ素のようなｎ形ドーパントは、シリコンの表面を求める傾向があり、層が被着される際に上昇する。第２のドープされていないまたはｐドープされたシリコン層が、ｎ形ドーパントが全く提供されることなく、ｎドープされたシリコン上に被着される場合、それにもかかわらず、この第２のシリコン層の第１の厚さは、下のレベルから上方に拡散した望ましくないｎ形ドーパントを含む傾向がある。ゲルマニウムがシリコンと合金にされる場合、この表面を求める挙動は減少する。いくつかのデバイスにおいて、第２の層が大きいゲルマニウム含有量を有することが有利ではないことがあり得る。本発明において、第１の高濃度にｎドープされた半導体層（好ましくは、少なくとも１０ａｔ％ゲルマニウム）が被着され、続いてｎ形ドーパントがほとんどないまたは全くないシリコン−ゲルマニウムのキャッピング層が被着され、続いてｎ形ドーパントがほとんどないまたは全くなく１０ａｔ％ゲルマニウム未満の層が被着される。第１の層およびキャッピング層中のゲルマニウムは、上方のゲルマニウムが乏しい層中へのｎ形ドーパントの拡散を最小限にする。
2009518861.tif 000002
【特許請求の範囲】
【請求項１】
層積層体を含む半導体デバイスであって、前記層積層体が、
基板上方の被着された高濃度にｎドープされた半導体材料の第１の層であって、第１の層は、厚さが少なくとも約５０オングストロームである第１の層と、
高濃度にｎドープされていない半導体材料の第２の層であって、第２の層の半導体材料は、少なくとも１０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金であり、第２の層は、厚さが少なくとも約１００オングストロームであって、第１の層の上方にありかつこれと接触している第２の層と、
高濃度にｎドープされておらず第２の層の上方にありかつこれと接触している半導体材料の第３の層であって、第３の層の半導体材料は、シリコンまたは１０ａｔ％ゲルマニウム未満であるシリコン−ゲルマニウム合金である第３の層と、を含み、
第１、第２、および第３の層が、半導体デバイス中にある半導体デバイス。
【請求項２】
請求項１記載の半導体デバイスにおいて、
第２の層の半導体材料が、少なくとも２０ａｔ％ゲルマニウムである半導体デバイス。
【請求項３】
請求項１記載の半導体デバイスにおいて、
第３の層の半導体材料が、せいぜい５ａｔ％ゲルマニウムである半導体デバイス。
【請求項４】
請求項１記載の半導体デバイスにおいて、
第１、第２、および第３の層が、垂直配向された接合ダイオードの一部である半導体デバイス。
【請求項５】
請求項４記載の半導体デバイスにおいて、
ダイオードがｐ−ｉ−ｎダイオードであり、第３の層がドープされていないかまたは低濃度にドープされている半導体デバイス。
【請求項６】
請求項４記載の半導体デバイスにおいて、
支柱を形成するために第１、第２、および第３の層がパターン形成およびエッチングされている半導体デバイス。
【請求項７】
請求項６記載の半導体デバイスにおいて、
支柱が底部導体と頂部導体との間に垂直に配置され、不揮発性メモリセルが底部導体の一部、支柱、および頂部導体の一部を含む半導体デバイス。
【請求項８】
請求項１記載の半導体デバイスにおいて、
第１の層が、少なくとも約５×１０19ドーパント原子／ｃｍ3のドーパント濃度にドープされる半導体デバイス。
【請求項９】
請求項８記載の半導体デバイスにおいて、
第３の層が、ｎ形ドーパントの約５×１０17ドーパント原子／ｃｍ3未満のドーパント濃度を有する半導体デバイス。
【請求項１０】
基板上方に形成された不揮発性メモリセルであって、
基板上方の底部導体の一部と、
底部導体上方の頂部導体の一部と、
底部導体と頂部導体との間に垂直に配置されたダイオードであって、
ｉ）高濃度にｎドープされた半導体材料の第１の被着された層と、
ｉｉ）高濃度にｎドープされていない半導体材料の第２の被着された層であって、第２の層の半導体材料は、少なくとも１０ａｔ％ゲルマニウムのシリコン−ゲルマニウム合金であり、第２の層は、第１の層の上方にありかつこれと接触して被着される第２の層と、
ｉｉｉ）高濃度にｎドープされていない半導体材料の第３の被着された層であって、第３の半導体材料は、シリコンまたは１０ａｔ％ゲルマニウム未満であるシリコン−ゲルマニウム合金であり、第３の層は、第２の層の上方にありかつこれと接触している第３の層と、を含むダイオードと、
を含む不揮発性メモリセル。
【請求項１１】
請求項１０記載の不揮発性メモリセルにおいて、
第１の層の半導体材料が、少なくとも１０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金である不揮発性メモリセル。
【請求項１２】
請求項１０記載の不揮発性メモリセルにおいて、
第１の層が、少なくとも約５×１０19ドーパント原子／ｃｍ3のドーパント濃度にドープされる不揮発性メモリセル。
【請求項１３】
請求項１２記載の不揮発性メモリセルにおいて、
第３の層が、ｎ形ドーパントの約５×１０17ドーパント原子／ｃｍ3未満のドーパント濃度を有する不揮発性メモリセル。
【請求項１４】
請求項１２記載の不揮発性メモリセルにおいて、
第２の層が、ｎ形ドーパントの約５×１０17ドーパント原子／ｃｍ3未満のドーパント濃度を有する不揮発性メモリセル。
【請求項１５】
請求項１０記載の不揮発性メモリセルにおいて、
第３の層の半導体材料が、シリコンまたはせいぜい５ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金である不揮発性メモリセル。
【請求項１６】
請求項１０記載の不揮発性メモリセルにおいて、
ダイオードが、支柱の形状である不揮発性メモリセル。
【請求項１７】
請求項１０記載の不揮発性メモリセルにおいて、
メモリセルが可逆的状態変更素子をさらに含み、前記可逆的状態変更素子は、ダイオードと底部導体との間またはダイオードと頂部導体との間に配置される不揮発性メモリセル。
【請求項１８】
請求項１７記載の不揮発性メモリセルにおいて、
可逆的状態変更素子が、ＮｉＯ、Ｎｂ2 Ｏ5 、ＴｉＯ2 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＣｏＯ、ＭｇＯx 、ＣｒＯ2 、ＶＯ、ＢＮ、およびＡｌＮから成る群から選ばれる抵抗率切換金属酸化物または窒化物化合物の層を含む不揮発性メモリセル。
【請求項１９】
請求項１０記載の不揮発性メモリセルにおいて、
第２の層が、少なくとも約１００オングストロームの厚さである不揮発性メモリセル。
【請求項２０】
モノリシックな三次元メモリアレイであって、
ａ）基板上方に形成された第１のメモリレベルであって、
ｉ）複数の実質的に平行で、実質的に共平面の底部導体と、
ｉｉ）複数の実質的に平行で、実質的に共平面の頂部導体と、
ｉｉｉ）複数の半導体接合ダイオードであって、各ダイオードは、底部導体の１つと頂部導体の１つとの間に垂直に配置され、かつ高濃度にｎドープされた半導体材料の第１の層と、低濃度にｎドープされるか、ｐドープされるか、またはドープされていないシリコン−ゲルマニウム合金の第２の層であって、第２の層は、少なくとも１０ａｔ％ゲルマニウムであり、第１の層の上方にある第２の層と、低濃度にｎドープされるか、ｐドープされるか、またはドープされていないシリコンまたはシリコン−ゲルマニウム合金の第３の層であって、第３の層は、１０ａｔ％ゲルマニウム未満であり、第２の層の上方にある第３の層と、を含む複数の半導体接合ダイオードと、を含む第１のメモリレベルと、
ｂ）第１のメモリレベル上方にモノリシック的に形成された少なくとも１つの第２のメモリレベルと、
を含むモノリシックな三次元メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎ形ドーパントの界面活性剤挙動を最小限にする役割を果たす被着された垂直半導体層積層体、および層積層体を製造する方法に関する。
【背景技術】
【０００２】
本願は、その全体が本願明細書において参照により援用されている２００４年９月２９日出願のHernerらの「Junction Diode Comprising Varying Semiconductor Compositions」という米国特許出願第１０／９５４，５７７号（特許文献１）（以下‘５７７出願）の一部継続出願である。
【０００３】
シリコンの被着の間、リンおよびヒ素のようなｎ形ドーパントは、表面を求める傾向があり、シリコン層が被着される際に、シリコン層を通って上昇する。ｎドーパントをほとんど有さないまたは全く有さない（例えば、ドープされていないまたはｐドープされた）層を高濃度にドープされたｎ形層のすぐ上に被着することが要求されたとしても、表面に向かって拡散するというｎ形ドーパント原子のこの傾向により、ドープされていないまたはｐドープされた層中に望ましくないドーパントが導入される。この望ましくないｎ形ドーパントは、デバイス挙動に悪影響を及ぼすことがある。
【０００４】
従って、被着されたシリコンおよびシリコン合金中のｎ形ドーパントの拡散を制限することが必要とされる。
【特許文献１】米国特許出願第１０／９５４，５７７号
【特許文献２】米国特許出願第１０／９５５，５４９号
【特許文献３】米国特許出願第１１／１４８，５３０号
【特許文献４】米国特許出願第１１／０１５，８２４号
【特許文献５】米国特許第５，９１５，１６７号
【特許文献６】米国特許第６，９５２，０３０号
【特許文献７】米国特許出願第１０／１５９，０３１号
【特許文献８】米国特許出願第１０／７２８，４３６号
【特許文献９】米国特許出願第１０／８１５，３１２号
【特許文献１０】米国特許第６，９４６，７１９号
【特許文献１１】米国特許出願第１０／９５５，３８７号
【特許文献１２】米国特許出願第１０／９５４，５１０号
【特許文献１３】米国特許出願第１１／１２５，９３９号
【特許文献１４】米国特許出願第１１／２８７，４５２号
【発明の開示】
【０００５】
本発明は、特許請求の範囲により定義され、このセクション中の何も特許請求の範囲に関する制限として解釈されるべきではない。一般に、本発明は、被着された半導体層積層体中のｎ形ドーパント拡散を制限するための構造および方法に関する。
【０００６】
本発明の第１の態様は、層積層体を含む半導体デバイスを規定し、この層積層体は、基板上方の被着された高濃度にｎドープされた半導体材料の第１の層であって、第１の層は、厚さが少なくとも約５０オングストロームである第１の層と、高濃度にｎドープされていない半導体材料の第２の層であって、第２の層の半導体材料は、少なくとも１０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金であり、第２の層は、厚さが少なくとも約１００オングストロームであって、第１の層の上方にありかつこれと接触している第２の層と、高濃度にｎドープされておらず第２の層の上方にありかつこれと接触している半導体材料の第３の層であって、第３の層の半導体材料は、シリコンまたは１０ａｔ％ゲルマニウム未満であるシリコン−ゲルマニウム合金である第３の層と、を含み、第１、第２、および第３の層は、半導体デバイス中にある。
【０００７】
本発明の別の態様は、基板上方に形成された不揮発性メモリセルを規定し、このメモリセルは、基板上方の底部導体の一部と、底部導体上方の頂部導体の一部と、底部導体と頂部導体との間に垂直に配置されたダイオードであって、ｉ）高濃度にｎドープされた半導体材料の第１の被着された層と、ｉｉ）高濃度にｎドープされていない半導体材料の第２の被着された層であって、第２の層の半導体材料は、少なくとも１０ａｔ％ゲルマニウムのシリコン−ゲルマニウム合金であり、第２の層は、第１の層の上方にありかつこれと接触して被着される第２の層と、ｉｉｉ）高濃度にｎドープされていない半導体材料の第３の被着された層であって、第３の半導体材料は、シリコンまたは１０ａｔ％ゲルマニウム未満であるシリコン−ゲルマニウム合金であり、第３の層は、第２の層の上方にありかつこれと接触している第３の層とを含むダイオードと、を含む。
【０００８】
本発明の好ましい実施形態は、基板上方の第１のメモリレベルを形成する方法を規定し、この方法は、高濃度にｎドープされた半導体材料の第１の層を被着するステップと、第１の層の上方にありかつこれと接触して低濃度にｎドープされるか、ｐドープされるか、またはドープされていない半導体材料の第２の層を被着するステップであって、第２の層の半導体材料が、少なくとも１０ａｔ％ゲルマニウムのシリコン−ゲルマニウム合金であるステップと、第１の層の上方にありかつこれと接触して低濃度にｎドープされるか、ｐドープされるか、またはドープされていない半導体材料の第３の層を被着するステップであって、第３の層の半導体材料は、シリコンまたは１０ａｔ％ゲルマニウム未満のシリコン−ゲルマニウム合金であるステップと、支柱形状の垂直配向された第１の複数のダイオードを形成するために第１、第２、および第３の層をパターン形成およびエッチングするステップと、を含む。
【０００９】
関連した実施形態がモノリシックな三次元メモリアレイを規定し、このメモリアレイは、ａ）基板上方に形成された第１のメモリレベルであって、ｉ）複数の実質的に平行で、実質的に共平面の底部導体と、ｉｉ）複数の実質的に平行で、実質的に共平面の頂部導体と、ｉｉｉ）複数の半導体接合ダイオードであって、各ダイオードが、底部導体の１つと頂部導体の１つとの間に垂直に配置され、かつ高濃度にｎドープされた半導体材料の第１の層と、低濃度にｎドープされるか、ｐドープされるか、またはドープされていないシリコン−ゲルマニウム合金の第２の層であって、第２の層は、少なくとも１０ａｔ％ゲルマニウムであり、第１の層の上方にある第２の層と、低濃度にｎドープされるか、ｐドープされるか、またはドープされていないシリコンまたはシリコン−ゲルマニウム合金の第３の層であって、第３の層は、１０ａｔ％ゲルマニウム未満であり、第２の層の上方にある第３の層とを含む複数の半導体接合ダイオードと、を含む第１のメモリレベルと、ｂ）第１のメモリレベル上方にモノリシック的に形成された少なくとも１つの第２のメモリレベルと、を含む。
【００１０】
本願明細書中に記載される本発明の態様および実施形態の各々は、単独または互いに組み合わせて用いることができる。
【００１１】
好ましい態様および実施形態を、添付図面に関連して説明する。
【発明を実施するための最良の形態】
【００１２】
導電性を向上させるために、半導体デバイスは、ｐ形およびｎ形ドーパントでドープされる。ほとんどの半導体デバイスは、ドーパント・プロファイルにおけるシャープな移行を必要とする。例えば、図１は、多結晶シリコンで形成された垂直配向されたｐ−ｉ−ｎダイオード２を示す（この議論において、多結晶シリコンはポリシリコンと呼ばれる）。ダイオードは、底部導体１２と頂部導体１４との間に形成されている。底部領域４は、リンまたはヒ素のようなｎ形ドーパントで高濃度にドープされ、中間領域６は、真性のポリシリコンであって、これは意図的にドープされておらず、頂部領域８は、ホウ素またはＢＦ2のようなｐ形ドーパントで高濃度にドープされている。（ｐ−ｎダイオード、ツェナーダイオード、サイリスタ、双極トランジスタ等の多くの他の半導体デバイスは、異なるドーピング特性を有する領域を含んでいる。図１のｐ−ｉ−ｎダイオード２は、例として提示してある。）これらの種々の領域間のドーピング特性の違いは、デバイスが機能するために維持されなければならない。
【００１３】
ドーパントは、イオン注入または近くのドーパント源からの拡散を含むいくつかの方法により、シリコンのような半導体材料中に導入され得る。シリコンが被着されるのであれば、そのシリコンは、被着の間ドーパントを提供するガスを流すことにより、その場で(in situ) ドープすることができ、その結果、ドーパント原子は、シリコンが被着される際にシリコン中に取り入れられる。
【００１４】
リンおよびヒ素のようなほとんどのｎ形ドーパントは、界面活性剤挙動（surfactant behavior)、すなわちシリコン中に埋め込まれるのではなく、被着されたシリコンの表面に位置しようとする強い選好を示す。図１を参照すると、高濃度にドープされたｎ形領域４は、シリコンを被着するための代表的な前駆体ガスであるＳｉＨ4 を、リンを提供するＰＨ3 と共に流すことにより形成できる。真性領域６を形成するために、ＰＨ3 の流れが停止される一方で、ＳｉＨ4 流は継続する。領域６のシリコンはドーパントなしで被着されるが、領域４からのリンが被着の間に領域６中に拡散する。ｎ形ドーパントを事実上全く含まない十分な厚さの領域６が形成されることを保証するためには、相当な厚さのシリコンが被着されなければならない。高濃度にドープされた領域４から真性領域６への望ましくないドーパント拡散は、これらの領域間のシャープな接合を形成することを困難にし、ダイオード２の全高を要求よりも大きくすることを余儀なくすることがある。
【００１５】
ｎ形ドーパントの界面活性剤挙動は、シリコンにおいてよりもシリコン−ゲルマニウム合金においてより少なく、合金のゲルマニウム含有量が増加するにつれて減少する。少なくとも約１０ａｔ％ゲルマニウム、好ましくは少なくとも約２０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金において、その場での被着の間に表面を求めるｎ形ドーパントの傾向は、かなり低減される。
【００１６】
図２は、０オングストロームと表示された頂部表面から、その場でドープされた被着層の底部または初期被着表面に相当する約３，５００オングストロームまで、オングストロームで測定された深さ範囲にわたるシリコン中のリン濃度を示すグラフである。このシリコン層中に、３，４５０オングストロームから深さ３，２５０オングストロームまでの初期シリコン被着の間にＰＨ3 が流された。この深さにおいて、ＰＨ3 の流れが停止される一方で、ＳｉＨ4 の流れは継続され、高濃度にｎドープされたシリコンの上に名目上はドープされていないシリコンが被着される。しかし、図２に示されるように、ドーパントが全く提供されることなく付加的な７００オングストロームのシリコンが被着された後、それにもかかわらずリンの濃度は、約２，６５０オングストロームの深さまで約５×１０17原子／ｃｍ3 を上回ったままである。
【００１７】
図３は、被着されたシリコン−ゲルマニウムにおけるリン濃度を示すグラフである。この層の被着の間に、ＰＨ3 の流れは、４，０５０オングストロームの深さで開始されて高濃度にドープされたｎ形シリコン層を形成し、３，９００オングストロームの深さで停止された。リンの濃度は、わずか約５０オングストロームの付加的な厚さのシリコン−ゲルマニウムが被着された後、約３，８５０オングストロームの深さで約５×１０17原子／ｃｍ3 に低下する。
【００１８】
従って、図１のダイオード２がシリコン−ゲルマニウム合金、例えばＳｉ0.8 Ｇｅ0.2 で形成されれば、ｎドープされた領域４から真性領域６へのドーパントの拡散はかなり削減され、従って、これらの領域間でのシャープな接合が形成され得る。
【００１９】
しかし、ゲルマニウムは、シリコンよりも小さいバンドギャップを有し、真性領域６のゲルマニウム含有量の増大は、逆バイアス下でダイオードに比較的高い漏洩電流を持たせることになる。ダイオードは、その整流挙動（反対方向よりも容易に一方向に導電するその傾向）のために用いられ、逆方向における漏洩電流は一般に望ましくない。
【００２０】
要するに、ダイオードがシリコンで形成される場合、真性領域６中の望ましくないｎ形ドーパントは、増大した逆の漏洩電流を引き起こす。界面活性剤挙動によるこのドーパント拡散は、シリコン−ゲルマニウム合金でダイオードを形成することにより低減され得るが、この選択肢も不十分である。というのは、この材料のより小さいバンドギャップも、より高い漏洩電流をもたらすからである。
【００２１】
この問題は、本発明において、層積層体内のゲルマニウム含有量を変えることによって対処される。図４に目を向けると、本発明における被着された半導体層積層体において、半導体材料の第１の層２０が、例えば少なくとも約５×１０19ドーパント原子／ｃｍ3 のドーパント濃度を有する、リンまたはヒ素のようなｎ形ドーパントで高濃度にドープされている。層２０は、被着の間にその場で、またはイオン注入によりドープされていてもよい。次に、少なくとも約１０ａｔ％ゲルマニウム、好ましくは少なくとも約２０ａｔ％ゲルマニウムであるシリコン−ゲルマニウムの薄いキャッピング層２１が、第１の層２０のすぐ上にこれと接触して被着されている。キャッピング層２１は、ｎ形ドーパントの濃度が非常に低い。このキャッピング層は、ドープされていないかまたはｎ形ドーパントにより非常に低濃度でドープされ、ｎ形ドーパント濃度がせいぜい約５×１０17ドーパント原子／ｃｍ3 であり、キャッピング層２１は、ｐ形ドーパントでドープされてもよい。キャッピング層２１は、比較的薄く、例えば約１００および／または２００オングストローム、好ましくはせいぜい約３００〜約５００オングストロームの厚さである。シリコンまたは、ゲルマニウムが乏しい、例えば１０ａｔ％ゲルマニウム未満、好ましくは５ａｔ％ゲルマニウム未満、好ましくはシリコンが全くないシリコン−ゲルマニウム合金の第２の層２２が、キャッピング層の上方かつこれと接触して被着されている。第２の層２２は、ドープされていないかまたはｎ形ドーパントにより非常に低濃度でドープされ、ｎ形ドーパント濃度がせいぜい約５×１０17ドーパント原子／ｃｍ3 である。第２の層２２は、ｐ形ドーパントでドープされてもよい。層積層体全体、すなわち層２０、２１、および２２は、被着された半導体材料である。被着条件に応じて、層積層体は、被着された際に非晶質または多結晶であり得、あるいは、他の部分が多結晶であるのに対し、層積層体の一部が非晶質であり得る。
【００２２】
シリコン−ゲルマニウムのキャッピング層２１は、非常に低いｎ形ドーパント濃度と、高濃度にドープされた層２０からごくわずかなｎ形ドーパントしかこのキャッピング層を通って移行しないことを保証するのに十分高いゲルマニウム容量とを有する。従って、ゲルマニウムが乏しい第２の層２２がその上に被着されるシリコン−ゲルマニウムのキャッピング層２１の頂部表面は、ｎ形ドーパント原子を事実上全く有さず、ドーパント・プロファイルにおけるシャープな移行が達成され得る。
【００２３】
好ましい実施形態において、層２０は、少なくとも１０ａｔ％ゲルマニウム、好ましくは少なくとも２０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金である。より高いゲルマニウム含有量の層２０は、界面活性剤挙動をさらに低減する傾向がある。層２０および２１が同じシリコン−ゲルマニウム合金であれば、層積層体の製造は簡略化される。しかし、要望されれば、層２０は、シリコン、１０ａｔ％ゲルマニウム未満のシリコン−ゲルマニウム合金、または何か他の半導体材料であり得る。
【００２４】
図５ａに目を向けると、第１の実施形態において、本発明の方法を用いて、低漏洩の垂直配向されたｐ−ｉ−ｎダイオードが形成され得る。高濃度にドープされた層４は、例えばその場でのドーピングまたはイオン注入により、ｎ形ドーパントで高濃度にドープされる。高濃度にドープされた層４は好ましくは、少なくとも１０ａｔ％ゲルマニウム、好ましくは少なくとも２０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金である。界面活性剤挙動を制限し、隣接する導体へのより良好な電気接触を提供する、高濃度にドープされた層４中のある程度のゲルマニウム含有量が有利である。しかし、それほど好ましくない実施形態において、高濃度にドープされた層４は、シリコン、１０ａｔ％ゲルマニウム未満であるシリコン−ゲルマニウム合金、または何か他の半導体材料であり得る。キャッピング層５は、少なくとも１０ａｔ％、好ましくは少なくとも２０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金であり、ドープされていないまたはｎ形ドーパントで低濃度にドープされ、約５×１０17原子／ｃｍ3 未満のドーパント濃度を有する。真性層６は、シリコン、またはせいぜい約１０ａｔ％ゲルマニウム、好ましくはせいぜい約５ａｔ％ゲルマニウム、最も好ましくは実質的にゲルマニウムが皆無なゲルマニウムが乏しいシリコン−ゲルマニウム合金である。高濃度にドープされたｐ形半導体材料、好ましくはシリコンの頂部層８は、ダイオードを完成するために、真性層６の上方に、例えばイオン注入により形成され得る。完成されたデバイスにおいて、層４、５、６、および８は、好ましくは多結晶である。
【００２５】
図５ｂに目を向けると、別の実施形態において、本発明の方法は、シャープなドーパント移行を有する垂直配向されたｐ−ｎダイオードを形成するために用いられ得る。高濃度にドープされた層４は、半導体材料であり、例えばその場でのドーピングまたはイオン注入によりｎ形ドーパントで高濃度にドープされる。図５ａのダイオードにおけるように、この層は、少なくとも１０ａｔ％ゲルマニウム未満、好ましくは少なくとも２０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金であるが、それほど好ましくない実施形態において、ダイオードは、何か他の半導体材料、例えばシリコンまたは少なくとも１０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金であり得る。キャッピング層５は、少なくとも１０ａｔ％ゲルマニウム、好ましくは少なくとも２０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金であり、ドープされていないかまたはｎ形ドーパントで低濃度にドープされ、約５×１０17原子／ｃｍ3 未満のドーパント濃度を有し、あるいはｐ形ドーパントで高濃度にドープされる。高濃度にドープされたｐ形シリコンまたはせいぜい約１０ａｔ％ゲルマニウム、好ましくはせいぜい約５ａｔ％ゲルマニウム、最も好ましくは実質的にゲルマニウムが皆無なゲルマニウムが乏しいシリコン−ゲルマニウム合金の頂部層８は、ダイオードを完成するために、キャッピング層５の上方に形成される。完成されたデバイスにおいて、層４、５、および８は、好ましくは多結晶である。
【００２６】
図５ａおよび図５ｂに示される垂直配向されたダイオードは例であり、本発明の方法は、被着された高濃度にｎドープされた層から、この層の上に被着されたｎ形ドーパントで高濃度にドープされていない層へのドーパント・プロファイルにおけるシャープな移行を必要とする他の半導体デバイスにおいて、具体的には、高濃度にｎドープされていない層がゲルマニウムをほとんどまたは全く有さないことが好ましいデバイスにおいて用いられ得る。
【００２７】
本願明細書において参照により援用されている、２００４年９月２９日出願のHernerらの「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献２）（以下‘５４９出願）は、図１のダイオード２のような垂直配向されたｐ−ｉ−ｎダイオードを含むモノリシックな三次元メモリアレイを記載している。形成された時に、ｐ−ｉ−ｎダイオードのポリシリコンは、高抵抗状態にある。プログラミング電圧の印加によりポリシリコンの性質が永続的に変更され、そのポリシリコンを低抵抗にする。この変化は、本願明細書において参照により援用されている、２００５年６月８日出願のHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献３）（以下‘５３０出願）においてより詳しく記載されるように、ポリシリコン中の秩序度の増加によって引き起こされると考えられている。抵抗におけるこの変化は、安定し容易に検出可能であり、従って、データ状態を記録することができ、デバイスがメモリセルとして動作することを可能にする。第１のメモリレベルが基板上方に形成され、付加的なメモリレベルがその上方に形成され得る。これらのメモリは、本発明の実施形態による方法および構造体の使用の恩恵を受け得る。
【００２８】
本願明細書において参照により援用されている、２００４年１２月１７日出願のHernerらの「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」という米国特許出願第１１／０１５，８２４号（特許文献４）（以下‘８２４出願）に関連したメモリが記載されている。‘８２４出願に記載されるように、ｐ−ｉ−ｎダイオードの高さを低減することが有利であり得る。より短いダイオードは、より低いプログラミング電圧を必要とし、隣接するダイオード間のギャップの縦横比を減少させる。非常に高い縦横比のギャップは、空所なしで満たすのは困難である。ダイオードの逆バイアスにおける漏洩電流を低減するために、真性領域について少なくとも６００オングストロームの厚さが好ましい。高濃度にｎドープされた層上方にシリコンが乏しい真性層を有するダイオードを形成すると、本発明の好ましい実施形態による、シリコン−ゲルマニウムの薄い真性キャッピング層により分離されたこれら２つは、ドーパント・プロファイルにおけるよりシャープな移行を考慮し、従って、全体的なダイオードの高さを低減する。
【００２９】
本発明の実施形態は、モノリシックな三次元メモリアレイの形成において特に有用であることがわかる。モノリシックな三次元メモリアレイは、ウェハのような単一の基板上方に複数のメモリレベルが介在基板なしで形成されるメモリアレイである。１つのメモリレベルを形成している層は、既存の１つ以上のレベルの層を直接覆って被着または成長させられる。対照的に、積層体メモリは、Leedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献５）におけるように、別個の基板上でメモリレベルを形成し、それらのメモリレベルを互いに上に載せて接着することにより構成されてきた。基板は、接合前に薄化されたり、メモリレベルから除去されたりし得るが、メモリレベルは当初、別個の基板上で形成されるので、そのようなメモリは真のモノリシックな三次元メモリアレイではない。
【００３０】
図６は、本発明の実施形態に従って形成された、底部導体２００、支柱３００（各支柱３００は、１つのダイオードを含む）、および頂部導体４００を含む代表的なメモリセルのメモリレベルの一部を示す。垂直配向されたダイオードを含み、各ダイオードが、底部シリコン−ゲルマニウムの高濃度にｎドープされた領域、ドープされていないシリコン−ゲルマニウムのキャッピング層、およびシリコンまたはゲルマニウムが乏しいシリコン−ゲルマニウム合金で形成された真性領域を有する、そのようなメモリレベルの製造が詳細に説明される。同様なメモリレベルの製造に関するより詳細な情報は、前に援用されている‘５４９出願および‘８２４出願において提供される。関連したメモリの製造についてのより多くの情報は、本発明の譲受人により所有され、本願明細書において参照により援用されている、Hernerらの「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献６）において提供される。本発明を不明瞭にすることを避けるため、この詳細のすべてがこの発明の詳細な説明に含まれるわけではないが、これらまたは他の援用されている特許もしくは特許出願のいずれの教示も除外されることを意図するものでは全くない。この実施例が非限定的であること、および本願明細書中に提供される詳細が、修正、省略、または増強される一方で、結果が本発明の範囲に入ることが理解される。
【実施例】
【００３１】
単一のメモリレベルの製造が詳細に説明される。付加的なメモリレベルを積み重ねることができ、各メモリレベルは、その下にあるメモリレベルの上方にモノリシック的に形成される。
【００３２】
図７ａに目を向けると、メモリの形成は、基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、そのような基板上のエピタキシャル層、あるいは何か他の半導体材料などの、技術的に知られているどのような半導体基板でもあってもよい。基板は、その内部に作製された集積回路を含み得る。
【００３３】
絶縁層１０２が基板１００上に形成される。絶縁層１０２は、酸化ケイ素、窒化ケイ素、強誘電性膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または何か他の適切な絶縁材とすることができる。
【００３４】
第１の導体２００が、基板および絶縁体の上に形成される。導電層１０６の付着を助長するために、絶縁層１０２と導電層１０６との間に接着層１０４が含まれてもよい。上から覆う導電層がタングステンであれば、窒化チタンが接着層１０４として好ましい。
【００３５】
被着される次の層は、導電層１０６である。導電層１０６は、タングステン、またはタンタル、チタン、銅、コバルト、もしくはそれらの合金を含む、技術的に知られている任意の導電材料を含み得る。
【００３６】
導体レールを形成するすべての層がひとたび被着されると、図７ａにおいてページ外へ延びる断面で示される実質的に平行で実質的に共平面の導体２００を形成するために、任意の適切なマスキングおよびエッチングプロセスを用いて層がパターン形成およびエッチングされる。１つの実施形態において、フォトレジストが被着され、フォトリソグラフィによりパターン形成され、層がエッチングされ、次に標準の処理技法を用いてフォトレジストが除去される。代わりに、導体２００は、ダマシン法により形成されることができる。
【００３７】
次に、誘電材料１０８が導体レール２００上およびその間に被着される。誘電材料１０８は、二酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のような任意の既知の電気絶縁材料であり得る。好ましい実施形態において、二酸化ケイ素が誘電材料１０８として用いられる。
【００３８】
最後に、導体レール２００の上の余分な誘電材料１０８が除去され、誘電材料１０８により分離された導体レール２００の頂部が露出され、実質的には平坦な表面１０９が残される。結果として生じる構造が図７ａに示してある。平坦な表面１０９を形成するための余分な誘電体のこの除去は、化学的機械的平坦化（ＣＭＰ）またはエッチバックのような技術的に知られた任意のプロセスにより実行できる。この段階で、複数の実質的に平行な第１の導体が、基板１００上方の第１の高さに形成されている。
【００３９】
次に、図７ｂに目を向けると、完成された導体レール２００上方に垂直支柱が形成される。（スペースを節約するため、基板１００は、図７ｂおよび以降の図において省略されているが、その存在は想定されている。）好ましくは、障壁層１１０が、導体レールの平坦化後に第１の層として被着される。窒化タングステン、窒化タンタル、窒化チタン、またはこれらの材料の組み合わせを含む、任意の適切な材料を障壁層において用いることができる。好ましい実施形態において、窒化チタンが障壁層として用いられる。障壁層が窒化チタンである場合、この障壁層は、以前に説明された接着層と同じやり方で被着され得る。
【００４０】
次に、支柱にパターン形成される半導体材料が被着される。この実施形態において、支柱は、底部の高濃度にドープされたｎ形領域、すぐ上のキャッピング層、中間真性領域、および頂部の高濃度にドープされたｐ形領域を有する半導体接合ダイオードのｐ−ｉ−ｎダイオードを含む。用語「接合ダイオード（junction diode）」は、２つの端子電極を有し、一方の電極ではｐ形であり他方の電極ではｎ形である半導体材料で作られた、一方向に他方向よりも容易に電流を通す特性を備える半導体デバイスを指すために本願明細書中で用いられる。
【００４１】
底部の高濃度にドープされたｎ形層１１２を形成する半導体材料が最初に被着される。ｎ形ドーパントの表面を求める拡散を最小限にするために、この半導体材料は好ましくは、少なくとも１０ａｔ％ゲルマニウムであるシリコン−ゲルマニウム合金である。好ましくは、Ｓｉ0.8 Ｇｅ0.2 合金が用いられる。他の実施形態において、ゲルマニウム含有量はより高いことがあり、例えば、ゲルマニウム含有量は、２５ａｔ％、３０ａｔ％、５０ａｔ％、またはシリコンなしの１００ａｔ％ゲルマニウムを含むそれ以上であり得る。さらに他の実施形態において、炭素または錫のような何か他の半導体材料が、シリコン−ゲルマニウム合金の小さい比率として含まれ得る。高濃度にドープされた層１１２は好ましくは、ｎ形ドーパントを提供する適切なドナーガスを流すことによりその場でドープされる。被着の間ＰＨ3 を流すことにより、層１１２が形成される際に、この層中にリン原子が組み込まれる。ドーパント濃度は、少なくとも約５×１０19ドーパント原子／ｃｍ3 、例えば約５×１０19〜約３×１０21ドーパント原子／ｃｍ3 、好ましくは約８×１０20ドーパント原子／ｃｍ3 であるべきである。高濃度にドープされた層１１２は、好ましくは、約５０〜約５００オングストロームの厚さ、好ましくは約２００オングストロームの厚さである。
【００４２】
それほど好ましくない実施形態において、高濃度にドープされたｎ形層１１２は、シリコン、約１０ａｔ％ゲルマニウム未満であるシリコン−ゲルマニウム合金、または何か他の半導体材料である。
【００４３】
シリコンとは異なり、シリコン−ゲルマニウムは、障壁層１１０上に不均質に被着する傾向があり、当初は、連続層ではなくアイランドを形成する。シリコン−ゲルマニウム層１１２の均質な被着を促進するために、シリコン−ゲルマニウムの被着を開始する前に、例えば約３０オングストロームの厚さのシリコンの薄いシード層を最初に被着することが好ましいことがある。この非常に薄い層は、デバイスの電気的挙動を大きく変えない。ゲルマニウム膜の被着を促進するシリコンシード層の使用は、本願明細書において参照により援用されている、２００５年６月２２日出願のHernerの「Method of Depositing Germanium Films」という米国特許出願第１１／１５９，０３１号（特許文献７）に記載されている。
【００４４】
次に、高濃度にドープされたｎ形層１１２のすぐ上にキャッピング層１１３が被着される。ドナーガス（例えば、ＰＨ3 ）の流れは停止され、その結果、キャッピング層１１３はドープされていない。基板は、高濃度にドープされた層１１２およびキャッピング層１１３の被着の間、被着チャンバから取り去られない。好ましくは、キャッピング層１１３は、高濃度にドープされたｎ形層１１２と同じシリコン−ゲルマニウム合金、例えばＳｉ0.8 Ｇｅ0.2 である。他の実施形態において、比率が少なくとも１０ａｔ％ゲルマニウムであり続ける限り、キャッピング層１１３は、ゲルマニウムの異なる比率を有し得る。例えば、ゲルマニウム含有量は、キャッピング層１１３を通じて徐々に低下し得る。キャッピング層１１３は、少なくとも約１００オングストロームの厚さ、例えば約２００オングストロームの厚さである。
【００４５】
次に、キャッピング層１１３のすぐ上に真性層１１４が被着される。層１１４は、シリコンまたは約１０ａｔ％ゲルマニウム未満、例えば約５ａｔ％ゲルマニウム未満のシリコン−ゲルマニウム合金であり、層１１４は好ましくは、シリコンである。好ましい実施形態において、高濃度にドープされたｐ形層１１６は、イオン注入により形成される。図８ａに目を向けると、真性層１１４は、被着された厚さＡを有する。図８ｂに示されるように、来るべき平坦化ステップにより、厚さＢが除去され、図８ｃにおいて、領域１１６を形成するためのイオン注入により、厚さＣが高濃度にドープされる。完成されたデバイスにおいて、真性層１１４は、厚さＤを有するはずである。従って、被着される厚さＡは、真性領域１１４の最終の所望厚さＤと、イオン注入により形成される高濃度にドープされたｐ形領域１１６の厚さＣと、平坦化の間に失われる厚さＢとの合計である。完成されたデバイスにおいて、真性領域１１４は、好ましくは約６００〜約２，０００オングストローム、例えば約１，６００オングストロームである。高濃度にドープされたｐ形層１１６は、約１００〜約１，０００オングストローム、好ましくは約２００オングストロームである。平坦化の間に失われた量は、用いられる平坦化方法に応じて、たいがい約４００〜約８００オングストロームである。このステップにおいてドープされずに被着される厚さは、約１，１００〜約３，８００オングストローム、好ましくは約２，６００オングストロームである。
【００４６】
図７ｂに戻ると、被着されたばかりの半導体層１１４、１１３、および１１２は、下に横たわる障壁層１１０と共に、支柱３００を形成するためにパターン形成およびエッチングされる。各支柱３００が導体２００の上に形成されるように、支柱３００は、下方の導体２００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。多少の位置ずれは許容され得る。
【００４７】
支柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成され得る。例えば、フォトレジストを被着させ、標準のフォトリソグラフィ技法を用いてパターン形成し、エッチングし、次にフォトレジストを除去することができる。代わりに、何か他の材料、例えば二酸化ケイ素のハードマスクを、半導体層積層体上で、底部反射防止被覆（ＢＡＲＣ）をその上に載せて形成し、次にパターン形成およびエッチングすることができる。同様に、誘電性反射防止被覆（ＤＡＲＣ）を、ハードマスクとして用いることができる。
【００４８】
両方とも本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日出願のChenの「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献８）、または２００４年４月１日出願のChenの「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献９）に記載されるフォトリソグラフィ技法は、本発明によるメモリアレイの形成において用いられる任意のフォトリソグラフィステップを実行するために有利に用いられ得る。
【００４９】
誘電材料１０８は、支柱３００の上および支柱間に被着され、支柱間のギャップを満たす。誘電材料１０８は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のような任意の既知の電気絶縁材料であり得る。好ましい実施形態において、二酸化ケイ素が絶縁材料として用いられる。
【００５０】
次に、支柱３００上の誘電材料が除去されて、誘電材料１０８により分離された支柱３００の頂部が露出され、実質的に平坦な表面が残される。余分な誘電体のこの除去は、ＣＭＰまたはエッチバックのような技術的に知られた任意のプロセスによって実行できる。ＣＭＰまたはエッチバックの後、イオン注入が実行され、高濃度にドープされたｐ形頂部領域１１６を形成する。ｐ形ドーパントは好ましくは、ホウ素またはＢＦ2 である。結果として生じる構造が図７ｂに示してある。
【００５１】
前に説明されたように、プログラミング電圧を受けた場合に、ダイオードの半導体材料の抵抗率が検出可能でかつ永続的に変わることを‘５３９出願は記載している。いくつかの実施形態において、プログラムされたセルおよびプログラムされていないセルに読み出し電圧が印加された場合に観察される電流間の差を増大させるために、プログラミング前には無傷でありプログラミングの間に破壊される誘電破壊アンチヒューズがセル中に含まれ得る。
【００５２】
図７ｃに目を向けると、随意の誘電破壊アンチヒューズ１１８が含まれるのであれば、この誘電破壊アンチヒューズは、高濃度にドープされたｐ形領域１１６の一部の熱酸化を含む任意の適切な方法により形成され得る。あるいは、この層は、代わりに被着されることができ、任意の適切な誘電材料であり得る。例えば、Ａｌ2 Ｏ3 の層が約１５０℃で被着され得る。他の材料が用いられ得る。誘電破壊アンチヒューズ１１８は好ましくは、約２０〜約８０オングストロームの厚さであり、好ましくは約５０オングストロームの厚さである。他の実施形態において、誘電破壊アンチヒューズ１１８は省略され得る。
【００５３】
頂部導体４００は、底部導体２００と同じ方法で、例えば、好ましくは窒化チタンの接着層１２０、および好ましくはタングステンの電導層１２２を被着することにより形成され得る。次に、電導層１２２および接着層１２０は、ページを横切って延びる図７ｃに示される実質的に平行で実質的に共平面の導体４００を形成するために、任意の適切なマスキングおよびエッチング技法を用いてパターン形成およびエッチングされる。好ましい実施形態において、フォトレジストが被着され、フォトリソグラフィによりパターン形成され、層がエッチングされ、次に、標準のプロセス技法を用いてフォトレジストが除去される。各支柱は、底部導体のうちの１つと頂部導体のうちの１つとの間に配置されるべきであり、多少の位置ずれは許容され得る。
【００５４】
次に、誘電材料（図示せず）が導体レール４００の上およびそれらの間に被着される。誘電材料は、二酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のような任意の既知の電気絶縁材料であり得る。好ましい実施形態において、二酸化ケイ素がこの誘電材料として用いられる。
【００５５】
第１のメモリレベルの形成が説明されてきた。このメモリレベルは、複数のメモリセルを含み、各メモリセルにおいて、１つの支柱が、底部導体と頂部導体との間に垂直に配向され、不揮発性メモリセルが、底部導体の一部、支柱、および頂部導体の一部を含む。付加的なメモリレベルをこの第１のメモリレベルの上に形成することができる。いくつかの実施形態において、導体はメモリレベル間で共有することができ、すなわち、頂部導体４００は、次のメモリレベルの底部導体として働く。他の実施形態において、レベル間誘電体（図示せず）が、図７ｃの第１のメモリレベル上方に形成され、その表面が平坦化され、第２のメモリレベルの構築が、共有される導体なしで、この平坦化されたレベル間誘電体上で始まる。
【００５６】
支柱３００の半導体材料および後に形成されるメモリレベルにおける半導体材料は好ましくは、多結晶ダイオードを形成するために結晶化される。好ましくは、ダイオードがすべて形成された後、最終的な結晶化アニールが実行される。
【００５７】
基板上方に形成されたモノリシックな三次元メモリアレイは少なくとも、基板上方の第１の高さに形成された第１のメモリレベルおよび第１の高さとは異なる第２の高さに形成された第２のメモリレベルを含む。３つ、４つ、８つ、または実際はいくつものメモリレベルを、そのようなマルチレベルアレイにおいて基板上方で形成することができる。
【００５８】
本発明の方法および構造体を、１つ以上のメモリレベルにおいて垂直配向されたダイオードを含むモノリシックな三次元メモリアレイの文脈において説明してきた。前に援用されている特許および特許出願に加え、本発明の方法は、Petti らの「Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide」という米国特許第６，９４６，７１９号（特許文献１０）、２００４年９月２９日出願のPetti の「Fuse Memory Cell Comprising a Diode, the Diode Serving as the Fuse Element」という米国特許出願第１０／９５５，３８７号（特許文献１１）、および２００４年９月２９日出願のHernerらの「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許出願第１０／９５４，５１０号（特許文献１２）に記載されるモノリシックな三次元メモリアレイのような関連したモノリシックな三次元メモリアレイにおいて有利に用いられ得る。
【００５９】
両方とも本願明細書において参照により援用されている、２００５年５月９日出願のHernerらの「Rewritable Memory Cell Comprising a Diode and a Resistance-Switching Material 」という米国特許出願第１１／１２５，９３９号（特許文献１３）（以下、‘９３９出願）、および２００５年１１月２３日出願のHernerらの「Reversible Resistivity-Switching Metal Oxide or Nitride Layer With Added Metal」という米国特許出願第１１／２８７，４５２号（特許文献１４）（以下、‘４５２出願）に記載されるメモリアレイの実施形態において、メモリセルを形成するために、垂直配向されたｐ−ｉ−ｎダイオード（または実施形態によっては垂直配向されたｐ−ｎダイオード）は、抵抗率切換材料を含む可逆的状態変更素子と対にされる。好ましい実施形態において、可逆的状態変更素子は、ダイオードと電気的に直列に形成され、ダイオードと頂部導体との間またはダイオードと底部導体との間に垂直に配置される。
【００６０】
可逆的抵抗率切換材料は、抵抗率切換金属酸化物または窒化物化合物であり、この化合物は、厳密に１つの金属を含有し、例えば、抵抗率切換金属酸化物または窒化物化合物は、ＮｉＯ、Ｎｂ2 Ｏ5 、ＴｉＯ2 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＣｏＯ、ＭｇＯx 、ＣｒＯ2 、ＶＯ、ＢＮ、およびＡｌＮから成る群から選ばれ得る。いくつかの実施形態において、抵抗率切換金属酸化物または窒化物化合物の層は、添加された金属を含む。層は、‘４５２出願に記載されるように、添加された金属を含み得る。これらのメモリセルは、書き換え可能である。本発明に従って形成されたｐ−ｉ−ｎダイオードの低減された逆漏洩電流は、‘９３９出願および‘４５２出願のアレイのようにアレイ中のメモリセルの書き込みおよび消去において特に有利であることが判明し得る。
【００６１】
しかし、より広いバンドギャップを有する材料が好ましい場合のように、特に高濃度にドープされたｎ形層がゲルマニウムをほとんどまたは全く有さないことが好ましければ、高濃度にドープされたｎ形層上方のドーパント・プロファイルにおいてシャープな移行を有する被着された半導体層積層体が必要とされる任意のデバイスにおいて、本発明の方法および構造体が有利に使用され得ることが、当業者に明らかになる。本発明の有用性は、垂直配向されたダイオード、メモリセル、モノリシックな三次元メモリアレイまたは構造に一切限定されない。
【００６２】
詳細な製造方法が本願明細書中で説明されてきたが、結果が本発明の範囲に入る限りは、同じ構造体を形成するどのような他の方法も用いられ得る。
【００６３】
前述した詳細な説明は、本発明が取り得る多くの形態のいくつかを説明したにすぎない。この理由により、この詳細な説明は、例示の目的を意図するものであって、限定の目的を意図するものではない。本発明の範囲を規定することを意図されるものは、すべての同等物を含む特許請求の範囲のみである。
【図面の簡単な説明】
【００６４】
【図１】本発明の構造体および方法の使用の恩恵を受け得る垂直配向されたダイオードの斜視図である。
【図２】被着されたシリコン層中の深さにおけるリン濃度を示すグラフである。
【図３】被着されたシリコン−ゲルマニウム層中の深さにおけるリン濃度を示すグラフである。
【図４】本発明の態様による半導体層積層体の断面図である。
【図５ａ】本発明の実施形態に従って形成された垂直配向されたダイオードの斜視図である。
【図５ｂ】本発明の実施形態に従って形成された垂直配向されたダイオードの斜視図である。
【図６】本発明の実施形態に従って形成されたメモリレベルの斜視図である。
【図７ａ】本発明の実施形態による第１のメモリレベルの形成における段階を例示する断面図である。
【図７ｂ】本発明の実施形態による第１のメモリレベルの形成における段階を例示する断面図である。
【図７ｃ】本発明の実施形態による第１のメモリレベルの形成における段階を例示する断面図である。
【図８ａ】本発明の実施形態による垂直配向されたダイオードの形成の間のシリコンの厚さの損失を例示する断面図である。
【図８ｂ】本発明の実施形態による垂直配向されたダイオードの形成の間のシリコンの厚さの損失を例示する断面図である。
【図８ｃ】本発明の実施形態による垂直配向されたダイオードの形成の間のシリコンの厚さの損失を例示する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【国際調査報告】
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