(57)【要約】  トランジスタゲートは、表面上に配置された一対のスペーサを有する基板と、スペーサ間で基板上にコンフォーマルに堆積された高ｋ誘電体と、高ｋ誘電体上とスペーサの側壁の一部に沿ってコンフォーマルに堆積されたリセスされた仕事関数金属と、リセスされた仕事関数金属上にコンフォーマルに堆積された第２の仕事関数金属と、第２の仕事関数金属上に堆積された電極金属とを含む。トランジスタゲートは、高ｋ誘電体を基板上のスペーサ間にあるトレンチ内にコンフォーマルに堆積し、高ｋ誘電体上に仕事関数金属をコンフォーマルに堆積し、仕事関数金属上に犠牲マスクを堆積し、仕事関数金属の一部を露出すべく犠牲マスクの一部をエッチングし、リセスされた仕事関数金属を形成すべく仕事関数金属の露出された一部をエッチングすることにより形成されうる。第２の仕事関数金属及び電極金属が、リセスされた仕事関数金属上に堆積されうる。【選択図】  なし【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面上に配置された一対のスペーサと、
前記一対のスペーサ間で前記基板の前記表面上と前記スペーサの側壁上にコンフォーマルに堆積された高ｋ誘電体層と、
前記一対のスペーサ間で前記基板の前記表面に沿って、且つ、前記スペーサの前記側壁の一部に沿って前記高ｋ誘電体層上にコンフォーマルに堆積された、リセスされた仕事関数金属層と、
前記リセスされた仕事関数金属層と前記一対のスペーサ上にコンフォーマルに堆積された第２の仕事関数金属層と、
前記第２の仕事関数金属層上に堆積された電極金属層と、
を含む装置。
【請求項２】
前記基板は、半導体材料を含み、
前記スペーサは、窒化ケイ素を含む、請求項１に記載の装置。
【請求項３】
前記高ｋ誘電体層は、酸化ハフニウム、ケイ酸ハフニウム、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、又はニオブ酸鉛亜鉛を含む、請求項１に記載の装置。
【請求項４】
前記リセスされた仕事関数金属層は、「Ｕ」字型である、請求項１に記載の装置。
【請求項５】
前記リセスされた仕事関数金属層及び前記第２の仕事関数金属層は、それぞれ、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物、酸化ルテニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムからなる群から選択される少なくとも１つの金属を含む、請求項１に記載の装置。
【請求項６】
前記電極金属は、タングステン、アルミニウム、銅、又は低抵抗率の金属を含む、請求項１に記載の装置。
【請求項７】
前記スペーサのうち一方に隣接するソース領域と、
前記スペーサのうち他方に隣接するドレイン領域と、
前記高ｋ誘電体層の下のチャネル領域と、
を更に含む、請求項１に記載の装置。
【請求項８】
トレンチにより離間される一対のスペーサを有する基板を提供することと、
前記スペーサ間の前記トレンチ内に高ｋ誘電体層をコンフォーマルに堆積することと、
前記トレンチ内で前記高ｋ誘電体層上に第１の仕事関数金属層をコンフォーマルに堆積することと、
前記トレンチ内で前記第１の仕事関数金属層上に犠牲マスキング材料を堆積することと、
前記第１の仕事関数金属層の一部を露出すべく前記トレンチの高さの約２分の１乃至４分の３となるまで前記犠牲マスキング材料の一部をエッチングすることと、
リセスされた仕事関数金属層を形成すべく前記第１の仕事関数金属層の前記露出された一部をエッチングすることと、
残っている犠牲マスキング材料をエッチングすることと、
前記リセスされた仕事関数金属層上に第２の仕事関数金属層をコンフォーマルに堆積することと、
前記第２の仕事関数金属層上に電極金属層を堆積することと、
少なくとも前記電極金属層を平坦化することと、
を含む方法。
【請求項９】
前記第１の仕事関数金属層及び前記第２の仕事関数金属層は、それぞれ、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物、酸化ルテニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムからなる群から選択される少なくとも１つの金属を含む、請求項８に記載の方法。
【請求項１０】
前記犠牲マスキング材料は、ＳＯＧ材料、ＳＬＡＭ材料、又はＢＡＲＣ材料を含む、請求項８に記載の方法。
【請求項１１】
前記犠牲マスキング材料の前記エッチングは、前記犠牲マスキング材料にフッ素系ウェットエッチング化学反応を施すことを含む、請求項８に記載の方法。
【請求項１２】
前記犠牲マスキング材料の前記エッチングは、前記犠牲マスキング材料にドライエッチング化学反応を施すことを含み、
前記ドライエッチング化学反応は、ＣＨ２Ｆ２ドライエッチング化学反応、ＳＦ６ドライエッチング化学反応、又はＮＦ３ドライエッチング化学反応を含む、請求項８に記載の方法。
【請求項１３】
前記第１の仕事関数金属層の前記エッチングは、前記第１の仕事関数金属層にウェットエッチング化学反応を施すことを含み、
前記ウェットエッチング化学反応は、蒸留水、ＮＨ４ＯＨ、及びＨ２Ｏ２の組み合わせと、硫酸、過酸化物、及び蒸留水の組み合わせと、リン酸、酢酸、及び硝酸の組み合わせと、塩酸、Ｈ２Ｏ２、及び水の組み合わせと、塩酸、硝酸、及び水の組み合わせのうちの少なくとも１つを含む、請求項８に記載の方法。
【請求項１４】
前記第１の仕事関数金属層の前記エッチングは、前記第１の仕事関数金属層にドライエッチング化学反応を施すことを含む、請求項８に記載の方法。
【請求項１５】
基板を提供することと、
前記基板上に高ｋ誘電体層を形成することと、
高ｋゲート誘電体層を形成すべく前記高ｋ誘電体層をエッチングすることと、
前記高ｋゲート誘電体層の両端に一対のスペーサを形成することと、
前記スペーサ間のトレンチ内及び前記高ｋゲート誘電体層上に第１の仕事関数金属層をコンフォーマルに堆積することと、
前記トレンチ内で前記第１の仕事関数金属層上に犠牲マスキング材料を堆積することと、
前記第１の仕事関数金属層の一部を露出すべく前記犠牲マスキング材料の一部をエッチングすることと、
リセスされた仕事関数金属層を形成すべく前記第１の仕事関数金属層の前記露出された一部をエッチングすることと、
残っている犠牲マスキング材料をエッチングすることと、
前記リセスされた仕事関数金属層上に第２の仕事関数金属層をコンフォーマルに堆積することと、
前記第２の仕事関数金属層上に電極金属層を堆積することと、
少なくとも前記電極金属層を平坦化することと、
を含む方法。
【請求項１６】
前記第１の仕事関数金属層及び前記第２の仕事関数金属層は、それぞれ、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物、酸化ルテニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムのうち少なくとも１つを含む、請求項１５に記載の方法。
【請求項１７】
前記犠牲マスキング材料の前記エッチングは、フッ素系ウェットエッチング化学反応を施すことを含む、請求項１５に記載の方法。
【請求項１８】
前記犠牲マスキング材料の前記エッチングは、ＣＨ２Ｆ２ドライエッチング化学反応、ＳＦ６ドライエッチング化学反応、又はＮＦ３ドライエッチング化学反応を施すことを含む、請求項１５に記載の方法。
【請求項１９】
前記第１の仕事関数金属層の前記エッチングは、蒸留水、ＮＨ４ＯＨ、及びＨ２Ｏ２の組み合わせと、硫酸、過酸化物、及び蒸留水の組み合わせと、リン酸、酢酸、及び硝酸の組み合わせと、塩酸、Ｈ２Ｏ２、及び水の組み合わせと、塩酸、硝酸、及び水の組み合わせのうちの少なくとも１つを施すことを含む、請求項１５に記載の方法。
【請求項２０】
前記第１の仕事関数金属層の前記エッチングは、前記第１の仕事関数金属層にドライエッチング化学反応を施すことを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
次世代集積回路の製作において相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ用のゲート電極の製造は進歩し、二酸化ケイ素及びポリシリコンは高ｋ誘電率材料及び金属に置き換えられている。多くの場合、置換金属ゲートプロセスを用いてゲート電極が形成されうる。一般的な置換金属ゲートプロセスは、半導体基板上の一対のスペーサ間に高ｋ誘電率材料及びの犠牲ゲートを形成することにより開始する。アニールプロセスといった幾つかの更なる処理ステップの後、犠牲ゲートが除去され、結果として得られるトレンチには１以上の金属層が充填される。これらの金属層には、仕事関数金属及び電極金属層が含まれる。
【０００２】
原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、電気めっき（ＥＰ）、及び無電解めっき（ＥＬ）といったプロセスを用いて、金属ゲート電極を形成する１以上の金属層を堆積しうる。不都合なことに、ＣＭＯＳトランジスタの寸法が減少するにつれて（例えば、トランジスタゲートの長さが４５ｎｍ以下となると）、トレンチのオーバハング（突出）部やボイドの形成といった問題がより顕著且つ頻繁に発生するようになり、これは、特にデュアル金属ゲート電極が必要である場合に言える。これは、小さい寸法では、金属ゲート電極の形成に使用するトレンチのアスペクト比が、二重の金属層が堆積されるので非常に高くなることによる。当業者は理解するであろうが、このような高アスペクト比を有するトレンチのメタライゼーションは、多くの場合、ボイドを形成してしまう。
【０００３】
したがって、４５ｎｍのノードレベル以上におけるＣＭＯＳトランジスタ用のデュアル金属ゲート電極を形成する改善されたプロセスが必要である。
【図面の簡単な説明】
【０００４】
【図１Ａ−１Ｄ】従来のデュアル金属ゲート電極製造プロセスを示す図である。
【０００５】
【図２】本発明の一実施形態によるデュアル金属ゲート電極製造方法を示す図である。
【０００６】
【図３Ａ−３Ｊ】図２の方法を実行する際に形成される構造を示す図である。
【詳細な説明】
【０００７】
本願において、デュアル金属ゲート電極を形成するシステム及び方法を記載する。以下の説明では、例示的な実施形態の様々な側面を、当業者によって一般的に用いられる用語を用いて説明し、それにより当業者の仕事の実質的内容を他の当業者に伝えるものとする。しかし、当業者は、本発明は、記載する側面の一部のみを用いても実施しうることは理解されよう。説明の便宜上、特定の番号、材料、及び構造を、例示的な実施形態の完全なる理解を与えるべく記載する。しかし、当業者は、本発明はこれらの特定の詳細なしでも実施しうることは理解されよう。また、周知の特徴は省略又は簡略化して例示的な実施形態を曖昧にすることを回避している。
【０００８】
様々な作業工程を、複数の離散的な作業工程として、本発明の理解に最も有用であるような順番で説明するが、説明の順番は、これらの作業工程が必ず順序に依存することを示すと解釈すべきではない。特に、これらの作業工程は提示する順序で実行される必要はない。
【０００９】
本発明の実施形態によって、ＣＭＯＳトランジスタ（４５ｎｍ以下のゲート長を有するトランジスタを含む）用のボイドのないデュアル金属ゲート電極を製造することができる。デュアル金属ゲート電極は、トレンチ内に形成され、また、少なくとも２つの仕事関数金属層と少なくとも１つの電極金属層（充填金属層とも知られる）を有する複数の金属層を含む。本発明の一実施形態では、複数の仕事関数金属層のうちの１つは、トレンチの入口をより幅広とすることを可能にするリセスされた（recessed）仕事関数金属層から構成され、それにより、トレンチのアスペクト比を厳しくないものとする。続けて行われるトレンチのメタライゼーションによって、ボイドのないデュアル金属ゲート電極を作成することができる。
【００１０】
図１Ａ−１Ｄを参照するに、高ｋ誘電率材料上にデュアル金属ゲート電極を形成する従来のプロセスを示す。図１Ａは、基板１００を示し、その上にデュアル金属ゲート電極が形成されうる。基板１００は、様々な材料のうちバルクシリコン又はシリコン・オン・インシュレータ下部構造でありうる。基板１００は、当該技術において周知である複数のスペーサ１０２と複数のアイソレーション構造１０４を含む。例えば、スペーサ１０２は、窒化ケイ素を用いて形成されえ、また、アイソレーション構造１０４は、層間絶縁膜（ＩＬＤ、図１に示す）、二酸化ケイ素層、又はシャロートレンチアイソレーション（ＳＴＩ）構造といった構造でありうる。スペーサ１０２間には、ゲート電極が形成されうるトレンチ領域１０６がある。
【００１１】
図１Ｂは、基板１００の上とトレンチ１０６内への高ｋゲート誘電体層１０８の堆積を示す。図示するように、高ｋゲート誘電体層１０８は、自身がその上に堆積される表面（トレンチ１０６の底面及び側壁を含む）全体を一致するように覆う。高ｋゲート誘電体層１０８の堆積の後には、高ｋ誘電体層１０８の質を高めるべくアニールプロセスが後に続く犠牲ゲートの堆積といった１以上のプロセスが続きうる。犠牲ゲートが使用される場合、犠牲ゲートは次に除去されて１以上の金属層により置換されうる。
【００１２】
例えば、オプションの犠牲ゲートの除去後、図１Ｃは、トレンチ１０６内への１以上の仕事関数金属層の堆積を示す。ここでは、２つの仕事関数金属層、即ち、第１の仕事関数金属層１１０と第２の仕事関数金属層１１２を使用する。これらの２つの仕事関数金属層１１０及び１１２がデュアル金属ゲート電極を形成する。図示するように、トレンチ１０６のアスペクト比は、層が堆積されるごとに増加する。２つの仕事関数層１１０及び１１２が堆積された後、充填すべく残されているトレンチの空隙のアスペクト比は非常に高い。
【００１３】
図１Ｄは、トレンチ１０６内への電極金属層１１４の堆積を示す。電極金属層１１４によってデュアル金属ゲート電極の形成が完了する。電極金属層１１４は、多くの場合、従来において仕事関数金属として使用されてきた金属よりも容易に研磨される充填金属を用いて形成される。図１Ｄに示すように、トレンチ１０６のアスペクト比が高いことにより、電極金属層１１４の堆積時にトレンチのオーバハングが発生し、その結果、トレンチ１０６内にボイド１１６が形成される。ボイド１１６があることによって、デュアル金属ゲート電極の電気抵抗が増加し、また、その信頼性が低下する。
【００１４】
この問題に対処すべく、本発明の方法は、ボイドのないデュアル金属ゲート電極を形成可能とする製造プロセスを提供する。図２は、本発明の一実施形態によるデュアル金属ゲート電極の形成方法２００を示す。図３Ａ−３Ｊは、図２の方法２００を実行した際に形成される構造を示す。明確とすることを目的として、図３Ａ−３Ｊの構造を方法２００の説明をする際に参照する。当業者は、方法２００は、必要に応じて置換金属ゲートプロセスと統合されてもよいことは認識するであろう。
【００１５】
方法２００を開始するに、トレンチによって離間される少なくとも一対のスペーサを含む基板が提供される（図２のプロセス２０２）。上述したように、基板は、バルクシリコン又はシリコン・オン・インシュレータ構造といった半導体プロセスにおいて一般的に使用される構造から構成されうる。他の実施形態では、基板は、ケイ素と組み合わされても組み合わされなくてもよい別の材料を用いて形成されてもよい。この材料には、次に限定しないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、又はアンチモン化ガリウムが含まれる。基板を形成しうる材料の幾つかの例をここに記載したが、その上に半導体デバイスが構築されうる基盤として機能しうる任意の材料が、本発明の精神及び範囲内である。スペーサは、窒化ケイ素、酸化ケイ素、炭化ケイ素、又は、様々な低ｋ窒化物又は酸化物材料のうちのいずれかの材料から形成されうる。
【００１６】
図３Ａを参照するに、一対のスペーサ３０２を含む基板３００を示す。これらのスペーサは、トレンチ３０４により離間される。基板３００には、ＩＬＤ層３０６及びＳＴＩ構造（図示せず）といった他の構造も含まれうる。
【００１７】
次に、高ｋゲート誘電体層がトレンチ内に堆積される（図２のプロセス２０４）。ＣＶＤ又はＡＬＤプロセスといったコンフォーマル堆積プロセスを用いて、高ｋゲート誘電体層を堆積しうる。高ｋゲート誘電体層に使用しうる材料には、次に限定しないが、酸化ハフニウム、ケイ酸ハフニウム、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、及びニオブ酸鉛亜鉛を含む。高ｋゲート誘電体層を形成するために用いうる材料の幾つかの例をここに記載したが、当該層は他の材料から形成してもよい。方法２００が置換金属ゲートプロセスに組み込まれる実施形態では、高ｋ誘電体層の質を改善すべくアニールプロセスといった追加のプロセスが高ｋ誘電体層に対して行われうる。
【００１８】
図３Ｂは、トレンチ３０４内にコンフォーマルに堆積された高ｋゲート誘電体層３０８を示す。図示するように、高ｋゲート誘電体層３０８はコンフォーマルに堆積されるので、層３０８は、トレンチ３０４の底部だけでなくトレンチ３０４の側壁上にも形成される。高ｋゲート誘電体層３０８は更に、ＩＬＤ層３０６上にも形成される。一部の実施形態では、高ｋゲート誘電体層３０８の厚さは、約６０オングストローム（Å）未満でありえ、多くの場合、約５Å乃至約４０Åである。高ｋ誘電体層３０８の厚さは、形成されるゲート電極の要件に依存して異なりうる。
【００１９】
代替のプロセスフローでは、高ｋゲート誘電体層は、スペーサが形成される前に減算プロセスにより形成されうる。例えば、高ｋゲート誘電体層が基板上に形成され、エッチバックされることにより、平面の高ｋゲート誘電体層が形成されうる。次に、スペーサが高ｋゲート誘電体層の両側に形成されうる。この代替の実施形態では、高ｋゲート誘電体層は、トレンチの底部だけにあり、トレンチの側壁上にはない。
【００２０】
高ｋゲート誘電体層が堆積された後、第１の仕事関数金属層が、堆積されうる（図２のプロセス２０６）。ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、電気めっき、又は無電解めっきといった仕事関数金属用の従来の堆積プロセスを用いてよい。本発明の一部の実施形態では、第１の仕事関数金属層の厚さは、約２５Å乃至約２００Åでありうる。
【００２１】
図３Ｃを参照するに、高ｋ誘電体層３０８上に堆積された第１の仕事関数金属層３１０を示す。第１の仕事関数金属層３１０は、トランジスタがＰＭＯＳトランジスタとして形成されるのかＮＭＯＳトランジスタとして形成されるのかに依存してｐ型金属又はｎ型金属から構成されうる。ある実施形態では、ＰＭＯＳトランジスタが形成され、ｐ型仕事関数金属層を形成すべく使用されうる材料は、次に限定しないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、及び、酸化ルテニウムといった導電性金属酸化物を含む。ｐ型金属層は、約４．９ｅＶ乃至約５．２ｅＶである仕事関数を有するＰＭＯＳゲート電極の形成を可能にする。或いは、ある実施形態では、ＮＭＯＳトランジスタが形成され、ｎ型仕事関数金属層を形成すべく使用されうる材料は、次に限定しないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、及び、これらの元素を含む金属炭化物、即ち、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムといった上記の元素の合金を含む。ｎ型金属層は、約３．９ｅＶ乃至約４．２ｅＶである仕事関数を有するＮＭＯＳゲート電極の形成を可能にする。
【００２２】
次に、犠牲マスキング材料が、トレンチ内で第１の仕事関数金属の上に堆積される（図２のプロセス２０８）。犠牲マスキング材料を用いて、リセスされる仕事関数金属層を画成しうる。本発明の一部の実施形態では、犠牲マスキング材料は、スピン・オン・ガラス（ＳＯＧ）材料、例えば、犠牲光吸収材料（ＳＬＡＭ）から構成されうる。別の実施形態では、犠牲マスキング材料は、底部反射防止コーティング材料（ＢＡＲＣ）から構成されうる。ＳＬＡＭ及びＢＡＲＣは、半導体プロセスにおいて一般的に使用され、このプロセスにおいて必要な機能を提供する。なお、ＳＬＡＭ及びＢＡＲＣの光吸収特性は、本発明の実施には関連がないことに留意されたい。ＳＯＧ材料が使用される場合、スピン・オン堆積（ＳＯＤ）プロセスを用いて、第１の仕事関数金属層上にＳＯＧ材料を堆積し平坦化しうる。用いられうる２つの具体的なＳＯＧ材料は、１９３ｎｍＳＬＡＭ及び２４８ｎｍＳＬＡＭといった有機スピン・オン材料でありうる。
【００２３】
図３Ｄは、第１の仕事関数金属層３１０上への犠牲マスキング材料３１２の堆積を示す。犠牲マスキング材料３１２は、トレンチを完全に充填し、また、ＳＯＤプロセスを用いて堆積されうる。上述したように、ＳＯＤ堆積プロセスを用いることによって犠牲マスキング材料３１２を平坦化しうる。
【００２４】
犠牲マスクの堆積後、エッチングプロセスを行い、犠牲マスキング材料を部分的にエッチバックしうる（図２のプロセス２１０）。本発明の様々な実施形態において、ウェットエッチング化学反応又はドライエッチング化学反応を用いうる。使用される特定のウェット又はドライエッチング化学反応は、使用される犠牲マスキング材料に適していなければならない。例えば、ＳＬＡＭ材料が犠牲マスキング材料に使用される場合、適切なウェットエッチング化学反応には、フッ素系のウェットエッチング化学反応が含まれうる。一実施形態では、このようなフッ素系ウェットエッチングは、フッ化水素（ＨＦ）、フッ化アンモニウム（ＮＨ４Ｆ）、及び蒸留水の混合液を用いてＳＬＡＭ層をエッチングしうる。別の実施形態では、ヒドロキシル基系ウェットエッチング化学反応を用いてＳＬＡＭをエッチングしうる。例えば、極性溶媒媒体中の水酸化テトラメチルアンモニウム（ＴＭＡＨ）及び水酸化カリウム（ＫＯＨ）の混合液を用いてエッチングしうる。或いは、ＳＬＡＭ材料用の適切なドライエッチング化学反応は、ＣＨ２Ｆ２ドライエッチング化学反応、ＳＦ６ドライエッチング化学反応、又はＮＦ３ドライエッチング化学反応が含まれうる。
【００２５】
図３Ｅは、エッチング化学反応を用いてエッチダウンされた後の犠牲マスキング材料３１２を示す。本発明の一部の実施形態では、犠牲マスキング材料３１２は、トレンチの高さの約２分１から４分の３となるまでエッチダウンされる。犠牲マスキング材料３１２のエッチングプロセスは、一般に、第１の仕事関数金属層３１０にはほとんど影響がない。
【００２６】
次に、別の部分エッチングプロセスを実行する。今回は、第１の仕事関数金属層に対して実行する（図２のプロセス２１２）。第１の仕事関数層の部分エッチングにより、金属の露出された部分だけが除去される。第１の仕事関数層の犠牲マスキング材料により依然として覆われている部分はエッチングされない。この部分エッチングによって、図３Ｆに示すように「Ｕ」字型のリセスされた仕事関数金属層３１０が形成される。一部の実施形態では、ウェットエッチング化学反応を用いて、第１の仕事関数金属層をエッチングしうる。例えば、一実施形態では、蒸留水、水酸化アンモニウム（ＮＨ４ＯＨ）、及び過酸化水素（Ｈ２Ｏ２）の組み合わせ（標準の洗浄液とも知られる）を用いて、第１の仕事関数金属層をエッチングしうる。用いうる別のウェットエッチング化学反応は、蒸留水中の硫酸及び過酸化物の混合液によるものである。本発明の実施形態に用いうる更なるウェットエッチング化学反応には、リン酸、酢酸、及び硝酸の混合液と、塩酸、過酸化水素、及び水の混合液と、塩酸、硝酸、及び水の混合液とが含まれる。更なる実施形態では、ドライエッチング化学反応を用いて第１の仕事関数金属層を部分的にエッチングしてもよい。
【００２７】
図３Ｆに示すように、仕事関数金属層３１０のエッチングによって、仕事関数金属層３１０は複数のスペーサ３０２に対してリセスした状態となるので、トレンチ３０４の開口部が広がり、それにより、トレンチのアスペクト比は減少し、また、続けて堆積される金属がより容易にトレンチ３０４内に入ることを可能にする。トレンチ３０４の開口部を広げることによって、トレンチのオーバハングの発生を実質的に減少又は排除する。例えば、第１の仕事関数金属層３１０の厚さが約２５Åである実施形態では、第１の仕事関数金属層３１０をリセスした状態とすることにより、トレンチ３０４を約５０Å分広げることになる。
【００２８】
第１の仕事関数金属層３１０がリセスされた後、残りの犠牲マスキング材料が除去されうる（図２のプロセス２１４）。本発明の実施形態に従って、ここでも、プロセス段２１０において犠牲マスキング材料を部分エッチングするために用いたものと同じウェット化学反応プロセスを用いて、残りの犠牲マスキング材料を除去しうる。他の実施形態では、別のエッチングプロセスを用いてもよい。図３Ｇは、残りの犠牲マスキング材料３１２が除去された後のリセスされた仕事関数金属層３１０を示す。
【００２９】
次に、第２の仕事関数金属層を堆積して、デュアル金属ゲート電極（図２のプロセス２１６）を形成する。ここでも、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、電気めっき、又は無電解めっきといった仕事関数金属用の従来の堆積プロセスを用いてよい。本発明の一部の実施形態では、第２の仕事関数金属層の厚さは、約２５Å乃至約２００Åでありうる。
【００３０】
第２の仕事関数金属は、ｐ型金属又はｎ型金属でありうる。一部の実施形態では、第１の仕事関数金属及び第２の仕事関数金属はともに同じタイプでありうる（即ち、２つのｎ型金属又は２つのｐ型金属）。他の実施形態では、第１の仕事関数金属及び第２の仕事関数金属は、異なる型であってもよい（すなわち、１つのｎ型金属と１つのｐ型金属の組み合わせ）。第２の仕事関数金属層に用いうるｐ型仕事関数金属は、次に限定しないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、及び、酸化ルテニウムといった導電性金属酸化物を含む。第２の仕事関数金属層に用いるｎ型仕事関数金属は、次に限定しないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、及び、これらの元素を含む金属炭化物、即ち、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムといった上記の元素の合金を含む。
【００３１】
図３Ｈは、リセスされた仕事関数金属３１０上にコンフォーマルに堆積された第２の仕事関数金属層３１４を示す。図示するように、第１の仕事関数金属層３１０及び第２の仕事関数金属層３１４の両方が堆積されているが、トレンチ３０４は、後続のメタライゼーションに適した広い開口部を依然として有している。トレンチ３０４のアスペクト比は、その最も狭い部分においても、従来のデュアル金属ゲートプロセスにおいて形成されるトレンチのアスペクト比よりはるかに低い。
【００３２】
第２の仕事関数金属層が堆積された後、充填金属としても知られる電極金属が、金属でトレンチを完全に充填するよう堆積される（図２のプロセス２１８）。充填金属は、一般に、例えば、タングステン、アルミニウム、銅、又は他の低抵抗率を有する金属といった容易に研磨しうる材料である。図３Ｉは、実質的にボイドがないようにトレンチ３０４を完全に充填する充填金属３１６の堆積を示す。
【００３３】
最後に、化学的機械的研磨（ＣＭＰ）プロセスを実施して、余剰の材料層を除去して、本発明によるデュアル金属ゲート電極の製造を完了する（図２のプロセス２２０）。図３Ｊは、ＣＭＰプロセスによって余剰の材料が除去された後の最終的なデュアル金属ゲート電極３１８を示す。例えば、ＣＭＰプロセスは、余剰の充填金属３１６を除去するだけでなく、第２の仕事関数金属層３１４及び高ｋ誘電体層３０８の余剰部分も除去しうる。
【００３４】
本発明の実施形態において、デュアル金属ゲート電極３１８は、ＣＭＯＳトランジスタの形成に用いうる。例えば、ソース領域及びドレイン領域が、スペーサ３０２に隣接して基板３００内に形成されうる。基板３００のスペーサ３０２に隣接する領域は、イオン注入プロセスを用いてドーピングされて上述したようなソース領域及びドレイン領域が形成されうる。更に、デュアル金属ゲート電極３１８の下にチャネル領域が形成されうる。ソース領域、ドレイン領域、及びデュアル金属ゲート電極３１８に電気接点を形成して、形成されたＣＭＯＳトランジスタを有効にしうる。
【００３５】
このように、従来のデュアル金属ゲート製造プロセスより低いアスペクト比で幅広のトレンチ開口を有するデュアル金属ゲート電極を製造可能にする本発明の実施形態を説明した。結果として、トレンチのオーバハングが少なくなり、ボイドが形成されることも少なくなり、従って、低抵抗及び高い信頼性を有する金属ゲート電極が得られる。なお、第１及び第２の仕事関数金属層、並びに充填金属層を形成するために用いられる材料の幾つかの例を本願に記載したが、これらの金属層は、当業者には明らかなように多くの他の材料からも形成されうることに留意されたい。
【００３６】
本発明の例示的な実施形態の上記の説明、及び要約書の記載は、網羅的ではなく、発明を開示した形式に厳密に限定することを意図していない。発明の具体的な実施形態及び実施例を本願において例示目的として記載したが、当業者は本発明の範囲内で様々な等価の変更が可能であることは認識されよう。
【００３７】
これらの変更は、上述した詳細な説明を鑑みて本発明に対して行いうる。請求項に用いる用語は、発明を明細書及び請求項に開示した具体的な実施形態に限定するものと解釈すべきではない。むしろ、本発明の範囲は、確立されている請求項の解釈の理論に従って解釈されるべき請求項によってのみ決定されるものとする。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【国際調査報告】
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