(57)【要約】  フィルタ内のオンチップ部品サイズを低減するデュアルチャージポンプおよび対応する二重信号経路を有し、低減されたループフィルタ部品を備えた位相ロックループ（ＰＬＬ）。二重経路は、電圧制御発振器内のデュアルバラクタを介して有利に結合され、ループフィルタ部品をさらに低減する。ＰＬＬは、二重経路構成を加算するために通常用いられる回路によってもたらされるノイズの欠点をなくす。
2009518899.tif 000002
【特許請求の範囲】
【請求項１】
基準位相とフィードバック位相との間の位相および周波数における差を検出し、位相および周波数における前記差に応じて制御信号を供給する検出部と、
前記制御信号に応じて第１の制御電圧を生成するためのフィルタを有する第１の充電経路と、
前記制御信号に応じて第２の制御電圧を生成するためのフィルタを有する第２の充電経路と、
前記フィードバック位相を生成し、かつ前記第１の制御電圧および前記第２の制御電圧を合成するための手段を含む電圧制御発振器と、
を含む閉ループ周波数制御回路。
【請求項２】
前記第１の充電経路が、前記検出部と前記第１のフィルタ部との間に位置する、第１のフィルタ部内の電流を制御するための第１のチャージポンプ部を含み、
前記第２の充電経路が、前記検出部と前記第１のフィルタ部との間に位置する、第２のフィルタ部内の電流を制御するための第２のチャージポンプ部を含み、
前記第１および第２のフィルタ部が、前記制御信号を、前記第１および第２のフィルタ部に対応する前記第１および第２の制御電圧に変換する、請求項１に記載の回路。
【請求項３】
前記第１の制御電圧および前記第２の制御電圧を合成するための前記手段が、前記電圧制御発振器内に集積された伝達関数素子を含む、請求項２に記載の回路。
【請求項４】
前記伝達関数素子が、前記第１および第２の制御電圧を受け取るように構成された２つのバラクタを含む、請求項３に記載の回路。
【請求項５】
前記伝達関数素子が、前記第１の制御電圧を受け取る第１のバラクタ、および前記第２の制御電圧を受け取る第２のバラクタを含む、請求項３に記載の回路。
【請求項６】
前記２つのバラクタがダイオードである、請求項４に記載の回路。
【請求項７】
前記第１および第２のバラクタが、金属酸化物半導体デバイスである、請求項４に記載の回路。
【請求項８】
前記２つのバラクタがダイオードである、請求項５に記載の回路。
【請求項９】
前記第１および第２のバラクタが、金属酸化物半導体デバイスである、請求項５に記載の回路。
【請求項１０】
閉ループ周波数制御回路内のループ部品を低減する方法であって、
基準位相とフィードバック位相との間の位相および周波数における差を、位相および周波数における前記差に応じて制御信号を生成する位相周波数検出器を介して検出することと、
フィルタを有する第１の充電経路内で、前記制御信号に応じて第１の制御電圧を生成することと、
フィルタを有する第２の充電経路内で、前記制御信号に応じて第２の制御電圧を生成することと、
前記フィードバック位相を生成する電圧制御発振器内で、前記第１の制御電圧および前記第２の制御電圧を合成することと、
を含む方法。
【請求項１１】
前記第１の充電経路が、第１のフィルタ部内の電流を制御するための第１のチャージポンプ部を含み、前記第１のチャージポンプ部が、前記検出部と前記第１のフィルタ部との間に位置し、
前記第２の充電経路が、第２のフィルタ部内の電流を制御するための第２のチャージポンプ部を含み、前記第２のチャージポンプ部が、前記検出部と前記第１のフィルタ部との間に位置し、
前記第１および第２のフィルタ部が、前記第１および第２のフィルタ部に対応する前記第１および第２の制御電圧に前記制御信号を変換する、請求項６に記載の方法。
【請求項１２】
前記第１の制御電圧および前記第２の制御電圧を合成するための前記手段が、前記電圧制御発振器内に集積された伝達関数素子を含む、請求項７に記載の方法。
【請求項１３】
前記伝達関数素子が、前記第１および第２の制御電圧を受け取るように構成された２つのバラクタを含む、請求項８に記載の方法。
【請求項１４】
前記伝達関数素子が、前記第１の制御電圧を受け取る第１のバラクタ、および前記第２の制御電圧を受け取る第２のバラクタを含む、請求項８に記載の方法。
【請求項１５】
前記２つのバラクタがダイオードである、請求項１３に記載の回路。
【請求項１６】
前記第１および第２のバラクタが、金属酸化物半導体である、請求項１３に記載の回路。
【請求項１７】
前記２つのバラクタがダイオードである、請求項１４に記載の回路。
【請求項１８】
前記第１および第２のバラクタが、金属酸化物半導体デバイスである、請求項１４に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、タイプＩＩ  ＰＬＬ用のループフィルタ部品値が低減された位相ロックループ（ＰＬＬ）に関する。より具体的には、本発明は、集積回路に集積する目的でループフィルタ部品値を低減するために、電圧制御発振器（ＶＣＯ）内でデュアルバラクタを用いる、無線通信分野内の集積されたＰＬＬに関する。
【背景技術】
【０００２】
発明の背景
通信分野において、携帯電話および他の関連する物理的なトランシーバ構造などの無線（ＲＦ）通信装置は、ますます多くの機能を追加する一方で、サイズが小さくなり続けている。これと共に、集積回路（ＩＣ）素子の必要な基板スペースまたは「フットプリント」は、より重大な設計要素になる。かかるＲＦ通信装置内において、局部発振器（ＬＯ）信号は、受信および送信のために必要とされる。典型的には、ＬＯ信号を生成するために、従来のＶＣＯがＰＬＬにおいて用いられる。従来の配置では、ＶＣＯは、典型的には、別個の個別モジュールとして設けられる。同様に、フィルタ部品（たとえばキャパシタ．．．等）は、サイズなどの製造上の制約ゆえに、従来には別個であった。しかしながら、これは、コストの増加、ならびにＶＣＯモジュールおよび別個のフィルタ部品を収容するための回路基板面積の必要性に帰着する。したがって、望ましい目標は、コストおよび必要な回路基板面積を低減するために、ＶＣＯ回路およびフィルタ部品を、他のＲＦ回路と共に単一の集積回路（ＩＣ）パッケージに集積することであった。
【０００３】
携帯電話設計においては、ＰＬＬおよびＶＣＯ機能を同じ半導体チップ上に合成するＩＣ素子が開発された。ＰＬＬおよびＶＣＯ機能を単一のチップに集積することによって、個別のＰＬＬおよびＶＣＯ回路を用いる設計よりも、必要な基板スペースが低減される。これによって、最新の携帯電話における他の機能のために決定的に必要とされる基板スペースが開放され、これらの携帯電話が、内蔵カメラ、ＭＰ３プレーヤ、ブルートゥースまたは他の追加的な機構などの高度な差別化機能を含むことが可能になる。
【０００４】
図１は、入力クロック信号と制御発振器のフィードバッククロック信号との間の位相差に基づいた閉ループ周波数制御システムの簡略ブロック図を示す。かかるシステムは、従来のＰＬＬ１００である。かかる従来のＰＬＬ１００における主な部品には、位相周波数検出器（ＰＦＤ）、チャージポンプ、充電キャパシタ１０２、ループフィルタ、ＶＣＯ１０１および分周器が含まれる。ＰＦＤは、基準クロックｆｒｅｆ入力およびフィードバッククロックｆｘ入力間の位相および周波数における差を検出し、フィードバック周波数が、基準周波数に遅れているかまたは先行しているかどうかに基づいて、「アップ」または「ダウン」制御信号を生成する。これらの「アップ」または「ダウン」制御信号は、それぞれ、ＶＣＯ１０１が、より高いかまたはより低い周波数で動作する必要があるかどうかを決定する。ＰＦＤは、これらの「アップ」および「ダウン」信号をチャージポンプに出力する。チャージポンプがアップ信号を受信した場合には、電流が、ループフィルタへ駆動される。反対に、チャージポンプがダウン信号を受信した場合には、電流が、ループフィルタから引き出される。ループフィルタは、これらの信号を、ＶＣＯ１０１にバイアスをかけるために用いられる制御電圧に変換する。
【０００５】
制御電圧に基づいて、図１のＶＣＯ１０１は、より高いかまたはより低い周波数で発振し、これが、フィードバッククロックの位相および周波数に影響する。ＰＦＤがアップ信号を生成した場合には、ＶＣＯ１０１の周波数は増加する。ダウン信号は、ＶＣＯ１０１の周波数を低減する。ひとたび基準クロックｆｒｅｆおよびフィードバッククロックｆｘが同じ位相および周波数を有すれば、ＶＣＯ１０１は安定する。ループフィルタは、チャージポンプからグリッチを除去し、かつ電圧オーバーシュートを防ぐことによって、ジッタを除去する。基準クロックｆｒｅｆおよびフィードバッククロックｆｘが整合された場合には、ＰＬＬは、ロックされたと見なされる。分周器が、入力基準周波数ｆｒｅｆより上にＶＣＯ１０１の周波数を増加させるために挿入される。タイプＩＩ  ＰＬＬ１００は、ほとんどの用途に対して適切に機能するが、ループフィルタ部品は典型的には大きくて、サイズゆえにチップ外に形成されなければならないキャパシタンスを含む。これは、ますます重大なサイズ上の制約を伴う最新のＲＦ装置にとって、結果として追加費用をもたらし、不適当になる。
【０００６】
図１で用いられるようなループフィルタ部品のサイズを低減するために、二重経路を備えた他の公知のＰＬＬ装置が形成された。図２は、ＰＦＤ、ＶＣＯ２０１および分周器を始めとして、図１のＰＬＬ１００に示すのと同様の主な部品を備えた二重経路ＰＬＬ２００の簡略ブロック図を示す。これらにおける動作は、図１に関連して説明した動作と同一である。しかしながら、それぞれ充電キャパシタ２０２、２０３と共に２つのチャージポンプが存在する。キャパシタ２０３には、並列に抵抗２０４が含まれる。受動キャパシタンスが、単純なキャパシタ２０２、２０３の形状で示されているが、これらは、しばしば、トランジスタを始めとする能動回路によって形成される。チャージポンプの出力を合成するために、加算器が、ＶＣＯ２０１より前に充電経路内に挿入される。２つの経路ゆえに、充電キャパシタ２０２、２０３のサイズを低減して、それらが、チップ上に配置されるほど小さく、かつやはりＰＬＬ動作のために必要な有効で大きなキャパシタンスを提供するようにすることができる。不都合なことには、加算器機能を形成するのに必要な回路は、かなりの量のノイズをＰＬＬ２００に持ち込む。
【０００７】
したがって、外部回路素子に依存せずに単一のチップにほぼ集積可能であり、一方でノイズを最小限にするＰＬＬが必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
発明の概要
本発明の目的は、ループフィルタ部品を低減するためにデュアルバラクタを用いた集積されたタイプＩＩ  ＰＬＬを導入し、一方でノイズを低減することによって、上述の欠点を改善することである。
【課題を解決するための手段】
【０００９】
この目的のために、本発明は、閉ループ周波数制御回路を提供するが、この回路には、基準位相とフィードバック位相との間の位相および周波数における差を検出するための検出部であって、位相および周波数における差に応じて制御信号を供給する検出部と、制御信号に応じて第１の制御電圧を生成するための第１の充電経路と、制御信号に応じて第２の制御電圧を生成するための第２の充電経路と、フィードバック位相を生成するＶＣＯであって、第１の制御電圧および第２の制御電圧を合成するための手段を含むＶＣＯと、が含まれる。合成のための手段には、ＶＣＯ内の２つのバラクタが含まれる。
【００１０】
別の実施形態において、本発明は、閉ループ周波数制御回路内のループ部品を低減する方法が提供するが、この方法には、位相および周波数における差に応じて制御信号を生成する位相周波数検出器を介して、基準位相とフィードバック位相との間の位相および周波数における差を検出することと、制御信号に応じて第１の充電経路内で第１の制御電圧を生成することと、制御信号に応じて第２の充電経路内で第２の制御電圧を生成することと、フィードバック位相を生成するＶＣＯ内で第１の制御電圧および第２の制御電圧を合成することと、が含まれる。合成は、ＶＣＯ内の２つのバラクタによって実行される。
【発明を実施するための最良の形態】
【００１１】
詳細な説明
本発明は、二重経路を加算するための回路によってもたらされるノイズの欠点なしに、デュアルチャージポンプおよび関連経路を有するＰＬＬの機能を改善する。ここで、図３および５に示す実施形態に関連して、本発明を説明する。特定の実施形態を示すが、本発明の意図した範囲から逸脱せずに本ＰＬＬ装置を形成するために、様々な特定の回路実装が可能であることを理解されたい。
【００１２】
本発明によるＰＬＬ３００の簡略ブロック図を図３に示す。ＰＬＬ３００には、第１および第２のチャージポンプＣＰ１、ＣＰ２に接続して配置されたＰＦＤが含まれる。任意の従来のチャージポンプを用いてもよいが、ＣＰ１およびＣＰ２は、集積され低ノイズで通常の能動フィルタ（regular and active filter）を備えた抵抗性チャージポンプ（resistive charge pump）であるのが望ましい。各チャージポンプＣＰ１およびＣＰ２は、それぞれの経路に形成される。図示のような第１の経路には、増幅器３０１およびキャパシタＣｚを有する能動フィルタが含まれる。同様に、第２の経路は、安定化ゼロを提供し、キャパシタＣｐおよび並列抵抗器Ｒｐと共に増幅器３０２を有する能動フィルタを含む。各第１および第２の経路には、グランドと直列な、抵抗器Ｒ４と共に配置された充電キャパシタＣ４がさらに含まれる。
【００１３】
ＰＬＬ３００のＰＦＤは、基準クロックｆｒｅｆおよびフィードバッククロックｆｘの入力間の位相および周波数における差を検出する。次に、ＰＦＤは、フィードバック周波数が基準周波数に遅れているかまたは先行しているかどうかに基づいて、「アップ」または「ダウン」制御信号を生成する。これらの「アップ」または「ダウン」制御信号は、それぞれ、ＶＣＯが、より高いかまたはより低い周波数で動作する必要があるかどうかを決定する。ＰＦＤは、これらの「アップ」および「ダウン」制御信号をデュアルチャージポンプＣＰ１、ＣＰ２に出力する。チャージポンプＣＰ１、ＣＰ２が「アップ」制御信号を受信すると、電流が、それぞれのループフィルタに駆動される。反対に、「ダウン」制御信号がチャージポンプＣＰ１、ＣＰ２で受信されると、電流が、ループフィルタから引き出される。ループフィルタは、制御信号を、ＶＣＯにバイアスをかけるために用いられる合成制御電圧に変換する。部品Ｃｚ、Ｃｐ、Ｒｐの値は、タイプＩＩ  ＰＬＬに対応する所望のループフィルタ応答を得るように選択される。部品Ｒ４、Ｃ４は、あらゆる帯域スパーまたはノイズを除去するために用いられる。
【００１４】
各チャージポンプＣＰ１、ＣＰ２には、利得Ｋｐが含まれる。しかしながら、チャージポンプＣＰ２には、利得係数Ｂが含まれる。利得係数Ｂは、上述のように、フィルタリング用に従来的に用いられる、以前はオフチップの（そしてはるかに大きな）キャパシタのサイズ低減を可能にするように選択される。利得係数は、低すぎても高すぎてもならないが、適切な範囲から選択可能であり、１０の利得係数が好ましいことを理解されたい。
【００１５】
この合成制御電圧に基づいて、ＶＣＯは、より高いかまたはより低い周波数で発振する。これは、フィードバッククロックの位相および周波数に影響する。ＰＦＤが「アップ」制御信号を生成した場合には、ＶＣＯ周波数ｆｏｕｔは増加する。「ダウン」制御信号が、ＶＣＯ周波数ｆｏｕｔを低減させる。基準クロックｆｒｅｆおよびフィードバッククロックｆｘが同じ位相および周波数を有すると、ＶＣＯは安定する。ループフィルタは、チャージポンプＣＰ１、ＣＰ２のジッタを除去し、電圧オーバーシュートを防ぐ。基準クロックｆｒｅｆおよびフィードバッククロックｆｘが整合された場合には、ＰＬＬは、ロックされたと見なされる。
【００１６】
各経路内のこの回路は、対応する制御電圧ＶｚおよびＶｐを供給する。図２に示す先行技術と異なり、本発明は、ＶＣＯ内で二重経路を結合することによって、追加的なノイズペナルティを回避する。本発明は、ＶＣＯの（図５に示すような）デュアルバラクタアーキテクチャに固有の伝達関数に依存する。したがって、２つの経路は、ＶＣＯ外部の追加的な加算回路を通してではなく、ＶＣＯ内のバラクタを介して結合される。したがって、各経路は、各バラクタを表わす対応する伝達関数ＫｖｚおよびＫｖｐに供される。このように、周波数ｆｚおよびｆｐは、次の式に従って、出力周波数ｆｏｕｔを形成するように合成する。
【００１７】
ｆｏｕｔ＝Ｋｖｚ＊Ｖｚ＋Ｋｖｐ＊Ｖｐ
【００１８】
さらに、ＰＬＬ３００には、デジタル加算モジュールによって操作可能なデジタル分周器を含むことができるＮ素子（N element）による分割が含まれる。分周器は、ＶＣＯ周波数ｆｏｕｔを、入力基準周波数ｆｒｅｆより上に増加させるために挿入される。したがって、ＶＣＯが、たとえば２〜４ＧＨｚ範囲内の周波数ｆｏｕｔを出力可能な場合には、Ｎ素子（N element）による分割は、かかる周波数を、たとえば、おそらく１３ＭＨｚの典型的で適切な動作範囲に減らす。かかる例において、位相ロック周波数は、次の式によって決定される。
【００１９】
ｆｒｅｆ＝ｆｏｕｔ＝（Ｋｖｚ＊Ｖｚ＋Ｋｖｐ＊Ｖｐ）／Ｎであり、この場合に、Ｎは任意の整数または非整数とすることができる。
【００２０】
図４は、図１または図２のいずれかにおける典型的なＶＣＯの代表的な回路を示す。差動出力を供給するために、かかる公知のＶＣＯには、典型的な増幅段と、単一のバラクタ４０１を有する共振段と、が含まれるが、このバラクタ４０１は、インダクタンス４０２、およびキャパシタンス４０３として示すあるデジタル同調素子と並列に配置される。本発明のＰＬＬ３００に従って、図５は、図３のＶＣＯの代表的な回路を示す。ここで、差動出力を供給するために、ＶＣＯには再び典型的な増幅段が含まれるが、ここで、キャパシタンス５０３として示すデジタル同調素子と共にインダクタンス５０２と並列に配置されたバラクタ５０１ａおよび５０１ｂを有する共振段内のデュアルバラクタ配置が含まれる。図３に示す二重経路を結合するデュアルバラクタ５０１ａ、５０１ｂに依存することによって、フィルタリングに用いられるオンチップ部品のサイズおよび数における全体的な低減が可能になることを理解されたい。したがって、ＰＬＬ３００は、ますます重大なサイズ上の制約の下で設計された最新のＲＦ装置内で望ましく機能する。バラクタは、ダイオード、ＭＯＳデバイス、または当該技術分野で公知のバラクタとして一般に用いられる任意の他の部品であってもよい。
【００２１】
本発明の上記の実施形態は、単に例として意図されている。特定の実施形態に対する変更、修正および変形が、本明細書に添付された特許請求の範囲によってのみ定義される本発明の範囲から逸脱せずに、当業者によって達成可能である。
【図面の簡単な説明】
【００２２】
図面の簡単な説明
【図１】単一のチャージポンプおよび関連経路を有する公知のＰＬＬの簡略ブロック図である。
【図２】デュアルチャージポンプおよび関連経路を有する別の公知のＰＬＬの簡略ブロック図である。
【図３】本発明によるＰＬＬの簡略ブロック図である。
【図４】図１または２に示すようなタイプの公知のＶＣＯの回路図である。
【図５】本発明に従って図３に示すＶＣＯの回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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