(57)【要約】  トランジスタ（１００）は、第１の導電型であり第１の半導体領域と電気的に接続するソース領域を備える。また、トランジスタは、第１の導電型であり第１の半導体領域とは異なる第２の半導体領域と電気的に接続するドレイン領域を備える。第１の半導体領域と第２の半導体領域との間に境界面が存在する。トランジスタは、ドレイン領域（１０８）よりも境界面に近接した位置に配置される少なくとも一部分を含む電圧タップ領域を備える。また、混合技術回路が開示されている。
2009534855.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型であり、第１の半導体領域と電気的に接続するソース領域と、
前記第１の導電型であり、前記第１の半導体領域とは異なる第２の半導体領域と電気的に接続するドレイン領域と、
を備えるトランジスタであって、
前記第１の半導体領域と前記第２の半導体領域との間に境界面が存在するようになっており、更に、
少なくとも前記ドレイン領域よりも前記境界面に近接した位置に配置される少なくとも一部分を含む電圧タップ領域を備えることを特徴とするトランジスタ。
【請求項２】
前記電圧タップ領域の前記少なくとも一部分が前記第２の半導体領域と電気的に接触した状態で配置され、前記第２の半導体領域がｐ型半導体領域から成り、前記ドレイン領域が前記第２の半導体領域よりも高いドーパント濃度を有するｐ型半導体領域から成ることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記電圧タップ領域が金属から成ることを特徴とする請求項１又は請求項２に記載のトランジスタ。
【請求項４】
前記第１の半導体領域がｎ型領域又はｐ型領域のうちの１つであり、前記第２の半導体領域が前記第１の半導体領域とは逆の導電型であることを特徴とする請求項１に記載のトランジスタ。
【請求項５】
混合技術回路であって、
第１の導電型の少なくとも１つのトランジスタと第２の導電型の少なくとも１つのトランジスタとを備える第１のステージを備え、
前記第１の導電型の前記トランジスタ及び前記第２の導電型の前記トランジスタのうちの少なくとも１つが、第１の電圧及び第２の電圧から選択された入力電圧を受電するためのゲートを有し、
前記第１の電圧と前記第２の電圧との間に第１の電圧差が存在し、
前記第１のステージが、第３の電圧及び第４の電圧のバイアスを受電するように接続され、前記第３の電圧と前記第４の電圧との間に第２の電圧差が存在し、
前記第２の電圧差が、前記第１の電圧差よりも大きくなており、
更に、
前記第１のステージに応答し、前記入力電圧に対応して最終的な出力信号を生成する出力部を備える第２のステージを備え、
前記第１の導電型の前記トランジスタ及び前記第２の導電型の前記トランジスタが、同じ厚さのゲート酸化物を備えることを特徴とする回路。
【請求項６】
前記第１のステージが、前記第３の電圧を受電するように接続されたソースを有するｐチャンネルトランジスタと、前記第４の電圧を受電するように接続されたソースを有するｎチャンネルトランジスタとを備えることを特徴とする請求項５に記載の回路。
【請求項７】
前記第１のステージが、
前記第３の電圧を受電するように接続されたソースを有する第１のｐチャンネルトランジスタと、前記第４の電圧を受電するように接続されたソースを有する第２のｎチャンネルトランジスタと、
前記第３の電圧を受電するように接続されたソースを有する第２のｐチャンネルトランジスタと、前記第４の電圧を受電するように接続されたソースを有する第２のｎチャンネルトランジスタと、
を備え、
前記第１のｐチャンネルトランジスタと前記第２のｐチャンネルトランジスタとの各々が、
前記第１の導電型であり、第１の半導体領域と電気的に接続するソース領域と、
前記第１の導電型であり、前記半導体領域とは異なる第２の半導体領域と電気的に接続するドレイン領域と、
を備え、
前記第１の半導体領域と前記第２の半導体領域との間に境界面が存在し、
更に、
前記ドレイン領域よりも前記境界面に近接した箇所に位置する少なくとも一部分を含む電圧タップ領域を備えることを特徴とする請求項５に記載の回路。
【請求項８】
前記第１のｐチャンネルトランジスタが、前記第２のｐチャンネルトランジスタの前記電圧タップに接続されたゲートを備え、
前記第２のｐチャンネルトランジスタが、前記第１のｐチャンネルトランジスタの前記電圧タップ領域に接続されたゲートを備えることを特徴とする請求項７に記載の回路。
【請求項９】
前記第２のｐチャンネルトランジスタの前記電圧タップ領域が第３のｐチャンネルトランジスタのゲートに接続され、前記第２のステージが前記第３のｐチャンネルトランジスタを備え、前記第３のｐチャンネルトランジスタが前記第３の電圧を受電するように接続されたソースを有し、前記第４の電圧を受電するように接続されたソースを有する第３のｎチャンネルトランジスタを備え、
前記第３のｐチャンネルトランジスタのドレインが、前記第３のｎチャンネルトランジスタのドレインに接続されることを特徴とする、請求項８に記載の回路。
【請求項１０】
トランジスタを形成する方法であって、
第１の導電型であり、第１の半導体領域と電気的に接続するソース領域を形成する段階と、
前記第１の導電型であり、前記第１の半導体領域とは異なる第２の半導体領域と電気的に接続するためのドレイン領域を形成する段階と、
を含み、
前記第１の半導体領域と前記第２の半導体領域との間に境界面が存在するようになっており、
更に、
前記ドレイン領域よりも前記境界面に近接した箇所に位置する少なくとも一部分を含む電圧タップ領域を形成する段階を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路に関し、詳細には駆動回路及びその回路に使用されるドレイン拡張型トランジスタに関する。
【背景技術】
【０００２】
半導体デバイスは、電子回路の全ての態様で普及しており、この回路は、アナログデバイス（例えば増幅器）、及びデジタルデバイス（例えば論理回路）の両方を使用する所謂、混合信号技術を含む場合もある。通常、混合信号技術において、アナログデバイスによって使用される電圧源はデジタルデバイスのものよりも高電圧であるので、デジタルデバイスによって使用される電圧源はコア電圧と呼ばれる場合もある。結果として、ある種の電圧レベルシフトが、２つの異なる回路を接続して電源供給を行うために、又は一方の回路（例えばアナログ）を他方の回路（例えばデジタル）の入力レベルに基づいてトリガするために行われる。従来技術において、このレベルシフトは、一般に以下に説明するゲート駆動構成の二重ゲート酸化物プロセスを用いて実現するか、又は所謂カスケード構成の複数のドレイン拡張型トランジスタを用いて実現することができる。これらの技術は、それに関連して追加コストを必要とする。
【０００３】
前述の背景技術とは別のものとして、図１には、混合技術システムで実施され二重ゲート酸化物プロセスを利用した、従来技術の駆動回路１０の回路図を示す。二重ゲート酸化物プロセスでは、システムの特定のトランジスタは１つのゲート酸化物の厚さを有するが、同じシステムの他のトランジスタは異なるゲート酸化物の厚さを有するので、「二重」の厚さが存在するのでこのように命名される。回路１０を詳細に検討すると、回路は、ゲート駆動ステージ２０及びインバータステージ４０を含む。ゲート駆動ステージ２０は、ｐチャンネルトランジスタ２４にクロスカップルされたｐチャンネルトランジスタ２２を含み、トランジスタ２２及び２４のソースはＶddに接続され、ｐチャンネルトランジスタ２２及び２４の各々のゲートは、対向するｐチャンネルトランジスタのドレインに接続される。Ｖddの値は混合技術システムのアナログ部からのものであり、本明細書ではＶDDCと記載するデジタル部又はコアの電圧源に比較して相当高い場合があることに留意されたい。例えば、現在のデバイスにおいて、Ｖddは２０から８０ボルトの範囲とすることができ、ＶDDCは１から５ボルトの範囲とすることができる。更に回路接続性に関して、ｐチャンネルトランジスタ２２のドレインはノード２０N1に接続され、このノードはｎチャンネルトランジスタ２６のドレインに接続され、ｎチャンネルトランジスタ２６のソースは接地される。同様に、ｐチャンネルトランジスタ２４のドレインはノード２０N2に接続され、このノードはｎチャンネルトランジスタ２８に接続され、ｎチャンネルトランジスタ２８のソースは接地される。下側論理ブロック３０は、入力ノード３２へ信号を供給し、このノードは、ｎチャンネルトランジスタ２６のゲートに接続されると共にインバータ３４を経由してｎチャンネルトランジスタ２８のゲートに接続される。インバータステージ４０に関しては、ｐチャンネルトランジスタ４２を含み、ソースはＶddに接続され、ドレインは出力ノード４４に接続され、ゲートはノード２０N2（すなわち、ｐチャンネルトランジスタ２４及びｎチャンネルトランジスタ２８のドレイン）に接続される。また、インバータステージ４０はｎチャンネルトランジスタ４６を含み、ソースはアースに接続され、ドレインは出力ノード４４に接続され、ゲートは入力ノード３２に接続される。最後に、ｐチャンネルトランジスタ２２、２４、及び４２の全ては、５００から１，０００オングストローム厚さ程度の比較的厚いゲート酸化物で形成されることに留意されたい。しかしながら、ｎチャンネルトランジスタ２６、２８、及び４６は、４０から２００オングストローム程度の厚さの薄いゲート酸化物とすることができる。従って、二重ゲート酸化物プロセスは厚いゲート酸化物及び薄いゲート酸化物の両方に適するように実施されるが、この構成となる理由は以下に説明する。
【０００４】
当業者であれば駆動回路１０の一般的な作動を容易に理解できるが、以下に詳細に説明する好適な実施形態と対比するために特定の態様に焦点を当てる目的で以下に簡単に説明する。一般に、入力ノード３２でのデータ状態は、出力ノード４４での相補的データ状態を引き起こす。第１の作動例として、アース電圧がブロック３０によって入力ノード３２に印加されると、ｎチャンネルトランジスタ２６及び４６はディスエーブルになるが、インバータ３４は、ｎチャンネルトランジスタ２６、２８、及び４６がやはり下側駆動論理ブロック３０から供給されるコア電圧レベルで作動可能なのでＶDDCを電圧を出力する。従って、ＶDDCの電圧が、ｎチャンネルトランジスタ２８のゲートに印加され、結果的にトランジスタがイネーブルとされてノード２０N2がアースに接続される。ノード２０N2のアース電位はｐチャンネルトランジスタ４２のゲートに接続されるので、このトランジスタはイネーブルとなり出力ノード４４がＶddとなる。同時に、ノード２０N1でのアース電位はｐチャンネルトランジスタ２２のゲートに接続されるので、このトランジスタはイネーブルとなりノード２０N1がＶddとなる。ノード２０N1でのＶddは、ｐチャンネルトランジスタ２４のゲートに接続されるので、このトランジスタはディスエーブ状態に維持される。従って、前述のように、回路１０全体の機能は、入力ノード３２のアース電圧により出力ノード４４でＶddの電圧を発生させるものである。なら、当業者であれば、相補的な作動が、すなわち入力ノード３２でのＶDDCの電圧が出力ノード４４のアース電圧を発生させる点を容易に理解できるはずである。
【０００５】
前述のことから、回路１０の欠点が、厚いゲート酸化物のｐチャンネルトランジスタの使用を必要とする点にあることが分かるであろう。詳細には、ｐチャンネルトランジスタ２２がイネーブルとされる前述の第１の作動例に留意されたい。結果として、トランジスタのソースはＶddとなりドレインに伝導するが、同時にゲートはアース電位となる。従って、本例においてＶddは（デジタルコア論理供給電圧に比べて）比較的高いので、トランジスタのチャンネルの同じ電圧とゲートでのアース電圧との間に大きな電圧差が存在する。本技術分野において知られているように、この大きな電圧差は、デバイスの破壊、特にソース又はドレイン拡散領域がゲート側壁に隣接する区域での破壊を引き起こす場合がある。この破壊を防止するために、トランジスタには前述の厚いゲート酸化物が使用され、同じ理由でｐチャンネルトランジスタ２４及び４２にも使用される。一方、ｎチャンネルトランジスタ２６、２８、及び４６は厚いゲート酸化物を必要としないので、薄いゲート酸化物を使用して構成される。従って、ｎチャンネルトランジスタでは１つの厚さで十分であるが、ｐチャンネルトランジスタではこの構造体における別の厚さが必要なので、二重ゲート酸化物プロセスが必要とされる。このプロセスは追加の費用及び複雑性をもたらし、本技術分野で知られているように、デバイス作製における追加の費用及び複雑性は、回避できのであれば好ましくない。
【０００６】
別の背景技術として、混合信号技術に使用される別の技術は、所謂ドレイン拡張型ＭＯＳ（「ＤＥＭＯＳ」）のカスケーディングであり、このトランジスタの１つが図２ａ及び図２ｂに示されている。詳細には、図２ａは従来技術のＤＥＭＯＳトランジスタ５０の断面図、図２ｂは平面図を示す。トランジスタ５０は、一般に低濃度ドープの半導体基板５２の表面に形成されたｐチャンネルＤＥＭＯＳデバイスである。相補形ＭＯＳ（ＣＭＯＳ）技術によって構成された集積回路に関する本技術分野における典型例としての例示的な構造は、従来のツィンウェルプロセスによって形成されるが、このプロセスにおいてｎ型ウェル領域５４及びｐ型ウェル領域５６は基板５２の表面に形成される。図示の位置及び集積回路の他の位置で、ウェル５４及びウェル５６は、それぞれｐチャンネルＭＯＳ及びｎチャンネルＭＯＳのためのボディ領域としての機能を果たすので一般に低濃度ドープされる。フィールド酸化物構造５８ａ及び５８ｂが形成され導電領域を絶縁する。図示されていないが、ドープ領域はフィールド酸化物構造５８ａ及び５８ｂの下に配置することができ、フィールド酸化物構造５８ａ及び５８ｂがもたらす絶縁を強化するいわゆる「チャンネルストップ」として機能する。
【０００７】
ＤＥＭＯＳトランジスタ５０の活性部を検討すると、これはウェル５４及び５６の表面での自己整合イオン注入によって形成される。本例において、ゲート電極６０は、ポリシリコン、金属、シリサイド被覆ポリシリコン、又はトランジスタゲートとして使用するのに適する別の公知の導電性材料のパターン層であり、ゲート酸化物層６１の上に配置される。側壁絶縁領域はゲート電極６０の端部に沿って配置できる。ソース領域６２は、ｎウェル５４の表面で、ゲート電極６０とフィールド酸化物構造５８ａに対して自己整合式イオン注入によって形成された高濃度ドープｐ型領域である。更に、ドレイン領域６４は、フィールド酸化物構造５８ｂに対して自己整合され、好ましくはソース領域６２の形成に使用されたものと同じイオン注入を使用する、ｐウェル５６の表面内へのイオン注入によって形成された高濃度ドープｐ型領域である。バックゲートコンタクト領域６６は、ｎウェル５４の選択された位置で形成された高濃度ドープｎ型領域である。
【０００８】
トランジスタ５０の残余の構造を完成させるために、上側の絶縁体層６８は、ゲート電極６０、フィールド酸化物構造５８ａ及び５８ｂ、並びにソース、ドレイン、及びバックゲートコンタクト領域６２、６４、及び６６を含む前述の下側構造体の全てを覆って配置される。コンタクト開口部は、選択された位置で絶縁体層６８を通ってエッチングされ、次に、メタルが開口部内に金属が配置されてエッチングされ、図２ａ及び図２ｂに示されるＢＧC（「バックゲート」）、ＳC（「ソース」）、及びＤC（「ドレイン」）の各導体が形成される。さらに、図２ｂにはゲート導体ＧC（「ゲート」）が示されており（しかし、図２ｂの図２ａを示すための切断面の位置により図２ａには示されていない）、この導体は下方に延びてゲート電極６０に接触して電位を供給する。
【０００９】
前述のように、図２ａ及び図２ｂのトランジスタ５０はドレイン拡張型デバイスである。このドレイン拡張は、図示のようにドレイン領域６４を形成するために配置され、その上にゲート電極６０が重なり合うフィールド酸化物構造５８ｂによって部分的に実施される。また、ドレイン拡張態様と関連して図２ａに示されるように、ｐウェル５６は、ドレイン領域６４からトランジスタチャンネルに向かって内向きに延びると共にフィールド酸化物構造５８ｂを越えて延び、境界面ＩＦがｐウェル５６とｎウェル５４との間に存在する。以下で比較するために、図２ａ及び図２ｂの破線ＤＬ1は、境界面ＩＦがゲート酸化物６１の下で終端する位置である。この拡張に関連する作動及び効果は以下に検討される。
【００１０】
トランジスタ５０は、負のゲート−ソース電圧の印加によってターンオンされる場合に、ソース導体ＳC（及びソース領域６２）に対するゲート導体ＧC（及びゲート電極６０）によって、ＰＭＯＳデバイスの多数キャリア正孔は引きつけられて結果的にゲート酸化物６１の下のｎウェル５４のｎ型材料内に反転チャンネルが形成され、更にここでは正孔は、ソース領域６２から、反転チャンネルに沿ったドレイン領域６４の低い電圧に向かって伝導する。境界面ＩＦに到達すると、すなわちｐウェル５６に遭遇すると、反転チャンネルはもはや存在しないが、正孔はドレイン領域６４に向かってドリフトし続ける。従って、ドレイン領域６４と、ｎウェル５４に形成されたチャンネル領域との間のｐウェル５６の一部分は、ＤＥＭＯＳデバイスの「ドリフト領域」と呼ばれ、ドリフト領域ＤＦＴとして図２ａに示される。
【００１１】
ここで、ソース導体ＳC（及びソース領域６２）及びゲート導体ＧC（及びゲート電極６０）が５０ボルト程度の比較的高いＶdd電圧に接続されるがドレイン導体ＤC（及びドレイン領域６４）がアースに接続される場合を検討する。この場合、ゲート−ソース電圧はゼロであり、ゲート電圧はｐ型多数キャリア正孔をゲート酸化物６１の下方のチャンネルからはね返すので、デバイスのソース及びドレイン領域間の導通が阻止される。しかしながら、一方でゲート導体ＧCとドレイン導体ＤCのアースとの間の電圧差は、本例でのＶddが比較的高いと仮定すると無視できないことに留意されたい。結果として、ｐウェル５６がもたらすような拡張型ドレイン領域を有していない従来技術のデバイスにおいて、特にドレイン領域６４が従来技術と同様にゲート電極６０の端部に対して近接して自己整合する場合、この電圧差は、ゲート酸化物６１を破壊する場合もある。しかしながら、対照的に、実質的にトランジスタ５０が導通していない場合、ｐウェル５６は、そのウェルの抵抗体を横切る電圧勾配ＧＲを引き起こすので、ゲート電極６０とドレイン領域６４に向かう方向のチャンネルとの間の有効電圧差が低減する。結果として、ゲート酸化物６１の破壊の可能性が低くなる。
【００１２】
前述のように、当業者であれば、ＤＥＭＯＳトランジスタの構造及び使用方法を理解すること、及び、混合信号用途において複数のデバイスを使用してカスコード化して、このカスコード化デバイスを使用してアナログ電圧源からの大きな電圧変化に抗するようにすることを思い出すことができる。この方法は様々な用途において許容できるが、これにより増し、全体の回路サイズが大きくなり、更にコストが高くなるといった幾らかの欠点もある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述のように、従来技術の欠点を解決するニーズが存在しており、これは以下に説明する本発明の好適な実施形態によって解決される。
【課題を解決するための手段】
【００１４】
１つの好適な実施形態はトランジスタである。トランジスタは、第１の導電型である第１の半導体領域と電気的に接続するソース領域を備え、また、トランジスタは、第１の導電型である第１の半導体領域とは異なる第２の半導体領域と電気的に接続するドレイン領域を備える。第１の半導体領域と第２の半導体領域との間には境界面が存在する。また、トランジスタは、ドレイン領域よりも境界面に近接した位置に配置される少なくとも一部分を含む電圧タップ領域を備える。
【００１５】
別の好適な実施形態は混合技術回路である。回路は、第１の導電型の少なくとも１つのトランジスタと第２の導電型の少なくとも１つのトランジスタとを含む第１のステージを備える。第１の導電型のトランジスタ及び第２の導電型のトランジスタの少なくとも１つは、第１の電圧と第２の電圧とから選択された入力電圧を受電するためのゲートを有する。また、第１の電圧と第２の電圧との間には、第１の電圧差が存在する。第１のステージは、第３及び第４の電圧のバイアス電圧を受電するように接続され、第３の電圧と第４の電圧との間には第２の電圧差が存在する。第２の電圧差は第１の電圧差よりも大きい。また、この回路は、第１のステージに応答して、入力信号に対応した最終的な出力信号を生成するための出力部を含む第２のステージを備える。第１の導電型のトランジスタと第２の導電型のトランジスタの両者は、同じ厚さのゲート酸化物を備える。
他の態様もまた開示され請求項に記載されている。
【発明を実施するための最良の形態】
【００１６】
図１、図２ａ、及び図２ｂは、本明細書の背景技術として説明するものであり、読者はその原理に精通していると想定されている。
【００１７】
図３ａは、好適な実施形態によるドレイン拡張型ＭＯＳ（「ＤＥＭＯＳ」）トランジスタ１００の平面図、図３ｂ及び図３ｃは断面図である。序論として、好適な実施形態の図３ｃを従来技術の図２ａと比較することができる。これらデバイスは断面図では類似しているが、トランジスタの他の位置では（すなわち他の断面では）、以下に説明するように好適な実施形態には付加的な構造体が含まれることを理解できる。詳細には、図３ａ及び図３ｂには、好適な発明範囲の別の態様において図４と関連して以下に説明する接続レベルを向上させるための付加的な構造体が示されている。
【００１８】
最初に、図３ｃの断面図で示される好適な実施形態のトランジスタ１００を参照すると、これは前述の図２ａの構造と関連している。この点に関しては、トランジスタ１００は、デバイスが類似する限りにおいて、従来技術のＤＥＭＯＳトランジスタを作製するのに使用されるのと同じステップを使用して作製することができる。トランジスタ１００は、好ましくは低濃度ドープ半導体基板１０２と接続して形成されたｐチャンネルＤＥＭＯＳデバイスとして例示される。相補形ＭＯＳ（ＣＭＯＳ）技術によって構成された集積回路のための一般的な技術としてのこの例示的な構造は、従来型のツィンウェルプロセスによって形成され、ｎ型ウェル（又は「ｎウェル」）領域１０４及びｐ型ウェル（又は「ｐウェル」）領域１０６は基板１０２の表面に形成される。集積回路の図示の位置及び他の位置の両方において、ウェル１０４及び１０６は、それぞれｐチャンネルＭＯＳ及びｎチャンネルＭＯＳトランジスタのためのボディ領域として機能するので、一般に比較的高濃度にドープされる。例えば、本明細書の低濃度ドープ領域に関するドープ濃度は、１（１０）15／ｃｍ3から５（１０）17／ｃｍ3の範囲とすることができる。フィールド酸化物構造１０８ａ及び１０８ｂは、シリコンの局部的酸化（ＬＯＣＯＳ）によって、又は堆積及びエッチングによってウェル１０４及び１０６の表面のそれらの位置で形成され、これは導電性領域を相互に絶縁するようになっている。図示されていないが、ドープ領域は、フィールド酸化物構造１０８ａ及び１０８ｂの下方に、公知の「チャンネルストップ」イオン注入によって配置することができ、フィールド領域１０８ａ及び１０８ｂがもたらす絶縁性が向上する。
【００１９】
ここでＤＥＭＯＳトランジスタ１００の活性部を検討すると、これらはウェル１０４及び１０６の表面での自己整合イオン注入によって形成されることが好ましい。本実施例において、ゲート電極１１０は、ポリシリコン、金属、シリサイド被覆ポリシリコン、又はトランジスタゲートとして使用するのに適した他の公知の導電性材料のパターン層であり、ゲート酸化物層１１２の上に配置される。側壁絶縁フィラメント１１４は、ゲート電極１１０の端部に沿って配置することができる。ソース領域１１６は、ｎウェル１０４の表面で、ゲート電極１１０とフィールド酸化物構造１０８ａに対して自己整合式のイオン注入によって形成される高濃度ドープｐ型領域である。ドレイン領域１１８は、フィールド酸化物構造１０８ｂに対して自己整合され、好ましくはソース領域１１６の形成に使用されたものと同じイオン注入を使用する、ｐウェル１０６の表面内へのイオン注入によって形成される高濃度ドープｐ型領域である。高濃度ドープ領域として、例示的に、本明細書の高濃度ドープ領域に関するドープ濃度は、５（１０）18／ｃｍ3から１（１０）20／ｃｍ3の範囲とすることができる。同様に、バックゲートコンタクト領域１２０は、ｎウェル１０４の選択された位置で、ウェル表面の選択された位置へのイオン注入によって形成された高濃度ドープｎ型領域であり、フィールド酸化物構造１０８に対して自己整合される。
【００２０】
図３ｃに示す構造を完成させるため、上側の絶縁体層１２２は、ゲート電極１１０、フィールド酸化物構造１０８ａ及び１０８ｂ、並びにソース、ドレイン、及びバックゲートコンタクト領域１１６、１１８、及び１２０を含む前述の下側の構造の全てを覆って配置される。導体ＳC（「ソース」）、ＤC（「ドレイン」）、及びＢＧC（「バックゲート」）は、ソース、ドレイン、及びバックゲートコンタクト領域１１６、１１８、及び１２０と接触して電気的に接続するように形成される。これらの導体を形成するため、コンタクト開口部は、選択された位置で絶縁体層１２２を通ってエッチングされ、次に、金属が開口部内に配置されてエッチングされ、最終的な導体が形成される。
【００２１】
図３ｃ及び図２ａの考え方の類似性、及び後者の前述の検討に鑑みて、同様に、トランジスタ１００におけるドリフト領域ＤＦＴは、ｎウェル１０４とｐウェル１０６との間の境界面ＩＦからドレイン領域１１８に向かって生成される。さらに、トランジスタ１００が、例えばソース領域１１６及びゲート導体１００のＶddの電圧によってターンオフされる場合、破線矢印で示す電圧勾配がｐウェル１０６内に生じるので、境界面ＩＦの近くでソース領域１１６からの高い電圧が確認されるが、この電圧はドレイン領域１１８に向かって低下する。しかしながら、本発明の範囲に関連して、勾配ＧＲに関して付加的な構造体及び機能を構成でき、このことは図３ａ及び図３ｂとの関連で以下に更に説明する。
【００２２】
図３ｂは、図３ａを横切る図３ｃとは異なるラインで切り取ったトランジスタ１００の断面図を示す。最初に図３ｂにおいて、前述のようにｎウェル１０４及びｐウェル１０６が基板１０２に対して示されていることを理解されたい。しかしながら、ウェルタップ導体ＷＴCは、好ましくはソース、ドレイン、及びバックゲート導体ＳC、ＤC、及びＢＧCと同時に同じプロセスではあるが、これらとは異なる位置に形成される。従って、コンタクト開口部は、選択された位置で絶縁体層１２２を通ってエッチングされ、次に、金属が従来の方式で開口部内に配置されてエッチングされ、絶縁体層１２２を通って延びてｐウェル１０６に直接接触するようになった、最終的な導体が形成される。従って、ウェルタップ導体ＷＴCの名前の由来は、それ自体が接触する下側ｐウェル１０６への電気的な接続を可能にする点にある。
【００２３】
図３ｂの付加的な構造体に鑑み、ウェルタップ導体の好ましい位置に注目する。詳細には、以下の詳細な理由のためウェルタップ導体ＷＴCは、好ましくはドレイン領域１１８と同様に（次の図３ｃを参照）ｐウェル１０６の上を覆い、境界面ＩＦとドレイン領域１１８との間に存在するが、この点は図３ｂ及び図３ｃを位置合わせして見ることにより理解できることに留意されたい。この関連で、最初に図３ｃを見ると、境界線ＩＦ及び端部ＥIDが示されており、後者はトランジスタのゲート導体１１０に最も近接するドレイン領域１１８の端部である。この図において、次に、ソース領域１１６とドレイン領域１１８との間、詳細には境界面ＩＦと端部ＥIDとの間に区域が存在することに留意されたい（これは図３ａのｙ‐軸方向に示される）。次に、図３ｂを見ると、境界面ＩＦが同様に示されており、説明のために端部ＥIDが破線で示されているが、その理由は対応するドレイン領域１１８が図３ｂの断面位置では見えないが、当業者であれば図３ｂと図３ｃとを位置合わせすることは容易であり、図３ｂの端部ＥIDが図３ｃと同じ横方向位置に対応することを理解できるからである。これらの配列を考慮すると、図３ｂにおいて、ウェルタップ導体ＷＴCは境界面ＩＦと端部ＥIDとの間に位置することが好ましいので、本質的に、ウェルタップ導体ＷＴCは、ドレイン領域１１８に比べて境界面ＩＦに近接して配置されることに留意されたい。また、ウェルタップ導体ＷＴCの前述の位置は、図３ａの平面図でも分かる。破線ＤＬ2は、図３ａから図３ｃの全てにおいて境界面ＩＦがゲート絶縁体１１２の下方で終端する位置を示すことに留意されたい。つまり、図３ａにおいて、トランジスタ１００のソース領域１１６とドレイン領域１１８との間の範囲でもある、破線ＤＬ2と端部ＥIDとの間の横方向の範囲にウェルタップ導体ＷＴCが配置され、ウェルタップ導体ＷＴCは、その範囲、及び端部ＥIDと境界面ＩＦの終端ラインＤＬ2との間に配置される。図３ａから図３ｃのウェルタップ導体ＷＴCの位置に関する説明に鑑みて、この点での正確な横方向位置は、当業者であれば、以下の残りの検討に基づいて選択できる。
【００２４】
次にトランジスタ１００の作動を検討する。ウェルタップ導体ＷＴＣによる態様に注目する。この目的のために、以下の論議では最初にトランジスタ１００がイネーブルの場合を検討し、次にディスエーブルの場合を検討する。
【００２５】
トランジスタ１００は、負のゲート−ソース電圧の印加によってターンオンされるが、例えば、（ｉ）Ｖddが、ソース導体ＳC及びその対応するソース領域１１６に印加され、（ｉｉ）Ｖddより低い電圧が（例えばアース）、ゲート導体ＧC（図３ａを参照）及び対応するゲート電極１１０に印加される。この場合、ＰＭＯＳデバイスの多数キャリア正孔が引き付けられて結果的にゲート酸化物６１の下のｎウェル１０４のｎ型材料に反転チャンネルが形成され、正孔は、反転チャンネルに沿ったドレイン領域６４で、ソース領域１１６から低い電圧に向かって伝導する。境界面ＩＦ及びｐウェル１０６に到達すると、反転チャンネルはもはや存在しないが、正孔はドリフト領域ＤＦＴ内でのドレイン領域１１８に向かうドリフトし続ける。前述のように、Ｖddの電位はソース導体ＳCからｎウェル１０４、ｐウェル１０６を経由してドレイン導体ＤCに伝わる。従って、Ｖddの電圧はこの時点ではｐウェル１０６に現れ、結果的にこの時点でウェルタップ導体ＷＴCにも現れることに留意されたい。
【００２６】
トランジスタ１００は、ゼロ又は正のゲート−ソース電圧によってターンオフされるが、例えば、（ｉ）Ｖddが、ゲート導体ＧC（図３ａを参照）及び対応するゲート電極１１０に印加され、（ｉｉ）Ｖddが、ソース導体ＳC及び対応するソース領域１１６に印加されて、結果的にゼロのゲート対ソース電圧が生じる。この場合、低いゲート電圧はｐ型多数キャリア正孔をゲート酸化物１１２の下方のチャンネルから追い払い、この区域には空乏領域（つまり多数キャリアが激減）が形成されるので、デバイスのソースとドレインとの間の伝導が防止され。同時に、Ｖdd電位は、ソース領域１１６とｎウェル１０４との間のｐｎ境界面ＩＦにわたる何れかの電圧低下を差し引いて境界面に到達する。しかしながら、ｐウェル１０６の低濃度ドープｐ型材料はその電圧に対する抵抗となるので、前述のような勾配ＧＲが生成され、結果的に電圧は境界面ＩＦからドレイン領域１１８に向かって低下する。これらの観察から、及びウェルタップ導体ＷＴCがドレイン領域１１８よりも中間層ＩＦに近接しているので、ウェルタップ導体ＷＴCの位置での電圧は、ソース領域１１６での電圧とドレイン領域１１８の電圧との間にあり、本実施例において、ウェルタップ導体ＷＴCの電圧は、ｎウェル１０４内の電圧よりも低くドリフト領域１１８の電圧よりも高いことに留意されたい。この低下量は、ドレイン領域１１８（つまり端部ＥID）のより遠い距離に対する、破線ＤＬ2（及び境界面ＩＦ）までのウェルタップ導体ＷＴCの近接性に基づいて決定されることになる。
【００２７】
例示的に、トランジスタ１００がターンオフした際の電圧タップ導体ＷＴCでの電圧を更に説明するために、ウェルタップ導体ＷＴCは、破線ＤＬ2に対して、勾配ＧＲによって境界面ＩＦからこの導体の位置までで５ボルトの電圧低下が起こるように配置されると想定し、更に本実施例のソース領域１１６のＶddは５０ボルトであり、ドレイン領域１１８は接地されていると想定する。従って、トランジスタ１００がディスエーブルになると、ソース領域１１８からのＶdd（又は、Ｖddからソース領域１１６とｎウェル１０４との間のｐｎ低下を差し引いたもの）は境界面ＩＦに到達するが、本実施例において、電圧は境界面ＩＦからウェルタップ導体ＷＴCの位置までで５ボルト低下するので、約４５ボルト（すなわち、Ｖdd−電圧低下＝５０−５＝４５）がウェルタップ導体ＷＴCに供給される。従って、好適な実施形態によれば、ウェルタップ導体ＷＴCは、この理由により、つまりＶddから低下しているがドレイン電圧（本実施例ではアース）よりも高いウェルタップ電圧をトランジスタ１００がディスエーブルになっている際に供給するように、戦略的に配置でき、この電圧は、ウェルタップ導体ＷＴCを通って以下の図４ｂの実施例に示されるように別のデバイスに接続することができる。
【００２８】
以下の検討の目的で、及び従来技術を明確にするために、図４ａは、新規なデバイスが製造された場合の図３ａから図３ｂのＤＥＭＯＳトランジスタ１００の回路図を示し、図４ａの回路図は、図４ｂに関する以下の説明及び検討を容易にするものである。図４ａにおいて、トランジスタ１００は、ソース、ドレイン、及びゲートに関する本技術分野において公知の同様の従来技術を含んでいるので、図３ａからの対応するソース導体ＳC、ドレイン導体ＤC、及びゲート導体ＧCは図４ａにおいても示されている。しかしながら、更に、ウェルタップ導体ＷＴCがもたらす別の接続性を示すために、図４ａは、ウェルタップ導体ＷＴCの接続の実際の位置がドレイン領域１１８の接触する同じｐウェル１０６に接続するように、トランジスタチャンネル内の区域への接続を示唆するために示されている電気接続を示す。従って、前述のように、トランジスタ１００がイネーブルになると、ソース電圧はウェルタップ導体ＷＴCに供給され、一方でトランジスタ１００がディスエーブルになると、ソース電圧とドレイン電圧との間の中間電圧はウェルタップ導体ＷＴCに供給されるが、中間電圧は、ソースからドレインへの伝導性がないこと及び境界面ＩＦに対するウェルタップ導体ＷＴCの位置によって生じる。
【００２９】
図４ｂは、好適な実施形態による駆動回路２００の回路図を示し、この回路は混合技術を実現するが、以下に説明するように、さもなければ異なるゲート酸化物厚さの異なるトランジスタを必要とする二重ゲート酸化物プロセスの使用を避けることができる。回路２００を詳細に見ると、ゲート駆動ステージ２１０及びインバータステージ２３０が含まれている。これらのステージの各々は以下に説明する。
【００３０】
ゲート駆動ステージ２１０は、ｐチャンネルトランジスタ２１２及びｐチャンネルトランジスタ２１４を含み、これらのトランジスタの各々は、前述の好適な実施形態によるウェルタップを有するＤＥＭＯＳとして構成されることが好ましいので、前述のトランジスタ１００の形態で構成することができる。ｐチャンネルトランジスタ２１２及び２１４のソースは、第１の電圧電位Ｖddに接続され、本明細書の本発明の背景技術の欄に説明するように、Ｖddの値は混合技術システムのアナログ部分からのものなのでデジタルコアの電圧源に比べて非常に高い場合があり、本明細書でＶDDCと呼ぶ。ｐチャンネルトランジスタ２１２のドレインはノード２１５Ｎ1に接続され、ｐチャンネルトランジスタ２１４のドレインはノード２１５Ｎ2に接続される。ｐチャンネルトランジスタ２１４のゲートは、ｐチャンネルトランジスタ２１２のウェルタップ導体ＷＴCに接続され、ｐチャンネル２１２のゲートは、ｐチャンネルトランジスタ２１４のウェルタップ導体ＷＴCに接続される。ノード２１５Ｎ1は、ｎチャンネルトランジスタ２１６のドレインにも接続され、ｎチャンネルトランジスタ２１６のソースは、Ｖddよりも低く本実施例においてはアースである第２の電位に接続される。従って、ｐチャンネルトランジスタ２１２の導電経路に注目すると、ｎチャンネルトランジスタ２１６の導電経路に接続されているので、両者はＶddのバイアス電圧とアースとの間にバイアスされる。同様に、ノード２１５Ｎ2は、ｎチャンネルトランジスタ２１８のドレインに接続され、ｎチャンネルトランジスタ２１６のソースは、第２の電位（例えばアース）に接続される。従って、同様に、ｐチャンネルトランジスタ２１４の導電経路に注目すると、ｎチャンネルトランジスタ２１６の導電経路に接続されているので、両者はＶddのバイアス電圧とアースとの間にバイアスされる。ｎチャンネルトランジスタ２１６及び２１８は、従来の方法で、又は当業者が確認した他の方法等の任意の方法で構成することができる。図示の好適な実施形態において、ｎチャンネルトランジスタ２１６及び２１８のゲート酸化物は、ｐチャンネルトランジスタ２１２及び２１４と同時に同じ厚さで形成することができるので、好適な実施形態において、異なるトランジスタの異なるゲート酸化物をもたらすのに要求される別のステップを必要とせず複雑にならないことに留意されたい。下側駆動論理ブロック２２０は、ｎチャンネルトランジスタ２１６のゲート及びインバータ２２４の入力部に接続される入力ノード２２２に信号を供給し、以下に説明するように、論理ブロック２２０が供給する信号は、ＶDDC又はアースのいずれかである。従って、ブロック２２０は回路全体に入力電圧を供給し、２つの可能な状態の電圧はＶDDCとアースとの間の電圧差を有し、この電圧差は、ｐチャンネルトランジスタ２１２及びｎチャンネルトランジスタ２１６、又はｐチャンネルトランジスタ２１４及びｎチャンネルトランジスタ２１８の導電経路に印加される、Ｖddとアースとの間のバイアス電圧よりも小さいことに留意されたい。最後に、インバータ２２４は、以下に明確に示す理由により、同様にアース及びＶDDCのレール電圧を有し、更に、インバータ２２４の出力部はｎチャンネルトランジスタ２１８のゲートに接続される。
【００３１】
インバータステージ２３０に注目すると、このインバータステージは、ｐチャンネルトランジスタ２３２及びｎチャンネルトランジスタ２３４を含み、これらは従来の方法で、又は当業者が確認した他の方法等の任意の方法で構成することができ、この場合も同様に、これらのデバイスのゲート酸化物の厚さは、ゲート駆動ステージ２１０のｐチャンネルトランジスタ及びｎチャンネルトランジスタの厚さに一致することができる。従って、好適な実施形態において、全てのｐチャンネルトランジスタ及び全てのｎチャンネルトランジスタは、同じゲート酸化物厚さを有しており、全てのトランジスタ（全てのｐチャンネル及び全てのｎチャンネルを含む）を形成するために、このプロセスは、唯一のゲート酸化物厚さを有する。ｐチャンネルトランジスタ２３２は、Ｖddに接続されたソース、出力ノード２３６に接続されたドレイン、及びｐチャンネルトランジスタ２１２のゲート及びｐチャンネルトランジスタ２１４のウェルタップ導体ＷＴCに接続されているノードに接続されたゲートを有する。ｎチャンネルトランジスタ２３４は、アースに接続されたソース、出力ノード２３６に接続されたドレイン、及び入力ノード２２２に接続されたゲートを有する。従って、ｐチャンネルトランジスタ２３２の導電経路に注目すると、ｎチャンネルトランジスタ２３４の導電経路に接続されているので、両者はＶddのバイアス電圧とアースとの間にバイアスされる。
【００３２】
以下に駆動回路２００の全体的な作動を示す。一般に、入力ノード２２２のデータ状態は、出力ノード２３６での相補的データ状態をもたらす。この作動をより理解するために、第１の実施例が示されており、下側駆動論理ブロック２２０は、低電位（例えばアース）を出力し、出力部２３６は、Ｖddの対応する出力を供給する。次に第２の実施例が示されており、下側駆動論理ブロック２２０は、高電位（例えばＶDDC）を出力し、出力部２３６は、対応するアース出力を供給する。以下、これらの実施例の各々を検討する。
【００３３】
駆動回路２００の作動の第１の実施例では、アース電圧が下側駆動論理ブロック２２０から入力ノード２２２に出力されると、ｎチャンネルトランジスタ２１６はディスエーブルとされる。一方で、インバータ２２４は、ｎチャンネルトランジスタ２１６、２１８、及び２３６が同様に下側駆動論理ブロック２２０から供給されるコア電圧レベルで作動可能なので、ＶDDCの電圧を出力する。従って、インバータ２２４から出力されたＶDDC電圧は、ｎチャンネルトランジスタ２１８のゲートに印加されるので、トランジスタはイネーブルとなり、ノード２１５N2がアースに接続され、これによりｐチャンネルトランジスタ２１４のドレインが接地して、ｐチャンネルトランジスタ２１４がトランジスタ１００の形態を取ることを思い起こさせる。従って、図３ｂ及び図３ｃに少し戻ると、好適な実施形態のトランジスタのドレインのアースは、トランジスタがチャンネルを通って導電することを防止し、結果的にトランジスタがディスエーブルとなることに留意されたい。更に、ディスエーブルになったトランジスタ１００の前述の検討内容を思い出すと、電圧勾配ＧＲはｐウェル１０６の境界層ＩＦからドレインに向かって延び、勾配ＧＲはウェルタップ導体ＷＴCの位置で引き出される。前述の実施例によれば、ウェルタップ導体は、境界層ＩＦから５ボルトだけ電圧が低下する位置にあるように境界層ＩＦに対して配置され、Ｖdd＝５０ボルトであり、トランジスタがディスエーブルとされた場合に最終的なウェルタップ領域電圧は約４５ボルトであることが思い起こされる。図４ｂに戻ると、トランジスタがディスエーブルとなった場合のｐチャンネルトランジスタ２１４に本実施例を適用すると、４５ボルトは、トランジスタのウェルタップ導体ＷＴCからｐチャンネルトランジスタ２１２のゲートに接続される。ｐチャンネルトランジスタ２１２のソースがＶddに接続されていることを思い出すと、ｐチャンネルトランジスタ２１２は、約−５ボルトのゲート−ソース電圧（つまり、ゲート電圧−ソース電圧＝４５−５０＝−５ボルト）を受電する。結果として、ｐチャンネルトランジスタ２１２は、ディスエーブルとなったｐチャンネルトランジスタ２１４に対し相補的にイネーブルとなる。
【００３４】
駆動回路２００に関して本実施例を続けると、作動に関連して好適な実施形態の特定の利点を説明する。詳細には、ｐチャンネルトランジスタ２１２は、約４５ボルトのゲート電圧を受け取ってイネーブルとなるが、この電圧は、従来技術のイネーブル電圧に比べた場合の５０ボルトのＶddに比較的近いことに留意されたい。詳細には、対照的に図１に示す従来技術に注目すると、ｐチャンネルトランジスタ２２は、０ボルトのゲート電圧によってイネーブルとされる。換言すれば、従来技術のｐチャンネルトランジスタ２２は、イネーブルとするために０ボルトを受け取り、ディスエーブルとするためにＶdd（例えば５０ボルト）を受電するゲートを有する。従って、従来技術のｐチャンネルトランジスタは、イネーブルとディスエーブルとの間で５０ボルトの大きな電圧変動を受けるので、ゲート酸化物の酸化物に沿った破壊を防止するために比較的厚いゲート酸化物が必要となる。対照的に、図４ｂの実施例で示す好適な実施形態は、イネーブルとするために約４５ボルトを受け取り、以下に示すようにディスエーブルとするために約５０ボルトを受電するｐチャンネルトランジスタ２１２を有する。従って、好適な実施形態のｐチャンネルトランジスタは、イネーブルとディスエーブルとの間で５ボルトだけの比較的低い電圧変動を受ける。結果として、トランジスタは、従来技術の対応部分よりも薄いゲート酸化物でもって実現することができるので、複雑性、コスト、及び製造方法の関連ファクタが改善される。
【００３５】
次に、駆動回路２００において下側駆動論理ブロック２２０が入力ノード２２２にロー信号を出力する第１の実施例を続けると、Ｖddから低減されると共にｐチャンネルトランジスタ２１４のウェルタップ導体ＷＴCでのウェルタップ電圧（例えば４５ボルト）は、インバータステージ２３０のｐチャンネルトランジスタ２３２のゲートにも接続されていることに留意されたい。従って、ｐチャンネルトランジスタ２１２と同様に、ｐチャンネルトランジスタ２３２は、負のゲート−ソース電圧を有して同様にイネーブルとされる。２つのｐチャンネルトランジスタ２１２及び２３２の間の別の類似点は、同様に比較的小さな電圧変動振幅がｐチャンネルトランジスタ２３２のイネーブルとディスエーブルとの間で実現されることである。詳細には、対照的に図１に示した従来技術に注目すると、ｐチャンネルトランジスタ４２は０ボルトのゲート電圧によってイネーブルとされ、このトランジスタはＶddボルト（例えば５０ボルト）によってディスエーブルとされ、イネーブルとディスエーブルとの間で従来技術のｐチャンネルトランジスタ４２は５０ボルトの大きな電圧変動を受けることを意味し、ゲート酸化物の酸化物に沿った破壊を防止するために比較的厚いゲート酸化物を必要となる。対照的に、図４ｂの実施例で示す好適な実施形態は、イネーブルとするために約４５ボルトを受け取り、以下に示すようにディスエーブルとするために約５０ボルトを受電するｐチャンネルトランジスタ２３２を有する。従って、好適な実施形態のｐチャンネルトランジスタ２３２は、イネーブルとディスエーブルとの間で５ボルトだけの比較的低い電圧振変動を受ける。結果として、同様にトランジスタは従来技術の対応部分よりも薄い、ｎチャンネル２１６、２１８、及び２３６と同様の薄さとすることができるゲート酸化物でもって実現することができるので、複雑性、コスト、及び製造方法の関連ファクタが改善される。最後に、第１の実施例を実行すると、ｐチャンネルトランジスタ２３２がイネーブルとされると同時に、下側駆動論理ブロック２２０からのノード２２２のロー出力がｎチャンネルトランジスタ２３４をディスエーブルとする。従って、本実施例において、イネーブルとされたｐチャンネルトランジスタ２３２は、ソースからＶddを出力ノード２３６に伝導するので、駆動回路２００に関する論理ハイ出力がもたらされる。
【００３６】
駆動回路２００の第２の実施例として、ＶDDCの電圧が下側のブロック２２０から入力ノード２２２に出力され、次に、前述の第１の実施例の記載とは相補的な作動が生じる。従って、相補的な作動の詳細な説明は前述の論議を参照できるので、本実施例での検討は簡潔になる。第２の実施例に注目すると、入力ノード２２２のＶDDC電圧は、ｎチャンネルトランジスタ２１６及びｎチャンネルトランジスタ２１８をイネーブルとすると共に、この電圧は、インバータ２２４によるアースへ反転された後でｎチャンネルトランジスタ２１８をディスエーブルとする。イネーブルとされたｎチャンネルトランジスタ２１６は、ｐチャンネルトランジスタ２１２のドレインを接地させるので、このトランジスタはディスエーブルとなる。ｐチャンネルトランジスタ２１２がディスエーブルとされると、ＶDDCのソース電圧は、ｐウェルの勾配にわたって低下し、ＶDDCよりも低いが（例えば４５ボルト）、アースであるドレイン電圧よりも高い電圧は、ウェルタップ導体ＷＴCで供給される。このウェルタップ電圧は（例えば４５ボルト）、ｐチャンネルトランジスタ２１４のゲートに接続されるので、トランジスタは、ソースのＶddボルト（例えば５０ボルト）によって負のゲート−ソース電圧（すなわち−５ボルト）となる。結果的に、ｐチャンネルトランジスタ２１４はイネーブルとなるので、Ｖddをドレインに伝導すると共にウェルタップ導体ＷＴCにも伝導する。ｐチャンネルトランジスタ２１４のウェルタップ導体ＷＴCは、Ｖddの電圧をインバータステージ２３０のｐチャンネルトランジスタ２３２のゲートに接続するので、このトランジスタをディスエーブルとし、同様にｐチャンネルトランジスタ２１４の同じウェルタップ導体は、Ｖddの電圧をｐチャンネルトランジスタ２１２のゲートに接続し、このトランジスタもディスエーブルとされる。次に、インバータステージ２３０に注目すれば、そのｎチャンネルトランジスタ２３４がイネーブルされ且つそのｐチャンネルトランジスタ２３２はディスエーブルとされているので、ｎチャンネルトランジスタ２３４のソースのアース電位を出力ノード２３６に供給する。従って、本実施例において、下側駆動論理ブロック２２０から出力されたＶDDCの電圧に関して、出力ノード２３６において最終的なロー信号をもたらす作動が示されている。
【００３７】
前述のように、好適な実施形態は、駆動回路及びその駆動回路に使用するＤＥＭＯＳトランジスタを提供することが理解されるであろう。１つの構成において、ドレイン拡張型回路が示されているが、当業者であれば様々な変形例を考えることができ、好適な実施形態のＤＥＭＯＳトランジスタを実現できる。実際には、本発明者は、好適な実施形態のＤＥＭＯＳトランジスタが様々な構成における別のトランジスタのゲートに信号を提供するために使用できると考えている。更に、好適な実施形態のＤＥＭＯＳトランジスタが示されているが、様々な方式で修正できる。例えば、当業者であれば本明細書に記載したいくつかのプロセスパラメータを調整でき、ステップを付加すること又は順序を入れ替えることもでき、更に一部の材料及び構造を置換することも可能である。更に、好適な実施形態のトランジスタは、ｐチャンネルトランジスタとして示されているが、代替の好適な実施形態において、本明細書に記載した本発明の態様は、ｎチャンネルトランジスタにおいて同様に実施できる。従って、当業者であれば、本発明の実施形態が詳細に説明されているが、請求項で定義した本発明の範囲を逸脱することなく様々な置換、修正、又は変更を行い得ることを理解できるはずである。
【図面の簡単な説明】
【００３８】
【図１】二重ゲート酸化物プロセスを用いる混合技術で実施される従来技術の駆動回路の回路図である。
【図２ａ】従来技術のＤＥＭＯＳトランジスタの断面図である。
【図２ｂ】図２ａに示された従来技術のＤＥＭＯＳトランジスタの平面図である。
【図３ａ】好適な実施形態のＤＥＭＯＳトランジスタの平面図である。
【図３ｂ】好適な実施形態のＤＥＭＯＳトランジスタの断面図であり、新規なウェルタップ領域が示されている。
【図３ｃ】図３ａ及び図３ｂ４に示される好適な実施形態のＤＥＭＯＳトランジスタの平面図である。
【図４ａ】図３ａ、図３ｂ及び図３ｃに示される好適な実施形態のＤＥＭＯＳトランジスタの回路図である
【図４ｂ】好適な実施形態のＤＥＭＯＳトランジスタを使用する、好適な実施形態の駆動回路の１つの実施例の回路図である。
【図１】
2009534855.tif 000003
【図２ａ】
2009534855.tif 000004
【図２ｂ】
2009534855.tif 000005
【図３ａ】
2009534855.tif 000006
【図３ｂ】
2009534855.tif 000007
【図３ｃ】
2009534855.tif 000008
【図４ａ】
2009534855.tif 000009
【図４ｂ】
2009534855.tif 000010
【国際調査報告】
2009534855.tif 000011