(57)【要約】電子デバイスは、物質の主表面に単結晶領域を含む物質を含む。単結晶領域は、グラフェンと実質的に格子整合している六方晶格子を有し、グラフェンの少なくとも１つのエピタキシャル層がこの単結晶領域に配置される。現在好ましい実施形態では、単結晶領域は多層の六方晶ＢＮを含む。このような電子デバイスの作製方法は、物質の主表面に単結晶領域を含む物質を提供し、単結晶領域は、グラフェンと実質的に格子整合している六方晶格子を有するステップ（ａ）と、この領域に少なくとも１つのグラフェン層をエピタキシャル形成するステップ（ｂ）を含む。現在好ましい実施形態では、ステップ（ａ）は、グラファイトの単結晶基板を提供するステップ（ａ１）と、基板に多層の単結晶六方晶ＢＮをエピタキシャル形成するステップ（ａ２）とをさらに含む。六方晶ＢＮ層はグラフェンと実質的に格子整合した表面領域を有し、ステップ（ｂ）は六方晶ＢＮ層の表面領域に少なくとも１つのグラフェン層をエピタキシャル形成するステップを含む。ＦＥＴへの応用が説明されている。
2009527127.tif 000002
【特許請求の範囲】
【請求項１】
物質の主表面に単結晶領域を含み、前記領域がグラフェンと実質的に格子整合している六方晶格子を有する物質と、
前記物質の前記領域に配置されたグラフェンの少なくとも１つのエピタキシャル層とを含むデバイス。
【請求項２】
前記表面領域が多層の単結晶絶縁体またはワイド・バンドギャップ半導体を含む請求項１に記載のデバイス。
【請求項３】
前記絶縁体が単結晶六方晶ＢＮを含む請求項２に記載のデバイス。
【請求項４】
前記物質が単結晶グラファイトの基板をさらに含み、前記絶縁体領域が前記グラファイト基板の主表面に配置される請求項２に記載のデバイス。
【請求項５】
前記領域および前記少なくとも１つのグラフェン層が約２％未満まで格子不整合している請求項１に記載のデバイス。
【請求項６】
前記領域および前記少なくとも１つのグラフェン層が同じ結晶空間群を有する請求項５に記載のデバイス。
【請求項７】
前記少なくとも１つのグラフェン層に配置される多層の、単結晶第２領域をさらに含み、前記第２領域がその各層内に六方晶格子を有し、前記六方晶格子がグラフェンと実質的に格子整合している請求項１に記載のデバイス。
【請求項８】
ソース領域、ドレイン領域ならびに前記ソースおよびドレイン領域を互いに連結するチャネル領域と、
前記チャネル領域に電圧を印加するように構成され、それによって前記ソース、ドレイン領域の間の電流の流れを制御するゲート領域と、
請求項１のデバイスとを含み、前記チャネル領域が前記少なくとも１つのグラフェン層の一部を含む電界効果トランジスタ。
【請求項９】
物質の主表面に単結晶領域を含む物質を提供するステップであって、前記領域がグラフェンと実質的に格子整合している六方晶格子を有するステップ（ａ）と、
前記領域に少なくとも１つのグラフェン層をエピタキシャル堆積するステップ（ｂ）とを含むデバイス作製方法。
【請求項１０】
ステップ（ａ）がグラファイトの単結晶基板提供するステップ（ａ１）と、
前記基板に多層の、単結晶六方晶ＢＮをエピタキシャル形成するステップ（ａ２）とをさらに含み、前記六方晶ＢＮがグラフェンと実質的に格子整合している前記表面領域を有し、
ステップ（ｂ）が前記六方晶ＢＮ層の前記表面領域に前記少なくとも１つのグラフェン層をエピタキシャル堆積するステップを含む請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はグラフェン層を含む電子デバイスに関する。
【背景技術】
【０００２】
「Physics Today」の最近の論文でＭ．Ｗｉｌｓｏｎは、グラフェン、蜂の巣状、六方格子に配列した炭素原子の、単一、単原子厚さのシート（つまりモノレイヤー）として既知のユニークな２次元凝縮系について概説している。グラフェンは、他の全ての次元数のグラファイト様炭素材料に対する基礎的要素である。[参照により本明細書に組み込まれている「Ｅｌｅｃｔｒｏｎｓ  ｉｎ  Ａｔｏｍｉｃａｌｌｙ  Ｔｈｉｎ  Ｃａｒｂｏｎ  Ｓｈｅｅｔｓ  Ｂｅｈａｖｅ  ｌｉｋｅ  Ｍａｓｓｌｅｓｓ  Ｐａｒｔｉｃｌｅｓ」、Ｐｈｙｓ．  Ｔｏｄａｙ、２１頁（２００６年１月）を参照のこと。］
【０００３】
Ｗｉｌｓｏｎは、グラフェンがかなり注目すべき特性をもっていると指摘している。まず、それは安定で、化学的に不活性で、環境条件の下で結晶質である。第２に、グラフェンはその伝導および価電子帯がブリュアン域の不連続点でちょうど交わることから半金属である。第３に、グラフェン中の電子はゼロの有効質量を有し、従来のかさがあり重い粒子よりもっと光子のような反応を示す。第４に、グラフェンは膨大な、銅より概略２桁大きい約１０８Ａ／ｃｍ２の電流密度を運ぶことができる。
【０００４】
ここ数年、科学者は自由状態で単一の２Ｄグラフェン・シートを生成しようと試みてきた。例えば、１つのグループは、粘着テープを使用してグラファイト結晶から弱く結合した層を、剥がし、これらの新しい層を酸化したシリコン表面に対して徐々に磨いて、次いで比較的少ないモノレイヤー薄片をマクロな削り出しの間に確認した。［例えば、参照により本明細書に組み込まれるK. S. Novoselov等、Science、Vol. 306、666頁(2004年)を参照のこと。］もう１つのグループは、ごく薄い炭素膜、典型的には３グラフェン・シートをＳｉＣ表面の熱分解によって製造した。ＳｉＣが、単純に十分加熱されて、その表面からＳｉを蒸発し、薄い炭素膜を後に残した。［参照により本明細書に組み込まれるC. Berger 等、J Phys. Chem. B、Vol. 108、19912頁(2004年)を参照のこと。］
【０００５】
しかし、グラフェンの単一シート成長は、課題を残しており、Ｗｉｌｓｏｎによると炭素のモノレイヤーは、典型的な製造プロセスの間に加熱されると損傷を受けやすい。
【０００６】
さらに、Ｂｅｒｇｅｒ等は彼らの炭素膜をＳｉＣに「エピタキシャル成長」したと言っているが、彼らのプロセスは実際にはＳｉの蒸発だけを伴い、つまり、そのプロセスは、エピタキシャル堆積を説明するために成長の用語が従来、用いられるような「成長」を分子線エピタキシー（ＭＢＥ）および化学気相堆積（ＣＶＤ）などの標準的製造技術の中で伴わなかった。実際にＳｉＣとグラファイトは約２０％の比較的大きな格子不整合を有し、これは、ＳｉＣ基板にデバイス品質のエピタキシャル・グラファイト層を堆積するには一般的にかなり大き過ぎる。
【０００７】
デバイス潜在能力の予備的な実験において、Ｂｅｒｇｅｒ等は、極低温（４Ｋ）での大面積ゲートのグラファイト・チャネルＦＥＴ構造の抵抗変調は、ソースとドレイン電極の間のグラファイト膜の部分だけがカバーされたゲートで、ゲートされない大きなリーク経路を残しているために、かなり少なかった（たった２％）と報告した。
【０００８】
Ｂｅｒｇｅｒ等のデバイスは、２００４年１２月１６日に公開された米国特許出願公開第２００５／０２５３８２０号の中でＷ．Ａ．ＤｅＨｅｅｒ等によっても説明されている。
【非特許文献１】「Electrons in Atomically Thin Carbon Sheets Behave like Massless Particles」、Phys. Today、21頁(2006年1月)
【非特許文献２】K. S. Novoselov等、Science、Vol. 306、666頁(2004)
【非特許文献３】C. Berger等、J Phys. Chem. B、Vol. 108、19912頁(2004)
【特許文献１】米国特許出願公開第２００５／０２５３８２０号
【非特許文献４】「Crystal Data, Determinative Tables」3rd Ed.、I. D. H. Donnay等、US Department of Commerce、National Bureau of Standards (1973)
【非特許文献５】M. Hubacek、「Synthesis of Boron Nitride from Oxide Precursors」、the Internet at URL、http://hubacek.jp/bn/bn.htm、1〜10頁(2006年2月)
【特許文献２】米国仮出願第１１／１１４，８２８号
【非特許文献６】J. Y. Tsao、「Materials Fundamentals of Molecular Beam Epitaxy」167頁、Academic Press, Inc.、(1993)
【非特許文献７】Y. Zhang等、Nature、Vol. 438、No.10、201頁(2005年11月)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって当技術分野では、グラフェンが、適切に、格子整合した基板上にエピタキシャル堆積されているグラフェン・ベース・デバイスに対する要求は残っている。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、電子デバイスは、物質の主表面に単結晶領域を含む物質を含み、この領域は、グラフェンと実質的に格子整合している六方晶格子を有し、グラフェンの少なくとも１つのエピタキシャル層がこの領域に配置される。現在好ましい実施形態では、単結晶表面領域は多層の六方晶ＢＮを含み、このＢＮは各層内に必須の六方晶格子を有し、グラフェンと約２％未満の格子不整合を有する。さらに、やはり、グラフェンの単一層だけがこの領域に配置されていることが好ましい。本発明のもう１つの態様によれば、電子デバイスの作製方法が、物質の主表面に単結晶領域を含む物質を提供するステップであって、この領域がグラフェンと実質的に格子整合している六方晶格子を有するステップ（ａ）と、この領域に少なくとも１つのグラフェン層をエピタキシャル形成するステップ（ｂ）とを含む。現在好ましい実施形態では、ステップ（ａ）は、グラファイトの単結晶基板を提供するステップ（ａ１）と、基板に単結晶六方晶ＢＮをエピタキシャル形成するステップ（ａ２）とをさらに含む。この六方晶ＢＮは表面領域を備えて、この領域は各層内に多層の六方晶格子を有し、グラフェンと実質的に格子整合し、またステップ（ｂ）は六方晶ＢＮ表面領域にグラフェン層をエピタキシャル形成するステップを含む。
【００１１】
添付の図面と併せ読めば以下のより詳細な説明から、本発明が様々な特徴および利点と共に容易に理解できる。
【００１２】
本明細書で用いられるように、「に（ｉｎ）」の意味は「中に（ｉｎ）」および「上に（ｏｎ）」を含み、「に（ｏｎ）」の意味も「上に（ｏｎ）」および「中に（ｉｎ）」を含む。
【発明を実施するための最良の形態】
【００１３】
次に図１を参照すると、電子デバイス１０は、物質１２の主表面に単結晶領域１２．１を有する物質１２を含む。領域１２．１は、実質的にグラフェンと格子整合している、領域１２．１にエピタキシャルに配置されたグラフェンの少なくとも１つの層１４である六方晶格子を有する。好ましくは、グラフェンの単一層だけが、領域１２．１に形成される。単一のグラフェン層は多数層の間の欠陥に伴う複雑な問題を防ぐ。しかし、本発明は基板に配置された複数層のグラフェンを有する場合も考慮する。多数のグラフェン層が実用的かどうかは、意図されたデバイス用途に大部分依存する。例えば、多数のグラフェン層を空乏化しなければならないかもしれない（例えば、グラフェン層の部分がＦＥＴチャネルを形成する場合）デバイス（例えば、下に説明されるＦＥＴ）では、グラフェンの半金属性が、例えば３つ以上や４つ以上のグラフェン層に十分な空乏化を達成することを難しくする可能性がある。
【００１４】
物質１２は完全に単結晶材料であってよく、あるいは表面領域１２．１が単結晶であり、必須の格子整合と六方晶格子とを有するかぎり、それが単結晶と非単結晶材料の複合体であってもよい。より具体的に言うと、図５はグラファイトの結晶構造を示し、２つの主要特性を示している。つまり第１にそれは、グラフェンの多数の積重ねた層（つまり面またはシート）Ａ１、Ｂ１、Ａ２等からなる。第２に各層は六角形の各頂点の所に１つ炭素原子（白丸）の六方晶格子を有する。示したように、結晶学的寸法ａ＝２．４５５Åは、各六角形の炭素原子の非隣接対の間隔（つまり奇数番号の原子の間または偶数番号の原子の間の）であり、結合長ｂ＝１．４２Åは隣接原子の間隔であり、ｄ＝３．３４５Åは隣接グラフェン層の間隔である。
【００１５】
したがって単結晶領域１２．１の結晶構造は実質的にグラファイトの構造と同一であるべきである。上で述べたように、第１に単結晶領域は、グラファイトの層Ａ１、Ｂ１、Ａ２等と同じか、または極めて類似の方式で多層化されていることが好ましい。第２に各層内に六方晶格子を有するべきである。また第３に同じか極めて類似の結合長、特に結晶学的寸法ａのサイズを有するべきである。好ましくは、単結晶領域１２．１はグラフェンと同じ結晶空間群に属すべきである（つまりグラファイトのＰ６３／ｍｍｃ群）。
【００１６】
グラフェン層（１つまたは複数）１４と領域１２．１が実質的に互いに格子整合しているという要求によって、それらの間の格子不整合は約２％以下であるということを意味する。グラファイトの、したがってグラフェンの格子定数ａｇは約２．４５５±０．００２Å［「Ｃｒｙｓｔａｌ  Ｄａｔａ，  Ｄｅｔｅｒｍｉｎａｔｉｖｅ  Ｔａｂｌｅｓ」３ｒｄ  Ｅｄ．、Ｉ．  Ｄ．  Ｈ．  Ｄｏｎｎａｙ等、ＵＳ  Ｄｅｐａｒｔｍｅｎｔ  ｏｆ  Ｃｏｍｍｅｒｃｅ、Ｎａｔｉｏｎａｌ  Ｂｕｒｅａｕ  ｏｆ  Ｓｔａｎｄａｒｄｓ  （１９７３）を参照のこと。］であるので、領域１２．１の対応する格子定数ａｒはおよそ、
０．９８ａｇ≦ａｒ≦１．０２ａｇ  （１）
すなわち、
２．４０５９≦ａｒ≦２．５０４１  （２）
となるはずである。
【００１７】
図６に示したように、多層の六方晶窒化ホウ酸（ＢＮ）は、グラファイトのそれとほぼ同一の六方晶格子を有し、グラファイトと同じ空間群（Ｐ６３／ｍｍｃ）に属する。加えて、窒化ホウ酸は、格子定数ａｂ＝２．５０３９９±０．００００５Å（後の２つの特性共、上記Ｄｏｎｎａｙ等による）を有し、不等式（２）を満たす。その上、この形の六方晶ＢＮは結合長ｂ＝１．４５Å、および層分離ｄ＝３．３３Åであり、これらは共にグラファイトのものと極めて近い。したがって、このタイプのＢＮは、それが単結晶として製造可能であれば領域１２．１を形成するのに使用できる。
【００１８】
六方晶多層の単結晶ＢＮは、「Synthesis of Boron Nitride from Oxide Precursors」という題名の文献においてＭ．Ｈｕｂａｃｅｋによって説明されており、この文献はhttp://hubacek.jp/bn/bn.htm、1〜10頁(2006年2月)のＵＲＬでインターネット上で見出すことができ、参照により本明細書に組み込まれる。
【００１９】
代替的に、本発明のもう１つの態様によれば結晶要求は以下のように取り組まれる。図２を参照すると、電子デバイス２０は単結晶グラファイト基板２６を最初に提供することによって製造される。基板２６は、隣接グラファイト面に対する法線が基本的に平行である、つまり隣接の法線の間の角度が０．４°以下、好ましくは約０．２°以下である高配向性グラファイト（ＨＯＧとして既知の）であることが好ましい。標準的なＣＶＤ技術を用いて、六方晶ＢＮ層２２がグラファイト基板２６にエピタキシャル堆積される。このステップは、結果として下にあるグラファイト基板２６と実質的に同じ六方晶格子を有する多層の六方晶ＢＮを生じる。次いで、グラフェン層（１つまたは複数）２４が、図１の表面領域１２．１に対応する単結晶六方晶ＢＮ層２２の一番上の主表面２２．１にエピタキシャル堆積される。グラフェン層（１つまたは複数）２４は、任意の幾つかの周知の技法によって、例えば、参照により本明細書に組み込まれる２００５年４月２６日に出願された同時係属の米国仮出願第１１／１１４，８２８号において、本発明者およびＫ．Ｗ．Ｗｅｓｔにより説明されているタイプのガラス状カーボン源を用いて層厚さのサブ・モノレイヤー制御をもたすＭＢＥによって、あるいはＣＶＤによって堆積できる。減圧ＣＶＤ（ＬＰＣＶＤ）は他の形式のＣＶＤより良好な厚さ制御をもたらし、したがって好ましい場合がある。
【００２０】
多層の、単結晶六方晶ＢＮ層２２がいったん成長された後、グラファイト基板２６は部分的に、あるいはその全部を除去することができる。しかし、グラファイト基板２６のこのような除去は、さらなる処理ステップが完了する、例えばグラフェン層（１つまたは複数）２４が六方晶ＢＮ層２２に成長された後、あるいはオプションの絶縁層２８がグラフェン層（１つまたは複数）２４に堆積された後まで遅らせてもよい。
【００２１】
この時点で、グラフェン層は単一のモノレイヤー厚さだけなので、もし少しでもあるとしたら、数層以内のグラフェンの成長の間に任意のかなりの数の転位を形成することになるリスクはほとんどないという点に留意されたい。つまり、Ｍａｔｔｈｅｗｓ−Ｂｌａｋｅｓｌｅｅ理論は、転位フリーの層の厚さは成長した層と下にある基板の間の格子不整合に反比例すると予測している。したがって、例えば格子不整合が１％のとき、層を厚さ１００Å成長して転位の形成なしにできるが、格子不整合が２倍の２％になると、層を厚さ４０Åだけ成長して転位の形成なしにできる。［Ｊ．  Ｙ．  Ｔｓａｏ、「Ｍａｔｅｒｉａｌｓ  Ｆｕｎｄａｍｅｎｔａｌｓ  ｏｆ  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ」、１６７頁、Ａｃａｄｅｍｉｃ  Ｐｒｅｓｓ，  Ｉｎｃ．  （１９９３）、を参照のこと。］しかし、グラフェン層は、名目上たった約２Åの厚さなので２％の格子不整合には十分耐えることができる。
【００２２】
グラフェン層は任意の格子整合した材料にエピタキシャル成長できるが、多くの電子的応用にとって領域１２．１、２２．１の材料は、高度に導電性でない、例えば比較的大きなバンドギャップを有する絶縁体または半導体であることが好ましい。六方晶ＢＮはこのカテゴリーに入る。多くのＦＥＴ設計、例えば、図３〜４に図示した設計では、グラフェン層３４、４４を、それぞれ格子整合した、絶縁層３２、４２に成長する。
【００２３】
さらに、オプションの絶縁層２８は、多くの電子デバイスの設計、例えば図３に示したタイプのＦＥＴのゲート構造（特にゲート絶縁体３８．１）を作る場合では重要である。絶縁層２８は、グラフェン層（１つまたは複数）２４にエピタキシャル堆積され、層２２と同じ結晶特性を有することが好ましい。したがって多層の単結晶六方晶ＢＮは、層２８を製造するのに好ましい材料であり、この層は層２２に対して使用した同じ技法を用いて堆積できる。しかし、さらに図３のＦＥＴを含めて多くの応用では、層２８が堆積されているときか（例えば周知のシャドー・マスクにより）、あるいは堆積された後（例えば周知のリフトオフまたはリソグラフィ・エッチングにより）のどちらかで層２８のパターニングを必要とする。
【００２４】
両方の絶縁層２２および２８に対して多層の単結晶六方晶ＢＮを用いることにより、これら絶縁層とグラフェン層２４の間の、可能性がある電気的に活性な界面準位の数を減少させ、この特徴は多くのＦＥＴの動作で特に重要である。
【００２５】
より具体的には、図３においてＦＥＴ３０は、単結晶絶縁層３２およびその上にエピタキシャル形成したグラフェン層３４を含む層の積層によって形成される。層３４の分離した部分がソース領域３４．２およびドレイン領域３４．３を形成する。概略的に図示したソースおよびドレイン電極Ｖｓ、Ｖｄは、それぞれソースおよびドレイン領域３４．２、３４．３と電気的に接触する。層３４の第３部分はチャネル領域３４．１を形成して、ソースとドレイン領域を互いに連結する。半導体およびグラフェン・デバイス技術分野では周知のようにチャネル領域３４．１の抵抗／コンダクタンスがゲート領域３８によって制御される。ゲート領域はチャネル領域３４．１に配置されるパターニングしたゲート絶縁体３８．１と、ゲート絶縁体３８．１に形成したゲート電極３８．２とを含む。ゲート絶縁体は、おそらく任意の絶縁体からパターニングされてもよく、あるいはグラフェン層３４にエピタキシャル成長した広い面積の絶縁体からパターニングされてもよく、あるいは図２の層２８を参照して上で説明したように標準シャドー・マスクを使用して堆積されるときパターニングされてもよい。最後に共通電極３７（しばしば接地される）が絶縁層３２の底面に形成される。図３は概略断面図であり、そこでは導電経路が、ゲート領域３８の下の経路、かつチャネル領域３４．１を介する経路以外はソースとドレイン領域の間に存在しないという事実を反映してないことに留意されたい。
【００２６】
動作中、適切な電圧ＶｓおよびＶｄが、それぞれソースおよびドレイン電極に印加されると、電極３８．２と３７の間に印加されるゲート電圧に依存してソース領域３４．２からドレイン領域３４．３への（または逆に）電流が流れるか、あるいは阻止される。ゲート電圧Ｖｇが、チャネル領域３４．１を空乏化することによって電子輸送を減少させるのに十分であると、チャネル抵抗が増大し、電流が減少する、またその逆になる。
【００２７】
他方、図４においてＦＥＴ４０は、絶縁層４２にエピタキシャル形成され、パターニングしたグラフェン層４４によって、プレーナ方式で形成されている。この実施形態では、長方形ソース領域４４．２および長方形ドレイン領域４４．３が、ストリップ状チャネル領域４４．１によって互いに連結されており、これらの領域の全てがグラフェン層４４のパターニングした部分である。この場合、Ｔ字型ゲート電極４９は、グラフェン層４４のパターニングした部分でもある。（長方形、ストリップおよびＴ字以外の形状も適合できる。）ゲート電極４９は、チャネル領域４４．１にごく接近して延在する部分４９．１を有する。絶縁層４２の表面部分である絶縁体領域４８は、チャネル領域４４．１をゲート電極部分４９．１から分離するゲート絶縁体として働く。
【００２８】
動作中、図４の実施形態は、共通電極（図３の電極３７と類似の）を必要としない以外は図３の実施形態と同じ原理に従う。むしろゲート電圧Ｖｇは、ゲート電極４９とソースまたはドレイン領域４４．２、４４．３の間に印加できる。
【００２９】
前述した配置は、本発明の原理の適用を示すために考え出せる多くの可能な特定の実施形態の単なる例示であることを理解されたい。本発明の精神と範囲を逸脱せず、これらの原理に従って多数の、かつ異なる他の配置を当業者には考え出すことができる。
【００３０】
具体的には、前述したように図３〜４のＦＥＴは、現在、この設計が好ましいが、チャネルを形成するための単一のグラフェン層の使用に限定されない。複数の（例えば２つまたは３つの）グラフェン層が、ソースとドレインの間の電流の流れを制御するように十分空乏化できれば使用可能である。
【００３１】
さらに電極は、参照により本明細書に組み込まれるY. Zhang等、Nature、Vol. 438、No. 10、201頁(2005年11月)によって説明されているようなＡｎ／Ｃｒの蒸着に従う電子ビーム・リソグラフィによって、グラフェン層３４、４４に形成できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態による電子デバイス１０の概略断面図である。
【図２】本発明のもう１つの実施形態による電子デバイス２０の概略断面図である。
【図３】本発明の別の実施形態によるＦＥＴ３０の概略断面図である。
【図４】本発明のさらに別の実施形態によるＦＥＴ４０の概略上面図である。
【図５】グラファイトの多層の結晶構造を示す図である。簡単かつ明瞭さのためにグラフェンの３つの層のだけが描かれている。グラファイトは、３つより多いまたはそれより少ないグラフェン層を有してもよい。
【図６】多層の単結晶の六方晶窒化ホウ素（ＢＮ）の多層の結晶構造を示す図である。簡単かつ明瞭さのために六方晶ＢＮの３つの層だけが描かれている。六方晶ＢＮは、３つより多いまたはそれより少ないグラフェン層を有してもよい。
【図１】
2009527127.tif 000003
【図２】
2009527127.tif 000004
【図３】
2009527127.tif 000005
【図４】
2009527127.tif 000006
【図５】
2009527127.tif 000007
【図６】
2009527127.tif 000008
【手続補正書】
【提出日】平成20年11月6日(2008.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
物質の主表面に、単結晶絶縁性の第１の領域を含み、前記第１の領域がグラフェンと実質的に格子整合している六方晶格子を有する物質と、
前記物質の前記第１の領域に配置されたグラフェンの少なくとも１つのエピタキシャル層と、
前記少なくとも１つのグラフェン層に配置された、多層の単結晶絶縁性の第２の領域とを含むデバイスであって、
前記第２の領域がその各層内に六方晶格子を有し、実質的にグラフェンと格子整合しているデバイス。
【請求項２】
前記第１の領域が多層の単結晶絶縁体またはワイド・バンドギャップ半導体を含む請求項１に記載のデバイス。
【請求項３】
前記絶縁体が単結晶六方晶ＢＮを含む請求項２に記載のデバイス。
【請求項４】
前記物質が単結晶グラファイトの基板をさらに含み、前記第１の領域が前記グラファイト基板の主表面に配置される請求項２に記載のデバイス。
【請求項５】
前記領域および前記少なくとも１つのグラフェン層が約２％未満まで格子不整合している請求項１記載のデバイス。
【請求項６】
前記第１の領域および前記少なくとも１つのグラフェン層が同じ結晶空間群を有する請求項５に記載のデバイス。
【請求項７】
ソース領域、ドレイン領域ならびに前記ソースおよびドレイン領域を互いに連結するチャネル領域と、
前記チャネル領域に電圧を印加するように構成され、それによって前記ソース、ドレイン領域の間の電流の流れを制御するゲート領域と、
請求項１のデバイスとを含み、前記チャネル領域が前記少なくとも１つのグラフェン層の一部を含む電界効果トランジスタ。
【請求項８】
物質の主表面に単結晶絶縁性の第１の領域を含む物質を提供するステップであって、前記第１の領域がグラフェンと実質的に格子整合している六方晶格子を有するステップ（ａ）と、
前記第１の領域に少なくとも１つのグラフェン層をエピタキシャル堆積するステップ（ｂ）と、
前記少なくとも１つのグラフェン層に、多層の単結晶絶縁性の第２の領域を形成するステップ（ｃ）含むデバイス作製方法であって、
前記第２の領域はその各層内に六方晶格子を有し、実質的にグラフェンと格子整合しているデバイス作製方法。
【請求項９】
前記ステップ（ａ）がグラファイトの単結晶基板を提供するステップ（ａ１）と、
前記基板に多層の単結晶六方晶ＢＮとして前記第１の領域をエピタキシャル形成するステップ（ａ２）とをさらに含み、前記六方晶ＢＮがグラフェンと実質的に格子整合している前記第１の領域を有し、
前記ステップ（ｂ）が前記六方晶ＢＮ層の前記第１の領域に前記少なくとも１つのグラフェン層をエピタキシャル堆積するステップを含む請求項８記載の方法。
【国際調査報告】
2009527127.tif 000009
2009527127.tif 000010
2009527127.tif 000011