(57)【要約】  炭化シリコン内にｐチャネルＭＯＳデバイスを形成する方法は、炭化シリコン層内にｎ型ウェルを形成すること、および炭化シリコン層の表面のｎ型ウェル内にｐ型領域を形成するために、ｐ型ドーパントイオンを注入することを含み、ｐ型領域は、ｐ型領域に隣接したｎ型ウェル内にチャネル領域を少なくとも部分的に画定する。チャネル領域内にしきい値調整領域が形成される。注入されたイオンは、不活性雰囲気で、１６５０℃よりも高温でアニールされる。チャネル領域上にゲート酸化物層が形成され、ゲート酸化物層上にゲートが形成される。炭化シリコンベースのトランジスタは、炭化シリコン層と、炭化シリコン層内のｎ型ウェルと、炭化シリコン層の表面のｎ型ウェル内のｐ型領域であって、ｐ型領域に隣接したｎ型ウェル内にチャネル領域を少なくとも部分的に画定するｐ型領域とを含む。チャネル領域内にはしきい値調整領域があり、このしきい値調整領域は、ｐ型ドーパントを、約１×１０16ｃｍ-3から約５×１０18ｃｍ-3のドーパント濃度で含む。このトランジスタはさらに、チャネル領域上のゲート酸化物層と、ゲート酸化物層上のゲートとを含む。このトランジスタは、チャネル領域内において、ゲート電圧−２５Ｖで約５ｃｍ2／Ｖ−ｓを超える正孔移動度を示すことができる。
2009541994.tif 000002
【特許請求の範囲】
【請求項１】
炭化シリコン内にｐチャネルＭＯＳデバイスを形成する方法であって、
炭化シリコン層内にｎ型ウェルを形成すること、
前記炭化シリコン層の表面の前記ｎ型ウェル内にｐ型領域を形成するために、ｐ型ドーパントイオンを注入することであって、前記ｐ型領域は、前記ｐ型領域に隣接した前記ｎ型ウェル内にチャネル領域を少なくとも部分的に画定すること、
前記チャネル領域内にしきい値調整領域を形成すること、
前記注入されたイオンを、不活性雰囲気で、１６５０℃よりも高温でアニールすること、
前記チャネル領域上にゲート酸化物層を形成すること、および
前記ゲート酸化物層上にゲートを形成すること
を含むことを特徴とする方法。
【請求項２】
前記ｐ型ドーパントイオンを注入した後に、前記炭化シリコン層上に黒鉛コーティングを形成することであって、前記注入されたイオンをアニールすることは、前記炭化シリコン層および前記黒鉛コーティングをアニールすることを含むこと、および、
前記注入されたイオンをアニールした後に前記黒鉛コーティングを除去すること
をさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記注入されたイオンをアニールする前に前記黒鉛コーティングを結晶化させることをさらに含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記注入されたイオンをアニールすることは、前記注入されたイオンを１７００℃よりも高温でアニールすることを含むことを特徴とする請求項２に記載の方法。
【請求項５】
前記注入されたイオンをアニールすることは、前記注入されたイオンを１８００℃よりも高温でアニールすることを含むことを特徴とする請求項２に記載の方法。
【請求項６】
前記ゲート酸化物層を形成することは、前記ゲート酸化物層を乾燥Ｏ2中で形成することを含み、前記方法は、前記ゲート酸化物層を湿潤Ｏ2中でアニールすることをさらに含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記ゲート酸化物層を形成することは、前記ゲート酸化物層を乾燥Ｏ2中で約１２００℃以下の温度で形成することを含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記ゲート酸化物層を形成した後、前記ゲート酸化物層を湿潤Ｏ2中でアニールする前に、前記ゲート酸化物層を不活性雰囲気で約１２００℃以下の温度でアニールすることをさらに含むことを特徴とする請求項６に記載の方法。
【請求項９】
前記ゲート酸化物層を湿潤Ｏ2中でアニールすることは、前記ゲート酸化物層を湿潤Ｏ2中で約９５０℃以下の温度でアニールすることを含むことを特徴とする請求項６に記載の方法。
【請求項１０】
前記ゲート酸化物層を湿潤Ｏ2中でアニールすることは、前記ゲート酸化物層を湿潤Ｏ2中で少なくとも１時間アニールすることを含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記炭化シリコン層はｎ型炭化シリコン層を含み、前記ｐ型領域はｐ型ソース領域を含み、前記方法は、ｐ型ドレイン領域を形成するために、前記ｎ型ウェルにｐ型ドーパントイオンを注入することであって、前記ｐ型ドレイン領域は、前記ｐ型ソース領域から間隔を置いて配置され、前記ｐ型ソース領域と前記ｐ型ドレイン領域との間に前記チャネル領域を画定することをさらに含むことを特徴とする請求項１に記載の方法。
【請求項１２】
前記炭化シリコン層は、前記ｎ型ウェルに隣接したＪＦＥＴ領域を含むｐ型炭化シリコン層を含み、前記ｐ型領域はｐ型エミッタ領域を含み、前記ｐ型エミッタ領域は、前記ＪＦＥＴ領域から間隔を置いて配置され、前記ｐ型エミッタ領域と前記ＪＦＥＴ領域との間に前記チャネル領域を画定することを特徴とする請求項１に記載の方法。
【請求項１３】
前記しきい値調整領域を形成することは、前記チャネル領域のしきい値を調整するために、前記チャネル領域にｐ型ドーパントイオンを注入することを含むことを特徴とする請求項１に記載の方法。
【請求項１４】
前記チャネル領域にｐ型ドーパントイオンを注入することは、前記チャネル領域にｐ型ドーパントイオンを、約５×１０11ｃｍ-2から約５×１０13ｃｍ-2のドーズで注入することを含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記チャネル領域にｐ型ドーパントイオンを注入することは、前記チャネル領域にｐ型ドーパントイオンを、少なくとも約２５ｋｅＶの注入エネルギーで注入することを含むことを特徴とする請求項１３に記載の方法。
【請求項１６】
前記しきい値調整領域を形成することは、前記炭化シリコン層上にエピタキシャル層を形成すること、および前記エピタキシャル層にｐ型ドーパントをドープすることを含み、前記ｐ型領域を形成することは、前記エピタキシャル層にｐ型ドーパントイオンを注入することを含むことを特徴とする請求項１に記載の方法。
【請求項１７】
前記エピタキシャル層を形成することは、エピタキシャル成長中に、前記エピタキシャル層にドナーイオンを、約５×１０15ｃｍ-3から約１×１０16ｃｍ-3のドーピング濃度にドープし、次いで、前記エピタキシャル層に約１×１０16ｃｍ-3から約５×１０18ｃｍ-3の正味ドーピング濃度を提供するために、前記エピタキシャル層にｐ型ドーパントイオンを注入することを含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記エピタキシャル層は、約１００ｎｍから約５００ｎｍの厚さを有するように形成され、前記エピタキシャル層にｐ型ドーパントをドープすることは、約１×１０16ｃｍ-3から約５×１０18ｃｍ-3の正味ドーピング濃度を有するように、前記エピタキシャル層にｐ型ドーパントをドープすることを含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記酸化物層を湿潤Ｏ2中でアニールすることは、発熱室内において発熱性水蒸気を発生させること、前記発熱性水蒸気をアニール室に供給すること、および前記アニール室内で前記酸化物層をアニールすることを含むことを特徴とする請求項１に記載の方法。
【請求項２０】
前記発熱性水蒸気を発生させることは、前記発熱室を加熱すること、前記発熱室に水素および酸素ガスを供給すること、ならびに前記発熱性水蒸気を形成するために、前記水素ガスおよび前記酸素ガスを燃焼させることを含み、前記水素ガスおよび前記酸素ガスは、約１．８以上の水素と酸素の分子比で前記発熱室に供給されることを特徴とする請求項１９に記載の方法。
【請求項２１】
炭化シリコン層と、
前記炭化シリコン層内のｎ型ウェルと、
前記炭化シリコン層の表面の前記ｎ型ウェル内のｐ型領域であって、前記ｐ型領域に隣接した前記ｎ型ウェル内にチャネル領域を少なくとも部分的に画定するｐ型領域と、
前記チャネル領域内のしきい値調整領域であって、ｐ型ドーパントを約１×１０16ｃｍ-3から約５×１０18ｃｍ-3のドーパント濃度で含むしきい値調整領域と、
前記チャネル領域上のゲート酸化物層と、
前記ゲート酸化物層上のゲートと
を含み、
前記チャネル領域は、ゲート電圧−２５Ｖで少なくとも約５ｃｍ2／Ｖ−ｓの正孔移動度を有する
ことを特徴とする炭化シリコンベースのトランジスタ。
【請求項２２】
前記炭化シリコン層はｎ型炭化シリコン層を含み、前記ｐ型領域はｐ型ソース領域を含み、前記トランジスタはｐ型ドレイン領域をさらに含み、前記ｐ型ドレイン領域は、前記ｐ型ソース領域から間隔を置いて配置され、前記ｐ型ソース領域と前記ｐ型ドレイン領域との間に前記チャネル領域を画定することを特徴とする請求項２１に記載のトランジスタ。
【請求項２３】
前記炭化シリコン層は、前記ｎ型ウェルに隣接したＪＦＥＴ領域を含むｐ型炭化シリコン層を含み、前記ｐ型領域はｐ型エミッタ領域を含み、前記ｐ型エミッタ領域は、前記ＪＦＥＴ領域から間隔を置いて配置され、前記ｐ型エミッタ領域と前記ＪＦＥＴ領域との間に前記チャネル領域を画定することを特徴とする請求項２１に記載のトランジスタ。
【請求項２４】
前記しきい値調整領域は、前記ｎ型ウェル内の注入された領域を含むことを特徴とする請求項２１に記載のトランジスタ。
【請求項２５】
前記しきい値調整領域は、前記ｎ型炭化シリコン層上のエピタキシャル層を含むことを特徴とする請求項２１に記載のトランジスタ。
【請求項２６】
前記エピタキシャル層は、約１００ｎｍから約５００ｎｍの厚さを有することを特徴とする請求項２５に記載のトランジスタ。
【請求項２７】
前記チャネル領域は、ゲート電圧−２５Ｖで少なくとも約１０ｃｍ2／Ｖ−ｓの正孔移動度を有することを特徴とする請求項２１に記載のトランジスタ。
【請求項２８】
前記チャネル領域は、ゲート電圧−２０Ｖで少なくとも約１３ｃｍ2／Ｖ−ｓの正孔移動度を有することを特徴とする請求項２１に記載のトランジスタ。
【請求項２９】
炭化シリコン層と、
前記炭化シリコン層内のｎ型ウェルと、
前記炭化シリコン層の表面の前記ｎ型ウェル内のｐ型領域であって、前記ｐ型領域に隣接した前記ｎ型ウェル内にチャネル領域を少なくとも部分的に画定し、前記チャネル領域は、ゲート電圧−２５Ｖで少なくとも約５ｃｍ2／Ｖ−ｓの正孔移動度を有するｐ型領域と、
前記チャネル領域上のゲート酸化物層と、
前記ゲート酸化物層上のゲートと
を含むことを特徴とする炭化シリコンベースのトランジスタ。
【請求項３０】
前記チャネル領域は、ゲート電圧−２５Ｖで少なくとも約１０ｃｍ2／Ｖ−ｓの正孔移動度を有することを特徴とする請求項２９に記載のトランジスタ。
【請求項３１】
前記チャネル領域は、ゲート電圧−２０Ｖで少なくとも約１３ｃｍ2／Ｖ−ｓの正孔移動度を有することを特徴とする請求項２９に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化シリコン電子デバイスに関し、より具体的には、金属−酸化物−半導体構造を含む炭化シリコン電子デバイスに関する。
【背景技術】
【０００２】
パワー半導体デバイスは、大電流を運び、高電圧をサポートするために広く使用されている。現在のパワーデバイスは一般に、単結晶シリコン半導体材料から製造される。広く使用されているパワーデバイスの１つに、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）がある。パワーＭＯＳＦＥＴでは、限定はされないが、二酸化シリコンとすることができる介在する絶縁体によって半導体表面から分離されたゲート電極に制御信号が供給される。電流の伝導は多数キャリアの輸送によって起こり、バイポーラトランジスタ動作において使用される少数キャリアの注入は存在しない。パワーＭＯＳＦＥＴは優れた安全動作領域を提供することができ、単位セル構造内で並列に配置することができる。
【０００３】
当業者にはよく知られているとおり、パワーＭＯＳＦＥＴは水平構造または垂直構造を含むことができる。水平構造では、ドレイン、ゲートおよびソース端子（terminal）が基板の同じ表面にある。対照的に、垂直構造では、ソースとドレインが基板の反対側の表面にある。
【０００４】
広く使用されているシリコンパワーＭＯＳＦＥＴの１つに、２重拡散プロセスを使用して製造される２重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）がある。このデバイスでは、ｐベース領域およびｎ＋ソース領域が１枚のマスクの共通の開口を通して拡散される。ｐベース領域は、ｎ＋ソースよりも深く打ち込まれる。ｐベース領域とｎ＋ソース領域との間の水平方向の拡散（diffusion）の違いによって、表面チャネル領域が形成される。
【０００５】
パワーデバイスの最近の開発努力にはさらに、炭化シリコン（ＳｉＣ）デバイスをパワーデバイスとして使用する研究が含まれる。炭化シリコン（ＳｉＣ）は、高温、高電圧、高周波数および高電力電子デバイス用の半導体材料として炭化シリコンを魅力的なものにする電気特性と物理特性の組合せを有する。これらの特性には、３．０ｅＶのバンドギャップ（ｂａｎｄｇａｐ）、４ＭＶ／ｃｍの電界破壊、４．９Ｗ／ｃｍ−Ｋの熱伝導率、および２．０×１０7ｃｍ／ｓの電子ドリフト速度が含まれる。
【０００６】
その結果、これらの特性は、炭化シリコンパワーデバイスが、従来のシリコンベースのパワーデバイスよりも高い温度、高いパワーレベルおよび／または低い比オン抵抗で動作することを可能にする。シリコンデバイスに対する炭化シリコンデバイスの優位性の理論的な分析が、非特許文献１に開示されている。炭化シリコン内に製造されたパワーＭＯＳＦＥＴが、本発明の譲受人に譲渡された特許文献１に記載されている。
【０００７】
ＰＭＯＳトランジスタやｐチャネル絶縁ゲートバイポーラトランジスタ（Ｐ−ＩＧＢＴ）などのｐチャネル金属−酸化物−半導体（ＭＯＳ）型デバイスを炭化シリコン内に実現するためには、正孔伝導に適した高品質ＭＯＳチャネルを提供することが望ましい。炭化シリコン内の一般的なｐチャネルＭＯＳデバイスは、容認できない低い正孔移動度を有する。Ｐ−ＩＧＢＴの性能が、１０ｋＶのブロッキング電圧を有する従来のＤＭＯＳＦＥＴデバイスの性能と一致するためには、少なくとも５ｃｍ2／Ｖ−ｓの移動度が望ましいと推定される。
【０００８】
【特許文献１】米国特許第５５０６４２１号明細書（Palmour、「Power MOSFET in Silicon Carbide」）
【特許文献２】米国特許第５９７２８０１号明細書
【特許文献３】米国特許第６６１０３６６号明細書
【非特許文献１】Bhatnagar et al. "Comparison of 6H--SiC, 3C--SiC and Si for Power Devices", IEEE Transactions on Electron Devices, Vol. 40, 1993, pp. 645-655
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、炭化シリコン内にｐチャネルＭＯＳデバイスを形成する方法、および炭化シリコンベースのトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のいくつかの実施形態は、炭化シリコン内にｐチャネルＭＯＳデバイスを形成する方法を提供する。これらの方法は、炭化シリコン層内にｎ型ウェル（well）を形成すること、およびｎ型ウェル内にｐ型領域を形成するために、ｐ型ドーパントイオンを注入することを含む。ｐ型領域は、ｎ型ウェル内にチャネル領域を少なくとも部分的に画定する。これらの方法はさらに、チャネル領域内にしきい値調整領域を形成すること、および注入されたイオンを、不活性雰囲気で、１６５０℃よりも高温でアニールすることを含む。チャネル領域上にゲート酸化物層が形成され、ゲート酸化物層上にゲートコンタクトが形成される。
【００１１】
これらの方法はさらに、ｐ型ドーパントイオンを注入した後に、炭化シリコン層上に黒鉛コーティングを形成することを含む。注入されたイオンをアニールすることは、炭化シリコン層および黒鉛コーティングをアニールすることを含むことができる。注入されたイオンをアニールした後に、黒鉛コーティングは除去される。注入されたイオンをアニールする前に黒鉛コーティングを結晶化させることができ、黒鉛コーティングは１μｍの厚さを有することができる。注入されたイオンをアニールすることは、注入されたイオンを１７００℃よりも高温でアニールすることを含むことができ、いくつかの実施形態では、１８００℃よりも高温でアニールすることを含むことができる。
【００１２】
ゲート酸化物層を形成することは、ゲート酸化物層を乾燥Ｏ2中で形成することを含むことができ、これらの方法はさらに、ゲート酸化物層を湿潤Ｏ2中でアニールすることを含むことができる。具体的には、ゲート酸化物層は、乾燥Ｏ2中で最高約１２００℃の温度で形成することができる。湿式アニールは、約１．８以上の水素と酸素の分子比を使用した発熱性アニールを含むことができる。
【００１３】
これらの方法はさらに、ゲート酸化物層を形成した後、ゲート酸化物層を湿潤Ｏ2中でアニールする前に、ゲート酸化物層を不活性雰囲気で最高約１２００℃の温度でアニールすることを含むことができる。
【００１４】
いくつかの実施形態では、ゲート酸化物層を湿潤Ｏ2中でアニールすることは、ゲート酸化物層を湿潤Ｏ2中で約９５０℃未満の温度で、少なくとも１時間アニールすることを含むことができる。
【００１５】
いくつかの実施形態では、炭化シリコン層はｎ型炭化シリコン層を含むことができ、ｐ型領域はｐ型ソース領域を含むことができる。これらの方法はさらに、ｐ型ドレイン領域を形成するために、ｎ型ウェルにｐ型ドーパントイオンを注入することを含むことができ、ｐ型ドレイン領域は、ｐ型ソース領域から間隔を置いて配置され、ｐ型ソース領域とｐ型ドレイン領域との間にチャネル領域を画定する。
【００１６】
いくつかの実施形態では、炭化シリコン層は、ｎ型ウェルに隣接したＪＦＥＴ領域を含むｐ型炭化シリコン層を含むことができ、ｐ型領域はｐ型エミッタ領域を含むことができ、ｐ型エミッタ領域は、ＪＦＥＴ領域から間隔を置いて配置され、ｐ型エミッタ領域とＪＦＥＴ領域との間にチャネル領域を画定する。
【００１７】
これらの方法はさらに、ソース領域とドレイン領域との間にしきい値調整領域を形成することを含むことができる。しきい値調整領域を形成することは、チャネル領域のしきい値を調整するために、チャネル領域にｐ型ドーパントイオンを注入することを含むことができる。ｐ型ドーパントは、約５×１０11ｃｍ-2から約５×１０13ｃｍ-2のドーズ、および／または少なくとも約２５ｋｅＶの注入エネルギーで注入することができる。
【００１８】
いくつかの実施形態では、しきい値調整領域を、炭化シリコン層上にエピタキシャル層を形成し、エピタキシャル層にｐ型ドーパントをドープすることによって形成することができる。ｐ型領域を形成することは、エピタキシャル層にｐ型ドーパントイオンを注入することを含むことができる。
【００１９】
エピタキシャル層を形成することは、エピタキシャル成長中に、エピタキシャル層にドナーイオンを、約５×１０15ｃｍ-3から約１×１０16ｃｍ-3のドーピング濃度にドープし、次いで、エピタキシャル層に約１×１０16ｃｍ-3から約５×１０18ｃｍ-3の正味ドーピング濃度を提供するために、エピタキシャル層にｐ型ドーパントイオンを注入することを含むことができる。エピタキシャル層は、約１００ｎｍから約５００ｎｍの厚さを有することができる。
【００２０】
本発明のいくつかの実施形態に基づく炭化シリコンベースのトランジスタは、炭化シリコン層と、炭化シリコン層内のｎ型ウェルと、ｎ型ウェル内のｐ型領域であって、ｐ型領域に隣接したｎ型ウェル内にチャネル領域を少なくとも部分的に画定するｐ型領域とを含む。このトランジスタはさらに、チャネル領域内のしきい値調整領域を含む。しきい値調整領域は、ｐ型ドーパントを約１×１０16ｃｍ-3から約５×１０18ｃｍ-3の正味ドーパント濃度で含む。このトランジスタはさらに、チャネル領域上のゲート酸化物層と、ゲート酸化物層上のゲートとを含む。チャネル領域は、ゲート電圧−２５Ｖで少なくとも約５ｃｍ2／Ｖ−ｓの正孔移動度を有することができる。
【００２１】
いくつかの実施形態では、炭化シリコン層はｎ型炭化シリコン層を含むことができ、ｐ型領域はｐ型ソース領域を含むことができる。このトランジスタはさらにｐ型ドレイン領域を含むことができ、このｐ型ドレイン領域は、ｐ型ソース領域から間隔を置いて配置され、ｐ型ソース領域とｐ型ドレイン領域との間にチャネル領域を画定する。
【００２２】
いくつかの実施形態では、炭化シリコン層は、ｎ型ウェルに隣接したＪＦＥＴ領域を含むｐ型炭化シリコン層を含むことができ、ｐ型領域がｐ型エミッタ領域を含むことができ、このｐ型エミッタ領域は、ＪＦＥＴ領域から間隔を置いて配置され、ｐ型エミッタ領域とＪＦＥＴ領域との間にチャネル領域を画定する。
【００２３】
しきい値調整領域は、ｎ型ウェル内の注入された領域を含むことができ、かつ／またはｎ型炭化シリコン層上のエピタキシャル層を含むことができる。エピタキシャル層は約１００ｎｍから約５００ｎｍの厚さを有することができる。いくつかの実施形態では、チャネル領域は、ゲート電圧−２５Ｖで少なくとも約１０ｃｍ2／Ｖ−ｓの正孔移動度を有することができ、いくつかの実施形態では、チャネル領域は、ゲート電圧−２０Ｖで少なくとも約１３ｃｍ2／Ｖ−ｓの正孔移動度を有することができる。
【００２４】
添付図面は、本発明の理解を深めるために本出願に含められたものであり、本出願に組み込まれ、本出願の一部分を構成し、本発明のある実施形態（１つまたは複数）を示す。
【発明を実施するための最良の形態】
【００２５】
次に、本発明の実施形態が示された添付図面を参照して、本発明の実施形態をより詳細に説明する。なお、本発明は、多くの異なる形態で具体化することができ、本明細書に記載された実施形態に限定されると解釈してはならない。むしろ、これらの実施形態は、この開示が網羅的かつ完全なものとなり、本発明の範囲が当業者に完全に伝わるように提供される。全体を通じて同様の符号は同様の要素を指す。
【００２６】
本明細書では、さまざまな要素を記述するために第１、第２などの用語が使用されることがあるが、これらの要素はこれらの用語によって限定されないことを理解されたい。これらの用語は、１つの要素を他の要素から区別するためだけに使用される。例えば、本発明の範囲を逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。本明細書で使用される場合、用語「および／または」は、記載された関連項目のうちの１つまたは複数の項目の任意の全ての組合せを含む。
【００２７】
本明細書で使用される用語は、特定の実施形態を説明することだけを目的としており、本発明を限定することを意図したものではない。本明細書で使用される場合、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈がそうではないと明確に指示していない限り、複数形も含むことが意図される。また、本明細書で使用される場合、用語「含む（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」および／または「含む（ｉｎｃｌｕｄｉｎｇ）」は、明示された特徴、完全体、ステップ、動作、要素および／または構成要素の存在を示すが、１つまたは複数の他の特徴、完全体、ステップ、動作、要素、構成要素および／またはこれらのグループの存在または追加を妨げないことを理解されたい。
【００２８】
そうでないと定義されない限り、本明細書で使用される全ての用語（技術用語および科学用語を含む）は、本発明が属する技術分野の技術者によって共通に理解される同じ意味を有する。さらに、本明細書で使用される用語は、本明細書および関連技術の文脈におけるそれらの意味と一致した意味を有するものと解釈されなければならず、本明細書においてそのように明示的に定義されない限り、理想化された意味またはあまりに形式的な意味に解釈されないことを理解されたい。
【００２９】
層、領域、基板などの要素が、別の要素「上に」あり、または別の要素「上に」延びると記載されている場合、その要素は、その別の要素上に直接にあり、またはその別の要素上に直接に延びることができ、あるいは介在要素が存在してもよいことを理解されたい。対照的に、ある要素が、別の要素「上に直接に」あり、または別の要素「上に直接に」延びると記載された場合、介在要素は存在しない。また、ある要素が、別の要素に「接続」または「結合」されていると記載されている場合、その要素は、その別の要素に直接に接続または結合されており、あるいは介在要素が存在してもよいことを理解されたい。対照的に、ある要素が、別の要素に「直接に接続され」、または「直接に結合され」ていると記載されている場合、介在要素は存在しない。
【００３０】
本明細書では、図に示された１つの要素、層または領域と別の要素、層または領域との関係を記述するために、「下方」、「上方」、「上側」、「下側」、「水平」、「垂直」などの相対語が使用されることがある。これらの用語は、図に示された方向だけでなく、デバイスのさまざまな方向を包含することが意図されることを理解されたい。
【００３１】
本明細書では、本発明の実施形態が、本発明の理想化された実施形態（および中間構造）の概略図である断面図を参照して説明される。分かりやすくするため、これらの図面では、層および領域の厚さが誇張されている。さらに、例えば製造技法および／または製作公差の結果として、形状が図の形状とは異なることが予想される。したがって、本発明の実施形態は、本明細書に示された領域の特定の形状に限定されると解釈すべきでなく、例えば製造に起因する形状の変動を含むものと解釈すべきである。例えば、長方形として示された被注入領域は一般に、丸まったまたはカーブした特徴を有し、かつ／またはその縁において、注入物の濃度が、被注入領域から非注入領域へ不連続に変化するのではなく、ある勾配をもって変化する。同様に、注入によって形成された埋没領域は、埋没領域と注入が実施された表面と間の領域に、注入の一部を残す可能性がある。このように、図に示された領域は概略的なものであり、それらの形状は、デバイスのある領域の実際の形状を示すことを意図したものではなく、本発明の範囲を限定することを意図したものでもない。
【００３２】
本発明のいくつかの実施形態は、その層および／または領域の多数キャリアの濃度を示すｎ型、ｐ型などの導電型を有することを特徴とする半導体層および／または領域に関して説明される。したがって、ｎ型材料は、負に帯電した電子のある多数平衡濃度を有し、ｐ型材料は、正に帯電した正孔のある多数平衡濃度を有する。いくつかの材料は、他の層または領域に比べて多数キャリアの濃度が相対的に高い（「＋」）または低い（「−」）ことを示すために、（ｎ＋、ｎ−、ｐ＋、ｐ−、ｎ＋＋、ｎ−−、ｐ＋＋、ｐ−−などのように）「＋」または「−」を付けて示されることがある。しかしながら、このような表記は、ある層または領域中に、特定の濃度の多数または少数キャリアが存在することを意味しない。
【００３３】
本発明のいくつかの実施形態は、ｐ型チャネル領域を含む炭化シリコン電子デバイスを提供する。デバイスのチャネル領域は、ゲート電圧−２５Ｖで５ｃｍ2／Ｖ−ｓ超の正孔移動度を示すことができ、いくつかの実施形態では、ゲート電圧−２５Ｖで１０ｃｍ2／Ｖ−ｓ超の正孔移動度を示すことができる。この高い正孔移動度は、乾／湿式酸化プロセス、しきい値調整および／または高温活性化アニールを使用して得ることができる。
【００３４】
本発明のいくつかの実施形態に基づく金属酸化物半導体（ＭＯＳ）デバイス１０が図１に示されている。図１に示されているように、例えばｎ型炭化シリコン基板とすることができる基板１１が提供される。この基板は、２Ｈ、４Ｈ、６Ｈ、３Ｃおよび／または１５Ｒのポリタイプを有することができる。基板１１上にｎ型エピタキシャル層１２が形成される。エピタキシャル層１２内にｎ型ウェル領域１４が形成され、基板１１とは反対側のエピタキシャル層１２の表面のウェル領域１４内に、間隔を置いて配置されたｐ+型のソース領域１６およびドレイン領域１８が形成される。ソース領域１６およびドレイン領域１８上にそれぞれ、ソースオーミックコンタクト２６およびドレインオーミックコンタクト２８が形成される。
【００３５】
ソース領域１６とドレイン領域１８との間のエピタキシャル層１２の表面または表面近くに、チャネル領域１９が延びる。チャネル領域１９内に、ｐ型ドーパントを約１×１０16ｃｍ-3から約５×１０18ｃｍ-3のドーパント濃度で含むしきい値調整領域２０がある。エピタキシャル層１２の表面のチャネル領域１９上に、ゲート酸化物層２２およびゲート３０が形成される。デバイス１０のフィールド領域を覆って、フィールド酸化物領域２５が形成される。基板１１上に、ボディコンタクト（ｂｏｄｙ  ｃｏｎｔａｃｔ）３２を形成することができる。
【００３６】
図１に示されたデバイス１０を形成する操作が図２Ａ〜２Ｄに示されている。図２Ａを参照すると、基板１１上に形成されたエピタキシャル層１２は、正味ドーパント濃度約５×１０15ｃｍ-3、厚さ約５μｍのｎ型炭化シリコンを含むことができる。エピタキシャル層１２内に、ｎ型ウェル領域１４が、例えばイオン注入によって形成される。ｎ型ウェル領域１４には、例えば窒素および／またはリン原子を、約１×１０16ｃｍ-3から約５×１０19ｃｍ-3の濃度にドープすることができる。特定の実施形態では、ｎ型ウェル領域１４に、窒素および／またはリンなどのｎ型ドーパントを、約５×１０16ｃｍ-3の濃度にドープすることができる。ｎ型ウェル領域１４は例えば、総ドーズ２．７６×１０14ｃｍ-2、注入エネルギー３６０ｋｅＶ、温度６５０℃のイオン注入によって形成することができる。ウェル領域１４は、エピタキシャル層１２内の深さ約０．５μｍまで延びることができる。
【００３７】
ｎ型ウェル領域１４内に、ｐ型ソース領域１６およびドレイン領域１８が、例えばホウ素および／またはアルミニウム原子などのｐ型ドーパントの選択注入によって形成される。ソース領域１６およびドレイン領域１８は例えば、総ドーズ８．１×１０14ｃｍ-2、注入エネルギー１４０ｋｅＶ、温度６５０℃のホウ素またはアルミニウムイオンの注入によって形成することができる。ソース領域１６およびドレイン領域１８は、それらの間にチャネル領域１９を画定するため、ｎ型ウェル領域１４内に間隔を置いて配置される。
【００３８】
従来のｎチャネルＳｉＣ  ＭＯＳデバイスは一般に非常に低いしきい電圧（０〜２Ｖ）を有し、このことが、エンハンスメントモードデバイスにおけるしきい値調整注入の使用の妨げとなることがある。しかしながら、ｐチャネルＭＯＳデバイスは、チャネル内でのキャリアの移動度を増大させ、かつ／またはしきい電圧を低下させるしきい値調整注入の使用を可能にする十分に大きなしきい電圧を有することができる。
【００３９】
図２Ｂを参照すると、エピタキシャル層１２の表面にマスク３４が形成され、デバイス１０のチャネル領域１９が露出するようにパターン形成される。デバイス１０のしきい電圧を調整するため、チャネル領域１９のしきい値調整領域２０にしきい値調整注入３６を実行することができる。しきい値調整注入は、必要なしきい値調整量に従って、約５×１０11ｃｍ-2から約５×１０13ｃｍ-2のドーズで実行することができる。その結果生じるしきい値調整領域は、約１００ｎｍから約５００ｎｍの厚さ、約１×１０16ｃｍ-3から約５×１０18ｃｍ-3の正味ドーパント濃度を有することができる。注入される種は必要な調整のタイプによって異なる。例えば、ｐチャネルデバイスのしきい電圧を低下させるためには、アクセプタ（ｐ型）イオンをｐ型ドーパントとして注入することができる。特定の実施形態では、アルミニウムのしきい値調整注入を、３×１０12ｃｍ-2のドーズで実行することができる。注入エネルギーは、デバイスの表面またはデバイスの表面から所望の距離のところにチャネルが配置されるように選択することができる。いくつかの実施形態では、しきい値調整注入を、少なくとも約２５ｋｅＶの注入エネルギーで実行することができる。いくつかの実施形態では、しきい値調整が複数回の注入を含むことができる。特定の実施形態では、アルミニウムの総ドーズを１×１０13ｃｍ-2とするために、アルミニウムイオンを、８．４×１０11ｃｍ-2のドーズ、４５ｋｅＶの注入エネルギーで注入し、１．１２×１０12ｃｍ-2のドーズ、８５ｋｅＶの注入エネルギーで注入し、１．５２×１０12ｃｍ-2のドーズ、１４０ｋｅＶの注入エネルギーで注入し、１．９２×１０12ｃｍ-2のドーズ、２１０ｋｅＶの注入エネルギーで注入し、４．６×１０12ｃｍ-2のドーズ、３３０ｋｅＶの注入エネルギーで注入することによって、しきい値調整を実施することができる。イオン注入の後、マスク３４を除去することができる。
【００４０】
しきい値調整に関連して、高温の活性化アニール（１８００℃）は、しきい値調整イオンの活性化ならびにチャネル領域１９内の欠陥のアニールを強化することができる。このような高温アニールは、炭化シリコンエピタキシャル層１２の表面を傷つける可能性がある。このような損傷を低減させるため、エピタキシャル層１２の表面に黒鉛コーティングを形成することができる。図２Ｃを参照すると、注入されたイオンを活性化するためにデバイスをアニールする前に、構造の上面／表側に、アニールの間、構造の表面を保護するために黒鉛コーティング４０を塗布することができる。黒鉛コーティング４０は、従来のレジストコーティング法によって塗布することができ、約１μｍの厚さを有することができる。エピタキシャル層１２上に結晶性のコーティングを形成するため、黒鉛コーティング４０を加熱することができる。注入されたイオンは、熱アニールによって活性化することができ、この熱アニールは例えば、不活性ガス中で、約１７００℃以上の温度で実行することができる。具体的には、この熱アニールを、アルゴン中で、約１８５０℃の温度で５分間実行することができる。黒鉛コーティング４０は、この高温アニールの間、エピタキシャル層１２の表面を保護するのに役立つことがある。
【００４１】
次いで、黒鉛コーティングを、例えばアッシング（ａｓｈｉｎｇ）および熱酸化によって除去することができる。
【００４２】
図２Ｄを参照すると、デバイス１０を分離するために、例えば５０００Åの高温酸化物を含むフィールド酸化物２５を、例えば高温の化学蒸着によって付着させることができる。フィールド酸化物２５はブランケット（ｂｌａｎｋｅｔ）付着させることができ、続いて、ソース領域１６、ドレイン領域１８およびチャネル領域１９を含むデバイス１０の活性領域が露出するように、フィールド酸化物２５をパターン形成することができる。
【００４３】
フィールド酸化物２５を形成した後、エピタキシャル層１２の露出した表面にゲート酸化物２２を成長させる。ゲート酸化物２２は、乾燥Ｏ2中でのバルク酸化物の成長と、それに続く湿潤Ｏ2中でのバルク酸化物のアニールとを含む乾／湿式酸化プロセスによって成長させることができる。この乾／湿式酸化プロセスは例えば、その開示の全体が参照によって本明細書に組み込まれる特許文献２に記載されている。本明細書で使用される場合、湿潤Ｏ2中での酸化物のアニールは、Ｏ2とＨ2Ｏ蒸気の両方を含む環境での酸化物のアニールを指す。乾式酸化物成長と湿式酸化物アニールとの間にアニールを実行することができる。乾式Ｏ2酸化物成長は例えば、石英管炉内で、最高約１２００℃の温度の乾燥Ｏ2中で、少なくとも約２．５時間実行することができる。乾式酸化物成長は、バルク酸化層を所望の厚さに成長させるために実行される。乾式酸化物成長の温度が酸化物の成長速度に影響を及ぼすことがある。例えば、処理温度が高いほど、酸化物の成長速度は速くなる。最高成長温度は、使用されるシステムによって異なる。乾式Ｏ2成長では、石英管の代わりに例えば炭化シリコン炉を使用することによって、より高い温度を達成することができる。しかしながら、より高い温度が酸化物の質を向上させないこともある。
【００４４】
いくつかの実施形態では、この乾式Ｏ2酸化物成長を、乾燥Ｏ2中で、約１１７５℃の温度で、約３．５時間実行することができる。その結果生じた酸化層を、不活性雰囲気で、最高約１２００℃の温度でアニールすることができる。具体的には、その結果生じた酸化層を、Ａｒ中で、約１１７５℃の温度で、約１時間アニールすることができる。
【００４５】
湿式Ｏ2酸化物アニールは、約９５０℃以下の温度で、少なくとも約１時間実行することができる。追加の界面状態を導入する可能性があるＳｉＣ／ＳｉＯ2界面でのさらなる熱酸化物成長を防ぐため、湿式Ｏ2アニールの温度は制限される。具体的には、湿式Ｏ2アニールは、湿潤Ｏ2中で、約９５０℃の温度で、約３時間実行することができる。その結果生じるゲート酸化物層２２は約５００Åの厚さを有することができる。
【００４６】
いくつかの実施形態では、湿式Ｏ2アニールプロセスにおいて使用される水蒸気を、発熱プロセス（ｐｙｒｏｇｅｎｉｃ  ｐｒｏｃｅｓｓ）を使用して発生させることができ、その結果起こる湿式Ｏ2アニールを「発熱性酸化（ｐｙｒｏｇｅｎｉｃ  ｏｘｉｄａｔｉｏｎ）」と呼ぶことができる。図３を参照すると、発熱性酸化では、約８００℃などの高温に加熱された、アニール室２２０とは別個の発熱室２１０内へ、酸素（Ｏ2）ガスおよび水素（Ｈ2）ガスが流される。水素および酸素ガスは発熱室２１０内で燃焼し、水蒸気（Ｈ2Ｏ）と酸素（Ｏ2）の混合物を形成し、これがアニール室２２０に供給される。
【００４７】
いくつかのケースでは、発熱室２１０内への水素および酸素の流量を、水素と酸素の分子比が２：１に近づくように、しかし２：１を超えないように調整することが望ましいことがある。すなわち、アニール室２２０に供給される混合物が、合理的な安全限界内において、できるだけ湿っていることが望ましい場合がある。いくつかのケースでは、水素／酸素比１．８：１または１．９：１を使用することができる。
【００４８】
ゲート酸化物層２２を、例えばＳｉＣ上の酸窒化物層（nitrided oxide layer）または湿式酸化されただけの酸化物層に比べて、酸化物層２２のバンドギャップの下半分の界面状態密度ＤITが低いと特徴づけることができる。例えば、図９は、４Ｈ−ＳｉＣ基板上に熱成長させたＳｉＯ2層のエネルギーレベルに対するＤITのグラフである。前述の乾／湿式酸化プロセスを使用して成長させた酸化物層は、曲線９０１によって示されているように、バンドギャップの下半分において、低い界面状態密度を示した。しかし、乾／湿式酸化プロセスを使用して成長させた酸化物層を、続いて、一酸化窒素（ＮＯ）を含む雰囲気で、約１１７５℃でアニールすると、曲線９０２によって示されているように、界面状態密度は増大した。
【００４９】
図２Ｄを再び参照すると、ゲート酸化物２２上にゲートコンタクト３０が形成される。ゲートコンタクト３０は例えば、ホウ素がドープされたポリシリコンを含むことができ、約４５０ｎｍの厚さを有することができる。
【００５０】
ソース領域１６およびドレイン領域１８上にそれぞれ、ソースオーミックコンタクト２６およびドレインオーミックコンタクト２８が形成される。ソースオーミックコンタクト２６およびドレインオーミックコンタクト２８は、約５０〜８０ｎｍのニッケルを含むことができ、約８２５℃のアルゴン雰囲気で、約２分間、急速熱アニールすることができる。
【００５１】
例えばその開示の全体が参照によって本明細書に組み込まれる特許文献３に記載されているように、ゲート酸化物の窒化によって、炭化シリコン内の従来のｎチャネル金属酸化物半導体（ＭＯＳ）デバイスを改良することができる。ゲート酸化物の窒化によって、（伝導帯に近い）バンドギャップの上半分における酸化物の界面状態密度を低下させることができる。しかしながら、ＳｉＣ内のｐ型ＭＯＳデバイスでは、酸化物の質が、バンドギャップの下半分（すなわち価電子帯に近い側）の界面状態の影響を大きく受けることがある。望ましくないことに、窒化は、バンドギャップの下半分の界面状態の密度を増大させる可能性がある。
【００５２】
ゲート酸化物層２２内の価電子帯の近くの界面状態密度を低下させるため、前述の乾／湿式酸化プロセスを使用して、酸化物層２２を形成することができる。いくつかの実施形態では、この乾／湿式酸化を、酸化物を窒素にさらすことなく実行することができる。本明細書に記載された乾／湿式酸化プロセスは、酸化物層のバンドギャップの中央部および下半分の界面状態を低下させ、それによってＰＭＯＳベースのデバイスのチャネルを改良するのに有効な場合がある。
【００５３】
本発明に基づく他の実施形態が、図４Ａ〜４Ｂに示されている。これらの図に示されているように、イオン注入によってエピタキシャル層１２内にｎ型ウェル領域１４を形成した後、エピタキシャル層１２上にエピタキシャルを再成長させることによって、しきい値調整層６０を形成することができる。しきい値調整層６０は、層の厚さに基づく適当な電荷を提供する濃度にアクセプタがドープされた厚さ約１００ｎｍから約５００ｎｍの炭化シリコン層を含むことができる。しきい値調整層６０には、エピタキシャル成長中にドープすることができ、かつ／またはエピタキシャル成長後にイオン注入によってドープすることができる。例えば、しきい値調整層６０には、エピタキシャル成長中にドナーイオン（すなわちｎ型ドーパント）を薄く（例えば約５×１０15ｃｍ-3から約１×１０16ｃｍ-3に）ドープし、続いて、アルミニウムおよび／またはホウ素などのアクセプタイオンを、イオン注入を使用して約１×１０16ｃｍ-3から約５×１０18ｃｍ-3の正味濃度にドープすることができる。具体的には、しきい値調整層は、アルミニウムおよび／またはホウ素などのアクセプタイオンが約１×１０17ｃｍ-3の正味濃度にドープされた約３００ｎｍの炭化シリコンを含むことができる。
【００５４】
図４Ｂを参照すると、しきい値調整層６０を貫通してｎ型ウェル領域１４内に、ｐ型ソース領域１６およびドレイン領域１８を注入することができる。フィールド酸化物２５、ゲート酸化物２２、ゲートコンタクト３０、ならびにソースおよびドレインオーミックコンタクト２６、２８の形成を含むデバイス処理の残りの部分は、前述のとおりに進めることができる。
【００５５】
図５に示されているように、前述のとおりに形成された酸化物層を有するｐチャネルＭＯＳデバイスは、改良されたターンオン特性およびオン状態移動度特性を示すことができる。図５は、薄くドープされたチャネル領域上にさまざまな条件で形成されたゲート酸化物層を有するｐチャネルＭＯＳ試験デバイスのゲート電圧に対するＭＯＳ正孔移動度のグラフである。図５に示された正孔移動度値は、デバイスのトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）測定から得たものである。図５の曲線５０１は、前述の乾／湿式酸化プロセスを使用して製造されたゲート酸化物層を有するｐチャネルＭＯＳデバイスのゲート電圧に対するＭＯＳ正孔移動度のグラフである。比較例が曲線５０２〜５０４によって示されている。曲線５０２は、前述の乾／湿式酸化プロセスを使用して形成され、ＮＯ環境で約１１００℃でアニールされたゲート酸化物層を有するｐチャネルＭＯＳデバイスのゲート電圧に対するＭＯＳ正孔移動度のグラフであり、曲線５０３は、前述の乾／湿式酸化プロセスを使用して形成され、ＮＯ環境で約１１７５℃でアニールされたゲート酸化物層を有するｐチャネルＭＯＳデバイスのゲート電圧に対するＭＯＳ正孔移動度のグラフである。曲線５０４は、湿式酸化だけを使用して成長させたゲート酸化物層を有するｐチャネルＭＯＳデバイスのゲート電圧に対するＭＯＳ正孔移動度のグラフである。図５に示されているように、前述の乾／湿式酸化プロセスを使用して形成され、ＮＯ中でアニールされていないゲート酸化物層を有するデバイスは、湿式酸化だけを使用して形成されたデバイスおよびＮＯ中で酸化物層がアニールされたデバイスよりも低いターンオン電圧および高いピーク移動度を有する。
【００５６】
本発明のいくつかの実施形態に基づくＭＯＳデバイスのゲート電圧に対するＭＯＳ正孔移動度のグラフである図６は、濃くドープされたｎウェル内に形成されたしきい値調整済みのＰＭＯＳデバイスに対してより高温のアニールを実施することの可能ないくつかの利点を示す。図６に示された正孔移動度値は、デバイスのトランスコンダクタンス測定から得たものである。図６に示されているように、約１７００℃でアニールされたデバイス（曲線６０１）は、約１８００℃でアニールされ、発熱性湿式酸化を使用せずに形成されたデバイス（曲線６０２）、および約１８００℃でアニールされ、発熱性湿式酸化を使用して形成されたデバイス（曲線６０３）に比べて、低い正孔移動度および大きな（すなわちより負の）ターンオン電圧を有する。（約１８００℃でのアニールによって得られる）電気的に最も活性なドーズは、約１３ｃｍ2／Ｖ−ｓを超える移動度および約−５Ｖのしきい電圧を生み出す。
【００５７】
本発明の実施形態に基づく水平ＭＯＳデバイスの測定温度に対するＭＯＳ正孔移動度（曲線７０１）およびしきい電圧（曲線７０２）のグラフである図７に示されているように、１８００℃でアニールされたデバイスは、高温で動作させたときでも、高い移動度およびエンハンスメントモード動作を示し続けることができる。図７に示されているように、１８００℃でアニールされた（発熱性湿式酸化なしで形成された）デバイスの高温における性能は、フォノンが制限された散乱（phonon-limited scattering）、およびエンハンスメントモード動作に対する十分なしきい電圧を示す。
【００５８】
図８Ａおよび８Ｂはそれぞれ、黒鉛でキャップし、約１７００℃および約１８００℃で高温アニールした後のＳｉＣ基板の原子間力顕微鏡（ＡＦＭ）像である。これらのＡＦＭ像は、ＳｉＣ基板が、約１７００℃および１８００℃でのアニール後も、実質的に初期のモルフォロジ（ｍｏｒｐｈｏｌｏｇｙ）を保持し続けることを示しており、このことは信頼性の高いデバイス動作に寄与する。したがって、黒鉛キャッピングは、黒鉛キャッピングなしで達成することができる温度よりも高い温度のアニールを可能にすることができる。例えば、炭化シリコンエピタキシャル層のアニールは一般に１６５０℃以下に制限される。しかしながら、本発明のいくつかの実施形態は、１６５０℃よりも高いアニール温度を提供することができる。
【００５９】
ＳｉＣウェーハは一般に、アニールの前に約０．２ｎｍのＲＭＳ粗さＺRMSを有する。図８Ａに示された１７００℃でアニールされたウェーハは、無注入のチャネル領域で０．２２ｎｍ、ソース（ｎ注入）領域で０．３７ｎｍのＺRMSを有する。図８Ｂに示された１８００℃でアニールされたウェーハは、無注入のチャネル領域で４．１Å、ソース（ｎ注入）領域で０．３８ｎｍのＺRMSを有する。
【００６０】
本発明のいくつかの実施形態に基づくｐチャネル平面ＩＧＢＴ構造の単位セル１００が図１０に示されている。図１０に示されたデバイス１００の構造などの平面デバイス構造は、プロセスの単純化および／またはデバイス信頼性の向上を提供することができる。しかしながら、他のデバイス構造も有利に使用することができる。
【００６１】
図１０のデバイス１００は、ｎ型８°オフアクシス（ｏｆｆ−ａｘｉｓ）４Ｈ−ＳｉＣ基板１１０上に、ｐ型バッファ層１１２およびｐドリフト（ｐ−ｄｒｉｆｔ）エピタキシャル層１１４を含む。ｐドリフト層１１４は、約１００μｍから約１２０μｍの厚さを有することができ、ｐドリフト層１１４には、ブロッキング能力（ｂｌｏｃｋｉｎｇ  ｃａｐａｂｉｌｉｔｙ）を約１０ｋＶにするために、ｐ型ドーパントを、約２×１０14ｃｍ-3から約６×１０14ｃｍ-3のドーピング濃度にドープすることができる。ｐ型バッファ層１１２は、約１から約２μｍの厚さを有することができ、ｐ型バッファ層１１２には、ｐ型ドーパントを、約１×１０17ｃｍ-3のドーピング濃度にドープすることができる。ｐ型バッファ層１１２は、パンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）を防ぐチャネルストップ層として提供することができる。
【００６２】
この構造はさらに、ｎ＋ウェル領域１１８およびｐ＋エミッタ領域１２０を含み、これらはそれぞれ、例えば窒素およびアルミニウムの選択注入によって形成することができる。ｎ＋ウェル領域１１８の接合深さは約０．５μｍとすることができる。構造１００はさらに、ドリフト層１１４の表面からｎ＋ウェル領域１１８内に延びるｎ＋コンタクト領域１２２を含む。デバイスの周縁にガードリング（ｇｕｒａｄ−ｒｉｎｇ）ベースの端子（図示せず）を提供することができる。
【００６３】
例えば、隣接するｎ＋ウェル領域１１８間のドリフト層１１４にアルミニウムを注入することによって、ＪＦＥＴ領域１２４を形成することができる。隣接するｎ＋ウェル領域からのＪＦＥＴ抵抗が低減されるように、ＪＦＥＴ領域１２４にｐ型ドーパントを注入することができる。具体的には、ＪＦＥＴ抵抗が低減され、かつ注入損傷が許容されるレベルに維持されるように、ＪＦＥＴ注入ドーズを選択することができる。いくつかの実施形態では、ＪＦＥＴ注入を、ＪＦＥＴ領域のドーパント濃度を約１×１０16ｃｍ-3にするのに十分なドーズで実行することができる。ＪＦＥＴ領域は例えば、エピタキシャル成長プロセスによって形成することができる。
【００６４】
いくつかの実施形態では、デバイス１００のＭＯＳチャネル領域１２５に、しきい値調整領域を提供することができる。具体的には、しきい電圧を変更し、かつ／または反転チャネル移動度を向上させるために、ｐ＋エミッタ領域１２０とＪＦＥＴ領域１２４との間のｎ＋ウェル領域１１８のチャネル領域１２５に、アルミニウムなどのｐ型ドーパントを注入することができる。しきい値調整領域は、イオン注入および／またはエピタキシャル再成長技法を使用して形成することができる。例えば、ｎ＋ウェル領域１１８およびＪＦＥＴ注入物の活性化アニールの後、エピタキシャル再成長によってしきい値調整領域を成長させることができる。この場合、ｐ型エミッタ注入をしきい値調整領域再成長層まで持ち上げることによって、しきい値調整領域はさらに、ラッチアップ（latch-up）を防ぐことができる深いｎウェルの形成も可能にすることができる。この深いｎウェルによって、ｎウェル抵抗を引き下げることができ、デバイスのラッチアップ電流を増大させることができる。
【００６５】
しきい値調整領域は、必要なしきい値調整量に従って、ｐ型ドーパントイオンを、約５×１０11ｃｍ-2から約５×１０13ｃｍ-2のドーズで注入することによって形成することができる。特定の実施形態では、アルミニウムのしきい値調整注入を、３×１０12ｃｍ-2のドーズで実行することができる。注入エネルギーは、デバイスの表面またはデバイスの表面から所望の距離のところにチャネルが配置されるように選択することができる。いくつかの実施形態では、しきい値調整注入を、少なくとも約２５ｋｅＶの注入エネルギーで実行することができる。いくつかの実施形態では、しきい値調整が複数回の注入を含むことができる。特定の実施形態では、アルミニウムの総ドーズを１×１０13ｃｍ-2とするために、アルミニウムイオンを、８．４×１０11ｃｍ-2のドーズ、４５ｋｅＶの注入エネルギー、１．１２×１０12ｃｍ-2のドーズ、８５ｋｅＶの注入エネルギー、１．５２×１０12ｃｍ-2のドーズ、１４０ｋｅＶの注入エネルギー、１．９２×１０12ｃｍ-2のドーズ、２１０ｋｅＶの注入エネルギー、および、４．６×１０12ｃｍ-2のドーズ、３３０ｋｅＶの注入エネルギーで注入することによって、しきい値調整を実施することができる。しきい値調整領域は、高いチャネル移動度および／または長いキャリア寿命を提供することができるｐ型エピタキシャル成長によって形成することができる。
【００６６】
注入された全てのドーパントは、シリコン超過圧で約１６５０℃以上の温度で構造をアニールすることによって活性化し、かつ／または黒鉛膜などのカプセル封入層によって覆うことができる。高温アニールが、炭化シリコンエピタキシの表面を傷つける可能性がある。このような損傷を低減させるため、デバイスの表面に黒鉛コーティングを形成することができる。注入されたイオンを活性化するためにデバイスをアニールする前に、構造の上面／表側に、アニールの間、構造の表面を保護するために黒鉛コーティングを塗布することができる。黒鉛コーティングは、従来のレジストコーティング法によって塗布することができ、約１μｍの厚さを有することができる。ドリフト層１１４上に結晶性のコーティングを形成するため、黒鉛コーティングを加熱することができる。注入されたイオンは、熱アニールによって活性化することができ、この熱アニールは例えば、不活性ガス中で、約１６５０℃以上の温度で実行することができる。具体的には、この熱アニールを、アルゴン中で、約１７００℃の温度で５分間実行することができる。黒鉛コーティングは、この高温アニールの間、ドリフト層１１４の表面を保護するのに役立つことができる。
【００６７】
次いで、黒鉛コーティングを、例えばアッシングおよび熱酸化によって除去することができる。
【００６８】
注入アニールの後、厚さ約１μｍの二酸化シリコンのフィールド酸化物（図示せず）を付着させ、デバイスの活性領域が露出するようにパターン形成する。
【００６９】
ゲート酸化プロセスによって、ゲート酸化物層１３４を形成することができ、ゲート酸化物の最終的な厚さは４００〜６００Åとすることができる。
【００７０】
具体的には、ゲート酸化物１３４は、乾燥Ｏ2中でのバルク酸化物の成長と、それに続く湿潤Ｏ2中でのバルク酸化物のアニールとを含む乾／湿式酸化プロセスによって成長させることができ、この乾／湿式酸化プロセスは例えば、その開示の全体が参照によって本明細書に組み込まれる特許文献２に記載されている。本明細書で使用される場合、湿潤Ｏ2中での酸化物のアニールは、Ｏ2とＨ2Ｏ蒸気の両方を含む環境での酸化物のアニールを指す。乾式酸化物成長と湿式酸化物アニールとの間にアニールを実行することができる。乾式Ｏ2酸化物成長は例えば、石英管内で、最高約１２００℃の温度の乾燥Ｏ2中で、少なくとも約２．５時間実行することができる。乾式酸化物成長は、バルク酸化層を所望の厚さに成長させるために実行される。乾式酸化物成長の温度が酸化物の成長速度に影響を及ぼすことがある。例えば、処理温度が高いほど、酸化物の成長速度は速くなる。最高成長温度は、使用されるシステムによって異なる。
【００７１】
いくつかの実施形態では、この乾式Ｏ2酸化物成長を、乾燥Ｏ2中で、約１１７５℃の温度で、約３．５時間実行することができる。その結果生じた酸化層を、不活性雰囲気で、最高約１２００℃の温度でアニールすることができる。具体的には、その結果生じた酸化層を、Ａｒ中で、約１１７５℃の温度で、約１時間アニールすることができる。湿式Ｏ2酸化物アニールは、約９５０℃以下の温度で、少なくとも約１時間実行することができる。追加の界面状態を導入する可能性があるＳｉＣ／ＳｉＯ2界面でのさらなる熱酸化物成長を防ぐため、湿式Ｏ2アニールの温度は制限される。具体的には、湿式Ｏ2アニールは、湿潤Ｏ2中で、約９５０℃の温度で、約３時間実行することができる。その結果生じるゲート酸化物層は約５００Åの厚さを有することができる。
【００７２】
ゲート酸化物１３４の形成の後、ポリシリコンゲート１３２を付着させることができ、ポリシリコンゲート１３２には例えば、ホウ素をドープすることができ、続いて、ゲート抵抗を低減させるためにメタライゼーションプロセスを実施することができる。ｐ型オーミックエミッタコンタクト金属１２８としてＡｌ／Ｎｉコンタクトを付着させ、ｎ型コレクタコンタクト金属１２６としてＮｉを付着させることができる。全てのコンタクトを急速熱アニール装置（ＲＴＡ）内で焼結させることができ、厚いＴｉ／Ａｕ層をパッド金属として使用することができる。
【００７３】
本発明のいくつかの実施形態に基づく炭化シリコンｐチャネルＭＯＳ構造は、従来の炭化シリコンｐチャネルＭＯＳ構造に比べて低いしきい電圧および／または高いオン状態正孔移動度を示すことができる。したがって、本発明のいくつかの実施形態に基づくｐチャネルＭＯＳ構造を、ｐチャネルＭＯＳＦＥＴおよび／またはｐチャネル絶縁ゲートバイポーラトランジスタ（Ｐ−ＩＧＢＴ）などのｐチャネルＭＯＳ構造を有する任意の半導体デバイスで利用することができる。
図面および明細書には、本発明の一般的な実施形態が開示されている。特定の用語が使用されるが、それらは、一般的かつ記述的な意味においてのみ使用されており、限定目的では使用されていない。本発明の範囲は特許請求の範囲に記載されている。
【図面の簡単な説明】
【００７４】
【図１】本発明のいくつかの実施形態に基づく金属−酸化物−半導体（ＭＯＳ）デバイスの断面図である。
【図２Ａ】本発明のいくつかの実施形態に基づくデバイスの形成に関連した操作を示す断面図である。
【図２Ｂ】本発明のいくつかの実施形態に基づくデバイスの形成に関連した操作を示す断面図である。
【図２Ｃ】本発明のいくつかの実施形態に基づくデバイスの形成に関連した操作を示す断面図である。
【図２Ｄ】本発明のいくつかの実施形態に基づくデバイスの形成に関連した操作を示す断面図である。
【図３】本発明のいくつかの実施形態に従って使用することができる発熱室およびアニール室を示す概略図である。
【図４Ａ】本発明の他の実施形態に基づくデバイスの形成に関連した操作を示す断面図である。
【図４Ｂ】本発明の他の実施形態に基づくデバイスの形成に関連した操作を示す断面図である。
【図５】本発明のいくつかの実施形態に基づく水平ＭＯＳデバイスのゲート電圧に対するＭＯＳ正孔移動度のグラフである。
【図６】本発明のいくつかの実施形態に基づく水平ＭＯＳデバイスのゲート電圧に対するＭＯＳ正孔移動度のグラフである。
【図７】本発明のいくつかの実施形態に基づく水平ＭＯＳデバイスの測定温度に対するＭＯＳ正孔移動度およびしきい電圧のグラフである。
【図８Ａ】本発明のいくつかの実施形態に従って黒鉛でキャップし、１７００℃で高温アニールした後のＳｉＣ基板の原子間力顕微鏡（ＡＦＭ）像である。
【図８Ｂ】本発明のいくつかの実施形態に従って黒鉛でキャップし、１８００℃で高温アニールした後のＳｉＣ基板の原子間力顕微鏡（ＡＦＭ）像である。
【図９】本発明のいくつかの実施形態に従って形成された酸化層のエネルギーレベルに対するＤITのグラフである。
【図１０】本発明のいくつかの実施形態に基づく絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）デバイスの断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成20年4月28日(2008.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化シリコン内にｐチャネルＭＯＳデバイスを形成する方法であって、
炭化シリコン層内にｎ型ウェルを形成すること、
前記炭化シリコン層の表面の前記ｎ型ウェル内にｐ型領域を形成するために、ｐ型ドーパントイオンを注入することであって、前記ｐ型領域は、前記ｐ型領域に隣接した前記ｎ型ウェル内にチャネル領域を少なくとも部分的に画定すること、
前記チャネル領域内にしきい値調整領域を形成すること、
前記ｐ型ドーパントイオンを注入した後に、前記炭化シリコン層上に黒鉛コーティングを形成すること、
前記注入されたイオンを、不活性雰囲気で、１６５０℃よりも高温でアニールすることであって、前記注入されたイオンをアニールすることは、前記炭化シリコン層および前記黒鉛コーティングをアニールすること、
前記注入されたイオンをアニールした後に前記黒鉛コーティングを除去すること、
前記チャネル領域上にゲート酸化物層を形成すること、および
前記ゲート酸化物層上にゲートを形成すること
を含むことを特徴とする方法。
【請求項２】
前記注入されたイオンをアニールする前に前記黒鉛コーティングを結晶化させることをさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記注入されたイオンをアニールすることは、前記注入されたイオンを１７００℃よりも高温でアニールすることを含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記注入されたイオンをアニールすることは、前記注入されたイオンを１８００℃よりも高温でアニールすることを含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記ゲート酸化物層を形成することは、前記ゲート酸化物層を乾燥Ｏ2中で形成することを含み、前記方法は、前記ゲート酸化物層を湿潤Ｏ2中でアニールすることをさらに含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記ゲート酸化物層を形成することは、前記ゲート酸化物層を乾燥Ｏ2中で約１２００℃以下の温度で形成することを含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記ゲート酸化物層を形成した後、前記ゲート酸化物層を湿潤Ｏ2中でアニールする前に、前記ゲート酸化物層を不活性雰囲気で約１２００℃以下の温度でアニールすることをさらに含むことを特徴とする請求項５に記載の方法。
【請求項８】
前記ゲート酸化物層を湿潤Ｏ2中でアニールすることは、前記ゲート酸化物層を湿潤Ｏ2中で約９５０℃以下の温度でアニールすることを含むことを特徴とする請求項５に記載の方法。
【請求項９】
前記ゲート酸化物層を湿潤Ｏ2中でアニールすることは、前記ゲート酸化物層を湿潤Ｏ2中で少なくとも１時間アニールすることを含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記炭化シリコン層はｎ型炭化シリコン層を含み、前記ｐ型領域はｐ型ソース領域を含み、前記方法は、ｐ型ドレイン領域を形成するために、前記ｎ型ウェルにｐ型ドーパントイオンを注入することであって、前記ｐ型ドレイン領域は、前記ｐ型ソース領域から間隔を置いて配置され、前記ｐ型ソース領域と前記ｐ型ドレイン領域との間に前記チャネル領域を画定することをさらに含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記炭化シリコン層は、前記ｎ型ウェルに隣接したＪＦＥＴ領域を含むｐ型炭化シリコン層を含み、前記ｐ型領域はｐ型エミッタ領域を含み、前記ｐ型エミッタ領域は、前記ＪＦＥＴ領域から間隔を置いて配置され、前記ｐ型エミッタ領域と前記ＪＦＥＴ領域との間に前記チャネル領域を画定することを特徴とする請求項１に記載の方法。
【請求項１２】
前記しきい値調整領域を形成することは、前記チャネル領域のしきい値を調整するために、前記チャネル領域にｐ型ドーパントイオンを注入することを含むことを特徴とする請求項１に記載の方法。
【請求項１３】
前記チャネル領域にｐ型ドーパントイオンを注入することは、前記チャネル領域にｐ型ドーパントイオンを、約５×１０11ｃｍ-2から約５×１０13ｃｍ-2のドーズで注入することを含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記チャネル領域にｐ型ドーパントイオンを注入することは、前記チャネル領域にｐ型ドーパントイオンを、少なくとも約２５ｋｅＶの注入エネルギーで注入することを含むことを特徴とする請求項１２に記載の方法。
【請求項１５】
前記しきい値調整領域を形成することは、前記炭化シリコン層上にエピタキシャル層を形成すること、および前記エピタキシャル層にｐ型ドーパントをドープすることを含み、前記ｐ型領域を形成することは、前記エピタキシャル層にｐ型ドーパントイオンを注入することを含むことを特徴とする請求項１に記載の方法。
【請求項１６】
前記エピタキシャル層を形成することは、エピタキシャル成長中に、前記エピタキシャル層にドナーイオンを、約５×１０15ｃｍ-3から約１×１０16ｃｍ-3のドーピング濃度にドープし、次いで、前記エピタキシャル層に約１×１０16ｃｍ-3から約５×１０18ｃｍ-3の正味ドーピング濃度を提供するために、前記エピタキシャル層にｐ型ドーパントイオンを注入することを含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記エピタキシャル層は、約１００ｎｍから約５００ｎｍの厚さを有するように形成され、前記エピタキシャル層にｐ型ドーパントをドープすることは、約１×１０16ｃｍ-3から約５×１０18ｃｍ-3の正味ドーピング濃度を有するように、前記エピタキシャル層にｐ型ドーパントをドープすることを含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記酸化物層を湿潤Ｏ2中でアニールすることは、発熱室内において発熱性水蒸気を発生させること、前記発熱性水蒸気をアニール室に供給すること、および前記アニール室内で前記酸化物層をアニールすることを含むことを特徴とする請求項１に記載の方法。
【請求項１９】
前記発熱性水蒸気を発生させることは、前記発熱室を加熱すること、前記発熱室に水素および酸素ガスを供給すること、ならびに前記発熱性水蒸気を形成するために、前記水素ガスおよび前記酸素ガスを燃焼させることを含み、前記水素ガスおよび前記酸素ガスは、約１．８以上の水素と酸素の分子比で前記発熱室に供給されることを特徴とする請求項１８に記載の方法。
【国際調査報告】
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