(57)【要約】  各々がサンプリングキャパシタと積分器と量子化手段とを持つ複数のデルタシグマ変調器を並列接続した構成とし，各々のデルタシグマ変調器に，サンプリングキャパシタによるアナログ入力信号のサンプリングと，サンプリング結果の積分器および量子化手段による量子化を行わせる並列オーバサンプリングを行い，各々のデルタシグマ変調器における量子化値を加算して上位ビット値を得て，各々のデルタシグマ変調器における量子化後の積分器の余り値を加算し，余り値の加算結果をアナログ−デジタル変換して下位ビット値を得るようにした。【選択図】図１
2009540656.tif 000002
【特許請求の範囲】
【請求項１】
並列接続されるとともに各々がサンプリングキャパシタと積分器と量子化手段とを持つ複数のデルタシグマ変調器と，
前記複数のデルタシグマ変調器を制御する制御部とを有し，
前記制御部は，
各々のデルタシグマ変調器に，サンプリングキャパシタによるアナログ入力信号のサンプリングと，サンプリング結果の積分器および量子化手段による量子化を行わせる並列オーバサンプリング制御部と，
各々のデルタシグマ変調器における量子化値を加算して上位ビット値を得る上位ビット算出部と，
各々のデルタシグマ変調器における量子化後の積分器の余り値を加算する余り加算部と，
前記余り加算部の加算結果をデジタル変換して下位ビット値を得る下位ビット算出部とを有することを特徴とするＡ−Ｄ変換装置。
【請求項２】
請求項１に記載のＡ−Ｄ変換装置において，前記下位ビット算出部は，
Niquist-rateＡ−Ｄ変換によりデジタル変換を行うものであることを特徴とするＡ−Ｄ変換装置。
【請求項３】
請求項１に記載のＡ−Ｄ変換装置において，
前記複数のデルタシグマ変調器の少なくとも１つの出力電圧を所定の基準値と比較する電圧比較器と，
前記電圧比較器の比較結果に応じてそのデルタシグマ変調器の積分器の動作点をシフトさせる積分動作点シフト部とを有することを特徴とするＡ−Ｄ変換装置。
【請求項４】
請求項３に記載のＡ−Ｄ変換装置において，前記積分動作点シフト部は，
シフトにより動作点の極性を逆転させるものであることを特徴とするＡ−Ｄ変換装置。
【請求項５】
請求項１に記載のＡ−Ｄ変換装置において，
前記複数のデルタシグマ変調器における量子化のしきい値が，正負にわたってオフセット分散されていることを特徴とするＡ−Ｄ変換装置。
【請求項６】
請求項５に記載のＡ−Ｄ変換装置において，
しきい値分散範囲の所定値が電源電圧の３２分の１以上であることを特徴とするＡ−Ｄ変換装置。
【請求項７】
請求項１に記載のＡ−Ｄ変換装置において，
各々のデルタシグマ変調器のサンプリングキャパシタが少なくとも２つに分割されており，
余り値の加算時に，±サンプリングキャパシタの総容量，±サンプリングキャパシタの分割容量，０の５つの値の少なくとも１つを用いた演算によるミスマッチキャンセルを行うミスマッチキャンセル部を有することを特徴とするＡ−Ｄ変換装置。
【請求項８】
請求項１に記載のＡ−Ｄ変換装置において，前記余り加算部は，
第１のデルタシグマ変調器における積分器の余り値をそのデルタシグマ変調器のサンプリングキャパシタにフィードバックするフィードバック部と，
第１のデルタシグマ変調器のサンプリングキャパシタにフィードバックされた余り値を，第２のデルタシグマ変調器のサンプリングキャパシタにサンプリングする転送サンプリング部とを有することを特徴とするＡ−Ｄ変換装置。
【請求項９】
請求項８に記載のＡ−Ｄ変換装置において，
各々のデルタシグマ変調器の積分器が積分キャパシタとアンプとで構成されており，
前記転送サンプリング部によるサンプリングを行う際に，第１のデルタシグマ変調器のサンプリングキャパシタと積分キャパシタとの接続経路を遮断する遮断部を有することを特徴とするＡ−Ｄ変換装置。
【請求項１０】
請求項８に記載のＡ−Ｄ変換装置において，前記余り加算部は，
フィードバックに先立ち第１のデルタシグマ変調器のサンプリングキャパシタに所定値の加算または減算を行う第１オフセット付加処理と，
フィードバックの後転送サンプリングの前に第１のデルタシグマ変調器のサンプリングキャパシタに第１オフセット付加処理と逆極性の所定値を加算または減算する第２オフセット付加処理とを行うものであることを特徴とするＡ−Ｄ変換装置。
【請求項１１】
請求項１０に記載のＡ−Ｄ変換装置において，
前記デルタシグマ変調器のサンプリングキャパシタが少なくとも２つに分割されており，
前記第１および第２オフセット付加処理は，一部の分割サンプリングキャパシタへの基準電圧の加算または減算であることを特徴とするＡ−Ｄ変換装置。
【請求項１２】
請求項１に記載のＡ−Ｄ変換装置において，
第１のデルタシグマ変調器の積分器の出力側と第２のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第１スイッチと，
第２のデルタシグマ変調器の積分器の出力側と第１のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第２スイッチとを有し，
各々のデルタシグマ変調器のサンプリングキャパシタが少なくとも２つに分割されており，
前記下位ビット算出部は，
第１のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，前記第１スイッチを介してこれを第２デルタシグマ変調器のサンプリングキャパシタでサンプリングする第１ステップと，
第２のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，前記第２スイッチを介してこれを第１デルタシグマ変調器のサンプリングキャパシタでサンプリングする第２ステップとを反復することにより下位ビット値を得るものであることを特徴とするＡ−Ｄ変換装置。
【請求項１３】
請求項１２に記載のＡ−Ｄ変換装置において，
前記複数のデルタシグマ変調器の少なくとも１つの出力電圧を検知する電圧検知器を有し，
前記下位ビット算出部は，
最初のステップの際に，前記電圧検知器により出力電圧が検出されるデルタシグマ変調器を第１のデルタシグマ変調器として用い，
その出力電圧の絶対値が基準電圧の４分の１から２分の１の範囲内である場合には，分割サンプリングキャパシタの一方に基準値の加算または減算を行い，
積分器からサンプリングキャパシタへ余り値を戻し，
加算または減算をした分割サンプリングキャパシタにより積分器へのフィードバックを行うものであることを特徴とするＡ−Ｄ変換装置。
【請求項１４】
請求項１に記載のＡ−Ｄ変換装置において，前記制御部は，
スイッチごとのセレクト信号を出力するスイッチ選択部と，
セレクト信号の入力を受け基準クロックに従う第１ラッチ回路と，
前記第１ラッチ回路の出力信号またはセレクト信号の入力を受け基準クロックを所定時間遅延させた遅延クロックに従う第２ラッチ回路と，
前記第１および第２ラッチ回路の出力信号の論理演算によりスイッチ操作信号を作成する論理回路とを有することを特徴とするＡ−Ｄ変換装置。
【請求項１５】
請求項１に記載のＡ−Ｄ変換装置において，前記制御部は，
スイッチごとのセレクト信号を出力するスイッチ選択部と，
セレクト信号の入力を受けクロックに従う第１ラッチ回路と，
前記第１ラッチ回路の出力信号またはセレクト信号の入力を受けクロックに従う第２ラッチ回路と，
前記第１および第２ラッチ回路の出力信号の論理演算によりスイッチ操作信号を作成する論理回路とを有し，
前記第１および第２ラッチ回路が逆極性のものであることを特徴とするＡ−Ｄ変換装置。
【請求項１６】
並列接続されるとともに各々がサンプリングキャパシタと積分器と量子化手段とを持つ複数のデルタシグマ変調器を用いたＡ−Ｄ変換方法において，
各々のデルタシグマ変調器に，サンプリングキャパシタによるアナログ入力信号のサンプリングと，サンプリング結果の積分器および量子化手段による量子化を行わせる並列オーバサンプリングプロセスと，
各々のデルタシグマ変調器における前記並列オーバサンプリングプロセスでの量子化値を加算して上位ビット値を得る上位ビット算出プロセスと，
各々のデルタシグマ変調器における前記並列オーバサンプリングプロセスでの量子化後の積分器の余り値を加算する余り加算プロセスと，
前記余り加算プロセスでの加算結果をデジタル変換して下位ビット値を得る下位ビット算出プロセスとを含むことを特徴とするＡ−Ｄ変換方法。
【請求項１７】
請求項１６に記載のＡ−Ｄ変換方法において，前記下位ビット算出プロセスでは，
Niquist-rateＡ−Ｄ変換によりデジタル変換を行うことを特徴とするＡ−Ｄ変換方法。
【請求項１８】
請求項１６に記載のＡ−Ｄ変換方法において，
前記複数のデルタシグマ変調器の少なくとも１つの出力電圧を所定の基準値と比較し，その比較結果に応じてそのデルタシグマ変調器の積分器の動作点をシフトさせる積分動作点シフトプロセスを含むことを特徴とするＡ−Ｄ変換方法。
【請求項１９】
請求項１８に記載のＡ−Ｄ変換方法において，前記積分動作点シフトプロセスでは，
シフトにより動作点の極性を逆転させることを特徴とするＡ−Ｄ変換方法。
【請求項２０】
請求項１６に記載のＡ−Ｄ変換方法において，
前記複数のデルタシグマ変調器における量子化のしきい値が，正負にわたってオフセット分散されていることを特徴とするＡ−Ｄ変換方法。
【請求項２１】
請求項２０に記載のＡ−Ｄ変換方法において，
しきい値分散範囲の所定値が電源電圧の３２分の１以上であることを特徴とするＡ−Ｄ変換方法。
【請求項２２】
請求項１６に記載のＡ−Ｄ変換方法において，
各々のデルタシグマ変調器のサンプリングキャパシタとして少なくとも２つに分割されているものを用い，
前記余り加算プロセスにて，±サンプリングキャパシタの総容量，±サンプリングキャパシタの分割容量，０の５つの値の少なくとも１つを用いた演算によるミスマッチキャンセルを行うことを特徴とするＡ−Ｄ変換方法。
【請求項２３】
請求項１６に記載のＡ−Ｄ変換方法において，前記余り加算プロセスでは，
第１のデルタシグマ変調器における積分器の余り値の，そのデルタシグマ変調器のサンプリングキャパシタへのフィードバックと，
第１のデルタシグマ変調器のサンプリングキャパシタにフィードバックされた余り値の，第２のデルタシグマ変調器のサンプリングキャパシタへの転送サンプリングとを行うことを特徴とするＡ−Ｄ変換方法。
【請求項２４】
請求項２３に記載のＡ−Ｄ変換方法において，
各々のデルタシグマ変調器の積分器として積分キャパシタとアンプとで構成されたものを用い，
前記転送サンプリングを，第１のデルタシグマ変調器のサンプリングキャパシタと積分キャパシタとの接続経路を遮断した状態で行うことを特徴とするＡ−Ｄ変換方法。
【請求項２５】
請求項２３に記載のＡ−Ｄ変換方法において，前記余り加算プロセスでは，
前記フィードバックに先立ち第１のデルタシグマ変調器のサンプリングキャパシタに所定値の加算または減算を行う第１オフセット付加処理と，
前記フィードバックの後かつ前記転送サンプリングの前に第１のデルタシグマ変調器のサンプリングキャパシタに第１オフセット付加処理と逆極性の所定値を加算または減算する第２オフセット付加処理とを行うことを特徴とするＡ−Ｄ変換方法。
【請求項２６】
請求項２５に記載のＡ−Ｄ変換方法において，
前記デルタシグマ変調器のサンプリングキャパシタとして少なくとも２つに分割されているものを用い，
前記第１および第２オフセット付加処理は，一部の分割サンプリングキャパシタへの基準電圧の加算または減算であることを特徴とするＡ−Ｄ変換方法。
【請求項２７】
請求項１６に記載のＡ−Ｄ変換装置において，
第１のデルタシグマ変調器の積分器の出力側と第２のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第１スイッチと，
第２のデルタシグマ変調器の積分器の出力側と第１のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第２スイッチとを用い，
各々のデルタシグマ変調器のサンプリングキャパシタとして少なくとも２つに分割されているものを用い，
前記下位ビット算出プロセスでは，
第１のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，前記第１スイッチを介してこれを第２デルタシグマ変調器のサンプリングキャパシタでサンプリングする第１ステップと，
第２のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，前記第２スイッチを介してこれを第１デルタシグマ変調器のサンプリングキャパシタでサンプリングする第２ステップとを反復することにより下位ビット値を得ることを特徴とするＡ−Ｄ変換装置。
【請求項２８】
請求項２７に記載のＡ−Ｄ変換方法において，
前記複数のデルタシグマ変調器の少なくとも１つの出力電圧を検知する電圧検知プロセスを含み，
前記下位ビット算出プロセスでは，
最初のステップの際に，前記電圧検知器にて出力電圧が検出されるデルタシグマ変調器を第１のデルタシグマ変調器として用い，
その出力電圧の絶対値が基準電圧の４分の１から２分の１の範囲内である場合には，分割サンプリングキャパシタの一方に基準値の加算または減算を行い，
積分器からサンプリングキャパシタへ余り値を戻し，
加算または減算をした分割サンプリングキャパシタにより積分器へのフィードバックを行うことを特徴とするＡ−Ｄ変換方法。
【請求項２９】
請求項１６に記載のＡ−Ｄ変換方法において，
基準クロックに従う第１ラッチ回路に前記複数のデルタシグマ変調器内のスイッチごとのセレクト信号を入力し，
基準クロックを所定時間遅延させた遅延クロックに従う第２ラッチ回路に前記第１ラッチ回路の出力信号またはセレクト信号を入力し，
前記第１および第２ラッチ回路の出力信号の論理演算によりスイッチ操作信号を作成し，
前記スイッチ操作信号により前記複数のデルタシグマ変調器内のスイッチを操作することを特徴とするＡ−Ｄ変換方法。
【請求項３０】
請求項１６に記載のＡ−Ｄ変換方法において，
クロックに従う第１ラッチ回路に前記複数のデルタシグマ変調器内のスイッチごとのセレクト信号を入力し，
前記第１ラッチ回路とは逆極性であるとともにクロックに従う第２ラッチ回路に前記第１ラッチ回路の出力信号またはセレクト信号を入力し，
前記第１および第２ラッチ回路の出力信号の論理演算によりスイッチ操作信号を作成し，
前記スイッチ操作信号により前記複数のデルタシグマ変調器内のスイッチを操作することを特徴とするＡ−Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体集積回路として構成されたＡ−Ｄ変換装置およびその方法に関する。さらに詳細には，並列オーバサンプリング型のアルゴリズミックＡ−Ｄ変換装置およびその方法に関するものである。例えば，車載センサ内蔵用や制御マイコン内蔵用などの中高精度（１２〜１６ビット）・中高速度（１００ｋ〜１０ＭＨｚ）Ａ−Ｄ変換装置およびその方法として好適なものである。
【背景技術】
【０００２】
従来から，中精度・中速度用のＡ−Ｄ変換装置として，アルゴリズミック型のものが用いられている。アルゴリズミック型のＡ−Ｄ変換装置は循環型とも呼ばれ，単純に言えばアナログの入力信号に対してコンパレータによる比較と２倍演算を繰り返すことにより，上位ビットから順にデジタルデータを生成していくものである。２倍演算は一般的には，ＣＭＯＳによるオペアンプ，キャパシタ，アナログスイッチを用いた「スイッチトキャパシタ」による信号演算として行うものが一般的である。
【０００３】
アルゴリズミック型Ａ−Ｄ変換装置は，１〜２個のオペアンプを有するスイッチトキャパシタ演算回路と，数個のコンパレータと，制御ロジックとで構成されている。これは比較的小さいチップ面積で実現できるので，コスト面で有利とされている。この種のＡ−Ｄ変換装置の従来例としては例えば，特許文献１に記載したものが挙げられる。
【特許文献１】特開２００３−１２４８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら，上記した従来の構成のアルゴリズミック型Ａ−Ｄ変換装置には，次のような問題点があった。すなわち，高精度化しようとすると速度が低下してしまうのである。その原因としては次のようなことが挙げられる。
【０００５】
第１に，サンプリングキャパシタとして容量の大きいものを必要とすることである。サンプリングキャパシタの平均熱ノイズパワー（次元はＶ２）は，次式のＶn２で与えられる。
Ｖn２ ＝ ｋ*Ｔ／Ｃs
ここで，
ｋ：ボルツマン定数
Ｔ：絶対温度
Ｃs：キャパシタ容量
これはｋＴ／Ｃノイズ（ケーティーオンシーノイズまたはケーティーオーバーシーノイズ）とも称される。実際にはこれにオペアンプのノイズも加わる。
【０００６】
上記のように平均熱ノイズパワーはキャパシタ容量に反比例する。このため，ノイズを抑えてＳ／Ｎ比を上げるには，サンプリングキャパシタを大きくしなければならない。１４ビットの精度を得るためには，入力電圧の範囲やオペアンプのノイズレベルにもよるが，４〜８ｐＦ程度の比較的大容量のものを要する。サンプリングキャパシタが大きいということは，オペアンプの駆動能力をキャパシタ容量に比例して大きくしないと動作速度を確保できないということである。このため，オペアンプを構成する個々の素子のサイズとバイアス電流を大きくしなければならず，チップ面積が大きくなったり消費電流が過大となったりする。
【０００７】
また，入力サンプリングキャパシタは充放電を繰り返すものである。このためスイッチング時にキックバックノイズを発生する。その大きさはキャパシタ容量に比例して大きくなる。これはＡ−Ｄ変換装置の前段での駆動インピーダンスが大きいことを意味し，キックバックノイズが回路に及ぼす影響が大きく，誤差が大きい。高精度Ａ−Ｄ変換装置では特に問題である。一方，信号源のインピーダンスを小さくするためには余分なアンプを追加する必要があり，回路コストと消費電力の点で不利である。
【０００８】
第２に，半導体集積回路内のキャパシタ容量のマッチング精度の問題がある。一般的にはこれは１０〜１２ビット程度相当しかないのである。同一チップ内のキャパシタ同士でも製造ばらつきによる容量の不均一が僅かながらあるからである。このため，１４ビット以上の精度を得るためには，容量比非依存型のアルゴリズムを必要とする。これは複雑で演算ステップが多く，変換時間が長い。あるいは，キャパシタのトリミングにより対処することもできるが，これ自体コストアップ要因である。
【０００９】
第３に，オペアンプとして高ゲインなものを必要とすることが挙げられる。１４〜１６ビット程度の精度を得るために必要なゲインは，２０，０００〜８０，０００程度にも達する。しかも高ゲインの他に出力範囲の広さや動作速度の高さも必要である。しかし実際問題としては，これほどの高ゲインであってかつ広出力範囲・高動作速度のオペアンプは設計が困難である。微細プロセスで電源電圧が低い場合にはなおさらそうである。
【００１０】
例えば，０．３５μｍＣＭＯＳプロセス，電源電圧３Ｖ，単一カスコード単一ゲインブースタ付きの１段オペアンプを考えると，トランジスタを最小チャネル長で設計するとそのゲインは１０，０００〜２０，０００程度にしかならず，必要なゲインには足りない。個々のトランジスタのチャネル長を長くすればゲインは上げられるが，チップ面積の増加および応答速度の低下という不利が生じる。そこで通常は，このレベルのゲインを得る場合には，２段型オペアンプとするとか，追加のゲインブースタを備えるとかの回路構成を取っている。むろんこのこと自体，コスト的には不利である。
【００１１】
一方で，高精度Ａ−Ｄ変換装置用のアーキテクチャとして，デルタシグマ（以下，「ΔΣ」と記す）変調型がある。ΔΣ変調器は，オペアンプによるスイッチトキャパシタ積分器数個で構成することができる。さらに，特性がキャパシタばらつきに依存しない，出力が０と１しかなく基本的にリニアである，という長所を有しており，高精度（１６ビット以上も可）用途のＡ−Ｄ変換装置に使われる。
【００１２】
しかしオーバサンプリング比として数十〜数百程度を要し，高速処理には不向きである。また後段にデジタルデシメーションフィルタを必要とし，通常これは大規模なロジック回路である。例えば車載用等の５Ｖ電源集積回路では微細ＣＭＯＳが使えないため，大規模ロジック回路のチップ面積は相当大きいものとなってしまう。このデジタルデシメーションフィルタの処理をマイコン等で実現することも考えられるが，必要な処理速度を得るためにはマイコンの負荷が相当大きく簡単ではない。
【００１３】
また，単一のΔΣ変調器を使って入力信号を複数回サンプリングするＡ−Ｄ変換装置が提案されており，Extended Counting ADCと呼ばれている。すなわち，デジタルカウンタで上位ビット値を決定し，その後に逐次比較型ＡＤ変換器を使って下位ビット値を決定し，両者の和によって最終デジタル値を得るのである。このようなものは例えば， D. Seitzer, G. Pretzl, N. A. Hamdy, "Electronic Analog-to-Digital Converters," New York, John Wiley & Sons, 1984, Chapter 3に記載されている。Christer Jansson, "A High Resolution, Compact, and Low-Power ADC Suitable for Array Implementation in Standard CMOS," IEEE Transactions on Circuits and Systems-I, vol.42, pp. 904-912, Nov. 1995には，ΔΣ変調器と逐次比較型とを組み合わせたものが報告されている。
【００１４】
ΔΣ変調器は，キャパシタばらつきに依存せずリニアであるという特性から，オペアンプのゲインさえ十分高ければ，複数回サンプリングすることによりその回数分だけ高い精度が得られる。また，熱ノイズについても，これはランダムであるため，複数回サンプリングの平均フィルタ効果によってＳ／Ｎ比は良くなる。このため，サンプリングキャパシタやその駆動用のオペアンプの構成素子のサイズは小さいものでよい。さらに，Extended Counting ADCは大規模なデジタルデシメーションフィルタを必要としないので，デジタル回路が小規模で済む。これらの長所から小型化・中高精度化に適している。
【００１５】
しかしながら実際には，高変換速度で応答入力周波数の高いものは実現できなかった。これまでに実現されたものは１MSamples/s以下でしかない。その理由は，以下の点にある。
【００１６】
第１に，高精度化と高速化の両立ができないことが挙げられる。高精度化のためには高いＳ／Ｎ比が必要であり，そのためにはノイズの主成分である熱ノイズを低減する必要がある。そのための方策としては，オーバサンプリング比を大きくすることと，サンプリングキャパシタを大きくすることとの２通りが考えられる。
【００１７】
しかしながら，オーバサンプリング比を大きくすると，変換速度は低下してしまう。多くのサンプリング回数を必要とするので当然である。また，多数回サンプリングするということは，サンプリング期間中の入力信号の変化を平均化するフィルタとして作用する。このため，入力信号中の高周波成分を減衰してしまう。高周波信号に対応するためにはサンプリング時間を短縮しなければならないが，これではサンプリング回数を多く取ることができない。このために，高精度化と高速化の両立ができないのである。
【００１８】
一方，サンプリングキャパシタを大きくすると，その駆動用のオペアンプの駆動能力も大きくしなければならない。そのためには構成素子のサイズを大きくする必要があり，消費電流も過大となる。このためやはり，高速化や小チップ面積の要求と相反してしまう。また，キャパシタのオンオフ時のキックバックノイズが無視できなくなる。
【００１９】
第２の理由として，高精度化のためには高ゲインなオペアンプを必要とすることが挙げられる。これがやはり，高速化との両立を妨げるのである。なぜなら，１次ΔΣ変調器のオペアンプ有限ゲインによる誤差は，出力電圧をゲインで割った値に比例する。この誤差は「積分器リーク」と呼ばれるもので，これを小さく抑えるためには，出力振幅を抑えるとともにオペアンプのゲインを高くする必要がある。１４〜１６ビットの精度を得るためには通常，２万〜８万もしくはそれ以上のゲインが必要である。しかし前にも述べたように，高ゲインかつ広出力範囲のオペアンプは設計が困難である。特に，微細ＣＭＯＳプロセスで電源電圧が低い場合には，１段オペアンプとゲインブースタだけでは十分なゲインが得られない。このため，追加のゲインブースタを備えるか，２段構成のオペアンプとする必要がある。いずれにせよこれでは，チップ面積や消費電力の増大が避け難い。
【００２０】
本発明は，前記した従来のＡ−Ｄ変換装置およびその方法が有する問題点を解決するためになされたものである。すなわちその課題とするところは，高精度化と高速化とを両立し，コストも低い新たな方式のＡ−Ｄ変換装置およびその方法を提供することにある。
【課題を解決するための手段】
【００２１】
この課題の解決を目的としてなされた本発明のＡ−Ｄ変換装置は，並列接続されるとともに各々がサンプリングキャパシタと積分器と量子化手段とを持つ複数のデルタシグマ変調器と，複数のデルタシグマ変調器を制御する制御部とを有し，制御部は，各々のデルタシグマ変調器に，サンプリングキャパシタによるアナログ入力信号のサンプリングと，サンプリング結果の積分器および量子化手段による量子化を行わせる並列オーバサンプリング制御部と，各々のデルタシグマ変調器における量子化値を加算して上位ビット値を得る上位ビット算出部と，各々のデルタシグマ変調器における量子化後の積分器の余り値を加算する余り加算部と，余り加算部の加算結果をデジタル変換して下位ビット値を得る下位ビット算出部とを有している。
【００２２】
また，本発明のＡ−Ｄ変換方法では，並列接続されるとともに各々がサンプリングキャパシタと積分器と量子化手段とを持つ複数のデルタシグマ変調器を用い，各々のデルタシグマ変調器に，サンプリングキャパシタによるアナログ入力信号のサンプリングと，サンプリング結果の積分器および量子化手段による量子化を行わせる並列オーバサンプリングプロセスと，各々のデルタシグマ変調器における並列オーバサンプリングプロセスでの量子化値を加算して上位ビット値を得る上位ビット算出プロセスと，各々のデルタシグマ変調器における並列オーバサンプリングプロセス後の積分器の余り値を加算する余り加算プロセスと，余り加算プロセスでの加算結果をデジタル変換して下位ビット値を得る下位ビット算出プロセスとを行う。
【００２３】
すなわち本発明では，複数のデルタシグマ変調器によりアナログ入力信号の並列オーバサンプリングを行う。そして，各々のデルタシグマ変調器における量子化値を加算して上位ビット値を得る。さらに，量子化後の積分器の余り値を加算してその結果をデジタル変換して下位ビット値を得る。かくして得られた上位ビット値と下位ビット値との合成が，アナログ入力信号のデジタル変換値である。この並列オーバサンプリングや余り値の加算はいずれも，レシオインディペンダント演算である。このため，キャパシタのマッチング誤差（比精度）に影響されない正確な値が得られる。また，入力信号の処理が簡単にできるので，入力側の寄生容量が小さくて済む。このため，デルタシグマ変調器のリニア性を損なわずに演算でき，高速・高精度演算に適している。
【００２４】
本発明によれば，高精度化と高速化とを両立し，コストも低い新たな方式のＡ−Ｄ変換装置およびその方法が提供されている。本発明におけるこれら及び他の課題と付随する多くの効果は、添付図面を参照した以下の詳細な説明により説明される。
【発明を実施するための最良の形態】
【００２５】
以下，本発明を具体化した最良の形態について，添付図面を参照しつつ詳細に説明する。本形態に係るＡ−Ｄ変換装置の回路図を，図１に示す。この回路図において，オペアンプＡmp１を中心とする一群が第１のΔΣ変調器Ｍ１であり，オペアンプＡmp２を中心とする一群が第２のΔΣ変調器Ｍ２である。これらのΔΣ変調器がまったく異なる種類である場合、図１における回路図は、実際の回路図の一側面のみを単純に示しているものとする。これらのΔΣ変調器はともに，アナログの入力信号Ｖinの入力を受けうるようになっている。両ΔΣ変調器ではそれぞれ，並列に配置された増幅器およびキャパシタで積分器が構成されている（Ａmp１とＣf１，Ａmp２とＣf２）。図１中下側のコンパレータとラッチを中心とする一群が演算部である。
【００２６】
ΔΣ変調器の詳細をさらに説明する。ΔΣ変調器Ｍ１では，積分器（Ａmp１とＣf１）の前側に，２つのキャパシタＣs１１，Ｃs１２（以下，これらをサンプリングキャパシタという）が並列に設けられている。ここで，各キャパシタの容量には，次式の関係がある。式中の記号はそれぞれのキャパシタの容量を表す。
Ｃf１ ＝ ２×（Ｃs１１＋Ｃs１２）
つまりキャパシタＣf１（以下，これを積分キャパシタという）は，サンプリングキャパシタＣs１１，Ｃs１２の合計容量の２倍の容量を持っている。サンプリングキャパシタＣs１１，Ｃs１２と積分器との間には，接続および遮断のためのスイッチＳ４が設けられている。サンプリングキャパシタＣs１１，Ｃs１２における入力信号Ｖinの反対側には，電位をコモンレベルに落とすためのスイッチＳ３が接続されている。
【００２７】
サンプリングキャパシタＣs１１，Ｃs１２と入力信号端子Ｖinとの間には，スイッチＳ１が設けられている。また，サンプリングキャパシタＣs１１，Ｃs１２における入力信号Ｖin側には，電圧レベルを，基準電圧Ｖref+，コモンレベル，基準電圧Ｖref-，のいずれかに一致させるスイッチＳ２が設けられている。また，サンプリングキャパシタＣs１１，Ｃs１２における入力信号Ｖin側には，上記の他に，スイッチＳ８〜Ｓ１０が設けられている。スイッチＳ８，Ｓ９の接続先は，積分器の出力側である。Ｓ１０の接続先は，ΔΣ変調器Ｍ２の積分器の出力側である。
【００２８】
積分キャパシタＣf１の前後には，接続および遮断のためのスイッチＳ５，Ｓ６が設けられている。積分キャパシタＣf１の後ろ側にはさらに，電位をコモンレベルに落とすためのスイッチＳ７が設けられている。ΔΣ変調器Ｍ２も，ΔΣ変調器Ｍ１と同様に構成されている。これらのすべてのスイッチは，制御ロジック１により操作される。
【００２９】
図１の回路中のキャパシタＣL１，ＣL２，スイッチＳ２１〜Ｓ２４は，位相補償のため，また，熱ノイズの抑制のために付加したものである。また，スイッチＳ２５，Ｓ２６およびそれらとオペアンプＡmp１，Ａmp２との間の補助アンプは，オフセットキャンセルのために付加したものである。ただしこれらは，本形態のＡ−Ｄ変換装置として不可欠なものではない。
【００３０】
図１中の下半分の演算部には，コンパレータ群および制御ロジック１，デジタル補正部２が配置されている。コンパレータ群の各コンパレータＣｍp１〜Ｃｍp５は，オペアンプＡmp１，Ａmp２の出力に対するＨ/Ｌを出力するものである。それらの入力側に接続されているキャパシタやスイッチは，コンパレータのしきい値を切り替えるためのものである。これらは，ΔΣ変調機能の一部を果たす。また，次の図２中のナイキストレート(Nyquist-rate)Ａ−Ｄ変換器３の一部でもある。制御ロジック１は，各コンパレータの出力に基づく演算を行うものである。また，その結果により，ΔΣ変調器Ｍ１，Ｍ２内の各スイッチの操作をも行うものである。回路内のその他の細部については，必要な箇所で説明する。
【００３１】
本形態に係るＡ−Ｄ変換装置の基本的な動作原理を，図２のブロック図により説明する。本形態のＡ−Ｄ変換装置では，入力信号ＶinはΔΣ変調器Ｍ１，Ｍ２に並列に入力される。そして，ΔΣ変調器Ｍ１，Ｍ２のデジタル出力の合計が上位ビット値となる。また，ΔΣ変調器Ｍ１，Ｍ２の余り，すなわちサンプリング演算後の積分値の合計が，ナイキストレートＡ−Ｄ変換器３でデジタル値に変換される。このデジタル値が下位ビット値となる。そして，デジタル補正部２により上位ビット値と下位ビット値とを合成して最終デジタル値を得るのである。
【００３２】
なお図３に示すように，Ａ−Ｄ変換装置を４つのΔΣ変換器を持つように構成することも可能である。その場合には回路図においても，ΔΣ変換器の部分を４つ備えることになる。以下本形態の説明では，特記しない限り，ΔΣ変換器の数は２とする。
【００３３】
本形態に係るＡ−Ｄ変換装置では，上記を，図１の回路により次のサイクルの繰り返しにより実現する。
(１)リセット
変換に当たってまず，ΔΣ変換器Ｍ１，Ｍ２のリセットを行う。これにより，前サイクルの残響を遮断する。
(２)並列オーバサンプリング
ΔΣ変換器Ｍ１，Ｍ２による入力信号Ｖinのサンプリングを複数回にわたって行う。このサンプリングによるコンパレータの出力が上位ビット値とされる。このサンプリング演算は，レシオインディペンデント(Ratio-Indipendent)であり，キャパシタのマッチング誤差の影響を受けない。この演算の後に，ΔΣ変換器Ｍ１，Ｍ２の積分器にそれぞれ，余り(Residue)が残ることになる。
(３)余りの加算
各積分器に残っている余りを合計してトータル余りを得る。この演算もレシオインディペンデントであり，キャパシタのマッチング誤差の影響を受けない。
(４)下位ビット値の決定
トータル余りから，アルゴリズミック演算を繰り返すことにより，下位ビットのデジタル値を決定する。アルゴリズミック演算とは，値を２倍して，コンパレータの出力に応じて基準電圧値Ｖrefを差し引くことである。
【００３４】
［基本動作］
基本動作では，上記のサイクルの演算手順を，図４に示すようにして行う。ここで，図４中にＶinで示されるカーブは，アナログ入力信号Ｖinの時間による変化を示している。図４中の時刻ｔ0から時刻ｔ4に至る１６クロックが，Ａ−Ｄ変換の１サイクルである。このうちの最初の１クロック（時刻ｔ0〜時刻ｔ1）でリセットを行う。
【００３５】
次に，時刻ｔ1〜時刻ｔ2の８クロックの間に，並列オーバサンプリングを行う。横軸のすぐ上の「１」，「２」の数字は，ΔΣ変調器Ｍ１，Ｍ２のうちサンプリングする方のものの番号を示している。１クロック中に「１」と「２」が１回ずつあり，これらが交互に並べられている。すなわち図４の例は，２つのΔΣ変調器Ｍ１，Ｍ２を持つ図２の構成例により交互タイミングでサンプリングを行う場合のものである。この例では，サンプリング期間中に，ΔΣ変調器Ｍ１，Ｍ２が交互に８回ずつサンプリングを行う。なお，２つのΔΣ変調器によるサンプリングのタイミング関係には，交互の他に同時も可能である。また，サンプリングの回数は８回に限らない。
【００３６】
続いて，時刻ｔ2〜時刻ｔ3の間（３.５クロック）に，余りの加算を行う。さらに，時刻ｔ3〜時刻ｔ4の間（３.５クロック）に，アルゴリズミック演算を行う。ここでは，時刻ｔ0〜時刻ｔ4の計１６クロック間の演算により１４ビットのデジタル値を得るものとする。さらに，１クロック伸ばして１７クロックの演算により１６ビットの出力値を得ることも可能である。
【００３７】
上記のサイクルの各ステップにおける図１の回路の各部分の動作を説明する。図５は，リセット時の動作を示している。リセット動作時には，ΔΣ変調器Ｍ１，Ｍ２のサンプリングキャパシタおよび積分キャパシタを放電させる。すなわち図５は，ΔΣ変調器Ｍ１において，各スイッチを以下の状態とした状況である。
スイッチＳ１  オフ
スイッチＳ２  コモンレベル
スイッチＳ３〜Ｓ５  オン
スイッチＳ６  オフ
スイッチＳ７  オン
スイッチＳ８〜Ｓ１０  オフ
【００３８】
すなわち，スイッチＳ１，Ｓ６がオフであることにより，ΔΣ変調器Ｍ１は本来の入出力が遮断された状態にある。そして，スイッチＳ２がコモンレベルに接続されるとともにスイッチＳ３〜Ｓ５，Ｓ７がオンであることにより，サンプリングキャパシタＣs１１，Ｃs１２および積分キャパシタＣf１のすべての電極が接地されている。これにより，サンプリングキャパシタＣs１１，Ｃs１２および積分キャパシタＣf１が放電する。ΔΣ変調器Ｍ２も同様の状態とされる。
【００３９】
続く並列オーバサンプリング動作は，図６の状態と図７の状態とを反復的に切り替えることにより実行される。図６の状態は，ΔΣ変調器Ｍ１で入力信号Ｖinのサンプリングキャパシタへの取り込みを行うとともに，ΔΣ変調器Ｍ２では取り込んだ電圧値の積分を行っている状態である。
【００４０】
すなわちこの状態のΔΣ変調器Ｍ１では，各スイッチが以下の状態となっている。
スイッチＳ１  オン
スイッチＳ２  オフ
スイッチＳ３  オン
スイッチＳ４  オフ
スイッチＳ５，Ｓ６  オン
スイッチＳ７  オフ
スイッチＳ８〜Ｓ１０  オフ
これにより入力信号Ｖinが，サンプリングキャパシタＣs１１，Ｃs１２に取り込まれるのである。
【００４１】
一方，この状態でのΔΣ変調器Ｍ２では，各スイッチが以下の状態となっている。
スイッチＳ１１  オフ
スイッチＳ１２  Ｖref+の断続
スイッチＳ１３  オフ
スイッチＳ１４〜Ｓ１６  オン
スイッチＳ１７  オフ
スイッチＳ１８〜Ｓ２０  オフ
【００４２】
これにより，サンプリングキャパシタＣs２１，Ｃs２２に取り込まれている電圧が，オペアンプＡmp２で増幅されて演算部のコンパレータへ送られる。コンパレータは，オペアンプＡmp２の出力電圧Ｖoが所定の基準電圧より高ければhighを出力する。そこで，制御ロジック１は，コンパレータの出力がhighである間はスイッチＳ１２の断続操作を行う。これによりサンプリングキャパシタＣs２１，Ｃs２２の電圧は，スイッチとＳ１２の操作１回あたり電圧Ｖref+ずつ低下していく。これに伴いオペアンプＡmp２の出力電圧Ｖoも低下していく。電圧Ｖoが基準電圧を下回ると，コンパレータの出力がlowに反転する。
【００４３】
すると，制御ロジック１はスイッチＳ１２の断続操作を停止する。制御ロジック１はここまでのスイッチＳ１２の断続回数をカウントしている。このカウント値はサンプリングキャパシタＣs２１，Ｃs２２に取り込まれた電圧の量子化値であり、上位ビット値の基礎となる。また，この時点でのオペアンプＡmp２の出力電圧Ｖoは，積分キャパシタＣf２に余りとして残ることになる。
【００４４】
図７の状態は，図６の状態におけるΔΣ変調器Ｍ１，Ｍ２の役割を入れ替えたものである。図４で説明したように，時刻ｔ1〜時刻ｔ2の８クロックの間に，図６の状態でのサンプリングと図７の状態でのサンプリングとが交互に８回ずつ行われる。これらによるカウント値の総計が制御ロジック１で算出され，上位ビット値となる。また，サンプリングがすべて終了した後に積分キャパシタＣf１，Ｃf２に残っている電圧が，それぞれの最終の余りである。
【００４５】
この並列オーバサンプリング動作は，いわゆるレシオインディペンダント演算である。サンプリングキャパシタの容量に誤差があったとしても，その誤差の作用がサンプリング時と積分時とで逆向きだからである。すなわち誤差の作用がキャンセルされるのである。このため，キャパシタのマッチング誤差（比精度）に影響されない正確な値が得られる。
【００４６】
並列オーバサンプリング動作の次は，余りの加算である。この処理は，図８の状態と図９の状態とにより実行される。図８の状態は，ΔΣ変調器Ｍ１の余りをΔΣ変調器Ｍ２に転送して取り込むステップである。図９の状態は，その後に行われる加算処理である。
【００４７】
図８の状態のΔΣ変調器Ｍ１では，各スイッチが以下の状態となっている。
スイッチＳ１〜Ｓ３  オフ
スイッチＳ４，Ｓ５  オン
スイッチＳ６  オフ
スイッチＳ７〜Ｓ９  オン
スイッチＳ１０  オフ
【００４８】
ΔΣ変調器Ｍ２では，各スイッチが以下の状態となっている。
スイッチＳ１１，Ｓ１２  オフ
スイッチＳ１３  オン
スイッチＳ１４  オフ
スイッチＳ１５，Ｓ１６  オン
スイッチＳ１７〜Ｓ１９  オフ
スイッチＳ２０  オン
【００４９】
これにより，積分キャパシタＣf１の余り電圧Ｒes１が，サンプリングキャパシタＣs１１，Ｃs１２，さらにスイッチＳ８，Ｓ９を介してΔΣ変調器Ｍ１の出力電圧Ｖoとして現れる。さらに，これがＳ２０を介してΔΣ変調器Ｍ２のサンプリングキャパシタＣs２１，Ｃs２２にサンプリングされる。これで，ΔΣ変調器Ｍ１の余りがΔΣ変調器Ｍ２に取り込まれたことになる。
【００５０】
続く図９の状態のΔΣ変調器Ｍ２では，各スイッチが以下の状態となっている。
スイッチＳ１１  オフ
スイッチＳ１２  Ｖref+,Ｖref-の断続
スイッチＳ１３  オフ
スイッチＳ１４〜Ｓ１６  オン
スイッチＳ１７  オフ
スイッチＳ１８〜Ｓ２０  オフ
【００５１】
ΔΣ変調器Ｍ１では，各スイッチが以下の状態となっている。
スイッチＳ１  オフ
スイッチＳ２  Ｖref+,Ｖref-の断続
スイッチＳ３，Ｓ４  オン
スイッチＳ５，Ｓ６  オフ
スイッチＳ７  オン
スイッチＳ８〜Ｓ１０  オフ
【００５２】
この状態でのΔΣ変調器Ｍ２には，積分キャパシタＣf２の余り電圧Ｒes２とサンプリングキャパシタＣs２１，Ｃs２２に取り込んだ電圧Ｒes１との合計電圧（Ｒes１＋Ｒes２）に，積分キャパシタとサンプリングキャパシタ（２つの合計）との容量比（Ｃs／Ｃf）を掛けた値が，出力電圧Ｖoとして現れる。これにより，余りの加算がなされたことになる。ΔΣ変調器Ｍ２で余りの加算をしている間に，ΔΣ変調器Ｍ１では，ミスマッチのサンプリングを行う。
【００５３】
この余りの加算もまた，レシオインディペンダント演算である。このため，キャパシタのマッチング誤差に影響されない正確な値が得られる。むろん，ΔΣ変調器Ｍ１，Ｍ２の役割を図８および図９での説明と入れ替えてもよい。
【００５４】
次のステップは，アルゴリズミック演算である。アルゴリズミック演算は，図１０の状態と図１１の状態とを反復的に切り替えることにより実行される。図１０の状態は，ΔΣ変調器Ｍ２でその時点での余りを±Ｖrefと比較するとともに，２倍してΔΣ変調器Ｍ１にサンプリングする状態である。
【００５５】
すなわちこの状態のΔΣ変調器Ｍ２では，各スイッチが以下の状態となっている。
スイッチＳ１１  オフ
スイッチＳ１２  Ｃs２１に対して表１，Ｃs２２に対してオフ
スイッチＳ１３  オフ
スイッチＳ１４  オン
スイッチＳ１５〜Ｓ１８  オフ
スイッチＳ１９  オン
スイッチＳ２０  オフ
【００５６】
サンプリングキャパシタＣs２１に対するスイッチＳ１２の接続先は，オペアンプＡmp２の出力電圧Ｖoにより，例えば次のようにされる。
（表１）
Ｖo ＜ −０.２５Ｖref →Ｖref-
−０.２５Ｖref ＜ Ｖo ＜ ０.２５Ｖref     →コモンレベル
０.２５Ｖref ＜ Ｖo  →Ｖref+
【００５７】
一方，この状態でのΔΣ変調器Ｍ１では，各スイッチが以下の状態となっている。
スイッチＳ１，Ｓ２  オフ
スイッチＳ３，Ｓ４  オン
スイッチＳ５〜Ｓ９  オフ
スイッチＳ１０  オン
これにより，ΔΣ変調器Ｍ２が持っている余りが，２倍されてサンプリングキャパシタＣs２１，Ｃs２２にサンプリングされる。また，その余りが±１／４Ｖrefと比較される。
【００５８】
図１０の状態でのΔΣ変調器Ｍ２のサンプリングキャパシタＣs２２は，出力電圧Ｖoに拘わらずフィードバックキャパシタとして使用されている。図１１の状態は，図１０の状態におけるΔΣ変調器Ｍ１，Ｍ２の役割を入れ替えたものである。こうして，図１０の状態と図１１の状態とが所定の回数にわたって交互に繰り返される。すなわちパイプライン処理を行うのである。ここにおいて，各段階におけるコンパレータでの比較結果が下位ビット値とされる。下位ビットのビット数は，アルゴリズミック演算の繰り返し回数による。
【００５９】
上記したＡ−Ｄ変換装置を他のアーキテクチャのものと比較すると，次のようなことがいえる。まず，本形態のＡ−Ｄ変換装置では，オペアンプの入力がシンプルである。これに対し本形態のＡ−Ｄ変換装置では，オペアンプ１つあたり３つの入力スイッチで済んでいる（Ａmp１に対しスイッチＳ３〜Ｓ５，Ａmp２に対しスイッチＳ１３〜Ｓ１５）。そして，オペアンプの出力側にスイッチを追加することで並列を実現している（Ａmp１に対しスイッチＳ６，Ｓ７，Ａmp２に対しスイッチＳ１６，Ｓ１７）。入力側のスイッチは最小限で済んでいるのである。このため，オペアンプの入力端子の寄生容量も最小限で済むのである。
【００６０】
これによりまた，スイッチのチャージインジェクションの影響も最小限で済んでいる。このことから，ΔΣ変調器が本来持つリニア性を損なうことなく加算演算が可能となっている。このため，高速・高精度演算に適した構成であるといえる。
【００６１】
［積分器動作点の分散化（１）］
本形態のＡ−Ｄ変換装置では，上記においてさらに，積分器の動作点の分散化を行うことができる。積分器リークのキャンセルのためである。このために，一方のΔΣ変調器において，出力値が所定の閾値を超えたときに，その積分器の出力を逆極性向きにシフトさせる。または，一方の積分器に最初から初期値を与えておいて動作させる。これにより，積分器の動作点を意図的に逆極性向きに分散させて動作させるのである。
【００６２】
この状況を，図１２のグラフにより説明する。図１２のグラフは，サンプリングの進行とともにΔΣ変調器Ｍ１，Ｍ２における積分出力値Ｖodが変化していく状況を示している。図１２では縦軸の単位を，｛（Ｃs／Ｃf）＊Ｖref｝に対する比の値で表示している。図１２の例は，両ΔΣ変調器の初期値を同じくしておいて，積分出力値Ｖodが所定のスレッショルド値を超えたときにΔΣ変調器Ｍ２のみ逆極性向きに一定値シフトさせるものである。そのスレッショルド値を縦軸の値で０.１，シフト量を縦横軸の値で０.５としている。
【００６３】
図１２では，サンプリング開始から２クロック目で積分出力値Ｖodがスレッショルド値に達している。このため３クロック目からは，ΔΣ変調器Ｍ２の出力値のみがマイナス向きにシフトさせられている。このシフトは，スイッチＳ１２の一方を電圧Ｖref+に接続する動作をすることで実現できる。これにより，３クロック目以後においては，両変調器の積分出力値が互いに逆極性となっている。これにより，積分器リークの影響がキャンセルされて誤差が低減するのである。なお，ΔΣ変調器Ｍ２に最初からマイナス０.５の初期値を与えておいてもよい。
【００６４】
ここで，積分出力値Ｖodがスレッショルド値を超えたことは，例えば，図１中右下の３つのコンパレータのうち中央のＣｍp４で検出することができる。このコンパレータＣｍp４は，スレッショルド値r0＊Ｖref，つまりｒ０＝０，＋１/１６，−１/１６の３通りの設定が可能だからである。あるいは，あらかじめその値をスレッショルド値として持つコンパレータを並列に配置しておいてもよい。
【００６５】
［積分器動作点の分散化（２）］
積分器の動作点の分散化は，両ΔΣ変調器に対するコンパレータのスレッショルド電圧が異なる状態で動作させることによっても実現できる。このためには例えば，ΔΣ変調器Ｍ１と，ΔΣ変調器Ｍ２とで，コンパレータのスレッショルド電圧を変えればよい。あるいは，ΔΣ変調器Ｍ１用のコンパレータとΔΣ変調器Ｍ２用のコンパレータとを別々にしておいてもよい。
【００６６】
ΔΣ変調器Ｍ１，Ｍ２に対するコンパレータのスレッショルド電圧が同じであると，次のような問題がある。すなわち，スレッショルド点を境に積分器の動作点が正から負へ，または負から正へ不連続に変化するのである。図１３および図１４は，スレッショルド電圧が「０.５＊（Ｃs／Ｃf）＊Ｖref」である場合についてこの問題を示している。すなわち図１３は，入力電圧Ｖinがスレッショルド電圧より僅かに低い場合であり，図１４は電圧Ｖinがスレッショルド電圧より僅かに高い場合である。図１３の状態ではリークは負であり，図１４の状態ではリークは正である。電圧Ｖinがスレッショルド電圧の近辺にあると，図１３の状態から図１４の状態へ，または図１４の状態から図１３の状態へ移行したときに上記の急激な変化が生じるのである。
【００６７】
このため積分器リークが正負間で急激に変化して大きな微分直線性誤差（ＤＮＬ）が発生する。しかも，その急激な変化がΔΣ変調器Ｍ１，Ｍ２にて揃って生じる。このため，トータルでのＤＮＬは，個々のΔΣ変調器のＤＮＬの２倍となる（図１５）。ＤＮＬはＡ−Ｄ変換のコード抜けや歪みの原因となり，ＳＮＤＲを低下させるので好ましくない。これに対し，ΔΣ変調器Ｍ１，Ｍ２に対するスレッショルド電圧をともに同じように上記の値からずらすことが考えられる。これにより，誤差の急激な変化を排除することができる。しかし，積分器の出力電圧の範囲が大きくなり，出力誤差（ＩＮＬ）が大きくなってしまう。
【００６８】
そこで，コンパレータのスレッショルド電圧を意図的に，かつ，ΔΣ変調器Ｍ１用とΔΣ変調器Ｍ２用とで逆向きにずらすのである。こうすることで，図１６に示すように動作点が２つに分割される。これにより，正負間の誤差変化が分散される。そして，個々のΔΣ変調器の誤差量としては図１５の場合より大きくなっているのだが，トータルでのＤＮＬは図１５の場合と比較して小さくなる。両スレッショルド値の間ではΔΣ変調器Ｍ１，Ｍ２の積分器リークが逆極性で打ち消し合うからである。これにより，図１７および図１８に示すように，図１７の状態（電圧Ｖinが元々のスレッショルド電圧より僅かに低い）と図１８の状態（電圧Ｖinが元々のスレッショルド電圧より僅かに高い）との差が，図１３および図１４の場合と比較して緩和される。スレッショルド電圧のオフセット量は基準電圧、すなわち供給電圧の1/32以上とする。図１７および図１８は，スレッショルド電圧のオフセット量を±０.１Ｖに設定した例を示している。
【００６９】
ここで，上記のスレッショルド値のオフセット量をコンパレータの出力によって切り替えるようにしてもよい。例えば，コンパレータ出力が０から１に変わったときに，オフセット量を＋０.１Ｖから−０.１Ｖに切り替えるのである。こうすると，積分器の動作点が正負間で急激に変化する遷移点がないことになる。これにより，先に述べたのと同様に，積分器リークの誤差の分散によるＤＮＬの低減効果が得られる。
【００７０】
積分器の動作点を分散させることの効果は，次のようにまとめられる。まず，前述のように，オペアンプの積分器リークが相殺されて低減される。また，入力電圧Ｖinに関わらず，積分器リークが正負間で急激に変化することがない。これにより，ＤＮＬが低減される。これらのことのため，オペアンプの有限ゲインによる誤差を，４分の１程度以下に抑えることができる。これより，同一精度で比較した場合，オペアンプのゲインがその分小さくて済む。
【００７１】
例えば，動作点の分散をしない場合に４０，０００程度のゲインが必要になる仕様であれば，動作点の分散をすることにより１０，０００程度のゲインで済む。このため高ゲインなオペアンプなどは不要で，その分シンプルな回路で足りる。また，トランジスタのチャネル長を短くできるので，チップ面積，精度，動作速度の点で有利である。
【００７２】
［サンプリングキャパシタの２分割］
図１から明らかなように，ΔΣ変調器Ｍ１，Ｍ２とも，サンプリングキャパシタＣsが２分割されている。すなわちΔΣ変調器Ｍ１は並列に配置されたサンプリングキャパシタＣs１１，Ｃs１２を有している。同様にΔΣ変調器Ｍ２は並列に配置されたサンプリングキャパシタＣs２１，Ｃs２２を有している。
【００７３】
ここまでの説明では，サンプリングキャパシタＣsが２分割であることを，並列オーバサンプリング動作としてあまり積極的には利用していない。しかしこれを利用することにより，並列オーバサンプリング動作の積分時に，−Ｖref，−０.５*Ｖref，０，０.５*Ｖref，そしてＶref，の５種類の値により演算することができる。そしてこれにより，キャパシタのミスマッチをキャンセルすることができる。
【００７４】
具体的には，先の図６，図７で説明したサンプリング動作において，積分側のΔΣ変調器（図６のＭ２，図７のＭ１）を，スイッチＳ２の操作により図１９〜図２２に示す状態にして動作を行う。図１９〜図２２は，ΔΣ変調器Ｍ１の記号で記載しているが，ΔΣ変調器Ｍ２においても同様である。なお，図１９〜図２２に現れていない部分のスイッチについては図６，図７の説明と同じである。また，サンプリング側のΔΣ変調器（図６のＭ１，図７のＭ２）の接続状態は，図６，図７中の記載と同様である。
【００７５】
図１９は，サンプリングキャパシタＣs１１をＶref+に，サンプリングキャパシタＣs１２をコモンレベルに，それぞれ接続した状態である。この状態は，−０.５*Ｖrefの演算を行う状態である。ただし，キャパシタのミスマッチがあるので厳密には，次の値での演算となる。
−ｂ１１*Ｖref
ここでｂ１１は，次式で与えられる。
ｂ１１ ＝ Ｃs１１/(Ｃs１１+Ｃs１２)
式中のＣs１１，Ｃs１２はそれぞれサンプリングキャパシタＣs１１，Ｃs１２のキャパシタンスである。
【００７６】
図２０は，サンプリングキャパシタＣs１１をコモンレベルに，サンプリングキャパシタＣs１２をＶref-に，それぞれ接続した状態である。この状態は，０.５*Ｖrefの演算を行う状態である。ただし，キャパシタのミスマッチがあるので厳密には，次の値での演算となる。
ｂ１２*Ｖref
ここでｂ１２は，次式で与えられる。
ｂ１２ ＝ Ｃs１２/(Ｃs１１+Ｃs１２) ＝ １−ｂ１１
【００７７】
図２１は，サンプリングキャパシタＣs１１をコモンレベルに，サンプリングキャパシタＣs１２をＶref+に，それぞれ接続した状態である。この状態は，−０.５*Ｖrefの演算を行う状態である。ただし，キャパシタのミスマッチがあるので厳密には，−ｂ１２*Ｖrefでの演算となる。
【００７８】
図２２は，サンプリングキャパシタＣs１１をＶref-に，サンプリングキャパシタＣs１２をコモンレベルに，それぞれ接続した状態である。この状態は，０.５*Ｖrefの演算を行う状態である。ただし，キャパシタのミスマッチがあるので厳密には，ｂ１１*Ｖrefでの演算となる。
【００７９】
ここで，ｂ１１，ｂ１２の値は，ほぼ０.５であるが，キャパシタのミスマッチのため実際には０.５からわずかに外れている，さらに，図１９の状態と図２２の状態とにおける演算値は，符号のみ異なる関係となっている。図２０の状態と図２１との状態とも同様である。このため，図１９の状態で−０.５*Ｖrefの演算を行った後に図２２の状態で０.５*Ｖrefの演算を行うことで，ミスマッチをキャンセルできる。また，図２０の状態で０.５*Ｖrefの演算を行った後に図２１の状態で−０.５*Ｖrefの演算を行うことでも，ミスマッチをキャンセルできる。
【００８０】
サンプリングキャパシタの２分割により，出力電圧をより細かく制御できる。すなわち，出力電圧を狭い範囲内に維持できるのである。したがって，アンプを高ゲインでリニアな領域内に維持しつつ使用できる。また，積分器の動作点を０.５*Ｖrefの幅でシフトすることができる。このため極性反転が容易で，積分器のリークを小さくできる。したがって演算精度が高い。さらに，積分キャパシタからサンプリングキャパシタへの積分値の転送の前に，０.５*Ｖrefの幅（ｂ１１*Ｖrefまたはｂ１２*Ｖref）で加減算ができる。このため転送時の出力範囲を，±０.２５*Ｖref以内の範囲内に抑えることができる。
【００８１】
一方で，サンプリングキャパシタの２分割によるマッチング誤差については，前述のようにしてキャンセルできる。すなわち２回ずつの±０.５*Ｖref演算で，分割されているサンプリングキャパシタのミスマッチがキャンセルされる。このため，±０.５*Ｖref演算を繰り返しても誤差が蓄積されることがない。このことにより，事実上レシオインディペンダントな高精度マルチビットΔΣ変調器となっている。
【００８２】
［積分値の加算演算（１）］
ΔΣ変調器Ｍ１，Ｍ２の積分値（余り）の加算演算の方法として，ダイレクトサンプリングがある。ダイレクトサンプリングでは，一方のΔΣ変調器において，積分キャパシタＣfからサンプリングキャパシタＣs（本形態では２分割）に一旦電荷を戻す。そしてこれをもう一方のΔΣ変調器のサンプリングキャパシタでサンプリングするのである。これにより，積分値が１つのΔΣ変調器の積分器に集中することになる。図４でいえば時刻ｔ2〜時刻ｔ3の間にこれが行われる。
【００８３】
ダイレクトサンプリングは，図２３に示すようにして行われる。図２３は，ΔΣ変調器Ｍ１の積分値をΔΣ変調器Ｍ２でサンプリングする状況を示している。図２３では，サンプリングキャパシタＣs１１，Ｃs１２をまとめてＣs１と表示している。同様に，サンプリングキャパシタＣs２１，Ｃs２２をまとめてＣs２と表示している。
【００８４】
図２３の状態における各スイッチの状態は以下の通りである。
ΔΣ変調器Ｍ１
スイッチＳ１〜Ｓ３  オフ
スイッチＳ４，Ｓ５  オン
スイッチＳ６  オフ
スイッチＳ７〜Ｓ９  オン
スイッチＳ１０  オフ
スイッチＳ２１  オフ
ΔΣ変調器Ｍ２
スイッチＳ１１，Ｓ１２  オフ
スイッチＳ１３  オン
スイッチＳ１４  オフ
スイッチＳ１８，Ｓ１９  オフ
スイッチＳ２０  オン
【００８５】
このようにしてΔΣ変調器Ｍ１の積分キャパシタＣf１の積分値が，サンプリングキャパシタＣs１およびスイッチＳ８，Ｓ９，Ｓ２０を介して，ΔΣ変調器Ｍ２のサンプリングキャパシタＣs２にサンプリングされる。これにより，両ΔΣ変調器Ｍ１の積分値が合算される。このように，そもそものサンプリング時（並列オーバサンプリング）にサンプリングを行ったキャパシタＣs１に一旦積分値を戻すことで，キャパシタばらつきの影響が出ないようになっている。これにより，レシオインディペンダントな高精度演算を可能としている。
【００８６】
また，ここでは，ΔΣ変調器Ｍ１のスイッチＳ２１がオフであることにより，負荷キャパシタＣL１が回路から切り離された状態にある。このため，負荷キャパシタＣL１の容量と無関係に加算処理がなされるので高速である。むろん，上記と逆に，ΔΣ変調器Ｍ２の積分値をΔΣ変調器Ｍ１でサンプリングすることもできる。
【００８７】
［積分値の加算演算（２）］
ΔΣ変調器Ｍ１，Ｍ２の積分値（余り）の加算演算においては，ホールディングを行うことができる。すなわち，積分キャパシタＣf１の積分値をサンプリングキャパシタＣs１へ戻した後，まず積分キャパシタＣf１を回路から切り離すのである。これでオペアンプＡmp１をホールドしたことになる。この状態でΔΣ変調器Ｍ２のサンプリングキャパシタＣs２をオペアンプＡmp１の出力に接続して，サンプリングキャパシタＣs２によるサンプリングを行うのである。積分キャパシタＣf１の積分値をサンプリングキャパシタＣs１へ戻しているときの状態を図２４に示す。オペアンプＡmp１をホールドしてサンプリングキャパシタＣs２によるサンプリングを行っているときの状態を図２５に示す。
【００８８】
図２４の状態における各スイッチの状態は以下の通りである。
ΔΣ変調器Ｍ１
スイッチＳ１〜Ｓ３  オフ
スイッチＳ４，Ｓ５  オン
スイッチＳ６  オフ
スイッチＳ７〜Ｓ９  オン
スイッチＳ１０  オフ
スイッチＳ２１  オン
ΔΣ変調器Ｍ２
スイッチＳ２０  オフ
【００８９】
図２５の状態における各スイッチの状態は以下の通りである。
ΔΣ変調器Ｍ１
スイッチＳ１〜Ｓ３  オフ
スイッチＳ４  オン
スイッチＳ５，Ｓ６  オフ
スイッチＳ７〜Ｓ９  オン
スイッチＳ１０  オフ
スイッチＳ２１  オン
ΔΣ変調器Ｍ２
スイッチＳ１１，Ｓ１２  オフ
スイッチＳ１３  オン
スイッチＳ１４  オフ
スイッチＳ１８，Ｓ１９  オフ
スイッチＳ２０  オン
【００９０】
このようにホールド付きサンプリングにより加算演算を行うことで，以下の利点がある。まず，積分キャパシタＣf１の積分値をサンプリングキャパシタＣs１へ戻しているとき（図２４）に，ΔΣ変調器Ｍ２をΔΣ変調器Ｍ１から切り離しておく（スイッチＳ２０：オフ）ことができる。このため，その間にΔΣ変調器Ｍ２で別の演算処理を行うことができる。これにより，処理の高速化や高精度化を図ることができる。ΔΣ変調器Ｍ２で行うことができる別の演算処理としては例えば，オペアンプＡmp２の出力調整が挙げられる。
【００９１】
また，ホールド付きサンプリングの方が，ダイレクトサンプリングの場合よりも加算演算の誤差が少なくて済む。ホールディング状態（図２５）でサンプリングキャパシタＣs２にサンプリングされる誤差が非常に小さいからである。このために，ダイレクトサンプリングの場合よりも処理が１ステップ多いにもかかわらず，トータルでの誤差はむしろ小さいのである。
【００９２】
その理由は次の通りである。まず，オペアンプの熱ノイズパワー（次元はＶ２）は，フリッカーノイズを無視すると，近似的に次式のＶon２で与えられる。
Ｖon２ ＝ (ｋ*Ｔ／ＣLeff)*(nf／F)
ここで，
ｋ：ボルツマン定数
Ｔ：絶対温度
ＣLeff：オペアンプの出力側の有効負荷容量
nf：オペアンプのノイズ指数
F：フィードバック系の帰還率（Feedback Factor）
すなわち熱ノイズパワーは，帰還率Fに反比例するのである。積分キャパシタＣf１の積分値をサンプリングキャパシタＣs１へ戻しているときには，帰還率Fが小さい（１/４〜１/３程度）ので，熱ノイズパワーＶon２は大きい。このため，ダイレクトサンプリングの場合の誤差はこの影響を受けるのである。
【００９３】
ホールド付きサンプリングの場合には，積分キャパシタＣf１の積分値をサンプリングキャパシタＣs１へ戻しているときにはΔΣ変調器Ｍ２のサンプリングキャパシタＣs２を切り離している（図２４）。その後に積分キャパシタＣf１を切り離したときに積分キャパシタＣf１に残った電荷が誤差となる。その量はオペアンプの出力ノイズのF倍である。熱ノイズパワーとしてはF２倍である。すなわちこの状態での熱ノイズパワーは，次式のＶ(Cf)n２で与えられる。
Ｖ(Cf)n２ ＝ Ｖon２*F２ ＝ (ｋ*Ｔ／ＣLeff)*(nf／F)*F２ ＝ (ｋ*Ｔ／ＣLeff)*nf*F
これを入力換算するには，(Ｃf／Ｃs)２を掛ければよい。(Ｃf／Ｃs)が２であることとし，帰還率Fが１/３.５であることとすると，これはＶon２の１６/４９(約０.３３)倍となる。
【００９４】
この後前述のように積分キャパシタＣf１を切り離してホールディング状態とされる。ホールディング状態での帰還率Fは，寄生容量にもよるが１/２〜１程度と大きい。よってこの状態での熱ノイズパワーＶon２は，積分キャパシタＣf１からサンプリングキャパシタＣs１への転送時より小さい。このため，サンプリングキャパシタＣs２によるサンプリング時のノイズは小さいのである。
【００９５】
さらに，ホールディング時には他の演算ステップと比較して，帰還率Fが高い。このためセトリング時間が短い（有効負荷容量ＣLeffが同じの場合）。よってその分，オペアンプの出力側に追加の負荷容量を接続して有効負荷容量ＣLeffを大きくすることができる。これによりさらにノイズを低減することができる。熱ノイズパワーＶon２が有効負荷容量ＣLeffに反比例するからである。図２５でスイッチＳ２１がオンされているのはこのためである。同様に，積分キャパシタＣf１からサンプリングキャパシタＣs１への転送時にも，追加の負荷容量を接続して有効負荷容量ＣLeffを大きくすることが，ノイズの低減やセトリング時間のために有効である。図２４でスイッチＳ２１がオンされているのはこのためである。
【００９６】
［積分値の加算演算（３）］
２段階加算演算においては，演算のオフセットにより，誤差をさらに抑制することができる。すなわち，積分キャパシタＣf１からサンプリングキャパシタＣs１への転送の前に，サンプリングキャパシタＣs１に一定値を加算または減算（オフセット）しておくのである。この状態で転送とサンプリングキャパシタＣs２によるサンプリングを行い，ΔΣ変調器Ｍ２へ加算する（第１の加算）。その後，転送前にしたオフセットの逆極性値をサンプリングキャパシタＣs２でサンプリングして，ΔΣ変調器Ｍ２へ加算する（第２の加算）。こうしてオフセットをキャンセルして最終加算値を得るのである。
【００９７】
これにより，転送開始時のオペアンプＡmp１の出力を，−オフセット値の半分〜＋オフセット値の半分の範囲内とすることができる。こうして，転送に伴うオペアンプＡmp１の出力値の変動を，オペアンプの特性がより高ゲインかつリニアである範囲内に納めることができる。これにより誤差を抑制できるのである。特に，転送時に発生する誤差は誤差全体の中でも比較的大きい比率を占めがちである。転送時には帰還率Fが低く，その逆数が誤差の大きさとして効いてくるからである。よって，転送時の誤差を抑制することは，誤差全体の抑制に対する効果が大きいのである。また，オペアンプのゲインや出力電圧範囲についての要求が緩和されているので，低コスト・高速・高精度な設計が容易である。
【００９８】
ここで，サンプリングキャパシタＣs１が２分割であることを利用して，オフセット値として０.５Ｖrefを用いることができる。厳密には前述のように２分割キャパシタのミスマッチがあるが，キャンセルできる。具体的には，転送前のオペアンプＡmp１の出力，すなわち並列オーバサンプリング後における余りの値が０.２５Ｖrefより大きい場合には，−０.５Ｖrefのオフセットを行えばよい。転送前のオペアンプＡmp１の出力が−０.２５Ｖrefより小さい場合には，０.５Ｖrefのオフセットを行えばよい。これにより，出力範囲を±０.２５Ｖref以内の範囲内に抑えることができる。
【００９９】
すなわち，転送前のサンプリングキャパシタＣs１のオフセットを，図２６に示すようにして行う。この状態のΔΣ変調器Ｍ１では，各スイッチが以下の状態となっている。
スイッチＳ１  オフ
スイッチＳ２  Ｃs１１に対してコモンレベル，Ｃs１２に対してＶref+
スイッチＳ３  オン
スイッチＳ４  オフ
スイッチＳ５，Ｓ６  オン
スイッチＳ７  オフ
スイッチＳ８〜Ｓ１０  オフ
スイッチＳ２１  オン
スイッチＳ２２  オフ
【０１００】
その後，図２４で説明した転送および図２５で説明したサンプリングを行う。これにより，０.５Ｖrefのオフセットがかかった状態で第１の加算がなされる。その後図２７に示すようにして，逆オフセットのサンプリングを行う。この状態のΔΣ変調器Ｍ１では，各スイッチが以下の状態となっている。
スイッチＳ１  オフ
スイッチＳ２  Ｃs１１に対してコモンレベル，Ｃs１２に対してＶref-
スイッチＳ３，Ｓ４  オン
スイッチＳ５，Ｓ６  オフ
スイッチＳ７  オン
スイッチＳ８〜Ｓ１０  オフ
スイッチＳ２１，Ｓ２２  オン
【０１０１】
なお，図２６および図２７において，Ｃs１２に対するスイッチＳ２の接続先は先後逆のこともある。また，図２６および図２７において，Ｃs１１とＣs１２との役割を入れ替えてもよい。
【０１０２】
その後に図２５で説明したようにホールディング状態にして，逆オフセットをサンプリングキャパシタＣs２にサンプリングする。これが第２の加算である。これによりオフセットがキャンセルされる。またサンプリングキャパシタＣs１１，Ｃs１２のミスマッチもキャンセルされる。また，ホールディング時は帰還率Fが高く（０.６７〜１程度），発生誤差は比較的小さい。かくして高精度な最終加算値が得られる。
【０１０３】
［パイプラインアルゴリズミック演算（１）］
図４中の時刻ｔ3〜時刻ｔ4のアルゴリズミック演算（図１０，図１１）については，次の特徴がある。すなわち，サンプリングキャパシタが２分割されたΔΣ変調器は，パイプラインアルゴリズミックＡＤ変換器とほとんど共通する回路素子（２分割サンプリングキャパシタ，オペアンプ，コンパレータ）で構成されている。このため，新たな回路部品を追加することなく，スイッチの追加のみでパイプラインアルゴリズミックＡＤ変換処理を実現できている。
【０１０４】
追加したスイッチは，図１中のＳ１０とＳ２０である。すなわちこれらは，一方のΔΣ変調器のオペアンプの出力を他方のΔΣ変調器のサンプリングキャパシタへ接続するスイッチである。Ｓ１０は，オペアンプＡmp２の出力をサンプリングキャパシタＣs１１，Ｃs１２へ接続するスイッチである（図１０でオン）。Ｓ２０は，オペアンプＡmp１の出力をサンプリングキャパシタＣs２１，Ｃs２２へ接続するスイッチである（図１１でオン）。ただしＳ１０，Ｓ２０のうち一方は，余りの加算処理の際にも使用される（図８の例ではＳ２０）。よって，アルゴリズミック演算のみのために追加されたスイッチは実は１つだけである。
【０１０５】
つまり，後演算（アルゴリズミック演算）専用のオペアンプを持つ必要がないのである。前演算（並列オーバサンプリング，余りの加算）に使用するオペアンプを，スイッチ切替だけで後演算にも利用できるからである。また，パイプラインアルゴリズミックＡＤ変換は，次の２つの利点も有している。すなわち，オペアンプの入力ノードに接続されるスイッチの数が最小で済むのである。また，１／２クロックで１ビットの変換ができるので，高速化に適している。
【０１０６】
［パイプラインアルゴリズミック演算（２）］
本形態のＡ−Ｄ変換装置のアルゴリズミック演算においては，さらに誤差の低減を図ることができる。その説明のためにまず，アルゴリズミック演算にて発生する誤差の概要を説明する。図１０，図１１でのアルゴリズミック演算の説明では，２倍演算側の２分割サンプリングキャパシタの接続について，一般的な例として表１（［００６４］）で説明した。
【０１０７】
２分割サンプリングキャパシタをこのように操作した場合の伝達特性は，図２８のグラフに示される。このグラフの横軸は，演算前のオペアンプ入力Ｖinを示している。縦軸は，演算後の出力Ｖresを示している。横軸，縦軸とも，基準電圧Ｖrefにより規格化した値で示している。表１に示したように±０.２５ＶrefにてサンプリングキャパシタＣs２１の接続先が切り替えられるので，ここでＶresが不連続に変化している。２分割サンプリングキャパシタＣs２１，Ｃs２２が完全に同一容量であれば，伝達特性は破線で示される。しかし現実にはミスマッチがあるので，実線で示される伝達特性となる。図２８中の実線は，Ｃs２１＜Ｃs２２の場合の例を示している。
【０１０８】
ここで図２８中の実線と破線とを対比してみると，若干の誤差があることがわかる。特に，切り替え点である演算前の入力Ｖinが±０.２５Ｖrefのときにその差が最も顕著となっている。さらにこのとき，グラフの段差の幅が実線と破線とで異なっている。これはキャパシタのミスマッチによるものである。
【０１０９】
図２８中に示した２箇所の矢印Ｖerrorは，そのときにおける実線と破線との差を示している。そこでこのＶerror（＝実線−破線）の演算前入力Ｖinに対するグラフを図２９に示す。横軸，縦軸のスケールは図２８と同じである。これを見ると，入力Ｖinが±０.２５ＶrefのときにＶerrorがピークをなしているだけでなく，その左右で不連続になっていることがわかる。この不連続は基本的に，キャパシタのミスマッチに起因するものである。この不連続の段差に比例するＤＮＬ（微分直線性誤差）が，スイッチの切り替え点にて発生するのである。
【０１１０】
一方，サンプリングキャパシタＣs２１，Ｃs２２の役割を演算前入力Ｖinに応じて入れ替えるＣＦＣＳ（Commutated Feedback Capacitance Switching）という手法が知られている。この手法では，切り替え点が０または±０.５ＶrefであればそこでのＤＮＬは非常に小さい。しかしながら，切り替え点が±０.２５Ｖrefである場合にはやはりＤＮＬが発生する。パイプラインアルゴリズミック演算では切り替え点として±０.２５Ｖrefを多用するので問題である。
【０１１１】
これに対し本形態のＡ−Ｄ変換装置では，次の手順でアルゴリズミック演算の最初の２倍演算を行うことができる。
（１）余りのサンプリング
（２）積分および加減算
（３）サンプリングキャパシタのリセット
（４）サンプリングキャパシタへの戻し
（５）２倍演算
【０１１２】
このうち（１）および（２）は，アルゴリズミック演算に入る前の「余りの加算」に属する処理である。（１）のサンプリングは，図８に示した通りに行えばよい。（２）の積分等は，この場合にはΔΣ変調器Ｍ２を図３０に示す状態にして行う。この状態でのΔΣ変調器Ｍ２の２分割サンプリングキャパシタＣs２１，Ｃs２２は，スイッチＳ１２の操作により，入力Ｖinに応じて図３１の（Ａ）に示す接続先に接続される。
【０１１３】
すなわち，サンプリングキャパシタＣs２１は，
Ｖin＜０.２５Ｖrefではコモンレベルに接続され，
０.２５Ｖref＜ＶinではＶref+に接続される。
サンプリングキャパシタＣs２２は，
Ｖin＜−０.２５ＶrefではＶref-に接続され，
−０.２５Ｖref＜Ｖinではコモンレベルに接続される。
これにより，積分（サンプリングキャパシタＣs２から積分キャパシタＣf２への電荷の取り込み）と並行して，入力Ｖinが±０.２５Ｖrefの範囲内であった場合を除き，２分割サンプリングキャパシタの一方に基準電圧Ｖrefの加算または減算が行われる。
【０１１４】
そして，図３２に示すリセット（３）を行ってから，図３３に示すようにして，積分キャパシタＣf２からサンプリングキャパシタＣs２へ電荷を戻す（４）。それから，図３４に示すようにしてフィードバックにより２倍演算（５）を行う。このときには，ΔΣ変調器Ｍ２の２分割サンプリングキャパシタＣs２１，Ｃs２２の接続は，図３０の時点での入力Ｖinに応じて，スイッチＳ１２，Ｓ１８，Ｓ１９の操作により図３１の（Ｂ）に示すようにされる。
【０１１５】
すなわち，Ｖo ＜−０.５Ｖrefおよび０＜Ｖo ＜０.５Ｖrefでは，スイッチＳ１８によりサンプリングキャパシタＣs２１がフィードバックに使われ，スイッチＳ１２によりサンプリングキャパシタＣs２２がコモンレベルに接続される。−０.５Ｖref＜Ｖo ＜０および０.５Ｖref＜Ｖoでは，逆に，スイッチＳ１９によりサンプリングキャパシタＣs２２がフィードバックに使われ，スイッチＳ１２によりサンプリングキャパシタＣs２１がコモンレベルに接続される。
【０１１６】
これより，−０.５Ｖref＜Ｖin ＜−０.２５Ｖrefおよび０.２５Ｖref＜Ｖin＜０.５Ｖrefでは，積分時に加算または減算を受けたサンプリングキャパシタが，２倍演算時にはフィードバックキャパシタとして使用されることがわかる。図３１中では斜線と縦矢印を付してこれを示している。これは，（１）でサンプリングした余りの電荷を一旦別のキャパシタ（Ｃf２）に格納してからサンプリングキャパシタに戻す方式だからこそ実現できるのである。また，入力Ｖinの正負により２分割サンプリングキャパシタＣs２１，Ｃs２２の役割が入れ替わっている。なお，ここでは，積分時に加減算を行うものとして説明したが，加減算のタイミングはこれに限られない。図３３の電荷戻し時までに行えばよい。
【０１１７】
これにより，次に述べる効果が得られる。
【０１１８】
第１に，オペアンプが十分に高ゲインであれば、ＤＮＬ（微分直線性誤差）をゼロにできる。このことを伝達特性により説明する。図３０以下の処理によりアルゴリズミック演算を行った場合の伝達特性は，図３５のグラフに示される。このグラフの縦軸，横軸のスケールは，図２８と同じである。実線と破線の意味も図２８と同じである。図３６のグラフに示すように，ＤＮＬが発生しないのである。これはむろん，入力Ｖinが上記の−０.５Ｖref〜−０.２５Ｖrefおよび０.２５Ｖref〜０.５Ｖrefの範囲内では加減算を行ったサンプリングキャパシタによりフィードバックを行うことによる。
【０１１９】
また，入力Ｖinが±０.５Ｖrefの外側にある場合には，その正負で２分割サンプリングキャパシタＣs２１，Ｃs２２の役割が入れ替わっている。これによって全体のＩＮＬ（積分直線性誤差）も抑制されている。これにより，Ａ−Ｄ変換装置の歪み特性であるＳＤＲやＳＮＤＲも向上している。
【０１２０】
なお，±０.５Ｖrefの判別には，そのための専用のコンパレータを必要としない。積分コンパレータＣf２からサンプリングキャパシタＣs２１，Ｃs２２へ電荷を戻した（
図３３）後にオフセットゼロのコンパレータで判別できるからである。また，図３２のリセット時には，他のミスマッチキャンセルのためのサンプリングを行ってもよい。
【０１２１】
他の効果として，全体動作の高速化に資することが挙げられる。この演算では，２倍演算の前に加減算を済ませるので，２倍演算時の出力変化量が小さい。このためにスルーイング時間が短くて済むのである。アルゴリズミック演算の最初の２倍演算のセトリング精度は演算全体の速度の支配的要因である。よって本形態の演算手法では，演算が高速化されるのである。
【０１２２】
［スイッチコントロールロジック（１）］
本形態のＡ−Ｄ変換装置では，スイッチコントロールに関して，一対のラッチとアンドゲートによるノンオーバラップ信号を用いている。ノンオーバラップとは，あるクロックの時点であるスイッチがオンからオフへ，別のスイッチがオフからオンへと切り替えられるときに，両スイッチが同時にオンしないことである。両スイッチがともにオンである瞬間があると，意図しない信号経路が発生することがある。これは誤動作の原因となり好ましくないからである。また，あるスイッチがクロックを跨いでその前後にともにオンであるときには，一時的にオフしてしまうことなくオンであり続けるべきである。この場合に一時的なオフがあると，スイッチチャージインジェクション誤差が生じてこれも好ましくないからである。
【０１２３】
これを，図３７のブロック図および図３８のタイミングチャートを用いて説明する。このブロック図中には，カウンタ１０１と，選択ロジック１０２と，第１ラッチ１０３と，第２ラッチ１０４と，アンドゲート１０５とが配置されている。カウンタ１０１は，リセット信号とクロック信号ＣＫ（または遅延クロック信号ＣＫｄ）とを受ける。カウンタ１０１は，これらの信号に基づいて，図４で示した１サイクル中の１６クロックをカウントするものである。
【０１２４】
選択ロジック１０２〜アンドゲート１０５は，図３７には１組しか示されていないが，実際にはΔΣ変調器Ｍ１，Ｍ２中のスイッチごとに存在する。さらに，スイッチＳ２，Ｓ１２のように多様な状態を取るものについては，その実現に必要な数だけ存在する。
【０１２５】
選択ロジック１０２は，該当するスイッチのためのセレクト信号を出力するロジック回路である。セレクト信号は，該当するスイッチがオンであるべきクロック番号ではハイであり，オフであるべきクロック番号ではローである。カウンタ１０１のカウント値に応じてそのような出力がなされるよう，あらかじめ論理パターンが組まれている。
【０１２６】
第１ラッチ１０３および第２ラッチ１０４はともに，ポジティブラッチである。すなわち，クロック信号の立ち上がりエッジにて入力端子Ｄの信号を出力端子Ｑに通過させる。それ以外では出力端子Ｑの状態に変化はない。第１ラッチ１０３は，入力端子Ｄにセレクト信号の入力を受ける。またクロック信号ＣＫの入力を受ける。第２ラッチ１０４は，入力端子Ｄに，第１ラッチ１０３の出力信号Ａ１の入力を受ける。また遅延クロック信号ＣＫｄの入力を受ける。
【０１２７】
アンドゲート１０５は，第１ラッチ１０３の出力信号Ａ１および第２ラッチ１０４の出力信号Ａ２のアンド論理を出力する。これが，該当するスイッチの操作信号ＳＷＡである。該当するスイッチは，操作信号ＳＷＡがハイであるときにはオンとなり，ローであるときにはオフとなる。
【０１２８】
図３８は，該当するスイッチを，
クロック１でオン，
クロック２でオフ，
クロック３，４でオン，
クロック５，６でオフ
にする場合のタイミングチャートである。
【０１２９】
この場合にセレクト信号は，
リセット信号の立ち上がりとともにハイアップし，
クロックＣＫ１の立ち下がりでローダウンし，
クロックＣＫ２の立ち下がりでハイアップし，
クロックＣＫ４の立ち下がりでローダウンする。
ただし，カウンタ１０１が遅延クロック信号ＣＫｄを受けて動作する場合には，セレクト信号の変化のタイミングは，リセット時を除き，遅延クロック信号ＣＫｄの立ち下がり時となる。
【０１３０】
これにより第１ラッチ１０３の出力信号Ａ１は，
クロックＣＫ１の立ち上がり（このときセレクト信号はハイ）でハイアップし，
クロックＣＫ２の立ち上がり（このときセレクト信号はロー）でローダウンし，
クロックＣＫ３の立ち上がり（このときセレクト信号はハイ）でハイアップし，
クロックＣＫ５の立ち上がり（このときセレクト信号はロー）でローダウンする。
【０１３１】
そして第２ラッチ１０４の出力信号Ａ２は，
遅延クロックＣＫｄ１の立ち上がり（このとき出力信号Ａ１はハイ）でハイアップし，
遅延クロックＣＫｄ２の立ち上がり（このとき出力信号Ａ１はロー）でローダウンし，
遅延クロックＣＫｄ３の立ち上がり（このとき出力信号Ａ１はハイ）でハイアップし，
遅延クロックＣＫｄ５の立ち上がり（このとき出力信号Ａ１はロー）でローダウンする。
【０１３２】
これによりアンドゲート１０５の出力信号すなわちスイッチの操作信号ＳＷＡは，
遅延クロックＣＫｄ１の立ち上がりでハイアップし，
クロックＣＫ２の立ち上がりでローダウンし，
遅延クロックＣＫｄ３の立ち上がりでハイアップし，
クロックＣＫ５の立ち上がりでローダウンする。
【０１３３】
すなわち操作信号ＳＷＡは，ハイアップするときには遅延クロックＣＫｄの立ち上がりタイミングに従い，ローダウンするときにはクロックＣＫの立ち上がりタイミングに従うのである。このことがすべてのスイッチについて成り立つ。このため，あるスイッチがオンで別のスイッチがオフである状態から次のクロックでオンオフが入れ替わる際に，両スイッチがともにオフである期間が存在する。その期間の長さは遅延クロックＣＫｄの遅延量に等しい。これにより，両オンによる誤動作が防止されている。また，２クロックにわたってオンが続く際（クロック３→４）に，一時的なオフが発生しない。これにより，スイッチチャージインジェクション誤差も防止されている。
【０１３４】
なお，上記において，第２ラッチ１０４の入力端子Ｄに，出力信号Ａ１に代えてセレクト信号が入力されるようにしてもよい。また，各部のロジックの向き（正論理か負論理か）によっては適宜，アンドゲート１０５に代えてナンドゲート，オアゲート，ノアゲートのいずれかを用いることになる。
【０１３５】
［スイッチコントロールロジック（２）］
本形態におけるスイッチコントロールでは，遅延クロック信号ＣＫｄを用いない構成も可能である。その場合のブロック図を図３９に，タイミングチャートを図４０に示す。このブロック構成の場合では，遅延クロック信号ＣＫｄの代わりに，内部クロック信号ＣＫＡ，ＣＫＢを用いる。内部クロック信号ＣＫＡは，クロック信号ＣＫとそれをディレイロジックに通した信号との排他オアである。内部クロック信号ＣＫＢは，内部クロック信号ＣＫＡを遅延させた信号である。ただし，内部クロック信号ＣＫＢの内部クロック信号ＣＫＡに対する遅延量は，内部クロック信号ＣＫＡのパルス幅より小さい。
【０１３６】
図３９のブロック構成では，以下の点が図３７と相違する。まず，カウンタ１０１で使用するクロックは，内部クロック信号ＣＫＢである。また，ポジティブラッチである第２ラッチ１０４に代えて，ネガティブラッチである第２ラッチ１０６が用いられている。すなわち，第２ラッチ１０６は，クロック信号の立ち下がりエッジにて入力端子Ｄの信号を出力端子Ｑに通過させる。それ以外では出力端子Ｑの状態に変化はない。また，第１ラッチ１０３および第２ラッチ１０６はともに，同じ内部クロック信号ＣＫＡ（ＣＫＢでもよい）を受ける。そして，アンドゲート１０５に代えてナンドゲート１０７が用いられている。さらに，ナンドゲート１０７の出力先に，インバータ１０８が設けられている。
【０１３７】
図４０は，図３８と同様に，該当するスイッチを，
クロック１でオン，
クロック２でオフ，
クロック３，４でオン，
クロック５，６でオフ
にする場合のタイミングチャートである。ただしこの場合のクロックは内部クロック信号ＣＫＡ（またはＣＫＢ）である。
【０１３８】
この場合にセレクト信号は，
リセット信号の立ち上がりとともにハイアップし，
内部クロックＣＫＢ１の立ち下がりでローダウンし，
内部クロックＣＫＢ２の立ち下がりでハイアップし，
内部クロックＣＫＢ４の立ち下がりでローダウンする。
【０１３９】
これにより第１ラッチ１０３の出力信号Ａ１は，
内部クロックＣＫＡ１の立ち上がり（このときセレクト信号はハイ）でハイアップし，
内部クロックＣＫＡ２の立ち上がり（このときセレクト信号はロー）でローダウンし，
内部クロックＣＫＡ３の立ち上がり（このときセレクト信号はハイ）でハイアップし，
内部クロックＣＫＡ５の立ち上がり（このときセレクト信号はロー）でローダウンする。
【０１４０】
そして第２ラッチ１０６の出力信号Ａ２は，
内部クロックＣＫＡ１の立ち下がり（このとき出力信号Ａ１はハイ）でハイアップし，
内部クロックＣＫＡ２の立ち下がり（このとき出力信号Ａ１はロー）でローダウンし，
内部クロックＣＫＡ３の立ち下がり（このとき出力信号Ａ１はハイ）でハイアップし，
内部クロックＣＫＡ５の立ち下がり（このとき出力信号Ａ１はロー）でローダウンする。
【０１４１】
これによりインバータ１０８の出力信号すなわちスイッチの操作信号ＳＷＡは，
内部クロックＣＫＡ１の立ち下がりでハイアップし，
内部クロックＣＫＡ２の立ち上がりでローダウンし，
内部クロックＣＫＡ３の立ち下がりでハイアップし，
内部クロックＣＫＡ５の立ち上がりでローダウンする。
【０１４２】
こうして，図３８の場合と同様に両オンや一時的オフによる誤動作を排除したスイッチコントロールが，遅延クロックＣＫｄなしで実現されている。なお，上記において，第１ラッチ１０３および第２ラッチ１０６が内部クロック信号ＣＫＢに従うこととすれば，操作信号ＳＷＡより少し遅延した操作信号ＳＷＢを出力することができる。図４０中のＡ１欄，Ａ２欄の点線は，その場合の第１ラッチ１０３および第２ラッチ１０６の出力信号Ｂ１，Ｂ２を示している。
【０１４３】
［用途］
本形態のＡ−Ｄ変換装置は，図４１に示すようにして，信号処理ＩＣ中に組み込んで実現することができる。図４１中の「ＡＤＣ」が本形態のＡ−Ｄ変換装置である。図４１に示すのは，本形態のＡ−Ｄ変換装置を含む信号処理ＩＣと，マイコンとによるセンサ値のキャリブレーションシステムである。本形態のＡＤＣは，ＩＣ内外の多数のセンサ類から選択的にアナログ値の入力を受け，デジタル変換してマイコンに渡す。マイコンは，デジタル値に種々のトリミング演算を施し，トリミング後のデジタル値で種々のアクチュエータを制御する。
【０１４４】
例えば自動車の車載用に用いる場合，センサ特性（ゼロ点，感度，それらの温度特性，電源電圧特性等）をトリミングした後で１０〜１２ビット程度の精度が必要である。一方，センサ特性そのものにばらつきがある。これをデジタル演算でのトリミングするためには，Ａ−Ｄ変換装置の要求精度は１２〜１４ビットとなる。従来のＡ−Ｄ変換装置では，このような高精度と複数入力とを効率よく両立することはできなかった。図４１の構成では，入力スイッチの切り替えにより，複数のアナログ信号を１つのＡ−Ｄ変換装置で処理できる。また，大規模デジタルデシメーションフィルタが不要で，マイコンでのデジタル処理を緩和できる。このため処理能力の高いマイコンを必要としない。
【０１４５】
本発明では，下位ビットの算出Niquist-rateＡ−Ｄ変換によりデジタル変換を行うことが望ましい。また，複数のデルタシグマ変調器の少なくとも１つの出力電圧を所定の基準値と比較し，その比較結果に応じてそのデルタシグマ変調器の積分器の動作点をシフトさせることが望ましい。その際，シフトにより動作点の極性を逆転させることが望ましい。
【０１４６】
本発明ではまた，複数のデルタシグマ変調器における量子化のしきい値が，基準値を中心として正負にわたる所定値以上の範囲にわたってオフセット分散されていることが望ましい。そのしきい値分散範囲の所定値は電源電圧の３２分の１以上であることが望ましい。また，各々のデルタシグマ変調器のサンプリングキャパシタが少なくとも２つに分割されており，余り加算の際に，±サンプリングキャパシタの総容量，±サンプリングキャパシタの分割容量，０の５つの値の少なくとも１つを用いた演算によるミスマッチキャンセルを行うことが望ましい。
【０１４７】
本発明ではまた，余り値の加算において，第１のデルタシグマ変調器における積分器の余り値の，そのデルタシグマ変調器のサンプリングキャパシタへのフィードバックと，第１のデルタシグマ変調器のサンプリングキャパシタにフィードバックされた余り値の，第２のデルタシグマ変調器のサンプリングキャパシタへの転送サンプリングとを行うことが望ましい。さらに，各々のデルタシグマ変調器の積分器が積分キャパシタとアンプとで構成されており，前記転送サンプリングを，第１のデルタシグマ変調器のサンプリングキャパシタと積分キャパシタとの接続経路を遮断した状態で行うことが望ましい。
【０１４８】
この場合にさらに，余り値の加算において，フィードバックに先立ち第１のデルタシグマ変調器のサンプリングキャパシタに所定値の加算または減算を行う第１オフセット付加処理と，フィードバックの後かつ転送サンプリングの前に第１のデルタシグマ変調器のサンプリングキャパシタに第１オフセット付加処理と逆極性の所定値を加算または減算する第２オフセット付加処理とを行うことが望ましい。さらに，デルタシグマ変調器のサンプリングキャパシタが少なくとも２つに分割されており，第１および第２オフセット付加処理は，一部の分割サンプリングキャパシタへの基準電圧の加算または減算であることが望ましい。
【０１４９】
本発明ではまた，第１のデルタシグマ変調器の積分器の出力側と第２のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第１スイッチと，第２のデルタシグマ変調器の積分器の出力側と第１のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第２スイッチとを有し，各々のデルタシグマ変調器のサンプリングキャパシタが少なくとも２つに分割されており，下位ビット値を，第１のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，第１スイッチを介してこれを第２デルタシグマ変調器のサンプリングキャパシタでサンプリングする第１ステップと，第２のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，第２スイッチを介してこれを第１デルタシグマ変調器のサンプリングキャパシタでサンプリングする第２ステップとを反復することにより算出することが望ましい。
【０１５０】
この場合にさらに，複数のデルタシグマ変調器の少なくとも１つの出力電圧を検知する電圧検知器を有し，下位ビット値の算出にて，最初のステップの際に，電圧検知器にて出力電圧が検出されるデルタシグマ変調器を第１のデルタシグマ変調器として用い，その出力電圧の絶対値が基準電圧の４分の１から２分の１の範囲内である場合には，分割サンプリングキャパシタの一方に基準値の加算または減算を行い，積分器からサンプリングキャパシタへ余り値を戻し，加算または減算をした分割サンプリングキャパシタにより積分器へのフィードバックを行うことが望ましい。
【０１５１】
本発明ではまた，制御部は，スイッチごとのセレクト信号を出力するスイッチ選択部と，セレクト信号の入力を受け基準クロックに従う第１ラッチ回路と，第１ラッチ回路の出力信号またはセレクト信号の入力を受け基準クロックを所定時間遅延させた遅延クロックに従う第２ラッチ回路と，第１および第２ラッチ回路の出力信号の論理演算によりスイッチ操作信号を作成する論理回路とを有することが望ましい。あるいは，第１および第２ラッチ回路が逆極性のものであれば，第２ラッチ回路は基準クロックに従えばよい。
【図面の簡単な説明】
【０１５２】
【図１】実施の形態に係るＡ−Ｄ変換装置の回路図である。
【図２】実施の形態に係るＡ−Ｄ変換装置の動作原理を示すブロック図である。
【図３】実施の形態に係るＡ−Ｄ変換装置の動作原理を示すブロック図である。
【図４】実施の形態に係るＡ−Ｄ変換装置における動作サイクルの説明図である。
【図５】実施の形態に係るＡ−Ｄ変換装置におけるリセット動作の説明図である。
【図６】実施の形態に係るＡ−Ｄ変換装置におけるサンプリング動作の説明図である。
【図７】実施の形態に係るＡ−Ｄ変換装置におけるサンプリング動作の説明図である。
【図８】実施の形態に係るＡ−Ｄ変換装置における余りの加算動作の説明図である。
【図９】実施の形態に係るＡ−Ｄ変換装置における余りの加算動作の説明図である。
【図１０】実施の形態に係るＡ−Ｄ変換装置におけるアルゴリズミック演算の説明図である。
【図１１】実施の形態に係るＡ−Ｄ変換装置におけるアルゴリズミック演算の説明図である。
【図１２】実施の形態に係るＡ−Ｄ変換装置における積分器の動作点の分散化を説明するグラフである。
【図１３】積分器の動作点の急激な変化を説明するグラフである。
【図１４】積分器の動作点の急激な変化を説明するグラフである。
【図１５】積分器の動作点の急激な変化を説明するグラフである。
【図１６】積分器の動作点の変化の抑制効果を説明するグラフである。
【図１７】積分器の動作点の変化の緩和を説明するグラフである。
【図１８】積分器の動作点の変化の緩和を説明するグラフである。
【図１９】サンプリングキャパシタの２分割を利用したミスマッチキャンセルの説明図である。
【図２０】サンプリングキャパシタの２分割を利用したミスマッチキャンセルの説明図である。
【図２１】サンプリングキャパシタの２分割を利用したミスマッチキャンセルの説明図である。
【図２２】サンプリングキャパシタの２分割を利用したミスマッチキャンセルの説明図である。
【図２３】積分値のダイレクトサンプリングの説明図である。
【図２４】積分値のホールド付きサンプリングの説明図である。
【図２５】積分値のホールド付きサンプリングの説明図である。
【図２６】転送前にサンプリングキャパシタにオフセットを掛ける状況の説明図である。
【図２７】逆オフセットおよびミスマッチをサンプリングする状況の説明図である。
【図２８】一般的なアルゴリズミック演算における伝達特性を示すグラフである。
【図２９】一般的なアルゴリズミック演算におけるミスマッチ誤差の特性を示すグラフである。
【図３０】積分時に加減算を行う状況の説明図である。
【図３１】アルゴリズミック演算における２分割サンプリングキャパシタの接続先を示す説明図である。
【図３２】アルゴリズミック演算の際のサンプリングキャパシタのリセットの説明図である。
【図３３】積分キャパシタに取り込んだ電荷をサンプリングキャパシタへ戻す状況の説明図である。
【図３４】アルゴリズミック演算における２倍演算の説明図である。
【図３５】実施の形態に係るアルゴリズミック演算における伝達特性を示すグラフである。
【図３６】実施の形態に係るアルゴリズミック演算におけるミスマッチ誤差の特性を示すグラフである。
【図３７】実施の形態に係るＡ−Ｄ変換装置におけるスイッチコントロールロジックを示すブロック図である。
【図３８】図３７のブロック図によるスイッチコントロールを説明するタイミングチャートである。
【図３９】遅延クロックを用いない場合のスイッチコントロールロジックを示すブロック図である。
【図４０】図３９のブロック図によるスイッチコントロールを説明するタイミングチャートである。
【図４１】実施の形態に係るＡ−Ｄ変換装置を用いたセンサ値のキャリブレーションシステムを示すブロック図である。
【図１】
2009540656.tif 000003
【図２】
2009540656.tif 000004
【図３】
2009540656.tif 000005
【図４】
2009540656.tif 000006
【図５】
2009540656.tif 000007
【図６】
2009540656.tif 000008
【図７】
2009540656.tif 000009
【図８】
2009540656.tif 000010
【図９】
2009540656.tif 000011
【図１０】
2009540656.tif 000012
【図１１】
2009540656.tif 000013
【図１２】
2009540656.tif 000014
【図１３】
2009540656.tif 000015
【図１４】
2009540656.tif 000016
【図１５】
2009540656.tif 000017
【図１６】
2009540656.tif 000018
【図１７】
2009540656.tif 000019
【図１８】
2009540656.tif 000020
【図１９】
2009540656.tif 000021
【図２０】
2009540656.tif 000022
【図２１】
2009540656.tif 000023
【図２２】
2009540656.tif 000024
【図２３】
2009540656.tif 000025
【図２４】
2009540656.tif 000026
【図２５】
2009540656.tif 000027
【図２６】
2009540656.tif 000028
【図２７】
2009540656.tif 000029
【図２８】
2009540656.tif 000030
【図２９】
2009540656.tif 000031
【図３０】
2009540656.tif 000032
【図３１】
2009540656.tif 000033
【図３２】
2009540656.tif 000034
【図３３】
2009540656.tif 000035
【図３４】
2009540656.tif 000036
【図３５】
2009540656.tif 000037
【図３６】
2009540656.tif 000038
【図３７】
2009540656.tif 000039
【図３８】
2009540656.tif 000040
【図３９】
2009540656.tif 000041
【図４０】
2009540656.tif 000042
【図４１】
2009540656.tif 000043
【手続補正書】
【提出日】平成20年2月29日(2008.2.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
並列接続されるとともに各々が積分器と量子化手段とを持つ複数のデルタシグマ変調器と，
前記複数のデルタシグマ変調器を制御する制御部とを有し，
前記制御部は，
各々のデルタシグマ変調器に，アナログ入力信号のサンプリングと，サンプリング結果の積分器および量子化手段による量子化を行わせる並列オーバサンプリング制御部と，
各々のデルタシグマ変調器における量子化値を加算して上位ビット値を得る上位ビット算出部と，
各々のデルタシグマ変調器における量子化後の積分器の余り値を加算する余り加算部と，
前記余り加算部の加算結果をデジタル変換して下位ビット値を得る下位ビット算出部とを有することを特徴とするＡ−Ｄ変換装置。
【請求項２】
請求項１に記載のＡ−Ｄ変換装置において，前記下位ビット算出部は，
Niquist-rateＡ−Ｄ変換によりデジタル変換を行うものであることを特徴とするＡ−Ｄ変換装置。
【請求項３】
請求項１に記載のＡ−Ｄ変換装置において，
前記複数のデルタシグマ変調器の少なくとも１つの出力電圧を所定の基準値と比較する電圧比較器と，
前記電圧比較器の比較結果に応じてそのデルタシグマ変調器の積分器の動作点をシフトさせる積分動作点シフト部とを有することを特徴とするＡ−Ｄ変換装置。
【請求項４】
請求項３に記載のＡ−Ｄ変換装置において，前記積分動作点シフト部は，
シフトにより動作点の極性を逆転させるものであることを特徴とするＡ−Ｄ変換装置。
【請求項５】
請求項１に記載のＡ−Ｄ変換装置において，
前記複数のデルタシグマ変調器における量子化のしきい値が，オフセット分散されていることを特徴とするＡ−Ｄ変換装置。
【請求項６】
請求項５に記載のＡ−Ｄ変換装置において，
しきい値分散範囲の所定値が電源電圧の３２分の１以上であることを特徴とするＡ−Ｄ変換装置。
【請求項７】
請求項１に記載のＡ−Ｄ変換装置において，
各々のデルタシグマ変調器が，アナログ入力信号のサンプリングを行う少なくとも２つに分割されたサンプリングキャパシタを備えており，
余り値の加算時に，±サンプリングキャパシタの総容量，±サンプリングキャパシタの分割容量，０の５つの値の少なくとも１つを用いた演算によるミスマッチキャンセルを行うミスマッチキャンセル部を有することを特徴とするＡ−Ｄ変換装置。
【請求項８】
請求項１に記載のＡ−Ｄ変換装置において，各々のデルタシグマ変調器はアナログ入力信号のサンプリングを行うサンプリングキャパシタを備えており，
前記余り加算部は，
第１のデルタシグマ変調器における積分器の余り値をそのデルタシグマ変調器のサンプリングキャパシタにフィードバックするフィードバック部と，
第１のデルタシグマ変調器のサンプリングキャパシタにフィードバックされた余り値を，第２のデルタシグマ変調器のサンプリングキャパシタにサンプリングする転送サンプリング部とを有することを特徴とするＡ−Ｄ変換装置。
【請求項９】
請求項８に記載のＡ−Ｄ変換装置において，
各々のデルタシグマ変調器の積分器が積分キャパシタとアンプとで構成されており，
前記転送サンプリング部によるサンプリングを行う際に，第１のデルタシグマ変調器のサンプリングキャパシタと積分キャパシタとの接続経路を遮断する遮断部を有することを特徴とするＡ−Ｄ変換装置。
【請求項１０】
請求項８に記載のＡ−Ｄ変換装置において，前記余り加算部は，
フィードバックに先立ち第１のデルタシグマ変調器のサンプリングキャパシタに所定値の加算または減算を行う第１オフセット付加処理と，
フィードバックの後転送サンプリングの前に第１のデルタシグマ変調器のサンプリングキャパシタに第１オフセット付加処理と逆極性の所定値を加算または減算する第２オフセット付加処理とを行うものであることを特徴とするＡ−Ｄ変換装置。
【請求項１１】
請求項１０に記載のＡ−Ｄ変換装置において，
前記デルタシグマ変調器のサンプリングキャパシタが少なくとも２つに分割されており，
前記第１および第２オフセット付加処理は，一部の分割サンプリングキャパシタへの基準電圧の加算または減算であることを特徴とするＡ−Ｄ変換装置。
【請求項１２】
請求項１に記載のＡ−Ｄ変換装置において，
各々のデルタシグマ変調器が，アナログ入力信号のサンプリングを行う少なくとも２つに分割されたサンプリングキャパシタを備えており，
前記Ａ−Ｄ変換装置は，
第１のデルタシグマ変調器の積分器の出力側と複数の第２のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第１スイッチと，
第２のデルタシグマ変調器の積分器の出力側と複数の第１のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第２スイッチとを有し，
前記下位ビット算出部は，
第１のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，前記第１スイッチを介してこれを複数の第２デルタシグマ変調器のサンプリングキャパシタでサンプリングする第１ステップと，
第２のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，前記第２スイッチを介してこれを複数の第１デルタシグマ変調器のサンプリングキャパシタでサンプリングする第２ステップとを反復することにより下位ビット値を得るものであることを特徴とするＡ−Ｄ変換装置。
【請求項１３】
請求項１２に記載のＡ−Ｄ変換装置において，
前記複数のデルタシグマ変調器の少なくとも１つの出力電圧を検知する電圧検知器を有し，
前記下位ビット算出部は，
最初のステップの際に，前記電圧検知器により出力電圧が検出されるデルタシグマ変調器を第１のデルタシグマ変調器として用い，
その出力電圧の絶対値が基準電圧の４分の１から２分の１の範囲内である場合には，分割サンプリングキャパシタの一方に基準値の加算または減算を行い，
積分器から複数のサンプリングキャパシタへ余り値を戻し，
加算または減算をした１つの分割サンプリングキャパシタにより積分器へのフィードバックを行うものであることを特徴とするＡ−Ｄ変換装置。
【請求項１４】
請求項１に記載のＡ−Ｄ変換装置において，前記制御部は，
スイッチごとのセレクト信号を出力するスイッチ選択部と，
セレクト信号の入力を受け基準クロックに従う第１ラッチ回路と，
前記第１ラッチ回路の出力信号またはセレクト信号の入力を受け基準クロックを所定時間遅延させた遅延クロックに従う第２ラッチ回路と，
前記第１および第２ラッチ回路の出力信号の論理演算によりスイッチ操作信号を作成する論理回路とを有することを特徴とするＡ−Ｄ変換装置。
【請求項１５】
請求項１に記載のＡ−Ｄ変換装置において，前記制御部は，
スイッチごとのセレクト信号を出力するスイッチ選択部と，
セレクト信号の入力を受けクロックに従う第１ラッチ回路と，
前記第１ラッチ回路の出力信号またはセレクト信号の入力を受けクロックに従う第２ラッチ回路と，
前記第１および第２ラッチ回路の出力信号の論理演算によりスイッチ操作信号を作成する論理回路とを有し，
前記第１および第２ラッチ回路が逆極性のものであることを特徴とするＡ−Ｄ変換装置。
【請求項１６】
並列接続されるとともに各々が積分器と量子化手段とを持つ複数のデルタシグマ変調器を用いたＡ−Ｄ変換方法において，
各々のデルタシグマ変調器に，アナログ入力信号のサンプリングと，サンプリング結果の積分器および量子化手段による量子化を行わせる並列オーバサンプリングプロセスと，
各々のデルタシグマ変調器における前記並列オーバサンプリングプロセスでの量子化値を加算して上位ビット値を得る上位ビット算出プロセスと，
各々のデルタシグマ変調器における前記並列オーバサンプリングプロセスでの量子化後の積分器の余り値を加算する余り加算プロセスと，
前記余り加算プロセスでの加算結果をデジタル変換して下位ビット値を得る下位ビット算出プロセスとを含むことを特徴とするＡ−Ｄ変換方法。
【請求項１７】
請求項１６に記載のＡ−Ｄ変換方法において，前記下位ビット算出プロセスでは，
Niquist-rateＡ−Ｄ変換によりデジタル変換を行うことを特徴とするＡ−Ｄ変換方法。
【請求項１８】
請求項１６に記載のＡ−Ｄ変換方法において，
前記複数のデルタシグマ変調器の少なくとも１つの出力電圧を所定の基準値と比較し，その比較結果に応じてそのデルタシグマ変調器の積分器の動作点をシフトさせる積分動作点シフトプロセスを含むことを特徴とするＡ−Ｄ変換方法。
【請求項１９】
請求項１８に記載のＡ−Ｄ変換方法において，前記積分動作点シフトプロセスでは，
シフトにより動作点の極性を逆転させることを特徴とするＡ−Ｄ変換方法。
【請求項２０】
請求項１６に記載のＡ−Ｄ変換方法において，
前記複数のデルタシグマ変調器における量子化のしきい値が，オフセット分散されていることを特徴とするＡ−Ｄ変換方法。
【請求項２１】
請求項２０に記載のＡ−Ｄ変換方法において，
しきい値分散範囲の所定値が電源電圧の３２分の１以上であることを特徴とするＡ−Ｄ変換方法。
【請求項２２】
請求項１６に記載のＡ−Ｄ変換方法において，
各々のデルタシグマ変調器が，アナログ入力信号のサンプリングを行う少なくとも２つに分割されたサンプリングキャパシタを備えており，
前記余り加算プロセスにて，±サンプリングキャパシタの総容量，±サンプリングキャパシタの分割容量，０の５つの値の少なくとも１つを用いた演算によるミスマッチキャンセルを行うことを特徴とするＡ−Ｄ変換方法。
【請求項２３】
請求項１６に記載のＡ−Ｄ変換方法において，各々のデルタシグマ変調器が，アナログ入力信号のサンプリングを行う少なくとも２つに分割されたサンプリングキャパシタを備えており，
前記余り加算プロセスでは，
第１のデルタシグマ変調器における積分器の余り値の，そのデルタシグマ変調器のサンプリングキャパシタへのフィードバックと，
第１のデルタシグマ変調器のサンプリングキャパシタにフィードバックされた余り値の，第２のデルタシグマ変調器のサンプリングキャパシタへの転送サンプリングとを行うことを特徴とするＡ−Ｄ変換方法。
【請求項２４】
請求項２３に記載のＡ−Ｄ変換方法において，
各々のデルタシグマ変調器の積分器として積分キャパシタとアンプとで構成されたものを用い，
前記転送サンプリングを，第１のデルタシグマ変調器のサンプリングキャパシタと積分キャパシタとの接続経路を遮断した状態で行うことを特徴とするＡ−Ｄ変換方法。
【請求項２５】
請求項２３に記載のＡ−Ｄ変換方法において，前記余り加算プロセスでは，
前記フィードバックに先立ち第１のデルタシグマ変調器のサンプリングキャパシタに所定値の加算または減算を行う第１オフセット付加処理と，
前記フィードバックの後かつ前記転送サンプリングの前に第１のデルタシグマ変調器のサンプリングキャパシタに第１オフセット付加処理と逆極性の所定値を加算または減算する第２オフセット付加処理とを行うことを特徴とするＡ−Ｄ変換方法。
【請求項２６】
請求項２５に記載のＡ−Ｄ変換方法において，
前記デルタシグマ変調器のサンプリングキャパシタとして少なくとも２つに分割されているものを用い，
前記第１および第２オフセット付加処理は，一部の分割サンプリングキャパシタへの基準電圧の加算または減算であることを特徴とするＡ−Ｄ変換方法。
【請求項２７】
請求項１６に記載のＡ−Ｄ変換方法において，各々のデルタシグマ変調器が，アナログ入力信号のサンプリングを行う少なくとも２つに分割されたサンプリングキャパシタを備えており，
前記Ａ−Ｄ変換方法では，
第１のデルタシグマ変調器の積分器の出力側と第２のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第１スイッチと，
第２のデルタシグマ変調器の積分器の出力側と複数の第１のデルタシグマ変調器サンプリングキャパシタの入力側との間の接続経路に設けられた第２スイッチとを用い，
前記下位ビット算出プロセスでは，
第１のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，前記第１スイッチを介してこれを複数の第２デルタシグマ変調器のサンプリングキャパシタでサンプリングする第１ステップと，
第２のデルタシグマ変調器の分割サンプリングキャパシタを利用してその余り値を２倍演算し，前記第２スイッチを介してこれを第１デルタシグマ変調器のサンプリングキャパシタでサンプリングする第２ステップとを反復することにより下位ビット値を得ることを特徴とするＡ−Ｄ変換方法。
【請求項２８】
請求項２７に記載のＡ−Ｄ変換方法において，
前記複数のデルタシグマ変調器の少なくとも１つの出力電圧を検知する電圧検知プロセスを含み，
前記下位ビット算出プロセスでは，
最初のステップの際に，前記電圧検知プロセスにて出力電圧が検出されるデルタシグマ変調器を第１のデルタシグマ変調器として用い，
その出力電圧の絶対値が基準電圧の４分の１から２分の１の範囲内である場合には，分割サンプリングキャパシタの一方に基準値の加算または減算を行い，
積分器から複数のサンプリングキャパシタへ余り値を戻し，
加算または減算をした１つの分割サンプリングキャパシタにより積分器へのフィードバックを行うことを特徴とするＡ−Ｄ変換方法。
【請求項２９】
請求項１６に記載のＡ−Ｄ変換方法において，
基準クロックに従う第１ラッチ回路にセレクト信号を入力し，
基準クロックを所定時間遅延させた遅延クロックに従う第２ラッチ回路に前記第１ラッチ回路の出力信号またはセレクト信号を入力し，
前記第１および第２ラッチ回路の出力信号の論理演算によりスイッチ操作信号を作成し，
前記スイッチ操作信号により前記複数のデルタシグマ変調器内のスイッチを操作することを特徴とするＡ−Ｄ変換方法。
【請求項３０】
請求項１６に記載のＡ−Ｄ変換方法において，
クロックに従う第１ラッチ回路に前記複数のデルタシグマ変調器内のスイッチごとのセレクト信号を入力し，
前記第１ラッチ回路とは逆極性であるとともにクロックに従う第２ラッチ回路に前記第１ラッチ回路の出力信号またはセレクト信号を入力し，
前記第１および第２ラッチ回路の出力信号の論理演算によりスイッチ操作信号を作成し，
前記スイッチ操作信号により前記複数のデルタシグマ変調器内のスイッチを操作することを特徴とするＡ−Ｄ変換方法。
【手続補正書】
【提出日】平成20年12月9日(2008.12.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
なお図３に示すように，Ａ−Ｄ変換装置を４つのΔΣ変調器を持つように構成することも可能である。その場合には回路図においても，ΔΣ変調器の部分を４つ備えることになる。以下本形態の説明では，特記しない限り，ΔΣ変調器の数は２とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
本形態に係るＡ−Ｄ変換装置では，上記を，図１の回路により次のサイクルの繰り返しにより実現する。
(１)リセット
変換に当たってまず，ΔΣ変調器Ｍ１，Ｍ２のリセットを行う。これにより，前サイクルの残響を遮断する。
(２)並列オーバサンプリング
ΔΣ変調器Ｍ１，Ｍ２による入力信号Ｖinのサンプリングを複数回にわたって行う。このサンプリングによるコンパレータの出力が上位ビット値とされる。このサンプリング演算は，レシオインディペンデント(Ratio-Indipendent)であり，キャパシタのマッチング誤差の影響を受けない。この演算の後に，ΔΣ変調器Ｍ１，Ｍ２の積分器にそれぞれ，余り(Residue)が残ることになる。
(３)余りの加算
各積分器に残っている余りを合計してトータル余りを得る。この演算もレシオインディペンデントであり，キャパシタのマッチング誤差の影響を受けない。
(４)下位ビット値の決定
トータル余りから，アルゴリズミック演算を繰り返すことにより，下位ビットのデジタル値を決定する。アルゴリズミック演算とは，値を２倍して，コンパレータの出力に応じて基準電圧値Ｖrefを差し引くことである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
上記したＡ−Ｄ変換装置を他のアーキテクチャのものと比較すると，次のようなことがいえる。まず，本形態のＡ−Ｄ変換装置では，オペアンプの入力がシンプルである。例えばPieter Rombouts, Wim De Wilde, Ludo Weyten, "A 13.5-b 1.2-V Micropower Extended Counting A/D Converter," IEEE Journal of Solid-State Circuits, vol. 36, pp. 176-183, Feb. 2001に記載されているシングルオペアンプアーキテクチャのものでは，オペアンプの入力に８つものスイッチを要している。これに対し本形態のＡ−Ｄ変換装置では，オペアンプ１つあたり３つの入力スイッチで済んでいる（Ａmp１に対しスイッチＳ３〜Ｓ５，Ａmp２に対しスイッチＳ１３〜Ｓ１５）。そして，オペアンプの出力側にスイッチを追加することで並列を実現している（Ａmp１に対しスイッチＳ６，Ｓ７，Ａmp２に対しスイッチＳ１６，Ｓ１７）。入力側のスイッチは最小限で済んでいるのである。このため，オペアンプの入力端子の寄生容量も最小限で済むのである。
【国際調査報告】
2009540656.tif 000044
2009540656.tif 000045
2009540656.tif 000046