(57)【要約】【課題】  過剰消去状態の可能性が最小化され、過剰消去状態の検出が単純化されているような単層ポリシリコン不揮発性メモリセルを、従来のロジックプロセスを用いて実装する。【解決手段】  浮遊ゲートを共有するアクセストランジスタ及びキャパシタを各々が有するような複数セルのアレイを含む不揮発性メモリシステムを提供する。各行内のアクセストランジスタは、隔てられたウェル領域に作られ、それらは個々にバイアスされる。各行内で、各アクセストランジスタのソースは対応する仮想接地線に結合され、各キャパシタ構造は対応するワード線に結合される。あるいは、列の各アクセストランジスタのソースが、対応する仮想接地線に結合される。各列内で、各アクセストランジスタのドレインは対応するビット線に結合される。各行における選択メモリセルは、バンド間トンネル効果によってプログラムされる。ビット線をバイアスすることは、行の非選択セルのプログラミングを妨げる。プログラミングは、非選択行において、これらの行のウェル領域電圧を制御することによって妨げられ、セクタ消去動作は、ＦＮトンネル効果によって実行される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリシステムであって、
１若しくは複数の行及び列に配列された不揮発性メモリセルのアレイを含み、前記不揮発性メモリセルの各々が、第１導電型のソース／ドレイン領域を有するアクセストランジスタと、前記第１導電型と逆の第２導電型の拡散領域を有するキャパシタ構造とを含み、前記アクセストランジスタ及びキャパシタ構造が共通の浮遊ゲートを共有し、各行における前記アクセストランジスタが、前記第２導電型の専用ウェル領域内に作られ、
前記不揮発性メモリシステムが、さらに
対応する行における各アクセストランジスタの前記ソースに各々が結合されているような第１制御線群と、
対応する列における各アクセストランジスタの前記ドレインに各々が結合されているような第２制御線群とを含むことを特徴とする不揮発性メモリシステム。
【請求項２】
前記専用ウェル領域を個々にバイアスするように構成されているウェルバイアス制御回路をさらに含むことを特徴とする請求項１の不揮発性メモリシステム。
【請求項３】
前記第１制御線群が、第１の軸に沿って前記ウェル領域内で平行に延在することを特徴とする請求項１の不揮発性メモリシステム。
【請求項４】
前記第２制御線群が、前記第１の軸に垂直な第２の軸に沿って平行に延在することを特徴とする請求項３の不揮発性メモリシステム。
【請求項５】
第３制御線群をさらに含み、前記第３制御線群の各々が、対応する行における各キャパシタ構造の前記拡散領域に結合されていることを特徴とする請求項１の不揮発性メモリシステム。
【請求項６】
前記アレイの選択行において選択アクセストランジスタにおけるバンド間トンネル効果を誘導し、それによって、前記選択アクセストランジスタを含む前記不揮発性メモリセルをプログラムするためのプログラミング手段をさらに含むことを特徴とする請求項１の不揮発性メモリシステム。
【請求項７】
前記プログラミング手段が、
前記アレイの前記選択行において非選択アクセストランジスタの前記ドレインに印加されるバイアス電圧を制御することによって、これらの非選択アクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項６の不揮発性メモリシステム。
【請求項８】
前記プログラミング手段が、
前記アレイの非選択行に関連する前記ウェル領域に印加されるバイアス電圧を制御することによって、これらの非選択行においてアクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項６の不揮発性メモリシステム。
【請求項９】
前記プログラミング手段が、前記選択アクセストランジスタの前記ドレイン及びウェル領域間の接合電圧を制御することによってバンド間トンネル効果を誘導するように構成されていることを特徴とする請求項６の不揮発性メモリシステム。
【請求項１０】
前記接合電圧が約５ボルトであることを特徴とする請求項９の不揮発性メモリシステム。
【請求項１１】
前記アレイ内の前記アクセストランジスタの全てにおいてＦＮトンネル効果を誘導し、それによって前記アレイ内の前記不揮発性メモリセルの全てを同時に消去するための消去手段をさらに含むことを特徴とする請求項１の不揮発性メモリシステム。
【請求項１２】
不揮発性メモリシステムであって、
１若しくは複数の行及び列に配列された不揮発性メモリセルのアレイを含み、前記不揮発性メモリセルの各々が、第１導電型のソース／ドレイン領域を有するアクセストランジスタと、前記第１導電型と逆の第２導電型の拡散領域を有するキャパシタ構造とを含み、前記アクセストランジスタ及びキャパシタ構造が共通の浮遊ゲートを共有し、各行における前記アクセストランジスタが、前記第２導電型の専用ウェル領域内に作られ、
前記不揮発性メモリシステムが、さらに
対応する列における各アクセストランジスタの前記ソースに各々が結合されているような第１制御線群と、
対応する列における各アクセストランジスタの前記ドレインに各々が結合されているような第２制御線群とを含むことを特徴とする不揮発性メモリシステム。
【請求項１３】
前記専用ウェル領域を個々にバイアスするように構成されているウェルバイアス制御回路をさらに含むことを特徴とする請求項１２の不揮発性メモリシステム。
【請求項１４】
前記第１制御線群及び前記第２制御線群が、第１の軸に沿って平行に延在することを特徴とする請求項１２の不揮発性メモリシステム。
【請求項１５】
前記ウェル領域が、前記第１の軸に垂直な第２の軸に沿って平行に延在することを特徴とする請求項１４の不揮発性メモリシステム。
【請求項１６】
第３制御線群をさらに含み、前記第３制御線群の各々が、対応する行における各キャパシタ構造の前記拡散領域に結合されていることを特徴とする請求項１２の不揮発性メモリシステム。
【請求項１７】
前記アレイの選択行において選択アクセストランジスタにおけるバンド間トンネル効果を誘導し、それによって、前記選択アクセストランジスタを含む前記不揮発性メモリセルをプログラムするためのプログラミング手段をさらに含むことを特徴とする請求項１２の不揮発性メモリシステム。
【請求項１８】
前記プログラミング手段が、
前記アレイの前記選択行において非選択アクセストランジスタの前記ドレインに印加されるバイアス電圧を制御することによって、これらのアクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項１７の不揮発性メモリシステム。
【請求項１９】
前記プログラミング手段が、
前記アレイの非選択行の前記ウェル領域に印加されるバイアス電圧を制御することによって、これらの非選択行においてアクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項１７の不揮発性メモリシステム。
【請求項２０】
前記プログラミング手段が、前記選択アクセストランジスタの前記ドレイン及びウェル領域間の接合電圧を制御することによってバンド間トンネル効果を誘導するように構成されていることを特徴とする請求項１７の不揮発性メモリシステム。
【請求項２１】
前記接合電圧が約５ボルトであることを特徴とする請求項２０の不揮発性メモリシステム。
【請求項２２】
前記アレイ内の前記アクセストランジスタの全てにおいてＦＮトンネル効果を誘導し、それによって前記アレイ内の前記不揮発性メモリセルの全てを同時に消去するための消去手段をさらに含むことを特徴とする請求項１２の不揮発性メモリシステム。
【請求項２３】
方法であって、
１若しくは複数の行及び列に配列された不揮発性メモリセルのアレイの選択された行において選択された不揮発性メモリセルをプログラムするステップを含み、前記不揮発性メモリセルの各々が、第１導電型のソース／ドレイン領域を有するアクセストランジスタと、前記第１導電型と逆の第２導電型の拡散領域を有するキャパシタ構造と、前記アクセストランジスタ及び前記キャパシタ構造に共通の浮遊ゲート電極とを含み、前記プログラムするステップが、前記選択不揮発性メモリセルの前記浮遊ゲート電極へのバンド間トンネル効果によって実行され、
前記方法が、さらに
前記アレイの前記選択行において非選択不揮発性メモリセルのプログラミングを妨げるステップを含み、前記プログラミングを妨げるステップが、前記選択行における各非選択不揮発性メモリセルの前記アクセストランジスタのソース／ドレイン領域に印加されるバイアス電圧を制御することによって実行されることを特徴とする方法。
【請求項２４】
前記アレイの非選択行における不揮発性メモリセルのプログラミングを、前記非選択行に関連する専用ウェル領域に印加されるバイアス電圧を制御することによって、妨げるステップをさらに含み、
各行における前記アクセストランジスタが、対応する専用ウェル領域に作られることを特徴とする請求項２３の方法。
【請求項２５】
前記非選択行における不揮発性メモリセルのプログラミングを妨げる前記ステップが、前記非選択行に関連するワード線に印加されるバイアス電圧を制御するステップをさらに含み、
各行における前記キャパシタ構造の前記拡散領域が、対応するワード線に結合されることを特徴とする請求項２４の方法。
【請求項２６】
前記選択不揮発性メモリセルの前記アクセストランジスタの各々のソース／ドレイン領域と前記選択不揮発性メモリセルの前記アクセストランジスタの各々が作られるウェル領域との間の接合電圧を制御することによって、前記選択不揮発性メモリセルの各々範囲内で前記バンド間トンネル効果を実現するステップをさらに含むことを特徴とする請求項２３の方法。
【請求項２７】
前記接合電圧を約５ボルトでバイアスするステップをさらに含むことを特徴とする請求項２６の方法。
【請求項２８】
前記アレイ内の前記アクセストランジスタの全てにおいてＦＮトンネル効果を誘導することによって前記アレイ内の前記不揮発性メモリセルの全てを同時に消去するステップをさらに含むことを特徴とする請求項２３の方法。
【請求項２９】
不揮発性メモリシステムであって、
浮遊ゲートを共有するＮＭＯＳトランジスタ及びＰＭＯＳキャパシタからなる不揮発性メモリセルと、
ＦＮトンネル効果メカニズムを用いて前記浮遊ゲート内へ電子を注入する手段と、
バンド間トンネル効果メカニズムを用いて前記浮遊ゲート内へ正孔を注入する手段とを含むことを特徴とする方法。
【請求項３０】
前記浮遊ゲート内へ電子を注入する前記手段が、電子を、前記ＮＭＯＳトランジスタのチャネルから前記浮遊ゲートへトンネルするように誘導するように構成されていることを特徴とする請求項２９の不揮発性メモリシステム。
【請求項３１】
前記浮遊ゲート内へ正孔を注入する前記手段が、正孔を、前記ＮＭＯＳトランジスタのドレイン接合から前記浮遊ゲート内へトンネルするように誘導するように構成されていることを特徴とする請求項２９の不揮発性メモリシステム。
【請求項３２】
各々がゲート酸化層を有する１若しくは複数の入力／出力トランジスタをさらに含み、
前記ＮＭＯＳトランジスタ及びＰＭＯＳキャパシタが、前記入力／出力トランジスタの前記ゲート酸化層の厚さと実質的に同じ厚さを有するゲート酸化層をさらに含むことを特徴とする請求項２９の不揮発性メモリシステム。
【請求項３３】
前記不揮発性メモリシステムが、唯一つのポリシリコン層を有する従来のロジックプロセスで作られ、
前記浮遊ゲートが、前記ポリシリコン層から作られることを特徴とする請求項３２の不揮発性メモリシステム。
【請求項３４】
不揮発性メモリシステムであって、
浮遊ゲートを共有するＮＭＯＳトランジスタ及びＰＭＯＳキャパシタからなる不揮発性メモリセルと、
ゲート・アシスト・バンド間トンネル効果メカニズムを用いて前記浮遊ゲート内へ正孔を注入する手段と、
チャネル‐ホットエレクトロンメカニズムを用いて前記浮遊ゲート内へ電子を注入する手段とを含むことを特徴とする不揮発性メモリシステム。
【請求項３５】
各々がゲート酸化層を有する１若しくは複数の入力／出力トランジスタをさらに含み、
前記ＮＭＯＳトランジスタ及びＰＭＯＳキャパシタが、前記入力／出力トランジスタの前記ゲート酸化層の厚さと実質的に同じ厚さを有するゲート酸化層をさらに含むことを特徴とする請求項３４の不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国特許出願第１１／３４１，８８１号（米国特許公開第２００７０１７０４８９号明細書）の一部継続出願である。
【０００２】
本発明は、不揮発性メモリ（ＮＶＭ）に関する。本発明は、詳細には、特定用途向けＩＣ（ＡＳＩＣ）または従来のロジックプロセスを用いて作られる不揮発性メモリセルに関する。本発明はさらに、最大データ保持時間を確実にするように不揮発性メモリを動作させる方法に関する。本発明はまた、不揮発性メモリと、スタティックＲＡＭ（ＳＲＡＭ）のように動作するダイナミックＲＡＭ（ＤＲＡＭ）との両方を含むようなシステム・オン・チップ（ＳｏＣ）アーキテクチャであって、従来のロジックプロセスを用いて作られるようなものに関する。
【背景技術】
【０００３】
システム・オン・チップ（ＳｏＣ）用途の場合、多くの機能ブロックを１つの集積回路に統合することが望ましい。最も一般に用いられるブロックは、マイクロプロセッサまたはマイクロコントローラ、メモリブロック、ブロック及び種々の機能論理ブロックを含み、これらは全て同一チップ上に作られる。メモリブロックは、揮発性ランダムアクセスメモリ（ＳＲＡＭ）、不揮発性メモリ及び／またはレジスタベースのメモリを任意に組み合わせたものを含むことができる。レジスタベースのメモリは、通常、少しの高速記憶装置が必要とされる場合に（例えば、ＳｏＣ内の１若しくは複数の機能論理ブロックによって用いられるレジスタファイル及び／または小さな表に対して）用いられる。
【０００４】
ＳｏＣデザインにおいては、一般に、より大きな揮発性または不揮発性メモリブロックも必要とされる。これらのより大きなメモリブロックの配置面積をできるだけ小さく維持することが有利である。従って、小型のメモリ構造を用いて、必要とされる大きなメモリブロックを実装することが望ましい。より大きなメモリブロックを揮発性メモリとするならば、典型的には６トランジスタ構成のＳＲＡＭメモリセルまたはダイナミックメモリセルが選択されるが、これらはリフレッシュされなければならい。リフレッシュ機能は、ＳｏＣ内の機能論理ブロックに不必要な制約を課す。これらの制約を克服する１つの解決策は、１トランジスタ構成のＳＲＡＭ（１Ｔ‐ＳＲＡＭ）システムを用いることであり、これは、ＳＲＡＭタイプのインタフェースを有するダイナミックメモリセルを実装しているので、メモリインタフェースでのリフレッシュ機能が必要（または利用可能）ではない。１Ｔ‐ＳＲＡＭシステムは、従来のロジックプロセスを用いて作られることができる。１Ｔ‐ＳＲＡＭシステム及び関連するヒドンリフレッシュメカニズムの製作及び動作は、特許文献１〜５に開示されており、これらはそっくりそのまま引用を以って本発明の一部となす。
【０００５】
大きな不揮発性メモリブロックも必要ならば、低コストＳｏＣを実現するために、機能論理ブロック、１Ｔ‐ＳＲＡＭシステム及び不揮発性メモリブロックを同一のプロセスを用いて作ることができることが有利であろう。これらの要素の全てが従来のロジックプロセスを用いて作られることができれば、さらに望ましいであろう。しかし、不揮発性メモリを製作する伝統的なプロセスは、典型的にはスタックゲート型またはスプリットゲート型メモリセルを用いるのであるが、従来のロジックプロセスとは互換性がない。
【０００６】
スプリットゲート型ＥＥＰＲＯＭの一例が、非特許文献１に記載されている。スタックゲート型フラッシュメモリの一例が、非特許文献２に記載されている。
【０００７】
本明細書では、従来のロジックプロセスを、ゲート酸化物に材料を加えない単層のポリシリコン（すなわち単一導電性ゲート層）を用いる半導体プロセスとして定義している。先行技術のエンベデッド不揮発性半導体メモリセルには、特許文献６及び７に記載のものが含まれる。特許文献６では、窒化ケイ素またはポリシリコンを用いた電荷捕獲層がセルトランジスタのゲート酸化物に埋め込まれている。しかし、この電荷捕獲層は、一般的にＡＳＩＣまたはロジックプロセスでは利用可能ではなく、論理ゲートに用いられるトランジスタに組み込まれてもいない。従って、このＮＶＭセルの形成を容易にするために、トランジスタのゲート酸化物に捕獲層を埋め込むプロセスステップが基本ロジックプロセスに加えられなければならない。
【０００８】
特許文献７には、ＭＯＳトランジスタ及びＭＯＳ構造を含む単層ポリシリコンＥＥＰＲＯＭセルが記載されている。メモリセルの形成は、ベース領域を形成するための追加プロセスステップと共にトリプルウェル・ロジックプロセスを必要とする。
【０００９】
追加マスキングステップなしにロジックプロセスにおいて埋め込まれた従来のフラッシュメモリの一例が、非特許文献３に記載されている。この方式における基本メモリセルは、２つのＮＭＯＳ及び１つのＰＭＯＳトランジスタからなり、それによってこのセルを（２つのトランジスタセルと比較したとき）比較的大きなものにしている。
【００１０】
プログラム中及び消去中のプロセス、温度、供給電圧の変化のせいで、不揮発性メモリセルは、過剰プログラム及び過剰消去状態になりやすいことがある。過剰消去または過剰プログラミングによって、セルトランジスタの閾値電圧が目標作動範囲外の値を取り、メモリデバイスの機能損傷をもたらすことがある。さらに重要なことには、プロセス変化及び欠陥のせいで、メモリアレイ内のメモリセルの一部が、他のメモリセルよりもずっと高速または低速でプログラムまたは消去される場合がある。メモリセルが個々に消去及びプログラムされるような電気的消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）における過剰消去または過剰プログラムの問題は、プログラム動作または消去動作中にセル電流を監視することによって容易に回避することができる。監視（モニタリング）は、消去動作またはプログラム動作を制御する回路にフィードバックを与える。プログラム動作または消去動作中、選択されたセル電流が監視される。電流が目標レベルに達したとき、プログラム動作または消去動作は停止されるので、過剰消去または過剰プログラムの問題は回避される。しかし、メモリセルのブロックが同時に消去されるようなフラッシュメモリでは、消去中に個々のセル電流を監視することは、時間が掛かりすぎて実際的ではないかもしれない。
【００１１】
フラッシュメモリアレイ内の過剰消去されたセルは、アレイにおける読み出しの失敗を引き起こすことがある。例えば、消去動作は、バンド間トンネル効果メカニズムを用いて不揮発性メモリセルの浮遊ゲート内に電子を注入することで実行され得、プログラム動作は、ファウラー‐ノルドハイム（ＦＮ）トンネル効果（Fowler-Nordheim tunneling）メカニズムを用いて不揮発性メモリセルの浮遊ゲートから電子を引き抜くことで実行され得る。（バンド間トンネル効果メカニズムを制御することが困難である結果として）消去動作中に不揮発性メモリセルのＰＭＯＳアクセストランジスタの浮遊ゲート内に注入される電子が過多であれば、ＰＭＯＳアクセストランジスタの閾値電圧は、望ましくないレベルにまで増加することになる（すなわち、ＰＭＯＳアクセストランジスタは、望ましくなく導電性になることになる）。消去動作中に（バンド間トンネル効果によって）浮遊ゲート内へ注入される電子の数が、後続プログラム動作中に（ＦＮトンネル効果によって）浮遊ゲートから引き抜かれる電子の数よりもかなり多ければ、過剰消去状態が存在することになり、そこでは、プログラム動作完了後に過剰な電子が浮遊ゲートに残っている。過剰消去状態は、最終的に（実際的な限界内で）もはやプログラミングができない点まで達することがある。これらの過剰消去状態下で、不揮発性メモリセルのＰＭＯＳアクセストランジスタは、たとえセルが非導電（プログラムされた）状態を有するべきであったとしても、導電（消去された）状態を示すことになる。このように、（同一アレイ内の隣接する不揮発性セルへの読み出し動作のみならず）過剰消去された不揮発性メモリセルへの読み出し動作は、一定しない無効な結果を生ずることになる。過剰消去状態は、最終的にデバイス故障をもたらすことになる。
【特許文献１】米国特許第６，２５６，２４８号明細書
【特許文献２】米国特許第６，８９８，１４０号明細書
【特許文献３】米国特許第６，４１５，３５３号明細書
【特許文献４】米国特許第６，４４９，６８５号明細書
【特許文献５】米国特許第６，５０４，７８０号明細書
【特許文献６】米国特許第６，８０３，２９９号明細書（Ｂ２）
【特許文献７】米国特許第５，９４０，３２４号明細書
【特許文献８】米国特許第６，５１２，６９１号明細書
【非特許文献１】"Analysis of the Enhanced Hot-Electron Injection in Split-Gate Transistors Useful for EEPROM Applications", by J. V. Houdt, P. Heremans, L. Deferm, G. Groeseneken and H. E. Maes, in IEEE Transaction on Electron Devices, Vol. 39, No. 5, May 1992, pp. 1150-1156.
【非特許文献２】"A 3.3V single- Power-Supply 64Mb Flash Memory with Dynamic Bit-Line Latch (DBL) Programming Scheme," by T. Takeshima, H. Sugawara, H. Takada, Y. Hisamune, K. Kanamori, T. Okazawa, T. Murotani, I. Sasaki, ISSCC Digest, 1994, pp. 148-149.
【非特許文献３】"CMOS Process Compatible ie-Flash Technology for System-on-a-chip", by S. Shukuri et al., Digest of IEEE Custom Integrated Circuit Conference, 2001, pp. 179-182.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、過剰消去状態の可能性が最小化されかつ過剰消去状態の検出が単純化される単層ポリシリコン不揮発性メモリセルを、従来のロジックプロセスを用いて実装することが望ましいであろう。書き込み動作、消去動作、読み出し動作からの外乱を最小化しながら不揮発性メモリセルをプログラムしかつ読み出し、それによって不揮発性メモリセルを用いて作られたアレイの寿命及び信頼性を向上させることができることも有利であろう。そのようなメモリセルは、最小の配置面積を持ち、十分な電荷を２０年間以上保持することができることがさらに望ましい。
【課題を解決するための手段】
【００１３】
従って、本発明は、従来のロジックプロセスで作られる不揮発性メモリセルのアレイを含む。本明細書では、従来のロジックプロセスを、１つのゲート（ポリシリコン）層のみを含むプロセスと定義している。アレイ内の各不揮発性メモリセルは、従来のロジックプロセスにおいて一般に入手可能なゲート酸化層を共有するアクセストランジスタ及びキャパシタ構造を含む。不揮発性メモリセルが十分な電荷を２０年間以上保持できるようにするために、ゲート酸化物は、７０オングストローム以上の厚さを有していなければならない。従来の０．１３ｕｍロジックプロセスなどのディープ・サブミクロン・プロセスでは、ロジックトランジスタは約２０オングストロームの酸化物厚さを有するが、これは必要な７０オングストロームに比べてはるかに小さい。しかし、任意のシリコンデバイスが標準３．３Ｖインタフェースと通信するために、典型的には従来のディープ・サブミクロン・ロジックプロセスのほとんどにおいて３．３ボルト入力／出力（Ｉ／Ｏ）トランジスタ一式が提供される。３．３ボルト供給に耐えるために、これらのＩ／Ｏトランジスタは通常７０オングストロームのゲート酸化物厚さで構築される。それゆえに、これらのロジックプロセスを変更せずに、本発明の不揮発性メモリセルを７０オングストロームのゲート酸化物で構築することができる。
【００１４】
不揮発性メモリセルは、利用可能な電源電圧から発生する比較的低電圧を用いてプログラムされかつ消去されることができる。結果として、不揮発性メモリセルをプログラム及び消去するのに必要な電圧は、３．３ボルトのＩ／Ｏトランジスタを有する従来のロジックプロセスで、容易に入手できるトランジスタによって供給されることができる。
【００１５】
不揮発性メモリセルアレイは、種々の実施形態において、異なる構成で配置され、異なる方式でバイアスされることができる。一実施形態において、アレイの各不揮発性メモリセルは、ＰＭＯＳアクセストランジスタ及びＮＭＯＳキャパシタ構造を含み、これらは共通の浮遊ゲートを共有する。アレイの各行に関連するＰＭＯＳアクセストランジスタは、対応する絶縁されたｎウェル領域に作られる。絶縁されたｎウェル領域は各々、別々の制御電圧によってバイアスされる。アレイの各列に関連するＰＭＯＳアクセストランジスタのドレインは、対応するビット線によって接続される。アレイの各列における不揮発性メモリセルの浮遊ゲートは、対応するワード線に接続される。この構成により、バンド間トンネル効果メカニズムを用いて所望の浮遊ゲート内へ電子を注入することでランダム・パー・ビット方式（random per bit manner）でメモリセルをプログラムすることができる。プログラミング中、過剰プログラムの問題を回避するために、プログラムされたメモリセルの各々を流れる電流が個々に監視される。この構成により、ＦＮトンネル効果メカニズムを用いてセクタ内で全てのメモリセルの浮遊ゲートから電子を同時に引き抜くことでメモリセルを消去することができる。ＦＮトンネル効果を用いて浮遊ゲートから電子を引き抜くことは、プロセスが自己停止式（self-limiting）であるという利点がある。この自己停止は、メモリセルを過剰消去する可能性を最小にする。
【００１６】
本発明の不揮発性メモリは、ヒドンリフレッシュ及び他の論理機能を備えた１トランジスタ構成のスタティックＲＡＭ（１Ｔ‐ＳＲＡＭ）を実装するように構成されたダイナミックメモリと共に、システム・オン・チップ（ＳｏＣ）アーキテクチャに含めることができる。従来のロジックプロセスを用いてＳｏＣを作り、低コストで生産される高度に最適化されたＳｏＣを実現することができる。
【００１７】
本発明は、以下の説明及び図面からさらに十分に理解されるであろう。
【発明を実施するための最良の形態】
【００１８】
図１は、従来のロジックプロセスを用いて作ることができる不揮発性メモリセル１００の上面配置図である。図２Ａは、不揮発性メモリセル１００のＡ−Ａ線断面図である。図２Ｂは、不揮発性メモリセル１００のＢ−Ｂ線断面図である。不揮発性メモリセル１００の構造及び製作については、本出願人の特許である特許文献８に大部分は記載されており、特許文献８はそっくりそのまま引用を以って本発明の一部となす。
【００１９】
不揮発性メモリセル１００は、ｐ型単結晶半導体基板１０１（例えばシリコン）に作られる。不揮発性メモリセル１００は、ｎウェル領域ＮＷ０に作られたｐ型ソース１１１及びｐ型ドレイン１１２を有するＰＭＯＳアクセストランジスタ１１０を含む。ソース領域１１１は、低濃度にドープされたソース１１１Ａ及びｐ＋ソースコンタクト領域１１１Ｂを含む。ドレイン領域１１２は、低濃度にドープされたドレイン１１２Ａ及びｐ＋ドレインコンタクト領域１１２Ｂを含む。ソース領域１１１とドレイン領域１１２の間にチャネル領域１１３が配置される。ソース領域１１１は仮想接地（ＶＧ）線に接続され、ドレイン領域１１２はビット線（ＢＬ）に接続される。ＰＭＯＳアクセストランジスタ１１０のソース、ドレイン及びチャネル領域の周りに、平坦化されたフィールド酸化物１１４が配置される。チャネル領域１１３の上にゲート酸化層１１５が配置される。このゲート酸化層１１５は、基板１０１に作られる従来の入力／出力（Ｉ／Ｏ）トランジスタ（図示せず）において用いられるゲート酸化層と同じ厚さを有する。２０年間のデータ保持時間を維持するために、ゲート酸化層１１５のゲート酸化物厚さは、一般的に７０オングストローム以上である必要がある。フィーチャサイズが０．３５ｕｍ未満である従来のロジックプロセスの場合、ロジックトランジスタは７０オングストローム未満の酸化物厚さを有する。しかし、ほとんどの従来のディープ・サブミクロン・ロジックプロセスは、酸化物厚さが７０オングストロームに等しいかまたはそれ以上である入力／出力（Ｉ／Ｏ）トランジスタを特徴とするので、これらのＩ／Ｏトランジスタは３．３ボルト以上の標準Ｉ／Ｏ電圧によって損傷を受けない。Ｉ／Ｏトランジスタを作るために用いられるようなより厚い酸化物は、ゲート酸化層１１５を形成するためにも用いられ、それによって不揮発性メモリセル１００が２０年間のデータ保持期間を満たすことを可能にしている。ゲート酸化層１１５の上に、導電的にドープされた多結晶シリコン浮遊ゲート１１６が配置される。側壁スペーサ１１７は、典型的には窒化ケイ素または酸化ケイ素から形成され、浮遊ゲート１１６の外側縁部に配置される。
【００２０】
浮遊ゲート１１６及びゲート酸化層１１５は、ｐ型基板１０１及びｎ型結合領域１２１の上にＰＭＯＳアクセストランジスタ１１０を横方向に越えて延在する。ｎ型結合領域１２１は、ｎ＋ワード線コンタクト領域１２２に結合されている。ｎ＋ワード線コンタクト領域１２２は、今度は、ワード線（ＷＬ）に結合されている。ｎ型結合領域１２１及びｎ＋ワード線コンタクト領域１２２は、従来のロジックプロセスのｎ型ソース／ドレイン・インプラによって形成され、それによって、従来のロジックプロセスによって普通は提供されないような何らかの追加のインプラを必要なくする。ｎ型領域１２１〜１２２、ゲート酸化層１１５及び浮遊ゲート１１６は、ＮＭＯＳキャパシタ構造１２０を形成する。ＮＭＯＳキャパシタ構造１２０は、ワード線ＷＬを浮遊ゲート１１６に結合する。ＮＭＯＳキャパシタ構造１２０の総結合キャパシタンスは、ＰＭＯＳアクセストランジスタ１１０のゲートキャパシタンスよりかなり大きい（例えば４倍）。不揮発性メモリセル１００は、何らかのプロセス変更または特別のインプラなしに、従来のロジックプロセスを用いて作られることができる。
【００２１】
特許文献８に記載されているように、不揮発性メモリセル１００は、浮遊ゲート１１６内に電子が注入されるようなバンド間トンネル効果メカニズムによってセクタ単位で消去される。特許文献８は、メモリセル１００が、浮遊ゲート１１６から電子が引き抜かれるようなＦＮトンネル効果を用いてプログラムされることを示している。しかし、メモリセル１００をこのように動作させることで、過剰消去状態が生じることがある。それゆえ、本発明は、アレイ内の不揮発性メモリセル１００を動作させる改良された方法を提供する。
【００２２】
図３は、本発明の一実施形態に従った不揮発性メモリセル１００、２００、３００、４００の２×２アレイ３０１の回路図である。不揮発性メモリセル２００、３００、４００は、上記した不揮発性メモリセル１００と同じである。それゆえ、不揮発性メモリセル２００、３００、４００は、それぞれ、ＰＭＯＳアクセストランジスタ２１０、３１０、４１０と、ＮＭＯＳキャパシタ構造２２０、３２０、４２０とを含む。不揮発性メモリセル１００及び２００は第１のｎウェル領域ＮＷ０に作られ、不揮発性メモリセル３００及び４００は、隔てられたｎウェル領域ＮＷ１に作られており、ｎウェル領域ＮＷ１はｎウェル領域ＮＷ０から絶縁されている。ＰＭＯＳアクセストランジスタ１１０及び２１０のソースは、第１仮想接地線ＶＧ０に共通に接続される。同様に、アクセストランジスタ３１０及び４１０のソースは、第２仮想接地線ＶＧ１に共通に接続される。ＰＭＯＳアクセストランジスタ１１０及び３１０のドレインは、第１ビット線ＢＬ０に共通に接続される。同様に、ＰＭＯＳアクセストランジスタ２１０及び４１０のドレインは、第２ビット線ＢＬ１に共通に接続される。ＮＭＯＳキャパシタ構造１２０及び２２０は、第１ワード線ＷＬ０に共通に接続される。同様に、ＮＭＯＳキャパシタ構造３２０及び４２０は、第２ワード線ＷＬ１に共通に接続される。ここに記載のアレイは２つの行及び２つの列を有するが、他のサイズを有するアレイを実装できることは当業者には分かりきったことである。一般的に、ＰＭＯＳアクセストランジスタの各行は、対応する絶縁されたｎウェル領域に作られる。
【００２３】
図３に示されているように、仮想接地線ＶＧ０‐ＶＧ１、ｎウェル領域ＮＷ０‐ＮＷ１及びワード線ＷＬ０‐ＷＬ１は、第１の軸に沿って平行に配列され、ビット線ＢＬ０‐ＢＬ１は、第１の軸に垂直な第２の軸に沿って平行に配列される。その結果、不揮発性メモリセル１００、２００、３００、４００の各々の範囲内で、ｎウェル領域ＮＷ０‐ＮＷ１のうちの一方のみとビット線ＢＬ０‐ＢＬ１のうちの一方のみが交差する。後述するように、この構成は、バンド間トンネル効果メカニズムを用いてランダムビットプログラム動作を実行することを可能にする。
【００２４】
図４Ａ、図４Ｂ、図４Ｃは、本発明の一実施形態に従って図３のアレイ３０１のプログラム動作、消去動作、読み出し動作をそれぞれ規定する表４０１、４０２、４０３を示す。以下に詳述するように、この実施形態では過剰消去状態が回避されている。
【００２５】
不揮発性メモリセル１００のプログラミングに関連してプログラミングモードについて説明する。プログラミングモードでは、プログラムされるセルの浮遊ゲート内に電子が注入される。結果として、プログラムされたセルのＰＭＯＳ閾値電圧（Ｖｔｐ）は、正方向に高く（低下が少なく）され、それゆえノーマル読み出し動作中により多くの電流を伝導する。プログラミングモードは、ＰＭＯＳアクセストランジスタ１１０のゲート酸化層１１５を介したバンド間ホットエレクトロン注入メカニズムによって実行される。プログラミングプロセスには読み出し動作も含まれるが、これは浮遊ゲート内に電子が注入された後に行われる。書き込み動作中は、メモリセル１００に短いプログラミングパルスが印加される。その後、ＰＭＯＳアクセストランジスタ１１０の電流を効率的に測定するように読み出し動作が実行される。この技術は、半導体不揮発性メモリによく使われているので、これ以上は論じない。
【００２６】
不揮発性メモリセル１００は、以下のようにプログラムされる。ワード線ＷＬ０は５ボルトの電圧に保持され、ビット線ＢＬ０は−２．５Ｖの電圧に保持され、ＶＧ０及びＶＧ１は各々０ボルトの電圧に保持される。ｎウェル領域ＮＷ０は２．５ボルトの電圧に保持され、ｐ型基板は０ボルトの電圧に保持される。これらのバイアス条件下で、ＮＭＯＳキャパシタ構造１２０及びＰＭＯＳアクセストランジスタ１１０は、蓄積モードに置かれる。比較的高い電圧降下が、ＰＭＯＳアクセストランジスタ１１０のｐ型ドレイン領域１１２（−２．５ボルト）とｎウェル領域ＮＷ０（２．５ボルト）の両端間に存在する。比較的高い電圧降下は、浮遊ゲート１１５（５ボルト）とＰＭＯＳアクセストランジスタ１１０のｐ型ソース／ドレイン領域１１１及び１１２（０ボルト及び−２．５ボルト）の間にも存在する。結果として生じる高電界状態は、ｐ型ソース／ドレイン領域１１１−１１２の縁部付近でバンド間トンネル効果を生じさせ、そこで、結果として生じるチャネルホットエレクトロン（ＣＨＥ）は、加速されて浮遊ゲート１１６内に注入される。
【００２７】
本例では、不揮発性メモリセル２００もまた、ワード線ＷＬ０に印加される５ボルトの信号によって選択される。しかし、記載されている例では、不揮発性メモリセル２００をプログラムすることは望ましいことではない。不揮発性メモリセル２００の浮遊ゲート内に電子が注入されないようにするために、ビット線ＢＬ１及び仮想接地線ＶＧ０は共に０ボルトの電圧に保持される。これらの条件下で、ＰＭＯＳアクセストランジスタ２１０のドレイン／ゲート重なり酸化物領域の両端の電圧降下は、ｐチャネルアクセストランジスタ１１０のドレイン／ゲート電圧降下（〜７．５ボルト）よりもかなり小さい（〜５ボルト）。その上、ｐチャネルアクセストランジスタ２１０のドレイン／ｎウェル接合電圧降下（〜２．５ボルト）は、この接合においてバンド間トンネル効果を誘導するために必要な電圧（例えば〜５ボルト）よりもかなり小さい。
【００２８】
第２の行において、不揮発性メモリセル３００は、ビット線ＢＬ０上に供給される−２．５ボルトの信号を受信する。しかし、０ボルトの電圧が、第２の行のｎウェル領域ＮＷ１に印加される。それゆえ、ドレイン／ｎウェル接合電圧降下は、（ｐチャネルアクセストランジスタ１１０における５ボルトに比べて）ｐチャネルアクセストランジスタ３１０においては２．５ボルトしかない。加えて、（ワード線ＷＬ０に印加される５ボルトに比べて）ワード線ＷＬ１に印加される電圧は２．５ボルトである。これらのより低い電圧条件下で、不揮発性メモリセル３００の浮遊ゲートへの電子注入は抑制される。
【００２９】
最後に、不揮発性メモリセル４００は、２．５ボルトのワード線電圧ＷＬ１、０ボルトのビット線電圧ＢＬ１、０ボルトの仮想接地線電圧ＶＧ１及び０ボルトのｎウェル電圧ＮＷ１を受け取る。結果として、ｐチャネルアクセストランジスタ４１０のドレイン領域及びｎウェル領域の両端間に０ボルトの電圧降下と、ｐチャネルアクセストランジスタ４１０のワード線のドレイン領域の両端間に２．５ボルトの電圧降下とがある。これらの条件下で、不揮発性メモリセル４００の浮遊ゲートへの電子注入は抑制される。
【００３０】
プログラム動作中に非選択行における任意のすでにプログラムされたセルからの漏れを抑制するために、いずれかの非選択ワード線（例えばＷＬ１）を０ボルトより大きい電圧（例えば約２．５ボルト）に保つ必要があることに留意されたい。
【００３１】
プログラム動作はバンド間トンネル効果メカニズムを用いて実行されるので、過剰な量の電子の注入を受ける不揮発性メモリセルの数が有利に最小化される。
【００３２】
消去モードでは、メモリセル１００、２００、３００、４００の浮遊ゲートから電子が引き抜かれ、それによってＰＭＯＳアクセストランジスタ１１０、２１０、３１０、４１０の閾値電圧（Ｖｔｐ）を負方向に低くする（すなわち負方向に下げる）。閾値電圧を負方向に下げた結果として、消去されたＰＭＯＳアクセストランジスタは、ノーマル読み出し動作中にオフにされる。セクタ消去動作は、直接及び／またはＦＮトンネル効果メカニズムを利用して、浮遊ゲートからＰＭＯＳアクセストランジスタのゲート酸化層を介して電子を引き抜く。
【００３３】
消去モードは、図４Ｂの表４０２により詳しく規定されている。消去モードでは、ワード線ＷＬ０及びＷＬ１は０ボルトに保持され、ビット線ＢＬ０‐ＢＬ１及び仮想接地線ＶＧ０‐ＶＧ１は１０ボルトに保持される。ｎウェル領域ＮＷ０‐ＮＷ１も１０ボルトに保持される。Ｐ型基板１０１は０ボルトに保持される。これらのバイアス条件下で、メモリセル１００、２００、３００、４００の浮遊ゲートは、０ボルトより僅かに高い電圧に結合される。結果として、ＮＭＯＳキャパシタ構造１２０、２２０、３２０、４２０及びＰＭＯＳアクセストランジスタ１１０、２１０、３１０、４１０は、反転モードに置かれる。ＰＭＯＳアクセストランジスタ１１０、２１０、３１０、４１０ゲート酸化領域の両端に比較的高い電圧降下が存在し、そこでは、電界は１０メガボルト／センチメートル（ＭＶ／ｃｍ）を超えている。これらの条件下で、それぞれの浮遊ゲートから電子がトンネルして外へ出る。消去動作はＦＮトンネル効果メカニズムを用いて実行されるので、消去動作は、消去バイアス電圧を制御することによって精密に制御されることができる。
【００３４】
さらに具体的に言えば、ＦＮトンネル効果において、メカニズムは、ゲート・Ｎウェル電圧のみによって制御される。もっと正確に言えば、トンネル効果メカニズムは、ＰＭＯＳアクセストランジスタの酸化物両端の正味の電圧に依存するが、それは、ゲート・Ｎウェル電圧からＰＭＯＳアクセストランジスタの閾値電圧（ＶＴ）を引いた値にほぼ等しい。より多くの電子が浮遊ゲートから移動するにつれて、ＰＭＯＳアクセストランジスタの閾値電圧ＶＴは増加し、ゲート酸化物両端の正味の電圧は減少する。酸化物電圧の増加は、酸化物をトンネルする電子のレートを減少させる。それゆえ、この実施形態においてファウラー‐ノルドハイムメカニズムを用いて浮遊ゲートから電子を引き抜くことは自己停止式プロセスである。自己停止式プロセスは、過剰消去の可能性を最小にする。そのような自己停止メカニズムは、バンド間トンネル効果には存在しない。その上、バンド間トンネリングレートは、２つの電圧電位、すなわち、ドレイン・Ｎウェル電圧及びドレイン・ゲート電圧によって制御される。それゆえ、ゲートに入る電子の量は、バンド間トンネル効果メカニズムで制御することがより困難である。
【００３５】
読み出しモードは、図４Ｃの表４０３により詳しく規定されている。同一行内の不揮発性メモリセル１００及び２００を読み出すために、ワード線ＷＬ０は０ボルトに保持され、仮想接地線ＶＧ０は１．２ボルトに保持され、ビット線ＢＬ０及びＢＬ１は０ボルトに保持され、ｎウェル領域ＮＷ０は１．２ボルトに保持され、ｐ型基板１０１は０ボルトに保持される。これらの条件下で、読み出し電流は、行のプログラムされたセルのｐチャネルアクセストランジスタを流れることになり、行のプログラムされていない（消去された）セルのＰＭＯＳアクセストランジスタを流れる読み出し電流は、より少ないことになる。
【００３６】
セルの非選択行に関連するワード線ＷＬ１は、ノーマル読み出しモードにおいて２．５ボルトに保持され、それによってＰＭＯＳアクセストランジスタ３１０及び４１０をオフにする。ＰＭＯＳアクセストランジスタ３１０及び４１０をオフにすることで、電流がこれらのトランジスタを通ってビット線ＢＬ０及びＢＬ１に流れ込むことを防ぐ。結果として、不揮発性メモリセル３００及び４００は、選択不揮発性メモリセル１００及び２００からのビット線信号に干渉しない。
【００３７】
図５は、本発明の別の実施形態に従った２×２アレイ５０１の回路図である。アレイ５０１とアレイ３０１の違いは、アレイ５０１ではビット線（ＢＬ）及び仮想接地線（ＶＧ）が、ｎウェル領域（ＮＷ）及びワード線（ＷＬ）の方向に垂直に、同じ方向に配列されていることである。アレイ５０１は、図４Ａ及び図４Ｂの表４０１及び４０２に示された同一のバイアス電圧を用いてプログラムされかつ消去される。これらのバイアス条件下で、プログラム動作はバンド間トンネル効果を実現し、消去動作はＦＮトンネル効果を実現する（アレイ３０１に関連して上記した方式で）。アレイ５０１は、アレイ３０１と実質的に同じ方式で読み出されるが、アレイ５０１においては全ての仮想接地線ＶＧ０及びＶＧ１が（読み出し行における全メモリセルのソース領域が１．２ボルトでバイアスされるように）１．２ボルトに保持されている点が異なる。
【００３８】
図６は、本発明の別の実施形態に従って従来のロジックプロセスを用いて作られることができる不揮発性メモリセル６００の上面配置図である。図７Ａは、不揮発性メモリセル６００のＡ’−Ａ’線断面図である。図７Ｂは、不揮発性メモリセル６００のＢ’−Ｂ’線断面図である。
【００３９】
不揮発性メモリセル６００の配置は不揮発性メモリセル１００の配置に類似しているが、不揮発性メモリセル６００では種々の半導体領域の極性が逆にされている。それゆえ、不揮発性メモリセル６００は、ディープｎウェル（ＤＮＷ）領域６０２（ｐ型半導体基板６０１内に位置している）において作られる。不揮発性メモリセル６００には、ｐウェル領域ＰＷ０内に作られたｎ型ソース６１１及びｎ型ドレイン６１２を有するＮＭＯＳアクセストランジスタ６１０が含まれる。ソース領域６１１は、低濃度にドープされたソース６１１Ａ及びｎ＋ソースコンタクト領域６１１Ｂを含む。ドレイン領域６１２は、低濃度にドープされたドレイン６１２Ａ及びｎ＋ドレインコンタクト領域６１２Ｂを含む。ソース領域６１１とドレイン領域６１２の間にチャネル領域６１３が配置される。ソース領域６１１は仮想接地（ＶＧ）線に接続され、ドレイン領域６１２はビット線（ＢＬ）に接続される。ＮＭＯＳアクセストランジスタ６１０の活性領域の周りに、平坦化されたフィールド酸化物６１４が配置される。チャネル領域６１３の上にゲート酸化層６１５が配置される。このゲート酸化層６１５は、基板６０１において作られる従来の入力／出力（Ｉ／Ｏ）トランジスタ（図示せず）において用いられるゲート酸化層と同じ厚さを有する。ここに記載の実施形態では、ゲート酸化層６１５は、７０オングストローム以上の厚さを有し、それによって２０年間のデータ保持期間を可能にしている。ゲート酸化層６１５の上に、導電的にドープされた多結晶シリコン浮遊ゲート６１６が配置される。浮遊ゲート６１６の外側縁部に側壁スペーサ６１７が配置される。
【００４０】
不揮発性メモリセル６００は、ＰＭＯＳキャパシタ要素６２０も含むが、これにはｐ型結合領域６２１及びｐ＋ワード線コンタクト領域６２２が含まれる。ＰＭＯＳキャパシタ構造６２０の総結合キャパシタンスは、ＮＭＯＳアクセストランジスタ６１０のゲートキャパシタンスよりかなり大きい（例えば４倍）。不揮発性メモリセル６００は、何らかのプロセス変更または特別のインプラなしに、ゲート酸化物が７０オングストローム以上のＩ／Ｏデバイスを有する従来のロジックプロセスを用いて作られることができる。
【００４１】
図８は、本発明の別の実施形態に従った不揮発性メモリセル６００、７００、８００、９００の２×２アレイ８０１の回路図である。不揮発性メモリセル７００、８００、９００は、上記した不揮発性メモリセル６００と同じである。それゆえ、不揮発性メモリセル７００、８００、９００は、それぞれ、ＮＭＯＳアクセストランジスタ７１０、８１０、９１０と、ＰＭＯＳキャパシタ構造７２０、８２０、９２０とを含む。アレイ８０１の構成は、アレイ３０１の構成（図３）に類似している。それゆえ、ＮＭＯＳアクセストランジスタ６１０及び７１０は第１のｐウェル領域ＰＷ０に作られ、ＮＭＯＳアクセストランジスタ８１０及び９１０は、隔てられたｐウェル領域ＰＷ１に作られており、ｐウェル領域ＰＷ１はｐウェル領域ＰＷ０から絶縁されている。ＮＭＯＳアクセストランジスタ６１０及び７１０のソースは、第１仮想接地線ＶＧ０に共通に接続される。同様に、アクセストランジスタ８１０及び９１０のソースは、第２仮想接地線ＶＧ１に共通に接続される。ＮＭＯＳアクセストランジスタ６１０及び８１０のドレインは、第１ビット線ＢＬ０に共通に接続される。同様に、ＮＭＯＳアクセストランジスタ７１０及び９１０のドレインは、第２ビット線ＢＬ１に共通に接続される。ＰＭＯＳキャパシタ構造６２０及び７２０は、第１ワード線ＷＬ０に共通に接続される。同様に、ＰＭＯＳキャパシタ構造８２０及び９２０は、第２ワード線ＷＬ１に共通に接続される。ここに記載のアレイは２つの行及び２つの列を有するが、他のサイズを有するアレイを実装できることは当業者には分かりきったことである。一般的に、ＮＭＯＳアクセストランジスタの各行は、対応する絶縁されたｐウェル領域に作られる。
【００４２】
アレイ８０１の範囲内で、仮想接地線ＶＧ０‐ＶＧ１、ｐウェル領域ＰＷ０‐ＰＷ１及びワード線ＷＬ０‐ＷＬ１は、第１の軸に沿って平行に配列され、ビット線ＢＬ０‐ＢＬ１は、第１の軸に垂直な第２の軸に沿って平行に配列される。ＮＶＭセル６００、７００、８００、９００の各々の範囲内で、ｐウェル領域ＰＷ０‐ＰＷ１のうちの一方のみとビット線ＢＬ０‐ＢＬ１のうちの一方のみが交差する。後述するように、この構成により、バンド間トンネル効果メカニズムを用いてランダムビットプログラム動作を実行することが可能になる。
【００４３】
図９Ａ、図９Ｂ、図９Ｃは、本発明の一実施形態に従って図８のアレイ８０１のプログラム動作、消去動作、読み出し動作をそれぞれ規定する表９０１、９０２、９０３を示す。以下に詳述するように、この実施形態では過剰消去状態が回避されている。
【００４４】
不揮発性メモリセル６００のプログラミングに関連してプログラミングモードについて説明する。プログラミングモードでは、プログラムされるセルの浮遊ゲート内にホットホールが注入される。結果として、プログラムされたセルのＮＭＯＳ閾値電圧（Ｖｔｎ）は負方向に低く（低下）され、それゆえノーマル読み出し動作中により多くの電流を伝導する。プログラミングモードは、ＮＭＯＳアクセストランジスタ６１０のゲート酸化層６１５を介したバンド間ホットホール注入メカニズムによって実行される。
【００４５】
不揮発性メモリセル６００は、以下のようにプログラムされる。ワード線ＷＬ０は−３ボルトの電圧に保持され、一方で、ビット線ＢＬ０は５ボルトの電圧に保持され、仮想接地線ＶＧ０及びＶＧ１は各々０ボルトの電圧に保持される。ｐウェル領域ＰＷ０は０ボルトの電圧に保持され、ディープｎウェル６０２は２．５ボルトの電圧に保持され、ｐ型基板は０ボルトの電圧に保持される。これらのバイアス条件下で、ＰＭＯＳキャパシタ構造６２０及びＮＭＯＳアクセストランジスタ６１０は、蓄積モードに置かれる。比較的高い電圧降下が、ＮＭＯＳアクセストランジスタ６１０のｎ型ドレイン領域６１２（５ボルト）とｐウェル領域ＰＷ０（０ボルト）の両端間に存在する。比較的高い電圧降下は、浮遊ゲート６１５（−３ボルト）とＮＭＯＳアクセストランジスタ６１０のｎ型ドレイン領域６１２（５ボルト）の間にも存在する。結果として生じる高電界状態は、ｎ型ソース／ドレイン領域６１１〜６１２の縁部付近でバンド間トンネル効果を生じさせ、結果として生じるチャネルホットエレクトロン（ＣＨＥ）は、加速されて浮遊ゲート６１６内に注入される。
【００４６】
本例では、不揮発性メモリセル７００もまた、ワード線ＷＬ０に印加される−３ボルトの信号によって選択される。しかし、記載されている例では、不揮発性メモリセル７００をプログラムすることは望ましいことではない。不揮発性メモリセル７００の浮遊ゲート内に正孔が注入されないようにするために、ビット線ＢＬ１及び仮想接地線ＶＧ０は共に０ボルトの電圧に保持される。これらの条件下で、ＮＭＯＳアクセストランジスタ７１０のドレイン／ゲート重なり酸化物領域の両端の電圧降下は、ｐチャネルアクセストランジスタ６１０のドレイン／ゲート電圧降下（〜８ボルト）よりもかなり小さい（〜３ボルト）。その上、ｎチャネルアクセストランジスタ７１０のドレイン／ｐウェル接合電圧降下（〜０ボルト）は、この接合においてバンド間トンネル効果を誘導するために必要な電圧よりもかなり小さい。
【００４７】
第２の行において、不揮発性メモリセル８００は、ビット線ＢＬ０上に供給される５ボルトの信号を受信する。しかし、第２の行のｐウェル領域ＰＷ１に２．５ボルトの電圧が印加される。それゆえ、ドレイン／ｐウェル接合電圧降下は、（ＮＭＯＳアクセストランジスタ６１０における５ボルトに比べて）ＮＭＯＳアクセストランジスタ８１０においては２．５ボルトしかない。加えて、ワード線ＷＬ１に印加される電圧は０ボルトなので、ＮＭＯＳアクセストランジスタ８１０のドレイン／ゲート重なり酸化物領域の両端の電圧降下は、ｐチャネルアクセストランジスタ６１０のドレイン／ゲート電圧降下（〜８ボルト）よりもかなり小さい（〜５ボルト）。これらのより低い電圧条件下で、不揮発性メモリセル８００の浮遊ゲートへの正孔注入は抑制される。
【００４８】
最後に、不揮発性メモリセル９００は、各々０ボルトに等しいワード線電圧ＷＬ１及びビット線電圧ＢＬ１と、２．５ボルトのｐウェル電圧ＰＷ１を受け取る。結果として、ＮＭＯＳアクセストランジスタ９１０のドレイン領域及びｐウェル領域の両端間に２．５ボルトの電圧降下がある。これらの条件下で、不揮発性メモリセル９００の浮遊ゲートへの正孔注入は抑制される。
【００４９】
消去モードでは、メモリセル６００、７００、８００、９００の浮遊ゲート内に電子が注入され、それによってＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０の閾値電圧（Ｖｔｎ）を正方向に上げる（増加させる）。閾値電圧を正方向に上げた結果として、消去されたＮＭＯＳアクセストランジスタは、ノーマル読み出し動作中にオフにされる。消去動作は、ＦＮトンネル効果メカニズムを利用して、ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０のチャネルからこれらのＮＭＯＳアクセストランジスタの関連ゲート酸化層を介して対応する浮遊ゲート内へ電子をトンネルさせる。
【００５０】
消去モードは、図９Ｂの表９０２により詳しく規定されている。消去モードでは、ワード線ＷＬ０及びＷＬ１は５ボルトに保持され、ビット線ＢＬ０‐ＢＬ１、仮想接地線ＶＧ０‐ＶＧ１及びｐウェル領域ＰＷ０‐ＰＷ１は−５ボルトに保持される。ディープｎウェル領域６０２は５ボルトに保持され、ｐ型基板６０１は０ボルトに保持される。これらのバイアス条件下で、メモリセル６００、７００、８００、９００の浮遊ゲートは、５ボルトより僅かに低い電圧に結合される。結果として、ＰＭＯＳキャパシタ構造６２０、７２０、８２０、９２０及びＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０は、反転モードに置かれる。ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０のゲート酸化領域の両端に比較的高い電圧降下が存在し、そこでは、電界は１０メガボルト／センチメートル（ＭＶ／ｃｍ）を超えている。これらの条件下で、ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０のソース／ドレイン領域または反転チャネル内の電子は、それぞれの浮遊ゲート内へトンネルする。
【００５１】
読み出しモードは、図９Ｃの表９０３により詳しく規定されている。同一行内の不揮発性メモリセル６００及び７００を読み出すために、ワード線ＷＬ０は２．５ボルトに保持され、仮想接地線ＶＧ０は１．２ボルトに保持され、ビット線ＢＬ０及びＢＬ１は０ボルトに保持され、ｐウェル領域ＰＷ０は０ボルトに保持され、ディープｎウェル領域６０２は２．５ボルトに保持され、ｐ型基板１０１は０ボルトに保持される。これらの条件下で、読み出し電流は、行のプログラムされたセルのＮＭＯＳアクセストランジスタを流れることになり、行のプログラムされていない（消去された）セルのＮＭＯＳアクセストランジスタを流れる読み出し電流は、より少ないことになる。
【００５２】
セルの非選択行に関連するワード線ＷＬ１は、ノーマル読み出しモードにおいて０ボルトに保持され、それによってＮＭＯＳアクセストランジスタ８１０及び９１０をオフにする。ＮＭＯＳアクセストランジスタ８１０及び９１０をオフにすることで、電流がこれらのトランジスタを通ってビット線ＢＬ０及びＢＬ１に流れ込むことを防ぐ。結果として、不揮発性メモリセル８００及び９００は、選択不揮発性メモリセル６００及び７００からのビット線信号に干渉しない。
【００５３】
図１０は、本発明の代替実施形態に従ってアレイ８０１の不揮発性メモリセルを消去するために用いられるバイアス電圧を規定する表１００１である。この代替消去モードでは、ワード線ＷＬ０及びＷＬ１、仮想接地線ＶＧ０及びＶＧ１、ディープｎウェル６０２は、５ボルトに保持される。ビット線ＢＬ０‐ＢＬ１、ｐウェル領域ＰＷ０‐ＰＷ１、ｐ型基板１０１は、０ボルトに保持される。これらのバイアス条件下で、トランジスタ６１０、７１０、８１０、９１０は、ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０の各々の範囲内でチャネルとドレイン領域の間に強い横電界が存在するように、飽和領域においてバイアスされる。ドレイン領域付近の電荷空乏地帯では、チャネル-電子は高い横電界によって加速される。電子の一部は、衝撃イオン化を引き起こすように十分な速度を獲得することがある。衝撃イオン化中、ホットエレクトロンの一部は、半導体格子に衝突したときに散乱させられる。散乱したホットエレクトロンの一部は、ゲート酸化物を介するトンネル及び垂直電界に引き付けられ、最終的に浮遊ゲート内に捕獲され得る。ホットエレクトロン及び衝撃イオン化メカニズムは、デバイス物理学の分野で公知である。浮遊ゲート内の捕獲された電子は、ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０の閾値電圧を増加させる。その結果、不揮発性メモリセル６００、７００、８００、９００は、衝撃イオン化によって引き起こされるチャネルホットエレクトロン注入によって消去される。
【００５４】
幾つかの実施形態に関連して本発明を説明してきたが、本発明は、開示されている実施形態に限定されるものではなく、当業者に明らかであるような種々の改変及び実施形態が可能であることは当然である。従って、特許請求の範囲に記載の請求項は、そのような改変または実施形態を本発明の真の範囲内に含まれるものとして扱うと考えられる。
【図面の簡単な説明】
【００５５】
【図１】ＰＭＯＳアクセストランジスタ及びＮＭＯＳ結合ゲートを有する不揮発性メモリセルの上面図。
【図２Ａ】図１の不揮発性メモリセルのＡ−Ａ線断面図。
【図２Ｂ】図１の不揮発性メモリセルのＢ−Ｂ線断面図。
【図３】本発明の一実施形態に従った不揮発性メモリセルの２×２アレイの回路図。
【図４Ａ】本発明の一実施形態に従って図３のアレイのプログラム動作を規定する表。
【図４Ｂ】本発明の一実施形態に従って図３のアレイの消去動作を規定する表。
【図４Ｃ】本発明の一実施形態に従って図３のアレイの読み出し動作を規定する表。
【図５】本発明の別の実施形態に従った不揮発性メモリセルの回路図。
【図６】本発明の別の実施形態に従って従来のロジックプロセスを用いて作られることができる不揮発性メモリセルの上面配置図。
【図７Ａ】図６の不揮発性メモリセルのＡ’−Ａ’線断面図。
【図７Ｂ】図６の不揮発性メモリセルのＢ’−Ｂ’線断面図。
【図８】本発明の別の実施形態に従った不揮発性メモリセルの２×２アレイの回路図。
【図９Ａ】本発明の一実施形態に従って図８のアレイのプログラム動作を規定する表。
【図９Ｂ】本発明の一実施形態に従って図８のアレイの消去動作を規定する表。
【図９Ｃ】本発明の一実施形態に従って図８のアレイの読み出し動作を規定する表。
【図１０】本発明の代替実施形態に従って図８のアレイの不揮発性メモリセルを消去するために用いられるバイアス電圧を規定する表。
【図１】
2009540545.tif 000003
【図２Ａ】
2009540545.tif 000004
【図２Ｂ】
2009540545.tif 000005
【図３】
2009540545.tif 000006
【図４Ａ】
2009540545.tif 000007
【図４Ｂ】
2009540545.tif 000008
【図４Ｃ】
2009540545.tif 000009
【図５】
2009540545.tif 000010
【図６】
2009540545.tif 000011
【図７Ａ】
2009540545.tif 000012
【図７Ｂ】
2009540545.tif 000013
【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【手続補正書】
【提出日】平成20年6月24日(2008.6.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリシステムであって、
複数の行及び列に配列された不揮発性メモリセルのアレイを含み、前記不揮発性メモリセルの各々が、第１導電型のソース／ドレイン領域を有するアクセストランジスタと、前記第１導電型と逆の第２導電型の拡散領域を有するキャパシタ構造とを含み、前記アクセストランジスタ及びキャパシタ構造が共通の浮遊ゲートを共有し、前記行の各々が、第２導電型の対応する絶縁されたウェル領域を含み、各行における前記アクセストランジスタが、前記行に対応する前記絶縁されたウェル領域内に作られ、
前記不揮発性メモリシステムが、さらに
対応する行における各アクセストランジスタの前記ソースに各々が結合されているような第１制御線群と、
対応する列における各アクセストランジスタの前記ドレインに各々が結合されているような第２制御線群とを含むことを特徴とする不揮発性メモリシステム。
【請求項２】
前記絶縁されたウェル領域を個々にバイアスするように構成されているウェルバイアス制御回路をさらに含むことを特徴とする請求項１の不揮発性メモリシステム。
【請求項３】
前記第１制御線群が、第１の軸に沿って前記ウェル領域内で平行に延在することを特徴とする請求項１の不揮発性メモリシステム。
【請求項４】
前記第２制御線群が、前記第１の軸に垂直な第２の軸に沿って平行に延在することを特徴とする請求項３の不揮発性メモリシステム。
【請求項５】
第３制御線群をさらに含み、前記第３制御線群の各々が、対応する行における各キャパシタ構造の前記拡散領域に結合されていることを特徴とする請求項１の不揮発性メモリシステム。
【請求項６】
前記アレイの選択行において選択アクセストランジスタにおけるバンド間トンネル効果を誘導し、それによって、前記選択アクセストランジスタを含む前記不揮発性メモリセルをプログラムするためのプログラミング手段をさらに含むことを特徴とする請求項１の不揮発性メモリシステム。
【請求項７】
前記プログラミング手段が、
前記アレイの前記選択行において非選択アクセストランジスタの前記ドレインに印加されるバイアス電圧を制御することによって、これらの非選択アクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項６の不揮発性メモリシステム。
【請求項８】
前記プログラミング手段が、
前記アレイの非選択行に関連する前記ウェル領域に印加されるバイアス電圧を制御することによって、これらの非選択行においてアクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項６の不揮発性メモリシステム。
【請求項９】
前記プログラミング手段が、前記選択アクセストランジスタの前記ドレイン及びウェル領域間の接合電圧を制御することによってバンド間トンネル効果を誘導するように構成されていることを特徴とする請求項６の不揮発性メモリシステム。
【請求項１０】
前記接合電圧が約５ボルトであることを特徴とする請求項９の不揮発性メモリシステム。
【請求項１１】
前記アレイ内の前記アクセストランジスタの全てにおいてＦＮトンネル効果を誘導し、それによって前記アレイ内の前記不揮発性メモリセルの全てを同時に消去するための消去手段をさらに含むことを特徴とする請求項１の不揮発性メモリシステム。
【請求項１２】
不揮発性メモリシステムであって、
１若しくは複数の行及び列に配列された不揮発性メモリセルのアレイを含み、前記不揮発性メモリセルの各々が、第１導電型のソース／ドレイン領域を有するアクセストランジスタと、前記第１導電型と逆の第２導電型の拡散領域を有するキャパシタ構造とを含み、前記アクセストランジスタ及びキャパシタ構造が共通の浮遊ゲートを共有し、各行における前記アクセストランジスタが、前記第２導電型の専用ウェル領域内に作られ、
前記不揮発性メモリシステムが、さらに
対応する列における各アクセストランジスタの前記ソースに各々が結合されているような第１制御線群と、
対応する列における各アクセストランジスタの前記ドレインに各々が結合されているような第２制御線群とを含むことを特徴とする不揮発性メモリシステム。
【請求項１３】
前記専用ウェル領域を個々にバイアスするように構成されているウェルバイアス制御回路をさらに含むことを特徴とする請求項１２の不揮発性メモリシステム。
【請求項１４】
前記第１制御線群及び前記第２制御線群が、第１の軸に沿って平行に延在することを特徴とする請求項１２の不揮発性メモリシステム。
【請求項１５】
前記ウェル領域が、前記第１の軸に垂直な第２の軸に沿って平行に延在することを特徴とする請求項１４の不揮発性メモリシステム。
【請求項１６】
第３制御線群をさらに含み、前記第３制御線群の各々が、対応する行における各キャパシタ構造の前記拡散領域に結合されていることを特徴とする請求項１２の不揮発性メモリシステム。
【請求項１７】
前記アレイの選択行において選択アクセストランジスタにおけるバンド間トンネル効果を誘導し、それによって、前記選択アクセストランジスタを含む前記不揮発性メモリセルをプログラムするためのプログラミング手段をさらに含むことを特徴とする請求項１２の不揮発性メモリシステム。
【請求項１８】
前記プログラミング手段が、
前記アレイの前記選択行において非選択アクセストランジスタの前記ドレインに印加されるバイアス電圧を制御することによって、これらのアクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項１７の不揮発性メモリシステム。
【請求項１９】
前記プログラミング手段が、
前記アレイの非選択行の前記ウェル領域に印加されるバイアス電圧を制御することによって、これらの非選択行においてアクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項１７の不揮発性メモリシステム。
【請求項２０】
前記プログラミング手段が、前記選択アクセストランジスタの前記ドレイン及びウェル領域間の接合電圧を制御することによってバンド間トンネル効果を誘導するように構成されていることを特徴とする請求項１７の不揮発性メモリシステム。
【請求項２１】
前記接合電圧が約５ボルトであることを特徴とする請求項２０の不揮発性メモリシステム。
【請求項２２】
前記アレイ内の前記アクセストランジスタの全てにおいてＦＮトンネル効果を誘導し、それによって前記アレイ内の前記不揮発性メモリセルの全てを同時に消去するための消去手段をさらに含むことを特徴とする請求項１２の不揮発性メモリシステム。
【請求項２３】
方法であって、
１若しくは複数の行及び列に配列された不揮発性メモリセルのアレイの選択された行において選択された不揮発性メモリセルをプログラムするステップを含み、前記不揮発性メモリセルの各々が、第１導電型のソース／ドレイン領域を有するアクセストランジスタと、前記第１導電型と逆の第２導電型の拡散領域を有するキャパシタ構造と、前記アクセストランジスタ及び前記キャパシタ構造に共通の浮遊ゲート電極とを含み、前記プログラムするステップが、前記選択不揮発性メモリセルの前記浮遊ゲート電極へのバンド間トンネル効果によって実行され、
前記方法が、さらに
前記アレイの前記選択行において非選択不揮発性メモリセルのプログラミングを妨げるステップを含み、前記プログラミングを妨げるステップが、前記選択行における各非選択不揮発性メモリセルの前記アクセストランジスタのソース／ドレイン領域に印加されるバイアス電圧を制御することによって実行されることを特徴とする方法。
【請求項２４】
前記アレイの非選択行における不揮発性メモリセルのプログラミングを、前記非選択行に関連する専用ウェル領域に印加されるバイアス電圧を制御することによって、妨げるステップをさらに含み、
各行における前記アクセストランジスタが、対応する専用ウェル領域に作られることを特徴とする請求項２３の方法。
【請求項２５】
前記非選択行における不揮発性メモリセルのプログラミングを妨げる前記ステップが、前記非選択行に関連するワード線に印加されるバイアス電圧を制御するステップをさらに含み、
各行における前記キャパシタ構造の前記拡散領域が、対応するワード線に結合されることを特徴とする請求項２４の方法。
【請求項２６】
前記選択不揮発性メモリセルの前記アクセストランジスタの各々のソース／ドレイン領域と前記選択不揮発性メモリセルの前記アクセストランジスタの各々が作られるウェル領域との間の接合電圧を制御することによって、前記選択不揮発性メモリセルの各々範囲内で前記バンド間トンネル効果を実現するステップをさらに含むことを特徴とする請求項２３の方法。
【請求項２７】
前記接合電圧を約５ボルトでバイアスするステップをさらに含むことを特徴とする請求項２６の方法。
【請求項２８】
前記アレイ内の前記アクセストランジスタの全てにおいてＦＮトンネル効果を誘導することによって前記アレイ内の前記不揮発性メモリセルの全てを同時に消去するステップをさらに含むことを特徴とする請求項２３の方法。
【請求項２９】
不揮発性メモリシステムであって、
浮遊ゲートを共有するＮＭＯＳトランジスタ及びＰＭＯＳキャパシタからなる不揮発性メモリセルと、
ＦＮトンネル効果メカニズムを用いて前記浮遊ゲート内へ電子を注入する手段と、
バンド間トンネル効果メカニズムを用いて前記浮遊ゲート内へ正孔を注入する手段とを含むことを特徴とする方法。
【請求項３０】
前記浮遊ゲート内へ電子を注入する前記手段が、電子を、前記ＮＭＯＳトランジスタのチャネルから前記浮遊ゲートへトンネルするように誘導するように構成されていることを特徴とする請求項２９の不揮発性メモリシステム。
【請求項３１】
前記浮遊ゲート内へ正孔を注入する前記手段が、正孔を、前記ＮＭＯＳトランジスタのドレイン接合から前記浮遊ゲート内へトンネルするように誘導するように構成されていることを特徴とする請求項２９の不揮発性メモリシステム。
【請求項３２】
各々がゲート酸化層を有する１若しくは複数の入力／出力トランジスタをさらに含み、
前記ＮＭＯＳトランジスタ及びＰＭＯＳキャパシタが、前記入力／出力トランジスタの前記ゲート酸化層の厚さと実質的に同じ厚さを有するゲート酸化層をさらに含むことを特徴とする請求項２９の不揮発性メモリシステム。
【請求項３３】
前記不揮発性メモリシステムが、唯一つのポリシリコン層を有する従来のロジックプロセスで作られ、
前記浮遊ゲートが、前記ポリシリコン層から作られることを特徴とする請求項３２の不揮発性メモリシステム。
【請求項３４】
不揮発性メモリシステムであって、
浮遊ゲートを共有するＮＭＯＳトランジスタ及びＰＭＯＳキャパシタからなる不揮発性メモリセルと、
ゲート・アシスト・バンド間トンネル効果メカニズムを用いて前記浮遊ゲート内へ正孔を注入する手段と、
チャネル‐ホットエレクトロンメカニズムを用いて前記浮遊ゲート内へ電子を注入する手段とを含むことを特徴とする不揮発性メモリシステム。
【請求項３５】
各々がゲート酸化層を有する１若しくは複数の入力／出力トランジスタをさらに含み、
前記ＮＭＯＳトランジスタ及びＰＭＯＳキャパシタが、前記入力／出力トランジスタの前記ゲート酸化層の厚さと実質的に同じ厚さを有するゲート酸化層をさらに含むことを特徴とする請求項３４の不揮発性メモリシステム。
【国際調査報告】
2009540545.tif 000019