(57)【要約】顕微鏡において時間的に変化する蛍光現象のスペクトル分解による検出、特に耐用寿命測定の際の、マルチチャネル検出器の出力側における信号処理用の本発明による装置が開示されている。その装置は、マルチチャネル検出器の出力側にＦＰＧＡ（フリー・プログラマブル・ゲート・アレイ）が配置されていることを特徴とする。
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【特許請求の範囲】
【請求項１】
顕微鏡において時間的に変化する蛍光現象のスペクトル分解による検出、特に耐用寿命測定の際の、マルチチャネル検出器の出力側における信号処理用装置であって、
前記マルチチャネル検出器の出力側にＦＰＧＡ（フリー・プログラマブル・ゲート・アレイ）が設けられていることを特徴とする装置。
【請求項２】
前記ＦＰＧＡにおけるＰＭＴチャネルに非同期計数器が割り当てられている、請求項１に記載の装置。
【請求項３】
計数器状況を読み取って保存する時期を決定するクロックパルス規定値（ピクセル・クロック）が設定される、請求項１または２に記載の装置。
【請求項４】
試料反応を生じさせるレーザ・パルスの時間的割り当てがピクセル・クロックに対して設定される、請求項３に記載の装置。
【請求項５】
前記ＦＰＧＡ内で、異なる長さのハードウェア配線およびプログラミング可能な遅延のうちの少なくとも一つを通じて各レジスタの開放により、異なる時点で、入来する測定値の時間的な割り当てが行われる、請求項１乃至４のいずれか一項に記載の装置。
【請求項６】
蛍光灯をスペクトル放射させるための分散手段と、複数のスペクトル・チャネルにおけるスペクトル成分を検出するためのマルチチャネル検出器とを有する、請求項１乃至５のいずれか一項に記載のレーザ走査顕微鏡。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチャネル検出器の出力側における信号処理のための装置に関する。
【背景技術】
【０００２】
蛍光特性（エネルギー移動、ＦＬＩＭ）の時間分解計測のためには、短パルス・レーザが用いられる。
蛍光体を強い超短レーザ・パルスによって励起し、蛍光の時間的な低下が検査される。
【０００３】
本開示の構成要素に関係する独国特許出願公開第１００３３１８０号（Ａ１）明細書から、試料から出る蛍光信号をスペクトル分解すること、およびスペクトル成分をマルチチャネル検出器によって記録することが知られている。
【０００４】
マルチチャネル検出器から、例えば、ハママツ（Ｈａｍａｍａｔｓｕ）社の３２倍ＰＭＴからのＦＬＩＭ情報を取り込む場合、入力される信号をできるだけ簡単な方式で同時に、時間的に正確で、しかも無駄な時間なしで記録することが重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は特に好適なアプローチを提供する。
【課題を解決するための手段】
【０００６】
図１には、独国特許出願公開第１０００８５９４号（Ａ１）明細書によって時間によって変わる強度情報とスペクトル情報とを提供する３２倍ＰＭＴが示されている。それぞれが１６チャネルを光子計数モードで作動させる２つのＡＳＩＣ（例えば、ハママツ（Ｈａｍａｍａｔｓｕ）製）が３２倍ＰＭＴの出力側に接続されている。
【０００７】
そこで、コンパレータを介する切換しきい値がノイズ判定のために決定され、ＡＳＩＣＳの出力側には、各ＰＭＴチャネルのために、１つの差動信号線対がデジタル１情報または０情報（パルスまたはパルスなし）を提供するために設けられている。ここで、ピクセル・クロックによって確定される計数時間中にチャネル当りどれだけのパルスが到達するか、およびこれらのパルスが時間的にどのように分配されるかを確かめるべきである。これは、本発明によれば、ＦＰＧＡ（フリー・プログラマブル・ゲート・アレイ）の中で行われる。
【発明を実施するための最良の形態】
【０００８】
図２に第１ステップを示す。各ＰＭＴチャネルには、ＦＰＧＡ中に非同期計数器Ｃが割り当てられ、これらの非同期計数器Ｃにすべてのパルスが供給される。
計数器（カウンタ）により時間単位あたりのインパルスが複数のレジスタの中に格納される。各計数時間はレジスタに設けられ、これからインパルスをメモリに保存することができる。
【０００９】
これは格納部（レジスタにおける３２個のドア）を通じて実施され、関心のあるもののみが保存される。
システム全体に波及するピクセル・クロックＰＸは、現在の計数器状況を中間保存してインタフェース（Ｇｉｇａ  ＳＴａＲ）を通じて伝送するためにメモリ（ＰＣ）が準備される時点を決定する。
【００１０】
計数器は読み取った後にクリアされて、あらためて計数処理が開始される。
図３ａには、ピクセル・クロックＰＹ、試料反応を起こさせるレーザ・パルスＰ、およびＰＭＴチャネル当りに試料反応として入来する光子の時間的割り当てが概略的に示されている。
【００１１】
図３ａの上の部分には、時間ウィンドウＸ、Ｘ＋１等が表示され、これらは１計数サイクル（２つのレーザ・パルス間の時間）中に設けられ、この場合、単一の時間ウィンドウのために計数レジスタが使用できる。
【００１２】
図３ｂは、計数レジスタの読み取りに対応することとなるＰＭＴチャネル当りの時間的な信号特性を示す。
例えば、全体のスペクトル領域については考慮されない。
【００１３】
図４には、ＦＰＧＡにおいて時間的な評価がどのように行われるかを示す。例えば、ＡＳＩＣのデジタル化により得られた２つのＰＭＴチャネルからの信号が入力Ｅ１、Ｅ２として示されている。
【００１４】
異なる長さを有するハードウェア配線または（図示するように）プログラミング可能な遅延チャネルを通じて、レジスタＲ、Ｒ１、Ｒ２は異なる時点Ｘ、Ｘ＋ｔ、Ｘ＋２ｔでその都度開放され、これによって、入力Ｅ１，Ｅ２を通じて入来するインパルスがレジスタに到達し、スタート信号（レーザの励起パルスＰ）の立ち上がり後の所定の遅延に対応する特定の時間に組み込まれるようにレジスタが割り当てられる。
【００１５】
ハードウェアの点で、例えば６４個の入力部（データボードのビット幅）が使用され、各々の入力部のピンが外側から所定の長さの配線Ｖで互いに連結される。（１つまたは複数の）入力パルスを保持するレジスタのみが信号１を有し、他は０を有する。
【００１６】
ここで、時間情報が存在することとなる。
値は、チャネル当りの計数値としてレジスタに転送される。
励起パルスＰのサイクルにおいて、時間情報を中に含むレジスタＲの読み取りが実施され、インタフェースを通じて記録及び評価利用媒体（ＰＣ）への転送が行われる。
【図面の簡単な説明】
【００１７】
【図１】強度情報とスペクトル情報とを提供する３２倍ＰＭＴを示す図。
【図２】第１ステップを示す図。
【図３ａ】ピクセル・クロックＰＹ、試料反応を起こさせるレーザ・パルスＰ、ならびにＰＭＴチャネル当りに試料反応として入来する光子の時間的割り当てを示す図。
【図３ｂ】計数レジスタの読み取りに対応することとなるＰＭＴチャネル当りの時間的な信号特性を示す図。
【図４】ＦＰＧＡにおいて時間的な評価がどのように行われるかを示す図。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【国際調査報告】
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