(57)【要約】  本発明は、基板（１１）および半導体本体（１）を有する半導体デバイス（１０）であって、この半導体本体（１）は、順にコレクタ領域（２）、ベース領域（３）、およびエミッタ領域（４）を有するバイポーラトランジスタを備える該半導体デバイス（１０）に関し、半導体本体は、コレクタ領域（２）およびベース領域（３）の少なくとも一部分を有する、突出するメサ（５）を備え、このメサを絶縁分離領域（６）によって包囲する。本発明によれば、半導体デバイス（１０）は、さらに、ソース領域、ドレイン領域、介在させたチャネル領域、積層させたゲート誘電体（７）、およびゲート領域（８）を有する電界効果型トランジスタを備え、ゲート領域（８）は電界効果型トランジスタの最も高い部分を形成し、メサ（５）の高さはゲート領域（８）の高さより大きくする。このデバイスは本発明による方法によって安価かつ容易に製造することができ、このバイポーラトランジスタは優れた高周波数特性を有することができる。
2009540596.tif 000002
【特許請求の範囲】
【請求項１】
基板と、順にコレクタ領域、ベース領域、およびエミッタ領域を備えるバイポーラトランジスタを有する半導体本体と、を備えた半導体デバイスであって、前記半導体本体は、突出するメサを有し、このメサ内にコレクタ領域およびベース領域の少なくとも一部を設け、また前記メサを絶縁分離領域によって包囲した、該半導体デバイスにおいて、前記半導体デバイスは、さらに、ソース領域、ドレイン領域、介在チャネル領域、積層ゲート誘電体、およびゲート領域を有する電界効果型トランジスタを備え、前記ゲート領域は前記電界効果型トランジスタの最も高い部分を形成し、また前記メサの高さを前記ゲート領域の高さより大きくしたことを特徴とする、半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスにおいて、前記メサの高さを、前記ゲート領域の高さより少なくとも１０％大きくしたことを特徴とする、半導体デバイス。
【請求項３】
請求項１または２に記載の半導体デバイスにおいて、前記メサの高さを、前記ゲート領域の高さより少なくとも５０％は大きくするが、前記ゲート領域の高さより１００％以上は大きくしないことを特徴とする、半導体デバイス。
【請求項４】
請求項１〜３のうちいずれか一項に記載の半導体デバイスにおいて、前記絶縁分離領域の上側を、好適には多結晶シリコンを有する、導電領域で被覆し、この被覆した導電領域を前記ベース領域に隣接させ、それにより接続領域を形成するものとした、ことを特徴とする、半導体デバイス。
【請求項５】
請求項４に記載の半導体デバイスにおいて、前記エミッタ領域をスペーサによって包囲し、投影して見るとき、前記メサとほぼ一致する構成とした、ことを特徴とする、半導体デバイス。
【請求項６】
請求項４または５に記載の半導体デバイスにおいて、投影して見るとき、前記導電性多結晶シリコン領域は、前記ベース領域とわずかなオーバーラップ部分しか持たないことを特徴とする、半導体デバイス。
【請求項７】
請求項１〜６のうちいずれか一項に記載の半導体デバイスにおいて、前記絶縁分離層は、前記メサを包囲する他のメサを形成することを特徴とする、半導体デバイス。
【請求項８】
請求項１〜７のうちいずれか一項に記載の半導体デバイスにおいて、前記電界効果型トランジスタおよび前記メサの外側に位置する前記半導体本体の部分の表面を、核生成層および保護層として作用する被覆層で被覆することを特徴とする、半導体デバイス。
【請求項９】
請求項１〜８のうちいずれか一項に記載の半導体デバイスにおいて、埋没半導体領域上に前記メサを配置し、また前記コレクタ領域またはこのコレクタ領域の前記接続領域の一部分を形成する、該埋没半導体領域を前記半導体本体内に設けることを特徴とする、半導体デバイス。
【請求項１０】
請求項９に記載の半導体デバイスにおいて、前記デバイスは、第１導電型ならびにこの第１導電型とは逆の第２導電型の電界効果型トランジスタを備え、前記埋没半導体領域は、複数個のこのような埋没半導体領域の一部を形成し、この埋没半導体領域の一部分に、前記２個の導電型における一方の導電型とした前記電界効果型トランジスタを形成することを特徴とする、半導体デバイス。
【請求項１１】
請求項１〜１０のうちいずれか一項に記載の半導体デバイスにおいて、前記バイポーラトランジスタは、ヘテロ接合バイポーラトランジスタを有するものとしたことを特徴とする、半導体デバイス。
【請求項１２】
基板と、順にコレクタ領域、ベース領域、およびエミッタ領域を備えるバイポーラトランジスタを有する半導体本体と、を備えた半導体デバイスであって、前記半導体本体にメサを設け、このメサ内に前記コレクタ領域および前記ベース領域の少なくとも一部を形成し、前記メサを絶縁分離領域によって包囲した、該半導体デバイスを製造する方法において、前記半導体デバイスには、さらに、ソース領域、ドレイン領域、介在チャネル領域、積層ゲート誘電体、およびゲート領域を有する電界効果型トランジスタを設け、ゲート領域は前記電界効果型トランジスタの最も高い部分を形成し、前記メサの高さは、前記ゲート領域に付与した高さより大きくなるよう選択した高さを付与することを特徴とする、半導体デバイスの製造方法。
【請求項１３】
請求項１２に記載の方法において、最終的な高さを規定する前記電界効果型トランジスタを形成するための少なくともこれらの処理ステップは、前記バイポーラトランジスタを形成する前に実行することを特徴とする、方法。
【請求項１４】
請求項１３に記載の方法において、第１層構造を前記半導体本体表面上に設け、この構造は、少なくとも前記ゲート誘電体を形成する第１層および前記ゲート領域を形成する第２層を有することを特徴とする、方法。
【請求項１５】
請求項１２〜１４のうちいずれか一項に記載の方法において、前記メサの形成は、半導体層構造を単独のエピタキシャル処理で設け、前記半導体層構造は、順に、前記コレクタ領域の前記部分を形成する第１半導体層、および前記ベース領域を形成する第２半導体層を有する、ように形成し、この後前記メサを、マスクを局所的に設けて前記半導体層構造内に形成し、この後前記マスクの外側に位置する前記半導体層構造の一部分をエッチングによって除去することによって形成する、ことを特徴とする、方法。
【請求項１６】
請求項１２〜１５のうちいずれか一項に記載の方法において、前記絶縁分離領域は、前記メサの形成後に生じる構造上に絶縁分離層を堆積させることによって形成し、この後前記構造を化学機械的研磨により平坦化することを特徴とする、方法。
【請求項１７】
請求項１６に記載の方法において、前記絶縁分離層を前記ベース領域の下側までエッチングバックし、この後、前記絶縁分離層上に導電性多結晶シリコン層を堆積し、この導電性多結晶シリコン層によりベース接続領域を形成することを特徴とする、方法。
【請求項１８】
請求項１５に記載の方法において、１個またはそれ以上の犠牲層を有する層構造であって、前記メサの製造中に前記犠牲層から犠牲領域を生成する該層構造を、前記半導体層構造上に設けることを特徴とする、方法。
【請求項１９】
請求項１８に記載の方法において、前記犠牲層を、前記絶縁分離領域のエッチングバックの前、または前記導電性多結晶シリコン層の堆積後、に除去し、この除去により生じた空間の壁にスペーサを設け、この後、他の導電性多結晶シリコン層を、前記エミッタ領域を形成するパターンに従って設けることを特徴とする、方法。
【請求項２０】
請求項１９に記載の方法において、他のメサを、前記エミッタ領域を形成した後、マスキングおよびエッチングにより前記メサの周囲に形成し、前記他のメサは、上側に前記ベース接続領域を備える前記絶縁分離領域を有することを特徴とする、方法。
【請求項２１】
請求項１９または２０に記載の方法において、前記スペーサは２個のスペーサとして構成し、最外側のスペーサは、前記分離層のエッチングバック後および前記導電性多結晶シリコン層を設ける前に除去することを特徴とする、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と、順にコレクタ領域、ベース領域、およびエミッタ領域を備えるバイポーラトランジスタを有する半導体本体と、を備える半導体デバイスであって、前記半導体本体は、突出するメサを有し、このメサ突起内に前記コレクタ領域および前記ベース領域の少なくとも一部分を設け、また前記メサを絶縁分離領域によって包囲した半導体デバイスに関する。このようなデバイスは、特にＨＢＴ（=Heterojunction Bipolor Transistor：ヘテロ結合バイポーラトランジスタ）として構成するとき、高周波増幅用途に極めて適している。本発明は、さらに、このようなデバイスを製造する方法にも関する。
【背景技術】
【０００２】
このようなデバイスは特許文献１（２００６年３月７日発行の米国特許第７，００８，８５１号）に記載されている。この特許文献１には、メサを有し、このメサ内にコレクタ領域およびベース領域の一部を配置したバイポーラトランジスタが記載されている。このトランジスタのサブコレクタを形成する領域が、さらに基板内に存在する。このメサは、前記コレクタ領域の一部を形成するｎ型エピタキシャルシリコン層、およびゲルマニウムを含みベース領域を内部に形成するｐ型エピタキシャル層を有する。このメサを形成した絶縁分離（隔絶）層によって包囲し、この場合、メサを包囲する溝（いわゆる浅トレンチ素子）の壁を二酸化ケイ素の絶縁分離層によって被覆し、その後この溝をさらに酸化物によって充填する。
【０００３】
既知のデバイスの欠点は、高周波数特性に関して改善の必要性がある点である。さらに、既知のデバイスの製造は比較的複雑である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，００８，８５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって本発明の目的は、上述の欠点がない、または欠点を少なくとも軽減する、冒頭段落に記載した種類のデバイスであって、特に高速に動作し、さらに製造が容易な、デバイスを得るにある。
【課題を解決するための手段】
【０００６】
本発明によれば、冒頭段落に述べたような半導体デバイスは、この目的を達成するために、半導体デバイスは、さらに、ソース領域、ドレイン領域、介在チャネル領域および積層ゲート誘電体、ならびにゲート領域を有する電界効果型トランジスタを備え、ゲート領域は電界効果型トランジスタの最も高い部分を形成し、またメサの高さをゲート領域の高さより大きくしたことを特徴とする。
【発明の効果】
【０００７】
本発明はまず、１個または複数個の電界効果型トランジスタも有するデバイス内においてメサでバイポーラトランジスタを作成することによって、（Ｃ）ＭＯＳ技術の使用を考慮した安価な製造のような、際立った利点を得るという認識に基づく。本発明は、さらに、バイポーラトランジスタの高周波数特性を、バイポーラトランジスタのメサを電界効果型トランジスタ最高点より高くなるよう形成することによって、改善することができるという認識に基づく。バイポーラトランジスタの動作をより高速にするために、製造中にダマシン型技術ならびに犠牲エミッタ領域を用いることが望ましい。これについては以下により詳細に説明する。上述のダマシン型技術の使用は、１個またはそれ以上のＣＭＰ（化学機械的研磨：Chemical Mechanical Polishing）処理ステップの使用を意味する。メサの高さを電界効果型トランジスタの高さより大きくするので、電界効果型トランジスタを上述のＣＭＰステップ中にはすでに存在しており、したがって、電界効果型トランジスタはこの場合この処理ステップによって損傷を受けずに済むからである。電界効果型トランジスタの早期の製造においては、バイポーラトランジスタは、この早期段階においてはまだ存在していないので、とくに電界効果型トランジスタのゲート誘電体の形成ならびにゲート領域の形成によって生ずる比較的高い熱レベルによって、悪影響を受けないという効果が得られる。これによってバイポーラトランジスタの高周波数特性にも有益である。
【０００８】
好適な実施形態においては、メサの高さをゲート領域の高さより少なくとも１０％大きくする。高さにこのような差を設けることによって、二酸化ケイ素層のような絶縁層を、例えばＣＶＤ（化学気相堆積法：Chemical Vapor Deposition）により、メサ上に均一に堆積することができ、しかも、構造を平坦化するその後のＣＭＰステップが既に存在している電界効果型トランジスタの部分に損傷を与えることがない。好適には、メサの高さを、ゲート領域の高さより少なくとも５０％大きくし、ゲート領域の高さより１００％より大きくしない。ＣＭＰ処理において、このようにして、良い結果が得られ、しかも接点が相互に全く異なるレベルに位置するときには、選択した高さの差が接点形成を困難にする、他の不利益をもたらすことがない。
【０００９】
ある重要な実施形態においては、絶縁分離領域を、ベース領域に隣接してベース領域の接続領域（外側ベース領域を意味する）を形成する、導電性多結晶シリコン領域で被覆する。これによって、とりわけ、コレクタ、ベース、およびエミッタ領域を極めて小さい、ほぼ等しい横方向寸法となるよう設けることができ、さらに高周波数特性を改善することができる。好適には、従って、エミッタ領域をスペーサによって包囲し、投影して見るとき、メサとほぼ一致する構成にする。投影して見るとき、有利な変更例における導電性多結晶シリコン領域は、ベース領域とのオーバーラップ部分が全くない、またはほんのわずかしかないものとする。このようにして、ベース接続領域（または外側ベース領域）とコレクタ領域との間における（寄生）容量がほとんどなくなる。これによって、高周波数特性を改善することができる。すべてこのことは、ダマシン型技術および犠牲エミッタ領域を用いる、本発明製造方法によって可能となる。
【００１０】
好適には、絶縁分離領域はメサを包囲する他のメサを有する構成とする。この構成によれば、厚く幅の広い絶縁分離領域はメサを包囲することができ、上述のような付随する利点を得ることができることを意味する。さらに、ベース接続領域は、これの結果として比較的大きい寸法も有することができ、さらにバイポーラトランジスタの動作速度に寄与する。
【００１１】
有利な変更例においては、電界効果型トランジスタおよびメサの外側に位置する半導体本体の一部分の表面を、核生成層としておよび保護層として作用する被覆層で被覆する。このような被覆層は、例えば、多層構造にすることができ、また例えば、酸化ケイ素および窒化ケイ素の層により構成する。
【００１２】
ある有利な実施形態においては、埋没半導体領域上にメサを配置し、またコレクタ領域またはこのコレクタ領域の接続領域の一部分を形成する、該埋没半導体領域を、半導体本体内に設けることを特徴とする。このような埋没半導体領域は、このとき、いわゆるバイポーラトランジスタのサブコレクタを構成し、メサ自体より大きな面積を有することができ、したがって、コレクタ領域の電気的接続領域を半導体本体におけるベース領域およびエミッタ領域と同じ側に配置することができる。
【００１３】
好適には、このデバイスは、第１導電型ならびにこの第１導電型とは逆の導電型の第２導電型の電界効果型トランジスタを備え、埋没半導体領域は、複数個のこのような埋没半導体領域の一部を形成し、この埋没半導体領域の一部分に、前記２個の導電型における一方の導電型とした前記電界効果型トランジスタを形成する。このようなＢｉＣＭＯＳ（＝バイポーラＣＭＯＳ）をｐ型基板で形成する場合、ＮＭＯＳトランジスタをこのｐ型基板に形成するとともに、ｎ型埋没半導体領域内／上に、ＰＭＯＳトランジスタおよびＮＰＮバイポーラトランジスタの双方を形成することができる。
【００１４】
本発明によれば、基板と、コレクタ領域、ベース領域、およびエミッタ領域を持つバイポーラトランジスタを有する半導体本体と、を備えた半導体デバイスであって、半導体本体に、この半導体本体から突出するメサを設け、このメサ突起内に、コレクタ領域およびベース領域の少なくとも一部を形成し、該メサを絶縁分離領域によって包囲した、該半導体デバイスを製造する方法において、この半導体デバイスには、さらに、ソース領域、ドレイン領域、介在チャネル領域、積層ゲート誘電体、およびゲート領域を有する電界効果型トランジスタを設け、ゲート領域はこの電界効果型トランジスタの最も高い部分を形成し、このメサの高さは、ゲート領域の高さより大きくすることを特徴とする。
【００１５】
本発明による方法の好適な実施形態においては、最終的な高さを規定する電界効果型トランジスタを形成する、少なくともこれらの処理ステップは、バイポーラトランジスタを形成する前に実行する。これは、電界効果型トランジスタは、バイポーラトランジスタ／メサの周囲に絶縁分離領域を形成するために用いるのが好ましいＣＭＰプロセスによって悪影響を受けないことを意味する。これらステップのうち高さを決定すると認識されるステップは、特に、ゲート領域を形成する導電性多結晶シリコンを通常含む層を堆積するステップである。このステップの前に、必ず電気的絶縁層の形成を行い、この形成は、しばしばシリコンの熱酸化により行い、この電気的絶縁層からゲート誘電体を形成する。電界効果型トランジスタの製造における他のステップは、所要に応じて、製造プロセスの後の段階、すなわち、バイポーラトランジスタを既に（ほぼ）完全に形成してしまった段階で実行することができる。このようなステップとしては、前記層のパターン形成、ソースおよびドレイン領域の形成、およびできれば前記導電性領域のシリサイド化のステップがある。したがって、好適には、第１層構造を半導体本体の表面上に設け、この構造は、少なくとも、ゲート誘電体を形成する第１層およびゲート領域を形成する第２層を有する。
【００１６】
主な実施形態においては、メサの形成は、半導体層構造を単独のエピタキシャル処理で設け、前記半導体層構造は、順に、前記コレクタ領域の一部分を形成する第１半導体層、およびベース領域を形成する第２半導体層を有するように形成し、この後マスクを局所的に設けて半導体層構造内にメサを形成し、その後マスクの外側に位置する半導体層構造の一部分をエッチングによって除去することによって行う。バイポーラトランジスタの製造によって生ずる熱負荷はこれの結果として、比較的低くすることができ、このトランジスタの動作速度を上昇させる。
【００１７】
好適には、絶縁分離領域は、メサ形成後に生ずる構造上に絶縁分離層を堆積させることによって形成し、この後化学機械的研磨により該構造を平坦化する。有利な変更例においては、絶縁分離領域をベース領域の下側までエッチングバックし、この後絶縁分離領域上に導電多結晶シリコンを堆積し、この導電性多結晶シリコン層によりベース接続領域を形成する。１個またはそれ以上の犠牲層を有する層構造であって、前記メサの製造中に前記犠牲層から犠牲領域を生成する該層構造を、前記半導体層構造上に設ける。エミッタ領域はこの犠牲領域の除去後に、容易に形成することができる。
【００１８】
このようにして、有利な変更例においては、犠牲層を絶縁分離領域のエッチングバックの前、または導電性多結晶シリコン層の堆積の後に除去し、この除去により生じた空間の壁にスペーサを設け、この後他の導電性多結晶シリコンを、エミッタ領域を形成するパターンに従って設ける。
【００１９】
好適には、他のメサを、エミッタ領域を形成した後に、マスキングおよびエッチングによりメサの周囲に形成し、この他のメサは、その上側にベース領域を備える絶縁分離領域を有する。絶縁分離領域はこのようにして比較的大きい寸法を有することができる。
【００２０】
ある有利な実施形態においては、スペーサは２個のスペーサとして構成し、最外側のスペーサは、分離領域のエッチングバックの後および導電性多結晶シリコンを設ける前に除去する。ベース領域およびその接続領域は、これの結果として、わずかなオーバーラップのみ有する。
【００２１】
本発明を、２つの実施例および図につき、以下により詳細に説明する。
【００２２】
図は実際の縮尺通りに描いてはおらず、厚さ方向の寸法を分かり易くするために特に誇張して示す。対応する領域は、できるだけ同一の参照符号を付して示し、同一導電型の領域にはほぼ同一方向のハッチング斜線で示す。
【図面の簡単な説明】
【００２３】
【図１】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図２】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図３】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図４】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図５】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図６】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図７】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図８】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図９】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図１０】本発明方法による製造の順次の段階おける、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図１１】本発明の代替方法による製造の順次の段階おける、本発明デバイスの第２実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【図１２】本発明の代替方法による製造の順次の段階おける、本発明デバイスの第２実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
【発明を実施するための形態】
【００２４】
図１〜１０は、本発明方法による製造の順次の段階における、本発明デバイスの第１実施例を示す、厚さ方向に直交する縦断面の線図的説明図である。
開始時点はｐ型Ｓｉ基板１１とする（図１参照）。所要に応じて、エピタキシャルシリコン層を基板１１上に堆積することができる。つぎに、例えばフォトレジストのマスク（図示せず）を設け、このマスクを介して、埋没ｎ型半導体領域２０を、ヒ素イオンのようなｎ型イオン注入により形成することができる。マスクの除去後、ＳＴＩ（浅トレンチ素子絶縁分離：Shallow Trench Isolation）形式の絶縁分離（隔絶）領域を同様の方法で形成する。その後酸化ケイ素層を、例えば１０００℃で、熱酸化を用いて半導体本体１の「清浄化した」表面上に設け、この酸化ケイ素層はゲート誘電体領域７を形成するようパターン形成する。このとき、導電性多結晶シリコン層を堆積し、ゲート領域８を形成する。この領域は、電界効果型トランジスタの一部分を形成し、この部分はデバイス１０の一部となる。この実施例においては、電界効果型トランジスタは、主要部として仕上げ、このようなトランジスタ、図示の実施例ではＮＭＯＳを２個、図１の右側に線図的に示す。左側および右側のトランジスタの各ソース領域およびドレイン領域、および共有ソース／ドレイン領域は図中に示していない。ゲート領域８には、両側の側面にスペーサを設ける。被覆層１２を構造上の全体にわたりパターンに従って設ける。この被覆層は、ここでは酸化ケイ素および窒化ケイ素層の積層として構成し、その後のエピタキシャル処理ステップのための核生成層としてだけでなく、先行して形成したＭＯＳトランジスタのための保護層として作用する。
【００２５】
この後（図２参照）、半導体層構造を単独のエピタキシャル処理で設け、この半導体層構造は、順に、ｎ型シリコン層２２およびｐ型シリコン−ゲルマニウム層３３を有する。導電型および組成は、エピタキシィ反応器経て導入されるガスの組成変化による単純な方法で適合させる。順に、（二）酸化ケイ素層５５、窒化ケイ素層６６、および（二）酸化ケイ素層７７を有する犠牲層構造を、ＣＶＤにより半導体層構造上に設ける。この場合、フォトレジストのマスクＭを、これの頂部にパターンに従って設ける。
【００２６】
つぎに（図３参照）、メサ５を、エッチング、例えばＲＩＥ（反応性イオンエッチング：Reactive Ion Etching）または他のドライエッチング処理、によって（半導体）層構造に形成し、この場合、作成すべきバイポーラトランジスタのベース領域３を有するコレクタ領域２を形成する。層５５，６６，７７の部分により構成する犠牲領域９がベース領域３上に存在する。エッチングは、埋没領域２０のシリコン表面に達するまで、また被覆層１２に達するまで継続する。
【００２７】
そして（図４参照）、マスクＭを除去し、この場合ＨＤＰ（高密度プラズマ：High Density Plasma）酸化ケイ素による電気的絶縁層１６をこの構造上に堆積する。この実施例においては、この堆積の前に、この場合ＣＶＤによる、窒化ケイ素の薄層２６の堆積を行う。この層はエッチング停止層として作用することができる。
【００２８】
続いて（図５参照）、この結果できる構造をＣＭＰにより平坦化する。
【００２９】
そして（図６参照）、絶縁層１６を、メサ５の各側面にけるほぼベース領域３（の低部側）に達するまでエッチングバックする。薄絶縁分離層２６の露出部分はエッチングによって除去し、犠牲領域９の（酸化物を有する）上側部分７７も同様に除去する。
【００３０】
その後（図７参照）、この場合ｐ型の、導電性多結晶シリコン層１３を堆積し、この結果生ずる構造をＣＭＰによって平坦化する。シリコン層１３の上側面を、ウェット熱酸化により二酸化ケイ素の絶縁分離層２３に改質する。
【００３１】
この後（図８参照）、犠牲領域９の残留部分を、いくつかの（選択的）エッチングステップで除去する。これによって、キャビティを有する構造を設け、このキャビティ内に、窒化ケイ素のスペーサ１７を形成し、この場合このスペーサ１７は、均一層の堆積、それに続く異方性エッチングによる均一層における水平部分の除去により形成する。つぎに、多結晶シリコン層４を堆積し、またパターン形成し、この層は、スペーサ１７間のキャビティ内に、バイポーラトランジスタのエピタキシャル／単結晶エミッタ領域４を形成する。
【００３２】
その後（図９参照）、マスクとして作用するエミッタ領域４により、絶縁分離領域２３におけるエミッタ領域４の外側をエッチングにより除去し、それによってベース接続領域３Ａを露出させる。他のメサ１５を、例えばフォトレジストで形成したマスク（図示せず）でエッチングすることにより、メサ５の周囲に形成し、このようにして絶縁分離層１６からバイポーラトランジスタを包囲する絶縁分離領域６を形成する。
【００３３】
つぎに（図１０参照）、他のメサ１５の形成中に露出した被覆層１２の一部分をエッチングによって除去し、すぐにエミッタ領域４およびベース接続領域３Ａの双方に、ニッケルシリサイドまたはコバルトシリサイドのような、各シリサイド領域２８，２９を設ける。電界効果型トランジスタのソースおよびドレイン領域ならびにゲート領域に、同時にメタルシリサイド領域３８，３９を設けることができる。他の絶縁分離層４５，５６を設け、フォトリソグラフィによって適切な開口を設けた後、電気的接続部８８を設け、バイポーラトランジスタおよび電界効果型トランジスタの双方を電気的に接続することができる。
【００３４】
図１１および１２は、本発明による改良した方法による製造の順次の関連する段階における、本発明デバイスの第２実施例を示す、厚さ方向に直交する断面の線図的説明図である。
【００３５】
図１１は、どのように２重スペーサ１７を犠牲領域９の両側の側面に形成するかを示し、２重スペーサ１７は、例えば窒化ケイ素のスペーサ１７Ａおよび酸化ケイ素のスペーサ１７Ｂとする。これは、例えば、図２に対応する製造段階で行う。マスクをまず使用して、この場合犠牲層をエッチングし、このエッチングを半導体層構造に達した時点で停止させる。つぎに、スペーサ１７Ａ，１７Ｂをその順序で同一の方法で形成し、この時点でメサ５のエッチングを半導体層構造において継続する。この場合マスクは、第１実施例より僅かに小さくなるよう選択することができる。このようにして形成したメサ５は、それでもなお第１実施例と同一の側面寸法を持つようにすることができる。
【００３６】
多結晶シリコン層１３（図１２参照）を、ベース接続領域３Ａを形成するために堆積する前に、最外側スペーサ１７Ｂは（選択的）エッチングによって除去する。この結果として、多結晶シリコン層１３はベース領域３とわずかなオーバーラップ部分を有し、その結果、一方では、外部ベース（接続）領域３Ａの低い抵抗を可能とし、他方では、絶縁分離層１６をエッチングバック除去する際に低すぎるレベルに達することを回避することができ、エッチングバックするレベルが低くなりすぎると、バイポーラトランジスタの動作速度に悪影響をもたらすコレクタ領域２とベース接続領域３Ａと間に寄生領域を生成する。
【００３７】
この第２実施例の代案としては、例えば窒化ケイ素のエッチング停止層を、二酸化ケイ素による絶縁分離層１６内の所望の高さに形成することができる。これは、適切に選択した注入エネルギーを有する窒素イオンのイオン注入によって実現することができる。この注入からベース領域３（およびコレクタ領域２）を保護するために、メサ５にマスクを設けることができる。このマスクの自己整列形成は、例えば、犠牲領域９の露出した導電性部分に、電気化学的に所望の厚さの金属層を設けることにより達成することができる。例えば多結晶シリコンの、犠牲領域のこのような部分９に、まず、自己整列的に導電性金属シリサイドを設けることができ、所要に応じて、このことは、マスクを形成するための電気化学的成長プロセスを実行する前に行うことができる。
【００３８】
本発明は上述の実施例に限定せず、本発明の範囲内で当業者によって多くの変更および改変が可能である。従って、実施例に記載した以外の厚さ、（半）導体材料、または組成を用いることができる。また、用いた全ての導電型はその逆のものに同時に置換することができる。本発明において重要ではない種々の処理ステップは代替の方法で実行することができ、従ってプラズマ堆積により得られる酸化層を、代替的に気相からの堆積によって形成することができる。
【００３９】
なお、さらに、エミッタ領域を上側に配置するバイポーラトランジスタの代わりに、逆の構造を代替的に用いることができる。そのときコレクタ領域をメサの上側に、エミッタ領域を下側にすることができる。
【００４０】
なお、最後に、本発明によるデバイスおよび方法の利用は、ＩＣ（集積回路：Integrated Circuits）のみに限らず、（半）離散型（ディスクリート）のデバイスにも同様に適用することができる。さらに、他の（半導体）コンポーネントを半導体本体に集積することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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