(57)【要約】入力信号からのクロック情報を回復する必要をなくすことによって時間ジッタノイズに対する耐性を向上するための方法、装置及びシステムが提供される。送信ゲートウェイと受信ゲートウェイ間でクロック同期情報を通信する必要はない。さらに、この新規な受信方式はバーストモードで動作でき、即ち、第１の入着ビットからのデータビットを送信せずに任意の期間後に回復する。
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【特許請求の範囲】
【請求項１】
入力パルス列において伝送されたデジタル情報を受信するためのデジタル受信機であって、
タイムスタンプのシーケンスをサンプル・ホールド回路に供給するカウンタ、
該タイムスタンプのシーケンスからタイムスタンプを順次保持するための該サンプル・ホールド回路であって、該入力パルス列からの各パルスによって対応の該タイムスタンプがバッファに記憶されることを可能とする、サンプル・ホールド回路、及び
該バッファに記憶されたタイムスタンプを解析することによって該デジタル情報を特定するためのプロセッサ
からなる受信機。
【請求項２】
請求項１の受信機であって、さらに、前記カウンタに通信可能に結合されたローカルクロックからなる受信機。
【請求項３】
請求項１の受信機であって、さらに、光パルス列を処理するように適合された光論理ゲートからなる受信機。
【請求項４】
請求項１の受信機であって、さらに、電気パルス列を処理するように適合された電気論理ゲートからなる受信機。
【請求項５】
請求項１の受信機において、コントローラが該タイムスタンプ及び該デジタル伝送レートによってタイムスロットの２進値を特定する受信機。
【請求項６】
請求項７の方法において、ｔｎをｎ番目のパルスの到着時刻、１／Ｔをデジタル伝送レートとして、各タイムスロットがＮ＝ｔｎ／Ｔによって特定されるタイムスロット番号Ｎを含む方法。
【請求項７】
受信パルスのシーケンスからデータを回復するための方法であって、
該受信パルス内の少なくとも２つのパルスの到着時刻を記録するステップ、
各パルスの該到着時刻をバッファに記憶するステップ、
該到着時刻から該少なくとも２つのパルスの時間的関係を特定するステップ、及び
該パルスの該時間的関係によって特定されたタイムスロットに２進値を割り当てるステップ
からなる方法。
【請求項８】
請求項７の方法において、前記特定するステップ及び割り当てるステップが、さらに、
該少なくとも２つのパルスの第１のパルスに関連する第１の到着時刻を該バッファから抽出するステップ、
該第１の到着時刻を用いて第１のタイムスロット番号を特定するステップ、
該第１のタイムスロット番号に関連するタイムスロットに論理「１」を割り当てるステップ、
該少なくとも２つのパルスの第２のパルスに関連する第２の到着時刻を該バッファから抽出するステップ、
該第２の到着時刻を用いて第２のタイムスロット番号を特定するステップ、
第２のタイムスロット番号に関連するタイムスロットに論理「１」を割り当てるステップ、及び
時間的に該第１のタイムスロットと該第２のタイムスロットの間に位置する各タイムスロットに論理「０」を割り当てるステップからなり、論理「１」が割り当てられたタイムスロットが有効な入力パルスに関連するタイムスロットを表している方法。
【請求項９】
請求項７の方法において、ｔｎをｎ番目のパルスの到着時刻、１／Ｔをデジタル伝送レートとして、各タイムスロットがＮ＝ｔｎ／Ｔによって特定されるタイムスロット番号Ｎを含む方法。
【請求項１０】
入力信号の時間ジッタの耐性を向上する装置であって、
該入力信号内の少なくとも２つのパルスの到着時刻を記録するための手段、
各パルスの該到着時刻をバッファに記憶する手段、
該到着時刻から該少なくとも２つのパルスの時間的関係を特定する手段、及び
該パルスの該時間的関係によって特定されたタイムスロットに２進値を割り当てる手段
からなる装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル伝送の分野に関し、特に、同期光ネットワークのための受信機方式に関する。
【背景技術】
【０００２】
現行のデジタル受信機は通常、クロック回復回路、サンプル／ホールド回路、及び比較器を含んでいる。パルス列を有する入力信号はそこからデータストリームを抽出するためにデジタル受信機によって受信及び処理される。簡潔に言うと、クロック回復回路は入力信号からクロックを回復する。サンプル／ホールド回路は回復されたクロックを用いて入力パルス列をサンプリングし、比較器による処理のために安定した信号レベルを生成する。比較器はサンプリングされた信号のアナログ値をしきい値と比較してサンプル値を特定し、それはさらに復号器等によって処理される。この処理が各クロックについて繰り返される。
【０００３】
現行のデジタル受信機の動作は入力信号が受ける時間ジッタがあると損なわれる。これは時間ジッタによってクロック回復回路が不正確なクロックイベントを選択し、それによりコンパレータで使用されるデータスライシングレベルが不正確になり、その結果として修正可能な、又は修正不能なビットエラーが生ずる。さらに、回復されたクロックが安定するまでに普通は数ビット期間を要する。従って、クロック回復エラー及び／又は安定したクロックを確立するのに要する時間のために、バーストモードのデジタル伝送信号の回復は難しくなる。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明は、バーストモード及び連続モードのデジタル信号の受信双方に好適に適合したデジタル受信機を提供することによって従来技術を改善する。具体的には、本発明によるデジタル受信機は、サンプル・ホールド回路によって入力パルス列内のパルスのシーケンスに関連付けられたタイムスタンプのシーケンスを提供する。入力パルス列は情報が伝送されたことを示すパルスのシーケンスを含む。サンプル・ホールド回路はカウンタによって供給されるタイムスタンプを含む。各パルスはサンプル・ホールド回路をトリガしてタイムスタンプをバッファに解放する。従って、バッファは入力パルス列の一連のパルスに関連する一連のタイムスタンプを含む。入力パルス列はタイムスタンプ情報を用いて再作成され得る。そして、入力パルス列の伝送値がプロセッサによって入力パルス列に関連するタイムスタンプを用いて決定される。このように、通常は比較器の不適切なデータスライスレベルに関連するようなエラーが回避される。
本発明の教示は、添付の図面と関連させて以下の詳細な説明を検討することによって直ちに理解できる。
【発明を実施するための最良の形態】
【０００５】
本発明は主に同期デジタル受信機を背景として説明するが、当業者及び本教示を得た者であれば本発明は受信信号を同期することを関与させるあらゆる装置及び方法に適用できることが分かるはずである。
【０００６】
図１は本発明の実施例による受信機のブロック図である。入着信号は入力パルス列であり、光又は電気の入力信号のいずれかを含む。受信機１００は光又は電気の入力信号のいずれかに対して設計された同期デジタル受信機である。一実施例において、受信機は光入力信号を受信する。受信機のゲートは光学ゲートである。他の実施例では、入力信号は電気信号であり、又は入力信号はまず電気信号に変換される。本実施例における受信機は電子ゲートを含む。
【０００７】
図１の受信機１００は入力パルス列を受信し、ローカルクロック１１０、ｎビットカウンタ１２０、サンプル／ホールド回路（Ｓ＆Ｈ）１３０、バッファ１４０及びプロセッサ１５０を含む。
【０００８】
ローカルクロック１１０は固定のクロック信号を一定の間隔（クロックサイクル）で供給して入力パルスの到着時刻をデジタル化する。ローカルクロックはｎビットカウンタ１２０及びバッファ１５０の出力部と通信状態にある。一実施例では、クロック１１０は局部発振器である。
【０００９】
ｎビットカウンタ１２０はローカルクロック１１０を受信し、ｎビット値を生成し、ｎビット値はクロックサイクル毎に増分される。カウンタ１２０はタイマとして機能する。カウンタ１２０はローカルクロック１１０からの入着クロックパルス毎にｎビット値を増分することによって、パルス列のパルスの時刻をリコールする。そして、カウンタ１２０はｎビット値をパルス列のパルスのタイムスタンプとしてＳ＆Ｈ１３０に伝達する。
【００１０】
Ｓ＆Ｈ１３０は入力パルス列からの入着パルスによってトリガされてカウンタ１２０からの現在のカウントをタイムスタンプとして保持する。Ｓ＆Ｈ１３０によって受信された各入力パルスによって、Ｓ＆Ｈがタイムスタンプをバッファ１４０への送信のために保持することが可能となる。一実施例では、Ｓ＆Ｈはカウンタ１２０からのタイムスタンプを保持し、それはカウンタ出力によってバッファ１４０に送信される。タイムスタンプは次のクロックサイクルにおけるパルス列の入力パルスの到着時刻を示す。
【００１１】
バッファ１４０はＳ＆Ｈ１３０からのタイムスタンプ値を記憶する。一実施例では、バッファ１４０は複数のシフトレジスタを有するファーストイン・ファーストアウト（ＦＩＦＯ）バッファである。等価的ＦＩＦＯ機能を実行するために他のバッファ、待ち行列、及びメモリ装置が代表例のバッファ、待ち行列又がメモリコントローラとの関連において用いられてもよい。バッファ１４０の中身がローカルクロック１１０によって決定された固定のレートでプロセッサ１５０へ解放される。一実施例では、ＦＩＦＯバッファ１４０のシフトレジスタがローカルクロックからの入力パルスによってトリガされる。Ｓ＆Ｈ１３０に記憶された値がある場合、ローカルクロックの各サイクルで、ＦＩＦＯバッファ１４０はＳ＆Ｈ１３０からのタイムスタンプ値をＦＩＦＯバッファ１４０へ送信する。タイムスタンプ値はＦＩＦＯバッファの第１のシフトレジスタに記憶される。入力パルス列にパルスがない場合には、Ｓ＆Ｈ１３０がタイムスタンプを記憶することをトリガするパルスがないので、Ｓ＆Ｈ１３０はそのクロックサイクルに対するタイムスタンプ値を有しない。パルス列の次のパルスが受信されるときの後のクロックサイクルで、Ｓ＆Ｈはそのパルスに対応するタイムスタンプを記憶する。続くクロックサイクルで、Ｓ＆Ｈはそのパルスのタイムスタンプ値をＦＩＦＯバッファに送る。ＦＩＦＯバッファにおいて、第１のシフトレジスタ内の値が第２のシフトレジスタに移動し、Ｓ＆Ｈからの新たな値が第１のシフトレジスタに記憶される。ローカルクロックはシフトレジスタにおけるタイムスタンプ値の移動をトリガする。バッファ１４０の出力、即ち、最終段のシフトレジスタで、記憶されたタイムスタンプ値がバッファ１４０からプロセッサ１５０へ送信される。従って、タイムスタンプ値がプロセッサ１５０へ伝達される。他の実施例として、ローカルクロックはグローバルクロック又はタイマであってもよい。
【００１２】
プロセッサ１５０は図３に示す入力信号の入着デジタルビットを回復するためのアルゴリズムを用いてタイムスタンプ値を処理する。全てのタイムスタンプ値を取得することによって、プロセッサは「１」ビットを含む全てのタイムスロットを認識する。残りのタイムスロットの後ろに「０」ビットを付加した後に元の情報が回復される。
【００１３】
他の実施例では、受信機はランダム入着ビットシーケンス（ｂｎ、ｎ≧０）を採用する。なお、ｂ０＝１であり、第１のビットに対する到着時刻が（Ｔｎ）であり、Ｔｎ＜Ｔｎ＋１である。時間間隔（ΔＴｎ＝Ｔｎ−Ｔｎ−１＞０、ｎ＞０）を考慮する。なお、
【数１】
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であり、１／Ｔがデジタル伝送レートである。（ｔｋ）は、（ｂｋ）がシーケンス中で全て１となるような（Ｔｎ）のサブセットであるとする。（ｔｋ／Ｔ）に最も近い整数がタイムスロットとしてみなされ、ここで「１」が伝送されていることを示す。隣り合う１の間に空のタイムスロットがある場合、それらのタイムスロットで伝送されるシンボルはゼロである。例えば、任意の単位で公称データレートが１の入力ビットシーケンスが（１００１０１１１）であるとする。この８ビットシーケンスには合計５個の１がある。これらの１の到着時刻が例えば０.００１６、３.０９９４、５.２２０４、６.１８９２、及び６.８８１であるとする。最も近い整数は、０、３、５、６及び７である。従って、ビットシーケンスは（１００１０１１１）となる。
【００１４】
非常に大きいジッタに対しては、１つの整数が複数回現れ得る。この事象は１以上の隣り合うビットが到着時刻について区別ができないことを示している。ローカルクロックがデータレートよりも細かい時間解像度を有している場合には、複数となる可能性が狭められ、正しいビット回復となる。２以上となる可能性が排除されない状況においては、その状況は複数の可能性が存在することを示す。
【００１５】
図２は本発明の実施例による受信方法のフロー図である。フロー図２００は、入力パルス列からクロック信号を取得することなしに入力信号を特定する受信機の方法を記載するものである。
【００１６】
ステップ２１０において、受信機は２進パルスを含む２進パルス列のような入力信号を受信する。なお、パルスは電気パルス又は光パルスのいずれかである。
【００１７】
ステップ２２０において、受信機は入着パルス列の各パルスの到着時刻を記録する。一実施例では、各クロックサイクルについてパルス列内にパルスがあり、ローカルクロックの値はそのパルスについてのタイムスタンプとして記憶される。従って、各パルスはそれをタイムスタンプに関連付ける。
【００１８】
ステップ２３０において、バッファが用いられて入着パルスに関連するタイムスタンプを記憶する。一実施例では、バッファはＦＩＦＯバッファである。他の実施例では、他の種類のバッファ、メモリ又は待ち行列が使用される。バッファの目的は、非常に多くのパルスが一時に受信される場合にプロセッサをオーバーロードさせないようにすることである。バッファのサイズは受信される情報量及びプロセッサの速度に対する伝送速度によって選択される。
【００１９】
ステップ２４０において、バッファはタイムスタンプ値をプロセッサに送信する。一実施例では、バッファはＦＩＦＯであり、プロセッサへの送信のための出力部はローカルクロックによってトリガされる。バッファによって新たなタイムスタンプが受信されたときに、最も古い受信タイムスタンプがプロセッサへ送信される。
【００２０】
ステップ２５０において、プロセッサの処理アルゴリズムが、ステップ２４０でバッファによって伝達されたタイムスタンプ値を処理する。アルゴリズム（図３においてさらに説明する）が入着パルス列のパルスのタイムスロットを特定する。
【００２１】
ステップ２６０において、処理アルゴリズムは入力パルス列の入力パルスのタイムスタンプ値を用いてパルスのタイムスロットを特定する。パルスのタイムスタンプを知ることによって、パルスのないタイムスロットも特定される。受信されたパルスの情報があれば入力パルス列が回復される。
【００２２】
図３は本発明の一実施例による処理アルゴリズムのフロー図である。一実施例では、処理アルゴリズム３００はプロセッサ１５０において使用される。
【００２３】
ステップ３１０において、パルスの相対到着時刻ｔｎがバッファ１４０からプロセッサ１５０へ伝達される。到着時刻は受信機によって受信されるパルスに関連するクロックサイクルのタイムスタンプである。
【００２４】
ステップ３２０において、相対到着時刻が使用されて入力パルス列のパルスのスロット番号が特定される。一実施例では、スロット番号Ｎが、相対到着時刻に伝送レートをかけることによって計算される（Ｎ＝ｔｎ／Ｔ）。この計算によって受信機がスロット番号を用いてパルスの相対位置を認識することが可能となる。タイムスタンプ値を解析することによって、プロセッサは「１」のタイムスロットを特定する。
【００２５】
ステップ３３０において、プロセッサは「１」を含まない全てのタイムスロットを特定し、それらのスロット番号の後ろに０を付加する。スロットに０を付加することの結果として、プロセッサは、受信機によって受信された伝送信号を表す「１」と「０」のストリームを得る。
【００２６】
ステップ３４０において、プロセッサは受信されたタイムスタンプから導出された回復されたデータを出力する。
【００２７】
図４は本発明の実施例による受信機の動作を示すタイミング図である。図の４００は受信機によって受信された信号を表し、受信機が受信されたパルス列のジッタについてどのように修正するかを示す。
【００２８】
第１のセットのタイミング線４１０はｎビットカウンタの出力での信号を表す。一実施例では、３ビットカウンタが使用され、信号４１２、４１５及び４１８によって表されている。３つの信号の組み合わせはタイムスロット０から１５を表す。
【００２９】
最上段４２０に示す番号はタイムスロット４２００から４２０１５の番号付けを示す。上段の３つのタイミング線は上述のｎビットカウンタの３つの出力である。垂直方向の破線はパルスが受信機に到来する間隔である。
【００３０】
入力パルス列４２０は受信機１００によって受信され、パルスは４２０２、４２０５、４２０７、４２０８、４２０９によって示されている。図は入着データパルス４２０２、４２０５、４２０７、４２０８、４２０９を大きな時間的ジッタとともに示している。これらのパルスはタイムスロットの前又は後のいずれかにある。それでもバッファ１４０は入力シーケンスにおける「１」のタイムスタンプ、（０１０）（１０１）（１１１）（０００）（００１）、で満たされる。従って、入着ビットシーケンス（１００１０１１１）は成功裏に回復される。
【００３１】
一実施例として、入着データレートを４０Ｇｂ／ｓとする。入着ビットは、最長の後続の０又は１が８ビットより短くなるようにスクランブリングされる。さらに、３ビットカウンタがタイマであるとする。局部発振器が公称４０ＧＨｚであり、入着データを生成するのと同じクロックレートである。クロックは少なくともＳｔｒａｔｕｍ−３／３Ｅと互換があるものとし、それにより長期周波数精度を確かなものとしている。実際の動作では、高Ｑフィルタに基づくクロック回復が通常用いられて、入着データとローカルクロック間のあらゆる長期周波数ドリフトをも追跡する。しかし、Ｓｔｒａｔｕｍ−３／３Ｅ、又はより高い層のクロックの周波数精度の恩恵を受ければ、バーストモードの受信によって、受信機がクロック信号を回復することを要せずに第１のビットからの受信を開始することが可能となる。再度、入力ビットシーケンスの例を（１００１０１１１）として、第１のビットの１がＳ＆Ｈをトリガするときにタイマがランダムタイムスタンプ（０１０）をもたらすものとする。図４に示すように、後続の入着パルスに対するタイムスタンプは（１０１）、（１１１）、（０００）、及び（００１）である。このことは、ビットスロット番号２から始まるビットスロットに対するビットスロットは２、５、７、８、９であり、従って回復ビットシーケンスは（１００１０１１１）であることを示す。論理ゲートの動作のために、受信機はいくらか大きな時間的ジッタを許容できることが分かる。
【００３２】
同期デジタル伝送のための受信機方式についての本発明は高速論理ゲートの動作に基づく。この方式はビット期間の５０％以内で不均一に分布されたジッタを許容することができる。この方式は第１のビットについてのバーストモードビットシーケンスを回復できる。短いデータパケットについては、提案された受信方式は回復されたクロックを必要としない。回復されたクロックは送信機クロックと受信機クロック間で起こり得る長期周波数ドリフトを追跡することのみに対して有用である。さらに、提案された受信機の動作は論理ゲートの動作を必要とするのみであり、論理ゲートの全光学的実装があれば、提案された受信機方式は全光学的に実施することもできる。
【００３３】
上記は本発明の種々の実施例に向けられているが、本発明の他の及び更なる実施例が本発明の基本的範囲を離れることなしに工夫され得る。従って、本発明の適切な範囲が特許請求の範囲によって特定される。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例による受信機のブロック図である。
【図２】本発明の実施例による受信方法のフロー図である。
【図３】本発明の実施例による処理方法のフロー図である。
【図４】本発明の実施例による受信機の動作を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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