(57)【要約】  本発明は、動作電圧を自動的に検出する方法に関する。この方法の場合、１つの内部供給電圧（ｖｄｄ）が、少なくとも２つの異なる外部供給電圧から選択される。この場合、第１外部供給電圧（ＶＤＤＡ）が持続的に印加する。本発明の課題は、動作電圧を自動的に検出する回路の経費，選択装置に起因した動作電力及び必要なチップ面積を低減する点にある。この場合、異なる両外部供給電圧の電圧比が互いに任意にできる。この課題は、方法面では基準電圧Ｖｒｅｆ及び電圧ＶＤＤｒｅｇが、第１外部供給電圧ＶＤＤＡから生成され、この基準電圧Ｖｒｅｆと第２外部供給電圧ＶＤＤＩＯとが比較され、この比較に応じて、前記第１外部供給電圧ＶＤＤＡから生成された前記電圧ＶＤＤｒｅｇ又は前記第２外部供給電圧ＶＤＤＩＯが、内部供給電圧ｖｄｄとして出力されることによって解決される。
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【特許請求の範囲】
【請求項１】
動作電圧を自動的に検出する方法にあって、この方法の場合、１つの内部供給電圧が、少なくとも２つの異なる外部供給電圧から選択され、この場合、第１外部供給電圧が持続的に印加する方法において、
基準電圧Ｖｒｅｆ及び電圧ＶＤＤｒｅｇが、第１外部供給電圧ＶＤＤＡから生成され、この基準電圧Ｖｒｅｆと第２外部供給電圧ＶＤＤＩＯとが比較され、この比較に応じて、前記第１外部供給電圧ＶＤＤＡから生成された前記電圧ＶＤＤｒｅｇ又は前記第２外部供給電圧ＶＤＤＩＯが、内部供給電圧ｖｄｄとして出力されることを特徴とする方法。
【請求項２】
前記第２外部供給電圧ＶＤＤＩＯは、前記基準電圧Ｖｒｅｆより大きい値を有することを特徴とする請求項１に記載の方法。
【請求項３】
前記第２外部供給電圧ＶＤＤＩＯは、前記基準電圧Ｖｒｅｆより小さい値を有することを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作電圧を自動的に検出する方法及び装置に関する。この方法の場合、１つの内部供給電圧が、少なくとも２つの異なる外部供給電圧から選択される。この場合、第１外部供給電圧が持続的に印加する。
【背景技術】
【０００２】
動作電圧を自動的に検出する方法及び装置が、例えば英国特許第2 402 004号明細書，米国特許出願公開第20004/0222840号明細書，特開2004-234540及び欧州特許第1 163 571号明細書から公知である。
【０００３】
これらの方法及び装置の欠点は、装置全体による電力消費を増大させる制御のためのマイクロプロセッサが必要であるか又はアナログ回路部品が使用される点にある。もう１つの欠点は、異なる両外部供給電圧を互いに特定の比にする必要がある点である。
【特許文献１】英国特許第2 402 004号明細書
【特許文献２】米国特許出願公開第20004/0222840号明細書
【特許文献３】特開2004-234540
【特許文献４】欧州特許第1 163 571号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、動作電圧を自動的に検出する回路の経費，選択装置に起因した動作電力及び必要なチップ面積を低減する点にある。この場合、異なる両外部供給電圧の電圧比が互いに任意にできる。
【課題を解決するための手段】
【０００５】
本発明の課題の方法面の解決手段は、請求項１に記載の特徴によって解決される。
【０００６】
内部電圧vdd が、従来の技術に応じて選択的に開かれる２つのｐＭＯＳ型トランジスタＰ１又はＰ２によって提供される。この場合、Ｐ１，Ｐ２の井戸型ポテンシャルが、それぞれの最大外部印加動作電圧によって供給されることが、副次条件に基づいて実施される。
【０００７】
このことは、ダイオードＤ１及びＤ２を用いてバルクポテンシャルを調整トランジスタに供給することによって実施される。これらのダイオードＤ１及びＤ２は、Ｐ１及びＰ２の共通の量子井戸内のｐＭＯＳ能動領域として有益に実現され得る。Ｐ１及びＰ２の能動領域（特にソース領域）の確実な遮断を保証するため、Ｄ１及びＤ２のダイオード面積は、Ｐ１及びＰ２のソース領域より大きくなくてはならない。
【０００８】
十分に集積可能な回路をさほどの消費電力なしにかつ可能な限り小さい必要面積で提供するため、その実現時に制御要素を特にデジタル式に実現することが重要である。その結果、静的な状況では、ＣＭＯＳの漏れ電流だけが流れる。
・小さいヒステリシスを有するＣＭＯＳのシュミットトリガーが使用される。これによって、識別回路の寄生振動が排除される。
・評価閾値に対する一定な切替点が、常に印加されている供給（補助）電圧vrefによって保証される；このことは、シュミットトリガー及び以下のレベル比較器の双方に対して成立する。
・レベル比較器は、実際にはＲＳフリップフロップから構成される。このＲＳフリップフロップの状態が、専らｎＭＯＳ型トランジスタによって使用され得る。その結果、閾値が、電圧にしたがう動作条件に左右されない；したがってｎＭＯＳの閾電圧が、この閾値に対して重要である。ＲＳフリップフロップが、相反する制御ポテンシャルをｐＭＯＳ型トランジスタＰ１及びＰ２のゲートに対して提供する。この場合、このフリップフロップの供給によって、ｐＭＯＳ型トランジスタの井戸型ポテンシャルから、これらのｐＭＯＳ型トランジスタの交互する確実な遮断が常に保証されている。
・シュミットトリガーが、入力側に切り替え可能なプルダウントランジスタを有する。このプルダウントランジスタは、ＶＤＤＩＯの非通電時に一義的な入力レベルＬＯＷをセットする。ＶＤＤＩＯに対する入力電圧が、閾値より高く印加される場合、横軸電流を阻止するため、この状態が、回路によって認識された後に、プルダウントランジスタが、ＲＳフリップフロップの反転出力によって不活性化する。
・両入力電圧ＶＤＤＡ若しくはＶＤＤＩＯのうちの１つの入力電圧又は両入力電圧ＶＤＤＡ若しくはＶＤＤＩＯの動作電圧が上昇する間の振動を阻止するため及びシュミットトリガーと関連して任意の緩やかな上昇速度時の振動も阻止するため、コンデンサが使用される。その容量が、ボンディングパッドに起因して必ず存在する寄生容量より遥かに下にあることが、この容量の値に対して想定される。したがって実際には、このコンデンサは、独立したデバイスとして場合によっては省略され得る。
【０００９】
本発明の課題の装置面の解決手段は、図１〜３に記載の特徴によって実現される。
【００１０】
本発明を２つの実施の形態に基づいて詳しく説明する。
【発明を実施するための最良の形態】
【００１１】
「純粋な」スプリット・パワー・サプライとは、互いに独立した２つの供給電圧（例えば、ＶＤＤＡ及びＶＤＤＩＯ）が特定の動作条件の範囲内で互いに任意の値をとってもよいことを意味する。したがって、これらの両電圧の一方の電圧が常により大きいことは、前提条件ではない。
【００１２】
本発明の解決手段の課題は、
・持続して印加されている外部電圧ＶＤＤＡから導き出された電圧ＶＤＤｒｅｇから
・又は、印加されている外部電圧ＶＤＤＩＯから
内部供給電圧ｖｄｄを供給することにある。
【００１３】
この場合、外部供給電圧ＶＤＤＩＯは、
・閾値より大きい値で印加でき
・又は、外部電圧ＶＤＤＩＯを供給するためのピンが、アースＧＮＤにボンディングでき
・又は、ピンが、ＶＤＤＩＯに接続されていない。
【００１４】
最初の場合、外部電圧ＶＤＤＩＯが、ｖｄｄに対して転送されなければならない。最後の双方の場合、内部電圧が、ＶＤＤｒｅｇから、したがってＶＤＤＡから間接的に得られる。
【００１５】
（閾値より大きい）外部電圧ＶＤＤＩＯが使用される場合、両供給電圧ＶＤＤＡ及びＶＤＤＩＯが互いにどんな関係にあるかは重要でない。
【００１６】
同様にＶＤＤＡから導き出された電圧ｖｒｅｆが、補助電圧として使用される。
図２に対する注釈：
許される技術的に限定された動作条件の範囲内では、横軸電流が、静的な状況で流れることなしに、レベル変換器の両供給電圧Ｖｓｕｐ＿１及びＶｓｕｐ＿２が、互いに任意の関係にあってもよい。
図３に対する注釈：
「レベル変換器のフリップフロップ」の切替時間が同期する構成によって、入力電圧が、時間最小に転送される。すなわち、Ｐ１及びＰ２による決定の間の横軸電流も、可能な限り短期間に低減される。
【図面の簡単な説明】
【００１７】
【図１】本発明の方法を実施するための本発明の回路配置を示す。
【図２】ｎＭＯＳ型セットトランジスタ及びｎＭＯＳ型リセットトランジスタ（Ｍ０及びＭ１）並びに「純粋な」スプリット・パワー・サプライを実現するための分離された電圧供給部（Ｖｓｕｐ＿１及びＶｓｕｐ＿２）を有するレベル比較器のＲＳフリップフロップの簡単な構成を示す。
【図３】ｎＭＯＳ型セットトランジスタ及びｎＭＯＳ型リセットトランジスタ（Ｍ０及びＭ１）並びに「純粋な」スプリット・パワー・サプライを実現するための分離された電圧供給部（Ｖｓｕｐ＿１及びＶｓｕｐ＿２）を有し、出力に関して切替時間が同期するＲＳフリップフロップの構成を示す。
【符号の説明】
【００１８】
vdd   内部電圧
Ｐ１  ｐＭＯＳ型トランジスタ
Ｐ２  ｐＭＯＳ型トランジスタ
Ｄ１  ダイオード
Ｄ２  ダイオード
【図１】
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【図２】
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【図３】
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【国際調査報告】
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