(57)【要約】  入力段（１１０）と、出力段（１２０）と、一対の相補型ソースフォロア（１３０）とを含むゲートリークの影響を受けないカレントミラー回路（１００）。一対の相補型ソースフォロアは、入力段と出力段との間に接続されている。動作時には、入力段は、入力電流を受け、一対の相補型ソースフォロアは第１の電流源と第２の電流源とを受ける。出力段は出力電流を供給する。相補型ソースフォロアは、負の帰還ループを形成し、入力段と出力段との間のゲートリークに左右されない入力電流の関数としての入力段および出力段用のバイアス電圧を確立する。
2009534004.tif 000002
【特許請求の範囲】
【請求項１】
入力電流を受ける入力段と、
出力電流を供給する出力段と、
前記入力段と前記出力段との間に接続され、第１の電流源と第２の電流源とをそれぞれ受け、前記入力段と前記出力段のゲートリークに左右されない入力電流の関数としての入力段と出力段用のバイアス電圧を確立する一対の相補型ソースフォロアと、
を備える回路。
【請求項２】
前記一対の相補型ソースフォロアが、
ＰＭＯＳまたはＮＭＯＳソースフォロアと、
前記ＰＭＯＳまたはＮＭＯＳソースフォロアに接続されたＮＭＯＳまたはＰＭＯＳソースフォロアであって、前記ＰＭＯＳまたはＮＭＯＳソースフォロアが、前記入力段に接続され、前記ＮＭＯＳまたはＰＭＯＳソースフォロアが前記入力段と前記出力段とに接続されたＮＭＯＳまたはＰＭＯＳソースフォロアと、
を備える、請求項１に記載の回路。
【請求項３】
前記入力段が、
前記入力電流を受けるように接続された第１のノードと、
ソース電極と、ゲート電極と、ドレイン電極とを有する第１のミラートランジスタであって、前記第１のミラートランジスタの前記ドレイン電極が前記第１のノードに接続された第１のミラートランジスタと、
を備える、請求項２に記載の回路。
【請求項４】
前記ＰＭＯＳまたはＮＭＯＳソースフォロアが、
前記第１の電流源を受けるように接続された第２のノードと、
ソース電極と、ゲート電極と、ドレイン電極とを有するＰＭＯＳまたはＮＭＯＳトランジスタであって、前記ＰＭＯＳまたはＮＭＯＳトランジスタのソース電極が前記第２のノードに接続され、前記ゲート電極が前記第１のノードに接続され、前記ＰＭＯＳトランジスタのドレイン電極がグランド端子に接続されたＰＭＯＳまたはＮＭＯＳトランジスタと、
を備える、請求項３に記載の回路。
【請求項５】
前記ＮＭＯＳまたはＰＭＯＳソースフォロアが、
第３のノードと、
ソース電極と、ゲート電極と、ドレイン電極とを有するＮＭＯＳまたはＰＭＯＳトランジスタであって、前記ＮＭＯＳまたはＰＭＯＳトランジスタのソース電極が前記第２の電流源に接続され、前記ＮＭＯＳまたはＰＭＯＳトランジスタのゲート電極が前記第２のノードに接続され、前記ＮＭＯＳまたはＰＭＯＳトランジスタのソースが前記第３のノードに接続され、前記第３のノードが前記第１のミラートランジスタのゲート電極に接続され、前記第３のノードが前記第２の電流源を介して前記グランド端子に接続され、前記ＮＭＯＳまたはＰＭＯＳトランジスタのドレインが供給電圧に接続されたＮＭＯＳまたはＰＭＯＳトランジスタと、
を備える、請求項４に記載の回路。
【請求項６】
前記出力段が、
ソース電極と、ゲート電極と、ドレイン電極とを有する第２のミラートランジスタであって、前記第２のミラートランジスタのドレイン電極が出力電流を供給するように結合され、前記第２のミラートランジスタのゲート電極が前記第３のノードに接続され、前記第２のミラートランジスタのソース電極が前記グランド端子に接続された第２のミラートランジスタと、
を備える、請求項３または５に記載の回路。
【請求項７】
前記第１のミラートランジスタおよび前記第２のミラートランジスタがＮＭＯＳまたはＰＭＯＳトランジスタである請求項６に記載の回路。
【請求項８】
カレントミラーカスコードバイアス回路であって、一次バイアス段を含み、前記一次バイアス段が、
入力電流を受ける入力段と、
出力電流を供給する出力段と、
前記入力段と前記出力段との間に接続され、第１の電流源と第２の電流源とをそれぞれ受け、前記入力電流の関数としての入力段と出力段の両方にゲートリーク電流を供給する一対の相補型ソースフォロアと、
前記一次バイアス段の関数として前記出力段をバイアスするために、前記出力段に接続されたレプリカ回路と、
を備えるカレントミラーカスコードバイアス回路。
【請求項９】
カスコードバイアス回路を備えた低電圧カレントミラーであって
入力電流を受ける入力段であって、ミラートランジスタの第１の対を有する入力段と、
出力電流を供給する出力段であって、ミラートランジスタの第２の対を有する出力段と、
前記入力段と前記出力段との間に接続され、第１の電流源と第２の電流源とをそれぞれ受け、前記入力段と前記出力段のゲートリークに左右されない入力電流の関数としての前記入力段と前記出力段用のバイアス電圧を確立する一対の相補型ソースフォロアと、
を備える低電圧カレントミラー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、集積回路に関し、特に、カレントミラー回路に関する。
【背景技術】
【０００２】
カレントミラー回路は、入力電流に比例する出力電流を生成するためにアナログ回路で使用されることが多い。カレントミラーでの出力および入力電流の比例定数は、ミラーリング率として普通知られている。一般に、最も簡単なカレントミラー回路は、２つのＭＯＳ（金属酸化物半導体）トランジスタを採用することで実現できる。ＣＭＯＳ（相補型ＭＯＳ）技術は、ウルトラディープサブミクロン（ＵＤＳＭ）の時代へと進むにつれ、ＭＯＳトランジスタの寸法は大幅に微細化されている。現在の９０／６５ｎｍのＣＭＯＳ技術では、ゲート酸化膜は、超薄膜化し、ＭＯＳ入力インピーダンスはもはや単に容量性というものではない。ゲートインピーダンスは、抵抗成分が支配的で、その結果、ゲートリークを引き起こすことがある。一般に、バイポーラ接合トランジスタでは、ベース電流がコレクタ電流を決定するが、ＭＯＳトランジスタの場合、電圧制御電流源として幅広くモデル化できるため、ドレイン電流はゲート電流によって決定されない。その場合、動作時に影響がある基本アナログ回路の１つがカレントミラーである。ＭＯＳ回路では、簡単なダイオード接続トランジスタが、普通、極めて上質のカレントミラーとして振舞う。そのような簡単なカレントミラー回路では、ゲートリークは、ミラーリング率に比例する出力電流の誤差を引き起こすことがある。一般にヘッドルームと呼ばれるカレントミラーを通して小さな電圧でカレントミラーが良い精度を有することがしばしば望まれる。一般に、短チャネルＭＯＳトランジスタは、出力インピーダンスが低く、ダイオードとミラートランジスタのドレイン電圧の差によるミラーリング誤差が発生する。トランジスタの低い出力インピーダンスによるミラーリング誤差はシステム的誤差として知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この問題を克服するために、従来のカスコーディング方式は、４つのＭＯＳトランジスタを用いてカレントミラー回路を完成させる。この従来の方法でのカスコード電流源は、簡単な２つのトランジスタによるミラーリング技術と比較してヘッドルームがさらに必要である。これらのアーキテクチャによって系統誤差が最小限になる。しかし、従来のカスコードカレントミラーまたは簡単なＭＯＳダイオードカレントミラーの大半は、ゲートリークが大きくなると出力電流の誤差が増大する。その他の従来の技術は、ミラーリングトランジスタ間に増幅器またはソースフォロアを使用する。この方法でゲートリークの問題に対処することができる。しかし、ソースフォロアを用いて、ゲートリークの影響を受けないという結果が得られても、大きい入力ヘッドルームが必要である。面積と電力とがさらに必要な帰還増幅器を使用する他の従来の技術もある。
【課題を解決するための手段】
【０００４】
主題のある態様によれば、入力電流を受ける入力段と、出力電流を供給する出力段とを含むカレントミラー回路が提供される。さらに、カレントミラー回路は、入力段と出力段との間に接続された一対の相補型ソースフォロアを含む。一対の相補型ソースフォロアは、第１の電流源と第２の電流源とを受け、入力段および出力段のためのバイアス電圧を確立する。このバイアス電圧は、入力段と出力段とのゲートリークに左右されない入力電流の関数である。これによって、出力電流は、入力電流に比例し、ゲートリークに左右されなくなる。
【発明を実施するための最良の形態】
【０００５】
本発明の原理が実施される方法のいくつかを示すために本発明の例示的実施形態について説明する。
【０００６】
図１を参照すると、ゲートリークの影響を受けないカレントミラー回路１００の例示的実施形態が示されている。図１に示すように、カレントミラー回路１００は入力段１１０と、出力段１２０と、一対の相補型ソースフォロア１３０とを含む。さらに図１に示すように、入力段１１０は、第１のノードｎ１と第１のミラートランジスタＭＮ１とを含む。第１のミラートランジスタＭＮ１は、ソース電極と、ゲート電極と、ドレイン電極とを含む。第１のミラートランジスタＭＮ１のドレイン電極は、第１のノードｎ１に接続されている。
【０００７】
さらに、図１に示すように、一対の相補型ソースフォロア１３０は、ＰＭＯＳソースフォロア１３２と、ＮＭＯＳソースフォロア１３４とを含む。さらに図１に示すように、ＰＭＯＳソースフォロア１３２は、第２のノードｎ２と、ＰＭＯＳトランジスタＭＰ＿Ｓとを含む。ＰＭＯＳトランジスタＭＰ＿Ｓは、ソース電極と、ゲート電極と、ドレイン電極とを含む。ＮＭＯＳソースフォロア１３４は、ＮＭＯＳトランジスタＭＮ＿Ｓと、第３のノードｎ３とを含む。ＮＭＯＳトランジスタＭＮ＿Ｓは、ソース電極と、ゲート電極と、ドレイン電極とを含む。さらに図１に示すように、出力段１２０は、ソース電極と、ゲート電極と、ドレイン電極とを含むＮＭＯＳトランジスタである第２のミラートランジスタＭＮ２を含む。
【０００８】
図１に示すように、ノードｎ１は、第１のミラートランジスタＭＮ１のドレインに接続されている。さらに、ノードｎ１は、また、入力電流Ｉｉｎを受けるように接続されている。さらに図１に示すように、ノードｎ２は、ＰＭＯＳトランジスタＭＰ＿Ｓのソースに接続されている。ノードｎ２は、第１の電流源Ｉ１を受けるように接続されている。また図１に示すように、ノードｎ１は、ＰＭＯＳトランジスタＭＰ＿Ｓのゲートに接続されている。さらに、ＰＭＯＳトランジスタのドレインは、グランド端子１４０に接続されている。
【０００９】
さらに、図１に示すように、ＮＭＯＳトランジスタＭＮ＿Ｓのドレインは、供給電圧に接続されている。ＮＭＯＳトランジスタＭＮ＿Ｓのゲートは、ノードｎ２に接続され、ＮＭＯＳトランジスタＭＮ＿Ｓのソースは、ノードｎ３を介して第２の電流源Ｉ２に接続されている。また、図１に示すように、第２のミラートランジスタＭＮ２のドレインは出力電流Ｉｏｕｔを供給するように接続されている。第２のミラートランジスタＭＮ２のゲートは、ノードｎ３に接続されている。第２のミラートランジスタＭＮ２のソースは、グランド端子１４０に接続されている。
【００１０】
動作時に、上記カレントミラー回路１００は、ノードｎ１を介して入力電流１ｉｎを受け、出力電流１ｏｕｔを供給する。さらに、ＰＭＯＳソースフォロア１３２は、第１の電流源Ｉ１を受け、ＮＭＯＳソースフォロア１３４は、第２の電流源Ｉ２を受け、入力段１１０と出力段１２０との間のゲートリークに左右されないバイアス電圧を確立する。ｉｇと呼ばれるノードｎ３でのゲートリークがＮＭＯＳソースフォロア１３４によって提供される。したがって、ゲート電圧ノードｎ３はゲートリークに左右されない。（第１および第２のミラートランジスタＭＮ１およびＭＮ２の両方が上記ＰＭＯＳベースのトランジスタの時には同じことがいえるが、相補型ソースフォロアの順序は逆になり、入力電流と出力電流の方向も逆になる）。
【００１１】
図１に示すカレントミラー回路１００は、ゲートリークの影響を受けず、入力ヘッドルームが小さくて済む。図１に示す実施形態では、カレントミラー回路１００に必要な入力ヘッドルームは、ＰＭＯＳソースフォロア１３２を含む一対の相補型ソースフォロア１３０によって低減される。図１に示すように、ＰＭＯＳトランジスタＭＰ＿Ｓは、ＶＴｍ＋ＶＴｓ＋Ｖｏｎｍ＋Ｖｏｎｓでバイアスされたノードｎ２からＶＴｐ＋Ｖｏｎ＿ｐを減算する（ＶＴｐおよびＶｏｎｊは、それぞれＰＭＯＳトランジスタＭＰ＿Ｓのしきい値電圧とオーバードライブ電圧である）ことで余分なヘッドルームを提供する。ここで、ＶＴｍ、ＶＴｓ、Ｖｏｎｍ，およびＶｏｎｓは、それぞれ第２のカレントミラートランジスタＭＮ２とＮＭＯＳソースフォロアトランジスタＭＮ＿Ｓとのしきい値電圧と、オーバードライブ電圧であり（これらの実施形態では、第１および第２のミラートランジスタＭＮ１およびＭＮ２のしきい値電圧とオーバードライブ電圧は同じである）。ＰＭＯＳトランジスタＭＰ＿ＳとＮＭＯＳトランジスタＭＮ＿Ｓとの間にＶＴの関係がある場合、電圧（ＶＴｓ＋Ｖｏｎｓ＋ＶＴｍ）の総和は、電圧（ＶＴｐ＋Ｖｏｎ＿ｐ）の総和によってキャンセルできる。一般に、全キャンセルは、すべてのプロセスの隅々まで有効ではなく、必要な入力ヘッドルームは算出限界値Ｖｏｎｍと比較して（ＶＴｓ＋Ｖｏｎｓ＋ＶＴｍ）と（ＶＴｐ＋Ｖｏｎ＿ｐ）との差分だけ増加する。
【００１２】
図２を参照すると、ゲートリークの影響を受けないカスコードカレントミラー回路２００の例示的実施形態が示されている。図２に示すカスコードカレントミラー回路は、図１に示すカレントミラー回路用に出力カスコードをバイアスする。カスコードカレントミラー回路２００は、図１に示すカレントミラー回路１００と同様であるが、出力段が第２のミラートランジスタＭＮ２に接続された第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳを含む点が異なる。さらに、カスコードカレントミラー回路２００は、第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳ用のバイアスを生成するレプリカ回路２１０を含む。
【００１３】
図２に示すように、レプリカ回路２１０は、入力段１１０と同様の、一対の相補型ソースフォロア２３０と図１に示す一対の相補型ソースフォロア１３０とに接続された入力段２２０を含むが、入力段２２０では、第１のミラートランジスタＭＮ１＿ｒに関連する第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳ＿ｒがさらに含まれる点が異なる。出力段１２０に関連する第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳは、ソース電極と、ゲート電極と、ドレイン電極とを含む。さらに、レプリカ回路２１０の入力段２２０に接続された第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳは、ソース電極と、ゲート電極と、ドレイン電極とを含む。
【００１４】
図２に示すように、第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳのソース電極は、第２のミラートランジスタＭＮ２のドレイン電極に接続されている。ＮＭＯＳトランジスタＭＮ＿ＣＡＳのドレイン電極は、出力電流Ｉｏｕｔを供給するように接続されている。レプリカ回路２１０の入力段２２０に関連する第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳ＿ｒのドレイン電極は、入力電流Ｉｉｎ＿ｒを受けるように接続されている。さらに、２のＮＭＯＳトランジスタＭＮ＿ＣＡＳ＿ｒのソース電極は、レプリカ回路２１０に関連する第１のミラートランジスタＭＮ１＿ｒに接続されている。図２に示すように、第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳのゲート電極は、レプリカ回路２１０に関連する第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳ＿ｒのゲート電極に接続されている。さらに、図２に示すように、第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳ＿ｒのドレイン電極は、第２のＮＭＯＳトランジスタＭＮ＿ＣＡＳ＿ｒのゲート電極に接続されている。
【００１５】
図２に示すカスコードカレントミラー回路２００は、レプリカ回路２１０を用いて図１に示すカレントミラー回路１００の出力カスコードをバイアスする。図２に示すように、レプリカ回路２１０は、ｎｌ＿ｒノードの電圧をバイアスしてノードｎ１と同じ電圧にする。ＭＮ＿ＣＡＳ＿ｒは、カスコードをバイアスする。その結果、第１および第２のミラートランジスタＭＮ１およびＭＮ２は、大幅に接近し、系統ミラーリング誤差を最小限にする。ドレイン電圧の差分は、レプリカ回路２１０と一次バイアス段１３０との不一致と、第２のカスコードＮＭＯＳトランジスタＭＮ＿ＣＡＳ＿ｒのゲートリークと、レプリカ回路２１０と一次バイアス段１３０との間の漏れ電流の差によるものである。各ソースフォロアで使用される電流源Ｉ１、１２、Ｉ１＿ｒおよびＩ２＿ｒは、互いにかなり近くなくてもよい。この電流源の出力ヘッドルームは、（（ＶＴｍ＋ＶＴｓ＋Ｖｏｎｍ＋Ｖｏｎｓ）−（ＶＴｐ＋Ｖｏｎ＿ｐ）＋Ｖｏｎ＿ｃａｓである。ＭＰ＿Ｓの適切な設計によって、（ＶＴｐ＋Ｖｏｎ＿ｐ）を用いて（ＶＴｍ＋ＶＴｓ）を補償することができる。図２に示す回路の入力ヘッドルームは、例えば、ＰＭＯＳソースフォロア１３２によって提供されるキャンセルの誤差に等しい量だけ、所望の値（Ｖｏｎｍ）より大きくすることができる。カスコードカレントミラー回路２００の出力ヘッドルームは、入力ヘッドルームよりカスコードのオーバードライブ電圧（Ｖｏｎ＿ｃａｓ）だけ大きくすることができる。レプリカバイアスは、第１のミラートランジスタＭＮ１およびＭＮ＿ＣＡＳのプロセスのばらつきを追跡し、バイアスマージンを最適化する。また、レプリカ回路２１０は、一次バイアス段１３０と比べてサイズを変えて小型化できる。
【００１６】
図２に示すカスコードカレントミラー回路２００は、入力カスコードを使用せず、図１に示すカレントミラー回路１００と比較して入力ヘッドルームを増加させずに系統ミラーリング誤差を低減する。さらに、カスコードカレントミラー回路２００は、出力カスコードによって出力インピーダンスを改善する。
【００１７】
図３を参照すると、カスコードバイアス回路３００を備えたゲートリークの影響を受けないカレントミラーの例示的実施形態が示されている。図３に示すカスコードバイアス回路３００は、図１に示すカレントミラー回路１００と同様であるが、入力段がミラートランジスタの第１の対を有し、出力段がミラートランジスタの第２の対を有する点が異なる。図３に示すように、ミラートランジスタの第１の対は、第１の入力ミラートランジスタＭＮ１＿ＣＡＳと、第１のミラートランジスタＭＮ１とを含む。ミラートランジスタの第２の対は、第１の出力ミラートランジスタＭＮ２＿ＣＡＳと、第２のミラートランジスタＭＮ２とを含む。
【００１８】
第１の入力ミラートランジスタＭＮ１＿ＣＡＳ、第１のミラートランジスタＭＮ１、第１の出力ミラートランジスタＭＮ２＿ＣＡＳ、および第２のミラートランジスタＭＮ２の各々はソース電極と、ゲート電極と、ドレイン電極とを含む。図３に示すように、ノードｎ１は、第１の入力ミラートランジスタＭＮ１＿ＣＡＳのドレイン電極に接続されている。第１の入力ミラートランジスタＭＮ１＿ＣＡＳのソース電極は、第１のミラートランジスタＭＮ１のドレイン電極に接続されている。第１の入力ミラートランジスタＭＮ１＿ＣＡＳのゲート電極は、第１の第１の出力ミラートランジスタＭＮ２＿ＣＡＳのゲート電極に接続されている。さらに、第１の出力ミラートランジスタＭＮ２＿ＣＡＳのドレイン電極は、出力電流Ｌｏｕｔを供給するように接続されている。
【００１９】
図３に示すカスコードバイアス回路３００では、ＶＴｐ＋Ｖｏｎ＿ｐがＶＴｓ＋Ｖｏｎｓを補償すると、入力ヘッドルームが高いスイングカスコードに匹敵し、出力ヘッドルームは、Ｖｂｉａｓによっては、第２のミラートランジスタＭＮ２と第１の出力ミラートランジスタＭＮ２＿ＣＡＳとのオーバードライブ電圧の総計と同じ程度に小さくなる。図３に示すカスコードバイアス回路３００は、高いゲートリークを有するいかなるＣＭＯＳプロセスでも汎用のカレントミラー回路として使用することができる。
【００２０】
図４および図５を参照すると、図１〜図３に示すカレントミラー回路の電流の補償の例示的実施形態が示されている。図１および図３に示すゲートリーク補正回路は、３つの段、すなわち、入力段、一対の相補型ソースフォロア段、および出力段を有する。ＭＮ＿Ｓのトランスコンダクタンスｇｍが小さくなると、ノードｎ３は、ミラー補償を有効にする適度な高インピーダンスノードを提供することができる。ノードｎ３に減結合キャパシタンスを挿入して安定性を損なうことなくグランドノイズの影響を低減できる。図１〜図３に示すカレントミラー回路の詳細な安定性分析は、当業分野では周知であるため、本開示には含まれない。図４に示す回路の小信号を分析することで下式で与えられるループゲインが得られる。
【数１】
2009534004.tif 000003
【００２１】
以下の式（３）では、図５に示すミラー補償を実施した後のループゲインが得られる。
【数２】
2009534004.tif 000004
【００２２】
カレントミラーの場合、ＣＬ（負荷容量）は、Ｃｇ（ゲート容量＋減結合容量）と比べて小さい。Ｃｇ＞＞ＣＬであると仮定した。極およびゼロ点は下式（４）に示されている。
【数３】
2009534004.tif 000005
【００２３】
上式から、Ｒｚは、１／ｇｍＮより大きくなければならず、したがって、ゼロは左半平面内にあることが分かる。下式（５ａ）は、６０°より大きい位相マージンを有するためのｐ２＞２ＵＧＢ（〜ｇｍｎ／Ｃｃ）を満たす関係式である。パラメータｚ１、ｐ３およびｐ４が確実にパラメータＵＧＢ外にある必要がある。その場合、Ｃ１を小さくでき、したがってｐ４をパラメータＵＧＢ外に容易に置くことができる。上記条件を満たし、ｐ３の前にｚ１を置くために、Ｒｚは下式に従う。
【数４】
2009534004.tif 000006
【００２４】
ｇｄｓを（ｇｄｓ・ｇｄｓ２）／ｇｍ２で置き換えることで（ここで、ｇｍ２およびｇｄｓ２は、ＭＮ＿ＣＡＳのトランスコンダクタンスと出力コンダクタンスである）、図３に示す回路について同じ分析が当てはまる。
【００２５】
いくつかの実施形態では、図１に示す第１のミラートランジスタと第２のミラートランジスタは、ＰＭＯＳトランジスタである。これらの実施形態では、一対の相補型ソースフォロア１３０は、ＰＭＯＳソースフォロア１３４と、ＮＭＯＳソースフォロア１３２とを含む。さらにこれらの実施形態では、ＰＭＯＳソースフォロア１３４は、第３のノードｎ３と、ＰＭＯＳトランジスタＭＮ＿Ｓとを含む。ＰＭＯＳトランジスタＭＮ＿Ｓは、ソース電極と、ゲート電極と、ドレイン電極とを含む。さらにこれらの実施形態では、ＮＭＯＳソースフォロア１３２は、ＮＭＯＳトランジスタＭＰ＿Ｓと、第２のノードｎ２とを含む。ＮＭＯＳトランジスタＭＰ＿Ｓは、ソース電極と、ゲート電極と、ドレイン電極とを含む。これらの実施形態では、図１に示す電流ＩｉｎおよびＩｏｕｔの方向が逆で、また、供給電圧とグランド端子１４０とが交換可能であることが分かる。
【００２６】
上記方法および装置は、ゲートリークの影響を受けないカレントミラー回路を提供するさまざまな枠組みを提供する。上記方法および装置は、一対の相補型ソースフォロアを用いてカレントミラー回路に必要な入力ヘッドルームを低減する。上記回路は、ミラー補償を用いて補償のためのキャパシタンスを低減するのを助ける。また、グランドへの減結合キャパシタンスをミラーリングゲートノードから追加して、カレントミラー回路の安定性を損なうことなくグランドノイズの影響を低減することができる。上記回路は、ＮＭＯＳベースのカレントミラー回路を用いて記述しているが、ＰＭＯＳベースのカレントミラー回路にも同様に適用できる。さらに、上記ゲートリークに耐える枠組みを追加することによる必要なシリコン面積への影響は大幅に小さくなる。
【００２７】
上記実施態様は例示としてのものに過ぎず、本発明を制限するものではないことに留意されたい。上記説明を読むことで、当業者は、その他の多くの実施形態が本発明の範囲内にあることを理解するであろう。
【図面の簡単な説明】
【００２８】
【図１】本発明のある実施形態によるゲートリークの影響を受けないカレントミラー回路の概略図である。
【図２】本発明のある実施形態によるゲートリークの影響を受けないカスコードカレントミラー回路の概略図である。
【図３】本発明のある実施形態によるゲートリークの影響を受けない別のカスコードカレントミラーの概略図である。
【図４】図１〜図３に示すような本発明のある実施形態によるカレントミラー回路用の電流源の補償を示す概略図である。
【図５】図１〜図３に示すような本発明のある実施形態によるカレントミラー回路用の電流源の補償を示す概略図である。
【図１】
2009534004.tif 000007
【図２】
2009534004.tif 000008
【図３】
2009534004.tif 000009
【図４】
2009534004.tif 000010
【図５】
2009534004.tif 000011
【国際調査報告】
2009534004.tif 000012