(57)【要約】  半導体デバイス上のＩＣと接触し、試験するためのプローブは、誘電体絶縁材料チップを含む。誘電体チップは、金属プローブチップと違って、探査されている表面を汚染しない。さらに、信号がプローブチップからＩＣへ容量結合または誘導結合されている場合には、接触スクラブは必要とされない。試験は、ボンディングパッドを形成するために金属化層をウエハーに適用する必要性のないウエハーの初期製造段階中に実施されてもよい。試験は、ＡＣ信号をプローブチップに誘導結合することによって実施されてもよく、結合は、誘電体プローブチップ内に磁性材料を含むことによって強められる。ＡＣ試験信号を使用することは、別個の電力および接地接続を必要とすることなくＩＣの試験を可能にする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体デバイス上の集積回路（ＩＣ）を試験する方法であって、
固体誘電体絶縁材料被覆を有する試験プローブと前記ＩＣの部品との間で時変試験信号を結合するステップを含む方法。
【請求項２】
前記結合が交流（ＡＣ）信号の誘導結合を含む、請求項１に記載の方法。
【請求項３】
前記結合が信号の容量結合を含む、請求項１に記載の方法。
【請求項４】
試験信号が前記プローブと前記ＩＣの部品との間で電磁結合されるとき、前記半導体デバイスを前記プローブの前記誘電体絶縁材料と接触させるステップをさらに含む、請求項１に記載の方法。
【請求項５】
試験信号が前記プローブと前記ＩＣの部品との間で電磁結合されるとき、前記プローブを前記半導体デバイスから分離する間隙で前記プローブに間隔をあけるステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記試験信号を前記ＩＣの部品に電磁結合するステップが、ボンディングパッドを形成するために金属化層を適用するウエハー製造ステップより前に実施される、請求項１に記載の方法。
【請求項７】
前記試験信号を前記ＩＣの部品に電磁結合するステップが、前記ＩＣの製造を完了するより前に実施される、請求項１に記載の方法。
【請求項８】
望まれない信号を除去するために、前記プローブから試験システムによって受け取った前記試験信号をフィルタにかけるステップをさらに含む、請求項２に記載の方法。
【請求項９】
試験結果が、前記プローブを通じて前記ＩＣに提供される試験信号と、前記プローブから受け取った帰還信号の高調波との比較に基づいて決定される、請求項２に記載の方法。
【請求項１０】
前記ＩＣから結合される前記時変試験信号を受け取るステップと、前記時変試験信号に基づいて前記ＩＣのパラメトリック性能を特徴づけるステップとをさらに含む、請求項１に記載の方法。
【請求項１１】
チップを有する導電性部材と、
前記導電性部材の前記チップ上に提供される誘電体絶縁材料固体被覆とを含む試験プローブ。
【請求項１２】
前記導電性部材が弾性的である、請求項１１に記載の試験プローブ。
【請求項１３】
前記誘電体絶縁材料が、少なくとも次の、
二酸化シリコン、ダイヤモンド状炭素（ＤＬＣ）、酸化タンタル、チタン酸バリウムストロンチウム（ＢＳＴ）、ダイヤモンド、有機層、および無機層、
のうちの１つを含む、請求項１１に記載の試験プローブ。
【請求項１４】
前記チップが、フォトリソグラフィ工程を使用して形成され、誘電体被覆を持つ導電性中心部分を含み、前記チップが前記導電性部材に取り付けられている、請求項１１に記載の試験プローブ。
【請求項１５】
前記導電性部材がワイヤを含む、請求項１１に記載の試験プローブ。
【請求項１６】
前記導電性部材が、フォトリソグラフィ工程を使用して形成される、請求項１１に記載の試験プローブ。
【請求項１７】
前記チップが、基板と接触するための曲面を有する、請求項１１に記載の試験プローブ。
【請求項１８】
プローブおよび前記プローブのための支持構造を含み、前記プローブが請求項１１による前記試験プローブを含む、プローブカード組立て体。
【請求項１９】
第１の導電線と、
第２の導電線と、
前記第１および第２の導電線間の空間の一部分を分離する第１の誘電体材料と、
前記第１の導電線部分および前記第２の導電線が延伸し、誘導結合要素に接続されるチップを形成する第２の誘電体材料とを含む試験プローブ。
【請求項２０】
前記第２の誘電体材料が磁性材料を含む、請求項１９に記載の試験プローブ。
【請求項２１】
プローブおよび前記プローブのための支持構造を含み、前記プローブが請求項１９による前記試験プローブを含む、プローブカード組立て体。
【請求項２２】
プローブを製造する方法であって、
弾性的な導電性プローブ部材を形成するステップと、
前記弾性的な導電性プローブ部材にチップを取り付けるステップであって、前記チップが絶縁誘電体材料で被覆されるステップとを含む方法。
【請求項２３】
プローブを製造する方法であって、
誘電体材料の第１の層を適用するステップと、
プローブチップを形成するために前記誘電体層をマスキングし、エッチングするステップと、
弾性的な導電性材料の第１の層を適用するステップと、
前記プローブチップと接触する第１のプローブ部材を形成するために導電性材料の前記第１の層をマスキングし、エッチングするステップとを含む方法。
【請求項２４】
導電性材料の前記第１の層を覆って誘電体材料の第２の層を適用するステップと、
導電性材料の前記第１の層に絶縁層を提供するために、誘電体材料の前記第２の層をマスキングし、エッチングするステップと、
誘電体材料の前記第２の層を覆って弾性的な導電性材料の第２の層を適用するステップと、
前記第１のプローブ部材から電気的に絶縁される第２のプローブ部材を形成するために、導電性材料の前記第２の層をマスキングし、エッチングするステップであって、前記第２のプローブ部材が前記プローブチップと接触しているステップとをさらに含む、請求項２３に記載の方法。
【請求項２５】
誘電体材料の前記第１の層が磁性材料を含む、請求項２４に記載の方法。
【請求項２６】
弾性的な部材とパッドとの間の繰り返し可能な容量結合を達成する方法であって、前記弾性的な部材に所望の厚さで固体誘電体層を適用するステップとその部材を前記接触パッドに押し付けるように促すステップとを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ウエハー上または個別のダイにダイシングされた集積回路被試験デバイス（ＤＵＴ）を試験するために使用される部品に関する。より詳細には、本発明の実施形態は、試験システムをＤＵＴの電気接触パッドに電気接続するために使用される試験プローブに関する。
【背景技術】
【０００２】
ウエハーの製造中にＤＵＴを試験するための試験システムは典型的には、試験プローブを支持するプローブカードのチャネルを通じて信号を印加する試験システム制御装置を含む。試験プローブは典型的には、試験中のウエハーおよびプローブ自体への損傷を低減するために弾性的である。試験を実施するために、プローブは、ウエハー上に形成されたＤＵＴの導電性ボンディングパッドと接触させられる。いくつかの場合には、ダイがウエハーから切り出された後だが、ワイヤがダイ上のＤＵＴのボンディングパッドにボンディングされる前にダイを試験するために、試験システムおよびプローブカードを使って同様の試験が実施されてもよい。
【０００３】
試験中、ボンディングパッドと試験システムの弾性的なプローブとの間で行われる接触は、製造されているＤＵＴに損傷をもたらす可能性がある。プローブとボンディングパッドとの間の接触は、製造されているボンディングパッド上にスクラブや跡（mark）が生成される原因となる。さらに、ボンディングパッド上でスクラブが行われると、試験後にウエハーおよびプローブカードの両方から除去されなければならないデブリが生成されるであろう。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
プローブが接触することなく、空隙を残してプローブカードをＤＵＴに接近させることにより、ＤＵＴのパッドと接触することなく試験することを可能にする試験システムが提案されてきた。１つのそのようなシステムは、Ｍｉｌｌｅｒによる「Electromagnetically Coupled Interconnect System」と題する米国特許第６８８２２３９号で述べられる。別のそのようなシステムは、Ｃｏａｔｅｓ他による「Method And Apparatus For Probing An Integrated Circuit Through Capacitive Coupling」と題する米国特許第６６００３２５号で述べられる。提案により、試験中にウエハーまたはダイ上のＤＵＴにスクラブまたは損傷を与える可能性がより少なくなる試験システムをさらに提供し、試験中の試験プローブによるボンディングパッドのスクラブのために生成されるデブリの量を減少させることが望ましい。
【課題を解決するための手段】
【０００５】
本発明のいくつかの実施形態により、試験プローブと半導体基板上の集積回路（ＩＣ）の部品との間で試験信号を電磁結合するためのシステムが提供される。少なくともいくつかの実施形態では、プローブは、誘電体絶縁材料チップ（先端部）を有する。誘電体チップを持つプローブを使用する試験は、試験信号がプローブとＩＣの部品との間で容量結合または誘導結合によって電磁結合されるとき、基板をプローブの誘電体絶縁材料チップと接触させることを含む。いくつかの実施形態では、しかしながら、試験信号が電磁結合されるとき、プローブは、プローブをＩＣから分離する空隙で間隔をあけられてもよく、そのような試験中での誘電体材料チップの必要性を排除する。いくつかの実施形態では、印加される試験信号は、誘導結合を提供するためにＡＣ信号である。ＡＣ信号の場合には、磁性材料が、信号結合を増大させるために誘電体プローブチップ内で使用されてもよい。さらにＡＣ結合試験信号の場合には、試験結果が決定される前に望ましくない高調波を除去するためにフィルタリングが適用されてもよい。
【０００６】
本発明のさらなる詳細は、添付の図面の助けを借りて説明される。
【図面の簡単な説明】
【０００７】
【図１】本発明のいくつかの実施形態による、プローブが容量結合を提供する状態でプローブカードに取り付けられるプローブを示す図である。
【図２Ａ】図１の構造を形成するために、プローブチップを製造し、そのプローブチップをワイヤプローブに取り付ける方法を例示する図である。
【図２Ｂ】図１の構造を形成するために、プローブチップを製造し、そのプローブチップをワイヤプローブに取り付ける方法を例示する図である。
【図２Ｃ】図１の構造を形成するために、プローブチップを製造し、そのプローブチップをワイヤプローブに取り付ける方法を例示する図である。
【図２Ｄ】図１の構造を形成するために、プローブチップを製造し、そのプローブチップをワイヤプローブに取り付ける方法を例示する図である。
【図２Ｅ】図１の構造を形成するために、プローブチップを製造し、そのプローブチップをワイヤプローブに取り付ける方法を例示する図である。
【図２Ｆ】図１の構造を形成するために、プローブチップを製造し、そのプローブチップをワイヤプローブに取り付ける方法を例示する図である。
【図２Ｇ】図１の構造を形成するために、プローブチップを製造し、そのプローブチップをワイヤプローブに取り付ける方法を例示する図である。
【図２Ｈ】図１の構造を形成するために、プローブチップを製造し、そのプローブチップをワイヤプローブに取り付ける方法を例示する図である。
【図３】図１で示されるように、接地に接続されるｐ−基板内のｎ＋領域と接触する、絶縁材料の被覆を持つ、取り付けられたプローブチップに対する等価回路を示す図である。
【図４】本発明のいくつかの実施形態による、柔軟なプローブワイヤのチップに絶縁材料を適用することによって容量結合を提供するようにプローブ２を構成するための、図１に対する代替実施形態を示す図である。
【図５】本発明のいくつかの実施形態による、チップに付随するプローブの導電性部材が、フォトリソグラフィ工程を使用して形成されるところの、容量性チップを持つ柔軟なプローブ構造を示す図である。
【図６】本発明のいくつかの実施形態による、代替ｐ−型埋め込み領域に信号を電磁結合するための柔軟なプローブ構造を示す図である。
【図７】本発明のいくつかの実施形態による、プローブチップと基板との間に間隙が提供された状態で、本発明のいくつかの実施形態によるプローブ構造を使用する試験を例示する図である。
【図８】本発明のいくつかの実施形態による、ＡＣ信号を基板に結合するための別個のトレースを提供する、本発明のいくつかの実施形態による容量結合プローブチップのための別の代替を示す図である。
【図９】本発明のいくつかの実施形態による、丸い接触チップが提供される、図７のプローブ構造実施形態に対する代替を示す図である。
【図１０】本発明のいくつかの実施形態による、ＡＣ信号の基板への結合を改善するためにチップ内に磁性材料を提供するように変更された、図９のプローブ構造を持つ本発明の別の実施形態を示す図である。
【図１１】本発明のいくつかの実施形態による、容量性プローブチップを通じて印加される試験信号に対する等価回路を示す図である。
【図１２】高調波を生成し、比較しまたは測定することによってＡＣ試験を可能とするためにフィルタを含むように変更されるような、図１１の等価回路を示す図である。
【図１３】図１２によって示されるシステムにおいて、入力信号が第１の周波数で印加されて、周波数Ｆ２の高調波出力信号を生成する一例を例示するプロットを提供する図である。
【図１４】本発明のいくつかの実施形態による、トランジスタを試験するためのＤＵＴの２つの異なるパッドにＡＣ試験信号を印加する試験システムに対する等価回路を示す図である。
【図１５】本発明のいくつかの実施形態による、トランジスタのゲートおよびドレインに印加される信号、および結果として得られる、図１４で示される試験システムからの高調波出力の一例を例示するプロットを提供する図である。
【図１６】本発明のいくつかの実施形態による、ＡＣ接続を作るためにプローブを使用して電力がどのように電磁結合され得るかを例示する図である。
【図１７】ＤＵＴ上の回路がＡＣ結合信号を処理するために含まれる場合の、本発明のいくつかの実施形態によるプローブとの電磁結合信号を例示する図である。
【図１８】本発明のいくつかの実施形態による、誘電体被覆チップを持つプローブの使用を例示する例となるプローブカード組立て体を示す図である。
【発明を実施するための形態】
【０００８】
図１は、本発明のいくつかの実施形態による、容量結合を持つプローブカードに取り付けられた例となるプローブを示す。プローブ２は、図１の実施形態では柔軟なばねワイヤプローブとして示される。プローブ２は、間隔変換器間隔変換器４などの基板に接続される。間隔変換器間隔変換器４は、試験システム（図示されず）とプローブ２との間で試験信号を転送するプローブカード組立て体の一部を形成する。間隔変換器間隔変換器４は、異なるピッチで提供されるコネクタにプローブ２が接続されるピッチから導線を再配分するトレース６を含んでもよい。
【０００９】
プローブ２は、従順なばねワイヤプローブであってもよい。そのような従順なばねプローブは、曲げやすい導電性材料で作られたワイヤ部材を含んでもよい。ワイヤプローブ２の製造の詳細は、すべてＫｈａｎｄｒｏｓによる「Method of Manufacturing Electrical Contacts, Using a Sacrificial Member」と題する米国特許第５４７６２１１号、および「Method of Mounting Free-Standing Resilient Electrical Contact Structures to Electronic Components」と題する米国特許第６０４９９７６号で提供される。これらの特許は、曲げやすく細長い芯要素（たとえば、ワイヤ「ステム」または「骨格」）の端部を電子部品上の端子に取り付け、曲げやすい芯要素および端子の隣接表面を１つまたは複数の導電性材料の「殻」で覆うことによって製造されるワイヤプローブを述べる。芯および殻の材料の厚さ、降伏強さ、および弾性率の組合せは、結果として得られるばね接触要素の満足なたわみ強度（force-to-deflection）特性を提供する。芯要素のための例となる材料は、金および銀を含む。被覆のための例となる材料は、ニッケルおよびその合金を含む。結果として得られるばね接触要素は、半導体デバイスを含む２つ以上の電子部品間の押圧または取外し可能な相互接続をもたらすために適切に使用される。
【００１０】
図１でのプローブ２と基板８との間の容量結合は、プローブ要素３の１つの端部に取り付けられたプローブチップ１０によって提供されることが示される。プローブチップ１０は、基板８からプローブチップ１０の導電性材料１２を分離する固体絶縁材料１４で被覆される導電性材料１２から構成されてもよい。
【００１１】
一実施形態では、絶縁材料１４は、二酸化シリコン（ＳｉＯ２）である。限定されない実施例では、プローブチップ１０の接触面積が５０×５０ミクロンであるとともに、ＳｉＯ２の誘電体絶縁材料被覆１４の厚さは５０オングストロームである。この実施例のプローブチップは、１ＧＨｚで０．１オームおよび１００ＭＨｚで１オームのインピーダンスを提供してもよい。直接接続される金属接触を覆うＳｉＯ２などの固体誘電体を使用する利点は、誘電体がウエハーを汚染しないだろうということである。
【００１２】
プローブチップ１０は、はんだ付け、または導電性接着剤などの他の導電性取り付け手段によってプローブ要素３に取り付けられてもよい。プローブチップ１０は、チップ１０の配列がＤＵＴ上のパッド間の分離ピッチと一致するようにお互いに対して正確に整列されながら、プローブ要素が取り付けられる前に配列状に製造されてもよい。
【００１３】
一実施形態では、プローブチップの配列は、図２Ａ〜２Ｈで例示されるようなフォトリソグラフィ工程を使用して製造される。最初に、図２Ａで示されるように、フォトレジスト２０の層が、シリコンなどの基板２２に適用され、プローブチップ位置が望まれるところに整列された位置に開口部２４を残すようにマスキングされ、エッチングされる。その後に、エッチングが、開口部２４が置かれている基板２２内にくぼみ２６を生成するために実施される。フォトレジスト２０は次に、図２Ｂで示されるように、基板２２内にくぼみ２６を残して除去される。エッチングの時間が、くぼみ２６の縁のテーパを制御してもよい。図２Ｂまで持ち越される図２Ａで示される部品は、同様に符号が付けられ、後に続く図面で持ち越される部品も同様であろう。
【００１４】
さらに、図２Ｃで例示されるように、１つまたは複数の剥離層２８および２９が、基板２２およびくぼみ２６上に形成されてもよい。限定されない一実施例では、剥離層は、シリコン基板２２に適用されたアルミニウム２８の第１の層、続いて銅２９の層であってもよい。固体誘電体材料１４の層が次に、図２Ｄで示されるように、剥離層２８および２９を覆って適用されてもよい。誘電体材料の限定されない実施例は、二酸化シリコン、ダイヤモンド、ダイヤモンド状炭素、有機物、および当業者には既知のような、剥離層を覆って適用されてもよい他の誘電体材料を含む。めっきシード材料３１が次に、後に続く金属材料の誘電体への付着を確実にするために、図２Ｅで示されるように誘電体１４を覆って適用されてもよい。めっきシード材料３１の限定されない実施例は、銅である。
【００１５】
図２Ｆで例示されるようなさらなるステップでは、基板２２内のくぼみを覆う開口部を残して、フォトレジスト３０の追加の層が適用され、マスキングされてもよい。金属めっき１２が次に、後に続くプローブ接触要素の取り付けのためのボンディングパッドを形成するために、フォトレジスト３０内の開口部内に適用されてもよい。めっき材料１２の限定されない実施例は、ニッケル、ニッケルコバルト、銅、アルミニウム、その他を含む。金などの金属３４の薄い層がさらに、後に続くプローブ接触要素のチップへのボンディングをより容易にするために適用されてもよい。
【００１６】
図２Ｇは次に、どのようにエッチングが次に、剥離層２８および２９だけを残して、フォトレジスト３０もフォトレジスト３０の下側にある層３１および１４も除去するために実行されてもよいかを例示する。
【００１７】
図２Ｈは、どのようにプローブ要素３を持つ間隔変換器４が次に、導電性材料１２、またはもし使用されるならめっき３１と接触させられ、ボンディング工程を使用して取り付けられてもよいかを例示する。プローブ要素３は、はんだ付けなどの取り付け部品３５、または導電性エポキシなどの代替取り付け手段を使用して取り付けられる。エッチングが次に、基板２２から形成されるプローブチップ１０を残して、余分な剥離材料めっき２８および２９を除去するために実施されてもよい。誘電体チップが、図２Ａ〜２Ｈにおいてプローブ要素から分離して形成され、後で取り付けられるところが示されるけれども、誘電体材料は、スパッタリング、化学的気相成長法（ＣＶＤ）、レーザ光化学反応または他の技術によって、プローブ要素３へ直接適用されてもよい。移転は必要とされない。同様に、固体誘電体チップが、ステップ２Ａ〜２Ｇを使用して形成されるところが示されるけれども、代替製造方法が、ヘッドを形成するために使用されてもよい。たとえば、薄膜ヘッド状構造が得られ、ばねプローブ要素に取り付けられてもよい。Ａ．Ｃｈｉｕ他によるＩＢＭ  Ｊｏｕｒｎａｌ  ｏｆ  Ｒｅｓｅａｒｃｈ  ａｎｄ  Ｄｅｖｅｌｏｐｍｅｎｔ、第４０巻、１９９６年の「Thin-film inductive heads」を参照されたい。
【００１８】
図３は、図１で示される接地基板８に接続されるようなプローブチップ１０のための等価回路を示す。回路は、入力ライン４２およびライン４４との間にコンデンサ４０を含む。静電容量４０は、プローブチップ１０上の誘電体被覆１４によって形成される。入力ライン４２は、プローブチップ１０の導電性材料と等価であり、一方、出力ライン４４は、基板８のｎ＋領域５によって形成される。ｎ＋領域５およびｐ−基板８材料の接合は、ダイオード４６を形成する。基板８は、接地導線４８と等価である接地面を形成する導電性キャリア（図１で示されず）に取り付けられてもよい。
【００１９】
図４は、容量結合を提供するようにプローブ２を構成するための、図１に対する代替実施形態を示す。図４では、容量結合を有するプローブ要素３は、間隔変換器４へのその取り付け点とは反対側のプローブ要素３の端部に適用される誘電体絶縁材料層５０によって提供される。誘電体材料５０は、多数の手段のうちの１つを使用して適用されうる。たとえば、弾性的なばねプローブ要素は、誘電体材料を要素中心導体上で硬化させるために、誘電体材料中に浸漬され、取り除かれてもよい。他の例として、プローブばね要素がそのチップ上にシリコンを有する場合には、二酸化シリコンの誘電体材料が、チップ上に成長されてもよい。
【００２０】
動作時には、一実施形態では誘電体材料で被覆された柔軟なばね要素３で構成されたプローブ２は、基板８のｎ＋領域に接触させられる。容量性領域は、図３で示されるような等価回路を形成するために、プローブの柔軟なばね３とｎ＋領域との間の誘電体材料５０によって形成される。
【００２１】
図５は、容量結合チップ１０を持つ柔軟なプローブ２を示し、ここでプローブ２の導電性部分は、フォトリソグラフィ工程を使用して形成される。図１の実施形態でのように、プローブ２は、図２Ａ〜２Ｆに関して述べられるようなフォトリソグラフィ工程を使用して作られる容量結合チップ１０を含む。チップ１０は、図１でのように、誘電体被覆材料１４を持つ導電性領域１２を含む。チップ１０に取り付けられたプローブばね要素とは対照的に、図５のプローブ２は、チップ１０に取り付けられてもよい細長い導電性部材５２をさらに含む。
【００２２】
細長い導電性部材５２は、Ｅｌｄｒｉｇｅ他による「Microelectronic Contact Structure, and Method of Making Same」と題する米国特許第６４８２０１３号で述べられるようなフォトリソグラフィ工程を使用して形成されてもよい。その特許は、ばね接触要素（片持ち梁であるばね接触要素を含む）を犠牲基板上に形成し、次いでその接触要素を電子部品上の端子へ移転し、取り付けることを開示する。ばね接触要素は、エッチング技術を使用して基板自体内に形成される。さらなる特許の、Ｅｌｄｒｉｄｇｅ他による「Microelectronic Spring Contact Elements」と題する米国特許出願第６１８４０５３号では、ばね接触要素が、ばね接触要素のために具体化された形状に対応する開口部を形成するために複数のマスキング層を堆積して、パターン形成し、パターン形成されたマスキング層によって作られた開口部内に導電性材料を堆積し、自立ばね接触要素を形成するためにマスキング層を除去することによって、電子部品である基板を含む基板上に形成されるように述べられる。加えて、Ｅｌｄｒｉｄｇｅ他による「Microelectronic Contact Structures and Methods of Making Same」と題する米国特許第６５２０７７８号は、基部端部（支柱部品）、中間部分（はり部品）および接触端部（チップ部品）を有する接触要素、ならびに各部分を別々に形成し、支柱部分を電子部品上に望みどおりに一緒に結合する方法を述べる。リソグラフィで形成される接触要素を述べる他の特許は、「Lithographic Contact Elements」と題する米国特許第６７９１１７６号および「Method of Making Contact Lithographic Springs」と題する米国特許第６６１６９６６号を含む。
【００２３】
図５で示される弾性的な導電性部材５２は、図２Ａ〜２Ｆに関して述べられるようなチップ１０を形成するための工程ステップの後に、追加の層を単に加え、マスキングすることによって、チップ１０と同じ製造工程で形成されてもよい。あるいは、弾性的な導電性部材５２は、別個の工程で形成され、その後、はんだ付け、導電性接着剤を使用することによるろう付け、または他の手段などの取り付け手段によりチップ１０に取り付けられてもよい。
【００２４】
図５の実施形態での動作時には、プローブ２のチップ上の誘電体材料１４は、プローブの導電性チップ１２が基板８のｎ＋領域５と容量結合されるように、基板８と接触させられる。図３の等価回路は、ｎ＋領域５とｐ−基板８との間のｐ−ｎ接合によって形成されるダイオードと直列接続されるような、図５で誘電材料１４を通じてプローブ２と基板８との間に形成される静電容量を例示する。
【００２５】
図６は、本発明のいくつかの代替実施形態を例示し、ここではチップ１０が、基板８のｎ＋ウェル９内のｐ−領域７と接触するために使用される。図６は、図１、４および５で示されるようなｎ＋領域以外の領域が、試験測定を行うために誘電体チップを持つプローブによって接触させられてもよいことを示す。ｐ−領域７はｎ＋ウェル９内に示されるけれども、ｐ−領域７はあるいはｎ＋基板内に形成されてもよい。基板８上に金属化パッド領域を構成することを除く他の接触領域配置は、チップ１０を通じた電磁結合を使用して同じように試験されてもよい。同様に、シリコンまたはＧａＡｓなどの多数の基板の型が、埋め込み領域に使用されてもよい。ｎ＋領域などの特定の領域、およびシリコンなどの特定の基板は、後で述べられるであろうが、便宜のために次の図面および記述は、本発明の実施形態によるプローブ実施形態を使用する試験信号の電磁結合を述べるために、ｎ＋領域およびシリコン基板に言及するであろう。
【００２６】
図１、４、および６のすべてで例示されるように、基板８を誘電体材料と接触させることによって、誘電体材料１４は、探査されている表面を汚染しない。プローブ２は、基板上の埋め込み領域と直接接触してもよい。それゆえに、試験は、接触パッドを形成するために使用される金属化層の適用より前になどのウエハー処理の様々な段階中に実施されてもよい。誘電体チップを使用することのさらなる利点は、高温で試験するときに見いだされてもよい。誘電体材料１４の代わりに空隙が使用される場合には、高温は、部品の機械的移動を引き起こし、変化する空隙および静電容量をもたらす可能性がある。基板に対して圧縮されたばねである誘電体プローブチップを使用することによって、プローブチップを保持する機械的デバイスの基板に対する移動にもかかわらず、間隙および信号結合が一定に保持されることが可能である。
【００２７】
図１、４、５および６は、基板８とプローブ２との間の直接接触を示すけれども、図７は、そのような接触が必要とされないことをさらに例示する。図７では、プローブ２は、プローブチップ１０の誘電体１４と基板８上の接触領域５４の上部との間に間隔「ｇ」を設けて設置される。間隔「ｇ」は、プローブチップの導電性材料１２と基板８上のｎ＋領域との間に形成される全間隙に単に加わる。全容量性間隙は、誘電体材料１４および空隙「ｇ」によって形成される。図７では、導電性接触パッド５４および基板８内のｎ＋領域５はトランジスタを形成する。基板８が導電性パッド５４を有するように図示されているが、そのような導電性パッドなしで、プローブ２と基板８のｎ＋領域５との間に間隙を設けて試験が実施されてもよいことが考えられる。さらに、プローブチップとウエハーとの間のスクラブは、空隙「ｇ」が使用される図７では必要とされないから、誘電体１４が除去されてもよいことが考えられる。
【００２８】
接触スクラブは、図７によって例示されるように、試験が正しく動作するために必要とされない。それゆえに、デブリは生成されない。デブリがないので、試験後にウエハーを洗浄するステップは必要とされない。さらに、さらなる試験の前にプローブカードが洗浄されることを必要とするデブリは、プローブカード内およびプローブ２の周りには生成されない。図１、４、５および６の構成で示されるような接触の場合でさえ、表面と接触するチップ１０の材料は、デブリの発生を最小にするように、ダイヤモンドなどが選択されてもよい。さらに、図９で示されるような、後で述べられるいくつかの実施形態では、チップの形状は、デブリの発生を最小にするように選択されてもよい。特に、ダイヤモンドなどの硬い材料と組み合わされる図９の丸いチップは、摺動または滑りをもたらし、それで限られたデブリ発生が接触時に生じる。
【００２９】
図８は、ＡＣ信号とともに使用できる本発明のいくつかの実施形態による、誘導結合プローブチップのためのさらなる代替を持つ従順なプローブ構造を示す。図８では、プローブ２は、２つの導電性トレース６０および６２を含んでもよく、１つはプローブ内に電流を運ぶためであり、もう１つは電流を運び出すためである。トレース６０および６２は、プローブアーム部材領域６４内では誘電体絶縁材料によって、およびチップ領域１０においては固体誘電体絶縁材料によって分離されてもよい。チップ領域１０内のループ構造７１は、プローブチップ１０から基板８上に形成される構造７０へのＡＣ信号の誘導結合を可能にしてもよい。構造７０および７１は、望まれる信号結合の量に依存して、らせんからある長さの導電線までに及んでもよい。構造７０は、基板８上の金属化領域として示されるが、いくつかの実施形態では、その構造は、基板内の注入領域であってもよい。
【００３０】
図８のプローブ２の導線６０および６２は、導電線６０および６２を誘電体材料内に成型する、または導電線６０および６２ならびに層をなす誘電体材料をリソグラフィで形成することを含む、多数の手段を使用して形成されてもよい。プローブ２を成型によって形成するために、２つの弾性的なプローブばね要素は、プローブチップ１０を形成するように形作られた型内の低い誘電体材料内に置かれてもよく、誘電体材料はキュアーされてもよい。追加の誘電体材料が次に、プローブワイヤの残りの部分の周りに投入されてもよく、プローブアーム部材６４を形成するためにキュアーされてもよい。これらの２つの材料の誘電定数は異なってもよい。弾性的なプローブワイヤを形作る方法は、Ｋｈａｎｄｒｏｓ他による「Method and Apparatus For Shaping Spring Elements」と題する米国特許第６８３６９６２号で述べられる。導電性部材を誘電体材料内に置くための同様な成型は、誘電体材料内に置かれるリソグラフィで形成された細長い導電性部材６０および６２を使用して実施されてもよく、その誘電体材料はプローブワイヤと同様な仕方でキュアーされてもよい。代替工程では、別個の細長い導電性部材６０および６２ならびに誘電体材料を持つ全体のプローブ構造は、図２Ａ〜２Ｆに関して述べられるようなプローブチップの形成に似たフォトリソグラフィ工程で一層ずつ形成されてもよい。
【００３１】
図９は、図８に対する代替プローブ構造実施形態を示し、ここではプローブチップ１０は、丸い端部１１を有する。チップ１０の丸い端部１１は、丸くない誘電体被覆チップと比較して、探査されている表面に引き起こされる潜在的な損傷を制限するために、プローブとデバイスとの間の小さな接触表面積を提供する。図９のプローブ２は、基板８と接触し、図８でよりも高い誘導結合を可能にすることが示され、ここでは間隙はプローブ２と基板８上の構造７０との間に提供される。図９で基板８上の構造７０と接触することが示されるが、図９でのような丸いチップ１０を持つプローブ２は、本発明のいくつかの実施形態による間隙「ｇ」を使用して、基板８と接触することなく試験するために使用されてもよい。
【００３２】
図１０は、図９のプローブ構造に対する代替実施形態を示し、ここでは強磁性材料７２が、誘導信号結合を強くするために、導線６０と６２との間に提供される。磁性材料は、誘電体材料の硬化より前にチップ１０の誘電体内に提供される鉄粉末または別の磁性粉末材料であってもよい。セラミックフェライトは、磁気的結合を強くするために使用されてもよい別の普通の磁性材料である。磁性材料は、著しくより多くの電流がプローブ２によって基板８上の導電性構造７０内に生成されるであろうように、結合指向性を強くする。
【００３３】
図１１は、試験信号を容量または誘導結合プローブチップに印加するための等価回路を示す。回路は、図３の等価回路に似て、誘電体絶縁材料および／または導電性プローブチップと基板との間の空隙によって生成される静電容量４０を含む。また図３に似て、図１１の回路は、コンデンサ４０と接地との間に接続されるダイオード４６（図１１ではダイオード接続トランジスタとして示される）も含む。ダイオード接続トランジスタ４６は、基板内のｎ−ｐ接合によって生成される。図１１の回路は、ＡＣ試験信号をプローブ提供静電容量４０に提供するための試験システムの信号発生器７５をさらに含む。試験システムの抵抗７８がさらに示される。
【００３４】
図１２は、高調波を比較することによってＡＣ試験を強化するためにフィルタを含むように変更されるような、図１１の等価回路を示す。ダイオードの非線形応答は、印加されるＡＣ信号をひずませ、それゆえに印加試験信号の高調波を生成する。このダイオード効果は、時には「二乗検波」効果と呼ばれる。入力ＡＣ試験信号の出力ＡＣ試験信号に対する相対振幅は、ダイオードの二乗検波応答の性能指数である。一般に、順方向コンダクタンスが低く、漏洩が少ないほど、生成される高調波の振幅は大きい。入力レベルの出力レベルに対する比はまた、試験されているｐ−ｎ接合のターンオンしきい値を決定するために使用されてもよい。入力信号および出力高調波信号を比較することによって、ＤＵＴは、試験情報を得るために普通は必要とされる別個の電力および接地接続を作ることなく、試験されてもよい。これらの技術はそれゆえに、ウエハー製造ならびにすべての金属および相互接続の処理を完了するより前に、ウエハー上のＰＮ接合の試験を可能にする。
【００３５】
図１２の回路は、試験入力信号の試験周波数Ｆ１に同調された帯域通過フィルタ８０も、所望の出力高調波の試験周波数Ｆ２に同調された帯域通過フィルタ８２も追加する。帯域通過フィルタ８０は、試験システム抵抗７８の後に提供されることが示され、それが試験システムのプローブカードの一部として提供されてもよいことを示している。代替実施形態では、しかしながら、帯域通過フィルタ８０は、抵抗７８と信号発生器７５との間のプローブカードから分離された試験システム内に、またはウエハーもしくはＤＵＴ上に提供されてもよい。帯域通過フィルタ８２は、プローブ生成静電容量４０と同じチャネルからの別個の出力として示される。帯域通過フィルタ８２は、帯域通過回路８０よりもむしろ試験システムへの別個の接続を提供されてもよく、プローブカード、ウエハー、ＤＵＴの中か、または試験システム内のどこかほかの所へ置かれてもよい。帯域通過フィルタ８２は、ＤＵＴダイオード４６の非線形コンダクタンスによって生成される所望の高調波信号がより容易に検出されてもよいように、試験信号発生器からの励起信号を抑制する。図１２は、意図される応用および測定を明確にするために、フィルタを明示的に示す。図１２は、測定されるべき周波数を選択するための特定の実施形態を示すけれども、刺激および応答装置が、そのようなフィルタ技術の使用を必要としないであろう特定の応用を中心にして設計されてもよい。
【００３６】
図１３は、図１２によって例示されるシステムを使用して、周波数Ｆ２で高調波出力信号を生成するために、入力信号が周波数Ｆ１で印加される一実施例を例示するプロットを提供する。これらの信号は、図１２の帯域通過フィルタ８０および８２から得られてもよい。入力および出力高調波の比較は、前に論じられたように試験結果を提供するために解析され、比較されてもよい。
【００３７】
図１４は、トランジスタを試験するためのＤＵＴの２つの異なるパッドにＡＣ試験信号を印加する試験システムのための等価回路を示す。試験システムは、コンデンサ４０によって例示される電磁結合プローブを通じて接続される第１のチャネルも、コンデンサ４１によって例示される電磁結合プローブを持つ第２のチャネルも含む。試験システムからの周波数Ｆ１の第１の信号源７５は、抵抗７８を持つチャネルを通じてコンデンサ４０へ提供され、一方、周波数Ｆ２の第２の試験信号源７６は、別個のチャネルを通じてコンデンサ４１へ印加される。コンデンサ４０は、信号をＤＵＴのドレインパッドへ結合し、一方、コンデンサ４１は、ゲート信号をトランジスタ８４へ結合する。トランジスタ８４のドレインからの出力は、コンデンサ４０を通じて解析のために提供される。それゆえに、トランジスタ８４は、この応用では混合器または乗算器として振る舞うように構成されている。電磁結合に対して、誘導結合かまたは容量結合が、本明細書で述べられるようなすべての試験手法のために使用されてもよい。
【００３８】
図１５は、図１４の試験システムにおいてトランジスタ８４のゲートおよびドレインに印加される信号の実施例を例示するプロットを提供し、結果として得られる混合器の出力は、２つの印加される信号周波数の和および差である。図示されるように、ドレインに印加される周波数Ｆ１の入力信号およびトランジスタ８４のゲートに印加される周波数Ｆ２の信号は、ゲート周波数Ｆ２あたりを中心とする上側および下側側波帯（ＳＢ）信号を生成する。試験結果を解析するために、上側かまたは下側の側波帯信号の振幅が、ゲート信号振幅またはドレイン信号振幅と比較されてもよい。帯域通過フィルタは図１４では示されないけれども、所望の出力信号から入力信号または高調波を除去するための帯域通過フィルタが、図１２で示されるそれに似た信号経路内に提供されてもよい。図１２に関して論じられるように、図１４に関して述べられるようなＡＣ結合を使って、ＤＵＴの試験が、試験結果を得るために別個の電力供給および接地ピンを接続することなく実施されてもよい。
【００３９】
２つの試験構成が図１２および１４で例示されるけれども、本発明の実施形態の範囲内で、試験されているＤＵＴの部品に依存して、他の試験構成が準備されてもよいことが考えられる。フィルタ、整流器、コンデンサなどの部品、および望みどおりに試験信号を生成し、印加するために必要とされる他の部品が、プローブカード上に、プローブカードから分離された試験システム内に、あるいはプローブカードに別な方法で取り付けられたまたはウエハーもしくはＤＵＴ上に常駐のデバイス内に、また本発明の範囲内でも、提供されてもよい。
【００４０】
図１６は、本発明のいくつかの実施形態による、ＡＣ接続を作るためにプローブを使用して、どのように電力が電磁結合されてもよいかを例示する。図示されるように、プローブ２は、電力供給信号をパッド８６に電磁結合する。パッド８６が例示されるけれども、ＡＣ結合は、基板の注入領域に同じように提供されてもよい。パッド８６からの電力供給信号は、試験デバイス上のコンデンサ９０を強化するために、分離ダイオード８８を通じて提供される。ダイオードは、逆電流がＡＣプローブ２へ逆流するのを防止するために、電力供給コンデンサ９０を分離する。コンデンサ９０は次いで、試験中にＤＵＴ上の他の部品への電力供給としての役割を果たす。
【００４１】
図１７は、本発明のいくつかの実施形態によるプローブとの電磁結合信号を例示し、ここではＤＵＴ上の回路が、ＡＣ結合信号を処理するために含まれる。図１６でのように、プローブ２は、電力供給信号をパッド８６へ、分離ダイオード８８を通じてコンデンサ９０へ電磁結合してもよい。第２のプローブ２Ａは、ＤＵＴと試験システムとの間でパッド９４を通じて試験信号を結合する。オンチップ回路９４は、望ましくない高調波を結合信号から除去するための図１２の帯域通過回路を提供するために含まれてもよい。オンチップ回路９４はまた、チップ上に試験信号を生成する処理回路を含んでもよく、試験結果が第２のプローブ２Ａを使用して監視される。オンチップ回路９４は、図１４の部品などの回路部品に信号を印加する他の部品、またはＤＵＴの回路に応じて試験に必要とされる他の部品を同様に含んでもよい。
【００４２】
本発明のいくつかの実施形態では、本発明による電磁結合プローブを使用して提供される信号は、パラメトリック試験を考慮している。パラメトリック試験は、ボンディング導体のためのチップ表面上への金属接触パッドの形成より前の、ウエハー製造工程の初期段階中が望ましい。パラメトリック試験は、デバイス特性、即ち個々のトレースまたは回路の短絡、開放および負荷試験を測定するために実施される。パラメトリック試験のための信号は、図１７のプローブ２ＡなどのＡＣ結合プローブを使用して生成されてもよく、またはパラメトリック試験信号は、図１７の回路９４などのＤＵＴに搭載されている回路を使用して生成されてもよい。ＡＣ結合プローブは次いで、パラメトリック試験の結果をＤＵＴから試験システムへ伝達するために使用されてもよい。
【００４３】
本発明のいくつかの実施形態では、第１のプローブカードは、より初期の製造工程中に使用されてもよく、次いでより後の製造段階中に有効な試験のために第２のプローブカードと交換されてもよい。第１のプローブカードは、金属パッドが利用できないときに、初期ウエハー製造工程中にパラメトリック試験を実施するために、本発明の実施形態による誘導または容量結合プローブを提供されてもよい。第２のプローブカードは、後の試験のためにウエハー上のパッドに直接接触するプローブを代替として提供するために、第１のプローブカードと置き換えられるまたは交換される。
【００４４】
図１８は、本発明のいくつかの実施形態による、誘電体被覆チップを持つプローブの使用を例示する、例となるプローブカード組立て体を示す。図示される例となるプローブカード組立て体は、ＤＵＴ１００などの１つまたは複数のＤＵＴを試験するために使用されてもよい。ＤＵＴ１００は、試験されるべき任意の電子デバイスまたは複数デバイスであってもよい。ＤＵＴ１００の限定されない実施例は、個別化されない半導体ウエハーの１つまたは複数のダイ、ウエハーから個別化された１つまたは複数の半導体ダイ（パッケージ化されたまたはパッケージ化されていない）、キャリアまたは他の保持デバイス内に配置された個別化された半導体ダイの配列、１つまたは複数のマルチダイ電子モジュール、１つまたは複数の印刷回路基板、または任意の他の型の電子デバイスまたは複数デバイスを含む。術語ＤＵＴは、図１８に関して使用されるように、１つまたは複数のそのような電子デバイスに言及することに留意されたい。
【００４５】
プローブカード組立て体は、試験装置（図示されず）とＤＵＴ１００との間のインターフェースとして振る舞うことができる。コンピュータまたはコンピュータシステムであってもよい試験装置（図示されず）は、ＤＵＴ１００の試験を制御してもよい。たとえば、試験装置（図示されず）は、ＤＵＴ１００へ入力されるべき試験データを生成してもよく、試験装置（図示されず）は、試験データに応答してＤＵＴ１００によって生成される応答データを受け取り、評価してもよい。プローブカード組立て体は、電気コネクタ１０４を含んでもよく、それは試験装置（図示されず）からの複数の伝達チャネル（図示されず）と電気接続をしてもよい。プローブカード組立て体はまた、プローブ１０６を含んでもよい。プローブ１０６は、電気接続パッド１０８に押し付けられるべく構成されてもよく、それゆえにＤＵＴの入力および／または出力端子と電気接続をしてもよい。同様に、プローブ１０８は、本発明のいくつかの実施形態により本明細書で前に述べられたように、埋め込み領域１０９に押し付けられてもよく、またはプローブチップとパッド１０８もしくは埋め込み領域１０９との間に間隙を設けて保持されてもよい。
【００４６】
プローブカード組立て体はまた、コネクタ１０４およびプローブ１０６を支持し、コネクタ１０４とプローブ１０６との間の電気接続を提供するように構成された１つまたは複数の基板を含んでもよい。他の実施では、プローブカード組立て体はもっと多いまたはもっと少ない基板を有してもよいけれども、図１８で示される例となるプローブカード組立て体は、３つのそのような基板を有する。図１８で示されるのは、配線基板１１２、インターポーザ基板１１４、およびプローブ基板１１６である。配線基板１１２、インターポーザ基板１１４、およびプローブ基板１１６は、任意の型の基板で作られてもよい。適切な基板の実施例は、印刷回路基板、セラミック基板、有機または無機基板、その他を制限なく含む。前述の組合せもまた可能である。
【００４７】
導電経路（図示されず）は、コネクタ１０４から配線基板１１２を通じて導電性ばね相互接続構造１１８まで提供されてもよい。他の導電経路（図示されず）は、ばね相互接続構造１１８からインターポーザ基板１１４を通じて導電性ばね相互接続構造１２０まで提供されてもよく、さらに他の導電経路（図示されず）は、ばね相互接続構造１２０からプローブ基板１１６を通じてプローブ１０６まで提供されてもよい。配線基板１１２、インターポーザ基板１１４、およびプローブ基板１１６を通る電気経路（図示されず）は、配線基板１１２、インターポーザ基板１１４、およびプローブ基板１１６の上、その中、および／またはそれを通って、導電性ビア、トレース、その他を含んでもよい。
【００４８】
配線基板１１２、インターポーザ基板１１６、およびプローブ基板１１８は、ブラケット１２２および／または他の手段によって一緒に保持されてもよい。図１８で示されるプローブカード組立て体の構成は、例となるだけであり、説明および議論を容易にするために簡略化される。多くの変形、変更、および追加が可能である。たとえば、プローブカード組立て体は、図１８で示されるプローブカード組立て体よりも少ないまたは多い基板（たとえば、１１２、１１４、１１６）を有してもよい。別の例として、プローブカード組立て体は、１つのプローブ基板（たとえば、１１６）より多くを有してもよく、そのような各プローブ基板は、独立して調節できてもよい。多数のプローブ基板を持つプローブカード組立て体の限定されない実施例は、２００５年６月２４日に出願された米国特許出願第１１／１６５８３３号で開示される。プローブカード組立て体の追加の限定されない実施例は、米国特許第５９７４６２２号と米国特許第６５０９７５１号と前述の２００５年６月２４日に出願された米国特許出願第１１／１６５８３３号で例示され、それらの特許および出願で述べられるプローブカード組立て体の様々なフィーチャは、図１８で示されるプローブカード組立て体で実施されてもよい。プローブカード組立て体は、集積回路部品、またはコンデンサもしくはインダクタなどの別々の部品を含んでもよい。プローブカード組立て体のプローブ１０６内に集積されてもよいまたはそれと一緒に形成されてもよい、１つまたは複数のそのような電気部品のための多くの可能な使用がある。
【００４９】
本発明は、特殊性を持って上で述べられてきたが、これは、本発明を作るためのおよび使用するための方法を単に当業者に教えるためであった。多くの追加の変更は、その範囲が後に続く特許請求の範囲によって規定されるように、本発明の範囲内に入るであろう。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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