(57)【要約】集積回路デバイス(100)は、第1のプリデコード値を受け取る第1の入力、第1のクロック信号を受け取る第2の入力、及び第1のクロック信号のエッジ事象に応答してラッチされた第1のプリデコード値を提供する出力を有する第1のラッチ(204)を含む。集積回路デバイス(100)は更に、メモリ構成要素(104)を含む。メモリ構成要素(104)は、ラッチされた第1のプリデコード値及びラッチされた第2のプリデコード値を受け取る入力と、第1のビット線と、第1のビット線に結合された複数のワード線とを含む。各ワード線は、ラッチされた第2のプリデコード値の対応するビットに関連付けられる。集積回路デバイス(100)は更に、ラッチされた第1のプリデコード値の対応するビットを受け取る入力を有するロジックを含む。ロジック(404)は、ラッチされた第1のプリデコード値の対応するビットにおける値のみに直接応答して第1のビット線をプリチャージすることになる。【選択図】図２
2009528650.tif 000002
【特許請求の範囲】
【請求項１】
第１のアドレス値に基づいて第１のプリデコード値を求める段階と、
第１のクロック信号に応答して前記第１のプリデコード値をラッチして、ラッチされた第１のプリデコード値を提供する段階と、
前記ラッチされた第１のプリデコード値のみに直接応答してメモリ構成要素の第１のビット線のプリチャージを終了する段階と、
を含む方法。
【請求項２】
前記メモリ構成要素がキャッシュのタグアレイを含む、
請求項１に記載の方法。
【請求項３】
前記ラッチされた第１のプリデコード値に基づいて前記タグアレイに関連付けられるタグ値を求める段階と、
第２のクロック信号に応答して該タグ値をラッチする段階と、
を更に含む、
請求項２に記載の方法。
【請求項４】
前記第２のクロック信号が前記第１のクロック信号の実質的に反転表現から構成される、
請求項３に記載の方法。
【請求項５】
第２のアドレス値に基づいて第２のプリデコード値を求める段階と、
前記第１のクロック信号に応答して該第２のプリデコード値をラッチして、ラッチされた第２のプリデコード値を提供する段階と、
前記ラッチされた第２のプリデコード値のみに直接応答して前記メモリ構成要素の第２のビット線のプリチャージを終了する段階と、
を更に含み、
前記メモリ構成要素の第２のビット線が第２のプリデコード値と関連付けられる、
請求項１に記載の方法。
【請求項６】
前記第１のビット線が、前記メモリ構成要素の第１のメモリセグメントに関連付けられた第１のローカルビット線を含み、前記第１のメモリセグメントが第１の複数のワード線を含み、
前記第２のビット線が、前記メモリ構成要素の第２のメモリセグメントに関連付けられた第２のローカルビット線を含み、前記第２のメモリセグメントが第２の複数のワード線を含む、
請求項５に記載の方法。
【請求項７】
前記第１のプリデコード値及び前記第２のプリデコード値の少なくとも１つに直接応答して前記第１のビット線及び前記第２のビット線と関連付けられたグローバルビット線のプリチャージを終了する段階を更に含む、
請求項６に記載の方法。
【請求項８】
前記メモリ構成要素が複数のメモリセグメントを含み、該各メモリセグメントが対応する複数のワード線を含み、
前記第１のプリデコードの各ビットが、前記複数のメモリセグメントの対応する１つと関連付けられており、
メモリセグメントのビット線のプリチャージが、前記第１のプリデコード値の対応するビットのアサートに直接応答して終了する、
請求項１に記載の方法。
【請求項９】
第１のクロック信号の第１の位相の間に、第１のアドレス値及び第２のアドレス値に基づいて第１のプリデコード値及び第２のプリデコード値を求める段階と、
前記第１のクロック信号の第１の位相の終了時の第１のエッジ事象に応答して前記第１のプリデコード値及び第２のプリデコード値をラッチして、ラッチされた第１のプリデコード値及びラッチされた第２のプリデコード値を提供する段階と、
前記ラッチされた第１のプリデコード値の対応するビットのアサートに応答してキャッシュのタグアレイの第１のセグメントを選択し、該第１のセグメントの第１のビット線のプリチャージを前記ラッチされた第１のプリデコード値のみに直接応答して終了する段階と、
前記ラッチされた第２のプリデコード値の対応するビットのアサートに応答して前記第１のセグメントの第１のワード線を選択し、該第１のワード線における第１のタグ値を第２のクロック信号の第１の位相の間に求める段階と、
前記第２のクロック信号の第１の位相の終了時の第２のエッジ事象に応答して前記第１のタグ値をラッチする段階と、
を含む方法。
【請求項１０】
前記タグアレイが、グローバルビット線と前記第１のセグメントを含む複数のセグメントとを備え、各セグメントが、対応する複数のワード線と前記グローバルビット線に結合されたローカルビット線とを備え、前記第１のセグメントの第１のビット線が前記第１のセグメントのローカルビット線を備える、
請求項９に記載の方法。
【請求項１１】
前記ラッチされた第１のプリデコード値のみに直接応答して前記グローバルビット線のプリチャージを終了する段階を更に含む、
請求項１０に記載の方法。
【請求項１２】
前記第１のクロック信号の第１の位相の後の第２の位相の間に、第３のアドレス値及び第４のアドレス値に基づいて第３のプリデコード値及び第４のプリデコード値を求める段階と、
前記第１のクロック信号の第２の位相の終了時の第３のエッジ事象に応答して前記第３のプリデコード値及び第４のプリデコード値をラッチして、ラッチされた第３のプリデコード値及びラッチされた第４のプリデコード値を提供する段階と、
前記ラッチされた第３のプリデコード値の対応するビットのアサートに応答して前記タグアレイの第２のセグメントを選択し、該第２のセグメントの第２のビット線のプリチャージを前記ラッチされた第３のプリデコード値のみに直接応答して終了する段階と、
前記ラッチされた第４のプリデコード値の対応するビットのアサートに応答して前記第２のセグメントの第２のワード線を選択し、該第２のワード線における第２のタグ値を前記第２のクロック信号の第２の位相の間に求める段階と、
前記第２のクロック信号の第２の位相の終了時の第４のエッジ事象に応答して前記第２のタグ値をラッチする段階と、
を更に含む、
請求項９に記載の方法。
【請求項１３】
集積回路デバイスであって、
第１のプリデコード値を受け取る第１の入力、第１のクロック信号を受け取る第２の入力、及び前記第１のクロック信号のエッジ事象に応答してラッチされた第１のプリデコード値を提供する出力を有する第１のラッチと、
メモリ構成要素と、
を備え、
前記メモリ構成要素が、
ラッチされた前記第１のプリデコード値及びラッチされた第２のプリデコード値を受け取る入力と、
第１のビット線と、
前記第１のビット線に結合され、前記ラッチされた第２のプリデコード値の対応するビットに各々が関連付けられた複数のワード線と、
を含み、
前記ラッチされた第１のプリデコード値の対応するビットを受け取る入力を有し、前記ラッチされた第１のプリデコード値の対応するビットにおける値のみに直接応答して前記第１のビット線をプリチャージするためのロジックが更に設けられている、
ことを特徴とする集積回路デバイス。
【請求項１４】
第１のアドレス値を受け取る第１の入力と、第２のアドレス値を受け取る第２の入力と、前記ラッチの第１の入力に結合されて前記第１のアドレス値及び第２のアドレス値に基づいて第１のプリデコード値を提供する出力とを有するプリデコードモジュールを更に備える、
請求項１３に記載の集積回路デバイス。
【請求項１５】
前記メモリ構成要素の出力に結合された第１の入力と、第２のクロック信号を受け取る第２の入力と、前記第２のクロック信号のエッジ事象に応答してラッチされた出力値を提供する出力とを有する第２のラッチを更に備える、
請求項１３に記載の集積回路デバイス。
【請求項１６】
前記メモリ構成要素がキャッシュのタグアレイを含み、前記ラッチされた出力がラッチされたタグ値を含む、
請求項１５に記載の集積回路デバイス。
【請求項１７】
前記第１のラッチが、動的ラッチ、静的ラッチ、及びチーターラッチからなるグループから選択されたラッチを含む、
請求項１３に記載の集積回路デバイス。
【請求項１８】
前記メモリ構成要素が更に、
前記ラッチされた第２のプリデコード値を受け取る入力を有し、前記複数のワード線のうちの識別されたワード線に対応する前記ラッチされた第２のプリデコード値のビットの値のアサートに応答して、前記識別されたワード線をアサートするロジックを更に備える、
請求項１３に記載の集積回路デバイス。
【請求項１９】
前記メモリ構成要素が更に、
第２のビット線と、
前記ラッチされた第１のプリデコード値を受け取る入力を有し、前記ラッチされた第１のプリデコード値に直接応答して前記第２のビット線をプリチャージするロジックと、
を更に備える、
請求項１３に記載の集積回路デバイス。
【請求項２０】
前記第２のクロック信号が、前記第１のクロック信号の実質的に反転表現から構成される、
請求項１３に記載の集積回路デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にメモリに関し、より詳細にはメモリのプリチャージ技術に関する。
【背景技術】
【０００２】
多くのメモリシステムでは、読み出しアクセス中の出力ドライバによる記憶データの検出を可能にするためにビット線プリチャージを利用している。同期プリチャージシステムは通常、特定のクロックエッジを用いてメモリプリチャージを含む種々の事象をトリガする。しかしながら、アドレス情報は通常クロックエッジの前に利用可能であるので、クロックエッジへの依存は、典型的にはメモリアクセス処理を遅くするタイミングバブルを生じる。更に、スキュー、ジッタ、及びセットアップ時間のような同期プリチャージに関連する好ましくない問題は、これらの従来のプリチャージシステムにおいて複数のクロック周期にわたって蓄積し、これによりメモリへの適時アクセスを妨げる可能性がある。従って、改善されたメモリプリチャージ技術が有利となるであろう。
【０００３】
【特許文献１】米国特許出願第１１／２５７，９３２号公報
【発明の開示】
【０００４】
本開示は、添付図面を参照することによって当業者であれば十分に理解され、その多くの特徴及び利点を明らかすることができる
種々の図面において同じ参照符号の使用は、類似の又は同一の要素を示している。
【０００５】
本開示の１つの態様によれば、方法は、第１のアドレス値に基づく第１のプリデコード値を求める段階と、第１のクロック信号に応答して第１のプリデコード値をラッチして、ラッチされた第１のプリデコード値を提供する段階を含む。本方法は更に、ラッチされた第１のプリデコード値のみに直接応答してメモリ構成要素の第１のビット線のプリチャージを終了する段階を含む。
【０００６】
本開示の別の態様によれば、方法は、第１のクロック信号の第１の位相の間に第１のアドレス値及び第２のアドレス値に基づいて第１のプリデコード値及び第２のプリデコード値を求める段階を含む。本方法は更に、第１のクロック信号の第１の位相の終了時に第１のエッジ事象に応答して第１のクロック信号及び第２のプリデコード値をラッチして、ラッチされた第１のクロック信号及びラッチされた第２のプリデコード値を提供する段階を含む。加えて、本方法は、ラッチされた第１のプリデコード値のみに直接応答してキャッシュのタグアレイの第１のセグメントの第１のビット線のプリチャージを終了する段階を含む。第１のセグメントは、ラッチされた第１のプリデコード値の対応するビットのアサーションに応答して選択される。本方法は更に、第２のクロック信号の第１の位相の間に第１のセグメントの第１のワード線における第１のタグ値を求める段階を含む。第１のワード線は、ラッチされた第２のプリデコード値の対応するビットのアサーションに応答して選択される。加えて、本方法は、第２のクロック信号の第１の位相の終了時に第２のエッジ事象に応答して第１のタグ値をラッチする段階を含む。
【０００７】
本開示の追加の態様によれば、集積回路デバイスは、第１のプリデコード値を受け取る第１の入力部と、第１のクロック信号を受け取る第２の入力部と、第１のクロック信号のエッジ事象に応答してラッチされた第１のプリデコード値を提供する出力部とを有する第１のラッチを含む。集積回路デバイスは更に、メモリ構成要素を含む。メモリ構成要素は、ラッチされた第１のプリデコード値及びラッチされた第２のプリデコード値を受け取る入力部と、第１のビット線と、第１のビット線に結合された複数のワード線とを含む。各ワード線は、ラッチされた第２のプリデコード値の対応するビットに関連付けられる。集積回路デバイスは更に、ラッチされた第１のプリデコード値の対応するビットを受け取る入力部を有するロジックを含む。ロジックは、ラッチされた第１のプリデコード値の対応するビットでの値のみに直接応答して第１のビット線をプリチャージすることになる。
【発明を実施するための最良の形態】
【０００８】
図１〜６は、メモリ構成要素をプリチャージするための例示的な技術を示している。ベースアドレス及びオフセット値などのアドレス情報は、プリデコード値を生成するのに用いられる。プリデコード値は、第１のクロックに基づいてラッチされる。次いで、ラッチされたプリデコード値は、クロックエッジ事象（例えば、立ち上がりクロックエッジ）を待機することなく、メモリ構成要素の指定ローカルビット線並びにグローバルビット線のプリチャージを直接終了するのに使用され、これによりメモリプリチャージ要件に起因するメモリアクセス処理のタイミングバブルが低減又は排除される。
【０００９】
例示的な本技術は、本明細書では、説明を容易にするために処理中のデバイスでの使用においてデータキャッシュのタグアレイの関連で説明されているが、当業者であれば、本発明の範囲から逸脱することなく、内蔵メモリ、外部メモリ、及び同様のものなど、他のメモリ構成要素で開示される技術を実施することができる。
【００１０】
図１は、本開示の１つの実施形態によるビット線プリチャージを利用する例示的な処理システム１００を示している。処理システム１００は、メモリを利用して情報を記憶する様々な処理システム１００の何れかを表す。システム１００の例示的な実施は、マイクロプロセッサ又はマイクロコントローラのような集積回路デバイス、パーソナルコンピュータのメインボードのようなマルチチップ設計、及び同様のものを含む。説明を簡単にするために、処理システム１００は、本明細書では内蔵データキャッシュを有する集積回路デバイスの関連において議論されている。
【００１１】
図示のように、処理システム１００は、処理コア１０２、アドレスデコードモジュール１０４、及び１つ又はそれ以上のバスに接続されたレベル１（Ｌ１）データキャッシュ１０６を含む。Ｌ１データキャッシュ１０６は、タグアレイ１０８及びデータアレイ１１０を含む。動作中、処理コア１０２は、Ｌ１データキャッシュ１０６にアクセスし、命令実行中に使用するための記憶データを取得する。
アクセスプロセスの一部として、処理コア１０２は、プリデコードのためにアドレスデコードモジュール１０４へのキャッシュアクセスに関連付けられたアドレス情報１２０を提供する。アドレス情報１２０は、オペランドＡ及びＢのような２つ又はそれ以上のオペランドを含む。オペランドＡ及びＢは、１つの実施形態において、ベースアドレスと、Ｌ１データキャッシュ１０６へのアクセスに使用される実効アドレスを計算するためにメモリ管理ユニット（ＭＭＵ）（図示せず）が使用するオフセット値とを含む。
【００１２】
アドレス情報１２０のオペランドＡ及びＢの受け取りに応じて、アドレスデコードモジュール１０４は、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂを含む２つ又はそれ以上のプリデコード値を生成する。オペランドＡ及びＢからｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂの値を生成する例示的な方法は、２００５年１０月２５日に出願された名称「ＳＹＳＴＥＭ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＭＥＭＯＲＹ  ＡＲＲＡＹ  ＷＩＴＨ  ＦＡＳＴ  ＡＤＤＲＥＳＳ  ＤＥＣＯＤＥＲ」の米国特許出願第１１／２５７，９３２号（代理人整理番号ＳＣ１３８０５ＴＣ）に記載されており、当該出願は引用により全体が本明細書に組み込まれる。
【００１３】
アドレスデコードモジュール１０４は、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値をそれぞれ信号１２２及び信号１２４としてタグアレイ１０８に提供する。タグアレイ１０８は、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値に基づくワード線をアクティブにすることによってアドレス情報１２０のプリデコードを完了する。ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値に基づく実効アドレスを生成する方法は、上記に記載の米国特許出願第１１／２５７，９３２号で説明されている。次いで、タグアレイ１０８は、実効アドレスに関連付けられたタグメモリロケーションにおいて記憶されたタグデータを比較し、要求データがデータアレイ１１０内に記憶されているかどうかを判断する。記憶されていた場合には、要求データは、Ｌ１データキャッシュ１０６から処理コア１０２に信号１２６として供給される。
【００１４】
タグアレイ１０８及びデータアレイ１１０は高速感知を実施し、従って、タグアレイ１０８及びデータアレイ１１０の出力ドライバ（図示せず）にて適正なビット値検出のために読み出しアクセス中にメモリプリチャージを利用することは、理解されるであろう。しかしながら、対応するビット線が識別されたときのプリチャージを終了するためのトリガとしてクロックエッジ又はクロック位相変化が機能する従来技術とは異なり、処理システム１００は、１つの実施形態において、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値を利用して、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値によって識別される対応するビット線のプリチャージを非同期的に終了する（すなわち、トリガとしてクロックエッジ事象を待機することなく）。図示のように、タグアレイ１０８は、クロック信号１３２（クロックＣ１）を受け取り、アドレスデコードモジュール１０４は、クロック信号１３３を受け取り、ここでクロック信号１３３は、１つの実施形態において、実質的にクロック信号１３２の反転表示である。図２を参照しながら本明細書でより詳細に説明するように、アドレスデコードモジュール１０４は、クロック信号１３３を利用して、オペランドＡ及びＢのプリデコードを制御してｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値を生成し、更にｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値のラッチを制御する。ラッチされると、タグアレイ１０８での対応するビット線のｐｒｅｄ値Ａ及びＢのプリチャージは、ｐｒｅｄ  Ａ値又はｐｒｅｄ  Ｂ値の少なくとも１つに直接応答して終了する。次いで、タグアレイ１０８はクロック信号１３２を用いて、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値から計算された実効アドレスにより識別されるタグ値のラッチを制御する。従って、タグアレイ１０８のプリチャージの終了をトリガするのにクロック信号１３２に依存するのではなく、タグアレイ１０８は、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値を利用して、適切なビット線を識別し、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値がラッチされると直ぐにプリチャージプロセスを終了するようにすることができる。クロック信号１３２への依存を低減することによって、タグアレイ１０８は適切なビット線により迅速にアクセスし、従って、従来の同期的プリチャージ技術と比べて、対応するタグデータをより早く利用可能にすることができる。
【００１５】
図２を参照すると、処理システム１００により利用される非同期プリチャージシステムが、本開示の少なくとも１つの実施形態に従ってより詳細に示される。図示の実施例では、アドレスデコードモジュール１０４は、デコードモジュール２０２及びラッチ２０４を含み、タグアレイ１０８は、タグデコードモジュール２０６、ビットセルアレイ２０８、及びラッチ２１０を含む。デコードモジュール２０２は、オペランドＡ（信号２１２）及びＢ（信号２１４）をそれぞれ受け取る入力と、クロック信号１３３（クロックＣ２）を受け取る入力とを有する。デコードモジュール２０２は更に、オペランドＡ及びＢ値からデコードモジュール２０２により生成されるｐｒｅｄ  Ａ及びＢ値（信号２１６）を提供する出力と、グローバルプリチャージ制御信号２１８を提供する出力とを有する。グローバルプリチャージ制御信号２１８は、本明細書で説明されるようにタグアレイ１０８のグローバルビット線のプリチャージを制御するよう機能する。ラッチ２０４は、オペランドＡ及びＢ値を受け取るラッチ入力部と、グローバルプリチャージ制御信号２１８を受け取るためのラッチ入力部と、クロック信号１３３を受け取るための制御入力部と、クロック信号１３３に応答してラッチされたｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値（信号２２６）及びラッチされたグローバルプリチャージ制御信号２２８を提供する出力部とを含む。ラッチ２０４は、動的ラッチ、静的ラッチ、チーターラッチ、及び同様のものを含むことができる。
【００１６】
タグデコードモジュール２０６は、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値（信号２２６）を受け取るための入力部と、ラッチされたグローバルプリチャージ制御信号２２８を受け取るための入力部と、ｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値から求められたアドレス値に対応する読み出しワード線（ＲＷＬ）識別子を提供するための出力部とを含む。ビットセルアレイ２０８は、ＲＷＬ識別子を受け取るための入力部と、複数の読み出しワード線に対応する複数の行のビットセルと、入力部で受け取られたＲＷＬ識別子に対応するビットセルの行に記憶されたタグ値（信号２３０）を提供する出力部とを含む。ラッチ２１０は、タグ値を受け取るためのラッチ入力と、クロック信号１３２を受け取るための制御入力部と、クロック信号１３２に応答するラッチされたタグ値（信号２３２）を提供する出力部とを含む。
【００１７】
図２が示すように、ｐｒｅｄ  Ａ及びＢ値を生成するデコードモジュール２０２の動作は、クロック信号１３３により制御され、同様に、ラッチ２０４によるｐｒｅｄ  Ａ及びＢ値のラッチ処理もクロック信号１３３により制御される。しかしながら、やはり図示されるように、ラッチされたビットセルアレイ２０８のプリチャージは、プリチャージトリガとして機能するクロック信号に依存せず、ラッチされたｐｒｅｄ  Ａ及びＢ値並びにグローバルプリチャージ制御信号２２８にのみ直接応答する。
【００１８】
図３を参照すると、本開示の少なくとも１つの実施形態による、図２のプリチャージシステムの例示的なオペレーションを示すタイミングチャート３００が示されている。タイミングチャート３００は、クロック信号１３２及びクロック信号１３３を表すクロック信号３０２と、一連のキャッシュアクセスに対するｐｒｅｄ  Ａ及びＢ値の生成を表すプリデコード信号３０４と、ｐｒｅｄ  Ａ及びｐｒｅｄＢ値に応答してタグ値の決定を表すタグアウト信号３０６とを含む。
【００１９】
図示のように、クロック信号１３３がｈｉｇｈでクロック信号１３２がｌｏｗであるクロック位相３１０の間、ビット線のプリチャージが時間ｔ０で始まり、デコードモジュール２０２（図２）が持続時間３２０でｐｒｅｄ  Ａ及びｐｒｅｄＢ値を生成する。ラッチ２０４（図２）は、クロック位相３１０の持続時間３２１でｐｒｅｄ  Ａ及びＢ値をラッチする。ラッチされたｐｒｅｄ  Ａ及びｐｒｅｄＢ値は、クロック位相３１０の終わりのエッジ事象前の持続時間３２１の時間ｔ１でタグデコードモジュール２０６（図２）が利用可能になる。ラッチ２０４によるｐｒｅｄ  Ａ及びｐｒｅｄＢ値の出力に応答して、ビットセルアレイ２０８（図２）は、持続時間３２２でｐｒｅｄ  Ａ及びＢ値の少なくとも１つにより識別される１つ又はそれ以上のビット線のプリチャージを終了する。持続時間３２２では、タグデコードモジュール２０６は、ビットセルアレイ２０８の対応する記憶位置を識別する実効アドレスを継続して求め、識別されると、識別された記憶位置に記憶されているタグ値がラッチ２１０（図２）に出力される。持続時間３２３の時間ｔ３では、ラッチ２１０が、クロック位相３１１と３１２の間のエッジ事象に応答してタブ値をラッチして、ラッチしたタグ値を出力に提供し、ここでラッチしたタグ値は、データアレイ１１０（図１）の対応する記憶位置が要求データを記憶しているかどうかを判断するのに用いられる。従って、従来のプリチャージ方式におけるように時間ｔ２でエッジ事象を待機しなければならないのではなく、タグデコードモジュール２０６は、時間ｔ１でラッチ値が利用可能になると直ぐにプリチャージを中止することができ、これにより、ｐｒｅｄ  Ａ及びＢ値が利用可能になる時点（時間ｔ１）とエッジ事象が生じた時点（時間ｔ２）との間の時間遅れ３３４が短縮又は排除される。
【００２０】
図４及び５を参照すると、本開示の少なくとも１つの実施形態によるタグアレイ１０８の例示的な実装が示されている。図４で図示されるように、タグアレイ１０８は、複数のメモリブロック４０２に区分することができ、ここで各メモリブロック４０２は、タグデコードモジュール４０４とビットセルモジュール４０６とを含む。各タグデコードモジュール４０４は、対応するプリデコードビットｐｒｅｄ  Ａ（ｘ）及びｐｒｅｄ  Ｂ（０：ｎ−１）からのｎビット値を受け取り、これから対応する複数の読み出しワード線（ＲＷＬ）が制御される。例えば図４の関連において、ｐｒｅｄ  Ａ及びＢ値は８ビット値（ｐｒｅｄ  Ａ（０：７）及びｐｒｅｄ  Ｂ（０：７））であり、ここで第１のメモリブロック４０２は、ｐｒｅｄ  Ａ（０）及びｐｒｅｄ  Ｂ（０：７）を受け取り、ＲＷＬ０〜７を制御し、第２のメモリブロック４０２は、ｐｒｅｄ  Ａ（１）及びｐｒｅｄ  Ｂ（０：７）を受け取り、ＲＷＬ８〜１５を制御する、などである。タグアレイ１０８は更に、複数のプリチャージモジュール４０８を含み、ここで各プリチャージモジュール４０８は、ｐｒｅｄ  Ａ値からの対応するビット値を受け取る。例えば、第１のプリチャージモジュール４０８はｐｒｅｄ  Ａ（０）を受け取り、第２のプリチャージモジュール４１０はｐｒｅｄ  Ａ（１）を受け取る、などである。
【００２１】
図示の実施例において、ｐｒｅｄ  Ａ及びＢ値の各々は、各値の１つのビット位置だけがアサートされるようなワンホット値である。メモリブロック４０２の各々がｐｒｅｄ  Ａ値の異なるビットを受け取ると、ｐｒｅｄ  Ａ値のアサートされたビットは、読み出しオペレーションのためにアクセスされることになる対応するメモリブロック４０２を識別する。同様の方法で、ワンホットｐｒｅｄ  Ｂ値の多ビット値は、識別されたメモリブロック４０２のどの読み出しワード線がアサートされることになるかを判断するのに利用される。例えば、ｐｒｅｄ  Ａ（０：７）が値ｘ０１００００００を有する（すなわち、ｐｒｅｄ  Ａ（１）がアサートされる）と仮定し、ここで第２のメモリブロック４０２がその入力でｐｒｅｄ  Ａ（１）を受け取る。更に、ｐｒｅｄ  Ｂ（０：７）が値ｘ０００００１００を有する（すなわち、ｐｒｅｄ  Ｂ（５）がアサートされる）と仮定する。この実施例では、第２のメモリブロック４０２のタグデコードモジュール４０４は、ｐｒｅｄ  Ａ（１）がアサートされるのに起因してトリガされるので、タグデコードモジュール４０４はアクティブになり、これに応答して、アサートされたｐｒｅｄ  Ｂ（５）ビット位置に対応するＲＷＬ５をアサートする。
【００２２】
ｐｒｅｄ  Ａ値はまた、読み出しオペレーションに関連するメモリブロック及び読み出しワード線を識別することに加えて、適切なビット線のプリチャージの終了を直接トリガする役割を果たす。ｐｒｅｄ  Ａ値がワンホット値であるので、プリチャージモジュール４０８のうちの１つだけがアサートされた値を受け取る。従って、プリチャージモジュール４０８の各々は、ｐｒｅｄ  Ａ値の対応するビット値のアサートに応答して、対応するメモリブロックのローカルビット線のプリチャージを中止するよう構成される。例えば、ｐｒｅｄ  Ａ（０：７）が値ｘ１０００００００を有する（すなわち、ｐｒｅｄ  Ａ（０）ビット値がアサートされる）と仮定し、ここで第１のメモリブロック４０２及び第１のプリチャージモジュール４０８がその入力でｐｒｅｄ  Ａ（０）を受け取る。この実施例では、第１のプリチャージモジュール４０８は、アサートされたｐｒｅｄ  Ａ（０）ビット値の受け取りに応答して、第１のメモリブロック４０２のローカルビット線のプリチャージを中止することになる。
【００２３】
図５は、図４の実装をより詳細に示している。図示の実施例では、メモリブロック４０２の各ビットセルモジュール４０６は、複数行のビットセル５０２を含む。ビットセル５０２の各行は、メモリブロック４０２の対応する読み出しワード線（例えば、ＲＷＬ０）に接続されている。更に、ビットセルモジュール４０６のビットセル５０２の各列は、対応するローカルビット線５０４に接続されている。次いで、この各ローカルビット線５０４は、対応するグローバルビット線５０６に接続される。各グローバルビット線５０６は、グローバルビット線５０６上に保持される電圧又は電流に基づく記憶ビット値を決定する出力ドライバ５７０に接続される。図示の実施例では、出力ドライバ５７０は、グローバルビット線５０６に結合された第１の導電電極、電圧基準（例えば、Ｖｃｃ）に結合された第２の導電電極、及び出力ドライバ５７０の出力（ＤＯＵＴ）に結合された制御電極を有するトランジスタ５７２と；グローバルビット線５０６に結合された入力及び出力ドライバ５７０の出力（ｄｏｕｔ）に結合された出力を有するインバータ５７４とを含む。
【００２４】
図示の実施例では、各ビットセル５０２は、書き込みワード線（ＷＷＬ）５１２に接続された８つのトランジスタ（８Ｔ）ビットセル、読み出しワード線（ＲＷＬ）５１０、書き込みビット線５１４（Ｗｂ１）及び５１６（Ｗｂ１'）、及び対応するローカルビット線５０４を含む。従って、ビットセル５０２は、書き込みワード線５１２に結合された制御電極、書き込みビット線５１４に結合された第１の導電電極、及びノード５２１に結合された第２の導電電極を有するトランジスタ５２０と、書き込みワード線５１２に結合された制御電極、書き込みビット線５１６に結合された第１の導電電極、及びノード５２３に結合された第２の導電電極を有するトランジスタ５２０と、ノード５２１に結合された入力及びノード５２３に結合された出力を有するインバータ５２４と、ノード５２３に結合された入力及びノード５２１に結合された出力を有するインバータ５２６と、読み出しワード線５１０に結合された制御電極、ノード５２９に結合された第１の導電電極、及びローカルビット線５０４に結合された第２の導電電極を有するトランジスタ５２８と、ノード５２３に結合された制御電極、ノード５２９に結合された第１の導電電極、及び電圧基準（例えば、接地）に結合された第２の導電電極を有するトランジスタ５３０とを含む。
【００２５】
図５が示すように、タグデコードモジュール４０４は組み合わせロジックとして実装することができ、ここで各ビットペア（ｐｒｅｄ  Ａ（ｘ）、ｐｒｅｄ  Ｂ（ｎ））は対応するＮＡＮＤゲート５４２に入力され、ＮＡＮＤゲートの出力はインバータに入力され、次いで、これを用いて対応する読み出しワード線をアサート及びディアサートする。例えば、第１のメモリブロック４０４は、値ｐｒｅｄ  Ａ（０）及びｐｒｅｄ（０：７）を受け取り、ここでｐｒｅｄ  Ａ（０）及びｐｒｅｄ（０）はＮＡＮＤゲート５４２に出力され、ＮＡＮＤゲート５４２の出力はインバータに提供されて、次いで、読み出しワード線５１０（ＲＷＬ０）を制御する。従って、ビット値ｐｒｅｄ  Ａ（０）及びｐｒｅｄＢ（０）がワンホットｐｒｅｄ  Ａ及びＢに対してアサートされると、インバータ５４４の出力がアサートされることになり、これにより読み出しワード線５１０をアサートする。同様に、ビット値ｐｒｅｄ  Ａ（０）及びｐｒｅｄＢ（０）の何れかがアサートされないときには、読み出しワード線５１０はアサートされないことになる。更に、場合によっては、読み出しイネーブル信号を用いて読み出しアクセスを制御することができる。従って、ＮＡＮＤゲート５４２は更に、読み出しイネーブル信号を受け取る第３の出力を含むことができ、読み出しイネーブル信号がアサートされたときにのみＮＡＮＤゲートの出力がネゲートされるようにする。
【００２６】
更に図５が示すように、プリチャージモジュール４０８はまた、組み合わせロジックとして実装することができる。図示の実施例において、各プリチャージモジュール４０８は、ｐｒｅｄ  Ａ値の対応するビット値を受け取る入力及び出力を有するインバータ５４６と、インバータ５４６の出力に結合された入力及び出力を有するインバータ５４８と、インバータ５４８の出力に結合された制御電極、電圧基準（例えば、Ｖｃｃ）に結合された第１の導電電極、及びローカルビット線５０４に結合された第２の導電電極を有するｐ型トランジスタ５６０と、ローカルビット線５０４に結合された入力及び出力を有するインバータ５６２と、電圧基準（例えば、Ｖｃｃ）に結合された第１の導電電極、インバータ５６２の入力に結合された第２の導電電極、及びインバータ５６２の出力に結合された制御電極を有するキーパートランジスタ５６１と、インバータ５６２の出力に結合された制御電極、電圧基準（例えば、接地）に結合された第１の導電電極、及びグローバルビット線５０６に結合された第２の導電電極を有するトランジスタ５６４を含む。従って、トランジスタ５６０は、ｐｒｅｄ  Ａ値の対応するビット値のアサートだけに直接応答して、導電電極間の電流フローを中止し、これによりローカルビット線５０４は、ビットセル５０２内に記憶された値を伝達することが可能となる。プリチャージモジュール４０８が、メモリブロック５０２の他のローカルビット線について同じ構成を含むことは理解されるであろう。
【００２７】
アクセスされることになるメモリブロック４０２のローカルビット線のプリチャージを非同期的に終了することに加えて、グローバルプリチャージモ制御信号２１８（図２）のアサートに応答してタグアレイ１０８のグローバルビット線５０６のプリチャージを非同期的に終了するために、グローバルプリチャージモジュール５６０を用いる。１つの実施形態において、ｐｒｅｄ  Ａビット位置の何れかがアサートされるときは常に（すなわち、ｐｒｅｄ  Ａ値がゼロでないときは常に）、プリチャージ制御信号２１８はアサートされる。従って、グローバルプリチャージ制御信号２１８は、例えば、ｐｒｅｄ  Ａ値のビット位置の各々についての入力を有するＯＲゲート（又はＯＲゲートの階層）の出力として生成することができる。図示の実施例では、グローバルプリチャージモジュール５６０は、プリチャージ制御信号２１８を受け取る入力と出力とを有するインバータ５５２、インバータ５５２の出力に結合された入力と出力とを有するインバータ５５４、及びインバータ５５４の出力に結合された制御電極と電圧基準（例えば、Ｖｃｃ）に結合された第１の導電電極とグローバルビット線５０６に結合された第２の導電電極とを有するｐ型トランジスタ５５６を含む、組み合わせロジックとして実装される。インバータ５５２及び５５４は、対応する読み出しワード線をアサートするのに使用するためＮＡＮＤゲート５５４２及びインバータ５４４によって導入される遅延を一致させる役割を果たすことは理解されるであろう。従って、グローバルプリチャージ制御信号２１８がアサートされると、トランジスタ５５６は、導電電極間の電流フローを拒否し、これによりグローバルビット線５０６がローカルビット線５０４上の値を搬送することが可能になる。
【００２８】
図６を参照すると、本開示の少なくとも１つの実施形態による図４及び５の実装の例示的なオペレーションを示すタイミングチャート６００が示されている。タイミングチャート６００は、クロック信号１３２及び１３３（図１）を表す信号６０１と、ｐｒｅｄ  Ａ及びＢ値のアサーションを表す信号６０２と、メモリブロックのローカルビット線のプリチャージを表す信号６０４（アクティブｌｏｗ）と、メモリブロックのグローバルビット線のプリチャージを表す信号６０６（アクティブｌｏｗ）と、メモリブロックの読み出しワード線のアサーションを表す信号６０８と、対応するローカルビット線上へのビットセルの行の値の出力を表す信号６１０と、ローカルビット線からグローバルビット線への値の移行を表す信号６１２と、グローバルビット線のセンス増幅から生じるタグ値の出力を表す信号６１４を含む。
【００２９】
時間ｔ０（時間６２０）で、クロック信号（信号６０１）のエッジ事象（例えば、立ち上がり事象）によりｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ値の生成がイネーブルになる。時間ｔ１の前に、ローカル及びグローバルビット線がプリチャージされる。時間ｔ１（時間６２１）で、ｐｒｅｄ  Ａ及びＢ値がラッチされ、これに応答して、時間ｔ２（時間６２２）で、ｐｒｅｄ  Ａ値により識別されるメモリブロックのローカルビット線及びグローバルビット線のプリチャージが非同期的に終了し、ｐｒｅｄ  Ａ値により識別される対応する読み出しワード線がアサートされる。時間ｔ３（６２３）で、アサートされた読み出しワード線に対応する行に沿ったビットセルの各々の値が対応するプリチャージされたビット線に移行され、時間ｔ４（時間６２４）で、ローカルビット線の値は、対応するグローバルビット線に移行され、出力として提供される。
【００３０】
時間ｔ５（時間６２５）で、ｐｒｅｄ  Ａ及びＢ値はｌｏｗにプルされ、又はアンアサートされ、これに応答して、時間ｔ６（時間６２６）でローカル及びグローバルビット線に対するプリチャージプロセスが始まる。その後、時間ｔ７（時間６２７）でローカルビット線及びグローバルビット線がプリチャージされ、その結果、タグアレイ１０８の出力がディアサート又はｌｏｗにプルされる。
【００３１】
本開示の他の実施形態、用途、及び利点は、本明細書で開示された開示事項の詳説及び実施の考察により当業者には明らかになるであろう。本明細書及び図面は、単に例証とみなすべきであり、従って、本開示の範囲は、添付の請求項及びその均等物によってのみ限定されるものとする。
【図面の簡単な説明】
【００３２】
【図１】本発明の少なくとも１つの実施形態による非同期メモリプリチャージを実装する例示的な処理システムを示すブロック図である。
【図２】本発明の少なくとも１つの実施形態による例示的な非同期メモリプリチャージシステムを示すブロック図である。
【図３】本発明の少なくとも１つの実施形態による例示的なローカルビット線及びグローバルビット線プリチャージ方式を示すタイミングチャートである。
【図４】本発明の少なくとも１つの実施形態による例示的なメモリ構成要素を示す図である。
【図５】本発明の少なくとも１つの実施形態による図４のメモリ構成要素の例示的な実装を示す図である。
【図６】本発明の少なくとも１つの実施形態による図５のメモリ構成要素の実装の例示的なオペレーションを示すタイミングチャートである。
【符号の説明】
【００３３】
１０４  アドレスデコードモジュール
１０８  タグアレイ
１３２  クロック信号
１３３  クロック信号
２０２  デコードモジュール
２０４  ラッチ
２０６  タグデコードモジュール
２０８  ビットセルアレイ
２１０  ラッチ
２１２  信号（オペランドＡ）
２１４  信号（オペランドＢ）
２１６  信号（ｐｒｅｄ  Ａ及びＢ）
２１８  グローバルプリチャージ制御信号
２２６  信号（ラッチされたｐｒｅｄ  Ａ及びｐｒｅｄ  Ｂ）
２２８  ラッチされたグローバルプリチャージ制御信号
２３０  タグ値
２３２  ラッチされたタグ値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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