(57)【要約】ＳＯＩベースのＣＭＯＳ回路の、センシティブなＲＡＭ領域にバルク状のトランジスタ（１５１Ｂ）を形成することによって、ＲＡＭ領域はバルクトランジスタ構造に基づいて形成されているので、トランジスタの幅を増加させることにより、あるいはボディ接続をすることによって典型的に考慮されうるヒステリシス効果が削減されることから、有効チップ領域を非常に節約することができる。よって、高速スイッチング速度の恩恵は、ＣＰＵコアなどの速度クリティカル回路に維持されると同時に、ＲＡＭ回路は非常に空間効率的な方法で形成されうる。
2009532865.tif 000002
【特許請求の範囲】
【請求項１】
基板（１０１）に形成されるＳＯＩ領域（１０３Ｓ）に、電子回路の第１の複数のトランジスタ（１５１Ｓ）を形成するステップと、
前記基板（１０１）に形成されるバルク領域（１０８）に、前記電子回路の第２の複数のトランジスタ（１５１Ｂ）を形成するステップと、を含む方法。
【請求項２】
少なくとも前記第２の複数のトランジスタ（１５１Ｂ）は、メモリセル（１６０）を画定するように形成される、請求項１記載の方法。
【請求項３】
前記第１および第２の複数のトランジスタ（１５１Ｓ、１５１Ｂ）の形成ステップは、埋め込み絶縁層（１０２）が形成された前記基板（１０１）と、前記埋め込み絶縁層（１０２）が形成された半導体材料（１０３）とを供給し、前記絶縁層上に第１結晶性半導体領域（１５０Ｂ）を形成し、前記基板（１０１）の一部（１０１Ｃ）を露出するように前記半導体材料（１０３）と前記埋め込み絶縁層（１０２）とをパターニングし、前記基板（１０１）の前記露出部位（１０１Ｃ）上に第２結晶性半導体領域（１０８）を形成するステップを含む、請求項１記載の方法。
【請求項４】
前記基板の前記露出部位上に前記第２結晶性半導体領域（１０８）を形成するステップは、前記露出部位（１０１Ｃ）を成長テンプレートとして使用して、前記第２半導体領域（１０８）をエピタキシャル成長させるステップを含む、請求項３記載の方法。
【請求項５】
前記第２結晶性半導体領域（１０８）を形成するステップは、半導体材料を堆積し、前記基板の前記露出部位（１０１Ｃ）を結晶テンプレートとして使用して、前記堆積した半導体材料を再結晶化するステップをさらに含む、請求項３記載の方法。
【請求項６】
前記第１および第２の複数のトランジスタ（１５１Ｓ、１５１Ｂ）を形成するステップは、半導体層（３０３）が形成された前記基板（３０１）を供給し、前記ＳＯＩ領域（１０３Ｓ）を画定するように前記半導体層に埋め込み絶縁層（３０２Ｓ）を選択的に形成するステップを含む、請求項１記載の方法。
【請求項７】
前記埋め込み絶縁層（３０２Ｓ）を選択的に形成するステップは、イオン注入によって選択的に種を導入し、さらに、前記種に基づいて前記埋め込み絶縁層（３０２Ｓ）を形成するために熱処理を行うステップを含む、請求項６記載の方法。
【請求項８】
前記第１および第２の複数のトランジスタ（１５１Ｓ、１５１Ｂ）を形成するステップは、結晶部位（４０３）と、絶縁部位（４０２Ｓ）とをドネータ基板（４２０）の表面層に形成し、前記表面層を有する前記ドネータ基板（４２０）を前記基板（４０１Ｂ）に接合し、前記ドネータ基板（４２０）の余分な材料を除去して、前記絶縁部位（４０２Ｓ）上に前記ＳＯＩ領域（４５０Ｓ）として材料（４０３Ｓ）を保持し、前記結晶部位（４０８）を前記バルク領域（４５０Ｂ）として用いるようにする、請求項１記載の方法。
【請求項９】
前記絶縁部位（４０２Ｓ）は、前記表面層にリセスを形成し、絶縁材料で前記リセスを埋め込むステップをさらに含む、請求項８記載の方法。
【請求項１０】
第１結晶層（１０１Ｂ）上に形成された埋め込み層（１０２）と前記埋め込み絶縁層（１０２）上に形成された第２結晶層（１０３）を備えた基板（１０１）を供給するステップと、
前記第１結晶層（１０１）の部位（１０１Ｃ）を露出するように、前記第２結晶層（１０３）と前記埋め込み絶縁層（１０２）の一部を除去するステップと、
前記第１結晶層（１０１Ｂ）の前記露出部位（１０１Ｃ）を成長テンプレートとして使用して、選択的エピタキシャル成長プロセスを実行することによって結晶バルク領域（１５０Ｂ）を形成するステップと、を含む方法。
【請求項１１】
前記結晶バルク領域（１５０Ｂ）は、前記基板（１０１）の上方に形成される集積回路の複数のメモリセル（１６０）を受け入れる領域である、請求項１０記載の方法。
【請求項１２】
複数のＳＯＩ領域（１５０Ｓ）と複数のバルク領域（１５０Ｂ）とを含む基板（１０１）と、
前記ＳＯＩ領域（１５０Ｓ）中の第１の複数のトランジスタ（１５１Ｓ）と、
前記バルク領域（１５０Ｂ）中の第２の複数のトランジスタ（１５１Ｂ）と、を含む半導体デバイス（１００）。
【請求項１３】
前記第１の複数の電界効果トランジスタはロジック回路を表し、前記第２の複数の電界効果トランジスタはメモリブロックを表す、請求項１２記載の半導体デバイス（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は、集積回路の形成技術に関し、より詳細には、高速ロジック回路ならびに、例えば、ＣＰＵのキャッシュメモリの形態で、その挙動がメモリ領域などのスピードに関するクリティカル性が小さくなっている機能ブロックを含む複合回路に電界効果トランジスタを形成する技術に関する。
【背景技術】
【０００２】
集積回路を製造するには、特定の回路レイアウトに従って所与のチップエリア上に多数の回路素子を形成する必要がある。
一般に、現在のところ、複数のプロセス技術が実行されており、マイクロプロセッサ、ストレージチップ、ＡＳＩＣ（特定用途向け集積回路）などの複合回路に対しては、動作速度および／あるいは電力消費量および／あるいは費用効果の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。
ＣＭＯＳ技術を用いた複合集積回路の製造においては、ｎチャネルトランジスタ及びｐチャネルトランジスタなどの何百万もの相補形トランジスタが結晶性半導体層を含む基板に形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ｎチャネルトランジスタであるかｐチャネルトランジスタであるかを問わず、ＭＯＳトランジスタはいわゆるｐｎ接合を備えている。このｐｎ接合は、高濃度ドープ領域とソース領域の境界に形成され、ドレイン領域ならびにソース領域の間には逆に、または弱くドープされたチャネル領域が形成される。
チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域の上方に形成され、薄い絶縁層によってこの領域から分離されているゲート電極により制御される。
【０００４】
チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に導電性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の導電性によって、ＭＯＳトランジスタの特性が実質的に決定される。
したがって、後者の特徴によってチャネル長が縮小され、これに伴いチャネルの抵抗率が下がり、集積回路の動作速度を上げるための主要な設計基準とされる。前者の特徴から言えば、他の利点に加えて、シリコンオンインシュレータアーキテクチャは、ＭＯＳトランジスタの製造において重要性を増し続けている。
【０００５】
その理由は、ＰＮ接合の寄生容量が低下し、その結果、バルクトランジスタのスイッチング速度が速くなるというＭＯＳトランジスタの特徴によるためである。ＳＯＩトランジスタにおいて、ドレインならびにソース領域に加えて、チャネル領域が設けられる半導体領域（ボディとも呼ばれる）は、誘電的にカプセル化される。これにより著しい利点が与えられる一方で複数の問題点も生じる。
基板に電気的に接続され、特定の電位でバルクトランジスタのボディを維持している基板に特定の電位が印加されるバルクデバイスのボディとは違って、ＳＯＩトランジスタのボディは特定の基準電位に接続されないために、このボディの電位は通常少数電荷キャリアが蓄積されることで浮遊状態にあり、この結果、トランジスタのしきい値電圧Ｖｔが変動する。これは、ヒステリシスとも呼ばれる。特に、スタティックメモリセルに対しては、しきい値の変動によりセルが非常に不安定になる。このことは、メモリセルのデータインテグリティの点では許容することができない。
【０００６】
この結果、メモリブロックを含む従来のＳＯＩデバイスでは、メモリブロックのＳＯＩトランジスタの駆動電流値域を十分に高くするように、しきい値電圧の変動に対応づけられる駆動電流の変動が適切な設計測定によって考慮される。したがって、メモリブロックのそれぞれのＳＯＩトランジスタは、所要の駆動電流マージンを与えることができるように典型的には十分に広い幅で形成されるので、適度に広いチップ領域が必要とされる。
【０００７】
同様に、例えば、いわゆるボディタイなどのフローティングボディ電位によって生じるしきい値の変動をなくすための他の設計法は非常に場所を取る解決法であり、拡張したＲＡＭ領域を含む非常にスケーリングされた複雑な半導体デバイスにとっては望ましくない。上述の状況を鑑みて、上述した１以上の問題点を回避しながら、あるいは、少なくともその影響を減らしつつ、クリティカルな機能ブロックにおいて最新のＳＯＩデバイスの形成を可能にする代替技術が求められている。
【課題を解決するための手段】
【０００８】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。
この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。
ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【０００９】
概して、本発明は、ＳＯＩアーキテクチャに基づいて形成されるタイムクリティカルな機能回路ブロックを有する最新の集積回路において、所要の床面積を縮小し、さらに、スタティックＲＡＭ領域などのヒステリシス効果に対する感度が高いデバイス領域を縮小することを目的とした技術に関する。このために、キャッシュ領域や他のメモリ領域などの、センシティブなデバイス領域、および、速度要件があまりクリティカルでないデバイス領域は、バルク状トランジスタアーキテクチャに基づいて形成される。一方で、他の領域では、ＳＯＩアーキテクチャが依然として使用されることから、バルク状デバイスのしきい値電圧の変動を実質的に減らすことができ、そうでない場合は、フローティングボディ電位によってしきい値電圧の変動が生じる。
【００１０】
これにより、これらのデバイスの駆動電流容量は、ＳＯＩトランジスタと違って、ヒステリシスの影響を考慮せずに決定することができることから、バルク状トランジスタは等価のＳＯＩトランジスタよりも寸法が縮小される。
【００１１】
本発明の１つの例示的実施形態によれば、方法は、基板の上方に設けられる絶縁層上に第１結晶性半導体領域を形成するステップを含む。上記方法は、さらに、第１結晶性半導体領域に隣接して、上記基板に接続する第２結晶性半導体領域を形成するステップを含む。この第１結晶性半導体領域とその上には、第１の複数のトランジスタが形成され、第２結晶性半導体領域とその上には、第２の複数のトランジスタが形成される。
【００１２】
本発明の別の例示的実施形態によれば、半導体デバイスは、基板の上方に形成される絶縁層上に第１結晶性半導体領域を含む。この第１結晶性半導体領域に横方向に隣接して形成され、上記基板に接続するのは、第２結晶性半導体領域である。さらに、第１結晶性半導体領域とその上には、第１の複数の電界効果トランジスタが形成され、第２結晶性半導体領域とその上には、第２の複数の電界効果トランジスタが形成される。
【発明を実施するための最良の形態】
【００１３】
本発明は、添付の図面とあわせて、以下の説明を読むことによって理解することができる。図面を通して、同じ参照符号は同様の要素を表す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
【００１４】
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００１５】
以下、本発明を添付の図面を参照しながら説明する。各図面には、単に説明を目的として、さらに、当業者には周知の詳細な説明で本発明を曖昧なものにしないように、様々な構造、システムならびに装置が概略的に描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。
用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００１６】
概して、本発明は、単一の基板にＳＯＩトランジスタとバルクトランジスタとを共通に形成する技術に関し、このバルクデバイスは、ヒステリシス効果、つまり、接続されていないＳＯＩトランジスタのトランジスタボディ中に電荷キャリアが蓄積されることで生じるそれぞれの電界効果トランジスタのしきい値電圧の変動、に対しての感度が増した機能回路ブロックであってもよい。これにより、駆動電流容量マージンを増加するための更にボディ・タイ（body tie）やトランジスタの幅の大きな増加を行うことなくデバイスの安定性を高めることができる。
【００１７】
これにより、ＣＰＵコア、組合せ論理ブロックなどのクリティカルな回路ブロックでは、トランジスタはＳＯＩアーキテクチャで提供されるのでＳＯＩコンフィグレーションの利点を得ることができる。つまり、寄生容量が減少することでスイッチング速度が速くなる。一方でスタティックＲＡＭ領域、キャッシュ領域などのセンシティブなデバイス領域では、回路が占有するチップ領域を従来の最新のＳＯＩデバイスよりも著しく減らすことができる。このために、非常に実効的な製造技術に基づいて、それぞれのデバイス領域が形成され、該領域では、埋め込み酸化物などのそれぞれの埋め込み絶縁層が所望の特徴を備えて形成される。
【００１８】
一方で、これに加えて、それぞれのバルク領域が形成される。ある例示的実施形態では、バルク領域は標準的なＳＯＩ基板から形成が開始され、一方で別の実施形態では、それぞれのＳＯＩ／バルク基板を提供するために、最新の注入もしくはウェハ接合技術が用いられる。図１ａ〜１ｇ、２ａ〜２ｄ、３ａ〜３ｂ、および４ａ〜４ｃに関して、以下に本発明のさらなる例示的実施形態をより詳細に説明する。
【００１９】
図１ａに、早期の製造段階における断面図で半導体デバイス１００を概略的に例示する。デバイス１００は、シリコン基板などのバルク半導体基板や任意のその他の半導体基板などの、任意の適切な基板であってもよい。ある例示的実施形態では、基板１００はベース部１０１Ａを含む。これは、任意の構造であってもよく、さらに、例えば、絶縁材料、半導体材料から構成されてもよい。一方で、上部１０１Ｂはシリコン、シリコン／ゲルマニウム、シリコン／炭素などの実質的な結晶性半導体材料や任意の他の適切な半導体材料から形成されてもよい。
【００２０】
以下にさらに詳しく説明しているように、基板１０１、つまり、少なくとも部位１０１Ｂは、デバイス１００の特定の領域において、それぞれの結晶性半導体領域を形成するための結晶テンプレートとして用いられる。ここは、ある実施形態では、メモリ領域を形成する電界効果トランジスタを受け入れる領域である。これにより、上部１０１Ｂに基づいて形成されるそれぞれの半導体領域の所望の特徴に応じて、この部位１０１Ｂには、例えば、結晶方向、格子の間隔などの点から、対応する結晶特徴が与えられる。
【００２１】
例えば、上部１０１Ｂに基づいて形成されるバルク半導体領域に対して特定の結晶方向が所望される場合は、部位１０１Ｂにはそれぞれの結晶方向が与えられる。デバイス１００は、埋め込み絶縁層１０２をさらに含む。この層は、二酸化シリコン、窒化シリコンなどの任意の適切な絶縁材料や、後述しているように、デバイス１００の特定領域に非常に高度なＳＯＩトランジスタ素子を形成するために必要な特徴を与える他の材料から構成される。さらに、この埋め込み絶縁層１０２上には結晶性半導体層１０３が形成される。この半導体層１０３は、デバイス１００の特定領域に形成されるＳＯＩトランジスタに望ましい特徴を備えている。例えば、半導体層１０３の材料組成、結晶方向、厚みなどは、最新のＳＯＩトランジスタのデバイス要件に従って選択されうる。
【００２２】
ある例示的実施形態では、半導体層１０３は、シリコンから構成されてもよく、これは、更なるプロセスおよびデバイス要件に応じて、炭素、ゲルマニウムなどの、一定量の非シリコン原子を含む。典型的には、図１ａに示す半導体デバイス１００は、ウェハ接合技術、最新のＳＩＭＯＸ注入技術などを含む、十分に確立された技術に基づいて形成されうる。図１ｂに、さらに進んだ製造段階におけるデバイス１００を概略的に示す。このデバイスは、対応するＳＯＩトランジスタを形成するためにＳＯＩ領域として機能することを目的としたデバイス領域１５０Ｓを覆うハードマスク層などのマスク１０４を含む一方で、基板１０１に、つまり、少なくとも基板１０１の上部１０１Ｂに接続しているそれぞれの結晶性半導体材料を受け入れる領域１５０Ｂを露出している。
【００２３】
マスク１０４は、窒化シリコン、二酸化シリコンなどの任意の適切な材料、および、以下の処理において十分な選択性を与える材料組成から構成されうる。１つの例示的実施形態では、マスク１０４のパターン形成を強化し、後続の製造段階でこのマスクを除去するように、マスク１０４の材料に対するエッチ選択性が高い材料などで任意のエッチストップ層１０５が設けられる。例えば、マスク１０４は、窒化シリコンから形成され、任意のエッチストップ層１０５は二酸化シリコンから形成されてもよい。
【００２４】
このマスク１０４は、以下のプロセスを用いて製造される。まず、任意のエッチストップ層１０５が設けられるのであれば、プラズマエンハンスト化学気相堆積（ＰＥＣＶＤ）などの十分に確立された堆積技術に基づいて、酸化および／または堆積により、該層が形成される。その後、例えばＰＥＣＶＤに基づいて、マスク１０４に対する所要の厚みと所望の特徴で材料層が堆積される。その後、例えば、それぞれのレジストマスクを形成し、このレジストマスクをエッチマスクとして用いて材料層をエッチングすることによって、この材料層がリソグラフィプロセスに基づいてパターン形成される。その後、レジストマスクが除去され、デバイス１００は、層１０５が設けられていれば、該層の露出部位を除去するために、さらなるエッチ雰囲気１０６にさらされて、層１０３から１０２までをエッチスルーする。例えば、エッチプロセス１０６の第１段階において、場合によっては、任意のエッチストップ層１０５を除去した後に、半導体１０３をエッチスルーしてもよく、この場合には、埋め込み絶縁層１０２とその上にエッチプロセスが確実に停止するように、選択性エッチ物質が用いられる。このようにして、基板１０１全体にわたって、高度に制御可能なエッチプロセスを確立することができる。
【００２５】
その後、上部１０１Ｂをエッチダウンするように、埋め込み絶縁層１０２の材料に対するエッチ速度を高めるためにエッチ物質を変更してもよい。ある例示的実施形態では、このエッチステップにおいて、上部１０１Ｂの材料に対して高選択性のエッチ物質をさらに選択することができ、これにより、基板１０１全体にわたって高度な制御が可能でき、さらに非常に均一にエッチできる。他の例示的実施形態では、エッチプロセス１０６は、非選択性エッチ物質に基づいて実行してもよく、これにより、単一のエッチステップで層１０３と層１０２とをエッチスルーすることができる。この場合、エッチプロセス１０６の端部は、端部の検出に基づいて、もしくは所定のエッチ時間によって決定される。図１ｃに、上述のプロセスシーケンスが完了し、さらに、後続のエピタキシャル成長プロセスのために表面１０１Ｃを準備するように、部位１０１Ｂの露出面１０１Ｃから汚染物質を除去するためのいずれの洗浄プロセスを行った後のデバイス１００を概略的に示す。この製造段階では、デバイス１００は、第１結晶性半導体領域１０３Ｓを含む。この領域は、結晶性半導体層１０３の残留物であり、これは、現在は１０２Ｓとして示されている埋め込み絶縁層１０２の残留物の上方に形成される。これにより、デバイス１００内にＳＯＩ領域が設けられ、この領域内と上方には、それぞれのＳＯＩトランジスタ素子が形成される。
【００２６】
図１ｄに、基板１０１、つまり、基板１０１の上部１０１Ｂに接続する第２結晶性半導体領域１０８を選択的に形成する選択的エピタキシャル成長プロセス１０７において、さらに進んだ製造段階における半導体デバイス１００を概略的に示す。この選択的エピタキシャル成長プロセス１０７においては、半導体材料の材料の堆積が部位１０１Ｂの露出部位に実質的に制限され、その一方で、マスク１０４には何の材料も形成されないように、圧力、温度、先駆物質ガスの組成、キャリアガスの量および種類といったそれぞれのプロセスパラメータが選択される。これにより、プロセス１０７において、半導体材料はまず、露出面１０１Ｃに堆積し、さらに、表面１０１Ｃの結晶構造を採用する。エピタキシャル成長した材料が特定の高さに到達した後、プロセス１０７は中断される。これにより、結晶領域１０８が設けられる。
【００２７】
この領域の特徴は、堆積される材料の種類と、下方の、上部１０１Ｂの結晶構造によって実質的に決定される。例えば、第２結晶性半導体領域１０８にトランジスタ素子を形成するために、第１結晶性半導体領域１０３Ｓとは異なる結晶方向が有利であれば、所望の結晶方向を有した部位１０１Ｂが設けられる。これにより、ある例示的実施形態では、第１結晶性半導体領域１０３Ｓと第２結晶性半導体領域１０８とをＳＯＩ領域とバルク領域としてそれぞれ与えると同時に、領域１０３Ｓと１０８に異なる結晶特徴を与えることができる。１つの例示的実施形態では、図１ｄにも例示されているように、エピタキシャル成長プロセス１０７において半導体領域１０３Ｓの結晶材料による影響が不適切であるとされた場合に、エピタキシャル成長プロセス１０７の前に積層１０２Ｓ、１０３Ｓ、および１０４Ｓのそれぞれ露出したサイドウォールに任意のスペーサ１０９が形成される。この場合、スペーサ１０９は任意の十分に確立された技術に基づいて形成され、例えば、そのような技術には、窒化シリコン、二酸化シリコンなどの、水平方向の方面部位からその後除去される任意のスペーサ材料を共形に堆積する技術が挙げられる。したがって、半導体領域１０３Ｓは成長プロセス１０７において効率的に絶縁される。
【００２８】
図１ｅに、さらに進んだ製造段階における半導体デバイス１００を概略的に示す。ここでは、マスク１０４は除去されて第１半導体領域１０３Ｓが露出しているので、ＳＯＩ領域１５０Ｓがバルク領域１５０Ｂに隣接している。マスク１０４は、第１および第２半導体領域１０３Ｓ、１０８が実質的に結晶シリコンから構成される場合は、シリコンベースの材料に対して、例えば二酸化シリコン、窒化シリコンなどの複数の誘電材料に対して十分に確立されている高選択性エッチプロセスに基づいて除去することができる。例えば、窒化シリコンは、第２半導体領域１０８中の材料を実質的に除去せずに、熱いリン酸に基づいて、選択性の高い方法で効率的に除去することができる。
【００２９】
他の例示的実施形態では、マスク１０４の除去後、結果として生じるデバイス１００の表面の形状が更なる処理に対して不適切であると考えられれば、更なる平坦化処理を実行してもよい。例えば、マスク１０４の除去後に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）プロセスを行ってもよく、これにより、以下に詳述しているような平面構造を供給することができる。図１ｆに、さらに進んだ製造段階における半導体デバイスを概略的に示す。ここでは、第１半導体領域１０３とその上に複数のトランジスタ素子１５１Ｓが形成されている。これは、ＳＯＩアーキテクチャに基づくトランジスタ素子に対応する。
【００３０】
他方、複数のトランジスタ素子１５１Ｂは、第２半導体領域とその上に形成されて、バルクのようなトランジスタアーキテクチャが形成される。トランジスタ１５１Ｓ、１５１Ｂは、特定の設計要件に従って形成することができ、その際に、既に説明したように、ＳＯＩトランジスタ１５１Ｓは速度を考慮して形成され、一方でトランジスタ１５１Ｂは、デバイス１００内で、床面積を縮小した状態で高機能の安定性を供給するように形成される。このために、十分に確立された製造技術が用いられる。これには、所望のトランジスタの特徴を得るための任意の高度な製造プロセスが含まれる。例えば、非常に高度な用途において、トランジスタのパフォーマンス、特にＳＯＩトランジスタ１５１Ｓのパフォーマンスを向上するように応力ならびに歪みを生成する技術が導入され、異なる歪みの特徴がトランジスタ１５１Ｂに与えられる。
【００３１】
例えば、すでに説明したように、異なるデバイス領域１５０Ｓおよび１５０Ｂの機能に対して対応のトランジスタの特徴をさらに強化するように、半導体領域１０８の材料の特徴は、領域１０３Ｓの材料の特徴と異なってもよい。例えば、ある用途では、半導体領域１０３Ｓの材料を歪みのあるシリコン材料として供給してもよい。一方で、半導体領域１０８では、対応の歪みは望ましくない。したがって、この場合、領域１０８Ｓの材料は、基板１０１の部位１０１Ｂに実質的に歪みのない半導体材料を供給することによって、シリコンなどの実質的に緩和した半導体材料として成長することができる。
【００３２】
図１ｆのトランジスタ構造は単なる例示であって、任意の適切なトランジスタ構造を採用してもよいのは明らかである。例えば、例示のように、トランジスタ１５１Ｓおよび１５１Ｂはそれぞれのゲート電極１５２を備えており、ある実施形態では、ゲート電極の寸法は約１００ｎｍか実質的にそれよりも小さく、それぞれのゲート絶縁層１５３上に形成され、例えば、それぞれの層は、それぞれのトランジスタ素子間で異なり、さらに、トランジスタ１５１Ｓと１５１Ｂとの間でも異なる。さらに、それぞれのドレインならびにソース領域１５４が形成されるので、ボディ領域１５５内に形成されるチャネル領域が囲まれる。すでに説明したように、ＳＯＩトランジスタ１５１Ｓのボディ領域１５５は、それぞれの絶縁構造１５６と下方の絶縁層１０２とが設けられることで誘電的にカプセル化される。したがって、ＳＯＩトランジスタ１５１Ｓのボディ領域１５５に蓄積される電荷キャリアは、いずれのボディ接続もなされていない限り、ドレインならびにソース領域１５４を通ってリーク電流によってのみ排出される。
【００３３】
しかし、これには非常に広い床面積を必要とするので、トランジスタの動作において、ボディ１５５のフローティング電位にある程度の変動が生じる。したがって、それぞれのしきい値電圧に対応する変動が観測される。この変動は、ヒステリシスとも呼ばれる。ＣＰＵコアなどのタイムクリティカル回路ブロックや任意のその他のタイムクリティカル回路に対しては、それぞれのヒステリシス効果は、スイッチング速度の向上のために、あるいは、PNジャンクションにおけるリーク電流の増加についての対応等のある種の対応策を行う場合において、ヒステリシス効果等による駆動電流容量の損失を補償するためにトランジスタ幅を大きくするために、許容範囲つまりトレランスが設けられている。
【００３４】
ＳＯＩトランジスタ１５１Ｓの絶縁ボディ１５５とは違って、バルクトランジスタ１５１Ｂのボディ領域１５５は、半導体領域１０８が上部１０１Ｂに直接的に接続されていることから、基板１０１の少なくとも上部１０１Ｂに電気的に接続される。したがって、通常のバルク構造と同様に、接地電位などの所望の基準電位１５６がバルクトランジスタ１５１Ｂのボディ領域１５５に印加される。したがって、ある実施形態では、複数のバルクトランジスタ１５１ＢがスタティックＲＡＭセルなどのメモリセルを表す場合に、対応のメモリセルは高い安定性を示す。ここでは、トランジスタの構造、つまり、幅方向の寸法は、等価のトランジスタの場合のように、しきい値電圧の大きな変動に対応するための要件よりも、バルクトランジスタの駆動電流要件に基づいて選択されるので、ＳＯＩデバイスのメモリセルに所要の安定した動作を供給するように、トランジスタの幅を著しく増加する必要がある。
【００３５】
例えば、ある高度な用途では、図１ｆに示すようなハイブリッド構造を用いることで、ＣＰＵなどのタイムクリティカルな機能ブロックにおいて同様のパフォーマンスを発揮する等価のＳＯＩデバイスよりもメモリ領域の有効チップスペースを約３０％かそれ以上節約することができ、一方でメモリブロックはＳＯＩ技術で提供される。図１ｇに、２つのインバータペアを概略的に示す。これは、例えば、それぞれ領域１５０Ｓおよび１５０Ｂであり、例えば、対応の回路はスタティックＲＡＭセルであってもよい。例示の実施形態では、スペースを著しく節約するように、対応のＲＡＭセルが実質的に領域１５０Ｂに形成されることは明らかである。
【００３６】
したがって、領域１５０Ｓに示す回路は、例えば、図１ｆの複数のトランジスタ１５１Ｓによって示されるようなタイムクリティカルな機能ブロックを含む非常に高度なＳＯＩデバイスに製造されるときは従来のＲＡＭセルであってもよい。この、バルク領域１５０Ｂに形成されるＲＡＭセル１６０は、共通のゲート電極１６２によって制御されるそれぞれのインバータを形成するｎチャネルトランジスタ１６１Ｃとｐチャネルトランジスタ１７１Ｃとを含む。さらに、トランジスタ１６１Ｃ、１７１Ｃによって形成されるインバータの出力は、ｎチャネルトランジスタ１８１Ｃに接続される。これは、インバータ１６１Ｃ、１７１Ｃから送られる信号のパスゲートであってもよい。同様に、トランジスタ１７１Ｄおよび１６１Ｄは、さらなるパスゲート１８１Ｄに接続されるさらなるインバータを形成する。
【００３７】
すでに説明したように、１６１Ｗや１７１Ｗなどのそれぞれのトランジスタの幅は、所与のノードに対して、つまりゲート１６２Ｗの長さに対して、メモリセル１６０に用いられるトランジスタのバルク構造に起因するしきい値の変動を考慮せずに、メモリセル１６０の適切な動作に求められる駆動電流容量に基づいて選択される。これに対して、ＳＯＩ領域１５０Ｓに形成されるそれぞれの構造では、著しく増加したチップ領域が必要となる。その理由は、ヒステリシス効果を考慮するためにそれぞれのトランジスタの幅１６１Ｗ、１７１Ｗが非常に増加されるために、広範囲におよぶ駆動電流値域が必要となるからである。
【００３８】
したがって、本発明によれば、デバイス１００のそれぞれのメモリ領域はバルクトランジスタアーキテクチャに基づいてデバイス領域１５０Ｂ内に形成されるので、所要の床面積を非常に減らすことができる一方で、タイムクリティカルな回路ブロックに対しては、非常に実効的なＳＯＩアーキテクチャが用いられる。図２ａ〜２ｄに関して、さらなる例示的実施形態が以下により詳細に示されている。ここでは、エピタキシャル成長プロセスの選択性における要件を実質的に緩和することができるように、あるいは、エピタキシャル成長プロセスを実質的に回避するように、さらなるプロセス技術が説明されている。
【００３９】
図２ａに、早期の製造段階における半導体デバイス２００を概略的に示す。このデバイス２００は、基板２０１を含み、この基板２０１の上部には少なくとも、デバイス２００の後続処理に対して結晶テンプレートとして用いられる実質的な結晶性半導体材料が含まれる。基板２０１の特徴に関しては、基板１０１に関してすでに説明したものと同様の基準が採用される。さらに、それぞれのＳＯＩ領域２５０Ｓと対応のバルク領域２５０Ｂはデバイスならびに設計要件に従ってデバイス２００に形成される。つまり、ヒステリシスセンシティブ回路ブロック、つまりヒステリシス効果に対する感度が高い回路ブロックの複雑度に応じて、それぞれのバルク領域２５０Ｂの寸法および数がこれに対応して採用される。
【００４０】
一方、それぞれのＳＯＩ領域の寸法および数は、それぞれのタイムクリティカル回路ブロックにあわせて選択される。よって、領域２５０Ｓ、２５０Ｂの横方向の寸法は、数十ミクロンから１００あるいは数百ミクロンの範囲となる。同様に、デバイス１００について説明したように、それぞれのＳＯＩ領域２５０Ｓでは、埋め込み絶縁層２０２Ｓ、第１結晶性半導体領域２０３Ｓ、およびマスク２０４を含む積層が設けられてもよい。さらに、それぞれの第２結晶性半導体領域２０８は、それぞれのバルク領域２５０Ｂ内に形成されてもよく、その場合に、領域１０３Ｓと１０８に関してもすでに説明しているように、領域２０８の結晶特徴は領域２０３Ｓの特徴と同じであっても違っていてもよい。
【００４１】
図２ａに示すデバイス２００は、デバイス１００に関してすでに説明したのもと実質的に同じプロセス技術に基づいて形成することができる。よって、すでに説明した技術に基づいて領域２５０Ｓに積層を設けるためにそれぞれの層をパターン形成後、エピタキシャル成長プロセス２０７が実行される。その際に、領域２５０Ｓの寸法に応じて、材料堆積の選択性が低下するために、マスク２０４上の部位２０８Ａにも多少の材料が堆積される。これにより、エピタキシャル成長プロセス２０７の選択性に関する要件を緩和するために、例えば選択的エッチプロセスおよび／またはＣＭＰプロセスに基づいて、さらなる材料除去プロセスを行うことによって、残留物２０８Ａの形で一定量の材料堆積が考慮されうる。ある実施形態では、成長プロセス２０７において、領域２０８の材料は、高さが過剰となるように形成され、続いて、この過剰な分は、選択的エッチプロセスによって除去される。よって、対応するマスク２０４からの残留物２０８Ａも除去され、例えば、デバイス１００に関しても説明しているように、後続のプロセスステップにおいて、非常に均一な除去プロセスを提供するようにする。
【００４２】
他の例示的実施形態では、残留物２０８ＡはＣＭＰプロセスに基づいて除去されてもよい。その際に、ある例示的実施形態では、マスク２０４は、領域２０８の材料とマスク２０４との除去速度が異なる場合に対応のＣＭＰプロセスを確実に制御することができるストップ層２０４Ａを含むことができる。例えば、ある実施形態では、マスク２０４は、二酸化シリコンなどから構成される上部２０４Ｂを有し、ストップ層２０４Ａは窒化シリコンから構成されうる。よって、研磨プロセスにおいて、残留物２０８Ａは効率的に除去され、部位２０４Ｂもまた効率的に研磨される。その際に、層２０４Ｂの材料よりも硬度が増していることから、領域２０５Ｂの除去速度は遅くなる。したがって、続いて部位２０４Ｂを完全に除去した後、ストップ層２０４Ａは、領域２５０Ｓにおいて研磨速度が非常に減速する。一方、領域２５０Ｂの材料は、実質的に平坦な表面構造となるまで迅速に研磨される。
【００４３】
図２ｂに、上述のプロセスシーケンス完了後の半導体デバイス２００を概略的に示す。よって、表面形状が実質的に平坦となり、比較的薄い、例えば、約５ｎｍかそれ以下のストップ層２０４Ａの残留物は、すでに説明したように選択的エッチプロセスに基づいて除去される。これにより、さらなるエッチプロセス、ＣＭＰプロセスあるいはこれらの組合せといったさらなる材料除去プロセスを導入することで、エッチプロセス２０７の選択性に対する制約に加えて、基板２０１全体にわたっての均一な堆積に対しての制限が非常に緩和される。その理由は、最終的に得られる領域２０８の高さレベルと、従って最終的に得られる平面性とは、例えば、部位２０４Ａおよび２０４Ｂを含むストップ層２０４を形成する対応の堆積法などの非常に制御可能な堆積プロセスによって決定されるからである。
【００４４】
このようにして、キャビティのエッチプロセスの間に増大する不均一度が許容される。さらに、エピタキシャル成長プロセス２０７においての選択性が高いものの、エッチプロセスに基づく後続の除去に対しては所望の高エッチ選択性を示す必要のない任意の適切な材料を選択することができるので、堆積プロセス２０７のプロセスパラメータに関して、さらに、適切な成長マスク材料の選択に対して、フレキシビリティを高めることができる。図２ｃに、さらなる例示的実施形態におけるデバイス２００を概略的に示す。ここでは、堆積プロセス２０７は、マスク２０４に対する選択性が著しく低下した、もしくは選択性のないエピタキシャルプロセスとして設計されうる。
【００４５】
したがって、層２０８Ａはプロセス２０７によって形成される。その際に、領域２５０Ｂの少なくとも中央部２０８Ｃは、基板２０１のテンプレートに従って実質的な結晶構造を有する。さらに他の例示的実施形態では、層２０８Ａは、堆積された層２０８Ａが結晶部位を含んでいるかどうかに関わらず、実質的な非晶質層として堆積され、その厚みは領域２５０Ｂのリセスを所望の高さに埋め込むように選択される。その後、層２０８Ａの表面形状を平坦にするようにＣＭＰプロセスを行う。その際に、ある例示的実施形態では、層２０８Ａは、すでに説明したように、現在はＣＭＰストップ層として機能しうるそれぞれのマスク層２０４から実質的に完全に除去される。
【００４６】
図２ｄに、上述のプロセスシーケンス完了後の半導体デバイス２００を概略的に示す。よって、該デバイスは、領域２５０Ｓに関しては実質的に平面構造を有する半導体領域２０８を含み、半導体領域２０８は実質的に完全に非晶質化しているか、多結晶か、あるいは結晶部位２０８Ｃを含みうる。その後、マスク層２０４は選択的エッチプロセスに基づいて除去され、マスク層２０４の除去前後に、適切に設計されたアニールプロセスを行い、基板２０１かその一部を結晶テンプレートとして用いて領域２０８を再結晶化するようにしてもよい。例えば、領域２０８を再結晶化するために、約６００〜１０００℃の温度の熱処理を行ってもよい。
【００４７】
他の例示的実施形態では、レーザーベースまたはフラッシュベースのアニール技術を用いて、領域２０８に対応の結晶構造を実効的に得るようにしてもよい。その後、図１ｆおよび１ｇに関しても説明しているように、さらなるプロセスを継続してもよい。つまり、ＳＯＩ構造を有する対応のトランジスタが半導体領域２０３Ｓとその上に形成され、一方で、バルク構造を有する対応のトランジスタが結晶領域２０８とその上に形成される。したがって、それぞれのハイブリッド構造を実現することができる一方で、ＳＯＩ基板から開始する場合は、バルク領域２５０Ｂの形成に関してプロセスのフレキシビリティを高めることができる。
【００４８】
図３ａおよび３ｂに関して、さらなる例示的実施形態を以下に説明する。該図では、それぞれのＳＯＩ領域およびバルク領域は、最新の注入技術に基づいて形成される。図３に、結晶性半導体層３０３を含み、その上方にはマスク層３０４が形成されている基板３０１を含む半導体デバイス３００を概略的に示す。基板３０１は、結晶性半導体層３０３を支援する任意の適切なキャリア材料であってもよい。さらに、マスク層３０４は、注入マスクとして機能し、さらに、３０３Ｄとして示す特定の深度に酸素などの特定の原子種を導入する最新の注入プロセス３０７において、高温などの環境条件に対して耐性の特徴を有する適切な材料から形成されうる。
【００４９】
図３ａに示す半導体デバイス３００は、以下のプロセスに基づいて形成される。結晶性半導体層３０３を含む基板３０１は、基板メーカーから入手可能であり、あるいは、十分に確立された技術に基づいて形成することができる。その後、任意のエッチストップ層などを含むマスク３０４は、フォトリソグラフィに基づいて、十分に確立された堆積ならびにエッチ技術に基づいて形成される。例えば、マスク３０４は二酸化シリコン、窒化シリコンなどから構成されうる。ＳＯＩ領域３５０Ｓを露出するマスク３０４をパターン形成後、マスク３０４に基づいてプロセス３０７が行われる。
【００５０】
ある例示的実施形態では、プロセス３０７は、埋め込み絶縁層を領域３５０Ｓに局所的に形成するように、ＳＩＭＯＸ(Separation by Implantation of Oxygen)であってもよい。このＳＩＭＯＸ技術は、従来は完全なＳＯＩ基板を形成するために用いられるものであり、これは、層３０３の上に重なっている結晶領域を実質的に非晶質化せずに、特定の深度に、つまり、深度３０３Ｄに酸素を注入する特定の注入技術に基づいている。これは、約４００〜６００℃などの高温で酸素注入を行うことによって実現され、これにより注入による損傷が少なくともある程度は直ちに修復される。従って、所要の高ドーズ量を注入した後であっても、注入した酸素の上方の、深度３０３Ｄ周辺の高濃度の、損傷を受けた半導体領域は、埋め込み絶縁層、つまり、酸化物層が形成されるアニールサイクルにおいて実質的に再結晶化される。
【００５１】
高濃度の酸素、例えば、ドーズ量が約１０１８イオン／ｃｍ２で、基板３０１にわたって適度に高い均一性で大ビーム電流を流すことで、最新のＳＩＭＯＸ注入器によって導入される。図３ｂに、ＳＯＩ領域３５０Ｓの半導体層３０３内に埋め込み絶縁層３０２Ｓを形成するために、マスク３０４を除去し、それぞれの熱処理の後の半導体デバイス３００を概略的に示す。よって、デバイス３００は、埋め込み絶縁層３０２Ｓが形成された第１結晶性半導体領域３０３Ｓと、さらに、半導体層３０３の残留部を表す第２半導体領域３０８とを含む。
【００５２】
次に、図１ｆおよび１ｇに関してすでに説明したようなプロセス技術に基づいて、さらなる処理が行われる。つまり、対応のＳＯＩトランジスタは、領域３０３Ｓとその上に形成され、一方で、対応の、メモリ領域のためのバルクデバイスは、領域３０８とその上に形成される。図４ａから４ｃに関して、本発明のさらなる例示的実施形態を以下に説明する。ここでは、本発明の他の例示的実施形態に従ってそれぞれのトランジスタを形成するように、複数のＳＯＩ領域とバルク領域とを形成するためにウェハ接合技術が用いられる。
【００５３】
図４ａに、基板４０１を概略的に示す。この基板は、キャリア部４０１Ａと上部４０１Ｂとを含み、二酸化シリコンなどの絶縁材料や、シリコンなどの半導体材料などの任意の適切な材料を含む。さらに、半導体デバイス４００は、ドネータ基板４２０を含んで示されており、これは、シリコン基板などのバルク半導体基板や、結晶性半導体層４０３が形成された任意の他のキャリア材料の形態で供給される。さらに、半導体層４０３の一部は絶縁層４０２Ｓに置換される。これは、二酸化シリコン、窒化シリコンなどの、ＳＯＩ領域の形成に必要とされるような任意の適切な絶縁材料を含む。さらに、水素および／またはヘリウムなどの、対応して設計された注入プロセス４２１によって注入済みの軽い原子種４２２が特定の深度で層４０３内に形成されうる。
【００５４】
図４ａに示すような半導体デバイス４００は、以下のプロセスによって形成されてもよい。半導体層４０３を含むドネータ基板４２０を供給後に、十分に確立された注入技術によって適切な深度において軽い原子種４２２の位置を決めるように、注入プロセス４２１を実行してもよい。その後、絶縁層４０２Ｓに対応する層４０３の一部を露出するように、層４０３の上方にエッチマスク（図示せず）が形成される。その後、所望の深度にまで層４０３の材料を除去するように対応のエッチプロセスが実行され、続いて、適切なＣＶＤ技術などで絶縁材料が堆積される。その際には、プロセスパラメータに応じて、非常に非共形的な堆積プロセスを得ることができる。その後、ＣＭＰなどで余分な絶縁材料が除去され、これにより、絶縁層４０２Ｓに隣接する層４０３の材料が最終的に露出される。
【００５５】
その他の例示的実施形態では、絶縁材料の堆積前か、あるいは、層４０３をパターン形成する前であってさえも、適切なＣＭＰストップ層を形成し、層４０２Ｓを形成するために余分な絶縁材料を除去後に非常に平らな平面形状を与えるようにしてもよい。図４ｂに、さらに進んだ製造段階で、基板４０１と組み合わせた半導体デバイス４００を、つまり、層４０３を備える半導体デバイス４００を基板４０１に、つまり、層部位４０１Ｂに接合後の状態の半導体デバイス４００を示す。このために、デバイス４００と基板４０１とをしっかりと接続するように、従来のウェハ接合技術のように例えば、約８００℃〜１０００℃の範囲の温度と高圧とが用いられる。ボンド接合プロセスの前、後あるいは間に、原子種４２２は、従来技術において十分に確立された技術が確立されている高圧ウォータージェットなどに基づく後続のへき開プロセスで層４０３の残りを除去するために、層４０３のへき開面を画定すべく、不規則性つまり“バブル”を形成するように熱処理される。
【００５６】
他の例示的実施形態では、層４０３の残りの材料は、研削や研磨やエッチプロセスによって除去されてもよい。この場合、特定の深度にまで導入された原子種４２２は、それぞれの材料除去プロセスを制御するために用いることができる。図４ｃに、上述のプロセスシーケンス完了後のデバイス４００を概略的に示す。よって、デバイス４００は、埋め込み絶縁層４０２Ｓの上に形成された結晶領域４０３Ｓを含み、さらに、結晶領域４０８を有するバルク領域４５０Ｂを備えたＳＯＩ領域４５０Ｓを含む。よって、ＣＰＵコアなどのそれぞれの機能ロジックブロックに対して効率的な高速ＳＯＩトランジスタが１つ以上のＳＯＩ領域４５０Ｓ内に形成される。一方でバルクトランジスタはそれぞれのバルク領域４５０Ｂに形成される。これにより、図１ｆと１ｇに関してもすでに説明しているように、空間効率のよい方法で複合メモリ領域を形成する電位が供給される。この結果、本発明は、例えば複合ＳＲＡＭ領域のバルクトランジスタアーキテクチャを、高速スイッチング速度の恩恵が得られる別のＳＯＩ回路に一体化することができ、一方で、バルクＳＲＡＭ領域はヒステリシス効果の削減により領域を非常に節約することができる技術を提供する。このことは、ＳＯＩ基板から開始して、選択的エピタキシャル成長技術によってこの基板にそれぞれのバルク領域を局所的に形成することで達成することができる。
【００５７】
さらに他の例示的実施形態では、プロセスのフレキシビリティを高めるために、更なる材料除去プロセスと組み合わせて、非選択的エピタキシャル成長、非晶質や多結晶材料の堆積などのあまり複雑でない堆積技術を用いることができる。さらに他の例示的実施形態では、それぞれのＳＯＩ領域とバルク領域とを局所的に形成するために、最新の注入技術ならびにウェハ接合技術を用いることができる。
【００５８】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５９】
【図１ａ】本発明の例示的実施形態に係る、ＳＯＩ状のトランジスタとバルク状のトランジスタとを隣接するデバイス領域に形成する様々な製造段階における半導体デバイスの概略的断面図であり、ＳＯＩ基板から開始して、半導体材料の関連部位を基板の結晶部位に基づいて再成長させている状態を表す説明図。
【図１ｂ】本発明の例示的実施形態に係る、ＳＯＩ状のトランジスタとバルク状のトランジスタとを隣接するデバイス領域に形成する様々な製造段階における半導体デバイスの概略的断面図であり、ＳＯＩ基板から開始して、半導体材料の関連部位を基板の結晶部位に基づいて再成長させている状態を表す説明図。
【図１ｃ】本発明の例示的実施形態に係る、ＳＯＩ状のトランジスタとバルク状のトランジスタとを隣接するデバイス領域に形成する様々な製造段階における半導体デバイスの概略的断面図であり、ＳＯＩ基板から開始して、半導体材料の関連部位を基板の結晶部位に基づいて再成長させている状態を表す説明図。
【図１ｄ】本発明の例示的実施形態に係る、ＳＯＩ状のトランジスタとバルク状のトランジスタとを隣接するデバイス領域に形成する様々な製造段階における半導体デバイスの概略的断面図であり、ＳＯＩ基板から開始して、半導体材料の関連部位を基板の結晶部位に基づいて再成長させている状態を表す説明図。
【図１ｅ】本発明の例示的実施形態に係る、ＳＯＩ状のトランジスタとバルク状のトランジスタとを隣接するデバイス領域に形成する様々な製造段階における半導体デバイスの概略的断面図であり、ＳＯＩ基板から開始して、半導体材料の関連部位を基板の結晶部位に基づいて再成長させている状態を表す説明図。
【図１ｆ】本発明の例示的実施形態に係る、ＳＯＩ状のトランジスタとバルク状のトランジスタとを隣接するデバイス領域に形成する様々な製造段階における半導体デバイスの概略的断面図であり、ＳＯＩ基板から開始して、半導体材料の関連部位を基板の結晶部位に基づいて再成長させている状態を表す説明図。
【図１ｇ】本発明に係るＳＯＩデバイスとバルクデバイスとして形成される複数のトランジスタ素子のそれぞれの概略的上面図であり、バルクデバイスのトランジスタ幅は等価のＳＯＩデバイスよりも縮小されている状態を表す説明図。
【図２ａ】他の例示的実施形態に係る、化学機械研磨（ＣＭＰ）などのさらなる材料除去プロセスを行うことができる、ＳＯＩデバイスとバルクデバイスの第１および第２結晶性半導体領域のそれぞれの概略的断面図。
【図２ｂ】他の例示的実施形態に係る、化学機械研磨（ＣＭＰ）などのさらなる材料除去プロセスを行うことができる、ＳＯＩデバイスとバルクデバイスの第１および第２結晶性半導体領域のそれぞれの概略的断面図。
【図２ｃ】他の例示的実施形態に係る、化学機械研磨（ＣＭＰ）などのさらなる材料除去プロセスを行うことができる、ＳＯＩデバイスとバルクデバイスの第１および第２結晶性半導体領域のそれぞれの概略的断面図。
【図２ｄ】他の例示的実施形態に係る、化学機械研磨（ＣＭＰ）などのさらなる材料除去プロセスを行うことができる、ＳＯＩデバイスとバルクデバイスの第１および第２結晶性半導体領域のそれぞれの概略的断面図。
【図３ａ】さらに別の例示的実施形態に係る注入プロセスに基づいてＳＯＩ領域およびバルク領域の形成を示す概略的断面図。
【図３ｂ】さらに別の例示的実施形態に係る注入プロセスに基づいてＳＯＩ領域およびバルク領域の形成を示す概略的断面図。
【図４ａ】本発明のさらに別の例示的実施形態に係る対応の基板上のＳＯＩ領域ならびにバルク領域を形成するための基板およびドネータ基板の概略的断面図。
【図４ｂ】本発明のさらに別の例示的実施形態に係る対応の基板上のＳＯＩ領域ならびにバルク領域を形成するための基板およびドネータ基板の概略的断面図。
【図４ｃ】本発明のさらに別の例示的実施形態に係る対応の基板上のＳＯＩ領域ならびにバルク領域を形成するための基板およびドネータ基板の概略的断面図。
【図１ａ】
2009532865.tif 000003
【図１ｂ】
2009532865.tif 000004
【図１ｃ】
2009532865.tif 000005
【図１ｄ】
2009532865.tif 000006
【図１ｅ】
2009532865.tif 000007
【図１ｆ】
2009532865.tif 000008
【図１ｇ】
2009532865.tif 000009
【図２ａ】
2009532865.tif 000010
【図２ｂ】
2009532865.tif 000011
【図２ｃ】
2009532865.tif 000012
【図２ｄ】
2009532865.tif 000013
【図３ａ】
2009532865.tif 000014
【図３ｂ】
2009532865.tif 000015
【図４ａ】
2009532865.tif 000016
【図４ｂ】
2009532865.tif 000017
【図４ｃ】
2009532865.tif 000018
【手続補正書】
【提出日】平成20年1月31日(2008.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（１０１）に形成されるＳＯＩ領域（１０３Ｓ）に、電子回路の第１の複数のトランジスタ（１５１Ｓ）を形成するステップと、
前記基板（１０１）に形成されるバルク領域（１０８）に、前記電子回路の第２の複数のトランジスタ（１５１Ｂ）を形成するステップと、を含み、
前記第１および第２の複数のトランジスタ（１５１Ｓ、１５１Ｂ）を形成するステップは、原子種（４２２）をドネータ基板（４２０）の表面層に、特定の深度にまで注入し、前記特定の深度より上の前記ドネータ基板（４２０）の表面層に結晶部位（４０３）と絶縁部位（４０２Ｓ）とを形成し、前記表面層を有する前記ドネータ基板を前記基板（４０１Ｂ）に接合し、前記特定の深度に配置された前記原子種（４２２）を用いて前記ドネータ基板（４２０）の余分な材料を除去して、前記絶縁部位（４０２Ｓ）上に前記ＳＯＩ領域（４５０Ｓ）として材料（４０３Ｓ）を保持し、前記結晶部位（４０８）を前記バルク領域（４５０Ｂ）として用いるようにするステップを含む、方法。
【請求項２】
少なくとも前記第２の複数のトランジスタ（１５１Ｂ）は、メモリセル（１６０）を画定するように形成される、請求項１記載の方法。
【請求項３】
前記絶縁部位（４０２Ｓ）は、前記表面層にリセスを形成し、絶縁材料で前記リセスを埋め込むステップをさらに含む、請求項１記載の方法。
【国際調査報告】
2009532865.tif 000019
2009532865.tif 000020
2009532865.tif 000021