(57)【要約】メモリ（１０）が複数のメモリアレイを含む。複数のメモリアレイの各々は複数のサブアレイ（５２〜１２９）を含む。複数のメモリアレイに給電するために、メモリ（１０）に複数の電源導線（１５８、１６０）が備えられる。メモリ（１０）にアクセスしてメモリ（１０）から複数のビットを同時に読み取るとき、複数の電源導線に比較的均一な消費電流を供給するようにサブアレイ（５２、１２９）がアクセスされる。一実施形態において、アクセスされるサブアレイ（５２、１２９）は、アクセスされる各サブアレイの側部または端部が互いに隣接しないように構成される。
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【特許請求の範囲】
【請求項１】
メモリであって、
複数のメモリアレイを備え、前記複数のメモリアレイの各々は複数のサブアレイを備え、前記メモリにアクセスして前記メモリから複数のビットを同時に読み取るときに、互いに隣接しない側部を有するサブアレイのみがアクセスされる、メモリ。
【請求項２】
前記複数のビットはキャッシュラインであることを特徴とする、請求項１に記載のメモリ。
【請求項３】
前記メモリにアクセスするアドレスをさらに備え、前記メモリへのアクセス中に前記アドレスはサブアレイ間に所定の距離を有するサブアレイを選択し、前記所定の距離は選択されたサブアレイ間に最大距離間隔を提供するように選定される、請求項１に記載のメモリ。
【請求項４】
前記複数のメモリアレイに電力を供給する複数の電源導線をさらに備え、前記サブアレイは、前記複数の電源導線に比較的均一な消費電流を供給するようにアクセスされる、請求項１に記載のメモリ。
【請求項５】
前記メモリは内蔵スタティックランダムアクセスメモリであることを特徴とする、請求項１に記載のメモリ。
【請求項６】
前記メモリはレベル２キャッシュであり、前記複数のメモリアレイは１つまたは複数のタグアレイ、ステータスアレイ、およびデータアレイを備える、請求項５に記載のメモリ。
【請求項７】
前記サブアレイはチェッカー盤パターンでアクセスされる、請求項１に記載のメモリ。
【請求項８】
前記メモリはデータプロセッサとともに集積回路に実装される、請求項１に記載のメモリ。
【請求項９】
前記複数のメモリアレイに第１の電源電圧を供給する第１の複数の電源導線と、前記複数のメモリアレイに第２の電源電圧を供給する第２の複数の電源導線とをさらに備える、請求項１に記載のメモリ。
【請求項１０】
システムであって、
命令を実行するプロセッサと、
前記プロセッサに接続されたメモリであって、前記メモリは複数のメモリアレイを有し、前記複数のメモリアレイの各々は複数のサブアレイを備え、前記メモリのアドレスを指定して前記メモリから複数のビットを同時に読み取るときに、互いに隣接しない側部を有するサブアレイのみがアクセスされる、メモリと、
を備える、システム。
【請求項１１】
前記複数のビットは前記プロセッサに設けられたキャッシュラインであることを特徴とする、請求項１０に記載のシステム。
【請求項１２】
前記メモリにアクセスするアドレスをさらに備え、前記メモリへのアクセス中に前記アドレスはサブアレイ間に所定の距離を有するサブアレイを選択し、前記所定の距離は選択されたサブアレイ間に最大距離間隔を提供するように選定される、請求項１０に記載のシステム。
【請求項１３】
前記複数のメモリアレイに電力を供給する複数の電源導線をさらに備え、前記サブアレイは、前記複数の電源導線に比較的均一な消費電流を供給するようにアクセスされる、請求項１０に記載のシステム。
【請求項１４】
前記メモリはレベル２キャッシュであり、前記複数のメモリアレイは１つまたは複数のタグアレイ、ステータスアレイ、およびデータアレイを備える、請求項１０に記載のシステム。
【請求項１５】
前記サブアレイはチェッカー盤パターンでアクセスされる、請求項１０に記載のシステム。
【請求項１６】
前記メモリはデータプロセッサとともに集積回路に実装される、請求項１０に記載のシステム。
【請求項１７】
前記複数のメモリアレイに第１の電源電圧を供給する第１の複数の電源導線と、前記複数のメモリアレイに第２の電源電圧を供給する第２の複数の電源導線とをさらに備える、請求項１０に記載のシステム。
【請求項１８】
メモリにアクセスする方法であって、前記メモリは複数のアレイを有し、前記アレイの各々は第１の複数のサブアレイを有し、
複数のビットに同時にアクセスするアドレスを前記メモリに提供すること、
前記アドレスに応答して第２の複数のサブアレイを選択するステップであって、前記第２の複数のサブアレイの各々は所定数の前記複数のビットを格納し、前記第２の複数のサブアレイの各選択されたサブアレイは、前記各選択されたサブアレイの各側部が選択されていないサブアレイの側部に隣接するように配置される、第２の複数のサブアレイを選択すること、
を備える、方法。
【請求項１９】
チェッカー盤パターンの形態で前記第２の複数のサブアレイを選択することをさらに備える、請求項１８に記載の方法。
【請求項２０】
前記選択されたサブアレイ間に最大距離間隔を備えるよう前記第２の複数のサブアレイを選択するステップをさらに備える、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路に関し、より詳細にはメモリ回路に関する。
【背景技術】
【０００２】
メモリ回路は、主としてメモリ回路の製造に採用される工程の継続的な大規模化に伴って記憶ビット数が増加の一途をたどっている。記憶ビット数の増加とともにメモリ回路をより多くのブロックに分割するようになるにつれて、一度により多くのビットにアクセスすることが一般的になっている。たとえば、１ＭＢ（約８００万ビット）のメモリは、各ブロックが８つのサブアレイを有し、各アクセスが５１２ビットのデータに対応している６４ブロックに分割される場合がある。大規模化が進むにつれて、最小形状の寸法が小さくなっているだけでなく、電源電圧も低くなっている。これらの全てのメモリで継続的に発生している問題は、供給されている実際の電圧が電源電圧よりも低くなるようなメモリの電源電圧降下である。メモリに電源ラインと信号ラインを交互に配置して複数の相互接続層を備えるなど、多くの方式が開発されている。これまで提案されているもう１つの方法は、様々なメモリブロックへのアクセスをずらしてピークＩＲ（電流と抵抗の積）ドロップを減らすものである。ＩＲドロップは、電流が流れるときに生じる電圧の低下である。電流が大きくなるとＩＲドロップが大きくなるので、電圧の低下が増す。アルミニウム相互接続が銅相互接続に移行した主な理由の１つは、相互接続の抵抗を低くしてＩＲドロップを小さくするとともに、ＲＣ（抵抗と容量の積）定数も減らすことにある。
【０００３】
したがって、現在のところ、メモリ回路に関するＩＲドロップの影響をさらに改善する必要性が残されている。
【発明を実施するための最良の形態】
【０００４】
本発明の前述の目的および利点とさらに具体的な目的および利点とは、以下の図面が併用された本発明の好ましい実施形態についての以下の詳細な説明から、当業者には容易に明らかになろう。
【０００５】
一態様において、メモリは、ブロックの１バンクが所与のアクセスサイクルでアクセスされる複数のブロックを有する。バンクへのアクセス中にバンク内の所与の位置に関する電圧降下を減らすために、バンク内のブロックが分離されて、高い電流集中を回避するようにする。メモリが２つのバンクに配列されている場合、所与のバンクに関するブロックはチェッカー盤状に配列される。その結果、隣接ブロックへの同時アクセスが回避されて、隣接ブロックが同時にアクセスされる状況と比べて電源電圧が増加する。このことは、図面と以下の説明とを参照することによってより良く理解される。
【０００６】
図１に示されるのは、上から下に、行２８、３０、３２、３４、３６、３８、４０、および４２のメモリブロックと、左から右に、列１２、１４、１６、１８、２０、２２、２４、および２６のメモリブロックとを備えるメモリ回路１０である。各行は８個のメモリブロックを備える。同様に、各列は８個のメモリブロックを備える。行２８は、左から右に、メモリブロック５２、５３、５４、５５、５６、５７、５８、および５９を備える。行３０は、左から右に、メモリブロック６２、６３、６４、６５、６６、６７、６８、および６９を備える。行３２は、左から右に、メモリブロック７２、７３、７４、７５、７６、７７、７８、および７９を備える。行３４は、左から右に、メモリブロック８２、８３、８４、８５、８６、８７、８８、および８９を備える。行３６は、左から右に、メモリブロック９２、９３、９４、９５、９６、９７、９８、および９９を備える。行３８は、左から右に、メモリブロック１０２、１０３、１０４、１０５、１０６、１０７、１０８、および１０９を備える。行４０は、左から右に、メモリブロック１１２、１１３、１１４、１１５、１１６、１１７、１１８、および１１９を備える。行４２は、左から右に、メモリブロック１２２、１２３、１２４、１２５、１２６、１２７、１２８、および１２９を備える。列１２は、上から下に、メモリブロック５２、６２、７２、８２、９２、１０２、１１２、および１２２を備える。列１４は、上から下に、メモリブロック５３、６３、７３、８３、９３、１０３、１１３、および１２３を備える。列１６は、上から下に、メモリブロック５４、６４、７４、８４、９４、１０４、１１４、および１２４を備える。列１８は、上から下に、メモリブロック５５、６５、７５、８５、９５、１０５、１１５および１２５を備える。列２０は、上から下に、メモリブロック５６、６６、７６、８６、９６、１０６、１１６および１２６を備える。列２２は、上から下に、メモリブロック５７、６７、７７、８７、９７、１０７、１１７、および１２７を備える。列２４は、上から下に、メモリブロック５８、６８、７８、８８、９８、１０８、１１８、および１２８を備える。列２６は、上から下に、メモリブロック５９、６９、７９、８９、９９、１０９、１１９、および１２９を備える。平行線模様で示される第１のバンクは、メモリブロック５２、５４、５６、５８、６３、６５、６７、６９、７２、７４、７６、７８、８３、８５、８７、８９、９２、９４、９６、９８、１０３、１０５、１０７、１０９、１１２、１１４、１１６、１１８、１２３、１２５、１２７、および１２９を備える。平行線模様なしで示される第２のバンクは、メモリブロック５３、５５、５７、５９、６２、６４、６６、６８、７３、７５、７７、７９、８２、８４、８６、８８、９３、９５、９７、９９、１０２、１０４、１０６、１０８、１１３、１１５、１１７、１１９、１２２、１２４、１２６、および１２８を備える。
【０００７】
この例でのメモリブロックの各々は８サブアレイからなる。ブロックとサブアレイの数は異なる数でありうる。各サブアレイは、複数のメモリセルで構成され、この例では約６４ｋ（６．４万）ビットで構成される。各アクセスは、この例では３２ブロックの１バンクから５１２ビットを選択するアドレスに対して行なわれる。アクセスはほとんどのメモリタイプに対する読取りまたは書込みが可能であり、その間、各ブロックは１６ビットに対応する。したがって、アドレスに対応するアクセスは１６ビットの３２倍（３２×１６）に相当し、これは５１２ビットに等しい。アドレスはこの例では１４ビットを備える。図１から分るように、第１のバンクのメモリブロックはどれも互いに隣接していない。同様に、第２のバンクでは、メモリブロックのどれも互いに隣接していない。第１のバンクのメモリブロックはチェッカー盤パターン内にあると考えられうるので、所与のバンクのメモリブロックは隣接する側部を有していない。この説明では、ブロックとアレイはどちらを使っても代替可能と考えられる。メモリアレイは間隔を開けて示されており、メモリブロック内のメモリセルにアクセスする回路用の空間が必要であることを示している。このような回路はメモリ設計の当業者には周知である。
【０００８】
図２に示されるのは、メモリブロック６４、６５、７４、および７５からなるメモリ回路１０の一部分１５０である。メモリブロック６４および６５は行３０にある。メモリブロック７４および７５は行３２にある。メモリブロック６４および７４は列１６にある。メモリブロック６５および７５は列１８にある。メモリブロック７４および６５は第１のバンクにある。メモリブロック６４および７５は第２のバンクにある。さらに図２はメモリブロック６４、６５、７４、および７５を通過する複数の電源ラインが示されている。典型的なメモリだけでなく集積回路においても見られるように、一部の金属平面（ｍｅｔａｌ  ｌｅｖｅｌｓ）が主に一方向に延在する導電線を有し、別の金属平面が主に直交方向に延在する導電線を有する。たとえば、正の電源（ＶＤＤ）ラインと負の電源（ＶＳＳ）ラインは、メモリ回路１０が含まれる集積回路の種々の金属線で作られる。導電線は、ＶＤＤおよびＶＳＳとより直接的に接続され、最終的に集積回路の外部のコンタクトに接続される点と接触する。これらのコンタクトは図２に正方形で示される。２つの例がコンタクト１６２および１６４である。また、これらの導電線は多くの位置で下層のメモリブロックに接触している。これらのコンタクトはわずかメモリセル数個分離れていればよい。電源コンタクトは、たとえば、セル１６個につき１個でよい。
【０００９】
図では４本の導電線が各ブロックにおいて各方向に延在しているが、各ブロックにおいて各方向に通過するこのような導電線にはさらに多くの図示されていないものがある。図に示されている導電線は、同時にアクセスされる隣接ブロックを通過しない。たとえば、ＶＳＳラインであるライン１７４は、隣接しているが異なるバンクにあるために同時にアクセスされないブロック６４および６５を通過する。ライン１７４は、所与のバンク内において交互のメモリブロックを有する行３０に延在する。同様に、行３０に延在するライン１７６の場合、同時にアクセスされる１７６に関する隣接ブロックはない。その結果、アクセスされるブロックに供給される電源電圧が、隣接ブロックによって流れる電流による悪影響を受けない。電源は格子状の電源ラインとして供給されるので、隣接ブロックに同時にアクセスすることができるのであれば、ＩＲドロップに起因する電圧降下はより大きくなるはずである。したがって、メモリ１０の場合は、一部分１５０に関して示されるように、アクセスされないメモリブロックに流れる電流が最小であるため、アクセスされるメモリブロックに隣接するメモリブロックからの電流は最小である。
【００１０】
図３に示されるのは、メモリブロックがサブアレイをさらに備える追加情報付きの一部分１５０である。メモリブロック６４、６５、７４、および７５は、各々が左列におけるサブアレイＳ０、Ｓ１、Ｓ２、およびＳ３と、左列に隣接する右列におけるサブアレイＳ４，Ｓ５，Ｓ６、およびＳ７を備える。サブアレイの第１の行は、サブアレイＳ０およびＳ４を備える。サブアレイの第２の行はサブアレイＳ１およびＳ５を備える。サブアレイの第３の行はサブアレイＳ２およびＳ６を備える。サブアレイの第４の行はサブアレイＳ３およびＳ７を備える。第１のバンクがアクセスされて、アクセスがサブアレイＳ２に対して行われると、メモリブロック７４および６５のサブアレイＳ２がアクセスされる。これは、これらのブロックがサブアレイの列だけ水平方向に分離され、かつ４行に相当する距離だけ垂直方向に分離されて、この距離はアクセスされている全てのサブアレイによって維持されることを示す。事実上、アクセスされるサブアレイ間の距離は、全てのアクセスされるサブアレイに関して実質的に同じである。そのため、全てのアクセスされるサブアレイに関して最小電圧も実質的に同じであり、全てのアクセスされるサブアレイに関して最大の値も同じである。その結果、電源電圧が最悪の場合が、アクセスされるメモリブロックが隣接している場合を上回って増大する。
【００１１】
図４には、ＣＰＵに接続されるキャッシュの製造に有用な追加機能を有するメモリ１０の構成部品を使ったキャッシュ２００が示される。メモリ１０に追加されるのは、ロジック１４５、行３４と行３６の間のＴＡＧ１３２、ＴＡＧ１３２の上側の第１のステータスブロック１３４、ならびにＴＡＧ１３２の下側の第２のステータスブロック１３６である。ロジック１４５は、ＴＡＧ１３２を２つの部分に分離し、各部分が８個のブロックを有する。ＴＡＧブロックの例は、ロジック１４５の右側の正方形内でメモリ２００の右側に沿って配列されたブロック１４３、１４４、１４６、および１４８である。ステータスブロックの例は、ＴＡＧブロック１４８および１４３の上方にてそれぞれ隣接するステータスブロック１５１および１５２と、ＴＡＧブロック１４６および１４４の下方にてそれぞれ隣接するステータスブロック１５４および１５６である。ステータスブロックは、第１のバンクまたは第２のバンクに交互に設けられている。たとえば、ステータスブロック１５４および１５２は第１のバンクに設けられ、ステータスブロック１５４および１５６は第２のバンクに設けられている。さらに、ＴＡＧブロックに関しては、これらのブロックがメモリブロックに同様に配列される。たとえば、ＴＡＧブロック１４４および１４８は第１のバンクに設けられ、ＴＡＧブロック１４３および１４６は第２のバンクに設けられている。したがって、第１のバンクのステータスブロックは、第２のバンクのＴＡＧブロックとステータスブロックにのみ隣接している。これによって、同時にアクセスされている隣接ブロックまたは隣接アレイに起因する、電源電圧に悪影響を与えるＩＲドロップに関連した問題が回避される。レベル２キャッシュとしてメモリ２００の機能が使用可能であることは、キャッシュ設計の当業者に公知である。
【００１２】
メモリ２００は、メモリ１０に関してより一般的に説明されるアプローチを使って実現されうる具体的なキャッシュを示す。キャッシュは一般に、可能な限り高速のメモリセルで作られ、典型的にはスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを指す。しかし、図１０に示されるアプローチは、他のメモリタイプにも同様に適用可能であってもよい。メモリ１０は、メモリ２００と同様にダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性メモリ（ＮＶＭ）、または他のタイプなど、他のタイプのメモリでありうる。
【００１３】
説明を目的として選定された本明細書の実施形態に対して、ほかに様々な変更と修正を当業者は容易に思いつくであろう。たとえば、動作は２つのバンクに関して説明されるが、説明される原理は２つよりも多くのバンクへのアクセスに適用されうる。階層記述として、説明される最上位階層はバンクで、次がブロック、次がサブアレイであったが、最上位階層がアレイで、これにサブアレイが続き、さらにサブブロックなどの他の用語が続くこともありうる。このような修正と変形が本発明の主旨から逸脱しない範囲内において、修正と変形は特許請求の範囲の公正な解釈によってのみ評価される本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態によるメモリ回路のレイアウトである。
【図２】図１のメモリ回路の一部の機能を表わすための、図１のメモリ回路の一部分のレイアウトである。
【図３】図１のメモリ回路の一部の他の機能を表わすための、図２に示される図１のメモリ回路の一部分のレイアウトである。
【図４】キャッシュメモリを実現するための、図１のメモリの機能を用いたメモリ回路のレイアウトである。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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