(57)【要約】  パッケージ・オン・パッケージ構造を有する半導体素子（１００）を製造するための方法およびシステムにおいて、底部積層基板（１３０）が複数の導電性隆起物（１３０）に接続された、相互接続パターン（１７０，１７２）を含むように形成される。上部基板が形成され、金属層（１４４）に貼付されたポリイミド・テープ（１４２）を形成することにより上部パッケージ（１１０）を、またポリイミド・テープの反対側上の金属層（１４４）に取り付けられた上部ダイ（１３６）を装着する。底部積層基板の一部である積層窓枠（１５０）が底部積層基板の周辺部に沿って製造され中央空乏（１６０）を形成する。底部積層基板、積層窓枠および上部基板によって囲まれている中央空乏は、底部積層基板に貼付されている下部ダイ（１３４）と背中合わせに貼付されている上部ダイを収納する。底部積層基板内に形成された相互接続パターンと積層窓枠は、金属層、上部および底部ダイ、および複数の導電性隆起物との間に電気的接続を提供する。
2009527130.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子であって：
積層窓枠部分を有する底部積層基板であって、該積層窓枠部分が前記底部積層基板の周辺部に配置されている、前記底部積層基板と；
積層窓枠部分を有する底部積層基板であって、該積層窓枠部分が前記底部積層基板の周辺部に配置されている、前記底部積層基板と；
完全マトリクス・フットプリントを有する上部パッケージを装着し、金属層に貼付されたポリイミド・テープと、ポリイミド・テープの反対側上で金属層に取り付けられた上部ダイとを含む、上部基板と；
底部積層基板、積層窓枠および上部基板に囲まれ、底部積層基板に貼付された底部ダイと背中合わせに貼付された上部ダイを収納する中央空乏と；
底部積層基板、積層窓枠および中央空乏内に含まれ、金属層、上部ダイ、および底部積層基板の底面上に配置された複数の導電性隆起物との間に電気的接続を提供するための相互接続パターンとを含む、前記半導体素子。
【請求項２】
請求項１記載の素子に於いて、前記上部基板が：
ポリイミド・テープ内に形成され、完全マトリクス・フットプリントに一致する、完全マトリクス配列パターンに配置された複数の穴と；
金属層の複数の金属ランドであって、前記複数の穴の各々１つが複数の金属ランドの１つに対応するように露出し、完全マトリクス・フットプリントを有する上部パッケージが複数の金属ランドの上に装着されている、前記複数の金属ランドを含む、前記素子。
【請求項３】
請求項２記載の素子において、ポリイミド・テープ内に形成された複数の穴の各々１つが、壁表面を含み、完全マトリクス・フットプリントの接点要素の縁部と接触している前記壁表面が、上部パッケージ用の支持部を提供する、前記素子。
【請求項４】
請求項１乃至３のいずれかに記載の素子において、底部積層基板内の相互接続パターン、積層窓枠および中央空乏が複数の導電性トレース、vias、金属板、ボンド・ワイヤ、金属ランド、導電性パッド、導電性接着剤、熱圧縮溶接、および高融点ハンダ接点を含む、前記素子。
【請求項５】
請求項１乃至３のいずれかに記載の素子において、上部ダイおよび底部ダイの少なくとも１つが、マイクロプロセッサ、デジタル信号処理器、無線周波数チップ、メモリ、マイクロ制御装置、チップ上システムまたはそれらの組み合わせである、前記素子。
【請求項６】
請求項１乃至３のいずれかに記載の素子において、該素子の厚さが１．４ミリメートル未満である、前記素子。
【請求項７】
請求項１乃至３のいずれかに記載の素子が更に：
積層窓枠部分を含まない底部積層基板、上部基板、積層窓枠および中央空乏を含む底部パッケージで、前記積層窓枠が底部積層基板の周辺部に沿って配置されているが、底部積層基板とは分離されている、前記底部パッケージを含む、前記素子。
【請求項８】
請求項７記載の素子において、導電性隆起物を含む底部パッケージの高さが０．６ミリメートル未満である、前記素子。
【請求項９】
パッケージ・オン・パッケージ構造を有する半導体素子の製造方法であって：
積層窓枠部分を有する底部積層基板を組み立て、此処で底部積層基板の形成は、中央空乏を形成するために底部積層基板の周辺に沿って配置される積層窓枠を形成することを含み、此処で底部積層基板と積層窓枠の形成は、電気的接続を提供するための相互接続パターンの形成を含み；
底部ダイを底部積層基板に中央空乏内で取り付け；
上部パッケージを装着するために上部基板を組み立て、此処で上部基板は金属層に取り付けられた上部ダイを含み、前記金属層はポリイミド・テープに貼付されており、此処で上部ダイはポリイミド・テープの反対側上で金属層に貼付されており；
上部ダイと底部ダイが背中合わせとなって貼付されるように、上部基板を反転し；
上部ダイと底部ダイが背中合わせとなるように上部基板と積層窓枠を接続し、上部基板と積層窓枠が相互接続パターンで接続されることにより、金属層、上部ダイ、底部ダイ、および底部積層基板の低面上に配置されている複数の導電性隆起物の間の電気的接続を可能とする、以上を含む、前記方法。
【請求項１０】
請求項９記載の方法において、上部基板の組み立てが：
複数の穴をポリイミド・テープの中に、金属層の複数の金属ランドを露出するように形成することを含み、此処で複数の金属ランドが完全マトリクス・フットプリントに一致する完全的リンス配列に配置されている、前記方法。
【請求項１１】
請求項９または１０記載の方法が更に：
上部パッケージを上部基板上に装着することを含み、此処で上部パッケージが、電気的接続を可能とするように、前記複数の金属ランドと一致する、完全マトリクス入出力（Ｉ／Ｏ）接続フットプリントを有する、前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体素子組立部品およびパッケージ化の分野に関わり、更に詳細には同一パッケージ構造の中に複数のダイを具備した半導体素子に関する。
【背景技術】
【０００２】
次世代電子機器の消費者が、従来世代よりも小型、低消費電力そして廉価な多機能品を求めていることは良く知られている。半導体素子製造者は、例えばシステム・イン・パッケージ（SiP：system in package）、マルチ・チップ・パッケージ（MCPs：Multi-Chip Packages）、パッケージ・オン・パッケージ（PoP：Package-on-Package）および類似の、複数のダイそして／またはパッケージを垂直に重ねて、１つの半導体素子として動作するように集積されている、改良された三次元パッケージ技術を組み込むことにより答えている。
【０００３】
PoPは典型的に２つの半導体パッケージを含み、それらは相互に積み重ねられており、小型化しながらメモリへの効率的なアクセスを要求される製品、例えば携帯電話機で一般的に使用される。従って、PoPはボール・グリッド配列（BGAs：ball grid arrays）または同様の方法により電気的に結合された、２つのＩＣチップ、例えば論理チップとメモリ・チップを垂直に組み合わせるための良く知られたパッケージ化技術である。しかしながら、上部パッケージの多くはカスタム設計であり、しばしばユニークで制限的なフットプリント（footprint）を有する。従って、上部パッケージは低コスト、流通商品、標準を提供する在庫ＩＣチップ、完全マトリクス・フットプリントの利点を謳歌することは出来ない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
出願人はパッケージ・オン・パッケージ（PoP）型パッケージ化を用いて半導体素子を製造するための、改善された方法およびシステムに対する必要性、所望の値よりも低い組み合わせ高さを有するPoPパッケージを提供する必要性、流通製品として購入され、完全マトリクス・フットプリントを有し上記の従来技術に見られる欠点の無いPoP型のパッケージを提供する必要性、が存在することを認識している。
【課題を解決するための手段】
【０００５】
先の要求は本開示の技術により解決されており、これは半導体素子をパッケージ化するためのシステム並びに方法に関する。１つの実施例によれば、パッケージ・オン・パッケージ構造を有する半導体素子を製造するための方法およびシステムにおいて、底部積層基板（BLS：bottom laminate substrate）が、複数の導電性隆起物（PCB：plurality of conductive bumps）に結合された相互接続パターン（IP：interconnection patterns）を含むように形成される。上部基板（TS：top substrate）が、金属層（ML：metal layer）に貼付されたポリイミド・テープ（PT：polyimide tape）を形成することによって上部パッケージと、PTの反対側上でMLに取り付けられた上部ダイを装着するために形成される。BLSの一部である、積層板窓枠（LWF：laminate window frame）がBLSの周辺に沿って製造され、中央空乏を形成する。BLS, LWFおよびTSによって囲まれた中央空乏は、BLSに貼付された底部ダイと背中合わせに貼付された上部ダイを収納する。BLS内に形成されたIPとLWSはML、上部および底部ダイ、そしてPCB間の電気的接続を与える。
【０００６】
開示の１つの特徴として、パッケージ・オン・パッケージ構造を有する半導体素子の製造方法は、底部積層基板を形成することを含み、これは複数の導電性隆起物に接続された相互接続パターンを含む。積層板窓枠が底部積層基板の周辺沿いに形成されて、中央空乏を形成する。少なくとも１つのダイが中央空乏内の底部積層基板に、ダイ接着合成物により接着されている。中央空乏は少なくとも１つのダイを保護するために、高分子化合物で充填されている。上部基板が上部パッケージを装着するための受容器として形成される。上部基板は、その間に配置された粘着層で金属層に貼付されているポリイミド・テープを含み、これは導電性接続により積層窓枠に接続されており、これにより上部金属層と少なくとも１つのダイとの間の電気的接続を可能としている。
【０００７】
いくつかの利点が此処に提示され図示されている実施例に基づく方法およびシステムから得られる。これらの実施例は改良されたPoP構造を、薄く廉価なポリイミド・テープを、上部パッケージを装着するための受容器として、また底部パッケージ内に底部積層基板を具備することで、好適に提供している。底部パッケージの中央空乏は好適に、上部ダイに背中合わせで貼付されている底部ダイをコンパクトに収納することが可能であり、底部および上部ダイはそれぞれ底部および上部基板に取り付けられている。これらのダイは基板に対してワイヤ・ボンディングそして／またはフリップ・チップ技術によって接続されている。Viasまたは穴部はポリイミド・テープ内に、好適に上部パッケージの輪郭形状よりも低くなるように形成されており、ハンダ球の縁部を支える一方で上部パッケージのハンダ球用の収納部を提供している。上部パッケージは好適に標準の完全マトリクス・フットプリントを有する、市販メモリパッケージとして購入できる。改善されたPoP構造はまた、各々２つのダイを有しかつ種々の寸法の上部パッケージを、全体の高さを最少として好適に収容する。
【実施例】
【０００８】
PoP構造を有する半導体素子を製造するための、従来式の道具並びに方法は、上部パッケージ、底部パッケージおよびそれらのインタフェースによる制約のために限られている。これらの制約には、底部パッケージが１つのダイに限られていること、上部パッケージのマトリクス・フットプリントが周辺に限られていることに依る入出力（Ｉ／Ｏ）接続の制限、また上部発ケージとしてカスタム化（市販品で無い）更に高価なメモリ・チップの使用が含まれる。この問題はPoP構造を有する半導体素子を製造するための、改善されたシステムおよび方法により解決される。１つの実施例によればパッケージ・オン・パッケージ構造を有する半導体素子を製造するための、改善されたシステムおよび方法の中で、底部積層基板（BLS）が、複数の導電性隆起物（PCB）に結合された相互接続パターン（IP）を含むように形成される。上部基板（TS）が、金属層（ML）に貼付されたポリイミド・テープ（PT）を形成することによって上部パッケージと、PTの反対側上でMLに取り付けられた上部ダイを装着するために形成される。BLSの一部である、積層板窓枠（LWF）がBLSの周辺に沿って製造され、中央空乏を形成する。BLS, LWFおよびTSによって囲まれた中央空乏は、BLSに貼付された底部ダイと背中合わせに貼付された上部ダイを収納する。BLS内に形成されたIPとLWSはML、上部および底部ダイ、そしてPCB間の電気的接続を与える。PoP構造を有する半導体素子の製造について、図１Ａ，１Ｂおよび１Ｃを参照して説明する。
【０００９】
以下の用語は開示内容を理解する上で有用であろう。此処に説明されている用語は説明の目的であって、制限に関するものでないことは理解されたい。
【００１０】
（半導体パッケージ（またはパッケージ））
半導体パッケージは少なくとも１つの集積回路（IC）またはＩＣを外部回路に接続するためのダイに対して、物理的および電気的インタフェースを提供する。パッケージはＩＣを損傷、汚れおよび取り扱い、加熱および冷却等の要因の結果生じるストレスから保護する。
【００１１】
（積層板およびテープ基板）
基板は半導体素子を製造するために基礎を成す素材である。基本支持の提供に加えて、基板はまたＩＣチップと外部回路との間の電気的相互接続を提供するために使用される。半導体素子を製造するためのボール・グリッド配列（BGA）パッケージの中で使用される基板の２つの種類には、剛体およびテープ基板が含まれる。剛体基板は典型的に薄膜または積層板の積み重ねとして構成され、しばしば積層基板と呼ばれる。積層基板は通常、ＦＲ−４の様な高分子基本素材またはBT（bismaleimid triazine）の様な繊維強化材料で作られる。テープ基板は典型的にポリイミドの様な高分子材料で作られ、しばしばポリイミド・テープ基板と呼ばれる。通常単一の金属層を含む、ポリイミド・テープ基板は一般的に多層積層基板に比較して廉価でより薄い。
【００１２】
（チップ・フットプリント）
チップ・フットプリント（または単にフットプリント）は一般的に、そのチップの入出力接続またはその接点素子の属性を述べる。属性は典型的に、本体の大きさ、ピッチ、接続数、接続の配列、接続型式、などを含む。チップによっては、空間制限または制約、例えば別のチップが存在することにより必要な物理的な間隙が、チップの周辺列に沿った接点素子の配列を制限する。部分的なまたは制限されたフットプリントを有するチップは、接点素子を外側のＲ本（Ｒは整数で例えば２または３）の列内に配列するように制限されるであろう、典型的にチップの周辺部に沿うことになり、チップの特定部分例えば中央部分を空間制限または制約を納めるために何も置かずに残すことになる。完全マトリクス・フットプリントを有するチップは空間制限からは自由である。完全マトリクス・フットプリントは２次元配列に配置された接点要素を含み、これらは制限された配置の代わりにチップの全底部表面を占有する。完全マトリクス・フットプリントに含まれる接点要素の実際の個数はＲｘＣ以下であり、此処でＲ＝マトリクスの行数、そしてＣ＝マトリクスの列数であり、仮に接点要素の数を、空間制限に適応するために削減しない場合にはこうなる。従って、完全マトリクス・フットプリントを有するチップは、部分または制限されたフットプリントを有するチップに比べてより多くの接点を提供する。
【００１３】
図１Ａは、１つの実施例に基づくパッケージ・オン・パッケージ構造を有する半導体素子１００の、簡略化された図式的断面図を図示する。図示された実施例において、半導体素子１００は、上部ボール・グリッド配列１１２を有する上部パッケージ１１０を含み、これは底部ボール・グリッド配列１２２を有する底部パッケージ１２０の上に装着されている。上部パッケージ１１０および底部パッケージ１２０は各々ボール・グリッド配列（BGA）を具備するように示されているが、他の型式のパッケージ、例えばリード線付きまたはリード線無しＩＣチップ、ピン・グリッド配列（PGA）、およびランド・グリッド配列（LGA）もまた考慮に入れられている。加えて、提示されている実施例は、底部パッケージ１２０がワイヤ・ボンデイング技術を用いて電気的接続を行うように図示されているが、図１Ｂおよび１Ｃは底部パッケージ１２０の別の代替実施例を図示しており、それぞれフリップ・チップ相互接続およびハイブリッド式フリップ・チップ／ワイヤ・ボンディング相互接続を使用している。
【００１４】
先に説明したように、チップ・フットプリントはチップの入出力接続またはその接点要素の属性を記述している。これらの属性は典型的に、本体の大きさ、ピッチ、接続の数、接続の配置、接続の型式などを含む。上部パッケージ１１０以外のチップの中では、物理的間隙の様な空間制限または制約が接点要素をチップの周辺列沿いに制限するものがある。部分的なまたは制限されたフットプリントを有するチップは、接点素子を外側のＲ本（Ｒは整数で例えば２または３）の列内に配列するように制限されるであろう、典型的にチップの周辺部に沿うことになり、チップの特定部分例えば中央部分を空間制限または制約を納めるために何も置かずに残すことになる。完全マトリクス・フットプリントを有するチップ、例えば上部パッケージ１１０、は空間制限からは自由である。完全マトリクス・フットプリントは２次元配列に配置された接点要素を含み、これらは制限された配置の代わりにチップの全底部表面を占有する。完全マトリクス・フットプリントに含まれる接点要素の実際の個数はＲｘＣ以下であり、此処でＲ＝マトリクスの行数、そしてＣ＝マトリクスの列数であり、仮に接点要素の数を、空間制限に適応するために削減しない場合にはこうなる。従って、完全マトリクス・フットプリントを有するチップは、例えば上部パッケージ１１０、部分または制限されたフットプリントを有するチップに比べてより多くの接点を提供する。
【００１５】
提示された実施例において、半導体素子１００は４つのＩＣチップまたはダイを含み、これは２つのダイであってそれぞれ上部パッケージ１１０および底部パッケージ１２０である。１つの実施例において、底部パッケージ１２０は特定用途集積回路（ASIC）である。１つの実施例において、上部パッケージ１１０は完全マトリクス・フットプリントを有する、高体積、低コスト、市販メモリ・マルチ・チップ・パッケージ（MCP：multi-chip package）であるが、別の型式のフットプリントを有する他のパッケージもまた考慮されている。従って、上部パッケージ１１０は、周辺部に沿い配置された２列の接点要素を有する制限されたフットプリントによって、制限を受けることは無い。
【００１６】
提示された実施例に於いて、上部パッケージ１１０と底部パッケージの本体の大きさは、互いに大体同じ、例えば１２ｘ１２ミリメートルである。これに代わる実施例においては、本体の大きさが他に比べて小さいもの、または大きなものもある。例えば、本体形状は長方形に似ており、その長さは５ミリメートルから２０ミリメートルの間で変化する。上部パッケージ１１０の本体の大きさは、製造者によって変化し（例えばより小さくまたはより大きく）、例えば１１ｘ１１ミリメートル、１０ｘ１０ミリメートル、１０ｘ１３ミリメートル、１０ｘ１２ミリメートルなどである。底部パッケージ１２０、および底部ボール・グリッド配列１２２の高さ１０４は０．６ミリメートル未満である。上部パッケージ１１０、および上部ボール・グリッド配列１１２の高さは０．８ミリメートル未満である。１つの実施例において、半導体素子１００の組み合わせ高さ１０２は、上部パッケージ１１０、上部ボール・グリッド配列１１２、底部パッケージ１２０および底部ボール・グリッド配列１２２の高さ１０４および１０６を含み、それは１．４ミリメートル未満である。１つの実施例において、底部ボール・グリッド配列１２２のピッチは０．４または０．５ミリメートルの１つから選択され、上部ボール・グリッド配列１１２のピッチは０．５または０．８ミリメートルに選択される。底部ボール・グリッド配列１２２および上部ボール・グリッド配列１１２は各々、複数の導電性隆起物またはハンダ球と呼ばれる。此処に記述されている例えば高さ、長さ、および幅の様なチップ寸法は、例示目的であって用途および技術によって変化する。例えば、半導体素子１００の高さは例えば薄型携帯電話機の様な用途では１．４ミリメートルに制限されるであろうが、他の用途では素子１００はその様な制限を受けない。
【００１７】
図１Ｂは、１つの実施例に基づく、フリップ・チップ相互接続を用いた底部パッケージ１２４の、簡略化された図式的断面図を図示する。図１Ｃは、１つの実施例に基づく、フリップ・チップとワイヤ・ボンディング相互接続の組み合わせを用いた底部パッケージ１２６の、簡略化された図式的断面図を図示する。図１Ｂおよび１Ｃを参照するに、底部パッケージ１２４はフリップ・チップ相互接続を用いて共に相互接続された上部ダイ１３６と下部ダイ１３４を含み、底部パッケージ１２６はワイヤ・ボンディング接続を用いた上部ダイ１３６がフリップ・チップ相互接続を用いた下部ダイ１３４に背中合わせで装着されている様子を示す。図示されていない実施例の１つの例に於いて、上部ダイ１３６がフリップ・チップ接続を使用し、下部ダイ１３４がワイヤ・ボンディング接続を使用する場合もある。
【００１８】
図１Ｄは１つの実施例に基づき図１Ａを参照して記述された、半導体素子１００の底部パッケージ１２０の更に詳細な断面図（部分図）を図示する。１つの実施例に於いて、底部パッケージ１２０は、底部ボール・グリッド配列１２２に相互接続パターン１７０経由で接続された底部積層基板１３０、上部パッケージ（図示せず）の受容器として形成された上部基板１４０、および中央空乏１６０を囲むために底部積層基板１３０の周辺に沿って製造された積層窓枠１５０を含む。１つの実施例において、積層窓枠１５０は底部積層基板１３０の一部として製造されるか、または底部パッケージ１２０の組み立て中に別の構成要素として追加することも可能である。半導体素子１００の製造工程の更なる詳細は図２を参照して説明される。
【００１９】
中央空乏１６０は、底部積層基板１３０、積層窓枠１５０および上部基板１４０によって完全に囲われており、ダイ接着化合物１３８で底部積層基板１３０に取り付けられている下部ダイ１３４と、ダイ接着化合物１３８で上部基板１４０に取り付けられている上部ダイ１３６とを収納している。上部ダイ１３６は下部ダイ１３４にダイ接着化合物１３８によって背中合わせに貼付されている。１つの実施例において、上部ダイ１３６と下部ダイ１３４はマイクロプロセッサの１つ、デジタル信号処理器、無線周波数チップ、メモリ、マイクロ制御装置、オンチップ上システムまたはそれらの組み合わせの１つである。底部積層基板１３０は相互接続パターン１７０を含み、下部ダイ１３４を底部ボール・グリッド配列１２２に電気的に接続して、外部回路（図示せず）へ接続する。相互接続パターン１７０は種々の電気的接続技術、例えば導電性接着剤、熱圧縮溶接、高溶融点ハンダ接点、複数の導電性トレース、vias、金属板、ボンド・ワイヤ、メタル・ランド、ボンド・ワイヤ領域、および導電性パッドを含むことが可能である。
【００２０】
１つの実施例において、底部積層基板１３０および積層窓枠１５０は剛性の、多重層積層基板である。先に述べたように、剛性基板は典型的に薄膜層または積層板の積み重ねとして構成され、しばしば積層基板と称される。積層基板は通常、ＦＲ−４の様な高分子基本素材またはBT（bismaleimid triazine）の様な繊維強化材料で作られる。底部積層基板１３０の厚さはほぼ１５０マイクロメータ、また積層窓枠１５０の厚さはほぼ３００マイクロメータであるが、より薄いまたは厚い基板も可能である。１つの実施例において、上部基板１４０はポリイミド・テープ１４２（ほぼ５０マイクロメータ）を含み、これは金属層１４４（ほぼａ８マイクロメータ）に粘着層（図示せず）によって貼付されている。先に説明したように、テープ基板は典型的にポリイミドの様な高分子材料で構成されており、しばしばポリイミド・テープ基板と称される。典型的に単一金属層を含む、ポリイミド・テープ基板は、一般的に多重層積層基板に比較して廉価でより薄い。ポリイミド・テープ１４２および金属層１４４の厚さは、より厚かったり薄くなることがあることは理解されよう。複数の穴１８０がポリイミド・テープ１４２内に形成され、金属層１４４の複数の金属ランド１８２を露出するようにしている。ポリイミド・テープ１４２は積層窓枠１５０に相互接続パターン１７０によって接続されており、これは導電性接着剤、熱圧縮溶接、および高溶融点ハンダ接点そして／またはその他の電気的接続技術の１つを含む。上部ダイ１３６は金属層１４４にダイ接着化合物１３８で取り付けられている。従って、上部ダイ１３６およびポリイミド・テープ１４２は金属層１４４の反対側に配置されている。
【００２１】
図１Ｅは、１つの実施例に基づき図１Ａおよび１Ｂを参照して記述されている、半導体素子１００の底部パッケージ１２０上に装着された上部パッケージ１１０の断面図（部分図）の更なる詳細を図示する。ポリイミド・テープ１４２の中に形成されている複数の穴１８０の各々１つは、上部ボール・グリッド配列１１２の各ハンダ球の端部を構造的に支持する。加えて、複数の穴１８０の各々１つは、また好適に上部ボール・グリッド配列１１２用の底部計上部を保持するための収納部を提供し、これによって上部パッケージ１１０、従って半導体素子１００の形状または高さを低くする。いくつかのパッケージで使用されている、良く知られている技術である、高分子材料がボールの基部を取り囲む基板の表面上に配置されている支持を行うために高分子襟部を使用するのとは異なり、複数の穴１８０は支持するために個別の高分子襟部は使用しない。複数の穴１８０で提供される支持は、好適に上部パッケージ１１０と底部パッケージ１２０の間の接続の信頼性、特に落下テストを改善する。複数の穴１８０従って、複数の金属ランド１８２は、上部パッケージ１１０を装着するために上部ボール・グリッド配列１１２と整列されている。
【００２２】
１つの実施例において、上部パッケージ１１０はテープ自動ボンディング（TAB：tape automated bonding）工程を用いて、底部パッケージ１２０の上に装着されている。積層窓枠１５０は相互接続パターン１７０の１つ、例えば相互接続パターン１７２、これは種々の電気的接続技術、例えば導電性接着剤、熱圧縮溶接、高溶融点ハンダ接点、複数の導電性トレース、vias、金属板、ボンド・ワイヤ、金属ランド、ボンド・ワイヤ領域、および導電性パッドを、金属層１４４を相互接続パターン１７０および１７２に電気的に接続するために追加で含み、これによって複数の金属ランド１８２の上に装着された際に上部パッケージ１１０、上部および底部ダイ１３６および１３４、および外部回路（図示せず）に接続するための底部ボール・グリッド配列１２２に相互接続するために具備されている。複数の穴１８０はまた好適に収容部を上部ボール・グリッド配列１１２を低位置保持するように具備し、これにより結果として半導体素子１００の組み合わせ高さを１．４ミリメートル未満とする。
【００２３】
１つの実施例において、素子の意図する目的に応じて半導体素子１００マイクロプロセッサの１つ、デジタル信号処理器、無線周波数チップ、メモリ、マイクロ制御装置、オンチップ上システムまたはそれらの組み合わせの１つを含む。
【００２４】
図１Ｆは、１つの実施例に基づき図１Ａ，１Ｂ，１Ｃ，１Ｄおよび１Ｅを参照して記述された底部パッケージ１２０を組み立てる手順を図示する。提示された実施例において、底部パッケージ１２０は相互接続パターン１７０を介して底部ボール・グリッド配列１２２に接続されている底部積層基板１３０を形成し、下部ダイ１３４を底部積層基板１３０にダイ接着化合物１３８で取り付け、下部ダイ１３４をワイヤ・ボンディングにより相互接続パターン１７０に電気的に接続することにより組み立てられる。積層窓枠１５０が底部積層基板１３０の周辺部に沿って製造され、中央空乏１６０を形成する。ダイ接着化合物１３８が下部ダイ１３４の表面に塗布される。
【００２５】
上部パッケージ（図示せず）を受け入れるための収納部として機能する上部基板１４０は、１つの金属層を有する薄膜フィルム基板を用いて組み立てられる。特に、ポリイミド・テープ１４２が、それらの間に配置された接着層（図示せず）により、金属層１４４に貼付されている。複数の穴１８０がポリイミド・テープ１４２の中に形成されており、金属層１４４の複数の金属ランド１８２を露出している。上部ダイ１３６がダイ接着化合物１３８により金属層１４４に取り付けられている。従って、上部ダイ１３６および複数の穴１８０を有するポリイミド・テープ１４２が金属層１４４の反対側上に配置されている。上部パッケージ１１０は上部ダイ１３６が中央空乏１６０に向くように裏返しまたは反転される。裏返し向きの上部パッケージ１１０は積層窓枠１５０および底部積層基板１３０に、導電性接着剤、熱圧縮溶接、高溶融点ハンダ接点、そして／またはその他の電気的接続技術を用いて相互接続パターン１７２を介して電気的に接続されている。完全に組み立てられた際に、底部パッケージ１２０はダイ接着化合物１３８によって下部ダイ１３４に背中合わせで取り付けられた上部ダイ１３６を含む。
【００２６】
図２は、１つの実施例に基づく、パッケージ・オン・パッケージ構造を有する半導体素子製造方法を図示する流れ図である。特定の実施例において、図２は図１Ａ，１Ｂ，１Ｃ，１Ｄおよび１Ｅを参照して説明された半導体素子１００を製造する工程を図示する。ステップ２１０において、積層窓枠部分を含まない、底部積層基板が形成される。底部積層基板の形成は複数の導電性隆起物に接続された相互接続パターンの構成を含む。ステップ２２０において、底部積層基板の積層窓枠部分が、底部積層基板の周辺部に沿って形成されて中央空乏を形成する。ステップ２３０において、底部ダイがダイ接着化合物によって中央空乏内部の底部積層基板に取り付けられる。ステップ２４０において、上部基板が上部パッケージを装着するための受容器として形成される。上部基板は接着層で金属層に貼付されたポリイミド・テープを用いて組み立てられる。上部ダイがポリイミド・テープの反対側上で金属層に貼付される。ステップ２５０において、上部基板が上部ダイに向き、下部ダイと背中合わせの位置となるように裏返しされる。ステップ２６０において、上部基板が積層窓枠に、例えば相互接続パターンの様な導電性接続で接続され、これにより金属層、上部ダイ、および下部ダイとの間に電気的接続を可能とし、また上部ダイを下部ダイに背中合わせの向きに貼付する。
【００２７】
上記の種々のステップは、追加、削除、組み合わせ、変更または異なる順序で実行可能であろう。先に図１Ｄを参照して説明したように、異なる厚さの積層窓枠と底部積層基板は、同一型式の剛性、多重層積層基板から形成される。１つの実施例において、積層窓枠は底部基板の一部として製造される。この実施例において、ステップ２２０は削除され、ステップ２１０に併合される。１つの代替実施例において、また此処に記述されるように、ステップ２２０において、積層窓枠は底部パッケージの組み合わせ中に別の構成要素として、追加または製造することが可能である。別の例として、ステップ２３０がステップ２６０より以前に実施される場合は、ステップ２４０はステップ２１０および２２０と並列に実施できる。
【００２８】
此処に提示され図示された実施例に基づく方法およびシステムにより、いくつかの長所が得られる。これらの実施例は好適に改善されたPoP構造を、薄型で廉価なポリイミド・テープを上部パッケージを装着するための受容器として提供することにより具備する。底部パッケージの中央空乏は、上部および底部基板にワイヤ・ボンディングそして／またはフリップ・チップ技術によって接続された少なくとも２つのダイを、好適に収納することが可能である。ポリイミド・テープ内に形成されたViasは、上部および底部パッケージに電気的に接続されたハンダ球の縁に対する支持部を好適に提供する。この支持部はハンダ接続の信頼性を好適に改善する。複数の穴はまた、上部ボール・グリッド配列を低い形状に保持するための収容部を好適に提供し、これにより結果として半導体素子の組み合わせ高さを１．４ミリメートル未満とする。この組み合わせ高さは種々の要因、例えば上部パッケージ１１０および底部パッケージの高さ、導電性隆起物の直径、使用される積層板の厚さなどにより変化する。上部パッケージは、標準の完全マトリクス・フットプリントを有する、市販のメモリパッケージとして好適に購入できる。改善されたPoP構造はまた、全体の高さを制限する一方で、種々の本体寸法の上部パッケージを好適に収容する。
【００２９】
図示された実施例を示しかつ説明してきたが、広範囲の修正、変更および置き換えが先の開示中で考えられ、実施例のいくつかの事象、特徴の中で対応する他の特徴を使用することなく採用することが可能である。特許請求の発明は全てのその様な修正、変更および置き換えをカバーするように意図されている。当業者には此処に図示されているハードウェアおよび方法が実現方法によって変化することが理解されよう。例えば、本開示の或る部分はワイヤ・ボンディングを用いた従来型装着に関連して説明されてきたが、当業者は開示された処理工程が異なる型式の装着技術を用いた半導体素子の組み立てに使用できることは理解されよう。
【図面の簡単な説明】
【００３０】
【図１Ａ】図１Ａは１つの実施例に基づく、パッケージ・オン・パッケージ構造を有する半導体素子の簡略化された図式的断面図を図示する。
【図１Ｂ】図１Ｂは１つの実施例に基づく、図１Ａを参照して記述された半導体素子の、底部パッケージ断面図の更なる詳細を示す。
【図１Ｃ】図１Ｃは１つの実施例に基づく、図１Ａおよび１Ｂを参照して記述された半導体素子の底部パッケージの上に装着された上部パッケージ断面図の更なる詳細を図示する。
【図１Ｄ】図１Ｄは図１Ａの一部を詳細に示した断面図である。
【図１Ｅ】図１Ｅは図１Ａと図１Ｂの一部を詳細に示した断面図である。
【図１Ｆ】図１Ｆは図１Ａから図１Ｅに示された底部パッケージの組立手順を示す図である。
【図２】図２は１つの実施例に基づく、パッケージ・オン・パッケージ構造を有する半導体素子製造方法を図示する流れ図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２】
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【国際調査報告】
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