(57)【要約】  本発明の実施例は、パッケージ基板を製造する技術である。パッケージ基板は、上部基板レイヤと、アレイキャパシタ構造と、下部基板レイヤとを有する。上部基板レイヤは、マイクロビアが埋め込まれる。マイクロビアは、マイクロビアエリアを有し、上部基板レイヤ間の電気接続を提供する。アレイキャパシタ構造は、マイクロビアエリアに接触配置される。アレイキャパシタ構造は、マイクロビアに電気接続される。下部基板レイヤは、アレイキャパシタ構造上に形成される。
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【特許請求の範囲】
【請求項１】
上部基板レイヤ間の電気接続を提供し、基板におけるマイクロビアエリアを有するマイクロビアを露出させるため、前記基板をドリル又はエッチングするステップと、
前記マイクロビアに電気接続されるアレイキャパシタ構造を前記マイクロビアエリアに接触して配置するステップと、
前記アレイキャパシタ構造上に下部基板レイヤを形成するステップと、
を有する方法。
【請求項２】
前記基板をドリル又はエッチングするステップは、前記基板のコアを実質的に又は完全に取り除くため、前記基板をドリル又はエッチングすることから構成される、請求項１記載の方法。
【請求項３】
前記アレイキャパシタ構造を配置するステップは、複数のアレイキャパシタをスタックすることから構成される、請求項１記載の方法。
【請求項４】
前記アレイキャパシタ構造を配置するステップは、互いに隣接して複数のアレイキャパシタを配置することから構成される、請求項１記載の方法。
【請求項５】
前記下部基板レイヤを形成するステップは、前記アレイキャパシタ構造に電気接続される前記下部基板レイヤを形成することから構成される、請求項１記載の方法。
【請求項６】
前記アレイキャパシタ構造を介し信号及び電力接続を経路決定するステップをさらに有する、請求項１記載の方法。
【請求項７】
前記マイクロビアに電気接続されるダイバンプを介し前記基板の表面にダイを付着させるステップをさらに有する、請求項１記載の方法。
【請求項８】
マイクロビアエリアを有し、上部基板レイヤ間の電気接続を提供するマイクロビアを埋め込んだ上部基板レイヤと、
前記マイクロビアエリアに接触して配置され、前記マイクロビアに電気接続されるアレイキャパシタ構造と、
前記アレイキャパシタ構造上に形成される下部基板レイヤと、
を有するパッケージ基板。
【請求項９】
前記アレイキャパシタ構造は、前記基板のコアの実質的な部分又は全体を占有する、請求項８記載のパッケージ基板。
【請求項１０】
前記アレイキャパシタ構造は、互いにスタックされた複数のアレイキャパシタを有する、請求項８記載のパッケージ基板。
【請求項１１】
前記アレイキャパシタ構造は、互いに隣接して配置された複数のアレイキャパシタを有する、請求項８記載のパッケージ基板。
【請求項１２】
前記下部基板レイヤは、前記アレイキャパシタ構造に電気接続される、請求項８記載のパッケージ基板。
【請求項１３】
前記アレイキャパシタ構造は、信号及び電力接続を有する、請求項８記載のパッケージ基板。
【請求項１４】
ダイバンプを有するダイと、
前記ダイバンプを介し前記ダイに付着させるパッケージ基板と、
を有する集積回路パッケージであって、
前記パッケージ基板は、
マイクロビアエリアを有し、上部基板レイヤ間の電気接続を提供するマイクロビアを埋め込む上部基板レイヤと、
前記マイクロビアエリアに接触して配置され、前記マイクロビアに電気接続されるアレイキャパシタ構造と、
前記アレイキャパシタ構造上に形成される下部基板レイヤと、
を有する集積回路パッケージ。
【請求項１５】
前記アレイキャパシタ構造は、前記基板のコアの実質的な部分又は全体を占有する、請求項１４記載の集積回路パッケージ。
【請求項１６】
前記アレイキャパシタ構造は、互いにスタックされた複数のアレイキャパシタを有する、請求項１４記載の集積回路パッケージ。
【請求項１７】
前記アレイキャパシタ構造は、互いに隣接して配置された複数のアレイキャパシタを有する、請求項１４記載の集積回路パッケージ。
【請求項１８】
前記下部基板レイヤは、前記アレイキャパシタ構造に電気接続される、請求項１４記載の集積回路パッケージ。
【請求項１９】
前記アレイキャパシタ構造は、信号及び電力接続を有する、請求項１４記載の集積回路パッケージ。
【請求項２０】
前記ダイバンプは、前記マイクロビアに電気接続される、請求項１４記載の集積回路パッケージ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［発明の分野］
本発明の実施例は、半導体に関し、より詳細には半導体パッケージに関する。
【０００２】
［関連技術の説明］
高周波数インピーダンスレゾナンスを管理するのに必要とされる低ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）を獲得するための多数の個別のキャパシタを備えたＰＤＮ（Ｐｏｗｅｒ  Ｄｅｌｉｖｅｒｙ  Ｎｅｔｗｏｒｋ）が、設計されてきた。現在、ＰＤＮは、外部アレイキャパシタを利用することによりさらに低い値のＥＳＬを達成するかもしれない。しかしながら、キャパシタの全体的な効率性は、キャパシタと電源との間の接続のインダクタンスとそれのＥＳＬの和によって決定される。
【０００３】
外部アレイキャパシタを利用した既存の技術は、多くの欠点を有している。１つの技術は、パッケージの設置側にアレイキャパシタを配置する。この技術は、キャパシタとシリコンダイとの間の長く拡がって離間されたＰＴＨ（Ｐｌａｔｅｄ  Ｔｈｒｏｕｇｈ  Ｈｏｌｅ）接続を利用する。ＰＴＨ接続は、大きなコアレイヤを貫通する。キャパシタとダイとの間の長い距離によって、相互接続インダクタンスは大きなものとなり、ＥＳＬを劣化させる。他の技術は、コアレス（ｃｏｒｅｌｅｓｓ）若しくはシンコア（ｔｈｉｎ−ｃｏｒｅ）技術又はコアを介した微細なピッチの相互接続を利用する。これらの技術は、メカニカルな不具合のリスクを増大させる。さらに、相互接続インダクタンスの低減は、多くのアプリケーションにおいて不適切なものとなるかもしれない。
【０００４】
［説明］
本発明の実施例は、パッケージ基板を製造する技術である。パッケージ基板は、上部基板レイヤと、アレイキャパシタと、下部基板レイヤとを有する。上部基板レイヤは、マイクロビアを埋め込んでいる。マイクロビアは、マイクロビアエリアを有し、上部基板レイヤ間の電気接続を提供する。アレイキャパシタ構造が、マイクロビアエリアと接触して配置される。アレイキャパシタ構造は、マイクロビアに電気接続される。下部基板レイヤは、アレイキャパシタ構造上に形成される。
【０００５】
以下の説明では、多数の具体的詳細が与えられる。しかしながら、本発明の各実施例がこれらの具体的な詳細なしに実現可能であるということが理解されるであろう。他の例では、本説明の理解を不明りょうにすることを回避するため、周知の回路、構造及び技術は示されていない。
【０００６】
本発明の一実施例では、フローチャート、フロー図、構成図又はブロック図として通常示されるプロセスとして説明されるかもしれない。フローチャートは各処理をシーケンシャルプロセスとして説明するが、処理の多くはパラレルに又は同時に実行可能である。さらに、処理の順序は再構成されるかもしれない。それの処理が終了すると、プロセスは終了する。プロセスは、方法、プログラム、手順、製造方法などに対応するかもしれない。
【０００７】
本発明の一実施例は、パッケージ基板を製造する技術である。アレイキャパシタ構造は、基板のコアをリプレースする。それは、パッケージコアの内部に含まれるか、又はコアをリプレースするかもしれない。アレイキャパシタ構造は、１以上のアレイキャパシタを含むかもしれない。インターコネクトインダクタンスは、典型的には、キャパシタと電源との間の電力接続とアース接続のループエリアに比例する。従来、このエリアは、ダイとキャパシタとの間の距離とＰＴＨビアのピッチとによる影響を受ける。コアの内部又はコアとしてアレイキャパシタを配置することによって、キャパシタの接続性は完全にマイクロビアを介してなされるかもしれない。このため、ＰＴＨビアは不要であるかもしれず、インターコネクトインダクタンスを低減させる。さらに、アレイキャパシタとダイとの間の全体的な距離は、大きく低減され、インターコネクトインダクタンスのさらなる低下を導く。
【０００８】
図１は、本発明の一実施例が実現可能なシステム１００を示す図である。システム１００は、ウエハ製造段階１０５と、ウエハ処理段階１００と、ウエハダイシング段階１２０と、基板製造段階１２５と、カプセル化段階１３０と、検査段階１４０と、ブロードアセンブリ段階１５０とを有する。システム１００は、半導体パッケージングプロセスの製造フローを示す。
【０００９】
ウエハ製造段階１０５は、いくつかのダイスを含むウエハを製造する。各ダイスは、マイクロプロセッサ、メモリデバイス、インタフェース回路などの何れかのマイクロエレクトロニクスデバイスであるかもしれない。ウエハ製造段階１０５は、ウエハ表面の処理、二酸化シリコン（ＳｉＯ２）の成長、パターニング並びに所望の電気特性を取得するためのドーパントの以降の注入又は拡散、ゲート誘電体の成長又は沈着、絶縁物質の成長若しくは沈着、金属及び絶縁物質の各レイヤへの沈着、それの所望のパターンへのエッチングなど、半導体製造のための典型的なプロセスを含む。典型的には、金属レイヤは、アルミニウム又はより最近は銅から構成される。各種金属レイヤが、絶縁物質の“ビア”と呼ばれるエッチングホールにより相互接続される。
【００１０】
ウエハ処理段階１１０は、パッケージング及び検査のためダイスを含むウエハを処理又は準備する。この段階において、ウエハは、パターニングプロセス後にソートされる。ウエハの欠陥をチェックするため、検査が行われるかもしれない。その後、ウエハは、ウエハの後方に付着されたバッキングテープにマウントされてもよい。マウンティングテープは、以降の各段階における処理のためのメカニカルなサポートを提供する。
【００１１】
ウエハダイシング段階１２０は、ウエハを各ダイスにダイシング、切断又はソーイングする。高精度の鋸刃及び画像認識ユニットが利用可能である。脱イオン化されたウエハが、ダイシング中に残留粒子又は汚染物質を洗い流すため、ウエハに与えられるかもしれない。その後、ウエハは、高速のスピニングスピードにスピンさせることによってドライ処理される。
【００１２】
基板製造段階１２５は、カプセル化段階１３０において利用すべきパッケージ基板を製造又は構成する。パッケージ基板は、インターコネクトインダクタンスを低減し、相互接続の信頼性を向上させるため、コアレイヤとして内部アレイキャパシタを有する。
【００１３】
カプセル化段階１３０は、ダイスとパッケージ基板をカプセル化する。ダイスは、同質的又は異質的なものであってもよい。パッケージ基板は、以下に記載されるようにアレイキャパシタ基板を含むように、基板製造段階１２５により提供される。ＩＨＳ（Ｉｎｔｅｇｒａｔｅｄ  Ｈｅａｔ  Ｓｐｒｅａｄｅｒ）は、ダイ及び基板アセンブリに付着されてもよい。ダイス及び基板レイヤのカプセル化アセンブリは、テスト準備がされるパッケージとなる。
【００１４】
検査段階１４０は、各種状態の下でパッケージに対して１以上の検査を実行する。この検査は、ＨＡＳＴ（Ｈｉｇｈｌｙ  Ａｃｃｅｌｅｒａｔｅｄ  Ｓｔｒｅｓｓ  Ｔｅｓｔ）又はバイアスされたＨＡＳＴであってもよい。パッケージは、電力供給されてもよいし、電極供給されていなくてもよい。検査段階１４０は、任意的なものであってもよい。
【００１５】
ボード組み立て段階１５０は、パッケージをプリント回路ボードに組み立てる。この段階は、デバイスパッケージをボードに付着させる。この段階は、各種ソルダリングプロセス、リフロー、検査及び確認を含むかもしれない。その後、組み立てられたボードは、システム又はユニットのプラットフォームに設置される。
【００１６】
図２Ａは、本発明の一実施例による基板をドリル又はエッチングするためのプロセス２００Ａを示す図である。プロセス２００Ａは、上部基板レイヤ２２０とコアレイヤ２３０とを有する基板２１０からスタートする。基板２１０は、シリコン、エポキシ又はポリマー物質などの何れか適切な基板から構成される。上部基板レイヤ２２０は、ダイが付着される基板近くの基板の上部にある。上部基板レイヤ２２０は、いくつかのマイクロビア２４０を埋め込む。マイクロビア２４０は、上部基板レイヤ２２０を含む基板２１０における各種レイヤ間の電気接続を提供する。マイクロビア２４０は、マイクロビアエリア２４５を占有する。コアレイヤ２３０は、典型的には、基板２１０のコア又は中央を占有する。
【００１７】
プロセス２００Ａは、コアレイヤ２３０の大部分又はすべてを取り除くため、コアレイヤ２３０をドリル又はエッチングする。このドリル又はエッチングは、フォトイメージングやレーザなどの何れか適切なドリル又はエッチングを利用して実行可能である。このドリル又はエッチングは、基板２１０が上部基板レイヤ２２０のみからスタートする場合、任意的なものであるかもしれない。
【００１８】
図２Ｂは、本発明の一実施例によるアレイキャパシタ構造を配置するためのプロセス２００Ｂを示す図である。プロセス２００Ｂは、アレイキャパシタ構造２６０を開口エリアに配置、沈着、挿入することによって開始される。アレイキャパシタ構造２６０は、基板パッケージに付着されたダイの処理をサポートするため、適切な低さのＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）を提供するのに選択されるアレイキャパシタを含む。アレイキャパシタ構造２６０は、オフ・ザ・シェルフアレイキャパシタを有してもよいし、又はプロセス２００Ｂの期間中に製造されてもよい。アレイキャパシタ構造２６０は、コアレイヤ２３０の代替としてコアレイヤ２３０の全体を占有してもよい。アレイキャパシタ構造２６０は、マイクロビア２４０又はパッケージ基板のパワー又はグラウンドなどの他の接続ポイントに接続するための電気接続を有する。
【００１９】
図２Ｃは、本発明の一実施例による下部基板レイヤを形成するためのプロセス２００Ｃを示す図である。プロセス２００Ｃは、基板パッケージにおける各種コンポーネントとの接続のための電気パスを提供するため、下部基板レイヤ２７０を形成する。プロセス２００Ｃはまた、パッケージ基板の下部に電気コンタクトポイント、パッド又はピン２７５を形成してもよい。下部基板レイヤ２７０は、基板物質に埋め込まれてもよく、パッケージ基板の各部との電気接続は、アレイキャパシタ構造２６０及び外部パッド又はピン２７５などの他の外部コンポーネントを含む。
【００２０】
下部基板レイヤ２７０の形成は、ダイに付着させる準備ができているパッケージ基板２８０を生じさせる。パッケージ基板２８０は、マイクロビア２４０を埋め込んだ上部基板レイヤ２２０と、マイクロビアエリア２４５と接触して配置されるアレイキャパシタ構造２６０と、アレイキャパシタ構造２６０上に形成される下部基板レイヤ２７０とを有する。上述されるように、マイクロビア２４０は、マイクロビアエリア２４５を有し、上部基板レイヤ２２０の間の電気接続を提供する。アレイキャパシタ構造２６０は、マイクロビア２４０に電気接続される。それはまた、下部基板レイヤ２７０に電気接続される。
【００２１】
図２Ｄは、本発明の一実施例によるダイ２９０をパッケージ基板に付着させるプロセス２００Ｄを示す図である。プロセス２００Ｄは、パッケージ基板２８０の上面の付着コンタクトにダイ２９０を揃えることにより開始される。付着コンタクトは、コンタクトパッド又はパッケージ基板バンプであるかもしれない。基板バンプは、適切な共平面性を実現するよう生成されるかもしれない。ダイ２９０は、ウエハから切断又はダイシングされた何れかの集積回路、チップ、デバイス又はマイクロエレクトロニクスデバイスであってもよい。ダイ２９０は、ダイバンプ２９５を有する。プロセス２００Ｄは、ダイ２９０をパッケージ基板２８０に付着させるため、ダイバンプ２８５及び基板バンプをプレソルダリング及びリフローすることを含むかもしれない。プレソルダリング及びリフローは、何れか適切なプレソルダリング及びリフロー技術を利用して実行されてもよい。ダイ及び基板アセンブリ上にＩＨＳを配置し、アンダーフィル物質を沈着させ、矯正するなどを含む他のプロセスが、実行されるかもしれない。プロセス２Ｄは、集積回路パッケージを形成するため、ダイ及びパッケージ基板のアセンブリを完成させる。集積回路パッケージは、プリント回路ボード上で検査及び組み立てられるかもしれない。
【００２２】
アレイキャパシタ構造２６０は、単一の合成されたキャパシタアレイ又はいくつかのアレイキャパシタにより形成されるかもしれない。複数のアレイが使用されるとき、それらは、スタッキング、互いに隣り合った配置又はスタッキングと隣接配置との組み合わせにより合成されるかもしれない。これらのアレイキャパシタは、レイアウトの制約、パフォーマンス及び／又は製造要求、並びにコストトレードオフなどの各種ファクタに応じて、同質的又は異質的なものとなるかもしれない。典型的には、それらはパワーとグラウンドの間でパラレルに接続される。それらは、５０μＦ又は何れか適切な範囲のキャパシタンス値を提供するかもしれない。
【００２３】
図３Ａは、本発明の一実施例によるスタックされたアレイキャパシタを有するアレイキャパシタ構造２６０を示す図である。アレイキャパシタ構造２６０は、互いにスタックされたいくつかのアレイキャパシタを有するかもしれない。例えば、それはアレイキャパシタ３１０と３２０を有するかもしれない。アレイキャパシタ３１０は、垂直方向にアレイキャパシタ３２０上でスタックされる。任意のスタッキングレベルが、アレイキャパシタのサイズ、薄さ又は高さに応じて利用されてもよい。
【００２４】
図３Ｂは、本発明の一実施例による隣接するアレイキャパシタを有するアレイキャパシタ構造２６０を示す図である。アレイキャパシタ構造２６０は、互いに隣接して配置される任意数のアレイキャパシタを有するかもしれない。例えば、それは、水平方向に互いに隣接は位置されるアレイキャパシタ３３０と３４０とを有するかもしれない。任意数のアレイキャパシタが、アレイキャパシタの長さに応じて互いに隣り合って配置されてもよい。
【００２５】
図３Ｃは、本発明の一実施例によるスタックされた及び隣接したアレイキャパシタを有するアレイキャパシタ構造２６０を示す図である。アレイキャパシタ構造２６０は、スタック及び隣接したアレイキャパシタの配置の組み合わせを含むかもしれない。例えば、それは、互いに隣接して配置されたアレイキャパシタ３５０と３６０と、アレイキャパシタ３５０と３６０にそれぞれスタックされたアレイキャパシタ３７０と３８０とを有するかもしれない。任意数のアレイキャパシタが、アレイキャパシタのサイズ（長さ、高さなど）に応じて互いに隣り合って配置又はスタックされるかもしれない。
【００２６】
図４は、本発明の一実施例によるパッケージコアとしてのアレイキャパシタ構造２６０を示す図である。アレイキャパシタ構造２６０は、コアレイヤの実質的な部分を占有するか、又はそれがコアレイヤ自体として機能するようコア全体をリプレースするかもしれない。
【００２７】
アレイキャパシタ構造２６０は、信号及び電力接続が基板内で経由されるように、パッケージの各種レイヤとの電気接続を有する。このため、それはＰＴＨビアをリプレースし、ロウバストな接続を提供するかもしれない。パッケージ基板内にアレイキャパシタ構造２６０を配置することによって、ダイとアレイキャパシタとの間の距離は大きく低減され、低ＥＳＩをもたらす。この低減は、ダイの高周波数動作領域におけるパフォーマンスを向上させる。
【００２８】
図５は、本発明の一実施例によるパッケージ基板を製造するプロセス５００を示すフローチャートである。
【００２９】
スタートすると、プロセス５００は、コアレイヤを取り除き、基板におけるマイクロビアエリアを有するマイクロビアを露出するため、基板をドリル又はエッチングする（ブロック５１０）。マイクロビアは、上部基板レイヤ間の電気接続を提供する。次に、プロセス５００は、マイクロビアエリアと接触させるため、アレイキャパシタ基板を配置する（ブロック５２０）。アレイキャパシタ構造は、マイクロビアに電気接続される。
【００３０】
その後、プロセス５００は、アレイキャパシタ構造を介し信号及び電力接続を経路決定する（ブロック５３０）。これらの電気接続は、基板バンプ、電力及びグラウンドを含むパッケージ基板の各種コンタクトポイントの接続性を提供する。次に、プロセス５００は、アレイキャパシタ構造上に下部基板レイヤを形成する（ブロック５４０）。下部基板レイヤは、アレイキャパシタ構造に電気接続される。下部基板レイヤはまた、パッケージ基板の下部において外部コンタクト又はピンに電気接続されるかもしれない。その後、プロセス５００は、ダイバンプを介し基板の表面にダイを付着させる（ブロック５５０）。ダイバンプは、パッケージ基板の上面上の基板バンプを介しマイクロビアに電気接続される。
【００３１】
図６は、本発明の一実施例によるアレイキャパシタ構造を配置するプロセス５２０を示すフローチャートである。プロセス５２０は、互いに複数のアレイキャパシタをスタックするか（ブロック６１０）、又は互いに隣接する複数のアレイキャパシタを配置する（ブロック６２０）。任意数のアレイキャパシタが、スタッキング、隣接配置又は両方の組み合わせにより組み合わせ又は配置されるかもしれない。
【００３２】
本発明が複数の実施例に関して説明されたが、当業者は、本発明が記載された実施例に限定されず、添付した請求項の趣旨及び範囲内の改良及び変更により実現可能であることを認識するであろう。このため、本記載は、限定するのでなく例示的なものとしてみなされるべきである。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明の一実施例が実現可能な製造プロセスを示す図である。
【図２Ａ】図２Ａは、本発明の一実施例による基板をドリル又はエッチングするプロセスを示す図である。
【図２Ｂ】図２Ｂは、本発明の一実施例によるアレイキャパシタ構造を配置するプロセスを示す図である。
【図２Ｃ】図２Ｃは、本発明の一実施例による下部基板レイヤを形成するプロセスを示す図である。
【図２Ｄ】図２Ｄは、本発明の一実施例によるダイをパッケージ基板に付着させるプロセスを示す図である。
【図３Ａ】図３Ａは、本発明の一実施例によるスタックされたアレイキャパシタを有するアレイキャパシタ構造を示す図である。
【図３Ｂ】図３Ｂは、本発明の一実施例による隣接するアレイキャパシタを有するアレイキャパシタ構造を示す図である。
【図３Ｃ】図３Ｃは、本発明の一実施例によるスタックされた及び隣接するアレイキャパシタを有するアレイキャパシタ構造を示す図である。
【図４】図４は、本発明の一実施例によるパッケージコアとしてのアレイキャパシタ構造を示す図である。
【図５】図５は、本発明の一実施例によるパッケージ基板を製造するプロセスを示すフローチャートである。
【図６】図６は、本発明の一実施例によるアレイキャパシタ構造を配置するプロセスを示すフローチャートである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2009518873.tif 000014
2009518873.tif 000015
2009518873.tif 000016