(57)【要約】  イメージセンサは、入射光子を電荷に変換する複数の画素と、１以上の画素からの余剰電荷を排出するオーバーフロードレインと、２以上の画素からの電荷を加算するメカニズムと、第一のオーバードレイン電圧を発生するための第一の抵抗素子ネットワークであって、抵抗素子の少なくとも１つは、外的刺激に応答し、複数の画素が加算された場合の最適なオーバーフロードレイン電圧を供給するように開くことができるヒューズを並列して有する第一の抵抗素子ネットワークと、第一の抵抗素子ネットワークに接続され、第二のオーバーフロードレイン電圧を生成する第二の抵抗素子ネットワークであって、第二のオーバーフロードレイン電圧は第一のオーバーフロードレイン電圧の何分の一かであり、複数の画素がまったく、またはほとんど加算されない場合の最適なオーバーフロードレイン電圧を供給する第二の抵抗素子ネットワークを備える。
2009544230.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサであって、
（ａ）入射光子を電荷に変換するための複数の画素と、
（ｂ）少なくとも１以上の前記画素からの余剰電荷を排出するオーバーフロードレインと、
（ｃ）２以上の前記画素からの電荷を加算するためのメカニズムと、
（ｄ）第一のオーバーフロードレイン電圧を生成する第一の抵抗素子ネットワークであって、抵抗素子の少なくとも１つは、外的刺激に応答して、複数の画素が加算されたときの画素アンチブルーミング保護と飽和信号レベルのための最適なオーバーフロードレイン電圧を供給するように開くことのできるヒューズを並列して有する第一の抵抗素子ネットワークと、
（ｅ）前記第一の抵抗素子ネットワークに接続され、第二のオーバーフロードレイン電圧を生成する第二の抵抗素子ネットワークであって、第二のオーバーフロードレイン電圧は前記第一のオーバーフロードレイン電圧の何分の一かであり、第二のオーバーフロードレイン電圧は、複数の画素がまったく、またはほとんど加算されない場合の画素アンチブルーミングおよび飽和信号レベルのための最適なオーバーフロードレイン電圧を供給する第二の抵抗素子ネットワークと、
を備えることを特徴とするイメージセンサ。
【請求項２】
請求項１に記載のイメージセンサであって、
さらに、複数の追加の抵抗素子ネットワークを備えることを特徴とするイメージセンサ。
【請求項３】
請求項１に記載のイメージセンサであって、
前記抵抗素子の少なくとも１つは抵抗器であることを特徴とするイメージセンサ。
【請求項４】
請求項１に記載のイメージセンサであって、
前記抵抗素子の少なくとも１つは電界効果トランジスタであることを特徴とするイメージセンサ。
【請求項５】
請求項１に記載のイメージセンサであって、
前記ヒューズの少なくとも１つの代わりにアンチヒューズを用いることを特徴とするイメージセンサ。
【請求項６】
請求項１に記載のイメージセンサであって、
前記複数の画素は電荷結合素子を形成することを特徴とするイメージセンサ。
【請求項７】
請求項１に記載のイメージセンサであって、
前記複数の画素はそれぞれ、電界効果トランジスタのゲートに直接接続されるか、あるいは転送ゲートとフローティングディフュージョンを通じて電界効果トランジスタのゲートに間接的に接続されることを特徴とするイメージセンサ。
【請求項８】
請求項１に記載のイメージセンサであって、
加算される複数の画素の数は２であることを特徴とするイメージセンサ。
【請求項９】
請求項１に記載のイメージセンサであって、
加算される複数の画素の数は３であることを特徴とするイメージセンサ。
【請求項１０】
請求項１に記載のイメージセンサであって、
加算される複数の画素の数は４であることを特徴とするイメージセンサ。
【請求項１１】
請求項２に記載のイメージセンサであって、
前記抵抗素子の少なくとも１つは抵抗器であることを特徴とするイメージセンサ。
【請求項１２】
請求項２に記載のイメージセンサであって、
前記抵抗素子の少なくとも１つは電界効果トランジスタであることを特徴とするイメージセンサ。
【請求項１３】
請求項２に記載のイメージセンサであって、
前記ヒューズの少なくとも１つの代わりにアンチヒューズが使用されることを特徴とするイメージセンサ。
【請求項１４】
請求項２に記載のイメージセンサであって、
前記複数の画素は電荷結合素子を形成することを特徴とするイメージセンサ。
【請求項１５】
請求項２に記載のイメージセンサであって、
前記複数の画素はそれぞれ、電界効果トランジスタのゲートに直接接続されるか、あるいは転送ゲートとフローティングディフュージョンを通じて電界効果トランジスタのゲートに間接的に接続されることを特徴とするイメージセンサ。
【請求項１６】
請求項２に記載のイメージセンサであって、
加算される複数の画素の数は２であることを特徴とするイメージセンサ。
【請求項１７】
請求項２に記載のイメージセンサであって、
加算される複数の画素の数は３であることを特徴とするイメージセンサ。
【請求項１８】
請求項２に記載のイメージセンサであって、
加算される複数の画素の数は４であることを特徴とするイメージセンサ。
【請求項１９】
イメージセンサを備えるカメラであって、
イメージセンサは、
（ａ）入射光子を電荷に変換するための複数の画素と、
（ｂ）少なくとも１以上の前記画素からの余剰電荷を排出するオーバーフロードレインと、
（ｃ）２以上の前記画素からの電荷を加算するためのメカニズムと、
（ｄ）第一のオーバーフロードレイン電圧を生成する第一の抵抗素子ネットワークであって、抵抗素子の少なくとも１つは、外的刺激に応答して、複数の画素が加算された場合の画素アンチブルーミング保護と飽和信号レベルのための最適なオーバーフロードレイン電圧を供給するように開くことのできるヒューズを並列して有する第一の抵抗素子ネットワークと、
（ｅ）前記第一の抵抗素子ネットワークに接続され、第二のオーバーフロードレイン電圧を生成する第二の抵抗素子ネットワークであって、第二のオーバーフロードレイン電圧は前記第一のオーバーフロードレイン電圧の何分の一かであり、第二のオーバーフロードレイン電圧は、複数の画素がまったく、または略まったく加算されない場合の画素アンチブルーミングおよび飽和信号レベルのための最適なオーバーフロードレイン電圧を供給する第二の抵抗素子ネットワークと、
を備えることを特徴とするカメラ。
【請求項２０】
請求項１９に記載のカメラであって、
さらに、複数の追加の抵抗素子ネットワークを備えることを特徴とするカメラ。
【請求項２１】
請求項１９に記載のカメラであって、
前記抵抗素子の少なくとも１つは抵抗器であることを特徴とするカメラ。
【請求項２２】
請求項１９に記載のカメラであって、
前記抵抗素子の少なくとも１つは電界効果トランジスタであることを特徴とするカメラ。
【請求項２３】
請求項１９に記載のカメラであって、
前記ヒューズの少なくとも１つの代わりにアンチヒューズが用いられることを特徴とするカメラ。
【請求項２４】
請求項１９に記載のカメラであって、
前記複数の画素は電荷結合素子を形成することを特徴とするカメラ。
【請求項２５】
請求項１９に記載のカメラであって、
前記複数の画素はそれぞれ、電界効果トランジスタのゲートに直接接続されるか、あるいは転送ゲートとフローティングディフュージョンを通じて電界効果トランジスタのゲートに間接的に接続されることを特徴とするカメラ。
【請求項２６】
請求項１９に記載のカメラであって、
加算される複数の画素の数は２であることを特徴とするカメラ。
【請求項２７】
請求項１９に記載のカメラであって、
加算される複数の画素の数は３であることを特徴とするカメラ。
【請求項２８】
請求項１９に記載のカメラであって、
加算される複数の画素の数は４であることを特徴とするカメラ。
【請求項２９】
請求項２０に記載のカメラであって、
さらに、複数の追加の抵抗素子ネットワークを備えることを特徴とするカメラ。
【請求項３０】
請求項２０に記載のカメラであって、
前記抵抗素子の少なくとも１つは抵抗器であることを特徴とするカメラ。
【請求項３１】
請求項２０に記載のカメラであって、
前記抵抗素子の少なくとも１つは電界効果トランジスタであることを特徴とするカメラ。
【請求項３２】
請求項２０に記載のカメラであって、
前記ヒューズの少なくとも１つの代わりにアンチヒューズが用いられることを特徴とするカメラ。
【請求項３３】
請求項２０に記載のカメラであって、
前記複数の画素は電荷結合素子を形成することを特徴とするカメラ。
【請求項３４】
請求項２０に記載のカメラであって、
前記複数の画素はそれぞれ、電界効果トランジスタのゲートに直接接続されるか、あるいは転送ゲートとフローティングディフュージョンを通じて電界効果トランジスタのゲートに間接的に接続されることを特徴とするカメラ。
【請求項３５】
請求項２０に記載のカメラであって、
加算される複数の画素の数は２であることを特徴とするカメラ。
【請求項３６】
請求項２０に記載のカメラであって、
加算される複数の画素の数は３であることを特徴とするカメラ。
【請求項３７】
請求項２０に記載のカメラであって、
加算される複数の画素の数は４であることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、電荷結合素子の分野に関し、より詳しくは、画素加算モードにおける最適なアンチブルーミング保護のために１つより多い基板電圧基準を提供することに関する。
【背景技術】
【０００２】
図２は、インターライン電荷結合素子（ＣＣＤ）１００を示す。これは、垂直ＣＣＤ１１０（ＶＣＣＤ）に接続されたフォトダイオード１０５のアレイを備える。画像読取プロセスは、電荷をフォトダイオード１０５から隣接するＶＣＣＤ１１０に転送することによって始まる。次に、１度に１本のラインずつ水平ＣＣＤ（ＨＣＣＤ）１１５に転送される。ＨＣＣＤは電荷を逐次的に出力電荷感知アンプ１２０に転送する。
【０００３】
図３は、図２の中の１つのインターラインＣＣＤ画素の断面図である（分かりやすくするために、近隣画素の一部も示されている）。フォトダイオード１０５は、光生成電荷を集める。電荷は、表面ピニングｐ＋インプラント２３０と垂直オーバーフロードレイン２１５によってフォトダイオード１０５の中に閉じ込められる。フォトダイオード１０５の近隣に、ｎ型基板２１０の上のｐ型ウェル２０５内に構築された、ＶＣＣＤ埋め込みチャネル２００がある。ＶＣＣＤ１１０を通じた電荷の転送は、ゲート２２０によって制御される。ＶＣＣＤ１１０は、不透明な金属層２２５によって遮光される。
【０００４】
オーバーフロードレイン２１５は、製造工程可変性の高い、低ドープ領域である。可変性が非常に高いため、基板２１０に印加される電圧は、１つのイメージセンサと次のイメージセンサとで変化させなければならない。基板電圧は、フォトダイオード１０５の中にどれだけの電荷を保持できるかを制御する。フォトダイオードの電荷容量が大きすぎると、明るい光のスポットにより、ＶＣＣＤ１１０に保持可能な量以上の電荷が生成される。これがＶＣＣＤのブルーミングの原因となる。電荷容量が小さすぎると、出力アンプ１２０はまったく飽和状態に到達しない。基板電圧が各イメージセンサについて調整され、アンチブルーミング保護と飽和信号レベルとのバランスが最良になるようにフォトダイオードの電荷容量が最適化される。
【０００５】
これまで、イメージセンサは基板基準電圧生成回路を備えるように製造されてきた。そのような回路の１つが図１に示される。この回路では、直列抵抗器群Ｒ１からＲ４にわたって４つのヒューズＦ１からＦ４が備えられている。これらのヒューズのうちの１つまたはいくつかが切れることで、１６通りの基準電圧の組み合わせＶ１が発生しうる。そして、この基準電圧が、最適なアンチブルーミングと飽和信号のためにイメージセンサの基板に接続される。
【０００６】
イメージセンサのための上記のような分圧器型ヒューズまたはアンチヒューズ設定回路の例は数多くある。たとえば、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５である。先行技術から、抵抗器の代わりに、ゲートをトランジスタのソースまたはドレインに連結させたＭＯＳＦＥＴトランジスタを用いてもよいことが明白である。
【０００７】
先行技術の１つの大きな欠点は、インターラインＣＣＤを使って画素加算を行う場合である。簡単な例を図４に示す。図のインターラインＣＣＤ１００では、ＶＣＣＤ１１０からの２行分の電荷が加算されてＨＣＣＤ１１５へ送られる。この加算工程により、ＨＣＣＤ１１５の電荷容量を超過して、水平電荷ブルーミングが発生することがある。また、ＶＣＣＤ内の画素を加算して、フレームレートを増大させることも可能である。ＶＣＣＤでの画素加算によって、ＶＣＣＤの電荷容量を超えることがある。画素加算時のＶＣＣＤまたはＨＣＣＤのブルーミング防止のための良く知られた解決策は、画素加算モード時に基板電圧をさらに上昇させることである。
【０００８】
図５は、フォトダイオード１０５のチャネル電位対シリコンウェハ内の深さを示す。表面において、ピニング層２３０は電位を０Ｖに保つ。ｎ型フォトダイオード１０５と低ドープオーバーフロードレイン２１５は、フォトダイオードと基板２１０の間に電位障壁を形成する。基板電圧がＶＳｕｂ１に設定されたとき、フォトダイオードの容量はより大きいΔＶＢとなる。イメージセンサが画素加算モードに変わると、基板電圧はＶＳｕｂ２に上昇し、その結果フォトダイオードの電荷容量はΔＶＡに減少する。
【０００９】
問題は、第二の基準電圧をどのように発生するか、である。明白な解決策は、図１に示されるようなイメージセンサ上に第二の基準電圧発生器全体を設置することである。これは、イメージセンサにさらに多くのヒューズを加えるのに、ヒューズを設定可能にするためのウェハプローブテスタ用の余分なボンディングパッドが必要となるため、好ましくない。レーザトリムヒューズを使用した場合でも、ヒューズを追加することにより、センサの製造歩留まりが低下し、ヒューズ設定工程からの細塵が画素アレイを汚染する可能性が高くなる。そこで、ヒューズの数を増やさず、画素加算イメージセンサのための１つより多い基準電圧を供給できる新たな回路が必要である。
【００１０】
【特許文献１】米国特許第５，１５０，２１６号明細書
【特許文献２】米国特許第５，８６７，０５５号明細書
【特許文献３】米国特許第６，１８８，０９２号明細書
【特許文献４】特開平６−１５３０７９号公報
【特許文献５】特開２００２−２３１８８９号公報
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明は、上記の問題の１つまたはいくつかを克服することに関する。要約すると、本発明の１つの態様によれば、本発明は、（ａ）入射光子を電荷に変換するための複数の画素と、（ｂ）１以上の画素からの余剰電荷を排出するためのオーバーフロードレインと、（ｃ）２以上の画素からの電荷を加算するためのメカニズムと、（ｄ）第一のオーバーフロードレイン電圧を発生するための第一の抵抗素子ネットワークであって、抵抗素子の少なくとも１つが、外的刺激に応答して、複数の画素が加算される場合の画素のアンチブルーミング保護と飽和信号レベルのための最適なオーバーフロードレイン電圧を供給するように開くことができるヒューズを並列して有する第一の抵抗素子ネットワークと、（ｅ）第一の抵抗素子ネットワークに接続され、第二のオーバーフロードレイン電圧を生成する第二の抵抗素子ネットワークであって、第二のオーバーフロードレイン電圧は第一のオーバーフロードレイン電圧の何分の一かであり、第二のオーバーフロー電圧は、複数の画素がまったく、またはほとんど加算されない場合の画素のアンチブルーミングと飽和信号レベルのための最適なオーバーフロードレイン電圧を供給する第二の抵抗素子ネットワークを備えるイメージセンサである。
【００１２】
本発明の上記およびその他の態様、目的、特徴、利点は、以下に示す好ましい実施例の詳細な説明と付属の特許請求範囲を読み、添付の図面を参照することによって、より明確に理解、認識されるであろう。
【発明の効果】
【００１３】
本発明は、プログラム可能なヒューズ素子の数を増やすことなく、複数の基板基準電圧を供給できる単純なイメージセンサ基板電圧回路の利益を提供する。
【発明を実施するための最良の形態】
【００１４】
図６は、本発明によるインターラインＣＣＤイメージセンサ３００を示し、本発明による基板基準電圧回路３６０が同じシリコン基板上に集積されている。イメージセンサ３００はフォトダイオード３０５からなる画素アレイ３０４を有し、画素アレイ３０４はフォトダイオードから電荷を受け取る垂直ＣＣＤシフトレジスタ３１０に隣接し、入射光（つまり、光子）に応答して電荷を収集する。水平ＣＣＤシフトレジスタ３１５は、垂直ＣＣＤシフトレジスタ３１０から電荷を受け取り、電荷を逐次的に出力電荷感知ノード３２０に転送する。垂直ＣＣＤ３１０は、垂直ＣＣＤ３１０内の２つまたはそれ以上のフォトダイオード３０５からの電荷を加算することができる。
【００１５】
図７は、画素３０４の中の１つの水平断面図である。これは、ｎ型表面ピニング層３３０の下でｎ型基板３１７の中の低ドープ垂直オーバーフロードレイン３１６の上にｎ型フォトダイオード３０５を備える。不透明な遮光手段３０３が、ＣＣＤシフトレジスタの埋め込まれたチャネル３０２が感光するのを防止する。これと同等のイメージセンサは、シリコンドーピング極性（ｎ型とｐ型）のすべてを交換したものでもよい。
【００１６】
複数の基板電圧について十分に評価するために、各種の電圧基準の間の関係を理解することが有益である。まず、２つのイメージングモードで動作できるイメージセンサを考える。第一のモードは、画素が加算されないフル解像度撮影モードである。第二のモードは、２つの画素を加算し、フレームレートまたは感度を高めるモードである。２画素加算モードのための最適な基板電圧設定は、フォトダイオードの容量が画素加算しないモードのときの約半分になるものであろう。両方のモードの最適な基板電圧に関するデータを収集することにより、２つの電圧が結合されることが明らかとなる。図８は、２画素加算の場合の最適基板電圧と画素加算しない場合の最適基板電圧の間の関係を示す。これは、原点を通る直線である。
【００１７】
図９は、図８の直線を再現できる第二の電圧Ｖ２を生成する回路を示す。ヒューズＦ１からＦ４によって設定されるＶ１とＶ２の数値として考えられるものは計算可能である。Ｖ２は、フル解像度非加算(un-summed)画像のための最適基板電圧であり、Ｖ１は２画素加算の場合の最適基板電圧である。
【００１８】
ＶＤＤ電源から流れる電流は、次式により得られる。
【数１】
2009544230.tif 000003
【００１９】
式中、Ｆ１からＦ４は、ヒューズＦ１からＦ４が伝導しているか、切れているかに応じて、１または０の数値である。Ｖ１とＶ２の出力電圧は次式により得られる。
【数２】
2009544230.tif 000004
【数３】
2009544230.tif 000005
【００２０】
以上のように、Ｖ１とＶ２は直線関係にあり、原点を通る。図９の回路は先行技術と同じ数のヒューズを用いるが、画素加算および非画素加算モードのためのまさに正しい数値の２つの基準電圧を供給する。
【００２１】
インターラインＣＣＤは、２つだけの画素の加算に限定されない。１つのセンサが複数のレベルの画素加算を行うことも可能である。たとえば、あるイメージセンサがフル解像度の写真を撮影し、さらに２，４または８画素加算を行うビデオモードを有することがある。類似色の３×３（９画素）のサブアレイを加算するベイヤカラーフィルタパターンを有するカラーイメージセンサのように、奇数の画素加算も可能である。これらの画素加算モードはすべて、１つのイメージセンサについての基準電圧を必要とする。その解決策は、図９の回路を図１０に示す回路に拡張することであり、図１０の回路では、Ｖ２の電圧で動作する別の分圧器が第三の電圧Ｖ３を生成する。図１１は第三の電圧Ｖ３を生成できる、図１０の回路の２つの変形を示す。これらの例から、より多くの基板電圧基準を生成するために、無限の数の分圧器を追加する方法が明らかとなるはずである。
【００２２】
図１２の回路によって示されるような電界効果トランジスタ（ＦＥＴ，field effect transistor）を抵抗器の代わりに使用しても同じである。別の変形が図１３に示されている。ここでは、アンチヒューズＡＦ１からＡＦ４がヒューズに取って代わっている。ヒューズは、当初は伝導リンクであり、その後、高電流パルスやレーザ切断ビーム等の外的刺激を用いて伝導リンクを開く。アンチヒューズは、当初は開放リンクであり、その後、２つの伝導プレートの間の絶縁層を破壊する高電圧等の外的刺激によって融合する。
【００２３】
本発明は、ＣＣＤ型イメージセンサのみに限定されない。ＣＭＯＳ型イメージセンサも本発明の恩恵を受けることができる。図１４は、２つのＣＭＯＳイメージセンサ画素を示す。各画素について１つのフォトダイオード４２６，４２３がある。フォトダイオードは、表面ピニング層４２４と垂直オーバーフロードレイン４２２を有する。フォトダイオード４２６，４２３の電荷容量は、オーバーフロードレイン４２２の障壁の高さによって調整され、障壁の高さは基板４２１に印加される電圧によって制御される。フォトダイオード４２６からの電荷は、信号線４２８によって制御される転送ゲート４２７により、共有されるフローティングディフュージョン４２５に転送される。フォトダイオード４２３からの電荷は、信号線４１９によって制御される転送ゲート４１４により、共有されるフローティングディフュージョン４２５に転送される。各フォトダイオードの信号電荷は、フローティングディフュージョン４２５に独立して転送することによって読み出され、あるいは画素加算動作では、両方の転送ゲート４１４，４２７が２つの画素の加算と同時にオンにされる。フローティングディフュージョン４２５は、信号線４１１によって制御されるトランジスタ４１３によってリセットされる。トランジスタ４１７は、好ましくは、電源線４１２に接続されるソースフォロワ(source follower)の一部である。トランジスタ４１８は、信号線４２０によってオンにされ、ソースフォロワを信号出力線４１６に接続するための行選択トランジスタである。
【００２４】
このＣＭＯＳ画素構造により、２画素加算または非画素加算読取モードが可能となる。これはまた、３または４画素加算オプションも可能になるように拡張できる。画素加算の場合、オーバーフロードレイン基準電圧回路の発明を使用して、画素加算モードの各々のための基準電圧を供給することが好ましい。
【００２５】
図１５は、本発明によるオーバーフロードレイン電圧基準回路を組み込んだイメージセンサ４７０を用いるカメライメージングシステム４７１（好ましくは、デジタルカメラ）を示す。本発明により、デジタルカメラシステム４７１は、フル解像度撮影モードのほか、最適なアンチブルーミング保護と飽和信号レベルを用いたより低解像度の画素加算動画ビデオ撮影モードでの動作が可能となる。
【図面の簡単な説明】
【００２６】
【図１】先行技術による基板電圧基準回路の概略図である。
【図２】先行技術によるインターラインＣＣＤの上面図である。
【図３】図２の画素の断面図である。
【図４】２つの画素の加算を示す、先行技術によるインターラインＣＣＤの上面図である。
【図５】インターラインＣＣＤフォトダイオード電位対シリコンの深さを示すグラフである。
【図６】本発明のイメージセンサの上面図である。
【図７】図６の断面図である。
【図８】２つの画素を加算する場合の最適な基板電圧と画素加算を行わない場合の最適な基板電圧との関係を示すグラフである。
【図９】本発明によるデュアル基板基準電圧回路を示す概略図である。
【図１０】本発明によるマルチ基板基準電圧回路を示す概略図である。
【図１１】本発明による抵抗器を用いたマルチ基板基準電圧回路を示す概略図である。
【図１２】ＦＥＴを用いたマルチ基板基準電圧回路を示す概略図である。
【図１３】本発明によるアンチヒューズを用いたマルチ基板基準電圧回路を示す概略図である。
【図１４】本発明による電荷加算機能を伴うＣＭＯＳイメージセンサの画素の概略図である。
【図１５】本発明によるマルチ基板基準電圧を有するイメージセンサを用いたカメライメージングシステムを示す図である。
【符号の説明】
【００２７】
１００  電荷結合素子、１０５，３０５，４２３，４２６  フォトダイオード、１１０  垂直電荷結合素子、１１５  水平電荷結合素子、１２０  アンプ、２００  埋め込みチャネル、２０５  ｐ型ウェル、２１０，３１７，４２１  基板、２１５，３１６，４２２  オーバーフロードレイン、２２０  ゲート、２２５  不透明な金属層、２３０，３３０，４２４  ピニング層、３００，４７０  イメージセンサ、３０２  埋め込みチャネル、３０３  遮光手段、３０４  画素、３１０  垂直ＣＣＤシフトレジスタ、３１５  水平ＣＣＤシフトレジスタ、３２０  出力電荷感知ノード、３６０  電圧回路、４１１，４１９，４２０，４２８  信号線、４１２  電源線、４１３  リセットトランジスタ、４１４，４２７  転送ゲート、４１６  出力線、４１７，４１８  トランジスタ、４２５  フローティングディフュージョン、４７１  カメライメージングシステム。
【図１】
2009544230.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009544230.tif 000014
【図１０】
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【図１１】
2009544230.tif 000016
【図１２】
2009544230.tif 000017
【図１３】
2009544230.tif 000018
【図１４】
2009544230.tif 000019
【図１５】
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【国際調査報告】
2009544230.tif 000021
2009544230.tif 000022
2009544230.tif 000023