(57)【要約】  プローブカードアセンブリが、テスタから電子デバイスを試験するため試験信号を受け取るように構成されうるインタフェースを備えることができる。プローブカードアセンブリは、電子デバイスと接触するためのプローブと、試験信号をプローブのうちの複数にドライブするための電子ドライバ回路とをさらに備えることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
テスタから電子デバイスを試験するための試験信号を受け取るように構成されたインタフェースと、
複数の電子デバイスと接触するためのプローブと、
複数の前記プローブを介して前記試験信号のうちの１つを送り込むようにそれぞれ構成された電子ドライバ回路と
を備えるプローブカードアセンブリであって、
前記１つの試験信号が、前記電子デバイスのうちの複数に供給されうる、プローブカードアセンブリ。
【請求項２】
複数の相互接続された基板をさらに含み、前記ドライバ回路が前記基板のうちの少なくとも１つに配置される、請求項１に記載のプローブカードアセンブリ。
【請求項３】
前記ドライバ回路のそれぞれの出力インピーダンスが、前記ドライバ回路に電気的に接続された伝送線路の特性インピーダンスよりも小さい、請求項１に記載のプローブカードアセンブリ。
【請求項４】
前記ドライバ回路が、前記プローブから約１２インチ（３０．５ｃｍ）以内に位置し、前記ドライバ回路が、前記プローブを介して前記試験信号を送り込む、請求項１に記載のプローブカードアセンブリ。
【請求項５】
前記ドライバの最大動作周波数に対応する波長が、前記ドライバと前記プローブとの間の距離の少なくとも約１０倍である、請求項１に記載のプローブカードアセンブリ。
【請求項６】
前記プローブが、プローブ基板に取り付けられ、
前記ドライバ回路が、配線基板上に配置され、
前記配線基板が、前記プローブ基板に接続される、
請求項１に記載のプローブカードアセンブリ。
【請求項７】
前記ドライバ回路のうちの少なくとも１つが、前記テスタから受け取った１つの試験信号を複数のプローブに対して送り込む、請求項１に記載のプローブカードアセンブリ。
【請求項８】
前記少なくとも１つのドライバ回路が、前記１つの試験信号を少なくとも４個のプローブに対して送り込む、請求項７に記載のプローブカードアセンブリ。
【請求項９】
前記少なくとも１つのドライバ回路が、前記１つの試験信号を少なくとも３０個のプローブに対して送り込む、請求項７に記載のプローブカードアセンブリ。
【請求項１０】
前記少なくとも１つのドライバ回路と前記複数のプローブとの間に配置された複数の抵抗器をさらに含み、前記抵抗器が、前記複数のプローブのうちの１つを前記複数のプローブのうちの他のプローブから電気的に分離する、請求項７に記載のプローブカードアセンブリ。
【請求項１１】
前記少なくとも１つのドライバ回路の出力インピーダンスが、前記複数の抵抗器の全実効抵抗とほぼ同じである、請求項１０に記載のプローブカードアセンブリ。
【請求項１２】
前記複数の抵抗器が、前記プローブが取り付けられているプローブ基板上に配置される、請求項１０に記載のプローブカードアセンブリ。
【請求項１３】
前記ドライバ回路のうちの少なくとも１つの出力インピーダンスが、３０オーム未満である、請求項１に記載のプローブカードアセンブリ。
【請求項１４】
前記ドライバ回路のうちの少なくとも１つの出力インピーダンスが、２０オーム未満である、請求項１に記載のプローブカードアセンブリ。
【請求項１５】
前記電子デバイスが、個片化されていない半導体ウェハを構成する複数の半導体ダイを含む、請求項１に記載のプローブカードアセンブリ。
【請求項１６】
電子デバイス上でＤＣ測定を行う方法であって、
電源から前記電子デバイスに電力を供給すること、
試験信号を前記電子デバイスの入力部に送り込むこと、および
前記電子デバイスによって前記電源から引き出された電流を測定すること
を含む方法。
【請求項１７】
前記電源が、前記電子デバイスの端子と接触するように構成された複数のプローブを含むプローブカードアセンブリ上に配置され、電力を供給する前記ステップが、前記電源から前記プローブのうちの複数を介して前記電子デバイスに電力を供給することを含む、請求項１６に記載の方法。
【請求項１８】
前記電子デバイスによって引き出された電流を前記測定することが、第１の電力接続部を介して前記電子デバイスへ流れる電流と第２の電力接続部を介して前記電子デバイスから流れる電流との差を決定することを含む、請求項１７に記載の方法。
【請求項１９】
少なくとも１つのドライバ回路が、前記プローブカードアセンブリ上に配置され、試験信号を送り込む前記ステップが、前記ドライバ回路が前記プローブのうちの少なくとも１つを介して前記試験信号をドライブすることを含む、請求項１７に記載の方法。
【請求項２０】
電力を供給する前記ステップが、前記電子デバイスに入力される第１の電力を第１の電圧レベルで供給すること、および前記電子デバイスに入力される第２の電力を第２の電圧レベルで供給することを含み、前記第１の電圧レベルが前記第２の電圧レベルよりも高い、請求項１６に記載の方法。
【請求項２１】
電流を測定する前記ステップが、前記第２の電力の入力によって流れる電流を測定することを含む、請求項２０に記載の方法。
【請求項２２】
前記第１の電圧レベルと前記第２の電圧レベルとの間の電圧レベルを有する信号で、前記電子デバイスの他の入力部に送り込むことをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記電子デバイスの他の入力部を高インピーダンス状態にすることをさらに含む、請求項２１に記載の方法。
【請求項２４】
試験信号を送り込む前記ステップが、前記信号を前記第１の電圧レベルより高い電圧レベルで送り込むことを含み、
電流を測定する前記ステップが、前記第１の電力の入力によって流れる前記電流を測定することを含む、請求項２０に記載の方法。
【請求項２５】
電流を測定する前記ステップが、前記第１の電力の入力によって流れる電流と前記第２の電力の入力によって流れる電流との差を測定することを含む、請求項１６に記載の方法。
【請求項２６】
前記電子デバイスが、個片化されていない半導体ウェハを構成する複数の半導体ダイを含む、請求項１６に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
１つまたは複数の電子デバイスを試験するための試験システムが知られている。例えば、半導体ダイを試験するための試験システムが知られている。そのような試験システムは、１つまたは複数の電子デバイスに試験データを供給し、次いでその試験データに対するその電子デバイスの応答を評価することができる。電子デバイスに対して様々なタイプの試験を行うことができる。そのような試験の例としては、ＤＣ（直流）試験、機能試験などがある。
【０００２】
直流（「ＤＣ」）試験は一般に、電子デバイスの１つまたは複数のＤＣ特性を測定するものである。例えば、ＤＣ試験は、半導体ダイの端子（例えばボンドパッド）の漏れ電流を測定することができる。半導体ダイに対して一般的に行われるＤＣ試験の他の例としては、端子での開回路故障（open circuit fault）の試験および端子での短絡故障（short circuit fault）の試験があるが、この限りでない。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
機能試験は一般に、電子デバイスを動作させるものである。機能試験は、装置の部分的動作に限定されうる。例えば、いくつかの試験状況では、電子デバイスの試験は、電子デバイスの全動作範囲未満に対して行われる。例えば、電子デバイスの選択された機能だけが試験され、および／または電子デバイスはその全動作速度未満で試験される。一部の試験状況では、電子デバイスの全動作範囲にわたって機能試験を行うか、またはデバイスの全動作速度で試験を行うことが望ましい。
【課題を解決するための手段】
【０００４】
本発明のいくつかの実施形態では、プローブカードアセンブリが、テスタから電子デバイスを試験するため試験信号を受け取るように構成されうるインタフェースを備えることができる。プローブカードアセンブリは、電子デバイスと接触するためのプローブと、試験信号をプローブにドライブするための電子ドライバ回路とをさらに備えることができる。
【図面の簡単な説明】
【０００５】
【図１】本発明のいくつかの実施形態による例示的な試験システムを示す図である。
【図２】図１の試験システムの簡略ブロック図である。
【図３】本発明のいくつかの実施形態による、図１の試験システムの共用ドライバブロックと電源ブロックの例示的な構成を示す図である。
【図４】本発明のいくつかの実施形態による共用ドライバモジュールの例示的な構成を示す図である。
【図５】本発明のいくつかの実施形態による共用ドライバモジュールの例示的な構成を示す図である。
【図６】本発明のいくつかの実施形態による共用ドライバモジュールの例示的な構成を示す図である。
【図７】本発明のいくつかの実施形態による電源モジュールの例示的な構成を示す図である。
【図８】本発明のいくつかの実施形態による電源モジュールの別の例示的な構成を示す図である。
【図９】本発明のいくつかの実施形態による、ＤＵＴ端子での漏れ電流を測定するための例示的なプロセスを示す図である。
【図１０】本発明のいくつかの実施形態による、被試験デバイスすなわちＤＵＴの端子を開回路故障について試験するための例示的なプロセスを示す図である。
【図１１】本発明のいくつかの実施形態による、ＤＵＴの端子を短絡故障について試験するための例示的なプロセスを示す図である。
【図１２】本発明のいくつかの実施形態による例示的なプローブカードアセンブリの側面図である。
【図１３】図１２のプローブカードアセンブリの下面図である。
【発明を実施するための形態】
【０００６】
本明細書は、本発明の例示的な実施形態および応用例について説明する。しかし、本発明は、これらの例示的な実施形態および応用例に、あるいはその例示的な実施形態および応用例が機能するかまたは本明細書に記載される態様に限定されるものではない。さらに、各図は、簡略図または部分図を示す場合があり、図中の要素の寸法は、明瞭にするために誇張されるかまたは原寸に比例していない場合がある。さらに、「上（on）」という用語が本明細書に使用されている場合、１つの物体（例えば材料、層、基板など）が、その１つの物体が他の物体の直上にあるかどうか、あるいはその１つの物体と他の物体との間に１つまたは複数の介在物があるかどうかにかかわらず、別の物体「上」にあるものとすることができる。また、方向（例えば、「ｘ」、「ｙ」、「ｚ」、上方（above）、下方（below）、上面（top）、下面（bottom）、側面（side）など）が与えられた場合、それらは、相対的なものであるとともに、単に例としてかつ説明および検討を簡単にするために与えられ、限定するためのものではない。
【０００７】
図１は、本発明のいくつかの実施形態による、複数の電子デバイスを試験するように構成された例示的な試験システム１００を示す。試験されるべき電子デバイスは、個片化されていない半導体ウェハの半導体ダイ、（パッケージ化されたまたはパッケージ化されていない）ウェハから個片化された半導体ダイ、キャリアまたは他の保持装置内に配置された１つまたは複数の個片化ダイアレイ、マルチダイ電子回路モジュール（multi-die electronics module）、プリント回路板、または他のタイプの電子デバイスを含むことができる。（以下では、試験されている電子デバイスは、タイプが何であれ、被試験デバイスまたは「ＤＵＴ」と称される。）
図のように、試験システム１００は、ＤＵＴ１２０の試験を制御するように構成されたテスタ１０２を含むことができる。テスタ１０２は、１つまたは複数のコンピュータを含むことができるものであり、ＤＵＴ１２０に入力される試験データを生成するとともに、その試験データに応答してＤＵＴ１２０によって出力された応答データを受け取ることができる。テスタ１０２は、応答データを評価して、ＤＵＴ１２０が試験に合格するかどうかを決定することおよび／またはＤＵＴ１２０を評価することができる。
【０００８】
やはり図１に示されているように、試験システム１００は、プローバ（prober）１２２を含むことができ、プローバ１２２は、ＤＵＴ１２０を保持するためのステージ１３０を有する可動チャック１２４が配置された内部チャンバ１３２を有する箱形構造とすることができる。（切抜き１２１は、チャンバ１３２内の部分図を提供する。）チャック１２４は、「ｘ」方向、「ｙ」方向、および「ｚ」方向に移動することができ、また「ｘ」軸および「ｙ」軸を中心に傾斜するとともに、「ｚ」軸を中心に回転することもできる。プローバ１２２はヘッドプレート１１２を含むことができ、ヘッドプレート１１２は固体で剛性の板構造体とすることができる。ヘッドプレート１１２はインサートリング１１０を含むことができ、インサートリング１１０には、複数のプローブ１３６を備えるプローブカードアセンブリ１３４を取り付けることができる（例えばボルト止めすることができる）。使用時に、可動チャック１２４は、ＤＵＴ１２０の端子１１８をプローブ１３６に合わせることができる。次いで、チャック１２４は、端子１１８を移動させてプローブ１３６と接触させ、それによってプローブ１３６とＤＵＴ１２０の端子１１８との間に電気接続部を形成することができる。端子１１８は、入力端子、出力端子、電力端子、接地端子、および他の端子を含むことができる。
【０００９】
プローブ１３６は、弾性の導電性構造体とすることができる。適切なプローブ１３６の非限定的な例としては、米国特許第５，４７６，２１１号、米国特許第５，９１７，７０７号および米国特許第６，３３６，２６９号に記載されているような弾性材料で上塗りされたプローブカードアセンブリ１３４上の導電端子（図示せず）に接合された心線で形成された複合構造がある。プローブ１３６は、あるいは、米国特許第５，９９４，１５２号、米国特許第６，０３３，９３５号、米国特許第６，２５５，１２６号、米国特許第６，９４５，８２７号、米国特許出願公開第２００１／００４４２２５号、および米国特許出願公開第２００４／００１６１１９号に記載されているばね要素などのリソグラフィで形成された構造とすることができる。プローブ１３６の他の非限定的な例が、米国特許第６，８２７，５８４号、米国特許第６，６４０，４３２号、米国特許第６，４４１，３１５号、および米国特許出願公開第２００１／００１２７３９号に開示されている。プローブ１３６の他の非限定的な例としては、導電性ポゴピン、バンプ、スタッド、スタンプばね、ニードル、座屈ビームなどがある。
【００１０】
通信ケーブル１０４、試験ヘッド１０１、および電気接続部１０８（例えば電線や導電性ポゴピンなど）が、テスタ１０２とプローブカードアセンブリ１３４との間に複数の通信チャネル１８０（図２参照）を形成することができる。後で分かるように、通信チャネル１８０は、テスタ１０２からプローブカードアセンブリ１３４に供給されるべきデータ（例えば試験データや制御データなど）およびプローブカードアセンブリ１３４からテスタ１０２に供給されるべきデータ（例えばＤＵＴ１２０によって出力される応答データ、制御データ、状態データなど）のためのデータ経路を提供することができる。他の電気信号のうちでとりわけ電力および接地もまた、通信ケーブル１０４、試験ヘッド１０１、および接続部１０８で形成された通信チャネル１８０を介して供給されうる。通信ケーブル１０４は、無線通信機器などの他のデータ通信手段に置き換えることができる。
【００１１】
図２に示されているように、通信チャネル１８０は、プローブカードアセンブリ１３４上の電気コネクタ１６０に接続されうる。コネクタ１６０は、通信チャネル１８０に電気的インタフェースを提供することができる。コネクタ１６０は、試験ヘッド１０１からの接続部１０８と電気的に接続するための任意の電気部品とすることができる。（図１参照）例えば、接続部１０８が導電性ポゴピンである場合、コネクタ１６０は、ポゴピンが押し付けられてポゴピンとパッドの間に電気接続部を形成することができるパッドとすることができる。別の実施例としては、接続部１０８は、ゼロ挿入力（「ＺＩＦ」）電気コネクタを含むことができ、コネクタ１６０も同様に、互換性のあるＺＩＦコネクタを含むことができる。
【００１２】
後で分かるように、試験データをテスタ１０２からＤＵＴ１２０に供給するように構成された通信チャネル１８０は、共用ドライバブロック１５２に接続することができ、共用ドライバブロック１５２は、１つのそのような通信チャネル１８０を、ＤＵＴ１２０の入力端子１１８と接触するように構成された複数のプローブ１３６に電気的に接続させるように構成することができる。したがって、共用ドライバブロック１５２は、テスタ１０２から１つのＤＵＴ１２０を試験するために生成された試験データを受け取りかつその試験データを複数のＤＵＴ１２０に供給するように構成することができる。試験データに応答してＤＵＴ１２０によって出力された応答データを生成するように構成された通信チャネル１８０は、他のプローブ１３６（例えば、ＤＵＴ１２０の出力端子１１８と接触するように構成されたプローブ）に電気的に接続することができる。さらに、電源ブロック１５４は、後で分かるようにＤＵＴ１２０に電力を供給するように構成されうるものであり、他のプローブ１３６（例えばＤＵＴ１２０の電力端子および接地端子１１８と接触するように構成されたプローブ１３６）に電気的に接続することができる。
【００１３】
上述のように、共用ドライバブロック１５２は、テスタ１０２から第１の数「Ｎ」のＤＵＴ１２０を試験するための試験データを受け取りかつその試験データをさらに大きい第２の数「Ｍ」のＤＵＴ１２０に供給することができる。例えば、Ｍは、Ｎの整数倍数（例えば２、３、４、５、１０、２０、５０、もしくはそれより大きい数、またはそれらの間の数）とすることができる。したがって、共用ドライバブロック１５２は、テスタ１０２が試験のために設計されるよりも多くのＤＵＴ１２０がプローバ１２２内で試験されるように、テスタ１０２の試験能力を広げることができる。やはり上述のように、電源ブロック１５４は、「Ｍ」個のＤＵＴ１２０に電力を供給することができ、ＤＵＴ１２０のＤＣ試験を可能にすることもできる。
【００１４】
図３は、本発明のいくつかの実施形態による共用ドライバブロック１５２と電源ブロック１５４の例示的な構成を示す。図３には、共用ドライバブロック１５２および電源ブロック１５４を使用して試験されるべき５つのＤＵＴ１２０の部分図も示されている。図３に示されているＤＵＴ１２０の部分図では、端子１１８のうちの３つが入力端子２２２とすることができ、端子１１８のうちの２つが電力端子２２４とすることができる。入力端子２２２および電力端子２２４は、各ＤＵＴ１２０上の端子１１８（図１および２参照）のサブセットとすることができる。すなわち、各ＤＵＴ１２０は、出力端子、追加の入力端子および追加の電力端子を含む追加の端子（図３には示されていない）を有することができる。
【００１５】
図示されているように、図３に示されている共用ドライバブロック１５２の例示的な構成は、３つの共用ドライバモジュール２４０を含み、共用ドライバモジュール２４０は、各ＤＵＴ１２０上の各入力端子２２２に対して１つである。共用ドライバブロック１５２の他の構成では、より多いまたはより少ない共用ドライバモジュール２４０を含むことができる。ある構成では、試験されているＤＵＴ１２０上の各入力端子に対して１つの共用ドライバモジュール２４０を設けることができる。
【００１６】
やはり図示されているように、図３に示されている電源ブロック１５４の例示的な構成は、５つの電源モジュール２１０を含むことができる。電源ブロック１５４の他の構成では、より多いまたはより少ない電源モジュール２１０を含むことができ、ある構成では、試験されている各ＤＵＴ１２０に対して１つの電源モジュール２１０を設けることができる。
【００１７】
図４は、本発明のいくつかの実施形態による共用ドライバモジュール２４０の例示的な構成を示す。図のように、各共用ドライバモジュール２４０は、ドライバ回路２４４を含むことができる。ドライバ回路２４４の入力線２４２は、コネクタ１６０を介してテスタ１０２からの通信チャネル１８０と接続することができ（図２参照）、ドライバ回路２４４は、入力線２４２を介して受け取られた信号を、複数の伝送線路２４８の下方へ複数のＤＵＴ１２０の入力端子２２２と接触する複数のプローブ１３６に送り込む（drive）ことができる。したがって、各共用ドライバブロック２４０は、１つの通信チャネル１８０から試験データを受け取るとともに、その試験データを複数のＤＵＴ１２０に分配することができる。図４に示されている例では、入力線２４２を介して受け取られたかかる試験データは、５つのＤＵＴ１２０に分配されるが、かかる試験データは、例えばより多いまたはより少ない伝送線路２４８をドライブするドライバ２４４を構成することにより、５つより多いまたは少ないＤＵＴに分配されうる。
【００１８】
引き続き図４を参照すると、複数の制御信号３５２、３５４、３５６、３５８（４つの制御信号が示されているが、それより多いまたは少ない制御信号も使用されうる）が、ドライバ２４４の動作を制御するために供給されうる。１つのそのような制御信号は、ドライバ２４４のタイミングを制御することができるタイミング制御信号３５２とすることができる。例えば、タイミング制御信号３５２は、ドライバ２４４から伝送線路２４８への信号の出力をトリガすることができる。タイミング制御信号３５２は、任意の適当な信号とすることができる。例えば、タイミング制御信号３５２は、ドライバ２４４の出力を簡単にアクティブにする（例えばイネーブルにする）ことができる。別の例としては、タイミング制御信号３５２は、特定のイベント（例えば、主クロック信号（図示せず）の立上りエッジや立下りエッジなどのフィーチャ）からの遅延を表すことができる。他の例示的な制御信号は、電圧ハイ制御信号３５４および電圧ロー制御信号３５６を含むことができ、電圧ハイ制御信号３５４および電圧ロー制御信号３５６はそれぞれ、ドライバ２４４によって出力された論理ハイ信号の電圧レベル、およびドライバ２４４によって出力された論理ロー信号の電圧レベルを指定することができる。（「ハイ」および「ロー」は、２つの可能なデジタル信号レベルを意味する。）制御信号３５８は、ドライバ２４４に供給されうる他の種々雑多な制御信号を表す。
【００１９】
タイミング制御信号３５２、ハイ制御信号３５４、ロー制御信号３５６、および他の制御信号３５８は、テスタ１０２によって生成され、通信チャネル１８０を介してドライバ２４４に供給されうる。あるいは、タイミング制御信号３５２、ハイ制御信号３５４、ロー制御信号３５６、および他の制御信号３５８のうちの１つまたは複数が、プローブカードアセンブリ１３４上に配置されたメモリ（図示せず）に保存されたデジタルデータに対応することができる。ＤＵＴ１２０を試験する前に、テスタ１０２は、通信チャネル１８０のうちの１つまたは複数を使用して、制御データをメモリ（図示せず）に書き込むことができる。あるいは、制御データは、テスタ１０２以外のソースからメモリ（図示せず）に書き込むこともできる。
【００２０】
周知のように、入力端子２２２での障害により、伝送線路２４８に沿って電圧が降下して、障害を有する端子２２２となりうる。図４に示されているように、フィードバック制御ループ３１４が、伝送線路２４８のうちの１つまたは複数に沿って電圧を監視するとともに、ドライバ２４４にフィードバックすることができる。（図４（ならびに図５および図６）には１つのループ３１４しか示されていないが、フィードバック制御ループ３１４は、それぞれの伝送線路２４８からドライバ２４４まで設けることができる。）ドライバ２４４は、ドライバ２４４にフィードバックされた電圧レベルが所定のレベル未満に降下した場合に、伝送線路２４８上でドライブされる信号の電圧レベルを増大させるように構成されうる。フィードバック制御ループ３１４で実施されうるそのようなフィードバック制御ループの例示的な実施に関する追加の情報が、米国特許第６，８１２，６９１号に開示されている。
【００２１】
分離抵抗器３２２は、同じドライバ２４４によってドライブされ、したがって互いに電気的に接続されるプローブ１３６間の電気的分離の指標を提供することができ。例えば、図４に示されている５つプローブ１３６のうちの１つが、地絡故障（short-to-ground fault）（すなわち端子２２２が接地に短絡される）を有するＤＵＴの入力端子２２２と接触した場合、すべてのプローブ１３６が互いに電気的に接続されているため、図４に示されているプローブ１３６のすべてがグランドの方へ引っ張られる傾向となりうる。したがって、図４に示されている５つのプローブ１３６によって接触させられたＤＵＴ１２０のうちのただ１つにおける地絡故障が、５つのプローブ１３６のすべてにおいてグランドレベル電圧を示すので、実際にはＤＵＴ１２０のうちの１つしか不良でないときに、５つのプローブ１３６によって接触させられた５つのＤＵＴ１２０のすべてを不良として試験することになりうる。分離抵抗器３２２は各プローブ１３６にある程度の電気的分離を提供するため、分離抵抗器３２２は、故障の中でもとりわけ１つのプローブ１３６での地絡故障が、他のプローブ１３６に悪影響を及ぼさないようにすることができる。抵抗器３２２の適切な大きさは、システムとシステムに使用される電圧レベルとに依存しうる。
【００２２】
概して言えば、抵抗器３２２は、ドライバ２４４がハイ論理レベルを出力している間にプローブ１３６のうちの１つが地絡している端子２２２と接触した場合でも、他のプローブ１３６がシステムの仕様によるハイ論理レベルの電圧と見なされるのに十分な電圧を維持するような大きさにされるべきである。周知のように、分離抵抗器３２２はまた、伝送線路の一般によく知られる挙動に従って、共用ドライバモジュール２４０内で（例えばドライバ２４４の出力インピーダンス３１６と）インピーダンス整合するような大きさにされるべきである。しかし、概して言えば、１つのドライバ２４４によってドライブされる伝送線路２４８の数が増大するほど、ドライバ２４４の出力インピーダンス３１６と整合するインピーダンスを達成するために、各分離抵抗器３２２に必要な抵抗も増大する。
【００２３】
しかし、各抵抗器３２２の抵抗が増大するほど、ＤＵＴ１２０の端子２２２での周波数応答が低下する。すなわち、抵抗器３２２の抵抗が増大するほど、試験信号が共用ドライバモジュール２４０を介してＤＵＴ１２０に供給されうる周波数が低下する。これは、相補型金属酸化膜半導体（「ＣＭＯＳ」）技術または類似の技術を用いて製作されたＤＵＴ１２０について特に言えることである。周知のように、ＣＭＯＳ  ＤＵＴ１２０の入力端子２２２は、簡略化した形でコンデンサとして電気的にモデル化されうる。したがって、各プローブ１３６がＣＭＯＳ  ＤＵＴ１２０の端子２２２と接触した状態では、上昇時間（端子２２２をロー論理レベルからハイ論理レベルに切り替えるのに必要な時間に関係する）、降下時間（端子２２２をハイ論理レベルからロー論理レベルに切り替えるのに必要な時間に関係する）、および各伝送線路２４８の周波数応答はすべて、各分離抵抗器３２２の値の影響を受ける。したがって、分離抵抗器３２２の抵抗が増大するほど、ＣＭＯＳ端子２２２をロー論理からハイ論理に切り替えるのに必要な上昇時間が長くなり、ＣＭＯＳ端子２２２をハイ論理からロー論理に切り替えるのに必要な降下時間も長くなり、ＣＭＯＳ端子２２２の静電容量（図示せず）と直列の分離抵抗器３２２によって形成されたフィルタのカットオフ周波数が低下する。したがって、各分離抵抗器３２２の抵抗が小さくなるほど、共用ドライバモジュール２４０の周波数応答が改善する。言い換えれば、各分離抵抗器３２２の抵抗Ｒが小さくなるほど、ＤＵＴ１２０が試験されうる周波数が高くなる。
【００２４】
分離抵抗器３２２の全実効抵抗がドライバ２４４の出力インピーダンス３１６と同じまたはほぼ同じである場合、次の式で分離抵抗器３２２の抵抗の選択を決定することができる。Ｒ＝Ｒｏ＊Ｎ、ただし、Ｒは各分離抵抗器３２２の抵抗値であり、Ｒｏはドライバ２４４の出力インピーダンス３１６であり、Ｎはドライバ２４４によってドライブされる分離抵抗器３２２の総数であり、＊は乗算を意味する。したがって、各分離抵抗器３２２の抵抗Ｒは、ドライバ２４４の出力インピーダンスＲｏ３１６と分離抵抗器３２２の総数Ｎの積に等しく（またはほぼ等しく）することができる。
【００２５】
したがって、ドライバ２４４の出力インピーダンス３１６が５０オームである場合、各分離抵抗器３２２の抵抗Ｒは下表の通りである。
【表１】
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表から分かるように、各分離抵抗器３２２の抵抗Ｒは、ドライバ２４４によってドライブされる抵抗器３２２の数Ｎが増加するにつれて、著しく増大する。もちろん、対応する上昇時間および降下時間の増大、ならびに各分離抵抗器３２２とプローブ１３６が電気的に接続されている端子２２２の静電容量とで形成されたローパスフィルタの対応するカットオフ周波数の減少がある。したがって、図４に示されている構成の周波数応答は、伝送線路２４８の数、したがって分離抵抗器３２２の数Ｎが増大するにつれて、著しく低下する。Ｎは、分離抵抗器３２２の数を意味するだけでなく、ドライバ２４４によってドライブされる伝送線路２４８の数、したがってテスタ１０２（図１および図２参照）によって生成された試験データを使用して１つのＤＵＴに対して試験されうるＤＵＴ１２０の数をも意味しうることに留意されたい。
【００２６】
ドライバ２４４の出力インピーダンス３１６に対してより小さい値を選択することにより、プローブカード１３４の周波数応答は、ドライバ２４４によってドライブされる伝送線路２４８の数、したがって１つのＤＵＴを試験するためにテスタ１０２（図１および図２参照）によって生成された試験データを使用して並行して試験されうるＤＵＴ１２０の数を増大させながらも、改善することができる。例えば、ドライバ２４４の出力インピーダンス３１６が５０オームから３０オームに減少した場合、各分離抵抗器３２２の抵抗値Ｒを下表の通りとすることができる。
【表２】
2009540297.tif 000004
別の実施例としては、ドライバ２４４の出力インピーダンス３１６がさらに２０オームに減少した場合、各分離抵抗器３２２の抵抗値Ｒを下表の通りとすることができる。
【表３】
2009540297.tif 000005
別の実施例としては、ドライバ２４４の出力インピーダンス３１６が１０オームである場合、各分離抵抗器３２２の抵抗値Ｒを下表の通りとすることができる。
【表４】
2009540297.tif 000006
別の実施例としては、ドライバ２４４の出力インピーダンス３１６がさらに５オームに減少した場合、各分離抵抗器３２２の抵抗値Ｒを下表の通りとすることができる。
【表５】
2009540297.tif 000007
別の実施例としては、ドライバ２４４の出力インピーダンス３１６がさらに１オームに減少した場合、各分離抵抗器３２２の抵抗値Ｒを下表の通りとすることができる。
【表６】
2009540297.tif 000008
表から分かるように、ドライバ２４４の出力インピーダンス３１６を低減することにより、分離抵抗器３２２の抵抗Ｒは、分離抵抗器３２２の全実効抵抗とドライバ２４４のインピーダンス３１６とを整合またはほぼ整合させながら減少することができる。また、各分離抵抗器３２２とＤＵＴ１２０の端子２２２の静電容量とで形成された抵抗器−コンデンサ直列回路の上昇時間および降下時間は、分離抵抗器３２２の抵抗ＲとＤＵＴ１２０の入力端子２２２の静電容量との積に比例するため、分離抵抗器３２２の抵抗Ｒを減少させることにより上昇時間および降下時間を減少させ、それによって信号がＤＵＴ１２０に入力されうる周波数を増大させる。したがって、ドライバ２４４の出力インピーダンス３１６を低減することにより、試験データが共用ドライバモジュール２４０を介してＤＵＴ１２０に供給されうる周波数を増大させる。
【００２７】
図１および２に示されているように、共用ドライバモジュール２４０は、プローブカードアセンブリ１３４上に位置することができることに留意されたい。したがって、ドライバ２４４は、プローブ１３６に近接して位置することができる。例えば、ドライバ２４４は一般に、プローブ１３６から少なくとも１２インチ（３０．５ｃｍ）以内に位置し、多くの場合、プローブ１３６にさらに近接して（例えば、１０インチ（２５．４ｃｍ）、８インチ（２０．３ｃｍ）、６インチ（１５．２ｃｍ）、４インチ（１０．２ｃｍ）、２インチ（５．１ｃｍ）、またはさらに近接して）位置することができる。実際には、プローブ１３６からドライバ２４４までの距離は、通信チャネル１８０の長さに比べて短くすることができ、それによって信号がドライバ２４４によってプローブ１３６に送り込まれうる周波数を増大させることができる。
【００２８】
ドライバ２４４がプローブ１３６に十分近接して位置する場合、典型的にはプローブが取り付けられているプローブカードアセンブリ上にドライバ２４４が位置する場合のように、伝送線路２４８の特性インピーダンスＺｃは無視することができ、ドライバ２４４の出力インピーダンス３１６は、概略的に上述したように、分離抵抗器３２２に対する大きさにすることができる。したがって、図４内の伝送線路２４８の特性インピーダンスＺｃを無視すると、ドライバ２４４の出力インピーダンス３１６は次式になるように製作または選択されうる。Ｒｏ＝Ｒ／Ｎ、ただし、Ｒｏはドライバ２４４の出力インピーダンス３１６であり、Ｒは各分離抵抗器３２２の抵抗値であり、Ｎは分離抵抗器３２２の総数であり、＊は乗算を意味する。（上記は、各分離抵抗器３２２の抵抗値が同じまたはほぼ同じであるものとする。）したがって、ドライバ２４４の出力インピーダンス３１６は、分離抵抗器３２２のうちの１つの抵抗値が分離抵抗器の数で除された値になるように製作または選択されうる。
【００２９】
既述のように、上記計算は、ドライバ２４４によって伝送線路２４８の下方へ送り込まれる信号に対する伝送線路２４８の特定インピーダンスＺｃの影響が無視できるほどわずかであるという前提に基づいている。概して言えば、伝送線路の下方へ送り込まれる信号の質および完全性に対する伝送線路２４８の特性インピーダンスＺｃの影響は、ドライバ２４４とドライバ２４４によってドライブされる各プローブ１３６との間の最も長い信号経路の長さが、ドライバ２４４がプローブ１３６に向けて伝送線路２４８の下方へ信号を送り込むときの最大周波数に対応する波長の長さの約十分の１未満である場合に、無視することができる。言い換えれば、共用ドライバモジュール２４０の最大動作周波数に対応する波長とドライバ２４４によってドライブされるドライバ２４４からプローブ１３６までの最長信号経路との比が少なくとも約１０である限り、伝送線路２４８の特性インピーダンスＺｃは、信号にあまり影響を及ぼすことはなく、伝送線路２４８の特性インピーダンスＺｃは無視することができ、信号劣化は少ないかまたは皆無である。いくらかの信号劣化が許容されうる場合、伝送線路２４８の特性インピーダンスＺｃは、共用ドライバモジュール２４０の最大動作周波数に対応する波長とドライバ２４４からプローブ１３６までの最長信号経路との比が小さくなった場合でも無視することができる。例えば、特定のシステムにおける信号劣化に対する許容度に応じて、伝送線路２４８の特性インピーダンスＺｃは、比が５かあるいは５未満の場合に無視されうる。
【００３０】
したがって、波長が少なくともドライバ２４４とプローブ１３６の間の信号経路の長さの閾値倍数である周波数で、共用ドライバモジュール２４０を動作させることにより、伝送線路２４８の特性インピーダンスＺｃの影響を無視することができる。この閾値は、伝送線路２４８およびプローブ１３６上での信号の所望の質に依存することができる。閾値の非限定的な例としては、５、１０、１５、２０、３０、４０、５０などがある。図４に示しかつ上述した共用ドライバモジュール２４０の構成は、伝送線路２４８の特性インピーダンスＺｃの影響が、ドライバ２４４の出力インピーダンス３１６と分離抵抗器３２２の抵抗値とを選択する際に無視される構成の一例である。
【００３１】
図５および６は、共用ドライバモジュール２４０の例示的な構成を示し、この構成では、伝送線路２４８の特性インピーダンスＺｃの影響が、ドライバ２４４の出力インピーダンス３１６の抵抗値と分離抵抗器３２２の抵抗値とを選択する際に考慮される。図４〜６における同じ番号の要素は、同じものとすることができる。
【００３２】
図５では、分離抵抗器３２２は、プローブ１３６に、またはその近傍に位置することができ、したがって伝送線路２４８の端部に近接することができる。端子２２２は高インピーダンス（ＣＭＯＳまたは類似のＤＵＴ１２０を想定）でありうるので、伝送線路２４８は、（端子２２２に地絡故障がないのであれば）開回路状態で有効に終端され、伝送線路２４８の端部にまたはその近傍に位置する抵抗器は、ドライバ２４４によって線路２４８の下方へ送り込まれる信号への影響が少しか全くない。図５に示されている構成では、分離抵抗器３２２が伝送線路２４８の端部またはその近傍に位置する場合、分離抵抗器３２２の抵抗値は無視することができ、ドライバ２４４の出力インピーダンス３１６は、次式になるように製作または選択されうる。Ｒｏ＝Ｚｃ／Ｎ、ただし、Ｒｏはドライバ２４４の出力インピーダンス３１６であり、Ｚｃは各伝送線路２４８の特性インピーダンスであり、Ｎは伝送線路２４８の総数であり、＊は乗算を意味する。（上記は、各伝送線路２４８の特性インピーダンスＺｃが同じまたはほぼ同じであるものとする。）
図６では、分離抵抗器３２２は、プローブ１３６またはその近傍に位置せず、したがって伝送線路２４８の端部に近接していない。したがって、抵抗器３２２の抵抗は、ドライバ２４４の出力インピーダンス３１６をある大きさにする際に考慮される。したがって、図６に示されている構成では、分離抵抗器３２２は伝送線路２４８の端部またはその近傍に位置せず、ドライバ２４４の出力インピーダンス３１６は、次式になるように製作または選択されうる。Ｒｏ＝（Ｒ＋Ｚｃ）／Ｎ、ただし、Ｒｏはドライバ２４４の出力インピーダンス３１６であり、Ｒは各抵抗器３２２の抵抗値であり、Ｚｃは各伝送線路２４８の特性インピーダンスであり、Ｎは伝送線路２４８の総数であり、＊は乗算を意味する。（上記は、各伝送線路２４８の特性インピーダンスＺｃが同じまたはほぼ同じであり、かつ各分離抵抗器３２２の抵抗が同じまたはほぼ同じであるものとする。）
再び図３を参照すると、図３に示されている各電源モジュール２１０は、プローブ１３６のうちの複数を介して電力端子２２４に電力を供給することができる（電力端子２２４は、上述のように、ＤＵＴ１２０の端子１１８のサブセットとすることができる）。図３に示されているように、各電源モジュール２１０は、電力がそれを介して供給されうる電力入力線２８０を含むことができる。電力入力線２８０は、１つの電力源（図示せず）が各電源モジュール２１０に電力を供給するように、単一の電力供給部に電気的に接続されうる。あるいは、別個の電力源（図示せず）が、各電力入力線２８０に接続されうる。別の選択肢としては、複数の電力源（図示せず）のそれぞれが、電力入力線２８０のうちの２つ以上であるが総数未満に接続されうる。１つまたは複数の電力源（図示せず）は、テスタ１０２内に位置することができ、通信チャネル１８０（図２参照）のうちの１つを介して入力線２８０に接続されうる。あるいは、１つまたは複数の電力源（図示せず）は、プローブカードアセンブリ１３４上に位置することもでき、または他の場所に位置することもできる。
【００３３】
やはり図３に示されているように、各電源モジュール２１０は、制御信号、データ信号、状態信号などの信号用の入出力（「Ｉ／Ｏ」）インタフェース２１４を含むことができる。Ｉ／Ｏインタフェース２１４は、コネクタ１６０を介して通信チャネル１８０に電気的に接続されうる（図２参照）。したがって、電源モジュール２１０はテスタ１０２によって制御されうる。あるいは、Ｉ／Ｏインタフェース２１４は、別の電子装置に電気的に接続されうる。あるいは、Ｉ／Ｏインタフェース２１４は、テスタ１０２に（コネクタ１６０および通信チャネル１８０を介して）部分的に電気的に接続されうるとともに、１つまたは複数の他の電子装置にも部分的に電気的に接続されうる。
【００３４】
図７は、本発明のいくつかの実施形態による電源モジュール２１０の例示的な構成を示す。図のように、電源モジュール２１０は、ＤＵＴ１２０の第１の電力端子２２４に電力を供給するための電源２１２を備えることができる。ＤＵＴ１２０上の第１の電力端子２２４と接触するように構成されたプローブ１３６で終端されている第１の電力線４０４を介して第１の電圧を出力することができ、ＤＵＴ１２０の第２の電力端子２２４と接触するように構成されたプローブ１３６で終端されている第２の電力線４０６を介して第２の電圧を出力することができる。例えば、第１の電力線４０４は正の電圧（例えば５ボルト）を与えることができ、第２の電力線４０６は接地（例えばゼロボルト）を与えることができる。図７に示されているように、ＤＵＴ１２０がＣＭＯＳ型ＤＵＴである場合、第１の電力線４０４は、ＤＵＴ１２０上のＣＭＯＳトランジスタのドレインにバイアス電圧（Ｖｄｄ）を与えることができ、第２の電力線４０６は、ＤＵＴ１２０上のＣＭＯＳトランジスタのソースにバイアス電圧（Ｖｓｓ）を与えることができる。
【００３５】
やはり図に示されているように、電源モジュール２１０は、第１の電力線４０４内の抵抗器４０８の両側に接続された入力線を有する差動増幅器４１２を含むことができる。したがって、差動増幅器４１２は、抵抗器４０８の両端間の電圧降下を検知しかつ増幅することができ、この電圧降下は、周知のように抵抗器４０８を流れる電流に比例する。したがって、差動増幅器４１２の出力４２０は、電源２１２の第１の電力線４０４を流れる電流に比例する。上述のように、ＤＵＴ１２０がＣＭＯＳ型ＤＵＴである場合、第１の電力線４０４を流れる電流をＩｄｄとすることができる。やはり図７に示されているように、別の差動増幅器４１４の入力線も同様に、第２の電力線４０４内の抵抗器４１０の両側に接続されうる。したがって、差動増幅器４１４は、抵抗器４１０の両端間の電圧降下を検知しかつ増幅することができ、この電圧降下は、抵抗器４１０を流れる電流に比例する。したがって、差動増幅器４１４の出力４２４は、電源２１２の第２の電力線４０６を流れる電流に比例する。ＣＭＯＳ実装のＤＵＴ１２０の場合、第２の電力線４０６を流れる電流をＩｓｓとすることができる。やはり図７に示されているように、差動増幅器４１２、４１４の出力４２０、４２４は差動増幅器４１８に入力することができ、したがって、差動増幅器４１８は、電源２１２によって第１の電力線４０４を介して出力された電流と第２の電力線４０６によって戻される電流との差に比例する信号を出力する４２２。すなわち、差動増幅器４１８の出力４２２は、第１の電力線４０４を流れる電流の大きさと第２の電力線４０６を流れる電流の大きさとの差とすることができる。ＣＭＯＳ実装のＤＵＴ１２０では、出力４２２はＩｄｄの大きさとＩｓｓの大きさとの差とすることができ、Ｉｄｄの大きさとＩｓｓの大きさは、漏れ電流が電源２１２からＤＵＴ１２０のうちの１つの入力および／または出力端子２２２（端子２２２は図３に示されているが、図７には示されていない）に流れ込んでいなければ、ほぼ等しく、その場合、Ｉｄｄの大きさとＩｓｓの大きさとの差は漏れ電流にほぼ等しい。
【００３６】
図７に示されているように、スイッチ４１６は、プローブ１３６を電源２１２から切り離すことができるように、第１の電力線４０４および第２の電力線４０６に設けることができる。スイッチ４１６は、とりわけ、試験の一部で不合格になっているＤＵＴ１２０（例えば故障が検出されたＤＵＴ１２０）を、その後の他のＤＵＴ１２０の試験時に電源２１２から切り離すために使用することができる。実際、本発明は、別個の電源モジュール２１０が各ＤＵＴ１２０に設けられる場合、それほど限定されないが、不合格になったＤＵＴ１２０への電力供給を停止することができ、それによって、不合格になったＤＵＴ１２０が、そうでなければ生成するかもしれない熱を低減または除去することができ、かつ、不合格になったＤＵＴ１２０が、それをドライブする同じドライバ２４４（図４参照）によってドライブされる他のＤＵＴ１２０に及ぼすかもしれない影響を低減または除去することができる。したがって、電源接続部を不合格になったＤＵＴ１２０から切り離すことにより、不合格になったＤＵＴ１２０との電力接続部での故障を切り離すことができる。制御信号は、Ｉ／Ｏインタフェース２１４を介して開および閉スイッチ４１６に供給することができ、Ｉ／Ｏインタフェース２１４を通ったデータ信号は、スイッチ４１６の現在の状態（開状態または閉状態）を別の電子的構成要素（例えば図１および２のテスタ１０２）に提供することができる。
【００３７】
図８は、本発明のいくつかの実施形態による、図３の電源モジュール２１０の別の例示的な構成を示す。図８の電源モジュール２１０の構成の要素のうちのいくつかは、図７の構成内の要素と同じまたは類似のものとすることができ、かつ図７の構成の要素と同じまたは類似のものとして構成されうる。実際には、図７および８内の番号付き要素は、同じまたは類似のものとすることができる。
【００３８】
図のように、図８に示されている電源モジュール２１０の例示的な構成は、差動増幅器４７２（差動増幅器４１２、４１４、４１８のいずれかと同類のものとすることができる）を含むことができる。差動増幅器４７２の入力線の一方４７０は、抵抗器４６０と抵抗器４６４の間に接続されうる。図８に示されているように、抵抗器４６０は、第１の電力線４０４内の抵抗器４０８の電源側にある第１の電力線４０４に電気的に接続することができ、抵抗器４６４は、第２の電力線４０６内の抵抗器４１０の電源側にある第２の電力線４０６に電気的に接続することができる。差動増幅器４７２の入力線の他方４６８は、抵抗器４６２と抵抗器４６６の間に接続されうる。やはり図８に示されているように、抵抗器４６２は、第１の電力線４０４内の抵抗器４０８のプローブ側にある第１の電力線４０４に電気的に接続することができ、抵抗器４６６は、第２の電力線４０６内の抵抗器４１０のプローブ側にある第２の電力線４０６に電気的に接続することができる。抵抗器４０８および４１０の抵抗値がほぼ同じであり、かつ抵抗器４６０、４６２、４６４、４６６の抵抗値がほぼ同じである場合、差動増幅器４７２の出力４７４は、ＤＵＴ１２０の入力端子２２２（端子２２２は図３に示されているが、図８からは削除されている）に流れ込む漏れ電流にほぼ比例することができる。例えば、そのような漏れ電流がなければ、電源２１２によって出力される電流Ｉｄｄの大きさと、電源２１２に戻される電流Ｉｓｓの大きさは、ほぼ同じになるはずである。したがって、抵抗器４０８および４１０の抵抗値がほぼ同じであり、かつ抵抗器４６０、４６２、４６４、４６６の抵抗値がほぼ同じであれば、差動増幅器４７２の入力線４６８および４７０での電圧はほぼ同じになるはずであり、その場合、差動増幅器の出力４７４はほぼゼロになるはずである。電流Ｉｄｄと電流Ｉｓｓの大きさの不均等は、電源２１２からＤＵＴ１２０（図３参照）のうちの１つの信号端子２２２（図３参照）への漏れ電流に比例するはずであり、差動増幅器４７２の入力線４６８、４７０での電圧の差になるはずである。
【００３９】
いくつかの実施形態によれば、抵抗器４０８および４１０は、抵抗器４０８、４１０の両端間の電圧降下（この電圧降下は、電源２１２からプローブ１３６までの電圧降下の一因となる）が、電源モジュール２１０が使用される特定の試験用途で無視することができるように、比較的低い抵抗値を有するように選択されうる。一方、抵抗器４６０、４６２、４６４、４６６は、第１の電力線４０４および第２の電力線４０６から引き出される電流が、ＤＵＴ１２０の試験への影響を無視できるほどになるように、比較的高い抵抗値を有するように選択されうる。１つの非限定的な例示的実施形態では、抵抗器４０８、４１０には１オームの抵抗器を選択することができ、抵抗器４６０、４６２、４６４、４６８には１０００オームの抵抗器を選択することができる。他の実施形態では、他の抵抗値が、抵抗器４０８、４１０および抵抗器４６０、４６２、４６４、４６８に対して選択されうる。
【００４０】
抵抗器４６０、４６２、４６４、４６６のうちの１つまたは複数は、可変抵抗器とすることができる。抵抗器４６０、４６２、４６４、４６６のうちの１つまたは複数が可変抵抗器として構成されると、図８の電源モジュール２１０は、電源２１２から漏れ電流が引き出されないことで知られている構成でプローブ１３６を接続することによって較正されうる。次いで、可変抵抗器である、抵抗器４６０、４６２、４６４、４６６のうちの１つまたは複数の抵抗は、差動増幅器４７２の出力４７４がゼロまたはほぼゼロになるまで調整されうる。上記の較正手順は、電源モジュール２１０の構成要素のうちのいずれかでの許容値を補償するために、あるいはオフセットを与えるために使用することもできる。
【００４１】
図９〜１１は、本発明のいくつかの実施形態による、ＤＵＴ１２０のようなＤＵＴに対して様々なＤＣ試験を行うための例示的なプロセスを示す。検討および例示のために、図９〜１１に示されているプロセスについて、図３に示されている共用ドライバブロック１５２と電源ブロック１５４の構成を使用して実施されるものとして以下で論じる。やはり検討および例示のために、ＤＵＴ１２０はＣＭＯＳ型ＤＵＴであるものとする。しかしながら、図９〜１１に示されているプロセスは、共用ドライバブロック１５２および電源ブロック１５４の他の実装を用いて、ＣＭＯＳ型ＤＵＴでないＤＵＴ上で実施することができる。
【００４２】
図９は、複数のＤＵＴ１２０のそれぞれ上の入力端子２２２の漏れ電流を決定するための例示的なプロセス４３０を示す。例えば、プロセス４３０は、図３内のＤＵＴ１２０のそれぞれ上の入力端子２２２のうちの１つの漏れ電流を決定するために使用されうる。図９に４３２で示されているように、プローブ１３６は、図３に全体的に示されているように、ＤＵＴ１２０の端子２２２、２２４と接触した状態にされうる。上述したように、図３に示されている共用ドライバモジュール２４０および電源モジュール２１０は、図１および２に示されているプローブカードアセンブリ１３４のようなプローブカードアセンブリ上に配置されうる。したがって、４３２は、試験システム１００（図１参照）のような試験システム内のステージ１３０上にＤＵＴ１２０を置きかつＤＵＴ１２０を移動させてプローブカードアセンブリ１３４のプローブ１３６と接触した状態にすることによって実現されうる。
【００４３】
再び図３および９を参照すると、４３４で、ドライバ２４４のうちの１つは、ハイ論理レベルの信号を出力することができ、したがって、そのドライバ２４４によってドライブされるすべてのプローブ１３６は、したがって各ＤＵＴ１２０上の１つの入力端子２２２は、ハイ論理レベルにドライブされうる。その他のドライバ２４４は、トライステートドライバ（tri-state driver）とすることができるので、４３６で高インピーダンス状態にされうる。したがって、図９の４３２、４３４および４３６の後、図３内の各ＤＵＴ１２０上の１つの入力端子２２２はハイ論理レベルにドライブされ、各ＤＵＴ上の他の入力端子２２２は高インピーダンス状態にされうる。電源モジュール２１０は電力端子２２４と接触し、したがってＤＵＴ１２０に電力を供給することに留意されたい。
【００４４】
次いで、４３８で、各電源２１２の電力線４０４、４０６を通ってそれのＤＵＴまで流れる電流の大きさの差を決定することができる。図７（または図８）に関連して上述したように、４３８で決定された電流差は、４３４でハイ論理レベルにドライブされたＤＵＴ１２０上の端子２２２の漏れ電流である（図９参照）。次いで、ＤＵＴ１２０上の特定の入力端子２２２の漏れ電流は、端子２２２をハイ論理レベルにドライブすること（図９の４３４）、他の入力端子２２２を高インピーダンス状態にすること（図９の４３６）、およびＤＵＴの電力端子２２４に接続された電源モジュール２１０の電源２１２から流れる電流の大きさの差を決定すること（図９の４３８）によって決定することができる。
【００４５】
図７および８を参照すると、電源２１２から流れる電流の大きさの差は、電源２１２内の第１の電力線４０４および第２の電力線路４０６を流れる電流の差とすることができる。図７に関連して上述したように、差動増幅器４１８の出力４２２は、電源２１２の第１の電力線４０４および第２の電力線４０６を流れる電流の大きさの差に比例し、ＤＵＴ１２０の信号端子２２２に流れ込む漏れ電流がなければ、その差はゼロまたはほぼゼロになるはずである。すなわち、電流がＤＵＴ１２０の電力端子２２４によってのみ引き出された場合、第１の電力線４０４を流れる電流の大きさと第２の電力線４０６を流れる電流の大きさは、同じかまたはほぼ同じになるはずである。電流の大きさの差は、ＤＵＴ１２０の信号端子２２２への漏れ電流によるものであるはずである。したがって、差動増幅器４１８の出力４２２は漏れ電流に比例する。同様に、図８に関連して上述したように、図８内の差動増幅器４７２の出力４７４は、電源２１２の第１の電力線４０４および第２の電力線４０６を流れる電流の大きさの差に比例し、ＤＵＴ１２０の信号端子２２２に流れ込む漏れ電流がなければ、その差はゼロまたはほぼゼロになるはずである。
【００４６】
図９のプロセスは、漏れ電流が各ＤＵＴ１２０上の各入力端子２２２に対して測定されるまで繰り返すことができる。いくつかの構成では、複数の電源モジュール（例えば電源モジュール２１０のような）が１つのＤＵＴ１２０に電力を供給できることに留意されたい。そのような場合、各電源モジュールは、電源モジュール２１０のように、電源モジュールの（例えば電源２１２のような）電源の各出力線によって出力された電流間の差を測定するように構成することができる。各電源の端子に流れる電流の差は、ＤＵＴの信号端子への漏れ電流である。ＤＵＴの複数の信号端子を同時にドライブし、したがってドライブされた信号端子のすべてへの全漏れ電流を測定することも可能であり、この測定は「連動」測定とよばれることもある。
【００４７】
プロセス４３０は単なる例示であり、変更および代替も可能である。例えば、ＤＵＴ１２０の個々の入力端子２２２の漏れ電流を測定するのではなく、プロセス４３０の上記説明で記載されているように、各ＤＵＴ１２０のすべての入力端子２２２の複合漏れ電流は、図９のプロセス４３０を用いて決定されうる。そうするために、４３４で、すべてのドライバ２４４はハイ論理レベルに対応する信号を出力することができ、したがって、ＤＵＴ１２０上のすべての入力端子２２２がハイ論理レベルにドライブされ、４３６は飛び越すことができる。そのような場合、４３８で各ＤＵＴ１２０に対して決定される電流差は、ＤＵＴ１２０のすべての入力端子２２２の複合漏れ電流である。
【００４８】
図１０は、本発明のいくつかの実施形態による、各ＤＵＴ１２０上の入力端子２２２（図３参照）を開回路故障状態について試験するための例示的なプロセス４４０を示す。（開回路故障状態では、端子２２２は、ＤＵＴ１２０の内部回路に適切に電気的に接続されていない。）図１０に示されているように、４４２で、プローブ１３６は、図３に全体的に示されているようにＤＵＴ１２０と接触した状態にされうる。４４２は、図９の４３２と同様とすることができ、同じまたは類似の方法で実現されうる。
【００４９】
図３、７および１０を参照すると、図１０の４４４で、ドライバ２４４のうちの１つは、Ｖｄｄ（電源によってその第１の電力線４０４を介して出力される電圧（図５参照））より高い電圧レベルを出力することができる。したがって、そのドライバ２４４に接続された各プローブ１３６もまた、Ｖｄｄより高い電圧レベルにドライブされうる。図１０の４４６では、他のすべてのドライバ２４４が高インピーダンス状態にされうる。４４６は、図９の４３６と同様とすることができ、同じまたは類似の方法で実現されうる。したがって、４４４および４４６の後、各ＤＵＴ１２０上の１つの入力端子２２２がＶｄｄより高い電圧レベルにドライブされ、各ＤＵＴ１２０上の他の入力端子２２２は高インピーダンス状態にされうる。電源モジュール２１０は電力端子２２４と接触し、したがってＤＵＴ１２０に電力を供給する。次に、Ｖｄｄより高い電圧が印加される入力端子２２２における静電気放電保護（「ＥＳＤ」）回路（図示せず）内のダイオード（図示せず）は、順方向バイアスがかけられ、電源２１２の第１の電力線４０４からの電流Ｉｄｄを導通するはずである（図７参照）。
【００５０】
図１０の４４８では、各電源２１２によって出力された電流Ｉｄｄが決定される。図７に示されているように、各電源モジュール２１０上の差動増幅器４１２の出力４２０はＩｄｄに比例する。上述のようにＥＳＤダイオードの順方向バイアスにより、電流Ｉｄｄは電源２１２から引き出されるはずである。ステップ４４８でそのような電流が検出された場合、Ｖｄｄより高い電圧にドライブされた入力端子２２２は、開回路故障を有していない。一方、４４８で無電流またはごくわずかなレベルの電流Ｉｄｄが検出された場合、Ｖｄｄより高い電圧にドライブされた端子２２２は開回路故障を有している。図１０のプロセス４４０は、各ＤＵＴ１２０上のすべての入力端子２２２が開回路故障状態について試験されるまで繰り返すことができる。
【００５１】
プロセス４４０は単なる例示であり、変更および代替も可能である。例えば、４４４で、ドライバ２４４は、Ｖｓｓより低い電圧（Ｖｄｄより高いのとは対照的に）を出力することができる。そのような場合、４４８で、電流Ｉｓｓ（Ｉｄｄではない）の流れを検出することができる。図７に示されているように、各電源モジュール２１０上の差動増幅器４１４の出力４２４はＩｓｓに比例する。この場合にも、大きな電流Ｉｓｓが存在すると、Ｖｓｓより低い電圧にドライブされた端子２２２に開回路故障がないことを示し、電流Ｉｓｓが存在しないかまたは電流Ｉｓｓの量がごくわずかであると、端子２２２に開回路故障があることを示す。
【００５２】
図１１は、本発明のいくつかの実施形態による、各ＤＵＴ１２０上の入力端子２２２（図３参照）を短絡故障状態について試験するための例示的なプロセス４５０を示す。（短絡故障状態では、端子２２２は、ＤＵＴ１２０の別の端子に短絡している。）図１１に示されているように、４５２で、プローブ１３６はＤＵＴ１２０と接触した状態にされうる。４５２は、図９の４３２と同様とすることができ、同じまたは類似の方法で実現されうる。４５４で、ドライバ２４４のうちの１つは、Ｖｓｓ（電源２１２によって第２の電力線４０６に出力される電圧（図７参照））より低い電圧レベルを出力する。例えば、Ｖｄｄが約４ボルトであり、Ｖｓｓが接地（ゼロボルト）であるものとすると、ドライバ２４４は、マイナス約２ボルトの電圧を出力することができる。したがって、そのドライバ２４４によってドライブされる各プローブ１３６もまた、その電圧レベルにドライブされる。４５６では、他のすべてのドライバ２４４が、Ｖｄｄ（電源２１２によって第１の電力線４０４に出力された電圧（図７参照））とＶｓｓとの間の電圧を出力することができる。例えば、やはりＶｄｄが約４ボルトであり、Ｖｓｓが接地（ゼロボルト）であるものとすると、他のドライバ２４４は、約２ボルトの電圧を出力することができる。したがって、プロセス４５０内の４５４および４５６の後、各ＤＵＴ１２０上の１つの入力端子２２２がＶｓｓ（マイナス約２ボルト）より低い電圧レベルにドライブされ、各ＤＵＴ１２０上の他の入力端子２２２は、ＶｄｄとＶｓｓの間の電圧（例えば約２ボルト）にドライブされうる。次に、各電源２１２によってその第２の電力線４０６（図７参照）を介して出力された電流Ｉｓｓは４５８で決定される。図７に示されかつ上述したように、各電源モジュール２１０（図３参照）上の差動増幅器４１４の出力４２４はＩｓｓに比例する。Ｖｓｓより低い電圧にドライブされた端子２２２に短絡故障がある場合、Ｖｓｓを超える電圧にドライブされた端子２２２に接続されていることにより、無電流Ｉｓｓまたはごくわずかな電流量Ｉｓｓが、その端子のＤＵＴ１２０に接続された電源２１２から引き出されることになる。Ｖｓｓより低い電圧にドライブされた端子に短絡故障がない場合、かなりの量の（例えば無視できる量より大きい）電流Ｉｓｓが、端子のＤＵＴ１２０に接続された電源２１２から引き出されることになる。図１１のプロセス４５０は、各ＤＵＴ１２０上のすべての入力端子２２２（図３参照）が開回路故障状態について試験されるまで繰り返すことができる。
【００５３】
図１１に示されているプロセス４５０は単なる例示であり、変更および変形も可能である。例えば、４５４で、ドライバ２４４は、Ｖｄｄより高い電圧（例えば６ボルト、この場合にもＶｄｄは約４ボルトであり、Ｖｓｓは接地（ゼロボルト）であるものとする）を出力することができる。そのような場合、４５８で、電流Ｉｄｄ（Ｉｓｓではない）の流れを検出することができる。図７に示されているように、各電源モジュール２１０（図３参照）上の差動増幅器４１２の出力４２０はＩｄｄに比例する。この場合にも、大きな電流Ｉｄｄが存在すると、Ｖｄｄを超える電圧にドライブされた端子２２２に短絡故障がないことを示し、電流Ｉｄｄが存在しないかまたは電流Ｉｓｓの量がごくわずかであると、その端子２２２に短絡故障があることを示す。
【００５４】
図３に関連して上述したように、共用ドライバモジュール２４０を含む共用ドライバブロック１５２と、電源モジュール２１０を含む電源ブロック１５４は、プローブカードアセンブリ１３４のようなプローブカードアセンブリ上に位置することができる。図１２および１３は、本発明のいくつかの実施形態によるプローブカードアセンブリ５００上の図３の共用ドライバモジュール２４０および電源モジュール２１０の例示的な実施を示す。プローブカードアセンブリ５００は、図１の試験システム１００のような試験システム内で実施することができ、図１２にはコネクタ１６０を備えるものとして示されており、コネクタ１６０は、上述しかつ図２に示されているように、テスタ１０２からの通信チャネル１８０に接続されうる。
【００５５】
図１２および１３に示されているように、プローブカードアセンブリ５００は、配線板５２４と、インタポーザ５２６と、ブラケット５２８または他の適切な手段で一体に保持されたプローブ基板５４２とを含むことができる。配線板５２４、インタポーザ５２６およびプローブ基板５４２はそれぞれ、プリント回路板、セラミック基板、有機基板などを含むが、この限りでない任意適切な基板を含むことができる。コネクタ１６０は、上述のように、テスタ１０２からまたはテスタ１０２への通信チャネル１８０との電気的接続を提供することができる（図２参照）。プローブ５４６および５５８は、プローブ１３６のようなものとすることができ、ＤＵＴ１２０の端子に対応するパターンでプローブ基板５４２に取り付けることができる。後で分かるように、プローブ５４６は、ＤＵＴ１２０の入力端子と接触するように構成することができ、プローブ５５８は、ＤＵＴ１２０の電力端子（例えば電源および接地、すなわちＶｄｄおよびＶｓｓなど）と接触するように構成することができる。他のプローブ（図示せず）もまた、プローブ基板５４２に取り付けられ、かつ、出力端子（図示せず）、追加の入力端子（図示せず）、追加の電力端子（図示せず）などを含む、（例えばＤＵＴ１２０のような）ＤＵＴの他の端子（図示せず）と接触するように構成されうる。
【００５６】
図１２および１３に示されているプローブカードアセンブリ５００は単なる例示であり、プローブカードアセンブリ５００の多くの別の異なる構成が使用されうる。例えば、プローブカードアセンブリ５００は、図１２に示されているプローブカードアセンブリよりも少ないまたは多い基板（例えば５２４、５２６、５４２）を含むことができる。別の実施例としては、プローブカードアセンブリは、複数のプローブ基板（例えば５４２）を含むことができ、かかるプローブ基板はそれぞれ、単独で調整可能とすることができる。複数のプロープ基板を備えるプローブカードアセンブリの非限定的な例が、２００５年６月２４日に出願された米国特許出願第１１／１６５，８３３号に開示されている。プローブカードアセンブリのさらなる非限定的な例が、米国特許第５，９７４，６６２号および米国特許第６，５０９，７５１号ならびに２００５年６月２４日に出願された前述の米国特許出願第１１／１６５，８３３号に記載されており、そうした特許および出願に記載されているプローブカードアセンブリの様々なフィーチャは、図１２に示されているプローブカードアセンブリ５００の形で実施されうる。
【００５７】
図１２に示されているように、共用ドライバブロック１５２および電源ブロック１５４は、プローブカードアセンブリ５００上に配置されうる。共用ドライバブロック１５２および電源ブロック１５４は、１つまたは複数の電子部品（例えば集積回路「チップ」、抵抗器、コンデンサなど）を含むことができる。共用ドライバブロック１５２および電源ブロック１５４は、図１２では配線板５２４上に配置されて示されているが、共用ドライバブロック１５２および電源ブロック１５４は、インタポーザ５２６またはプローブ基板５４２上に配置されてもよく、あるいは配線板５２４、インタポーザ５２６およびプローブ基板５４２のうちの２つ以上の上に分散されてもよい。
【００５８】
図３に示されている共用ドライバモジュール２４０のそれぞれは、下記のように図１２および１３のプローブカードアセンブリ５００の形で実施されうる。図１２に示されているように、配線板５２４上および／または配線板５２４内の電気接続部５０８（例えば導電性トレースおよび／またはビア）は、コネクタ１６０（したがってテスタ１０２からの通信チャネル１８０（図２参照））と共用ドライバブロック１５２との間の電気的接続を提供することができる。３つの電気接続部５０８が示されているが、それより多いまたは少ない電気接続部を実装することもできる。電気接続部５０８は、共用ドライバブロック１５２に入力を提供することができる。例えば、電気接続部５０８は、図４に示されている入力線２４２および制御信号３５２、３５４、３５６、３５８を提供することができる。
【００５９】
配線板５２４上および／または配線板５２４内の電気接続部５１４（例えば導電性トレースおよび／またはビア）は、共用ドライバブロック１５２の出力部から導電性ばね接点５２０までの電気的接続を提供することができ、導電性ばね接点５２０は、配線板５２４とインタポーザ５２６の間の電気的接続を提供することができる。インタポーザ５２６上および／またはインタポーザ５２６内の電気接続部５３０（例えば導電性トレースおよび／またはビア）は、ばね接点５２０から導電性ばね接点５３４までの電気的接続を提供することができ、導電性ばね接点５３４は、インタポーザ５２６とプローブ基板５４２の間の電気的接続を提供することができる。プローブ基板５４２上および／またはプローブ基板５４２内の電気接続部５３８（例えば導電性トレースおよび／またはビア）は、ばね接点５３４と導電性パッド５４４の間の電気的接続を提供することができ、導電性パッド５４４は、プローブ基板５４２の下面上に配置することができる。したがって、電気接続部５１４、ばね接点５２０、電気接続部５３０、ばね接点５３４および電気接続部５３８は、共用ドライバブロック１５２からパッド５４４までの複数の導電経路を提供する。
【００６０】
図１３に示されているように、パッド５４４は、導電性トレース６０２に電気的に接続することができ、導電性トレース６０２もまた、プローブ基板５４２の下面上に配置することができる。図１３からも分かるように、抵抗器６０６は、各プローブ５４６をトレース６０２のうちの１つに電気的に接続することができる。抵抗器６０６は、個別抵抗器、薄膜抵抗器、または他のタイプの抵抗器とすることができる。別の例としては、抵抗器６０６は、米国特許第６，６０３，３２３号、米国特許第６，７８４，６７４号、米国特許第６，７９８，２２５号および米国特許第６，９６５，２４８号に記載の抵抗器と同様のものとすることができる。
【００６１】
したがって、図３のドライバ２４４は、図１２内の共用ドライバブロック１５２の回路の形で実施されうる。さらに、抵抗器６０６は、図３内の伝送線路２４８および分離抵抗器３２２を実施することができる。図１２および１３内のプローブ５４６は、図３内のプローブ１３６のうちの複数を実施することができる。
【００６２】
再び図１２を参照すると、図３に示されている電源モジュール２１０のそれぞれは、下記のように図１２および１３のプローブカードアセンブリ５００上で実施されうる。配線板５２４上または配線板５２４内の１つまたは複数の電気接続部５１０（例えば導電性トレースおよび／またはビア）は、Ｉ／Ｏインタフェース２１４および電力入力線２８０を実施することができる。図のように、電気接続部５１０は、電源ブロック１５４とコネクタ１６０を電気的に接続しており、コネクタ１６０は、上述のように、テスタへの通信チャネル１８０に接続される（図２参照）。あるいは、電気接続部５１０は、テスタ１０２以外の電子的構成要素への電気的接続を提供することができ、あるいはテスタと１つまたは複数の他の電子的構成要素への電気的接続を提供することもできる。１つの電気接続部５１０が示されているが、複数使用することもできる。
【００６３】
配線板５２４上または配線板５２４内の電気接続部５１６（例えばトレースおよび／またはビア）は、電源ブロック１５４用の出力部を提供するとともに、導電性ばね接点５２２に電気的に接続することができ、導電性ばね接点５２２は、インタポーザ５２６を通る電気接続部５３２（例えばトレースおよび／またはビア）に電気的に接続することができ、電気接続部５３２は、導電性ばね接点５３６に電気的に接続することができ、導電性ばね接点５３６は、プローブ基板５４２を通る電気接続部５４０（例えばトレースおよび／またはビア）に電気的に接続することができ、電気接続部５４０は、パッド５５０および電力プローブ５５８に接続することができる。したがって、電気接続部５１６、ばね接点５２２、電気接続部５３２、ばね接点５３６、および電気接続部５４０は、電源ブロック１５４内に実装された電源２１２からプローブ５５８までの第１の電力線４０４および第２の電力線４０６を形成する。上述のように、各プローブ５５８は、ＤＵＴ１２０の電力端子と接触するように構成される。
【００６４】
図７を参照すると、各電源モジュール４１０の抵抗器４０８、４１０、差動増幅器４１２、４１４、４１８およびスイッチ４１６は、電源ブロック１５４の形で実施されうる。同様に、図８の構成における抵抗器４０８、４１０、４６０、４６２、４６４、４６６、差動増幅器４７２およびスイッチ４１６は、電源ブロックモジュール１５４の形で実施されうる。さらに、電気接続部５１６、ばね接点５２２、電気接続部５３２、ばね接点５３６および電気接続部５４０によって形成された電気経路は、図７または図８内の第１の電力線４０４および第２の電力線４０６を実施することができる。
【００６５】
図１２および１３には示されていないが、図４のフィードバックループ３１４は、共用ドライバブロック１５２内の制御回路の形で実施することができ、パッド５４４から共用ドライバブロック１５２内の制御回路までの導電経路は、プローブ基板５４２、インタポーザ５２６および配線基板５２４を通る（例えば５３８、５３０、５１４のような）電気接続部と、プローブ基板５４２とインタポーザ５２６と配線基板５２４の間の（例えば５２０、５３４のような）ばね接点とによって設けることができることに留意されたい。
【００６６】
本発明の特定の実施形態および応用例について本明細書で説明してきたが、本発明は、これらの例示的な実施形態および応用例に、あるいは例示的な実施形態および応用例が機能するかまたは本明細書に記載されている態様に限定されるものではない。例えば、図４内のドライバ２４４は、バッファ回路に置き換えることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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