(57)【要約】  静電放電保護装置において、共に２つの導体間に延在する２つの電気経路上に２つのダイオードが配置され、これらの導体は、ＥＳＤに敏感な電子部品の入力端子に接続されている。各経路は、互いに極性を逆にして直列に配置された２つのダイオードを備えている。計４つのダイオードの少なくとも１つは、異なる逆方向降伏電圧を有する。この保護回路は、ＥＳＤに敏感な電子部品と共に集積して形成される。各経路内の２つのダイオードの直列接続により、対応するＥＳＤ保護回路は極めて低い容量を備える。
2009527120.tif 000002
【特許請求の範囲】
【請求項１】
過電圧による損傷から電子部品を保護し、特に、静電放電電流による損傷から集積半導体デバイスを保護するための回路装置において、
第１電圧レベルに接続するように構成された第１導体と、
第２電圧レベルに接続するように構成された第２導体と、
前記第１導体と前記第２導体とを相互接続する第１電気経路と、
前記第１導体と前記第２導体とを相互接続する第２電気経路と、
前記第１電気経路内に、互いに極性を逆にして直列に配置された第１ダイオード及び第２ダイオードであって、前記第１ダイオードは第１逆方向降伏電圧を有し、前記第２ダイオードは第２逆方向降伏電圧を有する第１ダイオード及び第２ダイオードと、
前記第２電気経路内に、互いに極性を逆にして直列に配置された第３ダイオード及び第４ダイオードであって、前記第３ダイオードは第３逆方向降伏電圧を有し、前記第４ダイオードは、前記第３逆方向降伏電圧とは異なる第４逆方向降伏電圧を有する第３ダイオード及び第４ダイオードとを備え、
前記回路装置は、前記第１導体及び前記第２導体のそれぞれに接続された少なくとも１つの他の電子部品と共に集積して形成されていることを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
前記回路装置及び前記他の電子部品が、１つの半導体結晶内に形成されていることを特徴とする回路装置。
【請求項３】
請求項１に記載の回路装置において、
前記第２電圧レベルが接地レベルであることを特徴とする回路装置。
【請求項４】
請求項１に記載の回路装置において、
前記第１ダイオード及び前記第３ダイオードが、前記第１導体に対して同じ極性に配置され、
前記第２ダイオード及び前記第４ダイオードが、前記第２導体に対して同じ極性に配置されていることを特徴とする回路装置。
【請求項５】
請求項１に記載の回路装置において、
前記第１逆方向降伏電圧が、前記第４逆方向降伏電圧と同じであり、
前記第２逆方向降伏電圧が、前記第３逆方向降伏電圧と同じである
ことを特徴とする回路装置。
【請求項６】
請求項５に記載の回路装置において、
前記第１逆方向降伏電圧が３０Ｖ〜１００Ｖであり、好適には５０Ｖ〜８０Ｖであり、
前記第２逆方向降伏電圧が３Ｖ〜２０Ｖであり、好適には５Ｖ〜１５Ｖである
ことを特徴とする回路装置。
【請求項７】
請求項１に記載の回路装置において、
前記第１逆方向降伏電圧、前記第２逆方向降伏電圧、及び前記第３逆方向降伏電圧が、同一の値を有することを特徴とする回路装置。
【請求項８】
請求項７に記載の回路装置において、
さらに、
前記第１電気経路内に配置された第１抵抗と、
前記第２電気経路内に配置された第２抵抗と
を備えていることを特徴とする回路装置。
【請求項９】
請求項８に記載の回路装置において、
前記第１抵抗が、前記第１ダイオード及び前記第２ダイオードのそれぞれと直列に配置され、
前記第２抵抗が、前記第３ダイオード及び前記第４ダイオードのそれぞれと直列に配置されている
ことを特徴とする回路装置。
【請求項１０】
請求項７に記載の回路装置において、
前記第１逆方向降伏電圧が３Ｖ〜２０Ｖであり、好適には５Ｖ〜１５Ｖであり、
前記第４逆方向降伏電圧が３０Ｖ〜１００Ｖの間であり、好適には５０Ｖ〜８０Ｖである
ことを特徴とする回路装置。
【請求項１１】
電子部品と；
請求項１〜１０のいずれか一項に記載の回路装置と
を備えていることを特徴とする集積電子デバイス。
【請求項１２】
過電圧による損傷から電子部品を保護し、特に、不所望な静電放電電流による損傷から集積半導体デバイスを保護するための集積回路素子において、
第１濃縮半導体層と、
共に前記第１濃縮半導体層内に形成された、第１濃縮ウエル構造及び第２濃縮ウエル構造と、
共に前記第１濃縮ウエル構造内に形成された、第１濃縮領域及び第２濃縮領域と、
前記第２濃縮ウエル構造内に形成された第３濃縮領域と、
前記第１濃縮半導体層内に形成された第４濃縮領域と、
前記第１濃縮半導体層の上面部分、前記第１濃縮ウエル構造及び前記第２濃縮ウエル構造の上面部分、及び前記第１濃縮領域、前記第２濃縮領域、前記第３濃縮領域、前記第４濃縮領域の上面部分によって規定される共通面上に形成された第１パッシベーション層とを備え、
前記第１パッシベーション層が、
前記第１濃縮領域、前記第２濃縮領域、前記第３濃縮領域、前記第４濃縮領域を接触させるための、それぞれ第１貫通孔、第２貫通孔、第３貫通孔、及び第４貫通孔と、
前記第１貫通孔内に収容された、前記第１濃縮領域を接触させるための第１接点素子と、
前記第２貫通孔内に収容された、前記第２濃縮領域を接触させるための第２接点素子と、
前記第３貫通孔内に収容された、前記第３濃縮領域を接触させるための第３接点素子と、
前記第４貫通孔内に収容された、前記第４濃縮領域を接触させるための第４接点素子と、
を備えていることを特徴とする集積回路素子。
【請求項１３】
請求項１２に記載の集積回路素子において、さらに、前記第１濃縮半導体層用の基礎を提供する基板を備えていることを特徴とする集積回路素子。
【請求項１４】
請求項１３に記載の集積回路素子において、
前記基板が、低抵抗の濃縮半導体材料製であることを特徴とする集積回路素子。
【請求項１５】
請求項１２に記載の集積回路素子において、
さらに、前記第１接点素子上、前記第２接点素子上、前記第３接点素子上、前記第４接点素子上、及び前記第１パッシベーション層上に形成された第２パッシベーション層を備えていることを特徴とする集積回路素子。
【請求項１６】
請求項１５に記載の集積回路素子において、
前記第２パッシベーション層が、前記第１接点素子、前記第２接点素子、前記第３接点素子、及び前記第４接点素子を電気接続するための開口を備えていることを特徴とする集積回路素子。
【請求項１７】
請求項１２に記載の集積回路素子において、
前記第１濃縮領域が、前記第２濃縮領域の周りに、弧状に、好適には円弧状に形成されていることを特徴とする集積回路素子。
【請求項１８】
過電圧による損傷から電子部品を保護し、特に、静電放電電流による損傷から集積半導体デバイスを保護するための集積回路素子を製造する方法において、
基板上に第１濃縮半導体層を形成するステップと、
前記第１濃縮半導体層内に、第１濃縮ウエル構造及び第２濃縮ウエル構造を形成するステップと、
前記第１濃縮ウエル構造内に、第１濃縮領域及び第２濃縮領域を形成するステップと、
前記第２濃縮ウエル構造内に、第３濃縮領域を形成するステップと、
前記第１濃縮半導体層内に、第４濃縮領域を形成するステップと、
前記第１濃縮半導体層の上面部分、前記第１濃縮ウエル構造及び第２濃縮ウエル構造の上面部分、前記第１濃縮領域、前記第２濃縮領域、前記第３濃縮領域、前記第４濃縮領域の上面部分によって規定される表面上に、第１パッシベーション層を形成するステップと、
前記第１パッシベーション層内に４つの貫通孔を形成するステップと、
各々が前記４つの貫通孔のそれぞれの中に収容された４つの接点素子を形成するステップであって、前記第１濃縮領域、前記第２濃縮領域、前記第３濃縮領域、前記第４濃縮領域の各々が、前記４つの接点素子のそれぞれに接触するステップと
を備えていることを特徴とする集積回路素子の製造方法。
【請求項１９】
請求項１８に記載の方法において、
さらに、前記４つの接点素子上、及び前記第１パッシベーション層上に、第２パッシベーション層を形成するステップを備えていることを特徴とする方法。
【請求項２０】
請求項１９に記載の方法において、
さらに、前記第２パッシベーション層内に開口を形成するステップと、
前記開口を介して、前記接点素子を電気的に接続するステップと
を備えていることを特徴とする方法。
【請求項２１】
請求項１８に記載の方法において、
前記第１濃縮半導体層を、エピタキシャル成長手順によって前記基板上に形成することを特徴とする方法。
【請求項２２】
請求項１８に記載の方法において、
前記第１濃縮ウエル構造及び前記第２濃縮ウエル構造の少なくとも一方を、拡散処理によって形成することを特徴とする方法。
【請求項２３】
請求項１８に記載の方法において、
前記第１濃縮領域、前記第２濃縮領域、前記第３濃縮領域、前記第４濃縮領域の少なくとも１つを、拡散処理によって形成することを特徴とする方法。
【請求項２４】
請求項１８に記載の方法において、
前記第１濃縮ウエル構造を、空間的に不均一なドーピングすることによって形成することを特徴とする方法。
【請求項２５】
請求項１８に記載の方法において、
さらに、前記基板と前記第１濃縮半導体層との間にマスクを形成するステップを備えていることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、電子装置の過電圧及び電流保護の分野に関するものである。本発明は特に、敏感な電子部品を静電放電電流による損傷から保護する分野に関するものである。
【背景技術】
【０００２】
（発明の背景）
携帯電話、ＵＳＢスティック等のような多くの電子装置を、不所望な静電放電（ＥＳＤ）電流による損傷から保護するために、こうした装置の入力端子には通常、ＥＳＤ保護装置を設ける。現在の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスでは空間が非常に高コストであり、かつ、ＣＭＯＳ部品は過電圧に対して非常に敏感であるので、ＣＭＯＳデバイスを損傷から保護するために、大部分は、ディスクリート回路の解決法またはディスクリート回路の集積を使用する。ディスクリート回路の解決法は、ＥＳＤ保護回路によって定義され、ＥＳＤ保護回路は、保護しようとする電子装置とは別個に構築される。集積型ディスクリート回路は集積型ＥＳＤ保護回路であり、これも保護しようとする集積型電子装置から分離されている。集積型ディスクリート回路は、ディスクリート回路の解決法に比べて、大きな空間及び資金を節減することを可能にするという利点を有する。
【０００３】
応用の側からは、ＥＳＤ保護回路に対する２つの主な要求が存在する。第１には、これらの保護回路は信頼性の高いＥＳＤ保護を提供すべきである、ということであり、第２には、これらの保護回路は、高周波数入力信号を可能にするために静電容量（キャパシタンス）を十分低く保つべきである、ということである。
【０００４】
正及び負の電圧を共に有する信号に対しては、いわゆる逆直列接続の形に配置された２つのダイオードがＥＳＤ保護用に広く用いられている。従って、これら２つのダイオードは、ＥＳＤ保護しようとする装置の２つの端子間に直列に配置される。
【０００５】
【特許文献１】米国特許出願公開第２００３／０１１６７７９号明細書
【０００６】
米国特許出願公開第２００３／０１１６７７９号明細書は、過電圧に対する保護用の低容量双方向デバイスであって、高周波数での使用に適したデバイスを開示している。この保護デバイスは、上述した集積型ディスクリート回路として提供される。この保護デバイスは、第１及び第２のディスクリート型一方向ショックレー・ダイオードを備え、第１ダイオードのカソード及びアノードはそれぞれ、第２ダイオードのアノード及びカソードに接続されている。それぞれのダイオードの逆方向降伏電圧は、５０Ｖ〜１２５Ｖの間である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
（発明の目的及び概要）
小型の構成内に設けることのできる、効果的かつ信頼性の高い静電放電保護の必要性が存在し得る。
【課題を解決するための手段】
【０００８】
この必要性は、過電圧による損傷から電子部品を保護するための回路装置、特に、請求項１に記載の、不所望な静電放電電流による損傷から半導体デバイスを保護するための回路装置によって満たすことができる。
【０００９】
本発明の第１態様によれば、この回路装置は、第１電圧レベルに接続するように構成された第１導体と、第２電圧レベルに接続するように構成された第２導体と、これらの第１導体と第２導体とを相互接続する第１電気経路と、これらの第１導体と第２導体とを相互接続する第２電気経路とを備えている。この回路装置はさらに、上記第１電気経路内に、互いに極性を逆にして直列に配置された第１ダイオード及び第２ダイオードを備え、第１ダイオードは第１逆方向降伏電圧を有し、第２ダイオードは第２逆方向降伏電圧を有する。さらに、上記第２電気経路内に、互いに極性を逆にして直列に配置された第３ダイオード及び第４ダイオードを設け、第３ダイオードは第３逆方向降伏電圧を有し、第４ダイオードは、第３逆方向降伏電圧とは異なる第４逆方向降伏電圧を有する。この回路装置は、少なくとも１つの他の電子部品と共に集積して形成され、この電子部品は、上記第１導体及び第２導体のそれぞれに接続されている。
【００１０】
上述した回路装置は、２つのダイオードを１つの電気経路内で直列に結合し、これにより、２つのダイオードの合成容量が、（これら２つのうち）より小さい容量を有する方のダイオード単独の容量よりも常に小さくなる、という利点を提供する。この合成容量は、特に、異なる降伏電圧を備えた２つのダイオードが第２電気経路内で接続される、ということにより低減される。この関係では、高い降伏電圧を有するダイオードは通常、低い降伏電圧を有するダイオードよりも容量が小さいことを考慮しなければならない。従って、回路装置全体の合成容量が低減される。その結果、上述の回路装置は、高周波数信号、特に高周波数データ信号が上記２つの導体に供給される用途にも適している。
【００１１】
上述した本発明の態様は、ＥＳＤ電圧ピークの極性または向きに応じて、電流が主に２つの経路の一方に流れるように、これらのダイオードを結合することができる、という思想に基づくものである。
【００１２】
上記第１ダイオード及び第２ダイオードは、上記第１電気経路内に、互いに極性を逆にして直列に配置されている。上記第３及び第４ダイオードにも同じことが当てはまり、これらのダイオードは、上記第２電気経路内に、互いに極性を逆にして直列に配置されている。このことは、１つの電気経路内に配置された２つのダイオードのアノードどうしまたはカソードどうしのいずれかが導通接続されていることを意味する。
【００１３】
本発明のこの態様によれば、すべての電子部品が集積的に形成される。したがって、ＥＳＤ保護電子デバイスは、小型の設計で廉価に組み立てることができる。
【００１４】
請求項２に記載の本発明の態様によれば、上記回路装置及び上記他の電子部品を１つの半導体結晶内に形成する。このことは、ＥＳＤ保護される電子デバイスを単一の半導体製造プロセスによって形成することができるという利点を提供することができる。
【００１５】
請求項３に記載の本発明の他の態様によれば、上記第２電圧レベルが接地レベル（ＧＮＤ）である。接地電圧用の導体は通常、すべての電気回路において利用可能であるので、上記回路装置は、１つ以上の電子部品用の容易かつ効果的なＥＳＤ保護を可能にすることができる。
【００１６】
請求項４に記載の本発明の他の態様によれば、上記第１ダイオード及び上記第３ダイオードが上記第１導体に対して同一極性に配置され、上記第２ダイオード及び上記第４ダイオードが上記第２導体に対して同一極性に配置されている。こうした対称設計は、上記ＥＳＤ保護回路装置が、特に信頼性の高いＥＳＤ保護を提供することができる、という利点を有する。さらに、上記保護回路は、標準的な半導体製造プロセスによって製造することができる。
【００１７】
請求項５に記載の本発明の他の態様によれば、上記第１逆方向降伏電圧が上記第４逆方向降伏電圧と同一であり、上記第２逆方向降伏電圧が上記第３逆方向降伏電圧と同一である。この構成では、低い容量で高い降伏電圧の２つのダイオードが、低い降伏電圧及び高い要領を有する２つのダイオードと結合させる。ＥＳＤ電流の向きに応じて、上記２つの経路のうち一方の電気経路のみが全電流を導通させるように、種々のダイオードが結合される。電流を導通させる経路は、逆方向降伏バイアスをかけられた高い容量を有するダイオードに直列接続された、順方向バイアスをかけられた低い容量のダイオードを備えている。
【００１８】
上述した対称的な解決法は、標準的なバイポーラ半導体製造プロセスにおいて実現することができる。従って、トランジスタを構成する際に自動的に作製されるエミッタ−ベースのダイオード及びコレクタ−ベースのダイオードを、上記第１、第２、第３及び／または第４ダイオードとして使用することができる。
【００１９】
請求項６に記載の本発明の他の態様によれば、上記第１逆方向降伏電圧は３０Ｖ〜１００Ｖ、好適には５０Ｖ〜８０Ｖであり、上記第２逆方向降伏電圧は３Ｖ〜２０Ｖ、好適には５Ｖ〜１５Ｖである。これらの逆方向降伏電圧を有するダイオードを用いることによって、種々の電子デバイス用の信頼性の高いＥＳＤ保護を保証することができる。こうした電子デバイスは例えば、現代の民生用電子及び／または情報技術において使用されている、ＵＳＢスティック、携帯電話及び／または他の装置に使用される敏感な部品とすることができる。
【００２０】
請求項７に記載の本発明の別の態様によれば、上記第１、第２及び第３逆方向降伏電圧が同一の値を有する。こうした非対称の設計は、上記ＥＳＤ保護回路装置を、非常に単純かつ効果的な半導体製造プロセスを用いることによって構成することができるという利点を有する。原則的に、この非対称な保護回路を構成するために、４つのマスク処理しか必要としない。
【００２１】
したがって、ＥＳＤ保護装置のコストを大幅に増加させることなしに、ＥＳＤ保護の特徴機能を多くの異なる電子デバイス内に実現することができる。このことは、信頼性の高い電子デバイスを廉価な製造コストで構成ことができるという利点を提供する。
【００２２】
請求項８に記載の本発明の他の態様によれば、上記保護回路装置はさらに、上記第１電気経路内に配置した第１抵抗と、上記第２電気経路内に配置した第２抵抗とを備えている。これらの抵抗は、所定の極性を有する過電圧ピークの場合に、これら２つの電気経路間の電流分布を適切に調整して最適なＥＳＤ保護を保証することができるという利点を提供する。
【００２３】
請求項９に記載の本発明の他の態様によれば、上記第１抵抗を、上記第１ダイオード及び上記第２ダイオードのそれぞれに対して直列に配置する。これに対応する方法で、上記第２抵抗も、上記第３ダイオード及び上記第４ダイオードのそれぞれに対して直列に配置する。このように抵抗を含む保護回路の構成は、これら２つの抵抗の抵抗値を選択する際にダイオードの内部抵抗を考慮に入れることができるので、ＥＳＤ電流全体を上記２つの電気経路上に指向させるための非常に精密な調整を行うことができる、という利点を有する。したがって、上記２つの電気経路間の非常に精密な電流分布を達成することができる。
【００２４】
請求項１０に記載の本発明の他の態様によれば、上記第１逆方向降伏電圧は３Ｖ〜２０Ｖ、好適には５Ｖ〜１５Ｖであり、上記第４逆方向降伏電圧は３０Ｖ〜１００Ｖ、好適には５０Ｖ〜８０Ｖである。本発明のこの好適例で説明した非対称のＥＳＤ保護の場合、所定電圧範囲内の逆方向降伏電圧を有するダイオードが特に、信頼性の高いＥＳＤ保護を提供する。
【００２５】
上述した必要性はさらに、請求項１１に記載の集積電子デバイスによって満たすことができる。本発明のこの態様によれば、この集積電子デバイスは、保護しようとする電子部品、及び上述したいずれかの好適例による回路装置を備えている。
【００２６】
本発明のこの態様は、集積型保護回路の製造を、集積回路の製造プロセスに含めることができる、という思想に基づくものである。その利点として、既知の集積回路に比べて、ＥＳＤ電圧ピーク及び／またはＥＳＤ電流にずっと不感応な、新型のＥＳＤ保護された集積回路部品を製造する可能性が有利に提供される。したがって、既知の装置に比べてずっと信頼性の高い、廉価で小型の設計の電子装置を製造することができる。
【００２７】
上述した必要性はさらに、過電圧による損傷から電気的コンポーネントを保護するための集積回路素子によって、特に、請求項１２に記載の、不所望な静電放電電流による損傷から集積半導体デバイスを保護するための集積回路素子によって満たすことができる。
【００２８】
本発明のこの態様によれば、この集積回路素子は、第１濃縮（エンリッチ）半導体層と、この第１濃縮半導体層内に形成された第１濃縮ウエル構造及び第２濃縮ウエル構造と、共に上記第１濃縮ウエル構造内に形成された第１濃縮領域及び第２濃縮領域と、上記第２濃縮ウエル構造内に形成された第３濃縮領域と、上記第１濃縮半導体層内に形成された第４濃縮領域とを備えている。この集積回路素子はさらに、上記第１濃縮半導体層の上面部分、上記第１及び第２濃縮ウエル構造の上面部分、及び上記第１、第２、第３、第４濃縮領域の上面部分によって規定される共通面上に形成された第１パッシベーション層を備えている。この第１パッシベーション層は、上記濃縮領域を接触させるための４つの貫通孔（スルーホール）を備えている。この集積回路素子はさらに、第１貫通孔内に収容されて上記第１濃縮領域を接触させるための第１接点素子と、第２貫通孔内に収容されて上記第２濃縮領域を接触させるための第２接点素子と、第３貫通孔に収容されて上記第３濃縮領域を接触させるための第３接点素子と、第４貫通孔に収容されて上記第４濃縮領を接触させるための第４接点素子とを備えている。
【００２９】
本発明のこの態様は、上述した保護回路装置は、上述した半導体トポグラフィーをもたらす相当単純かつ効果的な半導体製造プロセスによって集積回路として構成することができる、という思想に基づくものである。
【００３０】
上記接点素子は、アルミニウムまたは銅のような金属材料で形成することが好ましい。
【００３１】
請求項１３に記載の本発明の態様によれば、上記集積回路素子はさらに、上記第１濃縮半導体層用の基礎を提供する基板を備えている。したがって、上記集積回路素子は、異なる材料の層を所定の基板上に形成して構造化するための周知の技術を用いることによって構成することができる。
【００３２】
請求項１４に記載の他の態様によれば、上記基板は、低抵抗の濃縮半導体材料である。低抵抗基板は、複数の集積回路素子を一定かつ高い品質で構成することができる、という利点を有することができる。換言すれば、上記第３ダイオード及び第４ダイオードに直列接続される抵抗を低減することができる。
【００３３】
請求項１５に記載の本発明の他の態様によれば、上記集積回路素子はさらに、上記接点素子、及び上記第１パッシベーション層のいくつかの部分上に形成された第２パッシベーション層を備えている。このことは、集積回路素子全体を機械的及び／または化学的損傷から保護することができるという利点を有する。
【００３４】
請求項１６に記載の本発明の他の態様によれば、上記第２パッシベーション層は、上記接点素子を電気的に接続するための開口を備えている。上記集積回路素子の上記接点素子自体は、上記領域内及びこの開口内に形成されたハンダボールによって接触することが好ましい。したがって、上記集積回路素子は、基板（例えば、プリント回路基板）上に形成された所定の接触パッドまたは接触ランドによって、あるいは他の半導体デバイス上に形成された接触パッドによって接触させることができる。これらの接触パッドと集積回路素子との間の永久的な接触は通常、ハンダ付けまたは接着処理によって確立される。
【００３５】
しかし、上述したバンピング（バンプ接触）に対する代案として、細いワイヤを上記接点素子に永久的に固定するいわゆるボンディング手順によって接触を確立することもできる。
【００３６】
請求項１７に記載の本発明の他の態様によれば、上記第１濃縮領域は、上記第２濃縮領域の周りに弧状に形成され、好適には円弧状に形成される。したがって、上記第１濃縮領域と上記第１濃縮ウエル構造との界面が上記第１ダイオードに相当し、上記第２濃縮領域と上記第１濃縮ウエル構造との界面が上記第２ダイオードに相当し得る。特に、第１濃縮領域と第２濃縮領域との間のほぼ同心円状の配置は、最低限の内部抵抗のみを備えた２つのダイオードを作製することができるという利点を有することが判明している。
【００３７】
上述した必要性はさらに、過電圧による損傷から電子部品を保護するための集積回路素子を製造する方法によって満たすことができ、特に、請求項１８に記載の、静電放電電流による損傷から集積半導体装置を保護するための集積回路素子を製造する方法によって満たすことができる。
【００３８】
本発明のこの態様によれば、この方法は、（ａ）基板上に第１濃縮半導体層を形成するステップと、（ｂ）この第１濃縮半導体層内に第１濃縮ウエル構造及び第２濃縮ウエル構造を形成するステップとを備えている。この方法はさらに、（ｃ）上記第１ウエル構造内に第１濃縮領域及び第２濃縮領域を形成するステップと、（ｄ）上記第２濃縮ウエル構造内に第３濃縮領域を形成するステップと、（ｅ）上記第１濃縮半導体層内に第４濃縮領域を形成するステップと、（ｆ）上記第１濃縮半導体層の上面部分、上記第１及び第２濃縮ウエル構造の上面部分、及び上記第１、第２、第３、第４濃縮領域の上面部分によって規定される表面上に第１パッシベーション層を形成するステップとを備えている。上述した方法はさらに、（ｇ）上記第１パッシベーション層内に４つの貫通孔を形成するステップと、（ｈ）各々が１つの貫通孔内に収容された４つの接点素子を形成するステップとを備え、これにより、上記４つの濃縮領域の各々がこれら４つの接点素子の１つと接触する。
【００３９】
本発明のこの態様は、上述した保護回路装置は、相当単純かつ効果的な半導体製造プロセスによって集積回路として構成することができる、という思想に基づくものである。
【００４０】
請求項１９に記載の本発明の態様によれば、上記方法はさらに、上記接点素子上、及び上記第１パッシベーション層のいくつかの部分上に第２パッシベーション層を形成するステップを備えている。このことは、集積回路素子全体を、機械的及び／または化学的損傷に対して保護することができる、という利点を提供する。第２パッシベーション層は、窒化シリコン（Ｓi３Ｎ４）製であることが好ましい。
【００４１】
請求項２０に記載の本発明の他の態様によれば、上記方法はさらに、上記第２パッシベーション層内に開口を形成するステップと、これらの開口を介して上記接点素子を電気的に接続するステップとを備えている。上述したステップには通常、直後に上記接点素子を電気的に接続するステップが後続する。こうしたステップは通常、上記開口上の領域内及び上記開口内にハンダボールを形成することによって実行する。既に上述したように、上記集積回路素子は、基板上に形成された所定の接触パッドと接触させることができる。
【００４２】
しかし、上述したバンピングの代案として、接触は、細いワイヤを上記接点素子に永久的に固定するいわゆるボンディング手順によって確立することもできる。
【００４３】
請求項２１に記載の本発明の他の態様によれば、上記第１濃縮半導体層は、エピタキシャル成長手順を用いて上記基板上に形成する。このことは、結果的な半導体結晶の品質が非常に高く、このため、複数の集積回路素子を、電子特性及び／または電子的挙動の一定かつ狭い仕様で製造することができる、という利点を提供することができる。
【００４４】
請求項２２に記載の本発明の他の態様によれば、上記濃縮ウエル構造の少なくとも１つを、拡散プロセスによって形成する。拡散プロセスの高い空間的精度はマスクによって達成され、このマスクは開口を備え、この開口から空間的に離れた部分はドーピング原子の貫入から保護される。
【００４５】
請求項２３に記載の本発明の他の態様によれば、上記濃縮領域少なくとも１つを拡散プロセスによって形成する。既に上述したように、拡散プロセスは適切なマスクで実行され、これにより拡散プロセスの高い空間分解能が達成される。
【００４６】
請求項２４に記載の本発明の他の態様によれば、上記第１濃縮ウエル構造を、空間的に不均一なドーピングによって形成する。特に、上記第１濃縮ウエル構造において、上記第１濃縮領域に近接した位置にある部分を、上記第２濃縮領域に近接した位置にある部分とは異なるドーピングレベルによって特徴付けることができる。このことは、上記第１濃縮領域ウエル構造と第１濃縮領域との間、及び上記第１濃縮ウエル領域と上記第２濃縮領域との間のそれぞれに形成された２つのダイオードが、異なる逆方向降伏電圧を有する、という効果を有することができる。
【００４７】
また、上記第２濃縮ウエル構造と上記第３濃縮領域との間、及び／または上記第２濃縮ウエル構造と上記第１濃縮半導体層との間のそれぞれに形成されたダイオードの降伏電圧も、上記第２濃縮ウエル構造のドーピングレベルを変化させることによって調整することができる。
【００４８】
請求項２５に記載の本発明の他の態様によれば、上記方法はさらに、上記基板と上記第１濃縮半導体層との間にマスクを形成するステップを備えている。このことは、上記第４濃縮領域と、上記第２濃縮ウエル構造と上記第１濃縮半導体層との間に形成されたダイオードとの間に、実効的なオーム抵抗が導入されるという利点を有する。対応する保護回路の降伏電圧に関して非対称の設計を用いる場合には、こうしたオーム抵抗を用いて、ＥＳＤ電流全体を、上記２つの導体間に形成された上記２つの電気経路に分配することができる。
【００４９】
なお、上記第１濃縮領域とこれに対応する上記接点素子との間、及び／または上記第２濃縮領域とこれに対応する上記接点素子との間のそれぞれに形成されたマスクを導入して、別なオーム抵抗を形成することもできる。
【００５０】
さらに、本発明の特定の好適例は、回路装置、集積電子デバイス、及び集積回路素子を参照して説明してきたが、本発明の他の好適例は、集積回路素子を製造する方法を参照して説明してきた。しかし、当業者は、以上のこと及び以下の説明より、特に断わりがなければ、請求項の１つのカテゴリに属する特徴の任意の組み合わせに加えて、異なる請求項に記載された特徴間の任意の組み合わせも可能であり、本願中に開示されたものと考えられる、と推論する。
【００５１】
本発明の上述した態様及び他の態様は、以下に説明する実施例より明らかになる。以下、本発明の実施例を参照して本発明をより詳細に説明するが、本発明はこれらの実施例に限定されない。
【００５２】
図面中の例示は概略的なものである。なお、異なる図面中では、類似または同一の要素には同様の参照符号を与え、対応する参照符号とは最初の桁のみが異なる。
【発明を実施するための最良の形態】
【００５３】
図１に、２つの導体、すなわち第１導体１１０及び第２導体１１５を備えた保護回路１００を示す。第１導体１１０は、第１電圧信号に接続するように構成された入力端子Ｉnを備えている。第２導体１１５は基準電圧に接続するように構成され、本明細書に記載の実施例によれば、この基準電圧は接地レベルＧＮＤである。第１導体１１０はさらに、ＣＭＯＳ部品（図示せず）の入力端子に接続された出力端子Ｏutを備えている。第２導体１１５は、ＣＭＯＳ部品の接地端子にも接続するように構成されている。
【００５４】
通常、端子Ｉnと端子ＧＮＤとの間にデータ信号を供給することができる。このデータ信号は高い周波数を有して、複数のデータ・ビットを入力端子Ｉnから出力端子Ｏutに伝送することができる。
【００５５】
第１導体１１０と第２導体１１５との間には、２つの電気経路、すなわち第１経路１２０及び第２経路１２５のそれぞれが存在する。第１経路１２０は第１ダイオードＤ１及び第２ダイオードＤ２で構成され、これらは逆直列接続の形に配置されている。このことは、両ダイオードＤ１及びＤ２のカソードが互いに直接接続されていることを意味する。ダイオードＤ１は、低い容量及び６０Ｖの高い逆方向降伏電圧を有する。ダイオードＤ２は、高い容量及び７Ｖの低い逆方向降伏電圧を有する。
【００５６】
第２経路１２５は第３ダイオードＤ３及び第４ダイオードＤ４で構成され、これらも逆直列接続の形に配置されている。したがって、両ダイオードＤ3及びＤ４のカソードが、直接互いに接続する。ダイオードＤ３は、低い容量及び６０Ｖの高い逆方向降伏電圧を有する。ダイオードＤ４は、高い容量及び７Ｖの低い逆方向降伏電圧を有する。
【００５７】
４つのダイオードＤ１、Ｄ２、Ｄ３、Ｄ４の対称的な配置は、７Ｖ〜６０Ｖの範囲内に実効的なＥＳＤの過電圧ピークを発生するＥＳＤ事象の極性に応じて、対応するＥＳＤ電流が常に、２つの経路１２０及び１２５の完全に一方のみを通って流れることを保証する。例えば、＋５０Ｖの実効的なＥＳＤ電圧ピークがダイオードＤ１及びＤ３を開放（遮断）状態にし、それぞれのダイオードに約１．０Ｖの順電圧降下を与える。したがって、約４９Ｖの電圧が、ダイオードＤ２及びＤ４のそれぞれに供給される。この電圧はダイオードＤ２をブレークスルー状態にするのに対し、６０Ｖの逆方向降伏電圧を有するダイオードＤ４は、第２経路１２５を電気的に閉じた状態に保つ。したがって、実効的な＋５０ＶのＥＳＤピークの場合には、電流は第２経路１２５を通って流れず、ＥＳＤ電流全体が第１経路１２０を通って流れる。
【００５８】
これとは対照的に、実効的な−５０ＶのＥＳＤピークは、Ｄ２及びＤ４を開放状態にするのに対し、Ｄ１は閉路され（導通し）、Ｄ３はブレークスルー状態になる。したがって、電流は第１経路１２０を通って電流が流れず、ＥＳＤ電流全体が第２経路１２５を通って流れる。
【００５９】
０Ｖ〜約７Ｖの範囲内にある電圧信号の場合には、経路１２０及び１２５が共に閉じ、入力信号は、端子Ｉnから端子Ｏutに伝送される。
【００６０】
なお、各経路１２０、１２５は２つのダイオードを備え、これらは互いに直列に配置されている。１つの電気経路１２０または１２５内に配置された２つのダイオードＤ１、Ｄ２またはＤ３、Ｄ４が異なる逆方向降伏電圧を有するので、これらは異なる容量も有する。さらに、直列に配置された２つのダイオードの合成容量は、（これら２つのうち）より小さい容量を有する方のダイオード単独の容量よりも常に小さいので、１つの経路の合成容量は、ダイオード対Ｄ１、Ｄ２またはＤ３、Ｄ４のそれぞれにおける低い方の容量値よりも大幅に低い。４つのダイオードの個別の容量次第で、保護回路全体の容量は一般に、単一のＥＳＤ保護ダイオードによって生じる容量よりも小さくなる。したがって、保護回路１００は、高周波信号、特に高周波データ信号が入力端子Ｉnから出力端子Ｏutに伝送される用途にも適している。
【００６１】
以下に、保護回路１００の有利な特徴の概要を挙げる：
保護回路１００は、２つの異なる経路１２０及び１２５を、正及び負のＥＳＤパルスのそれぞれに使用する。
各経路内に直列に配置された２つのダイオードの使用により、全体の合成容量が大幅に低減される。
ＥＳＤ電流を一方向に指向させることが、降伏電圧の差によって実現される。
保護回路１００は、トランジスタを構成する際にエミッタ−ベースのダイオード及びコレクタ−ベースのダイオードが自動的に作製される標準的なバイポーラプロセスを用いることによって、集積回路内に実現することができる。
【００６２】
なお、図１に示す保護回路１００は、ＥＳＤ過電圧に敏感であり得る電子デバイス（図示せず）と共に集積して構成される。したがって、保護回路１００及びこの電子デバイスは集積電子デバイスに相当する。図１に示す２経路のＥＳＤ保護は、高いＥＳＤ性能、極めて低い容量、及び対称的な入力挙動のような有利な特徴が組み合わされた利点を有する。さらに、集積型の２経路のＥＳＤ保護は、異なる電子回路装置の１つの電子パッケージ内への高密度集積に通常関連する全ての利点を有する。これらの特徴は例えば、より小さい消費空間、より低い価格、より低いピックアンドプレース・コスト、より高い信頼性、及び隣接した回路及び／または回路部分間のより良好な整合である。
【００６３】
図２に、２つの導体、すなわち第１導体２１０及び第２導体２１５を備えた保護回路２０２を示す。第１導体２１０は入力端子Ｉn及び出力端子Ｏutを備え、これらの端子は、図１に示す入力端子Ｉn及び出力端子Ｏutと等価である。第２導体２１５は基準電圧を供給するように構成され、本明細書に記載の実施例によれば、この基準電圧は接地レベルＧＮＤである。
【００６４】
第１導体２１０と第２導体２１５との間には２つの電気経路、すなわち第１経路２２０及び第２経路２２５のそれぞれが形成されている。第１経路２２０は、第１抵抗Ｒ１、第１ダイオードＤ１、及び第２ダイオードＤ２で構成される。第２経路２２５は、第２抵抗Ｒ２、第３ダイオードＤ３、及び第４ダイオードＤ４で構成される。ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４は、図１に示すダイオードＤ１、Ｄ２、Ｄ３、Ｄ４と同様の方法で配置されている。しかし、追加的な抵抗Ｒ１、Ｒ２とは別に、保護回路１００と保護回路２０２との間にはさらなる相違が存在する。回路２０２では、ダイオードＤ１は７Ｖの降伏電圧しか有しない。このことは、ダイオードが非対称の様式で配置されていることを意味する。
【００６５】
図２の回路図に示す抵抗Ｒ１、Ｒ２は、外部抵抗及びダイオードＤ１、Ｄ２、Ｄ３、Ｄ４のそれぞれの外部抵抗及び内部抵抗を共に表すことができる。
【００６６】
既に上述したように、各電気経路２２０、２２５内の２つのダイオードの直列接続により、４つのダイオードＤ１、Ｄ２、Ｄ３、Ｄ４の全合成容量は極めて低い。
【００６７】
４つのダイオードＤ１、Ｄ２、Ｄ３、Ｄ４の非対称配置は、保護回路２０２の電気的挙動に反映され、この挙動は、正のＥＳＤ事象と負のＥＳＤ事象とで異なる。以下に、２つの異なるＥＳＤ事象についての非対称的な動作を例示し、これらの事象は共に、約５０Ａの大きさを有する短いＥＳＤ電流パルスを発生する。さらに、Ｒ１のオーム抵抗は１Ωであるものと仮定する。
【００６８】
Ａ）＋５０ＡのＥＳＤ電流を有する正のＥＳＤパルスの場合には、Ｒ１では５０Ｖ（＝５０Ａ／１Ω）の電圧降下が生じる。Ｄ１は順方向となるので、Ｄ１ではさらに約１Ｖの順電圧降下が生じる。Ｄ２は逆方向となり、かつＤ２は７Ｖの逆方向降伏電圧を有するので、Ｄ２ではさらに７Ｖの電圧降下が生じる。経路２２０内でのすべての電圧降下を加算することによって、５８Ｖの全体電圧降下が得られる。この電圧は、２つの経路２２０と２２５との間に存在する。ダイオードＤ４の逆方向降伏電圧は５８Ｖより高いので、第２電気経路２２５上を流れる電流は存在しない。このことは、本実施例に記載のＥＳＤ事象では、ＥＳＤ電流全体が、左側の電気経路２２０を通って流れることを意味する。
【００６９】
原則として、ダイオードＤ１の降伏電圧ＵＢＤ１とダイオードＤ２の降伏電圧ＵＢＤ２との差が、以下の不等式１を満足するほど十分に大きい際に、ＥＳＤ電流全体が左側の電気経路２２０を通って流れる：
【数１】
2009527120.tif 000003
【００７０】
−５０ＶのＥＳＤ電流を有する負のＥＳＤパルスの場合、両ダイオードＤ２及びＤ４が順方向となる。その結果、両ダイオードＤ２及びＤ４は約１Ｖの順電圧降下を生成する。さらに、このＥＳＤパルスは、両ダイオードＤ１及びＤ３の逆方向降伏電圧を上回るほど十分大きいことは明らかである。その結果、５０Ａの大きさを有するＥＳＤ電流は、抵抗Ｒ１とＲ２との関係に応じて分割される。例えば、抵抗Ｒ１が抵抗Ｒ２の９倍であるものと仮定すれば、ＥＳＤ電流全体の９０％が第２電気経路２２５を通って流れると共に、ＥＳＤ電流全体の１０％しか第１電気経路２２０を通って流れない。したがって、負のＥＳＤ事象の場合には、オーム抵抗Ｒ１とＲ２のオームとの適切な関係を選定することによって、対応するＥＳＤ電流を２つの経路２２０及び２２５内に指向させることができる。
【００７１】
保護回路２０２は、図１に示す保護回路１００とは対照的に、マスクを使用する処理ステップを４つしか含まない半導体製造プロセスによって回路２０２を製造することができる、という利点を有する。マスクを必要とする処理ステップは常に、より時間を要し、従ってより高価であるので、保護回路２０２は非常に効率的な方法で製造することができる。保護回路２０２用の好適な製造方法を、図３を参照しながら以下に説明する。
【００７２】
図３に、保護回路２０２に相当する集積回路素子３５０の断面図を示す。回路素子３５０は基板３６０上に形成され、本明細書に記載の実施例によれば、基板３６０は低抵抗ｐ＋＋濃縮基板である。基板３６０上にはｐ−濃縮層３６５が設けられ、ｐ−濃縮層３６５は、エピタキシャル成長手順によって形成することが好ましい。
【００７３】
ｐ−濃縮層３６５中に、２つのｎ濃縮ウエル構造、すなわち第１ｎ濃縮ウエル構造３７０ａ及び第２ｎ濃縮ウエル構造３７０ｂを設ける。これらのウエル構造３７０ａ及び３７０ｂは、いわゆるｎウエル拡散によって第１マスクステップ中に形成することが好ましい。ｐ−濃縮層３６５と第２ｎ濃縮ウエル構造３７０ｂとの接触面がｐ−ｎ接合に相当し、本明細書に記載の実施例によれば、図２に示す第４ダイオードＤ４に相当する。
【００７４】
第１ｎ濃縮ウエル構造３７０ａ中に、２つのｐ＋濃縮領域、すなわち第１ｐ＋濃縮領域３７５ａ及び第２ｐ＋濃縮領域３７５ｂのそれぞれを設ける。さらに、第２ｎ高密度ウエル構造中に、第３ｐ＋濃縮領域３７５ｃを設ける。ｐ−濃縮層３６５中にはさらに、第４ｐ＋濃縮領域３７５ｄを設ける。ｐ＋濃縮領域３７５ａ、３７５ｂ、３７５ｃ、３７５ｄは、浅いｐ＋拡散処理によって第２マスクステップ中に形成することが好ましい。第１ｎ濃縮ウエル構造３７０ａと、２つのｐ＋濃縮領域３７５ａ、３７５ｂのそれぞれとの界面、及び第２ｎ濃縮ウエル構造３７０ｂと第３ｐ＋濃縮領域３７５ｃとの界面は、ｐ−ｎ接合を形成する。これら３つのｐ−ｎ接合部は、図２に示すダイオードＤ１、Ｄ２、Ｄ３の各々に相当する。
【００７５】
ｐ−濃縮層３６５、第１ｎ濃縮ウエル構造３７０ａ、第２ｎ濃縮ウエル構造３７０ｂ、及びｐ＋濃縮領域３７５ａ、３７５ｂ、３７５ｃ、３７５ｄの上面部分によって規定される表面上に、第１パッシベーション層３８０を形成する。本明細書に記載の実施例によれば、第１パッシベーション層３８０はＳiＯ２製である。しかし、他の絶縁材料を用いて第１パッシベーション層３８０を形成することもできる。
【００７６】
第１パッシベーション層３８０内に、４つのｐ＋高密度領域３７５ａ、３７５ｂ、３７５ｃ、３７５ｄ上に位置する４つの開口を設ける。これらの各開口内に４つの金属接点素子を収容し、これにより、集積回路素子３５０は第１金属接点素子３８５ａ、第２金属接点素子３８５ｂ、第３金属接点素子３８５ｃ、及び第４金属接点素子３８５ｄを備える。これらの開口の形成及び４つの金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄの形成は、第２マスクステップに使用したのと同じマスクによって実行することが好ましい。したがって、４つの金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄのそれぞれを構成するために追加的なマスクステップを必要としない。
【００７７】
４つのｐ＋濃縮領域３７５ａ、３７５ｂ、３７５ｃ、３７５ｄのそれぞれと、４つの金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄのそれぞれとの間には酸化物材料が存在しないので、４つのｐ＋濃縮領域３７５ａ、３７５ｂ、３７５ｃ、３７５ｄの各々と、これらに対応する金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄのそれぞれとの間に、信頼性の高い電気接点を提供することができる。
【００７８】
図３に示す断面図からわかるように、金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄの上部は、金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄのそれぞれの対応する下部に比べて広くなっている。金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄの形状は、金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄが導体経路への電気接触を提供し、これらの導電経路は第２保護層３９０によって被覆されている、ということを反映している。したがって、金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄの上部が、こうした導体経路の断面図を表し、これらの導体経路は、回路素子３５０の断面図に用いた描画面に直交して延在する。これらの導体経路は第３マスクステップ中に構成される。
【００７９】
集積回路素子３５０をさらに保護するために、第１パッシベーション層３８０上、及び上記導体経路を含む４つの金属接点素子３８５ａ、３８５ｂ、３８５ｃ、３８５ｄ上に第２パッシベーション層３９０を設ける。第２パッシベーション層３９０はＳi３Ｎ４製であることが好ましい。
【００８０】
集積回路素子３５０全体を接触させるために、第２パッシベーション層３９０内に開口（図示せず）を設ける。一般に、これらの開口にはハンダボールを充填し、これらのハンダボールを用いて、回路素子３５０を、基板（例えばプリント回路基板）上に形成された接触パッドまたはランド上、あるいは他の半導体デバイス上に形成された接触パッド上に永久的に接触させる。接触パッドと集積回路素子との永久的な接触は通常、ハンダ付けまたは接着処理によって確立される。第２パッシベーション層３９０内の開口は第４マスクステップによって形成する。
【００８１】
以上で行った説明からわかるように、集積回路素子３５０は、全部で４つのマスクステップしか必要としない半導体製造プロセスによって製造することができる。従って、図２に示す非対称の回路装置２０２は、非常に効果的かつ廉価な方法で実現することができる。
【００８２】
なお、この関係では、図３に示す回路素子３５０は、さらなるマスクステップを適用することによって修正することができ、このマスクステップでは、基板３６０とｐ−濃縮層３６５との界面の面積を低減する。これにより、図２に示す抵抗Ｒ２の値が増加する。このことは、こうしたさらなるマスクステップを確立することによって、Ｒ２の正確な抵抗値を調整することができることを意味する。
【００８３】
ダイオードＤ１及びＤ３の２つの異なる低い降伏電圧を生成することのできるさらなるマスクステップによって、回路素子３５０の製造にさらなる修正を加えることができる。これにより、第１ｎ濃縮ウエル構造３７０ａとｐ−濃縮領域３６５との間に浅いｎ拡散が導入される。このように空間的に位置するｎ拡散は、第２ｎ濃縮ウエル構造３７０ｂのドーピングレベルとは異なる、第１ｎ濃縮ウエル構造３７０ａのドーピングレベルを生じさせる。これにより、ダイオードＤ１とＤ３とで異なる逆方向降伏電圧を生成することができる。
【００８４】
なお、ｎ濃縮ウエル構造内のドーピングレベルの低下は、ｎ濃縮ウエル構造と、これに対応するｐ＋濃縮領域との界面に形成されるダイオードの、対応する逆方向降伏電圧の増加を生じさせる。このことは、第１濃縮ウエル構造３７０ａ内の空間的に不均一なさらなるｎ拡散によって、ダイオードＤ１とＤ２との降伏電圧にも差が生じ得る可能性をもたらす。例えば、第１濃縮ウエル構造３７０ａの右側部分は、第１濃縮ウエル構造３７０ａの左側部分よりも高いｎドーピングレベルを有することができる。このことは、ダイオードＤ２の逆方向降伏電圧を、ダイオードＤ１の逆方向降伏電圧より低くする。したがって、第２ｎ濃縮ウエル構造３７０ｂのドーピングレベル、及び空間的に不均一な第１濃縮ウエル構造３７０ａのドーピングレベルを共に適切に調整することによって、非対称のダイオード配置を有する保護回路２０２を、容易かつ非常に信頼性の高い方法で製造することができる。
【００８５】
回路装置２０２の第１経路２２０内に、より高い降伏電圧を有するダイオードを配置すれば、負のＥＳＤパルスの場合における回路素子３５０の電気的挙動が改善される。このことは、こうしたより高い降伏電圧を有するダイオードは図２に示すダイオードＤ１であることを意味する。従って、負のＥＳＤストレス下では、ＥＳＤ電流のうち第１経路２２０を通って流れる部分が減少する。こうしたＥＳＤ電流の部分を計算するための式は、以下の等式によって与えられる：
【数２】
2009527120.tif 000004
【００８６】
ここに、Ｉ１は、第１電気経路２２０を通って流れる電流である。ＩＥＳＤは、負の極性を有するＥＳＤ事象によって誘導されたＥＳＤ電流全体である。Ｒ１及びＲ２は、図２に示す抵抗Ｒ１及びＲ２のオーム抵抗値である。ＵＢＤ１はダイオードＤ１の逆方向降伏電圧であり、ＵＢＤ２はダイオードＤ２の逆方向降伏電圧である。
【００８７】
なお、半導体材料のドーピング型を交換した際に、回路素子３５０の同じ電気的挙動を実現することができる。このことは、ｐ型ドーピングを有する全ての領域にｎ型ドーピングを施し、ｎ型ドーピングを有する全ての領域に、ｐ型ドーピングを同じドーピングレベルで施すことを意味する。
【００８８】
図４に、ｎ濃縮ウエル構造４７１の上面図を示し、ここでは、異なる逆方向降伏電圧を有するダイオードＤ１及びＤ２を的確な方法で形成する。参照番号４７２は、ウエル構造４７１のエッジ（縁部）を示す。
【００８９】
第１ダイオードＤ１は、第１ｐ＋濃縮領域４７６ａとｎ濃縮ウエル構造４７1との界面によって形成される。チップ・ダイオードＤ１には、第１ｐ＋濃縮領域４７６ａ上に形成された第１金属接点の下部４８６ａが接触する。第１金属接点の上部４８７ａは、第１パッシベーション層（図４には図示せず）上に形成される。
【００９０】
第２ダイオードＤ２は、第２ｐ＋濃縮領域４７６ｂとｎ濃縮ウエル領域４７１との界面によって形成される。チップ・ダイオードＤ２には、第２ｐ＋濃縮領域４７６ｂ上に形成された第２金属接点の下部４８６ｂが接触する。第２金属接点の上部４８７ｂは、第１パッシベーション層（図４には図示せず）上に形成される。
【００９１】
図４からわかるように、ダイオードＤ１は第２ダイオードＤ２の周りに、円弧状に形成される。したがって、ダイオードＤ１は、中央にある第２ダイオードＤ２に対する同心環の一部分の形状を有する。
【００９２】
なお、「備える」等は、他の要素またはステップを排除するものではなく、各要素は複数存在し得る。また、異なる実施例に関連して記載した要素は組み合わせることができる。
【００９３】
以上で説明した本発明の実施例を要約すれば、次のように述べることができる：
静電放電保護装置を記載し、この装置では、共に２つの導体間に延在する２つの電気経路上に２つのダイオードが配置され、これらの導体は、ＥＳＤに敏感な電子部品の入力端子に接続されている。各経路は、互いに極性を逆にして直列に配置された２つのダイオードを備えている。計４つのダイオードの少なくとも１つは、異なる逆方向降伏電圧を有する。この保護回路は、ＥＳＤに敏感な電子部品と共に集積して形成される。各経路内の２つのダイオードの直列接続により、対応するＥＳＤ保護回路は極めて低い容量を備える。
【００９４】
第１実施例によれば、２つの経路の概念は、低い容量及び高い降伏電圧を有する２つのダイオードを、高いＥＳＤ性能及び高い容量の２つのダイオードと組み合わせる。第１経路は、右側の経路、及びこれに接続されたＩＣを正のＥＳＤから保護し、負のＥＳＤパルスについては上記の逆である。
【００９５】
第２実施例によれば、高い逆方向降伏電圧を有する１つのダイオードのみを、接地に接続して設ける。負のＥＳＤパルスの場合、第１経路の保護は、２つの経路の内部抵抗の関係を調整することによって実現する。
【００９６】
上述した集積型ＥＳＤ保護は、電子装置または集積回路、特に、セルラ（携帯）電話、メディアプレーヤー、等のような空間が重要な要素である全てのハンドヘルド装置に利用することができる。２経路の集積型ＥＳＤ保護装置の低い容量は、こうした保護装置を、ＵＳＢ２．０のような高速の応用に適したものとする。
【００９７】
（参照符号のリスト）
１００      保護回路
１１０      第１導体
１１５      第２導体
１２０      第１電気経路
１２５      第２電気経路
Ｄ１        ダイオード
Ｄ２        ダイオード
Ｄ３        ダイオード
Ｄ４        ダイオード
Ｉn         入力端子
Ｏut        出力端子
ＧＮＤ      接地
２０２      保護回路
２１０      第１導体
２１５      第２導体
２２０      第１電気経路
２２５      第２電気経路
Ｄ１        ダイオード
Ｄ２        ダイオード
Ｄ３        ダイオード
Ｄ４        ダイオード
Ｒ１        抵抗
Ｒ２        抵抗
Ｉn         入力端子
Ｏut        出力端子
ＧＮＤ      接地
３５０      集積回路素子
３６０      ｐ＋＋濃縮基板
３６５      ｐ−濃縮エピタキシャル成長層
３７０ａ    第１ｎ濃縮ウエル構造
３７０ｂ    第２ｎ濃縮ウエル構造
３７５ａ    第１ｐ＋濃縮領域
３７５ｂ    第２ｐ＋濃縮領域
３７５ｃ    第３ｐ＋濃縮領域
３７５ｄ    第４ｐ＋濃縮領域
３８０      第１パッシベーション層（ＳiＯ２）
３８５ａ    第１金属接点素子
３８５ｂ    第２金属接点素子
３８５ｃ    第３金属接点素子
３８５ｄ    第４金属接点素子
３９０      第２パッシベーション層（Ｓi３Ｎ４）
Ｄ１        ダイオード
Ｄ２        ダイオード
Ｄ３        ダイオード
Ｄ４        ダイオード
４７１      ｎ濃縮ウエル構造
４７２      ｎ濃縮ウエル構造の縁部
４７６ａ    第１ｐ＋濃縮領域
４７６ｂ    第２ｐ＋濃縮領域
４８６ａ    （第１ｐ＋濃縮領域上に形成された）第１金属接点の下部
４８６ｂ    （第２ｐ＋濃縮領域上に形成された）第２金属接点の下部
４８７ａ    （第１パッシベーション層上に形成された）第１金属接点の上部
４８７ｂ    （第２パッシベーション層上に形成された）第２金属接点の上部
Ｄ１        ダイオード
Ｄ２        ダイオード
【図面の簡単な説明】
【００９８】
【図１】各々が２つのダイオードの逆直列配置を備えた２つの電気経路を有する保護回路を表す回路図である。
【図２】各々が２つのダイオードの逆直列配置及び１つの抵抗を備えた２つの電気経路を有する保護回路を表す回路図である。
【図３】図２に示す保護回路に相当する集積回路素子の断面図である。
【図４】集積回路素子の一部分の上面図であり、異なる降伏電圧を有する２つの同心形のダイオードを備えた部分を示す。
【図１】
2009527120.tif 000005
【図２】
2009527120.tif 000006
【図３】
2009527120.tif 000007
【図４】
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【国際調査報告】
2009527120.tif 000009
2009527120.tif 000010
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