(57)【要約】半導体デバイスに基板接点を形成する方法であって、埋め込み酸化物（ＢＯＸ）層（４）と、ＢＯＸ層（４）上の薄いアクティブ半導体層（１０３）とを有した半導体ベース基板（２）を準備するステップと、下方の半導体ベース基板（２）へ向けて、アクティブ半導体層（１０３）およびＢＯＸ層（４）中にトレンチ（１０４）を形成するステップと、その後に他のアクティブ半導体（エピタキシャル）層（６）を残ったアクティブ半導体層（１０３）の上およびトレンチ（１０４）の中に堆積して基板接点を形成するステップとを含む。トレンチ（１０４）は、スクライブ線（１０６）に対応するウェハ上の位置にエッチングする。
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【特許請求の範囲】
【請求項１】
半導体ベース基板を備える半導体ウェハであって、前記半導体ベース基板が当該半導体ベース基板の上に絶縁材の層を有し且つ該絶縁材の層の上に第１アクティブ半導体層を有し、前記ウェハ上に少なくとも一つのスクライブ線が設けられている半導体ウェハを準備することを含む、絶縁体上半導体デバイスの製造方法であって、
該方法が、更に、
前記少なくとも一つのスクライブ線に対応する前記ウェハ上の位置で、前記ベース基板へ向けて、前記第１アクティブ半導体層および前記絶縁材の層中に開孔を作り、その後、該第１アクティブ半導体層および該絶縁層の上、並びに該開孔の中に第２アクティブ半導体層を堆積することにより基板接点を形成することを含む
絶縁体上半導体デバイスの製造方法。
【請求項２】
前記第２アクティブ半導体層から前記ベース基板までの基板接点領域中にゲッタリング通路を形成した、請求項１に記載の方法。
【請求項３】
前記開孔がトレンチを備える、請求項１に記載の方法。
【請求項４】
前記開孔がコンタクトホールを備える、請求項１に記載の方法。
【請求項５】
前記少なくとも一つのスクライブ線に対応する位置で、前記ベース基板へ向けて、前記第１アクティブ半導体層および前記絶縁材の層中にコンタクトホールの配列を作り、
その後に、前記第１アクティブ半導体層および前記絶縁材の層の上、並びに前記コンタクトホールの配列の中に第２アクティブ半導体層を堆積する、請求項４に記載の方法。
【請求項６】
半導体ベース基板を備える半導体ウェハであって、前記半導体ベース基板が当該半導体ベース基板の上に絶縁材の層を有し且つ該絶縁材の層の上に第１アクティブ半導体層を有する半導体ウェハ上に形成した集積回路であって、
前記半導体ウェハは、当該半導体ウェハ上に形成された少なくとも二つのダイパッドを有し、
前記少なくとも二つのダイパッドは、少なくとも一つのスクライブ線により分離されており、
前記少なくとも一つのスクライブ線に対応する前記ウェハ上の位置で、前記ベース基板へ向けて、前記第１アクティブ半導体層および前記絶縁材の層中に開孔を作り、その後、該第１アクティブ半導体層の上、および該開孔の中に第２アクティブ半導体層を堆積することにより、前記絶縁材の層中に基板接点が形成されており、
前記基板接点の形成後に、一つ以上の半導体デバイスが前記アクティブ層中に形成されている、集積回路。
【請求項７】
一つ以上のスクライブ線が前記半導体ウェハの周囲に設けられており、
対応する環状の基板接点がその箇所に設けられている、請求項６に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、前面基板接点を有する絶縁体上半導体（ＳＯＩ：semiconductor on insulator）デバイスの製造方法に関する。
【背景技術】
【０００２】
下に位置する半導体基板および隣接するアクティブデバイスの双方からアクティブ半導体デバイスを完全に電気的に絶縁することは、大抵望ましい。
【０００３】
アクティブデバイスの垂直分離は、一般に、ベース半導体（通常は、シリコン）基板２と、その上面に形成した埋め込み絶縁体（通常は、酸化シリコン）或いはＢＯＸ層４と、ＢＯＸ層４上に形成したアクティブ結合半導体（通常は、シリコン）層６とを備える絶縁体上半導体（ＳＯＩ）基板（図面の図１参照）の使用により達成される。アクティブデバイス（トランジスタ）を、アクティブ半導体層６中で絶縁層４の上部に作製する。
【０００４】
多くの用途において、ベース半導体基板２を接地またはバイアスすることが要求されており、そして、そのために基板２への接点が必要とされている。この点について、前面または背面接点という二つの一般的解決策が提案されており、その両者の構造は、当該技術分野で周知である。
【０００５】
背面接点は、アクティブデバイスを加工した後にウェハの後側（アクティブ層６の反対側）から基板２に接点を設けるものであるが、基板を介したＢＯＸ下部への電荷の帯電および放電により、（特にＨＶ用途において）速度性能が不足し得る。一方、前面接触は、例えば特許出願公開平６−１５１５７６号で説明されているように、ウェハの前面または上面からアクティブ層６およびＢＯＸ層４を経てベース基板２へと接点を設けるものである。しかしながら、この選択肢の主な欠点は深い接点のエッチングであり、それは、深い接点のエッチングが大抵はプロセスフローの最後になされるからである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明の目的は、前面基板接点を有する絶縁体上半導体（ＳＯＩ）デバイスの製造方法であって、前面基板接点を作り出すのに必要な接点のエッチングが、従来技術に係る方法に比べて著しく簡素化された製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明によれば、絶縁体上半導体デバイスの製造方法が提供され、該方法は、半導体ベース基板を備える半導体ウェハであって、前記半導体ベース基板が当該半導体ベース基板の上に絶縁材の層を有し且つ該絶縁材の層の上に第１アクティブ半導体層を有し、前記ウェハ上に少なくとも一つのスクライブ線が設けられている半導体ウェハを準備することを含み、該方法は、更に、前記少なくとも一つのスクライブ線に対応する前記ウェハ上の位置で、前記ベース基板へ向けて、前記第１ライブ半導体層並びに前記絶縁材の層中に開孔を作り、その後、該第１アクティブ半導体層の上および前記開孔の中に第２アクティブ半導体層を堆積することにより基板接点を形成することを含む。
【０００８】
従って、上記目的は、第２アクティブ半導体（エピタキシャル）層を堆積する前に、スクライブ線に対応する位置で第１（比較的薄い）アクティブ半導体層中に開孔を作ることにより達成されるので、後で第２アクティブ半導体層を堆積して基板接点を形成する時に、開孔を半導体材料で満たすことができる。ゲッタリングサイトをアクティブ半導体層の基板接点領域に有利に形成する。
【０００９】
開孔はトレンチを備えても良い。代わりに、開孔はコンタクトホールを備えても良く、より好ましくは、前記開孔はコンタクトホールの配列を備えても良い。
【００１０】
本発明は、半導体ウェハの上に形成した集積回路にまで及び、前記半導体ウェハは半導体ベース基板を備え、該半導体ベース基板は当該半導体ベース基板の上に絶縁材の層を有し且つ該絶縁材の層の上に第１アクティブ半導体層を有し、前記半導体ウェハは、当該半導体ウェハ上に形成された少なくとも二つのダイパッドを有し、前記少なくとも二つのダイパッドは、少なくとも一つのスクライブ線により分離されており、前記少なくとも一つのスクライブ線に対応する前記ウェハ上の位置で、前記ベース基板へ向けて、前記第１アクティブ半導体層および前記絶縁材の層中に開孔を作り、その後に前記第１アクティブ半導体層の上および前記開孔の中に第２アクティブ半導体層を堆積することにより前記絶縁材の層中に基板接点が形成されており、前記基板接点の形成の後に一つ以上の半導体デバイスが前記アクティブ層に形成されている。
【００１１】
（典型的な）一例において、一つ以上のスクライブ線を前記半導体ウェハの周囲に設け、対応する環状基板接点を、上述したようにその箇所に設けても良い。
【００１２】
これらのおよび他の本発明の態様が、本明細書に記載される実施形態から理解でき、また、実施形態を参照して明らかになる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態を、添付図面を参照して例示の目的のみでここに記載する。
【００１４】
図面の図２ａを参照すると、本発明の典型的な実施形態に係るデバイス製造方法は、半導体（通常はシリコン）ベース基板２から始まり、該半導体ベース基板２は当該半導体ベース基板２上に埋め込み酸化物（ＢＯＸ）層４を有し、該埋め込み酸化物（ＢＯＸ）層４上には薄いＳｉ層１０３が設けられている。ＢＯＸ層は、通常は酸化ケイ素を含む。レジスト層をＳｉ層１０３の上に設け、その後にパターン付けする。次に、図２ｂ（簡素化のためにベース基板２を省略した）に示すように、トレンチ（または接点の孔の配列）を、スクライブ線１０６の位置で、薄いＳｉ層１０３およびＢＯＸ層４を貫いてエッチングする。
【００１５】
図面の図３を参照すると、スクライブ線１０６は、半導体ウェハ１００の全域で水平および垂直に走るかなり幅の広い線である。スクライブ線１０６は、通常は、規則的な格子をウェハ１００の円形部分の内側に形成し、端まで延びてはいない。
【００１６】
図面の図２ｃを参照すると、その後に、マーク層１０２が取り除かれ、そしてアクティブ半導体層６を、例えばエピタキシー処理を用いて堆積する。アクティブ層６（例えば、１．３μｍ）は、Ｓｉ、Ｓｉ−Ｇｅ、Ｓｉ−Ｇｅ−Ｃまたは他の適当な半導体材料の何れかにすることができ、そして一つの典型的な実施形態では、ＰをドープしてデバイスにＮウェル背面をもたらしても良い。こうして、本発明によれば、プロセスの初期にスクライブ線中に基板接点を作り出すことができ、また、この手法においては、必要であれば（トレンチおよびスクライブ線の幅に応じて）、集積回路またはウェハを囲繞する環状（ガードリング）基板接点をこの方法で得ることができる。
【００１７】
ゲッタリングは、ウェハのアクティブ回路領域からデバイス劣化不純物を除去するプロセスとして定義される。ゲッタリングは、結晶成長中またはその後のウェハ製造工程において実施でき、ＶＬＳＩ製造の歩留まりを高めるために重要な構成要素である。ゲッタリングがデバイス領域から不純物を除去する一般的なメカニズムは、以下のステップにより説明できる。１）除去される不純物が、それらが存在するいずれの沈殿物からも固溶体へと放出される、２）不純物が、シリコンを介して拡散する、３）不純物が、例えば転位または沈殿などの欠陥によりデバイス領域から離れた領域で捕捉される。ゲッタリングの一般的な分類には二つの分類、すなわち、エクストリンシックおよびイントリンシックがある。エクストリンシックゲッタリングは、外部手段を用いてシリコン格子中に損傷または応力を作り出すゲッタリングに関し、そのような方法で、不純物を捕捉するのに必要な拡張欠陥を形成する。これらの化学反応性の高い捕捉サイトは、通常はウェハ背面に位置する。
【００１８】
イントリンシックゲッタリングは、シリコンウェハから外へ過飽和酸素を沈殿することにより作られた不純物捕捉サイトを含むゲッタリングに関する。過飽和酸素の沈殿は、連続的に成長するクラスターを作り、これが起こるに従ってウェハに応力が導入される。
【００１９】
最終的に、これらの応力は、それらが解放される必要がある点に達する。こうして、転位ループまたは積層欠陥が形成されて、必要な応力緩和がもたらされる。これらの転位および欠陥は、その後、不純物の捕捉サイトとして働く。
【００２０】
従って、本発明の更なる有利点として、ＳＯＩ層中での不純物の拡散および沈殿が、もはやＢＯＸにより阻止されずにベース基板まで及び、その上、プロセスフローの非常に初期であるということがある。
【００２１】
一度基板接点を作れば、残りのデバイス加工ステップをいつものように実行して、図２ｄに示すような完成した半導体デバイスを製造することができる。
【００２２】
要約すると、本発明の方法が提供する利点は、ウェハについての機械的応力緩和の包含（曲がり、反りを補償する）と、ゲッタリング作用の著しい増加と、Ｓｉのみというよりはむしろ、例えばＳｉ−ＧｅまたはＳｉ−Ｇｅ−Ｃ等の異なる材料のエピタキシー層を成長させる可能性の提供と、ダイの周囲にガードリング状の基板接点を自動的に作製できることとを含む。
【００２３】
上記実施形態は、本発明を限定するというよりはむしろ例示するものであり、そして当業者は、添付の特許請求の範囲により定義される本発明の範囲を逸脱することなく多くの代替的な実施形態を設計できることに留意されたい。特許請求の範囲において、丸括弧内に記載された何れの参照符号も、特許請求の範囲を限定するものとして解釈してはならない。全体として、「備える」および「備え」等の語は、請求項または明細書に挙げられたもの以外の要素またはステップの存在を排除しない。構成要素の単数形の言及は、その構成要素の複数形の言及を排除するものでなく、またその逆も同様である。本発明は、いくつかの個別素子を備えるハードウェアを用いて、また、適当なプログラムコンピュータを用いて実施することができる。いくつかの手段を列挙しているデバイスの請求項において、それらの手段のいくつかは、同一のハードウェアの部品により統合できる。特定の手段が互いに異なる従属クレームで列挙されているという単なる事実は、それらの手段の組み合わせが有利に使用できないことを示すものではない。
【図面の簡単な説明】
【００２４】
【図１】絶縁体上半導体（ＳＯＩ）基板の概略断面図である。
【図２】図２ａ〜２ｄは、本発明の典型的な実施形態に従って製造された半導体デバイスの様々な製造段階の概略断面図である。
【図３】スクライブ線を中に有する半導体ウェハの概略図である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図３】
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【国際調査報告】
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