(57)【要約】【解決手段】本発明は、その基板から絶縁されており、そのチャネルの下で部分的に延びている、そのソース領域の導電性延長部(10)を備えたMOS トランジスタに関する。
2009527103.tif 000002
【特許請求の範囲】
【請求項１】
その基板から絶縁(11)されており、そのチャネルの下で部分的に延びている、そのソース領域の導電性延長部(10)を備えたMOS トランジスタ。
【請求項２】
絶縁された前記延長部は、前記チャネルの長さの略4 分の1 から3 分の1 までの距離と等しい長さに延びていることを特徴とする請求項１に記載のMOS トランジスタ。
【請求項３】
前記延長部はポリシリコンから作られていることを特徴とする請求項１に記載のMOS トランジスタ。
【請求項４】
前記延長部の絶縁は、窒化珪素及び酸化珪素の二重層のような多重層構造によってなされていることを特徴とする請求項１に記載のトランジスタ。
【請求項５】
請求項１のMOS トランジスタの形をなすメモリポイントをプログラムする方法であって、ソースからドレインに電流を供給するステップを備え、それによって担体が前記延長部の絶縁体に閉じ込められることを特徴とする方法。
【請求項６】
請求項５に応じてプログラムされたメモリポイントを消去する方法であって、トランジスタが作動させられていない間、前記絶縁体に閉じ込められた電荷を抽出するために、前記ソースにバイアスをかけるステップを備えることを特徴とする方法。
【請求項７】
単結晶シリコン層(22)の下で、該単結晶シリコン層に対して選択的にエッチング可能な層(21)を含む、請求項１のトランジスタを製造する方法であって、
ゲート構造(5,6,7 )を形成するステップと、
マスクとして前記ゲート構造を用いることにより、前記単結晶シリコン層(22)及び選択的にエッチング可能な層(21)を異方性でエッチングするステップと、
前記選択的にエッチング可能な層を横方向にエッチングするステップと、
前記選択的にエッチング可能な層の除去された部分を、絶縁体(27)及び導体(28)で充填するステップと、
前記導体(28)に接しているソース領域とドレイン領域(29)とを形成するステップとを備えることを特徴とする方法。
【請求項８】
前記選択的にエッチング可能な層(21)は、単結晶シリコン上に形成された単結晶シリコン−ゲルマニウム層であることを特徴とする請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、MOS トランジスタ、及び集積回路のメモリポイントの分野に関する。
【背景技術】
【０００２】
一体化された集積メモリポイントの分野では、電荷がフローティングゲートに格納されることができるデュアルゲートMOS トランジスタは公知であり、フローティングゲートはMOS トランジスタの特性を修正する。MNOSタイプの構成要素も公知であり、この構成要素では、電荷が、絶縁体に、好ましくは酸化珪素及び窒化物のような２つの絶縁体間のインターフェースに格納されることが可能である。
【０００３】
他の公知のメモリポイントと同様に、これらの２タイプのメモリポイントは、大幅に小型化できるが、すべて様々な不利点を示す。
【０００４】
それらのチャネル領域の下に、絶縁体で完全に囲まれた導電性領域を備えるMOS トランジスタから作られたメモリポイントも、公知である（ラニカ（Ranica）等著，「ナノスケール・メモリのためのバックサイドトラッピングに基づく新たな40nmのSONOS 構造、ナノテクノロジーに関するIEEE報告書（"A new 40-nm SONOS structure based on backside trapping for nanoscale memories", IEEE Transactions on Nanotechnology）」，第４巻，第５号，2005年９月，ｐ．581 −587 参照）。
【特許文献１】米国特許出願公開第２００８／０５４３７５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリポイントを形成可能な、閾値が設定可能なMOS トランジスタを形成することを目的とし、
- 書き込み及び消去モードと同様に読み込みモードでも、低電圧で動力が供給され得る
- 書き込み及び消去動作のために低電力を必要とする
- 漏れが少ない、言い換えると保持時間が長い、すなわち、非常に長い間、例えば、数年又は数十年の間プログラムされた状態又はプログラムされていない状態のままであり得る
- 書き込みモードと同様に読み込みモードでも非常に速い
- 非常に小さな寸法で作られる
- 相補型MOS トランジスタを形成するための通常の技術と互換性を有する方法で製造することが容易であり、それによって高い製造歩留まりが達成される。
【課題を解決するための手段】
【０００６】
これらの目的を達成するために、本発明は、その基板から絶縁されており、そのチャネルの下で部分的に延びている、そのソース領域の導電性延長部を備えたMOS トランジスタを提供する。
【０００７】
本発明の実施形態によれば、絶縁された延長部は、チャネルの長さの略4 分の1 から3 分の1 までの距離と等しい長さに延びている。
【０００８】
本発明の実施形態によれば、前記延長部はポリシリコンから作られている。
【０００９】
本発明の実施形態によれば、前記延長部の絶縁は、窒化珪素及び酸化珪素の二重層のような多重層構造によってなされている。
【００１０】
本発明は更に、上述したようなMOS トランジスタから形成されたメモリポイントをプログラムする方法を提供し、該方法は電流をソースからドレインまで流すステップを備え、それによって担体が前記延長部の絶縁体に閉じ込められる。プログラムされたメモリポイントを消去する方法は、トランジスタが作動させられていない間、絶縁体に閉じ込められた電荷を抽出するために、ソースにバイアスをかけるステップを備える。
【００１１】
本発明は更に、上述したような、単結晶シリコン層の下に、この単結晶シリコン層に対して選択的にエッチング可能な層を含むトランジスタを製造する方法を提供し、この方法は、ゲート構造を形成するステップと、マスクとしてゲート構造を用いることにより、単結晶シリコン層及び選択的にエッチング可能な層を異方性でエッチングするステップと、選択的にエッチング可能な層を横方向にエッチングするステップと、選択的にエッチング可能な層の除去された部分を絶縁体及び導体で充填するステップと、前記導体に接しているソース領域とドレイン領域とを形成するステップとを備える。
【００１２】
本発明の実施形態によれば、選択的にエッチング可能な層は、単結晶シリコン上に形成された単結晶シリコン−ゲルマニウム層である。
【発明を実施するための最良の形態】
【００１３】
本発明の前述及び他の目的、特徴及び利点は、添付図面と関連して、本発明を限定するものではない具体的な実施の形態について以下に詳細に説明される。
【００１４】
同一の要素は異なる図面で同一の参照番号で示され、更に、集積回路の表示では一般的であるように、様々な図面は正しい縮尺で描かれていない。
【００１５】
図１は、本発明によって修正された従来のMOS トランジスタの構造を非常に概略的に示す。
【００１６】
従来のMOS トランジスタは、例えばN+である第１導電型の重度にドープされたソース領域及びドレイン領域１及び２を備えており、これらの領域は反対の導電型の領域３によって分離されている。チャネルは、薄い絶縁層６によってチャネルから絶縁された導電性ゲート５の影響を受けて領域３の上部に形成可能である。従来、ゲートはスペーサ７に囲まれており、スペーサの下には、ソース及びドレインと同一の導電型の軽度にドープされたソース延長部及びドレイン延長部８及び９(LDD) が形成されている。示された例ではN チャネルを備えたMOS トランジスタが、ソース端子、ドレイン端子及びゲート端子S,D,G を夫々有して得られる。
【００１７】
このトランジスタは、MOS トランジスタを形成するために現在用いられている様々な選択肢を有することができ、その中で以下を例として述べることができる。
- ゲート５は、ポリシリコンから形成されてもよく、シリサイド層がその上に設けられたポリシリコンから形成されてもよく、又は完全にシリコン化されてもよい。
- ゲート５は金属製であってもよい。
- ソース領域及びドレイン領域１及び２の上部は、シリコン化されてもよい。
- トランジスタは、示されているように、バルクシリコン基板上に形成されてもよく、又は、絶縁層上にあるシリコン層(SOI) 上に形成されてもよい。
- 各トランジスタは、様々な公知の技術の何れかにより、隣接するトランジスタから分離されており、例えば、SOI タイプの構造の場合には、深い絶縁層まで延びる絶縁層を形成することによって分離されており、又は、バルクシリコン上の構造の場合には、例えばSTI タイプ（シャロートレンチアイソレーション）のトランジスタ間の分離部を形成すべく、絶縁体で充填されたトレンチによって分離されている。
- …。
【００１８】
現在の技術では、MOS トランジスタは、例えば、長さが65nmであるゲートを有し、スペーサはゲートを越えて略30nm延びている。
【００１９】
本発明は、トランジスタのチャネルの長さの一部の下に延びて、少なくとも１つの絶縁体11の層で囲まれた導電性指10を、そのソース側に、追加することにより、このような従来のMOS トランジスタを修正することを提供する。導電性指10は、例えばトランジスタのチャネルの長さの4 分の1 から3 分の1 までの長さに延びている。この指が、横方向に略ゲートの幅を横切って延びていることが理解される必要がある。
【００２０】
例として上記に示されたMOS トランジスタの寸法について、指10は、ソース延長部８の領域を越えてチャネルの下に延びるために、ソースから少なくとも50nmの長さを有する。この指は、略10nmのゲート絶縁体６に対して深いところにある。
【００２１】
通常の状態では、N チャネルMOS トランジスタの空乏に関して、ドレインはソースに対して陽電気でバイアスがかけられ、ゲートは陽電気でバイアスがかけられるとき、電流がドレインからソースまで流れる（電子はソースからドレインまで移動する）。MOS トランジスタがメモリポイントとして用いられる場合、この動作モードは読み込みモードと呼ばれる。ソースは例えばアースされてもよく、ドレインは例えば0.1 ボルトの低電圧に設定されてもよく、ゲートは0.5 ボルトから１ボルトまでの電圧に設定されてもよい。更に、これは上述されていないが、トランジスタが形成されており、その上部にチャネルが形成されている基板は、好ましくはバイアスがアースまでかけられる。これを達成するために、バルク基板の場合には、基板全体がアースされている。基板が絶縁層上のシリコン層の一部である場合には、基板にバイアスをかけるための様々な手段が見つけられ得る。
【００２２】
プログラムされるために（その閾電圧が修正されるために）、上記の構成要素は、標準的でない方法でバイアスが逆にかけられ、すなわち、そのソースはそのドレインより大きな電圧に設定される。例えば、ドレインはアースされて、ソースは、上記の寸法を有するトランジスタでは略１ボルトから1.5 ボルトまでの電圧に設定され、ゲートは正電圧に設定されている。その後、トランジスタはミラーとして動作し、すなわち、電流がそのソースからそのドレインまで流れるか、又は荷電担体、例えばN チャネルトランジスタのための電子がドレインからソースまで流れる。しかしながら、電子は、少なくとも部分的に導電性指10によって引きつけられて、電子は結果として絶縁体11に閉じ込められる。この絶縁体が、窒化珪素及び酸化珪素の二重層のような異なるバンドギャップを有する二重層の絶縁体から形成されている場合、電子は、２つの絶縁層間のインターフェースで非常に安定した方法で閉じ込められる。
【００２３】
サブミクロンのCMOSトランジスタを備えた回路で現在用いられている電圧の大きさのような、（１V から1.5Vまでの）比較的低い電圧がソースに印加されている間に、その次にこのプログララミング又は書き込みが生じることは強調される必要がある。
【００２４】
その最初の閾電圧（消去動作）に素子を戻すために、（基板と同様に）ドレイン及びゲートが、基準電圧、今はアースに設定され、正電圧がソースに印加される。その後、ソースは、絶縁体に、つまり導電性指を囲む絶縁体間のインターフェースに閉じ込められた電子を引きつける。この場合も、消去電圧のために、高電圧を用いる必要がなく、略１ボルトから1.5 ボルトまでの電圧が完全に十分であることは強調される必要がある。
【００２５】
テスト及びシミュレーションは、上記に示したような寸法を有するトランジスタを用いて、プログラムされていない状態でプログラムされた状態の略１０倍高い電流が、所与のドレイン−ソース電圧及びゲート電圧のために読み込みモードで得られることを示した。従って、本発明に係る２つの状態は明確に理解され得る。
【００２６】
大部分の公知の素子と比較して、本発明に係る素子は、その読み込み、そのプログラミング及びその消去のために低電力及び低電圧を必要とするという利点を有する。
【００２７】
フローティングゲートトランジスタ又はMNMOS 素子のように、本発明に係る素子は、回復なしで電荷保持時間が長い（場合によっては数年）という長所を有する。
【００２８】
更に、本発明に係る素子の状態は非常に速く切り替えられ、この素子は非常に小さい寸法で形成されることが可能である。
【００２９】
プログラミング機構及び消去機構が低電圧で生じるという事実は、多くのプログラミング動作及び消去動作が素子の劣化なしで行なわれることができるという結果をもたらす。
【００３０】
本発明に係る素子の製造は、現在のCMOSトランジスタの製造方法と互換性を有し、特にシリコン−ゲルマニウム層を形成するステップが用いられる製造方法との関連において、このようなトランジスタの形成に関して製造ステップを追加しないことが以下に示される。
【００３１】
本発明に係るトランジスタの形成の一例が、単に図２Ａ乃至２Ｅに関連して一例として説明される。この例では、ソース及びドレインから夫々延びる２本の指が形成されるが、既に述べたように、ソース指だけが（MOS トランジスタのソース及びドレインの従来の定義によって）用いられる。
【００３２】
図２Ａに示されたステップでは、ゲート絶縁体６上にゲート５を有するゲート構造が、単結晶シリコン層20、単結晶シリコン−ゲルマニウム層21及び単結晶シリコン層22を連続して含む基板部分の上に形成されている。ゲートはスペーサ７に囲まれている。大きさのレベルの一例として、上部の単結晶シリコン層22と同様にシリコン−ゲルマニウム層21は、略10 nmから20nmまでの厚さを有してもよい。
【００３３】
図２Ｂで示されたステップでは、図２Ａのゲート構造が、シリコン層22、シリコン−ゲルマニウム層21、及び多くの場合下方のシリコン層20の小さい厚さを、連続して異方性の方法でエッチングするためのマスクとして用いられる。下方のシリコン層20は、単結晶シリコンウエハの上部、又はよく知られているSOI 技術等によるシリコンウエハ上にあるシリコン・オン・インシュレーター層である。
【００３４】
図２Ｃに示されたステップでは、シリコン−ゲルマニウムの選択エッチングが行なわれ、このエッチングは、等方性エッチングであってもよく、ゲート５の長さより小さい長さのシリコン−ゲルマニウム部分24を適所に残すために、シリコン−ゲルマニウム層21の長さを減少させることが可能である。これにより、２つのシリコン層20及び22間の開口部25がゲートの両側に存在する。
【００３５】
図２Ｄに示されたステップでは、絶縁層27及び導電層28が、開口部25の内部に形成される。絶縁層27は、熱酸化（酸化珪素）及びそれに続く窒化珪素の蒸着によって生成してもよい。この又はこれらの絶縁層は、他の材料、例えばシリコン、窒化物、ゲルマニウムのナノ結晶、絶縁体多層から作られてもよい。導電層28は、多結晶、無定形、又は単結晶シリコンから作られてもよい。技術において公知の様々な方法が、蒸着した後、用いられた充填材を開口部25の外側で除去するために用いられてもよい。例えば等角の蒸着が、構成要素の全表面に亘って行なわれて、その後エッチングが行われてもよい。
【００３６】
図２Ｅに示されたステップでは、ゲート５の積み重ねの両側の層22,21,20 に図２Ｂのステップで形成された凹所が、単結晶シリコン29で充填される。これは、通常シリコン20及びシリコン層22の側壁からの選択エピタクシによって行われる。
【００３７】
得られた構造が図３に示され、同一の参照番号が図２Ａ乃至２Ｅと同様に同一の要素を表している。本発明に係るトランジスタが形成されている活性領域を画定する絶縁トレンチ30が、更に示されている。この構造は絶縁層31で覆われており、絶縁層を貫いてソースコンタクトビア及びドレインコンタクトビア32及び33が形成されている。シリサイド層33,34,35 も、ソース、ドレイン及びゲートの上に示された。ゲートコンタクトは示されておらず、従来横方向に移される。
【００３８】
上述された実施形態が多くの変形例を有するであろうことはよく理解される必要がある。例えば、各々ソース及びドレインの２本の指の存在が、図２Ｂに示されたステップの前に、妨げになるかもしれないことが考慮される場合、構造は、ドレインが形成されるべき側部でマスクされて、この側部でそれをエッチングすることを回避する。従って、ソース指だけが形成される。
【００３９】
絶縁された指の形成は、シリコンに関して選択的にエッチングされたシリコン−ゲルマニウムに形成された凹所の充填によって生成されると説明された。他の選択的にエッチング可能な材料が用いられてもよい。
【００４０】
本発明は、当業者が容易に想起する様々な変更、修正及び改良を有することができる。特に、本発明は、N チャネルMOS トランジスタに関連して説明されたが、P チャネルMOS トランジスタに必要に適合して適用される。
【００４１】
本発明は、２つの状態のメモリポイントの形成への適用に関連して説明されている。しかしながら、説明された素子は、更に一般的に、そのゲートの下で貫通する導電性指の絶縁体に注入される電荷の量に応じて閾値が設定可能なMOS トランジスタとして構成される。また、閾値が設定可能なこのMOS トランジスタは他の適用が可能である。
【００４２】
本発明に係るトランジスタは配列ネットワークで組み立てられてもよい。更にそれらは、論理ゲートのネットワークの要素を形成してもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る閾値が修正可能なMOS トランジスタの非常に単純化された側面図である。
【図２】本発明の実施形態に係るMOS トランジスタの製造の連続したステップを示す側面図である。
【図３】図２Ａ乃至２Ｅに示された方法によって得られたMOS トランジスタの一例を示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【国際調査報告】
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