(57)【要約】本主題の態様のひとつは、トランジスタの形成方法に関する。或る実施形態では、結晶質基板上に、アモルファス半導体材料でつくったFinをつくり、固相エピタキシー（SPE）工程を施して、結晶質基板を結晶成長の種として使い、非晶質半導体材料を結晶化する。このFinの少なくとも一方向についての断面厚さは、最小フィーチャ寸法未満となっている。トランジスタボディを、結晶化した半導体柱内の第一のソース／ドレイン領域と第二のソース／ドレイン領域の間につくる。サラウンディングゲート絶縁体を半導体柱の周りにつくってから、サラウンディングゲートを半導体柱の周りにそのサラウンディングゲート絶縁体を間に挟んでつくる。他の態様についても本明細書に開示してある。
2009532903.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタボディを形成するステップであって、
非晶質半導体材料でできており、且つ少なくとも一方向についての断面厚さが最小フィーチャ寸法未満であるというFinを、結晶質基板上に形成するステップと、
固相エピタキシー（SPE）工程を使って、前記結晶質基板を種とした結晶成長によって、前記非晶質材料を結晶化するステップと
を含み、前記トランジスタボディは、結晶化した半導体柱の第一のソース／ドレイン領域と第二のソース／ドレイン領域との間につくられる
というステップと、
前記半導体柱の周りに、サラウンディングゲート絶縁体を形成するステップと、
前記半導体柱の周りに前記サラウンディングゲート絶縁体を間に挟んで、サラウンディングゲートを形成するステップと
を含む、トランジスタ形成方法。
【請求項２】
前記Finの第一の方向についての断面厚さが、最小フィーチャ長に対応し、また、
前記Finの前記第一の方向に直交する第二の方向についての断面厚さが、前記最小フィーチャ長未満である
ことを特徴とする、請求項1記載の方法。
【請求項３】
非晶質半導体材料でできたFinを結晶質基板上に形成するステップが、
結晶質珪素基板上に非晶質珪素の柱を形成するステップ
を含む、請求項1記載の方法。
【請求項４】
前記サラウンディングゲート絶縁体を形成するステップが、
酸化珪素を形成するステップ
を含む、請求項1記載の方法。
【請求項５】
サラウンディングゲートを形成するステップが、
ポリシリコンゲートを形成するステップ
を含む、請求項1記載の方法。
【請求項６】
前記サラウンディングゲートの高さが、前記Finの高さ未満となるように、前記サラウンディングゲートを凹ませるステップ
をさらに含む、請求項1記載の方法。
【請求項７】
前記第一のソース／ドレイン領域を前記Finの第一の端に形成し、前記第二のソース／ドレイン領域を前記Finの第二の端に形成するステップ
をさらに含む、請求項1記載の方法。
【請求項８】
前記第一のソース／ドレイン領域が前記第二のソース／ドレイン領域の下に在り、
チャネル領域が前記第一のソース／ドレイン領域と前記第二のソース／ドレイン領域との間を垂直方向に走っている
ことを特徴とする、請求項1記載の方法。
【請求項９】
珪素ウェハ上に窒化珪素を形成するステップと、
前記窒化珪素を貫通して前記珪素ウェハへと届き、且つ前記窒化珪素層の側部により劃定されるような孔を、前記窒化珪素にエッチングするステップと、
前記孔を劃定する前記窒化珪素の側部に付けるようにして非晶質珪素側壁スペーサーを形成するステップと、
前記窒化珪素層を除去して、前記珪素ウェハ上に前記非晶質珪素側壁スペーサーを残すステップと、
前記非晶質珪素側壁スペーサーを結晶化するステップと、
前記非晶質珪素側壁スペーサーを保護してエッチングすることで、前記非晶質珪素側壁スペーサーから少なくとも一個の珪素Finをつくりだし、前記珪素Finはドープ領域の上に位置してトランジスタ用の第一のソース／ドレイン領域として機能する、というステップと、
前記珪素Finの周りにサラウンディングゲート絶縁体を形成するステップと、
前記珪素Finの周りに前記サラウンディングゲート絶縁体を間に挟んで、サラウンディングゲートを形成するステップと、
前記珪素Finの頂部に、第二のソース／ドレイン領域を形成するステップと
を含む、トランジスタを形成する方法。
【請求項１０】
前記珪素Finの前記高さが、前記最小フィーチャ寸法未満である、請求項9記載の方法。
【請求項１１】
前記Finの第一の方向についての断面厚さが、最小フィーチャ長に対応し、また、
前記Finの前記第一の方向に直交する第二の方向についての断面厚さが、前記最小フィーチャ長未満である
ことを特徴とする、請求項9記載の方法。
【請求項１２】
前記珪素Finの周りにサラウンディングゲート絶縁体を形成するステップが、
熱酸化工程を行うステップ
を含む、請求項9記載の方法。
【請求項１３】
前記非晶質珪素側壁スペーサーの形成に先立って、前記ドープ領域へのパターン化と注入を行うことで、前記ドープ領域を前記第一のソース／ドレイン領域として機能させるステップ
をさらに含む、請求項9記載の方法。
【請求項１４】
前記サラウンディングゲートを形成するステップが、
金属ゲートを形成するステップ
を含む、請求項9記載の方法。
【請求項１５】
前記サラウンディングゲートを形成するステップが、
ポリシリコンゲートを形成するステップ
を含む、請求項9記載の方法。
【請求項１６】
複数の埋め込み式ソース／ドレイン領域を珪素ウェハに形成するステップと、
前記珪素ウェハ上の窒化珪素層に、前記窒化珪素層を貫通して前記珪素ウェハに届く複数の孔をエッチングし、ここで各孔は前記窒化珪素層の縁部で劃定される、というステップと、
前記複数の孔を劃定する前記窒化珪素の側部に付けるようにして、複数の非晶質珪素側壁スペーサーを形成するステップと、
前記窒化珪素層を除去して、前記複数の非晶質珪素側壁スペーサーを、前記珪素ウェハの複数の矩形溝の中に残すステップと、
前記複数の非晶質珪素側壁スペーサーを結晶化するステップと、
前記複数の側壁スペーサーを保護してエッチングすることで、前記複数の側壁スペーサーから複数の珪素Finをつくりだし、前記複数の珪素Finは前記複数の埋め込み式ソース／ドレイン領域の上に位置する、というステップと、
サラウンディングゲート絶縁体を、前記複数の珪素Finの各々の周りに形成するステ
ップと、
サラウンディングゲートを、前記複数の珪素Finの各々の周りに前記サラウンディングゲート絶縁体を間に挟んで形成するステップと、
第二のソース／ドレイン領域を、前記複数の珪素Finの頂部に形成するステップと
を含む、トランジスタのアレイを形成する方法。
【請求項１７】
二個以上のトランジスタについて、少なくともひとつのゲート線を、複数の前記サラウンディングゲートに隣接し接続するように形成するステップ
をさらに含む、請求項16記載の方法。
【請求項１８】
少なくともひとつのゲート線を形成するステップが、
対向する珪素Fin同士の上に在り、且つ前記サラウンディングゲートに隣接し接続する、二つのゲート線を形成するステップ
を含む、請求項17記載の方法。
【請求項１９】
少なくともひとつのゲート線を形成するステップが、
トランジスタの行に在る複数の前記サラウンディングゲートに隣接し接続する、少なくともひとつのゲート線を形成するステップ
を含む、請求項17記載の方法。
【請求項２０】
少なくともひとつのゲート線を形成するステップが、
トランジスタの列に在る複数の前記サラウンディングゲートに隣接し接続する、少なくともひとつのゲート線を形成するステップ
を含む、請求項17記載の方法。
【請求項２１】
結晶質基板と、
前記結晶質基板上に在り、且つ断面寸法が最小フィーチャ寸法未満であり、且つ下部ソース／ドレイン領域と上部ソース／ドレイン領域との間を垂直に走るチャネルを与える、結晶質半導体Finと、
前記結晶質半導体Finの周りに形成された、ゲート絶縁体と、
前記結晶質半導体Finの周りに前記ゲート絶縁体を間に挟んで形成された、サラウンディングゲートと
を含む、トランジスタ。
【請求項２２】
前記結晶質基板が珪素ウェハである、請求項21記載のトランジスタ。
【請求項２３】
前記ゲート絶縁体が酸化珪素を含む、請求項21記載のトランジスタ。
【請求項２４】
前記ゲートがポリシリコンを含む、請求項21記載のトランジスタ。
【請求項２５】
前記ゲートが金属を含む、請求項21記載のトランジスタ。
【請求項２６】
結晶質珪素基板と、
前記結晶質珪素基板内に形成された、第一のソース／ドレイン領域と、
前記結晶質珪素基板上の前記第一のソース／ドレイン領域の上方に在り、且つ断面寸法が最小フィーチャ寸法未満である、結晶質珪素Finと、
前記結晶質珪素Finの頂部に形成された、第二のソース／ドレイン領域と、
前記結晶質珪素Finの周りに形成された、ゲート絶縁体と、
前記結晶質珪素Finの周りに前記ゲート絶縁体を間に挟んで形成された、サラウンディングゲートと
を含み、ここで前記第二のソース／ドレイン領域が、前記結晶質珪素Finの中に、前記第一のソース／ドレイン領域と前記第二のソース／ドレイン領域との間を垂直方向に走るチャネル領域を定める
ことを特徴とする、トランジスタ。
【請求項２７】
前記ゲート絶縁体が酸化珪素を含む、請求項26記載のトランジスタ。
【請求項２８】
酸化珪素である前記ゲート絶縁体が、熱成長性酸化珪素である、請求項26記載のトランジスタ。
【請求項２９】
前記サラウンディングゲートが、ポリシリコンサラウンディングゲートを含む、請求項26記載のトランジスタ。
【請求項３０】
前記サラウンディングゲートが、金属サラウンディングゲートを含む、請求項26記載のトランジスタ。
【請求項３１】
複数の行と複数の列をなすように配置された、トランジスタのアレイであって、ここで各トランジスタが、
第一のソース／ドレイン領域と、
前記第一のソース／ドレイン領域の上方に在る第二のソース／ドレイン領域と、
前記第一のソース／ドレイン領域と前記第二のソース／ドレイン領域との間を垂直方向に走るチャネル領域と
を含んでおり、前記チャネル領域が、断面厚さが最小フィーチャ寸法未満である結晶質半導体Fin内に形成されており、そして各トランジスタが、
前記結晶質半導体Finの周りに形成された、ゲート絶縁体と、
前記結晶質半導体Finの周りに前記ゲート絶縁体を間に挟んで形成された、サラウンディングゲートと
をさらに含んでいる
という、トランジスタのアレイと、
中心間距離が最小フィーチャ寸法の約二倍である、Fin構造体がなす複数の列と、
中心間距離が最小フィーチャ寸法の約一倍である、Fin構造体がなす複数の行と
を含む、半導体構造体。
【請求項３２】
第一の行と隣接する第二の行との中心間距離が、前記最小フィーチャ寸法から前記Fin構造体の厚さを引いたものであり、また、
前記第二の行と隣接する第三の行との中心間距離が、前記最小フィーチャ寸法に前記Fin構造体の厚さを足したものである
ことを特徴とする、請求項31記載の構造体。
【請求項３３】
前記Fin構造体が、長手側と短手側を有し、また、
前記Fin構造体が、
前記長手側に隣接する、少なくともひとつのゲート線
をさらに含む
ことを特徴とする、請求項31記載の構造体。
【請求項３４】
前記Fin構造体が、長手側と短手側を有し、また、
前記Fin構造体が、
前記短手側に隣接する、少なくともひとつのゲート線
をさらに含む
ことを特徴とする、請求項31記載の構造体。
【請求項３５】
結晶質基板と、
前記結晶質基板上に第一のソース／ドレイン領域に接続するようにして形成される、半導体Fin構造体と
を含み、ここで、
前記半導体Fin構造体の断面寸法厚さが、最小フィーチャ寸法未満であり、また、
前記半導体柱が、結晶化された底部と非晶質頂部を有していることで、固相エピタキシー（SPE）工程が部分的に完了したことを示す
ことを特徴とする、半導体構造体。
【請求項３６】
前記結晶質基板が、珪素ウェハを含み、また、
前記半導体Fin構造体が、珪素を含む
ことを特徴とする、請求項35記載の半導体構造体。
【請求項３７】
前記半導体Fin構造体が、複数の列と複数の行をなすアレイとしてつくられた複数の半導体Fin構造体のうちのひとつであり、また、
前記複数の半導体Fin構造体の中心間距離が、前記複数の半導体Fin構造体の列同士について、最小フィーチャ寸法の約二倍である
ことを特徴とする、請求項35記載の半導体構造体。
【請求項３８】
前記半導体Fin構造体が、複数の列と複数の行をなすアレイとしてつくられた複数の半導体Fin構造体のうちのひとつであり、また、
前記複数の半導体Fin構造体の中心間距離が、前記複数の半導体Fin構造体の行同士について、最小フィーチャ寸法の約一倍である
ことを特徴とする、請求項35記載の半導体構造体。
【請求項３９】
前記半導体Fin構造体が、複数の列と複数の行をなすアレイとしてつくられた複数の半導体Fin構造体のうちのひとつであり、また、
第一の行と隣接する第二の行との中心間距離が、フィーチャ最小間隔（NF）から前記Fin構造体の厚さを引いたものであり、また、
前記第二の行と隣接する第三の行との中心間距離が、前記フィーチャ最小間隔（NF）に前記Fin構造体の前記厚さを足したものである
ことを特徴とする、請求項35記載の半導体構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願へのクロスリファレンス〕
"Nanowire Transistor With Surrounding Gate" U.S.Application Serial No. 11/397,527（2006年04月04日出願）、 "Etched Nanofin Transistors" U.S.Application Serial No. 11/397,358（2006年04月04日出願）、 "DRAM With Nanofin Transistors" U.S. Application Serial No. 11/397,413（2006年04月04日出願）、 "Tunneling Transistor With Sublithographic Channel" U.S.Application Serial No. 11/397,406（2006年04月04日出願）の優先日の利益を、ここに請求する。これらの出願はこの参照により本開示に含まれる。
【０００２】
〔技術分野〕
本開示は、半導体装置に全般的に関し、特にナノFinトランジスタに関する。
【背景技術】
【０００３】
半導体産業市場は、トランジスタなどの装置の大きさを縮め、基板上の素子密度を高める要請に駆られている。製品の目標としては、消費電力の低減、性能の向上、小型化などがある。図１は、装置の種々のパラメータを、係数 k で拡縮するおおまかな傾向と相関を示したものである。チャネル長が0.1ミクロン（100nmもしくは1000Å）未満であるような、ミクロン未満のより小さな領域へと、MOSFET技術を拡縮してゆこうとする飽くなき挑戦により、旧来のトランジスタ構造体では深刻な問題が発生してしまった。一例として、接合深さはチャネル長未満である必要がある。すると、図１に示したトランジスタ 100 では、チャネル長 102 の適切な長さが1000Åであることを考慮すると、接合深さ 101 は数百オングストロームの桁になるべきである。そうした浅い接合は、旧来の注入・拡散法ではつくることが難しい。また、チャネルへと超高濃度のドーピングを行うと、短チャネル効果をどうしても抑制してしまうことになる。こうした短チャネル効果には、ドレイン誘起障壁低下、閾値電圧のroll off（ロールオフ）、および閾値下伝達などがある。閾値下伝達については、キャパシタセルの電荷保持時間を減少させてしまうなど、DRAM技術において特に問題となっている。このような超高濃度ドープを行うと、漏洩が増してキャリア移動度が減少する。ゆえに、短かめのチャネルから得ようとしていた性能向上が、高濃度ドープに因るキャリア移動度の低さと漏洩の大きさに打ち消されてしまうのである。
【０００４】
低電圧・低出力電源で動作するCMOS回路およびシステム、特にDRAM回路では、漏洩電流が深刻な問題である。閾値電圧が低いので、充分な増速駆動（overdrive）と妥当なスイッチング速度は実現できる。しかし図２に示したように、閾値が小さいと、閾値下漏洩電流がかなり大きくなってしまう。
【０００５】
こうした問題を狙って提案されたいくつかの設計では、超薄型基板（ultra-thin bodies）を持つトランジスタか、もしくは、トランジスタの他の寸法が縮小したのと同様にして表面空間電荷領域の寸法もとったようなトランジスタか、を用いている。また、デュアルゲート式もしくはダブルゲート式のトランジスタ構造体も、トランジスタの縮小のために提案されたものである。当該産業では通常、「デュアル（dual）ゲート」とは、別々の独立した電圧で駆動可能な前面ゲートと背面ゲートを具えたトランジスタのことを指す。そして「ダブル（double）ゲート」とは、両方のゲートが同じ電位で駆動されるような構造体のことを指す。ダブルゲート装置構造体の例としてはFinFET（フィン型電界効果トランジスタ）がある。「Triゲート」構造体およびサラウンディング（surrounding）ゲート構造体も提案されている。「Triゲート」構造体では、ゲートが、チャネルの三方の側に存在する。サラウンディングゲート構造体では、ゲートが、トランジスタチャネルをとりかこんでいる（囲繞している）。サラウンディングゲート構造体では、トランジスタチャネル全体に亙って望ましい制御ができるが、そうした構造体を実際につくるのはこれまでは難しかった。
【０００６】
図３には、ドレインと、ソースと、ゲート絶縁体で半導体基板から隔てられた前面ゲートおよび背面ゲートとを具えた、デュアルゲート式MOSFETを示してある。さらに図３には、ドレインから発生する電界も示してある。デュアルゲート式MOSFETおよび／もしくはダブルゲート式MOSFETの持つ特性は、旧来のバルク珪素MOSFETよりは優れたものである。これは、単一ゲートに較べれば、二つのゲートが、ドレイン電極のチャネルのソース側端から発生する電界を能く遮蔽するからである。サラウンディングゲートは、ドレイン電極のソース側から発生する電界をもっと能く遮蔽できる。つまり、デュアルゲート式MOSFETおよび／もしくはダブルゲート式MOSFETはオフにした際のゲート電圧が低いため、閾値下漏洩電流も減少することになるので、閾値下漏洩電流についての特性が向上するのである。図４には、デュアルゲート式MOSFET、ダブルゲート式MOSFET、もしくはサラウンディングゲート式MOSFETの向上した閾値下特性を、旧来のバルク珪素MOSFETの閾値下特性と比較するかたちでおおまかに示してある。
【０００７】
図５Ａから図５Ｃに旧来のFinFETを示した。図５ＡにはFinFETの上面図を、図５Ｂには線 5B-5B に沿ったFinFETの端面図を、それぞれ示した。示したFinFET 503 には、第一のソース／ドレイン領域 504 と、第二のソース／ドレイン領域 505 と、第一のソース／ドレイン領域 504 と第二のソース／ドレイン領域 505 との間に展延する珪素Fin 506 と、が含まれている。この珪素Finはトランジスタボディとして機能し、第一のソース／ドレイン領域と第二のソース／ドレイン領域との間のチャネルは水平方向に走っている。ゲート絶縁体 507 （酸化珪素など）をこのFinの上に形成したその後に、Finの上にゲート 508 をつくる。示した旧来のFinFETが持つFinは、埋め込み式酸化物 509 の上に形成されることになる。図５Ｃには、FinFETのFinを構築するための旧来のエッチングを示してある。図５Ｃでは、光刻法もしくは電子線刻法、ならびにエッチングを使って、Fin巾を定めている。つまり、当初のFin巾は最小フィーチャ寸法（1F）になっている。その後にFin巾を酸化法もしくはエッチングを用いて縮める（矢印 510 参照）。
【発明の開示】
【０００８】
本主題の態様群では、非晶質半導体（非晶質珪素など）から、結晶質基板上での固相エピタキシー（SPE）を使って、半導体（珪素など）でできた超薄型Finを成長させる。このSPE工程では、結晶質基板を結晶成長の種として用いて、非晶質半導体を再結晶させる。できあがる非晶質ナノFinの寸法は、側壁スペーサー法によって、リソグラフィ基準寸法（lithographic dimensions）よりも小さくなる。こうしたナノFinをCMOSトランジスタの基板領域として使うと、トランジスタボディの厚さもチャネル長もがリソグラフィ基準寸法よりも小さいようなトランジスタが得られる。例えばいくつかの実施形態群では、約20nmから50nmの厚さである超薄型ナノFinが得られる。
【０００９】
本主題の態様のひとつは、トランジスタの形成法に関する。或る実施形態では、非晶質半導体材料のFinを結晶質基板上につくってから、結晶質基板を結晶成長の種として使う固相エピタキシー（SPE）工程を施して、非晶質半導体材料を結晶化する。このFinの少なくとも一方向についての断面厚さは、最小フィーチャ寸法（minimum feature size）未満となっている。結晶化された半導体柱の、第一のソース／ドレイン領域と第二のソース／ドレイン領域との間に、トランジスタボディがつくられる。半導体ゲート絶縁体を半導体柱の周りにつくってから、サラウンディングゲートを半導体柱の周りに半導体ゲート絶縁体を間に挟んでつくる。
【００１０】
トランジスタの形成に関する実施形態のひとつでは、窒化珪素層を珪素ウェハ上につく
ってから、その窒化珪素層に孔をエッチングしてつくる。孔は窒化珪素を貫通して珪素ウェハに届き、窒化珪素層の側部により劃定される。非晶質酸化珪素側壁スペーサーを、孔を定める窒化珪素の側部に付けるようにしてつくる。窒化珪素をとり除いて、珪素ウェハ上に非晶質酸化珪素側壁スペーサーを残す。そしてこの側壁スペーサーを結晶化する。それから側壁スペーサーを保護してエッチングすることで少なくとも一つの珪素Finをつくる。ドープ領域の上に珪素Finを置いて、トランジスタ用の第一のソース／ドレイン領域として機能させる。サラウンディングゲート絶縁体を珪素Finの周りにつくってから、サラウンディングゲートを珪素Finの周りにそのサラウンディングゲート絶縁体を間に挟んでつくる。第二のソース／ドレイン領域は、珪素Finの頂部につくる。
【００１１】
或る態様はトランジスタに関する。トランジスタの実施形態には、結晶質基板と、その基板上の結晶質半導体Finと、そのFinの周りにつくられたゲート絶縁体と、Finの周りにこのゲート絶縁体を間に挟んでつくられたサラウンディングゲートと、が含まれる。このFinの断面寸法は、最小フィーチャ寸法未満となっている。こうしたFinにより、下部ソース／ドレイン領域と上部ソース／ドレイン領域の間を垂直方向に走るチャネルが得られる。
【００１２】
これらその他の態様、実施形態、効果、および特徴は、本主題についての以降の記載および参照図面から明らかとなってくるであろう。
【発明を実施するための最良の形態】
【００１３】
以降の詳細な記載では、本主題を実施可能な特定の態様群および実施形態群を一例として示してある付随図面を参照している。これらの実施形態群は、当業者が本主題を実施できる程度に充分に詳細に記載してある。本主題の種々の実施形態同士が排他的である必然性はなく、或る実施形態の態様を別の実施形態の態様と組み合わせてもかまわない。他の実施形態を利用してもよく、また、構造的・論理的・電気的な変更を本主題の範囲から逸脱することなく加えることも可能である。以降の記載では、「ウェハ」（"wafer"）という語と「基板」（"substrate"）という語は同義であって、集積回路を作成可能な任意の構造体を一般に指し、集積回路製造中の種々の段階でのそうした構造体のことも指す。どちらの語にも、ドープ半導体および非ドープ半導体、支持半導体上もしくは絶縁材料上の半導体のエピタキシャル層、が含まれ、ひいては当該技術分野にて公知である他の構造体も包摂されている。「水平方向の」（"horizontal"）という語は本出願では、ウェハまたは基板の在来型の平面もしくは表面に対して平行な平面のことであると定義され、そのウェハもしくは基板の向きには依らない。「垂直方向の」（"vertical"）という語は、上記で定めた「水平方向」に直交する方向のことを指す。"on"（「上の」、「に付いた」）、"side"（「横の」）、"higher"（「高い」）、"lower"（「低い」）、"over"（「上の」、「被った」）、および"under"（「下の」、「下方の」）といった前置詞は、ウェハまたは基板の上面に位置する在来型の平面もしくは表面に対して定義されるものであって、そのウェハもしくは基板の向きには依らない。ゆえに以降の詳細な記載は、限定的な意味にとるべきものではない。そして本発明の範囲は、付随する請求項とその請求項が体現する均等な特徴の全範囲によってのみ定められる。
【００１４】
本明細書にて開示するのは、ナノFinトランジスタ、および、垂直方向の非晶質珪素ナノFinを基板上で再結晶させて単結晶珪素ナノFinトランジスタを作成するような製造技術、である。本主題の態様群では、垂直チャネルを具えたナノFinトランジスタを提供し、こうしたトランジスタは、Finの底部に在る第一のソース／ドレイン領域と、Finの頂部に在る第二のソース／ドレイン領域とを有する。図６Ａから図６Ｌには、本主題の種々の実施形態群にかかる、ナノFinトランジスタを形成する工程を描いてある。
【００１５】
半導体構造体 611 の上面図を図６Ａに、線 6B-6B に沿った断面図を図６Ｂに、それぞ
れ示してある。半導体構造体 611 は、窒化珪素層 612 と、窒化珪素層 612 に在る孔 613 と、孔の壁に沿った非晶質珪素でできた側壁スペーサー 614 と、を有する。孔を、窒化珪素層にエッチングして穿ってから、非晶質珪素を堆積させて異方性エッチングして側壁に付いたところだけに残す。孔 613 をエッチングするときには、窒化珪素層 612 を貫通して、珪素ウェハもしくは基板 615 に届くようにする。
【００１６】
窒化珪素層を除去した後の構造体の上面図を図６Ｃに、線 6D-6D に沿った断面図を図６Ｄに、それぞれ示してある。示しているように、窒化珪素層を除去した後に、側壁 614
が、非晶質珪素の自立した（standing）細い領域として残ることになる。こうして得られる自立した珪素からなるパターンは、おおまかには細長い矩形なので、「競技路」（"racetrack"）パターンとも呼ばれている。線巾は、保護（マスキング）工程・光刻（フォトリソグラフィ）工程に依ってではなく、非晶質珪素の厚さに依って決まってくる。種々の実施形態群では例えば、非晶質珪素の厚さは、約20nmから50nmである。固相エピタキシャル（SPE）成長工程を使って、こうした非晶質珪素の自立した細い領域を再結晶させられる。SPE成長工程には、アニーリング（加熱処理）が含まれ、これによって構造体中の非晶質珪素の結晶化を、珪素基板 615 との界面から発動させる。この界面は結晶成長の種として機能し、珪素の自立した細い領域の残りの部分を這いのぼって結晶化が進行してゆくことになる。
【００１７】
図６Ｅには、マスク層を塗布した後の構造体 611 の上面図を描いてある。網かけしてあるところはエッチングされた部分であって、結晶質珪素からできた自立（free-standing）型Finが残っている。自立型Fin 616 のなすパターンについて、図６Ｆに上面図を、図６Ｇに線 6G-6G に沿った断面図を、それぞれ示した。埋め込み式のドープ領域 617 は、第一のソース／ドレイン領域として機能する。種々の実施形態群では、こうした埋め込み式のドープ領域をパターン化して、Finのアレイの行方向か列方向かに沿わせた導電線を作成可能である。
【００１８】
図６Ｈには構造体の上面図を示してあり、ここではFinがゲート絶縁体 618 とゲート 619 に囲まれている。このゲート絶縁体は、堆積してつくってもよいし、何らかの別の手法でつくってもかまわない。例えば酸化珪素を、珪素Finの上に熱酸化工程を用いて形成することもできる。ゲートとしては任意のゲート材料を使用でき、例えばポリシリコンもしくは金属を使用できる。ゲート材料を堆積して異方性エッチングすることで、ゲート材料を、ゲート絶縁体を具えたFin構造の側壁上にのみ残す。配線の向きは、「x方向」か「y方向」かのいずれかにできる。
【００１９】
図６Ｈの構造体を絶縁体 620 で埋め戻し、ゲート配線 621 を「x方向」（Finの長手側に沿った方向）につくった状態に関して、図６Ｉに上面図を、図６Ｊに線 6J-6J に沿った断面図を、それぞれ示した。種々の実施形態群では、構造体を酸化珪素で埋め戻す。埋め戻した絶縁体に、Finの側部に沿って走らせるようにして溝をつくる。そしてゲート線をその溝の中につくる。種々の実施形態群では、ひとつのゲート線がFinの一方の側に沿って走っており、Fin構造体のサラウンディングゲートと接続している。いくつかの実施形態群では、第一のゲート線をFinの第一の側に、第二のゲート線をFinの第二の側に、それぞれつくる。ゲート配線材料（ポリシリコンもしくは金属など）を堆積して異方性エッチングし、側壁上にのみ残すようにできる。ゲート配線材料は、Finのサラウンディングゲートと接続しているのが好ましい。種々の実施形態群では、ゲート材料およびゲート配線材料をエッチングして、ゲートおよびゲート配線がFinの頂部の下にくるように凹ませる。構造体の全体を絶縁体（酸化珪素など）で埋め戻してから、平坦化して表面に酸化物だけが残るようにできる。こうした柱もしくはFinの頂部は、エッチングを使って露出させられる。旧来の技法を用いて、第二のソース／ドレイン領域 622 を、Finの頂部に注入してつくり、また、ドレイン領域への金属接点 623 を作成できる。例えば、金属配線を「x方向」に走らせ、埋め込み式ソース配線を図の紙面に垂直な方向に走らせるようにできる。
【００２０】
構造体を絶縁体で埋め戻して、ゲート配線を「y方向」（Finの短手側に沿った方向）につくった状態に関して、図６Ｋに上面図を、図６Ｌに線 6L-6L に沿った断面図を、それぞれ示した。溝はFinの側部を「y方向に」沿って拓けている。ゲート配線材料 621 （ポリシリコンもしくは金属など）を堆積して異方性エッチングし、側壁上にのみ残すようにしてFin上のゲートに接続させるようにできる。種々の実施形態群では、ゲート材料およびゲート配線材料をエッチングして、ゲートおよびゲート配線がFinの頂部の下にくるように凹ませる。構造体の全体を絶縁体 620 （酸化珪素など）で埋め戻してから、平坦化して表面に埋め戻し絶縁体だけが残るようにできる。その後に、柱の頂部ならびに旧来の技法を用いてそこに注入されたドレイン領域およびドレイン領域への金属接点へと、接点開口部およびドレインドーピング領域 622 をエッチングしてつくることも可能である。例えば、金属配線を図の紙面に垂直な方向に走らせ、埋め込み式ソース配線を「x方向」に走らせるようにできる。非晶質珪素の堆積に先立って、埋め込み式ソース／ドレインをパターン化して注入する。図６Ｌには、仕上がったFin構造体のうちのひとつを提示しており、この構造体は、ドレイン／ソース領域と、凹んだゲートと、ソース／ドレイン領域配線と、を有している。こうしたナノFinFETでは、W/L比を大きくできるため、ナノワイヤFETに比して多量の電流を通すことが可能である。
【００２１】
図７は、種々の実施形態群にかかる、ナノFinトランジスタのアレイのためのナノFinを上面から見たレイアウト図である。この図では、側壁スペーサー 714 でできた二つの「競技路」を示しており、エッチングで側壁スペーサーの一部を取り除いたさまも描いてある。孔を使って、側壁スペーサー競技路が最小フィーチャ寸法（1F）となるようにつくってある。マスク片 724 の巾は最小フィーチャ寸法（1F）であり、またマスク片 724 同士の間隔も最小フィーチャ寸法（1F）になっている。示したレイアウト図では、ナノFinの列の中心間距離がほぼ2Fになっていて、またナノFinの行の中心間距離がほぼ1Fとなっている。また図７に示してあるように、ナノFinは、孔の壁に付いた側壁スペーサーからつくってあるので、第一の行と第二の行との中心間距離が、1FからナノFinの厚みに応じた量だけ若干縮んだ長さ（1F-ΔT）となっている。そして、第二の行と第三の行との中心間距離が、1FにナノFinの厚みに応じた量だけ若干足した長さ（1F+ΔT）となっている。一般に、第一の行と第二の行との中心間距離は、フィーチャ寸法間隔（NF）からナノFinの厚みに応じた量だけ若干縮んだ長さ（NF-ΔT）となり、且つ、第二の行と第三の行との中心間距離が、フィーチャ寸法間隔（NF）にナノFinの厚みに応じた量だけ若干足した長さ（NF+ΔT）となる。
【００２２】
図８は、本主題の種々の実施形態群にかかる、ナノFinトランジスタの製造工程を描いたものである。まず 825 では、非晶質半導体Finを、結晶質基板上のドープ領域の上方につくる。このドープ領域は、第一のソース／ドレイン領域として機能する。いくつかの実施形態群では、基板にFinをつくった後に、ドープと拡散を施す。ドーパントが下方で拡散してFinの底部に至る程度に、Finは薄型である。Finの結晶化を 826 で行う。固相エピタキシャル（SPE）工程を施して、構造体をアニールして結晶質基板をFin内の結晶成長の種として用いる。 827 では、Finの周りにサラウンディングゲート絶縁体を形成する。そして 828 では、サラウンディングゲートをFinの周りにそのサラウンディングゲート絶縁体を間に挟んでつくる。 829 では、得られる構造体を絶縁体で埋め戻す。溝をエッチングしてつくってから、 830 で（ひとつもしくは複数の）ゲート線をサラウンディングゲートに隣接して接続するようにつくる。831 では、第二のソース／ドレイン領域をFinの頂部に形成する。そして 832 で第二のソース／ドレイン領域のための接点をつくる。
【００２３】
図９には、本主題の種々の実施形態群にかかる、非晶質半導体Finの形成工程（図８の 
825 など）を示してある。 933 では、結晶質基板を蔽う第一の層に、孔をエッチングして穿つ。 934 では、各孔について、非晶質側壁スペーサーを第一の層の壁に凭れさせるようにしてつくる。第一の層を 935 で除去し、非晶質半導体Finを結晶質基板上に残す。
【００２４】
図１０は、本主題の種々の実施形態に係るメモリ装置の種々の実施形態を高度に組織化した、単純化したブロック図である。示したメモリ装置 1036 には、メモリアレイ 1037 、および、そのメモリアレイ上での動作を（ひとつもしくは複数の）通信線もしくはチャネル1039 を介して行うための読み込み／書き込み制御回路1038 、が含まれている。示したメモリ装置 1036 としては、メモリカードまたはメモリモジュールを用いることができ、例えばSIMM（single inline memory module）やDIMM（dual inline memory module）などを用いることができる。当業者には、本開示を読んで理解した上で、メモリアレイ内および／もしくは制御回路内の半導体部品は、ナノFinトランジスタを有してもよい、ということがわかるであろう。構造体とこれらの装置の製造方法については上記してある。
【００２５】
メモリアレイ 1037 は、多数のメモリセル 1040 を有する。アレイになったメモリセルは、行と列をなすように配置される。種々の実施形態群では、ワード線 1041 を行に並んだメモリセルに接続し、またビット線 1042 を列に並んだメモリセルに接続する。読み込み／書き込み制御回路 1038 には、所望の行を選択する機能を持つワード線選択回路 1043 と、所望の列を選択する機能を持つビット線選択回路 1044 と、メモリアレイ 1037 中の選択したメモリセルについてのメモリ状態を検出する機能を持つ読み出し回路 1045 と、が含まれる。
【００２６】
図１１には、種々の実施形態群にかかる、（一個もしくは複数個の）ナノFinトランジスタを持つ電子システム1146 の概要図を示してある。この電子システム 1146 には、制御手段 1147 、バス 1148 、および電子装置 1149 が含まれており、このバスが制御手段と電子装置との通信回線になっている。種々の実施形態群では、制御手段および／もしくは電子装置に、前述したようなナノFinトランジスタが含まれる。示した電子システム 1146 としては、情報処理装置、無線装置、遠隔通信装置、光ファイバー系、電気-光学系、およびコンピュータなどがあるが、これらに限定はされない。
【００２７】
図１２は、制御手段 1251 とメモリ 1252 を有するシステム 1250 の或る実施形態の概要図である。この制御手段および／もしくはメモリが、種々の実施形態群にかかるナノFinトランジスタを有してもよい。示したシステム 1250 にはまた、電子装置 1253 、ならびに、制御手段と電子装置との間および制御手段とメモリとの間の（ひとつもしくは複数の）通信回線となるバス 1254 、も含まれる。このようなバスとしては、それぞれが独立に構成された、アドレス、データバス、および制御バスを使用する、あるいは、アドレス、データ、かつ／または制御を提供する共通通信回線を使用してもよい。そして、その使用は制御手段によって制御される。或る実施形態では、電子装置 1253 が、メモリ 1252 と同様に構成された付加的なメモリであってもよい。或る実施形態では、バス 1254 に接続した（一個もしくは複数個の）周辺機器 1255 を含んでもよい。そうした周辺機器としては、ディスプレイ、付加的な記憶メモリ、または、制御手段および／もしくはメモリと協働できる他の制御機器、などがある。或る実施形態では、制御手段としてプロセッサを用いる。制御手段 1251 、メモリ 1252 、電子装置 1253 、および周辺機器 1255 のうちのどれでもが、種々の実施形態群にかかるナノFinトランジスタを含んでよい。こうしたシステム 1250 としては、情報処理装置、遠隔通信システム、およびコンピュータがあるが、これらに限定はされない。本開示に記載したナノFinトランジスタに関する用途としては、メモリモジュール、装置ドライバ、電力モジュール、通信モデム、プロセッサモジュール、および特定用途モジュールに使うための電子システムが含まれ、ひいては複数レイヤの、複数チップを含むモジュールを含んでもよい。こうした回路が、時計、テレビジョン、携帯電話、PC、自動車、産業用制御システム、飛行機、などのさまざまな電子システムの副部材であってもよい。
【００２８】
こうしたメモリは、種々の実施形態群にかかる、ナノFinトランジスタを内包するメモリ装置として実現可能である。実施形態群によって、任意の大きさと種類のメモリ回路と同等の効果が得られ、特定の種類のメモリ装置に限定することは企図していない。メモリの種類としては、DRAM、SRAM（Static Random Access Memory）、もしくはフラッシュメモリがある。さらに云えば、DRAMとして、シンクロナスDRAMを使ってもよいと考えられる。そうしたシンクロナスDRAMのことを、SGRAM（Synchronous Graphics Random Access Memory）、SDRAM（Synchronous Dynamic Random Access Memory）、SDRAM II、およびDDR SDRAM（Double Data Rate SDRAM）とも呼ぶ。さまざまな新興のメモリ技術で、ナノFinトランジスタを使うこともできる。
【００２９】
本開示には、いろいろな工程、回路図、およびセル構造体が入っている。本主題は、特定の工程順序もしくは論理配置に限定はされない。特定の実施形態群について本明細書にて図解し説明したが、当業者には、同じ目的を達成するために考案された任意の配置を、示した特定の実施形態に代えて使用できる、ということが正しく理解できるだろう。本出願は、本主題の応用例もしくは変形例を包括せむとするものである。上述の記載は例示を目的としたものであって、限定をしようとするものではないことを理解されたい。上述した実施形態群を組み合わせたものや、その他の実施形態群についても、当業者には上述の記載を通読し理解すれば自明のものとなる。付随する請求項を、その請求項が体現する均等な特徴の全範囲と併せて参照することによって、本主題の範囲を定めるべきである。
【図面の簡単な説明】
【００３０】
【図１】係数 k で拡縮される種々の装置パラメータについての傾向と相関をおおまかに示したものである。
【図２】旧来の珪素MOSFETでの閾値下漏洩を示す。
【図３】ドレインと、ソースと、ゲート絶縁体で半導体基板から隔てられた前面ゲートおよび背面ゲートと、ドレインから発生する電界と、を有するデュアルゲート式MOSFETを描いたものである。
【図４】デュアルゲート式MOSFET、ダブルゲート式MOSFET、およびサラウンディングゲート式MOSFETの向上した閾値下特性を、旧来のバルク珪素MOSFETの閾値下特性と比較するかたちでおおまかに示したものである。
【図５Ａ】旧来のFinFETを示す。
【図５Ｂ】旧来のFinFETを示す。
【図５Ｃ】旧来のFinFETを示す。
【図６Ａ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｂ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｃ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｄ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｅ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｆ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｇ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｈ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｉ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｊ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｋ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｌ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図７】本主題の種々の実施形態群にかかる、ナノFinトランジスタのアレイ用のナノFinの上面から見たレイアウト図である。
【図８】ナノFinトランジスタを、本主題の種々の実施形態に応じてつくるための工程を示してある。
【図９】非晶質半導体Finを、本主題の種々の実施形態に応じてつくるための工程を示してある。
【図１０】本主題の種々の実施形態に係るメモリ装置の種々の実施形態を高度に組織化した、単純化したブロック図である。
【図１１】ナノFinトランジスタを有する電子システムの概要図である。
【図１２】制御手段とメモリを有するシステムの実施形態の図である。
【図１】
2009532903.tif 000003
【図２】
2009532903.tif 000004
【図３】
2009532903.tif 000005
【図４】
2009532903.tif 000006
【図５Ａ】
2009532903.tif 000007
【図５Ｂ】
2009532903.tif 000008
【図５Ｃ】
2009532903.tif 000009
【図６Ａ】
2009532903.tif 000010
【図６Ｂ】
2009532903.tif 000011
【図６Ｃ】
2009532903.tif 000012
【図６Ｄ】
2009532903.tif 000013
【図６Ｅ】
2009532903.tif 000014
【図６Ｆ】
2009532903.tif 000015
【図６Ｇ】
2009532903.tif 000016
【図６Ｈ】
2009532903.tif 000017
【図６Ｉ】
2009532903.tif 000018
【図６Ｊ】
2009532903.tif 000019
【図６Ｋ】
2009532903.tif 000020
【図６Ｌ】
2009532903.tif 000021
【図７】
2009532903.tif 000022
【図８】
2009532903.tif 000023
【図９】
2009532903.tif 000024
【図１０】
2009532903.tif 000025
【図１１】
2009532903.tif 000026
【図１２】
2009532903.tif 000027
【国際調査報告】
2009532903.tif 000028
2009532903.tif 000029
2009532903.tif 000030