(57)【要約】  本発明は、熱処理を必要とする材料、絶縁層及び導電層の混合構造で、前記導電層に電界を印加してジュール加熱により瞬間的に発生する高熱により前記熱処理を必要とする材料の所望する部位を急速熱処理する際に、前記熱処理を必要とする材料と導電層との電位差を前記絶縁層の絶縁破壊電圧よりも低く設定することで、熱処理中に絶縁層の絶縁破壊によるアーク発生を防止することができる急速熱処理方法に関する。
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【特許請求の範囲】
【請求項１】
熱処理を必要とする材料、絶縁層及び導電層の混合構造で、前記導電層に電界を印加してジュール加熱により瞬間的に発生する高熱で前記熱処理を必要とする材料の所望する部位を急速熱処理する際に、前記熱処理を必要とする材料と導電層との電位差を前記絶縁層の絶縁破壊電圧よりも低く設定することで、熱処理中に絶縁層の絶縁破壊によるアーク(Ａｒｃ)発生を防止するように構成することを特徴とする急速熱処理方法。
【請求項２】
前記熱処理を必要とする材料が伝導性を有する物質を含むか、又は熱処理過程で伝導性を有する物質を含むことを特徴とする請求項１に記載の急速熱処理方法。
【請求項３】
前記熱処理を必要とする材料と導電層との電位差を絶縁層の絶縁破壊電圧よりも低く設定するために、(i)ジュール加熱時に前記熱処理を必要とする材料と導電層との電位差を絶縁層の絶縁破壊電圧以下に減少させるか、又は(ii)絶縁層の絶縁破壊電圧を高く上げることを特徴とする請求項１に記載の急速熱処理方法。
【請求項４】
前記導電層及び熱処理を必要とする材料に同時に電界を印加して前記熱処理を必要とする材料と導電層との電位差が発生しないように、等電位で形成することを特徴とする請求項３に記載の急速熱処理方法。
【請求項５】
前記熱処理を必要とする材料／絶縁層／導電層の構造に構成されていて、前記熱処理を必要とする材料及び導電層に電極が接続されるか、前記熱処理を必要とする材料及び導電層の一部が接触を介して接続されるか、又は電界印加時のみ熱処理を必要とする材料と導電層とを電気的に接続するように任意の接続部材が臨時的に付加されていることを特徴とする請求項４に記載の急速熱処理方法。
【請求項６】
導電層／絶縁層／熱処理を必要とする材料／絶縁層／導電層の構造に構成されていて、前記熱処理を必要とする材料及び導電層に電極が接続されるか、前記熱処理を必要とする材料及び導電層の一部が接触を介して接続されるか、又は電界印加時のみ熱処理を必要とする材料と導電層とを電気的に接続するように任意の接続部材が臨時的に付加されていることを特徴とする請求項５に記載の急速熱処理方法。
【請求項７】
工程の特性上、熱処理が要求されない一つ又は二つ以上の基底層が更に付加されていることを特徴とする請求項５に記載の急速熱処理方法。
【請求項８】
基底層上に、熱処理を必要とする材料、絶縁層及び導電層を順に形成した後、前記熱処理を必要とする材料、絶縁層及び導電層の両側一部を除去して電極を形成することを特徴とする請求項７に記載の急速熱処理方法。
【請求項９】
基底層上に、熱処理を必要とする材料、絶縁層及び導電層を順に形成した後、前記絶縁層と導電層の両側一部を除去して電極を形成し、前記電極は熱処理を必要とする材料にも接触することを特徴とする請求項７に記載の急速熱処理方法。
【請求項１０】
前記電極は、導電層の両側上面の一部を囲む構造に形成されることを特徴とする請求項９に記載の急速熱処理方法。
【請求項１１】
基底層上に、熱処理を必要とする材料及び絶縁層を順に形成した後、前記絶縁層の両側一部を除去して熱処理を必要とする材料と接触されるように電極を形成し、前記絶縁層及び電極上に導電層を形成した後、前記導電層の両側上面又は側面に電極を形成することを特徴とする請求項７に記載の急速熱処理方法。
【請求項１２】
基底層上に、熱処理を必要とする材料及び絶縁層を順に形成した後、前記絶縁層の一部を所定のパターンで間歇的に除去して前記熱処理を必要とする材料と接触されるように電極を形成し、前記絶縁層及び電極上に導電層を形成した後、前記導電層の両側上面又は側面に電極を形成することを特徴とする請求項７に記載の急速熱処理方法。
【請求項１３】
基底層／第１絶縁層／導電層／第２絶縁層／熱処理を必要とする材料の構造に構成されていて、前記熱処理を必要とする材料及び導電層に電極が接続されていることを特徴とする請求項４に記載の急速熱処理方法。
【請求項１４】
基底層／第１絶縁層／導電層／第２絶縁層／熱処理を必要とする材料／基底層の構造に構成されていて、前記熱処理を必要とする材料及び導電層に電極が接続されていることを特徴とする請求項１３に記載の急速熱処理方法。
【請求項１５】
基底層上に、第１絶縁層、導電層及び第２絶縁層を順に形成した後、前記第２絶縁層の両側一部を除去し、前記第２絶縁層上にそれを覆う構造で熱処理を必要とする材料を形成した後、前記熱処理を必要とする材料の両側一部を除去して電極を形成することを特徴とする請求項１３に記載の急速熱処理方法。
【請求項１６】
基底層上に、第１絶縁層、導電層及び第２絶縁層を順に形成した後、前記第２絶縁層の両側一部を除去して電極を形成し、前記第２絶縁層及び電極上に熱処理を必要とする材料を形成することを特徴とする請求項１３に記載の急速熱処理方法。
【請求項１７】
基底層上に、第１絶縁層、導電層、第２絶縁層及び熱処理を必要とする材料を順に形成した後、前記第２絶縁層及び熱処理を必要とする材料の両側一部を除去して電極を形成することを特徴とする請求項１３に記載の急速熱処理方法。
【請求項１８】
前記電極は、熱処理を必要とする材料の両側上面一部を囲む構造に形成されることを特徴とする請求項１７に記載の急速熱処理方法。
【請求項１９】
熱処理を必要とする材料／絶縁層／導電層の構造に構成されていて、前記導電層に電極が接続されていて、前記熱処理を必要とする材料と導電層が少なくとも一部で相互接していることを特徴とする請求項４に記載の急速熱処理方法。
【請求項２０】
工程の特性上、熱処理が要求されない一つ又は二つの基底層が更に付加されていることを特徴とする請求項１９に記載の急速熱処理方法。
【請求項２１】
基底層上に、熱処理を必要とする材料及び絶縁層を順に形成した後、前記絶縁層の両側一部を除去し、前記絶縁層上にそれを覆う構造で導電層を形成した後、前記導電層の両側上面に電極を形成し、前記導電層は熱処理を必要とする材料に接していることを特徴とする請求項２０に記載の急速熱処理方法。
【請求項２２】
基底層上に、熱処理を必要とする材料及び絶縁層を順に形成した後、前記絶縁層の一部を所定のパターンで間歇的に除去し、前記熱処理を必要とする材料と接触するように前記絶縁層上に導電層を形成した後、前記導電層の両側上面又は側面に電極を形成することを特徴とする請求項２０に記載の急速熱処理方法。
【請求項２３】
前記絶縁層の絶縁破壊電圧が熱処理を必要とする材料と導電層との電位差以上になるように、絶縁層の厚さを厚くすることを特徴とする請求項３に記載の急速熱処理方法。
【請求項２４】
熱処理を必要とする材料／絶縁層／導電層の構造に構成されていて、前記導電層に電極が接続されていることを特徴とする請求項２３に記載の急速熱処理方法。
【請求項２５】
工程の特性上、熱処理が要求されない一つ又は二つの基底層が更に付加されていることを特徴とする請求項２４に記載の急速熱処理方法。
【請求項２６】
基底層上に、熱処理を必要とする材料、絶縁層及び導電層を順に形成した後、前記導電層の両側上面又は側面に電極を形成することを特徴とする請求項２５に記載の急速熱処理方法。
【請求項２７】
基底層上に、第１絶縁層、導電層、第２絶縁層及び熱処理を必要とする材料を順に形成した後、前記導電層の両側側面に電極を形成することを特徴とする請求項２５に記載の急速熱処理方法。
【請求項２８】
基底層上に、第１絶縁層、導電層、第２絶縁層、熱処理を必要とする材料及び基底層を順に形成した後、前記導電層の両側側面に電極を形成することを特徴とする請求項２５に記載の急速熱処理方法。
【請求項２９】
前記導電層に電界を印加する前に、熱処理を必要とする材料の許容温度範囲内で前記材料を予熱する過程を更に含むことを特徴とする請求項１に記載の急速熱処理方法。
【請求項３０】
前記熱処理方法は、非晶質シリコン薄膜、非晶質／多結晶混合相シリコン薄膜、又は多結晶シリコン薄膜の結晶化や、ドーピングされた非晶質シリコン薄膜、ドーピングされた非晶質／多結晶混合相シリコン薄膜、又はドーピングされた多結晶シリコン薄膜のドーパント活性化及び／又は結晶化に用いられることを特徴とする請求項１に記載の急速熱処理方法。
【請求項３１】
前記熱処理を必要とする材料は、透明基板上に選択的に絶縁層を形成した後、その上に形成される、ドーピングされるか又はドーピングされない非晶質シリコン薄膜、非晶質／多結晶混合相シリコン薄膜又は多結晶シリコン薄膜であることを特徴とする請求項１に記載の急速熱処理方法。
【請求項３２】
前記方法は、
透明基板上に絶縁膜が介在された状態で非晶質シリコン状態の活性層を形成する工程と、
前記活性層にゲート絶縁膜が介在されているゲート電極を形成する工程と、
前記活性層の所定部分に不純物でドーピングされているソース領域とドレイン領域を形成する工程と、
前記ゲート電極を含む基板の露出された全面中、基板両端の電極が形成される部分だけを除いて保護膜を形成する工程と、
前記保護膜をフォトエッチングしてソースとドレイン領域を露出する工程と、
前記基板全面に導電層を形成する工程と、
前記導電層に電界を印加して前記導電層から発生した熱で前記活性層をアニーリングする工程と、
を介してシリコン薄膜を結晶化するのに適用されることを特徴とする請求項３０に記載の急速熱処理方法。
【請求項３３】
前記方法は、
基板上にゲート電極を形成する工程と、
基板の露出した全面中にゲート電極の両側端部の電極が形成される部分を除いた残り部分に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、非晶質シリコン薄膜とドーピングされた非晶質シリコン薄膜を連続的に蒸着する工程と、
ゲート電極の両側端部を含む基板全面を覆う導電層を形成する工程と、
前記導電層に電界を印加して前記導電層から発生する熱で前記非晶質シリコン薄膜及びドーピングされた非晶質シリコン薄膜を結晶化する工程と、
を介してシリコン薄膜を結晶化するのに適用されることを特徴とする請求項３０に記載の急速熱処理方法。
【請求項３４】
前記基板はガラス基板及びプラスチック基板であり、前記導電層はＩＴＯ薄膜及びその他の透明電導膜又は金属薄膜であり、前記絶縁層はシリコン酸化物又はシリコン窒化物層であることを特徴とする請求項３２又は請求項３３に記載の急速熱処理方法。
【請求項３５】
前記熱処理方法は、半導体素子の超低接合の形成に用いられることを特徴とする請求項１に記載の急速熱処理方法。
【請求項３６】
前記熱処理を必要とする材料は、低い加速電圧でイオン注入されるシリコンウエハであることを特徴とする請求項１に記載の急速熱処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジュール加熱(Joule Heating)による急速熱処理時にアーク発生を防止する方法に関し、より詳しくは、熱処理を必要とする材料、絶縁層(dielectric layer)及び導電層(conductive layer)の混合構造において上記導電層に電界(electric field)を印加してジュール加熱により瞬間的に発生した高熱で前記熱処理を必要とする材料の所望する部位を急速熱処理する際、上記熱処理を必要とする材料と導電層との電位差(potential difference)が前記絶縁層の絶縁破壊電圧(breakdown voltage)よりも低く設定することによって、熱処理中に絶縁層の絶縁破壊によるアーク(Arc)発生を防止できる急速熱処理方法を提供する。
【背景技術】
【０００２】
一般に、熱処理方法には、熱処理炉を用いる炉熱処理(furnace annealing)、ハロゲンランプなどの放射熱を利用するＲＴＡ(rapid thermal annealing)、レーザを用いるレーザアニーリング(laser annealing)、ジュール加熱を利用する熱処理方法など多様である。
【０００３】
このような熱処理方法は、熱処理の温度範囲、熱処理温度の均一性、昇温速度、冷却速度、購入価格、維持費用などによって材料及び工程の特性に適するように選択される。特に、高温の熱処理が要求されるか、材料及び工程の特性上、材料の局所的な領域に高速熱処理が必要な場合、選択できる熱処理方法は極めて限定される。
【０００４】
上記の熱処理方法のうち、レーザアニーリング方法は、材料の表面に急速な熱処理が可能であるが、レーザの波長及び熱処理が必要な物質の種類によって熱処理可能可否が決定されるので熱処理できる材料が限定される。特に、大面積を熱処理する場合にはラインビームタイプのレーザを重畳してスキャニングしなければならないのでレーザビーム強度の不均一性及びレーザビーム自体の時間による照射量の不均一性などの問題点が発生する。また、装備価格はもちろん維持費用が非常に高いという短所がある。
【０００５】
ＲＴＡ法は、半導体製造工程に広く用いられているが、現在の技術としては直径３００ｎｍシリコンウエハだけに適用でき、それよりも大きい基板を均一に熱処理するにはまだ限界がある。また、熱処理の最大昇温速度が４００℃／ｓｅｃであって、これよりも高速の昇温速度を必要とする工程には使用できない。
【０００６】
したがって、上記の問題点を解決し、工程上の制約から自由とされる熱処理方法に関する多様な研究が行われており、その中で、本出願人の特許文献１に記載されているように、導電層に電界を印加してジュール加熱する急速熱処理方法があって、この熱処理方法は、発生した高熱の熱伝導によって所望する素材を選択的に急速熱処理することができ、上記のＲＴＡ工程の昇温速度よりも遙かに高速の昇温速度を期待することができる。
【０００７】
しかしながら、上記の特許文献もそうであるが、電界印加によるジュール加熱を利用した熱処理方法においてジュール加熱中に発生するアークなどの物理的現状の原因がまだ糾明されておらず、その適用には限界がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】韓国特許出願第２００４−７４４９３号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明は、上記のような従来技術の問題点と共に、過去から要求されている技術的課題を解決することを目的とする。
【００１０】
本願の発明者は、先行技術の問題点を注視し、深度ある研究と多様な実験を繰り返したあげく、熱処理を必要とする材料／絶縁層／導電層の混合構造において導電層に電界を印加してジュール加熱を行う際にアーク発生の原因を糾明し、その原因糾明に基づいて特定の要件を満たす条件下に熱処理を行うと、驚くべきことにアークが発生しないことを見つけた。本発明はこのような発見に基づいて完成されたものである。
【課題を解決するための手段】
【００１１】
本発明による熱処理方法は、熱処理を必要とする材料、絶縁層及び導電層の混合構造において上記導電層に電界を印加してジュール加熱により瞬間的に発生する高熱で上記熱処理を必要とする材料の所望する部位を急速熱処理する際、上記熱処理を必要とする材料と導電層との電位差を前記絶縁層の絶縁破壊電圧よりも低く設定することで熱処理中に絶縁層の絶縁破壊によるアーク(Arc)発生を防止するものとして構成されている。
【００１２】
したがって、本発明の急速熱処理方法によれば、絶縁層の絶縁破壊によるアーク発生を防止しながら、導電層の電界印加によるジュール加熱により熱処理を必要とする材料の一部又は全体を短時間内に熱処理することができる。
【００１３】
導電層のジュール加熱により、熱処理を必要とする材料の一例として、熱処理ターゲット層(annealing-target layer)を急速熱処理する方法に対する詳細の内容は本出願人の特許文献１に記載されていて、この特許文献１を参照として、本発明の内容に合体されるものとする。
【００１４】
電界の印加により導電層に起きるジュール加熱は、導体を介して電流が流れる際に抵抗により発生する熱を用いて加熱することを意味する。電界の印加によるジュール加熱により導電層に加えられる単位時間当たりのエネルギー量は以下の式
Ｗ＝Ｖ×Ｉ
で示される。
【００１５】
ここで、Ｗはジュール加熱の単位時間当たりのエネルギー量であり、Ｖは導電層の両端にかかる電圧であり、Ｉは電流である。上記式から電圧(Ｖ)が増加するほど及び／又は電流(Ｉ)が増加するほど、ジュール加熱により導電層に加えられる単位時間当たりのエネルギー量が増加していることが解る。
【００１６】
したがって、導電層に強い電界が印加することで、ジュール加熱により高熱が瞬間的に発生し、このような熱は絶縁層を経由して伝導することにより、熱処理ターゲット層の熱処理が早期に行われる。しかし、このような急速熱処理過程でアークが発生する場合がある。
【００１７】
本発明者は、熱処理を必要とする材料／絶縁層／導電層の混合構造における電界印加による熱処理時アーク発生の主要原因について深度ある研究及び多様な実験を繰り返した結果、熱処理を必要とする材料と導電層との間の電位差が絶縁層の絶縁破壊電圧よりも大きい値の場合、アークが発生するという事実を確認した。これは今まで知られていない全く新しい発見であって、電界印加による熱処理方法において革新的な結果をもたらすと見込まれる。
【００１８】
本発明の内容を更に詳しく説明する。
【００１９】
熱処理を必要とする材料又は熱処理を必要とする材料の一部が伝導性を有する場合、導電層に印加する電界の垂直方向に、導電層と熱処理を必要とする材料との間に電位差が発生することになる。すなわち、熱処理を必要とする材料／絶縁層／導電層の積層方向に沿って電位差が発生する。ここで、熱処理を必要とする材料又は熱処理を必要とする材料の一部が伝導性を有する場合、全体的に典型的なキャパシタ(capacitor)の構造になる。よって、発生した電位差が絶縁層の絶縁破壊電圧を超過する場合には絶縁層を介して電流が流れてアーク発生を伴うようになる。
【００２０】
熱処理を必要とする材料又は熱処理を必要とする材料の一部が伝導性を有する場合としては、例えば、材料自体又は一部が伝導性の素材でなっている場合と、熱処理過程で伝導性を有するように変化した場合などを挙げられる。例えば、非晶質シリコン薄膜は絶縁層を介在した状態で下部又は上部に位置した導電層に電界を印加した場合にジュール加熱により多結晶シリコン薄膜に変化する。この多結晶シリコン薄膜は高温で伝導性を示す。よって、優れた結晶性を得るために、電界印加によるジュール加熱を行う際、上記のような原理によりアークが発生する。
【００２１】
本発明の方法において、熱処理を必要とする材料と導電層との電位差を絶縁層の絶縁破壊電圧よりも低く設定する好適な例としては、(i)ジュール加熱時の熱処理を必要とする材料と導電層との電位差を絶縁層の絶縁破壊電圧以下に低くする方式と、(ii)絶縁層の絶縁破壊電圧を高く上げる方式と、がある。
【００２２】
上記方式(i)の具体的な例としては、ジュール加熱時の熱処理を必要とする材料においても同時に電界を印加する方式が挙げられる。すなわち、導電層と熱処理を必要とする材料に同時に電界を印加することによって、導電層と熱処理を必要とする材料との間に電位差が発生しないように等電位(equipotential)が形成される。
【００２３】
導電層と熱処理を必要とする材料に同時に電界を印加する方法は、熱処理を必要とする材料／絶縁層／導電層の構造で上記熱処理を必要とする材料と導電層にそれぞれ又は一緒に電極を接続して電界を印加する方法と、上記絶縁層を一部除去して熱処理を必要とする材料と導電層を接触させた状態で上記導電層に電界を印加する方法などがある。
【００２４】
上記方式(ii)の具体的な例としては、絶縁層の絶縁破壊強度を高める方式がある。絶縁材料の絶縁破壊強度は、一次的には材料固有の特性によって決定されるので、与えられた条件によって適切に選択して適用することができ、同一材料では厚さの増加によって絶縁破壊強度が増加するので絶縁層の厚さで調節することもできる。このように絶縁破壊強度を高める方式は、特に熱処理を必要とする材料に電流が流れてはならない場合に好ましく用いられる。これに関して、絶縁層の絶縁破壊によるアーク発生をより詳しく説明する。
【００２５】
絶縁層に加えられる電界は下記の式
Ｅ＝Ｖ’／ｔ
で示される。
【００２６】
ここで、Ｅは絶縁層にかかる電界であって、Ｖ’は導電層の両端にかかる電圧により生じた導電層と熱処理を必要とする材料との間の電位差であり、ｔは絶縁層の厚さである。前記絶縁層にかかる電界は絶縁層の厚さに反比例するので、前記絶縁層の厚さを厚くすることで電界を減少させることができる。よって、上記Ｅは絶縁層を形成する絶縁材料の絶縁破壊電圧を上回ることは困難である。その一方、絶縁層の厚さの増加は導電層から熱処理を必要とする材料への顛倒熱を減少させてジュール加熱の効率を減少させる。
【発明の効果】
【００２７】
以上の説明のように、本発明による熱処理方法は、電界印加によるジュール加熱で熱処理を必要とする材料を選択的に熱処理する場合、絶縁層の絶縁破壊によるアーク(Arc)の発生を防止することができ、次のような効果がある。
【００２８】
第一、所望する部分のみを、周辺影響を極小化して高い温度で急速熱処理することができる。
【００２９】
第二、昇温速度及び熱処理時間の調節が自由である。特に、最短時間に高温まで加熱することが可能である。
【００３０】
第三、正確な温度再現性及び温度均一性を有することができる。
【００３１】
第四、電気を利用するため、清潔であり比較的に装備費用及び維持費が安い。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る基本的な構造として、導電層、絶縁層及び熱処理を必要とする材料に同時に電界を印加して熱処理を行う工程の構成を示す模式図である。
【図２】図１の変形例による構造の模式図である。
【図３】図１を基本構成とし、第１の実施例により、基底層／熱処理を必要とする材料／絶縁層／導電層の構造からなっていて、導電層及び熱処理を必要とする材料に電極が接続されている試片の模式図である。
【図４】図１を基本構成とし、第１の実施例により、基底層／熱処理を必要とする材料／絶縁層／導電層の構造からなっていて、導電層及び熱処理を必要とする材料に電極が接続されている試片の模式図である。
【図５】図１を基本構成とし、第１の実施例により、基底層／熱処理を必要とする材料／絶縁層／導電層の構造からなっていて、導電層及び熱処理を必要とする材料に電極が接続されている試片の模式図である。
【図６】図１を基本構成とし、第１の実施例により、基底層／熱処理を必要とする材料／絶縁層／導電層の構造からなっていて、導電層及び熱処理を必要とする材料に電極が接続されている試片の模式図である。
【図７】図１を基本構成とし、第２の実施例により、基底層／第１絶縁層／導電層／第２絶縁層／熱処理を必要とする材料の構造からなっていて、導電層及び熱処理を必要とする材料に電極が接続されている試片の模式図である。
【図８】図１を基本構成とし、第２の実施例により、基底層／第１絶縁層／導電層／第２絶縁層／熱処理を必要とする材料の構造からなっていて、導電層及び熱処理を必要とする材料に電極が接続されている試片の模式図である。
【図９】図１を基本構成とし、第２の実施例により、基底層／第１絶縁層／導電層／第２絶縁層／熱処理を必要とする材料の構造からなっていて、導電層及び熱処理を必要とする材料に電極が接続されている試片の模式図である。
【図１０】図１を基本構成とし、第２の実施例により、基底層／第１絶縁層／導電層／第２絶縁層／熱処理を必要とする材料の構造からなっていて、導電層及び熱処理を必要とする材料に電極が接続されている試片の模式図である。
【図１１】図１を基本構成とし、第２の実施例により、基底層／第１絶縁層／導電層／第２絶縁層／熱処理を必要とする材料の構造からなっていて、導電層及び熱処理を必要とする材料に電極が接続されている試片の模式図である。
【図１２】図１を基本構成とし、第３の実施例により、基底層／熱処理を必要とする材料／絶縁層／導電層の構造からなっていて、熱処理を必要とする材料と導電層とが少なくとも一部に互いに接し、導電層に電極が接続されている試片の模式図である。
【図１３】図１を基本構成とし、第３の実施例により、基底層／熱処理を必要とする材料／絶縁層／導電層の構造からなっていて、熱処理を必要とする材料と導電層とが少なくとも一部に互いに接し、導電層に電極が接続されている試片の模式図である。
【図１４】本発明の更に他の実施形態に係る基本的な構造として、絶縁層の絶縁破壊電圧を高めた状態で熱処理を行う工程の構成を示す模式図である。
【図１５】図１４を基本構成とし、好適な実施例により、絶縁層の絶縁破壊電圧を高めた状態で熱処理を行う試片の模式図である。
【図１６】図１４を基本構成とし、好適な実施例により、絶縁層の絶縁破壊電圧を高めた状態で熱処理を行う試片の模式図である。
【図１７】図１４を基本構成とし、好適な実施例により、絶縁層の絶縁破壊電圧を高めた状態で熱処理を行う試片の模式図である。
【図１８】本発明の一適用例に係る上部ゲートトランジスタの製造過程を示す図である。
【図１９】本発明の一適用例に係る上部ゲートトランジスタの製造過程を示す図である。
【図２０】本発明の一適用例に係る上部ゲートトランジスタの製造過程を示す図である。
【図２１】本発明の一適用例に係る上部ゲートトランジスタの製造過程を示す図である。
【図２２】本発明の一適用例に係る上部ゲートトランジスタの製造過程を示す図である。
【図２３】上部ゲートトランジスタの構造に対する模式図であり、且つ、本発明の更に他の適用例に係る下部ゲートトランジスタの製造過程を示す図である。
【図２４】本発明の更に他の適用例に係る下部ゲートトランジスタの製造過程を示す図である。
【図２５】本発明の更に他の適用例に係る下部ゲートトランジスタの製造過程を示す図である。
【図２６】本発明の更に他の適用例に係る下部ゲートトランジスタの製造過程を示す図である。
【図２７】本発明の実施例１における第１の電界印加時にジュール加熱により試片が発光する模様を示す写真である。
【図２８】本発明の実施例１における第２の電界印加時にジュール加熱により試片が発光する模様を示す写真である。
【図２９】本発明の実施例２における第１の電界印加時にジュール加熱により試片が発光する模様を示す写真である。
【図３０】本発明の実施例２における第２の電界印加時にジュール加熱により試片が発光する模様を示す写真である。
【図３１】本発明の比較例１における電界印加時にアークが発生する模様を示す写真である。
【発明を実施するための形態】
【００３３】
以下、本発明に係る急速熱処理方法に対する具体的な実施例を、図面を参照しながら説明するが、これらは本発明の理解を助けるものであって、本発明の範疇はそれに限定されない。
【００３４】
参照として、以下の図面及びその詳細な説明において、多層薄膜の構造において、導電層と電極との接触状態、熱処理を必要とする材料(又は熱処理ターゲット層)と電極との接触状態、熱処理を必要とする材料と導電層との接触状態などは電界の印加時にこれらの間に大きい接触抵抗は誘発されないほどの接触状態を維持していることを意味する。
【００３５】
また、以下において、電界を印加するために導電層又は熱処理を必要とする材料に付加又は形成される電極は、多層薄膜構造として許容可能な構造であれば、以下の例示で上面(又は上端面)に付加又は形成する方式として限定記載されても、その側面に付加又は形成する方式をすべて含むものとする。
【００３６】
また、以下においては、多層薄膜構造を垂直断面上として示していて、一部の構造(例えば、電極)に対して２次元的な説明に基づいて限定的な表現となっているが、このような表現は立体的な構造においては変更されるものである。
【００３７】
先ず、図１には、本発明の基本的な試片の構成模式図が示されている。
【００３８】
図１に示すように、熱処理を必要とする材料１０上に、絶縁層４０及び導電層５０を順に形成した後、熱処理を必要とする材料１０及び導電層５０を一緒に接続する電極を形成し、熱処理を必要とする材料１０と絶縁層４０に同時に電界を印加する。
【００３９】
熱処理を必要とする材料１０は、工程特性上ジュール加熱が実際発生する導電層５０付近に局限して熱処理されるため、導電層５０は熱処理を必要とする材料１０のうち熱処理が必要な部分に位置しなければならない。
【００４０】
熱処理を必要とする材料１０は、単一物質とすることができ、又は二つ以上の物質からなる多様な構造とすることができる。
【００４１】
熱処理を必要とする材料１０又はその一部は、温度が上昇するに伴って伝導性を示す物質であるか、伝導性を有していても電界印加による直接ジュール加熱に好ましくない物質を含んでいる。
【００４２】
絶縁層４０は、熱処理過程で発生する、導電層５０からの汚染防止や局所加熱のために熱処理を必要とする材料１０と導電層５０とを電気的に絶縁する用途として用いられる。絶縁層４０は一般に薄く形成され、材料に影響が少なく絶縁性を有する融点の高い物質であれば何れでもよい。
【００４３】
導電層５０は電気伝導性物質であって、電界印加によるジュール加熱時に均一な加熱のために厚さ及び化学組成を均一に維持することが好ましい。
【００４４】
導電層５０の電界印加は、室温で実施することができ、電界を印加する前に前記構造を適正な温度範囲に予熱する。適正な予熱温度範囲とは、工程全般において熱処理を必要とする材料１０が許容できる温度範囲を意味する。
【００４５】
導電層５０に対する電界印加は、所望温度までにジュール加熱により加熱できるパワー密度(power density)のエネルギーを印加することでなり、これは導電層５０の電気比抵抗、長さ、厚さ、幅、熱伝逹速度及び印加時間などの多様な要素によって決定される。
【００４６】
電極６０、６２は、導電層５０と熱処理を必要とする材料１０との電気的な接続を目的にする手段として用いられる。よって、導電層５０と熱処理を必要とする材料１０を電気的に接続する、その他の多様な手段が適用されることは勿論であり、図面のような電極の形成ではない方式又は形態として、導電層と熱処理を必要とする材料とが直接的な電気的接触が可能とする手段が適用されたら、電極は省略することもできる。前記手段では、熱処理を必要とする材料と導電層の一部が直接電気的に接触できるように一部構造を変形する場合と、電界印加時のみに熱処理を必要とする材料と導電層とを電気的に接続できるように任意接続部材を臨時的に付加する場合などが共に含まれる。
【００４７】
熱処理を必要とする材料１０の上面と下面とを同時に加熱せねばならない場合には、図２のように、導電層５０／絶縁層４０／熱処理を必要とする材料１０／絶縁層４０／導電層５０の構造に試片を構成することができる。このような構造で、電極６０、６２も導電層５０と熱処理を必要とする材料１０を電気的に接続する、その他手段として代替することができる。
【００４８】
したがって、本明細書で別途の説明がない限り、熱処理を必要とする材料(場合によっては「ターゲット層」と称する)と導電層との電気的接触のための電極は、電気的な接触が可能なその他の手段に代替することができ、それらはすべて本発明の範疇内に含まれるものとして解釈されるべきである。
【００４９】
以下では、上記図１の試片を基本構造とする応用実施例に係る試片を、その構成及び電界印加構造により更に細分化して詳しく説明する。前記試片には、工程の特性上熱処理が必要でない一つ又は二つ以上の基底層(base layer)が更に付加され、前記試片の熱処理を必要とする材料は、層の形態、すなわち、熱処理ターゲット層の形態として付加することもできる。
【００５０】
図３ないし図６には、本発明の第１の実施例による試片の模式図が示されている。
【００５１】
第１の実施例に係る試片１００、１０１、１０２、１０３は、基底層２０上にターゲット層３０、絶縁層４０及び導電層５０が順に形成されている構造からなり、ターゲット層３０と導電層５０に接続されている電極６０、６２を含む。
【００５２】
図３及び図４による試片１００、１０１は、基底層２０、ターゲット層３０、絶縁層４０及び導電層５０の積層構造で、ターゲット層３０、絶縁層４０及び導電層５０の両側一部を除去した部分、又は絶縁層４０及び導電層５０の両側一部を除去した部分に電極６０、６２が形成されていて、電極６０、６２はターゲット層３０にも接触する構造になっている。ここで、電極６０、６２は図４のように、導電層５０の両側上面の一部を囲む構造として、ターゲット層３０の両側上端面に接するようにすることもできる。
【００５３】
図５及び図６による試片１０２、１０３は、基底層２０、ターゲット層３０及び絶縁層４０の積層構造で絶縁層４０の一部を除去してターゲット層３０と接触できるようにして第１電極６０、６２を形成し、絶縁層４０と電極６０、６２上に導電層５０が形成されている構造で導電層５０両側上面に第２電極６１、６３が形成されている構造になっている。
【００５４】
ここで、ターゲット層３０と導電層５０は、絶縁層４０の除去された部分を介して第１電極６０、６２に接することで、電気的に接続される。絶縁層４０は、図５のように両側一部が除去されるか、又は図６のように所定のパターンで間歇的に除去された構造とすることができる。
【００５５】
図７ないし図１１には、本発明の第２の実施例に係る試片の模式図が示されている。
【００５６】
第２の実施例に係る試片２００、２０１、２０２、２０３、２０４は、基底層２０上に第１絶縁層４０、導電層５０、第２絶縁層４２及びターゲット層３０が順に形成された構造になっていて、ターゲット層３０及び導電層５０に接続されている電極６０、６２を含んでいる。場合によっては、図８のように、ターゲット層３０上に更に他の基底層２２が追加で形成されることもできる。
【００５７】
図７、図８及び図１１の試片２００、２０１、２０４は、基底層２０、第１絶縁層４０、導電層５０、第２絶縁層４２及びターゲット層３０の積層構造で、第１絶縁層４０、導電層５０、第２絶縁層４２及びターゲット層３０の両側一部、又は第２絶縁層４２及びターゲット層３０の両側一部を除去した部分に電極６０、６２が形成されている構造である。ここで、電極６０、６２は、図１１のように、最上端のターゲット層３０の両側上面一部を覆う構造として形成することもできる。
【００５８】
図９の試片２０２は、基底層２０、第１絶縁層４０、導電層５０及び第２絶縁層４２の積層構造で、第２絶縁層４２の両側一部を除去し、第２絶縁層４２上にそれを覆う構造にターゲット層３０を形成してターゲット層３０の一部が導電層５０に接した状態から、ターゲット層３０の両側一部を除去して、除去された部分に電極６０、６２が形成されている構造である。
【００５９】
図１０の試片２０３は、第１絶縁層４０、導電層５０及び第２絶縁層４２の積層構造で、第２絶縁層４２の両側一部が除去された部分に電極６０、６２を形成した後、第２絶縁層４２及び電極６０、６２上にターゲット層３０が形成されている構造である。
【００６０】
図１２及び図１３には、本発明の第３の実施例に係る試片の模式図が示されている。
【００６１】
第３の実施例に係る試片３００、３０１は、ターゲット層３０と導電層５０とが少なくとも一部で相互接している状態で、導電層５０だけに電極６０、６２を接続して電界を印加することになっている。
【００６２】
より詳しくは、図１２及び図１３に係る試片３００、３０１は、基底層２０、ターゲット層３０、絶縁層４０及び導電層５０の積層構造で、導電層５０の両側上面に電極６０、６２が形成されている構造である。導電層５０は、絶縁層４０が部分的に除去された部位を介して一部でターゲット層３０と相互接する。導電層５０とターゲット層３０とのこのような部分的な接触のために、例えば、図１２のように絶縁層４０の両側一部を除去し、絶縁層４０上にそれを覆う構造に導電層５０を形成することもでき、又は図１３のように絶縁層４０の一部を所定のパターンで間歇的に除去し、ターゲット層３０と接触するように絶縁層４０上に導電層５０を形成することもできる。
【００６３】
図１４には、本発明の更に他の基本的な試片の構成模式図が示されている。
【００６４】
図１４に示すように、電極６０、６２を、熱処理を必要とする材料１０には直接接続せず導電層５０にだけ接続し、熱処理を必要とする材料１０と導電層５０との間には、これらの電位差以上の絶縁破壊電圧(breakdown voltage)を有する絶縁層４０が形成されている。
【００６５】
絶縁破壊電圧は、絶縁層４０の厚さを増加するか、又は絶縁破壊強度の高い絶縁体を用いて高めることができる。熱処理を必要とする材料１０に、一般的に電極を接続することが困難であるか、又は熱処理を必要とする材料１０がそのものとしては優れた伝導性を有していて直接電界を印加すると局所的な熱処理が容易でない場合に適用することができる構造である。
【００６６】
図１５ないし図１７には、図１４を基本構成とし、好適な実施例により、絶縁層の絶縁破壊電圧を高くした状態で熱処理を行う試片の模式図が示されている。ここで、これらの試片４００、４０１、４０２には工程の特性上熱処理が要求されない一つ又は二つの基底層を更に付加することもでき、前記試片４００、４０１、４０２の熱処理を必要とする材料は層の形態、すなわち、熱処理ターゲット層の形態で付加することもできる。
【００６７】
好適な実施例の試片４００、４０１、４０２は、基底層２０上にターゲット層３０、絶縁層４０及び導電層５０が順に形成されるか、基底層２０上に第１絶縁層４０、導電層５０、第２絶縁層４２及びターゲット層３０を順に形成した構造からなり、導電層５０の両側上面に接続されている電極６０、６２を含む。場合によっては、図１７のように、ターゲット層３０上に基底層２０が更に形成される。
【００６８】
図１５の試片４００は、基底層２０、ターゲット層３０、絶縁層４０及び導電層５０の積層構造で、導電層５０の両側上面に電極６０、６２が形成されている構造である。図１６の試片４０１は、基底層２０、第１絶縁層４０、導電層５０、第２絶縁層４２及びターゲット層３０の積層構造で、導電層５０の両側側面に電極６０、６２が形成されている構造である。
【００６９】
本発明による熱処理方法は、絶縁層が熱処理を必要とする材料と導電層との間に介在されている構造であれば、特に制限せず多様に適用される。
【００７０】
場合によっては、前記導電層に電界を印加する前に、熱処理を必要とする材料の許容温度範囲内で前記材料を予熱する過程を更に含むこともできる。ここで、「熱処理を必要とする材料の許容温度範囲」とは、熱処理を必要とする材料の変形が起きない範囲であって、例えば基板上に絶縁層とシリコン薄膜が順に形成されている基板で、シリコン薄膜に熱処理を行う場合、工程中に前記基板が変形しない温度範囲とすることができる。前記予熱方法は特に制限されないが、例えば、一般の熱処理炉に投入する方法、ランプなどの放射熱を照射する方法などが挙げられる。
【００７１】
本発明で熱処理を必要とする材料は、絶縁層と接触をなす形態であれば、混合構造の形態に特に制限されず、代表的な例としては、一つ又は二つ以上の層で絶縁層上に付加される形態が挙げられる。
【００７２】
上記で熱処理を必要とする材料、絶縁層、導電層及び基底層の種類は特に制限されず、一つの好適な例として本発明の熱処理方法は、非晶質シリコン薄膜、非晶質／多結晶混合相シリコン薄膜、又は多結晶シリコン薄膜の結晶化に使用でき、ドーピングされた非晶質シリコン薄膜、ドーピングされた非晶質／多結晶混合相シリコン薄膜、又はドーピングされた多結晶シリコン薄膜のドーパント活性化及び／又は結晶化などに用いられる。
【００７３】
このような例で、前記熱処理を必要とする材料は、透明基板上に選択的に絶縁層を形成した後、その上にドーピングされるか、又はドーピングされない非晶質シリコン薄膜、非晶質／多結晶混合相シリコン薄膜又は多結晶シリコン薄膜とすることができる。
【００７４】
本発明の急速熱処理方法は、シリコン薄膜を結晶化する過程で好ましく適用することができる。
【００７５】
一つの好適な適用例として、本発明に係るシリコン薄膜の結晶化方法は、
透明基板上に絶縁膜が介在された状態で非晶質シリコン状態の活性層を形成する工程と、
前記活性層にゲート絶縁膜が介在されているゲート電極を形成する工程と、
前記活性層の所定部分に不純物でドーピングされているソース領域とドレイン領域とを形成する工程と
前記ゲート電極を含む基板の露出した全表面のうち基板両端部における電極が形成される部分だけを除いて保護膜を形成する工程と
前記保護膜をフォトエッチングしてソースとドレイン領域を露出させる工程と
前記保護膜上に導電層を形成する工程と、
前記導電層に電界を印加して前記導電層から発生した熱で前記活性層をアニーリングする工程と、
を含むものとして構成されている。
【００７６】
更に他の適用例として、本発明に係るシリコン薄膜の結晶化方法は、
基板上にゲート電極を形成する工程と、
基板の露出した全表面のうちゲート電極両側の端部における電極が形成される部分を除いた残りの部分に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に非晶質シリコン薄膜とドーピングされた非晶質シリコン薄膜を連続蒸着する工程と、
ゲート電極両側の端部を含んだ基板の露出した全表面を覆う導電層を形成する工程と、
前記導電層に電界を印加して前記導電層に発生する熱で前記非晶質シリコン薄膜及びドーピングされた非晶質シリコン薄膜を結晶化する工程と、
を含むものとして構成されている。
【００７７】
前記シリコン薄膜の結晶化例において、前記基板はガラス基板及びプラスチック基板であって、前記導電層はＩＴＯ薄膜、その他の透明電導膜又は金属薄膜であり、前記絶縁層はシリコン酸化物層又はシリコン窒化物層とすることができる。
【００７８】
更に他の好適な適用例として、本発明の急速熱処理方法は、半導体素子の低接合(shallow junction)又は超低接合(Ultra shallow junction)形成時のドーパント活性化過程に適用することができる。この場合、前記熱処理を必要とする材料は、例えば、低いエネルギーでイオン注入された単結晶シリコンウエハ(silicon wafer)とすることができ、またシリコンウエハ上に更に他の単結晶膜を成長させたエピタキシャルウエハ(epitaxial wafer)などとすることができる。
【００７９】
最近、デバイスの集積度が高くなりデバイスの設計ルールに従って超低接合が要求されている。これにより、ドーパントの最大濃度層が、シリコン基板表面から数百Å内の程度の、シリコン基板表面付近に存在するようになった。特に、ボロン(Boron)イオン注入の後、後続熱処理工程を通りながらドーパント層が拡散して接合深さが増加するようになった。よって、最近は、昇温速度が最も早いＲＴＡ(rapid thermal annealing)方法、すなわち、スパイクアニーリング(Spike-annealing)方法(４００℃／ｓｅｃ)が試みられている実情である。しかし、本発明に係る前記急速熱処理方法を(＞１０6℃／ｓｅｃ)利用して超低接合の活性化を行う場合、上記のような問題点を画期的に解決されると共に、シリコンウエハの変形を防止することができるので、超低接合工程に好ましく使用される。
【００８０】
本発明に係る超低接合を行う工程を例示的に説明すると、先ず、シリコンウエハ上に素子分離のためのフィールド酸化膜を形成した後、ゲート酸化膜、ゲート電極、スペーサ酸化膜を順に形成し、ソース／ドレインを形成するために高電流イオン注入機を用いて１１Ｂや４９ＢＦ2イオンなどをイオン注入してシリコンウエハ表面をドーピングさせる。その後、汚染防止のための絶縁層を形成し、その上に導電層を形成した後に導電層に電界を印加することによって、急速熱処理工程を行ってドーピング領域のドーパントドルを活性化させてソース／ドレイン接合を完成させる。
【００８１】
以下、上記シリコン薄膜の応用方法に関するいくつかの具体的な実施例を、図面を参照しながら下記に説明しているが。これらは本発明の理解を助けるためのものであって、本発明の範疇がそれにより限定されるものではない。
【００８２】
図１８ないし図２２には、本発明の一適用例に係る上部ゲートトランジスタの製造過程に関する段階図が模式的に示されて、図２３には上記過程により製造された上部ゲート(top gate)トランジスタの構造が模式的に示されている。
【００８３】
これらの図面に示すように、絶縁層４０が介在された状態で基板２０上に非晶質シリコン薄膜３１を蒸着した後(図１８参照)、リソグラフィ工程によりＴＦＴ個別素子に関するパターニング工程を完了する(図１９参照)。その上にゲート酸化膜４５をＰＥＣＶＤ方法で蒸着した後、ゲート電極３５をスパッタリング方法で蒸着する。ゲート電極３５を形成するためにリソグラフィ工程及びエッチング工程によりパターニングする。このように製造した自己整列ゲート構造の上にドーパントをイオン注入してソース／ドレインなど３２を形成する(図２０参照)。その後、保護膜(passivation layer)４１を、整列されたゲートラインがそれの両側端部が露出された状態で形成し(図２１参照)、写真エッチング工程を用いてソース／ドレインなど３２を露出させた後に、整列したゲートライン(line)の両側端部が導電層に接触されるように導電層５０を全面蒸着する(図２２参照)。このような方法で形成された構造において、導電層５０に電界を印加し、アーク発生なしに結晶化とドーパント活性化を同時に行う。
【００８４】
図２３ないし図２６には、本発明の更に他の適用例として、下部ゲート(bottom gate)の製造方法に関する段階図が模式的に示されている。
【００８５】
これら図面に示すように、基板２０上にゲートライン(gate line)３５を形成した後(図２３参照)、ゲートライン３５の両側端部が露出するように絶縁層４０と、非晶質シリコン薄膜３１及びドーピングされた非晶質シリコン薄膜３２を順に形成した後(図２４参照)、リソグラフィ工程を介してＴＦＴ個別素子に関するパターニング工程を完了する(図２５参照)。その後、露出したゲートライン３５に接続するように基板全面に導電層５０を形成する(図２６参照)。このような方法で形成された構造において、導電層５０に電界を印加し、アーク発生なしに下部ゲート構造での結晶化を行う。
【実施例】
【００８６】
以下、本発明者が実施した実験を実施例として説明するが、本発明の範疇がそれにより限定されるものではない。
【００８７】
(実施例１)
横、縦及び厚さがそれぞれ３ｃｍ、２ｃｍ及び０．７ｍｍであるガラス基板上に、ＰＥＣＶＤ法を用いて厚さ３０００ÅのＳｉＯ2層(第１絶縁層)を形成した後、厚さ５００Åの非晶質シリコン薄膜を蒸着した。その後、またＰＥＣＶＤ法を用いて厚さ１０００ÅのＳｉＯ2層(第２絶縁層)を蒸着した後、電極が蒸着する位置でＳｉＯ2層を部分的にエッチングした。このような方法で形成された構造の上にスパッタリング法を用いて厚さ１０００ÅのＩＴＯ薄膜(導電層)を蒸着した後、両側端に０．５ｃｍの電極を、導電層はもちろん非晶質シリコン薄膜層にも導通できるように形成し、図３と同様の試片を製造した。導電層の抵抗を測定したところ、１２Ωであった。
【００８８】
製造された試片の電極に、３００Ｖ−２０ｍｓの条件で電流を印加した。第１の電界印加時に高い温度により非晶質シリコンが結晶化されたが、その第１の電界印加時のジュール加熱による発光現象が図２７に開示されている。第２の電界印加時にも、図２８に示すように、電界印加によるジュール加熱により発光現象が見られたが、結晶化されたシリコンの端(edge)からアーク(Arc)は発生しないことが解った。すなわち、加熱に伴って伝導性を示すシリコン薄膜が電極と接続されているので、導電層と等電位状態に置かれるようになる。よって、絶縁層の厚さ方向にかかる電位差が存在しないので、ＳｉＯ2絶縁層の絶縁破壊現象は起きない。
【００８９】
(実施例２)
横、縦及び厚さがそれぞれ３ｃｍ、２ｃｍ及び０．７ｍｍであるガラス基板上に、ＰＥＣＶＤ法を用いて厚さ３０００ÅのＳｉＯ2層(第１絶縁層)を形成した後、厚さ５００Åの非晶質シリコン薄膜を蒸着した。その後にＰＥＣＶＤ法を用いて厚さ１μｍのＳｉＯ2層(第２絶縁層)を蒸着した。その後、第２絶縁層上にスパッタリング法を用いて厚さ１０００ÅのＩＴＯ薄膜(導電層)を蒸着して図１４と同様の試片を製造した。導電層の抵抗を測定したところ、１２Ωであった。
【００９０】
このように製造した試片の導電層に、３００Ｖ−２０ｍｓの条件で電流を印加した。第１の電界印加時に高い温度により非晶質シリコンが結晶化されたが、その第１の電界印加時のジュール加熱による発光現象が図２９に開示されている。第２の電界印加時にも、図３０に示すように、電界印加によるジュール加熱により発光現象が見られたが、結晶化されたシリコンの端からアークは発生しないことが解った。
【００９１】
すなわち、導電層／絶縁層／シリコン薄膜構造で第２の電界印加時にシリコン薄膜は結晶化された状態であって、導電層のジュール加熱途中非常に高い温度に到逹したシリコンは導体状態となった。よって、構造はジュール加熱途中に一時的に導体／絶縁層／導体の状態となる。
【００９２】
本実施例の実験は、導電層だけに電界を印加したので、導電層と一時的に導体になったシリコン間に電位差が最大３００Ｖの値で発生した。よって、最大の電位差は絶縁層の端にかかるが、ここで３００Ｖの電位差が発生するＳｉＯ2絶縁層の厚さは１μｍであるから、絶縁層厚さ方向に印加された電場の大きさは３．０×１０6Ｖ／ｃｍの値を有する。ＳｉＯ2絶縁層の絶縁破壊強度は蒸着方法によりその値が変化するが、最大絶縁破壊強度は約１０7Ｖ／ｃｍであるので、本実験の条件はＳｉＯ2絶縁層の絶縁破壊強度を超えないため、絶縁層の絶縁破壊が起きない。
【００９３】
(比較例１)
横、縦及び厚さがそれぞれ３ｃｍ、２ｃｍ及び０．７ｍｍであるガラス基板上にＰＥＣＶＤ法を用いて厚さ３０００ÅのＳｉＯ2層(第１絶縁層)を形成した後、厚さ５００Åの非晶質シリコン薄膜を蒸着した。その後、またＰＥＣＶＤ法を用いて厚さ１０００ÅのＳｉＯ2層(第２絶縁層)を蒸着し、第２絶縁層上にスパッタリング法を用いて厚さ１０００ÅのＩＴＯ薄膜(導電層)を蒸着した後、両側端に０．５ｃｍずつ電極を形成して試片を製造した。導電層の抵抗を測定したところ１２Ωであった。
【００９４】
このように製造した試片の導電層に、７００Ｖ−１ｍｓの条件で電流を印加した。電界印加時に高い温度により非晶質シリコンが結晶化された。しかし、図３１に示すように、結晶化されたシリコンの端からアークの発生が見られた。
【００９５】
これは、実施例１で見られた等電位構造を形成してないため、導電層／絶縁層／シリコン間の電位差において第２絶縁層の厚さが印加された電圧を止めるほど強くないからである。すなわち、導電層／絶縁層／シリコン薄膜の構造で、導電層のジュール加熱途中非常に高い温度に到逹したシリコンは結晶化されると共に、導体状態となる。すなわち、前記薄膜構造はジュール加熱途中に一時的に導体／絶縁層／導体の状態となる。
【００９６】
本実験は、導電層のみに電界を印加したので、導電層と一時的に導体になったシリコン薄膜との間に発生する電位差は最大３００Ｖの値を有する。最大の電位差は、シリコンエッジにかかることになる。３００Ｖの電位差が発生するＳｉＯ2絶縁層の厚さは１０００Åであるため、絶縁層厚さ方向に印加された電場の大きさは２．５×１０7Ｖ／ｃｍの値を有する。ＳｉＯ2絶縁層の絶縁破壊強度は蒸着方法によりその値が変化するが、最大絶縁破壊強度は約１０7Ｖ／ｃｍであった。よって、本実験の条件は、ＳｉＯ2絶縁層の最大絶縁破壊強度を超えるため、絶縁層の絶縁破壊が起きてアーク発生を伴うことになる。
【００９７】
(実施例３)
横、縦及び厚さがそれぞれ３ｃｍ、２ｃｍ及び０．７ｍｍであるシリコンウエハに、イオンインプラント(ion implant)法を用いてボロン(Boron)をドーピングした。その後、図１４のように、ＰＥＣＶＤ法を用いて厚さ１μｍのＳｉＯ2層(絶縁層)４０を蒸着した。その上に、スパッタリング法を用いて厚さ１０００ÅのＩＴＯ薄膜(導電層)５０を蒸着して試片を製造した。導電層の抵抗を測定したところ１２Ωであった。
【００９８】
前記製造した試片の導電層に３００Ｖ−２０ｍｓの条件で電流を印加した。第１の電界印加時に高い温度によりシリコンウエハ内にドーパントが活性化された。
【００９９】
本実施例の実験は、導電層のみに電界を印加したので、導電層と導体となったシリコンとの間に電位差が最大３００Ｖの値で発生する。よって、最大の電位差は、絶縁層端にかかるが、ここで３００Ｖの電位差が発生するＳｉＯ2絶縁層の厚さは１μｍであるから、絶縁層厚さ方向に印加された電場の大きさは３．０×１０6Ｖ／ｃｍの値を有する。ＳｉＯ2絶縁層の絶縁破壊強度は蒸着方法によりその値が変化するが、最大絶縁破壊強度は約１０7Ｖ／ｃｍであるので、本実験の条件はＳｉＯ2絶縁層の絶縁破壊強度を超えないため、絶縁層の絶縁破壊は起きない。
【０１００】
本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１０１】
以上の説明のように、本発明による熱処理方法は、電界印加によるジュール加熱で熱処理を必要とする材料を選択的に熱処理する場合、絶縁層の絶縁破壊によるアーク(Arc)の発生を防止することができ、次のような効果がある。
【０１０２】
第一、所望する部分のみを、周辺影響を極小化して高い温度で急速熱処理することができる。
【０１０３】
第二、昇温速度及び熱処理時間の調節が自由である。特に、最短時間に高温まで加熱することが可能である。
【０１０４】
第三、正確な温度再現性及び温度均一性を有することができる。
【０１０５】
第四、電気を利用するため、清潔であり、装備費用及び維持費が比較的低廉である。
【０１０６】
本発明の属する技術の分野における通常の知識を有する者であれば、上記明細書の記載にされた説明に基づいて、各種の変更例又は修正例に想到し得るものである。
【符号の説明】
【０１０７】
１０  熱処理を必要とする材料
２０  基底層
３０  熱処理ターゲット層
４０  絶縁層
５０  導電層
６０  電極
【図１】
2009540560.tif 000003
【図２】
2009540560.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【国際調査報告】
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