(57)【要約】イメージセンサの画素アレイの一つ以上のダーク領域を、アクティブアレイから、または周辺回路から分離するための障壁領域は、Nウェル画素分離領域を含む。Nウェル画素分離領域は、少なくとも一つのNウェル注入領域、または少なくとも一つのNウェルストライプ構造を含む。Nウェル画素分離領域は、ダーク領域を含む画素セルに隣接する。障壁領域でのNウェルの追加は、Nウェル分離領域の下の障壁画素領域内の中性 P- EPI 領域を減少したり、削除することによって、障壁領域の分離特性を改良する。
2009534836.tif 000002
【特許請求の範囲】
【請求項１】
基板と
前記基板に関連して形成される画素セルのアレイであって、前記画素セルのアレイはアクティブアレイ領域とブラック領域を含む、画素セルのアレイと、
前記アクティブアレイ領域と前記ブラック領域の間に形成される、少なくとも一つのNウェル画素分離領域と、
を含む、イメージセンサ。
【請求項２】
前記アレイに隣接する周辺回路をさらに含み、
前記少なくとも一つのNウェル画素分離領域は、前記ブラック領域の少なくとも一つの画素セルと前記周辺回路の間に位置する部分を含む、
請求項1のイメージセンサ。
【請求項３】
前記アレイは、複数の画素セルの第一の部分を含むアクティブアレイ領域と、前記アクティブアレイ領域にはない複数の画素セルの第二の部分を含む少なくとも一つのブラック領域と、を含み、
前記少なくとも一つのNウェル画素分離領域は、前記アクティブアレイ領域と前記少なくとも一つのブラック領域の間にある、
請求項1のイメージセンサ。
【請求項４】
複数の画素セルの前記第二の部分は、前記アクティブアレイ領域の第一の側に隣接する第一のブラック領域と、前記アクティブアレイ領域の第二の側に隣接する少なくとも第二のブラック領域とを含み、
前記第一のブラック領域と、前記少なくとも第二のブラック領域は、前記アレイのブラックレベルを決定するためであって、
前記少なくとも一つのNウェル画素分離領域は、前記アクティブアレイ領域と、前記第一のブラック領域と前記少なくとも第二のブラック領域の間に位置する、
請求項3のイメージセンサ。
【請求項５】
前記少なくとも一つのNウェル画素分離領域は、前記アクティブアレイ領域を取り囲む、請求項3のイメージセンサ。
【請求項６】
前記少なくとも一つのNウェル画素分離領域は、前記少なくとも一つのブラック領域を取り囲む、請求項3のイメージセンサ。
【請求項７】
複数のNウェル画素分離領域をさらに含む、請求項1のイメージセンサ。
【請求項８】
前記少なくとも一つのNウェル画素分離領域は、前記アレイ内の画素セルの少なくとも一つの部分として構成される、請求項1のイメージセンサ。
【請求項９】
前記Nウェル画素分離領域は、前記アレイ内の画素セルの行として構成される、請求項8のイメージセンサ。
【請求項１０】
前記Nウェル画素分離領域は、前記アレイ内の画素セルの列として構成される、請求項8のイメージセンサ。
【請求項１１】
前記イメージセンサは、CMOSイメージセンサである、請求項1のイメージセンサ。
【請求項１２】
複数の画素セルの第一の部分を含むアクティブアレイ領域と、
前記アクティブアレイ領域にはない複数の画素セルの第二の部分を含む、前記アレイのブラックレベルを決定するための少なくとも一つのブラック領域と、を含む、
画素セルのアレイと、
前記アレイに隣接する周辺回路と、
前記アレイと前記周辺回路の間、および、前記アレイと前記少なくとも一つのブラック領域の間の、少なくとも一つのNウェル画素分離領域と、
を含むイメージセンサ。
【請求項１３】
イメージセンサの素子を分離するための障壁領域であって、
前記障壁領域は、
基板と、
Nウェル画素分離領域と、
を含む、障壁領域。
【請求項１４】
前記Nウェル画素分離領域は、画素セルの群として構成される、請求項13の障壁領域。
【請求項１５】
前記Nウェル画素分離領域は、画素セルの行として構成される、請求項13の障壁領域。
【請求項１６】
前記Nウェル画素分離領域は、画素セルの列として構成される、請求項13の障壁領域。
【請求項１７】
前記Nウェル画素分離領域は、Nウェル注入領域を含む、請求項13の障壁領域。
【請求項１８】
前記Nウェル画素分離領域は、Nウェルストライプ構造を含む、請求項13の障壁領域。
【請求項１９】
(i) プロセッサと、
(ii) 前記プロセッサに接続するイメージセンサと、
を含むプロセッサシステムであって、
前記イメージセンサは、
基板と、
前記基板に関連する画素セルのアレイと、
少なくとも一つの画素セルに隣接して、前記基板上に形成される、少なくとも一つのNウェル画素分離領域と、
を含む、
プロセッサシステム。
【請求項２０】
前記イメージセンサは、CMOSイメージセンサである、請求項19のプロセッサシステム。
【請求項２１】
前記イメージセンサは、CCDイメージセンサである、請求項19のプロセッサシステム。
【請求項２２】
前記アレイに隣接する周辺回路をさらに含み、
前記少なくとも一つのNウェル画素分離領域は、前記アレイと前記周辺回路の間にある、
請求項19のプロセッサシステム。
【請求項２３】
前記アレイは、複数の画素セルの第一の部分を含むアクティブアレイ領域と、前記アクティブアレイ領域にはない複数の画素セルの第二の部分を含む、前記アレイのブラックレベルを決定するための少なくとも一つのブラック領域と、を含み、
前記少なくとも一つのNウェル画素分離領域は、前記アクティブアレイ領域と前記少なくとも一つのブラック領域の間に位置する、
請求項19のプロセッサシステム。
【請求項２４】
イメージセンサのブラック領域を分離するための障壁領域を形成する方法であって、
前記方法は、
画素のアクティブアレイを形成し、
画素のアレイを含むブラック領域を形成し、
画素の前記アクティブアレイ領域と、画素の前記ブラック領域の間の位置に、Nウェル画素分離領域を形成すること、
からなる動作を含む、
方法。
【請求項２５】
前記Nウェル画素分離領域を形成する前記動作は、画素セルアレイの一部分内に位置するように、前記Nウェル画素分離領域を形成することを含む、請求項24の方法。
【請求項２６】
前記Nウェル画素分離領域を形成する前記動作は、前記Nウェル画素分離領域を、画素セルの行として形成することを含む、請求項24の方法。
【請求項２７】
前記Nウェル画素分離領域を形成する前記動作は、前記Nウェル画素分離領域を、画素セルの列として形成することを含む、請求項24の方法。
【請求項２８】
基板を設け、
前記基板に関連して画素セルのアレイを設け、前記画素セルのアレイは、アクティブアレイ領域とブラック領域を含み、
前記アクティブアレイ領域と前記ブラック領域の間に位置する、少なくとも一つのNウェル画素分離領域を形成すること、
を含む、イメージセンサを形成する方法。
【請求項２９】
前記アレイに隣接する周辺回路をさらに含み、
前記少なくとも一つのNウェル画素分離領域の一部は、前記ブラック領域と前記周辺回路の間に位置する、
請求項28の方法。
【請求項３０】
ブラック領域は、前記アクティブアレイ領域の第一の側に隣接する第一のブラック領域と、前記アクティブアレイ領域の第二の側に隣接する少なくとも第二のブラック領域と、を含み、
前記第一のブラック領域と、前記少なくとも第二のブラック領域は、前記アレイのブラックレベルを決定するためであって、
前記Nウェル画素分離領域の一部は、前記第一のブラック領域および第二のブラック領域と前記アクティブアレイ領域の間に位置する、
請求項28の方法。
【請求項３１】
前記少なくとも一つのNウェル画素分離領域を形成する動作は、前記アクティブアレイ領域を取り囲む前記少なくとも一つのNウェル画素分離領域を形成することを含む、請求項28の方法。
【請求項３２】
前記少なくとも一つのNウェル画素分離領域を形成する動作は、前記ブラック領域を取り囲む前記少なくとも一つのNウェル画素分離領域を形成することを含む、請求項28の方法。
【請求項３３】
基板上に画素セルのアレイを設け、前記アレイはアクティブアレイとブラック領域を含み、
前記画素セルのアレイに隣接する周辺回路を設け、
前記周辺回路と前記ブラック領域の間に位置する、少なくとも一つのNウェル画素分離領域を形成すること、
を含む、イメージセンサを形成する方法。
【請求項３４】
少なくとも一つのNウェル画素分離領域を形成する前記動作は、前記アクティブアレイと前記ブラック領域の間に前記Nウェル画素分離領域の一部を形成することを含む、請求項33の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の分野に関し、具体的にはイメージセンサの改良された分離技術に関する。
【背景技術】
【０００２】
イメージセンサは、通常、行と列に配列された画素セルのアレイを含む。各画素セルは、アレイ上の入射光を電気信号に変換する、光変換素子を含む。イメージセンサはまた、典型的に、アレイの素子を制御するため、および、電気信号をデジタル信号に変換するための、周辺回路を含む。
【０００３】
図1は、典型的なCMOSイメージセンサ100の一部を例示する。イメージセンサ100は、画素セル110のアレイ105を含む。画素セル110は、列と行に配列され、アレイの一部分145は、行と列に2つずつの4つの画素セルを持つこの配列を示す。アレイ105は、アクティブアレイ領域115内の画素セル110と、ブラック領域120内の画素セル110を含む。ブラック領域120は、ブラック領域120内の画素セル110の光変換素子に、例えば、金属層、黒色フィルタアレイ、または任意の不透明材料によって、光が届かないことを除いては、アクティブアレイ領域115と同様である。ブラック領域120の画素セル110からの信号は、アレイ105のための、ブラックレベルを決定するために使用されうる。ブラックレベルは、イメージセンサ100によって作られる結果としての画像を調整するために使用される。
【０００４】
図2Aと2Bは、例示的な4トランジスタ（4T）画素セル110の、上面配置図と電気的概略図をそれぞれ示す。画素セル110は、光の光子を受け取ることによって、ならびに、それらの光子を電子に変換することによって、機能する。このため、画素セル110の各々は、光センサ205、もしくは、フォトゲート、フォトコンダクタ、または他の感光性素子などの任意の種類の光変換素子を含む。光センサ205は、光センサ電荷蓄積領域210と、p 型表面層215を含む。
【０００５】
各画素セル110は、光センサ電荷蓄積領域210から、浮遊拡散領域225と、電荷の転送前に既知の電荷レベル Vaa-pix に浮遊拡散領域225をリセットするためのリセットトランジスタ230に電荷を転送するための、転送トランジスタ220も含む。画素セル110は、浮遊拡散領域225から電荷を受け取り、増幅するための、ソースフォロワトランジスタ235と、ソースフォロワトランジスタ235からの画素セル110の内容の読み出しを制御するための行選択トランジスタ240も含む。図2Aに示されるように、リセットトランジスタ230、ソースフォロワトランジスタ235、および行選択トランジスタ240は、ソース／ドレイン領域、245、250、および255をそれぞれ含む。
【０００６】
いくつかのコンタクト260、265、および270は、画素セル110に電気的な接続を提供する。例えば図2Aに示されるように、リセットトランジスタ230のソース／ドレイン領域245は、第一のコンタクト260を介して、 Vaa-pix を提供するアレイ電圧源端子に電気的に接続する。すなわち、ソースフォロワトランジスタ235のゲートは、第二のコンタクト265を介して浮遊拡散領域225と接続し、出力電圧 Vout は、第三のコンタクト270を介して画素セル110から出力される。
【０００７】
再度図1を参照すると、アレイ105の画素セル110が入射光に反応して電荷を発生させた後、電荷レベルを示す電気信号が読み出され、アレイ105の周囲の回路125により処理される。周辺回路125は、典型的に、アレイ105の特定の行と列を活性化するための、行選択お
よび駆動回路130と、列または読み出し選択回路135、ならびに他の回路140を含み、他の回路140は、当分野で知られるように、アナログ信号処理回路、アナログデジタル変換回路、およびデジタル論理処理回路を含むことができる。周辺回路125は、図1に示されるように、アレイ105に隣接して設置されてもよい。
【０００８】
理想を言えば、各光センサ205により受け取られた光は、画像である光源から直接伝わり、光刺激に面する画素表面を通って、光センサ205に突き当たる。しかしながら現実には、光電気変換器に入る光は、画素構造による反射と屈折によって散乱する。結果として、個々の光センサ205は、アレイの隣合う光センサに向かう光などの、迷光（stray light）を受け取りうる。この迷光が、光学的「クロストーク」と呼ばれ、形成された画像の質と精度を下げる。光学的クロストークに関連するこの問題は、撮像装置がより小さくなり、アレイ画素密度が増加するにつれ、ますますより明らかとなる。
【０００９】
光学的クロストークは、カラーの撮像装置で特に問題である。そこでは、各画素が特殊化した光検出の役目を担う。典型的な画素の光センサは、広スペクトルの光エネルギーに感光性である。結果として、画素のアレイの画素が、光強化信号（light intensive signal）を提供する。色画像を提供するために、特定の光センサに突き当たる光の波長を限定するために、色フィルタが使用されうる。カラーの撮像装置では、色フィルタモザイクアレイ（CFA）が、撮像装置に色感受性を与えるために、それぞれの光センサの光路に配列される。多くの場合、三色赤緑青（RGB）パターンが使用され、各画素セルがそれらの色のうち一つに反応するが、他の色パターンが使用されてもよい。CFAは、パターンに配列され、主な配列である周知のBayer パターン145（図1）が使用される。この結果、撮像装置は可視光スペクトルにおいて色画像を形成することができる。
【００１０】
理想を言えば、各光センサは、変換するためにそこに入射した光の波長のみを受け取る。しかしながら現実には、画素間の光学的クロストークは、一つの色フィルタを通って方向づけられた光を他の画素に突き当て、見られている画像に実際に存在するよりも多くの光を画素に記録させる。さらに、CFAの欠陥は、例えば、いくらかの青および緑の光が赤の画素に入ったり、または赤の光が青および緑の画素に入ったりといった形の、さらなるクロストークを許してしまう。これら様々な種類のクロストークは、生成される画像の精度を下げる。
【００１１】
さらに、高品質の画像を得るためには、周辺回路125がアレイ105の画素セル110に干渉しないことが重要である。動作の間、周辺回路125は電子などの電荷キャリアを発生させる。周辺回路125がアレイ105と隣接していると、周辺回路125により発生した電子はアレイ画素セル110に移動し、干渉しうる。特にアレイ105の端部にあるこれらの画素セル110は、周辺回路125に隣接する。干渉する電子は真の画素信号であると誤解され、画像のゆがみを引き起こしうる。
【００１２】
従来のイメージセンサ100において遭遇する他の問題は、アクティブアレイ領域115からのブラック領域120との干渉である。非常に明るい光がブラック領域120に隣接するアクティブアレイ領域115の画素セル110に入射した場合、ブルーミングが起こり、アクティブアレイ領域115のこれらの画素セル110からの過度の電荷がブラック領域120に隣接するところにある画素セル110に移動し、干渉しうる。これは、不正確なブラックレベルと、結果としてできる画像のゆがみの原因となる。
【００１３】
ブルーミングと電子の拡散はまた、P- エピタキシャル（Epi）とP+ 基板の両方を通して起こりうるし、且つ、Epi の厚さ、基板ドーピング、シリコンでの少数キャリアの寿命、に依存しうる。障壁画素が、P- Epi を通して拡散成分を減少させるために使用される一方、不十分な空間しか障壁画素に割り振られない場合には、障壁画素は基板を通るブル
ーミングと拡散を許してしまう。Epi の厚さが増加するにつれ、Epi を通るブルーミングの影響も増大する。多くの障壁画素が、ブルーミングと電子拡散を減少させるためにアレイとダーク画素の間に割り振られなければならない。割り振られた画素セルの数は、P- Epi 、および／またはP+ 基板における拡散の長さ（電子が移動する長さ）に依存する。
【００１４】
したがって、ブラック領域により経験したアクティブ領域からの干渉が減少し、ブラック領域上の周辺回路からの干渉が減少し、および／または、イメージセンサは障壁領域を形成する画素の数を減少させることによって改良される、という点で、改良したイメージセンサを有するという効果がある。
【発明の開示】
【００１５】
この発明の例示的な実施形態は、イメージセンサの素子を分離するための改良した障壁領域を提供する。この改良した障壁領域は、障壁画素を一つ以上のNウェルのストライプ構造（stripe）と結合することによって、または、一つ以上のNウェルの注入領域（implant）を障壁画素の光センサ注入領域に組み込むことによって、障壁画素の分離特性を向上させることを含む。
【発明を実施するための最良の形態】
【００１６】
以下の詳細な説明では、この明細書の一部を形成し、この発明が実施されうる特定の実施形態を例示する、付随する図面が参照される。図面では、いくつかの図を通じて、同様の参照番号は同様の要素を示す。これらの実施形態は、当業者が本発明を実行するのに十分詳細に説明され、ならびに、他の実施形態が利用されうること、および、本発明の本質および範囲から離れることなく、構造的、論理的、電気的変更がなされうること、が理解されるべきである。
【００１７】
「基板」という用語は、シリコン、シリコンオンインシュレータ（SOI）、またはシリコンオンサファイア（SOS）法、ドープされた半導体、およびドープされていない半導体、基部半導体または他の基台により支持されるシリコンのエピタキシャル層、および他の半導体構造を含むように理解される。さらに、以下の説明で「基板」が参照される場合、前の処理ステップが、基部半導体構造または基台で領域または接合を形成するために使用されていてもよい。さらに、半導体はシリコン系である必要はなく、シリコンゲルマニウム系、ゲルマニウム系、ガリウムヒ素系、または他の半導体材料系であってもよい。
【００１８】
「画素」、または「画素セル」という用語は、電磁放射を電気信号に変換する、光変換素子を含む画像素子単位セルを言う。典型的に、イメージセンサでの全ての画素セルの製造は、同様の方法で同時に行われる。
【００１９】
図3Aは、この発明の例示的な実施形態にしたがったイメージセンサ300の一部の上面図を示す。イメージセンサ300は、アクティブアレイ領域115とブラック領域120を含む、画素アレイ305を含む。イメージセンサ300には、アレイ305に隣接する周辺回路125もある。周辺回路125は、アレイ105を活性化するための、行選択回路130と、列選択または読み出し選択回路135、ならびに他の回路140を含むことができ、他の回路140は、アナログ信号処理回路、アナログデジタル変換回路、およびデジタル論理処理回路を含むことができる。このイメージセンサ300の構成は、例示に過ぎない。したがって、イメージセンサ300は、アレイ305に隣接する周辺回路125を含む必要はなく、および／または、アレイ305はブラック領域120を含む必要はない。図3Aはまた、障壁領域にNウェル注入物を付加することによって形成される、Nウェル障壁画素310を含む。図3Aでは、Nウェル障壁画素310は、アクティブアレイ領域115とブラック領域120全体を含むようにアレイ305を取り囲んでもよい。なお、他のサイズのNウェル障壁画素、または取り囲んでいる他の構成要素も、本発明の範囲内である。Nウェル障壁画素は、画素セル110と周辺回路125の間の空間、または他のクロストークとブルーミングの発生源、または他の干渉の発生源に置かれる場合、うまく使用されうる。Nウェル障壁画素は、図3Aに示されるように連続的であってもよく、または、アクティブアレイ領域115とブラック領域120の間の干渉を減らすために所望の場所に置かれる、一連の個々のNウェル障壁画素を含んでもよい。例示的な実施形態では、Nウェル障壁画素は、アクティブアレイ領域115とブラック領域120の間に位置する障壁領域に配置される。
【００２０】
図3Bは、この発明の他の例示的な実施形態にしたがったイメージセンサ315の上面図を示す。イメージセンサ300はブラック領域120内のブラック画素のみを含んだのであるが、イメージセンサ315は、ダーク基準行（dark reference row）320とダーク基準列（dark reference column）325、330を含むことを除いて、イメージセンサ300と同様である。図3Aのブラック領域120と同様に、ダーク基準行320とダーク基準列325、330は、画素セル110を含む。そこで、光は、画素セル110の光変換素子に到達することを妨げられる。ダーク基準行320とダーク基準列325、330はブラック領域120と同じ様に動作する。それゆえ、例えば障壁画素から分離されなければ、ダーク基準行320とダーク基準列325、330は、アクティブアレイ領域115の画素セルまたは、周辺回路125からの干渉を経験しうる。図3Bでは、障壁画素内にNウェル注入領域を追加することによって形成されるNウェル障壁領域335が、アクティブアレイ領域115と、ダーク基準行320、およびダーク基準列325、330の間の空間に配置される。他のサイズのNウェル障壁画素領域、または取り囲んでいる他の構成要素は、本発明の範囲内である。
【００２１】
図3Cは、中性 P- EPI での電子の拡散を表す実線矢印を含む、現在の技術水準の障壁画素である。図3Cは、図3Aのブラック領域120、または図3Bのダーク基準列325、330とダーク基準行320などのブラック領域に配置される、ダーク画素335を含む。図3Cには、障壁領域に配置される4つの障壁画素、340、345、350、355、および、アクティブアレイに配置されるアクティブ画素360、も含まれる。さらに、光源と、ダーク画素335および障壁画素340、345、350、355の間に障壁を提供する、光ブロック365が含まれる。光は、アクティブアレイに位置するアクティブ画素360に入り、中性P- EPI 層370を通って拡散される。障壁画素340、345、350、355が存在するにもかかわらず、ダーク画素335は、アクティブアレイに位置するアクティブ画素360に入る光から、拡散した電子を受け取る。図3Cには、 P+ 基板375も示される。
【００２２】
図3Dは、中性P- EPI での電子の拡散を表す実線矢印を含む、Nウェル障壁画素である。示されるように、NウェルN- 領域380は、障壁画素345、350の真下に配置される。この場合、光がアクティブ画素360に入るにつれ、電子が中性 P- EPI 領域370を通って拡散する。障壁画素345、350の真下に配置されるNウェルN- 領域380は、拡散した電子を吸収するので、ほんの少数、あるいはいくらかの拡散した電子しか、中性 P- EPI 領域385に届かない。NウェルN- 領域は、ダーク画素335が遭遇する光の最少化を確実にする。障壁領域でのNウェルの追加は、Nウェル分離領域380より下で、障壁画素領域における中性 P- EPI 領域を減少させ、または削除することによって、障壁領域の分離特性を改良する。その画素の下のNウェル領域は、有効になるために正電圧でバイアスされなければならない。この電位は、画素内に存在するバイアス領域または追加のコンタクトによって供給されうる。例えば、PD205の下にのみ注入される場合には、Nウェル領域は、PD電位またはPD領域との外部コンタクトによりバイアスされうるが、これに限定されない。代わりに、Nウェルが画素セル110の下全体に注入される場合には、その後、Nウェル領域は vaa-pix コンタクト260およびソース／ドレイン領域245を通ってバイアスされうる。図6Aは、任意の正電位でありうる、vaa-pix にバイアスされるNウェルストライプ構造を例示する。図6Bは、PD電位にバイアスされうるか、または vaa-pix に直接結合されうる、光ダイオードの下にのみある、Nウェルを例示する。
【００２３】
例示としては、図3Aのイメージセンサ300と図3Bのイメージセンサ315は、それぞれCMOSイメージセンサであり、アレイ305はCMOS画素セル110を含む。しかしながら、この発明の実施形態は、CCDイメージセンサや同様の素子で使用されるものを含む、他の固体撮像アレイを含むことに、留意されたい。そのような場合、アレイ305は、代わりに、CCDイメージセンサや同様の素子に適切な画素セルや周辺回路を含む。
【００２４】
画素セル110の構成は、例示に過ぎず、さまざまな変形が当業者に知られているようになされてもよく、ならびに画素セル110は他の構成を有してもよいことが、さらに留意されるべきである。この発明は4トランジスタ（4T）CMOS画素セル110に関連して説明されているが、この発明は、異なる数のトランジスタを有する他のCMOS画素回路に組み込まれてもよい。そのような回路は、3トランジスタ（3T）画素セル、5トランジスタ（5T）画素セル、6トランジスタ（6T）画素セル、7トランジスタ（7T）画素セルを含んでもよいが、これらに限定されない。3Tセルは、転送トランジスタまたは行選択トランジスタを省略してもよい。5T、6T、および7T画素セルは、シャッタートランジスタ（shutter transistor）、アンチブルーミングトランジスタ、二重変換利得トランジスタなどの、それぞれ1つ、2つ、または3つのトランジスタを付加することによって、4T画素セルと異なっている。
【００２５】
図3AのNウェル障壁領域310と、図3BのNウェル障壁領域335の分離特性は、障壁画素の光センサ注入物内に、一つ以上のNウェル注入物を追加することによって、増大する。Nウェル画素注入領域の空乏（depletion）の深さは、Epi シリコンに到達する典型的な光センサの空乏よりも、より深く到達する。Epi の厚さ全体をNウェル障壁で空乏化することにより、ブラック領域13（図3A）、ダーク基準行320（図3B）、およびダーク基準列325、330（図3B）などのダーク基準画素に対する、クロストークとブルーミングの最良の保護が提供される。Nウェル障壁画素のNウェルストライプ構造またはNウェル注入領域の深さの増加は、それらの空乏の深さをCMOS撮像装置のP+ 基板の深さまで広げることによって、バイアスされる際に障壁画素が「迷走（stray）」電子を収集する能力を向上させる。Nウェル障壁画素の分離性能の向上は、障壁として機能するために設けられる、アレイ105の画素セル110を少なくすることになる。一般に、NウェルN- 領域の注入濃度は、1×1016から1×1018 / cm3 であり、好ましい濃度は、5×1016から5×1017 / cm3 である。NウェルN- 領域の深さの一般的な範囲は、0.5から3 マイクロメーターであり、好ましい深さは、1から2 マイクロメーターである。一般に、光ダイオードN- 領域の注入濃度は、1×1016から1×1018 / cm3 であり、好ましい濃度は、5×1016から5×1017 / cm3 である。光ダイオードN- 領域の深さの一般的な範囲は、0.25から1.5 マイクロメーターであり、好ましい深さは、0.4から1.0 マイクロメーターである。
【００２６】
図4Aから4Fは、この発明の一つの例示実施形態にしたがった、Nウェル障壁領域310の製造ステップを示す。本明細書に説明されるいかなる動作も、前の動作の結果論理的に要求されるものを除いて、特定の順序を要求することはない。したがって、以下の動作が一般的な順序で行われるように示される場合、その順序は例示に過ぎず、変更することができる。
【００２７】
図4Aから4Fを参照すると、Nウェル障壁領域310は、アレイ305（図3Aおよび図3B）の画素セルと同時に形成されうる。複数のNウェル障壁領域310の形成もまた、同時に、且つ、図4Aから図4Fに関連して以下に説明されるように、同様の方法で行われる。
【００２８】
図4Aから図4Fに示されるように、Nウェル障壁領域425は、P+ 基板400の上で、且つ、P-
EPI 層405の表面に形成される。上述のように、前のステップが、基板400またはP- EPI 層405に、領域（不図示）または接合（不図示）を形成するために利用されていてもよい。例えば、シャロウトレンチ分離領域などの分離領域が、Nウェル障壁領域425の形成の前に、基板400または EPI 層405に、既知の技術によって形成されうる。図4Aは、始めの、P+ 基板400とP- EPI 層405を示す。
【００２９】
図4Bは、第一の絶縁層410、導電層415、第二の絶縁層420の追加を示す。例えば酸化シリコンである第一の絶縁層410は、P- EPI 層405上で成長するか、堆積する。第一の絶縁層410は、後に形成される転送トランジスタ220、リセットトランジスタ230のゲート酸化物層として機能する。次に、導電性材料の層415が、第一の絶縁層410を覆って堆積される。導電層415は、後に形成される転送トランジスタ220、リセットトランジスタ230のゲート電極として機能する。導電層415はポリシリコンの層であってよく、n 型にドープされてもよい。第二の絶縁層420は、導電層415を覆って堆積される。第二の絶縁層420は、例えば、酸化物（SiO2）、窒化物（窒化シリコン）、酸窒化物（酸窒化シリコン）、ON（oxide - nitride）、NO（nitride - oxide）、またはONO（oxide - nitride - oxide）からつくられうる。層410、415、420は、特に、化学気相成長（CVD）またはプラズマ化学気相成長（PECVD）などの従来の堆積方法によってブランケット形成されうる。
【００３０】
図4Cに示されるように、Nウェル障壁領域425が、例示としてはp 型領域である、 P- EPI 層405の表面に形成される。また、図4Cに示されるように、Pウェル領域が、P- EPI 層405の表面に形成されてもよい。Nウェル注入領域425は、第一の絶縁層410の下の点から、ゲートスタック435の予想される位置の間に広がって、EPI 層405に形成される。Nウェル注入領域425は、例えば比較的拡散の速いN型原子を注入するなどの既知の方法で形成されてもよいが、これに限定されない。例示された画素は、アクティブアレイ画素とブラック画素の間に形成される、障壁画素である。
【００３１】
図4Dに示されるように、層410、415、420は、その後、パターニングされ、エッチングされて、転送トランジスタ220およびリセットトランジスタ230（図2A、2B）の多層ゲートスタック435、440（図4Dに示される）を形成する。この発明は、上述のゲートスタック435、440の構造に限定されない。追加層が追加されてもよく、または、ゲートスタック435、440が、所望されるように、当分野で既知であるように変形されてもよい。例えば、ケイ化物層（不図示）が、導電層415と第二の絶縁層420の間に形成されてもよい。ケイ化物層は、転送トランジスタゲートスタック435とリセットトランジスタゲートスタック440、または、イメージセンサ回路内の全てのトランジスタゲート構造、に含まれてもよく、ならびに、ケイ化チタン、ケイ化タングステン、ケイ化コバルト、ケイ化モリブデン、またはケイ化タンタルであってもよい。この追加の導電層は、障壁層／屈折金属（TiN/W または W/Nx/W など）であってよく、または、全て WNx で形成されてもよい。
【００３２】
図4Eに示されるように、浮遊拡散領域445（図2Aにも浮遊拡散領域225として示される）は、既知の方法で注入され、図4Eに示される構造が得られる。浮遊拡散領域445は、ゲートスタック435、440に隣接するn 型領域として形成される。浮遊拡散領域445は、転送トランジスタ220（図2A）ゲートスタックと、リセットトランジスタ230（図2A）ゲートスタックの間に形成される。リン、ヒ素、またはアンチモンなどの任意の適切なn 型ドーパントが使用されてよい。
【００３３】
図4Fに示されるように、電荷蓄積領域450がP- EPI 層405に注入される。電荷蓄積領域450は、例示としては、低濃度にドープされたn 型領域である。他の実施形態では、電荷蓄積領域450は、高濃度にドープされたn+ 領域であってもよい。リン、ヒ素、またはアンチモンなどのn 型ドーパントが、開口部を通って、P- EPI 層405に注入されてもよい。多数の注入物が、領域450の特性（profile）を調整するために使用されてもよい。所望されれば、角度をつけた注入が領域450を形成するために行われてもよく、そのような注入は、EPI 層405の表面に対して90度とは異なる角度で実行される。電荷蓄積領域450は、画素セル110の光センサ電荷蓄積領域210と同時に形成されてもよい。
【００３４】
随意に、画素セル110の光センサ205のp 型表面層215（図2A）に類似の、p 型表面層455が注入されてもよい。ドープ表面層455は、第一の導電型でドープされる。例示としては、ドープ表面層455は高濃度にドープされたP+ 表面層である。ホウ素、インジウム、または任意の他の適切なp 型ドーパントなどのp 型ドーパントが、P+ 表面層455を形成するために使用されうる。
【００３５】
P+ 表面層455は、既知の技術によって形成されうる。例えば、層455は、p 型イオンを、開口部を通ってフォトレジストの層に注入することによって形成されうる。代わりに、層455はガス源のプラズマドーピング法によって形成されてもよく、または、p 型ドーパントを、元の位置のドープ層、または、層455が形成される領域上に堆積したドープ酸化物層から、P- EPI 層405に拡散させることによって形成されてもよい。
【００３６】
従来の処理方法がNウェル障壁領域425を完成させるのに使用されてもよい。絶縁層、保護層（shielding layer）、金属配線層が、ゲート線を接続するために形成されてもよく、 Vaa-pix への接続、および、Nウェル障壁領域425への他の接続を提供する。さらに、表面全体が、例えば二酸化シリコン、BSG、PSG、またはBPSGなどのパッシベーション膜（不図示）で覆われてもよい。これは、コンタクトホールを設けるためにCMP平坦化され、エッチングされ、それから、コンタクトを設けるために金属配線される。導電体と絶縁体の従来の層は、構造間の相互接続に使用されてもよく、ならびに、電荷蓄積領域450を Vaa-pix に接続するために使用されてもよい。特に、接続は、例えば金属などの任意の適切な導電性材料を使用して形成されてもよく、ならびに、コンタクトは任意の適切な導電性材料を使用して形成されてもよい。図5は、光ダイオード（PD）の下のみに配置されるNウェル領域の代替例を示す。
【００３７】
図7は、図3Aのイメージセンサ300を含む、プロセッサシステム700を例示する。代替実施形態では、プロセッサシステム700は図3Bのイメージセンサ315を含んでもよい。システム700は、イメージセンサ素子を含みうるデジタル回路を有するシステムの例示である。そのようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、車両ナビゲーション、ビデオ電話、監視システム、オートフォーカスシステム、星追跡システム、動き検出システム、画像安定化システム、およびデータ圧縮システムなどを含むが、これらに限定されない。
【００３８】
例えばカメラシステムであるシステム700は、一般的に、バス715を介して入力／出力（I/O）装置710と通信する、マイクロプロセッサなどの中央処理装置（CPU）705を含む。イメージセンサ300もまた、バス715を介してCPU705と通信する。プロセッサシステム700はまた、ランダムアクセスメモリ（RAM）720も含み、フラッシュメモリなどの取り外し可能なメモリ725を含むことができ、これらもまた、バス715を介してCPU705と通信する。イメージセンサ300は、単一集積回路上またはプロセッサと異なるチップ上に、メモリ記憶装置を備える、または備えない、CPU、デジタルシグナルプロセッサ、またはマイクロプロセッサなどのプロセッサと結合しうる。
【００３９】
上記の説明や図面は例示であり、本発明の目的、特徴、および効果が達成される好ましい実施形態を示していることに、再度注意されたい。本発明は例示された実施形態に限定されることは意図しない。請求項の本質と範囲に入る、本発明のいずれの変形例も本発明の一部とみなされるべきである。
【図面の簡単な説明】
【００４０】
この発明の、前述および他の、効果と特徴は、付随する図面を参照して以下に提供される例示的な実施形態の詳細な説明から、より明らかとなるだろう。
【図１】従来のイメージセンサのブロック図の上平面図である。
【図２Ａ】従来のCMOS画素セルの上平面図である。
【図２Ｂ】図2Aの画素セルの概略図である。
【図３Ａ】この発明の例示的な実施形態にしたがったイメージセンサのブロック図の上平面図である。
【図３Ｂ】この発明の例示的な実施形態にしたがったイメージセンサのブロック図の上平面図である。
【図３Ｃ】中性 P- EPI での電子の拡散を表す矢印を含む、現在の技術水準の障壁画素である。
【図３Ｄ】中性 P- EPI での電子の拡散を表す矢印を含む、Nウェル障壁画素である。
【図４Ａ】処理の中間段階での、図3AのNウェル障壁領域の形成の例を示す。
【図４Ｂ】処理の中間段階での、図3AのNウェル障壁領域の形成の例を示す。
【図４Ｃ】処理の中間段階での、図3AのNウェル障壁領域の形成の例を示す。
【図４Ｄ】処理の中間段階での、図3AのNウェル障壁領域の形成の例を示す。
【図４Ｅ】処理の中間段階での、図3AのNウェル障壁領域の形成の例を示す。
【図４Ｆ】処理の中間段階での、図3AのNウェル障壁領域の形成の例を示す。
【図５】画素PDの下のNウェル障壁領域の例を示す。
【図６Ａ】Nウェル領域をバイアスするための方法の例を示す。
【図６Ｂ】Nウェル領域をバイアスするための方法の例を示す。
【図７】この発明の例示実施形態にしたがうプロセッサシステムのブロック図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【国際調査報告】
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