(57)【要約】制御装置の故障状態をシミュレートする方法および回路構成（１０）、ならびに、コンピュータプログラムおよびコンピュータプログラム製品が提供される。ここで、マルチプレクサ（１２）および故障生成回路（１４）が使用され、マルチプレクサ（１２）がリレー技術により実装され、故障生成回路（１４）が半導体技術により実装されている。
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【特許請求の範囲】
【請求項１】
制御装置の故障状態をシミュレートする方法であって、検査される前記制御装置の接続部がマルチプレクサ（１２、４２）を介して故障生成回路（１４、４４）に接続され、前記マルチプレクサ（１２、４２）がリレー技術により実装され、前記故障生成回路（１４、４４）が半導体技術により実装される、制御装置の故障状態をシミュレートする方法。
【請求項２】
前記故障状態をシミュレートするために、第１工程で故障が事前に設定され、第２工程で前記故障が活性化される、請求項１に記載の方法。
【請求項３】
断線がシミュレートされる、請求項１または２に記載の方法。
【請求項４】
電圧の電位での短絡がシミュレートされる、請求項１または２に記載の方法。
【請求項５】
制御装置の接続部の接触腐食がシミュレートされる、請求項１または２に記載の方法。
【請求項６】
２つの制御装置の接続部の短絡がシミュレートされる、請求項１または２に記載の方法。
【請求項７】
２つの制御装置の接続部間でのクロストークがシミュレートされる、請求項１または２に記載の方法。
【請求項８】
制御装置の接続部での漏洩電流による電源喪失がシミュレートされる、請求項１または２に記載の方法。
【請求項９】
制御装置の故障状態をシミュレートするための回路構成であって、マルチプレクサ（１２、４２）および故障生成回路（１４、４４）を備え、前記マルチプレクサ（１２、４２）がリレー技術により実装され、前記故障生成回路（１４、４４）が半導体技術により実装される、制御装置の故障状態をシミュレートするための回路構成。
【請求項１０】
前記故障生成回路（１４、４４）がトランジスタ回路を含む、請求項９に記載の回路構成。
【請求項１１】
ＭＯＳ−ＦＥＴ技術のトランジスタ回路を含む、請求項１０に記載の回路構成。
【請求項１２】
シミュレーションを制御するためのマイクロコント−ラ（１６）をさらに備える、請求項９〜１１のいずれかに記載の回路構成。
【請求項１３】
コンピュータプログラムがコンピュータまたは対応する演算ユニットにより実行されると、請求項１〜８のいずれかに記載の方法の全ての工程を実行するプログラムコード手段を含むコンピュータプログラム。
【請求項１４】
コンピュータプログラムがコンピュータまたは対応する演算ユニットにより実行されると、請求項１〜８のいずれかに記載の方法の全ての工程を実行する、コンピュータ読取可能なデータ担体に格納されたプログラムコード手段を含むコンピュータプログラム製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置、特に車両の制御装置の故障状態をシミュレートするための方法および回路構成、ならびに、前述した方法を実行するためのコンピュータプログラムおよびコンピュータプログラム製品に関する。
【背景技術】
【０００２】
車両の制御装置では、ソフトウェアの多くの部分が診断機能に割り当てられている。これらの診断機能は、断線等、車両の故障状態を検出し、対応する故障記録エントリを生成する必要がある。
【０００３】
電子回路または電気回路の機能を検査するための方法および回路構成は、従来技術として公知である。独国特許出願公開第１９７２１３６６号明細書には、例えば、スイッチおよび負荷（Last）から構成されるシリアル回路の検査のために作動される電気回路構成が開示されている。この回路構成は、第１状態の検出に適した第１回路を含み、第１状態は、供給電圧に対する接続点（Verbindungspunkt）の短絡に相当する。さらに、この回路構成は、第１回路と並行して作動される第２回路を含んでいる。第２回路は、接続点に接続されており、第２状態または第３状態を検出する役目を果たす。第２状態は、接地方向に対する接続点の短絡に相当し、第３状態は、供給電圧に対する接続点の遮断に相当する。
【０００４】
独国特許出願公開明細書４３１７１７５号明細書には、記憶装置構成、復号器等に対してオンライン動作により適用するためのセルフテスト装置が記載されている。ここで、複数のワード線（Wortleitung）および／またはカラム線（Spaltenleitung）を検査するための手段が設けられている。ワード線および／またはカラム線は、検査マトリクスに接続されており、２つ以上の線が同時に活性化された場合に故障信号を生成する故障検出装置が検査マトリクスに接続されている。
【０００５】
独国特許出願公開明細書１９９５９５２６号明細書には、車両の故障を検出する方法が記載されている。この方法では、車両において、駆動パラメータ、および駆動パラメータを特徴づける情報が特定の期間で検出される。故障を予測検出するために、駆動パラメータパターンを作成し、駆動パラメータパターンを適切な形態で記述しておき、車両の駆動中において、検出される駆動パラメータと故障時に特徴的な駆動パラメータパターンとを比較することが提案される。
【０００６】
上記の本発明に基づく回路構成では、車両で発生する可能性がある典型的な故障をシミュレートする電気回路が関わっている。車両の故障をシミュレートするために、従来とは異なる回路構成および方法が提案される。ここで、これらの回路構成および方法によって、様々な故障形態を設定することが可能となる。表１には、典型的な故障形態が記載されている。
【０００７】
【表１】
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【０００８】
故障は、典型的に、制御装置の接続部または制御装置ピンに順次に適用される（anlegen）。ここで、マルチプレクサが一般的に使用される。従って、故障シミュレーション回路が各チャネルに対応して構成される必要がないので、構成要素に課せられる負荷が著しく低減される。
【０００９】
回路は、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect  Transistor）技術またはリレー技術により組立てられることが公知である。表２によれば、従来技術に基づくこの２つのアプローチの様々な特徴が理解される。
【００１０】
【表２】
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【発明の開示】
【課題を解決するための手段】
【００１１】
本発明に基づく制御装置の故障状態をシミュレートする方法によれば、検査される制御装置の接続部がマルチプレクサを介して故障生成回路に接続され、マルチプレクサがリレー技術により実装され、故障生成回路が半導体技術により実装されることが提案されている。
【００１２】
故障をシミュレートするための本発明に基づく回路構成は、制御装置の故障状態をシミュレートする役目を果たし、マルチプレクサおよび故障生成回路を含み、マルチプレクサがリレー技術により実装され、故障生成回路が半導体技術により実装される。
【００１３】
本発明に基づく回路構成は、半導体技術およびリレー技術の組合せによって、低コスト化、および切替特性の改善を実現することを目的とする。ここで、回路構成は２つの構成要素、つまり、マルチプレクサ回路および故障生成回路を含んでいる。
【００１４】
半導体技術として、特にＭＯＳ−ＦＥＴを備えたトランジスタ回路が用いられる。
【００１５】
本発明に基づくコンピュータプログラムは、本発明に基づく方法を実行するプログラムコード手段を含んでいる。
【００１６】
本発明に基づくコンピュータプログラム製品は、コンピュータ読取可能なデータ担体に格納され、本発明に基づく方法を実行するプログラムコード手段を含んでいる。
【００１７】
特許請求の範囲に記載の従属請求項には、本発明に基づく方法および本発明に基づく回路構成の実施形態が記載されている。
【００１８】
発明の他の利点および実施形態は、発明の詳細な説明および添付の図面から明らかにされる。
【００１９】
上記に記載された特徴および以下に説明される特徴は、本発明の範囲内において、その都度説明される組合せに限定されず、他の組合せ、または単独としても利用可能である。
【発明を実施するための最良の形態】
【００２０】
以下で説明する図面には、本発明の実施形態が図式的に示されている。以下では、図面を参照しながら、本発明について説明する。
【００２１】
図１には、本発明に基づく回路構成の実施形態が示されている。図１には、合計１０個の符号が付されている。ここでは、マルチプレクサ１２、故障生成回路１４、およびマイクロコントローラ１６が示されている。マイクロコントローラ１６は、故障シミュレーションを制御し、マルチプレクサ１２と故障生成回路１４との間での相互作用を制御する。
【００２２】
マルチプレクサ１２は、検査される制御装置の接続部、ピン１〜ピンＸのための複数の入力１８と、アクチュエータおよびセンサの接続を制御するための複数の出力２０とを有している。
【００２３】
故障生成回路１４は、バッテリー電圧など、故障シミュレーションに必要となる電圧のために、符号２２および２４で示される２つの電圧入力（電圧Ｕ１およびＵ２）を有している。
【００２４】
マルチプレクサ１２と故障生成回路１４との間の通信は、レール１（符号２６）およびレール２（符号２８）とも称される、双方向性を有する２つの信号線２６および２８を介して行われる。
【００２５】
マルチプレクサ１２またはマルチプレクサ回路は、リレー技術により実装されており、故障生成装置１４は、ＭＯＳ−ＦＥＴ技術により実装されている。故障は、第１工程で事前に設定され、第２工程で所望の時点に活性化される（aktivieren）。この作動は、常にＭＯＳ−ＦＥＴにより行われるので、時間的な挙動が正確に制御される。このアプローチによって、現在入手可能な回路構成および方法について前述した短所が改善される。
【００２６】
［短所１  切替速度］
故障が常にＭＯＳ−ＦＥＴにより作動されるので、時間的な挙動が定義されており、切替速度が相対的に速くなる（例えば２０μｓ）。
【００２７】
［短所２  磨耗］
典型的に、全接続されている制御装置ピンでは、故障が順次にシミュレートされる。故障生成回路１４は、故障毎に故障状態に切替えられ、再び出力状態に戻して切替えられる必要がある。マルチプレクサ・リレーでは、チャネリングは、シミュレーションの過程毎に僅かな回数のみ必要とされる。リレー毎の切替周期は、相対的に長くなる。マルチプレクサ１２に比較して、故障生成回路１４では、かなり頻繁に切替える必要がある。故障生成回路１４は、ＭＯＳ−ＦＥＴ技術により実装され、マルチプレクサ１２は、リレー技術により実装されているので、磨耗は最小限に抑えられる。
【００２８】
［短所３  コスト］
マルチプレクサ１２は、廉価なリレー技術により実装されている。故障生成回路１４のために、１２個のＭＯＳ−ＦＥＴ（それぞれ２つずつ（in Zweiergruppen））が必要とされる。例えば、６４個のチャネルを有する製品が提供される場合、１９２個のリレーおよび１２個のＭＯＳ−ＦＥＴが必要となる。従って、コストが最小限に抑えられる。
【００２９】
［短所４  事例問題  断線］
断線は、ＭＯＳ−ＦＥＴ技術およびリレー技術により冗長化されて実現される。従って、状況に応じて、一方または他方の技術を利用することが可能である。
【００３０】
図２には、マルチプレクサ４２および故障生成回路４４備える、故障をシミュレートするための回路構成４０が示されている。
【００３１】
マルチプレクサ４２は、制御装置の接続部であるピン１（符号４８）、ピン２（符号５０）、ピン３（符号５２）、およびピン４（符号５４）のための４つの入力チャネル４６を含んでいる。故障生成回路への接続は、レール１（符号５６）およびレール２（符号５８）により得られている。これら故障リレー５６および５８は、マルチプレクサ４２の出力と故障生成回路４４の入力とを繋ぐ接続である。
【００３２】
マルチプレクサ・リレーＫ１１（符号６０）、Ｋ２１（符号６２）、Ｋ３１（符号６４）、およびＫ４１（符号６６）は、レール１（符号５６）のために設けられている。電流が供給されている状態において、このリレーは、制御装置の信号をレール１（符号５６）のために切替える。
【００３３】
マルチプレクサ・リレーＫ１２（符号７０）、Ｋ２２（符号７２）、Ｋ３２（符号７４）、およびＫ４２（符号７６）は、遮断器リレーとしての役目を果たす。このリレーは、電流が供給されている状態において、制御装置ピンとセンサ／アクチュエータとの間の信号フローを遮断する。
【００３４】
マルチプレクサ・リレーＫ１３（符号８０）、Ｋ２３（符号８２）、Ｋ３３（符号８４）、およびＫ４３（符号８６）は、レール２のために設けられている。電流が供給されている状態において、このリレーは、制御装置の信号をレール２（符号５８）のために切替える。
【００３５】
故障生成回路４４は、６つのＭＯＳ−ＦＥＴ、Ｍ１（符号９０）、Ｍ２（符号９２）、Ｍ３（符号９４）、Ｍ４（符号９６）、Ｍ５（符号９８）、およびＭ６（符号１００）を含んでいる。これらのＭＯＳ−ＦＥＴが、故障生成回路４４を形成している。
【００３６】
さらに、カスケード接続された抵抗器Ｒｋａｓｋａｄｅが設けられており、符号１０２で示されている。このカスケード接続された抵抗器１０２は、抵抗器のシミュレーションが必要な故障のために使用される。
【００３７】
さらに、電圧Ｕ１のための第１電圧入力１０４、および電圧Ｕ２のための第２電圧入力１０６が設けられている。これら電圧は、外部の電圧を必要とする故障のシミュレーションのために必要である。典型的に、ここでは、車両バッテリーまたはコンスタンタ（Konstanter）の電圧が供給される。しかし、他の任意の電圧源が利用されてもよい。出力部１０８には、センサおよびアクチュエータが接続されている。
【００３８】
図示される回路構成４０は、従来技術に対応する（表１参照）全ての故障形態を再現またはシミュレートするために適している。この故障は、ＭＯＳ−ＦＥＴにより作動されるので、リアルタイムの故障シミュレーションのための時間的な挙動に適している。
【００３９】
各故障は、図２の回路図を参照しながら説明される。ここでは、故障の設定および故障の活性化は異なるものである。故障の設定は、故障ケースを準備するために必要となるが、信号状態の変化が制御装置により確認されることはない。その後、故障の活性化により制御装置ピンでの信号状態が変更される。ここで、制御装置は、故障を検出することが可能となる。
【００４０】
説明の便宜上、マルチプレクサのリレー名称のうち１桁目の数字が、「Ｘ」で置換される。ここで、Ｘは、基本的に、任意のチャネル番号を表している。故障の活性化では、信号フローが所望の形態および方法で生じるために、提示される順序に気をつける必要がある。
【００４１】
［故障が作動していない］
故障が作動していない場合は、デフォルト状態である。マルチプレクサ４２の全てのリレーは、電流が供給されていない状態にあり、全てのＭＯＳ−ＦＥＴは、導通されていない状態（gesperrt）にある。制御装置ピンとセンサ／アクチュエータとの間の信号フローは、リレーＫ１２、Ｋ２２、・・・を介して形成される。
【００４２】
［故障形態１：断線］
Ａ．リレーを介した断線
・故障の設定
この場合、設定は不要である。
・故障の活性化
遮断器リレーＫＸ２は、通電され、制御装置ピンとセンサ／アクチュエータとの間の信号フローを遮断する。
Ｂ．ＭＯＳ−ＦＥＴを介した断線
・故障の設定
リレーＫＸ１およびＫＸ３は、通電され、レール１  ５６およびレール２  ５８への接続を形成する。
ＭＯＳ−ＦＥＴ、Ｍ５  ９８、Ｍ２  ９２、Ｍ６  １００は、導通されているので（leitend）、レール１  ５６とレール２  ５８とを接続する。制御装置ピンとセンサ／アクチュエータとの間の信号フローは、リレーＫＸ２を介して、同様にレール線５６および５８を介しても、形成される。
リレーＫＸ２は、通電され、リレーの遮断器の接点（Oeffner-Kontakt）は開放されている。制御装置ピンとセンサ／アクチュエータとの間の信号フローは、レール線５６および５８を介してのみ形成される。
・故障の活性化
ＭＯＳ−ＦＥＴ  Ｍ２  ９２が開放され、制御装置ピンとセンサ／アクチュエータとの間の信号フローは遮断される。
【００４３】
［故障形態２：バッテリー電圧（または他の電圧）の正／負電位での短絡］
・故障の設定
Ｕ１  １０４を介した第１の故障シミュレーションでは、リレーＫＸ１が通電され、ＭＯＳ−ＦＥＴ、Ｍ５  ９８が導通される。
Ｕ２  １０６を介した第２の故障シミュレーションでは、リレーＫＸ３に通電され、ＭＯＳ−ＦＥＴ、Ｍ６  １００が導通される。
・故障の活性化
Ｕ１  １０４を介した第１の故障シミュレーションでは、ＭＯＳ−ＦＥＴ  Ｍ１  ９０が導通される。
Ｕ２  １０６を介した第２の故障シミュレーションでは、ＭＯＳ−ＦＥＴ  Ｍ４  ９６が導通される。
【００４４】
［故障形態３：制御装置ピンでの接触腐食］
・故障の設定
リレーＫＸ１およびＫＸ３は、通電され、レール１  ５６およびレール２  ５８への接続を形成する。
ＭＯＳ−ＦＥＴ、Ｍ５  ９８、Ｍ２  ９２、Ｍ６  １００は、導通され、レール１  ５６とレール２  ５８とを接続する。従って、制御装置ピンとセンサ／アクチュエータとの間の信号フローは、リレーＫＸ２を介して、同様にレール線５６および５８を介しても形成される。
リレーＫＸ２が通電され、リレーの遮断器の接点は開放されている。制御装置ピンとセンサ／アクチュエータとの間の信号フローは、レールを介してのみ形成される。
カスケード接続された抵抗器１０２には、所望の抵抗値が設定される。
・故障の活性化
ＭＯＳ−ＦＥＴ  Ｍ２  ９２が導通されない状態となり、ＭＯＳ−ＦＥＴ  Ｍ３  ９４が同時に導通される。
【００４５】
［故障形態４：２つの制御装置ピンの短絡］
・故障の設定
第１制御装置ピンは、ＫＸ１の通電によりレール１  ５６に設定される。
第２制御装置ピンは、ＫＸ３の通電によりレール２  ５８に設定される。
ＭＯＳ−ＦＥＴ  Ｍ６  １００およびＭ５  ９８は、導通される。
・故障の活性化
ＭＯＳ−ＦＥＴ  Ｍ２  ９２は、導通される。
【００４６】
［故障形態５：２つの制御装置ピン間でのクロストーク］
・故障の設定
第１制御装置ピンは、ＫＸ１の通電によりレール１  ５６に設定される。
第２制御装置ピンは、ＫＸ３の通電によりレール２  ５８に設定される。
カスケード接続された抵抗器１０２は、所望の値に設定される。
・故障の活性化
ＭＯＳ−ＦＥＴ  Ｍ３  ９４は、導通される。
【００４７】
［故障形態６：制御装置ピンでの漏洩電流による電源損失］
・故障の設定
リレーＫＸ１およびＫＸ３は、通電され、レール１  ５６およびレール２  ５８への接続が形成される。
ＭＯＳ−ＦＥＴ  Ｍ５  ９８、Ｍ２  ９２、Ｍ６  １００が導通されるので、レール１  ５６とレール２  ５８とが接続される。従って、制御装置ピンとセンサ／アクチュエータとの間の信号フローは、リレーＫＸ２を介して、同様にリレー線５６および５８を介しても、形成される。
リレーＫＸ２は、通電され、リレーの遮断器の接点は開放されている。制御装置ピンとセンサ／アクチュエータとの間の信号フローは、レール線を介してのみ形成される。
カスケード接続された抵抗器１０２には、所望の抵抗値が設定される。
・故障の活性化
漏洩電流は、Ｕ１またはＵ２を介して流れる。
第１のケースでは、漏洩電流がＵ１  １０４を介して流れ、Ｍ５  ９８およびＭ２  ９２が導通されない状態となり、Ｍ３  ９４およびＭ１  ９０が導通される。
第２のケースでは、漏洩電流がＵ１  １０４を介して流れ、Ｍ６  １００およびＭ２  ９２が導通されない状態となり、Ｍ３  ９４およびＭ４  ９６が導通される。
【００４８】
図３には、本発明に基づく回路構成を作動させるためのトリガー回路１２０が示されている。トリガー回路には、マイクロコントローラ１２２、３つのシフトレジスタ１２４、２つのリレードライバ１２６、マルチプレクサ・リレー１２８、リレー・カスケード接続された抵抗器１３０、ＭＯＳ−ＦＥＴ１３２、イーサネット（登録商標）装置１３４、およびＣＡＮバス伝送装置１３６が含まれている。内部の通信は、活性化線１３８および直列バス１４０を介して行われる。トリガー回路は、ＣＡＮバス１４２またはイーサネット（登録商標）１４４に接続されて駆動される。
【００４９】
故障シミュレーション装置と上位のホストコンピュータとの間の通信は、ＣＡＮ１４２またはイーサネット１４４を介して行われる。エラーシミュレーション装置のマイクロコントローラ１２２内のファームウェアによって、システムは、上記に記載の故障を再現可能である。典型的に、マイクロコントローラ１２２は、シリアルプロトコルを介してシフトレジスタ１２４と通信する。これらのレジスタ１２４は、シリアルのビットストリームを、レジスタの出力ピンに対してパラレルに印加される信号に変換する。シフトレジスタ１２４の全てのピンに対して確実に信号を同時印加するために、マイクロコントローラ１２２により活性化線１３８で作動させる必要がある。レジスタ１２４へのパラレル信号がリレードライバ１２６により増幅され、リレー１２８が作動される。
【図面の簡単な説明】
【００５０】
【図１】本発明に基づく回路構成の実施形態を示す図である。
【図２】マルチプレクサおよび故障生成回路を示す図である。
【図３】本発明に基づく回路構成のためのトリガー回路を示す図である。
【図１】
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【図２】
2009527732.tif 000006
【図３】
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【国際調査報告】
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2009527732.tif 000009
2009527732.tif 000010
2009527732.tif 000011
2009527732.tif 000012
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