(57)【要約】  入力信号を論理出力へと変換する回路及び方法を説明している。回路（１００）は、第１導電体（１０１）と第２導電体（１０２）との間に接続されるインバータ段（１２０）を備える。インバータ段（１２０）は、第１導電体（１０１）に接続される第１端子と、出力ノード（ｈｙｓｔ）に接続される第２端子と、入力ノード（ＪＮ）に接続されるゲート端子と、バックゲート端子とを備えるＭＯＳスイッチ（ＭＰ０）を備える。回路（１００）は、更に、第１導電体（１０１）と出力ノード（ｈｙｓｔ）との間に接続される分圧器（１３０）を備え、分圧器（１３０）は、バックゲート端子に接続される分圧器の出力ノード（ｂｇ）を提供する。これは、低入力レベルから高入力レベルへと遷移する間にＭＯＳスイッチ（ＭＰ０）のバックゲート電圧を調整することにより達成する。これは、遷移の間にＭＯＳスイッチ（ＭＰ０）をターンオフする閾電圧を一次的に増大させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号を論理出力電圧レベルに変換する電子回路配列であって、
前記電子回路配列は、
動作電圧レベルに接続するように適合される第１導電体と、
基準電圧レベルに接続するように適合される第２導電体と、
前記第１導電体と前記第２導電体との間に接続され、且つＭＯＳスイッチ素子を有するインバータ段とを備え、
該ＭＯＳスイッチ素子は、
前記第１導電体に接続される第１端子と、
出力ノードに接続される第２端子と、
入力ノードに接続されるゲート端子と、
バックゲート端子とを備え、
前記電子回路配列は、前記第１導電体と前記出力ノードとの間に接続される分圧器を備え、前記分圧器は、前記ＭＯＳスイッチ素子のバックゲート端子に接続される分圧器の出力ノードを提供する、電子回路配列。
【請求項２】
前記ＭＯＳスイッチ素子は、ソースが前記第１導電体に接続され、且つドレインが前記出力ノードに接続されるＰチャンネルＭＯＳＦＥＴである、請求項１に記載の電子回路配列。
【請求項３】
前記インバータ段は、追加のＭＯＳスイッチ素子を有し、
該追加のＭＯＳスイッチ素子は、
前記出力ノードに接続される第１端子と、
前記基準電圧レベルに接続される第２端子と、
前記入力ノードに接続されるゲート端子とを備える、請求項１に記載の電子回路配列。
【請求項４】
前記ＭＯＳスイッチ素子は、ドレインが前記出力ノードに接続され、且つソースが前記第２導電体に接続されるＮチャンネルＭＯＳＦＥＴである、請求項３に記載の電子回路配列。
【請求項５】
前記分圧器は、
前記第１導電体と前記分圧器の出力ノードとの間に接続される上側回路部と、
前記分圧器の出力ノードと前記出力ノードとの間に接続される下側回路部とを備え、
前記上側回路部は、上側スイッチ素子を有し、
該上側スイッチ素子は、
前記第１導電体に接続される第１端子と、
前記分圧器の出力ノードに接続される第２端子と、
前記出力ノードに接続されるゲート端子とを備える、請求項１に記載の電子回路配列。
【請求項６】
ソースが第１導電体に接続され、ドレインが分圧器出力に接続されたＰチャンネルＭＯＳＦＥＴである上側スイッチ素子を含む、請求項５に記載の電子回路配列。
【請求項７】
前記下側回路部は、下側スイッチ素子を有し、
該下側スイッチ素子は、
前記分圧器の出力ノードに接続される第１端子と、
前記出力ノードに接続される第２端子と、
前記出力ノードに存在する信号の論理的な反転信号を表す電圧レベルを有するノードに接続されるゲート端子とを備える、請求項５に記載の電子回路配列。
【請求項８】
前記下側スイッチ素子は、ソースが前記分圧器の出力ノードに接続され、且つドレインが前記出力ノードに接続されるＰチャンネルＭＯＳＦＥＴである、請求項７に記載の電子回路配列。
【請求項９】
前記上側回路部は、前記スイッチ素子に並列接続されるダイオードを有する、請求項５に記載の電子回路配列。
【請求項１０】
前記電子回路配列は、前記第１導電体と前記第２導電体との間に接続される追加のインバータ段を更に備え、
該追加のインバータ段は、追加のＭＯＳスイッチ素子を有し、
該追加のＭＯＳスイッチ素子は、
前記第１導電体に接続される第１端子と、
最終出力ノードに接続される第２端子と、
前記出力ノードに接続されるゲート端子とを備える、請求項１に記載の電子回路配列。
【請求項１１】
前記追加のＭＯＳスイッチ素子は、ソースが前記第１導電体に接続され、且つドレインが前記最終出力ノードに接続されるＰチャンネルＭＯＳＦＥＴである、請求項１０に記載の電子回路配列。
【請求項１２】
前記追加のインバータ段は、更なる追加のＭＯＳスイッチ素子を有し、
該更なる追加のＭＯＳスイッチ素子は、
前記最終出力ノードに接続される第１端子と、
前記基準電圧レベルに接続される第２端子と、
前記出力ノードに接続されるゲート端子とを備える、請求項１０に記載の電子回路配列。
【請求項１３】
前記更なる追加のＭＯＳスイッチ素子は、ドレインが前記最終出力ノードに接続され、且つソースが前記第２導電体に接続されるＮチャンネルＭＯＳＦＥＴである、請求項１２に記載の電子回路配列。
【請求項１４】
前記入力ノードと前記第２導電体との間に延在する第１ＥＳＤ保護を更に備える、請求項１に記載の電子回路配列。
【請求項１５】
前記第１入力ノードと前記第２導電体との間に延在する第２ＥＳＤ保護を更に備え、
前記第１ノードは、前記電子回路配列の入力信号端に接続するように適合され、
前記第１入力ノード及び前記入力ノードは、抵抗を介して互いに接続される、請求項１４に記載の電子回路配列。
【請求項１６】
入力信号を論理出力電圧レベルに変換する方法であって、
動作電圧レベルにある第１導電体と基準電圧にある第２導電体との間に接続されるインバータ段に接続された入力ノードに、入力信号を供給するステップを含み、
前記インバータ段は、ＭＯＳスイッチ素子を有し、
該ＭＯＳスイッチ素子は、
前記第１導電体に接続される第１端子と、
出力ノードに接続される第２端子と、
前記入力ノードに接続されるゲート端子と、
バックゲート端子とを備え、
前記入力信号が低レベルの入力信号から高レベルの入力信号への遷移を成すときに、前記ＭＯＳスイッチ素子のバックゲート端子に接続される分圧器の出力ノードの電圧レベルを一時的に低下させて、前記ＭＯＳスイッチ素子の閾電圧を一時的に増大させる、方法。
【請求項１７】
前記動作電圧レベルと前記出力ノードの電圧レベルとの間の分圧によって、前記分圧器の出力ノードの電圧レベルを発生させるステップを更に含む、請求項１６に記載の方法。
【請求項１８】
前記分圧器の出力ノードの電圧レベルを発生させるステップは、分圧器によって行われ、
該分圧器は、
前記第１導電体と前記分圧器の出力ノードとの間に接続される上側回路部と、
前記分圧器の出力ノードと前記出力ノードとの間に接続される下側回路部とを備える、請求項１７に記載の方法。
【請求項１９】
前記出力ノードに存在する電圧レベルを反転するステップと、
最終出力ノードに当該反転した電圧レベルを提供するステップとを更に含む、請求項１６に記載の方法。
【請求項２０】
前記入力ノードをＥＳＤ電流から保護するステップを更に含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧レベルを表す入力信号から論理出力電圧レベルへの信号変換を行う電子回路の分野に関する。特に、本発明は、このような電子回路において、入力信号が多数の可能な入力電圧レベルを表す電圧レンジ内でスイープ変化を行う時に、論理出力電圧レベルがヒステリシス動作を有する電子回路に関する。
【背景技術】
【０００２】
デジタル回路及びシステムの設計において、ノイズ耐性と安定化が重要な基準となる。例えば、デジタルスイッチ回路へと向かうノイズを含む入力デジタル信号は、このデジタルスイッチ回路に、信号の情報内容に寄らずノイズに起因して異なる状態へと遷移させうる。デジタルスイッチ回路は、デジタル回路の多発するトリガリングを防ぎ、且つノイズ耐性を提供するために、ヒステリシス動作を用いることがよくある。一般的に、電気的にヒステリシスを利用する回路は、入力とこの回路の最近の履歴に基づいて出力を形成する。ヒステリシスを用いたデジタル回路において、この回路は、一旦第１遷移状態が生じると、第２状態への遷移を生じさせる異なる信号トリップ点を必要とする。この回路で第２状態の遷移を生じさせるのに必要な入力信号の相違は、ヒステリシス量により規定される。このデジタル回路の特定のヒステリシス量は、特定の用途に依存する。典型的なヒステリシスの設計値は、１５０ｍＶであり、高状態から低状態にスイッチする入力遷移点は、低状態から高状態へ切り換える入力遷移点に比べて１５０ｍＶ小さい。
【０００３】
特許文献１は、製造プロセスのパラメータにはほとんど無関係で、且つ比較的広範な電源供給設計で使用することができるタイトでかなり単調なヒステリシス特性を有する比較的高速のデバイスであるＣＭＯＳ（Complementary Metal Oxide Semiconductor）シュミットトリガ回路の設計を開示しており、この回路は、比較的低いＶｃｃでの動作を含む。タイトなトリップ点のバリエーションは、プロセス、電圧及び温度の変化と協動させて維持される。この回路は、集積回路のバッファ素子を形成するように適応可能である。しかしながら、開示されるＣＭＯＳシュミットトリガ回路は、特に低い動作電圧Ｖｃｃでは、ヒステリシス動作に限界があるという欠点を示し、ノイズの多い入力信号がこのトリガ回路に多発するトリガリングを生じさせうる。
【特許文献１】米国特許第６４３３６０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特に低い動作電圧でヒステリシス動作を改善して、入力信号を論理出力電圧レベルに変換する回路及び方法のニーズがある。
【０００５】
このニーズは、独立請求項に記載される、電子回路配列及び方法によって満たされる。
【課題を解決するための手段】
【０００６】
本発明の第一態様によれば、入力信号を論理出力電圧レベルで変換する電子回路配列が提供される。この電子回路配列は、動作電圧レベルに接続するように適合される第１導電体と、基準電圧レベルに接続するように適合される第２導電体とを備える。本電子回路配列は、更に、第１導電体と第２導電体との間に接続されるインバータ段を備える。このインバータ段は、ＭＯＳスイッチ素子を有し、このＭＯＳスイッチ素子は、（ａ）第１導電体に接続される第１端子と、（ｂ）出力ノードに接続される第２端子と、（ｃ）入力ノードに接続されるゲート端子と、（ｄ）バックゲート端子とを備える。更に、本電子回路配列は、第１導電体と出力ノードとの間に接続される分圧器とを備える。この分圧器は、バックゲート端子に接続される分圧器の出力ノードを提供するように適合されている。
【０００７】
この本発明の態様は、特に、低入力レベルから高入力レベルに変換する間のＭＯＳスイッチ素子のバックゲートの電圧レベルを調整することによって、改善したヒステリシス動作を得ることができるという発想に基づいている。この改善したヒステリシス動作は、低入力レベルから高入力レベルへの遷移と高入力レベルから低入力レベルへの遷移という二つの実質的に異なる閾値によって、それぞれ特徴付けられる。この改善したヒステリシス動作は、広レンジの動作電圧又は供給電圧を達成することができる。既知の回路配列のヒステリシス動作と比べて、本電子回路配列のヒステリシス動作は、小さい動作電圧レベルの場合に特に効果を高めることができる。
【０００８】
前述した態様によれば、出力ノードは、入力ノードに供給される信号に対して反転信号を示すことに留意する。
【０００９】
前述の電子回路配列は、正確に定められた論理的入力を必要とする様々に異なる電子デバイスの入力セルとして用いることができる。例えば、前述の電子回路配列は、Phiips Semiconductor社(Eindhoven Neterland)により製造される、いわゆる超低消費電力ＡＵＰ（Advanced Ultra-low Power）ＣＭＯＳ（Complementary Metal Oxide Semiconductors）ロジックのファミリの入力セルとして使用することができる。ＡＵＰは、電力消費を低減させ、且つ電子モジュールと比較して３０％以上の無駄なスペースを減らしながら、同様な用途に用いることができる。これにより、携帯電話、ＰＤＡ、デジタルカメラ、ビデオプレーヤなどの現在の電子デバイスにおける電池寿命を延ばすことができる。
【００１０】
ＡＵＰロジックのファミリは、５，６，８ピンのパッケージで収容されるシングル、デュアル、及びトリプルのゲート機能を有し、技術者が必要とする正確な機能を選択することができるようにしている。ＡＵＰロジックのファミリへの典型的な仕様は、動作電圧レンジが０．８Ｖ〜３．６Ｖであり、２．５Ｖでの伝搬遅延は２．５ｎｓであり、消費電力容量は４ｐＦ以下である。
【００１１】
請求項２において記載される本発明の一例によれば、ＭＯＳスイッチ素子は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、このソースは、第１導電体に接続され、このドレインは、出力ノードに接続される。このＭＯＳＦＥＴは、ゲート端子が電気的に他のＭＯＳスイッチ素子の端子から分離されているという利点を持つ。従って、入力セルのインピーダンスが非常に高いような場合でも、実質的にゲート端子から漏電が起こることは無い。
【００１２】
請求項３において記載される本発明の一例によれば、インバータ段は、追加のＭＯＳスイッチ素子を有し、この追加のＭＯＳスイッチ素子は、（ａ）出力ノードに接続された第１端子と、（ｂ）基準電圧レベルに接続された第２端子と、（ｃ）入力ノードに接続されたゲート端子とを備える。追加のＭＯＳスイッチ素子のバックゲート端子は、基準電圧レベルに接続される。
【００１３】
請求項４において記載される本発明の一例によれば、ＭＯＳスイッチ素子は、ＮチャンネルＭＯＳＦＥＴであり、このドレインは、出力ノードに接続され、このソースは、第２導電体に接続される。この一例によれば、第１インバータ段は、ＣＭＯＳインバータを表す。これは、常に第１導電体から第２導電体に流れる静電流が大きく減少するように、ＭＯＳスイッチ素子に隣接しているという利点を持つ。従って、入力セルの電力浪費はかなり減少する。
【００１４】
請求項５において記載される本発明の一例によれば、分圧器は、上側回路を備え、第１導電体と分圧器の出力ノードとの間と、第１導電体と下側回路部との間に接続され、分圧器の出力ノードと出力ノード間に接続される。ここで、上側回路部は、上側スイッチ素子を有し、（ａ）第１導電体に接続された第１端子と、（ｂ）分圧器の出力ノードに接続された第２端子と、（ｃ）出力ノードに接続されたゲート端子とを備える。第２ＭＯＳスイッチ素子のバックゲート端子は、基準電圧レベルに接続されている。
【００１５】
請求項６において記載される本発明の一例によれば、上側スイッチ素子は、ＰチャンネルＭＯＳであり、このソースは、第１導電体に接続され、このドレインは、分圧器の出力ノードに接続されている。既に前述のように、このＭＯＳＦＥＴは、入力セルのインピーダンスが極めて大きいような場合でも実質的にゲート端子からの漏電流が無いという利点を持っている。
【００１６】
請求項７において記載される本発明の一例によれば、下側回路部は、下側スイッチ素子を有し、この下側スイッチ素子は、（ａ）分圧器の出力ノードに接続された第１端子と、（ｂ）出力ノードに接続された第２端子と、（ｃ）出力ノードに存在している信号の論理反転信号を示す電圧レベルを有するノードに接続されたゲート端子とを備える。
【００１７】
スイッチ素子のゲートの一例によれば、上側スイッチ素子及び下側スイッチ素子の双方は、それぞれ、出力ノードに直接又は間接的に接続される。従って、効果的な分圧、及び分圧器の出力ノードの電圧レベルは、出力ノードの電圧レベルのアップデート及び記憶に強く依存する。これは、分圧器がこのＭＯＳスイッチ素子のバックゲートに供給される電圧レベルを調整するためのフィードバックループを表すこと意味する。
【００１８】
このフィードバックループは、低入力レベルから高入力レベルへの遷移の間に分圧器の出力ノードの電圧レベルを一次的に低下させる効果を持つ。分圧器の出力ノードは、ＭＯＳスイッチ素子のバックゲート端子に接続されるため、ＭＯＳスイッチ素子の閾電圧は、一次的に増大する。従って、電子回路配列のヒステリシスは、前述の電子回路配列を、ダウンストリームのロジックデバイスのための極めて信頼できる入力セルとしての効果が強められる。
【００１９】
下側スイッチ素子は、シュミットトリガの動作を形成する通常のＰチャンネルＭＯＳデバイスとすることができることに留意する。
【００２０】
更に、本書に記載の一例によれば、上側スイッチ素子は、それ自身にバックゲート電圧レベルのバイアスを発生し、ＭＯＳスイッチ素子をバイアスするとともに、下側スイッチ素子をバイアスすることに留意する。
【００２１】
請求項８に記載される更なる一例によれば、下側スイッチ素子は、ＰチャンネルＭＯＳＦＥＴであり、このソースは、分圧器の出力ノードに接続され、このドレインは、出力ノードに接続される。既に前述したように、このＭＯＳＦＥＴスイッチデバイスは、実質的にゲート端子からの漏電流が無いという利点を持つ。このゲート端子は、最終出力ノードに接続されるので、分圧器により示されるフィードバックループによる出力インピーダンスの不要な増大が無い。
【００２２】
請求項９において記載される本発明の一例によれば、上側回路部は、ダイオードを有し、このダイオードは、上側スイッチ素子に並列に接続される。このダイオードのカソードは、第１導電体に接続され、このダイオードのアノードは、分圧器の出力ノードに接続される。
【００２３】
このダイオードは、ＭＯＳスイッチ素子のバックゲート端子に接続される分圧器の出力ノードがフローティングノードになることを防止するという効果を持つ。従って、ＭＯＳスイッチ素子のバックゲート端子は、常に安定電圧レベルに接続され、前述の電子回路配列は、入力信号の信頼性の高い変換を示すようになる。
【００２４】
請求項１０において記載される本発明の一例によれば、電子回路配列は、更に追加のインバータ段を備え、第１導電体と第２導電体との間に接続される。追加のインバータ段は、追加のＭＯＳスイッチ素子を有し、この追加のＭＯＳスイッチ素子は、（ａ）第１導電体に接続された第１端子と、（ｂ）第１出力ノードに接続された第２端子と、（ｃ）出力ノードに接続されたゲート端子とを備える。
【００２５】
この追加のインバータ段は、最終出力ノードに存在する論理信号が、入力ノードに対して反転しないという利点をもつ。従って、最終出力ノードに存在する信号は、下側スイッチ素子のゲート端子用の入力信号として用いることができる。
【００２６】
請求項１１において記載される本発明の一例によれば、追加のＭＯＳスイッチ素子は、ＰチャンネルＭＯＳＦＥＴであり、このソースは、第１導電体に接続され、このドレインは、最終出力ノードに接続される。
【００２７】
ＭＯＳＦＥＴの使用は、実質的に出力ノードから誘導される電流は無いという利点を持つ。従って、第１インバータ段及び／又は分圧器からそれぞれ電流を発生する必要が無い。
【００２８】
請求項１２において記載される本発明の一例によれば、追加のインバータ段は、更なる追加のＭＯＳスイッチ素子を有し、この更なる追加のＭＯＳスイッチ素子は、（ａ）第１出力ノードに接続された第１端子と、（ｂ）基準電圧レベルに接続された第２端子と、（ｃ）出力ノードに接続されたゲート端子とを備える。これは、第２インバータ段において、それぞれ直列に二つの追加ＭＯＳスイッチ素子が第１及び第２導電体間に配置されるという利点を持つ。従って、これら二つの追加ＭＯＳスイッチ素子を流れる静電流は減少する。
【００２９】
請求項１３において記載される本発明の一例によれば、更なる追加ＭＯＳスイッチ素子は、ＮチャンネルＭＯＳＦＥＴであり、このドレインは、最終出力ノードに接続され、このソースは、第２導電体に接続される。これは、追加のインバータ段がＣＭＯＳインバータを表すという利点を持つ。従って、第１導電体から第２導電体への静電流が減少するように一つのＭＯＳスイッチ素子が常に存在することになる。
【００３０】
請求項１４において記載される本発明の一例によれば、電子回路配列は、入力ノードと第２導電体との間に延在する第１ＥＳＤ（静電放電）保護を更に備える。第１ＥＳＤ保護は、ＥＳＤ保護ダイオード及び／又はスイッチ素子によって達成することができる。後者の場合、ＮチャンネルチャンネルＭＯＳＦＥＴを使用するのが好適であり、このゲートとソースが接続される。他にも多くのＥＳＤ保護を導入する方法があることに留意する。
【００３１】
請求項１５において記載される本発明の一例によれば、電子回路配列は、第１入力ノードと第２導電体との間に延在する第１静電放電保護を更に備える。第１入力ノードは、電子回路配列に対する入力信号に接続されるように適合させている。さらに、第１入力ノード及び入力ノードは、互いに抵抗を介して接続される。従って、結果として入力セル及びダウンストリームのロジックデバイスは、より静電流に対して影響を受けにくくなる。
【００３２】
第２ＥＳＤ保護は、ＥＳＤ保護ダイオード、及び／又は前述のスイッチ素子によって達成することができることを言及しておく。
【００３３】
前述のニーズは、さらに請求項１６に記載の入力信号を論理出力電圧レベルに変換する方法によって満たされる。この方法は、動作電圧レベルにある第１導電体と基準電圧にある第２導電体との間に接続されるインバータ段に接続された入力ノードに、入力信号を供給する第１ステップを含む。インバータ段は、ＭＯＳスイッチ素子を有し、このＭＯＳスイッチ素子は、（ａ）第１導電体に接続される第１端子と、（ｂ）出力ノードに接続される第２端子と、（ｃ）入力ノードに接続されるゲート端子と、（ｄ）バックゲート端子とを備える。前述の方法は、さらにＭＯＳスイッチ素子のバックゲート端子に接続される分圧器の出力ノードの電圧レベルを一次的に低下させる第２ステップを含む。第２ステップは、入力信号が低入力レベルから高入力レベルへの遷移を成す時に実行される。
【００３４】
本発明のこの態様は、特に、ＭＯＳスイッチ素子のバックゲート電圧レベルを低入力レベルから高入力レベルへの変換時に一時的に調整することができるという発想に基づいている。従って、改善したヒステリシス動作は、低入力レベルから高入力レベルへの変換と、高入力レベルから低入力レベルへの変換という二つの異なる閾値をそれぞれ示すように発生させることができる。
【００３５】
前述の方法は、改善したヒステリシス動作を発生させるという点に利点がある。これは最小から最大の動作電圧の広レンジの動作電圧に適用することができる。
【００３６】
強化したヒステリシス動作は、たとえ入力信号が低入力レベルから高入力レベルへのぎざぎざ状及び／又は波状の遷移を示しても、出力ノードに存在する信号の不所望な発振を防止するという利点を持つ。従って、前述の方法は、論理的な遷移の異なる方向に対して十分に異なるしきい電圧で、シュミットトリガのような動作を示すことになる。
【００３７】
請求項１７において記載される本発明の一例によれば、この方法は、動作電圧レベルと出力ノードに存在する電圧レベルとの間の分圧によって、分圧器の出力ノードの電圧レベルを発生させるステップを含む。
【００３８】
請求項１８において記載される本発明の一例によれば、分圧器出力ノードの電圧レベル発生するステップは、分圧器によって実行され、この分圧器は、第１導電体と分圧器の出力ノード間に接続される上側回路と、分圧器の出力ノードと出力ノードに接続される下側回路部とを備える。分圧器は、異なる一例において実現することができ、このうちの幾つかは既に前述している。
【００３９】
請求項１９において記載される本発明の一例によれば、この方法は、更に、（ａ）出力ノードに存在する電圧レベルを反転するステップと、（ｂ）最終出力ノードで該反転した電圧レベルを供給するステップとを含む。この反転するステップは、追加のインバータ段によって行われる。好適には、追加のインバータ段を、動作電圧及び基準電圧によって電源供給することができる。
【００４０】
反転した電圧レベルは、反転した電圧レベルを示す第１出力ノードに接続されるダウンストリームのロジックデバイスに供給される。従って、前記の方法は、入力ノードに存在する信号に対して反転していない安定で信頼性の高い論理値を出力するトランシーバによって行う手順を表している。
【００４１】
請求項２０において記載される本発明の一例によれば、この方法は、更にＥＳＤ（静電放電）電流から入力ノードを保護するステップを含む。ＥＳＤ保護は、ダイオード又はスイッチデバイスのようなＥＳＤ保護デバイスを備え、ＥＳＤ保護枝路によって実行され、この保護枝路は、入力ノードから基準電圧異レベルにある第２導電体まで延在させる。前記方法のＥＳＤの安定性は、全部で二つのＥＳＤ保護枝路によって改善させ、この二つのＥＳＤ保護枝路は、入力ノードを第２導電体に直接的に接続する第１枝路と、入力ノードをオーム性抵抗を通して第２導電体に間接的に接続する第２枝路とからなる。即ち、ＥＳＤ保護は、出力ノードに直接的又は間接的に出力ノードに結合されるロジックデバイスを静電気に対して影響を受けにくくするという利点を持っている。
【００４２】
この点において、本発明は、前述の一例においてスイッチ素子の命名がしているときに、ＰチャンネルデバイスをＮチャンネルデバイスに置き換えて実現することもでき、その逆もまた可能である。このような変更は、動作電圧Ｖｃｃがｇｎｄ電圧レベルに対してマイナスであるときに特に重要になる。
【００４３】
本発明の特定の実施形態は、回路配列について言及し、本発明の他の一例は、入力信号を出力信号へと変換する方法について言及していることに留意すべきである。しかしながら、当業者は、前述及び後述の説明から集めて組み合わせることができ、特に付記する説明がない限り、請求項の一つのカテゴリに属する特徴の任意の組み合わせに加え、方法の請求項の特徴と回路の請求項の特徴との間の任意の組み合わせも可能であり、この出願によって開示されているとみなされる特徴の任意の組み合わせも可能である。
【００４４】
本発明の前述の態様と更なる態様は後述する一例から明らかになり、その実施例に関して説明する。本発明は、一例に関して下文により詳細に説明するが、本発明を限定するものではない。
【発明を実施するための最良の形態】
【００４５】
図１は、入力信号を論理出力電圧レベルに変換する電子回路配列１００の回路図である。回路配列１００は、様々に異なるロジックデバイスの入力段として使用され、回路配列１００は入力セルとも称される。
【００４６】
入力セル１００は、電源電圧Ｖｃｃを供給する第１導電体１０１を備える。入力セル１００は、更に基準電圧を与える第２導電体１０２を備え、前記の本発明の一例に従って、基準電圧は、グランドレベルｇｎｄにある。図１に示される二つの導電体１０１及び１０２の各部は、それぞれ電気的に、同じ導電体に属する他の部分と接続される。
【００４７】
回路配列１００は、異なる回路部にサブ分割される。第１入力ノードｉｎを表す入力端子１０５の次に、ＥＳＤ保護部１１０が配置されている。ＥＳＤ保護した入力ノードＪＮの次に、第１インバータ段１２０が配置されている。第１インバータ段１２０は、分圧器１３０に結合されている。最終的に、図示する入力セル１００は、最終出力端子ｏｕｔで論理出力電圧レベルを提供する第２インバータ段１４０を備える。
【００４８】
以下、別の回路部を説明する。
【００４９】
ＥＳＤ保護部１１０は、二つのＥＳＤ回路枝路を備え、即ち、左側ＥＳＤ枝路１１２と右側ＥＳＤ枝路１１４とを備える。この二つのＥＳＤ枝路１１２及び１１４は、ＥＳＤ保護デバイスに装備される。左側ＥＳＤ枝路１１２は、第１ＥＳＤ保護デバイスＥＳＤ１を備え、右側ＥＳＤ枝路１１４は、第２ＥＳＤ保護デバイスＥＳＤ２を備える。このＥＳＤ保護デバイスは、ダイオードか、他の適用可能な半導体素子か、又はＥＳＤイベントに対して第１インバータ段１２０を保護するための他の任意の構成のような、既知のＥＳＤ保護デバイスの全てのタイプとすることができる。例えば、ダイオード以外では、ゲートをグランドに接続したｎＭＯＳトランジスタ（grounded-gate nＭＯＳ Transistor，ｇｇＮＭＯＳＴ）、ゲート結合したｎＭＯＳトランジスタ（gate-coupled nＭＯＳ Transistor，ｇｃＮＭＯＳＴ）、低電圧トリガリングシリコン制御整流器（Low Voltage Triggering Silicon Controlled Rectifier，ＬＶＴＳＣＲ）等を使用することができる。
【００５０】
二つの枝路１１２及び１１４の間には、オーム性抵抗Ｒが配置されており、これにより、アップストリームの電子デバイス（図示せず）の出力部に接続された第１入力ノードと、入力セル１００の第１論理回路部１２０の事実上の入力部を表すＥＳＤ保護した内部入力ノードＪＮとの間の適切なＥＳＤデカップリングを提供することができる。
【００５１】
内部入力ノードＪＮの次に、第１インバータ段１２０が配置されている。この第１インバータ段は、ＭＯＳスイッチ素子ＭＰ０を備え、これはＰチャンネルＭＯＳＦＥＴである。ＰチャンネルＭＯＳＦＥＴは簡易的にＰチャンネルＭＯＳスイッチとも称する。第１インバータ段１２０は、更にＮチャンネルＭＯＳＦＥＴである別のＭＯＳスイッチ素子ＭＮ０を備える。ＮチャンネルＭＯＳＦＥＴは、簡易的にＮチャンネルＭＯＳスイッチとも称する。
【００５２】
ＰチャンネルＭＯＳスイッチＭＰ０のソースは、動作電圧Ｖｃｃに接続されている。ＰチャンネルＭＯＳスイッチＭＰ０のドレインは、内部出力ノードｈｙｓｔに接続される。ＮチャンネルＭＯＳスイッチＭＮ０のドレインは、内部出力ノードｈｙｓｔに接続される。ＮチャンネルＭＯＳスイッチＭＮ０のソースは、グランドｇｎｄに接続される。ＭＰ０及びＭＮ０のゲートは、双方とも内部入力ノードＪＮに接続される。ＭＰ０のバックゲートは、分圧器の出力ノードｂｇに接続される。ＭＮ０のバックゲートとＭＮ０のソースは互いに接続される。
【００５３】
二つのスイッチＭＰ０及びＭＮ０は、ＣＭＯＳインバータ段１２０を表す。ＣＭＯＳインバータ段１２０は、入力セル１００の通常動作モード時に二つのスイッチＭＰ０及びＭＮ０のうちの一方が常に閉成となるので第１インバータ段１２０を通してＶｃｃからｇｎｄへ流れる静電流が殆ど無いという利点をもたらす。
【００５４】
電圧Ｖｃｃである第１導電体１０１と内部出力ノードｈｙｓｔとの間には分圧器１３０が形成される。分圧器１３０は、第１導電体１０１と分圧器ノードｂｇとの間に延在する上側回路部１３１を備える。分圧器１３０は、更に、分圧器ノードｂｇと内部出力ノードｈｙｓｔとの間に延在する下側回路部１３２を備える。
【００５５】
上側回路部１３１は、並列接続された上側Ｐチャンネルスイッチ素子ＭＰ２６と、ダイオードＤ０とを備える。ＭＰ２６のソース及びバックゲートは、第１導電体１０１で存在するＶｃｃに接続される。ＭＰ２６のドレインは、ノードｂｇに接続される。ＭＰ２６のゲートは、内部出力ノードｈｙｓｔに接続される。Ｄ０のアノードは、Ｖｃｃに接続され、Ｄ０のカソードは、分圧器の出力ノードｂｇに接続される。
【００５６】
下側回路部１３２は、下側Ｐチャンネルスイッチ素子ＭＰ３０を備える。ＭＰ３０のソース及びバックゲートは、ノードｂｇに接続される。ＭＰ３０のドレインは、ノードｈｙｓｔに接続される。ＭＰ３０のゲートは、最終出力ノードｏｕｔに接続される。最終出力ノードｏｕｔは、内部出力ノードｈｙｓｔでの電圧レベルの論理的反転値を表す電圧レベルにある。
【００５７】
図１に示すように、内部出力ノードｈｙｓｔに存在する信号は、入力信号として第２インバータ段１４０に供給される。第２インバータ段１４０は、Ｐチャンネルスイッチ素子ＭＰ１とＮチャンネルスイッチ素子ＭＮ１とを備える。
【００５８】
ＭＰ１のソース及びバックゲートは、双方とも動作電圧Ｖｃｃに接続される。ＭＰ１のドレインは、最終出力ノードｏｕｔに接続される。ＮチャンネルスイッチＭＮ１のドレインは、最終出力ノードｏｕｔに接続される。ＭＮ１のソース及びバックゲートは、グランドｇｎｄに接続される。ＭＰ１及びＭＮ１のゲートは、双方とも内部出力ノードｈｙｓｔに接続される。
【００５９】
また、二つのスイッチＭＰ１及びＭＮ１は、ＣＭＯＳインバータ段が提供する利点と同じものを示し、これは第１インバータ段１２０に関して前述している。最終出力ノードｏｕｔの論理値は、最終出力端子１０６を通して入力セル１００に関してダウンストリームで接続された電子デバイス（図示せず）に送られる。
【００６０】
次に、入力セル１００のスイッチ動作を説明する。従って、第１入力ノードｉｎの電圧レベルと内部入力ノードＪＮの電圧レベルが実質的に等しくなるようなＥＳＤイベントは無いと見込まれる。
【００６１】
この点において、デジタルエレクトロニクスのＰチャンネルとＮチャンネルＭＯＳスイッチの典型的動作は、簡単に言えば、ＰチャンネルＭＯＳスイッチは低電圧状態がそのゲートに供給されたときに開き、ＰチャンネルＭＯＳスイッチは高電圧状態がそのゲートに供給されたときに閉じる。従って、低電圧状態がＮチャンネルＭＯＳデバイスのゲートに供給されたときＮチャンネルＭＯＳスイッチは閉じ、高電圧状態がゲートに供給されたときＮチャンネルＭＯＳスイッチは開く。
【００６２】
Ａ）ＪＮがグランド（低電位）にある直流状態の場合
内部入力ノードＪＮがグランドにある場合、ＰチャンネルＭＯＳスイッチＭＰ０は、ターンオン（開放）し、ＮチャンネルＭＯＳスイッチＭＮ０はターンオフ（閉成）する。これにより、内部出力ノードｈｙｓｔが論理的に高電圧状態になる。この状態は、第２インバータ段１４０により反転され、最終出力ノードｏｕｔは、低論理状態となる。
【００６３】
最終出力ノードは、フィードバックループ（図１にて図示せず）を介してＭＰ３０のゲートに接続されるので、ＰチャンネルＭＯＳスイッチＭＰ３０は開放となる。第１インバータ段１２０に加えて、開放となったＭＰ３０も、ノードｈｙｓｔが高論理状態にあり（即ち、Ｖｃｃ）、最終出力ノードがグランドｇｎｄ（即ちＶＣＣ）にあることに寄与することを表す。更に、ＭＰ３０が開放となるので、ノードｂｇも、高論理状態（即ちＶＣＣ）となる。
【００６４】
内部出力ｈｙｓｔは、ＭＰ２６のゲート端子に直接的に接続されるので、ノードｈｙｓｔに存在する高論理状態は、ＭＰ２６のゲートに供給される。これは、ＰチャンネルＭＯＳスイッチＭＰ２６をターンオフさせる。ダイオードＤ０は、ＭＰ２６とＭＰ３０の双方が閉じられた場合にも、確実にノードｂｇを規定することができる。
【００６５】
Ｂ）ＪＮが低状態から高状態へと遷移する交流状態の場合
入力ノードＪＮがグランドｇｎｄからＶｃｃへと上がる場合（論理的高状態から低状態への遷移）、ＰチャンネルＭＯＳスイッチＭＰ０は、ターンオフされ、ＮチャンネルＭＯＳスイッチＭＮ０は、ターンオンする。これは、内部出力ノードｈｙｓｔの電圧レベルを減少させ、ＭＰ２６をターンオンさせる。ＭＰ３０は、まだターンオフしていない場合を考慮すると、上側回路部１３１と下側回路部１３２との間の分圧は、分圧器の出力ノードｂｇの電圧レベルを減少させる。ノードｂｇは、ＭＰ０のバックゲート入力ノードを表すので、ＭＰ０のスイッチング閾値が増大する。これは、ＰチャンネルＭＯＳスイッチＭＰ０をターンオフするのがより難しくなるという効果を持つ。
【００６６】
この際に、最終出力ノードｏｕｔの電圧レベルは増大する。最終出力ノードは、ＭＰ３０のゲートに接続されているので、ＰチャンネルＭＯＳスイッチＭＰ３０はターンオフする。これは、分圧器のキャンセルに通じており、全入力セル１００は他の論理状態に至り、ノードＪＮが高論理状態になる。この他の論理状態において、ＭＰ０及びＭＰ３０は、ターンオフされ、ノードｈｙｓｔは、グランドレベルｇｎｄになる。従って、ＭＰ２６は完全にターンオンされ、ノードｂｇは再びＶｃｃになる。これにより、全ＰチャンネルＭＯＳスイッチは、元の閾電圧（ＶＴＨＰ）を有するようになる。
【００６７】
言い換えれば、ＰチャンネルＭＯＳスイッチＭＰ３０は、プルアップデバイスとして作用し、ここで、ダイオードＤ０及びＰチャンネルスイッチＭＰ２６は、縮退したソースを表す。また、ＭＰ３０のソースは、ＭＰ０のバックゲートに接続されるので、低論理状態から高論理状態へと遷移する間、ＭＰ０の閾電圧は一時的に増大する。
【００６８】
回路配列１００の重要な一つの適用例は、前述のＡＵＰのＣＭＯＳロジックファミリの入力セルとして提供される。従って、この回路は異なるＡＵＰ仕様制限値の多様性を満たさなければならず、これは表１に与えられている。表１は、ＶＩＬ及びＶＩＨのＡＵＰ仕様制限値を示す。
【００６９】
【表１】
2009527176.tif 000003
【００７０】
従って、Ｖｃｃは動作電圧を示し、ＶＩＬは、高論理状態から低論理状態へと遷移するスイッチの値を示し、ＶＩＨは、低論理状態から高論理状態へと遷移するスイッチの値を示す。
【００７１】
後述するが、回路配列１００は、表１に与えられているＡＵＰ仕様制限値を満たす。入力セル１００のＡＵＰ互換性の電子特性に変えるために、ＳＰＩＣＥと称するシュミレーションプログラムを使用した。このプログラムか、又は同等のプログラムは電子回路設計の分野の当業者に良く知られている。
【００７２】
図２は、図示２５０を表し、回路１００のスイッチレベルが動作電圧Ｖｃｃの関数として示されている。この結果は、−４０℃〜８５℃の総合温度レンジに亘って異なる半導体プロセスのスイッチレベルの最小／最大分析と称されるものに基づいている。この場合のプロセスは、「低速」プロセス、「通常」プロセス、「高速」プロセスである。これらのプロセスは、シリコン製造プロセスにおける統計的拡散の故にシリコンの異なるタイプを表すものである。
【００７３】
曲線２５１ａは低電圧レベルから高電圧レベルに変換するＡＵＰ特性スイッチレベルＶＩＨを示す。２５１ｂは高電圧レベルから低電圧レベルに変換するＡＵＰ特性スイッチレベルＶＩＨを示す。
【００７４】
曲線２５２ａ及び２５２ｂは、入力セル１００のスイッチレベルの対応を示す。従って、曲線２５２ａは、低論理状態から高論理状態への入力セル１００の遷移のための閾電圧ＶＴＨＰＵＬＳを示す。曲線２５２ｂは、高論理状態を低論理状態へと遷移するための閾電圧ＶＴＨＭＩＮを示す。図２に示すように、二つの曲線２５２ａと２５２ｂは、ＡＵＰ仕様制限値内に収まっている。従って、回路配列１００は、ＡＵＰデバイスの入力セルとして使用することができる。
【００７５】
表２は、図２に示した異なるプロセスコーナのシミュレーション結果の正確な値を示している。即ち、表２は、プロセスコーナー（図２参照）、温度及び動作電圧Ｖｃｃのシミュレーション結果を示す。
【００７６】
【表２】
2009527176.tif 000004
【００７７】
図３は、動作電圧Ｖｃｃの関数としてヒストリシス動作の図３６０を示す。ヒステリシス動作は、ＶＴＨＭＩＮとＶＴＨＰＬＵＳとの間の電圧の相違を含む。３．３Ｖで同程度のヒステリシスである既知の標準的な入力セルは番号３６１に示している。入力セル１００のヒステリシス動作は、番号３６２に示している。低電圧では、本回路は、ヒステリシス動作を持続しており、その一方で既知の標準的セルのヒステリシス動作は、急速に減少することが観察できる。シミュレーションによれば、保障された最小ヒステリシスを超える総動作電圧レンジは既知の標準的な入力セルよりも極めて高いと結論付けられる。このシミュレーションの実際の値は、表３に示している。表３は、プロセスコーナー、温度及び動作電圧Ｖｃｃの変化における入力セル１００のヒステリシス動作のシミュレーション結果を示す。
【００７８】
【表３】
2009527176.tif 000005
【００７９】
表４は、更に追加の入力セルの特徴的値のシミュレーション結果を示す。この値は、ΔＩｃｃと称し、これはスイッチングイベント中のＶｃｃから流れる電流と静電流との間の差により決定される。改善した入力セル１００と、既知の標準的な入力セル、即ち基準となる入力セルとの間の比較を可能とするために、双方の入力セルのシミュレーション結果を示している。ΔＩｃｃ値は、異なる３つのプロセスコーナーと３つの温度‐４０℃，２５℃，８５℃としてそれぞれ与えられる。即ち、表４は、異なるプロセスコーナー及び異なる温度におけるΔＩｃｃ［Ａ］のシミュレーション結果の実際の値である。
【００８０】
【表４】
2009527176.tif 000006
【００８１】
表４に示すように、改善した入力セルの１００ΔＩｃｃは、基準の入力セルよりも約２５％低い。ＡＵＰ仕様制限値は、５０μＡである。改善した入力セルのシミュレーション結果は、ΔＩｃｃの最大値が７．２μＡであることを示している。
【００８２】
最後に言及しておくが、損失容量と改善した入力セル１００の交流動作のシミュレーションも行った。
【００８３】
基準となる設計と比べて、改善入力セルの消費電力容量（Capacitance Power Dissipation，ＣＰＤ）は約２５％大きい。通常の動作電圧３．３Ｖの場合、改善した入力セル１００のＣＰＤは、約９００ｆＦである。
【００８４】
交流動作は、入力セル１００のダウンストリームに配置した２００ｆＦの基準負荷でシミュレーションしており、この基準負荷は、図１に示される最終出力ノードｏｕｔに接続される。第１入力ノードｉｎから最終出力ノードｏｕｔへの伝達遅延は、前述の基準となる入力セルの伝達遅延に相当することが分かった。
【００８５】
本発明は、図に示される例を模範として限定しているわけではないことに留意する。特に、標準的なトランジスタか、又は例えばジャンクションＦＥＴなどの他のタイプのＦＥＴのような他のスイッチングデバイスによって本発明も実現できることは当業者にとって明らかである。本発明は、図１に示す回路配列１００において、ＰチャンネルＭＯＳデバイスは、ＮチャンネルＭＯＳデバイスに置き換えることや、又はその逆の場合も同様に、実現できることは明らかである。
【００８６】
更に、“備える（含む）”という用語は、他の素子やステップを除外するものではなく、単数扱いで説明する要素は複数の存在を除外するものではない。また、異なる一例に関して述べた要素も組み合わせることができる。
【００８７】
本発明の前述の一例を要約するために、一つ言及しておく。改善した入力セル１００は、総動作レンジに亘って前例の無い高度なヒステリシスを有するように設計されている。これは、低高遷移時のＰチャンネルＭＯＳスイッチデバイスＭＰ０の入力閾値の変更によって実現している。その結果、ヒステリシス動作は極めて向上した。シミュレーションは、典型的な全電圧範囲に亘って９０ｍＶの最小ヒステリシスである典型的な例が実現できることを示した。基準入力セルの性能は、既知の標準的なセル、即ち基準となる入力セルに相当する。スイッチレベルは、動作電圧の全範囲に亘って仕様制限値内にあり、且つ、対応するシリコンの半導体製造プロセスに存在する全ての該当するプロセスコーナーの仕様制限値内にある。既知の基準となる入力セルと比べると、ΔＩｃｃ値は２５％減少している。これは、バックゲートの電圧が低から高への遷移の間に調整されたＰチャンネルＭＯＳスイッチＭＰ０の変更に基づいている。更に、ＣＰＤは基準入力セルより２５％大きく、速度性能は基準入力セルに相当する。改善入力セルは、ＡＵＰのファミリに存在する要求を満たす。
【図面の簡単な説明】
【００８８】
【図１】本発明の一例に関する電子回路の回路図を示す図である。
【図２】図１に示す動作電圧に対する回路のスイッチレベルを示す図である。
【図３】図１に示す回路、及び基準となる回路の動作電圧に対するヒステリシス動作をそれぞれ示す図である。
【図１】
2009527176.tif 000007
【図２】
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【図３】
2009527176.tif 000009
【国際調査報告】
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2009527176.tif 000011