(57)【要約】  ウェーハ試験システムのオンボードプログラマブルコントローラを備えたプローブカードの設計及びプログラミングの方法が提供される。プログラマブルコントローラの導入の検討が、ＣＡＤウェーハレイアウト及びプローブカード設計プロセスに含まれる。（１）試験プロセスの間でさえ、特定のＩＣへの信号の方向を制御し、（２）ＩＣに供給する試験ベクトル信号を生成し、かつ（３）試験信号を受信して、受信した信号からの試験結果を処理するために、ＣＡＤ設計が、プログラマブルコントローラ（例えばこれをプログラムするＦＰＧＡ）にさらにロードされる。いくつかの実施形態では、プローブカード上のプログラマブルコントローラで、プローブカードの外部の試験機器を従来の試験機器から排除又は大幅に減少可能とするために必要な試験システム回路を制限するために、バーンインのみの試験が提供される。【選択図】  図７
2009540612.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）の試験を実行するための試験システムをプログラムする方法であって、
プローブカード上のメモリにコードを供給することを含む方法であり、
前記プローブカードは複数のプローブを含み、試験システムコントローラのチャネルから前記プローブを介して前記ＩＣへの試験信号の供給を制御するために、前記コードは前記プローブカード上のプログラマブルコントローラによって可読であり、試験システムコントローラのチャネルと前記複数のプローブとの相互接続関係は前記コードによって構成可能である、方法。
【請求項２】
前記プログラマブルコントローラは書替え可能ゲートアレイ（ＦＰＧＡ）を含み、前記試験システムコントローラの前記チャネルの個々のチャネルから前記プローブカード上の前記複数のプローブの異なるプローブに信号を選択的にルーティングするように前記ＦＰＧＡを構成するように前記コードが可読である、請求項１に記載の方法。
【請求項３】
前記ＦＰＧＡが、前記チャネルの個々のチャネルから前記ＩＣによって形成された異なる被試験デバイス（ＤＵＴ）に信号を選択的にルーティングする、請求項２に記載の方法。
【請求項４】
前記プログラマブルコントローラが、試験信号を生成し、前記プローブカードからの前記試験信号を前記ＩＣに印加することを可能にするように、前記コードが前記プログラマブルコントローラによって可読である、請求項１に記載の方法。
【請求項５】
前記プログラマブルコントローラが、前記プローブカードによってＩＣから受信される試験信号結果を処理し、前記プローブカードからの前記処理結果をユーザインタフェースに供給するように、前記コードがさらに前記プログラマブルコントローラによって可読である、請求項１に記載の方法。
【請求項６】
前記プログラマブルコントローラは、書替え可能ゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、及びマイクロプロセッサのうちの少なくとも１つを含む、請求項５に記載の方法。
【請求項７】
前記プログラマブルコントローラが、前記プローブカードの主ＰＣＢに取り付けられたドーターカード上に設けられ、前記プログラマブルコントローラは、前記ドーターカードから前記主ＰＣＢにシリアル方式で試験信号を供給するものであって、
前記プログラマブルコントローラから受信した前記試験信号を前記主ＰＣＢ上でシリアルからパラレルに変換することと、
前記試験信号を前記プローブに配信することと
をさらに含む、請求項１に記載の方法。
【請求項８】
コードが計算機支援設計（ＣＡＤ）システムから派生する、請求項１に記載の方法。
【請求項９】
前記プローブと前記ＩＣとの間の相互接続が前記ＣＡＤに基づいて構成可能である、請求項８に記載の方法。
【請求項１０】
前記コードが、前記試験システムコントローラの前記チャネルと前記プローブカードの前記プローブとの間の相互接続を設計するためのコンピュータ可読媒体を含むものであって、
前記方法は、
（ａ） 前記試験すべきＩＣのためのＩＣコンポーネント及びプローブカードに含まれうるコンポーネントを含む構造コンポーネントセルのセルライブラリを提供することであって、前記セルライブラリは前記構造コンポーネントセルの構造モデル及び挙動モデルを含み、前記構造モデルは、対応する前記構造コンポーネントセルのレイアウトを記述するものであり、
（ｂ）各々が前記構造コンポーネントセルの少なくとも１つと前記構造コンポーネントセルの少なくとも別の１つとの間に信号パスを形成するための相互接続コンポーネントセルを前記セルライブラリに提供することであって、前記相互接続コンポーネントセルの各々が、その対応する相互接続システムコンポーネントの構造及び行動モデルを含むものである、
ことをさらに含む、請求項１に記載の方法。
【請求項１１】
（ｃ）前記試験すべきＩＣに含まれる前記構造コンポーネントセル及び前記プローブカードを選択し、前記相互接続コンポーネントセルを選択する工程と、
（ｄ）工程（ｃ）で選択される前記相互接続コンポーネントセル及び前記構造コンポーネントセルのうちの少なくとも１つに含まれる挙動モデルに基づいて、前記試験すべきＩＣ及び前記プローブカードの挙動モデルを作成する工程と、
（ｅ）前記プローブカードと前記試験すべきＩＣとの間に通信が生じるときに、前記試験すべきＩＣ及び前記プローブカードの行動をシミュレートするために、工程（ｄ）で作成される前記行動モデルを使用する工程と
をさらに含む、請求項１０に記載の方法。 
【請求項１２】
（ｆ）工程（ｃ）で選択される前記プローブカード及び相互接続コンポーネントセル上の前記プログラマブルコンポーネントに基づいてプローブカード構造モデルを生成する工程と、 
（ｇ）前記プローブカード構造モデルに従って前記プローブカードを製造する工程と
をさらに含む、請求項１１に記載の方法。
【請求項１３】
工程（ｃ）が、前記プローブカードと前記試験すべきＩＣとの間の信号を選択的に方向付けるように、前記プローブカード上のＦＰＧＡの構成を決定することを含み、
（ｆ）工程（ｃ）で決定される前記構成に基づいて前記プローブカード上の前記ＦＰＧＡをプログラムすることをさらに含む、請求項１１に記載の方法。
【請求項１４】
（ｆ）工程（ｄ）の前記行動モデルに基づいて前記プローブカードから前記試験すべきＩＣに供給する試験信号を生成するために、前記プローブカード上のプログラマブルコントローラをプログラムする工程をさらに含む、請求項１１に記載の方法。
【請求項１５】
（ｈ）試験すべきＩＣから受信される信号に基づいて試験結果を判断するために、前記プローブカード上のプログラマブルコントローラをプログラムする工程であって、工程（ｄ）の前記行動モデルに基づいてプログラムする工程をさらに含む、請求項１４に記載の方法。
【請求項１６】
前記プローブカードの前記プログラマブルコントローラが、バーンインのための前記信号を試験中のデバイス（ＤＵＴ）を形成するＩＣに供給するために、プログラムを送り、電圧を消去するように構成され、前記ＤＵＴはメモリ装置を含む、請求項３に記載の方法。
【請求項１７】
前記プローブカードが、前記バーンインのために供給する前記信号を送信だけするように構成される、請求項１６に記載の方法。
【請求項１８】
前記ＤＵＴの各々の少なくとも１つのシリアルポートに直列試験信号が供給される、請求項１６に記載の方法。
【請求項１９】
前記ＤＵＴが、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、ＭＰＵ、及びフラッシュの少なくとも１つを含む、請求項１６に記載の方法。
【請求項２０】
前記プローブカード上の前記プログラマブルコントローラが、
バーンイン試験を実行するために前記ＤＵＴに供給するプログラム及び消去電圧制御信号を格納するメモリと、
前記メモリが、バーンイン試験を実行するために制御値のシーケンスを前記ＤＵＴに供給するように、アドレスのシーケンスを前記メモリに提供するために前記メモリに接続されたアドレスカウンタと、
データを前記メモリに格納するための、かつ前記アドレスカウンタを制御して前記一連のアドレスを前記メモリに送信することを可能にするために信号を供給するためのマイクロコントローラと、
前記プローブカード上の前記メモリとチャネルとの間に接続された出力バッファであって、各々が前記ＤＵＴのうちの１つに前記制御信号を供給する、出力バッファと、
を含む回路を含む、請求項１６に記載の方法。
【請求項２１】
前記プログラマブルコントローラは書替え可能ゲートアレイ（ＦＰＧＡ）を含むものであり、前記バーンインの間に前記ＦＰＧＡを部分的に再プログラムすることをさらに含む、請求項１６に記載の方法。
【請求項２２】
集積回路（ＩＣ）の試験を実行する方法であって、
前記ＩＣの試験中、プローブカード上の書替え可能ゲートアレイ（ＦＰＧＡ）を部分的に再構成することを含み、
前記プローブカードは複数のプローブを含み、前記ＦＰＧＡは、試験システムコントローラの個々のチャネルから前記試験中の前記ＩＣに対する前記複数のプローブのうちの異なるプローブへの試験信号の供給を制御するために再構成されている、方法。
【請求項２３】
プローブを支持する基板と、
試験中のデバイス（ＤＵＴ）に供給するために、試験システムコントローラのチャネルから前記プローブを通しての試験信号の供給を制御するプログラマブルコントローラと、
前記プログラマブルコントローラを構成するためのコードを格納するメモリ装置と
を含む、プローブカードと、
前記ＤＵＴの設計によって決められたとおりに前記試験チャネルの個々のチャネルから異なるＤＵＴに信号を選択的にルーティングするために、前記メモリ装置をプログラムするための設計を決定する計算機支援設計（ＣＡＤ）システムと
を含む、プローブカードシステム。
【請求項２４】
前記プログラマブルコントローラが書替え可能ゲートアレイ（ＦＰＧＡ）を含む、請求項２３に記載のプローブカードシステム。
【請求項２５】
前記ＣＡＤシステムがさらに、前記ＤＵＴのレイアウトを決定し、前記ＤＵＴのために決定された前記レイアウトに基づいて信号の前記ルーティングを選択する、請求項２３に記載のプローブカードシステム。
【請求項２６】
前記ＣＡＤシステムがさらに、前記ＤＵＴのために決定された前記レイアウトに基づいて、プログラミング用の回路素子の設計を前記プログラマブルコントローラに提供する、請求項２５に記載の前記プローブカードシステム。
【請求項２７】
請求項２３に記載の前記プローブカードシステムによって試験されるＤＵＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、プローブカードを備えた試験システムのプログラミングに関する。より具体的には、本発明の実施形態は、ウェーハ上の集積回路（ＩＣ）を試験するために使用されるオンボードフィーチャを有するプローブカードに関する。
【背景技術】
【０００２】
ウェーハ試験装置は一般的に、ウェーハ上のＩＣのパッドに電気的に接触するためのプローブを備えたプローブカードを含む。ウェーハ上のＩＣ接触パッドの位置、並びに試験のために送信される必要のある信号は、ＩＣ設計ごとに異なる。試験システムでは、テストラインの長さとプローブカード上のコンポーネントも、試験結果を最も良く解釈するために考慮されるべきである。試験機器のコストを考慮することも重要であり、設計者は一般的には、試験信号ソフトウェアの変更及び異なるウェーハのレイアウトを収容するためのプローブカードの変更だけを行おうとするが、それは、主要な試験システムコントローラ・コンポーネント及びオペレーティングシステムの交換のほうがはるかに高価だからである。ウェーハ上の異なるＩＣ構成を収容するように試験システムを設計及びプログラムするための従来の工程について以下に検討する。
【０００３】
I．ＩＣ設計及びウェーハレイアウトプロセス
ウェーハレイアウトプロセスについて検討（どのＩＣコンポーネントが含まれ、かつどのようにＩＣがウェーハ上に配置されるかを含む）は、試験システムの限界を定義する。ＩＣ上のパッドと接触するための試験システムプローブ位置、及び信号をプローブに分配するライン上で供給される信号は、ＩＣウェーハレイアウトに基づいて決定される。ウェーハ上のＩＣのレイアウトについての１つのプロセスが、２００３年３月２５日発行のMiller等による「Method of Designing, Fabricating, Testing and Interconnecting an IC to External Circuit Nodes（ＩＣの設計、製造、試験及びＩＣの外部回路ノードへの相互接続方法）」という名称の米国特許第６,５３９,５３１号で説明されている。
【０００４】
図１は、ウェーハ上のＩＣを設計かつ製造する典型的な従来技術のプロセスを示している。設計エンジニアは最初に、ＩＣの全体的なアーキテクチャを抽象的に記述する設計仕様を開発し（７０）、次にＩＣの高レベルハードウェア記述言語（ＨＤＬ）モデルを開発する（７２）。設計エンジニアはまた、ＨＤＬ回路モデルに基づく回路行動をシミュレートするように回路シミュレータをプログラムする（７４）。
【０００５】
その後、設計エンジニアは、通常、高レベルＨＤＬ回路モデルを回路のテクノロジー特有挙動モデル（例えばネットリスト）に変換するための計算機支援論理合成ツールを使用する（７６）。ネットリストモデルは一般的には、セルライブラリ（８０）によって提供されるモデルに基づく回路コンポーネントの行動を記述する。セルライブラリ（８０）の各セルは、ＩＣに組み込まれ得る各回路コンポーネントについてのネットリストレベルの行動モデル及び構造モデル（マスクレイアウト）を含む。セルライブラリ（８０）は、低レベル回路コンポーネント（例えば個々の抵抗器及びトランジスタ）、並びにより高レベルの標準的回路コンポーネント（例えば論理ゲート、メモリ、中央演算処理装置など）を記述するセルを含み得る。
【０００６】
反復的な合成プロセスの間に、設計エンジニアは、ネットリストモデルに基づく回路動作（circuit operation）を検証するためにシミュレータ及び他のツールを使用し（８２）、様々な制約を満たすネットリストモデルを作成するようにＨＨＤＬモデルを反復的に調整してもよい。
【０００７】
ネットリスト回路モデルの論理とタイミングを検証して、設計エンジニアは、ＩＣの入出力（Ｉ／Ｏ）の位置を固定するフロアプラン（floorplan）を設定する（７８）ために追加の計算機支援設計ツールを使用する。配置とルーティングのツールは、ＩＣの様々な層の詳細な層を設定するものであり、これらのセルを相互接続する導体（conductor）をルーティングする方法（８６）を概説する。回路コンポーネントの行動モデルに加えて、セルライブラリ（８４）の各構成セルも、ＩＣレイアウトに組み込むことができる回路コンポーネントの構造モデル（マスクレイアウト）を含む。計算機支援設計（ＣＡＤ）ツールはＩＣ設計を変更し、各変更が仕様をいかに良好に満たすかを判断するために各変更のシミュレーションと検証を行う（８８）。フロアプランの出力は、ＩＣの様々な層を製造する方法をＩＣ製造業者に教示する一組のマスクの形式のＩＣの構造モデルである。
【０００８】
II．試験システムの設計及び製造
ウェーハについてのＩＣ設計が完了すると、パッドのレイアウト及びパッドのピン機能が、製造の間にウェーハ上のコンポーネントを試験するための試験システムを構築かつプログラムするために使用される。コストを最小限に抑えるために、取替え可能なプローブカードが、試験システムコントローラとウェーハとの間のインタフェースとして一般的に構築されるが、これは、試験システムコントローラの構造修正のコストがはるかに高額だからである。
【０００９】
プローブカードは、プローブと、試験システムコントローラにリンクしているコネクタにプローブをリンクするための内部チャネル配線とを含む。スイッチ及びコンデンサなどのコンポーネントが、チャネルパスに含まれてもよい。チャネルの配置及びルーティングは、プローブカードの層を製造するためにマスクの作成の前に実行される。設計が完了すると、プローブ素子を備えたマイクロ電気機械システム（ＭＥＭ）を作成するためにいくつかの方法を用いてプローブカードを作成かつ製造することができ、プローブは、例えば、リソグラフィバネ接触、ワイヤ結合（wire bonds）、ニードルプローブ（needle probes）、コブラプローブ（cobra probes）を含む。次に、プローブカードのチャネルを通して供給する適切な試験信号を生成し、かつ試験結果を解釈するために受信される信号を分析するために、試験システムコントローラをプログラムすることができる。
【００１０】
参考のために、図２は、半導体ウェーハ上の試験下のデバイス（ＤＵＴ）を試験するためのプローブカードを使用する典型的な試験システムのブロック図である。試験システムは、通信ケーブル６によって試験ヘッド８に接続された試験システムコントローラ４を含み、これは自動試験機器（ＡＴＥ）テスタ又は汎用コンピュータであってもよい。試験システムはさらに、試験するウェーハ１４を載置するためのステージ１２から成るプローバ１０を含み、プローブカード１８上のプローブ１６でウェーハ１４と接触するようにステージ１２は可動である。プローバ１０は、ウェーハ１４上に形成されるＤＵＴと接触するプローブ１６を支持するプローブカード１８を含む。
【００１１】
この試験システムでは、試験信号は、試験システムコントローラ４によって生成され、通信ケーブル６、試験ヘッド８、プローブカード１８、プローブ１６を通して最終的にはウェーハ１４上のＤＵＴに送信される。試験システムコントローラ４から供給される試験データは、各チャネルが複数のプローブ１６のうち個々のプローブに伝達されるように、ケーブル６を通して設けられ、かつ試験ヘッド８内で分離される個々の試験チャネルへと分割される。試験ヘッド８からのチャネルは、フレキシブルケーブルコネクタ２４によってプローブカード１８にリンクされる。次に、プローブカード１８は、各チャネルをプローブ１６の別個のプローブにリンクする。その後、試験結果は、試験システムコントローラ４に返送するために、ウェーハ上のＤＵＴからプローブカード１８を通して試験ヘッド８に供給される。試験が完了すると、ウェーハはＤＵＴを切り離すためにダイスされる。
【００１２】
図３は、典型的なプローブカード１８のコンポーネントの断面図である。プローブカード１８は、ウェーハと直接接触するバネプローブ１６に電気経路と機械的支持の両方を提供するように構成される。プローブカード電気経路は、プリント回路基板（ＰＣＢ）３０と、インターポーザー３２と、間隔変換器３４とを通して設けられる。試験ヘッド８からの試験データは、ＰＣＢ３０の周囲に一般的に接続されるフレキシブルケーブルコネクタ２４を通して供給される。チャネル伝送線４０は、間隔変換器３４上のパッドの経路ピッチと合致するように、ＰＣＢ３０のコネクタ２４から水平方向にＰＣＢ３０上の接触パッドへと信号を分配する。インターポーザー３２は、バネプローブ電気接点４４を両側に配置した基板４２を含む。インターポーザー３２は、間隔変換器３４上のランドグリッドアレイ（ＬＧＡ）を形成するパッドに、ＰＣＢ３０上の個々のパッドを電気的に接続する。間隔変換器３４の基板４５のトレース４６は、ＬＧＡから、アレイに構成されたバネプローブ１６への接続を分配又は「間隔変換」する。
【００１３】
電気コンポーネントの機械的支持は、バックプレート５０、ブラケット（プローブヘッドブラケット）５２、フレーム（プローブヘッド補剛材フレーム）５４、板バネ５６、レベリングピン６２によって提供される。裏板５０はＰＣＢ３０の一方の面上に設けられるが、ブラケット５２は反対側の面に設けられ、ネジ５９で取り付けられる。板バネ５６は、ネジ５８によってブラケット５２に取り付けられる。板バネ５６は、ブラケット５２の内壁の中でフレーム５４を可動保持するように延在する。そしてフレーム５４は、その内壁の中で間隔変換器３４を支持するための水平延在部６０を含む。フレーム５４は、横方向の動きが制限されるように、プローブヘッドを囲み、かつブラケット５２の精密許容差を維持する。
【００１４】
レベリングピン６２は、電気素子の機械的支持を完了し、間隔変換器３４の水平化をもたらす。真鍮球６６が間隔変換器３４と点接触をもたらすように、レベリングピン６２は調節される。球６６は、電気コンポーネントからの隔離を維持するために、間隔変換器３４のＬＧＡの周辺部の外側に接触する。基板の水平化は、アドバンシングネジ又はレベリングピン６２の使用によるこれらの球の正確な調節によって達成される。レベリングピン６２は、裏板５０及びＰＣＢ３０のサポート６５を通してネジ止めされる。球６６が間隔変換器３４と接触した状態を維持するように、レベリングピンネジ６２の動きは板バネ５６によって妨害される。図４は、図３のプローブカードのコンポーネントの分解組立図である。図５は、図４で示すＰＣＢ３０の反対側の面の斜視図であり、その周辺部に沿ったコネクタ２４の配置を示す。
【００１５】
プローブカードアセンブリの別の実施形態は、２００３年９月２３日発行のEldridge等による「Probe Card Assembly（プローブカードアセンブリ）」という名称の米国特許第６,６２４,６４８号、２００３年９月９日発行のEldridge等による「Probe Card Assembly and Kit and Methods of Making Same（プローブカードアセンブリ及びキット、並びにこれらの製造方法）」という名称の米国特許第６,６１５,４８５号、２００５年１月４日発行のKhandros, Jr.等による「Probe Card Assembly（プローブカードアセンブリ）」という名称の米国特許第６,８３８,８９３号、２００５年２月１５日発行のSporck等による「共面ドーターカードを備えたプローブカード」という名称の米国特許第６,８５６,１５０号に説明されている。  
【００１６】
III．ウェーハ試験
試験システムは一般的に、一例では、ＩＣがまだ、ウェーハが個々のチップにダイスされる前にウェーハ上のダイの形状である時に、例えば製造中のウェーハ上のダイナミックランダムアクセスメモリ（ＤＲＡＭ）などのメモリコンポーネントを試験するために使用される。「修理可能な」ＤＲＡＭは一般的に、欠陥セルがある行又は列と取り替えることができるメモリセルの１つ以上の「予備の」列又は行を有する。ウェーハ試験は、欠陥セルを含む列又は行と取り替えるために予備の列又は行をどのようにしたら最適に割り当てることができるかを判断するための「冗長分析」を含むことができる。そして、欠陥セルを有する行及び列の代わりにセルの予備列及び／又は列が使用されるように、メモリは、ＩＣ内の信号経路ルーティングを適切に改変するためのレーザ又はその他の手段を使用して修理される。
【００１７】
ＩＣに修理可能なメモリがないときは、ウェーハは、個々のダイを切り離すために「ダイスされて」、パッケージされる。パッケージされたＩＣは「バーンイン」プロセスを受けてもよく、この「バーンイン」プロセスにおいて、パッケージされたＩＣは、作業環境で直面し得る種類の熱と電圧ストレス下に置くためにオーブンで加熱される。
【００１８】
ウェーハ上のＤＵＴの密度が増加した典型的試験システムコントローラの制限とは、すべてのＤＵＴがプローブカードの１回のタッチダウンの間に試験できるとは限らないということである。技術が発達すると、より多くのＤＵＴが１つのウェーハ上に製造される。新しい試験システムコントローラのコストを避けるために、試験システムのウェーハへのタッチダウンが複数回実行される。しかし、タッチダウンはウェーハに損害を与える可能性を高くするので、複数回のタッチダウンは好ましくないかもしれず、タッチダウンは試験システムのプローブの磨耗をさらに増し、交換費用が高額になり得る。
【発明の概要】
【００１９】
本発明のいくつかの実施形態に従って、１つ以上のインテリジェントオンボードフィーチャを有するプローブカードを設計及びプログラムするための方法が提供される。プローブカードのオンボードフィーチャは、（ａ）プローブカード上に含まれるマイクロコントローラ、プロセッサ、又はＦＰＧＡなどの制御コンポーネント、（ｂ）プローブカードのＰＣＢ上の輪郭領域を形成する試験システムコントローラ接続と試験システムコントローラ接続との間に設けられるスタックされた又は垂直指向のドーターカード（スタックされたドーターカードは、試験回路コンポーネントを収容する）、（ｃ）オンボードマイクロコントローラ又はＦＰＧＡ並びに関連するマルチプレクサ及びＤ／Ａ変換器を用いて提供される試験機能、（ｄ）プローブカード上に設けられるマイクロコントローラ又はＦＰＧＡと試験システムコントローラとの間の通信バスの使用のうち、少なくとも１つ以上を含み得る。
【００２０】
本発明のいくつかの実施形態では、試験システムは、ダイスされる前にウェーハ上のＩＣのバーンイン試験を実行するように構成することができる。バーンイン試験コンポーネントは、プローブカード上に、又は主プローブカードに取り付けられた１つ以上のスタックドーターカード上に直接設けることができる。
【００２１】
さらに他の実施形態では、必要な試験システムコンポーネントを制限するためにバーンイン試験だけを実行することができ、場合によっては複雑なＡＴＥタイプの試験システムコントローラを不要にする。ＡＴＥタイプのテスタを不要とするために、外部電源及び試験回路とのインタフェースとなるパソコンと共に、試験回路をプローブカード上に設けることができる。
【００２２】
いくつかの実施形態では、単純化されたプローブカードをフレーム又はカセットに追加することができ、フレーム内のすべてのプローブカードは、１つのパソコン又はホストコントローラを用いて制御される。
【図面の簡単な説明】
【００２３】
本発明の実施形態のさらなる詳細は、添付図を使用して説明される。
【００２４】
【図１】図１は、ウェーハ上のＩＣを設計及び製造するための典型的な従来技術の工程を例示する。
【図２】図２は、半導体ウェーハ上の試験下のデバイス（ＤＵＴ）を試験するためにプローブカードを用いた典型的な試験システムのブロック図である。
【図３】図３は、典型的なプローブカードのコンポーネントの断面図である。
【図４】図４は、図３のプローブカードのコンポーネントの分解組立図である。
【図５】図５は、図４で示すＰＣＢの反対側の面の斜視図である。
【図６】図６は、本発明のいくつかの実施形態に従って試験を実行するようにプログラムできるオンボードコンポーネントを含むように図３に示されるプローブカード構成を修正したプローブカードの断面図である。
【図７】図７は、本発明のいくつかの実施形態に従った図６のプローブカードのコンポーネントの回路図である。
【図８】図８は、本発明のいくつかの実施形態に従った図６のプローブカードのコンポーネントの別の回路図である。
【図８Ａ】図８Ａは、本発明のいくつかの実施形態に従ってＤＵＴに分配するために、ドーターカード上で並列から直列への変換を行い、かつ主ＰＣＢ上でシリアルからパラレルに戻す変換を行うプローブカードを例示している他の回路図である。
【図９】図９は、必要とされる試験回路コンポーネントを減らすために、試験を実質的にバーンイン試験とする、本発明のいくつかの実施形態に従う試験システム設定を示す。
【図１０】図１０は、不揮発性メモリのバーンイン試験を実行するために図９のプローブカード上に含むことができる回路の実施形態を示す。
【図１１】図１１は、不揮発性メモリエレメントの試験のために図１０に関して説明されるコンポーネントの機能を提供するとともに、試験コントローラ及び電源へのインタフェースとなるＦＰＧＡを備えた本発明の実施形態を示す。
【図１２】図１２は、いくつかのプローブカードが１つのプローバを形成するようにフレームにまとめて接続可能である、本発明の他の実施形態を示す。
【発明を実施するための形態】
【００２５】
I．オンボードインテリジェント回路を有するプローブカード
図６は、本発明のいくつかの実施形態に従って試験を実行するようにプログラムすることができるオンボードコンポーネントを含むように図３に示されるプローブカードの構成を修正したプローブカードの断面図である。このプローブカードは、２枚のドーターカード１００を含む。便宜上、図３と同様に図６でも使用されているコンポーネントには、同様に付している。ドーターカード１００は、図６ではスタックコネクタ１０４１〜１０４４によって接続されている様子が示されている。２枚のドーターカード１００が示されているが、１枚のカード、２枚より多いカード、又はドーターカード１００なしのＰＣＢだけを、オンボードインテリジェント回路を支持するために使用することができる。
【００２６】
図示されるように、ドーターカード１００は、試験システムコントローラインタフェースコネクタ２４と試験システムコントローラインタフェースコネクタ２４との間の利用可能な空間に設けることができる。コネクタ２４を使用して取り付けられた試験システムコントローラ（図示されていない）は、その中にドーターカードをスタックすることができるコネクタ２４よりも上の高さを制限することができる。示される構成では、裏板５０に開口部を設けることができ、ドーターカード１００をベースＰＣＢ３０に接続することができる輪郭領域を形成する。ドーターカードのために利用できるプローブカードの領域は、本発明のいくつかの実施形態に従って、試験システムコントローラ接続及びプローバの制約によって一般に決定される。試験システムコントローラインタフェースコネクタ２４と試験システムコントローラインタフェースコネクタ２４との間の限られた水平空間では、本発明の実施形態に従ったアーキテクチャのために追加の回路を収容するボード領域は、プローブカード１８の輪郭領域内に追加のドーターカード１００をスタックすることによって得ることができる。図６に示されないいくつかの他の実施形態では、ドーターカードの設置は、インタフェースコネクタ２４とインタフェースコネクタ２４で画成される周辺部内に制限されない。いくつかの実施形態では、１枚以上のドーターカードをインタフェースコネクタ２４で画成される周辺部の外側に配置することができる。
【００２７】
スタックコネクタ１０４１〜１０４４は、ベースＰＣＢ３０及び／又はドーターカード１００の各々の表面上に設けることができる１つ以上の離散コンポーネント１１４の空間を提供する。離散コンポーネント１１４は、異なるタイプのコンポーネント（例えば電力供給ラインのための１つ以上のバイパスコンデンサ）を含むことができる。いくつかの実施形態では、これらのタイプの離散コンポーネント１１２は、さらに又は上記に代わって、間隔変換器３４上に設けることができる。いくつかの実施形態では、離散コンポーネント１１２は、減結合コンデンサであり得る。離散コンポーネント１１２を収容するために、いくつかのバネ接点４４をインターポーザー３２から除去することができ、間隔変換器３４においてラインの再ルーティングが行われる。試験結果に影響を及ぼす電力線上の容量を増やすために、プローブ１６に電力を供給するラインの近くに減結合コンデンサなどの１つ以上の離散コンポーネント１１２を置くことができる。容量が減結合を改善する場所の近傍に配置されることによって、コンデンサのために使われる容量をより少なくすることができる。
【００２８】
いくつかの実施形態のドーターカード１００は、１つ以上のマイクロコントローラであり得る離散コンポーネント１１４を含むことができる。ドーターカード１００上に示されるが、ドーターカード１００、ベースＰＣＢ３０、及び間隔変換器３４のうちの１つ以上の上に類似のマイクロコントローラを設けることができる。マイクロコントローラは、マイクロプロセッサ、シーケンサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、又は試験又は制御信号を生成し、かつこれらを電気回路に供給するためのコントローラとしてプログラム／構成することができる他のコントローラ又はデバイスを含む、様々なプログラマブルコントローラのいずれであってもよい。一実施形態では、マイクロコントローラは、米国アリゾナ州チャンドラーのマイクロチップ・テクノロジー社から入手可能なＡ／Ｄ機能を有するマイクロチップPIC18FXX20である。
【００２９】
ドーターカード１００又はベースＰＣＢ３０上の離散コンポーネント１１４、又は間隔変換器３４上の離散コンポーネント１１２は、マイクロコントローラによって、又はプローブカード、もしくは他のタイプの離散コンポーネント１１２、１１４、又はプローブカードの外部のコンポーネントのいずれかの上の別のプロセッサによって使用するために１つ以上のメモリを含むことができる。このメモリは、一時的ストレージを提供するランダムアクセスメモリ（ＲＡＭ）、又はより恒久的ストレージを提供する装置（例えばフラッシュメモリ）であり得る。メモリは、ＦＰＧＡ用の構成メモリ、又はマイクロコントローラのオンボードに設けられるメモリデバイスでもあり得る。マイクロコントローラ又は他のプロセッサが試験を実行することを可能にするために、試験ベクトル又は試験プログラムを含むようにメモリをプログラムすることができる。同様に、メモリは、試験信号を生成し、かつ受信した試験信号に基づいて試験結果を解釈するため、並びに試験システム構成を提供するためのコードを含むことができる。
【００３０】
マイクロコントローラ（例えば図７のマイクロコントローラ１１０）及びメモリ、又は離散コンポーネント１１４として含まれる発熱し得る他のコンポーネントを収容するために、ドーターカード１００又はベースＰＣＢ３０上の離散コンポーネント１１４と共に、温度制御システムを含むことができる。温度制御システムは、温度センサ、並びにヒートシンク、ファン、電気クーラー、ヒーター、又はコンポーネントの温度を望ましい範囲内に維持するために必要なその他のデバイスを含むことができる。
【００３１】
離散コンポーネント１１２及び１１４は、１つ以上の電圧レギュレータ、ＤＣ／ＤＣ変換器、リレー、マルチプレクサ、スイッチ、Ｄ／Ａ変換器、Ａ／Ｄ変換器、シフトレジスタなどをさらに含むことができる。本発明のいくつかの実施形態に従った離散コンポーネント１１４の例は、図７及び図８の回路図に示されている。 
【００３２】
図７を参照して、間隔変換器３４のいくつかの実施形態は、それぞれのＤＵＴ１２４１〜１２４４に入力を提供するように各プローブと直列に置かれた薄膜抵抗器１２０１〜１２０４を含むように示される。間隔変換器３４の抵抗器１２０１〜１２０４は、故障又はショートしたＤＵＴを正常なＤＵＴ入力から分離する際に手助けするために、各ＤＵＴ１２４１〜１２０４の入力と直列に置かれる。図６に示される間隔変換器３４は、多層セラミック基板であってもよく、又は多層有機基板から形成されてもよく、薄膜材料は、プローブへの経路内の１つ以上の層上に設けられる抵抗器１２０１〜１２０４を形成する。典型的なＤＵＴ分離抵抗器は、２００３年８月５日発行のMiller等による「ウェーハ相互接続構造のための閉グリッドバスアーキテクチャ」という名称の米国特許第６,６０３,３２３号に説明されている。
【００３３】
他の実施形態では、直列抵抗器の代わりとして、故障したＤＵＴを分離するためにバッファを各ＤＵＴ入力と直列に置くことができ、これは、２００３年１０月２３日発行のMiller等による「制御された等しい時間遅延を有する分離バッファ」という名称の米国特許出願第１０／６９３,１３３号に説明されている。次に、バッファを有する各ラインで提供される遅延が均一であることを保証するために、ベースＰＣＢ３０又はドーターカード１００上に回路が含まれ、この回路は、上で参照された米国特許出願第１０／６９３,１３３号で説明されている。
【００３４】
プログラミングを必要とする個別デバイスのさらなる詳細は、以下のセクションで説明する。
【００３５】
Ａ．ＤＵＴ電力分離（Power Isolation）及び電力制御
システムは、使用できるＤＵＴ電源の数について制限することができる。しかし、１つの電源が複数のＤＵＴを駆動するために使用される場合は、故障又はショートしたＤＵＴは、同じ試験システムコントローラ電源に接続している他の正常なデバイスに影響を及ぼすかもしれない。各チャネルブランチが追加されると電力の減少が起こるので、複数のＤＵＴを駆動する電源によって供給される電力を制御することは有用であり得る。
【００３６】
図７に示されるように、本発明のいくつかの実施形態は、故障したＤＵＴを分離するために、各ＤＵＴ電力ピンと直列の電圧レギュレータ１３０１〜１３０４、電流制限器又はスイッチを使用する。図７は４個の電圧レギュレータを示しているが、４個より多く又は少なくてもよい。さらに、試験システムコントローラ４から供給されると示されているが、電力は、別個の電源からＤＣ／ＤＣ変換器１３４を通して電圧レギュレータ１３０１〜１３０４に供給することができる。電圧レギュレータ１３０１〜１３０４は、試験システムコントローラ電力供給ライン１３２から電力の供給を受け、複数のＤＵＴ１２４１〜１２４４に電力を供給するために電力供給ライン１３２から電力を供給することができる。電圧レギュレータ１３０１〜１３０４は、ショート又は類似の故障が生じたＤＵＴに起因する過電流を検出し、次に、故障したＤＵＴへの電力を遮断又は制限することによって、正常なＤＵＴから故障したＤＵＴを分離するように機能する。図７では電圧レギュレータとして示されているが、電圧レギュレータ１３０１〜１３０４の代わりに、故障したＤＵＴの分離を可能にする同様のフィードバックを有するスイッチ又は電流制限器を用いることもできる。
【００３７】
電圧レギュレータ１３０１〜１３０４によってもたらされる電源分離に加えて、本発明のいくつかの実施形態は、１つの電源が複数のＤＵＴを駆動することをより良好に可能にするために、ＤＵＴ電源チャネルからの電力を増やすためのプログラマブルコンポーネントを設ける。示される実施形態では、電力を増やすために、試験システムコントローラ４とＤＵＴ電圧レギュレータ１３０１〜１３０４の間のドーターカード１００上に、追加のＤＵＴ電力を供給するためにＤＣ／ＤＣ変換器１３４を設けることができる。試験システムコントローラ４は、固定最大電流を有するプログラマブル電圧出力を一般的に供給する電源を有する。多くのＤＵＴは、試験システムコントローラ４によって供給されるよりも低い電圧で作動する。よって、試験システムコントローラ４は、より高い電圧にプログラムすることができ、ＤＣ／ＤＣ変換器１３４は、試験システムコントローラの電源がより多くのＤＵＴを駆動することを可能にしているより低い電圧のより高い電流へと制御する（regulate down）ことができる。スタンドアロンＰＣが試験システムコントローラ４の代わりに使用される場合は、より低い電流で動作し、負電流を流す配線を減らすことができる。
【００３８】
正確な電圧が確実に試験システムに供給されるようにするために、本発明のいくつかの実施形態は、電圧レギュレータ１３０１〜１３０４、並びに他のプローブカードコンポーネントの較正及び監視を行う。図７では、マイクロコントローラ１１０は、ＤＵＴ故障のためにいつ電流が遮断されるかを決定するために、例えば電圧レギュレータ１３０１〜１３０４の出力を監視するように接続されている様子が示されている。電流信号を受信することに加えて、マイクロコントローラ１１０又はプローブカードの他のプロセッサ又は離散コンポーネントは、電圧レギュレータ１３０１〜１３０４を較正するように構成することができる。次に、レギュレータ１３０１〜１３０４を通して電圧出力を制御するためにマイクロコントローラ１１０又は他のコンポーネントから制御信号を供給することができる。
【００３９】
Ｂ．プローブカードセルフ試験
ＤＵＴ試験の並列性は、プローブカードの試験信号のファンアウトによって提供することができ、試験機能性の一部は、プローブカードに移動することができる。プローブカード上のフィーチャは、追加の試験システムコントローラ機能性を必要とせずに、プローブカード試験機能の整合性を確保するために設けることができる。従来のプローブカードでは、試験システムコントローラは一般に、各チャネルの整合性を監視することができる。１つの試験システムコントローラチャネルがブランチ経由で複数のＤＵＴに分散され、ＤＵＴを分離するためにコンポーネントがチャネルブランチに追加された場合、１つの分散されていないチャネルのために設計された試験システムコントローラによって行われるプローブカード整合性チェックは、もはや試験システムの有効なチェックではないかもしれない。
【００４０】
よって、図７で示されるように、本発明のいくつかの実施形態は、分散されたチャネル上のコンポーネント並びにプローブカードコンポーネント（例えば、マイクロコントローラ１１０、直並列レジスタ（コントローラ）１４６、マルチプレクサ１４０及び１４２、Ｄ／Ａ変換器１４４、Ａ／Ｄ変換器１４７、及びプローブカードに追加される試験機能の整合性を保証するためのプローブカードの他の回路コンポーネント）のセルフ試験を実行する。マイクロコントローラ１１０で実行される操作モード、又は他のドーターカード又はベースＰＣＢ３０上の処理装置は、個々のドーターカードＰＣＢアセンブリ及びベースＰＣＢアセンブリの試験を可能にするセルフ試験を提供することができる。
【００４１】
マイクロコントローラ１１０のメモリの制御ソフトウェアは、セルフ試験を提供することができる。次に、マイクロコントローラ１１０から試験システムコントローラ４、又は他のユーザインタフェース（図示されていない）（例えばプローブカード１８の外部のパソコンなど）に試験結果を報告することができる。マイクロコントローラ１１０は、標準的なプローブカード試験計測ツールを使用するプローブカード試験を可能にするように、プローブカードの再構成を可能にするプログラマブルモードを含むこともできる。使用し得る標準的計測ツールの一例は、アプライド・プレジション社が製造するprobeWoRxシステムである。このようなツールは、プローブカードに置かれる試験フィーチャ（test features）と協調して機能するように、ハードウェア又はソフトウェアの修正を要求することがある。このようなプログラマブルモードと共にプローブカードを使用することによって、プローブカードがウェーハ試験環境で試験システムにインストールされている間、セルフ試験を実行することができる。
【００４２】
セルフ試験モードとは別に、マイクロコントローラ１１０又はプローブカード１８の他のプロセッサは、プローブカード１８の「状態（health）」すなわち性能をリアルタイム又は略リアルタイムで監視かつ報告するモードを含むことができる。一例として、マイクロコントローラ１１０は、図７では電圧レギュレータ１３０１〜１３０４の出力を受信する様子が示されており、この場合、ＤＵＴの「状態」は、ＤＵＴが故障したか否かに関連している。当然のことながら、ＤＵＴの「状態」が他のパラメータ情報に関連する場合もある。レギュレータ１３０１〜１３０４の較正を行うためのプローブカード上の回路、並びにプローブカードの他のコンポーネントは、「状態」の監視の精度をさらに保証することができる。ＤＵＴの「状態」を監視するために、又はベースＰＣＢ３０及びドーターカード１００のコンポーネントが正しく機能することを保証し、かつ結果を試験システムコントローラ４又は他のユーザインタフェースに報告するために、マイクロコントローラ１１０又はプローブカード上の他の回路を同様に接続することができる。
【００４３】
セルフ試験及びリアルタイム又はほぼリアルタイムの「状態」監視に加えて、マイクロコントローラ１１０又はプローブカード１８の他のプロセッサは、イベントログを提供することができる。ログを取るイベントは、例えば、試験履歴、ウェーハ統計、正常／異常統計、ＤＵＴサイト／ピン故障、又はプローブカードを用いて試験する際に望ましいその他のデータを含むことができる。マイクロコントローラ１１０に含まれるか、又はプローブカード１８に別個に含まれるメモリは、イベントログデータを格納するために使用することができる。
【００４４】
Ｃ．シリアルバスインタフェース
ドーターカードの使用で必要な経路及びコネクタ資源の量を減らすために、並列接続とは対照的に、本発明の実施形態に従ってシリアルバス１４５を設けることができる。図７のマイクロコントローラ１１０は、追加領域のオーバヘッドなしでシリアルバス１４５を制御するために、いくつかの実施形態で直列バスインタフェースを提供する。プローブカード１８のシリアルバス１４５は、パラレルインターフェースよりも少ないインタフェース配線でのプローブカードのビルトインセルフ試験（ＢＩＳＴ）フィーチャの分配を可能にする。
【００４５】
シリアルバス１４５は、ドーターカード１００とベースＰＣＢ３０との間に設けられる。図７では１枚のドーターカード１００が示されているが、追加のドーターカードとドーターカードとの間、又は追加のドーターカードとベースＰＣＢ３０との間に設けられるシリアルバスと共により多くのドーターカードを使用することができる。シリアルバス１４５は、パラレルバスより少ないコネクタ及び配線資源で、ベースＰＣＢ３０とドーターカードとの間の通信を可能にする。シリアル−パラレル変換器（例えばシリアル−パラレル・シフトレジスタ１４６）は、完全に並列なインタフェースよりも少ない経路及びコネクタ資源で直列バス信号を個々のＤＵＴに配信するために、ベースＰＣＢ３０上に設けられる。
【００４６】
単純なシリアル−パラレル・シフトレジスタ１４６として示されているが、シリアル−パラレル・シフトデバイス１４６は、例えばパラレル・シリアル変換の基本的機能を有するプロセッサ、ＤＳＰ、ＦＰＧＡ、ＰＬＤ又はマイクロコントローラなどのプログラマブルコントローラであってもよい。プロセッサとして、ユニット１４６は、セルフ試験機能を実行し、プログラミング又はデータをドーターカード上の他のプロセッサに提供する機能を果たし、かつシリアルバス１４５を通してプロセッサのデイジーチェーン接続を提供する機能を果たすように構成することもできる。
【００４７】
プロセッサとして、シリアル−パラレル・コントローラユニット１４６はさらに、圧縮データ形式を利用し、かつデータ及び試験ベクトルを圧縮及び解凍する機能を果たすことができる。例えば、シリアル−パラレル・コントローラユニット１４６は、シリアルバスに取り付けられていないコンポーネントから２進化１０進数（ＢＣＤ）データを受信し、以降の配信のためにＢＣＤデータをシリアルデータに変換するように構成することができる。類似のデータの圧縮と解凍は、プローブカード１８のドーターカード１００又はベースＰＣＢ３０のうちの１つに含まれる他のプログラマブルコントローラ又はプロセッサによってもたらすことができる。
【００４８】
同様に、プロセッサとして構成されるシリアル−パラレル・コントローラユニット１４６は、プローブカードがＤＵＴのスキャン試験フィーチャをサポートするのを可能にすることができる。スキャンポートは一般的には、チップのビルトインセルフ試験（ＢＩＳＴ）を提供するように製造の際に使用され、その後でスキャンポートは、製造後にはパッケージリードに接続されない。シリアル−パラレル・コントローラユニットへの、又はシリアルバスに取り付けられた他のスキャン試験回路へのＤＵＴの接続では、試験システムコントローラ４と共に又はこれとは別にシリアル−パラレル・コントローラユニット１４６によってＤＵＴのスキャン試験フィーチャを可能とすることができる。
【００４９】
試験システムコントローラ４へのシリアルインターフェース１３３が、さらに図７に示されている。シリアルインターフェース１３３は１本のラインとして示されているが、複数のワイヤを含み、パラレルインターフェースよりも少ない配線及びコネクタ資源で試験システムコントローラ４からのシリアル通信を提供する。シリアルインターフェース１３３では、試験システムコントローラ４は、直並列変換器１４６又はマイクロコントローラ１１０に制御信号をルーティングすることができる。シリアルインターフェース１３３は、いくつかの実施形態において試験システムコントローラ４の合同検査作業グループ（ＪＴＡＧ）シリアルポートから提供することができ、試験システムコントローラ４のスキャンレジスタは、試験システムコントローラ４からシリアル制御信号を供給するために使用される。
【００５０】
試験システムコントローラ４はマイクロコントローラ１１０とのシリアルインターフェース１３３接続を有することが示されているが、他のタイプの通信インタフェース（パラレルインターフェース１３５（これも図示されている）など）を設けることができる。追加のインタフェースは、シリアルインターフェース１３３と組み合わせて又は単独で使用することができる。他のタイプのインタフェースは、試験システムコントローラ４が利用可能にできるＲＦ、無線、ネットワーク、ＩＲ、又は様々な接続を含むことができる。マイクロコントローラ１１０だけに接続するように示されているが、パラレルインターフェース１３５は、プローブカード１８上の他のデバイスに直接又はバス経由で接続することができる。
【００５１】
シリアルバス１４５は、アナログ信号をＤＵＴに、かつＤＵＴから配信するために使用することもできる。本発明の実施形態は、シリアル信号をアナログ形式に変換し、この信号を複数のＤＵＴに配信するために、シリアルデジタル-アナログ（Ｄ／Ａ）変換器（ＤＡＣ）１４４を含むことができる。Ｄ／Ａ変換器１４４は、シリアル−パラレル・シフトレジスタ１４６からシリアルバス１４５を通して試験信号入力を受信するが、この信号は、シリアルバス１４５に接続している他のコンポーネントから供給されることも可能である。Ｄ／Ａ変換器１４４は、パラレルインターフェースよりも少ない配線及びＰＣＢ領域でアナログ電圧をＤＵＴに供給するためのシリアルインターフェースバス１４５に接続している１パッケージにつき複数のＤ／Ａ変換器（一般的には１パッケージにつき８個、１６個又は３２個）を含むことができる。シリアルバス経由で信号を供給するために、ＤＵＴからアナログ信号を受信し、これをデジタル形式に変換するように、アナログ-デジタル（Ａ／Ｄ）変換器（ＡＤＣ）１４７をさらに含むことができる。電圧レギュレータ１３０１〜１３０４がセルフ試験と試験整合性保証の両方のために適正に機能していることをマイクロコントローラが確実なものとすることができるように、電圧レギュレータ１３０１〜１３０４の出力からのフィードバックをマイクロコントローラ１１０に供給するために、アナログマルチプレクサ（ＭＵＸ）１４２をさらに設けることができる。
【００５２】
Ｄ．プログラマブルルーティングのためのＦＰＧＡ
図８は、本発明のいくつかの実施形態に従った図６のプローブカード上で使用することができるコンポーネントの別の回路図である。図８の回路は、ベースＰＣＢ３０上の直並列シフトレジスタ１４６、シリアルＤＡＣ１４４、及びシリアルＡＤＣ１４７の代わりにＦＰＧＡ１５０を使用することによって図７を修正する。いくつかの実施形態では、ＦＰＧＡ１５０は、これら３つのすべてよりも少ないコンポーネント（例えば任意の２つ）に取って代わる。 
【００５３】
ＦＰＧＡ１５０は、オンボードマイクロコントローラを含むことができるか、又はマイクロコントローラ１１０の機能、並びに追加の機能のうちの１つ以上を提供するようにプログラム／構成されることができる。よって、図７のマイクロコントローラ１１０は、ＦＰＧＡ１５０がその機能を担うので、図８では取り除かれている。同様に、図８のＦＰＧＡ１５０は、図７のアナログマルチプレクサ１４２の機能、並びに追加の機能のうちの１つ以上を実行するようにプログラムすることができる。よって、電圧レギュレータ１３０１〜１３０４の出力は、図８ではＦＰＧＡ１５０に供給されるように示され、図７のアナログマルチプレクサ１４２は図８では取り除かれている。他のコンポーネントは図７と同様に図８でも使用され、同様に付されている。
【００５４】
ＦＰＧＡ１５０は、Verilogなどのプログラムによってプログラム又は構成することができる。ＦＰＧＡ１５０のプログラミング又は構成は、プローブカード１８上にＦＰＧＡ１５０をインストールする前に提供することができる。ＦＰＧＡ１５０のプログラミング又は構成はさらに、プローブカード１８に接続している試験システムコントローラ４又は他のユーザインタフェースを使用したインストールの後で実行することができる。ＦＰＧＡ１５０は、ＤＵＴのために必要な特定の試験を容易にするために１つ以上のＤＵＴからの応答に基づいて、再構成することができ、又はオンザフライで部分的再構成することができる。再構成によって、試験システムコントローラからのチャネルがＤＵＴの応答に応じて異なるプローブに再接続されることを可能にする。
【００５５】
ＦＰＧＡ１５０は、ドーターカード１００とベースＰＣＢ３０との間の経路及びコネクタの数を減らすためにベースＰＣＢ１５０上に置くことができる。あるいは、ＦＰＧＡ１５０は、ドーターカード１００又は別個のＰＣＢに含むことができる。ＦＰＧＡ１５０は、試験システムコントローラ４のシリアルインターフェース１３３との効率的な通信を提供するためにシリアルバス１４５にシリアルインターフェースを提供し、並びに試験システムコントローラ４のパラレルインターフェース１３５と通信するためにパラレルインターフェースを提供することが示される。
【００５６】
図８Ａは図８の回路の修正を示し、いかにして別々のＦＰＧＡ１５０Ａと１５０Ｂが、本発明のいくつかの実施形態に従ってドーターカード１００に移動されたいくつかの機能を提供するかを示している。信号の効率的な送信のために、ドーターカード１００上のＦＰＧＡ１５０Ａは、パラレルバス１３５経由でパラレルに信号を受信し、ベースＰＣＢ１５０上のＦＰＧＡ１５０Ｂへの送信のためにパラレル信号をシリアルに変換する様子が示されている。次にＦＰＧＡ１５０Ｂは、個々のＤＵＴ１２４１〜１２４４に送信するために信号をシリアルからパラレルに変換する。同様に、ＤＵＴ１２４１〜１２４４からの信号は、ＦＰＧＡ１５０Ａへの送信のためにＦＰＧＡ１５０Ｂでパラレルからシリアルに変換され、その一方で、ＦＰＧＡ１５０Ａは、パラレルインターフェース１３５経由で試験システムコントローラ４に返送するためにシリアルデータをパラレルデータに変換する。ＦＰＧＡ１５０Ａと１５０Ｂが示されるが、離散したパラレル−シリアル変換器及びパラレル−シリアル変換器を使用できることが理解される。同様に、シリアル信号とパラレル信号の変換が示されるが、設計要件に応じた変換なしに送信が行われ得ることが理解される。
【００５７】
II．プローブカード設計及びプログラミング
マイクロコントローラ１１０又はＦＰＧＡ１５０のプログラミングは、ＤＵＴの設計データベース又は試験ベンチに基づくことができる。いくつかの実施形態では、ＤＵＴを開発するために使用されるＣＡＤ設計システムの出力が、プローブカード１８上に置かれたＦＰＧＡ１５０又はマイクロコントローラ１１０のプログラムメモリにロードされた試験プログラムを合成するために使用することができる。ＣＡＤ設計データベースは、プローブカードを設計するために使用される設計又はＣＡＤツールによって直接使用することができるか又は後処理することができる。制御デバイスをＣＡＤ設計プロセスの一部としてライブラリに含むことは、ＩＣ及びプローブカード、並びに試験コンポーネントの製造及びプログラミングから期待される試験結果をより良好に予測することを可能にする。
【００５８】
Ａ．プローブカード及びＩＣ設計
本発明のいくつかの実施形態は、試験すべきＩＣの設計と、制御オンボードコンポーネントを有するプローブカード１８をマージする方法を提供する。インタラクティブな組み合わせの設計プロセスの設計、製造、試験のさらなる詳細は、上で参照した米国特許第６,５３９,５３１号に説明されている。 
【００５９】
本発明のいくつかの実施形態に従って、従来のセルライブラリは、その従来のＩＣコンポーネントセルに加えて、プローブカードコンポーネントセルとしてプローブカード上に含むことができる計算コンポーネントを含むように拡張される。このようなプローブカードコンポーネントセルは、例えば、ＦＰＧＡなどのプログラマブルコントローラを含むことができる。ＦＰＧＡは、試験すべきＩＣと接触するために様々なチャネルから異なるプローブまで試験信号をルーティングするためにメモリに格納されるコードを使用して再構成可能であり得る。いくつかの実施形態では、１つのチャネルから、試験されている完全に異なる複数のＤＵＴに信号をルーティングするために、ＦＰＧＡ又は他のプログラマブルコントローラはコードによって再プログラムすることができる。ＦＰＧＡ又は他のプログラマブルコントローラのこれらの特徴は、セルライブラリのコンポーネントセルに含むことができる。
【００６０】
セルライブラリで利用できるＩＣコンポーネントセルとプローブカードコンポーネントセルの両方で、試験すべきＩＣの内部を設計、シミュレートかつ検証するＣＡＤツールは、並行して試験システムを開発、シミュレートかつ検証することもできる。これによって、ＣＡＤツールが、試験すべきＩＣとプローブカードを統一した設計として取り扱うことを可能にし、それらに、試験すべきＩＣの内部だけでなく、試験すべきＩＣの外部のシステムコンポーネントを選択及び配置する柔軟性を与える。 
【００６１】
上述したように、図１は、従来のＩＣの設計、製造、試験及び相互接続のプロセスの流れを示している。このようなプロセスは、以下で説明するように、プローブカード１８のインテリジェントフィーチャを含むように、本発明のいくつかの実施形態に従って修正することができる。
【００６２】
図１を参照すると、設計エンジニアは最初に、設計仕様を作成し（７０）、この設計仕様は、ＩＣの行動を抽象的に記述し、かつＩＣの内部回路の関連する性能基準及び制約、並びにＩＣのＩ／Ｏ、電力、接地相互接続システムの各々の性能基準及び制約を指定する。（７０）の手順は、プローブカード１８上のインテリジェントコンポーネント（例えばＦＰＧＡ、マイクロコントローラ１１０及びシリアル−パラレルレジスタ１４６など）の設計仕様のうちの１つ以上を含むように、本発明のいくつかの実施形態に従って修正することができる。
【００６３】
次に設計エンジニアは、試験すべきＩＣ、プローブカード上のＩＣ及び関連する試験コンポーネントの高レベルＨＤＬ行動モデル（７２）を開発するためにＣＡＤツールを使用し、ＨＤＬ行動モデル（７２）を生成するための回路論理の行動をシミュレートするために回路シミュレータ（７４）を使用する。設計エンジニアは、回路論理が指定した通りに行動することをシミュレーションが検証するまで、ＨＤＬモデルを反復的に調節かつシミュレートしてもよい。その後、設計エンジニアは、ＣＡＤ合成ツール（７６）を使用して、高レベルＨＤＬ行動モデル（７２）を回路の低レベルのテクノロジー特有挙動モデル（例えばネットリスト）に変換する。ネットリストは、セルライブラリ（８０）に含まれる、プローブカードコンポーネントセル及び試験すべきＩＣのコンポーネントセル（IC to be tested component cellsの挙動モデルを使用して回路コンポーネントを記述する。各ネットリストコンポーネントも、プローブカードコンポーネントセルと他の試験すべきＩＣコンポーネントセルとの間でレイアウトかつ相互接続するために必要なマスク（例えばフォトリソグラフィマスク）の物理的モデルを提供する。合成（７６）の間に、ＣＡＤツールは、論理を反復的に設計かつシミュレートするだけではなく、試験すべきＩＣコンポーネントとプローブカード１８上のコンポーネントとの間の相互接続システム全体を反復的に設計する。 
【００６４】
合成（７６）の間に、シミュレーション及び検証ツール（８２）は、ネットリストモデルが記述する回路及び相互接続システムが論理及びタイミングの仕様を満たすことを検証するために使用される。合成（７６）は、性能を最適化するために、試験すべきＩＣ回路コンポーネント、及びコンポーネントセルライブラリ（８０）から使用されるプローブカードコンポーネント、並びにその相互接続システムを反復的にシミュレートかつ改変してもよい。ネットリストの論理及びタイミングを検証した後、ネットリストは、詳細なフロアプラン作成（７８）を実行するＣＡＤツールへの入力として供給される。フロアプラン作成プロセス（７８）の間に、配置及びルーティングのツール（８６）は、その結合パッドを含む、試験すべきＩＣ内のコンポーネントセル（８４）の位置を固定する。本発明のいくつかの実施形態に従って、プローブカードの各相互接続システムの外部も、このフロアプラン作成プロセス（７８）の間に詳細に設計される。シミュレーション及び検証（８８）は、試験すべきＩＣ及びプローブカードが適正にレイアウトされることをさらに確実なものとする。
【００６５】
本発明のいくつかの実施形態でプローブカードアセンブリ上の制御ＩＣの１つとして使用されるＦＰＧＡ１５０では、ルーティング及び内部構成論理は、ＦＰＧＡ１５０のＩ／ＯピンにつながるＰＣＢ及び任意のドーターカードのトレースと共に、ＣＡＤレイアウトの一部としてモデル化される。ＤＵＴのための異なるプローブ又は接触ピッチでは、ＦＰＧＡとＰＣＢ層のトレースの両方が、設計者によって修正され得る。これに代わる実施形態において、異なる試験環境でも同じままであるＤＵＴ構成では、試験コード又はＦＰＧＡ構成は、ＣＡＤデータに基づいてのみ修正され、回路の残りが前回の設計サイクルから大部分再利用されることも可能である。このように、１つのプローブカードは、複数の試験構成のために使用することができる。
【００６６】
フロアプラン作成プロセス（７８）の出力は、ウェーハ及びプローブカードアセンブリ上でＩＣを定義している一組のマスクの記述である。これらのマスクによって、ＩＣ製造業者がウェーハ及びプローブカードの両方を製造する（８９）ことが可能になる。
【００６７】
Ｂ．プログラマブルルーティング
プローブカードの信号、電力及び接地トレースは、間隔変換器３４又はベースＰＣＢ３０のいずれかを使用して、なんらかのタイプの間隔変換でルーティングされると上述した。これらのトレースが製造されると、変更を行う柔軟性はほとんどない。柔軟性は、トレースの制御可能再ルーティングを提供するために、例えばリレー、スイッチ、又はＦＰＧＡなどのＩＣによってプローブカードに組み込むことができる。試験信号をルーティングするためにプログラマブル又は制御可能なＩＣを使用することは、大きな柔軟性を提供し、プローブカード上のＩＣを単に再プログラムすることによって多くの設計に同じプローブカードを使用することを可能にする。いくつかの実施形態では、試験エンジニアが試験プログラムをデバッグしていたので、リアルタイムでプローブカードを再プログラムすることを可能にしながら、プローブカードのＩＣは、プローブカードに取り付けられた自動試験機器から制御され又はプログラムされる。
【００６８】
いくつかの実施形態では、ＦＰＧＡ１５０は、図８で示されるように、プログラマブル試験チャネルルーティングを提供するように構成され、特定のプローブへの異なる試験チャネル経路の選択を可能にする。ＦＰＧＡ１５０は、直並列シフト機能を提供するとともにルーティングを制御するように機能することができるか、又は、直並列シフトを提供することなしにトレースルーティングを制御するように機能することができる。プローブカード上の他のプログラマブルＩＣ（例えばＰＬＤ又は単純プログラマブルスイッチは、同様に、プログラマブルトレースルーティングを提供するために使用することができる。ＦＰＧＡのルーティング経路を設定するプログラミングは、上述したＣＡＤ設計ソフトウェアからＦＰＧＡの構成メモリにダウンロードすることができる。
【００６９】
図６に関して上述したように、コネクタ２４は、試験システムコントローラ４からベースＰＣＢ３０のコネクタ２４に信号を配信する。次にチャネル伝送線４０は、ＤＵＴへの接続のために、ＰＣＢ３０内でコネクタ２４から水平方向に信号を配信する。図８に示されるような本発明のいくつかの実施形態では、ＰＣＢのチャネル伝送線４０は、試験システムコントローラ４のルーティング資源が異なるＤＵＴにプログラム可能に接続可能であるようにするために、ベースＰＣＢ３０上のＦＰＧＡ１５０を通してルーティングされる。試験されるＤＵＴはウェーハ上に提供することができるか、又はＤＵＴはウェーハから切り取られた個々のダイの上で試験することができる。試験可能なＤＵＴは、メモリ装置並びに他のコンポーネントを含むことができ、メモリ装置の非限定的な例は、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、ＭＰＵ、及びフラッシュを含む。ＦＰＧＡ１５０は、単にプログラマブルスイッチマトリックスとして機能する。試験システムコントローラ４からの資源は、異なるＤＵＴへの試験システムコントローラ資源のプログラマブル接続を可能にするために、ドーターカード又は間隔変換器３４上のＦＰＧＡ１５０に直列的に又は直接的のいずれかで提供することができる。試験システムコントローラ４を介するか、又はパソコンなどのユーザインタフェースからの別個の接続（図示されていない）を介するかのいずれかによるＦＰＧＡ１５０への接続によって、ＦＰＧＡ１５０が必要に応じてトレースルーティングを再構成するように再プログラムされることが可能になる。
【００７０】
ＣＡＤシステムは、ＤＵＴ回路と共に、ＦＰＧＡルーティング及び回路を設計することによって強化することができる。ＦＰＧＡルーティングは、ＤＵＴ回路上で試験するために必要なコンポーネントを減らし、かつこれらをＦＰＧＡに移動することができる。さらに、柔軟なＦＰＧＡルーティングでは、ＤＵＴ回路は、試験システムのＦＰＧＡに移行した複雑さを有するＤＵＴに対して、潜在的により経済的に構成されうる。
【００７１】
試験するウェーハ上の回路のレイアウトと共にプローブカード基板を設計するための類似のシステムは、Eldridge等による「Concurrent Design And Subsequent Partitioning Of Product And Test Die（製品及び試験ダイの並行設計及びその後の分割）」という名称の米国特許第６,４２９,０２９号、「Test Assembly Including A Test Die For Testing A Semiconductor Product Die（半導体製品ダイを試験するための試験ダイを含む試験アセンブリ）」という名称の米国特許第６,５５１,８４４号で説明されている。これらの特許は両方とも、製品ダイ（試験するウェーハ上の）と試験ダイ（プローブカード間隔変換器のための基板のレイアウト）の並列設計のためのＣＡＤシステムを最初に統一設計（unified design）として説明している。そして、この設計の方法論は、統一設計を試験ダイと製品ダイに分割する。その後、別個の半導体ウェーハ上で製品ダイと試験ダイを製造することができる。後で製品回路と試験回路を別々のダイに分割することによって、製品ダイ上で埋め込み試験回路を排除するか又は最小にすることができる。これは、製品ダイ内の製品回路の高度な試験範囲を維持しながら、製品ダイのサイズを小さくし、かつ製品ダイの製造コストを下げる傾向がある。その後、１つ以上のウェーハ上で複数の製品ダイを試験するために試験ダイを使用することができる。
【００７２】
本発明の実施形態によると、これらの特許で説明されている同様の手順は、後で別個に製造される製品ダイと試験ダイを並行して設計するために実行することができる。本発明に従って、試験ダイのルーティング及び試験ダイで必要な任意の回路を提供するようにＦＰＧＡがプログラムされうるので、本発明は、試験ダイの製造を単純化するものである。よって、制限された製造差（limited fabrication differences）は、設計差（design differences）の大部分を満たす（implementing）オンボードＦＰＧＡに使用される実際の試験ダイ基板において、必要とされるだろう。
【００７３】
Ｃ．プログラマブル試験信号生成及び試験結果の解釈
本発明のいくつかの実施形態によれば、プログラマブルルーティングに加えて、プローブカード１８のオンボードのマイクロコントローラ１１０又はＦＰＧＡ１５０は、試験信号を生成し、かつ／又は試験信号リターンを受信して、試験結果の解釈を提供するようにプログラムすることができる。プログラミングは、プローブカード１８上のメモリ装置に格納されるコードの形式でプローブカード１８に提供することができる。メモリは、プローブカード１８上のマイクロコントローラ１１０の一部として、又はマイクロコントローラ１１０からアクセス可能な別のメモリチップとしてのいずれかのオンボードメモリでもあり得る。試験ベクトル信号を生成し、かつ試験データを解釈するためのコードは、試験システムの操作をシミュレートするＣＡＤ合成ツールによって生成することができる。ＣＡＤ設計ツールによって生成されるコードは、プローブカード１１０上のメモリに簡単にロードすることができる。  
【００７４】
III．バーンインテスタ
図９は、必要とされる試験回路コンポーネントを減らすために試験が実質的にバーンイン試験とされる、本発明のいくつかの実施形態に従って試験システムの設定を示している。図示されている通り、パソコン２７０及び電源２７２は、上述のＡＴＥテスタ４とは対照的に、外部信号をプローブカード１８に供給する。さらに、プローブカード１８は、図６に示されるものと同様のプローブカード１８のオンボードの回路素子１１４を支持するためのドーターカード１００を含む様子が示されている。スタックされたドーターカード１００が示されているが、いくつかの実施形態では、プローブカード１８の主ＰＣＢ３０上に回路素子１００を設けることができる点に留意されたい。  
【００７５】
図９のコンポーネントにおいて、本発明の異なる実施形態を使用して提供できるフィーチャは、（１）プローブカード１８上に含まれる制御試験回路、（２）フラッシュ又は不揮発性メモリを試験する際の１つのウェーハ１４あたりの制限試験チャネルパッド（limited test channel pads）、及び（３）バーンインのみの試験が望ましい場合に受信信号の処理が必要とされず、パソコン２７０と電源２７２が、電力と制御信号を供給するために、より複雑なＡＴＥテスタよりも少ない回路で使用されることを可能にすることを含む。図９のコンポーネントはウェーハ１４上のＤＵＴのバーンインを可能にするが、ウェーハは、ＤＵＴを担持する別個のダイに少なくとも部分的にダイスすることができ、又は完全にダイスされて、複数のダイは、サポートとしてのプローバ１０とここで説明される図９の試験コンポーネントとを用いた試験のための固定具（fixture）内に（パッケージ又はデバイスに設置する前に）まとめて保持されることが企図される。バーンイン試験に加えて、より複雑な試験を、追加の配線と試験コンポーネントを有する図９の構成で実行することができることも企図されている。
【００７６】
図１０は、不揮発性メモリのバーンイン試験を実行するために図９のプローブカード上に含むことができる回路の実施形態を示す。図示されている通り、この回路は、マイクロコントローラ２０２、メモリ２０４、アドレスカウンタ２０６、開始ループカウントレジスタ（start loop count register）２０８、ループカウンタ２１０、クロック２１２、及びバッファ２１４を含む。システムは、マイクロコントローラ２０２によって制御され、このマイクロコントローラ２０２は、マイクロプロセッサ、デジタル信号プロセッサ、又はシーケンサを含む様々なプログラマブル制御デバイスの１つであってよい。メモリ２０４は、ＤＵＴの不揮発性メモリデバイスに異なる価値をプログラムし、その後、バーンイン試験に提供する不揮発性メモリデバイスを消去するために、バッファ２１４を通して送信するためのプログラミング状態を格納する。メモリ２０４の出力は、ウェーハ上の個々のＤＵＴのパッドに接続するように、バッファ２１４からプローブカードのチャネルを通して弾性接触部に提供される。
【００７７】
プログラミング状態のシーケンスを提供するために、マイクロコントローラ２０２は、制御信号を供給することによって、クロック２１２をセットし、次にアドレスカウンタ２０６から流れるアドレスのシーケンスを開始するためにループアドレスレジスタ２０８及びループカウンタ２１０を開始する。クロック２１２及びループカウンタ２１０は、ＡＮＤゲート２１１を通してアドレスカウンタ２０６に信号を供給することによって、メモリ２０４のメモリアドレスを通して順次にカウントする。メモリ２０４の各位置がアドレスされると、マイクロコントローラ２０２は、不揮発性メモリアレイ２０４の個々のメモリセルにアドレスされる適切なプログラミング及び消去信号を供給する。メモリ２０４は、マイクロコントローラ２０２によって書き込まれるプログラム及び消去操作を制御するために格納されるベクトル又は試験プログラムを有することができる。メモリ２０４のコンテンツを改変するための試験ベクトルを提供するために、マイクロコントローラ２０２に（例えば図９に示されるパソコン２７０から）外部接続を同様に提供することができる。いくつかの実施形態では、マイクロコントローラ２０２は、外部ユーザインタフェース（例えば図９に示されるパソコン２７０）上のディスプレイへのインタフェースを通して試験ステータス情報を供給する。
【００７８】
図１０に示される実施形態の場合は、各ＤＵＴに信号を供給するために出力バッファ２１４が設けられることによって、ウェーハ上のすべてのＤＵＴは、待ち状態なしで並列に設定することができる。いくつかの実施形態では、いくつかのプログラミング操作を一時的に停止させるようにＤＵＴからのレディ／使用状態を監視するために、少なくとも１本のピンが設けられる。伝送信号を供給するだけのバーンイン試験では、ＤＵＴがタイムアウトの後でビジー状態である場合は、試験は継続する。さらに、読み取り状態なしで、プログラム検証サイクル時間が必要とされない。さらに、各出力バッファ２１４からの１つのＤＵＴにつき提供されている８つの制御出力だけが示されているが、この数は変動してもよく、最小限の数の制御ピンがシリアル入力を有する不揮発性メモリ装置（特にフラッシュメモリ）で一般的に使用されることを示す。ウェーハ上のすべてのＤＵＴのための１本だけの接地接続線と共に、フラッシュメモリのための１つのＤＵＴにつき１つ又は２つの電源入力だけが一般的には必要とされる。図１０の回路のオペレーションは、初期化ステップ及び次にメモリ２０４にアドレスを供給するループだけで、さらに単純化される。
【００７９】
図１０のコンポーネントは不揮発性メモリのメモリセルをプログラムかつ消去するための信号を送信するように構成されている様子が示されているが、いくつかの実施形態では、追加の試験を実行するために不揮発性メモリの状態を受信又は読み取るためのコンポーネントを含むことができる。信号を読み取るために、有効な追加の読取りバッファを使用することができるが、一方、出力バッファ２１４は、チャネルによって外部テスタ又はパソコンに接続される追加の読取りバッファの出力で無効となる。試験信号は同様に、追加の読取バッファからマイクロコントローラに向けることができ、マイクロコントローラは、信号を処理し、試験結果を外部のユーザーディスプレイ（例えば図９に示されるパソコンディスプレイ）に提供する。
【００８０】
他の実施形態では、プローブカード上に設けられるフィールドプログラマブルマブルゲートアレイ（ＦＰＧＡ）又は他のプログラム可能論理デバイス（ＰＬＤ）に図１０のコンポーネントの１つ以上をプログラムすることができる。マイクロコントローラ２０２並びにメモリ２０４は、ＦＰＧＡのオンボードエレメントとして含むことができる。また、図１０に示されないコンポーネントを使用するシステム（例えばメモリ装置からの読取を提供するシステム）では、追加のコンポーネントをＦＰＧＡ又は他のＰＬＤにプログラムできるものと理解される。
【００８１】
本発明のいくつかの実施形態に従うバーンインのみの試験システムは、特にフラッシュメモリのために構成され、かつ不揮発性フラッシュメモリのためにプログラミング及び消去オペレーションを可能にするために試験チャネルに高い電圧と電流を供給する。不揮発性メモリセルを形成するためにより大きなトランジスタサイズが使用される不揮発性又はフラッシュメモリでは、アレイのＤＵＴパッドとＤＵＴパッドとの間により大きい空間が設けられる。不揮発性メモリが一般的にはシリアルインターフェース接続を使用するので、ＤＵＴパッドとＤＵＴパッドとの間により大きな空間がさらに存在する。バーンイン試験のためのより大きな空間と制限回路によって、本発明の実施形態に従う試験システムが１回のタッチダウンでウェーハ上のすべてのＤＵＴを試験することを可能にする。フラッシュメモリバーンイン試験のために使用される複数のプローブカードは、１つのパソコンを使用して同様に制御することができる。
【００８２】
図９及び図１０に示されるＦＰＧＡとのインタフェースを有する外部パソコンと共に、プローブカード上で使用されるＦＰＧＡでは、その概要を上述したように、効率的なオペレーションのために試験機能はこれらのコンポーネントの間で分けられる。ＦＰＧＡ又はローカルカードコントローラによって実行される試験機能は、試験シーケンス制御、試験ベクトル生成、試験結果の報告、及びプローブカード上のコンポーネントの機能性の診断セルフ試験を含む。受信能力が提供される場合は、ＦＰＧＡ又はローカルカードコントローラは、電力を切断するか、又は無効／動作不可能信号送信することによって非機能ＤＵＴを無効にするように機能することができる。パソコンによって実行される試験機能は、プローブカード上のＦＰＧＡ又はコントローラへの特定のＤＵＴ構成を試験するために必要な診断、試験シーケンス、及びパターン情報をダウンロードすることと、ＦＰＧＡ又はコントローラから試験情報を収集及び報告することと、プローブカードコンポーネント、プローバ、及び電源とのインタフェースを設けることとを含む。いくつかの実施形態では、タッチダウン検出器は、プローブカードの各バネプローブ上に設けられ、プローバの動きを制御するためにパソコンによって監視される。
【００８３】
図１１は、試験コントローラ２７０及び電源２７２とのインタフェースになるとともに、不揮発性メモリエレメントを試験するために図１０に関して説明されるコンポーネントの機能を提供するＦＰＧＡ１５０を有する本発明の実施形態を示す。図１１の回路はさらに、制限された電源コンポーネントがプローブカードの外部で使用されることを可能にする電源２７２からＤＵＴ１２４に電力を供給するためのプローブカード上の電源回路コンポーネントを示している。プローブカード上に直接含まれる電源制御コンポーネント及びＦＰＧＡ１５０では、図９に示されるように、ＡＴＥテスタにおいてなどのように複雑な電源の使用ではなく、単純な電源２７２から電力を供給することができ、制御は単純な試験コントローラ２７０から提供することができる。 
【００８４】
図１１に示される追加の電力制御回路は、単純な電源から電力を受け取り、かつＤＵＴ１２４に電力を供給するように機能する一方で、故障又はショートしたＤＵＴが共通電源ユニット２７２に接続された他の正常なデバイスに影響を及ぼすのを防ぐために、その故障又はショートしたＤＵＴを分離する。図１１で故障した電源を分離するために、電圧レギュレータ１３０が各ＤＵＴ電力ピンと直列に設けられる。電圧レギュレータ１３０は、電源２７２から電力の供給を受け、かつ複数のＤＵＴ１２４に信号を配信する。電圧レギュレータ１３０は、ショート又は類似の故障があるＤＵＴに起因する過電流を検出し、次に、故障したＤＵＴへの電流を遮断又は制限することによって、故障したＤＵＴを同じ電圧源で作動している正常なＤＵＴから分離するように機能する。図１１では電圧レギュレータ１３０として示されるが、電圧レギュレータ１３０は、故障したＤＵＴの分離を可能にする類似のフィードバックを有するスイッチ又は電流制限器に取り替えることができる。
【００８５】
図１１における故障したＤＵＴからの電力供給ラインの分離に加えて、１つの電源２７２からの電力の減少を避けるために、電源制御をさらに提供することができる。示される実施形態では、電力を増やすために、追加のＤＵＴ電力を供給するためにドーターカード１００上にＤＣ／ＤＣ変換器１３４を設けることができる。電源２７２は、固定最大電流のプログラマブル電圧出力を有することができる。多くのＤＵＴは、電源２７２によって供給されるより低い電圧で作動し得る。その場合、試験システムコントローラをより高い電圧にプログラムすることができ、ＤＣ／ＤＣ変換器１３４は、より低い電圧のより高い電流へと制御して電源２７２がより多くのＤＵＴを駆動することを可能にすることができる。そして、例示されるように、ＦＰＧＡ１５０に、かつＦＰＧＡから制御信号を供給して、レギュレータ１３０を通して電圧出力を制御することができる。
【００８６】
ＤＣ／ＤＣ変換器１３４及び電圧レギュレータ１３０、並びにプローブカード上で使用される他の熱生成素子などの電源制御コンポーネント、又はバーンイン試験のために熱が供給されるときに過熱することがあるコンポーネントを収容するために、ドーターカード１００上の又はベースＰＣＢ３０上の熱を減らし、ここに温度制御システムを提供するために、プローブカード上に含まれる離散コンポーネントを設けることができる。温度制御システムは、温度センサ、並びにヒートシンク、ファン、電気クーラー、ヒーター、又はコンポーネント温度を望ましい範囲内に維持するために必要な他のデバイスを含むことができる。
【００８７】
図１１に示されるＦＰＧＡ１５０は、ＤＵＴのパッドにプログラム及び消去信号を供給することができる。ＦＰＧＡ１５０のプログラミング又は構成は、プローブカード上にＦＰＧＡ１５０をインストールする前に提供することができる。ＦＰＧＡ１５０のプログラミング又は構成は、プローブカードに接続された試験システムコントローラ２７０を使用したインストールの後でさらに実行することができる。ＦＰＧＡ１５０は、ＤＵＴのために必要な特定の試験を容易にするために１つ以上のＤＵＴからの応答に基づいて再構成することができる。ＦＰＧＡは、特定のＤＵＴ設計を試験するためのソフトウェアによってカスタマイズすることができる。いくつかの実施形態では、ＦＰＧＡは、試験エンジニアが試験プログラムをデバッグしていたのでリアルタイムにプローブカードを再プログラムすることを可能にしながら、プローブカードに取り付けられた自動試験機器から制御され又はプログラムされる。他の実施形態では、ＦＰＧＡは、試験プロセスの間に受信されるデータに応答して「オンザフライで」再プログラムすることができる。上述したように、ＦＰＧＡ１５０は、ＣＡＤソフトウェアを使用して同様にプログラムすることができる。
【００８８】
ＦＰＧＡ１５０は、ドーターカード１００とベースＰＣＢ３０との間の経路及びコネクタの数を減らすためにドーターカード１００上ではなくベースＰＣＢ３０上に置くことができるが、ＦＰＧＡ１５０を複数のドーターカード１００のうちの１枚に含み得るということも考えられる。ＦＰＧＡが異なるＤＵＴ構成で機能し、かつ試験結果を外部パソコンに提供するようにＦＰＧＡ１５０を構成するために、ＦＰＧＡ１５０が試験システムコントローラ２７０との効率的な通信を可能にするためのインタフェースを提供することが示されている。
【００８９】
図１１に示されるコンポーネントは、必要であるかもしれないプローブカードＰＣＢのいずれにも配置することができる。電源は、プローブカード上のプログラマブルコントローラ又は他のＩＣと同じＰＣＢ上に配置してもよい。また、設計要件に応じて、ＦＰＧＡ１５０は、必要とされる他の別個の電力供給コンポーネントなしで、電源として機能するように構成されてもよい。
【００９０】
本発明の実施形態はメモリ装置（例えばフラッシュ、ＤＲＡＭ、又はＳＲＡＭ）を試験するために説明されているが、非メモリデバイス（例えばマイクロプロセッサユニット（ＭＰＵ）又はプログラム可能論理デバイス（ＰＬＤ）のバーンイン試験のために実施形態を同様に提供することができると企図されている。バーンイン試験を可能にするために、図９の構成で示されるように、一連のオペレーション又は指示をウェーハ上のＤＵＴ（例えばプローブカード及びユーザインタフェースを使用しているＭＰＵ又はＰＬＤ）に書き込むことができる。さらに、１つのウェーハにつき制限された数のＤＵＴにおいて、より複雑なＡＴＥテスタ装置ではなく一般ユーザインタフェース又はパソコンを使用してメモリセル状態を読み取るために、追加の信号を供給することができる。読取りは、読取りと書込みの両方に必要とされるよりも少ない配線とコンポーネントで、バーンイン以上に容易に適合されるだろう。これは、一連の高速インタフェースがＤＵＴに実装されることを必要とするかもしれない。
【００９１】
図１２は、いくつかのプローブカード１８が１つのプローバを形成するためにフレーム３６０内にまとめて接続可能である、本発明の他の実施形態を示している。図１２は、プローブカードが、図５の円形とは対照的に、矩形又は多様な形状のうちのいずれでもあり得ることを示している。固定具３６０は、プローブカード１８がカセットのように挿入されることを可能にする。試験するウェーハが比較的小さい場合は、１つのプローブカード１８だけが必要であるが、より大きなウェーハが試験される場合は、より大きなウェーハ又は接触領域のすべてのＤＵＴを１回のタッチダウンでなおも試験できるプローバを形成するために、追加のプローブカードをフレーム３６０に挿入することができる。図１２にさらに図示されるように、フレーム３６０内のすべてのプローブカード１８は１台のパソコン２７０に接続することができるが、大量の処理が必要な場合は、複数のコンピュータ２７０又はより複雑なＡＴＥテスタが企図される。図９と同様に図１２では、コンポーネント１１４を支持するドーターカード１００が取り付けられたプローブカード１８が示されているが、設計要件に応じてドーターカードを排除してよい。本発明のいくつかの実施形態に従って製造されるプローブカードアセンブリは、ウェーハからダイスされ、個々のダイ又はキャリアに配置されたダイとして再び組み立てられたＤＵＴを試験するためにさらに使用することができるが、これは例えば、２００２年６月１９日発行のMiller等による「公知の良好なダイを生産するための試験方法」という名称の米国特許出願第１０／１７７／３６７号で説明されている。
【００９２】
図２又は上述の図に示される本発明のいくつかの実施形態に従う試験システムは、バーンイン試験のためにさらに使用することができ、このバーンイン試験とは、メモリセルのプログラミング及び消去のいくつかのサイクルが、極端な又は最悪な場合の動作条件をシミュレートするために変えられた動作温度で試験システムを用いて実行することができる、揮発性メモリ装置のバーンイン試験を含む。バーンイン試験の後、ウェーハを個々のチップにダイスされる前の故障したメモリセルを含むメモリセルの列を切断するために、追加の試験を実行することができる。別の代替案として、バーンインの後の追加の試験を合格しなかったＤＵＴを、ウェーハをダイスした後に破棄し、故障したＤＵＴダイのためのパッケージコストを避けることができる。
【００９３】
本発明の実施形態を詳細に上述してきたが、これは単に、どのように実施形態を成し、使用するかを当業者に教示するためのものである。例えば、本明細書では個々の特徴として説明してきたが、説明した本発明の複数の実施形態を個別に使用することもでき、又は試験要件によって指示されるとおりに組み合わることもできる。多くの追加の修正は本発明の範囲内であり、当該範囲は以下の請求項によって定義される。
【図１】
2009540612.tif 000003
【図２】
2009540612.tif 000004
【図３】
2009540612.tif 000005
【図４】
2009540612.tif 000006
【図５】
2009540612.tif 000007
【図６】
2009540612.tif 000008
【図７】
2009540612.tif 000009
【図８】
2009540612.tif 000010
【図８Ａ】
2009540612.tif 000011
【図９】
2009540612.tif 000012
【図１０】
2009540612.tif 000013
【図１１】
2009540612.tif 000014
【図１２】
2009540612.tif 000015
【国際調査報告】
2009540612.tif 000016