(57)【要約】単位面積あたりのキャパシタンスが高いコンデンサを含む半導体コンポーネント（２０）の製造法が提供される。このコンポーネントは、第１半導体層（３２）、該第１半導体層上に絶縁層（３０）、および該前記絶縁層上に第２半導体層（２８）を有するＳＯＩ基板（２６）とその上に形成される。この方法において、第１半導体層（３２）中に第１コンデンサ電極（４８）が形成され、さらに、第１コンデンサ電極（４８）上に、Ba1-x CaxTi1-YZryO3を含む誘電層（５２）が蒸着される。誘電層（５２）上に第２コンデンサ電極（５４）を形成するように導電性材料が蒸着されパターニングされ、これにより、高誘電率の誘電体（５２）を有するコンデンサ（２４）が形成される。次に、第２半導体層（２８）の一部にＭＯＳトランジスタが形成され、ＭＯＳトランジスタと、特にＭＯＳトランジスタのゲート電極（５６）は、コンデンサの形成とは関係なく形成され、コンデンサから電気的に絶縁している。
2009534833.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層（３２）、前記第１半導体層上の絶縁層（３０）、および前記絶縁層上の第２半導体層（２８）を有するＳＯＩ(semiconductor on insulator)基板（２６）を含む半導体コンポーネント（２０）を製造する方法であって、
前記第１半導体層（３２）の一部（４３）を露出するように、前記絶縁層（３０）に至るまで開口部（４４）をエッチングするステップと、
前記第２半導体層（２８）上及び前記開口部（４４）内に前記第１半導体層の前記露出部位（４３）に接触するよう第１金属層（５０）を蒸着するステップと、
前記第１金属層上にBa1-xCaxTi1-yZryO3を含む誘電層（５２）を蒸着するステップと、
前記誘電層（５２）上に第２金属層（５４）を蒸着するステップと、
前記誘電層（５２）を４５０℃を超える温度でアニーリングするステップと、
前記第２半導体層の表面を露出するように、前記第２半導体層（２８）上の前記第１金属層（５０）、前記誘電層（５２）および前記第２金属層（５４）の一部を除去するステップと、
前記第２半導体層（２８）の表面にゲート絶縁層（５６）を形成するステップと、
前記ゲート絶縁層上にゲート電極（７０）を形成するように、ゲート電極材料層（５８）を蒸着しパターニングするステップと、を含む方法。
【請求項２】
第１金属層（５０）を蒸着するステップは、ニッケル層を蒸着するステップを含み、さらに、第２金属層（５４）を蒸着するステップは、ニッケル層を蒸着するステップを含む、請求項１記載の方法。
【請求項３】
誘電層（５２）を蒸着するステップは、Ba0.96Ca0.04Ti0.84Zr0.16O3を含む誘電層を蒸着するステップを含む、請求項１記載の方法。
【請求項４】
コンデンサ（２４）の第１電極（４８）を形成するように、前記開口部（４４）を通って、さらに前記第１半導体層（３２）に導電性を決定するイオンを注入するステップ（４６）をさらに含む、請求項１記載の方法。
【請求項５】
第１半導体層（３２）、前記第１半導体層上に絶縁層（３０）、および前記絶縁層上に第２半導体層（２８）を有するＳＯＩ基板（２６）を含む半導体コンポーネント（２０）を製造する方法であって、
前記第２半導体層（２８）にまで延びる第１開口部を前記絶縁層（３０）までエッチングするステップと、
前記第２半導体層上に酸化物（３８）を蒸着し、前記第１開口部を埋め込むステップと、
第２半導体層（２８）の表面を露出するように、化学機械平坦化プロセスにより前記酸化物（３８）を平坦化するステップと、
前記第１半導体層（３２）の一部（４３）を露出するように、前記酸化物（３８）と前記絶縁層（３０）にまで延びる第２開口部（４４）をエッチングするステップと、
不純物ドープ領域（４８）を前記第１半導体層（３２）に形成するように、前記第２開口部（４４）を通って導電性を決定するイオンを注入するステップ（４６）と、
前記不純物ドープ領域（４８）を第１金属層（５０）と接触させるステップと、
前記第１金属層上にBa1-xCaxTi1-yZryO3を含む誘電層（５２）を蒸着するステップと、
前記誘電層上に第２金属層（５４）を蒸着するステップと、
化学機械平坦化プロセスによって、前記第２半導体層（２８）上の前記第１金属層（５２）、前記誘電層（５４）および、前記第２金属層（５４）の一部を除去するステップと、
前記不純物ドープ領域（４８）の一部を露出するように、前記第１金属層（５０）に至るまで第３開口部（９２）をエッチングするステップと、
前記不純物ドープ領域（４８）に対して第１導電性コンタクト（１００）を形成し、さらに、前記第２金属層（５４）に対して第２導電性コンタクト（１０２）を形成するステップと、を含む方法。
【請求項６】
誘電層（５２）を蒸着するステップは、Ba0.96Ca0.04Ti0.84Zr0.16O3を含む誘電層を蒸着するステップを含む、請求項５記載の方法。
【請求項７】
誘電層（５２）を蒸着するステップは、Ba0.96Ca0.04Ti0.84Zr0.16O3を含む前記層をドープするステップをさらに含む、請求項６記載の方法。
【請求項８】
第１半導体層（３２）、前記第１半導体層上に絶縁層（３０）、および前記絶縁層上に第２半導体層（２８）を有するＳＯＩ基板（２６）を含む半導体コンポーネント（２０）を製造する方法であって、
前記第１半導体層（３２）に第１コンデンサ電極（４８）を形成するステップと、
Ba1-xCaxTi1-yZryO3を含む誘電層（５２）を前記第１コンデンサ電極上に蒸着するステップと、
前記誘電層上に第２コンデンサ電極を形成するように、導電性材料（５４）を蒸着しパターニングするステップと、
前記第２半導体層（２８）の一部にＭＯＳトランジスタ（２２）を形成するステップと、
前記ＭＯＳトランジスタ（２２）をシャロートレンチアイソレーション領域（３８）によって前記第２コンデンサ電極から電気的に絶縁するステップと、を含む方法。
【請求項９】
前記誘電層（５４）を蒸着するステップは、Ba0.96Ca0.04Ti0.84Zr0.16O3を含む誘電層を蒸着するステップを含む、請求項８記載の方法。
【請求項１０】
前記誘電層（５４）を蒸着するステップは、前記誘電層をドープするステップをさらに含む、請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は半導体コンポーネントを製造する方法に関し、より詳細には、高誘電率の誘電体を有するコンデンサを備えた半導体コンポーネントを製造する方法に関する。
【背景技術】
【０００２】
今日の大多数の集積回路は、酸化金属半導体電界トランジスタ（ＭＯＳＦＥＴまたはＭＯＳトランジスタ）とも呼ばれる複数の相互接続された電界効果トランジスタ（ＦＥＴｓ）を用いて実装される。
通常、集積回路は、ｐチャネルならびにｎチャネルＦＥＴを用いて形成され、集積回路は相補型ＭＯＳまたはＣＭＯＳ回路と呼ばれ。絶縁層上の薄い半導体材料層にＦＥＴを形成することで、ＦＥＴ集積回路のパフォーマンスをある程度向上させることができる。そのような、ＳＯＩ(Semiconductor on Insulator)ＦＥＴは特に、接合静電容量が低いために、高速で動作することができる。
【０００３】
ＳＯＩ層とその上に形成されるＭＯＳトランジスタは、所望の回路機能を実装するように相互接続される。さらに、回路機能によって、これらのデバイスに必要に応じて電力が供給されるように、多数の電圧バスが適切なデバイスに接続される。電圧バスとしては、例えば、Ｖｄｄバス、Ｖｃｃバス、Ｖｓｓバスなどが挙げられ、さらに、これらの電圧バスとしては、外部電源に結合されるバスの他に、内部生成される電源や内部変換される電源に結合されるバスを挙げることもできる。本文で用いられているように、これらの用語は、外部バスの他に内部バスにも用いられる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
回路の動作中に、回路中の各種ノードは、荷電されているか放電されているので、各種バスはこれらのノードに対して電流ソースまたは電流シンクを行う必要がある。特に、集積回路のスイッチング速度が上がると、バスによる電流ソースや電流シンク要件により、著しい電圧スパイクがバス上に生じる。これは、バス固有のインダクタンスによるものである。電圧スパイクにより生じるおそれのあるロジックエラーを回避すべく、バス間に減結合コンデンサを設けることが一般となっている。例えば、そのような減結合コンデンサをＶｄｄバスとＶｓｓバスとの間に接続することができる。このような減結合コンデンサは典型的に、バスの長さに沿って設けられる。通常、コンデンサは、ＭＯＳトランジスタのゲート電極形成に用いるものと同じ材料で形成される１つのコンデンサ板と、ＳＯＩ層中の不純物ドープされた領域に形成される別のコンデンサ板と、ゲート誘電体によって形成されるこの２つのコンデンサ板を分離する誘電体とを備えるＭＯＳコンデンサとして形成される。
【０００５】
従来の方法で形成されるこのような減結合コンデンサに関する問題点の１つに、コンデンサのサイズが挙げられる。所与のサイズの半導体チップ上に、増え続けるコンポーネントを製造できるように、集積回路コンポーネントのサイズを縮小すべく絶えず努力がなされている。従来の方法で製造される減結合コンデンサのサイズは、このような継続的努力に対する妨げとなる。従来の方法で製造される減結合コンデンサの単位面積あたりのキャパシタンスを増加させ、これにより、コンデンサの寸法が縮小するように、キャパシタ誘電体の厚みを薄くする必要がある。キャパシタ誘電体の厚みを薄くするのに伴い、コンデンサのリーク電流が増加し、さらに信頼性が低下するという問題が生じる。さらに、ＭＯＳトランジスタのゲート電極とキャパシタ誘電体の両方に同じ誘電材料の使用を求めることは不利である。それは、そのような要件により、製造プロセスのフレキシビリティが制限されてしまうからである。
【０００６】
したがって、極薄の絶縁層を使わずに、単位面積あたりのコンデンサ容量が大きい集積回路の製造方法を提供することが望ましい。さらに、キャパシタ誘電体が集積回路のＭＯＳトランジスタのゲート絶縁体から分離して形成されるコンデンサを含む集積回路の製造方法を提供することが望ましい。さらに、本発明のその他の望ましい特性ならびに特徴は、添付の図面および既述の技術分野ならびに背景技術とあわせて、以下の詳細な説明および添付の請求の範囲から明らかとなるであろう。
【課題を解決するための手段】
【０００７】
単位面積あたりの容量が大きなコンデンサを含む半導体コンポーネントの製造方法が提供される。上記コンポーネントは、第１半導体層、第１半導体層上に絶縁層、および、絶縁層上に第２半導体層を有するＳＯＩ（Semiconductor on insulator）基板とその上に形成される。上記方法において、第１半導体層に第１コンデンサ電極が形成され、Ba1-xCaxTi1-yZｒyO3を含む誘電層が第１コンデンサ電極上に蒸着される。誘電層上に第２コンデンサ電極を形成するように導電性材料が蒸着されてパターン形成され、これにより高誘電率の誘電体を備えたコンデンサが形成される。次に、第２半導体層の一部にＭＯＳトランジスタが形成される。このＭＯＳトランジスタと、特にＭＯＳトランジスタのゲート誘電体は、コンデンサの形成とは関係なく形成され、コンデンサから電気的に絶縁している。
【発明を実施するための最良の形態】
【０００８】
以下に本発明を図面とともに説明する。図面を通して、同じ参照符号は同様の要素を示す。以下の詳細な説明は事実上、例示に過ぎず、本発明を制限したり、本発明の応用ならびに用途を制限することを意図するものではない。さらに、先行する技術分野、背景、概要、または以下の詳細な説明で示したいずれの表現や黙示的論理に拘束されることを意図しない。
【０００９】
半導体集積回路（ＩＣ）を製造する新たな方法が米国特許第６，９３６，５１４号に開示されており、その開示の全てが参照により本明細書に組み込まれる。本発明は、キャパシタンス効率を上げる（単位面積あたりのキャパシタンスを増加させる）とともに、集積回路を実装しているトランジスタのゲート絶縁膜に影響を及ぼさずにリーク電流を減らすように、高誘電定数（「ｈｉｇｈ−ｋ」）の絶縁体材料をキャパシタ誘電体として組み込む集積回路の製造法を提供することによって、米国特許第６，９３６，５１４号に開示された方法のいくらかの欠点を克服する。
【００１０】
図１〜１２に、本発明の実施形態に係る半導体コンポーネント２０を製造する方法ステップを断面図で示す。半導体コンポーネント２０は、ＭＯＳトランジスタ２２と減結合コンデンサ２４とを含む。当業者であれば、集積回路がＭＯＳトランジスタ２２のようなＭＯＳトランジスタを多数含み、さらに、減結合コンデンサ２４などの減結合コンデンサを多数含むことは分かるであろう。ＭＯＳトランジスタはｎチャネルならびにｐチャネルＭＯＳトランジスタを含み、さらに、これらのトランジスタは所望の集積回路を実装するように配置され相互接続される。減結合コンデンサは、例えばＶｄｄとＶｓｓバスとの間の適所に結合され、これらのバスへの供給電圧を規制するようにする。「ＭＯＳデバイス」という用語は、金属ゲート電極と酸化ゲート絶縁体とを有するデバイスのことを指すが、この用語は、（酸化物であろうと他の絶縁体であろうと）ゲート絶縁体上に設けられ、続いて、半導体基板上に設けられる、（金属であろうと他の導電性材料であろうと）導電性ゲート電極を含むいずれの半導体トランジスタにわたって使用される。ＭＯＳコンポーネントの製造における各種ステップは周知であり、したがって、簡素化のために、従来ステップの多くは簡潔に述べられているか、または周知のプロセスの詳細を記載することなく完全に省略されている。
【００１１】
図１に例示しているように、本発明の一実施形態に係る方法は、絶縁体層３０上に薄い半導体層２８を含み、絶縁体層３０が更なる半導体層３２によってサポートされているＳＯＩ(semiconductor-on-insulator)基板２６を形成することによって開始する。半導体層２８ならびに半導体層３２は両方、単結晶シリコン層であるのが好ましいが、他の半導体材料を使用することも可能であった。本文で用いられているように、「シリコン層」および「シリコン基板」なる用語は、半導体業界で典型的に使用される比較的純粋な、もしくは、軽濃度に不純物がドープされた単結晶シリコン材料に加えて、実質的な単結晶半導体材料を形成するようにゲルマニウム、炭素などの他の素子と混ぜたシリコンを包含するように用いられる。議論を簡略化するために、本文に記載する半導体材料をシリコン（定義済みであるので）に限定する。しかし、当業者であれば、半導体材料はゲルマニウムなどの他の材料や化合物半導体材料の１つであってもよいことが分かるであろう。
【００１２】
ＳＯＩ基板２６は、周知の層転写技術などの多くの周知のプロセスによって形成される。その技術では、高ドーズ量の水素を酸化した単結晶シリコンウェーハの表面化領域に注入し、水素応力のかけられた表面化層を形成する。次に、水素注入したウェーハを単結晶シリコン基板３２にフリップ結合する。次に、水素注入したウェハが注入領域に沿ってスプリットし、結合が強化されるように、この２つの面に熱処理を施す。これにより、薄い単結晶シリコン層２８が単結晶シリコン基板に結合され、さらに、誘電絶縁層３０によって基板から分離される。次に、単結晶シリコン層は、実装される回路機能に応じて、化学機械平坦化（ＣＭＰ）技術などで約５〜１００ナノメータ（ｎｍ）の厚みにまで薄く研磨される。単結晶シリコン層と単結晶シリコンキャリア基板は両方とも、１平方あたりの抵抗率が少なくとも約１〜３５オームであるのが好ましい。シリコン層２８は、不純物ドープされた、ｎ型かｐ型のどちらであってもよいが、好ましいのは、ドープされたｐ型である。
【００１３】
基板層３２は、好ましくは、ドープされたｐ型である。誘電絶縁層３０は、典型的には二酸化シリコンであり、好ましくは、厚みは５０〜２００ｎｍである。シリコン層２８の表面には、パッド酸化物層と窒化シリコン層（図１ならびに次の図面で単層２９と示す）とが形成されるのが好ましい。このパッド酸化物は熱酸化により、例えば５〜１０ｎｍの厚みにまで成長し、さらに、窒化シリコンは、例えば低圧化学気相蒸着法（ＬＰＣＶＤ）によって、１０〜５０ｎｍの厚みにまで蒸着される。当業者においては、このパッド酸化物／窒化物層の多くの用途について、例えば、シリコン層２８の表面を保護する、研磨ストップとして機能することが知られている。
【００１４】
図２に例示しているように、上記方法は、例えば、シリコン層の厚みにまで及ぶシャロートレンチアイソレーション（ＳＴＩ）領域３４、３６、および３８を形成することにより、シリコン層２８の各種領域を電気的に絶縁させることで継続する。周知のように、ＳＴＩを形成するために用いられるプロセスが数多く存在するので、本文中ではそのようなプロセスを詳細に説明する必要はない。概して、ＳＴＩは半導体基板の表面にまでエッチされ、実質的に絶縁材料で埋め込まれるシャロートレンチを含む。酸化シリコンなどの絶縁材料でトレンチの埋め込みを行った後に、通常は化学機械平坦化（ＣＭＰ）技術などによって表面が平坦化される。パッド酸化物／窒化物層は、ＣＭＰプロセスの研磨ストップとして機能し、シリコン層２８のその他の表面を保護する。ＳＴＩは、減結合コンデンサ２４をＭＯＳトランジスタ２２から分離するように、さらに、必要に応じて、実装している回路によってトランジスタ間が分離されるように機能する。
【００１５】
図３に例示しているように、ＳＴＩ、パッド酸化物／窒化物層２９およびシリコン層２８の上面上にはフォトレジスト層４０が塗布され、該層がパターニングされて、ＳＴＩ３８の一部を露出する開口部４２が形成される。図４に例示しているように、パターニングされたフォトレジストをマスクとして使用し、ＳＴＩ３８の露出部分が、反応性イオンエッチング（ＲＩＥ）などでエッチングされる。この反応性イオンエッチングが継続して行い、酸化物層３０に至るまでエッチングし、シリコン層３２の一部４３を露出するようにする。したがって、エッチングされた開口部４４は、ＳＴＩ３８と酸化物３０を通って、下方のシリコンにまで延びる。
【００１６】
本発明の一実施形態によれば、図５に示すように、ｎ型の導電性を決定するイオンが開口部４４を通じて注入され（矢印４６により示す）、シリコン層３２の露出部位４３にｎ型の不純物ドープ領域４８を形成する。このステップでは、パターニングされたフォトレジストマスク４０はイオン注入マスクとして使用することができる。パッド酸化物／窒化物層２９はフォトレジストから、さらに、フォトレジストの除去に使用する化学薬品からシリコン層２８の表面を保護する。
【００１７】
パターニングしたフォトレジストマスクを除去し、ドープした領域の表面を丁寧に洗浄後に、図６に示すように、ドープした領域と、上方のシリコン層２８およびＳＴＩ領域の表面に金属層５０が蒸着される。この金属層は、物理気相蒸着（ＰＶＤ）法によって、例えば、マグネトロンスパッタリングなどによって蒸着される。好ましくは、金属層５０は、厚みが約１００ｎｍのニッケル層である。金属層の蒸着に続いて、バリウム、カルシウム、チタンジルコニウム、および酸素（ＢＣＴＺ）を含む誘電材料層５２が金属層５０に蒸着される。好ましくは、このＢＣＴＺ層の組成は、 Ba1-xCaxTi1-yZryO3であり、最も好ましくは、ＢＣＴＺ層の組成は、Ba0.96Ca0.04Ti0.84Zr0.16O3である。このＢＣＺＴ層は、ＲＦマグネトロンスパッタ法により、Cramerなどによる「Low temperature deposited Ba0.96Ca0.04Ti0.84Zr0.16O3 thin films on Pt electrodes by radio frequency magnetron sputtering」（Applied Physics Letters, ８４、Ｎｏ．５、２００４年２月、７７１〜７７３ページ、その開示の全てが参照により本明細書に組み込まれる）に記載されている方法で蒸着される。好ましくは、ＢＣＺＴ層は約２０ｎｍの厚みに蒸着される。
【００１８】
本発明の一実施形態によれば、ＢＣＺＴ層は、ＢＣＺＴ層へのリーク電流を減らすように、スカンジウムでインサイチュ不純物ドープされた層である。ＢＣＺＴ層は、バリウム、カルシウム、ジルコニウム、酸素を含むターゲットと、スカンジウムなどのドーパント材料からスパッタされるＲＦマグネトロンであってもよい。ＢＣＺＴ層の記載に従って、第２金属層５４がＢＣＺＴ層に蒸着される。好適には、金属層５４はＰＶＤにより約１５０ｎｍを超える厚みにまで蒸着されるニッケル層である。本発明の好適な実施形態では、金属層５０ならびに金属層５４は共にニッケルであり、金属層５０／ＢＣＺＴ層５２、金属層５４はスパッタリング装置を開けずに、ＲＦマグネトロンスパッタリングにより順次蒸着される。ＢＣＺＴ層の組成が好適なものであれば、後続の標準的なＭＯＳプロセスと互換性のある、誘電定数が約１０よりも大きな、安定した漏れの少ない層が形成される。同様に、パッド酸化物／窒化物層２９により、シリコン層２９の表面と蒸着した金属層との間の不要な接触が回避される。
【００１９】
図７に例示しているように、本発明の１つの実施形態による方法は、シリコン層２８とＳＴＩ領域上の蒸着層を除去するために、研磨ストップとしてパッド酸化物／窒化物層２９を用いて、化学機械平坦化（ＣＭＰ）などによって金属／ＢＣＺＴ／金属層を平坦化することで継続する。金属層５０は、不純物ドープした領域４８とともに、１枚の減結合コンデンサ板２４を形成する。ＢＣＺＴ層５２は、上記コンデンサの誘電層を形成し、さらに、金属層５４はコンデンサのもう１枚の板を形成する。平坦化の前後いずれかに、ＢＣＺＴ層のアニーリングを行い、層の誘電定数を増加させるようにしてもよい。好適には、該層は、高速熱アニーリング（ＲＴＡ）によって、４５０℃よりも高い温度で約５〜１０秒間、最も好適には、約１１００〜１１５０℃の温度など、１０００℃よりも高い温度で約１０秒間アニーリングされる。そのような高温でのアニーリングが可能なのは、アニーリングがＭＯＳトランジスタ２２を製造する前に行われるからである。高温アニーリングにより、低温アニーリングで実現できる値を超えるようにＢＣＺＴ層の誘電定数が増加する。
【００２０】
本発明のさらなる実施形態（図示せず）によると、シリコン層２８の上面の下方の金属／ＢＣＺＴ／金属層にリセスが形成されるように、ＣＭＰプロセスを継続して平坦化を行ってもよい。本発明の実施形態においては、酸化物層や他の誘電材料をリセスを設けた材料に蒸着し、さらなるＣＭＰプロセスによって平坦化してもよい。酸化物層や他の誘電材料は、金属／ＢＣＺＴ／金属材料をカプセル化するように機能し、さらに、この材料を、所望の集積回路機能を実装するように用いられる従来のＭＯＳデバイスの製造において用いられる後続のプロセスステップから分離するように機能する。
【００２１】
ＣＭＰならびにアニールステップ後に、パッド酸化物／窒化物層２９が除去され、ＭＯＳトランジスタ２２の製造開始に向けてシリコン層２８の露出面が洗浄される。ＭＯＳトランジスタ２２は、標準的なＭＯＳプロセスに従って製造される。このプロセスは、回路機能にコンデンサ２４を製造し、相互接続するためのステップと組み合わせたものである。図８に例示しているように、薄いゲート酸化物層５６は、シリコン層２８の上面に熱的に成長する。好適には、ゲート酸化物５６の厚みは約１〜５ｎｍである。このゲート酸化物はさらに、化学気相蒸着（ＣＶＤ）や低圧化学気相蒸着（ＬＰＣＶＤ）などで蒸着することも可能であった。上述のように、ゲート絶縁体は酸化物シリコンである必要はなく、これに代えて、例えば、ＨｆＳｉＯなどのhigh-k誘電材料であってもよい。ゲート絶縁体は個別にコンデンサ絶縁体５２から形成される。本発明の一実施形態によれば、厚みが約５０ｎｍの、ドープしていない多結晶シリコン層５８は、ゲート絶縁体に蒸着される。多結晶シリコンは、例えば、シランを低減することでＣＶＤによって蒸着される。フォトレジスト層６０は多結晶シリコン層の表面に塗布される。例示していないが、周知のように、層５８と層６０との間に反射防止膜材料層を蒸着し、後続の、多結晶シリコン層５８のパターニングを促進するようにしてもよい。
【００２２】
フォトレジスト層６０は、ＭＯＳトランジスタ２２のゲート電極を形成し、さらに、ＩＣの他のＭＯＳトランジスタのゲート電極を形成するように、後続の多結晶シリコン層５８のパターニングのためのエッチマスクとしてパターニングされる。図９に例示しているように、好適には、フォトレジストは、マスク６２、６４、６６、６８の規則的な配列でパターニングされる。次に、マスク６２はＭＯＳトランジスタ２２のゲート電極７０を形成するように、多結晶シリコン層５８をパターニングするように用いられる。マスク６４、６６ならびに６８は、ダミーゲート７２、７４、ならびに７６を形成するように用いられる。一定のマスクパターンにより、ゲート電極７０とダミーゲートの形成において用いられるフォトリソグラフィステップに関連づけられる近接効果が低減する。このマスクの配列はエッチマスクとして使用され、多結晶シリコン層５８は、例えばＲＩＥによってエッチングされ、ゲート電極７０とダミーゲート７２、７４および７６が形成される。
【００２３】
パターニングしたフォトレジスト層６０を除去後、ゲート電極７０とダミーゲート７２、７４、ならびに７６のサイドウォールにサイドウォールスペーサ８０が形成される。このサイドウォールスペーサは、周知のように、酸化物シリコンの層や、その他のスペーサ形成材料を蒸着することで形成される。スペーサ形成材料はＲＩＥなどによって異方性エッチングされ、水平面から材料を除去しながら、垂直面のスペーサを残す。図１０に例示しているように、ＭＯＳトランジスタ２２のソース領域８２とドレイン領域８４とは、ゲート電極７０、サイドウォールスペーサ８０および、パターニングしたフォトレジスト層（図示せず）をイオン注入マスクとして用いることで、導電性を決定するイオンをシリコン層２８に注入することで形成される。パターニングされたフォトレジスト層は、ソースおよびドレイン領域と同時に注入してはならない回路部分を保護する。ＭＯＳトランジスタ２２がｎチャネルトランジスタであれば、注入されるイオンは、砒素や燐などであって、ｐチャネルトランジスタであれば、ホウ素が注入される。当業者であれば、ＭＯＳトランジスタ２２の製造において、多数のサイドウォールスペーサと多数のイオン注入とが用いられ、さらに、多数のｎチャネルおよび／またはｐチャネルＭＯＳトランジスタが所望の回路機能を実装するために製造されうることがわかるであろう。
【００２４】
ＭＯＳトランジスタ２２と減結合コンデンサ２４上には誘電材料層９０が蒸着され、さらに、層の上面はＣＭＰなどで平坦化される。１つ以上のコンタクト開口部９２は誘電材料９０、ＳＴＩ３８および酸化物層３０を介してエッチングされ、不純物ドープ領域４８の一部９４が露出される。好適には、コンタクト開口部９２はさらに、金属層５０の一部に隣接するか、金属層５０の一部を介して形成され、これにより、金属層５０の一部がコンタクト開口部によって露出される。図１１に例示しているように、部位９４の接触抵抗は、ｎ型の導電性決定イオンを不純物ドープされた領域４８に注入して高濃度の不純物ドープ領域を形成するか、その面に金属シリサイドを形成することによって低下する。高濃度ドープした領域あるいは金属シリサイド領域を参照符号９６によって示す。高濃度ドープした領域か金属シリサイド領域のいずれかは、誘電材料９０の残りをマスクとして使用することで、コンタクト開口部９２を介して形成される。次に、１以上のさらなるコンタクト開口部９８は、誘電材料９０を介してエッチングされ、第２金属層５４の一部が露出される。図示していないが、当業者であれば、ＭＯＳトランジスタ２２のソース、ドレインまたはゲート電極へのさらなるコンタクト開口部が、コンタクト開口部９２または９８と同時にエッチングされることが分かるであろう。
【００２５】
図１２に図示しているように、コンタクト開口部９２と９８とは導電性プラグ１００と１０２とによってそれぞれ埋め込まれる。導電性プラグ１００と１０２とは、例えば、チタン、窒化チタン、およびタングステンの連続層によって形成されるタングステンプラグであってもよい。過剰な導電性材料は、ＣＭＰによって誘電層９０の表面から除去される。導電性プラグ１００は不純物ドープ領域４８と電気的に接触し、さらに、好適には、第１金属層５０と接触する。その理由は、該金属層はコンタクト開口部９２の側面に沿って露出しているからである。金属層と不純物ドープ領域４８の両方と接触することで、コンデンサ２４の底板に対する抵抗が低減する。
【００２６】
例示していないが、集積回路の製造は、当業者にとっては周知の方法で、さらなる誘電層を蒸着しパターニングし、これらの層を介して開口部をエッチングし、金属層を蒸着してパターニングし、全体の集積回路を構成する様々なデバイスと接触させて相互接続させる、などのステップによって完了する。このようなステップは周知であり、本文中では詳細に記載する必要はない。
【００２７】
先の詳細な説明では、少なくとも１つの例示的実施形態が挙げられているが、多数の変形が存在することを理解されたい。さらに、１つの、または複数の例示的実施形態は単なる例示であって、本発明の範囲や利用可能性、構造をいかなる方法においても限定することを意図しないことを理解されたい。むしろ、先の詳細な説明は当業者にとっては、例示的実施形態を実装するための指針となるであろう。添付の請求の範囲ならびに法的等価物に説明された本発明の範囲から逸脱することなく、機能的に、さらに素子の配置において様々な変更が可能であることを理解されたい。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図２】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図３】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図４】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図５】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図６】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図７】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図８】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図９】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図１０】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図１１】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図１２】本発明の実施形態にかかる半導体コンポーネントを製造する方法ステップを示した断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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