(57)【要約】方法（１００）は、第１導線（３１２）および他の一組の導線（３１４）セットを有するデータ通信バス（３１０）上でデータを通信するために開示する。この方法（３００）は、第１導体（３１２）に、第１データ通信期間（Ｔ１）の開始信号を送るための第１信号遷移（２１０）を供給し、そして、予定義した遅延が第１データ値を定義するものとして、第１信号遷移（２１０）の供給に対して予定義した遅延後に、他の導体（３１４）に、遅延信号遷移（２２０）を供給する。したがって、本発明の方法は、バス上におけるデータ通信用のデータ符号化技術を提供し、本発明による方法は、他の符号化技術、例えばパルス幅変調符号化よりも、スイッチング動作が少なくて済む。本発明は、さらに、データ送信装置（４００）、データ受信装置（５００）およびこれら装置を有するシステム（３００）を開示し、これらのすべては、上述した方法のさまざまな態様を実施する。
2009527141.tif 000002
【特許請求の範囲】
【請求項１】
第１導線、および１組の他の導線よりなる他の導線セットを含むデータ通信バスを介したデータ通信方法であって、
第１データ通信期間の開始を合図する第１信号遷移を第１導線に供給するステップと、および
この第１信号遷移の供給に対して予め定義した遅延後に、遅延した信号遷移を他の導線に供給する遅延信号遷移供給ステップであって、前記予め定義した遅延は、第１データ値を定義するものとした該遅延信号遷移供給ステップと
を有することを特徴とするデータ通信方法。
を含む方法。
【請求項２】
請求項１に記載の方法において、さらに
前記第１導線から前記第１信号遷移を受信するステップと、
前記他の導線から前記遅延信号遷移を受信するステップと、
前記受信した第１信号遷移と遅延信号遷移と間における遅延を測定するステップと、および
測定した遅延から前記第１データ値を決定するステップと
を有する方法。
【請求項３】
請求項１または２に記載の方法において、前記第１信号遷移を予め定義したパルス幅を有するパルスのエッジとし、前記パルス幅は第２データ値を定義するものとし、前記方法は、さらに、
前記第１導線にパルスを供給するステップと、
前記第１導線からパルスを受信するステップと、
前記受信したパルス（２１１）の幅を測定するステップと、および
前記測定したパルス幅から第２データ値を決定するステップと
を有する方法。
【請求項４】
請求項１〜３のうちいずれか一項に記載の方法において、さらに、
他のデータ通信期間の開始を合図する第２信号遷移を前記第１導線に供給するステップと、
前記第２信号遷移に対して第３データ値を定義する他の予め定義した遅延後に、他の遅延信号遷移を他の導線に供給するステップと、
前記第１導線から第２信号遷移を受信するステップと、
前記他の導線から前記他の遅延信号遷移を受信するステップと、
前記第２信号遷移と他の遅延信号遷移との間における他の遅延を測定するステップと、および
測定した他の遅延から第３データ値を決定するステップと
を有する方法。
【請求項５】
請求項４に記載の方法において、前記第３データ値が前記第１データ値と異なる場合に、前記他の遅延信号遷移を供給し、また、測定した他の遅延からの前記第３データ値の決定するステップは、他の遅延信号遷移を受信しなかった場合に前記第１データ値を第３データ値に割り当てるステップを有するものとした方法。
【請求項６】
データ送信装置において、
第１データ通信期間の開始を合図する第１信号遷移を供給するよう構成した第１信号発生器であって、データ通信バスの第１導線に接続した第１出力端を有し、外部信号に応答する該第１信号発生器と、および
この第１信号発生器に応答する１組の他の信号発生器よりなる他の信号発生器セットであって、これら他の信号発生器（４３０）は、それぞれ、前記第１信号遷移の供給に対する予め定義した遅延後に、複数の遅延信号遷移から一つの遅延信号遷移を供給するよう構成し、各遅延信号遷移は複数のデータ値のうち対応するデータ値を定義するものとした該他の信号発生器のセットと
を備え、前記他の信号発生器のセットにおける信号発生器は、それぞれ、
複数のデータ値の中から一つのデータ値を受信する一組の入力端のセットと、および
データ通信バスにおける一組の他の導線セット内で、対応する他の導線に、対応する遅延信号遷移を供給する一組の他の出力端セットと
を有するものとした
ことを特徴とするデータ送信装置。
【請求項７】
請求項６に記載のデータ送信装置において、前記第１信号発生器（４１０）を、遅延ラインを介して一組の他の信号発生器セットに接続し、遅延ラインが複数の遅延信号遷移を供給するよう構成した装置。
【請求項８】
請求項６または７に記載のデータ送信装置において、各他の信号発生器は、
複数の遅延信号遷移から、一組の入力端セットを通じて受信したデータ値に応答して、一つの遅延信号遷移を選択する選択手段と、
最新の受信したデータ値と直前に受信したデータ値との比較に基づいて、出力信号を供給するためのコンパレータと、および
前記選択した遅延信号遷移を、コンパレータの出力信号に応答して出力端に転送するロジックと
を有するものとした装置。
【請求項９】
請求項８に記載のデータ送信装置において、前記第１信号発生器は、前記第１信号遷移の出力に遅延を導入するためにその出力端に接続した遅延素子を有し、前記遅延は前記他の信号発生器の少なくとも一部によって、遅延信号遷移の処理時間に一致するものとした装置。
【請求項１０】
請求項６〜９のいずれか一項に記載のデータ送信装置において、前記第１信号発生器は、予め定義したパルス幅を有するパルスを供給するよう構成し、そのパルス幅が第２データ値を定義するものとした装置。
【請求項１１】
データ受信装置において、
データ通信バスの第１導線から第１信号遷移を受信するための第１入力端と、
前記第１信号遷移の受信に対して予め定義した遅延の後に、データ通信バスにおける一組の他の導線によるセットから、対応する遅延信号遷移を受信する一組の他の入力端によるセットであって、各遅延信号遷移は、複数個のデータ値から対応するデータ値を定義するものとした該他の入力端セットと、
前記第１入力端に接続し、前記第１信号遷移の受信に対して予め定義した遅延後に、複数の他の遅延信号遷移を生成する信号発生器であって、各他の遅延信号遷移は、複数のデータ値の中から対応するデータ値を定義するものとした、該信号発生器と、
前記他の入力端セットおよび前記信号発生器に接続した復号手段であって、前記複数の他の遅延信号遷移に基づいて、対応する遅延信号遷移をそれに対応するデータ値に復号する、該復号手段と、および
この復号手段から復号したデータ値を受信する一組の出力端よりなる出力端セットと
を備えたことを特徴とする装置。
【請求項１２】
請求項１１に記載のデータ受信装置において、前記復号手段は、
対応の遅延信号遷移を検出する信号遷移検出手段と、
それぞれ前記信号発生器（５１０）に接続し、前記信号検出手段に対応して他の遅延信号遷移を取得する一組のレジスタよりなるレジスタセットと、および
このレジスタセットにおける１個のレジスタと、対応の出力端との間に接続した一組の復号論理ブロックであって、前記レジスタにより取得された前記他の遅延信号遷移に基づいて、データ値の範囲から１個のデータ値を出力端に供給する該復号論理ブロックと
を有するものとした装置。
【請求項１３】
請求項１１または１２に記載のデータ受信装置において、前記信号発生器は、複数の遅延素子よりなる遅延チェーンを有し、各遅延素子は、前記複数の他の遅延信号遷移から一つの他の遅延信号遷移を生成する出力端を有するものとした装置。
【請求項１４】
請求項１３に記載のデータ受信装置において、各遅延素子は、一組の制御信号よりなる制御信号セットによってプログラム可能であるものとした装置。
【請求項１５】
請求項１４に記載のデータ受信装置において、各遅延素子は、複数の分路コンデンサを有し、各分路コンデンサは、前記制御信号セットから一つの制御信号に応答するようにした装置。
【請求項１６】
請求項１５に記載のデータ受信装置において、各分路コンデンサは異なるキャパシタンスを有する装置。
【請求項１７】
請求項１４〜１６のうちいずれか一項に記載のデータ受信装置において、さらに、前記制御信号セットを生成する較正回路を備え、前記較正回路は、
較正信号に応答する制御ブロックであって、第１信号遷移、遅延信号遷移、および対応する他の遅延信号遷移を受信するよう構成した、該制御ブロックと、
前記較正信号に応答し、対応の制御信号を供給する制御信号発生器と、
この制御信号発生器に接続し、一組の制御信号よりなる第１制御信号セットを受信する第１レジスタ、および
前記制御信号発生器に接続し、一組の制御信号よりなる第２制御信号セットを受信する第２レジスタ（９４４）であって、前記制御ブロックに応答する該第１レジスタおよび第２レジスタと、
前記第１レジスタおよび第２レジスタに接続し、前記第１制御信号セットおよび第２制御信号セットから平均値制御信号を決定する平均値ブロックであって、複数の分路コンデンサ（６１０）に接続した一組の出力端よりなる出力端セットを有して、分路コンデンサに第１および第２の制御信号セットの平均値を供給する該平均値ブロックと
を有するものとした装置。
【請求項１８】
請求項６〜１０のいずれか一項に記載のデータ送信装置と、
請求項１１〜１７のいずれか一項に記載のデータ受信装置と、および
データ通信バスと
を備えたシステムであって、前記データ通信バスは、
前記データ送信装置の第１出力端セットと前記データ受信装置の第１入力端との間に接続した第１導線と、および
前記データ送信装置の前記他の出力端セットおよび前記データ受信装置（５００）の他の入力端セットとの間に接続した一組の他の導線よりなる他の導線セットと
を有するものとした
ことを特徴とするシステム。
【請求項１９】
請求項１８に記載のシステムにおいて、前記システムを単独の集積回路上に配置したシステム。
【請求項２０】
請求項１８に記載のシステムにおいて、前記データ送信装置およびデータ受信装置が異なる集積回路上にあり、また、データ通信バスを異なる集積回路のキャリア上に少なくとも部分的に配置したシステム。
【請求項２１】
請求項１〜５に記載の方法により、データ通信バス上でデータを通信する集積回路モジュールであって、
データを前記バスに送信する、請求項６〜１０のいずれか一項に記載のデータ送信装置と、および
前記バスからデータを受信する、請求項１１〜１６のいずれか一項に記載のデータ受信装置と
を備えたことを特徴とする集積回路モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１導線、および一組の他の導線よりなる他の導線セットを含む、データ通信バスを介したデータ通信のための方法に関する。本発明は、さらに、第１導線、および一組の他の導線よりなる他の導線セットを有するデータ通信バスにデータを供給するためのデータ送信装置に関する。本発明は、さらに、第１導線、および一組の他の導線よりなる他の導線セットを有するデータ通信バスからデータを受け取るデータ受信装置に関する。本発明は、さらにまた、第１導線、および一組の他の導線よりなる他の導線セットを有するデータ通信バスを介したデータ通信方法を実施するシステムに関する。
【背景技術】
【０００２】
半導体造作寸法、例えばＣＭＯＳプロセスにおける造作寸法の、進行している小型化は、現行の集積回路（ＩＣ）と比較してより小さく、より高い機能密度を有する将来の集積回路（ＩＣ）の製造を容易にする。この傾向は、両刃の剣である。というのは、それはシングルチップに大型のシステムを組み込むことができるより複雑なＩＣを創出する機会を与えるが、同時に、より困難な設計上のチャレンジが生じる。
【０００３】
これらチャレンジのうち幾つかは、現行のＩＣ設計にも、事実すでに関連している。例えば、現在の課題の一つは、データソースとデータ宛先との間におけるデータ通信、例えばデータ通信バスを介した２個の処理ユニット間でのデータ通信において、いかに損傷しないデータ通信を確実にするかである。ＩＣの複雑さは、データ通信バスを介した大量のデータ通信を生ぜしめ、このことはバスにおける高頻度のスイッチング挙動で自明である。このスイッチング挙動は、バスの互いに隣接する導線間にクロス結合キャパシタンスの充（放）電を生じ、このことはバスの電力消費、およびバス導線を通じてのデータ伝播速度の双方に有害な影響を及ぼし、これにより、例えばクロックサイクルのような予め定義した時間フレームの範囲外でデータが届く程にまで、データを遅らせる可能性があり、データを失う原因となる。この課題の重大さは、隣接バス導線間の距離が縮小するにつれ飛躍的に増加し、それにより将来のＩＣの設計により一層関連してくる。
【０００４】
この問題を軽減するために、バスにおけるスイッチング動作を少なくする手法、例えばバス反転符号化、または必要とされるバス導線の数を少なくする手法、例えばパルス幅調節（ＰＷＭ）符号化が開示されており、このパルス幅調節（ＰＷＭ）符号化においては、多重ビットデータ値を単独の導体上で予め定義したパルス幅によってコード化するものである。このような技術の一例としては、特許文献１（米国特許第６，０２０，８３４号）において開示されており、この場合、多重ビットデータ値をバス導線上のパルスの、２個の連続するエッジ間で予め定義した遅延によって符号化する。
【０００５】
しかし、このような方法の欠点は、多数のビットを有するデータ値に対して、データ通信バス上ですべてのあり得るデータ値の伝送を可能とするため、多数の一意的な遅延を必要とする点である。例えば、１６ビットのデータ値に対しては、２の１６乗（２１６）個の一意的な遅延が必要であり、このことはデータ通信速度に有害な影響を及ぼす。したがって、ＰＷＭは、大量の多重ビットデータ値の効率的な通信に適していない。多重ビットデータ値、例えば１６ビットの値を、より小さい部分、例えば４ビットの４個の部分に分け、これらを４個の異なるバス導体を通じて並列的に伝送することによって、効率を改善することができる。しかし、このことは、ある例において、クロック信号のような同期信号の信号遷移は除外して、例えばそれぞれ２個のエッジを有する４個のパルスに関して、バス上のスイッチング動作を、サンプリング周期あたり８個の信号遷移に増やすことになる。
【０００６】
本発明は、限定した個数のバス導線上で多重ビットデータの通信をより効率的に行う、冒頭に述べた方法、データ送信装置、データ受信装置およびシステムを得ることを目的とする。
【特許文献１】米国特許第６，０２０，８３４号明細書
【発明の開示】
【０００７】
本発明の第１の態様によれば、第１導線、および一組の他の導線よりなる他の導線セットを有するデータ通信バスを介したデータ通信方法を提供し、この方法は、第１の導線に、第１データ通信期間の開始を合図する第１信号遷移を供給するステップと、および、第１信号遷移の供給に対して予め定義した遅延後に、遅延した信号遷移を他の導線に供給する遅延信号遷移供給ステップであって、前記予め定義した遅延は、第１データ値を定義するものとした該遅延信号遷移供給ステップとを有する。本発明方法は、バス導線あたり単独の信号遷移を必要とするだけであるので、とくに、複数の他の導線を並列的に使用して、データ値の一部を並列的に通信するとき、本発明方法で必要とされるスイッチング動作は、ＰＷＭ符号化と比較すると減少する。
【０００８】
この方法は、さらに、第１導線から第１信号遷移を受信するステップと、他の導線から遅延信号遷移を受信するステップと、受信した第１信号遷移と遅延信号遷移と間の遅延を測定するステップと、および、データ通信バスに供給された１またはそれ以上のデータ値を復号するために測定した遅延から、第１データ値を決定するステップとを有するものとする。
【０００９】
有利には、第１信号遷移を、予め定義したパルス幅を有するパルスのエッジとし、このパルス幅は第２データ値を定義するものとし、この方法は、さらに、第１導線にパルスを供給するステップと、第１導線からパルスを受信するステップと、受信したパルスの幅を測定するステップと、および、測定したパルス幅から第２データ値を決定するステップとを有するものとする。このように、第１導線は、同期化ならびにデータ通信の双方に使用することができ、このことは、必要とされるバス導線の総数を減少することができる。
【００１０】
本発明方法は、さらに、第１導線に、他のデータ通信期間の開始を合図する第２信号遷移を供給するステップと、第２信号遷移に対して、第３データ値を定義する他の予め定義した遅延後に、他の導線に、他の遅延信号遷移を供給するステップと、第１導線から第２信号遷移を受信するステップと、他の導線から他の遅延信号遷移を受信するステップと、第２信号遷移と他の遅延信号遷移と間における、他の遅延を測定するステップと、および、測定した他の遅延から第３データ値を決定するステップとを有するものとする。このことは、信号遷移を一層減少し、第３データ値が第１データ値と異なる場合にのみ、他の遅延信号遷移を供給することができる。この実施形態において、測定した他の遅延からの第３データ値を決定するステップは、他の遅延信号遷移を受信しなかった場合に第１データを第３データに割り当てるステップを有するものとする。
【００１１】
本発明のさらに他の態様では、データ送信装置を提供し、第１データ通信期間の開始を合図する第１信号遷移を供給するよう構成した第１信号発生器であって、データ通信バスの第１導線に接続した第１の出力端を有し、外部信号に応答する該第１信号発生器と、および第１信号発生器に応答する一組の他の信号発生器よりなる他の他の信号発生器セットであって、これら他の信号発生器は、それぞれ、第１信号遷移の供給に対する予め定義した遅延の後に、複数の遅延信号遷移から一つの遅延信号遷移を供給するよう構成し、各遅延信号遷移は、複数のデータ値のうち対応するデータ値を定義するものとした該他の信号発生器セットとを備え、前記他の信号発生器のセットにおける他の信号発生器は、それぞれ、複数のデータ値におけるデータ値を受信する一組の入力端のセットと、および、データ通信バスにおける一組の他の導線セット内で、対応する他の導線に、対応する遅延信号遷移を供給する一組の他の出力端セットを有するものとする。
【００１２】
このようなデータ送信装置は、本発明方法による、データの符号化および伝送を容易にする。このようなデータ送信装置は、ＩＣ設計の統合のために、例えば、ＩＣ（の一部の）の形式、またはＩＰブロック（の一部の）の形式とすることができる。
【００１３】
好ましくは、第１信号発生器を、遅延ラインを介して一組の他の信号発生器セットに接続し、遅延ラインが複数の遅延信号遷移を供給するよう構成する。この構成によれば、クロック信号をベースとする遅延発生器（しかしこれを使用することもできる）と比較すると、ほとんど、あるいは全くスイッチング動作を必要とせず、堅牢でかつ低電力で遅延遷移を生ずる。
【００１４】
ある実施形態では、各他の信号発生器は、複数の遅延信号遷移から、一組の入力端セットを通じて受信したデータ値に応答して、一つの遅延信号遷移を選択する選択手段と、受信した最新のデータ値と、直前に受信したデータ値との比較に基づいて、出力信号を供給するコンパレータと、および、選択した遅延信号遷移を、コンパレータの出力信号に応答して、出力端に転送するロジックとを有するものとする。この構成によれば、他の信号発生器の、面積効率のよい実装を提供する。
【００１５】
好ましくは、第１信号発生器は、第１信号遷移の出力に遅延を導入するためにその出力端に接続した遅延素子を有し、前記遅延は、他の信号発生器の少なくとも一部によって、遅延信号遷移の処理時間に一致するものとする。この構成によれば、第１導線上の信号遷移と他の導線上の遅延信号遷移との間における正確な同期化を確実にする。遅延素子の必要とされる遅延は、データ送信装置の設計の時に決定することができる。または、遅延素子は、製造後の遅延の一致を容易にするためにプログラム可能にすることができる。
【００１６】
第１信号発生器は、予め定義したパルス幅を有するパルスを供給するよう構成し、このパルス幅が第２データ値を定義するものとする。この構成により、データ通信バスの第１導線を通じたデータ送信を可能にする。
【００１７】
本発明の別の態様では、データ受信装置が提供し、データ通信バスの第１導線から第１信号遷移を受信するための第１の入力端と、第１信号遷移の受信に対して予め定義した遅延の後に、データ通信バスにおける一組の他の導線によるセットから対応する遅延信号遷移を受信する一組の他の入力端によるセットであって、各遅延信号遷移は複数個のデータ値から対応するデータ値を定義するものとした該入力端セットと、第１入力端に接続し、第１信号遷移の受信に対して予め定義した遅延後に、複数の他の遅延信号遷移を生成する信号発生器をであって。各他の遅延信号遷移は、複数のデータ値の中から、対応するデータ値を定義するものとした該信号発生器と、他の入力端セットおよび信号発生器に接続した復号手段であって、前記複数の他の遅延信号遷移に基づいて、対応する遅延信号遷移をそれに対応するデータ値に復号する該復号手段と、および、この復号手段から復号したデータ値を受信する一組の出力端よりなる出力端セットを有する。
【００１８】
この種のデータ受信装置は、本発明の方法による、データ受信および復号を容易にする。この種のデータ受信装置は、例えば、ＩＣ（の一部の）の形式、またはＩＣ設計の統合のためのＩＰブロック（の一部の）の形式とすることができる。
【００１９】
復号手段は、対応の後発の信号遷移を検出するための信号遷移検出手段と、信号検出手段に対応して、他の遅延信号遷移を取得する一組のレジスタよりなるレジスタセットと、このレジスタにおける１個のレジスタと、対応の出力端との間に接続した一組の復号論理ブロックであって、レジスタによって取得した他の遅延信号遷移に基づいて、データ値の範囲から、１個のデータ値を出力端に供給する該復号論理ブロックとを有するものとする。
【００２０】
この構成によれば、面積効率がよく、かつ拡張可能な実装を提供し、この場合、遷移検出手段は、１個またはそれ以上のエッジを検出する検出器として実装することができる。
【００２１】
好ましくは、信号発生器は、複数の遅延素子よりなる遅延チェーンを有し、各遅延素子は、複数の他の遅延信号遷移から、一つの他の遅延信号遷移を生成する出力端を有するものとする。この構成によれば、上述したように、遅延信号遷移を生成する堅牢で低電力な方法を容易にする。
【００２２】
遅延素子は、プログラム可能な遅延チェーンを得るために、対応する制御信号に応答する複数の分路コンデンサを有するものとし、遅延チェーンの遅延を、データ通信バスの反対端でデータ送信装置によって発生する遅延と一致させることを容易にし、受信した符号化信号の正しい解釈を確実にする。さらに、データ通信バスによって導入される付加的な遅延も補償することができる。プログラム可能な遅延チェーンの他の実施形態にすることもできるが、分路コンデンサをベースとする実装は、電力消費および堅牢さの理由から好ましい。遅延の微調整を容易にするために、分路コンデンサは、異なる幅、すなわち異なるキャパシタンス（電気容量）を有するものとすることができる。
【００２３】
このため、データ受信装置は、さらに、一組の制御信号セットを生成する構成回路を備え、この較正回路は、較正信号に応答する制御ブロックであって、第１信号遷移、遅延信号遷移、および対応する他の遅延信号遷移を受信するよう構成した該制御ブロックと、前記較正信号に応答し、対応の制御信号を供給する制御信号発生器と、この制御信号発生器に接続し、一組の制御信号よりなる第１制御信号セットを受信する第１レジスタ、および制御信号発生器に接続し、一組の制御信号よりなる第２制御信号セットを受信する第２レジスタであって、制御ブロックに対応する該第１レジスタおよび第２レジスタと、前記第１レジスタおよび第２レジスタに接続し、第１制御信号セットおよび第２制御信号セットから平均値制御信号を決定する平均値ブロックであって、複数の分路コンデンサに接続した一組の出力端よりなる出力端セットを有して、分路コンデンサに第１および第２の制御信号セットの平均値を供給する該平均値ブロックと、を有するものとする。
【００２４】
この構成によれば、その中において遅延チェーンの選択した遅延素子からの遅延信号遷移を正しく解釈する窓（ウインドウ）の外側境界を見出し、またこの窓（ウインドウ）内で遅延チェーンの素子に対して遅延設定を選択し、それにより信号遷移の遅延の変動、例えば隣接するバス導線間のクロスカップリング干渉により生ずる変動の最大許容公差を得ることで、遅延チェーンの較正を容易にする。
【００２５】
本発明のさらに他の態様によれば、本発明によるデータ送信装置およびデータ受信装置と、データ通信バスとを備えたシステムを提供し、データ通信バスは、データ送信装置の第１出力端セットおよびデータ受信装置の第１入力端との間に接続した第１導線と、および、データ送信装置の他の出力端セットおよびデータ受信装置の他の入力端セットとの間に接続した一組の他の導線よりなる他の導線セットとを有するものとする。このようなシステムは、本発明方法を実装して、上述した方法で言及したのと同じ利点による利益を得る。データ送信装置およびデータ受信装置を同一ＩＣ上に配置し、このシステムをシステムオンチップとすることができる。代案として、データ送信装置およびデータ受信装置を異なるＩＣ上に配置して、このシステムは多数のＩＣを有するものとし、この場合、データ通信バスは、少なくとも部分的に、異なるＩＣのキャリアに配置する。このシステムは、代表的には、例えばデジタル電子デバイスのような、２値データ処理のためのデータ処理システム（の一部）、例えばコンピュータ、オーディオ信号処理装置、ビデオ信号処理装置、移動体通信装置等である。
【００２６】
本発明を添付の図面につき、より詳細に、また非限定的な例示として説明する。
【実施例】
【００２７】
これら図面は単に概略的なものであり、正しい縮尺比で描いていないことを理解されたい。また、同一または類似部分に、全ての図面にわたって同一参照符号を使用していることを理解されたい。
【００２８】
図１は、データ通信バス上でデータを通信する本発明方法１００のフローチャートである。第一ステップ１１０において、バスの第１導線に、第１データ通信期間の開始の信号を送る第１信号遷移を供給する。この第１信号遷移は、代表的には、信号パルスのエッジであり、データ通信のスタート信号として供する。第１データ通信期間は、クロック周期、または、例えばハンドシェーク信号などの非同期データ通信要求によって開始する期間とすることができる。
【００２９】
次に、ステップ１２０において、バスの他の導線に、第の信号遷移に対して遅延した他の信号遷移を供給する。この遅延は、バス上で通信すべきデータ値の範囲内における様々なデータ値を定義する、多数の予め定義した遅延のうちの１つである。このバスは、それぞれがこのような遅延した信号遷移を送信する、整数Ｎ個の他の導線を有するものとし、したがって、Ｎ＋１個の導線上で、供給された第１信号遷移につきＮ個の異なるデータ値の送信に役立つ。
【００３０】
代案として、バスの第１導線を使用し、第１信号遷移がその一部である信号パルスを第１通信期間に限定し、またそのパルスに、データ値の上述した範囲から他のデータ値と解釈することができる予め定義したパルス幅を与えることによってデータ値を伝送することができる。
このことは、例えば特許文献１（米国特許第６，０２０，８３４号）に記載のようなＰＷＭ符号化の既知の実施であり、このためさらに詳述する必要はない。
【００３１】
つぎに、ステップ１３０において、第１導線から第１信号遷移をバスのレシーバ側端部で受信し、これはＮ個の他の導線における符号化されたデータ値の受信開始を通知し、また、もし第１信号遷移がＰＷＭ符号化パルスの一部である場合は、第１導線における符号化されたデータ値の受信開始を通知する。その後、ステップ１４０で、様々な遅延信号遷移をＮ個の他の導線から受信し、そして、ステップ１５０で、受信した第１信号遷移と受信した遅延信号遷移との間における遅延量を決定し、またステップ１６０において、遅延信号遷移により符号化した各データ値を、決定した各遅延量により決定する。これらステップを、更なるデータ通信期間において繰り返すことができる。
【００３２】
データ通信バス上でデータを通信するのに必要とされる信号遷移の数をさらに減少することは、その期間中に伝送すべきデータ値が、先行のデータ値と同一である場合、次のデータ通信期間中に他の導線への信号遷移を供給しないことにより達成することができる。このようにして、遅延信号遷移がその期間中に何ら受信されない場合、ステップ１６０において、データ通信バスの受信側端部は、先行の符号化データ値を次のデータ通信期間に再び割り当てる。
【００３３】
図２ａは「スタート」とラベル付けした第１導線、それぞれ「データ０」、「データ１」、「データ２」および「データ３」とラベル付けした４個の他の導線を有するバス上における、本発明によるデータ通信方法の例示的なタイミング図を表す。第１データ通信期間Ｔ１において、第１信号遷移２１０、例えばパルスのエッジを、「スタート」導線に供給する。他の導線「データ０」は、第１信号遷移２１０に対して遅延した信号遷移２２０を供給する。遅延量は、データ数値「０」を符号化する。他の導線「データ１」は、第１信号遷移２１０に対してさらに遅延した信号遷移２３０を供給する。この遅延量は、データ数値「１」を符号化する。他の導線「データ２」は、第１信号遷移２１０に対してさらに遅延した信号遷移２４０を提供する。この遅延量は、データ数値「３」を符号化する。最後に、他の導線「データ３」は、第１信号遷移２１０に対してさらに遅延した信号遷移２５０を提供する。この遅延量は、データ数値「７」を符号化する。
【００３４】
符号化したデータ値を、これに制限しないが、例えば数値として表現し、また、データ値の２値表現することもできることは明らかである。
【００３５】
第２データ通信期間Ｔ２において、「スタート」導線は、図２ａにおいて信号遷移２１０が立ち上がりエッジであったパルスの立ち下がりエッジである、信号遷移２１２を供給する。このパルスは、規則的なパルス列、例えばクロック信号の一部とすることができる。他の導線「データ０」は信号遷移２１２に対して遅延した信号遷移２２２を供給し、この遅延量はデータ数値「１」を符号化する。他の導線「データ１」は信号遷移２１２に対して遅延した信号遷移２３２を供給し、この遅延量がデータ値「０」を符号化する。そして、他の導線「データ３」は、信号遷移２１２に対して遅延した信号遷移２５２を供給し、この遅延量がデータ値「１」を符号化する。
【００３６】
他の導線「データ２」は、Ｔ２においては信号遷移を供給しない。この導線の受信側端部は、信号遷移がないことを、先行データ通信期間中に通信した、すなわちＴ１におけるデータ値「３」と同一のデータ値の通信と解釈する。
【００３７】
図２ｂにおいて、第１導線「スタート」は、データ通信期間の開始合図を送るために用いるだけでなく、データ通信バス上におけるデータを伝送するのにも用いる。各データ通信期間Ｔ１およびＴ２の開始を合図する信号遷移２１０および２１２は、この場合、異なるパルス、すなわちそれぞれデータ通信期間より小さいパルス幅を有するパルス２１１およびパルス２１３に属する。パルス２１１および２１３のそれぞれにおけるパルス幅はＰＷＭ符号化と同様に、符号化されたデータ値、すなわちそれぞれ値「０」および「１」に対応する。これは、データ通信開始信号だけの供給に使われる導線の必要性を排除する。
【００３８】
図３は、模式的に本発明のシステム３００を表す。システム１００は、データ通信バス３１０に接続するデータ送信装置４００およびデータ受信装置５００を有し、このデータ通信バスは、第１導線３１２および一組の他の導線３１４セットを有する。本明細書において、一組みのセットは、一個またはそれ以上の部材を含むことを意図する。バス３１０は、周知の技術を使用して作動しうる。例えば、バス３１０の隣接する導線は、バスの両側の端部（すなわち送信側端部および受信側端部）に遅延素子を有し、隣接する２個の導線での同時スイッチングを回避するとともに、各導線においておこる遅延量がほぼ一致することを確実にし、また、導線は適切な信号無欠性が維持されることを確実にするための多数のドライバを有することができる。
【００３９】
データ送信装置４００は、導体３１２に、開始信号遷移すなわち信号遷移２１０および２１２を発生するモジュール４１０を有する。素子４１０は、その入力４１２に供給されるデータ通信要求信号に対応する。これは、データ通信バス３１０上で連続データ転送する場合には、クロック信号とすることができる。モジュール４１０の出力を遅延発生器４２０、例えば遅延チェーンに接続し、一組の遅延信号遷移セットを発生し、各遅延信号遷移は、バス３１０上で通信されうる、データ値の範囲内からの、それぞれ異なるデータ値に対応するし、これにより、遅延した信号遷移セットはデータ値の範囲内の各々の値をカバーする。
【００４０】
遅延発生器４２０を多数のエンコーダ４３０に接続し、各エンコーダ４３０はモジュール４１０に対応し、また他の導線３１４と整数Ｍ個の入力４４０との間を接続し、Ｍビットのデータ値を受信する。各エンコーダ４３０は、受信したＭビット入力に基づいて、遅延発生器４２０から遅延した信号遷移のうち１個を選択し、遅延した信号遷移を他の導線３１４に出力するよう構成する。
【００４１】
データ受信装置５００は、第１導線３１２に接続する遅延発生器５１０を有する。遅延発生器５１０は遅延した信号遷移セットを生成するよう構成し、遅延発生器４２０に類似し、第１導線３１２から信号遷移を受信する。遅延した信号遷移を、デコーダ５２０に転送する。デコーダ５２０は、他の導線３１４から受信する遅延した信号遷移と、遅延発生器５１０から受信する遅延した信号遷移セットとの比較あるいは整合に基づき、他の導線３１４から受信する各遅延した信号遷移を復号するよう構成する。デコーダ５２０は、更に、各出力５４０に直接、または各出力５４０が復号されたデータ値を同期して受信しなくてはならない場合は同期した随意的なレジスタ５３０に、復号したＭビット値を出力するよう構成する。デコーダ５２０は、他の導体のサブセット、例えば単独の他の導体から、受信する符号化したデータ値を復号するようそれぞれ構成した、多数のサブユニットを有するものとすることができる。
【００４２】
図４は、より詳細にデータ送信装置４００の実施例を示す。モジュール４１０は、第１信号遷移を発生するため、クロック信号４１２によってトリガするフリップフロップを有する。モジュール４１０は、データ通信バスの第１導線に第１信号遷移を供給する出力端を有し、この出力端は、データ送信装置４００の他の部分において導入される処理遅延δを整合させるために、遅延素子４１４を有するものとする（下記参照）。モジュール４１０は、さらに、複数個の遅延素子４２２を有する遅延チェーンとして実装した遅延発生器４２０に接続する。各遅延素子は、データ送信装置４００によって符号化することができるデータ値の範囲内にある、データ値のうちの１個に対応する遅延した信号遷移を発生するよう構成する。各遅延素子４２２は、多数の出力４２６を有し、その数に対応する数のエンコーダ４３０に遅延した信号遷移を供給する。
【００４３】
遅延素子４２２は、このような素子の既知の実施例を使って実施することができる。適切な実は、差動カスケード電圧スイッチ論理ゲートを使用することによって実現することができる。すなわち、このような論理ゲートにより堅牢かつ低電力で実施できるからである。このようなゲートにおいては、立下りエッジが立ち上がりエッジより速いことは周知であるが、このことは、それぞれの遅延素子４２２を対にして一方の素子が他方の相補論理となるよう実装することにより、補償することができる。図４において、第１遅延素子４２２への２個の入力によってこのことを示し、他方の入力の相補論理を生ずるよう一方の入力にインバータ４２４を設ける。これは、単なる例示的なものであり、例えば単独の入力を受信する他の遅延素子を有する実装態様も、同様に可能である。遅延素子４２２の出力４２６は、例えばインバータ４２４のような、出力４２６のロードを安定させるロード素子を設けることができる。
【００４４】
出力４２６をエンコーダ４３０に供給し、このエンコーダ４３０は、ｎビットのデータ値、例えば１データワードを入力４４０から受信し、このｎビットのデータ値を予め定義した遅延信号遷移として符号化するよう構成する。この目的のために、エンコーダ４３０は、入力端４４０とマルチプレクサ（ＭＵＸ）４３４の制御端子との間に接続する入力論理ブロック４３２を有する。データ値の範囲からの、各符号化したデータ値を選択できるように、ＭＵＸ４３４の信号入力を、遅延素子４２２の種々の出力４２６とする。入力論理ブロック４３２は、入力端４４０を経て受信されるデータ値に応じて、ＭＵＸ４３４の適切な入力を選択するよう構成する。入力論理ブロックは、さらに、システム３００上のデータ通信を較正する較正信号９１０に応答する。このことを、後でより詳細に説明する。
【００４５】
ＭＵＸ４３４の出力端を、データ通信バスの他の導線に、選択した遅延信号遷移を供給するよう、データ送信装置４００の出力（図示せず）に接続する。ＭＵＸ４３４は、遅延δを、遅延素子出力４２６からそれ自身の出力への遅延信号遷移の転送中に導入することができる。モジュール４１０によって、例えば、随意的な遅延素子４１４によって、第１信号遷移の生成においてこの遅延を整合させなければならない。データ送信装置４００の設計中に、この遅延を決定することができる。代案として、遅延素子４１４は、製造後に遅延δを決定するようプログラム可能とすることができる。
【００４６】
エンコーダ４３０は、入力論理ブロック４３２の出力端に接続したコンパレータ４３６を有し、先行データ転送期間中に受信したデータ値を現データ転送期間中に受信したデータ値と比較し、比較したデータ値が同一であるときにＭＵＸ４３４がデータ送信装置４００の出力に遅延信号遷移を転送することを防止する。この目的で、コンパレータ４３６の制御下にバイパス論理４３８を、ＭＵＸ４３４の出力端と、データ送信装置４００の出力端との間に配置する。
【００４７】
図５は、本発明によるデータ受信装置５００の実施例を示す。遅延チェーン５１０は、データ通信バス３１０の第１導線３１２から第１信号遷移を受信するよう構成する。遅延チェーンは、データ送信装置４００により符号化されたままの、データ値の範囲内からのデータ値のうち１個に対応する遅延した信号遷移を発生し、それらの出力端５１６にこれら遅延した信号遷移を供給するよう各々構成する、多くの遅延素子５１２を備えている。
【００４８】
データ受信装置５００は、さらに、デコーダ５２０を有し、このデコーダ５２０はデータ通信バス３１０の他の導線３１４からの遅延した信号遷移を検出する信号遷移検出器５２２、例えばパルスエッジ検出器を含む。検出器５２２は、出力端５１６から遅延した信号遷移を取得するためのレジスタ５２４に接続する出力端を有する。レジスタ５２４は復号論理５２６に接続し、レジスタ５２４が取得した遅延信号遷移を、データ送信装置４００がその入力端４４０で受信したｎビットのデータ値に復号するよう構成する。上述したように、復号したデータ値は、データ受信装置５００の対応する出力端５４０に直接、または対応するレジスタ５３０に供給する。
【００４９】
この点において、データ送信装置４００およびデータ受信装置５００は、また、ＩＣモジュールの一部とし、このＩＣモジュールと外部デバイス、例えばＳｏＣの他のＩＣモジュール、またはプリント基板上の他のＩＣとの間における、双方向の符号化された通信ができるようにすることを強調する。
【００５０】
図６は遅延素子５１２の一部の好ましい実施例をより詳細に示す。差動のカスケード電圧論理スイッチブロック６２０は、第１導線３１２から第１信号遷移を受信するための入力端（図示せず）に接続した、入力端（Ｉｎ）及び相補入力端（Ｉｎｂａｒ）を有し、また、分路キャパシタ６１０の対応するセット（組）に接続した出力端（Ｏｕｔ）および相補出力端（Ｏｕｔｂａｒ）を有する。各分路キャパシタ６１０は、制御信号Ｃ０−Ｃ４のうち１個によって制御される。分路キャパシタ６１０は、制御信号Ｃ０−Ｃ４により異なる遅延のプログラミングを容易にするよう、異なる幅を有する。５個の異なる制御信号によって制御される１０個の分路キャパシタ６１０を選択したことは、単に非限定的な例示に過ぎない。他の数の個数を有する分路キャパシタが対応する他の数の制御信号によって制御することもできる。
【００５１】
トランジスタを実装した分路キャパシタ６１０の電気容量（キャパシタンス）をどのように調整することができるかの原理を、図７につき説明する。ソース−ドレインの総キャパシタンスは、トランジスタの動作モードに依存する。簡潔に説明するために、この断面における考察は、ＮＭＯＳトランジスタ用に提示する。トランジスタがカットオフ領域で動作しているとき、キャパシタンスＣＧＣおよびＣＣＢは存在せず、存在するキャパシタンスは、ドレインおよびソースからゲートへのオーバーラップキャパシタンス（それぞれＣＧＤＯおよびＣＧＳＯ）、およびバルクキャパシタンス（ＣＳＢおよびＣＤＢ）のみである。しかし、もしトランジスタが抵抗モードまたは飽和モードで動作する場合は、チャネルとゲートとの間におけるキャパシタンス（ＣＧＣ）およびチャネルとバルクとの間におけるキャパシタンス（ＣＣＢ）が出現する。トランジスタの様々な作動モードは、以下の各キャパシタンスを呈する。すなわち、
【数１】
2009527141.tif 000003
ここで、Ｃcut-offはカットオフ領域での総キャパシタンス、Ｃlinearは線形領域での総キャパシタンス、Ｃsaturationは飽和領域での総キャパシタンスである。
【００５２】
ドレインおよびソースを共通回路網（ネット）に接続する場合、トランジスタがどの領域で作動するかを制御することにより、キャパシタンスを変化させ、またこれにより回路網（ネット）の遅延を変化させることができる。ＶＤＳ＝０であることから、このことは、単にゲート電位を変化させることによって行うことができる。高い（１．２Ｖ）電圧がゲートに加わるとき、キャパシタンスは増加する。そして、低電位（０Ｖ）が加わるとき、キャパシタンスは減少する。このことは、回路における遅延を微調整する簡単な方法である。ソースとドレインが接続されているので、トランジスタは常にカットオフ領域または線形領域のいずれかの領域にある。
【００５３】
分路コンデンサ６１０の遅延のプログラム可能性を、図８に示す。入力端Ａ、出力端Ｂおよび制御端子Ｃ０を有する分路コンデンサ６１０に対し、制御端子Ｃ０へのより高い電圧（１．２Ｖ）の印加が、制御端子Ｃ０への低い電圧（０Ｖ）の印加よりも分路コンデンサ６１０の遅延を増やすことを示す。したがって、遅延素子５１２の遅延量は、適切な分路コンデンサ６１０に適切な選択信号を供給することによって選択することができる。遅延量の差はキャパシタンスに依存しており、より大きいキャパシタンス、すなわちより大きい分路コンデンサは、遅延におけるより大きい差を生ずる。
【００５４】
この点において、遅延素子５１２の他の実施形態も当然あり得る。実際、この種の遅延素子のいかなる既知の実施形態をも用いることができる。しかし、容認できる精度および信号無欠性を得ることができるよう注意しなければならない。このために、分路コンデンサをベースとする実装が好ましい。なぜなら、この実装は相当な設計努力を必要とすることなくこれらの必要条件を満たすからである。
【００５５】
図９は、制御信号Ｃ０−Ｃ４を生成するための較正回路９００の実施例を示す。較正回路９００は、外部の較正信号９１０に応答する、制御ブロック９２０を有し、この外部の較正信号９１０は、例えばシステム起動時に、システム３００の較正コントローラ（図示せず）によって発生させることができる。制御ブロック９２０は、データ通信バス３１０の第１導線３１２からの信号遷移、および予め選択した他の導線３１４からの遅延信号遷移、ならびに予め選択した他の導線３１４からの遅延信号遷移に対応する遅延信号遷移を生成するよう構成した遅延素子５１２の出力端５１６からの遅延信号遷移を受信するよう構成する。カウンタとして実装することができる信号発生器９３０は、較正信号９１０に応答し、また較正コントローラによって供給され得るリセット信号９３２によってリセットすることができる。
【００５６】
較正回路９００は、さらに、制御ブロック９２０の制御下において、第１レジスタ９４２および第２レジスタ９４４を有する。第１レジスタ９４２および第２レジスタ９４４は、信号発生器９３０に接続した入力端、および平均値発生器９４６に連結した出力端を有し、この平均値発生器９４６は、これらレジスタに保存した値の平均を計算するよう構成する。これらのレジスタに保存される値は、上述のように分路コンデンサ６１０を制御するための制御信号値である。較正信号９１０の制御下のＭＵＸ９５０は、信号発生器９３０からの制御信号値の１組の第１セットおよび、平均値発生器９４６から制御信号値の１組の第２セットを受信するよう構成し、また分路コンデンサ６１０にこれら制御信号値セットのうち一方のセットを供給するよう構成する。
【００５７】
較正回路９００は、以下のように動作する。較正モードにおいて、データ送信装置４００は較正信号９１０に応答して、第１導線３１２を介した第１信号遷移の送信、および制御ブロック９２０にした他の導線３１４を介した、予め選択した符号化データ値、例えば符号化１０進値「１４」の送信を繰り返し強制的に行う。同時に、制御信号発生器９３０は、上述のように、分路コンデンサ６１０のキャパシタンスを変化させるよう、遅延素子５１２の遅延量を変化させる全てのとりうる制御信号設定の処理に進む。較正信号９１０がアクティブであるときに、ＭＵＸ９５０は、制御信号発生器９３０から制御値を選択するよう構成し、このことは、分路コンデンサ６１０が制御信号発生器９３０からの変化する制御信号を受けることを意味する。
【００５８】
制御ブロック９２０は、他の導線３１４からの信号遷移を、出力端５１６からの遅延信号遷移と比較する。制御ブロック９２０が、これら遷移を同一符号化データ値に属すると評価する第１の時点で、第１レジスタ９４２は、制御信号発生器９３０から実際の制御信号値のサンプリングをトリガする。その後、制御ブロック９２０が他の導線３１４および遅延素子出力端５１６から受信されるデータ値が同一であると判断する限り、第２レジスタ９４４は制御信号発生器９３０の実際の制御信号値をサンプリングする。したがって、第１レジスタ９４２および第２レジスタ９４４は、遅延素子５１２によって発生する最小遅延値および最大遅延値に対応する間隔の境界を有し、この境界内において、制御信号発生器９３０の制御値によって遅延を生ぜしめ、この遅延によって、他の導線３１４で受信した遅延信号遷移の正確な復号が得られる。
【００５９】
Ｒ１およびＲ２の符号を付したこれら２つの制御信号値の平均は、平均値発生器９４６により（Ｒ１+Ｒ２）／２の演算で計算される。較正終了後、較正信号９１０は停止し、ＭＵＸ９５０は平均値発生器９４６からの制御信号値を遅延ライン５１０の分路コンデンサ６１０に出力する。これら制御信号値は上述した間隔の中央に位置するので、これら遅延変動が較正モードにおいて得られた間隔の遅延期間の１／２を上回らない限り、データ受信装置５００の動作は、遅延信号遷移における遅延変動に不感となることを確実にする。較正回路９００は、データ受信装置５００の一部とするか、またはシステム３００内で、データ受信装置５００の外部に配置することができる。
【００６０】
上述の実施例は、本発明を限定するのではなく、例示的なものである点に留意されたく、また、当業者であれば、添付の特許請求範囲の内において、多くの別の実施形態を設計することができるであろう。請求項において、カッコ内に示されるいかなる参照符号も、請求項を制限するものとして解すべきではない。「含む」という言葉は、請求項にリストされる要素またはステップ以外のそれらの存在を除外することはない。要素に前置される「ａ」「ａｎ」の冠詞は、この種の要素が複数存在する場合を除外しない。本発明は、いくつかの異なった要素を含んでいるハードウェアによって実践することができる。いくつかの手段を列挙している装置請求項において、これらの手段のいくつかは、ハードウェアの全く同一の部材によって実施されうる。特定の方法が相互に異なる従属クレームにおいて列挙されるという単なる事実は、これらの方法の組合せが有効に使われ得ないことを示すわけではない。
【図面の簡単な説明】
【００６１】
【図１】本発明方法の実施例のフローチャートを表す。
【図２ａ】本発明方法の一実施例による信号遷移のタイミング図を表す。
【図２ｂ】本発明方法の他の実施例による信号遷移の他のタイミング図を表す。
【図３】本発明によるシステムの実施例を表す。
【図４】本発明によるデータ送信装置の実施例を示す。
【図５】本発明によるデータ受信装置の実施例における詳細を示す。
【図６】本発明によるデータ受信装置の他の実施例における詳細を示す。
【図７】ｎＭＯＳ装置に存在する電気容量を図式的に表す。
【図８】プログラム可能な遅延を表すグラフを示す。
【図９】本発明によるデータ受信装置の実施例におけるさらに他の詳細を示す。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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