(57)【要約】低接触抵抗ＣＭＯＳ集積回路（５０）とその製造方法が提供される。ＣＭＯＳ集積回路（５０）は、Ｎ型の回路領域（７２、７４）に電気的に結合された第１遷移金属（１０２）と、Ｐ型の回路領域（７６、７８）に電気的に結合され、第１遷移金属とは異なる第２遷移金属（９８）と、を含む。導電性バリア層（１０４）は第１遷移金属の各々の上に重なり、第２遷移金属およびプラグ金属（１１０）は導電性バリア層の上に重なる。
2009540603.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型のソース領域（７２）とドレイン領域（７４）を有するＮＭＯＳトランジスタ（５２）と、Ｐ型のソース領域（７６）とドレイン領域（７８）を有するＰＭＯＳトランジスタを含むＣＭＯＳ集積回路（５０）であって、
前記Ｎ型のソースおよびドレイン領域に接する第１金属シリサイド（８８）と、
前記Ｐ型のソースおよびドレイン領域に接し、前記第１金属シリサイドとは異なる第２金属シリサイド（８２）と、
前記第１金属シリサイドに接する第１遷移金属（１０２）と、
前記第２金属シリサイドに接する、前記第１バリア金属とは異なる第２遷移金属（９８）と、
前記第１遷移金属と電気的に接している第１金属プラグ（１１０）と、
前記第２遷移金属と電気的に接している第２金属プラグ（１１０）と、を含むＣＭＯＳ集積回路。
【請求項２】
前記第１金属シリサイド（８８）は、シリコンに対する障壁高さが０．４ｅＶ未満である金属から形成された金属シリサイドを含む、請求項１記載のＣＭＯＳ集積回路。
【請求項３】
前記第２金属シリサイド（８２）は、シリコンに対する障壁高さが０．７ｅＶよりも大きい金属から形成された金属シリサイドを含む、請求項１記載のＣＭＯＳ集積回路。
【請求項４】
前記第１遷移金属（１０２）は、シリコンに対する障壁高さが約０．４ｅＶ以下である金属を含む、請求項１記載のＣＭＯＳ集積回路。
【請求項５】
前記第１遷移金属（１０２）は、スカンジウムおよびマグネシウムならびにその合金からなる群より選択される金属を含む、請求項４記載のＣＭＯＳ集積回路。
【請求項６】
前記第２遷移金属（９８）は、シリコンに対する障壁高さが０．７ｅＶ以上である金属を含む、請求項４記載のＣＭＯＳ集積回路。
【請求項７】
前記第２遷移金属（９８）は、白金、パラジウム、金、銀、アルミニウムおよびその合金からなる群より選択される金属を含む、請求項６記載のＣＭＯＳ集積回路。
【請求項８】
第１Ｎ型領域（７２、７４）と第２Ｐ型領域（７６、７８）を有するＣＭＯＳ集積回路（５０）であって、
前記第１Ｎ型領域に電気的に結合された第１遷移金属（１０２）と、
前記第２Ｐ型領域に電気的に結合され、前記第１遷移金属とは異なる第２遷移金属（９８）と、
前記第１遷移金属と前記第２遷移金属の各々の上に重なる導電性バリア層（１０４）と、
前記導電性バリア層上に重なるプラグ金属（１１０）と、を含む、ＣＭＯＳ集積回路。
【請求項９】
前記第１遷移金属（１０２）は、スカンジウムおよびマグネシウムならびにその合金からなる群より選択される金属を含み、前記第２遷移金属（９８）は、白金、パラジウム、金、銀、アルミニウムおよびその合金からなる群より選択される金属を含む、請求項８記載のＣＭＯＳ集積回路。
【請求項１０】
前記第１遷移金属（１０２）は、シリコンに対する第１の障壁高さを有し、前記第２遷移金属（９８）は前記第１の障壁高さよりも大きなシリコンに対する第２の障壁高さを有する、請求項８記載のＣＭＯＳ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明はＣＭＯＳ集積回路とその製造方法に関するものであり、より詳細には、低接触抵抗ＣＭＯＳ回路とその製造方法に関する。
【背景技術】
【０００２】
今日の集積回路（ＩＣ）の多くは、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴまたはＭＯＳトランジスタ）とも呼ばれる複数の相互接続された電界効果トランジスタ（ＦＥＴｓ）により実装される。ＩＣは通常、ＰチャネルおよびＮチャネルＦＥＴを用いて形成される。従って、このＩＣは相補型ＭＯＳまたはＣＭＯＳ集積回路（ＩＣ）とも呼ばれ、より多数の回路が単一のＩＣチップに組み込まれるようになっている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
増え続ける回路を組み込むために、回路中の個々のデバイス寸法と、デバイス素子間の寸法および間隔（加工寸法）とを縮小する必要がある。所望の回路機能を実装するには、回路の個々の素子、ＭＯＳトランジスタおよび他の受動回路素子および能動回路素子を金属または他の導体によって相互接続する必要がある。導体と回路素子間が接触すると、幾分かの小さな抵抗が生じる。加工寸法が縮小すると、接触抵抗は増加し、回路抵抗の全体に占める割合がますます大きくなる。加工寸法が１５０ナノメートル（ｎｍ）から９０ｎｍにまで縮小すると、４５ｎｍあるいはそれ以下の接触抵抗がますます重要になってくる。加工寸法が３２ｎｍの場合、このような傾向を変える何らかの方策が講じられない限りは、接触抵抗がチップ性能を左右することになる。
【０００４】
したがって、低接触抵抗ＣＭＯＳ集積回路を提供することが望まれている。さらに、低接触抵抗ＣＭＯＳ集積回路を製造する方法を提供することが望まれている。さらに、本発明のその他の望ましい特性、および特徴は、添付の図面とすでに説明した技術分野および背景技術とあわせて、以下の詳細な説明と添付の請求の範囲から明らかになるであろう。
【課題を解決するための手段】
【０００５】
低接触抵抗ＣＭＯＳ集積回路が提供される。一実施形態によれば、ＣＭＯＳ集積回路はＮ型の集積領域に電気的に結合された第１遷移領域と、Ｐ型の回路領域に電気的に結合され、第１遷移金属とは異なる第２遷移金属と、を含む。導電性バリア層は、第１遷移金属および第２遷移金属の各々の上に重なり、プラグ金属は導電性バリア層の上に重なる。
【０００６】
Ｎ型のドレイン領域とＰ型のドレイン領域とを有する低接触抵抗ＣＭＯＳ集積回路の製造法が提供される。一実施形態によれば、方法において、Ｐ型のドレイン領域に接する、障壁の高さが高い金属シリサイドが形成され、さらに、Ｎ型のドレイン領域に接する、障壁の高さが低い金属シリサイドが形成される。障壁の高さが高い金属シリサイドの一部を露出する第１開口部と、障壁の高さが低い金属シリサイドの一部を露出する第２開口部と、を形成するように誘電層が蒸着され、パターン形成される。障壁の高さが低い金属は、障壁高さの低い金属シリサイドの一部に接するように第２開口部中に蒸着され、障壁の高さが高い金属は、障壁の高さが高い金属シリサイドの一部に接するように第１開口部中に蒸着される。障壁の高さが高い金属に接して、および、障壁の高さが低い金属に接して導電性キャップ層が蒸着され、第１および第２開口部はこの導電性キャップ層に接してプラグ金属で埋め込まれる。
【図面の簡単な説明】
【０００７】
【図１】加工寸法の縮小に伴って生じる接触抵抗の問題点を説明したグラフ。
【図２】不純物ドープした領域に対する導電接触を示した概略的説明図。
【図３】本発明の各種の実施形態に従うＣＭＯＳ集積回路を製造するための方法ステップを断面で示した概略的説明図。
【図４】本発明の各種の実施形態に従うＣＭＯＳ集積回路を製造するための方法ステップを断面で示した概略的説明図。
【図５】本発明の各種の実施形態に従うＣＭＯＳ集積回路を製造するための方法ステップを断面で示した概略的説明図。
【図６】本発明の各種の実施形態に従うＣＭＯＳ集積回路を製造するための方法ステップを断面で示した概略的説明図。
【図７】本発明の各種の実施形態に従うＣＭＯＳ集積回路を製造するための方法ステップを断面で示した概略的説明図。
【図８】本発明の各種の実施形態に従うＣＭＯＳ集積回路を製造するための方法ステップを断面で示した概略的説明図。
【図９】本発明の各種の実施形態に従うＣＭＯＳ集積回路を製造するための方法ステップを断面で示した概略的説明図。
【図１０】本発明の各種の実施形態に従うＣＭＯＳ集積回路を製造するための方法ステップを断面で示した概略的説明図。
【発明を実施するための形態】
【０００８】
以下に本発明を以下の図面とともに説明する。図面において、同じ参照符号は同様の要素を表す。
【０００９】
以下の詳細な説明は本質的に単なる例示を目的としており、本発明を限定したり、本発明の応用および用途を限定したりすることを意図するものではない。さらに、先行する技術分野、背景技術、簡単な要約または以下の詳細な説明において示されたいずれの理論によっても拘束されることを意図しない。
【００１０】
図１に、加工寸法の縮小に伴い生じる接触抵抗の問題をグラフにより示す。左垂直軸２０は、ナノメートル単位の加工寸法を示す。右垂直軸２２は、接触抵抗(単位：Ω)を示す。水平軸２４は、「技術ノード(technology node:TN)」を示す。「技術ノード」とは、特定の加工寸法に伴う技術パッケージのことを指す。典型的には、ある１つの完全な技術パッケージにおいて、加工寸法がそれぞれ縮小している。例えば「９０ｎｍ技術ノード」で製造されるデバイスの最小加工寸法は９０ｎｍとなり、さらに、その寸法のデバイスのために特別に設計されたプロセスレシピによって製造されることになる。曲線２６は、本業界において、技術ノードから技術ノードへの移行時の加工寸法の変化を示す。曲線２８は、このような技術ノードの各々においての典型的な接触抵抗を示す。図面から明らかなように、加工寸法が縮小すると、接触抵抗が著しく増加する。回路が動作できる速度は主に回路中の抵抗に左右され、加工寸法が縮小すると、その動作速度を制限する際に、接触抵抗がますます重要となっている。
【００１１】
図２に、シリコン基板３４中に不純物ドープした領域３２と導電性の金属プラグ３６間のコンタクト３０を断面図で概略的に示す。図示していないが、導電性金属プラグは、目的とする回路機能を実装すべく集積回路（ＩＣ）のデバイスを相互接続するために行われるメタライゼーションにより、順に接続される。絶縁層４０をエッチスルーした開口部またはビア３８中にコンタクト３０が形成される。不純物ドープした領域３２の表面に金属シリサイド層４２が形成される。金属シリサイド層の少なくとも一部はビア３８の底部において露出される。金属シリサイド層に接した状態でインターフェースもしくは接触層４４が形成される。バリア層４６は層４４に接しており、ビアの壁に沿って上方に拡張している。また、コンタクトを埋め込むために導電材料４８がバリア層の上に蒸着される。従来技術の構造では、導電性プラグ構造にはシリサイド層に接した状態のチタン（Ｔｉ）接触層、チタン層の上に川なる窒化チタン（ＴｉＮ）層、および、ＴｉＮ層に接するとともにビアを埋め込んでいるタングステン（Ｗ）が含まれていた。
【００１２】
コンタクト３０のトータルの接触抵抗ＲＴは、いくつかの抵抗の合計、つまり、シリサイド４２からシリコン３２にかけての界面抵抗Ｒ１、シリサイド４２自体の抵抗Ｒ２、シリサイド４２から界面金属４４にかけての界面抵抗Ｒ３、界面金属４４とバリア層４６の抵抗Ｒ４、および、バリア層４６と導電性プラグ材料４８に並行する抵抗で構成される抵抗Ｒ５の合計である。従って、ＲＴ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５となる。本発明の各種の実施形態は、Ｒ１およびＲ２を最適化し、Ｒ３、Ｒ４、およびＲ５を小さくすることでトータルの接触抵抗ＲＴを小さくする役割を果たす。トータルの接触抵抗は、シリコン、インターフェース金属、バリア層材料、および導電性プラグ材料を適切に選択することにより小さくされる。
【００１３】
図３〜図１０に、本発明の各種実施形態に従うＣＭＯＳ集積回路５０を製造するための方法ステップを断面図で概略的に示す。ＭＯＳコンポーネントの製造における各種ステップは周知であるので、簡略化のために、従来のステップは本文中に簡単に述べるのみとしているか、従来のプロセスの詳細を記載せずに完全に省略されている。「ＭＯＳデバイス」という用語は、正確には金属ゲート電極と酸化ゲート絶縁体とを有するデバイスのことを指すが、この用語は、半導体基板に順番に位置決めされるゲート絶縁体（酸化物であるかその他の絶縁体であるかを問わず）上に位置決めされる導電性ゲート電極（金属であるかその他の導電性材料であるかを問わず）を含むいかなる半導体デバイスに対しても用いられる。
【００１４】
ＣＭＯＳ集積回路５０は、複数のＮチャネルＭＯＳトランジスタ５２と、ＰチャネルＭＯＳトランジスタ５４とを含み、図面にはそれぞれ１つだけを示している。当業者であれば、ＩＣ５０は、所望の回路機能を実装するために求められる多数のそのようなトランジスタを含みうることが分かるであろう。ＩＣ５０の製造において、各初期ステップは従来どおりであり、そのようなステップから形成される構造を図３に例示する。しかし、各初期ステップ自体は示していない。集積回路は、シリコン基板３４上に製造される。この基板３４は例示のようにバルクシリコンウェハであってもよいし、あるいは、絶縁基板上の薄いシリコン層（ＳＯＩ）であってもよい。
【００１５】
本文に用いられているように、「シリコン層」および「シリコン基板」という用語は、実質的に単結晶の半導体材料を形成するために、半導体産業で典型的に使用される比較的純粋な、または軽く不純物がドープされた単結晶シリコン材料、および、ゲルマニウム、炭素など、その他の要素と混合したシリコンを包含するように用いられる。ＮチャネルＭＯＳトランジスタ５２とＰチャネルＭＯＳトランジスタ５４とは誘電絶縁領域５６によって、好適にはシャロートレンチ絶縁（ＳＴＩ）領域によって電気的に絶縁される。周知のように、ＳＴＩを形成するための多くのプロセスがあることから、そのようなプロセスは本文中に詳細に説明するに及ばない。概して、ＳＴＩは、半導体基板の表面にエッチングされ、その後、絶縁材料で埋め込みされるシャロートレンチを含む。トレンチが酸化シリコンなどの絶縁材料で埋め込みされた後、通常、その表面は化学機械平坦化（ＣＭＰ）などによって平坦化される。
【００１６】
シリコン基板の少なくとも表面部位５８は、ＮチャネルＭＯＳトランジスタを製造するために、Ｐ型の導電性を決定する不純物でドープされ、別の表面部位６０はＰチャネルＭＯＳトランジスタ５４を製造するためにＮ型の導電性を決定する不純物でドープされる。部位５８および６０は、例えばホウ素や砒素などのドーパントイオンを注入し、続いて熱アニールすることによって不純物ドープすることができる。
【００１７】
従来のプロセスにおいては、ゲート絶縁材料層６２は不純物ドープした領域の表面に形成され、さらに、ゲート絶縁材料５８と不純物ドープ領域５８との上に重ねてゲート電極６４および６６がそれぞれ形成される。ゲート絶縁材料層は、熱成長した二酸化シリコン層であってもよいし、他の形態（図示しているように）では、酸化シリコン、窒化シリコン、ＨｆＳｉＯなどの高誘電定数の絶縁体などの、蒸着絶縁体であってもよい。蒸着絶縁体は、例えば、化学蒸着法（ＣＶＤ）、低圧化学蒸着法（ＬＰＣＶＤ）、あるいはプラズマエンハンスト化学蒸着法（ＰＥＣＶＤ）によって蒸着することができる。
【００１８】
好適には、ゲート絶縁体６２の厚みは、約１〜１０ｎｍであるが、現実の厚みは実装される回路中のトランジスタの用途に基づいて決定される。好適には、ゲート電極６４および６６は、多結晶シリコン層、好適にはアンドープ多結晶シリコン層を蒸着し、パターン形成し、さらにエッチングすることで形成される。ゲート電極の厚みは一般的に、約１００〜３００ｎｍである。多結晶シリコンは、例えば、ＣＶＤ反応でシランを減らすことで蒸着できる。ゲート電極６４および６６の側壁には、側壁スペーサ６８および７０がそれぞれ形成される。この側壁スペーサは、酸化シリコンおよび／または窒化シリコンなどの絶縁材料層を蒸着し、その後、反応性イオンエッチ（ＲＩＥ）などによって絶縁層を異方性エッチすることにより形成される。
【００１９】
酸化シリコンおよび窒化シリコンは、例えば、ＣＨＦ３、ＣＦ４、あるいはＳＦ６化学物質においてエッチすることができる。マスキング材料層（例えば、フォトレジスト層であってもよい）が塗布され、トランジスタ構造の１つを露出するようにパターン形成される。マスキング材料は、例えばＰチャネルＭＯＳトランジスタ構造をマスキングし、ＮチャネルＭＯＳトランジスタ構造を露出するようにパターン形成される。この、パターン形成されたマスキング材料をイオン注入マスクとして用いることで、Ｎ型の導電性を決定するイオンが、シリコン基板にＮ型のソース領域７２とドレイン領域７４とを形成するようにシリコン基板のＰ型の部分５８に注入され、さらに、ゲート電極６４をＮ型の不純物で伝導性ドープするように、ゲート電極６４に注入される。
【００２０】
注入されたイオンは、燐イオンまたは砒素イオンのいずれであってもよい。パターン形成されたマスキング材料層は除去され、別のマスキング材料層、同じくフォトレジスト層などの層、が塗布され、トランジスタ構造のその他の部分を露出するようにパターン形成される。この第２の、パターン形成されたマスク材料層をイオン注入マスクとして用いることで、ホウ素イオンなどのＰ型の導電性を決定するイオンが、シリコン基板にＰ型のソース領域７６とドレイン領域７８とを形成するようにシリコン基板のＮ型の部分６０に注入され、さらに、ゲート電極６６をＰ型の不純物で伝導性ドープするように、ゲート電極６６に注入される。トランジスタ構造の各々に対しては、イオン注入されたソースおよびドレイン領域は、ゲート電極に対して自己整合する。当業者であれば、ドレイン拡張部、ハロ注入、深いソースおよびドレインなどを生成するために、付加的なサイドウォールスペーサを設け、更なる注入を行ってもよいことが分かるであろう。さらに、当業者であれば、ＮチャネルおよびＰチャネルＭＯＳトランジスタのソース領域およびドレイン領域を形成する順序を逆にしてもよいことが分かるであろう。
【００２１】
本発明の一実施形態によれば、図４に示すように、低温の窒化シリコン層などのマスキング材料層８０は、蒸着され、パターン形成される。マスキング材料層は、ＮチャネルＭＯＳトランジスタ５２をマスキングし、ＰチャネルＭＯＳトランジスタ５４を露出するようにパターン形成される。パターン形成されたマスクは、エッチマスクとして用いられ、Ｐ型ソース領域７６とドレイン領域７８とを露出するように、ゲート絶縁体６２のいずれの露出部分がエッチされる。このエッチングステップはさらに、ゲート電極６６に残留しているおそれのあるいずれの絶縁材料をも除去するために用いられる。
【００２２】
本発明の一実施形態によれば、構造にわたって、および、露出したＰ型のソース領域７６とドレイン領域７８の一部およびゲート電極６６に接触した状態で、障壁の高さが高いシリサイド形成金属層（図示せず）が蒸着される。「障壁の高さが高いシリサイド形成金属」とは、シリコンに対する障壁の高さが少なくとも約０．７ｅＶよりも大きな金属のことである。この基準を満たすシリサイド形成金属の一例としては、イリジウムおよび白金が挙げられる。本発明の一実施形態によれば、シリサイド形成金属を含む構造は、例えば高速熱アニール（ＲＴＡ）によって熱せられ、シリサイド形成金属を露出したシリコンと反応させて、Ｐ型ソース領域７６とドレイン領域７８の表面に金属シリサイド８２を形成し、Ｐ型のゲート電極６６上に金属シリサイド８４を形成するようにする。このシリサイドを形成するのは、露出したシリコンが存在する領域に限られる。
【００２３】
サイドウォールスペーサ上や、露出したＳＴＩ、およびマスキング層上など、露出したシリコンが存在しない領域にはシリサイドを形成せず、また、シリサイド形成金属はこのような領域では未反応の状態である。未反応のシリコン形成金属は、Ｈ２Ｏ２／Ｈ２ＳＯ４またはＨＮＯ３／ＨＣｌ溶液中でウェットエッチングにより除去することができる。選択したシリサイド形成金属から形成されるシリサイドは、Ｐ型ドープしたソースおよびドレイン領域およびＰ型ドープしたゲート電極に対する接触抵抗が低いＰ型シリコンにショットキー接合を形成する。
【００２４】
図５に示すように、パターン形成されたマスキング材料層８０は除去され、別のマスキング材料層８６が蒸着されパターン形成される。マスキング材料層は、例えば、蒸着した低温窒化物層であってもよい。マスキング層は、ＮチャネルＭＯＳトランジスタ５２を露出し、ＰチャネルＭＯＳトランジスタ５４を覆った状態にするようにパターン形成される。
【００２５】
パターン形成されたマスクは、エッチマスクとして用いられ、Ｎ型ソース領域７２とドレイン領域７４の一部を露出するように、ゲート絶縁体６２のいずれの露出部分がエッチされる。このエッチングステップはさらに、ゲート電極６４に残留しているおそれのあるいずれの絶縁材料をも除去するために用いられる。本発明の一実施形態によれば、構造にわたって、および、露出したＮ型のソース領域７２とドレイン領域７４の一部およびゲート電極６４に接触した状態で、障壁の高さが低いシリサイド形成金属層（図示せず）が蒸着される。「障壁の高さが低いシリサイド形成金属」とは、シリコンに対する障壁の高さが約０．４ｅＶ未満の、好適には約０．３ｅＶ未満の金属のことである。
【００２６】
この基準を満たすシリサイド形成金属の一例としては、イッテルビウム、エルビウム、ジスプロシウム、およびガドリニウムが挙げられる。本発明の一実施形態によれば、シリサイド形成金属を含む構造は、例えばＲＴＡによって熱せられ、シリサイド形成金属を露出したシリコンと反応させて、Ｎ型ソース領域７２とドレイン領域７４の表面に金属シリサイド８８を形成し、Ｎ型のゲート電極６４上に金属シリサイド９０を形成するようにする。同様に、このシリサイドを形成するのは、露出したシリコンが存在する領域に限られる。
【００２７】
サイドウォールスペーサ上や、露出したＳＴＩ、およびマスキング層上など、露出したシリコンが存在しない領域にはシリサイドを形成せず、また、シリサイド形成金属はこのような領域においては未反応の状態である。未反応のシリコン形成金属は、Ｈ２Ｏ２／Ｈ２ＳＯ４またはＨＮＯ３／ＨＣｌ溶液中でウェットエッチングにより除去することができる。選択したシリサイド形成金属から形成されるシリサイドは、Ｎ型ドープしたソースおよびドレイン領域およびＮ型ドープしたゲート電極に対する接触抵抗が低いＮ型シリコンにショットキー接合を形成する。さらに、金属シリサイド領域８２、８４、８８および９０の特徴として、低抵抗であることが挙げられる。したがって、シリサイド形成金属は、界面抵抗Ｒ１とシリサイド自体の抵抗Ｒ２を最適化し小さくする。
【００２８】
図示していないが、各シリサイド領域の形成順序を逆にしてもよい。従って、シリサイド領域８８と９０とがシリサイド領域８２と８４の前に形成される。各ステップにおいて、シリサイド形成金属が、例えばスパッタリングによって、約５〜５０ｎｍの厚みに、好適には、約１０ｎｍの厚みに蒸着される。
【００２９】
図６に示すように、マスキング層８６は除去され、酸化シリコン層などの誘電材料層９２が蒸着される。層９２の上面は、例えば化学機械研磨（ＣＭＰ）により平坦化され、開口部またはビア９４は、金属シリサイド領域８２、８４、８８、および９０の一部を露出するようにエッチスルーされる。好適には、層９２は低温プロセスによって蒸着され、例えば、ＬＰＣＶＤプロセスによって蒸着されてもよい。図示していないが、層９２は２つ以上の誘電材料からなる層を含み、このような層の一例としては、ビアのエッチングを容易にするためのエッチストップ層を挙げることができる。この例示的実施形態において、ゲート電極６４および６６上の金属シリサイドの一部を露出しているビアが示される。実装される回路に応じて、ビアをゲート電極の全てに対して形成してもよいし、形成しなくてもよい。
【００３０】
図７に示すように、方法は、本発明の一実施形態に従って、マスキング層９６を蒸着しパターン形成することによって継続する。例えば、マスキング層９６（例えば、蒸着された低温窒化物層であってもよい）は、ＰチャネルＭＯＳトランジスタ５４を露出し、ＮチャネルＭＯＳトランジスタ５２をマスキングするようにパターン形成される。マスキング層は、金属シリサイド領域８２および８４の一部を露出するように、ＰチャネルＭＯＳトランジスタ上のビア９４から除去される。遷移金属層９８はこのマスキング層にわたって蒸着され、また、ビア９４中に拡張して金属シリサイド領域８２および８４に接するようにいる。Ｐドープシリコンに接している遷移金属層は、好適には、シリコンに対する障壁高さが約０．７ｅＶ以上となっている。
【００３１】
遷移金属層９８に適切な金属の一例としては、障壁高さがそれぞれ０．８ｅＶおよび０．９ｅＶのパラジウムおよび白金、および、これらの金属の合金が挙げられる。その他の適切な金属としては、金、銀、およびアルミニウム、ならびにそれらの合金が挙げられ、これら全ての障壁高さは０．７ｅＶから０．９ｅＶである。遷移金属層は、例えば、原子層蒸着法（ＡＬＤ）またはスパッタリングなどの物理蒸着法（ＰＶＤ）によって蒸着することができる。遷移金属層は薄く、約１〜５ｎｍである。必要となるのは、領域８２および８４中の金属シリサイドと、続いて形成される、上に重なるプラグメタライゼーションとの間の仕事関数を実際に変化させ得るために十分な量の遷移金属だけである。ごく微量ながら、ある程度の遷移金属がビアの側壁に蒸着される。
【００３２】
図８に示すように、パターン形成されたマスキング層９６と、パターン形成されたマスキング層の上に重なる遷移金属９８の一部は除去され、別のマスキング材料層１００が蒸着されてパターン形成される。マスキング層１００もまた同様に、蒸着された低温の窒化層などであり、ＮチャネルＭＯＳトランジスタ５２を露出し、遷移金属層９８を含むＰチャネルＭＯＳトランジスタ５４をマスキングするようにパターン形成される。マスキング層は金属シリサイド領域８８および９０を露出するように、ＮチャネルＭＯＳトランジスタ上のビア９４から除去される。別の遷移金属層１０２はマスキング層上に蒸着される。
【００３３】
この金属層は金属シリサイド領域８８および９０に接するようにビア９４中にまで及んでいる。Ｎドープしたシリコンに接している遷移金属層は、好適には、約０．４ｅＶ以下のシリコンに対する障壁高さを有する。遷移金属層１０２に適切な金属の一例としては、障壁高さがそれぞれ０．３５Ｖｅおよび０．４ｅＶのスカンジウムおよびマグネシウム、および、これらの金属の合金が挙げられる。遷移金属層１０２は、例えば、原子層蒸着法（ＡＬＤ）またはスパッタリングなどの物理蒸着法（ＰＶＤ）によって約１〜５ｎｍの厚みにまで蒸着することができる。必要となるのは、領域８８および９０中の金属シリサイドと、続いて蒸着される、上に重なるプラグメタライゼーション間の仕事関数を実際に変化させ得るに十分な量の遷移金属だけである。
【００３４】
図９に示すように、マスキング層１００と、マスキング層の上に重なる遷移金属層１０２の一部は除去され、導電性バリア層１０４は遷移金属層９８と遷移金属層１０２に接した状態で蒸着される。導電性バリア層は遷移金属層の酸化を未然に防ぎ、続いて蒸着されるプラグ材料が周囲の誘電層９２へ移動するのを妨げる障壁としての役割を果たし、また、プラグ材料あるいは反応物質を形成するプラグ材料が下のシリコン中に移動するのを未然に防ぎ、さらに、シリコンがプラグ材料中に移動するのを未然に防ぐ。導電性バリア層に適切な金属の一例としては、窒化チタン（ＴｉＮ）および窒化タンタル（ＴａＮ）が挙げられる。導電性バリア層は、ＬＰＣＶＤ、ＡＬＤまたはＰＶＤなどで蒸着することができる。さらに、ＴｉＮおよびＴａＮはそれぞれチタンまたはタンタルをそれぞれ蒸着し、その後、窒化することで形成することができる。好適には、バリア層の厚みは、誘電層９２の上部が約２〜１５ｎｍであり、ビア９４の底部が約１〜５ｎｍである。
【００３５】
好適には、この厚みは、適切なバリア特性を実現することができるように十分な厚みを維持しつつも、バリア層の抵抗Ｒ４を最小限にするように調整される。さらに、図９に例示されているように、バリア金属層が蒸着されると、導電性プラグを形成すべく、ビアは、タングステン、銅、またはその他の導電性材料の層１１０を蒸着することによって埋め込まれる。好適には、導電性プラグ材料は、抵抗Ｒ５を小さくするように、銅である。導電性材料は、例えばＰＶＤ、ＡＬＤ、ＣＶＤまたは電気化学的方法によって蒸着することができる。
【００３６】
図１０に例示しているように、本発明の一実施形態に従い、導電性プラグ構造は、誘電層９２の上面に存在する余分な導電性プラグ材料１１０、導電性バリア層１０４、および遷移金属層９８および１０２を除去することによって完成する。余分な材料は、例えばＣＭＰによって除去することができる。この結果もたらされる構造は、ＰＭＯＳトランジスタ５４とＮＭＯＳトランジスタ５２の端部とに電気接触している導電性プラグ１２０、１２２、１２４、１２６、１２８および１３０を含む。導電性プラグの各々には、導電性材料１１０と導電性バリア層１０４が含まれる。
【００３７】
導電性プラグ１２０、１２２、および１２４はそれぞれ、遷移金属層９８と電気接触している。この遷移金属層９８は、順に、Ｐ型のソース領域７６とドレイン領域７８に接している金属シリサイド８２と、または、ＰチャネルＭＯＳトランジスタのゲート電極に接している金属シリサイド８４と電気接触しているものである。導電性プラグ１２６、１２８、および１３０はそれぞれ、遷移金属層１０２と電気接触している。この遷移金属１０２は、順に、Ｎ型のソース領域７２とドレイン領域７４に接している金属シリサイド８８と、または、Ｎチャネルトランジスタのゲート電極に接している金属シリサイド９０と電気接触しているものである。結果としてもたらされる構造では、全体の接触抵抗を下げるように、各種の導電層の金属障壁の高さが適切に合わせられる。
【００３８】
図示していないが、所望の回路機能を実装すべくＮチャネルおよびＰチャネルＭＯＳトランジスタを互いに接続するために、導電性プラグのうち、適切なものに結合された相互接続線を必要に応じて形成することによって、ＣＭＯＳ集積回路５０の製造を継続することになる。相互接続線が銅で形成されていれば、製造プロセスには、誘電層（層間誘電層またはＩＬＤ）を蒸着しパターン形成するステップ、ＴａＮ層などの導電性バリア層を蒸着するステップ、銅層を蒸着するステップ、および、ダマシンプロセスにおいてＣＭＰによって銅層を研磨するステップ、が含まれうる。
【００３９】
これまでの詳細な説明では、少なくとも１つの例示的実施形態を示してきたが、多数の変形例が存在することは明らかであろう。例えば、上述したように、ＮチャネルおよびＰチャネルＭＯＳトランジスタ上にシリサイドを形成するステップにおいては、その順序を逆にしてもよい。同様に、遷移金属層９８および１０２を形成するステップの順序を逆にしてもよい。記載した２つのアニールステップではなくて、単一のアニールステップを行ってシリサイド形成金属を露出したシリコンと反応させてもよい。図示していないが、他の実施形態では、遷移金属層９８と遷移金属層１０２とを蒸着した後に導電性バリア層１０４を蒸着するのではなくて、遷移金属層の各々を蒸着した後に導電性バリア層を蒸着してもよい。つまり、遷移金属層を蒸着し、次に、真空破壊せずに、導電性バリア層を遷移金属層上に蒸着することができる。
【００４０】
次いで、遷移金属層１０２を蒸着後に、導電性バリア層をその遷移金属層上に真空破壊せずに蒸着することができる。遷移金属層の蒸着直後に導電性バリア層を蒸着することによって、遷移金属層を酸化から守ることができる。当業者であれば、発明の方法において多くの洗浄ステップ、付加的な蒸着ステップなどもまた用いることができることがわかるであろう。さらに、例示的な実施形態は単なる例であって、本発明の範囲、応用性または構成を限定するものではないことは明らかであろう。
【００４１】
むしろ、既述の詳細な説明は、当業者達にとって、例示的実施形態を実装するための利便性のある指針となるであろう。添付の請求の範囲にて説明した本発明の範囲およびその法的等価物から逸脱することなく、要素の機能および配置において各種の変更を行うことができる点を理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成20年4月18日(2008.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｎ型のソース領域（７２）とドレイン領域（７４）を有するＮＭＯＳトランジスタ（５２）と、Ｐ型のソース領域（７６）とドレイン領域（７８）を有するＰＭＯＳトランジスタを含むＣＭＯＳ集積回路（５０）であって、
前記Ｎ型のソースおよびドレイン領域に接する第１金属シリサイド（８８）と、
前記Ｐ型のソースおよびドレイン領域に接し、前記第１金属シリサイドとは異なる第２金属シリサイド（８２）と、
前記第１金属シリサイドを露出する第１ビアと、前記第２金属シリサイドを露出する第２ビアとを含む誘電材料層（９２）と、
前記第１ビア内に配置されるとともに、前記第１金属シリサイドに接する第１遷移金属（１０２）と、
前記第２ビア内に配置されるとともに、前記第２金属シリサイドに接する、第１遷移金属とは異なる第２遷移金属（９８）と、
前記第１ビア内に配置されるとともに、前記第１遷移金属と電気的に接している第１金属プラグ（１１０）と、
前記第２ビア内に配置されるとともに、前記第２遷移金属と電気的に接している第２金属プラグ（１１０）と、を含むＣＭＯＳ集積回路。
【請求項２】
前記第１金属シリサイド（８８）は、シリコンに対する障壁高さが０．４ｅＶ未満である金属から形成された金属シリサイドを含む、請求項１記載のＣＭＯＳ集積回路。
【請求項３】
前記第２金属シリサイド（８２）は、シリコンに対する障壁高さが０．７ｅＶよりも大きい金属から形成された金属シリサイドを含む、請求項１記載のＣＭＯＳ集積回路。
【請求項４】
前記第１遷移金属（１０２）は、シリコンに対する障壁高さが約０．４ｅＶ以下である金属を含む、請求項１記載のＣＭＯＳ集積回路。
【請求項５】
前記第１遷移金属（１０２）は、スカンジウムおよびマグネシウムならびにその合金からなる群より選択される金属を含む、請求項４記載のＣＭＯＳ集積回路。
【請求項６】
前記第２遷移金属（９８）は、シリコンに対する障壁高さが０．７ｅＶ以上である金属を含む、請求項４記載のＣＭＯＳ集積回路。
【請求項７】
前記第２遷移金属（９８）は、白金、パラジウム、金、銀、アルミニウムおよびその合金からなる群より選択される金属を含む、請求項６記載のＣＭＯＳ集積回路。
【請求項８】
第１Ｎ型領域（７２、７４）と第２Ｐ型領域（７６、７８）を有するＣＭＯＳ集積回路（５０）であって、
第１ビアと第２ビアとを含み、前記第１N型領域と前記第２P型領域との上に重なる絶縁材料層（９２）と、
前記第１ビア内に配置されるとともに、前記第１Ｎ型領域に電気的に結合された第１遷移金属（１０２）と、
前記第２ビア内に配置されるとともに、前記第２Ｐ型領域に電気的に結合され、前記第１遷移金属とは異なる第２遷移金属（９８）と、
前記第１ビアおよび前記第２ビアの各々内に配置されるとともに、前記第１遷移金属と前記第２遷移金属の各々の上に重なる導電性バリア層（１０４）と、
前記第１ビアおよび前記第２ビアの各々内に配置されるとともに、前記導電性バリア層上に重なるプラグ金属（１１０）と、を含む、ＣＭＯＳ集積回路。
【請求項９】
前記第１遷移金属（１０２）は、スカンジウムおよびマグネシウムならびにその合金からなる群より選択される金属を含み、前記第２遷移金属（９８）は、白金、パラジウム、金、銀、アルミニウムおよびその合金からなる群より選択される金属を含む、請求項８記載のＣＭＯＳ集積回路。
【請求項１０】
前記第１遷移金属（１０２）は、シリコンに対する第１の障壁高さを有し、前記第２遷移金属（９８）は前記第１の障壁高さよりも大きなシリコンに対する第２の障壁高さを有する、請求項８記載のＣＭＯＳ集積回路。
【国際調査報告】
2009540603.tif 000013
2009540603.tif 000014
2009540603.tif 000015
2009540603.tif 000016