(57)【要約】  本発明は、基板を有する半導体パッケージの製造方法に関する。この方法は、基板の表面上のカプセル化境界を画定する工程を具える。このカプセル化境界は、成型領域および非成型領域に区分される。基板の上方に、複数の導電性トレースが配設される。各導電性トレースは、成型領域中に位置付けられる内側接続部および非成型領域中に位置付けられる外側接続部を有する。カプセル化境界を横切って、複数の非導電性ダミートレースが配設される。複数の非導電性ダミートレースは、導電性トレースの間に配置され、距離（Dmin）を形成する所定の最小エアーベインよりも小さい間隔の距離だけ離れている。基板の上方のはんだマスクは、導電性トレースおよび非導電性ダミートレースを覆う。基板の成型領域は、成型材料によってカプセル化される。
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【特許請求の範囲】
【請求項１】
成型領域および非成型領域に区分されるカプセル化境界を、基板の表面上に画定する工程と、
前記基板の上方に、複数の導電性トレースを配設する工程と、
前記カプセル化境界を横切って、複数の非導電性ダミートレースを配設する工程と、
前記基板の上方に、前記導電性トレースおよび前記非導電性ダミートレースを覆うはんだマスクを配設する工程と、
基板の前記成型領域を、成型材料でカプセル化する工程と
を具え、
前記導電性トレースの各々は、前記成型領域に位置する内側接続部と、前記非成型領域に位置する外側接続部とを有し、
前記非導電性ダミートレースは、距離（Dmin）を形成する所定の最小エアーベインよりも大きい間隔だけ離れた前記導電性トレースの間に配置されることを特徴とする、基板を有する半導体パッケージの製造方法。
【請求項２】
前記所定の最小エアーベインが、約０．９ｍｍよりも小さい請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記所定の最小エアーベインが、約０．５ｍｍよりも小さい請求項１に記載の半導体パッケージの製造方法。
【請求項４】
所定垂直厚さの導電性トレースからなるトップメタル層を有する積層材料であって、所定配置内にある前記導電性トレースが、導電性トレースの密領域および疎領域を有し、隣接する導電性トレースの前記疎領域が、距離（Dmin）を形成する所定の最小エアーベインよりも大きい間隔だけ離れて配置された積層材料と、
導電性トレースの前記疎領域間に、ダミートレースとして点在させる非導電材料であって、
前記ダミートレースが、導電性トレースの前記垂直厚さに相当する厚さを有し、平面を提供し、かつ形状構成間の間隔を、距離（Dmin）を形成する所定の最小エアーベインよりも小さい間隔まで減少させ、実質的に平坦な表面を有する非導電材料と、
トップメタル層および非導電材料を覆うように前記基板の上方に適用されるはんだマスクと
を具えることを特徴とする、実質的に平面を有するパッケージ基板。
【請求項５】
前記はんだマスクが、前記非導電材料と同じ材料である請求項４に記載のパッケージ基板。
【請求項６】
積層基板のダイ取付け領域にマウントされるＩＣダイであって、前記積層基板がカプセル化境界の内側および外側の両領域に区分される表面を有し、前記ダイ取付け領域が前記カプセル化境界の内側領域内にあり、前記カプセル化境界内に成型材料でカプセル化したＩＣダイと、
所定垂直厚さの導電性トレースからなるトップメタル層を有する積層材料であって、所定配置内にある前記導電性トレースが、導電性トレースの密領域および疎領域を有し、隣接する導電性トレースの前記疎領域が、距離（Dmin）を形成する所定の最小エアーベインよりも大きい間隔だけ離れて配置され、前記導電性トレースの各々が、前記カプセル化境界の内側に位置する内側接続部と、前記カプセル化境界の外側に位置する外側接続部とを有し、各導電性トレースの内側接続部が、所定のパッドで前記ＩＣダイを接続する積層材料と、
導電性トレースの前記疎領域間に、ダミートレースとして点在させる非導電材料であって、前記ダミートレースが、導電性トレースの前記垂直厚さに相当する厚さを有し、平面を提供し、かつ形状構成間の間隔を、距離（Dmin）を形成する所定の最小エアーベインよりも小さい間隔まで減少させる非導電材料と、
を具えることを特徴とする集積回路（ＩＣ）デバイス。
【請求項７】
前記積層基板の表面上に、はんだマスクが堆積される請求項６に記載の集積回路（ＩＣ）デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）パッケージングに関する。より詳細には、この発明は、積層基板上へのＩＣデバイスの組立てに関し、この基板の表面は、基板上へのはんだマスクの適用のための表面を提供するために平坦化される。
【背景技術】
【０００２】
エレクトロニクス産業は、よりコンパクトな領域中に、より高機能なデバイスを実現する半導体技術の進歩に依存し続けている。より高機能なデバイスを実現する多くの用途は、多数の電子デバイスを単一のシリコンウェーハに集積することを要求する。シリコンウェーハの一定領域当たりの電子デバイスの数が増加するにつれ、製造プロセスはより難しくなる。
【０００３】
多くの種類の半導体デバイスは、多数の分野における種々の用途で製造されている。そのようなシリコン−ベース半導体デバイスは、多くの場合、例えば、ｐ−チャネルＭＯＳ（ＰＭＯＳ）、ｎ−チャネルＭＯＳ（ＮＭＯＳ）および相補型ＭＯＳ（ＣＭＯＳ）トランジスタなどの金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ、ＢｉＣＭＯＳトランジスタを含む。そのようなＭＯＳＦＥＴデバイスは、導電ゲートとシリコン様基板との間の絶縁材料を含む。したがって、これらデバイスは、一般的にＩＧＦＥＴｓ（絶縁−ゲートＦＥＴ）と称される。
【０００４】
これら半導体デバイスの各々は、一般的に、多数のアクティブデバイスがその上に形成される半導体基板を含む。所定のアクティブデバイスの特定の構造は、デバイスタイプ間で異なることができる。例えば、ＭＯＳトランジスタでは、アクティブデバイスは、一般に、ソースおよびドレイン領域、ならびに、これらソース／ドレイン領域間の電流を変化させるゲート電極を含む。
【０００５】
さらにまた、そのようなデバイスは、例えばＣＭＯＳ、ＢｉＣＭＯＳ、バイポーラ等の多くのウェーハ製造プロセスにおいて生産される、デジタルまたはアナログデバイスとすることができる。基板は、シリコン、ガリウムヒ素（ＧａＡｓ）、または、その上に超小型電子回路を作るのに適した他の基板とすることができる。
【０００６】
製造プロセスが行われた後、シリコンウェーハは所定数のデバイスを有する。これらデバイスは試験される。良好なデバイスは、集められてパッケージされる。
【０００７】
複雑なＩＣデバイスのパッケージングは、最終的な性能にますます影響を与えるようになる。特に、積層基板はＩＣデバイス用のベースを提供する。ＩＣデバイスは、成型材料の中にカプセル化される。カプセル化されたパッケージのために、ＩＣデバイス用積層基板パッケージの設計は、アートワークの形状および用いられる材料の特性に基づく電気的性能パラメータへの慎重な注意を必要とする。また、基板レイアウトは、デバイスの組立てにおける好利回りを配慮しなければならない。これら理由のため、種々の形状および組立てプロセスのための設計ルールは、設計プロセスにおいて守られなければならない。最小および最大線長、金属線接合領域からＩＣダイの端部までの間隔、金属線接合領域からプラスチックカプセル化領域の端部までの間隔等の、デバイスの組立てのための仕様書は、組立て下請業者によって提供される。
【０００８】
基板レイアウトは、基板製造設計ルールおよび良好な設計実践に基づいて設計される。これらは、デバイスの性能要求を高めるものとして知られている。目標性能基準が設計レイアウトを満たすことを立証するために、電気的モデルが生成され、電気的シミュレーションが行われる。設計レイアウトが、電気的シミュレーションによって示されるような性能基準を満たす場合、設計のためのアートワークは、最終検査およびツーリングのために組立て請負業者に届けられる。
【０００９】
組立て歩留まりを増加させることを目的として、組立て請負業者は、設計を変更することができ、これら変更は、デバイスの性能を変化させることができる。ここで取り上げられる特別な場合、組立て請負業者は、プラスチックカプセル化輪郭の近くに低金属パターン密度を有する領域中の、基板の外側表面に金属パターンを加えることを含む。追加の金属パターンは、確実に基板の表面をフラットまたは平坦にし、基板と型との間で成型材料の噴出しが生じうるところの“エアーベイン”または経路のリスクを減少させる。
【００１０】
図１Ａを参照されたい。基板組立ての例において、積層基板１０は、疎らな金属パターン２５ａを有する。この金属パターン２５ａ上に、はんだマスク２０ａが適用される。はんだマスク２０ａの非平面性は、カプセル化１５の後に結果として成型材料の噴出しを生じさせるエアーベイン３０を生じさせるおそれがある。
【００１１】
図１Ｂを参照されたい。基板組立ての別の例において、図１Ａの構造は、疎らな金属パターン２５ｂに金属被覆２５ｃを加えるよう修正される。はんだマスク２０ｂは、より平坦な表面に適用される。カプセル化は、エアーベイン３０の形成を生じさせない。そのような方法は、“Method of Fabrication a Substrate-Based Semiconductor Package without Mold Flash”に関する特許文献１で見出すことができ、これはここで完全に取り入れられる。
【００１２】
【特許文献１】米国特許出願公開第２００３／００４０４３１号公報
【００１３】
平坦化または金属パターンに関して、組立て請負業者によって行われた変更が、デバイスの電気的性能に不利な影響を与える場合に、事態は起こる。金属パターンの寄与は、レジスタンス、キャパシタンスおよびインダクタンスの信号特性を変化させる。多くの場合、ＩＣパッケージ設計者は、変更がアートワークに合わせて形成されたということを知らされていない。また、設計者は、修正された設計のコピーを提供されていないであろう。したがって、設計者は、新しいシミュレーションを行うことができるように、基板レイアウトの新しいモデルを生み出す機会を有さない。さらにまた、パッケージＩＣデバイスのエンドユーザは、提供されたミュレーション結果が購入した実際のデバイスと整合しないということに気が付いていない。
【００１４】
カプセル化中のエアーベインの形成を防ぐため、重大な信号トレースの近くの追加の金属被覆による好ましくない電気的効果の生成なく、積層基板パッケージにおけるはんだマスクの平面性を確実にする課題については検討される必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、基板製造プロセスへの変更を実施するのに有利であることがわかっている。金属パターンを加えることによって積層基板の表面を滑らかにするよりもむしろ、非導電材料を適用することにより確実に表面を平坦にし、それ故に、カプセル化プロセス中に“エアーベイン”が形成されることを防止することができる。非導電材料を用いることによって、電気的性能は不利に影響されない。新しいモデルおよびシミュレーションは、生み出される必要はなく、顧客は、基板設計用のシミュレーションデータを受け取った後に変更されたデバイスを受け取ることがない。
【課題を解決するための手段】
【００１６】
実施形態において、基板を有する半導体パッケージの製造方法が提供される。この方法は、基板の表面上にカプセル化境界を画定することを具える。このカプセル化境界は、成型領域と非成型領域とに区分される。基板の上方に、複数の導電性トレースが配設される。各導電性トレースは、成型領域中に位置付けされる内側接続部と非成型領域中に位置付けされる外側接続部とを有する。また、カプセル化境界を横切る複数の非導電性ダミートレースが配設される。これら複数の非導電性ダミートレースは、導電性トレース間に配置され、距離（Dmin）を形成する所定の最小エアーベインよりも小さい間隔だけ離れて配置される。基板の上方のはんだマスクは、導電性トレースおよび非導電性ダミートレースを覆う。基板の成型領域は、成型材料によってカプセル化される。
【００１７】
別の実施形態において、積層基板中のダイ取付け領域にマウントされたＩＣダイを具える集積回路（ＩＣ）デバイスが提供される。積層基板はカプセル化境界領域の内側の領域とカプセル化境界領域の外側の領域とに区分される表面を有する。ダイ取付け領域は、カプセル化境界の内側の領域の中にある。ＩＣダイは、カプセル化境界領域内の成型材料によってカプセル化される。積層材料は、所定の垂直厚さの導電性トレースのトップメタル層を有する。導電性トレースは、所定配置に、密領域と疎らな領域とを有する。隣接する導電性トレースの疎らな領域は、距離（Dmin）を形成する所定の最小エアーベインよりも大きい間隔だけ離れて配置される。各導電性トレースは、カプセル化境界領域の内側に位置する内側接続部およびカプセル化境界領域の外側に位置する外側接続部を有する。各導電性トレースの内側接続部は、所定のパッドにＩＣダイを接続する。非導電材料は、カプセル化境界領域を横切る導電性トレースの疎らな領域間のダミートレースとして配置される。これらダミートレースは、導電性トレースの垂直方向厚さと同程度の厚さを有する。これらダミートレースは、平坦な表面を提供し、そして距離（Dmin）を形成する所定の最小エアーベインよりも小さい間隔となるよう形状構成間の間隔を減少させる。
【００１８】
上述した本発明の要約は、開示された実施形態の各々または本発明のすべての態様を表そうとするものではない。他の態様および実施形態は、図面および以下に示す発明の詳細な説明において提供される。
【００１９】
本発明は、添付図面に関連する本発明の種々の実施形態の詳細な説明を考慮してより完全に理解されるであろう。
【発明を実施するための最良の形態】
【００２０】
本発明が種々の修正例および代案の形態に従う一方で、その詳細は、図面において一例として示され、詳細に説明されるであろう。しかしながらその意図は、本発明を、説明された特定の実施形態に限定するものではないということは理解されるべきである。これに対して、その意図は、添付の特許請求の範囲によって定義される本発明の思想および範囲に含まれる、全ての修正例、均等物および代案をカバーすることにある。
【００２１】
本発明は、ＩＣデバイスのカプセル化に役立つということが分かっている。カプセル化中、成型材料は、疎らに間隔を置いて配置された一対の導電性トレースを有する領域におけるモールドキャップによって画定される境界を越えてバリを発生(flash out)させ得る可能性がある。
【００２２】
この問題に関し、本発明は、（ある距離D1で）疎らに間隔を置いて配置された一対の導電性トレース間に配置されるべき、非導電材料からなる１以上のダミートレースを設ける。これらダミートレースは、所定の最小バリ発生距離Dminよりも大きい間隔だけ離れた、それら電気的導電性トレースの間に配置される。前記距離Dminは、モールドキャップ境界を横切る成型バリの発生を決定している。プロセスの例において、所定の最小バリ発生距離Dminは、0.9mm以下であるのが好ましく、0.5mm以下であるのがより好ましい。回路レイアウト設計において、すべての隣接する一対の電気的導電性トレースが、モールドキャップ境界を横切るこの最小バリ発生距離Dminよりも大きい距離だけ離れているなら、１以上のダミートレースは、それらの間に配置される。特定のDminは、用いられる成型材料の一定の特性に依存する。実際、これらダミートレースは、金属被覆トレースを積層体上に画定した後、追加することができる。さらにまた、はんだマスクは、同様に、ダミートレースの間の空間を満たすよう追加されることができる。
【００２３】
図２Ａを参照されたい。実施形態において、積層基板１００は、導電性トレース１１０を有する。モールドキャップ境界１２０は、ＩＣデバイスダイがマウントされるところの領域を囲む。導電性トレース１１０の間の空間は、Dminを超えることができる。ＩＣデバイスがマウントされるところの領域は、モールドキャップ境界１２０の内部に成型領域１２５として画定され、非成型領域１３０は、モールドキャップ境界１２０の外側に画定される。
【００２４】
図２Ｂを参照されたい。積層基板１００において、非導電材料からなるダミートレース１１５は、導電性トレース間に点在されて、形状構成の間の間隔をDminよりも小さくし、積層基板１００の表面をより平面的にする。
【００２５】
図３を参照されたい。ＩＣパッケージ３００は、Dminよりも大きい距離だけ離れた金属被覆トレース３２５を有する積層体３１０を有する。非導電性ダミートレース３３０は、金属被覆トレース３２５の間に挿入される。はんだマスク３２０は、金属被覆トレース３２５および非導電性ダミートレース３３０の上方に適用される。モールドキャップ３１５は、今は平面的な表面の上にある。形状構成の間の距離がDminよりも小さいため、成型バリの可能性は、減少する。成型材料の形状の配置の例は、破線３３５によって示されている。
【００２６】
本発明が様々な特定の実施形態に従って説明された一方で、当業者は、特許請求の範囲において説明される本発明の思想および範囲から逸脱することなく、それに多くの変化を作り出すことができるということを理解するであろう。
【図面の簡単な説明】
【００２７】
【図１】図１Ａは、はんだマスクの偏りによって、その中で成型材料の噴出しが生じるおそれがある「エアーベイン」を表す、従来技術に従う基板のカプセル化の断面図であり、図１Ｂは、従来技術に従う、その上にはんだマスクが適用される下側表面の平坦化用の追加の金属被覆の断面図である。
【図２】図２Ａは、電気的（容量性）絶縁を高めるために間隔を置いて配置される電気的トレースのレイアウトの一例の頂面図であり、図２Ｂは、本発明の実施形態に従って、成型バリを防止するため、モールドキャップ端部に追加のダミートレースを有する電気的トレースのレイアウトの一例の頂面図である。
【図３】図３は、本発明の実施形態に従って、その上にはんだマスクが適用される非導電性平坦化材料を用いることを示す断面図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【国際調査報告】
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