(57)【要約】  多くのリセット信号および画素信号の線からのサンプリング動作中に、画素出力または列出力線に増加した容量を持たせるように、イメージャを動作する方法。増加した容量は、サンプリング動作中の複数のサンプルアンドホールドキャパシタでのスイッチングによって達成される。【選択図】図5
2009532938.tif 000002
【特許請求の範囲】
【請求項１】
画素浮遊拡散領域をリセットするステップと、
複数の容量を画素出力線に接続するステップと、
前記線から、前記リセットされた浮遊拡散領域からの第一の信号をサンプリングするステップと、
前記複数の容量の第一の容量を、前記線から除去するステップと、
電荷を、第一の感光素子から、前記浮遊拡散領域に転送するステップと、
前記線から、前記浮遊拡散領域からの第二の信号をサンプリングするステップと、
を含む、撮像装置を動作する方法。
【請求項２】
前記サンプリングされた第一の信号は、前記第一の容量と関連する第一のキャパシタに蓄積される、請求項1の方法。
【請求項３】
前記サンプリングされた第二の信号は、前記複数の容量とは別の容量に関連する第二のキャパシタに蓄積される、請求項2の方法。
【請求項４】
画素浮遊拡散領域をリセットするステップと、
複数の容量を、前記画素出力線に接続するステップと、
前記線から、前記リセットされた浮遊拡散領域からの第三の信号をサンプリングするステップと、
前記線から、前記複数の容量の前記第一の容量を除去するステップと、
電荷を、第二の感光素子から、前記浮遊拡散領域に転送するステップと、
前記線から、前記浮遊拡散領域からの第四の信号をサンプリングするステップと、
をさらに含む、請求項1の方法。
【請求項５】
前記サンプリングした第三の信号は、前記第一のキャパシタに蓄積される、請求項4の方法。
【請求項６】
前記サンプリングした第四の信号は、前記第二のキャパシタに蓄積される、請求項5の方法。
【請求項７】
第一と第二の画素浮遊拡散領域をリセットするステップと、
複数の容量を、前記浮遊拡散領域に電気的に接続する画素出力線に接続するステップと、
前記線から、前記リセットされた第一の浮遊拡散領域からの第一の信号をサンプリングするステップと、
前記線から、前記複数の容量の第一の容量を除去するステップと、
前記線から、前記リセットされた第二の浮遊拡散領域からの第二の信号をサンプリングするステップと、
前記線から、前記複数の容量の第二の容量を除去するステップと、
電荷を、第一の感光素子から、前記第一の浮遊拡散領域に転送するステップと、
電荷を、第二の感光素子から、前記第二の浮遊拡散領域に転送するステップと、
前記線から、前記第一の浮遊拡散領域からの第三の信号をサンプリングするステップと、
前記線から、前記複数の容量の第三の容量を除去するステップと、
前記線から、前記第二の浮遊拡散領域からの第四の信号をサンプリングするステップと、
を含む、撮像装置を動作する方法。
【請求項８】
前記サンプリングされた第一の信号は、前記第一の容量に関連する第一のキャパシタに蓄積される、請求項7の方法。
【請求項９】
前記サンプリングされた第二の信号は、前記第二の容量に関連する第二のキャパシタに蓄積される、請求項8の方法。
【請求項１０】
前記サンプリングされた第三の信号は、前記第三の容量に関連する第三のキャパシタに蓄積される、請求項9の方法。
【請求項１１】
前記サンプリングされた第四の信号は、前記複数の容量とは別の容量に関連する第四のキャパシタに蓄積される、請求項10の方法。
【請求項１２】
前記第一と第二の画素浮遊拡散領域をリセットするステップと、
前記複数の容量を、前記浮遊拡散領域に電気的に接続する画素出力線に接続するステップと、
前記線から、前記リセットされた第一の浮遊拡散領域からの第五の信号をサンプリングするステップと、
前記線から、前記第一の容量を除去するステップと、
前記線から、前記リセットされた第二の浮遊拡散領域からの第六の信号をサンプリングするステップと、
前記線から、前記第二の容量を除去するステップと、
電荷を、第三の感光素子から前記第一の浮遊拡散領域へ転送するステップと、
電荷を、第四の感光素子から前記第二の浮遊拡散領域へ転送するステップと、
前記線から、前記第一の浮遊拡散領域からの第七の信号をサンプリングするステップと、
前記線から、前記第三の容量を除去するステップと、
前記線から、前記第二の浮遊拡散領域からの第八の信号をサンプリングするステップと、
をさらに含む、請求項7の方法。
【請求項１３】
第一の信号を、画素回路に接続された列出力線から、複数のキャパシタが前記線に接続している間に、サンプリングするステップと、
前記複数のキャパシタのうち一つを、前記線から除去するステップと、
前記線から、第二の信号をサンプリングするステップと、
を含む、撮像装置を動作する方法。
【請求項１４】
前記線から、前記複数のキャパシタのうち第二の一つを除去するステップと、
前記線から、第三の信号をサンプリングするステップと、
をさらに含む、請求項13の方法。
【請求項１５】
前記線から、前記複数のキャパシタのうち第三の一つを除去するステップと、
前記線から、第四の信号をサンプリングするステップと、
をさらに含む、請求項14の方法。
【請求項１６】
行と列に構成された複数の画素と、
前記列に列出力線を介して接続する、サンプルアンドホールド回路と、
複数のキャパシタが前記線に接続している間に、第一の列出力線からの第一の信号をサンプリングし、前記線から前記複数のキャパシタのうちの一つを除去し、かつ前記線から第二の信号をサンプリングするために、前記サンプルアンドホールド回路を制御する、制御回路と、
を含む、撮像装置。
【請求項１７】
前記制御回路は、前記線から前記複数のキャパシタのうちの第二の一つを除去し、前記線から第三の信号をサンプリングするために、前記サンプルアンドホールド回路をさらに制御する、請求項16の装置。
【請求項１８】
前記制御回路は、前記線から前記複数のキャパシタのうちの第三の一つを除去し、前記線から第四の信号をサンプリングするために、前記サンプルアンドホールド回路をさらに制御する、請求項17の装置。
【請求項１９】
プロセッサと、
前記プロセッサに接続する撮像装置と、
を含み、
前記撮像装置は、行と列に構成された複数の画素と、列出力線を介して前記列に接続するサンプルアンドホールド回路と、ならびに、複数のキャパシタが前記線に接続している間に、第一の列出力線から第一の信号をサンプリングし、前記線から前記複数のキャパシタのうちの一つを除去し、前記線から第二の信号をサンプリングするためにサンプルアンドホールド回路を制御する制御回路と、を含む、
プロセッサシステム。
【請求項２０】
前記制御回路は、前記線から前記複数のキャパシタのうちの第二の一つを除去し、前記線から第三の信号をサンプリングするために、前記サンプルアンドホールド回路をさらに制御する、請求項19のシステム。
【請求項２１】
前記制御回路は、前記線から前記複数のキャパシタのうちの第三の一つを除去し、前記線から第四の信号をサンプリングするために、前記サンプルアンドホールド回路をさらに制御する、請求項20のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して撮像装置に関し、より具体的には撮像装置での一時的なノイズを低減する方法に関する。
【背景技術】
【０００２】
CMOSイメージャ回路は画素セルの焦点面アレイを含み、そのセルの各々が、基板上にあり、その基板の下にある部分に光発生電荷を蓄積するための、例えばフォトゲート、フォトコンダクタ、またはフォトダイオードなどの光センサを含む。各画素セルは、基板内に形成される出力電界効果トランジスタを少なくとも含む読み出し回路と、基板上に形成され、出力トランジスタのゲートに接続する、電荷蓄積領域を有する。電荷蓄積領域は浮遊拡散領域として構築されうる。各画素は、電荷を光センサから蓄積領域および一素子に転送するためのトランジスタ、また通常は、電荷の転送に先立ち予め決められた電荷レベルに蓄積領域をリセットするためのトランジスタなどの、少なくとも一つの電気素子を含んでもよい。
【０００３】
CMOSイメージャでは、画素セルのアクティブ素子が必要な機能を行う。すなわち、（1）光子から電荷への変換、（2）画像電荷の蓄積、（3）蓄積領域を電荷がそこに転送される前の既知の状態にリセットする、（4）電荷増幅により達成される蓄積領域への電荷の転送、（5）読み出しする画素の選択、（6）画素電荷を表す信号の出力および増幅、である。光電荷は、電荷が最初の電荷蓄積領域から蓄積領域に動く際に増幅されうる。蓄積領域での電荷は、通常、ソースフォロワ出力トランジスタによって、画素出力電圧に変換される。
【０００４】
上述した型のCMOSイメージャは、例えば、Micron Technology Inc. に譲渡され、ここにその全体のが参照によって組み込まれる、U.S. Patent no.6,140,630、U.S. Patent no.6,376,868、U.S. Patent no.6,310,366、U.S. Patent no. 6,326,652、U.S. Patent no.6,204,524、およびU.S. Patent no.6,333,205に説明されるように、一般的に知られている。
【０００５】
図1は、伝統的なCMOSイメージャ10の一部を例示している。この例示されたイメージャ10は、画素アレイ（不図示）内の多くの画素のうちの一つであり、画素出力線32によって列サンプルアンドホールド回路40に接続する、画素20を含む。イメージャ10はまた、読み出しプログラマブルゲインアンプ（PGA）70およびアナログデジタル変換器（ADC）80も含む。
【０００６】
例示された画素20は、光センサ22（例えば、埋め込みフォトダイオード、フォトゲートなど）、転送トランジスタ24、浮遊拡散領域 FD 、リセットトランジスタ26、ソースフォロワトランジスタ28、および行選択トランジスタ30を含む。光センサ22は、転送トランジスタ24が転送制御信号 TX により活性化される際、転送トランジスタ24によって浮遊拡散領域 FD に接続する。リセットトランジスタ26は、浮遊拡散領域 FD とアレイ画素供給電圧 Vaa-pix の間に接続される。リセット制御信号 RST は、（当分野で周知のように）浮遊拡散領域 FD をリセットするリセットトランジスタ26を活性化するために使用される。
【０００７】
ソースフォロワトランジスタ28は、浮遊拡散領域 FD に接続する自身のゲートを有し、アレイ画素供給電圧 Vaa-pix と行選択トランジスタ30の間に接続される。ソースフォロワトランジスタ28は、浮遊拡散領域 FD に蓄積した電荷を電気的な出力電圧信号に変換する。行選択トランジスタ30は行選択信号 SELECT によって制御可能であり、ソースフォロ
ワトランジスタ28とその出力電圧信号を画素出力線32に選択的に接続する。
【０００８】
列サンプルアンドホールド回路40は、制御電圧 Vln_bias により制御され、画素出力線32をバイアスするために使用される、バイアストランジスタ56を含む。画素出力線32はまた、サンプルアンドホールドリセット信号スイッチ42を介して、第一のキャパシタ44に接続する。サンプルアンドホールドリセット信号スイッチ42は、サンプルアンドホールドリセット制御信号 SHR により制御される。画素出力線32はまた、サンプルアンドホールド画素信号スイッチ52を介して、第二のキャパシタ54にも接続する。サンプルアンドホールド画素信号スイッチ52は、サンプルアンドホールド画素制御信号 SHS により制御される。スイッチ42、52は典型的にMOSFETトランジスタである。
【０００９】
第一のキャパシタ44の第二の端子は、列選択信号 COLUMN_SELECT により制御される第一の列選択スイッチ50を介して、増幅器70に接続する。第一のキャパシタ44の第二の端子はまた、第一のクランプスイッチ46を介してクランプ電圧 VCL に接続する。同様に、第二のキャパシタ54の第二の端子は、列選択信号COLUMN_SELECT により制御される第二の列選択スイッチ60により、増幅器70に接続する。第二のキャパシタ54の第二の端子はまた、第二のクランプスイッチ48によりクランプ電圧 VCL に接続する。
【００１０】
クランプスイッチ46、48は、クランプ制御信号 CLAMP により制御される。当分野では周知のように、クランプ電圧 VCL は、リセット信号および画素信号をそれぞれ蓄積することが所望される場合（適切なサンプルアンドホールド制御信号 SHR、SHSもまた生成される場合）に、二つのキャパシタ44、54に電荷を配置するために使用される。
【００１１】
図1および図2を参照すると、動作においては、行選択信号 SELECT はhighに駆動され、行選択トランジスタ30を活性化する。活性化されると、行選択トランジスタ30はソースフォロワトランジスタ28を画素出力線32に接続する。その後、クランプ制御信号 CLAMP がhighに駆動され、クランプスイッチ46、48を活性化し、クランプ電圧 VCL をサンプルアンドホールドキャパシタ44、54の第二の端子に印加することができる。それから、リセット信号 RST がパルス化され、浮遊拡散領域FD をリセットするリセットトランジスタ26を活性化する。ソースフォロワ28からの信号（リセットされた浮遊拡散領域に基づく）は、サンプルアンドホールドリセット制御信号 SHR がパルス化されると、その後サンプリングされる。この時点で、第一のキャパシタ44は画素リセット信号 Vrst を蓄積する。
【００１２】
その後、転送トランジスタ制御信号 TX がパルス化され、光センサ22から電荷を浮遊拡散領域 FD に転送させる。ソースフォロワ28からの信号（浮遊拡散領域 FD に転送された電荷に基づく）は、サンプルアンドホールド画素制御信号 SHS がパルス化されると、サンプリングされる。この時点で、第二のキャパシタ54は画素画像信号 Vsig を蓄積する。差分信号（Vrst − Vsig）は差動増幅器70により生成される。差分信号はアナログデジタル変換器80によりデジタル化される。アナログデジタル変換器80は、デジタル化した画素信号を、デジタル画像出力を形成する画像プロセッサ（処理装置）（不図示）に供給する。
【００１３】
画素に関する一次的な読み出しノイズは、重要な画素性能のパラメータである。高い読み出しノイズは、減少した信号対ノイズ（SNR）比により、撮像センサの光が乏しい場合での撮像性能を低下させる。例えば、画素が約6電子の読み出しノイズを有する場合、信号対ノイズ比1を達成するために、画素は6つの光子を捕捉しなければならない（光子ショットノイズを除く）。読み出しノイズが低減されうる場合、センサは減少した露光で同じ信号対ノイズ比を達成することができ、これにより乏しい光での撮像センサの性能が改良される。
【００１４】
それゆえに、イメージャ内での画素に関する一時的な読み出しノイズなどのノイズの存在を軽減するという要望や要求がある。
【発明を実施するための最良の形態】
【００１５】
画素に関する一時的なノイズには多くの良く知られた原因がある。ソースフォロワトランジスタとバイアストランジスタに関連する1/f ノイズおよび熱ノイズは、画素に関する読み出しノイズ問題の重要な一因と考えられる。発明者らはノイズの主な原因は高周波数の出力スペクトル（下文で「高周波数ノイズ」と呼ばれる）を有することを特定した。高周波数型のノイズは、相関二重サンプリング（correlated double sampling: CDS ）などの従来の技術を使用しても減少しない。発明者らは、増加させた容量性負荷を列出力（例えば列出力線）または画素出力に加えることによって、高周波数出力スペクトルに関連するノイズをかなり減少することができることを特定した。
【００１６】
再び図1を参照すると、ソースフォロワトランジスタ28の出力に関連するいくつかの寄生容量があるが、サンプリング動作中にソースフォロワトランジスタ28の出力によって見られるその容量の多くは、列サンプルアンドホールド回路40のサンプルアンドホールドキャパシタ44、54の結果である。このように、サンプルアンドホールドキャパシタ44、54のサイズを大きくすることにより、列（すなわち、ソースフォロワトランジスタ28の出力）における高周波数ノイズを低減することができる。
【００１７】
この提案に関する一つの欠点は、サンプルアンドホールドキャパシタ44、54のサイズを大きくするためにダイ領域も増加させる必要があることである。さらに、イメージャ10のフレーム速度に不利な影響を与えることを避けるために十分に素早く、より大きなキャパシタ44、54を帯電させることができるように、バイアストランジスタ56を通って流れる電流を増加する必要がある。バイアストランジスタ56を通る電流を増加させることによって、出力消費の増加を引き起こし、ならびに、ソースフォロワトランジスタ28のゲインを減少させ、イメージャでしばしば使用されるアンチエクリプス（黒点状不具合：anti-eclipse）回路（不図示）ももたらしうる。
【００１８】
図3は、4ウェイ共有画素120を含むCMOSイメージャ110の一部分を示す。上に示した高周波数ノイズ問題は、図3のイメージャ110について特に困難になりうる。見てわかるように、イメージャ110は、2つの緑G1、G2と青B、および赤R画素部分を成すようにBayerパターンで配列される、4つの光センサ22G1、22B、22R、22G2および転送トランジスタ24G1、24B、24R、24G2を含む、画素120を含む。
【００１９】
例示されるイメージャ110では、偶数番号が付けられたイメージャ110画素アレイの行で、第一の緑と青の画素部分G1とBが、二つの他の画素部分と、浮遊拡散領域FDE、リセットトランジスタ126E、ソースフォロワトランジスタ128E、および行選択トランジスタ130Eを共有する。同様に、第二の緑と赤の画素部分G2とRは、奇数番号が付けられたイメージャ110の画素アレイの行で、二つの他の画素部分と、浮遊拡散領域FDO、リセットトランジスタ126O、ソースフォロワトランジスタ128O、および行選択トランジスタ130Oを共有する。
【００２０】
共有の列出力線132は、偶数の列サンプルアンドホールド回路140Eと、奇数の列サンプルアンドホールド回路140Oに接続する。偶数の列サンプルアンドホールド回路140Eは、第一のキャパシタ144E、第二のキャパシタ154E、サンプルアンドホールドリセット信号スイッチ142E、サンプルアンドホールド画素信号スイッチ152E、およびクランプスイッチ146Eを含む。バイアスおよび列選択回路（図1に示されるものなど）も使用されるが、図3には示されていないことが理解されるべきである。サンプルアンドホールドリセット信号スイッチ142Eは、偶数のサンプルアンドホールドリセット制御信号 SHR_EVEN により制御される。サンプルアンドホールド画素信号スイッチ152Eは、偶数のサンプルアンドホールド画
素制御信号 SHS_EVEN により制御される。クランプスイッチ146Eは、リセット信号および画素信号を蓄積することがそれぞれ所望される場合に、二つのキャパシタ144E、154Eに電荷を配置するために使用される。
【００２１】
奇数の列サンプルアンドホールド回路140Oは、第一のキャパシタ144O、第二のキャパシタ154O、サンプルアンドホールドリセット信号スイッチ142O、サンプルアンドホールド画素信号スイッチ152O、およびクランプスイッチ146Oを含む。バイアスおよび列選択回路も使用されるが、図3には示されていないことが理解されるべきである。サンプルアンドホールドリセット信号スイッチ142Oは、奇数のサンプルアンドホールドリセット制御信号 SHR_ODD により制御される。サンプルアンドホールド画素信号スイッチ152Oは、奇数のサンプルアンドホールド画素制御信号 SHS_ODD により制御される。クランプスイッチ146Oは、リセット信号および画素信号を蓄積することがそれぞれ所望される場合に、二つのキャパシタ144O、154Oに電荷を配置するために使用される。サンプルアンドホールド回路140E、140Oは、サンプルアンドホールド回路140E、140Oから受け取った差分信号（Vrst、Vsig）からのデジタル信号出力をつくる、増幅器およびアナログデジタル変換器段170E、170Oに接続される。
【００２２】
図3と4を参照すると、動作においては、画素120に関連する二つの浮遊拡散領域FDE、FDOが、リセット制御信号 RST<n>、RST<n+1> をアサートすることによってリセットされた後、偶数のサンプルアンドホールドリセット制御信号SHR_EVEN は、（スイッチ142Eを介する）キャパシタ144Eで、（リセットされた偶数の浮遊拡散領域FDEに基づく）ソースフォロワ128Eによって生成されるリセット信号値を蓄積するためにパルス化される。それから、奇数のサンプルアンドホールドリセット制御信号 SHR_ODDが、（スイッチ142Oを介する）キャパシタ144Oで、（リセットされた奇数の浮遊拡散領域FDOに基づく）ソースフォロワ128Oによって生成されるリセット信号値を蓄積するためにパルス化される。
【００２３】
その後、第一の転送ゲート制御信号 TXA<n+1> が、青部分Bからの電荷を（トランジスタ24Bを介して）偶数の浮遊拡散領域FDEに転送することができるように、ならびに、第二の緑部分G2からの電荷を（トランジスタ24G2を介して）奇数の浮遊拡散領域FDOに転送することができるように、パルス化される。偶数のサンプルアンドホールド画素制御信号SHS_EVEN は、（偶数の浮遊拡散領域FDEに蓄積された電荷に基づく）ソースフォロワ128Eにより（スイッチ152Eを介して）キャパシタ154E中に生成される、青の画素信号値を蓄積するためにパルス化される。それから、奇数のサンプルアンドホールド画素制御信号 SHS_ODD は、（奇数の浮遊拡散領域FDOに蓄積された電荷に基づく）ソースフォロワ128Oにより（スイッチ152Oを介して）キャパシタ154O中に生成される、第二の緑の画素信号値を蓄積するためにパルス化される。
【００２４】
図4には示されていないが、二つの浮遊拡散領域FDE、FDOは、リセット制御信号 RST<n>、RST<n+1> をアサートすることによって、再びリセットされる。赤と第一の緑の部分からのリセット信号値および画素信号値は、その後読み出しされ、サンプリングされる。リセット信号値のその後のサンプリングと、赤と第一の緑の画素信号値の転送およびサンプリングのタイミングは、図4のタイミング図に従う（TXB<n+1> が TXA<n+1> の代わりに生成されることを除く）。図3の回路の好ましい動作においては、第一と第二の緑の画素部分G1、G2は、同じサンプルアンドホールド回路140Oに経路が定められる一方、赤と青の部分R、Bは、サンプルアンドホールド回路140Eに経路が定められる。このように、赤／青チャネルおよび緑チャネルを形成する。これを達成するため、他の選択信号および追加のサンプルアンドホールド入力スイッチ（不図示）が、所望のサンプルアンドホールドキャパシタに信号の経路を定めるために使用される。
【００２５】
上述のように、イメージャ110は、高周波数ノイズの問題を欠点として持つ。また上述
のように、キャパシタ144E、144O、154E、154Oのサイズの増大は、この問題を軽減することができるが、適切な解決策ではない。しかしながら本発明に従うと、キャパシタサイズを増大させなくとも、図4に示された方法と異なる方法でイメージャ110を動作することにより、高周波数ノイズ問題がほぼ軽減される。図5は、本発明に従った例示的な動作方法を説明する。これは、サンプリング動作の大部分の間で、多数のサンプルアンドホールドキャパシタが列出力線に接続されるように設計される。このように、ダイのサイズまたはサンプルアンドホールドキャパシタのサイズが増大することなく（あるいは他のキャパシタをイメージャ110に加えることなく）、列出力線に見られる実効容量が大きく増加する。
【００２６】
本発明の例示的な実施形態に従うと、二つの浮遊拡散領域FDE、FDOが、リセット制御信号 RST<n>、RST<n+1> をアサートすることによってリセットされた後、4つ全てのサンプルアンドホールド制御信号が、ほぼ同時にアサートされる。すなわち、偶数と奇数のサンプルアンドホールドリセット制御信号 SHR_EVEN、SHR_ODD および、偶数と奇数のサンプルアンドホールド画素制御信号 SHS_EVEN、SHS_ODD が同時に活性化される。4つ全てのサンプルアンドホールド制御信号SHR_EVEN、SHR_ODD、SHS_EVEN、SHS_ODDの活性化は、4つ全てのサンプルアンドホールドキャパシタ、144E、144O、154E、154Oを列出力線132に接続する、トランジスタ142E、142O、152E、152Oを同時に活性化する。本質的には、キャパシタ144E、144O、154E、154Oの容量は合計されて列出力線132に与えられ、高周波数ノイズをほぼ軽減する。
【００２７】
ソースフォロワ128Eからのリセット信号値（リセット偶数浮遊拡散領域FDEに基づく）は、（スイッチ142Eを介して）キャパシタ144Eに蓄積される。その後、偶数サンプルアンドホールドリセット制御信号 SHR_EVEN はデアサートされる。これは、共有の列出力線132から、サンプルアンドホールドキャパシタ144Eを除去する。ソースフォロワ128Oからのリセット信号値（リセット奇数浮遊拡散領域FDOに基づく）は、それから（スイッチ142Oを介して）キャパシタ144Oに蓄積される。このサンプリングの間、3つのサンプルアンドホールドキャパシタ144O、154E、154Oは線132に接続している。続いて、奇数サンプルアンドホールドリセット制御信号SHR_ODDはデアサートされ、サンプルアンドホールドキャパシタ144Eを線132から除去する。
【００２８】
その後、第一の転送ゲート制御信号TXA<n+1> がパルス化され、青の部分Bから（トランジスタ24Bを介して）偶数浮遊拡散領域FDEに、ならびに、第二の緑の部分G2から（トランジスタ24G2を介して）奇数浮遊拡散領域FDOに、電荷を転送することができる。この時点で、偶数と奇数のサンプルアンドホールド画素制御信号 SHS_EVEN、SHS_ODD はまだhighのレベルで維持されており、これはキャパシタ154E、154Oが（それぞれスイッチ152E、152Oを介して）まだ列線132に接続していることを意味する、ということに注意すべきである。いったん偶数浮遊拡散領域FDEからの電荷が転送されると、ソースフォロワ128Eによって発生した青画素信号値が、キャパシタ154Eに蓄積される。このサンプリングの間、二つのサンプルアンドホールドキャパシタ154E、154Oは線132に接続している。
【００２９】
偶数サンプルアンドホールド画素制御信号SHS_EVEN は、その後デアサートされ、これは線132からサンプルアンドホールドキャパシタ154Eを除去する。ソースフォロワ128Oからの第二の緑の画素信号値（奇数浮遊拡散領域FDOに蓄積された、転送された電荷に基づく）は、（スイッチ152Oを介して）キャパシタ154Oに蓄積される。そのように、複数のキャパシタが列出力線132に接続していない時だけが、奇数画素信号値（例えば緑画素G2）のサンプリングの期間である。
【００３０】
発明者らは、図5のタイミング図に従ったイメージャ110の動作によって、高周波数ノイズが大きく減少し、ほぼ軽減されることを特定した。高周波数ノイズの低減は、改善され
た読み出しおよび、非常に改善された画素出力をもたらす。図5のタイミングは、動作のほとんどの時間中に線（配線）に見られる、より大きな容量を満たすために、より長い時間がかかるので、列線132の整定（setting）時間が増加する。しかしながら、イメージャ110は、乏しい光条件のために減少したフレーム速度（画素タイミング幅はフレーム速度へ何ら影響せずに増加しうる）で動作しているので、これは典型的には問題ではない。明るい光条件（光子ショットノイズが主なノイズ源）では、改良読み出しノイズ性能を必要としないので、画素読み出しは図4に例示されるタイミングに戻ることができる。
【００３１】
さらに、サンプルアンドホールド制御信号の幅を最適化することにより、発明者らは、整定時間の必要量が図4のタイミングの必要量の二倍に満たないことを特定した。これは、より重い容量の負荷があるにも関わらず、SHR_ODD、SHR_EVEN、およびSHS_ODD信号の幅も増加し、それらの関連するキャパシタを、それらが通常に図4のタイミングを使用するよりも速やかに、満たし始めるからである。
【００３２】
図6は、2ウェイ共有画素220を含むCMOSイメージャ210の部分の図である。すなわち、各画素220は二つの光センサ2200と2201、ならびに転送トランジスタ2240と2241を含む。例示されたイメージャ210では、光センサ2220、2221、および転送トランジスタ2240、2241が浮遊拡散領域FD、リセットトランジスタ226、ソースフォロワトランジスタ228、および行選択トランジスタ230を共有する。共有される画素出力線32は、列サンプルアンドホールド回路40（図1を参照して上に説明される）に接続される。
【００３３】
高周波数ノイズを低減し、および／またはほぼ軽減するために、イメージャ210は、図7に説明される例示的なタイミング図にしたがって動作され、少なくとも、リセットおよび画素信号サンプルアンドホールドの部分が動作する間、複数のサンプルアンドホールドキャパシタを線32に接続する。
【００３４】
今度は図6と図7を参照すると、行選択信号 SELECT がhighに駆動され、行選択トランジスタ230を活性化する。活性化されると、行選択トランジスタ230はソースフォロワトランジスタ228を線32に接続する。クランプ制御信号 CLAMP がその後highに駆動され、クランプスイッチ46、48を活性化し、クランプ電圧 VCL をサンプルアンドホールドキャパシタ44、54の第二の端子に印加することができる。リセット信号 RST はリセットトランジスタ226を活性化するために、その後パルス化され、これにより浮遊拡散領域FDがリセットされる。それから、サンプルアンドホールドリセット制御信号SHRおよび、サンプルアンドホールド画素制御信号SHSが同時に活性化される。この間に、サンプルアンドホールド回路40で、キャパシタ44、54両方の容量が線32に接続される。
【００３５】
浮遊拡散領域FDに関する信号は、ソースフォロワ228によりリセット信号Vrstに変換され、その後第一のキャパシタ44に蓄積される。Vrstがいったん蓄積されると、サンプルアンドホールドリセット制御信号 SHR がデアサートされ、これは（開放スイッチ42を介して）キャパシタ44を線32から除去する。その後、第一の転送トランジスタ制御信号TX0がパルス化され、第一の光センサ2220からの電荷を浮遊拡散領域FDに転送させることができる。ソースフォロワ228からの画素信号Vsig（浮遊拡散領域FDに転送された電荷に基づく）は、その後、第二のキャパシタ54に蓄積される。差分信号（Vrst - Vsig）が差動増幅器70により生成される。差分信号はアナログデジタル変換器80によりデジタル化される。アナログデジタル変換器80は、デジタル化された画素信号を、デジタル画像出力を形成する画像プロセッサ（不図示）に供給する。
【００３６】
図6には示されていないが、浮遊拡散領域FDはリセット制御信号 RST をアサートすることによって再びリセットされる。第二の光センサ2221からのリセット信号 Vrst 、および画素信号 Vsig は、その後読み出しされ、（TX0の代わりにTX1が生成されることを除いて
）上記に説明したのと同じタイミングを使用して、サンプリングされる。
【００３７】
図8は、本発明の別の例示的な実施形態にしたがった、図1のイメージャ110の動作のタイミング図である。高周波数ノイズを低減し、および／またはほぼ軽減するために、イメージャ10は、図8に説明される例示的なタイミング図にしたがって動作され、少なくとも、リセットおよび画素信号サンプルアンドホールドの部分が動作する間、複数のサンプルアンドホールドキャパシタを線32に接続する。
【００３８】
図1および図8を参照すると、行選択信号 SELECT がhighに駆動され、行選択トランジスタ30を活性化する。活性化されると、行選択トランジスタ30はソースフォロワトランジスタ28を線32に接続する。クランプ制御信号CLAMP がその後highに駆動され、クランプスイッチ46、48を活性化し、クランプ電圧 VCL をサンプルアンドホールドキャパシタ44、54の第二の端子に印加することができる。リセット信号 RST はリセットトランジスタ26を活性化するために、その後パルス化され、これにより浮遊拡散領域FDがリセットされる。それから、サンプルアンドホールドリセット制御信号 SHR および、サンプルアンドホールド画素制御信号 SHS が同時に活性化される。この間に、サンプルアンドホールド回路40で、キャパシタ44、54両方の容量が線32に接続される。
【００３９】
浮遊拡散領域FDに関する信号は、ソースフォロワ28によりリセット信号Vrstに変換され、その後第一のキャパシタ44に蓄積される。Vrstがいったん蓄積されると、サンプルアンドホールドリセット制御信号 SHR がデアサートされ、これは（開放スイッチ42を介して）キャパシタ44を線32から除去する。その後、第一の転送トランジスタ制御信号TXがパルス化され、光センサ22からの電荷を浮遊拡散領域FDに転送させることができる。ソースフォロワ28からの画素信号 Vsig （浮遊拡散領域FDに転送された電荷に基づく）は、その後、第二のキャパシタ54に蓄積される。差分信号（Vrst - Vsig）が差動増幅器70により生成される。差分信号はアナログデジタル変換器80によりデジタル化される。アナログデジタル変換器80は、デジタル化された画素信号を、デジタル画像出力を形成する画像プロセッサ（不図示）に供給する。
【００４０】
図9は、より完全なCMOSイメージャ400のブロック図を例示する。イメージャ400は画素アレイ410を含む。画素アレイ410は、予め決められた数の列と行に配列された複数の画素を含む。アレイ410は、図1、4、または6に例示された画素構成のうちの一つを利用してもよい。アレイ410の各行の画素は、行選択線により同時に全てターンオンされ、各列の画素は、列選択線により選択的に出力される。複数の行線と列線はアレイ410全体に供給される。
【００４１】
行線は、行アドレスデコーダ430に応答する行ドライバ432によって選択的に活性化され、列選択線は、列アドレスデコーダ436に応答する列ドライバ434によって活性化される。このように、行および列アドレスは各画素に提供される。CMOSイメージャ400は、画素読み出しに適切な行線と列線を選択するためのアドレスデコーダ430、436、および、選択した行線と列線の駆動トランジスタに駆動電圧を印加する、行と列のドライバ回路432、434を制御する、制御回路420により動作される。
【００４２】
各列は、列ドライバ434（選択された画素の、画素リセット信号 Vrst および画素画像信号 Vsig を読み出す）に関連する、サンプルアンドホールド回路440を含む。差分信号（Vrst - Vsig）が、差動増幅器470により各画素に対して生成され、アナログデジタル変換器480（ADC）によりデジタル化される。アナログデジタル変換器480は、デジタル化した画素信号を、デジタル画像出力を形成する画像プロセッサ490に供給する。好ましい実施形態では、制御回路420は、本発明の適切なタイミングにしたがってアレイ420を動作する。上述のように、制御回路420は、所望されれば、乏しい光条件の間は、複数のキャ
パシタサンプルアンドホールドオペレーションを利用することができ、明るい光条件の間は、通常の一つのキャパシタサンプルアンドホールドオペレーションを使用することができる。
【００４３】
図10は、本発明の実施形態にしたがって構成され動作される撮像装置400を含むように改良された典型的なプロセッサシステムである、システム700を示す。プロセッサシステム700は、画像センサ素子を含むデジタル回路を有するシステムの例示である。そのようなシステムは、限定することなく、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、車両ナビゲーション、ビデオ電話、監視システム、オートフォーカスシステム、天体追跡システム、動き検出システム、画像安定化システム、データ圧縮システムを含むことができる。
【００４４】
例えばカメラシステムであるシステム700は、一般的に、入力／出力（I/O）装置706とバス704を介して通信する、マイクロプロセッサなどの中央処理装置（CPU）702を含む。撮像装置400もまた、バス704を介してCPU702と通信する。プロセッサシステム700はまた、バス704を介してCPU702と通信する、ランダムアクセスメモリ（RAM）710を含み、フラッシュメモリなどの取り外し可能なメモリ715を含むこともできる。撮像装置400は、単一集積回路上またはプロセッサと異なるチップ上に、メモリ記憶装置を備える、または備えない、CPU、デジタルシグナルプロセッサ、またはマイクロプロセッサなどのプロセッサと結合してもよい。
【００４５】
上述した工程や装置は、その多くが使用され、製造されうる、好ましい方法および典型的な装置を例示する。上記の説明および図面は、本発明の目的、特徴、および利点を達成する実施形態を例示する。しかしながら、本発明は、上述および例示の実施形態に厳密に限定されることは意図しない。たとえ現在予見できなくとも、付随する請求項の本質および範囲に入ってくる、本発明の任意の変形例は、本発明の一部であるとみなされるべきである。
【図面の簡単な説明】
【００４６】
本発明の、前述および他の利点と特徴は、付随する図面を参照して以下に提供される例示的な実施形態の詳細な説明から、より明らかとなるだろう。
【図１】典型的なCMOSイメージャの一部分の図である。
【図２】図1のイメージャの動作のタイミング図である。
【図３】4ウェイ共有画素を含むCMOSイメージャの一部分の図である。
【図４】図3のイメージャの典型的な動作のタイミング図である。
【図５】本発明の例示的な実施形態にしたがった図3のイメージャの動作のタイミング図である。
【図６】2ウェイ共有画素を含むCMOSイメージャの一部分の図である。
【図７】本発明の例示的な実施形態にしたがった図6のイメージャの動作のタイミング図である。
【図８】本発明の例示的な実施形態にしたがった図1のイメージャの動作のタイミング図である。
【図９】本発明の任意の例示的な実施形態にしたがったイメージャを示す。
【図１０】本発明の実施形態にしたがって構成された少なくとも一つの撮像装置を組み込んでいるプロセッサシステムを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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