(57)【要約】スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）手段を得る。ＳＲＡＭ手段は、第１ノード（Ａ）とビット線バーとの間を接続する、第１パスゲートＦＥＴ（Ｔ６）を有する。第２パスゲートＦＥＴ（Ｔ１）は、第２ノード（Ｂ）とビット線（ＢＬ）との間を接続する。第２ノード（Ｂ）は、第１パスゲートＦＥＴ（Ｔ６）に接続し、第１パスゲートＦＥＴ（Ｔ６）は、第２ノード（Ｂ）の電圧（ＶＢ）に基づいて切り替わる。第１ノード（Ａ）は、第２パスゲートＦＥＴ（Ｔ１）に接続する。第２パスゲートＦＥＴ（Ｔ１）は、第１ノード（Ａ）の電圧（ＶＡ）により切り替わる。
2009534783.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードとビット線バーとの間を結合する、第１パスゲートＦＥＴと、第２ノードとビット線との間を結合する、第２パスゲートＦＥＴを有するスタティック・ランダム・アクセス・メモリ手段において、前記第２ノードを第１パスゲートＦＥＴに結合し、前記第１パスゲートＦＥＴを、前記第２ノードにおける電圧に基づいて切り替え、また前記第１ノードを第２パスゲートＦＥＴに結合し、第２パスゲートＦＥＴを第１ノードにおける電圧に基づいて切り替える、ことを特徴とするスタティック・ランダム・アクセス・メモリ手段。
【請求項２】
請求項１に記載のスタティック・ランダム・アクセス・メモリ手段において、第１および第２のインバータを、第１ノードと第２ノードとの間に結合した、スタティック・ランダム・アクセス・メモリ手段。
【請求項３】
請求項１に記載のスタティック・ランダム・アクセス・メモリ手段において、前記第１および第２のパスゲートＦＥＴは、それぞれフロントゲートおよびバックゲートを有し、前記第１パスゲートＦＥＴのバックゲートを前記第２ノード（Ｂ）に結合し、前記第２パスゲートＦＥＴのバックゲートを前記第１ノードに結合した、スタティック・ランダム・アクセス・メモリ手段。
【請求項４】
請求項１に記載のスタティック・ランダム・アクセス・メモリ手段において、前記第１および第２のパスゲートＦＥＴは、それぞれ本体端子を有し、前記第１パスゲートＦＥＴの本体端子を第２ノードに結合し、前記第２パスゲートＦＥＴの本体端子を第１ノードに結合した、スタティック・ランダム・アクセス・メモリ手段。
【請求項５】
請求項１に記載のスタティック・ランダム・アクセス・メモリ手段において、前記第１および第２のパスゲートＦＥＴを、別個のゲートを有するマルチゲート電界効果トランジスタ（ＭＵＧＦＥＴ）として実装した、スタティック・ランダム・アクセス・メモリ手段。
【請求項６】
請求項１に記載のスタティック・ランダム・アクセス・メモリ手段において、前記第１および第２のパスゲートＦＥＴを、別個のゲートを有するＦｉｎＦＥＴとして実装した、スタティック・ランダム・アクセス・メモリ手段。
【請求項７】
第１ノードとビット線バーとの間を結合する第１パスゲートＦＥＴと、第２ノードとビット線との間を結合する第２パスゲートＦＥＴを有する、スタティック・ランダム・アクセス・メモリを備える、集積回路であって、前記第２ノードを前記第１パスゲートＦＥＴに結合し、前記第１パスゲートＦＥＴを前記第２ノード（Ｂ）における電圧に基づいて切り替え、前記第１ノードを前記第２パスゲートＦＥＴに結合し、前記第２パスゲートＦＥＴを第１ノードにおける電圧により切り替える、ことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック・ランダムアクセスメモリ手段および集積回路に関する。
【０００２】
スタティック・ランダムアクセスメモリ（ＳＲＡＭ）は、例えば高速キャッシュメモリのようにスタンドアローンで、またはＣＰＵ内に埋め込まれて、幅広く使用される。ＳＲＡＭセルは、通常、アクセストランジスタ、すなわちパストランジスタまたはパスゲートによって内部回路に接続した、双安定フリップ・フロップにより構成する。あるセルがアドレス指定されない場合、そのパスゲートは閉じ、データは、フリップ・フロップ内にラッチされ、安定状態で保持される。ＳＲＡＭセルは、３つの異なるモード、すなわち静的モード、書き込みモードおよび読み出しモードで動作できる。
【背景技術】
【０００３】
図１ａは、従来技術による、標準的な６トランジスタ（６Ｔ）ＳＲＡＭセルの回路図を示す。ここで、ＳＲＡＭセルは、６個のトランジスタＴ１〜Ｔ６を有する。第１プルアップ・トランジスタＴ２は、電源ラインＶｄｄとノードＢとの間を結合する。第１プルダウン・トランジスタＴ３は、ノードＢとアースラインＶｓｓとの間を結合する。第２プルアップ・トランジスタＴ４は、電源ラインＶｄｄとノードＡとの間を結合する。第２プルダウン・トランジスタＴ５は、ノードＡとアースラインＶｓｓとの間を結合する。ノードＢは、第１パスゲート・トランジスタＴ１により、ビット線ＢＬに接続する。ノードＡは、第２パスゲート・トランジスタＴ６により、ビット線バーＢＬＢに接続する。通常Ｔ１，Ｔ３，Ｔ５およびＴ６は、それらの本体接点をＶｓｓに接続した、ｎチャネル型ＭＯＳＦＥＴである。Ｔ２およびＴ４は、それらの本体接点をＶｄｄに接続した、ｐチャネル型ＭＯＳＦＥＴである。トランジスタＴ４およびＴ５は、ノードＢを入力、ノードＡを出力として、第１インバータＩＮＶ１を構成する。トランジスタＴ２およびＴ３は、ノードＡを入力、ノードＢを出力として、第２インバータＩＮＶ２を構成する。ＳＲＡＭセルは、２つの静的状態、すなわち、
（i)  ノードＡの電位が、Ｖｄｄ（「１」）に近似または同等であり、ノードＢの電位が、Ｖｓｓ（「０」）に近似または同等である状態、
（ii）  ノードＡの電位が、Ｖｓｓ（「０」）に近似または同等であり、ノードＢの電位が、Ｖｄｄ（「１」）に近似または同等である状態
をとることができる。インバータＩＮＶ１は、パスゲート・トランジスタＴ６とともにサブ回路Ｃ１を構成する。
【０００４】
ＳＲＡＭセルの静的モードにおいて、そのパスゲートのゲートは、パスゲートが閉じるように、バイアスする。書き込みモードにおいて、「１」をノードＢに書き込み、「０」をノードＡに書き込む、またはその逆にして書き込まなければならない。ビット線およびビット線バーは、これに従うようバイアスされ、したがって、パスゲートは開く。読み出しモードにおいて、ビット線は、「１」に予め荷電される。その後、パスゲートが開き、２個のビット線のうち１個がわずかに放電する。ビット線とビット線バーとの間における電位差を、センス増幅器により評価する。静的モードおよび読み出しモードにおいて、ＳＲＡＭセルは、その状態をノイズ事象から独立した状態に保持しなければならない。読み出しモードにおいて、静的ノイズ・マージンＳＮＭ（バタフライ曲線の最大正方形）は、インバータが開いたパスゲートにより抵抗的な負荷を受けるため、減少する。
【０００５】
図１ｂは、読み出し中の、図１ａにおけるセルのＣ１部分のブロック図を示す。第１インバータＩＮＶ１は、ノードＢとノードＡとの間を結合する。第６トランジスタＴ６の、ゲートおよびドレイン、すなわちパスゲートは、電源電圧Ｖｄｄに結合する。パスゲートの本体接点を、アースＧＮＤに結合する。
【０００６】
図２は、インバータＩＮＶ１の出力ノードＡにおける電圧を、ノードＢにおけるその入力電圧の関数としてのグラフＩ１を示す。グラフＩ２は、インバータＩＮＶ２の出力ノードＢにおける電圧を、ノードＡにおけるその入力電圧の関数として示す。同等のインバータの場合は、２つのグラフは、互いに鏡対称となることができる。グラフＩ１およびＩ２は、いわゆるバタフライ曲線を構成する。バタフライ曲線の翼に描くことができる、最大正方形の長さは、図２に示されるように、静的ノイズ・マージン（ＳＮＭ）となる。どちらか一方のノードにおけるＳＮＭより大きい電位差変動を引き起こす、ノイズ事象は、好ましくない記憶状態の変化をもたらす。
【０００７】
背面結合インバータＩＮＶ１，ＩＮＶ２は、ノードＡおよびノードＢに記憶したデータを読み出す、またはデータをノードＡおよびノードＢに書き込むことができるように、パスゲートＭＯＳＦＥＴを経由して、ビット線ＢＬおよびビット線バーＢＬＢに結合する。読み出しを開始するために、ビット線ＢＬおよびビット線バーＢＬＢを、Ｖｄｄに予荷電し、パスゲートを開く。したがって、セルのインバータのうち一方は、開いたパスゲートにより、抵抗的な負荷を受ける。したがって、インバータの特性は、静的ノイズ・マージンＳＮＭが減少するように、変形する。
【０００８】
非特許文献１（低電力電子回路設計に関する国際シンポジウムＩＳＬＰＥＤ２００５における、ツェン・グオ（Zheng Guo）氏による論文「ＦｉｎＦＥＴベースのＳＲＡＭ設計」）には、ＳＲＡＭセルを、ＦｉｎＦＥＴトランジスタで構成することが記載されている。とくに、マルチゲートＦｉｎＦＥＴは、フロントゲートおよび第２ゲートを有する。パスゲートＦｉｎＦＥＴの第２ゲートは、そのドレイン端子と同一ノードに結合する。したがって、この回路の静的ノイズ・マージンは、回路のリード（読み出し）電流に依存する。
【非特許文献１】低電力電子回路設計に関する国際シンポジウムＩＳＬＰＥＤ２００５における、ツェン・グオ（Zheng Guo）氏による論文「ＦｉｎＦＥＴベースのＳＲＡＭ設計」
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、回路の静的ノイズ・マージンを変形させることなく、データ保持能力を改善することができる、ランダム・アクセス・メモリ手段を得ることである。
【課題を解決するための手段】
【００１０】
この目的は、請求項１に記載のスタティック・ランダム・アクセス・メモリ手段、および請求項７に記載の集積回路により解決する。
【００１１】
本発明によれば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）手段を提供する。このＳＲＡＭ手段は、第１ノードとビット線バーとの間を結合する、第１パスゲートＦＥＴを有する。第２パスゲートＦＥＴを、第２ノードとビット線との間を結合する。第２ノードを、第１パスゲートＦＥＴに結合し、第１パスゲートＦＥＴを、第２ノードにおける電圧に基づいて切り替える。第１ノードを、第２パスゲートＦＥＴに結合する。第２パスゲートＦＥＴは、第１ノードにおける電圧に基づいてオン／オフ切り替えする。したがって、パスゲートは、独立してスイッチオン状態にすることができる。
【００１２】
本発明の様態によれば、第１および第２のインバータを、第１ノードと第２ノードとの間に、それぞれ結合する。
【発明を実施するための最良の形態】
【００１３】
本発明に好適な実施形態によれば、第１および第２のパスゲートＦＥＴは、それぞれフロントゲートおよびバックゲートを有する。第１パスゲートＦＥＴのバックゲートを、第２ノードに結合し、第２パスゲートＦＥＴのバックゲートを、第１ノードに結合する。したがって、第１および第２のパスゲートＦＥＴのバックゲートを制御することにより、パスゲートをオンまたはオフ状態に切り替えることができる。
【００１４】
本発明の他の実施形態によれば、第１および第２のパスゲートは、それぞれ本体端子を有する。第１パスゲートの本体端子を、第２ノードに結合し、第２パスゲートの本体端子を、第１ノードに結合する。
【００１５】
本発明の好適な実施形態によれば、第１および第２のパスゲートＦＥＴを、それぞれ別個のゲートを有するマルチゲート電界効果トランジスタとして実装する。
【００１６】
本発明は、さらに、スタティック・ランダム・アクセス・メモリ手段を有する、集積回路にも関する。このＳＲＡＭ手段は、第１ノードとビット線バーとの間を結合する、第１パスゲートＦＥＴを有する。第２パスゲートＦＥＴを、第２ノードとビット線との間を結合する。第２ノードを、第１パスゲートＦＥＴに結合し、第１パスゲートＦＥＴを、第２ノードにおける電圧に基づいてオン状態にする。第１ノードを、第２パスゲートＦＥＴに結合する。第２パスゲートＦＥＴを、第１ノードにおける電圧に基づいて、オン状態にする。
【００１７】
本発明は、パスゲートをオン／オフするための、独立したスイッチング手段をもたらすアイデアに関する。このスイッチング手段は、パスゲートに直列接続した構成にすることができ、この場合、ＳＲＡＭセルの他方のインバータにおける出力電圧が所定電圧値より小さいとき、パスゲートを経由する電流路がオフ状態になるよう、構成する。このようなスイッチング手段は、少なくとも第１および第２の制御ゲートを有するパスゲートによって実装する。第１制御ゲートは、メモリのアドレス・デコーダにより、制御する。第２ゲートは、他方のインバータの出力電圧により、制御する。このようなスイッチング手段の一つの実装は、マルチゲート電界効果トランジスタとすることができる。さらに、パスゲートは、何ら面積を増大するペナルティなしに、対称ＦｉｎＦＥＴにより実装することができる。
【００１８】
本発明の他の様態は、従属する請求項において定義する。
本発明、ならびにその実施例を、以下に図面につき詳細に説明する。
【実施例】
【００１９】
図３は、読み出し中の、ノードＡでの電圧およびパスゲート電流のグラフ、ならびにサブ回路Ｃ１のブロック図を示す。パスゲートにおけるゲートは、電源電圧Ｖｄｄに接続し、そのドレインは、Ｖｄｄに接続し、その本体端子は、アースＶｓｓに接続する。したがって、パスゲートがバイアスされる場合、ノードＡでの電圧の増大は、ＭＯＳＦＥＴを経由する電流源の低下をもたらす。電流源は、ＶｐａｓｓｇａｔｅｏｎまたはＶＰＧＮｏｎの電圧においてオフになる。このことを、マーカーｍ１で示す。
【００２０】
図４は、ノードＡでの電圧のグラフを示す。ここで、挿入図として示すサブ回路Ｃ１における、ノードＢが高「１」、ノードＡが低「０」である、読み出し中のインバータ特性を示す。図４のグラフＩ２は、グラフＩ１の鏡像である。読み取り中、パスゲートは開くので、ノードＡからビット線バーに電流を流し、ノードＡにおける電位は、Ｖｍ１まで上昇する。それゆえに、インバータ特性は、バタフライの翼がＶＡ＝０およびＶＢ＝０軸に接しないように、図２に対して変形する。バタフライの最小正方形は、したがって、縮小し、それゆえに、静的ノイズ・マージンが減少する。
【００２１】
最大正方形により示される、静的ノイズ・マージンは、インバータが開いたパスゲートにより負荷を受けることにより、静的状態の場合に比べて減少する。
【００２２】
図５は、第１実施例による、読み出し中の、ＳＲＡＭセルの一部におけるブロック回路図を示す。第１実施例によれば、この回路図は、図１ｂに示した回路図にほぼ対応し、この場合、付加的なスイッチＳを第１インバータＩＮＶ１とパスゲートＴ６との間に結合するパスゲートのゲートをＶｄｄにバイアスし、ドレインをＶｄｄにバイアスし、本体端子をアースにバイアスする。ノードＢにおける電圧ＶＢは、スイッチＳをトグル切り替えするのに使用する。スイッチＳは、電圧ＶＢ＞ＶＳまたはＶｓｗｉｔｃｈの場合にスイッチオンになる。したがって、インバータとパスゲートとの間にスイッチを設けることにより、パスゲートを開くための、電圧の独立した（ノードＡにおける電圧から独立した）設定が得られる。したがって、図４に示す、例えばＶＢｍ２（ＶＢｍ２は、スイッチＳの閾値に対応する）より大きい電圧で、スイッチＳをトリガーするだけで、インバータの変形（歪み）がない特性を保持することができる。
【００２３】
スイッチをトグル切り替えする電圧は、ノードＢで感知する。スイッチＳの電圧ＶＳ が電圧ＶＢｍ２に等しい場合、図４に示す状態に対応する状況となる。しかし、切り替え電圧＞＞ＶＢｍ２ の場合、歪みがないインバータ特性が、ＶＢ（すなわちノードＢの電圧）＞ＶＳ になるまで維持される。
【００２４】
図６は、第１実施例による、読み出し中の、ノードＡおよびノードＢにおける電圧のグラフを示す。ここで、２個の異なる曲線を示す。上側の曲線は、スイッチＳのトグル切り替え電圧がＶＢｍ２ に等しい場合に対応する。下側の曲線は、スイッチＳのトグル切り替え電圧＞＞ＶＢｍ２ の場合に対応する。
【００２５】
図７は、第２実施例による、読み出し中の、ＳＲＡＭセルの一部における回路図を示す。ここで、ＭＯＳＦＥＴの電気的切り替え（スイッチング）特性は、バイアス電圧がノードＢにおける電圧ＶＢ に対応するものとして、このバイアス電圧を（ＶＳＳの代わりに）本体接点ＢＢに加えることにより、制御する。図７において、ノードＢにおける電圧をＭＯＳＦＥＴの本体接点ＢＢに結合する、バルクＣＭＯＳを実装した形態を示す。好適には、レイアウトの観点から、すべてのＮＭＯＳトランジスタの本体を結合し、これにより、図７の回路を実装するのが困難になる。
【００２６】
図８は、第３実施例による、読み出し中の、ＳＲＡＭセルの一部における回路図を示す。図８による回路図は、図７の回路図にほぼ対応する。しかし、図８は、別個のゲート接続を有する、マルチゲートＭＵＧＦＥＴの実装形態を示し、この場合、ノードＢＢをＭＵＧＦＥＴのバックゲートに取り付ける。ＭＵＧＦＥＴは、平面状デュアルゲートトランジスタまたはＦｉｎＦＥＴとすることができる。
【００２７】
ＦｉｎＦＥＴトランジスタは、通常、ＳＯＩ（シリコン・オン・インシュレータ）基板上に構築した、マルチゲートＭＯＳＦＥＴトランジスタを構成する。ゲートは、チャネルの周りを包囲する２個、３個または４個の側面に配置する、またはチャネル  を包囲して、マルチゲート構造を形成する。ＦｉｎＦＥＴデバイスは、主流であるバルクＣＭＯＳ技術より、極めて速い切り替え（スイッチング）時間および高い電流密度を有し、個々のトランジスタに対して独立したバックゲート電位を供給することができる。
【００２８】
図９は、図８に示すＳＲＡＭセルに使用する、ＦｉｎＦＥＴの基本構成を示す。ここで、ＦＥＴトランジスタは、ソース、ドレインおよびフロントゲートＦＧ、ならびにフロントゲートＦＧとの間に酸化物を介在させたバックゲートＢＧを有する。したがって、フロント側酸化物におけるキャパシタンス（静電容量）ＣＯＦがフロントゲートＦＧに存在し、バック側酸化物におけるキャパシタンス（静電容量）ＣＯＢがバックゲートＢＧに存在する。
【００２９】
図１０は、図８に示すＦＥＴの、スイッチ（切り替え）電圧およびバックゲート電圧の関係のグラフを示す。
【００３０】
完全空乏型ＳＯＩおよびマルチゲートＦｉｎＦＥＴの、フロントゲートにおける閾値電圧ＶＴＦは、以下の式に対応する。すなわち、
【数１】
2009534783.tif 000003
ここで、ＶＦＡは、フロント蓄積電圧に対応し、ＣＯＢは、バックゲートのキャパシタンス（静電容量）に対応し、ＣＯＦはフロントゲートのキャパシタンス（静電容量）に対応し、ＶＢＧは、バックゲートの電圧に対応し、ＶＢＧ−ＡＣＣは、バックゲートの電圧に対応する。
【００３１】
閾値電圧ＶＴＦは、バックゲート電圧ＶＢＧがＶｄｄに対応するとき、トグル切り替え電圧またはスイッチング電圧ＶＳに対応するように、選択すべきである。
【００３２】
さらに、バックゲートは、その電圧ＶＢＧがＶｄｄに近接していく場合、反転してはならない。すなわち、ＦＥＴは、非対称なフロントおよびバックゲート特性を有しなければならない。
【００３３】
図１１は、読み出し中の、図８に示す第４実施例における、インバータ特性のグラフを示す。ここで、ＳＭＮの正方形は、右下の角に示す。したがって、歪みがないインバータ特性は、ノードＢにおける電圧ＶＢ がＶＢ ＞ＶＳ になるまで達成される。
【００３４】
ノードＡにおける電圧ＶＡ のグラフは、図８および１２によるパスゲートの、非対称ＭＵＧＦＥＴの実装形態を示す。バタフライ曲線に適合するＳＮＭのための正方形は、図２に示す、読み出しアクセスがないメモリ・セルに対して得られる正方形に対応する。図１１に示すマーカーｍ１のような記憶状態にある電圧は、図４のそれと対応する。すなわち、双方の場合、ＳＲＡＭセルのリード（読み出し）電流、駆動強度および／または速度に関して、互いに対応する。
【００３５】
図１２は、第４実施例による、メモリ・セルの回路図を示す。図１ａに示す回路図のように、セルは、６個のトランジスタＴ１〜Ｔ６を有する。図１ａの回路図と比較して、図１２の回路図の最も顕著な差異は、本体端子またはトランジスタＴ６のバックゲートをノードＢに結合し、Ｔ１の本体端子／バックゲートをノードＡに結合する点である。言い換えれば、バックゲート・フィードバックを、パスゲートに加える。非対称パスゲートは別として、他のすべてのＦＥＴは、対称なフロントおよびバック特性（プルアップＰＵＰＴ２およびＴ４；プルダウンＰＤＮＴ３およびＴ５）を有する。
【００３６】
図１３は、第５実施例による、ＦｉｎＦＥＴの基本構成を示す。ＦｉｎＦＥＴは、ＳＯＩ上に作製した独立なゲートＧで実装する。とくに、パスゲートは、非対称なフロントおよびバックゲート挙動を有する、ＦｉｎＦＥＴとして実装する。
【００３７】
図１４は、第６実施例による、ＳＲＡＭセルのあり得る実装形態を示す。ここで、図１２の回路図の実装形態を示す。パスゲートのバックゲートとインバータ・ペアにおける一方インバータのゲートとの間に、金属層ＭＬによる接続部を設ける。ここで、パスゲートのバックＢＰおよびフロントＦＰを示す。金属層ＭＬは、実線で示す。さらにまた、プルアップおよびプルダウンＦｉｎ＿ＦＥＴ、ＰＵＰＦおよびＰＤＮＦも、示す。さらにまた、プルダウンおよびプルアップ電界効果トランジスタのための共通ゲートＣＧを示す。この共通ゲートは、ＳＲＡＭにおける一方のインバータのゲートとしても実装する。
【００３８】
図１５は、図１２の回路図の、他の実施例を示す。パスゲートおよび、プルダウンおよびプルアップＦＥＴである、Ｔ２およびＴ３のバックゲートは、単一の連続ゲートとして実装した、共通ゲートＧ１を共有する。
【００３９】
上述の実施例において、６‐トランジスタ構成のＳＲＡＭセルを示したが、本発明の基本原理は、ビット線およびビット線バーに結合した２個のパスゲートを有する、他のタイプのＳＲＡＭにも適用できる。
【００４０】
したがって、十分なリード（読み出し）電流で、高いＳＮＭを維持することが可能なＳＲＡＭセルを得る。このことは、メモリ・セルのパスゲートの状態依存ボディー・フィードバック機構によって、達成する。
【００４１】
上述のメモリ・セルは、６個のトランジスタにおいて図示したが、本発明の基本原理は、４個のトランジスタを有するメモリ・セルにも適用できる点に留意されたい。
【００４２】
本発明は、セルのパスゲートと直列接続したスイッチを設けるアイデアに関する。スイッチは、ＳＲＡＭセルのインバータの出力電圧が所定のスイッチング電圧値より小さい場合、パスゲートを経由する電流路をスイッチオフする。スイッチは、パスゲートにより実装し、パスゲートは、第１および第２の制御ゲートを有する。第１制御ゲートは、メモリ・セルのアドレス・デコーダにより制御するのに対し、第２制御ゲートは、メモリ・セルの第２インバータの出力電圧により制御する。好適には、第２ゲートは、パスゲートの本体により形成する。スイッチは、マルチゲートＦＥＴ（ＭＵＧＦＥＴ）により実装する。さらに好適には、スイッチは、非対称ＦｉｎＦＥＴとして実装する。
【００４３】
上述の実施例の説明は、本発明を限定するものではなく、例示的なものであり、当業者には、添付の特許請求の範囲内において、多くの他の実施形態を設計することが可能である点に注意されたい。特許請求の範囲において、括弧で囲むいかなる参照符号も、特許請求の範囲を限定するものと解釈すべきでない。「有する／備える（ｃｏｍｐｒｉｓｉｎｇ）」という単語は、特許請求の範囲に記載したもの以外の要素またはステップの存在を除外するものではない。要素に先行する「ａ」または「ａｎ」という冠詞は、そのような要素の複数の存在を除外するものではない。複数の手段を列挙する装置請求項において、これらそれぞれの手段は、まったく同等のハードウェアにより、実施することができる。単に、相互に異なる従属請求項において、所定手段を述べた点では、これら手段の組み合わせを有利に使用できないことを意図するものではない。
【００４４】
さらにまた、特許請求の範囲におけるいかなる参照符号も、特許請求の範囲を限定するよう制約ものではない。
【図面の簡単な説明】
【００４５】
【図１ａ】従来技術による、６Ｔ（トランジスタ）ＳＲＡＭセルの回路図を示す。
【図１ｂ】読み出し中の、図１ａに示すセルのＣ１部分のブロック図を示す。
【図２】図１ａの回路における出力ノードＡでの電圧のグラフを示す。
【図３】読み出し中の、ノードＡでの電圧およびパスゲート電流のグラフを示す。
【図４】図３の回路における出力ノードＡの電圧のグラフを示す。
【図５】読み出し中の、第１実施形態による、ＳＲＡＭセルの一部におけるブロック回路図を示す。
【図６】第１実施例による、切り替え中の、ノードＡおよびノードＢでの電圧のグラフを示す。
【図７】読み出し中の、第２実施例による、ＳＲＡＭセルの一部の回路図を示す。
【図８】第３実施例による、ＳＲＡＭセルの一部の回路図を示す。
【図９】図８に示す、ＳＲＡＭセルにおいて使用する、Ｆｉｎ（フィン型）ＦＥＴの基本構成図を示す。
【図１０】図８によるＦＥＴの、切り替え電圧およびバックゲート電圧の関係のグラフを示す。
【図１１】読み出し中の、第３実施例による、ノードＡおよびＢでの電圧のグラフを示す。
【図１２】第４実施例による、メモリ・セルの回路図を示す。
【図１３】第５実施例による、Ｆｉｎ（フィン型）ＦＥＴの基本構成図を示す。
【図１４】第６実施例による、ＳＲＡＭセルの可能な実装状態を示す。
【図１５】図１２に示す回路図における、他の実装状態を示す。
【図１ａ】
2009534783.tif 000004
【図１ｂ】
2009534783.tif 000005
【図２】
2009534783.tif 000006
【図３】
2009534783.tif 000007
【図４】
2009534783.tif 000008
【図５】
2009534783.tif 000009
【図６】
2009534783.tif 000010
【図７】
2009534783.tif 000011
【図８】
2009534783.tif 000012
【図９】
2009534783.tif 000013
【図１０】
2009534783.tif 000014
【図１１】
2009534783.tif 000015
【図１２】
2009534783.tif 000016
【図１３】
2009534783.tif 000017
【図１４】
2009534783.tif 000018
【図１５】
2009534783.tif 000019
【国際調査報告】
2009534783.tif 000020
2009534783.tif 000021