(57)【要約】  本発明は、透明基板上に絶縁膜が介在された状態で非晶質シリコン状態の活性層を形成し、前記基板全面に発熱導電層を形成し、前記発熱導電層に電界を印加して前記発熱導電層から発生した熱で前記非晶質シリコンを結晶化することによって、ジュール加熱によりシリコン薄膜を結晶化する方法を提供する。
2009528696.tif 000002
【特許請求の範囲】
【請求項１】
透明基板上に絶縁膜が介在された状態で非晶質シリコン状態の活性層を形成する段階と、
前記基板全面に導電層を形成する段階と、
前記導電層に１００Ｗ／ｃｍ2〜１，０００，０００Ｗ／ｃｍ2のパワー密度で１／１０，０００，０００〜１秒時間の間に電界を印加し、前記導電層から発生した熱で非晶質シリコン薄膜を結晶化する段階と、
を含むことを特徴とするシリコン薄膜の結晶化方法。
【請求項２】
透明基板上に絶縁膜が介在された状態で非晶質シリコン状態の活性層とｎ+にドーピングされたソースドレインＳｉ層を形成する段階と、
前記基板全面に導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で前記非晶質シリコンを結晶化する段階と、
を含むことを特徴とする請求項１に記載のシリコン薄膜の結晶化方法。
【請求項３】
透明基板上に絶縁膜が介在された状態で非晶質シリコン状態の活性層とｎ+にドーピングされたソースドレインＳｉ層を形成する段階と、
前記活性層とソースドレイン層をパターニングした後にエッチングしてアイランドを形成する段階と、
前記基板全面に導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で前記非晶質シリコンを結晶化する段階と、
を含むことを特徴とする請求項１に記載のシリコン薄膜の結晶化方法。
【請求項４】
電界が印加された前記導電層をソースドレインのデータラインにパターニングする段階を更に含むことを特徴とする請求項３に記載のシリコン薄膜の結晶化方法。
【請求項５】
透明基板上に絶縁膜が介在された状態で非晶質シリコン状態の活性層を形成する段階と、
前記基板の露出された全面のうち、基板両端電極が形成される部分だけを除いて保護膜を形成する段階と、
前記基板全面に導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で前記非晶質シリコンを結晶化する段階と、
を含むことを特徴とする請求項１に記載のシリコン薄膜の結晶化方法。
【請求項６】
透明基板上に絶縁膜が介在された状態で非晶質シリコン状態の活性層を形成する段階と、
前記活性層にゲート絶縁膜が介在されているゲート電極を形成する段階と、
前記活性層の所定部分に不純物でドーピングされているソース領域とドレイン領域を形成する段階と、
前記ゲート電極を含む基板の露出された全面中の基板両端電極が形成される部分だけを除いて保護膜を形成する段階と、
前記保護膜をフォトエッチングしてソースとドレイン領域を露出させる段階と、
前記基板全面に導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で前記活性層をアニーリングする段階と、
を含むことを特徴とする請求項５に記載のシリコン薄膜の結晶化方法。
【請求項７】
前記アニーリングで、非晶質シリコン薄膜、非晶質／多結晶混合相シリコン薄膜、又は多結晶シリコン薄膜の熱処理を行うことを特徴とする請求項６に記載のシリコン薄膜の結晶化方法。
【請求項８】
ソースとドレイン領域のドーピングされたシリコン薄膜が結晶化及びドーパント活性化を同時に行うことを特徴とする請求項６に記載のシリコン薄膜の結晶化方法。
【請求項９】
基板上にゲート電極を形成する段階と、
基板の露出された全面のうち、ゲート電極の両端部電極が形成される部分を除いた残り部分に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に非晶質シリコン薄膜とドーピングされた非晶質シリコン薄膜を連続蒸着する段階と、
ゲート電極の両端部を含んだ基板全面を覆う導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で前記非晶質シリコン薄膜及びドーピングされた非晶質シリコン薄膜を結晶化する段階と、
を含むことを特徴とする請求項１に記載のシリコン薄膜の結晶化方法。
【請求項１０】
透明基板上に導電層を形成する段階と、
導電層上に絶縁膜を形成する段階と、
導電層上に介在された絶縁膜上に非晶質シリコン状態の活性層を形成する段階と、
前記導電層に１００Ｗ／ｃｍ2〜１，０００，０００Ｗ／ｃｍ2のパワー密度で１／１０，０００，０００〜１秒時間の間に電界を印加し、前記導電層から発生した熱で非晶質シリコン薄膜を結晶化する段階と、
を含むことを特徴とするシリコン薄膜の結晶化方法。
【請求項１１】
前記導電層と非晶質シリコン状態の活性層が、電界が印加される両端部で電気的に接続されることを特徴とする請求項１０に記載のシリコン薄膜の結晶化方法。
【請求項１２】
透明基板上に導電層を形成する段階と、
導電層上に絶縁膜を形成する段階と、
導電層上に介在された絶縁膜上に非晶質シリコン状態の活性層とｎ+にドーピングされたソースドレインＳｉ層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で前記非晶質シリコンを結晶化する段階と、
を含むことを特徴とする請求項１０に記載のシリコン薄膜の結晶化方法。
【請求項１３】
前記導電層と非晶質シリコン状態の活性層とｎ+にドーピングされたソースドレインＳｉ層が、電界が印加される両端部で電気的に接続されることを特徴とする請求項１２に記載のシリコン薄膜の結晶化方法。
【請求項１４】
前記透明基板と導電層との間に絶縁膜が介在されていることを特徴とする請求項１０又は請求項１１に記載のシリコン薄膜の結晶化方法。
【請求項１５】
前記基板はガラス基板又はプラスチック基板であることを特徴とする請求項１又は請求項１０に記載のシリコン薄膜の結晶化方法。
【請求項１６】
前記導電層はＩＴＯ薄膜又はその他の透明電導膜であることを特徴とする請求項１又は請求項１０に記載のシリコン薄膜の結晶化方法。
【請求項１７】
前記導電層は金属薄膜であることを特徴とする請求項１又は請求項１０に記載のシリコン薄膜の結晶化方法。
【請求項１８】
前記絶縁層はシリコン酸化物又はシリコン窒化物層であることを特徴とする請求項１又は請求項１０に記載のシリコン薄膜の結晶化方法。
【請求項１９】
前記導電層に電界を印加する温度が常温であることを特徴とする請求項１又は請求項１０に記載のシリコン薄膜の結晶化方法。
【請求項２０】
前記導電層に電界を印加する前に、基板温度を変形が起きない程度の範囲内に予熱する過程を更に含むことを特徴とする請求項１又は請求項１０に記載のシリコン薄膜の結晶化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はジュール加熱によりシリコン薄膜を結晶化する方法に関する。
【背景技術】
【０００２】
最近、次世代の平板ディスプレイ応用に注目を浴びている能動型有機ＥＬ(ＡＭＯＬＥＤ：active matrix organic light emitting diode)の場合、ＴＦＴ−ＬCＤは電圧駆動方式であるのに対し、電流駆動方式であるためにａ−Ｓｉ ＴＦＴよりはＬＴＰＳ−ＴＦＴが求められており、ＬＴＰＳを用いた場合は大面積基板での結晶粒大きさの均一度が最も重要な因子となる。
【０００３】
しかし、従来のレーザを用いるＥＬＣ方法又はＳＬＳ方法などによる低温結晶化方法は限界をなしていることがＡＭＯＬＥＤ研究及び開発に拍車をかけているのが平板ディスプレイ産業界の現実である。このような現実を考慮した場合、非レーザ(non−Laser)方式による結晶化方法を介して結晶粒大きさの均一度の優れた多結晶シリコン薄膜を制御する新技術に対する必要性は非常に高まっている実情である。
【０００４】
低温多結晶シリコンを形成する非レーザ方式による結晶化方法としては、固相結晶化(ＳＰＣ：Solid Phase Crystallization)法、金属誘導結晶化(ＭＩＣ：Metal Induced Crystallization)法、金属誘導側面結晶化(ＭＩＬＣ：Metal Induced Lateral Crystallization)法、電界印加による結晶化法などがある。
【０００５】
ＳＰＣ法は、低価装置を利用して均一な結晶質を得ることはできるが、高い結晶化温度と長時間を必要とするため、ガラス基板のように熱変形温度が相対的に低い基板の使用ができず、また生産性が低いという短所を有する。ＳＰＣ法の場合、通常６００〜７００℃の温度で約１〜２４時間の間、非晶質シリコン薄膜にアニーリング作業を行うことによって結晶化が可能である。また、ＳＰＣ法により製造された多結晶シリコンの場合には非晶質相から結晶相への固相の相変態時に双晶成長(twin-growth)を伴うので、形成された結晶粒内に非常に多くの結晶格子の欠陥を含んでいる。このような因子は製造された多結晶シリコンＴＦＴの電子及びホールの移動度(mobility)を減少させて閾電圧(threshold voltage)を上昇させる要因として作用する。
【０００６】
ＭＩＣ法は、非晶質シリコンが特定金属と接触することによって、その結晶化がＳＰＣ法による結晶化温度よりも最も低い温度で形成できる長所を有する。ＭＩＣ法を可能とする金属としては、Ｎｉ、Ｐｄ、Ｔｉ、Ａｌ、Ａｇ、Ａｕ、Ｃｏ、Ｃｕ、Ｆｅ、Ｍｎなどがあって、これらの金属は非晶質シリコンと反応して共晶相(eutectic phase)又はシリサイド相(silicide phase)を形成して低温結晶化を促進させる。しかし、ＭＩＣ法を多結晶シリコンＴＦＴ製作の実際の工程に適用させる場合、チャネル内に金属の深刻な汚染問題を惹起させる。
【０００７】
ＭＩＬＣ法はＭＩＣ法の応用技術として、チャネル上に金属を蒸着する代わりに、ゲート電極を形成した後、自己整列された構造においてソース及びドレイン上に金属を薄く蒸着して金属誘導結晶化を誘発した後、チャネルの方へ側面結晶化を誘導する技術である。ＭＩＬＣ法に最も多く用いられる金属としては、Ｎｉ及びＰｄを挙げることができる。ＭＩＬＣ法により製造された多結晶シリコンは、ＳＰＣ法と比べて優れた結晶性及び高い電界効果移動度(field effect mobility)を示すにも拘らず、高い漏洩電流特性を示すものとして知られている。すなわち、金属汚染問題がＭＩＣ法に比べて減少したが、まだ完全に解決されてない実情である。一方、ＭＩＬＣ法を改良した方法として、電界誘導方向性結晶化法(ＦＡＬＣ：Field Aided Lateral Crystallization)がある。ＭＩＬＣ法に比べてＦＡＬＣ法は結晶化速度が早く、結晶化方向が異方性を有しているが、これもまた金属の汚染問題を完全に解決することはできない。
【０００８】
以上のＭＩＣ法、ＭＩＬＣ法、ＦＡＬＣ法などの結晶化方法はＳＰＣ法に比べて結晶化温度を低めた点においては効果的ではあるが、これらは金属によって結晶化を誘導しているという共通点を有しているため、金属の汚染問題は解決できない。
【０００９】
したがって、下部基板に損傷を与えず、欠陥のない非常に良質の結晶粒を生成することができ、工程上制限などの問題点を解決することができる非晶質シリコン薄膜の結晶化方法についての必要性が更に求められている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上述のような従来技術の問題点と過去から所望していた技術的課題を解決することを目的にする。
【００１１】
本発明の目的は、非レーザ方式による低温結晶化によって良質の多結晶シリコン薄膜を製造する技術として、強い電界印加を介して基板に変形のない程度の最短時間の間に薄膜の温度を高温で加熱することによって、シリコン薄膜の結晶化、格子欠陥治癒、結晶成長、ドーパント活性化などを行うことができるシリコン薄膜の結晶化方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するための本発明による多結晶シリコン薄膜の製造方法は、
透明基板上に絶縁膜が介在された状態で非晶質シリコンを形成する段階と、
前記基板全面に導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で非晶質シリコン薄膜を結晶化する段階と、を含むものとして構成されている。
【００１３】
前記導電層に対する電界印加は、非晶質シリコン薄膜の結晶化を誘導するのに十分な高熱をジュール加熱によって発生できるパワー密度(power density)のエネルギーを印加することで行われるが、印加されるパワー密度は１００Ｗ／ｃｍ2〜１，０００，０００Ｗ／ｃｍ2程度であり、好ましくは１，０００Ｗ／ｃｍ2〜１００，０００Ｗ／ｃｍ2程度である。印加される電流は直流か、又は交流とすることができる。電界の印加時間は連続的に印加される時間が１／１０，０００、０００〜１秒とすることができ、好ましくは１／１００，０００〜１／１０秒である。このような電界の印加は規則的又は不規則的な単位で数回繰り返される。
【００１４】
本発明によれば、導電層に電界を印加して相対的に短時間内に発生させた高熱が主に伝導によってシリコン薄膜に伝達されることによって、非晶質シリコンの結晶化、結晶欠陥の治癒、ドーパント活性化などを行うことになる。
【００１５】
一方、透明基板と比べてシリコン薄膜は相対的に非常に薄いので、短時間に高温に加熱された導電層からの熱伝導がシリコン薄膜の温度を上昇させるが、全体的なエネルギーが少ないために厚さの厚い基板は高温まで加熱することができないので、シリコン薄膜の熱処理が行われる位の高熱が発生するにも拘らず、下部基板の熱変形はない。
【００１６】
一つの詳しい例として、前記シリコン薄膜の結晶化方法は、
透明基板上に絶縁膜が介在された状態で非晶質シリコンとｎ+にドーピングされた非晶質シリコン薄膜を連続的に形成する段階と、
前記基板全面に導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で非晶質シリコン薄膜を結晶化する段階と、を含むものとして構成することができる。
【００１７】
前記非晶質シリコンとｎ+にドーピングされた非晶質シリコン薄膜は、更に詳しくは、非晶質シリコン状態の活性層とｎ+にドーピングされたソースドレインＳｉ層で形成されることが好ましい。
【００１８】
このように、連続蒸着で形成された非晶質シリコン薄膜及びｎ+にドーピングされた非晶質シリコン薄膜の構造において、導電層に電界を印加することで得られる高熱を用いて最も短時間内に非晶質シリコン薄膜を結晶化すると、結晶化のための熱処理時間が非常に短いので、活性層にｎ+ドーパントがほとんど拡散しない状態で結晶化が形成される。したがって、イオン注入工程を要するＣｏ−ｐｌａｎａｒ構造の代わりにＳｔａｇｇｅｒｅｄ構造のＴＦＴ形成が可能となり、これは従来のレーザ工程又はＳＰＣ工程などの熱処理方法による結晶化では形成できない構造である。また、このような結晶化方法は、ＴＦＴ量産工程を適用時にイオン注入工程及び活性化熱処理工程を省略することができるので、工程コストを低減し、全般的なＴＦＴの均一度を向上することができる長所がある。
【００１９】
一方、前記シリコン薄膜の結晶化方法は、
透明基板上に絶縁膜が介在された状態で非晶質シリコンとｎ+にドーピングされた非晶質シリコン薄膜を連続的に形成する段階と、
非晶質シリコン薄膜とｎ+にドーピングされた非晶質シリコン薄膜にフォトエッチング工程を介してアイランド(island)を形成する段階と、
前記基板全面に導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で非晶質シリコン薄膜を結晶化する段階と、を含むことを構成することができる。
【００２０】
このような結晶化方法の好適な例として、前記非晶質シリコン薄膜とｎ+にドーピングされた非晶質シリコン薄膜が非晶質シリコン状態の活性層とｎ+にドーピングされたソースドレインＳｉ層である場合、このような活性層とソースドレイン層をパターニングした後にエッチングしてアイランドを形成することができ、電界が印加された前記導電層をソースドレインのデータラインにパターニングすることによってシリコン薄膜の結晶化を仕上げられる。
【００２１】
他の具体的な例として、前記シリコン薄膜の結晶化方法は、
透明基板上に絶縁膜が介在された状態で非晶質シリコンを形成する段階と、
前記基板の露出した全面中の基板両端電極が形成される部分だけを除いて保護膜を形成する段階と、
前記基板全面に導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で非晶質シリコン薄膜を結晶化する段階と、を含むことで構成される。
【００２２】
また、前記シリコン薄膜の結晶化方法は、
透明基板上に絶縁膜が介在された状態で非晶質シリコン状態の活性層を形成する段階と、
前記活性層にゲート絶縁膜が介在されているゲート電極を形成する段階と、
前記活性層の所定部分に不純物でドーピングされているソース領域とドレイン領域を形成する段階と、
前記ゲート電極を含む基板の露出した全面中の基板両端電極が形成される部分だけを除いて保護膜を形成する段階と、
前記保護膜をフォトエッチングしてソースとドレイン領域を露出させる段階と、
前記保護膜上に導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で前記活性層をアニーリングする段階と、を含むことで構成される。
【００２３】
このような結晶化方法中の好適な例として、前記活性層をアニーリングする段階において、アニーリングによる非晶質シリコン薄膜、非晶質／多結晶混合相シリコン薄膜、又は多結晶シリコン薄膜の熱処理を行うことができ、前記ソースとドレイン領域のドーピングされたシリコン薄膜は結晶化及びドーパント活性化を同時に行うことができる。
【００２４】
一方、前記シリコン薄膜の結晶化方法は、
基板上にゲート電極を形成する段階と、
基板の露出された全面中にゲート電極の両端部電極が形成される部分を除いた残り部分に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に非晶質シリコン薄膜とドーピングされた非晶質シリコン薄膜を連続蒸着する段階と、
ゲート電極の両端部を含んだ基板の露出された全面を覆う導電層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生する熱で前記非晶質シリコン薄膜及びドーピングされた非晶質シリコン薄膜を結晶化する段階と、を含むことで構成される。
【００２５】
本発明は、また、
透明基板上に導電層を形成する段階と、
導電層上に絶縁膜を形成する段階と、
導電層上に介在された絶縁膜の上に非晶質シリコン状態の活性層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で前記非晶質シリコンを結晶化する段階と、を含むシリコン薄膜の結晶化方法を提供する。
【００２６】
好ましくは、
透明基板上に導電層を形成する段階と、
前記基板の全面中に基板両端活性層と接続される部分と電極が形成される部分だけを除いて保護膜を形成する段階と、
前記基板全面のうち電極が形成される部分を除き、活性層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で非晶質シリコン薄膜を結晶化する段階と、を含むことで構成される。
【００２７】
一方、前記導電層に電界を印加して前記導電層から発生した熱で前記非晶質シリコンを結晶化するための構造の好適な例として、前記導電層と非晶質シリコン状態の活性層は、それぞれ電界が印加される両端部で電気的に接続されていて、このような構造がアーク発生を防止する。
【００２８】
一つの具体的な例として、前記シリコン薄膜の結晶化方法は、
透明基板上に導電層を形成する段階と、
導電層上に絶縁膜を形成する段階と、
導電層上に介在された絶縁膜の上に非晶質シリコン状態の活性層とｎ+にドーピングされたソースドレインＳｉ層を形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で前記非晶質シリコンを結晶化する段階と、を含むことで構成される。
【００２９】
好ましくは、
透明基板上に導電層を形成する段階と、
前記基板の全面中に基板両端活性層と接続される部分と電極が形成される部分だけを除いて保護膜を形成する段階と、
前記基板全面中に電極が形成される部分を除いて活性層とｎ+Ｓｉを形成する段階と、
前記導電層に電界を印加して前記導電層から発生した熱で非晶質シリコン薄膜を結晶化する段階と、を含むことで構成される。
【００３０】
一方、前記導電層に電界を印加して前記導電層から発生した熱で前記非晶質シリコンを結晶化するための構造の好適な例として、前記導電層と非晶質シリコン状態の活性層とｎ+にドーピングされたソースドレインＳｉ層は、それぞれ電界が印加される両端部で電気的に接続される構造とすることができる。
【００３１】
上述したような透明基板上に導電層が形成された構造において、導電層から透明基板への熱伝導を最小化し、基板から不純物の流入が遮断できるように、好ましくは透明基板と導電層との間に絶縁層を介在することができる。
【００３２】
本発明の製造方法とこれによって得られた多結晶シリコン薄膜は従来の技術に比べて次のような特徴及び長所を有する。
【００３３】
第一、結晶化方法の実行のための工程が非常に簡単であり、且つ経済性が高い。工程実行のための装備が安価であり、既確立の技術を利用することができる。本発明の実行のための装置などは半導体及び平板ディスプレイ産業現場において既に確立されているので、従来技術をそのまま利用するか、又は多少の改良を行って使用することができる。
【００３４】
第二、大面積基板において、良質の均一性を有する多結晶シリコン薄膜を大量生産するのに好適である。本発明によれば、基板全体にかけて結晶化が短時間内に進行されるので大面積基板の処理に非常に有利であり、良質の均一度を有する多結晶シリコン薄膜を提供することができる。
【００３５】
第三、Ｓｔａｇｇｅｒｅｄ構造の非晶質シリコンＴＦＴ製造工程と同様な工程を用いることができる。Ｓｔａｇｇｅｒｅｄ構造のａ−Ｓｉ ＴＦＴ製造工程方法であるＳｉとｎ+Ｓｉの連続蒸着法を用いて、図３のように結晶化を行うと、Ｓｔａｇｇｅｒｅｄ構造のｐｏｌｙ−Ｓｉ ＴＦＴを形成することができる。
【００３６】
第四、結晶化工程とドーパント活性化工程が同時に行うことができる。本発明の図面に示したように、Ｃｏ−ｐｌａｎｎｅｒ構造を形成した後にソース／ドレイン電極部位のイオン注入されたドーパント活性化熱処理と結晶化熱処理が同時に行うことができる。
【発明の効果】
【００３７】
以上の説明のように、本発明による結晶化方法は、ガラス基板の熱変形を誘発せず、ＭＩＣ及びＭＩＬＣなどの結晶化方法により製造された多結晶シリコン薄膜に現われる触媒金属の汚染が全く無く、同時にＥＬＣ方法により製造された多結晶シリコン薄膜に現われる表面突出現象も伴わないで、結晶化が薄膜全体にかけて非常に均一に行われる効果がある。
【００３８】
本発明が属する分野において、通常の知識を有する者であれば、上述に基づいて本発明の範疇内で多様な応用及び変形を行うことができる。
【発明を実施するための最良の形態】
【００３９】
以下、添付の図面を参照して、本発明の好ましい実施形態を説明したが、本発明は下記の実施の形態に限定されることはない。
【００４０】
図１は、非晶質シリコン薄膜の結晶化のための本発明の一つの実施の形態に係る基板の構成模式図である。
【００４１】
図１に示すように、基板２０上に、絶縁層４０、非晶質シリコン(ａ−Ｓｉ)薄膜３０及び第２絶縁層４２、導電層５０を順に形成し、導電層５０に電界を印加する。
【００４２】
基板２０の素材は、特に限定せず、例えば、ガラス、石英、プラスチックなどの透明基板素材であれば良く、経済的な面においてガラスがより好ましい。しかし、平板ディスプレイ分野の最近研究傾向によると、耐衝撃性と生産工程性などが優れるプラスチック素材基板などに対する多くの研究が進められていて、本発明の方法はこのようなプラスチック素材の基板にもそのまま適用することができる。
【００４３】
一方、第１絶縁層４０は、後工程から発生しうる基板２０内部の一部物質、例えば、ガラス基板の場合にアルカリ物質の湧出を防止するための用途で用いられ、一般にシリコン酸化物(ＳｉＯ2)又はシリコン窒化物を蒸着して形成する。厚さは通常２０００〜５０００Å程度であることが好ましいが、それに限定されない。今後の技術の発達に伴って、非晶質シリコン薄膜３０が絶縁層４０なしに、基板上に直接形成されることもでき、本発明の方法は、そのような構造にも適用されるので、本発明の範疇はそのような構造を含むものとして解釈されるべきである。
【００４４】
非晶質シリコン薄膜３０は、例えば、低圧化学蒸着法、常圧化学蒸着法、ＰＥＣＶＤ(plasma enhanced chemical vapor deposition)法、スパッタリング法、真空蒸着法(vacuum evaporation)などの方法で形成することができ、好ましくは、ＰＥＣＶＤ法が用いられる。その厚さは、通常３００〜２０００Åであることが好ましいが、それに限定されない。また、非晶質シリコン薄膜３０は単一Ｓｉ薄膜とすることができ、ａ−Ｓｉとｎ+Ｓｉの２層構造とすることができる。
【００４５】
第２絶縁層４２は、アニーリング過程で導電層５０により非晶質シリコン薄膜３０が汚染されることを防止する役割をし、第１絶縁層４０と同様な品質に形成することもできる。ａ−Ｓｉの上にｎ+Ｓｉが連続蒸着される場合には伝導体からの汚染の問題がないので、第２絶縁層を形成しない場合もある。
【００４６】
導電層５０は電気伝導性物質の薄層として、例えば、スパッタリング(Sputtering)、気相蒸着(Evaporation)などの方法によって形成することができる。導電層５０は後の電界印加によるジュール加熱時に均一な加熱のために厚さを均一に維持させる必要がある。第２絶縁層４２が形成された場合には、導電層５０の外周面の一部はシリコン薄膜３０に接触されるように塗布されていて、後の電界印加時にアーク発生を防止する。導電層５０は、例えば、ＩＴＯ薄膜若しくはその他の透明電導膜であるか、又は金属薄膜とすることができる。
【００４７】
導電層５０に対する電界の印加は常温で行うことができ、適切な温度に予熱した後に行うこともできる。前記適正な温度範囲は、工程全般にかけて基板２０が損傷されない温度範囲を意味し、好ましくは、基板２０の熱変形温度よりも低い範囲である。予熱方法は特に限定されず、例えば、一般の熱処理炉に投入する方法、ランプなどの輻射熱を照射するなどの方法が用いられる。
【００４８】
導電層５０に対する電界印加は、上述したように、非晶質シリコン薄膜３０の結晶化を誘導するのに十分な高熱をジュール加熱によって発生させることができるパワー密度(power density)のエネルギーを短時間の間に印加方式で行う。
【００４９】
図２は、非晶質シルコン薄膜の結晶化のための本発明の他の一つの実施の形態による基板の構成模式図である。
【００５０】
図２に示すように、基板２０上に、絶縁層４０、導電層５０及び第２絶縁層４２、非晶質シリコン(ａ−Ｓｉ)薄膜３０を順に形成し、導電層５０に電界を印加する。この構造は、伝導体(導電層)の位置が活性層(非晶質シリコン薄膜)の下部に位置するので、第２絶縁層の省略が不可能であるという相違点はあるが、基本的な概念は図１と同様である。
【００５１】
図３及び図４は、本発明の更に他の適用例として、図１及び図２の構造において非晶質シリコン薄膜の蒸着時に活性層とソースドレインのｎ+Ｓｉを連続蒸着し、電界を印加して結晶化を行う工程に対する模式図である。本構造はＳｔａｇｇｅｒｅｄ構造のＴＦＴ形成を可能とする。
【００５２】
図３に示すように、基板２０上に、絶縁層４０を形成した後、活性層であるａ−Ｓｉ薄膜３０上部に、連続蒸着法を用いてソース及びドレインとして形成されるｎ+Ｓｉ(３１)を蒸着する。その後、導電層５０を形成して電界を印加する。電界印加後、活性層であるａ−Ｓｉ薄膜３０とソース及びドレインとして形成されるｎ+Ｓｉ薄膜３１が同時に結晶化となる。
【００５３】
図４に示すように、基板２０上に絶縁層４０を形成した後に導電層５０を形成し、その上に絶縁層４２を形成した後、活性層であるａ−Ｓｉ薄膜３０上部に連続蒸着法を用いて、ソース及びドレインとして形成されるｎ+Ｓｉ(３２)を蒸着する。その後、導電層５０に電界を印加する。電界印加後、活性層であるａ−Ｓｉ薄膜３０とソース及びドレインとして形成されるｎ+ａ−Ｓｉ薄膜３１が同時に結晶化される。便宜のために、図面においては電源が積層構造の最上端に接続するものとして表示されているが、実質的には導電層５０にのみ接続されるか、又は図２のように導電層５０を含んだすべての積層構造上に接続するように構成される。
【００５４】
図５及び図６は、本発明の更に他の適用例による基板の構造模式図である。
【００５５】
先ず、図５に示すように、基板２０上に、絶縁層４０、非晶質シリコン(ａ−Ｓｉ)薄膜３０及びｎ+ソース／ドレイン層３２を順に形成し、非晶質シリコン薄膜とｎ+薄膜に対してフォトエッチング工程を行ってアイランドを形成する。その後、導電層５０を形成し、電界を印加して結晶化を行う。ジュール加熱ソースである導電層５０は、後にソース／ドレインデータラインとして活用することができる。
【００５６】
図６に示すように、基板２０上にゲート電極６０を形成し、その上に絶縁層４０、非晶質シリコン(ａ−Ｓｉ)薄膜３０及びｎ+ソース／ドレイン層３２を順に形成した後、非晶質シリコン薄膜とｎ+薄膜に対してフォトエッチング工程を行ってアイランドを形成する。その後、導電層５０を形成し、電界を印加して結晶化を行う。ジュール加熱ソースである導電層５０は後にソース／ドレインデータラインとして活用することができる。
【００５７】
図１０ないし図１６は、本発明の方法に従って非晶質シリコン薄膜を結晶化することで、ＴＦＴを形成する一つの実施の形態による一連の製造工程を示す模式図である。
【００５８】
先ず、図１０ないし図１３に示すように、基板２０上に、絶縁層４０、非晶質シリコン(ａ−Ｓｉ)薄膜３０及びｎ+ソース／ドレイン層３２を順に形成し、非晶質シリコン薄膜とｎ+ソース／ドレイン薄膜層に対してフォトエッチング工程を行ってアイランドを形成した後、導電層５０を形成し、導電層に電界を印加して結晶化することで、後にソース／ドレインデータラインとして活用する導電層５０が形成された図５のような構造の基板(図１３)を製造する。
【００５９】
図１４ないし図１６に示すように、図１３の導電層５０においてソース／ドレインデータラインが形成された導電層５０をゲート電極が形成できるようにパターニングした後、導電層全体に更に絶縁層４５を形成し、パターニングされたソース／ドレインデータラインにゲート電極６０を形成することで、ＴＦＴを完成することができる。このような一連の製造工程を介して既存工程に比べてより少ないコストと努力でＴＦＴを製造することができる。
【００６０】
本発明の方法において、電界印加により導電層で起きる「ジュール加熱(Joule Heating)」とは、導体を介して電流が流れる際、抵抗により発生する熱を用いて加熱することを意味する。
【００６１】
電界の印加によるジュール加熱により導電層に加えられる単位時間当りのエネルギー量を次の式で表する。
【００６２】
Ｗ＝Ｖ×Ｉ
この式で、Ｗはジュール加熱の単位時間当りのエネルギー量、Ｖは導電層の両端にかかる電圧、Ｉは電流を意味する。
【００６３】
この式から、電圧(Ｖ)が増加するほど、及び／又は電流(Ｉ)が大きいほど、ジュール加熱により導電層に加えられる単位時間当りのエネルギー量が増加することを分かる。ジュール加熱により導電層の温度が上がると、導電層の下部に位置するシリコン薄膜と基板に熱伝導が起きるようになる。よって、基板の熱変形を伴わないで、熱伝導によりシリコン薄膜の温度を結晶化又はドーパント活性化が可能な温度まで上げるために、本発明では適切な電圧及び電流を試片に短い時間の間に印加することになる。印加したエネルギー量が十分である場合は一度のショットで工程は終わることができ、不十分であると適切な時間間隔を置いて何回かのショットで結晶化工程を達成することができる。
【００６４】
ジュール加熱結晶化時の重要な要素は、電界の印加時間であって、本発明の方法において電界の印加時間(１回の印加時間)は上述したように１／１００，０００〜０．１秒である。このような短い結晶化時間は、導電層が非常に高温で加熱されるのにも拘らず、下部基板(例えば、ガラス基板)の変形なしに、上部のシリコン薄膜において結晶化又はドーパント活性化が達成できるようにする。また、Ｓｔａｇｇｅｒｅｄ構造適用時に活性層にｎ+ドーパントが拡散されないので、既存のａ−Ｓｉ ＴＦＴ工程をそのまま使用することができるという長所をある。
【実施例】
【００６５】
以下、実施例を参照して本発明を上述するが、本発明の範疇がこれによって限定されるものではない。
［実施例１］
横×縦×厚さが２ｃｍ×２ｃｍ×０．７ｍｍであるガラス基板上に、ＰＥＣＶＤ法により厚さ３０００ÅのＳｉＯ2層(第１絶縁層)を形成した。前記第１絶縁層上にＰＥＣＶＤ法により厚さ５００Åの非晶質シリコン薄膜を蒸着した後、更にＰＥＣＶＤ法により厚さ１０００ÅのＳｉＯ2層(第２絶縁層)を蒸着した。前記第２絶縁層上にスパッタリング法により厚さ１０００ÅのＩＴＯ薄膜(導電層)を蒸着し、図１のように非晶質シリコン薄膜を含んでいる基板を製造した。導電層の抵抗を測定した結果２０Ωであった。
【００６６】
このように、製造された試片の導電層に、３００Ｖ−１５Ａを１分間隔で０．０５秒間印加する過程を常温で総５回繰り返した。結果的に、ほぼ０．２５秒間の電界印加を行った。このように１回の電界印加時の導電層に加えられたエネルギー量は１１２５Ｗａｔｔ／ｃｍ2であった。
【００６７】
図７の(ａ)は常温で電界印加前の非晶質シリコン薄膜を示す試片の写真であり、図７の(ｂ)は電界印加時のジュール加熱による高温加熱によりシリコン薄膜が発光する模様を示す写真であり、図７の(ｃ)は１回の電界印加後に多結晶シリコン薄膜に変化した試片の写真である。図７の(ｂ)においての発光現象から見て、導電層の瞬間温度は少なくとも１０００℃以上に上昇するものとして推測される。このような高熱は上部に位置したシリコン薄膜に伝導されて非晶質シルコンを結晶化させる。
［実施例２］
横×縦×厚さが２ｃｍ×２ｃｍ×０．７ｍｍであるガラス基板上にＰＥＣＶＤ法により厚さ３０００ÅのＳｉＯ2層(第１絶縁層)を形成した。前記第１絶縁層上にスパッタリング法により厚さ１５００ÅのＩＴＯ薄膜(導電層)を蒸着した後、前記ＩＴＯ薄膜(導電層)上にＰＥＣＶＤ法により厚さ１０００ÅのＳｉＯ2層(第２絶縁層)を蒸着した。その後、前記絶縁層上にＰＥＣＶＤ法により厚さ５００Åの非晶質シリコン薄膜を蒸着し、図２のように非晶質シリコン薄膜を含んでいる基板を製造した。導電層の抵抗を測定した結果１０Ωであった。
【００６８】
このように、製造された試片の導電層に３００Ｖ−３０Ａ条件の定電流を１分間隔で０．００９秒間印加する過程を総１０回繰り返した。この電界印加時に導電層に加えられた単位エネルギー量は３０００Ｗａｔｔ／ｃｍ2であった。
【００６９】
図８の(ａ)は常温で電界印加前の非晶質シリコン薄膜を示す試片の写真であり、図８の(ｂ)は電界印加時にジュール加熱による高温加熱によりシリコン薄膜が発光する模様を示す写真であり、図８の(ｃ)は１回の電界印加後に多結晶シリコン薄膜に変化した試片の写真である。図８の(ｂ)においての白色発光現象から見て、導電層の瞬間温度は少なくとも１０００℃以上に上昇したものとして推測される。このような高熱が上部に位置したシリコン薄膜に伝導されて非晶質シルコンを結晶化させる。
【００７０】
図９では、このような熱処理後のシリコン薄膜に対してBright Field TEM分析を行った結果を開示する。図９に示すように、本発明によって製造された多結晶シリコン薄膜の微細構造は、結晶粒大きさが非常に均一なナノサイズの多結晶シリコン薄膜の構造を示している。このような結晶構造は、本発明によって初めて報告される構造であって、従来の技術としては製造できない構造である。本発明の場合、加熱速度が少なくとも１，０００，０００℃／ｓｅｃ以上を上回るので、高温での微細構造をそのまま反映する。しかし、従来の熱処理方法のうち、最も加熱速度の早いＲＴＡの場合、熱処理速度が１００℃／ｓｅｃ単位であるため、加熱途中に多結晶シリコンに変態されて、所望する高い温度での微細構造を反映することができない。本実施例により製造された多結晶シリコンは、結晶粒の大きさが非常に小さく、結晶粒の形状が等軸形状を示している。このような構造は他の熱処理では得ることのできない微細構造であって、ＡＭＯＬＥＤの応用に好適な構造である。このような結晶化熱処理にも拘らず、導電層の下部に位置するガラス基板は全く変形されてないことが確認された。
［実施例３］
横×縦×厚さが２ｃｍ×２ｃｍ×０．７ｍｍであるガラス基板上に、ＰＥＣＶＤ法により厚さ３０００ÅのＳｉＯ2層(第１絶縁層)を形成した。前記第１絶縁層上にＰＥＣＶＤ法により厚さ８００Åの非晶質シリコン薄膜を蒸着した後、更にＰＥＣＶＤ法により厚さ３００Åのｎ+Ｓｉ層(ソースドレイン層)を蒸着した。前記ｎ+Ｓｉ層上にスパッタリング法により厚さ１０００ÅのＩＴＯ薄膜(導電層)を蒸着し、図３のように非晶質シリコン薄膜を含んでいる基板を製造した。導電層の抵抗を測定した結果２０Ωであった。
【００７１】
このように、製造された試片の導電層に３００Ｖ−１５Ａを１分間隔で０．０５秒間印加する過程を常温で総５回繰り返した。結果として、ほぼ０．２５秒間の電界印加を行った。このような１回の電界印加時に導電層に加えられたエネルギー量は１１２５Ｗａｔｔ／ｃｍ2であった。
【００７２】
結晶化熱処理にも拘らず、非常に短い加熱時間であったために、ソースドレイン層のドーパントが結晶化されたシリコン薄膜に拡散されてないことを確認することができた。このような結果は、従来の熱処理技術では製造できないstaggered構造のpoly−TFT形成が可能であることを示す。
【図面の簡単な説明】
【００７３】
【図１】本発明の一つの実施形態による多結晶シリコン薄膜の製造のための試片の構成を示す模式図である。
【図２】本発明の一つの実施の形態による多結晶シリコン薄膜の製造のための試片の構成を示す模式図である。
【図３】本発明の一つの実施の形態による多結晶シリコン薄膜の製造のための試片の構成を示す模式図である。
【図４】本発明の一つの実施の形態による多結晶シリコン薄膜の製造のための試片の構成を示す模式図である。
【図５】本発明の更に他の実施の形態による多結晶シリコン薄膜の製造のための試片の構成を示す模式図である。
【図６】本発明の更に他の実施の形態による多結晶シリコン薄膜の製造のための試片の構成を示す模式図である。
【図７】(ａ)は実施例１の常温において電界印加前の非晶質シリコン薄膜を示す試片の模様を示す写真であり、(ｂ)は実施例１において電界印加時のジュール加熱による高温加熱によってシリコン薄膜が発光される模様を示す写真であり、(ｃ)は実施例１の常温において１回の電界印加後の多結晶シリコン薄膜に変化した試片の写真である。
【図８】(ａ)は実施例２の常温において電界印加前の非晶質シリコン薄膜を示す試片の模様を示す写真であり、(ｂ)は実施例２において電界印加時のジュール加熱による高温加熱によってシリコン薄膜が発光される模様を示す写真であり、(ｃ)は実施例２の常温において１回の電界印加後の多結晶シリコン薄膜に変化した試片の写真である。
【図９】実施例２でアニーリング後のシリコン薄膜のBright Field TEM分析を示す写真(倍率；２０万倍)である。
【図１０】本発明の方法に従って非晶質シリコン薄膜を結晶化することによって、ＴＦＴを形成する一つの実施の形態に係る製造工程を示す模式図である。
【図１１】本発明の方法に従って非晶質シリコン薄膜を結晶化することによって、ＴＦＴを形成する一つの実施の形態に係る製造工程を示す模式図である。
【図１２】本発明の方法に従って非晶質シリコン薄膜を結晶化することによって、ＴＦＴを形成する一つの実施の形態に係る製造工程を示す模式図である。
【図１３】本発明の方法に従って非晶質シリコン薄膜を結晶化することによって、ＴＦＴを形成する一つの実施の形態に係る製造工程を示す模式図である。
【図１４】本発明の方法に従って非晶質シリコン薄膜を結晶化することによって、ＴＦＴを形成する一つの実施の形態に係る製造工程を示す模式図である。
【図１５】本発明の方法に従って非晶質シリコン薄膜を結晶化することによって、ＴＦＴを形成する一つの実施の形態に係る製造工程を示す模式図である。
【図１６】本発明の方法に従って非晶質シリコン薄膜を結晶化することによって、ＴＦＴを形成する一つの実施の形態に係る製造工程を示す模式図である。
【符号の説明】
【００７４】
２０  基板
３０  非晶質シリコン(ａ−Ｓｉ)薄膜
３１  ｎ+Ｓｉ薄膜
３２  ｎ+ソース／ドレイン層
４０，４２，４５  絶縁層
５０  導電層
６０  ゲート電極
【図１】
2009528696.tif 000003
【図２】
2009528696.tif 000004
【図３】
2009528696.tif 000005
【図４】
2009528696.tif 000006
【図５】
2009528696.tif 000007
【図６】
2009528696.tif 000008
【図７】
2009528696.tif 000009
【図８】
2009528696.tif 000010
【図９】
2009528696.tif 000011
【図１０】
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【図１１】
2009528696.tif 000013
【図１２】
2009528696.tif 000014
【図１３】
2009528696.tif 000015
【図１４】
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【図１５】
2009528696.tif 000017
【図１６】
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【国際調査報告】
2009528696.tif 000019
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