(57)【要約】  １以上の被テスト信号のサンプリングを制御するための、独自の時間基準発生技法を利用する信号完全性測定のシステム及び方法である。本開示に従い作成した時間基準発生器は、位相フィルタ及び変調回路を備えており、これらは、シグマデルタ変調器の出力の関数として、高速に変化する位相信号を発生させるものである。この位相フィルタは、該高速に変化する位相信号から所望でない高い周波数の位相成分をフィルタする。フィルタされた該信号は、１以上のサンプラをクロックするために使用され、それによって上記の被テスト信号のサンプリングの事例を生成する。次に、これらサンプリングの事例を、被テスト信号の種類に適した何らかの１以上の様々な技法を使用して分析する。【選択図】図６
2009544242.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号の関数として、時間基準信号を発生させるための時間基準発生器であって、
前記第１のクロック信号の関数として、高速に変化する位相信号を発生させるための変調回路と、
前記高速に変化する位相信号を受け、そこから所望でない高い周波数の位相成分をフィルタし、それによって前記時間基準信号を出力するための位相フィルタと
を備えた前記時間基準発生器と、
前記時間基準信号の関数として被テスト信号をサンプリングし、それによってサンプリングされた信号を出力するためのサンプラと
を備えた、被テスト回路をテストするためのテスタ。
【請求項２】
前記変調回路は、前記第１のクロック信号の様々な遅延バージョンの中から絶えず選択するためのクロック選択回路を備え、それによって前記高速に変化する位相信号を発生させる、請求項１に記載のテスタ。
【請求項３】
前記変調回路は、前記第１のクロック信号を受け、前記第１のクロック信号に関して位相シフトさせた第２のクロック信号を出力するための遅延素子を更に備え、
前記クロック選択回路は、前記第１のクロック信号及び前記第２のクロック信号を受けるためのマルチプレクサを備えた、
請求項２に記載のテスタ。
【請求項４】
前記遅延素子は、粗い増分においてプログラム可能である、請求項３に記載のテスタ。
【請求項５】
前記マルチプレクサは、出力及び選択のポートを備え、
また、前記変調回路は、前記マルチプレクサの前記選択ポートと動作上通信する選択信号発生器を備え、前記マルチプレクサに前記第１のクロック信号と前記第２のクロック信号との間で絶えず選択させるための、高い周波数の選択信号を発生させるように構成された、
請求項３に記載のテスタ。
【請求項６】
前記マルチプレクサの前記高い周波数の選択信号は、前記の第１及び第２のクロック信号と同期している、請求項５に記載のテスタ。
【請求項７】
前記選択信号発生器は、デジタル・データを含む循環メモリを備えた、請求項５に記載のテスタ。
【請求項８】
前記デジタル・データは、シグマデルタ変調に従い構成された、請求項７に記載のテスタ。
【請求項９】
前記デジタル・データは、一次パルス密度変調に従い構成された、請求項７に記載のテスタ。
【請求項１０】
前記デジタル・データは、パルス幅変調に従い構成された、請求項７に記載のテスタ。
【請求項１１】
前記デジタル・データは、シグマデルタ変調された一定のランプ信号を表す、請求項７に記載のテスタ。
【請求項１２】
前記デジタル・データは、一次パルス密度変調されたランプ信号を表す、請求項１１に記載のテスタ。
【請求項１３】
前記デジタル・データは、パルス幅変調されたランプ信号を表す、請求項１１に記載のテスタ。
【請求項１４】
前記デジタル・データは、シグマデルタ変調されたＤＣ信号を表す、請求項７に記載のテスタ。
【請求項１５】
前記デジタル・データは、一次パルス密度変調されたＤＣ信号を表す、請求項１４に記載のテスタ。
【請求項１６】
前記デジタル・データは、パルス幅変調されたＤＣ信号を表す、請求項７に記載のテスタ。
【請求項１７】
前記選択信号発生器は、デジタル・ワード発生器が駆動するシグマデルタ変調器を備えた、請求項５に記載のテスタ。
【請求項１８】
前記デジタル・ワード発生器は、一定のランプ出力を表す、請求項１７に記載のテスタ。
【請求項１９】
前記デジタル・ワード発生器は、一定の変化しない出力を表す、請求項１７に記載のテスタ。
【請求項２０】
前記サンプラは、アナログ・デジタル・コンバータを備えた、請求項１に記載のテスタ。
【請求項２１】
前記サンプラは、Ｄフリップフロップを備えた、請求項１に記載のテスタ。
【請求項２２】
前記サンプリングされた信号を受けるための電圧コンパレータを更に備えた、請求項１に記載のテスタ。
【請求項２３】
前記電圧コンパレータは、前記被テスト信号をサンプリングし、それによって前記サンプリングされた信号を発生させるように構成された、請求項２２に記載のテスタ。
【請求項２４】
前記サンプリングされた信号は電圧を有し、
前記テスタは、前記電圧を掃引するために基準電圧信号を発生させるための、プログラム可能基準発生器を更に備え、
前記電圧コンパレータは、前記掃引された基準電圧信号と、前記サンプリングされた信号とを互いに比較するよう構成された、
請求項２２に記載のテスタ。
【請求項２５】
前記電圧コンパレータは出力を備え、
前記テスタは、更なる分析のために前記出力を記憶するためのメモリを更に備えた、
請求項２２に記載のテスタ。
【請求項２６】
前記位相フィルタは位相ロック・ループを備えた、請求項１に記載のテスタ。
【請求項２７】
前記変調回路は、デジタル・データの関数として前記高速に変化する位相信号を発生させる、請求項１に記載のテスタ。
【請求項２８】
前記デジタル・データは、シグマデルタ変調に従い構成された、請求項２７に記載のテスタ。
【請求項２９】
前記デジタル・データは、一次パルス密度変調に従い構成された、請求項２７に記載のテスタ。
【請求項３０】
前記デジタル・データは、パルス幅変調に従い構成された、請求項２７に記載のテスタ。
【請求項３１】
前記デジタル・データは、シグマデルタ変調された一定のランプ信号を表す、請求項２７に記載のテスタ。
【請求項３２】
前記デジタル・データは、シグマデルタ変調されたＤＣ信号を表す、請求項２７に記載のテスタ。
【請求項３３】
前記テスタは、複数のサイクルを実行し、メモリ・コントローラと、複数の記憶場所を有するテスト・データのキャプチャ・メモリとを更に備え、
前記メモリ・コントローラは、前記複数のサイクルの間に、前記複数の記憶場所に、前記サンプラの出力を繰り返し記憶するために構成された、
請求項１に記載のテスタ。
【請求項３４】
対応する複数の被テスト信号を受けるための複数のサンプラであって、前記複数のサンプラの各々は、前記時間基準発生器の前記時間基準信号に応答する、前記複数のサンプラと、
前記複数のサンプラの出力を受けるためのデジタル信号プロセッサと
を更に備えた、請求項１に記載のテスタ。
【請求項３５】
前記時間基準発生器及び前記被テスト回路を駆動するための発振器を更に備えた、請求項３４に記載のテスタ。
【請求項３６】
前記被テスト回路は、第１の集積回路チップ上に設置し、
前記時間基準発生器は、第２の集積回路チップ上に設置した、
請求項３４に記載のテスタ。
【請求項３７】
前記被テスト回路は、第１の集積回路チップ上に設置し、
前記時間基準発生器は、第２の集積回路チップ上に設置した、
請求項１に記載のテスタ。
【請求項３８】
前記被テスト回路及び前記時間基準発生器は、共通のチップ上に設置した、請求項１に記載のテスタ。
【請求項３９】
予期されるデータ信号を供給するための予期されるデータのメモリと、
前記サンプリング信号を前記予期されるデータ信号に対して比較するためのデジタル・コンパレータと、
を更に備えた、請求項１に記載のテスタ。
【請求項４０】
前記デジタル・コンパレータと通信し、前記サンプリング信号と前記予期されるデータ信号との間の不一致エラーを計数するためのエラー・カウンタを更に備えた、請求項３９に記載のテスタ。
【請求項４１】
前記時間基準信号に応答し、前記デジタル・コンパレータへの入力に対して前記サンプリング信号を逆多重化するための逆マルチプレクサを更に備えた、請求項３９に記載のテスタ。
【請求項４２】
複数のプローブ・ポイントを更に備え、前記複数のプローブ・ポイントの各々は、それと関連した対応する個別のサンプラであって、前記時間基準信号に応答する前記サンプラを有する、請求項１に記載のテスタ。
【請求項４３】
前記複数のプローブ・ポイントの各々の後ろに、メモリを更に備えた、請求項４２に記載のテスタ。
【請求項４４】
メモリと、
前記サンプラから前記サンプリングされた信号を選択的に収集し、前記サンプリングされた信号を前記メモリに記憶するためのデジタル信号プロセッサ・コントローラと
を更に備えた、請求項１に記載のテスタ。
【請求項４５】
被テスト回路をテストするための方法であって、
前記被テスト回路を活性化させるステップであって、応答被テスト信号を生み出す、ステップと、
第１のクロック信号の関数として、高速に変化する位相信号を発生させるステップと、
前記高速に変化する位相信号をフィルタするステップであって、所望でない高い周波数の位相成分を除去し、それによって細かい解像度の時間基準信号を発生させる、ステップと、
前記時間基準信号の関数として、前記応答被テスト信号をサンプリングするステップであって、それによってサンプリングされた被テスト信号を供給する、ステップと
を含む、方法。
【請求項４６】
前記高速に変化する位相信号を発生させる前記ステップは、前記第１のクロック信号の様々な遅延バージョンの中から絶えず選択するステップを含む、請求項４５に記載の方法。
【請求項４７】
前記第１のクロック信号の前記様々な遅延バージョンの中から絶えず選択する前記ステップは、シグマデルタ変調された繰り返す波形の関数として、前記様々な遅延バージョンの中から選択するステップを含む、請求項４６に記載の方法。
【請求項４８】
前記第１のクロック信号の前記様々な遅延バージョンの中から絶えず選択する前記ステップは、シグマデルタ変調された繰り返す波形のデジタル表現の関数として、前記様々な遅延バージョンの中から選択するステップを含む、請求項４７に記載の方法。
【請求項４９】
前記第１のクロック信号の前記様々な遅延バージョンの中から絶えず選択する前記ステップは、シグマデルタ変調された一定のランプ信号の関数として、前記様々な遅延バージョンの中から選択するステップを含む、請求項４７に記載の方法。
【請求項５０】
前記第１のクロック信号の前記様々な遅延バージョンの中から絶えず選択する前記ステップは、シグマデルタ変調されたＤＣ信号の関数として、前記様々な遅延バージョンの中から選択するステップを含む、請求項４７に記載の方法。
【請求項５１】
前記高速に変化する位相信号を発生させる前記ステップは、
前記第１のクロック信号を遅延させるステップであって、前記第１のクロック信号に関して位相シフトさせた第２のクロック信号を生成する、ステップと、
デジタル信号に応答して、前記の第１のクロック信号と第２のクロック信号との間で高速に選択するステップであって、それによって前記高速に変化する位相信号を発生させる、ステップと、
を含む、請求項４６に記載の方法。
【請求項５２】
前記第１のクロック信号を遅延させる前記ステップは、前記第１のクロック信号に粗い遅延を与えるステップを含む、請求項５１に記載の方法。
【請求項５３】
循環メモリに前記デジタル信号を記憶するステップを更に含み、
前記高速に変化する位相信号を発生させる前記ステップは、前記デジタル信号を循環させるステップを含む、
請求項５１に記載の方法。
【請求項５４】
シグマデルタ変調器の出力で、前記デジタル信号を符号化するステップを更に含む、請求項５１に記載の方法。
【請求項５５】
前記デジタル信号を符号化する前記ステップは、一次パルス密度変調に従い前記デジタル信号を符号化するステップを含む、請求項５１に記載の方法。
【請求項５６】
前記デジタル信号を符号化する前記ステップは、一次パルス幅変調に従い前記デジタル信号を符号化するステップを含む、請求項５１に記載の方法。
【請求項５７】
前記デジタル信号を符号化する前記ステップは、シグマデルタ変調された一定のランプ信号で前記デジタル信号を符号化するステップを含む、請求項５１に記載の方法。
【請求項５８】
前記デジタル信号を符号化する前記ステップは、シグマデルタ変調されたＤＣ信号で前記デジタル信号を符号化するステップを含む、請求項５１に記載の方法。
【請求項５９】
前記第１のクロック信号の前記様々な遅延バージョンの中から絶えず選択する前記ステップは、循環メモリから一連の選択ビットを循環的に読み取るステップを含む、請求項４６に記載の方法。
【請求項６０】
前記高速に変化する位相信号をフィルタする前記ステップは、位相ロック・ループを使用して前記高速に変化する位相信号をフィルタするステップを含む、請求項４５に記載の方法。
【請求項６１】
前記高速に変化する位相信号をフィルタする前記ステップは、遅延ロック・ループを使用して前記高速に変化する位相信号をフィルタするステップを含む、請求項４５に記載の方法。
【請求項６２】
前記被テスト信号をサンプリングする前記ステップは、Ｄフリップフロップを使用して前記のテスト・データをサンプリングするステップを含む、請求項４５に記載の方法。
【請求項６３】
前記被テスト信号をサンプリングする前記ステップは、アナログ・デジタル・コンバータを使用して前記のテスト・データをサンプリングするステップを含む、請求項４５に記載の方法。
【請求項６４】
前記サンプリングされた被テスト信号を基準信号に対して比較するステップを更に含む、請求項４５に記載の方法。
【請求項６５】
前記サンプリングされた被テスト信号を前記基準信号に対して比較する前記ステップは、前記サンプリングされた被テスト信号を、電圧掃引された基準信号に対して比較するステップを含む、請求項６４に記載の方法。
【請求項６６】
前記サンプリングされた被テスト信号は第１の周波数を有し、
前記時間基準信号は第２の周波数を有し、前記第２の周波数は、前記第１の周波数と前記第２の周波数との間に、最小公倍数が存在することを確実にするよう選択された、
請求項４５に記載の方法。
【請求項６７】
前記応答被テスト信号は、様々な周波数のクロック信号と等価な、ハイスピードな繰り返すシリアル・パターンを含む、請求項４５に記載の方法。
【請求項６８】
前記サンプリングされた被テスト信号の関数として、ビットエラー・レートを計算するステップを更に含む、請求項４５に記載の方法。
【請求項６９】
前記ビットエラー・レートを計算する前記ステップは、前記サンプリングされた被テスト信号を、予期されるデータ信号に対して比較するステップを含む、請求項６８に記載の方法。
【請求項７０】
前記サンプリングされた被テスト信号はあるスピードを有し、
本方法は、前記ビットエラー・レートを計算する目的で前記のサンプリングされた信号を前記予期されるデータ信号に対して比較するステップの前に、前記スピードを遅らせるステップを更に含む、
請求項６９に記載の方法。
【請求項７１】
前記被テスト信号をサンプリングする前記ステップは、複数のサイクルにわたって実行し、
本方法は、前記複数のサイクルにわたり、前記のサンプリング被テスト信号を、特定のメモリ空間に書き込み蓄積するステップを更に含む、
請求項４５に記載の方法。
【請求項７２】
前記被テスト信号をサンプリングする前記ステップは、複数のプローブ・サイトにわたって実行し、
本方法は、前記複数のプローブ・サイトの各々からの前記サンプリングされた被テスト信号を、個別のメモリに対して書き込むステップを更に含む、
請求項４５に記載の方法。
【請求項７３】
テスタに対し、時間基準発生器を提供する方法であって、
前記テスタに対する目標のサンプリング周波数を決めるステップと、
周波数応答を有する位相フィルタに対して帯域幅を定めるステップと、
前記位相フィルタの前記周波数応答の関数として、シグマデルタ変調器を提供するステップと、
ある波形で前記シグマデルタ変調器をシミュレートするステップであって、それによってシミュレーションを提供する、ステップと、
前記シミュレーションの出力で、有限長さのシーケンスを選択するステップと、
前記シグマデルタ変調器の出力に応答して、テスト・データをサンプリングするためのサンプラを提供するステップと
を含む、方法。
【請求項７４】
前記位相フィルタに対して前記帯域幅を定める前記ステップは、位相ロック・ループに対して前記帯域幅を定めるステップを含む、請求項７３に記載の方法。
【請求項７５】
前記位相フィルタは位相ロック・ループを備え、
前記シグマデルタ変調器を提供する前記ステップは、前記シグマデルタ変調器を前記位相フィルタの前記周波数応答に適合させるステップを含む、
請求項７３に記載の方法。
【請求項７６】
前記ある波形で前記シグマデルタ変調器をシミュレートする前記ステップは、一定のランプ波形で前記シグマデルタ変調器をシミュレートするステップを含む、請求項７３に記載の方法。
【請求項７７】
前記ある波形で前記シグマデルタ変調器をシミュレートする前記ステップは、ＤＣ波形で前記シグマデルタ変調器をシミュレートするステップを含む、請求項７３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００６年７月１４日に出願され、「主にデジタルな時間基準発生器を使用する信号完全性測定のシステム及び方法」という発明の名称の米国仮特許出願第６０／８３０，７９７号の優先権の利益を主張し、ここに、参照によってその全体を組み込むものとする。
【０００２】
本発明は一般的に、デジタルの回路及びシステムの信号完全性測定に関する。より詳細には、本発明は、主にデジタルな時間基準発生器を使用する信号完全性測定のシステム及び方法に向いている。
【背景技術】
【０００３】
デジタル回路は、結局のところ、半導体デバイスのレベルでは、離散値―例えば「０」と「１」とを処理するよう意図されているが、そのような回路は必ず、電圧や電流等の物理量を使用して、離散信号を符号化している。その結果として、半導体デバイスの内部又は外部でのデジタル信号の遷移のときに、それらは、電圧レベル、電流レベル、又はその両方のアナログ的な過渡現象を引き起こしている。技術が進歩するにつれ、デジタル回路のこの「アナログ的な」振る舞いは、半導体デバイスの正しい動作に対し、ますます関係するものとなっている。例えば、「０」−レベルから「１」−レベルに電圧が遷移するのにかかる時間が過度に長い場合、その半導体デバイスは、動作することをすっかりやめてしまう可能性がある。同じように、論理的な「１」（「０」）があまりにも低い（高い）電圧又は電流を使用して符号化された場合、得られる回路は正しい動作に失敗してしまう可能性がある。アナログ的な現象の他の例は、タイミングの不確定性又はタイミングの不確定性に対する耐性を含んでいる。特定の例として、銅線を介して互いに通信することが予期されている２つの半導体デバイスを考えてみよ。ソースから宛先へのデジタル信号のタイミングが過度に動揺している場合、得られる通信リンクは間違いを起こす可能性がある。デジタル回路の上記の「舞台裏の」アナログ的な振る舞いはさておき、ワイヤレス通信システムにおける場合のように、処理及び実装を容易にするためには、瞬間的に慎重に、デジタル信号をアナログ信号に変換することがしばしば必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路の上記のアナログ的振る舞いの評価は、半導体産業において非常に重要なステップである。回路及びシステムの設計者は、彼らの設計をデバッグし、特性を記述し、生産テストをするためのテスト及び測定のツールを常に必要としている。これらのテスト及び測定のツールは、幾つかの形態で用いられる可能性がある。一般的に、信号完全性測定のために、オシロスコープ（一般的に電圧又は電流又は電磁波を測定するためのもの）、ジッタ・アナライザ（タイミングの不確定さを測定するためのもの）、スペクトラム・アナライザ（周波数を測定するためのもの）等の様々なベンチ・ツールが利用可能である。歴史的に、入力や出力のポート等の半導体デバイスのインターフェース部を測定するために、そのような機器は良く適していた。しかし現在は、システム全体が非常に小さなフォーム・ファクタの上に構築されている。現行世代のテスト及び測定の技術は、アクセスの困難性のため、内部回路を分析することが不可能である。テストすることは乱すことであり、従って、非常に低いレベルの信号を、マイクロ・スケールの現代のデバイスからマクロ・スケールのテスト機器に転送することは、測定される該信号に対して、あまりにも破壊的である。
【０００５】
現代の測定機器は、ほとんど必ず強力なデジタル信号処理（ＤＳＰ）技法に依存しており、自動化を促進し、測定の精度及び再現性を向上させている。ＤＳＰ技法を使用すると、被テスト・デバイス（ＤＵＴ）の応答信号は、初めに、精密なアナログ・デジタル（Ａ／Ｄ）コンバータを使用してそれをデジタル化することによって測定される。続いて、このデジタル化された信号を分析するために、マイクロプロセッサベースの計算が実行される。例えば、ユーザのモニタに結果を表示する前に、高速フーリエ変換（ＦＦＴ）のハードウェア又はソフトウェアの実装が利用される。
【０００６】
このデジタル化ステップは、上記Ａ／Ｄコンバータに加えてクロッキング回路を必要としており、このクロッキング回路は、オシロスコープの専門用語において「時間基準発生器」としばしば呼ばれている。一般的に上記クロッキング回路は、設計及び実装の観点において、オシロスコープ又はジッタ・アナライザ等の機器における最も重要で最も挑戦的な構成要素である。アナログ波形１０のデジタル化を図解する図１Ａ及び１Ｂを参照すると、上記クロッキング回路は水平（時間）軸１２を定めており、この水平（時間）軸１２に対して、上記の波形の信号パラメータが追跡され測定される。より正確にいうと、上記信号パラメータは、水平軸１２、より正確にいうと全部の測定に従って追跡することが可能である。従来のＡ／Ｄコンバータ１６に出力するサンプリング・クロック信号１４の周波数を上記クロッキング回路により増大させることによって、精度を向上させることができる。上記の信号の周波数が上記クロッキング回路の周波数の半分より速くなるとき、多くのクロッキングの挑戦が生じている。この条件下で、従来のＡ／Ｄコンバータ１６の出力はエイリアシングを見せ、測定は誤ることになる。不幸なことに、多くの測定のアプリケーションは、この範疇に該当している。高い周波数の信号をデジタル化するためのクロッキング及びデジタル化の領域において、多くの進歩をなさなければならない。
【０００７】
更に図１Ａ及び１Ｂを参照すると、全ての現代のデジタル化技法は、一般的に、Ａ／Ｄコンバータ１６のサンプリングの瞬間を可能な限り互いに接近させて置くことを中心に展開している。リアルタイム・オシロスコープは、単一の「遅い」クロック信号の遅延させた複製を文字通り複数生成し、これらの複製の各々を使用して、別々のＡ／Ｄコンバータをクロックしている。このことは、図２の時間インターリーブＡ／Ｄコンバータのアーキテクチャ２０において図解している。クロック信号２２のコピーが１６個生成され、各々を他のものに関して周期の１／１６ずつ遅延させた場合、上記の遅いクロックよりも１６倍速い効果的なデジタル化周波数を達成することが可能である。そのために必要なのは、１６個のコンバータ２４の全ての出力を組み合せ、一体となったデジタル化波形を生成することだけである。そのような実装の例は、カリフォルニア州サンタ・クララのアジレント・テクノロジーズから入手可能なアジレント５４８５５Ａデジタル・サンプリング・オシロスコープである。そのような実装は極めて高価であり、かなり大きな実装面積を要求し、重大な較正手順を必要としている。これらの制限は一般的に、広帯域幅オシロスコープ等の、単一チャンネルでハイエンドな装置に対してのみ、この技術を適したものとしている。見ればわかるように、半導体デバイス内の信号完全性測定マクロとしての集積に対して、それは適していない。
【０００８】
代わりに、クロック回路の周波数要求を大いに緩和する、等価時間又はサブサンプリングの機器が構築されている。そのような機器において、信号をリアルタイムにデジタル化する要求は緩和されている。あるサブサンプリング・アプローチは、クロックの遅延コピーを複数生成する代わりに、複数の変換経路を用い、単一のクロック信号を使用して、反復性の信号をデジタル化している。この反復性の信号は、デジタル化に使用する上記単一のクロック信号よりずっと高い帯域幅を持つことが可能である。最初に、上記の「遅い」クロックをゼロ位相遅延で使用して、第１の入力テスト周期をサンプリングする。次に、上記のクロックは、１周期と同等なだけ該サンプリング・クロックが遅延するまで、上記の反復性の被テスト信号の続く流れの各々において、Δｔｓ秒ずつ増分される。合計で約１周期の位相シフトは、入力波形の完全なカバレージがΔｔｓ＆秒（「Δｔｓ＆」は斜体の「Δｔｓ」を表す）のタイミング解像度で得られることを確実なものとするが、そのような完全なカバレージは、多くのアプリケーションにおいて常に必要なものではない。図３は、このサブサンプリング・アルゴリズムのグラフィカルな表現３０を提供している（図３のＵＴＰは、「単位テスト周期」を意味している）。図４において、可能なハードウェア実装４０を単純化して図解しており、それは、精密な位相遅延を発生させる遅延チェーン４２と、適当な位相遅延クロック（図示せず）を選択するためのマルチプレクサ４４を必要としている。
【０００９】
小さな遅延増分の信頼性ある発生、及びそのような遅延増分を発生させる何らかの回路において蓄積されるジッタに関連して、上記の方法の両方は、深刻な制限を有している。Ａ／Ｄ−コンバータの性能に関する所望でないジッタの影響は厳しい可能性があり、テスト及び測定のアプリケーションの場合において、しばしば、ジッタはまさしく測定される現象である。より重要なことに、多くの利用可能な半導体技術におけるディレイラインの解像度は、しばしば測定機器が要求するものの１０から１００倍も大きい。ジッタ測定において、例えば、あるものはしばしば１ｐ秒又は１００ｆ秒でさえある遅延増分を必要とし、一方、最良の場合におけるディレイラインの解像度は、約５０ｐ秒に限られている。この制限に対抗するため、幾つかのサブサンプリング・アーキテクチャは、更なるハードウェアを用いて上記ディレイラインの解像度を向上させている。例えば、図５のバーニア・ディレイライン回路５０を考えてみよ。Ａ／Ｄコンバータ５４のサンプリング・クロック信号５２を遅延させるだけでなく、測定される入力信号５６自身を、わずかに異なる量だけではあるが、遅延させている。クロック信号５２の遅延に関して入力信号５６の遅延を制御することによって、個別のディレイライン各々の絶対的な最小遅延よりも小さい効果的な解像度が達成可能である。この概念は、「バーニア・ディレイライン」として参照されている。実装面積の明白な増大はさておき、バーニア・ディレイラインの両方の遅延値を適合させることは極めて困難である。約２０ｐ秒の遅延解像度よりも小さい結果は、公に実証されていない。
【００１０】
バーニア・ディレイラインの代替として、オフセット周波数サンプリングを用いることが可能である。分数周波数分周器を使用して、測定される信号の繰り返しレート１／Ｔ＆（「Ｔ＆」は斜体の「Ｔ」を表す）からのわずかなオフセットであるレート１／（Ｔ＆＋ΔＴ＆（「ΔＴ＆」は斜体の「ΔＴ」を表す））で、Ａ／Ｄコンバータをクロックしている。そのようなクロックで入力信号をサンプリングすることは、入力信号周期あたり１点がサンプリングされ、入力信号の次の流れにおいて、このサンプリング点が先のサンプリングの瞬間に関してΔｔ＆（「Δｔ＆」は斜体の「Δｔ」を表す）秒移動することを確実にしている。この方法を使用すると、高いサンプリング解像度１／Δｔ＆を達成可能であるが、これは高精度周波数シンセサイザを要求している。この技法の実際の商業的な実装は、単に記述してきたことよりもかなり精巧なスキームを必要とする。例えば、米国特許第７，１５８，８９９号に開示された内蔵テスト等の幾つかのアプリケーションに対して、これらの精巧なスキームは用いることが不可能であり、従って上記の結果生じる解決法の性能を、非常に疑わしい状態にしている。事実上、上記の’８９９号特許のスキームは、２つの自由に動作する発振器に依存しており、この２つの自由に動作する発振器は、間違いなく、互いに関して著しくふらつくものである。処理後のステップにおいて、上記のふらつきを制御すること又はそれをフィルタして取り除くことは、極めて挑戦的である。
【００１１】
他の革新的な等価時間技術が、例えば、米国特許第６，６５０，１０１号に開示されている高性能オシロスコープにおいて同じように用いられており、それらは全て、完全な時間基準を生成するという同じゴールに到達することを試みている。同じように、ジッタ測定アプリケーションの文脈において、米国特許第６，４４９，５７０号に開示されている技法等の他の測定技法が存在するが、やはりそれらは全て、非常に小さな時間増分を、より扱いやすい時間遅延に変換することを中心に展開している。
【課題を解決するための手段】
【００１２】
本発明の一態様は、第１のクロック信号の関数として、時間基準信号を発生させるための時間基準発生器であって、前記第１のクロック信号の関数として、高速に変化する位相信号を発生させるための変調回路と、前記高速に変化する位相信号を受け、そこから所望でない高い周波数の位相成分をフィルタし、それによって前記時間基準信号を出力するための位相フィルタとを備えた前記時間基準発生器と、前記時間基準信号の関数として被テスト信号をサンプリングし、それによってサンプリングされた信号を出力するためのサンプラとを備えた、被テスト回路をテストするためのテスタである。
【００１３】
本発明の別態様は、被テスト回路をテストするための方法であって、前記被テスト回路をシミュレートするステップであって、応答被テスト信号を生み出す、ステップと、第１のクロック信号の関数として、高速に変化する位相信号を発生させるステップと、前記高速に変化する位相信号をフィルタするステップであって、所望でない高い周波数の位相成分を除去し、それによって細かい解像度の時間基準信号を発生させる、ステップと、前記時間基準信号の関数として、前記応答被テスト信号をサンプリングするステップであって、それによってサンプリングされた被テスト信号を供給する、ステップとを含む、方法である。
【００１４】
本発明のまた別の態様は、被テスト回路をテストするための方法であって、前記被テスト回路をシミュレートするステップであって、応答被テスト信号を生み出す、ステップと、第１のクロック信号の関数として、高速に変化する位相信号を発生させるステップと、前記高速に変化する位相信号をフィルタするステップであって、所望でない高い周波数の位相成分を除去し、それによって細かい解像度の時間基準信号を発生させる、ステップと、前記時間基準信号の関数として、前記応答被テスト信号をサンプリングするステップであって、それによってサンプリングされた被テスト信号を供給する、ステップとを含む、方法である。
【００１５】
本発明のまた別の態様は、テスタに対し、時間基準発生器を提供する方法であって、前記テスタに対する目標のサンプリング周波数を決めるステップと、周波数応答を有する位相フィルタに対して帯域幅を定めるステップと、前記位相フィルタの前記周波数応答の関数として、シグマデルタ変調器を提供するステップと、ある波形で前記シグマデルタ変調器をシミュレートするステップであって、それによってシミュレーションを提供する、ステップと、前記シミュレーションの出力で、有限長さのシーケンスを選択するステップと、前記シグマデルタ変調器の出力に応答して、テスト・データをサンプリングするためのサンプラを提供するステップとを含む、方法である。
【００１６】
本発明を図解する目的のために、図面は本発明の１以上の実施形態の態様を示している。しかし、これらの図面に示した正確な配列及び手段に本発明は限定されないことを理解されたい。
【図面の簡単な説明】
【００１７】
【図１Ａ】アナログ・デジタル（Ａ／Ｄ）コンバータによるアナログ波形のデジタル化を図解した図である。
【図１Ｂ】図１Ａのアナログ波形のデジタル化された波形のグラフである。
【図２】リアルタイム・オシロスコープにおける使用に適した、典型的な時間インターリーブＡ／Ｄコンバータのアーキテクチャの高レベル回路図である。
【図３】アナログ回路をデジタル化するための、従来の遅延クロック・サブサンプリング・スキームを図解したグラフである。
【図４】図３の遅延クロック・サブサンプリング・スキームを実装するための、従来の複数インバータ回路の高レベル回路図である。
【図５】従来のバーニア・ディレイライン測定回路の高レベル回路図である。
【図６】本開示の信号完全性測定システムの高レベル回路図である。
【図７】図６の時間基準発生器の動作の原理を図解したタイミング図である。
【図８】図６の時間基準発生器での使用に適し、無限精度信号から１ビット信号を発生させるシグマデルタ変調器の回路図である。
【図９】図８のシグマデルタ変調器の出力の、例示の周波数スペクトラムのグラフである。
【図１０】図６の時間基準発生器の、位相ロック・ループ（ＰＬＬ）への入力信号を図解した図である。
【図１１】ランプ時間期間、フルスケール・レンジ、及び解像度の間の関係を図解した、相対的な信号エッジの位置対時間のグラフである。
【図１２】本開示の時間基準発生器を使用するための、設計及びシミュレーションのプロセスを図解したフロー図である。
【図１３】本開示の時間基準発生器に結合したサンプリングＤフリップフロップを使用する、時間デジタル化の原理を図解した図である。
【図１４】適正な統計的計算のための同期化ランプの重要性を図解した図である。
【図１５】ヒット対時間のグラフであり、このヒット対時間は、本開示の時間基準発生器を図１３のサンプリングＤフリップフロップに結合し、被テスト信号に関するジッタ統計を計算することに由来したものである。
【図１６】時間基準発生器が被テスト信号の時間軸を掃引するのと類似の手法で、被テスト信号の電圧軸を掃引するための、任意解像度の電圧デジタイザの高レベル回路図である。
【図１７】本開示の代替的な信号完全性測定システムの高レベル回路図である。
【図１８】被テスト・デバイス（ＤＵＴ）の周波数が時間基準発生器の（サンプリング）周波数と等しい場合の、図１７の信号完全性測定システムのタイミング図である。
【図１９】上記のＤＵＴの周波数とサンプリングの周波数とが互いに異なる場合の、本開示の信号完全性測定システムの高レベル回路図である。
【図２０】全てのランプ遅延を活用することを確実にするための、図１９のＴＢＤＳＰに対するサンプリング・レートの選択を図解したタイミング図である。
【図２１】サンプラがパターン比較及びエラー計数のハードウェアに結合され、様々な種類のビットエラーレート・テストを行う場合の、本開示の信号完全性測定システムの高レベル回路図である。
【図２２】集積回路に配置された、本開示の信号完全性測定システムの高レベル回路図である。
【発明を実施するための形態】
【００１８】
１．０  概略
本発明の信号完全性測定のシステム及び方法の様々な実施形態の目的に対して、独自の時間基準発生技法を利用し、この独自の時間基準発生技法は、極めて単純なハードウェアを配置しながら、１００ｆｓｅｃ又はそれより小さな時間のサンプリング解像度を達成可能なものである。後述するように、ここに開示する信号完全性測定の解決法には、ディレイラインの非線形性、面積のオーバヘッド、ジッタ、更にはオフセット周波数発振器間のふらつき等の、従来のテスティング・システムを悩ませる様々な制限が存在しない。その代わり、この開示する時間基準発生技法は、極めて細かな解像度での決定性のサンプリングの瞬間を用意する。細かな解像度は、従来のディレイラインを使用して達成可能な最小のものよりも細かな任意の遅延解像度として、ここでは定義している。これらの時間基準発生技法は、様々なサンプラ、並びに様々なデジタル信号の収集及び処理の技法とあわせて実現することができ、極めて効果的な信号完全性測定マクロを可能とし、この極めて効果的な信号完全性マクロは、例えば、内蔵セルフテストのアプリケーション及びスタンドアローンの小型機器において配置することが可能である。
【００１９】
開示する主題事項は、極めて小型の信号完全性測定ツールを生成するために使用可能であり、これは、半導体デバイスのインターフェース部、及びこのデバイスの内部の測定に対し適用可能である。また、開示する実施形態は、従来技術のコスト及び性能の挑戦の幾つかを克服している。従来のテスト及び測定の技術は、常に、特性記述することの意図された一般的な技術に取って代わることが予期されている。従って、典型的に、それは風変わりな素材及びコストのかかるプロセスに依存している。しかし、本発明の開示する実施形態は、低コスト半導体技術（しばしば、特性記述されるデバイスと同じ技術である）の活用を可能にし、信号の極めて細かな解像度の測定を達成している。過去、低コスト技術を活用するための幾つかの試みがなされてきたが、これらは常に、発生する結果的な性能の欠如によって台無しにされてきた。一般的に、本発明の開示する実施形態は、そのような不利益を被ることがない。
【００２０】
今、図面を参照すると、図６は、本発明に従って作成された信号完全性測定システムの例６００を図解している。高いレベルでは、信号完全性測定システム６００は独自の時間基準発生器６０４を備えており、この時間基準発生器６０４は位相フィルタ、この例では位相ロック・ループ（ＰＬＬ）６０８を備えており、このＰＬＬ６０８はその入力に変調回路６１２を備えている。時間基準発生器６０４は、サンプラ（ここではデジタイザ６２０）のサンプリング・トリガ入力６１６を駆動している。この例において、信号完全性測定システム６００は、被テスト信号（ＳＵＴ）６２８のサンプリングされた値を記憶するためのキャプチャ・メモリ６２４を備えており、このサンプリングされた値はデジタイザ６２０によって出力されるものである。図６に図解していないが、本システムの様々なメモリ・セグメントに適用される処理アルゴリズムは、当業者に明らかであろう。
【００２１】
時間基準発生器６０４への入力はクロック信号Ｔｒｉｇ６３２であり、その周波数は典型的に、そうである必要はないが、存在するサンプリング素子が耐えられる最大の周波数に適合するように選んでいる。前述したように、この周波数は、そうである必要はないが、測定される信号の周波数より低い可能性が高い。本開示の時間基準発生器、例えば図６の時間基準発生器６０４は、位相フィルタ（ＰＬＬ６０８）への入力を変調することによって、この入力クロック信号（クロック信号Ｔｒｉｇ６３２）の所望のサブサンプリング遅延を生成する。
【００２２】
特に、記述を簡単にするために図６の例示の時間基準発生器６０４を参照すると、マルチプレクサ（ＭＵＸ）６３６等の適切な回路を使用して、高速に変化する位相信号（タイミング摂動信号）が入力クロック信号Ｔｒｉｇ６３２に加えられ、ＭＵＸ６３６は、ハイスピード変調器、この例では循環メモリ６４４によって駆動されるその選択入力６４０を備え、循環メモリ６４４は、クロック信号Ｔｒｉｇ６３２によってクロックされ、１ビットのシグマデルタ変調器（図示せず）のデジタル出力信号を含んでおり、ハイスピード位相選択信号６４８を供給している。この例において、ＭＵＸ６３２は、その選択可能な入力として、クロック信号Ｔｒｉｇ６３２と、固定遅延６５２を介して遅延させた遅延バージョンのクロック信号Ｔｒｉｇ６３２とを受けている。動作中、循環メモリ６４４の内容は、クロック信号Ｔｒｉｇ６３２と上記の位相遅延させたバージョンのクロック信号との間で絶えず選択するようにＭＵＸ６３６の選択入力６４０を駆動し、それによってこのＭＵＸは、高速に変化する位相信号６５６を出力している。
【００２３】
高速に変化する位相信号６５６は、簡潔に記述すると、様々な周波数成分を含むように設計している。位相信号６５６の組み合せ信号（位相摂動を伴うクロック）がＰＬＬ６０８に加えられたとき、高い周波数の位相成分はこのＰＬＬによってフィルタされ、所望のサブサンプリング遅延信号のみが出力に存在することになる。開示するこの実施形態の重要な利益は、固定の粗い遅延素子６５２を小さくする必要がないということである。粗い遅延は、従来技術を使用して確実に構築可能な最小の遅延よりも実質的に大きな任意の遅延として定義している。典型的に、そのような最小遅延は、ハイスピード通信デバイスにおいて達成可能な最小ビット周期と等価である。いずれにせよ、遅延素子６５２の遅延が大きくなるにつれ、プログラム可能な遅延範囲は大きくなり、プロセス変動に対してより頑健となる。この時間基準発生器の回路とともに、細かな遅延発生の達成は、位相信号選択のアルゴリズム的なステップにおいてなされ、ハードウェア実装に依存又は限定されない。このことを、産業上広く使用されているアナログ・ディレイライン及びアナログ位相補間器と比較してみよ。より重要なことに、時間基準発生器６０４の出力でのジッタは、単にＰＬＬ６０８自身のジッタにすぎず、時間基準発生動作から独立している。前述したように、従来のアクティブ・ディレイライン及び位相補間器のシステムは、ベースライン・ジッタの上にジッタを追加し、このベースライン・ジッタは、（いずれにせよＰＬＬからやって来る可能性の高い）基準クロック信号上に存在するものである。
【００２４】
述べたように、この例において循環メモリ６４４の内容は、シグマデルタ変調にしたがって選んでいる。例えば、１ビットのシグマデルタ変調器（図示せず）は、位相選択信号６４８を発生させる目的で、ソフトウェアにおいてシミュレートできる。このシグマデルタ変調器への入力は、目標とされる所望の位相変調信号である。後述するように、この入力はＤＣ信号（例えば、当該技術の最も細かな遅延より小さな遅延）、又は一定のランプ信号であることが可能である。上記の変調器がソフトウェアでシミュレートされるとき、それは１ビット出力波形を発生させ、この１ビット出力波形は、オリジナルの入力信号、及び所望でない高い周波数の量子化ノイズを含んでいる。上記シグマデルタ変調器の帯域幅をＰＬＬ６０８の帯域幅と適合させることによって、この所望でない高い周波数の量子化ノイズは、該ＰＬＬの阻止帯域にあることが保証され、伝播しない。上記位相選択信号の生成の他の例は、簡潔に記述する。また、ＰＬＬ６０８の使用は、例示にすぎないということに注意することが重要である。任意の位相フィルタリング回路、例えば遅延ロック・ループを使用することが可能である。別例として、抵抗ストリング（アナログにおける位相補間器のようなもの）を使用する位相平均化が使用可能である。
【００２５】
時間基準発生器６０４の向こうに、サンプラ（この例ではデジタイザ６２０）は、幾つかの形態のうちの任意の１つをとることが可能である。この節の目的のため、デジタイザ６２０はＡ／Ｄコンバータである。当業者に明らかなように、デジタイザ６２０の回路は、従来のデジタイザのように見える可能性がある。次の節において、このサンプラの様々な小型の実装の例を記述し、これらは、内蔵セルフテストのアプリケーションにおいてそれを配置可能にするものである。これらの測定マクロに関連する測定アルゴリズムの例も、また後述する。
【００２６】
２．０  時間基準発生−一般的な目的
更に図６を参照すると、時間基準発生器６０４の目的は、例えば図７に示すように、制御された手法において、デジタイザ６２０のサンプリングの瞬間を置くことである。入力と出力のクロック信号７０４及び７００それぞれの間の相対的なエッジ変位のプロット７０８によって表されるように、図７は、時間基準発生器６０４の出力クロック信号７００（図６のサンプリング・トリガ入力６１６に相当する）が、入力クロック信号７０４に関して、どのように直線的にゆっくりと遅延するのかを図解している。この節は、時間基準発生器６０４がどのようにこのことを達成するのかを記述している。
【００２７】
ＰＬＬの出力位相は、入力位相に関して、
【００２８】
【数１】
2009544242.tif 000003
として表現可能であり、ここで、ｂｉ＆（「ｂｉ＆」は斜体の「ｂｉ」を表す）及びａｉ＆（「ａｉ＆」は斜体の「ａｉ」を表す）は設計依存の係数であり、また、ここでは三次のＰＬＬを仮定している。一般的に、この位相変換関数はローパス関数であり、このＰＬＬの出力位相は、それがＰＬＬの設計帯域幅の範囲内に保たれる限り、入力位相をかなり良く追跡している。式｛１｝を使用すると、図７の振る舞いは、例えば、位相領域における１ビットのシグマデルタ変調を使用し、上記ＰＬＬの入力を変調することによって達成可能である、。
【００２９】
図８は例示の１ビットのシグマデルタ変調器８００を図解しており、この１ビットのシグマデルタ変調器は、潜在的に無限の精度の量を受け、それを１ビット表現に変換するシステムである。無限精度の量を１ビット表現に物理的に低減することは、深刻な量子化又は丸めの誤差を生じさせる。シグマデルタ変調器、例えば図８のシグマデルタ変調器８００は、上記の丸め誤差を離して成形し、それを周波数領域におけるある帯域に制限する。変調される信号が上記丸め誤差の帯域以外の周波数帯域に制限された場合、それは保存されたままになる。このことは、図９のプロット９００において図解しており、そこでは、正弦波（このプロットのスパイク９０４としてはっきりと見られる）は上記のシグマデルタ変調操作によって低い周波数帯に符号化され、丸め誤差は高い周波数帯に符号化されている。この図は、上記の変調器によって生み出される１ビット表現の周波数スペクトラムをプロットしており、この１ビット表現がオリジナルの低い周波数の正弦波をどのように保存しているのかを示している。オリジナルの変調された信号を復元するときが来ると、必要なのは、全ての丸め誤差成分を除去する周波数選択的フィルタのみである。再び図８を参照すると、シグマデルタ変調器８００は、ワード発生器メモリ８０８によって事実上駆動され、このワード発生器メモリ８０８は、変調される所望の波形ｘ［ｎ］８０４を含んでいる。デジタル・システムにおいて無限精度での生成は不可能なので、該ワード発生器は、可能な最大精度、例えば利用可能なデジタル・コンピュータのアーキテクチャに依存する３２、６４、又は１２８ビットで、波形ｘ［ｎ］８０４を記憶している。
【００３０】
再び図６を参照すると、ＰＬＬ、例えば図６のＰＬＬ６０８の入力で利用可能な、１ビットのシグマデルタ変調された「位相」波形を作成するとき、このＰＬＬの出力「位相」は、上記のオリジナルの符号化された位相信号をかなり良く保存している。遅延素子６５２とマルチプレクサ６３６との組み合せは、この入力の１ビットのシグマデルタ変調された「位相」波形を生成する。特にこの回路は、図１０のコンポジット信号１０００によって図解するように、ＰＬＬ６０８への入力クロック信号の位相を本質的に高速に遅延させ又は進ませるものであり、図１０は、ＰＬＬ６０８（図６）に入力される、クロック信号Ｔｒｉｇ６３２を進ませたもの又は遅延させたものを示している。明らかなように、図１０のコンポジット信号１０００は、図６の信号６５６に対応する。また、図１０の制御シーケンス１００４は、図６の信号６４８に対応する。従って、位相の観点から、ＰＬＬ６０８は高速にスイッチングする１ビット信号を見ることになる。それは、この１ビット信号をフィルタすることによって応答し、図８のオリジナルの波形関数ｘ［ｎ］８０４のように見える出力位相信号を生成する。なお、図６の遅延素子６５２は、プログラム可能な遅延値を備えるよう設計することが可能であり、様々な遅延範囲の構成をオフラインで可能である。必要なのは、時間基準発生器が動作可能なときに、固定遅延を使用することだけである。
【００３１】
上記の位相選択信号（図６の位相選択信号６４８に対応する）の発生の一例は、完全なシグマデルタ変調器をハードウェアで構築することである（図示していないが、高いレベルにおいて図８のシグマデルタ変調器８００と同一である）。別例（図６に表している）において、シグマデルタ変調器はソフトウェアでシミュレートされ、図６の循環メモリ６４４にその出力が記憶される。シグマデルタ変調のシミュレーションの記述は、米国特許第６，９３１，５７９号に見つけることができ、その関連の開示のため、ここに参照によって組み込むものとする。また別の実施形態において、一次パルス密度変調（ＰＤＭ）コンバータ（図示せず）を使用可能である。ＰＤＭコンバータは、言わばワード発生器からのパラレル・ワード（例えば１６ビット）をシリアル・ストリームに変換するデジタル回路であり；このデジタル・ワードの値は、該出力シリアル・ストリームの密度に符号化される。ＰＤＭコンバータの動作は、当業者に知られている。代わりに、ＰＷＭコンバータ（図示せず）を使用可能である。
【００３２】
なお、１ビットのシグマデルタ変調器を記述してきたが、複数ビットのシグマデルタ変調器及び複数ビットの循環メモリを使用可能であることは注意されたい。例えば、２ビットのシグマデルタ変調器、又はソフトウェアで発生させたシグマデルタ変調されたストリームを含む２ビットの循環メモリを使用する場合、２ビットのマルチプレクサを使用して、異なって遅延させた４つの（遅延ゼロを含む）クロック信号の中から選択することができ、それは、図６において、異なって遅延させた２つの信号の間でマルチプレクサ６３６が選択するのと類似の手法である。複数ビットのアプローチの利点は、より大きな遅延範囲であり；欠点は、回路がより複雑であることである。
【００３３】
当該時間基準発生に戻ると、時間基準発生器６０４の一例において、ランプ波形を符号化するために位相選択信号６４８を使用する。特に、図８の波形関数ｘ［ｎ］８０４は、理想的なほぼ無限精度のランプ信号である。時間基準発生器６０４について注意すべき重要なポイントは、入力クロック信号７０４に関して、出力クロック信号７００（図７）のエッジ位置が決定性であることである。どんなに長くこの時間基準発生器６０４（図６）が動作しようとも、入力クロック信号７０４と出力クロック信号７００との間の位相の関係は、常に同じである。例えば、図７の最後のクロック・サイクル７１２に対する位相が、どのくらい最初のサイクル７１６に対するのと同じ値を持つのかに注目せよ。時間基準発生器６０８（図６）は、オフセット周波数発振器に関連して問題となるドリフト及びふらつきに悩まされることがない。
【００３４】
図７において、入力クロック信号７０４と比較しての出力クロック信号７００の決定性の性質は、信号完全性測定システム、例えば、本開示に従って作成された図６のシステム６００の重要な利益である。発明に特定な何らかの追加のハードウェアをほとんど必要しないのもかかわらず、本開示の時間基準発生器、例えば図６の時間基準発生器６０４の出力は、ちょうど図３に関連して記述した遅延クロック・サブサンプリング・アルゴリズムのように、非常に細かく決定性のサンプリングの瞬間で当該水平軸を追跡可能であり；それは、それが増減するとともに、このことを行っている。上記時間基準発生器が前後に掃引させる周期は、典型的に、この例において、循環メモリ６４４（図６）及びその内容の長さの関数である。ランプの繰り返し周波数Ｆｔ＆（「Ｆｔ＆」は斜体の「Ｆｔ」を表す）は、
【００３５】
【数２】
2009544242.tif 000004
によって与えられ、ここで、Ｆｓ＆（「Ｆｓ＆」は斜体の「Ｆｓ」を表す）はシステム６００の入力クロック信号Ｔｒｉｇ６３２の周波数であり、Ｎ＆（「Ｎ＆」は斜体の「Ｎ」を表す）は１ビットメモリの長さであり、Ｍ＆（「Ｍ＆」は斜体の「Ｍ」を表す）は、毎Ｎ＆サイクル内の、このランプ信号ｘ［ｎ］の繰り返しの数である。Ｍ＆＝１である最も単純な例を考えてみよ。この例において、時間基準発生器６０４の出力は、上記の周期的なメモリの全体の長さ１つが循環するのにかかる時間期間内で増減する。従って、このランプは入力クロック信号Ｔｒｉｇ６３２のＮ＆サイクル毎に繰り返される。
【００３６】
Ｍの決定を補助するため、我々は上記時間基準発生器の目標解像度及び範囲を考慮する必要がある。例示のランプ信号１１０４を示す図１１のプロット１１００を参照すると、このランプ信号の範囲１１０８は、ＰＬＬ６０８（図６）の入力で導入するフルスケールの遅延（即ち、粗い遅延素子６５２）によって決定されている。これは必要な大きさであることが可能であるが、それが大きくなると、上記のシグマデルタ変調されたビット・ストリームの帯域内量子化ノイズは大きくなる。前述したように、遅延素子６５２はプログラム可能であり、フルスケール遅延と量子化ノイズとの間で取引することが可能である。同じように、また、図１１を参照すると、ランプ信号１１０４、従って時間基準発生器６０４（図６）の解像度１１１２は、その長さで分割されたランプ信号のプログラム可能な高さに等しい。例えば、上記フルスケール遅延が５００ｐ秒で、上記のビット・ストリームの長さが１０００ビットの長さである場合で、且つ、上記のランプが１０００ビット全体にわたる場合、この例の時間基準発生器の最大解像度は０．５ｐ秒である。プログラミング解像度に対する３つの異なるやり方を指摘するために、我々は更にこの例を使用可能である：
１）  上記の例のように固定したランプ信号を符号化することを続け、サイクルをスキップすることによってより粗い解像度を達成する。特に、上記の例におけるＰＬＬの出力で、一つおきにサイクルをストローブすることは、０．５ｐ秒の代わりに１ｐ秒の解像度を達成する。
２）  上記の例のように固定したランプ信号を符号化することを続け、上記のメモリの長さを増大させる。上記の例において、該メモリの長さを２０００ビットの長さに増大させることは、０．２５ｐ秒の解像度を生じさせる。
３）  単一のメモリの範囲内で、複数のランプ周期を符号化する。特に、上記の例でＭ＝２の場合、このことは、１０００ビットの長さのメモリにおいて２つのランプが符号化され、１ｐ秒の解像度が達成されたことを意味し；直感的に、これらのランプは、同じ１０００ビットの長さの時間期間の範囲内に合わせるために２倍の速さで上昇下降しなければならず、そのためにそれらの傾斜はより急勾配となる。
【００３７】
厳密にいうと、原理的には、上記の目標解像度を変更せずにＭは変更可能であるが、このことはこの節の範囲外である。一言でいえば、混合信号テストの産業において良く知られた、コヒーレント・サンプリング要求に従うことによって、このことは達成できる。参照のため読者に、この中の節５．２、及びエム・バーンズ（Ｍ．Ｂｕｒｎｓ）とジー・ダブリュ・ロバーツ（Ｇ．Ｗ．Ｒｏｂｅｒｔｓ）、混合信号ＩＣのテスト及び測定の導入（Ａｎ  Ｉｎｔｒｏｄｕｃｔｉｏｎ  ｔｏ  Ｍｉｘｅｄ−Ｓｉｇｎａｌ  ＩＣ  Ｔｅｓｔ  ａｎｄ  Ｍｅａｓｕｒｅｍｅｎｔ）、オクスフォード・ユニバーシティ・プレス（Ｏｘｆｏｒｄ  Ｕｎｉｖｅｒｓｉｔｙ  Ｐｒｅｓｓ）、ニューヨーク、２００１年を示し、それは、その関連の開示のため、ここに参照によって組み込むものとする。
【００３８】
図１２は、時間基準発生器、例えば図６の時間基準発生器６０４を設計し動作させることが可能な方法のフロー図１２００を図解している。この例において、フロー図１２００に図解したステップに対し、ハードウェア構成要素及びソフトウェア構成要素が存在する。該ハードウェア構成要素は図６に表し、該ソフトウェア構成要素は図８及び９、並びに上記の文章に表している。
【００３９】
ステップ１２０５で、信号完全性測定システム６００の目標サンプリング周波数を決める。ステップ１２１０で、ＰＬＬ６０８の妥当な帯域幅を決める。このことは、潜在的には目標のアプリケーションによって決まる。例えば、テスト・システムがある標準規格、例えばＰＣＩ  Ｅｘｐｒｅｓｓに従うことを意図されている場合、該標準規格コミュニティの仕様が上記ＰＬＬの帯域幅を駆り立てるだろう。特定の必要性がない場合、安定性の関心事のため、この帯域幅はステップ１２０５で決まったサンプリング周波数の十分の一より小さいようにとられるべきである。ステップ１２１５で、シグマデルタ変調器（ここでは、ソフトウェアで実装される）、例えば図８の１ビットのシグマデルタ変調器を、ＰＬＬ６０８の周波数応答と適合させるように設計する。ステップ１２２０で、目標の解像度、レンジ、テスト時間、及びサンプリング周波数を使用して、シミュレートするためのランプ波形を決める。一度適当なランプ波形が決まると、それを図８のワード発生器８０８に置き、ステップ１２２５で、このランプ波形を使用して上記シグマデルタ変調器が動作し、出力の１ビット表現を精度のために分析する。特に、図８のシグマデルタ変調器８００は一般的に無秩序であり、無限の時間期間応答を有している。この例においては、上記の変調器から、長さＮの有限のシーケンスのみを要求し、循環メモリ６４４に記憶する。このシーケンスが該メモリに記憶される前に、その精度を検証することが必要である。このことは、上記の選択したシーケンスに関してＦＦＴを実行し、周波数スペクトラムを観測することで達成することができる。スペクトラム、例えば図９のプロット９００を観測する。当業者は、このスペクトラムを分析する方法を理解しているであろう。代わりに、上記の選択した１ビット・シーケンスのソフトウェア・シミュレーションを実行し、それが循環メモリ６４４に記憶されたときに良く動作することを検証する。信号完全性システム６００における使用のため、最良のＮビットを選択するために繰り返しの手順（ステップ１２３０）が必要となることを理解されたい。この例において、一度上記の１ビット・シーケンスを循環メモリ６４４の記憶すると、信号完全性測定システム６００は、現実の信号でテストを実行するために動作させることが可能である。
【００４０】
３．０  時間基準発生−固定遅延
ランプ発生に加えて、例えば、図１２のフロー図１２００のように、本開示の別実施形態は、時間基準発生器６０４（図６）から固定ストローブ遅延を生成することを含んでいる。このことは、ビットエラーレートのアプリケーション及びクロックテスティングのアプリケーションにおいて、特に有用である。上記の提案した時間基準発生器において、固定ストローブ遅延を生成する目的に対し、図１２のフロー図１２００における必要な相違は、上記のシグマデルタ変調のステップ（即ち、ステップ１２２５）において、ＤＣ信号で上記ランプ信号を置き換えることのみである。特に、図８のｘ［ｎ］８０４は、今や、ランプ信号と対照的に一定の信号である。ＤＣ信号によって駆動されるシグマデルタ変調器に対する安定性要求は、当業において理解されており、尊重される必要がある。シグマデルタ変調はさておき、このＤＣ信号は、ＰＤＭカウンタ、ＰＷＭカウンタ、又は、更には線形のフィードバック・シフト・レジスタを使用して、符号化可能である。
【００４１】
４．０  サンプラの設計
今までのところ、サンプラ（デジタイザ６２０）は、図６におけるＡ／Ｄコンバータのように表されてきた。この節では、複雑さのレベルの変化と共に、サンプラの設計の３つの変形を導入する。図１３を参照すると、単純なサンプラの設計、及び内蔵セルフテストのための信号完全性測定マクロの実装に対し現在最も好適なものは、Ｄフリップフロップ（Ｄ−ＦＦ）であり、それは、図１３において要素数字１３００で図解している。そのような回路は、ゼロクロス検出器と考えることが可能である。このフリップフロップの内部スイッチング閾値よりＳＵＴ入力１３０８が高いときにＤ−ＦＦ１３００のクロック入力１３０４が到達した場合、論理的「１」がサンプリングされ；このフリップフロップのスイッチング閾値より該ＳＵＴ入力が低いときに上記のクロック入力が到達した場合、論理的「０」がサンプリングされる。本開示の時間基準発生器、例えば図６の時間基準発生器６０４と（例えばデジタイザ６２０に対する置き換えとして）組み合わせると、Ｄ−ＦＦ１３００は、様々な信号の発生のタイミングを測定するために使用可能である。図１３を参照して、信号の到達時刻を得ようとするときの場合を考えてみよ。この時間基準発生器は、ｉ−３からｉ＋１までのランプサイクルによって表されるように、Ｄ−ＦＦ１３００のサンプリング・クロックをゆっくりとランプ（即ち、遅延）させるものであり、このＤ−ＦＦは、入力１３０８で入ってくるＳＵＴをサンプリングするものである。Ｄ−ＦＦ１３００の出力は、測定される該ＳＵＴより上記時間基準発生器の出力が遅れ始めるときに遷移することになる。従って、いつＤ−ＦＦ１３００の出力が遷移したのか、及び上記時間基準発生器の位相を知ると、該ＳＵＴの到達の時刻を求めることが可能である。
【００４２】
より厳密な観点において、Ｄ−ＦＦ１３００は、そのＤ入力信号、ここでは入力１３０８でのＳＵＴ）が、そのクロック入力信号の前に到達する見込みを本質的にサンプリングしており、ここで、このクロック入力信号は、上記時間基準発生器、例えば図６の時間基準発生器６０４の出力である。上記時間基準発生器を使用して該クロック入力を掃引することによって、Ｄ−ＦＦ１３００は、上記の被テスト信号の到達時刻の累積分布関数を構築するために使用可能である。ノイズ又はジッタのない、例えば図１３に図解したような場合、この累積分布関数はステップ関数である。ノイズ又はジッタが存在する場合、入力信号の遷移は、名目より早く起きるものもあれば、遅く起きるものもあるだろう。上記時間基準発生器のランプ・サイクル各々に対するＤ−ＦＦ１３００の出力は、図１４の出力信号のセグメント１４００及び１４０４のように見える。
【００４３】
Ｄ−ＦＦ１３００の出力は、キャプチャ・メモリ、例えば概念的に図６に図解したキャプチャ・メモリ６２４に、きちんと記憶することが可能である。Ｄ−ＦＦ１３００の出力が、キャプチャ・メモリの別々の場所に適正に蓄積される場合、入力１３０８での上記被テスト信号のタイミングの精密な累積分布関数をプロットすることが可能である。「適正に蓄積される」は、図１４のサンプルの第２のシーケンス１４０８が、第１の動作における対応するシーケンス１４１２に対してそうであるように、メモリの全く同じ場所に蓄積されることを意味している。その理由は、メモリの各々の場所が、今や上記サンプリング・クロックの位相の値に対応し；メモリの各々の場所が、図１のｘ軸上の点であるからである。このメモリの同じ場所に各々のデジタル化サイクル（ランプ・サイクルに対応する）を記憶することによって、ドリフト又はふらつきの問題は上記の結果を左右しない。このことは、本開示の時間基準発生器、例えば図６の時間基準発生器６０４の決定性の性質がとても有益な理由である。
【００４４】
一度ランプ・サイクルの全ての結果の合計が上記キャプチャ・メモリに蓄積されると、上記被テスト信号の到達の時刻に関する統計を得ることが可能である。例えば、我々は上記キャプチャ・メモリの内容（上記累積分布関数）を微分し、上記被テスト信号に関するジッタのヒストグラム又は確率密度関数を得ることが可能である。この方法を使用して得られるヒストグラム１５００の例を、図１５に示す。Ｄ−ＦＦ１３００の出力のジッタ・ヒストグラムへの変換の更なる記述は、この節から省略する。しかし、エム．ハフェド（Ｍ．Ｈａｆｅｄ）、エヌ．アバスカローン（Ｎ．Ａｂａｓｋｈａｒｏｕｎ）、ジー．ダブリュ．ロバーツ（Ｇ．Ｗ．Ｒｏｂｅｒｔｓ）、「時間及び周波数の領域の測定に対するスタンドアローンの集積されたテスト・コア」、ＩＥＥＥ  ＩＴＣのプロシーディング（Ｐｒｏｃ．）、第１０３１−１０４０頁、２０００年、及び、エヌ．アバスカローン（Ｎ．Ａｂａｓｋｈａｒｏｕｎ）、エム．ハフェド（Ｍ．Ｈａｆｅｄ）、ジー．ダブリュ．ロバーツ（Ｇ．Ｗ．Ｒｏｂｅｒｔｓ）、「オンチップ・サブナノ秒信号のキャプチャ及びタイミング測定に対する戦略（Ｓｔｒａｔｅｇｉｅｓ  ｆｏｒ  Ｏｎｃｈｉｐ  Ｓｕｂ−Ｎａｎｏｓｅｃｏｎｄ  Ｓｉｇｎａｌ  Ｃａｐｔｕｒｅ  ａｎｄ  Ｔｉｍｉｎｇ  Ｍｅａｓｕｒｅｍｅｎｔｓ）」、ＩＥＥＥ  ＩＳＣＡＳのプロシーディング（Ｐｒｏｃ．）、第１７４−１７７頁、２００１年、において、そのような記述を見つけることが可能であり、ここに、それらの全体を参照によって組み込むものとする。以降の節においては、必要に応じて、本開示のある実施形態に対する統計計算の特定のオリジナルの態様は、詳細に指摘する。
【００４５】
Ｄ−ＦＦを使用するサンプリング動作を実行することは、信号のタイミングの測定を可能にする。例えば、それは、ハイスピード・デジタル信号、又はクロック信号に関するジッタの測定を可能とする。タイミングの測定以外に、立ち上がり時間、立ち下り時間、オーバーシュート、最大電圧、又は最小電圧等のＡＣ量を求めるために、幾つかのテスト・アプリケーションは完全な波形のデジタル化を必要とする。そのようなアプリケーションに対し、上記サンプラの第２の変形、即ちコンパレータ（図１６の要素数字１６００で図解しているもの）を使用可能である。図１６に見られるように、コンパレータ１６００は、例えばプログラム可能基準１６０８によって供給される可変基準電圧１６０４と組み合せ、任意解像度の電圧デジタイザを生成可能である。図１６に表されるサンプルアンドホールド回路１６１２及び１６１６は、コンパレータ１６００自身の回路内に設置することができ、はっきりと実装する必要はない。
【００４６】
コンパレータ、例えばコンパレータ１６００は、本開示の時間基準発生器、例えば図６の時間基準発生器６０４に接続されると、２つのやり方で動作することが可能である。この場合、コンパレータ１６００はデジタイザ６２０と置き換えることができるか、又はそうではなく時間基準発生器６０４の出力に接続することができる。最初、時間基準発生器６０４は無効にするか、又は固定のサンプリング・オフセットを発生させるようにプログラムすることが可能である。次に、反復性の被テスト入力信号１６２０（図６の信号６２８に対応）の複数の流れにわたり、コンパレータ１６００に対する基準入力電圧１６０４を掃引することが可能であり、測定される電圧波形の温度計符号表現を連続的に構築することが可能である。例えば、２０％から８０％への立ち上がり時間を得ようとする場合、コンパレータ１６００に対する基準入力電圧１６０４は２０％のレベルに置くことが可能であり、このレベルと交差する被テスト時間信号１６２０を記録する。続いて、基準入力電圧１６０４を８０％のレベルに置き、このレベルと交差する被テスト時間信号１６２０を記録する。そのとき、該立ち上がり時間は、これら２つの値の差である。細かなタイミング解像度が必要となるとき、時間基準発生器６０４が有効になり、その出力をランプさせる。そして、一言でいえば、時間軸及び電圧軸の両方は、被テスト信号１６００をデジタル化するために、徐々に掃引される。単一のコンパレータ及び効率的なプログラム可能基準を使用するデジタル化方法は、米国特許第６，９３１，５７９号に記載されており、ここに、その関連の開示を参照によって組み込むものとする。
【００４７】
この変形の利益は、Ｄ−ＦＦの実装よりもさほど大きな面積をとらずに、（ちょうどタイミング又はジッタの代わりに）波形のＡＣパラメータの完全なデジタル化を可能とすることである。第３の変形として、任意のＡ／Ｄコンバータ技術を配置可能である。一般的に、この技術に基づきオンチップ測定マクロを構築する際に、このアプローチは所望ではないが、スタンドアローンの測定機器を生成する場合に使用可能である。仮定は、このスタンドアローンの機器のシナリオにおいて、面積の制約がさほど厳しくないことである。
【００４８】
５．０  サンプルのキャプチャとＤＳＰの実施形態
この節では、様々なテスト及び測定のアプリケーションにおける、本開示の測定システムのアプリケーションに対しての、ＤＳＰの様々な実施形態を開示する。
【００４９】
５．１  クロックのジッタとＡＣパラメータの測定
この節は、クロック波形のジッタのデジタル化及び分析の問題を考えている。当該クロック波形は、例えばＡＳＩＣ若しくはＦＰＧＡの内部のものであることが可能であるか、又は、それらは様々なクロック・チップ、例えばクロック発生器、ファンアウト・バッファ、及びゼロ遅延バッファの出力であることが可能である。最初に考えるのは、測定されるクロック信号の周波数が、時間基準発生器のクロック周波数と等しい場合である。これは、本開示の時間基準発生器の素直な配置である。
【００５０】
図１７は、例示の配置１７００を図解しており、それにおいて、信号完全性測定システム１７０４は、マルチチャンネルの被テスト・デバイス（ＤＵＴ）１７０８に対して適用している。図１７において、クロック信号ＤＩＮの周波数はＤＵＴ１７０８の入力での周波数であり、クロック信号ＤＯＵＴの周波数は該ＤＵＴの出力での周波数であり、クロック信号ＴＢの周波数は時間基準発生器１７１２の出力の周波数であり、そしてクロック信号ＴＢＤＳＰの周波数は、サンプラ１７１６出力の出力がクロックされ、デジタル信号プロセッサ（ＤＳＰ）１７２０によって分析される周波数である。
【００５１】
図１７に図解したように、ＤＵＴ１７０８の出力での信号ＤＯＵＴと時間基準発生器１７１２の出力の信号ＴＢの周波数が同じ値であるとき、クロック信号ＤＩＮ、ＤＯＵＴ、ＴＢ、ＴＢＤＳＰに対応する様々な波形は、それぞれ、図１８の波形１８００、１８０４、１８０８、１８１２のように見える。図１８を参照すると、クロック信号ＴＢ及びＴＢＤＳＰに対して複数の帯域が使用され、時間基準発生器１７１２の掃引アクションを図解している。本開示の時間基準発生器の前述の説明は、図１８の波形１８００、１８０４、１８０８、１８１２に対して適用する。即ち、時間基準発生器１７１２（図１７）からの全ての新しいクロック・サイクルは、最後にデジタル化された波形のｘ軸における増分に対応し、この増分は、上記の節２．０において実行された解像度計算に対応している。
【００５２】
一般的に、時間基準発生器１７１２の出力でのクロック信号ＴＢの周波数と必ずしも等しくないクロック周波数を測定することが望まれる可能性がある。このことは、本開示の信号完全性測定システムにおいて達成可能であり、図１９の文脈の範囲内で説明可能であり、それは、代替の信号完全性測定システム１９００を図解するものである。図１９を参照すると、ＤＵＴ１９０４及び時間基準発生器１９０８の出力でのそれぞれのクロック信号ＤＯＵＴ及びＴＢの周波数は、両者とも共通発振器１９１２の周波数に由来するものである。このことは、多くのクロッキングのアプリケーションに対して、一般的に不適切な仮定ではない。特に、
【００５３】
【数３】
2009544242.tif 000005
及び
【００５４】
【数４】
2009544242.tif 000006
が仮定され、ここで、Ｍ＆及びＮ＆は、対応する構成要素（ＤＵＴ１９０４又は時間基準発生器１９０８のどちらか）の周波数の間の有理数の関係を表す整数であり、ＦＯＳＣ＆（「ＦＯＳＣ＆」は斜体の「ＦＯＳＣ」を表す）は、発振器１９１２の周波数である。クロック信号ＴＢ及びＤＯＵＴの周波数ＴＢ＆（「ＴＢ＆」は斜体の「ＴＢ」を表す）及びＤＯＵＴ＆（「ＤＯＵＴ＆」は斜体の「ＤＯＵＴ」を表す）は、各々の信号の周期の決定性の倍数で一致することになる。特に、それらの交わりは、式｛３｝及び｛４｝の最小の有理数のＮＴＢ及びＮＤＵＴに依存することになる。
【００５５】
一例として、ＤＯＵＴ＆＝１０２／３３ＦＯＳＣ＆であり、ＴＢ＆＝５／４ＦＯＳＣ＆である状況を考えてみよ。我々は最初に、発振器１９１２の周波数の３４／１１倍としてＤＯＵＴ＆を表している。次に、１１と４の最小公倍数は４４である。当該出力は、クロック信号ＴＢの１１＊５サイクルごと、又はクロック信号ＤＯＵＴの３４＊４サイクルごとに揃うことになる。我々は、クロック信号ＴＢＤＳＰを使用して時間基準発生器１９０８の出力をサンプリングするので、後者はクロック信号ＴＢの周期の１１＊５倍の周期を持つことが必要である。ＤＳＰ１９１６のこのサンプリング・レートは、時間基準発生器１９０８の出力が、コヒーレントに当該被テスト信号をサンプリングするため使用されるのみであることを確実にしている。
【００５６】
クロック信号ＴＢＤＳＰの周波数が、多重周波数のアプリケーションに対するクロック信号ＴＢと異なることが可能であることを、上記の分析は指し示している。特に、上記の例において、クロック信号ＴＢＤＳＰの周波数は、クロック信号ＴＢの周波数より５５倍遅い。掃引するランプ（ジッタのヒストグラムを構築するか、又はＡＣパラメータを測定するためのもの）と共に、各５５番目のエッジをサンプリングすることが未だ望まれているので、該ランプ信号自身に関するこの「サブサンプリング」の効果は、考慮しなければならない。即ち、ＴＢ信号を５５番目のエッジごとに観測することによって、図７のランプ７０８上のポイントごとにサンプリングしないリスクが存在する。しかし、古典的なコヒーレントなサンプリング問題としてこの問題を再述することによって、上記のランプ上の各ポイントは、クロック信号ＴＢの各５５番目のエッジによって見られることを確実にすることが可能である。
【００５７】
一例として、図２０に図解した状況を考えてみよ。この例において、図６の循環メモリ５４４に対応するランプ・メモリは８ビットの長さであり、クロック信号ＴＢＤＳＰ（図２０）の周波数はクロック信号ＴＢの周波数より３倍遅い。当該ランプにおける図２０の全てのサンプル２０００は、全ての８つのサンプルを収集するのに３倍の長さがかかるにもかかわらず、ＤＳＰサンプル２００４を得るために、クロック信号ＴＢＤＳＰによって一意にサンプリングされる。このシナリオから推測される他のことは、図２０が明示するように、ランプ・サンプル２０００が、今や、シャッフルされることである。一般的に、クロック信号ＴＢの周波数のクロック信号ＴＢＤＳＰの周波数に対する比（この場合は３）を、上記ランプ・メモリの長さに関して互いに素に設定することは、当該測定におけるこのコヒーレンスを確実にしている。上記ランプ・メモリの長さが偶数である場合、この比は、単純に奇の整数であることが可能であり、その逆も真である。
【００５８】
この節を終える前に、サンプラ１７１６及び１９２０（それぞれ図１７及び１９）の設計は、例えば、上記の３つの変形のうちの任意の１つであることが可能であることは注意されたい。即ち、Ｄ−ＦＦはジッタを得ようとする場合にのみ使用可能であり、又は、全体のクロック波形をデジタル化する必要がある場合、コンパレータ若しくはＡ／Ｄコンバータを使用可能である。
【００５９】
５．２  ハイスピード・シリアル・パターンに関するジッタ測定
ハイスピード・シリアル・パターンに関するジッタ測定は、本開示の実施形態によって取り組まれている重要なトピックである。ちょうどクロックとは対照的に、ジッタ測定のアプリケーションにおいては、任意のパターン、例えば擬似ランダム・ビット・シーケンス（ＰＲＢＳ）を測定する。実装の観点から、これは、図１９及び２０に関してちょうど記述したものと非常に類似したものとして考えることが可能である。特に、測定される上記シリアル・パターンは、上記時間基準発生器を駆動する同じ基本発振器と同期していることを仮定している。また、上記のテスト・パターンは反復性があることを仮定している。これらの仮定の両方は、不合理ではない。すぐ前に記述した、ちょうど多重周波数クロックの場合のように、同期し反復性のあるテスト・パターンは、タイミングベース発生器の出力クロック（ＴＢ）又はＤＳＰのクロッキング／分析クロック（ＴＢＤＳＰ）のトグルごとに、遷移を含むか又は含まないことができる。この振る舞いは決定性である。上記ＤＳＰのクロッキング／分析クロックＴＢＤＳＰをいつサンプリングするかを制御することによって、上記反復性のシリアル・パターンにおいて、様々な遷移インターバルをウォーク・スルーし、そのジッタを分析することが可能である。
【００６０】
例えば、１２７ビットの長さのＰＲＢＳパターンを考えてみよ。この長さは、等価なクロック周波数のために、等価なＭＤＵＴ＆（「ＭＤＵＴ＆」は斜体の「ＭＤＵＴ」を表す）及びＮＤＵＴ＆（「ＮＤＵＴ＆」は斜体の「ＮＤＵＴ」を表す）にマッピング可能である。これらの要因は、次に、上記の節５．１においてクロック信号に対してちょうど行ったように、繰り返すＰＲＢＳパターンの１２７番目のデータ・ビート全てをサンプリングするために使用可能である。もちろん、今まで、上記のＰＲＢＳシーケンスにおける単一の「ビット」の統計はサンプリングされている。一度、このビットに対するジッタ統計を、上記ＰＲＢＳパターン全体の繰り返しごとにそれをサンプリングすることによって構築すると、観測ウィンドウ全体をシフトし、上記のパターンにおける次のビットをサンプリングすることが可能である。上記ＰＲＢＳパターンにおける各「ビット」の統計的計算を繰り返すことが望ましい理由は、クロック信号に対してとは異なり、上記のパターンにおける各ビットに対する平均エッジ到達時刻を、全てのエッジの上に乗っている他のランダムなジッタ成分から分離することがしばしば望ましいからである。一度、繰り返すテスト・パターンにおける全てのエッジに対する統計が収集されると、データ依存のジッタ（全てのエッジに対する平均到達時刻）のほかに、ランダムで相関のないジッタも、抽出することが可能である。
【００６１】
５．３  ハイスピード・シリアル・パターンに関する、ＢＥＲＴ測定及びＢＥＲＴスキャン測定
ジッタ測定に加えて、ハイスピード・シリアル・パターンに対するビットエラーレート（ＢＥＲ）測定が、しばしば得ようとされている。最低でも、ＢＥＲテスタ（ＢＥＲＴ）は、固定遅延値でハイスピード・デジタル・パターンを本質的にサンプリングし、このサンプリングされたパターンをオンボードのメモリに記憶されている予期されるパターンと比較する。次に、該ハイスピード・パターンを誤って受けた回数を計数し、ＢＥＲの数を計算する。システム相互接続の割当量は、あるハイスピード・リンクに対する最大のＢＥＲを定めており、そのために、ハイスピードでデジタルな設計及びテストの領域において、ＢＥＲ測定は標準的な測定である。ハイスピード・サンプラの必要性はさておき、現代のＢＥＲＴは、サンプリング・ポイントの位置を制御するために、（位相補間器又はアナログ・ディレイラインを使用する）細かな遅延回路を組み込んでいる。この理由は、被テスト信号の非決定性の到達時刻である。即ち、現代のＢＥＲＴは、経路遅延に対して不可知論であることを予期しており、そのためにこのサンプリング・ポイントはプログラム可能でなければならない。加えて、遅延回路の存在は、各々異なる固定サンプリング遅延で複数のＢＥＲ測定を行うＢＥＲＴスキャン測定の実行を可能にしている。上記のサンプリング遅延は、このテストにおいて、徐々に増大又は減少させる。そのような測定は、所与のリンクにおける利用可能なマージンの目安を与えている。
【００６２】
図２１は、特に小型のＢＥＲＴ２１０４を構築するために実装することができる、信号完全性測定システム２１００を図解している。図２１に見ることが可能であるように、システム２１００は、サンプラ（ここではＤ−ＦＦ２１０８）と時間基準発生器２１１２とを、図６のシステム６００において示しているのと実質的に同じやり方で備えることができる。しかし、システム６００との基本的な差は、Ｄ−ＦＦ２１０８の出力での処理アルゴリズムの性質である。図２１の文脈において、時間基準発生器２１１２は、システム２１００（即ちＢＥＲＴ２１０４）のサンプリングの瞬間の制御を提供し、Ｄ−ＦＦ２１０８は、上記のサンプリングの操作を実行する。Ｄ−ＦＦ２１０８を使用してＳＵＴを一度サンプリングすると、例えば逆マルチプレクサ（ｄｅ−ｍｕｘ）２１１６を使用して、それを減速（逆直列化）させ、それから、例えばオンボードのコンパレータ及びエラー・カウンタ２１２４を使用して、オンボードの予期されるメモリ２１２０に記憶されている予期される信号（図解せず）と比較する。なお、この逆直列化のステップは必須ではない。それは、オンボードのメモリ２１２０及びコンパレータ／エラー・カウンタ２１２４が、ハイスピード・シリアル・パターンの周波数で動作不可能な場合にのみ存在する。
【００６３】
また、上記のランプの実施形態とは対照的に、この実施形態においては、固定遅延バージョンの時間基準発生器を使用することに注意されたい。特に、ぎりぎりの最小ＢＥＲ測定において、時間基準発生器２１１２は固定遅延を発生させるようにプログラムすることができ、この固定遅延は、入ってくるストリームに関して最適な場所に、Ｄ−ＦＦ２１０８のサンプリングの瞬間を置いている。次に、このストリームは連続して流れ、コンパレータ／エラー・カウンタ２１２４によってＢＥＲを計算する。代わりに、ＢＥＲＴスキャン測定に対して、時間基準発生器２１１２は繰り返しプログラムされ、増大又は減少する値の固定遅延を発生させることができ、上記ＢＥＲを、そのような遅延の各々に対して測定する。
【００６４】
５．４  汎用オンチップ信号完全性測定
図２２は、信号完全性測定システム２２００の一般的な配置を図解しており、それにおいて、単一の時間基準発生器２２０４は、複数のサンプラ、ここではＤ−ＦＦ２２０８と結合している。これらサンプラは、集積回路のチップ又はチップ・システム（図示せず）、例えばＡＳＩＣ又はＦＰＧＡの内部の戦略的な場所に置き、外部接点（図示せず）と結合させ、それによって複数のサンプリング・ポイント、即ち０からｎまでのプローブ・ポイントを提供している。例えば、これらサンプリング・ポイントは、設計において主要なブロック（図示せず）の間に置き、クロック分配ネットワークの完全性を評価することが可能である。代わりに、これらのサンプラは、例えばＡＳＩＣ又はＦＰＧＡ内部の重いＤＳＰブロック（図示せず）のまわりに置くことが可能である。そのようなブロックは、電力供給ネットワークにかなりのストレスをかけ、結果的に生ずる遅延の劣化による障害を引き起こすことがある。何れの場合においても、重要な点は、単一の時間基準発生器、例えば時間基準発生器２２０４が、複数のサンプリング素子、例えばＤ−ＦＦ２２０８と結合可能なことである。これらのサンプリング素子は、極めて小型であることが可能であり、設計中に容易に合成することが可能である。時間基準発生器２２０４はより小さな面積を消費するが、その一事例のみが、オンチップのジッタ又は信号完全性の測定の文脈の範囲内で実装することを必要としており、オンチップの空間占有の量の観点から、システム２２００を非常に効率的にしている。
【００６５】
本開示のシステム、その構成要素、及び方法は、重大な商業上の可能性を有している。内蔵マクロとして、本開示の信号完全性測定システムは、ＡＳＩＣ、ＦＰＧＡ、及び他の集積回路に配置可能である。ＦＰＧＡは、それらの柔軟性及び費用便益のため、産業において広範な用途が発見されている。しかしＦＰＧＡ技術は、インコヒーレントにノイジーである。これらのノイズ問題を避けるため、設計者はかなり保守的な設計の方法論をしばしば採用している。ＦＰＧＡの内部での信号完全性の測定を可能にすることにより、設計者は、ＦＰＧＡ技術を使用して、より積極的な性能レベルを潜在的に達成可能である。本開示の技術の重大なことは、このＦＰＧＡの内部に集積するのに何らの特別な特徴を必要としないことである。これは、産業において前例のないことである。任意のＦＰＧＡのエンド・ユーザは、該ＦＰＧＡの製造業者に特別なアナログ的特徴を構築するよう要求しなければならないことなく、この技術を用いることが可能である。
【００６６】
５．４  汎用オンチップ信号完全性測定
図２２は、信号完全性測定システム２２００の一般的な配置を図解しており、それにおいて、単一の時間基準発生器２２０４は、複数のサンプラ、ここではＤ−ＦＦ２２０８と結合している。これらサンプラは、集積回路のチップ又はチップ・システム（図示せず）、例えばＡＳＩＣ又はＦＰＧＡの内部の戦略的な場所に置き、外部接点（図示せず）と結合させ、それによって複数のサンプリング・ポイント、即ち０からｎまでのプローブ・ポイントを提供している。例えば、これらサンプリング・ポイントは、設計において主要なブロック（図示せず）の間に置き、クロック分配ネットワークの完全性を評価することが可能である。代わりに、これらのサンプラは、例えばＡＳＩＣ又はＦＰＧＡ内部の重いＤＳＰブロック（図示せず）のまわりに置くことが可能である。そのようなブロックは、電力供給ネットワークにかなりのストレスをかけ、結果的に生ずる遅延の劣化による障害を引き起こすことがある。何れの場合においても、重要な点は、単一の時間基準発生器、例えば時間基準発生器２２０４が、複数のサンプリング素子、例えばＤ−ＦＦ２２０８と結合可能なことである。これらのサンプリング素子は、極めて小型であることが可能であり、設計中に容易に合成することが可能である。時間基準発生器２２０４はより小さな面積を消費するが、その一事例のみが、オンチップのジッタ又は信号完全性の測定の文脈の範囲内で実装することを必要としており、オンチップの空間占有の量の観点から、システム２２００を非常に効率的にしている。
【００６７】
本開示のシステム、その構成要素、及び方法は、重大な商業上の可能性を有している。内蔵マクロとして、本開示の信号完全性測定システムは、ＡＳＩＣ、ＦＰＧＡ、及び他の集積回路に配置可能である。ＦＰＧＡは、それらの柔軟性及び費用便益のため、産業において広範な用途が発見されている。しかしＦＰＧＡ技術は、インコヒーレントにノイジーである。これらのノイズ問題を避けるため、設計者はかなり保守的な設計の方法論をしばしば採用している。ＦＰＧＡの内部での信号完全性の測定を可能にすることにより、設計者は、ＦＰＧＡ技術を使用して、より積極的な性能レベルを潜在的に達成可能である。本開示の技術の重大なことは、このＦＰＧＡの内部に集積するのに何らの特別な特徴を必要としないことである。これは、産業において前例のないことである。任意のＦＰＧＡのエンド・ユーザは、該ＦＰＧＡの製造業者に特別なアナログ的特徴を構築するよう要求しなければならないことなく、この技術を用いることが可能である。
【００６８】
内蔵テストの世界に加えて、この技術は、小型の機器のモジュールに容易に配置することが可能であり、それらは、例えばカナダ国モントリオールのＤＦＴマイクロシステムズ・カナダ・インコーポレーテッドから利用可能なＤＪ６０及びＤＪ５１８のモジュールである。この発明の小サイズで低コストの性質は、そのようなモジュールの製造業者が、従来技術のわずかなコストでジッタ測定能力を用意可能なようにするだろう。
【００６９】
例示の実施形態を上記に開示し、添付の図面において図解してきた。当業者に理解されるように、本発明の精神及び範囲から逸れることなく、ここに特に開示したものに対して、様々な変更、省略、及び追加をなすことができる。
【図１Ａ】
2009544242.tif 000007
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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