(57)【要約】  単一閾値で単一導電型の回路素子からなる増幅器／バッファは、バッファリング／増幅するための１つ以上の入力信号を受信し、前記増幅器／バッファの出力を制御する中間信号を送出する入力段を備える。中間信号は、前記中間信号が所定値を超えたときに、前記中間信号をブーストするように構成したブースト化回路に供給される。前記増幅器／バッファは、更に、少なくとも前記中間信号を受信して増幅／バッファリングした出力信号を送出する出力段を有する。
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【特許請求の範囲】
【請求項１】
単一閾値で単一導電型の回路素子からなる増幅器／バッファであって、
バッファリング／増幅用の１つ以上の入力信号を受信し、前記増幅器／バッファの出力を制御する中間信号を送出する入力段と、
前記中間信号が所定値を超えたときに、前記中間信号をブーストするように構成したブースト化回路と、
少なくとも前記中間信号に応答して増幅／バッファリングした出力信号を送出する出力段と、
を備える増幅器／バッファ。
【請求項２】
前記ブースト化回路は、
前記増幅器／バッファの動作フェーズの間にエネルギーを蓄積し、且つ前記中間信号が所定値を超えたときに、前記蓄積したエネルギーを放電して前記中間信号をブーストするように構成したエネルギー蓄積機構と、
前記動作フェーズ、及び前記中間信号が所定値を超えたか否かを識別し、該識別に依存して、前記中間信号をブーストするか、又はエネルギーを蓄積するかを選択的に可能化する識別回路とを備える、請求項１に記載の増幅器／バッファ。
【請求項３】
前記所定値は、識別回路によって、前記増幅器／バッファの出力状態を識別するための電圧値として識別される、請求項１に記載の増幅器／バッファ。
【請求項４】
前記ブースト化回路は、更に、電流をシンクするように構成した電流源を備える、請求項３に記載の増幅器／バッファ。
【請求項５】
前記電流源を、基準電圧で制御する、請求項４に記載の増幅器／バッファ。
【請求項６】
前記基準電圧を、基準電圧源から受信する、請求項４に記載の増幅器／バッファ。
【請求項７】
前記出力段は、少なくとも前記中間信号を受信し、且つ前記中間信号によって指示される前記増幅器／バッファの出力の識別状態を、選択的にイネーブルにする回路を備える、請求項１に記載の増幅器／バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器／バッファに関し、特に、本発明は、単一閾値で単一導電型の回路素子を有する増幅器／バッファに関する。
【背景技術】
【０００２】
大型の回路では、長い距離にわたって伝送し、且つ多数の回路を駆動するクロック信号及び他の重要な信号は、容量性負荷及び直列抵抗による信号劣化を克服するのにバッファリング／増幅を必要とする。
【０００３】
増幅器／バッファを実現するのに、例えば、高入力インピーダンス、低出力インピーダンス、無視できるほどに僅かな静的電力消費量、及びレール・ツー・レールの出力スイングなどの多くの利点があるために、相補性金属酸化膜半導体（ＣＭＯＳ）回路が用いられる。図１に、従来のＣＭＯＳ技術を用いて直列に接続された２つのインバータを有する増幅器／バッファの一例を示す。この回路の動作は簡素であり、バッファ／増幅器回路が高入力インピーダンス及び極めて低い出力インピーダンスを提示するように各インバータのトランジスタ特性を選定して、バッファリング／増幅した出力をもたらす。図１に示すように、ＣＭＯＳロジック回路は、その名の通り、Ｎ導電型（ＮＭＯＳ）並びにＰ導電型（ＰＭＯＳ）のトランジスタの双方を用いる。例えば、ポリマーエレクトロニクス又はプラスチックエレクトロニクスや、ハードディスクのようなソリッドステートメモリなどの多くの用途では、単一導電型のトランジスタのみを適用するのが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
単一導電型ロジック回路は、製造の際のマスク処理及びリソグラフィ処理の数を減少させることで、チップの生産／製造コストに関して有利である。典型的には、単一導電型ロジック回路は、負荷素子としてデプレッショントランジスタを用いる。デプレッショントランジスタを用いる単一導電型バッファ／増幅器を、図２に示す。この例では、単一導電型バッファ／増幅器は、従来からのＣＭＯＳのＰＭＯＳトランジスタを、負の閾値電圧を有するデプレッションＮＭＯＳトランジスタに取り替えることによって実現している。このデプレッショントランジスタのゲートは、そのソースに接続させる。下側の２つのＮＭＯＳトランジスタは、正の閾値電圧を有し、スイッチとして機能する。上側の２つのＮＭＯＳトランジスタは、負の閾値電圧を有し、電流源として機能する。コンポーネントを適切な規模に定めることによって、出力信号Ｏｕｔは、入力信号のバッファリングしたバージョンをもたらす。しかし、この回路は、高い静的電力損失がある。更に、この回路は、チップ上にデプレッション又はエンハンスメントのトランジスタを製造するのに、より数の多いマスク処理及びリソグラフィ処理を必要とするので、未だ製造コストの利点を提示できていない。更に、この回路は、負の閾値素子がその処理で利用可能でないときには、上側の２つの素子がほとんど電流を導通しなくなるので動作させることができなくなる。
【０００５】
図３に示すように、デプレッション／エンハンスメントトランジスタを、ダイオードモードで接続した従来からのトランジスタによって置き換えることは、デプレッション／エンハンスメントの製造コストに関する問題を解決することができる。ダイオード接続したトランジスタは、対照的に正の閾値を有することができ、このインバータを、単一閾値で単一導電型ロジックとして構成する。インバータを二分する上側の２つのトランジスタは、対応する下側のトランジスタのものよりもかなり弱い導電性となるような規模とし、その出力を回路接地に近い十分低い電圧まで達することができるようにする。ダイオード接続モードのインバータの上側トランジスタを接続して、各トランジスタを同様の特性でチップ上に製造することができる。そのほか、これは、製造プロセスにおけるマスク処理ステップの数の低減を必要とする、単一閾値で単一導電型の回路をもたらす。
【０００６】
この回路で、レール・ツー・レールの出力が問題になる。図３から分かるように、インバータの出力は、Ｖｄｄ−ＶＴの最大値に達する。ここに、ＶＴは、インバータのダイオード接続したトランジスタの閾値電圧である。通常の業界基準及び技術的要件によれば、Ｖｄｄの約１／４が閾値電圧に概略選定されている。この閾値電圧は、トランジスタをスイッチオフするときに閾値以下の漏洩電流を十分低いレベルまで低減させるのに、最小限に必要とされる値である。これは、その出力が達することができる最大値が、Ｖｄｄの３／４あたりまでであることを意味しており、図３の出力端に結合される次のロジックゲートでトランジスタを完全に開放するのに十分でないことにもなる。従って、比較的小さめの出力レンジに、このタイプの回路のカスケード接続を制限することになり、これが主な欠点である。更に、この回路は、入力信号Ｉｎ及び出力信号Ｏｕｔがローの場合には第２の段が大きい零入力電流となり、入力信号Ｉｎ及び出力信号Ｏｕｔがハイの場合には第１の段が大きい零入力電流となるので、極めて大きい電力損失となる。
【０００７】
図４に示すように、比較的大きい零入力電流の問題は、この回路における双方のトランジスタに相補形入力信号を供給することによって解決することができる。この回路構成は、確実に、単なる漏洩電流に対する零入力電流を減少させる。相補形入力信号が要求されることが、この回路の欠点である。この場合も、出力信号のフルスイングは得られない。この回路構成は、入力信号Ｉｎ −（バックゲート効果で拡大した）閾値電圧、の高い電圧までの最大出力スイングをもたらす。これは、この回路の有用性を更に減少させることにさえなり、カスケード接続するのもほとんど不可能になる。
【０００８】
更に、上述した全ての増幅器／バッファは、かなりの立ち上がり及び立下り時間を有し、急峻な立ち上がり及び立下りエッジをもたらさない。
【０００９】
従って、電力損失を低減させ、且つレール・ツー・レールの出力をもたらす単一閾値で単一導電型バッファ／増幅器のニーズがある。
【課題を解決するための手段】
【００１０】
このために、本発明による増幅器／バッファは、単一閾値で単一導電型の回路素子からなり、バッファリング／増幅用の１つ以上の入力信号を受信し、前記増幅器／バッファの出力を制御する中間信号を送出する入力段と、前記中間信号が所定値を超えたときに、前記中間信号をブーストするように構成したブースト化回路と、少なくとも前記中間信号に応答して増幅／バッファリングした出力信号を送出する出力段とを備える。
【００１１】
この増幅器／バッファは、出力のフルスイングを可能にするブースト化回路を備える。この本発明の態様は、単一閾値で単一導電型の回路素子のみを用いる増幅器／バッファでレール・ツー・レールの出力を可能にする。単一導電型で単一閾値のタイプの回路素子を用いることで、マスク処理のステップの数を減少させ、そのほかに、増幅器／バッファの製造コストを低減させる。増幅器／バッファは、Ｐ導電型又はＮ導電型のいずれかの回路素子を用いることで実現することができる。
【００１２】
本発明の別の態様によれば、ブースト化回路は、前記増幅器／バッファの動作フェーズの間にエネルギーを蓄積し、且つ前記中間信号が所定値を超えたときに、前記蓄積したエネルギーを放電して前記中間信号をブーストするように構成したエネルギー蓄積機構と、前記動作フェーズ及び前記中間信号の値を識別し、前記中間信号をブーストするか、又はエネルギーを蓄積するかを選択的に可能化する識別回路とを備える。本発明の更に別の態様によれば、前記所定値は、前記識別回路によって、前記増幅器／バッファの出力状態を識別するための電圧値として識別される。即ち、前記中間信号の値の第１及び第２の極性は、それぞれ第１及び第２の出力状態に対応する。
【００１３】
この本発明の態様によれば、ブースト化回路は、所望されるときに、エネルギーを蓄積し、放電する。本発明によるエネルギー蓄積機構は、電気エネルギーを蓄積可能な任意の蓄積機構とすることができ、コンデンサやインダクタを含む。エネルギー蓄積機構は、単一導電型で単一閾値のタイプの素子からなる。この素子を１つ以上の素子で互いに組み合わせて蓄積機構とすることができる。一例によれば、エネルギー蓄積機構は、複数のコンデンサを有することができる。この複数のコンデンサは、互いに直列又は並列に、或いは逆並列モードで結合させることができる。前記識別回路は、前記増幅器／バッファの動作フェーズの識別を可能にする回路である。前記識別回路は、入力信号の立ち上がりエッジを識別して、それに応じて、蓄積動作又は放電動作を開始する高性能化した回路とすることができる。或いは又、前記識別回路は、比較器回路とすることができる。
【００１４】
本発明の更に別の態様によれば、前記ブースト化回路は、更に、電流をシンクするように構成した電流源とすることができる。基準電圧源によって供給される基準電圧は、随意、電流源を制御することができる。基準電圧源は、外部又は内部の電圧源とすることができる。
【００１５】
本発明のこの態様によれば、ブースト回路は、前記エネルギー蓄積機構へのエネルギーの蓄積を行う蓄積ステップと、前記増幅器／バッファの出力状態の指標となる中間信号をブーストするブーストステップとを可能にする。更に、この本発明の態様によれば、前記増幅器／バッファで組み込むことができる前記ブースト化回路を基準電圧源に設けることができる。或いは又、前記増幅器／バッファは、外部電圧源から前記基準電圧を受信するようにすることもできる。更に、基準電圧は、電流シンクによる電流を制御する。従って、前記電流源が、前記電流源によってシンクする特定の電流量のみをシンクすることができるように、前記基準電圧は選定されている。前記特定の電流量よりも多くなるほど、前記電流源の一端における電圧が増大する。
【００１６】
本発明の別の態様によれば、前記出力段は、少なくとも前記中間信号を受信し、且つ前記中間信号によって指示される前記増幅器／バッファの出力の識別状態を、選択的にイネーブルにする回路を備える。この本発明の態様によれば、フルスイングで増幅／バッファリングした出力信号を送出する回路を提供することができる。更に、この本発明の態様によれば、前記増幅器／バッファが３つ以上のクロック信号を用いる場合に、１つ以上のプルダウン回路を結合させることができ、２つ以上のクロック信号用の出力を接地側又はＶｄｄ側に強く引き込ませるのが望ましい。同様に、２つ以上のプルアップ回路を結合することもできる。
【００１７】
前記入力段、出力段、及びブースト化回路には、ブースト化などの故に生じる電圧のオーバーシュートから各素子を保護する回路を設けることができる。
【００１８】
本発明のこれらの態様及び他の態様は、図面を参照して更に詳細に説明する。
【発明を実施するための最良の形態】
【００１９】
本例の回路では、クロック信号ＣｌｋＡ及びＣｌｋＢは、相補形であり、且つ部分的に重なるエッジを有するとして説明するが、図示するバッファ/増幅器は、これらのクロック信号に限定されることなく、任意の入力信号を適用可能であることは当業者に明らかである。
【００２０】
図１，２，３及び４は、既に説明した。
【００２１】
ここで、図５を参照して説明するに、図５は、本発明による単一導電型で単一閾値のタイプのバッファ／増幅器のブロック図５００を示している。本発明の増幅器／バッファは、バッファリング／増幅のための１つ以上の入力信号ｃｌｋＡ，ｃｌｋＢを受信する入力段５１０を備える。入力段５１０は、前記増幅器／バッファの出力状態を制御する中間信号５１１を送出する。中間信号５１１は、ブースト化回路５２０に供給される。ブースト化回路５２０は、１つ以上の入力信号ｃｌｋＡ，ｃｌｋＢ，ｒｅｆを受信する。ブースト化回路５２０は、前記増幅器／バッファの動作フェーズを識別し、前記中間信号５１１が所定値を超えたときに、中間信号５１１を選択的にブーストするように構成する。前記増幅器／バッファは、更に、少なくとも前記中間信号を受信して、増幅／バッファリングした出力を可能にする出力段５３０を有する。また、出力段は、中間信号５１１によって、前記識別される出力状態に相補的に／整合させることができる出力状態を識別又は制御可能にする、１つ以上の入力信号ＣｌｋＢを受信することができる。以下、回路の動作を説明するに、入力段５１０は、バッファリングか、又は増幅するための入力信号ｃｌｋＡ，ｃｌｋＢを受信し、前記増幅器／バッファの所望の出力状態を指示する中間信号５１１を送出する。この中間信号５１１は、ブースト化回路５２０及び出力段５３０によって受信される。ブースト化回路５２０は、前記増幅器／バッファの回路の動作フェーズを識別し、中間信号５１１のブーストを選択的に可能化する。中間信号をブーストする選択は、中間信号５１１の値が所定値を超えるか否かに従って行う。出力段５３０は、ブースト化した中間信号５１１の受信によって増幅／バッファリングした信号を送出する。この回路の動作は、以下の説明でより明確になる。
【００２２】
ここで、図６を参照するに、図６は、本発明による可能な実施例のうちの一つの詳細なブロック図である。本実施例では、相補形、且つ部分的に重なるエッジを有するクロック信号ｃｌｋＡ及びｃｌｋＢを用いて、その識別されるエッジに対してバッファリング／増幅する。しかしながら、本発明の実施例は、これらの２つの信号のみを使用するものに限定されないことは当業者に明らかである。
【００２３】
本例では、図示する増幅器／バッファが、クロック信号ｃｌｋＡの立ち上がりエッジ及びクロック信号ｃｌｋＢの立ち上がりエッジに応答する例、即ち、増幅器／バッファの出力の立ち上がりエッジは、クロック信号ｃｌｋＡの立ち上がりエッジに追従し、増幅器／バッファの出力の立ち下がりエッジは、クロック信号ｃｌｋＢの立ち上がりエッジに追従する例が示されている。
【００２４】
本実施例に従う増幅器／バッファは、図５の基本ブロック５１０，５２０及び５３０を有する。更に、基準電圧源６１０が、ブースト化回路のブロック５２０に結合している。ブースト化回路５２０は、基準電圧源６１０によって制御される電流源６１１を有し、この電流源の制御信号（基準電圧ｒｅｆ）は、所定の電流をシンクする。更に、ブースト化回５２０は、エネルギー蓄積機構６１３、及び動作フェーズを識別する識別回路６１２を有し、エネルギー蓄積機構６１３へのエネルギー蓄積、及びスイッチ６１４による中間信号５１１のブースト化を促進する。基準電圧ｒｅｆは、外部電圧源から受信するか、又は増幅器／バッファを或る電圧源に設けることによって受信するようにすることもできる。出力段５３０は、クロック信号ｃｌｋＢ及び中間信号５１１を受信するブロック６１８を有する。この回路の動作は、以下の説明で明らかになる。
【００２５】
入力段５１０は、クロック信号ｃｌｋＡ及びｃｌｋＢを受信し、ｃｌｋＡの立ち上がりエッジか、又はｃｌｋＢの立ち上がりエッジのいずれかに応答する中間信号５１１を送出する。ｃｌｋＡの立ち上がりエッジで、ブロック５１０は、増幅器／バッファの所望の出力状態がハイである旨を示す中間信号５１１を送出する。この時点でのブースト化回路５２０を説明する。ハイの中間信号５１１は、スイッチ６１６をスイッチオンし、クロック信号ｃｌｋＢは、スイッチ６１５をスイッチオフする。ここで、この回路をスイッチオンする時点でスイッチ６１４がオン状態であった場合、エネルギー蓄積機構６１３は、中間信号５１１を搬送する信号ライン及びスイッチ６１４を経てエネルギーを蓄積し始める。そして、電流が、電流源６１１を介して流れ始める。電流源６１１は、制限された電流量をシンクするように構成される。これにより、ノード６１９で電圧が増大し、この電圧を、識別回路６１２で識別する。この電圧に応答して、識別回路は、スイッチ６１４をスイッチオフし、エネルギー蓄積機構をトランジスタ６１６によりＶｄｄに結合させて、エネルギー蓄積機構６１３に蓄積した電荷を中間信号５１１のラインへと押し込むことにより、中間信号５１１をブーストする。ブースト化した中間信号５１１の受信で、出力段は、バッファリング／増幅した出力を送出し、クロック信号ｃｌｋＢの立ち上がりエッジに対して出力信号をプルダウンする。この出力ブロックは、係属中の特許出願[１]に記載されているような多重のクロック信号を利用する回路で適用可能とする増幅器／バッファを実現するのに、追加の回路を設けることができることは明らかである。
【００２６】
ここで、図７を参照するに、図７は、本発明による単一導電型で単一閾値のタイプの回路素子を用いて増幅器／バッファの明示した回路図７００を示す。トランジスタ７０１，７０２，及び７０３は、基準電圧源を形成する。基準電圧によって供給される基準電圧は、トランジスタ７０４のゲートに供給される。これにより、このトランジスタ７０４は、電流源として機能する。この場合、ノード７１９が接地レベルであり、且つｃｌｋＡがハイに向かう時に、中間信号７１１は、トランジスタ７０６によってハイに立ち上がり始める。しかしながら、この時点で、トランジスタ７１６は、そのゲート（７１１）が閾値以下であるので、導通していない。ここで、ノード７０５が、この回路をターンオンする時点で、即ち前のクロックサイクルの間、ハイの値に予め荷電していたとすると、トランジスタ７１４はオン状態になる。これは、トランジスタ７０６，７１４、及び電流源７０４によってエネルギー蓄積機構７１２の充電を生じさせる。中間信号７１１がトランジスタ７１６の閾値電圧以上に達するときに、トランジスタ７１６は、トランジスタ７１４及び電流源７０４を流れる電流を増大させる。電流源７０４は、トランジスタ７１６に流す電流未満の電流をシンクするように設計されているため、ノード７１９での電圧が増大する。ノード７１９で増大した電圧は、トランジスタ７０７をターンオンさせ、ノード７０５を接地まで下げるため、トランジスタ７１４はスイッチオフする。この時点で、エネルギー蓄積機構７１２が充電され、トランジスタ７１６が導通し、これによりノード７１９の電圧は、引き込まれ、さらにＶｄｄに向かう。充電したエネルギー蓄積機構（コンデンサ）７１２による容量結合の故に、ノード７１１は、Ｖｄｄ以上に上昇し、トランジスタ７０８を完全に解放状態に引き込む。この状態で、トランジスタ７０８は、出力Ｏｕｔのフルスイングをもたらし、高い電圧供給レベルＶｄｄに向かう。これは、出力パルスの立ち上がりエッジを終了させる。出力パルスの立ち下がりエッジは、入力クロック信号ｃｌｋＡの立ち下がりエッジと部分的に重なる第２の入力信号ｃｌｋＢの立ち上がりエッジによって制御される。ｃｌｋＡが下がり落ち、ｃｌｋＢが立ち上がったときに、トランジスタ７０６は、導通を停止する。中間信号７１１は、トランジスタ７１８及び７１０によって接地に引き込まれる。出力Ｏｕｔは、トランジスタ７０９によってローに引き込まれる。また、ノード７１９は、トランジスタ７１５によって接地に引き込まれる。同時に、ノード７０５は、トランジスタ７１７によって荷電される。ダイオード接続のトランジスタ７１３は、タイミング調整のためでしかないことに留意する。このようにして、増幅器／バッファの立ち上がりエッジ及び立ち下がりエッジの双方を定める。
【００２７】
上述では、Ｎ導電型素子を用いる発明の実施例を説明した。Ｐ導電型素子を用いて変形させた実施例が等しく可能であることは、当業者に明らかである。前述の説明は、その別の実施例に類似して適用することができる。
【００２８】
上述の実施例は、本発明を制限するものではなく、当業者であれば請求の範囲から逸脱することなく多くの別の実施例を設計することができることは明らかである。請求の範囲で、括弧の中に示す場合の参照記号は、請求の範囲を限定するものと解釈すべきではない。用語“含む（備える）”は、請求の範囲に記載したもの以外の要素又はステップの存在を除外するものではない。単数で扱う各要素は、このような複数の要素の存在を除外するものではない。本発明は、適切にプログラムしたコンピュータによるソフトウェアによって実現することもできる。幾つかの手段を有するシステムの請求項では、これらの幾つかの手段を、コンピュータ読み取り可能なソフトウェアか、又はハードウェアの１つの同一アイテムで実施することもできる。
【００２９】
(参考)
[１]欧州特許出願第０５１０８６５３．６号
【図面の簡単な説明】
【００３０】
【図１】２つのインバータを有する標準的なＣＭＯＳバッファ／増幅器回路を示す図である。
【図２】デプレッショントランジスタを用いる、単一導電型バッファ／増幅器用の標準的な回路を示す図である。
【図３】ダイオード接続モードのトランジスタを用いる、単一導電型で単一閾値のタイプのバッファ／増幅器を示す図である。
【図４】相補形入力信号を受信する、単一導電型で単一閾値のタイプのバッファ／増幅器を示す図である。
【図５】本発明による単一導電型で単一閾値のタイプのバッファ／増幅器のブロック図である。
【図６】本発明による単一導電型で単一閾値のタイプのバッファ／増幅器の詳細なブロック図である。
【図７】本発明による単一導電型で単一閾値のタイプのバッファ／増幅器の詳細なブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009523329.tif 000009
【国際調査報告】
2009523329.tif 000010
2009523329.tif 000011
2009523329.tif 000012