(57)【要約】  本発明は、表面層（２０’）と、少なくとも１つの埋込み層（３６、４６）と、支持体（３０）とを備える半導体構造を製造する方法に関し、この方法は、第１の支持体上に、第１の材料でパターン（２３）を形成するステップと、前記パターン間及び前記パターン上に半導体層を形成するステップと、前記半導体層と第２の支持体（３０）とを組み合わせるステップとを備える。【選択図】  図２Ｆ
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【特許請求の範囲】
【請求項１】
表面層（２０’、３０’）と、少なくとも１つの埋込み層（２３、２６、３６）と、基板（３０）とを備える半導体構造を製造する方法であって、
第１の基板（２０）上に、第１の材料でパターン（２３）を形成するステップと、
前記パターン間及び前記パターン上に、第２の半導体材料からなる層（２６）を形成するステップと、
第２の材料からなる前記層（２６）を熱処理して、該層の結晶化度を全体的又は部分的に変化させるステップと、
第２の材料からなる前記層（２６）を第２の基板（３０）と組み合わせるステップと
を備える方法。
【請求項２】
第２の材料からなる前記層が、単結晶及び／又は多結晶及び／又はアモルファスシリコンからなる、請求項１に記載の方法。
【請求項３】
第２の材料からなる前記層が、第１の種類の結晶化度のゾーン（２６ａ）と、前記第１の種類の結晶化度とは異なる第２の種類の結晶化度のゾーン（２６ｂ）とを備える、請求項１又は２に記載の方法。
【請求項４】
表面層（２０’、３０’）と、少なくとも１つの埋込み層（２３、２６、３６）と、基板（３０）とを備える半導体構造を製造する方法であって、
第１の支持体（２０）上に、第１の材料でパターン（２３）を形成するステップと、
前記パターン間及び前記パターン上に、アモルファスシリコン又は単結晶シリコンからなる第２の材料からなる層（２６）を形成するステップと、
第２の材料からなる前記層（２６）を第２の基板（３０）と組み合わせるステップと
を備える方法。
【請求項５】
アモルファスシリコン又は単結晶シリコンからなる前記層を熱処理して、該層の結晶化度を変化させるステップを備える、請求項４に記載の方法。
【請求項６】
アモルファスシリコン又は単結晶シリコンからなる前記層が、第１の種類の結晶化度のゾーン（２６ａ）と、前記第１の種類の結晶化度とは異なる第２の種類の結晶化度のゾーン（２６ｂ）とを備える、請求項４又は５に記載の方法。
【請求項７】
表面層（２０’）と、少なくとも１つの埋込み層（２３、２６、３６）と、基板（３０）とを備える半導体構造を製造する方法であって、
第１の基板（２０）上に、第１の材料でパターン（２３）を形成するステップと、
前記パターン間及び前記パターン上に、第１の種類の結晶化度のゾーン（２６ａ）と、前記第１の種類の結晶化度とは異なる第２の種類の結晶化度のゾーン（２６ｂ）とを備える第２の半導体材料からなる層（２６）を形成するステップと、
第２の材料からなる前記層を第２の基板（３０）と組み合わせるステップと
を備える方法。
【請求項８】
第２の材料からなる前記層が、単結晶及び／又は多結晶及び／又はアモルファスシリコンからなる、請求項７に記載の方法。
【請求項９】
前記パターン（２３）が、誘電体材料からなる第１の層（２２）から生成される、請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
前記誘電体材料が酸化物又は窒化物である、請求項９に記載の方法。
【請求項１１】
前記誘電体材料が、熱酸化によって、ＬＰＣＶＤ法を用いた酸化物堆積によって、又は、ＰＥＣＶＤ法を用いた酸化物堆積によって生成された酸化物である、請求項１０に記載の方法。
【請求項１２】
前記パターン（２３）が、種々の材料及び／又は多層からなる第１の層（２２）から生成される、請求項１〜１１のいずれか一項に記載の方法。
【請求項１３】
第２の材料からなる前記層（２６）が、エピタキシー又は堆積によって形成される、請求項１〜１２のいずれか一項に記載の方法。
【請求項１４】
第２の材料からなる前記層（２６）が、当該層上でエピタキシーが実行される表面に依存する速度で、前記エピタキシーによって形成される請求項１３に記載の方法。
【請求項１５】
前記第２の基板（３０）との組合せの前に、第２の材料からなる前記層（２６）を平坦化するステップを備える、請求項１〜１４のいずれか一項に記載の方法。
【請求項１６】
第２の材料からなる前記層（２６）の表面の前処理の親水性又は疎水性ステップが、前記第２の基板（３０）との組合せの前に実行される、請求項１〜１５のいずれか一項に記載の方法。
【請求項１７】
アニーリングステップが、第２の材料からなる前記層（２６）の前記第２の基板（３０）との組合せの後に実行される、請求項１〜１６のいずれか一項に記載の方法。
【請求項１８】
２つの前記基板（２０、３０）のうちの少なくとも一方を薄層化するステップをさらに備える、請求項１〜１７のいずれか一項に記載の方法。
【請求項１９】
前記パターン（２３）がエッチングによって生成される、請求項１〜１８のいずれか一項に記載の方法。
【請求項２０】
表面層（２０’）と、少なくとも１つの埋められた又は埋め込まれた層（２３、２６、３６）と、基板（３０）とを備える半導体素子であって、
前記埋められた又は埋め込まれた層が、アモルファス又は単結晶シリコンで形成された第１の副層（３６、２６ａ、２６ｂ）を備え、第２の副層が、第１の材料からなるパターン（２３）と、アモルファス又は単結晶シリコンからなるゾーンとを交互に備える半導体素子。
【請求項２１】
表面層（２０’）と、少なくとも１つの埋められた又は埋め込まれた層（２２、２６）と、基板（３０）とを備える半導体素子であって、
前記埋められた又は埋め込まれた層が、第１の材料からなるパターン（２３）と、第２の半導体材料からなるゾーンとを交互に備える第１の副層と、第１の種類の結晶化度のゾーン（２６ａ）と、第２の種類の結晶化度のゾーン（２６ｂ）とを備える第２の副層とを備える半導体素子。
【請求項２２】
前記第２の副層が、単結晶及び／又は多結晶及び／又はアモルファスシリコンからなる、請求項２１に記載の素子。
【請求項２３】
前記第１の材料が誘電体材料である、請求項２０〜２２のいずれか一項に記載の素子。
【発明の詳細な説明】
【技術分野及び従来技術】
【０００１】
本発明は、半導体部品又はＭＥＭＳ型素子、特に、ＳＯＩ又はＳＯＩ型素子の新たな構造の製造に関する。
【０００２】
多くのマイクロシステム又はＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）材料を用いて製造されており、このことは、特に、キャビティの上方に垂下された単結晶シリコン膜を得ることを可能にする。
【０００３】
パワーエレクトロニクス及びマイクロシステムの分野における様々な用途においては、“バルクの”シリコン基板の機能と、ＳＯＩ基板の機能を結合する構造、すなわち、図１に示すように、活性層４の下に、埋込み酸化物（例えば、ＳｉＯ２）からなるローカルゾーン２を備える構造を有することが有利である。
【０００４】
この種の構造を得るために、多くの方法が既に説明されており、例えば、仏国特許第０２１６６４６号に記載されている。
【０００５】
この種の方法において、１つの問題は、不均一な面を調整しなければならないということである。
【０００６】
図１に示すようなＳＯＩゾーンとＳｉゾーンとを備える構造を生成するという問題が突きつけられる。
【０００７】
より具体的には、目的は、特に不均一な面の存在に付随するこの問題の克服において、既知の方法よりもシンプルな方法を見出すことであり、これは、特定の方法を用いる必要がある。
【発明の概要】
【０００８】
本発明は、第一に、表面層と、少なくとも１つの埋められた、又は埋め込まれた層と、支持体とを備える半導体構造を製造する方法に関し、この方法は、
第１の支持体又は基板上に、第１の材料でパターンを形成するステップと、
前記パターン間及び前記パターン上に、第２の半導体材料からなる層を形成するステップと、
前記半導体層を熱処理して、この層の結晶化度を全体的又は部分的に変えるステップと、
前記半導体層を第２の支持体又は基板と組み合わせるステップと
を備える。
【０００９】
前記半導体層は、単結晶及び／又は多結晶及び／又はアモルファスシリコンからなるものとすることができる。
【００１０】
また、前記半導体層は、第１の種類の結晶化度のゾーンと、この第１の種類の結晶化度とは異なる第２の種類の結晶化度のゾーンとを備えるものとすることができる。例えば、前記半導体層は、アモルファス材料からなるゾーンと、多結晶材料からなるゾーンとを備える。別の実施形態によれば、前記半導体層は、結晶質ゾーンと、アモルファス又は多結晶材料からなるゾーンとを備える。
【００１１】
また、本発明は、表面層と、少なくとも１つの埋められた又は埋め込まれた層と、支持体又は基板とを備える半導体構造を製造する方法に関し、この方法は、
第１の支持体又は基板上に、第１の材料でパターンを形成するステップと、
前記パターン間及び前記パターン上に、アモルファスシリコン又は単結晶シリコンからなる第２の層を形成するステップと、
この第２の層を第２の支持体又は基板と組み合わせるステップと
を備える。
【００１２】
前記半導体層を熱処理するステップを、前記半導体層の結晶化度を全体的又は部分的に変えるように実行させてもよい。
【００１３】
前記半導体層は、第１の種類の結晶化度のゾーンと、この第１の種類の結晶化度とは異なる第２の種類の結晶化度のゾーンとを備えるものとすることができる。例えば、半導体層は、アモルファス材料からなるゾーンと、多結晶材料からなるゾーンとを備える。別の実施形態によれば、半導体層は、結晶質ゾーンと、アモルファス又は多結晶材料からなるゾーンとを備える。
【００１４】
また本発明は、表面層と、少なくとも１つの埋められた又は埋め込まれた層と、支持体又は基板とを備える半導体構造を製造する別の方法に関し、この方法は、
第１の支持体又は基板上に、第１の材料でパターンを形成するステップと、
前記パターン間及び前記パターン上に、第１の種類の結晶化度のゾーンと、該第１の種類の結晶化度とは異なる第２の種類の結晶化度のゾーンとを備える半導体層を形成するステップと、
この第２の層を第２の支持体又は基板と組み合わせるステップと
を備える。
【００１５】
前記半導体層は、例えば、単結晶及び／又は多結晶及び／又はアモルファスシリコンからなるものとすることができる。
【００１６】
前記パターンは、例えば、ある層から形成することができ、この層は、絶縁層、例えば、酸化物又は窒化物層とすることができる。この層は、例えば、熱酸化により、又は、ＬＰＣＶＤ法を用いた酸化物堆積により、あるいは、ＰＥＣＶＤ法を用いた酸化物堆積によって生成される。前記パターンは、マイクロエレクトロニクスに用いられる他の従来の何らかの方法によって形成することができる。
【００１７】
一般的に、前記パターンをそこから形成することができるこの層は、種々の材料及び／又は多層からなる層とすることができる。
【００１８】
一般的に、前記半導体層は、エピタキシー又は堆積によって形成することもでき、エピタキシーの場合には、前記半導体層は、エピタキシーがその上で実行される面に依存する速度で形成することができ、このことは、比較的平坦な面を、成長後に得ることを可能にする。
【００１９】
前記半導体層の平坦化のステップを、上記第２の基板との組合せの前に実行することができる。
【００２０】
前記半導体層の表面の親水性又は疎水性の前処理を、この半導体層と、上記第２の支持体又は基板との組合せの前に実行することができる。
【００２１】
アニーリングステップを、前記半導体層と、前記第２の支持体又は基板との組合せ後に実行してもよい。
【００２２】
薄層化のステップ、及び薄層化すべき該基板のエッジ研磨の随意のルーティング段階又はステップは、薄層化の前又は後に実行することができる。
【００２３】
また、本発明は、表面層と、少なくとも１つの埋込み層と、支持体又は基板とを備える半導体素子であって、該埋込み層が、アモルファス又は単結晶シリコンからなる第１の副層と、第１の材料からなるパターンと、アモルファス又は単結晶シリコンからなるゾーンを交互に備える第２の副層とを備える半導体素子にも関する。
【００２４】
また、本発明は、表面層と、少なくとも１つの埋められた又は埋め込まれた層と、支持体又は基板とを備える半導体素子であって、該埋められた又は埋め込まれた層が、第１の材料からなるパターンと、第２の半導体材料からなるゾーンを交互に備える第１の副層と、第１の種類の結晶化度のゾーンと、第２の種類の結晶化度のゾーンとを備える半導体材料からなる第２の副層とを備える半導体素子にも関する。
【００２５】
該第２の副層は、単結晶及び／又は多結晶及び／又はアモルファスシリコンで形成することができる。
【００２６】
本発明による方法のうちの１つにより、そのいくつかのゾーンが、例えば、埋め込まれた、又は、埋められた酸化物層によって基板と絶縁されている、及び他のゾーンが、半導体（例えば、Ｓｉ）バルク（又は、塊）として作用する、可変厚みからなる活性表面層を備える構造を得ることが可能であり、その結果、基板に対する垂直方向の熱伝導及び／又は電気伝導がある。
【００２７】
本発明による方法のうちの１つにより、いくつかのゾーンが、例えば、埋め込まれた、又は、埋められた酸化物層によって基板から絶縁されており、及び他のゾーンが、半導体（例えば、Ｓｉ）バルク（又は、塊）として作用する、可変厚みの活性表面層を備える構造を得ることが可能であり、その結果、該基板に対する垂直方向の熱伝導及び／又は電気伝導がある。
【００２８】
既知の方法に対して、本発明は、（例えば、ＳｉＯ２／Ｓｉを交互に有する）不均一な面の平坦化を回避する。平坦化すべき表面は、均質であり（例えば、エピタキシャル成長によって得られるＳｉ又はシリコンの堆積である）、この場合、異なるアタック速度の問題（“ディッシング（ｄｉｓｈｉｎｇ）”）を解決するための特定の及び複雑な平坦化法を避けることができる。
【００２９】
本発明は、Ｇａ、ＳｉＣ、ＡｓＧａ、ＩｎＰ又はＳｉＧｅ等の他の半導体にも適用することができる。
【特定の実施形態の詳細な説明】
【００３０】
本発明による、図１に示す構造等の構造を製造する方法を、半導体材料、例えば、Ｓｉ２０（図２Ａ）でスタートする図２Ａ〜図２Ｇを参照して説明する。
【００３１】
まず、層２２が生成される。この層は、埋められた層又は埋め込まれた層、あるいは、例えば、特に、シリコン酸化物等の酸化物からなる誘電体層のパターンによって構成される、埋め込まれた又は埋められた層であることが意図されており、厚さが、最終構造に埋められた又は埋込まれたパターン２３（図２Ｂ）の所望の厚さに相当する。この層２２は、種々の方法で、すなわち、熱酸化、又は、ＬＰＣＶＤ酸化物堆積、あるいは、ＰＥＣＶＤ酸化物堆積等によって形成することができる。この埋込み層２２は、用途にとって好ましい機能性に従って、種々の材料（例えば、ＳｉｘＮｙ等の窒化物及び／又はＡｌ２Ｏ３等の酸化物及び／又はドープしたシリコン酸化物（ＰＳＧ型又はＢＰＳＧ型等））及び／又は（ここでもまた、ＳｉｘＮｙ等の窒化物及び／又はＡｌ２Ｏ３等の酸化物及び／又は（ＰＳＧ又はＢＰＳＧ等の）ドープしたシリコン酸化物を有する）多層でも形成することができる。
【００３２】
次に、所定配置のパターン２３がこの層２２内に画成される。これらのパターン間のゾーン２４は、例えば、層２２のリソグラフィー及びエッチングにより、下にある基板２０のレベルまでエッチングされる（図２Ｃ）。この結果、該基板の表面において、パターン２３と、パターン間のゾーン２４とが交互に得られる。パターン２３の配置は、エッチングだけではなく、他の何らかの方法によって得ることができる。この配置は、用途の要求に従って配列される。また、パターンは、（上から見て、円形、及び／又は正方形及び／又はその他等の）種々の形状と、可変サイズ（サブミクロン〜ミリメータ）とを有することができる。パターン２３間のゾーン２４は、基板２０の面２１に達することが可能であり、このことは、この面２１上に、材料（図示した実施例においては、酸化物）からなるパターン２３と、材料がなく、かつ基板２０に直接達する、これらのパターン間のゾーン２４とを交互に設けることを可能にする。従って、パターンは、半導体基板２０の上に直接形成される。
【００３３】
パターンは、酸化、酸化物堆積、エッチング、フォトリソグラフィ等のマイクロ電子法の他の組合せによって得ることができる。
【００３４】
半導体材料２６の堆積又はエピタキシャル成長が、こうして準備された基板上で行われる（図２Ｄ）。一般的に、パターン２３上の厚さｅの層は、パターン２３の形状及び配置と実質的に一致する。
【００３５】
そのため、半導体材料２６からなる層は、パターン上及びパターン間に直接形成される。パターン間では、半導体層が基板２０と接触している。
【００３６】
図３は、上から見た、材料２６が充填されたエッチングゾーン２４がパターン２３間に生成されている基板の実施形態を示す。
【００３７】
図３の構成以外の構成を生成することもできる。
【００３８】
半導体材料２６は、例えば、シリコン（アモルファス、多結晶又は結晶質）であり、シリコンの種類は、用途の要求に従って及び／又は各方法の実現性に従って、特に、堆積しなければならない厚さに従って選択される。他の半導体材料、例えば、ＳｉＣ又はＧａＮ、あるいはＩＩＩ〜Ｖ族の材料物質を選択することもできる。これらの材料の場合には、様々な種類の結晶化度（例えば、多結晶又は単結晶ＳｉＣ）を有するという可能性もある。
【００３９】
表面層２０’、３０’（図２Ｆ及び図２Ｇを参照）の材料と同じタイプ（材料、ドーピング等）の半導体２６を選択することが有利である。しかし、いくつかのケースにおいては、半導体層２６の種類が、表面層２０’、３０’の種類とは異なっていることが有利である。
【００４０】
この材料２６は、基板２０の面２１と、絶縁パターン２３とに交互に接触している。
【００４１】
堆積した材料の厚さｅは、酸化物パターン２３の頂部２５に至ることなく、又は、該頂部の上に堆積材料がない状態となることのない、０＜ｅ’＜ｅの厚さｅ’を得るために、平坦化によるトポロジーの低減を可能にするように選択される。
【００４２】
この半導体材料層２６を生成するのに用いられる方法の種類に従って、様々な結晶化度を得ることができる。例えば、Ｓｉの場合、種々の方法（ＬＰＣＶＤ、ＰＥＣＶＤ等）を用いて、単結晶Ｓｉからなるエピタキシャル層、又は、多結晶又はアモルファスＳｉからなる堆積を生成することが可能である。
【００４３】
交互にＳｉ（基板２０の面２１）とＳｉＯ２（パターン２３）からなるゾーンの上へのアモルファスＳｉの堆積物の生成は、（面２１の上の）多結晶材料と、（パターン２３の上の）アモルファス材料とで交互に入れ替わる層をもたらし、一方、交互にＳｉ（面２１）とＳｉＯ２（パターン２３）からなるゾーンの上へのＳｉのエピタキシャル生成は、一般的に、（面２１の上の）結晶質材料と、（パターン２３の上の）アモルファス又は多結晶材料とで交互に入れ替わる層をもたらす。
【００４４】
従って、いくつかの用途の場合、電気及び／又は熱伝導に関する及び／又はゲッタリング及び／又は機械的特徴に関する要件に従って、層２６の結晶化度を交互に入れ替えることが有利である。そのため、図４に示すように、パターン２３と材料２６の交互の配列を備える単一の副層の上に、第１の種類の結晶化度を有する半導体材料２６ａからなるゾーンと、該第１の種類の結晶化度とは異なる第２の種類の結晶化度を有する半導体材料２６ｂからなるゾーンの交互の配列を形成することが可能である。様々な組合せの実施形態を以下に示す。
【００４５】
また、用途の要求に従って、この堆積層２６の物理的特性、例えば、電気的特性（導電体、絶縁体等）及び／又は熱的（伝導性）及び／又は機械的特性を選定することが可能である。このため、（より多くの又はより少ないドーピングによって）組成及び／又はこの層２６が形成される条件を変えることが可能である。
【００４６】
堆積層２６の熱処理は、該層の結晶化度を変更するように実行することができる。例えば、アモルファス及び／又は多結晶Ｓｉからなる層２６を堆積して、１１００℃でアニーリングすることができる。
【００４７】
層２６のこの熱処理は、基板３０との組合せないしは該基板との接着の前に実行することができ（図２Ｅ参照）、そのため、（該結晶化度を変更することにより）上記層２６を物理的に変更することができる。
【００４８】
この結果、層２６は、滑らかな表面２７（図２Ｄ）を得るように調整することができ、後の接合段階に適応する表面状態を得ることができる。
【００４９】
層２６のこの調整は、平坦化によって、例えば、化学的機械的研磨、機械的薄層化又は化学的薄層化（ドライプラズマアタック又はＲＩＥ、すなわち、表面トポロジーを低減することが可能な反応性イオンエッチング）あるいはこれらの異なる方法の組合せによって実行することができる。
【００５０】
この平坦化は、例えば、層２６のエピタキシーの速度が、その上で成長が行われる面に従って制御される場合、実質的に低減及び／又は回避することができ、例えば（図５）、半導体材料の表面２４０での成長の速度を、酸化物ゾーン２５のレベルでの成長の速度よりも大きくすることができ、これらの相対速度の制御は、この層の成長後に、比較的平坦な面を得ることを可能にする。
【００５１】
次に、このように前処理された基板２０は、例えば、シリコンからなる基板３０への分子付着によって結合される（図２Ｅ）。実行することのできる様々な種類の表面前処理及び結合を以下に示す。
【００５２】
これらの基板の組合せの前に、親水性の又は疎水性の表面前処理を実行することができる。パターン２３が電気的に絶縁性である（例えば、酸化物からなる）場合、所望の最終的な構造は、基板２０’から隔てられたゾーン３６（ＳＯＩ）と、これらのゾーン３６の間の導電性ゾーン４６とを備える（図２Ｆ）。
【００５３】
親水性接合の場合、接合界面に自然酸化物層３４が存在し、該酸化物層は、基板２０と基板３０の間のオーミック接触をうまく処理することができる。この場合、オーミック接触が特定の用途に対して好ましい場合には、該接合界面のレベルにおいて、この酸化物の溶解を引き起こして、導電性ゾーン４６のレベルにおけるオーミック接触を生じるように、高温（１１００℃超）で該構造を処理することが可能である。
【００５４】
いくつかの用途に対しては、熱処理は、より低温で実行することができる。
【００５５】
疎水性接合の場合には、接触配置された面は、自然酸化物３４がなく、直接、オーミック接触が得られる。
【００５６】
好ましくは、接合の後、該構造は、一方で、接合界面の固化（接合強度の強化）を可能にし、他方で、上記の親水性接合の場合に示したように、界面酸化物の溶解及びオーミック接触を生じるように、高温でアニーリングされる。
【００５７】
この熱処理は、該構造に適合し、及び／又は最終的な構造を生成するために実行される後のステップに適合する温度で実行される。
【００５８】
好ましくは、層２６の堆積後に、後の接合界面の固化のための温度以上の温度で、熱処理ステップが実行される。ある場合においては、該温度は、固化温度より低くてもよい。
【００５９】
例えば、シリコンの場合、該熱処理は、７００〜１３００℃の温度で行うことができる。
【００６０】
基板２０及び／又は基板３０は、素子を生ずることになる後の活性半導体層２０’（図２Ｆ）を得るために、該基板の背面を薄層化することができる。図２Ｆにおいては、基板２０が薄層化される。基板３０を薄層化した場合には、図２Ｇのような構造が得られ、この場合、パッド２３の頂部２５は、基板３０’（薄層化後の基板３０）の方に向いているが、層３６によって基板３０’と分離されている。図２Ｆにおいて、パッド２３の他の頂部２５’は、該基板又は薄層化された層２０’の方を向いており、図示した実施形態においては、層２０’と接触している。
【００６１】
この薄層化は、機械的研削、化学的機械的研磨及び／又は機械的研磨及び／又は化学的エッチング（湿式又は乾式）法によって実行することができる。
【００６２】
好ましくは、基板２０が薄層化される（図２Ｆ）。この薄層化は、“Ｓｍａｒｔ−Ｃｕｔ（登録商標）”タイプの技術を用いて、又は、基板破砕によって実行することもできる。“Ｓｍａｒｔ−Ｃｕｔ”タイプの技術は、例えば、Ａ．Ｊ．Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅ等による“Ｗｈｙ  ｃａｎ  Ｓｍａｒｔ−Ｃｕｔ  ｃｈａｎｇｅ  ｔｈｅ  ｆｕｔｕｒｅ  ｏｆ  ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ？”（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｊｏｕｒｎａｌ  ｏｆ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｖｏｌ．１０，Ｎｏ．１，２０００，ｐ．１３１〜１４６）という記事に開示されている。
【００６３】
次に、本発明による実施例について説明する。
【実施例１】
【００６４】
この実施例においては、以下のステップを実行する。
ａ１）例えば、２μｍの酸化物の生成によるシリコン基板２０の熱酸化
ｂ１）後のＳＯＩ及びＳｉゾーンを画成するためのパターン２４のリソグラフィー
ｃ１）画成される後のＳｉゾーンのレベルでの酸化物２２のエッチング及びエッチングマスクの除去
ｄ１）表面の洗浄及び（約６５０℃での）ＬＰＣＶＤによる多結晶シリコン（ｐ−Ｓｉ）層２６の堆積、例えば、約４μｍの厚さを有する層の堆積
ｅ１）１１００℃での熱処理
ｆ１）化学的機械的研磨による、ＳＯＩゾーンとＳｉゾーンの間のトポロジーを除去するためのｐ−Ｓｉ面２６の平坦化。ただし、あるゾーンは、均質なポリＳｉ面に残り、不均一なＳｉＯ２／Ｓｉ面には移動しない。
ｇ１）基板２０／パターン２３／層２６の組合体とシリコンフリーの基板３０の分子付着による直接接合のための親水性洗浄及び接触配置
ｈ１）１１００℃での接合界面の固化のための熱処理
ｉ１）機械的研削の後、例えば、１０μｍの厚さが得られるまでの化学的機械的研磨による、基板２０の背面の薄層化（この最終的な厚さは、用途の要求により、２μｍ〜数百ミクロン、例えば、５００μｍまで変化する可能性がある）。この結果、図２Ｆに示すような構造が得られる。
【実施例２】
【００６５】
この実施例においては、以下のステップが実行される。
ステップａ２〜ｃ２は、ステップａ１〜ｃ１と同じである。
ｄ２）表面の洗浄及びＰＥＣＶＤによるアモルファスシリコン（ａ−Ｓｉ）層２６の堆積、例えば、約５μｍの厚さを有する層の堆積
ｅ２）１１００℃での熱処理
ｆ２）ＳＯＩゾーンとＳｉゾーンの間のトポロジーを除去するための化学的機械的研磨によるａ−Ｓｉ面２６の平坦化
ｇ２）基板２０とシリコンフリー基板３０の分子付着による直接接合のための疎水性洗浄及び接触配置
ｈ２）ｈ１と同じ
ｉ２）機械的研削の後、例えば、２０μｍの厚さが得られるまでの化学的機械的研磨による、基板３０の背面の薄層化。この結果、図２Ｇに示すような構造が得られる。
【実施例３】
【００６６】
この実施例においては、以下のステップを実行する。
ａ３）例えば、３μｍの酸化物によるシリコン基板２０の熱酸化
ｂ３）〜ｃ３）：ｂ１）〜ｃ１）と同じ
ｄ３）表面の洗浄及び（約６５０℃での）ＬＰＣＶＤによる多結晶シリコン（ｐ−Ｓｉ）層２６の堆積、例えば、約７μｍの厚さを有する層の堆積
ｅ３）：ｅ１）と同じ
ｆ３）ドライポリシングによる、ＳＯＩゾーンとＳｉゾーンの間のトポロジーを除去するためのｐ−Ｓｉ面２６の平坦化と、その後の化学的機械的研磨による、表面仕上げ
ｇ３）〜ｈ３）：ｇ１）〜ｈ１）と同じ
ｉ３）機械的研削の後、例えば、２０μｍの厚さが得られるまでの化学的機械的研磨による基板２０の背面の薄層化。この結果、図２Ｆに示すような構造が得られる。
【実施例４】
【００６７】
この実施例においては、以下のステップを実行する。
ａ４）〜ｅ４）：ａ３）〜ｅ３）と同じ
ｆ４）ファインホイール（例えば、＃８０００）を用いた機械的研削による、ＳＯＩゾーンとＳｉゾーンの間のトポロジーを除去するためのｐ−Ｓｉ面２６の平坦化と、その後の表面仕上げのための化学的機械的研磨
ｇ４）〜ｉ４）：ｇ３）〜ｉ３）と同じ
【実施例５】
【００６８】
この実施例においては、以下のステップを実行する。
ａ５）〜ｃ５）：ａ３）〜ｃ３）と同じ
ｄ５）表面の洗浄及び（約７５０℃での）シリコン層２６の堆積、例えば、約１０μｍの厚さを有する層の成長
ｅ５）１１００℃での熱処理
ｆ５）ＳＯＩゾーンとＳｉゾーンの間のトポロジーを除去するための化学的機械的研磨によるＳｉ面２６の平坦化
ｇ５）：ｇ２）と同じ
ｈ５）１１５０℃での接合界面の固化のための熱処理
ｉ５）機械的研削の後、例えば、１０μｍの厚さが得られるまでの化学的機械的研磨による、基板３０の背面の薄層化。
【実施例６】
【００６９】
この実施例においては、以下のステップを実行する。
ａ６）〜ｃ６）：ａ２）〜ｃ２）と同じ
ｄ６）表面の洗浄及び（約８５０℃での）シリコン層２６のエピタキシー、例えば、約１０μｍの厚さを有する層の成長
ｅ６）〜ｆ６）：ｅ５）〜ｆ５）と同じ
ｇ６）基板２０とシリコンフリー基板３０の分子付着による直接接合のための疎水性洗浄及び接触配置
ｈ６）８５０℃での接合界面の固化のための熱処理
ｉ６）：ｈ５と同じ
【００７０】
本発明に関係する用途の分野は、パワーエレクトロニクス用途及びＭＥＭＳの製造である。
【００７１】
また、垂直方向の電気伝導をもたらす接触パッドを有する絶縁構造を生成することも可能である。
【００７２】
また、（Ｓｉ上及びＳＯＩ上に）混合コンポーネントを、ならびに熱排出を要する（垂直方向の熱伝導性）コンポーネントを生成することも可能である。第２のケースにおいては、伝導は、本質的に熱的であり、電気的なものではない。典型的には、例えば、電気的絶縁特性を有すると共に、（例えば、より多くの熱排出を要するコンポーネントに対応して）良好な垂直方向の熱伝導性を有する、アモルファスシリコンからなる半導体層を堆積することが可能である。
【００７３】
電気的及び／又は熱的伝導性に関する様々な要求、及び／又は他の要求を満たすために、上述した材料物質以外の材料物質、すなわち、ＳｉＣ（良好な熱伝導性特性）又はＧａＮ、あるいは、ＩＩＩ〜Ｖ族の材料物質等を、上記基板の一方に、又は、接合層（エピタキシー、堆積等）に用いることができる。
【図面の簡単な説明】
【００７４】
【図１】混合ＢＳＯＩ型構造を示す。
【図２Ａ】本発明による製造方法の一段階を示す。
【図２Ｂ】本発明による製造方法の一段階を示す。
【図２Ｃ】本発明による製造方法の一段階を示す。
【図２Ｄ】本発明による製造方法の一段階を示す。
【図２Ｅ】本発明による製造方法の一段階を示す。
【図２Ｆ】本発明による製造方法の一段階を示す。
【図２Ｇ】本発明による製造方法の一段階を示す。
【図３】上から見た、本発明による構造を示す。
【図４】本発明による素子の代替例を示す。
【図５】異なる面に対するエピタキシャル成長の場合を示す。
【符号の説明】
【００７５】
２０…基板、２０’…表面層、２３…パターン、２６…埋込み層、３０…基板、３０’…表面層、３４…自然酸化物層、３６…埋込み層。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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