(57)【要約】マザーボードに搭載できる半導体ダイパッケージが開示される。半導体ダイパッケージは基板、および基板上に搭載された第１の半導体ダイを含み、第１の半導体ダイはその両面の第１の入力領域および第１の出力領域を含む第１の垂直デバイスを含んでいる。半導体ダイパッケージは基板上に搭載された第２の半導体ダイを含み、第２の半導体ダイはその両面の第２の入力領域および第２の出力領域を含む第２の垂直デバイスを含んでいる。実質的に平坦な導電性ノードクリップが第１の半導体ダイ内の第１の出力領域および第２の半導体ダイ内の第２の入力領域を電気的に連絡させる。第１の半導体ダイおよび第２の半導体ダイは基板および導電性ノードクリップ間にある。
2009534869.tif 000002
【特許請求の範囲】
【請求項１】
マザーボードに搭載することができる半導体ダイパッケージであって、
基板と、
基板上に搭載された第１の半導体ダイであって、その両面の第１の入力領域および第１の出力領域を含む第１の垂直デバイスを含む第１の半導体ダイと、
基板上に搭載された第２の半導体ダイであって、その両面の第２の入力領域および第２の出力領域を含む第２の垂直デバイスを含む第２の半導体ダイと、
第１の半導体ダイ内の第１の出力領域を第２の半導体ダイ内の第２の入力領域に電気的に連絡する導電性ノードクリップと、
を含み、
第１の半導体ダイおよび第２の半導体ダイは基板および導電性ノードクリップ間にある半導体ダイパッケージ。
【請求項２】
請求項１に記載の半導体ダイパッケージであって、基板はリードフレーム構造である半導体ダイパッケージ。
【請求項３】
請求項１に記載の半導体ダイパッケージであって、さらに、成形材料を含み、成形材料は第１の半導体ダイおよび第２の半導体ダイを被覆する半導体ダイパッケージ。
【請求項４】
請求項１に記載の半導体ダイパッケージであって、第１の半導体ダイはローサイドＭＯＳＦＥＴを含み第２の半導体ダイはハイサイドＭＯＳＦＥＴを含み、第１および第２の入力領域はソース領域であり、第１および第２の出力領域はドレイン領域である半導体ダイパッケージ。
【請求項５】
請求項１に記載の半導体ダイパッケージであって、さらに、基板上に搭載されたコントローラダイを含む半導体ダイパッケージ。
【請求項６】
請求項１に記載の半導体ダイパッケージであって、さらに、成形材料を含み、成形材料は第１の半導体ダイおよび第２の半導体ダイを被覆し、導電性ノードクリップは成形材料を通して露出され、成形材料の外部表面と実質的に共面の表面を有する半導体ダイパッケージ。
【請求項７】
請求項１に記載の半導体ダイパッケージであって、マイクロ−リードフレームパッケージ（ＭＬＰ）である半導体ダイパッケージ。
【請求項８】
請求項１に記載の半導体ダイパッケージであって、さらに、第２の半導体ダイおよび導電性ノードクリップ間に第２の基板を含む半導体ダイパッケージ。
【請求項９】
請求項１に記載の半導体ダイパッケージであって、第１の半導体ダイ、第２の半導体ダイ、および導電性ノードクリップは同期バックコンバータ回路の一部を形成する半導体ダイパッケージ。
【請求項１０】
請求項１に記載の半導体ダイパッケージであって、導電性ノードクリップは階段状構造を有する半導体ダイパッケージ。
【請求項１１】
請求項１に記載の半導体ダイパッケージを含む電気的アセンブリ。
【請求項１２】
マザーボードに搭載することができる半導体ダイパッケージの製造方法であって、
第１の半導体ダイを基板上に搭載するステップであって、第１の半導体ダイはその両面の第１の入力領域および第１の出力領域を含む第１の垂直デバイスを含むステップと、
第２の半導体ダイを基板上に搭載するステップであって、第２の半導体ダイはその両面の第２の入力領域および第２の出力領域を含む第２の垂直デバイスを含むステップと、
第１の半導体ダイおよび第２の半導体ダイに導電性ノードクリップを取り付けるステップであって、導電性ノードクリップは第１の半導体ダイ内の第１の出力領域を第２の半導体ダイ内の第２の入力領域に電気的に連絡するステップと、
を含む方法。
【請求項１３】
請求項１２に記載の方法であって、さらに、成形材料を第１および第２の半導体ダイ周りに成形するステップを含む方法。
【請求項１４】
請求項１２に記載の方法であって、第１の半導体ダイ、第２の半導体ダイ、および導電性ノードクリップは同期バックコンバータ回路の一部を形成する方法。
【請求項１５】
請求項１２に記載の方法であって、基板はリードフレーム構造である方法。
【請求項１６】
請求項１２に記載の方法であって、さらに、成形材料を第１および第２の半導体ダイ周りに成形するステップを含み、成形材料は導電性ノードクリップの表面と実質的に共面の外部表面を有する方法。
【請求項１７】
請求項１２に記載の方法であって、第１の半導体ダイはローサイドＭＯＳＦＥＴを含み第２の半導体ダイはハイサイドＭＯＳＦＥＴを含み、第１および第２の入力領域はソース領域であり、第１および第２の出力領域はドレイン領域である方法。
【請求項１８】
請求項１２に記載の方法であって、第１の半導体ダイはそれが基板に搭載される時に第１のサブパッケージの一部であり、第２の半導体ダイはそれが基板に搭載される時に第２のサブパッケージの一部である方法。
【請求項１９】
請求項１２に記載の方法であって、導電性ノードクリップは銅により構成される方法。
【請求項２０】
請求項１２に記載の方法であって、さらに、コントローラダイを基板に搭載するステップを含む方法。
【請求項２１】
マザーボードに搭載することができる半導体ダイパッケージの製造方法であって、
第１の半導体ダイを得るステップであって、第１の半導体ダイはその両面の第１の入力領域および第１の出力領域を含む第１の垂直デバイスを含むステップと、
第２の半導体を得るステップであって、第２の半導体ダイはその両面の第２の入力領域および第２の出力領域を含む第２の垂直デバイスを含むステップと、
第１の半導体ダイおよび第２の半導体ダイに導電性ノードクリップを取り付けるステップであって、導電性ノードクリップは第１の半導体ダイ内の第１の出力領域を第２の半導体ダイ内の第２の入力領域に電気的に連絡するステップと、
第１の半導体ダイ、第２の半導体ダイ、および導電性ノードクリップを基板に取り付けるステップと、
成形工程を実施してパッケージを形成するステップと、
を含む方法。
【請求項２２】
請求項２１に記載の方法であって、第１および第２の半導体ダイは導電性ノードクリップに取り付けられる前に別々のサブパッケージ内に存在する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の背景）
同期バックコンバータ（ｓｙｎｃｈｒｏｎｏｕｓ  ｂｕｃｋ  ｃｏｎｖｅｒｔｅｒ）は電圧調整用に使用されている。典型的な同期バックコンバータはコントローラＩＣ（集積回路）、ハイサイド・パワーＭＯＳＦＥＴおよびローサイド・パワーＭＯＳＦＥＴを使用することができる。
【背景技術】
【０００２】
図１は典型的な同期バックコンバータの単純化された回路図である。同期バックコンバータ（ＳＢＣ）１０はハイサイド金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１２およびローサイドＭＯＳＦＥＴ１４を含んでいる。ローサイドＭＯＳＦＥＴ１４のドレインＤはノードＳを介してハイサイドＭＯＳＦＥＴ１２のソースＳに電気的に接続されている。ＰＷＭ（パルス幅変調器）コントローラがハイおよびローサイドＭＯＳＦＥＴ１２、１４のゲートＧを制御することができる。
【０００３】
ＳＢＣ１０内の、それぞれ、ハイサイドＭＯＳＦＥＴ１２のソースＳとローサイドＭＯＳＦＥＴ１４のドレインＤとの間のノード接続は、望ましくは、ＳＢＣ１０が適度の高い動作／スイッチング周波数で使用できるように非常に低いインダクタンスを有する。ＭＯＳＦＥＴ１２および１４が個別デバイスとして構成される場合、ＳＢＣ１０の回路レイアウトの設計は、望ましくは、寄生インダクタンスを低減するように最適化される。あるいは、ＳＢＣ１０は単一パッケージ内の単一コンバータ内の完全集積同期バックコンバータとして構成することができ、それは、それぞれ、ハイおよびローサイドＭＯＳＦＥＴ１２および１４のソースＳおよびドレインＤ間の接続内の寄生インダクタンスを低減するように設計されレイアウトされている。しかしながら、このような完全集積デバイスはしばしば他の用途および／または設計とは両立しない特定用途および／または設計デバイスとなる傾向がある。さらに、ＭＯＳＦＥＴを接続する印刷回路板トレース／導体は通常は高レベルの電流を維持するにはあまり適切ではない。
【０００４】
従来のパッケージを使用する同期バックコンバータでは、ハイサイドＭＯＳＦＥＴソースはボンディングワイヤによりローサイドＭＯＳＦＥＴドレインに接続される。それにより高い寄生インダクタンスが作り出される。さらに、従来のパッケージでは、ドライバＩＣのハイサイドおよびローサイドＭＯＳＦＥＴゲート、ソースおよびドレインとの接続もボンディングワイヤおよびＭＯＳＦＥＴを支持する個別ダイパドルを使用して実施される。個別パドルを使用するにはより長いボンディングワイヤを使用する必要がある。このような要素により従来のパッケージの高周波数電力効率および熱性能が低減させる。一般的には、マルチダイ・パドルパッケージは本発明の実施例よりもパッケージ信頼度が低い。さらに、一般的には、マルチダイ・パドルデバイスは横方向に配置されるためパッケージの物理的サイズはより大きくなりパッケージの信頼度（たとえば、リフロー／半田付け／マウンティング工程中の湿気に対する感度）は低下する。さらに、従来のパッケージは熱をうまく放散せず、このタイプのパッケージの放熱性を改善することが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、改善された半導体ダイパッケージ、半導体ダイパッケージの製造方法、およびこのような半導体ダイパッケージを使用する電気アセンブリを提供することが望ましい。
【課題を解決するための手段】
【０００６】
（発明の概要）
本発明の実施例は半導体ダイパッケージ、半導体ダイパッケージの製造方法、および半導体ダイパッケージを含む電気アセンブリに向けられている。
【０００７】
本発明の一実施例は半導体ダイパッケージに向けられている。半導体ダイパッケージは基板、および基板上に搭載された第１の半導体ダイを含み、第１の半導体ダイはその両面の第１の入力領域および第１の出力領域を含む第１の垂直デバイスを含んでいる。半導体ダイパッケージは基板上に搭載された第２の半導体ダイを含み、第２の半導体ダイはその両面の第２の入力領域および第２の出力領域を含む第２の垂直デバイスを含んでいる。導電性ノードクリップが第１の半導体ダイ内の第１の出力領域（たとえば、ローサイドＭＯＳＦＥＴ内のドレイン領域）および第２の半導体ダイ内の第２の入力領域（たとえば、ハイサイドＭＯＳＦＥＴ内のソース領域）を電気的に連絡させる。第１の半導体ダイおよび第２の半導体ダイは基版と導電性ノードクリップ間にある。
【０００８】
本発明のもう１つの実施例は半導体ダイパッケージの製造方法に向けられている。この方法は第１の半導体ダイを基板に搭載するステップを含み、第１の半導体ダイはその両面の第１の入力領域および第１の出力領域を含む第１の垂直デバイスを含んでいる。この方法は第２の半導体ダイを基板に搭載するステップをも含み、第２の半導体ダイはその両面の第２の入力領域および第２の出力領域を含む第２の垂直デバイスを含んでいる。次に、導電性ノードクリップが第１の半導体ダイおよび第２の半導体ダイに取り付けられる。導電性ノードクリップは第１の半導体ダイ内の第１の出力領域を第２の半導体ダイ内の第２の入力領域と電気的に連絡させる。
【０００９】
本発明のもう１つの実施例はマザーボードに搭載できる半導体ダイパッケージの製造方法に向けられ、この方法は第１の半導体ダイの両面の第１の入力領域および第１の出力領域を含む第１の垂直デバイスを含む第１の半導体ダイを得るステップと、第２の半導体ダイの両面の第２の入力領域および第２の出力領域を含む第２の垂直デバイスを含む第２の半導体を得るステップと、第１の半導体ダイ内の第１の出力領域を第２の半導体ダイ内の第２の入力領域に電気的に連絡させる導電性ノードクリップを第１の半導体ダイおよび第２の半導体ダイに取り付けるステップと、第１の半導体ダイ、第２の半導体ダイ、および導電性ノードクリップを基板に取り付けるステップと、成形工程を実施してパッケージを形成するステップと、を含んでいる。
【００１０】
以下に、これらおよびその他の実施例について詳細に記述する。
【実施例】
【００１１】
（詳細な説明）
本発明の実施例は半導体ダイパッケージおよびその製造方法に向けられる。本発明の実施例に従った半導体ダイパッケージは基板、および基板上に搭載された第１の半導体ダイを含み、第１の半導体ダイはその両面の第１の入力領域（たとえば、ソース領域）および第１の出力領域（たとえば、ドレイン領域）を含む第１の垂直デバイス（たとえば、ローサイドＭＯＳＦＥＴ）を含んでいる。半導体ダイパッケージは基板上に搭載された第２の半導体ダイを含んでいる。第２の半導体ダイはその両面の第２の入力領域（たとえば、ソース領域）および第２の出力領域（たとえば、ドレイン領域）を含む第２の垂直デバイス（たとえば、ハイサイドＭＯＳＦＥＴ）を含んでいる。導電性ノードクリップが第１の半導体ダイ内の第１の出力領域と第２の半導体ダイ内の第２の入力領域を電気的に連絡させる。第１の半導体ダイおよび第２の半導体ダイは基版と導電性ノードクリップ間にある。成形材料が基板の少なくとも一部、第１および第２の半導体ダイ、および導電性ノードクリップを被覆することができる。半導体ダイパッケージは独立したものとすることができマザーボードに搭載することができる。
【００１２】
半導体ダイパッケージ内で使用される基板は任意適切な構成を有することができる。本発明の好ましい実施例では、基板はリードフレーム構造の形である。「リードフレーム構造」という用語はリードフレームから引き出される構造を指す。リードフレーム構造は、たとえば、従来技術で公知のスタンピング工程により形成することができる。典型的なリードフレーム構造は予め定められたパターンを形成するように連続導電性シートをエッチングして形成することもできる。このように、本発明の実施例では、半導体ダイパッケージ内のリードフレーム構造は連続金属構造または不連続金属構造とすることができる。
【００１３】
本発明の実施例に従ったリードフレーム構造は元々タイバー（ｔｉｅ−ｂａｒｓ）により一緒に接続されるリードフレーム構造アレイ内の多くのリードフレーム構造の１つとすることができる。半導体ダイパッケージの製造工程中に、リードフレーム構造アレイを切断して個別のリードフレーム構造を互いに分離することができる。この切断の結果、最終半導体ダイパッケージ内のリードフレーム構造の一部（ソースリードおよびゲートリード等）は互いに電気的および機械的に切り離すことができる。他の実施例では、本発明の実施例に従って半導体ダイパッケージを製造する時にリードフレーム構造のアレイは使用されない。
【００１４】
本発明の実施例に従ったリードフレーム構造は任意適切な材料により構成し、任意適切な形状を有し、任意適切な厚さを有することができる。典型的なリードフレーム構造材料は銅、アルミニウム、金、等の金属、およびその合金を含む。リードフレーム構造は金、クロム、銀、パラジウム、ニッケル、等のめっき層のようなめっき層も含むことができる。
【００１５】
本発明の実施例に従ったリードフレーム構造は任意適切な構成を有することもできる。たとえば、リードフレーム構造はおよそ１ｍｍよりも小さい（たとえば、およそ０．５ｍｍよりも小さい）厚さを含む任意適切な厚さを有することもできる。さらに、リードフレーム構造はダイ取付パドル（ＤＡＰ）を形成することができるいくつかのダイ取付領域を有することができる。リードはダイ取付領域から横方向に延びることができる。それらはダイ取付領域を形成する表面と共面であったりなかったりする表面を有することもできる。たとえば、ある例では、リードはダイ取付領域に関して下向きに曲がることができる。
【００１６】
リードフレーム構造のリードが成形材料を過ぎて横方向に延びなければ、基板は「リードレス」基板と見なされ、この基板を含むパッケージは「リードレス」パッケージと見なすことができる。リードフレーム構造のリードが成形材料を過ぎて延びる場合、基板は「リード付き」基板となり、パッケージは「リード付き」パッケージとなることができる。
【００１７】
成形材料は任意適切な材料を含むことができる。適切な成形材料はビフェニール系材料、および多官能橋かけエポキシ樹脂複合材料を含むことができる。適切な成形材料が液状または半固体状でリードフレーム構造上に堆積され、その後硬化される。
【００１８】
基板上に搭載される第１および第２の半導体ダイは任意適切なタイプの垂直半導体デバイスを含むことができる。垂直デバイスは少なくともダイの一面の入力とダイの他面の出力を有し、電流がダイを垂直に流れるようにされる。典型的な半導体デバイスは、あらゆる目的に対して本開示の一部としてここに組み入れられている、２００４年１２月２９日に出願された米国特許出願第１１／０２６，２７６号にも記載されている。
【００１９】
垂直パワートランジスタはＶＤＭＯＳトランジスタおよび垂直バイポーラ・トランジスタを含んでいる。ＶＤＭＯＳトランジスタは拡散により形成された２つ以上の半導体領域を有する。それはソース領域、ドレイン領域、およびゲートを有する。ソース領域およびドレイン領域が半導体ダイの両面にあるためにデバイスは垂直である。ゲートはトレンチゲート構造またはプレーナゲート構造とすることができ、ソース領域と同じ表面に形成される。トレンチゲート構造はプレーナゲート構造よりも狭く占有スペースが少ないため好ましい。動作中に、ＶＤＭＯＳデバイス内のソース領域からドレイン領域への電流の流れはダイ表面に実質的に垂直である。
【００２０】
図２（ａ）は本発明の実施例に従った半導体ダイパッケージ１００の側面断面図である。半導体ダイパッケージ１００はリードフレーム構造５１を含み、それはドレイン構造Ｄ１、ソース構造Ｓ２、およびスイッチノード構造ＳＷを含んでいる。リードフレーム構造５１のさらなる詳細は図３を参照して後述される。
【００２１】
第１の半導体ダイ２２がリードフレーム構造５１上に搭載される。第１の半導体ダイ２２はダイ２２の一面の第１の入力領域と、ダイ２２の反対面の第２の出力領域を含むことができる。この例では、第１の入力領域はソース領域Ｓとすることができ、出力領域はドレイン領域Ｄとすることができる。ドレイン領域Ｄはリードフレーム構造５１から遠い位置にあり（すなわち、離れている）、ソース領域Ｓはリードフレーム構造５１に隣接している（すなわち、近い）。第１の半導体ダイ２２内のソース領域Ｓ、ドレイン領域Ｄ、およびゲート領域はローサイドＭＯＳＦＥＴデバイスを形成することができる。ローサイドＭＯＳＦＥＴデバイスは同期バックコンバータ回路、その他の回路に使用することができる。
【００２２】
第１の半導体ダイ２２のソース領域Ｓは半田ボール２１を使用してリードフレーム構造５１のソース構造Ｓ２に電気的に接続することができる。半田ボール２１の代りに、半田コラム、半田ログ、導電性コラム、および／または導電性接着剤を他の実施例で使用することができる。
【００２３】
ドレインクリップ４０が半田２４、または他の導電性材料（たとえば、導電性接着剤）、を介して第１の半導体ダイ２２内のドレイン領域Ｄに取り付けられる。ドレインクリップ４０は第１の半導体ダイ２２の厚さよりも長くすることができるいくつかのスタンプ領域４０（ａ）を有することができる。スタンプ領域４０（ａ）は導電性コーンの形状とすることができ、第１の半導体ダイ２２内のドレイン領域Ｄをリードフレーム構造５１のスイッチノード構造ＳＷに電気的に接続することができる。ドレインクリップ４０はユニット金属片とすることができ、銅等の導電性材料で作ることができる。
【００２４】
第２の半導体ダイ３２は半田３０を使用してリードフレーム構造５１のドレイン構造Ｄ１に搭載することができる。ドレイン構造Ｄ１およびソース構造Ｄ２はリードフレーム構造５１内の２つの別々のダイ取付パドルの一部とすることができる。第２の半導体ダイ３２のドレイン領域Ｄはリードフレーム構造５１に隣接しており、第２の半導体ダイ３２のソース領域Ｓはリードフレーム構造５１から遠い位置にある。第２の半導体ダイ３２内のソース領域Ｓ、ドレイン領域Ｄ、およびゲート領域（図示せず）は同期バックコンバータ回路、または他の回路内のハイサイドＭＯＳＦＥＴデバイスの一部とすることができる。
【００２５】
必要に応じて第２の基板３６を第２の半導体ダイのソース領域Ｓに取り付けることができる。後述するように、第２の基板３６は第２の半導体ダイ３２内のゲートおよびソース領域をリードフレーム構造５１の他の部分（図示せず）に電気的に接続することができる。それは導電性ノードクリップ５２を第２の半導体ダイ３２内のソース領域Ｓに電気的に接続することもできる。第２の基板３６は２つ以上の導電および絶縁層を有する回路化された基板とすることができ、ソースおよびゲート電流を第２の半導体ダイ内のソース領域Ｓおよびゲート領域へ送ることができる。
【００２６】
導電性ノードクリップ５２は銅、アルミニウム、およびそれらの合金等の導電性材料で構成することができる。それは一般的に平坦な構造を有することができる。図２において、導電性ノードクリップ５２は階段状構造を有し、一般的に平坦である。階段状構造は均一に形づくられたダイパッケージを提供する。それは第１の半導体ダイ２２のドレイン領域Ｄおよび第２の半導体ダイ３２のソース領域Ｓを、それぞれ、半田２４および半田３４を介して、電気的に接続することができる。
【００２７】
成形材料５０が第１および第２の半導体ダイ２２、３２の周りに成形され、成形材料５０の外部表面は導電性ノードクリップ５２の外部表面と実質的に共面とすることができる。適切な成形材料は前記されたものである。
【００２８】
半導体ダイパッケージ１００において、成形材料５０の外部表面は導電性ノードクリップ５２だけでなくリードフレーム構造５１の表面と実質的に共面である。この例では、リードフレーム構造５１のリードは成形材料５０の横表面を過ぎて延びることはない。
【００２９】
図２（ａ）に示す半導体ダイパッケージを形成するために、いくつかのサブパッケージを最初に形成することができ、これらをリードフレーム構造等に搭載してアセンブリを形成することができる。続いて形成されるアセンブリを成形して単体化することができる。
【００３０】
図２（ｂ）は前記した半導体ダイパッケージのある部分の斜視図である。図２（ａ）−２（ｂ）において、同じ番号は同じ素子を示すため図２（ｂ）の素子の説明をここでは繰り返さない。
【００３１】
図２（ｂ）は２つのサブパッケージ３００（ａ）、３００（ｂ）を含むアセンブリを示す。第１のサブパッケージ３００（ａ）はＭＯＳＦＥＴ  ＢＧＡ（ボールグリッドアレイ）タイプパッケージと呼ぶことができ、第２のサブパッケージ３００（ｂ）は基板ベース非成形タイプパッケージと呼ぶことができる。ある実施例では、これらのサブパッケージは別々に形成し、次に、導電性ノードクリップ５２上に搭載することができる。たとえば、クリップ４０およびクリップ４０に取り付けられた半田バンプ付き第１の半導体ダイ２２を含む第１のサブパッケージ３００（ａ）が形成される。その前または後で、第２の基板３６、第２の基板３６上に搭載された第２の半導体ダイ３２、および第２の半導体ダイ３２に付属する半田２０２、２０３を含む第２のサブパッケージ３００（ｂ）を形成する。第１および第２のサブパッケージ３００（ａ）、３００（ｂ）を、次に、導電性ノードクリップ５２上に搭載することができる（たとえば、半田はたは導電性接着剤により）。次に、全体アセンブリをフリップオーバすることにより、図２（ｂ）に示すアセンブリを図４に示すリードフレーム構造５１上に搭載することができる（固定コントローラ１１０有りまたは無し）。次に、成形工程を実施してサブパッケージ３００（ａ）、３００（ｂ）周りに成形材料を形成することができ、ソーイング工程を実施して形成されたパッケージを他のパッケージから分離することができる。このように、図２（ａ）に示すパッケージをその後作り出すことができる。
【００３２】
図３−８は本発明の実施例に従ったパッケージのさまざまなコンポーネントに関する詳細を提供する。パッケージを形成する好ましい方法は前記したようにサブパッケージを形成することであるが、パッケージのコンポーネントは若干の例においてサブパッケージを形成せずに組み立てることができる。
【００３３】
図３は本発明の実施例に従ったリードフレーム構造５１の平面図である。リードフレーム構造５１はハイサイドＭＯＳＦＥＴ内のドレイン領域へのドレイン接続用の第１のダイ取付パドル（ＤＡＰ）５０（ａ）、およびローサイドＭＯＳＦＥＴ内のソース領域へのソース接続用の第２のＤＡＰ５０（ｂ）を含んでいる。それぞれ、ハイサイドＭＯＳＦＥＴ内のゲート領域、ハイサイドＭＯＳＦＥＴ内のソース領域、およびローサイドＭＯＳＦＥＴ内のゲート領域に接続される取付領域５０（ｃ）、５０（ｄ）、５０（ｅ）も示されている。後述するように、取付領域５０（ｃ）、５０（ｄ）、５０（ｅ）はワイヤボンド接続に使用することができる。矢符２−２により形成される線は一般的に図２（ａ）に示す断面図に対応する。
【００３４】
図３には、形成されたパッケージへのいくつかの入力および出力リードも略字で示されている。略字は次のようである、ＳＷ（スイッチノード）、Ｓ２（ソース２）、Ｄ１（ドレイン１）、Ｇ１（ゲート１）、Ｓ１（ソース１）、Ｃ（コントローラピン）、Ｇ２（ゲート２）、およびＮＣ（非接続）。
【００３５】
図４に示すように、コントローラダイ１１０は第２のＤＡＰ５０（ｂ）上に搭載することができ、結局ローサイドＭＯＳＦＥＴを有する前記した第１の半導体ダイ２２のそばに常駐する。コントローラダイ１１０は同期バックコンバータ応用におけるローおよびハイサイドＭＯＳＦＥＴのゲートを制御するのに使用することができる。コントローラダイ１１０は市販されており、従来技術で公知の任意適切な搭載工程を使用して搭載することができる。
【００３６】
いくつかのワイヤボンド１１２を使用してコントローラダイ１１０に関連する入力および出力をＧ１、Ｓ１、およびＧ２に対応するさまざまな取付領域５０（ｃ）、５０（ｄ）、５０（ｃ）およびリードＣに接続することができる。好ましくは、コントローラダイ１１０はローサイドＭＯＳＦＥＴと同じＤＡＰ上に搭載して、第１のＤＡＰ５０（ａ）上に常駐するハイサイドＭＯＳＦＥＴからのスイッチング干渉の可能性を低減する。
【００３７】
図５に示すように、ローサイドＭＯＳＦＥＴを含む第１の半導体ダイ２２は第２のＤＡＰ５０（ｂ）に搭載して、第１の半導体ダイ２２内のソース領域が第２のＤＡＰ５０（ｂ）に対向しドレイン領域が第２のＤＡＰ５０（ｂ）から離れる向きとなるようにすることができる。いくつかの半田ボール２１が示されており、これらは第２のＤＡＰ５０（ｂ）と第１の半導体ダイ２２との間にあってそれらを接続する。単一半田ボールＧは取付領域５０（ｄ）、リードＧ２、およびコントローラダイ１１０に至るワイヤボンドに接続することができる。
【００３８】
ハイサイドＭＯＳＦＥＴ（ソース領域３２（ｓ）およびゲート領域３２（ｇ）を有する）を含む第２の半導体ダイ３２を第１のＤＡＰ５０（ａ）上に搭載して、第２の半導体ダイ３２内のドレイン領域が第１のＤＡＰ５０（ａ）に対向し、第２の半導体ダイ３２内のソース領域が第１のＤＡＰ５０（ａ）から離れる向きとなるようにすることができる。
【００３９】
図６に示すように、第２の基板３６が存在しかつ／あるいは前記した第２の半導体ダイ３２上に搭載することができる。第２の基板３６は第２の半導体ダイ３２内のハイサイドＭＯＳＦＥＴ内の１つ以上のゲート領域をＧ１のラベルを付した取付領域５０（ｃ）に接続し、ハイサイドＭＯＳＦＥＴ内の１つ以上のソース領域をＳ１のラベルを付したダイ取付領域５０（ｄ）に接続する回路を含むことができる。半田ボール２０３は第２の基板３６内の回路を取付領域５０（ｄ）に接続することもでき、半田ボール２０２は第２の基板３６内の回路を取付領域５０（ｃ）に接続することができる。第２の基板３６は第２の半導体ダイ３２内のソース領域および上に重なる導電性ノードクリップ（図示せず）間の接続を提供することもできる。
【００４０】
導電性クリップ４０は第１の半導体ダイ２２上に配置されるように示されており、第１の半導体ダイ２２内のローサイドＭＯＳＦＥＴ内のドレイン領域および前記したスイッチノード（ＳＷ）リード間の電気的接続を提供する。細長い導電性スタンプ領域４０（ａ）が導電性クリップ４０の平坦部からスイッチノード（ＳＷ）リードへの半田接合部を介した垂直導電性パスを提供することができる。スタンプ領域４０（ａ）は第１の半導体ダイ２２の厚さよりも長くすることができる。
【００４１】
図７に示すように、導電性スイッチ・ノードクリップ５２は第１の半導体ダイ２２内のローサイドＭＯＳＦＥＴ内のドレイン領域および第２の半導体ダイ３２内のハイサイドＭＯＳＦＥＴ内のソース領域を接続するように使うことができる。導電性ノードクリップは銅、アルミニウム、またはそれらの合金を含む任意適切な導電性材料で作ることができる。
【００４２】
図８に示すように、成形材料５０がスイッチノード・クリップ５２の横縁周りに成形される。スイッチノード・クリップ５２は頂部にあるため、形成された半導体ダイパッケージ内の改善された冷却を提供する。
【００４３】
本発明の実施例に従った半導体ダイパッケージは任意適切な電気的アセンブリに内蔵することができる。電気的アセンブリの例としてセルラー電話機、パーソナルおよびラップトップコンピュータ、サーバコンピュータ、テレビジョンセット、等が含まれる。
【００４４】
本発明の実施例はいくつかの利点を有する。第１に、図２（ａ）の本発明の実施例において、冷却はパッケージ１００の頂部からスイッチノード・クリップ５２を通って、かつ底部からリードフレーム構造５１を通って行うことができる。第２に、本発明の実施例において、スイッチノード接続（スイッチノード・クリップ５２）はパッケージ内に含まれ、マザーボードに依存しない。第３に、ハイサイドＭＯＳＦＥＴおよびローサイドＭＯＳＦＥＴを単一パッケージ内に含むことができるため、同期バックコンバータ用のコンパクトなコンポーネントが提供される。第４に、スイッチノードはパッケージの内側であるため、ハイサイドソースおよびローサイドドレイン間の接続用ループ長が最小限に抑えられ、パワーパス内の寄生インダクタンスが低減される。また、ワイヤボンドが少ないためパッケージのインダクタンスおよび抵抗も低減される。これら全ての特性によりより高いスイッチング周波数およびより高いパワー密度が見込まれる。第５に、形成されたパッケージはマイクロ−リードフレーム（ＭＬＰ）タイプ構成を有することができ、従来の方法でマザーボードに搭載することができる。特殊な搭載工程は不要である。
【００４５】
本発明の範囲を逸脱することなく、前記した任意の実施例および／またはその任意の特徴を任意他の実施例および／または特徴と組み合わせることができる。
【００４６】
前記した明細書は説明用であって制約的意味合いはない。当業者ならば、開示を検討すれば多くのバリエーションが明白となる。したがって、本発明の範囲は前記明細書を参照して決定するのではなく、添付特許請求の範囲をそれらの全範囲または同等のものと共に参照して決定しなければならない。
【００４７】
「頂部」、「底部」、「上方」、「下方」、等の位置の参照は図面に関するものであって図解を容易にするために使用され、制約的意味合いはない。それらは絶対的位置を指示するものではない。
【００４８】
“ａ”、“ａｎ”または“ｔｈｅ”の詳説は正反対の特記無き限り「１つ以上」を意味するものとする。
【００４９】
全特許、特許出願、出版、および前記した明細書はあらゆる目的に対して本開示の一部としてここに組み入れられている。従来技術と認められるものは何もない。
【図面の簡単な説明】
【００５０】
【図１】同期バックコンバータ回路の回路図である。
【図２ａ】本発明の実施例の側面、断面図である。
【図２ｂ】ＭＯＳＦＥＴ  ＢＧＡタイプパッケージおよび導電性ノードクリップ上に配置された型から取り出されたパッケージを含む２つのサブパッケージを示す図である。
【図３】本発明の実施例に従ったリードフレームの平面図である。
【図４】コントローラダイが搭載されたリードフレーム構造の平面図である。
【図５】コントローラダイ、ローサイドＭＯＳＦＥＴを含む第１の半導体ダイおよびハイサイドＭＯＳＦＥＴを含む第２の半導体ダイを有するリードフレーム構造の平面図である。
【図６】リードフレーム構造に搭載されたコントローラダイ、ローサイドＭＯＳＦＥＴを含む第１の半導体ダイ、およびハイサイドＭＯＳＦＥＴを含む第２の半導体ダイを有するリードフレーム構造の平面図である。第２の基板およびドレインクリップも図６に示されている。
【図７】導電性ノードクリップが第２の基板およびドレインクリップ、したがって、第１および第２の半導体ダイに取り付けられた図６の実施例を示す図である。
【図８】本発明の実施例に従った成形半導体ダイパッケージの平面図である。
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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