(57)【要約】  メモリ回路は、少なくとも１個のメモリ素子（Ｔ１）、このメモリ素子（Ｔ１）の状態を感知するセンス増幅器（ＳＡ）、このセンス増幅器（ＳＡ）を選択的にメモリ素子（Ｔ１）に結合する切替えデバイス（Ｔ２）を有する。センス増幅器（ＳＡ）は、第１モジュール（Ｍ１）および第２モジュール（Ｍ２）を有する。第１モジュール（Ｍ１）は、最大値（Ｉref＋Ｉbias）に制限される第１電流を供給する。第２モジュール（Ｍ２）は、第２電流を供給し、この第２電流は感知動作開始時に最大値より高い値から、感知動作終了時に最大値より低い値まで減少する。メモリ回路は、メモリ素子（Ｔ１）に結合したスイッチング装置（Ｔ２）側を流れる第３電流を減少させる第３モジュール（ＣＳ２）を有する。
2009534782.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１個のメモリ素子と、
このメモリ素子の状態を感知するセンス増幅器と、
このセンス増幅器をメモリ素子に選択的に結合する切替えデバイスと
を備えるメモリ回路であって、
前記センス増幅器は、最大値に制限される第１電流を供給する第１モジュールと、第２電流を供給する第２モジュールを有し、前記第２電流は、感知動作開始時における最大値よりも高い値から、感知動作終了時に前記最大値より低い値に減少するものとし、また、前記メモリ回路は、前記メモリ素子に結合した切替えデバイスの側を流れる第３電流を減少せる第３モジュール（ＣＳ２）を有するものとした、メモリ回路。
【請求項２】
請求項１に記載のメモリ回路において、前記センス増幅器は、このセンス増幅器の入力における電圧を所定値に制限するフィードバック素子を有するものとしたメモリ回路。
【請求項３】
センス増幅器を有するメモリセルを感知する方法であり、前記センス増幅器およびメモリセルを、それぞれ切替えデバイスの一方の第１側および他方の第２側に結合するものとした該感知方法において、
切替えデバイスを閉じるステップと、
切替えデバイスの前記第１側に第１電流および第２電流を供給するステップであって、前記第１電流を最大値に制限し、前記第２電流を、感知動作開始時に最大値よりも高い値から、感知動作終了時に最大値より低い値に減少するものとした、該第１および第２の電流を供給するステップと、
前記メモリ回路に結合した切替えデバイスの側に生じた第３電流を減少させるステップと
を有することを特徴とするメモリセル感知方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ回路に関する。
【０００２】
本発明は、さらに、メモリ素子の感知方法に関する。
【背景技術】
【０００３】
典型的なメモリ回路はビット線とワード線により形成されるマトリクスに配列された多数のメモリ素子を有する。単独のメモリ素子は、ワード線を動作させ、メモリ素子に結合しているビット線を感知することにより選択することができる。セルの状態はビット線により導通される電流またはビット線における電圧を感知することに決定される。これとともに、ビット線は、ビット線によって導通される電流またはビット線で測定される電圧に影響する固有キャパシタンスを有しているということを考慮すべきである。ビット線によって導通される電流は、選択したメモリ素子によって導通される電流の他に、帯電電流がある。したがって、この帯電電流もビット線における電圧に影響を与える。この寄生効果は感知プロセスを遅らせる。
【０００４】
セル電流を帯電電流から区別するために、ビット線に供給される電流が少なくともメモリ素子の基準レベル以下に減少するまで、ビット線を帯電状態にする必要がある。ビット線は大型キャパシタに等価であり、またセンス増幅器とメモリ素子との間におけるパスゲートは抵抗として作用するので、帯電曲線は指数関数（ＲＣ曲線）になる。メモリ素子が導通状態の場合、帯電曲線の漸近値は、メモリ素子が非導通状態である場合よりも低くなる。ビット線における電圧が感知開始後のある時点で、閾値電圧を超える場合、メモリ素子が高インピーダンス状態であると決定できる。その時点で電圧が閾値電圧を超えない場合、メモリ素子は低インピーダンス状態であると決定できる。閾値電圧は、低インピーダンス状態に関連する漸近値に等しい、または低インピーダンス状態および高インピーダンス状態のそれぞれの漸近値間における値を有する。
【特許文献１】米国特許第５，２００，９２４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、感知プロセスを迅速化することにある。
【課題を解決するための手段】
【０００６】
本発明によるメモリ回路においては、請求項１に記載したように、第３モジュールを、メモリ素子に結合した切替えデバイスの側に結合する。第１モジュールにより供給される第１電流とともに、第３モジュールにより減少される第３電流は、メモリセルの導通状態あるいは非導通状態のための帯電曲線の漸近値を変化する。この変化により、閾値を超えているか否かが、より早い時点で決定できる。
【０００７】
対応する方法を請求項３に記載する。
【発明の効果】
【０００８】
特許文献１（米国特許第５，２００，９２４号）の図４に記載されているように、メモリ回路はで既知であり、このメモリ回路は、ＳＲＡＭセルと、第１および第２の電流源と、カラム選択信号により制御される選択素子と、感知電圧により制御される感知トランジスタとを有する。第１電流源は、ダイオードを介して選択素子の第１側に結合する。メモリ素子も、選択素子の第１側に結合する。感知トランジスタの第１主端子を選択素子の第１側に結合する。感知トランジスタの第２主端子を電源レールに結合する。第２電流源は、選択素子における第２側に結合する。第１電流源は、選択されなければ、言い換えれば、選択素子が導通状態でないならば、ビット線は帯電状態を維持する。選択素子有効状態にされれば、ビット線は第２電流源により急速放電される。放電過程で、第１電流源により供給される電流、感知トランジスタにより供給される電流、またはメモリセル（メモリセルの状態に基づく）により供給される電流が、第２電流源により低減される電流を補償する。特許文献１の図３で示されているように、その測定値によれば漸近電圧ＢＨ ，ＢＳＬは変化しないが、単にビット線の放電速度が変化するだけである。これとは逆に、本発明では放電曲線の漸近値が変化する。
【発明を実施するための最良の形態】
【０００９】
従属請求項２は本発明の好適な実施形態を記載している。この実施形態においては、センス増幅器は、このセンス増幅器の入力における電圧を所定値に制限するフィードバック素子を有するものとする。この構成により、ビット線における電圧を制限し、これにより、回路を比較的高電圧で駆動する場合でもメモリ素子を保護する作用を行う。
【００１０】
本発明のこれらおよび他の態様を図面につきより詳細に説明する。
【実施例１】
【００１１】
図１は、本発明によるメモリ回路の第１実施例を示す。説明を分かり易くするため、１個のメモリ素子のみを示すが、典型的なメモリ回路は、ビット線およびワード線のマトリクスに配列した複数個のメモリ素子を有していることを理解されたい。同様に説明を分かり易くするために、これらメモリ素子を、通常、メモリ回路に設けたものを示すが、メモリ回路は本発明にとって必須要件ではなく、本発明としては例えばアドレス復号化回路、エンコード誤り符号化／復号化回路もあるが、これらは示さない。このような素子は一般的な知識に基づいて、技術者ならば容易に設計できる。
【００１２】
図示のメモリ回路はメモリ素子を有し、トランジスタＴ１の形式で図式的に示す。メモリ素子は、低インピーダンス状態または高インピーダンス状態を有し、例えばそれぞれ論理値「１」または「０」で表す。メモリ回路は、この状態を感知するセンス増幅器ＳＡを有する。
【００１３】
メモリ回路は、さらに、パスゲートとも称される切替えデバイスＴ２、を有し、このセンス増幅器ＳＡを選択的にメモリ素子Ｔ１に結合する。切替えデバイスは、デコーダ、例えばカラムデコーダによって制御することができる。
【００１４】
センス増幅器ＳＡは、最大値Ｉｒｅｆ＋Ｉｂｉａｓに制限される第１電流を供給する電流源ＣＳ１を有する第１モジュールＭ１と、トランジスタＴ３の形式とした電流レギュレータを有する第２モジュールＭ２とを備える。メモリ回路は、メモリ素子Ｔ１に結合した切替えデバイスＴ２の側で第３電流Ｉｂｉａｓを減少させる第３モジュールＣＳ２を備える。図１は、さらに図式的にビット線寄生キャパシタンスＣｂを示す。
【００１５】
図示の実施例では、センス増幅器は、センス増幅器ＳＡの入力側に結合する入力と、トランジスタＴ３により形成した制御ゲート電流レギュレータに結合した出力とを有するインバーターＩＮＶの形式としたフィードバック素子を有する。この出力は、さらに、電流源ＣＳ１に直列接続したトランジスタＴ４によって形成した他の電流調整素子の制御電極に結合する。
【００１６】
本発明によるメモリ回路の動作を、以下に図２ａおよび図２ｂにつき説明する。まず図２ａにつき説明すると、第３モジュールＣＳ２によって供給されるバイアス電流Ｉｂｉａｓが０（ゼロ）に等しく、電流源ＣＳ１のみが単に基準成分である基準電流Ｉｒｅｆを供給すると仮定する。基準電流Ｉｒｅｆは、例えば導通状態のメモリセルＴ１により導通される電流の一部、例えば、この導通電流の５０％である。ある実施例では、導通状態のメモリセルＴ１に導通される電流Ｉｃｅｌｌは２０μＡであり、基準電流Ｉｒｅｆは１０μＡである。
【００１７】
図２ａでは、曲線Ｖｉｎ１およびＶｏｕｔ１は、それぞれ、メモリセルＴ１が導通状態にあるときの、センス増幅器ＳＡの入力および出力における電圧を示す。曲線Ｖｉｎ０およびＶｏｕｔ０は、それぞれ、メモリセルが非導通状態であるときの、センス増幅器ＳＡの入力および出力における電圧を示す。
【００１８】
まず、メモリセルＴ１が導通状態にあるケースを考慮する。ビット線に供給される電流は、一部を電流ＩｃｅｌｌとしてメモリセルＴ１に導通し、また一部がビット線をＩｃｈａｒｇｅで帯電する。感知開始時に、切替えデバイスＴ２は、例えばワード線ドライバによって導通状態において制御する。初期には、センス増幅器ＳＡの入力における電圧Ｖｉｎは低い。それに応じて、フィードバック素子ＩＮＶは比較的高い制御電圧を供給し、トランジスタＴ３，Ｔ４のゲートを制御する。第１モジュールのＴ４は、第２モジュールのトランジスタＴ３に比べ、比較的幅の広いチャネルを有するが、第２モジュールのトランジスタＴ３により供給される電流は、第１モジュールにより供給される電流が電流源ＣＳ１により基準電流Ｉｒｅｆに制限されているため、比較的多い。望ましくは、トランジスタＴ４とＴ３の幅の比率は２〜５、例えば４である。この感知段階では、ビット線は第２モジュールＭ２、Ｔ３によって供給される比較的大きな電流により主に帯電される。そのため、センス増幅器ＳＡの入力における電圧は増加する。それに応じて、フィードバック素子ＩＮＶにより供給される制御電圧Ｖｃは低下する。この結果、第１および第２のモジュールにおけるトランジスタＴ４およびＴ３よって形成される電流調整素子の導通性は減少する。この感知段階で、第１モジュールＭ１により供給される電流はもはや電流源ＣＳ１によって制限されないが、第１モジュールＭ１の電流調整素子Ｔ４により制限される。第２モジュールＭ２により供給される電流はトランジスタＴ４およびＴ３のチャネル幅の比率に比例して低くなる。電圧Ｖｉｎ１、Ｖｏｕｔ１はそれぞれ漸近値Ｖｉｎ１ｉｎｆ、Ｖｏｕｔ１ｉｎｆに近づく。結果として、第２モジュールＭ２は、感知第１段階時における制御されたビット線帯電デバイスとして作用する。第１モジュールは、ビット線キャパシタンスを第２段階で感知出力から分離するデバイスとして作用し、モジュールＭ１は、全体としてコンパレータとして機能し、感知電流を基準電流に比較する。
【００１９】
メモリセルが非導通状態のとき、センス増幅器ＳＡにより供給される電流は帯電電流Ｉｃｈａｒｇｅと等しい。センス増幅器ＳＡの入力で感知されるビット線の電圧Ｖｉｎは、ほぼ非導通状態において、フィードバック素子がモジュールＭ１，Ｍ２の電流調整素子Ｔ４，Ｔ３を制御するまで、高レベルに上昇する。出力電圧Ｖｏｕｔ０は供給電圧Ｖｄｄに近づく。
【００２０】
メモリセルの状態は出力電圧Ｖｏｕｔを閾値Ｖｔと比較することによって決定できる。決定時点Ｔｄで出力電圧Ｖｏｕｔが閾値Ｖｔを越えるならば、メモリセルは非導通状態であると確定できる。決定時点Ｔｄで出力電圧Ｖｏｕｔが閾値Ｖｔを越えないならば、メモリセルは導通状態であると確定できる。
【００２１】
決定時点は、メモリセルが非導通状態のとき、通常出力電圧が閾値Ｖｔ以上に十分増加し、信頼性のある感知がなされる時点を選択しなければいけない。上述のメモリ回路の例では、信頼性のある感知は、閾値レベルが０．５８Ｖのとき決定時点Ｔｄ＝１１２ナノ秒とすることが考えられる。この時点で、センス増幅器ＳＡの出力における電圧Ｖｏｕｔが、閾値電圧から十分逸脱した値をとるとき、信頼性の高い検出となる。
【００２２】
本発明によればメモリ回路は、メモリ素子Ｔ１に結合している切替えデバイスＴ２側を流れる第３電流Ｉｂｉａｓを低減するために、第３モジュールＣＳ２を有する。バイアス電流Ｉｂｉａｓの値は、例えば基準電流の値の１〜５倍である。モジュールＭ１により供給される電流は、基準電流Ｉｒｅｆおよびこの第３電流Ｉｂｉａｓの合計値に等しい値に制限される。第１モジュールＭ１に付加的に供給され、また第２モジュールＣＳ２により低減される、この付加的電流に起因して、図２ｂに示されるように、メモリ回路の設定ポイントは変化する。この図中で、曲線Ｖｉｎ０およびＶｏｕｔ０は、それぞれメモリセルＴ１が非導通状態でのセンス増幅器ＳＡの入力および出力における電圧を示す。曲線Ｖｉｎ１およびＶｏｕｔ１は、それぞれメモリセルＴ１が導通状態でのセンス増幅器ＳＡの入力および出力における電圧を示す。この図から、付加的に供給され、また低減される電流に起因して、センス増幅器ＳＡの入力で測定されるビット線電圧Ｖｉｎの漸近値が、メモリセルが導通状態および非動状態の双方で減少するのが分かる。漸近値が減少するとき、信頼性のある検出を行うことができる時点は早くなる。驚くべきことに、メモリセルの導通状態および非導通状態におけるビット線電圧Ｖｉｎ０とＶｉｎ１との間の差が減少するとともに、センス増幅器の出力で測定される電圧Ｖｏｕｔは、付加的に供給される電流Ｉｂｉａｓがないメモリ構成よりも、非導通状態の場合、より急激に残金値に近づく。バイアス電流を２０μＡ、すなわち基準電流Ｉｒｅｆの２倍とした実施例では、信頼性のある検出は、閾値Ｖｔ＝０．６０Ｖを用いてＴｄ＝７７ナノ秒とすることができる。当業者は、バイアス電流Ｉｂｉａｓ値を、低すぎない、例えば基準電流Ｉｒｅｆより低くしないようにすること考慮して、選択することができる。そうしない場合、決定時点を大幅に短縮すべきでない。他方、電流源の値は高くし過ぎない、例えば制御源の値の１０倍よりも大きくすべきではない。なぜなら、このようにすることは、電流源ＣＳ２により供給される電流値と第１モジュールＭ１により供給される付加電流との間の差を最小限にするために高価な対策が必要となるからである。
【００２３】
本発明のメモリ回路における他の実施例を図３につき説明する。この実施例は、とくに、より低い電圧域に適している。この実施例においては、フィードバック素子を省いている。その代わりに、分圧器Ｒ１，Ｒ２により、電流調整素子Ｔ３，Ｔ４の制御入力に固定の基準電圧を供給する。感知手順の開始時に、センス増幅器ＳＡの第１および第２のモジュールＭ１，Ｍ２は、ともにビット線に電流を供給する。感知の第１段階では、モジュールＭ２により供給される電流は、モジュールＭ１により供給される電流より大きい。それは後者からもたらされる電流は電流源ＣＳ１により制限されているからである。ビット線が帯電する結果、センス増幅器ＳＡの入力における電圧Ｖｉｎは徐々に増加する。Ｖｉｎが増加することにより、Ｖｃ−Ｖｉｎ間の電圧差は減少する。結果として、電流レギュレータの導通性が減少する。感知第１段階に続く感知の第２段階では、電流レギュレータの導通性は、電流源ＣＳ１がもはやモジュールＭ１の制限要因にならない程度に減少する。モジュールＭ１，Ｍ２は、電流レギュレータのチャネルの幅に基づいて相関する電流を供給する。センス増幅器の入力における電圧Ｖｉｎは、メモリ素子の導通状態および非導通状態に基づく漸近値に近づく。この実施例においても、第１モジュールＭ１により付加的に供給され、また第３モジュールＣＳ２により低減されるバイアス電流は、漸近値のシフトすることになる。その結果、メモリセルＴ１の状態に関する信頼性のある検出を、より早い時点で行うことができる。
【００２４】
当業者にとっては、多くの変更例が可能であることは明らかである。切替え素子および電流制御素子は、異なるタイプ、例えば、異なる導通型を使用することができる。好適には、低電力消費の観点から、切替え素子および電流制御素子をＭＯＳ ＦＥＴとする。代案として、バイポーラデバイスまたは他のデバイスを使用することができる。電流および電圧の極性は逆転させることができる。本発明は、とくにＮＡＮＤフラッシュメモリに適しているが、本発明は他のタイプの抵抗型メモリ、例えばＭＲＡＭや相変化ＲＡＭにも適用できる。
【００２５】
本発明は、単に２個のメモリ状態を有するメモリに限定するものではなく、多重レベルタイプのメモリ、例えば、メモリセルの抵抗性が４個のレベルから選択されるメモリにも適用することができる。
【００２６】
本発明の保護範囲は本明細書に記載した実施例に限定されるものではないことに注意されたい。システムの一部はそのハードウェア、ソフトウェアまたはこれらの組み合わせで実施することができる。いずれにせよ、本発明の保護範囲は、特許請求の範囲における参照符号によって限定されない。用語「有する／備える（comprising）」は特許請求の範囲で言及しているもの意外を除外するわけではない。素子に先行する冠詞「a(n)」は複数のこれらの素子を除外するものではない。本発明の各部分をなす手段は、専用ハードウェアまたはプログラムした汎用プロセッサの形式で実装することができる。本発明は、各新特徴または特徴の組み合わせに存在する。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施例を示す。
【図２ａ】本発明によらない実施例における種々の信号を示す。
【図２ｂ】図１に示す本発明による実施例における種々の信号を示す。
【図３】本発明の第２実施例を示す。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【国際調査報告】
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