(57)【要約】半導体デバイスの一部を形成する方法が、ゲートスタック(18)内で基板の上に横たわるゲートスタック層(20-28)をパターニングすることと；ゲートスタックに隣接して基板に浅いソース／ドレイン拡張インプラント領域(32)を形成するためにドーパントイオン(30)をインプラントすることと；ゲートスタック(18)の側壁に酸化物層(34)を形成するために第１の酸化条件でゲートスタック(18)を酸化することと；ゲートスタックの側壁に酸化物層(34)の更なる酸化物を形成するために第２の酸化条件でゲートスタックを酸化すること；を含む。第２の酸化条件は、第１の酸化条件とは異なる。
2009527900.tif 000002
【特許請求の範囲】
【請求項１】
埋め込まれた不揮発性メモリ（ＮＶＭ）を形成する方法であって、
ＮＶＭゲートスタック内で基板の上に横たわるＮＶＭゲートスタック層をパターニングするステップと、
前記ＮＶＭゲートスタックに隣接する基板において、浅いソース／ドレイン拡張インプラント領域を形成するようにドーパントイオンをインプラントするステップと、
前記ＮＶＭゲートスタックの側壁にＮＶＭ酸化層を形成するために、第１の酸化条件でＮＶＭゲートスタックを酸化するステップと、
前記ＮＶＭゲートスタックの側壁に前記ＮＶＭ酸化層の更なる酸化を形成するために、第２の酸化条件でＮＶＭゲートスタックを酸化するステップと、を有し、前記第２の酸化条件が、前記第１の酸化条件と異なることを特徴とする方法。
【請求項２】
前記第１の酸化条件でＮＶＭゲートスタックを酸化するステップが、基板内の第１の深さまでドーパントイオンを押しやり、浅いソース／ドレイン拡張領域を形成し、ＮＶＭゲートスタックの下に横たわる第１の有効チャネル長を提供し、
前記第２の酸化条件でＮＶＭゲートスタックを酸化するステップが、前記第１の深さより深い第２の深さまでドーパントイオンを押しやり、前記第１の有効チャネル長よりも短い第２の有効チャネル長まで、前記第１の有効チャネル長を低減させる、
ことを特徴とする請求項１に記載の方法。
【請求項３】
前記第１の深さが、垂直および側方の寸法の両方を含み、前記第２の深さが、垂直および側方の寸法の両方を含む、ことを更なる特徴とする請求項２に記載の方法。
【請求項４】
浅いソース／ドレイン拡張インプラント領域を形成するためのドーパントイオンをインプラントするステップが、第１の酸化条件でのＮＶＭゲートスタックの酸化の前の代わりに、第１の酸化条件でＮＶＭゲートスタックの酸化に続いて生じる、ことを特徴とする請求項１に記載の方法。
【請求項５】
ＮＶＭゲートスタックに隣接して基板に浅いソース／ドレイン拡張インプラント領域を形成するためのドーパントイオンをインプラントする前に、前記方法が更に、
逆行インプラント領域を形成するために逆行ドーパントイオンをインプラントするステップを有し、
前記逆行インプラント領域が、基板において浅いソース／ドレイン拡張インプラント領域の下に実質的に形成されることを特徴とする、請求項１に記載の方法。
【請求項６】
前記逆行インプラント領域が、第２の酸化条件でＮＶＭゲートスタックを酸化するのに応答して併合され、前記併合された逆行インプラント領域が、前記ＮＶＭゲートスタックの下に横たわるボウタイ形状のプロファイルを備える、ことを特徴とする請求項５に記載の方法。
【請求項７】
前記浅いソース／ドレイン拡張インプラント領域を形成するためのドーパントイオンをインプラントするステップが、前記第１の酸化ステップで前記ＮＶＭゲートスタックを酸化する前に代わって、前記第１の酸化条件でＮＶＭゲートスタックの酸化を引き続き生じさせることを特徴とする請求項５に記載の方法。
【請求項８】
ハロゲンインプラント領域を形成するためにハロゲンドーパントイオンをインプラントするステップを更に有し、
前期ハロゲンインプラント領域が、前記逆行インプラント領域の上であって、前記基板における浅いソース／ドレイン拡張インプラント領域の下に実質的に形成されることを特徴とする請求項５に記載の方法。
【請求項９】
前記第１の酸化条件で前記ＮＶＭゲートスタックの酸化に続いて、前記第１の酸化条件でのＮＶＭゲートスタックの酸化の前に代わって、
(i)前記浅いソース／ドレイン拡張インプラント領域を形成するためにドーパントイオンをインプラントするステップ；
(ii)逆行インプラント領域を形成するために逆行ドーパントイオンをインプラントするステップ；
(iii)ハロゲンインプラント領域を形成するためにハロゲンドーパントイオンをインプラントするステップ；
からなるグループから選択された少なくとも１つが生じることを特徴とする請求項８に記載の方法。
【請求項１０】
ハロゲンインプラント領域を形成するためにハロゲンドーパントイオンをインプラントするステップを更に有し、
前期ハロゲンインプラント領域が、基板の前記浅いソース／ドレイン拡張インプラント領域の下に実質的に形成されることを特徴とする、請求項１に記載の方法。
【請求項１１】
前記ハロゲンドーパントイオンのインプラントが、前記浅いソース／ドレイン拡張インプラント領域に関するドーパントイオンをインプラントする前に生じることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記第１の酸化条件が、第１の温度を含み、
前記第２の酸化条件が、第２の温度を含み、
前記第１の温度が、前記第２の温度よりも高いことを特徴とする請求項１に記載の方法。
【請求項１３】
前記第１の温度での酸化が、第１の継続時間の間に生じ、
前記第２の温度での酸化が、第２の継続時間の間に生じ、
前記第１の継続時間が、前記第２の継続時間とは異なることを特徴とする請求項１２に記載の方法。
【請求項１４】
埋め込まれた不揮発性メモリ（ＮＶＭ）を形成する方法であって、
ＮＶＭゲートスタック内の基板の上に横たわるＮＶＭゲートスタック層をパターニングするステップと、
前記ＮＶＭゲートスタックに隣接して、前記基板に浅いソース／ドレイン拡張インプラント領域を形成するためのドーパントイオンをインプラントするステップと、
前記ＮＶＭゲートスタックの側壁にＮＶＭ酸化層を形成するために第１の温度でＮＶＭゲートスタックを酸化するステップとを有し、前記第１の温度で前記ＮＶＭゲートスタックを酸化することにより、浅いソース／ドレイン拡張インプラント領域を形成し、前記ＮＶＭゲートスタックの下に横たわる第１の有効チャネル長を提供するように、前記基板内の第１の深さまでドーパントイオンを押しやり、
前記ＮＶＭゲートスタックの側壁に前記ＮＶＭ酸化層の酸化を更に形成するための第２の温度でＮＶＭゲートスタックを参加するステップと、を有し、
前記第２の温度で前記ＮＶＭゲートスタックを酸化することにより、前記第１の深さよりも深い第２の深さまでドーパントイオンを押しやり、前記第１の有効チャネル長よりも短い第２の有効チャネル長まで前記第１の有効チャネル長を低減させ、前記第２の温度が、前記第１の温度よりも低いことを特徴とする方法。
【請求項１５】
前記第１の深さが、垂直および側方の寸法の両方を含み、
前記第２の深さが、垂直および側方の寸法の両方を含む
ことを更に特徴とする請求項１４に記載の方法。
【請求項１６】
前記浅いソース／ドレイン拡張インプラント領域を形成するためにドーパントイオンをインプラントするステップが、前記第１の酸化条件での前記ＮＶＭゲートスタックの酸化の前の代わりに、前記第１の酸化条件で前記ＮＶＭゲートスタックの酸化を引き続き生じさせることを特徴とする請求項１４に記載の方法。
【請求項１７】
半導体デバイスの一部を形成する方法であって、
ゲートスタック内で基板の上に横たわるゲートスタック層をパターニングするステップと、
前記ゲートスタックに隣接して、基板に浅いソース／ドレイン拡張インプラント領域を形成するためにドーパントイオンをインプラントするステップと、
前記ゲートスタックの側壁に酸化物層を形成するために第１の酸化条件で前記ゲートスタックを酸化するステップと、
前記ゲートスタックの側壁に酸化物層の更なる酸化物を形成するために第２の酸化条件で前記ゲートスタックを酸化するステップと、を有し、
前記第２の酸化条件が、前記第１の酸化条件と異なることを特徴とする方法。
【請求項１８】
前記第１の酸化条件で前記ゲートスタックを酸化するステップが、浅いソース／ドレイン拡張インプラント領域を形成し、前記ゲートスタックの下に横たわる第１の有効チャネル長を提供するように、前記基板内に第１の深さまでドーパントイオンを押しやり、
前記第２の酸化条件で前記ゲートスタックを酸化することにより、前記第１の深さよりも深い第２の深さまでドーパントイオンを押しやり、前記第１の有効チャネル長よりも短い第２の有効チャネル長まで前記第１の有効チャネル長を低減することを特徴とする請求項１７に記載の方法。
【請求項１９】
前記ゲートスタック層が、前記基板の第１の部分の上に横たわる第１のゲートスタック層を有し、第２のゲートスタック層が、前記基板の第２の部分の上に横たわり、前記第２のゲートスタック層が、前記第１のゲートスタック層とは異なることを特徴とする方法であって、
前記第２の酸化条件で前記第１のゲートスタックを酸化する前に、前記第１の酸化条件で前記第１のゲートスタックを引き続き酸化し、パターニングするステップを更に有し、
前記第２のゲートスタック層は、第２のゲートスタックを形成し、
前記第２の酸化条件で第１のゲートスタックを酸化することが更に、前記第２のゲートスタックの側壁に第２の酸化物層を形成するために第２の酸化条件で第２のゲートスタックを酸化することを含む、ことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記第１のゲートスタック層が、ＮＶＭゲートスタック層を有し、
前記第２のゲートスタック層が、低電圧ロジック（ＬＶロジック）ゲートスタック層っを有する、ことを特徴とする請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には集積回路に関し、特に、埋め込まれた不揮発性メモリ（ＮＶＭ）およびそれらに関する方法に関する。
【背景技術】
【０００２】
フラッシュメモリセルは、例えば、浮遊ゲートのような電荷ストレージ領域に電荷をストアする不揮発性メモリ（ＮＶＭ）セルのタイプである。浮遊ゲートの電荷の総量は、セルの閾値電圧（ＶＴ）を決定し、それゆえ、セルによってロジック状態がストアされる。セルがプログラムされ、または、消される各時間は、比較的高いプログラムまたは消去電圧を使用して、電子が浮遊ゲートに移動し、または、浮遊ゲートから移動する。浮遊ゲートは、電気的に絶縁され、電荷は無制限にストアされる。不揮発性メモリは、一般的には、在来の金属−酸化物−半導体（ＭＯＳ）プロセスで実装された論理回路を含む集積回路に実装され、または、埋め込まれる。例えば、浮遊ゲートトランジスタを備えたフラッシュメモリのような不揮発性メモリを埋め込むとき、埋め込まれたメモリは、ロジック回路ではない異なる製造ステップを使用して形成される。しばしば、ロジック回路を備えた集積回路に埋め込まれたＮＶＭに関する製造プロセスは、ロジック回路トランジスタを形成するのに使用された製造プロセスとは両立しない。これは、フラッシュメモリよりも比較的低い電圧で論理回路が作動することが部分的な理由である。この場合、一方または両方の製造プロセスを変更することができる。また、集積回路製造プロセスが進化したので、集積回路のデバイスの最小の形状寸法を小さくすることができる。この最小の形状寸法の低減は、大きな形状寸法のときには無かった問題である異なった製造プロセスによる問題を生じさせる。
【０００３】
それゆえ、上述の問題のない埋め込まれた不揮発性メモリを備えた集積回路を提供することが望ましい。
【発明の開示】
【０００４】
[発明を実施するための最良の形態]
【０００５】
ＮＶＭセルのアレイを形成するために用いられるプロセスは、例えば、ロジック回路に使用されるＭＯＳトランジスタのような別のタイプのトランジスタを形成するのに用いられるプロセスとは異なる。ＭＯＳロジック回路を備えた集積回路にＮＶＭアレイを埋め込みまたは実装するために、ＮＶＭセルを形成するのに用いられるプロセスステップが、ＭＯＳトランジスタに逆に作用することが無いことを保障することが必要である。
【０００６】
全体的には、本発明は、埋め込まれた不揮発性メモリを備えた集積回路を製造するための方法を提供する。メモリセルトランジスタゲートスタックの製造した後、ゲートスタックの側の隣に、浅いソース及びドレイン拡張領域をインプラする。チャネル領域は、ゲートスタックの下に画定される。第１の酸化ステップからの加熱は、ついで、ソース及びドレイン拡張領域を形成するために、浅いソースおよびドレイン拡張インプラントを部分的に押しやり、活性化するのに用いられる。第２の酸化ステップは、メモリセルのソースドレイン拡張を完了するのに用いられる。第１の酸化ステップはまた、ＮＶＭトランジスタゲートスタックの側に酸化物層を形成する。第２の酸化ステップは、ゲートの側に酸化物層を形成するために集積回路にロジック回路トランジスタの形成に用いられる。ソースおよびドレイン拡張領域に浅いドープインプラントを最初に提供することにより、ロジック回路トランジスタの形成に使用される加熱は、ついで、ソース及びドレイン拡張領域の形成を完了するのに用いられる。第１の酸化ステップは、第１の継続時間に関して第１の温度を生じ、第２の酸化ステップは、第２の継続時間に関して第２の温度を生じ、ここで、第１の継続時間は、第２の継続時間とは異なる。
【０００７】
別の実施形態では、逆行（retrograde）ウェルがインプラされ、第１の酸化ステップが、メモリセルゲートスタックのチャネル領域の方に逆行ウェルを押しやる。次いで、ソース及びドレイン拡張領域がインプラされ、第２の酸化ステップが、ソース及びドレイン拡張インプラントを押しやり、活性化させる。
【０００８】
ＮＶＭセルのソース及びドレイン拡張領域が、正しい深さにインプランテーションすることにより形成されているならば、次いで、集積回路を加熱することにより、所望よりも更にインプラントを駆動させ、例えば、ＮＶＭセルの有効ゲート長は、所望よりも短くなる。より短い有効ゲート長は、所定のチャネル効果から被るＮＶＭセルに従い、例えば、ゲートがバイアスされていないときの、所望よりも低いドレインブレークダウン電圧のようなものである。より低いドレインブレークダウン電圧は、プログラム及び消去オペレーション中の、過剰な電流フローを導く。
【０００９】
図１は、メモリセルゲートスタック１８が、本発明によってパターニングされた後の、埋め込まれた不揮発性メモリを備えた集積回路１０の断面図を図示する。集積回路１０は、ＮＶＭアレイをインプラするための部分１４と、比較的低い電圧ロジック回路トランジスタをインプラするための部分１６とを含む。ロジック回路部分１６は、基板１２上に形成された絶縁層２５を含む。ＮＶＭ部分１４は、典型的には行と列に整った複数のＮＶＭセルを含む（図示せず）。ＮＶＭセルの各々は、ゲートスタックを含む。ゲートスタック１８は、複数のＮＶＭセルのゲートスタックの代表であり、シリコン基板１２上に形成されたトンネル酸化物層１２と、絶縁層２４と、伝導層２６とを含む。電荷蓄積層２２は、トンネル酸化物層２０の上に形成される。例示の実施形態では、電荷蓄積層２２は、ポリシリコンからなる。また例示の実施形態では、電荷蓄積層２２は、浮遊ゲートの特徴を有する。別の実施形態では、電荷蓄積層２２は、例えば、窒化物またはナノ結晶を含んでも良い。
【００１０】
絶縁層２４は、電荷蓄積層２２の上に形成される。例示の実施形態では、絶縁層２４は、複数の層を含み、制御ゲートと浮遊ゲートとの間に絶縁層を形成する酸化物−窒化物−酸化物（ＯＮＯ）層であるのが好ましい。絶縁層２５は、部分１６の上に形成され、部分１６上に形成されたＭＯＳロジックトランジスタに関するゲート誘電体層として機能する。伝導層２６は、次いで、絶縁層２４及び２５の上に形成される。伝導層２６は、例示の実施形態では、約１０００オングストロームの厚さを有するポリシリコンから形成され、部分１４のＮＶＭアレイの制御ゲート、および、部分１６のロジックトランジスタのゲートとして機能する。部分１４および１６の両方において、伝導層２６の上に、反射防止コーティング（ＡＲＣ）が形成される。ＡＲＣ２８を形成するのに用いられる材料は、工業的に在来のものでよく、有機又は無機であってよい。ＡＲＣ２８は、約１５５オングストロームの厚さに形成される。次いで、ゲートスタック層は、ゲートスタック１８を形成するために、図１に例示したようにパターニングされる。
【００１１】
図２は、メモリセルゲートスタック１８のためのソース及びドレイン領域をインプランテーションした後の、図１の集積回路１０の断面図を例示する。浅いソース及びドレイン並びに拡張部３２が、例えば砒素（Ａｓ）のドーパントイオンをインプラントすることによって形成される。拡張部３２は、エネルギ３０に集積回路１０を晒すことによってインプランテーションされる。任意には、ハロゲンインプラント３６が、このとき基板１２に形成されうる。また任意には、逆行ウェルインプラント３８が、ボロン（Ｂ）で基板１２をドーピングすることによって形成されうる。図２に例示したように、ゲートスタック１８の下で、角度のついたインプラントが逆行ウェルインプラント３８を拡張して形成される。逆行ウェルは、例えば、閾値電圧（ＶＴ）調整を要求する実施形態で使用されうる。ハロゲンインプラ３６は、ソース及びドレイン拡張部３２よりも実質的に深く延び、逆行インプラ３８の上に延びる。ハロゲンインプラ３６は、浅いソース／ドレイン拡張部３２の前又は後に形成されうる。
【００１２】
基板１２並びに、ポリシリコン層２２及び２６を酸化することにより、酸化物３４が、ゲートスタック１８の側および基板１２の表面上に形成される。酸化物層３４を形成するために、集積回路１０は加熱され、ある実施形態では、７００から１１００℃の間のレンジの温度まで加熱され、好ましくは、基板１２の表面に形成される酸化物の約２０乃至１５０オングストロームまで約９００℃に加熱される。所望の量の酸化物を形成するのに要求される時間の総量は、例えば、温度、及び、ポリシリコンの量、並びに厚さに依存する。典型的には、酸化物層３４は、基板１２の表面よりもゲートスタック１８の側の方が薄い。上記の酸化条件でＮＶＭゲートスタックを酸化することにより、浅いソース／ドレイン拡張領域３２を形成し、ＮＶＭゲートスタックの下に横たわる第１の有効チャネル長を提供するように、基板内の第１の深さまでドーパントイオンを押しやる。ソース及びドレイン領域はまた、基板１２で側方に押しやられる（図示せず）。酸化物３４を形成するのに用いられる酸化ステップは、ときどき、ポリ再酸化（poly re-oxidation）と呼ばれる。酸化物層３４を形成するのに加えて、集積回路１０を加熱することにより、浅いソース及びドレインインプラント拡張部３２を押しやり、活性化させる。酸化物層３４は、ＮＶＭ部分１４の上だけで成長される。ＡＲＣ層２８によって、ロジック回路部分１６およびゲートスタック１８の頂部の上で酸化物が成長することを防止する。別の実施形態では、浅いソース／ドレイン拡張インプラント領域３２を形成するのに用いられるドーパントイオンは、第１の酸化でのＮＶＭゲートスタック１８の酸化の前の代わりに、第１の酸化でＮＶＭゲートスタック１８の酸化に引き続いてインプラされる。
【００１３】
図３は、ロジック回路トランジスタゲートスタック４０が、絶縁層２５、伝導層２６およびＡＲＣ層２８の一部を除去することによってパターニングされた後の、図２の集積回路１０の断面図を例示する。ゲートスタック４０は、ロジック回路部分１６に形成されうる複数のゲートスタックの代表である。
【００１４】
図４は、第２の酸化ステップに続く、図３の集積回路１０の断面図を例示する。第２の酸化ステップは、部分１６にＭＯＳトランジスタを形成するのに用いられるプロセスの一部である。第２の酸化ステップは、部分１６における基板１２の表面、および、ゲートスタック４０の側に酸化物層４２を形成するのに用いられる。第２の酸化ステップはまた、併合された逆行ウェル３８’を形成するために、ゲートスタック１８の完全に下で逆行ウェル３８に延びるように用いられる。併合された逆行インプラント領域３８’は、図４に例示されたように、ＮＶＭゲートスタックの下に横たわるボウタイ形状のプロファイルを有する。逆行フリー領域４４は、ゲートスタック１８の下に直接横たわる修正された逆行ウェル３８’の上に形成される。逆行フリー領域４４は、トランジスタのＶＴを低下させるためにＮ型材料でドーピングされる。また、第２の酸化ステップは、ドーパントイオンをより深く押しやり、修正された浅いソース及びドレイン拡張部３２’並びに修正されたハロゲン拡張部３６’を形成するために、図２で形成されたハロゲン拡張部３６並びに浅いソース及びドレイン拡張部３２を、ゲートスタック１８のより下に延ばし、かくして、ゲートスタック１８の下で有効チャネル長を更に短くする。更に、第２の酸化ステップは、修正された絶縁層３４’を形成するために絶縁層３４を更に酸化する。ＮＶＭセルの有効ゲート長は、ソース拡張部とドレイン拡張部の間の距離であり、図４において「ＬEFF」と称される。第２の酸化ステップは、６００乃至１１００℃の間の温度まで集積回路を加熱することを含み、ある実施形態では、約１０乃至１００オングストロームの酸化物４２がゲートスタック４０および基板１２の表面に形成されるまで、約８００度であるのが好ましい。また、ソース及びドレイン拡張部（図示せず）は、このとき、部分１６のロジック回路トランジスタのために形成される。
【００１５】
図５は、ロジック回路トランジスタおよびＮＶＭセルを完了するための更なるプロセスの後の、図４の集積回路の断面図を例示する。例えば、集積回路１０は、ゲートスタック１８およびゲートスタック４０の上に側壁スペーサ４８を形成するために更に処理される。また、スペーサ４８が形成された後、砒素および燐の深いインプラントが、ＮＶＭ部分１４およびロジック回路部分１６の両方に関して、完了したソース及びドレイン領域４６を形成するために例示の実施形態では使用される。更に、プロセスは、複数の層間誘電体層（図示せず）の形成を含み、代わりに、金属伝導体（図示せず）がＮＶＭ部分１４およびロジック部分１６の上に形成され得る。１またはそれ以上の金属層（図示せず）と接続するために、各ドレイン、ソースおよびゲートの間にコンタクトが形成される。ＮＶＭ部分１４のソース及びドレイン拡張領域３２に浅いドープされたインプラントを最初に提供することにより、部分１６のロジック回路トランジスタに関する酸化物形成に用いられる加熱は、ＮＶＭ部分１４におけるソース及びドレイン拡張領域４６の形成を完了するのに用いられる。ＮＶＭ部分１４のソースおよびドレイン領域を押しやり、活性化させるために部分１４の酸化層形成を使用することにより、低減したドレインブレークダウン電圧のような、短いチャネル効果を生じることなく、所望のＬEFFを有するようにスケール調整されたＮＶＭセルを生じる。
【００１６】
好ましい実施形態のコンテキストにおいて本発明を記載してきたが、本発明は、上述したもの以外の多くの実施形態、種々の変形が可能であることは当業者にとって明らかである。従って、本発明の真の範囲内の発明の全ての修正をカバーするのは添付の特許請求の範囲である。
【図面の簡単な説明】
【００１７】
【図１】メモリセルゲートスタックが、本発明によってパターニングされた後の、埋め込まれた不揮発性メモリを備えた集積回路の断面図を図示する。
【図２】ソース及びドレイン拡張領域、並びに、メモリセルに関する逆行ウェル領域をインプラした後、および、第１の酸化の後の図１の集積回路の断面図を図示する。
【図３】ロジック回路トランジスタゲートがパターニングされた後の図２の集積回路の断面図を図示する。
【図４】逆行ウェル形成に続く、図３の集積回路の断面図を図示する。
【図５】更なる処理の後の、図４の集積回路の断面図を図示する。
【図１】
2009527900.tif 000003
【図２】
2009527900.tif 000004
【図３】
2009527900.tif 000005
【図４】
2009527900.tif 000006
【図５】
2009527900.tif 000007
【国際調査報告】
2009527900.tif 000008
2009527900.tif 000009