(57)【要約】  本発明は、メモリ空間（ＭＥＭ）を構成するための方法に関する。当該方法は、メモリ空間（ＭＥＭ）における一片の構成情報（ＳＺ３）を読取り、読取られた構成情報に従ってメモリ空間（ＭＥＭ）の少なくとも一部分をメモリ・バンク（Ｚ１−Ｚ４）に分割するのを決定し、そしてメモリ・バンクにおける場所の論理アドレス（ＬＡＤ）と組み合わせてメモリ・バンクにおけるデータ場所をアクセスするために用いられるアクセス番号（ＮＢＫ）をメモリ・バンクの各々に割り付けるステップを含む。本発明は、また、本発明をＲＦＩＤチップに適用することも含む。
2009506414.tif 000002
【特許請求の範囲】
【請求項１】
メモリ空間にメモリ・バンク（Ｚ１−Ｚ４）を限定し、かつ、各メモリ・バンクにアクセス番号（ＮＢＫ）を割り付けるステップを含み、ここに、アクセス番号とは、メモリ・バンクにおける場所の論理アドレス（ＬＡＤ）と組み合わせて、メモリ・バンクにおけるデータ場所をアドレス指定するために用いられるよう意図されているものである、メモリ空間（ＭＥＭ）を構成するための方法であって、
メモリ空間（ＭＥＭ）における一片の構成情報（ＳＺ３）を読取り、かつ、構成情報に従ってメモリ空間（ＭＥＭ）の少なくとも一部分のメモリ・バンク（Ｚ１−Ｚ４）への分割を決定するステップを含むことを特徴とする方法。
【請求項２】
構成情報（ＳＺ３）に従ってメモリ空間（ＭＥＭ）を構成するための構成パラメータ（ＣＦＧ）を決定するステップを含み、ここに、構成パラメータは、メモリ・バンクにおける場所の論理アドレス（ＬＡＤ）及びメモリ・バンク番号（ＮＢＫ）に従って、メモリ空間においてアクセスされるべき場所の物理アドレス（ＰＡＤ）を決定するために用いられる、請求項１に記載の方法。
【請求項３】
構成情報（ＳＺ３）は、メモリ・バンク（Ｚ３）のサイズ及び／または位置を限定して、メモリ・バンクに記憶される請求項２に記載の方法。
【請求項４】
構成情報（ＳＺ３）は、少なくとも一つのメモリ・バンクのサイズを限定し、構成パラメータ（ＣＦＧ）は、メモリ・バンク（Ｚ３）のサイズと閾値（Ｓ）との比較から帰結する請求項２及び３のいずれか１項に記載の方法。
【請求項５】
構成パラメータ（ＣＦＧ）は、メモリ空間の領域が１つまたは２つのメモリ・バンク（Ｚ３、Ｚ４）を含むかを示す請求項２乃至４のいずれか１項に記載の方法。
【請求項６】
メモリ・バンク（Ｚ１−Ｚ４）を含むメモリ空間（ＭＥＭ）における場所をアクセスするための方法であって、メモリ・バンクの各々はアクセス番号（ＮＢＫ）と関連しており、当該方法は、受信されたメモリ・バンク番号に対応するメモリ・バンクにおけるアクセスされるべき場所のメモリ・バンク番号及び論理アドレス（ＬＡＤ）を受信するステップを含む方法において、
メモリ空間（ＭＥＭ）は、請求項１乃至５のいずれか１項に記載の方法に従って構成され、当該アクセス方法は、
−  構成情報（ＳＺ３）に従って、受信されたメモリ・バンク番号（ＮＢＫ）が存在するか否かをチェックするステップと、
−  もしメモリ・バンク番号が存在するならば、受信された論理アドレス（ＬＡＤ）が、受信されたメモリ・バンク番号に対応するメモリ・バンク（Ｚ１−Ｚ４）に属するか否かを、構成情報に従ってチェックするステップと、
−  もし場所の論理アドレスがメモリ・バンクに属するならば、メモリ・バンク番号、メモリ・バンクにおける場所の論理アドレス及び構成情報に従って、メモリ空間における場所の物理アドレス（ＰＡＤ）を決定して、該場所をアクセスするステップと、
を含むことを特徴とする方法。
【請求項７】
アクセスされるべきメモリ・バンクをロッキングするためのロッキング・パラメータ（ＬＫＢ）をメモリ・バンク（Ｚ１−Ｚ４）において読取り、そして、アクセスされたメモリ・バンクにおける場所がロックされない場合にのみアクセスされたメモリ・バンクにおける場所にアクセスするステップを含む請求項６に記載の方法。
【請求項８】
メモリ・バンク（Ｚ１−Ｚ４）を備えるメモリ空間（ＭＥＭ）にアクセスするための装置であって、メモリ・バンクの各々は、メモリ・バンクにおける場所の論理アドレス（ＬＡＤ）と組み合わせて、メモリ・バンクにおけるデータ場所にアクセスするために用いられるべきアクセス番号（ＮＢＫ）と関連している装置において、
メモリ空間（ＭＥＭ）に記憶された一片の構成情報（ＳＺ３）を読取るための手段（ＡＤＥＣ）と、構成情報に従って、メモリ空間（ＭＥＭ）の少なくとも一部分をメモリ・バンク（Ｚ１−Ｚ４）に分割することを決定するための手段（ＣＰＵ）とを備えたことを特徴とする装置。
【請求項９】
構成情報（ＳＺ３）に従ってメモリ空間（ＭＥＭ）を構成する構成パラメータ（ＣＦＧ）を決定するための手段（ＣＰＵ）を備え、構成パラメータは、メモリ・バンクにおける場所の論理アドレス（ＬＡＤ）及びメモリ・バンク番号（ＮＢＫ）に従って、メモリ空間においてアクセスされるべき場所の物理アドレスを決定するために用いられる請求項８に記載の装置。
【請求項１０】
構成情報（ＳＺ３）は、メモリ・バンク（Ｚ３）のサイズを限定して、メモリ・バンクに記憶される請求項９に記載の装置。
【請求項１１】
構成情報（ＳＺ３）は、少なくとも１つのメモリ・バンク（Ｚ３）のサイズを限定し、構成パラメータ（ＣＦＧ）は、メモリ・バンクのサイズを閾値（Ｓ）と比較することから帰結する請求項９乃至１０のいずれか１項に記載の装置。
【請求項１２】
構成パラメータ（ＣＦＧ）は、メモリ空間（ＭＥＭ）の領域が１つまたは２つのメモリ・バンク（Ｚ３、Ｚ４）を備えるかを示す請求項９乃至１１のいずれか１項に記載の装置。
【請求項１３】
−  構成情報（ＳＺ３）に従って、受信されたメモリ・バンク番号（ＮＢＫ）が存在するか否かをチェックするための手段（ＡＤＥＣ）と、
−  構成情報に従って、受信された論理アドレス（ＬＡＤ）が、受信されたメモリ・バンク番号に対応するメモリ・バンクに属するか否かをチェックするための手段（ＡＤＥＣ）と、
−  メモリ・バンク番号、メモリ・バンクにおける場所の論理アドレス及び構成情報に従ってメモリ空間（ＭＥＭ）における場所の物理アドレス（ＰＡＤ）を決定するための手段（ＡＤＥＣ）と、
を備えた請求項９乃至１２のいずれか１項に記載の装置。
【請求項１４】
メモリ・バンク（Ｚ１−Ｚ４）をロッキングするためのロッキング情報（ＬＫＢ）をメモリ空間（ＭＥＭ）において読取るための手段（ＡＤＥＣ）と、メモリ・バンクがロッキング情報に従ってロックされていない場合にのみメモリ・バンクにおける場所にアクセスするための手段とを備えた請求項８乃至１３のいずれか１項に記載の装置。
【請求項１５】
請求項８乃至１４のいずれか１項に記載の装置を備えたことを特徴とする集積回路（ＣＩ）。
【請求項１６】
変調された無線電気信号（radioelectric signals）を送信及び受信するための送信及び受信回路（ＲＦＳＴ、ＭＯＤ、ＤＥＭ、ＤＥＣ）と、受信された無線電気信号を用いて集積回路の供給電圧を生成するための電源供給回路（ＲＦＳＴ）と、処理ユニット（ＣＰＵ）と、メモリ・バンク（Ｚ１−Ｚ４）に分割された不揮発性メモリ（ＭＥＭ）を備えたメモリ空間と、を備えた請求項１５に記載の集積回路（ＣＩ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、処理ユニット及びメモリ空間、すなわち処理ユニットによってアドレス可能な１つ以上のメモリ、を備えた集積回路に関する。
【０００２】
特に、本発明は、無線周波数識別（ＲＦＩＤ）タグに関する。このようなタグは、一般に、データをリーダと交換するために変調された無線電気信号を送信しかつ受信するための送信及び受信回路と、受信された無線電気信号を用いて集積回路の供給電圧を発生するための電力供給回路と、処理ユニットと、例えば、ＥＥＰＲＯＭタイプの不揮発性メモリを備えたメモリ空間と、を備えている。
【背景技術】
【０００３】
或る応用においては、このようなタグのメモリ空間は、各々が特定の機能のために留保されたメモリ・バンクに分割される。メモリ・バンクの各々は、メモリ・バンクにおける場所の論理アドレスと組み合わせて、メモリ・バンクにおけるデータ場所にアクセスするよう用いられるべきアクセス番号と関連している。
【０００４】
或るレベルのセキュリティが必要であるとき、メモリ・バンクは、個々に読み取り及び／または書き込みロックされ（すなわち、アクセス不能にされ）得る。この配列は、詐欺動作に対して保護を提供しつつ、種々の人が、製造し、カスタマイズし、特定の応用に適合し、かつチップを用いるプロセスにおいて別々に介在するのを可能とする。
【０００５】
メモリ・バンクによりメモリ空間をアドレスするためのモードは、メモリ・バンクの番号と関連した論理アドレスを、メモリによって処理されることができる物理アドレスに変換するための特定のアドレス解読を伴う。実際、このような解読は、メモリ・バンクの数、並びにそれらの各々１つの位置及びサイズの双方に依存している。さて、実行の価格節約及び速度に関係した理由のために、アドレス解読は、一般に、ハード結線ロジックによって行われる。その結果は、タグのメモリ空間の構成が一般に設定されてしまうということである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、動的に変更可能な構成情報片に従って集積回路のメモリ空間を構成可能にすることである。
【課題を解決するための手段】
【０００７】
この目的は、メモリ空間にメモリ・バンクを限定し、かつ、各メモリ・バンクにアクセス番号を割り付けるステップを含み、ここに、アクセス番号とは、メモリ・バンクにおける場所の論理アドレスと組み合わせて、メモリ・バンクにおけるデータ場所をアドレス指定するために用いられるよう意図されているものである、メモリ空間を構成するための方法を提供することによって達成される。
【０００８】
本発明によれば、当該方法は、メモリ空間における一片の構成情報を読取り、かつ、構成情報に従ってメモリ空間の少なくとも一部分のメモリ・バンクへの分割を決定するステップを含む。
【０００９】
本発明の一実施形態によれば、当該方法は、構成情報に従ってメモリ空間を構成するための構成パラメータを決定するステップを含み、ここに、構成パラメータは、メモリ・バンクにおける場所の論理アドレス及びメモリ・バンク番号に従って、メモリ空間においてアクセスされるべき場所の物理アドレスを決定するために用いられる。
【００１０】
本発明の一実施形態によれば、構成情報は、メモリ・バンクのサイズ及び／または位置を限定して、メモリ・バンクに記憶される。
【００１１】
本発明の一実施形態によれば、構成情報は、少なくとも一つのメモリ・バンクのサイズを限定し、構成パラメータは、メモリ・バンクのサイズと閾値との比較から帰結する。
【００１２】
本発明の一実施形態によれば、構成パラメータは、メモリ空間の領域が１つまたは２つのメモリ・バンクを含むかを示す。
【００１３】
本発明は、また、メモリ・バンクを含むメモリ空間における場所をアクセスするための方法であって、メモリ・バンクの各々はアクセス番号と関連しており、当該アクセス方法は、受信されたメモリ・バンク番号に対応するメモリ・バンクにおけるアクセスされるべき場所のメモリ・バンク番号及び論理アドレスを受信するステップを含む方法にも関している。
【００１４】
本発明によれば、メモリ空間は、上述した構成方法に従って構成され、当該アクセス方法は、
−  構成情報に従って、受信されたメモリ・バンク番号が存在するか否かをチェックするステップと、
−  もしメモリ・バンク番号が存在するならば、受信された論理アドレスが、受信されたメモリ・バンク番号に対応するメモリ・バンクに属するか否かを、構成情報に従ってチェックするステップと、
−  もし場所の論理アドレスがメモリ・バンクに属するならば、メモリ・バンク番号、メモリ・バンクにおける場所の論理アドレス及び構成情報に従って、メモリ空間における場所の物理アドレスを決定して、該場所をアクセスするステップと、
を含む。
【００１５】
本発明の一実施形態によれば、当該アクセス方法は、アクセスされるべきメモリ・バンクをロッキングするためのロッキング・パラメータをメモリ・バンクにおいて読取り、そして、アクセスされたメモリ・バンクにおける場所がロックされない場合にのみアクセスされたメモリ・バンクにおける場所にアクセスするステップを含む。
【００１６】
本発明は、また、メモリ・バンクを備えるメモリ空間にアクセスするための装置にも関しており、メモリ・バンクの各々は、メモリ・バンクにおける場所の論理アドレスと組み合わせて、メモリ・バンクにおけるデータ場所にアクセスするために用いられるべきアクセス番号と関連している。
【００１７】
本発明によれば、当該アクセス装置は、メモリ空間に記憶された一片の構成情報を読取るための手段と、構成情報に従って、メモリ空間の少なくとも一部分をメモリ・バンクに分割することを決定するための手段とを備える。
【００１８】
本発明の一実施形態によれば、当該アクセス装置は、構成情報に従ってメモリ空間を構成する構成パラメータを決定するための手段を備え、構成パラメータは、メモリ・バンクにおける場所の論理アドレス及びメモリ・バンク番号に従って、メモリ空間においてアクセスされるべき場所の物理アドレスを決定するために用いられる。
【００１９】
本発明の一実施形態によれば、当該アクセス装置は、
−  構成情報に従って、受信されたメモリ・バンク番号が存在するか否かをチェックするための手段と、
−  構成情報に従って、受信された論理アドレスが、受信されたメモリ・バンク番号に対応するメモリ・バンクに属するか否かをチェックするための手段と、
−  メモリ・バンク番号、メモリ・バンクにおける場所の論理アドレス及び構成情報に従ってメモリ空間における場所の物理アドレスを決定するための手段と、
を備える。
【００２０】
本発明の一実施形態によれば、当該アクセス装置は、メモリ・バンクをロッキングするためのロッキング情報をメモリ空間において読取るための手段と、メモリ・バンクがロッキング情報に従ってロックされていない場合にのみメモリ・バンクにおける場所にアクセスするための手段とを備える。
【００２１】
本発明は、また、上述で限定したアクセス装置を備えた集積回路にも関する。
【００２２】
本発明の一実施形態によれば、該集積回路は、変調された無線電気信号（radioelectric signals）を送信及び受信するための送信及び受信回路と、受信された無線電気信号を用いて集積回路の供給電圧を生成するための電源供給回路と、処理ユニットと、メモリ・バンクに分割された不揮発性メモリを備えたメモリ空間と、を備える。
【００２３】
本発明のこれらの及び他の目的、利点及び特徴は、それに制限されるものではない添付図面に関係して与えられる本発明の好適な実施形態の以下の説明において一層詳細に提起されるであろう。
【発明を実施するための最良の形態】
【００２４】
図１は、メモリＭＥＭに結合された処理ユニットＣＰＵを備えた集積回路ＩＣを表わしている。処理ユニットは、無線周波数段ＲＦＳＴに接続されたアンテナ１を用いて、アンテナ２に結合された外部リーダＲＤと通信する。段ＲＦＳＴは、復調器ＤＥＭ及び変調器ＭＯＤに接続される。復調器は、デコーダＤＥＣに接続され、該デコーダＤＥＣは、処理ユニットＣＰＵに、受信されて復調されたデータを供給する。変調器は、処理ユニットによって供給されたデータを変調し、該変調されたデータを段ＲＦＳＴに与え、それらはリーダＲＤに送られる。
【００２５】
さらに、段ＲＦＳＴは、リーダＲＤによって放射された無線電界（radioelectric field）を用いて、集積回路ＩＣに供給する直流電圧Ｖｃｃを生成する。集積回路ＩＣは、また、デコーダＤＥＣのペースを調節するクロック信号発生器ＣＫＧＥＮを備えている。
【００２６】
集積回路ＩＣとリーダＲＤとの間のデータ送信は、例えば、ＡＳＫ（振幅シフト・キーイング：Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）またはＰＳＫ（位相シフト・キーイング：Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調を用いて行われる。復調器ＤＥＭは、デコーダに、受信された信号の包絡線に対応する形態の信号を供給する。デコーダは、この信号をサンプリングして、受信されたデータを含むバイナリ信号を得る。
【００２７】
処理ユニットＣＰＵは、例えば、ハード結線されたロジックで生成される。メモリＭＥＭは、例えば、単一の感知増幅器を有するＥＥＰＲＯＭタイプの（電気的消去可能なプログラム可能リード・オンリ・メモリ）メモリである。処理ユニットは、アドレス及びデータ・バスによってメモリに接続され、それにより、アクセスされるべき物理アドレスＰＡＤ及び該物理アドレスにおいて該メモリに記憶されるべきかまたは読取られるワードＷの送信が可能である。
【００２８】
図２は、メモリＭＥＭ及び処理ユニットＣＰＵのアドレス・デコーディング機能ＡＤＥＣを表す。この図において、アドレス・デコーダＡＤＥＣは、メモリに、アクセスされるべき場所の物理アドレスＰＡＤ及び書き込まれるべきワードＷを供給し、後者から、メモリに読取られたビットｂの値を受信する。
【００２９】
メモリは、メモリ・アレイＭＡを備え、該メモリ・アレイＭＡには、メモリ・セルＭＣ、ライン・デコーダＲＤＥＣ、コラム・デコーダＣＤＥＣ及び感知増幅器ＳＡが配列されている。メモリは、感知増幅器によってビットごとに順次に読取られ得るバイナリ・ワードを記憶する。
【００３０】
メモリ・セルＭＣは、メモリ・アレイ内にワード・ラインＲｉで配列され、ｉは０とｎとの間の整数である。メモリ・セルは、また、ワード・ラインに対して横断するビット・コラムＣｋでも配列され、ｋは０とｐとの間の整数である。従って、各ビット・コラムは、ｎ＋１のメモリ・セルを備え、各ワード・ラインは、ｐ＋１のメモリ・セルを備える。
【００３１】
各ワード・ラインＲｉは、ライン・デコーダＲＤＥＣに接続されかつワード・ラインのメモリ・セルに接続される選択ラインＳＥＬｉを備える。各ビット・コラムＣｋは、ビット・コラムのメモリ・セルＭＣに接続されるビット・ラインＢＬｋを備える。各ビット・ラインは、選択トランジスタＳＴのドレインにかつラッチＬＴに接続される。選択トランジスタＳＴのゲート及び各コラムのラッチＬＴは、コラム選択ラインＳＣｋを介してコラム・デコーダＣＤＥＣによって制御される。トランジスタＳＴのソースは、感知増幅器ＳＡの入力に接続される。
【００３２】
アドレス・デコーダＡＤＥＣによって送られた物理アドレスＰＡＤの最上位ビットＡＤｈは、ライン・デコーダＲＤＥＣに与えられる。この物理アドレスの最下位ビットＡＤｌは、コラム・デコーダＣＤＥＣに与えられる。物理アドレスの最上位ビットＡＤｈは、ｐ＋１  ビットのワードがメモリ内においてアドレス指定されるのを可能とし、他方、最下位ビットＡＤｌは、このワードのビットの各々へのアクセスを提供する。
【００３３】
ワード・ラインＲｉにかつビット・コラムＣｋに属するメモリ・セルは、所定の電圧を、ワード・ラインの選択ラインＳＥＬｉにかつビット・コラムのコラム選択ラインＳＣｋに与えることによって選択される。プログラミング中、プログラミング電圧は、メモリの入力において与えられるワードＷの１上のビットに対応するビット・ラインＢＬｋにラッチＬＴによって与えられ、プログラミングされるべきワード・ラインＲｉのメモリ・セルが選択される。消去中、消去電圧が、消去されるべきメモリ・セルに与えられる。読取り中、ビット・コラムＣｋの選択は、トランジスタＳＴをアンロックする効果、従って、選択ラインＳＥＬｉによって選択されたメモリ・セルに接続されたビット・ラインＢＬｋを感知増幅器ＳＡに接続する効果を有する。感知増幅器ＳＡの出力は、選択されたメモリ・セルＭＣによって記憶されたビットｂの値、すなわち、メモリ・セルのプログラミングされたまたは消去された状態を表わすバイナリ信号を、メモリの出力において供給する。
【００３４】
アドレス・デコーダは、処理ユニットＣＰＵの他の機能から、論理アドレスＬＡＤと関連したメモリ・バンク番号ＮＢＫ、メモリにおける読取りまたは書き込みＲＷを選択するための選択信号、及び、もしあるならば、メモリに書き込まれるべきワードＷ、を受信する。応答して、それは、ロッキング状態信号ＬＣＫ、及びアクセス・エラー状態信号ＥＲ、並びに可能ならば、それがメモリ内にワードを形成するビットのすべての順次読取りを用いて再構成していたワードＷを供給する。
【００３５】
図３において、メモリＭＥＭは、第１の構成ＣＦＧ１に従ってメモリ・バンクに分割される。図３に示された例においては、構成ＣＦＧ１は、バイナリで００から１０まで番号付けられたメモリ内の３つのメモリ・バンクＺ１−Ｚ３を限定する。メモリ・バンクは、必ずしも同じサイズである必要はない。さらに、メモリ・バンクの番号付けの順番は、メモリ内のメモリ・バンクの物理的順番に必ずしも対応する必要はない。従って、図３の例においては、１０と番号付けられたバンクＺ３は、００と番号付けられたバンクＺ１及び０１と番号付けられたバンクＺ２間に位置する。
【００３６】
各メモリ・バンクは、個々にロッキングされ得、読取りまたは書き込みのいずれかでロッキングされるか、もしくは読取り及び書き込みの双方でロッキングされ得る。メモリ・バンクが読取りまたは書き込みロッキングされる場合、次に、集積回路ＩＣの外部環境からそれへの読取りまたは書き込みアクセスが禁止される。各メモリ・バンクのロッキング状態が、バンクＺ１−Ｚ３の１つ、例えば、バンクＺ１に、ロッキング・パラメータＬＫＢの形態で記憶される。
【００３７】
メモリＭＥＭの場所は、番号ＮＢＫに対応するメモリ・バンクにおける場所の論理アドレスＬＡＤに関連したメモリ・バンク番号ＮＢＫをアドレス・デコーダＡＤＥＣに供給することによって、処理ユニットＣＰＵによってアドレス指定される。このメモリ・バンク番号及びこの論理アドレスを用いて、アドレス・デコーダは、メモリ内でアクセスされるべき場所の物理アドレスＰＡＤを決定する。このアドレス・デコーダは、また、メモリ・バンク番号が、メモリＭＥＭ内に存在するメモリ・バンクに対応すること、並びに、論理アドレスが、関連して供給される番号ＮＢＫによって限定されたメモリ・バンク内に位置するということ、をチェックする。メモリ・バンク番号と関連した論理アドレスが物理アドレスに対応しないならば、アドレス・デコーダは、エラー信号ＥＲを供給する。
【００３８】
さらに、メモリ・バンク内の場所がアクセスされるごとに、アドレス・デコーダは、メモリ領域のロッキング・パラメータＬＫＢを読取り、そして、ロッキング状態信号ＬＣＫとして出力にこのパラメータの値を供給する。処理ユニットＣＰＵは、従って、（読取りまたは書き込み）アクセス・モードが認可されたか否かをチェックし得る。このアクセス・モードは、アドレス・デコーダＡＤＥＣに及びメモリＭＥＭに与えられる信号ＲＷによって限定される。
【００３９】
本発明によれば、メモリＭＥＭは、図３に示された構成ＣＦＧ２のような他の構成に従ってメモリ・バンクに分割され得る。構成ＣＦＧ２は、００から１１までバイナリで番号付けられた４つのメモリ・バンクＺ１−Ｚ４を備える。第２の構成ＣＦＧ２の最初の２つのメモリ・バンクＺ１及びＺ２は、第１の構成ＣＦＧ１の最初の２つのメモリ・バンクＺ１及びＺ２と同一である。第１の構成におけるバンクＺ３は、第２の構成における２つのメモリ・バンクＺ３、Ｚ４に分割される。
【００４０】
これらの構成の一方または他方は、図３の例におけるメモリ・バンクＺ３に記憶された一片の構成情報ＳＺ３に従って選択される。この構成情報は、例えば、ワードの数で与えられたメモリ・バンクＺ３のサイズを表す。この構成情報の値が閾値Ｓよりも大きいならば、３つのメモリ・バンクを有する第１の構成ＣＦＧ１が選択される。反対の場合には、第２の構成ＣＦＧ２が選択される。閾値は、例えば、メモリ・バンクＺ１及びＺ２によって占有されないメモリＭＥＭの領域の半分に等しい。
【００４１】
図２において、選択された構成ＣＦＧは、メモリ・バンクＺ３のサイズＳＺ３を閾値Ｓと比較した結果を入力において受信するフリップフロップＦＦによって記憶される。フリップフロップのＱ出力はアドレス・デコーダＡＤＥＣの構成入力に接続される。フリップフロップは、クロック信号入力に与えられる集積回路ＣＩから来るパワーオン・リセット信号ＰＯＲによってトリガされる。フリップフロップは、集積回路ＣＩがスイッチ・オフされる度に、すなわち、それがリーダＲＤによって発せられる無線電界（radioelectric field）の外側に置かれるときに、リセットされる。その結果は、値ＳＺ３がバンクＺ３内で変化しない間、そして集積回路がスイッチ・オフされずに再度スイッチ・オンされる間に、メモリ空間の構成が維持されるということである。
【００４２】
アドレス・デコーダの一実施形態は、各可能な構成のためのアドレス・デコーディング機能を提供することを伴い、デコーディング機能の一方または他方は、構成パラメータＣＦＧに従って選択される。
【００４３】
図４は、集積回路ＣＩを初期設定する初期設定手順１０を示す。この手順は、以下のステップを含む：
−  ステップ１１：メモリ・バンクＺ３のサイズＳＺ３を読取る、
−  ステップ１２：読取られたサイズＳＺ３を閾値Ｓと比較する、
−  ステップ１３：第１の構成ＣＦＧ１を選択する、そして、
−  ステップ１４：第２の構成ＣＦＧ２を選択する。
【００４４】
それが初期設定されるとき、集積回路ＣＩは、メモリ・バンクＺ３のサイズＳＺ３を読取るために（ステップ１１）、アドレス・デコーダＡＤＥＣを向ける。次のステップ１２において、集積回路は、読取られたサイズを閾値と比較する。読取られたサイズが閾値よりも大きいならば、第１の構成ＣＦＧ１が選択される（ステップ１３）。反対の場合には、第２の構成ＣＦＧ２が選択される（ステップ１４）。
【００４５】
もう１つ構成を選択するために、バンクＺ３のサイズのために留保されたフィールドにもう１つのサイズ値を書き込み、そして、この新しい値が考慮されるように初期設定手順１０をトリガすることで充分である。
【００４６】
図５は、メモリ・バンク番号ＮＢＫ及び論理アドレスＬＡＤを受信したときにアドレス・デコーダＡＤＥＣによって実行されるメモリＭＥＭをアクセスする手順２０を示す。この手順は、以下のステップを含む：
−  ステップ２１：受信されたメモリ・バンク番号ＮＢＫの存在をテストする、
−  ステップ２２：受信された番号に対応するメモリ・バンクにおける、受信された論理アドレスの存在をテストする、
−  ステップ２３：アドレス指定されたエラー信号ＥＲを送る、
−  ステップ２４：アクセスされるべき物理アドレスを決定する、そして、
−  ステップ２５：物理アドレスをアクセスする。
【００４７】
ステップ２１において、アドレス・デコーダＡＤＥＣは、存在するメモリ・バンクの数に関する指示を提供する構成パラメータＣＦＧを可能に用いて、受信されたメモリ・バンク番号ＮＢＫが存在するか否かをチェックする。受信されたメモリ・バンク番号が存在するならば、それはステップ２２を実行し、その間、それは、受信された論理アドレスＬＡＤが、受信された番号ＮＢＫによって選択されたメモリ・バンク内に位置するか否かをチェックする。この目的のために、それは、また、メモリ・バンクのサイズに関する指示を提供することができるパラメータＣＦＧをも用いる。
【００４８】
ステップ２１及び２２において、番号ＮＢＫまたは受信された論理アドレスＬＡＤがメモリＭＥＭの物理アドレスに対応しないならば、アドレス・デコーダは、アクセス・エラーＥＲを示す（ステップ２３）。ステップ２２において、受信された論理アドレスが存在するならば、アドレス・デコーダＡＤＥＣは、ステップ２４を行い、その間、それは、番号ＮＢＫ、論理アドレスＬＡＤ、及びおそらくは構成パラメータＣＦＧに従ってアクセスされるべき物理アドレスＰＡＤを決定する。この目的のために、それは、また、選択されたメモリ・バンクのものの下の物理アドレス、または選択されたメモリ・バンクの開始の物理アドレスに位置するメモリ・バンクのサイズをも用いる。
【００４９】
次のステップ２５において、アドレス・デコーダは、受信された読取りまたは書き込み選択信号ＲＷによって選択されたアクセス・モードに従って、先のステップで計算された物理アドレスＰＡＤにおいてメモリＭＥＭに位置するメモリ場所をアクセスする。
【００５０】
メモリにアクセスするためのコマンドを受信する前に、アドレス・デコーダＡＤＥＣは、メモリ・バンク番号ＮＢＫと関連したメモリ・バンクのロッキング・パラメータＬＫＢを読取るためのコマンド、または、メモリ・バンクの番号と関連した、並びにロッキング・パラメータが位置する論理アドレスと関連した読取りコマンドを受信することができる。
【００５１】
これらの提供の結果として、メモリの構成は、メモリ内に記憶された一片の構成情報の簡単な変更により変えられることができる。
【００５２】
本発明による方法の種々の代替が可能であるということが当業者には理解されるであろう。従って、本発明は、２つの可能な構成間の選択に制限されるものではない。実際、１つ及びｎ個のメモリ・バンク間で変化するメモリＭＥＭのブレークダウン（故障もしくは破損）が考慮され得、ここに、ｎは、２より大きい整数である。この場合において、構成情報は、多くてもｎ−１のメモリ・バンクのサイズを限定し、或るメモリ・バンクのサイズは、おそらく固定である。第２の構成ＣＦＧ２において、メモリ・バンクＺ３及びＺ４のそれぞれのサイズは変り得、そして例えば、バンクＺ３のサイズによって限定され得、バンク４のサイズは、メモリＭＥＭの残りの領域のサイズに対応することに留意されるべきである。
【００５３】
構成情報（configuration information）は、１つ以上のメモリ・バンクのサイズだけを必ずしも限定しない。それは、また、メモリ・バンクの数、及び／または、メモリ内の１つ以上のメモリ・バンクの位置をも限定し得る。
【００５４】
さらに、上述では単に１つのメモリだけが説明されているけれども、メモリ空間を形成する幾つかのメモリに配分されているメモリ・バンクを考慮することが可能である。
【００５５】
本発明は、必ずしも、ＲＦＩＤタグに適用されるものではない。それは、一層一般には、１つ以上のメモリに結合された処理ユニットを備える任意のシステムに適用される。
【図面の簡単な説明】
【００５６】
【図１】ＲＦＩＤタグ・タイプの集積回路をブロック形態で示す図である。
【図２】図１に示された集積回路のメモリに結合されたアドレス解読装置をブロック形態で示す図である。
【図３】図１に示された集積回路のメモリ空間の構成を示す図である。
【図４】本発明によるメモリ空間を構成する方法を示すフローチャートである。
【図５】本発明によるアドレス解読方法を示すフローチャートである。
【符号の説明】
【００５７】
１、２      アンテナ
ＭＥＭ      メモリ
ＣＰＵ      処理ユニット
ＩＣ        集積回路
ＲＦＳＴ    無線周波数段
ＲＤ        外部リーダ
ＤＥＭ      復調器
ＭＯＤ      変調器
ＤＥＣ      デコーダ
ＣＫＧＥＮ  クロック信号発生器
ＡＤＥＣ    アドレス・デコーダ
ＭＡ        メモリ・アレイ
ＭＣ        メモリ・セル
ＲＤＥＣ    ライン・デコーダ
ＣＤＥＣ    コラム・デコーダ
ＳＡ        感知増幅器
ＳＴ        トランジスタ
Ｚ１−Ｚ３  メモリ・バンク
ＣＦＧ１    第１の構成
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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