(57)【要約】n型領域上にp型層を注入することなく埋め込み効果を得るために、n型領域上の高K誘電体層の固定電荷を利用する、埋め込みフォトダイオードを備える画素セルを有するイメージセンサ装置、ならびに、そのような装置を形成する方法。【選択図】図５
2009522814.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードを備える画素セルであって、前記フォトダイオードが、電荷蓄積領域、前記電荷蓄積領域上の酸化物層、および前記酸化物層上の固定電荷層を含むことを特徴とする、画素セル。
【請求項２】
前記固定電荷層は高K誘電性材料を含むことを特徴とする、請求項1の画素セル。
【請求項３】
p型注入領域が前記電荷蓄積領域と前記酸化物層の間に存在しないことを特徴とする、請求項1の画素セル。
【請求項４】
前記固定電荷層は酸化アルミニウムを含むことを特徴とする、請求項1の画素セル。
【請求項５】
前記酸化アルミニウムはAlxOyという組成を有し、xはおよそ2であり、yはおよそ3であることを特徴とする、請求項4の画素セル。
【請求項６】
前記固定電荷層が、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、およびケイ酸ハフニウム類からなるグループから選択された材料を含む、請求項1の画素セル。
【請求項７】
前記電荷蓄積領域は基板内に供給されることを特徴とする、請求項1の画素セル。
【請求項８】
前記酸化物層が少なくとも部分的に前記基板上に供給されることを特徴とする請求項6の画素セル。
【請求項９】
前記酸化物層はゲート酸化物であることを特徴とする、請求項1の画素セル。
【請求項１０】
前記電荷蓄積領域、前記酸化物層、前記固定電荷層は基板上に供給されることを特徴とする、請求項1の画素セル。
【請求項１１】
半導体基板と、
前記基板内のn型でドープされた電荷蓄積領域と、
前記基板上の酸化シリコン層と、
前記酸化シリコン層上のAl2O3層と、
を含む、埋め込みフォトダイオードを備える画素セル。
【請求項１２】
埋め込みフォトダイオードを備える画素セルであって、電荷蓄積領域、前記電荷蓄積領域上の酸化物層、前記酸化物層上の固定電荷層を含み、前記固定電荷層は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、およびケイ酸ハフニウムからなるグループから選択された材料を含むことを特徴とする、画素セル。
【請求項１３】
基板と、
前記基板上に迫り上がった、n型でドープされた電荷蓄積領域と、
前記n型でドープされた電荷蓄積領域上の酸化シリコン層と、
前記酸化シリコン層上のAl2O3層と、
を含む、埋め込みフォトダイオードを備える画素セル。
【請求項１４】
プロセッサと、
前記プロセッサに接続したイメージセンサと、
を含むプロセッサシステムであって、
前記イメージセンサは画素のアレイを含み、各画素はフォトダイオードを含み、前記フ
ォトダイオードは、n型領域、前記n型領域上の酸化物層、前記酸化物層上の固定電荷層を有することを特徴とする、
プロセッサシステム。
【請求項１５】
前記固定電荷層は高K誘電性材料を含むことを特徴とする、請求項14のプロセッサシステム。
【請求項１６】
p型注入領域が前記n型領域と前記酸化物層の間に存在しないことを特徴とする、請求項14のプロセッサシステム。
【請求項１７】
前記固定電荷層は酸化アルミニウムを含むことを特徴とする、請求項14のプロセッサシステム。
【請求項１８】
前記酸化アルミニウムはAlxOyという組成を有し、xはおよそ2であり、yはおよそ3であることを特徴とする、請求項17のプロセッサシステム。
【請求項１９】
前記固定電荷層が、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、およびケイ酸ハフニウム類からなるグループから選択された材料を含むことを特徴とする、請求項14のプロセッサシステム。
【請求項２０】
前記n型領域は基板内に供給されることを特徴とする、請求項14のプロセッサシステム。
【請求項２１】
前記酸化物層は少なくとも部分的に前記基板上に供給されることを特徴とする、請求項20のプロセッサシステム。
【請求項２２】
前記酸化物層はゲート酸化物であることを特徴とする、請求項14のプロセッサシステム。
【請求項２３】
前記n型領域、前記酸化物層、および前記固定電荷層は基板上に供給されることを特徴とする、請求項14のプロセッサシステム。
【請求項２４】
基板を供給するステップと、
n型領域を形成するステップと、
前記n型領域上に酸化物層を形成するステップと、
前記酸化物層上に固定電荷層を形成するステップと、
を含む、イメージセンサ画素を形成する方法。
【請求項２５】
前記固定電荷層は高K誘電性材料を含むことを特徴とする、請求項24の方法。
【請求項２６】
p型注入領域が前記n型領域と前記酸化物層の間に供給されないことを特徴とする、請求項24の方法。
【請求項２７】
前記高K誘電体層は酸化アルミニウムを含むことを特徴とする、請求項24の方法。
【請求項２８】
前記酸化アルミニウムはAlxOyという組成を有し、xおよびyは前記固定電荷層の固定電荷をもたらすために調整されることを特徴とする、請求項24の方法。
【請求項２９】
xはおよそ2であり、yはおよそ3であることを特徴とする、請求項28の方法。
【請求項３０】
前記固定電荷層は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、およびケイ酸ハフニウム類からなるグループから選択された材料を含むことを特徴とする、請求項24の方法。
【請求項３１】
前記n型領域は前記基板内に供給されることを特徴とする、請求項24の方法。
【請求項３２】
前記酸化物層は少なくとも部分的に前記基板上に供給されることを特徴とする、請求項31の方法。
【請求項３３】
前記酸化物層はゲート酸化物であることを特徴とする、請求項24の方法。
【請求項３４】
前記n型領域、前記酸化物層、前記固定電荷層は基板上に供給されることを特徴とする、請求項24の方法。
【請求項３５】
電荷蓄積領域を供給するステップと、
前記電荷蓄積領域上に固定電荷を有する誘電体層を形成するステップと、
前記電荷蓄積領域と、前記誘電体層とを、酸化物層で分離するステップと、
を含む、埋め込みフォトダイオードを形成する方法。
【請求項３６】
前記誘電体層は高K誘電性材料を含むことを特徴とする、請求項35の方法。
【請求項３７】
前記高K誘電性材料は酸化アルミニウムを含むことを特徴とする、請求項36の方法。
【請求項３８】
前記酸化アルミニウムはAlxOyという組成を有し、xおよびyは前記誘電体層の固定電荷をもたらすために調整されることを特徴とする、請求項37の方法。
【請求項３９】
xはおよそ2であり、yはおよそ3であることを特徴とする、請求項38の方法。
【請求項４０】
前記誘電体層は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、およびケイ酸ハフニウム類からなるグループから選択された材料を含むことを特徴とする、請求項35の方法。
【請求項４１】
前記電荷蓄積領域は基板内に供給されることを特徴とする、請求項35の方法。
【請求項４２】
前記酸化物層は少なくとも部分的に前記基板上に供給されることを特徴とする、請求項41の方法。
【請求項４３】
前記酸化物層はゲート酸化物であることを特徴とする、請求項35の方法。
【請求項４４】
前記電荷蓄積領域、前記酸化物層、および前記誘電体層が、基板上に供給されることを特徴とする、請求項35の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージャ技術に関する。特に本発明は埋め込み（pinned）フォトダイオードを備えるイメージャ装置に関する。
【背景技術】
【０００２】
CMOSイメージャは当技術分野で周知である。例示的なCMOS撮像回路、その加工工程ステップ、および撮像回路のさまざまなCMOS素子の機能の詳細な説明が、例えば、Micron Technology, Inc.に譲渡された、U.S. Patent No. 6,140,630、U.S. Patent No. 6,376,868、U.S. Patent No. 6,310,366、U.S. Patent No. 6,326,652、U.S. Patent No. 6,204,524、およびU.S. Patent No. 6,333,205に述べられている。前述の特許の開示は、ここにその全体として、引用によって本明細書に組み込まれる。
【０００３】
CMOS画像センサセルの典型的な画素は、4T（4トランジスタ）レイアウトであり、フォトダイオードの電荷蓄積領域で発生した光電荷を浮遊拡散領域（センシング・ノード）に移動するためのトランスファゲートである、光変換装置としてのフォトダイオードを含む。浮遊拡散領域は典型的にソースフォロワトランジスタのゲートに接続される。ソースフォロワトランジスタは、画素セルの列線に出力信号を選択的にゲートで制御するためのゲートを有する行選択トランジスタに、出力信号を供給する。リセットトランジスタは、ソース／ドレイン領域において特定された電荷レベルにあてはめられた供給電圧を用いて、フォトダイオードの電荷蓄積領域からそれぞれの電荷が移動する前に、浮遊拡散領域をリセットする。画素は典型的に、シャロウ・トレンチ分離領域によってイメージャアレイの他の同様のセルから分離される。3T（3トランジスタ）画素セルも同様に働くが、転送トランジスタは無く、代わりにフォトダイオードからの電荷を直接ソースフォロワトランジスタに移動させる。
【０００４】
埋め込み（pinned）フォトダイオードはCCDイメージャおよびCMOSイメージャの両方においてイメージセンサ技術で利用される。埋め込みフォトダイオードは、フォトダイオードが完全に空乏していてもフォトダイオードにおけるポテンシャルが一定の値に保たれるので、「埋め込み（pinned）」と呼ばれる。埋め込みフォトダイオードは典型的に、p型導電性領域層の上面および下面に隣接するn型導電性電荷蓄積領域を含む。p型導電性領域層は、上面が注入層となり、下部は、画像センサ画素が形成される基板である。逆にドープするスキームが利用されることも可能であり、そこでは電荷蓄積領域はp型である。埋め込みフォトダイオードは、シリコンの表面の状態（トラップサイト、ダングリング・ボンド）による悪影響を減少させる。画素ノイズの低さに加え、埋め込みフォトダイオードのシリコン−二酸化シリコン・インターフェース（界面）の近傍で生成した「青色電子（blue electrons）」を収集することが容易になるので、埋め込みフォトダイオードは、表面インターフェーストラップの抑制と改良された青色応答（blue response）により、減少した暗電流を提供する。
【０００５】
p+/n-/p-埋め込みフォトダイオードにおいては、天面は典型的に注入によってアクセプタで高濃度にドープされる。このような注入物（implant）はテイル・ディストリビューション（tail distribution）および横方向の広がりを創りだす傾向にあり、注入物（典型的にはホウ素、BF2）のエネルギーの種類と適用量に依存している。これは、二つの問題、すなわち、フォトダイオードとトランスファゲート領域に複雑な最適化問題を引き起こす、nダイオード領域の補償とそれゆえに減少したフィル・ファクタ、およびより深いp+/n接合を呈する。
【０００６】
全ての集積回路技術において（イメージセンサ装置はその一部であるが）、装置のサイズを縮小し、同時にその密度を増加させたいという、不断の要求がある。埋め込みフォトダイオードを有するイメージセンサが縮小される場合、フォトダイオードは必ずより小さくならなければならず、そのことによって基板表面近傍のフォトダイオードの電荷蓄積n型領域としてのフォトダイオードでの埋め込み効果を創りだすことが困難となる。フォトダイオードのn領域は、フォトダイオードの作動に干渉するトラップサイトを有する基板表面から離れていなければならない。より小さいフォトダイオード領域を補償するためにn領域はさらに基板に押し入れられ、すると幅が失われるので、フィル・ファクタの減少を緩和するために、深さによってサイズを増すようにする。しかしながら、フォトダイオードの形状のそのような変化は、分離構造（例えばシャロウ・トレンチ分離−STI）の下に広がるフォトダイオードとしての画素間でのクロストークを引き起こし得る。
【発明の開示】
【０００７】
本発明は、埋め込み効果を促進するための基板上部のドープ層（pまたはn）を利用しない埋め込みフォトダイオードを有する画素セルに関する。本発明の例示的な実施形態においては、高K誘電体層は、基板上および、従来の基板内の画素セルを創るための上部p型層の代わりに、フォトダイオードのn型領域上に供給される。本発明の他の例示的な実施形態においては、フォトダイオードは画素回路上に迫り上げる（elevated）ことができ、ならびに、n型層と上に重なる高K誘電体層を含むことができる。これらの例示的な実施形態のいずれにおいても、酸化物（または他の誘電体）はフォトダイオードのn型領域と高K誘電体層との間に供給され得る。
【０００８】
本発明のこれらの特徴および他の特徴は、付随する図と関連して供給される以降の詳細な記述からよりよく理解されるであろう。
【発明を実施するための最良の形態】
【０００９】
本発明はある例示的な実施形態によって記述されるが、他の実施形態は当業者にとって明らかであり、他の実施形態もまた本発明の範囲内である。したがって、本発明の範囲は付随する請求項を参照することによってのみ画定される。
【００１０】
以降の記述において「基板」という用語は、集積回路を製造するために適した任意の支持層を言い、典型的に半導体ベースであるが、必須ではない。基板はシリコンベースでもよく、ベース半導体の土台（foundation）によって支持されたシリコンのエピタキシャル層を含んでよく、サファイア・ベース、シリコン・オン・インシュレータ（SOI）、金属、ポリマー、もしくは集積回路またはイメージセンサを支持するのに適した任意の他の材料であってよい。以降の記述において基板もしくはウェハが引用される場合、以前の加工工程ステップがベース半導体もしくは土台の中および上に、領域もしくは接合を形成するために使用されていることがある。
【００１１】
「画素」という用語は、電荷蓄積光変換素子を含み、電磁気放射を電気信号に変換するための関連したトランジスタを含む、光素子単位セルを言う。ここに説明された画素は、例証のためだけに、4T（4トランジスタ）CMOS画素回路として説明され、記述される。本発明は、4トランジスタ（4T）画素もしくはCMOS技術に限定されず、4トランジスタよりも少ない（例えば3T）または多い（例えば5T）他の画素配置および、他の半導体イメージャ技術（例えばCCDおよびその他）が利用されてもよいことが理解されるべきである。本発明は一つの画素の構造および構成を引用してここに記述されるが、行と列に画素を有するイメージャアレイに典型的に配置される複数の画素の代表例であることが理解されるべきである。以降の詳細な記述は、それゆえ、限定的な意味に取られることは無く、本発明の範囲は付随する請求項によってのみ画定される。
【００１２】
本発明は付随する図を引用して説明されるが、図全体を通じて、類似の参照番号は、類似の特徴に対して一貫して用いられる。図1から5は、画素セル100のさまざまな加工工程のステージを示し、図5では、完成した構造が示される。画素セル100は、基板10内に、埋め込みされたp+/n-/p-型フォトダイオード（フォトダイオード102がn/p/n レイアウトの場合、上部n型ドープ層は省略される）を形成するために、従来のCMOS画素において用いられる上部p型ドープ層のようなドープ層を持たずに、基板10の表面に形成される。しかしながら、画素セル100は、（例えば、基板10内のドープされたp型層の代わりに）基板10上にて、固定電荷を持ち、固定電荷（Qf）を有するキャパシタプレートのように機能する、高K誘電体層42を利用するので、埋め込みフォトダイオード102を有し、p+/n-/p-フォトダイオード102として作動する。層42の材料の分子の固有の双極子モーメントが、材料内で完全にランダムには配向されない場合、高K誘電体層42は固定電荷を持つ。この配向がランダムで無ければ無いほど、固定電荷はより多くなる。この双極子モーメントの配向は材料とその組成により特徴づけられる。この双極子モーメントの特異な配向は、固定電荷が正か負か、例えば、負の電荷を発生する傾向のある酸化アルミニウムと、正の電荷を発生する傾向のある窒化物、を決定することになる。高K誘電体層42用の材料はこの固定電荷特性に基づいて選択され、結合したフォトダイオード102の導電性領域の各ドープ特性は高K誘電体層42の電荷に関連して選択されうる。
【００１３】
高K誘電体層42は、好ましくは酸化アルミニウムによって発生する固定された負の電荷を含み、基板10に正孔蓄積領域を創ることができる。一方、フォトダイオード102のn型領域32は電荷蓄積領域として働く。これはフォトダイオードアクティブ領域での容量結合に帰する。高K誘電体層42の負電荷は、正に荷電した、浅く少数キャリアに富む領域を、n型領域32の上の基板10の表面上部に創る。この領域は、極度に浅いが、非常に濃度が高く画定されたp型層のように機能する。
【００１４】
従来使用される上部p型層をフォトダイオード102から省いて、代わりに高K誘電体層42の電荷効果を利用することによって、フォトダイオードが基板10においてより浅い深さとなるので、画素セルのスケーリング（scaling）において、電荷効果を利用しなかった場合にくらべて有効である。n型領域32は、改良したフィル・ファクタのために、より大きくすることができる。例えば、基板10の表面により近づき、ならびに、クロストーク作用を考慮しながら許容できる限り深くすることができる。さらに、注入物特性のテイル・ディストリビューションに関連し、n型領域にp型ドーパントが偶発的にまたは故意でなく注入されることに伴う問題は、n型領域上でp型の注入は行われないので、克服される。このことはまた、n型領域はよりしっかりとn型になり、よく制御されるため、結果として生ずるフォトダイオード102のフィル・ファクタを改良する。
【００１５】
図5の画素セル100は基板10に供給される。エピ層であるpウェル26は、所望されれば、そこにフォトダイオード102を形成するための集中したp型領域を供給するため、基板10に供給され得る。しかしながら、シリコン基板もしくはエピ層はドーピングを添加することなく、通常p型であるので、注入物は必須ではない。n型領域32は基板10内に供給され、供給される時はいつも、pウェル26内に供給される。ソース／ドレイン領域38もまた基板10内に供給される。すなわち、画素セル100が4T（もしくは、4トランジスタより多い）レイアウトの場合、それ（ソース／ドレイン領域38）は浮遊拡散領域であってよく、画素セルが3T（もしくは3トランジスタより少ない）レイアウトの場合には、リセット回路（リセット電圧Vaa）にフォトダイオード102を結合するためのアクティブ領域であってよい。本発明に従った4T画素回路は図13に示され、本発明に従った3T画素回路は図14に示される。
【００１６】
トランジスタゲート16はフォトダイオード102とソース／ドレイン領域38の間の電荷をゲート制御するために供給される。画素セル100が4もしくはそれ以上のトランジスタを有する場合、トランジスタゲート16は通常トランスファゲートであり、フォトダイオードに
蓄積した電荷を浮遊拡散領域（例えば、ソース／ドレイン領域38）にゲート制御する。画素セル100が3トランジスタを有する場合、トランジスタゲート16は通常リセットゲートであり、この場合、領域38はリセットポテンシャル導体（不図示）に接続する。その特有の機能に関わらず、トランジスタゲート16は典型的なMOSトランジスタの特徴、すなわち、ゲート電極層18をゲート酸化物層14上に有し、側壁スペーサ40と絶縁キャップ20によって絶縁されること、を備える。
【００１７】
画素セル100はイメージセンサアレイの他の同様の画素セルからシャロウ・トレンチ分離（STI）領域44によって分離される。トランジスタゲート16の一部であるゲート酸化物14は少なくともフォトダイオード102を覆うように基板10上に広がる。ゲート酸化物14を覆って、高K誘電体層42が供給される。
【００１８】
高K誘電体層42はAlxOyという組成を有する酸化アルミニウムからなることができ、ここでxは通常ほぼ2であり、yは通常ほぼ3である。しかしながら、この組成は、材料内で所望の固定電荷を獲得するために調整できる。この固定電荷は部分的に組成に基づいて変化する。他の高K誘電体材料、すなわち誘電性が常に酸化シリコンの誘電性よりも高い（約3.9より高いことを意味する）材料、例えば、酸化ジルコニウム（ZrOx）、酸化ハフニウム（HfOx）、およびケイ酸ハフニウム類（HfaSibOc）など、が層42に用いられうる。高K誘電体層42の厚さもまた固定電荷を決定する役割をつとめ、層42を供給する際に組成と共に考慮されなければならない。これらのパラメータを用いて、約60 Å（6 nm）の厚さのAl2O3もしくはHfO2の高K誘電体層は、約2×1012 cm-2から約10×1012 cm-2の固定電荷を有することができる。
【００１９】
画素セル100は標準的なCMOSイメージャ画素として作動する。フォトダイオード102は、光に打たれた（struck）場合、高K誘電体層42とn型領域32の間の誘導された静電容量の相互作用によって創られる有効なp-n接合において電荷を発生させる。フォトダイオード102で生じて蓄積された電荷は、例えばトランジスタゲート16によって、浮遊拡散領域、例えば、画素セル100が4T（図13）かそれ以上の場合はソース／ドレイン領域38、もしくは、画素セル100が3T（図14）の場合は、フォトダイオード102の延長として形成された浮遊拡散領域であるn型領域32、へとゲート制御される。浮遊拡散領域の電荷は、浮遊拡散領域に接続されたソースフォロワトランジスタによって画素出力電圧信号に変換され、この出力信号は行選択トランジスタによって、読み出し回路へとゲート制御される。信号が画素セル100から読み出された後、リセットゲート（3T配置（図14）でのゲート16、他の画素配置については不図示）は、画素セル100をリセットするためにフォトダイオード102に電圧源（例えばVaa）を接続するように起動されうる。
【００２０】
図1から4は、図5に示された画素セル100の、さまざまな製造ステージでの断面を示す。図は概して連続して起こるステップを示し、画素セル100を製造するために利用される。しかしながら、他のまたは追加の加工工程ステップもまた用いられてもよい。図1を参照すると、基板102が供給される。基板10は典型的にシリコンであるが、基板として利用されるのに適した上述の他の半導体もしくは他の材料が用いられてもよい。所望されれば、基板10は支持しているシリコンベース上にエピ層として成長することも可能である。
【００２１】
シャロウ・トレンチ分離（STI）は、トレンチ12を約1500 Åから約4000 Åの深さで、好ましくは約2000 Åの深さで形成するために、STI領域44（図5）となる箇所で開始される。このSTI領域44は、典型的に酸化物材料であり、イメージセンサアレイの他の画素セルから画素セル100を電気的に絶縁するために役立つ。当業者によく知られる、標準的な加工工程技術である、トレンチ12のエッチングを含むSTI工程が用いられてもよい。所望されれば、STIトレンチ12の下にある基板10の一部分が、電気的な絶縁を改善するためにドープされてもよい（不図示）。
【００２２】
基板10上に、トランジスタゲート16（画素セル100のいくつかの実施形態では転送トランジスタの一部であってよく、他の実施形態ではリセットトランジスタの一部であってよい）が、典型的には、画素セル100の他のトランジスタ（例えば、ソースフォロワトランジスタおよび行選択トランジスタ（不図示））のゲートの形成と同時に、形成される。このゲート16（同様に画素セル100の他のゲート）は、基板10の上に、ゲート酸化物14、ゲート酸化物14上に導電層18、ならびに導電層18上に絶縁層20を形成することによって製造されてよい。これらの層14、18、20は、化学気相蒸着またはスパッタリングなどの周知の技術によって形成されうる。ゲート酸化物14は典型的には二酸化シリコンであるが、他の材料でもよく、画素セル100の領域内で、STIトレンチ12を囲むように基板100上に蒸着される。ゲート酸化物層14は、約10 Åから約80 Åの厚さであってよく、約50 Åが好まれる。導電層18は典型的にドープされたポリシリコンであるが、他の導電性材料であってもよい。絶縁層20は典型的に窒化物またはTEOS（オルトケイ酸テトラエチル酸化物 tetraethyl orthosilicate oxide）であるが、他の絶縁性材料であってもよい。これらの層14、18、20はフォトレジストマスクでパターン化（pattern）され、図3に示すよう、ゲートスタック16を残すように停止層としてのゲート酸化物14を用いてエッチングされる。
【００２３】
図2を参照すると、製造の次のステージでの図1のウェハの断面が示される。フォトレジストマスク22は、フォトダイオード102になる領域を保護するように基板10上に形成され、トランジスタゲート16に最も近い基板10の表面、および画素の任意の他のトランジスタゲートに最も近い基板10の表面、が感光される間、画素トランジスタのソース／ドレイン領域が形成される。p型ドーパント24、例えばホウ素は、基板10にpウェル26を形成するため、基板10に注入される。所望されれば、画素セル100のためのソース／ドレイン領域が、この加工工程ステージにおいて形成されうる。しかし、これらの領域は、好ましくは次の加工工程のステージ（図4）で形成される。フォトレジストマスク22はそれから除去される。
【００２４】
図3を参照すると、図3は図2に示されたステージの次の加工工程ステージでのウェハを示す。pウェル26の形成とフォトレジストマスク22の除去の後、他のフォトレジストマスク28が塗布され、フォトダイオード102が形成される基板10の表面が感光される。n型ドーパント30、例えばリンは、n型ドープ領域32を形成するため、基板10に（示されるように、そこに直接、およびある角度をつけて）注入される。このn型領域32はフォトダイオード102の電荷蓄積部分を形成する。このn型領域は、好ましくは、基板10の表面から約8000 Åの深さである。
【００２５】
図4を参照すると、この図は図3に示されたステージの次の加工工程ステージでのウェハの断面を示す。フォトレジスト28を除去した後、他のフォトレジストマスク34が基板10のフォトダイオード102領域を保護するために形成されうる。n型ドーパント36、例えば、リンまたはヒ素が、画素セル100の任意の他のトランジスタでのソース／ドレイン領域同様に、最も近いゲート16のアクティブ・エリア38を形成するために基板10に注入されうる。所望されれば、ドーパント注入36はドープ領域がゲートの下に広がるよう、基板10に対して角度がつけられてもよい。ドーパント注入は周知の技術で成し遂げられる。
【００２６】
図5は、加工工程の後に続くステージでの図4のウェハの断面図を示す。フォトレジスト34の除去後、絶縁層42がゲート酸化物層14、およびトランジスタゲート16を覆って周知の技術によって蒸着される。この絶縁層40はそれから、トランジスタゲート16を保護する側壁を形成するために、基板10上のゲート酸化物14は残すように、エッチングされる。次に、高K誘電体層は、基板10上に蒸着され、パターン化され、ならびに図5に示されるように、基板10のフォトダイオード102領域上の層42を残すようにエッチングされる。高K誘電体層42は、CVDまたはスパッタリングなどの周知の技術によって蒸着されうる。上述のように、高K誘電体層42は多くの異なる材料であってよいが、酸化アルミニウム（AlxOy）、酸化ジルコニウム（ZrOx）、酸化ハフニウム（HfOx）、またはケイ酸ハフニウム類（HfaSibOc）が好ましい。上述のように、高K誘電体層42は、所望の固定電荷特性を得るために材料組成、組成、厚さ、を変更することができるが、しかしながら、高K誘電体層42は好ましくは、約20 Åから約200 Åの間の厚さである。高K誘電体層42はSTIトレンチ12（図4）内に、形成され、残されうる。STI絶縁材料44はトレンチ12内の高K誘電体層42上に形成される。この製造ステージで、画素セル100は実質的に完成である。次の加工工程は、画素セル100と他の回路の間の保護的な絶縁層と導電的相互接続の形成を含むことができる。
【００２７】
他に取りうる構造が図10に示されるが、これは、本発明にしたがった画素セル200の他の例示的な実施形態を示す。図10の画素セル200は迫り上げフォトダイオード202を含み、これは、図5に示される実施形態においては、ほぼ基板内であるのに対して、基板50上に供給される。平面型の、迫り上げられていない画素とは異なり、迫り上げ画素において埋め込みフォトダイオードを創ることは、従来、難しいと考えられている。図10の画素セル200などのような迫り上げ画素は、平面型の画素（より高い量子効率および、マイクロレンズに極めて接近することによる、減少した光学的クロストークを含む）に勝る、いくつかの利点を提供する。図10のフォトダイオード202の位置は、迫り上げられ、それゆえ、図5の平面型に形成されたフォトダイオード102とは異なる一方、多くの類似点を持ち、さらに、埋め込みフォトダイオードである。従来の画素セルでみられるような、n型領域80上のp型層の代わりに、画素セル200のフォトダイオード202は、n型領域80上の高K誘電体層86を利用する。酸化物層84は、実質上のp+/n-/p-ダイオードを創るために、n型領域80上の高K誘電体層86を分離する。この構造は、高K誘電体層86の利用とp型層の省略により、図5に示した画素セル100に関する上述の利点を含む。
【００２８】
図10の画素セル200は、基板50上に形成される。それ（画素セル200）は、イメージセンサアレイの他の同様の画素セルから、基板50内のSTI領域52によって、および、例えば酸化物領域（不図示）のような他の分離手段によって、迫り上げフォトダイオード202を囲むように、分離される。トランジスタは、画素セル200を作動させるために供給され、これらのうち、ゲート54を有する転送トランジスタ、および、ゲート56を有するリセットトランジスタが図10に示される。図10は例示的な4T画素セル200の断面を示すが、本発明はそれに限定されない。転送トランジスタゲート54は、ソース／ドレイン領域66と68に関連し、ソース／ドレイン領域66とのコンタクト76によって、n型領域（電荷蓄積領域）で上に重なるフォトダイオード202と接続する。
【００２９】
転送トランジスタ54はリセットトランジスタゲート56と、ソース／ドレイン領域68で接続し、これは、画素セル200の浮遊拡散領域となることができ、ソースフォロワトランジスタ（不図示）と電気的に接続することができる。リセットトランジスタゲート56はまた、ソース／ドレイン領域70と関連し、フォトダイオード202をリセットするためのリセット電圧Vaaに接続することができる。
【００３０】
トランジスタと基板50上には、トランジスタを保護するため、および、迫り上げフォトダイオード202から基板50を分離するため、中間層誘電体74が供給される。この中間層誘電体74は、当業者に知られるような異なる絶縁材料であってもよいが、BPSGもしくは同様の材料が好ましい。中間層誘電体74は、好ましくは約1000 Åの厚さである。自由選択のコンタクト78は、基板の電荷とn型領域80を結ぶことによりフォトダイオードの埋め込みを助けるストラップ（strap）として、n型領域80のフォトダイオード202から基板50に供給される。
【００３１】
図6から9は図10に示された画素セル200の製造のさまざまなステージを示す。図6は、それぞれゲート54と56を有する、転送トランジスタとリセットトランジスタの形成を示す。
図5に示した構造の基板10と類似、もしくは同一であってよい、基板50が供給される。STI領域52は、当業者に知られるように、画素セル200（図10）の周囲に形成される。典型的に酸化シリコンであるゲート酸化物58が、基板50上に形成される。典型的にはドープされたポリシリコンであるが、他の材料であってもよい、導電層60が、ゲート酸化物層58上に形成される。絶縁キャップ層62が導電層62上に形成される。注入物64がソース／ドレイン領域66、68、および70を形成するために供給される。絶縁側壁72はゲート54および56の上に形成される。ソース／ドレイン領域66、68、および70同様、ゲート54および56の形成は、周知の加工工程であり、周知の技術によって成し遂げられる。
【００３２】
図7を参照すると、図6の次の加工工程のステージでのウェハの断面を示す。図7は、中間層誘電体74が基板50およびトランジスタゲート54と56上に蒸着されることを示す。中間層誘電体74は、好ましくはBPSGであるが、他の絶縁材料であってもよく、好ましくは約1000 Åの厚さで、周知の技術によって蒸着されうる。中間層誘電体74は、次の製造ステップの準備のため、CMPによって平坦化されうる。フォトダイオード202（図10）と下にある回路を接続するコンタクト76および、フォトダイオード202（図10）と基板を接続する自由選択のコンタクト78は、周知のエッチング技術および蒸着技術によって中間層誘電体74を通って形成される。コンタクト76と78は、層74内のビア内に形成される、タングステン、ニッケル、チタン、ドープされたポリ（poly）、および他の材料などの、多くの導電性材料であってよい。
【００３３】
図8を参照すると、図7の次の加工工程のステージでのウェハの断面を示す。図8は、中間層誘電体層74上のシリコン層の蒸着および、フォトダイオード202（図10）のためのn型領域80を供給するコンタクト76と78を示す。n型ドーパント82はn型領域80を創るために注入されうる。もしくは代わりに、領域80は蒸着の間にドープされる。好ましくは、n型領域80は、そこに上に重なる層を形成するためのシャロウ・トレンチを供給するためにエッチングされるが、これは自由選択である。
【００３４】
図9を参照すると、図8の次の加工工程ステージでのウェハの断面を示す。図9は、n型領域80上での酸化物層84の形成を示す。酸化物層84は酸化シリコンであってよく、約10 Åから約80 Åの厚さ、好ましくは約50 Åであってよい。酸化物層84は周知の技術によって蒸着されうる。酸化物層84上に高K誘電体層86が形成され、これは、図5の画素セル100の層42と同一の材料でありうる。高K誘電体層は約20 Åから約200 Åの厚さである。停止領域としてのn型領域80を用いて、化学機械研磨（CMP）をウェハを平坦化するために用いることができる。この構造での結果が図10に示される。
【００３５】
図11は、本発明の任意の実施形態を利用しうる例示的なイメージャ700（すなわちイメージセンサ）を図解する。イメージャ700は、図5および10に関連して、もしくは他の画素構造を用いて上述のように構成された画素セル（例えば100および200）を含む画素アレイ705を有する。行線は、行アドレスデコーダ720に対応する行ドライバ710によって選択的に起動される。列ドライバ760および列アドレスデコーダ770もまた、イメージャ700に含まれる。イメージャ700はタイミングおよび制御回路750によって作動され、タイミングおよび制御回路はアドレスデコーダ720、770を制御する。制御回路750は、本発明にしたがって、行および列ドライバ回路710、760をも制御する。
【００３６】
列ドライバ760に付随するサンプルアンドホールド回路761は、選択された画素についての画素リセット信号Vrstおよび画素画像信号Vsigを読み出す。差分信号（Vrst−Vsig）はそれぞれの画素に対する差動増幅器762によって増幅され、アナログ・デジタル変換器775（ADC）によってデジタル化される。アナログ・デジタル変換器775はデジタル化された信号を、デジタル画像を形成する画像プロセッサ780に供給する。画像プロセッサ780もまた、イメージャ700のゲインの設定を決定してもよく、画素転送トランジスタゲートに印加される電圧の値を設定するために用いられうる。
【００３７】
図12はプロセッサシステム100を示し、これは、撮像装置1008（図5および図10に図解された画素セル、たとえば100または200、を持つ撮像装置など）を含むように変更された、本発明の典型的なプロセッサシステムである。プロセッサシステム100は画像センサ装置を含むことができるデジタル回路を有するシステムの例である。このようなシステムはコンピュータ・システム、カメラ・システム、スキャナ、機械映像、自動車ナビゲーション、ビデオ電話、監視システム、オート・フォーカス・システム、星追跡システム、動き検出システム、画像安定化システム、およびデータ圧縮システム、ならびにイメージャを使用する他のシステムを含むことができるが、これらに限定されない。
【００３８】
システム1000、例えばカメラシステムは、一般的に、バス1020を介して入力／出力（I/O）装置1006と通信する、マイクロコンピュータなどの中央処理ユニット（CPU）1002を含む。撮像装置1008はまた、バス1020を介してCPU1002と通信する。プロセッサベースシステム1000はまた、ランダムアクセスメモリ（RAM）1004を含み、フラッシュメモリなどの取り外し可能なメモリ1014を含むことができ、これもまた、バス1020を介してCPU1002と通信する。撮像装置1008は、一つの集積回路もしくは処理装置とは異なるチップ上に記憶装置を持つまたは持たない、CPU、デジタルシグナルプロセッサ、またはマイクロコンピュータなどのプロセッサと結合させてもよい。
【００３９】
本発明のさまざまな実施形態が上記に記述されている。本発明はこれらの特定の実施形態を参照して記述されているが、記述は本発明の例示を意図するものであり、限定することを意図しない。さまざまな変形例および実施例が、付随する請求項に画定される本発明の意図および範囲から離れることなく、これらの当業者に見出されてもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明にしたがって画素セルを製造するためのさまざまな加工工程ステップでのウェハの断面図を示す。
【図２】本発明にしたがって画素セルを製造するためのさまざまな加工工程ステップでのウェハの断面図を示す。
【図３】本発明にしたがって画素セルを製造するためのさまざまな加工工程ステップでのウェハの断面図を示す。
【図４】本発明にしたがって画素セルを製造するためのさまざまな加工工程ステップでのウェハの断面図を示す。
【図５】本発明にしたがって、図１から４によって説明された加工工程によって製造された画素セルを示す。
【図６】本発明にしたがって画素セルを製造するためのさまざまな加工工程ステップでのウェハの断面図を示す。
【図７】本発明にしたがって画素セルを製造するためのさまざまな加工工程ステップでのウェハの断面図を示す。
【図８】本発明にしたがって画素セルを製造するためのさまざまな加工工程ステップでのウェハの断面図を示す。
【図９】本発明にしたがって画素セルを製造するためのさまざまな加工工程ステップでのウェハの断面図を示す。
【図１０】本発明にしたがって、図６から９によって説明された加工工程によって製造された画素セルを示す。
【図１１】本発明の一実施形態にしたがって構成されたイメージャを示す。
【図１２】本発明の一実施形態にしたがって構成された少なくとも一つのイメージャを組み込んだプロセッサシステムを示す。
【図１３】本発明にしたがった画素セルに関する回路設計を示す。
【図１４】本発明にしたがった画素セルに関する回路設計を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成20年9月5日(2008.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フォトダイオードを含む画素セルであって、前記フォトダイオードが、電荷蓄積領域、前記電荷蓄積領域上の酸化物層、前記電荷蓄積領域と前記酸化物層との間の実質上のp型層、前記酸化物層上の固定電荷層、およびシャロウトレンチ分離領域を含み、前記酸化物層と前記固定電荷層は前記シャロウトレンチ分離領域内に広がることを特徴とする、画素セル。
【請求項２】
前記画素セルはイメージセンサに組み込まれ、前記イメージセンサはプロセッサシステムの一部であり、前記プロセッサシステムは前記イメージセンサに接続するプロセッサをさらに含むことを特徴とする、請求項1の画素セル。
【請求項３】
前記固定電荷層は高K誘電性材料を含むことを特徴とする、請求項1もしくは2の画素セル。
【請求項４】
p型注入領域が前記電荷蓄積領域と前記酸化物層の間に存在しないことを特徴とする、請求項1もしくは2の画素セル。
【請求項５】
前記固定電荷層は酸化アルミニウムを含むことを特徴とする、請求項1もしくは2の画素セル。
【請求項６】
前記酸化アルミニウムはAlxOyという組成を有し、xはおよそ2であり、yはおよそ3であることを特徴とする、請求項5の画素セル。
【請求項７】
前記固定電荷層が、酸化ハフニウム、酸化ジルコニウム、およびケイ酸ハフニウム類か
らなるグループから選択された材料を含む、請求項1もしくは2の画素セル。
【請求項８】
前記電荷蓄積領域は基板内に供給されることを特徴とする、請求項1もしくは２の画素セル。
【請求項９】
前記酸化物層が少なくとも部分的に前記基板上に供給されることを特徴とする請求項7の画素セル。
【請求項１０】
前記酸化物層はゲート酸化物であることを特徴とする、請求項1もしくは2の画素セル。
【請求項１１】
前記電荷蓄積領域、前記酸化物層、前記固定電荷層は基板上に供給されることを特徴とする、請求項1もしくは2の画素セル。
【請求項１２】
フォトダイオード
を含む画素セルであって、前記フォトダイオードは、
半導体基板と、
前記基板内のn型でドープされた電荷蓄積領域と、
前記基板上の酸化シリコン層であって、前記電荷蓄積領域と酸化シリコン層の間の前記基板は、前記電荷蓄積領域に対して反対のドープをされない、酸化シリコン層と、
前記酸化シリコン層上のAl2O3層と、
シャロウトレンチ分離領域であって、前記酸化シリコン層と前記Al2O3層のうち少なくとも一方は前記シャロウトレンチ分離領域内に広がる、シャロウトレンチ分離領域と、を含むことを特徴とする、画素セル。
【請求項１３】
埋め込みフォトダイオードを含む画素セルであって、前記フォトダイオードは、電荷蓄積領域、前記電荷蓄積領域上の酸化物層、前記酸化物層上の固定電荷層を含み、前記固定電荷層は、酸化ハフニウム、酸化ジルコニウム、およびケイ酸ハフニウム類からなるグループから選択された材料を含み、シャロウトレンチ分離領域内に広がることを特徴とする、画素セル。
【請求項１４】
フォトダイオード
を含む画素セルであって、前記フォトダイオードは、
基板と、
前記基板上に迫り上がった、n型でドープされた電荷蓄積領域と、
前記n型でドープされた電荷蓄積領域上の酸化シリコン層と、
前記酸化シリコン層上のAl2O3層と、
を含む、画素セル。
【請求項１５】
基板を供給するステップと、
n型領域を形成するステップと、
前記n型領域上に酸化物層を形成するステップと、
前記酸化物層上に固定電荷層を形成するステップであって、前記固定電荷層は前記n型領域と前記酸化物層の間に実質上のp型領域を供給する、ステップと、
シャロウトレンチ分離領域を形成するステップであって、前記酸化物層と固定電荷層は前記シャロウトレンチ分離領域内に広がる、ステップと、
を含む、イメージセンサ画素を形成する方法。
【請求項１６】
前記固定電荷層は高K誘電性材料を含むことを特徴とする、請求項15の方法。
【請求項１７】
p型注入領域が前記n型領域と前記酸化物層の間に供給されないことを特徴とする、請求
項15の方法。
【請求項１８】
前記高K誘電体層は酸化アルミニウムを含むことを特徴とする、請求項15の方法。
【請求項１９】
前記酸化アルミニウムはAlxOyという組成を有し、xおよびyは前記固定電荷層の固定電荷をもたらすために調整されることを特徴とする、請求項15の方法。
【請求項２０】
xはおよそ2であり、yはおよそ3であることを特徴とする、請求項19の方法。
【請求項２１】
前記固定電荷層は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、およびケイ酸ハフニウム類からなるグループから選択された材料を含むことを特徴とする、請求項15の方法。
【請求項２２】
前記n型領域は前記基板内に供給されることを特徴とする、請求項15の方法。
【請求項２３】
前記酸化物層は少なくとも部分的に前記基板上に供給されることを特徴とする、請求項22の方法。
【請求項２４】
前記酸化物層はゲート酸化物であることを特徴とする、請求項15の方法。
【請求項２５】
前記n型領域、前記酸化物層、前記固定電荷層は基板上に供給されることを特徴とする、請求項15の方法。
【請求項２６】
フォトダイオードを含む画素セルであって、前記フォトダイオードは、電荷蓄積領域と、前記電荷蓄積領域上の酸化物材料と、前記電荷蓄積領域と前記酸化物材料の間の実質上のp型領域と、前記酸化物材料上の固定負電荷材料であって、前記固定電荷材料は酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウムのうち少なくとも一つを含む、固定電荷材料と、シャロウトレンチ分離領域であって、前記酸化物層と固定電荷層は前記シャロウトレンチ分離領域内に広がる、シャロウトレンチ分離領域と、を含むことを特徴とする、画素セル。
【請求項２７】
フォトダイオード
を含む画素セルであって、前記フォトダイオードは、
半導体基板と、
前記基板内のn型でドープされた電荷蓄積領域と、
前記基板上の酸化物材料であって、前記電荷蓄積領域と前記酸化物材料の間の前記基板は、前記電荷蓄積領域に対して反対のドープをされない、酸化物材料と、
前記酸化物材料上の、酸化ハフニウム、酸化ジルコニウム、およびケイ酸ハフニウムのうち少なくとも一つを含む、固定電荷材料と、
シャロウトレンチ分離領域であって、前記酸化物層と前記固定電荷材料は前記シャロウトレンチ分離領域内に広がる、シャロウトレンチ分離領域と、を含むことを特徴とする、
画素セル。
【請求項２８】
前記電荷蓄積領域と前記酸化物層の間の基板領域は前記電荷蓄積領域に対して反対のドープをされないことを特徴とする、請求項１の画素セル。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
図1から4は、図5に示された画素セル100の、さまざまな製造ステージでの断面を示す。図は概して連続して起こるステップを示し、画素セル100を製造するために利用される。しかしながら、他のまたは追加の加工工程ステップもまた用いられてもよい。図1を参照すると、基板10が供給される。基板10は典型的にシリコンであるが、基板として利用されるのに適した上述の他の半導体もしくは他の材料が用いられてもよい。所望されれば、基板10は支持しているシリコンベース上にエピ層として成長することも可能である。
【国際調査報告】
2009522814.tif 000017
2009522814.tif 000018
2009522814.tif 000019