(57)【要約】【課題】  対称型ＭＩＭＣＡＰキャパシタ設計を提供する。【解決手段】  基板に接近して取り付けられた少なくとも２つのキャパシタを含む半導体チップ・キャパシタンス回路及び方法が提供されるが、その各々のキャパシタは、基板に十分近くに取付けられて、上部プレートの外因性キャパシタンスよりも大きな外因性キャパシタンスを有する横向きの下部導電性プレートを有する。半数の下部プレート及び半数の上部プレートは第１ポートに接続され、残りの半数の上部プレート及び下部プレートは第２ポートに接続され、第１及び第２ポートは、下部プレートによる凡そ等しい外因性キャパシタンスを有する。１つの態様において、基板は基板フットプリントを規定する前工程キャパシタを含み、少なくとも２つのキャパシタはフットプリント上に配置された後工程金属−絶縁体−金属型キャパシタである。別の態様において、少なくとも２つのキャパシタは、基板に概ね平行に長方形配列に配置された少なくとも４つのキャパシタである。【選択図】      図５
2009537974.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に取り付けられたキャパシタンス回路アセンブリであって、
チップ基板と、
前記基板に接近して取り付けられた少なくとも２つのキャパシタと
を有し、
各々のキャパシタは誘電体材料で隔てられた第１及び第２導電性プレートを有し、
各々の第２導電性プレートは前記基板に十分近くに横に取付けられ、前記基板に関する、各々の第１導電性プレートの外因性キャパシタンスよりも大きな第２プレート外因性キャパシタンスを有し、
半数の前記第１プレート及び半数の前記第２プレートは、第１ポートに第１ポート回路により接続し、前記第１ポートは半数の前記第２プレートによる第１ポート複合外因性キャパシタンスを有し、
残りの半数の前記第１プレート及び残りの半数の前記第２プレートは、第２ポートに第２ポート回路により接続し、前記第２ポートは前記残りの半数の前記第２プレートによる第２ポート複合外因性キャパシタンスを有し、該第２ポート複合外因性キャパシタンスは前記第１ポート複合外因性キャパシタンスに凡そ等しい、
キャパシタ回路アセンブリ。
【請求項２】
前記少なくとも２つのキャパシタは金属−絶縁体−金属型キャパシタであり、前記キャパシタ回路アセンブリは、後工程半導体キャパシタ回路内に配置される、請求項１に記載の構造体。
【請求項３】
前記基板は、第１及び第２端子を有する前工程キャパシタをさらに含み、該前工程キャパシタは基板フットプリントを規定し、
前記第１ポートは前記前工程キャパシタ構造体第１端子に電気的に接続し、前記第２ポートは前記前工程キャパシタ構造体第２端子に電気的に接続し、
前記少なくとも２つのキャパシタは、前記基板上、前記前工程キャパシタ・フットプリント内に配置される、
請求項２に記載の構造体。
【請求項４】
前記少なくとも２つのキャパシタは少なくとも４つのキャパシタである、請求項３に記載の構造体。
【請求項５】
前記少なくとも４つのキャパシタは、基板に概ね平行に長方形配列に配置される、請求項４に記載の構造体。
【請求項６】
前記基板上、前記前工程キャパシタ・フットプリント内に配置され、かつ、第１及び第２端子を有する垂直ネイティブ型キャパシタをさらに含み、前記第１ポートは前記垂直ネイティブ型キャパシタ第１端子に電気的に接続し、前記第２ポートは前記垂直ネイティブ型キャパシタ第２端子に電気的に接続する、請求項３に記載の構造体。
【請求項７】
前記第１及び第２プレートの各々は同じ材料で形成される、請求項１に記載の構造体。
【請求項８】
前記プレートは金属又は多結晶シリコンである、請求項７に記載の構造体。
【請求項９】
前記誘電体材料は４よりも大きな誘電率値（ｅｒ＞４）を有する、請求項７に記載の構造体。
【請求項１０】
半導体チップのキャパシタンス回路を形成する方法であって、
前工程の基板構造体を形成するステップと、
前記基板に接近した少なくとも２つのキャパシタを取り付けるステップであって、各々の前記キャパシタは誘電体材料で隔てられた第１及び第２導電性プレートを有し、各々の前記第２導電性プレートは前記基板に十分近くに横に取付けられ、前記基板に関する、各々の前記第１導電性プレートの外因性キャパシタンスよりも大きな第２プレート外因性キャパシタンスを有する、ステップと、
半数の前記第１プレート及び半数の前記第２プレートを第１ポートに第１ポート回路により接続するステップであって、前記第１ポートは、前記半数の前記第２プレートによる第１ポート複合外因性キャパシタンスを有する、ステップと、
残りの半数の前記第１プレート及び残りの半数の前記第２プレートを第２ポートに第２ポート回路により接続するステップであって、前記第２ポートは、前記残りの半数の前記第２プレートによる第２ポート複合外因性キャパシタンスを有し、該第２ポート複合外因性キャパシタンスは前記第１ポート複合外因性キャパシタンスに凡そ等しい、ステップと
を含む、方法。
【請求項１１】
前記少なくとも２つのキャパシタは金属−絶縁体−金属型キャパシタであり、該少なくとも２つのキャパシタを後工程半導体キャパシタ回路内に配置するステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記基板内に、第１及び第２端子を有し、かつ、基板フットプリントを規定する前工程キャパシタを設けるステップと、
前記第１ポートを前記前工程キャパシタ構造体第１端子に電気的に接続するステップと、
前記第２ポートを前記前工程キャパシタ構造体第２端子に電気的に接続するステップと、
前記少なくとも２つのキャパシタを、前記基板上、前記前工程キャパシタ・フットプリント内に配置するステップと
をさらに含む、請求項１１に記載の方法。
【請求項１３】
前記少なくとも２つのキャパシタは少なくとも４つのキャパシタである、請求項１２に記載の方法。
【請求項１４】
前記少なくとも４つのキャパシタを、前記基板に概ね平行に長方形配列に配置するステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
第１及び第２端子を有する垂直ネイティブ型キャパシタを、前記基板上、前記前工程キャパシタ・フットプリント内に配置するステップと、
前記第１ポートを前記垂直ネイティブ型キャパシタ第１端子に電気的に接続するステップと、
前記第２ポートを前記垂直ネイティブ型キャパシタ第２端子に電気的に接続するステップと
をさらに含む、請求項１２に記載の方法。
【請求項１６】
前記第１及び前記第２プレートの各々は同じ材料で形成される、請求項１０に記載の方法。
【請求項１７】
前記プレートは金属又は多結晶シリコンである、請求項１６に記載の方法。
【請求項１８】
前記誘電体材料は４よりも大きな誘電率（ｅｒ＞４）を有する、請求項１６に記載の方法。
【請求項１９】
半導体回路構造体であって、
第１及び第２端子を有し、かつ、前工程キャパシタ・フットプリントを規定する前工程金属酸化物シリコン・キャパシタを含むチップ基板と、
前記前工程キャパシタ構造体に電気的に接続し、前記基板に接近して前記前工程キャパシタ・フットプリント上に取付けられた少なくとも２つの後工程金属−絶縁体−金属型キャパシタであって、金属−絶縁体−金属の底部導電性プレートは、前記基板に十分近くに横に取付けられて、前記基板に関する、金属−絶縁体−金属の上部導電性プレートの外因性キャパシタンスよりも大きな底部プレート外因性キャパシタンスを有する、少なくとも２つの後工程金属−絶縁体−金属型キャパシタと
を含み、
半数の前記上部プレート及び半数の前記底部プレートは、第１ポートに第１ポート回路により接続され、前記第１ポートは、前記半数の前記底部プレートによる第１ポート複合外因性キャパシタンスを有し、
残りの半数の前記上部プレート及び残りの半数の前記底部プレートは、第２ポートに第２ポート回路により接続され、前記第２ポートは、前記残りの半数の前記底部プレートによる第２ポート複合外因性キャパシタンスを有し、該第２ポート複合外因性キャパシタンスは、前記第１ポート複合外因性キャパシタンスに凡そ等しい、
構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にキャパシタに関し、より具体的には、対称的な極性特性を有するキャパシタ構造体の方法及びシステムに関する。
【背景技術】
【０００２】
オンチップ・キャパシタはシリコン半導体上に製作される集積回路の重要なコンポーネントである。これらのキャパシタは様々な用途に用いられ、例証的な実施例にはバイパス及び容量整合並びに結合及び減結合が含まれる。シリコン半導体チップ上のキャパシタ構造体の設計及び実装は、１つ又は複数の対称的な構造の目標とする回路の品質、及び低寄生抵抗の性能特性に依存する可能がある。
【０００３】
より具体的には、キャパシタ構造体は、前（製造）工程（ＦＥＯＬ）又は後（製造）工程（ＢＥＯＫ）の２つの領域のうちの１つにおいて形成されるものとして分類することができる。集積回路製造工程において、ＦＥＯＬは普通、半導体基板を直接変更するか又はそれに直接関係する、例えば、ドーパントの拡散及び注入、ゲート膜のスパッタリング、酸化、及びこれらに関連するパターン付けステップなどの、前期工程段階を指す。これと対照的にＢＥＯＬは、相互接続及びビア（平面相互接続間の垂直相互接続）のメタライゼーション（ＰＶＤ）、並びに、電気的絶縁、誘電体（キャパシタのための）、拡散障壁、及び機械的不動態化（特に、エレクトロマイグレーション及びストレス・マイグレーションによる相互接続の破損を防止するための）のための、関連する非導電性堆積及び成長（例えば、ポリマー、ガラス、酸化物、窒化物、及び酸窒化物）を指す。ＦＥＯＬとＢＥＯＬは、転じて、対応する段階において製造されるＩＣの層を指すのに用いられる。ＢＥＯＬはメタライゼーション層（例えば４と１０の間の）及び関連する絶縁層であり、ＦＥＯＬはその下の全てで、大部分はトランジスタである。
【０００４】
ＦＥＯＬにおいてチップ基板上に形成される半導体チップ・キャパシタ要素に対して、金属酸化物シリコン（ＭＯＳ）キャパシタ、即ちＭＯＳＣＡＰ、を用いることが知られている。しかし、ＭＯＳＣＡＰキャパシタは一般に集積回路（ＩＣ）内に大きなチップ面積のフットプリントを必要とする。従って、設計要件は普通、ＭＯＳＣＡＰキャパシタ構造体に対して、それらの回路のキャパシタンス特性の割に相対的に大きな半導体チップ・フットプリント又はリアル・エステートを必要とし、その結果、高い製造コスト、及び他の回路構造体に利用できる半導体チップ面積の減少をもたらす。さらに、半導体回路の待機状態中の漏電電流が電力消費の増加をもたらすことが知られている。従って、シリコン半導体チップのキャパシタ構造体は普通、漏電電流問題を回避するために大きなＭＯＳＣＡＰキャパシタ構造体を必要とする。
【０００５】
ＩＣの製造コストは一般に必要なリアル・エステートに比例するので、ＭＯＳＣＡＰ構造体に必要なフットプリントを減らすことによりＩＣチップのコストを減らすことが望ましい。従って、ＦＥＯＬ・ＭＯＳＣＡＰフットプリントを減らす１つの可能な方法は、ＦＥＯＬ・ＭＯＳＣＡＰと回路接続した付加的なキャパシタ構造体をＢＥＯＬにおいて形成することであり、全ＦＥＯＬ／ＢＥＯＬキャパシタ構造体のキャパシタンスを増加させると同時により小さなＦＥＯＬ・ＭＯＳＣＡＰフットプリントをもたらすことが好ましい。
【０００６】
ＢＥＯＬにおいて普通に用いられる２つの型のキャパシタは、図１にチップ基板１１４に関して概略を示す金属‐絶縁体‐金属型キャパシタ（ＭＩＭＣＡＰ）１００、及び図２に概略を示す垂直ネイティブ型キャパシタ（ＶＮＣＡＰ）２００である。ＭＩＭＣＡＰ１００は第１プレート１１０と第２プレート１１２を有し、これらは、それぞれコネクタ又はポート１１６、１１８を有し、誘電体材料１２０がプレート１１０、１１２の間に配置されてキャパシタ構造体を完成する。ＶＮＣＡＰ２００もまた、第１プレート２１０と第２プレート２１２を有し、これらは、それぞれコネクタ又はポート２１６、２１８を有し、誘電体材料２２０がプレート２１０、２１２の間に配置されてキャパシタ構造体を完成する。重要なことは、ＭＩＭＣＡＰ１００のプレート１１０、１１２が基板フットプリント１３０の上に横に配置されて、それぞれのプレート１１０、１１２の非対称な寄生キャパシタンスを生ずるのに対して、一方、概ね平行なＶＮＣＡＰ２００のプレート２１０、２１２の垂直の配置は、それぞれ平行なプレート・フットプリント２３０、２３２を投影して、対称的な寄生プレート２１０、２１２キャパシタンス特性を生ずることである。
【０００７】
ＭＩＭＣＡＰ１００及びＶＮＣＡＰ２００の各々は特徴的な回路性質を提供し、幾つかのＢＥＯＬ適用においては、１つ又は複数のＭＩＭＣＡＰ１００と１つ又は複数のＶＮＣＡＰ２００の組合せが好ましいことがある。しかし、ＭＩＭＣＡＰ１００のプレート１１０、１１２の非対称的寄生キャパシタンスは、ポート端子１１６、１１８に対して極性を生じる。１つの点において、ポート１１６を入力ポート、及びポート１１８を出力ポートとして用いる回路は等価回路の異なった性質を生じる。別の点では、極性の違いはＭＩＭＣＡＰ１００を一方向性デバイスにする可能性がある。そして間違った極性の使用は回路性能を劣化させ得る。このような極性問題を考慮することは、入力及び出力極性間を区別するために付加的な設計時間を費やす必要があるので、回路設計の非効率性をもたらす。
【０００８】
多くの場合、各々が同じ内因性キャパシタンス値を有する多数のＭＩＭＣＡＰキャパシタが単一チップ基板上に必要になる。キャパシタが基板に接近する配置においては、基板に最も近い底部プレートの間の可変の外因性キャパシタンスは、外因性キャパシタンスの値が正確には予測できないので、回路設計内で適切に制御することはできない。従って、従来技術の実際においては、基板に最も近いプレートの全てを互いに接続し、基板から最も離れたプレートの全てを互いに接続するので、そうしなければ個々に等価なキャパシタの内に、互いに異なるキャパシタ値が実質的に生成される。
【０００９】
ＭＩＭＣＡＰ１００及びＶＮＣＡＰ２００の両方を組み込んだ高密度オンチップＢＥＯＬキャパシタ構造体に対しては付加的な問題が生じる。即ち、ポート端子１１６、１１８の互いに異なる極性を収容するためにＶＮＣＡＰ２００及びＭＩＭＣＡＰ１００コンポーネントの間に並列接続を設ける必要があり、そのような並列接続を形成することは、結果として得られる複合型ＭＩＭＣＡＰ１００／ＶＮＣＡＰ２００ＢＥＯＬ構造体に、可能なチップのリアル・エステート効率を減少させる構造的な制約をもたらす。これはまた、多数のＶＮＣＡＰ及びＭＩＭＣＡＰから対称型ＢＥＯＬキャパシタ構造体を設けることにおける他の困難をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
必要とされるのは、ＢＥＯＬ適用において横型ＭＩＭＣＡＰキャパシタを効率的に組み込むことを可能にするシステム及び方法である。従って、基板上の複数のＭＩＭＣＡＰキャパシタの各々を基板に関して対称的に設ける方法を開発することが望ましい。
【課題を解決するための手段】
【００１１】
１つの態様において、基板に接近して取り付けられた少なくとも２つのキャパシタを含む、半導体チップ上に取り付けられたキャパシタンス回路アセンブリ及びその作成方法が提供されるが、ここで、各々のキャパシタは基板の十分近くに取り付けられた横型の下部プレートを有し、これが上部プレートの外因性キャパシタンスよりも大きな外因性キャパシタンスを有する。半数の下部プレート及び半数の上部プレートは第１ポートに接続され、残りの半数の上部プレート及び下部プレートは第２ポートに接続され、第１及び第２ポートは底部プレートによる凡そ等しい外因性キャパシタンスを有する。
【００１２】
別の態様において、少なくとも２つのキャパシタは金属−絶縁体−金属型キャパシタであり、キャパシタンス回路アセンブリは後工程半導体キャパシタ回路内に配置される。
別の態様において、基板は、基板フットプリントを規定する前工程キャパシタをさらに含み、上記の少なくとも２つのキャパシタは前工程キャパシタに電気的に接続され、かつ、前工程キャパシタのフットプリント内で基板上に配置される。
【００１３】
別の態様において、少なくとも２つのキャパシタは少なくとも４つのキャパシタである。さらなる態様においては、少なくとも４つのキャパシタは、基板に概ね平行に長方形配列に配置される。
別の態様において、垂直ネイティブ型キャパシタが少なくとも２つのキャパシタに電気的に接続され、そして前工程キャパシタのフットプリント内で基板上に配置される。
【００１４】
別の態様において、第１及び第２プレートは同じ材料で形成される。さらなる態様においては、プレートは金属又は多結晶シリコンであり、及び／又は誘電体材料は約４より大きな誘電率値（ｅｒ＞４）を有する。
【発明を実施するための最良の形態】
【００１５】
図３は、本発明と共に用いるのに適切な単一の非対称型ＢＥＯＬ・ＭＩＭＣＡＰ３００の、基板３１４に対して横に配列された上部プレート３１０及び底部プレート３２０を有し、かつ、それぞれコネクタ又はポート３１６、３１８を有する、一実施例を示す。誘電体材料３１５がプレート３１０、３２０の間に配置されて、ＦＥＯＬ基板３１４に対して横方向のプレート配置におけるキャパシタ構造体を完成する（他のＦＥＯＬ構造体は図を簡単にするために省略した）。
【００１６】
基板３１４は普通、誘電体としてのシリコンで形成される。誘電体材料３１５は約４より大きな誘電率値（ｅｒ＞４）を有することが好ましい。プレート３１０、３２０は、必要性及びプロセスに応じて、キャパシタに普通に用いることのできる、例えば多結晶シリコン又は銅又は他の導電材料などの同じ材料、或いは異なる材料で形成することができることを理解されたい。
【００１７】
２つの導電性のキャパシタ・プレート３１０、３２０は、それぞれ外因性キャパシタンス値３２４、３２２により図式的に示される外因性又は寄生キャパシタンスを有するように基板３１４に十分接近して取り付ける。底部プレート・フットプリント３４０内で規定される底部プレート３２０と基板３１４の間の外因性キャパシタンス値３２２は、上部プレート・フットプリント３５０内で規定されるプレート３１０と基板３１４の間の外因性キャパシタンス値３２４よりも大きく、この差異が前述のポート３１６、３１８の異なる
極性をもたらす。
【００１８】
ここで図４を参照すると、一対のＭＩＭＣＡＰ４０８、４０９が、２つのポート端子間の普通の並列回路構造体４００中に示されているが、ここでポート１  ４１０は、底部プレート４３２、４３４にそれぞれコネクタ４０２、４０３で接続し、ポート２  ４２０は、上部プレート４４２、４４４にそれぞれコネクタ４０５、４０６で接続する。底部プレート４３２、４３４は、下に配置されるＦＥＯＬ基板と共に、それぞれ、寄生外因性キャパシタ４５２、４５４を形成する（図を明瞭にするために図示しないが、図１及び図３に関して前述したように）。図４（ｂ）の略図が示すように、並列回路構造体４００は、寄生外因性キャパシタ４５２、４５４の両方が結果的にポート１  ４１０に接続し、ポート２  ４２０には寄生外因性キャパシタは何も接続しないので、非対称的となる。
【００１９】
１つの態様において、個々の非対称的なＭＩＭＣＡＰにおける、ＦＥＯＬチップ基板に関して横向きの上部及び底部プレートの間の外因性／寄生キャパシタンスの差異を除去した、対称型多数ＭＩＭＣＡＰキャパシタ設計が提供される。例えば、図５は、２つのポート端子の間の新規なクロスカップル型並列回路構造体５００における一対のＭＩＭＣＡＰ４０８、４０９を示し、ここで、ポート１  ４１０は、ＭＩＭＣＡＰ４０８の底部プレート４３２にコネクタ５１２で接続し、ＭＩＭＣＡＰ４０９の上部プレート４４４にコネクタ５１３で接続し、ポート２  ４２０は、ＭＩＭＣＡＰ４０８の上部プレート４４２にコネクタ５１５で接続し、ＭＩＭＣＡＰ４０９の底部プレート４３４にコネクタ５１６で接続する。再び、底部プレート４３２、４３４は、下に配置されたＦＥＯＬ基板（図を明瞭にするために図示しないが、図１、図３及び図４に関して前述したように）と共に、それぞれ等価な寄生外因性キャパシタ４５２、４５４を形成する。図５（ｂ）の略図が示すように、クロスカップル型並列回路構造体５００は、寄生外因性キャパシタ４５２が結果的にポート１  ４１０に接続し、寄生外因性キャパシタ４５４がポート２  ４２０に接続するので、対称型となる。
【００２０】
別の態様において、２つより多くのＭＩＭＣＡＰをクロスカップル型並列回路構造に配列して対称型ＢＥＯＬ・ＭＩＭ構造体を設けることができる。ここで重要なことは、基板との近接により形成される寄生外因性キャパシタが２つの回路ポートの間に均等に割り当てられてポートの極性を防止することである。例えば、図６は別の従来技術による多数キャパシタＭＩＭ構造体６００を示すが、ここで４つのＭＩＭＣＡＰ６２４が第１ポート６３０と第２ポート６３２の間で並列回路構造に配列され、上部プレート６１０の全てがコネクタ６３０によって相互に接続し、チップ基板６１４により近接した底部プレート６１２の全てはコネクタ６３２によって互いに接続する。（基板６１４は１つの連続的な基板要素とすることができること、及び基板６１４は図を簡単明瞭にするために分離した長方形区画６１４の形で示されていることを理解されたい。）従って、ＭＩＭＣＡＰ６２４の各々の外因性キャパシタンスの変化、及び端子６３０と６３２の間に生じる極性に対する対策が何もなされていない。
【００２１】
別の態様において、図７は、本発明による、基板６１４に関する４つのＭＩＭキャパシタ６２４を有する交互回路構造体の略斜視図を示す。より具体的には、半数の上部プレート６１０は第１ポート・コネクタ７３６により半数の底部プレート６１２に接続し、他の半数の上部プレート６１０は第２ポート・コネクタ７３８により他の半数の底部プレート６１２に接続する。この結果、基板６１４に関する対称型キャパシタ回路７００設計が得られ、ここで寄生キャパシタンスは、図５に関連して前述したように、第１ポート７３６と第２ポート７３８の各々に均等に割り当てられる。従って、本発明は、類似の全体のフットプリントを有する単一の非対称型ＭＩＭＣＡＰ・ＢＥＯＬ回路（図３のＭＩＭＣＡＰ３００のような）を超えて改善されたＱ値性能を提供する、多数のＭＩＭＣＡＰ６２４を有する複合対称型ＢＥＯＬ回路７００を可能にする。
【００２２】
別の態様において、本発明にはまた、他の型のキャパシタを組み込んだ多数ＭＩＭＣＡＰ構造体に対する適用がある。例えば、ＢＥＯＬチップ適用においてＶＮＣＡＰを組み込むことが望ましい。図８は、幾つかのＢＥＯＬキャパシタ適用において望ましい、平行金属プレート及び複合キャパシタンス構造体を示すＶＮＣＡＰ８００の斜視図を与える。ＶＮＣＡＰ８００は次第に大きくなる金属層の３つのグループによって規定される。４つの金属層（Ｍ１からＭ４まで）の第１の底部グループ８６０は、それぞれが絶縁体（又は誘電体）材料層（Ｖ１からＶ３まで）により分離され、一般に第１金属層Ｍ１が、実例としてＭＯＳＣＡＰ構造体（図示せず）を含むＦＥＯＬ回路構造体と回路接続する。第２の中間グループのより大きな金属層８６２（Ｍ５及びＭ６、それぞれ第５及び第６金属層）は第１グループ層８６０の上に取り付けられ、誘電体材料層Ｖ４により互いに分離される。最後に、第３の最大の上部グループ８６４の金属層（Ｍ７及びＭ８、それぞれ第７及び第８金属層）が第２金属層グループ８６２の上に取り付けられ、誘電体材料層Ｖ７により互いに分離される。
【００２３】
別の態様において、３つのＶＮＣＰ金属層８６０、８６２及び８６４は、平行な「−」符号及び「＋」符号の金属プレートをさらに含む。より具体的には、ＶＮＣＡＰ第１層８６０の金属層Ｍ１乃至Ｍ４の各々は、複数の「＋」符号の金属プレート８２０、及び交互の水平で平行な複数の「−」符号金属プレート８２２をさらに含む。ＶＮＣＡＰの第２の中間層８６２の金属層Ｍ５及びＭ６の各々は、複数の「＋」符号の金属プレート８３０、及び交互の水平で平行な複数の「−」符号の金属プレート８３２をさらに含む。そしてＶＮＣＡＰの第３の上部層８６４の金属層Ｍ７及びＭ８の各々は、複数の「＋」符号の金属プレート８４０、及び交互の水平で平行な複数の「−」符号の金属プレート８４２をさらに含む。
【００２４】
ＶＮＣＡＰは、他のキャパシタ構造体によって実施できるよりも小さなフットプリント上で、ＢＥＯＬ適用において優れたキャパシタンス性能を提供することができる。別の態様において、３つの互いに異なる大きさのＶＮＣＡＰ８００の底部８６０、中間８６２及び上部８６４金属層の各々は、それぞれＱ１（Ｃ１）、Ｑ２（Ｃ２）及びＱ３（Ｃ３）の別々のキャパシタンス値を有するキャパシタ領域を規定する。従って、ＶＮＣＡＰ８００はまた、当業者には明白なように、小さなフットプリント内に多数の別々のＱ要素を可能にすることによって、全体のＦＥＯＬ／ＢＥＯＬ回路構造体におけるＱ値性能を改善する、ＢＥＯＬ適用における付加的な利点を提供する。
【００２５】
従って、本発明の別の態様において、図９は、本発明による、対称型多数キャパシタＢＥＯＬ回路構造体９００の略斜視図を示す。より具体的には、第１及び第２ＭＩＭキャパシタ９２０、９２４は、図８のＶＮＣＡＰ８００とのクロスカップル型並列回路接続状態にある。（明瞭にするために、ＶＮＣＡＰ８００の中間金属層８６２は図９に示した図では省略した）。従って、ポート１端子９０１は、第１ＭＩＭＣＡＰ９２０の上部プレート９０２と９０９で回路接続し、第２ＭＩＭＣＡＰ９２４の底部プレート９０４と９２２で回路接続し、正「＋」ＶＮＣＡＰ８００キャパシタ・プレートと端子８０１を介して接続する（図８に関して上述したように）。ポート２端子９０２は、第２ＭＩＭＣＡＰ９２４の上部プレート９０３と９０７で回路接続し、第１ＭＩＭＣＡＰ９２０の底部プレート９０１と９２０で回路接続し、負「−」ＶＮＣＡＰ８００キャパシタ・プレートと端子８０２を介して接続する
【００２６】
ここでのＶＮＣＡＰ実施例は、指定されたキャパシタ・グループ内の特定数の金属層、及び全体の金属層の総数に関連して説明したが、本明細書において説明した本発明は特定の例示的な実施形態には限定されないことを理解されたい。本明細書における教示の範囲内のＶＮＣＡＰにおいてより多数又はより少数の金属層により実施することができることが直ちに明らかとなり、当業者であれば、異なる金属層数及び組合せにより代替の実施形態を容易に形成することができる。
【００２７】
別の態様において、本発明はまた他の多数ＭＩＭＣＡＰ構造体により実施することができる。図１０は、従来技術による長方形配列の多数キャパシタＭＩＭ構造体１０００の略斜視図を示すが、ここで４つのＭＩＭＣＡＰ１０３０は、上部プレート１０１０、下部プレート１０１２及びそれらの間の誘電体層１０２０を有し、第１ポート１００２と第２ポート１００４の間の並列回路構造に配置されている。この型の配列は、ＢＥＯＬ適用における他の単一ＭＩＭＣＡＰ又は多数ＭＩＭＣＡＰ配列に比べて改善されたＱ値を与えることを含めた利点を提供することができる。しかし、前述のように、４つのＭＩＭＣＡＰ１０３０の各々は、それらの底部プレート１０１２において、それらの上部プレートにおけるよりも大きな寄生キャパシタンス値を基板１０１４に対して有する。この従来の回路構造体においては、全ての上部プレート１０１０は第１ポート１００２に接続し、チップ基板１０１４により近い全ての底部プレートは第２ポート１００４に接続する。（再び、基板１０１４は１つの連続的な基板要素とすることができること、及び基板は図を簡単明瞭にするために分離した長方形区画１０１４の形に示されていることを理解されたい。）従って、前述のように、ＭＩＭＣＡＰ１０３０の各々の外因性キャパシタンスにおける変化、及び端子１００２と１００４の間に生じる極性に対する対策が何もなされていない。極性を補正すること、又は極性を回路設計において考慮に入れることは、ポート１００２、１００４の間に極性がない構造体に比べて、多くの不利益をもたらす。
【００２８】
従って、別の態様において、図１１は、本発明による対称型長方形配列の多数キャパシタＭＩＭ構造体１１００の上面図を示す。４つのＭＩＭＣＡＰ１０３０が第１ポート１１３２と第２ポート１１３８の間の並列回路構造に配置され、ここで、半数の上部プレート１０１０は、隣接するＭＩＭＣＡＰ１０３０の半数の底部プレート１０１２に、ポート・コネクタ１１０及びポート回路配線１１１２により接続し、そして他の半数の上部プレート１０１０は、隣接するＭＩＭＣＡＰ１０３０の他の半数の底部プレート１０１２に、ポート・コネクタ１１０及びポート回路配線１１１２により接続する。この結果、基板１０１４に関する対称型キャパシタ回路１１００設計が得られ、ここで寄生キャパシタンスは、前述のように、第１ポート１１３６と第２ポート１１３８の各々に均等に割り当てられる。
【００２９】
本明細書において本発明の好ましい実施形態を説明したが、設計に変更を施すことができ、そしてそのような変更はキャパシタ技術分野の当業者及び他技術分野の当業者には明白となる。例えば、本発明はこれまで説明したＭＩＭＣＡＰ及びＶＮＣＡＰの特定の数及び配列には限定されず、本発明は４つより多くのＭＩＭキャパシタを含む回路構造体を取り扱うことができることを理解されたい。
【図面の簡単な説明】
【００３０】
【図１】基板上にキャパシタを取り付ける２つの方法のうちの１つの方法の略斜視図である。
【図２】基板上にキャパシタを取り付ける２つの方法のうちの別の方法の略斜視図である。
【図３】基板に関するＭＩＭキャパシタの略斜視図である。
【図４】普通の従来技術による、基板に関する２つのＭＩＭキャパシタの接続の略斜視図である。
【図５】本発明による、基板に関する２つのＭＩＭキャパシタの接続の略斜視図である。
【図６】普通の従来技術による、基板に関する４つのＭＩＭキャパシタの接続の略斜視図である。
【図７】本発明による、基板に関する４つのＭＩＭキャパシタの接続の略斜視図である。
【図８】ＶＮＣＡＰ素子の斜視図である。
【図９】本発明による、２つのＭＩＭキャパシタのＶＮＣＡＰへの接続の略斜視図である。
【図１０】普通の従来技術による、基板に関する４つのＭＩＭキャパシタの接続の略斜視図である。
【図１１】本発明による、基板に関する対称型キャパシタ構造体の上面図である。
【符号の説明】
【００３１】
１００：金属−絶縁体−金属型キャパシタ（ＭＩＭＣＡＰ）
１１０、２１０：第１プレート
１１２、２１２：第２プレート
１１４、６１４：チップ基板
１１６、１１８，２１６、２１８、３１６、３１８：コネクタ又はポート
１２０、２２０、３１５：誘電体材料
１３０：基板フットプリント
２００：垂直ネイティブ型キャパシタ（ＶＮＣＡＰ）
２３０、２３２：プレート・フットプリント
３００：後工程ＭＩＭＣＡＰ（ＢＥＯＬ  ＭＩＭＣＡＰ）
３１０：上部プレート
３１４：ＦＥＯＬ基板
３２０：底部プレート
３２２、３２４：外因性キャパシタンス値
３４０：底部プレート・フットプリント
３５０：上部プレート・フットプリント
４００：従来技術による並列回路構造体
４０２、４０３、４０５、４０６：コネクタ
４０８、４０９：ＭＩＭＣＡＰ
４１０：ポート１
４２０：ポート２
４３２、４３４、６１２：底部プレート
４４２、４４４，６１０：上部プレート
４５２、４５４：寄生外因性キャパシタ
５００：クロスカップル型並列回路構造体
５１２、５１３、５１５、５１６：コネクタ
６００：従来技術による多数キャパシタＭＩＭ構造体
６２４：ＭＩＭＣＡＰ（ＭＩＭキャパシタ）
６３０：第１ポート
６３２：第２ポート
７００：対称型キャパシタ回路
７３６：第１ポート・コネクタ
７３８：第２ポート・コネクタ
８００：ＶＮＣＡＰ
８０１、８０２：端子
８２０、８３０、８４０：「＋」符号金属プレート
８２２、８３２、８４２：「−」符号金属プレート
８６０：第１底部金属層グループ
８６２：第２中間金層層グループ
８６４：第３上部金属層グループ
９００：対称型多数キャパシタＢＥＯＬ回路構造体
９２０：第１ＭＩＭキャパシタ
９２４：第２ＭＩＭキャパシタ
９０１：ポート１
９０２：ポート２
９０７、９０９、９２０、９２２：回路接続
１０００：従来技術による長方形配列の多数キャパシタＭＩＭ構造体
１００２、１１３６：第１ポート
１００４、１１３８：第２ポート
１０１０：上部プレート
１０１２：底部プレート
１０１４：基板
１０２０：誘電体層
１０３０：ＭＩＭＣＡＰ
１１００：対称型長方形配列の多数キャパシタＭＩＭ構造体
【図１】
2009537974.tif 000003
【図２】
2009537974.tif 000004
【図３】
2009537974.tif 000005
【図４】
2009537974.tif 000006
【図５】
2009537974.tif 000007
【図６】
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【図７】
2009537974.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成21年3月18日(2009.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体チップ上に取り付けられたキャパシタンス回路アセンブリであって、
チップ基板と、
前記基板に接近して取り付けられた少なくとも２つのキャパシタと
を有し、
各々のキャパシタは誘電体材料で隔てられた第１及び第２導電性プレートを有し、
各々の第２導電性プレートは前記基板に十分近くに横に取付けられ、前記基板に関する、各々の第１導電性プレートの外因性キャパシタンスよりも大きな第２プレート外因性キャパシタンスを有し、
半数の前記第１プレート及び半数の前記第２プレートは、第１ポートに第１ポート回路により接続し、前記第１ポートは半数の前記第２プレートによる第１ポート複合外因性キャパシタンスを有し、
残りの半数の前記第１プレート及び残りの半数の前記第２プレートは、第２ポートに第２ポート回路により接続し、前記第２ポートは前記残りの半数の前記第２プレートによる第２ポート複合外因性キャパシタンスを有し、該第２ポート複合外因性キャパシタンスは前記第１ポート複合外因性キャパシタンスに等しい、
キャパシタ回路アセンブリ。
【請求項２】
前記少なくとも２つのキャパシタは金属−絶縁体−金属型キャパシタであり、前記キャパシタ回路アセンブリは、後工程半導体キャパシタ回路内に配置される、請求項１に記載の構造体。
【請求項３】
前記基板は、第１及び第２端子を有する前工程キャパシタをさらに含み、該前工程キャパシタは基板フットプリントを規定し、
前記第１ポートは前記前工程キャパシタ構造体第１端子に電気的に接続し、前記第２ポートは前記前工程キャパシタ構造体第２端子に電気的に接続し、
前記少なくとも２つのキャパシタは、前記基板上、前記前工程キャパシタ・フットプリント内に配置される、
請求項２に記載の構造体。
【請求項４】
前記少なくとも２つのキャパシタは少なくとも４つのキャパシタである、請求項３に記載の構造体。
【請求項５】
前記少なくとも４つのキャパシタは、基板に平行に長方形配列に配置される、請求項４に記載の構造体。
【請求項６】
前記基板上、前記前工程キャパシタ・フットプリント内に配置され、かつ、第１及び第２端子を有する垂直ネイティブ型キャパシタをさらに含み、前記第１ポートは前記垂直ネイティブ型キャパシタ第１端子に電気的に接続し、前記第２ポートは前記垂直ネイティブ型キャパシタ第２端子に電気的に接続する、請求項３に記載の構造体。
【請求項７】
半導体チップのキャパシタンス回路を形成する方法であって、
前工程の基板構造体を形成するステップと、
前記基板に接近した少なくとも２つのキャパシタを取り付けるステップであって、各々の前記キャパシタは誘電体材料で隔てられた第１及び第２導電性プレートを有し、各々の前記第２導電性プレートは前記基板に十分近くに横に取付けられ、前記基板に関する、各々の前記第１導電性プレートの外因性キャパシタンスよりも大きな第２プレート外因性キャパシタンスを有する、ステップと、
半数の前記第１プレート及び半数の前記第２プレートを第１ポートに第１ポート回路により接続するステップであって、前記第１ポートは、前記半数の前記第２プレートによる第１ポート複合外因性キャパシタンスを有する、ステップと、
残りの半数の前記第１プレート及び残りの半数の前記第２プレートを第２ポートに第２ポート回路により接続するステップであって、前記第２ポートは、前記残りの半数の前記第２プレートによる第２ポート複合外因性キャパシタンスを有し、該第２ポート複合外因性キャパシタンスは前記第１ポート複合外因性キャパシタンスに等しい、ステップと
を含む、方法。
【請求項８】
半導体回路構造体であって、
第１及び第２端子を有し、かつ、前工程キャパシタ・フットプリントを規定する前工程金属酸化物シリコン・キャパシタを含むチップ基板と、
前記前工程キャパシタ構造体に電気的に接続し、前記基板に接近して前記前工程キャパシタ・フットプリント上に取付けられた少なくとも２つの後工程金属−絶縁体−金属型キャパシタであって、金属−絶縁体−金属の底部導電性プレートは、前記基板に十分近くに横に取付けられて、前記基板に関する、金属−絶縁体−金属の上部導電性プレートの外因性キャパシタンスよりも大きな底部プレート外因性キャパシタンスを有する、少なくとも２つの後工程金属−絶縁体−金属型キャパシタと
を含み、
半数の前記上部プレート及び半数の前記底部プレートは、第１ポートに第１ポート回路により接続され、前記第１ポートは、前記半数の前記底部プレートによる第１ポート複合外因性キャパシタンスを有し、
残りの半数の前記上部プレート及び残りの半数の前記底部プレートは、第２ポートに第２ポート回路により接続され、前記第２ポートは、前記残りの半数の前記底部プレートによる第２ポート複合外因性キャパシタンスを有し、該第２ポート複合外因性キャパシタンスは、前記第１ポート複合外因性キャパシタンスに等しい、
構造体。
【国際調査報告】
2009537974.tif 000014
2009537974.tif 000015
2009537974.tif 000016
2009537974.tif 000017