(57)【要約】  高電圧耐性ドライバ（２００；３００）は、過電圧に耐え、高い電圧レベルへの電気接続を持続し、出力電圧を固有の供給レベルで生成することができる、複数の出力駆動デバイスを含む。初期プルアップ駆動回路（２０４）は、複数の出力駆動デバイスに結合され、その複数の出力駆動デバイス（２３５ａ〜ｃ、２７５ａ〜ｃ）に対し、初期高駆動電圧を生成する。持続プルアップ回路（２６０、３６０）は、複数の出力駆動デバイスに結合され、持続された出力電圧を固有の供給レベルで生成する。
2009514436.tif 000002
【特許請求の範囲】
【請求項１】
高電圧耐性ドライバであって、
過電圧に耐え、高い電圧レベルへの電気接続を持続し、出力電圧を固有の電源レベルで生成することができる、複数の出力駆動デバイスと、
前記複数の出力駆動デバイスに結合され、前記複数の出力駆動デバイス対し初期高駆動電圧を生成することができる、初期プルアップ駆動回路と、
前記複数の出力駆動デバイスに結合され、持続された出力電圧を固有の電源レベルで生成することができる、持続プルアップ回路とを備える、高電圧耐性ドライバ。
【請求項２】
前記初期プルアップ駆動回路は、さらに、スルーレートを制御により初期高駆動電圧を供給することができる、請求項１に記載の高電圧耐性ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、双方向ポートドライバに関する。より具体的には、本発明は、ポートドライバを含む回路の電源よりも高い電圧との接点を必要とする動作環境に耐えるポートドライバに関する。
【背景技術】
【０００２】
背景技術
電子システムにおいて、サブシステムのビルディングブロックは、別個の集積回路デバイスに実装されることが多い。互いに通信するために、ビルディングブロックは、互いに相互接続されたＩ／Ｏパッドを有する。集積回路製造プロセスの発展において、動作電圧が次第に減少してきた。相互接続するサブシステムのビルディングブロックでは、異なる電源電圧で動作する集積回路デバイスが、そのＩ／Ｏパッドにより接続される。様々な集積回路デバイスの相互接続にわたり、様々な電圧の組み合わせが高い論理レベルの信号として相互作用し、通信される。
【０００３】
一般的に、より高い電源電圧で動作するデバイスを、より低い電圧で駆動する場合には、デバイスに問題はない。また、典型的には、より低い電源電圧領域にある、トライステートのプルダウンのみのデバイスに、より高い電源電圧レベルが印加されることに問題はない。問題は、ＣＭＯＳ集積回路技術において、低い電源電圧領域のトライステートＰＭＯＳプルアップデバイスが、高い電源電圧領域のデバイスによって高い論理レベルまで駆動されるときに生じる。
【０００４】
図１を参照すると、電源電圧が複合した従来技術の相互接続ネットワーク１００の回路図において、３ボルト（Ｖ）領域１０３が５Ｖ領域１０５に接続する。３Ｖ出力プルアップデバイス１１２は、３Ｖ電源１１３、３Ｖ入力１１１、および３Ｖ  Ｉ／Ｏパッド１３３の間を接続する。ソース−基板ダイオード１１６およびドレイン−基板ダイオード１１７は、それぞれ３Ｖ出力プルアップデバイス１１２のソースおよびドレインから、３Ｖプルアップ基板ノード１１９へ並列に接続する。ソース−基板接続１１８は、３Ｖプルアップ基板ノード１１９および３Ｖ電源１１３の間を接続する。３Ｖ出力プルダウンデバイス１１４は、３Ｖ入力１１１、３Ｖ出力プルアップデバイス１１２、３Ｖ  Ｉ／Ｏパッド１３３、およびアースの間を接続する。
【０００５】
３Ｖ入力プルアップデバイス１２２は、３Ｖ出力１２１、３Ｖ電源１１３、および３Ｖ
Ｉ／Ｏパッド１３３の間を接続する。３Ｖ入力プルダウンデバイス１２４は、３ボルト出力１２１、３Ｖ入力プルアップデバイス１２２、３Ｖ  Ｉ／Ｏパッド１３３、およびアースの間を接続する。
【０００６】
５Ｖ出力プルアップデバイス１３２は、５Ｖ電源１１５、５Ｖ入力１３１、および５Ｖ
Ｉ／Ｏパッド１３５の間を接続する。５Ｖ出力プルダウンデバイス１３４は、５Ｖ入力１３１、５Ｖ出力プルアップデバイス１３２、５Ｖ  Ｉ／Ｏパッド１３５、およびアースの間を接続する。
【０００７】
５Ｖ入力プルアップデバイス１４２は、５Ｖ出力１４１、５Ｖ電源１１５、および５Ｖ
Ｉ／Ｏパッド１３５の間を接続する。５Ｖ入力プルダウンデバイス１４４は、５ボルト出力１４１、５Ｖ入力プルアップデバイス１４２、５Ｖ  Ｉ／Ｏパッド１３５、およびアースの間を接続する。
【０００８】
３Ｖ出力プルアップデバイス１１２の出力は、トライステートとなると、出力ドレインから基板への拡散により、ドレイン−基板ダイオード１１７の形でｐ−ｎダイオード接続を成す。３Ｖ出力プルアップデバイス１１２はトライステートのＰＭＯＳ  ＦＥＴであるが、５Ｖ領域１０５からの高い論理レベルは、ダイオードを通過し、高電流、そしておそらくはラッチアップ条件を生み出し、３Ｖ領域１０３のデバイスにダメージを与える可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
入力拡散および基板に印加される高い入力バイアスレベルに関する問題を解決するために、従来のポートドライバは、基板のバイアスを保護電圧レベルに切り替えるための複雑なネットワークを組み込んでいる。必要なのは、基板のバイアスを切り替えるための複雑なネットワークを組み込む負担なしに、外部システムデバイスから印加される高電圧に耐える、低電圧領域で動作するポートドライバである。さらに、そのような低電圧領域のポートドライバは、理想的には、固有電圧領域の完全な電源レベルまで、高い論理レベルの出力を駆動する。
【課題を解決するための手段】
【００１０】
発明の概要
複数の出力駆動デバイスは、高電源電圧領域で動作する外部デバイスとの電気接続によって生成される過電圧に耐えることができる。この複数の出力駆動デバイスは、高い電圧レベルへの継続的な電気接続を持続し、デバイスに固有の電源電圧に等しい出力電圧レベルでの通信を生み出す。また、この複数の出力駆動デバイスは、ダメージを受けることなく、また高電流にデバイスへのダメージを与えさせることなく、高電源電圧領域への通信を維持する。初期ＮＭＯＳプルアップ駆動回路は、この複数の出力駆動デバイスに接続され、この複数の出力駆動デバイスが完全な電源電圧での出力駆動レベルを得ることができるようにする、初期高駆動電圧を生成する。初期ＮＭＯＳプルアップ駆動回路は、出力でのスルーレート制御を提供する初期高駆動電圧のずれを提供する、順番に動作する遅延素子を含む。持続ＮＭＯＳプルアップ回路は、複数の出力駆動デバイスを接続し、完全な電源電圧での出力シグナリングを維持するための、継続的な出力駆動電圧を生成する。
【発明を実施するための最良の形態】
【００１１】
発明の詳細な説明
図２ａを参照すると、プルアップ／プルダウン回路２０４は、例示的な高電圧耐性ポートドライバ２００におけるＩ／Ｏパッド２９７に接続する。プルアップ／プルダウン回路２０４は、プルアップイネーブル入力２０５およびプルダウンイネーブル入力２４５により駆動される。プルアップイネーブル入力２０５は、プルアップイネーブルインバータ２０８に接続する。プルアップイネーブルインバータ２０８は、プルアップＮＯＲゲート２１２の第１の入力に接続する。プルアップＮＯＲゲート２１２は、ＮＭＯＳプルアップデバイス２１６の制御入力、遅延ブロック２２０、およびプルダウンインバータ２３２に接続する。遅延ブロック２２０は、コンデンサ２２８の入力に接続するプルアップバッファ２２４に接続する。コンデンサ２２８の出力は、ＮＭＯＳプルアップデバイス２１６の出力、および第１のプルアップスルーレート抵抗２３０ａに接続する。ＮＭＯＳプルアップデバイス２１６の第２の入力は、低電圧電源２１３に接続される。プルダウンインバータ２３２の出力は、複数の入力プルダウンデバイス２３３ａ、２３３ｂ、２３３ｃの各制御入力に接続する。
【００１２】
複数のプルアップスルーレート抵抗２３０ａ、２３０ｂ、２３０ｃは、コンデンサ２２８の出力に接続する。この複数のプルアップスルーレート抵抗２３０ａ、２３０ｂ、２３
０ｃの各出力は、複数のＮＭＯＳ出力駆動デバイス２０７のうちの１つの、対応する制御入力と、複数の入力プルダウンデバイス２３３ａ、２３３ｂ、２３３ｃそれぞれの、対応する第２の入力とに接続する。
【００１３】
プルダウンイネーブルインバータ２４８は、プルダウンイネーブル入力２４５と、プルダウンＮＯＲゲート２５２の第１の入力とに接続する。最後のプルアップスルーレート抵抗２３０ｃの出力は、プルダウンＮＯＲゲート２５２の第２の入力に接続する。プルダウンバッファ２５６は、プルダウンＮＯＲゲート２５２の出力、および第１のプルダウンスルーレート抵抗２７０ａの入力に接続する。複数のプルダウンスルーレート抵抗２７０ａ、２７０ｂ、２７０ｃは、プルダウンバッファ２５６の出力、およびプルアップＮＯＲゲート２１２の第２の入力の間を接続する。複数のプルダウンスルーレート抵抗２７０ａ、２７０ｂ、２７０ｃの各出力は、複数のＮＭＯＳ出力プルダウンデバイス２７５ａ、２７５ｂ、２７５ｃの１つの、それぞれの制御入力に接続する。複数のＮＭＯＳ出力プルダウンデバイス２７５ａ、２７５ｂ、２７５ｃのそれぞれは、プルアップ／プルダウン回路２０４およびアースの間を並列に接続する。
【００１４】
第１のプルアップ持続インバータ２６６ａは、持続回路２６０のプルアップ持続入力２６３、第２のプルアップ持続インバータ２６６ｂの入力、および第２のＮＭＯＳ持続プルダウンデバイス２７３ｂの制御入力の間を接続する。第１のＰＭＯＳ持続プルアップデバイス２７６ａおよび第２のＰＭＯＳ持続プルアップデバイス２７６ｂは、互いに交差結合され、各デバイスは、ポンプ電圧入力２６１の第１の入力に接続される。第１のＮＭＯＳ持続プルダウンデバイス２７３ａは、制御入力側でプルアップ持続インバータ２６６ｂに、また第２の入力側で第１のＰＭＯＳ持続プルアップデバイス２７６ａおよび第３のＮＭＯＳ持続プルアップデバイス２７８の制御入力に接続される。第２のＮＭＯＳ持続プルダウンデバイス２７３ｂは、第２のＰＭＯＳ持続プルアップデバイス２７６ｂの出力およびアースの間を接続する。第３のＮＭＯＳ持続プルアップデバイス２７８は、低電圧電源２１３およびプルアップ抵抗２９１の間を接続する。プルアップ抵抗２９１は、Ｉ／Ｏパッド２９７に接続する。Ｉ／Ｏパッド２９７は、容量性負荷２９９に接続する。
【００１５】
複数のＮＭＯＳ出力駆動デバイス２０７は、例えば、複数のＮＭＯＳ出力プルアップデバイス２３５ａ、２３５ｂ、２３５ｃから成る。複数のＮＭＯＳ出力プルアップデバイス２３５ａ、２３５ｂ、２３５ｃは、低電圧電源２１３およびＩ／Ｏパッド２９７の間を、並列に接続する。
【００１６】
図２ｂを参照し、また引き続き図２ａも参照すると、例示的な初期応答ドライバ波形図２５０において、駆動信号２１５の立ち上がりは、ｔ０（時間ゼロ）２２５で、プルアップイネーブル入力２０５に印加される。高い論理レベルをＩ／Ｏパッド２９７に伝播するために、駆動信号２１５の正に向かう立ち上がりは、プルアップイネーブル入力２０５に印加され、プルアップイネーブルインバータ２０８を通って伝播する。正に向かう立ち上がりは、プルアップＮＯＲゲート２１２へ入力される低レベル信号となり、ＮＭＯＳプルアップデバイス２１６の制御入力側での高レベル信号をもたらす。ＮＭＯＳプルアップデバイス２１６の出力は、複数のＮＭＯＳ出力駆動デバイス２０７の制御入力側で駆動ゲート信号２２９を生成する。ＮＭＯＳプルアップデバイス２１６、つまりＮＭＯＳ  ＦＥＴデバイスは、駆動ゲート信号２２９を、例えば、低電圧電源２１３の電圧を下回る１つのＮＭＯＳ  ＦＥＴデバイスの閾値である、閾値限界電圧２９２まで引き上げる。
【００１７】
ＮＭＯＳプルアップデバイス２１６の出力側の高電圧レベルは、第１のプルアップスルーレート抵抗２３０ａに印加される。第１のプルアップスルーレート抵抗２３０ａの出力は、第１のＮＭＯＳ出力プルアップデバイス２３５ａへの制御入力をプルアップする。第１のプルアップスルーレート抵抗の直列抵抗２３０ａ、および、第１のＮＭＯＳ出力プル
アップデバイス２３５ａのゲートの電気容量は、ｔ０２２５の直後、スルーレート制御として知られる駆動ゲート信号２２９に対する統合効果を生む。その後のプルアップスルーレート抵抗２０５ｂ、２０５ｃと、各ＮＭＯＳ出力プルアップデバイス２３５ｂ、２３５ｃの制御入力の各組み合わせにおいても、閾値限界電圧２９２に達するまで、同様の効果が生じる。
【００１８】
複数のＮＭＯＳ出力プルアップデバイス２３５ａ、２３５ｂ、２３５ｃは、ソースフォロアトランジスタとして構成される。基板効果により、複数のＮＭＯＳ出力プルアップデバイス２３５ａ、２３５ｂ、２３５ｃのそれぞれの入力容量のゲート−ソース成分は、複数のＮＭＯＳ出力プルダウンデバイス２７５ａ、２７５ｂ、２７５ｃのそれぞれのゲート．−ソース容量の大きさの約３分の１である。プルアップおよびプルダウン遷移の両方における安定したスルーレート制御のために、複数のプルアップスルーレート抵抗２３０ａ、２３０ｂ、２３０ｃの抵抗は、複数のプルダウンスルーレート抵抗２７０ａ、２７０ｂ、２７０ｃの抵抗の大きさの３倍となるよう選択される。
【００１９】
駆動信号２１５の立ち上がりに起因する信号の遷移（図示せず）は、遅延ブロック２２０を通って伝播し、引き上げ遅延時間２９４後、遅延信号２２１の対応する立ち上がりを生成する。遅延信号２２１は、プルアップバッファ２２４により生成され、コンデンサ２２８の入力に印加される。遅延信号２２１は、コンデンサ２２８の出力側に引き上げ電圧２９６を生成し、駆動ゲート信号２２９を、低電圧電源２１３より高い駆動ゲート電圧２９８まで上げる。複数のＮＭＯＳ出力駆動デバイス２０７の制御入力に印加された駆動ゲート電圧２９８は、複数のＮＭＯＳ出力駆動デバイス２０７の出力側の電圧を、低電圧電源２１３の電圧まで上げるのに十分な電圧である。遅延信号２２１により生成された引き上げ電圧２９６は、コンデンサ２２８に印加され、損失がコンデンサ２２８を放電させるとき、限られた時間駆動ゲート電圧２９８を持続する。
【００２０】
コンデンサ２２８の値Ｃは、複数のＮＭＯＳ出力駆動デバイス２０７に対するコンデンサ２２８の接点でのネットワークの分析から導出される式に基づく。式
【００２１】
【数１】
2009514436.tif 000003
【００２２】
を解いてコンデンサ２２８の値Ｃを求めることができ、式中、Δｒは立ち上げ遅延時間２９４、Ｃｇｓは複数のＮＭＯＳ出力駆動デバイス２０７の入力容量のゲート−ソース成分、ｇｍは複数のＮＭＯＳ出力駆動デバイス２０７の利得である。コンデンサ２２８の値は、例えば約０．８ｐＦである。
【００２３】
立ち上げ遅延時間２９４であるΔｒは、コンデンサ２２８が、複数のＮＭＯＳ出力駆動デバイス２０７を駆動するために効果的な電圧まで充電するのに十分な時間（ただし回路全体の遅延を損うほど長くはない）が得られるよう選択される。複数のＮＭＯＳ出力駆動デバイ２０７は、ソースフォロアトランジスタとして構成される。基板効果により、入力容量は、ソースノードが接地された個々のゲート‐ソース静電容量それぞれの合計ではない。各デバイスのソースノードの電圧は、Ｉ／Ｏパッド２９７に対する電圧の変化に伴い変化する。複数のＮＭＯＳ出力駆動デバイス２０７の効果的な入力ゲート容量Ｃｘは、それぞれのソースノードが接地されている場合、ＮＭＯＳ出力駆動デバイス２０７のゲート‐ソース容量Ｃｇｓよりも低い。
【００２４】
効果的な入力ゲート容量Ｃｘを用いて、立ち上げ電圧２９６の大きさは
【００２５】
【数２】
2009514436.tif 000004
【００２６】
で表される。得られる駆動ゲート電圧２９８は、
【００２７】
【数３】
2009514436.tif 000005
【００２８】
で表され、式中ＶＴｎは、複数のＮＭＯＳ出力駆動デバイス２０７のＮＭＯＳデバイス閾値である。
【００２９】
Ｉ／Ｏパッド２９７において継続的な高レベルの電圧を提供するために、低レベルイネーブル信号（図示せず）が、持続回路２６０のプルアップ持続入力２６３に印加される。低レベルイネーブル信号は、第１のプルアップ持続インバータ２６６ａの出力から第２のＮＭＯＳ持続プルダウンデバイス２７３ｂの制御入力への高レベル信号と、第２のプルアップ持続インバータ２６６ｂの出力から第１のＮＭＯＳ持続プルダウンデバイス２７３ａの制御入力への低レベル信号とを生成する。第２のＮＭＯＳ持続プルダウンデバイス２７３ｂがオン、第１のＮＭＯＳ持続プルダウンデバイス２７３ａがオフになり、第１のＰＭＯＳ持続プルアップデバイス２７６ａおよび第２のＰＭＯＳ持続プルアップデバイス２７６ｂの交差結合の組み合わせが、第３のＮＭＯＳ持続プルアップデバイス２７８へポンプレベル電圧（図示せず）を印加できるようになる。ポンプレベル電圧は、ポンプ電圧入力２６１に印加され、別個の電荷ポンプ（図示せず）により生成される。ポンプレベル電圧は、第３のＮＭＯＳ持続プルアップデバイス２７８をオンにし、低レベル電源２１３をプルアップ抵抗２９１に接続し、低レベル電源２１３からフルレベル電圧を生成する。第３のＮＭＯＳ持続プルアップデバイス２７８の制御入力へのポンプレベル電圧により、Ｉ／Ｏパッド２９７への出力電圧にデバイス閾値の低下は現れない。
【００３０】
ｔ０２２５の前は、Ｉ／Ｏパッド２９７に対し信号の遷移は行われず、低論理レベルがプルアップイネーブル入力２０５およびプルダウンイネーブル入力２４５の両方に印加される状態が存在する。両方の入力への低論理レベルの印加により、プルアップ／プルダウン回路２０４はトライステートとなる。プルアップイネーブル入力２０５およびプルダウンイネーブル入力２４５の両方に印加された低論理レベルは、複数の入力プルダウンデバイス２３３ａ、２３３ｂ、２３３ｃの制御入力側に高レベル信号を、複数のＮＭＯＳ出力プルダウンデバイス２７５ａ、２７５ｂ、２７５ｃの制御入力側に低レベル信号を生成する。複数のＮＭＯＳ出力プルダウンデバイス２７５ａ、２７５ｂ、２７５ｃの制御入力側の低レベル信号は、デバイスをオフにし、Ｉ／Ｏパッド２９７からアースへの高インピーダンス経路を生成する。複数の入力プルダウンデバイス２３３ａ、２３３ｂ、２３３ｃの制御入力側の高レベル信号は、デバイスをオンにして制御入力を複数のＮＭＯＳ出力駆動デバイス２０７にプルダウンし、Ｉ／Ｏパッド２９７から低電圧電源２１３への高インピーダンス経路を生成する。このように、Ｉ／Ｏパッドは、プルアップ／プルダウン回路２０４および複数のＮＭＯＳ出力駆動デバイス２０７からの出力からトライステートとなる。
【００３１】
図３を参照すると、さらに例示的持続回路３６０を備える例示的高電圧耐性ポートドライバ３００において、プルアップ／プルダウン回路２０４はＩ／Ｏパッド２９７に接続す
る。プルアップ／プルダウン回路２０４は、図２ａを参照して上に説明したように動作する。第１のプルアップ持続インバータ３６６は、持続回路３６０のプルアップ持続入力３６３、および持続パスゲート３６８の第１の入力の間を接続する。持続パスゲート入力３６４は、徐族パスゲート３６８の制御入力に接続する。第１のＰＭＯＳ持続プルアップデバイス３７６ａおよび第２のＰＭＯＳ持続プルアップデバイス３７６ｂは、互いに交差結合され、各デバイスは、ポンプ電圧入力３６１に接続された入力を有する。
【００３２】
ＮＭＯＳ持続プルダウンデバイス３７３の制御入力は、持続パスゲート３６８の出力、および第１のＰＭＯＳ持続プルアップデバイス３７６ａの出力に接続する。第３のＮＭＯＳ持続プルアップデバイス３７８の制御入力は、第２のＰＭＯＳ持続プルアップデバイス３７６ｂの出力、およびＮＭＯＳ持続プルダウンデバイス３７３の第２の入力に接続する。第３のＮＭＯＳ持続プルアップデバイス３７８は、低電圧電源３１３およびプルアップ抵抗３９１の間を接続する。プルアップ抵抗３９１は、Ｉ／Ｏパッド２９７に接続する。
【００３３】
Ｉ／Ｏパッド２９７は、容量性負荷２９９に接続する。
図２および３を参照すると、別個の高電圧電源が動作中のＩ／Ｏパッド２９７に接続し、複数のＮＭＯＳプルダウンデバイス２７５ａ、２７５ｂ、２７５ｃの出力側に低電圧の逆バイアスドレーン‐基板ダイオード（図示せず）を、または複数のＮＭＯＳ出力駆動デバイス２０７の出力側にソース‐基板ダイオード（図示せず）を生成する。図１を参照して上述したように、プルダウン（ＮＭＯＳ）デバイスへの外部から供給される高電圧の印加は重大ではない。複数のＮＭＯＳ出力駆動デバイス２０７と、トライステート状態の複数のＮＭＯＳ出力プルアップデバイス２３５ａ、２３５ｂ、２３５ｃのそれぞれは、Ｉ／Ｏパッド２９７およびアースとの間の逆バイアスのダイオードとして機能する。プルアップ／プルダウン回路２０４、および付随する低電圧ドメインは、システム環境における複合した接点電圧に典型的な大きさの過電圧から保護される。過電圧の保護は、プルアップおよびプルダウン出力の両方における逆バイアスダイオードの存在による。このように、高電圧耐性ポートドライバに接続する低電圧領域は、システム動作中に経験する典型的な過電圧によりラッチアップやダメージから保護される。
【００３４】
特定の例示的実施形態について本発明を説明してきたが、ある変更や修正を行うことができ、それらもまた添付の請求項の範囲内にあることが、当業者には理解されるだろう。例えば、説明したプルアップ／プルダウントランジスタはＭＯＳデバイスであるが、これは、他のトランジスタタイプやトライステートが可能なデバイスと容易に交換することができる。したがって、明細書および図面は、制限的ではなく、例示的なものとしてみなされるべきである。
【図面の簡単な説明】
【００３５】
【図１】図１は、電源電圧が複合した従来技術の相互接続ネットワークの回路図である。
【図２ａ】図２ａは、例示的な高電圧耐性ポートドライバの回路図である。
【図２ｂ】図２ｂは、図２ａの例示的な高電圧耐性ポートドライバに対応する初期応答駆動信号の波形図である。
【図３】図３は、さらに例示的な持続回路を備えた、例示的な高電圧耐性ポートドライバの回路図である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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