(57)【要約】赤色画素（３００）の光変換領域（６６２）の上に形成され、複数の画素によって共有される浮遊拡散領域（６７８）に電子的に接続されるコンデンサ（６９０）を有するカラーイメージセンサ。複数の画素は、読み出し回路（６８４、６９１、６８６、６８８）をさらに共有する。対応する製造方法も開示する。【選択図】図４
2009506541.tif 000002
【特許請求の範囲】
【請求項１】
画素配列であって、
光変換領域を有する少なくとも第１および第２の画素であって、前記第１の画素が赤色画素である、少なくとも第１および第２の画素と、
前記第１および第２の画素に共通に電気的に結合されたコンデンサであって、前記第１の画素の上に配設されたコンデンサと、
を備える画素配列。
【請求項２】
前記コンデンサが前記第１の画素の前記光変換領域の上に配設される請求項１に記載の画素配列。
【請求項３】
前記第２の画素が青色画素または緑色画素のどちらかである請求項２に記載の画素配列。
【請求項４】
前記第１および第２の画素に結合された共通の浮遊拡散領域をさらに備え、前記コンデンサが前記浮遊拡散領域に電気的に結合される請求項３に記載の画素配列。
【請求項５】
前記光変換領域がフォトダイオードである請求項１に記載の画素配列。
【請求項６】
前記第１の画素が前記画素配列の第１の行にあり、前記第２の画素が前記画素配列の第２の行にあり、前記第１の行が前記第２の行の上方にある請求項５に記載の画素配列。
【請求項７】
画素配列であって、
第１および第２の画素を備え、前記第１および第２の画素が、
トランジスタ領域と光変換領域とを有する基板と、
前記光変換領域に形成された第１の光変換素子であって、前記第１の画素に対応付けられ、赤色光を感知する第１の光変換素子と、
前記光変換領域に形成された第２の光変換素子であって、前記第２の画素に対応付けられ、青色光または緑色光を感知する第２の光変換素子と、
前記第１の画素の前記第１の光変換領域の上に配設され、前記第１の画素の前記第１の光変換領域に電気的に結合された蓄積素子であって、前記第２の画素が電気的に結合された蓄積素子と、
を備える画素配列。
【請求項８】
前記蓄積素子が第３および第４の光変換素子に電気的に結合される請求項７に記載の画素配列。
【請求項９】
前記第３および第４の光変換素子が青色光または緑色光を感知する請求項８に記載の画素配列。
【請求項１０】
前記第１および第２の画素に電気的に結合された共通の浮遊拡散領域をさらに備え、前記蓄積素子が前記浮遊拡散領域に結合される請求項８に記載の画素配列。
【請求項１１】
画素配列を形成する方法であって、
第１および第２の光変換領域を基板上に形成するステップであって、前記第１の光変換領域が赤色光を感知するステップと、
前記第１の光変換領域の上に配設されるコンデンサを形成するステップと、
前記光変換領域と前記コンデンサとの間に電気接続を形成するステップと、
を含む方法。
【請求項１２】
前記コンデンサを前記第１の光変換領域の上に形成するステップをさらに含む請求項１１に記載の方法。
【請求項１３】
前記第２の光変換領域が青色光または緑色光を感知する請求項１２に記載の方法。
【請求項１４】
前記コンデンサを形成するステップが、ゲート酸化物層を前記基板の上に形成するステップをさらに含む請求項１３に記載の方法。
【請求項１５】
第１および第２の転送トランジスタを前記基板の上に形成するステップをさらに含む請求項１４に記載の方法。
【請求項１６】
前記第１および第２の転送トランジスタを形成するステップが、ゲート酸化物層を前記基板の上に形成するステップをさらに含む請求項１５に記載の方法。
【請求項１７】
前記コンデンサの前記ゲート酸化物層が前記転送トランジスタの前記ゲート酸化物より厚みがある請求項１６に記載の方法。
【請求項１８】
集積回路であって、
画素配列を備え、前記画素配列が、
光変換領域を有する少なくとも第１および第２の画素であって、前記第１の画素が赤色画素である、少なくとも第１および第２の画素と、
前記第１および第２の画素に共通に電気的に結合されたコンデンサであって、前記第１の画素の上に配設されるコンデンサと、
を備える集積回路。
【請求項１９】
前記コンデンサが前記第１の画素の前記光変換領域の上に配設される請求項１８に記載の集積回路。
【請求項２０】
前記第２の画素が青色または緑色の画素である請求項１９に記載の集積回路。
【請求項２１】
前記第１および第２の画素に結合された共通の浮遊拡散領域をさらに備え、前記コンデンサが前記浮遊拡散領域に電気的に結合される請求項２０に記載の集積回路。
【請求項２２】
前記光変換領域がフォトダイオードである請求項１８に記載の集積回路。
【請求項２３】
撮像システムであって、
画素配列を備え、前記画素配列が、
光変換領域を有する少なくとも第１および第２の画素であって、前記第１の画素が赤色画素である、少なくとも第１および第２の画素と、
前記第１および第２の画素に共通に電気的に結合されたコンデンサであって、前記第１の画素の上に配設されたコンデンサと、
を備える撮像システム。
【請求項２４】
前記コンデンサが前記第１の画素の前記光変換領域の上に配設される請求項２３に記載の撮像システム。
【請求項２５】
前記第２の画素が青色画素または緑色画素のどちらかである請求項２４に記載の撮像システム。
【請求項２６】
前記第１および第２の画素に結合された共通の浮遊拡散領域をさらに備え、前記コンデンサが前記浮遊拡散領域に電気的に結合される請求項２５に記載の撮像システム。
【請求項２７】
前記光変換領域がフォトダイオードである請求項２３に記載の撮像システム。
【請求項２８】
プロセッサシステムであって、
プロセッサと、
撮像素子とを備え、前記撮像素子が、
画素配列を備え、前記画素配列が、
光変換領域を有する少なくとも第１および第２の画素であって、前記第１の画素が赤色画素である、少なくとも第１および第２の画素と、
前記第１および第２の画素に共通に電気的に結合されたコンデンサであって、前記第１の画素の上に配設されたコンデンサと、
を備えるプロセッサシステム。
【請求項２９】
前記コンデンサが前記第１の画素の前記光変換領域の上に配設される請求項２８に記載のシステム。
【請求項３０】
前記第２の画素が青色画素または緑色画素のどちらかである請求項２９に記載のシステム。
【請求項３１】
前記第１および第２の画素に結合された共通の浮遊拡散領域をさらに備え、前記コンデンサが前記浮遊拡散領域に電気的に結合される請求項３０に記載のシステム。
【請求項３２】
前記光変換領域がフォトダイオードである請求項３１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的には半導体撮像素子に関し、特に、画素セルの配列と、コンデンサを含む、これらのセル用の回路とを有する撮像素子に関する。
【背景技術】
【０００２】
ＣＭＯＳアクティブ画素撮像素子を低コストの撮像素子として使用することに現在関心が寄せられている。図１は、信号処理システム１００を示す。信号処理システム１００は、ＣＭＯＳアクティブ画素センサ（「ＡＰＳ」）画素配列２３０とコントローラ２３２とを含む。コントローラ２３２は、当業者に一般に公知の方法で画素に蓄積されている信号の読み出しを可能にするためのタイミングおよび制御信号を供給する。例示的配列の寸法は、Ｍ×Ｎ画素であり、配列２３０のサイズは、具体的な用途により異なる。撮像素子の画素は、列並列読み出しアーキテクチャを用いて１行ずつ読み出される。コントローラ２３２は、行アドレス指定回路２３４および複数の行ドライバ２４０の動作を制御することによって、配列２３０内の特定の画素行を選択する。選択された画素行に蓄積されていた電荷信号は、読み出し回路２４２への列線に供給される。各列から読み出された画素信号、すなわち一般には各画素に対するリセット信号Ｖｒｓｔおよび画像信号Ｖｓｉｇは、次に列アドレス指定回路２４４を用いて順次読み出され、差動増幅器２１２に供給される。差動増幅器２１２では、画素によって見られた光を表す差信号Ｖｒｓｔ−Ｖｓｉｇがアナログデジタル（Ａ／Ｄ）変換器２１４によってデジタル情報に変換され、画像プロセッサ２１６に供給される。
【０００３】
図２は、図１のシステム１００の一部分を詳細に示す。図２は、画素配列２３０内の４Ｔ（４つのトランジスタ）型ＣＭＯＳ画素１０を示す。ＣＭＯＳ画素１０は、通常、画素１０への入射光によって電荷を発生させて収集する光変換素子２３と、光電荷を光変換素子２３から検知ノード、一般には浮遊拡散領域５、に転送する転送トランジスタ１７とを備える。浮遊拡散領域５は、出力ソースフォロワートランジスタ１９のゲートに電気的に接続される。画素１０は、浮遊拡散領域５を所定の電圧（配列の画素供給電圧Ｖａａ＿ｐｉｘとして図示）にリセットするためのリセットトランジスタ１６と、アドレス信号に応じてソースフォロワートランジスタ１９からの信号を出力線に出力するための行選択トランジスタ１８とをさらに含む。この例示的画素１０には、コンデンサ２０も含まれる。コンデンサ２０の一方のプレートは、Ｖａａ＿ｐｉｘセルに結合され、コンデンサ２０の他方のプレートは、浮遊拡散領域５に結合される。コンデンサ２０の使用は必須ではないが、使用すると、浮遊拡散ノード５の電荷蓄積容量が増えるという利点がある。
【０００４】
図３は、図２の画素１０の一部分の断面図であり、光変換素子２３と、転送トランジスタ１７と、リセットトランジスタ１６とを示す。例示的ＣＭＯＳ画素１０の光変換素子２３は、埋め込み（pinned）フォトダイオードとして形成してもよい。フォトダイオード光変換素子２３はｐｎｐ構成を有し、ｐ型基板１１上に形成されたｐ型エピタキシャルアクティブ層２４内にｐ型表面層２２とｎ型蓄積領域２１とを含む。フォトダイオード光変換素子２３は、転送トランジスタ１７に隣接し、一部がその下に位置する。リセットトランジスタ１６は、フォトダイオード光変換素子２３とは反対の側で転送トランジスタ１７に隣接する。図３に示すように、リセットトランジスタ１６はソース／ドレイン領域２を含む。浮遊拡散領域５は、転送およびリセットトランジスタ１７、１６の間にあり、ソースフォロワートランジスタ１９（図２に図示）のゲートに電気的に結合される。コンデンサ２０（図２に図示）が使用される場合は、浮遊拡散領域５は、その一方のプレートにも電気的に結合される。
【０００５】
図２〜図３に示されるＣＭＯＳ画素１０においては、光変換素子２３への入射光によって電子が発生し、ｎ型蓄積領域２１に蓄積される。転送トランジスタ１７が駆動されると、これらの電荷が転送トランジスタ１７によって浮遊拡散領域５に転送される。ソースフォロワートランジスタ１９は、転送された電荷に基づき、出力信号を生成する。最大出力信号は、ｎ型蓄積領域２１から抽出された電子の数に比例する。
【０００６】
従来は、画素１０を画像センサの他の画素および装置から分離するために、電荷蓄積領域２１に隣接してシャロウトレンチ分離（ＳＴＩ）領域３が使用された。ＳＴＩ領域３は、一般には、従来のＳＴＩプロセスを用いて形成される。ＳＴＩ領域３は、一般に、酸化物ライナで裏打ちされ、誘電材料で満たされる。また、ＳＴＩ領域３は、窒化物ライナを含むこともできる。窒化物ライナは、ＳＴＩ領域３のコーナーの近くのコーナーの丸み付けの改良、ＳＴＩ領域３に隣接する応力の軽減、および転送トランジスタ１７に対する漏出の軽減、等の利点を提供する。
【０００７】
配列２３０（図１）のフィルファクタおよび電荷蓄積容量を増やすことが望ましい。ただし、電荷蓄積容量を上げるためにコンデンサ２０を含めるには、配列２３０内の空間を必要とする。そのため空間のトレードオフが存在する。すなわち、配列内でコンデンサが占める空間が大きくなるほど、光変換素子２３が利用できる空間が小さくなる。つまり、コンデンサを配列２３０に含めると、配列２３０のフィルファクタに影響する。したがって、配列２３０のフィルファクタに大きな影響を与えずに電荷蓄積容量を増やすように、コンデンサを含めることが望ましい。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明の複数の実施例においては、画素配列のフィルファクタを大幅に減らさない方法でコンデンサを画素配列に設ける。
【０００９】
本発明の一実施態様においては、所定の色に対応する画素、たとえば配列内の赤色画素、の感光領域の上にコンデンサを設ける。
【００１０】
別の実施態様においては、コンデンサを１つの赤色画素の上に設け、その画素の読み出し回路とコンデンサとを他の複数の異なる画素と共有する。赤色光は、配列のシリコン内により深く吸収されるので、赤色画素の感光領域上に設けられたコンデンサは、赤色画素によって受光される光子に大きな影響を及ぼさない。隣接する赤色以外の画素が赤色画素の読み出し回路とコンデンサとを共有することによって、これらの画素の感光領域のサイズを大きくすることができる。したがって、フィルファクタと電荷蓄積容量の両方が増える。
【００１１】
本発明の上記および他の特徴および利点は、添付図面と共に提供される本発明の以下の詳細説明からより良く理解されるであろう。
【発明を実施するための最良の形態】
【００１２】
以下の詳細説明において参照する添付図面は、以下の詳細説明の一部を構成し、本発明の具体的実施例を例示的に示すものである。これらの実施形態は、当業者が本発明を製造および使用できるように十分詳細に説明されるが、開示される具体的実施形態に対して、本発明の範囲および精神から逸脱することなく、構造的、論理的、または他の変更を行いうることを理解されたい。
【００１３】
図４は、本発明の一実施例による画素３００の一部分の断面図である。画素３００は、図２〜図３に示す画素１０に似ているが、画素３００は、光変換素子３２３の上方に配置
されたコンデンサ３１９を含む点が異なる。この実施例において、画素３００は赤色画素であり、たとえば赤色光を光子の形態で受光し、この光子を電荷に変換する画素である。赤色画素は、当技術分野で公知のように、画素配列の上方の赤色フィルタを通して受光する画素である。コンデンサ３１９を浮遊拡散領域３０５とＶａａ＿ｐｉｘとに、図２のコンデンサ２０のように、電気的に接続すると、浮遊拡散領域３０５の蓄積容量が増える。
【００１４】
画素３００は、光変換素子３２３と、転送トランジスタ３１７と、リセットトランジスタ３１６とを含む。例示的光変換素子３２３は、ｐ型基板３１１上に設けられたｐ型アクティブＥＰＩ層３２４内にｐ型表面層３２２とｎ型蓄積領域３２１とを含むｐｎｐ構造を有する埋め込みフォトダイオードとして形成してもよい。光変換素子３２３は、転送トランジスタ１７に隣接し、一部がその下に位置する。リセットトランジスタ３１６は、光変換素子３２３とは反対の側で転送トランジスタ３１７に隣接する。図４に示すように、リセットトランジスタ３１６は、ソース／ドレイン領域３０２を含む。浮遊拡散領域３０５は、転送およびリセットトランジスタ３１７、３１６の間にあり、ｐウェル３３５内に含まれる。画素３００は、複数のシャロウトレンチ分離（ＳＴＩ）領域３３３に界接する。画素３００は、ソースフォロワートランジスタ１９から信号を出力するために、浮遊拡散領域３０５を介して行選択トランジスタ１８に結合される。
【００１５】
コンデンサ３１９は、従来公知のように製造され、好適な一実施形態においては、ゲート酸化物層４０１ａと、ポリシリコン層４０１ｂおよび４０１ｅと、誘電体層４０１ｄとを含む。トランジスタ３１６、３１７は、従来公知のように製造され、好適な一実施形態においては、ゲート酸化物層４０１ａと、ポリシリコン層４０１ｂと、窒化物層４０１ｃと、側壁４０１ｆとを含む。本発明の説明では特定の構成要素に言及しているが、本発明はそれだけに限定されるものではない。たとえば、層４０１ａは、任意の誘電材料でよく、ゲート酸化物だけに限定されない。また、赤色光子は、青色または緑色の光子に比べ、基板により深く浸透するので、赤色画素の光変換素子３２３は、青色または緑色画素内の光変換素子よりシリコン内の深い位置にあってもよい。赤色光子は、シリコン内の異なるレベルに吸収されうるので、赤色画素と青色／緑色画素との間のクロストークを減らすことができる。
【００１６】
赤色画素の上にコンデンサを有する画素配列は、従来公知のように製造される。たとえば、米国特許第６，４２９，４７０号「蓄積コンデンサを有するＣＭＯＳ撮像素子（ＣＭＯＳ  Ｉｍａｇｅｒ  ｗｉｔｈ  Ｓｔｏｒａｇｅ  Ｃａｐａｃｉｔｏｒ）」には、当業者が本発明を製造するために使用できる蓄積セルを有するＣＭＯＳ撮像素子の製造手法が開示されており、この開示内容の全体を参照により本願に援用するものとする。一実施例においては、この画素配列の製造によって、ゲート酸化物層が基板の上に形成され、コンデンサの下のゲート酸化物層は、転送トランジスタの下のゲート酸化物より厚みがある。
【００１７】
図５は、本発明の実施例による画素３００を含む撮像装置６００の模式的電気配線図を示す。画素３００は、４方向共有画素回路６１０ａの一部であり、４方向共有画素回路６１０ａは画素配列６０１の一部である。４方向共有画素回路６１０ａは、画素３０１ａ、３０１ｂ、３０１ｃと、ＤＣＧトランジスタ６９１と、共通のコンデンサ６９０と、浮遊拡散領域６７８と、リセット回路（たとえば、リセットトランジスタ６８４）と、読み出し回路（たとえば、ソースフォロワートランジスタ６８６および行選択トランジスタ６８８）とをさらに含む。画素３０１ａ、３０１ｂ、３０１ｃは、フォトダイオード６６１ａ、６６１ｂ、６６１ｃと転送トランジスタ６８１ａ、６８１ｂ、６８１ｃとをそれぞれ含む。図５には示されていないが、コンデンサ６９０は、たとえば図４にコンデンサ３１９によって示されているように、フォトダイオード光変換素子６６２の上に配設される。この実施例において、画素３０１ａ、３０１ｂ、３０１ｃは赤色以外の画素、すなわち青色画素または緑色画素のどちらかであり、画素３００は赤色画素である。画素回路６１０ａ
は、画素回路６１０ｂ、６１０ｃ、６１０ｄ、６１０ｅ、および６１０ｆを代表する。
【００１８】
赤色画素３００の光変換領域の上に配設されたコンデンサ６９０を画素３００、３０１ａ、３０１ｂ、３０１ｃによって共有することによって、コンデンサ６９０は撮像装置６００の画素配列内で画素３００または画素３０１ａ、３０１ｂ、３０１ｃの光変換領域によって使用されるスペースを取らない。したがって、撮像装置６００の画素配列６０１は、複数のコンデンサを含み、画素配列６０１のフィルファクタを損なうことなくコンデンサを画素配列６０１の回路に含むことによる利点を活用できる。たとえば、上記のように、画素の蓄積容量および光感度を上げるために、コンデンサを浮遊拡散領域に結合できる。
【００１９】
図６は、本発明の一実施例によるサンプルホールド回路７００の一部分の模式図である。１つのサンプルホールド回路７００のみが図示されているが、サンプルホールド回路７００は、画素配列内の各画素列のサンプルホールド回路７００を代表するものである。上で指摘したように、一実施例においては、各画素から２つの信号が読み出されるので、各画素回路からは４つの信号が読み出される。たとえば、第１の画素のＶｒｓｔ１、Ｖｓｉｇ１および第２の画素のＶｒｓｔ２、Ｖｓｉｇ２である。
【００２０】
一実施例において、信号の読み出しは、画素配列６０１（図５）の上端の画素行から下端の画素行まで増分的に画素行単位で行われる。たとえば、画素回路６１０ａの画素３００および３０１ｃ、画素回路６１０ｂの画素３００および３０１ｃ、および画素回路６１０ｃの画素３００および３０１ｃがほぼ同時に読み出される。次に、画素回路６１０ａの画素３０１ａおよび３０１ｃ、画素回路６１０ｂの画素３０１ａおよび３０１ｂ、および画素回路６１０ｃの画素３０１ａおよび３０１ｂがほぼ同時に読み出される。次に、画素回路６１０ｄの画素３００および３０１ｃ、画素回路６１０ｅの画素３００および３０１ｃ、および画素回路６１０ｆの画素３００および３０１ｃがほぼ同時に読み出される。次に、画素回路６１０ｄの画素３０１ａおよび３０１ｂ、画素回路６１０ｅの画素３０１ａおよび３０１ｂ、および画素回路６１０ｆの画素３０１ａおよび３０１ｂがほぼ同時に読み出される。画素配列からの行単位の読み出しは、配列の最終行まで続く。
【００２１】
図６に見られるような一実施例においては、対応付けられた画素回路から受信された４つの信号はそれぞれ別個にサンプルホールド回路７００に蓄積される。サンプルホールド回路７００は、画素回路内の２つの画素それぞれからの信号をそれぞれ格納するための２つの部分回路７３０、７３２を有する。各部分回路７３０、７３２は、それぞれのスイッチ７０２、７０４を介して、相互に選択的に列線７０１ａに結合される。一局面において、１つの信号、たとえばイネーブル、が１つのスイッチ、たとえばスイッチ７０２、に供給され、その信号の補完信号、たとえばディスエーブル、がもう一方のスイッチ、たとえばスイッチ７０４、に供給される。したがって、列７０１ａに一度に結合されるのは、部分回路７３０、７３２の一方のみである。各部分回路７３０、７３２は、Ｖｒｓｔ１、Ｖｓｉｇ１、Ｖｒｓｔ２、Ｖｓｉｇ２をそれぞれ蓄積するために２つのコンデンサ７１４、７１６、７５４、７５６を有する。コンデンサ７１４、７１６、７５４、７５６は、それぞれ制御信号ＳＨＲ１、ＳＨＳ１、ＳＨＲ２、およびＳＨＳ２によって制御されるスイッチ７０６、７０８、７１０、７４６、７４８を介して選択的に列線７０１ａに結合される。コンデンサ７１４、７１６、７５４、７５６は、それぞれスイッチ７２２、７２４、７６２、７６４を介して、下流の回路に選択的に結合される。蓄積された信号Ｖｒｓｔ１、Ｖｓｉｇ１、Ｖｒｓｔ２、Ｖｓｉｇ２は、従来公知のようにさまざまな方法で読み出すことができ、好適であれば組み合わせることもできる。
【００２２】
図７は、本発明の一実施例による図５の画素配列６０１および図６のサンプルホールド回路７００の動作の一部を表すタイミング図である。簡略化のために、１つの画素の読み
出しのみが表されているが、これは他の複数の画素の読み出しを代表するものである。図７のタイミング図において、信号はアクティブなときに「ハイ」、すなわち論理状態が高レベルである。画素回路行は、画素回路、たとえば６１０ａ、６１０ｂ、６１０ｃ、の行である（図５）。画素行は、画素、たとえば３００、３０１ｃ、の行である（図５）。第１行の画素回路は、たとえば回路６１０ａ、６１０ｂ、６１０ｃであり（図５）、第２行の画素回路は、たとえば回路６１０ｄ、６１０ｅ、６１０ｆである（図５）。第１の画素行はＲｏｗ０であり、たとえば、画素回路６１０ａの画素３００および３０１ｃ、画素回路６１０ｂの画素３００および３０１ｃ、および画素回路６１０ｃの画素３００および３０１ｃ（図５）である。第２の画素行はＲｏｗ１であり、たとえば、画素回路６１０ａの画素３０１ａおよび３０１ｂ、画素回路６１０ｂの画素３０１ａおよび３０１ｂ、および画素回路６１０ｃの画素３０１ａおよび３０１ｂである（図５）。Ｒｏｗ５は、図５には表されていないが、図７のタイミング図の一部として説明する。
【００２３】
図７において、Ａｄｄｒは読み出される行の行アドレスであり、ｒａｓは読み出しアドレス信号である。Ｒｏｗ０、Ｒｏｗ１、およびＲｏｗ５は、それぞれ行０、１、および５に対する行選択ゲート信号を代表する。実行時、グローバル行選択信号が行デコード回路に供給される。行デコード回路は、行選択信号とＡｄｄｒ信号とのＡＮＤによって行選択ゲート信号を該当行に供給する。たとえば、Ａｄｄｒが「０００」であると、行デコードは行選択ゲート信号を行０に供給する。ＴＸ０，０、ＴＸ０，１、ＴＸ１，０、ＴＸ１，１、ＴＸ５，０、およびＴＸ５，１は代表的な転送ゲート信号である。具体的には、ＴＸ０，０は行０の第１の画素、たとえば画素回路６１０ａの画素３００、に対する転送ゲート信号、ＴＸ０，１は行０の第２の画素、たとえば画素回路６１０ａの画素３０１ｃ、に対する転送ゲート信号、ＴＸ１，０は行１の第１の画素、たとえば画素回路６１０ａの画素３０１ａ、に対する転送ゲート信号、ＴＸ１，１は行１の第２の画素、たとえば画素回路６１０ａ画素３０１ｂ、に対する転送ゲート信号、ＴＸ５，０は行５の第１の画素、たとえば画素回路６１０Ｘ（図５には図示されていない、行０の５行下の画素行）の画素３０１ａ、に対する転送ゲート信号、ＴＸ５，１は行５の第２の画素、たとえば画素回路６１０Ｘ（図５には図示されていない、行０の５行下の画素行）の画素３０１ｂ、に対する転送ゲート信号である。実行時、グローバル転送ゲート信号が列デコード回路に供給され、列デコード回路はグローバル転送ゲート信号と現在所望される列とをデコードして転送ゲート信号を該当列に供給する。たとえば、画素配列の奇数列（たとえば、第１、第３、第５、等）の読み出し時、列デコード回路は、対応する行「Ｙ」内の対応する転送ゲート、たとえばＴｘゲート６８２および６８１ａを有効にする奇数のＴｘ信号、たとえばＴｘＹ，０を生成する。画素配列の偶数列（たとえば、第２、第４、第６、等）の読み出し時、列デコード回路は、行「Ｚ」内の対応する転送ゲート、たとえばＴｘゲート６８１ｃおよび６８１ｂ、を有効にする偶数のＴｘ信号、たとえばＴｘＺ，１に対するイネーブル信号を供給する。Ｒｅｓｅｔ０、Ｒｅｓｅｔ１、およびＲｅｓｅｔ５は、それぞれ行０、１、および５に対する代表的なリセットゲート信号である。実行時、グローバルリセット信号が行デコード回路に供給される。行デコード回路は、リセット信号とＡｄｄｒ信号とのＡＮＤによってリセット信号を該当行に供給する。
【００２４】
図７において、Ｉｎ＿ｓｅｌ信号は、サンプルホールド回路７００のどの部分回路７３０、７３２がアクティブであるかを示す（図６）。たとえば、Ｉｎ＿ｓｅｌが高レベルであると、スイッチ７０２が閉じられ、部分回路７３０が列線７０１ａに結合される（図６）。ＳＨＲ１およびＳＨＳ１は、コンデンサ７１４、７１６をそれぞれ列線７０１ａに結合するためにスイッチ７０６、７０８を有効にする制御信号である。ＳＨＲ２およびＳＨＳ２は、コンデンサ７５４、７５６をそれぞれ列線７０１ａに結合するためにスイッチ７４６、７４８を有効にする制御信号である。
【００２５】
図７において、時間ｔ０は、読み出される画素セルの行アドレスが提供される初期セッ
トアップ期間である。この例においては、ｔ０の間に、画素配列６０１の第１の画素行、たとえばＲｏｗ０、に対応するＡｄｄｒ０００が供給される。この例では１つの画素、たとえば画素３００（図５）、からの読み出しを説明しているが、この例は、従来公知のようにほぼ同時に読み出される行内のすべての「奇数」画素を代表するものである。これは、ほぼ同時に読み出される行内のすべての「偶数」画素を代表するものである。
【００２６】
時間ｔ１の間に、画素３００はリセットされ、リセット電荷が次のように蓄積される。制御信号Ｒｏｗ０、Ｒｅｓｅｔ０、Ｉｎ＿ｓｅｌ、およびＳＨＲ１が有効になる（すなわち、高レベルにアサートされる）。Ｒｏｗ０信号はスイッチ６８８を閉じ、画素３０１ａを列線７０１ａに結合する（図５）。Ｒｅｓｅｔ０信号は、スイッチ６８４を閉じ、Ｖａａ＿ｐｉｘを画素３０１ａに結合する（図５）。Ｉｎ＿ｓｅｌ信号はスイッチ７０２を閉じ（およびスイッチ７０４を開き）、部分回路７３０を列線７０１ａに結合する（図６）。ＳＨＲ１信号はスイッチ７０６を閉じ、列線７０１ａを介してコンデンサ７１４を画素３０１ａに結合する。したがって、時間ｔ１の最後には、画素３０１ａがリセットされ、画素３０１ａのリセット電圧がサンプルホールド回路７００に蓄積される。時間ｔ１の終了までに、制御信号Ｒｅｓｅｔ０およびＳＨＲ１が無効になる（すなわち、低レベルに遷移）。画素配列の集積時間は、アクセスされる２つの画素回路行が反映されるように、集積時間を計算する必要がある。制御信号の有効化および無効化として述べているが、この一連の処理は、一般に公知のように制御信号のパルシング、すなわちアサート／デアサート、と呼ばれることもある。
【００２７】
時間ｔ２の間に、画素回路６１０ａの集積電荷（すなわち、光信号）の読み出しおよび蓄積が次のように行われる。制御信号Ｔｘ０，０およびＳＨＳ１が有効になる（すなわち、高レベルに遷移）。Ｔｘ０，０信号は画素回路６１０ａのスイッチ６８２を閉じ、光変換素子６６２を浮遊拡散領域６７８に結合する。ＳＨＳ１信号はスイッチ７０８を閉じ、列線７０１ａを介してコンデンサ７１６を画素３００に結合する。浮遊拡散領域６０５ａに蓄積された電荷は読み出され、コンデンサ７１６に蓄積される。したがって、時間ｔ２の最後には、画素３０１ａの信号電圧Ｖｓｉｇ１がサンプルホールド回路７００に蓄積される。時間ｔ２の終了までに、制御信号Ｔｘ０，０およびＳＨＳ１は無効になる（すなわち、低レベルに遷移）。
【００２８】
フォトダイオードの代わりにフォトゲートを使用する場合は、読み出し中のフォトダイオード光変換素子の下での電荷のブルーミングを防止するために、Ｔｘ０，０信号の有効化（すなわち、高レベルへの遷移）の遅延後に、フォトゲートが有効になる（すなわち、高レベルに遷移する）ように制御される。好適な一実施形態において、この遅延は１００ｎｓである。読み出し中にフォトダイオード光変換素子６６２がゼロボルトになるので、浮遊拡散領域に収まらない電子がリセットゲート６８４を介してＶａａ＿ｐｉｘに流出される。
【００２９】
時間ｔ３の間に、行０の５行先の行に対して集積プロセスが開始される。一般に公知のように、メカニカルシャッタを使用しない場合は、読み出しに先立って画素行が集積のために駆動される。この実施例においては、現在読み出される行の５行先の行が駆動される。このように、Ｒｏｗ０が読み出されると、Ｒｏｗ５が集積のために準備される。時間ｔ３は、駆動される画素セルの行アドレスが供給される初期セットアップ期間を示す。この例においては、時間ｔ３の間に、Ａｄｄｒ００５が供給される。この例では、１つの画素の駆動を説明しているが、これは従来公知のようにほぼ同時に駆動される画素行内のすべての画素を代表するものである。
【００３０】
時間ｔ４において、画素回路６１０ｙにおいて画素３０１ａ内の制御信号Ｒｅｓｅｔ５およびＴｘ５，０が有効になる（すなわち、高レベルに遷移）。画素回路６１０ｙ（図５
には不図示）の画素３０１ａは、Ｒｏｗ０と同様の画素行であり、画素行０の５画素行下にある。Ｒｅｓｅｔ５信号はスイッチ６８４（図５には不図示の画素回路６１０ｙのスイッチであり、スイッチ６８４と同様）を閉じ、Ｖａａ＿ｐｉｘを画素６１０ｙに結合する。Ｔｘ５，０信号はスイッチ６８２（図５には不図示の画素回路６１０ｙのスイッチであり、スイッチ６８２と同様）を閉じ、フォトダイオード光変換素子６６２ｙ（図５には不図示の画素回路６１０ｙ内のフォトダイオード光変換素子であり、光変換素子６６２と同様）をＶａａ＿ｐｉｘに結合する。したがって、時間ｔ５の最後には、画素回路６１０ｙの画素３０１ａはリセットされて、集積の準備が整う。制御信号Ｒｅｓｅｔ５、およびＴｘ５，０は無効になる（すなわち、低レベルに遷移）（図５）。その後、画素回路６１０ｙ内の画素３０１ａが集積される。
【００３１】
従来公知のように、画素配列からの読み出しは、実際には連続した一連の読み出しを含む。画素配列からの初期読み出し中は、さまざまな調整および計算が発生しうる。たとえば、初期読み出し中に、露出の設定が調整される。画素配列の１回目の読み出し後に、配列から読み出された値が計算されて、露出が調整される。画素配列が２回目に読み出され、配列から読み出された値が計算され、露出が再度調整される。画素配列からの最後の利用可能な読み出しは、数回の初期読み出しの後に行われてもよい。したがって、画素はローリング方式で読み出される。すなわち、画素配列が１００行を有し、画素配列の行０から行９９まで連続的に読み出される場合は、画素配列の以降の読み出しでは、行９９の後に行０が読み出される。したがって、本例においては、行９５が読み出されると、行０（５行先）が読み出しのために駆動される。本発明では５行先の駆動について説明しているが、本発明はこれだけに限定されるものではない。
【００３２】
本発明の別の局面において、メカニカルシャッタを使用する場合は、５行先行して画素の集積を開始する必要がない。したがって、メカニカルシャッタを使用する場合は、画素配列の読み出しのタイミング図は、図７に示すものと同様になるが、時間ｔ３およびｔ４は含まれない。
【００３３】
図８は、図５の画素配列６０１の一部分のレイアウトの上面図である。図８に示すように、コンデンサ６９０は画素３００内の赤色フォトダイオード光変換素子の上に配設され、画素３００内の赤色フォトダイオード光変換素子と、画素３０１ａ内の緑色フォトダイオード光変換素子と、画素３０１ｂ内の青色フォトダイオード光変換素子と、画素３０１ｃ内の緑色フォトダイオード光変換素子とによって共有される。各画素３００、３０１ａ、３０１ｂ、および３０１ｃは、それぞれ転送トランジスタ６８２、６８１ａ、６８１ｂ、および６８１ｃを有する。これら４つの画素３００、３０１ａ、３０１ｂ、および３０１ｃは、共通のリセットトランジスタ６８４と読み出し回路、すなわちソースフォロワートランジスタ６８６、行選択６８８、および浮遊拡散６７８、とを共有する。
【００３４】
図９は、システム１１００を示す。これは、撮像装置６００（図５〜図６のような構成）を含むように一般的なプロセッサシステムを改造したものである。システム１１００は、画像センサ素子を含むことができるデジタル回路を有するシステムの例である。このようなシステムとして、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、カーナビ、テレビ電話、監視システム、オートフォーカスシステム、スタートラッカーシステム、動き検出システム、画像安定化システム、および他の画像取得または処理システムが挙げられるが、これだけに限定されるものではない。
【００３５】
システム１１００は、たとえばカメラシステムであり、通常、バス１１７０経由で入／出力（Ｉ／Ｏ）装置１１５０とやり取りするマイクロプロセッサなどの中央処理装置（ＣＰＵ）１１１０を備える。撮像装置６００も、バス１１７０経由でＣＰＵ１１１０とやり取りする。システム１１００は、ランダムアクセスメモリ（ＲＡＭ）１１６０をさらに含
み、フラッシュメモリなどの取り外し可能メモリ１１３０を含むことができる。これらのメモリもバス１１７０経由でＣＰＵ１１１０とやり取りできる。撮像装置６００にＣＰＵ、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサを組み合わせてもよく、メモリ記憶装置を単一の集積回路上に、またはプロセッサとは異なるチップ上に設けても設けなくてもよい。
【００３６】
本発明の他の実施形態は、システム１１００の製造方法を含むことを理解されたい。たとえば、一実施例において、ＣＭＯＳ読み出し回路を製造する方法は、単一の集積回路に対応する基板部分の上に、赤色画素（図５）上に共有コンデンサが配設された少なくとも１つの画素配列を公知の半導体製造手法を用いて上記のように設けるステップを含む。
【００３７】
具体的な実施例に言及しながら本発明を説明および図示してきたが、本発明の範囲および精神から逸脱することなく多くの修正および置換を行えることを理解されたい。たとえば、赤色画素の光変換領域の上方に配設され、画素の浮遊拡散領域に結合されるコンデンサに関して本発明を説明しているが、本発明はこれだけに限定されるものではなく、コンデンサをこの画素の他の部分またはこの画素を含む配列の他の部分に結合してもよい。また、赤色光のみを通すフィルタの下にコンデンサを設けてもよい。したがって、本発明は、上記の説明に限定されるものとは見なされず、特許請求の範囲によってのみ限定されるものとする。
【図面の簡単な説明】
【００３８】
【図１】従来型ＡＰＳシステムのブロック図である。
【図２】図１の従来型画素配列に使用しうる代表的な画素の模式図である。
【図３】図２の従来型画素の一部分の断面図である。
【図４】本発明の一実施例による画素の断面図である。
【図５】本発明の別の実施例による撮像装置の模式図である。
【図６】サンプルホールド回路の模式図である。
【図７】図６および図７の回路の動作の一部を示すタイミング図である。
【図８】図６の装置のレイアウトの平面図である。
【図９】本発明の一実施形態により構成された少なくとも１つの撮像装置を組み込んだプロセッサシステムを示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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