(57)【要約】チャネル領域(32)の上に横たわるマルチゲート構造体を含み、層(42)によって互いに間隔が隔てられた第2のゲート電極(24)と第1のゲート電極(52)とを更に備えた電子デバイス(10)と、該電子デバイスを形成するためのプロセスを開示する。マルチゲート構造体(52,24)は、第1及び第2の部分を備えた側壁スペーサ構造(62)を有する。第1及び第2のゲート電極は異なる伝導型を有する。電子デバイスはまた、チャネル領域の上に横たわる第1の伝導型の第1のゲート電極と、第1のゲート電極とチャネル領域(32)との間に横たわる第2の伝導型の第2のゲート電極と、第1のゲート電極と基板(18)との間に横たわる電荷を蓄積することができる第1の層(42)とを含む。
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【特許請求の範囲】
【請求項１】
チャネル領域を包含する基板と、
前記チャネル領域の上に横たわり、第１の仮想線に沿って第１の寸法を備えた第１の層の少なくとも第１の部分によって互いに間隔が隔てられた第１のゲート電極と第２のゲート電極とを包含する、マルチゲート電極構造体と、を有し、
前記第１の仮想線が、前記基板の主面に対して実質的に平行であり、
前記第１のゲート電極が、第１の伝導型であり、前記第１の仮想線に沿った第２の寸法を備え、
前記第２のゲート電極が、第２の伝導型であり、前記第１の仮想線に沿った第３の寸法を備え、前記第２の伝導型は、前記第１の伝導型とは異なるタイプであり、
第２の側壁構造部分が、第２の側壁構造部分から前記第１の仮想線に沿った第４の寸法だけ間隔が隔てられ、ここで、第１、第２、第３の寸法の合計が実質的に第４の寸法と等しくなることを特徴とする、電子デバイス。
【請求項２】
前記第１の層が、誘電材料からなることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
前記第１の層の第２の部分が、前記第１のゲート電極と前記チャネル領域との間にあるゲート誘電体であることを特徴とする請求項２の記載の電子デバイス。
【請求項４】
前記第２のゲート電極と前記チャネル領域との間にゲート誘電体を更に有することを特徴とする請求項３に記載の電子デバイス。
【請求項５】
電荷蓄積材料が、前記第１の層のゲート誘電体内に埋め込まれていることを特徴とする請求項４に記載の電子デバイス。
【請求項６】
前記電荷蓄積材料が、複数の不連続なストレージエレメントを更に有することを特徴とする請求項５に記載の電子デバイス。
【請求項７】
前記電荷蓄積材料が、電子デバイスの浮遊ゲートを有することを特徴とする請求項５に記載の電子デバイス。
【請求項８】
前記第２のゲート電極が、前記基板の主面に対して垂直な第２の仮想線に沿った前記第１のゲート電極の一部と、チャネル領域との間に横たわっていることを特徴とする、請求項４に記載の電子デバイス。
【請求項９】
前記チャネル領域が、第１の伝導型を有することを特徴とする請求項８に記載の電子デバイス。
【請求項１０】
前記第２のゲート電極と前記チャネル領域との間に電荷蓄積材料を更に有することを特徴とする請求項４に記載の電子デバイス。
【請求項１１】
前記電荷蓄積材料が更に、複数の不連続ストレージエレメントを有することを特徴とする請求項１０に記載の電子デバイス。
【請求項１２】
前記電荷蓄積材料が、電子デバイスの浮遊ゲートであることを特徴とする請求項１０に記載の電子デバイス。
【請求項１３】
チャネル領域を有する基板と、
前記チャネル領域の上に横たわる第１の伝導型の第１のゲート電極と、
前記第１のゲート電極の一部と前記チャネル領域との間に横たわる第２の伝導型の第２のゲート電極と、を有し、前記第２の伝導型は、前記第１の伝導型とは異なり、
前記第１のゲート電極と前記基板との間に横たわる電荷蓄積材料を備えた層の第１の部分と、
を有することを特徴とする電子デバイス。
【請求項１４】
前記層の第２の部分が、第１及び第２のゲート電極の間に横たわることを特徴とする請求項１３に記載の電子デバイス。
【請求項１５】
前記チャネル領域が更に、前記第１の伝導型のチャネル領域を有することを特徴とする請求項１４に記載の電子デバイス。
【請求項１６】
前記層が、前記第２のゲート電極と前記チャネル領域との間に横たわっていることを特徴とする請求項１３に記載の電子デバイス。
【請求項１７】
前記チャネル領域が更に、前記第２の伝導型のチャネル領域からなることを特徴とする請求項１６に記載の電子デバイス。
【請求項１８】
基板のチャネル領域の上に横たわる第１の伝導型の第１のゲート電極を形成するステップと、
前記第１のゲート電極と前記チャネル領域との間に横たわる第２の伝導型の第２のゲート電極を形成するステップと、を有し、前記第２の伝導型が、前記第１の伝導型と異なるタイプであり、
前記第１のゲート電極と前記チャネル領域との間に、電荷蓄積材料からなる層の少なくとも一部を形成するステップと、
を有することを特徴とする電子デバイスを形成する方法。
【請求項１９】
前記層の少なくとも一部を形成するステップが、前記第１のゲート電極と前記第２のゲート電極との間に、前記層の少なくとも一部を形成するステップを含む、ことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記層の少なくとも一部を形成するステップが、前記第２のゲート電極と前記チャネル領域との間に前記層の少なくとも一部を形成するステップを含む、ことを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスに関し、特に、マルチゲート電子デバイスおよびそれらの製造方法に関する。
【背景技術】
【０００２】
別の制御および選択ゲートを備えたマルチゲートアーキテクチャで作られた浮遊ゲート不揮発性メモリ（ＦＧ  ＮＶＭ）デバイスは、読み込み動作中に、読み取り妨害（read-disturb）にさらされ得る。この問題を解決する方法としては、チャネル領域の一部をカウンタードーピングすることであり、選択ゲートで必要な閾値電圧（"ＶT"）を変更せずに残し、制御ゲートで必要な閾値電圧ＶTを低下させる。カウンタードーピングによる選択ゲートＶTに関する制御ゲートの選択的な低下は、書き込み機能に影響することなく、読み取り妨害（read-disturb）の影響を低下させることを助けることができる。しかしながら、カウンタードーピング打ち込みを実行することについては、正確な制御が困難であり、追加のリソグラフィステップを要求し、結果として追加のプロセスが複雑になる。
【発明の開示】
【課題を解決するための手段】
【０００３】
ここに開示したものを用いて多くのマルチゲートデバイスの態様及び実施形態が可能である。それらの態様及び実施形態を以下に記載する。この明細書を読んだ後に、当業者は、それらの態様及び実施形態が、本発明の範囲を限定するものではなく、単なる例示であることを理解するであろう。
【０００４】
第１の態様では、電子デバイスは、チャネル領域を包含する基板を含みうる。電子デバイスはまた、第１の仮想線に沿って第１の寸法を備えた第１の層の少なくとも第１の部分によって互いに間隔が隔てられた第１及び第２のゲート電極を含み、チャネル領域の上に横たわったマルチゲート電極構造を含み、ここで、第１の仮想線は、基板の主面に対して実質的に平行である。第１の伝導型の第１のゲート電極は、第１の仮想線に沿った第２の寸法を有する。第２の伝導型の第２のゲート電極は、第１の仮想線に沿った第３の寸法を有し、第２の伝導型は、第１の伝導型とは異なるタイプである。マルチゲート電極構造はまた、第１の仮想線に沿って第４の寸法だけ第２の側壁構造部分から隔てられた第１の側壁構造部分を含み、第１、第２および第３の寸法の合計は、実質的に第４の寸法と等しくなる。
【０００５】
第１の態様の実施形態では、第１の層は、誘電材料を含む。他の実施形態では、第１の層の第２の部分は、第１のゲート電極とチャネル領域との間のゲート誘電体である。更に特定の実施形態では、電子デバイスは更に、第２のゲート電極とチャネル領域との間にゲート誘電体を含む。更に別の実施形態では、第１の層のゲート誘電体内に、電荷蓄積材料が埋め込まれる。更に別の実施形態では、電荷蓄積材料は更に、複数の不連続ストレージエレメントを含む。
【０００６】
第１の態様の更に別の実施形態では、電荷蓄積材料は、電子デバイスの浮遊ゲートを含む。更に別の実施形態では、第２のゲート電極は、基板の主面に対して垂直な第２の仮想線に沿った第１のゲート電極の一部とチャネル領域との間に横たわる。１またはそれ以上の特定の実施形態では、チャネル領域は、第１の伝導型を有する。更に別の実施形態では、電子デバイスは、第２のゲート電極とチャネル領域との間に電荷蓄積材料を更に含む。更に別の実施形態では、電荷蓄積材料は、複数の不連続なストレージエレメントを更に含む。更に別の実施形態では、電荷蓄積材料は、電子デバイスの浮遊ゲートである。
【０００７】
第２の態様では、電子デバイスは、チャネル領域を含む基板と、チャネル領域の上に横たわる第１の伝導型の第１のゲート電極とを含む。電子デバイスはまた、第１のゲート電極の一部とチャネル領域との間に横たわる第２の伝導型の第２のゲート電極を含み、該第２の伝導型は、第２の伝導型とは異なり、電荷蓄積材料を含む層の第１の部分は、第１のゲート電極と基板との間に横たわる。
【０００８】
第２の態様のある実施形態では、層の第２の部分が、第１及び第２のゲート電極の間に横たわる。別の実施形態では、チャネル領域は更に、第１の伝導型のチャネル領域を含む。更に別の実施形態では、チャネル領域は更に、第２の伝導型のチャネル領域を含む。
【０００９】
第３の態様では、電子デバイスを形成するためのプロセスは、基板のチャネル領域の上に横たわる第１の伝導型の第１のゲート電極を形成することを含む。かかるプロセスはまた、チャネル領域と第１のゲート電極との間に横たわる第２の伝導型の第２のゲート電極を形成することを含み、該第２の伝導型は第１の伝導型とは異なる。プロセスは更に、第１のゲート電極とチャネル領域との間に電荷蓄積材料を包含する層の少なくとも一部を形成することを含む。
【００１０】
第３の態様のある実施形態では、層の少なくとも一部を形成することは、第１のゲート電極と第２のゲート電極との間に層の少なくとも一部を形成することを含む。別の実施形態では、層の少なくとも一部を形成することは、第２のゲート電極とチャネル領域との間の層の少なくとも一部を形成することを含む。
【発明を実施するための最良の形態】
【００１１】
反対の伝導型のゲートを備えたマルチゲート電極構造を含む、特定の実施形態によるＦＧ  ＮＶＭデバイスを開示する。共通のチャネル領域にわたって反対の伝導型のゲート電極材料の対から生じるＶTシフトは、あるゲート（すなわち、選択ゲート）によって制御されたチャネルの一部をターンオフするのに用いられる電圧に影響を与えることなく、別のゲート（すなわち、制御ゲート）によって制御されたチャネル領域の一部をターンオンするのに用いられる外部電圧を低減させることができる。
【００１２】
本発明の特定の実施形態では、図１乃至１３を参照することにより、より良く理解することができうる。
【００１３】
図１は、ワークピース１０の一部の断面を例示し、ここで、電子デバイスが形成される。例示された実施形態では、基板１２は、層１４、層１６、層１８および領域１１０を備えた半導体−オン−絶縁体（「ＳＯＩ」）基板を含む。層１４は、上に横たわる層を構造的に支持するための支持構造体であってよい。層１６は、層１８の少なくとも一部を層１４から電気的に絶縁するための絶縁層である。層１８は、シリコン、ゲルマニウム、他の半導体元素、または、それらの組み合わせのような半導体元素を含む半導体層である。領域１１０は、互いから層１８の一部を電気的に絶縁するフィールド絶縁領域である。層１８は、完全に又は部分的に空乏化した活性化シリコン領域を有し、ｎ型、ｐ型、または、ｎ型及びｐ型のチャネル領域の組み合わせが形成される。ある実施形態では、チャネルドーピングは、約１×１０１８乃至約５×１０１８cm-3のレンジである。別の実施形態では、図８に更に例示したように、チャネルの一部１１２が、約１×１０１８cm-3より高くないレベルまでカウンタードーピングされうる。層１８は、約５０乃至１５０nmの厚さを有する。
【００１４】
図２は、層２２および層２４を形成した後の図１のワークピース１０の例示を含む。層２２は、誘電体層であり、ゲート誘電体として役立つ。層２４は、伝導層であり、ゲート電極として役立つ。層２２は、二酸化珪素、窒化珪素、シリコンオキシナイトライド、高誘電率（「高ｋ」）材料（例えば、８より大きな誘電率）、または、それらのいかなる組み合わせの薄膜を含みうる。高ｋ材料は、HfaObNc、HfaSibOc、HfaSibOcNd、HfaZrbOcNd、HfaZrbSicOdNe、HfaZrbOc、ZraSibOc、ZraSibOcNd、Zra0b、他のＨｆ含有またはＺｎ含有誘電材料、先述のいかなるドープされたバージョン（ランタンドープ、ニオブドープなど）、または、それらのいかなる組み合わせを含みうる。ここで用いられているように、特定の化合物材料のアルファベットの下付文字は、その化合物の元素の割合がゼロでないことを表しており、すべてのアルファベットの下付文字の合計は１となる。例えば、ＨｆaＯbＮcの場合では、「ａ」、「ｂ」および「ｃ」の合計は１となる。層２２は、酸化雰囲気またはチッ化雰囲気を使用して熱成長され、または、在来若しくは適当な化学気相成長（「ＣＶＤ」）技術、物理気相成長（「ＰＶＤ」）技術若しくはそれらの組み合わせを使用して堆積される。
【００１５】
図２を参照すると、層２４は、アモルファスシリコン、ポリシリコン、ナイトライド、金属包含材料、他の適当な材料など、および、それらのいかなる組み合わせのような材料を含む。ある実施形態では、層２４の材料は、プラチナ、パラジウム、イリジウム、オスミウム、ルテニウム、レニウム、インジウム錫、インジウム亜鉛、アルミニウム錫、または、それらのいかなる組み合わせをも含みうる。層２４は、約３０ないし２００ｎｍの間の厚さを有し、ＣＶＤ技術、ＰＶＤ技術、若しくは同様なもの、又は、それらの組み合わせのような在来または適当な技術を使用して堆積され、又は、成長され得る。ある実施形態では、層２４は、砒素または燐のようなｎ型種でドープされる。
【００１６】
図３は、マルチゲート電極構造の一部を形成するために層２２および層２４の一部を除去した後の、図２のワークピース１０の例示を含む。在来または適当なプロセスによって図２のワークピース１０の上に、パターニングされた層（図示せず）を形成することができ、層２２および２４の露出された部分を除去することができる。例示の実施形態では、ドーパントは、部分１１２に関して先に記載したように、層１８の部分３２内に導入することができる。特定の実施形態では、ｐチャネルに渡ったｎ＋ゲート電極を使用したフラットバンド電圧シフトが、約１ボルトだけゲート電極で必要とされるＶＴを効果的に低減するので、カウンタードーピングレベルを低減させることができる。低減されたカウンタードーピングは、電子デバイスの性能を改善するのを助けることができる。パターニングされた層の残りの部分は除去される。
【００１７】
図４は、層４２を形成した後の、図３のワークピース１０の例示を含む。層４２は、浮遊ゲートとして作用する。ある実施形態では、層４２は、誘電材料内に埋め込まれた電荷蓄積材料を有する。層４２の一部は、層２２の形成に関して先に記載したように、同様のまたは異なる実施形態によって形成されうる。層４２の電荷蓄積材料は、電荷をチャージすることができる１またはそれ以上の領域を形成することができ、シリコン、ナイトライド、金属含有材料、電荷を蓄積することができる他の適当な材料、またはそれらのいかなる組み合わせをも含みうる。層４２の電荷蓄積材料は、アンドープであってよく、または、堆積中にドープされ、若しくは、堆積後にドープされても良い。ある実施形態では、層４２の電荷蓄積材料は、
熱酸化プロセス中に著しく不利に影響されない特性を備えた１またはそれ以上の材料から形成されうる。かかる材料は、白金、パラジウム、イリジウム、オスミウム、ルテニウム、レニウム、インジウム錫、インジウム亜鉛、アルミニウム錫、またはそれらのいかなる組み合わせをも含む。白金又はパラジウム以外のかかる材料の各々は、伝導性の金属酸化物を形成しうる。特定の実施形態では、層４２に埋め込まれた電荷蓄積材料は、複数の不連続なストレージエレメントを有し、各エレメントは電荷をストアすることができる。ある実施形態では、層４２の電荷蓄積材料は、厚さが約１００ｎｍより薄い。
【００１８】
図５は、層５２を形成した後の、図４のワークピース１０の例示を含む。ある実施形態では、層５２は、層２４に関して先に記載したような実施形態によって形成される伝導層であってよい。例示の実施形態では、層５２の伝導型は、層２４のものとは反対である。
【００１９】
図６は、側壁スペーサ構造部分６２を含むマルチゲート電極構造を形成した後の、図５のワークピース１０の例示を含む。マルチゲート電極構造は、層２４から形成されるゲート電極と、層４２によって互いに間隔が隔てられた層５２から形成されたゲート電極とを含む。仮想線６６を、基板１２の主表面（すなわち、トップ表面）に実質的に平行に図示する。仮想線６４に沿って、側壁スペーサ部分６２の間の領域は、層２４、４２および５２によって実質的に満たされる。仮想線６６を、基板１２の主面に対して実質的に垂直に図示する。仮想線６６に沿って、層２４の少なくとも一部は、層５２とチャネル領域との間に横たわり、層４２の少なくとも一部は、層２４と層５２との間に横たわる。仮想線６６に沿って、チャネル領域及び層５２は、同じ伝導型のドーパントを有する。別の実施形態では、層４２および層２４の少なくとも一部は、チャネル領域と、層５２の一部との間に横たわる。
【００２０】
図６の構造体は、在来のまたは適当なリソグラフィプロセスを使用してワークピース１０（図示せず）の上にパターニングされた層を形成し、層４２および層５２の露出した部分を除去することによって形成される。ソース／ドレイン（「Ｓ／Ｄ」）インプランテーションは、Ｓ／Ｄ領域６８を形成するために実行されうる。ある実施形態では、ｎドープされたＳ／Ｄ領域６８が形成される。パターニングされた層は、除去される。例示の実施形態では、チャネル領域は、側壁スペーサ構造部分６２の間に形成されうる。側壁スペーサ構造部分６２は、在来の又は適当なプロセスによって形成され、酸化物、窒化物、オキシナイトライド、または、それらのいかなる組み合わせをも含みうる。
【００２１】
図７は、実質的に完成した電子デバイスの断面図を示す。１またはそれ以上の在来または適当な技術を使用して、１またはそれ以上の絶縁層７４、１またはそれ以上の伝導層７６、および、１またはそれ以上の封止層７８が形成される。
【００２２】
別の実施形態では、本開示による別の構造体を構成することができる。図８は、層８４、層８６、および、パターニングされた層８８を形成した後の、図１のワークピース１０の例示を含む。層８４は、電荷蓄積層として役立ちうる。層８６は、ゲート電極を構成するために適当な伝導層である。層８８は、エッチングまたは打ち込みプロセスのような、引き続きのプロセスからワークピース１０の部分を保護するために役立つ。層８４および８６は、層４２および５２のそれぞれに関して先に記載された実施形態によって形成されうる。
【００２３】
図９は、マルチゲート電極構造の一部を形成するのを容易にするために、層８４および８６の一部を除去した後の、図８のワークピース１０の例示を含む。層８４および８６の一部の除去は、形成されたマルチゲートデバイスのチャネル領域の一部を露出させることができる。完成デバイスの選択ゲートで要求されるＶＴを調整するために、チャネル領域の露出された部分にドーパントを加えることができうる。ある実施形態では、チャネルドーピングは、約１×１０１８乃至約５×１０１８ｃｍ−３のレンジである。パターニングされた層８８は、在来のまたは適当なプロセスを使用してワークピース１０から除去される。
【００２４】
図１０は、層１０１および１０３を形成した後の、図９のワークピース１０の例示を含む。層１０１の一部は、ゲート電極として役立ち、層１０１の別の部分は、層８６から形成されたゲート電極を、層１０３から形成されたゲート電極から分離するのに役立つ。層１０１および１０３は、層２２および２４それぞれに関して先に記載した実施形態によって形成されうる。例示の実施形態では、層１０３の伝導型は、層８６のものとは反対である。例えば、層１０３は、ｎ型伝導であり、層８６は、ｐ型伝導である。
【００２５】
図１１は、層１０３からゲートを形成するために、層１０３および１０１の一部を除去した後の、図１０のワークピースの例示を含む。結果としてのマルチゲート電極構造は、層１０１の少なくとも一部によって、１０３の電極部分から間隔が隔てられた層８６の電極部分を含む。層８４の一部と層８６の一部は、形成されるマルチゲートデバイスのチャネル領域と、層１０３によって形成される電極の一部との間に横たわる。パターニングされた層１１１は、層１０１および１０３の露出された部分の除去を容易にするために、在来のまたは適当なプロセスによって層１８のチャネル領域の上に形成される。ドーパントは、在来のまたは適当なプロセスによってワークピース１０のＳ／Ｄ領域に導入されうる。ドーパント濃度は、約５×１０１８乃至約１×１０２２ｃｍ−３のレンジである。
【００２６】
図１２は、側壁スペーサ構造部分１２３を含むマルチゲート電極構造を製造した後の、図１１のワークスペース１０の例示を含む。層８６、１０１および１０３の一部を残すことにより、仮想線１２１に沿った側壁スペーサ部分１２３の間の領域を実質的に満たす。仮想線１２１は、基板１２の主面に対して実質的に平行に図示される。層１１１の残った部分は、在来のまたは適当なプロセスによって除去される。側壁スペーサ構造部分１２３は、側壁スペーサ構造部分６２に関して先に記載された実施形態によって形成される。ドーパントは、ワークスペース１０に対して導入され得る。層８６の一部は、層１０３と、仮想線１２５に沿ったチャネル領域との間に横たわる。仮想線１２５は、基板１２の主面に対して実質的に垂直に図示される。仮想線１２５に沿って、チャネル領域および層１０３は、同じ伝導型のドーパントを有する。
【００２７】
図１３は、実質的に完成した電子デバイスの断面図の例示を含む。在来のまたは適当なプロセスを使用して、１またはそれ以上のＳ／Ｄ領域１３２が形成されうる。１またはそれ以上の絶縁層１３４、１またはそれ以上の伝導層１３６、および、１またはそれ以上の封止層１３８が、在来のまたは適当な技術を使用して形成される。
【００２８】
この明細書内で用いられるような、いくつかの用語を定義しまたは明確にする。
【００２９】
ここで用いられる用語「有する」、「備える」、「含む」または他のいかなる変形も、非排他的な範囲をカバーすることを意味する。例えば、プロセス、方法、物質、または装置が、エレメントのリストを含んでいたとしても、それらのエレメントだけに限定されるものではなく、リストアップされていない他のエレメントも含むことに注意すべきである。
【００３０】
上述の記載は、一般的な記載または要求される例示に過ぎず、全てではない。この明細書を読んだ後に、当業者は、記載されていない事項についても補って解釈することができるであろう。
【００３１】
１またはそれ以上の利点、１またはそれ以上の利益、１またはそれ以上の問題点に対する１またはそれ以上の解決策、又は、それらのいかなる組み合わせも、１又はそれ以上の特定の実施形態に関する上述の記載に示され得る。
【００３２】
上述の主題は、単なる例示であり、限定的なものではなく、添付の特許請求の範囲によって、全ての変形、修正、および、本発明の範囲内の他の全ての実施形態をカバーする。
【図面の簡単な説明】
【００３３】
【図１】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図１は、ワークピース１０の一部の断面を例示し、ここで、電子デバイスが形成される。
【図２】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図２は、層２２および層２４を形成した後の図１のワークピース１０の例示を含む。
【図３】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図３は、マルチゲート電極構造の一部を形成するために層２２および層２４の一部を除去した後の、図２のワークピース１０の例示を含む。
【図４】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図４は、層４２を形成した後の、図３のワークピース１０の例示を含む。
【図５】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図５は、層５２を形成した後の、図４のワークピース１０の例示を含む。
【図６】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図６は、側壁スペーサ構造部分６２を含むマルチゲート電極構造を形成した後の、図５のワークピース１０の例示を含む。
【図７】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図７は、実質的に完成した電子デバイスの断面図を示す。
【図８】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図８は、層８４、層８６、および、パターニングされた層８８を形成した後の、図１のワークピース１０の例示を含む。
【図９】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図９は、マルチゲート電極構造の一部を形成するのを容易にするために、層８４および８６の一部を除去した後の、図８のワークピース１０の例示を含む。
【図１０】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図１０は、層１０１および１０３を形成した後の、図９のワークピース１０の例示を含む。
【図１１】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図１１は、層１０３からゲートを形成するために、層１０３および１０１の一部を除去した後の、図１０のワークピースの例示を含む。
【図１２】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図１２は、側壁スペーサ構造部分１２３を含むマルチゲート電極構造を製造した後の、図１１のワークスペース１０の例示を含む。
【図１３】本発明の特定の実施形態による電子デバイスに関するプロセスフローを例示する。図１３は、実質的に完成した電子デバイスの断面図の例示を含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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