(57)【要約】  メモリ（100）は、第１及び第２のセンス増幅器（116、118）、第１の論理ゲート（120）、第１のスリーステートドライバ（130）、及びラッチ（180）を含んでいる。第１のセンス増幅器（116）は、第１のローカルデータラインに結合されており、選択されたメモリセルの状態を指し示す信号を第１のローカルデータラインに供給する出力端子を有する。第２のセンス増幅器（118）は、第２のローカルデータラインに結合されており、選択されたメモリセルの状態を指し示す信号を第２のローカルデータラインに供給する出力端子を有する。第１のスリーステートドライバ（130）は、第１の論理ゲート（120）の出力端子に結合されたデータ入力端子、第１の選択信号を受信する制御入力端子、及びグローバルデータラインに結合された出力端子を有する。ラッチ（180）は、グローバルデータライン（170）に結合された入力／出力端子を有する。
2009506478.tif 000002
【特許請求の範囲】
【請求項１】
第１のローカルデータラインに結合された第１のセンス増幅器であり、選択されたメモリセルの状態を指し示す信号を該第１のローカルデータラインに供給する出力端子を有する第１のセンス増幅器；
第２のローカルデータラインに結合された第２のセンス増幅器であり、選択されたメモリセルの状態を指し示す信号を該第２のローカルデータラインに供給する出力端子を有する第２のセンス増幅器；
前記第１のセンス増幅器の前記出力端子に結合された第１の入力端子と、前記第２のセンス増幅器の前記出力端子に結合された第２の入力端子と、出力端子とを有する第１の論理ゲート；
前記第１の論理ゲートの前記出力端子に結合されたデータ入力端子と、第１の選択信号を受信するための制御入力端子と、グローバルデータラインに結合された出力端子とを有する第１の三状態ドライバ；及び
前記グローバルデータラインに結合された入力／出力端子を有するラッチ；
を有するメモリ。
【請求項２】
前記第１及び第２のローカルデータラインをそれぞれプリチャージする第１及び第２のセンス増幅器プリチャージ回路、を更に有する請求項１に記載のメモリ。
【請求項３】
前記第１及び第２のセンス増幅器プリチャージ回路は、それぞれ、前記第１及び第２のローカルデータラインを論理的なハイレベルにプリチャージし、且つ前記第１の論理ゲートはＮＡＮＤゲートから成る、請求項２に記載のメモリ。
【請求項４】
前記ラッチは更に、ラッチ信号を受信するための第１の制御入力端子を有する、請求項１に記載のメモリ。
【請求項５】
前記第１のセンス増幅器は更に、第１のイネーブル信号を受信するためのイネーブル入力端子を有し、前記第２のセンス増幅器は更に、第２のイネーブル信号を受信するためのイネーブル入力端子を有し、
当該メモリは更に制御回路を有し、該制御回路は、メモリアクセスサイクルの第１の部分において、前記第１及び第２のイネーブル信号の一方をアクティブにし、且つ前記メモリアクセスサイクルの前記第１の部分に続く前記メモリアクセスサイクルの第２の部分において、前記ラッチ信号をアクティブにする、請求項４に記載のメモリ。
【請求項６】
前記ラッチは更に、プリチャージ信号を受信するためのプリチャージ入力端子を有し、前記制御回路は、前記メモリアクセスサイクルの前記第１の部分に先立つ前記メモリアクセスサイクルの第３の部分において、前記プリチャージ信号をアクティブにする、請求項５に記載のメモリ。
【請求項７】
第３のローカルデータラインに結合された第３のセンス増幅器であり、選択されたメモリセルの状態を指し示す信号を該第３のローカルデータラインに供給する出力端子を有する第３のセンス増幅器；
第４のローカルデータラインに結合された第４のセンス増幅器であり、選択されたメモリセルの状態を指し示す信号を該第４のローカルデータラインに供給する出力端子を有する第４のセンス増幅器；
前記第３のセンス増幅器の前記出力端子に結合された第１の入力端子と、前記第４のセンス増幅器の前記出力端子に結合された第２の入力端子と、出力端子とを有する第１の論理ゲート；及び
前記第２の論理ゲートの前記出力端子に結合されたデータ入力端子と、第２の選択信号を受信するための制御入力端子と、グローバルデータラインに結合された出力端子とを有する第２の三状態ドライバ；
を更に有する請求項１に記載のメモリ。
【請求項８】
第１のセクターグループを有するメモリであり：
該第１のセクターグループは：
複数のセクターであり、各セクターが、
それぞれのローカルデータラインに結合された複数のセンス増幅器であり、各センス増幅器が、選択されたメモリセルの状態を指し示す信号を対応するローカルデータラインに供給する出力端子を有する、複数のセンス増幅器と、
前記複数のセンス増幅器の対応する出力端子に結合された複数の入力端子、及び出力端子を有する論理ゲートと、
を有する、複数のセクター；
複数の三状態ドライバであり、各々が、前記複数のセクターのうちの対応する１つの前記論理ゲートの前記出力端子に結合されたデータ入力端子と、複数の選択信号のうちの対応する１つを受信するための制御入力端子と、グローバルデータラインに結合された出力端子とを有する、複数の三状態ドライバ；及び
前記グローバルデータラインに結合された入力／出力端子を有するラッチ；
を有する、
メモリ。
【請求項９】
前記第１のセクターグループは更に、前記複数のローカルデータラインのうちのそれぞれの１つをプリチャージする複数のセンス増幅器プリチャージ回路を有する、請求項８に記載のメモリ。
【請求項１０】
各センス増幅器プリチャージ回路は、前記複数のローカルデータラインのうちのそれぞれの１つを論理的なハイレベルにプリチャージし、且つ前記複数のセクターの各々の前記論理ゲートはＮＡＮＤゲートから成る、請求項８に記載のメモリ。
【請求項１１】
前記ラッチは更に、ラッチ信号を受信するための制御入力端子を有する、請求項８に記載のメモリ。
【請求項１２】
少なくとも１つの更なるセクターグループであり、各々が、前記第１のセクターグループと実質的に同一の編成と、対応するグローバルデータラインとを有する、少なくとも１つの更なるセクターグループ；及び
前記第１のセクターグループ及び前記少なくとも１つの更なるセクターグループの対応するグローバルデータラインに結合された複数の入力端子と、グループ選択信号を受信するための制御入力端子と、データ出力信号を供給する出力端子と、を有するマルチプレクサ；
を更に有する請求項８に記載のメモリ。
【請求項１３】
メモリ内のデータを検知する方法であって：
複数の第１のローカルデータラインの各々に、複数の第１のブロックのうちの対応する１つに含まれる選択されたメモリセルの状態を指し示す電圧を出力する出力段階；
複数の第１のセンス増幅器のうちの１つを有効にする有効化段階であり、該複数の第１のセンス増幅器の各々は、前記複数の第１のローカルデータラインのそれぞれの１つに結合されている、有効化段階；
第１の論理ゲートを用いて、前記複数の第１のセンス増幅器のうちの有効にされた１つが所定の論理レベルを駆動しているかを検出する検出段階；
前記第１の論理ゲートの出力に相当する電圧をグローバルデータライン上に送り出す送出段階；及び
前記グローバルデータライン上で電圧をラッチするラッチ段階；
を有する方法。
【請求項１４】
前記検出段階は：
ＮＡＮＤゲートを用いて、前記複数の第１のセンス増幅器のうちの前記有効にされた１つが論理的なローレベルを駆動しているかを検出する段階、
から成る、請求項１３に記載の方法。
【請求項１５】
前記送出段階は：
第１のセクター選択信号に応答して選択的に、前記第１の論理ゲートの出力に相当する前記電圧を前記グローバルデータライン上に送り出す段階、
から成る、請求項１３に記載の方法。
【請求項１６】
複数の第２のローカルデータラインの各々に、複数の第２のブロックのうちの対応する１つに含まれる選択されたメモリセルの状態を指し示す電圧を出力する出力段階；
複数の第２のセンス増幅器のうちの１つを有効にする有効化段階であり、該複数の第２のセンス増幅器の各々は、前記複数の第２のローカルデータラインのそれぞれの１つに結合されている、有効化段階；
第２の論理ゲートを用いて、前記複数の第２のセンス増幅器のうちの有効にされた１つが所定の論理レベルを駆動しているかを検出する検出段階；及び
第２のセクター選択信号に応答して選択的に、前記第２の論理ゲートの出力に相当する電圧を前記グローバルデータライン上に送り出す送出段階；
を更に有する請求項１５に記載の方法。
【請求項１７】
前記有効化段階に先立って、前記複数の第１のローカルデータラインの各々を、所定の論理レベルにプリチャージするプリチャージ段階；
を更に有する請求項１３に記載の方法。
【請求項１８】
前記複数の第１のビットラインの各々を論理的なハイレベルにプリチャージするプリチャージ段階；
を更に有し、前記検出段階は：
前記複数のセンス増幅器のうちの前記有効にされた１つが論理的なローレベルを駆動しているかを検出する段階；
から成る、請求項１７に記載の方法。
【請求項１９】
メモリアクセスサイクルの第１の部分において、前記プリチャージ段階を実行する段階；
前記メモリアクセスサイクルの前記第１の部分に続く第２の部分において、前記有効化段階を実行する段階；及び
前記メモリアクセスサイクルの前記第２の部分に続く第３の部分において、前記ラッチ段階を実行する段階；
を更に有する請求項１７に記載の方法。
【請求項２０】
前記送出段階は：
前記複数の第１のブロックを含むセクターがアクティブであるときにアクティブである三状態ドライバを用いて、前記第１の論理ゲートの前記出力に相当する前記電圧を前記グローバルデータライン上に送り出す段階
から成る、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してメモリに関し、より具体的にはメモリのセンス増幅器に関する。
【背景技術】
【０００２】
集積回路メモリは、各々のアレイが行と列とのマトリクスを含む１つ以上のアレイに編成されており、行と列との交差部の各々にメモリセルが配置されている。読み出しサイクル中にアクセスされると、メモリはアドレスを復号化し、１つの行ラインを有効にする。有効にされた行ライン上のメモリセル群はそれらの内容物をビットライン、より一般的には、差動ビットライン対に供給する。１つ以上の差動データライン対に結合すべきビットライン対の部分集合を選択するために、列の復号化が使用される。各データライン対に結合されたセンス増幅器が、差分信号の論理状態の検出及び増幅を行う。そして、増幅された信号がメモリの出力端子に供給され、あるいは更なる復号化が行われる。
【０００３】
復号化が行われる速度はセンス時間とともに全体的なメモリ速度を決定する。メモリ速度の向上の助けとなるよう、センス時間は短縮される。近年、高速メモリの速度を高めるために、差動検知（ディファレンシャル・センシング）技術が標準的に使用されている。
【０００４】
同時に、センス増幅器は選択されたメモリセルの状態を正確に検知しなければならない。差動データライン用のセンス増幅器は、しかしながら、センスライン擾乱として知られる問題の影響を受けやすい。ライン擾乱は、差動センス増幅器が電源電圧にプリチャージされるときに発生し、センス増幅器が論理状態を解明することを一層長い時間にわたって不可能にさせる。最悪の場合の条件では、論理状態は間違って認識され得る。製造プロセスウィンドウ内の殆どの点で、センス増幅器は回復し得る。しかしながら、センス増幅器は最終的に、メモリセルの正しい論理状態を解明できなくなる。その結果、集積回路は、例えそれが通常の製造バラつき内で処理されたものであったとしても、廃棄されなければならなくなる。
【０００５】
さらに、メモリ密度は年々、概して“ムーアの法則”に従って高められている。いつの日か、メモリ密度の絶対的な物理限界が存在するとはいっても、未だそれに遭遇してはいない。故に、センス増幅の仕組みが設計変更なしで一層の高密度に適応されることが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高速センス時間とセンスライン擾乱に対する耐性とを備え、一層の高密度に容易にスケーリングされ得るメモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題に鑑み、一態様において、メモリは、第１及び第２のセンス増幅器、第１の論理ゲート、第１の三状態（スリーステート）ドライバ、及びラッチを含んでいる。第１のセンス増幅器は、第１のローカルデータラインに結合されており、選択されたメモリセルの状態を指し示す信号を第１のローカルデータライン上に供給するための出力端子を有している。第２のセンス増幅器は、第２のローカルデータラインに結合されており、選択されたメモリセルの状態を指し示す信号を第２のローカルデータライン上に供給するための出力端子を有している。第１の論理ゲートは、第１のセンス増幅器の出力端子に結合された第１の入力端子、第２のセンス増幅器の出力端子に結合された第２の入力端子、及び出力端子を有している。第１の三状態ドライバは、第１の論理ゲートの出力端子に結合されたデータ入力端子、第１の選択信号を受信するための制御入力端子、及びグローバルデータラインに結合された出力端子を有している。ラッチは、グローバルデータラインに結合された入力／出力端子を有している。
【０００８】
このメモリは更に、第１及び第２のローカルデータラインをそれぞれプリチャージする第１及び第２のセンス増幅器プリチャージ回路を含んでいてもよい。特定の一実施形態において、第１及び第２のセンス増幅器プリチャージ回路は、それぞれ、第１及び第２のローカルデータラインを論理的なハイレベルにプリチャージし、且つ第１の論理ゲートはＮＡＮＤゲートから成る。ラッチは更に、ラッチ信号を受信するための制御入力端子を有していてもよい。
【０００９】
特定の一実施形態において、第１のセンス増幅器は更に、第１のイネーブル信号を受信するためのイネーブル入力端子を有し、第２のセンス増幅器は更に、第２のイネーブル信号を受信するためのイネーブル入力端子を有する。この実施形態において、メモリは更に制御回路を有し、該制御回路は、メモリアクセスサイクルの第１の部分において、第１及び第２のイネーブル信号の一方をアクティブにし、且つメモリアクセスサイクルの第１の部分に続くメモリアクセスサイクルの第２の部分において、ラッチ信号をアクティブにする。この特定の実施形態において、ラッチは更に、プリチャージ信号を受信するためのプリチャージ入力端子を有し、制御回路は、メモリアクセスサイクルの第１の部分に先立つメモリアクセスサイクルの第３の部分において、プリチャージ信号をアクティブにする。
【００１０】
また、メモリは更に、第３及び第４のセンス増幅器、第２の論理ゲート、及び第２の三状態ドライバを有していてもよい。第３のセンス増幅器は、第３のローカルデータラインに結合されており、選択されたメモリセルの状態を指し示す信号を第３のローカルデータラインに供給する出力端子を有している。第４のセンス増幅器は、第４のローカルデータラインに結合されており、選択されたメモリセルの状態を指し示す信号を第４のローカルデータラインに供給する出力端子を有している。第２の論理ゲートは、第３のセンス増幅器の出力端子に結合された第１の入力端子、第４のセンス増幅器の出力端子に結合された第２の入力端子、及び出力端子を有している。第２の三状態ドライバは、第２の論理ゲートの出力端子に結合されたデータ入力端子、第２の選択信号を受信するための制御入力端子、及びグローバルデータラインに結合された出力端子を有している。
【００１１】
他の一態様において、メモリは第１のセクターグループを含んでいる。第１のセクターグループは、複数のセクター、複数の三状態ドライバ、及びラッチを含んでいる。複数のセクターの各々は、それぞれのローカルデータラインに結合された複数のセンス増幅器であり、各センス増幅器が、選択されたメモリセルの状態を指し示す信号を対応するローカルデータラインに供給する出力端子を有する、複数のセンス増幅器と、複数のセンス増幅器の対応する出力端子に結合された複数の入力端子、及び出力端子を有する論理ゲートとを含んでいる。複数の三状態ドライバの各々は、複数のセクターのうちの対応する１つの論理ゲートの出力端子に結合されたデータ入力端子と、複数の選択信号のうちの対応する１つを受信するための制御入力端子と、グローバルデータラインに結合された出力端子とを有している。ラッチは、グローバルデータラインに結合された入力／出力端子を有している。
【００１２】
このメモリにおいて、第１のセクターグループは更に、複数のローカルデータラインのうちのそれぞれの１つをプリチャージする複数のセンス増幅器プリチャージ回路を有していてもよい。各センス増幅器プリチャージ回路はまた、複数のローカルデータラインのうちのそれぞれの１つを論理的なハイレベルにプリチャージしてもよく、複数のセクターの各々の論理ゲートはＮＡＮＤゲートから成っていてもよい。また、ラッチは更に、ラッチ信号を受信するための制御入力端子を有していてもよい。このメモリはまた、少なくとも１つの更なるセクターグループであり、各々が、第１のセクターグループと実質的に同一の編成と、対応するグローバルデータラインとを有する、少なくとも１つの更なるセクターグループ、及び、第１のセクターグループ及び上記の少なくとも１つの更なるセクターグループの対応するグローバルデータラインに結合された複数の入力端子と、グループ選択信号を受信するための制御入力端子と、データ出力信号を供給する出力端子とを有するマルチプレクサを更に有していてもよい。
【００１３】
他の一態様において、メモリ内のデータを検知する方法が提供される。この方法は、複数の第１のローカルデータラインの各々に、複数の第１のブロックのうちの対応する１つに含まれる選択されたメモリセルの状態を指し示す電圧を出力する出力段階；複数の第１のセンス増幅器のうちの１つを有効にする有効化段階であり、該複数の第１のセンス増幅器の各々は、複数の第１のローカルデータラインのそれぞれの１つに結合されている、有効化段階；第１の論理ゲートを用いて、複数の第１のセンス増幅器のうちの有効にされた１つが所定の論理レベルを駆動しているかを検出する検出段階；第１の論理ゲートの出力に相当する電圧をグローバルデータライン上に送り出す送出段階；及びグローバルデータライン上で電圧をラッチするラッチ段階を含んでいる。
【００１４】
この実施形態によれば、検出段階は、ＮＡＮＤゲートを用いて、複数の第１のセンス増幅器のうちの有効にされた１つが論理的なローレベルを駆動しているかを検出する段階から成っていてもよい。送出段階は、第１のセクター選択信号に応答して選択的に、第１の論理ゲートの出力に相当する電圧を前記グローバルデータライン上に送り出す段階から成っていてもよい。その場合、この方法は更に、複数の第２のローカルデータラインの各々に、複数の第２のブロックのうちの対応する１つに含まれる選択されたメモリセルの状態を指し示す電圧を出力する出力段階；複数の第２のセンス増幅器のうちの１つを有効にする有効化段階であり、該複数の第２のセンス増幅器の各々は、複数の第２のローカルデータラインのそれぞれの１つに結合されている、有効化段階；第２の論理ゲートを用いて、複数の第２のセンス増幅器のうちの有効にされた１つが所定の論理レベルを駆動しているかを検出する検出段階；及び第２のセクター選択信号に応答して選択的に、第２の論理ゲートの出力に相当する電圧をグローバルデータライン上に送り出す送出段階を含んでいてもよい。
【００１５】
特定の一実施形態においては、この方法はまた、有効化段階に先立って複数の第１のローカルデータラインの各々を所定の論理レベルにプリチャージするプリチャージ段階を含んでいてもよい。この実施形態において、この方法は更に、複数の第１のビットラインの各々を論理的なハイレベルにプリチャージするプリチャージ段階を含んでいてもよく、検出段階は、複数のセンス増幅器のうちの有効にされた１つが論理的なローレベルを駆動しているかを検出する段階から成っていてもよい。また、この方法は更に、メモリアクセスサイクルの第１の部分においてプリチャージ段階を実行する段階；メモリアクセスサイクルの第１の部分に続く第２の部分において有効化段階を実行する段階；及びメモリアクセスサイクルの第２の部分に続く第３の部分においてラッチ段階を実行する段階を有していてもよい。
【００１６】
更に他の一実施形態において、送出段階は、複数の第１のブロックを含むセクターがアクティブであるときにアクティブである三状態ドライバを用いて、第１の論理ゲートの出力に相当する電圧をグローバルデータライン上に送り出す段階から成っていてもよい。
【００１７】
これら及びその他の特徴や利点は、以下の詳細な説明と添付の図面とによって明らかにされる。
【発明を実施するための最良の形態】
【００１８】
添付の図面を参照することにより、この開示はより一層理解され、その数多くの特徴及び効果が当業者に明らかになる。図面において、似通った参照符号は同様あるいは同一の品目を指し示している。
【００１９】
この発明の詳細な説明及び添付の特許請求の範囲では、この中で特に明示的に定義されていない限り、当業者にとって特定の意味を有する用語又は言いまわしは、その意味を与えられ、また、その意味は公衆に利用可能な技術辞典又は教科書を参照して後に確立されてもよい。そのような明確な定義又は特定の技術的意味が存在しない用語又は言いまわしは、一般に認められた辞書にて説明されている意味を有する。そのような辞書に列挙された単語又は言いまわしが複数の定義を有するとき、その単語又は言いまわしは、この発明の詳細な説明内の１つ以上の実施形態及び元の請求項と矛盾しない全ての定義に及ぶものとする。
【００２０】
図１を参照するに、この図は本発明に従ったメモリ100を、部分ブロック図及び部分論理図の形態で示している。メモリ100は概して、セクター110、三状態（スリーステート）ドライバ130、セクター140、三状態ドライバ160、グローバルデータライン（ＧＤＬ）170、ラッチ180及び制御回路190を含んでいる。
【００２１】
セクター110は概して、メモリブロック“ブロック０”112、メモリブロック“ブロック１”114、センス増幅器“SA0”116、センス増幅器“SA1”118、及びＮＡＮＤゲート120を含んでいる。メモリブロック112及び114は各々、互いに交差するワードラインによって定められる複数の行とビットラインによって定められる複数の列とを有する１つ以上のメモリセルアレイを含んでいる。各メモリブロックは、行及び列の復号化によって選択されたメモリセルの状態を表す電圧をローカルデータラインに出力する。この行及び列の復号化は従来通りであり、更なる説明は省略する。センス増幅器116は、メモリブロック112に付随するローカルデータラインに接続された入力端子、イネーブル信号“SA0_EN”を受信するためのイネーブル入力端子、及び出力端子を有している。センス増幅器118は、メモリブロック114に付随するローカルデータラインに接続された入力端子、イネーブル信号“SA1_EN”を受信するためのイネーブル入力端子、及び出力端子を有している。ＮＡＮＤゲート120は、センス増幅器116の出力端子に接続された第１の入力端子、センス増幅器118の出力端子に接続された第２の入力端子、及び出力端子を有している。
【００２２】
セクター140はセクター110と同様に編成されており、概して、メモリブロック“ブロック０”142、メモリブロック“ブロック１”144、センス増幅器“SA0”146、センス増幅器“SA1”148、及びＮＡＮＤゲート150を含んでいる。メモリブロック142及び144は各々、互いに交差するワードラインによって定められる複数の行とビットラインによって定められる複数の列とを有する１つ以上のメモリセルアレイを含んでいる。各メモリブロックは、行及び列の復号化によって選択されたメモリセルの状態を表す電圧をローカルデータラインに出力する。センス増幅器146は、メモリブロック142に付随するローカルデータラインに接続された入力端子、イネーブル信号“SA0_EN”を受信するためのイネーブル入力端子、及び出力端子を有している。センス増幅器148は、メモリブロック144に付随するローカルデータラインに接続された入力端子、イネーブル信号“SA1_EN”を受信するためのイネーブル入力端子、及び出力端子を有している。ＮＡＮＤゲート150は、センス増幅器146の出力端子に接続された第１の入力端子、センス増幅器148の出力端子に接続された第２の入力端子、及び出力端子を有している。
【００２３】
三状態ドライバ130は、ＮＡＮＤゲート120の出力端子に接続されたデータ入力端子、信号“SEC_SEL0”（セクター選択）を受信するための制御入力端子、及びグローバルデータライン170に接続された出力端子を有している。三状態ドライバ160は、ＮＡＮＤゲート150の出力端子に接続されたデータ入力端子、信号“SEC_SEL1”を受信するための制御入力端子、及びグローバルデータライン170に接続された出力端子を有している。ラッチ180は、グローバルデータライン170に接続された入力／出力端子を有するとともに、信号“／LATCH”（／ラッチ）を受信するための第１の制御入力端子、及び信号“／GDL_PRECHARGE”（／ＧＤＬプリチャージ）を受信するための第２の制御入力端子を有している。なお、ここで図示・説明されるように、信号は１つ以上の物理的信号線によって表され得る。例えば、ADDRESS（アドレス）は少なくとも、セクター110若しくはセクター140及び“ブロック０”若しくは“ブロック１”の何れかを選択するために使用されるアドレス信号を含む。
【００２４】
基本動作において、メモリ100は、差動ビットライン対に接続されるメモリセルを選択するために、従来からの行及び列の復号化を行う。セクター110のブロック112及び114、並びにセクター140のブロック142及び144の各々内のワードラインは、行アドレスを復号化することに応答してアクティブにされる。アクティブにされたワードライン上の各メモリセルは、それが接続された差動ビットライン対に、メモリセルの状態に対応する電圧を供給する。そして、セクター110のブロック112及び114、並びにセクター140のブロック142及び144の各々内の１つのビットライン対が、列アドレスの復号化に応答してローカルデータライン対に結合される。メモリ100の動作のこの部分は従来通りであり、更なる説明は省略する。
【００２５】
次に検知の仕組みを説明する。各ローカルデータライン対は対応するセンス増幅器に接続されている。図１は単純化のためにセンス増幅器を、ローカルデータラインに接続された入力端子と、対応するＮＡＮＤゲートに接続された別個の出力端子とを有するように示しているが、センス増幅器は実際にはローカルデータライン自体に接続された入力／出力端子を有している。この特徴については図２に関連して一層と十分に説明する。なお、これに代わる一実施形態においては、センス増幅器は実際に、ローカルデータラインから分離された出力端子を有することもできる。
【００２６】
ローカルデータライン対上のセンス増幅器の入力は、先ず、論理的な高（ハイ）電圧にプリチャージされる。そして、信号SA0_EN及びSA1_ENに応答して、セクター110内のセンス増幅器116及び118のうちの対応する１つと、セクター140内のセンス増幅器146及び148のうちの対応する１つとを選択するために、アドレス復号化の更なるレベルが利用される。有効にされたセンス増幅器は、その後、検知された差分電圧に対応するシングルエンドの出力信号を供給する。ローカルデータライン対の第１のローカルデータラインと第２のローカルデータラインとの間に正電圧が生成されている場合、対応するセンス増幅器は小さい差分電圧を大きい電圧へと増幅し、その出力（完全なローカルデータライン）に論理的な低（ロー）信号を供給する。有効にされていないセンス増幅器はプリチャージされた電圧に影響を及ぼさず、小さい差分電圧は、出力ローカルデータラインを論理的なローに低下させるのに十分なほど大きくない。故に、セクター110内のＮＡＮＤゲート120の一方の入力、及びセクター140内のＮＡＮＤゲート150の一方の入力は論理的なハイとして認識されず、他方の入力は選択されたメモリセルに対応する論理状態として認識されることになる。
【００２７】
ＮＡＮＤゲート120及び150は、それぞれ、三状態ドライバ130及び160に接続されている。三状態ドライバ130及び160は、それぞれ、アドレス復号化の別のレベルに応答してアクティブにされる信号SEC_SEL0及びSEC_SEL1によって有効にされる。故に、一方の三状態ドライバは、選択されたブロック内のメモリセルの論理レベルに対応する電圧をグローバルデータライン170上に送り出し、他方の三状態ドライバはグローバルデータライン170から分離されることになる。
【００２８】
なお、他の一実施形態においては、ローカルデータラインはハイではなくローにプリチャージされてもよい。この実施形態においては、ＮＡＮＤゲート120及び150はＯＲゲートで置き換えられる。
【００２９】
ラッチ180は、最終的な出力に備えて、センシング及びラッチングの更なるレベルを提供する。ローカルデータラインのように、グローバルデータライン170はプリチャージされ、図２に関連して一層十分に後述されるように、ラッチ180はこの目的のためのプリチャージ回路を含んでいる。
【００３０】
制御回路190はCLOCK（クロック）、ADDRESS及びCONTROL（制御）信号を受け取り、SA0_EN、SA1_EN、SEC_SEL0、SEC_SEL1、／LATCH、及び／GDL_PRECHARGEを含む上述（及び図１に図示されていないその他）の様々な選択信号を供給する。メモリ100は同期型メモリであり、制御回路190はCLOCK信号に応答して様々な制御信号を供給する。種々のプリチャージ及びセンシングイベントのタイミングについては、図４及び５に関連して一層十分に後述する。
【００３１】
メモリ100は極めて高速なセンシングを有しながら、同時に、センスライン擾乱に対する防御を有する。論理ゲート及び三状態ドライバはローの評価方向において、すなわち、論理的なローレベルを読み出すことにおいて大きく非対称にされる（skewed）ので、センシングは高速である。故に、ＮＡＮＤゲート120のような論理ゲートの切替点（switchpoint）は、通常の論理ゲート（すなわち、ミッドサプライ（電源中央値）式の切替点を有するもの）の切替点より高く設定され、三状態ドライバ130のような三状態ドライバの切替点は、通常の論理ゲートの切替点より低く設定される。ローカルデータライン及びグローバルデータラインは、この非対称にされた評価エッジを利用するようにプリチャージされる。センスライン擾乱からの耐性は、従来の動的なセンシングの仕組みと比較して論理ゲート及びドライバが完全に静的であることによって達成される。故に、如何に深刻なセンスライン擾乱の後であっても、所望の高い論理レベルがグローバルデータライン上で完全に復元される。さらに、このセンシングの仕組みは複数の次元に拡張可能であり、メモリ100を一層高い密度まで容易に拡張可能なものにする。次に、これらの利点について図２−６に関連させて一層十分に説明する。
【００３２】
図２は、図１のメモリ100の一部200を、部分論理図及び部分回路図の形態で例示している。部分200は、より詳細に示されたセンス増幅器116、ＮＡＮＤゲート120、より詳細に示された三状態ドライバ130、センス増幅器プリチャージ回路210、ＮＡＮＤゲート240、インバータ242及び244、並びにＮＡＮＤゲート246を含んでいる。
【００３３】
センス増幅器116は、Ｐチャネル型の金属−酸化物−半導体（ＭＯＳ）トランジスタ222、Ｎチャネル型ＭＯＳトランジスタ224、Ｐチャネル型トランジスタ226、Ｎチャネル型トランジスタ228、及びＮチャネル型トランジスタ230を含んでいる。トランジスタ222は、正の電源電圧端子“ＶＤＤ”に接続されたソース、差動対の第１のローカルデータライン202に接続されたゲート、及びドレインを有している。ＶＤＤは、約１．８Vの公称電圧を有する正の電源電圧の端子であるが、この電圧値は関与するトランジスタ技術に適したその他の好適な値であってもよい。トランジスタ224は、トランジスタ222のドレインに接続されたドレイン、ローカルデータライン202に接続されたゲート、及びソースを有している。トランジスタ226は、ＶＤＤに接続されたソース、差動対の第２のローカルデータライン204とトランジスタ222及び224のドレインとに接続されたゲート、並びにトランジスタ222及び224のゲートに接続されたドレインを有している。トランジスタ228は、トランジスタ226のドレインとトランジスタ222及び224のゲートとに接続されたドレイン、ローカルデータライン204とトランジスタ222及び224のドレインとに接続されたゲート、並びにトランジスタ224のソースに接続されたソースを有している。トランジスタ230は、トランジスタ224及び228のソースに接続されたドレイン、信号SA0_ENを受信するゲート、並びに電源電圧端子“ＶＳＳ”に接続されたソースを有している。ＶＳＳは、約０Vの公称電圧を有するグランド電源電圧の端子である。
【００３４】
センス増幅器プリチャージ回路210は、Ｐチャネル型ＭＯＳトランジスタ212、214及び216を含んでいる。トランジスタ212は、ＶＤＤに接続されたソース、制御信号“／SA0_PCH”を受信するゲート、及びローカルデータライン202に接続されたドレインを有している。トランジスタ214は、ＶＤＤに接続されたソース、制御信号“／SA0_PCH”を受信するゲート、及びローカルデータライン204に接続されたドレインを有している。トランジスタ216は、ローカルデータライン202に接続された第１のソース／ドレイン端子、制御信号“／SA0_PCH”を受信するゲート、及びローカルデータライン204に接続された第２のソース／ドレイン端子を有している。
【００３５】
ＮＡＮＤゲート120は、ローカルデータライン204上のセンス増幅器116の出力端子に接続された第１の入力端子、センス増幅器118（図２には図示せず）の出力に接続された第２の入力端子、及び出力端子を有している。
【００３６】
三状態ドライバ130は、インバータ250、Ｐチャネル型ＭＯＳトランジスタ252及び254、並びにＮチャネル型ＭＯＳトランジスタ256及び258を含んでいる。インバータ250は、信号SEC_SEL0を受信する入力端子、及び出力端子を有している。トランジスタ252は、ＶＤＤに接続されたソース、インバータ250の出力端子に接続されたゲート、及びドレインを有している。トランジスタ254は、トランジスタ252のドレインに接続されたソース、ＮＡＮＤゲート120の出力端子に接続されたゲート、及びグローバルデータライン（ＧＤＬ）170に接続されたドレインを有している。トランジスタ256は、トランジスタ254のドレインに接続されたドレイン、ＮＡＮＤゲート120の出力端子に接続されたゲート、及びソースを有している。トランジスタ258は、トランジスタ256のソースに接続されたドレイン、信号SEC_SEL0を受信するゲート、及びＶＳＳに接続されたソースを有している。
【００３７】
ＮＡＮＤゲート240は、ローカルデータライン202に接続された第１の入力端子、ブロック114内の対応するローカルデータライン202に接続された第２の入力端子、及び接続されていない出力端子を有している。インバータ242は、制御信号SA0_ENを受信する入力端子、及び出力端子を有している。インバータ244は、制御信号SA1_ENを受信する入力端子、及び出力端子を有している。ＮＡＮＤゲート246は、インバータ242の出力端子に接続された第１の入力端子、インバータ244の出力端子に接続された第２の入力端子、及びインバータ250の入力端子とトランジスタ258のゲートとに接続され、それらに信号SEC_SEL0を供給する出力端子を有している。
【００３８】
アクセスのプリチャージ部において、制御回路190は／SA0_PCHを論理的なローにアクティブ化する。トランジスタ212及び214は導通し、ローカルデータライン202及び204をＶＤＤにする。同時にトランジスタ216はローカルデータライン202及び204を、それらを互いに接続することによって等しくする。
【００３９】
／SA0_PCHが非アクティブにされた後、プリチャージ部に続くセンシング部において、ビットラインはローカルデータライン202と204との間に差分電圧を生成し始める。制御回路190はSA0_ENをアクティブにし、トランジスタ230を導通させてセンス増幅器116をアクティブにさせる。センス増幅器116は、基本的に、一対のたすきがけ接続されたＣＭＯＳインバータであるが、メモリ100はシングルエンドのセンシングを行うためにデータライン204を用いるのみである。信号SEC_SEL0がインバータ242、244及びＮＡＮＤゲート246によって信号SA0_EN及びSA1_ENから生成され、図示のように、セクター110及び140から唯一のSA0_ENがアクティブにされる。他の例では、SA0_EN及びSA1_ENはセクター選択情報を除外してもよく、信号SEC_SEL0及びSEC_SEL1は独立した信号とされてもよい。アクティブのとき、SEC_SEL0はプルダウン部のトランジスタ258を導通させ、且つインバータ250を介してプルアップ部のトランジスタ252を同様に導通させることにより、センス増幅器116をアクティブにする。
【００４０】
図３は、図１のメモリ100のラッチ180を、部分論理図及び部分回路図の形態で例示している。ラッチ180は、Ｐチャネル型ＭＯＳトランジスタ302、304及び306、Ｎチャネル型ＭＯＳトランジスタ308、310及び312、並びにインバータ314及び316を含んでいる。トランジスタ302は、ＶＤＤに接続されたソース、制御信号／GDL_PRECHARGEを受信するゲート、及びグローバルデータライン170に接続されたドレインを有している。トランジスタ304は、ＶＤＤに接続されたソース、制御信号／LATCHを受信するゲート、及びドレインを有している。トランジスタ306は、トランジスタ304のドレインに接続されたソース、ゲート、及びドレインを有している。トランジスタ308は、トランジスタ306のドレインに接続されたドレイン、ゲート、及びソースを有している。トランジスタ310は、トランジスタ308のソースに接続されたドレイン、ゲート、及びソースを有している。トランジスタ312は、トランジスタ310のソースに接続されたドレイン、制御信号／GDL_PRECHARGEを受信するゲート、及びＶＳＳに接続されたソースを有している。インバータ314は、トランジスタ306及び308のドレインに接続された入力端子、並びにトランジスタ306及び308のゲートに接続された出力端子を有している。インバータ316は、制御信号／LATCHを受信する入力端子、及びトランジスタ310のゲートに接続された出力端子を有している。アクセスの開始時に行われるグローバルデータライン・プリチャージ部において、制御回路190は信号／GDL_PRECHARGEを論理的なローに非アクティブ化する。この論理的なローはトランジスタ302を導通させ、グローバルデータライン170上の電圧を実質的にＶＤＤまで上昇させる。同時に、この論理的なローはトランジスタ312を非導通にさせ、ラッチ部を無効化する。続いて、／GDL_PRECHARGEがハイになり、プリチャージトランジスタ302を非導通にさせるとともに、トランジスタ312を導通させる。しかしながら、ラッチ部を動作させるためには、更なる制御信号／LATCHが必要とされ、／LATCHがローになると、トランジスタ304が導通し、またインバータ316を介してトランジスタ310も導通する。
【００４１】
次に種々の制御信号のタイミングについて、図４を参照しておおまかに説明する。図４は、図１のメモリ100の動作を理解するのに有用な、制御信号のタイミング図400を例示している。タイミング図400において、横軸は時間を表し、縦軸は電圧をボルト単位で表している。図４は４つの信号、すなわち、ローカルデータライン202上の電圧“Ｖ２０２”、ローカルデータライン204上の電圧“Ｖ２０４”、グローバルデータライン170上の電圧“Ｖ１７０”、及び制御信号SA0_ENを示している。“ｔ０”、“ｔ１”、“ｔ２”及び“ｔ３”と表記された４つの時点も示されている。ｔ０とｔ１との間の期間はグローバルプリチャージ期間410を定め、ｔ１とｔ２との間の時間はセンス期間420を定め、そしてｔ２とｔ３との間の時間はラッチ・ローカルプリチャージ期間430を定めている。
【００４２】
グローバルプリチャージ期間410において、SA0_ENは論理的なローにあって非アクティブ、／GDL_PRECGHARGEは論理的なローにあってアクティブ、そして／LATCHは論理的なハイにあって非アクティブである。Ｖ１７０はハイであるが、グローバルプリチャージ期間410において、アクティブにされたワードライン上且つ選択されたビットライン対上のメモリセルはローカルデータライン間に差分電圧を生成し始める。図４の例では、これはＶ２０２とＶ２０４との間の正の差分である。時点ｔ１付近で、SA0_ENがアクティブにされて論理的なハイになり、センス増幅器116を有効化する。また／GDL_PRECGHARGEは論理的なハイにされて非アクティブになり、／LATCHは論理的なハイで非アクティブのままである。当初はローカルデータライン202及び204上の電圧はプリチャージされて論理的なハイであるので、トランジスタ224及び226は何れも実質的に導通している。この導電が当初、Ｖ２０２及びＶ２０４の双方を低下させるが、選択されたメモリセルもまた、ローカルデータライン204を低くさせるように作用する。故に、トランジスタ226がトランジスタ222より早く導通し始めて、ローカルデータライン202をハイに引っ張る一方で、Ｖ２０４は低下し続ける。最終的に、ＮＡＮＤゲート120、三状態ドライバ130及びラッチ180の更なる動作によって、ローカルデータライン202と204との間の差分電圧はＶ１７０を低下させ、センス期間420の終わりまでにＶ１７０は論理的なロー電圧まで低下される。
【００４３】
続くラッチ・ローカルプリチャージ期間430において、／GDL_PRECGHARGEは論理的なハイで非アクティブなままであり、／LATCHは論理的なローでアクティブになる。センスされた電圧はグローバルデータライン170上でラッチされる一方で、SA0_ENは論理的なローに低下されてセンス増幅器116を無効化する。ほぼ同時に、信号／SA0_PCHが論理的なローのアクティブになり、後続のアクセスサイクルに備えて、ローカルデータラインはプリチャージされ且つ相等しくされる。
【００４４】
図５は、図１のメモリ100のアクセスサイクルのタイミング図500を例示しており、最悪の場合のビットライン擾乱条件を示している。タイミング図500において、横軸は時間を表し、縦軸は電圧をボルト単位で表している。図５は、図４においてのように時点ｔ０、ｔ１、ｔ２及びｔ３によって線引きされたグローバルプリチャージ期間510、センス期間520及びラッチ・ローカルプリチャージ期間530における、上述のＶ２０２、Ｖ２０４及Ｖ１７０を例示している。図５はまた、ＮＡＮＤゲート120の出力における電圧“Ｖ１２０”を示している。図５に例示された最悪の場合の条件は、概して低い閾値のNチャネル型トランジスタ及び（絶対値で）高い閾値のPチャネル型トランジスタの場合に相当するが、この条件において、Ｖ２０２及びＶ２０４は何れも、トランジスタ226及び222が導通し始める前に有意に低下している。Ｖ１２０は、センス期間520の中央部で上昇し始めるが、その後、低下し始める。故に、ＮＡＮＤゲート120及び三状態ドライバ130の静的な性質により、最悪条件においてもメモリ100がセンスライン擾乱から回復することが可能にされ、また、ＮＡＮＤゲート120の高い切替点と三状態ドライバ130の低い切替点とにより、メモリ100が高速なセンシング速度をもたらすことも同時に可能にされる。
【００４５】
図６は、本発明の他の一実施形態に従ったメモリ600を、部分ブロック図及び部分回路図の形態で示しており、開示されたセンス増幅器技術を用いたメモリの拡張性を例示している。メモリ600は、図１−５を参照して説明された高速センシング速度とセンスライン擾乱に対する耐性を有しているが、モジュール手法にて一層の高密度に拡張されている。特に断らない限り、メモリ600の要素は、メモリ100に含まれる対応する要素と同一である。図６は、それぞれ“セクターグループ０”、“セクターグループ１”及び“セクターグループＰ−１”と表記されたＰ個のグループ610のセクター群620、630及び640を概略的に示している。各セクターグループは同一の編成を有しており、図６はグループ620を一層詳細に示している。グループ620は、セクター“セクター０”622、セクター“セクター１”624及びセクター“セクターＮ−１”626等のＮ個のセクター621を含んでいる。各セクターはＭ個のメモリブロックを含んでおり、各メモリグロックはセンス増幅器によってＮＡＮＤゲートの入力に接続されている。各セクターは、対応する三状態ドライバに接続されて対応する信号によって選択される出力を有している。これら三状態ドライバには、セクター622に対応し、信号SEC_SEL0によって選択される三状態ドライバ623、セクター624に対応し、信号SEC_SEL1によって選択される三状態ドライバ625、及びセクター626に対応し、信号SEC_SELN-1によって選択される三状態ドライバ627が含まれる。三状態ドライバ623、625及び627の出力は、ラッチ629が結合されたグローバルデータライン628に接続される。
【００４６】
グループ630及び640はグループ620と同様に編成されている。図１の制御回路190と同様である制御回路が、グループレベルでの更なるレベルの復号化を実行し、更なる制御信号“GROUP_SEL”（グループ選択）を供給する。グループレベルでの選択を行うため、メモリ600はマルチプレクサ650を含んでいる。マルチプレクサ650は、グループ620のグローバルデータライン628に接続された入力端子、グループ630からのグローバルデータラインに接続された入力端子、及びグループ640からのグローバルデータラインに接続された入力端子を含むＰ個の入力端子、信号GROUP_SELを受信する制御入力端子、並びに更なる出力信号“ＤＯＵＴ”を供給する出力端子を有している。
【００４７】
図２−５に関連して説明されたセンス増幅器スキームを用いることにより、メモリ600は更なる次元に拡張されることができる。さらに、各次元は任意の大きさを有する。故に、ＮＡＮＤゲートのＭ個の対応する入力に接続された、各セクターが有するＭブロックが第１次元を規定し、各々が対応する三状態ドライバによって共通のグローバルデータラインに接続されたＮセクターが第２次元を規定し、そして各々がＰ入力マルチプレクサ650の対応する入力に接続されたＰセクターグループが第３次元を規定する。従って、メモリ600はＭ×Ｎ×Ｐ個のメモリセルブロックを含んでいる。
【００４８】
以上の詳細な説明によって１つ以上の典型的な実施形態が提示されたが、数多くの変形例が存在することは認識されるべきである。また、ここでの典型的な実施形態は単なる例であり、本発明の範囲、利用可能性又は構成を何らかの方法で限定するものではないことも認識されるべきである。むしろ、以上の詳細な説明は、これら典型的な実施形態を実施するための便利な道筋を当業者に提供するものである。理解されるべきことには、添付の特許請求の範囲に記載された本発明の範囲及びその法上の均等物を逸脱することなく、構成要素の機能及び構成には様々な変更が為され得る。
【図面の簡単な説明】
【００４９】
【図１】本発明に従ったメモリを、部分ブロック図及び部分論理図の形態で示す図である。
【図２】図１のメモリの一部を、部分論理図及び部分回路図の形態で例示する図である。
【図３】図１のメモリのラッチを、部分論理図及び部分回路図の形態で例示する図である。
【図４】図１のメモリの動作を理解するのに有用な、制御信号のタイミング図を例示する図である。
【図５】図１のメモリのアクセスサイクルを例示するタイミング図であり、最悪の場合のビットライン擾乱条件を示している。
【図６】本発明の他の一実施形態に従ったメモリを、部分ブロック図及び部分回路図の形態で示す図であり、開示されたセンス増幅器技術を用いたメモリの拡張性を例示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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