(57)【要約】フラッシュメモリアレイをプログラミングするための方法は、電流源（４１０）および電位源のうちの少なくとも１つを、フラッシュメモリアレイのうちの少なくとも１つの選択されたビットライン（ＢＬ）に結合するステップと、コンパレータ（４３０）を使用してアレイＶＳＳ線（ＡＶＳＳ）の電位ＶＡＶＳＳを監視するステップと、電位ＶＡＶＳＳが基準電位Ｖｒｅｆとほぼ等しくなるまで、アレイＶＳＳ線（ＡＶＳＳ）を、電気的に浮遊させるステップと、電流源（４３０）および電位源のうちの少なくとも１つを切り離すことによりプログラミングを終了するステップと、を含む。
2009521775.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリアレイをプログラミングするための方法であって、
電流源および電位源のうちの少なくとも１つを、前記フラッシュメモリアレイのうちの少なくとも１つの選択されたビット線に結合するステップであって、前記フラッシュメモリアレイは、それぞれのフラッシュメモリセルが２つのトランジスタを備える複数のフラッシュメモリセルをさらに備える、ステップと、
コンパレータを使用してアレイＶＳＳ線の電位ＶＡＶＳＳを監視するステップであって、前記アレイＶＳＳ線は、前記フラッシュメモリアレイを成す前記複数のフラッシュメモリセルのそれぞれに結合される、ステップと、
前記電位ＶＡＶＳＳが基準電位Ｖｒｅｆとほぼ等しくなるまで、前記アレイＶＳＳ線を電気的に浮遊させるステップと、
前記電流源および電位源のうちの少なくとも１つを切り離すことによりプログラミングを終了するステップと、
を含む、フラッシュメモリアレイをプログラミングするための方法。
【請求項２】
前記基準電位Ｖｒｅｆは約４ボルトである、請求項１に記載の方法。
【請求項３】
前記電流源および電位源のうちの少なくとも１つを結合する方法は、前記選択されたビット線のビット線電位ＶＳＬを、約０．５ミリ秒で約０ボルトから約１２ボルトへ上昇させるステップをさらに含む、請求項１に記載の方法。
【請求項４】
フラッシュメモリセルをプログラミングするための方法であって、
選択トランジスタとダブルゲート型トランジスタとを備えるフラッシュメモリセルであって、前記選択トランジスタは、ビット線に結合されたドレイン端子と、ワード線に結合されたゲート端子と、ダブルゲート型トランジスタのドレイン端子に結合されたソース端子とを含み、前記ダブルゲート型トランジスタは、選択線に結合されたコントロールゲート端子と、アレイＶＳＳ線に結合されたソース端子とをさらに含む、フラッシュメモリセルにおいて、前記選択線に約０ボルトの電位を印加するステップと、
前記選択トランジスタを伝導状態にバイアスするために、ワード線電位ＶＷＬを前記ワード線に印加するステップと、
ビット線に印加されるビット線電位ＶＢＬを、制御された時間間隔で、約０ボルトからプログラミング電位に増加させるステップと、
前記アレイＶＳＳ線を電気的に浮遊させるステップと、
アレイＶＳＳ線電位ＶＡＶＳＳがほぼ基準電圧Ｖｒｅｆに達したときに、前記ビット線電位ＶＢＬの増加を終了するステップと、
前記ビット線電位ＶＢＬを、プログラム時間間隔の間前記プログラミング電位に維持するステップと、
前記ビット線電位ＶＢＬを、制御された時間間隔で約０ボルトに戻すステップと、
前記アレイＶＳＳ線を、約０ボルトの電位に結合するステップと、
を含む、フラッシュメモリセルをプログラミングするための方法。
【請求項５】
前記プログラム時間間隔は約４ミリ秒であり、前記制御された時間間隔は約０．５ミリ秒である、請求項４に記載の方法。
【請求項６】
前記プログラミング電位は約１１から１２ボルトであり、前記基準電圧Ｖｒｅｆは約４ボルトである、請求項４に記載の方法。
【請求項７】
フラッシュメモリアレイであって、
それぞれのフラッシュメモリセルが選択トランジスタとダブルゲート型トランジスタと
を含む複数のフラッシュメモリセルであって、前記選択トランジスタは、複数のアレイビット線のうちの１つに結合されたドレイン端子と、複数のアレイワード線のうちの１つに結合されたゲート端子と、前記ダブルゲート型トランジスタのドレイン端子に結合されたソース端子とを含み、前記ダブルゲート型トランジスタは、複数の選択線のうちの１つに結合されたコントロールゲート端子と、アレイＶＳＳ線に結合されたソース端子とをさらに含む、複数のフラッシュメモリセルと、
前記複数のアレイビット線のうちの少なくとも１つに結合された電流源と、
アレイＶＳＳ線と、基準電圧電位Ｖｒｅｆを有する基準電圧源とに結合された電圧コンパレータであって、前記電圧コンパレータの出力は前記電流源に結合され、前記電圧コンパレータの前記出力は、前記基準電圧電位Ｖｒｅｆにほぼ等しいアレイＶＳＳ線電位ＶＡＶＳＳに応じて、前記電流源の動作を終了するように構成される、電圧コンパレータと、を備えるフラッシュメモリアレイ。
【請求項８】
フラッシュメモリアレイ中のフラッシュメモリセルであって、
ソース、ゲート、およびドレイン端子を含む選択トランジスタと、
コントロールゲートとフローティングゲートとを含むダブルゲート型トランジスタであって、前記ダブルゲート型トランジスタは、ソース端子と、ドレイン端子と、コントロールゲート端子とをさらに有し、前記コントロールゲート端子は前記コントロールゲートに結合され、前記ダブルゲート型トランジスタは、前記コントロールゲートと前記フローティングゲートとの間の第１の容量値ＣＯＮＯと、前記フローティングゲートと、前記ダブルゲート型トランジスタのソース接続およびバルク接続の少なくとも１つとの間の、第２の容量値Ｃｇとをさらに有し、前記ダブルゲート型トランジスタは、ＣＯＮＯとＣｇの和でＣＯＮＯを割ることにより得られる、制御された第１の連結比を示すように構築され、前記ダブルゲート型トランジスタは、ＣＯＮＯとＣｇの和でＣｇを割ることにより得られる、制御された第２の連結比を示すように構築される、ダブルゲート型トランジスタと、
前記フラッシュメモリアレイのビット線と、前記選択トランジスタの前記ドレイン端子とに結合された、ビット線接続と、
前記フラッシュメモリアレイのワード線と、前記選択トランジスタの前記ゲート端子とに結合された、ワード線接続と、
前記フラッシュメモリアレイの選択線と、前記フローティングゲートトランジスタの前記コントロールゲート端子とに結合された、選択線接続と、
前記ダブルゲート型トランジスタの前記ソース端子と、アレイＶＳＳ線とに結合されたアレイＶＳＳ線接続であって、前記アレイＶＳＳ線は、複数のフラッシュメモリセルにさらに結合され、前記アレイＶＳＳ線は、プログラム動作の間電気的に浮遊することができる、アレイＶＳＳ線接続と、
を備えるフラッシュメモリセル。
【請求項９】
前記第１の連結比は、約０．７から０．７５の値を有し、前記第２の連結比は、約０．２５の値を有する、請求項８に記載のフラッシュメモリセル。
【請求項１０】
前記第２の連結比は、約０．２５の値を有する、請求項８に記載のフラッシュメモリセル。
【請求項１１】
フラッシュメモリアレイを消去するための方法であって、
選択トランジスタとダブルゲート型トランジスタとを備えるフラッシュメモリセルであって、前記選択トランジスタは、ビット線に結合されたドレイン端子と、ワード線に結合されたゲート端子と、ダブルゲート型トランジスタのドレイン端子に結合されたソース端子とを含み、前記ダブルゲート型トランジスタは、選択線に結合されたコントロールゲート端子と、アレイＶＳＳ線に結合されたソース端子とをさらに含み、前記アレイＶＳＳ線は、プログラミング動作の一部の間、前記アレイＶＳＳ線の電位ＡＶＳＳが基準電圧Ｖｒ
ｅｆにほぼ一致するまで、電気的に浮遊するように構成される、フラッシュメモリセルにおいて、前記選択線に約０ボルトの電位を印加するステップと、
前記選択トランジスタを伝導状態にバイアスするために、ワード線電位ＶＷＬを前記ワード線に印加するステップと、
約０ボルトのビット線電位ＶＥＬを前記ビット線に印加するステップと、前記アレイＶＳＳ電位ＶＡＶＳＳを約０ボルトに固定するステップと、
前記選択線に印加される選択線電位ＶＳＬを、制御された時間間隔で、約０ボルトから消去電位まで増加させるステップと、
前記選択線電位ＶＳＬを、消去時間間隔の間前記消去電位に維持するステップと、
前記選択線電位ＶＳＬを、制御された時間間隔で約０ボルトに戻すステップと、を含む、フラッシュメモリアレイを消去するための方法。
【請求項１２】
前記消去時間間隔は約４ミリ秒であり、前記制御された時間間隔は約０．５ミリ秒である、請求項１１に記載の方法。
【請求項１３】
前記消去電位は約１３から１４ボルトであり、前記基準電圧Ｖｒｅｆは約４ボルトである、請求項１１に記載の方法。
【請求項１４】
フラッシュメモリアレイを消去するための方法であって、
コンパレータに結合されたアレイＶＳＳ線を有するフラッシュメモリアレイであって、前記コンパレータは、プログラミング動作の間前記アレイの電位ＶＡＶＳＳを監視する、フラッシュメモリアレイにおいて、約０ボルトの電位を、ダブルゲート型トランジスタのソース端子およびドレイン端子に結合するステップであって、前記ダブルゲート型トランジスタは、コントロールゲートとフローティングゲートとをさらに含む、ステップと、
電位ＶＳＬを、前記ダブルゲート型トランジスタの前記コントロールゲートに結合するステップと、
前記電位ＶＳＬを、約０ボルトの初期値から高電位に変化させるステップであって、前記高電位は、前記フローティングゲートの電位ＶＦＧが、前記フローティングゲートの初期状態とは無関係にほぼ一定の値に達するように、前記ダブルゲート型トランジスタの第１の連結比および第２の連結比と関連して選ばれる、ステップと、
前記電位ＶＦＧに対する消去値を生成するために、前記電位ＶＳＬを約０ボルトに戻すステップと、を含む、フラッシュメモリアレイを消去するための方法。
【請求項１５】
前記高電位は約１３から１４ボルトであり、
前記第１の連結比は約０．７から０．７５の値を有し、
前記第２の連結比は約０．２５の値を有し、
前記ほぼ一定の値は約７ボルトであり、
前記消去値は約マイナス３ボルトである、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関する。より具体的には、本発明は、フローティングゲートトランジスタのフローティングゲートに結合される電位を制御するための改善された方法および装置を提供する。
【背景技術】
【０００２】
今日使用されている種々のデバイスにおいて、不揮発性メモリは重要な構成要素を成している。特に有用な不揮発性メモリの種類は、ＥＥＰＲＯＭ（電気的消去可能な読取専用メモリ）である。フラッシュメモリ（フラッシュＥＥＰＲＯＭメモリとも呼ばれる）はＥＥＰＲＯＭメモリの一種で、フラッシュＥＥＰＲＯＭの示差的特徴は、膨大なメモリセルのグループを同時に消去できることである。例えば、アレイに対し、グローバル（フルチップ消去）に、あるいはアレイの特定の部分だけを部分的に（セクタ消去）消去プロセスを適用することができる。同時に消去されるメモリセルのグループは、共通ソース線に接続されたソース電極を有する。
【０００３】
フラッシュメモリのセルは、典型的には、ダブルゲート型ＭＯＳＦＥＴトランジスタを取り入れている。ダブルゲート型ＭＯＳＦＥＴトランジスタは、ゲート誘導体（典型的にはシリコンの酸化物で、トンネル酸化物と呼ばれる）を介してチャンネル領域の上方に配置された、電気的に隔離されたポリシリコンゲート（フローティングゲート）を備える。典型的には第２のポリシリコン層を使用して作成されるコントロールゲートは、絶縁状態でフローティングゲートの上に配置される。ダブルゲート型ＭＯＳＦＥＴは、ドレイン領域でのファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象により、またはチャンネル熱電子注入によりプログラミングされることができ、ファウラー−ノルドハイムトンネル現象により消去される。本発明は、プログラミングおよび消去の両方がファウラー−ノルドハイムトンネル現象により達成される、ＥＥＰＲＯＭメモリに関する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
フローティングゲートが負電荷を蓄えると、ダブルゲート型ＭＯＳＦＥＴは比較的高いスレッショルド電圧を有し、関連付けられたフラッシュメモリセルは消去された状態であると言われる。フラッシュメモリセルが消去された状態のとき、フローティングゲートに蓄えられた負電荷により、ダブルゲート型ＭＯＳＦＥＴは、読み込みの間印加される電圧で伝導しなくなる。
【０００５】
フローティングゲートが中性または正電荷を蓄えると、ダブルゲート型ＭＯＳＦＥＴは比較的低いスレッショルド電圧を有し、関連付けられたフラッシュメモリセルはプログラミングされた状態であると言われる。フラッシュメモリセルがプログラミングされた状態のとき、フローティングゲートに蓄えられた中性または正電荷により、ダブルゲート型ＭＯＳＦＥＴは、読み込みの間印加される電圧で伝導できるようになる。
【０００６】
ダブルゲート型ＭＯＳＦＥＴのサイズと組成には、その作成の間にばらつきが生じる。その結果、いくつかのフラッシュセルは、若干厚い、または薄いトンネル酸化物を有する場合がある。トンネル酸化物の厚さのばらつきは、スレッショルド電圧に変化をもたらす。一般に、消去されたセルのスレッショルド電圧は、正の値Ｖｔｅとなるのが典型的である。プログラミングされたセルのスレッショルド電圧は、典型的には負の値Ｖｔｐである
。ＶｔｅとＶｔｐの間の差は、プログラムマージンＶｐｍと呼ばれる。
【０００７】
【数１】
2009521775.tif 000003
【０００８】
プログラムマージンＶｐｍが大きいと、プログラミングされたセルを消去されたセルから区別しやすくなるため、比較的大きなプログラムマージンＶｐｍが望ましい。すなわち、Ｖｐｍの値が大きいと、セルの内容を読み込むのが容易になる。
【０００９】
フラッシュセルにおける磨耗機構により、プログラムマージンＶｐｍは安定ではなく、むしろＶｐｍはプログラム／消去サイクルごとに減少する。プログラム／消去サイクルを何度も繰り返すうちに、マージンは、セルが不具合を起こす、つまり内容が確実に読み込まれることができないところまで減少する。フラッシュセルの過度のプログラミングおよび過度の消去により、Ｖｐｍの減退がより速く生じるようになる。このように、フラッシュメモリセルの（つまりフラッシュメモリアレイの）動作寿命を最大限にするためには、プログラムおよび消去が十分制御されなければならない。特に、プログラム動作は、Ｖｔｐの適正な値を達成するのに十分フローティングゲート電位を上げなければならないが、同時に、セルの過度のプログラミングを避けるためにフローティング電位を制限できるようにしなければならない。
【００１０】
従来の技術において、セルプログラミング動作の制御方法は、Ｊａｅ−Ｋｗａｎ  Ｐａｒｋに対する米国特許第６，８６５，１１０号にあるように、ビット線の電位を制限することを対象としてきた。Ｆｒａｔｉｎらに対する米国特許第６，５０７，０６７号は、単一トランジスタフラッシュメモリセルを備えたフラッシュＥＥＰＲＯＭについて述べている。フラッシュＥＥＰＲＯＭは、消去動作中共通ソース線に対する電圧を制限できるようにするため、ダイオードベースのクランプに関連して電流制限抵抗を組み込んでいる。ダイオードベースのクランプは、ソース線電位を好都合に調整できる能力に欠け、ソース線電位の制限をダイオードのターンオン特性に依存している。’０６７特許に記載の構成では、プログラミング動作の間、本発明について後述するように、ソース線電位がフローティングゲート電位の直接的な目安となることができない。必要とされているのは、プログラミングの間、フラッシュメモリデバイスのフローティングゲートに結合された電位の改善された制御を提供する手段である。特に、数多くのフラッシュメモリ構成において、２トランジスタ構成が一般に採用されているため、２トランジスタフラッシュセル構成に適したアプローチが望まれている。
【課題を解決するための手段】
【００１１】
発明の概要
これらの必要性は、フラッシュメモリアレイ中のフラッシュメモリセルをプログラミングするための方法および装置を提示する本発明において満たされる。フラッシュメモリセルは、選択トランジスタとフローティングゲートトランジスタとを含む。フラッシュメモリアレイ中のすべてのフラッシュメモリセルに共通するアレイＶＳＳ線に結合される電圧コンパレータは、フローティングゲートトランジスタ内のフローティングゲートの電位に直接的に反応する手段を提供する。消去を受けるフラッシュメモリセルのフローティングゲート電位の変化は、第１の静電連結比を使用して調節される。書き込み（プログラミング）動作を受けるフラッシュメモリセルのフローティングゲート電位の変化は、ビット線を使用してフラッシュメモリセルに結合された電圧／電流源を遮断するための手段と併せて、第２の静電連結比を使用して調節される。フラッシュメモリセル内のファウラー−ノルドハイムダイオードに与えられた電気的ストレスは、消去中に選択線電位の立ち上がり
時間を制限することにより、また、書き込み中にビット線電位の立ち上がり時間を制限することにより、制御することができる。
【発明を実施するための最良の形態】
【００１２】
発明の詳細な説明
以下の説明において、モスフェットトランジスタが典型的には対称的なデバイスとして構成されるため、ソースおよびドレインとして指定された端子を交換しても、デバイスの動作には影響しないことを、当業者は理解するだろう。従来の用語法では、従来の電流はＰＭＯＳトランジスタのソース端子に流入し、ＮＭＯＳトランジスタのソース端子から流出すると想定されている。しかしながら、ある用途においては用語が不明瞭となる。その一例はパスゲートであり、これは、パスゲートを備えるデバイスを通して両方向への制御電流を受ける場合がある。この理由により、ソースおよびドレインという用語が以下で適用されているとしても、それらはデバイスを通過する電流の方向に関して制限を加えることを意図するものではないことを理解すべきである。むしろ、電流の方向は、デバイス端子に印加されるバイアス電位に基づいて理解されなければならない。
【００１３】
図１を参照すると、フラッシュメモリセル１００Ａの回路図は、ダブルゲート型ＮＭＯＳトランジスタ１１０およびＮＭＯＳ選択トランジスタ１５０を含む。ダブルゲート型ＮＭＯＳトランジスタ１１０は、フローティングゲート１１２およびコントロールゲート１１４をさらに含む。ＮＭＯＳ選択トランジスタ１５０は、ポリシリコンゲート１５５をさらに含む。本発明の例示的実施形態において、フローティングゲート１１２は、フラッシュメモリセル１００Ａの製造の間に塗布される第１のポリシリコン層から作成されてもよい。コントロールゲート１１４およびポリシリコンゲート１５５は、フラッシュメモリセル１００Ａの製造中に塗布される第２のポリシリコン層から作成される。当業者は、フローティングゲート１１２が、典型的にはトンネル酸化物と呼ばれる誘電体の絶縁層により、ダブルゲート型ＮＭＯＳトランジスタ１１０の導伝領域から分離されてもよいことを理解するだろう。熟練者は、複数の誘電体が、トンネル酸化物、例えば、二酸化ケイ素、窒化二酸化ケイ素、および高誘電体等を含んでもよいことを理解するだろう。トンネル酸化物は、十分高い電位が与えられると、ファウラー−ノルドハイムトンネル現象として知られる機構により伝導することができる。本発明の例示的実施形態では、トンネル酸化物は、約７ボルトの電位が与えられると、実質的に伝導を開始する。伝導は、印加される電位に依存して、どちらの方向にも可能である。
【００１４】
ＮＭＯＳ選択トランジスタ１５０のドレイン端子は、回路ノード５およびビット線ＢＬに結合される。ビット線ＢＬは、関連付けられたビット線電位ＶＢＬを有する。ＮＭＯＳトランジスタのゲート端子は、ポリシリコンゲート１５５、回路ノード６、およびワード線ＷＬに結合される。ワード線ＷＬは、関連付けられたワード線電位ＶＷＬを有する。ＭＭＯＳ選択トランジスタ１５０のソース端子は、回路ノード３、およびダブルゲート型ＮＭＯＳトランジスタ１１０のドレイン端子に結合される。ダブルゲート型ＮＭＯＳトランジスタ１１０のコントロールゲート１１４は、ダブルゲート型ＮＭＯＳトランジスタ１１０のゲート端子、回路ノード１、および選択線ＳＬに結合される。選択線ＳＬは、関連付けられた選択線電位ＶＳＬを有する。フローティングゲートトランジスタ１１０のソース端子は、回路ノード２、およびアレイＶＳＳ線ＡＶＳＳに結合される。アレイＶＳＳ線ＡＶＳＳは、関連付けられたアレイＶＳＳ線電位ＶＡＶＳＳを有する。
【００１５】
回路図の構築に関する慣習に従い、図１Ａおよび後に触れる図において、線要素の交差点は、点の存在により示される場合を除き、電気的接続を表すものではないことは、当業者には理解されるだろう。さらに、ＮＭＯＳ選択トランジスタ１５０およびダブルゲート型ＮＭＯＳトランジスタ１１０に対するバルク端子接続は明示されていないが、約０ボルトの回路グランド電位に接続されていると理解されることが、熟練者には理解されるだろ
う。
【００１６】
図１Ａには単一のフラッシュメモリセル１００Ａが描かれているが、複数のフラッシュメモリセル１００Ａが行列構成で結合され、フラッシュメモリアレイを成す。当業者には既知の構成で、ワード線ＷＬ、選択線ＳＬ、およびビット線ＢＬの唯一の組み合わせが特定のフラッシュメモリセル１００Ａに結合されるように、複数のワード線ＷＬ、選択線ＳＬ、およびビット線ＢＬがアレイ中に介在している。アレイＶＳＳ線ＡＶＳＳは、フラッシュメモリアレイにおけるメモリセル１００Ａの全てのインスタンス化において共通である。複数のフラッシュメモリセル１００Ａのインスタンス化に関する、本発明に関連したさらなる詳細は、後に説明する。
【００１７】
図１Ｂ、フラッシュメモリセル１００Ａの代替の回路図１００Ｂを参照すると、ダブルゲート型ＮＭＯＳトランジスタ１１０がネイティブＮＭＯＳトランジスタ１２０、ファウラー−ノルドハイムダイオード１２２、および酸化シリコン層／窒化シリコン層／酸化シリコン層（ＯＮＯ）キャパシタ誘電層１２４を備える等価回路モデルで表されている。ネイティブＮＭＯＳトランジスタ１２０のドレイン端子は、回路ノード３、およびファウラー−ノルドハイムダイオード１２２の第１の端子に結合される。ネイティブＮＭＯＳトランジスタのソース端子は、回路ノード２およびアレイＶＳＳ線ＡＶＳＳに結合される。ファウラー−ノルドハイムダイオードの第２の端子は、回路ノード４、ネイティブＮＭＯＳトランジスタ１２０のゲート端子、および酸化シリコン層／窒化シリコン層／酸化シリコン層（ＯＮＯ）キャパシタ誘電層１２４の第１の端子に結合される。酸化シリコン層／窒化シリコン層／酸化シリコン層（ＯＮＯ）キャパシタ誘電層１２４の第２の端子は、回路ノード１および選択線ＳＬに結合される。フローティングゲート１１２は回路ノード４に結合され、ネイティブＮＭＯＳトランジスタ１２０のゲートを成す。フローティングゲート１１２はさらに、酸化シリコン層／窒化シリコン層／酸化シリコン層（ＯＮＯ）キャパシタ誘電層１２４の第１の端子を成す。
【００１８】
当業者は、回路ノード４に存在する電位はフローティングゲート１１２の電位に対応し、ノード４に存在する電位は、ダブルゲート型ＮＭＯＳトランジスタ１１０のスレッショルド電圧、つまりダブルゲート型ＮＭＯＳトランジスタ１１０のプログラミング状態を決定する。酸化シリコン層／窒化シリコン層／酸化シリコン層（ＯＮＯ）キャパシタ誘電層１２４は、フローティングゲート１１２とコントロールゲート１１４との間の静電結合を表す。本発明の本例示的実施形態において、フローティングゲート１１２およびコントロールゲート１１４を分離している誘電体は、積層して二酸化ケイ素／窒化ケイ素／二酸化ケイ素を成してもよい。
【００１９】
この例示的実施形態において、ＮＭＯＳ選択トランジスタ１５０は、拡張モードで動作しているＮＭＯＳトランジスタにおいて典型的な値である約０．７ボルトのスレッショルド電圧を有するように作成することができる。ネイティブＮＭＯＳトランジスタ１２０は、約０ボルトのスレッショルド電圧を有するように作成することができる。従ってネイティブＮＭＯＳトランジスタ１２０は、フローティングゲート１１２の電位に敏感である（フローティングゲート電位をここではＶＦＧと呼ぶ）。フローティングゲート電位ＶＦＧが約プラス３ボルトの場合、ネイティブＮＭＯＳトランジスタ１２０は、ダブルゲート型ＮＭＯＳトランジスタ１１０コントロールゲート端子１１４に印加されたバイアスがない状態では実質的に伝導する。フローティングゲート電位ＶＦＧが約マイナス３ボルトの場合、ネイティブＮＭＯＳトランジスタ１２０は、ダブルゲート型ＮＭＯＳトランジスタ１１０コントロールゲート端子１１４に印加されたバイアスがない状態では実質的に伝導しない。ＮＭＯＳ選択トランジスタ１５０およびネイティブＮＭＯＳトランジスタ１２０を作成するために採用される技術は、関連技術においてはよく知られている。
【００２０】
回路ノード１〜４に存在する電圧間の関係は、フラッシュメモリセル１００Ａ（図１Ａ）の適切な動作に関連している。その関係は、図２、フラッシュメモリセル１００Ａの一部の中での容量性電圧結合のための電圧結合モデル２００を参照するとよりよく理解することができる。図示された構成に関して、電圧結合モデル２００をまず説明する。次に、電圧結合モデル２００の要素とフラッシュメモリセル１００Ａの要素との間の対応について触れる。図２の回路ノード１〜４は、図１Ａおよび１Ｂで示された回路ノード１〜４に対応する。
【００２１】
電圧結合モデルは、電位Ｖ１を有する第１の電圧源、回路ノード１に結合された正端子、およびグランド電位に結合された負端子を含む。コンデンサＣ１は、回路ノード１に結合された第１の端子および回路ノード４に結合された第２の端子を有する。第２の電圧源は、電位Ｖ２、回路ノード２に結合された正端子、およびグランド電位に結合された負端子を有する。コンデンサＣ２は、回路ノード２に結合された第１の端子および回路ノード４に結合された第２の端子を有する。第３の電圧源は、電位Ｖ３を有し、回路ノード３に結合された正端子、およびグランド電位に結合された負端子を有する。コンデンサＣ３は、回路ノード３に結合された第１の端子、および回路ノード４に結合された第２の端子を有する。
【００２２】
熟練者は、電圧電位Ｖ１〜Ｖ３に全く変化がなければ、電圧電位Ｖ４は（ノード４に蓄えられた電荷に依存して）種々の値をとり、安定した構成を維持することができることを理解するだろう。しかし、ノード４に蓄えられた電荷とは無関係に、電圧電位Ｖ１〜Ｖ３のいずれかが変化したときは電圧電位Ｖ４が変化する。電圧電位Ｖ４の変化は、以下の周知の式により表される。
【００２３】
【数２】
2009521775.tif 000004
【００２４】
このように、コンデンサＣ１〜Ｃ３の値が既知であれば、電圧電位Ｖ１〜Ｖ３のうちのいずれかの変化が電圧電位Ｖ４に与える影響を決定することができる。
【００２５】
図２のコンデンサＣ１は、図１Ｂの酸化シリコン層／窒化シリコン層／酸化シリコン層（ＯＮＯ）キャパシタ誘電層１２４に対応する。図２のコンデンサＣ２は、ネイティブＮＭＯＳトランジスタ１２０が伝道状態にバイアスされたときのネイティブＮＭＯＳトランジスタ１２０のゲート端子とソース端子との間の静電容量に対応する。ネイティブＮＭＯＳトランジスタ１２０のバイアスが除去されると、図２のコンデンサＣ２は、ネイティブＮＭＯＳトランジスタ１２０のゲート端子とバルク端子（基板接続としても知られる）との間の静電容量に対応する。静電容量Ｃ２は、後述のＣｇとも呼ばれる。
【００２６】
図２のコンデンサＣ３は、回路ノード３および４の間のファウラー−ノルドハイムダイオード１２２により導入される静電容量に対応する。静電容量Ｃ２はまた、後述のＣＦＮとも呼ばれる。本発明のこの例示的実施形態に照らして、Ｃ２は、Ｃ１およびＣ３の静電容量と比較して、無視できるほど小さく、後の分析では無視することができる。
【００２７】
図２の電圧電位Ｖ１は、選択線電位ＶＳＬに対応する。図２の電圧電位Ｖ２は、アレイＶＳＳ線電位ＶＡＶＳＳに対応する。ＮＭＯＳ選択トランジスタ１５０が伝道状態にバイアスされると、図２の電圧電位Ｖ３は、ビット線電位ＶＢＬに対応する。
【００２８】
上述の説明に基づき、以下の表に、図１Ａ、１Ｂおよび２の間の静電容量／電圧の対応
関係をまとめた。
【００２９】
【表１】
2009521775.tif 000005
【００３０】
上の表を参照して、式（１）は以下のように書き換えることができる。
【００３１】
【数３】
2009521775.tif 000006
【００３２】
式（２）の２つの用途が特に興味深い。具体的には、フラッシュメモリセルの消去とフラッシュメモリセルのプログラミングである。
【００３３】
フラッシュメモリセルおよびフラッシュメモリアレイに対して、典型的には、消去、書き込み、読み取りの３つの動作が行われる。本例示的実施形態に従い、これらの動作のそれぞれを詳しく説明する。
【００３４】
消去
消去は、フラッシュメモリアレイの全てのセルに対して同時に行うことができ、このときフラッシュメモリアレイの各フラッシュメモリセル１００Ａ（図１Ａ）は、以下のような同様のバイアス状態にある。ビット線ＢＬが約０ボルトの電位に結合されている。ワード線ＷＬは約１３から１４ボルトの電位に結合され、ＮＭＯＳ選択トランジスタ１５０を伝道状態にバイアスし、それにより０ボルトの電位を回路ノード３に結合する。この例では、消去は読み込みの後に行われ、読み込みによりアレイＶＳＳ線ＡＶＳＳおよび選択線ＳＬが０ボルトの電位に結合される。消去中、アレイＶＳＳ線ＡＶＳＳ（すなわち回路ノード２）は、０ボルトの電位に結合されたままである。消去プロセスは、選択線電位ＶＳＬを０ボルトから約１３〜１４ボルトに上昇させることにより開始される。本例示的実施形態に従うフラッシュメモリ消去のタイミング図である図３を参照すると、選択線電位ＶＳＬは、ｔ０からｔ１の時間間隔の間、約０．５ミリ秒（すなわち、１０，０００分の５秒）で、約０ボルトから１３〜１４ボルトに遷移する。選択線電位ＶＳＬは、ｔ１からｔ２の時間間隔の間に約４ミリ秒間１３〜１４ボルトを維持するが、この間フラッシュメモリセル１００Ａの電位は平衡に達する。次に選択線電位ＶＳＬは、ｔ２からｔ３の時間間隔の間、約０．５ミリ秒で約０ボルトに戻る。
【００３５】
消去中にフラッシュメモリセル１００内で生じる事象は、セルの初期状態に依存する。
消去：最初にプログラミングされたセル
フラッシュメモリセル１００Ａが最初にプログラミングされる場合、ダブルゲート型ＮＭＯＳトランジスタ１１０（図１Ａ）は、約プラス３ボルトのフローティングゲート電位ＶＦＧを有している。つまり、Ｖ４＝ＶＦＧ＝＋３Ｖである。選択線電位ＶＳＤがｔ０からｔ１の時間間隔の間に遷移したとき、選択線電位ＶＳＬの変化は、下記式（２）に従い、フローティングゲート電位ＶＦＧに結合される。
【００３６】
【数４】
2009521775.tif 000007
【００３７】
【数５】
2009521775.tif 000008
【００３８】
【数６】
2009521775.tif 000009
【００３９】
上の式（４）において、△ＶＳＬに関連した名目上の値の範囲の代表的な量として、１３．５ボルトの電位を採用することができる。
【００４０】
式（４）の結果を用いて、また最初にプログラミングされたフラッシュメモリセル１００Ａのフローティングゲート電位ＶＦＧが約プラス３ボルトであることが既知であることから、以下の関係を用いて、時間ｔ１におけるＶＦＧの値を計算することができる。
【００４１】
【数７】
2009521775.tif 000010
【００４２】
ただし、図１Ｂを参照して、ファウラー−ノルドハイムダイオード１２２は、その端子にかかる電位が約７ボルトを超えると実質的に伝導することを考慮されたい。このように、回路ノード３は約０ボルトの電位に結合されているため、回路ノード４（すなわちフローティングゲート電位ＶＦＧ）が達成可能な最大電位は約７ボルトである。従って、ファウラー−ノルドハイムダイオード１２２はコンデンサＣＧを効果的に迂回して伝導を開始するため、式（５）は適用されず、かわりにフローティングゲート電位ＶＦＧは以下のようになる。
【００４３】
【数８】
2009521775.tif 000011
【００４４】
図３を参照すると、選択線電位ＶＳＬは、ｔ１からｔ２の時間間隔の間ほぼ一定に保たれ、この間隔の間に、フラッシュメモリセル１００Ａ内の電位は平衡となり、ほぼ一定となる。ファウラー−ノルドハイムダイオード１２２は伝導状態にバイアスされるため、ノード４に蓄えられた電荷は、ｔ０からｔ２の時間間隔の間に消去の目的に従って変化する。
【００４５】
選択線電位ＶＳＬがｔ２からｔ３の時間間隔の間に遷移すると、選択線電位ＶＳＬの変化はまた、式（２）に従い、フローティングゲート電位に結合される。ここで、結合関係は以下のようになる。
【００４６】
【数９】
2009521775.tif 000012
【００４７】
ＶＦＧはｔ１からｔ２の時間間隔の間約７ボルトであったことを考慮し、式（７）を用いると、以下のようになる。
【００４８】
【数１０】
2009521775.tif 000013
【００４９】
時間ｔ３において、ファウラー−ノルドハイムダイオード１２２の端子にかかる電位は、約７ボルトより小さく、ダイオードのバイアスは除去される。これにより、ノード４およびフローティングゲート１１２は電気的に隔離される。
【００５０】
式（８）を検討すると、時間ｔ３におけるフローティングゲート電位ＶＦＧの最終値は、消去されたフラッシュメモリセルの目標値、つまりマイナス３ボルトに対応することが示される。従って、式（６）は、上に概説した手順により消去を問題なく完了することができることを示している。
【００５１】
消去：最初に消去されたセル
フラッシュメモリセルが最初に消去される場合、フローティングゲートトランジスタは、約マイナス３ボルトのフローティングゲート電位ＶＦＧを有している。つまり、Ｖ４＝ＶＦＧ＝−３Ｖである。選択線電位ＶＳＬがｔ０からｔ１の時間間隔の間に遷移すると、選択線電位ＶＳＬの変化は、上述の式（４）に従い、フローティングゲート電位に結合される。
【００５２】
時間ｔ０においてＶＦＧが約マイナス３ボルトであることが既知であることから、また式（４）を用いて、フローティングゲート電位ＶＦＧは以下のようになる。
【００５３】
【数１１】
2009521775.tif 000014
【００５４】
時間ｔ１においてフローティングゲート電位ＶＦＧがファウラー−ノルドハイムダイオード１２２に対し約７ボルトを超える電位を生成しないため、ファウラー−ノルドハイムダイオード１２２は伝導しない。従って、式（９）により予測される結果は正しい。
【００５５】
選択線電位ＶＳＬがｔ２からｔ３の時間間隔の間に遷移すると、選択線電位ＶＳＬの変化はまた、式（２）に従い、フローティングゲート電位に結合される。ここで、結合関係は以下のようになる。
【００５６】
【数１２】
2009521775.tif 000015
【００５７】
ＶＦＧは時間ｔ２において約７ボルトであったことを考慮し、式（７）を用いると、以下のようになる。
【００５８】
【数１３】
2009521775.tif 000016
【００５９】
式（１１）を検討すると、時間ｔ３におけるフローティングゲート電位ＶＦＧの最終値は、消去されたフラッシュメモリセルの目標値、つまりマイナス３ボルトに対応することが示される。従って、式（１１）は、最初に消去されたフラッシュメモリセルが消去により変化しないことを示している。
【００６０】
書き込み
書き込みは、一度に１つのワード線を選択する。完全なフラッシュメモリアレイ内で２ｎのメモリページのプログラミングを完了するために、書き込みは２ｎ回行われることができ、それによりフラッシュメモリアレイ全体に対応する。
【００６１】
書き込みはビットに関連した動作であり、つまり書き込みはフラッシュメモリアレイ内の単一のフラッシュメモリセル１００Ａ（図１Ａ）に特定的となる場合がある。書き込みは、ビット線ＢＬとワード線ＷＬ設定の適切な組み合わせを使用してプログラミングされる特定のフラッシュメモリセル１００Ａの選択から始まる。接地されたワード線ＷＬ（つまりワード線電位ＶＷＬが０ボルト）は選択されていないものとする。この例示的実施形態では、ワード線ＷＬの選択は、２５６バイトワード（ページとも呼ばれる）のメモリに対し、ワード線電位ＶＷＬを約１３から１４ボルトに上昇させることを含む。選択されていないワード線ＷＬに結合されたフラッシュメモリセル１００Ａはプログラミングされない。
【００６２】
プログラミングされる特定のメモリセル１００Ａインスタンスを横切るビット線ＢＬを
選択することにより、選択されたメモリページ内の個々のビットが、プログラミングのために選択される。ビット線ＢＬの選択は、後に説明するように、約１２ボルトの電位を供給することができる電流源にビット線ＢＬを結合することを含む。接地または浮遊したビット線、あるいはアレイＶＳＳ線電位（ＶＡＶＳＳ）につながったビット線電位ＶＢＬを有するビット線は、選択されない。選択されていないビット線ＢＬに結合されたフラッシュメモリセル１００Ａのいかなるインスタンスもプログラミングされない。
【００６３】
図４の、本例示的実施形態に従うプログラミング動作に適用可能な制御要素を備えたフラッシュメモリセルは、フラッシュメモリセル１００Ｂ、プログラム電流源４１０、寄生容量４２０、および電位コンパレータ４３０を備える。書き込み中、選択線電位ＶＳＬは、フラッシュメモリアレイを成す選択線ＳＬの全てのインスタンスに対して、約０ボルトに維持される。プログラミングされるフラッシュメモリセルに結合されるワード線ＷＬが選択される。つまり、ワード線電位ＶＷＬは、約１３から１４ボルトに維持され、ＮＭＯＳ選択トランジスタ１５０を伝導状態にバイアスする。ＮＭＯＳ選択トランジスタ１５０はビット線ＢＬおよびビット線ＢＬ電位ＶＢＬを回路ノード３に結合する。
【００６４】
ビット線ＢＬ、フローティングゲート１１２およびアレイＶＳＳ線ＡＶＳＳで発生する電位変動をフラッシュメモリセル１００Ａ書き込み（プログラミング）処理のタイミング図を図示する図５を参照して説明する。時間ｔ４以前に見られる通り、ビット線電位ＶＢＬおよびアレイＶＳＳ線電位ＶＡＶＳＳは当初０ボルトである。この例示的実施形態において、書き込みは読み込みに先行される。アレイＶＳＳ線電位ＶＡＶＳＳを回路グラウンドに接続するトランジスタを使用して、読み込みは積極的にアレイＶＳＳ線電位ＶＡＶＳＳを低く維持する。（当業者は、アレイＶＳＳ線ＡＶＳＳをグランド電位に維持する多種多様な方法が利用可能であることを理解する。）時間ｔ４で書き込みを実行する時、アレイＶＳＳ線ＡＶＳＳは電気的にフローティングする。ビット線ＢＬに接続されているプログラム電流源４１０はビット線電位ＶＢＬを増加し始め、そこでビット線ＢＬを選択する。プログラム電流源４１０は電流を約４０マイクロアンペアから最大１２ボルトまで提供可能である。プログラム電流源４１０は、ビット線ｋｉｌｌシグナルＫｉｌｌ＿ＢＬに対応して電流を停止し、電気的にプログラム電流源４１０を分離する、外部アドレス可能シャットダウン機能を有する。プログラム電流源４１０などの回路の形成方法は当業者には既知であるため、本発明では必要のない不明瞭な面を回避するために本願で説明はされない。
【００６５】
【数１４】
2009521775.tif 000017
【００６６】
ビット線電位ＶＢＬ、フローティングゲート電位ＶＦＷおよびアレイＶＳＳ線電位ＶＡＶＳＳはｔ６からｔ７の時間間隔で増加し続ける。主としてフラッシュメモリセル１００Ａ（図１Ａ）内でｎ＋拡散から基板容量に上がる電気容量を含む寄生容量４２０はアレイＶＳＳ線電位ＶＡＶＳＳが増加すると荷電する。ｔにおいて、アレイＶＳＳ線電位ＶＡＶＳＳは４ボルトに達する。電圧コンパレータ４３０は、ＶＳＳ線電位ＶＡＶＳＳを基準電位Ｖｒｅｆと比較する。基準電位Ｖｒｅｆは約４ボルトである。ｔ７において、電圧コンパレータ４３０は、アレイＶＳＳ線電位ＶＡＶＳＳが基準電位Ｖｒｅｆに一致することを認識する。電圧コンパレータ４３０は、ビット線ｋｉｌｌシグナルＫｉｌｌ＿ＢＬを設定し、プログラム電流源４１０をシャットダウンさせる。
【００６７】
この例示的実施形態において、ｔ４からｔ７の時間間隔は約０．５ミリ秒である。この時間間隔は、本発明の有効な特徴を示す。ビット線電位ＶＢＬの増加率を制限することで（すなわち、ＶＢＬの増加時間を制限することで）、ファウラー−ノルドハイムダイオード１２２の電位増加率もまた制限される。ファウラー−ノルドハイムダイオード１２２の急速な電圧変化は、電気的破壊を誘発しダイオードに損傷を与えるため、フラッシュメモリセル１００Ａの使用有効期間を短縮させる。（電位の増加時間を制御する方法は、当業者には既知である。これらの方法には、抵抗／容量成分の組み込み、駆動トランジスタの大きさを制御することによる電流源の強さの制限、駆動トランジスタの制御バイアスおよびその他の方法を含む。）
ｔ７からｔ８の時間間隔は約４ミリ秒であり、フラッシュメモリセル１００Ａ内の電位を安定させる。上述の通り、セルを含みおよびセルに結合する異なる容量によって提供される電荷蓄積があるため、電位は比較的一定である。さらに、ビット線ＢＬおよびアレイＶＳＳ線ＡＶＳＳはこの時間間隔に電気的に浮遊するため、漏れ経路がフラッシュメモリセル１００Ａ内で電位を変化させることを防止する。
【００６８】
ｔａにおいて、ビット線ＢＬおよびアレイＶＳＳ線は０ボルトの電位に接続され（本発明では必要のない不明瞭な面を回避するために図示されない放電放置を通して）、ビット線電位ＶＢＬおよびアレイＶＳＳ線電位ＶＡＶＳＳは減少し始める。ファウラー−ノルドハイムダイオード１２２は伝導しない。ｔ８からｔ９の時間間隔でアレイＶＳＳ線電位ＶＡＶＳＳが転移する時、下記の式（２）に従い、選択線電位ＶＳＬの変化はフローティン
グゲート電位と対になる。
【００６９】
【数１５】
2009521775.tif 000018
【００７０】
【数１６】
2009521775.tif 000019
【００７１】
【数１７】
2009521775.tif 000020
【００７２】
式（１３）からの結果およびｔ８でのフラッシュメモリセル１００Ａのフローティングゲート電位ＶＦＧは約プラス４ボルトであるとの知識を用いると、ｔ９でのＶＦＧの値は繰り返すことで計算される。
【００７３】
【数１８】
2009521775.tif 000021
【００７４】
式（１４）は、望ましいフローティングゲート電位ＶＦＧが書き込み処理の完了時に得られることを示す。
【００７５】
本発明の複数の有効な特徴がハイライトされている。ネイティブＮＭＯＳトランジスタ１２０および電圧コンパレータ４３０の構成により、プログラミング中フローティングゲート電位ＶＦＧを直接測定する方法が利用可能となる。フローティングゲート電位ＶＦＧの最終値はまず、第２連結比の値および基準電位ＶＲＥＦの値によって異なることを考慮する。第１および第２連結比はダブルゲート型ＮＭＯＳトランジスタ１１０の物理的採寸およびその他のデザイン属性によって決定され、さらに当該技術分野がこれらの属性における予測および一貫性を高く保つことが可能であることを、当業者は理解されよう。さらに、当該技術分野により、基準電圧源および制御および精度能力に優れた電圧コンパレータの製造が可能になる。その結果、上述の本発明の方法はフラッシュメモリセル１００Ａの消去および書き込みの制御を円滑にし、フローティングゲート電位ＶＦＧは書き込み処理の完了時に一定となる。対照的に、従来の技術は一般的にビット線電位の規制とファウ
ラー−ノルドハイムダイオードの電圧降下の制御によりフローティングゲート電位を規制することを試みてきた。従来技術のアプローチは、ファウラー−ノルドハイムダイオードの電流−電圧特性の変動が障害となっている。本発明は、制御プログラミングを完成させるために、ファウラー−ノルドハイムダイオードの電流−電圧特性を正確に測定および制御する必要性をなくす。
【００７６】
読み込み
上述の方法により消去およびプログラムされるフラッシュメモリセル１００Ａは当業者に既知の方法で読み込みが可能である。図６を参照すると、フラッシュメモリセル１００Ｂの回路図は、感知増幅回路６００を含んだ読み込みに適用される構成要素に接続される。感知増幅回路６００は、演算増幅器６１０、読み込み基準電流源６２０、帰還抵抗６３０およびインバータ６４０を含む。
【００７７】
読み込みはビット単位の処理であり、すなわち、読み込みはフラッシュメモリアレイ内にある単一のフラッシュメモリセル１００Ｂに特有である。読み込み中、アレイＶＳＳ線電位ＶＡＶＳＳは約０ボルトに保持される。すなわち、アレイＶＳＳ線電位ＶＡＶＳＳは接地する。読み込みは特有のフラッシュメモリセル１００Ｂの選択に始まり、ビット線ＢＬおよびワード線ＷＬ設定の適切な組み合わせを適用することで読み込まれる。接地したワード線ＷＬ（すなわち、ワード線電位ＶＷは０ボルトである）は非選択に設定される。この例示的実施形態において、ワード線ＷＬの選択は、ワード線電位をサーキット内でＶＣＣ（一般電源）電圧とほぼ同等になるまで増加させることを含む。ここでＶＣＣ電位は約３ボルトである。
【００７８】
読み込まれるフラッシュメモリセルに接続されたワード線ＷＬは選択され、すなわち、ワード線電位Ｖは約３ボルトであり、ＮＭＯＳ選択トランジスタ１５０を伝導状態にバイアスする。読み込まれるフラッシュメモリセル１００Ｂに接続されたビット線ＢＬは、演算増幅器６１０の反転入力端子に接続される。接続は通常デコーダ回路（発明では必要のない不明瞭な面を回避するために図示されない）により実施され、デコーダ回路は複数のビット線ＢＬを読み込むために単一の感知増幅回路６００を用いることを、当業者は認識する。
【００７９】
この例示的実施形態において、読み込み基準電流源６２０は約１ボルト電位で約５マイクロアンペアの電流を調達することが可能である。読み込み基準電流源６２０は、演算増幅器の反転入力（−）端子、回路ノード７および帰還抵抗６３０の第１端子に接続される。演算増幅器６１０の出力は、帰還抵抗６３０の第２端子およびインバータ６４０の入力端子に接続される。約プラス１ボルトの電位が、演算増幅器の非反転入力（＋）端子に適用される。
【００８０】
インバータ６４０は、フローティングゲートトランジスタ１１０のプログラム状況により、ロジック「ハイ」またはロジック「ロー」を生成する。
【００８１】
消去されたフローティングゲートトランジスタ１１０
まず、消去されたフローティングゲートトランジスタ１１０が消去された状態にあると仮定する。消去された状態で、フローティングゲート電位ＶＦＧは上述されるようにマイナス約３ボルトである。その結果、ダブルゲート型ＮＭＯＳトランジスタ１１０はバイアスをオフにし、電流はそれを通過しない。これは、フラッシュメモリセル１００Ａを通した読み込み基準電流源６２０内で発生する電流用の経路が存在しないことを意味する。しかし、演算増幅器６１０は、演算増幅器６１０が同電位で反転入力（−）端子および非反転入力（＋）端子両方を維持するような構成である。すなわち、演算増幅器６１０は、反転入力（−）端子および非反転入力（＋）端子の電位を同等にする。さらに、演算増幅器
６１０は、実質上電流が反転入力（−）端子および非反転入力（＋）端子のいずれかにより演算増幅器６１０に入らないようにする構成である。
【００８２】
約１ボルトで（非反転入力（＋）端子電位に一致する）回路ノード７を維持するために、演算増幅器６１０は出力端子の電位を１ボルト以下（約０ボルトまで）に減少させることで、読み込み基準電流源６２０の電流（約５マイクロアンペア）は帰還抵抗６３０を通電する。読み込み基準電流を帰還抵抗６３０に通して方向転換させることで、演算増幅器６１０は、電流が反転入力（−）端子を通して入らないようにする必要条件を維持する。
【００８３】
演算増幅器６１０の出力端子の電位は約０ボルトであるため、インバータ６４０への入力はロジック「ロー」になり、インバータ６４０の出力はロジック「ハイ」になる。従って、フラッシュメモリセル１００Ａは読み込み中、インバータ６４０の出力においてロジック「ハイ」になる。
【００８４】
プログラムされたフローティングゲートトランジスタ１１０
次に、フローティングゲートトランジスタ１１０が書き込みの結果、プログラムされた状態にあると仮定する。プログラムされた状態で、フローティングゲート電位ＶＦＣは上述されるようにプラス約３ボルトである。その結果、ダブルゲート型ＮＭＯＳトランジスタ１１０を伝導状態にバイアスする。その結果、電流経路は、ビット線ＢＬからＮＭＯＳ選択トランジスタ１５０およびフローティングゲートトランジスタ１１０を通してアレイＶＳＳ線ＡＶＳＳに存在し、約０ボルトで維持される。
【００８５】
フラッシュメモリセル１００Ｂを通した読み込み基準電流源６２０内で発生する電流用の経路が存在するため、読み込み基準電流源６２０内で発生する電流はフラッシュメモリセル１００Ｂを通して方向転換する。さらに、約５マイクロアンペアの電流に制限されている読み込み基準電流源６２０はそれだけで回路ノード７の電位を１ボルトで維持することはできず、選択フラッシュメモリセル１００Ｂによりグラウンドへ分路する。
【００８６】
約１ボルトに（非反転入力（＋）端子電位に一致する）回路ノード７を維持するために、演算増幅器６１０は出力端子の電位を増加させ回路ノード７へ追加電流を提供する。この例示的実施形態において、読み込み中にプログラムされたフラッシュメモリセル１００Ａを通過する電流は全部で３０マイクロアンペアになり、従って演算増幅器６１０はその出力端子から約２５マイクロアンペアを提供する。
【００８７】
約２５マイクロアンペアの電流が帰還抵抗６３０を通過するように読演算増幅器６１０の出力端子の電位が増加するため、インバータ６４０への入力はロジック「ハイ」になり、インバータ６４０の出力はロジック「ロー」になる。従って、プログラムされた（書き込みされた）フラッシュメモリセルは、読み込み中、インバータ６４０の出力においてロジック「ロー」になる。
【００８８】
以下の表は、消去、書き込みおよび読み込み中、フラッシュメモリセル１００Ａの上述のバイアス条件の概要を示す。
【００８９】
【表２】
2009521775.tif 000022
【００９０】
上記明細書において、本発明は特定実施形態に基づいて説明された。しかし、補足請求項に記載される本発明の精神および範疇を逸脱しない限りのあらゆる変更や変改が可能であることを当業者は理解されよう。たとえば、デバイス／プロセステクノロジーが発達するにつれ、動作電圧および所定時間は、低電圧トランジスタ処理または異なるプログラミング時間など変化するパフォーマンス属性に適応するために異なる。さらに、上記明細書に開示された方法は特定フラッシュメモリセルまたはフラッシュメモリアレイのコンテクストに適用され、またはより一般化されたマイクロプロセッサ、マイクロコントローラまたは不揮発性メモリを搭載するチップ上のシステムの一部分として含まれる。最後に、開示された方法は、特定処理に必要な今後の変更が維持される限り、読み込み、書き込みおよび消去といった特定の順番に限定される必要はないことを当業者は理解されよう。本明細書および図面は従って、例示目的で提示されたにすぎず、限定的なものではない。
【図面の簡単な説明】
【００９１】
【図１Ａ】図１Ａは、本発明の例示的実施形態による、フラッシュメモリセルの回路図である。
【図１Ｂ】図１Ｂは、ダブルゲート型ＮＭＯＳトランジスタが等価回路モデルで示された、フラッシュメモリセルの回路図である。
【図２】図２は、フラッシュメモリセルの一部の中での容量性電圧の結合のモデルである。
【図３】図３は、フラッシュメモリアレイ消去のタイミング図である。
【図４】図４は、本発明の例示的実施形態による、プログラミング動作に適用可能な制御要素を備えたフラッシュメモリセルの回路図である。
【図５】図５は、フラッシュメモリセルプログラミング動作のタイミング図である。
【図６】図６は、読み込みに適用可能な要素を備えたフラッシュメモリセルの回路図である。
【図１Ａ】
2009521775.tif 000023
【図１Ｂ】
2009521775.tif 000024
【図２】
2009521775.tif 000025
【図４】
2009521775.tif 000026
【図６】
2009521775.tif 000027
【図３】
2009521775.tif 000028
【図５】
2009521775.tif 000029