(57)【要約】  透明基板上に形成された半導体層を研磨する方法が説明され、方法は、研磨と同時に半導体層の基板側から半導体の厚さを測定する工程及び研磨を修正するために厚さ測定値を用いる工程を含む。
2009521129.tif 000002
【特許請求の範囲】
【請求項１】
基板上の半導体材料の層を研磨する方法において、
第１の面及び第２の面を有する基板であって、前記第１の基板面上に半導体材料の層を有する基板を提供する工程、
前記半導体層の厚さを減じるために前記半導体層を研磨する工程、
前記研磨する工程と同時に、前記第２の基板面を通して前記半導体層の厚さを測定する工程、及び
実質的に一様な厚さを有する半導体層が得られるように前記研磨する工程を修正するために前記半導体厚測定値を用いる工程、
を含むことを特徴とする方法。
【請求項２】
前記基板が平板ではないことを特徴とする請求項１に記載の方法。
【請求項３】
前記基板を流体ベアリングで支持する工程をさらに含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記研磨する工程がサブアパーチャ材料除去域内の半導体材料を除去する工程を含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記測定する工程が前記材料除去域内で行われることを特徴とする請求項４に記載の方法。
【請求項６】
基板に接合された半導体層を研磨する方法において、第１の面及び第２の面を有する平板ではない基板であって、前記第１の基板面に接合された半導体層を有し、前記半導体層が露出表面積を有する、基板を提供する工程、
少なくとも１つのサブアパーチャ材料除去域内で前記半導体層を研磨する工程、
前記少なくとも１つの材料除去域と前記半導体層の間の相対運動をおこさせる工程、
前記研磨する工程と同時に、前記半導体層の厚さを測定する工程、及び
前記露出表面積にわたって実質的に一様な厚さの半導体層がつくられるように前記研磨する工程を修正するために前記半導体層の前記測定された厚さを用いる工程、
を含むことを特徴とする方法。
【請求項７】
前記測定する工程が前記第２の基板面を通して行われることを特徴とする請求項６に記載の方法。
【請求項８】
前記測定する工程が前記材料除去域内で行われることを特徴とする請求項７に記載の方法。
【請求項９】
基板に接合された半導体を研磨する方法において、
第１の面及び第２の面並びに前記第１の面に接合された、初期厚を有する、半導体層を有する基板を提供する工程、
サブアパーチャ材料除去域内の前記半導体層を研磨する工程、
前記半導体層の中間時厚さを測定する工程、及び
実質的に一様な厚さの前記半導体層がつくられるように前記研磨する工程を修正するために前記半導体層の前記測定された厚さを用いる工程、
を含み、
前記第１の基板面の表面波打ちが前記基板上に接合された前記半導体層の前記初期厚よりも少なくとも約１桁は大きいことを特徴とする方法。
【請求項１０】
前記測定する工程が前記研磨する工程と同時に行われることを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁体上半導体（ＳＯＩ）構造に関し、さらに詳しくは、そのような構造の半導体層を研磨するための方法に関する。
【背景技術】
【０００２】
これまで、絶縁体上半導体構造に最も一般的に用いられる半導体材料はシリコンであった。そのような構造は文献において絶縁体上シリコン構造と称され、略称「ＳＯＩ」がそのような構造に適用されてきた。絶縁体上シリコン技術は、高性能薄膜トランジスタ、太陽電池及び、アクティブマトリックスディスプレイのような、ディスプレイに益々重要になっている。絶縁体上シリコンウエハは、絶縁材料上の薄い（一般に０.１〜０.３μｍ厚であるが、５μｍもの厚さの場合もある）実質的に単結晶のシリコン層からなる。本明細書で用いられるように、ＳＯＩは、より広汎に、シリコンだけでなくシリコン以外の半導体材料も含むと解されることとする。
【０００３】
ＳＯＩ構造を得る様々な方法の１つに格子整合基板上のシリコン（Ｓｉ）のエピタキシャル成長がある。別のプロセスには、ＳｉＯ２酸化物層をその上に成長させた別のシリコンウエハに単結晶シリコンウエハを接合し、続いて、上層ウエハを研磨またはエッチングして、例えば、０.１〜０.３μｍ厚の単結晶シリコン層にするプロセスがある。また別の方法には、水素イオンまたは酸素イオンを注入し、酸素イオン注入の場合にはシリコンウエハ内にＳｉで覆われた埋込酸化物層を形成し、水素イオン注入の場合には薄いＳｉ層を分離（剥離）して酸化物層をもつ別のＳｉウエハに接合する、イオン注入法がある。
【０００４】
前２者の方法では、コスト及び／または接合強度及び耐久性に関して満足できる構造が得られていない。水素イオン注入を含む後者の方法にはいくらかの関心が寄せられ、必要な注入エネルギーが酸素イオン注入に必要な注入エネルギーの５０％より低く、必要なドーズ量が酸素イオン注入に比較して２桁低いことから、水素イオン注入法は前２者の方法より有利であると考えられるようになった。
【０００５】
水素イオン注入法による剥離は一般に以下の工程からなる。単結晶シリコンウエハ上に熱酸化物層を成長させる。次いでこのウエハに水素イオンを注入して表面傷を発生させる。注入エネルギーが、傷が発生する深さを決定し、ドーズ量が傷密度を決定する。次いでこのウエハを別のシリコンウエハ（支持基板）に室温で接触させて仮接合を形成する。次いでこれらのウエハを約６００℃で熱処理して、Ｓｉウエハからのシリコン薄層の分離に用いるために基板傷を成長させる。得られた集成体を次いで約１０００℃より高い温度に加熱して下地ＳｉＯ２層をもつＳｉ膜を支持基板、すなわち無注入Ｓｉウエハに接合する。このプロセスは、このようにして、シリコン薄膜が酸化物絶縁層を間にして別のシリコンウエハに接合されたＳＯＩ構造を形成する。この手法はごく最近、基板が別のＳｉウエハではなくガラスまたはガラスセラミックであるＳＯＩ構造に適用された。
【０００６】
ＳＯＩ構造がシリコン薄膜に接合されると、一般に、シリコン上の薄膜トランジスタ（ＴＦＴ）回路の形成を容易にするために実質的に一様な厚さをもつ層を形成するため、シリコン層の表面を研磨する必要がある。従来のシリコンウエハ研磨方法には一般に区分化手法が用いられる。すなわち、初めにウエハ面内の位置の関数としてウエハ厚が決定される。次いで、ウエハは適切な研磨治具またはホルダ内におかれ、ウエハの表面が研磨される。時折、ウエハはホルダから取り出され、研磨工程の進展を判定するために再測定される。そのような断続的方法では、研磨プロセスが安定である、すなわち研磨パラメータ（例えば、温度、スラリーｐＨ、ウエハ位置等）が作業中一貫している、と想定されている。実際は、そのようなパラメータは変動性であり、研磨プロセスの結果に影響し得る。この変動は、電界発光ディスプレイ用パネルの製造に用いられる、大きく、薄いガラスシート基板にこの手法が適用される場合に、悪化する。そのようなパネルが最終的に切り出されるガラスシートの寸法は数平方メートルないしさらに大きくすることができ、厚さは約０.５ｍｍより薄くすることができる。ガラス基板の大寸及び厚さの結果、ガラス基板のたるみがおこり、その表面上の半導体層の正確な研磨が困難になる可能性が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、透明ガラス基板上に形成された半導体層を研磨して実質的に膜厚が一様な半導体薄膜を得るための方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の実施形態は基板上に形成された半導体層を研磨するための方法を提供する。さらに詳しくは、本発明の方法は、フラットパネルディスプレイの製造に普通に用いられる基板のような透明ガラス基板上に形成された、薄い半導体層すなわち半導体薄膜を研磨するために用いることができる。そのような基板は、厚さが一般に約２ｍｍより薄く（例えば約１ｍｍより薄く、好ましくは約０.７ｍｍより薄い）、例えば、エレクトロニクス／コンピュータ工業内で用いられる半導体ウエハよりかなり大きい。例えば、フラットパネルディスプレイ用途に用いられるガラス基板は、表面積が（単一表面、例えば上面または下面で測定して）約０.２５ｍ２をこえることが多く、少なくとも数平方メートルの面積になることがある。基板のこの、物理的に大きくて薄いという、特徴により、一般に基板の裏面へのアクセスを阻む、剛性の高い支持体またはチャックで基板が支持されていなければ、従来方法による接合半導体層の研磨が困難になる。他方で、大きくて薄いガラスシート基板が基板の縁端だけで水平に支持されていると、基板は重力効果によって中央で下方にたるむ傾向がある。
【０００９】
簡単に述べれば、とりわけ、本発明にしたがう方法の一実施形態は、本明細書に説明されるように実施することができる。実施形態は、絶縁性基板であって、約２００ｎｍから２μｍの間の波長範囲にわたって透明であることが好ましく、第１の面及び第２の面を有し、さらに第１の基板面上に半導体材料層を有する、基板を提供する工程、第１の基板面上に半導体材料の実質的に一様な厚さを得るために半導体層を研磨する工程、半導体材料を研磨する工程と同時に、第２の基板面から半導体層の厚さを測定する工程、及び研磨工程を修正するために半導体厚測定値を用いる工程を含む。絶縁性基板はガラスまたはガラスセラミックであることが好ましく、厚さは一般に約１ｍｍより薄い。半導体層厚は材料除去域で測定されることが好ましい。
【００１０】
本発明の方法の実施に有用な半導体材料には、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、ＧａＰ及びＩｎＰがあるが、これらには限定されない。
【００１１】
研磨が行われている間の基板の剛性を確保するため、基板は、空気ベアリングまたは静水ベアリングのような、流体ベアリングによって支持されることが好ましい。そのようなベアリングは、硬く、損傷を生じさせ得る表面で基板に接触することはないから、有利である。例えば、基板の空気ベアリング支持は基板の下に空気のクッションを設けることで達成される。流体ベアリングは、半導体材料がそこから除去される領域が支持されるように、半導体材料の材料除去域の反対側に配置されることが好ましい。材料除去域が半導体層の面内を平行移動するとともに、流体ベアリングが追従し、よって材料除去域は支持され続ける。流体ベアリングは、研磨プロセス中にそこを通して半導体層の厚さを測定できる、ポートまたはアクセス領域を有することが好ましい。
【００１２】
いくつかの実施形態においては、除去が予定された材料のバルクを除去するために初めに化学機械平坦化を実施し、その後、研磨を完了して基板上の半導体層の実質的に一様な厚さを確保するために、本発明にしたがう方法を用いることが有利であり得る。
【００１３】
別の実施形態においては、第１の面及び第２の面並びに、第１の面に接合された半導体層を有し、半導体層が露出表面積を有する、非平板基板を提供する工程、少なくとも１つのサブアパーチャ材料除去域内の半導体層を研磨する工程、少なくとも１つの材料除去域と半導体層の間の相対運動をおこさせる工程及び、研磨する工程と同時に、半導体層の厚さを測定する工程を含む、基板に接合された半導体層を研磨する方法が開示される。測定された半導体層厚は、露出表面積にわたり実質的に一様な半導体層厚が得られるように研磨工程を修正するために用いられる。
【００１４】
いくつかの別の実施形態においては、透明ガラス基板であって、第１の面及び第２の面を有し、第１の基板面に接合された初期厚を有する半導体層を有する、基板を提供する工程を含む、ガラス基板に接合された半導体層を研磨する方法が説明される。基板は一般に、半導体層の初期厚より約１桁大きい波打ちを有する。半導体層は、基板の上面にわたって実質的に一様な半導体層厚が得られるように、サブアパーチャ研磨を用いて研磨される。一様な厚さを確保するため、中間時半導体層厚も研磨プロセス中に測定される。半導体厚は第２の基板面から測定されることが好ましい。いくつかの実施形態において、半導体厚は研磨と同時に複数の位置で測定することができる。半導体厚は材料除去域で測定されることが好ましい。いくつかの実施形態において、中間時半導体層厚は研磨と同時に測定される。別の実施形態において、研磨プロセスを一次中断して中間時厚さを測定することができ、その後研磨プロセスは再開される。
【００１５】
添付図面を参照して、限定の意味は決して含まずに、与えられる以下の説明のための記述を通じて、本発明はより容易に理解され、本発明のその他の目的、特徴、詳細及び利点はより明確に明らかになるであろう。そのようなさらなるシステム、方法、特徴及び利点の全ては本記述内に含まれ、本発明の範囲内にあり、添付される特許請求の範囲によって保護されるとされる。
【発明を実施するための最良の形態】
【００１６】
説明の目的であって、限定の目的ではない、以下の詳細な説明においては、本発明の完全な理解を提供するために特定の詳細を開示する例示的実施形態が述べられる。しかし、本開示の恩恵を有する当業者には、本明細書に開示される特定の詳細にかかわらない別の実施形態で本発明が実施され得ることが明らかであろう。さらに、周知のデバイス、方法及び材料の説明は本発明の説明を曖昧にしないために、省略されることがある。最後に、適用可能であれば必ず、同様の参照数字は同様の要素を指す。
【００１７】
本発明は絶縁体上シリコン構造を作製する方法に関し、特に、ガラス基板上に形成されたシリコン層の研磨に関する。本発明は、測定装置に実時間膜厚データを提供することができる実時間測定システムを利用し、よってそのようなシステムの研磨確度（すなわち、研磨中に半導体層から除去される材料量の確度）をかなり向上させることができる。本発明は研磨の近傍の領域において薄い基板を強固にするための方法及び装置も提供する。
【００１８】
図１は、ガラスまたはガラス−セラミックの基板１２を有し、基板１２が基板の上面に半導体材料層１４を少なくとも１つ有する、ＳＯＩ構造１０の断面図である。ＳＯＩ構造１０には、例えば、有機発光ダイオード（ＯＬＥＤ）ディスプレイ及び液晶ディスプレイ（ＬＣＤ）を含む、ディスプレイ用途、集積回路、光電変換デバイス等のための、薄膜トランジスタ（ＴＦＴ）の作製との関係において適する用途がある。
【００１９】
基板１２は酸化物ガラスまたは酸化物ガラス−セラミックでつくられることが好ましい。必要ではないが、本明細書に説明される実施形態は約１０００℃より低い歪点を示す酸化物ガラスまたは酸化物ガラス−セラミックを有することが好ましい。ガラス作成技術において通常であるように、歪点はガラスまたはガラス−セラミックの粘度が１０１４.６ポアズ（１０１３.６Ｐａ・秒）になる温度である。
【００２０】
例として、基板１２は、コーニング社（Corning Incorporated）ガラス材＃１７３７またはコーニング社ガラス材Ｅａｇｌｅ２００（商標）でつくられた基板のような、アルカリ土類イオンを含有するガラス基板で形成することができる。これらのガラス材料は特に、例えば液晶ディスプレイの製造に、使用される。
【００２１】
基板１２の厚さは約０.１ｍｍから約１０ｍｍの範囲にあることが好ましく、約０.５ｍｍから約１ｍｍの範囲にあることが最も好ましい。いくつかのＳＯＩ構造については、厚さが約１μｍ以上の絶縁層が、例えば、シリコン/二酸化シリコン/シリコン構成を有する標準的ＳＯＩ構造を高周波で動作させたときに生じる寄生容量効果を回避するために望ましい。かつては、そのような厚さは達成が困難であった。本発明にしたがえば、単に厚さが約１μｍ以上の基板１２を用いることで、約１μｍより厚い絶縁層を有するＳＯＩ構造が容易に達成される。したがって、基板１２の厚さの好ましい下限は約１μｍである。
【００２２】
一般に、基板１２は、本発明のプロセス工程を通して、またＳＯＩ構造１０に施される以降の処理においても、少なくとも１つの半導体層１４を支持するに十分に厚くするべきである。基板１２の厚さに理論的上限はないが、基板１２が厚くなるほど、ＳＯＩ構造１０の形成におけるプロセス工程の内の少なくともいくつかの達成が一層困難になるであろうから、支持機能に必要であるかまたは最終ＳＯＩ構造１０に望ましい厚さをこえることは一般に好ましくない。
【００２３】
基板１２はシリカベースのガラスまたはガラス−セラミックであることが好ましい。すなわち、酸化物ガラスまたは酸化物ガラス−セラミック内のＳｉＯ２のモル％が３０モル％より高いことが好ましく、４０モル％より高いことが最も好ましい。ガラス−セラミックの場合、結晶相は、ムライト、コージェライト、アノーサイト、スピネルまたはガラス−セラミックについての技術で知られているその他の結晶相になり得る。非シリカベースのガラス及びガラス−セラミックも本発明の１つないしさらに多くの実施形態の実施に用いることができるが、一般に、コストが高くなり、及び／または性能特性が劣ることから、それほど好ましくはない。同様に、いくつかの応用、例えば、シリコンベースではない半導体材料を用いるＳＯＩ構造については、酸化物ベースではないガラス基板、例えば非酸化物ガラス基板が望ましいことがあるが、一般に、コストが高くなることから、好ましくはない。
【００２４】
いくつかの用途、例えばディスプレイ用途については、ガラスまたはガラス−セラミックの基板１２は可視、近ＵＶ及び／またはＩＲの波長範囲において透明であることが好ましく、例えば、ガラスまたはガラス−セラミックの基板１２は２００ｎｍ〜２μｍの波長範囲で透明であることが好ましい。
【００２５】
基板１２は単一のガラスまたはガラス−セラミックからなることが好ましいが、望ましければ、積層構造を用いることができる。積層構造が用いられる場合、少なくとも１つの半導体層１４に最も近い積層形成層は、単一のガラスまたはガラス−セラミックからなる基板１２について本明細書で論じられた特性を有することが好ましい。半導体層１４から遠い基板層もこれらの特性を有することが好ましいが、それらの層が半導体層１４と直接に相互作用することはないから、緩和された特性を有することができる。後者の場合、基板１２は基板１２に対して指定された特性がもはや満たされなくなったところで終端したと見なされる。
【００２６】
半導体層１４を構成する１つまたは複数の半導体材料は実質的に単結晶の材料を含むことが好ましい。「実質的に」という語は、半導体材料が、格子欠陥またはいくつかの粒界のような、固有の、または意図的に加えられた、少なくともいくつかの内部欠陥または表面欠陥を通常含んでいるという事実を考慮するために、層１４の説明に用いられる。「実質的に」という語は、いくつかのドーパントがバルク半導体の結晶構造を歪ませるか、そうではなくとも結晶構造に影響を与えるという事実も反映する。
【００２７】
議論の目的のため半導体層１４はシリコンで形成されるとする。しかし、半導体材料を、シリコンベース半導体または、III-Ｖ族半導体、II-IV族半導体、II-IV-Ｖ族半導体等のような、その他のいずれかのタイプの半導体とし得ることは当然である。そのような材料の例には、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、ＧａＰ及びＩｎＰがある。
【００２８】
半導体層１４の厚さは、約５ｎｍから約１０μｍ（１００００ｎｍ）の間、一般には約５００ｎｍと９００ｎｍの間とすることができるが、構造１０の特定の用途に依存して、より大きな厚さを含むその他の厚さを用いることができる。
【００２９】
半導体材料１４は様々な方法によって基板１２上に形成することができる。例えば、半導体材料は、真空蒸着またはスパッタリングにより、あるいは、例えばイオン注入及び剥離により、比較的厚い半導体ウエハを基板に接合して、比較的厚い（例えば約６００〜１５００μｍ）半導体層を比較的薄い（例えばほぼ５００ｎｍ）半導体層まで厚さを減じることによって、形成することができる。剥離法は、例えば、米国特許出願第１１/１５９８８９号明細書に説明され、この明細書の内容はその全体が本明細書に参照として含まれる。このプロセスのいくつかの工程は以下に論じられる。本発明の実施形態の以下の説明は剥離法に関して論じられるが、当業者であれば、本明細書に説明される研磨方法がその他の方法で形成された半導体−基板構造の研磨に適用できることを認めるであろう。
【００３０】
米国特許出願第１１/１５９８８９号明細書に説明され、図２に示されるように、半導体ウエハ２２の表面に比較的微小な細孔をもつ第１の多孔質層２０が形成される。議論の目的のため、半導体ウエハ２２は実質的に単結晶のＳｉウエハであることが好ましいが、その他のいずれか適する半導体材料を用いることもできる。
【００３１】
第１の多孔質層２０は、電気化学的エッチングプロセスである、陽極酸化によってつくることができる。適する電解質溶液に半導体ウエハ２２が浸漬され、一対の電極の一方として用いられる。他方の電極は、対応する半導体材料（例えばシリコン）、白金、貴金属またはその他いずれかの適する金属または導電材料のような、いずれか適する材料で形成することができる。
【００３２】
半導体ウエハ２２が陽極として動作するような電位をもつことが好ましい電圧が電極間に印加される。電圧の大きさは、半導体ウエハ２２の表面の電気化学的エッチングをおこすに適する電流が半導体ウエハ２２、電解質溶液及び他方の電極を通って流れるように、調節されることが好ましい。陽極酸化プロセスを用いてつくられる細孔は第１の多孔質層２０内においてｎｍスケールであることが好ましい。
【００３３】
図３を参照すれば、第１の多孔質層２０の細孔より第２の多孔質層２４の細孔が比較的大きくなるように、第１の多孔質層２０の下に第２の多孔質層２４が形成されることが好ましい。
【００３４】
当業者であれば、電流振幅、電解質濃度、電極及び溶液の比抵抗及び印加時間が、特定の細孔寸法、細孔密度及び層厚に関する変数であることを認めるであろう。例として、第２の多孔質層の厚さは第１の多孔質層２０とほぼ同じ厚さにすることができる。
【００３５】
半導体ウエハ２２は洗浄されることが好ましく、第１の多孔質層２０は軽く酸化されることが好ましい。酸化物層の厚さは約１ｎｍから約３ｎｍであることが好ましい。
【００３６】
次に図４を参照すれば、第１の多孔質層２０上に直接または間接にエピタキシャル半導体層２６を形成することができる。上記の例に合せ、エピタキシャル層２６はシリコン層であることが好ましいが、他の半導体材料を用いることができる。エピタキシャルシリコン層は、化学的気相成長、スパッタリング、電子ビーム蒸着、熱蒸着またはその他の適するプロセスで形成することができる。エピタキシャルシリコン層２６は、実質的に単結晶構造を有することが好ましく、約５ｎｍと約１０μｍ（１００００ｎｍ）の間の厚さとすることができるが、構造１０の特定の用途に応じて、より大きな厚さを含む別の厚さを用いることができる。次いでガラス基板１２が、例えば電解プロセスを用いて、エピタキシャル半導体層２６に接合される。
【００３７】
電解プロセスの初めの工程として、ガラス基板１２が洗浄され、いずれか適する表面処理工程が施される。次いで、ガラス基板はエピタキシャル半導体層２６に接触させられる。接触の前または後に、半導体ウエハ−エピタキシャル層構造（端的には「ウエハ２２」）及びガラス基板１２は微分温度勾配の下で加熱される。
【００３８】
ガラス基板２２と半導体ウエハ２２の間の温度差が安定すると、いかなるスペーサも取り外され、中間集成体に機械的圧力が印加される。
【００３９】
ガラス基板１２及び半導体ウエハ２２は加熱され、中間集成体にかけて、好ましくは半導体ウエハ２２を正電極にし、ガラス基板１２を負電極にして、電圧が印加される。電圧の印加はガラス基板１２内のアルカリイオンまたはアルカリ土類イオンを半導体／ガラス界面から離してガラス基板１２内に移動させる。これは、（ｉ）アルカリイオンまたはアルカリ土類イオンのない界面を形成する、及び（ii）ガラス基板１２は非常に反応性が高くなり、比較的低温における熱の印加によりエピタキシャル半導体層２６に強く接合する、という２つの機能を果たす。あらかじめ定められた時間にわたり中間集成体を上記条件の下に維持した後、電圧を取り除き、中間集成体を室温まで冷却させる。次いで、薄いエピタキシャル成長半導体層２６が接合されているガラス基板２８を得るために、半導体ウエハ２２とガラス基板１２は分離され、半導体ウエハ２２とガラス基板１２が未だに互いに少しでも束縛されていれば、分離には若干の剥離工程が含まれ得る。
【００４０】
分離は熱応力による第２の多孔質層２４の大きな細孔の断裂によって達成されることが好ましい。あるいはまたはさらに、分離を容易にするために水ジェットカッティングのような機械的応力または化学エッチングを用いることができる。
【００４１】
したがって、分離後は図５に示されるように、得られる構造１０はガラス基板１２を有することができ、半導体層１４は基板に接合されたエピタキシャル半導体層２６及び（第２の多孔質層２４の一部ではなくとも）第１の多孔質層２０の少なくとも一部を有することができる。その後、ガラス基板１２上の所望の厚さの半導体層１４を得るため、本発明の研磨手法にしたがって半導体層の表面が研磨される。
【００４２】
薄膜の研磨は半導体ウエハ業界で周知である。しかし、半導体業界では薄膜は一般に平坦かつ平行な表面を有する基板上に被着される。そのような材料は容易に従来の化学機械平坦化（ＣＭＰ）法による半導体材料除去に適合する。
【００４３】
ＣＭＰ研磨法が有する非一様膜厚を修正できる能力は限られている−ＣＭＰ研磨法は基本的に、ウエハが平坦化されるまで高地点を優先的に除去することによって膜を加工するために大きな（研磨されるべき半導体ウエハより一般に大きい）研磨パッドを用いる、平均化プロセスである。ウエハが平坦化されてしまうと、その後に継続される研磨の結果は材料のバルク除去である。所望の表面仕上げを達成するために最終研磨工程が実施されることが多い。一般に、材料除去プロセスのそれぞれの段階に対して異なる硬度及びコンプライアンスをもつ研磨パッドが用いられる。研磨パッドの適切な硬度を定めるための一要因は、研磨されるべき半導体層の表面波打ちに適するレベルのパッド形状整合を与える必要性である。基板は平坦であるが、膜厚が変動していれば、高地点から優先的に膜材料を除去することにより膜厚を平坦化するためにはより硬いパッドが用いられることになろう。第１の研磨工程は柔軟な下層に結合された硬パッド表面を用いて実施されることになろう。緩衝された硬表面が最も平坦な表面を高材料除去率とともにもたらす。第２の研磨工程は、続いて柔軟で形状整合性の高いパッドを用いて、最も平滑な表面をもたらす。
【００４４】
基板が低周波数の波打ちを有するが、膜厚は極めて一様であれば、膜の上面に形状整合させて、一様な量の膜材料を除去するために、より軟質のパッドが用いられることになろう。
【００４５】
上述したＣＭＰプロセスはいずれも、それぞれの目標誤差の修正に対して限られた能力しかもたず、かなりの材料除去が必要になると制御能力が失われがちである。一般に、ＣＭＰによる材料除去の一様性は除去されるべき膜厚の約５％に制限される。したがって膜厚許容度は最終膜厚の５％であることが多い。したがって、ＣＭＰによって８０ｎｍまで厚さが減じられる、初期膜厚が５００ｎｍの膜については、実膜厚変動は、４ｎｍの所要変動に対して、約２１ｎｍになるであろう。
【００４６】
ディスプレイ用途に用いられるＳＯＩ構造には一般に、基板としてフラットパネルディスプレイ用に製造される、薄く（例えば、約０.７ｍｍ未満のオーダーの厚さの）、透明ガラスが用いられる。ガラスの表面は一般に、ピッチ及び振幅が一定ではない平坦性、並びに一定ではない全厚さ変動（ＴＴＶ）を有する。そのような基板の（一般に基板の表面平坦性における山対谷偏差として測定される）波打ちは、一般に約２０μｍより小さいが、半導体層得厚より一般に少なくとも１桁は大きい。例えば、初期半導体厚を約５００ｎｍとすれば、基板（したがって基板上に被着される半導体層）の波打ちは５μｍ以上になり得る。この大きな波打ちのため、従来のＣＭＰ法を用いて基板を一様な厚さに研磨することは困難または不可能になる。以下の議論により、例として、ＣＭＰの様々な限界が一層明確になるであろう。
【００４７】
ここで図６を参照すれば、真空プラテン３０上に支持され、半導体層１４ａがその上面に形成された基板１２ａからなる、半導体−基板積層１０ａの図が示されている。ウエハ１０ａは低周波数で小振幅の平坦性誤差を、小ＴＴＶとともに、示す。例えば、ウエハは厚さが実質的に一様であるが低周波数の波打ちを有する。この形状は半導体／エレクトロニクス工業で用いられる代表的なシリコンウエハを例示している。図７に示されるように、図６のウエハ１０ａは真空プラテン３０によって引きつけられて容易に平坦になることができて、ウエハはＣＭＰ仕上げに対する理想的な候補になる。
【００４８】
図８は、半導体層１４ｂがその上面に形成されている基板１２ｂからなり、高周波数、小ＴＴＶ誤差を示す半導体ウエハ１０ｂを示す−このウエハはやはり厚さが実質的に一様であるが波打ちが激しくなっている。図９に示されるように、そのようなウエハは真空プラテン３０によって引きつけて所定の形状にすることができない。材料除去に大きなパッドを用いる従来の研磨では高地点から優先的に材料が除去される傾向があるであろう。
【００４９】
最後に、図１０は、半導体層１４ｃがその上面に形成されている基板１２ｃからなり、フラットパネルディスプレイガラスに一般的な高周波数リップル及び大ＴＴＶのいずれも示す、半導体ウエハ１０ｃを示す。すなわち、このウエハは、ほとんど基板の厚さ変動による、厚さ変動を有し、かなりの波打ちを有する。この基板−半導体ウエハも、図１１に示されるように、真空プラテン３０によって引きつけて平坦にすることはできない。ウエハ１０ｃの上面にある半導体層１２ｃの従来（ＣＭＰ）研磨では厚さが変動する半導体層が形成される傾向があり、さらに悪いことに、半導体層が局所的に完全に除去されて基板が露出したときには継ぎはぎ模様が現れる。すなわち、ＣＭＰは、半導体材料除去能力がガラス基板の平坦性及びＴＴＶに依存するから、そのようなＳＯＩ構造の研磨によく適しているとはいえない。薄いガラス基板上の半導体層を用いるガラス基板ＳＯＩ構造に対して適切な量の材料除去を実施するには、基板が非一様な厚さを有し、波打ちを示す（すなわち平板ではない）場合には特に、半導体材料を選択的に除去できると同時に基板の形状寸法及び半導体材料の除去特性の均一性にかかわらず、膜（半導体）厚一様性を維持できるプロセスが必要である。
【００５０】
本発明の実施形態にしたがえば、サブアパーチャ加工ツール（またはサブアパーチャ除去プロセス域）がＳＯＩ構造の半導体材料の面内を平行移動させられる。サブアパーチャが意味することは、研磨されるべきＳＯＩ構造よりも除去域がかなり小さく、膜厚変動を修正するために材料除去速度を変えることができるようにプロセスを修正できることである。機械的除去ツールを用いるサブアパーチャ研磨の代表例が図１２に示される。図１２は基板１２及び基板１２の上面の半導体層１４からなるＳＯＩ構造１０を示す。研磨部１８を有する研磨部材１６も示される。図１２に示される研磨部１８は、半導体材料に対して適切な粒度及び硬度の研磨粗粒を有する弧状外表面を有する。粗粒の粒度及び硬度の選択は、とりわけ、所望の材料除去量及び除去速度に基づいて選ばれるプロセス変数である。しかし、弧状外表面は必要ではなく、研磨部１８は研磨されるべき表面の形状のような要因に基づいて様々な形状をとり得ることに注意すべきである。研磨部１８は柔順であること、すなわち、研磨されている表面の形状に合せて変形できることが好ましい。サブアパーチャ材料除去域はある一時点において材料除去を受けている半導体材料の領域として定義される。例えば、図１２は研磨されている表面（例えば、半導体層の表面）と接している研磨部材１６を示す。研磨部１８と接している、材料の研磨面内の領域は、材料除去域３２であり、サブアパーチャ材料除去域の一次元表示として図１２に示される。図１３の斜視図には、サブアパーチャ材料除去域３２が半導体層１４の一部にわたる二次元領域として示される。図１３には、材料除去域を見ることができるように、研磨部材１６が透明であるとして示される。研磨部材１６がその一コンポーネントである、適するサブアパーチャ除去装置は、例えば、ビンガム（Bingham）等の米国特許第６７９６８７７号明細書に説明されており、この明細書の内容はその全体が参照として本明細書に含まれる。しかし、当業者であれば、材料除去域が工作物の寸法よりかなり小さい別の材料除去プロセスを有効に実施できることを認めるであろう。例えば、プラズマアシスト化学エッチングを適用することができる。
【００５１】
サブアパーチャ除去域３２の直下の半導体層１４の厚さを示す実時間データを提供するため、図１２に示されるように、半導体層の基板側から半導体層にプローブビーム３４が向けられる。すなわち、プローブビーム３４は基板１２の厚さを通過してから半導体層１４にあたる。プローブビーム３４は広帯域光源からの光であることが好ましい。広帯域光源からの広帯域光は、約２００ｎｍと８００ｎｍの間の波長範囲にわたって広がるスペクトル内容を有することが好ましい。半導体層の厚さを計算するための方法は周知であり、ここでは深く立ち入らない。簡略にいえば、基板上の半導体層はエタロンとして振る舞うことができる。反射で見れば、層（膜）は層の表面反射に重畳される干渉パターンを形成することができる。一般に、測定されるべき層内で反射されたプローブビーム３４からの光が適する捕捉デバイス（例えば、分光計、付帯する検出器及びその他の電子コンポーネント）によって捕捉され、得られたデータがコンピュータ及び適切なソフトウエアを用いて解析される、光学分光法が用いられる。半導体層の屈折率と組み合せれば、順次する干渉ピークの間隔をもちいて材料の厚さを計算することができる（例えば、フレッド・ゴールドスタイン（Fred Goldstein），「分光法による‘厚い薄膜’の膜厚（Film Thickness of ‘Thick Thin Film’ by Spectroscopy）」），真空コーター学会１９９８年講演会，米国マサチューセッツ州ボストン，を参照のこと）。基板１２に透明なガラスまたはガラス−セラミックを使用することにより、半導体層からの材料の除去と同時に従来の薄膜厚さ測定法を適用することが可能になり、よって閉ループフィードバック研磨プロセスが容易になる点が有利である。厚さ測定装置３６からのデータは、研磨が進んでいる間のサブアパーチャ除去域内の半導体層１４の中間膜厚をモニタするために用いられる。測定からのデータは、図１４のブロック図に示される、マイクロプロセッサ（コンピュータ等）３８を備える自動制御システムに組み入れることができ、マイクロプロセッサ３８は、次いで、（研磨部材１６を含む）研磨装置４０を制御し、よって例えば、特定の位置における研磨部材滞留時間、研磨部材回転速度、研磨されている表面に対する研磨部材角度等のような材料除去パラメータを調節または修正し、よっていずれか１つの位置において除去される材料の量を変えるために用いることができる。修正のために利用できる材料除去パラメータは、選ばれる特定の除去方法に適切なパラメータであろう。
【００５２】
材料除去域内の半導体層の閉ループフィードバックを容易にするため、研磨されている領域の近傍においてガラス基板を局地的に支持することができ、同時に材料除去域の反対側の基板表面へのアクセスも提供できる、支持デバイスを用いることができる。例えば、空気ベアリングまたは静水ベアリングのような、流体ベアリングは優れた支持体になる。図１５に示されるように、一実施形態において、支持体４２は空気ベアリングである。支持体（空気ベアリング）４２はプローブビームがそこを通過する中央開口４４を有する。支持体４２は空気のような加圧ガスがその中に注入される環状路４６も有し、加圧ガスはガス源（図示せず）から環状路４６の一端に注入され、支持されるべき基板の直近にある環状路の他端からでて、よって材料除去域３２の近傍でＳＯＩ構造１０を支持する。ＳＯＩ構造１０は、研磨部材１６をＳＯＩ構造１０に対して平行移動させることによるかまたはＳＯＩ構造１０を研磨部材１６に対して平行移動させることにより、研磨することができる。一実施形態において、プローブビーム３４及び研磨部材１６は、対向する関係で、静止位置に維持され、ＳＯＩ構造１０がプローブビームと研磨部材の間で平行移動される。例えば１つより多くの研磨部材を用いることにより、１つより多くの材料除去域を一度に適用することができる。
【００５３】
いくつかの実施形態においては、従来のＣＭＰ法を用いる荒研磨工程を初めに実施することが望ましいことがある。半導体層１４が荒研磨されて（すなわち、あらかじめ定められた量の半導体材料が層１４から除去されて）しまうと、次いで、本発明のサブアパーチャ研磨法にしたがって材料がさらに除去される。
【００５４】
本発明の別の実施形態において、半導体層の厚さ測定がサブアパーチャ材料除去域の近傍（すなわち、材料除去域の周囲の１つないしさらに多くの離散位置）で行われる、疑似閉ループ研磨構成を適用することができる。この手法が図１６に示される。中間厚測定は基板の下面（半導体材料の反対側）から行うことができるが、疑似閉ループ構成では一般に、基板の下面はアクセス不能であるとされており、したがって先に説明した閉ループ研磨プロセスの代替を提供する。（複数のプローブビーム３４による）材料除去域の周囲の複数の厚さ測定位置が用いられる場合、測定データから半導体層１４についての平均厚さを計算することができる。明らかに、疑似閉ループ研磨構成では、半導体層の中間厚測定値が材料除去域内の半導体層の位置においてとられる閉ループ構成によるほど正確な研磨作業は行われない。閉ループ研磨構成と同様に、疑似閉ループ構成では研磨と同時にとられる厚さ測定値が用いられる。測定は半導体材料がそこから除去されている半導体層表面と同じ表面から、可能な限り材料除去域の近くで、行われるから、材料除去にスラリーが用いられていれば、測定がなされるべき位置において半導体層上に比較的清浄な領域を設ける必要があり得る。これは、例えば、所望の位置で半導体材料上に向けられた空気または水の噴流を提供することによって、容易に行うことができる。空気噴流は（水のような）洗浄液流と組み合せることもできる。
【００５５】
本発明の上述した実施形態が、特にいかなる「好ましい」実施形態も、可能な実施形態の例に過ぎず、本発明の原理の明解な理解のために述べられているに過ぎないことは強調されるべきである。本発明の精神及び原理を実質的に逸脱せずに本発明の上述した実施形態に多くの変形及び改変がなされ得る。そのような改変及び変形は全て、本開示及び本発明の範囲内に含められ、添付される特許請求の範囲により保護されるとされる。
【図面の簡単な説明】
【００５６】
【図１】基板上面に半導体材料層を有する基板の側断面図である
【図２】図１のＳＯＩ構造の形成に関する中間構造の形成のプロセスを示す構造図である
【図３】図１のＳＯＩ構造の形成に関する中間構造の形成のプロセスを示す構造図である
【図４】図１のＳＯＩ構造の形成に関する中間構造の形成のプロセスを示す構造図である
【図５】図１のＳＯＩ構造の形成に関する図４の中間構造のいくつかの層を分離するプロセスを示す構造図である
【図６】低い周波数、小振幅の平坦度誤差及び小さい全厚さ変動（ＴＴＶ）を有する基板−半導体積層の斜視図である
【図７】真空プラテン上で平坦にされた図６の基板−半導体積層の斜視図である
【図８】高い周波数の平坦度誤差及び小さいＴＴＶを示している基板−半導体積層の斜視図である
【図９】真空プラテン上で図８の基板−半導体積層を平坦にしようとした結果の斜視図である
【図１０】高い周波数の平坦度誤差及び大きいＴＴＶのいずれをも有する基板−半導体積層の斜視図である
【図１１】従来のＣＭＰ法を用いて図１０の基板−半導体積層を研磨しようとした結果の斜視図である
【図１２】半導体と接している研磨部材を示している、基板上の半導体層を研磨する方法を示す側面図である
【図１３】材料除去域を示している、図１２の研磨方法の、透明画法の、斜視図である
【図１４】基板−半導体積層を研磨するためのシステムのブロック図である
【図１５】研磨作業中の空気ベアリングで支持された基板−半導体積層の斜視図である
【図１６】疑似閉ループフィードバックによって基板−半導体積層を研磨する方法の側断面図である
【符号の説明】
【００５７】
１０    ＳＯＩ構造
１２    基板
１４    半導体材料
１６    研磨部材
１８    研磨部
２０，２４    多孔質層
２２    半導体ウエハ
２６    エピタキシャル半導体層
３０    真空プラテン
３２    サブアパーチャ材料除去域
３４    プローブビーム
３６    厚さ測定装置
３８    マイクロプロセッサ
４０    研磨装置
４２    支持体
４４    中央開口
４６    環状路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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