(57)【要約】  ＮＡＮＤ型フラッシュメモリデバイスは、独特の設計のブースタープレートを備えている。ブースタープレートは読み出し動作とプログラム動作中にバイアスされ、多くの場合、浮遊ゲートへの結合によって、ゲートに蓄積された電荷をプログラムまたは読み出すのに必要な電圧レベルが低下する。ブースタープレートは、浮遊ゲート間の好ましくない結合を遮断することもできる。自己昇圧モード、局所自己昇圧モード及び消去領域自己昇圧モードを独特のブースタープレートと共に用いることで、読み出し／書き込みの信頼性と正確さがさらに改善される。したがって、本発明によれば、よりコンパクトで信頼性の高いメモリデバイスを実現することが可能である。
2009521776.tif 000002
【特許請求の範囲】
【請求項１】
第１選択ゲート、複数の浮遊ゲート、及び、第２選択ゲートを有するＮＡＮＤアーキテクチャのトランジスタのストリングを有するフラッシュメモリデバイスにおける方法であって、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線上には存在しないブースタープレートを提供し、
複数の選択されていないワード線とブースタープレートに読み出し電圧レベルを印加することによって、選択されたワード線の下の浮遊ゲートに蓄積されている電荷を読み出し、その際に、読み出し電圧レベルをブースタープレートとブースタープレートへの印加読み出し電圧レベルがないときに必要とされる値未満とすることを特徴とする方法。
【請求項２】
第１選択ゲート、複数の浮遊ゲート、及び、第２選択ゲートを有するＮＡＮＤアーキテクチャのトランジスタのストリングを有するフラッシュメモリデバイスにおける方法であって、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、ワード線の上部表面を覆っていないブースタープレートを提供し、
複数の選択されていないワード線に読み出し電圧を印加すると共にブースタープレートに読み出し電圧以上の電圧を印加することによって、選択されたワード線の下の浮遊ゲートに蓄積されている電荷を読み出し、その際に、読み出し電圧をブースタープレートとブースタープレートへの印加読み出し電圧レベルがないときに必要とされる値未満とすることを特徴とする方法。
【請求項３】
第１選択ゲート、複数の浮遊ゲート、及び、第２選択ゲートを有するＮＡＮＤアーキテクチャのトランジスタのストリングを有するフラッシュメモリデバイスにおける方法であって、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線上には存在しないブースタープレートを提供することを特徴とする方法。
【請求項４】
第１選択ゲート、複数の浮遊ゲート、及び、第２選択ゲートを有するＮＡＮＤアーキテクチャのトランジスタのストリングを有するフラッシュメモリデバイスにおける方法であって、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線上には存在しないブースタープレートを提供し、
選択された浮遊ゲートの上のワード線に第１電圧レベルを印加し、プログラミング電圧未満の第２電圧レベルを選択されていないワード線に印加し、第２電圧レベル以上かつ第１電圧レベル未満の第３電圧をブースタープレートに印加することによって、選択された浮遊ゲートをプログラムすることを特徴とする方法。
【請求項５】
ブースタープレートの提供と、ブースタープレートへの第３電圧レベルの印加によって、ブースタープレートが提供されず、第３電圧が印加されなかった場合における選択された浮遊ゲート中に電荷を発生させるのに必要な第１電圧レベルが減少することを特徴とする請求項４に記載の方法。
【請求項６】
メモリセルのストリングを有するフラッシュメモリデバイスのセルをプログラムするのに必要なプログラム電圧レベルを減少させる方法であって、ストリングは複数の浮遊ゲートを有しており、この方法は、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線を覆っていないブースタープレートを提供し、
選択された浮遊ゲートの上の複数のワード線にプログラム電圧を印加し、
プログラム電圧の印加と同時に、ブースタープレートと共に選択された浮遊ゲートに第２電圧を印加し、ブースタープレートに印加された第２電圧によってセルをプログラムするのに必要なプログラム電圧のレベルが減少することを特徴とする方法。
【請求項７】
さらに、１つ以上の選択されていない浮遊ゲートの上のワード線に第３電圧を印加し、その際に、第３電圧のレベルを第２の電圧のレベル未満とすることを特徴とする請求項６に記載の方法。
【請求項８】
第１選択ゲート、複数の浮遊ゲート、及び、第２選択ゲートを有するトランジスタを有するストリングを有するＮＡＮＤアーキテクチャを有し、ワード線が、ストリングの軸に対して直交しており、複数のワード線の各々がストリングの浮遊ゲートの上にあるフラッシュメモリデバイスにおける方法であって、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線上には存在しないブースタープレートを提供し、
選択されたワード線に第１電圧レベルを有するプログラミング電圧を印加し、その際に、第１電圧レベルをストリング中のワード線の位置によって変化させ、
ブースタープレートにバイアス電圧を印加し、その際に、バイアス電圧をストリング中の選択されたワード線の位置によって変化させた第２電圧レベルとすることを特徴とする方法。
【請求項９】
選択されたワード線が最初のワード線であった場合に、バイアス電圧をＶｐａｓｓに等しくすることを特徴とする請求項８に記載の方法。
【請求項１０】
選択されたワード線が最後のワード線であった場合に、バイアス電圧をゼロボルトに等しくすることを特徴とする請求項８に記載の方法。
【請求項１１】
選択されたワード線がストリングの中心であった場合に、バイアス電圧をＶｒｅａｄに等しくすることを特徴とする請求項８に記載の方法。
【請求項１２】
第１電圧レベルを、ストリング中の最初の位置から最後の位置に向かうに従って、比例的にインクレメントさせることを特徴とする請求項８に記載の方法。
【請求項１３】
ブースタープレートバイアス電圧を、ストリング中の最後の位置から最初の位置に向かうに従って比例的にインクレメントさせることを特徴とする請求項１２に記載の方法。
【請求項１４】
第１電圧レベルとブースタープレートバイアス電圧の一方が、他方がストリング内の位置が上がることによって増加すると、低下することを特徴とする請求項８に記載の方法。
【請求項１５】
メモリセルのストリングを有するフラッシュメモリデバイスの浮遊ゲートをプログラムするのに必要なプログラム電圧レベルを減少させる方法であって、ストリングは複数の浮遊ゲートを有しており、この方法は、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線を覆っていないブースタープレートを提供し、
選択された浮遊ゲートの上の選択された複数のワード線にプログラム電圧を印加し、
プログラム電圧の印加と同時に、ブースタープレートと共に選択された浮遊ゲートに第２電圧を印加し、ブースタープレートに印加された第２電圧によって選択された複数のワード線の少なくとも１つに対する浮遊ゲートをプログラムするのに必要なプログラム電圧のレベルが減少することを特徴とする方法。
【請求項１６】
基板から形成されるフラッシュメモリデバイスであって、
第１選択ゲート、複数の浮遊ゲート、及び、第２選択ゲートを有するＮＡＮＤアーキテクチャのトランジスタのストリングと、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線と、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在するブースタープレートを有し、
複数のワード線の上面が、所定の基準点からほぼ距離ｘのところにあり、
複数のフィンガの上面も、所定の基準点の上部表面からほぼ距離ｘのところにあることを特徴とするフラッシュメモリデバイス。
【請求項１７】
複数のフィンガが、ワード線の下の浮遊ゲートの間を伸張していることを特徴とする請求項１６に記載のフラッシュメモリデバイス。
【請求項１８】
フィンガが、基板の上部表面にまで伸張しており、これによって、浮遊ゲートの下面からワード線の上面まで伸張していることを特徴とする請求項１７に記載のフラッシュメモリデバイス。
【請求項１９】
デバイスの動作中にブースタープレートにバイアスされることによって、外乱の影響を最小化することを特徴とする請求項１６に記載のフラッシュメモリデバイス。
【請求項２０】
基板から形成されるフラッシュメモリデバイスであって、
第１選択ゲート、複数の浮遊ゲート、及び、第２選択ゲートを有するＮＡＮＤアーキテクチャのトランジスタのストリングと、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線と、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線の間に存在し、ワード線に平行であり、ワード線の上部表面を覆っていないブースタープレートを有していることを特徴とするフラッシュメモリデバイス。
【請求項２１】
基板から形成されるフラッシュメモリデバイスであって、
第１選択ゲート、複数の浮遊ゲート、及び、第２選択ゲートを有するＮＡＮＤアーキテクチャのトランジスタのストリングと、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線と、
隣接するワード線の間に存在する複数のフィンガとこれらのフィンガの連結部分を有し、ワード線の上部表面の上には存在していないブースタープレートを有していることを特徴とするフラッシュメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、フラッシュＥＥＰＲＯＭ（電気的消去可能かつプログラム可能なＲＯＭ）タイプの不揮発性半導体メモリに関し、より詳しくは、ＮＡＮＤタイプのメモリセルアレイを動作させる構造と方法に関する。
【背景技術】
【０００２】
商業的に成功した不揮発性メモリ製品が多く存在する。これらのメモリ製品は、特に、フラッシュＥＥＰＲＯＭセルのアレイを用いる小型カードという形態で今日使用されている、
【０００３】
一般的なフラッシュＥＥＰＲＯＭの１つのアーキテクチャとして、ＮＡＮＤアレイが利用されている。このアーキテクチャでは、メモリセルからなる多数のストリングが、個々のビット線（ＢＬｓ）と基準電位との間で１つ以上の選択トランジスタを介して接続されている。ＮＡＮＤアレイは技術上公知であり、現時点ではさまざまな消費者用デバイスに広く利用されている。このようなアレイの一部を、図２Ａの平面図に示す。ＢＬ０〜ＢＬ４（このうちのＢＬ１〜ＢＬ３を１２〜１６としても示す）は、縦方向にグローバルな金属製のビット線（図示せず）に対する拡散層としてのビット線接続部を表している。各ストリング中に４つの浮遊ゲートメモリセルを示しているが、一般的には、個々のストリングは１６、３２またはそれ以上の、浮遊ゲートなどが配列されたメモリセル電荷蓄積素子を含んでいる。ＷＬ０〜ＷＬ３と示されている制御ゲート（ワード）線（図２Ａを線Ａ−Ａで切った断面図である図２ＢではＰ２と示されている）と、ストリング選択線ＳＧＤおよびＳＧＳは、ポリシリコン製の浮遊ゲート（図２ＢではＰ１と示されている）を含む行の上を複数のストリングにまたがって伸張している。但し、トランジスタ４０と５０の場合、その制御ゲートと浮遊ゲートが電気的に接続されている場合がある（図示せず）。制御ゲート線は、一般的には、図２Ｂに示すように、浮遊ゲート上に自己整合スタックとして形成されており、中間の誘電体層１９を介して互いに容量結合する。ストリングの上端部と下端部は、周辺部から電気的に駆動されるその起動ゲートとして浮遊ゲート材料（Ｐ１）を用いているトランジスタを共に介してビット線と共通ソース線にそれぞれ接続されている。浮遊ゲートと制御ゲート間のこの容量結合によって、浮遊ゲートに結合している制御ゲートの電圧が上昇し、これによって浮遊ゲートの電圧が上昇する。列の内部の個々のセルは、各ワード線に比較的高い電圧が印加されるとともに該当する選択された１つのワード線に比較的低い電圧が印加されることでストリング中の残りのセルがオンし、これによってプログラミング中に読み出し及び検証される。これによって、各ストリング中を流れる電流が、主として、選択されたワード線の下方にあるアドレス指定されたセルに蓄積されている電荷のレベルによって決まる。一般的には、この電流は、多数のストリングに対して同時に検出されて、行に含まれる浮遊ゲートの電荷レベル状態が同時に読み取られる。
【０００４】
ＮＡＮＤタイプのフラッシュメモリとその動作に関連する例が、その全体を参照してここに組み込む以下の米国特許／特許出願に記述されている：米国特許第５，５７０、３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第６，４５６，５２８号および第６，５２２，５８０号。
【０００５】
最も一般的には、現在のフラッシュＥＥＰＲＯＭアレイの電荷蓄積素子は、ドープされたポリシリコン材料からなる導電性の浮遊ゲートである。しかしながら、必ずしも導電性ではないが、電荷蓄積能力を持つ他の材料も使用可能である。このような代替の材料の例として、窒化シリコンがある。このようなセルは、１９９１年４月に発行されたＩＥＥＥのソリッドステート回路ジャーナルの第２６巻の第４号の４９７〜５０１ページの、タカアキ・ノザキらによる「A 1-Mb EEPROM with MONOS Memory cell for Semiconductor Disk Application」という記事に説明されている。
【０００６】
一般的な不揮発性フラッシュアレイのメモリセルは、同時に消去される個々のブロックに分割されている。すなわち、ブロックには、消去の単位として他とは別に一度に消去される最小数のセルが含まれる。但し、１回の動作で２ブロック以上が消去されることもある。一般的に、各ブロックは１ページ以上のデータを記憶する。このページとは、プログラミングと読み出しの基本的な単位として、データのプログラミング動作と読み出し動作を同時に受ける最小数のセルである。但し、１回の動作で、２ページ以上がプログラムされたり読み出されたりすることもある。一般的に、各ページは、１セクター以上のデータを記憶する。セクターのサイズは、ホストシステムによって定義される。磁気ディスクドライブに対して規定されている基準による一例では、セクターは５１２バイトのユーザデータに、ユーザデータおよび／またはそれが記憶されているブロックに関する数バイトのオーバーヘッド情報を加算したものである。
【０００７】
ほとんどすべての集積回路応用分野と同様に、集積回路機能の実現に必要なシリコン基板領域を縮小しようという圧力は、フラッシュＥＥＰＲＯＭアレイに対しても存在する。シリコン基板の所定領域に記憶可能なデジタルデータの量を増加させて、所定寸法のメモリカードや他のタイプのパッケージの記憶容量を増すこと、または容量を増して寸法を減らすことが、絶えず望まれている。データの記憶密度を増すもう一つの方法は、メモリセルの電荷蓄積素子１つ当たりに２ビット以上のデータを記憶することである。これは、電荷蓄積素子の許容電圧または電荷蓄積ウインドウを３つ以上の状態に分割することによって達成される。４つの状態を用いると、各セルは２ビットのデータを記憶可能となる。状態が８つあれば、各セルは３ビットのデータが記憶される。複数状態のフラッシュＥＥＰＲＯＭ構造体の動作は、米国特許第５，０４３，９４０号、第５，１７２，３３８号、第５，５７０，３１５号および第６，０４６，９３５号に記載されている。
【０００８】
ＮＡＮＤストリングを用いたフラッシュメモリシステムの一般的なアーキテクチャは、ＮＡＮＤアレイを含んでいる。各アレイは、複数のＮＡＮＤストリングを含んでいる。例えば、図３は、図２Ａのメモリアレイのうちの３つのＮＡＮＤストリング１１、１３、１５を示しているが、このアレイは４つ以上のＮＡＮＤストリングを含んでいる。図Ａ３の各ＮＡＮＤストリングは、２つの選択トランジスタと４つのメモリセルを含んでいる。例えば、ＮＡＮＤストリング１１は、選択トランジスタ２０、３０及びメモリセル２２、２４、２６、２８を含んでいる。ＮＡＮＤストリング１３は、選択トランジスタ４０、５０及びメモリセル４２、４４、４６、４８を含んでいる。各ストリングは、選択トランジスタ（例えば、選択トランジスタ３０と選択トランジスタ５０）によってソース線に接続されている。選択線ＳＧＳは、ソース側の選択ゲートを制御するために用いられる。ＮＡＮＤストリングは、選択線ＳＧＤによって制御される選択トランジスタ２０、４０によってそれぞれのビット線に接続されている。他の実施形態では、選択線が必ずしも共通とは限らない。ワード線ＷＬ３は、メモリセル２２の制御ゲートとメモリセル４２の制御ゲートに接続されている。ワード線ＷＬ２は、メモリセル２４の制御ゲートとメモリセル４４の制御ゲートに接続されている。ワード線ＷＬ１は、メモリセル２６の制御ゲートとメモリセル４６の制御ゲートに接続されている。ワード線ＷＬ０は、メモリセル２８の制御ゲートとメモリセル４８の制御ゲートに接続されている。以上のように、各ビット線と各ＮＡＮＤストリングが、メモリセルのアレイの列を構成している。ワード線（ＷＬ３、ＷＬ２、ＷＬ１およびＷＬ０）は、このアレイの行を構成している。各ワード線が、行の中の各メモリセルの制御ゲートに接続されている。例えば、ワード線ＷＬ２は、メモリセル２４、４４、６４の制御ゲートに接続されている。
【０００９】
図３Ｂは、各々が共通のワード線の集合によって制御されるいくつかのＮＡＮＤアレイを示す回路図である。図２Ａと図３のアレイは、図３Ｂでは最上部のアレイとして示されている。図３Ｂに示すように、同じアレイ中にある各ＮＡＮＤストリング（例えば、１１、１３）は、共通のソース線と複数のビット線１２、１４、．．．のうちの１つに接続されており、ワード線の共通の集合（ＷＬ０〜ＷＬ３）によって制御される。
【００１０】
各メモリセルは、データ（アナログデータまたはデジタルデータ）を記憶することができる。１ビットのデジタルデータを記憶するとき（バイナリメモリセル）、このメモリセルの可能な閾値電圧の範囲は、論理データ「１」と「０」を割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、電圧閾値は、メモリセルが消去された後に負の値となり、論理「１」と定義される。プログラム動作の後では閾値電圧は正の値となり、論理「０」と定義される。閾値電圧が負のときに制御ゲートに０ボルトが印加されて読み出しが試みられると、メモリセルに電流が流れ、論理１が記憶されていることが示される。閾値電圧が正のときに読み出し処理が試みられると、メモリセルはオンせず、論理０が記憶されていることが示される。メモリセルは、複数レベルの情報、例えば、複数ビットのデジタルデータを記憶することも可能である。複数レベルのデータを記憶する場合、可能な閾値電圧の範囲は、データのレベルの数に分割される。例えば、４つのレベルの情報を記憶する場合、４つの閾値電圧範囲が存在し、各範囲に対して１つのデータ値が割り当てられる。複数（例えば、３つ以上）の範囲の閾値電圧に区分することによってデータを記憶するメモリは、多重状態メモリとして知られている。ＮＡＮＤタイプのメモリの一例では、消去動作後の閾値電圧は負であり、「１１」と定義される。状態「１０」、「０１」および「００」に対しては、正の閾値電圧が用いられる。
【００１１】
ＮＡＮＤ型フラッシュメモリセルをプログラムするときには、制御ゲートにプログラム電圧が印加されるとともに、プログラムするように選択されたＮＡＮＤストリングのチャネル領域が接地（０Ｖ）される。ＮＡＮＤストリング下のチャネル領域から電子が浮遊ゲートに注入される。電子が浮遊ゲートに蓄積されると、この浮遊ゲートは負に帯電し、セルの閾値電圧が上昇する。選択されたＮＡＮＤストリングのチャネル領域を接地するために、対応するビット線が接地（０Ｖ）され、さらに、ＳＧＤが選択されたトランジスタの閾値電圧より高い十分な高電圧（一般的には、例えば、３．３ボルトのＶｄｄ）に接続される。プログラムされるセルの制御ゲートにプログラム電圧を印加するために、プログラム電圧が適切なワード線に印加される。上述したように、ワード線は、同じワード線を共用する他の各ＮＡＮＤストリング中の１つのセルにも接続されている。例えば、図３Ａのセル２４をプログラムするときには、プログラム電圧はセル４４の制御ゲートにも印加される。これは、これら両方のセルが同じワード線を共有しているからである。あるワード線上にある１つのセルを、同じワード線に接続されている他のセルをプログラムすることなくプログラムしたい場合、例えば、セル２４をプログラムしてセル４４はプログラムしたくないときに問題が発生する。プログラム電圧はワード線に接続されているすべてのセルに印加されるため、このワード線上にある選択されていないセル（プログラムされることになっていないセル）が意図せずにプログラムされることがある。例えば、セル４４はセル２４に隣接している。セル２４をプログラムするとき、セル４４が意図せずにプログラムされることが懸念される。選択されたワード線上の選択されていないセルが意図せずにプログラムされることは、「プログラム外乱」と呼ばれる。より一般的にいえば、「プログラム外乱」は、プログラミング動作中に発生する可能性があるなんらかの好ましくない閾値電圧のズレを指すために用いられ、正のズレから負のズレかに関わらず、選択されたワード線に限られずに用いられる。
【００１２】
プログラム外乱を防止することが可能な技術はいくつか存在する。「自己昇圧法」（「ＳＢ」）として知られている１つの方法が、１９９５年１１月に発行されたソリッドステート回路ジャーナルの第３０巻の第１１号の１１４９〜１１５５ページの「A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme」中でスー（Ｋ．Ｄ．Ｓｕｈ）らによって提案されている。ＳＢ方式を用いてプログラムしている間は、選択されていないＮＡＮＤストリングのチャネル領域は、その対応するビット線から電気的に絶縁される。次に、中間パス電圧（例えば、１０ボルト）が選択されていないワード線に印加され、高いプログラム電圧（例えば、１８ボルト）が選択されたワード線に印加される。選択されていないＮＡＮＤストリングのチャネル領域は選択されていないワード線に対して容量結合され、選択されていないＮＡＮＤストリングのチャネル領域に電圧（例えば、結合比が０．６であると仮定すると、６ボルト）が発生する。このいわゆる「自己昇圧」によって、選択されていないＮＡＮＤストリングのチャネル領域と、選択されたワード線に印加されるプログラム電圧との間の電位差が減少する。その結果、選択されていないＮＡＮＤストリング中のメモリセルと、特に、選択されたワード線上にあるこのようなストリング中のメモリセルに対して、トンネル酸化物の両端の電圧、すなわち、プログラム外乱がかなり軽減される。ＮＡＮＤストリングアレイと昇圧に関するさらなる情報については、その全体を参照してここに組み込む、ヘミンク（Ｇｅｒｔｊａｎ  Ｈｅｍｉｎｋ）に発行された米国特許出願第１０／７７４，０１４号を参照されたい。
【００１３】
ＮＡＮＤストリングは、一般的に（常にではないが）、ソース側からドレイン側に向けて、例えば、メモリセル２８からメモリセル２２に向けてプログラムされる。プログラミングプロセスがＮＡＮＤストリングの最後の（または最後に近い）メモリセルをプログラムする準備ができており、抑止されているストリング（例えば、ストリング１３）上の事前にプログラムされるセルのすべてまたはほとんどがプログラムされると、この事前にプログラムされたセルの浮遊ゲート中には負の電荷が存在することになる。浮遊ゲートにこのような負の電荷が存在するため、予備充電を完全に実行することが不可能となる。この結果、ＮＡＮＤストリング下のチャネル領域の初期電位が低下し、このようなチャネル領域に対する次の自己昇圧の効果も低下する。したがって、選択されていないＮＡＮＤストリングのチャネル中の昇圧電位が十分に高くならず、最後の数個のワード線に対してプログラム外乱が未だ生じうる。例えば、プログラミング電圧がＷＬ３に印加された場合に、抑止されているストリング上のセル４８、４６および４４がプログラムされていると、これらメモリセル４４、４６および４８の浮遊ゲート中に負の電荷が発生している。これによって、自己昇圧プロセスによる昇圧レベルが制限され、セル４２にプログラム外乱が生じうる。
【００１４】
この問題に鑑みて、改善策として、ヤング（Ｔ．Ｓ．Ｊｕｎｇ）らが、ＩＳＳＣ９６のセッション２で、ＩＥＥＥのフラッシュメモリ、ペーパーＴＰ２．１の３２ページの「A 3.3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Application」の中で局所自己昇圧（「ＬＳＢ」）技術を提案している。
【００１５】
ＬＳＢ方式においては、抑止されているストリング上のメモリセル４４に対するプログラム外乱を軽減または防止するために、高いプログラミング電圧をワード線ＷＬ２に印加するときに、ワード線ＷＬ１とＷＬ３に０ボルトを印加して、メモリセル４２と４６をオフさせる。すると、メモリセル４４中のチャネル電位は、メモリセル４２、４６および４８のチャネル領域における自己昇圧の影響を受けないか、または、少なくともその影響が軽減される。したがって、メモリセル４４のチャネル領域のチャネル電位は、この高いプログラミング電圧Ｖｐｇｍによって、メモリセル４４のチャネル領域が残りのメモリセル４２、４６および４８での自己昇圧の影響を受けたときに得られる電圧レベルより高い電圧レベルまで自己昇圧される。これによって、メモリセル２４をプログラムするときにプログラム外乱が防止される。自己昇圧と局所自己昇圧に関するより詳細な説明に関しては、米国特許第６，１０７，６５８号、特にコラム６〜１０の説明を参照のこと。
【００１６】
局所自己昇圧法の代替方法として提案されているもう１つの技術が、タナカらに発行された米国特許第６，５２５，９６４号に記載されており、この技術は消去領域自己昇圧法（「ＥＡＳＢ」）として知られている。ＬＳＢではセルのプログラム外乱を防止するために選択されていないセルの両側のメモリセルをオフするのに対し、ＥＡＳＢでは選択されていないセルのソース側のメモリセルだけをオフする点で、ＥＡＳＢはＬＳＢと異なっている。例えば、メモリセル２４をプログラムする場合、メモリセル４２をオフすることなく、メモリセル４６だけをオフして、セル４４にプログラム外乱が発生することを防止する。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ＬＳＢとＥＡＳＢは多くの応用分野にとって有用であるが、それでも、これらの方式を現在の形態で用いるとき、特に、将来の世代のデバイスのメモリセルの寸法がより減少または縮小すると、ある種の問題が生ずる。したがって、改良された昇圧構造と昇圧方式が望まれている。
【課題を解決するための手段】
【００１８】
本発明によるＮＡＮＤメモリデバイスは、プログラミングや読み出しに際してエラーを起こしにくく、同時に、より小型化することが可能である。ワード線間を通っているとともにその上を通っていないフィンガを備えたブースタープレートによって結合が発生するが、この結合は、動作にとって有害なワード線の頂部への過度の結合を発生させることがなく、動作にとって有用なものとなる。隣接するセル間の好ましくない結合が解消されることによって、電圧閾値が上下にシフトする好ましくない動きが最小化される。これは、レベルが互いに接近しているマルチレベル分野では特に重要である。このブースタープレートを作成する際に用いられるプロセスと、これを用いているデバイスについて、説明する。
【００１９】
独自の昇圧方法を組み合わせて用いると、プレートとこれらの方法の組み合わせによって、発生し得るノイズが最小化され、また、利用する電圧レベルを適切に低下させることが可能となる。これによって外乱が最小化される。このような方法には、自己昇圧モード、局所自己昇圧モード、消去領域自己昇圧モードなどがある。
【発明を実施するための最良の形態】
【００２０】
本発明で利用される昇圧構造と昇圧ルーチンによって、一般的に、メモリアレイまたはメモリ構造の小型化が可能となり、また、その結果として、このような構造内でのデータの読み出しと書き込みの信頼性が向上する。この構造によって、必要とされる容量結合が増大し、同時に、動作にとっては有害な容量結合の増大が回避される。特に、ブースタープレートを組み込んだ従来の技術と比較すると、制御ゲート（ワード線）の容量が約８０％減少し、これによって、ワード線間の結合と、それに伴う好ましくないノイズが低減する。ブースタープレートを有していない従来の技術と比較すると、ワード線方向における浮遊ゲート間の結合が実質的に消滅する。
【００２１】
図１は、本発明の実施形態であるメモリ構造すなわちデバイス１００の断面図である。この断面図は、ワード線の方向すなわち軸に対して直角に、また、従来技術において解説し、図２Ａによって示されている断面Ａ−Ａに対して平行に取ったものである。ワード線としても知られているいくつかの制御ゲート１１２がこの断面図に示されている。中心のワード線には「ｎ番目」のワード線と参照番号が付けられており、他のワード線の位置は、この基準のワード線に関連付けて示されている。一般に、プログラミング動作を後で説明するときに、「ｎ番目」のワード線とは、所定動作に対する選択されたワード線のことである。
【００２２】
図１から分かるように、ワード線１１２は浮遊ゲート１１０上にある。ブースタープレート１１０のフィンガ１１０Ｂは、ワード線の間及び浮遊ゲートの間に配置されている。ブースタープレートのフィンガ１１０Ｂは、浮遊ゲートの底部からワード線の頂部にまで伸張している。これらフィンガは、図１のワード線１１２の頂部のレベルを超えて伸張してはいない。言い換えると、ブースタープレート１１０やフィンガ１１０Ｂのどの部分も、ワード線の上面の上または頂部には存在しない。この実施形態または他の実施形態では、基板または基板上の層などの基準となる固定点から測定して、フィンガの上面がワード線の上面より高くてもよい。しかしながら、これは、ブースタープレートとフィンガがワード線の上または上方に存在していることを意味するものと解釈すべきではない。ブースタープレート１１０の底部は、浮遊ゲート１１０の底部と同じ高さにある。これは基板１１８の頂部の高さ１１８Ａとすることが可能であるが、多くの場合は、浮遊ゲート１１０の底部と基板１１８の頂部との間に他の層が１つ以上存在する。このような層は、ブースタープレート１１０の底部と基板１１８の頂部との間にも存在していてもよい。この断面図は、アレイの中間部を示しており、ここではフィンガ１１０Ｂが接続されていない。この断面図では見えないが、ブースタープレートのフィンガはすべて、図６Ａと６Ｂから分かるように、デバイスの周辺部のブースタープレートの連結部分に結合されている。この連結部分は、一種の電気的バスと考えることが可能である。すなわち、ブースタープレート１１０全体が導電性であり、連結部分に印加された電圧は各フィンガ１１０Ｂに分配される。図４Ａに従来のデバイス２００の断面図を示す。このデバイスは、デバイス１００に類似しているが、ブースタープレートがない。ブースタープレート１１０のフィンガ１１０Ｂがある結果、従来デバイス２００に存在する浮遊ゲート同士間の結合がほとんど消滅する。これによって、外乱が最小化され、さまざまな動作で低い電圧レベルを用いることが可能となり、さらに、デバイスの小型化が可能となる。
【００２３】
デバイス１００中のブースタープレート１１０がワード線の上を伸張していないため、たとえワード線の頂部で結合があったとしても制限される。これは、図４Ｂに示す従来技術によるデバイス３００とは対照的である。図４Ｂでは、この断面図に示されているデバイス３００の一部が、ブースタープレートを除いて、図１に示すデバイスと構造的に類似している。デバイス３００のブースタープレート１１１は、ワード線１１２の頂部表面上に存在する固体の上部プレート部分１１１Ｂを有している。実質的には、デバイス３００中のブースタープレート１１１は、メモリアレイのワード線と浮遊ゲートを（連続した）毛布のように覆っている。これによって、プレート１１１と制御ゲート１１２と浮遊ゲート１１６の間で高いレベルの結合が生じる。しかしながら、後で述べるように、このような高いレベルの結合は、ワード線または制御ゲートの全体の容量を大幅に増加させるため、有用ではない。表Ｍ．２から分かるように、デバイス３００中の制御ゲート容量の合計は、デバイス２００のそれより７８％高く、本発明を実施しているデバイス１００のそれより４２％高い。制御ゲート（ＣＧ）結合は、読み出し動作と書き込み動作の際にノイズという問題を引き起こし、好ましくない。これは、誤差の度合いが極めて低く、かつ、日ごとに低くなっているマルチレベルメモリでは特に問題である。また、過度の制御ゲート結合によるノイズと干渉を最小化することは、このようなフラッシュデバイスを小型化し、容量を増加させる際のカギとなる。
【００２４】
以下の表Ｍ．１に、従来技術によるデバイス２００と３００に対する、本発明のデバイス１００の浮遊ゲート（ＦＧ）の相対的な容量値を示す。ＦＧ−ＦＧ結合とＦＧ−ＣＧ結合が、ワード線方向ではゼロパーセントに減少していることが分かる。このＦＧ−ＦＧ結合は、全体的容量が増したことによってビット線（ＢＬ）方向でも少し減少している。
【表１】
2009521776.tif 000003
【００２５】
以下の表Ｍ．２に、従来技術によるデバイス２００と３００に対する、本発明のデバイス１００のＣＧ容量値を示す。表Ｍ．２から分かるように、デバイス３００中の制御ゲート容量の合計は、デバイス２００のそれより７８％高く、本発明を実施しているデバイス１００のそれより４２％高い。上述したように、このような容量の大幅な増加が生じると、読み出し動作と書き込み動作の際にノイズという問題を引き起こすため、望ましくない。
【表２】
2009521776.tif 000004
【００２６】
読み出し動作
本発明の動作と長所の理解のために、読み出し動作で用いられる電圧のいくつかの例を以下の表に示す。これらは、単なる解説のための例または実施形態であり、もちろん、他の値を本発明で用いることが可能であることを理解すべきである。Ｖｐｌａｔｅは、ブースタープレート１１０に印加される電圧である。
【表３】
2009521776.tif 000005
【表４】
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【００２７】
ケース２では、Ｂｅｔａは約０．５ボルトであることが好ましい。ケース２の動作によって読み出し外乱の問題が最小化されるが、これは、Ｖｐｌａｔｅ電位がＢｅｔａだけ増加すると、選択されていないＷＬに印加されるＶｐａｓｓ値が、選択されていないＷＬに対するＶｒｅａｄ外乱効果が解消するレベル、または、少なくとも最小化するレベルにまで低下させることが可能となるからである。この低下が可能であるのは、ブースタープレートのフィンガとメモリセルの浮遊ゲートとの間の容量結合効果のためである。
【００２８】
プログラム動作
デバイス１００のメモリセルは、多くのさまざまな方法でプログラムすることが可能である。ブースタープレート１１０を、動作中、例えばプログラム動作中に、セルや浮遊ゲートが異なれば、これに対応した異なった電圧レベルでバイアスすることが可能である。もちろん、選択されたワード線（および関連する選択された浮遊ゲート）と選択されていないワード線の電圧レベルも変更可能である。ワード線の上部レベル、すなわち表面より上には来ないフィンガ１１０Ｂをもつブースタープレート１１０を用いると、従来型のデバイス、例えばデバイス３００の場合よりも正確で効果的な昇圧制御が可能となる。
【００２９】
自己昇圧（ＳＢ）モード、局所自己昇圧（ＬＳＢ）モードおよび消去領域自己昇圧（ＥＡＳＢ）モードを以下に説明する。他の変更やモードも、本発明の構造で用いることが可能である。現在のところでは、ＳＢモードとＥＡＳＢモードが、デバイス１００内で用いるのに好ましい。
【００３０】
自己昇圧モード
互いに異なった２つのケース、すなわち、シナリオに対する、ＳＢモード中でのＶｐｌａｔｅバイアス電位の例を以下に示す。
【表５】
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【００３１】
ブースタープレート１１０にＶｐａｓｓ電圧レベルを印加すると、非常に高い自己昇圧電位が得られる。
【表６】
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【００３２】
ブースタープレートにＶｐａｓｓ電圧レベルの電圧を印加すると良好な自己昇圧効果が得られるが、選択されていないワード線に対してＶｐａｓｓ電圧が印加された結果発生し得る外乱を最小化するためには、Ｖｐａｓｓレベルを最小化することが望ましい。Ｖｐａｓｓのレベルは、ブースタープレートに印加される電圧Ｖｐｌａｔｅを所定値Ａｌｐｈａだけ増加させることによって減少させることが可能である。これは、ブースタープレートとセルの浮遊ゲートとの間の結合のためである。Ａｌｐｈａはこの実施形態では約０．５ボルトであることが好ましいが、数ボルトまで変動させることが可能である。Ａｌｐｈａは、Ｖｐａｓｓによる外乱効果を最小化または消去するために、デバイスの特定の構造に基づいて選択される。
【００３３】
以下の表から分かるように、従来型のデバイス２００と比較して、どちらの自己昇圧ケースでも、浮遊ゲートに対して同じ電圧（例えば、１０Ｖ）を印加していても、プログラム電圧Ｖｐｇｍを下げることが可能である。すでに述べたように、これは、外乱や他の好ましくない結合効果を軽減するのに有効である。
【表７】
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【表８】
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【００３４】
局所自己昇圧モード
ＳＢモードとＥＡＳＢモードは好ましいモードであるが、ＬＳＢモードもまた、デバイス１００中で実施可能であるし、このデバイスで用いることが可能である。ＬＳＢモードでは、選択されたセルを他のセルから絶縁するために、正の電圧をブースタープレートに印加しない。
【表９】
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【００３５】
消去領域自己昇圧モード
ＥＡＳＢモードでは、ブースタープレート電圧は、どのワード線をプログラムするかによって変動する。ＮＡＮＤストリング中のセルと関連するワード線の数が時間経過と共に増加する傾向があることを考慮すると、各ワード線やブースタープレートに印加される電圧の可能な範囲に制限はない。しかしながら、３２個のワード線を有するセルの例はいくつかある。１つの例では、さまざまなワード線に印加されるＶｐｇｍ電圧は、最初のワード線（ＷＬ）から最後のワード線に移行するに連れて比例的に増減する。
【００３６】
別の例では、ＷＬ０〜ＷＬ３などの下位のＷＬの場合、Ｖｐｇｍでプログラム中に、ブースタープレート電圧ＶｐｌａｔｅはＶｐａｓｓまで増加する。ＷＬ４〜ＷＬ２７などの中位のＷＬの場合、Ｖｐｇｍでプログラム中に、ブースタープレート電圧Ｖｐｌａｔｅは、Ｖｒｅａｄ値またはこれに近い値である。ＷＬ２８〜ＷＬ３１などの高位のＷＬの場合、Ｖｐｇｍでプログラム中に、ブースタープレート電圧Ｖｐｌａｔｅは０Ｖまたはこれに近い値になる。
【００３７】
ＥＡＳＢケース１
ＥＡＳＢケース１では、以下の表に示すように、Ｖｒｅａｄに近い電圧がブースタープレート１１０に印加される。ブースタープレートがない従来の設計２００と比較して、Ｖｐｇｍのレベルは低い。これも、外乱と他の好ましくない結合を減らすには有利である。
【表１０】
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【表１１】
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【００３８】
ＥＡＳＢケース２
ＥＡＳＢモードのケース２は、ＥＡＳＢケース１を改良したものであり、好ましいＥＡＳＢモードである。これは、プログラミング動作の多くに対して低いプログラム電圧を用いることが可能であるからである。ブースタープレートのないデバイス２００で用いられる値と比較して高いプログラム電圧を用いている例もあるが、全般的に、ブースタープレート１１０と共にこのＥＡＳＢプログラミングモードを用いるのが望ましい。
【表１２】
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【表１３】
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【表１４】
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【００３９】
製造
本発明のデバイス１００と他の実施形態は、いくつかの方法で製造することが可能である。このようなデバイスを作成する１つの方法を、解説目的で以下に説明する。
【００４０】
図５Ａ〜５Ｄに、各製造段階におけるデバイス１００を示す。標準的なＮＡＮＤ製造プロセスを用いて、図５Ａに見るように、構造体の上に堆積されたホウ素燐シリコンガラス（ＢＰＳＧ）層１５０の下層を成すメモリアレイ構造体を作成する。この層が堆積された後では、２つのオプションがある。オプション１では、これを研磨しないままにする。オプション２では、このＢＰＳＧ層に、化学機械研磨（「ＣＭＰ」）を実施する。ＣＭＰ後に、ゲート構造体の上で、この層が約１０００オングストロームだけ残るようにする。結果として得られる構造体を、図５Ｂに示す。
【００４１】
次に、酸化物を除去するためにＢＰＳＧ層１５０をエッチングする前に、マスクを形成する。このマスクがいったん正しい位置に置かれたら、酸化物をエッチングする。どのような周知のエッチング法を実施してもよいが、反応性イオンエッチング法またはＨＦ蒸気エッチング法が好ましい。ＢＰＳＧを約７０００オングストロームだけ除去するが、酸化物のアイランドをＳＧ領域に残すとともに、酸化物を周辺部に残して周辺回路を損なわないようにする。次に、マスクのフォトレジストを除去して、構造体を清浄化し、次いで、ポストバリアＳｉＮ酸化ステップを実行する。結果として得られる構造体を図５Ｃに示す。
【００４２】
次に、図６Ｃに示すようなパターンを持ったマスクを、構造体上に形成する。ＲＩＥもしくはＨＦ式ウエットエッチングまたは同等の方法を実行して、ワード線領域中のＢＰＳＧをエッチングする。ＲＩＥを用いる場合、ワード線の両側に酸化シリコンが存在することになるが、この酸化物の底部の厚さは制御可能である。ＨＦエッチングの場合、ある実施形態では、二酸化シリコンをエッチングして、追加の誘電体を堆積する。オプションとして、このエッチング後に、約５ナノメートルという厚い層のＳｉＮまたはＳｉＯを堆積してもよい。
【００４３】
次に、タングステンもしくはポリまたは他の同等の材料の層を堆積する。この層の厚さは、例えば、約５００オングストロームである。次に、ゲートバリア窒化物のレベルにまで化学機械研磨する。この後で、ＴＥＯＳの堆積を行う。その後、ビット線コンタクト１５４と周辺コンタクト１５８のための、（フォトリソグラフィ用の）コンタクトマスクパターンを作成する（パターニングされてエッチングされる）。代替として、１ステッププロセスではなくて、２ステップでマスクを作成してこれをエッチングするプロセスを用いてもよい。その後、タングステンまたはポリの別の層を堆積して、エッチバックする。次に、金属層用の別のマスクを作成して、ＴＥＯＳをエッチングする。金属（タングステン、アルミニウムまたは銅など）を堆積して、次に、化学機械研磨する。結果として得られる構造体を図５Ｄに示す。ブースタープレート１１０が、各セルの間に存在している。
【００４４】
図６Ａと６Ｂには、ブースタープレート１１０の異なる実施形態を示す。前に述べたように、ブースタープレート１１０は、フィンガ１１０Ｂと連結部分すなわち接続部分１１０Ａを含む。プレート１１０は、ブースタープレートトランジスタ１２０とデバイスの制御回路に順に接続されている。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態であるデバイス１００の断面図。
【図２Ａ】ＮＡＮＤ型フラッシュメモリデバイスがどのように動作するかの背景を説明するために提示される従来技術のメモリアレイまたはメモリデバイスの平面図。
【図２Ｂ】図２Ａに示す従来技術のメモリアレイの断面図。
【図３Ａ】図２Ａと図２Ｂのアレイの電気回路図。
【図３Ｂ】おのおのが共通のワード線の集合によって制御される、図２Ａと図２ＢのＮＡＮＤアレイのいくつかを示す回路図。
【図４Ａ】従来技術によるデバイス２００の断面図。
【図４Ｂ】従来技術によるデバイス３００の断面図。
【図５Ａ】各製造段階におけるデバイス１００を示す図。
【図５Ｂ】各製造段階におけるデバイス１００を示す図。
【図５Ｃ】各製造段階におけるデバイス１００を示す図。
【図５Ｄ】各製造段階におけるデバイス１００を示す図。
【図６Ａ】ブースタープレート１１０の実施形態を示す図。
【図６Ｂ】ブースタープレート１１０の実施形態を示す図。
【図６Ｃ】ブースタープレート１１０の製造時に使用するマスクを示す図。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【国際調査報告】
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