(57)【要約】  分割書込み制御を有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が説明される。ＳＲＡＭは、ビット線、ワード線、および書込みワード線を含む。ＳＲＡＭ内の各メモリセルは、専用の書込みワード線に結合される遅延を含む。セルが書き込まれていないとき、その遅延はセルの応答時間を増大させる遅延信号をその関連の書込みワード線上で受け取る。しかし、セルが書き込まれようとするとき、その遅延はＳＲＡＭセルの応答時間を低減させるバイパス信号をその関連の書込みワード線上で受け取る。
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【特許請求の範囲】
【請求項１】
複数の列および複数の行に配置された複数のＳＲＡＭメモリワードを備えるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を動作させる方法であって、各メモリワードは１対のフィードバック素子と共に結合された遅延を含む少なくとも１つのＳＲＡＭメモリセルを含み、各対のフィードバック素子はパスゲートに結合されており、
ａ．前記ＳＲＡＭ内の各メモリセルの前記遅延をイネーブルするステップと、動作中に前記遅延は前記ＳＲＡＭ内の各メモリセルに関連した前記対のフィードバック素子の応答時間を増大させ、
ｂ．第１のメモリワード内に配置された第１のメモリセルが書き込まれようとするとき、
１．前記第１のメモリワード内の各メモリセルの前記遅延をディスエーブルするステップと、
２．前記第１の行内に配置された前記メモリセルの前記パスゲートをイネーブルするステップと、
３．前記第１の列内に配置された前記メモリセルの前記パスゲートに書込み電圧を供給するステップであって、それによって前記第１のメモリセルの前記対のフィードバック素子に前記書込み電圧を伝達する、
を備える方法。
【請求項２】
前記遅延をイネーブルするステップは、前記ＳＲＡＭ内の各メモリセルの前記対のフィードバック素子に関連した前記応答時間を放射イベントに関連した回復時間より大きい値に増大させるステップを備える、請求項１に記載の方法。
【請求項３】
前記放射イベントは粒子衝突であり、前記回復時間は前記粒子衝突からの電荷の放散に関連した時間である、請求項２に記載の方法。
【請求項４】
前記第１のメモリセルが書き込まれた後に前記第１のメモリワード内の各メモリセルの前記遅延を再イネーブルするステップをさらに備える、請求項１に記載の方法。
【請求項５】
前記遅延をディスエーブルするステップは、前記第１のメモリワード内の前記遅延の各メモリセルに関連した入力端子に結合された専用の信号線にバイパス信号を伝達するステップを備える、請求項１に記載の方法。
【請求項６】
前記第１の列の前記パスゲートに前記書込み電圧を供給するステップは、前記第１の列内に配置された各メモリセルの前記パスゲートに関連した入力端子に結合された第１の信号線に前記書込み電圧を伝達するステップを備える、請求項５に記載の方法。
【請求項７】
前記第１の行内に配置された前記メモリセルの前記パスゲートをイネーブルするステップは、前記第１の行内に配置された各メモリセルの前記パスゲートに関連したゲート端子に結合された第２の信号線にイネーブル信号を伝達するステップを備える、請求項６に記載の方法。
【請求項８】
前記第１のメモリセルが読み出されようとするとき、
前記第１の行内に配置された前記メモリセルの前記パスゲートをイネーブルするステップと、
前記第１の列内に配置された各メモリセルの前記パスゲートに関連した入力端子に結合された第１の信号線を介して前記第１のメモリセルの前記対のフィードバック素子によって格納されている格納された電圧を伝達するステップと
をさらに備える、請求項１に記載の方法。
【請求項９】
データ信号を伝達するための第１のビット線および第２のビット線と、
イネーブル信号を伝達するための第１のワード線および第２のワード線と、
それぞれが遅延部品および関連の対のフィードバック素子を含み、動作中に遅延はその関連の対のフィードバック素子の応答時間を増大させ、第１のおよび第２のメモリセルは前記第１のワード線に結合され、第３のおよび第４のメモリセルは前記第２のワード線に結合され、前記第１のおよび第３のメモリセルは前記第１のビット線に結合され、前記第２のおよび第４のメモリセルは前記第２のビット線に結合される、前記第１の、第２の、第３の、および第４のＳＲＡＭメモリセルと、
第１の書込みワード線は前記第１のメモリセルの前記遅延に結合され、第２の書込みワード線は前記第２のメモリセルの前記遅延に結合され、第３の書込みワード線は前記第３のメモリセルの前記遅延に結合され、第４の書込みワード線は前記第４のメモリセルの前記遅延に結合される、遅延信号およびバイパス信号を伝達するための前記第１の、第２の、第３の、および第４の書込みワード線と、
を備えるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）。
【請求項１０】
前記イネーブル信号および前記データ信号は、前記ＳＲＡＭ内の各メモリセルから読み出し、各メモリセルに書き込むために組み合わせて使用される、請求項９に記載のデバイス。
【請求項１１】
前記ＳＲＡＭ内の各メモリセルは、それが書き込まれていないときにその各書込みワード線上で前記遅延信号を受け取り、前記遅延信号はそれが伝達される前記メモリセルの応答時間を増大させる、請求項９に記載のデバイス。
【請求項１２】
前記増大された応答時間は前記ＳＲＡＭのシングル・イベント・アップセットに関連した回復時間より大きい、請求項１１に記載のデバイス。
【請求項１３】
各書込みワード線は、その関連のメモリセルが書き込まれようとするときに前記バイパス信号を送出し、前記バイパス信号は前記関連のメモリセルの前記応答時間を低減させる、請求項１２に記載のデバイス。
【請求項１４】
前記低減された応答時間は前記第１のメモリセルの前記回復時間より小さい、請求項１３に記載のデバイス。
【請求項１５】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を動作させる方法であって、
複数の専用の書込みワード線を有する前記ＳＲＡＭ内の各ＳＲＡＭメモリセルの遅延時間を増大させるステップと、各書込みワード線は遅延信号およびバイパス信号を伝達し、前記ＳＲＡＭ内の１つのメモリワードに限定的に結合され、
選択されたメモリワードが書き込まれようとするとき、その関連の書込みワード線を介して前記メモリワードの前記遅延時間だけを低減させるステップと、
を備える方法。
【請求項１６】
前記メモリワードは少なくとも１つのメモリセルを含む、請求項１５に記載の方法。
【請求項１７】
前記選択されたメモリワードが書き込まれた後、その関連の書込みワード線を介して前記選択されたメモリワードの前記遅延時間を増大させるステップをさらに備える、請求項１５に記載の方法。
【請求項１８】
前記選択されたメモリワードが読み出されようとするとき、その関連の書込みワード線を介して前記選択されたメモリワードの前記遅延時間を維持するステップをさらに備える、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
合衆国政府は、防衛威嚇縮小局によって授与される契約番号ＤＴＲＡ０１−０３−Ｄ−００１８および納品番号ＤＴＲＡ０１−０３−００１８−０００１による本発明のある種の権利を取得している。
【０００２】
本発明は、全体的には集積回路ランダム・アクセス・メモリの分野に関し、より具体的には分割書込み制御を有する放射硬化されたＳＲＡＭに関する。
【背景技術】
【０００３】
速度が重要な要求であるとき、デジタル処理および記憶回路は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と対照的に定期的にリフレッシュされる必要がないスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）をしばしば使用する。
【０００４】
ＳＲＡＭは個別のＳＲＡＭセルの配列を含む。各セルは、それが「読み出される」または「書き込まれる」ことができるようにアドレッシングされアクセスされる。各セルは、「高」電圧レベルまたは「低」電圧レベルのいずれかを格納する１対の交差結合インバータを含む。交差結合インバータは、ビット線に対するトランジスタなどのパスゲートに結合され、パスゲートによって交差結合インバータは読み出されるまたは書き込まれることができる。残念ながら宇宙および航空宇宙などの放射線環境では、これらの交差結合インバータおよび他のトランジスタによって保持されるデータ状態は放射イベントで反転されやすい。
【０００５】
ＳＲＡＭセルがシリコンなどの半導体材料から作られるので、粒子衝突などの放射イベントが電荷を誘起しうる。この電荷、またはグリッチは、十分に大きい場合に交差結合インバータ内のノードを状態変化させうる。その状態変化がＳＲＡＭセルのビット反転または状態の変化をもたらす場合、それはシングル・イベント・アップセット（ＳＥＵ）またはソフトエラーと呼ばれる。
【０００６】
回路設計者およびシステム設計者が、放射イベントがＳＲＡＭ内のＳＥＵを引き起こすことを防止するために使用する１つの方法は、ＳＲＡＭセルの２つの交差結合インバータ間のフィードバックループ内に抵抗硬化素子を導入することである。概して、抵抗硬化素子は遅延素子または遅延と呼ばれる。典型的には、書込み中を除いて遅延はイネーブルされる。ＳＥＵが生じるときに遅延は、ＳＥＵで堆積される電荷が放散されるまで放射誘起された状態変化がフィードバックループを回って伝搬することを防止することによってセルの応答時間を増大させる。しかし、書込み中には遅延はディスエーブルされる。遅延をディスエーブルするとフィードバックループを回る伝搬時間を低減させ、したがってセルの書込み時間を低減させる。
【０００７】
図１Ａは、放射硬化された構成での１つの例示のＳＲＡＭセル１０を示す。ＳＲＡＭセル１０は、インバータ１４と交差結合されたインバータ１２を含む。インバータ１２は、ＦＥＴ１８と結合された電界効果トランジスタ（ＦＥＴ）１６を含む。インバータ１４は、ＦＥＴ２２と結合されたＦＥＴ２０を含む。ＦＥＴ１６およびＦＥＴ１８の結合されたドレインは遅延２４に結合されている。遅延２４はＦＥＴ２０およびＦＥＴ２２のゲートに結合されており、遅延２４は遅延入力２５で遅延信号およびバイパス信号を受け取る。
【０００８】
動作中、データポート２６およびデータポート２８はデータ信号を入力し、ここでデータポート２８上のデータ信号はデータポート２６上のデータ信号の反転である。ＳＲＡＭセル１０を読み書きするためにＦＥＴ３０およびＦＥＴ３２は、インバータ１２およびインバータ１４へのデータパスを開閉するパスゲートとして働く。イネーブル入力３４はこのデータパスを開閉するイネーブル信号を受け取る。例えば、ＳＲＡＭセル１０が書き込まれているとき、ＦＥＴ３０およびＦＥＴ３２が開き、書込みドライバ（図示せず）が、インバータ１２およびインバータ１４に電圧を伝達するためにデータポート２６およびデータポート２８を使用する。一方、ＳＲＡＭ１０が読み出されているとき、ＦＥＴ３０およびＦＥＴ３２がまた開き、しかし、電圧を受け取るのではなくインバータ１２およびインバータ１４はデータポート２６およびデータポート２８に電圧を出力する。
【０００９】
放射硬化を増大させるためにＳＲＡＭセル１０は、ＦＥＴ１６〜ＦＥＴ２２のゲートおよびドレインを介してフィードバックループ内に遅延素子２４を含む。遅延２４は、イネーブルされるときにノード３６とノード３８との間のループを介して伝搬を遅延させる。典型的には遅延２４は、遅延入力２５を介してフィードバックループの遅延時間を増大させるまたは低減させるために制御されることができる素子を含む。図１Ｂは、遅延２４が含むことができる回路素子を示す。この場合には遅延２４は、抵抗４８などの抵抗と共に結合されたＦＥＴ４６を含む。ＦＥＴ４６がバイパス信号を受け取るとき、次いで信号はＦＥＴ４８およびバイパス抵抗４８を介して伝搬することができる。一方、ＦＥＴ４６が遅延信号を受け取るとき、それは抵抗４８を介して信号を伝搬させ、したがってフィードバックループの遅延時間を増大させる。フィードバックループの遅延時間は、遅延２４の遅延パスまたはバイパスパスにさらなる素子を追加することによって調整されることができる。
【００１０】
ＳＥＵ防止の１つの例が下記のように説明される。ノード３８での電圧が低電圧レベルである場合、例えば、ＳＥＵ誘起された状態変化によってノード３８での電圧が高電圧レベルに行くことになりうる。この高電圧がノード３６を低電圧レベルにすることになる。しかし、遅延２４は、ノード３８が低電圧レベルに戻るようにＦＥＴ２０およびＦＥＴ２２のゲートを高電圧レベルに保持し続けることになる。遅延２４は、交差結合インバータの切替え時間、または応答時間を効果的に遅延させる。応答時間が、放射誘起された電荷が放散するのにかかる時間（すなわち、回復時間）より大きい場合、ＳＲＡＭセル１０は効果的に放射硬化させられる。
【００１１】
ＳＲＡＭは、ＳＲＡＭメモリセルの列および行の配列を含む。典型的にはメモリセルは、複数のビットを格納するためにひとまとめにされる。この種のグループ化はメモリワードと呼ばれる。メモリワードは、少なくとも１つのメモリセルを含み、メモリワード内の各メモリセルは共通の書込み線を共用する。また、メモリワード内の各ビットは１組のビット線によってアクセスされる。
【００１２】
図２は、ＳＲＡＭ１００の第１の行および第１の列を用いて配置されたＳＲＡＭセル１０を示す。話を簡単にするためにＳＲＡＭ１００は、単一のメモリセルで構成されるメモリワードを含む。他の場合ではＳＲＡＭは、複数のメモリセルを備えるメモリワードを含むことになる。図２の例ではＳＲＡＭ１００は、ビット線１０１〜１０８、ワード線１１１〜１１４、および書込みワード線１２１〜１２４を含む。ビット線１０１〜１０８は、列ＭＵＸ１３０に結合され、列ＭＵＸ１３０は列線１３１〜１３２に結合される。ＳＲＡＭセル１０、ＦＥＴ２０およびＦＥＴ２２はビット線１０１および１０５にそれぞれ結合され、イネーブル入力３４はワード線１１１に結合され、遅延入力２５は書込みワード線１２１に結合される。ＳＲＡＭセル１０の書込みおよび読出し中にビット線１０１〜１０５は、ＭＵＸ１３０を介し、最終的には列線１３１〜１３２とデータを交換する。読出し中にワード線１１１は、ＳＲＡＭセル１０のパスゲートにおよびＳＲＡＭセル１０と行を共用する他のメモリセルのすべてのパスゲートにイネーブル信号を搬送する。次いで、ＭＵＸ１３０はビット線１０１および１０５を選択し、ＳＲＡＭセル１０に格納されたデータが列入力１３１〜１３２に伝達されることができる。書込み中にはワード線１１１はまた、ＳＲＡＭセル１０のパスゲートおよび第１の行の行内の他のメモリセルのパスゲートをイネーブルする。次いで、書込みワード線１２１はＳＲＡＭセル１０（およびＳＲＡＭセル１０と行を共用する他のメモリセルのすべて）にバイパス信号を搬送する。次に、書込みドライバ（図示せず）は、ＭＵＸ１３０を介して選択されたビット線１０１および１０５にならびにＳＲＡＭセル１０に至るまで新しいデータを送る。したがって、ＳＲＡＭセル１０が書き込まれる。
【００１３】
残念ながら、書込みワード線１１１がＳＲＡＭセル１０と行を共用するＳＲＡＭセルのすべてにバイパス信号も伝達するので、行内の他のＳＲＡＭセルのすべてがバイパスされ、したがってＳＥＵに対して脆弱である。
【発明の概要】
【課題を解決するための手段】
【００１４】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）および動作方法が提供される。ＳＲＡＭは個別のメモリセルの列および行の配列を含む。各メモリセルは、１対の交差結合インバータと結合される遅延を含む。ＳＲＡＭは、少なくとも１つのメモリセルから成っている複数のメモリワードを含む。専用の書込みワード線がＳＲＡＭ内の各メモリワードに結合される。書込みワード線は遅延信号およびバイパス信号を搬送する。遅延信号は、個別のメモリワードが遅延されるべきであることを示す。バイパス信号は、個別のメモリワードがバイパスされるべきであることを示す。このようにしてＳＲＡＭを動作させることによってＳＲＡＭのソフトエラー率（ＳＥＲ）が低減される。
【００１５】
他の例では、ＳＲＡＭ内の低減された数のメモリワードが専用の書込みワード線を共用する。この方法では、ＳＲＡＭはそのダイナミックＳＥＲを増大させるが、ＳＲＡＭが使用する専用の書込みワード線の量を低減させることができる。
【００１６】
これらのならびに他の態様および利点が、添付図面に適している参照を用いて下記の詳細な説明を読むことによって当業者には明らかになる。さらに、この要約が単に１つの例であり、特許請求の範囲の範囲を限定するものではないことが理解される。
【００１７】
ある種の例が添付図面と共に下記で説明され、同様の参照番号は様々な図で同様の素子を意味する。
【図面の簡単な説明】
【００１８】
【図１】図１Ａはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルの回路図である。図１Ｂは遅延素子の回路図である。
【図２】ＳＲＡＭの回路図である。
【図３】専用の書込みワード線を有するＳＲＡＭの回路図である。
【図４】専用の書込みワード線を有するＳＲＡＭを動作させる方法の流れ図である。
【図５】専用の書込みワード線を有するＳＲＡＭの他の回路図である。
【発明を実施するための形態】
【００１９】
図２に戻ると、ＳＲＡＭ１００内のメモリワードが書き込まれるとき、その遅延はバイパスされる。上述のように、これは書き込まれるメモリワードと行を共用する他のメモリセルに関する脆弱性を生成する。書き込まれているメモリワードは、それが書き込まれており、それが格納状態ではないので保護される）。しかし、保護されないメモリセルは、具体的にはＳＥＵに対して脆弱であり、ＳＲＡＭ１００のダイナミックＳＥＲの増大をもたらす。ダイナミックＳＥＲは、速度の関数であり、メモリアーキテクチャ、硬化モードのスタティックエラー率および非硬化モードのスタティックエラー率についての情報を使用して計算されることができる。硬化モードのスタティック率は、メモリセルの遅延がバイパスされないときの反転の確率である。非硬化モードのスタティック率は、メモリセルの遅延がバイパスされるときの反転の確率である。メモリのダイナミックＳＥＲは下記のように計算されることができる。
【００２０】
ダイナミックＳＥＲ＝硬化ＳＥＲ×（アクセスされない＃ビット）＋
非硬化ＳＥＲ×（アクセスされる＃ビット）×（書込み％）＋
硬化ＳＥＲ×（アクセスされる＃ビット）×（１−書込み％）
ここで、ダイナミックＳＥＲはダイナミックエラー率であり、硬化ＳＥＲはバイパスされない遅延を有するスタティックエラー率であり、非硬化ＳＥＲはバイパスされる遅延のスタティックエラー率であり、書込み％は書込み専用の時間の百分率であり、アクセスされない＃ビットは書込み中にアクセスされないビット数であり、アクセスされる＃ビットは書込み中にアクセスされるビット数である。例えば、ＳＲＡＭ１００では、単一のセルが書き込まれている場合、クロック時間の３０％の間のクロックサイクルの５０％の書込みと仮定すると、ダイナミックＳＥＲは下記の通りであろう。
【００２１】
ダイナミックＳＥＲ＝硬化ＳＥＲ×（１２）＋
非硬化ＳＥＲ×（４）×．５×．３
硬化ＳＥＲ×（４）×（１−．５×．３）
概して、非硬化ＳＥＲが硬化ＳＥＲよりはるかに小さい場合、小さい数のメモリセルがダイナミックＳＥＲに著しく寄与することになりうる。さらに、クロックサイクルの周波数および書込み時間が増大するにつれてダイナミックＳＥＲも同様に増大することになる。
【００２２】
図３は、分割書込み制御を使用する改良されたダイナミックＳＥＲを有するＳＲＡＭ２００を示す。ＳＲＡＭ２００は、ビット線２０１〜２０８、書込み線２１１〜２１４、ならびに書込みワード線２２１〜２２４、２３１〜２３４、２４１〜２４４、および２５１〜２５４によってアクセスされる複数のメモリセルを含む。ＳＲＡＭ１００と同様の方法でＳＲＡＭ２００は、データ信号を交換するためにビット線２０１〜２０８を使用する。ＭＵＸ２６０はこれらのデータ信号を列線２６１および２６２に導く。ＳＲＡＭ２００内の各セルは、ＳＲＡＭセル１０と設計の点で同様または同等であってよい。話を簡単にするために、単一のメモリセルを備えるメモリワードを有するＳＲＡＭ２００が示されている。しかし、他の場合ではＳＲＡＭは、複数の個別のメモリセルを含むメモリワードを有することができる。
【００２３】
通常動作の下では、書き込まれていないあらゆるメモリワードがその専用の書込みワード線上で遅延信号を受け取る。ＳＲＡＭ２００内のメモリワードを読み書きするために列ＭＵＸ２６０がまず適切な列を選択する。次いで、ワード線２１１〜２１４のうちの１つが適切な行内の各メモリセルにイネーブル信号を伝達する。次いで、ＳＲＡＭが読み出されることができる、または、ＳＲＡＭが書き込まれようとする場合、書込みワード線のうちの１つが適切なメモリセルにバイパス信号を伝達する。例えば、メモリセル２７０に書き込むために書込み線２１２がイネーブル信号を伝達し、書込みワード線２３４がバイパス信号を伝達し、書込みドライバ（図示せず）がビット線２０４および２０８を駆動する（ＭＵＸ２６０を介して）であろう。
【００２４】
ＳＲＡＭセル２００は、それがイネーブル信号およびバイパス信号の両方を受け取るとき、セルに書き込まれることを可能にすることだけによってそのダイナミックＳＥＲを改良する。したがって、ＳＲＡＭセル２００のダイナミックＳＥＲ率は以下の通りである。
【００２５】
ダイナミックＳＥＲ＝硬化ＳＥＲ×（メモリ内の＃ビット）
ここで、ダイナミックＳＥＲはダイナミックエラー率であり、硬化ＳＥＲはバイパスされない遅延を有するスタティックエラー率であり、メモリ内の＃ビットはメモリ内のビット数である。
【００２６】
図４は、分割書込み制御を有するＳＲＡＭを動作させる方法３００を示す。方法３００は、例えばＳＲＡＭ２５０などのＳＲＡＭ内の任意のメモリワードに書き込みために適用されることができる。ブロック３０２では、ＳＲＡＭ内のメモリセルのすべてがそれらの遅延をイネーブルさせる。ＳＲＡＭ２００ではこれは、ＳＲＡＭ２００内の各メモリセルに遅延信号を伝達することによって実行されるであろう。次にブロック３０４では、メモリワードが書き込まれようとするとき、メモリワード内のメモリセルの遅延だけがディスエーブルされる。ＳＲＡＭ２００ではこれは、適切な書込みワード線がメモリセルの遅延にバイパス信号を伝達するときに搬送されるであろう。この時点で書込み線は、メモリセルのパスゲートにイネーブル信号を伝達することもできる。場合によっては、イネーブル信号がバイパス信号の前にメモリセルに伝達されることができる。
【００２７】
ブロック３０６では、メモリワードが書き込まれる。例えば、書込みドライバは、その電圧を設定するためにメモリワードに結合される各ビット線を駆動することができる。書込み中、書き込まれていないＳＲＡＭ内のすべての他のメモリセルはディスエーブルされる。ブロック３０８では、メモリワードが書き込まれた後にメモリワード内のすべてのメモリセルの遅延が再イネーブルされる。
【００２８】
さらなる例または代替の例として、複数のメモリワードが同時に書き込まれることができる。例えば図３では、ＭＵＸ２６０によって複数の書込みドライバがＳＲＡＭ２００内の複数のメモリセルにアクセスすることができた場合、バイパス信号は書き込まれていた各メモリセルに伝達されるであろう。さらに、上述の例と同様に、書き込まれているメモリセルだけがディスエーブルされた遅延を有するべきである。
【００２９】
他の例ではＳＲＡＭは、いくつかのメモリワードに１つの書込みワード線を共用させることによって改良されたダイナミックＳＥＲを有することができる。例えば、図５Ａは２つのメモリセル間で書込みワード線を分割するＳＲＡＭ４００を示す。単一のメモリセルに専用の書込みワードを有するのではなく、１つの書込みワードが２つのメモリセル専用である。１つの例として、メモリセル４０２およびメモリセル４０４は単一の書込みワード線４０６を共用する。メモリセル４０２が書き込まれているとき、メモリセル４０２およびメモリセル４０４はバイパスされた遅延を有する。メモリセル４０２が共用する行全体がＳＥＵに対して脆弱であるのではなく、メモリセル４０４だけが脆弱である。その結果、ＳＲＡＭ４００のダイナミックＳＥＲがＳＲＡＭ１００に対して改良される。少なくともいくつかのメモリセルに１つの書込みワード線を共用させることによってＳＲＡＭは、増大された数の専用の書込みワード線に関連した面積ペナルティと改良されるダイナミックＳＥＲの利点とのバランスを保つことができる。
【００３０】
ＳＲＡＭ２００およびＳＲＡＭ４００は、ＳＲＡＭセル１０と構造の点で同様であるメモリセルを含むことができる。分割書込み制御を有する代替のＳＲＡＭは、様々なインバータ、トランジスタ、および他の回路素子を含むことができる。例えば、説明された例はフィードバック素子として１対の交差結合インバータを示すが、ＳＲＡＭは、電流枯渇型インバータ、トライステートインバータ、およびＮＡＮＤゲートなどの代替のフィードバック素子を含むことができる。これらの代替のフィードバック素子は、複数のインターリーブされた構成などの様々な構成で配置されることができる。さらに、遅延素子を含むメモリセルを有する他の種類の放射硬化されたメモリが説明された方法で利益を得ることもできる。説明された例は例だけであり、本発明の範囲を限定するものとしてとられるべきではないことが理解されるべきである。例えば、説明されたＳＲＡＭは、それぞれが単一のメモリセルを備える１６個のメモリワードから成っている。これらの説明は、分割書込み制御を有するＳＲＡＭを動作させる構造および方法を全体的に伝達するために低減された数のセルを含む。また、ほとんどのシナリオでは、はるかに大きい数のメモリセルを有するＳＲＡＭが分割書込み制御で利益を得ることができる。特許請求の範囲は、その趣旨で述べられない限り説明された順序または素子に限定されるものとして読まれるべきではない。したがって、下記の特許請求の範囲ならびにその均等物の範囲および趣旨内に入るすべての例が本発明として特許請求される。
【図１】
2009538492.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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