(57)【要約】  半導体デバイス・ヒューズ（１００）は、金属層（１０５）および金属層をヒューズ層（１１５）に電気的に結合する第１の半導体層（１１０）を含む。ヒューズ層は、金属層から間隔を置いて配置されている。この半導体デバイス・ヒューズは、さらにヒューズ層とともにブロー接合インターフェイス（１２５）を形成する第２の半導体層（１２０）を含む。ブロー接合インターフェイスは、第２の半導体層を通じてヒューズ層に所定の電力が伝送されるときに、開放回路を形成するように構成されている。
2009506521.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス・ヒューズを含む集積回路の製造方法であって、
基板上に第１および第２半導体層を形成し、
基板上にヒューズ層に沈積して、ヒューズ層の一部分は、第１の半導体層上にあり、ヒューズ層は、第２の半導体層とともにブロー接合インターフェイスを形成し、
第１の半導体層上に金属層を沈積し、金属層は、第１の半導体層を通じてヒューズ層に電気的に結合され、金属層は、ヒューズ層から分離され、
第２の半導体層を通じてヒューズ層に所定の電力が伝送されるときに、ブロー接合インターフェイスは、開放回路を形成する前記製造方法。
【請求項２】
請求項１記載の方法であって、前記第１および第２半導体層は、相互に分離されている前記方法。
【請求項３】
請求項１記載の方法であって、前記ヒューズ層を沈積することは、第１および第２半導体層上に配置された絶縁層内に開口を形成し、開口を貴金属で充填することを含む前記方法。
【請求項４】
請求項１記載の方法であって、前記第１の半導体層に金属接点を形成することをさらに含み、前記金属層を沈積することは、金属接点上に金属層を沈積することを含む前記方法。
【請求項５】
請求項４記載方法であって、前記金属接点を形成することは、第１の半導体層上に配置された絶縁層内に開口を形成し、開口を貴金属で充填することを含む前記方法。
【請求項６】
請求項１記載の方法であって、前記金属層を沈積することは、第１の半導体層上に配置された絶縁層内に開口を形成し、開口内にバリア層を沈積し、バリア層上に金属を沈積することを含む前記方法。
【請求項７】
半導体層デバイス・ヒューズを含む集積回路であって、
金属層と、
金属層をヒューズ層に電気的に結合する第１の半導体層と、ヒューズ層は、金属層から間隔を置いて配置され、
ヒューズ層とともにブロー接合インターフェイスを形成する第２の半導体層とを含み、
第２の半導体層を通じてヒューズ層に所定の電力が伝送されるときに、開放回路を形成するようにブロー接合インターフェイスが構成され、
半導体デバイス・ヒューズは、プログラムされるように構成され、マイクロ電子デバイスを相互接続してオペレーティブ・デバイスを形成する前記集積回路。
【請求項８】
請求項７記載の集積回路であって、前記ブロー接合インターフェイスの面積は、第１の半導体層とヒューズ層の間のインターフェイスの面積よりも小さい前記集積回路。
【請求項９】
請求項７記載の集積回路であって、前記第１および第２半導体層は、相互に電気的に絶縁されている前記集積回路。
【請求項１０】
請求項７記載の集積回路であって、前記第２の半導体層を通じてヒューズ層に電気的に結合されている第２の金属層をさらに含む前記集積回路。
【請求項１１】
請求項７記載の集積回路であって、前記金属層と第２金属層は、マイクロ電子デバイスの２つを相互接続するように構成される前記集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路用のヒューズに向けられている。
【背景技術】
【０００２】
ヒューズは、製造歩留まりの改善または特定用途集積回路の設計のために、ますます頻繁に組み込まれている。ヒューズは、回路内の故障した構成要素に対して冗長な構成要素が置換できるようにするために、または集積回路を調整して特定動作を遂行するために選択的にブローまたはプログラムされる。特定タスクに対して集積回路をプログラムするために、回路に埋め込まれたヒューズは、所定の設計に従って手を触れないままにして導電パスを維持またはブローされて開放回路を生成する。
【０００３】
ますます高度化する集積回路プログラミングを実施するために、多数のヒューズが現在使用されている。ある特定のデザインの実施が１つの集積回路ダイ上で、数千のヒューズをブローすることを必要とするかも知れない。多数のデバイスを正しくプログラムできるようにするために、これらのヒューズを極度に高い歩留まり（たとえば、９９．９９％）でブローしなけばならない。ますます小型化し高速化するトランジスタ構成要素により、集積回路を製作するために使用される材料と処理の継続的な洗練がヒューズ設計に対して常に新しい挑戦を提示する。
【０００４】
たとえば、典型的にトランジスタまたは他の能動または受動デバイス構成要素を製作するのに使用されるのと同一の材料によりヒューズが構成される。トランジスタ製作および従ってヒューズ・デバイス製作に使用されるポリシリコンまたは金属珪化物のタイプにおける変化、またはそれらの厚み、他のパラメータのドーピングにおける変化は、高い歩留まりでヒューズをブローする能力を劇的に減少させるかも知れない。いくつかの場合に、ブローの高い歩留まりは、ヒューズに加えられる電力量またはタイミングを変更することにより回復できる。他の場合には、ある異なったヒューズ構造を設計しなければならない。これらの対策は、両方とも製造コストを増大させて集積回路生産を遅延させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって当該技術に必要とされるものは、トランジスタ製造材料および処理に生じた変化に関係なく信頼性を有するプログラム可能な半導体デバイス・ヒューズである。
【課題を解決するための手段】
【０００６】
上記に議論した先行技術の欠点を処理するために、本発明は１つの実施例において、半導体ヒューズ・デバイスを提供する。このヒューズ・デバイスは、ヒューズ層に金属層を電気的に結合する第１の半導体層を含む。このヒューズ層は、金属層から間隔を置いて配置されている。ヒューズ・デバイスは、またヒューズ層とのブロー接合インターフェイスを形成する第２の半導体層を含む。ブロー接合インターフェイスは、所定の電力が第２の半導体層を通じてヒューズ層に転送されるときに、開放回路を形成するように構成される。
【０００７】
本発明のもう１つの面は、半導体ヒューズ・デバイスの製造方法である。第１および第２の半導体層が基板に形成される。基板にヒューズ層が配置され、ヒューズ層の一部分は、第１の半導体層にある。ヒューズ層は、第２の半導体層とともに、上記のブロー接合インターフェイスを形成する。第１の半導体層に金属層が配置され、この金属層は、第１の半導体層を通じてヒューズ層と電気的に結合され、この金属層は、ヒューズ層から離されている。
【０００８】
本発明のさらにもう１つの実施例は、集積回路である。この集積回路は、上記の半導体デバイス・ヒューズおよびマイクロ電子デバイスを含む。半導体デバイス・ヒューズは、マイクロ電子装置を相互接続して動作デバイスを形成するためにプログラムされるように構成される。
【実施例】
【０００９】
本発明の一部分として、ヒューズ・デバイスに金属接点を組み込むことは、高い信頼性でブローできるヒューズを結果することが発見された。その上、このようなヒューズは、金属接点構成が実質的に変更されない限りトランジスタ製造工程の変動に対して堅牢である。しかしながら、金属層に直接に接続した金属接点をブローすることは、その結果の否定的な影響によって金属層を危うくするかもしれない心配がある。
【００１０】
たとえば、バリア・ラインド金属層に直結した金属接点をブローすると、金属層のタンタル・バリア層を破壊するかも知れない。破壊されたバリアは、金属層内の自由な銅をシリコン基板またはシリコン含有イントラ・メタルまたはインタ・レイヤ誘電体に拡散できるようにして、集積回路内の能動デバイスの信頼性の長期的な劣化を結果するかも知れない。本発明は、金属接点の信頼できるブロー特性を活用するとともに、ヒューズをブローすることが金属層を損傷するかもしれないリスクを減少させる半導体デバイス・ヒューズを提供することにより、これらの懸念を除去する。
【００１１】
本発明の１つの実施例は、半導体デバイス・ヒューズである。図１は、本発明により構成された例示的な半導体デバイス・ヒューズ１００の接続図を示す。半導体デバイス・ヒューズ１００は、金属層１０５および第１の半導体層１１０を含む。第１の半導体層１１０は、金属層１０５をヒューズ層１１５に電気的に結合する。ヒューズ層１１５は、金属層１０５から間隔を置いて配置されている。金属層１０５およびヒューズ層１１５を分離することにより、ヒューズ１００がブローされたときに金属層１０５を損傷するリスクを減少させる。
【００１２】
半導体デバイス・ヒューズ１００は、さらにヒューズ層１１５とブロー接合インターフェイス１２５を形成する第２の半導体層１２０を含む。ブロー接合インタ・フェイス１２５は、第２の半導体層１２０を通じてヒューズ層１１５に所定の電力が伝送されるときに、開放回路を形成するように構成される。ブロー接合インターフェイス１２５の、エネルギ密度を高めて、溶解、または気化を結果するように適当な電力を選択して伝送する方法は、当業者に公知である。
【００１３】
いくつかの場合に、金属層１０５は、好ましくはタンタル・バリア層に囲まれた銅層を含む。金属層１０５のための他の適当な物質については、当業者に公知である。たとえば、金属層１０５は、代わりにチタン・タングステンまたはチタン・ニッケルのバリア層により囲まれたアルミニウム層を含む。金属層１０５の他の実施例は、金またはプラチナを含む。
【００１４】
有利なことでは、第１の半導体層１１０を金属層１０５とヒューズ層１１５の間に配置することにより、ヒューズ層１１５に加える電力が金属層１０５を過剰に加熱しないようにする。本発明において、過剰な加熱とは、金属層１０５の構造を変えるのに充分な程の温度上昇であると定義される。金属層１０５のバリア層の溶解は、どのようにして過剰な過熱が金属層１０５の構造を変えるかの一例である。第１の半導体１１０および第２の半導体層１２０は、同一または異なった物質から作ることができる。半導体層１１０、１２０のために適当な物質の例には、ドープされたシリコンまたはポリシリコンが含まれるが、その他の適当な物質が当業者に容易に明らかである。好ましくは、第１および第２の半導体層１１０、１２０は、たとえば、互いに分離することにより絶縁されている。
【００１５】
ヒューズ層１１５の好ましい実施例は、タングステンを含む。しかしながら、ヒューズ層１１５は、またタングステン合金または集積回路内の通常の金属接点を形成するのに使用される他の金属を含むことができる。ブロー接合インターフェイス１２５は、ヒューズ層１１５が第２の半導体層１２０に接触する位置である。第２の半導体層を通じてヒューズ層１１５に適当な電力が伝送されて、インターフェイス１２５において半導体層１２０の一部分またはヒューズ層１１５を溶解または気化させて、結果としてヒューズ層１１５と第２の半導体層１２０の間に開放回路を形成する。
【００１６】
ブロー接合インターフェイス１２５において、開放回路が確実に形成されるのを助けるために、ヒューズ１００の種々な構成要素の全てのインターフェイスの抵抗は、ブロー接合インターフェイス１２５の抵抗よりも低くなるように構成することが望ましい。いくつかの有利な実施例においては、これらのインターフェイスの面積をブロー接合インターフェイス１２５の面積よりも大きくすることによって、より低い抵抗が達成される。１つの実施例として、第１の半導体層１１０とヒューズ層１１５の間のインターフェイス１３０の面積よりも、ブロー接合インターフェイス１２５の面積を小さくすることが好ましい。なお好ましくは、ブロー接合インターフェイス１２５の面積は、インターフェイス１３０の面積の少なくとも約５分の１ほどに小さいことが望ましい。好ましくは、金属接点１３５は、第１の半導体層１１０と金属層１０５の間にあり、また第２の半導体層１２０と別の金属層１４０の間にある。これらの抵抗を低くするために、第１および第２の半導体層１１０、１２０と金属層１３５の間にあるインターフェイス１４５の面積は、さらに大きいことが望ましく、また、ブロー接合インターフェイス１２５の面積よりも少なくとも約５倍ほどに大きいことが望ましい。金属接点１３５と金属層１０５、１４０の間のインターフェイス１５０に対して、同様の相対面積の考察が適用される。
【００１７】
本発明の半導体デバイス・ヒューズについてのいくつかの好ましい実施例は、さらに別の金属層、金属層と半導体層の間の金属接点などの冗長の機能を含む。これらの他の有利な機能は、図２から図４に図示されている。図２は、もう１つの例示的な半導体デバイス・ヒューズ２００の平面図を示し、図３および図４は、図２に示すような視線３−３および４−４にそれぞれ沿ったデバイス・ヒューズ２００の断面図を図示する。図２から図４に示すデバイス・ヒューズ２００の同様の構造を示すために、図１に使用されたのと同一参照番号が使用されている。
【００１８】
図２から図４に示すいくつかの場合において、少なくとも１つの金属接点１３５は、金属層１０５と第１の半導体層１１０の間に位置している。この実施例において、金属層１０５のヒューズ層１１５への電気結合は、金属層１０５と第１の半導体層１１０の間に配置された１つまたはそれ以上の金属接点１３５を通じている。金属層１０５を第１の半導体層１１０から離すことにより、金属接点１３５は、金属層１０５の金属原子が第１の半導体層１１５を汚染する尤度を好ましく減少する。金属接点１３５は、また金属層１０５をヒューズ層１１５からも好ましく更に引き離す。
【００１９】
図３に示すように、ブロー接合インターフェイス１２５に開放回路が確実に形成されるのを助けるために、金属接点１３５と金属層１０５の間のインターフェイス２１０の抵抗をブロー接合インターフェイス１２５に比較して小さくすることが望ましい。金属接点１３５と第１の半導体１１０の間のインターフェイス２１２の抵抗を減少させるために、ブロー接合インターフェイス１２５に比較して同様の構成を使用できる。たとえば、いくつかの好ましい実施例において、ブロー接合インターフェイス１２５の面積は、金属接点１３５と金属１０５の間のインターフェイス２１０の面積または金属接点１３５と第１の半導体層１１０の間のインターフェイス２１２の面積よりも小さくて、好ましくは、少なくとも５分の１ほどに小さい。図２から図４に示すいくつかの好ましい実施例において、ブロー接合インターフェイス１２５の面積に比較して、これらのインターフェイス２１０、２１２の全面積がさらに増大するように、複数の金属接点１３５が採用される。たとえば、いくつかの場合、複数の金属接点１３５により形成されるインターフェイス２１０、２１２の全面積は、ブロー接合インターフェイスの面積よりも１０倍から２０倍大きい。
【００２０】
図２および図３においてさらに示すように、半導体デバイス・ヒューズ１００は、第２の金属層２２０をヒューズ層１１５に電気的に結合するもう１つの半導体層２１５を含む。もう１つの半導体層２１５および第２の金属層２２０のような冗長機能をヒューズ層１１５に結合することは、ブロー接合インターフェイス１２５の抵抗に比較して、ヒューズ１００のインターフェイス１３０、２１０、２１２の抵抗をさらに有利に減少させる。上記に議論した理由により、金属接点１３５を使用して、半導体層２１５と第２の金属層２２０の間の電気結合を容易にすることが有利である。好ましくは、もう１つの半導体層２１５および第２の金属層２２０は、金属層１０５および第１の半導体層１１０と実質的に同一物質からなり、同様に構成される。もちろん所望により、別の物質または構成を使用できる。図２から図４に示す実施例において、金属層１０５および第２の金属層２２０は、接地されている。
【００２１】
図２および図４に示すように、第２の半導体層１２０を別の金属層１４０に結合することができる。いくつかの場合、金属層１０５と別の金属層１４０は、集積回路内で、能動または受動デバイス構成要素を相互接続するように構成される。ここでも金属接点１３５を使用して、第２の半導体層１２０と別の金属層１４０の間の電気結合を容易にするのが有利である。いくつかの好ましい実施例において、第２の半導体層１２０を通じてヒューズ層１１５に所定の送信をする、または送信しないように構成された電源２２７（図２）に金属層１４０を結合する。
【００２２】
上記の議論と同様に、ブロー接続インターフェイス１２５において開放回路が形成されるのを確実にするために、金属層１４０と第２の半導体１２０およびその間に位置するあらゆる金属接点１３５の間の抵抗を最小化することが望ましい。たとえば、ヒューズ・デバイス１００のいくつかの好ましい実施例において、ブロー接続インターフェイス１２５の面積は、金属接点１３５と別の金属層１４０および第２の半導体１２０の間のインターフェイス２３０、２３２の面積（または複数の接点１３５を使用する場合は、インターフェイス２３０、２３２の全面積）よりも小さい。
【００２３】
これらのインターフェイス２３０、２３２の面積を増加させるために、別の金属層および整合追加金属層２３５などの冗長機能を含むことが、ヒューズ・デバイス１００のために有利であり、これらは、それぞれ第２の半導体層１２０および整合半導体層２４０に接続されている。いくつかの好ましい実施例において別の金属層２３５は、整合半導体層２４０を通じてヒューズ層１１５に所定電力を転送するかまたは転送しないように構成された電源２４５結合されている（図２）。他の好ましい実施例において電源２４５は、第２の半導体層１２０に結合された電源２２７と同一である。他の好ましい実施例において第２の半導体層１２０および整合半導体層２４０は、互いに直接に結合され、これにより隣接半導体層２５０を形成する。
【００２４】
さらに図２から図４に示すように、金属層１０５と第１の半導体層１１０のペアおよびもう１つの半導体層２１５と第２の金属層２２０のペア並びにそれらの接点１３５をヒューズ層１１５の周囲に対称的に構成できる。第２の半導体１２０と別の金属層１４０のペアおよび整合追加金属層２３５と半導体層２４０のペアおよびこれらの接点１３５もヒューズ層１１５の周囲に対称的に構成できる。
【００２５】
この対称構成は、ヒューズ製造中に半導体層１１０、１２０、２１５、２４０とヒューズ層１１５の間の僅かな整列不良により、ブロー接合インターフェイス１２５の面積が変更される尤度を有利に減少させる。ブロー接合インターフェイス１２５の面積におけるデバイスごとの変動は、好ましいものではなく、この理由は、これが開放回路の形成に必要な電力量を変更して、集積回路をプログラムするときに、複数のデバイス・ヒューズ１００をブローすることの歩留まりを減少をさせるからである。
【００２６】
図２に示すようないくつかの好ましい実施例において、隣接半導体２５０の中央部分２５５は、周辺部分２６０、２６２よりも狭いことが望ましい。中央部分２５５は、ヒューズ層１１５に最も近い隣接半導体層２５０の領域に対応する。いくつかの場合、中央部分２５５の長さ２６５は、ブロー接合インターフェイス１２５の長さ２７０の約２倍ほど長い。このような構成は、ヒューズ層１１５に対する半導体層１２０、２４０または隣接半導体層２５０の位置の変動に寛容である。
【００２７】
たとえば、ヒューズ層１１５が半導体層２５０で正確に中心が合っていないようにヒューズ・デバイス２００が形成される場合を考察する。ヒューズ層１１５が狭い部分２５０となお重なっている限り、ブロー接合インターフェイスの面積には整列不良により影響されない。
【００２８】
さらに図３に示すように、ヒューズ層１１５は、第１の半導体層１１０と他の半導体層２１５の間のギャップ２７５よりも実質的に長いことが望ましい。いくつかの場合、ヒューズ層の長さ２８０は、ギャップ２７５よりも少なくとも約５０％、なお好ましくは１００％に長いことが望ましい。こうした構成は、ヒューズ層１１５に関して、半導体層１１０、２１５の位置の変動を許容する。たとえば、ヒューズ層１１５は、半導体層１１０、２１５で正確に中心が合っていない状況も起り得る。ヒューズ層１１５は、なお半導体層１１０、２１５に重なっているならば、ブロー接合インターフェイス１２５の面積に対してヒューズ層を有するインターフェイス１３０の総面積は、整列不良により影響されない。
【００２９】
本発明のもう１つの面は、半導体ヒューズ・デバイスの製造方法である。上記に議論した半導体デバイスは、いずれもこの方法で製造できる。図５から図１０は、本発明の原理により図２から図４に図示した半導体ヒューズ・デバイス２００の例示的な製造方法における選択されたステップの断面図を示す。図１から図４に使用された同一の参照番号は、図５から図１０に示すデバイス・ヒューズ２００と同様の構造を示すためにも使用される。
【００３０】
最初に図５を参照すると、基板５２５に半導体１１０、１２０、２１５を形成した後の部分的に構成されたヒューズ・デバイス２００の断面図が示され、図２の視線３−３に対応する。図６は、図２の視線４−４に対応する同様の断面図を示す。
【００３１】
基板５２５は、半導体デバイスの製造に使用されるいずれかの在来の半導体基板物質を含む。たとえば、いくつかの好ましい実施例において、基板５２５は、単結晶シリコンなどのシリコン・ウエハである。他の例では、基板５２５は、集積回路の他の構成要素からヒューズ・デバイス２００を電気的にまたは熱的に絶縁する絶縁層などの種々な層を含む（図示なし）。
【００３２】
図５を参照すると、好ましい実施例において、基板５２５にポリシリコンなどの半導体物質をブランケット沈積することにより半導体層１１０、１２０、２１５が形成され、また半導体物質をパターン化して層１１０、１２０、２１５が形成される。好ましくは、半導体層１１０、１２０、２１５は、互いに分離されている。当業者は、低圧化学蒸着（ＬＰＣＶＤ）およびフォトリソグラフィなどの使用可能な通常の沈積およびパターン化技法に通じている。同一手順は、図６に示すように、第２の半導体層１２０および整合半導体層２４０または隣接半導体層２５０を形成するのに使用できる。
【００３３】
図５および図６に更に示すように、いくつかの好ましい実施例において、テトラエチル・オルトシリケート（ＴＥＯＳ）のＣＶＤ沈積などの通常の手順を使用して、半導体層１１０、１２０、２１５、２４０、２５０にシリコン酸化物などの絶縁層５３０が配置される。
【００３４】
引き続き図５と図６を参照しながら、図７は、基板５２５にヒューズ層１１５を沈積した後の半導体ヒューズ・デバイス２００の図２の視線３−３に対応する断面図を示す。図８は、図２の視線４−４に対応する同様の断面図である。
【００３５】
図７に示すように、ヒューズ層１１５の一部分７０５が第１の半導体層１１０および他の半導体層２１５に形成され、またヒューズ層１１５が第２の半導体層１２０によりブロー接合インターフェイス１２５を形成する。ヒューズ層１１５を形成する種々の技法は、当業者に公知である。たとえば、いくつかの場合において、絶縁層５３０に開口７２０を形成するために無線周波プラズマ・エッチングが使用される。開口７２０は、ＣＶＤまたは物理蒸着法（ＰＶＤ）によりタングステンまたは他の金属で充填されてヒューズ層１１５を形成する。
【００３６】
上記に議論したように、ブロー接合インターフェイス１２５は、第２の半導体層１２０を通じてヒューズ層１１５に所定の電力が伝送されるときに、開放回路を形成するように構成される。また上記に議論したように、ブロー接合インターフェイス１２５において開放回路が確実に形成されるためには、ブロー接合インターフェイス１２５の面積を第１の半導体層１１０または他の半導体層２１５にあるヒューズ層１１５の一部分７０５の面積よりも小さくすることが望ましい。
【００３７】
さらに図７に示すように、いくつかの好ましい実施例において、１つまたはそれ以上の金属接点１３５が半導体層１１０、２１５に形成される。同様に、図８に示すように、金属接点１３５が半導体層１２０、２４０に形成される。金属接点１３５を形成するためには、ヒューズ層１１５を形成するのに使用されたのと同様の手順と物質を使用するのが有利である。さらに好ましくは、金属接点１３５は、ヒューズ層１１５と同時に形成される。たとえば、開口７２０を形成するのに使用するのと同一のプラズマ・エッチング・ステップは、金属接点１３５のために開口７４０を形成することもできる。同様に、タングステンなどの金属により開口７２０を充填するＣＶＤまたはＴＶＤのステップは、金属接点１３５を形成するために開口７４０を充填することもできる。いくつかの好ましい実施例において、ヒューズ層１１５の金属および金属接点１３５の沈積の後に、化学機械研磨（ＣＭＰ）が遂行されて、絶縁層５３０を平坦化して、開口７２０、７４０の外側のあらゆる金属を除去する。これにより、ヒューズ層１１５と金属接点１３５が電気的に絶縁される。さらに図７と図８に示すように、シリコン酸化物層などの第２の絶縁層７５０をヒューズ層１１５および金属接点１３５に沈積することができる。
【００３８】
さて、図５から図８の参照を続けながら図９を見ると、半導体層１１０に金属層１０５を沈積した後の例示的な半導体ヒューズ・デバイス２００が示されている。金属層１０５を沈積するために、いずれか従来の手順を使用できる。いくつかの好ましい実施例において、金属層１０５をドライ・エッチングにより形成して、第２の絶縁層７５０に開口９１０を形成する。それからＰＶＤまたは他の従来の手順を遂行することにより、開口９１０にタンタルなどのバリア層９２０を等角に沈積し、また、バリア層９２０上に銅などの金属シード層９３０を沈積する。好ましくは、銅などの第２の金属層９４０が金属シード層９３０に、エレクトロ・メカニカル沈積またはエレクトロニクスレス・ケミカル沈積などのウエット・プロセスにより沈積される。図９は、またＣＭＰなど従来の手順を用いて平坦化して、バリア層９２０の一部分、金属シード層９３０および開口９１０の外側に横たわる過剰な金属層９４０などを除去した後のヒューズ２００を示す。
【００３９】
金属層１０５は、第１の半導体層１１０を通じてヒューズ１１５に電気的に結合され、金属層１０５は、ヒューズ層１１５から分離されている。図９に示すいくつかの好ましい実施例において、この金属層は、金属接点１３５に配置される。これら金属接点１３５は、金属層１０５とヒューズ層１１５の間の電気接続および分離を容易にする。
【００４０】
図９にさらに示すように、第２の半導体層１２０に第２の金属層２２０を沈積するために同様の手順を使用でき、これにより第２の金属層２２０がヒューズ層１１５に電気的に結合される。好ましくは、第２の金属層２２０が金属接点１３５に沈積されて、第２の金属層２２０とヒューズ層１１５の間の電気結合と分離を容易にする。図１０に示すように、半導体層１２０、２４０および好ましくは金属接点１３５上に金属層１４０、２３５を沈積するために同様の手順に従うことができる。
【００４１】
ここで図１１を見ると、代替実施例として半導体デバイス１１００の平面図が示されている。図１２は、図１１の視線３−３に対応する断面図を示す。
【００４２】
図１２を見ると、第１の半導体層１２１０および第２の半導体層１２２０が基板１２２５に配置され、第１の半導体層１２１０と第２の半導体層１２２０は、絶縁層１２３０の中にある。１つまたはそれ以上の金属接点１２３５は、第１の半導体層１２１０と第２の半導体層１２２０に形成される。ヒューズ層１２５０の一部分１２４０は、第１の半導体層１２１０にあり、ヒューズ層１２５０は、第２の半導体層１２２０と共にブロー接合インターフェイス１２５５を形成する。ブロー接合インターフェイス１２５５は、第２の半導体層１２２０を通じてヒューズ層１２５０に所定の電力が伝送されるときに、開放回路を形成するように構成される。ブロー接合インターフェイス１２５５において、開放回路の確実な形成を助けるために、第１の半導体層１２１０にあるヒューズ層１２５０の一部分１２４０の面積よりもブロー接合インターフェイス１２５５の面積を小さく作ることが望ましい。
【００４３】
さらに図１２に示すように、金属層１２６０は、第２の絶縁層１２１０で第２の絶縁層１２５５の中にある。絶縁層１２６０は、第１の半導体層１２１０を通じてヒューズ層１２５０に電気的に接続され、また、金属層１２６０は、ヒューズ層１２５０から絶縁されている。金属層１２６０は、１つまたはそれ以上の金属接点１２３５上にある。金属接点１２３５は、金属層１２６０とヒューズ層１２５０の間の電気結合と絶縁を容易にする。
【００４４】
図１２にさらに示すように、第２の金属層１２７０が第２の半導体層１２２０の上にある。第２の金属層１２１０は、ヒューズ層１２５０に電気的に結合されている。好ましくは、第２の金属層１２５０が金属接点１２３５上にあって、第２の金属層１２５０とヒューズ層１２５０の間の電気結合と絶縁を容易にする。
【００４５】
図１１に示すように、金属層１２６０、１２７０をそれぞれの下にある半導体層１２１０、１２２０に結合するために、複数の金属接点１２３５を使用することができる。図１１において、下にある構造を明瞭に示せるように、第２の絶縁層１２６５を図示していない。金属層１２３５およびヒューズ層１２５０のための多数の異なるレイアウトおよび形状は、当業者に容易に明らかである。たとえば、図１１に示すようにヒューズ層１２５０はＴ型であり、他の実施例においては金属接点１２３５の一部または全部は、長方形の形状を有する。
【００４６】
本発明のさらにもう１つの面は、集積回路である。図１３は、本発明の例示的な集積回路１３００の断面図を示す。
【００４７】
集積回路１３００は、基板１３０２を含み、その上にマイクロ電子デバイス１３０５および１つまたはそれ以上の半導体デバイス・ヒューズ１３１０が形成される。図１３に示すように、マイクロ電子デバイス１３０５のいくつかの実施例は、金属酸化物半導体（ＭＯＳ）トランジスタを含む。マイクロ電子デバイス１３０５の他の実施例は、ｎＭＯＳまたはｐＭＯＳトランジスタ、ＣＭＯＳ、ｂｉＣＭＯＳデバイス、バイポーラ、接合型電界効果トランジスタまたは他のタイプの能動または受動集積回路構成要素およびそれらの組合せを含む。
【００４８】
上記のいずれかの半導体ヒューズ・デバイスおよびそれらの製造方法は、集積回路１３００の複数の半導体デバイス・ヒューズ１３１０の構成に組み込むことができる。各デバイス・ヒューズ１３１０は、金属層１３１５を含み、また金属層１３１５をヒューズ層１３２５に電気的に結合する第１の半導体層１３２０を含み、ヒューズ層１３２５は、金属層１３１５から間隔を置いている。
【００４９】
デバイス・ヒューズ１３００は、さらに、ヒューズ層１３２５と共にブロー接合インターフェイス１３３５を形成する第２の半導体層１３３０を含む。ブロー接合インターフェイス１３３５は、所定の電力が第２の半導体層１３３０を通じてヒューズ層１３２５に伝送されるときに、開放回路を形成するように構成される。ブロー接合インターフェイス１３３５において開放回路が形成されるのを促進するためには、第１の半導体層１３２０とヒューズ層１３２５の間のインターフェイス１３３７の面積よりも、ブロー接合インターフェイス１３３５の面積が小さいことが望ましい。
【００５０】
図１３にさらに示すように、集積回路１３００の好ましい実施例は、さらにマイクロ電子デバイス１３０５などの集積回路１３００の他の構成要素から半導体デバイス・ヒューズ１３００を電気的または熱的に絶縁するように構成された複数の絶縁層１３４０、１３４２、１３４４を含む。絶縁層１３４０、１３４２、１３４４もヒューズ・デバイス１３１０の種々な構成要素を電気的に絶縁または分離するように構成できる。たとえば、図１３に示す実施例について、絶縁層１３４０は、第１のおよび第２の半導体層１３２０、１３３０を相互に電気的に絶縁するように構成される。
【００５１】
前記に議論したように、半導体デバイス・ヒューズ１３００のいくつかの好ましい実施例は、第２の半導体層１３３０を通じてヒューズ層１３２５に電気的に結合された第２の金属層１３５０を含む。他の実施例においては、電気結合を容易にするために、第１の半導体層１３２０と金属層１３１５の間または第２の半導体層１３３０と第２の金属層１３５０の間に１つまたはそれ以上の金属接点１３５５が配置される。もちろん、集積回路１３００は、さらに別の金属接点１３６０および金属層１３６５を含み、マイクロ電子デバイス１３０５を相互接続してオペレーティブ・デバイスを形成することができる。
【００５２】
各半導体デバイス・ヒューズ１３１０は、プログラムされるように構成でき、これによりマイクロ電子デバイス１３０５を相互接続してプログラム済み読み取り専用メモリ（ＰＲＯＭ）デバイスのようなオペレーティブ・デバイスを形成することができる。たとえば、いくつかの実施例において、金属層１３１５および第２の金属層１３５０は、集積回路１３００の金属化の第１の層の一部分を含む。そうした場合、金属層１３１５と第２の金属層１３５０は、マイクロ電子デバイス１３０５を相互接続するように構成される。もちろん、半導体デバイス・ヒューズ１３１０は、また、希望するならば、集積回路の金属化と絶縁のもっと高い層に配置することもできる。
【００５３】
いくつかの場合、半導体デバイス・ヒューズ１３００は、ブロー接合インターフェイス１３３５に手をつけずにプログラムすることができ、これによりマイクロ電子デバイス１３０５の相互接続を維持できる。他の場合、ブロー接合インターフェイス１３３５にパルスまたは電力を送ることにより、プログラムして開放回路を形成し、これによりマイクロ電子デバイス１３０５の相互接続をブレークする。
【００５４】
本発明を詳細に説明してきたが、最も広い形式における本発明の範囲から離れることなく、種々の変更、置換および改良が本発明になされ得ることが当業者には理解される。
【図面の簡単な説明】
【００５５】
【図１】本発明により構成された例示的な半導体デバイス・ヒューズの接続図を示す。
【図２】本発明により構成されたもう１つの例示的な半導体デバイス・ヒューズの平面図を示す。
【図３】図２に示す例示的な半導体デバイス・ヒューズの断面図を示す。
【図４】図２に示す例示的な半導体デバイス・ヒューズのもう１つの断面図を示す。
【図５】本発明の原則による例示的な半導体デバイスの製造方法の一例における選択されたステップの断面図および平面図を示す。
【図６】本発明の原則による例示的な半導体デバイスの製造方法の一例における選択されたステップの断面図および平面図を示す。
【図７】本発明の原則による例示的な半導体デバイスの製造方法の一例における選択されたステップの断面図および平面図を示す。
【図８】本発明の原則による例示的な半導体デバイスの製造方法の一例における選択されたステップの断面図および平面図を示す。
【図９】本発明の原則による例示的な半導体デバイスの製造方法の一例における選択されたステップの断面図および平面図を示す。
【図１０】本発明の原則による例示的な半導体デバイスの製造方法の一例における選択されたステップの断面図および平面図を示す。
【図１１】本発明により構成されたさらにもう１つの例示的な半導体デバイスの平面図を示す。
【図１２】図１１に示す例示的な半導体デバイスの断面図を示す。
【図１３】本発明の集積回路の断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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