(57)【要約】第１の電源電圧領域（ＶＤＤ、ＧＮＤ）に少なくとも１つの入力／出力回路（ＩＯ）を有する電子装置を提供する。この電子装置は更に、入力／出力回路（ＩＯ）に結合されてこの入力／出力回路（ＩＯ）の入力端を駆動するバッファ（ＩＮＶ）を有する。このバッファは、第１及び第２のスイッチ（Ｔ１、Ｔ２；Ｔ４、Ｔ５）を有する。このバッファは第２の電源電圧領域（ＶＤＤ１、ＧＮＤ１）内に配置されている。更に、このバッファには、第１及び第２のスイッチ（Ｔ１、Ｔ２；Ｔ４、Ｔ５）を制御して、入力／出力回路（ＩＯ）の入力信号の遷移中に、これら第１及び第２のスイッチ（Ｔ１、Ｔ２；Ｔ４、Ｔ５）の双方が一時的に導通状態に保たれるとともにクローバー電流がバッファ（ＩＮＶ）を流れるようにする制御回路が結合されている。
2009521124.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧領域における少なくとも１つの入力／出力回路と、
この入力／出力回路に結合されてこの入力／出力回路の入力端を駆動するバッファであって、第１及び第２のスイッチを有するとともに、第２の電源電圧領域内に配置されている当該バッファと、
このバッファに結合され、前記第１及び第２のスイッチを制御して、前記入力／出力回路の入力信号の遷移中に、前記第１及び第２のスイッチの双方が一時的に導通状態に保たれるとともにクローバー電流が前記バッファを流れるようにする制御回路と
を具える電子装置。
【請求項２】
請求項１に記載の電子装置において、前記バッファを流れるクローバー電流を決定するために、前記第２の電源電圧領域における電流を測定する第１の測定回路が前記バッファに結合されている電子装置。
【請求項３】
請求項２に記載の電子装置において、前記バッファが、このバッファを流れる電流を制御するとともに直線化する第１及び第２抵抗を有している電子装置。
【請求項４】
請求項２に記載の電子装置において、前記入力／出力回路に供給される入力信号の入力スルーを決定するキャパシタンスが前記バッファの出力端に結合されている電子装置。
【請求項５】
請求項２又は３に記載の電子装置において、前記入力／出力回路の出力信号を測定する第２の測定回路がこの入力／出力回路の出力端に結合されており、この入力／出力回路の入力／出力遅延が、前記第１及び第２の測定回路による測定に応じて求められるようになっている電子装置。
【請求項６】
電子装置内の第１の電源電圧領域内に配置された入力／出力回路の遅延を求める方法であって、この方法が、
前記入力／出力回路に結合されているとともに第２の電源電圧領域内に配置されているバッファであって、第１及び第２のスイッチを有する当該バッファにより、前記入力／出力回路の入力端を駆動する工程と、
前記入力／出力回路の入力信号の遷移中に、前記第１及び第２のスイッチの双方が一時的に導通状態に保たれるとともにクローバー電流が前記バッファを流れるように、これら第１及び第２のスイッチを制御する工程と
を有している方法。
【請求項７】
請求項６に記載の方法において、この方法が更に、
前記バッファを流れるクローバー電流を決定するために、前記第２の電源電圧領域における電流を測定する工程
を有している方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力／出力回路を有する電子装置と、入力／出力回路の遅延を求める方法とに関するものである。
【背景技術】
【０００２】
集積回路内の入力／出力（Ｉ／Ｏ）回路の性能を評価するためには、このような回路の入力及び出力間の遅延を測定するのが望ましい。Ｉ／Ｏ回路の遅延は、これが集積回路のタイミング全体に影響を及ぼす為に重要なパラメータとなる。
【０００３】
しかし、Ｉ／Ｏ回路（セル）の遅延を測定するには種々の困難が存在する。その理由は、通常、このようなＩ／Ｏ回路の入力端子は代表的に集積回路のコア側に接続されている為に、これらの入力端子にアクセスするのが不可能である為である。
【０００４】
米国特許第６，５６３，３３５号明細書には、入力／出力（Ｉ／Ｏ）回路の遅延を求めるための半導体装置のテスト方法が開示されている。遅延を求める回路は、チップコア部分の基本セル領域内に配置されている。テストセルは、相互接続層により接続された数段のインバータを有する第１の遅延回路を有している。このテストセルは、Ｉ／Ｏ回路の入力とＩ／Ｏ回路の出力との間の遅延を測定する第１の測定モードと、第１の遅延回路を介するＩ／Ｏ回路の入力及び出力間の遅延を測定する第２の測定モードとの間で切り換えうる。しかし、この方法によれば、半導体チップのチップ面積をかなり大きく使用するテストセルを半導体装置上に設ける必要がある。
【特許文献１】米国特許第６，５６３，３３５号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、入力／出力回路を有する電子装置であって、この入力／出力回路への入力信号の遷移を、この入力／出力回路の入力端子に直接アクセスする必要なく決定しうるようにした当該電子装置を提供することにある。
【課題を解決するための手段】
【０００６】
この目的は、請求項１による電子装置及び請求項６による入力／出力回路の遅延を求める方法により達成しうる。
【０００７】
従って、本発明により提供する電子装置は、第１の電源電圧領域内の入力／出力回路と、この入力／出力回路の入力端を駆動するバッファとを具える。バッファは第２の電源電圧領域に配置されている。このバッファには、インバータの第１及び第２のスイッチを制御して、前記入力／出力回路の入力信号の遷移中に、これら第１及び第２のスイッチの双方が一時的に導通状態に保たれるとともにクローバー電流が前記バッファを流れるようにする制御回路が結合されている。従って、第１及び第２のスイッチは、容易に測定しうる程度に著しく高い信号が得られるようにするためにクローバー電流が意図的にえられるように制御される。クローバー電流の発生が検出されるのを用いて、入力／出力回路の遅延を決定することができる。
【０００８】
本発明の態様によれば、電子装置が更に、バッファに結合された測定回路を有するようにする。この測定回路は、第２の電源電圧領域における電流を、従って、バッファ中の双方のスイッチが同時に導通状態にある際にのみバッファを流れるクローバー電流を測定する。この状態は、入力／出力回路の入力端を高又は低レベルに駆動する入力信号の遷移のほぼ５０％に対応する。遷移の中央点は入力／出力回路の入力端で決定される為、この中央点は入力／出力回路の遅延を決定するのに用いることができる。
【０００９】
本発明の態様によれば、前記バッファが、前記第１及び第２のスイッチ間に結合された第１及び第２抵抗を有するようにする。これら第１及び第２抵抗は、前記バッファを流れる電流を制御するとともにこのバッファの出力を直線化する作用をする。入力／出力回路の入力端子を駆動するバッファの出力電流は第１及び第２抵抗の値に応じて決定され、入力／出力回路に対する駆動信号の値は、第１及び第２抵抗を選択することにより設定しうる。
【００１０】
本発明の他の態様によれば、バッファの出力端にキャパシタンスを結合する。このキャパシタンスは、入力／出力回路に供給される入力信号の入力スルーを決定する作用を行なう。
【００１１】
本発明の好適な態様によれば、前記入力／出力回路の出力信号を測定する第２の測定回路をこの入力／出力回路の出力端に結合する。このようにすることにより、この入力／出力回路の入力／出力遅延が、前記第１及び第２の測定回路による測定に応じ決定される。従って、入力／出力回路の入力／出力遅延を、この入力／出力回路の入力端子にアクセスすることなしに決定しうる。
【００１２】
本発明は、電子装置内の入力／出力回路の遅延を求める方法にも関するものである。入力／出力回路は第１の電源電圧領域内に配置する。この入力／出力回路の入力端は、この入力／出力回路に結合されているとともに第１及び第２のスイッチを有するバッファにより駆動される。このバッファは、第２の電源電圧領域内に配置する。前記第１及び第２のスイッチは、前記入力／出力回路の入力信号の遷移中に、これら第１及び第２のスイッチの双方が一時的に導通状態に保たれるとともにクローバー電流が前記バッファを流れるように、制御する。
【００１３】
本発明によれば、Ｉ／Ｏ回路の入力段及び出力段に接続された回路により引かれる電流を測定し、このＩ／Ｏ回路の入力端及び出力端における電圧に関連する遅延を測定することなく、この電流の測定に応じてＩ／Ｏ回路の遅延を計算する。この電流の測定は、高レベルから低レベルへの、又は低レベルから高レベルへの遷移のほぼ中央点におけるＩ／Ｏ回路の入力端における電流を一時的に増大させて入力遷移の中央点を検出することにより実行しうる。この測定は、装置のスイッチング中にこの装置を流れる負荷電流及び短絡電流の組み合わせにより実行しうる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施例及び利点を図面につき説明する。
【００１５】
図１は、ＣＭＯＳインバータを示す回路線図である。このインバータは第１トランジスタＴ１及び第２トランジスタＴ２を有する。これら２つのトランジスタＴ１及びＴ２のゲートは相互接続されている。このようなインバータがスイッチオンされると、電流は、電源電圧ＶDDの端子から流れる２つの電流成分を有するようになる。第１の電流成分は負荷のキャパシタを充電する作用をし、負荷電流と称しうる。第２の電流成分は電源電圧の端子から接地端子に流れる短絡電流、すなわち、クローバー電流である。この電流は、出力の振幅が電源電圧の中間点になった際に最大となる。その理由は、この中間点で、双方のスイッチが導通状態になりクローバー電流が得られるような遷移中に、インバータのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが最大のドレイン‐ソース電圧ＶDSを有する為である。この状態で、全電流が負荷電流とクローバー電流とから成る。
【００１６】
図２は、負荷状態を無くした図１によるインバータのスイッチングのシミュレーションを示すグラフである。特に、スイッチング波形ＳＷと、電源電圧経路における電流ＩVDD と、接地経路電流ＩGND とが示されている。電源電圧経路における電流ＩVDD のピークは、図２の一番上に示すスイッチング波形ＳＷの中央とほぼ整列して生じる。従って、ピーク電流を測定することにより、スイッチング波形ＳＷの中央を決定しうる。
【００１７】
図３は、入力／出力（Ｉ／Ｏ）セルＩＯを駆動するインバータを示す回路線図である。図３のインバータは図１によるインバータに相当しており、このインバータの電源電圧はＶＤＤ１／ＧＮＤ１である。入力／出力セルの入力スルーは、０．２nsとして選択してある。入力／出力セルの出力端には３０pFの負荷が設けられている。
【００１８】
図４は、図３による回路の電圧及び電流測定のタイミングを示すグラフである。図４の一番上のグラフは、入力／出力セルＩＯの出力端におけるスイッチング波形ＳＷを示している。その下のグラフは、第１の接地経路ＧＮＤ１における電流ＩGND1のタイミングを示す線図であり、一番下のグラフは、分離された電源電圧経路（領域）ＶＤＤ１における電流ＩVDD1のタイミングを示す線図である。従って、電源電圧経路ＶＤＤ１の電流パルスの持続時間はほんのわずかであり、その振幅は極めて低い。すなわち、このような電流パルスは、検出又は測定するのが困難である。
【００１９】
図５は、インバータと、負荷回路段を追加したＩ／Ｏセルとの回路線図を示す。図５によるＩ／Ｏセルは図３のＩ／Ｏセルに相当する。インバータＩＮＶは、ゲートＧ１及びＧ２が互いに結合された第１トランジスタＴ４及び第２トランジスタＴ５を具えている。このインバータは更に、第１トランジスタＴ４及び第２トランジスタＴ５間に結合された第１抵抗Ｒ１及び第２抵抗Ｒ２を具えている。
【００２０】
第１の実施例によれば、インバータの双方のトランジスタ（スイッチ）Ｔ４及びＴ５が導通している際に生じるクローバー電流、すなわち短絡電流を意図的に増大させて、入力振幅の中間点を検出しうるようにする。このことは、第１の実施例によれば、追加の負荷キャパシタＣをインバータＩＮＶの出力端と大地ＧＮＤとの間に結合することにより達成する。Ｉ／Ｏセルの電源に接続された他のいかなる小型回路によって流される電流も、スイッチング中のＩ／Ｏ駆動電流によって支配されることを銘記すべきである。更に、このことは出力区分に対してのみ正しいことであり、入力区分に対しては正しくないことを銘記すべきである。その理由は、入力区分がチップコアの電源領域に接続され、電流がこのチップコアの電源領域内に流れる為である。従って、スイッチングの際にＩ／Ｏセルの入力段により流される電流を測定するのが困難である。しかし、Ｉ／ＯセルＩＯの遅延を決定するにはこれらの測定が必要となる。
【００２１】
図３につき前述したように、インバータＩＮＶは分離された電源電圧経路ＶＤＤ１及び接地経路ＧＮＤ１に結合されている。この分離された電源電圧経路ＶＤＤ１はインバータＩＮＶのセルに給電するだけに作用し、このような領域における電流を個別に測定して入力遷移の中央点を決定しうるようにする。分離された電源電圧経路は、この分離された電源電圧経路をモニタリングすることにより容易にアクセスしうる為、入力／出力セルＩＯの入力段における信号に関して結論づけることができる。従って、分離された電源電圧経路ＶＤＤ１に入力測定回路ＩＭＣを結合して、分離された電源電圧経路を流れる電流を検出するようにしうる。この分離された電源電圧経路を流れる電流は、インバータを流れるクローバー電流にほぼ相当する。
【００２２】
入力／出力セルＩＯの出力端には出力測定回路ＯＭＣを設けて、入力／出力セルＩＯの出力電流の決定及び測定の双方又は何れか一方を達成しうるようにしうる。
【００２３】
前述したように、図５においては、双方向性の入力／出力セルＩＯの出力端を駆動するインバータＩＮＶを示している。このインバータＩＮＶの出力端はキャパシタＣに結合されている。従って、公称の動作状態では、入力／出力セルＩＯの入力端に８５０psの入力スルーが与えられる。このインバータＩＮＶは分離された電源電圧経路ＶＤＤ１及び分離された接地経路ＧＮＤ１に接続されている。このような分離された電源電圧経路の目的は、この電源のピーク電流を測定して入力振幅の中央点を決定するようにすることである。インバータＩＮＶは電流を制御するとともに電流パルスの持続時間を制御する２つの抵抗Ｒ１及びＲ２を有している。入力／出力セルＩＯの出力端には、例えば３０pFの負荷Ｃが用いられる。この負荷と、２つの抵抗Ｒ１及びＲ２とは、最も悪いＰＶＴ状態の場合でも、電源電圧経路ＶＤＤ１及び接地経路ＧＮＤ１の領域におけるピーク電流が、好ましくは約２mAとなり、そのパルス持続時間が１nsよりも長くなるように選択する。
【００２４】
図６は、図５による回路に対する電圧及び電流測定のタイミングを示すグラフである。一番上のグラフは、入力／出力セルＩＯの出力端における電圧測定ＶIOに関するものである。上から二番目のグラフは、インバータＩＮＶの出力ノードＯＵＴにおける電圧、すなわち入力／出力セルＩＯの入力電圧を示している。次のグラフは、入力／出力セルＩＯの出力端に接続された負荷に流れる電流を示している。更に、接地経路ＧＮＤ１に流れる電流ＩGND1及び電源電圧経路ＶＤＤ１に流れる電流ＩVDD1も示している。従って、入力／出力セルＩＯの遅延は、従来の電圧測定に応じて且つ本発明による電流測定に応じて決定しうる。
【００２５】
以下の表１には、従来の電圧方法による且つ本発明の電流測定方法による遅延測定に関するパラメータを開示している。
【００２６】
【表１】
2009521124.tif 000003
【００２７】
従って、従来の電圧方法の結果と本発明による電流測定方法の結果とは極めて近似しており、互いにほぼ一致している。
【００２８】
以下の表２には、従来の電圧方法と、本発明による電流測定方法とに対する電源バウンスの影響を示す。入力／出力セルＩＯの電源には５nHのインダクタンスが導入される。分離された電源電圧経路ＶＤＤ１及び接地経路ＧＮＤ１にも同じことが言える。
【００２９】
【表２】
2009521124.tif 000004
【００３０】
図７は、追加のインダクタンスを有する図５による回路に対する電圧及び電流タイミングを示す線図である。図６のように、入力／出力セルＩＯの出力電圧、すなわちＶIOと、入力／出力セルＩＯの入力電圧ＶOUT とを示している。
【００３１】
図８ａは、本発明の第２の実施例による駆動回路及び入力／出力セルＩＯを示す回路線図である。図８ａによる入力／出力セルＩＯは、図５による入力／出力セルＩＯに相当する。この図８ａによる入力／出力セルＩＯの入力端にはインバータＩＮＶが結合されている。このインバータＩＮＶの出力端には、図５の回路線図と同様に、負荷キャパシタＣが結合されている。このキャパシタＣは、公称状態で１nsの出力スルーを得る作用をする。分離された電圧経路ＶＤＤ１及びＧＮＤ１には、図５の回路線図と同様に、第２のインバータＩＮＶ２が結合されている。分離された電圧経路を設けることにより、入力振幅の中央点を決定するためにこの電圧経路に流れるピーク電流を測定する。電流を制御し、出力を直線化するために、抵抗Ｒ１及びＲ２が用いられている。入力／出力セルＩＯの出力端には３０pFの負荷が結合される。図８ａは、インバータＩＮＶを駆動する追加の回路ＩＮＶ１０及びＩＮＶ２０をも有しており、この追加の回路を別に図８ｂで説明する。
【００３２】
図８ｂは、インバータＩＮＶの第１ゲートＧ１及び第２ゲートＧ２に接続しうるメークビフォアブレーク回路ＭＢＢを示す回路線図である。メークビフォアブレーク回路ＭＢＢは、インバータＩＮＶ、すなわちバッファを制御し、入力／出力セルＩＯの入力信号の遷移中の予め決定した期間の間、第１トランジスタＴ４及び第２トランジスタＴ５の双方を一時的に同時に導通状態にする作用をする。このメークビフォアブレーク回路ＭＢＢは、第１インバータＩＮＶ１０及び第２インバータＩＮＶ２０を有している。第１インバータＩＮＶ１０の出力端は、第２インバータＩＮＶ２０の電源ラインの一方と置き換わり、第２インバータＩＮＶ２０の出力端は、第１インバータＩＮＶ１０の電源ラインの一方と置き換わる。メークビフォアブレーク回路ＭＢＢは、インバータＩＮＶの第１トランジスタＴ４及び第２トランジスタＴ５を制御し、これらのトランジスタの一方を、他方のトランジスタが既に導通状態であるものとみなした後にのみ非導通状態にするようにする。従って、（メークビフォアブレーク回路ＭＢＢにより決定しうる）期間の間、双方のトランジスタが導通状態となり、クローバー電流が意図的に生ぜしめられる。
【００３３】
図９は、図８の回路に対するタイミング線図を示すグラフである。この図９には、入力／出力セルＩＯの出力電圧ＶIOと、このセルに接続された負荷を流れる電流ＩC1と、接地経路ＧＮＤ１における電流ＩGND1及び電源電圧経路ＶＤＤ１における電流ＩVDD1とを示している。図９に応じた測定は、短絡電流に関するものであり、電源から流れる全電流に関するものではない。従って、立上がり遅延測定中は、接地経路ＧＮＤ１におけるピーク電流が考慮され、立下がり遅延測定中は、電源電圧経路ＶＤＤ１におけるピーク電流が考慮される。
【００３４】
以下の表３は、従来の電圧測定方法と、本発明による電流測定方法との結果を示している。
【００３５】
【表３】
2009521124.tif 000005
【００３６】
この場合、入力／出力セルＩＯの電源及び電源電圧経路ＶＤＤ１には他のインダクタンスが導入される。このインダクタンスの値は５ｎＨとすることができる。
【００３７】
図１０は、追加のインダクタンスを有する図８による回路における電流のタイミングを示すグラフである。図１０のグラフから明らかなように、電流パルスの幅は、スイッチングのタイミングを調整することにより制御しうる。従って、電源電圧経路ＶＤＤ１及び接地経路ＧＮＤ１を流れる電流を決定するために低感度で動作する電流プローブを用いることができる。
【００３８】
図１１は、入力／出力セルＩＯの入力スルーを示すグラフである。この場合、９個の異なるスルーＳＬ０〜ＳＬ８を示している。入力／出力セルＩＯに与えられる入力スルーは、これに与えられるキャパシタンスを変えることにより調整しうる。スルーＳＬ０〜ＳＬ８は０．２ns〜１．２nsの範囲で変化する。図１１のグラフでは、入力／出力セルＩＯの遅延に関する異なるスルーの効果を測定した。この測定は、提案した手法が入力スルー値に無関係であることを立証するために行なうことができる。
【００３９】
以下の表４は、異なる入力スルーと関連するパラメータを示す。この表４及び図１１のグラフから明らかなように、入力／出力セルＩＯの遅延は入力スルーが異なってもそれ程変化しない。
【００４０】
【表４】
2009521124.tif 000006
【００４１】
例えば、感度が良好で高帯域及び高速の電流プローブを有するデジタルオシロスコープは、電源電圧経路ＶＤＤ及び入力／出力セルＩＯにおけるピーク電流の差を測定して、入力／出力セルＩＯの遅延を直接決定するようにするのに用いることができる。
【００４２】
本発明によれば、電流ピークの測定値を用いて入力／出力セルＩＯの遅延を測定する。この測定はかなりの精度で行うことができる。過渡スイッチング波形の中央に生じるＣＭＯＳ回路内のピーク電流は、入力／出力セルＩＯのコア側におけるスイッチングの中央点を決定するのに用いられる。導体中の電子の速度は光速に極めて近いということを物理学の法則が明らかにしているので、本発明によるピーク電流の測定技術は有利である。その理由は、電気的な長さが数インチ（１インチは約２．５４cm）よりも多く異なるおそれのない小型のシステムにおいて電流を測定する距離は、遅延値におけるいかなる誤りにも関連しない為である。従って、電源電圧経路ＶＤＤ及び入力／出力セルＩＯの領域における電流を２つの異なる点で測定でき、依然として同様な結果が得られる。このことは、測定の準備に固有の依存性がある電圧測定ではなく、電流を測定することの他の利点となりうるものである。
【００４３】
本発明による電流測定を実行するためには、入力／出力セルＩＯに接続された入力回路に給電するインバータ段に対し、電源と接地との別々の条件が必要となる。本発明による電流ピーク測定は、インバータを、入力／出力セルＩＯに給電する最終部分としうるスキャンチェーンで用いることができる。このような技術は、入力／出力セルＩＯ内でスキャンＭＵＸを提供する入力／出力セルＩＯの部分としうる。上述したように、このような入力／出力セルＩＯのリング内には、別々の分離した電源電圧経路ＶＤＤ及び接地経路ＧＮＤを導入する必要がある。
【００４４】
上述した遅延測定では、入力／出力セルＩＯの遅延を求めるために、この入力／出力セルＩＯのバッファへの入力信号が遷移時間の５０％に達する時間を決定する必要がある。この後者の時間は、電源電圧経路ＶＤＤ１における電流ピークがインバータＩＮＶに供給される時間を測定することにより得ることができる。電源電圧経路ＶＤＤ１にはチップの外部から給電されるので、入力／出力セルＩＯへ供給される電流を外部からアクセスしうる。遅延は、電源電圧経路ＶＤＤ１の領域における電流ピークと入力／出力セルＩＯの電源の電流ピークとの間の時間差を測定することにより決定しうる。或いはまた、電源電圧経路ＶＤＤ１の領域における電流ピークと、信号を外部からアクセスする際に、入力／出力セルＩＯの電圧が入力／出力セルＩＯの電源電圧の５０％に達した時間との間の時間差を測定することにより、遅延を決定しうる。
【００４５】
代表的なＣＭＯＳ回路では、インバータ内のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが同時に導通している期間を最少にしてクローバー電流を制限させる。このことは、入力／出力セルＩＯに対しても行うことができ、これはブレークビフォアメークと称される。しかし、本発明によれば、入力／出力セルＩＯの遅延を決定するために電流ピークを測定するには、大きなクローバー電流が必要となる。従って、測定可能な範囲内で電流を得るために大きなクローバー電流を意図的に生ぜしめる。このような回路は、メークビフォアブレーク回路と称しうる。このことは、入力／出力セルＩＯの入力回路のみに限定されており、駆動回路には限定されない。
【００４６】
本発明は、第１の電源電圧領域内に入力／出力セル（回路）を有する電子装置にも関するものである。この電子装置は更に、入力／出力セルに結合されてその入力端を駆動する駆動回路を有する。バッファは代表的に第１スイッチ及び第２スイッチを有する。このバッファは第２の電源電圧領域内に配置されている。このバッファには制御回路が結合され、この制御回路は第１スイッチ及び第２スイッチを制御して、入力／出力セルの入力信号の遷移中にこれらの双方のスイッチが一時的に導通状態となり、クローバー電流が駆動回路を流れるようにする。
【００４７】
本発明による上述した電流ピーク測定方法は特に、全遅延に対する入力／出力セルの遅延の割合を決定するために、タイミングクリティカルネットを測定するチップテスト装置で実行しうる。
【００４８】
上述したピーク電流測定技術は、入力／出力セルの遅延の測定を可能にするＡＳＩＣ設計フローで自動化することもできる。
【００４９】
本発明は上述した実施例に限定されず、当業者にとっては、特許請求の範囲から逸脱することなく種々の変形が可能であること勿論である。又、装置の請求項において列挙した幾つかの手段は、１つの同じハードウェア要素で構成することができる。又、ある手段を異なる従属請求項で述べているという事実は、これらの手段を組み合わせることが有利でないということを意味するものではない。
【図面の簡単な説明】
【００５０】
【図１】図１は、ＣＭＯＳインバータを示す回路図である。
【図２】図２は、負荷状態を無くした図１によるインバータのスイッチングのシミュレーションを示すグラフである。
【図３】図３は、入力／出力セルを駆動するインバータを示す回路図である。
【図４】図４は、図３による回路の電圧測定及び電流測定のタイミングを示すグラフである。
【図５】図５は、インバータと、追加の負荷段を有する入力／出力セルとを示す回路図である。
【図６】図６は、図５による回路に対する電圧測定及び電流測定のタイミングを示すグラフである。
【図７】図７は、追加の電源及びピンインダクタンスを有する図５による電圧及び電流測定のタイミングを示すグラフである。
【図８ａ】図８ａは、本発明の第２の実施例による駆動回路及び入力／出力セルを示す回路図である。
【図８ｂ】図８ｂは、メークビフォアブレーク回路ＭＢＢを示す回路図である。
【図９】図９は、図８による回路における電流のタイミングを示すグラフである。
【図１０】図１０は、追加のインダクタンスを有する図８による回路における電流のタイミングを示すグラフである。
【図１１】図１１は、種々に異なる入力スルーに対する入力／出力セルの入力及び出力を示すグラフである。
【図１】
2009521124.tif 000007
【図２】
2009521124.tif 000008
【図３】
2009521124.tif 000009
【図４】
2009521124.tif 000010
【図５】
2009521124.tif 000011
【図６】
2009521124.tif 000012
【図７】
2009521124.tif 000013
【図８ａ】
2009521124.tif 000014
【図８ｂ】
2009521124.tif 000015
【図９】
2009521124.tif 000016
【図１０】
2009521124.tif 000017
【図１１】
2009521124.tif 000018
【手続補正書】
【提出日】平成20年8月22日(2008.8.22)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
【表１】
2009521124.tif 000019
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
【表２】
2009521124.tif 000020
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
【表３】
2009521124.tif 000021
【国際調査報告】
2009521124.tif 000022
2009521124.tif 000023
2009521124.tif 000024