(57)【要約】  半導体基板上の不揮発性記憶素子であって、半導体の基層、電荷貯蔵層の積層体、及び制御ゲートを備え、基層は、ソース及びドレインの領域、及びソース及びドレイン領域の間において位置される通電チャネル領域を備え、電荷貯蔵層の積層体は、第1の絶縁層、電荷トラップ層及び第2の絶縁層を備え、第1の絶縁層は通電チャネル領域の上に位置され、電荷トラップ層は第1の絶縁層の上にあり、及び第2の絶縁層は電荷トラップ層の上にあり、制御ゲートは電荷貯蔵層の積層体上に位置され、電荷貯蔵層の積層体は、電荷トラップ層において第1の絶縁層を介する通電チャネル領域からの電荷担体の直接的トンネリングによって電荷を捕捉するために配列されるものであり、ここで、導電チャネル領域はp型電荷担体のためのp型チャネルであり、及び少なくとも1種の導電チャネル領域及び/又はソース及びドレインの領域の物質は、弾性的にひずんだ状態である。
2009514194.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の不揮発性記憶素子であって、半導体の基層、電荷貯蔵層の積層体、及び制御ゲートを備え、
基層は、ソース及びドレインの領域、及びソース及びドレインの領域の間において位置される通電チャネル領域を備え、
電荷貯蔵層の積層体は、第1の絶縁層、電荷トラップ層及び第2の絶縁層を備え、第1の絶縁層は通電チャネル領域の上に位置され、電荷トラップ層は第1の絶縁層の上にあり、及び第2の絶縁層は電荷トラップ層の上にあり、
制御ゲートは電荷貯蔵層の積層体の上に位置され、
電荷貯蔵層の積層体は、電荷トラップ層において第1の絶縁層を介する通電チャネル領域からの電荷担体の直接的トンネリングによって電荷を捕捉するために配列され、そこで、
通電チャネル領域はp型電荷担体のためのp型チャネルであり、及び
少なくとも1種の、通電チャネル領域、及びソース及びドレインの領域の物質は弾性的にひずんだ状態にある、
不揮発性記憶素子。
【請求項２】
基層は下側SiGe(ケイ素ゲルマニウム)層を備える、請求項1記載の半導体基板上の不揮発性記憶素子。
【請求項３】
基層は上側Si(ケイ素)層を備える、請求項2記載の半導体基板上の不揮発性記憶素子。
【請求項４】
ソース及びドレインの領域は下側SiGe層において位置される、請求項2記載の半導体基板上の不揮発性記憶素子。
【請求項５】
ソース及びドレインの領域は上側Si層において位置される、請求項3記載の半導体基板上の不揮発性記憶素子。
【請求項６】
第1の絶縁層の物質には二酸化ケイ素及び高K物質の1種が包含される、請求項1記載の半導体基板上の不揮発性記憶素子。
【請求項７】
第2の絶縁層の物質には二酸化ケイ素及び高K物質の1種が包含される、請求項1記載の半導体基板上の不揮発性記憶素子。
【請求項８】
電荷トラップ層の物質には窒化ケイ素が包含される、請求項1記載の半導体基板上の不揮発性記憶素子。
【請求項９】
基層はSi又はGeから構成される、請求項1記載の半導体基板上の不揮発性記憶素子。
【請求項１０】
不揮発性記憶素子は応力裏打材層を備え、応力裏打材層は、少なくとも1種のソース及びドレインの領域及び制御ゲートの頂部分上にある、請求項1又は7記載の半導体基板上の不揮発性記憶素子。
【請求項１１】
応力裏打材層は、堆積の間に応力状態が調節可能である窒化ケイ素の層である、請求項10記載の半導体基板上の不揮発性記憶素子。
【請求項１２】
第1の絶縁層は高K物質を含む、請求項9記載の半導体基板上の不揮発性記憶素子。
【請求項１３】
高K物質には、酸化ハフニウム、ケイ酸ハフニウム、窒化ケイ酸ハフニウム、酸化アルミニウム及び酸化ジルコニウムの1種が包含される、先行する請求項の何れか1項記載の半導体基板上の不揮発性記憶素子。
【請求項１４】
使用において、読出し電圧は0電圧及び電源電圧の水準の間である、先行する請求項の何れか1項記載の半導体基板上の不揮発性記憶素子。
【請求項１５】
記憶配列体であって、少なくとも1種の先行する請求項の何れか1項記載の不揮発性記憶素子を備える、記憶配列体。
【請求項１６】
半導体素子であって、少なくとも1種の先行する請求項1〜15の何れか1項記載の不揮発性記憶素子を備える、半導体素子。
【請求項１７】
半導体基板上の不揮発性記憶素子を製造する方法であって、素子は、基層、電荷貯蔵層の積層体、及び制御ゲートを備え、基層は、ソース及びドレインの領域、及びソース及びドレインの領域の間において位置される通電チャネル領域を備え、電荷貯蔵層の積層体は、第1の絶縁層、電荷トラップ層及び第2の絶縁層を備え、第1の絶縁層は通電チャネル領域の上に位置され、電荷トラップ層は第1の絶縁層の上にあり、及び第2の絶縁層は電荷トラップ層の上にあり、
制御ゲートは電荷貯蔵層の積層体の上に位置され、
電荷貯蔵層の積層体は、電荷トラップ層において第1の絶縁層を介する通電チャネル領域からの電荷担体の直接的トンネリングによって電荷を捕捉するために配列され、そこで、方法が次の、即ち
p型チャネルを、p型電荷担体のために、通電チャネル領域として生成する工程、及び
弾性的なひずみの状態を、少なくとも1種の通電チャネル領域及びソース及びドレインの領域の物質において生成する工程
を備える、方法。
【請求項１８】
弾性的ひずみの状態の生成には、少なくとも1種の通電チャネル領域及びソース及びドレインの領域の物質において、エピタキシャル成長の処理による下側SiGe層の成長が包含される、請求項17記載の方法。
【請求項１９】
弾性的ひずみの状態の生成には、少なくとも1種の通電チャネル領域及びソース及びドレインの領域の物質において、エピタキシャル成長の処理による下側SiGe層及び上部Si層の成長が包含される、請求項17記載の方法。
【請求項２０】
どちらの下側SiGe層、又は下側SiGe層及び上側Si層でも、ソース及びドレインの領域において局所的に成長させられる、請求項18又は19記載の方法。
【請求項２１】
どちらの下側SiGe層、又は下側SiGe層及び上側Si層でも、ソース及びドレインの領域及びpチャネル領域において全体的に成長させられる、請求項18又は19記載の方法。
【請求項２２】
弾性的ひずみの状態の生成には、少なくとも1種の通電チャネル領域及びソース及びドレインの領域の物質において、応力裏打材層の成長工程が包含される、請求項17記載の方法。
【請求項２３】
応力裏打材層は、応力裏打材層がソース及びドレインの領域及び電荷貯蔵層の積層体にほぼわたって位置するようなやり方で堆積される、請求項22記載の方法。
【請求項２４】
応力裏打材層は窒化ケイ素層を備える、請求項22〜23の何れか1項記載の方法。
【請求項２５】
応力裏打材層の応力状態は、応力裏打材層の堆積のための堆積処理の媒介変数によって制御可能である、請求項22〜24の何れか1項記載の方法。
【請求項２６】
応力裏打材層は、第1のマスクをp型不揮発性記憶素子のために特異的に調節される第1の応力裏打材として用いることによって選択的に堆積される、請求項22〜25の何れか1項記載の方法。
【請求項２７】
応力裏打材層は、更に第2のマスクをn型不揮発性記憶素子のために特異的に調節される第2の応力裏打材として用いることによって選択的に堆積される、請求項26記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
(発明の分野)本発明は不揮発性記憶素子に関する。また、本発明はそのような不揮発性記憶素子を製造する方法に関する。
【背景技術】
【０００２】
(発明の背景)不揮発性半導体記憶体に対する目下の産業標準は、フローティング(浮遊)ゲート上に貯蔵される電荷の効果に関する素子を基礎とする。書込み(プログラム)作用の間、電荷がフローティングゲート中に貯えられる。そのような不揮発性半導体記憶体の素子(記憶素子)において、フローティングゲートにおける電荷貯蔵は、高温(熱)電子注入の機構又はファウラー・ノルドハイムのトンネリング(Fowler-Nordheim tunneling)に基づく。制御ゲートの制御下、十分なエネルギを有し、ソース及びドレインの領域の間の通電(current-carrying)チャネルを介して流れる電子は、通電チャネル及びフローティングゲートの間の誘電体層を通過することができ、及びフローティングゲート中に貯蔵電荷として進入することができる。
【０００３】
これらのフローティングゲートに基づく素子のより一層小さい寸法への縮小に関する問題のため、次世代の不揮発性半導体記憶体には、底部分及び頂部分の絶縁層の間に配置される電荷トラップ層から構成される修飾(改変)した電荷貯蔵性層の積層体の使用が期待される。例えば、そのような電荷貯蔵層の積層体は、底部分の二酸化ケイ素層、電荷トラップ窒化ケイ素層及び頂部分の二酸化ケイ素層から構成され、またONO(酸化物-窒化物-酸化物)の積層体としても知られる。
【０００４】
ONO層の積層体を持つこれらの不揮発性半導体素子では、通電チャネルから窒化ケイ素層への底部分二酸化ケイ素層(トンネル-酸化物の層)を介する直接的(ダイレクト)トンネリング(Fowler-Nordheim)の機構によって、電荷を窒化ケイ素層において貯えることができる。そのnチャネルにおける電子の高い移動度のため、多くの用途のために適する比較的高い読出し電流を得ることができる。
【０００５】
窒化ケイ素層の電荷捕捉の特性はトンネル-酸化物層の厚さを小型化させ、それがより一層低いプログラム/削除の電圧をもたらし得る。
【０００６】
nMOS技術(n型MOS、即ち金属-酸化物-半導体)に基づくSONOS(半導体酸化物-窒化物-酸化物の半導体)記憶素子が開示されている(特許文献1)。この記憶素子は、書込み作用の間にデータを窒化ケイ素層において貯えるための担体として、n型チャネルからの電子を用いる。
【特許文献１】米国特許出願公開第2004/0251490号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
不都合なことに、nMOS SONOS記憶素子は削除飽和(erase saturation)として既知の現象に悩まされる。
【０００８】
窒化ケイ素層における電子の電荷を中和するための削除作用の間、正孔は、底部分の絶縁性二酸化ケイ素層を介してトンネルを開け、チャネル領域から窒化ケイ素層にまで通り、及び窒化ケイ素層において捕捉される電子と再結合することができる。正孔についての障壁(バリア)が電子についての障壁に比べて比較的高いことから、トンネル電流は削除作用の間、より一層低い。この作用の間、記憶素子のしきい値電圧は増加し、及び結果的に、窒化ケイ素層を横切る電場も増加する。また、これは、ONO積層体の頂部分の絶縁層を横切るより一層高い電場をもたらし、それは電子を引き起こし、トンネルを開けて頂部分の絶縁層を通って制御ゲートから窒化ケイ素層まで通り、窒化ケイ素層に進入する正孔と釣合う。この時点で、しきい値電圧はもう変化しない。
【０００９】
しかし、そのような削除作用の間、比較的大きな電流が底部分及び頂部分の層のそれぞれを通って流れる。これらの電流は、電荷貯蔵層の積層体において永久に捕捉される欠損関連電荷を引き起こすことができる局所的な欠損(深いトラップ)を生成することによって、各々の絶縁層の品質を劣化させ得る。欠損の数(及び対応するトラッピングの欠損関連電荷)は、各削除作用と共に大幅に増加し、及びしきい値電圧の水準(レベル)を引き起こし、素子の寿命期間を超えて緩徐に増加する。図1は、先行技術のnMOS SONOS記憶素子における、書込み(プログラム)のためのしきい値電圧Vp及び削除のためのしきい値電圧Veを、プログラム/削除サイクルPEの関数として示す。
【００１０】
明らかに、しきい値電圧の変化は、記憶素子の読出し作用に及ぼす有害な効果を持つ。しきい値電圧が、記憶素子の記憶状態、又はビット値を規定するので(しきい値電圧よりも低いか高いかである記憶素子の実電圧に応じて‘0’又は‘1’のどちらでもである)、永久に捕捉される欠損関連電荷の変化はビット値の検出に不利に影響を与える。
【００１１】
結果として、nMOS SONOS記憶素子は、0Vより低いしきい値電圧を得ることができない。有用なしきい値電圧窓(ウィンドウ)は約0.5V及び3Vの間であり、典型的に約2Vの読出し電圧を有する。現在の多くのCMOS適用の供給電圧が典型的により一層低いことを考慮すると、読出しのためのそのような値は比較的高い。図2は、先行技術のnMOS SONOS記憶素子における削除状態のためのしきい値電圧Vtを、典型的な読出し電圧についてのゲート応力(ストレス)時間の関数として示す。図2によって例示するように、高読出し電圧は、記憶素子の削除状態に深刻なゲート応力を不利に引き起こし、それは再度、しきい値電圧の増加を寿命期間の間にもたらす。
【００１２】
(発明の概要)本発明の目的は、削除飽和及び/又はゲート応力により生じるしきい値電圧の増加によって実際上影響を受けず、及び同時に上述の比較的高い読出し電流を維持する、電荷トラップ層を備える記憶素子を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、半導体基板上の不揮発性記憶素子に関し、それは、半導体の基層、電荷貯蔵(蓄積)層の積層体、及び制御ゲートを備え、
基層は、ソース及びドレインの領域、及びソース及びドレインの領域の間において位置される通電チャネル領域を備え、
電荷貯蔵層の積層体は、第1の絶縁層、電荷トラップ層及び第2の絶縁層を備え、第1の絶縁層は通電チャネル領域の上に位置され、電荷トラップ層は第1の絶縁層の上にあり、及び第2の絶縁層は電荷トラップ層の上にあり、
制御ゲートは電荷貯蔵層の積層体の上に位置され、
電荷貯蔵層の積層体は、電荷トラップ層において第1の絶縁層を介する通電チャネル領域からの電荷担体の直接的なトンネリングによって電荷を捕捉するために配列され、そこで、通電チャネル領域はp型電荷担体のためのp型チャネルであり、及び少なくとも1種の、通電チャネル領域、及びソース及びドレインの領域の物質は弾性的にひずんだ状態にある。
【００１４】
有利には、ひずんだp型チャネルを通電チャネルとして用いることで、本発明に従う記憶(メモリ)素子(装置)は、先行技術の記憶素子に対して逆転される削除作用を有する。今回、電子は、トンネルを開けてp-チャネルから電荷貯蔵層の積層体にまで移り、電荷貯蔵層の積層体に捕捉される正孔と再結合し得る。削除作用の間及び平衡に達する前にしきい値電圧はより一層マイナスになるだろうが、及び正孔は、トンネルを開けて頂部分の絶縁層上の制御ゲートから移り、チャネルからの電子と再結合し得、この効果が削除飽和を導くことができるであろうが、しかし、実際にこれ(削除飽和)が起こることはなく、それは本発明に従う記憶体において削除飽和が起こるしきい値電圧(その絶対値)が、典型的にずっと高く、及び通常の操作において達することがないであろうからである。そのp-チャネルにおける物質の格子のひずみ(straining)は、電荷担体(即ち、正孔)の移動度の増加を引き起こし、本発明に従う記憶素子の読出し電流が、有利に、先行技術のnMOS SONOS記憶素子のものと実質同等なものであることにする。
【００１５】
さらに、本発明は、半導体基板上の不揮発性記憶素子を製造する方法に関し、素子は、基層、電荷貯蔵層の積層体、及び制御ゲートを備え、基層は、ソース及びドレインの領域、及びソース及びドレインの領域の間において位置される通電チャネル領域を備え、電荷貯蔵層の積層体は、第1の絶縁層、電荷トラップ層及び第2の絶縁層を備え、第1の絶縁層は通電チャネル領域の上に位置され、電荷トラップ層は第1の絶縁層の上にあり、及び第2の絶縁層は電荷トラップ層の上にあり、
制御ゲートは電荷貯蔵層の積層体の上に位置され、
電荷貯蔵層の積層体は、電荷トラップ層において第1の絶縁層を介する通電チャネル領域からの電荷担体の直接的なトンネリングによって電荷を捕捉するために配列され、そこで、方法が次の、即ち
p型チャネルを、p型電荷担体のために、通電チャネル領域として生成する工程、及び
弾性的なひずみの状態を、少なくとも1種の通電チャネル領域及びソース及びドレインの領域の物質において生成する工程
を備える。
【００１６】
また、本発明は、少なくとも１種の上述の不揮発性記憶素子を備える記憶配列体(アレイ)に関する。
【００１７】
さらに、本発明は、少なくとも１種の上述の不揮発性記憶素子を備える半導体素子に関する。
【００１８】
(図面の簡潔な記載)本発明の教示を目的として、本発明の素子及び方法の好適例を次に記載する。この技術において熟練する者(当業者)によって、本発明の他の代わりの及び等価な具体例が本発明の真の精神を逸脱せずに考えられ、及び実践にまで帰着できることは理解され、本発明の範囲は単に添付の特許請求の範囲によって制限されるに過ぎないであろう。図面の簡潔な記載は(図面の簡単な説明)の項に移す。
【００１９】
図３は、本発明に従うSONOS記憶素子1を示す。
【００２０】
単結晶n型半導体である基層2上に、p型のソース及びドレインの領域3を配置する。(高度にドープした)p+のソース及びドレインの領域3の間に、第1の絶縁層5を配置する。電荷トラップ層6を、第1の絶縁層5の頂部分上に位置させる。電荷トラップ層6の頂部分上に、第2の絶縁層7を位置させる。制御ゲート層8を、第2の絶縁層7上に配置する。
【００２１】
第1の絶縁層5、電荷トラップ層6及び第2の絶縁層7は、電荷貯蔵層の積層体5,6,7を形成する。
【００２２】
第1の絶縁層5、電荷トラップ層6、第2の絶縁層7及び制御ゲート層8の側壁を、絶縁スペーサ9によって覆う。第1の絶縁層5の下で、基層2において、p型チャネル領域4を、素子1の操作の間に形成することができる。
【００２３】
半導体としてのシリコンに基づくSONOS記憶素子1について、今後の65nm世代では、pチャネルのチャネル長が約100nmになるであろう。典型的に、第1の絶縁(二酸化ケイ素)層5は、約1.5〜3nm、典型的に2nmの厚さを持つ。電荷トラップ(窒化ケイ素)層6の厚さは約4-8nmの範囲内、典型的に6nmにある。第2の絶縁(二酸化ケイ素)層7は約4-12nmの範囲内において、典型的に8nmの厚さを持つ。制御ゲート(多結晶シリコン)層8の厚さは約30-150nmの範囲内、典型的に100nmである。
【００２４】
このp型SONOS記憶素子1では、pチャネル領域4における正孔が通電する。プログラミングの間に、十分なエネルギを有するpチャネル領域4における正孔は(制御ゲート8上でのプログラム電圧Vpの制御下に)、直接的トンネリングを使って第1の絶縁層5を横切り、電荷トラップ層6に進入し、及び捕捉電荷を生成することができる。
【００２５】
読み操作の間に、読み電圧Vrを制御ゲート8に印加する。捕捉電荷の大きさは、読み操作の間に、読み電流がソース及びドレインの領域3の間で検出できるかどうかを定める。測定される読み電流の定義に応じ、‘0’又は‘1’のどちらかでものビット値がSONOS記憶素子1において提示される。
【００２６】
電荷トラップ層6の削除の間に、制御ゲート上の削除のための電圧Veを、電子がチャネル4から第1の絶縁層5を通してトンネルを開けて移り、及び電荷トラップ層6における正の捕捉電荷と再結合することができるような値に設定する。
【００２７】
本発明に従うp型SONOS記憶素子1において、しきい値電圧が、削除作用の間及び平衡に達する前に、より一層マイナスになるであろうが、正孔は、頂部分の絶縁層上の制御ゲートからトンネルを開けて移り、チャネルからの電子と再結合し得、この効果は、削除飽和を導くことができるかもしれないが、しかし実際には、これ(削除飽和)は起こらず、それは、記憶素子1における(絶対値の)しきい値電圧が、第2の絶縁層7を通してトンネルを開け移り得る制御ゲート8において正孔を生じさせるには小さ過ぎるままだからであることに留意される。
【００２８】
図4は、先行技術のnMOS SONOS記憶素子、及び本発明に従うSONOS記憶素子用のプログラム及び削除のためのしきい値電圧を、プログラム/削除の時間PEの関数として示す。先行技術のnMOS SONOS記憶素子では、削除のためのしきい値電圧(線41)は、約0.07秒より長い時間について明らかな飽和を示す。本発明に従うSONOS記憶素子では、削除のためのしきい値電圧(線42)における削除飽和が見られない。
【００２９】
先行技術のnMOS SONOS記憶素子用のプログラムのためのしきい値電圧を線43によって示す。本発明に従うSONOS記憶素子用のプログラムのためのしきい値電圧を線44によって示す。
【００３０】
本発明に従うSONOS記憶素子のため、しきい値電圧の規定が、先行技術のSONOS記憶素子と比較して逆になるように選定されることに留意される。
【００３１】
p型SONOS記憶素子1を、削除飽和を防ぐように本質的に(intrinsically)配列する。これは、零電圧及び供給電圧の間の読み電圧を用いられるようにし、それは有利に供給電圧を、より一層高い読み電圧水準にまで押し上げる必要条件を避ける。これは、先行技術のnMOS SONOS記憶素子と比べ、比較的低電圧での操作、及びより一層小さな記憶体周辺回路(即ち、ブースト回路を持たないもの)を有するより一層単純な記憶配列体の割付け(レイアウト)をもたらす。
【００３２】
所定の半導体物質にとって、正孔の移動度は電子のものよりも低く、即ち、p型素子において電流は同じ半導体基材のn型素子におけるものよりも低いことが知られている。さらに、正孔の移動度は、半導体物質の弾性的応力/ひずみ状態に左右されることが知られている。半導体物質の格子の弾性変形によって、半導体における正孔の移動度を高めることができる。実際の半導体物質に応じて、引張又は圧縮のひずみ状態(チャネルの方向に沿うもの)のいずれをも適用し得る。
【００３３】
したがって、本発明に従うSONOS記憶素子1において、正孔の移動度を高めるために、及びp-チャネル4における電流を増加させるために、p-チャネル物質2の格子をひずませる。
【００３４】
弾性的ひずみの導入を、チャネル領域において、製造されるべき特定の不揮発性記憶素子に応じる様々なやり方において行うことができる。
【００３５】
図５は、第1の方法に従い製造されるSONOS記憶素子の横断面図を示す。製造の第1の方法は、局所的な弾性ひずみの導入をソース及びドレインの領域3において備える。この局所的なひずみもp-チャネルの格子に影響を与える。この第1の方法では、まず、電荷貯蔵層の積層体5,6,7,8を、個々の層の堆積によって画成し、ブランケット層を形成する。次いで、ブランケット層の積層体を、別個の電荷貯蔵層の積層体中にパターン化(模様化)するための石版印刷手法を遂行する。スペーサ9を、各別個の積層体5,6,7,8の側壁で形成する。次いで、基層2の領域において、場合により、基層2をエッチングした後、エピタキシャルSiGe層10を成長させる。層10が成長する間、Ge含量を変動させることによって、エピタキシャル層10の頂部分表面の格子媒介変数(パラメータ)を望ましい値に調節する(tuned)ことができる。エピタキシャルSiGe層の成長の間での格子媒介変数の調節は熟練者(当業者)に知られている。SiGe層10の格子媒介変数の調節によって、エピタキシャルシリコンの格子媒介変数が修飾され、弾性的なひずみが、圧縮又は引張りのいずれにでも導入される。エピタキシャルSiGe層10において、p型のソース及びドレインの層3を画成する。ソース及びドレインの領域3のケイ素化の後、保護(不動態化)層3(示してない)をソース及びドレインの領域3と接触するものにおいて形成し得、更に制御ゲート8を、当業者に知られるように形成することができる。保護層は、典型的に250-500nmの範囲において厚さを持つであろう。
【００３６】
スペーサ9の幅は約30nm及び約100nmの間である。SiGe層10の厚さは約20nm及び約100nmの間である。
【００３７】
図6は、第2の方法に従って製造するSONOS記憶素子1の断面図を示す。第2の製造方法は、ソース及びドレインの領域3及びp-チャネル領域4における弾性ひずみの導入を全体的に(globally)備える。
【００３８】
基板層12のシリコン表面上で、エピタキシャルSiGe層13を成長させる。再度、層13の成長の間にGe含量を変動させることによって、エピタキシャル層13の頂部分表面の格子媒介変数を望ましい値に調節することができる。次に、SiGe層13の頂部分表面上で、n型エピタキシャルシリコンのひずんだ基層14を成長させる。SiGe層13の格子媒介変数を調節することによって、ひずませるエピタキシャルシリコン14の格子媒介変数を修飾し、弾性ひずみが、圧縮又は引張のどちらかにも導入される。次に、SONOS記憶素子1を、ひずんだ基層14の頂部分表面上で画成する。電荷貯蔵層の積層体5,6,7、及び制御ゲート8を、個々の層5,6,7,8の堆積によって画成し、ブランケット層の積層体を形成する。次いで、ブランケット層の積層体を、別個の電荷貯蔵層の積層体中にパターン化するための石版印刷の手法を遂行する。スペーサ9を、各別個の電荷貯蔵層の積層体5,6,7及び制御ゲート8の側壁で形成する。次いで、ひずんだ基層2の領域において、スペーサ9に隣接し、ソース及びドレインの領域3を画成する。その後、保護層(示さない)を、当業者に知られているように、ソース及びドレインの領域3と接触するもの(示さない)において形成し得、更に制御ゲート8を形成することができる。
【００３９】
SiGe層13は、約100nm及び約1μmの間の厚さを持つ。ひずんだエピタキシャルシリコン層14は、約5nm及び約20nmの間、典型的に10nmの厚さを持つ。
【００４０】
図7は、第3の方法に従って製造するSONOS記憶素子1の断面図を示す。第3の製造方法は、応力誘導要素(応力裏打材、ストレスライナ)を用いることにより、以下で説明するような、ソース及びドレインの領域3及びp-チャネル領域4における弾性ひずみの導入を局所的に備える。
【００４１】
まず、図3に記載するようなSONOS記憶素子1を創作する。
【００４２】
次いで、その後の加工工程において、応力裏打材層15を、ソース及びドレインの領域3にわたって、及び電荷貯蔵層の積層体5,6,7を備える領域にわたって堆積する。応力裏打材層を、既知の石版印刷加工技術を用いてパターン化することができる。さらに、応力裏打材層15を、ソース及びドレインの領域3又は電荷貯蔵層の積層体5,6,7の領域のどちらかでもの上にだけ位置させることも考えられる。
【００４３】
応力裏打材層15は、SONOS記憶素子1(の1部分)に応力を与え、それはp-チャネル領域4及び/又はソース及びドレインの領域3において弾性ひずみを誘導する。
【００４４】
応力裏打材層15における応力の大きさ及び符号(サイン)を調整し得、即ち、応力裏打材層15における応力に応じ、引張り又は圧縮のひずみのどちらかでも、p-チャネル領域4及び/又はソース及びドレインの領域3において生じさせ得る。
【００４５】
応力裏打材層15は窒化ケイ素を包含し得る。窒化ケイ素を、低圧化学蒸着処理(LPCVD)を使って堆積することができる。応力裏打材層15の窒化ケイ素内の応力は、およそ、-1.0及び1.0のGPaの間に、適切な堆積処理媒介変数を選定することよって調節することができことは知られている。
【００４６】
また、応力裏打材15での応力の調節を、適する成長関連固有応力を有する応力裏打材物質(群)の適切な選抜によって達成することができることも考えられる。
【００４７】
応力裏打材層15は約50-200nmの範囲における厚さを持ち得る。
【００４８】
応力裏打材の応力状態を調節する可能性のために、第3の方法は、p型SONOS記憶素子用に特別に調節される第1の応力裏打材を、(第1のマスクを用いることによって)提供し得、及びn型不揮発性(SONOS)記憶素子用に特別に調節される第2の応力裏打材を、(第2のマスクを用いることによって)提供し得る。このようにして、電荷担体の移動度の特別な調節を、同じ基板上のp型チャネル及びn型チャネルの記憶素子において達成することができる。
【００４９】
応力裏打材層(群)15を創作後、保護層(示さない)を、当業者に知られるように、ソース及びドレインの領域3へ接触するものにおいて(示さない)形成し得、及び制御ゲート8を形成することができる。
【００５０】
電荷貯蔵層の積層体5,6,7は、第1及び第2の絶縁層5,7として、二酸化ケイ素又は高K(high-K)物質のどちらかでも包含され得る。高K物質のために、例えば、酸化ハフニウムHfO2、ケイ酸ハフニウムHfxSi1-xO2(0≦x≦1)、窒化ケイ酸ハフニウムHfSiON、酸化アルミニウムAl2O3、及び酸化ジルコニウムZrO2を用い得る。電荷トラップ層6は窒化ケイ素でよい。
【００５１】
電荷貯蔵層の積層体を創作するためのそのような物質にとって適する堆積処理は、この技術において知られている。
【００５２】
半導体基層2;14はシリコン又は任意の他の適する半導体物質からなり得る。
【００５３】
更なる具体例において、基層2はまた、n-ドープゲルマニウムを包含し得、高K物質の絶縁層である第1及び第2絶縁層5,7を有し、及び電荷トラップ層は窒化ケイ素層であり得る。この具体例では、ソース及びドレインの領域3及び/又はp-チャネル領域4の格子のひずみを、1種又はそれよりも多くの応力裏打材層によって達成するのが好ましい。
【００５４】
本発明に従うSONOS記憶素子1は、複数のそのようなSONOS記憶素子を備える記憶配列体中に、又は任意の他の半導体回路素子中に組み込むことができる。
【図面の簡単な説明】
【００５５】
【図１】先行技術のnMOS SONOS記憶素子における、書き(プログラム)のため、及び削除のためのしきい値電圧をプログラム/削除のサイクルの関数として示す。
【図２】先行技術のnMOS SONOS記憶素子の削除状態のためのしきい値電圧を、典型的な読み電圧のためのゲート応力時間の関数として示す。
【図３】本発明に従うSONOS記憶素子を示す。
【図４】先行技術のnMOS SONOS記憶素子及び本発明に従うSONOS記憶素子についてのプログラム及び削除のためのしきい値電圧を示す。
【図５】第1の方法に従って製造するSONOS記憶素子の断面図を示す。
【図６】第2の方法に従って製造するSONOS記憶素子の断面図を示す。
【図７】第3の方法に従って製造するSONOS記憶素子の断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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