(57)【要約】  一実施形態例によれば、エアキャビティパッケージに半導体素子を製造する方法(100)がある。能動素子表面を有するデバイスダイに対し、上面と下面とからなり、その上面には、あらかじめ規定されたパッド受け部を有するリードフレームを供する(5)。リードフレームの上面に、ラミネート材が施される(10)。ラミネート材に、エアキャビティ領域とコンタクト領域とが規定される(15、20、25、30、35)。コンタクト領域は、リードフレーム上にあらかじめ規定されたパッド受け部に電気的接続を与える。デバイスダイは、能動素子表面をラミネート材の方に向けてマウントされる(40、45)。能動素子表面のボンドパッドは、リードフレーム上にあらかじめ規定されたパッド受け部へボールボンドを用いて接続される。エアキャビティは、デバイスダイの能動素子表面とリードフレームの上面との間に規定される。
2009506520.tif 000002
【特許請求の範囲】
【請求項１】
能動素子表面にボンドパッドを有し、該能動素子表面と背面とを有するデバイスダイを含む半導体素子をエアキャビティパッケージ内に製造する方法において、
上面と下面とからなり、該上面にあらかじめ規定されたパッド受け部を備えるリードフレームを供する工程と、
該リードフレームの上面にラミネート材を施す工程と、
コンタクト領域が、該リードフレームにあらかじめ規定されたパッド受け部に、電気的接続を与えるように、該ラミネート材に、エアキャビティ領域および該コンタクト領域を規定する工程と、
デバイスダイの能動素子表面のボンドパッドを、ボールボンドを用いて、該リードフレームにあらかじめ規定されたパッド受け部に接続し、デバイスダイの能動素子表面とリードフレームの上面との間にエアキャビティを規定するように、該ラミネート材の方向に該能動素子表面を備えるデバイスダイをマウントする工程と、
を具備することを特徴とする半導体素子の製造方法。
【請求項２】
上記製造方法に、さらに、上記デバイスダイを保護膜で封入する工程を含む請求項１に記載の製造方法。
【請求項３】
上記製造方法であって、上記リードフレームが、さらに、ラミネート材および封入材のうち少なくとも一つと機械的結合を与える凹部を有する請求項２に記載の製造方法。
【請求項４】
上記のエアキャビティ領域およびコンタクト領域を規定する工程が、さらに、
ラミネート材にフォトレジストを塗布する工程と、
エアキャビティ領域およびコンタクト領域を規定するために、該フォトレジストにマスキングする工程と、
フォトレジストに露光する工程と、
ラミネート材の露光された領域をエッチングによって除去する工程と、
リードフレームとラミネート材からなる構造体を洗浄する工程と、
を含む請求項１に記載の製造方法。
【請求項５】
上記製造方法に、さらに、リードフレームにあらかじめ規定されたパッド受け部に電気的接続を与えるコンタクト領域に対応する電極が規定されるように、該リードフレームの下面をエッチングする工程を含む請求項５に記載の製造方法。
【請求項６】
ラミネート材が感光性であって、エアキャビティ領域およびコンタクト領域を規定する上記工程が、さらに、
エアキャビティ領域およびコンタクト領域を規定するためにラミネート材をマスキングする工程と、
ラミネート材を露光する工程と、
ラミネート材の露光された領域をエッチングによって除去する工程と、
リードフレームとラミネート材からなる構造体を洗浄する工程と、
を含む請求項３に記載の製造方法。
【請求項７】
上記製造方法であって、あらかじめ規定されたパッド受け部が、該パット受け部上で一体化したボールボンドを有する請求項１に記載の製造方法。
【請求項８】
互いに対向する第１面と第２面を有し、該第１面には、前もって決められたパターンがパターニングされた第１導電層を有し、それによって、多数の互いに独立した接続導体が規定され、該第２面で接続面が基板上の位置決めとして規定される担体と、
ラミネート材が、互いに独立した接続導体の数と、あらかじめ決められたパターンとに対応するコンタクト領域を有し、ラミネート材による層は、その層内にエアキャビティを有し、デバイスダイが、ラミネート材による層に存在するエアキャビティ領域の上を覆って配置され、該デバイスダイが、コンタクト領域を経由して担体の接続導体に通じるバンプと電気的に結合されるボンドパッドを有し、該バンプもまた、デバイスダイと該担体の上部へ接続され、該接続導体に規定された凹部の側面で機械的に固定されており、該担体の第１面に存在して該担体までは延在するラミネート材による層と、
ラミネート材による層に接合し、ラミネート材による層で覆われた担体までは延在する保護膜中に封入されたデバイスダイと、
からなる半導体素子。
【請求項９】
上記担体が、第１導電層に加え、さらに、第２層と第３層からなり、第２層が、第１層および第３層を確実に残すことができるエッチング液でエッチングされ得る材料からなる請求項９に記載の半導体素子。
【請求項１０】
上記凹部が、上記担体の第１面から第２面まで続いている請求項９に記載の半導体素子。
【請求項１１】
第１層および第３層が銅を含み、第２層がアルミニウムおよびニッケル−鉄の群から選んだ物質を含む請求項１０に記載の半導体素子。
【請求項１２】
能動素子表面にボンドパッドを有し、該能動素子表面と背面とからなるデバイスチップ１個からなる半導体素子であって、１枚の半導体ウエハーに複数個のデバイスチップをパッケージングする方法において、
複数個のリードフレームが、上面と下面を有し、あらかじめ規定されたパッド受け部を上面に備え、１枚の半導体ウエハーに複数個のデバイスチップを包含し、個々にパッケージされた素子に区分する境界領域を有するものであって、該複数個のリードフレームを供する工程と、
複数個のリードフレームの上面にラミネート材を注入する工程と、
コンタクト領域が、あらかじめ規定された該パッド受け部に電気的接続を与えるように、該ラミネート材に、エアキャビティ領域およびコンタクト領域を規定する工程と、
デバイスチップの能動素子表面のボンドパッドを、ボールボンドを用いて、該リードフレームにあらかじめ規定されたパッド受け部に結合し、デバイスチップの該能動素子表面とリードフレームの上面との間でエアキャビティを規定し、半導体基板が、保護膜を用いて多数個取りパッケージでモールディングされるように、ラミネート材の方向に能動素子表面をもつデバイスチップを複数個有する該半導体基板をマウントする工程と、
該半導体基板を該保護膜で一括封止する工程と、
電気的接続が保たれるように複数個のリードフレームの下面をエッチングする工程と、
境界領域で複数個のデバイスチップを分離する工程と、
を具備することを特徴とする1枚の半導体ウエハーに複数個のデバイスチップをパッケージングする方法。
【請求項１３】
上記リードフレームが、さらに、リードフレームに施されたラミネート材との機械的結合を促進する凹部を備える側面を有する請求項１３に記載の方法。
【請求項１４】
請求項１に記載の方法に従いパッケージされた半導体装置アレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）のパッケージングに関するものである。より詳細には、本発明は、素子の性能の改善を図るために、ＩＣダイの近くにエアキャビティを規定することに関するものである。
【背景技術】
【０００２】
電子産業界は、より狭い範囲により高性能の素子を実現する半導体技術の進歩を期待し続けている。多くの応用例で、より高機能の素子を実現するためには、多数の電子素子をシリコンウエハーに集積させることを必要としている。シリコンウエハーの所定面積あたりの電子素子数が増加するにつれて、その製造工程はより難しくなる。
【０００３】
いろいろな種類の半導体素子が、さまざまな応用例とともに、多くの方法で製造されている。このようなシリコンを基本とした半導体素子には、ＰチャンネルＭＯＳ（ＰＭＯＳ）やＮチャンネルＭＯＳ（ＮＭＯＳ）、相補型ＭＯＳ（ＣＭＯＳ）のような金属−酸化物−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）や、バイポーラ型トランジスタ、ＢｉＣＭＯＳトランジスタを含むことが多い。このようなＭＯＳＦＥＴ素子は、導電性ゲートとシリコン様基板との間に、絶縁体を有する。従って、これらの素子は、一般にＩＧＦＥＴ（絶縁体ゲートＦＥＴ）と呼ばれている。
【０００４】
これらの半導体素子のそれぞれは、多数の能動型素子が規定された半導体基板を含むのが一般的である。能動型素子は、その形式によって特有の構造をとり得る。例えば、ＭＯＳトランジスタの場合、能動型素子は、ソース領域およびドレイン領域と、ソース領域とドレイン領域との間で電流を調節するゲート電極を有するのが一般的である。
【０００５】
さらに、このような素子は、ウエハー製造プロセスによって、デジタル用素子にもアナログ用素子にもなり得る。例えば、ＣＭＯＳ、ＢｉＣＭＯＳ、バイポーラなどである。基板は、シリコン基板、ガリウム砒素（ＧａＡｓ）基板あるいはその他のマイクロ電子回路をその上に規定するのに好ましい基板が良い。
【０００６】
製造工程を経た後のシリコンウエハーは、前もって予定された数の素子を有する。これらの素子は試験される。合格した素子が選別され梱包される。
【０００７】
複雑なＩＣ素子のパッケージングは、ＩＣ素子が最高の性能を発揮する上で、その役割を増してきている。高周波ＲＦ回路において、静電容量は、素子の挙動に重大な影響を及ぼす。例えば、1980年代の回路（１μｍプロセスで製造されている）においては、配線の時定数は、ＭＯＳのスイッチングに要する時間よりもかなり高速であった。100nmプロセスにおいては、Cu配線やlow-k（誘電率ε＝2.0）配線のＲＣ遅延は、1mmの配線長に対して約30psである。これは、トランジスタの状態を変化させるのに必要とする５psに匹敵する。技術の進歩に伴い、状況はより深刻になってきている。例えば、35nmプロセスにおいては、ＭＯＳＦＥＴのスイッチングにおける遅延は、約2.5psまで低減されているが、１mmの長さのグローバル配線におけるＲＣ遅延は、約250psにまで増大している。
【０００８】
パッケージングは、最新技術の要求に応えなければならない。高性能素子に好適なパッケージの例が、特許文献１に開示されている。このパッケージは、ＴＵＬＩＰ：thin universal leadless industrial packageとして知られている。別のパッケージの例が、特許文献２に開示されている。
これらの引用文献の全体は、この参照によって援用されたものとする。
【特許文献１】国際公開第０３／０８５７３１号パンフレット、米国特許出願番号第１０／５１０，５９１号
【特許文献２】国際公開第０３／０８５７２８号パンフレット、米国特許出願番号第１０／５１０，５８８号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
さらなる高速化の技術における課題に応えるためには、より低い誘電率のlow-k配線が強く求められている。ＩＣダイを空気で取り囲むことは、成形体で取り囲むよりも金属配線における静電容量を極限まで低減する。
【００１０】
高性能ＩＣ素子の最新パッケージングの特質を生かしながら、空気の特性を生かす手法が求められている。
【００１１】
本発明は、ＩＣデバイスダイを実装するパッケージにエアキャビティを規定するのに有用である。リードフレームは、Kloenら（特許文献１）、Groenhuisら（特許文献２）によって開示された手法、あるいはその他の好適な手法によって規定される。完成したＩＣは、フリップチップ方式のダイを有している。
【課題を解決するための手段】
【００１２】
本発明に従う実施形態例では、エアキャビティパッケージ内に半導体を製造する方法であって、能動素子表面にボンドパッドを有し、能動素子表面と背面からなるデバイスダイを有する該半導体素子の製造方法がある。この方法は、次のような構成からなる。上面と下面とからなり、その上面には、あらかじめ規定されたパッド受け部を有するリードフレームを供する。リードフレームの上面には、ラミネート材が施される。ラミネート材には、エアキャビティ領域とコンタクト領域とが規定される。このコンタクト領域は、リードフレーム上にあらかじめ規定されたパッド受け部に電気的接続を与える。デバイスダイは、能動素子表面をラミネート材の方に向けてマウントされる。能動素子表面のボンドパッドは、リードフレーム上にあらかじめ規定されたパッド受け部へボールボンドを用いて接続される。エアキャビティは、デバイスダイの能動素子表面とリードフレームの上面との間に規定される。この実施形態のさらなる特徴は、デバイスダイが保護膜に封入されており、ラミネート材または封入材のどちらかを機械的に結合する凹部がリードフレームに存在することである。
【００１３】
別の実施形態例では、半導体素子は、互いに対向する第１面と第２面を備える担体からなり、この第１面には第１導電層を有する。この第１導電層には、前もって決められたパターンがパターニングされ、それによって、第２面で基板上の位置決めとして接続面とされる多数の互いに独立した接続導体が規定される。この担体の第１面には、ラミネート材による層が存在する。このラミネート材は、互いに独立した接続導体の数と、あらかじめ決められたパターンとに対応するコンタクト領域を有し、ラミネート材による層は、その層内にエアキャビティを有する。デバイスダイは、ラミネート材による層に存在するエアキャビティ領域の上を覆って配置される。デバイスダイは、コンタクト領域を経由して担体の接続導体に通じるバンプと電気的に接続されるボンドパッドを有する。このバンプもまた、デバイスダイと担体の上部へ接続される。ラミネート材による層は、担体まで伸びており、接続導体に規定された凹部の側面で機械的に固定されている。デバイスダイは、保護膜内に封入されるが、保護膜はラミネート材による層で覆われた担体まで伸びている。この保護膜は、ラミネート材による層に接合する。
【００１４】
本発明の別の実施形態では、さらに、能動素子表面にボンドパッドを有し、能動素子表面と背面とからなるデバイスチップ１個からなる半導体素子であって、複数個のデバイスチップを、１枚の半導体ウエハーにパッケージングする方法がある。この方法は、複数個のリードフレームを供する工程からなり、これら複数個のリードフレームは上面と下面を有し、あらかじめ規定されたパッド受け部を上面に備え、１枚の半導体ウエハーに複数個のデバイスチップを包含し、個々にパッケージされた素子に区分する境界領域を有するものである。複数個のリードフレームの上面には、ラミネート材が施される。このラミネート材に、エアキャビティ領域およびコンタクト領域が規定される。このコンタクト領域は、あらかじめ規定されたパッド受け部に電気的接続を与える。ラミネート材の方向に能動素子表面をもつデバイスチップを複数個有する半導体基板は、ラミネート材にマウントされ、能動素子表面のボンドパッドを、ボールボンドを用いて、リードフレームにあらかじめ規定されたパッド受け部に接続する。デバイスチップの能動素子表面とリードフレームの上面との間で、エアキャビティを規定する。この半導体基板は、保護膜を用いて多数個取りパッケージでモールディングされる。複数個のリードフレームの下面は、バックエッチングされ、その結果、電気的接続が保たれる。バックエッチングの後、複数個のデバイスチップは、境界領域で分離される。この実施形態の特徴は、リードフレームがさらに側面を有し、この側面に、リードフレームに施されたラミネート材の機械的結合を促進する凹部を備えることである。
【発明の効果】
【００１５】
本発明は、ダイの上方にエアキャビティを有するフリップチップパッケージを規定する際に好適である。担体に施されたラミネート材には、最終的にパッケージングされたダイの上方にエアキャビティと認められる空間を有する。認められたエアキャビティは、高周波回路におけるＢＡＷ（バルク・アコースティック・ウェーブ：バルク弾性波）フィルター用に特に好適である。さらに、他の低誘電の応用品においても、本エアキャビティパッケージは、要求を満足するものである。
【発明を実施するための最良の形態】
【００１６】
本発明は、様々な修正や別の形態に応えることができ、明細書は、それらについて、図面によって例として示され、詳細に述べられるであろう。しかしながら、本発明は、記載される実施形態に限定されないと考えるのが適当である。それどころか、本発明は、添付した特許請求の範囲で定義した発明の精神と範囲の中で施される修正、均等および変更のすべてを包含するものである。
【実施例】
【００１７】
実施形態の一例として、上記のKloenらによって開示された技術で組立てられたリードフレームを使用しても良い。このリードフレームは、三層の異なる材料からなり、例えば、銅、アルミニウムおよびニッケル−鉄合金である。異なる層を有することによって、特定の層を選択的にエッチングすることができる。例えば、銅、ニッケルおよび銅の三層である。あるいは、担体が、銅の層、アルミニウムの層およびもうひとつ別の銅の層を有しても良い。しかしながら、リードフレームの選択は、選択されたリードフレームがデバイスダイや最終製品と互換性を有する限り特定の形式に必ずしも限られるものではない。
【００１８】
図１について説明する。実施形態の一例（100）として、所定の素子に応用するのに適したパッケージ形式に用いるリードフレームが供される（5）。ラミネート材がリードフレームに施される（10）。このラミネート材は、ポリイミド樹脂を含むか、ポリイミド樹脂に限定されない。フォトリソグラフィーの工程では、フォトレジストはラミネート材に対して行われる（15）。ラミネート材のうちエッチングされる部位はマスキングされる。このような部位には、エアキャビティが規定される領域を含む（20）。レジストでコーティングされたラミネート材は露光される（25）。ラミネート材のうち露光された部位はエッチングによって除去される（30）。エッチングの後、リードフレームとラミネート材でできた構造体は洗浄される（35）。この構造体の上にデバイスダイはマウントされる（40）。一工程例では、デバイスダイは、フリップチップ方向、すなわちデバイスダイの回路を下向きにして、エアキャビティを有するパッケージにマウントされる（40）。ボールボンドは、リードフレーム210の上に規定された、あらかじめ決められた位置にマウントされる。マウントされたデバイスダイ、リードフレームおよびラミネートは封入される。前記した工程において、ラミネート材によって覆われ、エアキャビティ領域を規定されたリードフレームアレー上に、多数個取りの素子が配列されることが頻繁に行われる。これらの多数個取りの素子はマウントされた後、封入され、ついで分離されて個々にパッケージされた製品となる。
【００１９】
実施形態の別の一例では、リードフレーム上に施された(10)ラミネート材(15)は、それ自体でフォトレジストのような働きを有する。マスキング(20)および露光(25)の後、選択された部位は除去される（30）。その際、ラミネート材15は硬化される。このようにして、リードフレーム上にラミネート材を施し(10)、その後、ラミネート材の上にフォトレジスト15を施す(15)ことは省略される。
【００２０】
図２Ａ〜Ｆについて説明する。本発明に従って素子をパッケージングする実施形態の一例を、一連の側面図で説明する。図２Ａは、リードフレーム110を示したものである。破線105は、隣接するリードフレームが分離される境界を示す。分離はダイヤモンドソーかその他の切断手段によって行われるのが好適である。リードフレーム110を配列する際、多数個取りのダイは、効率向上とコスト低減をもたらすため好ましい。図２Ｂは、ラミネート材120の塗布を示している。図２Ｃで示されるように、マスク130は、エアキャビティが設けられる領域（フォトリソグラフィーによって）を区分する。図２Ｄに示すように、工程例100に記載のエッチング後に、エアキャビティ140は規定される。図２Ｅにおいて、デバイスダイ160は、ボールボンド150を通じてリードフレーム110上に規定されている接続部に結合されたフリップチップである。図２Ｆは、デバイスダイ160が、好適材料170によって封入されている（すなわち、多数個取りパッケージでモールドされる）ことを示す。多数個取りパッケージモールディングは、ひとつのモールドキャップで素子の配列を一括してモールディングするために利用される。配列されたデバイスは、後工程で、個々のデバイスに単独化（分離）される。リードフレーム110は、個々の素子を製作し、はんだ付けをする部位を規定し、そして銅を含んでいない切断線を製作するためにバックエッチングされる。
【００２１】
多数個取りダイ160、リードフレーム110アレー、完成されたデバイスは、切断線が規定されている境界105aで分離される。分離は、切断またはその他の好適な方法で行われることが好ましい。
【００２２】
図３について説明する。本発明に従う実施形態の別の一例において、ソルダーレジスト270がリードフレーム210の上に施される。スロットとエアキャビティ240は、フォトレジストによって規定される。スロットとエアキャビティ240が規定された後、デバイスダイ260は、ボールボンド250を用いてリードフレーム210に接続される。完成された素子は境界205で分離される。工程の一例において、境界205における切断線は、約50μｍである。アレーにおける素子のピッチは、ダイの大きさに切断線を付加した程度である。
【００２３】
図４Ａおよび４Ｂについて説明する。本発明に従う実施形態の別の一例では、パッケージされた素子400（境界405で囲われた）は、ラミネート材420がリードフレーム410に強固に固定されることを確実にする凹部490を有する。曲線状のこれらの凹部490は、例えば、Kloenらが開示している方法でリードフレーム410を選択的にエッチングすることによって規定される。リードフレーム410に規定された改良された凹部490は、リードフレーム410とラミネート材420との間の機械的強度を高めるものである。エアキャビティ440は、上で概説した方法で規定される。デバイスダイ460は、リードフレーム410にボールボンド450で接続され、封入材470で密閉される。封入後、多数個取りでパッケージされた素子400は、境界405ａで分離される。封入後、リードフレーム410はバックエッチングされ、その結果、図４Ｂに示す電気接点480を有する構造体が残る。
【００２４】
本発明は、数例の特定的な実施形態に関連して示されたが、特許請求の範囲で表される本発明の精神および範囲から逸脱することなく変更が施されることは可能であると、当業者は認識するものである。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の一実施形態に従い、エアキャビティを規定する方法を示したフローチャートである。
【図２】図２Ａ−２Ｆは、本発明の一実施形態に従う、エアキャビティを有するフリップチップダイを断面図で示したものである。
【図３】図３は、本発明の一実施形態に従う、ウエハー位置におけるフリップチップダイのパッケージングを断面図で示したものである。
【図４】図４Ａ−４Ｂは、本発明の一実施形態に従う、ラミネート材との機械的結合を与える凹部を有するリードフレーム中のフリップチップダイのパッケージングを断面図で示したものである。
【図１】
2009506520.tif 000003
【図２Ａ】
2009506520.tif 000004
【図２Ｂ】
2009506520.tif 000005
【図２Ｃ】
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【図２Ｄ】
2009506520.tif 000007
【図２Ｅ】
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【図２Ｆ】
2009506520.tif 000009
【図３】
2009506520.tif 000010
【図４Ａ】
2009506520.tif 000011
【図４Ｂ】
2009506520.tif 000012
【国際調査報告】
2009506520.tif 000013
2009506520.tif 000014