(57)【要約】マイクロ電子アセンブリの製作方法が提供される。第１の厚さを有する半導体基板（２０）が、低温接着剤で支持基板（２８）に装着される。半導体基板は第１の厚さから第２の厚さまで薄化される。半導体基板上に少なくとも１つの接点構造（５０）が形成され、少なくとも１つの接点構造をリフローするために少なくとも１つの接点構造に高エネルギー電磁放射線（５６）が向けられる。
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【特許請求の範囲】
【請求項１】
マイクロ電子アセンブリの製作方法であって、
第１の厚さを有する半導体基板を、低温接着剤で支持基板に装着すること、
半導体基板を第１の厚さから第２の厚さまで薄化すること、
半導体基板上に少なくとも１つの接点構造を形成すること、および
前記少なくとも１つの接点構造上に高エネルギー電磁放射線を向け、前記少なくとも１つの接点構造をリフローさせること、
から成る方法。
【請求項２】
前記接着剤は１６０℃より低い軟化温度を有する請求項１に記載の方法。
【請求項３】
前記接着剤は有機接着剤である請求項２に記載の方法。
【請求項４】
前記半導体基板は同基板の正面に形成された複数のマイクロ電子デバイスを備えている請求項３に記載の方法。
【請求項５】
半導体基板の背面に複数の接点構造を形成すること、および
前記半導体基板の正面の少なくとも一つのマイクロ電子デバイスから半導体基板の背面まで複数の導体を形成し、前記接点構造の各々が前記複数の導体の各々一つずつに電気接続されている請求項４に記載の方法。
【請求項６】
前記高エネルギー電磁放射線はレーザー光である請求項５に記載の方法。
【請求項７】
前記複数の接点構造は２２０℃より高い融解温度を有するはんだバンプである請求項６に記載の方法。
【請求項８】
半導体基板の第２の厚さは１００μｍ未満である請求項７に記載の方法。
【請求項９】
半導体基板はガリウムヒ素、窒化ガリウムおよびシリコンのうちの少なくとも１つを含み、支持基板はサファイアおよび石英のうちの少なくとも１つを含む請求項８に記載の方法。
【請求項１０】
支持基板から半導体基板を取り外すことをさらに含むこと請求項９に記載の方法。
【請求項１１】
マイクロ電子アセンブリの製作方法であって、
第１の厚さを有する半導体基板を、１６０℃より低い軟化温度を有する低温接着剤で支持基板に装着すること、
半導体基板を第１の厚さから１００μｍ未満である第２の厚さまで薄化すること、
半導体基板上に２２０℃より高い融解温度を有する複数のはんだバンプを形成すること、および
少なくとも１つの接点構造の温度が２２０℃よりも高い温度に上昇し、かつ低温接着剤の少なくとも一部の温度を１６０℃よりも低い温度に維持するのに十分な期間、少なくとも１つの接点構造上に高エネルギー電磁放射線を向けること、
から成る方法。
【請求項１２】
高エネルギー電磁放射線はレーザー光である請求項１１に記載の方法。
【請求項１３】
前記期間は０．５秒未満である請求項１２に記載の方法。
【請求項１４】
前記半導体基板は同基板の正面に形成された複数のマイクロ電子デバイスを備え、前記方法は、前記半導体基板の正面の前記複数のマイクロ電子デバイスから半導体基板の背面まで複数の導体を形成することを含み、半導体基板の背面には複数のはんだバンプが形成され、はんだバンプの各々が前記導体の各々一つずつに電気接続されている請求項１３に記載の方法。
【請求項１５】
半導体基板はガリウムヒ素、窒化ガリウムおよびシリコンのうちの少なくとも１つを含み、支持基板は、サファイアおよび石英のうちの少なくとも１つを含む請求項１４に記載の方法。
【請求項１６】
マイクロ電子アセンブリの製作方法であって、
半導体基板を、１６０℃より低い軟化温度を有する低温接着剤で支持基板に装着することであって、半導体基板は上面、背面、第１の厚さ、および上面に形成された複数のマイクロ電子デバイスを備え、半導体基板の上面は支持基板に隣接していること、
半導体基板を１００μｍ未満である第２の厚さまで薄化すること、
半導体基板の背面を通って半導体基板の正面のマイクロ電子デバイスに至る複数のビアを形成すること、
半導体基板の正面のマイクロ電子デバイスから前記複数のビアを通って半導体基板の背面に至る複数の導体を形成すること、
半導体基板の背面に、各々がそれぞれの導体によって半導体基板の正面のそれぞれのマイクロ電子デバイスに電気接続され、２２０℃よりも高い融解温度を有する、複数のはんだバンプを形成すること、
少なくとも一つのはんだバンプをリフローさせるため０．５秒未満の期間、同少なくとも一つのはんだバンプにレーザー光を向けること、および
支持基板から半導体基板を取り外すこと
から成る方法。
【請求項１７】
前記レーザー光の指向によっては少なくとも一つのはんだバンプの温度が２２０℃よりも高い温度に上昇し、かつ低温接着剤の少なくとも一部の温度が１６０℃よりも低い温度に維持される請求項１６に記載の方法。
【請求項１８】
はんだバンプは無鉛はんだ材料を含む請求項１７に記載の方法。
【請求項１９】
前記レーザー光の指向の前に、冷却した基板支持体上に半導体基板を配置することをさらに含む請求項１８に記載の方法。
【請求項２０】
複数のはんだバンプに同時にレーザー光を向けることをさらに含む請求項１９に記載の方法。
【請求項２１】
半導体基板はガリウムヒ素、窒化ガリウムおよびシリコンの少なくとも１つを含み、支持基板はサファイアおよび石英のうちの少なくとも１つを含む請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にマイクロ電子アセンブリの製作方法に関し、より詳しくは取付基板上で接点構造をリフローさせる方法に関する。
【背景技術】
【０００２】
集積回路装置は半導体基板すなわちウェハ上に形成され、その後ウェハは各ダイが集積回路を備えたマイクロ電子ダイすなわち半導体チップへソーで切断される。各半導体チップは、ワイヤボンディングまたは「フリップチップ」接続のいずれかを使用してパッケージすなわちキャリヤ基板に装着される。その後、パッケージされたチップは電子装置に組み込まれる前に回路基板すなわちマザーボードに装着される。
【０００３】
集積回路の製作には多くの処理工程と半導体基板上での様々な装置の形成を伴う。処理工程のうちの１つは、１００μｍ未満に半導体基板の厚さを減少させること、すなわち基板の「薄化」をしばしば含む。基板が薄化された後、基板の機械的強度を高め後続の処理工程中の基板の破損を防ぐために、基板は補強材すなわち支持基板に装着される場合がある。支持基板に半導体基板を装着するには低温有機接着剤が使用されることが多い。通常、有機接着剤は１６０℃より低い軟化温度を有する。
【０００４】
チップ上の接着パッドに小さなはんだボールを配置し、その後はんだボールをパッケージ基板と接続することで、フリップチップ相互接続が形成される。このはんだ相互接続により集積回路に熱および電気接続が形成される。電気めっきやスクリーン印刷等によりはんだバンプを形成した後、はんだバンプをリフローさせて相互接続を形成する適切な合金を形成することが必要である。従来、リフローはオーブンに基板全体を入れて接点構造の温度をその融解温度よりも高い温度、通常１８３℃を超える温度に上昇させることを含む。通常、オーブンは合金にされるはんだの融点よりも３０〜４０℃高い温度に加熱される。
【０００５】
したがって、従来のオーブンが使用された場合、基板全体は有機接着剤の軟化温度を超える温度に十分に暴露され、支持基板が半導体基板から部分的に分離するおそれがある。その結果、基板の機械的強度に悪影響が及び、後続の処理および取り扱い中に基板が破損する可能性が増大し得る。
（発明の開示）
従って、接着剤の軟化温度を超えてアセンブリの温度を増加させることなく接点構造をリフローさせることが望ましい。更に、本発明の他の望ましい特徴および特性は、添付図面と上述の技術分野および背景技術と共に、以下の詳細な説明および特許請求の範囲をから明らかになるだろう。
【発明を実施するための最良の形態】
【０００６】
本発明を、同様な番号は同様な要素を示す図面を参照しながら、以下に説明する。
以下の詳細な説明は、本質的に単なる例示であって、本発明または本発明の用途および使用方法を限定するものではない。更に、技術分野、背景技術、発明の開示、または以下の詳細な説明に示された明示または暗示の理論に束縛されることも意図しない。さらに、図１〜１８は単なる例示であって、必ずしも正しい縮尺ではないことにも留意する。
【０００７】
図１〜１８は、本発明の１実施形態に従うマイクロ電子アセンブリの製作方法を示す。図１を参照すると、半導体基板２０が示される。半導体基板２０は、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）またはシリコン（Ｓｉ）等の半導体材料より形成されている。基板２０は正面２２（すなわち上面）、背面２４（すなわち下面）、および例えば６００〜１０００μｍの第１の厚さ２６を有する。半導体基板２０の一部のみが図示されているが、基板２０が例えば１５０、２００、または３００ｍｍの直径を有する半導体ウェハであってもよいことが理解される。さらに、詳しくは図示していないが、基板２０はその正面２２に複数のトランジスタやコンデンサ等を有する集積回路が形成された複数のマイクロ電子デバイスを備え得る。当該技術分野で一般に理解されるように集積回路は基板２０上で多数のダイすなわち「ダイス」に分割され得る。更に、以下の処理工程は基板２０の小さい一部でのみで行なわれることとして示されるが、各工程がほぼ基板２０全体または多数のダイスに同時に行なわれ得ることは明らかである。
【０００８】
半導体基板２０は、まず、半導体基板２０を図１に対して上下逆にして、図２に示されるように支持基板２８（すなわち補強材）装着される。従って支持基板２８は半導体基板２０の正面２２に接続され、例えば２５０〜５００μｍの厚さ３０を有する。支持基板２８は例えばサファイアまたは石英等の、半導体基板２０を処理するのに使用される材料に対して化学的に不活性な材料より形成される。詳しくは図示しないが、半導体基板２０は低温１６０℃よりも低い軟化温度を有し得る有機接着剤を使用して支持基板２８に装着される。１実施形態では、接着剤は約１５０℃の軟化温度を有する。
【０００９】
図３に示されるように、その後半導体基板２０は、第１の厚さ２６から薄化された厚さ３２まで基板２０の厚さを減少させるために背面２４から「薄化」される。薄化プロセスは化学機械研磨（ＣＭＰ）プロセスまたは湿式化学エッチングを使用して行なわれてよく、また、薄化された厚さ３２は例えば１００μｍ未満、例えば２５〜７５μｍであってよい。
【００１０】
その後、図４を参照すると、半導体基板２０上にビア３４を形成すべく、半導体基板２０の背面２４はフォトレジストパターン形成およびエッチングプロセスを受ける。ビア３４は例えば３５〜６５μｍの幅３６を有し、基板２０の正面２２に形成されたマイクロ電子デバイスを露出すべく基板２０の厚さ全体を貫通し得る。
【００１１】
その後、導電層３８およびパッシベーション層すなわち保護層４０がそれぞれ図５および６に示されるように連続して基板２０の背面２４上に形成される。詳しくは図示しないが、導電層３８は基板２０の背面２４上に約２０００オングストロームの厚さにスパッタリングされたチタン層と、約６０００オングストロームの厚さでチタン層上にスパッタリングされた第１の金の層と、約２．５μｍの厚さで第１の金層の上にめっきされた第２の金層とを含んでもよい。導電層３８はビア３４も含めて基板２０の背面２４を完全に包囲し得る。後の処理工程で、導電層３８はボンドパッドおよびはんだ材料を堆積させるために使用される電気バス層として作用し得る。保護層４０は窒化シリコン（ＳｉＮ）で作られており、例えばスパッタリングまたは化学蒸着法（ＣＶＤ）を使用して形成され、１〜２μｍの厚さを有し得る。詳しくは図示しないが、導電層３８は基板２０の正面２２に形成されたマイクロ電子デバイスと接触してもよい。
【００１２】
次に、保護層４０は選択的にエッチングされ、その後、図７および図８に示されるように保護層４０のエッチングされた部分の上にははんだバンプ孔４４を備えたフォトレジスト４２の追加層が形成され得る。フォトレジスト層４２は７〜７５μｍの厚さを有してよく、はんだバンプ孔４４は例えば５０〜１００μｍの幅４６を有してもよい。
【００１３】
図９に示されるように、フォトレジスト層４２のはんだバンプ孔４４に、はんだバンプパッド４８およびはんだバンプ５０（すなわち接点構造）が形成される。はんだバンプパッド４８はスパッタリングまたはめっきを使用して導電層３８の露出部分に形成され、例えばニッケル（Ｎｉ）、銅（Ｃｕ）またはクロム銅（ＣｒＣｕ）より形成され得る。はんだバンプ５０は電気めっき、スクリーン印刷または蒸発を使用してはんだバンプパッド４８上に形成されてもよく、例えばすず銅（ＳｎＣｕ）等の無鉛はんだまたは高Ｐｂまたは共晶鉛すず（ＰｂＳｎ）合金等の有鉛はんだより形成されてもよい。はんだバンプ５０は、例えば２２０と３５０℃の間の融解温度を有してもよい。はんだバンプ５０の生成後に、フォトレジスト層４２は、例えば当該技術分野で周知の種々の溶媒を使用した湿式ストリッピングプロセスを使用して、図１０に示されるように除去される。
【００１４】
図１１を参照すると、その後、導電層３８は、複数の導体５４を形成するために、当該技術分野で通常理解されるように「ストリート」として知られる基板２０の背面２４に特定の領域５２から選択的にエッチングされ得る。各導体５４は基板２０の正面２２のそれぞれのマイクロ電子デバイスをはんだバンプのうちの１つを介してはんだバンプ５０に電気接続してもよく、他の導体５４から電気的に分離されてもよい。
【００１５】
その後、はんだバンプ５０は、１ミリ秒から数秒の間のように非常に短い期間の間、はんだ上へ高エネルギー電磁放射線５６すなわちレーザー光をはんだバンプ５０上に向けることによりリフロープロセスを受ける。１実施形態では、同期間は１ミリ秒から３秒の間であるか、または０．５秒未満である。高エネルギー電磁放射線は、例えば連続モードまたはパルスモードのいずれかで操作された例えば１０２４ナノメータの波長を有するイットリウムアルミニウムガーネット（ＹＡＧ）レーザー由来のレーザー光であってよい。例えばレーザー光は１０〜１００ワットの出力を有してよく、例えば各はんだバンプに０．１２５〜０．５ジュールのエネルギーを伝え得る。
【００１６】
当業者には理解されるように、レーザー光５６ははんだ５０中のそれぞれの材料の融解温度よりも高い温度にはんだバンプ５０を加熱し得る。しかしながら、レーザー光５６はそのような短い期間はんだバンプ５０の上に向けられるので、基板２０の残りの部分、支持基板２８、特に支持基板２８に対して半導体基板２０を固定する接着剤は約１５０℃（すなわち接着剤の軟化温度）未満の温度ではそのまま残り得る。したがって、はんだバンプ５０は、支持基板２８を半導体基板２０から分離されて基板２０を機械的に弱くする危険を冒すことなくリフローされる。
【００１７】
図１３に詳細に示されるように、基板支持体５８すなわちウェハチャック上に基板２０を配置している間にレーザー光５６を使用するリフロープロセスが行われる。基板支持体５８は半導体基板２０によって持続された温度が接着剤の融解温度に近づかないことをさらに確実にするための冷却装置を備え得る。さらに、当業者には一般に理解されるように、半導体基板２０上にはレチクル６０すなわちマスクが配置されてもよく、その結果、レーザー光５６の大きなバンドは注意深くレチクル６０を通過され、多数のはんだバンプ５０が同時に加熱され得る。
【００１８】
図１４は、リフロープロセス後のはんだバンプ５０のうちの１つを示す。示されるように、リフロー後、はんだバンプ５０は例えば直径６２が１１０〜１５０μｍのほぼ球状をなし得る。
【００１９】
その後、図１５を参照すると、図６に図示された保護層４０と同様に、第２の保護層６４が、はんだバンプ５０を備えた導体基板２０上に形成され得る。示されるように、第２の保護層６４は背面２４上のストリート５２を包囲し得る。その後、図１６に示されるように、最終のフォトレジスト層６６が基板２０上に形成され、ストリート５２をカバーする第２の保護層６４の部分のみを包囲すべく選択的にエッチングされ得る。図１７に示されるように、その後、第２の保護層６４は選択エッチングプロセスを使用してはんだバンプ５０から除去され得る。最終フォトレジスト層６６も上述に類似した方法で除去されてよい。
【００２０】
図１８に示されるように、その後、支持基板２８が半導体基板２０から取り外され得る。当業者には理解されるように、半導体基板２０と支持基板２８の間の低温有機接着剤が例えば１００℃から１５０℃の間に保持された専用の溶媒に溶解され得る。
【００２１】
最終の処理工程後、基板２０は個々のマイクロ電子ダイスすなわち半導体チップへソーで切断され、パッケージされ、様々の電子またはコンピューティングシステムに組み込まれ得る。
【００２２】
上述の方法の１つの利点は、基板と補強材との間の接着剤の軟化温度より低い温度に基板の残りの部分の温度を維持しつつ、接点構造が加熱してリフローされ得ることである。したがって、基板の十分な機械的強度を維持しつつ、接点構造が形成され、薄化基板上にリフローされ得る。別の利点は、レーザー光によって生成される高温のため、接点構造が非常に迅速にリフローされ、そのため半導体チップに必要なプロセスの時間が短縮されることである。
【００２３】
本発明は、マイクロ電子アセンブリの製作方法を提供する。第１の厚さを有する半導体基板が、低温接着剤で支持基板に装着される。半導体基板は第１の厚さから第２の厚さまで薄化される。半導体基板上に少なくとも１つの接点構造が形成される。少なくとも１つの接点構造上に高エネルギー電磁放射線を向け、少なくとも１つの接点構造がリフローされる。
【００２４】
接着剤は１６０℃より低い軟化温度を有してよい。接着剤は有機接着剤であってもよい。半導体基板は同基板の正面に形成された複数のマイクロ電子デバイスを備えている。
方法はさらに、半導体基板の背面に複数の接点構造を形成し、半導体基板の正面の少なくとも一つのマイクロ電子デバイスから半導体基板の背面まで複数の導体を形成することを含む。接点構造の各々は複数の導体の各々一つずつに電気接続されている。
【００２５】
高エネルギー電磁放射線はレーザー光であってよい。複数の接点構造は２２０℃より高い融解温度を有するはんだバンプであってよい。半導体基板の第２の厚さは１００μｍ未満であってよい。半導体基板はガリウムヒ素、窒化ガリウムおよびシリコンのうちの少なくとも１つを含んでもよく、支持基板はサファイアおよび石英のうちの少なくとも１つを含んでもよい。
【００２６】
方法は支持基板から半導体基板を取り外すことをさらに含んでもよい。
本発明はさらにマイクロ電子アセンブリの製作方法を提供する。第１の厚さを有する半導体基板が１６０℃より低い軟化温度を有する低温接着剤を有する支持基板に装着され得る。半導体基板は第１の厚さから第２の厚さまで薄化され得る。第２の厚さは１００μｍ未満であってよい。半導体基板上に２２０℃より高い融解温度を有する複数のはんだバンプが形成され得る。少なくとも１つの接点構造の温度が２２０℃よりも高い温度に上昇し、かつ低温接着剤の少なくとも一部の温度を１６０℃よりも低い温度に維持するのに十分な期間、少なくとも１つの接点構造上に高エネルギー電磁放射線が向けられ得る。
【００２７】
高エネルギー電磁放射線はレーザー光であってよく、期間は０．５秒未満であってよい。
半導体基板は、同基板の正面に形成された複数のマイクロ電子デバイスを備え得る。方法はさらに、半導体基板の正面の複数のマイクロ電子デバイスから半導体基板の背面まで複数の導体を形成することを含んでもよい。半導体基板の背面には複数のはんだバンプが形成され、はんだバンプの各々が導体の各々一つずつに電気接続されてもよい。
【００２８】
半導体基板は、ガリウムヒ素、窒化ガリウムおよびシリコンのうちの少なくとも１つを含んでよく、支持基板は、サファイアおよび石英のうちの少なくとも１つを含んでよい。
本発明はマイクロ電子アセンブリの製作方法をさらに提供する。
【００２９】
半導体基板は、１６０℃より低い軟化温度を有する低温接着剤で支持基板に装着され得る。半導体基板は上面、背面、第１の厚さおよび上面に形成された複数のマイクロ電子デバイスを備えてよい。半導体基板の上面は支持基板に隣接してよく、半導体基板は第２の厚さに薄化され得る。第２の厚さは１００μｍ未満であってよい。半導体基板の背面を通って半導体基板の正面のマイクロ電子デバイスに至る複数のビアが形成され得る。半導体基板の正面のマイクロ電子デバイスから複数のビアを通って半導体基板の背面に至る複数の導体が形成され得る。半導体基板の背面に複数のはんだバンプが形成され得る。複数のはんだバンプの各々は、それぞれの導体によって、半導体基板の正面のそれぞれのマイクロ電子デバイスに電気接続され得る。はんだバンプは２２０℃よりも高い融解温度を有してよい。少なくとも一つのはんだバンプをリフローさせるため０．５秒未満の期間、少なくとも一つのはんだバンプにレーザー光が向けられ得る。半導体基板は支持基板から取り外されてもよい。
【００３０】
レーザー光は少なくとも一つのはんだバンプの温度を２２０℃よりも高い温度に上昇させ、低温接着剤の少なくとも一部の温度を１６０℃よりも低い温度に維持する。はんだバンプは無鉛はんだ材料を含んでもよい。
【００３１】
方法はさらに、レーザー光の指向の前に、冷却した基板支持体上に半導体基板を配置することをさらに含んでもよい。レーザー光は、複数のはんだバンプに同時に向けられ得る。
【００３２】
半導体基板はガリウムヒ素、窒化ガリウムおよびシリコンの少なくとも１つを含んでよく、支持基板はサファイアおよび石英のうちの少なくとも１つを含んでよい。
少なくとも１つの例証的実施形態を上記の発明の詳細な説明に示してきたが、膨大な数の変形例が存在することが理解されるべきである。１または複数の例証的実施形態は単なる例であって、本発明の範囲、利用可能性、または構成をいかようにも限定するものではない。そうではなく、上記の詳細な説明は本発明の例証的実施形態を実施するための便利な道路地図を当業者に提供するのであって、特許請求の範囲に記載された本発明の範囲およびその法的均等物から逸脱せずに例証的実施形態に記載された構成要素の機能および配置には種々の変更をなし得る。
【図面の簡単な説明】
【００３３】
【図１】半導体基板の側断面図。
【図２】支持基板に装着された図１の半導体基板の側断面図。
【図３】薄化プロセスを受けている図２の半導体基板の側断面図。
【図４】ビアが貫通形成された後の図３の半導体基板の側断面図。
【図５】導電層が形成された図４の半導体基板の側断面図。
【図６】導電層上に保護層が形成された図５の半導体基板の側断面図。
【図７】保護層を選択的にエッチングした後の図６の半導体基板の側断面図。
【図８】保護層上にフォトレジスト層が形成された図７の半導体基板の側断面図。
【図９】フォトレジスト層内に接点構造が形成された図８の半導体基板の側断面図。
【図１０】フォトレジスト層の除去後の図９の半導体基板の側断面図。
【図１１】導電層を選択的にエッチングした後の図１０の半導体基板の側断面図。
【図１２】接点構造がリフロープロセスを受けているところを示す図１１の半導体基板の側断面図。
【図１３】リフロープロセス中の基板支持体上の基板を示す図１２の半導体基板の拡大側面図。
【図１４】接点構造がリフロープロセスを受けた後の図１２の半導体基板の側断面図。
【図１５】追加の保護層が上に形成された図１４の半導体基板の側断面図。
【図１６】追加のフォトレジスト層が上に形成された図１５の半導体基板の側断面図。
【図１７】追加の保護層が選択的に除去された後の図１６の半導体基板の側断面図。
【図１８】支持基板が取り外されているところを示す図１７の半導体基板の側断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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