(57)【要約】【課題】  車両用電気モータ等の制御に使用される可変周波数の同期信号に対応する位相ずれした同期バイナリ信号を、簡単かつ確実に発生する位相ずれバイナリ信号生成方法及びそれを使用する装置を提供する。【解決手段】  同じ可変周期を有する１組の同期バイナリ信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）のうちの少なくとも１つの同期バイナリ信号に対して連続的に変化する制御位相角（φ）で、位相ずれしたバイナリ信号（Ｓｏ１、Ｓｏ２、Ｓｏ３）の生成方法であり、少なくとも制御位相角（φ）により、少なくとも同期バイナリ信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）の立ち上がりから、立ち下がりフロントの少なくとも１つのレベルスイッチングタイムを計算することにより、位相ずれバイナリ信号（Ｓｏ１、Ｓｏ２、Ｓｏ３）の立ち上がり、及び立ち下がりフロントを生成する。本発明によると、同期フロントから、少なくとも１つの基準フロントを選択し、時間が最小になるようにする。【選択図】図１
2009539293.tif 000002
【特許請求の範囲】
【請求項１】
１組の同期バイナリ信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）の少なくとも１つの同期バイナリ信号に関して、連続的に可変する制御位相差角（φ）により位相ずれしたバイナリ信号（Ｓｏ１、Ｓｏ２、Ｓｏ３）の生成方法において、
前記バイナリ信号は、同じ可変周期（ΔＴtotal）を有し、少なくとも前記制御位相差角（φ）により、前記同期バイナリ信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）の同期エッジの立ち上がり（２、３、５、６）又は立ち下がり（１、４、７）からの少なくともレベルスイッチング遅延（ΔＴ１）を計算することにより、前記位相ずれ信号（Ｓｏ１、Ｓｏ２、Ｓｏ３）の立ち上がりエッジ（８）、及び立ち下がりエッジ（１２）よりなるタイプであって、
前記同期エッジ（１−７）から、前記遅延（ΔＴ１）が最少になる少なくとも１つの基準エッジ（４、５、７）を選択することを特徴とする位相ずれバイナリ信号生成方法。
【請求項２】
前記位相ずれ信号（Ｓｏ１、Ｓｏ２、Ｓｏ３）の数、及び前記同期信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）の数は、所定位相の数と等しく、前記同期信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）は、ディユティサイクル比０．５を有し、３６０°を前記位相数で除した名目位相差角（φ）で、相互に位相ずれしており、前記同期エッジ（１−７）のうち一方が立ち上がりで、他方が立ち下がりである連続した２つのエッジ間のタイムインターバル（ΔＴｐｎ）を測定することを特徴とする請求項１に記載の位相ずれバイナリ信号生成方法。
【請求項３】
前記遅延（ΔＴ１）は、前記同期バイナリ信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）間の現在の同期バイナリ信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）について、関連する現在の位相ずれバイナリ信号（Ｓｏ１）の対応するエッジ（８、１２）を生成するため、次の数式により計算され、
ΔＴ１＝ΔＴｐｎ＊（Δφｒｅｆ−φ＋１８０）＊Ｎｐ／３６０
ここで、
−ΔＴｐｎは、前記時間差、
−φは、−１８０°及び＋１８０°間の制御位相角、
−Δφｒｅｆは、前記現在の同期バイナリ信号の初期位相角φｏの初期エッジ、及び同期信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）から選択された基準同期バイナリ信号の基準位相角度φｒ間の位相差φｏ−φｒ（度）、
−Ｎｐは、位相数の２倍
であることを特徴とする請求項１又は２に記載の位相ずれバイナリ信号生成方法。
【請求項４】
前記タイムインターバル（ΔＴｐｎ）のインターエッジ値（ＶΔＴｐｎ）は、所定の測定インクリメンテーション周波数（ＦＴＩＭＥＲＭ）を有する前記臓器バイナリ信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）に関連するプログラム可能な測定遅延回路（ＴＩＭＥＲＭ、３４）による計数の結果であることを特徴とする請求項１又は２に記載の位相ずれバイナリ信号生成方法。
【請求項５】
前記遅延（ΔＴ１）の現在値（ＶΔＴ１）は、前記同期バイナリ信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）間の現在の同期バイナリ信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）について、関連する現在の位相ずれバイナリ信号（Ｓｏ１）の対応するエッジ（８、１２）を生成するために、次の数式により計算され、
ＶΔＴ１＝ＶΔＴｐｎ＊（Δφｒｅｆ−φ＋１８０）＊Ｎｐ／３６０
ここで、
−ＶΔＴｐｎは、前記インターエッジ値、
−φは、−１８０°及び＋１８０°間の前記制御位相角
−Δφｒｅｆは、前記現在のバイナリ同期信号（Ｓｉ１）の初期位相角φｏの初期エッジ（５）、及び前記バイナリ同期信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）から選択された基準バイナリ同期信号の基準位相角φｒの前記基準エッジ（４、５、７）間の位相差φｏ−φｒ（度）、
−Ｎｐは、位相数の２倍
であることを特徴とする請求項４に記載の位相ずれバイナリ信号生成方法。
【請求項６】
現在のバイナリ同期信号（Ｓｉ１）に関連するプログラム可能遅延回路（ＴＩＭＥＲ１、３５、３６、３７）のインクレメンテーション周波数（ＦＴＩＭＥＲ１）を、前記測定インクレメンテーション周波数（ＦＴＩＭＥＲＭ）と等しくするステップと、
現在の出力ライン（ＯＵＴＰＩＮ１）を、前記現在のプログラム可能な遅延回路（ＴＩＭＥＲ１、３５、３６、３７）に関連付けるステップと、
前記遅延（ΔＴ１）の現在値（ＶΔＴ１）を、前記現在のプログラム可能な遅延回路（ＴＩＭＥＲ１、３５、３６、３７）にロードするステップと、
前記現在のプログラム可能な遅延回路（ＴＩＭＥＲ１、３５、３６、３７）を、前記現在のプログラム可能な遅延回路（ＴＩＭＥＲ１、３５、３６、３７）の現在のカウンタが前記現在値（ＶΔＴ１）に到達するとき、前記現在の出力ライン（ＯＵＴＰＩＮ１）が、ＨレベルからＬレベル又はＬレベルからＨレベルへの最初のトランジションを生じるようにするステップと、
前記現在の位相ずれバイナリ信号（Ｓｏ１）を、前記現在の出力ライン（ＯＵＴＰＩＮ１）に生じさせるステップ
とを備えることを特徴とする請求項５に記載の位相ずれバイナリ信号（Ｓｏ１、Ｓｏ２、Ｓｏ３）生成方法。
【請求項７】
前記現在のバイナリ同期信号（Ｓｉ１）に関連する現在のプログラム可能な遅延回路（ＴＩＭＥＲ１、３５、３６、３７）のインクレメンテーション周波数（ＦＴＩＭＥＲ１）を、前記測定インクレメンテーション周波数（ＦＴＩＭＥＲＭ）と等しくするステップと、
前記スイッチング遅延（ΔＴ１）の現在値（ＶΔＴ１）を、前記現在のプログラム可能な遅延回路（ＴＩＭＥＲ１、３５、３６、３７）にロードするステップと、
前記現在のプログラム可能な遅延回路（ＴＩＭＥＲ１、３５、３６、３７）に関連する現在の割り込み（ＩＮＩＴ１）を、前記現在値（ＶΔＴ１）に到達時に作動させるステップと、
現在のプログラム可能なパルス幅変調モジュール（ＰＷＭ１、３９、４０、４１）の現在のプログラム可能なカウンタ（ＴＩＭＥＲＰＷＭ１）の現在のカウント周波数（ＦＰＷＭ）を、前記測定インクレメンテーション周波数（ＦＴＩＭＥＲＭ）を位相数の２倍で除した値と等しくするステップと、
現在の出力ライン（Ｓｐｗｍ１）を、前記現在のプログラム可能なパルス幅変調モジュール（ＰＷＭ１、３９、４０、４１）に関連付けるステップと、
前記現在のプログラム可能なパルス幅変調モジュール（ＰＷＭ１、３９、４０、４１）の現在の周期レジスタ（ＲＥＧＰＥＲｐｗｍ１）、及び現在のディユティサイクルレジスタ（ＲＥＧＤＵＴＹｐｗｍ１）に、それぞれ前記インターエッジ値（ＶΔＴｐｍ）、及びこのインターエッジ値（ＶΔＴｐｍ）の１／２をロードするステップと、
前記現在のプログラム可能なパルス幅変調モジュール（ＰＷＭ１、３９、４０、４１）を、前記現在の出力ライン（Ｓｐｗｍ１）がＨレベルからＬレベルへ初期トランジションを行い、その後、前記現在のプログラム可能なカウンタ（ＴＩＭＥＲＰＷＭ１）が、前記現在のディユティサイクルレジスタ（ＲＥＧＤＵＴＹｐｗｍ１）に含まれる現在の中間値（ＶＤＵＴＹｐｗｍ１）に到達時に、ＬレベルからＨレベルへ最初のトランジションを生じ、最後に、前記現在のプログラム可能なカウンタ（ＴＩＭＥＲＰＷＭ１）が前記現在の割り込み（ＩＮＩＴ１）の各トリガリングで、前記現在の周期レジスタ（ＲＥＧＰＥＲｐｗｍ１）に含まれる現在の最終値（ＶＰＥＲｐｗｍ１）への到達時に、ＨレベルからＬレベルへ２回目のトランジションをするように構成するステップと、
前記現在の位相ずれバイナリ信号（Ｓｏ１）を、前記現在の出力ライン（Ｓｐｗｍ１）により生成するステップ
とを備えることを特徴とする請求項５に記載の位相ずれバイナリ信号生成方法。
【請求項８】
１組のバイナリ同期信号（Ｓｉ１、Ｓｉ２、Ｓｉ３）の少なくとも１つのバイナリ同期信号に対して、連続的に変化する制御位相差角（φ）により、位相ずれしたバイナリ信号（Ｓｏ１、Ｓｏ２、Ｓｏ３）を生成するマイクロプロセッサ（２６）、又はマイクロコントローラを含む位相ずれバイナリ信号生成装置において、
少なくとも１個の中央処理ユニット（２７）と、
少なくとも１個の揮発性メモリ（２９）及び／又は少なくとも１個の不揮発性メモリ（２８）と、
少なくとも１個のプログラム可能な遅延回路（３４、３５、３６）と、
少なくとも１個の入力ポート（３）とを備え、
前記メモリ（２８、２９）は、請求項１〜７のいずれかに記載の方法を実施するプログラムを格納していることを特徴とする位相ずれバイナリ信号生成装置。
【請求項９】
少なくとも１個のプログラム可能なパルス幅変調モジュール（３９、４０、４１）を更に備えることを特徴とする請求項８に記載の位相ずれバイナリ信号生成装置。
【請求項１０】
前記制御位相角（φ）を表す信号が入力され、好ましくはＣＡＮタイプのオンボードネットワーク（３８）との接続を司るシリアルインタフェース（３３）を更に備えることを特徴とする請求項８又は９に記載の位相ずれバイナリ信号生成装置。
【請求項１１】
車両、特に自動車等に搭載されるポリフェーズ電気マシンの制御ループにおける請求項１〜７のいずれかに記載の方法及び／又は請求項８〜１０のいずれかに記載の装置の使用。
【請求項１２】
請求項１〜７のいずれかに記載の方法を実施する、請求項８〜１０のいずれかに記載の装置により実行可能なインストラクションシーケンス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相差を有するバイナリ信号生成方法及び装置に関し、特に、プログラム可能なコンポーネントに基づく位相差を有するバイナリ信号を生成する方法及び装置に関する。
【背景技術】
【０００２】
エレクトロニクスの信号処理、及びパワーエレクトロニクスの両方における多くのアプリケーションに、位相シフト回路が使用されている。一般に、所定周波数において所定の位相差を生じるように、回路は設計される。他の位相角又は他の周波数では、この回路の変更が必要である。
【０００３】
特許文献１に開示される回路及び方法は、位相ずれの角度を、周波数に無関係に連続して調節可能であるので、上述した状況を変えている。
【０００４】
しかし、上述した従来の回路には、部分的にアナログコンポーネントを使用しているので、特定のアプリケーションに要求される極めて正確な位相差を保証するものではない。
【０００５】
この特定のアプリケーションは、特に電子点火やブラシレス電気モータ／発電機の制御等の自動車アプリケーションである。
【０００６】
そのため、例えば特許文献２は、位相差回路及びコンピュータにより構成される自動点火検出器を使用する内燃エンジンの点火時点制御装置の改良を提案している。
【０００７】
アナログ方法と比較して実行の柔軟性、及びコストの点でデジタル方法は種々の利点を有するが、より広い分野での完全なデジタル方法は、迅速に変化する信号に追従するために、大きな計算力が必要であるという課題または欠点を有する。
【０００８】
適切にプログラムされ、この課題を克服可能なマルチプロセッサマイクロコントローラコンポネントが、市場に現れ始めている。
【０００９】
特許文献３は、モトローラ社製のマイクロコントローラＭＣ６８３３２が、ポリフェーズ電気マシン用の幅変調した制御パルスを発生するためのプログラミング方法の詳細を開示している。
【００１０】
このマイクロコントローラＭＣ６８３３２は、中央処理装置（又はＣＰＵ）及び一時的なイベント専用の計算ユニット（又はＴＰＵ）を有する。このＴＰＵは、プログラム可能な遅延回路（当業者は「タイマ」と呼んでいる）、及びプログラム可能なパルス幅変調モジュール（又はＰＷＭモジュール）を有している。
【００１１】
このＴＰＵは、同期信号及びこの信号のエッジを中心とする複数のパルスを発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した特許文献３に開示されているアルゴリズムは、トランジットタイム及びジッタの範囲を定めるが、使用される方法は発生される信号がマシンのロータの位置を感知する単一のセンサから来る単一の同期信号のみに対して位相ずれする場合にのみ、応用可能であるように見える。
【００１３】
しかし、ポリフェーズ電気マシンにあっては、フェーズ毎に１個の位置センサを有し、ロータの速度変化を迅速に検出するのが好ましいことが知られている。
【００１４】
本発明は、従来技術の上述した課題に鑑みなされたものであり、１組の同期バイナリ信号のうち少なくとも１つの同期バイナリ信号に対して、位相ずれしたバイナリ信号の発生方法を提供して上述のギャップを埋めることを目的としている。この位相オフセット角の制御は連続的に変化し、同期信号は同じ可変周期を有する。
【特許文献１】米国特許第６７４４２９６号
【特許文献２】米国特許第４７８８９５７号
【特許文献３】米国特許第５３１７２４８号
【課題を解決するための手段】
【００１５】
本発明の位相ずれバイナリ信号生成方法は、同期バイナリ信号の立ち上がり、立ち下がり同期エッジから少なくとも１つのレベルスイッチング遅延を計算することにより、少なくとも制御位相差角により、位相ずれ信号の立ち上がり及び立ち下がりエッジを生成するタイプである。
【００１６】
本発明の方法によると、レベルスイッチング遅延が最少になるように、複数の同期エッジのうち、少なくとも１個の基準エッジを選択することを特徴とする。
【００１７】
位相ずれ信号の数及び同期信号の数は、所定位相数と等しいことが好ましい。同期信号は、ディユティサイクル比が０．５であり、相互の位相差は３６０°を位相数で除した値と等しい名目位相差角である。従って、本発明による位相ずれバイナリ信号生成方法の付加的な特徴は、連続する立ち上がり、及び立ち下がりである２つの同期エッジ間のタイムインターバルを測定することである。
【００１８】
レベルスイッチング遅延は、複数の同期バイナリ信号のうち、現在の同期バイナリ信号について、関連する現在の位相ずれバイナリ信号に関連する対応するエッジを、好ましくは次式により計算する。
ΔＴ１＝ΔＴｐｎ＊（Δφｒｅｆ−φ＋１８０）＊Ｎｐ／３６０
ここで
−ΔＴｐｎは、先に測定したタイムインターバルである。
−φは、度で表す制御位相角である。
−φｒｅｆは、現在の同期バイナリ信号の初期角度φ０及び同期信号から選択した基準同期バイナリ信号の基準位相角φｒ間の位相差φ０−φｒ（度）である。
−Ｎｐは、位相数の２倍である。
【００１９】
２つの連続する同期エッジ間のタイムインターバルのインターエッジ値は、所定の測定インクレメント周波数を有し、同期バイナリ信号に関連するプログラム可能な測定遅延回路によるカウントに起因するという事実を活用している。
【００２０】
この場合、レベルスイッチング遅延の現在値は、同期バイナリ信号のうち現在の同期バイナリ信号であり、好ましくは次式により計算される。
ＶΔＴ１＝ＶΔＴｐｎ＊（Δφｒｅｆ−φ＋１８０）＊Ｎｐ／３６０
ここで、
−ＶΔＴｐｎは、インターエッジ値である。
−φは、制御位相角度（単位：度）である。
−Δφｒｅｆは、現在のバイナリ同期信号の初期位相角φ０の初期エッジ及びバイナリ同期信号から選択された基準バイナリ同期信号の基準位相角φｒの基準エッジ間の位相差φ０−φｒ（単位：度）である。
−Ｎｐは、位相数の２倍である。
【００２１】
この段階において、本発明による位相ずれバイナリ信号生成方法は、次のステップを備えていることを特徴とする。
−現在のバイナリ同期信号に関連する現在のプログラム可能な遅延回路の現在のインクリメンテーション周波数は、測定インクリメンテーション周波数と等しくされる。
−現在の出力ラインは、現在のプログラム可能遅延回路と関連付けられる。
−現在値ＶΔＴ１又はスイッチング遅延は、現在のプログラム可能な遅延回路にロードされる。
−この現在のプログラム可能な遅延回路は、現在のプログラム可能な遅延回路が現在値ＶΔＴ１に到達時に、現在の出力ラインがＨレベルからＬレベルへの第１トランジション、又はＬレベルからＨレベルへの第２トランジションを生じるように構成される。
−現在の位相ずれバイナリ信号は、現在の出力ラインにより生成される。
【００２２】
上述したステップに代わって、本発明による位相ずれバイナリ信号の生成方法の変形例は、
−現在のバイナリ同期信号に関連する現在のプログラム可能な遅延回路の現在のインクレメンテーション周波数を、測定インクレメンテーション周波数と等しくするステップと、
−スイッチング遅延の現在値ＶΔＴ１を、現在のプログラム可能な遅延回路にロードするステップと、
−現在のプログラム可能な遅延回路に関連する現在の割り込みを、現在値ＶΔＴ１に到達する毎に作動させるステップと、
−現在のプログラム可能なパルス幅変調モジュールの現在のプログラム可能なカウンタの現在のカウンティング周波数を、測定インクレメンテーション周波数を位相数の２倍で除した値と等しくするステップと、
−現在の出力ラインを、現在のプログラム可能なパルス幅変調モジュールに関連付けるステップと、
−現在のプログラム可能なパルス幅変調モジュールの現在の周期レジスタ、及び現在のディユティサイクルレジスタに、それぞれインターエッジ値ＶデルタＴｐｍ及びこの値の１／２をロードするステップと、
−現在のプログラム可能なパルス幅変調モジュールを、現在の出力ラインにＨレベルからＬレベルへの初期トランジションを生じ、次に、現在のプログラム可能なカウンタが、現在のディユティサイクルレジスタに含まれる現在の中間値に到達するときＬレベルからＨレベルへの第１トランジションを生じ、更に、最後に現在のプログラム可能なカウンタが、現在の割り込みの各トリガリングにおいて、現在の周期レジスタに含まれる現在の最終値に到達するとき、ＨレベルからＬレベルへの第２とランジションを生じるように構成するステップと、
−現在の位相ずれバイナリ信号を、現在の出力ラインにより生成するステップ
とにより構成されている。
【００２３】
また、本発明は、１組のバイナリ同期信号のうち、選択された少なくとも１つのバイナリ同期信号に関し、連続的に変化する制御位相差角により位相ずれし、多バイナリ信号を生成し、マイクロプロセッサ又はマイクロコンピュータを備える位相ずれバイナリ信号生成装置であって、
−少なくとも１個の中央処理ユニットと、
−少なくとも１個の揮発性メモリ、及び／又は少なくとも１個の不揮発性メモリと、
−少なくとも１個のプログラム可能な遅延回路と、
−少なくとも１個の入力ポート
とを備えることを特徴としている。
【００２４】
この装置のメモリは、本発明による位相ずれバイナリ信号生成方法を実行するプログラムを格納している点で、従来装置と識別される。
【００２５】
変形例として、本発明の位相ずれバイナリ信号生成装置は、少なくとも１個のプログラム可能なパルス幅変調モジュールを備えている。
【００２６】
また、本発明の位相ずれバイナリ信号生成装置は、制御位相角を表す信号を受けるシリアルインタフェースを備えている。このインタフェースは、好ましくは、ＣＡＮタイプのエンベッドシステムへの接続を行う。
【００２７】
本発明による位相ずれバイナリ信号生成方法及び／又は装置を、車両、特に自動車のポリフェーズ電気マシンの制御ループに使用するのが有効である。
【００２８】
また、本発明は、上述した装置で実行され、かつ上述した方法を実施するインストラクションシーケンスも包含することは、言うまでもない。
【発明の効果】
【００２９】
本明細書中の説明から、本発明による位相ずれバイナリ信号生成方法及び装置は、従来技術に対して特有の効果を有することが、当業者には容易に理解できると思う。即ち、電気モータ等の電気マシンの回転速度の変化を迅速に検出し、広範囲に変化する回転速度に対応して、制御可能な位相ずれした同期バイナリ信号を生成する。
【００３０】
また、速度変化の検出は、同期信号の隣接するエッジ間のタイムインターバルを、デジタル的に求めることにより行うので、正確かつ確実であると共に、構成が比較的簡単かつ安価である。
【発明を実施するための最良の形態】
【００３１】
以下、本発明による位相ずれバイナリ信号生成方法の好適な実施の形態について、添付図面を参照して詳細に説明する。
【００３２】
なお、以下の説明から理解されるように、本発明の位相ずれ同期バイナリ信号生成方法により、多数の入力信号（入力信号又は同期信号の数を、以下「Ｎ」で表すこととする）から、一定の名目位相差角Φにより、相互に位相がずれており、それらの間に、同じ位相差Φを有するが入力信号に対して、プログラム可能なオフセットφを有する同じ数の信号が生成可能である。
【００３３】
図１は、Ｎ＝３の場合のタイミングチャートを示す。入力信号Ｓｉ１、Ｓｉ２及びＳｉ３は、例えば３相マシン、即ち電気マシンのロータ位置を示す３個のセンサから出力される同期バイナリ信号である。これらの信号Ｓｉ１、Ｓｉ２及びＳｉ３は、同じ周波数とディユティサイクル比０．５を有し、相互に１２０°の位相差を有する。
【００３４】
一方、３個の位相ずれしたバイナリ信号Ｓｏ１、Ｓｏ２及びＳｏ３は、同期信号Ｓｉ１、Ｓｉ２及びＳｉ３と同じ周波数、及び同じディユティサイクル比を有し、これらの信号は、位相差Φ＝１２０°を有するが、信号Ｓｉ１とＳｏ１、Ｓｉ２とＳｏ２及びＳｉ３とＳｏ３間には、位相差φがある。
【００３５】
これらオフセットした信号の生成は、リコンストラクション及びシフティングの２つの合成サブファンクションに基づいている。これら２つのサブファンクションの詳細について、プログラム可能な遅延回路を使用する場合については図２〜図６を参照し、ＰＷＭモジュールを使用する場合については、図７〜図９を参照して後述する。
【００３６】
位相ずれバイナリ信号Ｓｏ１、Ｓｏ２及びＳｏ３の生成は、同期バイナリ信号Ｓｉ１、Ｓｉ２及びＳｉ３の周期の精密測定に依存する。
【００３７】
これを行うために、Ｎ個の入力信号が０．５のディユティサイクル比を有し、相互にΦ＝３６０／Ｎの名目位相差を有することを勘案して、２個の連続するエッジ間のタイムインターバルであるΔＴｐｎ、即ち立ち下がりの後の立ち上がりエッジ１、２；４、５；７、６、又は立ち上がり及びその後の立ち下がりエッジ３、４を、図２に示す如く、そのメジャメントインクレメンテーション周波数ＦＴＩＭＥＲＭが予め決められているプログラム可能な遅延回路ＴＩＭＥＲＭにより測定すれば足りる。
【００３８】
タイムインターバルΔＴｐｎのタイマのタイムユニット値、即ちタイマＴＩＭＥＲＭによるカウントのＶΔＴｐｎは、次の式で与えられる。
ＶΔＴｐｎ＝ΔＴｐｎ＊ＦＴＩＭＥＲ
そこで、同期信号Ｓｉ１、Ｓｉ２及びＳｉ３の時点Ｔｎにおける周期ΔＴｔｏｔａｌは、次の式で与えられる。
ΔＴｔｏｔａｌ＝Ｎｐ＊ΔＴｐｎ
また、タイマＴＩＭＥＲＭのタイムユニットでは、次の式で与えられる。
ＶΔＴｔｏｔａｌ＝Ｎｐ＊ＶΔＴｐｎ
ここで、Ｎｐは、信号Ｓｉ１、Ｓｉ２及びＳｉ３の１周期当りのエッジの数であり、Ｎｐ＝２＊Ｎである。
【００３９】
この値を、各位相ずれ信号Ｓｏ１、Ｓｏ２及びＳｏ３に関連するプログラム可能な遅延回路のレジスタにロードすると、周知の方法により、入力同期信号Ｓｉ１、Ｓｉ２及びＳｉ３と同じ周期を有するパルスの発生が可能になる。
【００４０】
しかし、この初歩的な方法は、著しいトランジット遅延、及び大きなジッタを生じ、低周波数の同期信号Ｓｉ１、Ｓｉ２及びＳｉ３のみに、方法の応用は制限されるので、ここでは採用しない。
【００４１】
図３ａ、図３ｂ及び図３ｃに関連して後述する如く、位相ずれ設定値φと共に、位相ずれバイナリ信号Ｓｏ１、Ｓｏ２及びＳｏ３の立ち上がり及び立ち下がりエッジの生成に、時点ｔｎにおけるインターエッジ値ＶΔＴｐｎのみを使用する。
【００４２】
同期信号Ｓｉ１については、以下の特性を有するプログラム可能な遅延回路ＴＩＭＥＲ１が関連付けられる。
−遅延回路ＴＩＭＥＲ１を、「出力比較」モードで物理的出力ラインＯＵＴＰＩＮ１に加える（即ち、この回路は、その計数値を基準値と連続的に比較し、その結果に従って、プレプログラムされたインストラクションを実行する）。
−遅延ΔＴ１後の将来のトランジションＨ→Ｌ又はＬ→Ｈのレベルはプログラムされる（ここで、Ｈはロジック高レベル及びＬはロジック低レベルを示す）。
−プログラムされた期間の終了前の任意の時間に、トランジションを生じさせることが可能である。
【００４３】
他の同期信号Ｓｉ１、Ｓｉ２及びＳｉ３に関連するプログラム可能な遅延回路に、同じ説明を適用しうる。（以下、信号Ｓｉ１又はＳｏ１への言及は、「現在の」同期バイナリ信号、又は「現在の」位相ずれバイナリ信号に適用できる。即ち、それぞれ同期バイナリ信号Ｓｉ１、Ｓｉ２、Ｓｉ３、又は位相ずれバイナリ信号Ｓｏ１、Ｓｏ２、Ｓｏ３の何れにも適用できる）。
【００４４】
この構成により、割り込みの使用を回避することができ、従って、ＣＰＵの負荷を最適化することが可能である。その理由は、ＴＩＭＥＲ１のレベルトランジションが、プログラム期間又は周期の最後に、コンポーネントにより管理可能であるからである。
【００４５】
これに代わって、必要に応じ、プログラム可能な遅延回路ＴＩＭＥＲ１は、「割り込み」モードに構成する。
【００４６】
後者の動作モードでは、ＴＩＭＥＲ１に関連する割り込みは、遅延ΔＴ１の後で割り込みルーチンを呼び出し、ＴＩＭＥＲ１に関連する出力ラインＯＵＴＰＩＮ１の状態レジスタにアクセスすることにより、レベルトランジションＨ→Ｌ又はＬ→Ｈが直接行われる。ＯＵＴＰＩＮ１への直接アクセスは、強制的に所望レベルにするため何時でも可能である。
【００４７】
現在のタイマＴＩＭＥＲ１の動作モードがプログラムされると、そのタイムベース、即ち時間軸は、現在のインクレメンテーション周波数ＦＴＩＭＥＲ１が、信号Ｓｉ１、Ｓｉ２、Ｓｉ３の周期測定に使用されたタイマの測定インクレメンテーション周波数ＦＴＩＭＥＲＭと等しくなるように構成される。
【００４８】
位相ずれバイナリ信号Ｓｏ１の生成は、次のステップによる。
−インターエッジ値ＶΔＴｐｎを、時点ｔｎで取得する。
−Ｓｉ１と生成される信号Ｓｏ１間の遅延を表すφ´がφ´＝１８０°−φとなるように、０°から３６０°のスケールを考慮する。
−Ｓｉ１、Ｓｉ２及びＳｉ３の各エッジ１−７に対して、ＶΔＴ１を計算し、遅延ΔＴ１を、ΔＴｐｎ及び遅延φ´の関数としてＴＩＭＥＲ１にロードする値とする。
−マクロインストラクションＣＬＥＡＲ＿ＮＥＸＴ＿Ｔ１又はＳＥＴ＿ＮＥＸＴ＿Ｔ１により、タイマＴＩＭＥＲ１は、それぞれ、ＨレベルからＬレベルへのトランジション、又はＬレベルからＨレベルへのトランジション用に構成される。
【００４９】
カウンタＴＩＭＥＲ１が、比較レジスタにロードした現在値ＶΔＴ１に到達するとき、トランジションが生じる。現在値ＶΔＴ１は、基準エッジに対して生成される遅延ΔＴ１に対応し、Δφｒｅｆは、初期位相角φ０の初期エッジ５、及び基準位相角φｒの基準エッジ４、５、７間の位相角度差である。
【００５０】
遅延ΔＴ１の現在値ＶΔＴ１は、次のように計算される。
Δφｒｅｆ＝φ０−φｒ
φ´＝１８０−φ
φ´´＝φ´＋Δφｒｅｆ
ＶΔＴ１＝ＶΔＴｐｎ＊（φ´´＊Ｎｐ／３６０）
【００５１】
図３ａ、図３ｂ及び図３ｃは、φ´の値の３レンジのΔφｒｅｆの３つの値の計算例である（ここで、信号Ｓｉ１の初期エッジを、φ＝０とする）。
【００５２】
何れの場合も、再現される位相ずれバイナリ信号Ｓｏ１のエッジ８に先行する全ての同期信号Ｓｉ１、Ｓｉ２、Ｓｉ３から選択される基準エッジ４、５、７は、求めるトランジション８に最も近いエッジ４、５、７である。換言すると、レベルスイッチング遅延ＶΔＴ１が最小である１つである。
【００５３】
図３ａは、０°＜φ´＜３０°の場合であり、基準エッジ４として、同期信号Ｓｉ２立ち下がりエッジ４をとる。この場合には、
Δｒｅｆ＝０−（−６０）＝６０°であり
ＶΔＴ１＝（ＶΔＴｐｎ＊（φ´＋６０））／６０
【００５４】
図３ｂは、９０°＞φ´≧３０°の場合であり、基準エッジ５及び初期エッジ６は、同期信号Ｓｉ１の立ち上がりエッジ５と併合される。この場合には、
Δｒｅｆ＝０及び
ＶΔＴ１＝（ＶΔＴｐｎ＊φ´）／６０
【００５５】
図３ｃは、１５０°＞φ´≧９０°の場合であり、基準エッジ７を同期信号Ｓｉ３の立ち下がりエッジにとる。この場合には、
Δｒｅｆ＝０−６０＝−６０°及び
ＶΔＴ１＝（ＶΔＴｐｎ＊（φ´−６０））／６０
【００５６】
一般論として、基準エッジ４、５、７は、測定値ΔＴｐｎが得られる時間ｔｎ、及び出力ラインＯＵＴＰＩＮ１のプログラムされたエッジの出現間の遅延が最小になるφ´に応じて選択される。
【００５７】
入力信号Ｓｉ１、Ｓｉ２及びＳｉ３の周波数が増加すると、測定した周期ΔＴｐｎは減少し、同期信号Ｓｉ１、Ｓｉ２又はＳｉ３の後続エッジ９は時点Ｔｐにおけるエッジ１０の前になり、かつ図４に示す如く、既にプログラムされた遅延ＶΔＴ１の終了前になる。
【００５８】
何れの場合においても、時点ΔＴｐｎにプログラムされたトランジションは、時点ΔＴｐｎ＋１とされる。
【００５９】
図４から明らかな如く、同期信号Ｓｉ１の立ち上がりエッジ９は、期待時間Ｔｐ前の時点ｔｎ＋３の前、かつ時点ｔｎ＋３で測定しＴＩＭＥＲ１にプログラムされた遅延ＶΔＴ１ｎの終了前に起きる。マクロインストラクションＦＯＲＣＥ＿ＴＩＭＥＲ１は、時点ｔｎで既にプログラムされたトランジション１１を生じさせる。これは、周波数の新しい値を考慮する新しい値ＶΔＴ１ｎ＋３を再計算する前である。
【００６０】
図５は、本発明により信号Ｓｏ１を、φ´の関数として同期信号Ｓｉ１、Ｓｉ２及びＳｉ３の各エッジで生じさせる詳細ステップを示すタイミングダイアグラムである。
【００６１】
慣例として、図５において、特に位相差角φ´が０°及び３０°間の場合に確立されるタイミングダイアグラムでは、プログラムされたエッジは、ベクトル１２、１３で表され、その基準エッジ４０、５０へのアタッチメントは、他のベクトル１６、１７で表され、その基点は、ドットで示し、その変化の許容度は両端矢印の濃い実線１８、１９で示している。
【００６２】
これらのレベルの連結により、図６に示す如く、φでオフセットした同期信号Ｓｉ１のイメージ信号Ｓｏ１を得ることが可能である（エッジが表す内容は、図５と同じである）。
【００６３】
Ｓｏ１を得るために、同期信号Ｓｉ１、Ｓｉ２及びＳｉ３に応用した本発明の方法は、次のように、２つの信号Ｓｏ２及びＳｏ３の生成にも使用される。
−同期信号Ｓｉ２、Ｓｉ３及びＳｉ１を、それぞれＳｏ２の生成に使用する。
−同期信号Ｓｉ３、Ｓｉ１及びＳｉ２を、それぞれＳｏ３の生成に使用する。
【００６４】
本発明による方法の変形例によると、位相ずれバイナリ信号Ｓｏ１、Ｓｏ２及びＳｏ３の再現のサブファンクションは、プログラム可能な遅延回路ＴＩＭＥＲ１のプログラミングのみによるのではなく、ＰＷＭモジュールにより行う。
【００６５】
信号Ｓｏ１の再現ステップについて、図７、図８及び図９を参照して、次に説明する（尚、信号Ｓｏ２及びＳｏ３の生成にも、同じステップが適用される）。
−ペリフェラルＰＷＭにより、図７に示す立ち下がり初期エッジ２０で信号Ｓｐｗｍ１を生成する。
−このモジュールの初期プログラム可能なカウンタＴＩＭＥＲＰＷＭ１のタイムベースを、次のように構成する。
ＦＰＷＭ＝ＦＴＩＭＥＲＭ／Ｎｐ
ここで、ＦＰＷＭは、カウンタＴＩＭＥＲｐｗｍ１の計数周波数（Ｈｚ）であり、ＦＴＩＭＥＲＭは、タイムインターバルΔＴｐｎの測定に使用される測定遅延回路ＴＩＭＥＲＭの測定インクレメント周波数（Ｈｚ）である。
−カウンタＴＩＭＥＲＰＷＭ１は、０からディユティサイクル比ＲＥＧＤＵＴＹｐｗｍ１のレジスタにプログラムされた中間値ＶＤＵＴＹｐｗｍ１０まで計数し、この値に到達すると、信号Ｓｐｗｍ１は、状態を変化して立ち上がりエッジ２１を生成する。
−カウンタが、コンフィギュレーションレジスタの周期ＲＥＧＰＥＲｐｗｍ１にプログラムした最終値ＶＰＥＲｐｗｍ１に到達すると、信号Ｓｐｗｍ１は、再度状態変化して、立ち下がりエッジ２２を生成する。
−時点ｔｎにおいて、同期信号Ｓｉ１、Ｓｉ２又はＳｉ３の各エッジで得られる最後のインターエッジ値であるＶΔＴｐｎを取得して、モジュールＰＷＭレジスタを以下のように構成する。
ＲＥＧＰＥＲｐｗｍ１＝ＶΔＴｐｎ
ＲＥＧＤＵＴＹｐｗｍ１＝ＶΔＴｐｎ／２
【００６６】
図８に示す如く、その結果は、同期信号Ｓｉ１と同じ周期ＰＥＲｐｗｍ１、及び同じディユティサイクル比を有するがモジュールＰＷＭの駆動時間２３に依存する角度φｉｎｉｔだけ、位相がずれている信号Ｓｐｗｍ１となる。
【００６７】
信号Ｓｏ１の再現サブファンクションを、この変形例におけるモジュールＰＷＭにより実行して、信号Ｓｐｗｍ１のオフセットの決定は、基本的な方法により行われる。
【００６８】
同期信号Ｓｉ１、Ｓｉ２及びＳｉ３の各エッジに対して、現在値ＶΔＴ１＝ＶΔＴｐｎ＊（φ´´＊Ｎｐ／３６０）を計算し、遅延回路ＴＩＭＥＲ１のレジスタにロードし、タイムインターバルΔＴｐｎ及び制御位相差角φによるレベルスイッチング遅延ΔＴ１を生成する。
【００６９】
計数値が比較レジスタにロードされた値ＶΔＴ１に到達する毎に生じるタイマＴＩＭＥＲ１に関連する割り込みＩＢＴ１は、次のように、モジュールＰＷＭによる再生ルーチンを呼び出すトリガとなる。
−ＴＩＭＥＲ１に関連する割り込みＩＮＴ１を停止させる。
−カウンタＴＩＭＥＲｐｗｍ１を、０にリセットする。
−位相ずれバイナリ信号Ｓｏ１の周期ＰＥＲｐｗｍ１を生成する。
−将来の起動に備えて、割り込みＩＮＴ１をアクノリッジする。
【００７０】
図９は、信号Ｓｐｗｍ１を再現及びオフセットして、バイナリ信号Ｓｉ１を再生する動作シーケンスを明瞭に示すシーケンス図である。
【００７１】
信号Ｓｉ３に選択した適当な基準２３から計算されたスイッチング遅延ΔＴ１の現在値ＶΔＴ１の終わりに、同期信号Ｓｉ１に関連する遅延回路ＴＩＭＥＲ１は停止する（参照番号２４で示す）。同じ時間２５において、このイベン戸で生成された割り込みＩＮＴ１は、信号Ｓｐｗｍ１の再生をトリガする。
【００７２】
本発明による方法は、モトローラ社製の１６ビットマイクロコントローラＭＣ９Ｓ１２ＤＧ１２８で実施された。
【００７３】
このコンポーネント２６は、図１０及び図１１に示す如き一般的なアーキテクチャであり、次の構成要素を備えている。
−内部バスの内部クロック周波数Ｆｂｕｓが、好ましくは２０ＭＨｚである中央処理ユニット２７
−好ましくは、１２８ｋＢのフラッシュ型不揮発性メモリ２８
−好ましくは、８ｋＢの記憶容量を有するＲＡＭ（ランダムアクセスメモリ）２９
−入力がその構成により、立ち上がり又は立ち下がりエッジ、或いはこれら両エッジで割り込みをトリガ可能であるＩ／Ｏ（入出力）ポート３０
−ＥＣＴ（エンハンスドキャプチャタイマ）ペリフェラル３１
−ＰＷＭペリフェラル３２
−ＣＡＮ（コントローラエリアネットワーク）インタフェース３３
−ＩＥＥＥ１１４９．１規格によるプログラミング、及びデバッギングするＪＴＡＧ（ジョイントテストアクショングループ）インタフェース。
【００７４】
本発明の基本的な方法において、その変形例として、インターエッジ値ＶΔＴｐｎの決定は、ＥＣＴモジュールで利用でき、かつＳｉ１、Ｓｉ２及びＳｉ３の入力に関連して使用される付属のＭＤＣ１ダウンカウンタ（モジュラスダウンカウンタ）３４により行われる。
【００７５】
このために、ＭＤＣ１に関連するプレディバイダを構成し、ＥＣＴモジュール３１のメインカウンタのダウンカウント周波数ＦｐｒｅｄＰＣ１と等しいＦｐｒｅｄＭＤＣ１を有するようにする。
【００７６】
同期信号Ｓｉ１、Ｓｉ２又はＳｉ３の各立ち上がり、又は立ち下がりエッジで割り込みが行われる。ダウンカウンタＭＤＣ１の最大値０ｘＦＦＦＦ及び瞬時値間の差は、ダウンカウンタＭＤＣ１を、再度０ｘＦＦＦＦに設定する前に、可変ＶΔＴｐｎにセーブされる。
【００７７】
本発明の基本バージョンによる方法の次のステップの実行は、ＥＣＴペリフェラルの１６ビットのメインカウンタＰＣ１、及びクロック周波数から得たインクレメンテーション周波数構成のアップストリームプレディバイダに基づいている。
【００７８】
メインカウンタＰＣ１のＣｈ１、Ｃｈ２及びＣｈ３の３チャンネル３５、３６及び３７がそれぞれ信号Ｓｏ１、Ｓｏ２及びＳｏ３の再現に使用される。そして、次の構成が適用される。
−ＰＣ１のプレディバイダが、その出力周波数ＦpredPC1＝Ｆbus／１６、即ち好ましくは１．２５ＭＨｚを有するように構成する。
−Ｃｈ１、Ｃｈ２及びＣｈ３は、割り込みを禁止した「出力比較」モードに構成される。
−マクロインストラクションＣＬＥＡＲ＿ＮＥＸＴ＿ＯＵＴＰＵＴ＿Ｔｎは、出力（ｎ）の将来の立ち下がりトランジションに構成する。
−マクロインストラクションＳＥＴ＿ＮＥＸＴ＿ＯＵＴＰＵＴ＿Ｔｎは、出力（ｎ）の将来の立ち上がりトランジションに構成する。
−マクロインストラクションＦＯＲＣＥ＿ＣＯＭＰＡＲＥ＿Ｔｎを使用して、初期プログラムされた期間（周期）の経過前に出力（ｎ）を強制的に立ち上がり、又は立ち下がり非同期トランジションとなるようにする。
【００７９】
同期信号の各立ち上がり、又は立ち下がりエッジで割り込みが生成される。割り込みを生じする信号（同期信号Ｓｉ１、Ｓｉ２及びＳｉ３間のＳｉｎ）、及びトランジション（即ち、立ち上がり又は立ち下がり）の性質は、関連する入力の状態を読むことにより識別され、値ＶΔＴｎが、上述した如くオフセット値φにより計算される。
【００８０】
上述した同期信号Ｓｉｎ、及びトランジションの性質により、値ＶΔＴｎは、対応するレジスタＴＣｎに割り当てられる。
【００８１】
オフセット値は、好ましくは、ＣＡＮバス３８を介して、マイクロコントローラ２６の専用インタフェース３３へ送られる。アプリケーションは、変数φ´に対応する０°及び３６０°間の１６ビット情報を受け、−１８０°及び１８０°間の実際のオフセットφを適用する。
【００８２】
マイクロコントローラ２６のＰＷＭペリフェラル３２を使用する本発明による方法の変形実施例の実行は、利用可能な８つのＰＷＭチャンネルのうちの３つ３９、４０，４１の対応するアルゴリズムをプログラミングすることにより、特に困難性を伴うことなく行うことができる。
【００８３】
上述した方法及び装置は、サーマルエンジン付き車両用のオルタネ−タスタータである反転可能なポリフェーズ電気マシン用制御信号の生成に使用しうる。
【００８４】
本発明の方法及び装置から、トランジットタイム及びジッタの低減が得られるとき、他の使用分野は、遅延曲線に追従して、点火パルスを生成する必要がある電子点火分野であり、エンジンの立ち上がり速度を、一層正確かつ迅速にする。
【００８５】
本発明の方法を、３つの信号Ｓｉ１、Ｓｉ２及びＳｉ３に限定して、特定タイプのマイクロコントローラ２６に実施するのは、単なる例示に過ぎない。当該技術分野において通常の知識を有する者は、メモリ又はＦＰＧＡ（即ち、フィールドプログラム可能なゲートアレイ）に関連するマイクロプロセッサ等の他のプログラム可能なコンポーネントについて、任意位相数のアルゴリズムに何らの困難性を伴うことなく応用可能である。
【００８６】
また、当然ながら、本発明は、上述した好適な実施の形態に何ら限定されるものではない。特許請求の範囲に基づく本発明の要旨や精神を逸脱することなく、特定用途に応じて、種々の変形変更が可能であることは、容易に理解しうると思う。
【図面の簡単な説明】
【００８７】
【図１】位相数が３の場合における本発明による位相ずれバイナリ信号生成方法を説明するための同期バイナリ信号、及び位相ずれバイナリ信号を示すタイミングチャートである。
【図２】本発明によるプログラム可能な測定遅延回路によるインターエッジ値ＶΔＴｐｎの評価原理の説明図である。
【図３ａ】現在の同期バイナリ信号の初期エッジ、及び基準同期バイナリ信号の基準エッジ間の位相差Δφｒｅｆの具体例を示す図である。
【図３ｂ】現在の同期バイナリ信号の初期エッジ、及び基準同期バイナリ信号の基準エッジ間の位相差Δφｒｅｆの具体例を示す図である。
【図３ｃ】現在の同期バイナリ信号の初期エッジ、及び基準同期バイナリ信号の基準エッジ間の位相差Δφｒｅｆの具体例を示す図である。
【図４】同期信号の周波数を増加する場合の本発明による位相ずれバイナリ信号生成方法の詳細説明図である。
【図５】制御位相差角の１８０°コンプレメントによる位相ずれ信号のエッジのプログラミング説明図である。
【図６】制御位相差角により、位相ずれバイナリ信号を生成するプログラム可能な遅延回路の出力ラインのレベル連鎖説明図である。
【図７】ＰＷＭモジュールのプログラム可能なカウンタにより本発明によるバイナリ信号生成の原理の説明図である。
【図８】同期バイナリ信号に対して位相ずれしたバイナリ信号を生成する本発明の原理の説明図である。
【図９】３つの同期信号から、現在の位相ずれバイナリ信号を再生する説明図である。
【図１０】本発明による位相ずれバイナリ信号生成方法を実施するように構成されたマイクロコントローラの一例のアーキテクチャの一例を示すブロック図である。
【図１１】図１０のマイクロコントローラの他の例のアーキテクチャを示すブロック図である。
【符号の説明】
【００８８】
Ｓｉ１〜Ｓｉ３  同期バイナリ信号
Ｓｏ１〜Ｓｏ３  位相ずれ同期バイナリ信号
２、３、５、６  同期バイナリ信号の立ち上がりエッジ
１、４、７      同期バイナリ信号の立ち下がりエッジ
ΔＴ１          レベルスイッチング遅延
ΔＴｐｎ        タイムインターバル
φ              位相差角度
【図１】
2009539293.tif 000003
【図２】
2009539293.tif 000004
【図３ａ】
2009539293.tif 000005
【図３ｂ】
2009539293.tif 000006
【図３ｃ】
2009539293.tif 000007
【図４】
2009539293.tif 000008
【図５】
2009539293.tif 000009
【図６】
2009539293.tif 000010
【図７】
2009539293.tif 000011
【図８】
2009539293.tif 000012
【図９】
2009539293.tif 000013
【図１０】
2009539293.tif 000014
【図１１】
2009539293.tif 000015
【国際調査報告】
2009539293.tif 000016
2009539293.tif 000017
2009539293.tif 000018
2009539293.tif 000019