(57)【要約】集積回路の試験のための方法およびデバイス。この方法（２００）は、シャドウ・ラッチ・データ記憶モードとシャドウ・ラッチ試験モードとの間で選択すること（２２０）、集積回路の第１の試験を実施すること（２３０）、第１の試験が設定された状態を表す情報を、シャドウ・ラッチ試験モードが選択される場合にはシャドウ・ラッチに記憶すること（２６０）、集積回路の第２の試験を実施すること（２８０）、第１の試験が設定された状態が試験ラッチの第２の試験が設定された状態と異なる場合に、試験装置検出可能信号を生成すること（２９０）を含む。
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【特許請求の範囲】
【請求項１】
試験ラッチ（２０−２）を備える集積回路（１１）であって、前記集積回路は、コンパレータ（４０）およびシャドウ・ラッチ（３０−１）を備え、該シャドウ・ラッチ（３０−１）は、（ｉ）該試験ラッチ（２０−２）が非アクティブとなる間に該試験ラッチ（２０−２）の非アクティブになる前の状態を表す情報を記憶し、（ｉｉ）該試験ラッチ（２０−２）が第２の試験により試験される間に試験ラッチ（２０−１）の第１の試験が設定された状態を表す情報を記憶するように構成され、該コンパレータ（４０）は、該第１の試験が設定された状態が該試験ラッチ（２０−２）の第２の試験が設定された状態と異なる場合に試験装置検出可能信号を生成するように構成されていることを特徴とする、集積回路（１１）。
【請求項２】
前記試験装置検出信号は電流である、請求項１に記載の集積回路（１１）。
【請求項３】
前記シャドウ・ラッチ（３０−１）は、前記試験ラッチ（２０−１）が再度アクティブとなる時に、前記試験ラッチ（２０−１）の非アクティブになる前の状態を表す情報を前記試験ラッチ（２０−１）に送信するように構成される、請求項１乃至２のいずれか１項に記載の集積回路（１１）。
【請求項４】
前記シャドウ・ラッチ（３０−１）は、前記試験ラッチ（２０−１）が再度アクティブとなる時に、前記試験ラッチ（２０−１）の非アクティブになる前の状態を表す情報を前記コンパレータ（４０）に送信するように構成され、前記コンパレータ（４０）は、該情報に応答して前記試験ラッチ（２０−１）の状態に作用する、請求項１乃至２のいずれか１項に記載の集積回路（１１）。
【請求項５】
前記コンパレータ（４０）は、プルダウン回路を含む、請求項１乃至４のいずれか１項に記載の集積回路（１１）。
【請求項６】
前記シャドウ・ラッチ（３０−１）は、２つの逆結合されたインバータと、第１のトランジスタ・スイッチ（１３４）と、該２つの逆結合されたインバータの一方のインバータを接地に選択的に結合するように構成される少なくとも１つの追加のトランジスタ（１３６、１３８）とを含む、請求項１乃至６のいずれか１項に記載の集積回路（１１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路を試験するためのデバイスおよび方法に関する。
【背景技術】
【０００２】
集積回路は、例えば温度、湿度、電源レベルおよびクロック信号周波数などを含む広範に及ぶ動作パラメータ範囲で動作する必要がある。多くの集積回路が、温度、湿度、電源レベルおよび周波数のある組合せでは適切に動作するが、予期される範囲にわたる動作パラメータ内の他の組合せでは動作しないおそれがある。
【０００３】
試験される集積回路が動作しないと、なぜそれが動作しないかを決定する必要がさらに存在する。これは、集積回路のいずれの回路が動作しないかを決定することを伴う。最近の集積回路の複雑性およびサイズのため、この決定する段階は、多大な時間がかかり、非常に複雑になるおそれがある。典型的には、この解析は、集積回路の設計および集積回路が動作すべき様式などについての広範に及ぶ知識にもとづく。
【０００４】
先行技術の１つの不良解析方法は、ラッチ・ダイバージェンスとして知られる。ラッチ・ダイバージェンスは、集積回路内の非常に長いラッチ回路を使用する。この非常に長いラッチ回路からのデータが、スキャン・アウトされ、予期されるデータ値と比較される。この比較は、集積回路のいずれの部分が動作しないかを示唆する。
【０００５】
集積回路を試験するための効果的な方法およびデバイスを提供する必要がある。
【発明の開示】
【課題を解決するための手段】
【０００６】
添付の特許請求の範囲に記載される、集積回路を試験するためのデバイスおよび方法。
【発明を実施するための最良の形態】
【０００７】
図面と組み合わせて、以下の詳細な説明から、本発明がさらに十分に理解され認識されよう。
添付の図面に図示される本発明の実施形態が、ある試験の間に試験ラッチの状態を記憶するためのデータ保持回路と、記憶された試験ラッチの状態を現在のラッチの状態と比較し、試験装置検出可能信号を選択的に生成するコンパレータとを使用する集積回路および試験方法を提供する。
【０００８】
データ保持回路は、シャドウ・ラッチを含む。シャドウ・ラッチは、２つのインバータで実現することができ、フリップ・フロップの一部を形成することができ、また、ＲＡＭメモリ・ユニットなど（それらに限定しない）のメモリ・ユニットのメモリ・セルで実現される。
【０００９】
様々な試験方法を適用して、試験装置検出可能信号を検出し、可能性のある不良を示唆することができると、好適である。これらの試験方法は、例えば光子放出およびレーザ・ベース・プロービングなどを含む。
【００１０】
データ保持回路は、本願明細書に全てを組み込まれる以下の特許および特許出願、すなわちコら（Ｋｏ  ｅｔ  ａｌ）の米国特許出願公開第２００４／００５１５７４号明細書、ガーグら（Ｇａｒｇ  ｅｔ  ａｌ）の国際公開第ＷＯ２００４／０２１３５１Ａ１号明細書、カワシマ（Ｋａｗａｓｈｉｍａ）の米国特許第５６００５８８号明細書、バーブナガワラら（Ｂｈａｖｎａｇａｒｗａｌａ  ｅｔ  ａｌ．）の米国特許出願第２００４／０２２７５４２号明細書およびビヤニら（Ｂｉｙａｎｉ  ｅｔ  ａｌ）の米国特許第６７５５１８０号明細書に示される回路などの、任意の先行技術の回路を含むことが可能であると好適である。
【００１１】
データ保持回路は、添付の図面に図示されるフォーマットを有することが可能であると好適である。
全ての図は一定の縮尺にもとづいていないことがさらに指摘される。
【００１２】
１つの方法が提供されると好適である。この方法は、集積回路の第１の試験を実施することと、シャドウ・ラッチ・データ記憶モードでまたはシャドウ・ラッチ試験モードで動作するようになされたシャドウ・ラッチに、第１の試験を課された状態を表す情報を記憶すること、集積回路の第２の試験を実施すること、第１の試験を課された状態が試験ラッチの第２の試験を課された状態と異なる場合に、試験装置検出可能信号を生成することを含む。
【００１３】
生成する段階の後に、試験装置検出可能信号を検出することが続くと好適である。
第２の試験を実施する段階の前に、少なくとも１つの動作パラメータを変更することが先行すると好適である。
【００１４】
この方法は、試験ラッチが非アクティブとなる間に試験ラッチの非アクティブになる前の状態を表す情報を記憶すること、試験ラッチが再度アクティブになる時に試験ラッチの非アクティブになる前の状態を表す情報を（直接的にまたは試験ラッチに接続されるコンパレータを介して）試験ラッチに送信することを含むと、好適である。
【００１５】
図１は、様々なデバイスを含む集積回路１０の概略図である。各デバイスは、本発明の１実施形態による多数の電力低減回路を含んでよい。
集積回路１０は、汎用プロセッサ１２、Ｉ／Ｏモジュール１４、メモリ・ユニット１６、周辺装置１８およびデジタル信号プロセッサ（ＤＳＰ）２１などを含むが、それらに限定されない様々なユニットを含む。これらのユニットは、様々なラインおよびバスによって互いにリンクされ、クロック信号源１７および電圧源１５などの１つまたは複数のソースからクロック信号および電源を受ける。集積回路１０は他のユニットを含むことが可能であり、これらのユニットのいくつかは任意のものであり、集積回路１０は同種の複数のユニットを含むことが可能であることを指摘しておく。
【００１６】
また、任意には、クロック信号源１１および電圧源１５は、１つまたは複数のユニットに供給される電圧が低すぎてクロック信号のクロック周波数を利用することができなくなる状況を回避するように、クロック周波数と供給電圧とを一致させる同期制御ユニット１３に接続される。このマッチングは、集積回路の動作モードを変更し、差動電圧周波数スケーリング（ＤＶＦＳ）技術を適用する場合に有効である。この構成は任意のものであり、集積回路１０はＤＶＦＳ技術を必ずしも適用しないことを指摘しておく。
【００１７】
典型的には、集積回路１０は複数のバスおよびラインを含み、集積回路１０の様々なユニットは同一のバスに接続することが可能であるが、必ずしもそうであるわけではない。説明の都合により、図１は、ユニット１２、１４、１６、１８、２１によって共有されるデバイス・バスを図示する。
【００１８】
集積回路１０は様々な構成を有することが可能であり、図１に図示されるユニットは電力低減技術を適用するデバイスの１つの例示的な構成を表すにすぎないことを指摘しておく。典型的には、集積回路１０は、携帯電話、音楽再生機、映像再生機および携帯情報端末などのモバイル・デバイス内に含まれる。
【００１９】
プロセッサ１２およびＤＳＰ２１などの最近の中核部は、数百万個のトランジスタを含むことが可能である。集積回路１０または少なくともいくつかのそのユニット（プロセッサ１２およびＤＳＰ２１など、ただしそれらに限定しない）は、アイドル・モード（停止モードまたは待機モードとも呼ばれる）など（それらに限定しない）の低電力モードを含む、様々な動作モードで動作することが可能である。特にアイドル・モードの間はデバイスに低い計算負荷が課されることを考慮して、アイドル・モードの間は前記デバイスの電力消費量を低減することが望ましい。
【００２０】
以下の図は、ＶＤＤ１６２などの第１の（通常）電源と、第２の（記憶）電源ＶＲＥＴ１６４とを図示するが、デバイスの種々の領域を動作させるために複数の電源を使用することが可能であることを指摘しておく。例えば、集積回路１０は、複数の電圧／周波数領域を含む。各電圧／周波数領域は、独自の電源で動作することが可能である。したがって、種々の保持ラッチ（第２のグループのラッチに属するラッチ）は、種々の保持電力信号を受信することが可能である。
【００２１】
典型的には、１度、集積回路１０または集積回路１０のユニットの１つ（説明の都合により、プロセッサ１２がこの決定を行うことと仮定する）は、アイドル・モードに進むことを決定する。この決定がなされると、記憶電源はアサートされ、（保持ラッチでデータを記憶するために必要な）短い時間の後に、通常電源がネゲートされる。このアイドル・モードは、通常電源をアサートすることによって終了し、（通常ラッチにデータを再度記憶させるために必要な）短い時間の後に、記憶電源がネゲートされる。
【００２２】
通常、集積回路１０は、広範に及ぶ動作パラメータで動作することが予期される。不良解析の間、集積回路１０は、種々の動作パラメータを印加しながら試験される。種々の動作パラメータの下における集積回路の試験は、当該技術分野において知られている。周囲温度は、試験装置によって変化させることが可能であり、電源レベルおよび／またはクロック周波数は、試験装置によって、あるいはクロック信号源１７、電圧源１５および／または同期制御ユニット１３にコマンドを送信することによって変更することが可能である。
【００２３】
典型的には、集積回路１０が、ある試験においては動作せず、別の試験において動作した場合には（これらは種々の動作条件の下で実施される）、動作しない試験の間および動作した試験の間の集積回路内の試験ラッチの状態が比較されて、なぜある特定の試験において集積回路が動作しないかについての示唆を与える。
【００２４】
集積回路１１は、まずそれが動作せず、次いで１つまたは複数の試験ラッチの状態間の比較がなされるまで、複数回試験をすることが可能であることを指摘しておく。
さらに、多くの場合、試験ラッチの数は多く、さらに非常に多いことを指摘しておく。通常、これらの試験ラッチは、集積回路１１の状態を反映する情報を含む。通常、より複雑な集積回路が、より多くの試験ラッチを有する。試験ラッチは、集積回路の機能部分の一部であり、シャドウ・ラッチに選択的に接続することが可能であるラッチである。シャドウ・ラッチは、試験の間に試験ラッチの状態を表す情報を記憶するために使用することが可能であるが、試験ラッチが低電力モードまたは停止モードである間はデータ保持ラッチとしても機能する。
【００２５】
説明の簡素化のために、以下の図は、１つの試験ラッチおよび１つのシャドウ・ラッチを図示する。
図２は、本発明の１実施形態による集積回路１１の一部分１１’を図示する。
【００２６】
部分１１’は、制御装置５０、シャドウ・ラッチ３０−１、第１のラッチ２０−１、試験ラッチ２０−２およびコンパレータ４０を含む。
第１のラッチ２０−１および試験ラッチ２０−２は、互いに直列接続されて、図３のフリップ・フロップ１０９などのフリップ・フロップを形成する。
【００２７】
制御装置５０は、コンパレータ４０およびシャドウ・ラッチ３０−１を制御し、特にいつコンパレータ４０が比較を実施するか、およびいつシャドウ・ラッチ３０−１が情報を記憶するまたは情報を提供したかを制御する。
【００２８】
シャドウ・ラッチ３０−１は、試験ラッチ２０−２が非アクティブとなる間に試験ラッチ２０−２の非アクティブになる前の状態を表す情報を記憶し、試験ラッチ２０−２が第２の試験により試験される間に試験ラッチ２０−２の第１の試験を課された状態を表す情報を記憶するようになされる。換言すると、シャドウ・ラッチ３０−１は、シャドウ・ラッチ・データ記憶モードおよび／またはシャドウ・ラッチ試験モードで動作することが可能である。
【００２９】
コンパレータ４０は、第１の試験を課された状態が試験ラッチ２０−２の第２の試験を課された状態と異なる場合に、試験装置検出可能信号を生成するようになされる。
シャドウ・ラッチ３０−１は、試験ラッチ２０−２の付近に、試験ラッチ２０−２から離して、および試験ラッチ２０−２とは異なる領域になどに配置することが可能である。
【００３０】
ラッチ２０−１および２０−２は、通常電源ＶＤＤ１６２により駆動される。シャドウ・ラッチ３０−１は、記憶電源ＶＲＥＴ１６４により駆動される。図３は、本発明の１実施形態によるフリップ・フロップ１０９およびコンパレータ４０を図示する。ＣＯＭＰＡＲＥ１１１は、電源（ＶＤＤ）がオンである間に（例えば試験誘起状態間の）比較のために、また、（試験ラッチ２０−２が低電力モードを終了した後の）始動の際の書き込み（回復）動作のために使用することが可能であることを指摘しておく。
【００３１】
第１のラッチ２０−１は、第１の伝達ゲート１０１、２つの逆接続されたインバータ１０２、１０３および第３のインバータ１０４を含む。
第１の伝達ゲート１０１の入力ノードが、フリップ・プロップ１０９の入力ノードを形成する。第１の伝達ゲート１０１の出力が、インバータ１０２の入力およびインバータ１０３の出力に接続される。インバータ１０３の入力は、インバータ１０２の出力および第３のインバータ１０４の入力モードに接続される。
【００３２】
試験ラッチ２０−２は、第２の伝達ゲート１０５、２つの逆接続されたインバータ１２４、１２６および第６のインバータ１２６を含む。
第２の伝達ゲート１０５の入力ノードが、第３のインバータ１０４の出力に接続される。伝達ゲート１０５の出力は、（第１のノードＮ１で）インバータ１２２の入力およびインバータ１２４の出力に接続される。インバータ１２４の入力は、（第２のノードＮ２で）インバータ１２２の出力および第６のインバータ１２６の入力モードに接続される。第６のインバータ１２６の出力は、出力信号ＤＯＵＴ１１２である。ＤＯＵＴ１１２の相補信号は、ＤＯＵＴ＿１１３で表される。
【００３３】
第１のノードＮ１は、コンパレータ４０の第１の分岐４０−１に接続される。第１の分岐４０−１は、トランジスタＴ８  １３８およびトランジスタＴ９  １３９を含む。トランジスタＴ９  １３９は、トランジスタＴ８  １３８と接地との間に接続される。
【００３４】
第２のノードＮ２は、コンパレータ４０の第２の分岐４０−２に接続される。第２の分岐４０−２は、トランジスタＴ５  １３５およびトランジスタＴ６  １３６を含む。トランジスタＴ６  １３６は、Ｔ５  １３５と接地との間に接続される。
【００３５】
トランジスタＴ９  １３９およびＴ６  １３６のゲートが、それらのゲートで信号ＣＯＭＰＡＲＥ１１１を受信する。トランジスタＴ６  １３６およびＴ９  １３９がＮＭＯＳトランジスタであると仮定すると、トランジスタＴ９およびＴ６は、ＣＯＭＰＡＲＥ１１１が低い場合には非アクティブ（「オフ」）となる。これは、接地からトランジスタＴ５およびＴ８を切断する。ＣＯＭＰＡＲＥ１１１が高い場合、トランジスタＴ５およびＴ８は接地される。
【００３６】
トランジスタＴ５のゲートが、シャドウ・ラッチ３０−１から信号ＤＬＯＵＴ＿１１５を受信し、トランジスタＴ８のゲートが、シャドウ・ラッチ３０−１から相補信号ＤＬＯＵＴ１１４を受信する。したがって、コンパレータ４０がアクティブとなる（ＣＯＭＰＡＲＥ１１１が高い）と仮定すると、分岐の１つはアクティブである。アクティブな分岐は、ＤＬＯＵＴ＿１１４およびＤＬＯＵＴ１１５の値により決定される。
【００３７】
ＤＬＯＵＴ＿１１４およびＤＬＯＵＴ１１５は、シャドウ・ラッチ３０−１中に記憶されるデータを表す。このデータは、第１の試験を課された状態の状態を反映する。
第１の分岐４０−１は、ＤＬＯＵＴ＿１１５が高い場合に比較を実施し、第２の分岐４０−２は、ＤＬＯＵＴ１１４が高い場合に比較を実施する。ＤＬＯＵＴ＿１１５が高くＤＯＵＴ１１２が高い場合には、次いで競合電流が第１の分岐４０−１を貫流する。ＤＬＯＵＴ１１４が高くＤＯＵＴ＿１１３が高い場合には、次いで競合電流が第２の分岐４０−２を貫流する。
【００３８】
始動シーケンスの際に、トランジスタＴ８  １３８またはＴ５  １３５は、試験ラッチ２０−２の必要な状態への始動のために十分な非対称性を生成することを指摘しておく。
図４は、本発明の１実施形態によるシャドウ・ラッチ３０−１を図示する。
【００３９】
シャドウ・ラッチ３０−１は、トランジスタＴ１  １３１〜Ｔ３  １３３と、インバータ１４２、１４４とを含む。
インバータ１４４の入力は、（ノードＮ３で）インバータ１４２の出力に接続される。インバータ１４２の入力は、（ノードＮ４で）インバータ１４４の出力に接続される。また、ノードＮ３は、トランジスタＴ３  １３３のソースに接続され、またノードＮ４は、トランジスタＴ２  １３２のソースに接続される。
【００４０】
トランジスタＴ１  １３１およびＴ２  １４３のドレインは、トランジスタＴ１  １３１のソースに接続される。トランジスタＴ１  １３１のドレインは接地される。トランジスタＴ１  １３１のゲートは、シャドウ・ラッチ３０−１に情報を書き込む必要がある場合にアサートされる信号ＷＲＩＴＥ１１６を受信する。この情報は、試験ラッチ２０−２の状態を反映する。トランジスタＴ２  １３２のゲートは、ＤＯＵＴ１１２を受信し、トランジスタＴ３  １３３のゲートは、信号ＤＯＵＴ＿１１３を受信する。トランジスタＴ１  １３１がアクティブである場合には、次いでＤＯＵＴ１１２およびＤＯＵＴ＿１１３の値が、インバータ１４２および１４４の状態を決定する。
【００４１】
ノードＮ３が信号ＤＬＯＵＴ１１４を供給し、ノードＮ４が信号ＤＬＯＵＴ＿１１５を供給する。これらの信号は、シャドウ・ラッチ３０−１への前の書込み工程が行われた時の試験ラッチの状態を反映する。信号ＤＬＯＵＴ１１４およびＤＬＯＵＴ＿１１５は、これらの信号をノードＮ１およびＮ２での電圧と比較するコンパレータ４０に送信される。
【００４２】
図５は、本発明の１実施形態による方法２００の流れ図である。
方法２００は、シャドウ・ラッチ・データ記憶モードとシャドウ・ラッチ試験モードとの間での選択の段階２２０により開始される。シャドウ・ラッチ・データ記憶モードの間、シャドウ・ラッチは、データ保持回路として動作する。シャドウ・ラッチは、試験ラッチが非アクティブとなる間に（試験ラッチなどの）別のラッチの状態を表す情報を記憶する。通常、非アクティブ化により、シャドウ・ラッチおよび試験ラッチを含む集積回路の電力消費量が低減される。シャドウ・ラッチ試験モードの間、シャドウ・ラッチは、前の試験の間の試験ラッチの状態を表す情報を記憶する。
【００４３】
この選択は、ある特定の時間間隔の間に第１のモードでシャドウ・ラッチを動作させることを選択し、次いで別の時間間隔の間に別のモードでシャドウ・ラッチを動作させることを選択することを伴ってよいことを指摘しておく。さらに、シャドウ・ラッチは、試験ラッチが非アクティブである間に試験ラッチの第１の試験を課された状態を表す情報を記憶することが可能であることを指摘しておく。
【００４４】
集積回路が試験される場合に、シャドウ・ラッチ試験モードが選択されると好適である。シャドウ・ラッチ・データ記憶モードは、試験期間の後または前に選択することが可能である。
【００４５】
シャドウ・ラッチ試験モードが選択されると、次いで段階２２０の後に、集積回路の第１の試験を実施する段階２３０が続く。
段階２３０の後には、第１の試験を課された状態を表す情報をシャドウ・ラッチに記憶する段階２６０が続く。第１の試験を課された状態は、第１の試験の間または第１の試験の１部分の間の試験ラッチの状態である。通常、これは、第１の試験の完了時の試験ラッチの状態である。
【００４６】
段階２６０の後には、少なくとも１つの動作条件を変更する段階２７０が続く。これは、周囲温度、周波数、電圧レベル、またはそれらの組合せ、あるいは他の動作条件を変更することを含んでよい。
【００４７】
段階２７０の後には、集積回路の第２の試験を実施する段階２８０が続く。
段階２８０の後には、試験ラッチの第１の試験を課された状態と第２の試験を課された状態との間の比較をすべきか否かを決定する段階２８５が続くことが可能である。
【００４８】
この決定が、第１の試験の結果および第２の試験の結果に応答するものであると好適である。例えば、集積回路がある試験で動作せず、他の試験においては動作した場合に、比較がなされるべきである。他には、この方法は、続けて別の試験を実施することが可能であり、その試験の結果は必ずしも記憶されない。
【００４９】
第２の試験を課された状態は、第２の試験の間または第２の試験の１部分の間の試験ラッチの状態である。通常、これは、第２の試験の完了時の試験ラッチの状態である。
比較をすべきであると決定された場合には、段階２８５の後に段階２９０が続く。段階２９０は、第１の試験を課された状態が試験ラッチの第２の試験を課された状態と異なる場合に、試験装置検出可能信号を生成することを含む。この信号は、電流により生成される光子または熱を検出することが可能な、あるいはコンパレータにより生成される電流に検出可能な変化を生じさせることが可能な、赤外線ベース装置またはレーザ・ベース装置などの試験装置により容易に検出することが可能な電流または他の信号であることが可能である。
【００５０】
段階２９０の後には、試験装置検出可能信号を検出する段階３００が続く。
段階２２０の際に、シャドウ・ラッチ・データ記憶モードが選択されると、次いで段階２２０の後に、試験ラッチが非アクティブとなる間に試験ラッチの非アクティブになる前の状態を表す情報を記憶する段階３１０が続く。
【００５１】
非アクティブになる前の状態は、試験ラッチが非アクティブとなる前の試験ラッチの状態である。
段階３１０の後には、試験ラッチが再度アクティブとなる時に試験ラッチの非アクティブになる前の状態を表す情報を試験ラッチに送信する段階３２０が続く。
【００５２】
段階３２０は、試験ラッチが再度アクティブとなる時に試験ラッチの非アクティブになる前の状態を表す情報を、試験ラッチに接続されるコンパレータに送信すること（３２０）と、コンパレータに送信された情報に応答して試験ラッチの状態に作用することとを含むと好適である。
【００５３】
当業者には、特許請求される本発明の精神および範囲から逸脱することなく、本明細書に記載されるものの変形形態、修正形態および他の実施形態が想起されるであろう。したがって、本発明は、前述の例証的な説明によってではなく、添付の特許請求の範囲の精神および範囲により定義されるべきである。
【図面の簡単な説明】
【００５４】
【図１】本発明の１実施形態による集積回路の図。
【図２】本発明の１実施形態による集積回路の１部分の図。
【図３】本発明の１実施形態による、フリップ・フロップおよびコンパレータの図。
【図４】本発明の１実施形態によるシャドウ・ラッチの図。
【図５】本発明の１実施形態による方法の流れ図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2009539094.tif 000008
2009539094.tif 000009