(57)【要約】第２のチップ表面から対面離隔している第１のチップ表面を有するチップ基板、第１のチップ表面上のマイクロエレクトロニック素子のアレイ、およびマイクロエレクトロニック素子の１つとそれぞれが連通している導体のアレイを備え、導体が、チップ基板を通過し、かつ第１および第２のチップ表面の間の距離に完全に跨る装置。第２のチップ表面から対面離隔している第１のチップ表面を有するチップ基板、第１のチップ表面上にあるマイクロエレクトロニック素子のアレイ、およびマイクロエレクトロニック素子の１つとそれぞれが連通し、かつ第１および第２のチップ表面の間の平均距離に部分的に跨る導体のアレイを備える装置を提供するステップ、マイクロエレクトロニック素子のアレイ上に一時支持キャリアを接着するステップ、チップ基板の一部分を除去し、それによって、第１および第２のチップ表面の間の平均距離を減少させるステップ、および導体と電気的に連通している第２のチップ表面にアンダー・バンプ・メタル・パッドを形成するステップを含むプロセス。
2009539249.tif 000002
【特許請求の範囲】
【請求項１】
第２のチップ表面から対面離隔している第１のチップ表面を有するチップ基板と、
前記第１のチップ表面上のマイクロエレクトロニック素子のアレイと、
前記マイクロエレクトロニック素子の１つとそれぞれが連通している導体のアレイとを備え、
前記導体が、前記チップ基板を通過し、かつ前記第１および第２のチップ表面の間の距離に完全に跨る装置。
【請求項２】
前記距離が、約１５０マイクロメートル未満である請求項１に記載の装置。
【請求項３】
前記導体の１つと電気的に連通しているアンダー・バンプ・メタル・パッドを備える請求項１に記載の装置。
【請求項４】
アンダー・バンプ・メタル・パッドと電気的に連通している半田バンプを備える請求項２に記載の装置。
【請求項５】
前記第２のチップ表面上に絶縁層を備え、前記アンダー・バンプ・メタル・パッドが、前記絶縁層を通過している請求項２に記載の装置。
【請求項６】
マイクロエレクトロニック素子の前記アレイ上に接着された第１のキャリア表面を有する一時支持キャリアを備える請求項１に記載の装置。
【請求項７】
前記一時支持キャリアが、前記第１のキャリア表面から対面離隔している第２のキャリア表面、および前記第１のキャリア表面から前記第２のキャリア表面へ到達する複数の穿孔を備える請求項５に記載の装置。
【請求項８】
アンダー・バンプ・メタル・パッドが、第２の基板に接着され、かつそれと電気的に連通している請求項２に記載の装置。
【請求項９】
前記第１のチップ表面上の前記アレイの素子が、半導体デバイス、パッシブ・フィルタ、センサ、および光電子デバイスから成るグループから選択される請求項１に記載の装置。
【請求項１０】
第２のチップ表面から対面離隔している第１のチップ表面を有するチップ基板と、前記第１のチップ表面上にあるマイクロエレクトロニック素子のアレイと、前記マイクロエレクトロニック素子の１つとそれぞれが連通し、かつ前記第１および第２のチップ表面の間の平均距離に部分的に跨る導体のアレイとを備える装置を提供するステップと、
マイクロエレクトロニック素子の前記アレイ上に一時支持キャリアを接着するステップと、
前記チップ基板の一部分を除去し、それによって、前記第１および第２のチップ表面の間の前記平均距離を減少させるステップと、
導体と電気的に連通している前記第２のチップ表面にアンダー・バンプ・メタル・パッドを形成するステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、マイクロエレクトロニック素子チップ、およびそれらの製造のためのプロセスに関する。
【背景技術】
【０００２】
本出願は、その全体が参照によって本出願に組み込まれる、２００６年５月３１日に提出された、「MICROELECTRONIC ELEMENT CHIPS」という題名の米国特許出願整理番号第１１／４４５，０７２号に対する優先権を主張する。
【０００３】
合衆国政府は、本発明の支払済みライセンス、およびＣＣＩＴの下でのAdvanced Technology Program Cooperative Agreement No. HR0011-04-C-0048の規約によって提供されるような、発明の所有者が他者に権利を与えることを必要とする制限された環境での権利を有する。
【０００４】
無数のマイクロエレクトロニック素子が、シリコン・ウェハなどの導電性のウェハ上に形成されている。複数のこのようなデバイスを単一のウェハ上で形成することができ、次いでそのウェハをダイシングし、デバイスをチップとして分離することができる。単一のチップは、回路に集積された、いくつかのマイクロエレクトロニック素子を含んでもよい。
【０００５】
この広範なチップ技術は発展し続けているため、それに応じて、チップと、チップがそれと一体化され得るさらなる回路の間の導体相互接続の潜在的な量が増大し続けている。初期のチップ技術の実施には、チップ上に形成されたマイクロエレクトロニック素子の上部にワイヤ導体相互接続をボンディングすることの実施が含まれていた。チップとの潜在的な導体相互接続がますます増大するにつれて、ウェハの一方の側面から他方の側面へチップ自体を通過することができる導体相互接続を提供することを含む、チップ内のダイレクト・チップ・アタッチメント（ＤＣＡ）技術が開発されている。しかし、単一のチップ上に形成することができる多数のマイクロエレクトロニック素子のための十分な導体相互接続の必要性は、継続的な問題および、チップ設計における限界を構成している。
【特許文献１】米国特許出願整理番号第１１／４４５，０７２号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
チップ上に形成しようとするマイクロエレクトロニック素子の潜在的な量のさらなる増大を容易にすることができるダイレクト・チップ・アタッチメントのため新しいタイプのチップ構造が、またこのようなチップ構造の製造を容易にするプロセスが引き続き求められている。
【課題を解決するための手段】
【０００７】
ある実施例では、第２のチップ表面から対面離隔している第１のチップ表面を有するチップ基板と、第１のチップ表面上のマイクロエレクトロニック素子のアレイと、マイクロエレクトロニック素子の１つとそれぞれが連通している導体のアレイとを備え、導体が、チップ基板を通過し、かつ第１および第２のチップ表面の間の距離に完全に跨る、装置が、提供される。
【０００８】
別の例では、第２のチップ表面から対面離隔している第１のチップ表面を有するチップ基板、第１のチップ表面上にあるマイクロエレクトロニック素子のアレイ、およびマイクロエレクトロニック素子の１つとそれぞれが連通し、かつ第１および第２のチップ表面の間の平均距離に部分的に跨る導体のアレイを備える装置を提供するステップ、マイクロエレクトロニック素子のアレイ上に一時支持キャリアを接着するステップ、チップ基板の一部分を除去し、それによって、第１および第２のチップ表面の間の平均距離を減少させるステップ、および導体と電気的に連通している第２のチップ表面にアンダー・バンプ・メタル・パッドを形成するステップを含む方法が、提供される。
【０００９】
本発明のその他のシステム、方法、特徴および利点が、以下の図面および詳細な説明を吟味すれば、当業者には明らかである、または明らかになるであろう。このような追加のシステム、方法、特徴および利点はすべて、本説明に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが、意図されている。
【００１０】
本発明は、以下の図面を参照にして、より良く理解され得る。図面中の構成要素は、必ずしも原寸に比例しておらず、本発明の原理を例示する際に、強調されている。さらに、図面中では、同様の符号が、異なる図面全体を通じて対応する部品を示している。
【発明を実施するための最良の形態】
【００１１】
図１は、ダイレクト・チップ・アタッチメント（ＤＣＡ）パッド（ＤＣＡパッドを備えるマイクロエレクトロニック素子アレイ）１００を備える、マイクロエレクトロニック素子アレイ・チップの一例の実施例を示す断面図である。図２は、図１に示した、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの線２−２上で取った上面図である。図３は、図１に示した、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの線３−３上で取った断面図である。
【００１２】
ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイは、マイクロエレクトロニック素子１０４のアレイがその上に形成されるチップ基板１０２を備える。本明細書全体を通じて、「マイクロエレクトロニック素子」という用語は、動作中にデバイスに影響を与える導体を備えるデバイスを意味する。「マイクロエレクトロニック素子」という用語は、一例として、マイクロ・エレクトロ・メカニカル・システム（ＭＥＭＳ）を備える半導体デバイス、パッシブ・フィルタ、センサ、および光電子デバイスを含む。「半導体デバイス」という用語は、本明細書全体を通じて、ヘテロ接合を横切る電子および／または正孔の制御された流れを可能にする、３−５族、２−６族、または４−４族半導体の間のドープされた半導体ｐ−ｎヘテロ接合を使用しているデバイスを意味する。一例として、「半導体デバイス」は、トランジスタおよびダイオードを備える。「ＭＥＭＳ」という用語は、本明細書全体を通じて、機械要素、機械要素のためのアクチュエータ、アクチュエータを制御するための電子部品を集積したチップ基板１０２上のデバイスを意味する。ある実施例では、ＭＥＭＳデバイスは、センサを備えてもよい。さらなる例では、ＭＥＭＳデバイスは、アクチュエータによって制御される鏡などの光学要素を備えてもよい。
【００１３】
本明細書全体を通じて、「アレイ」という用語は、チップ基板１０２上での複数のマイクロエレクトロニック素子１０４の配置を意味している。一例として、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイが、図２に示すような５行５列で配置された、チップ基板１０２上での２５個のマイクロエレクトロニック素子１０４の５×５アレイを備えてもよい。「アレイ」は、いかなる数の行および列に配置されたいかなる数のマイクロエレクトロニック素子１０４を含んでもよいこと、行および列は、均等なまたは不均等な間隔または長さを有してもよいこと、行および列は、互いに直交しても、しなくてもよいこと、このようなアレイが、チップ基板１０２上でのマイクロエレクトロニック素子１０４の相対的な位置の１つまたは複数の複雑な繰り返しパターンを組み込んでもよいこと、アレイが、チップ基板上の選択された相対的な位置に配置された、個々のマイクロエレクトロニック素子１０４またはこのような素子のグループを備えてもよいこと、およびアレイがチップ基板上に不規則に配置されたマイクロエレクトロニック素子を備えてもよいことを理解されたい。
【００１４】
一例として、各マイクロエレクトロニック素子１０４は、マイクロエレクトロニック素子と連通し、かつマイクロエレクトロニック素子から離れてチップ基板１０２内へ延びている４個の素子導体１０６を備えてもよい。一例として、マイクロエレクトロニック素子１０４は、ＭＥＭＳマイクロミラー素子であってよい。この例では、各ＭＥＭＳマイクロミラー素子と連通している４個の素子導体１０６が、ＭＥＭＳマイクロミラー素子内のマイクロ・ミラーを特定の方向に移動させる１つまたは複数のアクチュエータに電力供給する働きをするコントローラとして動作してもよい。各マイクロエレクトロニック素子１０４が、いかなる選択された数の素子導体１０６を備えてもよいこと、およびＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイ内の異なるマイクロエレクトロニック素子１０４が、異なる数の素子導体を有してもよいことを、理解されたい。「マイクロエレクトロニック素子と連通している素子導体１０６」によって、素子導体１０６が、その動作のために適したマイクロエレクトロニック素子１０４に対しての位置に配置されていることを、意味していることをさらに理解されたい。一例として、素子導体１０６は、マイクロエレクトロニック素子１０４内の回路要素との電気的接続を形成しても、それらの構造および動作設計に応じて、マイクロエレクトロニック素子１０４に影響を与える電磁場を生成してもよい。
【００１５】
素子導体１０６は、それらがマイクロエレクトロニック素子１０４と連通している点１０８から、チップ基板１０２を通過した後の点１１０まで延びている。一例として、チップ基板１０２は、ポリシリコンまたはシリコン（Ｓｉ）を含む配合物などの導体で形成されてもよい。この例では、素子導体は、絶縁体層１１２によって包囲されてもよい。
【００１６】
図３は、マイクロエレクトロニック素子の動作のために４個の素子導体をそれぞれが必要とし得るマイクロエレクトロニック素子１０４の５×５アレイの実施例での、素子導体１０６の１０×１０アレイを示している。チップ基板１０２上で形成されるマイクロエレクトロニック素子１０４のアレイの大きさが大きくなるほど、および各マイクロエレクトロニック素子の動作のために必要とされる素子導体１０６の数が増えるほど、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイのために必要とされる素子導体の密度および総数が相応に増加し得ることが、図３でわかる。さらなる例として、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの寸法が増加するほど、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイのために必要とされる素子導体１０６の数が、ｎ×ｍの関数として増加することがわかる、ここで、矢印１１４および１１６によってそれぞれ表されるｎは幅であり、ｍはアレイの高さである。ｎ×ｍの関数としての同じ増加が、図３に示した同じ密度でのマイクロエレクトロニック素子１０４のアレイに関して見られる。その一方で、チップ基板１０２の周縁のサイズは、２×ｎプラス２×ｍの関数としてのみ増加する。したがって、アレイのサイズおよび密度が増加するにつれて、マイクロエレクトロニック素子１０４の上面上で、またＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの周縁を覆って素子導体をワイア・ボンディングすることがますます実現的となり、結果として生じるＤＣＡボンディングの必要性が、それに応じて増加する。
【００１７】
図４は、典型的なチップ基板４０４の上部表面４０２上に形成されたマイクロエレクトロニック素子１０４のアレイ４００を示す断面図である。一例として、矢印４０６によって表されるような、２００ミリメートルの直径を有するチップ基板４０４の厚さは、約７２５マイクロメートル±約２５マイクロメートルであってよい。このような大きさの厚さを有するチップ基板４０４の底部表面４０８でマイクロエレクトロニック素子１０４のためのＤＣＡパッドを提供しようとする試みは、問題となるおそれがある。一例として、導体で底部表面４０８へ延びるウェハ・バイアを通るアレイを備える底部表面４０８に導体を充填するように試みることが、ボイドを形成させるため、底部表面４０８に到達するような素子導体１０６の長さを形成することは困難であり得る。高いアスペクト比を有するウェハ・バイア全体をパターン形成することは、したがって困難であり得る。ある実施例では、チップ基板４０４内の内部応力が、ウェハ・バイア全体をこのようなアレイを導体で充填することによって生じることがあり、マイクロエレクトロニック素子１０４のアレイ４００の構造の歪みを潜在的に生じさせる。このような歪みは、さらなる製造ステップを複雑にする、またはアレイ４００の完成を実行不可能にすることがある。別の一例として、矢印４０６によって表されているようなチップ基板４０４の厚さを横切るのに十分な長さを有する素子導体１０６の延長部を形成することが、素子導体の長い延長部のため、マイクロエレクトロニック素子１０４のアレイ４００の性能を劣化させることがある。
【００１８】
図１を再び参照すると、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイは、矢印１１８によって表されているように、かなり小さい平均厚さを有するチップ基板１０２を相応に備える。一例として、矢印１１８によって表される平均厚さは、約１５０マイクロメートル未満であってよい。別の実施例では、矢印１１８によって表される平均厚さは、約１００マイクロメートル未満であってよい。ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイは、素子導体１０６の延長部が欠陥の形成を受けにくい、以下で議論するプロセスの実施に従って製造されてもよく、延長は、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの底部表面１２０上に形成される。さらに、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイは、典型的なチップ基板４０４上に形成された、マイクロエレクトロニック素子１０４のアレイ４００よりも動作中、より良好な性能を提供し得る。矢印１１８によって表される平均厚さが、矢印４０６によって表される厚さよりもかなり薄いため、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイ内の素子導体１０６は、マイクロエレクトロニック素子１０４のアレイ４００内の素子導体１０６の底部表面４０８へのパス長よりも、かなり短い底部表面１２０へのパス長を有する。矢印１１８によって表されるチップ基板１０２の厚さは、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイを機械的に支持するためには不十分であり得る。以下で議論するＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイを製造するための例示的なプロセスは、そうでない場合チップ基板１０２の厚さを減少させることによって潜在的に生じる、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイへの破壊またはその他の損傷なしで、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの製造およびＤＣＡボンディングを容易にすることができる。
【００１９】
ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイは、バリア層１２２を備えてもよい。バリア層１２２は、ある実施例では、導体ではない誘電性の配合物で形成されてもよい。各素子導体１０６は、バリア層１２２内の正孔を通過するアンダー・バンプ・メタル・パッド１２４によって電気的に連通している。一実施例として、アンダー・バンプ・メタル・パッド１２４は、絶縁性の保護層１２６によって互いに分離されてもよい。一例として各アンダー・バンプ・メタル・パッド１２４が、半田バンプ１２８によって電気的に連通してもよい。半田バンプが、半田配合物である、または別の導電性の配合物である適切な導体で形成されてもよいことを理解されたい。
【００２０】
図１は、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイがそれと一体化される別のデバイスの一部を形成する基板１３０へのＤＣＡボンディングの後の、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイを示している。一例として、基板１３０は、回路基板または別のチップ基板であってよい。ある実施例では、基板１３０は、基板１３０内の電気回路と電気的に連通し、かつ、半田バンプ１２８およびアンダー・バンプ・メタル・パッド１２４と電気的に連通している、導体配合物で形成されたボンディング・パッド１３２を備えてもよい。
【００２１】
図５は、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイを製造するためのプロセス５００の実施例の一例を示すフロー・チャートである。図６は、その製造の段階６００でのＤＣＡパッド１００を備える、マイクロエレクトロニック素子アレイの例を示す断面図である。図７は、直線７−７で取ったその製造の段階６００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの例を示す上面図である。図８は、その製造の段階８００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの例を示す断面図である。図９は、その製造中の段階９００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの例を示す断面図である。図１０は、その製造中の段階１０００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの例を示す断面図である。図１１は、その製造中の段階１１００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの例を示す断面図である。図１２は、その製造中の段階１２００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの例を示す断面図である。図１３は、その製造中の段階１３００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの例を示す断面図である。
【００２２】
プロセス５００が、ステップ５０２で開始する。ステップ５０４で、典型的なチップ基板４０４上に形成されたマイクロエレクトロニック素子１０４のアレイ４００が、図４に示すように、および上記で議論したように、提供または製造され得る。チップ基板４０４上に形成されたマイクロエレクトロニック素子１０４のアレイ４００は、図１と相俟って上記で議論したようにマイクロエレクトロニック素子１０４と電気的に連通している素子導体１０６を備える。しかし、素子導体１０６は、矢印４０６によって表されるようにチップ基板４０４の全厚さを横切らないが、その代わりに点１１０を終点とする。一例としてバリア層１２２が、点１１０で、チップ基板４０４内に介在してもよい。ある実施例では、チップ基板４０４が、導電性の配合物で形成され、かつ素子導体１０６が、図１と相俟って上記で議論したように、絶縁体層１１２によって包囲される。
【００２３】
ある実施例では、矢印４０６によって表されるような、２００ミリメートルの直径を有するチップ基板４０４の厚さが、約７２５マイクロメートル±約２５マイクロメートルであり得る。チップ基板４０４のこのような厚さは一例に過ぎず、他の厚さを有するチップ基板４０４上のマイクロエレクトロニック素子１０４のアレイ４００が使用されてもよいことを理解されたい。図４に示すようなマイクロエレクトロニック素子１０４のアレイ４００が、チップ基板４０４上にこのようなデバイスを作製するための従来の技術を使用して製造されてもよい。一例として、チップ基板４０４上に形成されたマイクロエレクトロニック素子１０４のアレイ４００は、市場で得ることができる。ある実施例では、このような厚さを有するチップ基板４０４上に形成されたマイクロエレクトロニック素子１０４のアレイ４００が、厚いチップ基板４０４がここで議論するプロセス５００の初期ステップ中、マイクロエレクトロニック素子１０４のアレイ４００に対する良好な機械的支持を提供するため、プロセス５００で使用するための開始材料として選択されてもよい。
【００２４】
段階６００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの製造を示す、図６および７を参照すると、ステップ５０６で、穿孔６０４を有する一時支持キャリア６０２が、提供または製造される。一時支持キャリア６０２は、マイクロエレクトロニック素子１０４のアレイ４００の上部表面４０２上に接着するために選択された、適切な寸法を有する底部表面６０６を備える。一時支持キャリアは、底部表面６０６に対向する上部表面６０８をさらに備える。穿孔６０４は、底部および上部表面６０６および６０８の両方に、それぞれ到達している。
【００２５】
ステップ５０８で、一時支持キャリア６０２の底部表面６０６が、マイクロエレクトロニック素子１０４のアレイ４００の上部表面４０２上に接着される。ある実施例では、接着性の配合物の層６１０が、ボンドを形成するためにアレイ４００の上部表面４０２と一時支持キャリア６０２の底部表面６０６の間に介在されてもよい。一例として、マイクロエレクトロニック素子１０４のアレイ４００に適合した溶剤配合物による十分な溶解に適した接着性の配合物が、選択されてもよい。「適合している」によって、本明細書全体を通じて、溶剤配合物が、アレイ４００へのいかなる顕著な損傷も生じさせないことを意味する。穿孔６０４は、以下でさらに議論するように接着剤を溶解するために穿孔６０４によって露出され、かつ接着性の配合物によって覆われている層６１０の部分への溶剤配合物の導入を容易にする。一例として、保護不動態層６１２が、接着性の配合物の層６１０の付着の前に、上部表面４０２上に形成されてもよい。このような保護不動態層６１２が、接着性の配合物の層６１０による汚染またはその他の損傷からマイクロエレクトロニック素子１０４のアレイ４００を保護してもよい。ある実施例では、保護不動態層６１２が、以下で議論するように、続いて除去するために適した配合物で形成される。一例として、不動態層は、二酸化シリコンまたは窒化シリコンまたは混合物を備えてもよい。
【００２６】
段階８００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの製造を示す図８を参照すると、ステップ５１０で、図６に示すチップ基板４０４の底部表面４０８が、バリア層１２２を露出させるために除去される。一例として、バリア層１２２と底部表面４０８の間のチップ基板４０４の部分が、バリア層１２２への裏面研削、研磨、およびエッチングを含む一連のステップによって除去されてもよい。ある実施例では、バリア層１２２が、二酸化シリコンを含む配合物で形成され、チップ基板４０４が、シリコンを含む配合物で形成され、シリコンを腐食させるよりもゆっくり二酸化シリコンを腐食させるウェット・エッチング配合物が選択される。別の実施例では、バリア層１２２が省略され、エッチング・プロセスが、底部表面１２０で停止するように、制御された時間にわたって行われてもよい。
【００２７】
段階９００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの製造を示す図９を参照すると、ステップ５１２で、バリア層１２２が、バリア層１２２と接触している素子導体１０６を露出させるように選択的にエッチングされてもよい。一例として、フォトレジストがバリア層１２２上に付着され、素子導体１０６に重なっているフォトレジストの部分の続いての除去を可能にするように構成されたマスクを通して光に曝露される。次に、バリア層１２２の露出された領域を選択的に除去し、バリア層１２２内の孔９０２を残すために、適切なエッチング配合物がフォトレジスト上に付着されてもよい。
【００２８】
段階１０００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの製造を示す図１０を参照すると、ステップ５１４で、アンダー・バンプ・メタル（ＵＢＭ）・パッド１２４のアレイが、点１１０で、素子導体１０６と電気的に連通して形成される。一例として、ＵＢＭパッド１２４が、メタル層の連続的な付着によるリフトオフ・フォトレジスト・プロセスの複数のサイクルによって形成されてもよい。ある実施例では、ＵＢＭパッド１２４が、接着層、拡散バリア、半田バンプ・ウェッティングおよび酸化保護層を含む、素子導体１０６上に連続的に付着された１つまたは複数のタイプの層を備えてもよい。接着層が、続いて付着される層の接着を容易にするために、素子導体１０６に付着されてもよい。拡散バリア層が次に、以下で議論する素子導体１０６内への半田配合物の移動を低減させるために、付着されてもよい。半田ウェッティング層が次に、以下で議論する半田バンプ１２８によるＵＢＭパッド１２４のウェッティングを容易にするために付着されてもよい。酸化保護層が次に、ＵＢＭパッド１２４の酸化を低減させるために付着されてもよい。接着、拡散バリア、半田バンプ・ウェッティング、および酸化保護層のそれぞれは、リフトオフ・フォトレジスト・プロセスの複数のサイクルによって形成されてもよいこと、およびこのような層のうちの１つまたは複数が、省略されてもまたは異なる順序で付着されてもよいことを理解されたい。リフトオフ・フォトレジスト・プロセスの完了後、フォトレジスト配合物の一部分が、ＵＢＭパッド１２４を包囲するバリア層１２２の後ろに残されてもよい。ある実施例では、フォトレジスト配合物のこれらの部分が、バリア層１２２上に保持され、ＵＢＭパッド１２４の間の絶縁層１２６を形成してもよい。
【００２９】
ある実施例では（図示せず）、図３に示すような素子導体１０６のアレイを、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイがそれと一体化された別のデバイスの部品を形成している基板１３０のボンディング・パッド１３２のアレイとの適合性のために選択された異なるアレイ配置に変換するために、ステップ５１４が、素子導体１０６と電気的に連通しているバリア層１２２上への横方向導体の形成を含んでもよい。一例として、導電性の配合物の層が、バリア層１２２上に付着されてもよい。導電性の配合物の層が次に、フォトレジストの付着およびリソグラフィ露光によって、パターン形成され、点１２０で素子導体とそれぞれ電気的に連通しているバリア層１２２の表面上の横方向導体を残して、フォトレジストによって保護されていない領域のエッチングに追従されてもよい。一例としてワイヤの形態である横方向導体が次に、絶縁性の層によって覆われてもよい。絶縁層が次に、選択的に除去されて、素子導体１０６に対して遠位の横方向導体の露光された端部と連通するバイアを形成してもよい。バイアが次に、選択された変換されたアレイ内に配置された導体を形成するために導電性の配合物で充填されてもよい。前に議論し、図１０に示したステップ５１４の上記で議論した態様が次に行われてもよい。
【００３０】
段階１１００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの製造を示す図１１を参照すると、ステップ５１６で、半田バンプ１２８のアレイが、ＵＢＭパッド１２４上に形成されてもよい。一実施例として、半田バンプ１２８が、前に議論したリフトオフ・フォトレジスト・プロセスによって形成されてもよい。例では、半田バンプ１２８が、スズ、インジウムまたは混合物を含む導体配合物で形成されてもよい。図１１を参照すると、フォトレジスト層１１０２が、半田バンプ１２８を形成するために使用される配合物が、その中に滴下して、貫通し得るウェルを形成してもよい。一実施例として、フォトレジスト層１１０２が、半田バンプ１２８の端部１１０３がそこで形成される最小幅のところへテーパした壁を有するウェルを形成してもよい。半田バンプ１２８を形成するために使用される導体配合物の部分１１０４が、フォトレジスト層１１０２上に被着されてもよい。導体配合物の部分１１０４が次に、フォトレジスト層１１０２上の半田バンプ１２８と導体配合物の部分１１０４との高さの差のため、フォトレジスト層１１０２とともに続いて除去されてもよい。一例として、フォトレジスト層１１０２が、半田バンプ１２８およびＵＢＭパッド１２４を損傷から保護するために、絶縁性の保護層１２６上に一時的に残されてもよい。別の実施例では、追加の保護層１１０６が、半田バンプおよびＵＢＭパッド１２４を損傷からさらに保護するために、半田バンプ１２８、導体配合物の部分１１０４およびフォトレジスト層１１０２上に付着されてもよい。一例として、保護層１１０６が、フォトレジスト配合物で形成されてもよい。
【００３１】
ある実施例では、ステップ５１６が、単一のウェハ上に形成されるように、マイクロエレクトロニック素子１０４の複数のアレイ４００をダイシングすることを含んでもよい。一例として、ダイシングが、半田バンプ１２８の形成後に行われてもよい。ある実施例では、ダイシングが、フォトレジスト層１１０２の除去の前に行われてもよい。別の例として、保護層１１０６が、ダイシングの前に付着されてもよい。フォトレジスト層１１０２および保護層１１０６が、マイクロエレクトロニック素子１０４のアレイ４００を、ウェハ屑による汚染およびダイシング中のその他の損傷から保護してもよい。
【００３２】
段階１２００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの製造を示す図１２を参照すると、ステップ５１８で、フォトレジスト層１１０２および導体配合物の部分１１０４が、第２の基板１３０上へのＤＣＡボンディングのためにＵＢＭパッド１２４および半田バンプ１２８を露出させるために除去されてもよい。フォトレジスト層１１０６が、存在する場合、同時に除去されてもよい。ある実施例では、一時支持キャリア６０２が、マイクロエレクトロニック素子１０４のアレイ４００の上部表面４０２上へ段階１２００で接着されたままであってもよい。ある例では、アレイ４００の、第２の基板１３０上への接着前にマイクロエレクトロニック素子１０４のアレイ４００から一時支持キャリア６０２を除去すると、チップ基板４０４の不十分な機械強度により、アレイ４００の変形または破壊を引き起こすおそれがある。
【００３３】
段階１３００でのＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの製造を示す図１３を参照すると、ステップ５２０で、マイクロエレクトロニック素子１０４のアレイ４００が、第２の基板１３０の表面１３０２上の導体のアレイ上へのかつそれと位置合わせしたＵＢＭパッド１２４のアレイおよび半田バンプ１２８のＤＣＡボンディングのために、第２の基板１３０上に配置される。一例として、第２の基板１３０が、導体配合物で形成されたボンディング・パッド１３２のアレイを備えてもよい。ある実施例では、アレイ４００および第２の基板１３０によって耐えることができる制御された温度で熱を付加することによって、接着が行われてもよい。半田バンプ１２８およびボンディング・パッド１３２の間に圧力が、一例として、付加されてもよい。ある実施例では次に、半田バンプ１２８がリフロープロセスにかけられてもよい。一例として、アレイ４００と第２の基板１３０との間の空間１３０４が、絶縁性の配合物でアンダフィルされてもよい。ある実施例では、このようなアンダフィルにおいては、一時支持キャリア６０２およびマイクロエレクトロニック素子１０４が絶縁性の配合物によって汚染されないように注意される。一例として、絶縁性の配合物が、窒化シリコンを含んでもよい。別の実施例では、マイクロエレクトロニック素子１０４の複数のアレイ４００を含むウェハのダイシングが、ステップ５２０の完了後まで遅延される。
【００３４】
図１３を参照すると、ステップ５２２で、一時支持キャリア６０２が次に除去されてもよく、第２の基板１３０上にＤＣＡボンディングされたＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイをもたらす。ある実施例では、接着層６１０のための溶剤が、穿孔６０４に付着されてもよく、一時支持キャリア６０２が次に除去されてもよい。保護不動態層６１２が存在しないところのある実施例では、それが次に適切に除去されてもよい。プロセス５００は次に、ステップ５２４で終了する。
【００３５】
多数の実施例についての前述の説明は、例示および説明のために提示されていることを理解されたい。一例として、ＤＣＡボンディングのためのチップ基板を通る素子導体のパス長を減少させながら、ＤＣＡパッド１００を備えるマイクロエレクトロニック素子アレイの構造での修正が行われてもよい。本説明は、排他的なものではなく、特許請求されている本発明を、開示されたその形態に限定するものではない。修正および変更が、上記の説明に照らして可能であり、本発明の実施から得られてもよい。特許請求の範囲およびそれらの均等物は、本発明の範囲を定義するものである。
【図面の簡単な説明】
【００３６】
【図１】ダイレクト・チップ・アタッチメント（ＤＣＡ）パッドを備えるマイクロエレクトロニック素子アレイ・チップ（ＤＣＡパッドを備えるマイクロエレクトロニック素子アレイ）の一例の実施例を示す断面図である。
【図２】図１に示したＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの、線２−２上で取った上面図である。
【図３】図１に示したＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの、線３−３上で取った断面図である。
【図４】典型的なチップ基板の上部表面上に形成されたマイクロエレクトロニック素子のアレイを示す断面図である。
【図５】ＤＣＡパッドを備えるマイクロエレクトロニック素子アレイを製造するためのプロセスの実施例の例を示すフロー・チャートである。
【図６】その製造中のＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの例を示す断面図である。
【図７】その製造中のＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの、線７−７上で取った上面図である。
【図８】その製造中のＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの例を示す断面図である。
【図９】その製造中のＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの例を示す断面図である。
【図１０】その製造中のＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの例を示す断面図である。
【図１１】その製造中のＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの例を示す断面図である。
【図１２】その製造中のＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの例を示す断面図である。
【図１３】その製造中のＤＣＡパッドを備えるマイクロエレクトロニック素子アレイの例を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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