(57)【要約】たとえば、放射線効果またはもっと広くシングル・イベント効果を通じて導入される型の過渡故障に耐性のある非同期回路のための新規な改善された方法および回路設計である。組み合わせ論理回路および状態保持論理回路のためのＳＥＥ耐性構成（２１０、２１０'、３０１、４０４、５１０、５２０、８００）が示され、述べられる。本発明はさらに、ＳＲＡＭメモリ回路のためのＳＥＥ耐性構成（７００、８００）を提供する。
2009538549.tif 000002
【特許請求の範囲】
【請求項１】
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
前記入力信号を受け取り、前記出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路と、
直並列変換器回路であって、
前記第１および第２の論理回路の各々から前記出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の論理回路の各々の前記出力にそれぞれ接続される第３および第４のＣ素子とを含む直並列変換器回路とを含む、耐故障性非同期回路。
【請求項２】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項１に記載の回路。
【請求項３】
前記第１および第２のＣ素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項２に記載の回路。
【請求項４】
前記第１および第２の論理回路の各々が、各信号処理トランジスタのための一対の直列接続トランジスタならびに前記耐故障性非同期回路の前記出力を含む前記第１および第２の論理回路の前記出力を含む、請求項２に記載の回路。
【請求項５】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、および第４の弱Ｃ素子の出力の各々に接続されるインバータをさらに含み、各インバータが一対のＣ素子を接続し、それによって各Ｃ素子の入力と出力とに物理的に間隔をあける、請求項１に記載の回路。
【請求項６】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項１に記載の回路。
【請求項７】
出力信号を生成するために入力信号を受け取るための第１の論理回路を提供するステップと、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路を提供するステップと、
直並列変換器回路を提供するステップであって、
前記第１および第２の論理回路の各々から前記出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の論理回路の各々の前記出力にそれぞれ接続される第３および第４のＣ素子とを含む、直並列変換器回路を提供するステップとを含む、耐故障性非同期回路を製造する方法。
【請求項８】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項７に記載の方法。
【請求項９】
前記第１および第２のＣ素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項８に記載の方法。
【請求項１０】
各信号処理トランジスタのための一対の直列接続トランジスタならびに前記耐故障性非同期回路の出力を含む前記第１および第２の論理回路の前記出力を提供するために、前記第１および第２の論理回路の各々を複製するステップをさらに含む、請求項８に記載の方法。
【請求項１１】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、および第４の弱Ｃ素子の出力の各々に接続されるインバータを提供するステップをさらに含み、各インバータが一対のＣ素子を接続し、それによって各Ｃ素入力と出力とに物理的に間隔をあける、請求項７に記載の方法。
【請求項１２】
Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項７に記載の方法。
【請求項１３】
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第２の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第３の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第４の論理回路と、
前記出力信号を生成するために前記第１および第２の論理回路の各々の出力を組み合わせるための第１の組み合わせ回路と、
前記出力信号を生成するために前記第３および第４の論理回路の各々の出力を組み合わせるための第２の組み合わせ回路と、
直並列変換器回路であって、
前記第１および第２の組み合わせ回路の各々から前記出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の組み合わせ回路の各々の前記出力にそれぞれ接続される第３および第４のＣ素子と
を含む直並列変換器回路とを含む、耐故障性非同期回路。
【請求項１４】
前記組み合わせ回路の各々が、
対応する前記論理回路の前記出力に接続される単一Ｃ素子と、
前記単一Ｃ素子の出力と前記Ｃ素子への入力の各々との間に接続されるインバータと、
前記Ｃ素子の前記出力に接続されるインバータであって、前記インバータの出力が前記出力信号を含むインバータとを含む、請求項１３に記載の回路。
【請求項１５】
前記第３および第４のＣ素子が弱Ｃ素子である、請求項１４に記載の回路。
【請求項１６】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、および第４の弱Ｃ素子の出力の各々に接続されるインバータをさらに含み、各インバータが一対のＣ素子を接続し、それによって各Ｃ素子の前記入力と前記出力とに物理的に間隔をあける、請求項１５に記載の回路。
【請求項１７】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項１５に記載の回路。
【請求項１８】
論理またはメモリ回路にＳＥＥ免疫を提供するために前記論理またはメモリ回路とともに使用するための直並列変換器回路であって、
第１のＣ素子および前記第１のＣ素子の出力に接続される第１の直列チェーン接続インバータ対を含む第１の回路分岐と、
第２のＣ素子および前記第２のＣ素子の入力出力に接続される第２の直列チェーン接続インバータ対を含む第２の回路分岐と、
第３のＣ素子および前記第３のＣ素子の出力に接続される第３の直列チェーン接続インバータ対を含む第３の回路分岐と、
前記第２および第３のインバータ対に接続される前記第１のＣ素子の２入力と、
前記第１および第３のインバータ対に接続される前記第２のＣ素子の２入力と、
前記第１および第２のインバータ対に接続される前記第３のＣ素子の２入力と、
入力信号および前記入力信号の複製をそれぞれ受け取るための、ならびに前記正しい入力信号を代表し、過渡ＳＥＥエラーに対して免疫がある出力信号を生成するための前記第１および第３の回路分岐とを含む、直並列変換器回路。
【請求項１９】
前記入力信号および前記入力信号の前記複製を論理回路から受け取るために接続される、請求項１８に記載の直並列変換器回路。
【請求項２０】
前記入力信号および前記入力信号の前記複製をメモリ回路から受け取るために接続される、請求項１８に記載の直並列変換器回路。
【請求項２１】
前記第１、第２および第３のインバータ対の各々が弱インバータから成る、請求項１８に記載の直並列変換器回路。
【請求項２２】
読み取り回路と、
書き込み回路と、
直並列変換器回路であって、
前記読み出しおよび書き込み回路の各々にそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記読み出しおよび書き込み回路にそれぞれ接続される第３および第４のＣ素子とを含み、
時限故障中に単一書き込みがＳＲＡＭの全体状態を変えることを防止するように機能する直並列変換器回路とを含む、耐故障性ＳＲＡＭ回路。
【請求項２３】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項２２に記載の回路。
【請求項２４】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、および第４の弱Ｃ素子の出力の各々に接続されるインバータをさらに含み、各インバータが一対のＣ素子を接続し、それによって各Ｃ素子の入力と出力とに物理的に間隔をあける、請求項２３に記載の回路。
【請求項２５】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項２３に記載の回路。
【請求項２６】
前記読み出しおよび書き込み回路の少なくとも１つが、各信号処理トランジスタのための一対の直列接続トランジスタを含む、請求項２３に記載の回路。
【請求項２７】
前記読み出しおよび書き込み回路の少なくとも１つが、元の回路と並列に接続される複製回路を含む、請求項２３に記載の回路。
【請求項２８】
読み出し回路を提供するステップと、
書き込み回路を提供するステップと、
直並列変換器回路を提供するステップであって、
前記読み出しおよび書き込み回路の各々にそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記読み出しおよび書き込み回路にそれぞれ接続される第３および第４のＣ素子とを含み、
時限故障中に単一書き込みがＳＲＡＭの全体状態を変えることを防止するように機能す
る直並列変換器回路を提供するステップとを含む、耐故障性ＳＲＡＭ回路を提供する方法。
【請求項２９】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項２８に記載の方法。
【請求項３０】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、および第４の弱Ｃ素子の出力の各々に接続されるインバータを提供するステップをさらに含み、各インバータが一対のＣ素子を接続し、それによって各Ｃ素子の入力と出力とに物理的に間隔をあける、請求項２９に記載の方法。
【請求項３１】
Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項２９に記載の方法。
【請求項３２】
各信号処理トランジスタのための一対の直列接続トランジスタとして前記読み出しおよび書き込み回路の少なくとも１つを構成するステップをさらに含む、請求項２９に記載の方法。
【請求項３３】
元の回路と並列に接続される前記読み出しおよび書き込み回路の少なくとも１つを複製するステップをさらに含む、請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子回路設計に関し、さらに明確には、耐故障性非同期電子回路に関する。
【背景技術】
【０００２】
非同期回路の動作には、クロック信号は使われない。クロックが存在しないので、クロックを「グリッチ」またはデータ・ハザードをフィルターにかけるために使用することもできない。したがって、非同期回路および特に非同期制御回路は、信号に何らかのスイッチング・ハザードを有すると、正しく機能しない。過渡故障は、信号値の一時的変化、即ち回路内に「グリッチ」を引き起こす変化と考えることができる。このエラーは、伝播し、デッドロックおよび／または間違ったデータ計算を含む機能性問題を生じる可能性がある。
【０００３】
電離放射線の衝撃は、複数の電気ノードにおいて同時に回路動作を混乱させる可能性があるので、放射線効果は、事を複雑にする。これは、粒子の衝撃の半径が、現代の電子回路における最小特徴よりも著しく大きいかもしれないからである。したがって、「シングル・イベント」は、物理的に隣接する複数信号を同時に変化させてしまう可能性がある。様々な以前の著者達は、この現象を実験的に立証しており、最も直接的な観察は、単一粒子打撃が複数隣接メモリ・ビットの状態を変える可能性があるメモリにおいて行われている。
【０００４】
耐放射線強化エレクトロニクスの分野は、広く刊行されたおよび特許された分野である。これらの問題に対する解決策は、２つの解決策領域、即ち放射線の総照射線量（ＴＩＤ）に取り組む解決策、およびシングル・イベント効果ＳＥＥに取り組む解決策に分類される。現代のＣＭＯＳ  ＶＬＳＩ製造の分野では、ＴＩＤ解決策は、下側にあるシリコン材料の特別仕様処理を通じて達成されるので、本発明は、後者に影響を及ぼす。
【０００５】
ＳＥＥ耐故障性エレクトロニクスの分野では重要な従来技術があるが、しかし本発明者達の最も良く知る限りでは、従来技術のすべては、同期回路とともに使用するために設計されており、クロックの存在によって制限されない非同期回路の分野には適用できない。
【０００６】
本発明者達の最も良く知る限りでは、ＳＥＥ耐性およびシングル・イベント・アップセット（ＳＥＵ）免疫のための非同期耐故障性回路の領域における従来技術はほとんどない。本発明者達に知られているその主題に関する唯一の文献は、高放射線環境の下でのＳＥＥ耐性ＱＤＩ（ｑｕａｓｉ  ｄｅｌａｙ  ｉｎｓｅｎｓｉｔｉｖｅ）回路の実施のための代替および効果の弱い方法を述べる。California Institute of Technology, SEU-tolerant QDI Circuits, by Jang, W. and Martin, A.J．を参照されたい。
【０００７】
このように、非同期回路においてＳＥＥおよびＳＥＵ故障に取り組むための当技術分野における必要性がある。
【発明の開示】
【０００８】
本発明は、シングル・イベント・アップセット（ＳＥＵ）またはもっと広くシングル・イベント効果（ＳＥＥ）などの放射線効果を含む様々な効果のために導入される可能性がある過渡故障に対して非同期回路を耐性があるようにする回路設計技術である。
【０００９】
本発明の一実施形態では、耐故障性非同期回路のための方法およびシステムがあり、１
つの装置は、
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
入力信号を受け取るおよび出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路と、
直並列変換器回路であって、
第１および第２の論理回路の各々から出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、
第１および第２のＣ素子の各々の出力ならびに第１および第２の論理回路の各々の出力にそれぞれ接続される第３および第４のＣ素子とを含む直並列変換器回路とを含む。
【００１０】
本発明の別の実施形態では、耐故障性非同期回路のための方法およびシステムがあり、１つの装置は、
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
入力信号を受け取り出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路と、
入力信号を受け取り出力信号を生成するための前記第１の論理回路の複製を含む第３の論理回路と、
入力信号を受け取り出力信号を生成するための前記第１の論理回路の複製を含む第４の論理回路と、
前記第１および第２の論理回路の各々の出力を組み合わせて出力信号を生成するための第１の組み合わせ回路と、
前記第３および第４の論理回路の各々の出力を組み合わせて出力信号を生成するための第２の組み合わせ回路と、
直並列変換器回路であって、
第１および第２の組み合わせ回路の各々から出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、
第１および第２のＣ素子の各々の出力ならびに第１および第２の組み合わせ回路の各々の出力にそれぞれ接続される第３および第４のＣ素子とを含む直並列変換器回路とを含む。
【００１１】
さらに別の実施形態では、論理またはメモリ回路にＳＥＥ免疫を提供するために論理またはメモリ回路とともに使用するための直並列変換器回路のための方法およびシステムが提供され、１つの装置は
第１のＣ素子および第１のＣ素子の出力に接続される第１の直列チェーン接続インバータ対を含む第１の回路分岐と、
第２のＣ素子および第２のＣ素子の出力に接続される第２の直列チェーン接続インバータ対を含む第２の回路分岐と、
第３のＣ素子および第３のＣ素子の出力に接続される第３の直列チェーン接続インバータ対を含む第３の回路分岐と、
第２および第３のインバータ対に接続される第１のＣ素子の２入力と、
第１および第３のインバータ対に接続される第２のＣ素子の２入力と、
第１および第２のインバータ対に接続される第３のＣ素子の２入力と、
入力信号およびその入力信号の複製をそれぞれ受け取るための、ならびに正しい入力信号を代表し、過渡ＳＥＥエラーに免疫のある出力信号を生成するための第１および第３の回路分岐とを含む。
【００１２】
本発明の別の実施形態では、耐故障性ＳＲＡＭ回路のための方法およびシステムが提供され、１つの装置は、
読み出し回路と、
書き込み回路と、
直並列変換器回路であって、
読み出しおよび書き込み回路の各々にそれぞれ接続される第１および第２のＣ素子と、
第１および第２のＣ素子の各々の出力ならびに読み出しおよび書き込み回路にそれぞれ接続される第３および第４のＣ素子とを含む直並列変換器回路とを含み、
直並列変換器回路は、時限故障中に単一書き込みがＳＲＡＭの全体状態を変えることを防止するように機能する。
【００１３】
ＳＥＥに免疫のある回路ファミリーを構築することによって、本発明者達は、宇宙飛行、軍事、および高放射線産業おいて広汎な用途を有する回路技術を提供する。
【００１４】
本発明のこれらのおよび他の目的、特徴および利点は、図面と併せて次の「発明を実施するための最良の形態」の考察から明らかであろう。
【発明を実施するための最良の形態】
【００１５】
本発明は、シングル・イベント・アップセット（ＳＥＵ）またはもっと広くシングル・イベント効果（ＳＥＥ）などの放射線効果を含む様々な効果のために導入される可能性がある過渡故障に対して非同期回路を耐性があるようにするための回路設計技術、ならびに関連する方法および回路を対象とする。
【００１６】
当技術分野では周知のように、ＳＥＥは、単一のエネルギー粒子に起因する。ＳＥＵは、荷電粒子が、それらが通過する媒体を電離することによってエネルギーを失い、電子正孔対の軌跡を後に残すときに引き起こされる、超小型電子回路における放射線誘起エラーである。検出されないがゆえに訂正されないＳＥＵは、超小型電子回路が間違った信号値を生成する結果をもたらす可能性がある。
【００１７】
本明細書で使用されるように、実施例および説明図は例となるものであり、限定するものではない。
【００１８】
ある種の論理チップは、クロック駆動される同期回路およびクロック駆動されない非同期回路の両方を同一チップ上に含んでもよいが、非同期回路の動作にはクロック信号は使われない。クロックが存在しないから、クロックを「グリッチ」またはデータ・ハザードをフィルターにかけるために使用することもできない。したがって、非同期回路および特に非同期制御回路の信号には、どんなスイッチング・ハザードも有することができない。過渡故障は、信号値の一時的な変化、即ち回路内に「グリッチ」を引き起こす変化と考えることができる。このエラーは、伝播し、デッドロックおよび／または間違ったデータ計算を含む機能性問題を生じる可能性がある。
【００１９】
電離放射線の衝撃は、１つより多い電気ノードにおいて同時に回路動作を混乱させる可能性があるので、放射線効果は、事を複雑にする。これは、粒子の衝撃の半径が、現代の電子回路における最小特徴よりも著しく大きいかもしれないからである。したがって、「シングル・イベント」は、物理的に隣接する複数信号を同時に変化させる可能性がある。様々な以前の著者達は、この現象を実験的に立証しており、最も直接的な観察は、単一粒子打撃が複数隣接メモリ・ビットの状態を変える可能性があるメモリにおいて行われている。
【００２０】
同期論理のための既存の方法は、回路が３回複製され、最終結果が投票によって得られる三重モジュール式冗長などの普通の技術を使用することによって、この問題に部分的に取り組む。もしせいぜい１つの回路が正常に機能しないならば、正しい結果が、回路のうちの２つによって生成される、即ちそれによって間違ったバージョンを投票で除外するので、全体の結果は影響されない。非同期論理における追加の問題は、ＳＥＥが回路にデッ
ドロックを引き起こす、即ちボーターへの３入力のうちの１つが到着しないかもしれないので投票を困難にする可能性があるということなので、これらの技術は、非同期論理に容易に適合することはできない。
【００２１】
本発明は、過渡故障、および特にＳＥＥに立ち向かうための新しい回路技術を対象とする。（我々は、放射線誘起過渡故障を含む任意の過渡故障を含むように頭字語ＳＥＥを使用するであろう。）我々は、非同期回路のある部類が、ゲート内の伝播遅延の変化に対して耐性があるという事実を利用する。例となる回路ファミリーは、速度独立回路、いくつかの自己計時回路、およびＱＤＩ（quasi delay-insensitive）回路を含む。
【００２２】
たとえば、我々は、プルアップ・ネットワーク（出力をハイに設定できる）およびプルダウン・ネットワーク（出力をローに設定できる）によって記述できるゲートを有すると仮定されたい。ゲートは、２つのネットワークが導通しているというブール条件によって特徴づけられる。たとえシステムの状態が何であろうとも、プルアップ・ネットワークかまたはプルダウン・ネットワークが導通しているとき、ゲートは組み合わせであると言われる。さもなければ、もしプルアップ・ネットワークまたはプルダウン・ネットワークが導通していないならば、即ち、もしプルアップまたはプルダウン・ネットワークが導通していない状態があるならば、ゲートは、状態保持であると言われる。
【００２３】
ＳＥＥは、ゲートの出力がその値を変える原因となる可能性がある（値が変化しないのなら、我々はＳＥＥを無視できるわけである）。これは、非同期回路の残りが正常に機能しない原因となるかもしれない。これを防止するために、我々は、ゲートの複製を導入する。この複製は、それが元のゲートと同じＳＥＥによって影響されることを防止するように設計されなければならない。１つの故障によってそれぞれ影響されるためには独立した故障を有するはずである２つのノードのことを、独立したノードという。ＳＥＥがこの複製された構造で生じるとき、２つのゲートのうちの１つだけが、そのＳＥＥによって影響されるであろう。２つのゲートの出力は、一致しないであろう。我々は次に、単一信号の２つの複製が一致しないとき、ゲートが、それらの値を使用する前に２つが一致するのを待つように、システム内の他のゲートを変更することができる。この観察は既知であり、様々な刊行物で見ることができる。たとえば、上述のＪｉａｎｇおよびＭａｒｔｉｎによる参考文献を見られたい。本発明は、既存の技術よりも著しくより効果的であるこの原理を実施するための新規の回路技術であり、以前に提案された解決策では耐えることができないようなＳＥＥに対する堅牢性を提供する。
【００２４】
〔構成〕
我々は、ＳＥＥ耐性のある回路の第１の実施形態を次の方法で構成する。最初に、回路内のあらゆる信号が複製される。これは、元の回路内のあらゆるノードについての２つの複製を生成する。元の回路内の各ノードｘに対して、我々は、２つの複製をｘａおよびｘｂによって示す。ノードｘａおよびｘｂは独立でなければならず、これは、回路の物理的設計に影響を有する。
【００２５】
もしｘが組み合わせであるならば、ｘａに対するゲートへの全ての入力が、「ａ」ラベルを有するノードに対応し、一方ｘｂに対するゲートへの全ての入力が、「ｂ」ラベルを有するノードに対応することを除いて、ｘａおよびｘｂに対するゲートは、元のゲートと同じである。確かに、我々は、これを組み合わせゲートの任意の接続された組に適用できる、即ちゲートの接続された組全体が複製され、１つの組が「ａ」のラベルを付けられ、一方もう１つの組が「ｂ」のラベルを付けられる。この場合、組み合わせ論理ゲートの１つの組における全ての信号は、組み合わせ論理ゲートのもう１つの組における全ての信号から独立でなければならない。（通常は、同じ名前で異なるラベルを持つ信号のみが、独立であることを要求される。）
【００２６】
もしｘが状態保持であるならば、プルアップおよびプルダウン・ネットワークの両方と、その上にさらに直並列変換器またはキーパーと呼ばれる余分な状態保持素子とが含まれる。回路がＳＥＥ免疫であるためには、両方が変更されなければならない。我々は、ｘに対するゲートをＳＥＥ免疫にするためのいくつかの異なるメカニズムについて述べる。
【００２７】
第１のメカニズムは、プルダウンおよびプルアップ・ネットワーク内のあらゆるトランジスタを直列の２トランジスタで置き換える。もし元のトランジスタのうちの１つへのゲート入力がｇであったならば、それを置き換える２トランジスタへの入力は、ｇａおよびｇｂである。この変換の後、ゲートは、それらがなおプルアップ／プルダウン・ネットワークの導通のための同じブール条件を満たす限り、再度順序付けることができる。第１のメカニズムのこの部分は、すでに知られている。対照的に、本発明は、新規の、改善された直並列変換器回路を提供する。我々は、最初に図１で示される構造を論じる。
【００２８】
図１は、従来技術を代表し、状態を保持するために使用される直並列変換器１０３とともに元の入力１０１および出力１０４を持つ元のゲート１０２を含む回路１００を示す。本発明によると、回路がＳＥＥ免疫であるためには、両方が変更される。元の従来技術のゲート１０２は、状態を保持するために使用される直並列変換器（またキーパーとしても知られる）１０３とともに、その元の入力１０１がＩのラベルを付けられ（入力は複数信号を含んでもよい）、出力１０４がｘのラベルを付けられて、示される。記号Ｇ（）は、ゲートの機能および形状を示すために使用され、入力信号によってパラメータ化される。
【００２９】
次いで、本発明の一実施形態による図２Ａを参照すると、図１のそれと機能が同等の論理回路２１０のＳＥＥ免疫バージョンは、ゲート１０５の複製されたバージョンを含む。本発明のこの実施形態では、元のゲート１０２内の各トランジスタは、上述のようにゲート１０５の各々内の２直列トランジスタによって置き換えられる。入力信号ａおよびｂ（Ｉａ、Ｉｂ）は、二重Ｇ１および二重Ｇ２と示される２つの二重トランジスタ・ゲート間で分配される。２トランジスタは、周知のように、故障免疫性の利益を提供するために使用されるので、もし故障がトランジスタのうちの１つの入力に変化をもたらすならば、直列の２トランジスタ（「二重」Ｇ１およびＧ２）を使うことで、回路出力の変化を抑止できることになる。Ｇ１およびＧ２の両方の使用を通じての組み合わせ機能の複製は、エラー抵抗力を増すために以下で述べられる発明性を有する直並列変換器とともに使用される。
【００３０】
記号「Ｃ」は、Ｃ素子を示すために使用され、「ｗＣ」は、弱Ｃ素子、即ち普通のゲートと比較して低減した駆動強度を持つゲートを示すために使用される。「Ｃ」および「ｗＣ」は、Ｃ素子を示すために始めから終わりまで使用されるが、それらは必ずしも同一の構成を示さず、各回路説明に関して述べられる通りである。
【００３１】
当技術分野で周知のように、Ｃ素子は、入力に論理動作を適用し、ヒステリシスを有してもよい、普通に使用される非同期回路部品である。Ｃ素子の出力は、全ての入力の状態が対等であるとき入力を反映する。すると出力は、入力がすべてもう１つの状態に遷移するまでこの状態にとどまる。類型は、いくつかの入力が遷移（正または負）の１つにおける動作に影響するだけである非対称Ｃ素子を含む。当技術分野で周知の、例となるＣ素子は、図６で示される。ｗＣ即ち弱Ｃ素子では、回路の構造および動作は、ゲートが普通のゲートによって圧倒される（overpowered）ことが可能なように、ゲートの電流駆動強度が低減されることを除いて、Ｃ素子と同じである。主回路出力が、ある時間の間「弱」回路素子を「圧倒する」ことが望ましい場合には、弱回路素子が使用されることは読者には理解されるであろう。
【００３２】
信号ｘａおよびｘｂは、Ｃ１およびＣ２の入力に両方とも接続されることが分かる。信号ｘａおよびｘｂは、それぞれｗＣ１およびｗＣ２の反転入力に個別に接続される。Ｃ１およびＣ２の出力は、ｗＣ１およびｗＣ２に接続および交差接続される信号＿ｘａおよび＿ｘｂを支持する。
【００３３】
図２Ａの回路を考察し続けると、出力はｘａおよびｘｂである。従来技術とは対照的に、回路の残りに対してはゲート出力を直接使用するので、ＳＥＥ免疫の状態保持ゲートの性能が著しく改善される。この構造では、「ａ」のラベルを付けられたあらゆる信号は、弱Ｃ素子への入力（＿ｘａおよび＿ｘｂ）を含んで、「ｂ」のラベルを付けられたその対応する信号から独立でなければならない。安全のために、我々は、ゲート１０５からの出力ｘａまたはｘｂをｗＣ素子への入力として直接使用することなく、補完されたセンス＿ｘａ（信号２０４）および＿ｘｂ（信号２０５）を使用する。もし元のセンスが必要とされるならば、我々は、信号の元のセンスを回復するために、補完されたセンスにインバータを単に置くこともできる。
【００３４】
動作時には、もしシングル・イベント効果がないならば、全ての「ａ」および「ｂ」信号は、常に一致しているので、図２Ａのゲートは、まるで図１の元のゲートのように動作する。もしシングル・イベント・アップセットがあるならば、その時にはいくつかの「ａ」ノードは、その対応する「ｂ」ノードとは異なるであろう。もしこれが、ゲート１０５への入力において生じるならば、二重ゲート構造での直列トランジスタ組み合わせは、エラーが自己訂正するまでゲートの出力を状態保持にすることができるだけである。これは、エラーが伝播することを防止する。もしエラーが、出力「ｘａ」または「ｘｂ」において生じるならば、それらはＣ素子から生成されるので、「＿ｘａ」および「＿ｘｂ」信号は依然として正しい。もし二重ゲートＧ１／Ｇ２が出力を駆動していない状態にあるならば、弱Ｃ素子は、この筋書きで出力を訂正するであろう。もしそれらが出力を駆動しているならば、それらは、最終的には出力を訂正するであろう。同様に、「＿ｘａ」または「＿ｘｂ」でのエラーは、それらを駆動しているＣ素子によって訂正されるであろう。最後には、エラー伝播は、次の二重ゲートにおいて遮断される。このようにして、トランジスタの二重化、ゲートの複製および独創的な直並列変換器回路１０６の使用で、回路は、入力および出力の両方でＳＥＥに対して免疫があることが分かる。
【００３５】
次いで本発明の別の実施形態による図２Ｂを参照すると、図１のそれと機能が同等な論理回路２１０’のＳＥＥ免疫バージョンは、図２Ａの回路２１０の変形を含み、ここでゲート２０１、２０２は、図１のゲート１０２とそれぞれ同一である。本発明の特徴および利点は、状態保持直並列変換器１０３を置き換えるために、交差結合Ｃ素子（またコンセンサス素子としても知られる）２０３、即ち上述の１０６（図２Ａ）のそれと実質的に同一に構成される状態保持素子２０３を使用する方法から生じる。記号「Ｃ」は、Ｃ素子を示すために使用され、「ｗＣ」は、弱Ｃ素子、即ち普通のゲートと比較して低減した駆動強度を持つゲートを示すために使用される。安全のために、我々は、ゲートからの出力ｘａまたはｘｂを直接使用せずに、補完されたセンス＿ｘａ（信号２０４）および＿ｘｂ（信号２０５）が、回路の出力として使用される。もし元のセンスが必要とされるならば、我々は、信号の元のセンスを回復するために、補完されたセンスにインバータを単に置くことができる。動作時には、図２Ａの回路２１０と比較して、ゲートＧへの入力でのエラーは、トランジスタを二重化することによって遮断されない。代わりに、エラー伝播は、「＿ｘａ」および「＿ｘｂ」を出力として使用することによって防止される（もし信号のもう１つのセンスが必要とされるならば、おそらく後にインバータが続く）。図２ＢにおけるＣ素子は、エラー伝播を遮断する。ＳＥＥへの免疫としてではないが、論理回路２０１および２０２における直列トランジスタの数は、元の論理回路１０２を超えては変化していないので、本発明のこの実施形態は、回路の効率を著しく改善する。
【００３６】
本発明の特徴および利点は、我々が、状態保持直並列変換器１０３を置き換えるために、交差結合Ｃ素子（またコンセンサス素子としても知られる）２０３を使用する方法から生じる。
【００３７】
図３で示される本発明の代替実施形態では、上述のそれらと実質的に同一に接続されるＣ素子を持ち、キーパー内の各Ｃ素子の入力と出力とが、Ｗ１、Ｗ２、Ｗ３およびＷ４で示される組み合わせゲートによって間隔をあけられるという追加の特性を有する、わずかに変更されたキーパー回路３０１が使用される。インバータはすでにこの回路内に存在するから、我々は、追加のインバータを外部からいっさい導入することなく、それらの信号をゲートの出力として単に使用することができる。この構成では、主ゲートによって圧倒される必要のあるゲートだけが「弱い」ゲート、ここではインバータであり、そこでそれらは論理回路Ｇによって圧倒されることが可能であることが理解されるであろう。動作時には、Ｃ素子の出力に挿入されるこれらの組み合わせゲートでもって、回路は、新規のキーパーと組み合わせてどの代替が選択されるかに依存して、図２Ｂまたは図２Ａにおける元の回路とそっくりに振る舞う。このキーパー回路は、小さなトランジスタ形状を有する現代のＣＭＯＳプロセスにおいてはさらなる利益がある。この特定のキーパーでは、インバータの挿入は、ゲートの入力および出力の両方を変化させるシングル・イベント効果にもまた耐性があるように、Ｃ素子の入力および出力を物理的に分離する。これは、図２Ａおよび図２Ｂにおける以前のキーパー回路に対しては当てはまらない。それゆえに、この構造は、より大きな堅牢性を提供する。主ゲートによって圧倒される必要のあるゲートだけが、「弱い」ゲート、ここではインバータであって、ここでは論理回路Ｇによって圧倒できることが理解されるであろう。
【００３８】
読者は、図２Ａ、２Ｂおよび３に関して述べられる、変更されたキーパー回路、または直並列変換器回路が、本発明のＳＥＥ免疫の利点を提供することを理解するであろう。
【００３９】
〔一般化されたマルチパス（多経路）論理〕
単なる２つの複製の代わりに元の回路のｋ複製を提供することによって、さらなる堅牢性を得るように本方法を一般化できる。組み合わせ論理に対しては、我々は、最初は１つの複製だけがあった論理のｋ複製を単に構成するだけなので、これは直接的であるといえる。状態保持論理に対しては、構成の元の部分については、状態保持ゲートのｋ複製を単に含む。しかしながら、キーパー回路についてはさらに一般化する必要がある。
【００４０】
図４を参照すると、一般化されたキーパー回路は、単に２入力Ｃ素子の代わりにｋ入力Ｃ素子を含む。例示のために、我々は、追加のインバータを含む図４の一般化されたキーパー（図３におけるキーパー３０１に対応する）を示す。単純化されたキーパーは、単にインバータを取り除くことによって得られることが理解されるであろう。ゲート４０１は、すべてｋ入力Ｃ素子であり、入力ａ１、ａ２、・・・、ａｋを有する。ゲート４０２もまた、入力ｂ１、ｂ２、・・・、ｂｋを有するｋ入力Ｃ素子である。「ａ」入力は、二重経路の場合（図３で示される）のように、それらの対応する複製ゲートにすべて接続される。この例示では、Ｃ素子の第２の組への「ｂ」入力は、元のＣ素子の反転出力である。読者は、例示が記述のために限定されたが、各キーパー分岐４０４の複製は、回路が耐性を有さなければならない同時故障の数に基づいて、並列（図示の通り）かつ直列で二次元的に行われることを理解するであろう。
【００４１】
Ｃ素子回路を使用して経路間での時折の同期化および照合を行いつつ、並列に同じ信号を計算する複数経路があるので、我々はこのＳＥＥ免疫回路のことをマルチパス論理回路と呼ぶ。
【００４２】
〔複製回路〕
本発明の別の実施形態は、図１で示されるＳＥＥ免疫ゲートの分解バージョンを含む。このメカニズムは、図２Ａで示されるような２直列トランジスタ置換を使用しない。代わりに、元のゲート素子は４回複製され、Ｃ素子は、出力を組み合わせて最終的なｘａおよびｘｂ信号とするために使用される。図５を参照すると、図２Ａの回路の全体的な表示５１０が、分解され、４回複製されて、回路５２０内でＧ１、Ｇ２、Ｇ３、Ｇ４として示される。各元のゲートは４回、即ち入力が、「ａ」ラベルを有する信号と置き換えられるところで２回、および入力が、「ｂ」ラベルを有する信号と置き換えられるときに２回、複製される。４ゲート出力は、ｘａａ、ｘａｂ、ｘｂａ、ｘｂｂであり、ここで上付き文字は、適切な出力を生成するために使用される入力信号のラベルを示す。信号は、信号ｘａおよびｘｂを生成するためにＣ素子を使用して組み合わされ、Ｃ素子Ｃ１およびＣ２の反転出力が、ｉ）反転され、ゲートＧ１、Ｇ２、Ｇ３およびＧ４のそれぞれの出力に帰還され、ｉｉ）反転され、信号ｘａ、ｘｂを生成する、ことが分かるであろう。最後に、以下で述べられるキーパー構造５０２は、ｘａおよびｘｂに対する状態保持素子として使用される。
【００４３】
最初は回路５２０のこの構造はより大きく見えるかもしれないが、ゲートそれ自身は、前と同じ数のトランジスタを有する。追加のトランジスタだけが、明示的に描かれるＣ素子およびインバータ内にある。また、Ｇのラベルを付けられたゲートの各々は、それらが置き換える図２Ａの構造と比較して半分の数の直列トランジスタを有するので、解析からはこのゲートが望ましいほど低い遅延を有しそうに見える。しかしながら、この回路がＳＥＥ免疫であるためには、我々は、全てのＩａ入力が、ｘａｂと同じく、Ｉｂ入力から独立である、即ち３つの他の独立条件が対称的であると仮定しなければならない。言い換えると、我々は、ちょうど組み合わせ論理の場合のように、前には存在しなかった信号間に追加の独立要件を導入する。
【００４４】
Ｃ素子Ｃ１、Ｃ２のうちの１つの入力および出力の両方を反転（flip）しうる放射線誘起ＳＥＥイベントがあるときには、回路５２０のこうした実施にともない、問題が生じてくる可能性があることが理解されるであろう。そうした場合には、キーパー回路は、状態保持となり、出力信号をそれらの正しい値に復元することができない。普通なら、Ｃ素子の入力および出力は独立であると主張できるであろうが、トランジスタ・レベルの実施に課せられる物理的形状制約、即ちＣ素子の出力に接続されるソース／ドレイン領域がその入力の１つに接続されるゲートのすぐ近くに隣接することになるがために、独立にはできない可能性が出てくる。Ｃ素子の出力をその入力から分離するために、我々は、図３（回路３０１）および４で示されるようなインバータ素子を含むキーパー回路の使用を提案する。
【００４５】
反転ベースのキーパーＣ１、Ｃ２は、ＳＥＥに対する回路の堅牢性を増すために、Ｃ素子キーパーを含む上述のキーパー回路５０２解決策のいずれか、たとえば、１０３（図１）、１０６（図２Ａ）、２０３（図２Ｂ）または３０１（図３）と組み合わせることができる。
【００４６】
〔ＳＲＡＭ  ＳＥＥ免疫構成〕
次いで図７を参照すると、二重トランジスタ読み出し回路（ｒ）および単一トランジスタ書き込み回路（ｗ）を持つ、上述の図２Ａおよび２Ｂの回路間のＳＥＥ免疫構成の混成を含むＳＲＡＭ回路構成が示される。異なる実施形態では、インバータＷ１〜Ｗ４は省略できることが理解されるであろうが、直並列変換器回路７０２は、図３および４のそれと実質的に同一である。読み出し回路は、ｕａ、ｕｂ信号レールに接続され、書き込み回路ｗａ、ｗｂは、ｕａ、ｕｂ信号レールおよび＿ｕａ、＿ｕｂ信号レールの両方に接続される。図７は、単一読み出し線ｒを示す。この信号はまた、従来のＳＲＡＭでは普通であるように、複数ビット・セル間で共有することもできる。もし信号ｒに十分な静電容量があ
れば、ＳＥＥ効果に対して免疫を持てる可能性がある。さもなければｒに対するｎトランジスタ・チェーンを複製して、２つの読み出し線ｒａおよびｒｂを生成できる。
【００４７】
もしデータ信号ｄａ、ｄｂ、＿ｄａ、＿ｄｂに、いかなるＳＥＥ効果からも状態の変更を抑止できるために十分な静電容量があるならば、ｄａはｄｂに接続することができ、＿ｄａは＿ｄｂに接続することができる。
【００４８】
この実施形態では、書き込みトランジスタに対するトランジスタ幅は、セルの状態を上書きするのに十分な大きさに選択される。回路内のＣ素子は、状態の値を照合するために使用される。特に、回路の上半分および下半分は、回路の２つの部分での同時ビット・フリップを防止するために分離されなければならない。２つの半部が分離される量は、回路が耐性を有するように設計されるエラーの型の関数である。エラーは、クロストーク、カップリング、宇宙線、または粒子衝突などの様々な物理的効果によって引き起こされる可能性がある。各物理的効果は、その影響領域と呼ばれる、それが影響を与えることができるある物理的領域を有する。たとえば、粒子衝突は、粒子の寸法、そのエネルギー、およびそれが相互作用している物質によって決定される領域に影響を与えるであろう。回路の２つの半分に対する分離量は、個別の物理的効果が、回路の両半分を含む影響領域を決して有さないであろうように選択されなければならない。これは、それらが形成される半導体基板内で回路の２つの半分の構造を物理的に分離することによって達成することができる。
【００４９】
図１でセルに書き込むために、書き込み選択信号はハイに設定され、（０、１）かまたは（１、０）が、対（ｄａ、＿ｄａ）および対（ｄｂ、＿ｄｂ）の両方で駆動される。ＳＲＡＭセルの状態を書き込むために十分な、ＳＥＥのない時間窓がある限り、セルは正しく書き込まれるであろう。セルが書き込まれるとき、２つのノードは、書き込み回路を介してローに駆動される。アップセットの存在下では、それらのノードのうちの１つだけが正しく書き込まれるであろう。回路内のＣ素子は、単一書き込みがＳＲＡＭセルの全体状態を変えることを防止するであろう。したがって、アップセットが消えればすぐに、両ノードは正しく書き込まれ、Ｃ素子は、状態変化が進むことを許可するであろう。書き込みを完了するために必要とされる時間窓は、２つの直接書き込まれるノードを接地に設定するのにかかる時間によって支配され、４つのＣ素子を含む帰還ループが状態を変えるのに必要とされる遅延が後に続く。書き込み信号の除去は、追加のＳＥＥ効果の存在下でさえ、セル保持状態をもたらす。
【００５０】
〔ＳＥＥ免疫構成への投票〕
図８は、ＳＥＥ免疫ＳＲＡＭセルの状態保持部分に対する代替セルを示す。トランジスタ寸法は、Ｃ素子に対して、それらが交差結合インバータ対を上書きできるように選択される。信号ｕａ、ｕｂ、＿ｕａ、＿ｕｂは、図７からの同じ信号に対応する。このセルに対する読み出しおよび書き込みは、図７で示されるのと同じ回路を使用して実施できる。これらの読み出しおよび書き込み回路は、わかりやすくするために省略してある。
【００５１】
Ｃ素子Ｃ１、Ｃ３は、信号ｕａ、＿ｕｂ（Ｃ１）、＿ｕａ、ｕｂ（Ｃ２）間で交差接続され、両方がＣ２に交差接続される。各Ｃ素子Ｃ１〜３は、それと関連してＣ２への入力信号および交差接続を緩衝する、関連するインバータＩ１、Ｉ２およびＩ３の並列対の組を有する。
【００５２】
動作時には、中央のＣ素子は、次の通りに、ｕａのＣ素子とｕｂのＣ素子の間の不一致を解決するための「投票」素子としての役割をする。
・中央のＣ素子におけるエラーの場合には、上側および下側のｕａおよびｕｂのＣ素子は一致し、正しい信号を中央のＣ素子に供給する。
・上側ｕａのＣ素子におけるエラーの場合には、中央および下側ｕｂのＣ素子が一致し、出力を設定する。
・下側ｕｂのＣ素子におけるエラーの場合には、中央および上側ｕａのＣ素子が一致し、出力を設定する。
【００５３】
ＳＥＥ問題に対する同期解決策は、論理の複数複製を有し、次いでその複製間の不一致を解決するボーター（voter）回路を有するステップを含む。たとえば、ＴＭＲスキームは、３つの複製回路および１つの多数決ボーターを含む。これらの技術と本発明との間の基本的な差は、同期論理の固定周波数が、脆弱性のタイミング窓を強要する、即ちもしアップセットがクロック・エッジのすぐ近くで生じるならば、回復論理がそれを訂正することができないかもしれないことである。本発明は、実行を継続する前にアップセットが訂正されるのを待つようなＳＲＡＭ回路のための方法およびシステムを提供する。
【００５４】
〔パス・トランジスタ回路〕
本明細書で上述される回路に加えて、非同期回路はまた、パス・トランジスタ論理を使用することもできる。パス・トランジスタは、回路内で２つのノードを接続するにあたって、単一ｎ型トランジスタかもしくはｐ型トランジスタ（ｎ型もしくはｐ型伝送ゲート）または並列に接続されたｎ型およびｐ型トランジスタ（完全伝送ゲート）の両方を使用する。
【００５５】
伝送ゲート回路をＳＥＥ免疫にするために適用できる２つの技術がある。第１の技術では、直列のｋパス・トランジスタが、各パス・トランジスタを置き換え、ここでパス・トランジスタのゲートは、元のゲート信号の複製に対応する。これらの複製は、次いでマルチパス回路内のｋ論理経路の各々に複製される。第２の技術では、直列のｋパス・トランジスタを使用するのではなく、パス・トランジスタを単に複製する。ｉ番目の複製内のパス・トランジスタは、ゲート信号のｉ番目の複製によってゲート動作を行う。
【００５６】
〔本発明の追加の特徴および利点〕
ＳＥＥ問題に対する同期解決策は、論理の複数複製を有し、次いでその複製間の不一致を解決するボーター回路を有するステップを含む。たとえば、ＴＭＲスキームは、３つの複製回路および１つの多数決ボーターを含む。これらの技術と本発明との間の基本的な差は、同期論理の固定周波数が、脆弱性のタイミング窓を強要する、即ちもしアップセットがクロック・エッジのすぐ近くで生じるならば、回復論理がそれを訂正することができないかもしれないことである。我々の手法は、２つの複製だけ（３つではない。つまり、投票に必要な最小限の数である）を含み、非同期論理は、実行を継続する前に２つの複製が一致するのを単に待つ。
【００５７】
上述のＪｉａｎｇおよびＭａｒｔｉｎの従来技術は、出力での２つのＣ素子と同様、回路内の各元のトランジスタに対して２つの直列トランジスタを使用するスキームを開示する。その提案された手法は異なる。なぜなら、（ｉ）我々は、組み合わせ論理内の直列トランジスタを複製しないこと、（ｉｉ）いくつかの実施形態での分解によって、状態保持論理のための２直列トランジスタ構成が不要になること、（ｉｉｉ）いくつかの実施形態で示される構成は、主出力を駆動するために２つのＣ素子を使用せず、Ｃ素子をキーパー回路を実施するためだけに使用すること、（ｉｖ）示される堅牢なＣ素子キーパーは新規な構成であり、その変更は論理のＳＥＥ免疫性を改善すること、という理由からである。
【００５８】
このようにして、たとえば、放射線効果またはもっと広くシングル・イベント効果を通じて導入される型の過渡故障に耐性のある非同期回路を設計するための新規であり改善された方法およびシステムが述べられた。組み合わせ論理回路、状態保持論理回路およびＳＲＡＭメモリ回路のための構成が示され、述べられた。
【００５９】
本発明は、特定の実施形態について示され、述べられたが、本発明はこのようには限定されない。本発明の範囲内の多数の変更例、変形例および増強例が、今では読者にとっては自明であろう。
【図面の簡単な説明】
【００６０】
【図１】従来技術による保持素子を含む従来技術の組み合わせ論理回路を示す回路図である。
【図２】本発明の第１の実施形態による状態保持ＳＥＥ免疫ゲートを例示する回路図である。
【図２Ｂ】本発明の別の実施形態による状態保持ＳＥＥ免疫ゲートを例示する回路図である。
【図３】本発明の別の実施形態による状態保持ＳＥＥ免疫ゲートを例示する回路図である。
【図４】本発明の一実施形態による一般化されたＣ素子キーパーを示す回路図である。
【図５】本発明の別の実施形態による状態保持ＳＥＥ免疫ゲートを例示する回路図である。
【図６】Ｃ素子の回路図である。
【図７】耐故障性ＳＲＡＭ回路の回路図である。
【図８】ＳＲＡＭ回路のための状態保持セルの回路図である。
【図１】
2009538549.tif 000003
【図２Ａ】
2009538549.tif 000004
【図２Ｂ】
2009538549.tif 000005
【図３】
2009538549.tif 000006
【図４】
2009538549.tif 000007
【図５】
2009538549.tif 000008
【図６】
2009538549.tif 000009
【図７】
2009538549.tif 000010
【図８】
2009538549.tif 000011
【手続補正書】
【提出日】平成20年8月26日(2008.8.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
前記入力信号を受け取り、前記出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路と、
直並列変換器回路であって、前記第１および第２の論理回路の各々から前記出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の論理回路の各々の出力にインバータを通じてそれぞれ接続される第３および第４のＣ素子とを含み、各インバータは、前記Ｃ素子の一対の入力と出力とに物理的に間隔をあけるように前記Ｃ素子の前記一対に接続する、直並列変換器回路とを含む、耐故障性非同期回路。
【請求項２】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項１に記載の回路。
【請求項３】
前記第１および第２のＣ素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項２に記載の回路。
【請求項４】
前記第１および第２の論理回路の各々が、複数の信号処理トランジスタの各々のために一対の直列接続トランジスタを含み、前記第１および第２の論理回路の出力が、前記耐故障性非同期回路の出力を含む、請求項２に記載の回路。
【請求項５】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項１に記載の回路。
【請求項６】
出力信号を生成するために入力信号を受け取るための第１の論理回路を提供するステップと、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路を提供するステップと、
直並列変換器回路を提供するステップであって、前記第１および第２の論理回路の各々
から出力を受け取るためにそれぞれ接続される第１および第２のＣ素子と、前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の論理回路の各々の出力にインバータを通じてそれぞれ接続される第３および第４のＣ素子とを含み、各インバータに、前記Ｃ素子の一対の入力と出力とに物理的に間隔をあけるように前記Ｃ素子の前記一対を接続する、直並列変換器回路を提供するステップと
を含む、耐故障性非同期回路を製造する方法。
【請求項７】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項７に記載の方法。
【請求項８】
前記第１および第２のＣ素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項８に記載の方法。
【請求項９】
各信号処理トランジスタのための一対の直列接続トランジスタならびに前記耐故障性非同期回路の出力を含む前記第１および第２の論理回路の前記出力を提供するために、前記第１および第２の論理回路の各々を複製するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項７に記載の方法。
【請求項１１】
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第２の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第３の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第４の論理回路と、
前記出力信号を生成するために前記第１および第２の論理回路の各々の出力を組み合わせるための第１の組み合わせ回路と、
前記出力信号を生成するために前記第３および第４の論理信号の各々の出力を組み合わせるための第２の組み合わせ回路と、
直並列変換器回路であって、
前記第１および第２の組み合わせ回路の各々から出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の組み合わせ回路の各々の出力にそれぞれ接続される第３および第４のＣ素子と
を含む直並列変換器回路と
を含む、耐故障性非同期回路。
【請求項１２】
前記組み合わせ回路の各々が、
対応する前記論理回路の出力に接続される単一Ｃ素子と、
前記単一Ｃ素子の出力と前記Ｃ素子への入力の各々との間に接続される第１のインバータと、
前記Ｃ素子の前記出力に接続される第２のインバータであって、前記第２のインバータの出力が前記出力信号を含む第２のインバータと
を含む、請求項１３に記載の回路。
【請求項１３】
前記第３および第４のＣ素子が弱Ｃ素子である、請求項１４に記載の回路。
【請求項１４】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、およ
び第４の弱Ｃ素子の出力の各々に接続される追加の複数のインバータをさらに含み、前記追加の複数のインバータの各々が、一対のＣ素子の入力と出力とに物理的に間隔をあけるように前記一対のＣ素子を接続する、請求項１５に記載の回路。
【請求項１５】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項１５に記載の回路。
【請求項１６】
論理またはメモリ回路にＳＥＥ免疫を提供するために前記論理またはメモリ回路とともに使用するための直並列変換器回路であって、
第１のＣ素子および前記第１のＣ素子の出力に接続される第１の直列チェーン接続インバータ対を含む第１の回路分岐と、
第２のＣ素子および前記第２のＣ素子の出力に接続される第２の直列チェーン接続インバータ対を含む第２の回路分岐と、
第３のＣ素子および前記第３のＣ素子の出力に接続される第３の直列チェーン接続インバータ対を含む第３の回路分岐と
を含み、
前記第１のＣ素子の２入力は、前記第２および第３のインバータ対に接続され、
前記第２のＣ素子の２入力は、前記第１および第３のインバータ対に接続され、
前記第３のＣ素子の２入力は、前記第１および第２のインバータ対に接続され、
第１および第３の回路分岐は、入力信号および前記入力信号の複製をそれぞれ受け取るため、および正しい入力信号を代表しかつ過渡シングル・イベント効果（ＳＥＥ）エラーに対して免疫のある出力信号を生成するためのものである
ことを特徴とする、直並列変換器回路。
【請求項１７】
前記入力信号および前記入力信号の前記複製を論理回路から受け取るために接続される、請求項１８に記載の直並列変換器回路。
【請求項１８】
前記入力信号および前記入力信号の前記複製をメモリ回路から受け取るために接続される、請求項１８に記載の直並列変換器回路。
【請求項１９】
前記第１、第２および第３のインバータ対の各々が弱インバータを含む、請求項１８に記載の直並列変換器回路。
【請求項２０】
読み取り回路と、
書き込み回路と、
直並列変換器回路であって、
前記読み出しおよび書き込み回路の各々にそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記読み出しおよび書き込み回路にそれぞれ接続される第３および第４のＣ素子とを含み、
時限故障中に単一書き込みがＳＲＡＭの全体状態を変えることを防止するように機能する直並列変換器回路とを含む、耐故障性ＳＲＡＭ回路。
【請求項２１】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項２２に記載の回路。
【請求項２２】
前記第１のＣ素子、第２のＣ素子、第３の弱Ｃ素子および第４の弱Ｃ素子の各々の出力に接続されるインバータをさらに含み、各インバータが一対のＣ素子を接続し、各Ｃ素子の入力と出力とに物理的に間隔をあける、請求項２３に記載の回路。
【請求項２３】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために
複製される、請求項２３に記載の回路。
【請求項２４】
前記読み出しおよび書き込み回路の少なくとも１つが、各信号処理トランジスタのための一対の直列接続トランジスタを含む、請求項２３に記載の回路。
【請求項２５】
前記読み出しおよび書き込み回路の少なくとも１つが、元の回路と並列に接続される複製回路を含む、請求項２３に記載の回路。
【請求項２６】
読み出し回路を提供するステップと、
書き込み回路を提供するステップと、
直並列変換器回路を提供するステップであって、
前記読み出しおよび書き込み回路の各々にそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記読み出しおよび書き込み回路にそれぞれ接続される第３および第４のＣ素子とを含み、
時限故障中に単一書き込みがＳＲＡＭの全体状態を変えることを防止するように機能する直並列変換器回路を提供するステップとを含む、耐故障性ＳＲＡＭ回路を提供する方法。
【請求項２７】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項２８に記載の方法。
【請求項２８】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、および第４の弱Ｃ素子の出力の各々に接続されるインバータを提供するステップをさらに含み、各インバータが一対のＣ素子を接続し、各Ｃ素子の入力と出力とに物理的に間隔をあける、請求項２９に記載の方法。
【請求項２９】
Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項２９に記載の方法。
【請求項３０】
各信号処理トランジスタのための一対の直列接続トランジスタとして前記読み出しおよび書き込み回路の少なくとも１つを構成するステップをさらに含む、請求項２９に記載の方法。
【請求項３１】
前記故障耐性ＳＲＡＭ回路と並列に接続される前記読み出しおよび書き込み回路の少なくとも１つを複製するステップをさらに含む、請求項２９に記載の方法。
【手続補正書】
【提出日】平成21年6月3日(2009.6.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
前記入力信号を受け取り、前記出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路と、
直並列変換器回路であって、前記第１および第２の論理回路の各々から前記出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の論理回路の各々の出力にインバータを通じてそれぞれ接続される第３および第４のＣ素子とを含み、各インバータは、前記Ｃ素子の一対の入力と出力とに物理的に間隔をあけるように前記Ｃ素子の前記一対に接続する、直並列変換器回路とを含む、耐故障性非同期回路。
【請求項２】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項１に記載の回路。
【請求項３】
前記第１および第２のＣ素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項２に記載の回路。
【請求項４】
前記第１および第２の論理回路の各々が、複数の信号処理トランジスタの各々のために一対の直列接続トランジスタを含み、前記第１および第２の論理回路の出力が、前記耐故障性非同期回路の出力を含む、請求項２に記載の回路。
【請求項５】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項１に記載の回路。
【請求項６】
出力信号を生成するために入力信号を受け取るための第１の論理回路を提供するステップと、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路を提供するステップと、
直並列変換器回路を提供するステップであって、前記第１および第２の論理回路の各々から出力を受け取るためにそれぞれ接続される第１および第２のＣ素子と、前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の論理回路の各々の出力にインバータを通じてそれぞれ接続される第３および第４のＣ素子とを含み、各インバータに、前記Ｃ素子の一対の入力と出力とに物理的に間隔をあけるように前記Ｃ素子の前記一対を接続する、直並列変換器回路を提供するステップと
を含む、耐故障性非同期回路を製造する方法。
【請求項７】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項６に記載の方法。
【請求項８】
前記第１および第２のＣ素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項７に記載の方法。
【請求項９】
各信号処理トランジスタのための一対の直列接続トランジスタならびに前記耐故障性非同期回路の出力を含む前記第１および第２の論理回路の前記出力を提供するために、前記第１および第２の論理回路の各々を複製するステップをさらに含む、請求項７に記載の方法。
【請求項１０】
Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項６に記載の方法。
【請求項１１】
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第２の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第３の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第４の論理回路と、
前記出力信号を生成するために前記第１および第２の論理回路の各々の出力を組み合わせるための第１の組み合わせ回路と、
前記出力信号を生成するために前記第３および第４の論理信号の各々の出力を組み合わせるための第２の組み合わせ回路と、
直並列変換器回路であって、
前記第１および第２の組み合わせ回路の各々から出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の組み合わせ回路の各々の出力にそれぞれ接続される第３および第４のＣ素子と
を含む直並列変換器回路と
を含む、耐故障性非同期回路。
【請求項１２】
前記組み合わせ回路の各々が、
対応する前記論理回路の出力に接続される単一Ｃ素子と、
前記単一Ｃ素子の出力と前記Ｃ素子への入力の各々との間に接続される第１のインバータと、
前記Ｃ素子の前記出力に接続される第２のインバータであって、前記第２のインバータの出力が前記出力信号を含む第２のインバータと
を含む、請求項１１に記載の回路。
【請求項１３】
前記第３および第４のＣ素子が弱Ｃ素子である、請求項１２に記載の回路。
【請求項１４】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、および第４の弱Ｃ素子の出力の各々に接続される追加の複数のインバータをさらに含み、前記追加の複数のインバータの各々が、一対のＣ素子の入力と出力とに物理的に間隔をあけるように前記一対のＣ素子を接続する、請求項１３に記載の回路。
【請求項１５】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項１３に記載の回路。
【請求項１６】
論理またはメモリ回路にＳＥＥ免疫を提供するために前記論理またはメモリ回路とともに使用するための直並列変換器回路であって、
第１のＣ素子および前記第１のＣ素子の出力に接続される第１の直列チェーン接続インバータ対を含む第１の回路分岐と、
第２のＣ素子および前記第２のＣ素子の出力に接続される第２の直列チェーン接続インバータ対を含む第２の回路分岐と、
第３のＣ素子および前記第３のＣ素子の出力に接続される第３の直列チェーン接続インバータ対を含む第３の回路分岐と
を含み、
前記第１のＣ素子の２入力は、前記第２および第３のインバータ対に接続され、
前記第２のＣ素子の２入力は、前記第１および第３のインバータ対に接続され、
前記第３のＣ素子の２入力は、前記第１および第２のインバータ対に接続され、
第１および第３の回路分岐は、入力信号および前記入力信号の複製をそれぞれ受け取るため、および正しい入力信号を代表しかつ過渡シングル・イベント効果（ＳＥＥ）エラーに対して免疫のある出力信号を生成するためのものである
ことを特徴とする、直並列変換器回路。
【請求項１７】
前記入力信号および前記入力信号の前記複製を論理回路から受け取るために接続される、請求項１６に記載の直並列変換器回路。
【請求項１８】
前記入力信号および前記入力信号の前記複製をメモリ回路から受け取るために接続される、請求項１６に記載の直並列変換器回路。
【請求項１９】
前記第１、第２および第３のインバータ対の各々が弱インバータを含む、請求項１６に記載の直並列変換器回路。
【請求項２０】
読み取り回路と、
書き込み回路と、
直並列変換器回路であって、
前記読み出しおよび書き込み回路の各々にそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記読み出しおよび書き込み回路にそれぞれ接続される第３および第４のＣ素子とを含み、
時限故障中に単一書き込みがＳＲＡＭの全体状態を変えることを防止するように機能する直並列変換器回路とを含む、耐故障性ＳＲＡＭ回路。
【請求項２１】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項２０に記載の回路。
【請求項２２】
前記第１のＣ素子、第２のＣ素子、第３の弱Ｃ素子および第４の弱Ｃ素子の各々の出力に接続されるインバータをさらに含み、各インバータが一対のＣ素子を接続し、各Ｃ素子の入力と出力とに物理的に間隔をあける、請求項２１に記載の回路。
【請求項２３】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項２１に記載の回路。
【請求項２４】
前記読み出しおよび書き込み回路の少なくとも１つが、各信号処理トランジスタのための一対の直列接続トランジスタを含む、請求項２１に記載の回路。
【請求項２５】
前記読み出しおよび書き込み回路の少なくとも１つが、元の回路と並列に接続される複製回路を含む、請求項２１に記載の回路。
【請求項２６】
読み出し回路を提供するステップと、
書き込み回路を提供するステップと、
直並列変換器回路を提供するステップであって、
前記読み出しおよび書き込み回路の各々にそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記読み出しおよび書き込み回路にそれぞれ接続される第３および第４のＣ素子とを含み、
時限故障中に単一書き込みがＳＲＡＭの全体状態を変えることを防止するように機能する直並列変換器回路を提供するステップとを含む、耐故障性ＳＲＡＭ回路を提供する方法。
【請求項２７】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項２６に記載の方法。
【請求項２８】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、および第４の弱Ｃ素子の出力の各々に接続されるインバータを提供するステップをさらに含み、各インバータが一対のＣ素子を接続し、各Ｃ素子の入力と出力とに物理的に間隔をあける、請求項２７に記載の方法。
【請求項２９】
Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項２７に記載の方法。
【請求項３０】
各信号処理トランジスタのための一対の直列接続トランジスタとして前記読み出しおよび書き込み回路の少なくとも１つを構成するステップをさらに含む、請求項２７に記載の方法。
【請求項３１】
前記故障耐性ＳＲＡＭ回路と並列に接続される前記読み出しおよび書き込み回路の少なくとも１つを複製するステップをさらに含む、請求項２７に記載の方法。
【国際調査報告】
2009538549.tif 000012