(57)【要約】  スイッチング回路装置１００は、電界効果トランジスタ４０と、電界効果トランジスタ４０のゲート電圧を特に、或る閾値、特に或る正の閾値レベル下にして、電界効果トランジスタ４０のゲート電圧にバイアスをかける回路５０，５２，５４，６０，６２とを有している。実施形態においては、逆回復及びゲートバウンスが同時に軽減される。一実施形態においては、バイアス回路は、電界効果トランジスタ４０のゲート電圧にバイアスをかけるために、電界効果トランジスタ４０のゲートＧと直列に接続されたバイアスダイオード５２と、電界効果トランジスタ４０のゲート電圧を或る閾値、特に或る正の閾値レベル下にするために、電界効果トランジスタ４０のゲートＧと電界効果トランジスタ４０のソースＳとの間に接続されたクランピング電界効果トランジスタユニット６２とを有している。
2009539340.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタと、
前記電界効果トランジスタのゲート電圧を閾値レベル下にするように、前記電界効果トランジスタの前記ゲート電圧にバイアスをかけるバイアス回路とを有する、スイッチング回路装置。
【請求項２】
前記バイアス回路は、
前記電界効果トランジスタの前記ゲート電圧にバイアスをかけるための、前記電界効果トランジスタのゲートと直列に接続されたバイアス手段と、
前記電界効果トランジスタの前記ゲート電圧を前記閾値レベル下にするための、前記電界効果トランジスタの前記ゲートと前記電界効果トランジスタのソースとの間に接続されたクランピングスイッチ手段とを有する、請求項１に記載のスイッチング回路装置。
【請求項３】
前記バイアス手段は、
第１のバイアスダイオードと、
前記第１のバイアスダイオードを流れる電流フローの反対方向の電流フローを可能とする第２のダイオードとを有する、請求項２に記載のスイッチング回路装置。
【請求項４】
前記電界効果トランジスタは、
ドライバユニット、特に少なくとも１つのゲートドライブを有し、
前記バイアス回路は、前記ドライバユニットに設けられる、請求項１に記載のスイッチング回路装置。
【請求項５】
ｄｖ／ｄｔ遷移の間におけるゲート電圧の上昇を軽減するための、前記電界効果トランジスタの前記ゲートから前記電界効果トランジスタのソースへのキャパシタンスと並列のゲートパスを更に有する、請求項１に記載のスイッチング回路装置。
【請求項６】
前記電界効果トランジスタのドレインから前記電界効果トランジスタのソースへの電圧が上昇し始めるとすぐに、前記ゲートパスが活性状態になる、請求項５に記載のスイッチング回路装置。
【請求項７】
前記クランピングスイッチ手段がオンになるとともに、前記電界効果トランジスタのドレインから前記電界効果トランジスタのソースへの電圧が前記クランピングスイッチ手段の閾値レベルよりも上に上昇し始めるとすぐに、前記ゲートパスが短絡される、請求項５に記載のスイッチング回路装置。
【請求項８】
ゲートレジスタユニットを更に有し、
前記ゲートレジスタユニットは、逆並列ダイオード及び／又はターンオンパスダイオードのパスが前記ゲートレジスタユニットを含まない態様で、前記第１のバイアスダイオードとともに直列になる、請求項３に記載のスイッチング回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路装置に関する。
【背景技術】
【０００２】
高周波数パワー変換は、本質的に、電圧レギュレータモジュール（VRM）又はＰＯＬ（point of load）のような低電圧高電流のアプリケーションにおいて、高フィードバック制御ダイナミクスを増大させるとともに、プリント配線基板（PCB）のスペースを削減するという要求のために最も魅力的な解決策である。
【０００３】
しかしながら、高スイッチング周波数の動作は、これらのアプリケーションにおいて特に高く維持すべきことを必要とする変換効率のために不利である。それ故、高効率は、スイッチング周波数の動作を増大させるための重大な障害である。よって、これは、コンバータ、特に低伝導レジスタンス及び高スイッチング性能の双方を特徴としなければならないスイッチデバイスの設計ガイドラインに大いに影響する。
【０００４】
ＶＲＭ及びＰＯＬアプリケーションにおける最も拡張されたコンバータの接続形態（topology）は、同期バック（synchronous buck）である。このコンバータにおいては、２つのパワースイッチング損失メカニズムは、重要な関連性、即ち、同期整流器の金属酸化膜半導体電界効果トランジスタ（sync MOSFET又はsync FET）の逆回復（reverse recovery）及びゲートバウンス（gate bounce）である。Thomas Duerbaum, Tobias Tolle, Reinhold Elferich及びToni Lopezによる文献"Quantification of Switching Loss Contributions in Synchronous Rectifier Applications"（10th European Conference on Power Electronics and Applications EPE, September 2003, Toulouse, France, paper 786）を参照されたい。これらの２つのパワースイッチング損失メカニズムは、同期ＭＯＳＦＥＴ及び制御ＭＯＳＦＥＴの双方において熱を発生させ、これにより、コンバータの効率を削減する。
【０００５】
よく知られている解決策は、適応無駄時間制御体系（adaptive dead time control scheme）を持つ知的ドライバ（intelligent driver）を用いて逆回復を軽減することにある。この解決策は、統合モジュールにおいてのみ力を発揮することになる。http://www.semiconductors.philips.com/pip/PIP212-12M.html、及びPhilip Rutterによる先行文献"Challenges of Integrated Power Trains"（Intel Symposium 2004）を参照されたい。他のより最近の解決策は、ＷＯ２００４／１１４５０９Ａ１を参照して、特に電磁干渉（EMI）の削減に向いているが、ＭＯＳＦＥＴにおいていわゆる"ボディ効果（body effect）"の利点を得ることができる。また、ゲート回路に付加された一連のダイオードを用いて逆回復を効果的に除去するために、G. M. Dolny, S. Sapp, A. Elbanhaway, C. F. Wheatleyによる文献"The influence of body effect and threshold voltage reduction on trench MOSFET body diode characteristics"（ISPSD 2004, pages 217 to 220）、又はThomas Duerbaum, Toni Lopez, Reinhold Elferich, Nick Koper及びTobias Tolleによる文献"Third Quadrant Output Characteristics in High Density Trench MOSFETs"（11th International Power Electronics and Motion Control Conference EPE-PEMC, September 2004, Riga, Latvia, paper A14370）を参照されたい。
【０００６】
このアイデアに基づいて、単一のパッケージにおいて一連のダイオードとＭＯＳＦＥＴとを統合する新規なＦＥＴデバイスは、低電磁干渉（EMI）のスイッチング動作を特徴とする、自動車産業に関する製品になるだろう。
【０００７】
上記の解決策は、逆回復を軽減するが、ゲートバウンスを悪化させることになる。このＦＥＴデバイスの場合において、ゲートバウンスは、高スイッチング周波数のアプリケーションの場合に全てに渡るパワー損失が従来の解決策に比べて高くなることで、非常に悪化することになる。
【０００８】
ゲートバウンスを最小にするための望ましい技術は、Ｃｒｓｓ（ミラーフィードバックキャパシタンス）のＣｉｓｓ（集中した入力キャパシタンス又は定まった入力キャパシタンス）に対する低い比率を伴うデバイス構造、即ちゲートバウンスに対して低感受性を有するデバイスを作成する方向に向かっている。更に、低インピーダンスのゲートパスは、この損失効果を最小にすることを補助する。
【０００９】
ＵＳ５９２９６９０は、キャパシタンス及びオン状態の（オンの）ドレインソース間レジスタンスＲＤＳのような、他の関連性のあるデバイスパラメータを危険にさらす、半導体技術のパラメータ（酸化層の厚さ、ドーピングプロファイル等）を変更する態様を用いて、"ボディ効果"を生かすために最適化されるデバイスを提案している。この状況において、ＵＳ５９２９６９０は、"ボディ効果"を効果的に生かすために、より低い仮閾値電圧（nominal threshold voltage）を提案している。これとは別に、ＵＳ５９２９６９０は、ゲートバウンス効果を完全に無視しており、特に"ボディ効果"を生かすために閾値電圧を低くする場合に、パワーＭＯＳＦＥＴ（art power MOSFET）の状態でスイッチングパワー損失を多く発生させることになる。これは、"ボディ効果"の利点が従来技術のパワーＭＯＳＦＥＴ（prior art power MOSFET）におけるゲートバウンスに関連した損失の増加を補償しないからである。
【００１０】
本発明の技術上の背景を説明すると、参考文献は、
・セルフコントロールであるアクティブスイッチを提案しているＵＳ６４２１２６２Ｂ１
・ハーフブリッジのスイッチノード電圧での電圧リンギングを最小にするために、誤って急上昇することを引き起こし、これにより電圧リンギングを削減するためにスイッチ回路における余分な損失を発生させるタイミング制御を採用するＵＳ６８１９１４９Ｂ２
・特に変換を進めるために、パワーメインについての交流／直流変換に単独で適用可能であるＵＳ２００５／００４７１７７Ａ１
で最終的に参照される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
とりわけ、本発明の目的は、改良したスイッチング回路装置を提供することにある。本発明は、独立請求項に規定されている。有利な実施形態は、従属請求項に規定されている。
【００１２】
具体的な実施形態は、逆回復（reverse recovery）及びゲートバウンス（gate bounce）が同時に軽減され、理想的に回避される。
【課題を解決するための手段】
【００１３】
本発明の実施形態は、主に、逆回復に関連した損失及びゲートバウンスに関連した損失の抑制のための少なくとも１つのローサイドゲート回路の着想に基づいている。この目的のために、同期整流器（SR）金属酸化膜半導体電界効果トランジスタ（MOSFET）を閾値下領域（sub-threshold）で駆動して、逆回復を回避するための少なくとも１つのゲート電圧バイアス手段は、スイッチノード電圧が上昇する場合にパワーデバイスが望まないスイッチングをすることを防止する少なくとも１つのクランプスイッチ手段と組み合わせられる。
【００１４】
従来の提案とは異なり、本発明の具体的な実施形態は、逆回復とゲートバウンスを同時に回避する態様を提供する。その結果、エネルギ損失及び電磁干渉（EMI）を削減することができる。更に、低抵抗ゲートドライバは、ゲートバウンスを最小にするために要求されず、逆回復を除去するための強制的なタイミング制御を伴う駆動体系も要求されない。提案した解決策は、デバイスの全域で最大電圧ピークを容易に決定することができ、スイッチのアバランシェ崩壊レベル（avalanche break down level）を最適化することを補助する、より規定されたスイッチングパターン動作を導く。
【００１５】
提案したトゥルーソフト（true-soft）スイッチング同期整流手段は、追加のピンを要求することなく単一のパッケージにおいて統合されてもよい。また、マルチチップモジュールが本発明から利点を得てもよい。
【００１６】
より詳細においては、同期整流（ローサイド）ＭＯＳＦＥＴのゲート回路での少なくとも１つのクランピングスイッチは、時間に関する電圧の第１の微分係数であるｄｖ／ｄｔ遷移の間においてゲート電圧が上昇することを防止するために、ゲートターミナルとソースターミナルとの間に低インピーダンスのパスを提供する。
【００１７】
本発明の具体的な改良によれば、このクランピングスイッチのゲートは、ゲートバウンスを防止するために、メイン（整流）スイッチのドレインに接続される。
【００１８】
本発明の好ましい実施形態においては、少なくとも２つのダイオードがゲートドライブに追加され、一のダイオードは、ゼロボルトを超えてゲートドライブにバイアスをかけるために供給し、他のダイオードは、本体ダイオードの逆回復による損失を除去するためにオンにするための電流パスを供給する。
【００１９】
従って、本発明の実施形態は、逆回復及び電磁干渉（EMI）を最小にすることに関するＷＯ２００４／１１４５０９Ａ１において既に提案されているものと同様に、ＭＯＳＦＥＴのゲートにおける少なくとも一連のダイオードの接続に基づいてもよい。その上、ＷＯ２００４／１１４５０９Ａ１とは異なり、本発明の実施形態は、ゲートバウンスを軽減するが悪化されない。
【００２０】
代わりに、バイアスダイオードがドライバに実装される場合には、このようなターンオンパスダイオード（turn-on path diode）は要求されない。
【００２１】
本発明の或る実施形態による解決策は、同じ数のピン、即ち、ドレインピン、ゲートピン、ソースピンを維持しつつ、金属酸化膜半導体電界効果トランジスタ（MOSFET）のパッケージの範囲内で統合されてもよい。これは、外部回路又は複雑な駆動体系の必要性を回避する。更に、これは、同期整流器（SR）のゲートターミナルとドレインターミナルとの間のキャパシタンスを気に掛けなくてもよくなり、アバランシェ崩壊レベルをより規定することができるような、より柔軟なデバイス構造設計を可能とする。それ故、ＭＯＳＦＥＴの他のパラメータ、例えば、オン状態における同期整流器（SR）のドレインターミナルとソースターミナルとの間のレジスタンスが更に改良されてもよい。
【００２２】
本発明の好ましい実施形態の利点は、以下のように要約することができる。
・前縁エッジ遷移（leading edge transition）でのスイッチング損失の大幅な削減。
・電磁干渉（EMI）の削減。
・従来技術のパワーＭＯＳＦＥＴ（prior art power MOSFET）において、同期電界効果トランジスタ（sync FET）間の最大電圧ピークは、バックコンバータ（buck converter）の入力電圧のほぼ２．５倍以下に決定されていた、それ故、アバランシェ崩壊損失（avalanche break down loss）を回避するために、デバイスをそのレベルに設計することができ、これは、逆回復が生じる限りは保証されない。
・クリティカルゲートドライブタイミング（critical gate drive timing）の要求がない。
・低電流、高インピーダンスの従来のゲートを用いることができる。
・ミラーフィードバックキャパシタンスＣｒｓｓが、クリティカルにならないことがわかる。それ故、パラメータの最適化に関連したトレードオフが削減される。
・３つのピン、即ち、ドレインピン、ゲートピン、ソースピンを伴うディスクリートの解決策。
【００２３】
本発明の実施形態は、例えば、ノート型パーソナルコンピュータ（PC）用のパワーサプライにおいて、グラフィックカードにおいて、及び、高電流高周波数同期バック直流−直流コンバータアプリケーションのための完全に正規化された駆動系モジュール又はパワー出力ステージのような、統合した駆動系モジュール等の製品に関連した半導体において、電圧レギュレータモジュール（VRM）又はＰＯＬ（point of load）のようなアプリケーションに用いられてもよい。
【００２４】
本発明の実施形態は、統合した解決策及びディスクリートの解決策の双方並びに同期バック及びブーストコンバータのような異なる同期整流器コンバータを対象にしてもよい。
【００２５】
本発明の実施形態は、同期バックコンバータ及びブーストコンバータ、即ち、逆回復及びゲートバウンスにおいて、２つの最も関連性のあるスイッチング損失メカニズムの存在を軽減する。スイッチング損失の削減は、電圧レギュレータモジュール（VRM）又はＰＯＬのような、高周波数における大きな利点、高電流アプリケーションであるより効果的なコンバータに通じる。
【００２６】
本発明のこれら及び他の態様は、後述する実施形態を参照することで明らかであり、解明される。
【発明を実施するための最良の形態】
【００２７】
同一の参照符号が、図１Ａから図４Ｄにおいて対応するパーツに用いられている。
【００２８】
本発明による提案した解決策をより理解するために、同期バック動作の知見が一例として図１Ａ、図１Ｂ及び図１Ｃに表されている。図１Ａは、回路装置を示しており、図１Ｂ及び図１Ｃは、金属酸化膜半導体電界効果トランジスタ（参照符号２０を伴うMOSFET）のモデルを含む同期バックコンバータ１０の動作ダイアグラムを示している。
【００２９】
図１Ｂのエネルギ波形は、同期バックコンバータ１０の損失パターンＬＳを例示している。高い損失は、スイッチングの一時的な間、特に制御電界効果トランジスタ３０において生じる。
【００３０】
図１Ｂにおいてスイッチングノード電圧Ｖｘの前縁エッジ遷移ＬＥをより詳しく参照すると、双方のスイッチにおける多大な損失ＬＣ，ＬＳ、即ち、制御電界効果トランジスタユニット３０における多大な損失ＬＣ、及び同期電界効果トランジスタユニット４０における多大な損失ＬＳの原因である、制御電界効果トランジスタ３０のチャネル（図１ＣにおけるトレースｉｃｎＣ）を流れる、過電流ピークの存在がわかる。
【００３１】
図１Ｃにおけるこの電流ピークは、基本的に３つの効果、即ち、同期電界効果トランジスタ４０のボディダイオード（body diode）の逆伝導（reverse conduction）（図１ＣにおけるトレースｉｄｉｏＳ）、ゲートバウンスによる同期電界効果トランジスタ４０のチャネル伝導（channel conduction）（図１ＣにおけるトレースｉｃｎＳ）、及び容量性電流（capacitive current）から生じる。本発明による実施形態は、同期電界効果トランジスタ４０のゲートドライブ４２を修正することにより、最初の２つの電流成分の軽減を提案する。提案した解決策は、最も関連性のある寄生成分（parasitic component）が示される図２Ａ及び２Ｂのダイアグラムに示すように、同一のデバイスパッケージにおいて統合されてもよい。
【００３２】
新たな同期電界効果トランジスタ４０は、ゼロ損失で、即ち、ゼロの逆回復に関連した損失、ゼロのゲートバウンスに関連した損失、及びゼロのアバランシェ崩壊に関連した損失を伴ってスイッチすることが意図されるので、トゥルーソフトスイッチング同期整流器（true-soft switching SR）として実施されてもよい。
【００３３】
基本的には、ゼロボルトの僅かに上である閾値下ゲート電圧（sub-threshold gate voltage）（例えば、１．５ボルトの典型的な閾値電圧を持つデバイスにおける０．５ボルト）が適用される。その際に、ボディダイオードの特性、特に動的挙動は、逆回復電流が外部のピンからもはや観察されないポイント以下まで大幅に改善する。
【００３４】
ボディダイオードの逆回復のこのような除去は、ゲートパス７０にダイオード５２を追加することにより第１の実施形態として実施され、このダイオード５２が同期電界効果トランジスタ４０をオフしたとき順方向にバイアスがかかる（トゥルーソフトスイッチング同期整流器を示す図２Ｂを参照）。
【００３５】
このフェーズの間において、適切な外部のゲートレジスタンスＲＧＸを用いて、パワーＭＯＳＦＥＴの入力キャパシタンスは、含まれたゲートダイオードの順方向放電電圧に下がるまで放電し、これにより、バイアス電圧手段５０が所望の閾値下レベル内にあることを提供する。また、バイアスダイオード５２に対して逆並列になるダイオード５４は、ゲートにおいてターンオン電流パスを可能にするために用いられる。
【００３６】
図１Ｃに描かれるように、同期電界効果トランジスタユニット（参照符号４０を伴うsync FET）のドレインソース間電圧が上昇するときに、ゲートバウンスに関連した損失が開始する。大きなｄｖ／ｄｔ（時間ｔに対する電圧ｖの微分係数）は、ゲートドレイン間キャパシタンスＧＧＤ（ゲートＧとドレインＤとの間の逆伝達キャパシタンス）を介して電流を引き起こし、この電流は、チャネルがターンオンし、損失が生じるまでゲート電圧を増加させる。
【００３７】
ｄｖ／ｄｔ遷移の間におけるゲート電圧の上昇を軽減するために、代替の低インピーダンスパス７０が、ゲートソース間キャパシタンスＣＧＳ（ゲートＧとソースＳとの間のキャパシタンス）と並列になるように含まれる（トゥルーソフトスイッチング同期整流器を示す図２Ａを参照）。
【００３８】
この低インピーダンスパス７０は、ドレインソース間電圧が上昇を開始するとすぐに活性状態になる。第１の実施形態のように、ＭＯＳＦＥＴスイッチ６２は、図２Ｂに示すように、低インピーダンスパス７０を実行するために用いられる。スイッチ６２は、パワースイッチ４０のゲート電圧に関するクランピング手段６０（図２Ａ参照）として動作する。クランピングスイッチ６２のゲートは、パワースイッチ４０のドレインＤに接続されている。
【００３９】
パワースイッチ４０のドレインソース間電圧がクランピングスイッチ６２の閾値を超えて上昇するとすぐに、クランピングスイッチ６２がオンになり、これにより、ゲートバウンスフェーズが開始するときにゲートパス７０を自動的に短絡する。ゲートバウンスの軽減に関する本発明の有効性は、パワースイッチ４０のゲートレジスタンスＲＧＸに強く依存する。
【００４０】
クランピングスイッチ手段６０、具体的には、図２Ａ，２Ｂに示すようなクランピング電界効果トランジスタユニット６２は、スイッチノード電圧が上昇を開始するとすぐにゲート電圧を閾値レベル下にするように設計される。
【００４１】
パワースイッチにおけるドレインソース間電圧がポジティブであるときはいつでもパワースイッチをオフにするためにクランピングスイッチが用いられるＵＳ６４２１２６２Ｂ１とは異なり、本発明の本実施形態においては、クランピングスイッチ６０の使用は、ゲートバウンスを回避するため、ひいてはデバイスのオフ状態を維持するために、低抵抗ゲートパス７０を提供するためであり、換言すると、クランピングスイッチ６０は、パワーデバイスのオフ状態を維持するが、パワーデバイスをオフにしない。これは、ＵＳ６４２１２６２Ｂ１に関して２つの主要な違い、即ち、クランピングスイッチ６０に関する制御ストラテジ、及びパワースイッチのドレインソース電圧の感知手段を意味する。
【００４２】
クランピングスイッチ６０は、以下の特性を表す。
・パワーＭＯＳＦＥＴ（デバイス４０）のポリシリコンゲートレジスタンスよりも少なくとも低い、オン状態における（オンの）低いドレインソース間レジスタンスＲＤＳ。本発明の最大の利点は、低ゲートレジスタンスＲＧを特徴とするパワーＭＯＳＦＥＴで得られる（図１Ａ、図２Ａ、図２Ｂを参照）。
・低閾値電圧、好ましくは０．５ボルトと１ボルトとの間である。
・最大ゲート電圧は、パワーＭＯＳＦＥＴのブレークダウン電圧（break down voltage）に等しい。
・Ｎチャンネルである。
【００４３】
パワーＭＯＳＦＥＴのブレークダウン電圧に等しい最大ゲート電圧が容易に達成することができない場合は、この際、以下のオプションを選択することができる。
・クランピングスイッチのゲート電圧を削減するための、クランピング電界効果トランジスタ６２のゲートにおける直列キャパシタンス（直列容量）の使用。
・クランピング電界効果トランジスタ６２のゲートの同期電界効果トランジスタドライバへの結合。即ち、同期電界効果トランジスタドライバがクランピング電界効果トランジスタ６２を制御する。この場合において、４つのピン（第１のゲート、第２のゲート、ドレイン、ソース）を伴ってディスクリートに解決する場合に、スイッチノード電圧を監視する知的ドライバ（intelligent driver）が提供される。
【００４４】
クランピング電界効果トランジスタ６２のゲートは、パワーＭＯＳＦＥＴのドレインＤ（図２Ａ，２Ｂを参照）に接続されるならば、このとき、同期電界効果トランジスタ４０の出力キャパシタンスが増加される。これは、スイッチノード立ち上がりエッジ遷移（switch node falling edge transition）で有益である。
【００４５】
図２Ａ，２Ｂによる典型的な実施形態においては、パワーＭＯＳＦＥＴのドレインソース間電圧がクランピング電界効果トランジスタ６２の閾値電圧よりも高いかぎり、同期電界効果遷移ドライバがオフ状態であることを保証する。そうでなければ、ゲートドライブ４２、特に、クランピング電界効果トランジスタ６２が突発的にオンになる場合において、クランピング電界効果トランジスタ６２を伴うゲートドライバ出力を短絡する可能性がある。このようなクランピング電界効果トランジスタ６２が突発的にオンになることは、通常動作下において防止されるが、ゲートドライバ４２における標準的な短絡回路プロテクションにより、及び／又は、スイッチノード電圧を監視することにより、ゲートドライバ４２を短絡から保護することができる。
【００４６】
ゲート電圧バイアス手段５０により、バイアス電圧は、ダイオード５２，５４によりゲートで実行される。従って、逆並列ダイオード（anti-parallel diode）５４は、反対方向の電流フローを可能にすることを提供する。ダイオード５２，５４は、ＭＯＳＦＥＴパッケージの内部又は外部に配置されてもよい。ＭＯＳＦＥＴパッケージの内部にダイオード５２，５４を持つ利点は、パワーＭＯＳＦＥＴの閾値電圧の温度依存性が、ダイオード５２，５４の順方向電圧の温度依存性で補償されることである。
【００４７】
これに対し、ダイオード５２，５４がＭＯＳＦＥＴパッケージの外部である場合には、熱が良く分散され、これは、高スイッチング周波数では重要である。図２Ｃに示すように、バイアスダイオード５２がゲートドライバ４２に配置される場合には、ターンオンパス用のダイオード５４がなくてもよい。エネルギ回復を可能とするために、ターンオンパス用のダイオード５４が、電圧ソースＶＤＲＶにより交換されてもよい。
【００４８】
ゲート電圧をバイアス電圧レベルからそらせるために、ゲートドライブ４２の寄生インダクタンス（parasitic inductance）が発生し、このように、寄生インダクタンス、特に、ソースインダクタンスが削減されるべきであり、そうでなければ、ゲートパス７０のレジスタンスは、これらの効果を最小にするために増加されるべきである。このようなゲートパス７０のレジスタンスの増加は、図２Ｃに示すように、外部レジスタンスＲＧＸにより、又は、ターンオンパスが高レジスタンスを表さない態様でのバイアスダイオード５２との直列において実現される。
【００４９】
高インピーダンスターンオフパスを回避するために、クランピングスイッチ６０，６２は、例えば、パワースイッチの故障時にクランピングスイッチ６０を統合することにより、ターンオフパス（turn-off path）のインピーダンスが最小になる態様で、ゲート、及びパワースイッチのソースとの並列で設けられる。図２Ａ，２ＢのインダクタンスＬＧ及びＬＳは、パッケージの寄生インダクタンスを表す。
【００５０】
更に、図２Ｃのインピーダンスパス７０が図２Ａ，２Ｂのインピーダンスパス７０に比べて高くなっている限りにおいては、図２Ａ，２Ｂのインピーダンスパス７０と図２Ｃのインピーダンスパスとの間で区別されるべきである。この状況において、内部ノードＮＧ，ＮＳは、図２Ａ，２Ｂにおけるダイで定義されてもよく、クランピングスイッチ６０，６２は、パッケージの寄生インピーダンスを回避するために、内部ゲートダイノードＮＧと内部ソースダイノードＮＳとの間で接続される。
【００５１】
全体として、３つの新たな成分が従来のＭＯＳＦＥＴに追加されることが図２Ｂから得られる。即ち、
・ゼロボルトを超えてゲート電圧にバイアスをかけるための第１のダイオード５２。
・ターンオン用の電流パスを供給する第２のダイオード５４。
・クランピング電界効果トランジスタ６２。
【００５２】
正確なシミュレーションは、従来の同期電界効果トランジスタを伴う図２Ａ，２Ｂ，２Ｃにおけるトゥルーソフトスイッチング同期整流器デバイスの性能を比較するために用いられる。図３Ａ，３Ｂ，３Ｃ，３Ｄは、スイッチノード前縁エッジ遷移ＬＥの間における同期バックコンバータのダイアグラムを示している。
【００５３】
以下は、同期電界効果トランジスタ４０のゲートドライブパス７０に関する関連性のあるパラメータのリストである。
・ゲートレジスタンスＲＧ；0.5 Ohm
・ソースインダクタンスＬＳ；600pH（p=pico=10-12；H=Henry）
・全ゲートインダクタンス（ソースインダクタンスＬＳは含まれない）；2.4nH（n=nano=10-9）
【００５４】
ゲートドライバは、双方のエッジにおいて４０ｎｓの予め決められた好ましいデッドタイムを伴う従来になるようにモデル化される。
【００５５】
図３Ａ，３Ｂ，３Ｃ，３Ｄの疑似波形を参照すると、大きいエネルギ損失は、第１の電圧がｖｄｓｄＳにおいて上昇する間に生じることがわかる。この時間間隔の間、同期電界効果トランジスタにおける３つの大きい損失メカニズムは、パワー損失、即ち、逆回復、ゲートバウンス及びブレークダウンの原因となる。
【００５６】
上記時間間隔における制御電界効果トランジスタ３０及び同期電界効果トランジスタ４０の双方におけるエネルギ損失は、約３．９マイクロジュールである（１メガヘルツのスイッチング周波数で３．９ワット）。
【００５７】
図４Ａ，４Ｂ，４Ｃ，４Ｄは、本発明の実施形態によるトゥルーソフトスイッチング同期整流器ＭＯＳＦＥＴ１００を用いた同期バックコンバータのシミュレーション結果を示している。回路配置（装置）のパラメータ（制御ＭＯＳＦＥＴ３０及び同期ＭＯＳＦＥＴ４０を含む）は、外部レジスタＲＧＸ（図２Ｃを参照）が2.5Ohmに等しいことを除いて、図３Ａ，３Ｂ，３Ｃ，３Ｄのシミュレーションに適合した値に調節され、これは、誘導作用の鈍化を補助する同期ＭＯＳＦＥＴ４０のゲートパス７０において用いられる。用いられたクランピングＦＥＴは、パワーＦＥＴよりも１０倍小さい（即ち、約６０ミリオームスイッチ）。その閾値電圧は、１ボルトに調節される。ダイオードは、低寄生キャパシタンスを伴う、一般的な使用の従来のものである。
【００５８】
図４Ａ，４Ｂ，４Ｃ，４Ｄから得られるように、シミュレーションの結果は、本実施形態が、ダイオードの逆回復を効果的に除去するとともに、ゲートバウンスに関連した損失を事実上除去することを示している。結果として、バイアスダイオード５２及びクランピング電界効果トランジスタ６２の損失を含む、前縁エッジＬＥの内部における全てに渡る損失エネルギは、３．９ｍＪから１．５ｍＪへ大幅に削減される。
【００５９】
更に、ドレインソース間電圧及びドレイン電流ピークは、最小になり、これにより、アバランシェ崩壊の感受性を改善するとともに、電磁干渉（ＥＭＩ）を削減する。
【００６０】
本発明よる実施形態の全ての実現可能性を保証するために、
・パワースイッチ及びクランピングスイッチ６０のゲートレジスタンスＲＧは、可能な限り低くすべきであり、及び／又は、
・クランピングスイッチ６０の最大ゲート電圧は、パワースイッチのアバランシェ崩壊電圧と同じ高さにすべきであり、及び／又は、
・クランピングスイッチ６０のドレインは、クランピングスイッチ６０を統合する場合にパワースイッチのゲートに接続されるべきであり、及び／又は、
・或るゲートレジスタンスは、誘導作用を軽減するために、ゲートパス７０に供給されるべきである。
【００６１】
全体として、比率ＧＧＤ／（ＧＧＳ+ＧＧＤ）のような、オン状態における（オンの）正規化されたドレインソース間レジスタンスＲＤＳ及び他の正規化された関連性のあるパラメータを伴うパワーデバイス用のゲート回路手段並びに対応する動作方法は、本発明の本実施形態により提案されている（ＧＧＤは、逆伝達又はゲートドレイン間キャパシタンスであり、ＣＧＳは、ゲートソース間キャパシタンスである）。
【００６２】
効果的に、本発明の本実施形態において、従来のパワーＭＯＳＦＥＴの状態における"ボディ効果（body effect）"は、公称閾値電圧を低くすることなく生かされる（概して、約２ボルト）。追加的に、ゲートバウンスの問題は、本発明により解決に努められ、回路配置１００は、ゲートバウンスを軽減することを提案し、同時に、逆回復を除去するとともに伝導性を改善するために"ボディ効果"を生かす。
【００６３】
この状況において、３つの態様の組み合わせ、即ち、"ボディ効果"を生かすためのゲートバイアス手段、ゲートバウンスを回避するためのクランピング手段、及び動作のシーケンスが重要である。
【００６４】
これらの３つの態様は、パワー損失を削減するために"ボディ効果"を生かすＵＳ５９２９６９０に開示されていない。
【００６５】
しかしながら、このようなパワー損失の削減だけでは、ゲートバウンスに関連した損失を悪化さえさせるので、従来のパワーＭＯＳＦＥＴの状態において十分ではない。技術的手段は、本発明の好ましい実施形態において適用される。即ち、逆回復の除去、伝導性の改善、及びゲートバウンスの回避は、スイッチノードリンギングとは独立して、大幅に削減され、パワー損失を最小にするために効果的である。
【００６６】
要約すると、スイッチング回路装置は、電界効果トランジスタ４０と、電界効果トランジスタ４０のゲート電圧にバイアスをかける、特に、電界効果トランジスタ４０のゲート電圧を或る閾値、特に或る正の閾値レベル下にする回路５０，５２，５４，６０，６２とを有している。実施形態においては、逆回復及びゲートバウンスが同時に軽減される。一実施形態においては、バイアス回路は、電界効果トランジスタ４０のゲート電圧にバイアスをかけるために、電界効果トランジスタ４０のゲートＧと直列に接続されたバイアスダイオード５２と、電界効果トランジスタ４０のゲート電圧を或る閾値、特に或る正の閾値レベル下にするために、電界効果トランジスタ４０のゲートＧと電界効果トランジスタ４０のソースＳとの間に接続されたクランピング電界効果トランジスタユニット６２とを有している。
【００６７】
特許請求の範囲において、電界効果トランジスタ４０は、特に、少なくとも１つの同期電界効果トランジスタであってもよい。電界効果トランジスタ４０のゲート電圧にバイアスをかける回路５０，５２，５４，６０，６２は、電界効果トランジスタ４０のゲート電圧を特に、或る閾値、特に或る正の閾値レベル下にしてもよい。バイアス手段５０，５２，５４は、特に、電界効果トランジスタ４０のゲート電圧にバイアスをかけるための、電界効果トランジスタ４０のゲートに直列に接続された少なくとも１つのバイアスダイオード５２であってもよい。クランピングスイッチ手段６０，６２は、電界効果トランジスタ４０のゲート電圧を特に、或る閾値、特に或る正の閾値レベル下にするための、電界効果トランジスタ４０のゲートＧと電界効果トランジスタ４０のソースとの間に接続された少なくとも１つのクランピング電界効果トランジスタユニット６２であってもよい。第２のダイオード５４は、特に、バイアスダイオード５２を流れる電流フローとは反対方向の電流フローを可能とするための、逆並列ダイオード及び／又はターンオンパスダイオードであってもよい。ドライバユニット４２は、特に、少なくとも１つのゲートドライブであってもよく、バイアス回路がドライバユニット４２に設けられてもよい。ゲートパス７０は、特に、ｄｖ／ｄｔ遷移の間におけるゲート電圧の上昇を軽減するための、電界効果トランジスタ４０のゲートＧから電界効果トランジスタ４０のソースＳへのキャパシタンスＣＧＳと並列の低インピーダンスパスであってもよい。ゲートパス７０は、電界効果トランジスタ４０のドレインＤから電界効果トランジスタ４０のソースＳへの電圧が特に或る閾値よりも上に上昇し始めるとすぐに、活性状態になってもよい。ゲートレジスタユニットＲＧＸは、逆並列ダイオード及び／又はターンオンパスダイオード５４のパスがゲートレジスタユニットＲＧＸを含まない態様で、特に外部から、バイアスダイオード５２とともに直列になっていてもよい。
【００６８】
上述した実施形態は、本発明を限定するよりもむしろ例示であり、特許請求の範囲の範囲から逸脱することなく当業者が多くの代替の実施形態を設計することができるだろうことに留意すべきである。特許請求の範囲においては、括弧の間における如何なる参照符号も、特許請求の範囲の限定するものとして解釈されるべきではない。"有する"という用語は、特許請求の範囲において記載されたもの以外の他のエレメント又はステップの存在を除外しない。エレメントの単数表記は、これらのエレメントの複数の存在を除外しない。本発明は、複数の別個のエレメントを有するハードウェアによって、及び／又は適切にプログラムされたプロセッサによって実装されてもよい。複数の手段を列挙するデバイスクレームにおいては、複数のこれらの手段は、ハードウェアの一及び同一のアイテムにより具体化されてもよい。或る大きさが相互に異なる従属項において開示されているという単なる事実は、これらの大きさの組み合わせが利点のために用いられないことを示さない。
【図面の簡単な説明】
【００６９】
【図１】図１Ａは、同期バックコンバータの実施形態の原理回路ダイアグラムを図式化して示す図である。図１Ｂは、図１Ａの同期バックコンバータの原理動作ダイアグラムを図式化して示す図であり、波形が或るアプリケーションの例を参照している。図１Ｃは、前縁エッジ遷移に関する図１Ａの同期バックコンバータの原理動作ダイアグラムを図式化して示す図であり、説明文における名称は、制御電界効果トランジスタユニットの形跡を参照する説明文中の文字Ｃ、及び同期電界効果トランジスタユニットの形跡を参照する説明文中の文字Ｓを伴う図１Ａ、１Ｂを参照している。
【図２】図２Ａは、本発明の方法により動作される、本発明による高効果コンバータのための同期整流器スイッチの実施形態の原理回路ダイアグラムを図式化して示す図である。図２Ｂは、図２Ａの高効果コンバータのための同期整流器スイッチのより詳細な原理回路ダイアグラムを図式化して示す図である。図２Ｃは、ゲートドライバに組み込まれたゲートバイアスダイオードの実施形態の原理回路ダイアグラムを図式化して示す図であり、ターンオンパス用のダイオードは要求されない。
【図３】図３Ａ，３Ｂ，３Ｃ，３Ｄは、前縁エッジ遷移に関する同期バックコンバータの実施形態のそれぞれの原理動作ダイアグラムを図式化して示す図である。
【図４】図４Ａ，４Ｂ，４Ｃ，４Ｄは、本発明による同期バックコンバータの実施形態のそれぞれの原理動作ダイアグラムを図式化して示す図である。
【符号の説明】
【００７０】
１００  トゥルーソフトスイッチング同期整流手段、特に、トゥルーソフトスイッチング同期整流器ＭＯＳＦＥＴ
１０  同期バック変換ユニット又は同期バックコンバータ
２０  金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
３０  制御電界効果トランジスタユニット
３２  制御電界効果トランジスタユニット３０のドライバユニット、特に、ゲートドライブ
４０  同期電界効果トランジスタユニット
４２  同期電界効果トランジスタユニット４０のドライバユニット、特に、ゲートドライブ
５０  電圧バイアス手段、特に、ゲート電圧バイアス手段
５２  電圧バイアス手段５０の第１のダイオード、特に、バイアスダイオード
５４  電圧バイアス手段５０の第２のダイオード、特に、ターンオンパスダイオード
６０  クランピングスイッチ手段又はクランピングスイッチユニット、特に、ＭＯＳＦＥＴスイッチ
６２  クランピング電界効果トランジスタユニット
７０  ゲートパス、特に、低インピーダンスパス
Ｄ  同期電界効果トランジスタユニット４０のドレイン
Ｇ  同期電界効果トランジスタユニット４０のゲート
ＬＣ  制御電界効果トランジスタユニット３０の損失又は損失パターン
ＬＥ  スイッチングノード電圧ＶＸの前縁エッジ又は前縁エッジ遷移
ＬＳ  同期電界効果トランジスタユニット４０の損失又は損失パターン
ＮＧ  内部ゲートダイオード
ＮＳ  内部ソースダイオード
ＲＧＸ  ゲートレジスタ、特に、外部ゲートレジスタユニット
Ｓ  同期電界効果トランジスタユニット４０のソース
ＶＸ  スイッチングノード電圧
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ−２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【国際調査報告】
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