(57)【要約】【課題】  抵抗が低減されたｆｉｎＦＥＴ及びその製造方法を提供する【解決手段】  （１）基板を準備するステップと、（２）基板上にｆｉｎＦＥＴの少なくとも１つのソース／ドレイン拡散領域を形成するステップとを含む、ｆｉｎＦＥＴの製造方法を提供する。各々のソース／ドレイン拡散領域は、（ａ）非シリサイド化シリコンの内部領域と、（ｂ）非シリサイド化シリコン領域の上面及び側壁の上に形成されたシリサイドとを含む。【選択図】      図１
2009521113.tif 000002
【特許請求の範囲】
【請求項１】
ｆｉｎＦＥＴを製造する方法であって、
基板を準備するステップと、
前記基板上に前記ｆｉｎＦＥＴの少なくとも１つのソース／ドレイン拡散領域を形成するステップと
を含み、
各々のソース／ドレイン拡散領域は、
非シリサイド化シリコンの内部領域と、
前記非シリサイド化シリコン領域の上面及び側壁の上に形成されたシリサイドと
を含む、
方法。
【請求項２】
前記基板上に前記ｆｉｎＦＥＴの少なくとも１つのソース／ドレイン拡散領域を前記形成するステップは、前記ソース／ドレイン拡散領域内のシリコン−シリサイド界面の表面積を増加させるステップを含む、請求項１に記載の方法。
【請求項３】
前記基板上に少なくとも１つのソース／ドレイン拡散領域を前記形成するステップは、
前記基板上にシリコン領域を形成するステップと、
前記領域内の前記シリコンの１つ又は複数の部分を多孔質シリコンに転化させるステップと
を含む、請求項１に記載の方法。
【請求項４】
前記領域内の前記シリコンの１つ又は複数の部分を多孔質シリコンに前記転化させるステップは、非接触式陽極酸化プロセスを用いて、前記領域内の前記シリコンの１つ又は複数の部分を多孔質シリコンに転化させるステップを含む、請求項３に記載の方法。
【請求項５】
前記領域内の前記シリコンの１つ又は複数の部分を多孔質シリコンに前記転化させるステップは、アニール処理を用いて前記基板から前に注入されたドーパントの部分を除去するステップをさらに含む、請求項４に記載の方法。
【請求項６】
スペーサを用いて、所定の距離だけ前記ｆｉｎＦＥＴのゲート領域から前記多孔質シリコンを分離するステップをさらに含む、請求項４に記載の方法。
【請求項７】
前記基板上に少なくとも１つのソース／ドレイン拡散領域を前記形成するステップは、
前記基板上に金属層を堆積させるステップと、
前記金属を少なくとも前記多孔質シリコンと反応させて、前記シリコン領域の上面及び側壁の上にシリサイドを形成するステップと
をさらに含む、請求項３に記載の方法。
【請求項８】
前記基板上に所定の仕事関数を有するゲートを形成するステップをさらに含む、請求項１に記載の方法。
【請求項９】
基板上に形成された少なくとも１つのソース／ドレイン拡散領域
を含み、
各々のソース／ドレイン拡散領域は、
非シリサイド化シリコンの内部領域と、
前記非シリサイド化シリコン領域の上面及び側壁の上に形成されたシリサイドと
を含む、
ｆｉｎＦＥＴ。
【請求項１０】
各々のソース／ドレイン拡散領域は、増加した表面積を有するシリコン−シリサイド界面をさらに含む、請求項９に記載のｆｉｎＦＥＴ。
【請求項１１】
前記非シリサイド化シリコン領域の前記上面及び側壁の上に形成された前記シリサイドと、前記ｆｉｎＦＥＴのゲート領域との間の距離はスペーサ幅に基づく、請求項９に記載のｆｉｎＦＥＴ。
【請求項１２】
前記スペーサは、１０ｎｍから１００ｎｍまでの幅を有する、請求項１１に記載のｆｉｎＦＥＴ。
【請求項１３】
ゲートをさらに含み、
前記ゲートの仕事関数は、前記ソース・ドレイン拡散領域の仕事関数に実質的等しい、請求項９に記載のｆｉｎＦＥＴ。
【請求項１４】
前記シリサイドは、１０マイクロオームｃｍから１００マイクロオームｃｍまでの抵抗率を有する、請求項９に記載のｆｉｎＦＥＴ。
【請求項１５】
請求項９から請求項１４までのいずれか１項に記載のｆｉｎＦＥＴを含む基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスの製造に関し、より具体的には抵抗が低減されたｆｉｎＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
ｆｉｎＦＥＴは、フィンの２つの対向する側壁の上、又はフィンの２つの対向する側壁及び上面の上にゲート導体を有する、狭いフィン（例えば、シリコンの）を含むトランジスタである。ｆｉｎＦＥＴの全抵抗は、ｆｉｎＦＥＴのソース／ドレイン領域内のシリサイド層とシリコンの間の界面の面積によって揺るぎなく決定される。従来のｆｉｎＦＥＴは、ｆｉｎＦＥＴのソース／ドレイン領域内のシリコンの上面部分の上に形成されたシリサイドを含むことがある。
【０００３】
【非特許文献１】Ａ．Ｅｌ−Ｂａｈａｒ、Ｙ．Ｎｅｍｉｒｏｖｓｋｙ、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、７７巻、２号、２０００年７月１０日、ｐ２０８−２１０．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、そのようなｆｉｎＦＥＴは、フィンの上面の使用可能な小さな面積のため、望ましくない高抵抗を示す。したがって、改善されたｆｉｎＦＥＴ及びその製造方法が望まれる。
【課題を解決するための手段】
【０００５】
本発明の第１の態様において、ｆｉｎＦＥＴを製造する第１の方法が提供される。第１の方法は、（１）基板を準備するステップと、（２）基板上にｆｉｎＦＥＴの少なくとも１つのソース／ドレイン拡散領域を形成するステップとを含む。各々のソース／ドレイン拡散領域は、（ａ）非シリサイド化シリコンの内部領域と、（ｂ）非シリサイド化シリコン領域の上面及び側壁上に形成されたシリサイドとを含む。
【０００６】
本発明の第２の態様において、第１の装置が提供される。第１の装置は、基板上に形成された少なくとも１つのソース／ドレイン拡散領域を含むｆｉｎＦＥＴである。各々のソース／ドレイン拡散領域は、（１）非シリサイド化シリコンの内部領域と、（２）非シリサイド化シリコン領域の上面及び側壁上に形成されたシリサイドとを含む。
【０００７】
本発明の第３の態様において、第１のシステムが提供される。第１のシステムは、基板上に形成された少なくとも１つのソース／ドレイン拡散領域を有するｆｉｎＦＥＴを含む基板である。各々のソース／ドレイン拡散領域は、（１）非シリサイド化シリコンの内部領域と、（２）非シリサイド化シリコン領域の上面及び側壁上に形成されたシリサイドとを含む。本発明のこれらの及び他の態様により、多くの他の態様が提供される。
本発明の他の特徴及び態様は、以下の詳細な説明、添付の特許請求の範囲、及び添付図面からより完全に明らかとなるであろう。
【発明を実施するための最良の形態】
【０００８】
本発明は、改善されたｆｉｎ  ＭＯＳＦＥＴ（ｆｉｎＦＥＴ）及びその製造方法を提供する。より具体的には、本発明は、ｆｉｎＦＥＴの少なくとも１つのソース／ドレイン拡散領域内のシリコンの上面及び側壁上に形成されたシリサイドを有するｆｉｎＦＥＴ及びその製造方法を提供する。このように、ソース／ドレイン拡散領域は、シリサイドによってほぼ取り囲まれた内部非シリサイド化領域（例えば、シリコン）を含む。従って、ｆｉｎＦＥＴのソース／ドレイン拡散領域内のシリサイドとシリコンの界面の面積は、従来のｆｉｎＦＥＴに比べて増加する。その結果、本発明の実施形態によって製造されるｆｉｎＦＥＴの抵抗は、従来のｆｉｎＦＥＴに比べて低減することができる。
【０００９】
上述のソース／ドレイン拡散領域内のシリコンの部分の周りにシリサイドを形成するために、ソース／ドレイン拡散領域内のシリコンの部分を多孔質シリコンに転化させることができる。その後、金属層を基板上に堆積させることができる。シリサイド化を用いて金属を基板のシリコンと反応させて、シリサイドを上述のソース／ドレイン拡散領域内のシリコンの部分の周りに形成することができる。このように、本発明は、改善されたｆｉｎＦＥＴ及びその製造方法を提供する。
【００１０】
図１（Ａ）−（Ｄ）はそれぞれ、ソース／ドレイン拡散領域及びゲート領域を有する本体領域が本発明の実施形態によって形成されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。図１（Ａ）−（Ｄ）を参照して、基板１００を準備することができる。基板１００は、シリコン・オン・インシュレータ（ＳＯＩ）層を含むことができる。代替的に、基板１００は、バルク基板層を含むことができる。低減されたソース・ドレイン抵抗を有するｆｉｎＦＥＴを製造する方法がＳＯＩ基板に関連して以下に説明されるが、本発明は、バルク基板上の低減されたソース・ドレイン抵抗を有するｆｉｎＦＥＴを製造する方法を含む。このような方法には、異なる分離法を用いることができる。
【００１１】
基板１００は、酸化物（例えば、埋め込み酸化物）層１０４上に形成されたシリコン（例えば、単結晶シリコン）層１０２を含むことができる。ＲＩＥ又は別の適切な方法を用いて、シリコン層１０２の部分を除去して本体領域１０６を形成することができる。本体領域１０６は、少なくとも１つのソース／ドレイン拡散領域を含み、ゲート・チャネル領域１０８を画定することができる。さらに、本体領域１０６は、１つ又は複数のソース／ドレイン接触領域１０７を含むことができる。例えば、本体領域１０６は、第１のソース／ドレイン拡散領域１１０と、第２のソース／ドレイン拡散領域１１２とを含むことができる。化学気相堆積法（ＣＶＤ）又は別の適切な方法を用いて、本体領域１０６の周りに誘電体材料１１４及び／又は別の適切な材料の層を形成することができる。示されるように、本体領域１０６は、「犬用の骨」形のシリコン・アイランドとすることができる（本体領域は異なる形を有することができるが）。このように、本体領域１０６は、ソース／ドレイン拡散領域１１０、１１２内の増加した接触面積及び／又は電流密度の方向に垂直な面積を供給することができる。ソース−ドレインの電流密度は、主に多数キャリア流束によって決定される。多数キャリア流束は、ソース／ドレイン拡散領域とシリサイドの間の界面に垂直な電荷キャリア（電子又は正孔）のことを言う。ＮＦＥＴにおいては、ソース／ドレイン拡散領域は、高濃度でＮ型にドープされ、多数キャリア流束は電子からなる。ＰＦＥＴにおいては、ソース／ドレイン拡散領域は、高濃度でＰ型にドープされ、多数キャリアは正孔である。第１及び第２のソース／ドレイン拡散領域１１０−１１２間の本体領域１０６の一部分１１５は、製造中のｆｉｎＦＥＴのシリコン・フィンとして機能することができる。フィンは、約５０ｎｍから約５００ｎｍまでの高さｈと、約５ｎｍから約１００ｎｍまでの幅ｗ１とを有するものとすることができる（より大きな又はより小さな及び／又は異なる高さの範囲を用いることができるが）。このように、フィンは、本体領域１０６においてボリューム・インバージョン、高キャリア移動度、及び／又は電位のさらに進んだ制御をもたらすことができる完全に空乏化した本体動作を可能にするのに十分に狭くなるように設計することができる。その結果、製造中のｆｉｎＦＥＴは、平面型ＭＯＳＦＥＴよりも優れた「オン」／「オフ」電流比を与えることができる。
【００１２】
ＣＶＤ又は別の適切な方法を用いて、ポリシリコン材料層１１６又は別の適切な材料を基板１００の上に、そしてその上に窒化物層１１８又は別の適切な材料を堆積させることができる。ＲＩＥ又は別の適切な方法を用いて、ポリシリコン材料層１１６及び窒化物層１１８の部分を除去し、ポリシリコン材料層１１６及び窒化物層１１８を本体領域１０６のソース／ドレイン拡散領域１１０−１１２間の一部分の上に形成することができる。ポリシリコン材料層１１６及び誘電体層１１４は、製造中のｆｉｎＦＥＴのゲート１２０（例えば、ゲート領域又はスタック）として機能することができる。より具体的には、ポリシリコン材料層１１６は、ゲート導体層として機能することができる。さらに、窒化物層１１８は、ゲート・キャップ層として機能することができる。その結果、ゲート１２０は、本体領域１０６の複数の（例えば、３つの）側面の周りに形成することができる。例えば、３面ゲート１２０は、本体領域１０６の対向するほぼ垂直な側壁の部分及びその上面の一部分の上に形成することができる。ゲート１２０は、約１８ｎｍから約１３０ｎｍまでの長さｌを有するものとすることができる（より大きな又はより小さな及び／又は異なる長さの範囲を用いることができるが）。ゲート１２０の長さｌは、ｆｉｎＦＥＴ内に形成されるチャネル長を決定することができる。
【００１３】
図１−図８は、一定の尺度では描かれていない。例えば、例証の目的のために、フィンの幅ｗ１及びゲート導体層の幅ｗ２は、意図的に拡大されている。しかしながら、実際のｆｉｎＦＥＴデバイスにおいては、フィン及びゲート導体の幅ｗ１、ｗ２は両方ともに、これらの図面に示されるものより著しく狭い。
【００１４】
図２（Ａ）−（Ｄ）はそれぞれ、スペーサが本発明の実施形態によって本体領域及びゲート領域に隣接して形成されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。図２（Ａ）−（Ｄ）を参照すると、ＣＶＤ又は別の適切な方法を用いて、基板１００の上に窒化シリコン又は別の適切な材料の層を形成することができる。ＲＩＥ又は別の適切な方法を用いて窒化シリコン層の部分を除去し、スペーサ２００を本体領域１０６及びゲート１２０の側壁に隣接して形成することができる。スペーサ２００は、約１０ｎｍから約１００ｎｍまでの幅を有することができる（より大きな又はより小さな及び／又は異なる幅の範囲を用いることができるが）。スペーサ２００を形成するためのＲＩＥの際に、誘電体材料層１１４の部分を除去することができる。例えば、本体領域１０６のソース／ドレイン拡散領域１１０−１１２の上面上の誘電体材料層１１４の部分を除去することができる。
【００１５】
スペーサ２００は、後の処理の際にゲート導体層１１６の部分を保護するのに用いられる犠牲又は一時的なスペーサとして機能することができる。このように、スペーサ幅は、後に形成されるシリサイドが後述のようにｆｉｎＦＥＴの接合部に侵入するのを防止することができるような幅とすることができる。ソース／ドレイン拡散領域の接合領域へのシリサイドの侵入は、深刻な漏れ電流をもたらす可能性があるので防止しなければならない。
【００１６】
図３（Ａ）−（Ｄ）はそれぞれ、スペーサの１つ又は複数の部分が本発明の実施形態によって基板から除去されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。図３（Ａ）−（Ｄ）を参照すると、スピン・オン技術又は別の適切な方法を用いて、フォトレジスト層又は別の適切な材料の層を基板１００の上に堆積させることができる。フォトレジスト層は、マスクによりパターン付けして、後の処理（例えば、現像）の際にフォトレジスト層の部分を除去することができるようにすることができる。このように、トリム・マスク３００を形成することができる。上述のトリム・マスク３００はフォトレジストを含むが、幾つかの実施形態においては、トリム・マスクは、ハード・マスク材料を含むことができる。点線の囲み３０２、３０４は、後の処理の際にトリム・マスク３００によって露光することができる基板１００の部分を示す。例えば、トリム・マスク３００はＲＩＥ又は別の適切な方法の際に用いて、本体領域１０６のソース／ドレイン拡散領域１１０−１１２に隣接するスペーサ２００及び／又は誘電体材料層１１４の部分を除去することができる。このように、ソース／ドレイン拡散領域１１０−１１２（例えば、その側壁を含む）のより大きな面積が後の処理の際に露光され、これにより、そのソース／ドレイン拡散領域への接触を改善することができる。
【００１７】
図４（Ａ）−（Ｄ）はそれぞれ、多孔質シリコン４００が本発明の実施形態によってソース／ドレイン拡散領域１１０−１１２の内部に形成されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。図４（Ａ）−（Ｄ）を参照して、不純物原子（例えば、ドーパント）は、基板１００の露出部分の中に注入することができる。例えば、ソース／ドレイン拡散領域１１０−１１２のような、基板１００の露出部分をホウ素などでドープしてｐ＋不純物種層（これは後に多孔質シリコン４００に転化される）を形成することができる。ｐ＋ドープ層は、約５×１０１７ｃｍ−３から約１×１０２１ｃｍ−３までのピーク濃度を有するものとすることができる（より大きな又はより小さな及び／又は異なる濃度の範囲を用いることができるが）。ｐ＋ドープ層の厚さは、５ｎｍから１００ｎｍまでの範囲にあることが好ましい（より大きな又はより小さな厚さを用いることができるが）。ｐ＋ドープ層は、プラズマ浸漬注入によって形成されることが好ましい。代替的に、固体ソース・ドーピング、気相ドーピング、又は角度付きイオン注入法、或いはこれらの組合せを用いて、ｐ＋ドープ層を形成することができる。幾つかの実施形態において、ＣＶＤ窒化物又は別の適切な材料の薄層をマスクとして用いて基板１００の部分のドーピングを妨げることができる。
【００１８】
陽極酸化プロセスを用いて、ドープされた（例えば、ｐ＋ドープされた）シリコンを多孔質シリコンに転化させることができる。例えば、「背面接触を用いない交流電気化学法による多孔質シリコン層を形成する方法」と題する非特許文献１に記載されているような非接触式陽極酸化を用いて、多孔質シリコンを、接触する基板から電気的に絶縁されているＳＯＩ層内に形成することができる。こうした陽極酸化の際には、ＡＣ電圧励振を基板１００に印加することができ、絶縁されたシリコン層１０２は基板１００に容量的に結合される。ソース／ドレイン拡散領域１１０−１１２の内部に多孔質シリコン４００を形成する反応は、ＡＣ陽極が陰極に対して正となり得る励振の間に起ることができる。陽極酸化中のエッチング（例えば、陽極エッチング）のためにフッ化物含有酸性電解質溶液などを用いることができる。このように、非接触式陽極酸化法（例えば、基板１００との直接的な電気的接触を不要とする方法）を用いて、上述のように多孔質シリコン４００を形成することができる。幾つかの実施形態において、約５００Ｈｚから約１０ｋＨｚまでの間の励振周波数、約５ｍＡ／ｃｍ２から約２００ｍＡ／ｃｍ２までのＲＭＳ電流密度、及び約１０１９／ｃｍ３よりも大きなｐ＋ドーピング濃度を有するシリコン領域を用いて、多孔質シリコン４００を形成することができる（励振周波数、電流密度、及び／又はドーピング濃度に対して、より大きな又はより小さな及び／又は異なる範囲を用いることができるが）。このように、約１ｎｍから約１００ｎｍまでの直径を有する孔（例えば、カナル）を形成することができる。このような孔の密度は、約１０９孔／ｃｍ２から約１０１５孔／ｃｍ２までの範囲にわたる。しかしながら、より大きな又はより小さな及び／又は異なる直径及び／又は密度の範囲を用いることができる。その結果、多孔質シリコン４００の孔は、シリコン４００の全体積の約３０％から約８０％までを占めることができる（孔は、全体積の、より大きな又はより小さな及び／又は異なる百分率範囲を占めることができるが）。
【００１９】
剥離剤溶液又は別の適切な方法を用いて、基板１００からトリム・マスク３００を除去することができる。さらに、基板１００はアニールして、多孔質シリコン４００から過剰なドーパントを除去することができる。例えば、基板１００は、多孔質シリコン４００を形成した後に水素環境でベークして、ソース／ドレイン拡散領域１１０−１１２内に残留しているｐ＋ドーパントの一部分又は全てを除去することができる。水素環境でのベークの際、基板１００は、約１０秒から約３０分までの時間、約８５０℃から約１１００℃までの温度をかけることができる（より大きな又はより小さな及び／又は異なる温度範囲及び／又は時間を用いることができるが）。
【００２０】
図５（Ａ）−（Ｄ）はそれぞれ、基板が本発明の実施形態によって第２の注入を受けるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。図５（Ａ）−（Ｄ）を参照すると、ＲＩＥ又は別の適切な方法を用いて、スペーサ２００の部分（例えば、残りの部分）を除去することができる。これに加えて、等方性エッチング又は別の適切な方法を用いて、窒化物層１１８及び／又は誘電体層１１４の露光部分を基板１００から除去することができる。このように、多孔質シリコン４００の形成中に、残留しているスペーサ２００及び／又は窒化物層１１８の部分は、多孔質シリコン４００の形成中にゲート１２０（例えば、ポリシリコン材料層１１６及び誘電体層１１４）を保護するように機能する。さらに、スペーサ２００は、多孔質シリコン４００の端部（例えば、側壁）をゲート１２０から所定の距離ｄ（例えば、スペーサ２００の幅に基づく）に配置するように機能する。このように、これら領域間の漏れ電流を減少及び／又は防止することができる。例えば、ｆｉｎＦＥＴのゲート・チャネル内へのソース／ドレイン金属のスパイク貫通を減少及び／又は排除することができる。その結果、後に形成されるシリサイドがゲート−ソース／ドレインの接合部に侵入するのを防止することができるようなスペーサ２００の幅を用いることができる。
【００２１】
基板１００は、角度付きイオン注入（Ｌｄｄ  Ｉ／Ｉ）を施して、低濃度でドープされたソース／ドレイン拡散（ＬＤＤ）領域をＮチャネル及びＰチャネルのｆｉｎＦＥＴ内に形成することができる。例えば、標準的なＭＯＳＦＥＴ技術によって、約１×１０１８ｃｍ−３から約５×１０１９ｃｍ−３までの濃度をＬＤＤ領域に対して用いることができる（より大きな又はより小さな及び／又は異なる濃度範囲を用いることができるが）。ヒ素、リン、又はアンチモンのＮ型ドーパント種のような標準的に実施されるＬＤＤドーパントをＮチャネルのｆｉｎＦＥＴに対して用いることができ、ホウ素又はインジウムのＰ型種をＰチャネルのｆｉｎＦＥＴに対して用いることができる。このように、基板１００は低濃度でドープすることができる。より具体的には、ゲート１２０に近い比較的低濃度のドーピング領域５００は、ソース／ドレイン拡散領域１１０、１１２の内部に形成することができる。
【００２２】
図６（Ａ）−（Ｄ）はそれぞれ、基板が本発明の実施形態によって第３の注入を受けるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。図６（Ａ）−（Ｄ）を参照すると、ＣＶＤ又は別の適切な方法及び後に続くＲＩＥ又は別の適切な方法を用いて、ゲート１２０の側壁上、及びソース／ドレイン拡散領域１１０、１１２を含む本体領域１０６の側壁上にスペーサ６００（例えば、永久スペーサ）を形成することができる。スペーサ６００の幅は、前に形成されたスペーサ２００より小さくすることができる。例えば、スペーサ６００は約５ｎｍから約５０ｎｍまでの幅とすることができる（より大きな又はより小さな及び／又は異なる幅の範囲を用いることができるが）。
【００２３】
基板１００は、ソース／ドレイン・イオン注入（Ｓ／Ｄ  Ｉ／Ｉ）などの注入を施して、製造中のｆｉｎＦＥＴの接合部（例えば、ソース／ドレイン拡散領域１１０、１１２の）を形成することができる。例えば、約１×１０１９ｃｍ−３から約５×１０２０ｃｍ−３までのドーパント濃度を基板１００に注入することができる（より大きな又はより小さな及び／又は異なる濃度範囲及び／又はドーパント型を用いることができるが）。このように、基板１００は、不純物原子で高濃度でドープすることができる。例えば、角度付きソース・ドレイン・イオン注入Ｓ／Ｄ  Ｉ／Ｉを、多孔質シリコン４００を通して実施して多孔質シリコン４００の下にドープ（例えば、高濃度でドープされたシリコン）領域を形成することができる。さらに、製造中のｆｉｎＦＥＴのゲート導体の仕事関数は、こうしたドーピングに基づくものとなり得る。このように、ゲート１２０は、隣接するソース・ドレイン拡散領域の仕事関数に一般に整合する（例えば、それに凡そ等しい）仕事関数を有する。
【００２４】
多孔質シリコン４００をソース／ドレイン拡散領域１１０、１１２の内部に形成した後に、第２の注入（例えば、ソース／ドレイン拡散領域１１０、１１２の低濃度ドーピング）及び第３の注入（例えば、ソース／ドレイン拡散領域１１０、１１２の高濃度ドーピング）を実施する。その結果、第２及び第３注入の際に基板１００に注入されるドーパントは、多孔質層４００を浸透貫通して接合部を形成することができる。スペーサ２００は、多孔質シリコン４００を、ゲート１２０付近のソース・ドレイン接合部から所定の距離（例えば、スペーサ２００の幅に基づく）に形成することを可能にすることに留意されたい。このような距離は、多孔質シリコン４００の内部に後で形成されるシリサドがその接合部に侵入する（例えば、横方向に）のを防止することができる。
【００２５】
第３注入の際に多孔質シリコン４００を通した不純物原子の注入は、基板１００をアニールした後に、多孔質シリコン４００よりも遥かに深い高濃度ソース・ドレイン・ドーピング領域の形成を可能にする。後述のように、多孔質シリコン４００は、最終的には高導電性金属シリサイドに転化させることができる。このようなシリサイドは、接合部に侵入（例えば、侵入又はスパイク貫通）させてはならない。こうした侵入（例えば、横方向の侵入）を減少及び／又は排除するために、スペーサ２００をスペーサ６００よりも幅広として、ソース／ドレイン拡散領域１１０、１１２の低濃度ドープ注入と高濃度ドープ注入を分離するのに用いることができる。このように、実質的に厚いシリサイドは、次に、ソース／ドレイン拡散領域１１０、１１２の上の、しかしゲート１２０の端部から離れた多孔質シリコン４００の内部に形成することができ、その結果、直列抵抗を著しく減少させることができる。しかしながら、ゲート１２０に近づくと（例えば、ゲート導体として機能するポリシリコン材料層１１６の縁に沿って）、ソース／ドレイン拡散領域１１０、１１２の非常に狭い表面層だけを後にシリサイドに転化させることができる。従って、本方法を用いれば、金属スパイクは横方向にも垂直方向にも起らない。
【００２６】
その後、基板１００は、アニール処理又は別の適切な処理を施すことができる。例えば、（特に）ソース／ドレイン拡散領域１１０、１１２の低濃度及び高濃度ドーピングに続いて、基板１００は、ドーパント活性化アニール、例えば約５秒から約３０秒までの時間、約９５０℃と約１１５０℃の間の温度における急速熱アニール（ＲＴＡ）又はスパイク・アニールを施すことができる（より大きな又はより小さな及び／又は異なる温度及び／又は時間の範囲を用いることができるが）。さらに、異なる型のアニール処理を用いることができる。
【００２７】
図７（Ａ）−（Ｄ）はそれぞれ、シリサイドが本発明の実施形態によって基板上に形成されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。図７（Ａ）−（Ｄ）を参照すると、ＣＶＤ又は別の適切な方法を用いて、タングステン、コバルト、チタン、ニッケル、及び／又は類似物などの、金属層を基板１００上に形成することができる。
【００２８】
その後、基板１００にシリサイド化を施す。基板１００の種々異なる領域のシリサイド化は、直列抵抗を低減してｆｉｎＦＥＴのより良好な電流の操作性を可能にすることができる。シリサイド化中、金属は基板１００上のシリコンの種々の部分と反応してその内部にシリサイドを形成することができる。例えば、多孔質シリコン４００をシリサイド化することができる。より具体的には、金属を多孔質シリコン４００の孔の中に侵入させることができる。シリサイド化は、多孔質シリコン４００の中で、ソース／ドレイン拡散領域１１０、１１２内のシリコンの残りの部分の中及び基板１００の残りの部分の上においてよりも、迅速に進行することができる。その結果、多孔質シリコン４００及び／又はｆｉｎＦＥＴの残りの部分のシリサイド化に要する時間を短くすることができる。さらに、基板１００上に形成されるシリサイド層７００の深さは、正確に制御することができる。より具体的には、全体のソース／ドレイン拡散領域１１０、１１２におけるシリコンをシリサイドに転化させることはできない。その結果、本方法は、ソース／ドレイン拡散領域１１０、１１２の内部に非シリサイド化シリコンの内部領域７０２（例えば、非シリサイド化シリコンの「コア」）を形成することができる。これにより、シリサイド層７００と非シリサイド化シリコン領域７０２の界面７０４の面積は、トランジスタのソース／ドレイン拡散領域の上面の上のみに形成されるシリサイドを有するトランジスタに比べて、そしてトランジスタのソース／ドレイン拡散領域全体に形成されるシリサイドを有するトランジスタに比べて、増加する。ｆｉｎＦＥＴの抵抗（例えば、ソース・ドレイン抵抗）は、このような界面の面積に基づく（例えば、それに反比例する）可能性がある。その結果、本発明によって形成される非シリサイド化シリコン「コア」７０２は、製造中のｆｉｎＦＥＴの直列抵抗を減少させることができる。さらに、ｆｉｎＦＥＴは、非シリサイド化シリコン「コア」７０２を用いて、ｆｉｎＦＥＴのソース／ドレイン拡散領域１１０、１１２内のシリサイド／非シリサイド化シリコン界面を横切る電流密度の方向に対して垂直な面積の減少を防止することができる。
【００２９】
多孔質シリコン４００を形成する際に用いられるプロセス・パラメータは、多孔質シリコン４００のそれぞれの部分の厚さを決定することができる。後に形成されるシリサイドの厚さは、多孔質シリコン層の厚さに基づくものとすることができる。従って、本発明を用いて、部分的に従来のシリサイド層よりも薄くできるシリサイド層７００（上述の）を形成することができる。このように、本発明は、浅い接合部を有するｆｉｎＦＥＴに用いることができる。
【００３０】
ソース／ドレイン拡散領域１１０、１１２の内部に形成されるシリサイド層７００は、約１ｎｍから約５ｎｍまでの厚さｔ１を有する（より大きな又はより小さな及び／又は異なる厚さの範囲を用いることができるが）第１の部分７０６を有することができる。このような部分７０６は、ＬＤＤシリコンへの接触部（例えば、薄い接触部）として機能することができる。これに加えて、ソース／ドレイン拡散領域１１０、１１２の内部に形成されるシリサイド層７００は、約５ｎｍから約１００ｎｍまでの厚さｔ２を有する（より大きな又はより小さな及び／又は異なる厚さの範囲を用いることができるが）第２の部分７０８を有することができる。このような部分７０８は、ソース／ドレイン拡散領域１１０、１１２内のシリコンの上面への接触部（例えば、より厚い接触部）として機能することができる。さらに、ソース／ドレイン拡散領域１１０、１１２の内部に形成されるシリサイド層７００は、約５ｎｍから約１００ｎｍまでの幅ｗ１を有する（より大きな又はより小さな及び／又は異なる幅の範囲を用いることができるが）第３の部分７１０を有することができる。このような部分７１０は、ソース／ドレイン拡散領域１１０、１１２内のシリコンの側壁への接触部として機能することができる。その結果、シリサイド層７００は、ソース／ドレイン拡散領域１１０、１１２の内部にシリコン領域（例えば、非シリサイド化シリコン「コア」７０２）を形成又は画定することができる。ソース／ドレイン拡散領域１１０、１１２内のシリサイド層７００に関して特定の形状を上述したが、ソース／ドレイン拡散領域１１０、１１２内のシリサイド層７００は、製造中のｆｉｎＦＥＴのソース／ドレイン拡散領域１１０、１１２内の、シリサイド層７００とシリコンの界面７０４の面積を増加させるように適合させた任意の形状を有することができる。シリサイドは、約１０マイクロオームｃｍから約１００マイクロオームｃｍまでの抵抗率を有することができる（より大きな又はより小さな及び／又は異なる抵抗率範囲を用いることができるが）。
その後、ＲＩＥ又は別の適切な方法を用いて、基板１００から未反応金属を除去することができる。このようなＲＩＥは、シリサイドに選択的なものとすることができる。
【００３１】
図８（Ａ）−（Ｄ）はそれぞれ、後工程（ＢＥＯＬ）処理が本発明に従って行われるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。図８（Ａ）−（Ｄ）を参照すると、ＣＶＤ又は別の適切な方法を用いて、絶縁体層８００、例えば平坦化ガラス（例えば、非ドープＴＥＯＳ、ホスホシリケート・ガラス（ＰＳＧ）、ボロシリケート・ガラス（ＢＳＧ）、ボロホスホシリケート・ガラス（ＢＰＳＧ）など）を基板１００の上面の上に堆積させることができる。その後、絶縁体層８００を平坦化することができる。幾つかの実施形態においては、絶縁体をリフローさせて絶縁体層８００を平坦化することができる。或いは、化学機械研磨（ＣＭＰ）又は別の適切な方法を用いて、絶縁体層８００を平坦化することができる。ＲＩＥ又は別の適切な方法を用いて、基板１００の上に１つ又は複数のビア又はコンタクト開口部８０２を形成することができる。ＣＶＤ又は別の適切な方法及びそれに続いて、ＲＩＥ、ＣＭＰ、又は別の適切な方法を用い、それらのビア８０２をタングステン又は別の適切な材料などの導体で充填して、スタッド８０４を形成することができる。これに加えて、１つ又は複数の層の配線及び／又は層間誘電体を基板１００上に形成することができる。このように、改善されたｆｉｎＦＥＴ８０６を形成することができる。このｆｉｎＦＥＴ８０６は、従来のトランジスタに比べて低減されたソース・ドレイン抵抗を有する。このｆｉｎＦＥＴ８０６は、ソース／ドレイン拡散領域１１０、１１２内のシリコン（例えば、高濃度ドープの非シリサイド化シリコン）の上面及び側壁の上に形成されたシリサイド（例えば、低抵抗率のシリサイド）を有する少なくとも１つのソース／ドレイン拡散領域１１０、１１２を含む。例えば、ｆｉｎＦＥＴ８０６のソース／ドレイン拡散領域１１０、１１２は、ｆｉｎＦＥＴ８０６のゲート・チャネル領域８０８の近傍に配置された薄いシリサイド領域（例えば、第１部分７０６）と、ゲート・チャネル領域８０８から遠距離に配置されたより厚いシリサイド領域（例えば、第２部分７０８）と、、ソース／ドレイン拡散領域１１０、１１２の外側縁部に結合する及び／又はそれに含めることができる側壁シリサイド領域（例えば、第３部分７１０）とを有するシリサイド層７００、並びに、ソース／ドレイン拡散領域１１０、１１２の内部の非シリサイド化シリコン領域７０２を含むことができる。
【００３２】
図９は、本発明によるｆｉｎＦＥＴの製造方法のプロセス・フロー９００を示す。図９を参照すると、ｆｉｎＦＥＴ８０６の製造方法の間、ステップ９０２において、多孔質シリコン４００をソース／ドレイン拡散領域１１０、１１２の部分の中に形成する際に、ゲート領域１２０を保護する（例えば、トリム・マスク３００によって）ことができ、そしてソース／ドレイン拡散領域１１０、１１２を露光する（例えば、トリム・マスク３００によって）ことができる。このように、孔がゲート導体材料層１１６の内部に形成されるのを防止することができ、そしてゲート誘電体１１４は、露光されたシリコン内に孔を形成するのに用いられた電解液のエッチング作用による損傷から保護される。その結果、ゲート領域１２０のその後のドーピング及び／又はシリサイド化を制御することができる。従って、ゲート領域１２０は、所望濃度以上にドープされる可能性がなく、これにより、ゲート導体材料の粒界から、ホウ素などのドーパントを除去する問題を回避することができる。さらに、ゲート領域１２０の端部における仕事関数（例えば、短チャネル・デバイスに対する）及びｆｉｎＦＥＴ８０６の閾値電圧に悪影響を及ぼすことになる、ゲート領域１２０の所望以上に大きな部分（深さ）をシリサイド化する可能性がなくなる。
【００３３】
ステップ９０４において、多孔性（例えば、多孔質シリコン４００）をソース／ドレイン拡散領域１１０、１１２の選択された面積内に形成することができる。ステップ９０４の詳細は、図１０を参照して後述する。多孔質シリコン４００を形成した後に、注入及びアニール処理ステップを用いて、ｆｉｎＦＥＴ８０６のソース／ドレイン拡散領域１１０、１１２を形成することができる。例えば、ステップ９０６において、ドーパントを基板１００に注入することができる。例えば、ＬＤＤ  Ｉ／Ｉ及びＳ／Ｄ  Ｉ／Ｉを用いてゲート領域１２０をドープし、ソース／ドレイン拡散領域１１０、１１２の内部に接合部を形成することができる。ステップ９０８において、シリサイド化を実施して、基板１００の上にシリサイド層７００を形成することができる（例えば、ゲート領域１２０の上及びソース／ドレイン拡散領域１１０、１１２の多孔質シリコン４００の上に）。シリサイド層７００は、多孔質シリコン４００の内部、並びに基板１００上の単結晶シリコン及びポリシリコンの露出表面において形成することができる。その後、ステップ９１０を実行することができる。ステップ９１０において、ＢＥＯＬ処理を続けることができる。例えば、絶縁体層８００、ビア又はコンタクト開口部８０２、スタッド８０４、層間誘電体、配線層、及び／又は類似物を形成することができ、その結果、ｆｉｎＦＥＴ８０６への接触を形成することができる。このように、低いソース・ドレイン抵抗のｆｉｎＦＥＴ８０６を形成することができる。
【００３４】
図１０は、本発明の実施形態により、多孔質シリコンをソース／ドレイン拡散領域内に形成するプロセス・フロー９００におけるステップのサブ・ステップ１０００を示す。図１０を参照すると、ステップ９０４を実行するために、ステップ１００２において、犠牲又は一時的スペーサ２００のようなダミー・スペーサを基板１００の上に形成することができる。一時的スペーサ２００は、基板１００のゲート領域１２０及び本体領域１０６に隣接して形成することができる。ステップ１００４において、本体領域１０６のソース／ドレイン拡散領域１１０、１１２に隣接する一時的スペーサ２００の部分は、等方性エッチングなどを用いて除去することができる。このような部分は、トリム・マスク３００によってエッチング中に露光することができる。ソース／ドレイン拡散領域１１０、１１２の外側縁部の周りのスペーサ２００の部分をトリミングすると、その面積を多孔質シリコン４００に完全に転化させることが可能になる。ステップ１００６において、ドーパント（例えば、ホウ素などのｐ＋ドーパント）を、基板１００の露出部分に注入することができる。プラズマ浸漬注入、イオン注入（例えば、角度付き）、気相ドーピング、固体ソース・ドーピング法、又は従来の気体ソース拡散プロセスを用いて、基板１００の露出部分をドープすることができる。このように、多孔質シリコン４００を形成した後に、ソース／ドレイン拡散領域１１０、１１２をドープすることができる。
【００３５】
その後、ステップ１００８において、基板１００に陽極酸化を施して、ソース／ドレイン拡散領域１１０、１１２のｐ＋ドープ領域の内部に孔を形成することができる。ステップ１０１０において、一時的スペーサ２００の残りの部分を基板１００から剥離することができる。ＲＩＥ又は別の適切な方法を用いることができる。さらに、ステップ１０１２において、基板１００にアニール処理を施して、過剰なドーパントを除去することができる。例えば、基板１００は、水素ベーク（例えば、水素環境における低温ベーク）を施すことができ、その結果、ステップ１００６中に基板１００に注入された過剰なｐ＋ドーパントを除去する（例えば、ベークによって減らす）ことができる。本方法を用いることによって、独特で堅固なソース・ドレイン接触機構を有するｆｉｎＦＥＴ８０６を形成することができる。
【００３６】
半導体デバイス製造に関する従来の方法及び装置は問題を引き起こす。例えば、ＣＭＯＳ技術を４５ｎｍノード以下に縮小するとき、ゲート・スタック及び誘電体を含んだゲート電極、チャネル、及びソース／ドレイン領域の形成に関連するプロセスの全ては、以前の技術世代から大幅に修正する必要がある。短チャネル効果を効果的に軽減するには、さらにより浅い接合部の深さを必要とする。これに加えて、ＳＯＩ膜の厚さ及びｆｉｎＦＥＴのフィンの幅もまた、短チャネルの適応性のために減少させる必要がある。隆起したソース／ドレイン構造体を組み入れなければ、より浅い接合部及びより薄い材料に対処するためにより薄いシリサイドが必要になる。ソース・ドレイン拡散領域のシリサイド化は、直列抵抗を低減してより良好な電流操作性を得るのに必要である。しかしながら、シリサイドの下のシリコンの消費は、ドーパント減少効果による接触抵抗の増加をもたらす。ソース・ドレインのドーピング濃度を増加させて、この問題の解決を試みることができる。しかしながら、高いドーピング濃度は、固体溶解度及び電気的活性化の制約のために容易には得られない。さらに、ソース−ドレインの直列抵抗の重要な部分は、シリサイド層とシリコンの間の界面によるものである。このことは、シリサイドがソース・ドレインのシリコンを通して完全に形成されるときに直列抵抗の急激な増加をもたらすが、その理由は、チャネル電流がＳＯＩ膜の厚さにより又はｆｉｎＦＥＴのフィンの幅により決定される小さな断面積を通して流されるためである。
【００３７】
従って、ソース・ドレイン拡散領域の表面に垂直なシリコン部分は、非シリサイド化状態に留める必要がある。しかしながら、薄いシリサイド層と浅いソース／ドレインの間の接触抵抗を減少させることは大きな課題となる。従来のｆｉｎＦＥＴのソース・ドレイン拡散領域を接触させるとき問題はさらに複雑になるが、その理由はこのようなｆｉｎＦＥＴのソース・ドレイン領域の側壁がゲート処理の結果としてスペーサで覆われるからである。従って、そのようなｆｉｎＦＥＴのソース・ドレイン拡散領域のシリサイド化は、水平配向表面に限定され、側壁には実施しない。このことは、従来のデバイスの大きく悪化したソース・ドレイン抵抗及び劣化した性能をもたらす。
【００３８】
本方法及び装置は、従来のｆｉｎＦＥＴに優る利点を提供し、上述の従来のｆｉｎＦＥＴの欠点を回避することができる。例えば、多孔質シリコン４００を形成する前に犠牲スペーサ２００を形成することによって、後に形成されるシリサイド層７００が金属接合部上に侵入することを防止することができる。このように、ｆｉｎＦＥＴ８０６は、低い接合部漏れ電流を維持することによって、従来のｆｉｎＦＥＴの高い漏れ電流を防止することができる。さらに、ｆｉｎＦＥＴ８０６のゲート電極は、ソース／ドレイン拡散領域１１０、１１２内の多孔質シリコン４００の形成中に保護してｆｉｎＦＥＴのゲート１２０が好ましい仕事関数を有するようにすることができる。
【００３９】
従来のｆｉｎＦＥＴにおいては、ソース及びドレイン領域がｆｉｎＦＥＴに対して高い直列抵抗を与える可能性がある。このような従来のｆｉｎＦＥＴの本体のアスペクト比（フィンの高さ／幅）が増加するにつれて、接触抵抗の問題が大きくなる。より具体的には、このようなｆｉｎＦＥＴのソース／ドレイン拡散領域の側壁がゲート形成に伴うスペーサ材料によってブロックされることが多いので、ドーピング及びシリサイド化は、ソース／ドレイン拡散領域の上面の部分の上でのみ起る。さらに、ソース／ドレイン拡散領域の上面上の接触領域は狭いので、高い接触抵抗を生ずる。
【００４０】
これとは対照的に、ソース／ドレイン拡散領域１１０、１１２内部のシリコンの少なくとも一部分を多孔質シリコン４００に転化させることによって、後に形成される本発明のシリサイドは、ソース／ドレイン拡散領域１１０、１１２の平面の表面積よりも大きな接触表面積を有することができる。さらに、ソース／ドレイン拡散領域の内部は非シリサイド化状態に留めて、シリサイド／非シリサイド界面の面積を増加させることができる。より具体的には、シリサイド層７００は、ソース／ドレイン拡散領域１１０、１１２の４つの側面の上に（例えば、３つの側壁及び上面の上に）形成してｆｉｎＦＥＴ８０６に対する接触抵抗を減少させることができる。上記の理由で、従来のトランジスタに比べて、ｆｉｎＦＥＴ８０６は、減少したソース−ドレイン直列抵抗を有する。
【００４１】
さらに、多孔質シリコン４００を形成した後に、基板１００の上にソース／ドレイン・イオン注入を実施するので、ドーパントの打ち込み後に、接合部は常に多孔質シリコン層４００の下に形成される。その後、多孔質シリコン４００の全領域は、シリサイドに転化させることができる。シリサイドは主に多孔質シリコン４００の領域の内部に形成されるので、ドーパント減少の問題は軽減及び／又は解消される。
【００４２】
以上の説明は、本発明の例示的な実施形態のみを開示している。本発明の範囲内に含まれる上記の開示された装置及び方法の改変は、当業者には容易に明らかとなる。例えば、上述の第２の注入はＬＤＤ  Ｉ／Ｉであるが、代替的に又はこれに加えて、基板１００にハロ注入又は類似の注入を施すことができる。例えば、約５×１０１７ｃｍ−３から約５×１０１８ｃｍ−３までの濃度を用いて、ソース・ドレインのドーピング極性の反対のドーパント極性を基板１００中に注入することができる（より大きな又はより小さな及び／又は異なる濃度範囲及び／又はドーパント型を用いることができるが）。ハロ注入を用いて、製造中のｆｉｎＦＥＴ８０６の閾値電圧を調節することができる。
【図面の簡単な説明】
【００４３】
【図１】（Ａ）−（Ｄ）はそれぞれ、ソース／ドレイン拡散領域及びゲート領域を有する本体領域が本発明の一実施形態によって形成されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。
【図２】（Ａ）−（Ｄ）はそれぞれ、スペーサが本発明の一実施形態によって本体領域及びゲート領域に隣接して形成されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。
【図３】（Ａ）−（Ｄ）はそれぞれ、スペーサの１つ又は複数の部分が本発明の一実施形態によって基板から除去されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。
【図４】（Ａ）−（Ｄ）はそれぞれ、多孔質シリコンが本発明の一実施形態によってソース／ドレイン拡散領域内に形成されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。
【図５】（Ａ）−（Ｄ）はそれぞれ、基板が本発明の一実施形態によって第２の注入を受けるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。
【図６】（Ａ）−（Ｄ）はそれぞれ、基板が本発明の一実施形態によって第３の注入を受けるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。
【図７】（Ａ）−（Ｄ）はそれぞれ、シリサイドが本発明の一実施形態によって基板上に形成されるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。
【図８】（Ａ）−（Ｄ）はそれぞれ、後工程（ＢＥＯＬ）処理が本発明の一実施形態によって行われるｆｉｎＦＥＴの製造方法のステップに従う、基板の上面図、第１断面正面図、第２断面正面図、及び断面側面図のブロック図である。
【図９】本発明の一実施形態によるｆｉｎＦＥＴの製造方法のプロセス・フローを示す。
【図１０】本発明の一実施形態によって多孔質シリコンがソース／ドレイン拡散領域内に形成されるプロセス・フローにおけるステップのサブ・ステップを示す。
【符号の説明】
【００４４】
１００：基板
１０２：シリコン層
１０４：酸化物層
１０６：本体領域
１０７：ソース／ドレイン接触領域
１０８：ゲート・チャネル領域
１１０：第１ソース／ドレイン拡散領域
１１２：第２ソース／ドレイン拡散領域
１１４：誘電体材料層
１１５：領域１１０と１１２の間の本体領域１０６の一部分
１１６：ポリシリコン材料層（ゲート導体層）
１１８：窒化物層
１２０：ゲート
２００、６００：スペーサ
３００：トリム・マスク
３０２、３０４：点線の囲み
４００：多孔質シリコン
５００：低濃度ドーピング領域
７００：シリサイド層
７０２：非シリサイド化シリコン領域
７０４：界面
７０６：領域１１０、１１２の第１部分
７０８：領域１１０、１１２の第２部分
７１０：領域１１０、１１２の第３部分
８００：絶縁体層
８０２：ビア（コンタクト開口部）
８０４：スタッド
８０６：ｆｉｎＦＥＴ
８０８：ゲート・チャネル領域
９００：プロセス・フロー
１０００：サブ・ステップ
【図１】
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【図２】
2009521113.tif 000004
【図３】
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【図４】
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【図５】
2009521113.tif 000007
【図６】
2009521113.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成21年1月26日(2009.1.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｆｉｎＦＥＴを製造する方法であって、
基板を準備するステップと、
前記基板上に前記ｆｉｎＦＥＴの少なくとも１つのソース／ドレイン拡散領域を形成するステップと
を含み、
各々のソース／ドレイン拡散領域は、
非シリサイド化シリコンの内部領域と、
前記非シリサイド化シリコン領域の上面及び側壁の上に形成されたシリサイドと
を含む、
方法。
【請求項２】
前記基板上に前記ｆｉｎＦＥＴの少なくとも１つのソース／ドレイン拡散領域を前記形成するステップは、前記ソース／ドレイン拡散領域内のシリコン−シリサイド界面の表面積を増加させるステップを含む、請求項１に記載の方法。
【請求項３】
前記基板上に少なくとも１つのソース／ドレイン拡散領域を前記形成するステップは、
前記基板上にシリコン領域を形成するステップと、
前記領域内の前記シリコンの１つ又は複数の部分を多孔質シリコンに転化させるステップと
を含む、請求項１に記載の方法。
【請求項４】
前記領域内の前記シリコンの１つ又は複数の部分を多孔質シリコンに前記転化させるステップは、非接触式陽極酸化プロセスを用いて、前記領域内の前記シリコンの１つ又は複数の部分を多孔質シリコンに転化させるステップを含む、請求項３に記載の方法。
【請求項５】
前記領域内の前記シリコンの１つ又は複数の部分を多孔質シリコンに前記転化させるステップは、アニール処理を用いて前記基板から前に注入されたドーパントの部分を除去するステップをさらに含む、請求項４に記載の方法。
【請求項６】
スペーサを用いて、所定の距離だけ前記ｆｉｎＦＥＴのゲート領域から前記多孔質シリコンを分離するステップをさらに含む、請求項４に記載の方法。
【請求項７】
前記基板上に少なくとも１つのソース／ドレイン拡散領域を前記形成するステップは、
前記基板上に金属層を堆積させるステップと、
前記金属を少なくとも前記多孔質シリコンと反応させて、前記シリコン領域の上面及び側壁の上にシリサイドを形成するステップと
をさらに含む、請求項３に記載の方法。
【請求項８】
前記基板上に所定の仕事関数を有するゲートを形成するステップをさらに含む、請求項１に記載の方法。
【請求項９】
基板上に形成された少なくとも１つのソース／ドレイン拡散領域
を含み、
各々のソース／ドレイン拡散領域は、
非シリサイド化シリコンの内部領域と、
前記非シリサイド化シリコン領域の上面及び側壁の上に形成されたシリサイドと
を含む、
ｆｉｎＦＥＴ。
【請求項１０】
各々のソース／ドレイン拡散領域は、増加した表面積を有するシリコン−シリサイド界面をさらに含む、請求項９に記載のｆｉｎＦＥＴ。
【請求項１１】
前記非シリサイド化シリコン領域の前記上面及び側壁の上に形成された前記シリサイドと、前記ｆｉｎＦＥＴのゲート領域との間の距離はスペーサ幅に基づく、請求項９に記載のｆｉｎＦＥＴ。
【請求項１２】
ゲートをさらに含み、
前記ゲートの仕事関数は、前記ソース・ドレイン拡散領域の仕事関数に等しい、請求項９に記載のｆｉｎＦＥＴ。
【請求項１３】
請求項９から請求項１２までのいずれか１項に記載のｆｉｎＦＥＴを含む基板。
【国際調査報告】
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