(57)【要約】  本発明は、シグマ−デルタ変換器（１０２０）の入力信号レベルの調節に関する。シグマ−デルタ変換器（１０２０）の入力信号のレベルを示す制御信号（ＳAGC,control）が生成され、シグマ−デルタ変換器（１０２０）の入力信号のレベルは制御信号（ＳAGC,control）に基づいて調節される。制御信号（ＳAGC,control）は、シグマ−デルタ変換器（１０２０）の動作状態を示す信号として生成される。この方法では、シグマ−デルタ変換器からの内部信号が、シグマ−デルタ変換器の状態、すなわちシグマ−デルタ変換器がその動作入力範囲内で動作しているか否か、動作入力範囲の限界に近いか否かを判定するために使用される。これは、シグマ−デルタ変換器の前段の自動利得制御に簡単だが正確な指針を与える。
2009521147.tif 000002
【特許請求の範囲】
【請求項１】
シグマ−デルタ変換器（１００、１０２０）の入力信号レベルを調節する方法であって、
前記シグマ−デルタ変換器（１００、１０２０）への入力信号レベルを示す制御信号（ＳAGC,control）を生成する工程と、
前記制御信号（ＳAGC,control）に基づいて、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを調節する工程とを有し、
前記制御信号を生成する工程では、前記シグマ−デルタ変換器（１００、１０２０）が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として前記制御信号（ＳAGC,control）を生成し、
前記制御信号を生成する工程は、更に前記シグマ−デルタ変換器（１００、１０２０）からの出力信号内の連続する同等のサンプルを数える工程を備えることを特徴とする方法。
【請求項２】
前記制御信号を生成する工程は、
所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の連続する同等のサンプルの最大数（ＭＨＬ）を検出する工程と、
前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、連続する同等のサンプルの前記検出された最大数（ＭＨＬ）を提供する工程とを更に備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記制御信号を生成する工程は、
所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の特定数（ＨＬd）の連続する同等のサンプルがカウンとされる回数（ＨＬＣ）を検出する工程と、
前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、前記検出された回数（ＨＬＣ）を提供する工程とを更に備えることを特徴とする請求項１に記載の方法。
【請求項４】
前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを調節する工程は、
前記制御信号（ＳAGC,control）を基準値（ＭＨＬ0、ＨＬＣ0）と比較する工程と、
前記シグマ−デルタ変換器（１００、１０２０）の前段に配置された可変利得増幅器（１０１０）の利得を、所定の利得変更（ΔＧ）だけ調節する工程であって、前記制御信号が前記基準値を超える場合に前記利得を前記所定の利得変更（ΔＧ）だけ減少させ、そうでない場合は前記所定の利得変更（ΔＧ）だけ増加させる工程とを備えることを特徴とする請求項１乃至３のいずれか１項に記載の方法。
【請求項５】
前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを調節する工程は、
前記制御信号（ＳAGC,control）から、前記シグマ−デルタ変換器（１００、１０２０）への対応する入力信号レベル（Ｐin,m）を計算する工程と、
前記計算された対応する入力信号レベル（Ｐin,m）と所定の基準入力信号レベル（Ｐin,0）との間の差として利得変更（ΔＧ）を計算する工程と、
前記シグマ−デルタ変換器（１００、１０２０）の前段に配置された可変利得増幅器（１０１０）の利得を、前記計算利得変更（ΔＧ）だけ調節する工程とを備えることを特徴とする請求項１乃至３のいずれか１項に記載の方法。
【請求項６】
前記シグマ−デルタ変換器（１００、１０２０）は１ビットのシグマ−デルタ変換器であることを特徴とする請求項１乃至５のいずれか１項に記載の方法。
【請求項７】
アナログ／デジタル変換を実行する装置であって、
シグマ−デルタ変換器（１００、１０２０）と、
前記シグマ−デルタ変換器（１００、１０２０）への入力信号レベルを示す制御信号（ＳAGC,control）を生成する手段（２７０、３７０、４７０、１０３０）と、
前記制御信号（ＳAGC,control）に基づいて、前記シグマ−デルタ変換器（１００、１０２０）への入力信号レベルを調節する手段（１００５、１０１０）とを備え、
前記シグマ−デルタ変換器（１００、１０２０）は、安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として前記制御信号（ＳAGC,control）を生成するように構成され、
前記制御信号を生成する手段は、前記シグマ−デルタ変換器（１００、１０２０）からの出力信号内の連続する同等のサンプルを数える手段（３４０、４４０）を更に備えることを特徴とする装置。
【請求項８】
前記制御信号を生成する手段は、所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの出力信号内の連続する同等のサンプルの最大数（ＭＨＬ）を検出し、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、連続する同等のサンプルの前記検出された最大数（ＭＨＬ）を提供する手段（３５０、３６０）を更に備えることを特徴とする請求項７に記載の装置。
【請求項９】
前記制御信号を生成する手段は、所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の特定数（ＨＬd）の連続する同等のサンプルがカウントされる回数（ＨＬＣ）を検出し、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、前記検出された回数（ＨＬＣ）を提供する手段（４４１、４４２）を更に備えることを特徴とする請求項７に記載の装置。
【請求項１０】
前記シグマ−デルタ変換器（１００、１０２０）への入力信号レベルを調節する手段（１００５、１０１０）は、
前記制御信号（ＳAGC,control）を基準値（ＭＨＬ0、ＨＬＣ0）と比較し、
前記シグマ−デルタ変換器（１００、１０２０）の前段に配置された可変利得増幅器（１０１０）の利得を所定の利得変更（ΔＧ）だけ調節して、前記制御信号が前記基準値を超える場合に前記利得を前記所定の利得変更（ΔＧ）だけ減少させ、そうでない場合に前記所定の利得変更（ΔＧ）だけ増加させるよう構成されることを特徴とする請求項７乃至９のいずれか１項に記載の装置。
【請求項１１】
前記シグマ−デルタ変換器（１００、１０２０）への入力信号レベルを調節する手段（１００５、１０１０）は、
前記制御信号（ＳAGC,control）から、前記シグマ−デルタ変換器（１００、１０２０）への対応する入力信号レベル（Ｐin,m）を計算し、
前記計算された対応する入力信号レベル（Ｐin,m）と所定の基準入力信号レベル（Ｐin,0）との間の差として利得変更（ΔＧ）を計算し、
前記シグマ−デルタ変換器（１００、１０２０）の前段に配置された可変利得増幅器（１０１０）の利得を、前記計算利得変更（ΔＧ）だけ調節するよう構成されることを特徴とする請求項７乃至９のいずれか１項に記載の装置。
【請求項１２】
前記シグマ−デルタ変換器（１００、１０２０）は１ビットのシグマ−デルタ変換器であることを特徴とする請求項７乃至１１のいずれか１項に記載の装置。
【請求項１３】
請求項７乃至１２のいずれか１項に記載のアナログ／デジタル変換を実行する装置を備えることを特徴とする無線通信装置。
【請求項１４】
シグマ−デルタ変換器（１００、１０２０）への入力信号レベルを示す制御信号（ＳAGC,control）を生成する装置（２７０、３７０、４７０、１０３０）で、前記制御信号（ＳAGC,control）を生成するよう構成された処理手段（２４０、２４２、２５０；３４０、３５０、３６０；４４０、４４１、４４２）を備え、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを調節する手段（１００５、１０１０）に前記制御信号（ＳAGC,control）を提供するよう構成される装置であって、
前記シグマ−デルタ変換器（１００、１０２０）からの信号（Ｓ）を受信して、前記シグマ−デルタ変換器（１００、１０２０）が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として、前記制御信号（ＳAGC,control）を生成するよう構成され、
前記シグマ−デルタ変換器（１００、１０２０）からの出力信号内の連続する同等のサンプルを数える手段（３４０、４４０）を更に備えることを特徴とする装置。
【請求項１５】
所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の連続する同等のサンプルの最大数（ＭＨＬ）を検出して、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、連続する同等のサンプルの前記検出された最大数（ＭＨＬ）を提供する手段（３５０、３６０）を更に備えることを特徴とする請求項１４に記載の装置。
【請求項１６】
所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の連続する同等のサンプルの特定数（ＨＬd）がカウンロされる回数（ＨＬＣ）を検出し、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、前記検出された回数（ＨＬＣ）を提供する手段（４４１、４４２）を更に備えることを特徴とする請求項１４に記載の装置。
【請求項１７】
請求項１乃至６のいずれか１項に記載の各工程をコンピュータに実行されるためのプログラムコード手段を備えるコンピュータプログラム。
【請求項１８】
請求項１乃至６のいずれか１項に記載の方法をコンピュータで実現するためのプログラムコード手段を記憶したコンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シグマ−デルタ変換器の入力信号レベルを調節する方法に関する。その方法は、そのシグマ−デルタ変換器の入力信号レベルを示す制御信号を生成する工程と、その制御信号に基づいて、そのシグマ−デルタ変換器の入力信号レベルを調節する工程とを備える。本発明は、アナログ／デジタル変換を実行する装置、シグマ−デルタ変換器の入力信号レベルを示す制御信号を生成する機器、ならびに対応するコンピュータプログラム及びコンピュータ読み取り可能な記憶媒体に関する。
【背景技術】
【０００２】
近年、シグマ−デルタ変換器は、アナログ／デジタル（ＡＤ）変換器の中でうまく使用されてきている。
【０００３】
従来のナイキスト−レート(Nyquist-rate)変換器は、信号が、例えば８ビット、１２ビット又は１６ビットで代表されるビット数で通常指定される、比較的高い分解能を持つ量子化器を中心に構築される。例えば、アナログ入力を２５６の離散値の１つに符号化するＡＤ変換器は、２8＝２５６なので、８ビットの分解能を有する。
【０００４】
しかし、高い分解能の量子化器のせいで、従来の変換器は、シグマ−デルタ変換器に比べて構造が比較的複雑である。従来の変換器の一層の改善は、一方では、従来の変換器の高い分解能の一層の改善が変換器の複雑さを飛躍的に増加させるので扱いにくい。更に、構成要素の高価なマッチング又はトリミングが必要である。他方では、サンプリング周波数の増加は、一般的に、余分なコストを変換器の製造に加えるだろう。従来のナイキスト変換器は、ナイキスト周波数で入力信号をサンプリングするが、通常、２〜１６倍のオーバサンプリング(over-sampling)が適用されてもよい。
【０００５】
シグマ−デルタ変換器は、その基本構造が従来の変換器より複雑でない。シグマ−デルタ変換器は、通常、１〜５ビットに相当する比較的低い分解能を持つ量子化器を中心に構築される。この低分解能の量子化器は、高い分解能の量子化器より高いサンプリング周波数で動作し得るが、より大きい量子化エラー、すなわち入力信号と出力信号との間のより大きい差という犠牲を払って動作し得る。
【０００６】
より大きな量子化エラーを補償するために、シグマ−デルタ変換器は、周波数領域内で形成される量子化雑音を所望の信号が存在する対象周波数帯の外の領域に効果的に追いやる、フィードバックループとともに構成される。これは、シグマ−デルタ変換器の主要特徴の１つであり、シグマ−デルタ変換器の当業者によって広く認識されよく理解されている。更に、シグマ−デルタ変換器は、通常、１０〜１０００の比較的高いオーバサンプリング率(over-sampling ratios)で動作する。一般に、シグマ−デルタ変換器は、従来の変換器と比べて歪みが少なくコストも低くなる。
【０００７】
シグマ−デルタ変換器で使用し得るＣＭＯＳプロセス技術の絶え間ない開発により、可能な最大供給電圧の減少という犠牲を払って速度は増加している。ＡＤ変換器に関する限りにおいて、これは、シグマ−デルタ変換器が従来のナイキスト−レート（ＮＲ）変換器より実用的な選択になっていることを意味する。ナイキスト−レートＡＤ変換器と同様に、シグマ−デルタ変換器の精度及び分解能も、マルチビットのシグマ−デルタ変換器の場合はミスマッチによっても限定されることがあるが、１ビットのシグマ−デルタ変換器の場合は限定されない。１ビットのシグマ−デルタ変換器は、本質的に直線でありそれ故ミスマッチエラーのない１ビットＤＡ変換器に基づいている。
【０００８】
シグマ−デルタ変換器は、離散時間型のシグマ−デルタ変換器（ＴＤ−ＳＤＣ：Time-Discrete Sigma-Delta Converter）であってもよいし、連続時間型のシグマ−デルタ変換器（ＴＣ−ＳＤＣ：Time-Continuous Sigma-Delta Converter）であってもよい。後者は、本来備わっているアンチエイリアス処理(anto-aliasing)を提供するが、離散時間型のシグマ−デルタ変換器に関しては、アンチエイリアス処理を提供しない。更に、連続時間型のシグマ−デルタ変換器のクロック周波数の理論的限界は、離散時間型のシグマ−デルタ変換器のクロック周波数よりはるかに高い。本発明は、離散時間型のシグマ−デルタ変換器と連続時間型のシグマ−デルタ変換器の両方に適用される。
【０００９】
シグマ−デルタ変換器では、アナログ入力信号は、普通、相当数のフィルタ又は積分器を通って量子化器すなわちＡＤ変換器に行く。シグマ−デルタ変換器の次数は、変換器内のフィルタ又は積分器の数を表す。変換器の出力は、ＤＡ変換器を通して積分器の入力にフィードバックされる。
【００１０】
シグマ−デルタ変換器の典型的な動作では、入力０ｄＢが単位振幅(unity magnitude)に相当するｄＢ単位で与えられる総信号の入力ＲＭＳ（実効値：root mean square）レベルに対して、シグマ−デルタ変換器の出力信号の信号対雑音比（ＳＮＲ）は、ある点までほぼ直線状に増加し、そこで０ｄＢに急降下する。ＤＡ変換器の出力は、シグマ−デルタ変換器の第１の積分器にフィードバックされるが、信号がＤＡ変換器の出力レベルに近い又はそれを越えるレベルに到達すると、シグマ−デルタ変換器は、それ以上入力信号を観測できない。これは、シグマ−デルタ変換器を、過負荷で不安定にし、恐らく積分器も飽和するだろう（実際の実施においては、最大許容信号の変動があると想定される）。簡単に言えば、シグマ−デルタ変換器は機能しなくなる。
【００１１】
これが起こる入力レベルは、入力信号の特性しだいである。例えば、入力信号が単一正弦波又はＷＣＤＭＡ信号などの単一変調キャリアである場合、このような信号の振幅分布は、小さいピーク対平均比（ＰＡＲ：peak-to-average ratio）値を持ちかなり密集しているので、シグマ−デルタ変換器は、より高い入力レベル（数ｄＢ）で動作できるだろう。ＯＦＤＭ（直交周波数分割多重：orthogonal frequency division multiplex）信号に関しては、約−１０ｄＢで早めに降下が起こるが、これは、この種の信号のピーク対平均比の大きい値が原因である。しばしば、ＯＦＤＭ信号内にＲＭＳレベルよりはるかに大きなパルスが現われる。このパルスは、シグマ−デルタ変換器の安定的な入力信号範囲を越えて、例えば−１０ｄＢの入力値を越えることがある。
【００１２】
携帯電話システム、ＴＶ放送システム等を含む種々のシステムの多くの無線受信機において、自動利得制御（ＡＧＣ）機能が、受信信号の大きなダイナミックレンジに対処するために必要である。通常、受信信号強度は、受信機チェーンのアナログ部のどこかで、例えばエンベロープディテクタ又は電力検出器を使用して検出される。信号強度は、信号のアナログ／デジタル（ＡＤ）変換後、デジタルドメインでも検出できよう。次いで信号強度又は同等の尺度は、最高の性能のためにか又は飽和の回避のために、レベル調節を必要とするフィルタ、周波数逓降ミキサ又はＡＤＣなどのブロックの前に、同じ受信機チェーン内の増幅器の利得を制御するために使用される。種々のシステム及び規格に関する種々の受信機のアーキテクチャにおけるこのＡＧＣの使用は、定着しており周知のことである。
【００１３】
従って、ある最小の信号対雑音比が必要であるという前提のもとで、入力信号レベルの範囲がシグマ−デルタ変換器の動作可能レベルより大きい場合、ＡＧＣ機能によって制御された可変利得増幅器（ＶＧＡ、Variable-Gain Amplifier）が、シグマ−デルタ変換器の前段すなわち前に、使用される必要がある。シグマ−デルタ変換器の前のアナログドメイン又はシグマ−デルタ変換器後のデジタルドメインのどちらかで、種々の種類の信号強度検出器が、可変利得増幅器を制御するために使用されてもよい。
【００１４】
しかし、シグマ−デルタ変換器の前、すなわちアナログドメインに信号強度検出器を有することの不都合は、検出器とシグマ−デルタ変換器との間のミスマッチ、検出レベルとシグマ−デルタ変換器の実際の限界レベルとの間の相違、アナログ信号強度検出器の精度及び入力範囲の制約、ならびに電力消費の追加及び追加回路のコストなどが存在する。
【００１５】
また、シグマ−デルタ変換器の後、すなわちデジタルドメインに信号強度検出器を有することの不都合も、デジタル検出器とシグマ−デルタ変換器との間のミスマッチ、検出レベルとシグマ−デルタ変換器の実際の限界レベルとの間の相違、シグマ−デルタ変換器が過負荷である場合シグマ−デルタ変換器によって既に劣化されているかもしれないシグマ−デルタ変換器変換信号を検出器が検出、ならびに電力消費の追加及び追加回路のコストなどが存在する。
【００１６】
それ故、本発明の目的は、シグマ−デルタ変換器の入力信号レベルを調節する方法で、種々のパラメータの製造上のばらつき及びドリフトにかかわらず、正確で迅速な自動利得制御機能を提供し、先行技術の方法より電力消費も少ない方法を提供することである。
【発明の開示】
【００１７】
本発明によれば、上記目的は、前述のシグマ−デルタ変換器が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号としての制御信号を生成する工程を備える方法で達成される。その結果として、制御信号がシグマ−デルタ変換器の状態を直接示す信号であるから、シグマ−デルタ変換器の入力信号レベルを調節する簡単で効果的な方法が実現される。
【００１８】
制御信号を生成する工程は、前述のシグマ−デルタ変換器の出力信号内の連続する同等のサンプルを数える工程を更に備える。その結果として、シグマ−デルタ変換器のデジタルドメインからの信号は、制御信号を提供するために使用される。このことは、信号のデジタルドメインでの処理は、通常、より容易で速く正確であるので、好都合である。更に、シグマ−デルタ変換器は、アナログ／デジタル変換出力信号を生成するように既に配置されているので、制御信号を提供するためにシグマ−デルタ変換器に追加の処理電力又は回路は必要ない。
【００１９】
本発明のまた別の態様によれば、制御信号を生成する工程は、所与の測定間隔中に前述のシグマ−デルタ変換器の出力信号内の連続する同等のサンプルの最大数を検出する工程と、前述のシグマ・デジタル変換器の入力信号レベルを示す制御信号として連続する同等のサンプルの検出された最大数を提供する工程とを更に備えてもよい。
【００２０】
あるいは、制御信号を生成する工程は、所与の測定間隔中に前述のシグマ−デルタ変換器の出力信号内の特定数の連続する同等のサンプルが数えられる回数を検出する工程と、前述のシグマ−デルタ変換器の入力信号レベルを示す制御信号として、検出された回数を提供する工程とを更に備えてもよい。
【００２１】
本発明の別の態様によれば、前述のシグマ−デルタ変換器の入力信号レベルを調節する工程は、前述の制御信号を基準値と比較する工程と、制御信号がこの基準値を超える場合は利得を所定の利得変更だけ減少し、そうでない場合は所定の利得変更だけ増加するように、前述のシグマ−デルタ変換器の前段に配置された可変利得増幅器の利得を所定の利得変更だけ調節する工程とを備える。これにより、シグマ−デルタ変換器の入力信号の利得に影響を及ぼす簡単な方法を提供し、それ故、シグマ−デルタ変換器がその実際の動作入力レベル範囲内で動作することを確実にする簡単な方法を提供する。
【００２２】
本発明のまた別の態様によれば、前述のシグマ−デルタ変換器の入力信号レベルを調節する工程は、前述の制御信号から前述のシグマ−デルタ変換器の対応する入力信号レベルを計算する工程と、前述の計算された対応する入力信号レベルと所定の基準入力信号レベルとの間の差として利得変更を計算する工程と、前述のシグマ−デルタ変換器の前段に配置された可変利得増幅器の利得を計算された利得変更だけ調節する工程とを備える。この結果として、自動利得制御機能に影響を及ぼす最適の選択を行い得るので、シグマ−デルタ変換器を所定の入力レベルで動作するように制御し得る。
【００２３】
一実施形態では、シグマ−デルタ変換器は、１ビットのシグマ−デルタ変換器であってもよい。
【００２４】
本発明による方法は、このようにシグマ−デルタ変換器の内部の信号、すなわちフィルタの出力又はシグマ−デルタ変換器の出力を利用するように構成される。これにより、正確なＡＧＣ機能を提供することが可能になる。更に、検出した信号により、シグマ−デルタ変換器の動作状態、すなわちシグマ−デルタ変換器がその動作入力範囲内又はその上で動作しているか、それともその限界近くで動作しているか否かの尺度の提供が可能になる。前述の解決手段は、システムの構成要素の種々のパラメータの製造上のばらつき及びドリフトに無関係であるので都合がよい。
【００２５】
本発明による方法は、例えばＤＶＢ（Digital Video Broadcasting）、ＤＡＢ（Digital Audio Broadcasting）、及び無線ローカルエリアネットワーク（ＷＬＡＮ）の規格で使用されるＯＦＤＭ信号などの、大きいピーク対平均値を持つ信号に好都合であるが、それに限定されない。
【００２６】
留意すべきは、シグマ−デルタ変換器は、例えば１次、２次、３次、４次又は更に高次のどの次数であってもよい。
【００２７】
本発明によるシグマ−デルタ変換器の利点の１つは、シグマ−デルタ変換器の入力信号の利得を調節するための正確な信号の提供である。これが役に立つのは、よくあることだがシグマ−デルタ変換器がダイナミックレンジに関してボトルネックであるときである。本発明によるシステムが都合がよい理由は、種々のパラメータの製造上のばらつき及びドリフトにかかわらず、シグマ−デルタ変換器に対する本当の限界要因が尺度として使用されるからである。前述のように本発明によるシグマ−デルタ変換器のフィルタの所定の範囲外の残留サンプル値(residual sample value)の数、又はシグマ−デルタ変換器の出力信号内の連続する同等のサンプルの最大数もしくは特定数、又はひょっとしたらこれらの組み合わせを観察することにより、シグマ−デルタ変換器の過負荷までの「距離」の尺度、すなわちシグマ−デルタ変換器の動作入力範囲内のどこで動作しているかの尺度を提供する。
【００２８】
前述のように、本発明は、アナログ／デジタル変換を実行する装置にも関し、装置はシグマ−デルタ変換器と、このシグマ−デルタ変換器の入力信号レベルを示す制御信号を生成する手段と、この制御信号に基づいて前述のシグマ−デルタ変換器の入力信号レベルを調節する手段とを備える。前述のシグマ−デルタ変換器が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として、装置が前述の制御信号を生成するように構成されるとき、制御信号がシグマ−デルタ変換器の状態を直接示す信号であるから、シグマ−デルタ変換器の入力信号レベルを調節する簡単で効果的な方法が実現される。
【００２９】
制御信号を生成する手段は、前述のシグマ−デルタ変換器の出力信号内の連続する同等のサンプルを数える手段を更に備える。この結果として、シグマ−デルタ変換器のデジタルドメインからの信号は、制御信号を提供するために使用される。このことは、デジタルドメインでの信号処理が、通常、より容易で速く正確であるから好都合である。更に、シグマ−デルタ変換器は、アナログ／デジタル変換出力信号を生成するように既に構成されているので、制御信号を提供するために、シグマ−デルタ変換器に追加の処理電力も回路も必要ない。
【００３０】
本発明のまた別の態様では、制御信号を生成する手段は、所与の測定間隔中に前述のシグマ−デルタ変換器の出力信号内の連続する同等のサンプルの最大数を検出し、前述のシグマ−デルタ変換器の入力信号レベルを示す制御信号として、連続する同等のサンプルの検出された最大数を提供する手段を更に備える。
【００３１】
あるいは、制御信号を生成する手段は、所与の測定間隔中に前述のシグマ−デルタ変換器の出力信号内の特定数の連続する同等のサンプルが数えられる回数を検出し、前述のシグマ−デルタ変換器の入力信号レベルを示す制御信号として、この検出された回数を提供する手段を更に備える。
【００３２】
本発明の別の態様によれば、前述のシグマ−デルタ変換器の入力信号レベルを調節する手段は、前述の制御信号を基準値と比較し、この制御信号がこの基準値を超える場合は利得を所定の利得変更だけ減少し、そうでない場合は所定の利得変更だけ増加するように、前述のシグマ−デルタ変換器の前段に配置された可変利得増幅器の利得をこの所定の利得変更だけ調節するように構成される。これは、シグマ−デルタ変換器の入力信号の利得に影響を及ぼす簡単な方法、それ故、シグマ−デルタ変換器がその実際の動作入力レベル範囲内で動作することを確実にする方法を提供する。
【００３３】
本発明のまた別の態様によれば、前述のシグマ−デルタ変換器の入力信号レベルを調節する手段は、前述の制御信号から前述のシグマ−デルタ変換器の対応する入力信号レベルを計算し、この計算された対応する入力信号レベルと所定の基準入力信号レベルとの間の差として利得変更を計算し、前述のシグマ−デルタ変換器の前段に配置された可変利得増幅器の利得をこの計算されたた利得変更だけ調節するように構成される。この結果として、自動利得制御機能に影響を及ぼす最適の選択を行い得るので、シグマ−デルタ変換器を所定の入力レベルで動作するように制御し得る。
【００３４】
一実施形態では、シグマ−デルタ変換器は、１ビットシグマ−デルタ変換器であってもよい。
【００３５】
本発明は、上記のアナログ／デジタル変換を実行する装置を備える無線通信機器にも関する。
【００３６】
前述のように、本発明は、シグマ−デルタ変換器の入力信号レベルを示す制御信号を生成する装置にも関し、その装置は、前述の制御信号を生成するように構成された処理手段を備え、前述のシグマ−デルタ変換器の入力信号レベルを調節する手段に前述の制御信号を提供するように構成される。装置が、前述のシグマ−デルタ変換器から信号を受信し、前述のシグマ−デルタ変換器が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として前述の制御信号を生成するように構成されるとき、制御信号がシグマ−デルタ変換器の状態を直接示す信号であるので、シグマ−デルタ変換器の入力信号レベルを調節する簡単で効果的な方法が実現される。
【００３７】
その装置は、前述のシグマ−デルタ変換器の出力信号内の連続する同等のサンプルを数える手段を更に備える。この結果として、シグマ−デルタ変換器のデジタルドメインからの信号は、制御信号を提供するために使用される。このことは、デジタルドメインでの信号処理が、通常、より容易で速く正確であるから好都合である。更に、シグマ−デルタ変換器は、アナログ／デジタル変換出力信号を生成するように既に構成されており、それ故、制御信号を提供するために、シグマ−デルタ変換器に追加の処理電力も回路も必要ない。
【００３８】
本発明のまた別の態様によれば、装置は、所与の測定間隔中に前述のシグマ−デルタ変換器の出力信号内の連続する同等のサンプルの最大数を検出し、前述のシグマ−デルタ変換器の入力信号レベルを示す制御信号として、連続する同等のサンプルの検出されたた最大数を提供する手段を更に備える。
【００３９】
あるいは、装置は、所与の測定間隔中に前述のシグマ−デルタ変換器の出力信号内の特定数の連続する同等のサンプルが数えられる回数を検出し、前述のシグマ−デルタ変換器の入力信号レベルを示す制御信号として、この検出されたた回数を提供する手段を更に備える。
【００４０】
本発明は、上記の方法を実行するプログラムコード手段を持つコンピュータプログラム及びコンピュータで読み取り可能な記憶媒体にも関する。
【発明を実施するための最良の形態】
【００４１】
本発明について、これより図面を参照して、以下により十分に説明する。
【００４２】
連続時間型の積分器を持つ低域通過の２次シグマ−デルタ変換器の一例について、図１を参照して説明する。留意すべきは、シグマ−デルタ変換器の次数は、変換器内の積分器の数を示すことである。
【００４３】
図１に示す変換器は、基本的で標準的な構成の一例である。留意すべきは、本発明はこの特定の構造に限定されず、あらゆるアーキテクチャ、あらゆる次数、又はあらゆるフィルタ特性を持つ連続時間型と離散時間型との両方を含む、あらゆる種類のシグマ−デルタ変換器で使用し得ることである。図１の積分器（ＩＮＴ）の両方とも、２πで割ったクロック周波数において単位利得を有する。更に、ＡＤ変換器（ＡＤＣ）及びＤＡ変換器（ＤＡＣ）には遅延がなく、ＡＤ変換器の出力は２つの状態［０，１］で定義されるのに対して、ＤＡ変換器はこれらの状態を２つの出力値［−１，＋１］にマッピングすると想定する。
【００４４】
再び図１を参照して、２次シグマ−デルタ変換器（ＳＤＣ）１００を説明する。シグマ−デルタ変換器１００は、積分器の形態のフィルタ１１２、アナログ／デジタル変換器（ＡＤＣ）１２０、及びデジタル／アナログ変換器（ＤＡＣ）１３０を備える。積分器１１２の出力は、アナログ／デジタル変換器１２０の入力に接続されている。図１のシグマ−デルタ変換器１００は、２次シグマ−デルタ変換器である。従って、別の積分器の形態の別のフィルタ１１０を備える。更に、シグマ−デルタ変換器１００は、２つの加算器１０６と１０８とを備え、シグマ−デルタ変換器１００の入力信号Ｓinは加算器１０６の入力であり、その加算器１０６の出力は積分器１１０の入力である。他の加算器１０８は、２つの積分器１１０と１１２との間に接続されている。ＡＤＣ１２０の出力信号Ｓoutは、シグマ−デルタ変換器の出力であるが、シグマ−デルタ変換器のＤＡＣ１３０の入力でもあり、ＤＡＣ１３０の出力は加算器１０６と１０８との入力であるので、シグマ−デルタ変換器内で負帰還信号を提供する。
【００４５】
シグマ−デルタ変換器の動作を実証するために、ＭＡＴＬＡＢ（インタラクティブプログラミング環境として動作する商用の「Matrix Laboratory」パッケージの形態の周知の数学プログラム）システムレベルのシミュレーションを、８１９２のキャリアを有し、そのうちの６８１７のキャリアがアクティブ（ゼロでない）で、６４ＱＡＭ（直交振幅変調:Quadrate Amplitude Modulation）を使用して変調されたＤＶＢ−Ｔ（Digital Video Broadcasting-Terrestrial）信号の信号に似ているＯＦＤＭ（直交周波数分割多重：orthogonal farequency division multiplex）信号に基づき実行した。８１９２のキャリアの位置は、９．１４ＭＨｚの帯域幅に相当し、シグマ−デルタ変換器のサンプリング周波数はこの周波数の６４倍、すなわち約５８５ＭＨｚである。
【００４６】
図２は、ｄＢ単位で与えられる総信号入力ＲＭＳ（実効）レベルに対するシグマ−デルタ変換器の出力信号の信号対雑音比（ＳＮＲ）を示し、ここで入力０ｄＢは単位振幅に相当する。本明細書で示す数値例は、すべてＯＦＤＭ信号に関する。しかし、留意すべきは、本発明の原理はあらゆる種類の信号に適応し得ることである。
【００４７】
前述のように、図２は、図１に示すシグマ−デルタ変換器のＯＦＤＭ入力信号レベルに対する信号対雑音比（ＳＮＲ）のプロットである。図２が示すのは、ＳＮＲは、ある点までほぼ直線状に増加し、そこで０ｄＢに急降下することである。これは、シグマ−デルタ変換器に関する典型的な動作である。信号がＤＡＣ出力レベルに近い又はそれを越えるレベルに達するとき、シグマ−デルタ変換器はそれ以上入力信号を観測できない。これは、シグマ−デルタ変換器を過負荷で不安定にし、恐らく積分器もまた飽和するだろう（実際の実施においては、最大許容信号の変動があると想定される）。手短に言えば、シグマ−デルタ変換器は機能しなくなる。
【００４８】
シグマ−デルタ変換器の不具合が起こる入力レベルは、入力信号の特性しだいである。例えば、入力信号が単一正弦波又はＷＣＤＭＡ信号などの単一変調キャリアである場合、このような信号の振幅分布は小さいピーク対平均（ＰＡＲ：peak-to-average）値を持ってかなり密集しているので、シグマ−デルタ変換器は、より高い入力レベル（数ｄＢ）で動作できるだろう。
【００４９】
それ故、入力信号レベルの範囲がシグマ−デルタ変換器の動作可能レベルより大きい場合、ある最小のＳＮＲの要件があるとの前提のもとでは、シグマ−デルタ変換器の前の可変利得増幅器（ＶＧＡ：variable-gain amplifier）と一緒のＡＧＣ機能は、例えば携帯電話システム、ＴＶ放送システム等の特に無線受信機で、受信信号の大きいダイナミックレンジに対処するのに好都合だろう。
【００５０】
本明細書に記載する発明は、ＶＧＡを制御する尺度としてシグマ−デルタ変換器の内部信号を使用し、高速で高精度のＡＧＣ機能を実施することを狙っている。より詳細には、積分器（又は、一般的な場合はフィルタ）出力信号又はシグマ−デルタ変換器の出力を観察し、シグマ−デルタ変換器がＳＮＲ特性のどこで動作するかを推定する。特にこのスキームは、ＯＦＤＭ又はＰＡＲが大きいマルチキャリアタイプの信号に非常に適している。
【００５１】
シグマ−デルタ変換器の動作の重要な特徴は、積分器の出力信号、特にシグマ−デルタ変換器の量子化器を駆動する積分器の出力信号の振幅分布（又は、確率密度関数）を考慮することにより見つけられる。１ビットのシグマ−デルタ変換器構成をＤＶＢ−Ｔ信号と一緒に再び考慮すると、積分器出力の振幅分布は、シグマ−デルタ変換器の実用的な入力レベル範囲の全部で全く同じであることがわかる。
【００５２】
図３乃至図５は、ＯＦＤＭ信号を使用する入力信号のレベルがそれぞれ−４０ｄＢ、−２０ｄＢ、−１０ｄＢにおける、２つの積分器１１０と１１２と（図１参照）の出力信号の度数分布図である。３つの図３乃至図５のすべてにおいて、狭い度数分布は前段の積分器１１０の出力信号に対応するのに対して、広い度数分布は後段の積分器１１２の出力信号に対応する。これらの度数分布は、従って振幅分布の推定値であり、シミュレーションで記録された積分器の出力サンプルから度数分布を計算することにより取得した。−４０ｄＢ及び−２０ｄＢにおいて、前段の積分器１１０の出力（狭い度数分布）は、−２〜２の範囲内にうまく収まっているのに対して、後段の積分器１１２の出力は、−３〜３の範囲内にうまく収まっている。−１０ｄＢにおいては（図５参照）、これらの範囲の外側に顕著な残留(residue)があり、同時にシグマ−デルタ変換器は最大可能なＳＮＲの近くで動作している（図２参照）。
【００５３】
−１０ｄＢを超える入力レベルにおいては、［−２，２］及び［−３，３］の範囲外のサンプル数が飛躍的に増加する。これらのサンプルを、残留サンプル(residual sample)と呼ぶ。これを図６に示す。図６では、ＯＦＤＭ入力信号レベルに対して、後段の積分器１１２からの残留サンプル数とサンプル総数との比を示し、この比を残留サンプル率（ＲＳＲ：Residual Sample Ratio）で表す。図２からの対応する信号対雑音比（ＳＮＲ）曲線も示す。入力レベルが最大入力レベルに近づくと、ＲＳＲが大幅に増加することは明らかである。一般に、図６からわかり得ることは、ＲＳＲは、シグマ−デルタ変換器がＳＮＲ特性の大体どの辺で現在動作しているかに関する情報を提供するために容易に検出し得る１つの適切な尺度ということである。留意すべきは、図６の水平の矢印は、曲線の数値を読み取るために使用すべき、図の適切な数値目盛りを指し示していることである。
【００５４】
図７は、シグマ−デルタ変換器（ＳＤＣ）及び制御信号ＲＳＲを作成する手段２７０を備える回路２００を示す。この場合もやはり、シグマ−デルタ変換器２００は、積分器の形態のフィルタ２１２、アナログ／デジタル変換器（ＡＤＣ）２２０、及びデジタル／アナログ変換器（ＤＡＣ）２３０を備える２次シグマ−デルタ変換器である。積分器２１２の出力は、ＡＤＣ２２０の入力に接続されている。更に、図７のシグマ−デルタ変換器２００は、２次シグマ−デルタ変換器であるので、別の積分器の形態の別のフィルタ２１０を備える。更に、シグマ−デルタ変換器２００は、２つの加算器２０６と２０８とを備え、シグマ−デルタ変換器２００の入力信号Ｓinは加算器２０６の入力であり、その加算器２０６の出力は前段の積分器２１０の入力である。他の加算器２０８は、２つの積分器２１０と２１２との間に接続されている。ＡＤＣ２２０の出力信号Ｓoutはシグマ−デルタ変換器の出力であるが、シグマ−デルタ変換器２００のＤＡＣ２３０の入力でもあり、ＤＡＣ２３０の出力が加算器２０６と２０８との入力であるので、シグマ−デルタ変換器に負帰還信号を提供する。
【００５５】
本発明の一実施形態によれば、ＲＳＲは、２つの比較器（ＣＭＰ）２４０と２４２とをシグマ−デルタ変換器２００に付加することによって、取得し得る。比較器２４０と２４２とは、後段の積分器２１２、例えばＡＤＣ２２０の量子化器を駆動する積分器の出力に接続されている。比較器２４０と２４２とは、比較器２４２及び２４０の入力である積分器の出力信号が、ある閾値レベルＴＨRSR及び−ＴＨRSRをそれぞれ超えるとき、検出するように構成される。例えば、閾値レベルは、上記の例では−３及び＋３に等しくできよう。続いて、ＲＳＲは、例えばサンプルを数えＲＳＲを計算するように構成されたプロセッサブロック２５０において、サンプル比較器の出力から計算し得る。プロセッサブロック２５０の出力信号は、従ってＲＳＲであることができよう。このＲＳＲは、シグマ−デルタ変換器２００の前段の利得制御構成要素の入力であることができる。その利得制御構成要素は、シグマ−デルタ変換器の入力信号の利得を制御するように構成され、例えばシグマ−デルタ変換器２００がその動作範囲内でうまく動作することを確実にする。図６に示す例では、これは、−１０ｄＢをかなり下回る入力レベルに相当する。
【００５６】
シグマ−デルタ変換器がＳＮＲ特性の大体どの辺で動作するかを検出する別のアプローチは、所与の測定間隔中にシグマ−デルタ変換器出力からの連続する同等のサンプルの最大数を考慮することである。この尺度は、最大持続長（ＭＨＬ：Maximum Hold Length）と表示する。これを図８に示し、図８では、ＯＦＤＭ入力信号レベルに対するシグマ−デルタ変換器のＳＮＲ及びＭＨＬのプロットを示す。図８では、最大ＭＨＬ（シミュレーションした１０のＯＦＤＭシンボルを通じた最大値）及び最大ＭＨＬの平均（１０のＯＦＤＭシンボルを通じた平均である、ＯＦＤＭシンボル当たり最大値）の両方を示す。これらの２つの曲線は、実質的に重なり合い、図８に示すように、それらは約−２７ｄＢまでの入力レベルほぼ一定であり、約−２７ｄＢと約−１２ｄＢとの間の入力レベルで着実に上がり、その後−１２ｄＢを超えると飛躍的に上昇する。図８では、対応するＳＮＲの結果も示す（図２のプロットに対応する）。留意することは、２つのＭＨＬ測定値はほんの少しだけ異なり、すなわちあるシンボルと別のシンボルとのこの測定値のばらつきは、かなり限定的であり、従って１つのシンボルの測定又はより短い測定間隔でさえ、シグマ−デルタ変換器２００の前段のＡＧＣに影響を及ぼす制御信号を提供するのに十分であり得ることである。図８の水平の矢印は、曲線の数値を読み取るために使用すべき、図の適切な数値目盛りを指し示している。
【００５７】
図８のＭＨＬ曲線の形は、図６に示すＲＳＲの曲線に定性的に似ている。しかし、図６のＲＳＲとは対照的に、図８のＭＨＬは、比較器のような追加のアナログ基礎要素なしにデジタル領域で容易に検出し得る。ＭＨＬを決定する一方法について、図９に示す。
【００５８】
図９は、シグマ−デルタ変換器（ＳＤＣ）１００及び制御信号ＭＨＬを作成する手段３７０を備える回路３００を示す。留意すべきは、この手段３７０は、シグマ−デルタ変換器１００の後段に接続されていることである。シグマ−デルタ変換器１００は、例えば図１に示すシグマ−デルタ変換器１００又は別の次数のシグマ−デルタ変換器であることができよう。
【００５９】
ある時点における（図９の）シグマ−デルタ変換器１００の出力サンプルは、１クロック期間遅延素子（one-clock-period delay element Ｔ）３１０の使用で１クロック期間遅延された前のサンプルと、加算器３２０における引き算によって比較される。この結果として、シグマ−デルタ変換器出力Ｓoutの変化を検出し得る。
【００６０】
レジスタ３６０が現在のＭＨＬ値を保持するために使用される。シグマ−デルタ変換器の出力の変化を検出するとき、レジスタの内容は最新測定の持続長ＨＬ(hold lengh)と比べられる。ＨＬがレジスタ３６０の内容より大きい場合、ＨＬは、新しいより大きいＭＨＬとしてレジスタ３６０に格納されるべきである。
【００６１】
カウンタ３４０は、持続長ＨＬを測定するために使用される。従って、このカウンタは、１から数え始め、その前のサンプルと同じサンプルごとに１ずつ増加すべきである。シグマ−デルタ変換器出力の変化を検出するとき、カウンタ３４０は最新の持続長を有する。
【００６２】
ブロック３３０は、現在のサンプルとその前のサンプルとが同一であるたびに、アクティブ信号を生成する。この信号は、カウンタ３４０を１だけ増加する（インクリメントする）ために使用される。
【００６３】
ブロック３３２は、現在のサンプルとその前のサンプルとが異なるたびに、アクティブ信号を生成する。この信号は、カウンタ３４０の出力である最新のＨＬとレジスタ３６０に格納された現在のＭＨＬとの比較を、ブロック３５０で開始するために使用される。カウンタ３４０の出力がレジスタ３６０に格納された現在のＭＨＬより大きい場合、ブロック３５０は、カウンタ３４０の出力をレジスタ３６０に格納するために使用するアクティブ信号を生成する。シグマ−デルタ変換器の出力の変化は、新しいＨＬが測定されるべきであることを意味するので、３３２からの信号は、カウンタ３４０を１にリセットするためにも使用される。
【００６４】
理解すべきは、測定間隔の開始前に、カウンタ３４０は常に１にリセットすべきであり、レジスタ３６０の値は常に０にリセットすべきことである。制御信号ＭＨＬは、シグマ−デルタ変換器３００の前段の可変利得増幅器（ＶＧＡ）を制御するために使用されてもよく、以下で説明し図１４に示すように、通常ＡＧＣブロックによってその利得機能に影響を及ぼしてもよい。
【００６５】
シグマ−デルタ変換器のＳＮＲ実績を示す制御信号を提供する第３のアプローチは、ＭＨＬ尺度に関係する。しかし、ＭＨＬすなわち所与の測定間隔中に記録された連続する同等のサンプルの最大数を検出する代わりに、特定長を有する持続長の数を検出し得る。この尺度は、持続長カウントＨＬＣ(hold length count)と呼ぶことにする。図１０では、ＨＬＣを、１つのＯＦＤＭシンボルに相当する測定間隔で、種々の持続長（ＨＬ）に対する入力電力の関係として示す。各ＨＬに関して、３０のランダムＯＦＤＭシンボルを通じて検出された、実のところ最小ＨＬＣ、最大ＨＬＣ及び平均ＨＬＣの３つの曲線がある（図１０では、これらの曲線は、ＨＬＣmin、ＨＬＣmax、ＨＬＣmeanで表される）。最大ＨＬＣと最小ＨＬＣとの間の差は、シグマ−デルタ変換器が過負荷でない入力信号の範囲、すなわち−１０ｄＢ未満に関しては、非常に小さいことが容易にわかる。従って、ＨＬＣは、上記の範囲内のＳＮＲに関して、シグマ−デルタ変換器の動作状態の非常に正確な尺度である。
【００６６】
図１１は、ＯＦＤＭ入力信号レベルに対する制御信号ＨＬＣの別のプロットである。しかし、図１１では、ＨＬ＝３に相当する曲線は、３を超えるＨＬ値も高精度のＨＬＣ検出に使用し得ることを実証するために除かれている。この場合もやはり、各ＨＬに関して、３０のランダムＯＦＤＭシンボルを通じて検出された、実のところそれぞれ最小ＨＬＣ、最大ＨＬＣ及び平均ＨＬＣの３つの曲線があり、ＨＬＣmin、ＨＬＣmax、ＨＬＣmeanで表す。
【００６７】
図１２は、シグマ−デルタ変換器１００及び制御信号ＨＬＣを作成する手段４７０を備える回路４００を示す。図９において見られるように、この手段４７０は、シグマ−デルタ変換器１００の後段に接続されている。シグマ−デルタ変換器１００は、例えば、図１に示すシグマ−デルタ変換器１００又は別の次数のシグマ−デルタ変換器であることができよう。
【００６８】
ある時点における（図１２の）シグマ−デルタ変換器１００の出力サンプルは、１クロック期間遅延素子（Ｔ）４１０の使用によって１クロック期間遅延された前のサンプルと、加算器４２０における引き算によって比較される。この結果として、シグマ−デルタ変換器出力Ｓoutの変化を検出し得る。
【００６９】
カウンタ４４２は、選択したか又は所望のＨＬdのＨＬＣを測定するために使用される。シグマ−デルタ変換器の出力の変化を検出するとき、最新のＨＬが所望の持続長ＨＬdに等しい場合、このカウンタは１だけ増加されるべきである。
【００７０】
カウンタ４４０は、持続長ＨＬを測定するために使用される。従って、このカウンタは１から数え始め、その前のサンプルと同じサンプルごとに１だけ増加すべきである。シグマ−デルタ変換器の出力の変化を検出するとき、カウンタ４４０は、最新の持続長を有する。
【００７１】
ブロック４３０は、現在のサンプルとその前のサンプルが同一であるたびに、アクティブ信号を生成する。この信号は、カウンタ４４０を１だけ増加する（インクリメントする）ために使用される。
【００７２】
ブロック４３２は、現在のサンプルとその前のサンプルが異なるたびに、アクティブ信号を生成する。この信号は、カウンタ４４０の出力と所望の持続長ＨＬdとの比較を、ブロック４４１で開始させるために使用される。それらが同じ場合、ブロック４４１は、カウンタ４４２を１だけ増加するために使用するアクティブ信号を生成する。シグマ−デルタ変換器の出力の変化は、新しいＨＬが測定されるべきであることを意味するので、４３２からの信号は、カウンタ４４０を１にリセットするためにも使用される。
【００７３】
カウンタ４４２の出力は、（所定のクロック期間数にわたって測定した）測定持続長カウントＨＬＣmである。これは、シグマ−デルタ変換器４００の前段の可変利得増幅器（ＶＧＡ）を制御するために使用し得る制御信号も作り、以下に説明し図１４に示すように、通常ＡＧＣブロック経由でその利得機能に影響を及ぼす。
【００７４】
留意すべきは、制御信号としてのＨＬＣの使用は、持続長ＨＬ≧３に関して低入力信号と大入力信号の両方で小さいＨＬＣを検出し得るので、シグマ−デルタ変換器が過負荷であるか否かの情報を提供しないことである。このため、ＭＨＬ測定技術又はＲＳＲ測定技術は、過負荷を検出する目的だけのために使用してもよい。しかし、ＨＬ＝３以上に対するＨＬＣを測定する代わりに、ＨＬ＝２の値を過負荷の検出のために使用し得る。図１３はＯＦＤＭ信号入力レベルに対する制御信号ＨＬＣのプロットであり、図１３では、ＨＬＣを入力電力に対して示す。図１３からわかり得ることは、ＨＬ＝２に関して、過負荷の兆候が現れ始める−１０ｄＢの入力信号レベルをかなり超える入力電力の増加に伴い、ＨＬＣは継続的に減少する。それ故、ＨＬ＝２に対するＨＬＣは、過負荷を検出し、よいシグマ−デルタ変換器動作を示すために使用し得る。この場合もやはり、各ＨＬに関して、３０のランダムＯＦＤＭシンボルを通じて検出された、実のところ最小ＨＬＣ、最大ＨＬＣ及び平均ＨＬＣの３つの曲線があり、それぞれＨＬＣmin、ＨＬＣmax、ＨＬＣmeanで表す。
【００７５】
また、留意すべきは、図９、図１２及びそれらの説明では、入力の１つを差し引く加算器の使用を示すが、２つのシングルビットが同等か否かを比較する他の手段が存在することである。一例として、ＸＯＲゲートを使用でき、ＸＯＲゲートなら、２つの入力が異なるときだけ、すなわちシグマ−デルタ変換器がその出力状態を変更するときだけ、出力「１」になるだろう。他の代替形態も考えられる。
【００７６】
図１４は、上記の制御信号の１つの使用によって、入力信号レベルをどのように調節し得るかを示す概略図である。可変利得増幅器（ＶＧＡ）１０１０は、変換器１０００に接続される。変換器１０００はシグマ−デルタ変換器１０２０を備え、シグマ−デルタ変換器１０２０は、第１制御信号ＳAGC,controlを作成する手段１０３０に接続する、又はそれを備える。ＡＧＣブロック１００５は、第１制御信号ＳAGC,controlを受け取り、第２制御信号ＳVGA,controlを生成し、それをＶＧＡ１０１０に出力する。第２制御信号ＳVGA,controlは、ＡＧＣブロックの要求に応じてＶＧＡの利得を変更／修正するように構成される。
【００７７】
図１４は、信号ＳVGA,inがＶＧＡ１０１０の入力であることも示す。この信号ＳVGA,inは、シグマ−デルタ変換器として実施されたＡＤ変換器においてアナログ／デジタル変換される信号である。しかし、まず入力信号ＳVGA,inの大きさの適切な変更を、ＶＧＡ１０１０の使用によって行い得る。入力信号ＳVGA,inの見込まれる大きさの変更に続いて、ＶＧＡ１０１０は、信号ＳSDC,inをシグマ−デルタ変換器１０２０に出力する。シグマ−デルタ変換器１０２０は、入力信号ＳSDC,inを処理し、変換したデジタル信号ＳSDC,outを以降のデジタル処理のために出力する。シグマ−デルタ変換器１０２０は、更に、信号Ｓを第１制御信号を作成する手段１０３０に出力する。上記のように、信号Ｓは、変換デジタル信号ＳSDC,outであることができ、また信号Ｓは、シグマ−デルタ変換器１０２０のフィルタの出力信号であることができる。続いて、前記手段１０３０は、先に説明したように、第１制御信号ＳAGC,controlを作成する。この第１制御信号ＳAGC,controlは、ＲＳＲ、ＭＨＬ、ＨＬＣ、又はそれらの組み合わせを備えることができる。第１制御信号ＳAGC,controlは、ＡＧＣブロック１００５の入力であり、ＡＧＣブロック１００５は、デジタル領域又はアナログド領域又は両方の領域のいずれかで通常実施されてよいアルゴリズムを備える。ＡＧＣブロック１００５は、ＶＧＡの適切な利得変更を見つけるために第１制御信号ＳAGC,controlを処理し、所要の信号ＳVGA,controlを生成し、それをＶＧＡ１０１０に出力し、ＶＧＡ１０１０において（もしあれば）所要の利得の変更を達成する。
【００７８】
図１４に示す構成について、シグマ−デルタ変換器の前段のＶＧＡに影響を及ぼすために、第１制御信号を作成する手段からの第１制御信号の使用に関連して先に説明した。シグマ−デルタ変換器１０２０及び前記手段１０３０は、一緒に、本発明の実施形態によるシグマ−デルタ変換器１０００（図７、図９又は図１２に示すシグマ−デルタ変換器など）を形成することは理解される。前記手段１０３０は、ＡＧＣ１００５に供給される第１制御信号ＳAGC,controlを出力し、ＡＧＣ１００５は、次に第２制御信号ＳVGA,controlを生成し、それをシグマ−デルタ変換器１０００の前段のＶＧＡ１０１０に出力する。この結果として、ＶＧＡ１０１０は、シグマ−デルタ変換器１０００が十分にその限界内で動作するのを確実にするように、影響を及ぼし得る及び／又は導き得る。留意すべきは、図１４に示す構成は、単なる一例である。追加の構成要素が存在することができ、ＶＧＡ１０１０の出力は、直接シグマ−デルタ変換器に入力されないように、シグマ−デルタ変換器１０００を制御するために、追加の構成要素経由でシグマ−デルタ変換器１０００へ入力するように構成できる。更に、追加の構成要素は、シグマ−デルタ変換器１０００の出力とＡＧＣ１００５との間及び／又はＡＧＣ１００５とＶＧＡ１０１０との間に存在することも考えられる。
【００７９】
前述のように、制御信号ＳAGC,controlは、ＲＳＲ、ＭＨＬ、及びＨＬＣの尺度の１つであってよく、その場合、ＡＧＣブロック１００５のアルゴリズムは、ＶＧＡ１０１０の利得がこの信号からどのように制御されるかを決定する。以下では、このようなアルゴリズムの２つの例について、更に詳細に説明する。
【００８０】
第１例では、ＡＧＣは、例えば所望のＳＮＲに関して非常に簡単な手段で、公称入力とするように努力する。公称ＳＮＲをＳＮＲ0と呼び、対応するＲＳＲ、ＭＨＬ、ＨＬＣは、それぞれＲＳＲ0、ＭＨＬ0、ＨＬＣ0と定義する。ＲＳＲm、ＭＨＬm、ＨＬＣmは、それぞれＲＳＲ、ＭＨＬ、ＨＬＣの測定値を表す。これらの量に基づくＡＧＣ機能の１つのあるフローチャートについて、ＲＳＲ、ＭＨＬ、ＨＬＣの量に基づき、それぞれ図１５、図１６、図１７に概略を示す。これらのフローチャートでは、ΔＧは、例えばシグマ−デルタ変換器の前のＶＧＡにおける利得変更を指し、この用語は、例えばリニア振幅、リニア電力、又はｄＢなどで定義できよう。
【００８１】
図１５に示す方法５００では、残留サンプル率が制御信号ＳVGA,controlとして使用され、フローはステップ５１０で始まり、ステップ５２０に進んで、そこでＲＳＲが測定され、このようにして第１制御信号ＲＳＲmを提供する。このステップは、図１４の前記手段１０３０で行われる。続くステップ５３０では、前記手段１０３０からのＲＳＲmは、所望のＳＮＲに相当する公称入力レベルに関係する公称ＲＳＲ値であるＲＳＲ0と比べられる。ステップ５３０で測定ＲＳＲすなわちＲＳＲmが公称ＲＳＲすなわちＲＳＲ0を超えると判定される場合、フローはステップ５４０に進み、そこではＡＧＣブロック１００５（図１４参照）がＶＧＡ１０１０（図１４）の利得をΔＧだけ減少するように影響を及ぼす。一方、ステップ５３０でＲＳＲmが公称値ＲＳＲ0より小さいと判定される場合、フローはステップ５５０に進み、そこではＡＧＣブロック１００５（図１４参照）がＶＧＡ１０１０（図１４）の利得をΔＧだけ増加するように影響を及ぼす。フローは、ステップ５４０から及びステップ５５０からステップ５２０に戻る。
【００８２】
図１５では、ＲＳＲが、制御信号ＳAGC,controlとして使用された。尺度ＭＨＬ及びＨＬＣが制御信号ＳAGC,controlとして使用される対応するフローチャートを、それぞれ図１６と図１７とに示す。図１６のフローチャート５０１では、ＭＨＬが使用されるステップ５２１及び５３１が図１５のステップ５２０及び５３０に対応するのに対して、残りのステップには変更がない。同様に、図１７のフローチャート５０２では、ＨＬＣが使用されるステップ５２２及び５３２が図１５のステップ５２０及び５３０に対応するのに対して、残りのステップには変更がない。
【００８３】
上記方法５００、５０１、５０２は、ＡＧＣ機能の非常に簡単な影響を与える。その理由は、それぞれＲＳＲ、ＨＭＬ、ＨＬＣの最適値と測定値との間の相違の表示だけを当てにし、これに基づき、利得を固定幅だけ変えるからである。
【００８４】
ΔＧの大きさは、ある最小のＳＮＲを保証し得るように、入力信号のＲＭＳ値の変化を観測するために十分に大きくあるべきである。それ故、最小のΔＧは、測定／利得変更間隔中の信号強度の最大変動が既知の場合に見つけ得る。ＲＳＲ、ＭＨＬ、又はＨＬＣの測定／推定は、例えば測定時間しだいで程度の差はあるが雑音の影響があるので、ΔＧの上限もあることになる。この場合、信号強度のよりしっかりした観測を行うために、ΔＧに対する第１の要件（最低限の大きさ）をやはり満たしながら、できるだけ小さいΔＧを選択することが正当化され得る。同様に、小さいΔＧを有する別の理由は、シグマ−デルタ変換器への信号強度が大きくなり過ぎる場合に、シグマ−デルタ変換器を過負荷にさせるＲＳＲ、ＭＨＬ、又はＨＬＣの測定の中の雑音が原因となるＶＧＡ利得の誤った訂正を避けるためである。
【００８５】
より複雑で迅速な解決手段では、ＲＳＲ、ＭＨＬ、又はＨＬＣと入力電力との間の非線形の関係を利用し、それでΔＧの最適選択を決定できる。ΔＧの最適選択は、今回も、例えばシグマ−デルタ変換器の前の可変利得増幅器内などの利得変更を指し、この用語は、例えばリニア振幅、リニア電力、又はｄＢで定義できる。例えば、ＲＳＲ、ＭＨＬ、又はＨＬＣの値とｄＢ単位の入力信号レベルとの間の関係が、関数ＲＳＲ＝ｆ(Ｐin)、ＭＨＬ＝ｆ(Ｐin)、又はＨＬＣ＝ｆ(Ｐin)で定義される場合、逆関数Ｐin＝ｆ-1(ＲＳＲ)、Ｐin＝ｆ-1(ＭＨＬ)、Ｐin＝ｆ-1(ＨＬＣ)は、それぞれ所与のＲＳＲ、ＭＨＬ、ＨＬＣに対する推定入力電力を見つけるために使用し得る。この関数に基づくＡＧＣフローチャートは、ＲＳＲ、ＭＨＬ、ＨＬＣの量に対して、それぞれ図１８、図１９、図２０で与えられる。
【００８６】
図１８に示す制御信号としてＲＳＲの使用に基づく方法６００は、ステップ６１０で始まり、ステップ６２０に進んで、そこで公称逆関数値Ｐin,0が、上記の公称残留サンプル率ＲＳＲ0の逆関数として計算される。ステップ６３０で、実際の残留サンプル値ＲＳＲmが測定される。このステップは、図１４の前記手段１０３０で行われる。その後、ステップ６４０で推定入力電力Ｐin,mが、ＲＳＲmの逆関数を計算することによって計算／推定される。続いて、ステップ６５０で、ΔＧがＰin,0とＰin,mとの間の差としてＡＧＣブロック１００５（図１４参照）で計算され、ステップ６６０で、ＶＧＡ１０１０の利得はΔＧの量だけ変更されるように影響を受ける。
【００８７】
従って、方法６００は、ΔＧの最適の選択を提供する。上記の例の電力レベルＰin,0及びＰin,mはｄＢ目盛りであることに留意すべきである。
【００８８】
図１８では、ＲＳＲが制御信号ＳAGC,controlとして使用された。尺度ＭＨＬとＨＬＣを制御信号ＳAGC,controlとして使用する対応するフローチャートを、それぞれ図１９と図２０とに示す。図１９のフローチャート６０１では、ＭＨＬが使用されるステップ６２１，６３１及び６４１は図１８の６２０，６３０及び６４０に対応するのに対して、残りのステップには変更がない。同様に、図２０のフローチャート６０２では、ＨＬＣが使用されるステップ６２２，６３２及び６４２は図１８の６２０，６３０及び６４０に対応するのに対して、残りのステップには変更がない。
【００８９】
留意することは、これらのスキームは、これらの関数を逆関数にし得る場合だけ適切に動作することである。それ故、これは、ＲＳＲとＭＨＬの全体には適用されない。小さい入力信号に対するＲＳＲ及びＭＨＬは、それぞれゼロ及び一定であるからである。それ故、概略した簡単なフローチャートは、シグマ−デルタ変換器がＲＳＲ及びＭＨＬを特定の入力信号レベルにマッピングできないこのような範囲で動作するときはいつも、シグマ−デルタ変換器に対する最適信号強度に指定の時間内に到達し得るように、利得を固定量増加するように拡張し得る。最適の信号強度は、ＲＳＲ又はＭＨＬの逆関数が、例えば−１５ｄＢと−１１ｄＢとの間と定義し得る範囲内にある想定する（図６と図８参照）。
【００９０】
留意すべきは、このスキームの実際的な実施では、ΔＧの推定値内の雑音による利得値の誤りに対する保護策を含めることにより、よりしっかりしたものにできる。同様に、最大ΔＧを採用でき、それは、特にシグマ−デルタ変換器が過負荷近くで動作するときに、安定性を一層改善するだろう。
【００９１】
上記の２例は、非線形方程式ＲＳＲm(Ｇ)−ＲＳＲ0＝０、ＭＨＬm(Ｇ)−ＭＨＬ0＝０、又はＨＬＣm(Ｇ)−ＨＬＣ0＝０に対する解を見つけるための、すなわち方程式を満足する利得Ｇを見つけるための、単なる非常に簡単な最適化スキームである。最適化理論及び／又は制御理論の当業者なら容易にわかるように、異なる及び／又はより高度な方法を、速さ、複雑さ、頑丈さ、正確さ、ならびにアナログ領域もしくはデジタル領域もしくは両方の組み合わせで実施されるべきかの要件に基づき、この方程式を解くために適応し得る。
【００９２】
前述し図示した例は理想的な２次シグマ−デルタ変換器に基づいているが、例えば異なる次数、アーキテクチャ、低域通過タイプもしくは帯域通過タイプ、フィルタ係数等を持つ他のシグマ−デルタ変換器の解決も可能であることはわかるはずである。このような他の解決手段の場合、ＲＳＲ、ＭＨＬ、ＨＬＣと入力電力との関係は異なってもよい。最後に、ＡＤＣ／ＤＡＣ内の遅延、非線形性、シグナルパス間のミスマッチ等を含む実際の実施で持ち込まれるエラーは、定義した量の間の関係にも影響を及ぼすことがある。
【００９３】
更に留意することは、上記の実施形態では、尺度であるＲＳＲ、ＭＨＬ、ＨＬＣ、又はそれらの組み合わせの１つが、シグマ−デルタ変換器の動作状態、例えばシグマ−デルタ変換器が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す制御信号として使用されることである。しかし、これらの尺度は、このような表示を与える信号の単なる例である。シグマ−デルタ変換器の内部信号又は出力信号から生成される他の尺度も、同じ又は同等の情報の提供にうまく使用し得る。一例として、図２に示すシグマ−デルタ変換器の出力信号の信号対雑音比（ＳＮＲ）は、制御信号として検出及び使用し得る。
【００９４】
本発明の好ましい実施形態を説明し図示したが、本発明は、それに制約されず、特許請求の範囲に規定する対象の範囲内の他の方法でも具体化し得る。
【図面の簡単な説明】
【００９５】
【図１】２次シグマ−デルタ変換器を示す図である。
【図２】ＯＦＤＭ入力信号レベルに対する信号対雑音比（ＳＮＲ）のプロット図である。
【図３】−４０ｄＢの入力レベルにおける第１積分器と第２積分器との出力信号の度数分布図である。
【図４】−２０ｄＢの入力レベルにおける第１積分器と第２積分器との出力信号の度数分布図である。
【図５】−１０ｄＢの入力レベルにおける第１積分器と第２積分器との出力信号の度数分布図である。
【図６】ＯＦＤＭ入力信号レベルに対するシグマ−デルタ変換器のＳＮＲ及び信号ＲＳＲのプロット図である。
【図７】第１制御信号を作成する手段で、且つシグマ−デルタ変換器のフィルタとＡＤ変換器との間に接続される手段を備える２次シグマ−デルタ変換器を示す図である。
【図８】ＯＦＤＭ入力信号レベルに対するシグマ−デルタ変換器のＳＮＲ及び信号ＭＨＬのプロット図である。
【図９】シグマ−デルタ変換器及び第１制御信号を作成する手段で、且つシグマ−デルタ変換器の後段に接続される手段を備える変換器を示す図である。
【図１０】ＯＦＤＭ入力信号レベルに対する信号ＨＬＣのプロット図である。
【図１１】ＯＦＤＭ入力信号レベルに対する信号ＨＬＣのプロット図である。
【図１２】シグマ−デルタ変換器及び第１制御信号を作成する手段で、且つシグマ−デルタ変換器の後段に接続される手段を備える代替の変換器を示す図である。
【図１３】ＯＦＤＭ信号入力レベルに対する信号ＨＬＣのプロット図である。
【図１４】第１制御信号を作成する手段に接続するシグマ−デルタ変換器に接続する可変利得増幅器の概略図である。
【図１５】ＲＳＲ測定値に基づき、可変利得増幅器の利得を制御するアルゴリズムの第１例のフローチャートである。
【図１６】ＭＨＬ測定値に基づき、可変利得増幅器の利得を制御するアルゴリズムの第１例のフローチャートである。
【図１７】ＨＬＣ測定値に基づき、可変利得増幅器の利得を制御するアルゴリズムの第１例のフローチャートである。
【図１８】ＲＳＲ測定値に基づき、可変利得増幅器の利得を制御するアルゴリズムの第２例のフローチャートである。
【図１９】ＭＨＬ測定値に基づき、可変利得増幅器の利得を制御するアルゴリズムの第２例のフローチャートである。
【図２０】ＨＬＣ測定値に基づき、可変利得増幅器の利得を制御するアルゴリズムの第２例のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成19年10月26日(2007.10.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ／デジタル変換器（１００、１０２０）の入力信号レベルを調節する方法であって、
前記アナログ／デジタル変換器（１００、１０２０）への入力信号レベルを示す制御信号（ＳAGC,control）を生成する工程であって、前記制御信号（ＳAGC,control）が前記アナログ／デジタル変換器（１００、１０２０）が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として生成される、前記工程と、
前記制御信号（ＳAGC,control）に基づいて、前記デジタル／アナログ変換器（１００、１０２０）への前記入力信号レベルを調節する工程とを有し、
前記アナログ／デジタル変換器（１００、１０２０）はシグマ−デルタ変換器であって、前記制御信号（ＳAGC,control）が前記シグマ−デルタ変換器（１００、１０２０）が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として生成され、
前記制御信号を生成する工程は、更に前記シグマ−デルタ変換器（１００、１０２０）からの出力信号内の連続する同等のサンプルを数える工程を備えることを特徴とする方法。
【請求項２】
前記制御信号を生成する工程は、
所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の連続する同等のサンプルの最大数（ＭＨＬ）を検出する工程と、
前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、連続する同等のサンプルの前記検出された最大数（ＭＨＬ）を提供する工程とを更に備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記制御信号を生成する工程は、
所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の特定数（ＨＬd）の連続する同等のサンプルがカウンとされる回数（ＨＬＣ）を検出する工程と、
前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、前記検出された回数（ＨＬＣ）を提供する工程とを更に備えることを特徴とする請求項１に記載の方法。
【請求項４】
前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを調節する工程は、
前記制御信号（ＳAGC,control）を基準値（ＭＨＬ0、ＨＬＣ0）と比較する工程と、
前記シグマ−デルタ変換器（１００、１０２０）の前段に配置された可変利得増幅器（１０１０）の利得を、所定の利得変更（ΔＧ）だけ調節する工程であって、前記制御信号が前記基準値を超える場合に前記利得を前記所定の利得変更（ΔＧ）だけ減少させ、そうでない場合は前記所定の利得変更（ΔＧ）だけ増加させる工程とを備えることを特徴とする請求項１乃至３のいずれか１項に記載の方法。
【請求項５】
前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを調節する工程は、
前記制御信号（ＳAGC,control）から、前記シグマ−デルタ変換器（１００、１０２０）への対応する入力信号レベル（Ｐin,m）を計算する工程と、
前記計算された対応する入力信号レベル（Ｐin,m）と所定の基準入力信号レベル（Ｐin,0）との間の差として利得変更（ΔＧ）を計算する工程と、
前記シグマ−デルタ変換器（１００、１０２０）の前段に配置された可変利得増幅器（１０１０）の利得を、前記計算利得変更（ΔＧ）だけ調節する工程とを備えることを特徴とする請求項１乃至３のいずれか１項に記載の方法。
【請求項６】
前記シグマ−デルタ変換器（１００、１０２０）は１ビットのシグマ−デルタ変換器であることを特徴とする請求項１乃至５のいずれか１項に記載の方法。
【請求項７】
アナログ／デジタル変換を実行する装置であって、
アナログ／デジタル変換器（１００、１０２０）と、
前記アナログ／デジタル変換器（１００、１０２０）への入力信号レベルを示す制御信号（ＳAGC,control）を生成する手段（２７０、３７０、４７０、１０３０）であって、前記制御信号（ＳAGC,control）が前記アナログ／デジタル変換器（１００、１０２０）が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す、前記手段と、
前記制御信号（ＳAGC,control）に基づいて、前記アナログ／デジタル変換器（１００、１０２０）への入力信号レベルを調節する手段（１００５、１０１０）とを備え、
前記アナログ／デジタル変換器（１００、１０２０）はシグマ−デルタ変換器であって、前記装置が前記シグマ−デルタ変換器（１００、１０２０）前記シグマ−デルタ変換器（１００、１０２０）は、安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として前記制御信号（ＳAGC,control）を生成するように構成され、
前記制御信号を生成する手段は、前記シグマ−デルタ変換器（１００、１０２０）からの出力信号内の連続する同等のサンプルを数える手段（３４０、４４０）を更に備えることを特徴とする装置。
【請求項８】
前記制御信号を生成する手段は、所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの出力信号内の連続する同等のサンプルの最大数（ＭＨＬ）を検出し、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、連続する同等のサンプルの前記検出された最大数（ＭＨＬ）を提供する手段（３５０、３６０）を更に備えることを特徴とする請求項７に記載の装置。
【請求項９】
前記制御信号を生成する手段は、所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の特定数（ＨＬd）の連続する同等のサンプルがカウントされる回数（ＨＬＣ）を検出し、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、前記検出された回数（ＨＬＣ）を提供する手段（４４１、４４２）を更に備えることを特徴とする請求項７に記載の装置。
【請求項１０】
前記シグマ−デルタ変換器（１００、１０２０）への入力信号レベルを調節する手段（１００５、１０１０）は、
前記制御信号（ＳAGC,control）を基準値（ＭＨＬ0、ＨＬＣ0）と比較し、
前記シグマ−デルタ変換器（１００、１０２０）の前段に配置された可変利得増幅器（１０１０）の利得を所定の利得変更（ΔＧ）だけ調節して、前記制御信号が前記基準値を超える場合に前記利得を前記所定の利得変更（ΔＧ）だけ減少させ、そうでない場合に前記所定の利得変更（ΔＧ）だけ増加させるよう構成されることを特徴とする請求項７乃至９のいずれか１項に記載の装置。
【請求項１１】
前記シグマ−デルタ変換器（１００、１０２０）への入力信号レベルを調節する手段（１００５、１０１０）は、
前記制御信号（ＳAGC,control）から、前記シグマ−デルタ変換器（１００、１０２０）への対応する入力信号レベル（Ｐin,m）を計算し、
前記計算された対応する入力信号レベル（Ｐin,m）と所定の基準入力信号レベル（Ｐin,0）との間の差として利得変更（ΔＧ）を計算し、
前記シグマ−デルタ変換器（１００、１０２０）の前段に配置された可変利得増幅器（１０１０）の利得を、前記計算利得変更（ΔＧ）だけ調節するよう構成されることを特徴とする請求項７乃至９のいずれか１項に記載の装置。
【請求項１２】
前記シグマ−デルタ変換器（１００、１０２０）は１ビットのシグマ−デルタ変換器であることを特徴とする請求項７乃至１１のいずれか１項に記載の装置。
【請求項１３】
請求項７乃至１２のいずれか１項に記載のアナログ／デジタル変換を実行する装置を備えることを特徴とする無線通信装置。
【請求項１４】
アナログ／デジタル変換器（１００、１０２０）への入力信号レベルを示す制御信号（ＳAGC,control）を生成する装置（２７０、３７０、４７０、１０３０）で、前記アナログ／デジタル変換器（１００、１０２０）が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として前記制御信号（ＳAGC,control）を生成するよう構成された処理手段（２４０、２４２、２５０；３４０、３５０、３６０；４４０、４４１、４４２）を備え、前記アナログ／デジタル変換器（１００、１０２０）への前記入力信号レベルを調節する手段（１００５、１０１０）に前記制御信号（ＳAGC,control）を提供するよう構成される装置であって、
シグマ−デルタ変換器（１００、１０２０）からの信号（Ｓ）を受信して、前記シグマ−デルタ変換器（１００、１０２０）が安定的な動作範囲の上限近く又はその上で動作しているか否かを示す信号として、前記制御信号（ＳAGC,control）を生成するよう構成され、
前記シグマ−デルタ変換器（１００、１０２０）からの出力信号内の連続する同等のサンプルを数える手段（３４０、４４０）を更に備えることを特徴とする装置。
【請求項１５】
所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の連続する同等のサンプルの最大数（ＭＨＬ）を検出して、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、連続する同等のサンプルの前記検出された最大数（ＭＨＬ）を提供する手段（３５０、３６０）を更に備えることを特徴とする請求項１４に記載の装置。
【請求項１６】
所与の測定間隔中に、前記シグマ−デルタ変換器（１００、１０２０）からの前記出力信号内の連続する同等のサンプルの特定数（ＨＬd）がカウンロされる回数（ＨＬＣ）を検出し、前記シグマ−デルタ変換器（１００、１０２０）への前記入力信号レベルを示す前記制御信号（ＳAGC,control）として、前記検出された回数（ＨＬＣ）を提供する手段（４４１、４４２）を更に備えることを特徴とする請求項１４に記載の装置。
【請求項１７】
請求項１乃至６のいずれか１項に記載の各工程をコンピュータに実行されるためのプログラムコード手段を備えるコンピュータプログラム。
【請求項１８】
請求項１乃至６のいずれか１項に記載の方法をコンピュータで実現するためのプログラムコード手段を記憶したコンピュータ読み取り可能な記憶媒体。
【国際調査報告】
2009521147.tif 000023
2009521147.tif 000024
2009521147.tif 000025