(57)【要約】暗電流を減少させたＣＭＯＳイメジャーとそれを製造するための方法。一般的な窒化ゲート酸化膜の厚さのおおよそ２倍の厚さを有する窒化ゲート酸化膜が、ＣＭＯＳイメジャーの光感知領域の上に設けられる。このゲート酸化膜は、フォトセンサーを保護するための改良された汚染物質防護用のバリヤー（障壁）となり、フォトセンサーのｐ＋ピンド領域（ｐ＋  ｐｉｎｎｅｄ  ｒｅｇｉｏｎ）の表面にｐ＋インプラント分布（ｐ＋  ｉｍｐｌａｎｔ  ｄｉｓｔｒｉｂｕｔｉｏｎ）を含み、フォトセンサー表面の光子反射を減少し、その結果、暗電流を減少させることができる。【選択図】図３
2009506542.tif 000002
【特許請求の範囲】
【請求項１】
画素セルであって、
基板の第１の領域のフォトセンサーと、
前記基板上の窒化ゲート酸化膜層とを備え、
前記窒化ゲート酸化膜層は、前記第１の領域の上に位置する第１の厚さと、前記基板の第２の領域の上に位置する第２の厚さとを有しており、
前記第１の厚さは、前記第２の厚さのおおよそ２倍である、ことを特徴とする画素セル。
【請求項２】
請求項１の画素セルであって、更に、前記第２の領域の上に少なくとも一つの転送トランジスタ用ゲート・スタックを備えていることを特徴とする、画素セル。
【請求項３】
請求項１の画素セルであって、前記第２の厚さは、おおよそ３０Åからおおよそ４０Å間の範囲にあることを特徴とする、画素セル。
【請求項４】
請求項１の画素セルであって、前記第１の厚さは、おおよそ７０Åであることを特徴とする、画素セル。
【請求項５】
請求項１の画素セルであって、前記基板の前記第１の領域上の前記窒化ゲート酸化膜層は、前記第２の領域上の窒化ゲート酸化膜層の窒化物濃度よりもおおよそ１５−２０％の範囲だけ高い窒化物濃度を持っていることを特徴とする、画素セル。
【請求項６】
請求項１の画素セルであって、前記窒化ゲート酸化膜層は、前記第１の領域に亘って、前記基板の前記第２の領域よりも大きな屈折率を有していることを特徴とする、画素セル。
【請求項７】
請求項１の画素セルであって、前記窒化ゲート酸化膜層は、フォトセンサーの接合部漏電を抑制することを特徴とする、画素セル。
【請求項８】
請求項１の画素セルであって、前記窒化ゲート酸化膜層は、汚染物質が、前記基板の前記第１の領域に拡散するのを妨げることを特徴とする、画素セル。
【請求項９】
イメジャーであって、
基板に形成された画素アレイと、
第１のゲート酸化膜層と、
第２のゲート酸化膜層とを備え、
前記画素アレイは、前記基板内に複数個の光感知領域を有し且つ前記基板の上に複数個のトランジスター・ゲート・スタックを有し、
前記第１のゲート酸化膜層は、前記基板の上で且つ前記複数個のトランジスター・ゲート・スタックの下にあり、
前記第２のゲート酸化膜層は、前記基板の前記複数個の光感知領域の上にある、ことを特徴とするイメジャー。
【請求項１０】
請求項９のイメジャーであって、前記第１および第２のゲート酸化膜層は窒化ゲート酸化膜層であることを特徴とする、イメジャー。
【請求項１１】
請求項９のイメジャーであって、前記第１のゲート酸化膜層は、おおよそ３０−４０Å範囲の厚さを有していることを特徴とする、イメジャー。
【請求項１２】
請求項９のイメジャーであって、前記第１および第２のゲート酸化膜層は、組み合わせた厚さがおおよそ７０Åであることを特徴とする、イメジャー。
【請求項１３】
請求項９のイメジャーであって、前記光感知領域上の前記第１および第２のゲート酸化膜層は、前記第１のゲート酸化膜層のみの窒化物濃度よりもおおよそ１５−２０％の範囲だけ高い窒化物濃度であることを特徴とする、イメジャー。
【請求項１４】
画素セルを形成する方法であって、
基板上に第１の厚さを有するゲート酸化膜層を形成するステップと、
前記ゲート酸化膜層上にマスクを形成するステップと、
前記ゲート酸化膜層の一部を第２の厚さになるまで除去するステップとを、
含むことを特徴とする、方法。
【請求項１５】
請求項１４の方法であって、ゲート酸化膜層を形成する前記ステップは、窒化ゲート酸化膜層を形成することを含むことを特徴とする、方法。
【請求項１６】
請求項１４の方法であって、前記ゲート酸化膜層の一部を除去する前記ステップは、前記ゲート酸化膜層の一部を前記第１の厚さの半分になるまで除去することを特徴とする、方法。
【請求項１７】
請求項１６の方法であって、前記第１の厚さは、おおよそ６０−８０Åであることを特徴とする、方法。
【請求項１８】
請求項１７の方法であって、前記第１の厚さは、おおよそ７０Åであることを特徴とする、方法。
【請求項１９】
請求項１４の方法であって、マスクを形成する前記ステップは、将来のフォトセンサー位置の上の前記ゲート酸化膜層の部分をマスクするステップを含むことを特徴とする、方法。
【請求項２０】
イメジャー装置を製造する方法であって、
複数個の指定されたフォトセンサー領域を有する基板上に第１のゲート酸化膜層を形成するステップと、
前記第１のゲート酸化膜層および前記指定されたフォトセンサー領域の上に第２のゲート酸化膜層を形成するステップとを、含むことを特徴とする方法。
【請求項２１】
請求項２０の方法であって、前記第１および第２のゲート酸化膜層は、窒化ゲート酸化膜層であることを特徴とする、方法。
【請求項２２】
請求項２０の方法であって、第１のゲート酸化膜層を形成する前記ステップは、厚さがおおよそ３０−４０Åの第１のゲート酸化膜層を形成するステップを含む、方法。
【請求項２３】
請求項２２の方法であって、第２のゲート酸化膜層を形成する前記ステップは、前記指定されたフォトセンサー領域の上の前記第１のゲート酸化膜層の一部が露出するように、前記第１のゲート酸化膜層の上にマスクを設けるステップを含む、方法。
【請求項２４】
請求項２３の方法であって、前記第２のゲート酸化膜層は、厚さが３０−４０Åになるように形成されることを特徴とする、方法。
【請求項２５】
イメージ・プロセッサーであって、
プロセッサーと、
基板に形成された画素アレイと
を備え、ここで前記画素アレイは、
前記基板の第１の領域に在る複数個の光感知領域と、
前記基板上のゲート酸化膜層と、
複数個のトランジスター・ゲート・スタックとを備え、
前記ゲート酸化膜層は、前記第１の領域に位置する第１の厚さと、前記基板の第２の領域の上に位置する第２の厚さとを有しており、前記第１の厚さは、前記第２の厚さのおおよそ２倍の厚さであり、また、
前記複数個のトランジスター・ゲート・スタックは、前記第２の領域の上にある
ことを特徴とする、イメージ・プロセッサー。
【請求項２６】
請求項２５のイメージ・プロセッサーであって、前記複数個の光感知領域の少なくとも一つは、埋設されたフォトダイオードであることを特徴とする、イメージ・プロセッサー。
【請求項２７】
請求項２５のイメージ・プロセッサーであって、前記ゲート酸化膜層は窒化ゲート酸化膜層であることを特徴とする、イメージ・プロセッサー。
【請求項２８】
請求項２５のイメージ・プロセッサーであって、前記第２の厚さは、おおよそ３０Åからおおよそ４０Å間の範囲にあることを特徴とする、イメージ・プロセッサー。
【請求項２９】
請求項２５のイメージ・プロセッサーであって、前記第１の厚さはおおよそ７０Åであることを特徴とする、イメージ・プロセッサー。
【請求項３０】
請求項２５のイメージ・プロセッサーであって、前記基板の前記第１の領域上の前記ゲート酸化膜層は、前記第２の領域上の前記ゲート酸化膜層の窒化物濃度よりもおおよそ１５−２０％高い窒化物濃度を有していることを特徴とする、イメージ・プロセッサー。
【請求項３１】
請求項２５のイメージ・プロセッサーであって、前記ゲート酸化膜層は、前記第１の領域の上では前記基板の第２の領域よりも大きい屈折率を有していることを特徴とする、イメージ・プロセッサー。
【請求項３２】
請求項２５のイメージ・プロセッサーであって、前記ゲート酸化膜層は、前記光感知領域の接合部漏電を抑制することを特徴とする、イメージ・プロセッサー。
【請求項３３】
請求項２５のイメージ・プロセッサーであって、前記ゲート酸化膜層は、汚染物質が前記基板の前記第１の領域に拡散することを阻止することを特徴とする、イメージ・プロセッサー。
【請求項３４】
光感知領域内へ金属タングステンが拡散することを阻止する方法であって、
基板の上に第１の厚さを有するゲート酸化膜層を形成するステップと、
前記光感知領域の上にマスクを形成するステップと、
前記ゲート酸化膜層の一部を第２の厚さまで除去するステップとを
含むことを特徴とする、方法。
【請求項３５】
請求項３４の方法であって、前記ゲート酸化膜層を形成するステップは、窒化ゲート酸化膜層を形成するステップを含む、方法。
【請求項３６】
請求項３４の方法であって、前記ゲート酸化膜層の一部を除去する前記ステップは、前
記第１の厚さの半分になるまで前記ゲート酸化膜層の一部を除去するステップを含む、方法。
【請求項３７】
請求項３６の方法であって、前記第１の厚さは、おおよそ６０−８０Åであることを特徴とする、方法。
【請求項３８】
請求項３７の方法であって、前記第１の厚さは、おおよそ７０Åであることを特徴とする、方法。
【請求項３９】
光感知領域に金属タングステンが拡散することを防止する方法であって、
基板の上に第一のゲート酸化膜層を形成するステップと、
前記第１のゲート酸化膜層および前記光感知領域の上に第２のゲート酸化膜層を形成するステップと
を含むことを特徴とする、方法。
【請求項４０】
請求項３９の方法であって、前記第１および第２のゲート酸化膜層は、窒化ゲート酸化膜層であることを特徴とする、方法。
【請求項４１】
請求項３９の方法であって、第１のゲート酸化膜層を形成する前記ステップは、厚さがおおよそ３０−４０Åの第１のゲート酸化膜層を形成するステップを含む、方法。
【請求項４２】
請求項３９の方法であって、前記第２のゲート酸化膜層の厚さが３０−４０Åになるように形成されていることを特徴とする、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置分野に関し、特に、暗電流を少なくしたＣＭＯＳイメジャーに関する。
【背景技術】
【０００２】
ＣＭＯＳイメージ・センサーは、低価格のイメージング装置としてますます使用されるようになっている。ＣＭＯＳイメージ・センサー回路は、画素セル（ｐｉｘｅｌ  ｃｅｌｌｓ）の焦点面アレイを有しており、前記セルの各一つ一つは、フォトゲート、光導電体、もしくは、基板内に、光により生成される電荷を蓄積するための、関連する電荷蓄積領域を含むフォトダイオードを有している。各画素セルは、前記電荷蓄積領域からセンシング・ノード（ｓｅｎｓｉｎｇ  ｎｏｄｅ）へ電荷を伝送するためのトランジスターと、電荷の転送前に前記センシング・ノードを予め定められた電荷レベルへリセットするためのトランジスターとを有している。前記画素セルは、前記センシング・ノードからの電荷を受け取って増幅するためのソース・フォロワー・トランジスターと、前記ソース・フォロワー・トランジスターからのセルの内容の読み出しを制御するためのアクセス・トランジスターとを有し得る。
【０００３】
ＣＭＯＳイメージ・センサーにおいて、画素セルの能動素子は、（１）光子から電荷への変換、（２）イメージ電荷の蓄積、（３）電荷の増幅と共にセンシング・ノードへ電荷を転送すること、（４）既知の状態へセンシング・ノードをリセットすること、（５）読み出しのための画素の選択、および（６）センシング・ノードからの画素電荷を表す信号の出力と増幅、という必要な機能を実行する。
【０００４】
既に述べたように、上述したようなタイプのＣＭＯＳイメージ・センサーは、例えば、Ｎｉｘｏｎらによる「チップ上に形成された２５６ｘ２５６ＣＭＯＳ能動ピクセル・センサー・カメラ」"256 x 256 CMOS Active Pixel Sensor Camera-on-a- Chip", ＩＥＥＥ  Ｊｏｕｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｕｃｕｉｔｓ、Ｖｏｌ．３１（１２），ｐｐ．２０４６−２０５０ （１９９６）、およびMendisらによる「ＣＭＯＳ能動
ピクセル・イメージ・センサー」 "CMOS Active Pixel Image Sensors", ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．４１（３）、ｐｐ．４５２−４５３ （１９９４）などにより、一般に知られている。米国特許第６
，１７７，３３３および６，２０４，５２４も参照されたい。これら米国特許は、従来のＣＭＯＳイメージ・センサーの動作について述べており、マイクロン・テクノロジー社（Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｉｎｃ．）へ譲渡されており、それらの内容は、この参照により本開示に含まれる。
【０００５】
従来の４トランジスター（４Ｔ）ＣＭＯＳ画素セル１０が第１図に示されている。画素セル１０は、普通、画素セル１０への入射光によってつくりだされる電荷を発生させ、且つ集めるためのフォトセンサー１４と、前記フォトセンサー１４からの光電電荷をセンシング・ノード、通常はフローティング拡散領域５、へ転送するための転送トランジスター１７とを備えている。前記フローティング拡散領域５は、出力ソース・フォロワー・トランジスター１９のゲートへ電気的に接続されている。前記画素セル１０は更に、前記フローティング拡散領域５を予め定められている電圧Ｖａａ−ｐｉｘへリセットするためのリセット・トランジスター１６と、前記ソース・フォロワー・トランジスター１９からの信号Ｖｏｕｔをアドレス信号に応じて出力端子へ出力するための行選択トランジスター１８とを有している。
【０００６】
第２図は、第１図の画素セル１０の一部の断面図であり、光変換装置１４、転送トランジスター１７、およびリセット・トランジスター１６を示している。模範的なＣＭＯＳ画素ピクセル１０は、フォトセンサー１４を有しており、同フォトセンサー１４は、埋め込み型フォトダイオード（ｐｉｎｎｅｄ−ｐｈｏｔｏｄｉｏｄｅ）として形成することができる。フォトダイオード型フォトセンサー１４は、ｐ型表面層１３およびｐ型能動層１１内のｎ型フォトダイオード領域１２を備えたｐ−ｎ−ｐ構造を有している。前記転送トランジスター１７およびリセット・トランジスター１６のゲートは、薄いゲート酸化膜層１５上に載っている。前記フォトダイオード型フォトセンサー１４は、転送トランジスター１７の近傍にあり且つその一部が同トランジスター１７の下にある。前記リセット・トランジスター１６は、前記転送トランジスター１７の前記フォトダイオード型フォトセンサー１４とは反対側に位置せしめられている。第２図に示されているように、前記リセット・トランジスター１６は、ソース／ドレイン領域２を有している。前記フローティング拡散領域５は、前記転送トランジスター１７およびリセット・トランジスター１６の間にある。
【０００７】
第１図および第２図に示されているＣＭＯＳ画素セル１０において、電子は、フォトダイオード型フォトセンサー１４へ入射する光によって生成され、ｎ型フォトダイオード領域１２内に格納される。これらの電荷は、転送トランジスター１７が活性化されると、同トランジスター１７によってフローティング拡散領域５へ転送される。前記ソース・フォロワー・トランジスター１９は、転送されてきた電荷に基づき出力信号を生成する。最大出力信号はｎ型フォトダイオード領域１２から抽出された電子の数に比例する。
【０００８】
従来のイメジャー画素セル、例えば画素セル１０、に付随する共通の問題は、暗電流（ｄａｒｋ  ｃｕｒｒｅｎｔ）である。暗電流とは、光が存在しないところで、フォトセンサー信号として発生する電流のことである。暗電流は、いろいろと異なるファクターにより引き起こされるもので、それらのファクターには、例えば、画素製造のゲート形成工程中にフォトセンサー・シリコン内へ拡散した汚染物質（不純物）、フォトセンサーの接合部漏電（ｊｕｎｃｔｉｏｎ  ｌｅａｋａｇｅ）即ちフォトセンサーのｐ−ｎ−ｐ層間のイオンの拡散、およびフォトセンサー表面における光子反射（ｐｈｏｔｏｎ  ｒｅｆｌｅｃｔｉｏｎ）などがあるが、これらに限定されるわけではない。暗電流は、フォトセンサーの動作および性能にとって有害なものである。従って、フォトセンサーを保護する汚染物質バリアー（障壁）をつくることで、暗電流を防ぐ隔離手法を提供することが望まれている。こうした隔離手法には、フォトセンサー接合を維持しつつフォトセンサー表面における光子反射を減らすための、下方のイオン分布を含めることもできる。
【発明の開示】
【０００９】
本発明は、暗電流を減少させたＣＭＯＳイメジャーとその形成方法を提供するものである。通常の窒化ゲート酸化膜の厚さのおおよそ２倍の厚さを有する窒化ゲート酸化膜層がＣＭＯＳイメジャーのフォトセンサー領域の上に設けられる。前記ゲート酸化膜は、フォトセンサーを保護するための改良された汚染物質バリアーを形成し、フォトセンサーのｐ＋ピンド領域（ｐ＋  ｐｉｎｎｅｄ  ｒｅｇｉｏｎ）の表面におけるｐ＋インプラント分布（ｐ＋  ｉｍｐｌａｎｔ  ｄｉｓｔｒｉｂｕｔｉｏｎ）を含み、フォトセンサー表面における光子反射を減少させるため、その結果として暗電流を減らすことができる。
【発明を実施するための最良の形態】
【００１０】
以下の詳細な説明において、その説明（言及）は、本明細書の一部を形成する添付図面についてなされるが、同図面には、本発明が実施され得る特定の実施例が図解的に示されている。これら実施例は、当業者が本発明を実施し得るように十分詳細に説明されているが、その他の実施例も利用できること、そして、本発明の精神と範囲を逸脱することなく、構造的、論理的、および電気的変更が可能であることを理解すべきである。
【００１１】
「基板（ｓｕｂｓｔｒａｔｅ）」という言葉は、シリコン、絶縁体上のシリコン（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）技術もしくはサファイア上のシリコン（ＳＯＳ：ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）技術、ドープされた半導体もしくはドープされていない半導体、半導体基材（ａ  ｂａｓｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｏｕｎｄａｔｉｏｎ）によって支持されたシリコンのエピタキシャル層、およびその他の半導体構成物を含む半導体、を基礎とした材料、として理解されるべきである。更に、以下の説明において「基板」が言及されている場合には、基礎半導体構成物または基材（ｆｏｕｎｄａｔｉｏｎ）内にもしくは上に領域または接合部を形成するための前処理ステップが既に施されているものであってもよい。更に、前記半導体は、必ずしもシリコンを基礎とするものでなくともよく、シリコン−ゲルマニウム、ゲルマニウム、または砒化ガリウム（ガリウム砒素）であってもよい。
【００１２】
「画素（ピクセル）」または「画素セル（ピクセル・セル）」は、光の放射を電気信号に変換するためのフォトセンサーおよびトランジスターを含む絵素子（ｐｉｃｔｕｒｅ  ｅｌｅｍｅｎｔ：ピクチュア・エレメント）ユニットを意味している。説明のため、代表的な一つの画素だけを図面と明細書に記載してあるが、通常はイメジャーの持つすべての画素を同様のやりかたで並行して作成してゆくことになる。更に、ここでは、４トランジスター型の画素セルについて説明されているが、本発明はかかる実施例に限定されることはない。本発明はどのような画素、例えば、２トランジスター型、３トランジスター型、または、５乃至それ以上のトランジスターを持つ画素セルなど、にも適用でき、且つＣＭＯＳ型の画素（ピクセル）に限定されることもない。
【００１３】
以下、図面を参照するが、ここで、類似する素子は、類似する参照符号で示されている。第３図は、第１図の画素１０と図的には同様の画素セル２０の断面を図解してしている。画素セル２０の断面図は、フォトダイオード・フォトセンサー２４、転送トランジスター２７、およびリセット・トランジスター２６を示している。フォトダイオード・フォトセンサー２４は、ｐ型表面層２３と、ｐ型能動層２１内のｎ型フォトダイオード領域２２とを含むｐ−ｎ−ｐ構造を備えたピンド・フォトダイオード（ｐｉｎｎｅｄ  ｐｈｏｔｏｄｉｏｄｅ）として形成されている。フォトダイオード・フォトセンサー２４は、転送トランジスター２７の近傍で且つその一部が転送トランジスター２７の下になるように位置している。リセット・トランジスター２６は転送トランジスター２７の、フォトダイオード・フォトセンサー２４とは反対側に配置されている。第３図に示されているように、リセット・トランジスター２６は、ソース／ドレイン領域２２を有している。フローティング拡散領域（ｆｌｏａｔｉｎｇ  ｄｉｆｆｕｓｉｏｎ  ｒｅｇｉｏｎ）２５は、転送トランジスター２７とリセット・トランジスター２６との間にある。
【００１４】
画素セル２０において、転送トランジスター２７およびリセット・トランジスター２６の各ゲートは、ゲート酸化膜層３５に載っている。窒化ゲート酸化膜物質を含むゲート酸化膜層３５は、フォトダイオード・フォトセンサー２４の上方に位置せしめられた厚い領域３６を有している。ゲート酸化膜層３５は、その薄い部分において、おおよそ３０オングストローム（３０Å）からおおよそ４０オングストローム（４０Å）までの範囲の厚さを有しており、窒化物濃度はおおよそ１８％である。これは、第１図に示した従来技術による画素セル１０のゲート酸化膜層１５の厚さおよび窒化物濃度と同じである。前記厚い領域３６は、ゲート酸化膜層３５の薄い領域３４のおおよそ２倍の厚さを有しており、より好ましくは、おおよそ７０オングストローム（７０Å）で、窒化物濃度は、その厚さがより厚いために薄い領域の窒化物濃度よりもおおよそ１５乃至２０％高くなっている。
【００１５】
画素２０の従来技術に勝る利点は多数ある。フォトダイオード・フォトセンサー２４の
上の厚い領域３６は、フォトダイオード・フォトセンサー２４のシリコン内に汚染物質が拡散し暗電流を増大させてしまうことを防止するために大きな改善効果を示す。このことは、転送トランジスター２７およびその他のトランジスターのゲート・スタック（ｇａｔｅ  ｓｔａｃｋｓ）の形成にタングステン（ＷまたはＷＳｉｘ）が用いられることになっている場合には特に重要である。厚い領域３６は、前記ゲート・スタックの形成後にタングステン（Ｗ）の金属残留物がフォトダイオード・シリコン内へ拡散することを阻止するために利用され得る。
【００１６】
フォトダイオード・フォトセンサー２４を覆う厚い領域３６の他の利点は、フォトダイオードの接合部漏電（ｐｈｏｔｏｄｉｏｄｅ  ｊｕｎｃｔｉｏｎ  ｌｅａｋａｇｅ）を防止することができ、その結果、フォトダイオード・フォトセンサー２４内の電荷格納能力を向上させ、最終的には、フローティング拡散領域２５に対する電荷転送能力を向上させることができる。厚い領域３６は、ｎ型フォトダイオード領域２２を覆っているｐ型表面層２３におけるホウ素（ボロン）（またはその他のｐ型イオン）の分布を維持することによってフォトダイオードの接合部漏電を抑制する。
【００１７】
厚い領域３６には、フォトダイオード・フォトセンサー２４の表面における光子反射を減少させるという利点もある。厚い領域３６は、薄い領域３４よりもより大きな屈折率を有している。厚い領域３６におけるゲート酸化膜層３５の厚さを増大することによってフォトダイオード・フォトセンサー２４を覆うゲート酸化膜層３５の窒化物濃度を高めれば、ゲート酸化膜層３５の光学的屈折率も増大するので、その結果、光子反射が減少し且つフォトダイオード・フォトセンサー２４上への入射光量が増大する。
【００１８】
本発明は、ＣＭＯＳイメジャー製造処理ステップの僅かな変更しか必要としない。第４図を参照する。製造工程の初期段階において、窒化ゲート酸化膜層３５の層は、高温炉酸化膜形成法（ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｆｕｒｎａｃｅ  ｏｘｉｄｅ  ｆｏｒｍａｔｉｏｎ）、化学蒸着法（ＣＶＤ）、プラズマ助長化学蒸着法（ＰＥＣＶＤ）（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、またはスパッタリング法などを含む−但しこれらの方法に限定されない−公知の方法により基板２８上全体に成膜（ｉｓ  ｂｌａｎｋｅｔ  ｄｅｐｏｓｉｔｅｄ）される。それ故、従来の処理方法では、窒化ゲート酸化膜層３５は均一な厚さを有することになるが、本発明では、第３図に示したように、厚い領域３６およびより薄い領域３４を形成する。
【００１９】
厚い領域３６は、第５図に示されているように、フォトリソグラフィー法または反応性イオン・エッチング法を含む−但しこれらに限定されない−方法により形成することができる。マスク即ちレチクル（ｒｅｔｉｃｌｅ）３７は、フォトダイオードが製造処理の後の段階で形成されることになる領域２４’の上方に留まるようにパターン付けられている。
【００２０】
窒化ゲート酸化膜層３５の露出した部分はエッチング除去され、第６図に示したように、前記マスク３７の下に窒化ゲート酸化膜層３５の厚い領域３６が残される。前記マスク３７は除去され、公知の技術により、画素セル２０を形成する処理ステップが続いて実行される。続く処理ステップとしては、特に、ソース／ドレイン領域２２用、フォトダイオード・フォトセンサー２４用、およびフローティング拡散領域２５（第３図）用の領域のマスキングとドーピングのステップ、ならびに、特に転送トランジスター２７用およびリセット・トランジスター２６用であるようなゲート・スタックの形成ステップを含むが、これらステップに限定されない。
【００２１】
第７図は、本発明により構成された画素セル２０を用いることのできる例示的イメージング装置２００を示している。このイメージング装置２００は、上述したように構成され
た複数個の画素セルを含むイメジャー画素アレイ１００を有している。行ラインは、行アドレス・デコーダ２０３に応じて、行ドライバー２０２によって選択的に励起される。列ドライバー２０４と列アドレス・デコーダ２０５もイメージング装置２００内に含まれている。イメージング装置２００は、前記アドレス・デコーダ２０３、２０５を制御するタイミングおよび制御回路２０６によって動作せしめられる。制御回路２０６は、行および列ドライバー回路２０２、２０４も制御する。
【００２２】
列ドライバー２０４と関連するサンプルおよびホールド（Ｓ／Ｈ）回路２０７は、選択された画素の画素リセット信号Ｖｒｓｔと画素イメージ信号Ｖｓｉｇとを読み取る。各画素について、差分信号（Ｖｒｓｔ−Ｖｓｉｇ）が差動増幅器２０８によって生成され、アナログ／デジタル・コンバータ（ＡＤＣ：ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）２０９によってデジタル化される。このアナログ／デジタル・コンバータ２０９は、イメージ・プロセッサー２１０へデジタルされた画素信号を与える。前記イメージ・プロセッサー２１０は、デジタル・イメージを形成し、それを出力する。
【００２３】
第８図は、システム３００即ち本発明の前記イメージング装置２００（第７図）を含むように改修した典型的なプロセッサー・システムを示している。プロセッサーをベースとするこのシステム３００は、イメージ・センサー装置を含み得るデジタル回路を備えたシステムの模範例である。かかるシステムには、いかなる限定もなく、コンピュータ・システム、スティルまたはビデオ・カメラ・システム、スキャナー、マシーン・ビジョン・システム、車載用ナビゲーション・システム、ビデオ電話、監視システム（ｓｕｒｖｅｉｌｌａｎｃｅ  ｓｙｓｔｅｍ）、自動焦点システム、星追尾システム、動作検出システム（ｍｏｔｉｏｎ  ｄｅｔｅｃｔｉｏｎ  ｓｙｓｔｅｍ）、イメージ安定化システム（ｉｍａｇｅ  ｓｔａｂｉｌｉｚａｔｉｏｎ  ｓｙｓｔｅｍ）、および、データ圧縮システムなどが含まれる。
【００２４】
例えばカメラシステムのような、前記プロセッサーをベースとしたシステム３００は、普通、バス３９３を通して入出力装置（Ｉ／Ｏ）と連絡する中央処理ユニット（ａ  ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）（ＣＰＵ）３９５、例えばマイクロプロセッサー、を有している。イメージング装置２００もバス３９３を通して前記ＣＰＵ３９５に連絡している。前記プロセッサーをベースとしたシステム３００は、ランダム・アクセス・メモリー（ＲＡＭ）３９２も有しており、フラッシュ・メモリーのような取り外し可能なメモリー３９４を有することができる。これらも全てバス３９３を通してＣＰＵ３９５に連絡している。イメージング装置２００は、ＣＰＵ、デジタル信号プロセッサー、あるいはマイクロプロセッサーのようなプロセッサーで単一の集積回路上にまたはプロセッサーとは別のチップ上にメモリー格納手段を有するかもしくは有しないプロセッサーと組み合わせることができる。
【００２５】
本発明は、この時点でわかっている模範的実施例に関連して詳細に説明されているが、本発明が、そのような開示された実施例に限定されるものではないことは速やかに理解されるべきである。そうではなくて、本発明は、ここまでに説明されていない変形、変更、代案、もしくは同等的構成を含むように改修できるが、それらは全て本発明の精神と範囲に相応するものである。例えば、窒化ゲート酸化膜層の厚い領域は、基板上にゲート酸化膜の第１の薄い層を形成し、フォトダイオード領域の上に第２の薄い層をパターン付けすることにより、結果として得られるゲート酸化膜が前記基板上の残りの部分に形成されるゲート酸化膜の厚さのおおよそ２倍になるように形成することもできる。従って、本発明は、以上説明したところによって制限されるものと見るべきではなく、添付されている特許請求の範囲によってのみ制限されるものである。
【図面の簡単な説明】
【００２６】
本発明の種々実施例の特徴およびその他の特徴は、添付された図面に関連してなされている本発明の詳細な説明からより速やかに理解されよう。
【図１】従来の４−トランジスター画素セルを示す回路図である。
【図２】第１図の画素セルの断面図である。
【図３】本発明の模範的一実施例による画素セルの断面図である。
【図４】本発明の模範的一実施例による画素セルの製造段階の断面図である。
【図５】第４図の画素セル製造段階に続く製造段階の断面図である。
【図６】第５図の画素セル製造段階に続く製造段階の断面図である。
【図７】本発明の一実施例により構成された画素セルを用いたイメージング装置を示す図である。
【図８】第７図のイメージング装置を含む処理システムを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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