(57)【要約】  プレーナ形のコンタクト形成部を有する半導体素子の作製方法および半導体素子であって、電子素子を用いて基板上に生成される表面構造またはトポグラフィーを有している半導体素子、殊に半導体構造を生成するための本発明の方法では、電子的な素子または複数の電子的な素子が基板上に被着されかつアイソレーション層が少なくとも１つの素子を用いて基板上に生成されるトポグラフィー上に被着される。次いで、コンタクト形成孔がアイソレーション層において少なくとも１つの電子素子のコンタクト形成個所に生成され、アイソレーション層およびコンタクト形成個所がコンタクト形成孔においてプレーナ形に金属化されかつ金属化は電気的な接続を生成するために構造化され、その際アイソレーション層はガラス被膜を有している。
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【特許請求の範囲】
【請求項１】
オプトエレクトロニクスデバイスを製造するための方法において、
−  基板（１）に１つまたは複数の電子素子（２）が被着され、
−  基板（１）上に少なくとも１つの素子（２）を用いて生成されたトポグラフィー上にアイソレーション層（３）が被着され、
−  電子素子のコンタクト形成個所（８，９）においてアイソレーション層（３）中にコンタクト形成孔（５）が生成され、
−  前記アイソレーション層（３）および前記コンタクト形成孔（５）におけるコンタクト形成個所（８，９）がプレーナ形に金属化され、
−  前記電気的な接続部（４）の生成のために前記金属化の構造化が行われる
ステップを有している形式の方法において、
前記アイソレーション層（３）はガラス被膜を有している
ことを特徴とする方法。
【請求項２】
ガラス被膜はホウケイ酸塩を有している
請求項１記載の方法。
【請求項３】
まず、少なくとも１つの素子（２）および／または基板（１）上にポリマー被膜（１０）が被着されかつその後にアイソレーション層（３）が被着される
請求項１または２記載の方法。
【請求項４】
前記アイソレーション層（３）は並んで配置されているガラス被膜およびポリマー層（１０）を有している
請求項１から３までのいずれか１項記載の方法。
【請求項５】
前記ガラス被膜は素子（２）の電気的に活性な領域にだけ配置されている
請求項１から４までのいずれか１項記載の方法。
【請求項６】
前記ガラス被膜は前記素子（２）をハーメチックカプセル化しおよび／またはカバーする
請求項１から５までのいずれか１項記載の方法。
【請求項７】
前記ガラス被膜は５乃至５００μｍ厚である
請求項１から６までのいずれか１項記載の方法。
【請求項８】
前記ガラス被膜はＰＶＤおよび／またはＰＶＤ−ＰＩＡＤ法を用いて実施される
請求項１から７までのいずれか１項記載の方法。
【請求項９】
前記ガラス被膜の構造化はリフトオフ法を用いて実施される
請求項１から８までのいずれか１項記載の方法。
【請求項１０】
前記コンタクト形成孔（５）の生成はレーザ加工、化学的なエッチング、ドライエッチング、サンドブラストを用いて実施される
請求項１から９までのいずれか１項記載の方法。
【請求項１１】
前記金属化はシード層を用いて実施される
請求項１から１０までのいずれか１項記載の方法。
【請求項１２】
前記金属化の構造化はホト構造化を用いて実施される
請求項１から１１までのいずれか１項記載の方法。
【請求項１３】
前記少なくとも１つの電子素子（２）は放射放出光電素子である
請求項１から１２までのいずれか１項記載の方法。
【請求項１４】
前記光電素子（2）はＬＥＤチップ（２）である
請求項１３記載の方法。
【請求項１５】
１つまたは複数の電子素子（２）が被着されている基板（１）と、該少なくとも１つの電子素子（２）に被着されているアイソレーション層（３）と、電子素子（２）のコンタクト形成個所（８，９）においてアイソレーション層（３）中にコンタクト形成孔（５）とを備え、前記アイソレーション層（３）およびコンタクト形成個所（８，９）は前記コンタクト形成孔（５）においてプレーナ形に金属化されておりかつ該金属化は電気的な接続部（４）の生成のために構造化されている半導体素子において、
前記アイソレーション層（３）はガラス被膜を有している
ことを特徴とする半導体素子。
【請求項１６】
半導体素子は光電素子である
請求項１５記載の半導体素子。
【請求項１７】
前記光電素子は１つまたは複数のＬＥＤチップ（２）を含んでいる
請求項１６記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の上位概念に記載の方法およびこの方法によって作製された半導体素子に関する。
【０００２】
本特許出願は、ドイツ連邦共和国特許出願１０２００５０４１０９９．５号の優先権を主張するものであり、その開示内容は参照により本願に含まれる。
【０００３】
刊行物ＷＯ０３／０３０２４７Ａ２から公知の、ＳｉＰＬＩＴテクノロジーとも称されるプレーナ形の接続技術は、トポグラフィー上に均一にラミネート加工されたシートで予め定めた層厚において構成部分を封止しかつアイソレーション層を形成する。プレーナ形の接続技術を用いたフラットな構造の基本コンセプトは、アイソレーションシートの使用することにより、種々様々な、用途固有の構造形態を可能にする。
【０００４】
通例は構成部分はこれまで、透明な鋳込みコンパウンドまたはアイソレーションシートによって被覆される。しかし従来のアイソレーションシートの使用の際には、熱的な、エージングに関連したもしくはＵＶに関連した耐性が部分的に制限されている。
【０００５】
本発明の課題は、プレーナ形の接続技術によってコンタクト形成されておりかつ殊に改善された熱的−機械的および化学的−物理的な安定性によって特徴付けられている改善された半導体素子およびその作製方法を提供することである。殊に、エージング耐性があり、環境の影響を殆ど受けずかつ光源と接続されて高い光利用効率を有しているアイソレーション層を有しているようにしたい。
【０００６】
この課題は、請求項１に記載された方法および請求項１５に記載された半導体素子によって解決される。本発明の有利な実施形態は、従属請求の対象である。
【０００７】
電子素子を用いて基板上に生成される表面構造またはトポグラフィーを有している半導体素子、殊に半導体構造を生成するための本発明の方法では、電子的な素子または複数の電子的な素子が基板上に被着されかつアイソレーション層が少なくとも１つの素子を用いて基板上に生成されるトポグラフィー上に被着される。
【０００８】
次いで、コンタクト形成孔がアイソレーション層において少なくとも１つの電子素子のコンタクト形成個所に生成され、アイソレーション層およびコンタクト形成個所がコンタクト形成孔においてプレーナ形に金属化されかつ金属化は電気的な接続を生成するために構造化され、その際アイソレーション層はガラス被膜を有している。
【０００９】
従来のポリマーシートの使用に代わってガラス被膜を使用することによって、１つまたは複数の電子的な素子から成っている、基板上に実現された構造のハーメッチクカバー、殊に１つまたは複数のＬＥＤから成る構造のハーメッチクカバーは、構造が周囲の影響にさらされていないように生成することができる。別の利点は高い透明性にあり、光源と接続されて高い光利用効率が可能になる。ガラス被膜は紫外線に対して高いＵＶ安定性を有しているので、構造のエージング耐性は従来のシートに比して改善されている。
【００１０】
ガラス被膜により、比較的高い熱的−機械的な安定性が可能になる。このためにガラス被膜の熱膨張係数ＣＴＥ（coefficient of thermal expansion）は有利には少なくとも１つの素子および／または基板に整合されている。ガラス被膜の熱膨張係数は有利には、含む５＊１０−７Ｋ−１および含む３０＊１０−７Ｋ−１の間の値を有している。更にガラス被膜は高い化学的−物理的な安定性によって特徴付けられている。
【００１１】
ガラス被膜の、アイソレーション層としての使用はプレーナ形の接続構造を作製するための続く工程に実質的に影響しないので、ガラス被膜の使用は簡単な手法で、プレーナ形の接続および組立構造を生成するための公知の方法に組み入れることができる。従ってガラス被膜によるポリマーシートを代替にしたことで殊に、刊行物ＷＯ０３／０２０２４７Ａ２から公知のプレーナ形の接続方法（ＳｉＰＬＩＴ法）に対するプロセスを利用できることになる。プレーナ形の接続構造を作製するための工程に関して、この刊行物の開示内容はこれを以てここに参照により採り入れられる。
【００１２】
アイソレーション層は完全にガラス被膜から成っていてよい。有利な実施形態によれば、ガラス被膜はホウケイ酸塩ガラスを有している。ガラス被膜は完全にホウケイ酸塩ガラスから生成されていてよい。ガラスはアルカリを含んでいてよい。それは複数のガラス層から形成されているものであってもよい。
【００１３】
別の有利な実施形態によればまず、ポリマー被膜が素子および／または基板上におよびそれからアイソレーション層上に被着され、その際アイソレーション層の、素子および基板面からの熱的−機械的な分離が実現される。ポリマー被膜は有利には、熱機械的な応力が補償されるように高度にエラスチックである。有利には、ガラス被膜と素子および基板との膨張係数（ＣＴＥ）の差はポリマー被膜を用いて補償されるようになっている。このことは殊に、作動期間中、例えば高出力ＬＥＤの場合のように素子の著しい加熱が発生する半導体素子に対して有利である。この場合ポリマー被膜は、素子の休止状態と作動状態との間の高い温度差のために発生する可能性がある機械的な応力に基づいてガラス層の破断のリスクを低減する。
【００１４】
別の有利な実施形態によれば、アイソレーション層は並んで配置されているガラス被膜およびポリマー層を有していることができる。これによりアイソレーション層は素子のそれぞれの機能に効果的に整合されるようにすることができる。ガラス被膜はＬＥＤチップに、殊に、放出される放射の少なくとも一部が紫外線スペクトル領域を有しているＬＥＤチップに対して有利である。というのは、ポリマー層に対するガラス被膜は改善された放射安定性を有しているからである。例えば、基板に配置されている１つまたは複数のＬＥＤチップがガラスを備えており、一方基板および／または基板に配置されている１つまたは複数の別の素子がポリマーから成るアイソレーション層を備えているようにすることが可能である。
【００１５】
別の有利な実施形態によれば、ガラス被膜は素子の電気的な活性領域にのみ配置されている。例えばＬＥＤチップの電気的な活性領域としてここでは光を放出する領域が挙げられる。殊にガラス被膜はＬＥＤチップの上表面および側縁に被着することができる。
【００１６】
別の有利な実施形態によれば、ガラス被膜は少なくとも１つの電気的な素子、殊にＬＥＤチップをハーメチックシールする。
【００１７】
有利な実施形態によればガラス被膜は５乃至５００μｍの領域にある厚みを有している。
【００１８】
別の有利な実施形態によればガラス被膜は物理的な気相成長法（ＰＶＤ＝Physical Vapour Deposition）および／またはプラズマイオンアシステッド堆積法（ＰＩＡＤ＝Plasma Ion Assisted Deposition）、殊に電子ビームＰＶＤ−ＰＩＡＤが被着される。
【００１９】
別の有利な実施形態によればガラス被膜はリフト・オフ法を用いて構造化される。
【００２０】
別の有利な実施形態によればコンタクト孔はレーザ処理、化学的なエッチング、ドライエッチングまたはサンドブラストを用いて生成される。
【００２１】
別の有利な実施形態によれば金属化は例えばＴｉＷおよび／またはＴｉＣｕから成るシード層を用いて実現される。その際例えばスパッタリングを用いて薄い金属層がアイソレーション層上に被着される。続く金属層の被着のために例えばＣＶＤ，ＰＶＤまたは電解法を使用することができる。
【００２２】
別の有利な実施形態によれば、金属化の構造化はホト法を用いて実施される。
【００２３】
以下、本発明を図１〜3に示された実施例に基づき詳細に説明する。その際：
図１は本発明の半導体素子の第１の実施例の横断面を略示しており、
図２は本発明の半導体素子の第２の実施例の横断面を略示しており、かつ
図３は本発明の半導体素子の第３の実施例の横断面を略示している。
【００２４】
同一また同じ作用するエレメントには各図において同一の参照番号が付されている。
【００２５】
ＬＥＤチップ２が基板１に配置されている半導体素子が示されている。基板は例えばウェハ、プリント配線板（ＰＣＢ＝Printed Circuit Board）および／またはフレックス材料であってよい。
【００２６】
基板１およびＬＥＤチップ２に、ガラス、例えば薄いホウケイ酸塩から成るアイソレーション層３が被着されている。これはＬＥＤチップ２に対する並びに基板１に対するハーメチックカバーとして用いられる。つまりガラス被膜３はＬＥＤチップ２および基板１を有利にも、殊に湿度、汚れまたは紫外線のような周辺の影響から保護する。
【００２７】
アイソレーション層３は更に、ＬＥＤチップ２の部分領域、殊にＬＥＤチップ２の側縁と、ＬＥＤチップのプレーナ形の電気的なコンタクト形成のために用いられる電気的な接続部４との間の電気的なアイソレーションとして機能する。その際プレーナ形のコンタクト形成とは、電気的な接続部４を実現する構造化されている金属化層を用いたワイヤレスコンタクト形成の謂いである。つまり殊にＬＥＤチップ２のコンタクト形成のためにボンディングワイヤは使用されない。これにより有利にも、半導体素子の比較的僅かな構造高さが可能になる。アイソレーション層３は殊に、ＬＥＤチップ２の短絡を妨げる。これがなければ、ＬＥＤチップ２の側縁に金属化部４が直接被着された場合に短絡が発生する可能性がある。
【００２８】
薄いガラス被膜３は有利にはＰＶＤまたはＰＩＡＤ法によって生成される。
【００２９】
電子素子２および基板１に被着された後、アイソレーション層３はリフト・オフ技術により構造化することができる。
【００３０】
アイソレーション層３に、プレーナ形のコンタクト形成を生成するための孔５が有利にはレーザ加工、化学的エッチング、ドライエッチングおよび／またはサンドブラストにより作製される。別の方法も考えられる。
【００３１】
アイソレーション層３上に電気的な接続部を実現することは有利には、金属化層の被着および構造化により行われる。金属化層の被着の前に、有利には、例えばＴｉＣｕまたはＴｉＷから成る薄いシード層がアイソレーション層上に被着される。金属化の構造化は例えば、ホトリソグラフィー法を用いて行うことができる。金属化の構造化を用いて殊に、ＬＥＤチップの放射放出面１１が金属化部４から取り除かれる。ガラス被膜３は有利には、ＬＥＤチップ２から放出される放射に対して高度に透過である。
【００３２】
実施例ではＬＥＤチップ２の第１の接続コンタクト８は基板１の、ＬＥＤチップ２とは反対側におけるバックサイドコンタクト６に接続されている。ＬＥＤチップ２の第２の接続コンタクト９は基板１の、素子２の方の側のフロントサイドにおけるフロントサイドコンタクト７に接続されている。勿論、コンタクトの別の変形形態も考えられる。
【００３３】
ＬＥＤチップ２をハーメチックカバーとしておよび誘電層としてホウケイ酸塩を用いたカプセル化は、例えば特許出願ＷＯ０３／０３０２４７Ａ２に記載されているような、プレーナ形接続および組立技術に対して特別適している。
【００３４】
図２に図示されている実施例では、アイソレーション層はガラス被膜３およびポリマー層１０から成る、並んで配置されている部分領域を有している。ＬＥＤチップ２の表面および側縁はガラス被膜３を備えており、一方基板１の部分領域はポリマー層１０によって電気的な接続部４からアイソレーションされている。従って有利にも、ＬＥＤチップ２の放射に直接さらされている、アイソレーション層３の部分領域はガラス被膜３を備えている。
【００３５】
その他は第２の実施例は第１の実施例に、殊に図１との関連において説明した有利な形態に関して対応している。
【００３６】
図３に図示の実施例では、ガラス被膜３であるアイソレーション層３の被着の前に、ポリマー層１０が基板に被着されていて、ＬＥＤチップ２を含んでいる表面構造上に被着された。
【００３７】
この形態では、ガラス被膜３が素子２に直接接しておらず、従って素子２および／または基板１のガラスおよび半導体材料の異なっている膨張係数に基づいて生じる可能性がある熱応力によるガラス層の破断のおそれが低減されるという利点を有している。ポリマー層１は熱化学的応力を補償するために有利には高度にエラスチックである。
【００３８】
ポリマー層１０は有利には、ＰＩＡＤ法を用いて基板およびＬＥＤチップ２に被着されている。
【００３９】
ＰＩＡＤ法は、積層化すべき素子におけるプロセス温度が比較的低いことに基づいて、ガラス被膜３を被着する前に、高温時に劣化する可能性があるポリマー層１０が被着されるとき有利である。
【００４０】
その他は第３の実施例は第１の実施例に、殊に図１との関連において説明した有利な形態に関して対応している。
【００４１】
本発明は、実施例に基づいたこれまでの説明によって限定されるものではない。すなわち本発明は、あらゆる新規の特徴並びにそれらの特徴のあらゆる組み合わせを含むものであり、これには殊に特許請求の範囲に記載した特徴の組み合わせ各々が含まれ、このことはそのような組み合わせ自体が特許請求の範囲あるいは実施例に明示的には記載されていないにしてもあてはまる。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体素子の第１の実施例の横断面略図
【図２】本発明の半導体素子の第２の実施例の横断面略図
【図３】本発明の半導体素子の第３の実施例の横断面略図
【図１】
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【図２】
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【図３】
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【国際調査報告】
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