(57)【要約】本発明は、遅延ロックループに関する。改良した遅延ロックループを提供するため、本発明によれば、遅延ロックループは、少なくとも、正の遅延ラインおよびクロックを受信するための入力部を有する第１の遅延素子、並びに負の遅延ラインおよびクロックを受信するための入力部を有する第２の遅延素子の２つの遅延素子と、前記２つの遅延ラインの１つからクロックを選択するクロックセレクタと、データを受信して、当該データの位相と前記クロックの１つの位相とを比較する入力部を有する位相検出器と、さらに、前記２つの遅延ラインが逆方向に反応するように当該２つの遅延ラインを制御する制御信号を生成する制御ブロックとを備える。
2009504058.tif 000002
【特許請求の範囲】
【請求項１】
‐  正の遅延ラインおよびクロックを受信するための入力部を有する第１の遅延素子、並びに負の遅延ラインおよびクロックを受信するための入力部を有する第２の遅延素子の２つの遅延素子と；
‐  前記２つの遅延ラインの１つからクロックを選択するクロックセレクタと；
‐  データを受信して、当該データの位相と前記クロックの１つの位相とを比較するための入力部を有する位相検出器と；
‐前記位相検出器からの信号に対して前記２つの遅延ラインが逆方向に反応するように、当該２つの遅延ラインを制御する制御信号を生成する制御ブロックと
を少なくとも備えることを特徴とする遅延ロックループ。
【請求項２】
共通の制御信号を用いて前記２つの遅延ラインを制御し、前記共通の制御信号における変化に対し、前記２つの遅延ラインが逆方向に反応することを特徴とする、請求項１に記載の遅延ロックループ。
【請求項３】
前記制御ブロックは、現在選択されている遅延ラインに従って前記位相検出器の出力を解釈することを特徴とする、請求項１または２に記載の遅延ロックループ。
【請求項４】
前記制御ブロックは、前記２つの遅延ラインが出力するクロックの位相を比較し、かかる出力は、現在選択されている遅延ラインに従うことを特徴とする、請求項１〜３のいずれか一項に記載の遅延ロックループ。
【請求項５】
前記制御ブロックは、前記２つの遅延ラインが出力するクロックの位相を比較することを特徴とする、請求項１〜４のいずれか一項に記載の遅延ロックループ。
【請求項６】
前記制御ブロックは、所要の遅延ラインを決定し、さらに、そのことを前記クロックセレクタに示すことを特徴とする、請求項１〜５のいずれか一項に記載の遅延ロックループ。
【請求項７】
前記遅延ラインは、必要な遅延を生成するのに要する前記制御信号が常に所望の範囲にあるように選択されることを特徴とする、請求項６に記載の遅延ロックループ。
【請求項８】
前記制御信号レベルに対する最大および最小の正常動作境界が、クロックをどちらか一方の遅延ラインから選択することができる、前記２つの遅延ラインによる遅延がある位置であることを特徴とする、請求項７に記載の遅延ロックループ。
【請求項９】
前記制御信号が増加した場合、前記正の遅延ラインを通過する遅延が増加し、かつ、前記負の遅延ラインを通過する遅延が減少することを特徴とする、請求項２〜８のいずれか一項に記載の遅延ロックループ。
【請求項１０】
前記位相検出器が、第１の遅延ラインが選択された場合に前記制御信号を増加させ、かつ、第２の遅延ラインが選択された場合に前記制御信号を減少させるアップ信号を生成することを特徴とする、請求項２〜９のいずれか一項に記載の遅延ロックループ。
【請求項１１】
前記位相検出器が、第１の遅延ラインが選択された場合に前記制御信号を減少させ、かつ、第２の遅延ラインが選択された場合に前記制御信号を増加させるダウン信号を生成することを特徴とする、請求項２〜１０のいずれか一項に記載の遅延ロックループ。
【請求項１２】
前記遅延ロックループが、前記負の遅延ラインおよび前記正の遅延ラインからそれぞれ生じる２つのクロック信号のうちの１つから出力クロック信号を選択するクロックマルチプレクサで構成されることを特徴とする、請求項１〜１１のいずれか一項に記載の遅延ロックループ。
【請求項１３】
前記遅延ロックループは、前記遅延ラインの出力を追跡する遅延ラインセレクタで構成されることを特徴とする、請求項１〜１２のいずれか一項に記載の遅延ロックループ。
【請求項１４】
前記負の遅延ラインおよび前記正の遅延ラインから得る信号が同位相の場合、前記遅延ラインセレクタが、前記動作領域の境界に達しているかを検出し、さらに、前記制御信号を前記動作領域に戻すように駆動すべく前記遅延ラインを選択することを特徴とする、請求項１３に記載の遅延ロックループ。
【請求項１５】
前記遅延ラインセレクタは、前記２つのクロック信号のどちらがアクティブなサンプリングクロックになるかを判定するのに、前記データ位相検出器からのカレントアップおよびダウン信号を用いることを特徴とする、請求項１３または１４に記載の遅延ロックループ。
【請求項１６】
前記位相検出器によってサンプリングクロックが早過ぎることが示された場合、かつ前記動作領域の境界に到達した場合、前記制御信号が中心位置Ｖｍｉｄに向かうように駆動されると、前記遅延ラインを通過する遅延を増加させることを特徴とする、請求項１５に記載の遅延ロックループ。
【請求項１７】
前記位相検出器によってサンプリングクロックが遅過ぎることが示された場合、かつ前記動作領域の境界に到達した場合、前記制御信号が中心位置Ｖｍｉｄに向かうように駆動されると、前記遅延ラインを通過する遅延を減少させることを特徴とする、請求項１５に記載の遅延ロックループ。
【請求項１８】
前記遅延ラインを、逆の遅延特性を有する一対として構成することを特徴とする、請求項１〜１７のいずれか一項に記載の遅延ロックループ。
【請求項１９】
前記遅延ラインセレクタは、前記動作領域の中心へ向かって変化するために前記制御信号を必要とする前記遅延ラインを選択することを特徴とする、請求項１３〜１６のいずれか一項に記載の遅延ロックループ。
【請求項２０】
各遅延ラインに強要される遅延が同一であることを特徴とする、請求項１４〜１６のいずれか一項に記載の遅延ロックループ。
【請求項２１】
前記２つの遅延ラインの２つの遅延パスが有する遅延が等しいことを特徴とする、請求項２０に記載の遅延ロックループ。
【請求項２２】
前記位相検出器１４からの前記アップおよびダウン信号の長さを、前記正の遅延ラインおよび前記負の遅延ラインの入力クロックのレートに合わせたことを特徴とする、請求項１〜２１のいずれか一項に記載の遅延ロックループ。
【請求項２３】
クロックパスにおける遅延方法であって、当該方法は：
‐  正の遅延ラインおよびクロックを受信するための入力部を有する第１の遅延素子、並びに負の遅延ラインおよびクロックを受信するための入力部を有する第２の遅延素子の２つの遅延素子にクロックを受信するステップと；
‐  前記２つの遅延ラインの１つから前記クロックを選択するステップと；
‐  データを受信して、当該データの位相と前記クロックの１つの位相とを比較するステップと；
‐  制御信号における変化に対して逆方向に反応する前記２つの遅延ラインを制御するステップと
を含むことを特徴とする遅延方法。
【請求項２４】
クロックパスにおける遅延方法であって、当該方法は：
‐  正の遅延ラインおよびクロックを受信するための入力部を有する第１の遅延素子、並びに負の遅延ラインおよびクロックを受信するための入力部を有する第２の遅延素子の２つの遅延素子にクロックを受信するステップと；
‐  前記２つの遅延ラインの１つから前記クロックを選択するステップと；
‐  データを受信して、当該データの位相と前記クロックの１つの位相とを比較するステップと；
‐  前記２つの遅延ラインが逆方向に反応するように当該２つの遅延ラインを制御するステップと
を含むことを特徴とする遅延方法。
【請求項２５】
前記受信するクロックが、データレートに必ずしも等しい必要はないものの、前記データレート近傍の周波数を有し、前記周波数における差異が、前記クロックパスにおいて連続的に変化する遅延を引き起こすことを特徴とする、請求項２３または２４に記載の方法。
【請求項２６】
前記受信するクロックの周波数とデータの周波数との間の最大の差異が遅延ロックループの帯域幅によって規定される、請求項２５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延ロックループに関する。
【背景技術】
【０００２】
遅延ロックループは、従来技術から既知である。
【０００３】
現代の高速通信において、クロックを入力信号にそろえることが必要な場合がよくある。これは、データストリームにおける遷移に同期させる遅延ロックループ（ＤＬＬ）を用いてクロックを遅延させることで行なうことができる。
【０００４】
そのような遅延ロックループは動作範囲（最小および最大遅延並びに動作周波数）が限られており、補償できるクロック対データスキュー量を制限させている。これは言い換えれば、受信するデータに厳しい要求が課されることになる（高速データレートの場合は不可能なことがよくある。）。このことを克服するため、“無限範囲”の遅延のための幾つかの方法が提案されている。それらは概して、それぞれがそれ特有の制御、起動、範囲および安定要求を有する、２つまたはそれ以上の別個の遅延ロックループを使用する。
【０００５】
従来技術から既知の簡単なアナログ遅延ロックループは、その物理的パラメータ（製造技術）で決まる最小遅延と、通過する信号の周波数で決まる最大遅延とを有する。
【０００６】
高周波数で長時間遅延させるためには、非常に長い遅延網を必要とする。これは、遅延ラインの感度（制御信号あたりの遅延）が高いこと意味し、従ってジッタを引き起こし、言い換えれば、最大有効遅延が制限されることになる。典型的な遅延ロックループは、約２クロック周期に制限された有効補償範囲を有する。従来技術の遅延ロックループの初期化は簡単ではない。正確に動作させるために、遅延ロックループは、適切な同期および両補正における十分な範囲を確保すべく、既知の遅延で初期化しなければならない。これには、追加回路を必要とする。
【０００７】
従来技術の無限範囲のアナログ遅延ロックループは、幾つかの単純なアナログ遅延ロックループを組み合わせたものである。それぞれが、それ特有の範囲制限および起動回路を有する。この組み合わせも制御しなければならず、それはより高次の制御ループ、従ってより複雑な安定性問題を意味する。
【０００８】
これに対し、従来技術のデジタルまたはセミデジタル遅延ロックループは多数のタップを有し、それらから遅延が順々に選択される。この刻み幅は一般に非常に粗いため、所望の位相は補間によって生成され得る。この補間によりクロックエッジが平坦化され、従ってジッタが引き起こされる。この方法は、複雑な制御回路も有する。遅延ロックループの遅延ラインに必要とされるタップにより、その最大動作周波数がさらに制限される。
【０００９】
既知の遅延ロックループの問題は、良好な安定性を維持しながら、それらを高周波数での非常に広範囲な周波数範囲にわたって適用できないことにある。さらに、既知の遅延ロックループは、データレートが受信機の基準クロックレートに必ずしも等しくないシステムにおいて、正確に受信機のクロックを生成するのに適していない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明の目的は、上述の欠点を解消する、改良された遅延ロックループを提供することにある。
【課題を解決するための手段】
【００１１】
この目的を達成するため、本発明による遅延ロックループは、少なくとも、正の遅延ラインおよびクロックを受信するための入力部を有する第１の遅延素子、並びに負の遅延ラインおよびクロックを受信するための入力部を有する第２の遅延素子の２つの遅延素子と、前記２つの遅延ラインの１つからクロックを選択するクロックセレクタと、データを受信して、当該データの位相と前記クロックの１つの位相とを比較する入力部を有する位相検出器と、さらに、前記２つの遅延ラインが逆方向に反応するように当該２つの遅延ラインを制御する制御信号を生成する制御ブロックとを備える。
【００１２】
本発明は、遅延ロックループが、制御信号における変化に対し、逆方向に反応する２つの並列な遅延ラインを用いることができる、という見識に基づくものである。本発明によれば、良好な安定性を維持しながら、非常に広範囲な周波数範囲（典型的には従来技術の遅延ロックループよりも高い）にわたって、遅延ロックループを適用することができる。また、本発明による遅延ロックループは、物理的に小さくかつ良好な雑音およびジッタ耐性を示す。本発明に係る遅延ロックループは、クロックパスに挿入された遅延を、連続的に増加または減少させることができる。このことは、周波数をわずかに減少または増加させることに等しい。従って、本発明による遅延ロックループは、データレートが受信機の基準クロックレートに必ずしも等しくないプレシオ（plesio）-同期通信システムにおいて、受信機のクロックを正確に生成するのに適している。そのようなシステムは、従来使われてきた電力および面積のかかるオーバーサンプリング技術を受信機に用いている。本発明により、電力および面積が大幅に削減されるだけでなく、サンプリング精度も改善される。
【００１３】
遅延ロックループは、前記制御ブロックが、現在選択されている遅延ラインに従って前記位相検出器の出力を解釈し、さらに前記２つの遅延ラインが出力するクロックの位相を比較することをさらなる特徴とする。
【００１４】
本発明の別の実施態様において、前記遅延ラインが整列している場合、前記制御ブロックは、所要の遅延ラインを決定し、さらにそのことを前記クロックセレクタに示す。
【００１５】
本発明のさらに別の実施態様において、共通の制御信号ＶＣが前記２つの遅延ラインを制御し、前記共通の制御信号における変化に対し、前記２つの遅延ラインは逆方向に反応する。
【００１６】
さらに、前記遅延ラインは、必要な遅延を生成するのに要する前記制御信号ＶＣが常に制御信号レベルＶｍｉｎと制御信号Ｖｍａｘとの間の所望の範囲にあるように選択される。このことは、最適なパフォーマンスのためだが、動作原理に対する必須条件ではない。
【００１７】
本発明のさらなる利点は、クロックがどちらか一方の遅延ラインから選択され得るように、制御信号レベルＶｍｉｎおよびＶｍａｘが、２つの遅延ラインによる遅延がある位置である、ということである。
【００１８】
遅延ロックループは、制御信号ＶＣが増加した場合、正の遅延ラインを通過する遅延が増加し、かつ、負の遅延ラインを通過する遅延が減少することをさらなる特徴とする。
【００１９】
請求項９によれば、位相検出器が、第１の遅延ラインが選択された場合に制御信号ＶＣを増加させ、かつ、第２の遅延ラインが選択された場合に制御信号ＶＣを減少させるアップ信号を生成する。
【００２０】
遅延ロックループは、位相検出器が、第１の遅延ラインが選択された場合に制御信号ＶＣを減少させ、かつ、第２の遅延ラインが選択された場合に制御信号ＶＣを増加させるダウン信号を生成することをさらなる特徴とする。
【００２１】
本発明の特徴は、遅延ロックループが、負の遅延ラインおよび正の遅延ラインからそれぞれ生じる２つのクロック信号のうちの１つから出力クロック信号を選択する、クロックマルチプレクサで構成されることである。
【００２２】
さらに他の実施態様において、遅延ロックループは、遅延ラインの出力を追跡する遅延ラインセレクタで構成される。
【００２３】
本発明の特徴は、負の遅延ラインおよび正の遅延ラインから得る信号が同位相の場合、遅延ラインセレクタが、動作領域の境界に達しているかを検出し、さらに制御信号ＶＣを動作領域に戻すように駆動すべく遅延ラインを選択することである。
【００２４】
本発明によれば、遅延ラインセレクタは、２つのクロック信号のどちらがアクティブなサンプリングクロックになるかを判定するのに、データ位相検出器からのカレントアップおよびダウン信号を用いる。
【００２５】
本発明の好適な実施態様において、位相検出器によってサンプリングクロックが早過ぎることが示された場合、遅延ロックループは、動作領域の境界にて、制御信号ＶＣが中心位置Ｖｍｉｄに向かうように駆動されると、その遅延を増加させることを特徴とする。
【００２６】
さらに、位相検出器によってサンプリングクロックが遅すぎることが示された場合、遅延ロックループは、動作領域の境界にて、制御信号ＶＣが中心位置Ｖｍｉｄに向かうように駆動されると、その遅延を減少させることを特徴とする。
【００２７】
さらに、遅延ロックループは、遅延ラインを、逆の遅延特性を有する一対として構成することを特徴とする。
【００２８】
本発明の好適な実施態様において、遅延ラインセレクタは、遅延ロックループが動作領域の境界に到達すると、動作領域の中心へ向かって変化するために制御信号ＶＣを必要とする遅延ラインを選択する。
【００２９】
本発明の別の実施態様によれば、ＤＬＬは、各遅延ラインを同じだけ遅延させることによって初期化することができる。
【００３０】
好適な実施態様において、各遅延ラインは、（図３に示すように）１／２クロック周期の範囲にわたる遅延を制御する必要しかない。従って、複数のクロック周期遅延を得るのに、長時間の遅延を形成する必要がない。遅延ラインにおける最大遅延が小さいため、ゲイン（制御レベルあたりの遅延）が低く、安定性を改善させ、さらに、制御電圧上または供給源からのノイズに対する感度を低減することができる（ジッタパフォーマンスの改善）。電力消費量もまた低くなる。これらは全て、より低い周波数の出力クロックに対しても保持されることが望ましい利点である。
【００３１】
本発明のさらなる実施態様において、各遅延ラインは、１／２クロック周期以上の範囲にわたる遅延制御することができる。
【００３２】
より低周波数のデータレートに対する本発明のさらなる実施態様において、クロック入力部に印加されたクロックが所要周波数の倍数である場合、遅延ラインを小さいままにすることができる。その結果、クロックは出力部にて分割される。
【００３３】
この実施態様のために、位相検出器からのアップおよびダウン信号の長さは、正の遅延ラインおよび負の遅延ラインの入力クロックのレートに一致させる。
【００３４】
クロックパスにおける遅延方法は、請求項２３および２４の目的である。
【００３５】
クロックをわずかに異なる周波数を有するデータストリームに同期させるために本発明を用いる方法は、請求項２５および２６の目的である。
【００３６】
本発明を、添付の図面を参照して明らかにしていく。
【発明を実施するための最良の形態】
【００３７】
図１は、本発明の一実施例による遅延ロックループ１００のブロック図である。遅延ロックループ１００は、少なくとも２つの遅延素子を備え、そのうちの第１の遅延素子は正の遅延ライン１０およびクロックを受信する入力部を有し、そのうちの第２の遅延素子は負の遅延ライン１１およびクロックを受信する入力部を有する。さらに、遅延ロックループは、２つの遅延ラインの１つからクロックを選択するためのクロックセレクタ１３と、２つの遅延ライン１０，１１を制御するための１つ以上の信号を生成する、位相検出器１４および制御ブロック１２とを備える。位相検出器１４は、データを受信し、該データの位相を選択されたクロックの位相と比較し、必要に応じて“位相アップ”および“位相ダウン”信号を返す入力部を有する。制御ブロック１２は、現在選択されている遅延ラインに応じて位相検出器１４の出力を解釈し、位相をそれ相応に補正すべく制御信号を調整する。従って、位相検出器１４からの“位相アップ”が制御信号を増加させるかあるいは減少させるかは、選択されている遅延ラインに依存する。制御ブロック１２は、２つの遅延ライン１０，１１から出力されたクロックの位相を比較する。それらが揃っている場合は、制御ブロック１２が所要の遅延ラインを決定し、そのことをクロックセレクタ１３に指示する。遅延ライン１０，１１は、必要な遅延を生成するのに要する制御信号が、常に所望の範囲にあるように選択され、その限度は、クロックがどちらか一方の遅延ラインから選択され得るように、２つの遅延ライン１０，１１による遅延がある位置である。要求される位相の変化のいずれも、この範囲内に制御信号があるようにするため、本発明にかかる遅延ロックループ１００は、入力データにおける位相の無限の変化を追跡することができる。もし位相変化の速さが遅延ロックループ１００の帯域幅以内であれば、遅延ロックループ１００は、スリップサイクルなくデータを追跡する。従って、本発明は、受信するクロックの周波数とわずかに異なる周波数を有するデータストリームに同期したクロックを生成するのに、用いることができる。
【００３８】
本発明を詳述して理解を深めるために、図２から１３を参照して、新規の遅延ループ回路を説明する。これは、両遅延ラインを制御するのに、共通の制御信号を用いる本発明の実施例を表す。基本的な動作原理を変えることなく、遅延ラインに対して別個の制御信号を用いることが可能なことがわかる。
【００３９】
図２および３において、ＤＬＰ（正の遅延ライン）１０およびＤＬＮ（負の遅延ライン）１１が２つの遅延ラインである。上述したように、それらの間で必要な差異は、制御信号における変化に対して、逆方向に反応する、ということだけである。制御信号ＶＣが増加した場合、遅延ラインＤＬＰ １０を通過する遅延は増加し、かつ、遅延ラインＤＬＮ １１を通過する遅延は減少する。図３に、２つの遅延ライン１０，１１に生じる遅延特性を示す。図２において、ＤＬＰ １０の出力上のインバーターが１８０度の位相シフトを加えるため、遅延ロックループ１００は、図３のその中間点Ａ付近で動作する。クロック信号の差によって、反転がゼロ遅延をもたらす。シングルエンドのクロックによって、図３の中間点Ａからわずかに離れた位置に動作をシフトさせる、小さな遅延が引き起こされる。これは、動作原理に影響を及ぼさない。このインバーターは、動作領域の位置を最適化する。しかしながらこれは、本発明が本質的に必要とするものではない。
【００４０】
図４に示すように、制御信号Ｖｃ＝Ｖｍｉｎの場合、クロックｃｌｋ＿ｎとｃｌｋ＿ｐとは同相であり、制御信号Ｖｃ＝Ｖｍｉｄの場合、クロックｃｌｋ＿ｎとｃｌｋ＿ｐとは位相が１８０度ずれる。図３においてＶｃがＶｍｉｎからＶｍｉｄへと動くにつれ、ｃｌｋ＿ｐは半クロック周期まで遅れ、ｃｌｋ＿ｎは半クロック周期まで進む。従って、相対的な変化量は１周期となり、ｃｌｋ＿ｎとｃｌｋ＿ｐとは再び同相となる。ｃｌｋ＿ｎとｃｌｋ＿ｐとが同相であるときは常に、それらを区別することはできないため、それらのどちらも、出力クロックｃｌｋ＿ｍのソースとして選択することができる。図２におけるクロックマルチプレクサ１８は、遅延ラインセレクタ２０によって制御されて、遅延ラインＤＬＰ １０およびＤＬＮ １１からそれぞれ得られる２つのクロックｃｌｋ＿ｎおよびｃｌｋ＿ｐのうちの１つから、出力クロックｃｌｋ＿ｍを選択する。図２における位相検出器１４は、ｃｌｋ＿ｍの位相と、入力データの位相とを比較する。典型的には、Ａｌｅｘａｎｄｅｒ型の位相検出器１４が適している。ほかの型を用いることも可能である。図２におけるＣｒｏｓｓ−Ｍｕｘ１６は、現在選択している遅延ラインに従って、図２におけるデータ位相検出器１４からのアップおよびダウン信号をクロス多重（ｃｒｏｓｓ−ｍｕｌｔｉｐｌｅｘｅｓ）する。従って、図２における位相検出器１４からのアップ信号は、遅延ライン１０，１１のどちらか一方が選択された場合、制御信号ＶＣの増加をもたらし、他方が選択された場合、減少をもたらす。ダウン信号に対しては逆となる。選択したクロックが変化した場合、図２における遅延ラインセレクタ２０によって出力が強要される。図２におけるループフィルタ１５は、遅延ライン１０，１１に対する制御信号ＶＣを生成するために、図２におけるＣｒｏｓｓ−Ｍｕｘ１６の出力をまとめる。一般に、このことは、ポンプおよびループキャパシタ回路を充電し得る。
【００４１】
図２における遅延ラインセレクタ２０は、遅延ラインの出力を追跡する。ｃｌｋ＿ｎとｃｌｋ＿ｐとが同相である場合、図２における遅延ラインセレクタ２０は、動作領域１９の境界、すなわち図４におけるボックスＢ−Ｃ−Ｄ−Ｅに到達しているかを検出し、さらに、ＶＣが動作領域１９に戻るように、すなわち図３におけるＶｍｉｄの方へ向かって駆動されるように、遅延ラインを選択する。遅延ラインセレクタ２０は、２つのクロックｃｌｋ＿ｎおよびｃｌｋ＿ｐのうちのどちらがアクティブなサンプリングクロックｃｌｋ＿ｍになるかを判定するのに、図３におけるデータ位相検出器１４からのカレントアップおよびダウン信号を用いる。データ位相検出器１４によって、ｃｌｋ＿ｍが早過ぎることが示された場合、そのクロックが選択されて、制御信号ＶＣがその中心位置Ｖｍｉｄに向かうように駆動されると、対応する遅延ライン１０，１１にそれ自体の遅延を増加させる。データ位相検出器１４によって、ｃｌｋ＿ｍが遅過ぎることが示された場合、そのクロックが選択されて、制御信号ＶＣがその中心位置Ｖｍｉｄに向かうように駆動されると、対応する遅延ライン１０，１１にそれ自体の遅延を減少させる。例として、データが、クロックよりもわずかに低いレートで到着すると仮定する。図２における位相検出器１４は、遅延ラインにおける遅延を絶えず増加させる必要がある。図３および５を参照すると、制御信号は以下のように変化する：Ｃ→Ｅ（ＤＬＮ １１にスイッチする）Ｄ→Ｂ（ＤＬＰ １０にスイッチする）。位置Ｃ→Ｅ間で、ループは、遅延ラインＤＬＰ １０を用いる従来のＤＬＬのように機能し、位置Ｄ→Ｂ間で、ループは、遅延ラインＤＬＮ １１を用いる従来のＤＬＬのように機能する。図２における位相検出器１４によって、より多くの遅延が必要であると示され、システムが、制御信号レベルを低減する一方で、遅延を増加させる必要があるため、位置Ｅにて、図２における遅延ラインセレクタ２０は、遅延ラインＤＬＮ １１が、図３におけるその中心位置Ｖｍｉｎの方へ制御信号を戻すと判定する。
【００４２】
２つの情報―図３における動作領域１９がいつ侵されるか、および遅延ライン１０，１１のどちらが多くの遅延を有するか―が必要である。図３に示すように、制御信号の許容（所望）限度はＶｍｉｎおよびＶｍａｘであり、それらは明らかに、クロックをどちらか一方の遅延ラインから選択することができる、２つの遅延ライン１０，１１による遅延がある位置である。この位置にて、図２における遅延ラインセレクタ２０は、データの現時点での位相をかんがみて、その許容範囲の中心に向かって（図２におけるＶｍｉｄへ向かって）変化させるために制御信号を必要とする遅延ラインを選択する。
【００４３】
図２における遅延ラインセレクタ２０は、ｃｌｋ＿ｎとｃｌｋ＿ｐとが同相であるときを示すための位相検出器と、動作点が図３におけるＢＣ（ＶＣ＝Ｖｍｉｎ）またはＤＥ（ＶＣ＝Ｖｍａｘ）にあるか否かを判定するためのロジックとから構成される。図８に、考えられる動作回路を示す。システムは初期化時に位置Ａに合わせられ、分割されたクロックの位相が強要される。このｃｌｋ＿ｎとｃｌｋ＿ｐとが互いに相対的に移動すると、図９に示すように、信号ｐ２＿ｎ２ｆおよびｐ２＿ｎ２ｒが影響を受ける。その結果、信号ｐ２ｆ＿ｎ２ｒは、システムがその動作境界を横断していること、および制御信号ＶＣをＶｍｉｄの方へ戻す必要があることを示す。信号ｐ２ｆ＿ｎ２ｒは、どの遅延ラインが現時点でより多くの遅延を引き起こしているかを、従って、どの方向にＶＣを変化させなければならないかを示す。ｐ２ｆ＿ｎ２ｆおよびｐ２ｆ＿ｎ２ｒ信号を生成するクロックは、入力クロックの半分のレートを有するため、動作領域の横断を認識するのが１周期遅れ、切替地点でクロックジッタを増加させる可能性がある。これを避けるため、図１０に示すように、追加のクロック整列検出回路を用いることができる。システムが図３における動作領域１９内にあり（信号ｐ２ｆ＿ｎ２ｆがハイ）、クロック（信号ｃｌｋｓ＿ａｌｉｇｎｅｄ）がローに揃っていない場合、図２における遅延ラインセレクタ２０は何の動作も起こさず、現在選択されている遅延ラインが継続して用いられる。しかしながら、ｐ２ｆ＿ｎ２ｆがローである、またはｃｌｋｓ＿ａｌｉｇｎｅｄがハイである場合、遅延ラインセレクタ２０は、ｐ２ｆ＿ｎ２ｆに応じてクロックソースを選択し、位相検出器の出力は以下の通りとなる：
【００４４】
【表１】
2009504058.tif 000003
【００４５】
制御信号ＶＣは、ｐ２ｆ＿ｎ２ｒが決定したように変化し、図２におけるクロスマルチプレクサ１６の出力の上に重なる。
【００４６】
逆特性の一組として構成された遅延ライン（図６に示すような枯渇型インバータ遅延ライン）の回路を示す図７の実施例に対して、遅延は、遅延ラインにおける電流によって判定され、当該遅延ラインは言い換えれば制御信号Ｖｃによって設定されるため、信号ｐ２ｆ＿ｎ２ｒ（どの遅延ラインが現在より多くの遅延を引き起こしているかを示す）は、図１１に示すような遅延ラインから直接生成することができる。切替地点での遅延の差は非常に大きいため、ミスマッチによるエラーは無視できる。遅延ラインにおいて用いられるＰＭＯＳおよびＮＭＯＳマッチを、図８に示す。
【００４７】
最適に動作させるため、システムは、初期化時に図４および１３における領域Ｂ−Ｃ−Ｄ−Ｅ内にあるようにしなければならない。図１２における領域２４（Ａ−Ｆ−Ｇ），２５（Ｄ−Ｅ―Ｈ−Ｊ），２６（Ｆ−Ｇ−Ｋ−Ｌ）も可能であるが、しかし、望ましくない動作領域である。好適例において、各遅延ラインに強要される遅延は同一である。初期化は簡単である−単に、２つの遅延路が同じ遅延を有するようにすればよい。これは、図３における位置Ａでのみ起こり得る。実際には、システムは図３におけるボックスＢＣＤＦによって規定される動作範囲内のどの位置でも起動することができるため、ミスマッチによる不正確さは初期化にとって重要でない。図７に記載された遅延ライン構造を仮定し、さらに、図１１の遅延ラインコンパレータを用いれば、図１３のループフィルタ１５への入力は、“負の遅延ラインの遅延が大きい”という信号から供給されるため、ループは、２つの遅延ライン１０，１１に等しい遅延を強いるように機能する。従って、システムは、図１２における動作位置Ａに向かって移動する。図１３の初期化子２１は、図１２の位置Ａにループが安定するまで、図１３のループフィルタ１５への入力ソースを制御する。この位置で、図１３における遅延ラインコンパレータ２３の出力は、供給線の中間近くとなる。図１３に、完成したシステムの結果を示す。
【図面の簡単な説明】
【００４８】
【図１】本発明による遅延ロックループのブロック図である。
【図２】本発明による遅延ロックループのほかの実施例のブロック図である。
【図３】本発明による遅延特性である。
【図４】本発明に従って遅延ラインに挿入された遅延を示す図である。
【図５】絶えず変化する遅延に対する制御信号を示す図である。
【図６】本発明による遅延ラインの回路図である。
【図７】本発明による、逆特性の一対として構成した図６による遅延ラインの回路を示す図である。
【図８】本発明による遅延ラインセレクタの回路図である。
【図９】本発明による遅延ラインセレクタの信号を示す図である。
【図１０】本発明によるクロック整列検出回路を示す図である。
【図１１】本発明による遅延ラインコンパレータの回路図である。
【図１２】本発明による好ましくない動作エリアを示す遅延特性を示す図である。
【図１３】本発明による初期化のブロック図である。
【符号の説明】
【００４９】
１００  遅延ロックループ
１０  負の遅延ライン
１１  正の遅延ライン
１２  制御ブロック
１３  クロックセレクタ
１４  位相検出器
１５  ループフィルタ
１６  クロスマルチプレクサ
１７  インバーター
１８  マルチプレクサ
１９  動作領域
２０  遅延ラインセレクタ
２１  初期化子
２２  初期マルチプレクサ
２３  遅延ラインコンパレータ
２４〜２６  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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