(57)【要約】画素セルを動作する方法として、付随している感光センサーの電荷集積期間中にトランジスタ転送ゲートにむけて多重のパルスを用いて光電荷の効率的な転送をすることを含んでいる。通常のダイナミックレンジモード、もしく高ダイナミックレンジ（ＨＤＲ）モードのどちらかで、効率的な転送特性をともない前記画素セルを動作することができる。任意のＨＤＲトランジスタを動作すること、もしくは、リセットゲートに印加される電圧を変動させることのどちらかで高ダイナミックレンジを実現することができる。【選択図】図６
2009506724.tif 000002
【特許請求の範囲】
【請求項１】
画素セルを動作する方法であって、
感光センサーが光電荷を収集する、前記画素セルの電荷集積期間を開始するステップと、
第一の量の光電荷が前記感光センサーからストレージ領域に転送されるにように前記集積期間中に前記画素セルの転送ゲートへ第一信号レベルを印加するステップと、
第二の量の光電荷が前記感光センサーからストレージ領域に転送されるにように前記集積期間中に前記転送ゲートへ第二の信号レベルを印加し、ここで前記第二の信号レベルがパルス信号であるステップと、
を含むことを特徴とする画素セルを動作する方法。
【請求項２】
前記第一信号レベルが、前記転送トランジスタのゲートに対してのゼロ電圧および最大ＯＮ電圧の間にある中間レベルである、
ことを特徴とする請求項１記載の方法。
【請求項３】
前記第一信号レベルが、前記画素セルに対しての電源電圧である、
ことを特徴とする請求項２記載の方法。
【請求項４】
前記集積期間中に前記画素セルのリセットゲートへ第一のリセット信号レベルを印加するための動作をさらに含む、
ことを特徴とする請求項１記載の方法。
【請求項５】
前記集積期間中に前記第一のリセット信号レベルから第二のリセット信号レベルへ前記リセットレベルを小さくする動作をさらに含む、
ことを特徴とする請求項４記載の方法。
【請求項６】
前記リセット信号レベルを小さくする動作の直前に前記転送ゲートにパルスである第二信号レベルを印加する動作を有する、
ことを特徴とする請求項５記載の方法。
【請求項７】
前記集積期間中に第一のリセット信号レベルから第二のリセット信号レベルへ前記リセットゲートに印加される前記電圧を小さくする動作と、
前記集積期間中に前記第二のリセット信号レベルの電圧を第三の信号レベルへ小さくする動作、
をさらに含むことを特徴とする請求項４記載の方法。
【請求項８】
前記リセット信号レベルを小さくする各動作の前に前記転送ゲートへ印加される前記転送ゲート信号がパルスされる、
ことを特徴とする請求項７記載の方法。
【請求項９】
前記集積期間の最後に前記転送ゲート信号および前記リセットゲート信号の両方を接地に戻す、
ことを特徴とする請求項８記載の方法。
【請求項１０】
アンチブルーミングストレージ領域へ感光センサーに位置している電荷を転送するための動作、
リセットゲートへ第一のリセット電圧を印加するための動作、
電荷ストレージ領域およびドレイン領域間のポテンシャル障壁を大きくするために前記画素に対する電荷集積期間中において所定の間隔で前記リセットゲートに印加される前記
電圧を減らすための動作、
前記感光センサーおよび前記電荷ストレージ領域間の前記ポテンシャル障壁を小さくするために前記電荷集積期間中に転送トランジスタの転送ゲートに印加される電圧をパルス化するための動作、
を含む画素セルを動作するための高ダイナミックレンジ方法。
【請求項１１】
前記リセットゲートに印加される前記電圧を小さくするための動作の直前に前記転送ゲートに印加される電圧をパルスするための動作がなされる、
ことを特徴とする請求項１０記載の方法。
【請求項１２】
前記アンチブルーミングゲートに印加される信号を接地に戻すための動作、
前記集積期間の最後に、前記転送ゲートに印加される前記信号を接地に戻すための動作、
をさらに含むことを特徴とする請求項１０記載の方法。
【請求項１３】
前記アンチブルーミングゲートに対する前記ＯＦＦ状態の電圧信号が、前記転送ゲートに印加される前記ＯＦＦ状態の電圧信号よりもより高い電圧である、
ことを特徴とする請求項１２記載の方法。
【請求項１４】
前記高電圧パルス間の前記転送ゲートに印加される中間電圧を維持するための動作をさらに含む、
ことを特徴とする請求項１０記載の方法。
【請求項１５】
前記中間電圧が、前記画素セルに対するゼロ電圧および電源電圧の間にある、
ことを特徴とする請求項１４記載の方法。
【請求項１６】
前記高電源パルス間の前記転送ゲートに印加される接地電圧を維持するための動作、
をさらに含むことを特徴とする請求項１０記載の方法。
【請求項１７】
集積期間中に光電荷を生成するための感光センサーと、
前記生成した光電荷を蓄積するためのストレージ領域と、
前記感光センサーから前記ストレージ領域へ電荷を転送するための転送ゲートであって、前記集積期間中に第一信号および少なくとも一つのパルスされる第二信号を受信するよう適応された転送ゲートと、
前記転送ゲートに印加される前記信号を制御するための制御回路と、
をそれぞれ含んでいる複数の画素セルを含んでいる画素アレイを含んでいる撮像素子。
【請求項１８】
前記撮像素子が、ＣＭＯＳ撮像素子である、
ことを特徴とする請求項１７記載の撮像素子。
【請求項１９】
前記制御回路によって前記画素セルを全体的に制御する、
ことを特徴とする請求項１７記載の撮像素子。
【請求項２０】
前記制御回路によって随時前記画素セルを制御する、
ことを特徴とする請求項１７記載の撮像素子。
【請求項２１】
一方が前記感光センサーに接続されており、前記感光センサーからの過剰な電荷を受信するためのドレイン領域に他方が接続されているアンチブルーミングトランジスタゲート、
をさらに含むことを特徴とする請求項１７記載の撮像素子。
【請求項２２】
前記集積期間中に少なくとも一つのリセットレベルを受信するように適応されたリセットゲート、
をさらに含むことを特徴とする請求項１７記載の撮像素子。
【請求項２３】
前記制御回路は、前記集積期間中に前記リセットゲートに新しいリセットレベルを印可する度毎に、前記転送ゲートに印可するパルス信号を生成する、
ことを特徴とする請求項２２記載の撮像素子。
【請求項２４】
画素セルを動作するための方法であって、前記方法は、
集積期間中に転送トランジスタゲートに第一の電圧レベルを印可することによって感光センサーおよびストレージ領域間のポテンシャル障壁を小さくして、前記感光センサーにおける光電荷を前記ストレージ領域に流すようにするステップ、
前記集積期間中に前記転送トランジスタゲートにさらに第二の電圧レベルを印可することによって、前記感光センサーおよび前記ストレージ領域間のポテンシャル障壁を小さくし、ここで前記第二の電圧レベルを前記第一の電圧レベルよりも大きくしているステップ、
を含むことを特徴とする画素セルを動作するための方法。
【請求項２５】
前記第一の電圧レベルが接地電位である、
ことを特徴する請求項２４記載の方法。
【請求項２６】
前記第二の電圧レベルが、前記画素セルの電源電圧に少なくとも等しい、
ことを特徴する請求項２４記載の方法。
【請求項２７】
前記第二の電圧レベルが、前記画素セルの前記電源電圧よりも大きい、
ことを特徴とする請求項２６記載の方法。
【請求項２８】
前記第二の電圧レベルが、前記画素セルの電源電圧よりも小さい、
ことを特徴とする請求項２４記載の方法。
【請求項２９】
前記集積期間中において、リセットトランジスタのリセットゲートに印可される電圧を小さくすることによって、前記画素セルの前記ダイナミックレンジを大きくする動作、
をさらに含むことを特徴とする請求項２４記載の方法。
【請求項３０】
前記集積期間中に、さらに前記転送トランジスタゲートに第二の電圧レベルを印可することによって前記感光センサーおよび前記ストレージ領域間の前記ポテンシャル障壁を小さくする動作が所定の回数繰り返される、
ことを特徴とする請求項２９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体デバイス、そして特に、撮像画素で使用するための転送トランジスタ技術に関連している。
【背景技術】
【０００２】
ＣＭＯＳ撮像センサーは、低コスト撮像素子として頻繁に使用されている。ＣＭＯＳ撮像センサー回路は、各々のセルが、例えば、フォトゲート、フォトコンダクター、あるいは光によって生成された電荷を蓄積するための基板内に付随している電荷蓄積領域を有している感光センサーなどの、感光センサーを含んでいる画素セルの焦点平面アレイを含んでいる。各画素セルは、感知するノードにむけて電荷蓄積領域から電荷を転送するためのトランジスタ、および、感知するノードを電荷転送前の所定の電荷レベルにリセットするためのトランジスタを含んでいてもよい。また、画素セルは、感知するノードから電荷を受信および増幅するためのソースフォロワトランジスタ、および、ソースフォロワトランジスタからのセル内容の読み出しを調節するためのアクセストランジスタを含んでいてもよい。
【０００３】
ＣＭＯＳ撮像センサーでは、画素セルの構成要素は、（１）光子から電荷への変換、（２）画像電荷の蓄積、（３）電荷増幅を伴う感知するノードへの電荷の転送、（４）既知の状態へ感知するノードをリセットすること、（５）読み出しをする画素の選択、および（６）感知するノードからの画素電荷を表す信号の出力および増幅、という必須の機能を果たす。
【０００４】
上述の種類のＣＭＯＳ撮像センサーは、例えばNixon et al., "256 x 256 CMOS Active
Pixel Sensor Camera-on-a-Chip," IEEE Journal of Solid-State Circuits, Vol. 31(12), pp. 2046-2050 (1996)およびMendis et al., "CMOS Active Pixel Image Sensors", IEEE Transactions on Electron Devise, Vol. 41(3), pp. 452-453 (1994)で議論されているように一般的に知られている。また、従来のＣＭＯＳ画像センサーの動作の記載がありMicron Technology, Inc.に譲渡されている米国特許No. 6,177,333およびNo.6,204,524の内容が参照として本明細書に含まれるものとして理解されたい。
【０００５】
従来のＣＭＯＳ画素セル１０の上面図を図１で示している。図示されているＣＭＯＳ画素セル１０は、４つのトランジスタ（４Ｔ）セルである。そのＣＭＯＳ画素セル１０は、一般的に画素セル１０上への入射光に応じて電荷を生成して蓄積するための、例えばフォトダイオード１３のような感光センサー、および、フォトダイオード１３から、通常、浮遊拡散領域３である感知するノードへ光電荷を転送するためのゲート７を有する転送トランジスタを含んでいる。浮遊拡散領域３は出力ソースフォロワトランジスタのゲート２７に電気的に接続されている。また、画素セル１０は、所定の電圧に浮遊拡散領域３をリセットするためのゲート１７を有するリセットトランジスタ、および、ソースフォロワトランジスタ２７からゲート３７におけるアドレス信号に応じた出力端末へ信号を出力するためのゲート３７を有している行選択トランジスタ、を含んでいる。
【０００６】
図２は、フォトダイオードとして構成されている感光センサー１３、ゲート７を有している転送トランジスタ、および、ゲート１７を有しているリセットトランジスタを示している線２-２’に沿って切りとった図１の画素セル１０の一部分の断面図である。ＣＭＯ
Ｓ画素セル１０は、ピン（ｐｉｎｎｅｄ）フォトダイオードとして形成してもよいフォトダイオード１３を有している。描かれているフォトダイオードは、ｐ型基板２内にｐ型表層５およびｎ型フォトダイオード電荷蓄積領域１４を含んでいるｐ-ｎ-ｐ構造を有してい
る。フォトダイオード１３は、転送トランジスタのゲート７に隣接し、一部が転送トランジスタのゲート７の直下にある。リセットトランジスタゲート１７は、転送トランジスタゲート７に関してフォトダイオード１３と反対側にある。図２中で示されているように、リセットトランジスタは分離領域９に隣接しているソース／ドレイン領域３２を含んでいる。浮遊拡散領域３は、転送トランジスタのゲート７とリセットトランジスタのゲート１７の間に位置している。
【０００７】
図１および図２で描かれているＣＭＯＳ画素セル１０を動作するための一つの従来の方法を図３のタイミング図で描いている。転送ゲート制御信号ＴＸおよびリセットゲート制御信号ＲＳＴをハイにすることによってフォトダイオード１３および浮遊拡散領域３をリセットした後に、時間Ｔ０で画素セル１０の電荷集積期間を開始する。これによって、転送トランジスタゲートおよびリセットゲートオフになったとき電荷集積を始める。電荷集積期間中に、フォトダイオード１３へ入射する光によって電子が生成され、ｎ型電荷蓄積領域１４内で電子が蓄積される。転送トランジスタゲート７を時間Ｔ１で再び起動するとき、これらの電荷は転送トランジスタによって浮遊拡散領域３に転送される。ソースフォロワトランジスタは、浮遊拡散領域３に蓄積されている転送された電荷に基づいて出力信号を生成する。電荷転送後、例えば時間Ｔ２の後、行選択信号ＲＳを印加することによって行選択ゲート３７が起動される。これによって、読み出しサンプリングに対応する適切な列ラインへむけてソースフォロアトランジスタによって生成される信号が出力される。図３は、フォトダイオード１３信号の転送および読み出しに関するタイミングを描いているだけであることに留意されたい。通常、（相互関連のある二重サンプルリングもしくはＣＤＳにおいて）浮遊拡散領域３がリセットされた後に、行選択ゲート２７による浮遊拡散領域３の追加の読み出しがある。
【０００８】
従来の撮像画素セル（画素セル１０など）、に関連する一つの一般的な問題としては、暗電流、すなわち、光の当たっていないフォトダイオード１３で収集されている電子の生成／再結合による電流、がある。暗電流は、フォトダイオード接合漏出、フィールド絶縁端に沿う漏出、閾値下のトランジスタからの漏出、ドレイン誘導障壁低下漏出、ゲート誘導ドレイン漏出、トラップアシストトンネリング、および、画素製造欠陥を含む多くの異なる要因によって引き起こされるおそれがある。
【０００９】
転送トランジスタゲートスタック７の端の直下の領域は、暗電流の主要な発生源である。転送効率を改良するために転送ゲートスタック７下の基板の表面の近傍にフォトダイオード１３のｎ型電荷蓄積領域１４を形成する。これによって、画素セル１０の電荷集積期間中にもたらされるフォトダイオード欠損領域が生じ、この欠損領域はｎ型蓄積領域１４およびｐ型表層領域５に関連し、さらに、この領域内における基板２の表層近傍に生じることになる。この領域は、特に転送トランジスタゲートスタック端の近傍に、シリコン表層空隙によって熱的に生じる多くの電子／正孔対を有する。リセットした後の電荷集積期間中に、フォトダイオード１３は逆バイアスされ、生じた電場は、ｐ型表層領域５内へ熱的に生じる正孔を運び去り、フォトダイオード１３のｎ型電荷蓄積領域１４の方へ熱的に生じる電荷キャリアを運ぶ。これらの熱的に生成した電荷キャリアは、転送ゲートスタック７下の領域内で撮像画素セル１０に対して望まれない暗電流を増加させる。
【００１０】
従来の転送ゲート技術に関連する別の問題としては、電荷転送効率の悪化による固定パターンノイズおよび遅延がある。暗電流を最小にするために転送ゲート１７を部分的に稼働しても、転送ゲートのポテンシャル障壁が高すぎて全ての光から生成された電荷を完全に転送することができなくなるおそれがあるため、固定パターンノイズおよび遅延を生じる。
【００１１】
よって、暗電流、固定パターンノイズ、および遅延を最小にしながら効率的な電荷転送
ができる画素セルが望まれている。また、そのような画素セルを製作し動作する単純な方法が必要とされる。
【発明の開示】
【００１２】
様々な例示的実施の形態として記載されている本発明では、画素セルにおける電荷集積期間中もしくはその期間の最後のどちらかにおいて、パルスによって起動される転送ゲートを有する効率的な転送トランジスタをともなう画素セルの動作を提示している。
【００１３】
本発明に従っている画素セルを動作するための第一の方法の例としては、電荷集積中においてリセットゲートを一定の電圧で維持し、そして、電荷集積期間の最後に転送ゲートにパルスが入力されるまで転送ゲートを同じように維持する。
【００１４】
本発明に従っている画素セルを動作するための第二の方法の例としては、制御可能な手段によりリセットゲート電圧を変動させ、そして、電荷集積期間中に転送ゲート信号を数回パルス化する。一つの実施の形態としては、リセットゲート電圧を変動させるそれぞれの時にパルスを生成する。また、その手段は、画素セルのダイナミックレンジを増加させることを可能とする。
【発明を実施するための最良の形態】
【００１５】
下記の詳述では、本明細書の一部を形成し、本発明を実施することのできる特定の実施の形態を描画している添付図を参照としている。図において、類似した参照番号は、いくつかの図をとおして実質的に同様の構成物として記載している。これらの実施形態は、当業者が本発明を実施できるように十分詳細に述べられており、他の実施の形態を用いることができ、さらに、その構造的、論理的、電気的な変形を本発明の概念と範囲から外れることなく行うことができることを理解されたい。
【００１６】
用語「画素」および「画素セル」は、感光センサー（すなわち、フォトダイオード）および電磁放射物を電気信号に変換するためのトランジスタを含む画像素子ユニットセル（picture element unit cell）を意味する。例示目的として、本明細書の図および記載に
おいては、代表的な画素セルの部分を描いている。動作の方法を記載している部分では、説明を単純化することを目的として特定の画素セルを参照例としてそれらの方法を記載している。その動作が、アレイ中の全ての画素セルに対して行えるとして理解されたい。動作のステップを、そのアレイにわたって一斉に行ってもよく、一方で、一行一行の態様（row-by-row manner）で画素からの信号を読み出すなど他のステップを順次行ってもよい。
【００１７】
様々な実施形態において、本発明は電荷集積期間中および終了時において効率的に光電荷を転送するための画素セルおよび画素セルを動作をするための方法に関連している。効率的な電荷転送により、固定パターンノイズもしくは信号遅延を得ることなく最小の暗電流になる。
【００１８】
なお、ここで類似した番号が類似した構成要素を表している図を参照して、図４では本発明の実施の形態の例にしたがって構成されている画素セル１００を描いている。画素セル１００は、５つのトランジスタ（５Ｔ）画素セル１００であり、これはアンチブルーミングゲート（anti-blooming gate）１４７、転送ゲート１０７、リセットゲート１１７、ソースフォロワゲート１２７、および行選択ゲート１３７を含んでいる。また、画素セル１００は、入射光を光電荷に変換するための感光センサー１０５（例えば、フォトダイオード）を有している。浮遊拡散領域１０３は、転送ゲート１０７に関して感光センサー１０５と反対側に位置している。浮遊拡散領域１０３は、転送ゲート１０７をとおして光電荷を受信すること、および、読み出し命令が画素セル１００から発するまで電荷を蓄積す
ることに関しており、それは、図１〜図３を参照して上述したように行われることができる。
【００１９】
画素セル１００に対するダイナミックレンジを増大させ、画素セル１００の望ましくない部分上にまたは隣接している画素に光電荷の望まれないブルームを妨げるようにアンチブルーミングゲート１４７を動作することができる。アンチブルーミングゲート１４７により、フォトダイオード１０５から電源電圧に接続されているドレイン領域１０９へ過剰な光電荷の流出を行うことができる。しかし、画素セル１００がアンチブルーミングトランジスタゲート１４７を有していることが望ましいが、このゲート１４７は必ずしも必要ではないと言うことを理解されたい。実際、画素セル１００は、画素セル１００が用いられる所望の画像化用途に応じて、５つ以上または５つ以下のトランジスタを有することができる。
【００２０】
画素セル１００は、本発明にしたがっているいくつかのモードの例によって動作される。３つのモードの例を図５〜図７で示されているタイミング図および下記の説明によって描いている。説明を目的として、本発明の効率的な電荷転送を記載するために不必要な信号を除いて図５〜図７のタイミング図を単純化しているとして理解されたい。例えば、行選択トランジスタゲート１３７およびアンチブルーミングトランジスタゲート１４７を動作するための信号などの他の信号もまた、画素セル１００の動作とともに連携して用いてもよいとして理解されたい。特に指定のない限り、これらのトランジスタは当該技術分野において公知のように動作することができ、画素セル１００からの信号を読み出す公知の方法を画素セルの動作とともに関連して用いることができる。
【００２１】
図５で示しているような第一の転送モードの例は、集積期間中の感光センサー１０５によって生じる電荷が、（感光センサー１０５の飽和点まで）時間に線形従属していることを意味する動作の線形モードを表している。図５で示されているように、画素セル１００の集積期間は、時間Ｔ１-０で、上昇している転送ゲートＴＸ信号およびリセットＲＳＴ
信号で表されているように転送ゲート１０７およびリセットゲート１１７の両方を少なくとも部分的に「ＯＮ」にして、感光センサー１０５および浮遊拡散領域１０３をリセットすることによって始まる。この時に、感光センサー１０５あるいは浮遊拡散領域１０３におけるいくつかの電荷が、ドレイン領域１３２内に流出され、画素セル１００から抜ける。
【００２２】
その後、転送ゲート制御信号ＴＸを低くして、感光センサー１０５で光電荷を集める。時間Ｔ１-１において、転送ゲート制御信号ＴＸを少なくとも部分的に上昇させることで
転送ゲート１０７がＯＮになる。より好ましい実施形態にしたがえば、転送ゲート制御信号ＴＸは部分的にＯＮにされるだけである。この部分的な起動は、転送ゲート１０７における中間状態を表しており、ここでゲート１０７に印加される電圧はゼロ電圧とＶddの間である。このようにすることで、転送ゲート１０７付近の暗電流は、最大の転送ゲート制御信号ＴＸを印加する場合の暗電流よりも少なくなる。この期間中（Ｔ１-１およびＴ１-２の間）では、感光センサー１０５ならびにより大きい電荷容量を有する浮遊拡散領域１０３の両方で電荷が集積される。
【００２３】
集積期間の終わりの直前のＴ１-２において、より高い転送ゲート制御信号ＴＸを素早
くパルス化する。このパルスは、感光センサー１０５および浮遊拡散領域１０３間の電荷障壁をより低くし、その結果、感光センサー１０５によって集積された全ての光電荷は、浮遊拡散領域１０３に流出することになる。しかし、高い転送ゲート制御信号ＴＸのパルス化が素早くなされることで、転送ゲート１０７の下の基板内で暗電流が強くなるための時間がなくなる。したがって、この第一の動作モードの例にしたがうことによって、従来の電荷転送に関連する暗電流などの欠点をともなわずに完全な電荷転送がなされる。
【００２４】
図６および図７で示されているタイミング図によって第二の動作モードおよび第三の動作モードの例がそれぞれ描かれている。第二のモードおよび第三のモードの例では、画素セル１００の高ダイナミックレンジ動作を描いている。ＣＭＯＳ画素の高ダイナミックレンジは、Micron Technology, Inc.に譲渡されている出願番号10/881,525に記載されてお
り、その参照を本明細書に含むものとする。電荷生成特性は、リセット電圧レベルの変動制御に基づく反射応答（knee response）を含むため、高ダイナミックレンジ動作中に、
画素セル１００は、飽和する前までより長時間にわたり電荷を生成することができる。本発明にしたがって高ダイナミックレンジモードで画素セル１００が動作されている時、電荷集積期間中にリセットゲート電圧ＲＳＴを高い正電圧から低い正電圧に変える。制御回路２５０（図８）でこれを制御することができる。
【００２５】
図６は画素セル１００を動作するための第二の方法例を図示している。集積期間は、上述の転送ゲート１０７およびリセットゲート１１７がＯＮにされ、感光センサー１０５および浮遊拡散領域１０３をリセットする時である時間Ｔ２-０で始まる。その後、各これ
らの制御信号は低く戻され、感光センサー１０５が光電荷の収集を始める。
【００２６】
時間Ｔ２-１では、転送ゲート制御信号ＴＸを部分的にＯＮにし、第一の電圧Ｖ1がリセットゲート１１７を介して浮遊拡散領域１０３に印加される。この時、感光センサー１０５内で蓄積されているいくつかの光電荷が、浮遊拡散領域１０３にむけて流出し始める。画素セル１００の集積期間が進行している間は、リセットゲート１１７に印加されている電圧を小さくしている。図６で示されているように、印加されている電圧レベルをＶ２まで小さくすることができ、その後に、Ｖ３まで小さくすることができる。また、異なる大きさおよび回数の電圧レベル減少は本発明の範囲内である。
【００２７】
本発明によれば、リセットゲート１１７の電圧レベルを最初に小さくする直前に、例えば、転送ゲート１０７に印加される電圧を上げることで転送ゲート制御信号ＴＸに高レベルのパルス化をする。この集積期間中、転送ゲート制御信号ＴＸのパルス化を素早く行い、そして、転送ゲート信号ＴＸを各パルス後に図示されているように中間状態に戻す。
【００２８】
最後の転送ゲート制御信号ＴＸのパルス化が集積期間の最後である時間Ｔ２-２でなさ
れる。この時には、感光センサー１０５上の全ての残りの光電荷が浮遊拡散領域１０３に転送されるようになる。その後、リセットゲート信号ＲＳＴと同様に、転送ゲート信号ＴＸを低レベルに戻す。この方法は、最適な列ライン上の画素信号をＶsｉgとして浮遊拡散領域１０３から光電荷を読み出すことにより続けられるとして理解されたい。したがって、転送ゲート信号ＴＸパルスに対応している繰り返しを、画像用途における所望の結果に関連して最適になるように決定されているいずれかの所定の回数行うことができるとして理解されたい。
【００２９】
図７で示しているタイミング図によって画素セル１００を動作するための第三のモードの例を図示している。第三のモードの例は、特別な言及を除いて第二のモードの例と類似している。図７で示されているように、高パルス間において中間レベルで転送ゲート信号を維持するよりも、それらの高パルスを除く低状態ＶＴＸ-loで転送ゲート信号ＴＸを維
持している。
【００３０】
また、図７で示されているものには、アンチブルーミングトランジスタゲート１４７に関する制御信号ＡＢがある。本発明のより好ましい実施の形態に従い、集積期間中に転送ゲート１０７を越える光電荷の漏出を避けるためにＶＡＢ-loを電圧ＶＴＸ-loよりも高く維持していることに留意することが重要である。さらに加えて、アンチブルーミングゲート信号ＡＢではなくリセットゲート信号ＲＳＴによって飽和レベルが限定されるように感
光センサー１０５で収集された光電荷の容量を浮遊拡散領域１０３で蓄積された光電荷の容量より大きくするべきである。この動作により、完全な電荷転送を保持しながら転送ゲート１０７下において暗電流のレベルを最小にすることができる。その後、この動作により、低ノイズおよび高ダイナミックレンジのかなりの高画質を実現することができる。
【００３１】
図７Ａに移り、画素セル１００に関するポテンシャル図は、本発明にしたがっている画素セル１００の動作中における様々なポテンシャル障壁を描いている。陰影部は、感光センサー１０５領域および浮遊拡散領域１０３に示される、蓄積される電荷の容量を表している。なお、アンチブルーミングゲート１４７、転送ゲート１０７、およびリセットゲート１１７それぞれに印加される電圧レベルに依存して、電子は変動する電荷障壁に衝突し、十分な電荷が蓄積した時点においてのみ、電荷が障壁を超えて次の領域に流出する。
【００３２】
本発明にしたがうと、転送ゲート１０７は、接地電位（負の電圧）、中間電圧、もしくは高電圧（電源電圧Ｖddよりも大きいもしくは等しい）を受信することができる。部分Ａで転送ゲート１０７は、接地電位（負の電圧）を受信し、電子は大きいポテンシャル障壁によって、浮遊拡散領域１０３へ流出するのを強く妨げられる。転送ゲート１０７が部分Ｂで中間電圧を受信するとき、ゲート１０７は部分的に「ＯＮ」になり、感光センサー１０５および浮遊拡散領域１０３の間の障壁がより低くなる。最後に、転送ゲートが、部分Ｃで、高電圧レベルで「ＯＮ」にパルス化される。この部分は、ほぼポテンシャル障壁がなく、電子が自由に浮遊拡散領域１０３に流出する。したがって、上述の実施の形態に従っている集積期間中の部分Ｃおよび部分Ａもしくは部分Ｂのうちの一つ以上における転送ゲート１０７を動作することによって、望ましくない暗電流の効果を得ることなく完全に電荷を転送することができる。
【００３３】
本発明の画素セルおよび動作方法の例として、図８で示されているよう撮像素子３０８における画素アレイ２４０を用いることができる。画素アレイ２４０は、所定の列数および行数で配置されている複数の画素セルを含んでおり、ここで各画素セルは上述されている実施形態の例の一つにしたがい構成され、そして動作される。アレイ２４０に接続されているものとしては信号処理回路があり、その少なくとも一部が基板内に形成されていてもよい。アレイ２４０の各行の画素セルは、行選択ラインによって同時に全てＯＮにされ、各行の画素セルは、それぞれの列選択ラインによって選択的に出力される。複数の行ラインおよび複数の列ラインをアレイ２４０全体に設けている。行ラインは、行アドレスデコーダ２５５に対応している行ドライバ２４５によって選択的に起動される。列選択ラインは、列アドレスデコーダ２７０に対応している列ドライバ２６０によって選択的に起動される。したがって、行アドレスおよび列アドレスを各画素に設けている。
【００３４】
ＣＭＯＳ撮像素子３０８は、画素読み出しにおいて適切な行ラインおよび列ラインを選択して上述の転送トランジスタ制御電圧およびリセットトランジスタ制御電圧を印加するためのアドレスデコーダ２５５、２７０を制御しているタイミング＆制御回路２５０によって動作されている。また、制御回路２５０は、選択された行ラインおよび列ラインの駆動トランジスタに駆動電圧を印加するための行ドライバ回路２４５および列ドライバ回路２６０を制御している。画素リセット信号（Ｖrst）および画素画像信号（Ｖsig）を通常含んでいる画素セル列信号は、サンプル＆ホールド回路２６１によって読まれる。差分信号（Ｖrst-Ｖsig）は、差分増幅器２６２によって各画素に対して生成される。その差分
信号は、アナログデジタル変換器２７５（ＡＤＣ）によってデジタル化される。そのアナログデジタル変換器２７５は、デジタル画像を形成して出力する画像プロセッサ２８０にデジタル化した画素信号をわたす。
【００３５】
図９は、本明細書で述べられている実施の形態にしたがって構成されている画素を有する撮像素子３０８を含んでいるプロセッサベースシステム１１００を描いている。例えば
、画素は本発明の実施形態の例にしたがって構成され、動作されることができる。プロセッサベースシステム１１００は、画像センサーデバイスを含むことができるデジタル回路を有する処理系統の例である。このような処理系統は、限定されることなく、コンピュータシステム、カメラシステム、スキャナー、マシン・ビジョン、車両ナビゲーション、テレビ電話、監視システム、自動焦点システム、星軌道システム、動き探知システム、画像安定化システム、および、他のデジタル画像システムを含むことができる。
【００３６】
プロセッサベースシステム１１００（例えば、カメラシステム）は、バス１１０４を介して入力／出力（I/O）装置１１０６に接続されているマイクロ処理装置などの中央処理
装置（CPU）１１０２を一般的に含んでいる。また、撮像素子３０８は、バス１１０４を
介してＣＰＵ１１０２に接続されている。また、プロセッサベースシステム１１００は、ランダムアクセスメモリ（RAM）１１１０を含んでおり、そして、また、バス１１０４を
介してＣＰＵ１１０２に接続されているフラッシュメモリなどのリムーバブルメモリ１１１５を含むことができる。撮像素子３０８を、単一の集積回路上、もしくは、処理回路以外のチップ上に、メモリストレージを伴うかまたは伴わなずに、ＣＰＵ、デジタル信号処理回路、あるいはマイクロ処理回路などの処理回路と組み合わせてもよい。プロセッサベースシステム１１００内のメモリストレージ装置のいくつかは、上述の方法を用いるためのソフトウェアを保持することができる。
【００３７】
上述および上図は、本発明の特徴および利点を達成できる実施形態の例の説明に役立てることを考慮していているだけである。本発明の概念および範囲から外れることなく特定の処理条件および構造を改造したり代用したりすることができる。したがって、本発明は、前述の記載や図によって限定されることを考えておらず、添付している請求項の範囲によって限定されるだけである。
【図面の簡単な説明】
【００３８】
本発明の前述および他の特徴は、添付図に関連している本発明の下記の詳細な記述によってよりよく理解することができる。
【図１】従来の４つのトランジスタ（４Ｔ）画素セルの上面図である。
【図２】線２-２’に沿って切り取った図１の画素セルの断面図である。
【図３】図１および図２で描かれている従来の画素セルに関するタイミング図である。
【図４】本発明にしたがって構成されている画素セル例の上面図である。
【図５】本発明にしたがっている画素セルを動作するための第一の方法の例に関するタイミング図である。
【図６】本発明にしたがっている画素セルを動作するための第二の方法の例に関するタイミング図である。
【図７】本発明にしたがっている画素セルを動作するための第三の方法の例に関するタイミング図である。
【図７ａ】図７aは、本発明にしたがっている方法の例の一つに従い動作される画素セルに関するポテンシャル変化図である。
【図８】本発明の実施形態の例にしたがっているＣＭＯＳ撮像センサーのブロック図である。
【図９】本発明のＣＭＯＳ撮像センサーの例を含んでいるコンピュータ処理系統の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図７Ａ】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成20年4月28日(2008.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素セルを動作する方法であって、
感光センサーが光電荷を収集する、前記画素セルの電荷集積期間を開始するステップと、
第一の量の光電荷が前記感光センサーからストレージ領域に転送されるにように前記集積期間中に前記画素セルの転送ゲートへ第一信号レベルを印加するステップと、
第二の量の光電荷が前記感光センサーからストレージ領域に転送されるにように前記集積期間中に前記転送ゲートへ第二の信号レベルを印加し、ここで前記第二の信号レベルがパルス信号であるステップと、
を含むことを特徴とする画素セルを動作する方法。
【請求項２】
前記第一信号レベルが、前記転送ゲートに対してのゼロ電圧および最大ＯＮ電圧の間にある中間レベルである、
ことを特徴とする請求項１記載の方法。
【請求項３】
前記第一信号レベルが、前記画素セルに対しての電源電圧である、
ことを特徴とする請求項２記載の方法。
【請求項４】
前記集積期間中に、前記画素セルのリセットゲートに印加されるリセット信号レベルを小さくする動作をさらに含み、前記リセットゲートは前記感光センサーを固定電圧源に接続する、
ことを特徴とする請求項１記載の方法。
【請求項５】
前記リセット信号レベルを小さくする動作の直前に前記転送ゲートにパルスである第二
信号レベルを印加する動作を有する、
ことを特徴とする請求項４記載の方法。
【請求項６】
前記集積期間中に複数回、前記リセットゲートに印加される前記電圧を小さくする動作と、
前記リセット信号レベルを小さくする各動作の前に前記転送ゲートをパルスする動作、
をさらに含むことを特徴とする請求項４記載の方法。
【請求項７】
電荷ストレージ領域へ感光センサーに位置している電荷を転送するための動作、
リセットゲートへ電圧を印加するための動作、
前記電荷ストレージ領域およびドレイン領域間のポテンシャル障壁を大きくするために前記画素に対する電荷集積期間中において所定の間隔で前記リセットゲートに印加される前記電圧を減らすための動作、
前記感光センサーおよび前記電荷ストレージ領域間の前記ポテンシャル障壁を小さくするために前記電荷集積期間中に転送トランジスタの転送ゲートに印加される電圧をパルス化するための動作、
を含む画素セルを動作するための高ダイナミックレンジ方法。
【請求項８】
前記リセットゲートに印加される前記電圧を小さくするための動作の直前に前記転送ゲートに印加される電圧をパルスするための動作がなされる、
ことを特徴とする請求項７記載の方法。
【請求項９】
前記感光センサーに接続されたアンチブルーミングゲートを活性化することをさらに含み、
前記アンチブルーミングゲートに対するＯＦＦ状態の電圧信号が、前記転送ゲートに印加されるＯＦＦ状態の電圧信号よりもより高い電圧である、
ことを特徴とする請求項８記載の方法。
【請求項１０】
前記リセットゲートに印加される前記電圧を小さくするための前記所定の間隔の間に、前記転送ゲートに印加される中間電圧を維持するための動作をさらに含む、
ことを特徴とする請求項７記載の方法。
【請求項１１】
前記中間電圧が、前記画素セルに対するゼロ電圧および電源電圧の間にある、
ことを特徴とする請求項１０記載の方法。
【請求項１２】
集積期間中に光電荷を生成するための感光センサーと、
前記生成した光電荷を蓄積するためのストレージ領域と、
前記感光センサーから前記ストレージ領域へ電荷を転送するための転送ゲートであって、前記集積期間中に第一信号および少なくとも一つのパルスされる第二信号を受信するよう適応された転送ゲートと、
前記転送ゲートに印加される前記信号を制御するための制御回路と、
をそれぞれ含んでいる複数の画素セルを含んでいる画素アレイを含んでいる撮像素子。
【請求項１３】
前記制御回路によって随時前記画素セルを制御する、
ことを特徴とする請求項１２記載の撮像素子。
【請求項１４】
前記集積期間中に少なくとも二つの異なるリセット信号レベルを受信するように適応されたリセットゲート、
をさらに含むことを特徴とする請求項１２記載の撮像素子。
【請求項１５】
前記制御回路は、前記集積期間中に前記リセットゲートに新しいリセットレベルを印可する各回の前に、前記転送ゲートに印可するパルス信号を生成する、
ことを特徴とする請求項１４記載の撮像素子。
【請求項１６】
画素セルを動作するための方法であって、前記方法は、
集積期間中に転送トランジスタゲートに第一の電圧レベルを印可することによって感光センサーおよびストレージ領域間のポテンシャル障壁を小さくして、前記感光センサーにおける光電荷を前記ストレージ領域に流すようにするステップ、
前記集積期間中に前記転送トランジスタゲートにさらに第二の電圧レベルを印可することによって、前記感光センサーおよび前記ストレージ領域間のポテンシャル障壁を小さくし、ここで前記第二の電圧レベルを前記第一の電圧レベルよりも大きくしているステップ、
を含むことを特徴とする画素セルを動作するための方法。
【請求項１７】
前記第二の電圧レベルが、前記画素セルの電源電圧よりも大きい、
ことを特徴とする請求項１６記載の方法。
【請求項１８】
前記集積期間中において、リセットトランジスタのリセットゲートに印可される電圧を小さくすることによって、前記画素セルの前記ダイナミックレンジを大きくする動作、
をさらに含むことを特徴とする請求項１６記載の方法。
【請求項１９】
前記集積期間中に、前記転送トランジスタゲートに第二の電圧レベルを印可することによって前記感光センサーおよび前記ストレージ領域間の前記ポテンシャル障壁を小さくする動作が所定の回数繰り返される、
ことを特徴とする請求項１８記載の方法。
【国際調査報告】
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