(57)【要約】本発明は、ウインドウベースでビデオデータを処理するためのデータ処理システムに関する。本発明のデータ処理システムは、少なくとも１つの第１記憶装置（Ｌ１）、少なくとも１つの第２記憶装置（Ｌ０）、および、少なくとも１つの処理装置（ＰＵ）を具え、前記少なくとも１つの第１記憶装置（Ｌ１）は、第１走査オーダで、第１ウインドウ（Ｒ）に従って画像メモリ（ＩＭ）からビデオデータをフェッチしてストアし、前記少なくとも１つの第２記憶装置（Ｌ０）は、第２走査オーダ（ＳＯ）で、第２ウインドウに従って前記第１記憶装置（Ｌ１）からビデオデータをフェッチしてストアし、前記少なくとも１つの処理装置（ＰＵ）は、前記第２走査オーダ（ＳＯ）に基づいて前記少なくとも１つの第２記憶装置（Ｌ０）にストアされた、前記第２ウインドウのビデオデータのビデオ処理を行い、前記第２走査オーダ（ＳＯ）は、前記第１走査オーダ（ＳＯ１）と直交する、蛇行走査オーダである。
2009514479.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの第１記憶装置、少なくとも１つの第２記憶装置、および少なくとも１つの処理装置を具えるウインドウベースでビデオデータを処理するためのデータ処理システムであって、
前記第１記憶装置は、第１走査オーダで、第１ウインドウに従って画像メモリからビデオデータをフェッチとストアするための装置であり、
前記第２記憶装置は、第２走査オーダで、第２ウインドウに従って前記第１記憶装置からビデオデータをフェッチとストアするための装置であり、
前記処理装置は、前記第２走査オーダに基づいて前記少なくとも１つの第２記憶装置にストアされた、前記第２ウインドウのビデオデータにビデオ処理を行うための装置であり、
前記第２走査オーダは、前記第１走査オーダと直交する、蛇行走査オーダであることを特徴とするデータ処理システム。
【請求項２】
前記少なくとも１つの第１記憶装置および前記少なくとも１つの第２記憶装置におけるビデオデータのフェッチおよびストアを制御するための制御装置を具える請求項１に記載のデータ処理システム。
【請求項３】
前記第２走査オーダは、第２走査オーダの方向に走査し、前記第１走査オーダの方向に一ステップ進み、次に、前記第１走査オーダの方向と直交する方向に、前記第２走査オーダの方向とは逆に走査し、そして、前記第１走査オーダの方向に一ステップ進むことによって行われる請求項１に記載のデータ処理システム。
【請求項４】
前記第１走査オーダの方向は、水平または垂直である請求項１または２に記載のデータ処理システム。
【請求項５】
前記少なくとも１つの処理装置は、前記第１走査オーダおよび／または前記第２走査オーダを変化させるように構成される請求項１に記載のデータ処理システム。
【請求項６】
前記画像メモリから前記第１記憶装置へのビデオデータの前記フェッチは、前記第１走査オーダの方向にスライドさせることによって行われる請求項１に記載のデータ処理システム。
【請求項７】
第１フェッチ・ストア工程、第２フェッチ・ストア工程、およびビデオ処理実行工程とを具えるウインドウベース上でのビデオデータの処理方法であって、
前記第１フェッチ・ストア工程は、第１走査オーダで、第１ウインドウに従って、画像メモリからのビデオデータを、少なくとも１つの第１記憶装置にフェッチとストアする工程であり、
前記第２フェッチ・ストア工程は、第２走査オーダに基づく第２ウインドウに従って、前記第１記憶装置からのビデオデータを、少なくとも１つの第２記憶装置にフェッチとストアする工程であり、
前記ビデオ処理実行工程は、前記第２走査オーダに基づいて、前記少なくとも１つの第２記憶装置にストアされた、前記第２ウインドウのビデオデータに、ビデオ処理を行う工程であり、
前記第２走査オーダは、前記第１走査オーダと直交する、蛇行走査オーダであることを特徴とするウインドウベース上でのビデオデータの処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理システムおよびビデオデータの処理方法に関する。
【背景技術】
【０００２】
現代のデータ処理システムまたはプロセッサは、異なるスピードおよびサイズを有するメモリを具える、特定の記憶階層に基づく。しかしながら、速いメモリは高価なため、前記記憶階層はいくつかのレベルで構成される。各レベルは、次に低いレベルよりも、１バイトあたり、小さく、速く、かつ高価である。通常、１つのレベルにおける全てのデータは、下位のレベルでも認められることができ、より低いレベルにおける全てのデータは、より下位のレベルで認められることができ、これは、前記階層の底辺に到達するまで続く。
【０００３】
キャッシュメモリは、前記記憶階層の第１レベルを構成することができる。すなわち、キャッシュメモリは、中央演算処理装置ＣＰＵまたは処理装置に最も近いメモリである。前記ＣＰＵが、前記キャッシュにおいて認められることができるデータ項目を要求する場合、いわゆるキャッシュヒットが発生する。しかしながら、前記ＣＰＵによって要求された前記データ項目が、前記キャッシュにおいて認められない場合、いわゆるキャッシュミスが発生する。前記キャッシュミスを正し、要求されたデータ項目をフェッチするのに必要な時間は、待ち時間および前記メモリの処理能力によって決まる。前記待ち時間は、ブロックの最初のワードを取り込むための時間に相当し、前記処理能力は、ブロックの残りを取り込むための時間に関係する。キャッシュの基本的な考え方は、これらデータ項目をフェッチすることである。これは、それらの実際の処理の前に行われる処理サイクルの間中、必要とされるであろう。
【０００４】
ビデオ処理の領域内における動き推定は、ビデオ圧縮技術の分野で多くの場合用いられている。ビデオシーケンスは、典型的に、一連のビデオフレームで構成される。隣接するフレーム間の時間冗長性は、前記ビデオシーケンスの圧縮を向上させるのに生かすことができる。動き推定のために、１つのフレームが参照フレームとして選択され、その後のフレームは、前記参照フレームから予測される。１つのビデオフレームは、典型的に、複数のマクロブロックに分けられる。１つのフレーム内の各マクロブロックは、前記参照フレームにおけるマクロブロックと比較され、最もマッチングするマクロブロックが選択される。最もマッチングするマクロブロックの前記サーチは、所定の領域、すなわち、いわゆるサーチ領域にわたり行われる。前記サーチに関する計算コストを減少させるために、前記サーチ領域は限定される。
【０００５】
ビデオアプリケーションのためのマルチレベルバッファリングに関する詳細については、非特許文献１を参照されたい。ここでは、スクラッチパッドメモリは、画像メモリからのビデオデータのマルチレベルバッファリングを提供するために示される。例えば、順次走査変換、画像レートアップコンバーション、空間スケーリング、ビデオ複合化／暗号化、ノイズ低減他のようなビデオ処理アルゴリズムは、要求性能に合わせるために、特殊メモリサブシステムを必要とする。サーチ領域は、ベクトルの範囲を限定することによって画定される。そのようなサーチ領域のサイズは、アプリケーション要件に非常に依存する。一例として、サーチ領域のサイズは、５×３ブロックとすることができる。前記スクラッチパッドのサイズは、前記サーチ領域よりも大きくなるよう選択される。
【０００６】
【非特許文献１】“Streaming Scratchpad Memory Organization for Video Applications”, Beric他, Proceeding of the IAESTED International Conference on Circuits, Signals and Systems 2004, 427-432頁
【０００７】
非特許文献２において、動き推定は、画像メモリ、Ｌ１スクラッチパッドおよびＬ０スクラッチパッドによって記載されている。前記Ｌ０スクラッチパッドは、前記動き推定アルゴリズムによる要求に応じて完全なサーチ領域をストアする。
【０００８】
【非特許文献２】“A 27mW 1.1mm2 Motion Estimator for Picture-Rate Up-converter”, Beric他, 17th International Conference on VLSI design (VLSI design 2004), 2004年1月, Mumbay, india
【０００９】
非特許文献３において、動き推定のための２つのレベル記憶階層システムが示される。Ｌ０スクラッチパッドは、前記動き推定の前記サーチ領域をホールドする働きをする。前記Ｌ１スクラッチパッドは、オフチップ画像メモリへの前記処理能力要求を減少させるのに用いられる。前記Ｌ１スクラッチパッドは、例えば、前記画像における１つの領域またはビデオフレームの１つの領域をホールドするよう設計される。ここでは、前記動き推定は、領域ベースの走査に基づく。前記領域ベースのアプローチにおいて、前記画像は、複数の領域に分けられ、前記動き推定は、前記複数の領域各々において、独立して行われる。
【００１０】
【非特許文献３】“Low-Bandwidth Dynamic Aspect Ration Region-Based Motion Estimation”, Beric他
【００１１】
したがって、ストリーミングビデオデータを処理するためのシステムは、２つのレベル記憶階層アーキテクチャに基づくものとすることができ、メインメモリからのデータのフェッチによって待ち時間を減少させることができる。ここでは、Ｌ０バッファ／スクラッチパッドは、処理の実行を要求するプロセッサまたは処理装置の近くに位置する。さらにまた、Ｌ１バッファ／スクラッチパッドは、メインメモリまたは画像メモリとの通信に要求される処理能力を減少させるために導入される。前記画像メモリまたは前記メインメモリがオフチップで設けられる一方で、Ｌ０バッファ／スクラッチパッドは、前記Ｌ１と同様に、典型的に、オンチップに設けられる。前記通信は、他の処理装置によって用いられることもでき、前記通信の処理能力は、前記特定の処理装置間で共有しなければならないため、前記メインメモリとの通信の処理能力を減少させることは、それ故に望ましい。
【００１２】
前記Ｌ０バッファ／スクラッチパッドは、典型的に、限定されたチップ領域を具え、それ故に、多くの電力を浪費しない。前記Ｌ０バッファ／スクラッチパッドは、典型的に、前記サーチ領域を実行するのに用いられる。前記Ｌ０バッファ／スクラッチパッドと比較して、前記Ｌ１バッファ／スクラッチパッドは、典型的に、大量のデータを受け入れることを必要とし、前記要求されたチップ領域はより大きく、かつ前記Ｌ１バッファ／スクラッチパッドは、より大きな浪費電力を要求する。
【００１３】
図３は、領域ベースの動き推定の、メインメモリから前記スクラッチパッド／バッファへのデータのフェッチのためのスキームを表す概略図を示す。特に、終了領域は、前記メインメモリ／画像メモリから前記Ｌ１バッファ／スクラッチパッドにフェッチされる。Ｌ１バッファ／スクラッチパッドにおいてストアされたピクセルの処理は、スタートされる。前記Ｌ１バッファ／スクラッチパッドからの前記データまたはピクセルは、前記Ｌ０バッファ／スクラッチパッドにフェッチされ、処理装置は、その処理を可能にするため、このデータにアクセスすることができる。前記Ｌ１バッファ／スクラッチパッドにおける前記データが処理された後、前記Ｌ１バッファ／スクラッチパッドには、新しいデータが入れられる。この新しいデータは、前にアクセスされた領域に隣接するデータであるのが好ましい。すなわち、前記領域は、前の位置である。データフェッチングのための前記走査オーダは、蛇行ラインＳＯによって、図３に示される。好ましくは、走査されるべき前記領域は、比較的大きく選択され、蛇行走査オーダＳＯは選択される。しかしながら、この走査オーダＳＯは、走査されるべき前記領域が前の位置から右の場所に移動される場合、前記領域がビデオフレームまたはスクリーンＳの全幅をカバーしないときに中断される。それに応じて、前記蛇行走査オーダＳＯは、前記処理の品質が損なわれるために中断する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって、本発明の目的は、バッファリングビデオデータのためのメモリを有するデータ処理システムを提供することにある。これは、その処理の性能または品質を損なうことなくより小さいチップ領域を要求する。
【課題を解決するための手段】
【００１５】
前記目的は、請求項１に従うデータ処理システムおよび請求項７に従うビデオデータの処理方法によって解決される。
【００１６】
したがって、ウインドウベースでビデオデータを処理するためのデータ処理システムが提供される。本発明のデータ処理システムは、少なくとも１つの第１記憶装置、少なくとも１つの第２記憶装置、および、少なくとも１つの処理装置を具え、前記少なくとも１つの第１記憶装置は、第１走査オーダで、第１ウインドウに従って画像メモリからビデオデータをフェッチしてストアし、前記少なくとも１つの第２記憶装置は、第２走査オーダで、第２ウインドウに従って前記第１記憶装置からビデオデータをフェッチしてストアし、前記少なくとも１つの処理装置は、前記第２走査オーダに基づいて前記少なくとも１つの第２記憶装置にストアされた、前記第２ウインドウのビデオデータのビデオ処理を行い、前記第２走査オーダは、前記第１走査オーダと直交する、蛇行走査オーダに相当する。
【００１７】
前記第２走査オーダは前記第１走査オーダと直交するため、処理中のウインドウがその後のデータを処理するために移動する場合に、前記走査オーダを中断する必要がない。さらにまた、データは前記画像メモリから前記第１処理装置および前記第２処理装置までライン的にフェッチされることができる。
【００１８】
本発明の一の態様によれば、前記第２走査オーダは、第２走査オーダ方向に走査し、前記第１走査オーダ方向に１ステップ進み、次に、前記第１走査オーダ方向と直交する方向に、前記第２走査オーダ方向と逆に走査し、そして、前記第１走査オーダ方向に１ステップ進むことによって行われる。したがって、この蛇行走査スキームによって、前記走査オーダにおける中断が要求されないであろうことを確実にすることができる。
【００１９】
本発明は、ウインドウベースでのビデオデータの処理方法にも関する。本発明のビデオデータの処理方法は、第１フェッチ・ストア工程、第２フェッチ・ストア工程、および、ビデオ処理実行工程とを、前記第１フェッチ・ストア工程は、第１走査オーダで、第１ウインドウに従って、画像メモリからのビデオデータを、少なくとも1つの第１記憶装置にフェッチとストアする工程であり、前記第２フェッチ・ストア工程は、第２走査オーダで、第２ウインドウに従って、前記第１記憶装置からビデオデータを、少なくとも1つの第２記憶装置にフェッチとストアする工程であり、前記ビデオ処理実行工程は、前記第２走査オーダに基づいて前記少なくとも１つの第２記憶装置にストアされた、前記第２ウインドウのビデオデータのビデオ処理を行い、前記第２走査オーダは、前記第１走査オーダと直交する、蛇行走査オーダである。
【００２０】
本発明は、前記走査オーダを回転させるアイデアに関する。すなわち、蛇行方向を９０°だけ回転させる。したがって、処理中の前記領域がその後のデータを処理するために移動されるとき、前記走査オーダにおいて中断が生じないであろう。数コラムが処理されている間中、その後のデータはダウンロードされることができる。すなわち、前記処理がＲＷＰを継続している間中、リフィルされることができる。従って、前記領域は、データをリフィルするために１コラムだけ移動させる必要がある。これは順次処理であるため、前記処理データは、並行に行われることができる。
【００２１】
蛇行走査オーダパターンを行うことにより、前記メインメモリからの前記ビデオデータは、ライン的ベースの前記Ｌ１スクラッチパッド／バッファへフェッチされる。その後、前記Ｌ１スクラッチパッド／バッファにおける前記データは、ライン的ベースの前記Ｌ０スクラッチパッド／バッファへフェッチされる。前記Ｌ０スクラッチパッド／バッファによってフェッチされる、これらラインの方向は、前記Ｌ１スクラッチパッド／バッファによってフェッチされる前記ラインの方向と同じである。
【００２２】
本発明の他の態様は、従属項で定義される。
【発明を実施するための最良の形態】
【００２３】
本発明の実施形態は、ここで、図面を参照して説明されるであろう。
【００２４】
図１は、第１実施形態に従うデータ処理システムの基本アーキテクチャを示す図である。前記データ処理システムは、専用のまたは一般の処理を行うための複数の処理装置ＰＵを具える。前記処理装置ＰＵには、各々１つのＬ０バッファ／スクラッチパッドが結合している。前記複数のＬ０バッファ／スクラッチパッドは、１つのＬ１バッファ／スクラッチパッドに連結している。前記Ｌ１バッファ／スクラッチパッドは、画像メモリまたはメインメモリＩＭからのデータをスクラッチパッド／バッファする働きをする。前記メインメモリＩＭは、外部メモリを構成するのが好ましいが、チップ上に実装されることもできる。さらにまた、制御装置Ｃは、前記Ｌ１およびＬ０バッファ／スクラッチパッドのバッファリング／キャッシング／スクラッチパッド操作を制御するために設けられる。前記制御装置Ｃ、前記処理装置ＰＵおよび前記バッファ／スクラッチパッドは、チップＯＣ上に設けられるのが好ましい。前記制御装置Ｃは、前記Ｌ０およびＬ１バッファ／スクラッチパッドのそれぞれに実装されるのが好ましい。それゆえに、前記制御装置は、分散法で実装される。
【００２５】
前記第１実施形態に従うデータ処理システムは、動き推定装置を実行するための、ビデオデータのストリームの動き推定を行うのに用いられることができる。前記ストリームまたは前記ストリームの少なくとも一部は、前記メインメモリＩＭの中にストアされるかまたはバッファされることができる。前記Ｌ１およびＬ０バッファ／スクラッチパッドを用いて、前記メインメモリＩＭからの前記ビデオデータはフェッチされ、前記処理装置の１つは、前記ビデオデータの所要のビデオ処理を行うことができるようになる。前記ビデオデータが、前記メインメモリＩＭから前記Ｌ１バッファ／スクラッチパッドへ、そして、前記Ｌ１バッファ／スクラッチパッドから前記Ｌ０バッファ／スクラッチパッドへ、そして最終的に前記処理装置ＰＵへフェッチされる方法またはスキームは、前記処理装置ＰＵによって、制御されおよび／または開始される。好ましくは、このフェッチングスキームは、前記処理装置ＰＵによって修正または訂正されることができる。したがって、前記フェッチングスキームはプログラム可能であり、特に、実行時にプログラム可能である。
【００２６】
前記第１実施形態に従う前記動き推定は、領域ベースの動き推定に関するのが好ましい。前記Ｌ０バッファは、前記動き推定および／または前記モーションコンペンセータのサーチ領域に適合するよう設計される。前記Ｌ１バッファは、前記動き推定を行うことができるビデオデータの領域に適合するよう設計されるのが好ましい。
【００２７】
例として、前記動き推定は、３次元再帰サーチ３ＤＲＳブロックマッチングアルゴリズムに基づくものとすることができる。他のマッチングアルゴリズムもまた実行されることができることに留意すべきである。前記画像は、多くの領域に分けられ、そして前記動き推定は、前記領域の各々に対して独立して行われる。前記領域内の全てのデータが処理されたとき、次の領域が選択される。
【００２８】
図２は、本発明の実施形態に従う領域ベースの動き推定の走査の概略図を示す。図２Ａは、走査されるスクリーンＳ内の処理中の領域を表す概略図を示す。図２Ａにおいて、メイン走査オーダＳＯ１は、水平、すなわち左から右である。処理中の前記領域、すなわち前記Ｌ１バッファにフェッチされるデータは、従来技術よりも小さくなるよう選択される。これは、前記走査オーダＳＯの方向が、９０°回転されるためである。すなわち、前記走査は、前記第１コラムＣＬ１に沿って下方向に操作することから始まり、次に、前記第１コラムＣＬ１の終わりで、前記走査は右に移動し、その後、前記第２コラムＣＬ２は、上方向に走査される。したがって、前記走査は、連続した方法で行われることができ、前記走査オーダＳＯを中断する必要なしに、前記フレームを通って移動し、前記それぞれのデータを処理する。処理中の前記領域の走査の間中、コラムＣＬ４は、ＲＷＰを処理する間中、リフィルされることができる。このコラムＣＬ４がフィルされた後、前記領域Ｒは、１コラムだけ移動され、前記走査は、前と同じように続けられる。したがって、前記領域は、領域的には移動しないが、コラム的またはライン的には移動される。これは、データの処理と並行して行われることができる順次処理であるため、そのような処理の効果は向上されることができる。並行処理を提供するため、終了領域のダブルバッファリングが要求される、図３に関して記載されたような従来のスキームと比較して、図２に従う前記走査は、非常に容易で、走査の中断を要求しない。
【００２９】
代案として、前記メイン走査オーダは、上から下とすることができる。そのような場合、前記蛇行走査オーダＳＯは、前記メイン走査オーダと直交するであろう。そして、前記走査は、第１ライン例えば、左から右に向けてスターとし、その後、前記メイン走査オーダ方向に１ステップ進み、その後、右から左に走査し、再び、前記メイン走査方向に１ステップ移動する。
【００３０】
前記処理装置で行われる前記アプリケーションは、前記メイン走査オーダをプログラムすることができる。これは、前記画像メモリＩＭおよび前記Ｌ１バッファ／スクラッチパッドからのデータのフェッチングの前記走査オーダと同様である。
【００３１】
図２Ｂでは、前記走査がすでに時が経って進んでいるという状況が示されている。図２Ａおよび図２Ｂにおける前記領域Ｒは単に４つのコラムを具えるが、この特定の数のコラムは、本発明の基本原理を説明するために選択されたものであるということに留意すべきである。前記領域Ｒは、より多くのコラムに適合することもできる。
【００３２】
前記メインメモリまたは前記画像メモリＩＭからのビデオデータの、前記Ｌ１スクラッチパッドへのフェッチングは、前記動き推定の方向と直交するスライディングによって行われる。前記スライディング操作の間中、最も古く、かつもはや要求されていない、これらコラムまたはラインは、１つのコラムによって置き換えられる。
【００３３】
本出願のさらなる実施形態によれば、上述したデータ処理システムは、高解像度ＴＶ（ＨＤＴＶ）スクリーンサイズおよびこのサイズに適用されるアルゴリズムを考慮に入れたＣＭＯＳ１２技術に基づいて実行される。最良の効果は、大きなスクリーンサイズがサポートされる必要がある場合に得られる。
【００３４】
次に、前記結果として生じる前記領域に関するセーブは、1920*1080i（インターレースアプリケーション）ピクセルまで大きくすることができる、（標準の提案としての）ＨＤＴＶのサイズのコスト削減を分析することによって説明される。これは、8*4ピクセルのブロック、すなわち、240*135ブロックに変換されることができる。１つのサーチ領域の高性能要求（前記要求は、実際は、動きベクトルの限度として提案される）は、21*13ブロックと一致することができる。すなわち、前記Ｌ１バッファ／スクラッチパッドは、少なくとも21+1ブロックに適合することができなくてはならず、前記Ｌ０バッファは、21ブロックに適合することができるべきである。図３Ａおよび図３Ｂに従う図示された前記領域の典型的なサイズは、69*20ブロック=1794ブロックとすることができる。これは、2.2mm2の面積と一致することができる。21ブロックの幅の上記サーチ領域に適合するために、本発明に従う領域は、64*14ブロック=896ブロック=1.2mm2に適合するよう選択されることができる。このＬ１アスペクト比および寸法は、十分な蛇行幅をサポートする。言い換えれば、画質は、従来技術における領域ベースのアプローチの69*26ブロックの場合と比較してそれほど損なわれていない。すなわち、従来技術の場合は、（その後Ｌ１のリフレッシュが起こる）各26-2*13/2ブロックの後、垂直ドメインの走査の中断を前提とする。本発明によれば、しかしながら、前記垂直ドメインの中断はまったくない。前記Ｌ１は、マルチプルフィールド／フレーム参照を用いるアルゴリズムをサポートするために６〜１０回反復されることができる。すなわち、２つのアプローチの違いは、より重大で、すなわち、６〜１０ｍｍ２である。
【００３５】
従って、本発明は、２つのレベルバッファ（Ｌ１およびＬ０）を有するビデオ処理システムに関する。前記ビデオ処理は、ウインドウベースで、すなわちウインドウごとに次々に行われる。処理されるべき前記ビデオデータは、典型的に、外部メモリから前記Ｌ１バッファに抽出され、第１ウィンドウに関する前記ビデオデータは、前記Ｌ１バッファにストアされる。前記Ｌ１バッファからのビデオデータは、前記Ｌ０バッファにフェッチされ、第２ウインドウに関するビデオデータは、前記Ｌ０バッファにストアされ、前記第２ウインドウは、前記第１ウインドウのサブセットである。前記Ｌ０バッファに関係している処理装置による前記処理は、前記第２ウインドウのベースで行われる。制御装置は、前記バッファＬ０、Ｌ１を制御するために設けられることができる。前記制御装置は、前記バッファ中に含まれることができ、Ｌ１はそれ自体の制御装置を有し、Ｌ０はそれ自体の制御装置を有し、前記制御装置は、分散法で実行される。前記処理装置は、前記走査オーダを修正するよう適合される。
【００３６】
本発明は、画像メモリからのビデオデータをバッファリングするための２つのレベルバッファ（Ｌ０、Ｌ１）を有する動き推定にも関する。前記Ｌ０バッファのサイズは、前記動き推定の前記サーチ領域に適合するよう選択される。前記Ｌ１バッファのサイズは、領域ベースの動き推定を行うために前記動き推定の前記領域に適合するよう選択される。前記動き推定のための領域は、前記動き推定の方向に従う前記画像メモリからフェッチされる。前記Ｌ１バッファから前記Ｌ０バッファへの前記フェッチおよび前記Ｌ０バッファにおける前記ビデオデータの前記処理は、蛇行走査オーダで行われる。前記走査オーダは、前記動き推定の方向と直交する。
【００３７】
上述した実施形態は本発明を限定するのではなく、むしろ、当業者は、特許請求の範囲から逸脱することなく、多くの代案の実施形態を設計することができるであろうということは留意すべきである。「具える」という用語は、他の要素または工程を除外しない。名詞の前に付く単数の前記“ａ”や“およびａｎ”は、複数を除外しない。様々な手段を列挙する前記デバイスの請求項において、これら様々な手段は、ハードウェアの同一の項目によって具現されることができる。相互に異なる従属項において記載される手段が、これら手段の組合せが進歩のために用いられることができないということを示すものではないということは単なる事実である。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明に従うデータ処理システムの基本アーキテクチャを示す図である。
【図２】図２Ａおよび図２Ｂは、本発明の一の実施形態に従う領域ベースの動き推定の走査の概略図である。
【図３】図３Ａおよび図３Ｂは、先行技術に従うメインメモリからデータをフェッチするための領域ベースの動き推定の概略図である。
【図１】
2009514479.tif 000003
【図２Ａ】
2009514479.tif 000004
【図２Ｂ】
2009514479.tif 000005
【図３Ａ】
2009514479.tif 000006
【図３Ｂ】
2009514479.tif 000007
【国際調査報告】
2009514479.tif 000008
2009514479.tif 000009
2009514479.tif 000010