(57)【要約】  基板（１０）上に位置するスタック（３０）。スタックは、誘電体層（１６）と金属層（２６）との間に層（２４）を有する。その層は、ハロゲン及び金属を含む。一実施形態において、ハロゲンはフッ素である。一実施形態において、スタックは、トランジスタ用の制御電極スタックである。一例において、制御電極スタックは、ＭＯＳＦＥＴ用のゲートスタックである。一例において、層はフッ化アルミニウムを含む。
2009538542.tif 000002
【特許請求の範囲】
【請求項１】
基板を設けるステップと、
前記基板上に第１のスタックを形成するステップであって、前記第１のスタックを形成するステップは、前記基板上に誘電体層を形成するステップと、前記誘電体層上にハロゲン及び金属を含む第１の層を形成するステップと、前記第１の層上に金属層を形成するステップとを含むステップと
を備える方法。
【請求項２】
請求項１記載の方法において、
前記第１のスタックを形成するステップは、更に、前記金属層上に多結晶シリコン層を形成するステップを備える方法。
【請求項３】
請求項１記載の方法において、
前記第１のスタックを形成するステップは、更に、前記金属層及び前記第１の層をパターン形成するステップを備える方法。
【請求項４】
請求項１記載の方法において、
前記第１の層はフッ化アルミニウムを含む方法。
【請求項５】
請求項１記載の方法において、
前記第１の層は、フッ化ルビジウム、フッ化リチウム、フッ化セシウム、フッ化マグネシウム、フッ化ストロンチウム、フッ化カルシウム、及びフッ化スカンジウムからなる群より選択される少なくとも一つの材料を含む方法。
【請求項６】
請求項１記載の方法において、
前記ハロゲンはフッ素である方法。
【請求項７】
請求項１記載の方法において、
前記第１のスタックは制御電極スタックであり、前記基板は半導体材料を含む方法。
【請求項８】
請求項７記載の方法において、
前記ＭＯＳＦＥＴ素子はＰ−チャネルトランジスタである方法。
【請求項９】
請求項１記載の方法において、
前記誘電体層を形成するステップは、高誘電率材料からなる誘電体層を形成するステップを含む方法。
【請求項１０】
請求項１記載の方法において、
前記金属層を形成するステップは、窒化モリブデン、酸窒化モリブデン、窒化タングステン、酸化ルテニウム、ルテニウム、窒化チタン、及び酸化イリジウムからなる群より選択される少なくとも一つの材料を含む金属層を形成するステップを含む方法。
【請求項１１】
請求項１記載の方法において、
前記金属層を形成するステップは、炭化タンタル、窒化タンタル、窒化タンタルシリコン、窒化チタン、炭化ハフニウム、窒化ハフニウム、炭化ジルコニウム、窒化ジルコニウム、及び炭化チタンからなる群より選択される少なくとも一つの材料を含む金属層を形成するステップを有する方法。
【請求項１２】
請求項１記載の方法は、更に、
前記基板上に第２のスタックを形成するステップであって、前記第２のスタックを形成するステップは、前記基板上にハロゲン及び金属を含む第２の層を形成するステップと、前記第２の層上に第２の金属層を形成するステップとを含み、前記第２の層が前記第１の層と異なる組成からなるステップを備える方法。
【請求項１３】
請求項１２記載の方法において、
前記第２の層は、前記第１の層上に形成される方法。
【請求項１４】
請求項１２記載の方法において、
前記第２のスタックを形成するステップは、更に、前記第２の層の形成前に、前記基板の第１の領域上の金属層を除去すると共に前記第１の領域上の第１の層を除去するステップであって、前記第２のスタックが前記第１の領域に形成されるステップを備える方法。
【請求項１５】
請求項１２記載の方法において、
前記スタックは第１のＭＯＳＦＥＴ素子用のゲートスタックであり、前記第２のスタックは第２のＭＯＳＦＥＴ素子用のゲートスタックであり、前記第１のＭＯＳＦＥＴ素子はＰ−チャネルトランジスタであり、前記第２のＭＯＳＦＥＴ素子はＮ−チャネルトランジスタである方法。
【請求項１６】
請求項１記載の方法において、
前記誘電体層を形成するステップは、ハフニウム、ジルコニウム、及び酸素を含む層を形成するステップを含み、前記第１の層を形成するステップは、フッ化アルミニウムを含む層を形成するステップを備え、前記金属層を形成するステップは、窒化モリブデン及び窒化タングステンからなる群より選択される少なくとも一つの材料を含む層を形成するステップを備える方法。
【請求項１７】
ＭＯＳＦＥＴ素子構造の形成方法であって、
半導体材料を含む基板を設けるステップと、
前記基板上に設けられ、同基板上のゲート誘電体を含むゲートスタックと、前記ゲート誘電体上に設けられ、フッ素及び金属を含む層と、前記層上に設けられ、フッ素及び金属を含む金属層とを形成するステップと
を備える方法。
【請求項１８】
請求項１７記載の方法において、
前記ゲートスタックは、更に、前記金属層上に多結晶シリコンの層を含む方法。
【請求項１９】
基板と、前記基板上に位置するスタックとを備え、前記スタックは、誘電体層と、前記誘電体層上に設けられ、ハロゲン及び金属を含む第１の層と、前記第１の層上の金属層とを含む装置。
【請求項２０】
請求項１９記載の装置において、
前記ハロゲンはフッ素である装置。
【請求項２１】
請求項１９記載の装置は、更に、
第２のスタックを備え、前記第２のスタックは、第２の誘電体層と、前記第２の誘電体層上に設けられ、ハロゲン及び金属を含み、前記第１の層と異なる組成からなる第２の層と、前記第２の層上の第２の金属層とを備える装置。
【請求項２２】
請求項２１記載の装置において、
前記第２の金属層は前記金属層と異なる組成からなり、前記第２の誘電体層は前記誘電体層と同じ組成からなる装置。
【請求項２３】
請求項１９記載の装置において、
前記第１の層はフッ化アルミニウムを含む装置。
【請求項２４】
請求項１９記載の装置において、
前記第１のスタックは制御電極スタックであり、前記基板は半導体材料を含む装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、詳しくは、導電材料と誘電体材料との間に中間層を有する半導体素子に関する。
【背景技術】
【０００２】
シリコンＣＭＯＳ（相補的金属酸化物半導体）製造の分野では、金属ゲートの使用が検討されている。素子の種類毎に仕事関数を最適化できるように、ＰＭＯＳ及びＮＭＯＳ素子に対して異なる金属を用いることが好ましい。仕事関数の変化は、閾値電圧（ＶＴ）に影響を及ぼす。ＰＭＯＳ素子の場合、仕事関数が５．２ｅＶのシリコン価電子帯端付近にあることが望まれる一方、ＮＭＯＳ素子の場合、仕事関数が４．１ｅＶのシリコン伝導帯端付近にあることが望まれる。更に、その材料は、後で形成されるソース／ドレイン領域の活性化に用いられる温度で熱的に安定でなければならない。
【０００３】
選択された材料が所望の仕事関数を有しない場合、ＤＩＢＬ（ドレイン誘導障壁低下）の増大を含む短チャネル効果が生じてしまう虞がある。例えば、ＶＴロールオフの悪化や準閾値変動の増大などが生じてしまう虞がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＰＭＯＳ素子及びＮＭＯＳ素子用のゲートのために検討されている現在の材料は、上記の要件を満たしていない。従って、ＰＭＯＳ又はＮＭＯＳ素子に対する所望の仕事関数を有する構造と、その構造を形成するためのプロセスとが求められている。
【課題を解決するための手段】
【０００５】
本発明を、例を挙げて説明するが、添付の図面に限定されるものでなない。図中の同じ部材番号は同じ構成要素を示す。
当業者であれば、図中の構成要素が簡潔性と明瞭性のために示されており、必ずしも実寸に基づいて示されていないことは明らかである。例えば、図中の構成要素のいくつかは、本発明の実施形態を理解し易くするため、他の構成要素よりも誇張して示されている。
【発明を実施するための最良の形態】
【０００６】
一実施形態において、ＮＭＯＳ及びＰＭＯＳＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）素子の仕事関数を設定するため、導電材料（例えば、電極）と誘電体材料との間の中間層が使用される。一実施形態において、基板が設けられ、第１のスタックが基板上に形成される。また、第１のスタックを形成するステップは、基板上に誘電体層を形成するステップ、誘電体層上にハロゲン及び金属を含む第１の層を形成するステップ、及び第１の層上に金属層を形成するステップを備える。ＡｌＦ３などの中間層を、誘電体（例えば、高誘電率誘電体）と導電材料（例えば、金属ゲート電極）との間に配置することによって、金属／誘電体インタフェース双極子は、有効金属仕事関数を増大させるように調節される。つまり、インタフェースは、ＭＯＳＦＥＴ内のインタフェースの電気的特性を変更するのに使用される。また、中間層がフッ素等のハロゲンを含む場合、中間層の形成の結果として誘電体がフッ素ドープされるのであれば、電気的ストレス下でＶＴの不安定性が向上する。高誘電率の誘電体の形成時に生成されてしまう塩素（Ｃｌ）不純物と置き換えられるとの理由から、フッ素が望ましい。更に、中間層は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）コンデンサやＭＩＭ（金属−絶縁体−金属）コンデンサ等の他の素子においても使用可能である。いくつかの実施形態において、中間層（又は２以上の中間層）は、制御電極スタック内に設けられている。制御電極スタックは、ゲートスタック（例えば、ＭＯＳＦＥＴ用ゲートスタック）、（例えば、金属、誘電体、及び中間層を含む）コンデンサ用スタック、ＤＲＡＭ用スタック、不揮発性メモリ素子（ＮＶＭ）用スタック、又は他の類似の素子用スタックであってもよい。
【０００７】
図１は、基板１２、誘電体層１６、及び第１の中間層１８を備える半導体素子１０を示す。基板１２は、金属、半導体基板、又はそれらの組み合わせであってもよい。好適な実施形態において、基板は、半導体基板１２であり、浅トレンチ分離（ＳＴＩ）領域等の分離領域１４を含む。半導体基板１２は、任意の半導体材料、或いは、砒化ガリウム物、シリコンゲルマニウム、絶縁膜上シリコン（ＳＯＩ）（例えば、全空乏型ＳＯＩ（ＦＤＳＯＩ））、シリコン、単結晶シリコン等、及びそれらの組み合わせ等の材料を組み合わせて用いてもよい。
【０００８】
誘電体層１６は、図示される実施形態において、第１のゲート絶縁層１６であり、例えば、高誘電率（高ｋ又はｈｉ−ｋ）材料（例えば、ＨｆＯ２、ＨｆｘＺｒ１−ｘＯ２、又はＨｆｘＺｒｙＯｚ）、二酸化ケイ素、又はそれらの組み合わせ等からなる。高ｋ材料は、二酸化ケイ素よりも高い誘電率を有する。誘電体層１６は、熱成長、化学蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）、物理蒸着（ＰＶＤ）等、又はそれらの組み合わせといった任意の適切なプロセス処理によって形成される。
【０００９】
第１の中間層１８は、以下の説明で理解されるように、誘電体層１６と金属ゲート電極等の導電層との間に設けられた中間層である。図示される実施形態において、第１の中間層１８は、ＰＭＯＳトランジスタ用の中間層である。一実施形態において、第１の中間層１８は、金属フッ化物、金属塩化物、金属臭化物、金属ヨウ化物、又はそれらの組み合わせといった任意の金属ハロゲン化物からなる。フッ素は、他のハロゲン化物よりも陰性であるとの理由から、金属フッ化物であることが好ましい。第１の中間層１８が金属フッ化物である場合、金属フッ化物としては、フッ化ルビジウム（ＲｂＦ）、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化ストロンチウム（ＳｒＦ）、フッ化スカンジウム（ＳｃＦ）、フッ化アルミニウム（ＡｌＦ３）、金属とフッ素の任意の組み合わせ（例えば、フッ素化アルミニウム酸化物（ＡＩ２Ｏ３）のようにアルミニウムとフッ素とを含む材料）、又は上記の組み合わせであってもよい。以下に説明するように、フッ化ルビジウム（ＲｂＦ）、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化ストロンチウム（ＳｒＦ）、及びフッ化スカンジウム（ＳｃＦ）等の幾つかの金属フッ化物は、ＮＭＯＳ素子の仕事関数を設定するのにより適している。
【００１０】
図示される実施形態において、第１の中間層１８がＰＭＯＳ半導体素子において用いられるため、第１の中間層１８のために選択された材料が、例えばフッ素等のハロゲンと結合した比較的電気陰性度の高い金属を含むことが望ましい。好適な材料の一つとして、ＡｌＦ３などのようにアルミニウムとフッ素とを含む材料が挙げられる。
【００１１】
ＡｌＦ３は高濃度の電気陰性フッ素原子及び他の金属よりも電気陰性度の高い金属陽イオン（アルミニウム）を含むため、ＰＭＯＳ素子にとって、特に好適な中間層である。ＡｌＦ３の元素中の高い電気陰性度によって、ＰＭＯＳ素子の有効な仕事関数が所望のレベルにまで高められるものと期待される。電気陰性度の高い金属は、より高い高真空仕事関数を有している。また、金属−誘電体（金属−半導体）インタフェースでの有効仕事関数（障壁高さ）は、接触する金属及び誘電体の相対的な電気陰性度とも関連している。これは、原子がそれ自身に共有電子を引き寄せる力を示す電気陰性度が、金属−誘電体インタフェースにおいてどの程度の電荷の交換が生じるかを決定するとの理由による。このインタフェースにおける電荷の交換が、結果として、有効仕事関数（即ち、障壁高さ）を部分的に決定するインタフェース電極双極子をもたらす。従って、インタフェース電極双極子の大きさ及び極性は、接触する金属及び誘電体の相対的電気陰性度に依存している。
【００１２】
また、ＡｌＦ３は、ソース／ドレイン領域内のドーパントの活性化に通常使用される温度（ドーパントの活性化は、通常、摂氏約１０００度で発生する）よりも高い摂氏約１２６０度の溶融温度を有している。更に、ＡｌＦ３は、水（Ｈ２Ｏ）を吸収しないと報告されているため、ゲート酸化物として用いられ、下方に位置する酸化ハフニウム（ＨｆＯ２）層と共に有効に機能する。更に、ＡｌＦ３は機械的強度に優れていることが報告されている。
【００１３】
第１の中間層１８がＡｌＦ３である場合、第１の中間層１８は、ＰＶＤ（例えば、ＡｌＦ３ターゲットからのスパッタリング又はＡｒ／Ｆ２環境下でのＡｌの反応スパッタリング）、ＡＬＤ、ＣＶＤ、電子ビーム蒸着等、又はそれらの組み合わせといった任意の適切なプロセス処理によって誘電体層１６上に形成される。また、第１の層１８がＡｌＦ３である場合、（例えば、ＣＶＤ、ＡＬＤ、又はＰＶＤによって）既に形成されたアルミニウム層をフッ素化することにより形成することもできる。
【００１４】
第１の中間層１８がフッ素化されたＡｌ２Ｏ３である場合、Ａｌ２Ｏ３を形成し、その後、それをフッ素化することによって形成することができる。Ａｌ及びＡｌ２Ｏ３のいずれを（例えば、ＡＬＤ、ＣＶＤ、又はＰＶＤにより）フッ素化するにかかわらず、Ｆ２、ＣＦ４、ＣｘＨｙＦｚ、ＮＦ３等、又はそれらを組み合わせたガスやプラズマを用いることによって、フッ素化させることができる。
【００１５】
第１の中間層１８は、約１〜約１５オングストローム（約０．１〜約１．５ｎｍ）の厚みである。第１の中間層１８は所望の仕事関数を達成するためにできる限り薄くすることが好ましいが、半導体素子の容量を劣化させないだけの薄さにすることが好ましい。容量（Ｃ）は、以下に示すように、誘電率（Ｋ）×実空間の誘電率（ε０）×コンデンサの領域（Ａ）÷誘電体の厚さ（ｔ）として定義される。
【００１６】
【数１】
2009538542.tif 000003
容量は誘電体の厚さに反比例するため、金属ハロゲン化物層の厚さを最小限に抑えることが望ましい。また、金属ハロゲン化物は、容量値を低下させる可能性のある誘電体層よりも低い誘電率を有していてもよい。
【００１７】
一実施形態において、誘電体層１６は高ｋ誘電体からなり、第１の中間層１８は誘電率が約４であるＡｌＦ３からなる。本実施形態において、ＡｌＦ３が過剰に厚い場合、高ｋ誘電体の高誘電率を相殺してしまうため、実質上、絶縁体であるＡＩＦ３及び高ｋ誘電体はいずれも高ｋ誘電体単独よりも低い誘電率のゲート酸化物として機能するが、これは望ましくない。第１の中間層１８がゲート酸化物に悪影響を及ぼさない代わりに、金属ゲートとゲート酸化物との間の仕事関数調節中間層として機能することが好ましい。しかしながら、第１の層１８の一部又は全部が、ゲート酸化物の一部として機能してもよい。
【００１８】
図２に示すように、第１の中間層１８の形成後、第１の金属電極２０が第１の中間層１８上に形成される。第１の金属電極２０は、ＰＭＯＳ素子に特に適している窒化モリブデン、酸窒化モリブデン、窒化タングステン、酸化ルテニウム、ルテニウム、窒化チタン、酸化イリジウム等、又はそれらの組み合わせであってもよく、或いは、ＮＭＯＳ素子に特に適している炭化タンタル、窒化タンタルシリコン、窒化タンタル、窒化チタン、炭化ハフニウム、窒化ハフニウム、炭化ジルコニウム、窒化ジルコニウム、他の金属と合金化された炭化タンタル等、又はそれらの組み合わせであってもよい。図示される実施形態において、第１の金属電極２０は、ＰＭＯＳ素子用のゲート電極である。第１の金属電極２０は、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング等、又はそれらの組み合わせといった任意の適切なプロセス処理によって形成される。
【００１９】
第１のパターンマスク２２は、図２に示すように、半導体素子１０上に形成される。図示される実施形態において、第１のパターンマスク２２は、ＰＭＯＳ素子が形成される半導体素子の領域（ＰＭＯＳ領域）上に形成される。よって、第１のパターンマスク２２は、ＮＭＯＳ素子が形成される半導体素子１０の領域（ＮＭＯＳ領域）を露出させる。（図示しないが、当業者であれば、ＮＭＯＳ素子及びＰＭＯＳ素子のいずれがウェル内に形成されるかに応じて、半導体基板１２がｐ型又はｎ型にドープされるウェルを含むことは明らかである）。第１のパターンマスク２２は、フォトレジストなどの任意の適切なマスクであってもよい。
【００２０】
図３に示すように、ＮＭＯＳ領域内の半導体素子１０の領域を露出させた後、第１の金属電極２０及び第１の中間層１８の露出部分が除去される。一実施形態において、第１の金属電極２０は、ピラニア又はＳＣ−１（標準洗浄１）内でのウェットエッチングによって除去される。ピラニア洗浄は、硫酸、過酸化水素、及び水からなる。ＳＣ−１洗浄は、水酸化アンモニウム、過酸化水素、及び水からなる。第１の中間層１８は、一実施形態において、ＨＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨ、ＨＣｌ、任意の他の好適な化学物質、又はそれらの組み合わせによるウェットエッチングによって除去される。一実施形態において、第１の中間層１８は、ＨＣｌ、Ｂｒ２、Ｃｌ２、その他の好適な化学物質、又はそれらの組み合わせを含むガスによって除去される。一実施形態において、水酸化テトラメチルアンモニウム（ＴＭＡＨ）は、単独で、或いは上述した任意の好適な化学物質と組み合わせて使用することができる。第１の電極２０は、第１の中間層１８に対し選択的な化学プラズマを用いてドライエッチングされ、その後、中間層１８に対し上述した化学物質を用いてウェットエッチングされる。
【００２１】
半導体素子１０のＮＭＯＳ領域で第１の金属電極２０及び第１の中間層１８の一部を除去した後、図４に示すように、第２の中間層２４及び第２の金属電極２６が半導体素子上に形成される。図示される実施形態において、第２の中間層２４及び第２の金属電極２６は、ＮＭＯＳ領域において誘電体層１６上に形成され、ＰＭＯＳ領域において誘電体層１６、第１の中間層１８、及び第１の金属電極２０上に形成される。第２の中間層２４は、第１の中間層１８について上述した任意の材料であってもよく、第１の中間層１８について上述した任意のプロセス処理によって形成してもよい。第２の中間層２４はＮＭＯＳ領域のための中間層であるため、図示される実施形態において、中間層は、ＲｂＦ、ＬｉＦ、ＣｓＦ、ＭｇＦ２、ＳｒＦ、ＳｃＦ等、又はそれらの組み合わせ等のＮＭＯＳ素子に最適な中間層材料からなる。ＮＭＯＳ素子の場合、中間層は、フッ素等のハロゲンと結合した比較的電気陰性度の高い金属を含むことが好ましい。
【００２２】
第２の中間層２４及び第２の金属電極２６を形成した後、多結晶シリコンゲート電極２８が、図５に示すように形成される。多結晶シリコンゲート電極２８は、ＣＶＤ等の任意の好適なプロセス処理によって形成される。多結晶シリコンゲート電極２８は、下方に位置する誘電体層１６、第１の中間層１８、第１の金属電極２０、第２の中間層２４、及び第２の金属電極２６よりも（図示されるよりもかなり）厚い。一実施形態において、多結晶シリコンゲート電極２８は、約１，０００オングストローム（約１０，０００ｎｍ）の厚さを有している。
【００２３】
多結晶シリコンゲート電極２８の形成後、存在する場合、ゲートスタックは、図７に示すように、ＮＭＯＳゲートスタック３０及びＰＭＯＳゲートスタック３２を形成するためにパターン形成される。図示される実施形態において、ＮＭＯＳゲートは、誘電体層１６の一部、第２の中間層２４、第２の金属電極２６、及び多結晶シリコンゲート電極２８を含む。図示される実施形態において、ＰＭＯＳゲートは、誘電体層１６の一部、第１の中間層１８、第１の金属電極２０、第２の中間層２４、第２の金属電極２６、及び多結晶シリコンゲート電極２８を含む。第２の中間層２４は、第１の金属電極２０と第２の金属電極２６とが互いに電気的に接続されるように非連続となるほど薄い（例えば、約１〜約１５オングストローム（約１０〜約１５０ｎｍ））ことが望ましい。第２の中間層２４が十分に薄くない場合、第２の中間層（おそらく、第２の金属電極２６）をＰＭＯＳ領域において除去してもよい。つまり、ＰＭＯＳゲートスタックは、第２の中間層２４又は第２の金属電極２６を含まなくてもよい。
【００２４】
一実施形態において、ＮＭＯＳゲートスタック３０を形成する際、多結晶シリコンゲート電極２８は、（マスク、及び）Ｃｌ２、ＨＢｒ、ＣＦ４、ＣＨ２Ｆ２、及びそれらの組み合わせなどの任意の適切な化学物質を用いてパターン形成される。第２の金属電極２６は、第１の金属電極２０をＮＭＯＳ領域から除去するために上述のマスクやエッチング処理などの任意の適切なプロセス処理を用いてエッチングされる。第２の中間層２４は、第１の中間層１８をＮＭＯＳ領域から除去するために上述のマスクや任意の適切なプロセス処理を用いて除去される。
【００２５】
一実施形態において、ＰＭＯＳゲートスタック３２を形成する際、多結晶シリコン２８は、ＮＭＯＳゲートスタック３０をパターン形成するために上述した（マスク、及び）任意の適切な化学物質を用いてパターン形成される。第１の中間層１８、第１の金属電極２０、第２の中間層２４（存在する場合）、及び第２の金属電極２６（存在する場合）は、第２の中間層２４及び第２の金属電極２６をパターン形成するために上述した任意の適切なプロセス処理を用いてパターン形成される。
【００２６】
ＮＭＯＳゲートスタック３０及びＰＭＯＳゲートスタック３２のパターン形成後、ＮＭＯＳソース／ドレイン領域３６、ＰＭＯＳソース／ドレイン領域３８、及びスペーサ３４を形成するために従来の処理が行われる。ＮＭＯＳソース／ドレイン領域３６及びＰＭＯＳソース／ドレイン領域３８は、拡張領域及びハロー領域（図示せず）を含む。スペーサ３４は、窒化物スペーサ、Ｌ形スペーサ、又は（例えば、窒化物及び酸化物等の）材料を組み合わせたスペーサなどの任意の適切なスペーサであってもよい。スペーサ３４の形成後、誘電体層１６の露出部分は、従来の処理を用いて除去される（即ち、誘電体層１６をパターン形成してもよい）。その後、図示しないが、半導体基板１２上に各種素子を接続すべく、中間誘電体層や相互接続層などの機能を形成するために、従来の処理が行われる。
【００２７】
さて、ゲート電極スタックが素子に対し所望の仕事関数を有するように、ゲート電極及び中間層を含むゲート電極スタックと共に半導体素子を形成する方法を提供してきたことは明らかである。記載される中間層は、ＤＲＡＭコンデンサ及びＭＩＭコンデンサ構造などの他の素子においても使用される。例えば、ＤＲＡＭ及びＭＩＭコンデンサでは、上側電極と誘電体との間、下側電極と誘電体との間、又はその両方で、金属及びハロゲン化物（例えば、フッ素）を有する中間層を形成することが望まれている。よって、構造がＭＩＭ構造である実施形態において、半導体基板１２は金属基板であってもよい。
【００２８】
上記明細書では、本発明を特定の実施形態を参照して説明した。ただし、当業者であれば、下記の請求項に記載の本発明の範囲を逸脱せずに様々な変形や変更が可能であることは明らかである。従って、明細書及び図面は限定的な意味ではなく説明的な意味で解釈すべきであり、上記すべての変更が本発明の範囲に含まれることを意図している。
【００２９】
本発明は、特定の導電型又は電位の極性について説明したが、当業者であれば、導電型及び電位の極性を逆にしてもよいことは明らかである。
利点、長所、及び課題の解決策を特定の実施形態を参照して説明した。但し、利点、長所、及び課題の解決策、及び、利点、長所、又は解決策をもたらすか、或いはより顕著にする構成要素は、請求項の一部又は全てにとって極めて重要な、必須の、又は不可欠な特徴であるものと解釈すべきではない。本明細書において使用されるように、「備える」との用語や他の変形は非限定的な包括を目的としているため、挙げられた構成要素を備える工程、方法、物品、又は装置は、それらの構成要素のみを含むのではなく、上記工程、方法、物品、又は装置に明確には挙げられていないか、或いは内在する他の構成要素を含むことができる。本明細書で使用される「一つ」は、１又は２以上として定義される。更に、明細書及び請求項内の「前」、「後」、「上側」、「下側」、「上」、「下」等の用語は、仮に記載されていれば、説明のためであって、必ずしも永久的な相対位置を示すために使用されているものではない。そのように使用されている用語は、本明細書に記載の本発明の実施形態が、例えば、本明細書にて説明したか、或いはそれとは別に説明しない別の向きでも取り扱えるように、適切な状況の下で置き換えてもよい。
【図面の簡単な説明】
【００３０】
【図１】一実施形態に係る誘電体層及び第１の中間層を形成した後の半導体基板を示す部分断面図。
【図２】一実施形態に係る第１の金属電極及びパターンマスクを形成した後の図１の半導体基板を示す図。
【図３】一実施形態に係るＮＭＯＳ領域内の第１の中間層及び第１の金属電極の一部を除去した後の図２の半導体基板を示す図。
【図４】一実施形態に係る第２の中間層及び第２の金属電極を形成した後の図３の半導体基板を示す図。
【図５】一実施形態に係る多結晶シリコンゲート電極を形成した後の図４の半導体基板を示す図。
【図６】一実施形態に係る図５の半導体基板をパターン形成した後の同図の半導体基板を示す図。
【図７】更に別の処理を実施した後の図６の半導体基板を示す図。
【図１】
2009538542.tif 000004
【図２】
2009538542.tif 000005
【図３】
2009538542.tif 000006
【図４】
2009538542.tif 000007
【図５】
2009538542.tif 000008
【図６】
2009538542.tif 000009
【図７】
2009538542.tif 000010
【国際調査報告】
2009538542.tif 000011