(57)【要約】絶縁物上半導体（ＳＯＩ）ウェハ（１０１）とともに用いることが好ましい半導体製造プロセス。ウェハの活性層（１０６）は２軸歪みであり、また第１の領域（１１０−１）と第２の領域（１１０−２）とを有する。第２の領域（１１０−２）をアモルファス化して、その歪み成分を変える。ウェハをアニールして、アモルファス半導体を再結晶化する。第１および第２のタイプのトランジスタ（１５０−１、１５０−２）を、第１の領域および第２の領域内にそれぞれ作製する。活性層の第３の領域（１１０−３）、あるいは第４の領域（１１０−４）を処理して、それらの歪み特性を変えても良い。犠牲の歪み構造（１３０）を、第３の領域を覆うように形成しても良い。歪み構造は圧縮であっても良い。ウェハのアニールを、歪み構造が所定の位置にある状態で行なう場合、その歪み特性が第３の活性層領域内に反映されても良い（１１０−３）。第４の活性層領域（１１０−４）のアモルファス化を、トランジスタ歪みの幅方向に平行に進み一軸応力を幅方向に生成するストライプ状に行なっても良い。
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【特許請求の範囲】
【請求項１】
埋め込み酸化物（ＢＯＸ層）を覆う第１および第２の領域を有する２軸歪みの活性層を備えた絶縁物上半導体（ＳＯＩ）ウェハとともに用いる半導体製造プロセスであって、
第２の領域の一部をアモルファス化して、第２の領域内にアモルファス半導体を形成する工程と、
ウェハをアニールして、アモルファス半導体を再結晶化する工程と、
第１の領域内に第１のタイプのトランジスタを作製し、第２の領域内に第２のタイプのトランジスタを作製する工程であって、第１および第２のタイプのトランジスタは伝導型が異なることと
を備えるプロセス。
【請求項２】
活性層の第３の領域をアモルファス化し、前記アモルファス化した後でかつ前記アニールする前に、犠牲の歪み構造を第３の領域を覆うように形成する工程と、
第３の領域内に第３のタイプのトランジスタを形成する工程と
をさらに備える請求項１に記載のプロセス。
【請求項３】
犠牲の歪み構造を形成する工程は、引張ストレッサ構造を第３の領域を覆うように形成することを含む請求項２に記載のプロセス。
【請求項４】
犠牲の歪み構造を、第１および第２のタイプのトランジスタを作製する前に取り除く工程をさらに備える請求項３に記載のプロセス。
【請求項５】
第４の領域のパターニングされた部分をアモルファス化する工程と、第４のタイプのトランジスタを形成する工程とをさらに備える請求項４に記載のプロセス。
【請求項６】
アモルファス化するパターニングされた部分は、第４のタイプのトランジスタの幅方向に配向したアモルファス化されたストライプを含む請求項１に記載のプロセス。
【請求項７】
アモルファス化された部分の深さは、活性層の厚さよりも小さい請求項１に記載のプロセス。
【請求項８】
半導体ウェハの活性層を選択的にアモルファス化して、活性層の選択された領域の応力特性を変える工程と、
活性層をアニールして選択領域を再結晶化する工程と、
第１の領域と第２の領域の間に分離誘電体を形成する工程と、
ゲート誘電体を、第１および第２の領域を覆うように形成する工程と
を備える半導体製造プロセス。
【請求項９】
活性層は、厚さが約１０〜１００ｎｍの範囲のシリコン層である請求項８に記載の方法。
【請求項１０】
活性層をアモルファス化する工程は、活性層の選択領域に不活性種をイオン注入することを含む請求項８に記載の方法。
【請求項１１】
前記アモルファス化した後でかつ前記アニールする前に、活性層の選択領域を覆うストレッサを形成する工程をさらに備える請求項８に記載の方法。
【請求項１２】
ストレッサを形成する工程は、窒化ケイ素の引張ストレッサを形成することを含む請求項１１に記載の方法。
【請求項１３】
窒化ケイ素の引張ストレッサを形成する工程は、前記選択領域の少なくとも一部を選択的に覆うストレッサを形成することを含む請求項１２に記載の方法。
【請求項１４】
活性層を選択的にアモルファス化する工程は、活性層の一領域を覆うマスクをパターニングすることを含み、前記マスクは、活性層を幅方向に横断して延びる結晶活性層の連続ストライプが可能となるように配向したストライプ状のマスクからなる請求項８に記載の方法。
【請求項１５】
活性層は、第１の領域および第２の領域を含む２軸歪みの活性層であり、活性層を選択的にアモルファス化する工程は、第２の領域をアモルファス化する一方で、第１の領域における２軸歪みを維持することを含む請求項８に記載の方法。
【請求項１６】
その後に、第１の領域内にＮＭＯＳトランジスタを形成し、第２の領域内にＰＭＯＳトランジスタを形成する工程をさらに備える請求項１５に記載の方法。
【請求項１７】
埋め込み酸化物層を覆う２軸歪みの活性層を備えたウェハを用意する工程と、
ウェハの第２の領域をアモルファス化して、第２の領域における歪みのうち少なくとも一方の成分を実質的に取り除く一方で、第１の領域における２軸歪みを維持する工程と、
第１の領域内に第１の伝導型の第１のトランジスタを形成し、第２の領域内に第２の伝導型の第２のトランジスタを形成する工程と
を備える半導体製造プロセス。
【請求項１８】
前記アモルファス化した後に第２の領域を覆うストレッサ構造を形成する工程と、その後にウェハをアニールして活性層を再結晶化する工程とをさらに備える請求項１７に記載の方法。
【請求項１９】
第２の領域をアモルファス化する工程は、第２の領域を覆うストライプ状マスクを形成することを含み、ストライプ状マスクは第２のトランジスタの幅方向に配向している請求項１７に記載の方法。
【請求項２０】
２軸歪みの活性層は引張の２軸歪み層であり、第１のトランジスタはＮＭＯＳトランジスタであり、第２のトランジスタはＰＭＯＳトランジスタである請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造および集積回路の分野にあって、より具体的には、歪みシリコンを用いる製造プロセスおよび集積回路にある。
【背景技術】
【０００２】
集積回路の分野では、歪みシリコンとは一般的に、ＮＭＯＳおよび／またはＰＭＯＳトランジスタのチャネルに意図的に応力を加えることを実施して、キャリア移動度を向上させるかまたは他の性能特性を変えることを指す。２軸歪みの基板としては、絶縁体上の歪みシリコン（「歪みＳＯＩ」または「ＳＳＯＩ」基板が挙げられる（しかしこれに限定されない）。２軸歪みの基板は、高レベルの歪みを、この基板上に作製されるデバイスのチャネル内に直接与えるものである。これは、典型的なプロセス誘起のストレッサとは対照的である。プロセス誘起のストレッサでは、応力が加えられた材料を、チャネルに隣接してかまたは極めて接近して加えることによって歪みを間接的に導入して、歪みチャネルを誘起させるものである。しかし両方の型のデバイスに対してキャリア移動度を同時に向上させることは、均一に歪んだ基板を用いた場合には難しい。なぜならば、ＰＭＯＳのキャリア移動度とＮＭＯＳのキャリア移動度とは、異なるタイプの歪みの下で最適化されるからである。異なるトランジスタの型に対して最適化された種々の基板歪み状態を実現するように、２軸歪みのＳＯＩ基板における歪みを変更する製造プロセスを実現することが望ましいであろう。
【０００３】
本発明は、一例として例示されるものであり、添付の図によって限定されるものではない。図において、同様の参照符号は同様の要素を示す。
当業者であれば理解するように、図における要素は、簡単および明瞭を目的として例示されており、必ずしも一定の比率で描かれてはいない。たとえば、本発明の実施形態の理解の向上を助けるために、図中のいくつかの要素の寸法は、他の要素に対して誇張されている場合がある。
【発明を実施するための最良の形態】
【０００４】
一態様においては、本明細書で開示する半導体製造プロセスは、絶縁物上半導体（ＳＯＩ）ウェハとともに用いることに対して好適である。ウェハの活性層は、埋め込み酸化物（ＢＯＸ層）の上に設けられた第１および第２の領域を有する２軸歪みの活性層である。第２の領域の一部をアモルファス化して、第２の領域内にアモルファス半導体を形成し、第２の領域における少なくとも一方の歪み成分を変える。次にウェハをアニールして、アモルファス半導体を再結晶化しても良い。次に第１のタイプのトランジスタを第１の領域内に作製して（たとえば、ＮＭＯＳ）、第２のタイプのトランジスタ（たとえば、ＰＭＯＳ）を第２の領域内に作製する。いくつかの実施においては、活性層の第３、あるいは第４の領域を処理してそれらの歪み特性を変え、４つのすべての活性層領域の歪み特性が互いに異なるようにする。犠牲の歪み構造を、第３の活性層領域を覆うように形成しても良い。犠牲の歪み構造は、引張歪みの構造であっても良いし、圧縮歪みの構造であっても良い。ウェハのアニールを犠牲の歪み構造が所定の位置にある状態で行なうと、その歪み特性が、第３の活性層領域に移るかまたはその領域内に反映される。第４の活性層領域のアモルファス化を、トランジスタ歪みの幅方向と平行に進み一軸応力を幅方向に生成するストライプ状で行なっても良い。次に分離構造を、隣接する活性層領域の間に形成することが好ましい。
【０００５】
次に図面を参照して、図１は、集積回路の作製の初期段階にある半導体ウェハ１０１を示す部分的な断面図である。ウェハ１０１は、図１に示すように、半導体活性層１０６が埋め込み酸化物（ＢＯＸ）層１０４の上に設けられている絶縁物上半導体（ＳＯＩ）ウェハである。ＢＯＸ層１０４はバルク基板１０２の上に設けられている。活性層１０６は好ましくは、結晶シリコンである。しかし他の実施形態においては、活性層１０６には、シリコン化合物（たとえばシリコン・ゲルマニウム、シリコン・カーボン）、または他の化合物半導体（たとえばガリウム・ヒ素）が含まれていても良い。
【０００６】
いくつかの実施形態においては、ウェハ１０１は、活性層１０６が２軸歪みを示す歪みＳＯＩ（ＳＳＯＩ）ウェハである。ウェハ１０１は、２軸歪みの活性層１０６が約１０〜１００ｎｍの範囲の厚さのシリコン層である厚いＳＳＯＩウェハであっても良い。
【０００７】
本開示の全体を通して最も詳細に説明する実施形態においては、活性層１０６が示す２軸歪みは２軸引張である。この意味は、活性層１０６が、図１に表わす処理段階において、引張歪みを、第１の方向、すなわち断面の平面に平行な方向（しばしば本明細書ではチャネル方向という）に示すということである。加えて、図１に示す活性層１０６は、引張歪みを第２の方向に示す。この方向は、断面の平面に垂直であり、しばしば本明細書では幅方向という。他の実施形態では、次のような２軸歪みの活性層から始まっても良い。すなわち、２軸圧縮であるか、または１つの方向が引張歪みで第２の方向が圧縮歪みである２軸歪みの活性層である。
【０００８】
図面に例示した実施形態では、４つのタイプの歪みＳＯＩ活性層領域１１０−１〜１１０−１（包括的にまたは一括して、本明細書では活性層領域１１０という）の形成に好適なプロセスが強調されている。各活性層領域１１０は、異なる歪み特性を示す。しかし半導体製造の分野における当業者には、次のことが理解される。すなわち、４つの異なるタイプの歪み状態を任意に組み合わせることが、任意の具体的な実施において必要であっても良い。
【０００９】
次に図２を参照して、注入マスク１１２を、活性層１０６を覆うように形成する。図示した実施においては、注入マスク１１２には、固体すなわち連続的なマスク部分１１４（第１の活性層領域１１０−１を覆う）と、ストライプ状のマスク部分１１６（第４の活性層領域１１０−４を覆う）とが含まれる。マスク１１２は、図２に示すように、第２および第３の活性層領域１１０−２および１１０−３を露出させている。マスク１１２は好ましくは、従来のフォトレジストおよびフォトリソグラフィ処理を用いて形成する。しかし他の実施形態では、マスク１１２はハード・マスク（たとえば、酸化物およびまたは窒化物マスク）であっても良い。図２では、各活性層領域１１０−１〜１１０−４に付随する歪み成分を例示している。歪み成分の例示は、断面の平面内にあるベクトルと、断面の平面に垂直な歪みベクトルを表わす「ドット」とによって行なっている。
【００１０】
図３を参照して、マスク１１２によって保護されていない活性層１０６の部分をアモルファス化するために、アモルファス化注入１２０を行なう。マスク１１２について具体的に言えば、図３に示すように、アモルファス化注入１２０によって、アモルファス半導体材料１２５が、活性層１０６のうち注入１２０の間に露出している部分内に形成される。アモルファス化注入１２０は好ましくは、好適な「重い」注入種（たとえば、Ｇｅ、Ｇａ、またはＸｅ）を用いて、また注入エネルギーとして約３〜４５ｋｅＶの範囲（活性層厚さに応じて増減する（活性層が薄くなるとエネルギーが低くなる））、および注入照射量として約１×１０１５−５×１０１５ｃｍ−２の範囲を用いて行なう。図３に示すように、アモルファス半導体領域１２５は、ＢＯＸ層１０４の上方に垂直にずらした位置で終了する。言い換えれば、アモルファス注入領域１２５の深さは、活性層１０６の厚さよりも小さい。好ましくは、注入１２０は、アモルファス領域１２５の下に横たわる結晶材料の層１２７を残すようにデザインされる。
【００１１】
歪みベクトル成分によって示唆されるように、アモルファス化注入１２５によってウェハ１０１の歪み特性が変わる。具体的には、アモルファス化注入１２０によって、活性層領域１１０−２における歪み成分と活性層領域１１０−３における歪み成分との両方と、活性層領域１１０−４におけるチャネル方向の歪み成分とが取り除かれる。図４を参照して、ウェハ１０１の平面図によって、次のことが例示されている。すなわち、アモルファス化注入の後に、第１の活性層領域１１０−１における２軸の引張歪みと第４の活性層領域１１０−４における幅方向の歪み成分とが存在し、一方で、活性層領域１１０−２および活性層領域１１０−３には実質的に歪みが無い。図４の平面図には、第４の活性層領域１１０−４におけるストライプ状のアモルファス化の方向が、結晶活性層の連続ストライプが領域を幅方向に横断して延びるように定められていることが例示されている。他の実施においては、ストライプ状マスクとして、ストライプ状マスク１１６の向きと垂直に配向されたもの（たとえば、チャネル方向と平行に配向されたもの）を用いても良い。
【００１２】
図５において、引張ストレッサ１３０を、ウェハ１０１を覆うように形成する。図示した実施形態では、パッド酸化物１２９を、ウェハ１０１を覆うように形成することを、誘電体層１３０を形成する前に行なう。一実施形態では、引張ストレッサ１３０は強い引張の窒化ケイ素であり、パッド酸化物１２９はＣＶＤ酸化ケイ素である。引張ストレッサ層１３０を堆積させる仕方は、実施の詳細の一つである。窒素、水素の濃度、および他の形成パラメータを変更して、引張ストレッサ層１３０に付随する張力の量を制御しても良い。
【００１３】
図６において、引張ストレッサ層１３０のパターニングを、従来のフォトリソグラフィおよびエッチング処理を用いて行なって、引張ストレッサ構造１３３を、活性層領域１１０−３を覆うように形成する。引張ストレッサ構造１３３の引張歪み特性が、構造中に図示した歪みベクトルによって示されている。ベクトル矢印は互いに反対方向を向いている。引張ストレッサ構造１３３を用いて、圧縮歪みが、その下に設けられた活性層領域１１０−３内に導入される。このことは、お互いに向いているベクトル矢印によって図示される。
【００１４】
次に図７を参照して、アニール１３５を行なってアモルファス半導体１２５を再結晶化する。アニールの時間および温度は、アモルファス半導体１２５の実質的に完全な再結晶を実現するのに十分であることが好ましい。一実施形態においては、アニール１３５には、ウェハ１０１の加熱を、温度として約９００〜１１５０℃の範囲に維持された中性または不活性雰囲気（たとえば、Ｎ２またはアルゴン）の中で、継続時間として約１５〜３０分間の範囲で行なうことが含まれる。それまでアモルファスの半導体領域１２５を再結晶化することに加えて、アニール１３５は、引張ストレッサ構造１３３がアモルファス半導体１２５上に位置する状態で行なうと、歪み移転効果をもたらす。この効果は、構造１３３における引張歪みによって、再結晶化された活性層領域１１０−３中に圧縮が生成されるものである。この圧縮は、圧縮歪みベクトル１３７によって示されている。
【００１５】
図８を参照して、引張ストレッサ構造１３３が取り除かれている。その結果、ウェハ１０１は、図８に示すように、４つの異なる歪み特性を、４つの活性層領域の１１０−１〜１１０−４にそれぞれ含んでいる。一実施形態においては、４つの活性層領域の１１０をそれぞれ、異なるタイプのデバイス・タイプに対して用いる。これについて以下で詳しく述べる。具体的には、第１の活性層領域１１０−１は２軸の引張歪みの状態のまま残り、ＮＭＯＳトランジスタに対する層領域として好適である。ＮＭＯＳトランジスタは、２軸の引張歪み領域においてキャリア移動度の向上を示す。第２の活性層領域１１０−２は、図８に示すように、著しい引張歪みも圧縮歪みも示してはいない。圧縮構造１３３が十分に引張であった実施形態では、活性層領域１１０−３は、図８に示すように、２軸圧縮の状態である。他方で、活性領域層１１０−４は１軸の引張状態にあり、チャネル方向歪みをほとんどまたはまったく示していない。図８に示すように、パッド酸化物１２９は、引張ストレッサ構造１３３を除去した後もまだ残っている。いくつかの実施形態においては、パッド酸化物１２９を剥がすか、そうでなければ取り除くことを、任意のさらなる処理に進む前に行なう。いくつかの実施形態においては、パッド酸化物１２９を熱酸化物または他の誘電体層と取り替えることを、任意のさらなる処理を実施する前に行なう。
【００１６】
図９において、分離構造１４５−１〜１４５−３（包括的にまたは一括して、本明細書では分離構造１４５という）。分離構造１４５は好ましくは、浅いトレンチ分離構造であって、酸化ケイ素もしくは他の好適な誘電体または誘電体の組み合わせからなり、ウェハ１０１の上面からその下に設けられたＢＯＸ層１０４へ垂直に延びる構造である。その名前が示唆するように、分離構造１４５は、隣接する活性層領域の１４０間に実質的に完全な物理的および電気的な分離を実現するものである。
【００１７】
次に図１０を参照して、集積回路１００の一部を示す。図示した実施形態では、集積回路１００には、トランジスタまたはスイッチ１５０−１〜１５０−４が含まれている。一実施形態においては、第１のトランジスタ１５０−１は、２軸の引張歪みの活性層領域１４０−１上に形成されたＮＭＯＳトランジスタであり、第２のトランジスタ１５０−２は、活性層領域１４０−２（実質的な引張歪みも圧縮歪みも示さない）上に形成されたＰＭＯＳデバイスであり、第３のトランジスタ１５０−３は、２軸の圧縮歪みの活性層領域１４０−３を覆うように形成された別のＰＭＯＳデバイスであり、第４のトランジスタ１５０−４は、１軸の引張歪みの活性層領域１４０−４（１軸の引張歪みの方向は断面の平面に垂直である）を覆うように形成されたＰＭＯＳトランジスタである。
【００１８】
このように、前述した処理では、応力操作を用いて、性能特性が異なる種々のタイプのＰＭＯＳトランジスタを作製している。異なるタイプのＰＭＯＳトランジスタが、レイ・アウトおよび／またはＰＭＯＳ閾値電圧調整用の注入を変えることなく実現され、その結果、ＮＭＯＳ：ＰＭＯＳ比率を最適化することができる。たとえば、３つの活性層領域１１０−２〜１１０−４はそれぞれ、ＰＭＯＳトランジスタ領域であると前述したが、ゲート長さ（Ｌｇ）の異なるＰＭＯＳトランジスタを得るために用いても良い。高速論理回路で用いるＰＭＯＳトランジスタ（最も短いＬｇが必要である）を、２軸歪みの活性層領域１１０−３内に作製しても良い。６トランジスタ（６Ｔ）セルで用いるＰＭＯＳトランジスタ（このセルにおいては、ＮＭＯＳトランジスタは、比較的弱いＰＭＯＳトランジスタよりも強いデバイスである）を、無歪みの第２の活性領域１１０−２において実施しても良い。一方で、長チャネルのＰＭＯＳトランジスタ（たとえば、Ｌｇが１００ｎｍを超えるトランジスタ）を、第４の活性層領域１１０−４において作製することが好適である。
【００１９】
前述の明細書において、本発明を特定の実施形態を参照して説明した。しかし当業者であれば理解するように、添付の請求項で述べる本発明の範囲から逸脱することなく、種々の変更および変形を行なうことができる。たとえば、示した実施形態は、単一ゲートを有するトランジスタとの関連で例示しているが、本明細書で説明したような歪み設計は、複数のゲート・デバイス、たとえばフローティング・ゲート・デバイスおよび他の不揮発性セル・トランジスタに拡張しても良い。別の例として、例示した例では、出発原料として引張歪み状態にあるものを用いているが、他の実施形態では、出発原料として２軸の圧縮歪みおよび１軸歪みなどの状態にあるものとともに用いても良い。したがって明細書および図は、限定的な意味ではなく例示的なものであるとみなすべきであり、このような変更はすべて本発明の範囲に含まれることが意図されている。
【００２０】
以上、特定の実施形態について、利益、他の優位性、および問題の解決方法について説明してきた。しかしこれらの利益、優位性、または問題の解決方法、および何らかの利益、優位性、解決方法を生じさせ得るかまたはより明白にし得るどんな要素も、何れかの請求項または全ての請求項の重要な特徴または要素とも、必要な特徴または要素とも、不可欠な特徴または要素とも解釈してはならない。本明細書で用いる場合、用語「含む（ｃｏｍｐｒｉｓｅｓ）」、「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、またはこれらの他のどんな変形も、包括的に含めることに及ぶことが意図されている。すなわち、要素のリストを含むプロセス、方法、物品、または装置には、これらの要素が含まれているだけでなく、明白にはリストにされていない他の要素、またはこのようなプロセス、方法、物品、もしくは装置に固有の他の要素が含まれていても良い。
【図面の簡単な説明】
【００２１】
【図１】埋め込み酸化物層を覆う４つの活性領域を例示する半導体ウェハの部分的な断面図。
【図２】図１の次の処理であって、固体マスクを第１の活性領域を覆うように形成してパターニングしたか、あるいはストライプ状マスクを第４の活性領域を覆うように形成した処理を示す図。
【図３】図２の次の処理であって、アモルファス化注入を行なって、アモルファス・シリコンを第２および第３の活性領域内に形成するとともにストライプ状領域のアモルファス半導体を第４の領域内に形成する処理を示す図。
【図４】図３に示すウェハの平面図であって、４つの活性領域の歪み成分を強調している図。
【図５】図３の次の処理であって、引張ストレッサ層を、ウェハを覆うように形成する処理を示す図。
【図６】図５の次の処理であって、引張ストレッサ層をパターニングして、ウェハの第３の活性領域を覆う圧縮歪みの部分を残す処理を示す図。
【図７】図６の次の処理であって、アニールを行なってアモルファス半導体を再結晶化する処理を示す図。
【図８】図７の次の処理であって、圧縮ストレッサ構造の残りの部分を取り除く処理を示す図。
【図９】図８の次の処理であって、種々の活性領域を分離するために分離構造を形成する処理を示す図。
【図１０】図９の次の処理であって、トランジスタ・デバイスを各活性領域内に形成する処理を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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