(57)【要約】【課題】  本発明は、如何なる処理ステップの変更もせずに従来の論理プロセスを用いて製作できる不揮発性メモリセルを提供する。【解決手段】  半導体基板上に製作された不揮発性メモリ（ＮＶＭ）セルであって、浮遊ゲート電極（少なくとも部分的にＮＶＭセルの全ての活性領域の上に延在する）を含むＮＶＭセルを提供する。ＮＶＭセルは、第１のｎ型領域に位置するＰＭＯＳアクセストランジスタと、（第１のｎ型領域から分離されている）第２のｎ型領域に位置するＰＭＯＳ制御キャパシタと、ｐ型領域に位置するＮＭＯＳプログラミングトランジスタとを含む。浮遊ゲート電極は、ＰＭＯＳアクセストランジスタ、ＰＭＯＳ制御キャパシタ及びＮＭＯＳプログラミングトランジスタの活性領域の上に延在する連続的な電極である。このＮＶＭセルを用いてアレイをインプリメントするための種々のアレイ接続が提供される。ＰＭＯＳアクセストランジスタ及びＮＭＯＳプログラミングトランジスタは、代替的な実施形態において、ＮＭＯＳアクセストランジスタ及びＰＭＯＳ消去トランジスタにそれぞれ置き換えられる。【選択図】  図１
2009538519.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に製作された１若しくは複数の不揮発性メモリセルを含む不揮発性メモリシステムであって、各不揮発性メモリセルが、
浮遊ゲート電極と、
消去動作中に前記浮遊ゲート電極から負電荷を除去するように構成され、読み出し動作中に検知されることになる電流を供給するように更に構成されているような、第１のｎ型領域に位置するＰＭＯＳアクセストランジスタと、
前記第１のｎ型領域から分離されているような、第２のｎ型領域に位置するＰＭＯＳ制御キャパシタと、
ｐ型領域に位置するＮＭＯＳプログラミングトランジスタとを含み、
前記ＮＭＯＳプログラミングトランジスタが、プログラム動作中に前記浮遊ゲート電極に負電荷を付加するように構成され、
前記浮遊ゲート電極が、前記ＰＭＯＳアクセストランジスタ、前記ＰＭＯＳ制御キャパシタ及び前記ＮＭＯＳプログラミングトランジスタの活性領域の上に延在することを特徴とする不揮発性メモリシステム。
【請求項２】
各不揮発性メモリセルが、前記浮遊ゲート電極と前記活性領域の間に位置するゲート絶縁膜を更に含み、
前記ゲート絶縁膜が、４０〜１００オングストロームの厚さを有する酸化ケイ素を含むことを特徴とする請求項１の不揮発性メモリシステム。
【請求項３】
前記浮遊ゲート電極が、前記不揮発性メモリセルの全ての活性領域の上に延在する１つの連続的な層を含むことを特徴とする請求項１の不揮発性メモリシステム。
【請求項４】
前記ＮＭＯＳプログラミングトランジスタが、３端子ＮＭＯＳキャパシタを含むことを特徴とする請求項１の不揮発性メモリシステム。
【請求項５】
前記１若しくは複数の不揮発性メモリセルが、１若しくは複数の行及び１若しくは複数の列を含むアレイ状に配置され、前記不揮発性メモリシステムが、
不揮発性メモリセルの列において各ＰＭＯＳ制御キャパシタの前記第２のｎ型領域を接続するｎ型領域バイアス線と、
不揮発性メモリセルの前記列において各ＰＭＯＳアクセストランジスタのソースノードを接続する第１のビット線と、
不揮発性メモリセルの前記列において各ＰＭＯＳアクセストランジスタのドレインノードを接続する第２のビット線と、
不揮発性メモリセルの前記列において各ＮＭＯＳプログラムトランジスタのソースノード及びドレインノードを接続するプログラミング線と、
不揮発性メモリセルの行において各ＰＭＯＳ制御キャパシタの拡散電極を接続するワード線とを更に含み、
前記ｎ型領域バイアス線、第１のビット線、第２のビット線及びプログラミング線が、第１の方向に平行に延在し、前記ワード線が、前記第１の方向に平行でない第２の方向に延在することを特徴とする請求項１の不揮発性メモリシステム。
【請求項６】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットへのプログラミングを可能にしかつ前記アレイのランダムビットの消去を可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項５の不揮発性メモリシステム。
【請求項７】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットへのプログラミングを可能にしかつ前記アレイの前記不揮発性メモリセルのセクタの同時消去を可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項５の不揮発性メモリシステム。
【請求項８】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットの消去を可能にしかつ前記アレイの前記不揮発性メモリセルのセクタの同時プログラミングを可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項５の不揮発性メモリシステム。
【請求項９】
前記１若しくは複数の不揮発性メモリセルが、１若しくは複数の行及び１若しくは複数の列を含むアレイ状に配置され、前記不揮発性メモリシステムが、
不揮発性メモリセルの行において各ＰＭＯＳ制御キャパシタの前記第２のｎ型領域を接続するｎ型領域バイアス線と、
不揮発性メモリセルの前記行において各ＰＭＯＳアクセストランジスタのドレインノードを接続する第１のビット線と、
不揮発性メモリセルの前記行において各ＰＭＯＳ制御キャパシタの拡散電極を接続するワード線と、
不揮発性メモリセルの列において各ＰＭＯＳアクセストランジスタのソースノードを接続する第２のビット線と、
不揮発性メモリセルの前記列において各ＮＭＯＳプログラムトランジスタのソースノード及びドレインノードを接続するプログラミング線とを更に含み、
前記ｎ型領域バイアス線、前記第１のビット線及び前記ワード線が、第１の方向に平行に延在し、前記第２のビット線及び前記プログラミング線が、前記第１の方向に平行でない第２の方向に延在することを特徴とする請求項１の不揮発性メモリシステム。
【請求項１０】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットへのプログラミングを可能にしかつ前記アレイの前記不揮発性メモリセルのセクタの同時消去を可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項９の不揮発性メモリシステム。
【請求項１１】
前記１若しくは複数の不揮発性メモリセルが、１若しくは複数の行及び１若しくは複数の列を含むアレイ状に配置され、前記不揮発性メモリシステムが、
不揮発性メモリセルの列において各ＰＭＯＳ制御キャパシタの前記第２のｎ型領域を接続するｎ型領域バイアス線と、
不揮発性メモリセルの前記列において各ＰＭＯＳアクセストランジスタのソースノードを接続する第１のビット線と、
不揮発性メモリセルの前記列において各ＰＭＯＳアクセストランジスタのドレインノードを接続する第２のビット線と、
不揮発性メモリセルの行において各ＮＭＯＳプログラムトランジスタのソースノード及びドレインノードを接続するプログラミング線と、
不揮発性メモリセルの前記行において各ＰＭＯＳ制御キャパシタの拡散電極を接続するワード線とを更に含み、
前記ｎ型領域バイアス線、前記第１のビット線及び前記第２のビット線が、第１の方向に平行に延在し、前記ワード線及び前記プログラミング線が、前記第１の方向に平行でない第２の方向に延在することを特徴とする請求項１の不揮発性メモリシステム。
【請求項１２】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットの消去を可能にしかつ前記アレイの前記不揮発性メモリセルのセクタの同時プログラミングを可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項１１の不揮発性メモリシステム。
【請求項１３】
半導体基板上に製作された１若しくは複数の不揮発性メモリセルを含む不揮発性メモリシステムであって、各不揮発性メモリセルが、
浮遊ゲート電極と、
プログラム動作中に前記浮遊ゲート電極へ負電荷を付加するように構成され、読み出し動作中に検知されることになる電流を供給するように更に構成されているような、前記基板のｐ型領域に位置するＮＭＯＳアクセストランジスタと、
消去動作中に前記浮遊ゲート電極から負電荷を除去するように構成されているような、前記基板の第１のｎ型領域に位置するＰＭＯＳ消去トランジスタと、
前記基板の前記第１のｎ型領域からされているような、前記基板の第２のｎ型領域に位置するＰＭＯＳ制御キャパシタとを含み、
前記浮遊ゲート電極が、前記ＮＭＯＳアクセストランジスタ、前記ＰＭＯＳ消去トランジスタ及び前記ＰＭＯＳ制御キャパシタの活性領域の上に延在することを特徴とする不揮発性メモリシステム。
【請求項１４】
前記浮遊ゲート電極が、前記不揮発性メモリセルの全ての活性領域の上に延在する１つの連続的な層を含むことを特徴とする請求項１３の不揮発性メモリシステム。
【請求項１５】
前記１若しくは複数の不揮発性メモリセルが、１若しくは複数の行及び１若しくは複数の列を含むアレイ状に配置され、前記不揮発性メモリシステムが、
不揮発性メモリセルの列において各ＰＭＯＳ制御キャパシタの前記第２のｎ型領域を接続するｎ型領域バイアス線と、
不揮発性メモリセルの前記列において各ＮＭＯＳアクセストランジスタのソースノードを接続する第１のビット線と、
不揮発性メモリセルの前記列において各ＮＭＯＳアクセストランジスタのドレインノードを接続する第２のビット線と、
不揮発性メモリセルの前記列において各ＰＭＯＳ消去トランジスタのソースノード及びドレインノードを接続する消去線と、
不揮発性メモリセルの行において各ＰＭＯＳ制御キャパシタの拡散電極を接続するワード線とを更に含み、
前記ｎ型領域バイアス線、前記第１のビット線、前記第２のビット線及び前記消去線が、第１の方向に平行に延在し、前記ワード線が、前記第１の方向に平行でない第２の方向に延在することを特徴とする請求項１３の不揮発性メモリシステム。
【請求項１６】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットへのプログラミングを可能にしかつ前記アレイのランダムビットの消去を可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項１５の不揮発性メモリシステム。
【請求項１７】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットへのプログラミングを可能にしかつ前記アレイの前記不揮発性メモリセルのセクタの同時消去を可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項１５の不揮発性メモリシステム。
【請求項１８】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットの消去を可能にしかつ前記アレイの前記不揮発性メモリセルのセクタの同時 プログラミングを可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項１５の不揮発性メモリシステム。
【請求項１９】
前記１若しくは複数の不揮発性メモリセルが、１若しくは複数の行及び１若しくは複数の列を含むアレイ状に配置され、前記不揮発性メモリシステムが、
不揮発性メモリセルの行において各ＰＭＯＳ制御キャパシタの前記第２のｎ型領域を接続するｎ型領域バイアス線と、
不揮発性メモリセルの前記行において各ＮＭＯＳアクセストランジスタのドレインノードを接続する第１のビット線と、
不揮発性メモリセルの前記行において各ＰＭＯＳ制御キャパシタの拡散電極を接続するワード線と、
不揮発性メモリセルの列において各ＮＭＯＳアクセストランジスタのソースノードを接続する第２のビット線と、
不揮発性メモリセルの前記列において各ＰＭＯＳ消去トランジスタのソースノード及びドレインノードを接続する消去線とを更に含み、
前記ｎ型領域バイアス線、前記第１のビット線及び前記ワード線が、第１の方向に平行に延在し、前記第２のビット線及び前記消去線が、前記第１の方向に平行でない第２の方向に延在することを特徴とする請求項１３の不揮発性メモリシステム。
【請求項２０】
前記書き込み動作が、セクタ全体でランダムビット消去とプログラミングを一度に行うことを特徴とする請求項１９の不揮発性メモリシステム。
【請求項２１】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットの消去を可能にしかつ前記アレイの前記不揮発性メモリセルのセクタの同時プログラミングを可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項１９の不揮発性メモリシステム。
【請求項２２】
前記１若しくは複数の不揮発性メモリセルが、１若しくは複数の行及び１若しくは複数の列を含むアレイ状に配置され、前記不揮発性メモリシステムが、
不揮発性メモリセルの列において各ＮＭＯＳアクセストランジスタのソースノードを接続する第１のビット線と、
不揮発性メモリセルの前記列において各ＮＭＯＳアクセストランジスタのドレインノードを接続する第２のビット線と、
不揮発性メモリセルの行において各ＰＭＯＳ制御キャパシタの前記第２のｎ型領域を接続するｎ型領域バイアス線と、
不揮発性メモリセルの前記行において各ＰＭＯＳ消去トランジスタのソースノード及びドレインノードを接続する消去線と、
不揮発性メモリセルの前記行において各ＰＭＯＳ制御キャパシタの拡散電極を接続するワード線とを更に含み、
前記第１のビット線及び前記第２のビット線が、第１の方向に平行に延在し、前記ｎ型領域バイアス線、前記消去線及び前記ワード線が、前記第１の方向に平行でない第２の方向に延在することを特徴とする請求項１３の不揮発性メモリシステム。
【請求項２３】
前記アレイにバイアス電圧を印加し、それによって前記アレイのランダムビットへのプログラミングを可能にしかつ前記アレイの前記不揮発性メモリセルのセクタの同時消去を可能にするように構成されたアクセス回路を更に含むことを特徴とする請求項２２の不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ（ＮＶＭ）に関する。より詳細には、本発明は、特定用途向け集積回路（ＡＳＩＣ）プロセスまたは従来の論理プロセスを用いて製作される不揮発性メモリセルに関する。本願において、従来の論理プロセスは、単層の導電性ゲート材料を含むようなシングルウェル、ツインウェルまたはトリプルウェル技術をインプリメントする半導体プロセスとして定義される。本発明は更に、消去及びプログラムの両動作に対してＦＮトンネル効果（Fowler-Nordheim tunneling）を利用して不揮発性メモリを動作する方法に関する。
【背景技術】
【０００２】
システム・オン・チップ（ＳｏＣ）適用の場合、多くの機能ブロックを１つの集積回路に統合することが望ましい。最も一般に用いられるブロックは、マイクロプロセッサまたはマイクロコントローラ、スタティック（静的）ランダムアクセスメモリ（ＳＲＡＭ）ブロック、不揮発性メモリブロック及び種々の専用の機能論理ブロックを含む。しかしながら、伝統的な不揮発性メモリプロセスは、一般的には積層ゲートまたは分割ゲートのメモリセルを用い、従来の論理プロセスと互換性がない。
【０００３】
不揮発性メモリ（ＮＶＭ）プロセス及び従来の論理プロセスを組み合わせると、システム・オン・チップ集積回路をインプリメントするためのはるかに複雑かつ高価な「併合された不揮発性メモリ及び論理」プロセスとなる。これは望ましいことではなく、その理由は、典型的にはＳｏＣ用途における不揮発性メモリブロックの使用は全体のチップの大きさと比べて小さいからである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明は、如何なる処理ステップの変更もせずに従来の論理プロセスを用いて製作できる不揮発性メモリセルを提供する。これらの不揮発性メモリセルは、集積回路の入力／出力（Ｉ／Ｏ）装置に典型的に用いられるゲート絶縁膜を用いる。例えば、このゲート絶縁膜は、約４ｎｍないし７ｎｍの範囲の厚さを有することができる（その一方で、同じ集積回路上に製作される論理トランジスタは、１．５ないし２．２ｎｍの範囲のゲート絶縁体厚さを有する）。不揮発性メモリセルは、従来の不揮発性メモリセルに比べて相対的に低い電圧を用いてプログラム及び消去されることができる。プログラム及び消去に必要な電圧は、従来の論理プロセスにおいて簡単に手に入るトランジスタ（すなわち、５ボルトないし７ボルトの範囲のトランジスタアバランシェ降伏電圧を有するトランジスタ）によって供給されることができる。不揮発性メモリは、不揮発性メモリセルのチャネル領域内でＦＮトンネル効果によってプログラム及び消去される。電子は、Ｎチャネル反転層から浮遊ゲートノードへトンネルする。電子は、浮遊ゲートノードからＰＭＯＳチャネル反転層へもトンネルする。
【課題を解決するための手段】
【０００５】
一実施形態において、不揮発性メモリセルは、第１のｎ型領域に位置するＰＭＯＳアクセストランジスタと、（第１のｎ型領域から分離されている）第２のｎ型領域に位置するＰＭＯＳ制御キャパシタと、ｐ型領域に位置するＮＭＯＳプログラミングトランジスタとを含む。ＰＭＯＳアクセストランジスタ、ＰＭＯＳ制御キャパシタ及びＮＭＯＳプログラミングトランジスタの活性領域の上に、切れ目なく続く浮遊ゲート電極が延在している。このＮＶＭセルを用いてアレイをインプリメントするために、種々のアレイ接続が提供される。
【０００６】
代替的な実施形態において、ＰＭＯＳアクセストランジスタ及びＮＭＯＳプログラミングトランジスタは、ＮＭＯＳアクセストランジスタ及びＰＭＯＳ消去トランジスタにそれぞれ置き換えられる。同様に、このＮＶＭセルを用いてアレイをインプリメントするために種々のアレイ接続が提供される。
【発明を実施するための最良の形態】
【０００７】
本発明の概括的特徴は説明及び図面に用いられている特定値によって決して限定されないことに留意されたい。例えば、５ボルトは、接合−ウェル間の降伏電圧として産業界でよく知られているものより低いと仮定する。本明細書に記載の実施形態においてデバイスのゲート絶縁膜に印加される５ボルトに近い大きさの電圧は、このゲート絶縁膜を通過する有意なトンネリング電流を導入しない。しかし、本明細書に記載の実施形態においてデバイスのゲート絶縁膜に印加される１０ボルトに近い大きさの電圧は、このゲート絶縁膜を通過する有意なトンネリング電流を導入する。その上、１０ボルトに近い大きさの電圧は、ウェルのドーパントが低濃度であるため、ウェル−ウェル間（well-to-well）の降伏電圧として産業界で一般に知られているものより低い。後述する実施形態において、種々の不揮発性メモリセルの異なる端子に印加される電圧を表すために特定の数値が用いられている。これらの電圧は、図面及び実施形態を横断して用いられていても必ずしも正確ではなく、同じ図面及び実施形態に用いられていても必ずしも正確ではないのであって、これらの電圧は、バイアシング方式の一般概念を伝えるに過ぎないことを理解されたい。
【０００８】
図１は、本発明の一実施形態に基づく不揮発性メモリセル２００の上面配置図である。不揮発性メモリセル２００は、ＰＭＯＳアクセストランジスタ２１０、ＰＭＯＳ制御キャパシタ２２０及びＮＭＯＳプログラミングトランジスタ２３０を含む。図２Ａは、図１の切断線Ａ−Ａに沿った不揮発性メモリセル２００の断面図である。図２Ｂは、図１の切断線Ｂ−Ｂに沿った不揮発性メモリセル２００の断面図である。図２Ｃは、図１の切断線Ｃ−Ｃに沿った不揮発性メモリセル２００の断面図である。ここに記載の例において、不揮発性メモリセル２００は、従来の論理プロセスを用いて、同一のチップ上に作られる低電圧論理トランジスタ及び高電圧入力／出力（Ｉ／Ｏ）トランジスタを有して製作される。不揮発性メモリセル２００は、正の供給電圧（ＶＤＤ）（例えば約１ボルト）及び０ボルトの接地供給電圧（ＶＳＳ）に応じて操作され、前者は従来の論理プロセスに特有である。
【０００９】
不揮発性メモリセル２００は、ｐ型単結晶半導体基板２０１内に製作される（図２Ａ、図２Ｂ、図２Ｃを参照）。ここに記載の実施形態では、基板２０１は、ｐドープされたシリコンである。
【００１０】
フィールド絶縁領域２１４は、ＰＭＯＳアクセストランジスタ２１０、ＰＭＯＳ制御キャパシタ２２０及びＮＭＯＳプログラミングトランジスタ２３０の活性領域を囲繞する。ここに記載の実施形態において、フィールド絶縁領域２１４は、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域を含み、それがシリコン島（すなわち活性領域）を画定する。フィールド絶縁領域２１４は、酸化ケイ素または別の誘電体で作られていることがある。
【００１１】
図２Ａないし図２Ｃに示されるように、フィールド絶縁領域２１４及び活性領域の選択された部分の上に、ゲート絶縁膜２１５が配置される。ここに記載の実施形態ではゲート絶縁膜２１５は酸化ケイ素であるが、他の実施形態では他の誘電体を用いることもできる。ゲート絶縁膜２１５は、基板２０１に製作される入力／出力（Ｉ／Ｏ）トランジスタ（図示せず）において用いられるゲート絶縁膜と同じ厚さを有する。ゲート漏れ電流を抑制するために、ゲート絶縁膜２１５は、通常、基板２０１に製作される論理トランジスタ（図示せず）のゲート絶縁膜より厚い。例えば、ゲート絶縁膜２１５及びＩ／Ｏトランジスタにおいて用いられるゲート絶縁膜は、０．１ミクロンＣＭＯＳ論理プロセスにおいて、約４０ないし７０オングストロームの厚さを有する二酸化ケイ素であることがあり、一方で、同じプロセスの論理トランジスタにおいて用いられるゲート絶縁膜は、約１５ないし２２オングストロームの厚さを有する二酸化ケイ素であることがある。本発明の別の実施形態において、ゲート絶縁膜２１５は、フィールド絶縁領域２１４の上には形成されない。
【００１２】
図１、図２Ａないし図２Ｃに示されているように、浮遊ゲート電極２１６が、ゲート絶縁膜２１５及びフィールド絶縁領域２１４の上に延在している。上から見ると、浮遊ゲート電極２１６及び下にあるゲート絶縁膜は、ここに記載の実施形態では「Ｔ」字形を示している。ここに記載の実施形態では、浮遊ゲート電極２１６は、導電的にドープされた多結晶シリコンを含む。側壁スペーサ２１７が、一般的には窒化ケイ素または酸化ケイ素またはその組合せから形成され、浮遊ゲート電極２１６の縁部に配置される。
【００１３】
上記したように、不揮発性メモリセル２００はＰＭＯＳアクセストランジスタ２１０を含む。アクセストランジスタ２１０は、図１及び図２Ｃに示されているように、ｎ型ウェル領域２０２に形成されるｐ型ソース領域２１１及びｐ型ドレイン領域２１２を含む。ソース領域２１１は、低濃度にドープされたＰ−ソース領域２１１Ａ及び高濃度にドープされたＰ＋ソースコンタクト領域２１１Ｂを含む。同様に、ドレイン領域２１２は、低濃度にドープされたＰ−ドレイン領域２１２Ａ及び高濃度にドープされたＰ＋ドレインコンタクト領域２１２Ｂを含む。ソース領域２１１はビット線（ＢＬ）に接続され、ドレイン領域２１２は対応するビット線（ＢＬ’）に接続される。浮遊ゲート電極２１６は、ＰＭＯＳアクセストランジスタ２１０の制御ゲートを形成する。ＰＭＯＳアクセストランジスタ２１０は、隣接フィールド絶縁領域２１４によって絶縁されている。
【００１４】
不揮発性メモリセル２００は、ＮＭＯＳプログラミングトランジスタ２３０も含む。プログラミングトランジスタ２３０は、ｎ型ソース領域２３１及びｎ型ドレイン領域２３２を含み、これらは図１及び図２Ｂに示されているようにｐ型基板２０１に形成されている。ソース領域２３１は、低濃度にドープされたｎ型拡張領域２３１Ａ及び高濃度にドープされたＮ＋ソースコンタクト領域２３１Ｂを含む。同様に、ドレイン領域２３２は、低濃度にドープされたｎ型拡張領域２３２Ａ及び高濃度にドープされたＮ＋ドレインコンタクト領域２３２Ｂを含む。プログラム動作、消去動作及び読み出し動作中に、ソース領域２３１及びドレイン領域２３２は、対応するプログラミング線（Ｐ）に共通に接続されている。あるいは、ソース領域２３１及びドレイン領域２３２は、個別のコンタクトを有することができ、それらはプログラム動作、消去動作及び読み出し動作中に同じ電圧を受け取る。浮遊ゲート電極２１６は、ＮＭＯＳプログラミングトランジスタ２３０の制御ゲートを形成する。ＮＭＯＳプログラミングトランジスタ２３０は、隣接フィールド絶縁領域２１４によって絶縁されている。
【００１５】
不揮発性メモリセル２００は、ＰＭＯＳ制御キャパシタ２２０を更に含み、これは活性領域２２２に形成されている。ここに記載の実施形態において、ＰＭＯＳ制御キャパシタ２２０は、Ｎウェル領域２０３に形成されたｐ型電極領域２２１を含む。Ｎウェル領域２０３は、Ｎウェル領域２０２から絶縁されているので、これらのＮウェル領域にそれぞれ異なるバイアス電圧を印加することができる。ｐ型電極２２１は、図２Ａに示されているように、低濃度にドープされたｐ型拡張領域２２１Ａ及び高濃度にドープされたＰ＋コンタクト領域２２１Ｂを含む。ｐ型電極２２１は、浮遊ゲート電極２１６の下に延在する（そして浮遊ゲート電極２１６に容量結合されている）。ＰＭＯＳ制御キャパシタ２２０は、隣接フィールド絶縁領域２１４によって絶縁されている。
【００１６】
図３は、不揮発性メモリセル２００、３００、４００及び５００の２×２アレイ３０１の回路図である。不揮発性メモリセル３００、４００及び５００は、上記した不揮発性メモリセル２００と同じものである。それゆえ、不揮発性メモリセル３００、４００及び５００は、それぞれ、ＰＭＯＳアクセストランジスタ３１０、４１０及び５１０、ＮＭＯＳプログラミングトランジスタ３３０、４３０及び５３０、ＰＭＯＳ制御キャパシタ３２０、４２０及び５２０を含む。ＰＭＯＳアクセストランジスタ２１０及び４１０のソース領域は、導電性ビット線電極ＢＬ０に共通に接続され、ＰＭＯＳアクセストランジスタ２１０及び４１０のドレイン領域は、導電性ビット線電極ＢＬ０’に共通に接続される。同様に、ＰＭＯＳアクセストランジスタ３１０及び５１０のソース領域は、導電性ビット線電極ＢＬ１に共通に接続され、ＰＭＯＳアクセストランジスタ３１０及び５１０のドレイン領域は、導電性ビット線電極ＢＬ１’に共通に接続される。
【００１７】
ＰＭＯＳ制御キャパシタ２２０及び３２０のｐ型拡散電極は共に、導電性ワード線電極ＷＬ０に接続される。同様に、ＰＭＯＳ制御キャパシタ４２０及び５２０のｐ型拡散電極は、導電性ワード線電極ＷＬ１に接続される。
【００１８】
ＮＭＯＳプログラミングトランジスタ２３０及び４３０のソース及びドレイン領域は、導電性プログラミング線電極Ｐ０に接続される。同様に、ＮＭＯＳプログラミングトランジスタ３３０及び５３０のソース及びドレイン領域は、導電性プログラミング線電極Ｐ１に接続される。
【００１９】
ＰＭＯＳアクセストランジスタ２１０及び４１０のＮウェル領域は、導電性ビット線Ｎウェル電極ＢＬＮＷ０に共通に接続される。同様に、ＰＭＯＳアクセストランジスタ３１０及び５１０のＮウェル領域は、導電性ビット線Ｎウェル電極ＢＬＮＷ１に共通に接続される。
【００２０】
制御キャパシタ２２０及び４２０のＮウェル領域は、導電性ワード線Ｎウェル電極ＷＬＮＷ０に共通に接続される。同様に、制御キャパシタ３２０及び５２０のＮウェル領域は、導電性ワード線Ｎウェル電極ＷＬＮＷ１に共通に接続される。
【００２１】
ここに記載のアレイ３０１は２つの行（ロウ）及び２つの列（カラム）を含むが、本発明の他の実施形態に従って他の大きさを有するアレイがインプリメントされることができることは理解されよう。
【００２２】
図４Ａ、図４Ｂ、図４Ｃは、本発明の一実施形態に従って、図３のアレイ３０１のプログラミング動作、消去動作及び読み出し動作についてそれぞれ説明している。プログラム動作は、ここで定義するように、浮遊ゲートに負電荷が付加される動作である。消去動作は、ここで定義するように、浮遊ゲートから負電荷が除去され、それによって浮遊ゲートへ正味の正電荷を生じさせる動作である。
【００２３】
プログラミングモードについては、不揮発性メモリセル２００のプログラミングに関連して説明する。プログラミングモードでは、ＮＭＯＳプログラムトランジスタ２３０のチャネル領域２３３と重複する浮遊ゲート２１６の部分の下に反転チャネルが出来る。それゆえ、浮遊ゲート２１６とＮＭＯＳプログラミングトランジスタ２３０の反転チャネルの間に大きな電圧降下がある。結果的に、電子が、ＦＮトンネル効果、直接トンネリング・メカニズムまたはその組合せによって、ｎチャネル反転層から浮遊ゲート２１６へ、ＮＭＯＳプログラミングトランジスタ２３０のゲート絶縁膜２１５を通って、トンネルする。結果的に、ＰＭＯＳアクセストランジスタ２１０の閾値電圧（ＶＴＰ）は、正方向に高くなる。
【００２４】
図４Ａは、特定の実施形態において不揮発性メモリセル２００をプログラムするために必要な具体的なプログラミング電圧を説明する表４０１である。ワード線信号ＷＬ０及びｎウェル信号ＷＬＮＷ０は１０ボルトに保持されるが、ビット線信号ＢＬ０−ＢＬ０’及びｎウェル信号ＢＬＮＷ０は５ボルトに保持される。ｐ型基板２０１は本発明の全ての実施形態及び例において常に０ボルトに保持されていることに留意されたい。プログラミング線Ｐ０は、０ボルトに保持される。これらのバイアス条件下で、ＮＭＯＳプログラムトランジスタ２３０は反転されることになる。電界が１０メガボルト／センチメートル（ＭＶ／ｃｍ）に近似しているかまたは超えている状態で、ＮＭＯＳプログラミングトランジスタ２３０のゲート絶縁膜２１５の両端間に約９ボルトの高い電圧降下が存在する。これらの条件下で、ＮＭＯＳプログラミングトランジスタ２３０の反転層内の電子は、浮遊ゲート２１６へトンネルする。浮遊ゲート２１６上に付加された電子電荷は、ＰＭＯＳアクセストランジスタ２１０の閾値電圧を正方向に上げる。
【００２５】
この例において、不揮発性メモリセル３００はプログラムされない。電子が不揮発性メモリセル３００の浮遊ゲート電極内へトンネルすることを防ぐために、プログラミング線Ｐ１は、約５ボルトの電圧に保持される。ビット線ＢＬ１−ＢＬ１’も約５ボルトの電圧に保持される。これらの条件下で、ＮＭＯＳプログラミングキャパシタ３３０での電圧降下は、ＦＮトンネル効果に必要な電圧より実質的に小さい。それゆえ、ＮＶＭセル３００内で有意な電子トンネリングは発生しない。
【００２６】
この例において、不揮発性メモリセル４００及び５００もまたプログラムされない。メモリセル４００及び５００のプログラミングを防ぐために、ワード線ＷＬ１は、５ボルトに保持される。これらのバイアス条件下で、ＮＶＭセル４００及び５００のゲート絶縁膜での最大電圧降下は４ボルト以下であり、これは、ＦＮトンネル効果に必要な電圧より実質的に小さい。それゆえ、ＮＶＭセル４００及び５００内で有意な電子トンネリングは発生しない。
【００２７】
消去動作中には、メモリセル２００の浮遊ゲートから正味の負電荷が除去され、それによってＰＭＯＳアクセストランジスタ２１０の閾値電圧を負方向に下げる。消去動作は、浮遊ゲート２１６とＰＭＯＳアクセストランジスタ２１０のソース／ドレイン領域とチャネルの間にＦＮトンネル効果を実現し、電子がトンネルして浮遊ゲート２１６から外へ出、正孔がトンネルして浮遊ゲート２１６内へ入っていく状態にする。
【００２８】
図４Ｂは、特定の実施形態において不揮発性メモリセル２００を消去するために必要な具体的な消去電圧を説明する表４０２である。ワード線信号ＷＬ０及びｎウェル信号ＷＬＮＷ０は０ボルトに保持されるが、ビット線信号ＢＬ０−ＢＬ０’及びｎウェル信号ＢＬＮＷ０は１０ボルトに保持されるが。プログラミング線Ｐ０は、０ボルトに保持される。これらのバイアス条件下で、ＰＭＯＳアクセストランジスタ２１０は反転されることになる。すなわち、ＰＭＯＳアクセストランジスタ２１０内で浮遊ゲート２１６の下に反転層が出来ることになる。電界が１０メガボルト／センチメートル（ＭＶ／ｃｍ）に近似しているかまたは超えている状態で、ＰＭＯＳアクセストランジスタ２１０のゲート絶縁膜２１５の両端間に約９ボルトの高い電圧降下が存在する。その結果、ＰＭＯＳアクセストランジスタ２１０内で電子は浮遊ゲート２１６から反転層内へトンネルすることになる。浮遊ゲート２１６上の有効な電子電荷が減少し、それによってＰＭＯＳアクセストランジスタ２１０の閾値電圧を負方向に下げる。
【００２９】
この例において、不揮発性メモリセル３００は消去されない。電子がトンネルして不揮発性メモリセル３００の浮遊ゲート電極から抜けていかないように、ビット線信号ＢＬ１−ＢＬ１’及びｎウェル信号ＢＬＮＷ１は０ボルトに保持され、ｎウェル信号ＷＬＮＷ１は５ボルトに保持され、プログラミング信号Ｐ１は０ボルトに保持される。これらの条件下で、ＰＭＯＳアクセストランジスタ３１０のゲート絶縁体での電圧降下は、ＦＮトンネル効果に必要な電圧より実質的に小さい。それゆえ、ＮＶＭセル３００内で有意な電子トンネリングは発生しない。
【００３０】
この例において、不揮発性メモリセル４００及び５００もまた消去されない。電子がトンネルして不揮発性メモリセル４００及び５００の浮遊ゲート電極から抜けていかないように、ワード線ＷＬ１は５ボルトに保持される。これらの条件下で、ＰＭＯＳアクセストランジスタ４１０及び５１０のゲート絶縁膜での電圧降下は、ＦＮトンネル効果に必要な電圧より実質的に小さい。それゆえ、ＮＶＭセル４００及び５００内で有意な電子トンネリングは発生しない。
【００３１】
読み出し動作中には、対応するワード線を通して、ＰＭＯＳアクセストランジスタのゲートに読み出し制御電圧が印加される。また、対応するビット線を通して、ＰＭＯＳアクセストランジスタのドレインにドレイン読み出し電圧が印加される。読み出し制御電圧は、ドレイン読み出し電圧と一緒に、対応するＰＭＯＳアクセストランジスタを流れる電流を生成することになる。そのような電流の量は、対応するＮＶＭセルの、プログラムまたは消去された状態に左右される。ＰＭＯＳアクセストランジスタを通過する電流が検知され、それによって対応するＮＶＭセルがプログラムまたは消去されているか否かを判定する。
【００３２】
図４Ｃは、特定の実施形態において不揮発性メモリセル２００及び３００を読み出すために必要な具体的な読み出し電圧を規定する表４０３である。ワード線ＷＬ０は、−１ボルトの電圧に保持される。ビット線信号ＢＬ０−ＢＬ１及びｎウェル信号ＢＬＮＷ０、ＢＬＮＷ１は、０．５ボルトの電圧に保持される。ビット線信号ＢＬ１−ＢＬ１’、プログラミング信号Ｐ０−Ｐ１、ｎウェル信号ＷＬＮＷ０−ＷＬＮＷ１及びｐ型基板２０１は、全て０ボルトの電圧に保持される。これらの条件下で、より大きな読み出し電流が、プログラムされたＮＶＭセルのＰＭＯＳアクセストランジスタを通って流れることになり、より小さな読み出し電流が、消去されたＮＶＭセルのＰＭＯＳアクセストランジスタを通って流れることになる。非選択ワード線ＷＬ１は、ノーマル読み出しモードで０ボルトの電圧または小さい正電圧に保持され、それによって、非選択行においてＰＭＯＳアクセストランジスタ４１０及び５１０をオフにする。ＰＭＯＳアクセストランジスタ４１０及び５１０をオフにすることで、電流がこれらのトランジスタを通ってビット線ＢＬ０及びＢＬ１へ流れ込まないようにする。結果的に、ＮＶＭセル４００及び５００は、選択ＮＶＭセル２００及び３００からのビット線信号に干渉しない。
【００３３】
図４Ａ及び図４Ｂは、不揮発性メモリセル２００のプログラミング及び消去しか示していないが、他のＮＶＭセル３００、４００及び５００の状態は変わらない。しかし、プログラミング及び消去の両動作は、セクタ方式のように実行されることができ、このとき、全てのＮＶＭセル２００、３００、４００及び５００は同時に作動させられる。例えば、セクタ方式のようなプログラミング動作は、ワード線信号ＷＬ０、ＷＬ１及びプログラミング信号Ｐ０、Ｐ１を０ボルトの電圧に設定すると同時に図４Ａの表４０１に記されている他のプログラミング電圧を維持することによって、実行されることができる。このセクタ方式のようなプログラミング動作は、アレイ３０１の全ての行及び列においてメモリセル２００、３００、４００及び５００をプログラミングするであろう。
【００３４】
同様に、セクタ方式のような消去動作は、信号ＢＬ０、ＢＬ０’、ＢＬ１、ＢＬ１’、ＢＬＮＷ０及びＢＬＮＷ１を１０ボルトに設定し、ワード線信号ＷＬ０及びＷＬ１を０ボルトに設定すると同時に図４Ｂの表４０２に記されている他の消去電圧を維持することによって、実行されることができる。このセクタ方式のような消去動作は、アレイ３０１の全ての行及び列においてメモリセル２００、３００、４００及び５００を消去するであろう。
【００３５】
図５は、本発明の代替的な実施形態に従って配置された不揮発性メモリセル２００、３００、４００及び５００の２×２アレイ５０１の回路図である。
【００３６】
アレイ５０１内では、ＰＭＯＳアクセストランジスタ２１０及び４１０のソース領域は、ビット線ＢＬ０に共通に接続され、ＰＭＯＳアクセストランジスタ２１０及び３１０のドレイン領域は、ビット線ＢＬ０’に共通に接続される。ＰＭＯＳアクセストランジスタ３１０及び５１０のソース領域は、ビット線ＢＬ１に共通に接続され、ＰＭＯＳアクセストランジスタ４１０及び５１０のドレイン領域は、ビット線ＢＬ１’に共通に接続される。
【００３７】
ワード線ＷＬ０、ＷＬ１及びプログラミング線Ｐ０、Ｐ１は、アレイ３０１（図３）について上記したのと同じ方法でメモリセル２００、３００、４００及び５００に接続される。
【００３８】
ＰＭＯＳアクセストランジスタ２１０及び３１０に対応するＮウェル領域は、ｎウェルバイアス信号ＢＬＮＷ０を受信するように結合される。同様に、ＰＭＯＳアクセストランジスタ４１０及び５１０に対応するＮウェル領域は、ｎウェルバイアス信号ＢＬＮＷ１を受信するように結合される。
【００３９】
ＰＭＯＳ制御キャパシタ２２０及び３２０に対応するＮウェル領域は、ｎウェルバイアス信号ＷＬＮＷ０を受信するように結合される。同様に、ＰＭＯＳ制御キャパシタ４２０及び５２０に対応するＮウェル領域は、ｎウェルバイアス信号ＷＬＮＷ１を受信するように結合される。アレイ３０１と同じように、アレイ５０１は、他の大きさのアレイをインプリメントするように変更されることができる。
【００４０】
図６Ａ及び図６Ｂは、それぞれ、本発明の一実施形態に従ってアレイ５０１のプログラム動作及び消去動作を規定する表である。
【００４１】
図６Ａは、本発明の一実施形態に従ってメモリセル２００をプログラムするために用いられる種々の電圧を説明する表６０１である。ワード線信号ＷＬ０及びＮウェルバイアス信号ＷＬＮＷ０は、共に約１０ボルトの電圧に保持される。ビット線ＢＬ０−ＢＬ０’、ＢＬ１−ＢＬ１’及びｎウェルバイアス信号ＢＬＮＷ０は、全て約５ボルトの電圧に保持される。プログラム信号Ｐ０は、０ボルトに保持される。これらのバイアス条件下で、ＮＭＯＳプログラムトランジスタ２３０内で浮遊ゲート２１６の下に反転層が出来ることになり、ＮＭＯＳプログラミングトランジスタ２３０のゲート絶縁膜２１５の両端間に約９ボルトの高い電圧降下が存在する（このとき、浮遊ゲート２１６の電圧は高い）。このバイアス方式は、電子をＮＭＯＳプログラムトランジスタ２３０の反転チャネルから浮遊ゲート電極２１６内へトンネルさせ、それによってＰＭＯＳアクセストランジスタ２１０の閾値電圧（ＶＴＰ）を正方向に高くする。
【００４２】
プログラミング信号Ｐ１は約５ボルトの電圧に保持され、それによって、メモリセル３００がプログラムされないようにしている。ワード線信号ＷＬ１及びｎウェルバイアス信号ＷＬＮＷ１は共に０ボルトに保持され、ｎウェルバイアス信号ＢＬＮＷ１は５ボルトに保持され、それによって、メモリセル４００及び５００がプログラムされないようにしている。すなわち、メモリセル３００、４００及び５００は、表６０１のバイアス条件下では、各メモリセルのゲート絶縁膜の両端間により著しく小さい電圧降下（４〜５ボルト）を示すが、それは、キャリヤが各メモリセルのゲート絶縁膜を越えてトンネルしないようにする。
【００４３】
図６Ｂは、本発明の一実施形態に従ってメモリセル２００、３００、４００及び５００を同時に消去するために用いられる種々の電圧を説明する表６０２である。ワード線信号ＷＬ０−ＷＬ１及びｎウェルバイアス電圧ＷＬＮＷ０、ＷＬＮＷ１は、０ボルトに保持される。ビット線信号ＢＬ０、ＢＬ０’、ＢＬ１、ＢＬ１’及びｎウェルバイアス電圧ＢＬＮＷ０、ＢＬＮＷ１は、１０ボルトに保持される。プログラミング線Ｐ０及びＰ１は、０ボルトに保持される。これらのバイアス条件下で、ＰＭＯＳアクセストランジスタ２１０、３１０、４１０及び５１０の浮遊ゲートの下に反転チャネルが出来る。その上、これらのトランジスタの浮遊ゲートが低電圧に保持されている状態で、不揮発性メモリセル２００、３００、４００及び５００の各々では、ＰＭＯＳアクセストランジスタ２１０、３１０、４１０及び５１０のゲート絶縁膜の両端間に約９ボルトの電圧降下が生じる。結果的に、電子は、浮遊ゲートからＰＭＯＳアクセストランジスタ２１０、３１０、４１０及び５１０の反転チャネルへトンネルし、それによってＰＭＯＳアクセストランジスタ２１０、３１０、４１０及び５１０の閾値電圧（ＶＴＰ）を正方向に高くする。
【００４４】
アレイ５０１のメモリセルは、上表４０３（図４Ｃ）において規定された同じ読み出しバイアス電圧を用いて読み出されることができる。
【００４５】
図７は、本発明の別の実施形態に従って配置された不揮発性メモリセル２００、３００、４００及び５００の２×２アレイ７０１の回路図である。
【００４６】
アレイ７０１内で、ワード線ＷＬ０、ＷＬ１、ビット線ＢＬ０、ＢＬ０’、ＢＬ１、ＢＬ１’及びｎウェルバイアス線ＢＬＮＷ０、ＢＬＮＷ１、ＷＬＮＷ０、ＷＬＮＷ１は、アレイ３０１（図３）について上記したのと同じ方法でメモリセル２００、３００、４００及び５００に接続される。しかしながら、プログラミング線Ｐ０はＮＭＯＳプログラミングトランジスタ２３０及び３３０のソース／ドレイン領域に接続されるが、プログラミング線Ｐ１はＮＭＯＳプログラミングトランジスタ４３０及び５３０のソース／ドレイン領域に接続される。それゆえ、アレイ７０１の接続は、アレイ７０１のプログラム線Ｐ０−Ｐ１が関連ワード線ＷＬ０−ＷＬ１に平行に接続されている点を除き、アレイ３０１の接続と類似している。アレイ３０１と同じように、アレイ７０１は、他の大きさのアレイをインプリメントするように変更されることができる。
【００４７】
図８Ａは、本発明の一実施形態に従ってアレイ７０１のプログラム動作を規定する。
【００４８】
図８Ａは、本発明の一実施形態に従って全てのメモリセル２００、３００、４００及び５００をプログラムするために用いられる種々の電圧を説明する表８０１である。ワード線信号ＷＬ０−ＷＬ１、ビット線信号ＢＬ０−ＢＬ０’、ＢＬ１−ＢＬ１’及びｎウェル信号ＷＬＮＷ０、ＷＬＮＷ１、ＢＬＮＷ０、ＢＬＮＷ１は、全て約１０ボルトの電圧に保持される。プログラム信号Ｐ０及びＰ１は、０ボルトに保持される。これらのバイアス条件下で、ＮＭＯＳプログラムトランジスタ２３０、３３０、４３０及び５３０内で浮遊ゲートの下に反転層が出来、これらのＮＭＯＳプログラミングトランジスタのゲート絶縁膜の両端間に約９ボルトの高い電圧降下が存在する（このとき、浮遊ゲート２１６の電圧は高い）。このバイアス方式は、電子をＮＭＯＳプログラムトランジスタ２３０、３３０、４３０及び５３０の反転チャネルから浮遊ゲート電極内へトンネルさせ、それによってＰＭＯＳアクセストランジスタ２１０の閾値電圧（ＶＴＰ）を正方向に高くする。
【００４９】
ここに記載の実施形態において、アレイ７０１におけるメモリセル２００、３００、４００及び５００は、セクタ方式のようにプログラムされるが、セル毎に（cell-by-cell basis）消去される。一実施形態において、アレイ７０１のメモリセル２００は、表４０２（図４Ａ）に規定されているのと同じバイアス電圧を用いて消去される。これらのバイアス条件下で、浮遊ゲート２１６とＰＭＯＳアクセストランジスタ２１０の反転層の間に約９ボルトの高電圧が発生する。それゆえ、電子は浮遊ゲート２１６からＰＭＯＳアクセストランジスタ２１０の反転層へトンネルし、正孔は逆方向にトンネルする。その結果、ＰＭＯＳアクセストランジスタ２１０の閾値電圧は正方向に高くなる。非選択メモリセル３００、４００及び５００では、各メモリセルのゲート絶縁膜の両端間により著しく小さい電圧降下（５ボルト以下）が起こり、それによってキャリヤが各メモリセルのゲート絶縁膜を越えてトンネルしないようにする。
【００５０】
この実施形態の変形形態において、プログラミング線Ｐ１は５ボルトの電圧に保持され、それによってＰＭＯＳアクセストランジスタ４１０のゲート絶縁体の電圧を低下させる。
【００５１】
アレイ７０１のメモリセルは、表４０３（図４Ｃ）において説明されているものと同じ読み出しバイアス電圧を用いて読み出される。
【００５２】
別の一連の実施形態に従って、セル２００のＮＭＯＳプログラミングトランジスタ２３０はアクセストランジスタとして用いられるが、ＰＭＯＳアクセストランジスタ２１０は消去トランジスタ（または消去キャパシタ）として用いられる。図９、図１１及び図１３は、それぞれ、２×２アレイ９０１、１１０１及び１３０１の回路図であり、これらはメモリセルトランジスタをこのように用いる。
【００５３】
図９は、アレイ９０１の回路図であるが、それはアレイ３０１（図３）と同様の方法で構成され、アレイ３０１のＰＭＯＳアクセストランジスタ及びＮＭＯＳプログラミングトランジスタが、それぞれ、ＰＭＯＳ消去トランジスタ及びＮＭＯＳアクセストランジスタになるように場所を交換している。さらに具体的に言えば、アレイ９０１において、ＮＭＯＳアクセストランジスタ２３０及び４３０はビット線ＢＬ０−ＢＬ０’に接続されるが、ＮＭＯＳアクセストランジスタ３３０及び５３０はビット線ＢＬ１−ＢＬ１’に接続される。ＰＭＯＳ消去トランジスタ２１０及び４１０のソース／ドレイン領域は、消去線Ｅ０に共通に結合されるが、ＰＭＯＳ消去トランジスタ３１０及び５１０のソース／ドレイン領域は、消去線Ｅ１に共通に結合される。ＰＭＯＳ消去トランジスタ２１０及び４１０のＮウェル領域は、ｎウェルバイアス線ＥＮＷ０に共通に結合されるが、ＰＭＯＳ消去トランジスタ３１０及び５１０のＮウェル領域は、ｎウェルバイアス線ＥＮＷ１に共通に結合される。ＰＭＯＳキャパシタ２２０、３２０、４２０及び５２０は、アレイ９０１及び３０１における方法と同じ方法で接続される。
【００５４】
図１０Ａ、図１０Ｂ及び図１０Ｃは、それぞれ、本発明の一実施形態に従ってアレイ９０１のプログラム動作、消去動作及び読み出し動作を規定する表である。
【００５５】
図１０Ａは、本発明の一実施形態に従ってアレイ９０１のメモリセル２００をプログラムするために用いられる種々の電圧を説明する表１００１である。ワード線信号ＷＬ０及びＮウェルバイアス信号ＷＬＮＷ０−ＷＬＮＷ１は、約１０ボルトの電圧に保持される。ワード線ＷＬ１、ビット線ＢＬ１−ＢＬ１’、消去線Ｅ０−Ｅ１及びｎウェルバイアス信号ＥＮＷ０−ＥＮＷ１は、全て約５ボルトの電圧に保持される。ビット線ＢＬ０−ＢＬ０’は、０ボルトに保持される。これらのバイアス条件下で、ＮＭＯＳプログラムトランジスタ２３０内で浮遊ゲート２１６の下に反転層が出来、ＮＭＯＳアクセストランジスタ２３０のゲート絶縁膜２１５の両端間に約９ボルトの高い電圧降下が存在する（このとき、浮遊ゲート２１６の電圧は高い）。このバイアス方式は、電子をＮＭＯＳアクセストランジスタ２３０の反転チャネルから浮遊ゲート電極２１６内へトンネルさせ、それによってＮＭＯＳアクセストランジスタ２１０の閾値電圧（ＶＴＮ）を正方向に上げる。メモリセル３００、４００及び５００は、表１００１のバイアス条件下で各メモリセルのゲート絶縁膜の両端間により著しく小さい電圧降下（４〜５ボルト）を示すが、それは、キャリヤが各メモリセルのゲート絶縁膜を越えてトンネルしないようにする。
【００５６】
図１０Ｂは、本発明の一実施形態に従ってアレイ９０１のメモリセル２００を消去するために用いられる種々の電圧を説明する表１００２である。ワード線信号ＷＬ０、ビット線信号ＢＬ０、ＢＬ０’、ＢＬ１、ＢＬ１’、消去信号Ｅ１及びｎウェルバイアス信号ＥＮＷ１は、０ボルトに保持される。ワード線信号ＷＬ１及びｎウェルバイアス電圧ＷＬＮＷ０、ＷＬＮＷ１は、５ボルトに保持される。消去信号Ｅ０及びｎウェルバイアス信号ＥＮＷ０は、共に１０ボルトに保持される。これらのバイアス条件下で、ＰＭＯＳ消去トランジスタ２１０の浮遊ゲートの下に反転チャネルが出来、ＰＭＯＳ消去トランジスタ２１０のゲート絶縁膜の両端間に約９ボルトの電圧降下が存在する（浮遊ゲート２１６が低電圧に保持されている状態で）。結果的に、電子は、浮遊ゲートからＰＭＯＳ消去トランジスタ２１０の反転チャネルへトンネルし、それによってＮＭＯＳアクセストランジスタ２３０の閾値電圧（ＶＴＮ）を負方向に低くする。
【００５７】
図１０Ｃは、特定の実施形態においてアレイ９０１の不揮発性メモリセル２００及び３００を読み出すために用いられる種々の電圧を説明する表１００３である。ワード線ＷＬ０及びｎウェルバイアス電圧ＷＬＮＷ０、ＷＬＮＷ１は、１ボルトの電圧に保持される。ビット線信号ＢＬ０及びＢＬ１は、０．５ボルトの電圧に保持される。ワード線信号ＷＬ１、ビット線信号ＢＬ０’、ＢＬ１’、消去信号Ｅ０、Ｅ１及びｎウェルバイアス信号ＥＮＷ０、ＥＮＷ１は、全て０ボルトの電圧に保持される。これらの条件下で、より大きな読み出し電流が、消去されたＮＶＭセルのＮＭＯＳアクセストランジスタを通って流れることになり、より小さな読み出し電流が、プログラムされたＮＶＭセルのＮＭＯＳアクセストランジスタを通って流れることになる。非選択ワード線ＷＬ１は０ボルトの電圧に保持され、それによって、非選択行のＮＭＯＳアクセストランジスタ４１０及び５１０をオフにする。
【００５８】
図１１は、アレイ１１０１の回路図であるが、それはアレイ５０１（図５）と同様の方法で構成され、アレイ５０１のＰＭＯＳアクセストランジスタ及びＮＭＯＳプログラミングトランジスタが、それぞれ、ＰＭＯＳ消去トランジスタ及びＮＭＯＳアクセストランジスタになるように場所を交換している。さらに具体的に言えば、アレイ１１０１において、ＮＭＯＳアクセストランジスタ２３０及び４３０のソースはビット線ＢＬ０に接続され、ＮＭＯＳアクセストランジスタ３３０及び５３０のソースはビット線ＢＬ１に接続される。ＮＭＯＳアクセストランジスタ２３０及び３３０のドレインはビット線ＢＬ０’に接続されるが、ＮＭＯＳアクセストランジスタ４３０及び５３０のドレインはビット線ＢＬ１’に接続される。ＰＭＯＳ消去トランジスタ２１０及び４１０のソース／ドレイン領域は、消去線Ｅ０に共通に結合されるが、ＰＭＯＳ消去トランジスタ３１０及び５１０のソース／ドレイン領域は、消去線Ｅ１に共通に結合される。ＰＭＯＳ消去トランジスタ２１０及び３１０のＮウェル領域は、ｎウェルバイアス線ＥＮＷ０に共通に結合されるが、ＰＭＯＳ消去トランジスタ４１０及び５１０のＮウェル領域は、ｎウェルバイアス線ＥＮＷ１に共通に結合される。ＰＭＯＳキャパシタ２２０、３２０、４２０及び５２０は、アレイ１１０１及び５０１における方法と同じ方法で接続される。
【００５９】
図１２Ａ及び図１２Ｂは、それぞれ、本発明の一実施形態に従ってアレイ１１０１のプログラム動作及び消去動作を規定する表である。
【００６０】
図１２Ａは、本発明の一実施形態に従ってアレイ１１００の全てのメモリセルをプログラムするために用いられる種々の電圧を説明する表１２０１である。ワード線信号ＷＬ０、ＷＬ１、消去信号Ｅ０−Ｅ１、ｎウェルバイアス信号ＷＬＮＷ０−ＷＬＮＷ１及びＥＮＷ０−ＥＮＷ１は、全て約１０ボルトの電圧に保持される。ビット線ＢＬ０−ＢＬ０’及びＢＬ１−ＢＬ１’は、全て０ボルトに保持される。これらのバイアス条件下で、ＮＭＯＳアクセストランジスタ２３０、３３０、４３０及び５３０の浮遊ゲートの下に反転層が出来、これらのＮＭＯＳアクセストランジスタのゲート絶縁膜の両端間に約９ボルトの高電圧降下が存在する（このとき、浮遊ゲート２１６の電圧は高い）。このバイアス方式は、電子をＮＭＯＳアクセストランジスタの反転チャネルから浮遊ゲート電極内へトンネルさせ、それによってＮＭＯＳアクセストランジスタの閾値電圧（ＶＴＮ）を正方向に上げる。
【００６１】
図１２Ｂは、本発明の一実施形態に従ってアレイ１１００のメモリセル２００を消去するために用いられる種々の電圧を説明する表１２０２である。ワード線信号ＷＬ０、ビット線信号ＢＬ０−ＢＬ０’、ＢＬ１−ＢＬ１’及びｎウェルバイアス信号ＷＬＮＷ０は、全て０ボルトに保持される。ワード線ＷＬ１、ｎウェルバイアス信号ＷＬＮＷ１及び消去信号Ｅ１は、全て約５ボルトの電圧に保持される。消去信号Ｅ０及びｎウェルバイアス信号ＥＮＷ０−ＥＮＷ１は、約１０ボルトの電圧に保持される。
【００６２】
これらのバイアス条件下で、ＰＭＯＳ消去トランジスタ２１０の浮遊ゲートの下に反転層が出来、浮遊ゲートノード２１６とＰＭＯＳの反転チャネル消去トランジスタ２１０の間に高電圧（〜９ボルト）が発生する。これは、浮遊ゲート２１６からＰＭＯＳのチャネル消去トランジスタ２１０内への電子のトンネリング及びＰＭＯＳ消去トランジスタ２１０の反転層から浮遊ゲート２１６内への正孔のトンネリングを生じさせ、それによってＮＭＯＳアクセストランジスタ２３０の閾値電圧（ＶＴＮ）を負方向に低くする。
【００６３】
消去信号Ｅ１は約５ボルトの電圧に保持され、それによってメモリセル３００が消去されないようにする。ワード線信号ＷＬ１及びｎウェルバイアス信号ＷＬＮＷ１は共に５ボルトに保持され、ｎウェルバイアス信号ＢＬＮＷ１は５ボルトに保持され、それによってメモリセル４００及び５００が消去されないようにする。
【００６４】
アレイ１１０１からの読み出し動作は、図１０Ｃの表１００３に記載のものと実質的に同じ読み出しバイアス電圧を用いて行われる。唯一の違いは、アレイ１１０１から読み出されるとき、読み出されていない行に関連するｎウェルバイアス信号（例えばＷＬＮＷ１）は（表１００３の１ボルトとは対照的に）０ボルトに保持されることである。
【００６５】
図１３は、本発明の別の実施形態に従って配置された不揮発性メモリセル２００、３００、４００及び５００の２×２アレイ１３０１の回路図である。
【００６６】
アレイ１３０１内で、ワード線ＷＬ０、ＷＬ１及びビット線ＢＬ０、ＢＬ０’、ＢＬ１、ＢＬ１’は、アレイ９０１（図９）について上記したのと同じ方法でメモリセル２００、３００、４００及び５００に接続される。しかし、消去線Ｅ０はＰＭＯＳ消去トランジスタ２１０及び３１０のソース／ドレイン領域に接続されるが、消去線Ｅ１はＰＭＯＳ消去トランジスタ４１０及び５１０のソース／ドレイン領域に接続される。同様に、ＰＭＯＳ消去トランジスタ２１０及び３１０のＮウェル領域は、ｎウェルバイアス信号ＥＮＷ０を受信するように共通に接続されるが、ＰＭＯＳ消去トランジスタ４１０及び５１０のＮウェル領域は、ｎウェルバイアス信号ＥＮＷ１を受信するように共通に接続される。ＰＭＯＳキャパシタ２２０及び３２０のＮウェル領域は、ｎウェルバイアス信号ＷＬＮＷ０を受信するように共通に接続されるが、ＰＭＯＳキャパシタ４２０及び５２０のＮウェル領域は、ｎウェルバイアス信号ＷＬＮＷ１を受信するように共通に接続される。それゆえ、アレイ１３０１の接続は、アレイ１３０１の消去線及びｎウェルバイアス線が関連ワード線ＷＬ０−ＷＬ１に平行に延在している点を除き、アレイ９０１の接続と類似している。アレイ９０１と同じように、アレイ１３０１は、他の大きさのアレイをインプリメントするように変更されることができる。
【００６７】
図１４Ａ及び図１４Ｂは、それぞれ、本発明の一実施形態に従ってアレイ１３０１のプログラム動作及び消去動作を規定する表である。
【００６８】
図１４Ａは、本発明の一実施形態に従ってアレイ１１００の全てのメモリセルをプログラムするために用いられる種々の電圧を説明する表１４０１である。ワード線信号ＷＬ０及びｎウェルバイアス信号ＷＬＮＷ０は、約１０ボルトの電圧に保持される。ビット線信号ＢＬ１−ＢＬ１’、消去信号Ｅ０及びｎウェルバイアス信号ＥＮＷ０は、全て約５ボルトの電圧に保持される。ワード線信号ＷＬ１、ビット線信号ＢＬ０−ＢＬ０’、消去信号Ｅ１及びｎウェルバイアス信号ＷＬＮＷ１、ＥＮＷ１は、全て０ボルトに保持される。
【００６９】
これらのバイアス条件下で、浮遊ゲート２１６とアクセストランジスタ２３０の反転チャネルの間に約９ボルトの高電圧が発生し、それによって、ＮＭＯＳアクセストランジスタ２３０の反転チャネルにおける電子を、ゲート絶縁膜２１５を介して浮遊ゲート２１６内へトンネルさせ、それによってＮＭＯＳアクセストランジスタ２３０の閾値電圧を正方向に上げる。これらのバイアス電圧はまた、メモリセル３００、４００及び５００においてゲート絶縁膜に印加される電圧を制限することによってこれらのセルにおけるチャネリングを防ぐ。
【００７０】
図１４Ｂは、本発明の一実施形態に従ってアレイ１３０１のメモリセル２００、３００、４００及び５００を消去するために用いられる種々の電圧を説明する表１４０２である。ワード線信号ＷＬ０、ＷＬ１、ビット線ＢＬ０−ＢＬ０’、ＢＬ１−ＢＬ１’及びｎウェルバイアス信号ＷＬＮＷ０−ＷＬＮＷ１は、全て０ボルトに保持される。消去信号Ｅ０−Ｅ１及びｎウェルバイアス信号ＥＮＷ０−ＥＮＷ１は、全て約１０ボルトの電圧に保持される。これらのバイアス条件下で、電子は、メモリセル２００、３００、４００及び５００の浮遊ゲートからＰＭＯＳ消去トランジスタ２１０、３１０、４１０及び５１０の反転チャネルへトンネルする（そして正孔は逆方向にトンネルする）。結果的に、ＮＭＯＳアクセストランジスタ２３０、３３０、４３０及び５３０の閾値電圧は全て負方向に低くなる。
【００７１】
アレイ１３０１からの読み出し動作は、アレイ１１０１を読み出すために用いられるのと同じ読み出しバイアス電圧を用いて行われる。
【００７２】
本発明について種々の実施形態に関連して説明してきたが、これらの実施形態の変更は当業者に明白であることを理解されたい。それゆえ、本発明は、特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施形態に基づく不揮発性メモリセルの上面配置図。
【図２Ａ】切断線Ａ−Ａに沿った図１の不揮発性メモリセルの断面図。
【図２Ｂ】切断線Ｂ−Ｂに沿った図１の不揮発性メモリセルの断面図。
【図２Ｃ】切断線Ｃ−Ｃに沿った図１の不揮発性メモリセルの断面図。
【図３】本発明の一実施形態に従って図１の不揮発性メモリセルを用いて作られた２×２アレイの回路図。
【図４Ａ】本発明の一実施形態に従って図３のアレイのプログラミング動作を規定する表。
【図４Ｂ】本発明の一実施形態に従って図３のアレイの消去動作を規定する表。
【図４Ｃ】本発明の一実施形態に従って図３のアレイの読み出し動作を規定する表。
【図５】本発明の別の実施形態に従って図１の不揮発性メモリセルを用いて作られた２×２アレイの回路図。
【図６Ａ】本発明の一実施形態に従って図５のアレイのプログラミング動作を規定する表。
【図６Ｂ】本発明の一実施形態に従って図５のアレイの消去動作を規定する表。
【図７】本発明の更に別の実施形態に従って図１の不揮発性メモリセルを用いて作られた２×２アレイの回路図。
【図８Ａ】本発明の一実施形態に従って図７のアレイのプログラミング動作を規定する表。
【図８Ｂ】本発明の一実施形態に従って図７のアレイの消去動作を規定する表。
【図９】本発明の代替的な実施形態の不揮発性メモリセルを用いて作られた２×２アレイの回路図。
【図１０Ａ】本発明の一実施形態に従って図９のアレイのプログラミング動作を規定する表。
【図１０Ｂ】本発明の一実施形態に従って図９のアレイの消去動作を規定する表。
【図１０Ｃ】本発明の一実施形態に従って図９のアレイの読み出し動作を規定する表。
【図１１】本発明の別の実施形態に従って図９の不揮発性メモリセルを用いて作られた２×２アレイの回路図。
【図１２Ａ】本発明の一実施形態に従って図１１のアレイのプログラミング動作を規定する表。
【図１２Ｂ】本発明の一実施形態に従って図１１のアレイの消去動作を規定する表。
【図１３】本発明の更に別の実施形態に従って図９の不揮発性メモリセルを用いて作られた２×２アレイの回路図。
【図１４Ａ】本発明の一実施形態に従って図１３のアレイのプログラム動作を規定する表。
【図１４Ｂ】本発明の一実施形態に従って図１３のアレイの消去動作を規定する表。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【国際調査報告】
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