(57)【要約】本発明の実施形態は、メモリとメモリスタッキングアプリケーションのための構成可能な入力および／または出力に関する。より具体的には、本発明の実施形態は、特定の信号により有効化用に構成された回路と、特定の信号を受信するように構成された入力ピンと、入力ピンから回路への信号パスを選択的に指定するように構成されたパスセレクタとを持つダイを含むメモリデバイスを含む。【選択図】図７
2009522782.tif 000002
【特許請求の範囲】
【請求項１】
制御信号によって有効化されるように構成された回路を持つダイと、
前記制御信号を受信するように構成された入力ピンと、
前記入力ピンと前記回路との間に配置され、前記入力ピンから前記回路への信号パスを選択するように構成されたパスセレクタと、
を含むメモリデバイス。
【請求項２】
前記制御信号がチップセレクト信号であることを特徴とする、請求項１のメモリデバイス。
【請求項３】
前記パスセレクタがマルチプレクサを含むことを特徴とする、請求項１のメモリデバイス。
【請求項４】
ヒューズを含むパスセレクタ制御回路を含み、ここで前記パスセレクタ制御回路は前記パスセレクタを制御するように構成されることを特徴とする、請求項１のメモリデバイス。
【請求項５】
前記パスセレクタ制御回路が、ヒューズがとぶ時にhigh信号を供給するように構成されることを特徴とする、請求項４のメモリデバイス。
【請求項６】
前記パスセレクタ制御回路が、アンチヒューズがとぶ時にlow信号を供給するように構成されることを特徴とする、請求項４のメモリデバイス。
【請求項７】
複数のダイを含むメモリを含む請求項１のメモリデバイス。
【請求項８】
複数のメモリデバイスを含むダイスタックと、
前記複数のメモリデバイス内に配置された複数のピンであって、前記複数のピンの各々は複数の信号のうちの少なくとも一つを受信するように構成されることを特徴とするピンと、
前記複数のメモリデバイスの各々の中に配置された複数の回路であって、前記複数の回路の各々が前記複数の信号の制御信号によって有効化されるように構成されることを特徴とする回路と、
前記複数の回路の各々を有効にする前記制御信号に基づいて、前記複数のピンと前記複数の回路との間の通信結合を選択的に提供するように構成された複数のパスセレクタと、を含むメモリモジュール。
【請求項９】
前記メモリモジュールがデュアルインラインメモリモジュール（DIMM）を含むことを特徴とする、請求項８のメモリモジュール。
【請求項１０】
前記複数のメモリデバイスの各々が、ダイナミックランダムアクセスメモリ（DRAM）デバイスを含むことを特徴とする、請求項８のメモリモジュール。
【請求項１１】
前記複数の信号がチップセレクト信号、クロックイネーブル信号、オン‐ダイターミネーション信号、キャリブレーション信号を含むことを特徴とする、請求項８のメモリモジュール。
【請求項１２】
前記複数のパスセレクタが少なくとも一つのマルチプレクサを含むことを特徴とする、請求項８のメモリモジュール。
【請求項１３】
前記複数のパスセレクタが、ヒューズもしくはアンチヒューズを含む少なくとも一つのパスセレクタ制御回路を含み、前記パスセレクタ制御回路は前記パスセレクタを制御するように構成されることを特徴とする、請求項８のメモリモジュール。
【請求項１４】
前記パスセレクタ制御回路は前記ヒューズがとぶ時にhigh信号を供給するように構成されることを特徴とする、請求項１３のメモリモジュール。
【請求項１５】
前記パスセレクタ制御回路は前記アンチヒューズがとぶ時にlow信号を供給するように構成されることを特徴とする、請求項１３のメモリモジュール。
【請求項１６】
プロセッサと、
前記プロセッサに結合されたメモリシステムであって、
メモリコントローラ、
制御信号によって有効化されるように構成される回路を持つメモリデバイス、
前記メモリデバイス内に配置され、前記制御信号を受信するように構成された入力ピン、
前記入力ピンと前記回路との間に配置され、前記入力ピンから前記回路への信号パスを選択するように構成されるパスセレクタ、
を含むメモリシステムと、
を含むコンピュータシステム。
【請求項１７】
前記メモリデバイスがダイナミックランダムアクセスメモリ（DRAM）デバイスを含むことを特徴とする、請求項１６のメモリシステム。
【請求項１８】
前記制御信号がチップセレクト信号を含むことを特徴とする、請求項１６のメモリシステム。
【請求項１９】
前記制御信号がインバースチップセレクト信号を含むことを特徴とする、請求項１６のメモリシステム。
【請求項２０】
前記パスセレクタがヒューズ制御パスセレクタを含むことを特徴とする、請求項１６のメモリシステム。
【請求項２１】
前記ヒューズ制御パスセレクタがアンチヒューズを含むことを特徴とする、請求項２０のメモリシステム。
【請求項２２】
メモリダイの各々の中にパスセレクタを持つ複数のメモリダイを提供するステップと、
回路への通信パスを、各メモリダイベースの前記回路の有効化要件内において有効にするステップと、
を含むメモリの製造方法。
【請求項２３】
リディストリビューション層を提供することなく前記ダイをスタッキングするステップを含む、請求項２２の方法。
【請求項２４】
前記パスセレクタがヒューズ制御パスセレクタを含むことを特徴とする、請求項２３の方法。
【請求項２５】
ダイスタックを形成するために前記複数のダイの各々をスタッキングするステップを含む、請求項２３の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に、構成可能な入力と出力（I/O）を持つスタックダイ構造を持つメモリデバイスに関する。具体的な実施形態は、ウェハ間相互接続（through wafer interconnects：TWI）もしくはエッジボンディングを可能にするのにリディストリビューション層（再配線層、redistribution layer：RDL）を必要としないスタックダイ構造に関する。実に本発明の実施形態は、特定のスタッキング要求に対して各ダイの構成を可能にするパスセレクタ（path selector）を組み込むダイに関する。
【背景技術】
【０００２】
この項は、下記で記載および／または請求される、本発明の様々な態様に関連し得る技術の様々な態様を読者に紹介することを意図する。この考察は、本発明の様々な態様のよりよい理解を容易にするために、読者に背景情報を提供するのに役立つと考えられる。従って、当然のことながらこれらの記述はこの観点で読まれるべきであり、先行技術の承認として読まれるべきではない。
【０００３】
処理速度、システムの利用に対する柔軟性、サイズ制限は、通常はコンピュータシステムとシステムコンポーネントを開発する任務を負う設計技師によって検討される。コンピュータシステムは、通常は複数のメモリデバイスを含み、このメモリデバイスは、プログラムとデータを保存するために使用されてもよく、またプロセッサや周辺機器などの他のシステムコンポーネントにアクセス可能であってもよい。通常は、メモリデバイスはデュアルインラインメモリモジュール（DIMM）などのメモリモジュールを形成するためにグループ化される。コンピュータシステムは、システムの記憶容量を増すために多数のモジュールを内蔵し得る。
【０００４】
ダイスタッキングは、限られたパッケージ空間内で増加したメモリ記憶容量の要求を満たすための強力なツールとして近年現れた。ダイスタッキングは、一つの半導体パッケージ内で複数のチップを順次上部にのせていく処理過程を含む。一つのパッケージ内にいくつかの垂直に積み重ねられたチップもしくはダイを持つパッケージ（すなわちダイスタッキング）は、ダイスタックが、その上に配置される基板もしくはプリント回路基板上の所定のフットプリント内に配置することができるメモリの量を有利に増加させる。さらに、ダイスタッキングは、チップからチップへのより短いルーティング相互接続を可能にし、それによってチップ間の信号速度の増加、ノイズの減少、クロストークの減少を可能にする。ダイスタッキングの別の利点は、プリント回路基板上に配置される必要があるコンポーネントの数が少なくなるので、プリント回路基板アセンブリへの表面実装が簡略化されることである。
【０００５】
システムサイズが減少し続ける一方で、処理要求と記憶容量は増え続けるので、ダイスタッキングは種々のメモリ構造にとってますます有用になっている。例えば、ダイナミックランダムアクセスメモリ（DRAM）構造の要求としては、密度を増加させるかもしくはI/O幅を増加させるために、ダイを積み重ねることが好ましく、あるいは必要でさえある可能性がある。現在のスタッキング技術は、一般的に、ウェハ間相互接続（TWI）もしくはエッジボンディングを可能にするために、各DRAM上にリディストリビューション層（RDL）を含むことを必要とする。そのようなRDLを含むことはコストを増加させることに注目すべきである。さらに、RDLを含むことは一般的に、特定のスタック要素に対して特殊的に構成されたダイがダイスタック内で使用されることを必要とする。実に、各特定のダイに対してスタッキング要求に適応させるために、ダイスタックの各層は通常、異なるRDL構造を持つことになる。
【０００６】
本発明の実施形態は、上述の問題の一つ以上に対処し得る。
【発明の開示】
【０００７】
構成可能なI/Oをスタックダイに提供し実装するための技術が提供される。特に本技術の実施形態は、スタックダイの入力信号をパスセレクタを用いて構成可能にすることを含み、これは特定のスタッキング要求として望まれるように構成できる。例えば、パスセレクタはTWIと結合されてもよく、また、スタック内のダイそれぞれが正しい制御信号を受信するように、特定のダイスタックに対するスタッキング要求に適合することができてもよい。パスセレクタは、（例えばマルチプレクサを介して）信号パスを構築するように、複数の信号の一つを指定するパスセレクタ制御回路を使用することができてもよい。I/O信号は、幅広いI/O構成を可能にするバイト間で構成可能であることに注目すべきである。
【発明を実施するための最良の形態】
【０００８】
本発明の一つ以上の特定の実施形態が下記に記載される。これらの実施形態の簡潔な説明を提供するために、実際の実施例の全ての特徴は明細書に記載しない。当然のことながら、そのようないかなる実際の実施例の開発においても、任意の工業技術もしくは設計プロジェクトにおけるように、システム関連およびビジネス関連の制約の順守など、実施例によって異なり得る開発者の特定の目的を実現するために、多くの実施例特有の判断がなされるはずである。さらに、当然のことながらそのような開発努力は複雑で時間のかかるものとなり得るが、それでもなお、この開示の利益を得る当業者にとっては、設計、製造、加工のルーチンワークを行うこととなり得る。
【０００９】
では次に図について見るが、最初に図１を参照すると、参照番号10で大まかに示される例示的なプロセッサベースシステムを描写するブロック図が示される。システム10は、コンピュータ、ポケットベル、携帯電話、電子手帳、制御回路などの様々な種類のいずれであってもよい。典型的なプロセッサベースシステムでは、マイクロプロセッサなどの一つ以上のプロセッサ12が、システム10のシステム機能と要求の処理を制御する。
【００１０】
システム10は通常は電源14を含む。例えば、システム10が携帯用システムの場合、電源14は永久電池、交換式電池、および／または充電式電池を含むと有利である。システム10が例えば壁のコンセントに差し込めるように、電源14はACアダプターも含むことがある。電源14はまた、システム10が例えば自動車のシガレットライターに差し込めるように、DCアダプターを含むこともある。システム10が実行する機能に応じて、様々な他のデバイスがプロセッサ12に結合されてもよい。例えば、ユーザーインターフェース16がプロセッサ12に結合されてもよい。ユーザーインターフェース16は、例えばボタン、スイッチ、キーボード、ライトペン、マウス、および／または音声認識システムを含んでもよい。ディスプレイ18もプロセッサ12に結合され得る。ディスプレイ18は例えばLCDディスプレイ、CRT、LED、および／またはオーディオディスプレイを含んでもよい。さらに、RFサブシステム／ベースバンドプロセッサ20もプロセッサ12に結合され得る。RFサブシステム／ベースバンドプロセッサ20は、RF受信機とRF送信機（図示せず）に結合されるアンテナを含んでもよい。一つ以上の通信ポート22もプロセッサ12に結合され得る。通信ポート22は、例えば、モデム、プリンタ、コンピュータなどの一つ以上の周辺機器24や、ローカルエリアネットワーク、リモートエリアネットワーク、イントラネット、もしくはインターネットなどのネットワークに接続するように適合してもよい。
【００１１】
プロセッサ12は一般的に、メモリに保存されたソフトウェアプログラムを実行することによってシステム10を制御する。メモリは、様々なプログラムを保存し実行を容易にするために、プロセッサ12に動作可能なように結合される。例えば、プロセッサ12は、DRAMお
よび／またはスタティックランダムアクセスメモリ（SRAM）を含み得る揮発性メモリ26に結合されてもよい。揮発性メモリ26は、典型的には動的にロードされるアプリケーションとデータを保存することができるように極めて大きい。下記にさらに述べるように、揮発性メモリ26は本発明の実施形態に従ってスタック方向に構成され得る。
【００１２】
プロセッサ12は不揮発性メモリ28にも結合されてよい。不揮発性メモリ28は、揮発性メモリと併用される、EPROMなどのリードオンリーメモリ（ROM）および／またはフラッシュメモリを含んでもよい。ROMのサイズは、典型的には任意の必要なオペレーティングシステム、アプリケーション、プログラム、固定データを保存するのにちょうど十分な大きさであるように選択される。さらに、不揮発性メモリ28はテープやディスクドライブメモリなどの大容量メモリを含んでもよい。
【００１３】
図２は揮発性メモリ26などのメモリサブシステムの一部のブロック図の概略を図解する。メモリコントローラ30は一般的に揮発性メモリのストレージデバイスへのアクセスを容易にするために提供される。メモリコントローラ30は、プロセッサ12などの一つ以上のプロセッサを介して、周辺機器24などの周辺機器を介して、および／または他のシステムを介して、ストレージデバイスへのアクセス要求を受けることがある。メモリコントローラ30には、一般的に、メモリデバイスへの要求の実行を容易にすること、および構成情報を含むメモリデバイスとやりとりする情報の交換の調整という仕事が課せられる。
【００１４】
メモリサブシステムは複数のスロット32、34、36、38、40、42、44、および46を含んでもよい。各スロット32‐46は、デュアルインラインメモリモジュール（DIMM）などのメモリモジュールを、一つ以上のメモリバスを介してメモリコントローラ30に動作可能に結合するように構成される。各メモリモジュールは一般的にデータを保存可能なDRAMデバイスなどの複数のメモリデバイスを含む。各メモリモジュールは“ランク（rank）”に配置された複数のメモリデバイスを持つ。ランクとは従来、モジュールの両側のメモリデバイスの配列を含む。しかし本実施形態に従えば、複数のランクは（例えばスタック構造において）片側に配置され得る。従って、各スロット32‐46は二つのランクを持つ一つのメモリモジュールを受けるように構成されてもよい。例えば、スロット32はランク32Aと32Bを持つメモリモジュールを受けるように構成され、スロット34はランク34Aと34Bを持つDIMMを受けるように構成されるなど。本発明の例示的な実施形態では、八つのメモリスロット32‐46の各々は、各ランク32A/B‐46A/B上に八つの個々のメモリデバイスを含むモジュールをサポートすることができる。当然のことながら、下記にさらに記載されるように、各メモリモジュールは四つ以上のランクを含んでもよい。
【００１５】
再び図２を参照すると、メモリバスはDIMM上の各メモリデバイスとメモリコントローラ30との間のデータ交換を促進するためにメモリデータバス48を含んでもよい。メモリデータバス48は、メモリコントローラ30からメモリデバイスにそれぞれ結合された複数のシングルビットデータバス（例えばDQ0-DQ63）を含んでもよい。揮発性メモリ26の一実施形態では、メモリデータバス48は64の個々のデータバスを含んでもよい。さらに、メモリデータバス48はECCエラー検出と訂正のために使用され得る各メモリランク32A/B‐46A/Bへの一つ以上の個々のバスを含んでもよい。当業者には理解されることだが、メモリデータバス48の個々のバスは、システム10の構成や性能によって異なる。
【００１６】
揮発性メモリ26は、例えばコマンドアドレス（CA）、行アドレスセレクト（RAS）、列アドレスセレクト（CAS）、ライトイネーブル（WE）、バンクアドレス（BA）、チップセレクト（CS）、クロックイネーブル（CKE）、オン‐ダイターミネーション（ODT）などのアドレス情報が、対応する要求に対して供給され得る、コマンドバス50も含む。さらに、コマンドバス50は起動時に構成情報の交換を促進するためにも使用され得る。メモリデータバス48と同様に、コマンドバス50は複数の個々のコマンドバスを含んでもよい。本実施
形態では、コマンドバス50は20の個々のバスを含み得る。メモリデータバス48を参照して前述したように、様々な実施形態がシステム構成に応じてコマンドバス50に実装されてもよい。
【００１７】
図３は本発明の実施形態に従う二つのランクに配置された二つのメモリデバイス54と56のブロック図である。特に、図３はそれぞれ“x4”（4倍）ビットメモリ幅を持つ二つのDRAMデバイスを図解する。DRAMは本発明の実施形態に従って2ランクのx4メモリとして配置され、下記でさらに詳細に論じる。各DRAMは、データ信号DQ0-3signalなどのデータ信号を受信するように構成された四つのデータ入力／出力ピン（DQ0-3）を含む。さらに、各DRAMは複数の制御入力ピンを含む。図解された実施形態では、制御入力ピンはチップセレクトピン（CS）、クロックイネーブルピン（CKE）、オン‐ダイターミネーションピン（ODT）、キャリブレーション入力ピン（ZQ）を含む。制御入力ピンの各々は、制御信号CSsignal、CKEsignal、ODTsignal、ZQsignal、sCSsignal、sCKEsignal、sODTsignal、sZQsignalなどの制御信号を受信するように構成され、ここで接頭語“s”はスタック信号をあらわす。各DRAMは下位データストローブ（LDQS）と下位データマスク（LDM）を含むことに注目すべきである。また、Vssは電源をあらわすことにも注意すべきである。制御入力ピン、データ入力／出力ピン、制御信号の各々は、当業者によって認められる。
【００１８】
上述のように、図３の二つのx4DRAMは、2ランクのx4メモリとして配置される。一実施形態では、これらの二つのx4DRAMは、メモリモジュールの片側に、スタック方向に配置される。当業者には理解されることだが、ストレージ、利用可能なデータピンの数などを増すために、異なるメモリ配置が利用されてもよい。実に、図４‐６はそのような実施形態を例証する。例えば、図４は2ランクのx16ビット幅に配置された四つのx8メモリデバイス（例えばDRAM）を図解する。図４に図解されたメモリ構造は、図３のものよりも大きな幅を持ち、さらなるデータ入力／出力ピン（DQ0-7およびDQ8-15）を含む。図５は4ランクのx4ビット幅メモリに配置された四つのx4デバイスを図解し、ここでは追加のチップセレクト信号sCS1、sCS2、sCS3が追加のランクに対して使用されている。図６は二つのx16メモリデバイスから構築されたシングルランクのx32メモリを図解する。図６に図解されたメモリ構成は図３のものよりも大きな幅を持ち、従って追加のデータ入力／出力ピン（DQ0-15およびDQ16-31）を含む。
【００１９】
図７は本発明の実施形態によって取り組まれる課題の例証となる四つのダイを持つダイスタック60の概略図である。特に、ダイスタック60は四つのx8デバイスから構築された2ランクのx16を含む。さらに、ダイスタック60は四つのダイのうちの三つに配置されたRDLを含む。実に、図７は第一のRDL64をその上に配置した第一のダイ62、第二のRDL68をその上に配置した第二のダイ66、RDLを持たない第三のダイ70、第三のRDL76をその上に配置した第四のダイ74を図解する。各ダイ62、66、70、74は、各ダイの上に配置された関連するRDL64、68、76もしくはRDLがない（ダイ70）という異なる構成のために、互いに異なる。図７はデータフローをあらわす矢印78と80と共に下位DQと上位DQも図解する。
【００２０】
外部制御信号（例えばCKEsignal、CSsignal、sCSsignal、ODTsignal、ZQsignal、sZQsignal）はダイスタック60の外側を起源として、ボトムダイ62を通って下にある基板もしくはPCB（図示せず）からダイスタック60に入るので、所望の信号が各ダイの制御入力に到達できるようにするダイスタック60を通るルーティングを提供することが好ましい。RDL64、68、76は信号を各ダイ上の適切なピン（例えばCKE、Dum0、CS、Dum1、ODT、Dum2、ZQ、もしくはDum3）に方向付けるように機能する。例えば、CSsignal制御信号は第一のダイ62と第四のダイ74の上のCS制御入力ピンを有効にする。しかしながら、第二のダイ66と第三のダイ70の上のCSピンは、CSsignal制御信号というよりもむしろsCSsignal制御信号によって有効化される。従って、RDLはCSsignalおよびsCSsignal信号を適切なピンに送るために利用される。特に、例えば第一のRDL64は、第一のダイ62上のCSピンから第一のダイ6
2上のDum0などの利用可能なピンにCSsignal信号を送る。当然のことながら、Dum0-Dum3は各ダイ62、66、70、74の上の割り当てられていないもしくは未使用のピンをあらわす。第一のダイ62上のDum0ピンはダイ66と70上の他のDum0ピンに結合され、それによって第二のダイ66と第三のダイ70の両方を通る、第四のダイ74上のRDL76への通信ルートが確立される。第四のダイ74上のRDL76は、CSsignal信号を第四のダイ74上のCSピンに送り、それによってピンが有効になる。これは簡単な例であるが、当業者は、RDLが対応する所要信号と共に他の制御入力信号ピンを有効にするダイスタック60を通る同様のルーティングも提供することがわかるだろう。
【００２１】
上述のように、ダイスタック（例えば60）内にRDL（例えば64、68、76）を提供することは、ダイスタック内の適切なピンへの外部信号の通信を可能にするので、有益となり得る。しかしながら、RDLの使用は高価で非能率的になる可能性がある。例えば上述のように、それぞれがダイスタック60全体を通しての適切なピンを有効にするためには、異なるRDL構成を必要とするので、ダイ62、66、70、74の各々は異なる。従って、ダイ構成の各々を提供するために別々のプロセス、設備、材料、手順が必要になる。このことは、望ましいものではない。従って本発明の実施形態は、互いに等しく製造されるが、特定のダイスタック要素の要求を満たすように構成されることができるダイの提供を容易にする。
【００２２】
図８は本発明の実施形態に従って四つのダイから形成された構成可能なダイスタックの概略図である。特に、ダイスタック90は四つのx8デバイスから構築された2ランクx16メモリを含み、第一の構成可能ダイ92、第二の構成可能ダイ94、第三の構成可能ダイ96、第四の構成可能ダイ98を含む。ダイスタック90は、図７のように信号ルーティングを可能にするためにRDLがダイのいずれかの上に配置されることを必要としない。有利なことに、本発明の実施形態に従って、構成可能ダイ（すなわち92、94、96、98）はダイのカスタマイズを容易にするパスセレクタ100（例えばマルチプレクサデバイス）を組み込む。各構成可能ダイ92、94、96、98は最初は互いに区別がはっきりとしなくてもよいことに注目すべきである（例えばダイにおいてパス選択が全く起動されていない）。従って、各ダイ92、94、96、98の製造は基本的に同一である。しかしながら、図８によって図解された実施形態では、ダイ92、94、96、98はパスセレクタ100を起動することによってカスタマイズされている。特に、ダイ92、94、96、98は、RDLを用いることなく、図７によって図解されたダイのように作動するようにカスタマイズされている。すなわち、図７でのRDLと同様に機能するように、パスセレクタ100が起動されている。パスセレクタ100は図９‐１１に関してより詳細に記載される。コンテキスト（context）を提供するために、図８は下位DQと上位DQもダイの各々に図解していることに注目すべきである。
【００２３】
外部信号（例えばCKEsignal、CSsignal、sCSsignal、ODTsignal、ZQsignal、sZQsignal）は構成可能ダイスタック90の外側を起源として、ボトムダイ92を通ってダイスタック90に入るので、所望の信号が各ダイに対する制御入力に到達することができるようにダイスタック90を通るルーティングを提供することが好ましい。RDLを用いることなく、また各ダイが独自に製造される必要なく、これが実現されることも好ましい。従って、図解された実施形態は信号を適切なピン（例えばCKE、Dum0、CS、Dum1、ODT、Dum2、ZQもしくはDum3）に方向付けるように構成可能なパスセレクタ100を含む。例えば、CSsignal制御信号は第一のダイ92と第四のダイ98上のCS制御入力ピンを有効にする。しかしながら、第二のダイ94と第三のダイ96上のCSピンはCSsignal制御信号ではなくsCSsignal制御信号によって有効化される。従ってパスセレクタ100は、それらがCSsignalおよびsCSsignal信号を不適切なピンを回避しながら適切なピンに送るために利用できるように有効化される。
【００２４】
図８によって図解された実施形態では、第一のダイ92と第四のダイ98のCSピンとDum1ピンの間に結合されたパスセレクタ100は、第一と第四のダイ92および98上のCSピンから各ダイ上の関連回路102および104にCSsignal信号を送るように構成される。それに対応して
、第二のダイ94と第三のダイ96のCSピンとDum1ピンの間に結合されたパスセレクタ100は、CSsignal信号を各ダイ上の関連回路106および108にバイパスさせる。回路106および108は、CSsignal信号ではなくsCSsignal信号によって有効化されるので、CSsignal信号によってバイパスされることが好ましい。sCSsignal信号ルートには反対のパスセレクタ構成が実装される。例えば図解するように、第二のダイ94のCSおよびDum1ピンの間のヒューズ100は、対応する回路がCSsignal信号よりもむしろsCSsignal信号を受信するようにヒューズがとぶ。これは簡単な例だが、当業者は、図８に図解されたように、また下記でより明白に記載するように、パスセレクタ100が対応する信号と共に他の制御入力ピンを有効にするためにダイスタック90を通して同様のルーティングも提供し得ることがわかるだろう。
【００２５】
図９は本発明の実施形態に従う四つのパスセレクタ100のブロック図である。特に、図９はCKEパスセレクタ120、CSパスセレクタ122、ZQパスセレクタ124、ODTパスセレクタ126を図解する。パスセレクタ120、122、124、126の各々は、信号パス選択を容易にするためにマルチプレクサを組み込む。例えば、CKEパスセレクタ120とZQパスセレクタ124は2対1マルチプレクサ128を組み込み、ODTパスセレクタ126は3対1マルチプレクサ130を組み込み、CSパスセレクタ122は4対1マルチプレクサ132を組み込む。CSパスセレクタ122上のsCS1およびsCS2信号入力は、ダイが4ランクをサポートしない場合は利用され得ないことに注目すべきである。
【００２６】
作動中、パスセレクタ100は、バッファ134（ZQパスセレクタ124を除く）を通って、信号パスを指定するマルチプレクサ（例えば128、130、132）に入る信号（例えばCKEsignalおよびsCKEsignal）を受信する。選択された信号はその後対応する回路136を有効にする。当然のことながら、各回路136は各制御信号の各々によって有効化される関連するアクティブなICSを単にあらわすのみである。パスセレクタ100は（例えばヒューズもしくはアンチヒューズを用いて）ヒューズ制御されてもよく、あるいはパス選択を実装するためにモードレジスタ選択（MRS）を利用してもよい。例えば、図１０はヒューズ制御されたパスセレクタ制御回路140を持つCKEパスセレクタ120を図解するブロック図である。パスセレクタ制御回路140はヒューズ144の状態に応じてマルチプレクサ128の選択入力142に信号を供給する。ヒューズ144は、どの信号（すなわちCKEsignalもしくはsCKEsignal）がマルチプレクサ128を通って関連回路136に入るかを選択するために、ヒューズがとぶ（オープン）かあるいはとばないか（ショート）のいずれかとなる。ヒューズ144がとぶ時は、選択入力への信号はウィーク（weak）プルアップトランジスタ146によってhighに引き上げられる（例えば1の値）。もしヒューズ144がとばない場合は、選択入力142への信号は接地148へlowに引き下げられる（例えば0の値）。当業者には理解されることだが、同じもしくは同様の機能を実現するために他の実施形態でアンチヒューズが利用されてもよい。さらに、図１０によって単一の実施例が図解されたが、他の実施形態は図１１に図解されるように同様のパス選択スキームとパスセレクタ制御回路を利用し得る。
【００２７】
図１１‐１４は、図８に関連して上述された四つのダイの各々におけるパスセレクタ100と選択されたパス160のブロック図である。特に、図１１‐１４のパスセレクタ100の列は、それぞれ図８のダイ92、94、96、98をあらわす。例えば図１１の第一のダイのCKEパスセレクタ120は、上述のようにそのパスセレクタ制御回路140などに基づいて、CKEsignal信号がマルチプレクサ128を通って対応する回路136に入ることを示す。さらに、図１１‐１４は、パスセレクタ100と、データ入力／出力ピン（DQ0-7およびDQ8-15）に対する選択されたパス160を図解する。図解された実施形態では、データ入力／出力ピンに対するパスセレクタ100は、2対1デマルチプレクサを含むことに注目すべきである。
【００２８】
本発明は様々な変形例と代替形態が容認され得るが、特定の実施形態が図面の実施例を用いて示され、本明細書で詳細に記載された。しかしながら、当然のことながら本発明は
開示された特定の形態に限定されることを意図しない。むしろ、本発明は以下の添付の請求項によって定義される本発明の精神と範囲内にある全ての変形例、均等物、代替物を包含するものである。
【図面の簡単な説明】
【００２９】
本発明の利点は、以下の詳細な記述を読み、図面を参照することによって明らかとなり得る。
【図１】例示的なプロセッサベースシステムのブロック図を示す。
【図２】本発明の実施形態に従う例示的なメモリサブシステムを示す。
【図３】本発明の実施形態に従って構成され得る2ランクx4デバイスで配置された二つのx4メモリデバイスのブロック図である。
【図４】本発明の実施形態に従って構成され得る2ランクx16デバイスで配置された四つのx8メモリデバイスを示す。
【図５】本発明の実施形態に従って構成され得る4ランクx4デバイスで配置された四つのx4メモリデバイスを示す。
【図６】本発明の実施形態に従って構成され得るシングルランクの二つのx16メモリデバイスを示す。
【図７】複数のリディストリビューション層を使用する、図５に関連するダイスタックの概略図である。
【図８】本発明の実施形態に従って四つのダイから形成される図５に関連する構成可能ダイスタックの概略図である。
【図９】本発明の実施形態に従う四つのパスセレクタのブロック図である。
【図１０】本発明の実施形態に従う、ヒューズ制御されたパスセレクタ制御回路を持つCKEパスセレクタを図解するブロック図である。
【図１１】本発明の実施形態に従う図８に関連するダイスタックの四つのダイのそれぞれにおけるパスセレクタと選択されたパスのブロック図である。
【図１２】本発明の実施形態に従う図８に関連するダイスタックの四つのダイのそれぞれにおけるパスセレクタと選択されたパスのブロック図である。
【図１３】本発明の実施形態に従う図８に関連するダイスタックの四つのダイのそれぞれにおけるパスセレクタと選択されたパスのブロック図である。
【図１４】本発明の実施形態に従う図８に関連するダイスタックの四つのダイのそれぞれにおけるパスセレクタと選択されたパスのブロック図である。
【図１】
2009522782.tif 000003
【図２】
2009522782.tif 000004
【図３】
2009522782.tif 000005
【図４】
2009522782.tif 000006
【図５】
2009522782.tif 000007
【図６】
2009522782.tif 000008
【図７】
2009522782.tif 000009
【図８】
2009522782.tif 000010
【図９】
2009522782.tif 000011
【図１０】
2009522782.tif 000012
【図１１】
2009522782.tif 000013
【図１２】
2009522782.tif 000014
【図１３】
2009522782.tif 000015
【図１４】
2009522782.tif 000016
【手続補正書】
【提出日】平成20年8月22日(2008.8.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一のダイであって、
第一の制御信号によって有効化されるように構成された第一の回路、
前記第一の制御信号を受信するように構成された第一の入力ピン、
前記第一の入力ピンと前記第一の回路との間に配置され、前記第一の入力ピンから前記第一の回路への第一の信号パスを選択するように構成された第一のパスセレクタ、
を含む第一のダイと、
第二のダイであって、
第二の制御信号によって有効化されるように構成された第二の回路、
前記第二の制御信号を受信するように構成された第二の入力ピン、
前記第二の入力ピンと前記第二の回路との間に配置され、前記第二の入力ピンから前記第二の回路への第二の信号パスを選択するように構成された第二のパスセレクタ、
を含む第二のダイとを含み、
ここで前記第一のダイと前記第二のダイは、信号が前記第一の信号パスと前記第二の信号パスの各々を通って、前記第一のダイの表面と前記第二のダイの表面に垂直な方向に送られ得るようにスタックを形成し、前記第二のダイの前記表面は前記第一のダイの前記表面に平行に配置されていることを特徴とする、
メモリデバイス。
【請求項２】
前記第一の制御信号がチップセレクト信号であることを特徴とする、請求項１のメモリデバイス。
【請求項３】
前記第一のパスセレクタがマルチプレクサを含むことを特徴とする、請求項１のメモリデバイス。
【請求項４】
ヒューズを含むパスセレクタ制御回路を含み、ここで前記パスセレクタ制御回路は前記第一のパスセレクタを制御するように構成されることを特徴とする、請求項１のメモリデバイス。
【請求項５】
前記パスセレクタ制御回路が、前記ヒューズがとぶ時にhigh信号を供給するように構成されることを特徴とする、請求項４のメモリデバイス。
【請求項６】
前記パスセレクタ制御回路が、アンチヒューズがとぶ時にlow信号を供給するように構成されることを特徴とする、請求項４のメモリデバイス。
【請求項７】
複数のダイを含むメモリを含む請求項１のメモリデバイス。
【請求項８】
複数のメモリデバイスを含むダイスタックと、
前記複数のメモリデバイス内に配置された複数のピンであって、前記複数のピンの各々は信号を受信するように構成されることを特徴とするピンと、
前記複数のメモリデバイスの各々の中に配置された複数の回路と、
前記複数のピンと前記複数の回路との間の信号パスを選択的に供給するように構成される複数のパスセレクタであって、複数の信号は、前記複数の信号の各々が前記複数のピンから選択されたピンから前記ダイスタックに入るように前記信号パスを通って送られてもよく、前記ピンは前記ダイスタックの底面上に配置され、前記複数の信号の各々は前記底面に垂直な方向に前記信号パスを通って上方へ送られることを特徴とする、パスセレクタと、
を含むメモリモジュール。
【請求項９】
前記メモリモジュールがデュアルインラインメモリモジュール（DIMM）を含むことを特徴とする、請求項８のメモリモジュール。
【請求項１０】
前記複数のメモリデバイスの各々が、ダイナミックランダムアクセスメモリ（DRAM）デバイスを含むことを特徴とする、請求項８のメモリモジュール。
【請求項１１】
前記複数の信号がチップセレクト信号、クロックイネーブル信号、オン‐ダイターミネーション信号、キャリブレーション信号を含むことを特徴とする、請求項８のメモリモジュール。
【請求項１２】
前記複数のパスセレクタが少なくとも一つのマルチプレクサを含むことを特徴とする、請求項８のメモリモジュール。
【請求項１３】
前記複数のパスセレクタが、ヒューズもしくはアンチヒューズを含む少なくとも一つのパスセレクタ制御回路を含み、前記パスセレクタ制御回路は前記パスセレクタを制御するように構成されることを特徴とする、請求項８のメモリモジュール。
【請求項１４】
前記パスセレクタ制御回路は、前記ヒューズがとぶ時にhigh信号を供給するように構成されることを特徴とする、請求項１３のメモリモジュール。
【請求項１５】
前記パスセレクタ制御回路は、前記アンチヒューズがとぶ時にlow信号を供給するように構成されることを特徴とする、請求項１３のメモリモジュール。
【請求項１６】
プロセッサと、
前記プロセッサに結合されたメモリシステムであって、
メモリコントローラ、
ダイスタックを含むメモリデバイス、
前記ダイスタックの第一のダイの第一の回路と、前記ダイスタックの第二のダイの第二の回路であって、前記第一と第二の回路は制御信号によって有効化されるように構成されることを特徴とする、第一の回路と第二の回路、
前記ダイスタックの底面上の前記第一のダイ内に配置され、前記制御信号を受信するように構成された第一の入力ピン、
前記第一の入力ピンと前記第一の回路との間に配置され、前記制御信号に基づいて前記第一の入力ピンから前記第一の回路への第一の信号パスを選択するように構成された第一のパスセレクタ、
前記第一の入力ピンの上部でかつ一致する位置にある前記第二のダイ内に配置され、前記制御信号を受信するように構成された第二の入力ピン、
前記第二の入力ピンと前記第二の回路との間に配置され、信号が前記ダイスタックの前記底面に垂直な方向に前記第一の信号パスと前記第二の信号パスの各々を通して送られ得るように、前記制御信号に基づいて前記第二の入力ピンから前記第二の回路への第二の信号パスを選択するように構成された第二のパスセレクタ、
を含むメモリシステムと、
を含むコンピュータシステム。
【請求項１７】
前記メモリデバイスがダイナミックランダムアクセスメモリ（DRAM）デバイスを含むことを特徴とする、請求項１６のメモリシステム。
【請求項１８】
前記制御信号がチップセレクト信号を含むことを特徴とする、請求項１６のメモリシステム。
【請求項１９】
前記制御信号がインバースチップセレクト信号を含むことを特徴とする、請求項１６のメモリシステム。
【請求項２０】
前記第一のパスセレクタがヒューズ制御パスセレクタを含むことを特徴とする、請求項１６のメモリシステム。
【請求項２１】
前記ヒューズ制御パスセレクタがアンチヒューズを含むことを特徴とする、請求項２０のメモリシステム。
【請求項２２】
メモリダイの各々の中にヒューズ制御パスセレクタを持つ複数のメモリダイを提供するステップと、
各メモリダイ内の回路への通信パスを前記回路の有効化要件内に基づいて有効化するステップと、
前記複数のメモリダイをスタックに構成して、前記スタックの底面上に配置された入力ピンから前記ダイスタックを通して、前記スタックの前記底面に垂直な方向に、前記有効化された通信パスを介して信号を送るステップと、
を含むメモリの製造方法。
【請求項２３】
リディストリビューション層を提供することなく前記複数のメモリダイを前記スタックに構成するステップを含む、請求項２２の方法。
【請求項２４】
前記複数の回路の各々が制御信号によって有効化されるように構成され、前記制御信号は前記複数のピンと前記複数の回路との間の前記パスセレクタを通信結合することを特徴とする、請求項８のメモリモジュール。
【請求項２５】
前記メモリデバイスが、前記メモリモジュールの片側にスタックされた2ランクのx16メモリとして構成可能な四つのx8デバイスを含むことを特徴とする、請求項８のメモリモジュール。
【国際調査報告】
2009522782.tif 000017
2009522782.tif 000018