(57)【要約】  本発明は、少なくとも２つの同じまたは同種の機能ユニットを備えたコンピュータシステムの制御方法および制御装置に関する。本発明によれば、まえもって設定可能な条件に依存して機能ユニットのアクティブ化および／または非アクティブ化が行われる。
2009506406.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つの同じまたは同種の機能ユニットを備えたコンピュータシステムの制御方法において、
まえもって設定可能な条件に依存して機能ユニットのアクティブ化および／または非アクティブ化が行われることを特徴とする方法。
【請求項２】
請求項１記載の方法において、
機能ユニットのアクティブ化および／または非アクティブ化は、前記コンピュータシステムにおけるエラーを検出するための少なくとも１つの第１のステップおよび／または欠陥機能ユニットを識別するための少なくとも１つの第２のステップの結果に依存して行われることを特徴とする方法。
【請求項３】
請求項１記載の方法において、
コンピュータシステムには少なくとも２つの同じまたは同種の機能ユニットが含まれており、
該コンピュータシステムにおける少なくとも２つの同じまたは同種のユニットにおける少なくとも２つの動作モード間で切り替えが行われ、第１の動作モードは比較モードに対応し、第２の動作モードはパフォーマンスモードに対応することを特徴とする方法。
【請求項４】
請求項２または３記載の方法において、
前記比較モード中、比較すべき機能ユニットの出力信号におけるエラーが検出され、該比較モードは、前記コンピュータシステムにおけるエラーを検出するための第１のステップに対応することを特徴とする方法。
【請求項５】
請求項１から４のいずれか１項記載の方法において、
前記コンピュータシステムの選択された機能ユニットが動作モードに切り替えられ、該動作モード中、欠陥のある機能ユニットの識別が、該機能ユニットの出力信号と基準値との比較により行われ、
前記動作モードは、コンピュータシステムにおける欠陥のある機能ユニットを識別するための第２のステップに対応することを特徴とする方法。
【請求項６】
請求項５記載の方法において、
前記基準値はコンピュータシステムの記憶装置に格納されており、動作モードへの切替時にエラー検出のため該記憶装置から読み出されることを特徴とする方法。
【請求項７】
請求項３または請求項５記載の方法において、
少なくとも２つの動作モード間の切り替えは前記コンピュータシステムの動作中、周期的にまたは要求に応じて行われることを特徴とする方法。
【請求項８】
請求項７記載の方法において、
少なくとも２つの動作モード間の切り替えは、エラー検出のためおよび／または欠陥のある機能ユニットの識別のために行われることを特徴とする方法。
【請求項９】
請求項１から８のいずれか１項記載の方法において、
少なくとも欠陥があると識別されたコンピュータシステムの機能ユニットに対し、コンフィギュレーションステータスおよび／またはエラーステータスが形成されることを特徴とする方法。
【請求項１０】
請求項９記載の方法において、
機能ユニットの非アクティブ化は、該機能ユニットのコンフィギュレーションステータスまたはエラーステータスに関する情報を記憶装置に格納することにより行われ、該情報は半導体システムの初期化時および／または動作中に読み出し可能であり、格納されている情報が処理されて、非アクティブであると表されたユニットの使用が動作中不可能にされることを特徴とする方法。
【請求項１１】
請求項１から１０のいずれか１項記載の方法において、
前記コンピュータシステムのアクティブ化可能および／または非アクティブ化可能なすべての機能ユニットに対し、コンフィギュレーションステータスおよび／またはエラーステータスが形成されることを特徴とする方法。
【請求項１２】
請求項１１記載の方法において、
アクティブ化可能および／または非アクティブ化可能な機能ユニットのコンフィギュレーションステータスおよび／またはエラーステータスに関する情報は記憶装置に格納されることを特徴とする方法。
【請求項１３】
請求項１記載の方法において、
前記コンピュータシステムには少なくとも２つの同じまたは同種の機能ユニットが含まれており、
該コンピュータシステムにおける同じまたは同種の機能ユニットのうち少なくとも１つは標準に従い非アクティブ状態にあることを特徴とする方法。
【請求項１４】
請求項１３記載の方法において、
非アクティブ状態にされた機能ユニットのコンフィギュレーションステータスに関する少なくとも１つの情報は記憶装置に格納されていることを特徴とする方法。
【請求項１５】
請求項１４記載の方法において、
欠陥のある機能ユニットの識別時または識別後、少なくとも欠陥があると識別された機能ユニットを非アクティブ状態にすることによって、前記コンピュータシステムの再コンフィギュレーションが行われることを特徴とする方法。
【請求項１６】
請求項１５記載の方法において、
エラーに基づき機能ユニットが非アクティブ状態にされたとき、該機能ユニットのコンフィギュレーションステータスおよび／またはエラーステータスに関する情報が記憶装置に書き込まれることを特徴とする方法。
【請求項１７】
請求項１５記載の方法において、
欠陥のある機能ユニットの識別時または識別後、コンピュータシステムの再コンフィギュレーションが行われ、欠陥があると識別された機能ユニットが非アクティブ状態にされて、標準に従い非アクティブ状態にされたが欠陥を伴わない機能ユニットがアクティブ状態にされることを特徴とする方法。
【請求項１８】
請求項３記載の方法において、
エラーを検出するための前記第１のステップは、比較モード中のコンピュータシステムにおける少なくとも２つの同じまたは同種の機能ユニットの規定どおりの動作に対応することを特徴とする方法。
【請求項１９】
請求項１８記載の方法において、
欠陥のある機能ユニットを識別するための前記第２のステップは、少なくとも１つの機能ユニットにおけるエラー検出ルーチンの処理および該エラー検出ルーチンの結果と基準値との比較の処理に対応することを特徴とする方法。
【請求項２０】
請求項１９記載の方法において、
欠陥のある機能ユニットを識別するための前記ステップの実行前または実行にあたり、前記コンピュータシステムの再コンフィギュレーションが行われ、該再コンフィギュレーションによって、種々の機能、命令、プログラムセグメントまたはプログラムが同じまたは同種の機能ユニットにおいて実行可能となることを特徴とする方法。
【請求項２１】
請求項１９記載の方法において、
前記エラー検出ルーチンの基準値は該エラー検出ルーチンといっしょに記憶装置に格納されていることを特徴とする方法。
【請求項２２】
請求項１９記載の方法において、
欠陥のある機能ユニットの識別時または識別後、前記コンピュータシステムの再コンフィギュレーションが行われて、少なくとも欠陥があると識別された機能ユニットが非アクティブ状態にされることを特徴とする方法。
【請求項２３】
請求項２２記載の方法において、
エラーに基づき機能ユニットが非アクティブ状態にされたとき、該機能ユニットのコンフィギュレーションステータスおよびエラーステータスが記憶装置に書き込まれることを特徴とする方法。
【請求項２４】
請求項２２記載の方法において、
前記コンピュータシステムの再コンフィギュレーション前に第１の動作モードにおいて処理するために定められた機能、命令、プログラムセグメントまたはプログラムの少なくとも一部分は、前記コンピュータシステムの再コンフィギュレーション後、第２の動作モードにおいて処理されることを特徴とする方法。
【請求項２５】
請求項２４記載の方法において、
前記第１の動作モードは比較モードに対応し、前記第２の動作モードはアクティブな機能ユニットのみによるパフォーマンスモードまたはエラーモードに対応することを特徴とする方法。
【請求項２６】
請求項１５または請求項２２記載の方法において、
機能ユニットの非アクティブ化は、前記コンピュータシステムの機能ユニットへのまたは各機能ユニット間の電気的な接続の遮断により不可逆的に行われることを特徴とする方法。
【請求項２７】
請求項２６記載の方法において、
コンピュータシステムにおける電気的な接続の遮断は、接続の少なくとも一部分に対する電気的な作用によって達成されることを特徴とする方法。
【請求項２８】
請求項１から２７のいずれか１項記載の方法において、
機能ユニットのアクティブ化および／または非アクティブ化は前記コンピュータシステムの動作中、該コンピュータシステムの一部分であるかまたは該コンピュータシステムと常に接続されている装置を利用して行われることを特徴とする方法。
【請求項２９】
少なくとも２つの同じまたは同種の機能ユニットを備えたコンピュータシステムの制御装置において、
まえもって設定可能な条件に依存してコンピュータシステムにおける機能ユニットのアクティブ化および／または非アクティブ化を可能にする手段が設けられていることを特徴とする方法。
【請求項３０】
請求項２９記載の装置において、
前記コンピュータシステムにおけるエラー検出および／または欠陥のある機能ユニットの識別を可能にする手段が設けられていることを特徴とする装置。
【請求項３１】
請求項３０記載の装置において、
切替手段が設けられており、該切替手段により、コンピュータシステムにおける少なくとも２つの同じまたは同種の機能ユニットの少なくとも２つの動作モード間で切替可能となり、第１の動作モードは比較モードに対応し、第２の動作モードはパフォーマンスモードに対応することを特徴とする装置。
【請求項３２】
請求項３０記載の装置において、
前記コンピュータシステムの選択された機能ユニットを動作モードに切り替える手段が設けられており、該動作モード中、欠陥のある機能ユニットを該機能ユニットの出力信号と基準値との比較により識別可能であることを特徴とする装置。
【請求項３３】
請求項３２記載の装置において、
比較手段が設けられており、該比較手段により、機能ユニットの出力信号が少なくとも１つの別の機能ユニットの出力信号または基準値と比較され、不一致が生じたときはエラー情報が生成されることを特徴とする装置。
【請求項３４】
請求項３３記載の装置において、
機能ユニットの出力信号のための基準値を格納する記憶手段と、該記憶手段から比較手段へ基準値を供給する手段が設けられていることを特徴とする装置。
【請求項３５】
請求項２９から３４のいずれか１項記載の装置において、
前記コンピュータシステムのアクティブ化可能および／または非アクティブ化可能なすべての機能ユニットに対しコンフィギュレーションステータスおよび／またはエラーステータスを形成する手段が設けられていることを特徴とする装置。
【請求項３６】
請求項２９から３５のいずれか１項記載の装置において、
データを記憶する手段が設けられており、該手段に、アクティブ化可能および／または非アクティブ化可能な機能ユニットのコンフィギュレーションステータスまたはエラーステータスに関する少なくとも１つの情報が格納されることを特徴とする装置。
【請求項３７】
請求項３６記載の装置において、
前記データを格納する手段は不揮発性記憶手段であることを特徴とする装置。
【請求項３８】
請求項２９から３７のいずれか１項記載の装置において、
初期化時および／またはコンピュータシステム動作中に前記記憶手段に格納されたコンフィギュレーションステータスおよび／またはエラーステータスを読み出し、読み出されたデータと前記比較手段のエラー信号に依存して前記機能ユニットのアクティブ化および／または非アクティブ化を実行可能な手段が設けられていることを特徴とする装置。
【請求項３９】
請求項２９から３８のいずれか１項記載の装置において、
機能ユニットの非アクティブ化を不可逆的に実行可能な手段が設けられていることを特徴とする装置。
【請求項４０】
請求項３９記載の装置において、
機能ユニットの不可逆的な非アクティブ化のために該機能ユニットへのまたは該機能ユニット内での少なくとも１つの電気的な接続を遮断する手段が設けられていることを特徴とする装置。
【請求項４１】
請求項４０記載の方法において、
機能ユニットへのまたは機能ユニットにおける電気的な接続の遮断を、該接続の少なくとも一部分に対する電気的な作用によって達成可能な手段が設けられていることを特徴とする装置。
【請求項４２】
請求項２９から４１のいずれか１項記載の装置において、
エラー検出、機能ユニットのアクティブ化および／または非アクティブ化のための手段は、前記コンピュータシステムの一部分であるかまたは前記コンピュータシステムと常に接続されていることを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
従来技術
マイクロコントローラ（μｃ）またはＡＳＩＣのような複雑な半導体素子の製造は誤りが起こりやすい。また、構造サイズが絶えず小さくなっていくなかでドーピングは統計的なプロセスであることから、長期にわたり製造におけるエラーは不可避である。しかも、誤りの起こりやすさは多くの努力や進歩にかかわらず将来、高まることがはっきりしている。歩留まりすなわち適正に動作する素子と製造された素子の個数の比は、習熟した製造プロセスについてはおおよそ９０％（すなわちこの場合にもすでに１０％は欠陥品）であるが、さらに著しく低い値を生じさせることが十分に可能である。歩留まりを上昇させるメカニズムは、つまりはダイレクトにコストを低減させるものである。さらにテストや製造に対する考察から、フィールドにおいて欠陥素子を扱えるようにする要求が高まっている。
【０００２】
フラッシュメモリ、ＲＡＭまたはＲＯＭといったメモリ素子の製造において動作中に誤りを許容できるようにする目的で、今日すでに一部では採用されている手段はエラー訂正コードerror correcting codes (ECC) の利用である。この手段によれば、データビットの格納のほか検査ビットもいっしょに格納される。検査ビットは、１つのビット（あるいは既知の最大数のビット）のみに誤りが生じた場合、エラーを補助ロジックにより検出し訂正できるように構成されている。これにより、エラーが存在していてもコンポーネント全体（あるいは１つのコンポーネントのうち対応する部分コンポーネント）が適正な結果を出すようになる。検査ビットをいっしょに格納するということでかなり余分に煩雑になってしまう一方、必要とされる補助ロジックによっても実質的には大きな余分なコストが生じるわけではない。
【０００３】
たとえばコンピュータシステム内の半導体回路におけるエラーは、この回路の動作中にも発生する可能性がある。たいていのケースでは、高いケイパビリティをシステマティックな形態で持続的なエラーの場合にも保証することはできない。僅かな例外のひとつはメモリのためのＥＣＣメカニズムである。プロセッサたとえばＣＰＵにおける過渡的なエラーについては、リカバリまたはリセットの措置が知られている。しかしながら実行ユニットにおけるエラーについて、持続的なエラーを許容するための現実的かつ低コストなコンセプトは知られていない。
【０００４】
本発明の１つめの課題は、μＣまたは半導体素子の製造プロセスにおいてエラーのある機能ユニットについても利用できるようにすることによって歩留まりを改善することにある。本発明の２つめの課題は、動作中のコンポーネントのケイパビリティを高めることである。このために、コンポーネント内において欠陥のある実行ユニット（たとえばコア、ＡＬＵ、プロセッサ）を識別することができ、このコンポーネントを使用するシステムの稼働中、「グレースフル・デグラデーション graceful degradation」または緊急動作を行わせることのできる手段を提供するようにしたい。
【０００５】
発明の利点
ここでは、少なくとも２つの同じまたは同種の機能ユニットを含む半導体回路たとえばマイクロコンピュータについて考察する。製造プロセスの終了時点、組み立て時、診断時または動作中のテストフェーズにおいて、テストプログラムを用いて場合によっては欠陥のある機能ユニットが識別される。有利にはこれを切替機能および比較機能によって行うことができ、たとえば図示するように切替および比較ユニットにおいて行うことができる。このユニットは機能ユニットの出力信号を、少なくとも１つの別の機能ユニットの出力信号および／または別の基準値と比較する。どの機能ユニットが欠陥を伴うかは記憶素子に格納される。これらの機能ユニットは、たとえば機能および比較ユニットまたは切断装置によって非アクティブ状態にされる。ただしこの素子は、欠陥のある機能ユニットに含まれていようと利用可能であり機能するものである。
【０００６】
有利には本発明は、少なくとも２つの同じまたは同種の機能ユニットを備えたコンピュータシステムの制御方法および制御装置に関する。本発明によれば、まえもって設定可能な条件に依存して機能ユニットのアクティブ化および／または非アクティブ化が行われる。
【０００７】
有利には本発明による方法によれば、機能ユニットのアクティブ化および／または非アクティブ化は、コンピュータシステムにおけるエラーを検出するための少なくとも１つの第１のステップおよび／または欠陥機能ユニットを識別するための少なくとも１つの第２のステップの結果に依存して行われる。
【０００８】
有利には本発明による方法によれば、コンピュータシステムには少なくとも２つの同じまたは同種の機能ユニットが含まれており、このコンピュータシステムにおける少なくとも２つの同じまたは同種のユニットにおける少なくとも２つの動作モード間で切り替えが行われ、第１の動作モードは比較モードに対応し、第２の動作モードはパフォーマンスモードに対応する。
【０００９】
有利には本発明による方法によれば、比較モード中、比較すべき機能ユニットの出力信号におけるエラーが検出され、この比較モードは、コンピュータシステムにおけるエラーを検出するための第１のステップに対応する。
【００１０】
有利には本発明による方法によれば、コンピュータシステムの選択された機能ユニットが動作モードに切り替えられ、この動作モード中、欠陥のある機能ユニットの識別が、この機能ユニットの出力信号と基準値との比較により可能であり、上述の動作モードは、コンピュータシステムにおける欠陥のある機能ユニットを識別するための第２のステップに対応する。
【００１１】
有利には本発明による方法によれば、基準値はコンピュータシステムの記憶装置に格納されており、動作モードへの切替時にエラー検出のため該記憶装置から読み出される。
【００１２】
有利には本発明による方法によれば、少なくとも２つの動作モード間の切り替えはコンピュータシステムの動作中、周期的にまたは要求に応じて行われる。
【００１３】
有利には本発明による方法によれば、少なくとも２つの動作モード間の切り替えは、エラー検出のためおよび／または欠陥のある機能ユニットの識別のために行われる。
【００１４】
有利には本発明による方法によれば、少なくとも欠陥があると識別されたコンピュータシステムの機能ユニットに対し、コンフィギュレーションステータスおよび／またはエラーステータスが形成される。
【００１５】
有利には本発明による方法によれば、機能ユニットの非アクティブ化は、この機能ユニットのコンフィギュレーションステータスまたはエラーステータスに関する情報を記憶装置に格納することにより行われ、その際、この情報は半導体システムの初期化時および／または動作中に読み出し可能であり、格納されている情報が処理されて、非アクティブであると表されたユニットの使用が動作中不可能にされる。
【００１６】
有利には本発明による方法によれば、コンピュータシステムのアクティブ化可能および／または非アクティブ化可能なすべての機能ユニットに対し、コンフィギュレーションステータスおよび／またはエラーステータスが形成される。
【００１７】
有利には本発明による方法によれば、アクティブ化可能および／または非アクティブ化可能な機能ユニットのコンフィギュレーションステータスおよび／またはエラーステータスに関する情報は記憶装置に格納される。有利には本発明による方法によれば、コンピュータシステムには少なくとも２つの同じまたは同種の機能ユニットが含まれており、このコンピュータシステムにおける同じまたは同種の機能ユニットのうち少なくとも１つは標準に準拠して非アクティブ状態にある。
【００１８】
有利には本発明による方法によれば、非アクティブ状態にされた機能ユニットのコンフィギュレーションステータスに関する少なくとも１つの情報は記憶装置に格納されている。有利には本発明による方法によれば、欠陥のある機能ユニットの識別時または識別後、少なくとも欠陥があると識別された機能ユニットを非アクティブ状態にすることによって、コンピュータシステムの再コンフィギュレーションが行われる。
【００１９】
有利には本発明による方法によれば、エラーに基づき機能ユニットが非アクティブ状態にされたとき、この機能ユニットのコンフィギュレーションステータスおよび／またはエラーステータスに関する情報が記憶装置に書き込まれる。
【００２０】
有利には本発明による方法によれば、欠陥のある機能ユニットの識別時または識別後、コンピュータシステムの再コンフィギュレーションが行われ、欠陥があると識別された機能ユニットが非アクティブ状態にされ、その際、標準に準拠して非アクティブ状態にされたが欠陥を伴わない機能ユニットがアクティブ状態にされる。
【００２１】
有利には本発明による方法によれば、エラーを検出するための第１のステップは、比較モード中のコンピュータシステムにおける少なくとも２つの同じまたは同種の機能ユニットの規定どおりの動作に対応する。
【００２２】
有利には本発明による方法によれば、欠陥のある機能ユニットを識別するための第２のステップは、少なくとも１つの機能ユニットにおけるエラー検出ルーチンの処理およびこのエラー検出ルーチンの結果と基準値との比較の処理に対応する。
【００２３】
有利には本発明による方法によれば、欠陥のある機能ユニットを識別するための上述のステップの実行前または実行にあたり、コンピュータシステムの再コンフィギュレーションが行われ、この再コンフィギュレーションによって、種々の機能、命令、プログラムセグメントまたはプログラムが同じまたは同種の機能ユニットにおいて実行可能となる。
【００２４】
有利には本発明による方法によれば、上述のエラー検出ルーチンの基準値はこのエラー検出ルーチンといっしょに記憶装置に格納されている。
【００２５】
有利には本発明による方法によれば、欠陥のある機能ユニットの識別時または識別後、このコンピュータシステムの再コンフィギュレーションが行われ、その際、少なくとも欠陥があると識別された機能ユニットが非アクティブ状態にされる。
【００２６】
有利には本発明による方法によれば、エラーに基づき機能ユニットが非アクティブ状態にされたとき、この機能ユニットのコンフィギュレーションステータスおよびエラーステータスが記憶装置に書き込まれる。有利には本発明による方法によれば、上述のコンピュータシステムの再コンフィギュレーション前に第１の動作モードにおいて処理するために定められている機能、命令、プログラムセグメントまたはプログラムの少なくとも一部分は、コンピュータシステムの再コンフィギュレーション後、第２の動作モードにおいて処理される。
【００２７】
有利には本発明による方法によれば、第１の動作モードは比較モードに対応し、第２の動作モードはアクティブな機能ユニットのみによるパフォーマンスモードまたはエラーモードに対応する。
【００２８】
有利には本発明による方法によれば、機能ユニットの非アクティブ化は、コンピュータシステムの機能ユニットへのまたは各機能ユニット間の電気的な接続の遮断により不可逆的に行われる。
【００２９】
有利には本発明による方法によれば、電気的な接続の遮断は、上述のコンピュータシステムにおいて接続の少なくとも一部分に対する電気的な作用によって達成される。
【００３０】
有利には本発明による方法によれば、機能ユニットのアクティブ化および／または非アクティブ化はコンピュータシステムの動作中、このコンピュータシステムの一部分であるかまたはこのコンピュータシステムと常に接続されている装置を利用して行われる。
【００３１】
有利には本発明は、少なくとも２つの同じまたは同種の機能ユニットを備えたコンピュータシステムの制御装置に関する。この装置は、まえもって設定可能な条件に依存してコンピュータシステムにおける機能ユニットをアクティブ状態および／または非アクティブ状態にできるようにする手段が設けられていることを特徴とする。有利には本発明による装置によれば、コンピュータシステムにおけるエラー検出および／または欠陥のある機能ユニットの識別を可能にする手段が設けられている。
【００３２】
有利には本発明による装置によれば切替手段が設けられており、この切替手段により、コンピュータシステムにおける少なくとも２つの同じまたは同種の機能ユニットの少なくとも２つの動作モード間で切替可能となり、第１の動作モードは比較モードに対応し、第２の動作モードはパフォーマンスモードに対応する。
【００３３】
有利には本発明による装置によれば、コンピュータシステムの選択された機能ユニットを動作モードに切り替える手段が設けられており、この動作モード中、欠陥のある機能ユニットをこの機能ユニットの出力信号と基準値との比較により識別可能である。
【００３４】
有利には本発明による装置によれば比較手段が設けられており、この比較手段により、機能ユニットの出力信号が少なくとも１つの別の機能ユニットの出力信号または基準値と比較され、不一致が生じたときはエラー情報が生成される。
【００３５】
有利には本発明による装置によれば、機能ユニットの出力信号のための基準値を格納する記憶手段と、この記憶手段から比較手段へ基準値を供給する手段が設けられている。
【００３６】
有利には本発明による装置によれば、コンピュータシステムのアクティブ化可能および／または非アクティブ化可能なすべての機能ユニットに対しコンフィギュレーションステータスおよび／またはエラーステータスを形成する手段が設けられている。有利には本発明による装置には、データを格納する手段が設けられており、この手段に、アクティブ化可能および／または非アクティブ化可能な機能ユニットのコンフィギュレーションステータスまたはエラーステータスに関する少なくとも１つの情報が格納される。
【００３７】
有利には本発明による装置によれば、データを格納する手段は不揮発性記憶手段である。
【００３８】
有利には本発明による装置によれば、コンピュータシステムの初期化時および／または動作中、記憶装置に格納されている機能ユニットのコンフィギュレーションステータスおよび／またはエラーステータスが読み出され、読み出されたデータと比較装置のエラー信号に依存して、機能ユニットのアクティブ化および／または非アクティブ化を実施することができる。
【００３９】
有利には本発明による装置によれば、機能ユニットの非アクティブ化を不可逆的に実行可能である。
【００４０】
有利には本発明による装置によれば、機能ユニットの不可逆的な非アクティブ化のためにこの機能ユニットへのまたはこの機能ユニット内での少なくとも１つの電気的な接続を遮断する手段が設けられている。
【００４１】
有利には本発明による装置によれば、機能ユニットへのまたは機能ユニットにおける電気的な接続の遮断を、この接続の少なくとも一部分に対する電気的な作用によって達成可能な手段が設けられている。
【００４２】
有利には本発明による装置によれば、エラー検出、機能ユニットのアクティブ化および／または非アクティブ化のための手段は、コンピュータシステムの一部分であるかまたはコンピュータシステムと常に接続されている。
【００４３】
そのほかの利点および有利な実施形態については、各請求項に記載の特徴ならびに以下の説明に示されている。
【００４４】
図1には、切替ロジックおよび処理ロジックを備えた一般的な切替コンポーネントが示されている。
【００４５】
図２には、切替コンポーネントと記憶素子との接続について示されている。
【００４６】
図３には、記憶素子を利用した歩留まり上昇のための基本的な方法について示されている。
【００４７】
図４には、グレースフル・デグラデーション graceful degradation と緊急動作のケイパビリティを高めるための特別な方法について示されている。
【００４８】
図５には、切替コンポーネントと制御コンポーネントとの接続について示されている。
【００４９】
図６には、制御コンポーネントを利用した歩留まり上昇のための基本的な方法について示されている。
【００５０】
図７には、実現可能な記憶素子の構造が示されている。
【００５１】
実施例の説明
以下の説明では実行ユニットのことをプロセッサ／コア／ＣＰＵとも、ＦＰＵ（浮動小数点ユニット）、ＤＳＰ（ディジタルシグナルプロセッサ）、コプロセッサまたはＡＬＵ（算術論理ユニット）とも称することがある。
【００５２】
まずはじめに図1には、やはり２つよりも多くの実行ユニットを使用するための切替ユニットおよび比較ユニットの一般的な事例が描かれている。ここで考察するきｎ個の実行ユニットから、ｎ個の信号Ｎ１４０〜Ｎ１４ｎが切替および比較コンポーネントＮ１００に供給される。この切替および比較コンポーネントＮ１００は、これらの入力信号からｎ個までの出力信号Ｎ１６０〜Ｎ１６ｎを生成することができる。最も簡単なケースすなわち「純粋なパフォーマンスモード」では、すべての信号Ｎ１４ｉが対応する出力信号Ｎ１６ｉとなる。これとは反対の極端なケースすなわち「純粋な比較モード」では、すべての信号Ｎ１４０〜Ｎ１４ｉが出力信号Ｎ１６ｉのうちただ１つの出力信号となる。
【００５３】
この図面には、考えられる種々のモードをどのようにして生じさせることができるかについて描かれている。このためＮ１００には、切替ロジックＮ１１０の論理コンポーネントが含まれている。さしあたり切替ロジックの役割は、どの入力側がいかなる出力側とも接続されないかを決定することであり、つまり結果が保たれずにまたは非アクティブ状態とならずにどの入力側が無視されるのかを決定することである。切替ロジックのこの機能を、以下では切替ロジックの第1機能ともしばしば称する。さらに切替ロジックＮ１１０は、そもそもいくつの出力信号があるのかおよび入力信号のうちのいずれが入力信号が出力信号のいずれに寄与するのかを決定する。ここでは１つの入力信号が多くともちょうど１つの出力信号に寄与することができる。切替ロジックのこの機能を、以下では切替ロジックの第２機能ともしばしば称する。
【００５４】
つまり数学的に別のかたちで表すと信号の阻止なしでは、集合｛Ｎ１４０〜Ｎ１４ｎ｝の各要素に集合｛Ｎ１６０〜Ｎ１６ｎ｝の１つの要素を対応づける関数が切替ロジックによって定義されている。個々の入力信号の阻止を伴うと一般に切替ロジックにより、集合｛Ｎ１４０〜Ｎ１４ｎ｝（阻止されていない信号）の各要素に集合｛Ｎ１６０〜Ｎ１６ｎ｝の１つの要素を対応づける関数が定義されている。
【００５５】
この場合、処理ロジックＮ１２０は出力側Ｎ１６ｉの各々に対し、どのかたちで入力側がこの出力信号に寄与するかを決定する。例示的に種々の実施形態を説明する目的で、一般性を制限することなく、出力側Ｎ１６０が信号Ｎ１４１〜Ｎ１４ｍによって生成されるものとする。ｍ＝１であればこのことは単に信号のスルーコネクションに相当し、ｍ＝２であれば信号Ｎ１４１，Ｎ１４２が比較される。この比較を同期または非同期に実施することができ、さらにこの比較をビットごとにまたは最上位ビットに対してのみ実施することができるし、あるいは許容範囲を用いて実施することもできる。１つの有利な実施形態によれば、複数の実行ユニットを１つのロックステップオペレーションで（すなわち同一クロック内の同一命令で）実行させることができる。ただし１つの固定的なクロックまたはフェーズシフトも、同様に有利な解決策である。ｍ≧３である場合には、それよりも多くのオプションがある。
【００５６】
１つめのオプションによれば、すべての信号を比較し、少なくとも２つの異なる値が存在する場合にはエラーを検出し、このエラーを選択的にシグナリングすることができる。
【００５７】
２つめのオプションによれば、ｍ個からｋ個の選択が行われる（ｋ＞ｍ／２）。このことは比較の利用により実現可能である。選択的に、信号のうちの１つが偏差があるとして識別されると、エラー信号を発生させることができる。３つのすべての信号が異なっている場合には、考えられる種々のエラー信号を形成することができる。
【００５８】
３つめのオプションによれば、これらの値が１つのアルゴリズムに供給される。このアルゴリズムをたとえば平均値やメディアン値の形成、あるいはフォールトトレランスアルゴリズム（ＦＴＡ）の使用とすることができる。上述のようなＦＴＡは、入力値の極値を取り除き、残りの値に対し一種の平均値形成を行うことに基づくものである。この平均値形成を残りの値の集合すべてについて行うこともできるし、あるいは有利にはハードウェアＨＷにおいて容易に形成できる部分集合について行うことができる。この場合には、必ずしも値を実際に比較しなくてもよい。平均値形成であればたとえば加算と除算のみでよく、ＦＴＭ，ＦＴＡまたはメディアンであれば部分的なソートが必要である。この場合も必要に応じて、極値が相当に大きい場合には選択的にエラー信号を送出することができる。
【００５９】
複数の信号を処理して１つの信号を生成する上述の様々なオプションを略して比較演算と称する。したがって処理ロジックの役割は、出力信号各々に対する比較演算の詳細な構造、つまりは対応する入力信号に対する比較演算の詳細な構造を決定することである。以下ではこのことを処理ロジックの第２の関数と称する。これにより一般に生じ得る誤った実行ユニットの識別を、以下では処理ロジックの第１の関数と称する。
【００６０】
切替ロジックＮ１１０の情報（すなわち上述の関数）と処理ロジックの情報（すなわち出力信号つまり関数値ごとの比較演算の決定）との組み合わせがモード情報であり、この情報によってモードが確定される。この情報は一般的な事例では当然ながら多値であり、つまり１つの論理ビットだけでは表現できない。論理的に考えられるすべてのモードがある１つの定められた実現形態において有意であるのではなく、有利には許容されるモードの数が制限される。ここで強調しておくと、実行ユニットが２つしかない場合であれば実行ユニットには、すべての情報をただ１つの論理ビットに集約可能な１つの比較モードだけしか存在しない。
【００６１】
一般的な事例ではパフォーマンスモードから比較モードへの切り替えの特徴は、パフォーマンスモードではそれぞれ異なる出力側にマッピングされる実行ユニットが比較モードでは同じ出力側にマッピングされることである。このことは有利には以下のようにして実現される。すなわち実行ユニットのサブシステムが設けられており、この場合、このサブシステム内で考察すべきすべての入力信号Ｎ１４ｉが、パフォーマンスモードにおいては対応する出力信号Ｎ１６ｉにそれぞれダイレクトに切り替えられる一方、比較モードにおいてはすべて１つの出力側にマッピングされる。択一的に、このような切り替えをペアリングの変更によっても実現可能である。つまり本発明による１つの実施形態として、許容されるモードの量をそれが該当するよう制限できるにもかかわらず、一般的なケースにおいてはパフォーマンスモードおよび比較モードについて論じることはできない。しかしながらパフォーマンスモードから比較モードへの切り替え（またその逆の切り替え）については常に論じることができる。
【００６２】
次に、この種の切替コンポーネントおよび比較コンポーネントならびにいくつかのその他の要素を用いて、特定の条件のもとで半導体素子たとえばマイクロコンピュータなどの製造プロセスにおける歩留まりをどのように高めることができるかについて述べる。
【００６３】
基本的な着想について以下で大雑把に説明する：
素子たとえばマイクロコンピュータには、動作中に必要とされるよりも多くの実行ユニットが必要とされる。
【００６４】
したがって動作中は、適正に動作する実行ユニットの全個数よりも僅かな実行ユニットでもはたらかせることができる。ここで前提とするのは、適正には動作していないユニットが識別されており、それらがシステム全体に作用を及ぼす可能性のないことである。上述の切替ユニットおよび比較ユニットを利用することにより、欠陥のある実行ユニットの信号がシステム内でさらに伝播するのを切替ロジックＮ１１０を介して阻止することができる。
【００６５】
処理ロジックＮ１２０により、それぞれ異なる実行ユニットの信号を比較することができる。適切な比較によって、欠陥のある実行ユニットを識別することができる。このことは、エラーを十分にカバーするテストプログラムを利用することで可能となる。必要に応じて、外部の識別手段をいっしょに使用することもできる。
【００６６】
この種のテストをいずれかの時点で、たとえば生産ライン終点、初期化時あるいは組み立てに際して実行し、結果（すなわち欠陥のある実行ユニットの一義的な識別）を不揮発性メモリに記憶し、その結果により切替ロジックＮ１１０を、欠陥のある実行ユニットの信号が作用を及ぼさないよう制御することによって、たとえ欠陥のある実行ユニットが存在していても、適正に動作する実行ユニットを依然として利用可能なマイクロコンピュータが得られる。
【００６７】
このようにして製品において実現されるフォールトトレランスによって歩留まりを高めることができる。その理由は、依然として適正に動作する実行ユニットの個数が十分にあるかぎり、欠陥を伴う素子を利用できるからである。これは適用事例に依存する。
【００６８】
この着想についてここで詳しく説明する。
【００６９】
切替ユニットおよび比較ユニットに関する可能な論理構成についてはすでに説明した。ここで説明する本発明を適用するためには、有利ではあるけれどもコンポーネントが必ずしも上述なようなものとして設けられていなくてもよく、また、切替ロジックや処理ロジックという上述のサブコンポーネントが必ずしも設けられていなくてよい。
【００７０】
切替ロジックの第１の機能に関して重要であるのは、場合によっては欠陥を伴う可能性のあるコンポーネントの出力を適切な形態で無視できることである。このことは、それらの出力をたとえばスイッチなどで遮断することによって実現できる。他の可能性として挙げられるのは、エラーを伴う信号用の標準「キャッチャー」にそれらの信号を切り替えることである。別の可能性として、出力信号を無効なものとしてマーキングすることができる。さらにこのことに加えてまたは択一的に用いることのできる別の可能性として、この種の出力信号の発生を対応するコンポーネント自体を非アクティブ状態にすることによって阻止することができる。そしてこれをコンポーネントの非アクティブ化、停止、クロック遮断あるいは入力信号の遮断によって実現することができる。このことにより損失電力が最小限に抑えられ、ひいては耐用年数、信頼性ならびに温度負荷が最適化されるという利点も得られる。以下では、出力が何らかの手段により無視されるすべての実行ユニットのことをパッシブ状態または非アクティブ状態にあると呼ぶことができる。
【００７１】
処理ロジックの第１の機能にとって重要であるのは第１に、欠陥コンポーネントを識別できることである。有利な可能性として挙げられるのは、すべての実行ユニットに対し並列に同一のプログラムを実行させることである。ただし有利には必ずしもこのことを、実行ユニットをロックステップモードで、あるいは固定的なクロックシフトまたは位相シフトでも駆動することにより実現可能でなくてもよい。
【００７２】
このようにして適切な比較により多数決判定を介して、場合によっては存在する欠陥コンポーネントを識別することができる。オプションとして製品テスト、初期化テストあるいは生産ライン終点テストにおいて付加的にこのプログラムの結果をさらに、事前にわかっている結果と外部のユニット（ウォッチドッグ、他のマイクロコンピュータ、テスト機器、ＡＳＩＣ）によって比較することができる。このことはただ２つの実行ユニットしか存在しない場合に殊に有利となる。なぜならばそのようなケースでは、双方の実行ユニットにおいて差が発生したならば、欠陥を伴う実行ユニットを識別するために第３の情報が必要となるからである。このような比較を上述の比較演算のほか、場合によっては存在する欠陥を伴う実行ユニットの一義的な識別が可能となるまで、ペアでのみでまたは部分集合に対し比較を実行することで実現することができる。したがって処理ロジックはこの第１の機能の結果として、欠陥コンポーネントを識別する必要がある。
【００７３】
テストプログラムを、できるかぎり高い確率で欠陥が作用を及ぼすように構成する必要がある。そのようなプログラムを開発するためにたとえば、欠陥モデル（一例としてstuck-at-Modell）を利用することができるし、アプリケーションコードの一部分を実行させたり、あるいは完全な命令テストを実行させたりすることができる。生産ライン終点テストの場合であれば、それを実行ユニットに限定された現在のテストプログラムに対応させることができる。ただしこれを現在一般的な生産ライン終点テストと組み合わせることもできるし、第１の生産ライン終点テストによってすでに判定されたコンポーネントのみこのプログラムによってテストすることもできる。最後に挙げたやり方は殊に、さもなければ欠陥品に属するコンポーネントについてのみ付加的なプロセスステップが実施されるという利点を有している。このような最後の「救済ステップ」により得られたコンポーネント各々によって、製造プロセスの歩留まりがそのまま高められる。
【００７４】
処理ロジックの第１の機能により欠陥ユニットが識別された後、その情報を格納する必要がある。本発明による方法を歩留まり上昇のために製造プロセスに適用する場合、不揮発性記憶素子を用いるのが有利である。その場合、どの実行ユニットが非アクティブであるかがそこに格納される。
【００７５】
図２には、この記憶素子の機能が描かれている。図２における切替および比較ユニットＮ５００の素子Ｎ５１０，Ｎ５２０，Ｎ５４ｉ、Ｎ５６ｉは、図１における切替および比較ユニットＮ１００の素子Ｎ１１０，Ｎ１２０，Ｎ１４ｉ，Ｎ１６ｉと同じ機能を有している。さらにここには記憶素子Ｎ５３０が描かれている。処理ロジックＮ５２０は、欠陥があると識別された実行ユニットに関する情報を記憶素子Ｎ５３０に送信する。切替ロジックＮ５１０はこの記憶素子にアクセス可能であり、Ｎ５３０により非アクティブとして表された素子が実際上も非アクティブとなるよう切替ロジックの第１の機能を実施する。
【００７６】
当然ながら記憶素子を切替および比較ユニット内に設けることができるけれども、外部に設けてもよく、さらにはコンポーネントの外部に設けてもよい。たとえばマイクロコンピュータを組み立てる際に制御装置内またはＰＣ内に外部の素子を設けることも考えられ、それというのもこのようにすれば周辺機器を利用しながらいっそう大規模なテストを適用できるからである。
【００７７】
図３には、製造時の歩留まりを高めるための方法に関する基本的な着想が示されている。第１のステップＮ６００（識別ステップ）において、欠陥のある実行ユニットの識別が行われる。識別のためには処理ロジックＮ５２０の第１の機能が利用され、つまりはテストプログラムが利用される。第２のステップＮ６１０（格納ステップ）において、欠陥情報が格納される。対応する情報が処理ロジックＮ５２０から記憶素子Ｎ５３０に渡される。第３のステップＮ６２０（コンフィギュレーション）において、切替ロジックＮ５１０はＮ５３０からの情報を利用して切替ロジックの第１の機能を適用し、要求されているアクティブ状態とパッシブ状態に応じて実行ユニットの出力のコンフィギュレーションを行う。ここで強調しておくと、たしかにオプションとしてこれをＳＷにより行うことができるけれども、１つの有利な実施形態によればここではＳＷコントロールによってもコンフィギュレーションに作用が及ぼされない。
【００７８】
非アクティブ状態に関する主要な要因は欠陥である。ただし１つの有利な実施形態によれば、別の理由が成り立つ可能性もある。たとえば、まったく欠陥のないコンポーネント自体についても上述の記憶素子において実行ユニットを非アクティブとしてマーキングすることができる。
【００７９】
たとえば、テストが生産ライン終点だけでなく動作中（たとえば初期化フェーズ中あるいは通常動作中にも）実行される場合には、製造中ではなく動作中に発生したエラーを検出することができる。図１に示されているように、切替ロジックの第２の機能（アクティブな実行ユニットを動作中に互いに接続する機能）および処理ロジックの第２の機能（出力側に切り替えられた信号の比較を実施する機能）を介して、動作中も簡単にエラーを検出して欠陥のある実行ユニットを識別することができる。
【００８０】
欠陥のない実行ユニットが非アクティブとマーキングされている場合、動作中にエラーが発生したときに欠陥があると識別されたユニットを欠陥がないが非アクティブ状態にあるユニットと交換することができる。この目的で有利であるのは、実行ユニットが単に非アクティブであるのかまたはそれが欠陥も有するのかという情報を記憶素子Ｎ５３０に格納することである。有利には非動作時に、所定の実行ユニットが欠陥を有するという情報を変更することができる。
【００８１】
図７には、記憶素子Ｏ１００（Ｎ５３０に対応）に関して基本的に実現可能な構造が示されている。これには第１の記憶領域Ｏ１１０が含まれており、そこには有利には実行ユニットの個数に応じてメモリロケーションＯ１２０〜Ｏ１２ｎが設けられている。有利には各メモリロケーションは少なくとも１ビット以上で実現されている。メモリロケーションＯ１２ｉの番号またはアドレスは、実行ユニットの番号または識別子と一義的に結びつけられている。Ｏ１２０の１つのビットは０にセットされており、たとえばこのことによって、対応する実行ユニットがアクティブであることが表される。これが１にセットされているならば、対応する実行ユニットは非アクティブ状態ということである。この情報をフォールトトレランスにまたは他の情報と結びつけてメモリロケーションＯ１２０〜Ｏ１２ｎにおくことができるが、この用途に関して基本的な情報内容は常に同じまま保持される。
【００８２】
オプションとして付加的に第２の記憶領域Ｏ１４０が設けられ、有利にはこの領域には実行ユニットの個数に応じてメモリロケーションＯ１３０〜Ｏ１３ｎが設けられる。有利には各メモリロケーションは少なくとも１ビット以上で実現されている。メモリロケーションＯ１３ｉの番号またはアドレスは、実行ユニットの番号または識別子と一義的に結びつけられている。Ｏ１３０の１つのビットは０にセットされており、たとえばこのことによって、対応する実行ユニットが欠陥のないものとして表される。これが１にセットされているならば、対応する実行ユニットは欠陥があることが表される。この情報をフォールトトレランスにまたは他の情報と結びつけてメモリロケーションＯ１３０〜Ｏ１３ｎにおくことができるが、この用途に関して基本的な情報内容は常に同じまま保持される。択一的に、この記憶領域は書き込み不可能であるかまたは、特別な状況でのみあるいは特別なやり方でのみ書き込み可能であり、このようにすることで一度欠陥があるものとしてマーキングされた実行ユニットが誤って欠陥なしと表されないよう保証される。
【００８３】
非アクティブであるが欠陥のない実行ユニットを使用することにより、上述の方法を欠陥のない素子のために提供するコールドな冗長性（コールド・リダンダンシー cold redundancy）を、可用性と信頼性の増大のために用いることができる。
【００８４】
本発明を適用可能な別の可能性は、グレースフルデグラデーションモードGraceful-Degradation ModeおよびリンプホームモードLimp-home Modeを実現することである。
【００８５】
この場合の前提条件は、処理ロジックにおける上述の第２の機能を介して動作中に欠陥が見つかったことである。図４には、その際に有利に用いられる方法が示されている。最初にステップＮ７００（エラー検出）において欠陥が見つけられる。これをたとえばテストプログラムの利用により行うことができる。ただしシステムが比較モードにあるときには、たとえばこれを処理ロジックと切替ロジックの第２の機能を介して設定できる場合には、この種のエラー検出を通常動作中に行うこともでき、つまりアプリケーションソフトウェアがテストプログラムとして機能する。このことは２つの理由から有利である：すなわちこの場合には専用のテストプログラムが不要である一方、総じて作用を及ぼす実行ユニットのすべての欠陥がこのようにして見つけられる。
【００８６】
ステップＮ７０５において、切替ロジックおよび処理ロジックの現在のコンフィギュレーションにより欠陥のある実行ユニットをすでに識別可能であるか否かがチェックされる。このことが該当するならばステップＮ７１０（エラー検出のためのコンフィギュレーション）およびＮ７２０（識別ステップ）がすでに終了しており、ステップＮ７３０にそのまま移行する。これがあてはまるのはたとえば、３つの実行ユニットからの信号が比較されるサブシステムにおいてエラーが発生した場合である。（ステップＮ７０５における）チェックの結果、該当しなかった場合（たとえば比較モードで実行している２つの実行ユニットから成るサブシステムにおいてエラーが検出された場合）、最初にステップＮ７１０において、エラー識別を可能とするコンフィギュレーションが選択される。これはもっとも簡単なやり方としてはたとえば以下のようにして行われる。すなわち「容疑候補」（すなわちエラーを生じさせたサブシステムに関与しているすべての実行ユニット）を、十分に多くの個数の他の実行ユニットとともに切替ロジックＮ５１０により１つの出力信号となるよう組み合わせる。その際に有利であるのは、エラーを呈示したＳＷ部分をテストプログラムとして再び利用することであるが、専用のテストプログラムを利用してもよい。この場合、処理ロジックの第１の機能によりステップＮ７２０を実行させ、欠陥のある実行ユニットを識別することができる。ただし択一的に、他の識別方法を選択してもよい。たとえば容疑候補のうちの１つを受け入れ、それを欠陥のない他の実行ユニットと組み合わせる。いかなるエラーも識別されなければ、他の実行ユニットが欠陥をもつことになる。エラーが識別されれば、その実行ユニットにおけるエラーであると推定できる。後者の方法によれば、同じ識別確実性は得られないけれども、これを動作実行中にいっそう簡単に用いることができ、つまりたとえば自動車においてコンポーネントにより制御される目下クリティカルな走行操作が実行されている場合に有利となる。欠陥のある実行ユニットの識別が完了した後、両方のステップＮ７３０（格納ステップ、Ｎ６１０に対応）とＮ７４０（コンフィギュレーション、Ｎ６２０に対応）が実行される。
【００８７】
ここで強調しておくと、この最後のステップにおいて本発明による方法により多数の有利な可能性が得られることになる。欠陥がないけれども非アクティブ状態にある実行ユニットが十分に多くあるならば、上述のように完全に機能するシステムを再び形成することができる。
【００８８】
通常動作のために欠陥のない実行ユニットが少なすぎるケースにおいて、存在している実行ユニットに対し既存のソフトウェアを通常のように良好に実行させることができる。このことが有利になるのは、システムが通常の事例において予備伝播時間を用いて記述されている場合である。この場合におそらくは、実行ユニットの個数が低減されていても動作を保証するためにパフォーマンスを十分に提供できる。このことは殊に、著しくパフォーマンスが集中する動作状態（たとえば自動車エンジンにおける高回転数）が回避されることによって支援することができる。
【００８９】
通常動作のために欠陥のない実行ユニットの個数が少なすぎれば、択一的にアプリケーションのサブセットだけを実行させることができる。
【００９０】
通常動作のために欠陥のない実行ユニットの個数が少なすぎるケースにおいて、第３の可能性としてアプリケーションを別のモードで実行させることができる。たとえば強い比較モードをやめて、比較的弱い比較モードまたはパフォーマンスモードを適用することができる。このケースでは、後続の動作のために比較的弱いエラー検出またはフォールトトレランスしか生じないけれども、場合によってはこのことは許容できる。なぜならばこの状態を場合によっては制限された時間のみ維持すればよいからである。本発明によればこのオプションはきわめて容易に実現できる。なぜならばここで示したコンポーネントおよび方法だけしか用いないでよいからである。当然ながら、これらの実施形態の組み合わせも考えられる。
【００９１】
本発明による方法の着想を利用する基本的に異なる可能性として挙げられるのは、欠陥の可能性のある実行ユニットを確実に不可逆的に非アクティブ状態となるよう非アクティブにするために、記憶素子を用いずに他の手段を利用することである。これを素子のラインの制御（たとえば分離または接続）によって行うことができる。
【００９２】
以下に種々のオプションを挙げる：専用ラインのアンチフューズ（これは動作中、保守中、組み立て中または製造中に利用可能）、ラインの機械的処理（はんだ付け、切断）、レーザ、電子ビーム、Ｘ線ビームまたは特別な電気信号による焼断、ならびにラインに対する化学的作用。
【００９３】
このためには記憶素子の代わりに制御コンポーネントが必要である。図５には、この制御コンポーネントの機能が描かれている。図５における切替および比較ユニットＮ８００の素子Ｎ８１０，Ｎ８２０，Ｎ８４ｉ、Ｎ８６ｉは、図１における切替および比較ユニットＮ１００の素子Ｎ１１０，Ｎ１２０，Ｎ１４ｉ，Ｎ１６ｉと同じ機能を有している。さらにここには制御コンポーネントＮ８３０が描かれている。処理ロジックＮ８２０は、欠陥があると識別された実行ユニットに関する情報を制御コンポーネントＮ８３０に送信する。これはたとえば上述のように実行ユニットが非アクティブ状態となるよう素子内のラインまたは機能グループを制御する手段を有している。Ｎ８３０を素子内、制御装置内またはシステム内のコンポーネントとすることができるけれども、Ｎ８３０を製造プロセスにおける機械またはこの種の機械の操作者としてもよい。これらのコンポーネントを保守の際に利用することもできる。オプションとして相応の情報をさらに切替ロジックへ送出することができ、これによって切替ロジックは第１の機能を実行し、Ｎ８３０により非アクティブと表された素子を実際上も非アクティブにする。
【００９４】
図６には、制御コンポーネントＮ８３０を利用して歩留まりを高めるための方法に関する基本的な着想が示されている。第１のステップＮ９００（識別ステップ）において、欠陥のある実行ユニットの識別が行われる。識別のためには処理ロジックＮ８２０の第１の機能が利用され、つまりはテストプログラムが利用される。第２のステップＮ９１０において、処理ロジックＮ８２０から制御コンポーネントＮ８３０へ欠陥情報が送られる。第３のステップＮ９２０において制御コンポーネントＮ８３０はこの情報を利用し、このコンポーネントが使える手段を用いて、欠陥コンポーネントが非アクティブとなるよう素子内のラインまたは機能グループを制御する。択一的な第４のステップＮ９３０において、切替ロジックＮ８１０は情報を利用して切替ロジックの第１の機能を適用し、要求されているアクティブ状態とパッシブ状態に応じて実行ユニットの出力のコンフィギュレーションを行う。当然ながら、この種の制御コンポーネントを動作中も利用することができる。システムに対する作用はまったく同じであるので、記憶素子を利用したときに得られるすべての利点をここでもあてはめることができる。この場合、制御コンポーネントがシステム内のＨＷコンポーネントとして設けられていると有利である。
【００９５】
実施例の説明で言及した実行ユニット以外にも、本発明による有利な方法と装置を半導体回路における他のコンポーネントにも適用することができ、たとえばアナログ／ディジタル変換器、タイマ素子、インタラプトコントローラ、通信コントローラあるいは制御ユニットなどにも適用可能である。
【００９６】
以下では、半導体回路のこのようなコンポーネント全体を機能ユニットという用語でまとめる。
【００９７】
１つの別の有利な実施例によれば、これまで説明した本発明が他の記憶素子に対するＥＣＣ保護といっしょに用いられる。この事例では高度な可用性をもつコンポーネントが得られることになり、これによればメモリも実行ユニットもフォールトトレランスに構成されており、したがって歩留まりを最大にすることができるし、動作中の最適なアベイラビリティも保証できる。
【図面の簡単な説明】
【００９８】
【図１】切替ロジックおよび処理ロジックを備えた一般的な切替コンポーネントを示す図
【図２】切替コンポーネントと記憶素子との接続について示す図
【図３】記憶素子を利用した歩留まり上昇のための基本的な方法について示す図
【図４】グレースフル・デグラデーション graceful degradation と緊急動作のケイパビリティを高めるための特別な方法について示す図
【図５】切替コンポーネントと制御コンポーネントとの接続について示す図
【図６】制御コンポーネントを利用した歩留まり上昇のための基本的な方法について示す図
【図７】実現可能な記憶素子の構造を示す図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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2009506406.tif 000011
2009506406.tif 000012
2009506406.tif 000013
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