(57)【要約】【課題】非線形的な電荷転送動作およびＦＥＴドレイン電圧Ｖ５の変化という２つの誤差要因による影響が大幅に低減されている電荷転送回路を提供する。【解決手段】入力電荷を保持する入力電荷保持素子５１と、出力電荷を保持する出力電荷保持素子５３と、入力端子５４、出力端子５５およびゲート端子５７を有する電荷転送素子５２であって、入力端子５４は、入力電荷保持素子５１からの電荷を受け取るように連結されおり、出力端子５５は、ゲート端子５７に印加される電荷転送制御信号によって制御されて出力電荷保持素子５３に電荷を提供するように、連結されている、電荷転送素子５２と、入力電荷保持素子５１に連結されている入力端子、および、電荷転送素子５２のゲート端子５７に連結されている出力端子を有し、電荷転送制御信号を提供する増幅器５６，５８とを備える。【選択図】図５
2009539324.tif 000002
【特許請求の範囲】
【請求項１】
入力電荷を保持する入力電荷保持素子と、
出力電荷を保持する出力電荷保持素子と、
入力端子、出力端子およびゲート端子を有する電荷転送素子であって、前記入力端子は、前記入力電荷保持素子からの電荷を受け取るように連結されおり、前記出力端子は、前記ゲート端子に印加される電荷転送制御信号によって制御されて前記出力電荷保持素子に電荷を提供するように、連結されている、電荷転送素子と、
前記入力電荷保持素子に連結されている入力端子、および、前記電荷転送素子の前記ゲート端子に連結されている出力端子を有し、前記電荷転送制御信号を提供する増幅器とを備えた、電荷転送装置。
【請求項２】
請求項１において、前記増幅器は少なくとも１０倍の利得を有する、電荷転送装置。
【請求項３】
請求項１において、前記増幅器はＮＦＥＴおよびＰＦＥＴを備え、これらＦＥＴは、ソースが共通ノードに接続されている共通ソースの構成を有し、前記共通ノードは前記増幅器の前記出力端子を提供する、電荷転送装置。
【請求項４】
請求項３において、前記ＰＦＥＴのドレイン端子は供給電圧に接続され、前記ＮＦＥＴのドレイン端子はグラウンド電圧に接続され、前記ＰＦＥＴのゲート端子はバイアス電圧に接続され、前記ＮＦＥＴのゲート端子は前記電荷転送素子の入力端子に接続されている、電荷転送装置。
【請求項５】
請求項３において、前記ＮＦＥＴと前記ＰＦＥＴの共通のソース端子が前記電荷転送素子のゲート端子に接続されている、電荷転送装置。
【請求項６】
請求項３において、さらに、
前記ＮＦＥＴと前記電荷転送素子の前記入力端子との間に連結されたソースフォロワＰＦＥＴを備えた、電荷転送装置。
【請求項７】
請求項３において、さらに、
前記電荷転送素子の前記入力端子と前記ＮＦＥＴとの間に連結された第２のＮＦＥＴを備えた、電荷転送装置。
【請求項８】
請求項１において、さらに、
前記入力電荷保持素子と入力電圧源との間に連結された第１の抵抗素子と、
前記入力電荷保持素子と前記電荷転送素子との間に連結された第２の抵抗素子とを備えた、電荷転送装置。
【請求項９】
請求項１において、さらに、
前記増幅器の前記出力端子と基準電圧の間に連結された、前記電荷転送素子のオンおよびオフの時間を制御する電流制御ＦＥＴを備えた、電荷転送装置。
【請求項１０】
請求項９において、さらに、
前記ＰＦＥＴと前記電圧源の間に連結された電力制御ＦＥＴを備えた、電荷転送装置。
【請求項１１】
請求項１において、さらに、
第１の入力電圧源と前記入力電荷保持素子の間に直列に連結された第１の入力電荷制御スイッチと、
前記電荷転送素子の前記入力端子と第２の電圧源の間に直列に連結された第２の入力電荷制御スイッチとを備えた、電荷転送装置。
【請求項１２】
請求項１において、前記電荷転送素子が、基板内に形成された拡散領域を備え、この基板上には第１の制御電極が形成されて、この第１の制御電極が前記電荷転送素子の入力端子を提供する、電荷転送装置。
【請求項１３】
請求項１２において、さらに、前記基板上に形成された第２の制御電極を備え、この第２の制御電極が前記出力電荷保持素子の端子を提供する、電荷転送装置。
【請求項１４】
請求項１において、さらに、
前記増幅器の出力端子に連結された電流源を備えた、電荷転送装置。
【請求項１５】
請求項１４において、さらに、
前記電荷転送素子の前記入力端子と前記ゲート端子の間で電圧を分離するように構成された電圧バッファを備えた、電荷転送装置。
【請求項１６】
請求項１において、さらに、
前記入力電荷保持素子の第１の端子に連結された抵抗素子を備えた、電荷転送装置。
【請求項１７】
請求項１６において、前記抵抗素子が、前記入力電荷保持素子と前記出力電荷保持素子の間の電荷転送中における非線形信号歪を低減するように構成されている、電荷転送装置。
【請求項１８】
請求項１７において、前記抵抗素子は前記入力電荷保持素子と前記電荷転送素子の入力端子の間に直列に連結されている、電荷転送装置。
【請求項１９】
請求項１７において、前記抵抗素子は入力電圧と前記入力電荷保持素子の間に連結されている、電荷転送装置。
【請求項２０】
請求項１７において、さらに、
前記入力電荷保持素子の第２の端子に連結された追加の抵抗素子を備えた、電荷転送装置。
【請求項２１】
請求項１において、さらに、
電力スイッチ制御信号に応答して、前記電荷転送素子および前記電流源の一方または両方を通る電流を無効にするスイッチを備えた、電荷転送装置。
【請求項２２】
請求項２１において、前記スイッチは、スイッチ制御信号に応答して、前記電荷転送素子を通る電流を無効にする、電荷転送装置。
【請求項２３】
請求項２２において、前記増幅器は前記増幅器の出力端子に連結された電流源を備え、前記スイッチは、スイッチ制御信号に応答して、前記電流源を通る電流を無効にする、電荷転送装置。
【請求項２４】
入力電荷を保持する入力電荷保持素子と、
電荷結合素子であって、
入力端子、出力端子およびゲート端子を有する第１構成要素であって、前記入力端子は、前記入力電荷保持素子からの電荷を受け取るように連結されており、前記出力端子は、前記ゲート端子に印加される電荷転送制御信号によって制御されて電荷を提供するように、連結されている、第１構成要素、および
出力電荷を保持する第２構成要素であって、前記第１構成要素から電荷を受け取るように連結されている第２構成要素を有する、電荷結合素子と、
前記入力電荷保持素子に連結されている入力端子、および、前記電荷転送素子の前記ゲート端子に連結されている出力端子を有し、前記電荷転送制御信号を提供する増幅器とを備えた、電荷転送装置。
【請求項２５】
請求項２４において、さらに、
前記出力端子に連結された電流源を備えた、電荷転送装置。
【請求項２６】
請求項２４において、さらに、
前記入力電荷保持素子に連結され、前記入力電荷保持素子と前記電荷結合素子の第２構成要素の間の電荷転送中における非線形信号歪を低減するように構成された抵抗素子を備えた、電荷転送装置。
【発明の詳細な説明】
【関連出願】
【０００１】
本願は、2006年5月31日に出願された米国仮特許出願第60/809,485号の利益を主張するものである。前記出願の全教示内容は、参照により本明細書に引用したものとする。
【技術分野】
【０００２】
本願は、電荷転送の技術に関する。
【背景技術】
【０００３】
電荷領域（charge-domain）信号処理回路では、信号は電荷パケットとして表される。これらの電荷パケットは蓄積され、１つの蓄積位置から別の蓄積位置に転送され、あるいは処理されて特定の信号処理機能を実行する。電荷パケットはアナログ量を表すことができ、単位がクーロンである電荷パケットサイズは、表される信号に比例する。電荷転送のような電荷領域動作は「クロック」電圧によって駆動され、離散時間処理がなされる。このように、電荷領域回路はアナログ離散時間信号処理能力を提供する。
【０００４】
電荷領域回路（charge-domain circuit）は、電荷結合素子（ＣＣＤ）、金属酸化物半導体（ＭＯＳ）バケツリレー素子（ＢＢＤ）、またはバイポーラＢＢＤとして実現される。本発明は、主としてＭＯＳ ＢＢＤに関し、電荷パケット生成の分野におけるＣＣＤへの適用も可能である。以下に説明する全ての回路は、信号電荷キャリアとして電子を想定し、信号電荷処理にはＮチャネル電界効果トランジスタ（ＮＦＥＴ）またはＮチャネルＣＣＤを使用する点に留意されたい。ＰＦＥＴまたはＰチャネルＣＣＤを採用し、かつ逆方向の信号および制御電圧極性を使用することによって、電荷キャリアとしてホールを使用する同一回路にも同様に適用される。
【０００５】
ＭＯＳ ＢＢＤでは、電荷パケットはキャパシタに蓄積される。１つの蓄積キャパシタから次の蓄積キャパシタへの電荷転送は、共通ゲート構成で接続されたＦＥＴによってなされる。ＢＢＤにおける電荷転送プロセスは図１および図２を参照して説明される。これらの図は多くの実際的な詳細部を省略しているが、従来型ＢＢＤにおける電荷転送の基本的機能を示すには十分である。
【０００６】
図１は、ＢＢＤ型電荷転送のための基本的な回路要素を示す。図１において、ＶＸはキャパシタ１の第１端子に印加される入力電圧である。キャパシタ１の第２端子とＦＥＴ２のソース端子とは、ノード４で接続される。ＦＥＴ２のゲートは、ここでの説明では一定に保持されると仮定される電圧ＶＧに接続される。ＦＥＴ２のドレインと負荷キャパシタ３の第１端子とはノード５で接続される。負荷キャパシタ３の他方の端子は共通回路（「グラウンド」）に接続される。
【０００７】
図２は、図１の回路における電圧波形を示す。電荷転送サイクルの開始時は、ＶＸは高電圧２１にあり、ノード５は比較的高い電圧２３に初期設定されており、ノード４はより低い電圧２２に初期設定されている。説明を基本的にするために、電圧２２はＶＧ−ＶＴよりも高い電圧であることが想定されている。但し、ＶＴはＦＥＴ２のしきい値である。これらの条件下では、ＦＥＴ２はしきい値よりも低くバイアスされるため、大きい電流がＦＥＴ２を流れることはない。
【０００８】
電荷転送は、時間ｔ１において、ＶＸをより低い電圧に下げることにより開始される。まず、ノード４の電圧Ｖ４がＶＸに続いて低い方向に変化する。時間ｔ２において、Ｖ４はＶＧ−ＶＴに等しくなり、ＦＥＴ２をオンにする。その結果生じるＦＥＴ２を通って流れる電流は、Ｖ４のさらなる低下遷移を制限する。時間ｔ３においては、ＶＸはより低い値２４に達する。電流は引き続きＦＥＴ２を通ってキャパシタ１へ流れ込み、ノード４を高い方向に荷電する。Ｖ４がＶＧ−ＶＴに接近するにつれて、ＦＥＴ２を通る電流は減少する。Ｖ４は、連続的な減衰率でＶＧ−ＶＴである安定状態に向かい、時間ｔ４において電圧２６に達する。ｔ４において、ＶＸが元の電圧に戻る。この上昇遷移はキャパシタ１を介してノード４に連結され、結局はＦＥＴ２がオフになり、電荷転送が終わる。
【０００９】
上記の事象の間、電流は、キャパシタ３からＦＥＴ２を通りキャパシタ１に流れ込む。この電流フローの全体が、転送される電荷ＱＴとなる。ＱＴは、ＶＸ、ノード４およびノード５における電圧変化および個々のキャパシタンスによって表すことができる。ＦＥＴ２の素子の静電容量を無視すれば、キャパシタ３に送られる電荷は、既知の式Ｑ＝ＣＶを用いて、キャパシタ３の両端の電圧変化に関して表すことができる。キャパシタ３のキャパシタンスをＣ３、およびノード５における電圧変化をΔＶ５で表すと、以下の式になる。
【００１０】
【数１】
2009539324.tif 000003
【００１１】
図示した波形では、ΔＶ５＝（電圧２５−電圧２３）は負でありため、ＱＴは負であり、すなわちこれは電子から成ることに留意されたい。またＱＴは、キャパシタ１を介する電圧変化に関して表すこともできる。同様の表記式を用いると、以下の式になる。
【００１２】
【数２】
2009539324.tif 000004
【００１３】
関連の電圧変化は、電荷転送の開始と終了との間で発生するため、図２の波形に関しては以下の式になる。
【００１４】
【数３】
2009539324.tif 000005
【００１５】
および
【００１６】
【数４】
2009539324.tif 000006
【００１７】
上記の条件に関しては、電圧２２は定数である（これは初期条件である）。ノード４が、同じく定数であるその公称漸近線ＶＧ−ＶＴに完全に安定するとすれば、ΔＶ４は定数になる。この場合、式２は以下のように書き直すことができる。
【００１８】
【数５】
2009539324.tif 000007
【００１９】
この式は、完全に線形である電荷転送動作の理想形を表す。ノード４の安定が不完全である実際の場合については、式２は以下のように再度公式化される。
【００２０】
【数６】
2009539324.tif 000008
【００２１】
この形式から、電荷転送の非線形または不完全な安定は、いずれも電荷転送の終わりにおけるノード４の電圧である電圧２６に起因することが分かる。
【００２２】
基本的に前述の動作と同様の電荷転送動作は、全ての従来のＢＢＤにおいて使用されている。前述の初期条件を確立する手段や実際のクロック波形などの詳細事項は本発明に直接関係ないため、ここでは詳述しない。同一の電荷転送技術が、多くのＣＣＤ信号処理回路において電荷パケット入力を提供するためにも使用される。（ＣＣＤにおける後続の電荷転送は異なる原理を使用するが、本明細書では説明しない。）
【発明の概要】
【発明が解決しようとする課題】
【００２３】
以下の説明では、上記の電荷転送モードを「受動的」電荷転送と称する。この用語は、電荷転送プロセスの間、ＦＥＴ２に印加されるゲート電圧ＶＧは静的であり、転送される電荷に応じて能動的に制御されない、という事実を指している。（実際のＢＢＤでは、ＶＧは静的ではなく一般的にはクロック制御されるが、これは転送される電荷に応答しているわけではない。）この受動的な電荷転送プロセスは、２つの重大な誤差要因の影響を受ける。
【００２４】
第１の誤差要因は、図２におけるｔ３からｔ４までの期間中にノード４が安定する特質から派生する。この時間中、前述のように、ノード４は高い方向に荷電し、ＦＥＴ２のゲート−ソース電圧を下げる。このゲート−ソース電圧の低下により、ＦＥＴを流れる電流が減少する。次にこの電流の減少によって、ノード４の荷電速度が低下する。このプロセスは、時間的に極めて非線形的であり、かつ転送される電荷パケットのサイズに応じて非線形的に変化する。その結果、図２（および式６）における残留電圧２６はＱＴに応じて非線形的に変化し、全体として非線形的な電荷転送動作がもたらされる。さらに、実際の回路では、ノード４の整定時間は高速回路動作にとって受け入れられないほど長い。このように、受動的な電荷転送は遅くかつ非線形でもあり、多くの用途において、これらの制限事項は速度および精度を受け入れられないほどに低下させる。
【００２５】
第２の誤差要因は、ＦＥＴドレイン電圧Ｖ５の変化ΔＶ５に起因して生じる。前述のように、この変化はＱＴに比例する。ＦＥＴはフィードバック効果を示し、この効果により、ドレイン電圧の変化が事実上しきい値電圧ＶＴの変化をもたらす。したがって、Ｖ４が安定状態として向かう「最終」電圧ＶＧ−ＶＴは、実際には定数ではなく（上記の理想化された説明におけるような定数ではなく）、転送される電荷の関数である。この影響は、ＱＴの大きさに対して電圧２６が依存することに相当する。│ＱＴ│が大きいほど、電圧２６のマイナス方向への変化は大きくなる。この影響により、最終的に１００％未満の電荷転送利得になる。ＱＴは、典型的には、小さい非線形成分も含み、上述の非線形問題を深刻化させる。
【課題を解決するための手段】
【００２６】
本発明の実施形態は、上記の２つの誤差要因による影響が大幅に低減される電荷転送回路を提供する。従来のＢＢＤに使用される受動的な電荷転送に対して、本発明の電荷転送方法は、「ブースト型」と呼ばれる。ブースト型電荷転送回路の性能は受動的回路の性能よりも大幅に改善され、高速、高精度の用途に適している。
【００２７】
上記の内容は、添付図面に示すような本発明の実施形態例に関する以下のより具体的な説明から明らかとなるであろう。同様の参照符号は異なる図面であっても同じ部分を指す。図面は必ずしも縮尺通りではなく、本発明の実施形態の図解説明に重点を置いている。
【図面の簡単な説明】
【００２８】
【図１】電荷転送回路を示す簡略図である。
【図２】図１に関連する電圧波形を示す図である。
【図３】本発明の構成によるブースト型電荷転送回路を示す図である。
【図４】図３の回路の電圧波形を示す図である。
【図５】ＣＭＯＳ増幅器を組み込んでいるブースト型電荷転送回路を示す図である。
【図６】ミラーキャパシタンスを減少する増幅器を使用する別のブースト型電荷転送回路を示す図である。
【図７】共通ゲート増幅器としてＮＦＥＴを使用するブースト型電荷転送回路を示す図である。
【図８】回路応答を抑制するための抵抗素子を使用するブースト型電荷転送回路を示す図である。
【図９】電流フローの始めと終わりにより大きい制御を提供するブースト型電荷転送回路を示す図である。
【図１０】電力消費を制御するＦＥＴを使用するブースト型電荷転送回路を示す図である。
【図１１】電圧−電荷サンプルホールド機能を提供するブースト型電荷転送回路を示す図である。
【図１２】静的入力電圧の場合の、図１１の回路に関連する電圧波形を示す図である。
【図１３】時間変化する入力電圧の場合の、図１２の回路に関連する電圧波形を示す図である。
【図１４Ａ】入力電荷をＣＣＤに提供するブースト型電荷転送回路の回路図である。
【図１４Ｂ】入力電荷をＣＣＤに提供するブースト型電荷転送回路のデバイス断面構造図である。
【発明を実施するための形態】
【００２９】
本発明の好ましい実施形態を以下に説明する。
【００３０】
本発明は、上記の２つの誤差要因による影響が大幅に低減される電荷転送回路を提供する。従来のＢＢＤに使用される受動的な電荷転送に対して、本発明の電荷転送方法は、「ブースト型」と称される。ブースト型電荷転送回路のパフォーマンスは受動的回路のパフォーマンスも大幅に改善され、高速、高精度の用途に適している。このブースト型電荷転送技術は、その動作の基本的特徴を示す図３および４を参照することによって理解できる。
【００３１】
図３の各要素は、図１の同様に特定された要素と同一であるが、増幅器３６およびその基準電圧ＶＲが追加され、電圧ＶＧが省かれている点が異なる。図３のキャパシタ３１は図１のキャパシタ１に対応し、ノード３４はノード４に対応し、以下同様に対応している。増幅器３６の追加は本発明固有の特徴であり、この増幅器は中程度の（適度な）電圧利得（典型的には、１０−１００）および超高速特性を有する。
【００３２】
この回路の動作波形は、図２で採用したのと同一表記法を用いて（例えば、ノード３４の電圧をＶ３４と称するなど）図４に示す。図４における初期条件は、図２の初期条件と同様である。入力電圧ＶＸは、高い値４１で始まる。ドレインノード３５は、高電圧４３に初期設定される。ソースノード３４は、より低い電圧４２（ＶＲよりも高い）に初期設定される。Ｖ３４＞ＶＲであることから、増幅器３６はその出力ノード３７を低電圧４８に駆動する。ノード３７はまたＦＥＴ３２のゲートにも接続されているため、Ｖ３７の低電圧値により、ＦＥＴ３２がまずオフになり、ＦＥＴに電流が流れないことを保証する。
【００３３】
電荷転送は、時間ｔ１において、ＶＸをより低い電圧に下げることによって開始される。まず、Ｖ３４がＶＸに続いて低い方向に変化する。時間ｔ２において、Ｖ３４はＶＲよりも低くなり、この結果、増幅器３６はその出力ノード３７を高電圧に駆動する。この高電圧はＦＥＴ３２をオンにし、これによって生じるＦＥＴ３２を通って流れる電流はノード３４の低下遷移を制限する。次に増幅器３６は、ＦＥＴ３２を介するフィードバックによってＶ３４をＶＲよりも僅かに低く保持するように動作する。この均衡状態は、ＶＸが低い値４４に達する時間ｔ３まで続く。次に、ＦＥＴ３２を通って流れる電流は、ｔ４までノード３４を高い方向に荷電し、その際にＶ３４がＶＲに接近する。増幅器３６は、その入力駆動電圧（Ｖ３４−ＶＲ）がゼロに接近するにつれてその出力電圧３７をより低い値４９に駆動し、ＦＥＴ３２を通る電流は急速に減少する。最後に、時間ｔ５において、ＶＸは元の値に戻され、この上昇遷移はキャパシタ３１を介してノード３４につなげられ、増幅器３６は再びその出力ノード３７を低電圧に駆動し、ＦＥＴ２がオフになって電荷転送が終わる。
【００３４】
前述の受動的な電荷転送の場合と同様に、ＦＥＴ３２を通って流れる電流はキャパシタ３３で積分され、この結果、ノード３５において電圧波形Ｖ３５が生じる。この積分された電流が、転送電荷ＱＴを構成する。キャパシタ３３の電荷と電圧の関係は、式７のようになる。
【００３５】
【数７】
2009539324.tif 000009
【００３６】
但し、ΔＶ３５＝（電圧４５−電圧４３）である。
同様に、以下の式が成立する。
【００３７】
【数８】
2009539324.tif 000010
【００３８】
また式６と同様に、以下の式が成立する。
【００３９】
【数９】
2009539324.tif 000011
【００４０】
Ｖ３４が安定する漸近線は、増幅器３６の基準電圧ＶＲである。図４では、電荷転送の終わり（時間ｔ５）におけるＶ３４の値は電圧４６である。受動的な電荷転送の場合と同様に、電圧４６とＶＲとの差は転送される電荷の誤差を表す。ブースト型と受動的な電荷転送との主要な相違は、Ｖ３４がＶＲに接近する精度および速度の改善にある。
【００４１】
受動的およびブースト型電荷転送回路の両方において、ＦＥＴのソース電圧（図１および３のノード４および３４）は、ｔ３後にＦＥＴによって高い方向に荷電される。この荷電の結果、前述のように、ゲート−ソース電圧ＶＧＳおよびＦＥＴ電流ＩＤが低下する。図１の受動的回路では、ゲート電圧ＶＧは一定であるため、ＶＧＳの変化率は単にＶ４の変化率の負数である。
【００４２】
【数１０】
2009539324.tif 000012
【００４３】
図３のブースト型電荷転送回路においても、同じ式を適用できる（Ｖ３４およびＣ３１のそれぞれに）。しかし、ＦＥＴ３２のゲートは定電圧に保持されず、ノード３４の電圧の利得Ａ（典型的には、前述のように１０〜１００）で応答する増幅器３６の出力によって駆動される。したがって、ＦＥＴ３２のゲート−ソース電圧は以下のようになる。
【００４４】
【数１１】
2009539324.tif 000013
【００４５】
ＶＲは一定であることから、図３のブースト型電荷転送回路のＶＧＳの変化率は以下のようになる。
【００４６】
【数１２】
2009539324.tif 000014
【００４７】
式１２を式１０と比較すると、ＶＧＳが安定する速度は受動的な場合に比べて増幅器３６の利得分だけ増えることが分かる。任意の所定の精度レベルに安定するまでに要するｔ３後の時間は、同様に短縮される。最終電圧４６の非線形性も同様に、図２における最終電圧２６に比べてほぼ同一割合で低減される。
【００４８】
これまでの説明では、基本的な説明において明確を期すために、いくつかの重要な回路詳細を省略した。これらの詳細については以下の段落で述べる。
【００４９】
前述のように、図３における増幅器３６のようなブースト型電荷転送回路における増幅器の利得は、線形性および速度を大幅に改善できるように十分に高い必要がある。１０〜１００の範囲の電圧利得は、大幅な改善をもたらす。著しく低い利得は線形性の改善を低減し、より高い利得は後に詳述する動的な問題を引き起こす。また、電荷転送整定時間も、後述するように増幅器の速度に関連する。したがって、増幅器の設計は、中程度の利得および超高速という２つの要件によって制約される。これらの制約を満たすいくつかの実際的な回路について以下に述べる。
【００５０】
図５は、必要な性能を提供する基本的なＣＭＯＳ増幅器を組み込んだブースト型電荷転送回路を示す。要素ＶＸ、キャパシタ５１および５３および電荷転送ＦＥＴ５２は、図３と同様に配置される。図３における符号３６に相当する増幅器は、図５では共通ソース接続ＮＦＥＴ５６、および電流源として正電源ＶＤＤおよびバイアス電圧ＶＢに接続されているＰＦＥＴ５８として実現されている。この回路の動作は、図３および４に関連して述べたのと同様である。図３における増幅器基準電圧ＶＲの図５における相当部分はノード５４における電圧であり、この電圧では、ＮＦＥＴ５６のドレイン電流がＰＦＥＴ５８のドレイン電流と均衡する。また、このノード５４の電圧は、ＮＦＥＴ５６のしきい値よりも僅かに高い。この種類の回路は、要求される範囲内の電圧利得を有することができる。回路速度は、ＦＥＴ５６および５８およびその動作電流を増加や減少することによって選択できる。より大きいＦＥＴおよびより多い電流はより高速をもたらすが、特定の半導体製造プロセスの特性である限度を有する。
【００５１】
図５の回路は、いくつかの用途には適切ではあるが、重大な性能限界を有する。電荷転送回路は全て、転送される電荷パケットに対して熱雑音を追加する。追加されるこの雑音は「ｋＴＣ」雑音と呼ばれることが多い。この理由は、この雑音が、単純な事例においては以下の式に従うからである。
【００５２】
【数１３】
2009539324.tif 000015
【００５３】
但し、Ｑｎは追加雑音（単位はクーロン）であり、Ｔ＝絶対温度であり、ｋ＝ボルツマン定数であり、Ｃは電荷転送に関連するキャパシタである。式１３は、例えば図１に示す受動的な電荷転送回路にも適用でき、ここで適切なＣは、キャパシタ１のキャパシタンスに、先に無視したノード４における寄生キャパシタンスを加えたものである。（場合によっては、図１の回路により追加される雑音は、式１３が示す量よりも僅かに少ないこともある。）
【００５４】
図５の回路において、雑音発生の一因になる合計キャパシタンスは、３つの重要な項、すなわちキャパシタ５１の明示的な値、増幅器ＦＥＴ５６のゲート入力キャパシタンスおよび増幅器の利得で乗算されるノード５７からノード５４までのキャパシタンスを含む。この最後の、増幅器利得により乗算されるキャパシタンス項は、（歴史的理由で）「ミラー」キャパシタンスと称されることもある。図５において、ノード５７からノード５４までのキャパシタンス項は、ＦＥＴ５６のドレイン−ゲートキャパシタンスにＦＥＴ５２のゲート−ソースキャパシタンスを加えたものから成る。ＦＥＴ５２および５６のデバイス寄生キャパシタンスがキャパシタ５１の値よりも小さい場合であっても、ミラーキャパシタンスが増幅器利得によって乗算されるという事実は、これをこの回路における重大な雑音問題にする可能性がある。
【００５５】
図６は、ミラーキャパシタンスを低減することによって図５の回路を改善しているブースト型電荷転送回路を示す。図６の回路における増幅器は、図５におけるＦＥＴ５６および５８と同一機能を果たすＦＥＴ６６および６８から成る。図６では、ＰＦＥＴ電流源により電流供給されるソースフォロワＰＦＥＴ６９が追加されている。このソースフォロワＰＦＥＴ４９がノード６４とノード７０の間に電圧バッファを提供するため、ミラーキャパシタンスに対するＦＥＴ６６のドレイン−ゲートキャパシタンスの寄与は大幅に排除される。したがって、図６においてミラーキャパシタンスに大きく寄与するものは、ＦＥＴ６２のゲート−ソースキャパシタンスのみである。その結果に、ｋＴＣ雑音の発生は、図５の回路に比べて相応に低減する。
【００５６】
図７は、ミラーキャパシタンスが低減された別のブースト型電荷転送回路を示す。この回路は図５の回路と同様であるが、ＦＥＴ７６のドレインと増幅器出力ノード７７との間にＮＦＥＴ７９が追加される点が異なる。ＦＥＴ７９は共通ゲート増幅器として作用し、そのゲートは定電圧ＶＢ２でバイアスされる。ＦＥＴ７６および７９による共通ソース＋共通ゲート複合体は、周知の「カスコード」構成である。この用途における効果は、主として、ＦＥＴ７６のゲートからドレインまでの利得を減少すると同時に、ノード７４からノード７７までの利得を維持または増加することにある。ＦＥＴ７６のドレイン−ゲートキャパシタンスは低減されないが、このキャパシタンスに乗算する利得は低減され、これによりｋＴＣ雑音発生への寄与を低減する。
【００５７】
ブースト型電荷転送回路における１つの重要な問題は、先に提示したが詳しく述べなかった。すなわち、これまでに説明した回路の動的挙動は、所望の線形電荷転送を妨害する可能性がある一種の不安定性を呈することがある。この問題は特に、他方では非線形性を低減するために望ましい比較的高い増幅器利得の場合において生じる。
【００５８】
この動的な問題は、図４におけるｔ２とｔ４との間の、電荷転送の初期部分の間に生じる。この間において、図３に示すノード３４から増幅器３６を通りノード３７に至り、ＦＥＴ３２を通ってノード３４に戻る閉ループは２極（２次）利得特性を呈する。一方の極は増幅器のｇｍおよびノード３７のキャパシタンスに起因し、他方の極はＦＥＴ３２のｇｍおよびキャパシタ１に起因する。２次ループ利得が、この基本的回路接続形態に固有のものであることは明らかである。ＦＥＴ３２を通る電流は、ｔ２よりも前のゼロから始まり、ピークまで上昇し、次いでｔ３−ｔ５の期間中に極めて低い値にまで減衰することから、この回路は、安定状態を確立できるＤＣ「静止点」を持たない。ＦＥＴ電流がｔ５に接近する十分に低いレベルまで低減すると、ＦＥＴ３２のゲート−ソースキャパシタンスを通る電流はドレイン−ソース電流に置き換わり、第２の極は排除される。その結果、回路の最終的整定は無条件に安定する。しかし、電荷転送の中間における２次応答は、ノード３７および３４において「オーバーシュート」をもたらし、ＱＴの非線形外乱を引き起こす可能性がある。
【００５９】
図８は、この問題に対する解決策を示す。この回路は、図３に示す基本的ブースト型電荷転送回路と同様であり、同様に特定される構成要素を有するが、抵抗８８および８９が追加されている点が異なる。適切な抵抗値にされると、これらの抵抗の合計は、ゼロになって上記の第２の極を部分的に打ち消し（削除し）、これにより、十分に減衰された全体応答がもたらされる。結合される抵抗が必要以上に大きくなると、電荷転送動作の速度を低下させ、ブースト型回路の利点が低減する。実際の回路パラメータにおいては、抵抗値を適切に選択できる広い範囲が存在する。必要な効果を達成するためには、抵抗８８もしくは８９またはこれらの組合せの何れかを使用することができる。
【００６０】
図３および４に関する説明においては、ノード３４における初期電圧は、ＦＥＴ３２が確実にオフになるように選択された。したがって、ｔ１後にＶＸが変化し始めるまで、電流はＦＥＴを通って流れない。同様に、電流フローはＶＸがその初期値に戻った時点で終わっている。ブースト型電荷転送のいくつかの用途では、電流フローの開始と終了とを他の手段によって制御することが望ましい。このような手段の１つを、図９に示す。この回路は、図３に示す基本的回路と同様であり、同様に特定される構成要素を有するが、論理電圧信号ＶＯＦＦによって制御されるＮＦＥＴ９８が追加されている点が異なる。ＶＯＦＦが「高」のとき、ＦＥＴ９８はオンになり、ノード９７をゼロボルト近くまで駆動する。したがって、ノード９４は、ＦＥＴ９２をオンにすることなく（ＦＥＴ９２のＶＧＳはあまり高くないことから）ゼロまで下がる（またはゼロを僅かに下回る場合もある）任意の初期電圧をとることができる。ＶＯＦＦが「低」に設定されると、ＦＥＴ９８はオフになる。この状態においては、本回路は図３と同じ挙動を示す。すなわち、増幅器９６は、ノード９４の電圧がＶＲを下回るとノード９７を高い方向に駆動し、ＦＥＴ９２をオンにして電流が流れるようにすることができる。ＶＯＦＦが「低」になり、Ｖ９４＜ＶＲであれば、増幅器９６は直ちにノード９７を高い方向に駆動し始め、電流フローを開始させる。同様に、ＶＯＦＦを「高」に設定すると、Ｖ９４の状態に関係なく電荷転送は停止する。以下、この特性の用途について説明する。
【００６１】
図５、６および７における詳細な増幅器回路を考えると、図９に示すように接続されるＦＥＴを、それぞれ特定の事例において使用することにより、より抽象的な図９の回路に関して説明した結果を達成できることが分かる。
【００６２】
多く用途では、全体の回路電力消費を最低限に抑えることが望ましい。ブースト型電荷転送回路の場合、電荷転送は、典型的には、動作サイクル全体の一部、多くの場合５０％またはそれ以下の間にのみ発生する。例えば、図４では、電流はｔ１とｔ５との間だけ流れる。動作サイクルの残りの間、増幅器（または、先に説明したＦＥＴ９８のようなスイッチＦＥＴ）は共通ゲート電荷転送ＦＥＴをオフ状態に保持する。この状態においては、増幅器は入力信号（例えば、ノード９４における）に応答する必要がない。したがって、増幅器の一部である１つまたは複数の電流源は無効であってもよく、電力消費をなくすることができる。ＶＯＦＦなどの信号を用いる電流フロー制御が使用される場合、この信号を利用して電力消費を制御することもできる。
【００６３】
このような回路の一例を、図１０に示す。この回路は図５の回路と同様であるが、ＮＦＥＴ１０９およびＰＦＥＴ１１０が追加されており、これらＦＥＴは共に論理電圧信号ＶＯＦＦにより制御される。ＶＯＦＦが「高」のとき、ＦＥＴ１０９はノード１０７を低電圧に保ち、ＦＥＴ１０２を通る電流フローを無効にする。同時に、ＦＥＴ１１０はオフになり、したがって電流は電流源ＦＥＴ１０８を通って流れず、この結果増幅器による電力消費はなくなる。ＶＯＦＦが「低」に設定されると、ＦＥＴ１１０はオンになり、電流はＦＥＴ１０８を通って流れることができるようになり、ＦＥＴ１０９はオフになり、ノード１０７は上昇してＦＥＴ１０２をオンにできるようになり、ノード１０４からノード１０５への信号電荷の流れが可能になる。
【００６４】
図６および７の回路を上記の変更と同様な方法で変更して、制御電圧ＶＯＦＦがアクティブである時間中に、電荷転送を無効にし、増幅器による電力消費をなくすことができる。
【００６５】
前述の全ての電荷転送回路において、入力信号ＶＸは抽象的な電圧源として表されている。また、電荷転送ＦＥＴソースの電圧、例えば図１のノード４の電圧も、「電圧２２に初期設定される」として記述されている。図３の回路に関しても、同様の抽象的初期設定が想定されている。これまでに説明した電荷転送回路の原理を理解するためには、この抽象表現で足りる。しかし、ブースト型電荷転送回路の実際の用途では、これらの抽象化は現実的な回路によって置換されなければならない。図１１は用途の一例を示し、この図では抽象的な電圧制御が抽象性の僅かに少ないスイッチに置き換えられている。実際の回路では、これらのスイッチはそれぞれ、ＮＦＥＴ、ＰＦＥＴまたは「トランスミッションゲート」として知られるＮＦＥＴ−ＰＦＥＴの組合せとして実装される。ここでの説明では、これらのスイッチを制御するための回路詳細の考察を省略する。
【００６６】
図１１は、図３の回路に類似するブースト型電荷転送回路を示しており、３つの構成要素、すなわちスイッチ１１９、１２０および１２１が追加されている。さらに、図３においてＶＸにより駆動されるノードは、図１１ではノード１１８と表記される。この回路は電圧−電荷サンプルホールド機能を提供し、キャパシタ１１３に送られる出力電荷パケットＱＴは３つの入力電圧Ｖ１、Ｖ２およびＶ３の線形関数である。この回路の１つの動作モードについて、図１２を参照して説明する。この動作は、図４にその波形を示している、図３の回路の動作と同様である。
【００６７】
図１２には、３つのスイッチ状態と２つの電圧とが時間に対してプロットされている。スイッチ状態Ｓ１１９、Ｓ１２０およびＳ１２１はそれぞれ、図１１におけるスイッチ１１９、１２０および１２１の状態を表す。スイッチ状態の高値はスイッチがオンであることを示し、低値はオフであることを示す。ノード１１８および１１４の電圧は、スイッチ状態の下にプロットされている。時間は、ｔ０〜ｔ５の６つが特定されている。時間ｔ１〜ｔ５は図４において特定されている５つの時間に対応し、図３および図１１の回路動作の類似性を強調している。当初、スイッチ１１９および１２１はオンであり、スイッチ１２０はオフである。そのため、ノード１１８は、図１２ではその値が１２３として特定されているＶ２へ接続され、ノード１１４は、図１２ではその値が１２２として特定されているＶ３へ接続される。したがって、電圧１２３および１２２は図４における初期電圧４１および４２に対応する。
【００６８】
ｔ０において、スイッチ１２１はオフになり、（電流がまだＦＥＴ１１２を流れていないことから）ノード１１４を電圧１２２に維持する。ｔ１において、スイッチ１１９はオフに、スイッチ１２０はオンになり、ノード１１８がＶ１へ接続される。ノード１１８は、スイッチ１２０のオン抵抗によって決定される時定数でＶ１方向に荷電し、最終的にＶ１に等しい安定電圧１２４に達する。Ｖ１１８の波形は、図４におけるＶＸの波形に類似する。同様に、図４におけるＶ３４の場合のように、Ｖ１１４はまずＶ１１８に従い、次に電流がＦＥＴ１１２を流れると停止し、最終的にＶＲに極めて近い電圧１２６で安定する。ｔ５において、３つのスイッチは全てその元の状態に戻って、ノード１１８をＶ２へ、ノード１１４をＶ３へ接続し、電荷転送プロセスが終了する。
【００６９】
図３および４に適用された分析にしたがって、キャパシタ１１３に収集される最終的な出力電荷ＱＴを表すことができる。式８との類似性により、以下の式が得られる。
【００７０】
【数１４】
2009539324.tif 000016
【００７１】
関連する電圧変化は、電荷転送の開始と終了との間で発生し、これより図１２の波形に関しては、以下の式が得られる。
【００７２】
【数１５】
2009539324.tif 000017
【００７３】
および
【００７４】
【数１６】
2009539324.tif 000018
【００７５】
但し、式１６における近似は電圧１２６とＶＲとの差を無視することで成立する。
【００７６】
これらの式を結合すると、以下の式が得られる。
【００７７】
【数１７】
2009539324.tif 000019
【００７８】
この式は、ＱＴが、式１６における近似値の範囲内で４つの電圧Ｖ１、Ｖ２、Ｖ３およびＶＲに線形的に依存することを示す。この分析では、スイッチ１２１における寄生キャパシタンスおよび電荷転送と、ノード１１４における別の寄生キャパシタンスとは無視されている。これらの影響はＱＴの式にオフセットを追加することであるが、その結果は４つの電圧における線形性を保っている。
【００７９】
図１２における波形は、暗黙的に、式１７における４つの電圧が全て、図示されている時間の間は静的であるという仮定に基づくものである。図１３は、Ｖ１、Ｖ３およびＶＲは一定であるがＶ２が時間変化する場合に発生する現象を示している。この状態では、図１１の回路は、Ｓ１２１がオフになる瞬間におけるＶ２の値に依存する出力電荷ＱＴを発生することが分かるであろう。したがって、この回路は、電圧−電荷サンプルホールド機能を提供する。
【００８０】
図１３におけるｔ＜ｔ０では、スイッチ１１９および１２１はオンである。スイッチ１２１は、先の説明におけるようにノード１１４を電圧１３２（Ｖ３の値に等しい）に保つ。スイッチ１１９は、時間変化する電圧源Ｖ２にノード１１８を接続し、これによりノード１１８の電圧はＶ２を追跡する。（スイッチ１１９およびキャパシタ１１１の時定数は十分に小さく、Ｖ２の変化レートに比べて無視できると想定されている。）ｔ０において、スイッチ１２１はオフになる。このときノード１１４はＶ３に接続されていないことから、キャパシタ１１１を介する結合によってノード１１８に従う（図１２では、ノード１１８は静的であるため、Ｖ１１４はこの時点で変化していないことに留意されたい）。寄生静電容量を無視すれば、キャパシタ１１１両端の電圧は一定に留まり、ｔ０における電圧値に等しい。特に、ノード１１８をキャパシタ１１１の正端子であるとすると、以下の式が成り立つ。
【００８１】
【数１８】
2009539324.tif 000020
【００８２】
但し、Ｖ２［ｔ０］は時間ｔ０におけるＶ２の値である。この式１８は、時間ｔ１においてスイッチ１１９がオフになり、スイッチ１２０がオンになるまで成立する。次にノード１１８は、図１２におけるように、電圧Ｖ１（電圧１３４）に向けて駆動される。図１２におけるように、ノード１１４はまずノード１１８に従い、次に電流がＦＥＴ１１２を流れると停止し、最終的にＶＲに極めて近い電圧１３６で安定する。前述と同様に、電荷転送は、これらのスイッチがその元の状態に戻るｔ５で停止する。ノード１１４はＶ３へ再び接続され、その初期値１３２に戻る。ノード１１８はＶ２へ再び接続され、Ｖ２のその時点の電流値１３９で安定する。
【００８３】
電荷転送の終了（ｔ５）においてキャパシタ１１１の両端の電圧は、以下のようになる。
【００８４】
【数１９】
2009539324.tif 000021
【００８５】
式１に関する説明と同様に、電荷転送の間にキャパシタ１１１によって送り出される電荷量は、単に、キャパシタの電圧変化のそのキャパシタンスを乗算した値になることが留意される。初期電圧（電荷転送よりも前）は式１８によって与えられ、最終電圧は式１９によって与えられる。したがって、以下の式が得られる。
【００８６】
【数２０】
2009539324.tif 000022
【００８７】
式２０は式１７と全く同じ形を有するが、式１７におけるＶ２の静的な(固定)値が、式２０ではｔ０におけるサンプル値に置き換えられている。これは、望ましいサンプルホールド特性である。
【００８８】
Ｖ１、Ｖ３およびＶＲが前述の仮定と同様に定数であれば、式２０の電圧−電荷転送係数は、次のように書き直すことができることに留意されたい。
【００８９】
【数２１】
2009539324.tif 000023
【００９０】
Ｖ２が静的であれば、この回路を用いて、Ｖ２の値（Ｖ１、Ｖ３およびＶＲの値と共に）によって制御される均一なサイズの電荷パケットシーケンスを発生させることができる。Ｖ２が時間変化する場合、結果は、（クロック）信号Ｓ１２１の制御のもとにおけるＶ２のサンプリングである。式２１が示すように、最終的な電荷パケットは、サンプリングされた電荷および定数項を含む。この定数項は、Ｖ１、Ｖ３および／またはＶＲの値を変えることによって調整可能である。
【００９１】
前述の全ての回路において、転送される電荷ＱＴは出力キャパシタによって、例えば図３におけるＣ３３によって収集される。ブースト型電荷転送回路の別の用途では、転送される電荷は、代わりに、電荷結合素子（ＣＣＤ）の蓄積ウェルに収集される。上述のように、この特性は、一連の固定（調整可能な）電荷パケットを生成するため、または時間変化する電圧信号のサンプルに比例する一連の電荷パケットを生成するためのいずれかに使用可能である。
【００９２】
図１４Ａは、電荷転送ＦＥＴおよび出力キャパシタがＣＣＤ素子に置き換えられている、図３の回路と同様なブースト型電荷転送回路を示す。ＶＸ、キャパシタ１４１、ノード１４４、基準電圧ＶＲ、増幅器１４６および増幅器出力ノード１４７は全て、図３におけるその同等物に正確に対応している。図１４Ａにおける新しい構成はＣＣＤ１４８であり、このＣＣＤ１４８は、ノード１４４に接続された入力端子と３つのゲート１４２、１４３および１４５とから成る。（実際の実現形態では、ＣＣＤは、典型的にはゲート１４５の先に追加のゲートを有するが、この回路の機能を説明する上では３つのゲートで十分である。）
【００９３】
図１４Ｂは、ＣＣＤ１４８のデバイス構造を示す断面図である。入力端子は、半導体基板１５０とは逆の導電タイプを有する拡散端子１４９から成る。３つのゲート１４２、１４３および１４５は、ゲート誘電層によって基板から分離され、誘電体充填間隙によって互いから分離された、近接電極である。図１４Ａで用いられるＣＣＤにおける符号は、図１４Ｂに示されている構造と配置が一致する。図示されている構造はシングル−ポリＣＣＤの典型であるが、ダブル−ポリおよび他のＣＣＤ構造も周知であり、図１４Ａの回路にも使用できる。
【００９４】
図１４Ａにおいて、ノード１４４はＣＣＤ１４８の入力端子１４９に接続されている。この端子１４９は、図３におけるＦＥＴ３２のソースと同様に機能する。ＣＣＤ１４８の第１ゲート１４２は、増幅器出力ノード１４７に接続されている。このゲート１４２は、ノード１４４からＣＣＤへの電流の流れ込みを制御することによって、図３におけるＦＥＴ３２のゲートと同様に機能する。クロック電圧Φ１が高電圧に駆動されると、ゲート１４３の下に電位ウェルを生成する。このウェルは、図３におけるキャパシタ３３と組み合わせたＦＥＴ３２のドレインに類似する。ゲート１４２の下側を流れる電流はゲート１４３の下側のウェルに電荷として収集される。これは、図３においてＦＥＴ３２を通って流れる電流がキャパシタ３３上の電荷として収集されるのと同一である。電荷転送の間、クロック電圧Φ２はゲート１４５をオフにバイアスし、電流がＣＣＤに沿ってさらに流れることを防止する。これにより、ゲート１４２の下側を流れる全ての電流は、ゲート１４３の下側の電位ウェル内に収集される。
【００９５】
ゲート１４３の下側の電位ウェルの初期状態は、ゼロ電荷である。図１４Ａの回路の動作およびタイミングは図４の回路と同様であるが、相違点は、前述の転送される電荷を収集する手段にある。電荷転送動作の終了点（図４におけるｔ５）では、転送される電荷ＱＴがゲート１４３の下側に堆積していて、ゲート１４２は増幅器１４６によってオフに駆動される。その後、ＱＴは、本発明の一部ではない周知のＣＣＤ駆動方法を用いて、Φ１およびΦ２の適切なクロッキングにより、ＣＣＤ１４８に沿って転送される。
【００９６】
前述の全ての回路は、シングルエンド構成で示され、すなわち、全ての電圧は共通基準（「グラウンド」）を基準とした電圧であり、全ての電荷パケットは正負符号の一方のみを有してもよい。（電子が電荷キャリアである場合は、電荷パケットは常に負であり、代数項における最大パケットはゼロである。）実際の回路用途では様々な回路を採用することにより、第二高調波歪の抑制および他の理由のために、いずれかの符号を有する変数を表す対称手段を提供することが一般的である。前述の電荷転送回路は全て、ペアの電荷パケットを使用するいわゆる「擬似差動」構成において用いることができる。このような構成においては、信号は電荷パケットペアの２つの要素間の差として表され、ペアの各要素はさらに、信号成分に加えてバイアスモードまたは共通モードの電荷を有する。このような回路構成は、図示されている電荷転送回路ペアを使用して実現され、このような回路の１つが電荷パケットペアの各要素に対応する。
【００９７】
本発明をその好ましい実施形態に関して具体的に示し、説明してきたが、当業者には、本発明において、添付の特許請求の範囲に包含される本発明の範囲から逸脱することなく形態および細部に様々な変更が可能であることが理解されるであろう。
【符号の説明】
【００９８】
３１（５１，６１，７１，８１，９１，１０１，１１１，１４１）  入力電荷保持素子
３３（５３，６３，７３，８３，９３，１０３，１１３）          出力電荷保持素子
３２（５２，６２，７２，８２，９２，１０２，１１２）          電荷転送素子
３６（５６，５８，６６，６８，７７，７８，８６，９６，１０６，１０８，１１６，１４６）      増幅器
【図１】
2009539324.tif 000024
【図２】
2009539324.tif 000025
【図３】
2009539324.tif 000026
【図４】
2009539324.tif 000027
【図５】
2009539324.tif 000028
【図６】
2009539324.tif 000029
【図７】
2009539324.tif 000030
【図８】
2009539324.tif 000031
【図９】
2009539324.tif 000032
【図１０】
2009539324.tif 000033
【図１１】
2009539324.tif 000034
【図１２】
2009539324.tif 000035
【図１３】
2009539324.tif 000036
【図１４Ａ】
2009539324.tif 000037
【図１４Ｂ】
2009539324.tif 000038
【国際調査報告】
2009539324.tif 000039
2009539324.tif 000040
2009539324.tif 000041