(57)【要約】  集積回路の一実施の形態は、２つ以上の活性層内に複数の能動要素を備える。１つの活性層（２２、３０４、３６０）内の第１の導体（２６、３１０、３６６）は、隣接する活性層（３０、３２０）内の第１の能動素子を制御する静電界を生成するように動作する。
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【特許請求の範囲】
【請求項１】
２つ以上の活性層（２２、３０；３０４、３２０、３６０）内に能動デバイス（２４、３２、３０６、３０８、３２２、３６２、３６４）を備えているる集積回路であって、少なくとも１つの第１の能動デバイス（３４、３２４、３２６）が、１つの活性層内に第１の導体（２６、３１０，３６６）を、隣接する活性層内に第１の能動素子（４０、３３２、３４０）を備えており、前記少なくとも１つの第１の導体（２６、３１０，３６６）は、該第１の能動素子（４０、３３２、３４０）を制御する静電界を生成するように動作する、集積回路。
【請求項２】
前記１つの活性層及び前記隣接する活性層のうちの一方（３０、３２０、３６０）が、前記１つの活性層及び前記隣接する活性層のうちの他方（２２、３０４、３２０）上に成長されているか又は堆積されている、請求項１に記載の集積回路。
【請求項３】
前記第１の能動素子及び前記第１の導体は、電界効果トランジスタ（３４、３２４、３２６）を形成する、請求項１又は２に記載の集積回路。
【請求項４】
ゲート（３６６）がチャネル（３４０）の上方にある活性層（３６０）内にある少なくとも１つのトランジスタ（３２６）と、ゲート（３１０）がチャネル（３３２）の下方にある活性層（３０４）内にある少なくとも１つのトランジスタ（３２４）とを備える、請求項３に記載の集積回路。
【請求項５】
第２の導体（３１０、３６６）からの静電界によって制御される第２の能動素子（３３２、３４０）を備え、該第２の能動素子は、前記第２の導体を備えているる活性層（３０４、３６０）に隣接する活性層（３２０）内にある、請求項１から４のいずれか１項に記載の集積回路。
【請求項６】
前記第１の導体（２６、３１０、３６６）及び前記第１の能動素子（４０、３３２、３４０）を含む前記活性層間に絶縁性領域（２８、３１２、３５０）を備えており、前記第１の導体と前記第１の能動素子との間にある前記絶縁性領域の部分（３１４、３５２）が、前記少なくとも１つの第１の能動デバイスのゲート絶縁体として働くように配置されており、前記絶縁性領域の別の部分（３１６、３５４）が、前記第１の導体を含む前記活性層（２２、３０４、３６０）及び前記第１の能動素子を含む前記活性層（３０、３２０）のうちの少なくとも一方の中にある能動デバイスを、前記活性層のうちの他方の中にある導体の電界から分離するように配置されている、請求項１から５のいずれか１項に記載の集積回路。
【請求項７】
前記ゲート絶縁体（３１４、３５２）が、前記絶縁性領域の前記分離する部分（３１６、３５４）よりも高い誘電率を有する、請求項６に記載の集積回路。
【請求項８】
前記ゲート絶縁体（３１４、３５２）が、前記絶縁性領域の前記分離する部分（３１６、３５４）よりも薄い、請求項６又は７に記載の集積回路。
【請求項９】
集積回路を形成する方法であって、
ゲート及びチャネルからなる群から選択される少なくとも１つの第１の素子（２６、３１０、３４０）を備えている第１の活性層（２２、３０４、３２０）を形成し（２０２、４０２）、
前記第１の活性層上に絶縁性領域（２８、３１２、３５０）を被着し（２０４、４０４、４０６）、
前記絶縁性領域上に、前記少なくとも１つの第１の素子の上に重なり且つ前記チャネル及びゲートからなる群から選択される少なくとも１つの第２の素子（４０、３３２、３６６）を備えている第２の活性層（３０、３２０、３６０）を被着すること（２０６、４０８）を含み、
前記少なくとも１つの第１の素子（２６、３１０、３４０）及び前記上に重なる少なくとも１つの第２の素子（４０、３３２、３６６）が、チャネルと、該チャネルを制御するように動作するゲートとを備えている、集積回路を形成する方法。
【請求項１０】
前記絶縁性領域（２８、３１２、３５０）を被着することが、前記少なくとも１つの素子（２６、３１０、３４０）上に、前記ゲートと前記チャネルとの間のゲート絶縁体（３１４、３５２）として動作する前記絶縁性領域の部分を形成すること、及び前記第１の活性層の少なくとも１つの他の領域の上に、前記第１の活性層と前記第２の活性層との間での信号転送を低減するように動作する前記絶縁性領域の部分（３１６、３５４）を形成することを含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、３次元集積回路において層間で信号を結合することに関する。
【背景技術】
【０００２】
集積回路（ＩＣ）デバイスは典型的には、半導体ダイ上に層を形成するトランジスタのような多数の能動素子を備える。ＩＣデバイスは時を経るにつれてサイズが大きくなり且つ複雑になってきており、それに応じて、素子間で効率的に信号をルーティング（routing）するという問題が増えてきた。
【０００３】
重ね合わせられた２つ以上の層内に能動素子が配置されている３次元ＩＣ（３Ｄ−ＩＣ）デバイスが提案されている。３次元であることによって、設計の自由度が高く、また信号経路長を大幅に短くすることができるようになるため、３Ｄ−ＩＣデバイスは魅力的である。用途によっては、可能な限りコンパクトな形状が望ましく、その形状によって、同等の単層デバイスの場合に必要であるはずの基板よりも小さく、薄く、さらに軽い基板を用いて堅固なデバイスを得ることができる。
【０００４】
３Ｄ−ＩＣでは、層を貫通して延在する導電性バイアによって、層間で信号を転送することができる。バイアは、絶縁体で覆われ、金属で満たされた、シリコン層を貫通する孔からなっていてよい。その後、層を別個に製造し、そして、それらの層を積重して、隣接する層上の露出したコンタクトを一致させてバイアによる電気的な接続を確立することによって、３Ｄ−ＩＣデバイスを形成することができる。
【０００５】
シリコンからなる複数の層を垂直に貫通するバイアを形成すると、製造工程はさらに複雑となる。また、エッチング工程のために必要な許容誤差によって、関連する層上のデバイス及び他の回路構成要素の密度は制限され得る。さらに、バイアの電気抵抗、及びバイアと、隣接する回路構成要素との容量性の相互作用によって、回路設計が著しく制限されることがある。詳細には、ＲＣ時定数が、そのようなバイアを備える回路の動作の速度を制限することがある。
【発明の概要】
【０００６】
本発明の一実施形態によれば、２つ以上の活性層内に能動デバイスを備えている集積回路であって、少なくとも１つの第１の能動デバイスが、１つの活性層内に第１の導体を、隣接する活性層内に第１の能動素子を備えており、少なくとも１つの第１の導体が、第１の能動素子を制御する静電界を生成するように動作する、集積回路が提供される。
【０００７】
本発明の別の実施形態によれば、２つ以上の活性層内に複数のトランジスタを備えており、ゲート及びチャネルが異なる活性層内にある少なくとも１つの電界効果トランジスタをさらに備えている、３次元集積回路が提供される。
【０００８】
本発明の一実施形態によれば、集積回路を形成する方法であって、ゲート及びチャネルからなる群から選択される少なくとも１つの第１の素子を備えている第１の活性層を形成し、この第１の活性層上に絶縁性領域を被着し、この絶縁性領域上に、少なくとも１つの第１の素子の上に重なり且つチャネル及びゲートからなる群から選択される少なくとも１つの第２の素子を備えている第２の活性層を被着することを含み、少なくとも１つの第１の素子及びその上に重なる少なくとも１つの第２の素子は、チャネルと、チャネルを制御するように動作するゲートとを備えている、集積回路を形成する方法が提供される。
【０００９】
上記の概略的な説明及び以下の詳細な説明はいずれも、例示及び解説のためのものであり、特許請求の範囲に記載された発明をさらに詳しく説明することを意図しているものと理解されたい。
【００１０】
添付の図面は、本発明がよりよく理解されるためにあり、本明細書において援用され、本発明の一部を構成しており、本発明の実施形態を図示し、その説明と共に本発明の原理を説明する役割を果たす。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による３Ｄ−ＩＣデバイスの第１の形態の概略的な断面図である。
【図２】図１によるデバイスを形成する方法の一実施形態を示す流れ図である。
【図３】本発明の一実施形態による３Ｄ−ＩＣデバイスの第２の形態の概略的な断面図である。
【図４】図３によるデバイスを形成する方法の一実施形態を示す流れ図である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の種々の実施形態を詳細に参照し、その例を添付の図面に示す。
【００１３】
最初に図１を参照すると、その全体が参照番号２０によって示されている３次元（３Ｄ−ＩＣ）デバイスの一実施形態は、基板２２を備えている。この基板は、シリコン又は他の半導体材料からなっていてよく、この基板の上に、トランジスタ又は他の能動要素の層が形成されており、それらの要素の１つを参照番号２４で示す。能動要素２４から出力信号電圧を搬送する導体２６が、基板２２の表面に形成されている。
【００１４】
能動要素２４及び導体２６を含む基板２２は、絶縁性領域２８で覆われている。
【００１５】
絶縁性領域２８の上には、トランジスタ又は他の能動デバイス及び素子のさらなる層３０が形成され、それらのデバイスの１つを参照番号３２で示す。そのさらなる層内の能動素子は、チャネル４０によって接続されているソース３６及びドレイン３８を備えており、それらを一緒に合わせて、全体が参照番号３４によって示される電界効果トランジスタ（ＦＥＴ）の一部を形成している。ソース３６及び／又はドレイン３８は、導電性経路４２によって、さらなる活性層３０内の他の能動デバイス３２に接続されている。
【００１６】
ＦＥＴ３４は、チャネル４０が導体２６内の信号電圧からの静電界によって影響を受けることができるように配置され、導体２６はＦＥＴ３４のゲート電極として働く。図１に示す実施形態では、導体２６とチャネル４０との間の絶縁性領域２８の厚みは、層２２及び３０の他の部分間の絶縁性領域２８の厚みよりも薄い。こうして、第１の層２２内の能動要素２４からの信号電圧を、ゲート電極導体２６からＦＥＴ３４のチャネル４０への電界効果によって、第２の層３０内の能動デバイス３２に伝達することができる。
【００１７】
ここで図２を参照すると、３Ｄ−ＩＣを形成する方法の一実施形態が示されており、ステップ２０２で、導体２６を含むデバイス２４の第１の活性層が、基板２２上に形成される。第１の活性層は、従来の工程を含む適切な工程によって形成することができ、簡潔にするために、第１の活性層を形成する工程は詳細には説明しない。
【００１８】
ステップ２０４では、第１の活性層２２、２４、２６上に絶縁性領域２８を形成する。ゲート電極２６とチャネル４０との間の絶縁性領域２８の部分は、ゲート電極２６からの電界がチャネル４０に所望の影響を与えるように適切に形成される。
【００１９】
ステップ２０６では、チャネル４０によって接続されるソース３６及びドレイン３８を含む第２の活性層３０、３２、４２を、絶縁性領域２８の上に形成する。
【００２０】
ここで図３を参照すると、全体が参照番号３００によって示される本発明の一実施形態による３Ｄ−ＩＣの第２の実施形態が、基板層３０２を備えている。この基板は、シリコン又は他の半導体材料からなっていてよく、この基板の上には、トランジスタ又は他の能動デバイスを含む第１の活性層３０４が形成され、それらのデバイスのうちのいくつかを参照番号３０６、３０８で示す。能動デバイス３０８から出力信号電圧を搬送する導体３１０が、第１の基板層３０２の表面に形成される。図１を参照しながら上述した導体２６と同様、導体３１０は、以下に説明するＦＥＴ３２４のためのゲート電極である。第１の活性層３０４のデバイス及び他の要素３０６、３０８、３１０は、個々の事例に相応しいように、基板３０２の全体的な表面層の上に、下に又は表面層を跨いで形成することができる。
【００２１】
基板層３０２の第１の活性層３０４は、第１の絶縁性領域３１２で覆われている。第１の絶縁性領域３１２は、ゲート電極３１０の少なくとも一部の上に第１の部分３１４を有し、この第１の部分３１４によって、ゲート電極３１０内の信号電圧からの電界が、第１の絶縁性領域３１２の第１の部分３１４の上方の空間内に達することができるようになる。第１の絶縁性領域３１２は第２の部分３１６を有し、この第２の部分３１６は、第１の絶縁性領域３１２の第２の部分３１６の上方の空間を、第１の活性層３０４から効率よく分離する。図３に示すように、第１の絶縁性領域３１２の第１の部分３１４は、第２の部分３１６よりも薄い。別態様で又は追加的に、第１の部分３１４は、第２の部分３１６よりも高い誘電率を有してもよい。一実施形態では、第１の部分３１４及び第２の部分３１６はいずれも、比誘電率εｒ≒４を有する二酸化シリコン（ＳｉＯ２）からなる。ここで、第１の部分３１４は２ｎｍ〜１０ｎｍの厚み、例えば約５ｎｍの厚みを有することができ、第２の部分３１６は、２００ｎｍ〜１μｍの厚み、例えば約５００ｎｍの厚みを有することができる。別の実施形態では、第１の部分３１４は、比誘電率がεｒ≒２０のＨｆＯ２であってもよく、その厚みは３ｎｍ〜３０ｎｍ、例えば約１０ｎｍであってよい。別の実施形態では、第２の部分３１６は、比誘電率εｒ≒３を有するＳｉ−Ｏ−Ｃ材料からなっていてよい。
【００２２】
第１の絶縁性領域３１２の上には、トランジスタ又は他の能動デバイス３２２の第２の活性層３２０が形成され、それらのデバイスのうちのいくつかのみを図３に示す。第２の活性層３２０は、チャネル３３２によって接続されているソース３２８及びドレイン３３０を備えており、それらは第１の活性層３０４内のゲート電極３１０と共に、ＦＥＴ３２４を形成する。ソース３２８及び／又はドレイン３３０は、導電性経路３３４によって、第２の活性層３２０内の他の能動デバイス３２２に接続される。第２の活性層３２０は、チャネル３４０によって接続されるソース３３６及びドレイン３３８を備えており、それらはＦＥＴ３２６の一部を形成する。図３に示すように、ＦＥＴ３２４は、導体３１０、３３４に類似の導体（図示せず）によって能動デバイス３２２に接続される上側ゲート３３３を有する。上側ゲート３３３は、絶縁層によってチャネル３３２から絶縁されている。別態様では、ＦＥＴ３２６は、第２の活性層３２０内にゲート電極を有しなくてもよい。ソース３３６及び／又はドレイン３３８は、導電性経路３３４によって、第２の活性層３２０内の他の能動デバイス３２２に接続されることができる。
【００２３】
ＦＥＴ３２４のチャネル３３２は、第１の絶縁性領域３１２の第１の部分３１４上に配置され、これにより、チャネル３３２は、ゲート電極３１０での信号電圧からの静電界から影響を受ける。こうして、ゲート電極３１０からのＦＥＴ３２４のチャネル３２２への電界効果によって、第１の活性層３０４内の能動デバイス３０８又は素子からの信号電圧を、第２の活性層３２０内の能動デバイス３２２又は素子に伝達することができる。
【００２４】
こうして、活性層３０４、３２０を貫通するか又は第１の絶縁性領域３１２を貫通するバイアを必要とすることなく、且ついかなる特別な信号伝達回路も用いることなく、活性層間で信号が伝達される。適切に回路設計し、製造することによって、ＦＥＴ３２４は利得（gain）を与えることができ、結果として、信号がデバイス３０８からデバイス３２２まで減衰することなく、さらには増幅して伝達される。ＦＥＴ３２４は、単に層間で信号を中継するデバイスではなく、作用を及ぼす（信号に作用する）回路デバイスであってよい。ゲート電極２６、３１０等を、先行する回路２４、３０８等の出力の近くに配置し、ＦＥＴ３４、３２４の出力４２、３３４を後続の回路３２、３２２等の近くに配置することによって、接続の直列抵抗を制限することができる。これにより、広い帯域幅、低い消費電力、及び高い帯域幅／電力比で接続することができる。純粋に容量性の接続を使用することによって、データ転送のためにバイアを用いるときに多くの場合に見られる大きなＲＣ時定数を大幅に低減することができるか、又はさらには排除することができる。
【００２５】
ＦＥＴ３２４の上側ゲート３３３は、活性層３０４から活性層３２０への信号伝達を可能に又は不能にするよう働く制御ゲートであってよい。別態様で又は追加的に、第２のゲート電極３３３は、層間のあらゆる不整合、例えば電圧変換を補償する又は工程のバリエーション又は非最適な仕事関数を補償するためにチャネル３３２にバイアスをかけることができるか、或いは、そのためにＦＥＴに２つ以上のゲートが設けられる任意の他の目的のために用いることができる。
【００２６】
第２の活性層３２０上には、第２の絶縁性領域３５０が形成されている。この第２の絶縁性領域３５０は、ＦＥＴ３２６のチャネル３４０の上に形成される第１の部分３５２を有する。第２の絶縁性領域３５０の第１の部分３５２は、第１の絶縁性領域３１２の第１の部分３１４と同様であってよい。第２の絶縁性領域３５０は、第２の活性層３２０の他の部分上に形成される第２の部分３５４を有する。第２の絶縁性領域３５０の第２の部分３５４は、第１の絶縁性領域３１２の第２の部分３１６と同様であってよく、第２の部分３１６の上方の空間を第２の活性層３２０から分離するよう働く。第２の絶縁性領域３５０の第２の部分３５４は、ＦＥＴ３２４上のより厚みのある領域３５６を含み、第１の絶縁性領域３１２の第１の部分３１４の薄さを補償し、且つ第２の絶縁性領域３５０の第２の部分３５４の上側表面を概ね均一に保持する。多数の層３０４、３２０等を有する３Ｄ−ＩＣでは、種々の層内の絶縁性領域の第１の部分３１４、３５２の配置に応じ、必要に応じて、より厚い領域３５６は設けられても省かれてもよい。別態様で又は追加的に、より厚い領域３５６を、絶縁性領域の第１の部分３１４、３５２が後続の層内に形成される領域の下に形成してもよい。
【００２７】
第２の絶縁性領域３５０上には、能動デバイス３６２、３６４を備えている第３の活性層３６０がある。導体３６６は、第２の絶縁性領域３５０の第１の部分３５２上にある能動デバイス３６４から延在し、能動デバイス３６４から、導体３６６又は隣接する導体層若しくは半導体層が下層のＦＥＴ３２６のチャネル３４０のためのゲート電極として動作する位置まで信号電圧を搬送する。一実施形態では、導体３６６は金属からなっていてよく、実際のゲート電極はポリシリコン導電層であってよい。こうして、ＦＥＴ３２６はＦＥＴ３２４と同じように動作するが、開始層から、この開始層の上にある層ではなく、下にある層に信号を伝達するように動作する。
【００２８】
ここで図４を参照すると、３Ｄ−ＩＣを製造する方法の一実施形態では、ステップ４０２において、基板３０２上等に、要素３０６、３０８、３１０、３２２、３２４、３２６、３６２、３６４、３６６の第１の活性層３０４、３２０、３６０を形成する。第１の活性層３０４は、従来の工程を含む適切な工程によって形成することができ、簡潔にするために、第１の活性層を形成する工程は詳細には説明しない。
【００２９】
ステップ４０４では、ＦＥＴ３２４、３２６のゲート絶縁体を構成することになる絶縁性領域３１２、３５０の第１の部分３１４、３５２が、第１の活性層３０４、３２０の一部の上にわたって形成される。図３を参照しながら説明すると、絶縁性領域の第１の部分３１４、３５２は、ゲート電極３１０、３６６からの電界がＦＥＴのチャネル３３２、３４０に所望の影響を与えるように適切に形成される。
【００３０】
ステップ４０６では、１つの活性層３０４の能動デバイス３０６、３０８及び他の要素を、別の活性層３２０の能動デバイス３２２、３２６及び他の要素から分離する、絶縁性領域３１２の第２の部分３１６を、絶縁性領域の第１の部分３１４が設けられない第１の活性層３０４の部分の上にわたって形成する。絶縁性領域の第２の部分３１６は、必要に応じて、より厚い領域３５６を含むことができる。
【００３１】
図４で、ステップ４０４を、ステップ４０６の前に行うように示したが、どちらを先に実行してもよい。ゲート領域３１４及び絶縁性領域３１６を同じ材料から形成する場合には、ステップ４０４は、絶縁性領域３１２のエリア全体にわたって薄い絶縁層を形成することを含むことができ、ステップ４０６は、絶縁性領域３１６に付加的な厚みを追加することを含むことができる。
【００３２】
ステップ４０８では、絶縁性領域３１２の上に、第２の活性層３２０を形成する。第２の活性層３２０は、絶縁性領域３１２にシリコン又は他の半導体層を被着し、その後、第１の活性層３０４と同じように能動デバイス及び他の要素を形成することによって形成することができる。既知の工程を含む適切な工程によって多結晶シリコン又はアモルファスシリコンの層を堆積し、その後、多結晶シリコン又はアモルファスシリコンを単結晶の形に変換することによって、単結晶シリコン層を形成することができる。シリコンをアニールして単結晶の形にするか、又はシリコンを局部的に加熱し、シリコンがただ１つの中心の周囲に結晶化若しくは再結晶化することができるようにするレーザ加熱工程によって、アモルファスシリコンを結晶化することができるか又は多結晶シリコンを単結晶シリコンに再結晶化することができる。このような技法は、マイクロプロセッサ製造では普段は使われないが、フラットパネルディスプレイを製造する技術分野において既知である。別態様では、ただ１つの中心からの横方向エピタキシャル成長（lateral epitaxial growth）によって、単結晶シリコン層を形成してもよい。実用的な実施形態では、１つのシリコン結晶の中に又はその上に形成される能動デバイスをそれぞれ有する結晶性シリコン層を形成することができる。同じ結晶上に隣り合うデバイスを形成してもよい。しかし、デバイス間に結晶境界が生じ得るし、能動半導体デバイスがない場所で、多結晶領域又はアモルファス領域が生じ得る。
【００３３】
ステップ４１０では、別の活性層を３Ｄ−ＩＣに追加すべきであるか否かが判断される。追加すべきである場合には、工程はステップ４０４及び４０６にループバックし、最後に形成された活性層の上にさらなる絶縁性領域が被着される。その後、その工程は、必要とされる３Ｄ構造を形成するために、必要に応じて何度も繰り返される。ステップ４１０で、活性層が全て追加されたものと判断される場合には、その工程は終了する。
【００３４】
図４に示される工程の後に、例えば、外部リード線を取り付ける、ＩＣデバイス２０、３００をパッケージングする等のための通常の付加的な工程を行うことができる。
【００３５】
本発明の精神又は範囲から逸脱することなく、本発明において、種々の変更及び変形を加えることができる。
【００３６】
例えば、簡潔にするために、図３に示す３Ｄ−ＩＣ ３００、及び図４に示すそのような３Ｄ−ＩＣを製造する工程は、２つの絶縁性領域３１２、３５０によって分離されている３つの活性層３０２、３２０、３６０で説明される。各絶縁性領域３１２、３５０は、１つの活性層３０２、３６０内のＦＥＴ３２４、３２６のゲート電極を、隣り合う層３２０内の同じＦＥＴ３２４、３２６のチャネル３３２、３４０から分離する、１つの第１の部分３１４、３５２を有するものとして示される。実用的な実施形態は、２つ、３つ、又は４つ以上の活性層を有することができ、隣り合う活性層間で、絶縁性領域を又は複数の絶縁性領域のそれぞれを越えて（横切って）信号を転送する２つ以上のＦＥＴ３２４、３２６を有することができる。実用的な実施形態は、任意の隣り合う２つの活性層間にある絶縁性領域を越えて両方向に信号を転送するＦＥＴ３２４、３２６を有することができる。
【００３７】
チャネル４０、３３２、３４０を有する層に隣接する層内に単一のゲート電極と、任意に、チャネル３３２と同じ層内に１つの付加的なゲート電極３３３とを有するＦＥＴ３４、３２４、３２６を説明してきたが、２つ以上のゲート若しくは他のコントロール電極を有するか、又は異なる配置のゲート電極を有する電界効果デバイスも実現可能である。例えば、ＦＥＴ３４、３２４、３２６は、チャネルと同じ活性層内に２つの電極を、及び／又は隣接する層内に２つのゲート電極を設けることができる。「ゲート」にが示される又は言及される場合はいつでも、そのゲートは、多数のゲートであってよい。ゲート電極が相互作用する場合、その機能は、具体的な用途によって必要に応じて、異なる電極に割り当てられることがある。ＦＥＴ３２４、３２６には、１つの活性層３２０内にチャネルを、その層３２０の両側にある隣接する活性層３０４、３６０に２つのゲート電極３１０、３６６を設けることができる。
【００３８】
デバイス３４、３２４、３２６はＦＥＴとして示されるが、そのデバイスがトランジスタでない場合であっても、直ぐ近くの電極からの電界によって影響を受ける素子を有するデバイスを用いることができる。直ぐ近くの電極からの電界によって静電容量的に能動経路の導電率が変化するデバイスが特に適している。デバイス３４、３２４、３２６として用いることができる能動デバイスの別の例は、１つの層内にカソード（エミッタ）及びアノードを有し、別の層内のゲートがカソードとアノードとの間の電流を制御する、電界放出デバイスである。
【００３９】
以上、３Ｄ−ＩＣデバイス２０、３００の層は、先行する層上に成長するものとして又は堆積されるものとして説明した。すなわち、最初の層の後に各層の材料が構築され、その場合、先行する層に直接結合される原子又は分子から開始し、後続の原子又は分子が先の原子又は分子に結合する。原理的には、層が固体として別個に形成され、後に互いに積重される別の工程も可能である。しかしながら、現時点では、ＦＥＴ３４、３２４、３２６に必要とされる厳密な許容誤差は、成長又は堆積の工程を用いてより容易に達成される。
【００４０】
図１及び図３では、３Ｄ−ＩＣデバイス２０、３００が、容量性の電界効果だけによって層間で信号をやりとりする（伝達する）ように示されるが、バイア、コンタクトピン等による導通を含んでいてよい、電界効果による伝達及び他の形態の伝達を混在させて用いてもよい。層間のデータ通信が容量性の電界効果だけによる場合であっても、ＤＣ電源、アース及び静電容量的に行うことができない他の接続のために、導体が設けられていてよい。
【００４１】
簡潔にするために、３Ｄ−ＩＣ ２０、３００は、図１及び図３内の垂直方向断面において示されるように、層が水平であるように配向しており、下から上に向かって順番に一層ずつ形成されるものと示されている。しかし、この３Ｄ−ＩＣは、任意の向きに配置することができ、所望の層から開始して一層ずつ形成することを含む、所望の順序で形成することができる。
【００４２】
よって、本発明は、添付の特許請求の範囲及びそれと同等のものの範囲内であれば、本発明の変更及び変形を含することを意図している。
【図１】
2009538535.tif 000003
【図２】
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【図３】
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【図４】
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【国際調査報告】
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