(57)【要約】  記憶素子が、第１データ記憶ノード（７０）及び第２データ記憶ノード（６０）を有し、また、第１データ記憶ノードが、第１パストランジスタ（５０）を介してビットラインに結合され、第２データ記憶ノードが、第２パストランジスタ（４０）を介して相補ビットラインに結合される記憶素子（１８）及び記憶素子（１８）における方法を提供する。本方法には、第１データ記憶ノード（７０）に結合された第１クリアトランジスタ（９０）及び第２データ記憶ノード（６０）に結合された第２クリアトランジスタ（８０）にクリア信号を提供することによって、第１データ記憶ノード（７０）及び第２データ記憶ノード（６０）にクリア動作を実施する段階が含まれる。
2009506477.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子であって、
第１データ記憶ノード及び第２データ記憶ノードであって、前記第１データ記憶ノードは、第１パストランジスタを介してビットラインに結合され、前記第２データ記憶ノードは、第２パストランジスタを介して相補ビットラインに結合される、第１データ記憶ノード及び第２データ記憶ノードと、
前記第１データ記憶ノードにクリア動作を実施するために、第１クリアトランジスタを介して前記第１データ記憶ノードに結合されるクリアライン、及び前記第２データ記憶ノードにクリア動作を実施するために、第２クリアトランジスタを介して前記第２データ記憶ノードに結合される相補クリアラインと
を備える、記憶素子。
【請求項２】
請求項１に記載の記憶素子であって、前記第１クリアトランジスタは、ＮＭＯＳトランジスタであり、前記第２クリアトランジスタは、ＰＭＯＳトランジスタである、記憶素子。
【請求項３】
請求項１に記載の記憶素子であって、前記第１クリアトランジスタは接地され、前記第２クリアトランジスタは、電圧源に接続される、記憶素子。
【請求項４】
請求項１に記載の記憶素子であって、前記クリア動作は、前記第１データ記憶ノードを論理ロー状態に設定し、且つ、前記第２データ記憶ノードを論理ハイ状態に設定するために実施される、記憶素子。
【請求項５】
請求項１に記載の記憶素子であって、前記第１データ記憶ノードに結合された読み出しポートを更に備える、記憶素子。
【請求項６】
請求項１に記載のＮ×Ｍ配列の記憶素子であって、Ｎ及びＭは各々、整数である記憶素子。
【請求項７】
記憶素子であって、
第１データ記憶ノード及び第２データ記憶ノードであって、前記第１データ記憶ノードは、第１パストランジスタを介してビットラインに結合され、前記第２データ記憶ノードは、第２パストランジスタを介して相補ビットラインに結合される、第１データ記憶ノード及び第２データ記憶ノードと、
前記第１データ記憶ノードにクリア動作を実施するために、第１クリアトランジスタを介して前記第１データ記憶ノードに結合されるクリアライン、及び前記クリアラインに結合されて反転クリアライン信号を生成するインバータであって、前記反転クリアライン信号は、前記第２データ記憶ノードにクリア動作を実施するために、第２クリアトランジスタに結合される、クリアライン及びインバータと
を備える、記憶素子。
【請求項８】
請求項７に記載の記憶素子であって、前記第１クリアトランジスタは、ＮＭＯＳトランジスタであり、前記第２クリアトランジスタは、ＰＭＯＳトランジスタである、記憶素子。
【請求項９】
請求項７に記載の記憶素子であって、前記第１クリアトランジスタは接地され、前記第２クリアトランジスタは、電圧源に接続される、記憶素子。
【請求項１０】
請求項７に記載の記憶素子であって、前記クリア動作は、前記第１データ記憶ノードを論理ロー状態に設定し、且つ、前記第２データ記憶ノードを論理ハイ状態に設定するために実施される、記憶素子。
【請求項１１】
請求項７に記載の記憶素子であって、前記第１データ記憶ノードに結合された読み出しポートを更に備える、記憶素子。
【請求項１２】
請求項７に記載のＮ×Ｍ配列の記憶素子であって、Ｎ及びＭは、各々整数である、記憶素子。
【請求項１３】
記憶素子であって、
第１データ記憶ノード及び第２データ記憶ノードであって、前記第１データ記憶ノードは、第１パストランジスタを介してビットラインに結合され、前記第２データ記憶ノードは、第２パストランジスタを介して相補ビットラインに結合される、第１データ記憶ノード及び第２データ記憶ノードと、
前記第１データ記憶ノードにクリア動作を実施するために、第１クリアトランジスタを介して前記第１データ記憶ノードに結合されるクリアラインであって、前記第２データ記憶ノードにクリア動作を実施するために、第２クリアトランジスタを介して前記第２データ記憶ノードに結合される、クリアラインと
を備える、記憶素子。
【請求項１４】
請求項１３に記載の記憶素子であって、前記第１クリアトランジスタは、ＮＭＯＳトランジスタであり、前記第２クリアトランジスタは、ＮＭＯＳトランジスタである記憶素子。
【請求項１５】
請求項１３に記載の記憶素子であって、前記第１クリアトランジスタは接地され、前記第２クリアトランジスタは、電圧源に接続される記憶素子。
【請求項１６】
請求項１３に記載の記憶素子であって、前記クリア動作は、前記第１データ記憶ノードを論理ロー状態に設定し、且つ、前記第２データ記憶ノードを論理ハイ状態に設定するために実施される、記憶素子。
【請求項１７】
請求項１３に記載のＮ×Ｍ配列の記憶素子であって、Ｎ及びＭは、各々、整数である記憶素子。
【請求項１８】
請求項１３に記載の記憶素子であって、前記第１データ記憶ノードに結合された読み出しポートを更に備える、記憶素子。
【請求項１９】
第１パストランジスタを介してビットラインに結合される第１データ記憶ノードと、第２パストランジスタを介して相補ビットラインに結合される第２データ記憶ノードとを備える記憶素子における方法であって、
第１クリアトランジスタを前記第１データ記憶ノードに結合する段階と、
第２クリアトランジスタを前記第２データ記憶ノードに結合する段階と、
前記第１クリアトランジスタ及び前記第２クリアトランジスタにクリア信号を提供することによって、前記第１データ記憶ノード及び前記第２データ記憶ノードにクリア動作を実施する段階と
を備える、方法。
【請求項２０】
請求項１９に記載の方法であって、前記クリア動作を実施する段階は、前記第１クリアトランジスタに前記クリア信号として論理ハイ値を提供する段階を更に備え、論理ロー値が、前記クリア信号として前記第２クリアトランジスタに提供される、方法。
【請求項２１】
請求項２０に記載の方法であって、前記第１クリアトランジスタは、ＮＭＯＳトランジスタであり、前記第２クリアトランジスタは、ＰＭＯＳトランジスタである、方法。
【請求項２２】
請求項１９に記載の方法であって、前記クリア動作を実施する段階には、前記クリア信号として論理ハイ値を前記第１クリアトランジスタ及び前記第２クリアトランジスタの各々に提供する段階を更に備える、方法。
【請求項２３】
請求項２２に記載の方法であって、前記第１クリアトランジスタ及び前記第２クリアトランジスタは、各々、ＮＭＯＳトランジスタである方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体に関し、特に、情報を記憶する半導体装置に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）等のデータ記憶素子は、初期化、電源投入動作、又はその他の時、それらの記憶素子のコンテンツをクリア動作によってクリアする。メモリ記憶素子の１つの既知の具体例は、第１インバータの出力が第２インバータの入力に接続され、また、第２インバータの出力が第１インバータの入力に接続される交差結合インバータ対である。交差結合インバータ対は、２つのデータ記憶ノードを有する。第１データ記憶ノードは、第１インバータの入力にあり、第２データ記憶ノードは、第１インバータの出力にある。その結果、データビットは、真及び相補形態で記憶される。データビットは、データビットの２つの形態の内の１つを強制的に接地電位にすることによって、ゼロ（又は１）ビット値にクリアされる。クリア導体配線が列のメモリ記憶素子全体に実装される。
【発明の開示】
【課題を解決するための手段】
【０００３】
１つの形態において、第１データ記憶ノード及び第２データ記憶ノードを有する記憶素子を提供した。第１データ記憶ノードは、第１パストランジスタを介してビットラインに結合され、第２データ記憶ノードは、第２パストランジスタを介して相補ビットラインに結合される。クリアラインは、第１データ記憶ノードにクリア動作を実施するために第１クリアトランジスタを介して第１データ記憶ノードに結合され、相補クリアラインは、第２データ記憶ノードにクリア動作を実施するために第２クリアトランジスタを介して第２データ記憶ノードに結合される。１つの形態において、第１クリアトランジスタは、ＮＭＯＳトランジスタであり、第２クリアトランジスタは、ＰＭＯＳトランジスタである。他の形態において、第１クリアトランジスタは、接地され、第２クリアトランジスタは、電圧源に接続される。更に他の形態において、クリア動作は、第１データ記憶ノードを論理ロー状態に設定し、また、第２データ記憶ノードを論理ハイ状態に設定する。他の形態において、読み出しポートは、第１データ記憶ノードに結合される。他の形態において、本明細書に述べたようなＮ×Ｍ配列の記憶素子を提供したが、ここで、Ｎ及びＭは、各々整数である。
【０００４】
更に、第１データ記憶ノード及び第２データ記憶ノードを有する記憶素子を提供した。第１データ記憶ノードは、第１パストランジスタを介してビットラインに結合され、第２データ記憶ノードは、第２パストランジスタを介して相補ビットラインに結合される。クリアラインは、第１データ記憶ノードにクリア動作を実施するために第１クリアトランジスタを介して第１データ記憶ノードに結合され、インバータは、クリアラインに結合され反転クリアライン信号を生成する。反転クリアライン信号は、第２データ記憶ノードにクリア動作を実施するために第２クリアトランジスタに結合される。第１クリアトランジスタは、ＮＭＯＳトランジスタであり、第２クリアトランジスタは、ＰＭＯＳトランジスタである。１つの形態において、第１クリアトランジスタは、接地され、第２クリアトランジスタは、電圧源に接続される。他の形態において、クリア動作は、第１データ記憶ノードを論理ロー状態に設定し、また、第２データ記憶ノードを論理ハイ状態に設定するために実施される。更に他の形態において、読み出しポートは、第１データ記憶ノードに結合される。他の形態において、本明細書に述べたようなＮ×Ｍ配列の記憶素子を提供したが、ここで、Ｎ及びＭは、各々整数である。
【０００５】
他の形態において、第１データ記憶ノード及び第２データ記憶ノードを有する記憶素子を提供した。第１データ記憶ノードは、第１パストランジスタを介してビットラインに結合され、第２データ記憶ノードは、第２パストランジスタを介して相補ビットラインに結合される。クリアラインは、第１データ記憶ノードにクリア動作を実施するために第１クリアトランジスタを介して第１データ記憶ノードに結合されるクリアラインは、第２データ記憶ノードにクリア動作を実施するために第２クリアトランジスタを介して第２データ記憶ノードに結合される。１つの形態において、第１クリアトランジスタは、ＮＭＯＳトランジスタであり、第２クリアトランジスタは、ＮＭＯＳトランジスタである。更に他の形態において、第１クリアトランジスタは、接地され、第２クリアトランジスタは、電圧源に接続される。更に他の形態において、クリア動作は、第１データ記憶ノードを論理ロー状態に設定し、また、第２データ記憶ノードを論理ハイ状態に設定するために実施される。更に他の形態において、本明細書に述べたようなＮ×Ｍ配列の記憶素子を提供したが、ここで、Ｎ及びＭは、各々整数である。他の形態では、第１データ記憶ノードに結合された読み出しポートを提供した。
【０００６】
１つの形態において、第１データ記憶ノード及び第２データ記憶ノードを有する記憶素子における方法を提供した。第１データ記憶ノードは、第１パストランジスタを介してビットラインに結合され、第２データ記憶ノードは、第２パストランジスタを介して相補ビットラインに結合される。第１クリアトランジスタは、第１データ記憶ノードに結合される。第２クリアトランジスタは、第２データ記憶ノードに結合される。第１データ記憶ノード及び第２データ記憶ノードに対するクリア動作は、第１クリアトランジスタ及び第２クリアトランジスタにクリア信号を提供することによって、実施される。１つの形態において、クリア動作は、クリア信号として論理ハイ値を第１クリアトランジスタに提供することによって、また、クリア信号として論理ロー値を第２クリアトランジスタに提供することによって実施される。１つの形態において、第１クリアトランジスタは、ＮＭＯＳトランジスタであり、第２クリアトランジスタは、ＰＭＯＳトランジスタである。他の形態において、クリア動作には、更に、クリア信号として論理ハイ値を第１クリアトランジスタ及び第２クリアトランジスタの各々に提供する段階が含まれる。１つの形態では、第１クリアトランジスタ及び第２クリアトランジスタは、各々、ＮＭＯＳトランジスタである。
【発明を実施するための最良の形態】
【０００７】
本発明は、一例として示し、添付の図に限定されない。図では、同様な参照符号は、同様な要素を示す。
図の要素が、簡単明瞭に示されており、必ずしも縮尺通りに描かれていないことを当業者は認識されたい。例えば、図の要素には、本発明の実施形態の理解を改善する一助とするために、他の要素と比較して大きさを誇張したものがある。
【０００８】
図１に示すものは、本発明の１つの形態に基づくクリア動作及びクリア回路を有するメモリ１０である。様々なメモリが、クリア動作を用いる。通常、クリア動作は、初期化又は電源投入が行われる時、用いられる。クリア動作は、クリア処理のために選択された記憶素子が以前プログラムされているかどうかにかかわらずメモリの記憶素子の所定部分（即ち、幾つか）又は全てをクリアする。記憶素子をクリアする場合、記憶素子は、クリアされゼロの論理状態を保持する。しかしながら、本明細書に用いる方法は、１の論理状態にもクリアし得ることを理解されたい。メモリ１０は、（Ｎ＋１）行及び（Ｍ＋１）列に配置された、記憶素子１８等の配列１２の個々の記憶素子を有し、ここで、Ｎ及びＭは整数である。配列１２に結合されるものは、行論理回路１４及び列論理回路１６である。入力データを受信するための多重ビット入力データ経路が、列論理回路１６に接続される。列論理回路１６は、出力データを提供するための多重ビット出力データ経路も有する。ＣＬＥＡＲ＿ＣＯＮＴＲＯＬ信号は、クリア動作が実施される時、イネーブル状態にするために列論理回路１６の制御入力端子に接続される。１つの形態において、Ｍ列の各々に対して、配列１２は、列の長手方向に走る２本のクリア導体配線を有する。２本のクリア導体配線は、真クリア導体配線及び相補クリア導体配線である。例えば、第１列０において、ＣＬＥＡＲ０及びＣＬＥＡＲＢ０とラベル表示されたクリア導体配線は、列論理回路１６から第０列における各記憶素子を通って延在する。また、列の長手方向に延在するものは、真及び相補形態であるＢＬ０及びＢＬＢ０とそれぞれラベル表示された２本のビットライン導体配線である。第Ｍ列の場合、２本のクリア導体配線は、ＣＬＥＡＲＭ及びＣＬＥＡＲＢＭとラベル表示され、ビットライン導体配線は、ＢＬＭ及びＢＬＢＭとラベル表示される。（Ｍ＋１）列の各々は、２本のクリア導体配線を含み得ること又は各列において２本のクリア導体配線を有する列の一部だけを実現し得ることを理解されたい。行論理回路１４は、入力アドレスを受信する。行論理回路１４は、入力アドレスを復号するように、また、ワードラインＷＬ０乃至ＷＬＮの内の所定の１本をアサートする行ドライバ機能を実現するように機能する。記憶素子配列１２の記憶素子は、その記憶素子と交差するワードライン及びビットライン双方がアサートされた時に、書き込み又は読み出しが行われるように選択される。読み出し又は書き込み動作がイネーブル状態かどうかに依存して、列論理回路１６は、選択された記憶素子からデータを出力し、又は、選択された記憶素子にプログラミングのためにデータを供給する。メモリ１０のクリア動作は、ＣＬＥＡＲ＿ＣＯＮＴＲＯＬ信号に応答して起こる。配列１２の全ての列は、同時にクリアされる。他の形態において、配列１２のクリア処理は、段階的に実現されたり、配列１２の記憶素子の一部だけがクリアされたりする。説明の便宜を図るために、列全体を延在する導線全てを示さないことに留意されたい。特に、第１列では、列全体を延在するクリアラインだけを示すが、ビットライン導体配線もまた列全体を延在する。
【０００９】
図２に示すものは、図１の１つの形態の記憶素子１８である。第１交差結合インバータ２０及び第２交差結合インバータ３０が、第１データ記憶ノード７０にデータビットを記憶するように、また、第２データ記憶ノード６０にそのデータビットの補元を記憶するように機能する交差結合インバータ対を形成する。第１パストランジスタ５０は、行論理回路１４によって供給されるワードラインＷＬ０に接続されたゲートを有する。第１パストランジスタ５０のソースは、ビットラインＢＬ０に接続され、第１パストランジスタ５０のドレインは、第１データ記憶ノード７０において、第１交差結合インバータ２０の出力に接続される。第２パストランジスタ４０は、ワードラインＷＬ０に接続されたゲートと、相補ビットラインＢＬＢ０に接続されたソースと、第２データ記憶ノード６０において第１交差結合インバータ２０の入力に接続されたドレインと、を有する。第１交差結合インバータ２０の入力は、第２データ記憶ノード６０に接続され、第１交差結合インバータ２０の出力は、第１データ記憶ノード７０に接続される。第２交差結合インバータ３０の入力は、第１データ記憶ノード７０に接続され、第２交差結合インバータ３０の出力は、第２データ記憶ノード６０に接続される。第１クリアトランジスタ９０は、ＣＬＥＡＲ０とラベル表示された第１クリア導体配線に接続されたゲートを有する。第１クリアトランジスタ９０のソースは、接地基準電圧端子に接続され、第１クリアトランジスタ９０のドレインは、第１データ記憶ノード７０に接続される。第２クリアトランジスタ８０は、ＣＬＥＡＲＢ０とラベル表示された第２クリア導体配線に接続されたゲートを有する。第２クリアトランジスタ８０のソースは、ＶＤＤとラベル表示された電源電圧端子に接続される。第２クリアトランジスタ８０のドレインは、第２データ記憶ノード６０に接続される。図示した形態において、トランジスタ４０、５０及び９０は、ＮチャネルＭＯＳ即ちＮＭＯＳトランジスタであり、トランジスタ８０は、ＰチャネルＭＯＳ即ちＰＭＯＳトランジスタである。
【００１０】
動作中、記憶素子１８の読み出し又は書き込みが、ワードラインＷＬ０をアサートすることによって、行論理回路１４及び列論理回路１６の制御下で実施される。読み出し動作の場合、ビットラインＢＬ０及びＢＬＢ０は、論理ハイ状態にプリチャージされている。第１データ記憶ノード７０及び第２データ記憶ノード６０に以前記憶されたデータ値は、プリチャージされた論理ハイ状態がビットラインＢＬ０及びＢＬＢ０上でそのままであるかどうか決定する。例えば、第１データ記憶ノード７０が論理ロー状態を記憶している場合、ビットラインＢＬ０は、パストランジスタ５０の導通を介して論理ロー状態に変わる。ビットラインＢＬ０の論理ロー状態は、列論理回路１６によって検出され、記憶素子１８は、ロー論理状態として読み出される。
【００１１】
書き込み動作の場合、書き込みワードラインＷＬ０は、ハイ論理状態にされアサートされる。その結果、パストランジスタ４０及び５０は、導通する。列論理回路１６によってアサートされる相補ビットラインＢＬ０及びＢＬＢ０は、それぞれデータ記憶ノード７０及び６０に書き込まれるように、その論理状態を転送する。
【００１２】
クリア動作の場合、信号ＣＬＥＡＲ０は、ＣＬＥＡＲ＿ＣＯＮＴＲＯＬ信号に応じて、列論理回路１６によって論理ハイ状態でアサートされる。列論理回路１６は、Ｐチャネルクリアトランジスタ８０のゲートに印加される相補クリア信号も生成する。クリアトランジスタ８０及びクリアトランジスタ９０は、導通する。その結果、データ記憶ノード７０は、接地基準電位に接続される。データ記憶ノード６０は、電源電圧ＶＤＤに接続される。この結果は、論理ゼロ値で記憶素子１８をプログラムすることになる。
【００１３】
本明細書に開示するクリア動作は、記憶素子１８の各記憶ノードが固定基準電位に接続されるデュアルエンドの方法を提供することに留意されたい。このように、記憶ノードの内の１つが適切にクリアされない可能性が回避されている。以前のクリア動作実施例では、クリア信号は、１つのデータ記憶ノードに印加され、クリアされた値は、相補ノードに反映されなければならない。しかしながら、低電圧電源電圧が用いられる実施例では、不定論理状態又は不正論理状態がクリア動作から生じる可能性が大きくなる。また、トランジスタ寸法の減少に伴い、トランジスタ寸法及び素子強度の変動が大きくなる。その結果、トランジスタ強度比は、メモリにおける数千の記憶素子の全ビットにおいて、クリア動作に続く記憶ノードにおける不定論理状態を回避するのに充分なほど精度が高くないことがある。これらのトランジスタばらつきの問題は、本明細書に述べるクリア方法を用いることによって解決される。特に、クリア動作に応じて、クリアトランジスタ８０は、記憶ノード６０を確実に確定ハイ論理状態にし、一方、クリアトランジスタ９０は、データ記憶ノード７０を確実に確定ロー論理状態にする。
【００１４】
図３に示すものは、本発明の他の形態に基づくクリア動作及びクリア回路を有するメモリ１００である。メモリ１００は、ｎ及びｍを整数とすると、（Ｎ＋１）行及び（Ｍ＋１）列に配置された、記憶素子１０８等の配列１０２の個々の記憶素子を有する。配列１０２に結合されるものは、行論理回路１０４及び列論理回路１０６である。入力データを受信するための多重ビット入力データ経路は、列論理回路１０６に接続される。列論理回路１０６は、出力データを提供するための多重ビット出力データ経路も有する。ＣＬＥＡＲ＿ＣＯＮＴＲＯＬ信号は、クリア動作が実施される時イネーブル状態にするために、列論理回路１０６の制御入力端子に接続される。１つの形態において、ｍ列の各々に対して、配列１０２は、列の長手方向に配置された１本のクリア導体配線を有する。例えば、第１列０では、クリア導体配線ＣＬＥＡＲ０は、第０列における各記憶素子を通って列論理回路１０６から延在する。また、列の長手方向に延在するものは、３本のビットライン導体配線であり、２本は書き込み用、１本は読み出し用である。書き込みビットライン導体配線は、真及び相補形態であるＷＢＬ０及びＷＢＬＢ０とそれぞれラベル表示される。読出しビットライン導体配線は、ＲＢＬ０とラベル表示される。第Ｍ列の場合、クリア導体配線は、ＣＬＥＡＲＭとラベル表示され、書き込みビットライン導体配線は、ＷＢＬＭ及びＷＢＬＢＭとラベル表示され、読出しビットライン導体配線は、ＲＬＢＭとラベル表示される。（Ｍ＋１）列の各々は、１本のクリア導体配線を含むことを理解されたい。他の形態では、各列においてクリア導体配線を有する列の一部だけを実現する。行論理回路１０４は、入力アドレスを復号し、また、ワードラインＷＷＬ０乃至ＷＷＬＮ及びＲＷＬ０乃至ＲＷＬＮの内の所定の１つをアサートする行ドライバ機能を実現する。配列１０２の記憶素子内における記憶素子は、その記憶素子と交差するワードライン及びビットライン双方がアサートされる時書き込まれたり読み出されたりするように選択される。読み出し又は書き込み動作がイネーブル状態になったかどうかに依存して、列論理回路１０６は、選択された記憶素子からデータを出力、又は、選択された記憶素子にプログラミングためにデータを供給する。メモリ１００のクリア動作は、ＣＬＥＡＲ＿ＣＯＮＴＲＯＬ信号に応じて起こる。配列１０２の全ての列は、同時にクリアされる。他の形態において、配列１０２のクリア処理は、段階的に実現されたり、配列１０２における記憶素子の一部だけがクリアされたりする。
【００１５】
動作中、メモリ１００は、本来、配列１０２の各列において、単一のクリアラインが実現されるという点において、図１のメモリ１０から変更されることに留意されたい。例えば、第１列は、クリアラインＣＬＥＡＲ０を利用する。更に、列当り３本のビットラインが実現される。列当り２本のビットラインは、書き込み動作専用であり、列当り一本のビットラインは、読み出し動作専用である。同様に、行論理回路１０４の行制御回路に関しては、メモリ１０からの幾つかの変更がある。特に、行当り２本のワードラインがメモリ１００に実現される。各行に対して、書き込みワードライン及び読出しワードラインが提供される。書き込みワードライン及び読出しワードラインは、各行の長手方向全体に延在する。各列用の書き込みライン、ビットライン及びクリア導体配線の相互作用は、記憶素子の詳細な説明に関連して以下において更に明らかになる。
【００１６】
図４に示すものは、図３のメモリ１００の１つの形態の記憶素子１０８である。第１交差結合インバータ１２０及び第２交差結合インバータ１３０の形態の交差結合インバータ対が提供されている。第１交差結合インバータ１２０の出力は、第１データ記憶ノード１７０において第２交差結合インバータ１３０の入力に接続される。インバータ１３０の出力は、第２データ記憶ノード１６０においてインバータ１２０の入力に接続される。第１パストランジスタ１５０は、第１データ記憶ノード１７０に接続されたソースと、行論理回路１０４からのワードラインＷＷＬ０に接続されたゲートと、書き込みビット線ＷＢＬ０に接続されたドレインと、を有する。第２パストランジスタ１４０は、相補書き込みビット線ＷＢＬＢ０に接続されたドレインと、書き込みワードラインＷＷＬ０に接続されたゲートと、インバータ１２０の入力に接続されたソースと、を有する。クリアトランジスタ１９０は、第１データ記憶ノード１７０に接続されたドレインと、クリア信号ＣＬＥＡＲ０を受信するためのクリアライン即ちクリア導体配線に接続されたゲートと、基準接地端子に接続されたソースと、を有する。クリアトランジスタ１８０は、電源電圧ＶＤＤを受電するために電源電圧端子に接続されたソースと、インバータ２００の出力に接続されたゲートと、第２データ記憶ノード１６０に接続されたドレインと、を有する。インバータ２００は、ＣＬＥＡＲ０とラベル表示されたクリアラインに接続された入力を有する。読出しビット線ＲＢＬ０は、トランジスタ２２０のドレインに接続される。トランジスタ２２０のゲートは、読出しワードラインＲＷＬ０に接続される。トランジスタ２２０のソースは、トランジスタ２３０のドレインに接続される。トランジスタ２３０のゲートは、インバータ１３０の入力に接続される。トランジスタ２３０のソースは、接地基準電圧に接続される。トランジスタ２２０及びトランジスタ２３０を組合せて、読出しポート２１０が形成される。図示した形態において、トランジスタ１４０、１５０、１９０、２２０及び２３０は、ＮチャネルＭＯＳ即ちＮＭＯＳトランジスタであり、クリアトランジスタ１８０は、ＰチャネルＭＯＳ即ちＰＭＯＳトランジスタである。
【００１７】
読み出し動作の場合、行論理回路１０４は、読出しワードラインＲＷＬ０を論理ハイ状態にアサートする。これに応じて、トランジスタ２２０は、導通する。データ記憶ノード１７０に記憶された論理状態は、トランジスタ２３０の導通状態を決定する。論理ハイ状態が、データ記憶ノード１７０に記憶されると、トランジスタ２３０は、導通する。その結果、読出しビット線ＲＢＬ０は、接地され、ＲＷＬ０が論理ハイ状態にアサートされるのに応じて、ロー論理状態である。論理ロー状態がデータ記憶ノード１７０に記憶されると、トランジスタ２３０は、非導通になる。その結果、読出しビット線ＲＢＬ０は、プリチャージ即ち論理ハイ状態のままである。直列に接続されたトランジスタ２２０及び２３０は、記憶素子１０８の読出しポート２１０を形成する。従って、読出しポート２１０によって、記憶素子１０８の記憶されたデータ値を読み出す。
【００１８】
書き込み動作の場合、書き込みワードラインＷＷＬ０は、ハイ論理状態にされアサートされる。その結果、パストランジスタ１４０及び１５０は、導通する。相補ビットラインＷＢＬ０及びＷＢＬＢ０は、それぞれデータ記憶ノード１７０及び１６０に書き込まれる論理状態を転送する。
【００１９】
クリア動作の場合、信号ＣＬＥＡＲ０は、ＣＬＥＡＲ＿ＣＯＮＴＲＯＬ信号に応じて、列論理回路１０６によって論理ハイ状態でアサートされる。インバータ２００は、Ｐチャネルクリアトランジスタ１８０のゲートに印加される相補クリア信号を生成する。クリアトランジスタ１８０及びクリアトランジスタ１９０は、導通する。その結果、データ記憶ノード１７０は、接地基準電位に接続される。データ記憶ノード１６０は、電源電圧ＶＤＤに接続される。その結果、論理ゼロ値で記憶素子１０８をプログラムすることになる。クリア動作を実現するために用いられる列当り１本の導体配線は、設計制約条件により余分な導線が実用的でない設計において、利点であることに留意されたい。
【００２０】
図５に示すものは、メモリ１０又はメモリ１００のいずれかに用いられる更に他の形態の記憶素子３００である。記憶素子３００は、インバータの交差結合対を有する。インバータ３２０は、第１記憶ノード３７０に接続された出力を有する。インバータ３２０の入力は、第２記憶ノード３６０に接続される。インバータ３３０の入力は、第１記憶ノード３７０に接続される。インバータ３３０の出力は、第２記憶ノード３６０に接続される。第１パストランジスタ３５０は、ビットラインＢＬ０に接続されたソースと、行論理回路１４からのワードラインＷＬ０に接続されたゲーと、第１記憶ノード３７０に接続されたドレインと、を有する。第２パストランジスタ３４０は、第２記憶ノード３６０に接続されたソースと、ワードラインＷＬ０に接続されたゲートと、相補ビットラインＢＬＢ０に接続されたドレインと、を有する。第１クリアトランジスタ３９０は、第１記憶ノード３７０に接続されたドレインと、クリア信号ＣＬＥＡＲ０に接続されたゲートと、接地基準電圧端子に接続されたソースと、を有する。第２クリアトランジスタ３８０は、第２記憶ノード３６０に接続されたドレインと、クリア信号ＣＬＥＡＲ０に接続されたゲートと、ＶＤＤとラベル表示された電圧を受電するための電源電圧端子に接続されたソースと、を有する。図示した形態において、トランジスタ３４０、３５０、３８０及び３９０は、全てＮチャネルＭＯＳトランジスタである。
【００２１】
動作中、記憶素子３００の読み出し及び書き込みは、図２の記憶素子１８の読み出し及び書き込みと同様である。クリア動作の場合、単一のクリアラインが用いられる。しかしながら、２つのクリアトランジスタが実現され、１つが、単一の記憶素子の各データ記憶ノードに関連付けられる。ＣＬＥＡＲ０ラインは、図１のＣＬＥＡＲ＿ＣＯＮＴＲＯＬ信号に応じて、列回路（図示せず）によってアサートされる。ＣＬＥＡＲ０ラインが、論理ハイ状態にアサートされると、クリアトランジスタ３８０及び３９０は、導通する。クリアトランジスタ３９０は、第１記憶ノード３７０を接地基準電圧端子に接続して、確実に第１記憶ノード３７０を確定論理ゼロ値にする。クリアトランジスタ３８０も導通し、第２記憶ノード３６０を（ＶＤＤマイナスＮチャネルクリアトランジスタ３８０のしきい値電圧）にする。この電圧は、確定ハイ論理状態電圧であり、記憶素子３００が、第１記憶ノード３７０においてゼロ論理状態値にクリアされることを保証する。
【００２２】
以上により、メモリ配列内に正確で信頼度が高いクリアメカニズムを有するデータ記憶回路が提供されたことを認識されたはずである。１つの形態において、２本のクリアラインが、２つのクリアトランジスタと共に用いられる。第１導電タイプの第１クリアトランジスタを用いて、第１固定基準電位を第１データ記憶ノードに接続することによって、また、第２の反対の導電タイプの第２クリアトランジスタを用いて、第２固定基準電位を第２データ記憶ノードに接続することによって、確定した電圧が、データ記憶ノードに置かれ、記憶されるクリア値の精度が保証される。デュアルエンドのクリア動作を行うことによって、堅牢で高速で高信頼度のクリアが実施され、その結果、例えば、１ボルト未満の低動作電圧で動作し得る高速メモリシステムがもたらされる。従って、堅牢で信頼度が高いクリア動作が、記憶素子のビットセル領域を増大することなく、提供される。
【００２３】
上記明細書において、具体的な実施形態を参照して、本発明について説明した。しかしながら、当業者が理解されるように、以下の請求項に記載した本発明の範囲から逸脱することなく、様々な修正及び変更を行い得る。例えば、本明細書に述べた記憶素子は、バイポーラ及びガリウム砒素等のＭＯＳに加えて、様々な半導体技術において実現し得る。回路は、バルクシリコンで構築したり、又は、シリコン・オン・インシュレータ（ＳＯＩ）として知られているように絶縁体を覆って実現したりしてよい。本明細書で記載した記憶素子方法は、電力が印加されない場合、データが失われる任意の種類の揮発性のメモリに適用する。本明細書に述べた回路及び方法は、単独メモリ設計、キャッシュメモリ設計、及びデータプロセッサ、デジタル信号プロセッサ、グラフィック処理ユニット及びマイクロコントローラ並びに他の種類のデータ演算製品と共に用いられる他の種類の記憶回路に適用する。
【００２４】
恩恵、他の利点、及び問題の解決策について、具体的な実施形態を基に上述した。しかしながら、これらの恩恵、利点、問題の解決策、及び何らかの恩恵、利点、又は解決策を生じさせる又はより顕著にさせる如何なる要素（１つ又は複数）も、全ての請求項の決定的な、必要な、若しくは不可欠な特徴又は要素として解釈してはならない。本明細書に用いた用語「含む」、「含んでいる」又はその派生語は、非排他的な包括を網羅するものであり、一連の要素を含むプロセス、方法、物、又は装置は、これらの要素だけでなく、明示的に列記されていない他の要素や、このようなプロセス、方法、物、又は装置に固有の他の要素も含み得る。本明細書に用いた用語「複数」は、２つ以上と定義する。本明細書に用いた用語「他の」は、少なくとも第２以上と定義する。本明細書に用いた用語「含む」及び／又は「有する」は、「含む」と定義する（即ち、オープンランゲージ）。本明細書に用いた用語「結合される」は、必ずしも直接にとは限らず、また、必ずしも機械的にとは限らず「接続される」と定義する。従って、明細書及び図は、限定的であるよりもむしろ例示的であると見なすべきものであり、全てのそのような修正は、本発明の範囲内に含まれるものである。
【図面の簡単な説明】
【００２５】
【図１】本発明の１つの形態に基づき実現されたメモリを示すブロック図。
【図２】本発明の１つの形態に基づく図１のメモリの記憶素子を示す概略図。
【図３】本発明の他の形態に基づき実現されたメモリを示すブロック図。
【図４】本発明の１つの形態に基づく図３のメモリの記憶素子を示す概略図。
【図５】更に本発明の他の形態に基づく図３のメモリの記憶素子示す概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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