(57)【要約】【課題】  応力が加えられたゲート金属シリサイド層を含む高性能の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及び高性能ＭＯＳＦＥＴを製造する方法を提供すること。【解決手段】  本発明は、ソース領域、ドレイン領域、チャネル領域、ゲート誘電体層、ゲート電極及び１つ又は複数のゲート側壁スペーサを備えた少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含む半導体デバイスに関する。このようなＦＥＴのゲート電極は、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ＦＥＴのチャネル領域内に応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む。半導体デバイスは、少なくとも１つのｐ−ＦＥＴを含むことが好ましく、ｐ−チャネルＦＥＴは、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ＦＥＴのｐ−チャネル内に圧縮応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を備えたゲート電極を有することがより好ましい。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板内に配置された半導体デバイスであって、
ソース領域、ドレイン領域、チャネル領域、ゲート誘電体層、ゲート電極、及び１つ又は複数のゲート側壁スペーサを含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）を備え、前記ゲート電極は、前記１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、前記ＦＥＴの前記チャネル領域内に応力を生じさせるように配置され構成された、内因性応力が加えられたゲート金属シリサイド層を含む、半導体デバイス。
【請求項２】
前記少なくとも１つのＦＥＴはｐ−チャネルＦＥＴ（ｐ−ＦＥＴ）であり、前記内因性応力が加えられたゲート金属シリサイド層は、前記ｐ−ＦＥＴの前記チャネル領域内に圧縮応力を生じさせるように配置され構成される、請求項１に記載の半導体デバイス。
【請求項３】
前記ｐ−ＦＥＴは、隆起型ソース及びドレイン領域を含む、請求項２に記載の半導体デバイス。
【請求項４】
前記ｐ−ＦＥＴは、前記半導体基板のベースの格子定数より大きい本来の格子定数を有する材料層からなる埋め込まれたソース及びドレイン領域を含む、請求項２に記載の半導体デバイス。
【請求項５】
前記１つ又は複数のゲート側壁スペーサの上方に突出するゲート金属シリサイド層を備えたゲート電極を有する少なくとも１つのｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）をさらに含む、請求項２に記載の半導体デバイス。
【請求項６】
前記ｎ−ＦＥＴは、隆起型ソース及びドレイン領域を含む、請求項５に記載の半導体デバイス。
【請求項７】
前記ｎ−ＦＥＴは、前記半導体基板のベースの格子定数より小さい本来の格子定数を有する材料層からなる埋め込まれたソース及びドレイン領域を含む、請求項５に記載の半導体デバイス。
【請求項８】
前記１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、前記ｎ−ＦＥＴのチャネル領域内に引張応力を生じさせるように配置され構成された、内因性応力が加えられたゲート金属シリサイド層を備えたゲート電極を有する少なくとも１つのｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）をさらに含む、請求項２に記載の半導体デバイス。
【請求項９】
前記ｎ−ＦＥＴは、隆起型ソース及びドレイン領域を含む、請求項８に記載の半導体デバイス。
【請求項１０】
前記ｎ−ＦＥＴは、前記半導体基板のベースの格子定数より小さい本来の格子定数を有する材料層からなる埋め込まれたソース及びドレイン領域を含む、請求項８に記載の半導体デバイス。
【請求項１１】
半導体デバイスを製造する方法であって、
半導体基板内に、ソース領域、ドレイン領域、チャネル領域、ゲート誘電体層、ゲート電極、及び１つ又は複数のゲート側壁スペーサを含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）を形成するステップと、
前記ゲート電極の表面内に内因性応力が加えられた金属シリサイド層を形成するステップであって、前記内因性応力が加えられた金属シリサイド層は、前記ゲート側壁スペーサによって横方向に制限され、かつ、前記ＦＥＴの前記チャネル領域内に応力を生じさせるように配置され構成される、ステップと
を含む方法。
【請求項１２】
前記少なくとも１つのＦＥＴはｐ−チャネルＦＥＴ（ｐ−ＦＥＴ）であり、前記内因性応力が加えられたゲート金属シリサイド層は、前記ｐ−ＦＥＴの前記チャネル領域内に圧縮応力を生じさせるように配置され構成される、請求項１１に記載の方法。
【請求項１３】
前記ｐ−ＦＥＴに加えて、前記１つ又は複数のゲート側壁スペーサの上方に突出するゲート金属シリサイド層を備えたゲート電極を有する少なくとも１つのｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）を形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを形成するステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体の上に金属層を堆積させるステップと、
前記金属層の上に第１のキャッピング層及び第２のキャッピング層を堆積させるステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を高温でアニールして、前記ｐ−ＦＥＴ前駆構造体の前記凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、前記ｎ−ＦＥＴ前駆構造体の前記凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体から、未反応金属、前記第１のキャッピング層及び前記第２のキャッピング層を除去して、前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴを形成するステップと
を含む、請求項１３に記載の方法。
【請求項１５】
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴと、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴとを準備するステップと、
前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴの上に金属層を堆積させるステップと、
前記金属層の上に第１のキャッピング層を堆積させて、前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴの両方を覆うステップと、
前記第１のキャッピング層の上にパターン形成された第２のキャッピング層を形成し、前記ｐ−ＦＥＴを選択的に覆うステップと、
前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴを高温でアニールし、前記ｐ−ＦＥＴの前記凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、前記ｎ−ＦＥＴの前記凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップと、
前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴから、未反応金属、前記第１のキャッピング層及び前記パターン形成された第２のキャッピング層を除去するステップと
を含む、請求項１３に記載の方法。
【請求項１６】
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを準備するステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体の上の金属層と、前記金属層の上の第１のキャッピング層とを堆積させて、前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体の両方を覆うステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を第１の高温でアニールし、前記ｐ−ＦＥＴ前駆構造体の前記凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、前記ｎ−ＦＥＴ前駆構造体の前記凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップであって、前記第１の金属シリサイド層及び前記第２の金属シリサイド層は第１のシリサイド相を有する、ステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体から、未反応金属及び前記第１のキャッピング層を除去するステップと、
パターン形成された第２のキャッピング層を形成し、前記ｐ−ＦＥＴ前駆構造体を選択的に覆うステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を第２の高温でアニールし、前記第１の金属シリサイド層及び前記第２の金属シリサイド層を、前記第１のシリサイド相から第２の異なるシリサイド相に変換するステップと、
前記パターン形成された第２のキャッピング層を除去し、前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴを形成するステップと
を含む、請求項１３に記載の方法。
【請求項１７】
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを準備するステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体の上の金属層と、前記金属層の上の第１のキャッピング層を堆積させて、ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体の両方を覆うステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を第１の高温でアニールし、前記ｐ−ＦＥＴ前駆構造体の前記凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、前記ｎ−ＦＥＴ前駆構造体の前記凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップであって、前記第１の金属シリサイド層及び前記第２の金属シリサイド層は第１のシリサイド相を有する、ステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体から、未反応金属及び前記第１のキャッピング層を除去するステップと、
パターン形成された第２のキャッピング層を形成し、前記ｐ−ＦＥＴ前駆構造体を選択的に覆うステップであって、前記パターン形成された第２のキャッピング層に圧縮応力が加えられる、ステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を第２の高温でアニールし、前記第１の金属シリサイド層及び前記第２の金属シリサイド層を前記第１のシリサイド相から第２の異なるシリサイド相に変換するステップと、
パターン形成された第３のキャッピング層を形成し、前記ｎ−ＦＥＴ前駆構造体を選択的に覆うステップであって、前記パターン形成された第３のキャッピング層に引張応力が加えられ、前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴを形成する、ステップと
を含む、請求項１３に記載の方法。
【請求項１８】
前記ｐ−ＦＥＴに加えて、前記１つ又は複数のゲート側壁スペーサによって横方向に制限される内因性応力が加えられたゲート金属シリサイド層を備えたゲート電極を有する少なくとも１つのｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）を形成するステップをさらに含み、前記ｎ−ＦＥＴの前記内因性応力が加えられたゲート金属シリサイド層は、前記ｎ−ＦＥＴのチャネル領域内に引張応力を生じさせるように配置され構成される、請求項１２に記載の方法。
【請求項１９】
半導体基板内に配置された半導体デバイスであって、
１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、前記ｐ−ＦＥＴのチャネル領域内に圧縮応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む少なくとも１つのｐ−チャネル電界効果トランジスタ（ｐ−ＦＥＴ）と、１つ又は複数のゲート側壁スペーサの上方に突出するゲート金属シリサイド層を含む少なくとも１つのｎ−チャネル電界効果トランジスタ（ｎ−ＦＥＴ）とを備える、半導体デバイス。
【請求項２０】
半導体基板内に配置された半導体デバイスであって、
１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ｐ−ＦＥＴのチャネル領域内に圧縮応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む少なくとも１つのｐ−チャネル電界効果トランジスタ（ｐ−ＦＥＴ）と、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ｎ−ＦＥＴのチャネル領域内に引張応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む少なくとも１つのｎ−チャネル電界効果トランジスタ（ｎ−ＦＥＴ）とを備える、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１つの高性能電界効果トランジスタ（ＦＥＴ）を含む半導体デバイスに関する。より具体的には、本発明は、応力が加えられたゲート金属シリサイド層を含む高性能の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及び高性能ＭＯＳＦＥＴの製造方法に関する。
【背景技術】
【０００２】
トランジスタ、キャパシタ等のような集積回路素子は、サイズが劇的に低減され、密度及び近接性が増しており、そのことにより信号伝搬経路長及び信号伝搬時間が低減される。しかしながら、集積回路要素のサイズが低減するに従って、トランジスタ及び他の素子が機能する材料の特性及び物理的効果が損なわれるのは必至である。
【０００３】
従って、これらの素子の性能の好適レベルを保持するために、多くの改善された設計が提供された。例えば、短チャネル効果、パンチスルー効果等を妨げるために、電界効果トランジスタ（ＦＥＴ）において、低濃度にドープされたドレイン（ＬＤＤ）構造体（一般に、延長注入と呼ばれる）、ハロ注入及び勾配付けされた不純物プロファイルを用いた。たとえ動作マージンを低下させることができても、デバイスを損傷させることなく適切な性能を保持するために、デバイス・スケールの低減により、低下した電圧での動作も必要とされた。
【０００４】
電界効果トランジスタの性能に影響を及ぼす主な要因は、特定のゲート電圧下でドープされた半導体チャネルを通って（電子又は正孔として）流れることができる電流又は電荷の量を決定するキャリア移動度である。ＦＥＴにおけるキャリア移動度の低減は、所定のトランジスタのスイッチング速度／スキュー率を低減させるだけでなく、「オン」抵抗と「オフ」抵抗の間の差も低減させる。この後者の影響により、ノイズの影響の受けやすさが増加し、下流のトランジスタ・ゲートを駆動できる回数及び／又は速度が低減される。
【０００５】
応力のタイプ（例えば、引張応力又は圧縮応力）及びキャリアのタイプ（例えば、電子又は正孔）に応じて、ＦＥＴのチャネル領域における機械的応力がキャリア移動度を著しく増減させ得ることが明らかになった。典型的には、トランジスタのチャネル領域における引張応力は、チャネルの電子移動度を増加させるが、チャネルの正孔移動度を減少させ、一方、こうしたチャネル領域における圧縮応力は、チャネルの正孔移動度を増加させるが、チャネルの電子移動度を減少させる。
【０００６】
この点で、ＦＥＴチャネル層の下部から応力を与えるために下にあるＳｉＧｅ層を用いること、及び／又は、ＦＥＴチャネル層の側部から長手方向の応力を与えるために浅いトレンチ分離（ＳＴＩ）構造体、ゲート・スペーサ、Ｓｉ３Ｎ４エッチング停止層を用いることなど、ＦＥＴチャネル領域内に引張応力又は圧縮応力を発生させるために多数の構造体及び材料が提案されてきた。
【０００７】
しかしながら、製造コスト及び処理の複雑さの増加に加えて歩留まりに大きな影響を与える転位欠陥の形成を含む、下にあるＳｉＧｅ層に関する当業者には周知の問題が存在する。ＳＴＩ手法は、あまり費用がかからないが、ゲートに自己整合されず、外部抵抗（ＲＸ）のサイズに影響されやすい。他方、Ｓｉ３Ｎ４エッチング停止層を用いることにより、緊密に配置された２つのゲート間の空間によって利得が制限される。トランジスタが拡大縮小するにつれて空間がより小さくなり、これに従ってＳｉ３Ｎ４の厚さを低減させる必要があり、結果として応力効果が小さくなる。
【０００８】
【特許文献１】米国特許出願公開第２００３／００４０１５８号明細書
【特許文献２】米国特許出願公開第２００５／００８２６１６号明細書
【特許文献３】米国特許出願公開第２００５／００９３０５９号明細書
【特許文献４】米国特許第６，４２０，７６６号明細書
【特許文献５】米国特許第６，９１４，３０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、コスト及び処理の複雑さが低減した高性能ＦＥＴデバイスを形成するための、著しく高い応力を与えることが可能な構造体及び方法に対する必要性が引き続き存在している。
【課題を解決するための手段】
【００１０】
本発明は、内因性応力が加えられたゲート金属シリサイド層を有利に用いて、それぞれのＭＯＳＦＥＴ部品に所望の応力を（すなわち、ｐ−ＭＯＳＦＥＴチャネルに圧縮応力を、ｎ−ＭＯＳＦＥＴチャネルに引張応力を）適用する。
【００１１】
１つの態様において、本発明は、半導体基板内に配置された半導体デバイスに関する。半導体デバイスは、ソース領域、ドレイン領域、チャネル領域、ゲート誘電体層、ゲート電極及び１つ又は複数のゲート側壁スペーサを含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含み、ゲート電極は、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ＦＥＴのチャネル領域内に応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む。
【００１２】
ここで用いられる「内因性応力が加えられた（intrinsically stressed）」又は「内因性応力(intrinsicstress)」という用語は、外力によって構造体に適用され、外力によってのみ保持することができる外部応力とは対照的に、構造体の準備中に発生し、従って、外力なしで構造体内に保持される、圧縮又は引張のいずれかの応力又は応力の存在を指す。
【００１３】
１つの好ましい実施形態においては、ＦＥＴは、ｐ−チャネルＦＥＴ（ｐ−ＦＥＴ）である。ｐ−ＦＥＴのゲート電極は、ｐ−ＦＥＴのチャネル領域内に圧縮応力を生じさせるための、１つ又は複数のゲート側壁スペーサによって横方向に制限される、内因性応力が加えられた（より好ましくは、引張応力が加えられた）ゲート金属シリサイド層を含むことがより好ましい。
【００１４】
さらに、本発明の半導体デバイスは、ｐ−ＦＥＴに加えて、ｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）を含むことができる。１つの実施形態において、ｎ−ＦＥＴは、１つ又は複数のゲート側壁スペーサの上方に突出するゲート金属シリサイド層を有するゲート電極を含むことができる。このような突出するゲート金属シリサイドは、ｎ−ＦＥＴのチャネル領域内に応力を殆ど又は全く生じさせない。１つの代替的な実施形態において、ｎ−ＦＥＴは、ｎ−ＦＥＴのチャネル領域内に引張応力を生じさせるための、１つ又は複数のゲート側壁スペーサによって横方向に制限される内因性応力が加えられた（より好ましくは、圧縮応力が加えられた）ゲート金属シリサイド層を有するゲート電極を含むことができる。
【００１５】
ここで用いられる「引張応力が加えられた」又は「圧縮応力が加えられた」という用語は、典型的には、特に指定されない限り、圧縮又は引張のいずれかの内因性応力によって特徴付けられる構造体を指す。
【００１６】
別の態様において、本発明は、
半導体基板内に、ソース領域、ドレイン領域、チャネル領域、ゲート誘電体層、ゲート電極及び１つ又は複数のゲート側壁スペーサを含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）を形成するステップと、
ゲート電極の表面内に内因性応力が加えられた金属シリサイド層を形成するステップであって、内因性応力が加えられた金属シリサイド層は、ゲート側壁スペーサによって横方向に制限され、かつ、ＦＥＴのチャネル領域内に応力を生じさせるように配置され構成される、ステップと
を含む、半導体デバイスを製造する方法に関する。
【００１７】
本発明の１つの実施形態において、内因性応力が加えられた金属シリサイド層は、サリサイド化（すなわち、自己整合型サリサイド化）プロセスによって形成される。上述のように、ＦＥＴは、ｐ−ＦＥＴのチャネル領域内に圧縮応力を生じさせるための、１つ又は複数のゲート側壁スペーサによって横方向に制限された、内因性応力が加えられた金属シリサイド層を備えたゲート電極を有するｐ−ＦＥＴであることが好ましい。ｐ−ＦＥＴに加えて、ｎ−ＦＥＴが形成されることがより好ましい。本発明のこの実施形態において、ｎ−ＦＥＴは、１つ又は複数のゲート側壁スペーサの上方に突出するゲート金属シリサイド層を備えたゲート電極を有することができる。
【００１８】
ｐ−ＦＥＴ及びｎ−ＦＥＴは、
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを形成するステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体の上に金属層を堆積させるステップと、
金属層の上に第１のキャッピング層及び第２のキャッピング層を堆積させるステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体を高温でアニールし、ｐ−ＦＥＴ前駆構造体の凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、ｎ−ＦＥＴ前駆構造体の凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体から、未反応金属、第１のキャッピング層及び第２のキャッピング層を除去し、ｐ−ＦＥＴ及びｎ−ＦＥＴを形成するステップと
によって形成することができる。
【００１９】
代替的に、ｐ−ＦＥＴ及びｎ−ＦＥＴは、
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを準備するステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体の上に金属層を堆積させるステップと、
金属層の上に第１のキャッピング層を堆積させて、ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体の両方を覆うステップと、
第１のキャッピング層の上にパターン形成された第２のキャッピング層を形成し、ｐ−ＦＥＴ前駆構造体を選択的に覆うステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体を第１の高温でアニールし、ｐ−ＦＥＴ前駆構造体の凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、ｎ−ＦＥＴ前駆構造体の凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体から、未反応金属、第１のキャッピング層及びパターン形成された第２のキャッピング層を除去し、ｐ−ＦＥＴ及びｎ−ＦＥＴを形成するステップと
によって形成することができる。
【００２０】
さらに、ｐ−ＦＥＴ及びｎ−ＦＥＴは、
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを準備するステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体の上の金属層と、金属層の上の第１のキャッピング層とを堆積させて、ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体の両方を覆うステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体を第１の高温でアニールし、ｐ−ＦＥＴ前駆構造体の凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、ｎ−ＦＥＴ前駆構造体の凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップであって、第１の金属シリサイド層及び第２の金属シリサイド層は第１のシリサイド相を有する、ステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体から、未反応金属及び第１のキャッピング層を除去するステップと、
パターン形成された第２のキャッピング層を形成し、ｐ−ＦＥＴ前駆構造体を選択的に覆うステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体を第２の高温でアニールし、第１の金属シリサイド層及び第２の金属シリサイド層を第１のシリサイド相から第２の異なるシリサイド相に変換するステップと、
ｐ−ＦＥＴ前駆構造体からパターン形成された第２のキャッピング層を除去し、ｐ−ＦＥＴ及びｎ−ＦＥＴを形成するステップと
によって形成することができる。
【００２１】
さらに、ｐ−ＦＥＴ及びｎ−ＦＥＴは、
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを準備するステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体の上の金属層と、金属層の上の第１のキャッピング層とを堆積させて、ｐ−ＦＥＴ前駆構造体とｎ−ＦＥＴ前駆構造体との両方を覆うステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体を第１の高温でアニールし、ｐ−ＦＥＴ前駆構造体の凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、ｎ−ＦＥＴ前駆構造体の凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップであって、第１の金属シリサイド層及び第２の金属シリサイド層は第１のシリサイド相を有する、ステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体から、未反応金属及び第１のキャッピング層を除去するステップと、
パターン形成された第２のキャッピング層を形成し、ｐ−ＦＥＴ前駆構造体を選択的に覆うステップであって、パターン形成された第２のキャッピング層に圧縮応力が加えられる、ステップと、
ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体を第２の高温でアニールし、第１の金属シリサイド層及び第２の金属シリサイド層を第１のシリサイド相から第２の異なるシリサイド相に変換するステップと、
パターン形成された第３のキャッピング層を形成し、ｎ−ＦＥＴ前駆構造体を選択的に覆うステップであって、パターン形成された第３のキャッピング層に引張応力が加えられ、ｎ−ＦＥＴ及びｐ−ＦＥＴを形成するステップと
によって形成することができる。
【００２２】
更に別の態様において、本発明は、半導体基板内に配置された半導体デバイスに関し、この半導体デバイスは、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ｐ−ＦＥＴのチャネル領域内に圧縮応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む少なくとも１つのｐ−チャネル電界効果トランジスタ（ｐ−ＦＥＴ）と、１つ又は複数のゲート側壁スペーサの上方に突出するゲート金属シリサイド層を含む少なくとも１つのｎ−チャネル電界効果トランジスタ（ｎ−ＦＥＴ）とを含む。
【００２３】
更に別の態様において、本発明は、半導体基板内に配置された半導体デバイスに関し、この半導体デバイスは、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ｐ−ＦＥＴのチャネル領域内に圧縮応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む少なくとも１つのｐ−チャネル電界効果トランジスタ（ｐ−ＦＥＴ）と、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ｎ−ＦＥＴのチャネル領域内に引張応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む少なくとも１つのｎ−チャネル電界効果トランジスタ（ｎ−ＦＥＴ）とを含む。
【００２４】
本発明の他の態様、特徴及び利点は、次の開示及び添付の特許請求の範囲からより完全に明らかになるであろう。
【発明を実施するための最良の形態】
【００２５】
上述したように、本発明は、ＦＥＴのチャネル領域内に所望の応力（すなわち、ｎ−チャネルにおける引張応力及びｐ−チャネルにおける圧縮応力）を生じさせるために、内因性応力が加えられたゲート金属シリサイド層を用いる。
【００２６】
内因性応力が加えられたゲート金属シリサイド層は、容量の収縮又は拡張をもたらし、そのことが、ゲート金属シリサイド層内に内部引張応力又は内部圧縮応力を生じさせる、サリサイド化プロセスによって形成されることが好ましい。例えば、コバルト含有ゲート金属層又はニッケル含有ゲート金属層のサリサイド化は、一般に、ゲート金属層における容量の収縮をもたらし、引張応力が加えられたゲート金属シリサイド層を生成する。金属シリサイドが剛性のキャッピング層（Ｓｉ３Ｎ４キャッピング層のような）及び／又は１つ又は複数のゲート側壁スペーサによりカプセル封入される場合には、高い引張応力（約１ＧＰａから約１．５ＧＰａまで）を形成し、ゲート金属シリサイド層内に保持することが可能である。次いで、引張応力が加えられたゲート金属シリサイド層は、下にあるＦＥＴのチャネル層内に圧縮応力を生じさせ、この圧縮応力を有利に用いて、ｐ−チャネルＦＥＴにおける正孔移動度を増加させることができる。一方、パラジウム含有ゲート金属層のサリサイド化は、一般に、ゲート金属層における容量の拡張をもたらし、かつ、圧縮応力が加えられたゲート金属シリサイド層を形成し、この圧縮応力が加えられたゲート金属シリサイド層を用いてｎ−ＦＥＴのチャネル領域内に引張応力を生じさせ、内部の電子移動度を増加させることができる。
【００２７】
次の説明においては、本発明の完全な理解を提供するために、特定の構造体、部品、材料、寸法、処理ステップ及び技術といった多数の特定の詳細が述べられる。しかしながら、当業者であれば、これらの特定の詳細なしで本発明を実施できることを理解するであろう。他の例においては、本発明が分かりにくくなることを避けるために、周知の構造体又は処理ステップは詳細に説明されなかった。
【００２８】
層、領域、又は基板のような要素が別の要素の「上に」あると言及されるとき、これは、他の要素の真上にある場合もあり、又は介在要素も存在し得ることが理解されるであろう。対照的に、要素が別の要素の「真上に」あると言及されるとき、介在要素は存在しない。要素が別の要素に「接続される」又は「結合される」と言及されるとき、これは、他の要素に直接接続又は結合される場合もあり、又は介在要素が存在し得ることが理解されるであろう。対照的に、要素が別の要素に「直接接続される」又は「直接結合される」と言及されるとき、介在要素は存在しない。
【００２９】
本発明は、ＦＥＴのチャネル領域内に所望の応力を生じさせ、ＦＥＴのチャネル領域内の対応するキャリア（すなわち、ｎ−チャネルにおける電子及びｐ−チャネルにおける正孔）の移動度を増加させるための、１つ又は複数のゲート側壁スペーサによって横方向に制限された内因性応力が加えられたゲート金属シリサイド層を備えた少なくとも１つのＦＥＴを含む半導体デバイスを提供するものである。
【００３０】
ここで、図１−図１０の添付図面を参照することによって、本発明のＦＥＴデバイス構造体及びこれを製造する方法が、より詳細に説明される。縮尺通りに描かれていないこれらの図面においては、同じ要素及び／又は対応する要素は、同じ参照符号で言及されることに留意されたい。さらに、図面においては、単一の半導体基板の上に１つのｐ−チャネルＦＥＴ及び１つのｎ−チャネルＦＥＴが示されていることにも留意されたい。そのような実施形態の説明がなされているが、本発明は、半導体構造体の表面上にいずれかの特定の数のＦＥＴデバイスを形成することに限定されるものではない。
【００３１】
最初に、内部に１つ又は複数の分離領域１４を含む半導体基板１２を示す図１について説明する。
【００３２】
半導体基板１２は、これらに限定されるものではないが、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体を含む任意の半導体材料を含むことができる。半導体基板１２はまた、有機半導体、或いはＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）又はＳｉＧｅオン・インシュレータ（ＳＧＯＩ）などの層状半導体を含むこともできる。本発明の幾つかの実施形態においては、半導体基板１２は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料からなることが好ましい。半導体基板１２は、ドープされたものであっても、ドープされていないものであってもよく、或いは内部にドープ領域と非ドープ領域を含んでいてもよい。半導体基板１２は、ｎ−ＦＥＴのための第１のドープされた（ｎ−又はｐ−）デバイス領域（図示せず）と、ｐ−ＦＥＴのための第２のドープされた（ｎ−又はｐ−）デバイス領域（図示せず）とを含むことができる。第１のドープされたデバイス領域及び第２ドープされたデバイス領域は、同じものであっても、又は異なる導電率及び／又はドーピング濃度をもつものであってもよい。ドープされたデバイス領域は、一般に「ウェル」として知られる。
【００３３】
典型的には、少なくとも１つの分離領域１４が半導体基板１２内に形成され、ｎ−ＦＥＴのためのドープされたデバイス領域とｐ−ＦＥＴのためのドープされたデバイス領域との間に分離を与える。分離領域１４は、トレンチ分離領域又はフィールド酸化物分離領域とすることができる。トレンチ分離領域は、当業者には周知の従来のトレンチ分離プロセスを用いて形成される。例えば、トレンチ分離領域を形成するのに、リソグラフィ、エッチング、及びトレンチ誘電体でのトレンチの充填を用いることができる。随意的に、トレンチの充填前にトレンチ内にライナを形成することができ、トレンチの充填後に緻密化ステップを行うことができ、トレンチの充填に続いて平坦化プロセスを行うこともできる。フィールド酸化物は、いわゆるシリコン局所酸化（local oxidation of silicon process）法を用いて形成することができる。
【００３４】
半導体基板１２内に少なくとも１つの分離領域１４を形成した後、基板１２の表面全体にゲート誘電体層１６が形成される。ゲート誘電体層１６は、例えば、酸化、窒化、又は酸窒化のような熱成長プロセスによって形成することができる。代替的に、ゲート誘電体層１６は、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積及び他の同様な堆積プロセスなどの堆積プロセスによって形成することができる。ゲート誘電体層１６はまた、上記のプロセスのいずれかの組み合わせを用いて形成することもできる。ゲート誘電体層１６は、これらに限定されるものではないが、酸化物、窒化物、酸窒化物、及び／又は金属シリケート及び窒化金属シリケートを含むシリケートなどの絶縁材料からなる。１つの実施形態においては、ゲート誘電体層１６は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３及びそれらの混合物などの酸化物からなることが好ましい。ゲート誘電体層１６の物理的厚さは変わり得るが、典型的には、ゲート誘電体層１６は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより典型的である。
【００３５】
ゲート誘電体層１６を形成した後、ゲート導体層１８が、例えば、物理気相堆積、ＣＶＤ、又は蒸着などの周知の堆積プロセスを用いて、ゲート誘電体層１６上に形成される。ゲート導体層１８は、これらに限定されるものではないが、シリコン、ポリシリコン、又は金属を含む任意の好適な材料を含むことができる。ゲート導体層１８は、ドープされていても、又は非ドープであってもよいポリシリコンを含むことが好ましいが、必須ではない。本発明のこの時点で堆積されたゲート導体層１８の厚さすなわち高さは、用いられる堆積プロセスに応じて変わり得る。典型的には、ゲート導体層１８は、約２０ｎｍから約１８０ｎｍまでの垂直方向厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがより典型的である。
【００３６】
ゲート誘電体層１６及びゲート導体層１８は協働してゲート・スタックを形成し、このゲート・スタックは、一般にＭＯＳゲート構造体内に含まれるような、例えばキャップ層及び／又は拡散バリア層（図示せず）のような付加的な構造体層を含むことができる。ゲート・スタックを形成した後、その上に、例えば、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、又はテトラエチルオルトシリケート・ベースの化学気相堆積（ＣＶＤ  ＴＥＯＳ）のような堆積プロセスを用いて、誘電体ハードマスク２０が堆積される。誘電体ハードマスク２０は、酸化物、窒化物、酸窒化物、又はそれらの任意の組み合わせとすることができる。誘電体ハードマスク２０は、テトラエチルオルトシリケート・ベースの化学気相堆積プロセスによって堆積された酸化シリコンを含むことが好ましい。
【００３７】
次に、リソグラフィ及びエッチングによって、ゲート誘電体層１６、ゲート導体層１８及び誘電体ハードマスク２０がパターン形成され、図２に示されるような、１つはｎ−ＦＥＴのためのものであり、１つはｐ−ＦＥＴのためのものである、２つ又はそれ以上のパターン形成されたゲート・スタックを形成する。ｎ−ＦＥＴのためのパターン形成されたゲート・スタックは、ゲート誘電体層１１６と、パターン形成された誘電体ハードマスク１２０で覆われたゲート導体すなわちゲート電極１１８とを含み、ｐ−ＦＥＴのためのパターン形成されたゲート・スタックは、ゲート誘電体層２１６と、パターン形成された誘電体ハードマスク２２０で覆われたゲート電極２１８とを含む。ｎ−ＦＥＴ及びｐ−ＦＥＴのためのパターン形成されたゲート・スタックは、同じ寸法すなわち長さを有してもよく、又はデバイスの性能を改善するために可変の寸法を有してもよい。リソグラフィ・ステップは、誘電体ハードマスク層２０の上面にフォトレジスト（図示せず）を適用することと、フォトレジストを所望の放射パターンに露光させることと、通常のレジスト現像剤を用いて露光されたフォトレジストを現像することとを含む。次いで、１つ又は複数のドライ・エッチング・ステップを用いて、フォトレジストのパターンが、誘電体ハードマスク２０、ゲート導体層１８及びゲート誘電体層１６に転写され、パターン形成されたゲート・スタックを形成する。パターン形成されたゲート・スタックを形成するのに本発明において用い得る適切なドライ・エッチング・プロセスは、これらに限定されるものではないが、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ・アブレーションを含む。次いで、エッチングが完了した後、パターン形成されたフォトレジストを除去し、パターン形成されたゲート・スタックを露出させる。
【００３８】
次に、ｐ−ＦＥＴのためのパターン形成されたゲート・スタックの上に、パターン形成されたフォトレジスト膜２２が選択的に形成される。図３に示されるように、ｎ−ＦＥＴのためのパターン形成されたゲート・スタックに対応する領域と他の必要な領域を露出させ、ｎ−ＦＥＴのためのパターン形成されたゲート・スタックから誘電体ハードマスク層１２０を選択的に除去することを可能にする。ｎ−ＦＥＴゲート・スタックから誘電体ハードマスク層１２０を選択的に除去した後、パターン形成されたフォトレジスト膜２２が除去される。
【００３９】
次に、図４に示されるように、ｎ−ＦＥＴ及びｐ−ＦＥＴのパターン形成されたゲート・スタックの露出された側壁に沿って、第１の組の側壁ゲート・スペーサ１２２及び２２２が形成され、続いて、ｎ−ＦＥＴのソース／ドレイン延長注入部１２６Ｓ、１２６Ｄ及びハロ注入部１２８Ｓ、１２８Ｄ、並びにｐ−ＦＥＴのソース／ドレイン延長注入部２２６Ｓ、２２６Ｄ及びハロ注入部２２８Ｓ、２２８Ｄが形成される。
【００４０】
延長注入部１２６Ｓ、１２６Ｄ、２２６Ｓ及び２２６Ｄは、ｎ−ＦＥＴ及びｐ−ＦＥＴのパターン形成されたゲート・スタックが注入マスクとして用いられるイオン注入ステップによって、自己整合手法で形成することができる。延長注入部１２６Ｓ、１２６Ｄ、２２６Ｓ及び２２６Ｄは、ｎ−ＦＥＴ及びｐ−ＦＥＴの主なソース／ドレイン層（後に形成される）と同じ導電型の不純物層である。従って、ソース／ドレイン層として働く延長注入部は、ここではソース／ドレイン延長注入部と呼ばれる。注入中の不純物イオンのばらつき及びその後のプロセスにおける不純物イオンの拡散のために、ソース／ドレイン延長注入部１２６Ｓ、１２６Ｄ、２２６Ｓ及び２２６Ｄは、パターン形成されたゲート・スタックの下に必要以上に延びることがある。
【００４１】
その後、パターン形成されたゲート・スタックを注入マスクとして用いて、ハロ注入ステップにより、ソース／ドレイン・ポケットすなわちハロ注入部１２８Ｓ、１２８Ｄ、２２８Ｓ及び２２８Ｄを形成することができる。ハロ注入ステップは、垂直方向に対して所定の傾斜角で行われることが好ましいが、必須ではない。最適な注入レベルを達成するために、ハロ注入種、イオン・ビームのエネルギー・レベル、及び／又はイオン・ビームの露光時間を調整することができる。
【００４２】
図５は、ＣＶＤ及びＲＩＥのような通常の周知の処理ステップにより、ｎ−ＦＥＴ及びｐ−ＦＥＴのパターン形成されたゲート・スタックの側壁に沿って、それぞれ第２の組の側壁ゲート・スペーサ１２４及び２２４を引き続き形成することを示す。側壁ゲート・スペーサ１２４及び２２４は、窒化シリコン、二酸化シリコン、又は酸窒化シリコンのような任意の絶縁材料を含むことができる。
【００４３】
次いで、図５に示されるように、パターン形成されたゲート・スタック並びに第２の組の側壁ゲート・スペーサ１２４及び２２４を注入マスクとして用いて、別のイオン注入ステップを行い、自己整合手法でｎ−ＦＥＴ及びｐ−ＦＥＴのためのソース／ドレイン領域１３０Ｓ、１３０Ｄ、２３０Ｓ及び２３０Ｄを形成することができる。続いてソース／ドレイン領域１３０Ｓ、１３０Ｄ、２３０Ｓ及び２３０Ｄをアニールし、内部に注入されたドーパント種を活性化させることができる。イオン注入及びアニール・ステップのための条件は、当業者には周知である。
【００４４】
特許文献２に記載されるように、ソース／ドレイン領域１３０Ｓ、１３０Ｄ、２３０Ｓ及び２３０Ｄは、代替的に、内部引張応力又は圧縮応力を有する埋め込まれたエピタキシャル層を含むこともできる。こうした材料層の本来の格子定数が基板のベースの格子定数とは異なる場合には、基板上への材料層のエピタキシャル成長が、こうした材料層に内因性応力を与え得ることが知られている。例えば、炭素の本来の格子定数は、シリコンのものより小さい。従って、シリコン基板上にエピタキシャル成長されたＳｉ：Ｃ層は、Ｓｉ：Ｃ結晶格子の引張歪みに起因する引張応力を含む。同様に、ゲルマニウムの本来の格子定数は、シリコンのものより大きいので、シリコン基板上にエピタキシャル成長されたＳｉＧｅ層は、ＳｉＧｅ結晶格子の圧縮歪みに起因する圧縮応力を含む。
【００４５】
特許文献２は、ｎ−ＦＥＴ又はｐ−ＦＥＴのチャネル内に引張応力又は圧縮応力をもたらすために、ｎ−ＦＥＴ又はｐ−ＦＥＴのソース／ドレイン領域において引張応力又は圧縮応力を有する埋め込まれたＳｉ：Ｃ層又はＳｉＧｅ層を使用することについて具体的に記載する。例えば、最初にｐ−ＦＥＴのソース及びドレイン領域をエッチングし、ｐ−ＦＥＴのエッチングされた領域に、高度に圧縮性の選択的なエピタキシャルＳｉＧｅ層を成長させて、隣接するｐ−ＦＥＴのチャネル領域に圧縮応力を適用する。引き続き、ｎ−ＦＥＴのソース及びドレイン領域をエッチングし、ｎ−ＦＥＴのエッチングされた領域に、高度に引張性の選択的なエピタキシャルＳｉ：Ｃ層を成長させ、隣接するｎ−ＦＥＴのチャネル領域に引張応力を適用する。
さらに、ソース及びドレイン領域１３０Ｓ、２３０Ｓ、１３０Ｄ、２３０Ｄを「隆起」手法で形成することもできる。
【００４６】
ソース／ドレイン領域１３０Ｓ、１３０Ｄ、２３０Ｓ及び２３０Ｄを形成した後、ｐ−ＦＥＴのパターン形成されたゲート・スタックから誘電体ハードマスク層２２０が除去される。このように、図６に示されるように、「凹ませられていない」ゲート電極１１８を有するｎ−ＦＥＴのゲート・スタックが形成される、すなわち、ゲート電極１１８は、ゲート側壁スペーサ１２２及び１２４と実質的に同一平面上にある上面を有する。一方で、「凹ませられた」ゲート電極２１８を有するｐ−ＦＥＴのゲート・スタックが形成される、すなわち、ゲート電極２１８は、ゲート側壁スペーサ１２２及び１２４内に凹ませられた上面を有する。
【００４７】
続いて、図６の構造体全体の上に、薄い金属層２４（例えば、約３−１５ｎｍの厚さ）が形成される。金属層２４は、シリコンと反応して金属シリサイドを形成することができる任意の金属又は金属合金を含むことができる。こうした金属又は金属合金の例は、これらに限定されるものではないが、Ｃｏ、Ｎｉ、Ｐｄ、Ｔｉ、Ｔａ、Ｗ、Ｐｔ及びそれらの合金を含む。１つの実施形態においては、Ｎｉ及びＣｏが好ましい金属である。別の実施形態においては、Ｐｄが好ましい金属である。金属層２４は、例えば、スパッタリング、化学気相堆積、蒸着、化学溶液堆積、めっき等を含む任意の従来の堆積プロセスを用いて堆積させることができる。半導体基板１２又はゲート電極１１８及び２１８がシリコンを含まない場合には、金属層２４を堆積させる前に、ｎ−ＦＥＴ及びｐ−ＦＥＴのソース／ドレイン領域及びゲート電極の上に、パターン形成されたシリコン層（図示せず）を成長させ、その後ソース／ドレイン及びゲート金属シリサイド・コンタクトを形成することができる。
【００４８】
次いで、図７に示されるように、金属層２４の上に、第１のキャッピング層２６が形成される。第１のキャッピング層２６は、ＴｉＮのような拡散バリア材料を含むことが好ましい。
【００４９】
図８に示されるように、第１のキャッピング層２６の上に第２のキャッピング層が形成され、ｎ−ＦＥＴ及びｐ−ＦＥＴの両方を覆う。第２のキャッピング層２８は、窒化シリコンのような誘電体材料を含むことが好ましいが、必須ではない。
【００５０】
次に、図９に示されるように、約５−５０秒間、高いアニール温度でアニール・ステップが行われ、ここで金属層２４内の金属は、ゲート電極１１８及び２１８における露出されたシリコン、並びに、ソース／ドレイン領域１３０Ｓ、１３０Ｄ、２３０Ｓ及び２３０Ｄにおける露出されたシリコンと反応し、ゲート及びソース／ドレイン金属シリサイド・コンタクト１３２、２３２、１３４Ｓ、１３４Ｄ、２３４Ｓ及び２３４Ｄを形成する。アニール温度は、金属層２４内に含まれる特定のタイプの金属によって、約３５０°Ｃから約５５０°Ｃまでの範囲に及ぶことができる。例えば、コバルトの場合、アニール温度は、約４５０°Ｃから約５５０°Ｃまでであることが好ましく、ニッケルの場合、アニール温度は、約３５０°Ｃから約４５０°Ｃまでであることが好ましい。アニール後、ｎ−ＦＥＴ及びｐ−ＦＥＴから、第１のキャッピング層２６及び第２のキャッピング層２８、並びに他の領域内の未反応金属を除去する。
【００５１】
典型的には、ＣｏＳｉｘ又はＮｉＳｉｘといった金属シリサイドを形成することにより、容量の減少がもたらされ、こうした金属シリサイド内に高い引張応力を引き起こす。ｎ−ＦＥＴ及びｐ−ＦＥＴの両方に金属シリサイド・コンタクトを形成するために単一のＣｏ含有金属層又はＮｉ含有金属層が用いられる場合には、引張応力が加えられたゲート金属シリサイド層が形成され、この引張応力が加えられたゲート金属シリサイド層は、側壁スペーサによって制限された場合、下にあるチャネル層に応力を伝達し、チャネル層内に反対の圧縮応力を生じさせる。
【００５２】
圧縮応力は、正孔移動度を高める（ｐ−ＦＥＴ性能の向上をもたらす）が、電子移動度を低下させる（ｎ−ＦＥＴ性能の低下をもたらす）ことが知られている。従って、図９に示されるように、単一のＣｏ含有金属層又はＮｉ含有属層が用いられる場合には、ｐ−ＦＥＴゲート金属シリサイド２３２が、ゲート側壁スペーサ２２２及び２２４により横方向に制限されることが好ましく、そのため、ｐ−ＦＥＴゲート金属シリサイド２３２は、ｐ−ＦＥＴの下にあるチャネル層に応力を効果的に伝達し、ｐ−チャネルにおける正孔移動度を向上させる反対の圧縮応力を下にあるチャネル層内にもたらすことができる。しかしながら、ｎ−ＦＥＴの場合、金属シリサイド１３２は上方に突出し、かつ、ゲート側壁スペーサ２２２及び２２４より横方向に制限されないことが好ましいので、ｎ−ＦＥＴの下にあるチャネル層内には殆ど又は全く圧縮応力が生じなかった。
【００５３】
他方、高い内部圧縮応力をもたらす容量の拡張を伴って、ＰｄＳｉｘのような特定の金属シリサイドを形成することができる。従って、ｎ−ＦＥＴ及びｐ−ＦＥＴ内に金属シリサイド・コンタクトを形成するために、異なる金属層を用いることが望ましい。例えば、ｎ−ＦＥＴのために圧縮応力が加えられたゲート金属シリサイド層を形成し、ｐ−ＦＥＴのために引張応力が加えられたゲート金属シリサイドを形成するために、パターン形成されたＰｄ含有金属層（図示せず）を形成してｎ−ＦＥＴを選択的に覆い、パターン形成されたＣｏ含有金属層又はＮｉ含有金属層（図示せず）を形成してｐ−ＦＥＴを選択的に覆うことができる。このように、ｎ−ＦＥＴ及びｐ−ＦＥＴの下にあるチャネル層内に所望の応力を効果的に生じさせるために、ゲート側壁スペーサによって、ｎ−ＦＥＴゲート金属シリサイド層及びｐ−ＦＥＴゲート金属シリサイド層の両方を横方向に制限することができる。
【００５４】
図１０は、続いて、図９の構造体全体の上に、エッチング停止／応力誘起キャップ層３０を形成することを示す。エッチング停止／応力誘起キャップ層３０は、これらに限定されるものではないが、酸化物、窒化物、酸窒化物、及び／又は金属シリケート及び窒化金属シリケートを含むシリケートなどの任意の好適な絶縁材料を含むことができる。エッチング停止／応力誘起キャップ層３０は、内因性応力が加えられ、かつ、ｎ−ＦＥＴ及びｐ−ＦＥＴのチャネル領域に所望の応力を適用するように配置され構成された、窒化シリコン又は酸窒化シリコンのような窒化物又は酸窒化物の絶縁材料を含むことが好ましい。そのようなエッチング停止／応力誘起キャップ層３０は、例えば、低圧化学気相堆積（ＬＰＣＶＤ）、プラズマ強化化学気相堆積（ＰＥ  ＣＶＤ）、又は高密度プラズマ化学気相堆積（ＨＤＰ  ＣＶＤ）、或いは誘電体堆積のために一般に用いられる任意の他のプロセスといった種々の誘電体堆積技術によって形成することができる。
【００５５】
続いて、図１０に示されるように、通常のバック・エンド・オブ・ライン処理ステップを行って、層間誘電体（ＩＬＤ）３２並びに金属コンタクト３４及び３６を備えたｎ−ＦＥＴ及びｐ−ＦＥＴの両方を含む、完成した半導体デバイスを形成することができる。ＩＬＤ３２は、誘電体酸化物材料、又は低い誘電定数の絶縁材料を含むことができる。ＩＬＤ３２並びに金属コンタクト３４及び３６の製造プロセスは、当業者には周知であり、よって、ここでは詳細に説明しない。
【００５６】
図１−図１０に示される処理ステップは、上記に与えられた説明と矛盾することなく当業者によって容易に修正することができ、そのような修正は、本発明の精神及び範囲内にあるとみなされることに留意することが重要である。
【００５７】
例えば、図１１に示されるように、好ましくはＳｉ３Ｎ４を含む第２のキャッピング層２８をパターン形成して、ｐ−ＦＥＴを選択的に覆うことができる。このように、後のアニール・ステップ中、第２のキャッピング層２８が、ｐ−ＦＥＴのゲート金属シリサイド層２３２における容量変化を選択的に制限し、これにより、ｐ−ＦＥＴゲート金属シリサイド層２３２内に内因性応力が発生する。内因性応力が加えられたｐ−ＦＥＴゲート金属シリサイド層２３２を形成した後、未反応金属、第１のキャッピング層２６及びパターン形成された第２のキャッピング層２８を除去し、図９に示されるようなデバイス構造体を形成することができ、これに続いて、上述のように通常のバック・エンド・オブ・ライン処理ステップにより、このデバイス構造体を処理することができる。
【００５８】
別の例では、金属層２４は、Ｃｏ又はＴｉなどの金属を含むことができ、この金属層２４を用いて、２段階のアニール・プロセスによってＣｏＳｉ２又はＴｉＳｉ２のような金属シリサイドを形成することができる。具体的には、金属層２４及び第１のキャッピング層２６を堆積させた後、第１のアニール・ステップを用いて、より高い抵抗率の第１のシリサイド相の金属シリサイド（例えば、ＣｏＳｉ又はＴｉＳｉ）を形成する。次に、図１２に示されるように、デバイス構造体から、第１のキャッピング層２６及び未反応金属を除去し、続いて、ｐ−ＦＥＴを選択的に覆うパターン形成された第２のキャッピング層２８を堆積させる。その後、異なるアニール温度で第２のアニール・ステップを行って、残りのポリシリコンを消費し、金属シリサイドを第１のシリサイド相からより低い抵抗率の第２のシリサイド相（例えば、ＣｏＳｉ２又はＴｉＳｉ２）に変換する。このような第２のアニール・ステップ中、パターン形成された第２のキャッピング層２８は、ｐ−ＦＥＴゲート金属シリサイド層２３２における容量変化を選択的に制限し、これにより、ｐ−ＦＥＴゲート金属シリサイド層２３２内に内因性応力が発生する。内因性応力が加えられたｐ−ＦＥＴゲート金属シリサイド層２３２を形成した後、パターン形成された第２のキャッピング層２８を除去し、図９に示されるデバイス構造体を形成することができ、これに続いて、上述のような通常のバック・エンド・オブ・ライン処理ステップによって、このデバイス構造体を処理することができる。
【００５９】
更に別の例では、図１３に示されるように、第１のアニール・ステップの後、第２のアニール・ステップの前に、内部圧縮応力を含むパターン形成された第２のキャッピング層２８Ａを提供し、ｐ−ＦＥＴを選択的に覆うことができる。第２のアニール・ステップ中、このように圧縮応力が加えられたキャッピング層２８Ａは、ｐ−ＦＥＴゲート金属シリサイド層２３２における容量変化を選択的に制限するだけではなく、層２３２に引張応力をも適用し、これによりｐ−ＦＥＴゲート金属シリサイド層２３２において形成される引張応力が著しく増大される。ｐ−ＦＥＴゲート金属シリサイド層２３２を形成した後、圧縮応力が加えられたキャッピング層２８Ａをデバイス構造体内に保持することができるので、圧縮応力が加えられたキャッピング層２８Ａは、引き続きｐ−ＦＥＴゲート金属シリサイド層２３２内に引張応力を生じさせ、ｐ−ＦＥＴの下にあるチャネル領域内に所望の圧縮応力を生じさせる。図１４に示されるように、さらに、引張応力が加えられたキャッピング層２８Ｂを、圧縮応力が加えられたキャッピング層２８Ａの横に並べて形成し、ｎ−ＦＥＴを選択的に覆うことができるのが好ましいが、必須ではない。引張応力が加えられたキャッピング層２８Ｂは、ｎ−ＦＥＴゲート金属シリサイド層１３２内に圧縮応力を生じさせ、ｎ−ＦＥＴの下にあるチャネル領域内に所望の引張応力を生じさせるように働く。
【００６０】
さらに、上述した本発明の構造体及び処理ステップは、ＦＥＴデバイスのチャネル領域における移動度を向上させ得る任意の他の周知の材料、構造体、又は処理ステップと共に容易に用いることができる。例えば、ゲート・スタック、隆起型ソース／ドレイン領域、埋め込まれたウェル領域、及び／又は、Ｓｉ：Ｃ及び／又はＳｉＧｅを含有する、埋め込まれ応力が加えられたソース／ドレイン領域の周りに形成される応力が加えられたライナを、本発明と共に用いることが可能である。これらの構造体又は特徴は、ここでは具体的に説明されないが、当業者であれば、これらを本明細書に与えられる説明と矛盾しない形で別個に又は組み合わせて、本発明に組み入れることができることに留意すべきである。
【００６１】
本発明の方法は、これらに限定されるものではないが、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、並びに集積回路、マイクロプロセッサ、及び当業者には周知であり、かつ、本発明の歪み半導体オン・インシュレータ構造体を組み込むように容易に修正することができるこうしたＣＭＯＳ構造体を含む他の電子デバイスなどの、種々の半導体デバイス構造体を製造するために広く用いることができ、よって、それらの製造に関する詳細は、ここでは提供されない。
【００６２】
本発明が、特定の実施形態、特徴及び態様に関してここに説明されたが、本発明は、これらに制限されるものではなく、寧ろ、他の修正、変形、用途及び実施形態への使用にも適用され、従って、こうした他の修正、変形、用途及び実施形態の全てを、本発明の精神及び範囲内にあるとみなすべきであることが理解されるであろう。
【図面の簡単な説明】
【００６３】
【図１】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図２】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図３】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図４】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図５】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図６】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図７】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図８】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図９】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図１０】本発明の１つの実施形態による、引張応力が加えられた「凹ませられた」ゲート金属シリサイド層を有するｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有するｎＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図１１】本発明の１つの実施形態による、図１０の半導体デバイス構造体を形成するための代替的な処理ステップを示す。
【図１２】本発明の１つの実施形態による、図１０の半導体デバイス構造体を形成するための更に別の代替的な処理ステップを示す。
【図１３】本発明の１つの実施形態による、「凹ませられた」ゲート金属シリサイド層を有し、かつ、圧縮応力が加えられたキャッピング層で覆われたｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有し、かつ、引張応力が加えられたキャッピング層で覆われたｎ−ＦＥＴとを含む例示的な半導体デバイス構造体を形成するための処理ステップを示す。
【図１４】本発明の１つの実施形態による、「凹ませられた」ゲート金属シリサイド層を有し、かつ、圧縮応力が加えられたキャッピング層で覆われたｐ−ＦＥＴと、「凹ませられていない」ゲート金属シリサイド層を有し、かつ、引張応力が加えられたキャッピング層で覆われたｎ−ＦＥＴとを含む例示的な半導体デバイス構造体を形成する処理ステップを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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