(57)【要約】シミュレーションベースのフィードバックを用いるディジタルスイッチングアンプの性能改善のシステム及び方法。ある実施例において、ディジタルパルス幅変調器（ＰＷＭ）アンプは、入力音声信号を受信して処理するように構成される信号処理プラントを含んでいる。アンプはプラントによる音声信号処理をモデル化するように構成されるシミュレータも含んでいる。プラントとシミュレータの出力は減算器に提供され、その出力はフィードバックとして入力音声信号へ加えられる。プラントは変調器及びパワースイッチ、ノイズシェーパ、又はその他の型のプラントから成る。アナログ−ディジタル変調器（ＡＤＣ）は、減算器への入力用に、出力音声信号をディジタル信号に変換するために提供される。フィルタリングはＡＤＣの前又は後ろに実装され、ＡＤＣがオーバサンプリングＡＤＣである場合、デシメータがＡＤＣの後に配置される。【選択図】図３
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【特許請求の範囲】
【請求項１】
ディジタルパルス幅変調（ＰＷＭ）アンプに実装され、入力音声信号を受信し当該入力音声信号から出力信号を生成するように構成されるプラントと；
前記プラントの動作をモデル化するために構成され、前記入力音声信号を受信し当該入力音声信号からシミュレータ出力信号を生成するように構成されるシミュレータと；
前記出力音声信号と前記シミュレータ出力信号の表現を受信して、補正信号を生成するように構成される減算器と、前記入力音声信号が前記補正信号に基づいて変調されることを特徴とするシステム。
【請求項２】
請求項１に記載のシステムにおいて、前記プラントがパルス幅変調器と１又はそれ以上のパワースイッチとを具え、当該パワースイッチが前記変調器の変調出力を受信し、前記出力音声信号を生成するように構成されることを特徴とするシステム。
【請求項３】
請求項２に記載のシステムにおいて、前記出力音声信号がアナログ出力信号を含み、前記システムが前記アナログ出力信号をディジタル化するように構成されたアナログ−ディジタルコンバータ（ＡＤＣ）を更に具え、前記減算器によって受信される前記出力音声信号の表現がディジタルであることを特徴とするシステム。
【請求項４】
請求項３に記載のシステムにおいて、前記パワースイッチから受信する前記アナログ出力信号をフィルタし、このフィルタされたアナログ出力信号を前記ＡＤＣへ提供するように構成されるローパスフィルタを更に具えることを特徴とするシステム。
【請求項５】
請求項３に記載のシステムにおいて、前記ＡＤＣがオーバサンプリングＡＤＣを具え、前記システムが前記ＡＤＣから受信される前記ディジタル化された出力音声信号をデシメートし、このデシメートされたディジタル化出力音声信号を前記減算器に提供するように構成されるデシメータを更に具えることを特徴とするシステム。
【請求項６】
請求項１に記載のシステムにおいて、前記プラントが、ノイズシェーパを具えることを特徴とするシステム。
【請求項７】
請求項１に記載のシステムにおいて、前記シミュレータが、前記プラントの線形特性をモデル化するように構成されることを特徴とするシステム。
【請求項８】
請求項１に記載のシステムにおいて、前記シミュレータが、前記プラントの非線形特性をモデル化するように構成されることを特徴とするシステム。
【請求項９】
請求項１に記載のシステムにおいて、前記シミュレータが、前記プラントの入力から前記減算器の入力までの計測経路の成分によって、前記出力音声信号に導入される遅延をモデル化するように構成されることを特徴とするシステム。
【請求項１０】
請求項３に記載のシステムにおいて、前記減算器から前記パルス幅変調器の入力までの信号経路内に低遅延補正ユニットを更に具え、当該補正ユニットが動作周波数範囲にわたり、前記パルス幅変調器の非線形効果の一部を実質的に補正するように構成されることを特徴とするシステム。
【請求項１１】
請求項１０に記載のシステムにおいて、前記低遅延補正器によって補償されない前記パルス幅変調器の非線形効果を実質的に補正するために、前記入力音声信号を変調するように構成される予歪ユニットを更に具えることを特徴とするシステム。
【請求項１２】
請求項１１に記載のシステムにおいて、前記予歪ユニットが、前記補正信号の低周波成分を受信し、前記補正信号の前記低周波成分に基づいて前記入力音声信号を変調するように構成されることを特徴とするシステム。
【請求項１３】
請求項３に記載のシステムにおいて、前記ＡＤＣが、前記パワースイッチのスイッチレートについて前記アナログ出力信号をオーバサンプリングするように構成され、前記システムが得られたオーパサンプリング信号をデシメートするように構成されたデシメータを具えることを特徴とするシステム。
【請求項１４】
請求項１３に記載のシステムにおいて、前記デシメータが、最小位相伝達関数を有するデシメーションフィルタを具えることを特徴とする方法。
【請求項１５】
請求項１３に記載のシステムにおいて、前記シミュレータが前記ＡＤＣのサンプリングレートと等しいレートで動作するように構成され、減算器が前記ＡＤＣの前記オーバサンプリング信号から前記シミュレータの出力を減算するように構成され、前記デシメータが前記減算器の出力をデシメートするように構成されることを特徴とするシステム。
【請求項１６】
請求項３に記載のシステムにおいて、スタートアップ時に、前記パワースイッチ出力から前記ＡＤＣの入力までの信号経路に特性を与え、当該特性に依存して：（ｉｉ）前記シミュレータ；（ｉｉ）前記ＡＤＣから前記減算器までの前記信号経路；のうちの少なくとも１つを構成する較正ユニットを更に具えることを特徴とするシステム。
【請求項１７】
請求項３に記載のシステムにおいて、前記パワースイッチ出力から前記ＡＤＣの入力までの信号経路に連続的な特性を与え、当該特性に応じて：（ｉｉ）前記シミュレータ；（ｉｉ）前記ＡＤＣから前記減算器までの前記信号経路；のうちの少なくとも１つの動作を決定するパラメータを適用する較正ユニットを更に具えることを特徴とするシステム。
【請求項１８】
請求項３に記載のシステムにおいて、電源電圧推定値（ＰＳｅ）を生成するように構成される電源電圧推定ユニットを更に具え、前記シミュレータ出力信号が、ＰＳｅに依存して変調されることを特徴とするシステム。
【請求項１９】
前記補正信号と前記入力音声信号が、１／ＰＳｅによって評価されることを特徴とする請求項１８に記載のシステム。
【請求項２０】
請求項３に記載のシステムにおいて、当該システムが電源推定値（ＰＳｅ）を生成するように構成された電源電圧推定ユニットを更に具え、前記プラントの出力から前記減算器の入力までの経路が、１／ＰＳｅで評価されることを特徴とするシステム。
【請求項２１】
請求項３に記載のシステムにおいて、当該システムが、パルス幅変調参照信号を受信し、参照出力信号を生成するように構成される１又はそれ以上の低レベルスイッチを更に具え、前記ＡＤＣに対する入力が、前記出力音声信号と前記参照出力信号との間の差に依存して形成されることを特徴とするシステム。
【請求項２２】
請求項２１に記載のシステムにおいて、請求項３に記載のパルス幅変調器が第１のパルス幅変調器を具えるとともに、更に、参照入力信号を受信し、前記パルス幅変調参照出力信号を生成するように構成される第２の、参照パルス幅変調器を更に具えることを特徴とするシステム。
【請求項２３】
請求項２２に記載のシステムにおいて、前記参照入力信号と実質的に同一の信号を受信するように構成される第２の、参照シミュレータを具えることを特徴とするシステム。
【請求項２４】
請求項２２に記載のシステムにおいて、前記入力音声信号と前記参照入力信号をモニタし、第１の調整信号と参照調整信号を生成するように構成されるクリッププロセッサを更に具え、前記第１の調整信号が前記第１の入力音声信号に加算され、前記参照調整信号が前記参照入力音声信号に加算されることを特徴とするシステム。
【請求項２５】
請求項３に記載のシステムにおいて、ノイズシェーパを更に具え、当該ノイズシェーパの出力が前記プラントに対する前記入力音声信号として提供されることを特徴とするシステム。
【請求項２６】
請求項３に記載のシステムにおいて、前記シミュレータが前記パワースイッチの不完全性をモデル化するように設計されることを特徴とするシステム。
【請求項２７】
請求項３に記載のシステムにおいて、前記シミュレータが、非線形関数生成器に接続され、前記非線形関数生成器からの入力信号の演算上の電力を受信するように構成される入力を有するＦＩＲ（有限インパルス応答）フィルタを具えることを特徴とするシステム。
【請求項２８】
請求項２７に記載のシステムにおいて、前記非線形関数生成器が入力信号の演算上の電力を生成することを特徴とするシステム。
【請求項２９】
請求項３に記載のシステムにおいて、前記減算器から前記パルス幅変調器の入力までの信号経路内にフィルタを具え、当該フィルタが実質的に最小位相であり、動作周波数範囲より上の周波数で振幅応答を生ずることを特徴とするシステム。
【請求項３０】
請求項２９に記載のシステムにおいて、前記非線形補正ユニットの微小信号伝達関数が最小位相であることを特徴とするシステム。
【請求項３１】
請求項３に記載のシステムにおいて、当該システムが前記ＡＤＣから受信される前記ディジタル化された出力音声信号をフィルタし、前記フィルタした前記ディジタル化出力音声信号を前記減算器に提供するように構成されるフィルタを更に具えることを特徴とするシステム。
【請求項３２】
請求項３１に記載のシステムにおいて、前記フィルタが、前記パワースイッチから前記ＡＤＣまでの信号経路の伝達関数内に、極を実質的に打ち消す伝達関数の零点を有することを特徴とするシステム。
【請求項３３】
請求項３１に記載のシステムにおいて、前記フィルタがＦＩＲ（有限インパルス応答）フィルタを含むことを特徴とするシステム。
【請求項３４】
ディジタルパルス幅変調（ＰＷＭ）アンプのプラントにより生成される出力音声信号を補正する方法であって、当該方法が：
第１の入力信号を受信するステップと；
前記第１の入力信号からプラント入力信号とシミュレーション入力信号とを導くステップと；
前記プラント入力信号を前記プラントの入力へ適用するステップと；
前記プラントの出力からプラントフィードバック信号を導くステップと；
前記シミュレーション入力信号に依存して前記プラントの動作をシミュレーションすることにより、シミュレーション信号を生成するステップと；
前記プラントフィードバック信号から前記シミュレーション信号を減算することによって差分信号を生成するステップと；
前記差分信号に依存して前記入力信号を変調するステップと；
を具えることを特徴とする方法。
【請求項３５】
請求項３４に記載の方法において、前記プラントがパルス幅変調器及びパワースイッチを具え、前記プラントが前記プラント入力信号に応じてパルス幅変調（ＰＷＭ）信号を生成し、前記パワースイッチを制御してアナログ出力音声信号を生成することを特徴とする方法。
【請求項３６】
請求項３５に記載の方法において、前記アナログ出力音声信号をディジタル出力音声信号に変換するステップを更に具えることを特徴とする方法。
【請求項３７】
請求項３６に記載の方法において、前記アナログ出力音声信号を前記ディジタル出力音声信号に変換するステップの前に、前記パワースイッチにより生成される前記アナログ出力音声信号をローパスフィルタするステップを更に具えることを特徴とする方法。
【請求項３８】
請求項３６に記載の方法において、前記アナログ出力音声信号を前記ディジタル出力音声信号に変換するステップの後に、前記ディジタル化された出力音声信号のフィルタリングを実行するステップを更に具えることを特徴とする方法。
【請求項３９】
請求項３８に記載の方法において、前記アナログ出力音声信号を前記ディジタル出力音声信号に変換するステップの後に、前記ディジタル化された出力音声信号の有限インパルス応答（ＦＩＲ）フィルタリングを実行するステップを更に具えることを特徴とする方法。
【請求項４０】
請求項３６に記載の方法において、前記アナログ出力音声信号を前記ディジタル出力音声信号に変換するステップが、前記アナログ出力音声信号をオーバサンプリングするステップを具え、前記方法が前記ディジタル化された出力音声信号をデシメートするステップを更に具えることを特徴とする方法。
【請求項４１】
請求項３４に記載の方法において、前記プラントがノイズシェーパを具え、前記プラントが前記入力音声信号を量子化し、ノイズシェープするように構成されることを特徴とする方法。
【請求項４２】
請求項３４に記載の方法において、前記シミュレータが、前記シミュレーション入力信号に実質的な線形処理を行うことを特徴とする方法。
【請求項４３】
請求項３４に記載の方法において、前記シミュレータが、前記シミュレーション入力信号に非線形処理を行うことを特徴とする方法。
【請求項４４】
請求項３４に記載の方法において、前記シミュレータが、前記プラントの入力から前記減算器の入力までの計測経路における成分によって引き起こされる遅延に応じた遅延を導入することを特徴とする方法。
【請求項４５】
最大動作周波数までノイズと歪みを低減させたを含む出力を提供するアンプであって、当該アンプが：
第１のサンプリング周波数での出力を生成するディジタル変調器と；
出力を生成する電力デバイスと；
前記電力デバイスの出力に依存する入力を受信するＡＤＣと；
前記ＡＤＣの出力に依存して供給される低遅延フィルタとを具え、
前記低遅延フィルタの出力によって前記ディジタル変調器への入力が導かれ、
前記低遅延フィルタは前記第１のサンプリング周波数より高い第２の周波数で動作し、
前記低遅延フィルタのインパルス応答は非対称であり、
前記低遅延フィルタは、臨界周波数範囲の減衰を与え、各々の臨界周波数範囲が前記第１のサンプリング周波数の高調波上に集中し、最大動作周波数の２倍に等しい幅になることを特徴とするアンプ。
【請求項４６】
請求項４５に記載のアンプにおいて、前記低遅延フィルタの応答が、実質的に最小位相であることを特徴とするアンプ。
【請求項４７】
請求項４５に記載のアンプにおいて、各々の臨界周波数範囲の減衰が、前記低遅延フィルタの出力が前記第１のサンプリング周波数で再サンプリングされる場合に受けるエイリアスプロダクトが前記アンプの出力に有意なノイズと歪みを与えないことを保証するのに十分であることを特徴とするアンプ。
【請求項４８】
請求項４５に記載のアンプにおいて、前記低遅延フィルタの応答が、前記低遅延フィルタの出力が前記第１のサンプリング周波数で再サンプリングされる場合、前記最大動作周波数範囲上のエイリアスプロダクトが前記アンプの性能を減ずるのに十分なエネルギを含まないという制約を受ける臨界周波数範囲外に生ずることを特徴とするアンプ。
【請求項４９】
請求項４７又は４８に記載のアンプにおいて、各々の臨界周波数範囲の前記減衰が、少なくとも約１００ｄＢであることを特徴とするアンプ。
【請求項５０】
請求項４５に記載のアンプにおいて、前記低遅延フィルタが複素ｚ平面に伝達関数の零点を有し、群を形成し、各群が前記第１のサンプリング周波数又はその高調波の１つに対応する位置の近くに密集する別個の零点を含むことを特徴とする方法。
【請求項５１】
請求項４５に記載のアンプにおいて、前記低遅延フィルタの出力に依存して与えられるデシメータを更に具え、前記ディジタル変調器の入力が前記デシメータの出力に依存して変調されることを特徴とするアンプ。
【請求項５２】
非線形効果を生成するディジタル変調器と；
出力を生成する電力デバイスと；
前記電力デバイスの出力に依存する入力を受けるＡＤＣと；
低遅延フィルタ（ＬＤＣ）とを具え、
前記ディジタル変調器への入力は前記ＬＤＣの出力によって導かれ、
前記ＡＤＣへの入力が前記ＡＤＣの出力並びにディジタル入力音声信号に依存して導かれ、
前記ＬＤＣは、低遅延の要求を条件として、動作周波数範囲にわたり、前記パルス幅変調器の非線形効果の一部を実質的に補正するように構成されることを特徴とするアンプ。
【請求項５３】
前記ＬＤＣの微小信号伝達関数が、最小位相であることを特徴とする請求項５２に記載のアンプ。
【請求項５４】
動作周波数範囲にわたり、前記ＬＤＣにより補償されない前記ディジタル変調器の前記非線形効果を実質的に補正するために、前記ディジタル音声入力信号を変調するように構成される予歪ユニットを更に具えることを特徴とする請求項５２に記載のアンプ。
【請求項５５】
入力と出力を有する低遅延補正器（ＬＤＣ）ユニットであって：
入力信号ｙを受信し、出力を生成するフィルタ多項式関数生成器Ｐと；
Ｐの出力に依存して与えられるフィルタＦとを具え、
前記信号ｙは前記ＬＤＣへの入力とＦの出力とによって導かれ、前記ＬＤＣの出力が前記信号ｙと前記Ｐの出力とによって導かれることを特徴とする低遅延補正器（ＬＤＣ）ユニット。
【請求項５６】
前記フィルタＦがＦＩＲフィルタであることを特徴とする、請求項５５に記載の低遅延補正器（ＬＤＣ）ユニット。
【請求項５７】
前記フィルタＦが、ｚ変換応答が（５．ｚ−１−４．ｚ−２＋ｚ−３）／２であることを特徴とする請求項５５に記載の低遅延補正器（ＬＤＣ）ユニット。
【請求項５８】
Ｐが立方多項式を満たすことを特徴とする、請求項５５に記載の低遅延補正器（ＬＤＣ）ユニット。
【請求項５９】
前記ＬＤＣの出力がｙとＰとの間の差として導かれることを特徴とする、請求項５５に記載の低遅延補正器（ＬＤＣ）ユニット。
【請求項６０】
低レベルＰＷＭ波形を提供するパルス幅変調器と；
入力を有し、パワースイッチ出力を生成するパワースイッチと；
デシメータへと続く、オーバサンプリングＡＤＣと具え、
前記ＡＤＣは、前記低レベルＰＷＭ波形から導かれる信号とパワースイッチ出力から導かれる信号との間の差に応答し、前記パワースイッチの入力が前記デシメータの出力に応答することを特徴とするスイッチングアンプ。
【請求項６１】
低レベルＰＷＭ波形を提供するパルス幅変調器と；
パワースイッチ出力を生成するパワースイッチと；
前記低レベルＰＷＭ波形から導かれる信号とパワースイッチ出力から導かれる信号との間の差に応答するＡＤＣと；
入力が前記ＡＤＣの出力に（間接的に）接続され、応答が動作周波数範囲上に生じるシェーピングフィルタ［Ｈ］とを具え、
前記パワースイッチの入力は前記シェーピングフィルタの出力に応答することを特徴とするスイッチングアンプ。
【請求項６２】
低レベルＰＷＭ波形を提供するパルス幅変調器と；
パワースイッチ出力を生成するパワースイッチと；
前記低レベルＰＷＭ波形から導かれる信号とパワースイッチ出力から導かれる信号との間の差に応答するＡＤＣと；
入力が前記ＡＤＣの出力に応答し、動作周波数範囲にわたりパルス幅変調器の非線形動作に対して近似的な又は実質的な補正を提供する低遅延補正器とを具え、
前記パワースイッチの入力は、前記低遅延補正器の出力に応答することを特徴とするスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的にはディジタル増幅器に関し、特に、フィードバックによってディジタルスイッチングパワーアンプにおける性能改善のためのシステムと方法に関する。
【背景技術】
【０００２】
パルス幅変調（ＰＷＭ）を用いる実用的なオーディオパワーアンプは、１９６０年代半ばから知られている。その年代のアンプにおいて、パルス列は、入力オーディオ信号と５０ｋＨｚ乃至２００ｋＨｚの範囲の周波数を有する参照波形、一般的には三角波又は鋸波とを比較することによって生成された。前記比較は、マーク対スペース比が音声と同調して変化しながら、参照波形として同一周波数を有する２レベルの矩形波を与えた。矩形波は所望の電力レベルに増幅され、次いで矩形派の高周波成分のほとんどを序供するために受動ローパスフィルタをかけられ、スピーカのような負荷を駆動するために、音声に従う平均レベルを残した。
【０００３】
このようなアンプを「開ループ」で作動させる、すなわちフィードバックがない場合に最良の性能を得ることは可能ではあるが、アンプの性能は出力段及び電力供給の質に非常に依存しているので、それは費用のかかる解決策である。これらの依存性を軽減するために、１９７０年代及びそれ以降のトレンドが、フィードバックを組み込むことである。音声を三角波と比較するアンプ内にフィードバックを組み込むある単純な方法は、固定された三角波を、アンプのパワースイッチの出力に現れる実質上の矩形波を積分することにより得られる鋸波で置き換えることである。これがフィードバックを提供する効果的な手段であることが分析によって示されている。さらに、フィードバックがＰＷＭ自体にしっかりと統合されるので、フィードバックに典型的に関連する安定性の問題は生じない。
【０００４】
上述したアンプは大衆紙において時に「ディジタル」と呼ばれているが、我々はアナログとして述べるものとする。なぜならば、矩形波のエッジタイミングは音声に同調して連続的に変化するからである。我々はエッジタイミングが量子化されるアンプのために「ディジタル」という単語を指定するものとし、エッジタイミングはディジタル的に表現することができ、エッジは水晶発振器のような高精度、高周波数クロックによって生成されるパルスを計数することにより、生成することができる。この原理はＳａｎｄｌｅｒによって提唱され［６］、ギガヘルツ領域内のクロック周波数に対する明白な要求が、オーバサンプリング及びノイズシェーピングの使用によって回避できることも実現した。この原理を用いたいくつかの商用製品が現在利用可能である（例えば、［３］参照）。
【０００５】
前記ディジタルの原理がＰＷＭ波形の生成に精度を持たせるが、典型的にはＭＯＳＦＥＴ（酸化金属シリコン電界効果トランジスタ）パワースイッチにより完成したパワーアンプは、本質的にアナログプロセスのままであり、それ自体、実在成分の振る舞いに対して脆弱である。「むだ時間の信号歪み」と呼ばれるスイッチングに関する歪みがあり、元のアナログＰＷＭアンプと同様に電源に対する依存がある。フィードバック又はその他の保障がなければ、出力段のゲインは、供給電圧に正比例するであろう。これは廉価な非調整電源の使用を妨げ、システムを相対的な低性能に追い込んでいる。
【０００６】
ディジタルＰＷＭアンプの出力段にフィードバックを適用するための試みが、先行技術においてなされている。そのような試みの１つが、ＰＥＤＥＣ（ＰＣＴ／ＤＫ９８／００１３３）の原理に包含されており、比較的低レベルで動作する変調器がＰＷＭ波形を生成し、波形をパワースイッチに通す前に補正ユニットが波形のエッジを時間変更している。補正ユニットはエラー処理ユニットから制御信号を受信し、元の低レベルのＰＷＭ波形をパワースイッチの出力と比較する。パワースイッチに対する入力は、このように出力によって変調され、フィードバックループを生成している。
【０００７】
ＰＥＤＥＣの原理はディジタル又はアナログＰＷＭアンプに適用することができる。しかしながら、フィードバックはアナログであり、出力段に限られている  ―  出力の質は低レベルのＰＷＭ波形の質（ジッタ特性を含む）によって必ず決められる。
【０００８】
先行技術の別のフィードバックの例は、米国特許第６，３７３，３３４号「Ｒｅａｌ  Ｔｉｍｅ  Ｃｏｒｒｅｃｔｉｏｎ  ｏｆ  ａ  Ｄｉｇｉｔａｌ  ＰＷＭ  Ａｍｐｌｉｆｉｅｒ」でＭｅｌａｎｓｏｎによる公開である。再び、フィードバックは、低レベル方形波とパワースイッチの出力と比較することにより得られる。しかしながら、この案においては、補正がＰＷＭ変調器へフィードバックされないので、ＰＥＤＥＣの案のように元のものと時間変更したものという、２つのＰＷＭ波形が存在しない。米国特許６，３７３，３３４号は、特定のタイプのＰＷＭ変調器にしっかりと統合されたフィードバックについて述べている。当該特許は、最終出力の質が低レベルＰＷＭ変調器の質によって制限されるという特性をＰＥＤＥＣにあやかっている。
【０００９】
アナログ（非ＰＷＭ）アンプにおいて、最終出力から入力の近傍点までの少なくともいくつかのフィードバックをとることは通例である。これがディジタルＰＷＭアンプで難しい実質的な理由はループ遅延である。特に出力がアナログで、入力と初期の処理がディジタルの場合、ＡＤＣ（アナログ−ディジタルコンバータ）が、フィードバック経路に要求される。位相によっては、最終出力の質が直接的にＡＤＣの質に正比例する。しかし、現在利用可能な、十分な質のオーディオＡＤＣは、０乃至２０ｋＨｚの音声範囲にわたる有意なフィードバックを提供するループの介在のために完全に過剰な遅延を有している。
【００１０】
ＡＤＣ遅延が最小化された場合でさえ、実質的な安定性の問題は残っている。フィードバックループを安定化させることについての多数の文献があり、ボーデプロット、リード／遅延補償、入れ子型フィードバックループを用いている。その技術のほとんどが、定数ゲインを有する線形システムに適用され、十分な「ゲインマージン」又は「位相マージン」を許容する場合を除けば、非線形性やゲイン変化の扱い方についての、手本はほとんどない。
【００１１】
残念なことに、例えば１０μｓの遅延を含み、非線形性及びゲイン変化に対しロバストであるのに十分な「ゲインマージン」及び「位相マージン」を有するループは、２０ｋＨｚでは有意なフィードバック度を提供しそうもない。「入れ子型フィードバック」は、一見したところでは、安定性を有する多量のフィードバックを提供できると思われる。しかし、試験上は、安定性は「条件付き」であることが分かっており、そのことはゲイン変化を受けやすいことを示し、フォワード経路のゲインの減少によってさえ、共振が発生しうる。従って、この技術は、非調整電源で作動することを要求されるＰＷＭアンプでの使用に対し全く適さないであろう。
【００１２】
小さめの明白な問題は、パルス幅変調処理によって導入される本来の非線形性である。これは、一般的には高いオーディオ周波数での調和歪みを導くわずかな効果であると考えられている（例えば、全幅５ｋＨｚの基本周波数上の−７０ｄＢの第三高調波[３］）。しかしながら、フィードバックループの設計は、周波数をうまくフィードバックにより効果的に制御される帯域外であると見なすものを要求する。３８４ｋＨｚのサンプリング及びスイッチング周波数でのディジタルＰＷＭアンプの場合において、１９２ｋＨｚのナイキスト周波数までの周波数が理想的に考えられるべきである。１９２ｋＨｚでは、マーク対スペース比として１００％での従来のＰＷＭ変調器のフォワードゲインはその全範囲で変化する。８０ｋＨｚでさえ、フォワードゲインは２０％で変調する。制御されることを所望される範囲の頂部上の２つのオクターブのみであるスペクトル部分のこのような変調は、安定化した電源で常に用いられるアンプに対してさえ、どの条件付安定フィードバックがどれほど「アグレッシブ」であるかを制限する。
【００１３】
いくつかの補正方法がＰＷＭ非線形性について知られている。［３］に示したように、あるストレートフォワードな方法は、音声帯域内にほぼ完全な非線形効果の打ち消しを果たす。しかしながら、フィードバック安定性がＰＷＭ非線形性を補正することによって改善されることが望まれる場合は、補正器はフィードバックループの内側に配置されなければならない。［３］の補正器が１サンプルの遅延（例えば、２．６μｓ）を有しているので、安定性の問題は既に悪くなっている。さらに、補正は音声帯域内でほぼ完全であるが、ナイキスト周波数近くでは一定した性能をなお提供しない。１００％のゲイン変調を保障することは不可能だからである。
【００１４】
上述した困難性のゆえに、フォワードゲインのループ遅延、フィードバックを非線形性及び変化の問題を直接的に扱うディジタルＰＷＭアンプに適用するためのロバストな方法のニーズがある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本開示はフィードバックによってディジタルスイッチングパワーアンプの性能改善用のシステムと方法に割り当てられる。本発明の様々な実施例においては、ディジタルパルス幅変調（ＰＷＭ）アンプ内の信号処理プラントによって行われる処理がシミュレートされ、シミュレーションがプラント周りのフィードバック用の土台として用いられている。
【００１６】
例示的な実施例において、ディジタルパルス幅変調（ＰＷＭ）アンプは、信号処理プラントを含んでいる。入力音声信号を受信して処理するのに構成される信号処理プラントを含んでいる。アンプはプラントによる音声信号処理のモデルにすべく構成されるシミュレータを含んでいる。プラントとシミュレータの出力は減算器に供給され、その出力はフィードバックとして入力音声信号へ加算される。様々な実施例において、プラントは変調器、パワースイッチ、ノイズシェーパ、又は、その他のタイプのプラントからなる。プラントの入力がディジタルであり、出力がアナログである場合、アナログ−ディジタルコンバータ（ＡＤＣ）を提供し、出力音声信号を減算器への入力用のディジタル信号に変換することができる。フィルタリングはＡＤＣの前又は後に実装することができ、オーバサンプリングＡＤＣである場合には、デシメータをＡＤＣの後に配置することができる。シミュレータは音声信号上で線形又は非線形処理を行うことができ、または、プラントをシミュレートするのに必要な場合、遅延を信号内に導入することができる。
【００１７】
ある実施例において、ディジタルパルス幅変調器及び出力を与えるパワースイッチで使用するスイッチングアンプは、変調器の、及び／又は、パワースイッチの動作をモデル化するシミュレータを用いて、及び、シミュレータの出力とパワースイッチの出力の間の差に依存して誤差信号を導く減算器を用いて提供される。パルス幅変調器に対する入力は、誤差信号に依存して導かれるフィードバック信号によって修飾される。
【００１８】
一実施例において、シミュレータはディジタルであり、変調器によって導かれる非線形性をモデル化している。
【００１９】
一実施例において、シミュレータはパルス幅変調器若しくはパワースイッチとそのドライバによって、又は、減算器の前にパワースイッチの出力を処理するのに用いられるＡＤＣ又はその他の回路によって導入されるいかなる遅延もモデル化するであろう。
【００２０】
一実施例において、前記遅延のうちのいくつかを補償する進相器を提供するために、誤差信号は、フィルタ応答が動作周波数範囲より上に生じる実質的な最小位相フィルタによって、フィルタされている。
【００２１】
一実施例において、アンプは誤差信号を最小化するように作用する較正及び調節ユニットを含んでいる。好ましくは、減算器に対する２入力間のゲインの差が補償され、これは、典型的にはシミュレータの、又は、フィードバック経路のゲインを調節することによってなされる。いくつかの実施例においては、２経路間の遅延の差もモニタされ補償されるであろう。一般的には較正ユニットは誤差信号を受信し、誤差信号とフィードバックループに対する入力間のいかなる相関も検知し、その相関を減ずる調節を要求する。
【００２２】
一実施例において、フィードバックループは、動作周波数範囲にわたりパルス幅変調器の非線形性を実質的に補正する補正器を含んでいる。一般的には低遅延補正器は、最小位相である微小信号伝達関数を有している。好ましくは、アンプは、メインのフィードバックループの前に、低遅延補正器によって較正されていなかったパルス幅変調器の非線形効果を実質的に較正する予歪ユニットを含んでいる。いくつかの実施例においては、予歪ユニットへの入力は、フィードバック信号の低周波数要素によって修飾される。
【００２３】
別の実施例においては、スイッチングアンプは、低レベルＰＷＭ波形由来の信号と、信号がパワースイッチの出力由来の信号との間の差に反応するＡＤＣを含むフィードバック経路を用いて提供される。一般的には、ＡＤＣはオーバサンプリング型であり、アナログローパスフィルタが先行し、デシメータが後に続いている。一般的にフィードバック経路は、動作周波数範囲内でフィードバックループ内の遅延を較正するために、フィルタ応答が動作周波数範囲より上に生じるディジタルシェーピングフィルタを含んでいる。一般的には、フィードバックループは、動作周波数範囲にわたり、パルス幅変調器の非線形動作用の近似的な又は実質的な補正器を提供する低遅延補正器も含んでいる。
【００２４】
別の実施例においては、スイッチングアンプはデシメートされた出力を生成するデシメーションフィルタ及びデシメータが後に続くオーバサンプリングＡＤＣを具えるフィードバック経路を用いて提供される。デシメーションフィルタは実質的に最小位相であり、デシメートされた出力のナイキスト周波数上の各周波数で、その周波数のエイリアシングされた影像を受信可能なレベルに減ずるのに要求される最小減衰を実質的に提供するために調整される振幅応答を有している。一般的にはデジメータフィルタはいくつかのゼロがデシメートされた出力のサンプリング周波数又はその高調波で最大減衰を提供するように構成されないＦＩＲフィルタである。
【００２５】
多数のその他の実施例もまた可能である。
【課題を解決するための手段】
【００２６】
本発明の１又はそれ以上の実施例を以下に述べる。以下に述べるこれら及びそれ以外の実施例は例示的であり、限定することよりもむしろ本発明の例証になることを意図している。
【００２７】
ここに述べたように、本発明の様々な実施例はシミュレーションベースのフィードバックによってディジタルスイッチングパワーアンプの性能改良のためのシステム及び方法のためのシステム及び方法を具えている。
【００２８】
一実施例において、ディジタルパルス幅変調（ＰＷＭ）アンプは入力音声信号を受信し処理するのに較正される信号処理プラントを含んでいる。アンプはプラントによる音声信号処理をモデル化するように構成されるシミュレータも含んでいる。プラントとシミュレータの出力は減算器に提供され、その出力信号は次いでフィードバックとして入力音声信号に加えられる。様々な実施例において、プラントは変調器及びパワースイッチ、ノイズシェーパ、又はプラントのそれ以外の種類からなる。プラントの入力がディジタルであり、出力がアナログの場合、アナログ−ディジタルコンバータ（ＡＤＣ）は出力音声信号を減算器への入力用ディジタル信号に変換するために提供することができる。フィルタリングはＡＤＣの前又は後に実装することができ、オーバサンプリングＡＤＣの場合、デシメータをＡＤＣの後に配置することができる。シミュレータは音声信号に線形又は非線形処理を行うことができ、又は、プラントをシミュレートするのに必要となる場合に、遅延を信号に導入することができる。
【００２９】
図１はパルス幅変調に使用する典型的な従来技術のディジタルパワーアンプを示しており、［３］により完全に述べられている。図１において、ハルス幅変調器は様々なマーク対スペース比の方形波を供給し、代替的に様々な幅のパルス列として記載されている。「対称型のクラスＡＤ変調」として知られるように、示した場合において、パルスの上昇及び下降エッジは図１における矢印で示されるように、変調器への入力に応じて逆方向に動作する。変調パルス列は駆動段階（図示せず）へ、次いで、パワースイッチ、一般的にはＭＯＳＦＥＴへ送られる。典型的な実装においては、２つのＭＯＳＦＥＴが、逆位相で駆動され、それらの接合は、母線＋Ｖｃｃ及び−Ｖｃｃへ交替で結合され、このようにしてマーク対スペース比が信号によって変調される高レベルなＰＷＭ波形を伝えている。
【００３０】
ＬＣフィルタは効率上の理由のために、最終出力から方形波を除去するために提供される。次いで、フィルタされたアナログ出力が変調器の入力のすぐ後に続き、スピーカのような負荷を駆動させるのに用いることができる。
【００３１】
図１のトポロジのいくつかの変形が、従来技術において知られており、示したような半ブリッジの２個よりもむしろ完全な「Ｈブリッジ」における４個のスイッチの使用を含んでいる。
【００３２】
変調器への入力はディジタルである。「対称型クラスＡＤ」変調において、各ディジタルサンプルは、パルスの両エッジのタイミングを制御している。１つのパルスエッジだけが変調される「リードエッジ」及び「トレイルエッジ」変調スキームもあり、例えば、偶数番号の入力サンプルが上昇エッジを制御し、奇数ナンバーのサンプルがパルスの下降エッジを制御する「連続的なエッジ変調」もある。従って、連続的なエッジ変調を用いる場合（又は「３レベル変調」としても知られる「クラスＢＤ変調」を用いる場合）、ディジタルサンプリング周波数はパワースイッチ周波数の２倍であり、一方、上述したようなその他の変調スキームを用いる場合、２つの周波数は同一である。
【００３３】
代替的な変調スキーム及びパワースイッチのトポロジは更には述べないが、本発明は対称型クラスＡＤ変調に限定されず、又は、半ブリッジパワースイッチトポロジにもいずれにも限定されないことは理解すべきである。
【００３４】
変調器に対する入力用の典型的なサンプリング周波数は３８４ｋＨｚである。従って、４４．１ｋＨｚ乃至１９２ｋＨｚの間の標準的な消費サンプリング周波数（ｃｏｎｓｕｍｅｒ  ｓａｍｐｌｉｎｇ  ｆｒｅｑｕｅｎｃｙ）であるディジタル入力を受信するアンプはアップサンプラを必要とするが、図１には示していない。
【００３５】
ディジタルパルス幅変調器は、ディジタル発振器又はクロックのビートを数えて、ＰＷＭ波形のエッジ遷移のタイミングを決定している。現在の技術で実用的な最大クロック周波数は、ほぼ３００ＭＨｚであり、１０００未満の、又は、対称型クラスＡＤ変調が用いられる場合、５００未満の明確な可能パルス幅があることを示す。直接的に使用されると、これは、９ビットのＰＣＭのそれよりも小さなディジタル分解能、又は、従来の音声周波数範囲の０乃至２０ｋＨｚ上の−６６ｄＢ、若しくは０乃至１９２ｋＨｚのナイキスト範囲にわたり見られるような−５６ｄＢより劣るノイズフロアを与える。図１におけるノイズシェーパの目的は、典型的に１６乃至２８ビットの間のワード幅を有し、典型的に９ビット又はそれ以下のワード幅に減じ、０乃至２０ｋＨｚにわたりほぼ−１００ｄＢ乃至−１３５ｄＢの間のノイズレベルを有する受信ディジタル音声信号を再量子化することである。しかしながら、ノイズシェーピングは、広帯域０乃至１９２ｋＨｚに見られるように典型的に１２ｄｂまでノイズを増大させ、−４４ｄＢでの広帯域ノイズはクリッピング前の信号偏差用のヘッドルームを有意に減少させることに留意すべきである。
【００３６】
ディジタルパルス幅変調は本質的に非線形である。非線形性は数学的な形式で正確に知られており、音声範囲内において、図１に示し［３］に述べた予歪ユニットによって、高精度で補正することができる。予歪によるこのような補正は、非常に効率的にすることができるが、あらかじめ精密に特性を決定づけることができないその他の問題が残ったままであり、従って予歪による補正は受け入れられていない。これらの問題はパワースイッチに関連する「むだ時間歪み」のような歪み効果と、電源による音声の変調を含んでいる。変調器は２つのスイッチ間の接合が＋Ｖｃｃと−Ｖｃｃで費やす時間比を変えるのみと考えられており、フィルタ出力波形の大きさは差（＋Ｖｃｃ）−（−Ｖｃｃ）に比例している。
【００３７】
代表的なアナログＰＷＭアンプにおいて、これらの問題は全フィードバックによって実質的に減少するが、本質的な問題が、フィードバック内にある、図１に示したほとんど又は全ての要素を配置することを考える人々に対峙している。まず、パワースイッチ出力はアナログであるが、変調器への入力時と回路の初期時点ではディジタルであり、だからＡＤＣ（アナログ−ディジタルコンバータ）が必要となる。遅延は数μ秒に保つことが所望され、従って特殊なタイプのＡＤＣが必要となる。
【００３８】
特別に設計された高速ＡＤＣを用いてさえ、５μｓ乃至１０μｓ未満のループ遅延を達成するのは難しい。１０μｓの遅延は、２０ｋＨｚで７２°の位相シフトに対応し、従来技術の方法を用いて０乃至２０ｋＨｚにわたり実質的なフィードバックを得るためには、「条件付安定」と見なさざるを得ないであろう。このような設計においては、位相はループゲイン（の係数）が１より大きい周波数で１８０°を上回ることが可能であるが、ループゲインが１より大きくなるものから１未満のものまでの遷移を作る場合、位相は１８０°未満に落とさなくてはならない。
【００３９】
過負荷の考察が取り扱われうる場合、条件付き安定フィードバックループは線形又はほぼ線形システムの状況では申し分ないかもしれない。しかしながら、パルス幅変調処理は非線形である。ダブルエッジ変調の場合において、パルス幅が０に向かう場合、極限値では伝達関数は一定であるが、図２に示すようにパルス幅が増加すると、増加した高い周波数ドループを示している。パルス幅が１００％のパルス繰り返し周期に近づくと、ナイキスト周波数での振幅応答（示したケースにおいては１９２ｋＨｚ）は０に近づく。これは、零のパルス幅で安定する条件付き安定フィードバックループが、パルス幅が増加すると安定性の問題を有しがちになることを示唆している。
【００４０】
既に引用したＰＥＤＥＣ及びＭｅｌａｎｓｏｎの従来技術においては、フィードバックをパワースイッチにのみ適用することによって、及びＰＥＤＥＣのケースでは、ＡＤＣ遅延を完全に避けるためにアナログ領域におけるフィードバックを保つことによって、これらの困難性が回避されている。
【００４１】
本発明の実施例は高品質の音声ＡＤＣによって導入される遅延をどのように最小化するか、及び残った遅延及びＰＷＭ非線形性に関わらずにディジタルフィードバックループをどのように保つか、という問題を扱っている。
【００４２】
アンプのトポロジ
本発明の例示的な実施例は、図３を引用してここに述べる。図３の破線の左側の信号がディジタルであり、左側がアナログである。ＰＷＭ変調器及びＡＤＣは２つの領域間のインタフェースである。図３におけるノイズシェーパ、パルス幅変調器、パワースイッチ及びＬＣフィルタは、図１の対応する品目と同一の機能を行う。
【００４３】
図３にフィードバックを提供するために、パワースイッチの出力は、アナログローパスフィルタによってフィルタされ、ＡＤＣによってディジタル形式に変換される。ユニットＬＰＦ−１はアナログローパスフィルタの効果に対して部分的な補正を提供する。次いで減算ノードは、フィードバックからシミュレータＳによって計算される対照信号を減算し、その差はシェーピングフィルタＨを介して供給され、フィードバックを可能又は不可能にするのに用いることができるスイッチを介して、主信号経路に適用される。低遅延補正器ＬＤＣはＰＷＭ非線形性に対して部分的補正を提供している。予歪ユニットはＰＷＭ非線形性の更なる補正を提供する。これらの成分を更に詳細にここで説明する。
【００４４】
ローパスフィルタリング、サンプリング及びＡＤＣ
パワースイッチからの出力は、ＰＷＭ波形のため鋭いエッジを有し、高レベルのスイッチング周波数とその高調波を含んでいる。
【００４５】
連続時間領域から離散時間領域への遷移を生じさせる際に、ＡＤＣはサンプリング動作を行い、ローパスフィルタリングがスイッチング周波数とその高調波がサンプリング処理でエイリアジングすることと、出力音声信号のディジタル表現の変造を防ぐために必要とされる。このフィルタリングは含まれるサンプリング周波数と導入される遅延に関して、注意深く考察することを必要とする。
【００４６】
現在、高品質音声用の好ましいタイプのＡＤＣコンバータは、高オーバサンプリング型であり、変調器は例えば６ＭＨｚ又は１２ＭＨｚでディジタル出力を生成し、典型的には４４．１ｋＨｚ乃至１９２ｋＨｚの間の音声サンプリング周波数へデシメートされる。一般的には、デシメーションは２又はそれ以上の段階で起こり、第１段階のデシメーションは一般的に最終出力レートの４倍で出力を生成する（［７］のｓｅｃｔｉｏｎ  １．３．２を参照）。３８４ｋＨｚの周波数は第１段階のデシメーションの出力としては、非合理的ではなく、第２段階が省かれることを意味し、遅延が導入される場合にとても便利である。
【００４７】
図４は、周波数ｆｓＡＤＣ、例えば６．１４４Ｍｈｚ、で動作するＡＤＣ変調器からなり、その後にｆｓＰＷＭ、例えば３８４ｋＨｚ、での出力を生成するための単一段階のデシメーションが続く好ましい形態のＡＤＣを示している。図３のディジタル回路の残りもｆｓＰＷＭで動作し、クラスＡＤ変調が用いられた場合、これもＰＷＭスイッチング周波数となる。
【００４８】
ＰＷＭ出力波形は、スイッチング周波数と、非常に実在的な振幅を有する高調波成分を含んでいる。基本周波数と高調波は全てＰＷＭ変調器への入力によって非線形に変調される。高調波が高次になるにつれて、変調がより非線形になる。非線形に変調された高調波が音声帯域までエイリアジングされた場合、音声歪みをフィードバック回路に導入し、このようにして、歪みが再生された音声に加わる。ハイファイ級の歪み形状が得られるべきである場合、音声帯域にエイリアジングできる各周波数は、約１００ｄＢまで減衰しなければならない。
【００４９】
エイリアジングを生じさせることができる２つの処理は、ｆｓＡＤＣでのサンプリングと、ｆｓＡＤＣからｆｓＰＷＭまでのデシメーションである。これらの処理は、音声周波数帯域内へ、それぞれｆｓＡＤＣ及びｆｓＰＷＭに近い周波数成分と、それぞれの高調波に近い成分とをエイリアジングしている。ｆｓＡＤＣに近い成分とその高調波が十分に減衰されたと保証することが図３のアナログローパスフィルタの機能である一方で、ｆｓＰＷＭに近い成分とその高調波が十分に減衰されたと保証することが図４のデシメーションフィルタの機能である
【００５０】
ｆｓＡＤＣが約６ＭＨｚである場合において、４０ｋＨｚ（４μｓ）で２つの極を有する２次ローパスフィルタは、ｆｓＡＤＣで約８７ｄＢの減衰を提供する。２００ｋＨｚ（０．８μｓ）で３つの非共振極を有する３次フィルタは、ｆｓＡＤＣで非常に類似した減衰を提供し、大体好ましいが、簡単のために後に続くものの多くを、２次フィルタという仮定条件に基づかせている。
【００５１】
ローパスフィルタは有意又は実質的な遅延を導くが、最小位相フィルタである場合、遅延のほとんどが補正ユニットＬＰＦ−１で、又はＬＰＦ−１がない場合は信号回路で後に、かのいずれかで、ディジタル方式で補償される。例えば、４μｓごとの２つの極は、ＤＣの近くに８μｓの群遅延が明らかに生成されるが、フィルタＬＰＦ−１が、３８４ｋＨｚのサンプリング周波数で応答：
ＬＰＦ−１＝４．３６７５７−４．５５５４０．ｚ−１＋１．１８７８３．ｚ−２
を与えられた場合、後に述べるように５．６７６４μｓの遅延が回復され、通信遅延が２．３２３６μｓ又は０．８９サンプルまで減ずる。
【００５２】
デシメーションフィルタ
商業上の高オーバサンプリングＡＤＣにおいては、「櫛型」フィルタのカスケードを用いて第１段階のデシメーションを行うことはほぼ一般的な方法であり、フィルタの各々が周波数応答：
2009522881.tif 000003
を有している。ここで、ｆは周波数、ｆｓ＝ｆｓＰＷＭは出力サンプリング周波数、そして、Ｎはデシメーション比ｆｓＡＤＣ／ｆｓＰＷＭである。櫛型フィルタは特定で単一のインプリメンテーションを有している（［７］のｓｅｃｔｉｏｎ  １．３．３を参照）。
【００５３】
単一の櫛型フィルタはｆｓＰＷＭとその高調波の無限大の減衰を提供するが、２０ｋＨｚでの歪みを考慮すると、クリティカルファクタは高調波から２０ｋＨｚ離れた成分の減衰である。ｆｓＰＷＭ＝３８４ｋＨｚかつＮ＝１６であれば、２０ｋＨｚでの応答に比例する（３８４ｋＨｚ−２０ｋＨｚ）＝３６４ｋＨｚでの減衰は、２５．１５ｄＢである。このようにして、約１００ｄＢの減衰が要求される場合、４つのくし型フィルタのカスケードが要求される。
【００５４】
単一の櫛型フィルタの群遅延は、出力レートでサンプル周期の半分以下である。より正確には、Ｎ＝１６の場合、（Ｎ−１）／（２×Ｎ）周期＝０．４６８７５周期である。４つの櫛型はｆｓ＝３８４ｋＨｚの場合に２×（Ｎ−１）／Ｎ周期＝１．８７５周期又は４．８８秒の遅延を生ずる。
【００５５】
この遅延は、１９２ｋＨｚのナイキスト周波数で１５．６３ｄＢの振幅ドループと同時に起こる。振幅ドループはデシメートレートで次のフィルタリングによって補正することができ、これが最小位相フィルタを用いることによってなされる場合、ＤＣでの群遅延は減少する。
【００５６】
詳細には、１９７５年の“Ｔａｂｕｌａｔｉｏｎ  ｏｆ  Ｒｅｌａｔｉｏｎｓ  Ｂｅｔｗｅｅｎ  Ｒｅａｌ  ａｎｄ  Ｉｍａｇｉｎａｒｙ  Ｃｏｍｐｏｎｅｎｔｓ  ｏｆ  Ｎｅｔｗｏｒｋ  ｆｕｎｃｔｉｏｎｓ”第２版３３４ページの群Ｉでの結果から、我々は離散時間最小位相フィルタのＤＣ近くの群遅延は：
2009522881.tif 000004
であると導き出している。ここでＧ（ｆ）はフィルタの振幅ゲインである。我々はこの式を「Ｂｏｄｅの公式」と呼んでいる。
【００５７】
ドループ補正フィルタの場合においては、ゲインＧ（ｆ）は一般的にＤＣゲインＧ（０）より高く、よって対数は負であり群遅延も負である、すなわち、フィルタは位相進みを生成する。
【００５８】
櫛型ドループを補正するのに要求される補正フィルタは：
2009522881.tif 000005
である。
【００５９】
Ｎ＝１６でのＢｏｄｅの公式にこのＧ（ｆ）を挿入すると、負の遅延：−０．１１９９８サンプル周期が求まる。０．４６８７５周期の櫛型遅延を加えると、０．３４８７７周期の通信遅延が求まる。
【００６０】
従って、補正された振幅ドループを有する４つの櫛型のカスケードはｆｓＰＷＭ＝３８４ｋＨｚで４×０．３４８７７＝１．３９５０７周期又は３．６３３μｓの遅延を生成する。この遅延はフィードバックループの情況においては重大又は支配的である。
【００６１】
ここで、最小遅延を有するデシメーションフィルタの設計を考える。フィルタの目的は別の方法でエイリアジングな音像を生じさせる周波数を減衰させることである。最小位相フィルタは、最小の遅延を指定された減衰に提供する。Ｂｏｄｅの公式（式２）においては、項Ｇ（０）／Ｇ（ｆ）は、ＤＣに比例する減衰であり、振幅比として表現される。ＤＣ以外の周波数で減衰を増やすことは遅延を増やし、分母の項
2009522881.tif 000006
のため、低周波数での減衰が、高周波での減衰よりも重要である。従って、デシメーションフィルタは、任意の周波数で必要とされるよりも多くの減衰を有するべきではない。
【００６２】
減衰が最も完全に要求される周波数は、音声帯域内にエイリアジングする周波数であり、従来０乃至２０ｋＨｚで取られている。従って、上で考えられている場合においては、高い減衰は、臨界周波数範囲３６４ｋＨｚ乃至４０４ｋＨｚ、７４８ｋＨｚ−７８８ｋＨｚ等にわたり要求される。デシメータは、これらの範囲の外側の信号成分をエイリアジングし、結果的にそれらはフィードバック経路における超音波成分として現れ、フォワード経路に注入される。従ってデシメーションフィルタは、主の信号経路内へ注入される全超音波エネルギを制限するために、臨界周波数範囲の外側の応答に関して指定する必要がある。にもかかわらず、その応答は臨界範囲の外側で非常に多数生ずることを可能にすることができる。
【００６３】
図５は、これらの原理によって設計された８０タップＦＩＲデシメーションフィルタの係数を示し、図６はそれが与える減衰を示し、０からｆｓＡＤＣ／２までの全ナイキスト周波数範囲にプロットされ、考察されたケースでは、ｆｓＡＤＣ／２は３．０７２ＭＨｚである。本フィルタは、簡単な線形最小二乗手順を用いて設計された。損失関数は臨界周波数範囲において、非常に高い重みを平均二乗応答に、及びその他の場所に適度の重みを与えることによって設計された。１番目のタップは余儀なく１になり、残りの７９個のタップは損失関数を最小化するために最小二乗によって選択された。次いで、フィルタはＤＣで単位応答を与えるように再標準化された。８０個未満のタップを有するフィルタは、臨界周波数範囲にわたり適切な減衰を提供できないことが経験的に知られた。大きめのフィルタの方が原理的には良く、必要とされる周波数範囲から離れ、より迅速に減少する減衰となるが、全体のシステム性能における改善は小さくなる。
【００６４】
図７はこの８０タップＦＩＲフィルタと前述した４つの櫛型のカスケードとの間の比較である。双方のフィルタは臨界周波数範囲にわたり、少なくとも所望の１００ｄＢの減衰を提供するが、櫛型フィルタはこれらの範囲外のいくつかの周波数で必要のない大きな減衰と、スイッチング周波数の精密な並列においても必要のない大きな減衰を提供する。
【００６５】
どんなフィルタも０乃至１９２ｋＨｚの出力ナイキスト周波数範囲にわたって完全に平滑ではない。同様の結果が３８４ｋＨｚの出力レートで作動する平滑フィルタを用いた後処理によって、より経済的に遂行されうるので、６．１４４ＭＨｚで動作したフィルタのこの範囲にわたり平滑さを達成しようとすることは不経済的である。アンプの状況においては、このような平滑化がその他のフィルタリングに包み込まれるが、比較の目的で、各デシメーションフィルタが、専用フィルタによって平滑化された０乃至１９２ｋＨｚの応答を有することを一時的に仮定している。例えば、５０ｋＨｚでの応答を向上させることが、５０ｋＨｚで同一レートに落ちる所望の信号と、エイリアスプロダクトとを増加させる場合、エイリアジング性能はこのようなフィルタによって影響を受けないことは明らかである。それは、５０ｋＨｚと、５０ｋＨｚまでエイリアジングする３８４ｋＨｚ±５０ｋＨｚ、７６８ｋＨｚ±５０ｋＨｚ等の全ての周波数と、の双方の応答を向上させるようにプレフィルタリングすることに等しい。より精密な試験が、この等価性がエイリアジング性能だけではなく、全体的な遅延にも当てはまることを示している。
【００６６】
従って、デシメーションフィルタを特徴付ける妥当な方法は、出力のナイキスト範囲における周波数の音像での応答に対する、ある周波数での応答のレートでプロットすることである。これは、出力のナイキスト範囲が、上述した２つの等価手段のうちの１つによって平滑化されたという仮定での応答を与える。
【００６７】
８０タップＦＩＲフィルタと４つのカスケードされた櫛型は、図８においてこのような方式で比較されている。曲線形状は異なっているが、前と同じようにカスケードされた櫛型は実質的に必要のない減衰を提供するように見える。
【００６８】
図５の係数から、８０タップフィルタのＤＣでの群遅延は、入力レートで１２．９４サンプル周期又は３８４ｋＨｚの出力レートで０．８０９周期と容易に算出される。０乃至１９２ｋＨｚにわたる応答を平滑化するｆｓ＝３８４ｋＨｚで実装される平滑フィルタは、−０．１８６９サンプル周期の群遅延を有している。従って、平滑フィルタの群遅延は０．８０９＋（−０．１８６９）＝０．６２２１周期である。これは、４つの櫛型のカスケードについて得られた１．３９５０７周期の対応図と比較することが可能である。従って、８０タップＦＩＲフィルタは、この例において１因子より大きい２因子の遅延優位を有している。
【００６９】
上述した最小二乗手順において、臨界領域外側の応答に与えられる重みが減少していたならば、ＦＩＲフィルタの遅延優位は更に小さくなっていたであろう。ＡＤＣによって生成されたノイズは、どのくらいの減衰が臨界領域の外側で必要かを決定する重要な因子である。これはＡＤＣそれぞれで異なり、また、周波数依存性であるので、重みづけした最小二乗は臨界領域外側でも周波数依存性であるべきである。臨界領域内の重みづけは、スイッチング周波数高調波のエイリアジングされた側帯域に対する感度をモデル化すべきである。これはアナル後ローパスフィルタの伝達関数に依存している。これらの考察の全てを考慮した場合、得られるＦＩＲデシメーションフィルタは、示したものよりも大きな遅延を有するかもしれない。にもかかわらず、カスケードされた櫛型を越える優勢は残るようである。
【００７０】
先行技術の櫛型フィルタとここに開示するデシメーションフィルタの間の対比が、図９と図１０に示されている。図９はＮ＝１６での式１による単一櫛型のｚ平面伝達関数の零点を示している。１５個の零点があり、ｚ＝１＋０ｉで零点がないことを除けば、単位円上に等しく間隔を置いて配置されている。各々の零点はサンプリング周波数ｆｓ＝ｆｓＰＷＭか、その高調波か、に対応する周波数で存在する。４個の櫛型のカスケードにおいて、図９における各々の零点は４倍の零点になり、再び全ての零点は単位円上に存在し、サンプリング周波数又は高調波で存在する。
【００７１】
図１０は上述した８０タップＦＩＲデシメーションフィルタのｚ平面伝達関数の零点を示している。ほとんどの零点が単位円のほぼ近傍にあることが分かるが、各臨界範囲にわたりより均一の減衰を与えるために円周に沿ったいくつかの拡がりがある。ｚ＝０＋１ｉ近傍のクラスタの更なる詳細が、図１１に示されている。全ての零点は示されたように単位円内におくことが好ましいが、係数の丸め誤差のために実際は達成できない。
【００７２】
シミュレータを用いたフィードバック安定性
上ですでに説明したように、電源変動とＰＷＭ非線形性が有意な安定性の問題を、従来技術の方法を用いて設計されたフィードバックループに引き起こしている。図３に示すように、現在のアンプはパルス幅変調器とパワースイッチの応答の既知の態様をモデル化したシミュレータＳを提供している。次いで、誤差信号ｅはＬＰＦ−１補正フィルタの出力から、又は、ＬＰＦ−１補正ユニットがない場合、代替的にＡＤＣ出力からシミュレータ出力を減算することによって導かれる。
【００７３】
従って、ノイズシェーパの出力ｕから減算器までには２つの経路が存在する。第１の経路はシミュレータＳを介しているが、第２の経路はパルス幅変調器、出力スイッチ、アナログローパスフィルタ、ＡＤＣ、及びＬＰＦ−１である。この第２の経路は、ここでは、計測経路となり、以降の参照のために、図１２における計測経路を示している。
【００７４】
シミュレータＳは、計測経路をモデル化することを意図している。モデリングが完全であれば、２つの経路は平衡を保っており、誤差信号ｅは零になるであろう。これはフィードバック安定化の原理である  ―  誤差信号が零の場合、フィードバックがなく振動しない。実際にはモデリングは完全ではない。にもかかわらず、振動の傾向はかなり抑圧することができる。例えば、各経路が約１の微小信号ゲインを有し、いくつかの周波数で２つの経路のゲイン間に５％の差があると仮定すると、図３の点ｕから点ｅまでのゲインは約０．０５になるだろう。ここでｅからｕへ戻る経路を考慮すると、ノイズシェーパは１のゲインを有すると仮定することができ、ＬＤＣのゲインは１．７のような（図２６参照）数まで跳ね上げることができ、よってシェーピングフィルタＨは、ループ周りのゲインが１を越えないように、及び、このようにして振動が自立するように約１／（０．０５×１．７）＝１１．８のゲインを有する必要があるであろう。実際に性能の非常に有用な改善が、得られる一方で、これより非常に小さいゲインを有するべくＨを制限している。
【００７５】
理想的には、シミュレータは計測経路の線形応答と実質的な非線形態様の双方をモデル化すべきである。モデリングは０乃至ｆｓＰＷＭ／２の全ナイキスト範囲にわたり適度に正確になるように要求され、図２を引用して述べられたように、この範囲にわたって変調器によって生成されるＰＷＭ非線形性は非常に有意である。
【００７６】
ＰＷＭ非線形性は、文献（［４］、［５］）で詳細に述べられている正確な既知の数理的形態を有している。図１３はＰＷＭ非線形性の単純化モデルを示しており、対称性ダブルエッジ変調器をモデリングしている。入力ｘはＰＷＭスイッチング周期の割合としてのパルス幅を表わしている。クラスＡＤ変調においてはｘが０から１までの範囲にあるが、クラスＢＤ変調においてはｘは−１から＋１までの範囲にある。モデルは１サンプルの遅延を有する信号を通され、更に三次非線形性を生成し、二階微分のディジタル近似が後に続く。遅延を除いて、本モデルは音声範囲に正確であり、計測経路の線形応答をモデル化するための線形フィルタリングが後に続けば、シミュレータＳのベースとして合理的に利用できるであろう。図１３のモデルは周波数が増加するにつれて不正確になっていくが、このことは、フィードバックループがナイキスト周波数まで活性化しないかどうかは問題としない。
【００７７】
低レートシミュレータの導出
図１３のシミュレータはいずれかの特定のタイプのＡＤＣの使用を前提とする点で一般的である。オーバサンプリングＡＤＣと共に使用するためのモデリング手順を述べ、これによって、得られたシミュレータはＰＷＭ変調器だけではなく、計測経路の残りの成分も正確にモデル化される。
【００７８】
図１４においては、水平軸は例えば６．１４４ＭＨｚで作動したオーバサンプリングＡＤＣクロックの周期単位における時間で表わしている。３８４ｋＨｚのＰＷＭスイッチング周波数を仮定して、垂線によって示されるように、時間軸は、長さ１６ビートのＡＤＣクロックのこの場合においては、各々が１のＰＷＭパルスを含むフレームに概念的に分割される。第１のフレームはｔ＝０からｔ＝１６まで作動させ、破線は長さ８ビートの、すなわちｘ＝０．５で、そのフレーム内の中央に置かれたＰＷＭパルスを示している。ここで、ｘはＰＷＭスイッチング周期の割合としてのパルス幅である。実線はそれぞれ４μｓの２つの非共振極を有する２次全極型アナログローパスフィルタの、そのパルスに対する応答である（このように、４０ｋＨｚで約−６ｄＢ）。このフィルタ応答は、ｘのいかなる値に対しても標準的なラプラス変換技術を用いて算出することができる。
【００７９】
図１５における破線は、それぞれ領域４．３６７５７、−４．５５５４０、及び１．１８７８３のｔ＝０、ｔ＝１６、及びｔ＝３２での３つのディラックパルスを表わしている。図１４における実線曲線がこのパルス列で畳み込まれる場合、図１５の曲線が結果となる。３つのパルス領域は合計すると１になり、これらの重みづけは極−零点マッチングによって算出され、畳み込まれるインパルスが応答が有限にすることができる。ｘ＝０．５であれば、図１５の実線曲線はｔ≧４４に対して零であり、ｘ＝１であれば、ＰＷＭパルスは、各方向に４ユニット長くなり、畳み込まれるインパルス応答はｔ＝０からｔ＝４８までの時間に拡張するであろう。
【００８０】
図１５の畳み込み応答が、更に図５のデシメーションフィルタで畳み込まれる場合、図１６に示された応答が結果となる。これはｔ＝１２３から先が零となり、ｘ＝１の場合は、０＜ｔ＜１２７の範囲にわたり非零となるであろう。この反応をｄ（ｘ，ｔ）で表わす。
【００８１】
ｔ＝０，１６，３２，．．．でサンプリングする場合、３８４ｋＨｚのＰＷＭスイッチング周波数でサンプリングされたサンプリング列：０，ｄ（ｘ，１６），ｄ（ｘ，３２）、ｄ（ｘ、４８），ｄ（ｘ、６４），ｄ（ｘ、８０），ｄ（ｘ、９６），ｄ（ｘ，１１２），０，０．．．を得る。
【００８２】
上述した処理ステップをアイテム化する。順序正しく、それらは：
−ローパスフィルタを用いた畳み込み
−３つのパルス列を用いた畳み込み
−デシメーションフィルタを用いた畳み込み
−ｆｓＰＷＭでのサンプリング
となる。
【００８３】
３つの畳み込みは、概念的には連続時間畳み込みであり、デシメーションフィルタは、この目的のためのディラックのデルタ関数の列と見なされる。当該技術分野の当業者は、上記ステップは、以下のステップ：
−ローパスフィルタを用いた畳み込み
−ｆｓＰＷＭでのサンプリング
−デシメーションフィルタを用いたサンプリングした畳み込み
−ｆｓＡＤＣからｆｓＰＷＭまでのデシメーション
−３つのパルス列を用いたサンプリングした畳み込み
と同等であって、デシメーションフィルタと３つのパルス列は従来のＦＩＲディジタルフィルタであると分かるであろう。図１２におけるＬＰＦ−１が、３つのパルス列の畳み込みを行うＦＩＲフィルタ：
ＬＰＦ−１＝４．３６７５７−４．５５５４０．ｚ−１＋１．１８７８３．ｚ−２
である場合、この処理列は図１２に示された処理で同定することができる。
【００８４】
この同定をする際に、ＡＤＣ変調器は変化なしに入力を出力に渡すと仮定する。また、パワースイッチの効果は各々のＰＷＭパルスに電源電圧Ｖｃｃに比例した重みづけを与えることであると仮定し、これはパルス間では変更されないと仮定する。
【００８５】
図１２の処理は入力値ｘを出力パルス列０，ｄ（ｘ，１６）×Ｖｃｃ，ｄ（ｘ，３２）×Ｖｃｃ，．．．，ｄ（ｘ，１１２）×Ｖｃｃ，０，０．．．へ変換するということになる。パルス幅変換器後の全ての処理は線形であり、従って重ね合わせが適用され、図１２の計測経路が図１７のアーキテクチャによってモデル化できることとなり、ｄ（ｘ，１６）、ｄ（ｘ，３２）等はそれぞれ、入力ｘを有する非線形関数生成器によって表わされる。
【００８６】
実際のシミュレータを生成するために、ｘの多項式による各非線形関数を近似する。上述したケースに対し、各々の関数ｄ（ｘ，・）は３０個の値のｘ（ｘ＝１／３２，２／３２，．．．，３０／３２）と線形最小二乗手順によって得られる下記の係数：
ｄ（ｘ，１６）＝０．０８１９６１６ｘ＋０．０４０８６２６ｘ３＋０．００１１５４２ｘ５
ｄ（ｘ，３２）＝０．８０６６４９８ｘ−０．０８４９２０５ｘ３＋０．００５６８００ｘ５
ｄ（ｘ，４８）＝０．０４３８８２０ｘ＋０．０５３３１５８ｘ３＋０．０１１４６３８ｘ５
ｄ（ｘ，６４）＝０．０７８４５２０ｘ−０．０２２９５３９ｘ３−０．０１２２４４４ｘ５
ｄ（ｘ，８０）＝−０．１１４６４９５ｘ＋０．０２６９４２９ｘ３＋０．００７３８１５ｘ５
ｄ（ｘ，９６）＝０．０９２１０９３ｘ−０．０１８８４７１ｘ３−０．００２４２７２ｘ５
ｄ（ｘ，１１２）＝０．０１１５９４６ｘ＋０．００５６０１９ｘ３＋０．０００３５００ｘ５
で、評価を行う。ここで、近似誤差は一般的には１０−５未満である。この近似を用いると、図１７のモデルは図１８に示されるようなより実践的なアーキテクチャ上に実装させることができる。
【００８７】
図１８の汎用シミュレータは、ｘの偶数乗並びに奇数乗を実装している。係数ＳＩＭｐｂｘｙはフィードバック用に用いられるデシメータ及びフィルタリングを反映するようにプログラムされる。このことにより、クラスＡＤ変調の直接処理が可能となり、パルス幅がＰＭＷスイッチング周期の割合（１＋ｘ）／２となるように再定義することが便利であり、ｘは信号のない状態では零である。図１８の「ＰＳｅ」はＶｃｃの推定値を表わしている。図１８の「ＮＳ」は図３のノイズシェーパを同定したものであり、図１８は線形項がノイズシェープされているが、非線形項はノイズシェーピングする前の信号から導かれる出力を生成することができる。
【００８８】
シミュレータは、過負荷条件下並びに標準動作時の計測経路の動作をモデル化することが所望されている。パルス幅は繰返し周期の１００％を越えることができないので、ｘが｜ｘ｜≦１のように制限することが所望される。図３のアンプにおいて、ノイズシェーパが内部クリッピングを取り入れる場合、これは自動的に変調可能である。そうでない場合、又は、シミュレータに対する入力の一部が、図１８に見られるようにノーズシェーピング前に取られている場合、信号制限デバイスは、条件｜ｘ｜≦１を守らせるように図３のＬＤＣの直後に挿入される。
【００８９】
上に示したフィルタＬＰＦ−１は、ｚ領域内に２つの零点を有している。説明した理由により、その次数及び係数は、零点がアナログローパスフィルタのｓ領域の極を打ち消すように選択される。特に、ローパスフィルタはｓ＝０．２５μｓで２つの同一の極を有し、ＬＰＦ−１の零点は：
ｚ＝ｅｘｐ（−ｓ，τ）＝ｅｘｐ（−０．２５×１ＭＨｚ／３８４ｋＨｚ）＝ｅｘｐ（−．６５１０４）＝０．５２１４
と算出される。
従って：
ＬＰＦ−１＝（ｚ−０．５２１５）２／ｚ２／（１−０．５２１５）２＝４．３６７５７−４．５５５４０．ｚ−１＋１．１８７８３．ｚ−２
【００９０】
より一般的には、ローパスフィルタは高次になり、及び／又は複素数の極を有し、この場合において、ＬＰＦ−１は高次であり、及び／又は、複素数の零点を有し、極−零点マッチングによって再度算出される。
【００９１】
サンプリング点及び計算処理上の遅延
図１７の概念上のシミュレータを、ｄ（ｘ，・）のための上の多項式近似と比較すると、非線形項を無視し：
０．０８１９６１６．Ｚ−１＋０．８０６６４９８．ｚ−２＋０．０４３８８２０．ｚ−３＋０．０７８４５２０．ｚ−４−０．１１４６４９５．ｚ−５＋０．０９２１０９３．ｚ−６＋０．０１１５９４６．ｚ−７
のような（Ｖｃｃでの乗算を無視した）シミュレータの微小信号応答を導くことができる。
【００９２】
共通因子ｚ−１は、遅延のないフィードバックループを生成することなく、その他の遅延要素を有しない図３のようなループ内へのシミュレータの算入を可能にする。
【００９３】
ｚ−１遅延は、図１４を参照しても理解することができる。図１４の時刻ｔ＝０，１６，３２，４８等でスイッチング周波数ｆｓＰＷＭでのサンプリングを同定する。ｔ＝０でのパルス幅変調器への入力は、ｔ＝８に中央配置されたパルスを変調することができ、これは次のサンプリング時刻ｔ＝１６で図１６にある波形上に影響を与える。従って、計測経路の第１の応答が見られる前に精密な１のｆｓＰＷＭサンプルの遅延がある。理想的には、この応答は図３のフィードバックループ周りに供給され、ｔ＝２４に中央配置された次のＰＷＭパルスの幅（図示せず）に影響を与えるであろう。
【００９４】
ｘが１に近づき、パルスエッジがサンプリング時点に近くなると、実際に理想的な状況を現実化するのは難しくなる。パルス幅変調器の遅延、又はそれを供給する信号経路における計算処理上の遅延は、ｔ＝１６で受信される信号が、リードエッジがｔ＝１６に近づく、ｔ＝２４に中心配置された対称パルスを制御するのを不可能にしている。逆に言えば、ｔ＝８の上に中央配置されたトレイルエッジが、指定された範囲で、ｔ＝１６でのサンプリングに影響を及ぼすことができないことを、計測経路のどの遅延も示すであろう。
【００９５】
この問題を表わす１つの方法が、フィードバックループ中に外部サンプルの遅延を挿入することであり、ｔ＝８に中央配置されるパルスの計測は、ｔ＝２４に中央配置されるパルスに影響を及ぼさず、代わりにｔ＝４０に中央配置されるパルスに最初の効果を及ぼす。これはゆるいタイミングを生成し、計算処理上の遅延は適応させることができ、また、計測経路のあらゆる遅延の計算に合わせて、サンプリング時点を少し後に移動させることが可能となる。シミュレータは追加の因子ｚ−１を与えられ、（Ｖｃｃでの乗算を無視した）その微小信号反応は：
０．０８１９６１６ｚ−２−２＋０．８０６６４９８．ｚ−３＋０．０４３８８２０．ｚ−４＋０．０７８４５２０．ｚ−５−０．１１４６４９５．ｚ−６＋０．０９２１０９３．ｚ−７＋０．０１１５９４６．ｚ−８
となる。
【００９６】
しかし、フィードバックループの追加因子ｚ−１が、補正した誤差の効果を減ずるので、この解は最適ではない。
【００９７】
別の方法は、ＰＷＭフレーム内の時点、すなわち、図１４におけるｔ＝０とｔ＝１６の間、でのサンプリングを実行することであり、これにより次のパルスは全変調（ｘ＝１）でさえサンプルに応じて影響を及ぼし、計算処理上の遅延を可能にさせる。ある方式はパルス中心ｔ＝８、ｔ＝２４、ｔ＝４０等をサンプリングすることができ、ちょうどすぐ後の計測経路の遅延を可能にすることができる。クラスＡＤ変調を用いる場合、変調がパルスエッジにサンプリング点を閉じさせないようにするので、これは数学的に興味深く、よって全てのｄ（ｘ，・）関数は連続的及び解析的であり、低次多項式による完全な近似を導いている。
【００９８】
別の方式は、ＰＷＭフレーム内で後にサンプリングすることであるが、更にサンプル値が次のパルスに影響を及ぼすのに十分な時間を与え、計算処理上の、例えば遅延を可能にしている。この方式においては、ｘの値が変調パルスのトレイルエッジにサンプリング点を閉じさせることを可能にする際の動作において質的変化があり、低次多項式を正確に用いて、ｄ（ｘ，・）関数を近似することは不可能である。しかしながら、より深い分析は、デシメーションフィルタが相応に設計された場合、多項式近似の不正確により生ずる歪みは実質的には超音波領域に制限できることを示している。これを実現させるために、ｄ（ｘ，・）関数を近似する多項式は、誤差基準に適用される周波数領域重みづけを伴いながら、個別的によりもむしろ共同で推定されることが必要である。
【００９９】
高速シミュレータ
計測経路をモデル化するのに使用できる数多くのアーキテクチャが存在している。よって、オーバサンプリングＡＤＣでの使用を意図し、シミュレーションが高いクロック周波数ｆｓＡＤＣで実行される別のシミュレータを以下に述べる。
【０１００】
図１９において、信号ｕ及びｅはＰＷＭ変調器への入力及びフィードバック誤差信号であり、図３の対応する信号ｕ及びｅで同定することができる。従って、図１９は図３の左側半分の置換を提供している。
【０１０１】
図１９において、パルス幅変調器は入力信号ｕを受信し、出力のパワースイッチを駆動するアナログＰＷＭ波形を生成している。パワースイッチからの出力はアナログローパスフィルタによってフィルタされ、例えば６，１４４ＭＨｚの高オーバサンプリング周波数ｆｓＡＤＣで動作するＡＤＣ変調器を供給している。変調器の出力は、周波数ｆｓＰＷＭでの出力を生成するために、例えばｎ＝１６の因子によってダウンサンプリングされる前に、ディジタルデシメーションフィルタを供給している。ディジタルフィルタＬＰＦ−１は、ナイキスト範囲内で、アナログローパスフィルタの効果を補償している。
【０１０２】
このように、図３の「ＡＤＣ」と記されたユニットが図４で示したように拡張される場合、図１９における計測経路は図３のそれと同一である。
【０１０３】
図１９のパルス幅変調器に対する入力ｕは、エッジタイミング決定ユニットにも供給され、パルス幅変調器によって生成されるパルスのリード及びトレイルエッジのタイミングを導いている。この情報は、サンプリング周波数ｆｓＡＤＣでの、パルス幅変調器によって生成されるパルスのサンプリング表現を提供するアンチエイリアジングサンプラに通される。ＡＤＣ変調器からの出力から減算される前に、アンチエイリアジングサンプラの出力列は、次いでディジタルローパスフィルタによってフィルタされる。
【０１０４】
エッジタイミング決定ユニット、アンチエイリアジングサンプラ、及びディジタルローパスフィルタは全体として、示されるようにシミュレータを形成し、図３のシミュレータＳとの機能の違いは、出力が高サンプリングレートｆｓＡＤＣで提供され、ゆえに、デシメーション後よりむしろデシメーション前の計測経路から減算されることである。
【０１０５】
ここで、更に詳細にアンチエイリアジングサンプラを考慮すると、パルスエッジタイミングは、ｆｓＡＤＣクロックのビートに量子化されるならば、サンプラの仕事は平凡であろう。例えば図１４に関して述べられてきた長さ８クロックビートのパルスを表現するために、配列：
−１，−１，−１，−１，＋１，＋１，＋１，＋１，＋１，＋１，＋１，−１，−１，−１，−１
を送るであろう。長さがそのように量子化されていないパルスを表現する簡単な方法は、一時補間を用いることである。例えば、ｔ＝３．８での上昇エッジとｔ＝１２．２での下降エッジを有する長さ８．４ユニットのパルスは、配列：
−１，−１，−１，−０．６，＋１，＋１，＋１，＋１，＋１，＋１，＋１，−０．６，−１，−１，−１
で表現することができる。
【０１０６】
「一次補間」法は、周波数ｆｓＡＤＣでサンプリングする前に、幅１ｆｓＡＤＣクロックの狭い矩形波を有する連続時間ＰＷＭパルスを畳み込まれるのに等しい。当該技術分野の当業者は、エイリアスプロダクトのより良い排除のために、１ｆｓＡＤＣクロックのノット間隔を有するＢ−スプラインを用いて畳み込むことが代替的に可能であること、及び、多くのその他の補間可能性が存在することがわかるであろう。
【０１０７】
アンチエイリアジングサンプラは、出力開閉器によって行われる有意なアナログ乗算をモデル化するために、Ｖｃｃのディジタル推定値もその出力列に乗算している。
【０１０８】
図１９におけるディジタルローパスフィルタは、主に、アナログローパスフィルタの効果を模擬させている。例えば、アナログフィルタが全極フィルタであるならば、ディジタルフィルタもまた、アナログフィルタのｓ＝ｓｐでの極が、ｚ＝ｚｐ＝ｅｘｐ（τ，ｓｐ）での極に合致するディジタルフィルタは、全極性にすることができる。ここで、τ＝１／ｆｓＡＤＣである。１と異なる場合に、ＡＤＣと出力開閉器の微小信号伝達関数は、このフィルタ内に組むことができる。駆動回路の純遅延はエッジタイミング決定ユニットにおいて計上することができるので、このフィルタに表わす必要はない。
【０１０９】
このようなディジタルフィルタの応答は、ナイキスト周波数近くではかなり、アナログフィルタ応答と異なっている。この相異はアンチエイリアジングサンプラでのＢ−スプライン畳み込みを用いることにより非常に十分に減ずることができ、この場合Ｂ−スプラインの次数は、アナログフィルタの次数より１つ低いものであり、例えば、２次Ｂ−スプラインが、３次アナログフィルタで用いられるであろう。
【０１１０】
ディジタルローパスフィルタは、パワースイッチ及びＡＤＣ変調器の微小信号伝達関数における遅延及びその他の非理想的なものをモデル化するために調節することができる。
【０１１１】
図１９のパルス幅変調器は、アンチエイリアジングサンプラによって要求されるエッジタイミングを供給することができ、この場合は、エッジタイミング決定ユニットがシミュレータの専用成分とならない。つまり、シミュレータはこの場合、パルス幅変調器からその入力を受信する。
【０１１２】
図３のアンプの情況においては、図１９のフィルタＬＰＦ−１は、高速シミュレータが用いられた場合、省くことができる。この場合において、ここに述べたＨに対する設計手順内に、伝達関数「ＬＰＦ−１」は１によって置換されるべきである。
【０１１３】
フィードバックループフィルタ
図３に関し、ここまでに述べた特徴は、計測経路（図１２）を介して信号遅延を最小化することに、及び図３のシミュレータが正確にモデル化され、ｕからｅまでの伝達関数が、全ナイキスト範囲０乃至ｆｓＰＷＭにわたり零近傍にすることができることを保証することにも向けられている。
【０１１４】
ｕからｅまでの伝達関数が、現に零であると仮定する場合、フィードバック効果は再循環が考慮される必要がないので、簡単に算出される。フィードバックは、伝達関数：
2009522881.tif 000007
を、パワースイッチの外乱の効果に乗算する。ここで、Ｈはフィードバックフィルタの微小信号伝達関数であり、Ｐは、ＬＤＣ、ノイズシェーパ、パルス幅変調器、パワースイッチ、アナログローパスフィルタ、ＡＤＣ及びＬＰＦ−１の組合せ微小信号伝達関数である。従ってＨ．Ｐは、シミュレータ以外の図３のフィードバックループを形成する全ての成分の組合せ微小信号伝達関数である。
【０１１５】
パワースイッチ誤差の完全な抑制のために、ＮＴＦ＝０、ゆえにＨ．Ｐ＝１、ゆえにＨ＝Ｐ−１を必要とする。Ｐは因果逆を有する見込みがないので、それが可能となる見込みはない。更に進歩させるために、Ｐを：
2009522881.tif 000008
と分解する。ここで、Ｍは最小位相、Ａは全経路である。
【０１１６】
Ｍのもっともらしい原因はデシメーションフィルタであり、アナログローパスフィルタ（ＬＰＦ−１により部分的に補償されているが）は、パルス幅変調器で減衰する（図２参照、補正ユニットＬＤＣによって部分的に補償されるが）。更にＭはパワースイッチのゲインを含み、電源が変わると変化する。
【０１１７】
Ａの原因は、パルス幅変調器の本来の遅延、アナログ及びディジタルエレクトロニクスを介する伝搬遅延、及び計算処理上の遅延を含む。これらの因子は既に述べたようなサンプリング点の選択の効果を介してＡに影響を与える。デシメーションフィルタもまたＡに寄与する、というのは、ｆｓＡＤＣのサンプリングレートでの最小位相フィルタとして設計されているが、ｆｓＡＤＣのサンプリング処理を介して観察される場合の効果は、最小位相である必要はない。同様の考察がアナログローパスフィルタにも当てはまる。
【０１１８】
Ｐの最小位相成分のみが因果的に可逆であり：
2009522881.tif 000009
を選択した場合、式（３）において式（５）及び（４）と置換すると：
ＮＴＦ＝１−Ｈ．Ｐ＝１−Ｈ．Ｍ．Ａ＝１−Ａ
となる。
【０１１９】
ＤＣでは、Ａ＝１であり、よってフィードバックは非常に低い周波数の誤差をほぼ完全に抑制する。
【０１２０】
上述した例示の構成において、図５に与えられたようなデシメーションフィルタ、つまり、合致したＬＰＦ−１を有する２次ローパスフィルタがあれば、及び、フィードバックループの遅延の更なるサンプリングを挿入することによって表わされる計算処理上の遅延の問題があれば、Ａが約２．８サンプリングの低周波数での群遅延を有することがわかる。この遅延は、ｆｓＰＷＭ＝３８４ｋＨｚ、｜ＮＴＦ｜＝０．８８の場合の、２０ｋＨｚでの０．９２ラジアンの位相シフトに対応する。すなわち、誤差は２０ｋＨｚで１．１ｄＢ、
５ｋＨｚで１２．８ｄＢだけ減ずる。
【０１２１】
Ａは因果的に可逆ではないが、全ナイキスト範囲０乃至ｆｓＰＷＭ／２未満の動作周波数範囲にわたり、Ａの位相応答を実質的に補償する予測フィルタＨ’を設計することは可能である。式（２）の研究は、図２０に概説されるように動作周波数範囲より上で増大する振幅応答を有する最小位相フィルタは、ＤＣ近くで負の群遅延を有していることを明らかにしている。このようなフィルタＨ’を与え：
2009522881.tif 000010
を設定すると、動作周波数範囲にわたり、Ｈが式（５）を用いて選択された場合の結果よりも小さなＮＴＦの可能性を与える式が：
ＮＴＦ＝１−Ａ．Ｈ’
であることが分かる。
【０１２２】
図２０は、動作周波数範囲より上で上昇し、更に高い周波数では降下するＨ’を示している。高い周波数での減衰は、ＡＤＣからのあまりにも高い周波数ノイズが、主の信号経路内へＨを介して注入されることを防ぐのに必要である。
【０１２３】
これらの原理を実装するために、２つのフィルタＭ−１とＨ’を個別に設計し、それらを連結することは必要としない。図２１は線形最小二乗推定手順により選択された係数を有する単一フィルタとして設計されたフィードバックフィルタＨの係数を表にし、図２２はその振幅応答を示す。
【０１２４】
推定値はいくつかの基準と等しくしようとする。第１に最大のフィードバックの利点を提供するために、最大の重みづけを低周波数に与えて範囲０乃至２０ｋＨｚにわたるいくつかの周波数で評価される｜１−Ｈ．Ｐ｜を最小化しようとする。第２に、ノイズ注入を制御するために、全ナイキスト範囲にわたり｜Ｈ．ＬＰＦ−１．ＮＡＤＣ｜を最小化しようとする。ここで、ＮＡＤＣはＡＤＣにより生成されるノイズスペクトルの推定値である。第３に、最大ゲイン｜Ｈ．Ｐ｜を制御し、よってシミュレータ及び計測経路が完全には合致しない事象の安定限界を提供するために、その最大値の領域、この場合は３９ｋＨｚ、の応答に付加される損失がある。
【０１２５】
図２３と図２４は、今しがた述べたループフィルタＨから生ずるループ特性の更なる詳細を提供している。図２３は｜Ｈ．Ｐ｜をデシベルスケールでプロットしている。これは、シミュレータが除去された場合に取得されるループゲインである。Ｓでシミュレータの伝達関数を示すと、現在のシミュレータを用いたＨを介するループゲインは、｜Ｈ．（Ｐ−Ｓ）｜である。安定性に対する十分条件は、全ての周波数で、｜Ｈ．（Ｐ−Ｓ）｜＜１であることである。この条件を：
｜（Ｐ−Ｓ）／Ｐ｜＜１／（Ｈ．Ｐ）
と再編成すると、１／（Ｈ．Ｐ）は、安定性が保証されなくなる前に許容されうるＳからのＰの比例微分の推定値であるということになる。図２３においては、｜Ｈ．Ｐ｜は約＋２０ｄＢでピークであり、従ってＰとＳは、上の安定性条件と合うように約１０％以内で合致させる必要がある。
【０１２６】
図２３はこの場合において図２２と大きく異なっている。これは、デシメーションフィルタによって周波数範囲の実質的に平坦な振幅応答が考慮されるからであり、アナログローパスフィルタはＬＰＦ−１によって保証される。従って｜Ｐ｜は、１と少しだけ異なっている。
【０１２７】
図２４は｜１−Ｈ．Ｐ｜のデシベルプロットであり、ノイズ伝達関数又はＮＴＦとしても既知である。これから、音声範囲０乃至２０ｋＨｚにおける誤差は実質的に減少し、超音波領域２０ｋＨｚ乃至９０ｋＨｚにおける誤差２０ｄＢまでほぼ増加し、９０ｋＨｚ以上の誤差は有意な影響を受けない。２０ｋＨｚでは、予測を取り込まない式５のＨのために事前に与えられた１．１ｄＢの推定値と比較して、誤差は９．２ｄＢまで減少される。
【０１２８】
実際には、ＰとＳ間の差に関するよりロバストである安定性を供給し、超音波領域の最大誤差振幅も制限するために、図２２に示された以上にさらに厳格にＨの最大ゲインを制限することが好ましい。これらの利点は範囲０乃至２０ｋＨｚの誤差のより小さな減少を犠牲にすることにある。
【０１２９】
伝達関数Ｐは、デシメーションフィルタの応答を含み、ここまでのところは周波数範囲０乃至ｆｓＰＷＭ／２にわたりほぼ平坦であると仮定してきた。しかし、この応答を調節する自由があり、適した調節があれば、Ｍ（式４）は、１に近くなり、よって選択Ｈ＝Ｍ−１によって１に近いＨも生じ、この場合フィルタＨは完全に省略することができる。
【０１３０】
低遅延補正ユニットＬＤＣ
フィルタＨによって、微小信号ループ伝達関数を、例えば０乃至２０ｋＨｚの動作周波数範囲にわたり全体の安定性とフィードバックの効果間の所望のコンプロマイズを果たすように調節することができる。しかし、パルス幅変調器の伝達関数は、図２に示したように大きな信号に応じて変化する。所望のフィードバック量に依存して、この変化は高い信号偏差でのフィードバックを減少する際に有意となり、この効果に対し部分的な補正を提供するのが、選択的な補正ユニットＬＤＣの関数である。ダブルエッジパルス幅変調に適用されるＬＤＣの設計は、図２５に示される。
【０１３１】
図２５において、信号ｙはＰ（ｙ）を形成するために非線形関数生成器を介して供給され、出力信号ｘを与えるためにｙから減算され、また、伝達関数５／２．ｚ−１−２．ｚ−２＋Ｚ−３／２を有するフィルタを介してフィードバックされる。ＬＤＣユニットは図３でパルス幅変調器を与え、ｘに対する推定範囲は、ｘ＝０が幅が零のパルスに対応し、ｘ＝１がスイッチング周期（１／ｆｓＰＷＭ）の１００％幅のパルスに対応する。
【０１３２】
図１３のモデルに基づいて：
Ｐ（ｙ）＝ｙ３／１２
が、非線形性を十分にモデル化したことを示すことができ、恐らくは：
Ｐ（ｙ）＝０．０８２５１４８７１２０ｙ３−０．０１４９５０８８６１６ｙ５
の方が少しばかり良い。
【０１３３】
図２５のクリップユニットは、範囲外の入力信号が図２５内に含まれるフィードバックループに、永続的な振動が生ずるのを防ぐために提供される。±０．１２５のレベルで動作するクリッパは、示した位置において十分である。
【０１３４】
Ｐ（ｙ）＝ｙ３／１２での微小信号振幅応答は、図２６において０％、５０％及び１００％のスイッチング周期に等しいパルス幅に対してプロットされる。各々のケースにおいて、応答は最小位相である。図２のＰＷＭ非線形性と組み合わせた場合、結果は動作周波数範囲０乃至２０ｋＨｚにわたり、高精密度で平坦である。零以外のパルス幅の場合、ＬＤＣの応答は、図２に示したドループに効果があるようにこの範囲にわたり増加し始めなけらばならない。しかし、対称型ダブルエッジ変調について、図２の非線形性は位相なしであり、従って増加した振幅応答は、位相進みによって付随されなければならない。一定の位相応答は、図２６に示すように、振幅応答を高周波数で低下させることによって、合理的な精密度に達する。
【０１３５】
高信号レベルでのフィードバック効果を維持することに加えて、ＬＤＣユニットは別の利益を提供する。ＬＤＣユニットがなければ、ＡＤＣから生じ、Ｈを介して主信号経路に注入される超音波ノイズは、パルス幅変調器の非線形性自体で内部変調し、音声帯域内に内部変調のプロダクトを生成する。この現象はノイズシェーパにより生成されるノイズに関し［４］で述べられている。図２５の補正器は、動作周波数範囲内で、内部変調した広帯域の、又はエイリアジングされたＡＤＣノイズによって生成されたプロダクトを実質的に補正する。補正器は図３に示したノイズシェーパからのノイズの内部変調によって生成されたプロダクトを補正することはできない。
【０１３６】
予歪
従来の技術において、フィードバックは通常は、アンプのようなデバイスの線形性を改善しようとする。しかし、本発明によるフィードバックは線形動作を直接押し付けようとせずに、むしろ、シミュレータの動作からの偏差を現象させようとする。より正確には、図３に関しては、フィードバックは動作周波数範囲にわたり：
2009522881.tif 000011
を達成しようとする。ここで、ｍは計測経路の出力であり、ｓはシミュレータの出力である。以下の考察では、式７は正確に保たれると仮定する。
【０１３７】
図３における予歪ユニットは、入力信号ｉを受信し、ＬＤＣとＳの連結の非線形態様を反転するように設計される。従って、予歪ユニットは、動作周波数範囲にわたり、かつ、フィードバック不可能であれば、シミュレータ出力ｓがｉの線形化フィルタされたバージョンのすぐ後に続くような補正信号ｃを提供する。このように、式７によってフィードバックが可能な場合、ｍはｉの線形化フィルタされたバージョンのすぐ後に続く。
【０１３８】
しかし、それ以上に直接的な関心があるのは、アンプの出力ｏであり、パワースイッチの出力ｐに線形依存していると仮定する。従って、ｐはアンプ入力ｉと線形的に関連すると認識したい。
【０１３９】
アナログローパスフィルタ、ＡＤＣ及びＬＰＦ−１を具えるｐからｍへの経路は、実質的に線形でなければならない。経路はサンプリング処理を含んでいるが、デシメーションフィルタは、動作周波数範囲にわたり、ｍがエイリアスプロダクトによって有意に不純にされないことを保証すべきである。従ってｍは動作周波数範囲にわたりｐに線形比例させるべきである。その結果として、フィードバックと予歪の組合せ効果が、ｍがｉに対して線形比例することを保証することである場合、ｐがｉに対して線形比例するという結果になる。従って、全体としてのアンプは、要求されるように動作周波数範囲にわたり線形となる。
【０１４０】
予歪ユニットの設計に依存して、ｉからｐまでの微小信号伝達関数は、純遅延があってもなくてもよい。純遅延がない場合、予歪ユニットの前に配置される線形補償器によって補償される。所望される場合、ＬＣフィルタの伝達関数に対する補正は、この時点で適用することもできる。
【０１４１】
予歪ユニットを設計するにはいくつかの方法がある。１つは非線形システムのヴォルテラ級数展開を導き、その後、ヴォルテラ級数を逆にする非線形システム同定の技術を使用することである。高等数学を必要としない方法はＧｅｒｚｏｎ［１］によって提唱された。１次Ｇｅｒｚｏｎ補正は図２７に示されている。Ｇｅｒｚｏｎの方法は微小信号伝達関数が純遅延τを近似する脆弱な非線形システムの非線形性を補正する。図２７の破線の右側の要素Ｎは、補正される非線形システムを表わしている。Ｇｅｒｚｏｎの方法は、補正するために１又はそれ以上の非線形性の複製を要求し、従って、予歪ユニットの要素Ｎは破線の左側に示されている。１次予歪ユニットは、入力に２を乗算し、τによって遅延され、次いで複製非線形要素Ｎによって与えられた歪み信号を減算する。減算結果が予歪信号である。予歪信号が別の非線形要素Ｎに供給された場合、結果としての出力は、Ｎの条件に従属して、入力信号がＮを直接的に供給した場合より実質的に少ない歪みを含む。
【０１４２】
Ｇｅｒｚｏｎの方法は組み込むことができる。すなわち、図２７の全システム自体が同一方法で補正されうる非線形要素であると見なされている。Ｇｅｒｚｏｎ［１］は、高次補正を取得するその他の方法を述べている。
【０１４３】
図３に関して、（不可能なフィードバックを有する）シミュレータ出力が入力信号の後に続くようにすることが所望される場合、予歪ユニットは、ＬＤＣユニット及びシミュレータＳのカスケードされた組合せのために補正を適用しなければならない（図３のノイズシェーパは１の伝達関数を有し、付加的なノイズによってモデル化され、補正することはできないと仮定されている）。図２７の要素Ｎは、ＬＤＣとＳのカスケードによって置換される場合、図２８を得て、図３の予歪に対する置換であることを意味する。
【０１４４】
一般的には、Ｓの微小信号伝達関数は、振幅について完全に平坦でもなく位相について線形でもない。図２８のＧｅｒｚｏｎの補正が最良の効率になるように要求される精密度で、純遅延を近似するには及ばない。改善は、Ｓの振幅応答を実質的に補正し、その位相応答を線形化する線形補正ユニットＳｌｉｎ−１によるＬＤＣとＳのカスケードに先行することであり、Ｓｌｉｎ−１．Ｓは、動作周波数範囲にわたり少なくとも純遅延を近似している。従って、図２７の各Ｎは、（Ｓｌｉｎ−１．ＬＤＣ．Ｓ）によって置換される。図２７には２例のＮがあり、置換がなされた場合、２例のＳｌｉｎ−１となる。Ｓｌｉｎ−１が最小位相である場合、各例のＬＤＣは、各例のＳｌｉｎ−１に直ちに先導される。しかし、Ｓの位相応答を線形化することは、Ｓｌｉｎ−１が全経路の因子であることを要求することができ、この場合、Ｓｌｉｎ−１はフィードバックループ内部に現れるべきではない。従って、図２９に示すように、Ｓｌｉｎ−１の双方の例は予歪ユニットにおいて配置される。図２９全体は、図３に示される予歪ユニットとして用いることができる。
【０１４５】
ｕからｐまでのフォワード経路の適したモデルが利用可能な場合、シミュレータＳと無関係に予歪を導くことが可能である。例えば、出力スイッチ自体が完全であると考えられる場合、ｕからｐまでの経路はパルス幅変調器のみを含み、そのために、低周波数モデルの変化が構成され、そのうちの１つが図１３に示される。更に、出力スイッチが完全な場合、シミュレータＳは非常に精密に計測経路をモデル化すべきであり、フィードバック信号ｆは本質的に零にすべきである。これらの状況下では、ｉからｐまでの経路はｄからｐまでの経路を補正する予歪ユニットにより線形化することができる。
【０１４６】
ｄからｐまでの経路を補正するのに適用される２つの別の予歪ユニット、すなわちＬＤＣとパルス幅変調器のカスケードした組合せは、図３０と３１にアウトラインが示されている。図３０において、図２７のＧｅｒｚｏｎの原理は、ＬＤＣとパルス幅変調器のモデルとをカスケードした組合せに直接的に適用される。図３１において、Ｇｅｒｚｏｎの原理はパルス幅変調器のみに適用され、ＬＤＣが分離ユニットＬＤＣ−１により補正されるようにする。
【０１４７】
図３２は、図３１の原理による例示的な予歪の詳細を示し、すなわち、ＬＤＣ用の分離補正器を用いている。点線の左側の図３２の部分は、図３１の対応部分から導かれ、図１３のＰＷＭモデルを用いている。
【０１４８】
点線の右側の図３２の部分は、図２５の分離して導かれたＬＤＣの逆関数である。非線形関数Ｑ（ｘ）が：
Ｑ（ｘ）＝Ｐ（ｘ＋Ｑ（ｘ））
を満足させる場合、クリップ点までの正確な逆関数である。
【０１４９】
Ｐに対し簡単な選択：
Ｐ（ｙ）＝ｙ３／１２
を取ると、これは：
Ｑ（ｘ）＝（ｘ＋Ｑ（ｘ））３／１２
に減ずる。
【０１５０】
リアルタイムの計算処理を促進するために、この方程式の解を近似する様々な手段がある。適度の精密度のみが要求される場合、べき級数展開：
2009522881.tif 000012
の１又はそれ以上の項を取ることで十分である。
【０１５１】
同様の方法を用いて、Ｐのその他の選択についてＱ（ｘ）を与えることができる。
【０１５２】
図３３は、図３０の原理によるより詳細な例示的な予歪ユニットを示している。図３３の「ＺＤＣＯＲＲ」と標識された領域は、図２５で同定されたものであり、「Ｐｚｄ」は上述した多項式Ｐ（ｙ）である。「ＰＷＭＣＯＲＲ」と標識された領域は、図１３の３次モデルと概念的に類似するＰＷＭ非線形性の５次モデルを実装している。実装装置については、図１３はｚ−１の多項式の前に単一の非線形性を実装する一方、図３３においては、多項式非線形性Ｐ５０乃至Ｐ５４を形成するために、その項がｚ−１の指数により分類されている。支配的な項は多項式Ｐ５２における線形項であり、２つのｚ−１遅延要素のカスケードから与えられる。この項はＰ５２から除外され、代わりにＺＤＣＯＲＲの出力から図３３の上にある加算ノードまで計上される。この変換がＰＷＭＣＯＲＲブロックを与える量子化器Ｑにより誘導されるノイズに対する最終出力の感度を減じ、従って、多項式非線形性Ｐ５０乃至Ｐ５４を実装する際の改良された効果として、粗量子化器を用いることが可能である。
【０１５３】
変化する電源への適応
時には、ＰＷＭアンプは不安定電源から離れて動作することが要求されるが、この場合、供給電圧は１０％又はそれ以上公称値から離れている。全てに共通して用いられる出力スイッチ構成があれば、電源変化がフォワードゲインの変化を生ずる。いくつかの構成では、変化するＤＣオフセットも生ずるが、ここではゲイン変化のみを考察したい。
【０１５４】
図３４は、図３のアンプに似ているが、電源が変化した場合に性能を維持する方向に向かう実装を有するアンプを示している。電源推定ユニットは、電源を考慮に入れる出力段階のゲインの推定値ＰＳｅ、及びその逆数ＰＳｅ−１も提供する。電源電圧が公称値を有する場合、ＰＳｅが１であると仮定すると便利である。
【０１５５】
電源推定ユニットが動作するには、いくつかの方法がある。１つの方法はアンプのゲインを連続的に表わすことであり、別の方法は、例えばＡＤＣを用いて、電源電圧を連続的に計測することであろう。
【０１５６】
図１２乃至図１８に関して前述したように、シミュレータは計測経路、特にゲインをモデル化するように設計される。図３４は固定ゲインを有するシミュレータを仮定し、ＰＳｅでの乗算が後に続いている。代替的かつよりよい手順は、Ｖｃｃ又はＰＳｅの効果の明示的なモデリングを提供する、図１７又は図１８に示されるようなシミュレータを用いることである。
【０１５７】
フィードバックフィルタＨはシミュレータに依存して導かれ、前述し、式（４）によって定義されたように、Ｈはパワースイッチのゲインを含むフィルタＭの応答の実質的に逆である。実際に、動的に変化しないフィルタＨを有するにはより便利であるが、図３４に示すようにＰＳｅ−１による乗算の前である。
【０１５８】
ここまでに述べた要素は、電源電圧が変化した場合に、フィードバックループが正確に動作し続けることを保証するが、アンプのフォワード経路のゲインに変化が残ったままであり補正されていない。これは、図３４に示すように、予歪ユニットの前に、入力信号にＰＳｅ−１を乗算することによって補正することができる。
【０１５９】
参照経路
ここまでに述べた本発明は、フィードバックをＡＤＣを介したアンプに使用される。ＡＤＣはアンプの出力の全ダイナミックレンジを処理しなければならない。従って、アンプのノイズ及び歪みの動作が、ＡＤＣのそれよりも良くなることは好ましくない。
【０１６０】
十分に高性能のＡＤＣを組み込むことで便利にすることも不便にすることもできる。米国特許第６，３７３，３３４号に述べられた従来技術のフィードバック設計によって、減性能を減じたＡＤＣが使用されることが可能となる。この従来技術の設計において、ＡＤＣは、パワースイッチ出力の評価バージョンと、パワースイッチと同じパルス幅変調器から駆動される参照スイッチによって生成された低レベルＰＷＭ波形との間の差に与えられる。この差が微小であることが設計意図であり、従ってＡＤＣによって処理されなければならないダイナミックレンジを減少させる。しかし、その差は、電源変化が原因でパワースイッチのゲインが変化する場合、増加することが好ましい。
【０１６１】
図３５は、「パルス幅変調器ｒｅｆ」と同一の、分離されたパルス幅変調器から駆動される参照スイッチを組み込んだアンプを示している。参照スイッチが低電力レベルを動作させる精密スイッチであることを除いて、図の上部に沿った信号経路は図１の従来技術のアンプの信号経路のようであり、出力フィルタ要素Ｌ及びＣは省略されている。従って参照出力信号ｒは、高精度への入力信号ｉの後に続き、動作周波数範囲内では、入力信号ｉの高精度複製となる。特に、参照スイッチが局所的な参照安定電圧Ｖｒｅｆ（図示せず）を使うので、ｉからｒへのゲインは定数と仮定することができ、従ってＶｃｃにおける変化から免除することができる。
【０１６２】
図３５において、アナログローパスフィルタは、差分信号を有するように示されている。実際には、パワースイッチの出力ｐとフィルタの正の入力との間に抵抗性減衰がある。別の可能性は、参照スイッチへの駆動をディジタル的に逆にすることであり、これによって信号ｐとｒは減算するよりむしろ、加算することができる。受動性抵抗の和は、単一端入力を有するフィルタの前に、用いることができる。
【０１６３】
設計意図は、ｐからｒまでの信号が組み合わされた場合に実質上打ち消すべきことであり、従って、ＡＤＣ上のダイナミックレンジの要求を実質的に減ずる。受動性抵抗の和が用いられた場合、ローパスフィルタによって処理されたダイナミックレンジもまた減じられる。
【０１６４】
さらに、図３５で提供されるのは、「Ｓｒｅｆ」と同一の第２のシミュレータである。このシミュレータは、符号反転から離れて、シミュレータ「Ｓｍａｉｎ」がｕｍａｉｎから点ｍまでの経路をモデル化するように、点ｕｒｅｆから点ｍまでの信号経路をモデル化することを意図している。従って、参照スイッチを介する経路と、Ｓｒｅｆを介する経路との双方を考慮に入れると、点ｕｒｅｆから点ｅまでのゲインは、理想的には零にすべきである。図３５を図３４と比較すると、参照スイッチと図３４のアンプに対するシミュレータの和は、図３５のＡＤＣが図３４のＡＤＣより微小な信号を処理することが要求されることを除けば、全体性能に理想的には影響を与えるべきではない。
【０１６５】
しかし、図３５の信号ｐとｒは音声周波数では実質的に打ち消すことができるが、高周波数過負荷もまた考慮する必要があることに気づく必要がある。ｐとｒでの信号は両方ＰＷＭ波形であるが、一般的には同一のマーク対スペース比を有さない。例えば、ｐでの波形のマーク対スペース比は、Ｖｃｃの変化に応じて変わる一方、ｒでの波形はＶｃｃから独立している。従って、たとえ参照スイッチに対する駆動が反転され、ｐとｒの信号の受動抵抗の和が低周波数で実質的に零の結果を提供するように用いられるとしても、受動的にフィルタするのに必要となる過渡的な高速エッジが、アナログローパスフィルタの能動素子に届く前に、残ったままである。更に各々の信号ｒとｐが、ｆｓＰＷＭでの実質的な要素を有している。それは、２つのパルス幅変調器に遅延調整を提供するのに都合がよく、ｆｓＰＷＭでのこれらの２つの要素は、位相において実質的にエイリアジングすることができる。しかし、そのようにエイリアジングされた場合でさえも、異なるマーク対スペース比が２つの要素の異なる振幅を引き起こし、よって、ｆｓＰＷＭでの打ち消しは正確になされない。この考察は、アナログローパスフィルタのｆｓＰＷＭで有意な減衰に対する要求を与えることができ、高周波数を処理するＡＤＣの能力を考慮している。
【０１６６】
図３５の「予歪ｍａｉｎ」ユニットは、ＬＤＣが存在するため、「予歪ｒｅｆ」ユニットの機能的な複製であることを意図していない。
【０１６７】
図３５は標準動作時にＡＤＣを与える信号間の実質上の打ち消しのために提供されるが、アンプがクリップする場合、主経路及び参照経路が同時にクリップすることが保証され、この場合より大きな信号がＡＤＣで発生できる。この問題は図３６で表現され、図３５のアンプの詳細を示し、２つの出力を有し、２つの調整信号を提供するクリッププロセッサの追加があれば、次いで、ポストクリップ信号ｐｏｃｒｅｆとｐｏｃｍａｉｎを生成するために、プレクリップ信号ｐｅｃｒｅｆとｐｅｃｍａｉｎに追加される。標準動作において、２つの調整信号は零である。２つのプレクリップ信号のいずれかが、パルス幅変調器によって処理される有意な信号範囲、例えば−１乃至＋１、を超えた場合、クリッププロセッサは逆符号の調整信号を送らなければならない。例えば、ｐｅｃｍａｉｎが値１．２を有する場合、主経路に追加される−０．２の調整信号は、ｐｏｃｍａｉｎ＝１．０を与えるであろう。参照経路が同様に変調されなければ、この摂動はＡＤＣへの入力で打ち消されない摂動となるであろう。従って、クリッププロセッサは参照経路にも調整を送る。電源電圧がその公称電圧から離れる場合、これは摂動に対する乗法的効果を有し、評価についての適した仮定があれば、参照経路に対する−０．２×ＰＳｅの調整は、ＡＤＣにより見られる摂動を実質的に打ち消す。
【発明を実施するための最良の形態】
【０１６８】
代替的な実施例
当該技術分野の当業者は、ここで提供した図の様々な配置転換が本質的な動作に影響を与えることなくすることができることはわかるであろう。例えば、線形フィルタリング動作は伝達関数に影響を与えることなく、順序正しく内部変調することができる、つまり、適切な補償調整が、その他の経路になされる場合、動かされた過去の加算又は減算ノードとすることができる。２つの概念的に別個のフィルタは１つに結合することができ、いくつかの場合において、結合した伝達関数が１と評価された場合、フィルタはなくすことができる。符号が別の場所で調整される場合、加算及び減算は本質的に等価である。
【０１６９】
例として、かつ先行の一般性に対する偏見がなければ、図３において、フィルタＬＰＦ−１は除去することができ、挿入された逆フィルタＬＰＦは、シミュレータＳの後に続く。シミュレータ経路と計測経路の間の平衡は、この変化によって妨げられず、フィードバックループの微小信号伝達関数は、Ｈに対する適切な調整によって過去の値へ回復することができる。
【０１７０】
評価因子は明快さのために記述から省略した。アナログでもディジタルでも、信号は簡便さ、つまり、示してこなかった実際の実装において、評価を推定するために用いることができる乗算、除算、増幅及び減衰によって評価することができる。
【０１７１】
パワースイッチを表わすための一対のオン／オフスイッチの使用は、限定と見なすべきではない。当業者はここに述べた原理を、アナログ信号が安定する全ブリッジ設計、及びその他のもっと複雑なタイプの変調に適応することができる。パワースイッチは、それ自体がフィードバックを含む複合アセンブリによって同様に置換することができる。
【０１７２】
別の構造を有する多くの例示的な実施例が、本発明の範囲内で可能ないくつかの変形を示すために以下に述べられている。
【０１７３】
ある実施例は、ディジタル入力を受信するパルス幅変調器と、パワースイッチ出力を生成するパワースイッチと、前記パワースイッチ出力へ接続される出力と、を有するアンプを具えている。前記アンプは、前記パルス幅変調器によって受信された信号に実質的に類似した入力信号を受信するシミュレータと、前記パワースイッチ出力に接続された入力を有するＡＤＣ（アナログ−ディジタルコンバータ）と、前記シミュレータの出力に接続された第１の入力及び前記ＡＤＣの出力に接続された第２の入力を有する減算器と、を更に含み、前記パルス幅変調器への入力が、前記減算器の出力に依存して変調されている。
【０１７４】
ある実施例は、前記シミュレータが第１の入力及び第２の入力を有するノイズシェーパを更に含み、前記第２の入力は前記ノイズシェーパの出力に依存して供給されている。ある実施例において、前記第２の入力に対する前記シミュレータの応答は、実質的に線形である。
【０１７５】
ある実施例は、スイッチタイミングがディジタル変調器によって制御される低レベルスイッチを更に含み、前記ＡＤＣへの入力が、前記パワースイッチ出力と前記低レベルスイッチとの間の差に依存して形成されている。
【０１７６】
ある実施例は、第２の変調器からの入力を受信する低レベルスイッチを更に含んでいる。ある実施例は、前記第２の変調器によって受信された信号に実質的に類似した入力信号を受信する第２のシミュレータを更に含んでいる。
【０１７７】
ある実施例において、前記シミュレータは前記パルス幅変調器の非線形特性をモデル化している。ある実施例において、前記シミュレータは前記パワースイッチの既知の不完全性をモデル化している。ある実施例において、前記シミュレータは前記パルス幅変調器の入力から前記減算器の前記第２の入力までの信号経路の遅延又はその他の全経路の特性をモデル化している。ある実施例において、前記シミュレータは、入力が、入力信号の演算上の電力を生成する非線形関数生成器へ接続されたＦＩＲフィルタを具えている。ある実施例においては、前記パワースイッチ出力から前記ＡＤＣまでの信号経路は、ローパスフィルタを具えている。
【０１７８】
ある実施例においては、前記ＡＤＣから前記減算器の前記第２の入力までの信号経路は、ＦＩＲ（有限インパルス応答）フィルタを具えている。ある実施例においては、前記ＦＩＲフィルタの伝達関数の零点は、実質的に前記パワースイッチ出力から前記ＡＤＣの入力までの信号経路の伝達関数内の極を打ち消している。
【０１７９】
ある実施例はスタートアップでの前記パワースイッチ出力から前記ＡＤＣの入力までの信号経路に特性を与える較正ユニットを更に含み、前記特性に依存して、（ｉ）前記シミュレータと、（ｉｉ）前記ＡＤＣから前記減算器の前記第２の入力までの信号経路と、のうちの少なくとも１つを構成している。ある実施例は前記パワースイッチ出力から前記ＡＤＣの入力までの信号経路に連続的に特性を与える較正ユニットを含み、前記特性に応じて、（ｉ）前記シミュレータと、（ｉｉ）前記ＡＤＣから前記減算器の前記第２の入力までの信号経路と、の動作を決定するパラメータを適用している。ある実施例においては、前記較正ユニットは前記アンプの動作を決定するパラメータを調整し、前記補正は前記減算器の出力に依存して算出される補正に応じてなされる。
【０１８０】
ある実施例は、前記減算器から前記パルス幅変調器の入力までの信号経路のフィルタを更に含み、フィルタは実質的に最小位相であり、動作周波数範囲より上の周波数に生じる振幅応答を有している。
【０１８１】
ある実施例は、前記減算器から前記パルス幅変調器の入力までの信号経路の非線形補正ユニットを更に含み、前記補正ユニットは動作周波数範囲にわたり、前記パルス幅変調器の非線形効果の割合を補正している。ある実施例においては、前記非線形補正ユニットの微小信号伝達関数は最小位相である。ある実施例は、前記非線形補正ユニットによって補償されない前記パルス幅変調器の非線形効果を実質的に補償する予歪ユニットを更に含んでいる。ある実施例において、前記予歪ユニットは前記減算器の出力に依存して決定される、少なくとも低周波数成分の信号によって変調される。
【０１８２】
ある実施例は、第１のサンプリング周波数で動作するディジタル変調器と、出力を生成する電力デバイスと、前記電力デバイスの出力に依存して入力を受信し、前記第１のサンプリング周波数の倍数である第２のサンプリング周波数で動作するＡＤＣと、前記ＡＤＣの出力を受信するデシメータと、を有するアンプを具え、前記デシメータは、デシメーションフィルタを具えている。この実施例においては、前記ディジタル変調器への入力は前期デシメータの出力に依存して変調され、前記デシメーションフィルタは、複素ｚ平面において、前記第１のサンプリング周波数とその高調波に対応する単位円上の位置からかなり離れた位置にいくつかがある伝達関数の零点を有している。
【０１８３】
ある実施例は、低レベルＰＷＭ波形を提供するパルス幅変調器と、パワースイッチ出力を生成するパワースイッチと、デシメータの前にあるオーバサンプリングＡＤＣと、を有するスイッチングアンプを具えている。この実施例においては、前記ＡＤＣは前記低レベルＰＷＭ波形から導かれる信号と、パワースイッチ出力との間の差に対応し、前記パワースイッチの入力は、前記デシメータの出力に対応している。
【０１８４】
ある実施例は、低レベルＰＷＭ波形を提供するパルス幅変調器と、パワースイッチ出力を生成するパワースイッチと、前記低レベルＰＷＭ波形から導かれる信号と、パワースイッチ出力との間の差に対応するＡＤＣと、入力が前記ＡＤＣの出力に接続され、応答が前記動作周波数範囲より上に生ずるシェーピングフィルタと、を有するスイッチングアンプを具えている。この実施例において、前記パワースイッチの入力は前記シェーピングフィルタの出力に対応している。
【０１８５】
ある実施例は、低レベルＰＷＭ波形を提供するパルス幅変調器と、パワースイッチ出力を生成するパワースイッチと、前記低レベルＰＷＭ波形から導かれる信号と、パワースイッチ出力との間の差に対応するＡＤＣと、入力が前記ＡＤＣの出力に対応する低遅延補正器と、を有するスイッチングアンプを具え、前記補正器は前記動作周波数範囲にわたり、パルス幅変調器の非線形動作のために、近似的又は実質的な補正を提供している。この実施例において、パワースイッチの入力は、前記低遅延補正器の出力に対応している。
【０１８６】
当業者は、ここに開示した実施例と関連して述べられた、様々な実例の論理ブロック、モジュール、回路、及びアルゴリズムステップが、電子工学のハードウェア、コンピュータソフトウェア、又は双方の組合せとして実装することができることがわかるであろう。ハードウェア及びソフトウェアのこの互換性をはっきりと示すために、様々な例示した要素、ブロック、モジュール、回路、及びステップはそれらの機能性によって汎用的に上述してきた。このような機能性がハードウェア又はソフトウェアとして実装されるかどうかは、全体のシステムに組み付けられる、特定のアプリケーション及び設計制限に依存している。当該技術分野の当業者は、各々の特定のアプリケーション用に変更した方法で、述べられた機能性を実装することができるが、このような実装の決定は、本発明の範囲からの離脱を生ずると解釈すべきではない。
【０１８７】
ここに開示した実施例と関連して述べられた、様々な実例の論理ブロック、モジュール、及び回路が、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル(理論)ゲート配列（ＦＰＧＡ）、汎用プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）若しくはその他の論理デバイス、離散ゲート若しくは論理トランジスタ、離散ハードウェア要素、又はそれらのいくつかの組合せが、ここに述べた機能を実行するように設計されながら、実装され実行されうる。
【０１８８】
ここに開示した実施例と関連して述べられた、方法又はアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェア（プログラム命令）、又はその２つの組合せで直接的に組み入れることができる。ソフトウェアはＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤＲＯＭ、又はその他の公知の記憶媒体の形で常駐させることができる。本方法のうちの１つを組み入れるプログラム命令を含むこのような記憶媒体は、それ自体で本発明の別の実施例である。ある例示的な記憶媒体は、プロセッサと結合し、プロセッサは記憶媒体から情報を読み取り、記憶媒体へ情報を書き込むことができる。
【０１８９】
本発明によって提供されうる利益と利点は、特定の実施例に関して上述されてきた。これらの利益と利点、及びそれらに生じうる、またはより断定的になりうるいずれかの要素又は制限は、批判的に解釈すべきではなく、必要とすべきではなく、又は、いずれか若しくは全ての請求項の本質的な要素とすべきではない。ここに用いられるように、「具える（ｃｏｍｐｒｉｓｅ）」、「具えている（ｃｏｍｐｒｉｓｉｎｇ）」又はその他の変形の単語は、それらの単語の後に続く要素又は制限を排他的でなく含んでいると解釈することを意図している。従って、システム、方法、又は一連の要素を具えるその他の実施例はそれらの要素のみに制限されず、はっきりと列挙されない、又は述べられた実施例に内在しない他の要素を含むことができる。
【０１９０】
本発明は特定の実施例に関して述べられてきたが、実施例は例示的なものであり、本発明の範囲はこれらの実施例に限定されないことは理解すべきである。上述した要素に対する多くの変形、変更、追加及び改善が可能である。請求項内に詳述するように、これらの変形、変更、追加及び改善は本発明の範囲内にあることを意図している。
【０１９１】
【非特許文献１】Ｇｅｒｚｏｎ，Ｍ．Ａ．，“Ｐｒｅｄｉｓｔｏｒｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｃｏｍｐｌｅｘ  ｂｕｔ  Ｐｒｅｄｉｃｔａｂｌｅ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｓｙｓｔｅｍｓ”，Ｊ．Ａｕｄｉｏ  Ｅｎｇ．Ｓｏｃ：，Ｖｏｌｕｍｅ  ２０，ｐｐ．４７５-４８２（Ｊｕｌｙ  １９７２）．
【非特許文献２】Ｂｏｄｅ，Ｈ．Ｗ．，“Ｎｅｔｗｏｒｋ  Ａｎａｌｙｓｉｓ  ａｎｄ  Ｆｅｅｄｂａｃｋ  Ａｍｐｌｉｆｉｅｒ  Ｄｅｓｉｇｎ”，Ｌｉｔｔｏｎ，１９４５；ｒｅｐｒｉｎｔｅｄ  Ｖａｎ  Ｎｏｓｔｒａｎｄ，Ｎｅｗ  Ｙｏｒｋ，１９５９；ｒｅｐｒｉｎｔｅｄ  Ｋｒｉｅｇｅｒ，Ｎｅｗ  Ｙｏｒｋ  １９７５  ＩＳＢＮ  ０−８８２７５−２４２−１．
【非特許文献３】Ｈａｒｒｉｓ，Ｓ．，Ａｎｄｅｒｓｅｎ，Ｊ．，ａｎｄ  Ｃｈｉｅｎｇ，Ｄ．，“Ｉｎｔｅｌｌｉｇｅｎｔ  Ｃｌａｓｓ  Ｄ  Ａｍｐｌｉｆｉｅｒ  Ｃｏｎｔｒｏｌｌｅｒ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  ａｓ  ａｎ  Ｉｎｇｒｅｄｉｅｎｔ．Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｍｕｌｔｉ−Ｃｈａｎｎｅｌ  Ａｍｐｌｉｆｉｅｒ  Ｍｏｄｕｌｅｓ  ｏｆ  Ｇｒｅａｔｅｒ  ｔｈａｎ  ５０Ｗａｔｔｓ／Ｃｈａｎｎｅｌ”Ｐｒｅｓｅｎｔｅｄ  ａｔ  ｔｈｅ  ＡＥＳ  １１５ｔｈ  Ｃｏｎｖｅｎｔｉｏｎ  ２００３  Ｏｃｔｏｂｅｒ  １０−１３  Ｎｅｗ  Ｙｏｒｋ，Ａｕｄｉｏ  Ｅｎｇ．Ｓｏｃ．ｐｒｅｐｒｉｎｔ＃５９４７．
【非特許文献４】Ｃｒａｖｅｎ，Ｐ．Ｇ．，“Ｔｏｗａｒｄ  ｔｈｅ  ２４−ｂｉｔ  ＤＡＣ：Ｎｏｖｅｌ  Ｎｏｉｓｅ−Ｓｈａｐｉｎｇ  Ｔｏｐｏｌｏｇｉｅｓ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  Ｃｏｒｒｅｃｔｉｏｎ  ｆｏｒ  ｔｈｅ  Ｎｏｎｌｉｎｅａｒｉｔｙ  ｉｎ  ａ  ＰＷＭ  Ｏｕｔｐｕｔ  Ｓｔａｇｅ”，Ｊ．Ａｕｄｉｏ  Ｅｎｇ．Ｓｏｃ．，Ｖｏｌｕｍｅ  ４．１  Ｎｕｍｂｅｒ  ５  ｐｐ．２９１−３１３；Ｍａｙ  １９９３．
【非特許文献５】Ｈａｗｋｓｆｏｒｄ，Ｍ．Ｏ．Ｊ．，“Ｄｙｎａｍｉｃ  Ｍｏｄｅｌ−Ｂａｓｅｄ  Ｌｉｎｅａｒｉｚａｔｉｏｎ  ｏｆ  Ｑｕａｎｔｉｚｅｄ  Ｐｕｌｓｅ−Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ  ｆｏｒ  Ａｐｐｌｉｃａｔｉｏｎｓ  ｉｎ  Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｓｉｏｎ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ  Ｓｙｓｔｅｍｓ”，Ｊ．ＡＵＤＩＯ  Ｅｎｇ．Ｓｏｃ．，Ｖｏｌｕｍｅ  ４０  Ｎｕｍｂｅｒ  ４  ｐｐ．２３５−２５２；Ａｐｒｉｌ  １９９２．
【非特許文献６】Ｓａｎｄｌｅｒ，Ｍ．，“Ｔｏｗａｒｄｓ  ａ  Ｄｉｇｉｔａｌ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ”，Ａｕｄｉｏ  Ｅｎｇ．Ｓｏｃ．，Ｐｒｅｐｒｉｎｔ  Ｎｕｍｂｅｒ：２１３５，Ｓｅｐｔｅｍｂｅｒ  １９８４．
【非特許文献７】Ｎｏｒｓｗｏｒｔｈｙ，Ｓ．Ｒ．，Ｓｃｈｒｅｉｅｒ，Ｒ．，Ｔｅｍｅｓ，Ｇ．Ｃ．（ｅｄｉｔｏｒｓ），“Ｄｅｌｔａ−Ｓｉｇｍａ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ：Ｔｈｅｏｒｙ，Ｄｅｓｉｇｎ  ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ”，ＩＥＥＥ  Ｐｒｅｓｓ  １９９７，ＩＳＢＮ  ０−７８０３−１０４５−４．
【図面の簡単な説明】
【０１９２】
本発明の他の目的及び利点が、下記の詳細な説明で、及び、添付図の参照で明らかにすることができる。
【図１】図１は、従来技術によるディジタルパルス幅変調アンプである。
【図２】図２は、パルス繰り返し周期の割合と同様に、パラメータとしてパルス幅を用いた３８４ｋＨｚで動作するダブルエッジ（クラスＡＤ又はクラスＢＤ）ＰＷＭ変調器の微小信号振幅応答を示す図である。
【図３】図３は、本発明の一実施例によるフィードバックを含むディジタルパルス幅変調アンプを示した図である。
【図４】図４は、一実施例におけるオーバサンプリングＡＤＣの内部構造を示す図である。
【図５】図５は、一実施例における８０タップＦＩＲデシメーションフィルタの係数ｔａｐ［０］乃至ｔａｐ［７９］を示す表である。
【図６】図６は、一実施例における８０タップＦＩＲデシメーションフィルタの振幅応答を示す図である。
【図７】図７は、一実施例における８０タップＦＩＲデシメーションフィルタの振幅応答と（破線）４の櫛型のカスケードを示す図である。
【図８】図８は、一実施例における８０タップＦＩＲデシメーションフィルタの別の減衰と（破線）４つの櫛型のカスケードを示す図である。
【図９】図９は、一実施例における８つの等しいタップを有する櫛型フィルタのｚ平面の零点を示した図である。
【図１０】図１０は、一実施例における８０タップＦＩＲデシメーションフィルタのｚ平面の零点を示した図である。
【図１１】図１１は、一実施例におけるＺ＝０＋１ｉ近傍の８０タップＦＩＲデシメーションフィルタの５つのｚ平面の零点のクローズアップを示した図である。
【図１２】図１２は、一実施例における観測経路を示した図である。
【図１３】図１３は、一実施例におけるＰＷＭ非線形性の低周波数モデルを示す図である。
【図１４】図１４は、一実施例におけるＰＷＭパルスに対するアナログローパスフィルタの応答を示す図である。
【図１５】図１５は、一実施例における３点デコンボルーションフィルタを用いるアナログフィルタ応答のシャープニングを示している。
【図１６】図１６は、一実施例におけるシャープにしたアナログフィルタ応答に対する８０タップＦＩＲデシメーションフィルタの応答を示す図である。
【図１７】図１７は、一実施例における観測経路の概念モデルを示す図である。
【図１８】図１８は、一実施例における実際のシミュレータアーキテクチャを示す図である。
【図１９】図１９は、一実施例における代替的なシミュレータを取り込むアンプの詳細を示す図である。
【図２０】図２０は、一実施例における予測フィルタＨ’の振幅応答を示す図である。
【図２１】図２１は、一実施例における２５タップＦＩＲとして実装された、フィードバックフィルタＨの係数Ｈ［０］乃至Ｈ［２４］を示す表である。
【図２２】図２２は、図２１のフィードバックフィルタＨの振幅応答を示す図である。
【図２３】図２３は、一実施例による無能力なシミュレータを有するフィードバックループゲインの大きさを示す図である。
【図２４】図２４は、一実施例におけるフィードバックループのノイズ伝達関数（ＮＴＦ）の大きさを示す図である。
【図２５】図２５は、一実施例における低遅延補正器ユニットＬＤＣを示す図である。
【図２６】図２６は、パラメータとしてパルス幅を用いた、図２５の低遅延補正ユニットの微小信号振幅応答を示す図である。
【図２７】図２７は、一実施例における遅延に近似する非線形要素Ｎに適用されるＧｅｒｚｏｎの一次予歪を示す図である。
【図２８】図２８は、一実施例におけるＬＤＣ及びＳを較正するために適用されるＧｅｒｚｏｎの歪みユニットを示す図である。
【図２９】図２９は、一実施例における微小信号伝達関数係数を取り込むＧｅｒｚｏｎの歪みユニットを示す図である。
【図３０】図３０は、一実施例におけるＬＤＣとパルス幅変調器を較正するのに適用されるＧｅｒｚｏｎの歪みユニットを示す図である。
【図３１】図３１は、一実施例においてパルス幅変調器を較正するのに適用され、ＬＤＣ用の較正器が後に続く、Ｇｅｒｚｏｎの歪みユニットを示す図である。
【図３２】図３２は、図３１の原理を用いる予歪ユニットの詳細を示す図である。
【図３３】図３３は、図３０の原理を用いる予歪ユニットの詳細を示す図である。
【図３４】図３４は、一実施例における電源供給変化の効果用に較正器を用いたアンプを示す図である。
【図３５】図３５は、一実施例における参照経路を用いたアンプを示す図である。
【図３６】図３６は、一実施例における主経路及び参照経路をクリッピングする接続を示す図である。  本発明は様々な変更及び代替的な形態を対象とするが、その特定の実施例を図や付随する詳細な説明を通して示している。しかし、図や詳細な説明は、本発明を述べられた特定の実施例に限定することを意図していないことは理解すべきである。本開示は、その代わりとして、特許請求の範囲に定義されたような本発明の範囲に含まれる、全ての変更、同一物及び代替物をカバーすることを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【国際調査報告】
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