(57)【要約】【課題】  集積回路、より詳細にはシリコン・ベース半導体チップのための、高密度、高収率のオンチップ・キャパシタ構造を提供するための方法及び構造を提供すること。【解決手段】  半導体チップ上にマウントされる静電容量回路アセンブリ、及びこれを形成する方法は、第１のポートと第２のポートとの間に並列回路接続で複数の分岐キャパシタを含み、複数の並列分岐キャパシタは、少なくとも１つの金属酸化物シリコン・キャパシタと、垂直ネイティブ・キャパシタ及び金属−絶縁体−金属キャパシタを含む群から選択される少なくとも１つのキャパシタとを含む。１つの態様において、アセンブリは垂直配向を有し、金属酸化物シリコン・キャパシタは、底部に位置し、フットプリント領域を画定し、中間部垂直ネイティブ・キャパシタは、複数の並列陰極プレートと交互に複数の並列陽極プレートを含む、複数の水平金属層を含む。別の態様において、垂直な非対称配向が、低減された総寄生静電容量をもたらす。【選択図】      図７
2009537972.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上にマウントされ、第１のポートと第２のポートとの間に並列回路接続で複数の分岐キャパシタを含む静電容量回路アセンブリであって、前記複数の並列分岐キャパシタが、少なくとも１つの金属酸化物シリコン・キャパシタと、垂直ネイティブ・キャパシタ及び金属−絶縁体−金属キャパシタを含む群から選択される少なくとも１つのキャパシタとを含む、静電容量回路アセンブリ。
【請求項２】
前記複数の並列分岐キャパシタは、前記半導体チップに対して垂直構造配向を有し、
前記少なくとも１つの金属酸化物シリコン・キャパシタは、前記垂直構造の底部に位置し、前記半導体チップ上に前記静電容量回路アセンブリのフットプリント領域を画定する、請求項１に記載の静電容量回路アセンブリ。
【請求項３】
前記複数の並列分岐キャパシタは、前記半導体チップの前工程の中に前記底部金属酸化物シリコン・キャパシタを含み、
前記半導体チップの後工程の中に中間部垂直ネイティブ・キャパシタを含み、
前記後工程の中に上部金属−絶縁体−金属キャパシタを含む、請求項２に記載の静電容量回路アセンブリ。
【請求項４】
前記複数の並列分岐キャパシタは、複合静電容量密度値を定め、前記複合静電容量密度値は、前記アセンブリのフットプリント領域を有する単一ＭＯＳキャパシタの予期される単一金属酸化物シリコン静電容量密度値の２分の１未満である、請求項３に記載の静電容量回路アセンブリ。
【請求項５】
前記金属酸化物シリコン・キャパシタは、４ｆＦ／ｕｍ２の静電容量密度を有し、
前記垂直ネイティブ・キャパシタは、２ｆＦ／ｕｍ２の静電容量密度を有し、
前記金属−絶縁体−金属キャパシタは、２ｆＦ／ｕｍ２の静電容量密度を有する、
請求項４に記載の静電容量回路アセンブリ。
【請求項６】
前記中間部垂直ネイティブ・キャパシタは、複数の水平金属層を含み、前記水平金属層のそれぞれは、複数の並列陰極プレートと交互に複数の並列陽極プレートをさらに含み、
前記垂直ネイティブ・キャパシタの並列陽極プレートのそれぞれは、前記第１のポートと、上部金属−絶縁体−金属キャパシタの陽極プレートと、底部金属酸化物シリコン・キャパシタの陽極ドレイン又はソースとに回路接続し、
前記垂直ネイティブ・キャパシタの並列陰極プレートのそれぞれは、前記第２のポートと、上部金属−絶縁体−金属キャパシタの陰極プレートと、底部金属酸化物シリコン・キャパシタのゲートと、底部金属酸化物シリコン・キャパシタの陰極ドレイン又はソースとに回路接続する、請求項３に記載の静電容量回路アセンブリ。
【請求項７】
前記複数の垂直ネイティブ・キャパシタ水平金属層は、
第１の複数の下部並列金属層であって、それぞれが第１の金属層垂直厚さを有し、前記第１の複数の金属層のそれぞれは、第１の複数の交互の陽極及び陰極プレートを含み、前記第１の複数の交互の陽極及び陰極プレートのそれぞれは、第１の水平幅を有する、第１の複数の下部並列金属層と、
前記下部並列金属層の上方に並列に配置された第２の複数の上部並列金属層であって、前記第２の上部並列金属層のそれぞれは、第２の金属層垂直厚さを有し、前記第２の複数の金属層のそれぞれは、第２の複数の交互の陽極及び陰極プレートを備え、前記第２の複数の交互の陽極及び陰極プレートのそれぞれは、第２の水平幅を有する、第２の複数の上部並列金属層と、
をさらに含む、請求項６に記載の静電容量回路アセンブリ。
【請求項８】
前記垂直ネイティブ・キャパシタは、静電容量を有し、
前記垂直ネイティブ・キャパシタの第１の複数の下部金属層は、垂直ネイティブ・キャパシタの第１のキャパシタ構成要素を含み、
前記垂直ネイティブ・キャパシタの第２の複数の上部金属層は、垂直ネイティブ・キャパシタの第２のキャパシタ構成要素を含み、
前記垂直ネイティブ・キャパシタの静電容量は、前記垂直ネイティブ・キャパシタの第１のキャパシタ構成要素と前記並列な垂直ネイティブ・キャパシタの第２のキャパシタ構成要素との積である、請求項７に記載の静電容量回路アセンブリ。
【請求項９】
前記底部金属酸化物シリコン・キャパシタと、前記中間部垂直ネイティブ・キャパシタと、前記上部金属−絶縁体−金属キャパシタとが、前記半導体チップに対して垂直な非対称複合静電容量回路アセンブリを与えるように垂直に配列される、請求項６に記載の静電容量回路アセンブリ。
【請求項１０】
前記底部金属酸化物シリコン・キャパシタは、該金属酸化物シリコン・キャパシタと前記第１のポートとの間に配置された関連する第１のポートの寄生キャパシタ要素と、該金属酸化物シリコン・キャパシタと前記第２のポートとの間に配置された関連する第２のポートの寄生キャパシタ要素とをさらに含み、
前記中間部垂直ネイティブ・キャパシタは、該垂直ネイティブ・キャパシタと前記第１のポートとの間に配置された関連する第１のポートの寄生キャパシタ要素と、該垂直ネイティブ・キャパシタと前記第２のポートとの間に配置された関連する第２のポートの寄生キャパシタ要素とをさらに含み、
前記上部金属−絶縁体−金属キャパシタは、該上部金属−絶縁体−金属キャパシタと前記第１のポートとの間に配置された関連する第１のポートの寄生キャパシタ要素と、該上部金属−絶縁体−金属キャパシタと前記第２のポートとの間に配置された関連する第２のポートの寄生キャパシタ要素とをさらに含み、
前記静電容量回路アセンブリは、前記金属酸化物シリコン・キャパシタの第１のポートの寄生キャパシタ要素と、前記垂直ネイティブ・キャパシタの第１のポートの寄生キャパシタ要素と、前記金属−絶縁体−金属キャパシタの第１のポートの寄生キャパシタ要素との合計に等しい総寄生静電容量を有する、請求項９に記載の静電容量回路アセンブリ。
【請求項１１】
複合静電容量回路アセンブリを提供する方法であって、第１のポートと第２のポートとの間の並列回路内に複数の分岐キャパシタを接続するステップを含み、
前記複数の並列分岐キャパシタは、少なくとも１つの金属酸化物シリコン・キャパシタと、垂直ネイティブ・キャパシタ及び金属−絶縁体−金属キャパシタを含む群から選択される少なくとも１つのキャパシタとを含む、方法。
【請求項１２】
前記半導体チップに対して垂直な構造に前記複数の並列分岐キャパシタを配向するステップをさらに含み、
前記少なくとも１つの金属酸化物シリコン・キャパシタは、垂直構造の底部に位置し、前記半導体チップ上に前記静電容量回路アセンブリのフットプリント領域を画定する、請求項１１に記載の方法。
【請求項１３】
前記底部金属酸化物シリコン・キャパシタを前記半導体チップの前工程の中に配置するステップと、
中間部垂直ネイティブ・キャパシタを前記半導体チップの後工程の中に配置するステップと、
上部金属−絶縁体−金属キャパシタを後工程の中に配置するステップと
をさらに含む、請求項１２に記載の方法。
【請求項１４】
前記複数の並列分岐キャパシタが複合静電容量密度値を定め、前記複合静電容量密度値が、前記アセンブリのフットプリント領域を有する単一ＭＯＳキャパシタの予期される単一金属酸化物シリコン静電容量密度値の２分の１未満であるステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記金属酸化物シリコン・キャパシタは、４ｆＦ／ｕｍ２の静電容量密度を有し、
前記垂直ネイティブ・キャパシタは、２ｆＦ／ｕｍ２の静電容量密度を有し、
前記金属−絶縁体−金属キャパシタは、２ｆＦ／ｕｍ２の静電容量密度を有する、
請求項１４に記載の方法。
【請求項１６】
複数の水平金属層を備える前記中間部垂直ネイティブ・キャパシタを形成するステップであって、前記水平金属層のそれぞれは、複数の並列陰極プレートと交互に複数の並列陽極プレートをさらに含む、ステップと、
前記垂直ネイティブ・キャパシタの並列陽極プレートのそれぞれを、前記第１のポートと、上部金属−絶縁体−金属キャパシタの陽極プレートと、底部金属酸化物シリコン・キャパシタの陽極ドレイン又はソースとに電気的に接続するステップと、
前記垂直ネイティブ・キャパシタの並列陰極プレートのそれぞれを、前記第２のポートと、上部金属−絶縁体−金属キャパシタの陰極プレートと、底部金属酸化物シリコン・キャパシタのゲートと、底部金属酸化物シリコン・キャパシタの陰極ドレイン又はソースとに電気的に接続するステップと
をさらに含む、請求項１３に記載の方法。
【請求項１７】
前記中間部垂直ネイティブ・キャパシタの水平金属層を、第１の複数の下部並列金属層及び第２の複数の上部並列金属層として形成するステップをさらに含み、
前記第１の複数の下部並列金属層は、それぞれが第１の金属層垂直厚さを有し、前記第１の複数の金属層のそれぞれは、第１の複数の交互の陽極及び陰極プレートを含み、前記第１の複数の交互の陽極及び陰極プレートのそれぞれは、第１の水平幅を有し、
前記下部並列金属層の上方に並列に配置された第２の複数の上部並列金属層であって、前記第２の複数の上部並列金属層のそれぞれは、第２の金属層垂直厚さを有し、前記第２の複数の金属層のそれぞれは、第２の複数の交互の陽極及び陰極プレートを含み、前記第２の複数の交互の陽極及び陰極プレートのそれぞれは、第２の水平幅を有する、請求項１６に記載の方法。
【請求項１８】
前記垂直ネイティブ・キャパシタは、静電容量を有し、
前記垂直ネイティブ・キャパシタの第１の複数の下部金属層は、垂直ネイティブ・キャパシタの第１のキャパシタ構成要素を含み、
前記垂直ネイティブ・キャパシタの第２の複数の上部金属層は、垂直ネイティブ・キャパシタの第２のキャパシタ構成要素を含み、
前記垂直ネイティブ・キャパシタの静電容量を、前記垂直ネイティブ・キャパシタの第１のキャパシタ構成要素と前記並列な垂直ネイティブ・キャパシタの第２のキャパシタ構成要素との積として定めるステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記底部金属酸化物シリコン・キャパシタと、前記中間部垂直ネイティブ・キャパシタと、前記上部金属−絶縁体−金属キャパシタとを、前記半導体チップに対して垂直な非対称複合静電容量回路アセンブリを与えるように垂直に配列するステップをさらに含む、請求項１６に記載の方法。
【請求項２０】
前記金属酸化物シリコン・キャパシタと前記第１のポートとの間に第１のポートの寄生キャパシタ要素を配置するステップと、
前記金属酸化物シリコン・キャパシタと前記第２のポートとの間に第２のポートの寄生キャパシタ要素を配置するステップと、
前記垂直ネイティブ・キャパシタと前記第１のポートとの間に第１のポートの寄生キャパシタ要素を配置するステップと、
前記垂直ネイティブ・キャパシタと前記第２のポートとの間に第２のポートの寄生キャパシタ要素を配置するステップと、
前記上部金属−絶縁体−金属キャパシタと前記第１のポートとの間に第１のポートの寄生キャパシタ要素を配置するステップと、
前記上部金属−絶縁体−金属キャパシタと前記第２のポートとの間に第２のポートの寄生キャパシタ要素を配置するステップと、
前記金属酸化物シリコン・キャパシタの第１のポートの寄生キャパシタ要素と、前記垂直ネイティブ・キャパシタの第１のポートの寄生キャパシタ要素と、前記金属−絶縁体−金属キャパシタの第１のポートの寄生キャパシタ要素との合計に等しい静電容量回路アセンブリの総寄生静電容量を提供するステップと、
をさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ上のキャパシタに関する。より詳細には、本発明は、複数の並列分岐キャパシタを含むシリコン半導体チップのキャパシタ構造に関する。
【背景技術】
【０００２】
この後に続く議論の理解を高めるために、以下に列挙される略語及び用語は下記の通りの定義を有するものとし、その意味と重要性は、回路基板キャパシタ構造に関する当業者には容易に明らかとなろう。
ＡＤＣ−  アナログ・デジタル変換器
ＢＥＯＬ−  後工程（バックエンドオブライン）
ＣＡ−  金属とポリシリコンとの間のタングステン・コンタクト
Ｃｓｕｂ−  調整可能なキャパシタ
ＤＡＣ−  デジタル・アナログ変換器
ＦＥＯＬ−  前工程（フロントエンドオブライン）
ＭＩＭＣＡＰ−  金属−絶縁体−金属キャパシタ
ＭＯＳ−  金属酸化物シリコン
ＲＦ−  無線周波数
ＶＮＣＡＰ−  垂直ネイティブ・キャパシタ
【０００３】
オンチップ・キャパシタは、シリコン半導体上に構築される集積回路の重要な構成要素である。これらのキャパシタは、バイパス及び容量整合、並びに結合及び減結合を含む様々な目的に使用される。例えば、図１は、３つの異なるシリコン半導体チップ機能性キャパシタを示し、（ａ）は、バイパス・キャパシタ構造ＢＰＣ、（ｂ）は、ＡＣ結合キャパシタ構造ＡＣＣＣ、（ｃ）は、高周波整合のためのリアクティブ・キャパシタ構造ＲＣである。より詳細には、図１（ａ）のバイパス・キャパシタ構造ＢＰＣにおいて、キャパシタ１００は、電源１０１からのＡＣノイズ信号１０３をバイパスするように構成される。周知の通り、電源１０１からの電力供給信号１０２は、他の隣接回路（図示せず）からのノイズ信号１０３を含む、ＡＣノイズ信号１０３を含むことがある。回路構造１０５への電力供給の前に、電力供給信号１０２からＡＣノイズ信号１０３を除去することが好ましい。したがって、バイパス・キャパシタ１００は、ＡＣノイズ信号１０３を接地Ｇに流すために設けられ、回路１０５にノイズのない(clean)ＤＣ電力信号１０４を供給する。
【０００４】
図１（ｂ）は、ＤＣ信号１０７を減結合し、回路入力ポート１１０にＡＣ信号１０９を結合するためのＡＣ結合キャパシタ構造ＡＣＣＣを示す。２つのポート１０８と１１０との間にＤＣ減結合／ＡＣ結合キャパシタ１０６を直列に配置することによって、キャパシタ１０６は、ＤＣ信号１０７の流れを阻止し、それにより、ＡＣ信号１０９のみを回路１１０の中に通すことができる。そして図１（ｃ）は、リアクティブ・キャパシタ構造ＲＣを示し、キャパシタ１１１は、回路入力１１３に対して高周波容量性成分を提供し、信号は特性インピーダンス整合に基づき高周波領域において結合し、ポート１１４とポート１１５との間の反射電力を低減する。
【０００５】
シリコン半導体チップの上のバイパス・キャパシタ構造、ＡＣ結合キャパシタ構造及びリアクティブ・キャパシタ構造の設計及び実装は、１つ又は複数の、対称構造、目標とする回路品質及び低寄生抵抗性能特性に依存し得る。特に、回路及びデバイスの物理的構造に関して可能な限り高い静電容量を提供するためには、典型的にはバイパス・キャパシタ構造が必要とされる。しかしながら、バイパス・キャパシタのリアクタンス抵抗は、一般に、目標ＡＣノイズ信号の周波数に対して可能な限り低くすることが必要とされる。より詳細には、リアクタンス抵抗Ｒ＿ｃａｐ（ｆ）は、次式１によって算出することができ、
式１
Ｒ＿ｃａｐ（ｆ）＝１／（２＊ｐｉ＊ｆ＊Ｃ）
ここで、ｐｉは定数であって、円周率（すなわち、約３．１４）であり、ｆは回路を通って流れるＡＣの周波数であり、Ｃは、回路内のキャパシタ素子、例えば図１（ａ）のキャパシタ１００の静電容量値である。
【０００６】
金属酸化物シリコン（ＭＯＳ）キャパシタ、すなわちＭＯＳＣＡＰを、キャパシタ素子１００として使用することが知られている。しかし、ＭＯＳＣＡＰキャパシタは、集積回路（ＩＣ）内で大きなチップ領域フットプリントを必要とする。したがって、従来技術の設計要件は、典型的には、大きな、バイパス・キャパシタ構造のための半導体チップ・フットプリント領域又は面積（real estate）を必要とする結果になり、その結果、製造コストが高くなり、他の回路構造のために利用可能な半導体チップ領域を減少させることになる。一般に、ＩＣの製造コストは必要とされる面積に比例するため、ＭＯＳＣＡＰ構造に必要とされるフットプリントを低減することによって、ＩＣチップのコストを低減することが望まれる。
【０００７】
さらに、半導体回路のアイドル・モードにおける電流リークは、電力消費の増加をもたらすことが知られている。通常、シリコン半導体チップのキャパシタ構造は、電流リークの問題を回避する目的で、大きなＭＯＳＣＡＰキャパシタ構造を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
集積回路、より詳細にはシリコン・ベース半導体チップのための、高密度、高収率のオンチップ・キャパシタ構造を提供するための方法及び構造が必要とされる。
【課題を解決するための手段】
【０００９】
本発明の態様は、これらの事項、並びに他の事項に取り組む。
半導体チップ上にマウントされる静電容量回路アセンブリ、及びこれを形成する方法が提供され、これは、第１のポートと第２のポートとの間に並列回路接続で複数の分岐キャパシタを含み、複数の並列分岐キャパシタは、少なくとも１つの金属酸化物シリコン・キャパシタと、垂直ネイティブ・キャパシタ及び金属−絶縁体−金属キャパシタを含む群から選択される少なくとも１つのキャパシタとを含む。
【００１０】
１つの態様において、複数の並列分岐キャパシタは、半導体チップに対して垂直構造配向を有し、金属酸化物シリコン・キャパシタは、垂直構造の底部に位置し、半導体チップ上に静電容量回路アセンブリのフットプリント領域を画定する。１つの態様において、複数の並列分岐キャパシタは、そのアセンブリのフットプリント領域を有する単一ＭＯＳキャパシタの静電容量密度値の約２分の１未満の複合静電容量密度値を定める。
【００１１】
別の態様において、複数の並列分岐キャパシタは、半導体チップの前工程の中に底部金属酸化物シリコン・キャパシタを含み、半導体チップの後工程の中に中間部垂直ネイティブ・キャパシタ及び上部金属−絶縁体−金属キャパシタを含む。１つの態様において、金属酸化物シリコン・キャパシタは、約４ｆＦ／ｕｍ２の静電容量密度を有し、垂直ネイティブ・キャパシタは、約２ｆＦ／ｕｍ２の静電容量密度を有し、金属−絶縁体−金属キャパシタは、約２ｆＦ／ｕｍ２の静電容量密度を有する。
【００１２】
別の態様において、中間部垂直ネイティブ・キャパシタは、複数の並列陰極プレートと交互に複数の並列陽極プレートを含む、複数の水平金属層を含む。垂直ネイティブ・キャパシタの並列陽極プレートのそれぞれは、第１のポートと、上部金属−絶縁体−金属キャパシタの陽極プレートと、底部金属酸化物シリコン・キャパシタの陽極ドレイン又はソースとに回路接続し、垂直ネイティブ・キャパシタの並列陰極プレートのそれぞれは、第２のポートと、上部金属−絶縁体−金属キャパシタの陰極プレートと、底部金属酸化物シリコン・キャパシタのゲートと、底部金属酸化物シリコン・キャパシタの陰極ドレイン又はソースとに回路接続する。
【００１３】
別の態様において、複数の垂直ネイティブ・キャパシタの水平金属層は、第１及び第２の複数の金属層をさらに含む。第１の下部並列金属層のそれぞれは、第１の金属層の垂直厚さを有し、その交互の陽極及び陰極プレートのそれぞれは、第１の水平幅を有し、第２の複数の上部並列金属層は、下部並列金属層の上方に並列に配置され、第２の上部並列金属層のそれぞれは、第２の金属層垂直厚さを有し、交互の陽極及び陰極プレートのそれぞれは、第２の水平幅を有する。別の態様において、第１の複数の垂直ネイティブ・キャパシタの下部金属層は、垂直ネイティブ・キャパシタの第１のキャパシタ構成要素を含み、第２の複数の垂直ネイティブ・キャパシタの上部金属層は、垂直ネイティブ・キャパシタの第２のキャパシタ構成要素を含み、垂直ネイティブ・キャパシタの静電容量は、垂直ネイティブ・キャパシタの第１のキャパシタ構成要素と並列な垂直ネイティブ・キャパシタの第２のキャパシタ構成要素との積である。
【００１４】
別の態様において、底部金属酸化物シリコン・キャパシタと、中間部垂直ネイティブ・キャパシタと、上部金属−絶縁体−金属キャパシタとは、半導体チップに対して垂直な非対称複合静電容量回路アセンブリを与えるように垂直に配列される。１つの態様において、底部金属酸化物シリコン・キャパシタは、金属酸化物シリコン・キャパシタと第１のポートとの間に配置された関連する第１のポートの寄生キャパシタ要素と、金属酸化物シリコン・キャパシタと第２のポートとの間に配置された関連する第２のポートの寄生キャパシタ要素とをさらに含み、中間部垂直ネイティブ・キャパシタは、垂直ネイティブ・キャパシタと第１のポートとの間に配置された関連する第１のポート寄生キャパシタ要素と、垂直ネイティブ・キャパシタと第２のポートとの間に配置された関連する第２のポートの寄生キャパシタ要素とをさらに含み、上部金属−絶縁体−金属キャパシタは、上部金属−絶縁体−金属キャパシタと第１のポートとの間に配置された関連する第１のポートの寄生キャパシタ要素と、上部金属−絶縁体−金属キャパシタと第２のポートとの間に配置された関連する第２のポートの寄生キャパシタ要素とをさらに含む。静電容量回路アセンブリは、金属酸化物シリコン・キャパシタの第１のポートの寄生キャパシタ要素と、垂直ネイティブ・キャパシタの第１のポートの寄生キャパシタ要素と、金属−絶縁体−金属キャパシタの第１のポートの寄生キャパシタ要素との合計に等しい総寄生静電容量を有する。
【発明を実施するための最良の形態】
【００１５】
さまざまな図は、本発明の特徴の完全な理解を助けることを意図するものであり、本発明の範囲を限定するものとして提示されるものではない。
【００１６】
図２は、従来技術のバイパス・キャパシタ構造２００を示し、ＭＯＳＣＡＰ２１０は、回路構造２０５に電力が供給される前に、電源２０１からのノイズのある電力信号２０２からＡＣノイズ信号２０３をバイパスするように構成される。バイパスＭＯＳＣＡＰ２１０は、ＡＣノイズ信号２０３を接地Ｇに流し、それにより、ノイズのないＤＣ電力信号２０４を回路２０５に供給する。また、ノイズのある電力信号２０２の電流のうちの一部も、ＭＯＳＣＡＰ２１０によってリーク２０６として失われる。
【００１７】
図３は、マルチキャパシタ回路素子３１０を備える本発明によるバイパス・キャパシタ構造３００を示し、マルチキャパシタ素子３１０は、ノイズのある電力信号３０２と接地Ｇとの間に並列に配置される３つのキャパシタ３１２、３１４及び３１６を含む。マルチキャパシタ素子３１０は、回路構造３０５に電力が供給される前に、電源３０１からのノイズのある電力信号３０２からＡＣノイズ信号３０３を接地Ｇにバイパスし、それにより、ノイズのないＤＣ電力信号３０４を回路３０５に供給する。ノイズのある電力信号３０２の電流の一部もまた、マルチキャパシタ素子３１０によってリーク３０７として失われる。
【００１８】
１つの態様において、マルチキャパシタ素子３１０は、従来技術の単一キャパシタ素子２１０よりも必要とする半導体チップの面積が小さく、そのため、比例的にチップ製造コストを低減させる。別の態様において、マルチキャパシタ素子３１０は、従来技術の単一キャパシタ素子２１０の電流リーク２０６に比べて、リークによって失われる電流３０７の量の低減をもたらし、そのため、従来技術の単一キャパシタ素子２１０と比較して構成要素のサイズに対しての性能収率（performance yield)が向上する。
【００１９】
１つの例において、マルチキャパシタ素子３１０は、金属−絶縁体−金属キャパシタ（ＣＭＩＭ）３１４及び垂直ネイティブ・キャパシタ（ＣＶＮＣＡＰ）３１６と並列に、ＭＯＳＣＡＰ又はＣＭＯＳ３１２を含む。これらの素子は、ここで説明しているような設計上の利点をもたらすが、他のキャパシタ構造を本発明で実施することができることは明らかである。１つの態様において、並列ＣＭＯＳ３１２／ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６素子３１０は、従来技術の単一ＣＭＯＳ素子２１０の約２分の１又はそれ以下のＣＭＯＳ３１２チップのフットプリントで、バイパス・キャパシタ機能を達成することができる。そしてさらに、並列ＣＭＯＳ３１２／ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６素子３１０がＣＭＯＳ３１２のフットプリントを超えない総フットプリントを有する垂直構造で構成される場合、並列ＣＭＯＳ３１２／ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６素子３１０全体のチップ・フットプリントもまた、従来技術の単一ＣＭＯＳ素子２１０のフットプリントの約２分の１又はそれ以下とすることができる。
【００２０】
別の態様において、素子３１０の垂直性に関係なく、並列ＣＭＯＳ３１２／ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６素子３１０の寄生リーク電流３０７の量は、従来技術の単一ＣＭＯＳ素子２１０のリーク電流２０６の量の約２分の１とすることができる。そのため、チップ面積関連では垂直構造３１０が好ましいことを示唆することができるが、他の実施形態（図示せず）は、水平オンチップ構造を有していてもよい。
【００２１】
ここで図４を参照すると、チップ上のＣＭＯＳ４００の平面図が示される。底部基材（図示せず）はシリコン層ＲＸ４０２で覆われ、その上に複数のソース４０４、ゲート４０８及びドレイン領域４０６が配置される。シリコン層ＲＸ４０２は、全長寸法ＬＲを有する。ポリシリコン・ゲート領域４０８のそれぞれは、共通の幅Ｌ１  ４１２及び共通の長さ４０８を有し、長さ４０８は、ＣＭＯＳ４００の有効幅Ｗ１  ４１４も定める。したがって、ＣＭＯＳ４００は、Ｗ１＊ＬＲによって定められる有効フットプリント領域を有する。
【００２２】
１つの態様において、単一ＣＭＯＳキャパシタの静電容量密度ＣＤＭＯＳは、式２によって定義することができる。
式２
ＣＤＭＯＳ＝ＣＭＯＳ／（Ｗ１＊Ｌ１＊ｎ）
ここで、ｎは、ゲート領域４０８の数である。
【００２３】
６５ナノメータ・ノード回路についての１つの例において、従来技術の単一ＭＯＳキャパシタ構造の静電容量密度ＣＤＭＯＳは、式２によって、１０ ｆＦ／ｕｍ２に等しいものとして求めることができる。しかし、実際の有効静電容量密度ＣＤＭＯＳ＿ＲＥＡＬは、式３によって、Ｗ１＊ＬＲによって定められる有効ＣＭＯＳ４００フットプリント領域の関数として定めることができる。
式３
ＣＤＭＯＳ＿ＲＥＡＬ＝ＣＭＯＳ／（Ｗ１＊ＬＲ）
【００２４】
したがって、ＣＭＯＳ４００の静電容量密度ＣＤＭＯＳが１０ ｆＦ／ｕｍ２である６５ナノメータ・ノード回路について、式３によって求められる実際の有効静電容量密度ＣＤＭＯＳ＿ＲＥＡＬは、４ ｆＦ／ｕｍ２である。
【００２５】
ここで図５を参照すると、チップ上のＭＩＭキャパシタ構造５００の平面図が示される。上部プレート５０２が底部プレート５０４よりも狭いフットプリント領域を有する幅Ｗ２  ５１０及び長さＬ２  ５１２の上部プレート５０２について、静電容量密度ＣＤＭＩＭは、式４に従って、上部プレート５０２のフットプリントの関数として定義することができる。
式４
ＣＤＭＩＭ＝ＣＭＩＭ／（Ｗ２＊Ｌ２）
【００２６】
したがって、６５ナノメータ・ノード回路についての１つの例において、ＭＩＭキャパシタ構造５００の静電容量密度ＣＤＭＩＭは、式４によって２ ｆＦ／ｕｍ２と求めることができる。
【００２７】
ここで図６を参照すると、ＶＮＣＡＰキャパシタ構造６００の斜視図が示される。キャパシタの全体の幅Ｗ３  ６０２及びキャパシタの全体の長さＬ３  ６０４に対して、静電容量密度ＣＤＶＮＣＡＰは、式５によって定義することができる。
式５
ＣＤＶＮＣＡＰ＝ＣＶＮＣＡＰ／（Ｗ３＊Ｌ３）
【００２８】
したがって、６５ナノメータ・ノード回路についての１つの例において、ＶＮＣＡＰキャパシタ構造６００の静電容量密度ＣＤＶＮＣＡＰは、式５によって２ｆＦ／ｕｍ２と求めることができる。
【００２９】
ここで図７を参照すると、上述の並列ＣＭＯＳ３１２／ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６素子３１０の実施形態の多層斜視図が示される。本例は、指定されたキャパシタ分類内の金属層の特定の数、並びに金属層全体の総数に関して説明されるが、本明細書に記載される発明は、この特定の実施形態に限定されないことが理解されるべきであり、本明細書の教示の範囲内でより多い又はより少ない金属層を実施することができることは容易に明らかであり、当業者は、異なる金属層の数及び組合せで代替的な実施形態を容易に形成することができる。ＣＭＯＳ３１２は、ＦＥＯＬキャパシタとして機能し、第１の固体基板７０２層と、ソース７０４、ドレイン７０６及びゲート領域７０８を含む第２のシリコン層７０３と、ソース７０４、ドレイン７０６及びゲート領域７０８のそれぞれの上に配置された個別の接触領域を含む第３の導電ポリシリコン・コンタクト層７０５とを備える。第４のＣＡ層７１２が、ポリシリコン・コンタクト７０５と、ＢＥＯＬのＣＭＩＭ３１４及びＣＶＮＣＡＰ３１６キャパシタ構造との間のコンタクト・インターフェースを提供する。
【００３０】
ＣＶＮＣＡＰ３１６は、漸進的に大きくなる金属層の３つのグループによって定められる。４つの金属層７１８（マルチキャパシタ素子３１０の底部から、それぞれ第１、第２、第３および第４の金属層であるＭ１からＭ４まで）である第１の底部グループ７１６は、絶縁体（又は誘電体）材料層７２０によってそれぞれ分離され、第１の金属層Ｍ１は、ポリシリコン・コンタクト層７１２と回路接続している。より大きい金属層７２６（それぞれ第５及び第６金属層であるＭ５およびＭ６）である第２の中間グループが、第１のグループの層７１６の上にマウントされ、誘電体材料層７２８によって互いに分離される。最後に、金属層７４２（それぞれ第７及び第８金属層であるＭ７及びＭ８）である第３の最も大きい上部グループが、第２の金属層グループ７２４の上にマウントされ、誘電体材料層７３４によって互いに分離される
【００３１】
別の態様において、３つのＣＶＮＣＡＰ金属レベル７１８、７２６及び７４２のそれぞれは、並列の「−」と符号付けされた金属プレート及び「＋」と符号付けされた金属プレートをさらに含む。より詳細には、ＣＶＮＣＡＰの第１のレベルの金属層Ｍ１からＭ４の７１８はさらに、それぞれ、「−」と符号付けされた複数の金属プレート８２２に対して、交互に水平に並列な関係で「＋」と符号付けされた複数の金属プレート８２０を含む。ＣＶＮＣＡＰの第２の中間レベルの金属層Ｍ５及びＭ６はさらに、それぞれ、「−」と符号付けされた複数の金属プレート８３２に対して、交互に水平に並列な関係で「＋」と符号付けされた複数の金属プレート８３０を含む。そして、ＣＶＮＣＡＰの第３の上部レベルの金属層Ｍ７及びＭ８は、それぞれ、「−」と符号付けされた複数の金属プレート８４２に対して、交互に水平に並列な関係で、「＋」と符号付けされた複数の金属プレート８４０を含む。
【００３２】
ＭＩＭＣＡＰ３１４も、ＢＥＯＬの一部であり、上部プレート７５２及び底部プレート７５４と、それらの間の誘電体７５６とを有し、ここで説明されるように、ＭＩＭＣＡＰ３１４はＣＶＮＣＡＰの上部金属層７４２と界接する。
【００３３】
図８は、回路ポートであるポート１  ８０１とポート２  ８０２の接続を含む、図７で説明されたようなマルチキャパシタ・チップ素子３１０の図を示す（明確にするために、ＣＶＮＣＡＰの中間金属層７２６及び誘電体層７２８は省略されている）。図８の素子３１０の簡略化された電気回路図が、図９に示される。図１０は、素子３１０のＣＶＮＣＡＰ３１６の別の斜視図であり、並列な金属プレート及び複合静電容量構造をさらに示し、図１１は、ＣＶＮＣＡＰ３１６の複合キャパシタ特性の電気回路図である。
【００３４】
確立された実施技法によれば、チップ・アセンブリのＢＥＯＬにおけるキャパシタは、設計静電容量と負の寄生容量が互いに直列に接続され、かつ正の寄生容量と並列に接続されるように、接続される。したがって、ポート１  ８０１は、ＭＯＳＣＡＰ３１２のゲート７０８、「−」と符号付けされたＣＶＮＣＡＰの第１のレベルの金属プレート８２２、「−」と符号付けされたＶＮＣＡＰの第２のレベルの金属プレート８３２、「−」と符号付けされたＣＶＮＣＡＰの第３の上部レベルの金属プレート８４２、及びＣＭＩＭの上部プレート７５２に電気的に接続される。ポート２  ８０２は、「＋」と符号付けされたＣＶＮＣＡＰの第１のレベルの金属プレート８２０、「＋」と符号付けされたＣＶＮＣＡＰの第２のレベルの金属プレート８３０、「＋」と符号付けされたＣＶＮＣＡＰの第３の上部レベルの金属板８４０、及びＣＭＩＭの底部プレート７５４に電気的に接続される。
【００３５】
図１０及び図１１に示されるように、１つの態様において、３つの発散的なサイズの（divergentlysized）ＣＶＮＣＡＰ３１６の底部７１６、中間部７２４及び上部７４０の金属層がそれぞれ、キャパシタ領域を定める。より詳細には、ＣＶＮＣＡＰ３１６の底部金属レベルＭ１からＭ４は共にキャパシタ領域８６０を定め、ＣＶＮＣＡＰ３１６の中間部金属レベルＭ５及びＭ６は共にキャパシタ領域８６２を定め、ＣＶＮＣＡＰ３１６の上部金属レベルＭ７及びＭ８は共にキャパシタ領域８６４を定める。そのため、ＣＶＮＣＡＰ素子３１６の静電容量値、及び寄生容量の性質は、並列なキャパシタ素子８６０、８６２及び８６４のそれである。
【００３６】
１つの態様において、並列回路配置内の２つの受動キャパシタ（ＣＭＩＭ３１４及びＣＶＮＣＡＰ３１６）及び１つの能動キャパシタ（ＣＭＯＳ３１２）は、ポート１  ８０１とポート２  ８０２との間で、それゆえＣＭＯＳ３１２／ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６素子３１０を組み込んだ回路内で、このように１つのオンチップ・キャパシタとして機能する。
【００３７】
別の態様において、ＣＭＯＳ３１２／ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６素子３１０は、ＢＥＯＬキャパシタ（ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６）とＦＥＯＬキャパシタ（ＣＭＯＳ３１２）との間に垂直接続を含み、他の従来技術構造よりもスペースを節約するという利点を与え、ＩＣ上の静電容量密度を単一ＣＭＯＳオンチップ・キャパシタの２倍に高め、それにより、製造コスト効率の改善をもたらす。
【００３８】
別の態様において、ＭＩＭキャパシタ３１４とＭＯＳキャパシタ３１２との間を接続するためにＣＶＮＣＡＰ３１６を用いることによって、他の従来技術よりも性能が高められる。１つの態様において、新規な寄生ブースト構造が、本発明による非対称キャパシタ配置によって達成される。
【００３９】
オンチップ・キャパシタ構造の設計においてよく知られているように、各オンチップ・キャパシタは、固有に２つの構成要素、すなわち、メイン・キャパシタ構造と、少なくとも１つの他のキャパシタ又は他の電気的に類似したな素子の近接を通じて形成される少なくとも１つの寄生キャパシタ構造とを含む。より詳細には、図１２は、ＣＭＯＳ３１２／ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６素子３１０の寄生容量特性を示す電気回路図を示す。寄生容量Ｃｐ１からＣｐ６（６０６から６１０）は、ポート１  ８０１及びポート２  ８０２の各々において有効に発生し、それゆえ、各メイン・キャパシタにたいして２つの寄生キャパシタＣｐが存在し、ここで、Ｃｐ１  ６０６及びＣｐ４  ６０７は、ＣＭＯＳキャパシタ３１２における寄生キャパシタであり、Ｃｐ２  ６０８及びＣｐ５  ６０９は、ＣＶＮＣＡＰキャパシタ３１６における寄生キャパシタであり、Ｃｐ３  ６１０及びＣｐ６  ６１１は、ＭＩＭＣＡＰキャパシタ３１４における寄生キャパシタである。
【００４０】
しかしながら、上述され、かつ添付の図面に示されるようなＣＭＯＳ３１２／ＣＭＩＭ３１４／ＣＶＮＣＡＰ３１６素子３１０の非対称な並列の垂直な構造のために、固有の寄生容量は低減される。より詳細には、素子３１０の総静電容量ＣＴＯＴＡＬ及び素子３１０の総寄生容量ＣＰＡＲは、以下の式の組６から誘導されることができる。
式の組６
ＣＴＯＴＡＬ＝ＣＭＯＳ／／ＣＶＮＣＡＰ／／ＶＭＩＭ／／ＶＰＡＲ
ＣＴＯＴＡＬ＝ＣＭＯＳ＋ＣＶＮＣＡＰ＋ＶＭＩＭ＋ＶＰＡＲ
ＣＰＡＲ＝Ｃｐ１＋Ｃｐ２＋Ｃｐ３
【００４１】
それゆえ、予期される寄生静電容量の２分の１までの設計リーク電流の低減が達成され、それにより、例えばチップ基板回路のアイドル・モードの際に、チップの電力消費の節減がもたらされる。
【００４２】
本発明の特定の実施形態を本明細書において説明してきたが、その範囲から逸脱することなく、変形がなされることができることが理解されるべきであり、そのような変形は本明細書に示された技術分野の当業者並びに他の技術分野業者にも明らかであろう。上記の材料は、ＶＮＣＡＰ及びＭＩＭＣＡＰキャパシタの製造に適した唯一の材料では決してなく、代替材料は当業者には容易に明らかであろう。
【図面の簡単な説明】
【００４３】
【図１】異なる従来技術のシリコン半導体チップのキャパシタ構造の電気配線図である。
【図２】従来技術のバイパス・キャパシタ構造の電気配線図である。
【図３】本発明によるバイパス・キャパシタ構造の電気配線図である。
【図４】本発明によるＭＯＳキャパシタの平面図である。
【図５】本発明によるＭＩＭキャパシタの平面図である。
【図６】本発明によるＶＮＣＡＰキャパシタの斜視図である。
【図７】本発明によるキャパシタ構造の斜視図である。
【図８】図７のキャパシタ構造の斜視図である。
【図９】図８のキャパシタ構造の電気回路図である。
【図１０】本発明によるＶＮＣＡＰ素子の斜視図である。
【図１１】図１０のＶＮＣＡＰの電気回路図である。
【図１２】本発明によるキャパシタ構造の電気回路図である。
【符号の説明】
【００４４】
１００、２００：バイパス・キャパシタ構造
１０１、２０１、３０１：電源
１０２、２０２、３０２：ノイズのある電力信号
１０３、２０３、３０３：ＡＣノイズ信号
１０４、２０４、３０４：ノイズのないＤＣ電力信号
１０５、２０５、３０５：回路構造
２０６、３０７：リーク電流
２１０：単一キャパシタ素子
３１０：マルチキャパシタ回路素子
３１２、４００：ＭＯＳＣＡＰ又はＣＭＯＳ
３１４、５００：金属−絶縁体−金属キャパシタ（ＣＭＩＭ）
３１６、６００：垂直ネイティブ・キャパシタ（ＣＶＮＣＡＰ）
７０４：ソース
７０６：ドレイン
７０８：ゲート
７１６、７２４、７４０：金属層グループ
７１８、７２６、７４２：金属層
７２０、７２８、７３４：誘電体材料層
７５２：上部プレート
７５４：底部プレート
７５６：誘電体
８０１：ポート１
８０２：ポート２
８６０、８６２、８６４：キャパシタ素子
６０６、６０７、６０８、６０９、６１０、６１１：寄生キャパシタ
【図１】
2009537972.tif 000003
【図２】
2009537972.tif 000004
【図３】
2009537972.tif 000005
【図４】
2009537972.tif 000006
【図５】
2009537972.tif 000007
【図６】
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【図７】
2009537972.tif 000009
【図８】
2009537972.tif 000010
【図９】
2009537972.tif 000011
【図１０】
2009537972.tif 000012
【図１１】
2009537972.tif 000013
【図１２】
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【手続補正書】
【提出日】平成21年3月18日(2009.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体チップ上にマウントされ、第１のポートと第２のポートとの間に並列回路接続で複数の分岐キャパシタを含む静電容量回路アセンブリであって、前記複数の並列分岐キャパシタが、少なくとも１つの金属酸化物シリコン・キャパシタと、垂直ネイティブ・キャパシタ及び金属−絶縁体−金属キャパシタを含む群から選択される少なくとも１つのキャパシタとを含む、静電容量回路アセンブリ。
【請求項２】
前記複数の並列分岐キャパシタは、前記半導体チップに対して垂直構造配向を有し、
前記少なくとも１つの金属酸化物シリコン・キャパシタは、前記垂直構造の底部に位置し、前記半導体チップ上に前記静電容量回路アセンブリのフットプリント領域を画定する、請求項１に記載の静電容量回路アセンブリ。
【請求項３】
前記複数の並列分岐キャパシタは、前記半導体チップの前工程の中に前記底部金属酸化物シリコン・キャパシタを含み、
前記半導体チップの後工程の中に中間部垂直ネイティブ・キャパシタを含み、
前記後工程の中に上部金属−絶縁体−金属キャパシタを含む、請求項２に記載の静電容量回路アセンブリ。
【請求項４】
前記複数の並列分岐キャパシタは、複合静電容量密度値を定め、前記複合静電容量密度値は、前記アセンブリのフットプリント領域を有する単一ＭＯＳキャパシタの予期される単一金属酸化物シリコン静電容量密度値の２分の１未満である、請求項３に記載の静電容量回路アセンブリ。
【請求項５】
前記中間部垂直ネイティブ・キャパシタは、複数の水平金属層を含み、前記水平金属層のそれぞれは、複数の並列陰極プレートと交互に複数の並列陽極プレートをさらに含み、
前記垂直ネイティブ・キャパシタの並列陽極プレートのそれぞれは、前記第１のポートと、上部金属−絶縁体−金属キャパシタの陽極プレートと、底部金属酸化物シリコン・キャパシタの陽極ドレイン又はソースとに回路接続し、
前記垂直ネイティブ・キャパシタの並列陰極プレートのそれぞれは、前記第２のポートと、上部金属−絶縁体−金属キャパシタの陰極プレートと、底部金属酸化物シリコン・キャパシタのゲートと、底部金属酸化物シリコン・キャパシタの陰極ドレイン又はソースとに回路接続する、請求項３に記載の静電容量回路アセンブリ。
【請求項６】
前記複数の垂直ネイティブ・キャパシタ水平金属層は、
第１の複数の下部並列金属層であって、それぞれが第１の金属層垂直厚さを有し、前記第１の複数の金属層のそれぞれは、第１の複数の交互の陽極及び陰極プレートを含み、前記第１の複数の交互の陽極及び陰極プレートのそれぞれは、第１の水平幅を有する、第１の複数の下部並列金属層と、
前記下部並列金属層の上方に並列に配置された第２の複数の上部並列金属層であって、前記第２の上部並列金属層のそれぞれは、第２の金属層垂直厚さを有し、前記第２の複数の金属層のそれぞれは、第２の複数の交互の陽極及び陰極プレートを備え、前記第２の複数の交互の陽極及び陰極プレートのそれぞれは、第２の水平幅を有する、第２の複数の上部並列金属層と、
をさらに含む、請求項５に記載の静電容量回路アセンブリ。
【請求項７】
前記垂直ネイティブ・キャパシタは、静電容量を有し、
前記垂直ネイティブ・キャパシタの第１の複数の下部金属層は、垂直ネイティブ・キャパシタの第１のキャパシタ構成要素を含み、
前記垂直ネイティブ・キャパシタの第２の複数の上部金属層は、垂直ネイティブ・キャパシタの第２のキャパシタ構成要素を含み、
前記垂直ネイティブ・キャパシタの静電容量は、前記垂直ネイティブ・キャパシタの第１のキャパシタ構成要素と前記並列な垂直ネイティブ・キャパシタの第２のキャパシタ構成要素との積である、請求項６に記載の静電容量回路アセンブリ。
【請求項８】
前記底部金属酸化物シリコン・キャパシタと、前記中間部垂直ネイティブ・キャパシタと、前記上部金属−絶縁体−金属キャパシタとが、前記半導体チップに対して垂直な非対称複合静電容量回路アセンブリを与えるように垂直に配列される、請求項５に記載の静電容量回路アセンブリ。
【請求項９】
前記底部金属酸化物シリコン・キャパシタは、該金属酸化物シリコン・キャパシタと前記第１のポートとの間に配置された関連する第１のポートの寄生キャパシタ要素と、該金属酸化物シリコン・キャパシタと前記第２のポートとの間に配置された関連する第２のポートの寄生キャパシタ要素とをさらに含み、
前記中間部垂直ネイティブ・キャパシタは、該垂直ネイティブ・キャパシタと前記第１のポートとの間に配置された関連する第１のポートの寄生キャパシタ要素と、該垂直ネイティブ・キャパシタと前記第２のポートとの間に配置された関連する第２のポートの寄生キャパシタ要素とをさらに含み、
前記上部金属−絶縁体−金属キャパシタは、該上部金属−絶縁体−金属キャパシタと前記第１のポートとの間に配置された関連する第１のポートの寄生キャパシタ要素と、該上部金属−絶縁体−金属キャパシタと前記第２のポートとの間に配置された関連する第２のポートの寄生キャパシタ要素とをさらに含み、
前記静電容量回路アセンブリは、前記金属酸化物シリコン・キャパシタの第１のポートの寄生キャパシタ要素と、前記垂直ネイティブ・キャパシタの第１のポートの寄生キャパシタ要素と、前記金属−絶縁体−金属キャパシタの第１のポートの寄生キャパシタ要素との合計に等しい総寄生静電容量を有する、請求項８に記載の静電容量回路アセンブリ。
【請求項１０】
複合静電容量回路アセンブリを提供する方法であって、第１のポートと第２のポートとの間の並列回路内に複数の分岐キャパシタを接続するステップを含み、
前記複数の並列分岐キャパシタは、少なくとも１つの金属酸化物シリコン・キャパシタと、垂直ネイティブ・キャパシタ及び金属−絶縁体−金属キャパシタを含む群から選択される少なくとも１つのキャパシタとを含む、方法。
【請求項１１】
前記半導体チップに対して垂直な構造に前記複数の並列分岐キャパシタを配向するステップをさらに含み、
前記少なくとも１つの金属酸化物シリコン・キャパシタは、垂直構造の底部に位置し、前記半導体チップ上に前記静電容量回路アセンブリのフットプリント領域を画定する、請求項１０に記載の方法。
【請求項１２】
前記底部金属酸化物シリコン・キャパシタを前記半導体チップの前工程の中に配置するステップと、
中間部垂直ネイティブ・キャパシタを前記半導体チップの後工程の中に配置するステップと、
上部金属−絶縁体−金属キャパシタを後工程の中に配置するステップと
をさらに含む、請求項１１に記載の方法。
【国際調査報告】
2009537972.tif 000015
2009537972.tif 000016
2009537972.tif 000017