(57)【要約】  エピタキシャル層を含まない基板においてさまざまな半導体装置を製造するために全低温プロセスが用いられる。装置は分離されていないラテラルＤＭＯＳ、分離されていない拡張されたドレインまたはドリフトされたＭＯＳ装置、ラテラルトレンチＤＭＯＳ、分離されたラテラルＤＭＯＳ、ＪＦＥＴおよび空乏モード装置、ならびにＰ−Ｎダイオードクランプおよびレクチファイヤおよび接合端子を含む。プロセスが高温処理の必要をなくし、「注入されたままの」ドーパントプロファイルを使用するので、残りの装置を生成するのに使用されるプロセスを変更する必要なしに、装置がＩＣに加えられたり省略されたりすることを可能にするモジュール式アーキテクチャを構成する。
2009539259.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板においてラテラルＤＭＯＳトランジスタを製造するプロセスであって、基板は第１の導電型であってエピタキシャル層を含まず、前記プロセスは、
基板の表面でフィールド酸化膜層を形成するステップと、
フィールド酸化膜層から横方向に離れて間隔を置かれた基板の表面に第１のマスク層を形成するステップと、
第２の導電型のコンフォーマルなドリフト領域を形成するために、基板に対して第２の導電型のドーパントを注入するステップとを含み、ドリフト領域は、フィールド酸化膜層の第１の縁部の近くの領域に第１のより深い部分と、フィールド酸化膜層の第２の縁部の近くの領域に第２のより深い部分と、フィールド酸化膜層の下のより浅い部分とを有し、さらに
ドリフト領域の第１および第２のより深い部分とドリフト領域の第１のより深い部分に隣接した基板の領域との上に第２のマスク層を形成するステップと、
ボディ領域を形成するために第１の導電型のドーパントを注入するステップと、
ドリフト領域の第１のより深い部分の上、およびボディ領域とドリフト領域の第１のより深い部分との間の基板の領域の上に、ゲート誘電体層を形成するステップと、
ゲート誘電体層の上にゲートを形成するステップとを含む、プロセス。
【請求項２】
コンフォーマルなドリフト領域において第２のウェルを形成するために第２の導電型のドーパントを注入するステップをさらに含む、請求項１に記載のプロセス。
【請求項３】
ゲート誘電体層およびフィールド酸化膜層の部分の上にゲートを形成するステップをさらに含む、請求項１に記載のプロセス。
【請求項４】
第１の導電型の半導体基板に形成されたラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
基板の表面にフィールド酸化膜層を含み、フィールド酸化膜層は第１および第２の縁部を含み、さらに
フィールド酸化膜領域の下層にあってフィールド酸化膜領域の両縁部を越えて延在する第２の導電型のコンフォーマルなドリフト領域を含み、ドリフト領域は、フィールド酸化膜領域の下に浅い部分と、フィールド酸化膜領域の第１の縁部に隣接した第１の深い部分と、フィールド酸化膜領域の第２の縁部に隣接した第２の深い部分とを含み、深い部分は浅い部分よりも基板に対してより深く延在し、さらに
ドリフト領域の第１の深い部分に隣接した基板の表面に隣接して位置する第１の導電型のボディ領域と、
ボディ領域内で基板の表面に隣接して形成される第２の導電型のソース領域とを含み、ソース領域はチャネル領域によってドリフト領域の第１の深い部分から離されており、さらに
チャネル領域に重なるゲート誘電体層およびゲートと、
基板の表面に隣接する第２の導電型のドレイン領域とを含み、ドレイン領域の少なくとも一部はドリフト領域の第２の深い部分に位置する、ラテラルＤＭＯＳ装置。
【請求項５】
ドリフト領域は異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項４に記載のラテラルＤＭＯＳ装置。
【請求項６】
基板においてより深いドーパント領域のドーピング濃度が、基板においてより浅いドーパント領域のドーピング濃度よりも高い、請求項５に記載のラテラルＤＭＯＳ装置。
【請求項７】
ボディ領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求
項４に記載のラテラルＤＭＯＳ装置。
【請求項８】
基板においてより深いドーパント領域のドーピング濃度が、基板においてより浅いドーパント領域のドーピング濃度よりも高い、請求項７に記載のラテラルＤＭＯＳ装置。
【請求項９】
ドレイン領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項４に記載のラテラルＤＭＯＳ装置。
【請求項１０】
基板においてより深いドーパント領域のドーピング濃度が、基板においてより浅いドーパント領域のドーピング濃度よりも高い、請求項９に記載のラテラルＤＭＯＳ装置。
【請求項１１】
フィールド酸化膜層の中央の開口部にドレイン領域が形成され、ソース領域およびボディ領域がフィールド酸化膜層を横方向に囲む、請求項４に記載のラテラルＤＭＯＳ装置。
【請求項１２】
第１の導電型の半導体基板に形成されたラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
第２の導電型のドリフト領域を含み、ドリフト領域は異なるエネルギで注入された垂直の一連のドーパント領域を含み、さらに
基板の表面に隣接し、ドリフト領域に隣接する、第１の導電型のボディ領域と、
ボディ領域内の基板の表面に隣接して形成される第２の導電型のソース領域とを含み、ソース領域はチャネル領域によってドリフト領域から離されており、さらに
チャネル領域に重なるゲート誘電体層およびゲートと、
基板の表面に隣接して位置し、ドリフト領域の一部によってチャネル領域から離された第２の導電型のドレイン領域とを含む、ラテラルＤＭＯＳ装置。
【請求項１３】
基板においてより深いドーパント領域のドーピング濃度が、基板においてより浅いドーパント領域のドーピング濃度よりも高い、請求項１２に記載のラテラルＤＭＯＳ装置。
【請求項１４】
ドリフト領域の底部接合は平坦である、請求項１２に記載のラテラルＤＭＯＳ装置。
【請求項１５】
ボディ領域は異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項１２に記載のラテラルＤＭＯＳ装置。
【請求項１６】
ボディ領域内では、基板においてより深いドーパント領域のドーピング濃度が基板においてより浅いドーパント領域のドーピング濃度よりも高い、請求項１５に記載のラテラルＤＭＯＳ装置。
【請求項１７】
第１の導電型の基板の半導体基板に形成されたラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
第２の導電型のドリフト領域と、
基板の表面に隣接し、ドリフト領域に隣接して位置する、第１の導電型のボディ領域と、
ボディ領域内の基板の表面に隣接して形成される第２の導電型のソース領域とを含み、ソース領域はチャネル領域によってドリフト領域から離されており、さらに
チャネル領域に重なるゲート誘電体層およびゲートと、
ドリフト領域および基板の表面に隣接して位置する第２の導電型のドレイン領域と、
ドレイン領域の下に位置する第１の導電率の深い領域とを含み、深い領域は基板のドーピング濃度よりも高いドーピング濃度を有する、ラテラルＤＭＯＳ装置。
【請求項１８】
第１の導電型の深い領域は、異なるエネルギで注入された垂直の一連のドーパント領域
を含む、請求項１７に記載のラテラルＤＭＯＳ装置。
【請求項１９】
深い領域内では、基板においてより深いドーパント領域のドーピング濃度が、基板においてより浅いドーパント領域のドーピング濃度よりも高い、請求項１８に記載のラテラルＤＭＯＳ装置。
【請求項２０】
ボディ領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項１７に記載のラテラルＤＭＯＳ装置。
【請求項２１】
ボディ領域内では、基板においてより深いドーパント領域のドーピング濃度が、基板においてより浅いドーパント領域のドーピング濃度よりも高い、請求項２０に記載のラテラルＤＭＯＳ装置。
【請求項２２】
基板の表面にフィールド酸化膜層をさらに含み、フィールド酸化膜層は第１および第２の縁部を有し、
ドリフト領域はフィールド酸化膜領域にコンフォーマルであってその下部にあり、ドリフト領域はフィールド酸化膜領域の両縁部を越えて延在し、ドリフト領域は、フィールド酸化膜領域の下に浅い部分と、フィールド酸化膜領域の第１の縁部に隣接した第１の深い部分と、フィールド酸化膜領域の第２の縁部に隣接した第２の深い部分とを含み、深い部分は浅い部分よりも基板により深く延在する、請求項１７に記載のラテラルＤＭＯＳ装置。
【請求項２３】
ドリフト領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項２２に記載のラテラルＤＭＯＳ装置。
【請求項２４】
基板においてより深いドーパント領域のドーピング濃度が、基板においてより浅いドーパント領域のドーピング濃度よりも高い、請求項２３に記載のラテラルＤＭＯＳ装置。
【請求項２５】
拡張されたドレインＭＯＳＦＥＴであって、
半導体基板の表面に形成されるフィールド酸化膜層を含み、開口部がフィールド酸化膜に形成され、開口部はフィールド酸化膜層の両縁部によって境界付けされ、さらに
基板に形成される第１の導電型のウェルを含み、ウェルは少なくとも２つの注入されたドーパント領域を含み、ドーパント領域の少なくとも１つはカップ形状であってフィールド酸化膜層の開口部の下に延在し、さらに
下記の領域が前記ウェルに形成され、
基板の表面に隣接して位置した第２の導電型のドレイン領域と、
基板の表面およびドレイン領域に隣接して位置する第２の導電型のドリフト領域とを含み、ドリフト領域のドーピング濃度はドレイン領域のドーピング濃度よりも低く、さらに
基板の表面に隣接する第２の導電率のソース領域を含み、ソース領域はチャネル領域によってドリフト領域から離されており、
チャネル領域の上のゲート誘電体層と、
ゲート誘電体層の上のゲートとを含む、拡張されたドレインＭＯＳＦＥＴ。
【請求項２６】
カップ形状のドーパント領域は、カップ形状のドーパント領域の上に位置する少なくとも１つのドーパント領域のドーピング濃度よりも高いドーピング濃度を有する、請求項２５に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項２７】
ドレイン領域は横方向にチャネル領域に囲まれる、請求項２５に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項２８】
ドレイン領域より下に位置する第２の導電型の領域をさらに含み、第２の導電率の領域はドリフト領域よりも基板により深く延在する、請求項２５に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項２９】
基板は第２の導電型である、請求項２５に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項３０】
基板は第１の導電型である、請求項２５に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項３１】
半導体基板に形成される拡張されたドレインＭＯＳＦＥＴであって、基板はエピタキシャル層を含まず、前記ＭＯＳＦＥＴは、
基板の表面に形成されたフィールド酸化膜層を含み、開口部がフィールド酸化膜層に形成され、さらに
基板に形成されたコンフォーマルなウェルを含み、ウェルはフィールド酸化膜領域の下に浅い部分を含み、フィールド酸化膜層の開口部の下に深い部分を含み、深い部分は浅い部分よりも基板により深く延在し、さらに
ウェルにおける基板の表面に隣接した第１の導電型のボディ領域と、
ボディ領域内の基板の表面に隣接した第２の導電型のソース領域と、
ウェルにおける基板の表面に隣接した第２の導電型のドレイン領域と、
ウェルにおける基板の表面に重なるゲートおよびゲート誘電体層とを含み、ゲートはチャネル領域に重なり、さらに
ドレインからチャネル領域まで横方向に延在する第２の導電型の第１のドレイン拡張部と、
ドレインからフィールド酸化膜層の開口部の縁部まで横方向に延在する第２の導電型の第２のドレイン拡張部とを含み、
第１のドレイン拡張部の長さは第２のドレイン拡張の長さとは異なる、拡張されたドレインＭＯＳＦＥＴ。
【請求項３２】
ソース領域からチャネル領域まで横方向に延在する第２の導電型のソース拡張部をさらに含む、請求項３１に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項３３】
基板は第２の導電型であり、ウェルは第１の導電型である、請求項３１に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項３４】
ウェルは、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項３３に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項３５】
ドレイン領域より下のウェル内に第１の導電型の高濃度ドープした領域をさらに含み、高濃度ドープした領域は高濃度ドープした領域を囲むウェルの部分のドーピング濃度よりも高いドーピング濃度を有する、請求項３４に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項３６】
基板およびウェルは第１の導電型である、請求項３１に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項３７】
ウェルは、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項３６に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項３８】
ドレイン領域より下のウェル内に第２の導電型の高濃度ドープした領域をさらに含み、高濃度ドープした領域は高濃度ドープした領域を囲むウェルの部分のドーピング濃度よりも高いドーピング濃度を有する、請求項３７に記載の拡張されたドレインＭＯＳＦＥＴ。
【請求項３９】
第１の導電型の半導体基板に形成されたラテラルトレンチＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
基板の表面で形成されたフィールド酸化膜層を含み、フィールド酸化膜層は第１および第２の開口部を有し、さらに
基板に形成されたトレンチを含み、トレンチはフィールド酸化膜層の第１の開口部において基板の表面から下向きに延在し、トレンチはゲートおよびゲート誘電体層を包含し、さらに
フィールド酸化膜層の第１の開口部におけるトレンチに隣接して形成された第１の導電型のボディ領域と、
基板の表面およびフィールド酸化膜層の第１の開口部におけるトレンチに隣接したボディ領域内に形成された第２の導電率のソース領域と、
フィールド酸化膜層の第２の開口部における基板の表面に隣接して形成された第２の導電型のドレイン領域と、
トレンチ、ボディ領域およびドレイン領域に当接する第２の導電型のコンフォーマルなドリフト領域とを含み、ドリフト領域は、フィールド酸化膜層の第１および第２の開口部より下にそれぞれ第１および第２の深い部分を含み、フィールド酸化膜層より下に浅い部分を含み、深い部分は浅い部分よりも基板により深く延在する、ラテラルトレンチＤＭＯＳ装置。
【請求項４０】
ドレイン領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項３９に記載のラテラルトレンチＤＭＯＳ装置。
【請求項４１】
ドレイン領域はコンフォーマルであって、フィールド酸化膜層の第２の開口部に隣接するフィールド酸化膜層の部分の下に横方向に延在し、ドレイン領域はフィールド酸化膜層の第２の開口部の下の深い部分と、フィールド酸化膜層の部分の下の浅い部分とを含み、深い部分は浅い部分よりも基板により深く延在する、請求項４０に記載のラテラルトレンチＤＭＯＳ装置。
【請求項４２】
ボディ領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項３９に記載のラテラルトレンチＤＭＯＳ装置。
【請求項４３】
ドリフト領域は、前記ドレイン領域の前記ボディ領域とは反対側に終端部分を含む、請求項３９に記載のラテラルトレンチＤＭＯＳ装置。
【請求項４４】
ソース領域の各々およびボディ領域は、トレンチに沿った複数のより広い部分を含み、ソース領域のより広い部分はボディ領域のより広い部分と交互である、請求項３９に記載のラテラルトレンチＤＭＯＳ装置。
【請求項４５】
第１の導電型の基板の半導体基板に形成されるラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
基板の表面に隣接して形成された第１の導電型のボディ領域と、
ボディ領域内で基板の表面に隣接して形成される第２の導電型のソース領域と、
基板のチャネル領域に重なるゲートおよびゲート誘電体層と、
基板の表面に隣接し、ボディ領域から横方向に間隔を置かれて形成された第２の導電型のドレイン領域とを含み、チャネル領域はドレイン領域およびソース領域の間に位置し、さらに
ボディ領域、チャネル領域、およびドレイン領域の下に横方向に延在する第２の導電型の分離層を含み、分離層は基板の表面より下に上部境界を有し、
ボディ領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、ラテラルトレンチＤＭＯＳ装置。
【請求項４６】
ドレイン領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項４５に記載のラテラルＤＭＯＳ装置。
【請求項４７】
ドレイン領域とボディ領域との間の領域の基板の表面にさらにフィールド酸化膜層を含む、請求項４５に記載のラテラルＤＭＯＳ装置。
【請求項４８】
ドレイン領域はコンフォーマルであって、フィールド酸化膜層の部分の下で横方向に延在し、ドレイン領域は、フィールド酸化膜層の部分の下の浅い部分と、フィールド酸化膜層の下ではない場所の深い部分とを含み、深い部分は浅い部分よりも基板により深く延在する、請求項４７に記載のラテラルＤＭＯＳ装置。
【請求項４９】
ドレイン領域とチャネル領域との間に位置する第２の導電型のコンフォーマルなドリフト領域をさらに含み、ドリフト領域はフィールド酸化膜層の部分の下に浅い部分と、フィールド酸化膜層の下ではない場所に深い部分とを含み、深い部分は浅い部分よりも基板により深く延在する、請求項４７に記載のラテラルＤＭＯＳ装置。
【請求項５０】
分離層はコンフォーマルであって、分離層は、ドレイン領域の下に第１の深い部分、ボディ領域の下に第２の深い部分、およびフィールド酸化膜層の下に浅い部分を含み、第１および第２の深い部分は浅い部分よりも基板により深く延在する、請求項４７に記載のラテラルＤＭＯＳ装置。
【請求項５１】
ゲートはフィールド酸化膜層の縁部の上に階段状に上がっている、請求項５０に記載のラテラルＤＭＯＳ装置。
【請求項５２】
第１の導電型の基板の半導体基板に形成されるたラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
基板の表面に隣接して形成された第１の導電型のボディ領域を含み、ボディ領域は異なるエネルギで注入された垂直の一連のドーパント領域を含み、
ボディ領域内で基板の表面に隣接して形成される第２の導電型のソース領域と、
基板の表面に隣接した第２の導電型のドレイン領域と、
基板の表面の上のゲートおよびゲート誘電体層とを含み、ゲートは基板のチャネル領域に重なり、チャネル領域はドレイン領域およびソース領域の間に位置し、さらに
チャネル領域に向かう方向にドレイン領域から延在する第１のドリフト領域と、
チャネル領域から離れる方向にドレイン領域から延在する第２のドリフト領域と、
ボディ領域およびドレイン領域より下の基板に沈んだ第２の導電型の注入された分離領域とを含む、ラテラルＤＭＯＳ装置。
【請求項５３】
ドレイン領域が異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項５２に記載のラテラルＤＭＯＳ装置。
【請求項５４】
第１の導電型の基板の半導体基板に形成されるＪＦＥＴ装置であって、基板はエピタキシャル層を含まず、前記装置は、
第２の導電型のウェルと、
ウェルにおける基板の表面に隣接した第２の導電型のドレイン領域と、
ウェルにおける基板の表面に隣接した第２の導電型のソース領域とを含み、ソース領域はドレイン領域から横方向に間隔を置かれ、
ウェルにおける基板の表面に隣接した第１の導電型のゲート領域を含み、ゲート領域はソース領域とドレイン領域との間に位置し、さらに
ゲート領域の底部とウェルの底部との間に位置したチャネル領域を含み、
ウェルは、異なるエネルギで注入された垂直の一連のドーパント領域を含む、ラテラルＤＭＯＳ装置。
【請求項５５】
ドレイン領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項５４に記載のＪＦＥＴ装置。
【請求項５６】
ゲート領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項５４に記載のＪＦＥＴ装置。
【請求項５７】
バックグラウンドドーピング濃度を備えた第１の導電型の基板の半導体基板に形成された空乏モードＭＯＳＦＥＴであって、基板はエピタキシャル層を含まず、前記ＭＯＳＦＥＴは、
基板の表面に隣接した第２の導電型のソース領域と、
基板の表面に隣接した第２の導電型のドレイン領域とを含み、ソース領域から離れて横方向に間隔を置かれ、さらに
基板のチャネル領域に重なるゲートおよびゲートの誘電体層を含み、チャネル領域はソース領域およびドレイン領域の間に位置し、
チャネル領域のドーピング濃度はバックグラウンドドーピング濃度である、空乏モードＭＯＳＦＥＴ。
【請求項５８】
第２の導電型のドリフト領域をさらに含み、ドリフト領域はドレイン領域およびチャネル領域を接続するために横方向に延在する、請求項５７に記載の空乏モードＭＯＳＦＥＴ。
【請求項５９】
基板の表面にさらにフィールド酸化膜層を含み、ドリフト領域は、フィールド酸化膜層より下のドリフトの第１の部分がフィールド酸化膜層の下にはないドリフト領域の第２の部分よりも浅いように、フィールド酸化膜層にコンフォーマルである、請求項５８に記載の空乏モードＭＯＳＦＥＴ。
【請求項６０】
ドリフト領域の第２の部分はチャネル領域に当接する、請求項５９に記載の空乏モードＭＯＳＦＥＴ。
【請求項６１】
フィールド酸化膜層はドレイン領域に当接する、請求項６０に記載の空乏モードＭＯＳＦＥＴ。
【請求項６２】
ドレイン領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項６１に記載の空乏モードＭＯＳＦＥＴ。
【請求項６３】
第１の導電型の注入されたパンチスルー予防領域をさらに含み、パンチスルー予防領域はバックグラウンドドーピング濃度よりも高いドーピング濃度を有し、かつソース領域より下の基板に埋込まれている、請求項５７に記載の空乏モードＭＯＳＦＥＴ。
【請求項６４】
パンチスルー予防領域はチャネル領域より下の場所まで延在する、請求項６３に記載の空乏モードＭＯＳＦＥＴ。
【請求項６５】
パンチスルー予防領域はドリフト領域より下の場所まで延在する、請求項６４に記載の空乏モードＭＯＳＦＥＴ。
【請求項６６】
パンチスルー予防領域はチャネル領域より下の場所まで延在しない、請求項６３に記載の空乏モードＭＯＳＦＥＴ。
【請求項６７】
第２の導電型の注入された分離層をさらに含み、分離層はソース領域、チャネル領域およびドレイン領域より下の基板に埋込まれ、分離層は基板の表面より下に上部境界を有する、請求項５７に記載の空乏モードＭＯＳＦＥＴ。
【請求項６８】
Ｐ−型半導体基板に形成されたダイオードであって、基板はエピタキシャル層を含まず、前記ダイオードは、
基板の表面に隣接したＮ−型カソード層と、
カソード層より下でこれに隣接するＰ−型アノード領域と、
アノード領域より下の基板に埋込まれたＮ−型の注入された分離領域とを含む、ダイオード。
【請求項６９】
アノード領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含み、アノード領域の垂直のドーピングプロファイルはレトログレードしている、請求項６８に記載のダイオード。
【請求項７０】
基板の表面から下向きに延在して分離領域と統合されるＮ−型サイドウォールをさらに含む、請求項６８に記載のダイオード。
【請求項７１】
Ｎ−型サイドウォールは、異なるエネルギで注入された垂直の一連のドーパント領域を含む、請求項７０に記載のダイオード。
【請求項７２】
第１の導電型の半導体基板における縁部終端領域であって、基板はエピタキシャル層を含まず、縁部終端領域は、
基板に埋込まれた第２の導電型の注入された分離層を含み、分離層は基板の表面より下に上部境界を有し、
基板の表面から下向きに延在し、注入された分離層と統合される第２の導電型のサイドウォールウェルとを含み、分離層およびサイドウォールウェルはともに基板の分離されたポケットを形成する、縁部終端領域。
【請求項７３】
分離されたポケットの外部に位置し、サイドウォールウェルから横方向に間隔を置かれた基板の表面に隣接した第１の導電型の基板リングと、
基板の表面に重なる層間誘導体と、
層間誘導体の第１の開口部を通してサイドウォールウェルと電気的な接触をする第１の金属コンタクトとを含み、第１の金属コンタクトは層間誘導体の表面上の基板リングに向かって横方向に延在する第１のフィールドプレート部分を含み、さらに
基板リングと電気的にコンタクトする第２の金属コンタクトを含み、第２の金属コンタクトは層間誘導体の表面でサイドウォールウェルに向かって横方向に延在する第２のフィールドプレート部分をさらに含む、請求項７２に記載の縁部終端領域。
【請求項７４】
基板の表面およびサイドウォールウェルに隣接し、基板リングの方向に向かって延在する第２の導電型の領域をさらに含む、請求項７３に記載の終端領域。
【請求項７５】
層間誘導体の下の基板の表面にフィールド酸化膜層をさらに含み、フィールド酸化膜層はサイドウォールウェルと基板リングと間の領域の分離されたポケットの外部に位置する、請求項７３に記載の終端領域。
【請求項７６】
サイドウォールウェルは、異なるエネルギで注入された垂直の一連のドーパント領域を含み、Ｎ−ウェルサイドウォールの垂直のドーピングプロファイルはレトログレードしている、請求項７５に記載の終端領域。
【請求項７７】
サイドウォールウェルはフィールド酸化膜層の部分の下で横方向に延在する、請求項７６に記載の終端領域。
【請求項７８】
フィールド酸化膜層と層間誘導体との間に第３の導電フィールドプレートをさらに含む、請求項７７に記載の終端領域。
【請求項７９】
フィールド酸化膜層と層間誘導体との間に第４の導電フィールドプレートをさらに含み、第３のフィールドプレートは第１の金属コンタクトの第１のフィールドプレート部分の下部にあり、第４のフィールドプレートは第２の金属コンタクトの第２のフィールドプレート部分の下部にある、請求項７８に記載の終端領域。
【請求項８０】
第３および第４のフィールドプレートの各々はポリシリコンを含む、請求項７９に記載の終端領域。
【請求項８１】
基板の表面およびサイドウォールウェルに隣接し、基板リングに向かう方向に延在する、第２の導電型の領域をさらに含む、請求項７７に記載の終端領域。
【請求項８２】
サイドウォールウェルの上の基板の表面上の第２の酸化膜層と、
第２の酸化膜層上であってフィールド酸化膜層の縁部の上に階段状に上っている第３の導電性フィールドプレートとをさらに含む、請求項７５に記載の終端領域。
【請求項８３】
層間誘電体の下の基板の表面にさらにフィールド酸化膜層を含み、フィールド酸化膜層は基板リングに隣接して位置し、サイドウォールウェルに向かう距離の一部を拡張する、請求項７３に記載の終端領域。
【請求項８４】
基板の表面およびサイドウォールウェルに隣接して基板リングに向かう方向に延在する第２の導電型の領域をさらに含み、この領域は、フィールド酸化膜層にコンフォーマルであってフィールド酸化膜層の下の浅い部分とフィールド酸化膜層の下ではない深い部分とを含む、請求項８３に記載の終端領域。
【請求項８５】
基板の表面に隣接し、フィールド酸化膜層からサイドウォールウェルまで延在する、第２の導電型の領域をさらに含む、請求項８３に記載の終端領域。
【請求項８６】
分離層は基板リングの方向にサイドウォールウェルから横方向に延在する、請求項７３に記載の終端領域。
【請求項８７】
層間誘電体の下の基板の表面にさらにフィールド酸化膜層を含み、フィールド酸化膜層は基板リングに隣接して位置し、サイドウォールウェルに向かう距離の一部を拡張する、請求項８６に記載の終端領域。
【請求項８８】
分離層の縁部がフィールド酸化膜層の縁部の下層にある、請求項８７に記載の終端領域。
【請求項８９】
分離層はフィールド酸化膜層の下に延在してこれにコンフォーマルであり、分離層はフィールド酸化膜層の下の浅い部分と、フィールド酸化膜層の下ではない場所に深い部分とを含む、請求項８７に記載に記載の終端領域。
【請求項９０】
基板の表面に隣接し、フィールド酸化膜層からサイドウォールウェルまで延在する、第２の導電型の領域をさらに含む、請求項８７に記載の終端領域。
【請求項９１】
基板リング、およびサイドウォールウェルの方向に延在する基板の表面に隣接した第１の導電型のドリフト領域をさらに含む、請求項８６に記載の終端領域。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
この出願は、２００２年９月２９日に出願された出願番号第１０／２６２，５６７号、現在の米国特許第６，８５５，９８５号に関連し、引用によってその全体が本願明細書に援用される。
【背景技術】
【０００２】
発明の技術分野
この発明は半導体チップ製造に関し、特に、高圧および低圧バイポーラ、ＣＯＭＳ、ＤＭＯＳトランジスタならびに受動素子を、半導体チップにおいて、高温製造処理ステップの必要なしにモノリシックに製造し、統合し、電気的に分離するための方法に関する。
【０００３】
発明の背景技術
半導体集積回路（ＩＣ）チップの製造では、チップの表面上に形成される装置を、特にこれらの構成要素が異なる電圧で作動する場合、電気的に分離することがしばしば必要である。このような完全な電気分離は、バイポーラ接合トランジスタおよびさまざまなパワーＤＭＯＳトランジスタを含む金属酸化物半導体（ＭＯＳ）トランジスタを含む一定の型のトランジスタを統合するのに必要である。完全な分離は、ＣＭＯＳ制御回路が動作中に基板電位よりも十分高い電位にフロートすることを可能にするためにも必要である。
【０００４】
完全な分離は、アナログ集積回路、パワー集積回路および混合信号集積回路の製造において特に重要である。多くの回路および応用例では、高圧装置の製造はその分離の電気特性を劣化させてはならず、その分離の製造ステップは高圧装置の特性を悪い方向に変えてはならないことに留意しつつ、分離された高圧装置と分離されていない高圧装置との両方を他の分離された構成要素と同じチップ上で統合することが必要とされるか、または望まれる。そのさまざまなやり方がある。
【０００５】
Ｐ−型基板材料に製造された従来のＣＭＯＳは、ＮＭＯＳトランジスタのボディ（バックゲート）を形成するすべてのＰ−型ウェルが、基板電位、典型的には最も負のオンチップ電位に短絡されるので、その装置の完全な分離を促進しない。エピタキシャル接合分離すなわちｅｐｉ−ＪＩは、実現に高温プロセスを必要とする、深いＰ−型シリコン基板の上に成長し、Ｐ−型分離拡散によって電気的に分離されたタブに分けられたＮ型エピタキシャル層を利用する。高温処理は、基板およびエピタキシャル層におけるドーパント原子の再分布を引起こし、１つの共通のプロセスを用いて製造される相違する装置の製造において望まれないトレードオフおよび妥協を引起こす。さらに、ｅｐｉ−ＪＩプロセスで利用される高温拡散およびエピタキシは、サブミクロンのＣＭＯＳ製造工場において一般的である大きなウェーハ径および高度な低温処理機器とは概して相容れない。
【０００６】
分離されたソース−ボディ短絡の利益
高圧または高電力装置では、ソース−ボディ短絡を統合したＭＯＳトランジスタには、ソース−ボディ短絡のないものに比べて顕著な性能および残存性の利点がある。従来の論理および小信号装置と比較して、統合型ソース−ボディ短絡を備えた電源装置または高圧装置は、物理的に遠隔の個別のソースコンタクトおよびボディコンタクトを備えた装置よりも顕著な利点を有する。
【０００７】
多くの電源装置においてソース−ボディ短絡が必要となるのは、それらの応用例および
電源回路の要求の結果である。所与の応用例における電源装置の電気的な要件に素早くアクセスする１つのやり方は、負荷およびその動力源との位相関係を考慮することである。この関係は本願明細書において「スイッチ−負荷位相」と呼ばれる。
【０００８】
図１Ａおよび図１Ｂでは、接地または負電位に接続されたパワーＭＯＳＦＥＴは、陽電位または供給Ｖccに接続された負荷と直列に接続される。ＭＯＳＦＥＴ「スイッチ」が接地に接続されるので、たとえ電流源として用いられていても、本願明細書ではこれを位相上ローサイドスイッチまたはＬＳＳと呼ぶ。図１Ａでは、従来の分離されていないＣＭＯＳプロセスを用いて、回路１は、負荷３、ＮＭＯＳ２を含むＬＳＳ、および電流検出抵抗器４を含む。このようなプロセスでは、ＭＯＳＦＥＴ２のボディコンタクトは必然的に基板に短絡、すなわち接地される。
【０００９】
検出抵抗器にわたる電圧を測定するために、電流感知は、ＮＭＯＳ２のソースがボディおよび基板に短絡されないこと、すなわち、ＶB≠ＶSを必要とする。ソースとボディとの間の電圧差分はいくつかの問題を引起こす。特に、検出抵抗器４にわたって発生したいかなる電圧もソース−ボディ電位を増大させ、それが次には（「ボディ効果」として公知の現象によって）ＭＯＳＦＥＴのしきい電圧を増大させる。高いしきい値は、次には飽和電流を低下させつつオン抵抗を増大させ、スイッチ性能に悪影響を及ぼす。ソースとボディとを切離すことの別の望ましくない効果は、ドレイン−ボディダイオード５におけるアバランシェ電流または変位電流が検出抵抗器を通過せず、したがって検出されないことである。最後に、低抵抗のボディコンタクトなしではスナップバック破壊が容易に生じる場合がある。
【００１０】
図１Ｂの回路１０におけるＮＭＯＳ１２などの統合型ソース−ボディ短絡を備えたＬＳＳ装置を用いて、ドレイン−ボディダイオード１５はＭＯＳＦＥＴのドレイン端子およびソース端子とアンチパラレルであり（すなわち逆バイアスだが並列、その結果、負荷１３を通って流れるいかなる電流も、この電流がＮＭＯＳ１２のチャネルまたは逆バイアスダイオード１５を通って流れるか否かにかかわらず、検出抵抗器１４で検出される。なぜならば、ソース電位にかかわらずＶSB＝０であり、ボディ効果は明白ではなく、トランジスタの導電特性は電流によっては実質的に変化しないからである。
【００１１】
ソース−ボディ短絡はまた、特にソース−ボディ短絡が単一の場所で一緒に短絡されるのではなく大面積装置にわたって均一に分散することができれば、スナップバック効果（下記に説明）の危険性を減らすことにより、アバランシェ耐性を向上させる。ソース−ボディ短絡の大面積ＮＭＯＳへの統合は、離散的な電源装置においては一般的であるが、Ｐ−型ボディがＰ−型基板から統合された形で分離されることを必要とし、これは従来のＣＭＯＳが提供できないものである。このような分離を提供するプロセスは製造が複雑であり、しばしば高温製造ステップを必要とする。
【００１２】
図１Ｃおよび図１Ｄにおいて、陽電位または供給Ｖccに接続されたパワーＭＯＳＦＥＴは、接地または負電位に接続された負荷と直列に接続される。ＭＯＳＦＥＴ「スイッチ」が正電源に接続されるので、たとえ電流源として用いられていても、本願明細書ではこれを位相上ハイサイドスイッチまたはＨＳＳと呼ぶ。
【００１３】
従来の分離されていないＣＭＯＳプロセスを用いて、図１Ｃの回路２０は、負荷２３、およびＮＭＯＳ２２を含むＨＳＳを含む。このようなプロセスでは、ＭＯＳＦＥＴ２２のボディコンタクトは必然的に基板に短絡され、すなわち接地される。ＮＭＯＳがオンであってＶSがＶccに近い電位まで増大すると、−ＶSBの大きな逆バイアス電位がダイオード２５にわたって発生する。結果として生じるボディ効果は、ＮＭＯＳ２２のしきい値を実質的に増大させ、ＮＭＯＳ２２の薄いゲート酸化膜を損傷することなく低いオン抵抗を達
成するために適切なゲートドライブを与えることを困難にする。
【００１４】
図１Ｄの回路３０におけるＮＭＯＳ３２などの統合型ソース−ボディ短絡を備えた装置を用いると、負荷３３における電流は、ボディ効果によるしきい値変動を中和する必要なしに容易に制御することができる。このような位相では、ドレイン−ボディダイオード３５は、ＭＯＳＦＥＴのドレイン端子およびソース端子とアンチパラレルなままで（すなわち逆バイアスだが並列）、すべての正常運転条件下で逆バイアスのままである。ソース電位にかかわらずＶSB＝０なので、ボディ効果は明白ではなく、トランジスタの導電特性は電流によっては実質的に変化しない。ソース−ボディ短絡はまた、特にソース−ボディ短絡が単一の場所で一緒に短絡されるのではなく大面積装置にわたって均一に分散することができれば、スナップバック効果（下記に説明）の危険性を減らすことにより、アバランシェ耐性を向上させる。ソース−ボディ短絡の大面積ＮＭＯＳへの統合は、離散的な電源装置においては一般的であるが、Ｐ−型ボディがＰ−型基板から統合された形で分離されることを必要とし、これは従来のＣＭＯＳが提供できないものである。このような分離を提供するプロセスは製造が複雑であり、しばしば高温製造ステップを必要とする。
【００１５】
図１Ｅ、図１Ｆおよび図１Ｇにおいて、パワーＭＯＳＦＥＴは、ソースまたはドレインのいずれもが正または負の電源レールに恒久的に接続されてない双方向スイッチとして使用される。ＭＯＳＦＥＴ「スイッチ」がいかなる供給にも接続されず、その代り、いずれの方向でも電流を遮断するかまたは電流を伝導することができるので、本願明細書ではこれを位相上ＡＣスイッチ、または「パストランジスタ」と呼ぶ。
【００１６】
従来のＣＭＯＳ製造を用いると、図１Ｅのパストランジスタ４０は、接地されたボディ接続を備えたＮＭＯＳ４１ならびに逆バイアスされたソース−ボディダイオード４２およびドレイン−ボディダイオード４３を含む。「ソース」および「ドレイン」という用語は、パストランジスタまたはＡＣスイッチの応用例において多少とも任意である。なぜならば、ＶSでバイアスされた端子かＶDでバイアスされた端子かのいずれが所定の例においてより正であるかを決定することは、多くの場合不可能だからである。ダイオード４２および４３にわたる電圧が大きいので、ボディ効果がＮＭＯＳ４１のしきい値、オン抵抗および飽和電流に著しい変化を引起しかねず、性能の低いＡＣスイッチにしてしまう。
【００１７】
ソース−ボディ短絡を備えた少なくとも２つのＮＭＯＳ装置を必要とするＡＣスイッチを実現するための代替的手法が図１Ｆの回路４５に示され、そこでは、ドレイン−ボディダイオード４８および４９が背中合わせに接続されるように、ＮＭＯＳトランジスタ４６および４７が共通ソースＶSと直列に接続されている。そのオフ状態では、ゲート端子はソース端子ＶSにバイアスされ、それによってチャネル導電を防ぐ。直列に接続されたスイッチにわたって与えられた極性にかかわらず２つのダイオードのうち１つが逆バイアスのままなので、アンチパラレルボディダイオードを通る導電もまた妨げられる。
【００１８】
そのオン状態では、共通ゲートがソース端子上でバイアスされている場合は常に、両方のトランジスタがオンになっているので、ＡＣスイッチ４５はいずれの方向にも電流を伝導することができる。結果として生じるＡＣスイッチは、双方向に遮断でき、双方向に導電できる。電圧ＶSがＶD1とＶD2との間の電位でフロートするという事実にもかかわらず、ＶSB＝０なのでボディ効果は明白ではなく、すなわち各トランジスタは統合型ソース−ボディ短絡を有する。このような装置は、十分な分離を有するかまたはＤＭＯＳ装置を統合することができるいかなるプロセスにも容易に統合され得る。このような装置は、分離なしでは、他の構成要素または回路にモノリシックに統合され得ない。装置は共通ソースではなく共通ドレインと接続され得るが、依然として分離されたソース−ボディを必要とすることに注意されるべきである。
【００１９】
ＡＣスイッチ４５の不利益は、２つの直列に接続されたトランジスタが付加的な抵抗を示すので、その特定のオン抵抗が高いこと、すなわちＲDSＡが大きいことである。スイッチがどのようにでも並列に接続されていたならば、同じ領域スイッチでもスイッチ４５の背中合わせの手法における抵抗の４分の１を示したであろう。
【００２０】
このような１つのスイッチが図１Ｇの回路５０に示され、対称なＮＭＯＳ装置５１およびボディ−バイアス発生（ＢＢＧ）回路５２を組合せる。ＢＢＧ回路５２の目的は、ＮＭＯＳ５１のボディを装置にわたって与えられる最大の負電位へとバイアスすること、ドレイン−ボディダイオード５５またはソース−ボディダイオード５６のいずれかを、ＶS端子またはＶD端子のいずれがより正であるかに依存して、逆バイアスすることである。このようにすることで、ダイオード導電はまず生じず、トランジスタのゲートがボディ電位にバイアスされると、装置がオフとなって双方向に遮断する。反対に、装置が対称であるので、ゲートが「オン」にバイアスされる場合、装置は双方向に導電するであろう。名称「ドレイン」および「ソース」は任意であり、単に回路素子を特定するために用いられることに注意されたい。
【００２１】
例として示されたＢＢＧ回路は、相互結合型ＮＭＯＳトランジスタ５３および５４を利用してＮＭＯＳ５１上のボディ電位ＶBを決定しバイアスするが、そうしながら、それら自体が基板から分離されたソース−ボディ短絡を含んでいなければならない。したがってスイッチ５０は、ＡＣスイッチ４５の好ましい実現例が行なうようにはＤＭＯＳトランジスタを利用しない一方、他の回路とともにＩＣに統合されるために依然として分離を必要とする。
【００２２】
スナップバック破壊効果の抑制
従来のＣＭＯＳの別の制限は、ＮＭＯＳ装置に分離されたソース−ボディ短絡を統合する必要性に加えて、特にＮＭＯＳトランジスタにおいてＭＯＳＦＥＴ動作での望ましくないスナップバック破壊効果を防止できないことである。
【００２３】
スナップバック破壊とは、ある範囲の動作条件について電流の増大がトランジスタの電圧保持性能の「低下」に対応するような、装置の負性抵抗に至る現象を指す。負性抵抗は、特にパワー電子回路において問題であり、過電流、発振および不安定性、電気雑音、局部加熱、熱暴走および装置破壊さえも引起す。
【００２４】
パワーエレクトロニクスでは、装置に課される最大電圧または電流を意図的に劣化させるか制限するにあたって、通常ではない設計およびプロセス方法を伴う特別な装置構造を用いることを含む、また他の回路および適用方法による、どうにかして負性抵抗を防ごうとする方法が要求される。装置が過熱している場合でなければ、負の電気抵抗は概して、寄生バイポーラ導電、衝撃イオン化に起因する導電率変調、または双方の何らかの組合わせのいずれかの結果である。
【００２５】
たとえば図２Ａでは、Ｐ型基板６１、Ｐ＋基板コンタクト６２、Ｎ＋ドレイン６４、Ｎ−ドリフト領域６５、ＭＯＳ絶縁ゲート６９、およびＮ＋ソース６３を含む、低濃度ドープしたドレインＮＭＯＳ６０が、そのオン状態で、そのドレインにいくらかの正の電圧〜Ｖccが与えられて、バイアスされている。概略的に装置に重ねられているのは、アバランシェ、衝撃イオン化、または接合リークのいずれかから発生するドレイン−基板ダイオード電流を表わすドレインダイオード５９である。Ｐ型基板６１に流れる多数キャリヤ基板電流または「ホール」は、直列接続されるＲDB基板抵抗６７およびＲSB基板抵抗６８によって概略的に表わされる、抵抗電圧降下を示す。基板抵抗に起因して、ソース６３の下に位置するバルク基板における結果として生じる電圧ＶBは、Ｐ＋コンタクト６２に接続された接地端子より高圧に上昇する。この電圧が１ボルトの数十分の１に近づく場合、Ｎ＋
領域６３は、装置における二次元の電界によって、この場合Ｎ＋ドレイン６４である最も正の電位に当然に引寄せられる電子、すなわち少数キャリヤを基板６１に注入し始めることができる。この電子導電機構は、Ｎ＋コレクタ６４、Ｐ型基板ベース６１およびＮ＋エミッタ６３を含む、寄生ＮＰＮバイポーラトランジスタ６６によって表わされる。バイポーラトランジスタの電圧維持性能が簡単なＰ−Ｎ接合ダイオードよりも（電流利得のために）低いので、ＮＰＮ６６の維持電圧はＮＭＯＳ自体よりも低く、電圧はより低い値ＢＶCERへとスナップバックする。この表記はバイポーラのコレクタ−エミッタ電圧を記述し、抵抗性で短絡されていないベースコンタクトを有する。
【００２６】
図２Ｂの断面図に示されたスナップバックに至る別の機構が、ＭＯＳＦＥＴのドレインにおける衝撃イオン化である。この場合、ＮＭＯＳは、高圧Ｖccにバイアスされ、それによって、Ｎ＋ドレイン６４およびＰ型基板６１を含むドレイン−基板接合を逆バイアスする。電圧は、電圧０Ｖ（基板）、Ｖ1、Ｖ2、Ｖ3、Ｖ4およびＶ5における等電位曲線７１によって示された空乏領域にわたって降下し、曲線ごとに電圧電位の大きさが増大している。このようなバイアス条件下のＮ−ドリフト領域は空乏化し、等電位線がＮ−ドリフト領域と基板との間の接合境界を横断することを可能にする。
【００２７】
理想的には、これらの等電位線はドリフト領域に沿って直線的に間隔を置かれ、与えられた電圧の半分がゲート６９とＮ＋ドレイン６４との間のドリフト領域の中央にあるべきである。しかしながら、表面電荷および他の避けられない表面効果のために、等電位線は均一には広がらず、その代り、ゲート縁部の近くで「束になり（bunch up）」結果としてドリフト領域の終わりにおいて局所的な高電界を生じる。さらに悪いことに、高電界は物理的に大電流密度領域の近くに位置する。装置が電流を伝導しながら高ドレイン電位を有する飽和では、矢印７２によって表示される主電流路はゲートの下を流れ、次いで、空乏化したドリフト領域６５の縁部に接近するつれて表面から離れて流れる。大電流密度および高電界の生成物は、結晶の原子構造と高速電子との衝突に起因して、衝撃イオン化すなわち局所的なキャリヤ生成を結果として生じる。この衝突によって価電子は原子を接合することから外され、価電子はさらに自由な導電電子に変換されて、次に局所的に高い電界によっても加速される。
【００２８】
結果として生じる衝撃イオン化は、本願明細書では、発生の増大を表わす同心の輪郭７３によって表わされる。衝撃イオン化が電子−ホールの対を生成するので、２つの望ましくない効果を結果として生じる。第１に、電子が結晶に相対して高エネルギに加速され、すなわちエネルギ的に「熱く」なり、ゲート酸化膜に向かって流されて誘電体を破損しかねない。第２の現象は、生成されたホール電流が基板抵抗ＲSBにわたってさらなる電圧降下の一因となってＮＰＮスナップバック効果を悪化させることである。
【００２９】
さらに高速の衝撃イオン化および大電流では、別の現象が生じる。このような場合、生成されたキャリヤは、局所的な空間電荷中立（space charge neutrality）を変更するのに十分な追加の電荷の導入によりドリフト領域の局所的な導電率を変更し始める。追加の電子は追加のホールを引寄せ、それはドリフトドーピングの増大のように作用する。より高濃度の有効なドープはＮ層に広がる空乏を減少させ、等電位がさらに束になるよう強制し、ドリフト領域の縁部で局所的な電界を実質的に増大させ、さらに衝撃イオン化を増大させる。その結果、より多くの衝撃イオン化が高い局所電場を引起こし、さらにより大きな電流の一因となるので、負性抵抗の別の原因となる。さらに、２つの負性抵抗効果が同時に生じる場合があり、複雑で予測不能な態様で相互作用する。この機構にかかわらず、ＮＭＯＳが所与の電流で維持することができるドレイン電圧が結果として低下する。
【００３０】
電気的に、スナップバックの現象は、図２Ｃのドレイン電流ＩD対ドレイン電圧ＶDのグラフ７５に示される。曲線７６によって示される理想的な装置破壊ＢＶＤＳＳは、曲線７
７によって示されるスナップバック電圧ＢＶCERよりも電圧において２倍以上も実質的に大きいことがある。ドレインが電圧ＢＶDSSを維持しつつ大電流でアバランシェに駆動されると、突然ＢＶCERに落下して電流の増大を引起し、装置を破壊し得る。ＮＭＯＳが電流源として作動し、またはオンからオフへ切替えている場合、スナップバックの開始は、衝撃イオン化により増大した基板リークによって悪化し得る。曲線７８、６９、８０および８１は、装置がＢＶCERより上のいかなる電圧で作動するにも有用ではないことを示す。
【００３１】
スナップバックの開始の１つの理由は、特に基板が低濃度ドープされる場合、Ｎ＋ソース６３とボディコンタクト６２と間の、およびその下のＲSB基板抵抗６８が大きすぎることである。他の効果は、低濃度ドープした基板には十分なベース電荷がないので、寄生ＮＰＮ利得が大きすぎることである。ＮＰＮトランジスタの悪影響を減じる明らかな１つの方法は、基板ドープを増大させることであるが、不運にもそうすることによってドレインで電界を増大させることにもなり、さらにより多くの衝撃イオン化および基板電流を生じる。
【００３２】
スナップバック効果は、ＭＯＳＦＥＴに関連付けられた寄生バイポーラを示すことによりしばしば概略的に表わされる。たとえば、図２Ｄの回路８５は、寄生ＮＰＮ８７を備えたＮＭＯＳ８６、および抵抗器８８を短絡するベースへの非線形のエミッタを示す。同様に、ＰＭＯＳは寄生ＰＮＰを含むが、ＰＮＰ利得がＮＰＮ利得よりもはるかに低いので、かつホットホールに引起された衝撃イオン化率が電子イオン化率よりもはるかに低いので、スナップバック現象はＰＭＯＳにおいてはＮＭＯＳにおいてほどは問題にならない。
【００３３】
従来のＤＭＯＳ製造
付加的なチャネルドーピングを通してスナップバックを抑え、ドレイン電界を増大させずに基板抵抗を下げる１つの方法は、ＤＭＯＳ電界効果トランジスタを形成することによる。文字「Ｄ」が二重（元来は二重拡散）を表わす名称のＤＭＯＳは、ゲートの下のチャネルまたはボディのドーピングは均一ではないが、ドレイン領域の近くの電界を悪い方向に増大させる）ことを回避するためにゲートのソース側の近くで濃縮されているか局所化されているところに構築される。このように、チャネル濃度は衝撃イオン化またはドレイン電圧破壊電圧に影響を与えずに調整することができる。
【００３４】
ＤＭＯＳ電界効果トランジスタは分離されたバージョンでも分離されないバージョンでもよい。従来の技術では、分離されたものは、一般にＰ型基板の上に成長されるＮ型エピタキシのエピタキシャル堆積の使用を必要とする。
【００３５】
図３Ａに示されるように、Ｎ型エピタキシャル層９２はＰ型基板９１の上に成長して、分離されたＤＭＯＳ装置９０を形成し、ゲートポリシリコン９８、ゲート酸化膜９９、Ｎ＋ドレインコンタクト９４、Ｎ＋ソース９６、Ｐ＋ボディコンタクト９７およびＰ型「ボディ」またはＤＭＯＳトランジスタに特有のＰＢ領域９３をさらに含む。Ｎ−ドリフト領域９５は任意であり、低いオン抵抗を達成するのにエピタキシャルドーピングが十分な場合には必要ではないかもしれない。破壊と抵抗との間のトレードオフを最適化するために追加のＮ−ドリフトドーピングが付加されてもよいが、ゲートがドリフト領域を並置する場合は衝撃イオン化効果によって制限されたままである。
【００３６】
代替的形状ではＮ型エピタキシャル層はＰ型エピタキシャル層または基板と置換することができるが、するとＮ−ドリフト領域９５が装置動作のために必須となる。しかしながら、Ｎ型エピタキシャル層なしではＤＭＯＳは分離されず、そのＰ型ボディは電気的に接地すなわち基板に短絡される。
【００３７】
従来のＤＭＯＳ製造が図３Ｂの断面１００および図３Ｃの断面１０５に示される。示されるように、エピタキシャル層９２はパターニングされたフォトレジスト１０１によって覆われ、低エネルギでホウ素注入されて浅い層１０２を形成する。この注入は、典型的には５０から１００ｋｅＶの低エネルギで、たとえばウェーハの表面に３度だけ軸外しでほぼ直交してゲート９８の下に限定的に横向きに浸透するよう実行される。
【００３８】
次いでこの注入層が駆動され、すなわち長時間高温で拡散されて、図３Ｃに示されるように、接合９３を形成するようゲート９８の下でドーパントを横方向に拡張する。７〜２４時間のいずれかの時間行なわれる拡散は、１０５０°Ｃを超える、典型的には１１００°Ｃ以上の高温を必要とし、これは多くの近代的な低温製造施設および大きなウェーハ直径とは相容れないプロセスである。図３Ｃに示され、かつ時間ｔ1、ｔ2、およびｔ3における拡散１０６によって示されるような拡散の進行は横方向にも垂直方向にも生じ、そこでは横方向の拡張は垂直の接合深さのおよそ８０％である。示されたバージョンでは、ボディ拡散層は、ゲートが形成された後に注入されたので、ゲートに自己整合する。
【００３９】
低温プロセスが必要な場合、ＤＭＯＳ装置を形成する別の自己整合した製造方法が図３Ｄに示される。この手法では、ボディ注入は典型的には数十万電子ボルトのより高エネルギで実行されるが、より重要なことには、急な角度、たとえば４５°で行なわれて、ボディドーパントが完全にＮ＋ソース９６を囲むのに十分な程度にゲート９８の下で横方向に浸透することを保証する。横方向の注入方法は、ウェーハ上の４つのゲート配向をすべて覆うために注入を４時間実行しなければならないので、製造用としては複雑で望ましくない。注入中にウェーハを回転させることは均一な注入を困難にする。
【００４０】
別のＤＭＯＳ製造方法は、図３Ｅから図３Ｇまでに示されるように自己整合されないＤＭＯＳ１２０を形成することである。図３Ｅでは、浅いホウ素注入層１２９が、パターニングされたフォトレジスト１２８によってマスキングされたエピタキシャル層１２２に形成される。次いで注入層は、長期間の間、図３Ｆに示されるように高温で拡散される。Ｐ型領域は、増加する時間ｔ1、ｔ2、ｔ3、およびｔ4においてＰ−Ｎ接合を表わす曲線１２３によって示されるように、垂直にも横方向にも拡散する。最後に、図３Ｇでは、下層のゲート酸化膜１２６を備えたゲート電極１２５が、表面での接合がゲート縁部１２７Ａおよび１２７Ｂ間に位置するように、接合１２４の縁部の上に位置決めされる。ゲート１２５および接合１２４の相対的位置は自己整合されないので、製造中にマスク不整合にさらされる。
【００４１】
記載されたすべての場合において、高温拡散のプロセスによって、ＤＭＯＳボディ領域のドーパント濃度プロファイルがモノリシックに減少するに至り、ウェーハの表面で最も濃度が高い。不運にも、このようなプロファイルは、表面から遠ざかったバルクで表面電界がより高いことを意味し、強固なアバランシェ耐性のある装置の製造用としては理想的ではない。
【００４２】
ＤＭＯＳボディ製造に含まれる高温拡散は、従来のエピタキシャル接合分離を用いた回路の十分な電気分離性を達成するために必要とされるステップによってさらに複雑になる。
【００４３】
図４Ａから図４Ｉまでに示されたような従来の先行技術プロセスでは、ｐ型基板１３１はフォトレジスト１３２によってマスキングされ、ヒ素またはアンチモン１３３によって注入され、次にフォトレジスト１３４によって再びマスキングされて、図４Ｃに示されるようにホウ素１３５が注入される。次いで注入層はしばしば１２００℃にまでなる非常な高温で２４時間もの間拡散され、エピタキシャル成長よりも前に、動きの遅いアンチモンを、基板に対し、かつ表面から離れるように拡散させる。そのような拡散の間に、埋込層
のガス放出からの横方向のドーピングから表面を保護するために、酸化膜１３８が成長する。アンチモンＮＢＬ層１３６Ａの上の酸化膜の成長率がホウ素ＰＢＬ層１３７Ａの上おけるよりも速いので、この酸化もまたその後のマスク整合のためのウェーハにおけるパターンの規定を助けるために用いられる。
【００４４】
埋込層拡散後に、図４Ｅに示されるように、酸化膜は剥がされて、エピタキシャル成長の最初にその場でＨＣＩ酸性エッチングが実行され、それによって頂部のシリコン層を取除き、接着を向上させ、かつエピタキシャル層の結晶欠陥を減じる。エピタキシャル成長の結果は図４Ｆに示され、そこではエピタキシャル層がすでに拡張しているＮＢＬ領域１３６ＢおよびＰＢＬ１３７Ｂをカバーし、その両方が高温成長中にエピタキシャル層の中へと上方拡散する。
【００４５】
次に、図４Ｇおよび図４Ｈに示されるように、高用量リン注入層１４０がマスク１４１を通して導入され、次にフォトレジストマスク１４３を通して高用量ホウ素注入１４２が続く。長い高温分離拡散の後、Ｐ型分離領域１４５は、Ｐ型埋込層ＰＢＬ１３７Ｃの部分に接続する。同様に、Ｎ型シンカ拡散１４４は埋込層ＮＢＬ  １３６Ｃに接続する。拡散の深さおよび必要となる時間は、エピタキシャル層１３９の厚さおよびプロセスでの他の続く高温拡散に依存する。高温拡散はまた、埋込層がさらに横方向に拡張して、前の処理ステップでのサイズすなわち１３７Ｂおよび１３６Ｂよりも大きな１３７Ｃおよび１３６Ｃを形成するために上方拡散する。
【００４６】
いかなるＤＭＯＳボディ拡散も、すべての接合深さおよび埋込層の上の正味のエピタキシャル厚さをも変更し、これらすべてによって製造処理が複雑かつ特定のエピタキシャル厚さに特有のものとなる。ｅｐｉ厚さが装置の電圧定格を決定するので、プロセス全体および対応する設計ルールはすべて電圧に特有である。
【００４７】
高圧装置に対する低温モジュール製造の適応
以前に記載されたように、高圧装置を製造し、分離し、かつ統合するために用いられる従来のエピタキシャルプロセスおよび高温プロセスならびに生産方法の問題点は、各高温プロセスがすべての高圧装置および低圧装置に影響するドーパント再分布を引起こすことである。さらに高温製造によって、大きな直径のウェーハおよび近代的なサブミクロンウェーハ製造工場、すなわち高密度トランジスタ統合、大規模ダイ、および低製造コストでの高い歩留まりを可能にする製造工場の使用が妨げられる。
【００４８】
必要なものは、高温処理およびエピタキシの必要性をなくすような、低圧ＣＭＯＳの完全に分離されたフローティングポケット、バイポーラトランジスタ、ダイオードおよび受動回路構成要素と、高圧トランジスタおよびＤＭＯＳトランジスタとが統合されるプロセスである。理想的には、このような製造プロセスは、最終ドーパントプロファイルが、いかなるその後のウェーハ処理ステップによってもその本来の注入されたプロファイルから実質的に不変のままであるような、「注入されたままの（as-implanted）」ドーパントプロファイルを使用するべきである。理想的には、このプロセスは、プロセスの装置製造所において利用可能な他の装置を変えることなく、装置が加えられたり省略されたり、統合された流れに対応するプロセスステップが加えられたり取除かれたりするような、モジュール式のアーキテクチャに構築されるべきである。
【発明の概要】
【課題を解決するための手段】
【００４９】
発明の要約
この発明に従って、一連のプロセスが用いられ、高圧トランジスタおよびＤＭＯＳトランジスタが、低圧ＣＭＯＳの完全に分離されたフローティングポケット、バイポーラトラ
ンジスタ、ダイオードおよび受動回路構成要素と統合される。このプロセスは、高温処理およびエピタキシの必要をなくし、最終ドーパントプロファイルが、いかなるその後のウェーハ処理ステップによってもその本来の注入されたプロファイルから実質的に不変のままであるような、「注入されたままの」ドーパントプロファイルを使用する。それとともに、このプロセスは、ＩＣ上の他の装置を生産するために用いられるプロセスを変える必要なく、装置がＩＣに加えられたり省略されたりすることや、対応するプロセスステップが統合された流れに加えられたり取除かれたりすることを可能にする、モジュール式のアーキテクチャを形成する。
【００５０】
有利には、このプロセスはエピタキシャル層のない基板上で実行され、エピタキシャル層の形成を含まない。
【００５１】
これらの低温プロセスを使用すると、いくつかの独特の高圧装置および電源装置が製造されてモジュール方式でＩＣに統合され得る。ここに含まれるのは、分離されないラテラルＤＭＯＳ、分離されない拡張されたドレインＭＯＳ装置またはドリフトされたＭＯＳ装置、ラテラルトレンチＤＭＯＳ、分離されたラテラルＤＭＯＳ、ＪＦＥＴおよび空乏モード装置、ならびにＰ−Ｎダイオードクランプおよびレクチファイヤおよび基板に対して高圧にフロートする低圧構成要素のための接合終端部である。
【００５２】
分離されないＤＭＯＳを製造するプロセスは、フィールド酸化膜層を通したコンフォーマルドリフト領域の注入と、フィールド酸化膜層の第１の端部におけるドリフト領域内のそのドレイン領域の注入と、フィールド酸化膜層の第２の端部のゲート形成と、フィールド酸化膜層の第２の端部近くのボディ領域の注入と、ボディ領域内のソース領域の注入とを含む。ドリフト領域およびボディ領域は、非ガウスの垂直ドーパントプロファイルを生成するために、連鎖状の注入層によって形成されてもよい。分離されないＤＭＯＳは、ドレイン中心の形状で製造されてもよい。１つの実施例では、フィールド酸化膜層は省略されてもよく、非ガウスの垂直ドーパントプロファイルを生成するために、ドリフト領域およびボディ領域は連鎖状の注入層で製造されてもよい。別の一連の実施例では、ラテラルＤＭＯＳは、より強固なアバランシェ耐性のある装置を生成するために、ツェナダイオードクランプを用いて形成されてもよい。装置は拡張されたドレインを伴って形成されてもよく、ゲートはドレインを囲んでも囲まなくてもよい。
【００５３】
分離されていない拡張されたドレインまたはドリフトされたＭＯＳ装置を製造するプロセスは、ドレインを囲むことができるゲートに対して自己整合された拡張されたドレインを備えたドレイン中心の装置を生成することができる。この装置は非ガウスウェルに形成されてもよい。代替的実施例では、装置は非対称であってゲートはドレインを囲まない。この非対称の構造を用いてＣＭＯＳの対が製造されてもよい。
【００５４】
ラテラルトレンチＤＭＯＳ（ＬＴＤＭＯＳ）を製造するプロセスは、トレンチゲートの形成、トレンチの底部近くのレベルまで延在し得るドリフト層の形成、好ましくは注入エネルギおよび用量が変動する連鎖注入層を用いることによる注入されたままのボディの形成、ならびにソース領域およびドレイン領域の形成を含み得る。この装置は、トレンチゲート中心の形状で製造され得る。ＬＴＤＭＯＳは、コンフォーマルドリフト領域に囲まれ得る深いドレイン領域を含んでいてもよい。装置はドレイン中心の形状に製造されてもよい。装置は、半導体材料の表面にフィールド酸化膜セグメントを適切に配置することによって、トレンチおよびドレインの近くにより深い部分を有するコンフォーマルドリフト領域を含んでいてもよい。
【００５５】
分離されたラテラルＤＭＯＳを製造するプロセスは、典型的には基板と反対の導電性を有する深い層を注入することを含む。フィールド酸化膜層の開口部を通して深い層を注入
することによって、深い層は受け皿の形になることができ、分離されたポケットを形成するように、縁部がフィールド酸化膜層の縁部まで上向きに延在する。ボディ領域は、連鎖注入層を用いて分離されたポケット内に注入されてもよい。ドリフト領域もまたポケットに注入されてもよい。代替的には、フィールド酸化膜層は省略されてもよく、その場合には、深い層は実質的に平らである。分離されたポケットは、半導体表面から下向きに延在して深い層と重なる、注入されたウェルを用いて形成されてもよい。ラテラルＤＭＯＳはボディ領域に対して対称であり得る。
【００５６】
接合電界効果トランジスタ（ＪＦＥＴ）を製造するプロセスは、基板と反対の導電型を有するドリフト領域の注入、ならびにドリフト領域内のソース、ドレインおよびボディ（ゲート）領域の注入を含んでいてもよい。ソース領域およびドレイン領域はドリフト領域と同じ導電型であり、ボディ（ゲート）は基板と同じ導電型である。ドレイン領域は深い連鎖注入層を含んでもよい。
【００５７】
空乏モードＭＯＳ装置を製造するプロセスは、半導体表面の上にゲートを形成することと、ゲートに自己整合されたドリフト領域を注入することと、ソース領域およびドレイン領域を注入することとを含み得る。そのプロセスはまた、深いドレイン領域を形成するように連鎖注入層を用いることを含んでもよい。代替実施例では、ドリフト領域はゲートの形成に先立って注入され、したがって、ゲートに自己整合されない。さらに別の実施例では、深いコンフォーマルドリフト領域がゲートの形成に先立って注入される。先の実施例の各々は、ＮＰＮ寄生バイポーラ導電の開始を減じ、かつスナップバック効果を抑えるために、表面下シールドを含むよう修正されてもよい。空乏モード装置はまた、深いドレインとしても機能し得る環状のサイドウォール分離ウェルが深い分離層に重ねられた、完全に分離された形で製造されてもよい。
【００５８】
ダイオードを製造するプロセスは、アノードまたはカソードを形成するために複数の注入層または連鎖注入層を用いることを含んでもよく、それによって、より深い部分が表面部分よりも高濃度になる領域を形成する。分離されたダイオードは、深い層と、深い層に隣接してアノード領域およびカソード領域を囲む環状ウェルとを注入することにより、形成され得る。
【００５９】
この発明のプロセスはまた、分離されたＰ−型ポケットを基板の上の高圧にフロートさせるための終端縁部を形成するために用いられてもよい。プロセスの変形例は、レベル間誘電体またはフィールド酸化膜層の上における金属またはポリシリコンのフィールドプレートの形成を含む。分離構造のサイドウォールを形成するＮ−ウェルは、フィールド酸化膜層の下で横方向に延在することができる。別の実施例は、Ｎ−ウェルの縁部と重なり、フィールド酸化膜層の上に延在する部分を有するポリシリコンフィールドプレートを含む。別の実施例では、終端は、Ｎ−ウェルに接続された、レベル間誘電体またはフィールド酸化膜層の下に延在する深いＮ−ドリフト領域を含む。いくつかの実施例では、分離構造の床を形成する深いＮ層は、分離されたポケットを越えて横方向に延在する。
【図面の簡単な説明】
【００６０】
【図１Ａ】高圧および高電力の応用例で用いられるＮＭＯＳスイッチ負荷位相の概要図である。接地されたボディを備えたローサイドスイッチ（ＬＳＳ）を示す図である。
【図１Ｂ】高圧および高電力の応用例で用いられるＮＭＯＳスイッチ負荷位相の概要図である。統合型ソース−ボディ短絡を備えた分離されたかまたは離散的なローサイドスイッチ（ＬＳＳ）を示す。
【図１Ｃ】高圧および高電力の応用例で用いられるＮＭＯＳスイッチ負荷位相の概要図である。接地されたボディを備えたハイサイドスイッチ（ＨＳＳ）を示す。
【図１Ｄ】高圧および高電力の応用例で用いられるＮＭＯＳスイッチ負荷位相の概要図である。統合型ソース−ボディ短絡を備えた分離されたかまたは離散的なハイサイドスイッチ（ＨＳＳ）を示す。
【図１Ｅ】高圧および高電力の応用例で用いられるＮＭＯＳスイッチ負荷位相の概要図である。接地されたボディを備えたパストランジスタを示す。
【図１Ｆ】高圧および高電力の応用例で用いられるＮＭＯＳスイッチ負荷位相の概要図である。統合型ソース−ボディ短絡を備えた分離されたか離散的なＡＣスイッチを示す。
【図１Ｇ】高圧および高電力の応用例で用いられるＮＭＯＳスイッチ負荷位相の概要図である。ボディバイアスジェネレータを備えた分離されたＡＣスイッチを示す。
【図２Ａ】ラテラルＭＯＳ装置におけるスナップバックの局面を示す図である。寄生ＮＰＮの概略的なオーバレイを備えた装置の断面図である。
【図２Ｂ】ラテラルＭＯＳ装置におけるスナップバックの局面を示す図である。図２Ａに示される装置における衝撃イオン化の現象を示す。
【図２Ｃ】ラテラルＭＯＳ装置におけるスナップバックの局面を示す図である。装置の電気的特性のＩD−ＶDSグラフである。
【図２Ｄ】ラテラルＭＯＳ装置におけるスナップバックの局面を示す図である。装置の概略的な表示である。
【図３Ａ】ラテラルＤＭＯＳ装置を製造する従来のプロセスを示す図である。完成した装置の断面図を示す。
【図３Ｂ】ラテラルＤＭＯＳ装置を製造する従来のプロセスを示す図である。自己整合されたボディ注入層を示す。
【図３Ｃ】ラテラルＤＭＯＳ装置を製造する従来のプロセスを示す図である。ボディ拡散を示す。
【図３Ｄ】ラテラルＤＭＯＳ装置を製造する従来のプロセスを示す図である。チルト注入層を用いた自己整合されたボディの形成を示す。
【図３Ｅ】ラテラルＤＭＯＳ装置を製造する従来のプロセスを示す図である。自己整合されないボディ注入層を示す。
【図３Ｆ】ラテラルＤＭＯＳ装置を製造する従来のプロセスを示す図である。ボディ拡散の段階を示す。
【図３Ｇ】ラテラルＤＭＯＳ装置を製造する従来のプロセスを示す図である。自己整合されないゲートの形成を示す。
【図４Ａ】エピタキシャル層の高温接合分離の従来のプロセスを示す断面図である。
【図４Ｂ】エピタキシャル層の高温接合分離の従来のプロセスを示す断面図である。
【図４Ｃ】エピタキシャル層の高温接合分離の従来のプロセスを示す断面図である。
【図４Ｄ】エピタキシャル層の高温接合分離の従来のプロセスを示す断面図である。
【図４Ｅ】エピタキシャル層の高温接合分離の従来のプロセスを示す断面図である。
【図４Ｆ】エピタキシャル層の高温接合分離の従来のプロセスを示す断面図である。
【図４Ｇ】エピタキシャル層の高温接合分離の従来のプロセスを示す断面図である。
【図４Ｈ】エピタキシャル層の高温接合分離の従来のプロセスを示す断面図である。
【図４Ｉ】エピタキシャル層の高温接合分離の従来のプロセスを示す断面図である。
【図５Ａ】分離されていないラテラルＤＭＯＳの低温製造を示す断面図である。
【図５Ｂ】分離されていないラテラルＤＭＯＳの低温製造を示す断面図である。
【図５Ｃ】分離されていないラテラルＤＭＯＳの低温製造を示す断面図である。
【図６】非ガウスのＰ−型ウェルおよびコンフォーマルＮ−型ドリフト領域を備えた分離されていないラテラルＤＭＯＳの断面図である。
【図７】非ガウスのＰ−型ウェルとコンフォーマルＮ−型連鎖注入されたウェルを含むドリフト領域とを備えた分離されていないラテラルＤＭＯＳの断面図である。
【図８】非ガウスのＰ−型ウェルと均一なＮ−型ドリフト領域とを備えた分離されていないラテラルＤＭＯＳの断面図である。
【図９】非ガウスのＰ−型ウェルと均一なＮ−型連鎖注入されたウェルを含むドリフト領域とを備えた分離されていないラテラルＤＭＯＳの断面図である。
【図１０Ａ】ＤＭＯＳボディとしての非ガウスのＰ−型ウェルおよびアバランシェクランプドレインを備えた分離されていないラテラルＤＭＯＳの断面図である。ＤＭＯＳは浅いＮ−ドリフトドレイン領域を有する。
【図１０Ｂ】ＤＭＯＳボディとしての非ガウスのＰ−型ウェルおよびアバランシェクランプドレインを備えた分離されていないラテラルＤＭＯＳの断面図である。ＤＭＯＳはドレイン拡張部としての均一なＮ−型の深いドリフト領域を有する。
【図１０Ｃ】ＤＭＯＳボディとしての非ガウスのＰ−型ウェルおよびアバランシェクランプドレインを備えた分離されていないラテラルＤＭＯＳの断面図である。ＤＭＯＳはドレイン拡張部としてのコンフォーマルＮ−型ドリフト領域を有する。
【図１０Ｄ】ＤＭＯＳボディとしての非ガウスのＰ−型ウェルおよびアバランシェクランプドレインを備えた分離されていないラテラルＤＭＯＳの断面図である。ＤＭＯＳはドレイン拡張部としてのコンフォーマルＮ−型ウェルを有する。
【図１１Ａ】Ｐ−ボディ（またはＰ−ベース）を用いた、分離されていないラテラルＤＭＯＳのアバランシェクランピングの局面を示す図である。装置の断面図である。
【図１１Ｂ】Ｐ−ボディ（またはＰ−ベース）を用いた、分離されていないラテラルＤＭＯＳのアバランシェクランピングの局面を示す図である。装置の概略的な表示である。
【図１１Ｃ】Ｐ−ボディ（またはＰ−ベース）を用いた、分離されていないラテラルＤＭＯＳのアバランシェクランピングの局面を示す図である。装置のＩD−ＶDS電気的特性を示す。
【図１１Ｄ】Ｐ−ボディ（またはＰ−ベース）を用いた、分離されていないラテラルＤＭＯＳのアバランシェクランピングの局面を示す図である。高圧での装置における等電位分布を示す。
【図１２】階層化されたドレインを備えた分離されていない拡張されたドレインＰＭＯＳの断面図である。
【図１３】階層化されたドレインを備えた分離されていない拡張されたドレインＮＭＯＳの断面図である。
【図１４】分離されていない拡張されたドレインＣＭＯＳの断面図である。
【図１５Ａ】ラテラルトレンチＤＭＯＳの製造を示す断面図である。
【図１５Ｂ】ラテラルトレンチＤＭＯＳの製造を示す断面図である。
【図１５Ｃ】ラテラルトレンチＤＭＯＳの製造を示す断面図である。
【図１６Ａ】均一な深いＮ−型のドリフトされたドレインを備えたトレンチラテラルＤＭＯＳの構造を示す断面図である。
【図１６Ｂ】均一な深いＮ−型のドリフトされたドレインを備えたトレンチラテラルＤＭＯＳの構造を示す上面図である。
【図１７Ａ】トレンチラテラルＤＭＯＳの変形例を示す図である。Ｎ−ウェルドレインと並置されるＰ−ボディを示す。
【図１７Ｂ】トレンチラテラルＤＭＯＳの変形例を示す図である。Ｐ−ボディおよびＮ−ウェルドレインの最小フィールド酸化膜間隔を示す。
【図１７Ｃ】トレンチラテラルＤＭＯＳの変形例を示す図である。拡張された均一なドリフト領域を示す。
【図１７Ｄ】トレンチラテラルＤＭＯＳの変形例を示す図である。拡張されたコンフォーマルドリフト領域を示す。
【図１７Ｅ】トレンチラテラルＤＭＯＳの変形例を示す図である。Ｐ−ボディと重なるＮ−ウェルドレインを示す。
【図１７Ｆ】トレンチラテラルＤＭＯＳの変形例を示す図である。Ｎ−ウェルドレインを有しない装置を示す。
【図１８Ａ】ドレインに囲まれたトレンチラテラルＤＭＯＳの構造を示す断面図である。
【図１８Ｂ】ドレインに囲まれたトレンチラテラルＤＭＯＳの構造を示す。減じられたボディ幅を備えた装置の平面図である。
【図１８Ｃ】ドレインに囲まれたトレンチラテラルＤＭＯＳの構造を示す。互い違いになったソース−ボディコンタクトを備えた装置の平面図である。
【図１９Ａ】分離されたラテラルＤＭＯＳの製造を示す断面図である。
【図１９Ｂ】分離されたラテラルＤＭＯＳの製造を示す断面図である。
【図１９Ｃ】分離されたラテラルＤＭＯＳの製造を示す断面図である。
【図２０】コンフォーマルな深いドリフトドレイン領域を備えた分離されたラテラルＤＭＯＳの断面図である。
【図２１】ドリフトされたドレイン領域として連鎖注入されたＮ−ウェルを備えた分離されたラテラルＤＭＯＳの断面図である。
【図２２】浅いＮ−ドリフトドレイン領域を備えた分離されたラテラルＤＭＯＳの断面図である。
【図２３】均一な深いドリフトされたドレイン領域を備えた高圧ＪＦＥＴの断面図である。
【図２４】浅いＬＤＤを備えた空乏モードＮＭＯＳの断面図である。
【図２５】均一な深いドリフトされたドレイン領域を備えた空乏モードＮＭＯＳの断面図である。
【図２６】コンフォーマルな深いドリフトされたドレイン領域を備えた空乏モードＮＭＯＳの断面図である。
【図２７Ａ】表面下ソースシールドを備えた空乏モードＮＭＯＳの変形例の断面図である。浅いＬＤＤドレインを備えた装置を示す。
【図２７Ｂ】表面下ソースシールドを備えた空乏モードＮＭＯＳの変形例の断面図である。均一な深いドリフトされたドレインを備えた装置を示す。
【図２７Ｃ】表面下ソースシールドを備えた空乏モードＮＭＯＳの変形例の断面図である。コンフォーマルな深いドリフトされたドレインを備えた装置を示す。
【図２８】浅いＬＤＤを備えた分離された空乏モードＮＭＯＳの断面図である。
【図２９Ａ】ツェナクランピングダイオードの断面図である。分離されていないＮ＋からＰ−ウェル、およびＮ＋からＰ−ベースまたはＰ−ボディを備えた装置を示す。
【図２９Ｂ】ツェナクランピングダイオードの断面図である。分離されたＮ＋からＰ−ベースまたはＰ−ボディを備えた装置を示す図である。
【図２９Ｃ】ツェナクランピングダイオードの断面図である。分離されたＮ＋からＰ−ウェルを備えた装置を示す。
【図２９Ｄ】ツェナクランピングダイオードの断面図である。マルチストライプの分離されたＮ−ウェルからＰ−ウェル埋込型ツェナを備えた装置を示す。
【図２９Ｅ】ツェナクランピングダイオードの断面図である。分離されたＰ＋からＮ−ベースを備えた装置を示す。
【図３０Ａ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｂ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｃ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｄ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｅ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｆ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｇ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｈ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｉ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｊ】分離されたＰ−型ポケットの高圧終端の断面図である。
【図３０Ｋ】分離されたＰ−型ポケットの高圧終端の断面図である。
【発明を実施するための形態】
【００６１】
発明の詳細な説明
米国特許第６，８５５，９８５号は、注入されたままの接合分離構造を用いる全低温製造方法を記載する。この方法は、分離拡散、エピタキシまたは高温プロセスの必要なしに、完全に分離されたバイポーラ、ＣＭＯＳおよびＤＭＯＳ装置を達成するために、湾曲した酸化膜を通して注入されたドーパントを備えた高エネルギかつ連鎖注入を利用する。
【００６２】
この出願の主題は上記に言及された特許に関連し、さまざまな種類の新規な、または向上した高圧装置およびＤＭＯＳ装置、スナップバック予防、分離されたクランピングダイオードおよびレクチファイヤの設計および統合、ならびに分離されたポケットにおける低電圧装置を基板電位を超える高圧にフロートさせる方法に焦点を合わせる。
【００６３】
本願明細書に記載された高圧装置の低温製造は前述の特許および特許出願に記載されたモジュール式低温製造方法と互換性を有するが、モジュール式プロセスアーキテクチャに必ずしも限定されるわけではない。
【００６４】
ウェーハ製造
特に明記しない限り、本願明細書に記載された高圧および高電力装置の製造は上記で参照された特許と同じプロセスシーケンスを利用する。基本的なプロセスの概略は以下を含む。
・  フィールド酸化膜の形成
・  平坦化を含むトレンチおよびトレンチゲートの形成
・  高エネルギ注入された深いドリフト層（ＮＤ）の形成
・  連鎖注入トレンチＤＭＯＳボディ（Ｐ−ボディ）の形成
・  リン高エネルギ注入された床分離（ＤＮ）の形成
・  第１の連鎖注入された非ガウスのＮ−ウェル（ＮＷ１／ＮＷ１Ｂ）の形成
・  第１の連鎖注入された非ガウスのＰ−ウェル（ＰＷ１／ＰＷ１Ｂ）の形成
・  第２の連鎖注入された非ガウスのＮ−ウェル（ＮＷ２／ＮＷ２Ｂ）の形成
・  第２の連鎖注入された非ガウスのＰ−ウェル（ＰＷ２／ＰＷ２Ｂ）の形成
・  ２重ゲート酸化膜およびゲート電極の形成
・  Ｎ−ベース注入
・  Ｐ−ベース注入
・  第１のＮ−ＬＤＤ注入（ＮＬＤＤ１）
・  第１のＰ−ＬＤＤ注入（ＰＬＤＤ１）
・  第２のＮ−ＬＤＤ注入（ＮＬＤＤ２）
・  第２のＰ−ＬＤＤ注入（ＰＬＤＤ２）
・  サイドウォールスペーサの形成
・  ＥＳＤ注入
・  Ｎ＋注入
・  Ｐ＋注入
・  高速熱アニール（ＲＴＡ注入活性化）
・  多層金属相互接続プロセス
・  不動態化
記載されたプロセスがドーパント再分布が僅かしかないかまたは全くない注入されたままのドーパントプロファイルを利用するので、Ｐ−ウェルおよびＮ−ウェル注入がゲート形成に先行し、トレンチゲート形成がＤＭＯＳボディ注入に先行し、Ｎ−ＬＤＤおよびＰ−ＬＤＤ注入はゲート形成に続くがサイドウォールスペーサ形成に先行し、Ｎ＋およびＰ＋注入がサイドウォールスペーサ形成に続くことが好ましいことを除いて、注入は実際にはいかなる順に実行されてもよい。このプロセスフローは、モジュール式であるよう設計されているので、そのＩＣ設計にいずれの組の装置が必要かに依存して、所与のＩＣの製造のための１つ以上のプロセスステップをなくすことが可能である。
【００６５】
例として、表１は、この出願に記載された注入のための好ましい実施例および好ましい条件範囲を要約する。
【００６６】
【表１−１】
2009539259.tif 000003
【００６７】
【表１−２】
2009539259.tif 000004
【００６８】
上記の注入のいくつかは、注入用量の合計が両面空乏拡散を支持するのに、またある場合にはアバランシェ降伏の開始に先立って層の完全な空乏を可能にするのに十分に低いので、高圧装置のドリフト領域を形成するのに潜在的に使用可能である。限定された注入用量（または電荷）の領域を十分に空乏化することによって装置における表面電界が高圧で
減じられる現象はまた、「ＲＥＳＵＲＦ」、すなわち減じられた表面フィールド（reduced surface fields）の頭文字で呼ばれる。歴史的には、ＲＥＳＵＲＦという用語は限定された電荷のエピタキシャル層に用いられる一方、ＬＤＤ、ドリフト領域またはドレイン拡張部は注入された層を指す。浅いＬＤＤ領域が典型的にＭＯＳゲートに自己整合される一方で（ＮＤ注入層などの）高エネルギ注入された深いドリフト領域は典型的にはゲート形成に先行することを除いては、浅いＬＤＤの利点対深いドリフト領域の利点は本願明細書では区別されない。
【００６９】
この発明の１つの実施例では、上記の表における第１のウェルおよび第２のウェルは、５Ｖおよび１２ＶのＣＭＯＳの製造のために用いられた５Ｖおよび１２ＶのＰ−ウェルおよびＮ−ウェルを指す。５Ｖおよび１２Ｖという用語は限定するように用いられるのではなく、たとえば３Ｖおよび１５Ｖ、１２Ｖおよび３０Ｖ、１．５Ｖおよび３Ｖなど、２つの異なるＰ−型ウェル濃度および２つの異なるＮ−型ウェル濃度を説明するためだけに用いられる。一般に、低圧ウェルは高圧ウェルよりも、特にシリコン表面の近くで高濃度ドープされる傾向があるが、用量およびエネルギが異なるさまざまな注入の組合わせ、すなわち連鎖注入を含む非ガウスのドーパントプロファイルでは、低圧ウェルは、ピーク濃度、平均濃度、または注入された電荷（用量）合計では必ずしも高い方ではない。高圧ウェルはまた、低圧装置用に最適化されたＮ−ウェルよりも深い傾向がある。１つの実施例では、たとえば５ＶのＣＭＯＳ用Ｎ−ウェルおよびＰ−ウェルは、０．４〜０．５ミクロンの平均投影範囲の注入を利用する一方で、１２ＶのＣＭＯＳに必要とされるウェルは、活性な領域の深さで０．７〜１．１ミクロンの平均投影範囲を有している。フィールド酸化膜の下の深さは、注入中の層の厚さによって粗く減じられる。深いＮ−型ドリフトは、活性な領域において、１２Ｖのウェルに類似した、またはわずかにより深い深さを有してもよい。
【００７０】
ドリフト領域または拡張されたドレインなどのウェルの適用可能性は、アバランシェの開始における二次元の電界分布に依存する。非ガウスおよびレトログレードドーパントプロファイルでは、表面電界および破壊電圧は、純粋なガウスドーパントプロファイルを含む従来の拡散ウェルにおいてほどは簡単には濃度を追跡しない。
【００７１】
この観察と一致して、続く図では、各ウェルが２つの図式要素によって記載される。たとえば第１のＰ−ウェルとしてＰＷ１とラベル付けされた頂部部分と、第１の埋込型Ｐ−ウェルとしてＰＷ１Ｂとラベル付けされた埋込まれた部分またはより深い部分とである。ウェルの頂部部分の下に埋められるために、埋込部分はより高エネルギで注入されてより大きな深さに達する。典型的には、ウェルの埋込部分はより高用量の注入をも用いて表面部分より高いピーク濃度を示す。すなわち、製造のためには必要ではないが、ドーパントプロファイルがレトログレードして、表面よりもバルクにおいて、より高濃度となる。レトログレードするプロファイルは、従来の拡散接合を用いては、以前に記載された費用のかかるエピタキシャル蒸着および高温埋込層拡散の必要なしに生成することができない。
【００７２】
実際、ウェルは異なるエネルギおよび注入用量のいかなる数の注入層も含むことができ、低圧ＣＭＯＳおよび高圧装置の両方の製造に有用な任意のドーパントプロファイルを形成する。明瞭にするために、頂上および底部のウェル部分は、区別できるよう、しかし集団的に言及され、その組合わせは１つとして記載される。たとえば、ＰＷ１およびＰＷ１Ｂは合わせて第１のＰ−ウェル（たとえば５Ｖの装置用）を含む。その一方でＰＷ２およびＰＷ２Ｂは合わせて高圧での動作のための第２のウェルを含む。一般に、より低濃度ドープされる第２のウェルは、高圧ドリフト領域として動作するためのよりよい候補であるが、実際はその表面濃度がより高い場合にはより悪い候補となりかねない。原則としては、高圧装置においてピーク濃度および電界が半導体のより深い、すなわち表面から遠い場所で生じるよう設計することにより、結果として高圧で有用なより強固な装置となるはず
である。
【００７３】
前述のプロセスアーキテクチャを用いると、いくつかの独特の高圧および高電力装置が製造されてモジュール式でＩＣに統合することができる。これらの新しい高圧装置は、分離されていないラテラルＤＭＯＳ、分離されていない拡張されたドレインＭＯＳ装置またはドリフトされたＭＯＳ装置、ラテラルトレンチＤＭＯＳ、分離されたラテラルＤＭＯＳ、ＪＦＥＴおよび空乏モード装置、ならびにＰ−Ｎダイオードクランプおよびレクチファイヤならびに基板に対して高圧にフロートする低圧構成要素のための接合終端部を含む。
【００７４】
分離されていないラテラルＤＭＯＳ
本願明細書に記載された低温製造方法を用いて製造される１つの種類の高圧トランジスタは、分離されていないラテラルＤＭＯＳトランジスタである。
【００７５】
分離されていないラテラルＤＭＯＳトランジスタ２００の製造は、図５Ａ−図５Ｃの断面に示される。そのプロセスは、輪郭をとる酸化膜を通して低濃度ドープされたＮ−型ドリフト領域の高エネルギイオン注入を含んでいる。図５Ａに示されたように、（たとえば）ＬＯＣＯＳを用いて基板２０１に形成されたフィールド酸化膜層２０４の輪郭をとる注入層は、フォトレジスト２０２によって選択的にマスキングされ、高エネルギのリンドリフト注入で注入され、不均一なコンフォーマルドリフト領域２０３を形成する。これは酸化膜２０４の下により浅い部分２０３Ａと、フィールド酸化膜層２０４によって覆われない活性領域の下により深い部分２０３Ｂおよび２０３Ｃとを備える（注：本願明細書に用いられた用語「コンフォーマルな」は、（ａ）半導体材料の表面で層（しばしば酸化膜層）を通した注入によって形成され、（ｂ）半導体材料におけるその垂直の厚さおよび／または深さが、表面層に形成されたいかなる開口部も含む表面層の厚さおよび／または他の機構に従って変動する、ドーパントの領域または層を指す）。マスク２０２に浸透する注入層はない。より深い活性領域２０３Ｂおよび２０３Ｃの積算電荷Ｑの合計はより浅いドリフト領域２０３Ａより大きい。シリコン中にある電荷の合計は以下によって与えられる。
【００７６】
【数１】
2009539259.tif 000005
【００７７】
ここで活性領域ｘ1＝０の場合、すなわちシリコン表面である。フィールド酸化膜の下の注入層については、ｘ1はフィールド酸化膜と下部シリコンとの間のインターフェースである。注入層が両方の領域で同じなので、フィールド酸化膜の下のシリコンにおけるドーパントは活性領域におけるよりも少ない。酸化膜がない場所から完全な厚さとなるまでの遷移領域、すなわちバーズビーク領域の下においては、ドリフト電荷の合計は階層化されている。これは開示された製造プロセスの自然な生成物である。
【００７８】
図５Ｂに示されるように、Ｐ−型ウェル２０６がフォトレジストマスク２０５を通したイオン注入によってドリフト領域２０３に隣接した領域に導入される。最終装置では、このＰ−ウェルはラテラルＤＭＯＳのボディとして機能するが、ゲート形成に先行するので、トランジスタのゲートに自己整合しない。表面の近くにそのピーク濃度があって深さが増大するにつれてモノリシックに濃度が低下する従来の拡散ウェルと異なり、Ｐ型ウェル２０６はホウ素の高エネルギイオン注入、好ましくは用量とエネルギが異なる一連のホウ素注入層を含むホウ素連鎖注入層によって形成される。連鎖注入層はいかなる数の注入層も含んでもよいが、図面では２つの領域によって図解で表わされる。単一のマスクを通し
て、かつエピタキシの使用なしでイオン注入によって形成される表面層ＰＷ１および表面下層ＰＷ１Ｂである。好ましい実施例では、より深い層は表面ウェルより高濃度である。
【００７９】
図５Ｃでは、Ｎ−ウェル２０７がＮ型ドリフト領域２０３Ｃ内のＤＭＯＳドレイン領域に導入されて、トランジスタのドレイン抵抗を減じ、ドレインにおける電界をさらに形成し、プレアバランシェ衝撃イオン化を減じる。高温拡散からのドーパント再分布を回避するために、Ｎ−ウェル２０７はリンの高エネルギイオン注入、好ましくは用量とエネルギが異なる一連のリン注入層を含むリン連鎖注入層によって形成される。連鎖注入層はいかなる数の注入層も含んでもよいが、図面では２つの領域によって図解で表わされる。単一のマスクを通して、およびエピタキシの使用なしでイオン注入によって形成される表面層ＮＷ１および表面下層ＮＷ１Ｂである。好ましい実施例では、より深い層は表面のウェルより高濃度である。
【００８０】
断面は第１のＰ−ウェル２０６および第１のＮ−ウェル２０７を示し、これらは５ＶのＣＭＯＳのために用いられる、たとえばＰ−ウェルＰＷ１およびＮ−ウェルＮＷ１を表わし、さらに、他の電圧ＣＭＯＳ、たとえば１２Ｖ、２０Ｖの装置のために最適化されたＰＷ２およびＮＷ２などの第２のＰ−ウェルおよび第２のＮ−ウェルを利用することも可能である。
【００８１】
ウェル形成後、ゲート酸化膜２０９が成長し、ポリシリコン層が堆積しパターニングされてゲート２０８を形成する。このゲートは、好ましくはＰ−型ウェル２０６の部分およびドリフト層２０３の部分の上に位置決めされ、適切なトランジスタ作用を保証する。
【００８２】
全低温製造および完全にモジュール式のプロセスアーキテクチャへの統合とは別に、ＮチャネルラテラルＤＭＯＳ装置２００は、従来の方法で製造されたラテラルＤＭＯＳに対して他の利点がある。この利点は、ウェル表面濃度が低いことに起因するさほど熱くないキャリヤの生成に対応してゲートの下の表面電界が低いこと、アバランシェ降伏をバルクに向かって半導体の表面から遠ざかるように強制する、Ｐ−ウェル２０６のより高濃度ドープされたより深い部分からの表面下の電界が強化されること、および、活性領域の上に位置するゲート２０８の長さがより短いことに起因して、利得が向上し、オン抵抗が低いことを含み、この短いゲートは連鎖注入されたＰ−ウェル２０６のほぼ垂直のサイドウォール接合によって可能になっている。対照的に、拡散ウェルＤＭＯＳは、高温拡散ウェルのより大きな横方向寸法をカバーするために、より長いゲートを必要とする。
【００８３】
非ガウスＰ−型ウェルおよびコンフォーマルＮ−型ドリフトを用いるドレイン中心のラテラルＤＭＯＳ２２０の一例が図６の断面図に示される。装置は、Ｎ−ウェルドレイン２３５を備えたフィールド酸化膜層２２２に一致するドリフト２２３、Ｎ＋ドレイン２３６、低濃度ドープした拡張部２３０を備えたＮ＋ソース２２８、Ｐ＋ボディコンタクト２２９、ゲート酸化膜２２５の上に形成される重なったシリサイド２２７を備えたポリシリコンゲート２２６、レベル間誘電体（ＩＬＤ）２３３、およびコンタクトバリヤ金属２３２を備えた金属相互接続２３１を含む。活性なゲートの縁部から活性なＮ−ウェルＮＷ１の縁部まで測定されるドリフト長さＬD1は、実質的に製造プロセスを変更することなく、装置の破壊電圧を選択するよう調整することができる。この装置では、ＤＭＯＳボディは、ストライプのジオメトリまたは環状のジオメトリを含み得るＰ−ウェル２２４Ａおよび２２４Ｂによって、すべての側面またはいくつかの側面でドレインを囲んで形成される。（注：本願明細書に用いられる「環状の」という用語は、ＩＣチップにおける機構を横方向に囲む、ドープした領域または他の構造を指す。環状領域または構造は、円形、正方形、長方形、多角形、または他のいかなる形状でもよく、環状領域または他の構造は、それが横方向に囲む機構に接していても接していなくてもよい）。示されるように、Ｐ−ウェルは、頂部部分ＰＷ１および表面下部分ＰＷ１Ｂにより表わされる非ガウスか、非モノリシ
ックなプロファイルを含み、好ましい実施例では、ＰＷ１ＢはＰＷ１よりも高濃度にドープされ、代替実施例では、Ｐ−ウェル２２４Ａおよび２２４Ｂは、用量およびエネルギが異なる一連の連鎖注入を含む。
【００８４】
図７は、非ガウスのＰ−型ウェルおよびコンフォーマルＮ−型の連鎖注入されたウェルを含むドリフトを備えた分離されていないラテラルＤＭＯＳ２４０を断面図で示す。この装置は、フィールド酸化膜層２４２に一致したドリフト２４３、Ｎ＋ドレイン２５６、低濃度ドープした拡張部２５０を備えたＮ＋ソース２４８、Ｐ＋ボディコンタクト２４９、ゲート酸化膜２４５の上に形成される重なったシリサイド２４７を備えたポリシリコンゲート２４６、ＩＬＤ２５３、およびコンタクトバリヤ金属２５２を備えた金属相互接続２５１を含む。この装置では、ＤＭＯＳボディは、ストライプのジオメトリまたは環状のジオメトリを含み得るＰ−ウェル２２４Ａおよび２２４Ｂによって、すべての側面またはいくつかの側面でドレインを囲んで形成される。Ｐ−ウェル２４４Ａおよび２４４Ｂの各々は、頂部部分ＰＷ１および表面下部分ＰＷ１Ｂにより表わされる非ガウスまたは非モノリシックなプロファイルを含んで示され、好ましい実施例では、ＰＷ１ＢはＰＷ１よりも高濃度にドープされ、代替実施例では、Ｐ−ウェル２２４Ａおよび２２４Ｂは、用量およびエネルギが異なる一連の連鎖注入層を含む。
【００８５】
連鎖注入されたＮ−ウェルから構築されるドリフト２４３は、深い部分ＮＷ１Ｂおよびより浅い部分ＮＷ１を含む。より浅い部分ＮＷ１は２４３Ｂなどの活性領域に位置する。２４３Ａなどの非活性領域は深い部分ＮＷ１Ｂのみを含み、ゲート酸化膜２４５の下の電界を増大させることなく直列ドレイン抵抗を減じる。活性なゲートの縁部から活性なＮ−ウェルＮＷ１の縁部まで測定されるドリフト長さＬD1は、実質的に製造プロセスを変更することなく、装置の破壊電圧を選択するよう調整することができる。一般に、ドリフトにおいて積算電荷の合計がより大きいことは、低圧のドリフトされたドレイン装置において好ましい。第１のＮ−ウェルおよびＰ−ウェルは、ドーパントプロファイルおよび装置の意図する電圧範囲に依存して、さまざまな組合わせにおける第２のＮ−ウェルおよびＰ−ウェルによって置換されてもよい。
【００８６】
図８は、（フィールド酸化膜の下ではなく）活性な領域でのみ形成される非ガウスのＰ−型ウェルおよびＮ−型ドリフトを含む分離されていないラテラルＤＭＯＳ２６０を断面で示す。この装置は、ドリフト２６３、Ｎ−ウェルドレイン２６５、Ｎ＋ドレイン２７６、低濃度ドープした拡張部２７０を備えたＮ＋ソース２６８、Ｐ＋ボディコンタクト２６９、ゲート酸化膜２６５の上に形成される重なったシリサイド２６７を備えたポリシリコンゲート２６６、ＩＬＤ２７３、およびコンタクトバリヤ金属２７２を備えた金属相互接続２７１を含む。この装置では、ストライプのジオメトリまたは環状のジオメトリを含み得るＰ−ウェル２６４Ａおよび２６４Ｂによって、すべての側面またはいくつかの側面でドレインを囲んで形成される。Ｐ−ウェルは、頂部部分ＰＷ１および表面下部分ＰＷ１Ｂにより表わされる非ガウスまたは非モノリシックなプロファイルを含んで示され、好ましい実施例では、ＰＷ１ＢはＰＷ１よりも高濃度にドープされ、代替実施例では、Ｐ−ウェル２６４Ａおよび２６４Ｂは、用量およびエネルギが異なる一連の連鎖注入層を含む。
【００８７】
高エネルギ注入されたドリフト層ＮＤから構築されたドリフト２６３は、アバランシェ特性および破壊特性のために最適化される。ドリフト層ＮＤを形成するためにさまざまな用量およびエネルギの複数の注入層が組合わせられ得る。ゲートの縁部からＮ−ウェルＮＷ１の縁部まで測定されるドリフト長さＬD1は、実質的に製造プロセスを変更することなく、装置の破壊電圧を選択するよう調整することができる。一般に、ドリフトにおいて積算電荷の合計がより大きいことが低圧のドリフトされたドレイン装置において望ましい。第１のＮウェルおよびＰ−ウェルは、ドーパントプロファイルおよび装置の意図した電圧範囲に依存して、さまざまな組合わせにおける第２のＮ−ウェルおよびＰ−ウェルによっ
て置換されてもよい。
【００８８】
ソース金属相互接続２７１Ａおよび２７１Ｃは、ドリフト２６３の部分と重なるようにゲート２６６の上に、およびこれを越えて延在して示される。この任意のレイアウトは、ゲートの端部の近くに集まっている電界を減じるフィールドプレートとしてソース金属が機能することを可能にし、それによって、ＤＭＯＳ２６０の破壊電圧を増大させる。同様に、このレイアウトが任意であり、この説明における他のすべてのＤＭＯＳ装置に適用されてもよいことに注意されたい。
【００８９】
図９は、非ガウスのＰ−型ウェルおよび均一なＮ−型の連鎖注入されたウェルを含むドリフト領域を備えた分離されていないラテラルＤＭＯＳ２８０を断面図で示す。この装置は、（フィールド酸化膜の下ではなく）活性領域のみで形成された連鎖注入されたＮ−ウェル２８３を含むドリフト、Ｎ＋ドレイン２９６、低濃度ドープした拡張部２９０を備えたＮ＋ソース２８８、Ｐ＋ボディコンタクト２８９、ゲート酸化膜２８５の上に形成される重なったシリサイド２８７を備えたポリシリコンゲート２８６、ＩＬＤ２８２、コンタクトバリヤ金属２９２を備えた金属相互接続２９１を利用する。この装置では、ＤＭＯＳボディは、ストライプのジオメトリまたは環状のジオメトリを含み得るＰ−ウェル２８４Ａおよび２８４Ｂによって、すべての側面またはいくつかの側面でドレインを囲んで形成される。Ｐ−ウェル２８４Ａおよび２８４Ｂの各々は、頂部部分ＰＷ１および表面下部分ＰＷ１Ｂにより表わされる非ガウスまたは非モノリシックなプロファイルを含んで示され、好ましい実施例では、ＰＷ１ＢはＰＷ１よりも高濃度にドープされ、代替実施例では、Ｐ−ウェル２８４Ａおよび２８４Ｂは、用量およびエネルギが異なる一連の連鎖注入層を含む。
【００９０】
連鎖注入されたＮ−ウェル２８３から構築されたドリフトは、頂部部分ＮＷ１および表面下部分ＮＷ１Ｂにより表わされる非ガウスまたは非モノリシックなプロファイルを含み、好ましい実施例では、ＮＷ１ＢはＮＷ１よりも高濃度にドープされ、代替実施例では、Ｎ−ウェル２８３は、用量およびエネルギが異なる一連の注入層を用いて構築される連鎖注入層を含む。
【００９１】
ゲート２８６の縁部からＮ＋ドレイン２９６の縁部まで測定されるドリフト長さＬD1は、実質的に製造プロセスを変更することなく、装置の破壊電圧を選択するよう調整することができる。一般に、ドリフトにおいて積算電荷の合計がより大きいことが低圧のドリフトされたドレイン装置において好ましい。第１のＮ−ウェルおよびＰ−ウェルは、装置のドーパントプロファイルおよび意図した電圧範囲に依存して、さまざまな組合わせにおける第２のＮ−ウェルおよびＰ−ウェルによって置換されてもよい。
【００９２】
図９では、Ｎ＋ソース２８８はＰ＋ボディコンタクト２８９から離されて示され、ソース金属相互接続２９１Ｂはボディ金属相互接続２９１Ａから離されて示される。この任意のレイアウトは、ソース電圧がソース−ボディ破壊電圧（典型的には数ボルト）の制限内でボディ電圧を越えてフロートすることを可能にし、ＤＭＯＳ２８０を通して流れる電流の感知を可能にするために用いられ得る。同様に、このレイアウトが任意であってこの説明での他のすべてのＤＭＯＳ装置に適用されてもよいことに注意されたい。
【００９３】
図６−図９に示される多くの機構は例示目的でしかなく、これらの構造への修正がこの発明の範囲内であることに注意されたい。図６の低濃度ドープしたソース拡張部２３０は、たとえば、ＬＤＭＯＳ装置の動作には必要でなく、この領域がさらに高濃度ドープしたソース拡張部と置換され得る代替実施例によって、実際によりよいオン状態特性が与えられ得る。これらの例において単一のレベルの金属相互接続しか示されていないが、好ましい実施例は当然に、ＤＭＯＳ装置のオン抵抗を低下させる役目をし、さらにソースおよび
／またはドレインフィールドプレート、ゲートのための内部バスなどを形成することができる付加的なレベルの金属化を含む。金属化層はＩＬＤ層内に延在するよう示されるが、他の好ましい実施例は、ＩＬＤ層のコンタクトホールを満たすための金属プラグ（たとえばタングステン）、およびＩＬＤ層の上の平坦な金属化層を用いるだろう。フィールド酸化膜層はＬＯＣＯＳを含むように示されるが、堆積した、または成長し、エッチバックされた酸化膜、埋込まれた酸化膜、および非酸化膜誘電材料などの代替構造もまた使用され得る。
【００９４】
図１０Ａ−図１０Ｄは、ツェナダイオードクランプを備えた前述のラテラルＤＭＯＳの修正例を示す。これは、たとえ破壊電圧がクランプの存在によって減少しても、より強固なアバランシェ耐性のある装置を生産する。丈夫さが増大することは、ＭＯＳゲートから遠く離れた、ドレインの下のバルクシリコンに対してアバランシェを強制することに起因する。
【００９５】
図１０ＡのラテラルＤＭＯＳ３００では、たとえば、ツェナクランプは、Ｎ＋ドレイン３１１の下に位置するＰ−ウェル３１９を含む。同じＰ−ウェル注入ステップが用いられてＰ−ウェル３１９およびＰ−ウェル３０２、ラテラルＤＭＯＳ３００の非ガウスのボディを形成することができる。代替的には、異なるＰ−ウェル注入ステップが用いられてＰ−ウェル３１９および３０２を形成することができる。示されるようなＰ−ウェル３１９および３０２は、頂部部分ＰＷ１および表面下部分ＰＷ１Ｂにより表わされる非ガウスまたは非モノリシックなプロファイルを含む。好ましい実施例では、ＰＷ１ＢはＰＷ１よりも高濃度にドープされ、代替実施例では、用量およびエネルギが異なる複数の注入層の連鎖注入層を含む。この装置におけるドレイン拡張部は浅いＮ−ドリフト３１０を含み、それはまた１２ＶのＮＭＯＳ装置にも用いられ得る。装置の残りの要素は前述のラテラルＤＭＯＳに類似し、Ｎ＋ソース３０４、Ｐ＋ボディコンタクト３０３、ゲート酸化膜３０７、ポリゲート３０８、シリサイド３０９、サイドウォールスペーサ３０６、Ｎ−ソース拡張部３０５、ＩＬＤ３１５、バリヤ金属３１２、および金属相互接続３１３を含む。
【００９６】
アバランシェクランプラテラルＤＭＯＳ３２０は、図８のＤＭＯＳ２６０の電圧クランプバージョンに類似し、高エネルギ注入ドリフト３３０およびＰ−ウェルクランプ３３４とともに図１０Ｂに示される。
【００９７】
アバランシェクランプラテラルＤＭＯＳ３４０は、図６のＤＭＯＳ２２０の電圧クランプバージョンに類似し、コンフォーマル高エネルギ注入ドリフト３５０およびＰ−ウェルクランプ３４２Ｂとともに図１０Ｃに示される。
【００９８】
別のアバランシェクランプラテラルＤＭＯＳ３４０は、図７のＤＭＯＳ２４０の電圧クランプバージョンと類似し、連鎖注入されたＮ−ウェル３７０ＡをＰ−ウェルクランプ３６２Ｂを備えたドリフトとして用いて、図１０Ｄに示される。
【００９９】
図１０Ａ−１０Ｄの装置が、対称なものとして、装置の中心線が図面の右側にあるように示されることに注意される。しかしながら、これが必要というわけではない。
【０１００】
ドレイン電圧クランプもまた、Ｐ−ウェルよりも浅いＰ−型領域を用いて達成することができる。図１１ＡのラテラルＤＭＯＳ３８０では、たとえば、ツェナクランプは、Ｎ＋ドレイン３９３の下に位置するＰ−ベースまたはＰ−ボディ３９４を含む。Ｐ−ウェル３８２はラテラルＤＭＯＳ３８０のボディを形成し、そこに頂部部分ＰＷＩおよび表面下の部分ＰＷ１Ｂによって表わされる非ガウスか、または非モノリシックなプロファイルを含む。好ましい実施例では、ＰＷ１ＢはＰＷ１よりも高濃度にドープされ、代替実施例では用量およびエネルギが異なる複数の注入層の連鎖注入層を含む。この装置におけるドレイ
ン拡張部は浅いＮ−ドリフト領域３９２を含み、それはまた１２ＶのＮＭＯＳ装置にも用いられ得る。装置の残りの要素は前述のラテラルＤＭＯＳ装置に類似し、Ｎ＋ソース３８４、Ｐ＋ボディコンタクト３８３、ゲート酸化膜３８７、ゲート３８８、シリサイド３８９、サイドウォールスペーサ３８６、Ｎ−ソース拡張部３８５、ＩＬＤ３９１、バリヤ金属３９６、および金属相互接続３９５を含む。
【０１０１】
図１１Ｂのサブ回路概略図４００は、統合されたラテラルＤＭＯＳ電圧クランプの概念を概略的に示し、ＮＭＯＳ４０１はＮ−チャネルＤＭＯＳを示し、ダイオード４０２は、クランプされないトランジスタのＢＶDSSを表わし、ツェナダイオード４０３は統合されたドレイン電圧クランプを示す。
【０１０２】
図１１Ｃは、電圧クランプラテラルＤＭＯＳのＩD−ＶDS特性４１０を例示する。曲線４１２、４１３、４１４および４１５のグループは、増大するゲート駆動に対応する、増大するドレイン電流を表わす。より大きな電流においては、最大保持電圧ＢＶCERは、事実上ゲート駆動と無関係に曲線４１６によって示される。この電圧は、曲線４１１によって示されるオフ状態破壊ＢＶDSSよりも実質的に下である。ＢＶDSS破壊４１１からより低いＢＶCER値４１６までのスナップバックは、結果として過電流および装置損傷を生じ得る。スナップバックを完全に回避するために、曲線４１８として示されるツェナ降伏電圧ＢＶZ2を、ＢＶCER４１６よりも下に設定しなければならない。この程度の電圧クランプが電圧クランプされたラテラルＤＭＯＳの動作電圧範囲を過度に制限することもある。曲線４１３が実質的な負性抵抗を示すが、スナップバックを起動するには一定の電流レベルＩD1が必要であることに注意すると、曲線４１７によって示された、ＢＶDSSより低いがＢＶCERより大きいクランプ電圧ＢＶZ1が、実質的に動作電圧範囲を制限することなく強固な動作を達成するのに十分であろう。
【０１０３】
図１１Ｄは、ドレイン電圧クランプのクランプ作用および等電位線４３８に対するその効果を示す、単純化された断面図４３０である。この装置では、Ｎ＋ドレイン４３９上に与えられた電圧はＮ−ドリフト４４０を空乏化させ、それが等電位線４３８が電圧増分０、Ｖ1、Ｖ2およびＶ3でドリフト領域４３５にわたって広がることを可能にし、それによってゲート酸化膜４３２およびゲート４３３の近くの低い電界を維持する。Ｐ−型層４３７の作用は、等電位線４３８を一緒に圧縮してこの領域の破壊を強制し、ゲート４３３からはるかに遠いドレイン４３９の下の電界を増大させることである。
【０１０４】
要約すると、本願明細書に記載されたドレイン電圧クランプ方法は、破壊場所をゲートから遠くへ動かすことによりラテラルＤＭＯＳアバランシェ性能を向上させ、装置破壊を減じてＥＯＳにさらされた装置の残存率を向上させる。
【０１０５】
分離されていない拡張されたドレインＭＯＳ
ドレインアバランシェクランプ概念はまた、低濃度ドープしたドレイン（ＬＤＤ）ドレイン拡張されたＭＯＳトランジスタを含む、ラテラルＤＭＯＳ以外の装置にも適用することができる。このような装置では、ドレイン拡張部または「ドリフト」ＬDの長さはゲートのサイドウォールスペーサよりも一般に長く、典型的には０．５ミクロンから最大数十ミクロンまでの長さである。より高濃度にドープされたウェルまたはボディがゲートの下に延在するソースを囲むラテラルＤＭＯＳと異なり、非ＤＭＯＳ装置は少なくとも活性領域内では横方向に均一なウェル濃度を用いる。本願明細書に記載された装置におけるＰ−ウェルおよびＮ−ウェルのドーププロファイルは注入されたままであり、長い高温拡散を必要とする従来の手段を通して生成されるのではない。したがって、装置における垂直、すなわちウェーハの表面に対して垂直のドーパントプロファイルは、オン状態の導電特性およびオフ状態の遮断特性の両方を最適化するために用いられる非ガウスプロファイルおよび非モノリシックプロファイルを含むことができる。
【０１０６】
このセクションでは、表題「分離されなかった」は、１つ以上の装置の下で床分離を形成するために用いられる専用注入層である、装置における高エネルギ注入ＤＮ層の欠如を指す。いずれのＰ−ウェルもＤＮ注入層なしで電気的にＰ−型基板に短絡され、これはすべての分離されていないＮＭＯＳトランジスタのボディまたはチャネルが必然的に接地されることを意味する。他方ではＰ−チャネル装置がＮ−ウェルに形成され、ＤＮ層の必要なしに当然に自己分離される。しかしながら、Ｎ−ウェルの表面下部分が典型的にはＤＮ層ほど高濃縮でないので、（Ｐ−型ドレインがＮ−ウェルに対して順方向にバイアスされる場合）寄生ＰＮＰ導電に起因する基板電流を防ぐＮ−ウェルの能力は、ＤＮ層がＰＭＯＳ  Ｎ−ウェルを囲む場合ほどには十分ではない。
【０１０７】
図１２は、分離されていない拡張されたドレインＰＭＯＳ４５０の断面図を示す。示される装置は対称かつドレイン中心である。すなわち示されるように、Ｐ＋ドレイン４６３が、ゲート４５８（シリサイド４５９を含む）、ソース４５４およびＮ＋ウェルコンタクト４５３に両側で囲まれる。装置はストライプのジオメトリを用いて構築されてもよく、または完全に囲まれた長方形もしくは多角形の形状を構成してもよい。ゲート酸化膜４５７は、高圧装置のための第１の薄いゲート酸化膜またはより厚いゲート酸化膜を含んでもよい。自己整合したＰ−ドリフト層４６２のドリフト長さＬD1は、サイドウォールスペーサ４６０によるのではなく、ゲート４５８からＰ＋ドレイン４６３までの距離によって決定される。サイドウォールスペーサ４６０が存在する結果として、低濃度ドープしたソース領域４５５が形成される。この領域は、低圧ＰＭＯＳ装置と互換性をもつ既存のＬｄｄ注入を用いて注入されてもよく、またはＰＭＯＳ４５０のために最適化された専用注入を用いてもよい。ＩＬＤ４６１を通したコンタクトは下部のバリヤ金属４６４を備えた金属相互接続４６５を用いてなされる。
【０１０８】
示されたように、Ｎ−ウェル４５２Ａ、４５２Ｂは、頂部部分ＮＷ１および表面下の部分ＮＷ１Ｂによって表わされる、非ガウスか、非モノリシックなプロファイルを含む。好ましい実施例では、ＮＷ１ＢはＮＷ１よりも高濃度にドープされ、代替実施例では、Ｎ−ウェル４５２Ａ、４５２Ｂは、用量およびエネルギが異なる一連の連鎖注入層を含む。Ｎ−ウェル４５２Ａ、４５２Ｂがフィールド酸化膜層４５６の後に形成されるので、領域４５２Ｂによって示されるように、フィールド酸化膜の下のその接合深さはより浅く、領域４５２ＢはＮ−ウェルの埋込まれた部分ＮＷ１Ｂのみを実質的に含むことができる。埋込まれた部分ＮＷ２Ｂを備えた第２のウェルＮＷ２が、第１のＮ−ウェルを置換するように用いられてもよい。
【０１０９】
ドレイン拡張部またはドリフト領域４６２は、ゲート４５８およびフィールド酸化膜層４５６の後に好ましくは形成される浅い注入部を含み、したがって、これらの層に完全に自己整合される。示されるように、ドリフト領域４６２はゲート４５８によって囲まれ、フィールド酸化膜層４５６には接触も当接もしない。
【０１１０】
Ｐ−ボディ注入層、Ｐ−ベース注入層または別の専用注入層のいずれかを含む任意のＰＢ層４６６はＰ＋ドレイン４６３を囲んで導入され、濃度を階層化することによりドレインを囲む表面電界を減じる。表面電界を減じることに加えてさらに、表面下のアバランシェを通してドレイン破壊を低下させることにより、トランジスタのアバランシェ耐性を向上させることができる。ＰＭＯＳ４５０では、このバルクアバランシェは、ダイオード４６９、Ｐ＋ドレイン４６３を含む電圧クランプ、ＰＢ層４６６およびＮ−ウェル４５２Ａとして概略的に表わされる。
【０１１１】
図１３は、ＰＭＯＳ４５０と類似した分離されていない拡張されたドレインＮＭＯＳ４７０の断面図を示す。示されるようなＮＭＯＳ４７０は対称かつドレイン中心である。Ｎ
＋ドレイン４８３は、ゲート４７８（シリサイド４７９を含む）、ソース４７４、およびＮ＋ウェル−コンタクト４７３によって両側で囲まれる。装置はストライプのジオメトリを用いて構築されてもよく、または完全に囲まれた長方形もしくは多角形の形状で構成されてもよい。ゲート酸化膜４７７は、高圧装置のための第１の薄いゲート酸化膜またはより厚いゲート酸化膜を含んでもよい。自己整合されたＮ−ドリフト領域４８２の長さＬD1は、サイドウォールスペーサ４８０によるのではなく、ゲート４７８からＮ＋ドレイン４８３への距離によって決定される。サイドウォールスペーサ４８０が存在する結果として、低濃度ドープしたソース領域４７５が形成される。低濃度ドープしたソース領域４７５は、低圧ＮＭＯＳ装置と互換性をもつ既存のＬｄｄ注入を用いて注入されてもよく、またはＮＭＯＳ４７０のために最適化された専用注入を用いてもよい。ＩＬＤ４８１を通る接触は、下部バリヤ金属４８４を備えた金属相互接続４８５を用いて行なわれる。
【０１１２】
示されるように、Ｐ−ウェル４７２Ａ、４７２Ｂは、頂部部分ＰＷ１および表面下部分ＰＷ１Ｂを表わす、非ガウスか、非モノリシックなプロファイルを含む。好ましい実施例では、ＰＷ１ＢはＰＷ１よりも高濃度にドープされ、代替実施例では、Ｐ−ウェル４７２Ａ、４７２Ｂは、用量およびエネルギが異なる一連の連鎖注入層を含む。Ｐ−ウェル４７２Ａ、４７２Ｂがフィールド酸化膜層４７６の後に形成されるので、フィールド酸化膜層４７６の下のその接合深さは領域４７２Ｂにおけるように浅く、Ｐ−ウェルの埋込まれた部分ＰＷ１Ｂのみを実質的に含むことができる。埋込まれた部分ＰＷ２Ｂを備えた第２のウェルＰＷ２は第１のＰ−ウェルを置換するように用いられてもよい。
【０１１３】
ドレイン拡張部またはドリフト領域４８２は、ゲート４７８およびフィールド酸化膜層４７６の後に好ましくは形成される浅い注入層を含み、したがって、これらの層に完全に自己整合される。示される装置では、ドリフト領域４８２はゲート４７８によって囲まれ、フィールド酸化膜層４７６には接触も当接もしない。
【０１１４】
Ｎ−ボディ注入層、Ｎ−ベース注入層または別の専用注入層のいずれかを含む任意のＮＢ層４８６がＮ＋ドレイン４８３を囲んで導入され、濃度を階層化することによりドレインを囲む表面電界を減じる。表面電界を減じることに加えてさらに、表面下のアバランシェを通してドレイン破壊を低下させることによりトランジスタのアバランシェ耐性を向上させることができる。
【０１１５】
分離されていないドレイン拡張部ＰＭＯＳ４５０およびＮＭＯＳ４７０は装置に対して修正することができ、そこでドレインはすべての側においてゲートによって囲まれるわけではない。図１４は、ＰＭＯＳ５００ＡおよびＮＭＯＳ５００Ｂを含む非対称の拡張されたドレインＣＭＯＳ装置の概略的な断面を示し、そこではドレイン拡張部は一方側でゲートに当接し、１つ以上の他の側でフィールド酸化膜に当接している。
【０１１６】
非対称のドリフトされたＰＭＯＳ５００ＡはＮ−ウェル５０２において形成され、Ｐ＋ドレイン５０５Ｂを含み、一方側でＰ＋ドレインおよびゲート５１１Ａの間に長さＬDP1のＰ−ドリフト領域５０７Ａが介在して備えられる。長さＬDP2の第２のＰ−ドリフト領域５０７Ｂは、ドレイン５０５Ｂおよびフィールド酸化膜層５１６の間に置かれる。ドリフト領域５０７Ａ、ドリフト領域５０７Ｂおよびソース拡張部５０６は、上述のプロセスフローのＰＬＤＤ２などの同じ注入ステップを用いて形成されてもよく、またはその具体的な機能のために個別に最適化された別個の注入層であってもよい。ドリフト領域５０７Ａおよび５０７ＢのＬDP2およびＬDP1も、その機能のために個別に最適化されてもよい。たとえば、５０７Ｂの長さおよび抵抗性はＰＭＯＳ５００ＡのＢＶの決定について重要であるが、装置のオン状態性能またはホットキャリヤ信頼性（ＨＣＩ）には影響しない。一方、ドリフト領域５０７Ａのドーピングおよび長さは、ＢＶ、オン抵抗およびＨＣＩに影響する。
【０１１７】
同様に、非対称のドリフトされたＮＭＯＳ５００ＢはＰ−ウェル５０３に形成され、Ｎ＋ドレイン５０４Ｂを含み、一方側でＮ＋ドレインおよびゲート５１１Ｂの間に長さＬDN1のＮ−ドリフト領域５０９Ａが介在して備えられる。長さＬDN2の第２のＮ−ドリフト領域５０９Ｂは、ドレイン５０４Ｂおよびフィールド酸化膜層５１６の間に置かれる。ドリフト領域５０９Ａ、ドリフト領域５０９Ｂおよびソース拡張部５０８は、上述のフローのＮＬＤＤ２などの一般的な注入ステップを用いて形成されてもよく、または、具体的な各機能のために個別に最適化される別個の注入ステップによって形成されてもよい。ドリフト領域５０９Ａおよび５０９ＢのＬDP2およびＬDP1も、その機能のために個別に最適化されてもよい。たとえば、ドリフト領域５０９Ｂの長さおよび抵抗性はＮＭＯＳのＢＶの決定について重要であるが、装置のオン状態性能またはホットキャリヤ信頼性（ＨＣＩ）には影響しない。一方、ドリフト領域５０９Ａのドーピングおよび長さは、ＢＶ、オン抵抗およびＨＣＩに影響する。１つの実施例では、破壊が常にゲート５１１Ｂから遠くで生じるように、ドリフト領域５０９ＢのＢＶは意図的にドリフト領域５０９ＡのＢＶよりも低くされている。
【０１１８】
好ましい実施例では、ソース拡張部５０８は高濃度にドープされてＮＭＯＳのソースからチャネルまで低い抵抗を与えるが、ドリフト領域５０９Ａは、ドレイン破壊電圧を支持して十分なＨＣＩをもたらすように最適化された異なるドーピングプロファイルを有している。別の実施例では、ドリフト領域５０９Ａはまた、オン抵抗とＨＣＩとの間のよりよいトレードオフのために階層化されたドリフト領域ドーピングを与えるよう、Ｎ＋ドレイン領域の近くによりドーピングの大きい第２の領域を含む。ドリフト領域５０９Ａはまたより高エネルギで注入されることができ、ほとんどの電流が繊細なゲート酸化膜シリコンインターフェースからさらに遠くに流れることを可能にすることにより、ＨＣＩを向上させるレトログレードプロファイルを与える。
【０１１９】
ＰＭＯＳ５００ＡおよびＮＭＯＳ５００Ｂの構造および製造は、別の方法で図１２および図１３のＰＭＯＳ装置およびＮＭＯＳ装置と類似する。Ｐ＋注入層は、ＰＭＯＳ５００Ａにおいてソース５０５Ａおよびドレイン５０５Ｂを形成する一方で、ＮＭＯＳ５００ＢにおいてＰ−ウェルコンタクト５０５Ｃを形成する。反対に、Ｎ＋注入層は、ＮＭＯＳ５００Ｂにおいてソース５０４Ｃおよびドレイン５０４Ｂを形成する一方で、ＰＭＯＳ５００ＡにおいてＮ−ウェルコンタクト５０４Ａを形成する。ＰＭＯＳ５００ＡおよびＮＭＯＳ５００Ｂのゲート酸化膜５１０Ａおよび５１０Ｂは同じでもよく、または個別に最適化されてもよい。
【０１２０】
図１２および図１３に示されるＰＢ層４６６およびＮＢ層４８６もＰＭＯＳ５００ＡおよびＮＭＯＳ５００Ｂに使用されてもよい。代替的には、より深い注入を用いてドレインの下へ、およびバルクシリコンの中へと破壊を強制することができる。ＰＭＯＳ５００Ａでは、任意のＮ型領域４９８はマスキングされてもよく、Ｎ−ウェル５０２に注入されて局所的に濃度を高め、Ｐ＋ドレイン５０５ＢおよびＮ−ウェル５０２の間で形成される接合の破壊を低下させる。同様に、ＮＭＯＳ５００Ｂでは、Ｐ型領域４９９はマスキングされてもよく、Ｐ−ウェル５０３に注入されて局所的に濃度を高め、Ｎ＋ドレイン５０４ＢおよびＰ−ウェル５０３の間で形成される接合の破壊を低下する。
【０１２１】
ラテラルトレンチＤＭＯＳ
シリコン表面の上に位置し、シリコン表面に沿ってゲートの下にＭＯＳチャネルを形成するゲートを有する、前述の「平坦な」ＭＯＳトランジスタおよびＤＭＯＳトランジスタと比較すると、ラテラルトレンチゲート型ＤＭＯＳトランジスタ（ＬＴＤＭＯＳ）は、トレンチゲートを利用して、ウェーハ表面に対して平行でなく直交して、エッチングされたトレンチの側を垂直に下るチャネル電流を制御する。チャネル電流が基板全体を通って垂
直に、およびその背面の外に流れる垂直トレンチＤＭＯＳとは異なり、ＬＴＤＭＯＳは、電流がウェーハの上側表面上のドレインコンタクトに戻って流れる前に、垂直なチャネル電流をそのドレインに横方向に方向を変える。ＬＴＤＭＯＳは従来の平坦なＭＯＳトランジスタよりはるかに三次元である。トレンチゲート構造は、平坦なゲート装置よりも製造が困難である一方、装置の電気的性質については一定の利点を与える。
【０１２２】
０．４ミクロン以下のトレンチ開口部を用いて、ゲートは従来のＭＯＳトランジスタ、特に０．５〜０．６ミクロンのゲート長を必要とする５ボルトの装置、典型的には０．８ミクロン以上を必要とする１２ボルトの装置、および最大４ミクロンまでのさらに長いゲート長を必要とする２０ボルト以上の電圧よりも面積の消費が少ない。したがって、トレンチゲートについてはスペースの節約が単純に利益となる。
【０１２３】
ＬＴＤＭＯＳの別の利益は、異なるエネルギおよび用量の一連の連鎖注入層を用いて完全に自己整合したゲートを形成し、高温処理または長い拡散を必要とすることなく箱形状または他の非ガウスかつ／または非モノリシックなドーパントプロファイルを形成する能力である。これらの独特のドーパントプロファイルは、チャネルに広がる空乏を減じ、短絡チャネル効果を抑え、パンチスルーチャネルリークおよび破壊を抑制し、かつしきい値可変性を制限するのを助けるよう調整することができる。
【０１２４】
従来の態様で構築されたラテラルＤＭＯＳと比較して、本願明細書に記載されたＬＴＤＭＯＳの垂直の注入は簡単で便宜的であり、高温拡散を必要とすることなくＤＭＯＳボディ全体を注入するのに数秒しか要しない。この方法は、装置とゲート配向との方向上の不整合を回避するために注入中に正確なウェーハの回転を必要とする、図３ＣのＤＭＯＳ装置１０５によって、または図３ＤのラテラルＤＭＯＳ１１０の新種のチルト注入によって必要とされる、１２−２４時間の高温拡散と著しい対照をなす。また、図３Ｇの従来のＤＭＯＳ装置１２０と異なり、この発明のＬＴＤＭＯＳはゲートに対して完全に自己整合し、破壊および衝撃イオン化をより一定かつ複製可能にする。
【０１２５】
ＬＴＤＭＯＳの三次元構造の別の利益は、高電界の領域から大電流密度の領域を離す能力であって、それによって、図２Ｂの装置７０の衝撃イオン化および望ましくないドリフト導電変調効果を抑える。装置はまた、ゲート酸化膜を、たとえば装置がアバランシェ降伏の状態にあるときであってもゲートが数ボルトを支持すればよいような、非常に低い電界にさらすよう開発することができる。ゲートにわたる低電界は、より薄いゲート酸化膜を装置の構造に利用することを可能にし、ゲート電圧駆動要件を減じて、高圧装置に対してさえもオン抵抗を低く維持する。
【０１２６】
ＬＴＤＭＯＳがそのドレイン内にボディ領域を包含しており、そのボディ内にソースを包含しているので、ソース−ボディ短絡を装置の全体にわたって均一に、かつ接地された基板に必然的にボディを短絡することなく利用することが便利である。「局所的な」ボディコンタクトを与える能力により、ソース−ボディの分巻抵抗ＲSBが抑えられ、それによって図２Ａの装置６０の悩みであるスナップバック現象が有効に減じられるか、またはなくなりさえする。
【０１２７】
別の利点は、全低温処理を用いることによって、ＬＴＤＭＯＳ製造が統合されたプロセスでの他のバイポーラ装置およびＣＭＯＳ装置の統合に影響しないか、他の方法で影響を及ぼさないことであり、装置および対応するプロセス工程の包含および排除がモジュール式の態様で支持される。全低温処理では、直径の小さいウェーハに製造が限定されるわけではない。
【０１２８】
図１５Ａから図１５Ｃは、この発明によるＬＴＤＭＯＳ装置の全低温製造におけるいく
つかのキーとなる工程を示す。図１５Ａを参照して、ＬＴＤＭＯＳ５５０の製造は、基板５５１にポリシリコンゲート５５４およびゲート酸化膜５５３を備えたトレンチゲート５５２を形成する、エッチングステップ、酸化ステップ、ポリシリコン堆積ステップ、ならびに平坦化ステップで始まる。次いで、深いドリフト（ＮＤ）領域５５５が高エネルギまたは連鎖注入によって典型的にはトレンチ５５２の底部の深さに近い深さに導入されるが、深さはより浅くてもより深くても可能である。トレンチ５５２より深いＮＤ領域の形成は、たとえば、ハイサイドスイッチアプリケーションで用いられるラテラルトレンチＤＭＯＳ装置におけるゲート電界をさらに減じるために用いられてもよい。
【０１２９】
図１５Ｂに示されるように、このプロセスはさらに、好ましくはホウ素注入エネルギおよび用量が変動する連鎖注入を用いて、パターニングされたフォトレジスト５５６によって選択的にマスキングされる、注入されたままのＰ−型ボディ５５９の形成を含む。ボディ注入は、少なくとも下部部分ＮＷ１Ｂおよび上部部分ＮＷ１を含む連鎖注入された非ガウスＮ−ウェルを理想的には含む、任意のＮ−ウェル５５７の形成に先行しても続いてもよく、ここで好ましい実施例では、特にトレンチラテラルＤＭＯＳ５５０と一緒に製造される他の装置において同じＮ−ウェルが構造的、電気的な要素として含まれることになっている場合は、下部部分ＮＷ１Ｂが上部部分よりも高濃度にドープされる。たとえば、第２のＮ−ウェルが第１のＮ−ウェルよりも高濃度の平均ドーピングを有する場合などは、所望により第２のＮ−ウェルを第１のＮ−ウェルの代わりに用いることができる。
【０１３０】
Ｐ−型ボディ５５９の存在は、ドリフト領域５５５を２つの領域、すなわちボディ５５９の下の挟まれた領域５５５Ａ、およびＰ−型ボディ層によって挟まれない領域５５５Ｂに分割する。図１５Ｃに示されるように、注入が用いられてＮ＋ソース領域５６０Ａおよび５６０Ｂならびにドレインコンタクト５６０Ｃを形成する。別の注入が用いられてＰ＋ボディコンタクト５６１Ａおよび５６１Ｂを形成する。電流Ｉは、トレンチ５５２の側を下って垂直の経路を通って流れ、横方向の導電経路をまず挟まれたドリフト領域５５５Ａを通り、次に挟まれないドリフト領域５５５Ｂに向かって拡大し、最終的にＮ＋ドレインコンタクト５６０Ｃによって集められるように流れる。任意のＮ−ウェル５５７がオン抵抗を減じるのを助けてもよい。
【０１３１】
図１６Ａおよび図１６Ｂは、非コンフォーマルな深いＮ−型ドリフト領域５８２を含むラテラルトレンチＤＭＯＳ５８０の１つの可能な構造を示す。図１６Ａは、Ｎ＋ソース５８７Ｂ、Ｐ＋ボディコンタクト５８６Ｂ、連鎖注入されたＰ型ボディ５８３、ＮＤ領域５８２、Ｎ＋ドレインコンタクト５８７Ａ、基板コンタクト５８６Ａ、ＩＬＤ５９０、バリヤ金属５８８、および相互接続５８９に囲まれた、トレンチゲートポリシリコン５８５およびゲート酸化膜５８４を含む、ゲート中心の設計を断面図で示す。
【０１３２】
トレンチゲートの底部を除いて、ゲートおよびドレイン構造全体は、ｐ−ボディによって挟まれない部分５８２Ａと、Ｐ−型ボディ５８３によって挟まれた部分５８２Ｂとを含む、注入ドリフト領域５８２によって垂直に包含され、かつ横方向に囲まれる。ゲートポリシリコン５８５の縁部からＰ−ボディ領域５８３の縁部まで延在する、挟まれた部分５８２Ｂは長さＬJを有し（ＪＦＥＴ様の領域を表示する）、その一方でＰ−ボディ５８３の縁部から任意のＮ−ウェルドレイン５９１の縁部へは、ドリフト長さＬD1として規定される。これらのドリフト領域長さＬJおよびＬD1のいずれかまたは両方を延長することはＬＴＤＭＯＳ５８０のＢＶを増大させるが、そのオン抵抗をも増大させる。
【０１３３】
Ｎ−ウェルドレイン５９１およびＰ基板５８１の間のＬＴＤＭＯＳ５８０の外端は、ＮＤ領域５８２Ａの拡張部の長さＬD2と、Ｐ＋基板コンタクト５８６Ａによって境界付けされる長さＬD3の基板領域とを含む。外端の長さは、ＬD1のドーピングおよび長さが影響するようには、装置の導電特性に影響しない。装置全体はエピタキシを必要とすることなく
Ｐ基板５８１に形成される。
【０１３４】
図１６Ｂは、ＮＤ領域６０１を囲むＰ＋基板リング６０２Ａ、任意のＮ−ウェル領域６０４Ａおよび６０４Ｂ、Ｎ＋ドレインコンタクト６０５Ａおよび６０５Ｂ、ポリシリコンがトレンチ６０９の外部でシリコン表面の上に位置している電極窓６０７によって接触されるトレンチポリ６０８およびトレンチ６０９を備えたＰ＋ボディコンタクト領域６０２Ｂに当接するＮ＋ソース領域６０５Ｃおよび６０５Ｄを備えたＰ−ボディ領域６０３を含む、ＬＴＤＭＯＳ５８０の上面図を示す。ソースコンタクト６０６は、Ｎ＋ソース領域６０５ＣおよびＰ＋ボディコンタクト領域６０２Ｂの両方にまたがる衝突コンタクトとして示される。代替的には、ソースコンタクトおよびボディコンタクトが別個であってもよい。
【０１３５】
ドリフト長さＬD1、ＬD2、ＬD3は、規定するドーパント領域に対して特定される。「ユニットセル」として規定された部分は、より大型の装置を形成するために繰り返され得る部分を説明しており、ＮＤ領域６０１およびＰ＋基板リング６０２Ａもこの大型装置を収容するためにさらに拡張する限り、繰り返され得る。Ｎ−ウェルドレインもまた完全にボディ領域６０３を囲むことができる。
【０１３６】
図１７Ａおよび図１７Ｂは、トレンチがドレインに囲まれるのとは逆にドレインがトレンチに囲まれること以外は図１６ＡのＬＴＤＭＯＳ装置に構造上類似している、ＬＴＤＭＯＳ装置のいくつかのドレイン中心の変形例を示す。
【０１３７】
図１７Ａは、Ｐ＋ボディコンタクト領域６２７Ｂおよび６２７Ｃ、連鎖注入されたＰ−型ボディ６２６Ａ、６２６Ｂ、６２６Ｃおよび６２６Ｄ、トレンチゲートポリシリコン６２５およびゲート酸化膜６２４、Ｎ＋ソース領域６２８Ａ、６２８Ｂ、６２８Ｃおよび６２８Ｄ、ＩＬＤ６３１、バリヤ金属６２９および相互接続金属６３０に囲まれるＮ−ウェルの深いドレイン領域６２３およびＮ＋ドレインコンタクト領域６２８Ｅを含む、ドレイン中心のＬＴＤＭＯＳ６２０を示す。装置全体は、エピタキシを必要とすることなく、非コンフォーマルＮＤ領域６２２およびＰ−型基板６２１内に形成される。
【０１３８】
電気的に、Ｎ−ウェル６２３が装置のドリフト領域を形成し、そこではＰ−ボディ６２６Ｃの縁部からＮ＋ドレインコンタクト領域６２８Ｅの縁部までドリフト長さＬD1が規定される。このドリフト領域を延長することで多少は破壊が増大し得るが、Ｎ−ウェル６２３のより高濃度なドーピングによって、トランジスタドレイン抵抗におけるほぼ線形の増大にもかかわらず、結果として破壊の最小限の増大しか生じ得ない。基板コンタクト注入およびコンタクトリングおよび装置の外端は示されないが、図１６Ａおよび図１６Ｂに示されるＬＴＤＭＯＳ５８０の設計に類似の設計を用いて、外部ボディ領域を越えてドリフト領域６２２を拡張することにより達成され得る。
【０１３９】
図１７Ｂは、コンフォーマルドリフト領域を備えたＬＴＤＭＯＳ６４０を示す。この装置は、任意の深いドレイン領域６４３、フィールド酸化膜層６５２に囲まれたＮ＋ドレインコンタクト領域６４８Ｅ、Ｐ＋ボディコンタクト領域６４７Ａおよび６４７Ｂ、連鎖注入されたＰ−型ボディ６４６Ａ、６４６Ｂ、６４６Ｃおよび６４６Ｄ、トレンチゲートポリシリコン６４５およびゲート酸化膜６４４、Ｎ＋ソース領域６４８Ａ、６４８Ｂ、６４８Ｃおよび６４８Ｄ、ＩＬＤ６５１、バリヤ金属６４９および相互接続金属６５０を含む。装置全体は、エピタキシを必要とすることなく、コンフォーマルＮＤ領域６４２Ａおよび６４２Ｂ、ならびにＰ−型基板６４１内に形成される。
【０１４０】
電気的に、領域６４２Ａおよび６４２Ｂが装置のドリフト領域を形成し、Ｐ−ボディ６４６Ｃの縁部から深いドレイン領域６４３の縁部までドリフト長さＬD1が規定される。示
されるように、これはほぼフィールド酸化膜層６５２の長さと同じであり得るが、必須ではない。ゲート縁部からＰ−ボディ領域６４６Ｂの縁部まで延在する挟まれたドリフト領域６４２Ａは長さＬJ（ＪＦＥＴ様の領域を表示する）を有する。これらのドリフト領域長さＬJおよびＬD1のいずれかまたは両方を延長することがＬＴＤＭＯＳのＢＶを増大させ得るが、そのオン抵抗をも増大させる。基板コンタクト注入およびコンタクトリング、ならびに装置の外端は示されないが、図１６の装置に類似する設計を用いて、外部ボディ領域を越えてＮＤ領域６４２を拡張することにより達成され得る。
【０１４１】
図１７Ｃは、ドリフト領域６６２Ａに囲まれた深いドレイン領域６６３およびＮ＋ドレインコンタクト６６８Ｃ、Ｐ＋ボディコンタクト６６７、連鎖注入されたＰ−型ボディ６６６Ａおよび６６６Ｂ、トレンチゲートポリシリコン６６５およびゲート酸化膜６６４、Ｎ＋ソース領域６６８Ａおよび６６８Ｂ、ＩＬＤ６７１、バリヤ金属６６９、ならびに相互接続金属６７０を含む、ＬＴＤＭＯＳ６６０を示す。装置全体は、エピタキシを必要とすることなく、高エネルギ注入されたドリフト領域６６２およびＰ−型基板６６１内に形成される。示されるように、Ｎ＋ドレイン６６８Ｃの中心が対称な装置の中心線である。
【０１４２】
電気的に、ＮＤ領域６６２が装置のドリフト領域を形成し、そこではフィールド酸化膜の存在なしに、任意のＮ−ウェル６６３の縁部からＰ−ボディ６６６Ｂの縁部までドリフト長さＬD1が規定される。図１７ＢのＬＴＤＭＯＳ６４０と異なり、ＬＴＤＭＯＳ６６０のドリフト領域６６２はフィールド酸化膜層を通して注入されていない。したがって、ドリフト領域６６２の結果として生じる深さは、その全長に沿って実質的に一定である。ＬD1を増大させることはＬＴＤＭＯＳ６６０のＢＶを増大させ得るが、これはまたオン抵抗をも増大させる。基板コンタクト注入およびコンタクトリングならびに装置の外端は示されないが、図１６Ａおよび図１６Ｂに示されるＬＴＤＭＯＳ５８０の設計に類似の設計を用いて、外部のボディ領域を越えてドリフト領域６６２を拡張することにより達成され得る。
【０１４３】
図１７Ｄは、挟まれた部分６８２Ｂ、フィールド酸化膜層６９１の下の挟まれていない部分６８２Ａ、およびフィールド酸化膜層６９１の下にない挟まれていない部分６８２Ｃを含むコンフォーマルドリフト領域６８２に囲まれた、任意の深いドレイン領域６８３およびＮ＋ドレインコンタクト６８８Ｃを含む、ＬＴＤＭＯＳ６８０を示す。ＬＴＤＭＯＳ６８０はさらに、Ｐ＋ボディコンタクト６８７、連鎖注入されたＰ−型ボディ６８６Ａおよび６８６Ｂ、トレンチゲートポリシリコン６８５およびゲート酸化膜６８４、Ｎ＋ソース領域６８８Ａおよび６８８Ｂ、ＩＬＤ６９２、バリヤ金属６８９ならびに相互接続金属６９０を含む。装置全体は、エピタキシを必要とすることなく、コンフォーマル注入ドリフト領域６８２Ａ、６８２Ｂ、および６８２Ｃ、ならびにＰ−型基板６８１の内に形成される。示されるように、Ｎ＋ドレイン６８８Ｃの中心が対称な装置の中心線である。
【０１４４】
電気的に、ドリフト領域６８２Ａが装置のドリフト領域を形成し、Ｎ＋ドレインコンタクト６８８Ｃまたは任意の深いドレイン６８３の縁部からＰ−ボディ６８６Ｂの縁部までドリフト長さＬD1が規定される。示されるように、フィールド酸化膜層６９１の長さはＬD1と同じでもよく、またはこれらの長さは実質的に異なってもよい。ＬD1を増大させることは破壊を増大させ得るが、オン抵抗をも増大させ得る。基板コンタクト注入およびコンタクトリングならびに装置の外端は示されないが、図１６Ａおよび図１６Ｂに示されるＬＴＤＭＯＳ５８０の設計に類似の設計を用いて、外部のボディ領域を越えてドリフト領域６８２Ａを拡張することにより達成され得る。
【０１４５】
図１７Ｅに示されるＬＴＤＭＯＳ７００は、Ｎ−ウェル７０３に囲まれたＮ＋ドレインコンタクト７０８Ｅ、Ｐ＋ボディコンタクト７０７Ａおよび７０７Ｂ、連鎖注入されたＰ−型ボディ領域７０６Ａ、７０６Ｂ、７０６Ｃおよび７０６Ｄ、トレンチゲートポリシリ
コン７０５およびゲート酸化膜７０４、Ｎ＋ソース領域７０８Ａ、７０８Ｂ、７０８Ｃおよび７０８Ｄ、ＩＬＤ７１１、バリヤ金属７０９、ならびに相互接続金属７１０を含む。装置全体は、エピタキシを必要とすることなく、高エネルギ注入されたドリフト領域７０２およびＰ−型基板７０１内に形成される。示されるように、Ｎ＋ドレイン７０８コンタクトＥの中心が対称な装置の中心線である。
【０１４６】
電気的に、ＮＤ領域７０２のＮ−ウェル７０３および挟まれた部分が装置のドリフト領域を形成し、Ｎ＋ドレインコンタクト７０８Ｅの縁部からＰ−ボディ７０６Ｂの縁部までドリフト長さＬD1が規定される。ゲートポリシリコン７０５の縁部からＮ−ウェル７０３の縁部まで延在する、ＮＤ領域７０２の挟まれた部分は長さＬJを有する。これらのうちいずれかまたは両方のドリフト長さＬJおよびＬD1を延長することはＬＴＤＭＯＳ７００のＢＶを増大させ得るが、そのオン抵抗をも増大させる。ＬJおよび／またはＬD1を縮小することは、Ｎ−ウェル７０３がチャネル領域に干渉することを引き起こし得る。
【０１４７】
基板コンタクト注入層およびコンタクトリング、ならびに装置の外端は示されないが、図１６Ａおよび図１６Ｂに示されるＬＴＤＭＯＳ５８０の設計に類似の設計を用いて、外部のボディ領域を越えてドリフト領域７０２を拡張することにより達成され得る。
【０１４８】
図１７Ｆは、Ｐ−ボディ７２６Ｂによって挟まれない部分７２２ＡおよびＰ−型ボディ７２６Ｂによって挟まれる部分７２２Ｂを含むドリフト領域７２２に囲まれた、Ｎ＋ドレインコンタクト７２８Ｅを有するＬＴＤＭＯＳ７２０を示す。装置はさらに、Ｐ＋ボディコンタクト７２７Ｂおよび７２７Ｃ、連鎖注入されたＰ−型ボディ領域７２６Ａ、７２６Ｂ、７２６Ｃおよび７２６Ｄ、トレンチゲートポリシリコン７２５およびゲート酸化膜７２４、Ｎ＋ソース領域７２８Ａ、７２８Ｂ、７２８Ｃおよび７２８Ｄ、ＩＬＤ７３１、バリヤ金属７２９および相互接続金属７３０を含む。図１７Ｅに示されるＬＴＤＭＯＳ７００と異なり、ＬＴＤＭＯＳ７２０はＮ−ウェルの深いドレインを含んでいない。装置全体はエピタキシを必要とすることなくＰ−型基板７２１内に形成される。示されるように、Ｎ＋ドレインコンタクト７２８Ｅの中心は対称な装置の中心線である。
【０１４９】
電気的に、装置のドリフト領域は、Ｎ＋７２８Ｅの縁部からＰ−ボディ７２６Ｂの縁部まで規定される長さＬD1の第１の部分、および、ゲート縁部からＰ−ボディ７２６Ｂの縁部まで規定された第２の部分ＬJを含む。これらのドリフト長さＬJおよびＬD1のうちいずれかまたは両方を延長することはＬＴＤＭＯＳのＢＶを増大させ得るが、そのオン抵抗をも増大させる。基板コンタクト注入層およびコンタクトリング、ならびに装置の外端は示されないが、図１６の装置に類似の設計を用いて、外部のボディ領域を越えてＮＤ領域７２２を拡張することにより達成され得る。
【０１５０】
図１８Ａ−図１８Ｃは、好ましくはＬＯＣＯＳプロセスによって形成される、フィールド酸化膜層７７１にコンフォーマルに形成されたＮＤ領域７６２を含む、ＬＴＤＭＯＳ７６０の構造を示す。図１８Ａの断面図に示されるように、ＬＴＤＭＯＳ７６０は、トレンチゲートポリシリコン７６５、ゲート酸化膜７６４、Ｎ＋ソース７６８Ｂ、Ｐ＋ボディコンタクト７６７Ａ、連鎖注入されたＰ−型ボディ７６６、任意のＮ−ウェルの深いドレイン領域７６３、Ｎ＋ドレインコンタクト７６８Ａ、基板コンタクト７６７Ｂ、ＩＬＤ７７２、バリヤ金属７６９、および相互接続金属７７０を含む、ゲート中心の設計を有する。
【０１５１】
トレンチゲートの底部を除いて、ゲートおよびドレイン構造全体は、Ｐ−ボディ７６６によって挟まれない部分７６２Ａ、７６２Ｃおよび７６２Ｄ、ならびにＰ−型ボディ７６６によって挟まれた部分７６２Ｂを含む、注入された領域ＮＤ領域７６２内に垂直に包含され、横方向に囲まれている。ゲート縁部からＰ−型ボディ７６６の縁部まで延在する挟まれた部分が長さＬJを有する（ＪＦＥＴ様の領域を表示する）一方、Ｐ−ボディ７６６
の縁部からＮ＋ドレイン７６８Ａの縁部、または任意のＮ−ウェルの深いドレイン７６３までがドリフト長さＬD1として規定される。ＮＤ領域７６２はフィールド酸化膜層７７１に一致し、それにより、フィールド酸化膜層７７１の下の領域７６２Ｃにおいては深さがより浅く電荷はより低く、ドレイン領域７６２Ａとボディおよびゲート領域７６２Ｂとにおいては深さより深く形成される。ＬJおよびＬD1を延長することはＬＴＤＭＯＳ７６０のＢＶを増大させるが、そのオン抵抗をも増大させる。
【０１５２】
ドレインとＰ基板７６１との間の外端は、ドリフト領域７６２Ｄの拡張部を長さＬD2だけと、Ｐ＋基板コンタクト７６７Ｂによって境界付けされる長さＬD3の基板領域とを含む。外端長さおよびドーピングはＬＴＤＭＯＳ７６０のＢＶに影響するが、その導電特性には影響しない。装置全体はエピタキシを必要とすることなく基板７６１に形成される。
【０１５３】
図１８ＢはＰ＋基板コンタクト７６７Ｂを含むＬＴＤＭＯＳ７８０の上面図を示し、これはＮＤ領域７６２を囲むリングの形であって、Ｎ−ウェル領域７６３、Ｎ＋ドレインコンタクト７６８Ａ、Ｐ＋ボディコンタクト７６７Ａに当接するＮ＋ソース領域７６８Ｂを備えたＰ−ボディ領域７６６、ポリシリコンがトレンチ７９１の外部でシリコン表面の上に位置している電極窓７８９によって接触されたトレンチ７９１およびトレンチポリシリコン７６５を含む。ソースコンタクト７８７は、Ｐ＋ボディコンタクト７６７Ａが側面に沿って狭すぎて接触できないので、Ｎ＋ソース領域７６８Ｂと接触して示される。この設計により、Ｐ−ボディ領域７６６の幅とドリフト領域の挟まれた部分７６２Ｂの対応する長さＬJとが減じられる。Ｐ＋ボディコンタクト７６７Ａは別個のコンタクト７８８によって各フィンガの端部で接触される。代替的には、そのソースは、付加的なＰ＋コンタクト領域を容易にするゲートフィンガに沿って、周期的に中断されてもよい。
【０１５４】
規定するドーパント領域に対してドリフト長さＬD1、ＬD2およびＬD3が特定される。「ユニットセル」として規定された部分は、より大型の装置を形成するために繰り返され得る部分を説明しており、ＮＤ領域７６２およびＰ＋基板コンタクト７６７Ｂもこの大型装置を収容するためにさらに拡張する限り、繰り返され得る。ＮＤ領域７６２もまた完全にＰ−ボディ７６６を囲むことができる。
【０１５５】
代替実施例では、ゲートに沿ったＰ＋領域およびＮ＋領域の幅が、交互のコンタクトを支持するために交互にされてもよい。この手法は図１８Ｃに示され、そこでは交互の周期性において、ソースコンタクト８０８はＮ＋ソース領域７６８Ｂのより広い部分に接触し、ボディコンタクト８０７はＰ＋ボディコンタクト７６７Ａのより広い部分に接触している。構造全体はＰ−ボディ７６６の横方向のフットプリント内に含まれる。この設計により、Ｐ−ボディ７６６の幅とドリフト領域の挟まれた部分の対応する長さＬJとが減じられる。
【０１５６】
この代替実施例の残りは、ここでもＮＤ領域７６２を囲むリングの形をしたＰ＋基板コンタクト７６７Ｂ、Ｎ−ウェル７６３、Ｎ＋ドレインコンタクト７６８Ａ、トレンチ８１１、および、ポリシリコンがトレンチ８１１の外部でシリコン表面の上に位置している電極窓８０９によって接触されるトレンチポリシリコン７６５を含む。
【０１５７】
分離されたラテラルＤＭＯＳ
エピタキシなしにＮ−チャネルラテラルＤＭＯＳを分離することは、高エネルギ注入された深いＮ−型（ＤＮ）層の使用を必要とする。ＤＮ層は、特にその形成に高温処理を必要としない点で従来の高温用と区別される独特の特性を有するが、通常エピタキシャル層と下部基板との間のインターフェースに及ぶ従来のエピタキシャル埋込層の代替と考えることができる。
【０１５８】
図１９Ａから図１９Ｃは分離されたラテラルＤＭＯＳ８４０の製造における注入されたＤＮ層の使用を示し、好ましくはＬＯＣＯＳプロセスシーケンスを用いたフィールド酸化膜層８４４の輪郭をとる注入層の形成から始まる。ＤＮ注入層は次にフォトレジスト８４５または他の適切なマスクによって選択的にマスキングされ、Ｐ−型基板８４１に対するＮ−型ドーパント、好ましくはリンの、１つ以上の高エネルギ注入によってＤＮ分離層８４２が形成され、分離されたポケット８４３を形成する。ＤＮ層８４２はフィールド酸化膜層８４４の下では接合深さがより浅く、活性なトランジスタ領域の下の十分な深さからＬＯＣＯＳ酸化膜の下の深さまで、段階的な遷移を作る。好ましい実施例では、分離ポケットのサイドウォールはＬＯＣＯＳバーズビーク遷移領域の下で自己形成される。
【０１５９】
図１９Ｂに示されるように、Ｐ−型ウェル８４７はフォトレジストマスク８４６を通るイオン注入によって規定された活性領域に導入される。最終装置においてこのＰ−ウェルはラテラルＤＭＯＳのボディとして機能するが、ゲート形成に先行するのでトランジスタのゲートに対して自己整合しない。表面近くでピーク濃度を有し、深さが増大すると濃度がモノリシックに減少する従来の拡散ウェルとは異なり、Ｐ−型ウェル２４７は、Ｐ型ドーパントの高エネルギオイオン注入、好ましくは用量およびエネルギが異なる一連のホウ素注入層を含む連鎖注入層によって形成される。連鎖注入層はいかなる数の注入層も含んでもよいが、図面では２つの領域によって図解で表わされる。単一のマスクを通して、かつエピタキシの使用なしでイオン注入によって形成された、表面層ＰＷ１および表層下層ＰＷ１Ｂである。好ましい実施例では、より深い層のドーピング濃度は表面ウェルの濃度よりも高い。Ｐ−ウェル８４７は、他のＮＭＯＳトランジスタを統合するために用いられるＰ−ウェルを含んでもよく、または専用注入層を含んでもよい。第１のドーピングとは異なるドーピングを有する第２のＰ−ウェル、たとえばＰＷ２およびＰＷ２Ｂが、第１のＰ−ウェルを置換してもよい。
【０１６０】
図１９Ｃでは、深いＮ−型ドリフト（ＮＤ）領域８４９は、フォトレジスト８４８によって選択的にマスキングされ、分離されたポケット８４３内の領域に高エネルギ注入される。ＬＯＣＯＳ酸化膜８４４を通して注入された場合、このＮＤ領域８４９はフィールド酸化膜プロファイルに一致し、「コンフォーマルな」ドリフトを形成する。代替的には、ＮＤ領域８４９は活性領域だけに形成されてもよい。この発明の別の実施例では、分離されていない拡張されたドレインＭＯＳ装置に関して上述されたように、ドリフトはポリシリコンゲートの後に形成される浅いＮ−注入層を含んでもよい。次いで、ゲート酸化膜、ポリシリコンゲート、Ｎ＋ソース、Ｎ＋ドレイン、Ｐ−ウェル接触のためのＰ＋注入、および相互連結（示されない）が加えられて装置製造が完成する。付加的なＮ−ウェルもまた、深いドレインとして、または必要に応じてＰ−型ポケットのサイドウォール分離を完成するために、用いられてもよい。
【０１６１】
図２０は、上述のプロセスフローを用いて形成され得るコンフォーマルな深いＮＤ領域８６４を備えた分離された対称なラテラルＤＭＯＳ８６０を示す。示されるような装置は、深いドレインコンタクトとして、およびフィールド酸化膜層８７３の下ではなく活性領域のＤＮ床分離層８６２のより深い部分８６２Ｂと重なるサイドウォール分離として、Ｎ−ウェル８７８を利用する。分離されたＤＭＯＳ８６０のボディは、上述のように、フィールド酸化膜層８７３の下ではなくＤＮ床分離層８６２のより深い部分８６２Ａの上に位置する、分離されたＰ−型ポケット８６３に形成された連鎖注入されたＰ−ウェル８６５を含む。コンフォーマルなＮＤ領域８６４はＤＮ床分離層８６２のより浅い部分８６２Ｃと重なり、フィールド酸化膜層８７３の下の部分では接合深さがより浅い。
【０１６２】
図２０のＤＭＯＳ８６０はさらに、ゲート酸化膜８７０、ポリシリコンゲート８７１、ゲートシリサイド８７２、Ｐ−ウェルに接触するＰ＋領域８６８Ａ、基板に接触するＰ＋領域８６８Ｂ、Ｎ＋ソース領域８６７Ａおよび８６７Ｂ、Ｎ＋ドレイン領域８６７Ｃ、お
よびサイドウォールスペーサ酸化膜８６９の下の低濃度ドープした領域８６６を含む。バリヤ金属８７４を備えた金属８７５はＩＬＤ８７９を通して装置と接触する。
【０１６３】
示されるような装置８６０は、Ｐ＋領域８６８Ａの中心に対称線を有して対称である。ＬＯＣＯＳ酸化膜８７３の長さであるドリフト長さＬD1は、分離された接合の破壊、すなわちＤＭＯＳドレイン−ボディ破壊に影響を及ぼし、さらに装置のオン抵抗に影響する。しかしながら、アバランシェ降伏を増大させるためにドリフト長さを増大させることは、Ｐ−ウェル８６５とＤＮ層８６２の部分８６２Ａとの間の破壊によって設定される最大電圧までに限定される。Ｎ＋ドレイン領域８６７ＣからＰ＋基板コンタクト８６８Ｂまでのスペースとして規定されたドリフト長さＬD3は、周囲の基板８６１に対する分離された装置の破壊を決定する。
【０１６４】
図２１は、ドリフト領域の上にフィールド酸化膜層を備えていない分離されたラテラルＤＭＯＳ８８０を示す。連鎖注入されたＮ−ウェル８８３がＤＮ分離層８８２の上に重なってドリフト領域を形成し、サイドウォール分離として機能する。フィールド酸化膜が存在しない活性領域で装置全体が製造されるので、装置は以前の例のようにコンフォーマルな接合を利用しない。
【０１６５】
分離されたＤＭＯＳ８８０のボディは、分離されたＰ−型ポケット８８５において上述のように形成される連鎖注入されたＰ−ウェル８８４を含む。装置はさらに、ゲート酸化膜８９０、ポリシリコンゲート８９１、ゲートシリサイド８９２、Ｐ−ウェル８８４に接触するＰ＋領域８８８Ａ、基板８８１に接触するＰ＋領域８８８Ｂ、Ｎ＋ソース領域８８７Ａおよび８８７Ｂ、Ｎ＋ドレイン領域８８７Ｃ、ならびにサイドウォールスペーサ酸化膜８８９の下の低濃度ドープしたＮ領域８８６を含む。バリヤ金属８９４を備えた金属８９５はＩＬＤ８９３を通して装置と接触する。
【０１６６】
示されるようなＤＭＯＳ８８０は、Ｐ＋領域８８８Ａの中心に中心線を備えて対称である。Ｎ＋ドレイン領域８８７Ｃとゲート８９１との間のスペースであるドリフト長さＬD1は、分離された接合の破壊、すなわちＤＭＯＳドレイン−ボディ破壊に影響を及ぼし、装置オン抵抗にも影響する。しかしながら、アバランシェ降伏を増大させるためにドリフト長さを増大させることは、Ｐ−ウェル８８４とＤＮ層８８２との間の破壊によって設定される最大電圧までに限定される。Ｎ−ウェル８８３からＰ＋基板コンタクト８８８Ｂまでのスペースとして規定されたドリフト長さＬD3は、周囲の基板８８１に対する分離された装置の破壊を決定する。
【０１６７】
図２２は、ドリフト領域を形成するために浅いＮ−型領域９０９Ａおよび９０９Ｂを用いる、分離されたラテラルＤＭＯＳ９００を示す。サイドウォール分離は、ＤＮ層９０２の上に重なるＮ−ウェル９０３Ａおよび９０３Ｂを用いて形成される。フィールド酸化膜の存在しない活性領域において装置全体が製造されるので、装置は半導体表面における不連続なフィールド酸化膜層の存在によって生成されるコンフォーマルな接合を利用しない。
【０１６８】
分離されたＤＭＯＳのボディは、分離されたＰ−型ポケット９０５に上述のように形成される連鎖注入されたＰ−ウェル９０４を含む。装置はさらに、ゲート酸化膜９１１、ポリシリコンゲート９１２、ゲートシリサイド９１３、Ｐ−ウェル９０４に接触するＰ＋領域９０８Ａ、基板９０１に接触するＰ＋領域９０８Ｂ、Ｎ＋ソース領域９０７Ａ、Ｎ＋ドレイン領域９０７Ｃ、ならびにサイドウォールスペーサ酸化膜９１０の下で低濃度ドープしたＮ領域９０６を含む。バリヤ金属９１５を備えた金属９１６はＩＬＤ９１４を通して装置と接触する。
【０１６９】
示されたような装置９００は対称ではないが、その代り、長さＬD1のゲート−ドレインドリフト領域およびＬD2とＬD4との和に等しいＰ−ウェル９０４からＮ−ウェル９０３Ａまでのスペースを含む。Ｎ−ウェル９０３Ｂとゲート９１１との間のスペースであるドリフト長さＬD1は、分離された接合の破壊、すなわちＤＭＯＳドレイン−ボディ破壊に影響を及ぼし、装置オン抵抗にも影響する。しかしながら、アバランシェ降伏を増大させるためにドリフト長さを増大させることは、Ｐ−ウェル９０４とＤＮ層９０２との間の破壊によって設定される最大電圧までに限定される。ドリフト長さＬD2、すなわちＮ−ドリフト領域９０９Ｂの長さ、およびＰ−ウェル９０４とＮ−ドリフト領域９０９Ｂとの間のスペースであるＬD4は破壊だけに影響し、トランジスタ導電特性には影響しない。Ｎ−ドリフト領域９０９Ｃの長さとして規定されたドリフト長さＬD3、およびＮ−ドリフト領域９０９Ｃから基板コンタクト９０８ＢへのスペースであるＬD5は、周囲の基板９０１に対する分離された装置の破壊を決定する。
【０１７０】
ＪＦＥＴおよび空乏モードＭＯＳ装置
この発明のプロセスによって製造することができる別のクラスのトランジスタは、通常オンのトランジスタ、または空乏モード電界効果トランジスタである。ソースにゲートがバイアスされた状態（すなわちＶGS＝０のとき）では導電しないエンハンスメントモードまたは通常オフのトランジスタとは異なり、通常オンのトランジスタは、ゼロゲート駆動すなわちＩDSS＞＞０についてさえも、リーク電流より実質的に大きいドレイン電流を伝導する。空乏モード装置は、スタートアップ回路において、または定電流源を実現するために、特にスイッチング電源制御回路にバイアス電流を供給する高圧入力について、有益である。一旦スタートアップが達成され、スイッチングレギュレータが自己電力供給するならば、通常はオンのトランジスタは、動力を節約して効率を向上させるために遮断され得る。
【０１７１】
このプロセスアーキテクチャで製造された通常オンのトランジスタは、Ｎ−チャネル空乏モードＭＯＳ電界効果トランジスタ（またはＭＯＳＦＥＴ）およびＮ−チャネル接合電界効果トランジスタ（またはＪＦＥＴ）を含む。Ｎ−チャネルの通常オンの装置は負のしきい値（ＶTN＜０）を示し、ドレイン電流を遮断するか大きさを減じるために、さらに大きい負のゲート−ソースバイアスを必要とする。正のゲート電位を与えることによって適度にドレイン電流を増大させることができる。
【０１７２】
空乏モードＭＯＳトランジスタのゲートは、空乏領域を形成するための静電気制御を用いて、自由キャリヤのチャネル材料を空乏化することによりチャネル電流を減じ、したがって用語「電界効果トランジスタ」が用いられる。ゲートが完全にチャネル領域を空乏化することができれば、装置のチャネル電流は完全に抑えられるか「ピンチオフ」され得る。しかしながら、空乏領域が完全にチャネルを空乏化するのに十分に深くなければ、装置は常にいくらかの電流を伝導する。これは一般に電源回路の応用例において望ましくない特徴である。定常状態では、空乏領域の最大深さは表面反転層の形成によって限定される。この電圧を越えてゲートバイアスを増大させることは、空乏領域の深さを増大させない。
【０１７３】
ＭＯＳトランジスタが絶縁ゲートを有するので、そのゲートはドレイン電流を増強したり抑えたりするためにバイアスすることができる。正のゲートバイアスまたは負のゲートバイアスについて、ＭＯＳ空乏モードトランジスタの最大安全ゲート電圧はゲート酸化膜破壊電圧に限定され、信頼性目的で約４ＭＶ／ｃｍにまで軽減されている。ゲートは電流を伝導せずにいずれかの極性にバイアスされ得るが、チャネルキャリヤを空乏化するのではなく蓄積するようにゲートをバイアスすることによりチャネル導電を増強することは、導電率における漸近的な改善を示し、したがって、利益は限定的である。
【０１７４】
空乏モードＭＯＳトランジスタの絶縁ゲートとは対照的に、ＪＦＥＴは逆バイアスされたＰ−Ｎ接合をゲートとして利用して、静電気学によって空乏領域を誘導する。ＭＯＳゲート制御された装置のように、逆バイアスされたゲート−ボディ（チャネル）は、ドレイン電流を抑えるためにキャリヤのチャネルを空乏化する。空乏領域が完全にチャネル領域を空乏化することができれば、装置のチャネル電流は完全に抑えられるか、または「ピンチオフ」され得る。しかしながら、空乏領域が完全にチャネルを空乏化するのに十分に深くなければ、装置は常にいくらかの電流を伝導する。これは一般に電源回路応用例において望ましくない特徴である。
【０１７５】
ドレイン電流を抑えるためまたはＪＦＥＴを遮断するための最大のゲート電圧は、そのドレイン−ゲート接合破壊ＢＶDGまたはゲート−ソース接合破壊電圧すなわとＢＶGSによって限定される。対照的に、導電を増強する最大電圧は、ＪＦＥＴゲートの順方向バイアスに限定され、すなわちシリコンＰ−Ｎ接合ゲートについて０．６Ｖである。チャネルキャリヤを空乏化するのではなく蓄積するようにゲートをバイアスすることにより導電を増強することは漸近的であって、特にゲートバイアスを増強する際の可能な限定範囲を考慮すると利益は限定的である。
【０１７６】
空乏モードまたはＪＦＥＴの装置の統合は、特に高圧動作においては、従来の集積回路プロセスにおいて一般に可能ではない。それらの製造は高温プロセスおよび拡散をしばしば含み、ＭＯＳしきい値またはＪＦＥＴピンチオフ電圧の制御が不十分となる。しかしながら、この発明の装置は高温プロセスに依存せず、それによって、オフ状態リークが少ない優れたピンチオフ制御性能を提供する。
【０１７７】
図２３は、開示された低温プロセスを用いて製造され、好ましくは１つ以上の高エネルギ注入ステップを用いて形成された、ＮＤ領域９２２を備えた高圧ＪＦＥＴ９２０を示す。この装置では、Ｎ＋領域９２４ＡはＪＦＥＴソースを形成し、Ｎ＋領域９２４Ｂおよび任意のＮ−ウェル９２３はＪＦＥＴドレインを形成し、Ｐ＋領域９２５ＢはＮＤ領域９２２とともに作られたＰＮ接合を介してＪＦＥＴゲートを形成する。Ｐ＋領域９２５Ｂの下で挟まれたＮＤ領域９２２の部分はＪＦＥＴのチャネルとして機能し、Ｐ＋領域９２５ＢからＮ＋領域９２４Ｂまたは任意のＮ−ウェル９２３まで延在するＮＤ領域９２２の部分は、長さＬD1の高圧ドリフト領域を形成する。ＮＤ領域９２２とＰ−型基板９２１との間で形成されるＰ−Ｎ接合からいくらかのチャネルピンチが生じるが、このバックゲート効果は、Ｐ＋ゲート領域９２５Ｂ上のバイアスの影響よりも実質的に小さい。ピンチオフは、ＪＦＥＴゲートの一部として任意のＰ−ボディまたはＰ−ベース層９２６を含めることにより、さらに調整することができる。ゲート、ソースおよびドレインは、ＩＬＤ９２９を通って延在する相互接続金属９２８およびバリヤ金属９２７で接触される。
【０１７８】
ＪＦＥＴ９２０のソース電圧は、たとえばハイサイド装置として、Ｐ＋基板コンタクト領域９２５ＡをＮ＋ソース領域９２４Ａから適切に間隔をおくことによって、基板の上の電位にフロートされてもよい。この距離は、長さＬD2のＮＤ領域９２２の部分およびＮＤ領域９２２からＰ＋基板コンタクト領域９２５Ａまでの距離ＬD3を含む。示されるように、装置は、ドレインＮ＋９２４Ｂの中心にある対称線で対称である。
【０１７９】
図２４は、低濃度ドープしたドレイン（ＬＤＤ）ドリフト領域９４２Ａを備えた空乏モードＮＭＯＳ９４０を示す。従来のエンハンスメントモードＮＭＯＳまたはラテラルＤＭＯＳと異なり、ＮＭＯＳ９４０は、ソースを囲んだり、そうでなければ装置を囲んだりするＰ−ウェルを有しない。低いしきい値は、低濃度ドープした基板９４１のドーピング、ゲート酸化膜９４７の厚さ、およびゲート材料９４８によって設定される。これらのパラメータの適切な調整で、０Ｖから−１Ｖまでの装置しきい電圧が可能である。
【０１８０】
空乏モードＮＭＯＳ９４０はまた、Ｎ＋ソース９４４Ａ、Ｎ＋ドレイン９４４Ｂ、任意のＮ−ウェルの深いドレイン９４３、第１または第２のゲート酸化膜を含み得るゲート酸化膜９４７、任意のシリサイド９４９を備えたゲート９４８、サイドウォールスペーサ９４６、ソース拡張部９５４、Ｐ＋基板コンタクト領域９４５、フィールド酸化膜層９５５、ＩＬＤ９５２、金属相互接続９５１、およびバリヤ金属９５０を含む。
【０１８１】
ゲート９４８およびフィールド酸化膜層９５５に続いて導入され、これらに自己整合されるドリフト領域９４２は、ドレイン９４４Ｂを囲んで包み、長さＬD1のＮ−ドリフト領域９４２Ａとしてゲート９４８に対して横方向に延在し、長さＬD2のＮ−ドリフト領域９４２Ｂとしてフィールド酸化膜層９５５まで延在する。ゲート９４８に当接するドリフト領域９４２Ａの縁部にある電界を減じるために、任意で金属フィールドプレート９５３が、ゲート９４８の上に、かつこれを越えて、ドリフト領域９４２Ａの上の領域へと延在する。
【０１８２】
低濃度Ｐ−型基板９４１では、ドリフトドレイン９４２ＡとＮ＋ソース９４４Ａとの間のパンチスルー破壊を防ぐのに、最小寸法を超えるポリシリコンゲート９４８のゲート長を必要とする。任意の高エネルギ注入された深いＰ−型（ＤＰ）層９５６もまた、パンチスルーを防ぐために用いられてもよい。示されるように、この層はゲート９４８の部分と重なってもよく、またはドープするレベルおよび装置構造に依存して、さらに多く（９４２Ａの部分と重なって）もしくは少なく（９５４を越えて延在しない）拡張してもよい。注入条件に依存して、ＤＰドープの尾部がゲート９４８の下のチャネル領域まで延在し、空乏モード装置のＶＴに影響を及ぼすこともできる。
【０１８３】
図２５は、ゲート形成に先立って注入されたＮＤ領域９６２を備えた空乏モードＮＭＯＳ９６０を示す。従来のエンハンスメントモードＮＭＯＳまたはラテラルＤＭＯＳと異なり、ＮＭＯＳ９６０は、ソースを囲んだり、そうでなければ装置を囲んだりするＰ−ウェルを有しない。低いしきい値は、低濃度ドープした基板９６１のドーピング、ゲート酸化膜９６８の厚さ、およびゲート材料９６９によって設定される。これらのパラメータの適切な調整により、０Ｖから−１Ｖまでの装置しきい電圧が可能である。
【０１８４】
空乏モードＮＭＯＳ９６０はさらに、Ｎ＋ソース領域９６４Ａ、Ｎ＋ドレイン領域９６４Ｂ、任意の深いドレインＮ−ウェル９６３、第１または第２のゲート酸化膜を含み得るゲート酸化膜９６８、ゲート９６９、任意のゲートシリサイド９７０、サイドウォールスペーサ９６７、Ｎソース拡張部９６６、Ｐ＋基板コンタクト９６５、フィールド酸化膜層９７０、ＩＬＤ９７１、金属相互接続９７３およびバリヤ金属９７２を含む。
【０１８５】
深い注入されたＮＤ領域９６２はゲート９６９に先立って導入されたので、これに対して自己整合されない。フィールド酸化膜層９７０はドレイン９６４Ｂを囲み、包む。ＮＤ領域９６２は長さＬD1でゲート９６９まで横方向に延在し、長さＬD2でフィールド酸化膜層９７０まで横方向に延在する。ゲート９６９に当接するドリフト領域９６２の縁部で電界を減じるために、金属フィールドプレート９７４は、ゲート９６４の上に、かつこれを越えて、ＮＤ領域９６２の上に延在することができる。低濃度Ｐ−型基板９６１では、ＮＤ領域９６２とＮ＋ソース領域９６４Ａとの間のパンチスルー破壊を防ぐのに、最小寸法を超えるかこれと等しいポリシリコンゲート９６９のゲート長を必要とする。上述のＤＰ層９５６に類似の深いＰ層もまたＮＭＯＳ９６０に含まれていることができる。
【０１８６】
図２６は、ゲート形成に先立って注入された深いコンフォーマルなＮ−型ドリフト領域９８２を備えた空乏モードＮＭＯＳ９８０を示す。低いしきい値は、低濃度ドープした基板９８１および薄いゲート９８９によって設定される。上述のように、ＤＭＯＳ９８０は、ソースを囲んだり、そうでなければ装置を囲んだりするＰ−ウェルを有しない。したが
って、０Ｖから−１Ｖまでの装置しきい電圧が可能である。
【０１８７】
ＤＭＯＳ９８０はまた、Ｎ＋ソース領域９８４Ａ、Ｎ＋ドレイン領域９８４Ｂ、任意の深いドレインＮ−ウェル９８３、第１または第２のゲート酸化膜を含み得るゲート酸化膜９８８、ゲート９８９、任意のゲートシリサイド９９０、サイドウォールスペーサ９８７、Ｎソース拡張部９８６、Ｐ＋基板コンタクト９８５、フィールド酸化膜層９９１、ＩＬＤ９９４、金属相互接続９９３およびバリヤ金属９９２を含む。
【０１８８】
深い注入されたコンフォーマルなＮＤ領域９８２は、ゲート９８９およびフィールド酸化膜層９９１に先立って導入されたので、これらに対して自己整合されず、ドレイン９８４Ｂを囲んで包み、フィールド酸化膜層９９１の長さに対応する長さＬD1のドリフト領域９８２Ａとして活性なゲート９８９まで横方向に延在する。ＮＤ領域９８２の部分９８２Ｄは、ゲートに直面しない側のフィールド酸化膜の下で横方向に長さＬD2だけ延在する。フィールド酸化膜層９９１の下のコンフォーマルなＮＤ領域９８２の深さは、ＮＤ領域９８２の部分９８２Ａおよび９８２Ｄによって示されたように、ドレイン９８４Ｂおよびゲート９８９の下に位置するＮＤ領域９８２の部分９８２Ｂおよび９８２Ｃよりも浅い。低濃度Ｐ−型基板９８１では、ＮＤ領域９８２の深い部分９８２ＣとＮ＋ソース領域９８４Ａとの間のパンチスルー破壊を防ぐのに、最小寸法を超えるかこれと等しいポリシリコンゲート９８９のゲート長を必要とする。上述のＤＰ層９５６に類似のＤＰ層もまたＮＭＯＳ９８０に含まれていることができる。
【０１８９】
図２７Ａ−図２７Ｃは、Ｐ−型表面下シールドを含むよう修正された、図２４から図２６に示される３つの空乏モードＮＭＯＳ装置を示す。このシールドは、ＮＰＮ寄生バイポーラ導電の開始を減じ、かつスナップバック効果を抑えるために含まれている。
【０１９０】
図２４のＮＭＯＳ９４０に類似の例として、図２７Ａは、浅いＮ−低濃度ドープしたドレイン（ＬＤＤ）および表面下シールド１００２を備えた空乏モードＮＭＯＳ１０００を示す。低いしきい値は、低濃度ドープした基板１００１および薄いゲート酸化膜１００７によって設定される。従来のエンハンスメントモードＮＭＯＳまたはラテラルＤＭＯＳと異なり、ＮＭＯＳ９４０は、ソースを越えて、またはゲートの下のチャネルにまで延在するＰ−ウェルは有さないが、ＬＯＣＯＳフィールド酸化膜層１０１０の下からＮ＋ソース領域１０１５Ａの下に延在する連鎖注入されたＰ−ウェル１００２Ａおよび１００２Ｂを含む。Ｐ基板１００１のドーピング濃度およびゲート酸化膜１００７の厚さに依存して、０Ｖから−１Ｖまでの装置しきい値が結果として生じる。
【０１９１】
ＮＭＯＳ９４０はまた、Ｎ＋ドレイン１０１５Ｂ、任意のＮ−ウェルの深いドレイン１００３、第１または第２のゲート酸化膜を含み得るゲート酸化膜１００７、ゲートポリシリコン１００８、ゲートシリサイド１００９、サイドウォール酸化膜１００６、短い低濃度ドープしたＮソース拡張部１００４（サイドウォールスペーサ製造プロセスの生成物）、浅いＬＤＤドリフト領域１００５、ＩＬＤ１０１１、金属相互接続１０１４、およびバリヤ金属１０１３を含む。
【０１９２】
図２７Ｂは、図２５に示されるＮＭＯＳ９６０に類似した、ゲート形成に先立って注入された深いＮ−型ドリフト１０２５を備えた空乏モードＮＭＯＳ１０２０を示す。低いしきい値は、低濃度ドープした基板１０２１および薄いゲート酸化膜１０２８によって設定されるが、表面下シールド１０２２が追加される。従来のエンハンスメントモードＮＭＯＳまたはラテラルＤＭＯＳと異なり、空乏モードＮＭＯＳ１０２０は、ソースを越えて、またはゲートの下のチャネルにまで延在するＰ−ウェルを有さないが、フィールド酸化膜層１０３４の下からＮ＋ソース領域１０２３Ａの下まで延在する連鎖注入されたＰ−ウェル１０２２Ａおよび１０２２Ｂを含む。Ｐ基板１０２１のドーピング濃度およびゲート酸
化膜１０２８の厚さに依存して、０Ｖから−１Ｖまでの装置しきい値が結果として生じる。
【０１９３】
ＮＭＯＳ１０２０はさらに、Ｎ＋ドレイン１０２３Ｂ、連鎖注入された深いドレインＮ−ウェル１０２４、ゲート酸化膜層１０２８、ゲート１０２９、ゲートシリサイド１０３０、サイドウォールスペーサ１０２７、Ｎソース拡張部１０２６（サイドウォールスペーサ製造プロセスの生成物）、深い注入された均一なＮＤ領域１０２５、フィールド酸化膜層１０３４、ＩＬＤ１０３３、金属相互接続１０３２およびバリヤ金属１０３１を含む。
【０１９４】
図２６のＮＭＯＳ９８０に類似の別の変形例において、図２７ＣのＮＭＯＳ１０４０は、ゲート形成に先立って注入された深いコンフォーマルなＮＤ領域１０４４Ａから１０４４Ｃを備えた、空乏モードＮＭＯＳ１０４０を示す。表面下シールド１０４２は、ＬＯＣＯＳフィールド酸化膜層１０４９の下にＰ−ウェル１０４２Ａを、Ｎ＋ソース領域１０４５Ａの下に横方向に延在するより深い部分１０４２Ｂを含む。低いしきい値は、低濃度ドープしたＰ基板１０４１および薄いゲート酸化膜１０４６によって設定される。Ｐ基板１０４１のドーピング濃度およびゲート酸化膜１０４６の厚さに依存して、０Ｖから−１Ｖまでの装置しきい値が結果として生じる。
【０１９５】
ＮＭＯＳ１０４０はまた、Ｎ＋ドレイン領域１０４５Ｂ、連鎖注入された深いドレインＮ−ウェル１０４３、ゲート１０４７、任意のゲートシリサイド１０４８、サイドウォールスペーサ１０５３、Ｎソース拡張部１０５４、深い注入されたコンフォーマルなＮＤ領域１０４４Ａから１０４４Ｃ、フィールド酸化膜層１０４４、ＩＬＤ１０５０、金属相互接続１０５２およびバリヤ金属１０５１を含む。
【０１９６】
この発明の別の実施例として、図２８は、高温処理または拡散なしで形成された浅いＬＤＤを備えた完全に分離された空乏モードＮＭＯＳ１０６０を示す。この装置では、ＤＮ床分離層１０６２は、ゲート１０７１に自己整合した浅いＮＤ領域１０６８ＡおよびＬＯＣＯＳフィールド酸化膜１０７６に自己整合したＮＤ領域１０６８Ｂを備えたＮ−ウェル１０６３Ａおよび１０６３Ｂを含む、環状のサイドウォール分離および深いドレインによって重ねられる。ドレインは、Ｎ＋領域１０６６Ｂ、金属１０７４およびバリヤ金属１０７３を通って接触される。
【０１９７】
Ｎ＋ソース領域１０６６Ａはサイドウォールスペーサ１０６９に当接する一方、Ｎソース拡張部１０６７はゲート酸化膜１０７０の上に位置するゲート１０７１に自己整合し、シリサイド１０７２によって分巻される。連鎖注入されたＰ−型領域を含むＰ−ウェル１０６４は、ＮＰＮ寄生導電およびスナップバックを抑えるためにＮ＋ソース領域１０６６Ａの下に横方向に延在するが、分離されたエンハンスメントモードラテラルＤＭＯＳの場合には行うような、ゲート１０７１の下に重なるほど十分な横方向の延在はしない。分離された装置のしきい値は分離されたポケット１０６５のドーピング濃度によって設定され、それは好ましくはＰ基板１０６１のドーピング濃度と同じである。
【０１９８】
Ｐ−Ｎダイオードおよび接合終端
電源回路での別の重要な機能は、ノイズスパイクおよび限定された持続時間電圧過渡による薄いゲート酸化膜の偶然の破損の危険性を回避するために、繊細なＭＯＳ回路に電圧をクランプする必要があることである。これはダイオードの使用によって行なわれ得、これは接地を基準とし、または分離されたタブに「フロート」してもよく、保護されているいかなる回路または構成要素よりも低い破壊電圧を有し得る。たとえ実際の破壊導電機構がアバランシェプロセスであって量子力学的な機械的トンネリングではなくても、これらの電圧クランプは一般にツェナダイオードと呼ばれる。本願明細書では、接合破壊の物理的な機構に配慮をせず、用語ツェナおよび電圧クランプを交換可能に用いる。
【０１９９】
従来の集積回路プロセスで利用可能なダイオードは高温拡散を用いて形成されるので、結果として表面が高濃度となって表面近くの破壊を強制し、そこでアバランシェキャリヤ操作が繊細な酸化膜を破損し、装置信頼性または電圧安定性に悪影響を及ぼす。対照的に、この発明のダイオードは、高温拡散の必要なく高エネルギおよび連鎖注入を用いて形成される注入されたままのドーパントプロファイルを用い、さほど損傷が起こりそうにない表面下のバルクシリコンに埋込まれたアバランシェ降伏を示す。
【０２００】
図２９Ａ−図２９Ｃは、この発明によるプロセスで作ることができるさまざまツェナダイオードを示す。たとえば、図２９Ａは、接地されたアノード接続を備えたＮ＋埋込クランプダイオードＫ１およびＫ２を示す。ダイオードＫ１はＰ−ウェルをアノードとして用い、ダイオードＫ２はＰ−ベースまたはＰ−ボディ領域をアノードとして用いる。ダイオードＫ１のカソードはＬＯＣＯＳフィールド酸化膜層１０８７に自己整合するＮ＋領域１０８３を含む。ダイオードＫ１のアノードはＰ−ウェル１０８４を含み、これはＮ＋カソード１０８３よりも小さな横方向の寸法を有し、この中に横方向に囲まれる。Ｐ−ウェル１０８４は、Ｐ＋コンタクト１０８２によってＩＬＤ１０８８の開口部を通って金属相互接続１０９０およびバリヤ金属１０８９から形成される電極「Ａ」に接続される。
【０２０１】
表面近くでピーク濃度を有し、深さが増大すると濃度が減少する従来の拡散ウェルと異なり、Ｐ−ウェル１０８４はホウ素の高エネルギイオン注入によって、好ましくは用量およびエネルギが異なる一連のホウ素注入層を含むホウ素連鎖注入層によって、形成される。連鎖注入層はいかなる数の注入層を含んでもよいが、図面では２つの領域によって図解で表わされる。単一のマスクを通して、かつエピタキシの使用なくイオン注入によって形成された、表面層ＰＷ１および表層下層ＰＷ１Ｂである。たとえば、Ｐ−ウェル１０８４は、表１に記載された第１または第２のＰ−ウェルのいずれかを含むことができる。
【０２０２】
ダイオードＫ２では、注入されたＰ−型アノード１０８７はＮ＋カソード１０８７の下に形成されてこの中に横方向に包含され、カソード接続１０９０およびアノード接続Ａを有する。Ｐ−ボディ型注入層は単一の高エネルギホウ素注入層または連鎖注入層を含み得る。たとえば、Ｐ−ウェル１０８７は、表１に記載されたＰ−ボディまたはＰ−ベース領域のいずれかを含むことができる。典型的には、Ｐ−ボディまたはＰ−ベース領域とＰ−ウェル領域との間の主な差は特定のドーピングプロファイルであり、後者は前者よりもより高濃度にドープした表面下層を有する。
【０２０３】
Ｐ−ベースまたはＰ−ボディ領域をアノードとして用いる埋込ツェナダイオードの分離されたバージョンが、図２９Ｂに示される。ダイオード１１００は、ダイオード１１００を包含してＰ基板１１０１から分離するＰ−型領域１１０３を含む。フローティングＰ−型領域１１０３は、高エネルギ注入されたＤＮ床分離層１１０２と、環状の形状を有し、ＤＮ層１１０２の上に垂直に重なるサイドウォール分離Ｎ−ウェル１１０５Ａおよび１１０５Ｂとによって分離される。Ｎ＋カソード１１０６はＬＯＣＯＳフィールド酸化膜領域１１０８間の表面にわたって延在し、ＤＮ層１１０２の分離構造との電気的な接触を形成し、そのＮ−ウェル１１０５Ａおよび１１０５Ｂとの接触を介して、Ｎ−ウェル１１０５Ａおよび１１０５Ｂとも電気的なコンタクトを形成する。Ｎ＋カソード領域１１０６は、バリヤ金属１１１０を備えるＫとラベル付けされる金属１１１１によって、ＩＬＤ１１０９を介して接触され、また電気的に接続される。Ｐ−ボディまたはＰ−ベースアノード１１０４は分離されたＰ−型領域１１０３内に包含され、分離されたＰ−型領域１１０３内でＰ＋領域に接触される。このＰ＋コンタクト領域は、典型的には、ページに向かう三次元に位置するので、示されない。分離されていないＰ−型基板１１０１への接触がＰ＋領域１１０７Ａおよび１１０７Ｂによって容易になり、好ましい実施例ではこれがリング外接ダイオード１１００を形成する。
【０２０４】
Ｐ−ウェル領域をアノードとして用いる埋込ツェナダイオードの分離されたバージョンが図２９Ｃの断面１１２０に示される。ツェナダイオード１１２０は、ツェナダイオード１１２０を包含しており、これをＰ−型基板１１２１から分離する、分離されたＰ−型領域１１３１において形成される。フローティングＰ−型領域１１３１は、高エネルギ注入されたＤＮ床分離層１１２２と、環状の形状を有し、ＤＮ層１１２２の上に垂直に重なるサイドウォール分離Ｎ−ウェル１１２３Ａおよび１１２４Ｂとによって分離される。Ｎ＋カソード領域１１２５は、ＬＯＣＯＳ酸化膜領域１１２９間の表面にわたって延在し、ＤＮ層１１０２の分離構造との電気的な接触を形成し、そのＮ−ウェル１１２３Ａおよび１１２３Ｂとの接触を介して、Ｎ−ウェル１１２３Ａおよび１１２３Ｂとも電気的な接触を形成する。Ｎ＋カソード領域は、バリヤ金属１１２７を備える金属１１２８にＩＬＤ１１３０を介して接触され、また電気的に接続される。Ｐ−ウェルアノード１１２４は分離されたＰ−型領域１１３１内に包含され、分離されたＰ−型領域１１３１内でＰ＋領域に典型的に三次元で接触される（示されない）。Ｐ基板１１２１の分離されていない部分への接触がＰ＋領域１１２６Ａおよび１１２６Ｂによって容易になり、好ましい実施例ではこれがリング外接ダイオード１１２０を形成する。
【０２０５】
表面近くにピーク濃度を有し、深さが増大すると濃度がモノリシックに低下する従来の拡散ウェルとは異なり、Ｐ−ウェル１１２４はホウ素の高エネルギイオン注入によって、好ましくは用量およびエネルギが異なる一連のホウ素注入層を含むホウ素連鎖注入層によって形成される。連鎖注入層はいかなる数の注入層を含んでもよいが、図面では２つの領域によって図解で表わされる。単一のマスクを通して、かつエピタキシの使用なしでイオン注入によって形成された表面層ＰＷ１および表層下層ＰＷ１Ｂである。好ましい実施例では、より深い層は表面ウェルよりもさらに高濃度である。代替的には、Ｐ−ウェル１１２４は、異なる破壊電圧を達成するために異なるドーパントプロファイルを有してもよい。
【０２０６】
図２９Ｄの断面１１４０に示されるように開示されたプロセスで利用可能な別の分離された埋込型ツェナは、基板から分離されたフローティングアイランドにすべて包含されるＮ−ウェル−Ｐ−ウェル接合のストライプの並列の組合せを含む。ダイオードは、高エネルギ注入されたＤＮ床分離層１１４２の上にすべて位置する、Ｐ＋領域１１４６Ｄおよび１４４６Ｃに接触される複数の分離されたＰ−ウェル１１４４Ａおよび１４４Ｂと、Ｎ＋領域１１４５Ａ、１１４５Ｂおよび１１４５Ｃに接触される複数のＮ−ウェル１１４３Ａ、１１４３Ｂおよび１１４３Ｃとを含む。Ｎ−ウェル１１４３Ａおよび１１４３Ｃは、基板１１４１からツェナ全体を分離する環状構造を形成する。装置は、ＬＯＣＯＳ１１４９とＰ＋基板リング１１４６Ａおよび１１４６Ｂとによって外接される。ツェナダイオードのさまざまなストライプの相互連結が、バリヤ金属１１４７を備えた金属１１４８を通して容易になる。
【０２０７】
表面の近くにピーク濃度を有し、深さが増大すると濃度がモノリシックに低下する従来の拡散ウェルとは異なり、第１のＰ−型ウェル１１４４Ａおよび１１４４Ｂは、第１のＮ−ウェル１１４３Ａ、１１４３Ｂおよび１１４３Ｃとともに、高エネルギイオン注入によって、好ましくは用量およびエネルギが異なる一連の注入層を含む連鎖注入層によって形成される。連鎖注入層はいかなる数の注入層も含んでもよいが、図面では２つの領域によって図解で表わされる。単一のマスクを通して、かつエピタキシの使用なしにイオン注入によって形成された表面層ＰＷ１およびＮＷ１と、表層下層ＰＷ１ＢおよびＮＷ１Ｂである。好ましい実施例では、より深い層ＮＷ１ＢおよびＰＷ１Ｂは表面ウェルよりもさらに高濃度であり、その結果、表面より十分に下の場所でツェナの破壊を生じさせる。代替的に、異なる破壊を達成するために、異なるドーパントプロファイルを有する第２のＰ−ウェルおよび第２のＮ−ウェルが、第１のＰ−ウェルもしくは第１のＮ−ウェルまたはその
両方に代替できる。
【０２０８】
図２９Ｅの断面１１６０は、Ｐ＋からＮ−ベースへの埋込ツェナを包含し、これをＰ−型基板１１６１から分離する、分離されたＰ−型領域１１６３を含む、分離されたＰ＋からＮ−ベースへの埋込ツェナを示す。フローティングＰ−型領域１１６３は、高エネルギ注入されたＤＮ床分離層１１６２と、環状の形状を有し、ＤＮ層１１６２の上に垂直に重なるサイドウォール分離Ｎ−ウェル１１６５Ａおよび１１６５Ｂとによって分離され、かつＮ＋領域１１６８Ａおよび１１６８Ｂに接触される。Ｐ＋アノード１１６７Ａは表面にわたって延在し、分離されたＰ−型領域１１６３との、およびＮ−ベース１１６６を包含する連鎖注入されたＰ−ウェル１１６４との、電気的な接触を形成する。破壊は、Ｐ＋１１６７ＡとＮ−ベース１１６６との間の埋込インターフェースの濃度によって決定される。Ａとラベル付けされたＰ＋アノードは、バリヤ金属１１６９を備えた金属１１７０にＩＬＤ１１７２を介して接触され、また電気的に接続される。Ｎ−ベースカソード１１６６は三次元においてＮ＋に接触される（示されない）。分離されていないＰ−型基板１１６１への接触がＰ＋領域１１６７Ｃおよび１１６７Ｂによって容易になり、好ましい実施例ではこれが前記ダイオードに外接するリングを形成する。
【０２０９】
表面近くにピーク濃度を有し、深さが増大すると濃度がモノリシックに低下する従来の拡散ウェルとは異なり、第１のＰ−型ウェル１１６４はホウ素の高エネルギイオン注入、好ましくは用量およびエネルギが異なる一連のホウ素注入層を含むホウ素連鎖注入層によって形成される。連鎖注入層はいかなる数の注入層も含んでもよいが、図面では２つの領域によって図解で表わされる。単一のマスクを通して、かつエピタキシの使用なくイオン注入によって形成される表面層ＰＷ１および表層下層ＰＷ１Ｂである。好ましい実施例では、より深い層は表面ウェルよりもさらに高濃度であり、その結果、表面より十分に下の場所でツェナの破壊を生じさせる。代替的に、異なる破壊を達成するために、異なるドーパントプロファイルを有する第２のＰ−ウェルが第１のＰ−ウェルに代替できる。
【０２１０】
このプロセスでの別の創造的なＰ−Ｎダイオードは、分離されたＰ−型ポケットを基板を超えた高圧にフロートさせるために用いられる終端である。典型的に、終端縁部の目的はＮ−型サイドウォール分離の縁部の電界を形成することであり、そこでは典型的にサイドウォールは高エネルギ注入されたＤＮ床分離層に重なるＮ−ウェルを含む。
【０２１１】
図３０Ａに示される実施例では、分離されたＰ−型ポケット１２０４は、ＤＮ床分離層１２０２およびＮ−ウェル１２０３によって分離され、Ｐ−基板１２０１およびＰ＋基板リング１２０５Ａに囲まれる。この例において、終端は、ＩＬＤ１２１０の上に横方向に延在する金属フィールドプレート１２１１および１２１２を含む。終端は、Ｐ＋基板リング１２０５ＡからＮ−ウェル１２０３までの距離として規定された長さＬD3を有する。
【０２１２】
図３０Ｂに示される実施例では、分離されたＰ−型ポケット１２２４は、ＤＮ床分離層１２２２およびＮ−ウェル１２２３によって分離され、Ｐ−型基板１２２１およびＰ＋基板リング１２２５Ａに囲まれる。この例で、終端は、ＬＯＣＯＳフィールド酸化膜層１２３０の上のポリシリコンフィールドプレート１２３１および１２３２、ＩＬＤ１２３３の上に横方向に延在する金属フィールドプレート１２３４および１２３５を含む。他の実施例では、ポリシリコンまたは金属フィールドプレートだけが、終端のＰ＋またはＮ−ウェル側で用いられてもよい。フィールドプレートおよびその間隔の長さは、終端のＢＶを増大させるために好ましくは調整される。終端は、Ｐ＋基板リング１２２５ＡからＮ−ウェル１２２３までの距離として規定された長さＬD3を有する。この実施例では、Ｎ−ウェル１２２３は、ＬＯＣＯＳフィールド酸化膜層１２３０の下で横方向に延在し、その結果、底部部分ＮＷ１Ｂが表面に接近して、結合したＮＷ１およびＮＷ１Ｂよりも浅くてより低濃度ドープされる接合拡張領域を形成するようにさせる。これがＤＮ層１２２２の縁部の
近くに群がる電界を減じ、したがってこの終端のＢＶを向上させるよう機能することができる。
【０２１３】
図３０Ｃに示される実施例では、分離されたＰ−型ポケット１２４４は、ＤＮ床分離層１２４２およびＮ−ウェル１２４３によって分離され、Ｐ−型基板１２４１およびＰ＋基板リング１２４５Ａに囲まれる。この実施例では、終端は、ＩＬＤ１２５３およびＬＯＣＯＳフィールド酸化膜層１２５０の上に横方向に延在する金属フィールドプレート１２５１および１２５２を含む。終端は、Ｐ＋基板リング１２４５ＡからＮ−ウェル１２４３までの距離として規定された長さＬD3を有する。この実施例では、Ｎ−ウェル１２４３はＬＯＣＯＳフィールド酸化膜層１２５０の下で延在しない。さらに示されるのは、Ｎ−ウェル１２４３の縁部と重なり、薄い酸化膜１２５５上に位置する部分、およびＬＯＣＯＳフィールド酸化膜層１２５０にわたる延在する部分を有する、任意のポリシリコンフィールドプレート１２５４である。ポリシリコンフィールドプレート１２５４は、金属フィールドプレート１１５２と組合されて、フィールドプレートと下部シリコンとの間に最大３つの異なる厚さの誘電体を備えたフィールドプレートを形成することを可能にする。
【０２１４】
図３０Ｄに示される実施例では、分離されたＰ−型ポケット１２６４は、ＤＮ床分離層１２６２およびＮ−ウェル１２６３によって分離され、Ｐ−型基板１２６１およびＰ＋基板リング１２６５Ａに囲まれる。この実施例では、終端は、Ｎ−ウェル１２６３に接続され、長さＬD3だけフィールド酸化膜層１２７０の下で延在してＰ＋基板リング１２６５Ａと距離ＬD4だけ間隔を置かれた、深いＮＤ領域１２６６を含む。終端はさらに、ＩＬＤ１２７０の上に延在する金属フィールドプレート１２７１および１２７２を含んでもよい。
【０２１５】
図３０Ｅに示される実施例では、分離されたＰ−型ポケット１２８４は、ＤＮ床分離層１２８２およびＮ−ウェル１２８３によって分離され、Ｐ−型基板１２８１およびＰ＋基板リング１２８５Ａに囲まれる。Ｎ−ウェル１２８３は、示されるように、ＬＯＣＯＳフィールド酸化膜層１２９０の下で延在し、ＮＷ１Ｂによって形成される第１の接合拡張領域を与える。代替実施例では、Ｎ−ウェル１２８３は、示されるように、Ｎ＋領域１２８７を囲むことができるが、ＬＯＣＯＳフィールド酸化膜層１２９０の下で横方向に延在しない。この実施例では、終端はさらに、Ｎ−ウェル１２８３に接続されて、長さＬD3だけＬＯＣＯＳフィールド酸化膜層１２９０の下で延在し、Ｐ＋基板リング１２８５Ａから距離ＬD4だけ間隔を置かれる、コンフォーマルな深いＮＤ領域１２８６を含む。終端はさらに、ＩＬＤ１２９３の上に重なる金属フィールドプレート１２９１および１２９２を含んでいてもよい。
【０２１６】
図３０Ｆの実施例では、分離されたＰ−型ポケット１３０４は、ＤＮ床分離層１３０２およびＮ−ウェル１３０３によって分離され、Ｐ−型基板１３０１およびＰ＋基板リング１３０５Ａによって囲まれる。この実施例では、終端は、長さＬD3Aを備えた活性領域内の部分１３０６Ａと長さＬD3Bを備えたＬＯＣＯＳフィールド酸化膜層１３１０の下の部分１３０６Ｂとを含むコンフォーマルな深いＮＤ領域１３０６を含み、Ｐ＋基板リング１３０５Ａから距離ＬD4だけ間隔を置かれる。
【０２１７】
図３０Ｇの実施例では、分離されたＰ−型ポケット１３２４は、ＤＮ床分離層１３２２およびＮ−ウェル１３２３によって分離され、Ｐ−型基板１３２１およびＰ＋基板リング１３２５Ａに囲まれる。この実施例では、終端は、Ｎ−ウェル１３２３に接続され、長さＬD3だけフィールドＩＬＤ１３３０の下で延在する、浅いＮ−ドリフト領域１３２６を含む。Ｐ＋基板リング１３２５ＡおよびＮ−ドリフト領域１３２６は、ＬＯＣＯＳフィールド酸化膜層１３３１に自己整合され、距離ＬD4だけ間隔を置かれる。
【０２１８】
図３０Ｈの実施例では、分離されたＰ−型ポケット１３４４は、ＤＮ床分離層１３４２
およびＮ−ウェル１３４３によって分離され、Ｐ−型基板１３４１ＡおよびＰ＋基板リング１３４５Ａに囲まれる。この実施例では、基板１３４１Ａは、ＬＯＣＯＳフィールド酸化膜層１３５０およびＩＬＤ１３５１の下の領域１３４１Ｂを含み、これは、Ｐ＋基板リング１３４５ＡからＮ−ウェル１３４３までの距離として規定された長さＬD3を有する。ＤＮ床分離層１３４２の部分はＮ−ウェル１３４３を超えてＰ＋基板リング１３４５Ａに向かって延在し、表面の電界を減じるのを助ける。Ｎ−ウェル１３４３を越えるＤＮ層１３４２の拡張部は、この例のＬＯＣＯＳ１３５０の下には延在せず、したがって、ＤＮ層１３４２の深さは終端領域において実質的に一定である。
【０２１９】
図３０Ｉの実施例では、分離されたＰ−型ポケット１３６４は、ＤＮ床分離層１３６２およびＮ−ウェル１３６３によって分離され、Ｐ−型基板１３６１ＡおよびＰ＋基板リング１３６５Ａに囲まれる。この実施例では、基板１３６１Ａは、Ｐ＋基板リング１３６５ＡからＮ−ウェル１３６３の距離として規定された長さＬD3を有する、ＩＬＤ１３７２およびＬＯＣＯＳフィールド酸化膜層１３７０の下の領域１３６１Ｂを含む。ＤＮ層１３６２の部分はＮ−ウェル１３６３を越えてＰ＋基板リング１３６５Ａに向かって延在し、表面の電界を減じるのを助ける。ＤＮ層１３６２の拡張部は、この例のＬＯＣＯＳフィールド酸化膜層１３７０の部分の下に延在するので、ＤＮ層１３６２の深さは、終端領域のＬＯＣＯＳフィールド酸化膜層１３７０にコンフォーマルである。
【０２２０】
図３０Ｊの実施例では、分離されたＰ−型ポケット１３８４は、ＤＮ床分離層１３８２およびＮ−ウェル１３８３によって分離され、Ｐ−型基板１３８１ＡおよびＰ＋基板リング１３８５Ａに囲まれる。この実施例では、基板１３８１Ａは、Ｐ＋基板リング１３８５ＡとＮ−ドリフト領域１３８６と間の長さＬD4およびＬＯＣＯＳフィールド酸化膜層１３９０とＮ−ウェル１３８３との間の長さＬD3を有する、ＬＯＣＯＳフィールド酸化膜層１３９０およびＩＬＤ１３９１の下の領域１３８１Ｂを含む。Ｐ＋基板リング１３８５ＡおよびＮＤ領域１３８６はＬＯＣＯＳフィールド酸化膜層１３９０に自己整合される。ＤＮ層１３８２の部分はＮ−ウェル１３８３を越えてＰ＋基板リング１３８５Ａに向かって延在し、表面の電界を減じるのを助ける。ＤＮ層１３８２は、示されるように、ＤＮ層１３８２の深さが実質的に一定であるようにＬＯＣＯＳフィールド酸化膜層１３９０から後退され、または、図３０Ｉの実施例におけるように、ＬＯＣＯＳフィールド酸化膜層１３９０に一致する深さを有するように、代替的にＬＯＣＯＳフィールド酸化膜層１３９０の下に延在してもよい。Ｎ−ウェル１３８３からＬＯＣＯＳ１３９０まで延在する表面の終端として、浅いＮＤ領域１３８６が含まれる。
【０２２１】
図３０Ｋの実施例では、分離されたＰ−型ポケット１４０４は、ＤＮ床分離層１４０２およびＮ−ウェル１４０３によって分離され、Ｐ−型基板１４０１ＡおよびＰ＋基板リング１４０５Ａに囲まれる。この実施例では、基板１４０１Ａは、ＩＬＤ１４１１の下の領域１４０１Ｂを含む。ＤＮ層１４０２の部分は、Ｎ−ウェル１４０３を越えてＰ＋基板リング１４０５Ａに向かって延在し、表面の電界を減じるのを助ける。浅いＰ−ドリフト領域１４０６もまた、Ｐ＋１４０５ＡからＮ−ウェル１４０３に向かって延在する表面の終端として含まれている。終端は、Ｐ＋基板リング１４０５Ａと、Ｐ−ドリフト領域１４０６の縁部との間の長さＬD4、およびＰ−ドリフト領域１４０６の縁部とＮ−ウェル１４０３と間の長さＬD3を有する。
【０２２２】
図３０Ａ−図３０Ｋの終端例で示されるさまざまな機構は、この発明のプロセスと互換性をもち、分離された領域のＢＶの最適化ができる終端を例示する。所与の実現例のための最良の終端構造に至る異なる図の機構を組合せることは、十分にこの発明の範囲内である。たとえば図３０Ｂおよび図３０Ｃの複層ポリシリコンおよび金属フィールドプレート、図３０ＩのコンフォーマルなＤＮ層、および図３０ＩのＮ−ドリフト領域がすべて組合されてもよく、さらに、開示された要素の他の多くの組合わせが可能である。公知の処理
手法に従って示された構造を修正することもまたこの発明の範囲内である。たとえば、示された単一の金属層の上に金属相互接続層を加えて、付加的なレベルのフィールドプレートとしてこれらの層を用いることが可能である。堆積され、または埋込まれたフィールド酸化膜などの代替的なフィールド誘電性スキームによってＬＯＣＯＳフィールド酸化膜を代替することもさらに可能である。
【０２２３】
この発明の具体的な実施例が記載されているが、これらの実施例が例示のみであり限定するものではないことが理解されるべきである。この発明の大原則に従う多くの付加的または代替実施例が当業者には明らかである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図２９Ｄ】
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【図２９Ｅ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３０Ｄ】
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【図３０Ｅ】
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【図３０Ｆ】
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【図３０Ｇ】
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【図３０Ｈ】
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【図３０Ｉ】
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【図３０Ｊ】
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【図３０Ｋ】
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【国際調査報告】
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