(57)【要約】  半導体の製造方法は、半導体デバイス層中に浅溝隔離構造１４の形成を具える。前記浅溝隔離構造は、前記半導体デバイス層を形成するフィールド領域を囲んだＵ字形又はＯ字形であり、前記半導体デバイス層は、導電性を得るためにドープ及び／又は自滅される。前記半導体デバイスは、延在したドレイン領域５０又はドリフト領域、及び、ドレイン領域４２を有する。絶縁ゲート２６は、本体領域の上部に設けられる。ソース領域３４、４０は、深ソース領域４０及び浅ソース領域３４を有するように加工されている。前記本体と同じ導電型のコンタクト領域６０は、前記深ソース領域４０に隣接して設けられる。前記本体は、前記浅ソース領域３４の下で、前記コンタクト領域６０と接触するように延在している。
2009521126.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、本体領域、延長ドレイン領域及びドレイン領域が長手方向にこの順序で配置されたパワー半導体デバイスを製造する方法であって、
シリコンデバイス層を具える基板を用意するステップと、
長手方向に延在する前記シリコンデバイス層のフィールド領域を囲む、絶縁体が充填された複数個の溝を形成するステップと、
前記フィールド領域が長手方向のフィールドプレートを形成するように、前記シリコンデバイス層の前記フィールド領域を導電性に処理するステップと、
前記溝に隣接して長手方向に延在するとともに、前記絶縁体が充填された前記溝により前記フィールド領域から分離されている能動デバイスであって、ソース領域に隣接する本体領域と、前記本体領域とドレイン領域との間を前記フィールド領域を超えて長手方向に延在するとともに前記絶縁体が充填された前記溝により前記フィールド領域から分離されている延長ドレイン領域とを具える能動デバイスを形成するステップとを具え、
前記能動デバイスは、完成したデバイスの本体領域を少なくとも含む第１導電型の本体形成領域を、前記シリコンデバイス層の厚さ全体に渡ってドーピングするステップと、
第１導電型と反対の第２導電型の浅いソース領域を、前記シリコンデバイス層の厚さよりも浅い深さにドーピングして、前記本体形成領域の一部分の上に浅いソース領域を形成するステップと、
ドレイン領域を高濃度ドープにより導電性にすることによりドレイン領域を形成し、前記ドレイン領域と前記本体形成領域との間の領域を延長ドレイン領域として残すとともに前記ソース領域と前記延長ドレイン領域との間の前記本体形成領域を残すステップと、
前記本体領域上に絶縁ゲートを形成するステップと、
さらに、深いソース領域に横方向に隣接する本体接点領域であって第１導電型の前記本体形成領域に接触する本体接点領域を含むコンタクト領域を前記半導体デバイス層の全厚さに亘ってドーピングして、前記本体形成領域と接触する導電コンタクト領域、即ち前記絶縁ゲートに隣接する浅いソース領域を除くトランジスタの前記本体形成領域からなる前記本体領域への電気的接続を形成するステップとで形成し、
前記ドレイン領域を形成するステップにおいて、深いソース領域は、浅いソース領域と接触して前記シリコンデバイス層の厚さ全体に形成されるために、前記深いソース領域と浅いソース領域が共にソース領域を形成し、
前記浅いソース領域は、前記深いソース領域と前記絶縁ゲートとの間の第１主表面で、前記深いソース領域よりも大きな幅を有することを特徴とする半導体デバイスの製造方法。
【請求項２】
前記基板は、絶縁層上にシリコンデバイス層を有し、前記複数の溝を形成するステップは、前記シリコンデバイス層の全厚さを貫いて前記絶縁層まで延在する溝を形成することを特徴とする請求項１記載の方法。
【請求項３】
フィールド領域を囲む前記複数の溝を形成した後、前記溝を深くして深溝を形成し、前記深溝に絶縁体を充填するステップをさらに具えることを特徴とする請求項１記載の方法。
【請求項４】
フィールド領域を囲む前記複数の溝を形成する前に、窒化物層を堆積するステップを具え、前記複数の溝の形成ステップが前記窒化物層と前記窒化物の下にある前記基板をエッチングし、前記溝を深くするステップが前記窒化物層をマスクとして用いることを特徴とする請求項３記載の方法。
【請求項５】
前記溝を深くして深溝を形成するステップは、前記フィールド領域の下に空洞を形成し、前記深溝を絶縁体で充填するステップが前記空洞を充填することを特徴とする請求項３記載の方法。
【請求項６】
前記フィールド領域を導電性に処理するステップは、前記フィールド領域を高濃度にドーピングして前記フィールド領域を導電性にすることを特徴とする請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記フィールド領域を導電性に処理するステップは、前記フィールド領域をシリサイド化して前記フィールド領域を導電性にすることを特徴とすることを含む請求項１〜５のいずれか１項に記載の方法。
【請求項８】
前記シリコンデバイス層の厚さが200nm以下であり、前記フィールド領域の幅が150nm以下であり、前記溝の幅が500nm以下であることを特徴とする請求項１〜７のいずれか１項に記載の方法。
【請求項９】
さらに、前記フィールド領域と接触したフィールドプレートコンタクトを形成することを特徴とする請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
さらに、同じ基板に、複数の従来の能動ＣＭＯＳデバイスを形成することを特徴とする請求項１〜９のいずれか１項に記載の方法。
【請求項１１】
同じステップを用いて前記パワー半導体デバイス及び前記従来の能動ＣＭＯＳデバイスを形成することを特徴とする請求項１０記載の方法。
【請求項１２】
シリコン半導体デバイス層と、
長手方向に延在する能動デバイスと、
本体領域上に位置する絶縁ゲートと、
前記能動デバイスに隣接して長手方向に延在するフィールド領域を囲む絶縁溝と、
を具える半導体デバイスであって、
前記能動デバイスは、前記半導体デバイス内に長手方向に次の記載順に配設された、ソース領域、本体領域、延長ドレイン領域及びドレイン領域を具えるトランジスタであり、前記本体領域は前記ソース領域及び前記ドレイン領域とは反対の導電型であり、
前記フィールド領域は、前記延長ドレイン領域に隣接して長手方向に延在し、
前記ソース領域は、前記半導体デバイス層の全深さにわたって延在する深いソース領域と、前記深いソース領域と前記絶縁ゲートとの間の第１主表面で前記深いソース領域よりも大きな幅の浅いソース領域とを具え、
さらに、前記半導体デバイスは、前記深いソース領域に隣接して、前記半導体デバイス層を貫いて延在する前記本体領域と同じ導電型の導電コンタクト領域を具え、前記本体領域は、前記導電コンタクト領域と前記本体領域が電気的に接続するように前記導電コンタクト領域まで、前記浅ソース領域の下に延在することを特徴とする半導体デバイス。
【請求項１３】
前記シリコン半導体デバイス層の下に埋め込み絶縁層を更に具えることを特徴とする請求項１２記載の半導体デバイス。
【請求項１４】
前記絶縁溝から前記フィールド領域の下まで延在する絶縁体が充填された空洞を更に具えることを特徴とする請求項１２記載の半導体デバイス。
【請求項１５】
前記フィールド領域は、前記シリコン半導体デバイス層の高濃度ドープされた結晶シリコンであることを特徴とする請求項１２、１３又は１４記載の半導体デバイス。
【請求項１６】
前記フィールド領域は、シリサイドであることを特徴とする請求項１２、１３又は１４記載の半導体デバイス。
【請求項１７】
前記フィールド領域にフィールドプレートコンタクトを更に具えることを特徴とする請求項１２〜１６のいずれか１項に記載の半導体デバイス。
【請求項１８】
前記延長ドレイン領域及び該延長ドレイン領域に隣接する前記絶縁溝の少なくとも１つが、前記長手方向に沿って変化する幅を有するテーパー形状であることを特徴とする請求項１２〜１７のいずれか１項に記載の半導体デバイス。
【請求項１９】
前記絶縁層が、前記シリコンデバイス層の下で、少なくとも前記延長ドレイン領域の下に延在するが、基板表面の全体を横切って延在しない基板を更に具えることを特徴とする請求項１２〜１８のいずれか１項に記載の半導体デバイス。
【請求項２０】
単一の基板上に集積化された請求項１２〜１９のいずれか１項に記載の半導体デバイスと複数のＣＭＯＳデバイスと具えることを特徴とする集積回路。
【請求項２１】
前記半導体デバイスが深い絶縁溝を具え、前記複数のＣＭＯＳデバイスが浅い絶縁溝を有することを特徴とする請求項２０に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドプレートを有する半導体デバイス及びそのようなデバイスの製造方法に関し、特に、フィールドプレートを有する電界効果トランジスタ（ＦＥＴ）に関するが、これに限定されない。
【背景技術】
【０００２】
例えばトランジスタなどの半導体デバイスは多くの用途があり、その半導体デバイスは、中程度もしくは高い電圧又は大きな電力を従来の論理回路で処理し得るコンポーネントの集積化を必要とする。特に、パワーマネジメント及び増幅チップや、ディスプレイドライバや自動車の用途では、このような半導体デバイスを必要とする。
【０００３】
一般的に、上述のコンポーネントは、20〜100Ｖ、おそらくはそれ以上の電圧を必要とする。半導体デバイスとしては、表面電解低減（ＲＥＳＵＲＦ）デバイスが用いられる。かかるデバイスは、トランジスタがオフの場合にドリフト領域を空乏化するためにドリフト領域に隣接するフィールドプレートのような調整手段を具えた電界効果トランジスタ（ＦＥＴｓ）を含み、フィールドプレートのない同じトランジスタと比べて高い破壊電圧を有する。
【０００４】
あいにく、前記ＲＥＳＵＲＦデバイスを製造するために用いられる技術は、これらのデバイスを標準最新ロジック相補型金属酸化膜半導体（ＣＭＯＳ）のような従来のデバイスと集積化するために追加のプロセスステップの使用を必要とする。
【０００５】
従来の高電圧トランジスタの一例は特許文献１（Ｄｉｓｎｅｙ）により示されており、特許文献１は多くの高電圧構造を説明している。これら高電圧構造の１つは、埋め込み層上に形成されたラテラルＦＥＴであり、この埋め込み層はＦＥＴの本体とドレインとの間を長手方向に延在する複数の相対的に低濃度ドープのドリフト領域を有する。電圧がフィールドプレートに印加されたときに前記ドリフト領域を空乏化するため、該ドリフト領域の片側に並行に、絶縁フィールドプレートが延在する。これは、トランジスタがオフのときに、トランジスタがソース−ドレイン間の高電圧に耐えることを可能にする。
【０００６】
この構造は、前記デバイスの製造方法は多少難しく、特に標準的なＣＭＯＳでは用いられない追加のプロセスステップを必要とするという上述の問題をこうむる。前記フィールドプレートは、溝をエッチングし、その溝中に厚い誘電体層を堆積させ、前記溝に導体を充填して前記フィールドプレート形成を形成し、その後、前記溝を平坦化することによって、形成される。これは、この構造を標準的なＣＭＯＳプロセスで集積化する必要がある場合に、複雑性の大幅な増大が導入される。
【０００７】
さらなる困難性としては、この設計の製造工程のいくつかは、現在のＣＭＯＳプロセスとは全く相性がよくないということである。これは、厚い誘電体酸化物層及び導電層堆積の後に平坦化を行うせいである。現在のＣＭＯＳプロセスは、その後の製造工程のために非常に高い平坦度を必要とし、前記平坦化によって、この平坦度を達成することが難しいか、不可能である。
【０００８】
そのため、標準的なＣＭＯＳプロセスに容易に組み入れることができる高電圧デバイスの製造方法、及び、それによって形成された高電圧デバイスを提供することが有益である。
【特許文献１】米国特許第６，６３５，５４４号明細書
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明の第１の形態によれば、
シリコンデバイス層を具える基板を用意するステップと、
長手方向に延在する前記シリコンデバイス層のフィールド領域を囲む、絶縁体が充填された複数個の溝を形成するステップと、
前記フィールド領域が長手方向のフィールドプレートを形成するように、前記シリコンデバイス層の前記フィールド領域を導電性に処理するステップと、
前記溝に隣接して長手方向に延在するとともに、前記絶縁体が充填された前記溝により前記フィールド領域から分離された能動デバイスを形成するステップとを具える半導体デバイスの製造方法が提供される。
【００１０】
１つの実施形態では、前記半導体デバイスは、トランジスタ、例えば長手方向に次の記載順に配設された、ソース、本体、延長ドレイン及びドレイン領域を有するパワーＦＥＴデバイスである。前記能動デバイスを形成するステップは、溝に隣接したシリコンデバイス層に、前記ソース、本体、延長ドレイン及びドレイン領域を形成するステップを具え、前記ソース及びドレイン領域は長手方向に離間され、前記本体領域は前記ソース領域に隣接し、前記延長ドレイン領域は、前記本体領域と前記フィールド領域との間を前記フィールド領域を超えて延在するとともに絶縁体が充填された前記溝により前記フィールド領域から分離され、前記本体領域上に絶縁ゲートを形成する。
【００１１】
前記「パワーＦＥＴ」という用語は、前記ＦＥＴが低電力論理ＦＥＴよりも高い電圧又は電力（又はその両方）を可能にするものだけを意味する訳ではないことに留意されたい。実際には、降伏電圧及び電力がともに完全に中程度であってもよく、本発明は、20Ｖ以下の降伏電圧を有するパワーＦＥＴに適用できる。
【００１２】
実施形態では、前記方法は、絶縁体上のデバイス層に実施される。この場合、本発明の方法は、従来のＣＭＯＳで使用可能なプロセスステップしかシリコン・オン・インシュレータ（ＳＯＩ）に使用する必要がない。従って、本発明の方法は、適切なマスクを用いて標準的なプロセスラインで実施でき、追加の非標準的プロセスステップを全く必要としない。これは、コスト及び集積化の点で大きな利点となる。
【００１３】
代替実施形態においては、フィールド領域を囲む前記複数の溝を形成した後、前記方法は、深溝を形成するために前記溝を深くし、前記深溝に絶縁体を充填するステップを有する。この方法では、高電圧分離がＳＯＩ基板を必要とすることなく達成できる。
【００１４】
前記フィールド領域に導電性にするいくつかの代替方法がある。１つの方法では、前記フィールド領域を導電性に処理するステップは、前記フィールド領域を高濃度にドーピングして前記フィールド領域を導電性にする。
【００１５】
別の方法では、前記フィールド領域を導電性に処理するステップは、前記フィールド領域をシリサイド化して前記フィールド領域を導電性にする。
【００１６】
どちらにしても、前記フィールド領域は、前記シリコンデバイス層の原単結晶で形成され、例えば特許文献１に記載された従来技術の手段のように、多結晶シリコンで溝を充填する必要がない。その代わりに、前記フィールド領域の周りの絶縁領域を画定するために溝を用いている。
【００１７】
好ましい実施形態では、前記シリコンデバイス層の前記厚さは200nm以下であり、前記シリコンデバイス層の前記幅は150nm以下であり、そのプロセスにおいて可能な最小値にすることができ、前記溝の幅は500nm以下である。
【００１８】
相対的に薄いＳＯＩ基板への本体コンタクトを確実なものとするために、前記ソース及び本体領域を形成する方法は、
完成したデバイスの本体領域を少なくとも含む本体形成領域を、前記シリコンデバイス層の厚さ全体に渡って第１導電型でドーピングするステップと、
デバイスの浅いソース領域を、前記シリコンデバイス層の厚さよりも浅い深さに第１導電型と反対の第２導電型でドーピングして、前記本体形成領域の一部分の上に浅いソース領域を形成するステップと、
前記浅いソース領域に隣接するとともに前記本体形成領域と接触する第１導電型のコンタクト領域をドーピングして、前記本体形成領域と接触する導電コンタクト領域、即ちトランジスタ内の前記本体形成領域からなる前記本体領域への電気的接続を形成するステップとを具えることができる。
【００１９】
これは、低電力ＣＭＯＳと電力デバイスの間の違いに関連した特定の問題に対応する。低電力ＣＭＯＳでは、前記本体領域がしばしば浮動したままである。これは、理想的ではないが、このようなデバイスでは許容できる。その一方、高電力デバイスでは、前記本体は接触されるべきである。前記プロセスは、低電力ＣＭＯＳデバイスで用いられる標準的な処理ステップを使用し、追加のステップを使用しないで、本体コンタクトを形成し、ｐ型本体領域への接続手段を提供する。
【００２０】
前記方法は、ドレイン領域を高濃度ドープにより導電性にすることによって高濃度ドープのドレイン領域を形成し、前記高濃度ドープのドレイン領域と前記本体形成領域との間の領域を残すことができる。
【００２１】
前記高濃度ドープのドレイン領域を形成するステップの間に、深いソース領域を前記シリコンデバイス層の厚さ全体に、前記浅ソース領域に接触して形成することができる。前記深いソース領域と浅いソース領域は前記ソース領域と前記本体形成領域の残部を構成し、前記ソース領域と前記延長ドレイン領域との間の部分が前記本体領域を形成する。
【００２２】
前記方法は、前記フィールド領域に接触するフィールドプレートコンタクトを形成することを有する。前記フィールド領域は、ドーピングマスクの適切な配置を用いて、種々の手段、例えば前記ソース領域又は本体領域の一部分への接続により、外部バイアス電圧に接続することができる。
【００２３】
前記方法のステップは、従来のＣＭＯＳプロセスとコンパチブルであり、それにより、前記方法は、同じプロセスステップを用いて同じ基板上に複数の従来の能動ＣＭＯＳデバイスを形成するステップを有する。このように、追加のプロセスステップを必要とすることなく、標準的なＣＭＯＳプロセスラインを用いて、パワーデバイスを低電力ＣＭＯＳと同じ基板上に形成することができる。
【００２４】
前記パワーＦＥＴの形成及び前記複数の従来の能動ＣＭＯＳデバイスを形成するために同じプロセスステップを使用することができる。
【００２５】
他の態様では、本発明は、シリコン半導体デバイス層と、長手方向に延在する能動デバイスと、本体領域上に位置する絶縁ゲートと、前記能動デバイスに隣接して長手方向に延在するフィールド領域を囲む絶縁溝とを具え、前記フィールド領域が前記シリコンデバイス層のシリコンからなり、前記フィールド領域がドーピング又はシリサイド化により導電性にされている半導体デバイスに関する。
【００２６】
いくつかの実施形態では、前記能動デバイスはトランジスタである。一実施形態では、前記トランジスタは、前記半導体デバイス層内に、長手方向に記載順に配置された、ソース領域、本体領域、延長ドレイン領域及びドレイン領域を有し、前記本体領域は前記ソース領域及び前記ドレイン領域とは反対の導電型であり、前記フィールド領域は、前記延長ドレイン領域に隣接して長手方向に延在する。
【００２７】
一実施形態では、前記ソース領域は、前記半導体デバイス層の全深さにわたって延在する深いソース領域、及び、前記深いソース領域と前記絶縁ゲートとの間の第１主表面で、前記深ソース領域よりも大きな幅の浅いソース領域を有し、さらに、前記半導体デバイスは、前記深いソース領域に隣接して、前記半導体デバイス層を貫いて延在する前記本体領域と同じ導電型の導電コンタクト領域を有し、前記本体領域は、前記本体領域を前記導電コンタクト領域に電気的に接続するために前記導電コンタクト領域まで前記浅いソース領域の下に延在している。
【００２８】
このように、前記デバイスは、前記本体へのコンタクトを有する。
【発明を実施するための最良の形態】
【００２９】
本発明のより良い理解のために、実施形態が、単なる例示として、図面を参照して以下に記載される。同様又は類似の構成要素は、異なる図及び実施形態において同じ参照番号が付されている。図面は原寸に比例していない。
本発明の一実施形態によるＮＭＯＳトランジスタの製造方法を以下に説明する。
【００３０】
最初に、シリコン・オン・インシュレータ（ＳＯＩ）基板２が用意され、この基板２は図１及び２に示されているように、絶縁層１２上に形成された単結晶シリコンデバイス層１０を具えている。本実施形態では、前記絶縁層は、埋め込み酸化物であるが、代案の実施形態として、シリコン・オン・サファイアのような他のＳＯＩ技術を用いることもできる。
【００３１】
本実施形態における前記シリコンデバイス層１０は、60nmの厚さである。
【００３２】
第１処理ステップは、図１（上面図）及び図２（側面図）に示されているように、Ｕ字形の絶縁領域１４を形成する。該Ｕ字形の絶縁領域は、従来のＣＯＭＯＳプロセスフローからの通常の浅溝分離（ＳＴＩ）プロセスにより、浅溝１６を形成し、酸化物１８をその浅溝１６に充填することによって形成する。前記シリコンデバイス層１０の厚さは、十分に薄く、本実施形態では200nm以下であり、前記浅溝分離プロセスは、前記シリコンデバイス層の全厚さに亘って延在する溝を形成する。
【００３３】
前記Ｕ字形領域１４の中心部は、以下ではフィールド領域２８と称する。前記Ｕ字形１４は、そのＵのアームが長手方向に伸び、それにより、前記アームの間にある前記フィールド領域２８も長手方向に伸びるように方向付けられている。隣接したＵ字形領域間の能動領域についても長手方向に伸びるように、Ｕ字形領域１４は互いに隣接して横方向に配設されている。この能動領域は、デバイスの形成に用いられるために、デバイス領域３０と称される。
【００３４】
次に、第１マスク領域２０内の前記デバイスのドレイン終端におけるｎ型ドレイン形成領域１９を低濃度ドープするためにリン（又はヒ素）の打ち込みが実行される。前記マスク領域２０は、前記打ち込みが実施された場所を示すため、図３中に破線を用いて表示されている。完成したデバイスでは、前記ドレイン形成領域１９は延長ドレイン５０を形成し、さらなる打ち込みでドレイン４２を形成する。
【００３５】
説明は第１、第２、第３等のマスク領域に言及していることに留意すべきである。一般的に、これらマスク領域は、それぞれ、第１マスク、第２マスク、及び第３マスク等の領域である。当業者は、マスクの領域に従ってパターニングを行う多くの手段、例えば、フォトリソグラフィを用いる方法等を知っているため、それに応じて、かかるパターニングのさらなる詳細が省略されている。
【００３６】
前記打ち込みは、チャネルドーピング、ひいてはＰＭＯＳトランジスタのしきい電圧を増加させるために一般的に用いられる打ち込みにより実施され、同様に標準的なプロセスステップである。本実施例に用いられるプロセスでは、ドーズ量は5×1012cm−2であり、これはよく使用される前記標準的なプロセスに依存すること勿論である。
【００３７】
前記デバイスの他方の端は、第２マスク領域２２（図４）を用いて、本体形成領域２１にｐ型ドープされ、完成したデバイスでは、この領域２１が本体領域４６を形成するため、ＣＭＯＳ本体の形成に通常使用されるドーピング工程が使用される。
【００３８】
これらの工程（ステップ）は、図４の上面図、図５の側面図（図１のＡ−Ａ線上）及び図６の側面図（図１のＢ−Ｂ線上）に示されている。
【００３９】
その後、ゲート酸化層２４が、前記デバイス上に形成され、ゲート２６を形成するために多結晶シリコンが堆積される。前記ゲート２６は、前記デバイス領域３０上を横方向に延在するとともに前記Ｕ字形の絶縁領域１４上を部分的に延在するが、前記フィールド領域２８上には延在しないことに留意されたい。
【００４０】
その後、シングルドーピングステップを用いて前記デバイス領域３０の端及び前記ゲート２６を含む第３マスク領域３２（図７）をｎ型ドープして前記多結晶シリコンゲート２６をドープする。このドーピングステップは、前記デバイスの一端にある前記デバイス領域の頂部もドープして薄いソース領域３４を形成する。この工程は、一般的に、ｎ型のソース／ドレイン拡張ドーピング構造を形成する従来のＣＭＯＳプロセスで用いられ、低濃度ドープドレイン又は低濃度ソース（ＬＤＤ／ＬＤＳ）構造としても知られている。
【００４１】
ボロンポケット打ち込み（図示せず）をこの時点で任意に用いてもよい。
【００４２】
この結果、図７〜１０に示されているデバイス構造となる。
【００４３】
次に、第４マスク領域３６を用いて、ボロンの打ち込みにより前記フィールド領域２８の頂部を強いｐ型にドープする（図１１）。使用するこのプロセスは、トランジスタのｐ型ソース／ドレイン拡張ドーピング構造領域を形成するために、従来のＣＭＯＳプロセスに使用されるものと同じであり、従来のＣＭＯＳプロセスも同様に浅いドーピングステップを必要とする。
【００４４】
リンポケット打ち込み（図示せず）をこの時点で任意に用いてもよい。
【００４５】
第５マスク領域３８を用いて、ともに強いｎ型（ｎ＋＋）のドレイン領域４２（図１２）及び厚いソース領域４０を打ち込みにより形成する。これは、従来のＣＭＯＳでの高ドープｎ型の高ドープドレイン及び高ドープソース構造の打ち込みＮＭＯＳトランジスタを形成するのに用いられる工程を使用する。この工程では、ヒ素のドーパントが、シリコンデバイス層１０の全厚に亘って使用される。本体領域４６は、この工程で、本体形成領域２１の残部として規定され、この残部は他の工程でドープされていない部分である。同様に、拡張ドレイン５０は、ドレイン形成領域１９の残部として規定され、この残部はドレイン領域４２を形成するために強くドープされてはいない部分である。前記拡張ドレイン領域５０は、ドリフト領域としても知られている。
【００４６】
前記ソース領域は、薄いソース領域３４と厚いソース領域４０とからなり、厚いソース領域４０は横方向に狭く、薄いソース領域３４は相対的に広いため、本体領域４６が厚いソース領域４０がない薄いソース領域３４の下部に延在するような複雑な形状を有するものとなる。
【００４７】
第６マスク領域４４（図１３）を用いて、シリコンデバイス領域の厚さ全体をｐ＋型に強くドープしてｐ＋ドープ領域６０を形成して図１３及び１４に示されている構造を得る。これは、一般的に、従来のＣＭＯＳにおけるＰＭＯＳトランジスタの形成のためのｐ型ソース及びドレイン構造を形成するのに用いられる工程である。
【００４８】
前記第３、第４、第５及び第６マスク領域の形状は、本体コンタクトが保証される点に留意されたい。本体領域４６は、薄いソース領域３４の下で、本体コンタクト領域６１まで延在する。本体コンタクト領域６１はｐ＋ドープ領域６０の一部分であり、浮動本体を回避する。
【００４９】
第６マスク領域４４を用いる同じドーピングステップが、高いｐ＋型の、フィールド領域２８の厚さ全体を同様に強いｐ＋型にドープするために用いられることに留意されたい。
【００５０】
その後、第７マスク領域４８（図１５）を用いて、多結晶ゲート２６、ソース領域３４及びドレイン領域４２の頂部をシリサイド化してシリサイド４９を形成する間、本体領域４６とドレイン領域４２との間にある延長ドレイン領域５０を遮蔽する。これは、図１５〜１８の構造をもたらす。
【００５１】
図示の実施形態では、延長ドレイン領域５０は、2μmの長さと、1×1017cm−3のドーピング濃度を有する。延長ドレイン領域５０及び本体領域４６は、いずれも、絶縁溝１４の間で100nmの幅を有し、フィールドプレート２８の幅は80nmであり、溝１４の幅は200nmである。このようなサイズは、現在の標準的なＣＭＯＳプロセスにより達成できる。前記シリコンデバイス層１０は、60nmの厚さを有する。
【００５２】
当業者は、必要に応じて、別のサイズ及びドーピングレベルを用いることができることがわかる。別の形状を採用することも可能である。この実施例では、フィールドプレート２８が高いｐ型にドープされ、ｐ型本体コンタクト５８と接続される。しかしながら、フィールドプレート２８を高いｎ型にドープし、代わりにソース及びソースコンタクト５４に接続してもよい。これは、本体コンタクト５８のｐ型本体４６との接触を維持するため、マスク形状、特に薄いソース領域３４の再配置を必要とする。
【００５３】
その後、コンタクトマスクを用いてコンタクト５２を形成し、ソース領域３４、４０と接触するソースコンタクト５４、ドレイン領域４２と接触するドレインコンタクト５６、フィールド領域２８に接続された高濃度ドープのｐ型領域６０と接触するｐ型コンタクト５８及びゲート２６と接触するゲートコンタクト６２を形成する（図１９）。その後、金属化層６４が、図２０に示されるパターンに形成される。
【００５４】
上述の実施形態では、前記ゲートコンタクト６２が本体領域４６上のゲートの頂部に直接存在することに留意されたい。これは、異例であり、ゲートの長さを制限する。
【００５５】
使用時、前記トランジスタは、比較的高電圧のトランジスタとして機能する。電圧をｐ型コンタクト５８から高濃度ドープのｐ型領域に供給し、フィールド領域２８に電圧を加えることによって、フィールド領域２８に隣接する延長ドレイン領域５０が、前記トランジスタがオフの時には空乏化し、前記トランジスタがオンの時には導電することが保証される。
【００５６】
図２１は、トランジスタがオンの場合におけるソースコンタクト５４からゲート２６の下の本体領域までの電流フローを示す。ｐ＋型ドープ領域６０が本体と接触する領域６１も示されている。前記ソース領域３４、４０の相対的に複雑な形状は、浮動本体の問題を回避するｐ型本体４６への良好な接続を保証するのと同時に、ソースコンタクト５４からゲート２６の下への良好な電流の流れを保証する。
【００５７】
計算では、前記トランジスタは、50Vの降伏電圧及び50mΩ／mm2のオン抵抗値を有することが示された。これは、全ての工程が従来のＣＭＯＳラインで実施されているものの、特別な構造及びプロセス工程により製造された最も高性能のデバイスと同程度の性能である。
【００５８】
図２２は、デバイスの能動領域内でゲートにコンタクトを設ける必要を回避した別の実施形態を示している。ゲート２６は、デバイスの全幅を横切って延在する。ゲートに電圧が供給されているときでも接続することができるように、フィールドプレートコンタクト６４をフィールド領域２８との接続のために用いる。
【００５９】
この実施形態は、特に、幅の狭い（短い）ゲートの製造に適している。
【００６０】
図２３に示されている本発明の代替形態では、リング状の絶縁領域１４が上述した前記Ｕ字形領域の代わりに形成されている。
【００６１】
この実施形態では、デバイスの更なる制御のため、フィールド領域２８の電圧を独立に制御することが可能である。
【００６２】
デバイス性能を更に改良するため、多くの選択肢が利用可能である。１つは、デバイス領域３０及び絶縁領域１４をテーパー状にすることである。この改良は図２４に示されており、図２４は、変化する幅のＵ字形絶縁領域１４を示している。別の方法は、絶縁領域１４を一定の幅にしながらデバイス領域３０をテーパー状にするものであり、この方法はフィールド領域２８をテーパー状にする必要がある。さらに、フィールド領域も絶縁領域１４とともにテーパー状にして、デバイス領域３０を一定の幅にすることもできる。
【００６３】
上述の実施形態では、絶縁層１２は、基板２の全体に延在する絶縁層、又は、パワートランジスタの下部のみに延在し基板の残部に延在しない埋め込み絶縁層にすることができる。しかしながら、さらに、絶縁層１２をドレイン及び延長ドレイン領域の下にだけ形成することもできる。これは図２５に示され、絶縁層１２は、シリコンデバイス層１０のデバイスの一部分、ドレイン領域４２及び延在したドレイン領域５０の下部にのみ延在する。
【００６４】
上述の実施形態の全ては、標準的なプロセス工程を用いている。従って、標準的なプロセス工程を用いて、図２６に模式的に示されているように、上述のＦＥＴ４も多数の従来のＣＭＯＳコンポーネントとともに形成することができる。上記の種々のプロセス工程が、上述のＦＥＴ４について述べたと同様に、ＣＭＯＳコンポーネント６にも標準的な方法で用いられる。例えば、ＣＭＯＳ本体の形成に一般的に用いられる標準的なプロセス工程として上述された工程は、実際には、ＣＭＯＳコンポーネント６のＣＭＯＳ本体の形成に付加的に用いられる。高電圧コンポーネント４は、領域７２に形成される。実際には、前記領域７２は、１つ以上のそのような高電圧コンポーネント４を包んでもよく、また多くの領域７２を設けてもよい。
【００６５】
このように、例えば高電圧デバイスを形成するプロセスにおける上述の第４マスクは、従来のＣＭＯＳコンポーネントのｐ型ＬＤＤ領域を決めることもできる。上述の第３マスクは、従来のＣＭＯＳコンポーネントのｎ型ＬＤＤ領域を形成するのに用いることもできる。１つのマスクが、従来のＣＭＯＳコンポーネントのｐ型ＬＤＤ領域の決定及び第４マスク領域について上述した工程を実施するのに用いられる。同様に、前記第５及び第６マスクは、従来のコンポーネントのｎ型及びｐ型ＨＤＤ領域を決める。
【００６６】
上述の実施形態では、絶縁層１２はデバイスを分離するために用いられる。しかし、代替実施形態では、絶縁層は省略され、分離は異なる手段によってなされる。
【００６７】
他の実施形態では、基板２が出発点となっている。薄い酸化層１００が、前記基板上に形成され、窒化物層１０２が次に形成される。
【００６８】
次に、浅溝分離工程が図１で用いられたマスク形状と同じものを用いて実施され、浅溝１０４の形のＵ字形領域を画定する。このマスクは高精細度のマスクであり、遠紫外線リソグラフィが用いられる。同じマスクが、同じ基板上に形成される任意の従来のＣＭＯＳデバイスの浅溝隔離の形成に用いられ、図２７のＢ−Ｂ線に沿った側面図に示されるデバイスを提供する。
【００６９】
次に、フォトレジストマスク１０６が高電圧領域７２を決めるために用いられ、高電圧領域７２中の溝は、より深くなるようにエッチングされる。領域７２内のこれらの深い溝は、接地プレートと延長ドレイン領域との間の分離の向上をもたらす。図２８は、マスク１０６及び領域７２の上面図を示す。
【００７０】
その後、深溝エッチング工程が、フォトレジスト及び窒化シリコンに対して選択的であるドライエッチングプロセスを用いて実施され、図２９の側面図に示される深溝１０８を得る。前記深溝は、1〜20μmの厚さを有し、好ましくは2μm以上、より好適には4μm以上であり、10μm以下であることが好ましい。経験則から、深さ1μmごとに、およそ2×20Ｖの電圧に耐えることができる。
【００７１】
その後、フォトレジストは除去され、フォトレジストマスクにより覆われていた浅溝１０４と同じく、深溝１０８も露出した状態にされる。
【００７２】
その後、充填工程が、前記溝に酸化物を堆積することにより実施される。本実施形態では、この充填工程は、ＴＥＯＳと呼ばれる酸化物１１０を形成するテトラエトキシシラン（ＴＥＯＳ）プロセスを使用して前記溝を充填することにより実施される。前記ＴＥＯＳという用語は、ここでは、当該技術分野におけるその通常の意味で用いられ、ＴＥＯＳから形成された酸化物を意味することに留意されたい。前記ＴＥＯＳについても、前記窒化物層１０２上に、ＴＥＯＳ酸化物１１０を形成する。
【００７３】
次に、ドライ又はウェットエッチングステップを用いてＴＥＯＳ層１１０をエッチバックし、フォトレジストマスク１０６で覆われた（従って深くされてない）浅溝１０４からＴＥＯＳ層１１０を取り除くとともに、窒化物層１０２上のデバイスの頂部のＴＥＯＳ層を取り除く。このステップは、深溝１０８内のＴＥＯＳ層１１０もへこませる。その結果は、図３０の側面図に示されている。
【００７４】
その後、ノンコンフォーマルＨＤＰ酸化物堆積ステップを実施し、浅溝にＨＤＰ酸化物１１４を堆積させるるとともに、深溝１０８の上にもＨＤＰ酸化層１１４を充填する。その後、化学機械研磨（ＣＭＰ）エッチングステップを実施して、表面から余分な酸化物１１４を取り除く。その後、短いウェットエッチングを実施して、図３１で示されているように、酸化物１１４をおおよそ上部シリコンレベルまでへこませる。
【００７５】
ＴＥＯＳは、コンフォーマル堆積酸化物であり、それゆえ、相対的に深く及び相対的に狭い溝を充填するのにとても適している。堆積が側壁で起こるため、深溝を充填するためには相対的に薄い層で十分である。コンフォーマル堆積であるため、表面は基本的に平面であり、ＣＭＰを困難にする。
【００７６】
その一方、ＨＤＰ酸化物は、従来のＣＭＯＳプロセスにおける浅溝分離（ＳＴＩ）構造を充填するのに用いられ、ノンコンフォーマルに堆積され、溝を底から上に充電する。このため、ＨＤＰ酸化物で深溝を充填するには極めて厚い層が必要とされる。従って、ＨＤＰ酸化物は、幅が広く相対的に浅い溝（ＳＴＩのようなもの）を充填するのに適している。さらに、トポグラフィーが保たれるため、ＣＭＰプロセスが簡単に適用できる。
【００７７】
ウェットエッチレート（例えば、2％HFのウェットエッチング液を用いた場合）は、ＨＤＰに対して遅いが、ＴＥＯＳに対しては極めて速い。2％HFの化学反応は、標準的なＣＭＯＳの多くの洗浄作業に用いられ、従ってＳＴＩのＨＤＰ充填が、その後の工程中での、ＳＴＩ中の酸化物のへこみを避けるために好ましい。要するに、ＴＥＯＳは、深溝に充填するのに好ましいが、統合理由及びＣＭＯＳとの相性から、標準的なＳＴＩに充填するのにそれほど適してはいない。
【００７８】
このように、ＴＥＯＳ酸化物及びＨＤＰ酸化物の両者の組み合わせは、プロセスの複雑さを増すように思われるが、製造にとって好ましい。
【００７９】
その後、ウェットエッチングを用いて窒化物を取り除き、図３２の結果を得る。
【００８０】
その後、プロセスは、図１及び図２に示された開始点から始まる前記第１の実施形態のように続く。深溝１０８は、図１の埋め込み酸化物層１２がない場合でも、延長ドレイン領域がフィールドプレートから分離されることを意味する。
【００８１】
図３３は、従来のコンポーネント６及び高電圧コンポーネント４の両方を有するデバイスを側面図で示している。深溝１０８は高電圧領域７２のみに存在し、従来のコンポーネントは浅溝１０４に形成された従来の浅溝分離構造を有するのみであるため、通常の特性が悪影響を受けることはない。
【００８２】
従ってこの実施形態は、比較的高価なＳＯＩウェーハを必要とすることがないため、本発明に従って製造したデバイスのコストを低減することができる。さらに、ＳＯＩウェーハのプロセスステップを実施する必要がなく、その代わりに、全く標準的なプロセスを標準的なウェーハに用いることができ、このことは、プロセスがＳＯＩウェーハを製造する能力を必要としないため、プロセスの一般的適用性を増す。
【００８３】
さらに、酸化物層１２の省略は、デバイスの放熱特性を増加させることができる。
【００８４】
従って、この代替実施形態は、他の方法では不可能な多くの電力管理又は電力増幅に使用できる。
【００８５】
さらなる実施形態が、図３４〜３７を参照して述べられている。この実施の形態は埋め込み酸化膜１２の必要性を回避するため別のアプローチを用いる。開始点は、図２７のそれと同じであり、窒化物層１０２が基板２上に堆積され、前記浅溝分離ステップが図１のＵ字形領域１４を画定するために実施される。
【００８６】
このさらなる実施形態では、その後、図３４に示されているように、例えば酸化物１２０である薄い保護層を、前記窒化物層の上及び前記浅溝中に堆積させるプロセスが続く。
【００８７】
その後、高電圧フォトレジストマスク１０６を用いて、前実施形態と同じ方法で、高電圧領域７２を画定する。以前のように、このマスクは、高精度のマスクである必要はない。
【００８８】
その後、酸化ドライエッチングを実施して、図３５に示されているように、前記デバイスの頂部から及び前記浅溝の底から酸化物を取り除く。
【００８９】
その後、追加的な溝エッチングを実施して、浅溝１０４を深くする。
【００９０】
そして、追加的な溝エッチングが実施されるか否かに関わりなく、その後、さらなる等方性エッチングを実施して、図３６に示されているように、フィンガ部２８の下部をエッチングし、空洞１２２を形成する。
【００９１】
その後、酸化物充填ステップを、多くの方法の一つを用いて実施する。特に、コンフォーマル堆積（ＴＥＯＳ）又はボトムアップ充填（ＨＤＰ）又はその両方を用いて空洞を酸化物１２４で充填することができる。
【００９２】
酸化物で充填する必要はなく、別の絶縁材料を用いてもよい。
【００９３】
その後、窒化物除去ウェットエッチングの後に続いて、平坦化ステップを実施して図３７に示されている構造を得る。
【００９４】
その後、プロセスは、図３に関して示されているステップで始まる第１実施形態と同様に続く。
【００９５】
図２７〜３３の方法と同様の利点が得られる。
【００９６】
もう１つのアプローチは、前記保護層１２０として窒化物（酸化防止層）を用いる。その後、上述されているものと同様のステップ（図３４〜３７）を深溝エッチングまで実施する。その後、等方性シリコンエッチングの代わりに、酸化をフィールド領域が完全に酸化されないように行う。他領域は窒化物層１２０により保護されている。
【００９７】
図２７〜３３及び図３４〜３７の方法は１つの高精度のマスク及び低精度のマスクを用いているが、１対の高精度マスクも同様に用いることができることに留意されたい。当業者に理解できるように代替ステップを実施することもできる。
【００９８】
当業者は、上述したｎ型及びｐ型領域は、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを形成するために置き換えることができることを理解されよう。接合ＦＥＴ及びバイポーラＮＰＮ又はＰＮＰトランジスタを含む他の形態のトランジスタは、フィールド領域から、それぞれのドレイン及びコレクタの高電圧を可能とする同様に効果を得ることができる。
【００９９】
当業者は、例えば、異なる降伏電圧、オン抵抗及びサイズのような異なる特性を有するデバイスを提供する要求に応じて、長さ、幅及びドーピングレベルをどのように変更したらよいかわかるであろう。確かに、標準的なプロセスにおいて単にマスクを変えることにより異なるデバイスを製造できることは、非標準的なプロセスステップを設計又は再設計するのに比べてはるかに容易であり、本発明の特別な利点である。
【０１００】
例えば、必要に応じて、延長ドレイン領域は専用の打ち込みステップを用いて最適なレベルにドープすることができる。
【０１０１】
使用するマスクは必要に応じて変えることができ、特に、異なる標準的なプロセスステップを特定の標準的なプロセスで利用可能である場合には、これらステップを上述したステップの代わりに使用することができる。
【０１０２】
本明細書を読めば、他の変形や変更が当業者に明らかである。これらの変形や変更は、半導体デバイスの設計、製造、使用の分野ですでに知られていて、ここに記載する特徴に加えて又はその代わりに使用できる同等の特徴及び他の特徴を含む。
【０１０３】
請求の範囲は構成要素の特定の組み合わせとして明確に記載したが、請求の範囲に記載された発明に関連する、しないにかかわらず、また本発明が解決すべき技術的課題の一部又は全部を解決する、しないにかかわらず、本明細書に明示的に又は暗黙的に若しくは一般化して記載された任意の新規な構成要素又は構成要素の任意の新規な組合せも本発明の範囲に含まれるものである。出願人は、本願の審査中に又は本願からの分割出願時に、新しい請求の範囲にこのような構成要素及び／又はこのような構成要素の組合せを明確に記載するかもしれないことを予告する。
【図面の簡単な説明】
【０１０４】
【図１】図１は、本発明による方法の第１の実施形態における第１段階の上面図を示している。
【図２】図２は、線Ｂ−Ｂに沿った、図１の段階の断面図を示している。
【図３】図３は、前記第１実施形態の方法の、さらに進んだ段階の上面図を示している。
【図４】図４は、前記第１実施形態の方法の、さらに進んだ段階の上面図を示している。
【図５】図５は、線Ａ−Ａに沿った、図４の段階の断面図を示している。
【図６】図６は、線Ｂ−Ｂに沿った、図４の段階の断面図を示している。
【図７】図７は、前記第１実施形態の方法の、さらに進んだ段階の上面図を示している。
【図８】図８は、図７の段階の断面図を示している。
【図９】図９は、図７の段階の他の断面図を示している。
【図１０】図１０は、図７の段階の更に他の断面図を示している。
【図１１】図１１は、前記第１の実施形態の方法の、さらに進んだ段階の上面図を示している。
【図１２】図１２は、前記第１の実施形態の方法の、さらに進んだ段階の上面図を示している。
【図１３】図１３は、前記第１の実施形態の方法の、さらに進んだ段階の上面図を示している。
【図１４】図１４は、線Ａ−Ａに沿った、図１３の段階の断面図を示している。
【図１５】図１５は、前記第１の実施形態の方法の、さらに進んだ段階の上面図を示している。
【図１６】図１６は、図１３の段階の断面図を示している。
【図１７】図１７は、図１３の段階の他の断面図を示している。
【図１８】図１８は、図１３の段階の更に他の断面図を示している。
【図１９】図１９は、前記第１実の施形態の方法の、さらに進んだ段階の上面図を示している。
【図２０】図２０は、前記第１の実施形態の方法の、最終段階の上面図を示している。
【図２１】図２１は、前記第１の実施形態によるトランジスタを通る電流の流れを示している。
【図２２】図２２は、本発明の第２の実施形態を説明する上面図を示している。
【図２３】図２３は、本発明の第３の実施形態を説明する上面図を示している。
【図２４】図２４は、本発明の第４の実施形態を説明する上面図を示している。
【図２５】図２５は、本発明の第５の実施形態を説明する上面図を示している。
【図２６】図２６は、本発明の第６の実施形態を説明する上面図を示している。
【図２７】図２７は、本発明の第７の実施形態の一製造段階の断面図を示している。
【図２８】図２８は、本発明の第７の実施形態の一製造段階の上面図を示している。
【図２９】図２９は、本発明の第７の実施形態の次の製造段階を示している。
【図３０】図３０は、本発明の第７の実施形態の次の製造段階を示している。
【図３１】図３１は、本発明の第７の実施形態の次の製造段階を示している。
【図３２】図３２は、本発明の第７の実施形態の次の製造段階を示している。
【図３３】図３３は、本発明の第７の実施形態の次の製造段階を示している。
【図３４】図３４は、本発明の第８の実施形態の一製造段階を示している。
【図３５】図３５は、本発明の第８の実施形態の次の製造段階を示している。
【図３６】図３６は、本発明の第８の実施形態の次の製造段階を示している。
【図３７】図３７は、本発明の第８の実施形態の次の製造段階を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【国際調査報告】
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2009521126.tif 000041
2009521126.tif 000042