(57)【要約】  本発明は、使用者に低電圧を供給するため電源電圧を必要な低電圧に変圧する電圧変換器コンポーネントを備えている論理回路部分、の入力回路に関する。従って、本入力回路の入力を電源電圧に接続して電源電圧を整流することができ、本入力回路からの出力を電圧変換器コンポーネントに接続して整流された入力電圧を電圧変換器コンポーネントに提供することができる。本発明によると、論理回路部分の入力回路の整流器部分における残りの４個のダイオードのうちの少なくとも２個を、同期整流器として機能し、交互の強制制御によってオン／オフが切り替わるように接続されている２個の可制御スイッチに置き換えることによって、論理回路部分のための改良された入力回路として、機能性と動作時の安全性とが向上しており、大幅な小型化と製造の簡易化とを可能にする入力回路、を達成することができる。
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【特許請求の範囲】
【請求項１】
電気消費機器に低電圧を供給するため電源電圧を必要な低電圧に変圧する変圧器ユニットを備えているスイッチングモード電源、の入力回路であって、
同期整流器として機能する少なくとも２個の可制御スイッチ（Ｔ１，Ｔ２）であって、交互の強制制御によってオン／オフを切り換えることができるように接続されている、前記可制御スイッチ、
を備えており、
前記入力回路（１００）の入力（１０２，１０４）を前記電源電圧に接続して前記電源電圧を整流することができ、前記入力回路の出力（１０６，１０８）を前記変圧器ユニットに接続して整流された入力電圧を前記変圧器ユニットに提供することができる、
入力回路。
【請求項２】
前記可制御スイッチ（Ｔ１，Ｔ２）が絶縁ゲートバイポーラトランジスタによって形成されている、請求項１に記載の入力回路。
【請求項３】
ソフトスタートを提供するため、前記可制御スイッチ（Ｔ１，Ｔ２）を流れる電流を制限するさらなる手段（１１０）が設けられている、請求項１または２に記載の入力回路。
【請求項４】
前記ソフトスタートの時定数を調整するキャパシタ、
をさらに備えている、請求項３に記載の入力回路。
【請求項５】
動作時に所定の最大電流を超えた場合に電流を切断する手段、
をさらに備えている、請求項１から請求項４のいずれかに記載の入力回路。
【請求項６】
電流を切断する前記手段が、前記所定の最大電流を超えた場合に電流が可逆的に切断されるように構成されている、請求項５に記載の入力回路。
【請求項７】
前記最大電流の値を調整する抵抗器（Ｒ２）、
をさらに備えている、請求項５または請求項６に記載の入力回路。
【請求項８】
前記スイッチングモード電源の機能障害が起きた場合に安全機能を提供する電流検出用抵抗器（Ｒ１）、
をさらに備えている、請求項１から請求項７のいずれかに記載の入力回路。
【請求項９】
電源電圧が低すぎる、または高すぎる場合に、前記スイッチングモード電源をオフ状態にする不足電圧保護機能もしくは過電圧保護機能、またはその両機能を実施する手段（１１４）、
を備えている、請求項１から請求項８のいずれかに記載の入力回路。
【請求項１０】
不足電圧保護機能もしくは過電圧保護機能、またはその両機能を実施する前記手段（１１４）が、不足電圧保護機能もしくは過電圧保護機能、またはその両機能が可逆的であるように構成されている、請求項９に記載の入力回路。
【請求項１１】
ＳＯＩウェハ上にモノリシックに集積化されている回路として製造されており、標準のパッケージに格納されている、請求項１から請求項１０のいずれかに記載の入力回路。
【請求項１２】
ＳＯＩウェハ上にモノリシックに集積化されている回路として製造されており、格納されずに回路基板上に直接実装可能である、請求項１から請求項１０のいずれかに記載の入力回路。
【請求項１３】
前記回路の個々の構成要素がシリコンウェハ上に単一チップとして製造されており、前記入力回路がマルチリードフレームパッケージに格納されている、請求項１から請求項１０のいずれかに記載の入力回路。
【請求項１４】
前記入力回路の高電圧構成要素がＳＯＩウェハ上にモノリシックに集積化されている構造として製造されており、前記入力回路の制御回路（１１８）がシリコンウェハ上に製造されており、前記高電圧構成要素と前記制御回路とがマルチリードフレームパッケージ内に配置されている、請求項１から請求項１０のいずれかに記載の入力回路。
【請求項１５】
前記入力回路の高電圧構成要素がＳＯＩウェハ上にモノリシックに集積化されている構造として製造されており、前記入力回路の制御回路（１１８）がシリコンウェハ上に製造されており、前記高電圧構成要素と前記制御回路とがダイとしてチップオンチップアセンブリによって配置されている、請求項１から請求項１０のいずれかに記載の入力回路。
【請求項１６】
請求項１から請求項１５のいずれかに記載の入力回路を備えている、スイッチングモード電源。
【請求項１７】
前記入力回路が、前記スイッチングモード電源のパルス幅変調制御の起動電圧もしくは動作電圧、またはその両電圧を生成する、請求項１６に記載のスイッチングモード電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気消費機器に低電圧を供給するため電源電圧を必要な低電圧に変圧する変圧器ユニットを備えているスイッチングモード電源、の入力回路に関する。入力回路の入力を電源電圧に接続して電源電圧を整流することができ、入力回路の出力を変圧器ユニットに接続して整流された入力電圧を変圧器ユニットに提供することができる。
【背景技術】
【０００２】
低出力分野における最近のスイッチングモード電源（例えば携帯電話の充電器など）は、構成要素および回路に関する多数の新しい技術によって、現在ではそのサイズが相当に減少している。寸法および重量は、特に旅行者にとって非常に重要である。従って、現在では、理想的には端末装置に組み込むことができる程度まで、このようなスイッチングモード電源の機能を小型化することが、開発の中心の１つとなっている。コスト削減の大きな圧力と、関連する安全基準の達成課題によって、具体的にはそのようなスイッチングモード電源の一次側の入力配線のサイズおよび構成要素の数がますます減少し、現在、公知の配置構造においては、入力配線は、ヒューズ抵抗器、ブリッジ整流器、およびΠフィルタから形成されている。
【０００３】
図１は、３Ｗのスイッチングモード電源の場合の、先行技術による回路および特性値（characteristic values）を示している。非励振素子も示してある。この入力配線においては、抵抗器Ｒlimitはいくつかの機能を果たす。すなわち、この抵抗器により、起動電流を、整流器の４個のダイオードの最大サージ電流Ｉsurgeに満たない値に制限することができる。この抵抗器は、電源に障害が起きた場合、所定の解放動作が起こるようにすることによって安全機能を果たす。この抵抗器は、過渡時の電源のパルス電圧を減少させる。
【０００４】
図１に示した入力配線では、整流器のダイオード（または同等機能のブリッジ整流器）の機械的な寸法以外に、望まれている小型化とは相いれない欠陥がいくつかある。第一に、起動時に入力配線にかかる電気負荷によって、信頼性および耐用年数が減少する。さらには、抵抗器Ｒlimit自体の機能が可逆的ではなく、従って、たとえ一時的な障害が起きた場合でも、スイッチングモード電源を引き続いて使用することが不可能である。さらに、図１に示した公知の配置構造は、電源の短時間の過電圧（非常電源によって動作するときに供給電力の品質が低い国において比較的しばしば起こる）に対して、まったく保護されていない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の目的は、スイッチングモード電源のための改良された入力回路であって、機能性と動作時の安全性とが高まると同時に、大幅な小型化と単純な製造とを可能にする入力回路、を提供することである。
【課題を解決するための手段】
【０００６】
この目的は、独立請求項の主題によって達成される。本発明の有利な実施形態は、従属請求項に定義されている。
【０００７】
本発明は、スイッチングモード電源の入力回路の整流器部分において一般に使用されている４個のダイオードのうちの少なくとも２個を、同期整流器として機能し、交互の強制制御（alternate forced control）によってオン／オフを切り換えることができるように接続されている２個の可制御スイッチに置き換える、という発想に基づいている。
【０００８】
従って、２個の可制御スイッチは、電源周波数のリズムにおいてオン／オフが交互に切り替わる。本発明によるこの解決策は、利点として、起動電流を制限することができ、それ以外のすべての構成要素の寸法を低減できる。これにより、本発明による入力回路では、実装空間およびコストを低減することができる。同時に、構造全体の信頼性が高まり、一時的な障害が起きた場合における可逆的な保護機能が可能である。
【０００９】
本発明の有利な実施形態によると、可制御スイッチとして、いわゆる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を設ける。ＩＧＢＴは、極めて一般的な利点として、バイポーラトランジスタと同様に、同程度の電界効果トランジスタと比較して順方向抵抗が低いが、順方向電力損失が相当に低いという利点がある。ＩＧＢＴは、電界効果トランジスタと同様にほとんど電力ゼロで駆動される。ＩＧＢＴはブロッキング電圧が高く、また負荷電流を制限するため、短絡に関してある程度の堅牢性も備えている。
【００１０】
有利な実施形態によると、例えば、入力電流に比例する電圧が抵抗器によって測定され、所定の最大値を超えた場合、可制御スイッチの重畳線形制御（superimposed linear control）によって電流が制限される。このように起動電流が制限されることによって、入力回路の必要な構成要素のすべてにかかる負荷が小さく、スイッチングモード電源全体の耐用年数および信頼性が向上する。
【００１１】
本発明によると、整流器を流れるピーク電流が約１８Ａである場合（最大入力電圧は２６４ＶＡＣ）、起動電流を制限することによって、この値を０．３Ａに減少することができる。この結果、従来の入力回路では起動インパルスに対して大きすぎるダイオードのチップ表面を、ダイオードあたり約０．８ｍｍ２からダイオードあたり約０．２ｍｍ２に減少させることができる。同様に、電気負荷が小さいため、ＩＧＢＴのチップ表面を極めて小さく維持する（０．８ｍｍ２以下）ことができる。
【００１２】
このように、従来の解決策において設けられている、３Ｗの巻線型抵抗器（直径４ｍｍ、長さ１１ｍｍ）の代わりに、例えば、０６０３モデル（0603 model）（寸法１．５ｍｍ×０．７５ｍｍ）の抵抗器を電流制限抵抗器として使用することができる。
【００１３】
さらに、適切な抵抗値を選択することによって、電流の最大値を特定の範囲内に調整することができ、例えば、レーザートリミングによって抵抗器を揃えることにより、極めて狭い公差値に調整することができる。
【００１４】
本発明によると、電流が過大である場合における電流切断手段として、完全に可逆的に、かつ極めて高速に（整流される電源周波数の９０゜値に対応する２．５ｍｓ未満の遅延）電流を切断する電流切断手段を設ける。従来の入力抵抗器は公知のヒューズのように飛ぶため装置が使用できなくなるのに対して、本発明による過大電流の解放方式は単に装置を電源から切り離すのみであり、短時間だけ装置を抜いて再び電源コンセントに挿入することによって、スイッチングモード電源を動作状態に戻すことができる。
【００１５】
有利な方策として、モジュールが絶縁破壊した場合に電力回路内のボンディングワイヤが飛ぶ、もしくは、抵抗器Ｒ１をヒューズ抵抗器として具体化する、またはその両方を安全機能とすることができ、これにより、回路全体の安全性が相当に高まる。
【００１６】
さらに、特定用途向け集積回路（ＡＳＩＣ）として具体化するときには、追加の機能を組み込むことができる。望ましい機能として、例えば、電源電圧が高すぎる、または低すぎる場合における過電圧／不足電圧シャットダウンが挙げられる。不足電圧シャットダウンは、例えば電源に障害が起きた場合に所定の方式で装置をオフに切り換える利便的な機能であるのに対して、過電圧シャットダウンは、頻繁に起こる（通常は短時間）状況として、電源電圧が発電所が保証する公称電圧プラス１０％の変動範囲からはずれたときの装置の有効な保護を提供する。ほどほどに調整されているだけの（only moderately regulated）非常電源による動作時（例えば不足電圧が慢性的である発展途上国においてしばしば遭遇する）、本発明の入力回路によってスイッチングモード電源が効果的かつ可逆的に保護される。
【００１７】
本発明による入力回路は、全体として機能の範囲が相当に増大しているにもかかわらず物理的サイズが大幅に減少した集積回路として製造することができる。この結果として、新たな次元の小型化につながる。
【００１８】
以下では、添付の図面に示した実施形態によって本発明についてさらに詳しく説明する。図面全体を通じて、類似または対応する細部は同一・相当の参照数字によって表してある。
【発明を実施するための最良の形態】
【００１９】
スイッチングモード電源の本発明による入力回路の基本回路について、図２を参照しながら以下にさらに詳しく説明する。
【００２０】
入力回路１００は、電源電圧を印可することのできる入力端子１０２，１０４を備えている。出力端子１０６，１０８には、スイッチングモード電源の変圧器ユニット（図示していない）を接続して、整流された電圧をこのユニットに提供することができる。本発明によると、図１に示した４個の整流器ダイオードの代わりに、２個のダイオードＤ１，Ｄ２と、２個の絶縁ゲートバイポーラトランジスタＴ１，Ｔ２とを相互に接続して整流器ブリッジを形成する。
【００２１】
これにより、トランジスタＴ１，Ｔ２は同期整流器として機能し、すなわち、端子１０２，１０４に印可される電源周波数のリズムにおいてオン／オフが交互に切り替わる。図３以降からさらに明らかであるように、トランジスタＴ１，Ｔ２の重畳線形制御によって、これらのトランジスタを流れる電流、および従ってこれらのトランジスタの後ろの電流制限抵抗器Ｒ１を流れる電流が、所定の最大値に制限される。従って、図２の電流制限抵抗器Ｒ１にかかる負荷は、図１の電流制限抵抗器Ｒlimitよりも大幅に小さい電流によるものである。抵抗器Ｒ１は、例えば、寸法１．５ｍｍ×０．７５ｍｍのモデル０６０３として実現することができる。
【００２２】
以下では、本発明による入力回路１００およびその動作モードについて、図３および図４に示した第１の実施形態によって詳しく説明する。
【００２３】
抵抗器Ｒ２，Ｒ３は、入力電流に比例する電圧を測定し、これにより、所定の最大値を超えた場合、トランジスタＴ１およびＴ２の重畳線形制御によって電流を制限することができる。従って、前述したように、電流制限抵抗器Ｒ１のサイズは、すでに公知の入力回路と比較して減少する。
【００２４】
同期整流のためのトランジスタＴ１，Ｔ２の制御は、自己制御方式において達成され、端子１０２，１０４における電源電圧の半波のそれぞれがトランジスタＴ１，Ｔ２のうちの一方に接続され、同時に、反対側の半波がカットされる。
【００２５】
この状況は、正半波の場合を図３に、負半波の場合を図４に示してある。点線として示したアームはそれぞれオフ状態であるのに対し、実線で示したアームはオン状態にある。
【００２６】
トランジスタＴ２は、ダイオードＤ３および抵抗器Ｒ２によってオン状態になる。これにより、ツェナーダイオードＺ２は電圧制限器としての役割を果たす。抵抗器Ｒ５は、例えば電源の過渡電流またはサージパルスの場合に望ましくないターンオンを防止するため、ゲートをグラウンドから隔てている。しかしながら、これと同時に、Ｄ３およびＲ２によってトランジスタＴ３もオン状態になり、これによりトランジスタＴ１のゲートが短絡してトランジスタＴ１がオフ状態になる。負半波の場合のスイッチＴ１，Ｔ２の制御は、図４に示してあり、正半波の場合と同様に行われる。
【００２７】
正半波と負半波とを切り替えることの利点として、ゼロ交差の後、最悪の場合にも、電流が流れない期間が約２ｍｓ残る。従って、トランジスタＴ１，Ｔ２の転流において損失が生じず、切り換え速度の必要条件が特に存在しない。
【００２８】
従って、本発明の回路では、３Ｖ未満の飽和電圧ＵCE satによる小さな電力損失が生じるのみであり、このことは本発明による入力回路の重要な好ましい特性である。
【００２９】
図５では、図３および図４に示した構成要素に加えて、電流レギュレータ１１０と不足電圧／過電圧シャットダウンメカニズム１１４とが組み込まれている。電流レギュレータ１１０は、抵抗器Ｒ１における、電流に比例する電圧降下と、第１の基準電圧Ｒef 1とを比較し、トランジスタＴ１，Ｔ２を比例的に（proportionally）ターンオフすることによって電流を調整する。対応するピーク電流制限と時間特性は、端子１１２に接続されている外部のソフトスタートキャパシタによって提供することができる。
【００３０】
不足電圧／過電圧シャットダウン１１４は、整流された出力電圧をウィンドウコンパレータによって検出し、第２の基準電圧Ｒef 2と比較し、トランジスタＴ１およびＴ２によってオフに切り換えることによって得られる。
【００３１】
これにより、電圧供給は、高電圧シリーズレギュレータによってチップ上で整流された電圧から実施されるか、または後に続くスイッチングモード電源の補助巻線（パルス幅変調器に供給する）から実施される。
【００３２】
モジュールが絶縁破壊した場合には、電流は０．３Ａ以下の値にもはや制限されない。この場合、図６に示したように、モジュールの電力分岐のリードフレームをチップに接続しているボンディングワイヤ１１６が加熱して焼ける。このボンディングワイヤ１１６は、極めて小さな厚さ公差で製造することができ、自動製造工程によって極めて小さな長さ公差でも製造することができる。押出被覆成形（extrusion-coating）によるカプセル化と組み合わせたとき、再現可能な解放特性が得られる。
【００３３】
さらには、電流検出用抵抗器Ｒ１を、過電流の場合に飛ぶヒューズ抵抗器として構成することによって、冗長な安全機能を達成することができる。
【００３４】
本発明による入力回路の製造は、さまざまな方法で達成することができる。第１の方法として、入力回路をシリコン・オン・インシュレータ（ＳＯＩ）ウェハとして構築して標準のパッケージに格納することができる。図６は、このようにＳＯＩウェハ上に入力回路をモノリシックに集積化して標準のパッケージに入れる場合を示している。ＳＯＩウェハ上の入力回路として実現することにより、回路全体を１つのチップ上に完全にモノリシックに集積化することができ、これにより、構成要素の間の必要な絶縁強度が保証されるのみならず、追加の混合信号機能（mixed signal functions）を実装することもできる。公知の回路と比較して電力構成要素の寸法が小さい結果として、通常のシリコンでの製造と比較したときのＳＯＩウェハによるコスト増を差し引いて余りある。システム全体のコストでみると、明らかなコスト減を示す。図６に示したＳＯＩチップは、標準のパッケージに実装することができ、その場合に入力回路の全体の寸法は約３ｍｍ×３ｍｍとなる。
【００３５】
代替方法として、本発明による入力回路は、回路基板上に直接組み立てるＳＯＩフリップチップとして実現することができる。図７はこの実施形態を示している。図７に示したＳＯＩフリップチップの実施形態では、現在のマイクロエレクトロニクスにおける最も高度なアセンブリ手法の１つであるフリップチップアセンブリの一般的な利点、例えば、究極的な小型化、最高の実装密度、低コストに加えて、追加のパッケージを省くことができるため約１．５ｍｍ×１．５ｍｍの寸法とすることができる。図示した実施形態の場合、図６において設けられているボンディングワイヤが存在しないため、電流検出用抵抗器Ｒ１のみがヒューズの役割を果たす。
【００３６】
別の有利な実施形態によると、本発明による入力回路は、マルチリードフレームパッケージ（multilead frame package）内の単一チップとして構築することもできる。図８はこの実施形態を概略的に示している。図３〜図５に示した回路の機能が複数の単一チップに分割されており、これらの単一チップ群を、いわゆる「システムインパッケージ」としてマルチリードフレームパッケージ（ＭＬＰ）に集積化する。このようにして得られる寸法は４ｍｍ×４ｍｍであるが、さらに多くの機能を組み込むことと、別の用途分野に導入できるように大きな柔軟性を確保することとが可能である。
【００３７】
さらに、本発明による入力回路は、ＳＯＩ電力構成要素と、個別の低電圧制御ＩＣ  １１８とをマルチリードフレームパッケージ内に備えている混載形式として構築することもできる。図９はこの実施形態を示している。このように部分的にＳＯＩ技術で実装することにより、個別の低電圧ＡＳＩＣ  １１８に対する高電圧構成要素の絶縁性を向上させることができるのみならず、図８に示した実施形態と比較して寸法もわずかに減少する。この場合、寸法は約３ｍｍ×３ｍｍである。
【００３８】
図１０の実施形態は、広範な機能を備え、必要となる領域が最小限である。この配置構造においては、電力構成要素はＳＯＩ技術において製造されており、必要な制御ＩＣ  １１８は、個別の低電圧制御ＩＣとして実現されてチップオンチップアセンブリによってＳＯＩ電力構成要素の上に実装されている。
【００３９】
必要な電気絶縁はエポキシ樹脂の絶縁体が提供し、構造全体がマルチリードフレームパッケージに格納されている。この実施形態は、全体のサイズが約２ｍｍ×２ｍｍであり、フリップチップの実施形態以外では最小である。エポキシ樹脂絶縁を用いて、ＳＯＩ高電圧ＩＣの上にそれより小さな制御ＩＣを配置することにより、図８の実施形態と比較して制御ＩＣに必要な追加領域が３次元に移行する。
【００４０】
本発明による入力回路と、そのような入力回路を使用するスイッチングモード電源では、第一に、スイッチングモード電源内の回路構成要素の配置構造を相当に小型化することが可能である。
【００４１】
さらには、本発明の実施形態は、体積を増大させる必要なしに広範な機能を備える。従って、起動電流を０．３Ａ以下の値に制限することと、信頼性を向上させることとを達成することができる。可逆的な電流切断機能を提供することができる。同時に、ソフトスタート機能を提供することができる。過電圧／不足電圧シャットダウンメカニズムを集積化することができる。さらに、不安定な電力系統における動作の堅牢性を高めることができ、オプションとして、接続されるスイッチングモード電源のパルス幅変調ＩＣの起動電圧もしくは動作電圧、またはその両方を生成する。さらに、スイッチングモード電源の本入力回路は、スイッチングモード電源の電子回路を完全に集積化された「システムインパッケージ」として構築する可能性につながりうる。
【図面の簡単な説明】
【００４２】
【図１】３Ｗのスイッチングモード電源の公知の入力配線の回路図および特性値を示している。
【図２】本発明による入力回路の基本回路の回路図を示している。
【図３】電源電圧の正半波の期間における、本発明による入力回路の第１の実施形態を示している。
【図４】電源電圧の負半波の期間における、図３の回路を示している。
【図５】本発明による入力回路の第２の有利な実施形態を示している。
【図６】ＳＯＩウェハ上のモノリシック集積回路として実現した本発明による入力回路を概略的に示している。
【図７】回路基板上に直接組み立てるＳＯＩフリップチップとしての、本発明による入力回路の代替実施形態を示している。
【図８】マルチリードフレームパッケージ内の単一チップとしての、本発明による入力回路の代替実施形態を示している。
【図９】マルチリードフレームパッケージ内に個別の低電圧ＡＳＩＣを有する、ＳＯＩ高電圧構成要素としての本発明による入力回路の代替実施形態を示している。
【図１０】マルチリードフレームパッケージ内に個別の低電圧ＡＳＩＣをチップオンチップ構造として有する、ＳＯＩ高電圧構成要素としての本発明による入力回路の代替実施形態を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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