(57)【要約】フラッシュメモリの浮遊ゲートがリセス型アクセスデバイスによって画定されるフラッシュメモリデバイス。リセス型アクセスデバイスの使用により、デバイス密度の損失がより少ないより長いチャネルが得られる。浮遊ゲートはまた、基板と、浮遊ゲートと、フラッシュセルを含む制御ゲートとの間の望ましい結合が得られるように、基板の上の任意の高さに迫り上げることもできる。【選択図】図９
2009506578.tif 000002
【特許請求の範囲】
【請求項１】
第１の面を有する基板と、
前記第１の面に隣接して前記基板に連結される２つのソース／ドレイン領域と、
前記基板の中に延在し、前記２つのソース／ドレイン領域の間に介在されるように形成され、且つ、前記基板における前記第１の面から凹部をなす前記２つのソース／ドレイン領域の間に導電チャネルを画定する、少なくとも１つのリセス型アクセスゲートであって、前記少なくとも１つのリセス型アクセスゲートデバイスは、前記基板の前記第１の面に近接する上面を有し、また前記少なくとも１つのリセス型アクセスデバイスは、上面を有する少なくとも１つの浮遊ゲート構造を画定する、少なくとも１つのリセス型アクセスゲートと、
前記少なくとも１つの浮遊ゲート構造の前記上面に形成される少なくとも１つの制御ゲート構造と
を含み、ここで前記少なくとも１つの制御ゲート構造および前記少なくとも１つの浮遊ゲート構造は、前記導電チャネルの状態を選択的に変化させるように、前記少なくとも１つの浮遊ゲート構造に電荷を選択的に格納し、前記少なくとも１つの浮遊ゲート構造から電荷を選択的に除去することを可能にするように形成され、それによって、メモリデバイスのメモリ状態の表示を提供する、メモリデバイス。
【請求項２】
前記少なくとも１つの浮遊ゲート構造は、前記少なくとも１つの制御ゲートに静電結合され、且つ前記基板に静電結合される、請求項１に記載のデバイス。
【請求項３】
前記少なくとも１つのリセス型アクセスデバイスは、導電部材と、前記導電部材と前記基板との間に介在する絶縁体とを含む、請求項２に記載のデバイス。
【請求項４】
前記少なくとも１つのリセス型アクセスデバイスの前記導電部材は、多結晶シリコンから形成され、前記絶縁体は、Ｋの高い誘電体材料から形成される、請求項３に記載のデバイス。
【請求項５】
前記少なくとも１つの制御ゲート構造は、導電部材と、前記制御ゲート構造の前記導電部材と前記浮遊ゲート構造との間に介在する絶縁体とを含む、請求項３に記載のデバイス。
【請求項６】
前記制御ゲート構造と前記浮遊ゲート構造との間に介在する前記絶縁体は、ＯＮＯを含む、請求項５に記載のデバイス。
【請求項７】
前記基板と前記少なくとも１つの制御ゲート構造との間の第１の電圧の印加は、前記少なくとも１つの浮遊ゲート構造に格納される電荷を結果として生じ、前記少なくとも１つの浮遊ゲート構造が前記２つのソース／ドレイン領域の間の第１の導電チャネルの形成を抑制し、また、前記基板と前記少なくとも１つの制御ゲート構造との間の第２の電圧の印加は、前記少なくとも１つの浮遊ゲート構造から除去される電荷を結果として生じ、前記２つのソース／ドレイン領域の間の第１の導電チャネルの形成を誘発する、請求項２に記載のデバイス。
【請求項８】
前記導電チャネルが、前記少なくとも１つのリセス型アクセスゲート構造の周縁部の周囲で前記基板を通って延在することで、前記導電チャネルのチャネル長さを、前記少なくとも１つのリセス型アクセスデバイスの横寸法を実質的に増大させることなく、増大できる、請求項７に記載のデバイス。
【請求項９】
前記少なくとも１つの浮遊ゲート構造および前記少なくとも１つの制御ゲート構造はそ
れぞれ、前記少なくとも１つの浮遊ゲート構造および前記少なくとも１つの制御ゲート構造の間の静電結合の選択されたレベルが得られるような輪郭に形成される、請求項１に記載のデバイス。
【請求項１０】
前記少なくとも１つの制御ゲート構造は、凹部を画定し、
前記少なくとも１つの浮遊ゲート構造は、前記基板の前記上面から上方向に延在し、前記制御ゲート構造に形成される前記凹部の中に適合するように構成され、前記浮遊ゲート構造と前記制御ゲート構造との間の第１の距離に比例して静電結合の増大されるレベルが生じる、請求項９に記載のデバイス。
【請求項１１】
第１の面を有する半導体基板と、
前記第１の面の下で前記半導体基板の中を延在するように形成される浮遊ゲート構造と、
前記半導体基板の前記第１の面に隣接して形成される制御ゲート構造と
を含み、ここで、
前記制御ゲート構造と前記基板との間の第１の電圧の印加が、前記浮遊ゲートから除去される電荷を結果として生じ、前記浮遊ゲートが、前記半導体基板の中を延在する前記浮遊ゲート構造の一部分の周縁部の周囲で前記基板において凹部をなす導電経路を画定し、また、
前記制御ゲート構造と前記基板との間の第２の電圧の印加が、前記浮遊ゲートに格納される電荷を結果として生じ、前記基板に形成される前記導電チャネルを変更させる、
ことを特徴とするフラッシュメモリデバイス。
【請求項１２】
前記浮遊ゲート構造は、リセス型アクセスゲートトランジスタを含む、請求項１１に記載のデバイス。
【請求項１３】
前記浮遊ゲート構造は、前記制御ゲートに静電結合され、且つ前記基板に静電結合される、請求項１２に記載のデバイス。
【請求項１４】
前記浮遊ゲート構造および前記導電ゲート構造はそれぞれ、前記浮遊ゲート構造および前記導電ゲート構造の間の静電接合の選択されたレベルを得られるような輪郭に形成される、請求項１３に記載のデバイス。
【請求項１５】
前記制御ゲート構造は、凹部を画定し、
前記浮遊ゲート構造は、前記基板の前記上面から上方向に延在し、前記制御ゲート構造に形成される前記凹部の中に適合するように構成され、
前記浮遊ゲート構造と前記制御ゲート構造との間の第１の距離に比例して静電結合のレベルが増大する、請求項１４に記載のデバイス。
【請求項１６】
前記リセス型アクセスデバイスは、導電部材と、前記導電部材と前記基板との間に介在する絶縁体とを含む、請求項１２に記載のデバイス。
【請求項１７】
前記リセス型アクセスデバイスの前記導電部材は多結晶シリコンから形成され、前記絶縁体は、Ｋの高い誘電体材料から形成される、請求項１６に記載のデバイス。
【請求項１８】
前記制御ゲート構造は、導電部材と、前記制御ゲート構造の前記導電部材と前記浮遊ゲート構造との間に介在する絶縁体とを含む、請求項１２に記載のデバイス。
【請求項１９】
前記制御ゲート構造と前記浮遊ゲート構造との間に介在する前記絶縁体は、ＯＮＯを含む、請求項１８に記載のデバイス。
【請求項２０】
複数のメモリセルを有するフラッシュメモリアレイであって、
第１の面を有する半導体基板と、
前記基板の前記第１の面から内側に延在するように形成される複数の浮遊ゲートと、
前記複数の浮遊ゲートに隣接するように形成され、前記複数の浮遊ゲートのそれぞれに関連付けられることによって、複数のフラッシュセルを画定する、複数の制御ゲートとを含み、ここで、
制御ゲート構造と前記基板との間の第１の電圧の印加が、関連する浮遊ゲートに格納される電荷を結果として生じ、前記関連する浮遊ゲートが、前記基板の中を延在する前記関連する浮遊ゲート構造の一部分の周縁部の周囲で、前記基板において凹部をなす導電経路の導電性を第１の状態に変更し、また、
前記制御ゲート構造と前記基板との間の第２の電圧の印加が、前記関連する浮遊ゲートから除去される電荷を結果として生じ、前記基板に形成される前記導電チャネルの導電性を第２の状態に変更し、また、
前記導電チャネルの前記導電性が、前記複数の浮遊ゲートの１つおよび関連する制御ゲートから構成される特定のメモリセルのメモリ状態を表す
ことを特徴とする、アレイ。
【請求項２１】
前記複数のセルの集合に関連する少なくとも１つの選択ゲートをさらに含み、前記複数のセルの前記集合のうちのひとつ以上のセルからの、データの選択的な読み出しを可能にする、請求項２０に記載のアレイ。
【請求項２２】
前記複数の浮遊ゲートおよび前記選択ゲートは、前記基板の中に延在するリセス型アクセスデバイスを含む、請求項２１に記載のアレイ。
【請求項２３】
前記選択ゲートは、前記半導体基板の前記第１の面から上方向に延在するように形成されるトランジスタゲートを含む、請求項２１に記載のアレイ。
【請求項２４】
前記浮遊ゲート構造は、前記関連する制御ゲート構造に静電結合され、且つ前記基板に静電結合される、請求項２１に記載のデバイス。
【請求項２５】
前記浮遊ゲート構造および前記関連する導電ゲート構造はそれぞれ、前記浮遊ゲート構造および前記関連する導電ゲート構造の間の静電接合の選択されたレベルを得られるような輪郭に形成される請求項２４に記載のデバイス。
【請求項２６】
前記制御ゲート構造は、凹部を画定し、
前記浮遊ゲート構造は、前記基板の前記上面から上方向に延在し、前記関連する制御ゲート構造に形成される前記凹部の中に適合するように構成され、
前記浮遊ゲート構造と前記制御ゲート構造との間の第１の距離に比例して静電結合のレベルが増大する、請求項２５に記載のデバイス。
【請求項２７】
フラッシュメモリデバイスの形成方法であって、
半導体基板に開口部を形成し、前記開口部は前記半導体基板の第１の面から内側に延在することと、
前記開口部内に浮遊ゲート構造を形成し、前記浮遊ゲートが前記基板の前記第１の面の下に凹部をなす部分を有することと、
前記浮遊ゲート構造に関連付けるように前記半導体基板に制御ゲートを形成し、前記制御ゲートと前記基板との間の第１の電気信号の印加が、前記浮遊ゲート構造に格納される電荷を結果として生じて、前記基板の前記第１の面の下に凹部をなす前記半導体基板の導電チャネルの形成を抑制し、また、前記制御ゲートと前記基板との間の第２の電気信号の
印加が、前記浮遊ゲート構造からの電荷の除去を結果として生じて、前記基板に形成される導電チャネルの形成を誘発することと
を含む、形成方法。
【請求項２８】
前記浮遊ゲートに隣接する１対のソース／ドレイン領域を形成して、前記導電チャネルが、前記基板に形成される前記浮遊ゲート構造の周縁部の周囲に延在する経路を介して、前記１対のソース／ドレイン領域と相互接続されること
をさらに含む、請求項２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスに関し、特にリセス型ゲート構造（recessed gate structure）を有するように形成されるフラッシュメモリデバイスに関する。
【背景技術】
【０００２】
種々のコンピュータメモリデバイスが現在、電気回路において使用するために入手可能である。一般的なコンピュータメモリデバイスは、高密度メモリ格納デバイスを提供するＤＲＡＭ回路である。すべてのメモリデバイスに関して、チップ面積当たりのメモリデバイスの増大された密度に対する要望がある。残念なことに、メモリデバイスの密度が増大するにつれ、実際の物理的なデバイス寸法が減少して、漏れの問題などの原因となっている。
【０００３】
ここ数年、かなり出回るようになってきたメモリデバイスの１つのタイプは、フラッシュメモリデバイスである。フラッシュメモリは、すべてのセルの全体消去を可能にするという利点を有し、また、フラッシュメモリが一般に格納デバイスとしてコンデンサを必要としないという点で、処理の観点からの利点も有する。したがって、より高密度のセルを、より少数の構成部材だけで形成することができる。
【０００４】
一般的なフラッシュメモリは、２つのゲート構造を有するトランジスタを備える。第１のゲート構造は一般に、電荷が格納される浮遊ゲートを備える。浮遊ゲートはまた、基板のソース／ドレイン領域間の導電経路を形成するトランジスタゲートとしても機能する。制御ゲートは一般に、浮遊ゲートに隣接して位置するが、絶縁体によって浮遊ゲートから離隔される。制御ゲートにおける第１の電圧の印加は、誘導体を介して電荷をトンネリングし、浮遊ゲートに格納させる結果となる。電荷が浮遊ゲートに格納されるときには、トランジスタは非導電性であり、電荷が浮遊ゲートに格納されないときには、たとえば、パス電圧信号の印加によって、トランジスタは導電性にされることができる。したがって、浮遊ゲートに格納される電荷の状態は、フラッシュメモリセルの論理状態を示している。
【０００５】
フラッシュメモリの用途が特に広く、かつ必要とされる処理ステップがより少ないために、より効率的なやりかたで作製することもできるが、フラッシュメモリデバイスの密度を増大したいというの強い要望が依然としてある。その結果、フラッシュメモリデバイスをより小さく構成し、漏れの問題および他の関連問題が低減されるようなやりかたで、それを実行することを可能にすることに対する需要が増大している。
【０００６】
フラッシュメモリセルの横寸法が減少すると、トランジスタ、特に選択ゲートのチャネル長さもまた減少する。減少したチャネル長さのために、漏れ電流がチャネルに生じる可能性があり、浮遊ゲートの挙動もまた、変わる可能性がある。したがって、横寸法が減少すると、フラッシュメモリの信頼性が低下する可能性がある。
【０００７】
前述の内容から、より高密度のフラッシュメモリを得るために、物理的サイズにおいてより小さいフラッシュメモリ設計の継続的な需要があることは明白である。この目的のために、個別のフラッシュメモリセルの全体的な設置面積を減少しつつも、セル内に生じる漏れ電流が実質的に増大しないようなフラッシュメモリ設計に対する需要がある。
【発明の開示】
【０００８】
上述の需要は、本発明のメモリデバイスによって満たされる。本発明のメモリデバイスの１つの具体的な実装には、第１の面に隣接し、基板に形成される２つのソース／ドレイ
ン領域を有する基板が含まれる。この具体的な実装において、メモリデバイスはまた、基板の中に延在し、２つのソース／ドレイン領域の間に介在されるように形成されるリセス型アクセスゲートを含む。この具体的な実装において、リセス型アクセスデバイスは、浮遊ゲート構造を画定し、基板の第１の面から凹部をなす２つのソース／ドレイン領域間の導電チャネルの形成も誘発する。次に、制御ゲート構造が、リセス型アクセスデバイスの上面に形成される。この具体的な実装において、制御ゲート構造および浮遊ゲート構造は、浮遊ゲート構造から電荷を選択的に格納および除去し、導体チャネルの状態を選択的に変化させて、それによって、フラッシュメモリセルのメモリ状態の表示ができるように形成される。
【０００９】
リセス型アクセスゲート構造を有することによって、導電チャネルがリセス型アクセスゲート構造の周縁部によって画定されるため、ソース／ドレイン領域間の漏れ電流を著しく増大することなく、メモリデバイスの全体的なサイズを減少させることができる。このため、導電チャネルのチャネル長さが、デバイスの横寸法の削減によって比例して削減されることはない。したがって、一実施形態において、高密度フラッシュメモリデバイスを、作製するにあたり、個別のフラッシュメモリセルの信頼性の低下は付随しない。
【００１０】
別のやりかたにおいて、本発明は、基板にメモリデバイスを形成する方法であって、方法は基板に浮遊ゲートを形成する作用を含み、浮遊ゲートはその中に電荷を格納することができ、浮遊ゲートは基板の内部に延在し、基板に静電結合し、第１の電荷状態において、第１の導体チャネルが浮遊ゲートの周縁部の周囲で基板を通るように形成されるようになっている。この方法はさらに、静電結合するために、浮遊ゲートの上に制御ゲートを配置する作用を含み、基板と制御ゲートとの間に電圧を印加することで、浮遊ゲートの電荷状態を変更できる。
【００１１】
基板の中に延在し、それによって基板の周縁部の周囲にチャネルを画定するように、リセス型アクセスゲートまたは浮遊ゲート構造のいずれかを配置することによって、ソース／ドレイン領域浮遊ゲート間のチャネル長さを、フラッシュメモリセル構造の全体的な大きさを実質的に増すことなく、増大できる。本発明のこれらの目的および他の目的および利点は、添付図面と共に以下の説明からさらに明白となる。
【発明を実施するための最良の形態】
【００１２】
ここで、図面を参照されたい。尚、類似の参照符号は、全体を通して類似する部品を指す。
【００１３】
最初に図１Ａ〜図１Ｃを参照すると、リセス型アクセスデバイスを有するフラッシュメモリを形成するための最初の工程およびステップが示される。この具体的な実装において、パッド酸化物層１０２は、半導体基板１００の上に全体的に堆積され、次に窒化物層１０４などのマスキング層がパッド酸化物１０２の上に次に堆積される。１つの具体的な実装において、パッド酸化物１０２は、ウェット酸化工程を用いて、パッド酸化物が約１００オングストロームの厚さを有するように形成され、窒化物が約７００オングストロームの厚さを有するように周知の工程を用いて堆積される。
【００１４】
図１Ｂに示されているように、一旦、パッド酸化物１０２および窒化物層１０４が半導体基板１００の上面上に全体的に堆積されると、開口部または凹（リセス）部１０６が、周知のパターン形成技術およびエッチング技術を用いて形成され、以下に記載されるやりかたで、リセス型アクセスデバイスを収容する基板１００の中に凹部１０６を画定する。
【００１５】
１つの実装において、凹部１０６は、基板１００の中に約４００オングストロームにわたり延在する。続いて、ゲート酸化物１１３を画定するために、誘電体層が凹部１０６の
内面１１１の上で増大する。１つの具体的な実装において、ゲート酸化物１１３は、ウェット酸化手順を用いて形成され、約８０オングストロームの厚さを有する。続いて、凹部１０６を充填し、それによって、凹部１０６内に形成される多結晶シリコン（ポリシリコン）リセス型アクセスゲート構造１１０を画定するために、導電材料（この実装では多結晶シリコン）が、ゲート酸化物１１３および窒化物層１０４の上に堆積される。リセス型アクセスゲート構造１０６は、以下に記載されるように、フラッシュメモリセルの浮遊ゲートを画定する。窒化物層１０４の上の余分な多結晶シリコン材料は、公知のエッチング技術または化学機械平坦化技術（ＣＭＰ）を用いて、窒化物層１０４の上面から除去できる。
【００１６】
図２Ａおよび図２Ｂを参照すると、隣接するリセス型アクセスゲート構造１１０を分離するために、分離構造１１２が半導体基板１００に形成される。具体的に言えば、分離開口部またはトレンチ１１４が、周知のパターン形成技術およびエッチング技術を用いて、窒化物１０４、パッド酸化物１０２、リセス型ゲート構造および基板１００を通るように形成される。続いて、高密度プラズマ堆積（ＨＤＰ）工程を用いて、分離トレンチ１１４を充填するために、分離材料（この実装では、酸化物材料を含む）が、窒化物１０４および多結晶シリコンから形成されるリセス型アクセスゲート構造１１０の面上に堆積される。続いて、窒化物および結晶シリコンの上の余分な分離材料が、ＣＭＰ工程を用いて除去され、そして図２Ｂに示されているように、分離構造１１２は、窒化物層１０４および多結晶シリコン１１０の上面より下に凹部をなすように選択的にエッチバックされることが好ましい。
【００１７】
図２Ｃおよび図２Ｄは、リセス型アクセスデバイス１１０を含む基板１００の領域の次の処理を示している。図２Ｃに示されているように、リセス型アクセスデバイス１１０の周囲の窒化物層１０４およびパッド酸化物層１０２は除去される。図２Ｃにさらに示されているように、これは、基板１００の上面１１６より上に上方向に延在するリセス型アクセスゲート構造１１０の部分１１８を結果として生じる。この上方向の延在は、以下にさらに詳細に述べるように、リセス型アクセスゲート構造１１０と基板１００と制御ゲート構造との間のより大きな静電結合を可能にする。
【００１８】
窒化物層１０４およびパッド酸化物層１０２の選択的な除去後、絶縁層１２０が、図２Ｄに示されるやりかたで、基板の上面１１６上さらにはリセス型ゲート構造１１０の露出部１１８上にも沿うように（conformably）堆積される。好ましい一実施形態において、絶縁層１２０は、酸素窒化物こと酸窒化物（ＯＮＯ）などのＫの高い誘電体から構成され、ある特定の実施形態において、約１５０オングストロームの厚さまで堆積される。
【００１９】
絶縁層の堆積に続いて、薄い導電層１２２が絶縁層１２０の上に沿うように堆積される。この具体的な実装において、薄い導電層１２２は、周知の技術を用いて、厚さ約２５０オングストロームまで堆積される多結晶シリコンの層を含むことができる。
【００２０】
図２Ｄに示されているように、絶縁層１２０および薄い導電層１２２は、基板１００およびリセス型アクセスゲート構造１１０の上に沿うように堆積されるため、リセス型アクセスゲート構造１１０ａ、１１０ｂの上部分１１８は、垂直に上方向および内部方向にポケット１２４の中まで延在し、これは以下にさらに詳細に記載されるやりかたにおいて、リセス型アクセスゲート構造１１０ａ、１１０ｂと関連する制御ゲート構造との間の静電結合を向上させる。
【００２１】
図２Ｃおよび図２Ｄは、１対のリセス型アクセスゲート構造１１０を示している。しかし、リセス型アクセスゲート構造１１０のアレイは、上述の工程を用いて形成でき、このアレイは、フラッシュメモリセル用の浮遊ゲートのアレイを形成するために用いることが
できるのは以下の説明から明白である。一般に、アレイにおけるフラッシュメモリセルの各行に関して、その行でのフラッシュメモリデバイスへの書き込みまたはフラッシュメモリデバイスからの読み出しのいずれかが可能な選択ゲートとして、１つのゲートを示してある。
【００２２】
図３Ａ〜図３Ｂは、リセス型アクセスゲート１１０の１つを、フラッシュメモリセルの浮遊ゲートとしてではなく、選択ゲートとする１つの工程を示している。特に、フォトレジストマスク層１２６は、基板１００全体の上に全体的に堆積される。次に、選択ゲート１１０ｂとして定められるリセス型アクセスゲート１１０ｂが、マスク層１２６における開口部１３０によって露出されるように、マスク１２６がパターン形成される。薄い導電層１２２および絶縁層１２０が、リセス型アクセスゲート構造１１０ｂの多結晶シリコンを露出させるように、公知のやりかたで選択的にエッチングされる。続いて、フォトレジスト材料１２６が次に、周知の工程を用いて除去されてから、制御ゲート構造（この場合には、多結晶シリコンを含む）を形成する次の導電層１３２が、図３Ｃに示されているように、リセス型アクセスゲート構造１１０ｂを含む多結晶シリコンと導電層１２２の中で既に堆積された多結晶シリコンを電気的に相互接続するために、基板１００の上に堆積される。したがって、絶縁層１２０を除去し、リセス型アクセスゲート構造１１０ｂを含む導電材料を導電層１３２と直接的に相互接続することによって、リセス型アクセスゲート１１０ｂから電気的に分離される制御ゲートを有さず、リセス型アクセスゲート構造１１０ｂは、フラッシュメモリセルとしては機能しない。したがって、以下にさらに詳細に記載されるやりかたにおいて、普通のリセス型アクセストランジスタとして用いられることができる。
【００２３】
この実装において、リセス型アクセスゲート１１０ａは、フラッシュメモリの浮遊ゲートを画定する。導電層１２２は、フラッシュメモリの制御ゲートを画定し、絶縁層１２０によって浮遊ゲート１１０ａから分離される。したがって、電圧が制御ゲートと基板との間に印加されるとき、電荷を浮遊ゲートに格納でき、それによって、基板１００内に導電チャネルを形成する。あるいは、電荷が浮遊ゲートから除去されると、基板における導電チャネルが除去される。したがって、浮遊ゲートの電荷状態を、周知のやりかたで検知でき、それによって、フラッシュセルのメモリ状態の表示を提供できる。
【００２４】
図４Ａ〜図４Ｃは、複数のフラッシュセルの制御ゲート構造が、導体と相互接続することができる１つの工程を示している。具体的に言えば、図４Ａ〜図４Ｃに示されているように、導体１３４は、制御ゲート構造１３２の上に重なるように堆積されることが好ましい。１つの具体的な実装において、導体１３４は、珪化タングステン（ＷＳｉＸ）から構成され、約６００オングストロームの厚さまで周知の堆積技術を用いて堆積され、次に、周知の工程を用いてパターン形成およびエッチングされてもよい。導電層１３４の堆積に続いて、絶縁層１３６が次に、導体の上に堆積される。１つの具体的な実装において、絶縁層１３６は、周知の技術を用いて適応的に堆積されるオルトケイ酸テトラエチル（ＴＥＯＳ）などの適応的に堆積される酸化物層から構成される。基板１００の上面において絶縁層１２０を露出させ、それによって浮遊ゲートを完全に分離すると同時に、フラッシュ格納ノードのアレイを形成するために、絶縁層１３６および導電層１３４および制御ゲート１３２を続いて、パターン形成およびエッチングできる。
【００２５】
図５は、リセス型アクセスゲート構造１１０ａを用いた複数のフラッシュメモリデバイスまたはセルの１つの例示的な実装である。ＴＥＯＳ層１３７は、フラッシュデバイスのアレイにおけるトレンチ１４０を完全に満たすように堆積される。ＴＥＯＳ層はまた、メモリデバイス１１０ａの構成要素をつくるために、ソース／ドレイン領域１４２が基板１００に注入された後、選択ゲート１１０ｂに隣接して配置されるスペーサ１３８を形成する。この具体的な実装において、ソース／ドレイン領域１４２のそれぞれは、選択ゲート
構造１１０ｂの側面の一方に隣接する基板１００に形成される。ソース／ドレイン領域１４２は、上述したリセス型アクセスゲート構造１１０の形成前または形成後のいずれかに、公知の方式で形成されることができる。図５の実例は、リセス型アクセスゲート構造１１０ａ、１１０ｂを用いたフラッシュメモリアレイの１つの可能な実例の例示に過ぎず、フラッシュメモリセルのそれぞれを関連するデコーダ回路に相互接続する複数の異なる手法のいずれも、本発明の精神を逸脱することなく、達成できることは当業者に認識されよう。
【００２６】
示されたアレイのフラッシュセルは、以下の方式で動作する。選択された電圧が制御ゲート１３２と基板１００との間に印加されると、その結果、電荷を、リセス型アクセス浮遊ゲート１１０ａに蓄積できる。リセス型アクセス浮遊ゲート１１０ａにおける電荷の蓄積は、リセス型アクセスゲート１００ａの周縁部の周囲に基板１００に形成される導電チャネル１４３の形成を抑制し、それによって、１つのソース／ドレイン領域１４２から別のソース／ドレイン領域１４２への通電を防止する。あるいは、浮遊ゲート１１０ａに電荷がない場合には、２つの格納ノード１１０ａの間に導電チャネル１４３が形成できる。したがって、格納ノード１１０ａのすべてが荷電されていない場合には、２つのソース／ドレイン領域１４２の間に形成される導電チャネルが存在する。
【００２７】
このように電荷を浮遊ゲート１１０ａに選択的に印加することによって、選択ゲート１１０ｂ間のチャネルの導電性を変更することができる。ゲートが論理高値または低値のいずれであるかを確認するために、動作中、読み出し電圧は一般に、ゲート１１０ａの一方に印加される。残りのゲートは、他方のゲートの電荷状態に関係なく、チャネルの形成を結果として生じるパス電圧を受け入れる。このように、個別の浮遊ゲート１１０ａは、その論理状態を決定するために読み出されることができる。電荷が選択された浮遊ゲート１１０ａに格納される場合には、浮遊ゲート１１０ａのアレイの下で選択ゲート１１０ｂ間に形成されるチャネルは存在せず、それによって、第１の論理状態の格納を示す。電荷が選択された浮遊ゲート１１０ａに格納されない場合には、読み出し電圧の印加は、形成されている導電チャネルを結果として生じ、それによって、選択ゲート１１０ａにおける第２の論理状態の格納を示す。
【００２８】
リセス型アクセスデバイス１１０ａを用いることによって、導電チャネル１４３は、基板１００における垂直変位のために、長さが増す。したがって、２つのソース／ドレイン領域１４２間に、より長いチャネル１４３が、半導体基板１００におけるさらに大きな表面積を用いることなく、得られる。それによって、増大したチャネル長さは、２つのソース／ドレイン領域１４２間に生じる漏れ電流の電位を減少させる。
【００２９】
上述したように、リセス型アクセスデバイス１１０ａによって画定される浮遊ゲート構造は、基板１００の上面から予め選択した距離だけ上方に延在し、制御ゲート構造によって画定される開口部または凹部の中に配置される。基板の上方のリセス型アクセスデバイス１１０ａの延在部１１８の高さを変更することで、浮遊ゲートと基板と制御ゲートとの間の静電結合を改変して、浮遊ゲートに格納または浮遊ゲートから除去される電荷能力に作用を及ぼすことが可能である。
【００３０】
図６〜図９は、関連する選択ゲートを備える１つ以上のフラッシュメモリセルの別の実施形態を形成するために使用可能な種々の処理ステップを示す。図６〜図９に関連して記載される処理ステップの多くは、図１〜図５に示された実施形態に関連して記載される処理ステップと同一である。特に、図６Ａおよび図６Ｂに示されているように、半導体基板１００は最初は、パッド酸化物１０２で覆われ、続いて窒化物層１０４で覆われる。凹部１０６の形成を可能にするために、この窒化物層１０４は、次に選択的に除去される。凹部１０６は、前述のやりかたにおいてゲート酸化物１１３によって内側が覆われ、図６Ｃ
に示されているように、リセス型ゲート１１０を画定するように凹部１０６を充填するために、リセス型ゲートアクセスデバイス１１０を形成する材料を、基板の表面上に堆積できる。この処理は、図１Ａ〜図１Ｃに関して上述したものと実質的に同一のやりかたで行われる。
【００３１】
同様に、図７Ａ〜図７Ｂは、異なるリセス型アクセスゲート構造１１０を互いから分離するために、複数の分離構造１１２が形成されるやりかたを示している。特に、隣接するゲート構造１１０間に介在されるように、開口部１１４は、基板１００、パッド酸化物１０２および窒化物層１０４に形成される。分離開口部１１４は、次に、前述のやりかたで分離材料によって充填される。これは、図７Ｃに示されるやりかたにおいて、慎重に分離されたリセス型アクセスゲート構造１１０を結果として生じる。図７Ｃにも示されているように、上述したやりかたにおいて、浮遊ゲートと制御ゲートと基板の間の静電結合を可能にするために、これらのリセス型アクセスゲート構造１１０にはまた、基板１００の上面の上に延在する迫り上げ部分１１８を組み込む。
【００３２】
この点で、この実施形態の処理ステップは、図１〜図５に関連して記載した実施形態の処理ステップと異なる。特に、この実施形態において、選択ゲート１５２は、リセス型アクセスゲート構造１１０の１つを用いて形成されるのではなく、選択ゲート１５２は、絶縁層１２０、制御ゲート１３２を形成する次に堆積される多結晶シリコン材料および選択ゲート１５２を形成する次に堆積される導電材料および絶縁材料を用いて形成される。特に、図７Ｄを参照すると、１つの実装においてＯＮＯ材料から形成される絶縁層１２０は、リセス型アクセスデバイス１１０および基板１００の残りの部分の上に沿うように堆積される。図７Ｄに示されているように、続いて、導電層１２２が次に、ＯＮＯ層の上部に配置される。
【００３３】
図８Ａ〜図８Ｃは、フラッシュメモリセル１００用の選択ゲート１５２が形成されるやりかたのほか、選択ゲート１５２の異なる実施形態がどのように形成されることができるかを示している。特に、一実施形態において、導電層１２２は、絶縁層１２０の面の上に全体的に堆積される多結晶シリコンから形成される。続いて、珪化タングステン（ＷＳｉＸ）などの材料からなる導電層１３４を、導電層１３２に次に堆積できる。続いて、絶縁層１３６を、導電層１３４の上部に堆積できる。絶縁層１３６は、ＴＥＯＳから構成でき、図１〜図５の実施形態に関連して上述したものと同一のやりかたで堆積できる。続いて、導電層１３２、導体１３４、および絶縁層１３６を、周知のやりかたでパターン形成およびエッチングできる。パターン形成およびエッチングによって、基板の上に配置されつつも絶縁層１２０によって基板から絶縁されるような選択ゲート構造１５２を画定することが好ましい。導体層１３４および導電層１３２は、電位の印加によって選択的に電圧を印加されることができるため、構造１５２は、当分野では公知のタイプの一般的なＭＯＳゲート構造として機能できる。
【００３４】
図９は、ＭＯＳ選択ゲート構造１５２を備えるフラッシュメモリセル１１０のアレイにおける１つの例示的な実施形態を示している。示されているように、フラッシュメモリデバイスは、上述したものと同一の理由で、リセス型アクセスデバイスに形成されているプログラムされた層の結果として、漏れを減少させる。しかし、選択ゲートを、リセス型アクセス構造から形成する代わりに、一般的なＭＯＳゲート構造から形成して、チャネル領域１５６がゲート構造１５２の直下に配置できる。また図示されているように、種々のアクセスバイア１４０および導体１４１を、当分野では公知のやりかたにおいてワード線およびビット線を形成するために実装できる。
【００３５】
前述の内容に基づいて、本明細書に開示されるフラッシュメモリデバイスおよびフラッシュメモリアレイは、リセス型アクセスゲートによって画定されるフラッシュメモリの浮
遊ゲート構造の結果として、信頼性のより高いデバイスを可能にすることは十分に認識される。これは、リセス型アクセスデバイスのチャネルがより長いために漏れを低減することになる。
【００３６】
本発明の上記で開示された実施形態が図示および記載され、上記の開示された実施形態に適用されたものとして本発明の基本的な新規な特徴を指摘してきたが、示されたデバイス、システムおよび／または方法の形式および詳細における種々の省略、代用および変更が、本発明の範囲を逸脱することなく、当業者によってなされてもよいことは理解すべきである。したがって、本発明の範囲は、前述の説明に制限されるべきではなく、添付の特許請求の範囲によって定義されるべきである。
【図面の簡単な説明】
【００３７】
【図１Ａ】第１の説明された実施形態のフラッシュメモリデバイスの浮遊ゲートを形成するための、リセス型アクセスゲート構造の形成を示す半導体基板の平面図である。
【図１Ｂ】第１の説明された実施形態のフラッシュメモリデバイスの浮遊ゲートを形成するための、リセス型アクセスゲート構造の形成を示す半導体基板の断面図である。
【図１Ｃ】第１の説明された実施形態のフラッシュメモリデバイスの浮遊ゲートを形成するための、リセス型アクセスゲート構造の形成を示す半導体基板の断面図である。
【図２Ａ】隣接するリセス型アクセスゲート構造の分離を示す図１Ａの構造の平面図である。
【図２Ｂ】隣接するリセス型アクセスゲート構造の分離を示す図１Ａの構造の断面図である。
【図２Ｃ】第１の説明された実施形態のフラッシュメモリデバイスの浮遊ゲート構造の上の制御ゲート構造の形成を示す断面図である。
【図２Ｄ】第１の説明された実施形態のフラッシュメモリデバイスの浮遊ゲート構造の上の制御ゲート構造の形成を示す断面図である。
【図３Ａ】第１の説明された実施形態のフラッシュメモリデバイスのリセス型アクセスデバイスの一方から選択ゲート構造の１つの例示的な形成を示す平面図である。
【図３Ｂ】第１の説明された実施形態のフラッシュメモリデバイスのリセス型アクセスデバイスの一方から選択ゲート構造の１つの例示的な形成を示す断面図である。
【図３Ｃ】第１の説明された実施形態のフラッシュメモリデバイスのリセス型アクセスデバイスの一方から選択ゲート構造の１つの例示的な形成を示す断面図である。
【図４Ａ】第１の説明された実施形態のフラッシュメモリデバイスにおけるワード線の形成を示す平面図である。
【図４Ｂ】第１の説明された実施形態のフラッシュメモリデバイスにおけるワード線の形成を示す断面図である。
【図４Ｃ】第１の説明された実施形態のフラッシュメモリデバイスにおけるワード線の形成を示す断面図である。
【図５】第１の説明された実施形態の１つの可能なフラッシュメモリデバイスアレイの断面図である。
【図６Ａ】第２の説明された実施形態のフラッシュメモリデバイスの浮遊ゲートを形成するリセス型アクセスゲート構造の形成を示す半導体基板の平面図である。
【図６Ｂ】第２の説明された実施形態のフラッシュメモリデバイスの浮遊ゲートを形成するリセス型アクセスゲート構造の形成を示す半導体基板の断面図である。
【図６Ｃ】第２の説明された実施形態のフラッシュメモリデバイスの浮遊ゲートを形成するリセス型アクセスゲート構造の形成を示す半導体基板の断面図である。
【図７Ａ】隣接するリセス型アクセスゲート構造の分離を示す図６Ａの構造の平面図である。
【図７Ｂ】隣接するリセス型アクセスゲート構造の分離を示す図６Ａの構造の断面図である。
【図７Ｃ】第２の説明された実施形態の制御ゲートおよび選択ゲート構造の形成を示す断面図である。
【図７Ｄ】第２の説明された実施形態の制御ゲートおよび選択ゲート構造の形成を示す断面図である。
【図８Ａ】第２の説明された実施形態のワード線および選択ゲート構造のほか、分離構造の１つの例示的な形成を示す平面図である。
【図８Ｂ】第２の説明された実施形態のワード線および選択ゲート構造のほか、分離構造の１つの例示的な形成を示す断面図である。
【図８Ｃ】第２の説明された実施形態のワード線および選択ゲート構造のほか、分離構造の１つの例示的な形成を示す断面図である。
【図９】第２の説明された実施形態の１つの可能なフラッシュメモリデバイスアレイの断面図である。
【図１Ａ】
2009506578.tif 000003
【図１Ｂ】
2009506578.tif 000004
【図１Ｃ】
2009506578.tif 000005
【図２Ａ】
2009506578.tif 000006
【図２Ｂ】
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【図２Ｃ】
2009506578.tif 000008
【図２Ｄ】
2009506578.tif 000009
【図３Ａ】
2009506578.tif 000010
【図３Ｂ】
2009506578.tif 000011
【図３Ｃ】
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【図４Ａ】
2009506578.tif 000013
【図４Ｂ】
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【図４Ｃ】
2009506578.tif 000015
【図５】
2009506578.tif 000016
【図６Ａ】
2009506578.tif 000017
【図６Ｂ】
2009506578.tif 000018
【図６Ｃ】
2009506578.tif 000019
【図７Ａ】
2009506578.tif 000020
【図７Ｂ】
2009506578.tif 000021
【図７Ｃ】
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【図７Ｄ】
2009506578.tif 000023
【図８Ａ】
2009506578.tif 000024
【図８Ｂ】
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【図８Ｃ】
2009506578.tif 000026
【図９】
2009506578.tif 000027
【手続補正書】
【提出日】平成20年4月30日(2008.4.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面に隣接して前記基板に連結される２つのソース／ドレイン領域と、
前記基板の中の前記表面の下に延在する第一の部分と、前記基板の前記表面から任意の距離だけ上に延在する第二の部分とを有し、且つ、前記２つのソース／ドレイン領域の間に介在されるように形成され、且つ、前記基板における前記表面から凹部をなす前記２つのソース／ドレイン領域の間に導電チャネルを画定する、少なくとも１つのリセス型アクセスゲートであって、前記少なくとも１つのリセス型アクセスゲートデバイスは、前記基板の前記表面に近接する上面を有し、また前記少なくとも１つのリセス型アクセスデバイスは、上面を有する少なくとも１つの浮遊ゲート構造を画定する、少なくとも１つのリセス型アクセスゲートと、
前記少なくとも１つの浮遊ゲート構造の前記上面に形成される少なくとも１つの制御ゲート構造と
を含み、ここで、
前記基板の上への前記リセス型アクセスゲートの前記第二の部分の前記任意の距離を変更することによって、前記リセス型アクセスゲートと前記基板と前記制御ゲート構造との間の静電結合が変化し、電荷が前記浮遊ゲートに格納されるかもしくは前記浮遊ゲートから除去されるかに影響を及ぼし、また、
前記少なくとも１つの制御ゲート構造および前記少なくとも１つの浮遊ゲート構造は、前記導電チャネルの状態を選択的に変化させるように、前記少なくとも１つの浮遊ゲート構造に電荷を選択的に格納し、前記少なくとも１つの浮遊ゲート構造から電荷を選択的に除去することを可能にするように形成され、それによって、メモリデバイスのメモリ状態の表示を提供する、メモリデバイス。
【請求項２】
前記少なくとも１つのリセス型アクセスデバイスは、導電部材と、前記導電部材と前記基板との間に介在する絶縁体とを含む、請求項１に記載のメモリデバイス。
【請求項３】
前記少なくとも１つのリセス型アクセスデバイスの前記導電部材は、多結晶シリコンから形成され、前記絶縁体は、Ｋの高い誘電体材料から形成される、請求項２に記載のメモリデバイス。
【請求項４】
前記少なくとも１つの制御ゲート構造は、導電部材と、前記制御ゲート構造の前記導電部材と前記浮遊ゲート構造との間に介在する絶縁体とを含む、請求項２に記載のメモリデバイス。
【請求項５】
前記制御ゲート構造と前記浮遊ゲート構造との間に介在する前記絶縁体は、ＯＮＯを含む、請求項４に記載のメモリデバイス。
【請求項６】
前記基板と前記少なくとも１つの制御ゲート構造との間の第１の電圧の印加は、前記少なくとも１つの浮遊ゲート構造に格納される電荷を結果として生じ、前記少なくとも１つの浮遊ゲート構造が前記２つのソース／ドレイン領域の間の第１の導電チャネルの形成を抑制し、また、前記基板と前記少なくとも１つの制御ゲート構造との間の第２の電圧の印加は、前記少なくとも１つの浮遊ゲート構造から除去される電荷を結果として生じ、前記２つのソース／ドレイン領域の間の第１の導電チャネルの形成を誘発する、請求項１に記載のメモリデバイス。
【請求項７】
前記少なくとも１つのリセス型アクセスゲート構造の周縁部の周囲で前記基板を通って延在し、前記導電チャネルのチャネル長さを増大する、前記導電チャネルが、前記少なくとも１つのリセス型アクセスデバイスの横寸法を実質的に増大させない、請求項６に記載のメモリデバイス。
【請求項８】
前記少なくとも１つの浮遊ゲート構造および前記少なくとも１つの制御ゲート構造はそれぞれ、前記少なくとも１つの浮遊ゲート構造および前記少なくとも１つの制御ゲート構造の間の静電結合の選択されたレベルが得られるような輪郭に形成される、請求項１に記載のメモリデバイス。
【請求項９】
前記少なくとも１つの制御ゲート構造は、凹部を画定し、
前記少なくとも１つの浮遊ゲート構造は、前記基板の前記上面から上方向に延在し、前記制御ゲート構造に形成される前記凹部の中に適合するように構成され、前記浮遊ゲート構造と前記制御ゲート構造との間の第１の距離に比例して静電結合の増大されるレベルが生じる、請求項８に記載のメモリデバイス。
【請求項１０】
半導体基板と、
前記半導体基板の表面の下で前記半導体基板の中を延在するように形成される浮遊ゲート構造と、
前記半導体基板の前記表面に隣接して形成される制御ゲート構造と
を含み、ここで、
前記制御ゲート構造と前記半導体基板との間の第１の電圧の印加が、前記浮遊ゲートから除去される電荷を結果として生じ、前記浮遊ゲートが、前記半導体基板の中を延在する前記浮遊ゲート構造の一部分の周縁部の周囲で前記半導体基板において凹部をなす導電経路を画定し、また、
前記制御ゲート構造と前記半導体基板との間の第２の電圧の印加が、前記浮遊ゲートに格納される電荷を結果として生じ、前記半導体基板に形成される前記導電チャネルを変更させる、
ことを特徴とするフラッシュメモリデバイス。
【請求項１１】
前記浮遊ゲート構造は、リセス型アクセスゲートトランジスタを含む、請求項１０に記載のフラッシュメモリデバイス。
【請求項１２】
前記浮遊ゲート構造は、前記制御ゲートに静電結合され、且つ前記半導体基板に静電結合される、請求項１１に記載のフラッシュメモリデバイス。
【請求項１３】
前記浮遊ゲート構造および前記導電ゲート構造はそれぞれ、前記浮遊ゲート構造および前記導電ゲート構造の間の静電接合の選択されたレベルを得られるような輪郭に形成される、請求項１２に記載のフラッシュメモリデバイス。
【請求項１４】
前記制御ゲート構造は、凹部を画定し、
前記浮遊ゲート構造は、前記半導体基板の前記上面から上方向に延在し、前記制御ゲート構造に形成される前記凹部の中に適合するように構成され、
前記浮遊ゲート構造と前記制御ゲート構造との間の第１の距離に比例して静電結合のレベルが増大する、請求項１３に記載のフラッシュメモリデバイス。
【請求項１５】
前記リセス型アクセスデバイスは、導電部材と、前記導電部材と前記基板との間に介在する絶縁体とを含む、請求項１１に記載のフラッシュメモリデバイス。
【請求項１６】
前記リセス型アクセスデバイスの前記導電部材は多結晶シリコンから形成され、前記絶縁体は、Ｋの高い誘電体材料から形成される、請求項１５に記載のフラッシュメモリデバイス。
【請求項１７】
前記制御ゲート構造は、導電部材と、前記制御ゲート構造の前記導電部材と前記浮遊ゲート構造との間に介在する絶縁体とを含む、請求項１１に記載のフラッシュメモリデバイス。
【請求項１８】
前記制御ゲート構造と前記浮遊ゲート構造との間に介在する前記絶縁体は、ＯＮＯを含む、請求項１７に記載のフラッシュメモリデバイス。
【請求項１９】
複数のメモリセルを有するフラッシュメモリアレイであって、
半導体基板と、
前記半導体基板の表面から内側に延在するように形成される複数の浮遊ゲートと、
前記複数の浮遊ゲートに隣接するように形成され、前記複数の浮遊ゲートのそれぞれに関連付けられることによって、複数のフラッシュセルを画定する、複数の制御ゲートとを含み、ここで、
制御ゲート構造と前記半導体基板との間の第１の電圧の印加が、関連する浮遊ゲート構造に格納される電荷を結果として生じ、前記関連する浮遊ゲート構造が、前記半導体基板の中を延在する前記関連する浮遊ゲート構造の一部分の周縁部の周囲で、前記半導体基板において凹部をなす導電経路の導電性を第１の状態に変更し、また、
前記制御ゲート構造と前記半導体基板との間の第２の電圧の印加が、前記関連する浮遊ゲート構造から除去される電荷を結果として生じ、前記半導体基板に形成される前記導電チャネルの導電性を第２の状態に変更し、また、
前記導電チャネルの前記導電性が、前記複数の浮遊ゲート構造の１つおよび関連する制御ゲート構造から構成される特定のメモリセルのメモリ状態を表す
ことを特徴とする、フラッシュメモリアレイ。
【請求項２０】
前記複数のセルの集合に関連する少なくとも１つの選択ゲートをさらに含み、前記複数
のセルの前記集合のうちのひとつ以上のセルからの、データの選択的な読み出しを可能にする、請求項１９に記載のフラッシュメモリアレイ。
【請求項２１】
前記複数の浮遊ゲートおよび前記選択ゲートは、前記半導体基板の中に延在するリセス型アクセスデバイスを含む、請求項２０に記載のフラッシュメモリアレイ。
【請求項２２】
前記選択ゲートは、前記半導体基板の前記第１の面から上方向に延在するように形成されるトランジスタゲートを含む、請求項２０に記載のフラッシュメモリアレイ。
【請求項２３】
前記関連する浮遊ゲート構造は、前記関連する制御ゲート構造に静電結合され、且つ前記基板に静電結合される、請求項２０に記載のフラッシュメモリアレイ。
【請求項２４】
前記関連する浮遊ゲート構造および前記関連する導電ゲート構造はそれぞれ、前記浮遊ゲート構造および前記関連する導電ゲート構造の間の静電接合の選択されたレベルを得られるような輪郭に形成される請求項２３に記載のフラッシュメモリアレイ。
【請求項２５】
前記関連する制御ゲート構造は、凹部を画定し、
前記関連する浮遊ゲート構造は、前記半導体基板の前記上面から上方向に延在し、前記関連する制御ゲート構造に形成される前記凹部の中に適合するように構成され、
前記関連する浮遊ゲート構造と前記関連する制御ゲート構造との間の第１の距離に比例して静電結合のレベルが増大する、請求項２４に記載のフラッシュメモリアレイ。
【請求項２６】
フラッシュメモリデバイスの形成方法であって、
半導体基板に開口部を形成し、前記開口部は前記半導体基板の第１の面から内側に延在することと、
前記開口部内に浮遊ゲート構造を形成し、前記浮遊ゲート構造が前記半導体基板の前記第１の面の下に凹部をなす部分を有することと、
前記浮遊ゲート構造に関連付けるように前記半導体基板に制御ゲートを形成し、前記制御ゲートと前記半導体基板との間の第１の電気信号の印加が、前記浮遊ゲート構造に格納される電荷を結果として生じて、前記半導体基板の前記第１の面の下に凹部をなす前記半導体基板の導電チャネルの形成を抑制し、また、前記制御ゲートと前記基板との間の第２の電気信号の印加が、前記浮遊ゲート構造からの電荷の除去を結果として生じて、前記半導体基板に形成される導電チャネルの形成を誘発することと
を含む、形成方法。
【請求項２７】
前記浮遊ゲート構造に隣接する１対のソース／ドレイン領域を形成して、前記導電チャネルが、前記半導体基板に形成される前記浮遊ゲート構造の周縁部の周囲に延在する経路を介して、前記１対のソース／ドレイン領域と相互接続されること
をさらに含む、請求項２６に記載の方法。
【国際調査報告】
2009506578.tif 000028
2009506578.tif 000029
2009506578.tif 000030