(57)【要約】  本発明は帯域阻止フィルタに関する。この帯域阻止フィルタは、直列分岐中とそれぞれ並列インピーダンス素子が配置されている複数の並列分岐中とに少なくとも１つの直列共振器を備えたラダー型構造を有している。この場合、少なくとも１つの直列共振器の交差指型変換器における平均フィンガ周期は、並列インピーダンス素子の交差指型変換器における平均フィンガ周期よりも大きい。
2009514275.tif 000002
【特許請求の範囲】
【請求項１】
圧電基板および該圧電基板上に配置されたＳＡＷインピーダンス素子を備えた帯域阻止フィルタにおいて、
少なくとも１つの直列分岐と該直列分岐に対し電気的に並列に接続された複数の並列分岐が設けられており、
前記少なくとも１つの直列分岐内に少なくとも１つの直列共振器（ＲＳ）が配置されており、前記複数の並列分岐内に交差指型変換器を含む少なくとも１つの並列インピーダンス素子（ＲＰ）がそれぞれ配置されており、
前記少なくとも１つの直列共振器における平均フィンガ周期（Ｐs）は、前記並列インピーダンス素子における平均フィンガ周期（Ｐp）よりも大きいことを特徴とする、
帯域阻止フィルタ。
【請求項２】
請求項１記載の帯域阻止フィルタにおいて、
前記直列共振器（ＲＳ）のフィンガ周期（Ｐs）と前記並列インピーダンス素子（ＲＰ）のフィンガ周期（Ｐp）との比は１．０３〜１．１０の間に設定されていることを特徴とする帯域阻止フィルタ。
【請求項３】
請求項１または２記載の帯域阻止フィルタにおいて、
帯域阻止は２．０〜５．５％の相対的な帯域幅を有することを特徴とする帯域阻止フィルタ。
【請求項４】
請求項１から３のいずれか１項記載の帯域阻止フィルタにおいて、
前記並列インピーダンス素子（ＲＰ）は反射器の設けられていない単純な交差指型変換器として構成されていることを特徴とする帯域阻止フィルタ。
【請求項５】
請求項４記載の帯域阻止フィルタにおいて、
前記並列インピーダンス素子（ＲＰ）内でフィンガ幅とフィンガ間隔が変化しており、１つの電極フィンガからじかに隣り合う電極フィンガまでの個々のサイズの最大変化は０．０５％であることを特徴とする帯域阻止フィルタ。
【請求項６】
請求項４記載の帯域阻止フィルタにおいて、
単純な交差指型変換器として構成されている並列インピーダンス素子（ＲＰ）は均一であり、一定の金属化部の高さ、一定のフィンガ幅および一定のフィンガ間隔を有することを特徴とする帯域阻止フィルタ。
【請求項７】
請求項１から３のいずれか１項記載の帯域阻止フィルタにおいて、
前記並列インピーダンス素子（ＲＰ）は同期共振器として構成されており、共振器の長さにわたり等しく保持されたフィンガ幅、フィンガ周期Ｐpおよび金属化部の高さを備え、反射器と交差指型変換器との間隔は交差指型変換器のフィンガ周期Ｐpに対応することを特徴とする帯域阻止フィルタ。
【請求項８】
請求項１から７のいずれか１項記載の帯域阻止フィルタにおいて、
前記並列インピーダンス素子（ＲＰ）はそれぞれカスケード接続された交差指型変換器（ＴＷ）を有することを特徴とする帯域阻止フィルタ。
【請求項９】
請求項１から８のいずれか１項記載の帯域阻止フィルタにおいて、
前記並列インピーダンス素子（ＲＰ）の個数は前記直列共振器（ＲＳ）の個数よりも多いことを特徴とする帯域阻止フィルタ。
【請求項１０】
請求項１から９のいずれか１項記載の帯域阻止フィルタにおいて、
前記並列分岐に対し並列に誘導性整合素子（ＡＥＩ）が接続されていることを特徴とする帯域阻止フィルタ。
【請求項１１】
請求項１から１０のいずれか１項記載の帯域阻止フィルタにおいて、
前記直列分岐に対し並列に容量性整合素子（ＡＥＣ）が接続されていることを特徴とする帯域阻止フィルタ。
【請求項１２】
請求項１０または１１記載の帯域阻止フィルタにおいて、
該帯域阻止フィルタ（ＢＳＦ）の入力側および出力側（ＩＮ；ＯＵＴ）でアースへ向かって接続された並列分岐内にそれぞれ１つのインダクタンス（ＡＥＩIN，ＡＥＩOUT）が設けられていることを特徴とする帯域阻止フィルタ。
【請求項１３】
請求項１０から１２のいずれか１項記載の帯域阻止フィルタにおいて、
それぞれ１つの並列分岐内に配置された少なくとも３つの並列インピーダンス素子（ＲＰ）が設けられており、中央の並列インピーダンス素子のうち１つの並列インピーダンス素子に対し並列に、アースに向かって接続された並列分岐内において１つのインダクタンス（ＡＥＩ）が設けられていることを特徴とする帯域阻止フィルタ。
【請求項１４】
請求項１０から１３のいずれか１項記載の帯域阻止フィルタにおいて、
直列共振器（ＲＳ）に対し並列に、並列整合素子（ＡＥＣ）としてキャパシタンスが設けられていることを特徴とする帯域阻止フィルタ。
【請求項１５】
請求項１４記載の帯域阻止フィルタにおいて、
前記キャパシタンスは交差指型構造として圧電基板上に形成されており、該交差指型構造のフィンガ周期は少なくとも１つの直列共振器（ＲＳ）のフィンガ周期よりも著しく小さく、または該交差指構造は、基板上で音響表面波が発生不可能となるよう該基板上で直列共振器に対し曲げて配置されていることを特徴とする帯域阻止フィルタ。
【請求項１６】
請求項８から１５のいずれか１項記載の帯域阻止フィルタにおいて、
カスケード接続された交差指型変換器として形成されている並列インピーダンス素子は、直列接続されたｎ個の部分変換器（ＴＷ）を有しており、該部分変換器（ＴＷ）は横方向で互いに並置されていて、同じ開口部（ＡＰ）とフィンガ接続列を有しており、該フィンガ接続列は同じカスケード接続体内で横方向でじかに隣り合う２つの部分変換器において、λ／２の音響波の位相のずれを生じさせ、ここで２＜ｎであることを特徴とする帯域阻止フィルタ。
【請求項１７】
請求項１から１６のいずれか１項記載の帯域阻止フィルタにおいて、
帯域通過フィルタ（ＢＰＦ）と直列に接続されていることを特徴とする帯域阻止フィルタ。
【請求項１８】
請求項１７記載の帯域阻止フィルタにおいて、
前記帯域通過フィルタ（ＢＦＰ）は同じ基板上に実装されＳＡＷ共振器により構成されたラダー型フィルタであることを特徴とする帯域阻止フィルタ。
【請求項１９】
請求項１７記載の帯域阻止フィルタにおいて、
前記帯域通過フィルタ（ＢＰＦ）はＤＭＳフィルタとして実装されていることを特徴とする帯域阻止フィルタ。
【請求項２０】
請求項１９記載の帯域阻止フィルタにおいて、
前記帯域通過フィルタ（ＢＰＦ）はシングルエンデッド／バランスドＤＭＳフィルタとして実装されていることを特徴とする帯域阻止フィルタ。
【請求項２１】
請求項１から２０のいずれか１項記載の帯域阻止フィルタにおいて、
前記並列インピーダンス素子（ＲＰ）に加えて少なくとも１つの別の並列分岐中にそれぞれ１つの並列共振器が配置されており、該並列共振器は前記少なくとも１つの直列共振器とともに帯域通過フィルタ（ＢＰＦ）を成しており、少なくとも１つの並列共振器のフィンガ周期は前記直列共振器（ＲＳ）のフィンガ周期（Ｐs）よりも大きいことを特徴とする帯域阻止フィルタ。
【請求項２２】
ビデオデータおよび／またはオーディオデータの伝送周波数帯域内で付加的に受信するために設計されている移動無線用無線通信端末機器内で、ビデオデータおよび／またはオーディオデータの伝送周波数帯域とじかに隣り合う移動無線周波数帯域を阻止するために使用する、請求項１から２１のいずれか１項記載の帯域阻止フィルタの使用。
【請求項２３】
オーディオ受信機器および／またはビデオ受信機器用アンテナにおいて、オーディオ伝送帯域およびビデオ伝送帯域とじかに隣り合う移動無線周波数帯域を阻止するために使用する、請求項１から２１のいずれか１項記載の帯域阻止フィルタの使用。
【発明の詳細な説明】
【技術分野】
【０００１】
望ましくない周波数帯域を抑圧するために帯域阻止フィルタが必要とされる。この種のフィルタはたとえば、無線伝送標準において互いに近くに位置する２つの周波数帯域がある場合、これら２つの周波数帯域のうち一方の周波数帯域を除去するときに有利に用いることができる。この場合、要求されている受信帯域のほかにさらに別の周波数範囲も抑圧せずにフィルタが通過させることができるようにしなければならない。フィルタの通過帯域は理想的なケースでは、受信すべきシステムの少なくとも１つの帯域幅を有するようにし、そこにおいてはごく僅かな挿入損しか生じないようにすべきである。したがって阻止領域においてはフィルタは高い減衰特性をもつようにし、理想的なケースでは通過領域から帯域阻止領域への迅速な移行つまりは通過帯域において急峻な側縁をもつようにすべきである。
【０００２】
阻止帯域幅が狭い様々なノッチフィルタおよび帯域阻止フィルタが知られており、それらは実質的にインピーダンス素子の結線に基づくものである。このようなインピーダンス素子の結線をたとえばＳＡＷ共振器を備えたラダー型配置ないしは梯子型配置によって構成することができ、この場合、それらのＳＡＷ共振器は直列分岐または並列分岐中に配置されている。そもそも妥当な帯域幅をもつ通過領域を実現するためには、たいていは複雑な整合回路網が必要とされる。
【０００３】
ＳＡＷ帯域阻止フィルタにおいて発生する可能性のあるさらに別の問題は出力耐性ないしは電力耐性の不足であって、これにより電極構造が消耗し、ひいては対応するフィルタ素子が早めに故障してしまう。
【０００４】
したがって本発明の課題は、上述の問題点のうち少なくとも１つを解消する帯域阻止フィルタを提供することである。
【０００５】
本発明によれば、圧電基板上に実現されその上に配置された一連のＳＡＷインピーダンス素子から成る帯域阻止フィルタが提供される。本発明による装置構成には、少なくとも１つの直列分岐と、この直列分岐に対し並列に接続された並列分岐が含まれており、この場合、上述の少なくとも１つの直列分岐内には少なくとも１つの直列共振器が配置されており、上述の並列分岐内には、交差指型変換器ないしはインタデジタル型変換器を含むそれぞれ少なくとも１つの並列インピーダンス素子が配置されている。帯域阻止フィルタの阻止作用にとって重要であるのは、個々のインピーダンス素子の周波数を決定する交差指型変換器における指状素子の周期すなわちフィンガ周期の比である。この場合、少なくとも１つの直列共振器の交差指型変換器における平均フィンガ周期は、並列インピーダンス素子の交差指型変換器における平均フィンガ周期よりも大きく選定されている。したがって並列インピーダンス素子の交差指型変換器におけるフィンガ周期に対応する共振周波数は、直列共振器における共振周波数よりも高い。
【０００６】
この種の装置によれば、阻止帯域の中心周波数に対し２％〜５％を超えるまでの幅をもつ阻止帯域を実現することができる。フィンガ周期の適切な選定により、帯域阻止フィルタの阻止帯域と通過帯域との間の急峻な側縁を維持することもできる。並列インピーダンス素子のフィンガ周期Ｐpに対する直列共振器のフィンガ周期Ｐpの適切な比は１．０３〜１．１０である。このような選定によれば、並列インピーダンス素子の反共振により帯域阻止の右側縁が形成される一方、帯域阻止の左側縁は実質的に直列共振器の反共振により形成される。
【０００７】
その際に有利であるのは、複数の並列インピーダンス素子を対応する個数の並列分岐中に設け、直列分岐中にも複数の直列共振器を配置することである。この場合、並列インピーダンス素子各々が他の並列インピーダンス素子とは異なるフィンガ周期をもつようにすることであり、同様に直列共振器各々が異なるフィンガ周期をもつようにすることである。その際、それぞれ１つの並列インピーダンス素子と１つの直列共振器とから成るそれぞれ考えられるペアについてあてはまるのは、フィンガ周期の全体の比が守られると有利なことである。フィンガ周期の差を大きく選定すればするほど、帯域阻止の帯域幅が大きくなる。
【０００８】
本発明による帯域阻止フィルタにおいて、並列インピーダンス素子を共振器の設けられていない単純な交差指型変換器として構成することができる。これにより、通過範囲における挿入損が上昇することなく圧電基板表面における所要チップ面積が低減される。これと並行して、素子サイズが低減することから基板材料にかかるコストも節約することができる。この構成により得られるさらに別の利点として挙げられるのは、帯域阻止フィルタの電力耐性が向上することである。つまり明らかであるのは、交差指型変換器のみから成る並列インピーダンス素子においては、交差指型変換器の長さ全体にわたり均一の局所的な電力分布が得られ、これには局所的なピークがないことである。その結果、変換器の長さ全体にわたり均一な負荷が加わることになる。一般に共振器として構成されている慣用の並列インピーダンス素子の場合のようにピークをもつ不均一な電力分布とは異なり本発明による構成によれば、並列インピーダンス素子において生じる最大電力密度が低減される。これにより素子の耐用年数ひいては信頼性が高まり、しかもインピーダンス回路網として構成された帯域阻止フィルタよりも高い電力をフィルタに加えることができる。
【０００９】
さらに単純な交差指形変換器として構成されている並列インピーダンス素子を均一に構成し、これが変換器の長さでみて一定の金属化強度ならびに均一に保持されたフィンガ幅とフィンガ間隔をもつようにすると有利である。交差指型変換器を均一に構成することで、さもなければ不均一な個所で局所的な共振が発生し、さらにこの共振によって不均一なところで局所的な電力上昇が引き起こされてしまう。
【００１０】
このほか別のやり方として、同期構造を備えたＳＡＷ共振器として並列インピーダンス素子を構成すれば、局所的な最大電力密度が最低限に抑えられた並列インピーダンス素子を実現することもできる。この場合、同期共振器は均一な交差指型変換器を有しており、これは両側でそれぞれ１つの反射器により区切られており、この反射器において交差指型変換器のフィンガ幅、フィンガ周期および金属化強度がそのまま続いている。交差指型変換器と反射器との間の間隔もフィンガ周期と一致しているので、同期共振器において全体としてきわめて均一な金属化構造が実現されるようになる。この種の同期共振器によっても共振器の長さ全体にわたりきわめて均一な電力分布が実現され、その際、交差指型変換器から反射器への移行部分で電力負荷が発生する。これに対しここで指摘できることは、たとえば反射器と交差指型変換器との間隔がフィンガ周期とは異なっているようなかなり非同期の共振器の場合には、まさにこの移行部において電力上昇が発生する点であり、これは付加的な局所共振器に起因する可能性がある。
【００１１】
電力耐性に関して帯域阻止フィルタをさらに向上させるために、並列インピーダンス素子をカスケード接続された交差指型変換器として構成するかまたは、この種のカスケード接続された交差指型変換器を有する共振器として構成する実施形態が提案される。カスケード接続された交差指型変換器は互いに直列に結線された複数の部分変換器から成り、これらの部分変換器は有利には横方向に互いに密に隣り合って並置されている。つまりカスケード接続された変換器において、ｎ個の部分変換器がカスケード接続された交差指型変換器における開口部全体を分け合う。しかもこのような直列結線より分圧が得られ、したがって各部分変換器に対しカスケード接続されていない変換器よりも僅かな電圧が加わることになる。
【００１２】
このカスケード接続を均等に行い、ｎ個の部分変換器を同一に構成するのが有利である。このような実施形態によれば、各部分変換器に電圧全体のｎ番目の部分のみが印加され、その際、個数ｎは少なくとも２であり、５またはそれ以上に及ぶ可能性がある。カスケード接続の欠点は、インピーダンス全体を等しく保てるようにするためにはカスケード接続されていない交差指型変換器よりも変換器の面積を係数ｎ2だけ高める必要があることである。このことは部分変換器の長さを長くすることによって行うことができ、もしくは開口部全体の幅をカスケード接続されていないものよりも拡げることによって行うことができる。２回カスケード接続された交差指型変換器（ｎ＝２）のためには、インピーダンスを同じに保つならばカスケード接続されていない変換器に対し４倍の面積が必要とされる。これによって音響電力密度が係数４だけ低減される。したがってカスケード接続の度合いは、帯域阻止フィルタのための所要面積を最小化する目的で、所望の電力耐性にとって必要とされる程度に選択される。
【００１３】
フィンガ周期が直列共振器とは相対的に大きく隔たっていることから、並列インピーダンス素子は帯域阻止フィルタの通過領域において実質的に静電容量ないしは静的なキャパシタンスとして作用する。これによりスミスチャートにおいてフィルタが不利な位置となってしまうので、この作用を外部の整合素子によって補償するのが有利であり、このようにしてフィルタが再び整合される。このためにはたとえば並列インダクタンスが適しており、これは並列分岐、直列分岐に並列に、あるいは入力側および出力側に対し並列に接続される。
【００１４】
これに対し本発明による帯域阻止フィルタにより得られる利点とは、ラダー型の帯域通過フィルタよりも通過領域において著しく高い帯域幅を達成できることであり、用いられる並列インピーダンス素子もしくは直列共振器の極−零点間隔よりもこれを著しく大きくすることができる。並列インピーダンス素子の共振は通過領域よりも著しく上に位置しているので、これにより通過領域においてごく僅かに音響波が励振される。その結果、単純な交差指型変換器として構成された並列インピーダンス素子により、反射器を備えた共振器と比べ通過領域において挿入損がごく僅かに劣化するだけとなる。これに対し、挿入損低減のために全体として反射器を有する直列共振器において、これとは異なる。
【００１５】
帯域阻止フィルタを整合させるため、ラダー型配置構成における種々の個所に整合素子を挿入することができる。１つの実施形態によれば、２つの並列インダクタンスにより良好な整合が達成され、これらは帯域阻止フィルタの入力側および出力側においてアースに向かって接続された並列分岐中に設けられている。
【００１６】
１つの別の実施形態によれば少なくとも３つの並列分岐が設けられており、これらの並列分岐中にそれぞれ１つの並列インピーダンスが配置されている。その際、中央の並列インピーダンス素子のうちの１つに対し並列に複数のインダクタンスのうちの１つが、アースに向かって接続された並列分岐中に設けられている。
【００１７】
１つの実施形態によれば、並列インピーダンス素子の個数は直列共振器の個数よりも多い。ただし帯域阻止フィルタを、入力側および出力側において少なくともそれぞれ１つの直列共振器と結線することも可能である。
【００１８】
帯域阻止フィルタにおいて、通過領域と阻止領域を互いにじかに隣り合わせて配置させることができる。通過領域と阻止領域との間の側縁の急峻性は、間隔が狭まるにつれて高くならなければならない。このような急峻性は、１つまたは複数の直列共振器に対し並列にキャパシタンスを接続することにより付加的に向上させることができる。有利にはこれを、インピーダンス素子のほかに基板表面に金属化構造として実現することができる。このキャパシタンスをたとえば、隣り合って金属化された平面の形状で形成することができるし、さらによいのは交差指型構造として形成できるようにすることである。この場合、交差指型構造を、放射された音響表面波の形態の損失を生じさせない単純なキャパシタンスとして構成するのが有利である。この目的でフィンガ周期を、帯域阻止フィルタにおいて用いられる交差指型変換器よりも著しく小さく選定することができる。さらに交差指型構造を、音響波が励起されないまたはほとんど励起されない結晶方向に配置されるよう、基板表面において直列共振器に対し相対的に回転させて形成することも可能である。基板材料としてタンタル酸リチウムが用いられているならば、たとえば交差指型構造を直列共振器の交差指型構造に対し９０°回転させることによって、これを実現することができる。
【００１９】
帯域阻止フィルタを帯域通過フィルタと直列接続すれば、特性スペクトルがさらに向上する。このようにすれば、阻止領域も側縁両側で境界を成す通過領域も有するフィルタの組み合わせが得られる。このような組み合わせ素子を、定められた帯域幅をもつ要求された通過領域において最小の挿入減衰ないしは挿入損で動作させることができるとともに、いっそう高い周波数に対しダイレクトに接する阻止領域において、第２の帯域を高い阻止作用で減衰させることができる。
【００２０】
この種のフィルタの組み合わせについて有利であるのは、帯域通過フィルタも直列共振器と並列共振器から成るラダー型配置構成として形成することである。帯域通過フィルタと帯域阻止フィルタを同じ基板上に配置すれば、さらに別の利点が得られる。それらのフィンガ周期つまりはそれらの中心周波数に関して両方のフィルタは、通過領域の右側縁が阻止領域の左側縁と一致するよう、互いに整合されている。これにより、通過領域と阻止領域との間の最適な側縁と最小の間隔が得られる。この理由から、両方のフィルタにおけるＳＡＷインピーダンス素子全体も同様のフィンガ周期を有することになり、これは知覚可能なパフォーマンス損失を伴うことなく同じ金属化によって実装可能である。このようにして帯域通過フィルタと帯域阻止フィルタを、余分なステップを用いずに１つの共通の製造プロセスにおいて１つの基板上で製造することもできる。
【００２１】
しかもこのような組み合わせのために、帯域通過フィルタと帯域阻止フィルタを分離する必要はない。むしろこのような組み合わせを、単一のラダー型配置構成として実現することができる。しかもこの場合、直列共振器を変更することなくそのままにしておいてよい。このようにした場合、直列共振器は一方では、すでに提案したとおり帯域阻止フィルタと整合するよう周波数が設計された並列インピーダンス素子と結線される。他方、帯域通過フィルタに対し整合するようフィンガ周期が設計されている並列インピーダンス素子が設けられる。そこではおおよそ直列共振器が共振するあたりで並列インピーダンスの反共振が生じる。したがって並列インピーダンス素子と直列共振器のフィンガ周期は帯域通過フィルタにおいては、個々の共振器の極−零点間隔にほぼ対応する値だけ異なる。そしてこの値は基板材料と金属化構造とに依存する。
【００２２】
次に、実施例および添付の図面を参照しながら本発明について詳しく説明する。図面は概略的に示したものにすぎず、縮尺どおりには描かれていない。よって、図面からは相対的寸法も絶対的寸法も得られるものではない。
【００２３】
図１は、整合素子を備えた帯域阻止フィルタの等価回路図
図２は、図１に示したフィルタの金属化構造を示す図
図３は、図１に示した帯域阻止フィルタに関する別の金属化構造を示す図
図４は、誘導性および容量性の整合素子を備えた別の帯域阻止フィルタの等価回路図
図５は、基板上で実現された容量性整合素子を備えたフィルタの金属化構造を示す図
図６は、カスケード接続されたインタデジタル型変換器ないしは交差指型変換器を示す図
図７は、図１に示したフィルタの通過特性曲線を示す図
図８Ａは、帯域阻止フィルタの第１の並列共振器における局所的な出力分布を示す図
図８Ｂは、第１の並列共振器における最大出力密度を示す図
図９Ａは、公知の帯域阻止フィルタの第１の並列共振器における周波数に対して最大出力密度を示す図
図９Ｂは、同じ共振器における局所的な出力分布について示す図
図１０Ａは、図３による帯域阻止フィルタにおける第１の並列インピーダンス素子の最大出力密度を示す図
図１０Ｂは、同じ並列インピーダンス素子における局所的な電力分布を示す図
図１１は、帯域阻止フィルタと帯域通過フィルタとの結線を等価回路図として示す図
図１２は、図１１に示した装置構成の通過特性曲線を示す図
【００２４】
図１は、帯域阻止フィルタの実現可能な構造を示す等価回路図である。これはラダー型構造ないしは梯子型構造のリアクタンスフィルタとして形成され、直列分岐を有しており、この直列分岐中に２つの直列共振器ＲＳ１およびＲＳ２が配置されている。この直列分岐に対し並列に３つの並列分岐が設けられており、これらの並列分岐中にそれぞれ１つの並列インピーダンス素子ＲＰ１〜ＲＰ３が配置されている。これらの並列インピーダンス素子には、フィンガ周期Ｐpをもつ少なくとも１つの交差指型変換器が含まれており、このフィンガ周期Ｐpすなわち交差指構造における指の周期は、直列共振器ＲＳもしくはそれらの交差指型変換器の平均フィンガ周期Ｐsよりも小さい。さらにこのフィルタには、直列分岐に対し並列に接続された２つの整合素子ＡＥＩが含まれており、これらの整合素子ＡＥＩは入力側ＩＮおよび出力側ＯＵＴにおいてアースに対する並列インダクタンスとして接続されている。
【００２５】
図２には実施可能な金属化構造が示されており、これによって図１に示した帯域阻止フィルタを圧電基板上で実現することができる。直列共振器ＲＳ１，ＲＳ２はシングルゲート共振器として構成されている。並列インピーダンス素子ＲＰ１，ＲＰ２，ＲＰ３は同期共振器（ここでは並列共振器と称する）として構成されており、これらの共振器には直列共振器と同様、それぞれ１つの交差指型変換器が含まれており、これは２つの反射器間に配置されている。この場合、反射器と同期並列共振器の交差指型変換器におけるフィンガ幅およびフィンガ間隔は等しく、これらは反射器に対する交差指型変換器の間隔と同様にフィンガ周期Ｐpに対応する。図１に付加的に描かれている誘導性整合素子ＡＥＩを外部で実現することができる。
【００２６】
図３には、本発明による帯域阻止フィルタに関するさらに別の実現可能な金属化構造が示されており、この場合、並列インピーダンス素子ＲＰは共振器の設けられていない単なる交差指構造として形成されている。
【００２７】
図４には、帯域阻止フィルタの別の実施形態に関する等価回路図が示されている。この場合、図１に示した帯域阻止フィルタをもとにしてさらに２つの整合素子ＡＥＣが設けられており、これらはそれぞれ直列共振器に対し並列に接続されたキャパシタンスＡＥＣ１およびＡＥＣ２を有している。これらの付加的な整合素子ＡＥＣによって、帯域通過領域の右側の側縁をさらに急峻に形成することができる。
【００２８】
図５には、図４に示した帯域阻止フィルタのための金属化について示されている。この場合、容量性整合素子ＡＥＣは金属化構造として圧電基板上に形成されており、ここでは交差指型変換器の形態で実装されている。直接共振器または並列インピーダンス素子との相互作用を回避するため、容量性整合素子ＡＥＣにおけるフィンガ周期は直列共振器よりも小さく選定されており、したがって並列インピーダンス素子よりもやはり小さく選定されている。しかもこの交差指型変換器は、直列共振器に対し９０°回転させてある。
【００２９】
図６にはカスケード接続された交差指型変換器が示されており、これは並列インピーダンス素子としても用いることができるし、直列共振器において反射器といっしょに用いることもできる。カスケード接続された交差指型変換器は直列に接続された２つの部分変換器ＴＷ１およびＴＷ２を有しており、これらは互いに並置されていて、これには共通の中央電流レールを設けることができる。このカスケード接続を対称に行うと有利であり、そのようにすることで部分開口部ＡＰ１，ＡＰ２が等しいサイズとなる。さらに両方の部分トラックを音響的に逆位相で駆動させると有利である。ただし、カスケード接続された交差指型変換器を、たとえば部分トラックの一方を折り返すことなどによって、同位相で駆動可能な部分トラックを備えた１つの部分トラックに変形することも可能である。
【００３０】
図７には、２つの帯域阻止フィルタについて通過特性曲線が上下に示されており、これら２つの帯域阻止フィルタは図１の等価回路図に従って形成され図２もしくは図３に描かれている金属化によって実装されている。これによれば、両方のフィルタはほぼ同一の通過特性曲線を有しており、阻止領域についてのみ最小限で互いに偏差していることがわかる。ここに示されているように、並列インピーダンス素子を備えた実施形態は反射器があってもなくても実際には等価であって、反射器の設けられていない形態は、基板表面上のスペースに関してそれによって達成可能な利点ゆえに、たいていは有利なものである。
【００３１】
さらに図７には、中心周波数に関する通過領域の相対的帯域幅が５％よりも広く、しかもここでは２０％よりも広いことが示されている。最大で＋／−２ｄＢの僅かな挿入損をもつきわめて広い通過領域から阻止帯域への移行は、２０ＭＨｚよりも小さい範囲内で降下する急峻な側縁により経過している（帯域阻止の中心周波数はここでは約９００ＭＨｚ付近にある）。つまりこのことは、有効帯域に対し狭く近づけて阻止帯域における阻止を行うためにこの阻止帯域フィルタを使用できることを表している。
【００３２】
図８Ａおよび図８Ｂには、図１および図２に従い形成された帯域阻止フィルタによって達成可能な高い電力耐性について示されている。図８Ａには、ここでは９０３．５ＭＨｚである一定の周波数のときの第１の並列インピーダンス素子における電力分布が示されている。この電力分布は、同期共振器として形成された並列インピーダンス素子の長さによって決まるものであり、個々の交差指型変換器のフィンガ各々について垂直方向でＸ軸上に位置する線として描かれており、ここでＸ軸は並列共振器の長さの寸法を表す。この図からわかるように、電力分布は著しく均質であり、交差指型変換器の端部において反射器に向かう方向で降下している。このような均質な電力分布により保証されるのは、すべてのフィンガに対し等しく電力が加わることであり、その結果としていかなる個所でも、金属構造の損傷に対して脆弱となってしまうような負荷のピークが生じないようになる。
【００３３】
図８Ａによる電力分布は一定の周波数で求められたものであるのに対し、図８Ｂには、第１の並列共振器において求められた最大電力密度が周波数軸上で変化している様子が示されている。この図に示されているように、並列共振器はそれらの機能に従いもっぱら阻止帯域において負荷が加わっており、その際、阻止帯域における最大電力密度はやはり周波数に関して比較的均等に分布して、並列共振器（ここでは第１の並列共振器）に作用している。
【００３４】
これに対し図９Ａには、類似した帯域阻止フィルタの電力分布が示されている。この場合、図８Ａでは同期共振器として構成されていた並列インピーダンス素子がここでは非同期共振器に置き換えられている。この目的で均一の交差指型変換器と均一の反射器が用いられるけれども、反射器におけるフィンガ周期は変換器におけるフィンガ周期よりも小さく、変換器反射器の（フィンガ周縁部で測定した）間隔は、交差指型変換器のフィンガ周期に対し１２％低減されている。図９Ａによる電力分布によれば、非同期の並列共振器は約９０３．５ＭＨｚ付近の阻止帯域において狭帯域の電力急上昇部分を有しており、その電力密度は約４というファクタで中間の値ないしは平均的な値よりも上にある。つまりこのことは、この周波数が加わる帯域阻止フィルタの耐用期間が著しく低減されることを意味する。このことは同時に、同期共振器を用いて並列インピーダンス素子として構成された本発明による帯域阻止フィルタの電力耐性に関して優位性を示すものである。
【００３５】
いまいちど明確にする目的で図９Ｂには、非同期で構成された並列共振器の電力分布が示されており、これは第１の並列共振器の長さを介して決まるものである。ここでわかるように、この場合には電力は並列共振器の長さにわたり均一に分布しているのではなく、交差指型変換器と反射器との移行部分において電力の急上昇が生じており、これはそこに形成されている共振器に起因するものである。このことからもわかるように、この種の共振器はその電力耐性に関して同期共振器よりも著しく低減されている。
【００３６】
図１０Ａには、図３に従って形成され均一な交差指型変換器として構成された並列インピーダンス素子を備えた帯域阻止フィルタにおける第１の並列インピーダンス素子ＰＲ１の電力密度が示されている。これによれば同期共振器を備えた実施形態の場合よりも、第１の並列インピーダンス素子のところで周波数によって決まる最大電力密度が周波数に関して著しく均一である状態がおおよそいっそう強くなっていることが示されている。つまりこのことは、阻止帯域において帯域阻止フィルタの負荷を引き起こす可能性のある過剰な電力急上昇が発生していないことを意味する。
【００３７】
図１０ｂには、均一な交差指型変換器として構成された並列インピーダンス素子の長さに関して、一例として９０３．５ＭＨｚにおいてシミュレートされた電力分布が示されている。この場合にも、交差指型変換器全体にわたり均一に電力が分布しており、電力急上昇の発生していないことが示されている。
【００３８】
次に、一例として本発明による帯域阻止フィルタについてさらに詳しく説明する。図１に示されているようにフィルタは３つの並列インピーダンス素子を有しており、これらはそれぞれ反射器の設けられていない均一な交差指型変換器として構成されている。直列分岐路に２つの直列共振器が配置されており、これらは非同期の共振器として構成されている。このフィルタは、たとえばＡｌＣｕＡｌから成る金属化構造を備えたタンタル酸リチウム基板上に形成される。金属層の厚さ全体は約３３０ｎｍである。この場合、金属化率は０．６５に合わせて調整される。直列共振器の反射器各々は約３４個の反射器フィンガを有している。フィルタの入力側および出力側には直列分岐に対し並列に、約６ｎＨのインダクタンスをもつ誘導性整合素子が接続されている。
【００３９】
以下の表には、各インピーダンス素子（直列共振器もしくは並列インピーダンス素子）、フィンガ数、開口部、フィンガ周期、カスケード接続および直列共振器における反射器と変換器のフィンガ周期間の比について記載されている。
【００４０】
【表１】
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【００４１】
これらの値を用いることによって、図３に描かれている金属化構造が実現されており、これにより図７に描かれている通過特性曲線が得られる。
【００４２】
これに対し、図５のように付加的な容量性整合素子ＡＥＣとともに構成されている実施形態によれば、阻止領域と通過領域との間でさらに改善された側縁を達成することができる。
【００４３】
図１１には、本発明による帯域阻止フィルタＢＳＦを備えた慣用の帯域通過フィルタＢＰＦの結線が等価回路図として示されており、これによれば新たな有利な特性を達成することができる。この帯域通過フィルタは、３つの直列共振器および３つの並列共振器を備えたラダー型構造として構成されている。
【００４４】
帯域阻止フィルタを、たとえば図１、図２、図３または図５に示したように構成することができる。容量性整合素子を基板平面上で、誘導性整合素子を外部素子として直列分岐路に対し並列に、アースに向かって接続することができる。２つのフィルタＢＰＦとＢＳＦを１つの共通の基板上に、たとえば１つの共通のタンタル酸リチウムチップ上に実装することができる。
【００４５】
このような結線によって図１２に示されているような通過特性曲線が得られ、これによれば驚くべきことに有利なかたちで双方のフィルタの特性が組み合わせられている。シャープにないしは明確に区切られている通過領域はここでは付加的に急峻な左側縁を有する一方、いっそう広い帯域阻止領域が形成されており、これは単純な帯域阻止フィルタに比べ約４５ｄＢというさらに高い選択性を有している。通過帯域および阻止領域はそれぞれ約５％の帯域幅を有している。
【００４６】
図１１に示した構造の変形実施形態として、帯域通過フィルタと帯域阻止フィルタにおける並列インピーダンス素子を１つの共通のラダー型構造内で任意に混在配置させて実装することができる。両方のフィルタタイプにおける並列インピーダンス素子すべてを、反射器を設けずに均一の交差指型変換器として構成することができ、これらは有利にはカスケード接続されている。直列インピーダンス素子は反射器を備えた共振器として実装されており、これには同様にカスケード接続された交差指型変換器を設けることができる。この場合、直列共振器は交差指型変換器および反射器における種々のフィンガ周期とは非同期で構成されている。直列共振器における反射器と交差指型変換器との間隔を規則的にして１つのフィンガ周期に対応させることができる。ここで間隔は、それぞれフィンガ中央からフィンガ中央により規定されたものである。これにより直列共振器において電力密度が低減されることになり、ひいてはフィルタ全体の電力耐性が高まることになる。ただし直列共振器において、交差指型変換器と反射器との間でこれとは異なる間隔を実現することも可能である。
【００４７】
帯域通過フィルタ（ＢＰＦ）をＤＭＳフィルタ（デュアルモードＳＡＷ Dual Mode SAWまたはダブルモードＳＡＷ Double Mode SAW）として実現することも可能である。この場合、シングルエンデッド／バランスドＤＭＳフィルタ Single ended/balanced DMS Filter として実現することもでき、したがって集積されたＢＡＬＵＮ（Balanced/Unbalanced）機能をもたせることもできる。さらにＤＭＳフィルタをラダー型ＳＡＷフィルタと同じ基板上に実装することができるが、これとは別個の基板上に実装することも可能である。これまで本発明についていくつかの実施形態のみを参照しながら説明してきたが、本発明はそれらの実施形態に限定されるものではない。たとえば直列インピーダンス素子および並列インピーダンス素子の個数、配置ならびにカスケード接続を任意に変えることができる。さらにフィンガ数や開口部ならびに１つの分岐（並列分岐または直列分岐）におけるインピーダンス素子全体にわたるフィンガ周期の分散について、同様の変更を行うことができる。
【００４８】
本発明による帯域阻止フィルタは、たとえば移動通信における将来の端末機器での使用に適しており、その目的は、ディジタルテレビジョン標準ＤＶＢＨ向けに設計されたアンテナをこれと近いＧＳＭ８００標準のＴＸバンドから分離することであり、もしくはこのＴＸバンドからの妨害信号に対しテレビジョン信号を保護することにある。さらに本発明による帯域阻止フィルタをディジタルテレビジョン標準ＤＶＢ−Ｔ向けの受信機に組み込むことができ、その目的はそこにおいてＧＳＭ移動無線機器のＴＸバンドをフィルタリングして取り除くことである。
【図面の簡単な説明】
【００４９】
【図１】整合素子を備えた帯域阻止フィルタの等価回路図
【図２】図１に示したフィルタの金属化構造を示す図
【図３】図１に示した帯域阻止フィルタに関する別の金属化構造を示す図
【図４】誘導性および容量性の整合素子を備えた別の帯域阻止フィルタの等価回路図
【図５】基板上で実現された容量性整合素子を備えたフィルタの金属化構造を示す図
【図６】カスケード接続されたインタデジタル型変換器ないしは交差指型変換器を示す図
【図７】図１に示したフィルタの通過特性曲線を示す図
【図８Ａ】帯域阻止フィルタの第１の並列共振器における局所的な出力分布を示す図
【図８Ｂ】第１の並列共振器における最大出力密度を示す図
【図９Ａ】公知の帯域阻止フィルタの第１の並列共振器における周波数に対して最大出力密度を示す図
【図９Ｂ】同じ共振器における局所的な出力分布について示す図
【図１０Ａ】図３による帯域阻止フィルタにおける第１の並列インピーダンス素子の最大出力密度を示す図
【図１０Ｂ】同じ並列インピーダンス素子における局所的な電力分布を示す図
【図１１】帯域阻止フィルタと帯域通過フィルタとの結線を等価回路図として示す図
【図１２】図１１に示した装置構成の通過特性曲線を示す図
【符号の説明】
【００５０】
ＢＳＦ  帯域阻止フィルタ
ＢＰＦ  帯域通過フィルタ
ＲＳ  直列インピーダンス素子たとえば直列共振器
ＲＰ  並列インピーダンス素子たとえば並列変換器または並列共振器
ＡＥＩ，ＡＥＣ  整合素子
ＡＥＩ  並列インダクタンス
ＡＥＣ  並列キャパシタンス
Ｐ  フィンガ間隔＝フィンガ周期
ＴＷ  （カスケード接続された）部分変換器
ＩＮ  入力側
ＯＵＴ  出力側
ＡＰ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【国際調査報告】
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