(57)【要約】  半導体装置の構造及び方法が提供される。デバイス（２０）は、とりわけ（ｉ）基板電流注入を減らすため、（ｉｉ）オン抵抗を減らすため、及び／又は（ｉｉｉ）基板への熱インピーダンスを減らすために、デバイスの表面から本体内に延び、かつ濃密ドープ多結晶半導体により充填されたトレンチ（５８）を含む。隔離型ＬＤＭＯＳでは、側方隔離壁（３２）（ソースに結合される）と埋め込み層（２４）との間の抵抗が低下し、基板注入電流が低減される。横形デバイスのドレイン又は縦形デバイスのコレクタに設けられる場合、ポリ充填トレンチは、ドレイン領域又はコレクタ領域を効果的に大きくするため、オン抵抗を下げる。酸化物隔離層上に形成されるデバイスでは、ポリ充填トレンチにより、望ましくはこの隔離層を貫通し、活性領域から基板への熱伝導が向上する。ポリ充填トレンチは、エッチング及び再充填により形成されると都合が良い。有効な面積の節約も得られる。
2009506535.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
トランジスタを形成すべく動作可能に連結されたソース領域、ドレイン領域及びゲート領域と、
前記トランジスタの少なくとも一部の下方に設けられ、前記ソース領域と同じ導電型である埋め込み層と、
前記埋め込み層の一部の上方に設けられ、前記ソース、ドレイン及びゲートの領域から分離され、かつ前記ソースと同じ導電型の密閉隔離領域と、
前記密閉隔離領域の一部を通って前記埋め込み層から延び、かつ前記ソース領域に電気的に接続されるポリ充填トレンチと
を備える半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ポリ充填トレンチは前記ソースと同じ導電型を有している半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ソース、ドレイン及びゲートは横形トラジスタを形成する半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ソース、ドレイン及びゲートはＬＤＭＯＳトランジスタを形成する半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ソース、ドレイン及びゲートはＩＬＤＭＯＳトランジスタを形成する半導体装置。
【請求項６】
半導体装置であって、
前記装置に形成される第一導電型の第一領域と、
前記第一領域の下方に設けられ、前記第一領域から分離され、かつ第二の反対導電型の第二領域と、
前記第一領域から前記第二領域に延びる前記第一導電型のポリ充填トレンチと
を備える半導体装置。
【請求項７】
請求項６記載の半導体装置は、更に、
前記第一及び第二の領域間に設けられ、かつ前記ポリ充填トレンチに電気的に接続される前記第一導電型の埋め込み層を備える半導体装置。
【請求項８】
請求項６記載の半導体装置は、更に、
前記ポリ充填トレンチによって貫通されるとともに、前記第一及び第二の領域間に設けられた酸化物隔離層を備える半導体装置。
【請求項９】
請求項８記載の半導体装置は、更に、
前記第一領域と前記酸化物隔離層との間に設けられ、かつ前記ポリ充填トレンチに電気的に接続される前記第一導電型の埋め込み層を備える半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記第一領域はドレイン領域であり、前記第二領域は前記デバイスの基板である半導体装置。
【請求項１１】
請求項６記載の半導体装置において、
前記第一領域はコレクタ領域であり、前記第二領域は前記装置の基板である半導体装置。
【請求項１２】
請求項６記載の半導体装置は、更に、
前記第二領域の上方であって、前記第一領域の下方に設けられ、かつそれらの領域から分離される前記第一導電型の埋め込み層と、
前記第一領域及び前記ポリ充填トレンチから横方向に分離され、かつ実質的に前記装置の外面から第三領域に延びる前記第二導電型の第三領域と
を備える半導体装置。
【請求項１３】
半導体装置であって、
第一面を有する第一導電型の基板と、
前記第一面上の前記第一導電型又は第二の反対導電型であって、前記第一面と対向する第二面を有する半導体層と、
前記半導体層の前記導電型と反対の導電型の多結晶半導体により充填され、かつ実質的に前記第二面から前記半導体層を通って少なくとも前記第一面に延びるトレンチと
を備える半導体装置。
【請求項１４】
請求項１３記載の半導体装置は、更に、
前記第一面と前記半導体層との間に酸化物隔離層を備える半導体装置。
【請求項１５】
請求項１４記載の半導体装置は、更に、
前記第一面と前記半導体層との間に、前記半導体層の前記導電型と反対の導電型の埋め込み層を備える半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記トレンチは、実質的に前記埋め込み層と前記酸化物隔離層とを通って延びる半導体装置。
【請求項１７】
半導体装置を形成する方法であって、
第一外面を有する半導体基板を提供するステップと、
前記第一外面上に一又は複数の半導体層を形成するステップであって、一又は複数の前記半導体層のうちの最外層は第二外面を有するステップと、
前記第二外面から前記第一面に延びる一又は複数のトレンチをエッチングするステップと、
多結晶半導体により一又は複数の前記トレンチを充填するステップと
を備える方法。
【請求項１８】
請求項１７記載の方法は、更に、
前記形成ステップと充填ステップとの間に、前記第二面上に研磨停止層を提供するステップを備える方法。
【請求項１９】
請求項１８記載の方法において、
前記充填ステップは、
前記トレンチを充填するのに十分な厚さにまで前記研磨停止層上に多結晶半導体を蒸着するステップと、
前記研磨停止層の上方にある前記多結晶半導体を除去するステップと
を備える方法。
【請求項２０】
請求項１７記載の方法において、
前記提供ステップと形成ステップとは、
第一半導体基板を提供するステップと、
前記第一半導体基板上に酸化物層を形成するステップと、
前記第一半導体基板に結合される第二半導体を提供するステップと、
一又は複数の前記半導体層の前記第二外面を形成すべく前記第一半導体基板の一部を除去するステップと
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、より具体的には、多結晶半導体で充填された一又は複数のトレンチを用いた半導体装置に関する。
【背景技術】
【０００２】
半導体（ＳＣ）装置は、幾つかの周知の制限に悩まされている。その制限とは、装置の種類と動作条件とに依存する。そのような制限について、限定されない例として、オン抵抗、絶縁破壊電圧、熱放散能力、基板リーク電流、エネルギー処理能力、デバイス面積などがある。このような制限の多くは、横形及び縦形デバイスにおいて特に懸念される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、改良型の半導体装置、特に、実質的な出力や電圧又はその両方を取り扱わなければならない半導体装置への要求が存在し続けている。
【課題を解決するための手段】
【０００４】
従って、縦形及び横形デバイスのため改良された半導体装置を提供することが望まれる。横形デバイスの限定されない例として、ＬＤＭＯＳ、隔離型ＬＤＭＯＳ，ＲＥＳＵＲＦ・ＬＤＭＯＳ，二重型ＲＥＳＵＲＦ・ＬＤＭＯＳデバイスなどがある。更に改良されたデバイス構造及び方法は、例えば、セミコンダクタ・オン・インシュレータ（ＳＯＩ）型のデバイスなど、バルクＳＣ基板上に形成されたデバイス及び絶縁層上に形成されたデバイスに適用されることが望ましい。更に改良されたデバイス構造は、製造工程にほとんど変更を加える必要がないように、他の目的で既に利用されるプロセス技術を用いて得られることが望ましい。本発明の他の望ましい特性及び特徴は、添付の図面と先の技術分野及び背景とを併せて、以下の詳細な説明と添付の特許請求の範囲とから明らかにされる。
【０００５】
以下の詳細な説明は、性質上、例示にすぎず、本発明又は本発明の適用と用途の制限を意図するものではない。更に前述の技術分野、背景、簡単な要約又は、以下の詳細な説明に示される何れの明記又は暗黙の理論によっても制約されることを意図してはいない。
【０００６】
例示を簡単かつ明確にするため、図面は一般的な構造を例示し、周知の特徴及び技術の説明や詳細は、本発明を不必要に曖昧にならないように省略されているかもしれない。更に、図中の要素は必ずしも実寸に基づいて描かれていない。例えば、図中の要素や領域によっては、本発明の実施形態を理解し易くするため、他の要素又は領域に対して誇張されていることがある。
【０００７】
説明及び特許請求の範囲における「第１」、「第２」、「第３」、「第４」などがあれば、これらは類似の要素間を識別するために用いられ、必ずしも特定の順番又は時系列を述べるため用いられてはいない。そのように用いられる用語は、本明細書に記載される本発明の実施形態が、例えば、本明細書に例示されるか、或いはそれとは別に記載されるものとは異なる順番で動作できるように、適切な環境の下で置き換えられる。更に「備える」、「含む」、「有する」とその他のあらゆる変形も、要素の列挙を備えるプロセス、方法、物品、又は装置が必ずしもこれらの要素に限定されるのではなく、明白に列挙されていないか、又はこのようなプロセス、方法、物品、又は装置に固有の他の要素を含むように、非排他的な包含を網羅することを意図している。
【０００８】
説明及び特許請求の範囲において「左の」、「右の」、「内の」、「外に」、「前の」、「後ろへ」、「上へ」、「下へ」、「上端の」、「底部の」、「の上に」、「の下に」、「の上方に」、「の下方に」などがあれば、それらは説明を目的として用いられ、必ずしも、永久的な相対位置を記載するものではない。そのように用いられる用語は、本明細書に記載される本発明の実施形態が、例えば、本明細書に例示されるか、或いはそれとは別に記載されるものとは異なる方向で動作できるように、適切な環境の下で置き換えられる。本明細書に用いられる「接続」は、電気的又は非電気的に、直接的又は間接的に接続されることを指す。
【０００９】
説明の都合上、本発明は、シリコン半導体基板又はシリコンＳＯＩ基板上及び／又は基板内に製造されるＮ−チャネル横形デバイス及びＮＰＮ縦形デバイス用として記載されているが、これに制限されることを意図するものではなく、当業者にとって、本明細書により示唆される構造と原理とが、例えば、本明細書に示される様々な領域の導電型が反対のものに置き換えられ、同様に、他の型の半導体材料やデバイスにも置き換えられるＰ−チャネル横形とＰＮＰ縦形デバイスとに適用されることは明らかである。ポリシリコンは、本発明において用いられるトレンチの充填に好適であるが、本発明は、この選択の導体に限定されず、デバイス製造工程の他の面と適合する他の種類の材料（例えば、金属、他の半導体、半金属、及び／又はその組み合わせ）使用することもできる。従って、「ポリ充填」と「ポリシリコン充填」とは、シリコンに加えてそのような他の材料とそれらの組み合わせとを含むことを意図している。本発明を、以下の図面と併せて説明する。図中、類似の番号は、類似の要素を示している。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明に従う第１半導体装置２０−１の略側断面図であり、図２は、本発明に従う第２半導体装置２０−２の略側断面図である。デバイス２０−１と２０−２は、Ｎ隔離領域（Ｎ（ＩＳＯ））３０に設けられたポリ充填トレンチ５８を用いる。デバイス２０−１、２０−２（纏めて「２０」）は類似しているため同時に説明する。デバイス２０−２は、更に、Ｐ＋埋め込み層（Ｐ＋ＢＬ）２７を備えることによって、デバイス２０−１とは異なる。これは、本発明にとって必須ではない。デバイス２０は、隔離型ＬＤＭＯＳ（ＩＬＭＯＳ）デバイスとしての使用が意図されるＬＤＭＯＳデバイスである。デバイス２０はＰ半導体基板２２を備え、その上方には、Ｎ＋埋め込み層（Ｎ＋ＢＬ）２４が設けられている。外面５５を有するＰ（エピ）層２８は、Ｎ＋ＢＬ２４の上方に設けられている。層２８は、エピタキシャル蒸着によって形成されることが好ましい。Ｎ＋ＢＬ２４もまた、エピタキシャル蒸着によって形成されるか、又はイオン注入や他の適切なドープ操作によって形成される。エピタキシャル蒸着とイオン注入とは、デバイス２０における様々な層や領域を形成するために好適であるが、それらは必須ではなく、あらゆる有用なプロセス技術を用いることができる。デバイス２０は、好ましくは絶縁酸化物からなる円周（例えば誘電体）隔離壁３２によって、隣接するデバイス又は半導体領域から横方向に分離されるが、他の隔離配置を使用することもできる。隔離壁３２は、表面５５から基板２２に延びると都合よい。Ｎ（ＩＳＯ）領域又はウエル３０は、隔離壁３２に隣接して（例えば、イオン注入によって）提供され、実質的には、表面５５からＰ（エピ）層２８を通ってＮ＋ＢＬ２４に延びている。Ｐ−ウエル３４及びＮ−ウエル３６は、Ｐ（エピ）層２８内に（例えばイオン注入によって）提供され、Ｎ＋ＢＬ２４に向かって延びるが、通常、Ｎ＋ＢＬ２４とは接触しない。デバイス２０−１において、Ｐ−領域２６は、Ｎ−ウエル３６とＮ＋ＢＬ２４との間に提供される。デバイス２０−２において、Ｐ−領域２６’及びＰ＋ＢＬ２７は共にＰ−ウエル３４及びＮ−ウエル３６の下方において延びており、これらの領域とＮ＋ＢＬ２４との間に提供される。結合部４４を有するＰ＋＋基部接触領域４３とソース結合部４６を有するＮ＋＋ソース領域４５とは、Ｐ−ウエル３４に提供される。領域４３，４５は共に短絡されているが、これは本発明にとって必須ではない。ドレイン結合部４２を有するＮ＋＋ドレイン領域４１は、Ｎ−ウエル３６に提供される。酸化物（又は他の誘電体）隔離領域４０−１，４０−２は表面５５に提供され、領域４０−１はＮ（ＩＳＯ）領域３０とＰ−ウエル３４との間に延び、領域４０−２はドレイン領域４１から僅かに分離されたＮ−ウエル又は領域３６内に設けられている。ゲート導体４９及びゲート結合部５０を載せた絶縁体４８は表面５５上に提供され、チャネル領域５１の上方をソース領域４５からＮ−ウエル３６の一部及び酸化物領域４０−２の部分を横切ってドレイン領域４１へと横方向に延びている。デバイス２０の動作中、電流５２はソース領域４５からドレイン領域４１へと実質的に横方向に流れる。Ｎ＋＋領域５３と結合部５４とは、Ｎ隔離領域（Ｎ（ＩＳＯ））３０と電気接触させるため、並びに、Ｎ（ＩＳＯ）３０を通ってＮ＋ＢＬ２４と電気接触させるために提供される。ＩＬＤＭＯＳデバイスにおいて、結合部５４を有するＮ＋＋領域５３は、結合部４６を有するソース領域４５に、例えば金属層結合部５６によって任意に結合されるが、任意の結合手段を用いることができる。結合部５６は有用であるが、必須ではない。本発明のデバイス２０は、Ｎ＋＋領域５３からＮ（ＩＳＯ）領域３０を通ってＮ＋ＢＬ２４内に延びる濃密ドープ（例えば約１Ｅ１９／ｃｃ以上）Ｎ＋ポリ充填トレンチ５８を含む。ポリ充填トレンチ５８はＰ基板２２に、又はＰ基板２２内に延びているが、これは必須ではない。ポリ充填トレンチ５８の機能は、特に、Ｎ＋ＢＬ２４との結合の直列抵抗を下げることである。
【００１１】
ポリ充填トレンチ５８を含むことの有益性をより理解し易くするためには、この領域を省略したデバイス２０の動作を考慮することが有用である。ポリ充填トレンチ５８がなければ、Ｎ＋ＢＬ２４との結合抵抗は、深いＮ（ＩＳＯ）領域３０を濃密ドープすることの実際の困難さのため、通常は、より高くなる。これによって、ドレイン４１が陰性になる場合、誘導切換え中、基板内において実質的に少数キャリアが注入される可能性がある。このような少数キャリアの注入は、高出力デバイスにおいて非常に大きくなり、回路動作に関する重大な問題を引きこす虞がある。デバイス電流が小さい場合、ソース領域４５とＮ（ＩＳＯ）領域３０との結合（例えば結合部５６によって）により、少数キャリアの注入が減少させられるか、或いは排除される。また、Ｎ（ＩＳＯ）領域３０は、各別にバイアスすることができる。しかし、デバイス電流が大きい場合、Ｎ＋ＢＬ２４からＮ（ＩＳＯ）領域３０を通過する電流は十分に大きく、この電流により生じるＮ（ＩＳＯ）領域３０及びＮ＋ＢＬ２４での電圧低下が、基板隔離ダイオード（例えば領域２４，２２）及び／又はＬＤＭＯＳデバイスに固有の領域２６，２４，２２により形成される副次発生ＰＮＰトランジスタ上で変換され、その結果、高い電力の消費が引き起こされる虞がある。この問題を防止するため、イオン注入Ｎ（ＩＳＯ）領域３０におけるドープを十分に増加させることは難しい。しかしながら、ポリ充填トレンチ５８の使用は、垂直抵抗を大きく低下させると共に、基板少数キャリアの注入問題を十分に防止することができる。これにより、デバイス特性を大きく向上させる。
【００１２】
デバイス２０における少数キャリア注入の軽減でのポリ充填トレンチ５８の効力は、図３に示すデータを考慮することにより理解される。図３は、図１の半導体装置の基板電流対ドレイン電流（両電流ともアンペア／マイクロメータのチャネル幅の単位で）のプロット６０を、ポリ充填トレンチ５８を有さない以外は実質的に類似したデバイスと比較して示す。線６２は、ポリ充填トレンチ５８を含む本発明のデバイスの結果を示し、線６４は、ポリ充填トレンチ５８を有さない以外はほぼ同一のデバイスの結果を示す。注目すべきは、ポリ充填トレンチ５８を含むデバイスにおいて生じる少数キャリアの注入が、ほぼ全てのドレイン電流レベルにおいてこの特徴を有さないデバイスよりもかなり低くなることである。
【００１３】
ポリ充填トレンチ５８を用いる本発明の別の利点は、デバイス面積を減らすことができる点である。これは、多くの半導体装置の製造コストがこの面積とほぼ関連していることから、非常に重大で、かつ考慮すべき点である。再び、図１〜図２を参照すれば、デバイス２０は、活性領域単位セル幅２１−１，２１−２（纏めて２１）をそれぞれ備える。他の単位セル（例えば鏡像化）は、通常、Ｎが１以上の活性デバイス領域が単一Ｎ（ＩＳＯ）領域３０及び隔離壁３２内に含まれるように、境界線２３−１，２３−２（纏めて２３）の右側に設けられる。例えば、逆注入モードの約３５ボルトでの動作と大電流（例えば約１〜１０アンペア（ａｍｐ））での取り扱いとを意図するポリ充填トレンチ５８を有さないＩＬＤＭＯＳデバイスにおいて、平均セル幅［（Ｎ×幅２１＋隔離幅）／Ｎ］は約２８．４マイクロメータである。これは、比較的広いＮ（ＩＳＯ）領域３０をＮ単位セルの周囲に設けなければならないためである。Ｎが小さい場合、例えばＮ＝１又はＮ＝２のとき、結合有効単位セル幅は大きくなる。これは、上記の少数キャリアの注入問題を最小限にすべく、抵抗を最小にするために必要とされる。対照的に、ポリ充填トレンチ５８を用いるデバイス２０によれば、Ｎ（ＩＳＯ）領域３０における直列抵抗の減少が、より（例えばＮ＞＞２）活性なデバイス単位セル２１に対し、結合有効セル幅を約８．４マイクロメータにまで小さくするため、同じ隔離領域内に設置されることを可能にする。これにより、７０％もの有効デバイス面積の減少が達成される。その結果、デバイスのサイズがかなり小さくなり、それに応じてコストが低減される。
【００１４】
図４〜図１０は、それぞれポリ充填トレンチ８６，９２，１１６を用いる本発明に従う第３型〜第９型の半導体装置７０，９０，１００の略側断面図である。図４〜図５のデバイス７０−１，７０−２（纏めて「７０」）は類似しているため同時に説明する。デバイス７０−２は、隔離層８８を含むことによって、デバイス７０−１とは異なる。層８８は、好ましくは、酸化ケイ素からなるが、他の絶縁誘電体を使用することもできる。説明の都合上、制限を意図せずに、層８８は「酸化物層」又は「酸化物隔離層」８８と称されるが、当然のことながら、本明細書において用いられる「酸化物」は他の絶縁誘電体材料を含む。隔離層８８は、酸化や蒸着又は他の有用な技術（例えばシリコン・オン・インシュレータ基板の製造に使用される従来技術など）によって形成することができる。デバイス７０はＰ基板２２を備える。デバイス７０−２において隔離層８８はＰ基板２２上に成長又は蒸着される。デバイス７０−１において隔離層８８は省略され、半導体層又は領域はＰ基板２２上に提供される。上面８５を有するＮ−ウエル８１はその内部に形成され、一般に、デバイス７０−１においてＰ基板２２に、デバイス７０−２において隔離層８８に延びる。図１〜図２のＰ−ウエル３４に類似したＰ−ウエル８４は、Ｎ−ウエル８１に形成され、デバイス７０−１において表面８５からＰ基板に延び、デバイス７０−２において隔離層８８に延びる。表面８５から基板２２に延びる誘電体（例えば酸化物）隔離壁３２は、デバイス７０の側方の隔離を提供する。図１〜図２において類似した同一領域に類似し、かつ類似機能を実行する結合部４４を有するＰ＋＋領域４３と結合部４６を有するＮ＋＋ソース領域４５はＰ−ウエル８４内に提供される。結合部７２を有するＮ＋＋ドレイン領域７１は、Ｐ−ウエル８４から分離されたＮ−ウエル領域８１内に提供される。図１〜図２における類似同一領域に類似する酸化物領域４０−２は、ドレイン領域７１とＰ−ウエル８４との間の表面８５に提供される。図１〜図２における類似同一要素に類似する上層のゲート電極４９を有するゲート誘電体４８と結合部５０とは、表面８５上に提供され、実質的にソース領域４５からチャネル領域８３を超え、Ｎ−ウエル８１と酸化物領域４０−２の一部とを横切ってドレイン領域７１にまで延びるが、通常は、ドレイン領域７１まで延びない。濃密ドープ（例えば１Ｅ１９／ｃｃ）Ｎ＋ポリ充填トレンチ８６−１，８６−２（纏めて「８６」）は、ドレイン領域７１からＮ−ウエル８１を通過して実質的にＰ基板２２に延びるか、又はＰ基板内に延びる。デバイス７０−２においては、酸化物隔離層８８を通って延びることによって、Ｐ基板２２に接触することが望ましい。通常の動作において、電流８７は、ソース４５からチャネル領域８３を通り、Ｎ−ウエル８１の介在部分を横切ってドレイン領域７１へと流れる。Ｎ＋ポリ充填トレンチ８６の存在によって、より低い抵抗で、かつより大きな有効ドレイン領域が提供されるため、デバイス７０のオン抵抗が大きく低下し、それによって、電流８７は、Ｎ−ウエル８１内により深く広がることができ、そうでなければ、Ｎ＋ポリ充填トレンチ８６の不在下において、ドレイン領域７１付近に生じる電流集中を防止することができる。デバイス７０−２のオン抵抗の低下に加え、Ｎ＋ポリ充填トレンチ８６−２は、デバイス７０−２の表面８５から基板２２への熱的結合を向上させる別の有用な機能を実行する。これは、デバイス７０−２において、酸化物隔離層８８が活性デバイス領域と基板との間にかなり高い熱インピーダンスを導入するためである。従って、ポリ充填トレンチ８６−２が層８８を貫通し、基板２２と直接熱接触させることによって、それ以外のＳＯＩ構造において得られるものよりもかなり低い熱インピーダンスが提供される。このことは大きな利点である。デバイス７０は、ポリ充填トレンチ８６を通って縦に走る面の周りに横方向に鏡映化されるが、これは必須でない。
【００１５】
次に、図６〜図７を参照すれば、図６〜図７のデバイス９０−１，９０−２（纏めて「９０」）は類似しているため同時に説明する。デバイス９０−２は、図４〜図５の隔離層８８に類似する隔離層８８’がデバイス９０−２に含まれることによって、デバイス９０−１とは異なる。先に言及したように、層８８などの層８８’は、好ましくは、酸化ケイ素からなるが、他の絶縁誘電体を使用することもできる。デバイス９０は全般的に図１のデバイス２０に類似しているため、同じ部材番号を用いて類似領域が同定され、図１と関連した類似領域の考察が参照文献によって本明細書に組み込まれている。図６〜図７のデバイス９０は、Ｎ＋ポリ充填トレンチ５８と、Ｎ（ＩＳＯ）領域３０をソース領域４５に結合する結合部５６とを備えていない。デバイス９０において、図４〜図５における類似同一領域に類似したＮ＋＋ドレイン領域７１と結合部７２とが、デバイス７０の表面８５に類似したデバイス９０の表面９５に提供される。図４〜図５のデバイス７０のような図６〜図７のデバイス９０は、ドレイン領域７１からＰ基板２２に延びるＮ＋ポリ充填トレンチ９２−１，９２−２（纏めて「９２」）を備える。デバイス９０−１において、Ｎ＋ポリ充填トレンチ９２−１は、好ましくは、Ｐ基板２２に延びるか、或いはＮ＋ＢＬ２４を通ってＰ基板２２に延びるものの、オーバーラップ量は、Ｎ＋ＢＬ２４の電気接触を良好にする限り、重大ではない。デバイス９０−２において、ポリ充填トレンチ９２−２は、図５のデバイス７０−２に関連して説明した同じ理由により、基板２２との熱伝導を向上させるため、酸化物隔離層８８’を通ってＰ基板に延びることが望ましい。Ｎドープ領域９４は、ポリ充填トレンチ９２から外方への拡散の結果としてＮ＋ポリ充填トレンチ９２の周囲に生成される。図４〜図５のデバイス７０に関連して既に説明したように、Ｎ＋ポリ充填トレンチ９２の存在は、ソース・ドレイン電流９６がＮ−ウエル３６内により深く広がるようにするため、ドレイン領域７１での電流集中を防止し、デバイス９０のオン抵抗を減らす。また、図５のデバイス７０−２に関連して説明したように、ポリ充填トレンチ９２−２の使用は、デバイス９０−２の活性領域から基板２２への熱インピーダンスを減らすが、これは非常に望ましい。デバイス９０は、ポリ充填トレンチ９２を通過する面の周りに横方向に鏡映化されるが、これは必須ではない。
【００１６】
図８〜図１０は、縦形二極性デバイス、例えばＮＰＮ縦形デバイス１００−１，１００−２，１００−３（纏めて「１００」）の性能を向上させるため使用するポリ充填トレンチを示す。デバイス１００−１，１００−２，１００−３は、（ａ）酸化物隔離層１２０（図５及び図７の層８８，８８’に類似）の存在又は不在と、（ｂ）ポリ充填トレンチ１１６−１，１１６−２，１１６−３（纏めて１１６）がデバイス１００内にどれだけ深く延びるかによって異なる。それらは全般的に類似するため、デバイス１００は同時に説明する。デバイス１００は、Ｐ基板１０２（図１〜図２と図４〜図７のＰ基板２２及び図１１〜図１３のＰ基板１５２に類似する）及びＮ＋ＢＬ１０４（Ｎ＋ＢＬ２４，１５６に類似する）を備える。デバイス１００−１において、Ｎ＋ＢＬ１０４はＰ基板１０２上に設けられ、デバイス１００−２と１００−３とにおいて、Ｎ＋ＢＬ１０４は酸化物隔離層１２０（層８８，８８’に類似する）上に設けられている。Ｐウエル１０６は、Ｎ＋ＢＬ１０４上に提供され、縦形ＮＰＮトランジスタ１００の基部領域として機能する。結合部１０９を有するＮ＋エミッタ領域１０８と結合部１１１とを備えたＰ＋基部接触領域１１０は、Ｐウエル１０６の表面１１７内に提供される。表面１１７からＮ＋ＢＬ１０４に延びる深いＮ−ウエル領域１１４が提供される。Ｎ−ウエル領域１１４は、上面１１７でその中に結合部１１３を有するＮ＋コレクタ接触領域１１２を備える。酸化物や他の誘電体領域１１９であると都合が良いが、コレクタ、基部とエミッタ領域１１２，１１０及び１０８を分離する表面１１７には本質的に提供されない。側方酸化物（又は他の誘電体）隔離壁１１８もまた、Ｎ−ウエル１１４に隣接して提供されることが好ましいが、これは必須ではない。Ｎ−ウエル１１４を通ってコレクタ接触部１１２から少なくともＮ＋ＢＬ１０４に延びるＮ＋ポリ充填トレンチ１１６−１，１１６−２，１１６−３（纏めて１１６）が提供される。デバイス１００−１において、Ｎ＋ポリ充填トレンチ１１６−１は、Ｎ＋ＢＬ１０４を通って基板１０２に延びることが望ましいが、必須ではない。基板１０２と反対の導電型であるため、その間に形成されるＰＮ接合によってＰ基板１０２から電気的に隔離されるか、又はＮ＋ＢＬ１０４とＰ基板１０２との間に形成されるＰＮ接合によって基板１０２にまで達することはない。デバイス１００−２において、Ｎ＋ポリ充填トレンチ１１６−２は、Ｎ＋ＢＬ１０４を通って酸化物隔離層１２０に延びることが望ましいが、必須ではない。デバイス１００−３において、Ｎ＋ポリ充填トレンチ１１６−３は、酸化物隔離層１２０を通って延び、基板１０２と熱的に接触する。酸化物隔離層１２０が存在する場合、ポリ充填トレンチ１１６−３が酸化物隔離層１２０を通って基板１０２に延びる図１０の配置は、デバイス１００−３に与える熱インピーダンスがより低いことから好適である。図８〜図１０のデバイスは縦形ＮＰＮの場合について記載したが、当業者にとって、本発明において示唆される思想について様々なデバイス領域の導電型が適当に変化するＰＮＰデバイスと等しく良好に適用されることは明らかである。更に別のデバイス活性領域は、同じ隔離タブで境界線１０３−１，１０３−２及び１０３−３（纏めて１０３）を超えて形成することができるが、これは必須ではない。例えば、デバイス１００はエミッタ領域１０８を通って縦に走る面の周りに横方向に鏡映化されるが、必須ではない。
【００１７】
図１１〜図１３は、主にデバイスの温度感受性領域の熱除去を向上させるために使用するポリ充填トレンチを示す更に別の型の半導体装置１５０−１，１５０−２，１５０−３（纏めて「１５０」）の略側断面図である。説明の都合上、通常の活性デバイス領域は図１１〜図１３から省略される。図１１〜図１３は、埋め込み層（層１５６）や酸化物隔離層（層１６６）や両層（１５６’及び１６６’）の何れを含むかによって異なる。デバイス１５０は、それ以外は類似しているため同時に説明する。デバイス１５０は、図１〜図２、図６〜図７及び図８〜図１０の基板２２，１０２に類似するＰ基板１５２を備える。図１１のデバイス１５０−１において、図１〜図２及び図６〜図１０のＮ＋ＢＬ２４，１０４に類似するＮ＋ＢＬ１５６は、Ｐ基板１５２−１上に提供される。図１２のデバイス１５０−２において、図５及び図７の層８８，８８’及び図９〜図１０の層１２０に類似する酸化物隔離層１６６は、基板１５２−２上に提供される。図１３のデバイス１５０−３において、Ｎ＋ＢＬ１５６’及び酸化物隔離層１６６’の両層が、図示されるように基板１５２−３上に提供される。Ｐエピ層１５８は、図１１のデバイス１５０−１においてＮ＋ＢＬ１５６上に提供され、図１２のデバイス１５０−２において酸化物隔離層１６６上に提供され、図１３のデバイス１５０−３においてＮ＋ＢＬ１５６’上に提供される。図１〜図２、図４〜図５、図６〜図７の壁３２に類似する、表面１６０からＰ基板１５２に延びる従来の側方誘導体隔離壁（表示なし）が提供されるが、これらは本発明にとって必須ではない。表面誘電体（例えば酸化物）領域１６２についてもデバイス１５０の表面１６０に提供されるが、必須ではない。基板１５２への熱伝導を向上させるため、介在層や領域１５６，１５８，１６６を通って表面１６０から基板１５２に延びるポリ充填トレンチ９９が提供される。Ｎドープ領域１５９は、Ｎ＋ポリ充填トレンチ９９の外方拡散のために形成されるが、これは必須ではない。ポリ充填トレンチ９９は、周囲領域から電気分離する酸化物ライニングを必要としないが、そのようなトレンチライナーは排除されないことに留意する。一般に、トレンチにおけるポリ充填の導電型は、必要とされる隣接領域のＰＮ接合隔離を提供するように選択される。前記は図１〜図２、図４〜図１０におけるポリ充填トレンチ５８，８６，９２，１１６に適用する。即ち誘電体ライナーは必要ないが、排除されない。
【００１８】
図１４は、埋め込み酸化物隔離層が使用されない本発明に用いられるポリ充填トレンチを形成する方法２００を示す様々な製造段階の半導体基板の一連の略側断面図２０２〜２１０である。方法２００は、酸化物隔離層を有さないデバイスのポリ充填トレンチ５８，８６−１，９２−１及びデバイス１５０−１の９９の何れかを提供すべく都合良く用いられるステップを示す。ポリ充填トレンチが関連する更に別の様々なデバイス領域の提供に必要とされる更に別のステップは、当分野においてよく理解されており、デバイス間で変更され得るため、本明細書においては省略する。方法２００は、基板２２，１０２，１５２に類似し、かつ上面２２１を有するＰ＋基板２２０が提供されるステップ２０２から開始される。ステップ２０４において、上面２２３を有し、かつ層２８，８１に類似した層２２２が表面２２１上に形成される。層２２２は、形成される特定のデバイスの必要性に応じてＮ型又はＰ型であり、面２２１に隣接して埋め込み層２４，１０４に類似した埋め込み層（表示なし）を含むことができる。埋め込み層を提供すべく有用なあらゆるドープ手段を用いてもよい。ステップ２０６において、半導体層２２２を通って基板２２０に延びるトレンチ２３２が、例えばマスキング及びエッチングによって形成される。トレンチ２３２の形成前又は形成後に、エッチング停止層及び／又は研磨停止層２３０は、半導体層２２２の表面２２３上及び／又は表面内に形成することができる。層２３０は、好ましくは、酸化ケイ素、窒化ケイ素又はその組み合わせからなり、表面２３１から過剰のポリを除去し易くするため、都合よく提供される。しかしながら、層２３０は必須ではない。ステップ２０８において、所望の伝導度及び導電型の多結晶半導体（例えばポリシリコン）は、図１〜図２、図４、図６、図８及び図１１のポリ充填トレンチ５８，８６，９２，９９に類似したポリ充填トレンチ２３６を形成するトレンチ２３２が確実に充填されるべく、十分な厚さで表面２３１上に蒸着される。ステップ２１０において、表面２３１の上方にある過剰ポリは、ポリ充填トレンチ２３６の面２３５が面２３１と略平面になるように、例えば、機械的研磨や化学エッチング又はそれらの組み合わせによって除去される。図１〜図２、図４、図６、図８及び図１１に示される様々な更に別の領域は、方法２００の中間のステップか、或いはステップ２１０後に形成することができ、それらは何れも、特定の型のデバイスに応じて最も都合のよいものが半導体層２２２内か、或いは半導体層上に形成される。半導体分野の専門家にとって、この方法は明らかである。当業者にとって明らかなように、ポリ充填トレンチ２３６の位置は、トレンチ２３２の位置を決定するために用いられるエッチングマスクによって決定される。
【００１９】
図１５は、埋め込み酸化物隔離層、即ちＳＯＩ構造が使用される本発明において用いるポリ充填トレンチの形成方法３００を示す様々な製造段階における半導体基板の一連の略側断面図３０２〜３０８である。方法３００は、酸化物隔離層を備えるデバイス１５０−２，１５０−３のポリ充填トレンチ８６−２，９２−２，９９の何れかと、デバイス１００−２、１００−３のトレンチ１１６−２，１１６−３とを提供すべく都合良く用いられるステップを示す。ポリ充填トレンチが関連する更に別の様々なデバイス領域の提供に必要な更に別のステップは、当分野においてよく理解されており、デバイス間で変更されるため、ここでは省略する。方法３００は、酸化物隔離層３２２とその上にＮ又はＰ層３２４を備えたＰ＋基板３２０が提供されるステップ３０２から開始される。基板３２０は、基板２２，１０２，１５２に類似する。酸化物隔離層３２２は、層８８，８８’、１２０，１６６及び１６６’に類似する。層３２４はＮ−ウエル８１を含む層、Ｐ（エピ）層２８、Ｐ−ウエル１０６を含む層及び層１５８に類似する。埋め込み層（表示なし）は、デバイスの必要性に応じて面３２３に隣接する層３２４内に提供することができる。有用なあらゆるドープ手段を用いることによって、そのような埋め込み層を提供することができる。ステップ３０２において、図示する構成を備えたウエハは市販されており、誘電体隔離とウエハ・ボンディングとを含む幾つかの周知の技術により製作することができる。上面３３１は、ラッピング技術や研磨技術又は他の周知の技術によって定めることができる。例えば、ステップ３０２において図示する構造は、最終的には層３２４になる単結晶ウエハ上に酸化物を形成することにより作製される。次に、基板３２０の形成に十分な厚さにまで、ポリを、酸化物層上において蒸着又は成長させる。次に、単結晶ウエハは、層３２４にとって望ましい厚さまでラップバッグされる。ポリ層は基板３２０になり、単結晶ウエハは、その間に酸化物隔離層３２２を備えた層３２４になる。ステップ３０２において、図示する構造を形成すべく当分野において、周知の他の技術もまた使用することができる。
【００２０】
ステップ３０４において、トレンチ３３２は、例えばマスキング及びエッチングによって、好ましくは、半導体層３２４及び隔離層３２２を通って基板３２０にまで延ばすことにより形成されるが、必須ではない。トレンチ３３２の形成前又は形成後、エッチング停止及び／又は研磨停止層３３０が半導体層３２４の面３３１上及び／又は面内に形成することができる。層３３０は、酸化ケイ素、窒化ケイ素又はそれらの組み合わせからなると都合が良く、面３３１から過剰のポリが除去され易いように提供されると都合が良い。しかし、層３３０は必須ではない。ステップ３０６において、所望の伝導度及び導電型の多結晶半導体（例えばポリシリコン）は、図５、図７、図９〜図１０及び図１２〜図１３のポリ充填トレンチ８６−２，９２−２，９９及び１１６−２，１６６−３に類似するポリ充填トレンチ３３６を形成するため、トレンチ３３２が確実に充填されるように表面３３１上に十分な厚さに蒸着される。ステップ３０８において、面３３１の上方にある過剰のポリは、ポリ充填トレンチ３３６の面３３５が面３３１とほぼ平面となるように、例えば機械的研磨や化学エッチング又はそれらの組み合わせによって除去される。図５、図７、図９〜図１０と図１２〜図１３に示す様々な更に別の領域は、方法３００の中間の段階時又はステップ３０８後に形成されるが、それらは何れも特定の型のデバイスに応じて最も都合の良いものが半導体層３２４内又は半導体層上に形成される。半導体分野の専門家にとって、この方法は明らかになる。当業者にも明らかなように、ポリ充填トレンチ３３６の位置は、トレンチ３３２の位置を定めるために用いられるエッチマスクによって決定される。
【００２１】
第一実施形態に従う半導体装置は、トランジスタを形成すべく動作可能に連結されたソース領域、ドレイン領域及びゲート領域と、トランジスタの少なくとも一部の下層に設けられ、ソース領域と同じ導電型である埋め込み層と、埋め込み層の一部の上方に設けられ、ソース、ドレイン及びゲート領域から分離され、かつソース領域と同じ導電型の密閉隔離領域と、埋め込み層から密閉隔離領域の一部を通って延び、かつソース領域に電気的に接続されるポリ充填トレンチとを備える。更に別の実施形態によれば、ポリ充填トレンチはソースと同じ導電型を有している。更に別の実施形態によれば、ソース、ドレイン及びゲートは横形トランジスタを形成する。更に別の実施形態によれば、ソース、ドレイン及びゲートはＬＤＭＯＳトランジスタを形成する。更に別の実施形態によれば、ソース、ドレイン及びゲートはＩＬＤＭＯＳトランジスタを形成する。
【００２２】
第二実施形態に従う半導体装置は、装置に形成される第一導電型の第一領域と、第一領域の下方に設けられ、第１領域から分離され、かつ第二の反対導電型の第二領域と、第一領域から第二領域に延びる第一導電型のポリ充填トレンチとを備える。更に別の実施形態によれば、装置は、更に、第一及び第二の領域間に設けられる第一導電型の埋め込み層を備え、埋め込み層はポリ充填トレンチに電気的に接続される。更に別の実施形態によれば、装置は、更に、ポリ充填トレンチによって貫通されるとともに、第一及び第二の領域間に設けられた酸化物隔離層を備える。更に別の実施形態によれば、装置は、更に、第一領域と酸化物隔離領域との間に設けられ、かつポリ充填トレンチに電気的に接続される第一導電型の埋め込み層を備える。更に別の実施形態によれば、第一領域はドレイン領域であり、第二領域はデバイスの基板である。更に別の実施形態によれば、第一領域はコレクタ領域であり、第二領域はデバイスの基板である。更に別の実施形態によれば、装置は、更に、第二領域の上方であって第一領域の下方に設けられ、かつそれらの領域から分離された第一導電型の埋め込み層と、第一領域及びポリ充填トレンチから側方に分離され、かつ実質的に装置の外面から第三領域に延びる第二導電型の第三領域とを備える。
【００２３】
第二実施形態に従う半導体デバイスは、第一面を有する第一導電型の基板と、第一面上に第一導電型又は第二の反対導電型であって、第一面と対向する第二面を有する半導体層と、半導体層の導電型と反対の導電型の多結晶半導体により充填され、かつ実質的に第二面から半導体層を通って少なくとも第一面に延びるトレンチとを備える。更に別の実施形態によれば、装置は、更に、第一面と半導体層との間に酸化物隔離層を備える。更に別の実施形態によれば、トレンチは、実質的に埋め込み層と酸化物隔離層とを通って延びる。
【００２４】
一実施形態に従う半導体装置を形成する方法は、第一外面を有する半導体基板を提供するステップと、第一外面上に一又は複数の半導体層を形成することであって、一又は複数の半導体層のうちの最外層は第二外面を有するステップと、第二外面から第一面に延びる一又は複数のトレンチをエッチングするステップと、一又は複数のトレンチを多結晶半導体で充填するステップとを備える。更に別の実施形態によれば、その方法は、更に、形成ステップと充填ステップとの間に、第二面上に研磨停止層を提供するステップを備える。更に別の実施形態によれば、充填ステップは、トレンチを充填するのに十分な厚さにまで研磨停止層上に多結晶半導体を蒸着するステップと、研磨停止層の上方にある多結晶半導体を除去するステップとを備える。更に別の実施形態によれば、提供ステップと形成ステップとは、第一半導体基板を提供するステップと、第一半導体基板上に酸化物層を形成するステップと、第一半導体基板に結合される第二半導体を提供するステップと、一又は複数の半導体層の第二外面を形成すべく、第一半導体基板の一部を除去するステップとを備える。
【００２５】
少なくとも一つの実施形態を先の詳細な説明に示しているが、当然のことながら、莫大な数の変形例が存在する。例えば、本明細書に記載の様々なデバイスは、特定のデバイスを構成するために用いられる様々なＰ型及びＮ型の領域に関連してＮ＋ポリ充填トレンチを用いると示されているが、これらの例は制限を意図するものではなく、特定のＮ型又はＰ型を使用することは説明の都合上にすぎない。当業者にとって、本明細書に示唆される思想が、同様に、このようなポリ充填トレンチが用いられる他の層及び領域の適切な修飾と一体になってＰ＋ポリ充填トレンチに適用することは明らかである。従って、ポリ充填トレンチと様々な他のデバイス領域をＮ又はＰの何れかにできる「第一」導電型を有するものとして、更に他のデバイス領域をＰ又はＮの何れかにできる「第二」の反対導電型を有するものとして記載することは適切である。また、当然なことながら、一又は複数の実施形態は例示にすぎなく、本発明の範囲、適応性又は構成を制限するものではなく、ポリ充填トレンチと他のデバイス領域とにおいてＰはＮに置換でき、ＮはＰに置換できる。むしろ、先の詳細な説明は、当業者に、一又は複数の実施形態を実施するための有用な指針を提供する。当然のことながら、様々な変更は、添付の特許請求の範囲とその法的均等物に示される本発明の範囲から逸脱することなく、要素の機能と配置とにおいて行うことができる。
【図面の簡単な説明】
【００２６】
【図１】ポリ充填トレンチを用いる本発明に従う第１型半導体装置の略側断面図。
【図２】ポリ充填トレンチを用いる本発明に従う第２型半導体装置の略側断面図。
【図３】図１に提供されたポリ充填トレンチを有さない以外は実質的に類似したデバイスと比較した図１の半導体装置の基板電流対ドレイン電流のプロット。
【図４】ポリ充填トレンチを用いる本発明に従う第３型半導体装置の略側断面図。
【図５】ポリ充填トレンチを用いる本発明に従う第４型半導体装置の略側断面図。
【図６】ポリ充填トレンチを用いる本発明に従う第５型半導体装置の略側断面図。
【図７】ポリ充填トレンチを用いる本発明に従う第６型半導体装置の略側断面図。
【図８】ポリ充填トレンチを用いる本発明に従う第７型半導体装置の略側断面図。
【図９】ポリ充填トレンチを用いる本発明に従う第８型半導体装置の略側断面図。
【図１０】ポリ充填トレンチを用いる本発明に従う第９型半導体装置の略側断面図。
【図１１】デバイスの温度感受性領域からの熱除去を向上させるため用いるポリ充填トレンチを示す更に別の型の半導体装置の略側断面図。
【図１２】デバイスの温度感受性領域からの熱除去を向上させるため用いるポリ充填トレンチを示す更に別の型の半導体装置の略側断面図。
【図１３】デバイスの温度感受性領域からの熱除去を向上させるため用いるポリ充填トレンチを示す更に別の型の半導体装置の略側断面図。
【図１４】本発明のポリ充填トレンチを形成する方法を示す様々な製造段階中の半導体基板の略側断面図。
【図１５】本発明のポリ充填トレンチを形成する方法を示す様々な製造段階中の半導体基板の略側断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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