(57)【要約】  メモリアレイ（１５０）は複数のメモリバンク（Ｂ）を含み、各々が複数のセクタ（Ｓ）および複数のセクタ復号器を有し、各セクタ復号器はセクタ（Ｓ）に動作可能に関連付けられる。第１の複数の線が第１の信号を与え、第２の複数の線が第２の信号を与える。第１の信号を受けるため、および第１の単一の線によってメモリバンク（Ｂ）のセクタ復号器に第１のアドレス信号を与えるために、第１の復号器装置が第１の複数の線に動作可能に関連付けられる。第２の信号を受けるため、および第２の単一の線によってメモリバンク（Ｂ）のセクタ復号器に第２のアドレス信号を与えるために、第２の復号器装置が第２の複数の線に動作可能に関連付けられる。
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【特許請求の範囲】
【請求項１】
メモリアレイ（１５０）であって、
複数のメモリバンク（Ｂ）を備え、各々が複数のセクタ（Ｓ）および複数のセクタ復号器を備え、各セクタ復号器はセクタ（Ｓ）に動作可能に関連付けられ、前記メモリアレイはさらに
信号を与えるための複数の線と、
前記複数の線の線の数よりも少ない多数の線によって前記信号を受けセクタ復号器にアドレス信号を与えるために、前記複数の線に動作可能に関連付けられた装置とを備える、メモリアレイ。
【請求項２】
前記アドレス信号は単一の線によって前記セクタ復号器（Ｓ）に与えられる、請求項１に記載のメモリアレイ（１５０）。
【請求項３】
前記複数の線は前記複数のメモリバンク（Ｂ）の領域の外側にある、請求項１に記載のメモリアレイ（１５０）。
【請求項４】
単一の線は前記複数のメモリバンク（Ｂ）の前記領域内に延在する、請求項３に記載のメモリアレイ（１５０）。
【請求項５】
各メモリバンク（Ｂ）の前記セクタ（Ｓ）は列状に配置され、前記列は並列関係にあり、
前記単一の線は、各列にほぼ垂直に前記複数のメモリバンク（Ｂ）の前記領域内に延在する、請求項４に記載のメモリアレイ（１５０）。
【請求項６】
メモリアレイ（１５０）であって、
複数のメモリバンク（Ｂ）を備え、各々が複数のセクタ（Ｓ）および複数のセクタ復号器を備え、各セクタ復号器はセクタ（Ｓ）に動作可能に関連付けられ、前記メモリアレイはさらに
第１の信号を与えるための第１の複数の線と、
第２の信号を与えるための第２の複数の線と、
前記第１の信号を受けるため、および第１の単一の線によってメモリバンク（Ｂ）のセクタ復号器に第１のアドレス信号を与えるために、前記第１の複数の線に動作可能に関連付けられた第１の装置と、
前記第２の信号を受けるため、および第２の単一の線によってメモリバンク（Ｂ）のセクタ復号器に第２のアドレス信号を与えるために、前記第２の複数の線に動作可能に関連付けられた第２の装置とを含む、メモリアレイ。
【請求項７】
前記第１および第２の複数の線は前記複数のメモリバンク（Ｂ）の領域の外側にある、請求項６に記載のメモリアレイ。
【請求項８】
前記第１および第２の複数の線の線は並列である、請求項７に記載のメモリアレイ。
【請求項９】
前記第１および第２の単一の線は前記複数のメモリバンク（Ｂ）の前記領域内に延在する、請求項７に記載のメモリアレイ。
【請求項１０】
各メモリバンクの前記セクタ（Ｓ）は列状に配置され、前記列は並列関係にあり、
前記第１および第２の単一の線は、各列にほぼ垂直に前記複数のメモリバンク（Ｂ）の前記領域内に延在する、請求項９に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
１．技術分野
この発明は一般にメモリアレイに関し、より特定的には、そのようなアレイにおけるセクタ復号化に関する。
【背景技術】
【０００２】
２．背景技術
図１は先行技術のフラッシュメモリアレイ５０を図示する。このメモリアレイ５０は複数のメモリバンク（多数のメモリバンクのうちバンクＢＡおよびＢＢが示される）を含む。各メモリバンクは、一列に配置された複数のセクタを含む。たとえばメモリバンクＢＡは一列に配置されたセクタＳＡ１〜ＳＡ８を含み、メモリバンクＢＢは一列に配置されたセクタＳＢ１〜ＳＢ８を含む、などである。これらのセクタの列は図１に図示されるように並列関係にある。各セクタは示されるようにセクタ復号器と動作可能に関連付けられる。たとえば、メモリバンクＢＡでは、セクタ復号器ＳＡ１ＤがセクタＳＡ１に動作可能に関連付けられる、などである一方、メモリバンクＢＢでは、セクタ復号器ＳＢ１ＤがセクタＳＢ１に動作可能に関連付けられる、などである。
【０００３】
アレイ５０の底部には複数の読出アドレス線Ｒ（線Ｒ１、Ｒ２、Ｒ３を含む）および複数の書込アドレス線Ｗ（線Ｗ１、Ｗ２、Ｗ３を含む）がある。読出アドレス線Ｒ１、Ｒ２、Ｒ３はそれぞれ線Ｒ１Ａ、Ｒ２Ａ、Ｒ３Ａ（複数の線ＲＡを構成する）と通信し、線Ｒ１Ａ、Ｒ２Ａ、Ｒ３Ａは次にセクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々と通信する。読出アドレス線Ｒ１、Ｒ２、Ｒ３はそれぞれ線Ｒ１Ｂ、Ｒ２Ｂ、Ｒ３Ｂ（複数の線ＲＢを構成する）とも通信し、線Ｒ１Ａ、Ｒ２Ａ、Ｒ３Ａは次にセクタ復号器ＳＢ１Ｄ〜ＳＢ８Ｄの各々と通信する。書込アドレス線Ｗ１、Ｗ２、Ｗ３はそれぞれ線Ｗ１Ａ、Ｗ２Ａ、Ｗ３Ａ（複数の線ＷＡを構成する）と通信し、線Ｗ１Ａ、Ｗ２Ａ、Ｗ３Ａは次にセクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々と通信する。書込アドレス線Ｗ１、Ｗ２、Ｗ３はそれぞれ線Ｗ１Ｂ、Ｗ２Ｂ、Ｗ３Ｂ（複数の線ＷＢを構成する）とも通信し、線Ｗ１Ａ、Ｗ２Ａ、Ｗ３Ａは次にセクタ復号器ＳＢ１Ｄ〜ＳＢ８Ｄの各々と通信する。また、特定的なメモリバンクを選択するための選択復号器が含まれる。図示されるように、選択復号器ＢＡＤからは、セクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々と通信する線ＷＳＥＬＡ、ＲＳＥＬＡが延在しており、選択ＢＢＤからは、セクタ復号器ＳＢ１Ｄ〜ＳＢ８Ｄの各々と通信する線ＷＳＥＬＢ、ＲＳＥＬＢが延在している、などである。
【０００４】
この実施例は各バンク内に８個のセクタ、ならびに３本の読出アドレス線Ｒ１、Ｒ２、Ｒ３（８個のデジタルアドレスを与えることが可能）および３本の書込アドレス線Ｗ１、Ｗ２、Ｗ３（８個のデジタルアドレスを与えることが可能）を図示しているが、これらの数は例示のために選択されるに過ぎず、たとえば、各バンクは８個よりも多いセクタを含んでもよく、たとえば４本の読出アドレス線（１６個のデジタルアドレスを与えるため）および４本の書込アドレス線（１６個のデジタルアドレスを与えるため）と関連付けられることになる１６個のセクタを含んでもよいことが理解されるであろう。
【０００５】
選択復号器ＢＡＤ、ＢＢＤの各々は構成が同じであり、選択復号器ＢＡＤが図２に図示される。バンクを選択する際、選択すべきバンク、たとえばバンクＢＡのＮＡＮＤゲート１００に外部アドレスＥＡが与えられる。ＮＡＮＤゲート１００からの信号はインバータ１０２によって反転され、その出力がＮチャネルトランジスタ１０４のゲートおよびＮＡＮＤゲート１０６の入力に与えられる。トランジスタ１０４はＮチャネルトランジスタ１
０８およびＰチャネルトランジスタ１０９と直列であり、トランジスタ１０９はＶCCに接続され、トランジスタ１０４は接地されている。トランジスタ１０８、１１０の間のノードＡはラッチ１１２に、およびＮＡＮＤゲート１０６の入力にも接続される。トランジスタ１０８のゲートへの信号がローであり、トランジスタ１０９のゲートへの信号ＲＳＴＢがローである場合、ＮＡＮＤゲート１００へのアドレス信号によってＮＡＮＤゲート１００からロー出力が与えられ、これはハイ出力に反転されてトランジスタ１０４のゲートおよびＮＡＮＤゲート１０６の入力に印加される。ノードＡはハイであるため、ラッチ１１２の線ＷＳＥＬＡ上の出力はローになる。同時に、ノードＡはＮＡＮＤゲート１０６にハイ信号を与えてＮＡＮＤゲート１０６からロー出力を与え、これはインバータ１１４によって反転されて線ＲＳＥＬＡ上にハイ出力を与える。線ＷＳＥＬＡがハイで線ＲＳＥＬＡがローとなるようにこれらの出力を反転するには、入力信号ＲＳＴＢをハイで取り入れつつトランジスタ１０８のゲートへの入力をパルス化してノードＡをローに駆動することで、線ＷＳＥＬＡがハイになり線ＲＳＥＬＡがローになる。線ＷＳＥＬＡ、ＲＳＥＬＡ上の信号の各々は選択復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々に与えられ、線ＷＳＥＬＢ、ＲＳＥＬＢ上の信号の各々は選択復号器ＳＢ１Ｄ、ＳＢ８Ｄの各々に与えられる、などである。選択復号器ＳＡ１Ｄ〜ＳＡ８Ｄ、ＳＢ１Ｄ〜ＳＢ８Ｄは同様の構成であり、図４および図５を参照して説明される。
【０００６】
図３は、線ＲＳＥＬＡがハイで線ＷＳＥＬＡがローの場合の図１のアレイ５０を図示しており、バンクＢＡを選択し、セクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々に読出選択信号を与えている（「書込」という用語は書込および消去を含み得ると理解される）。一方で、線Ｒ１、Ｒ２、Ｒ３上の信号（読出アドレス）はそれぞれ１１１として与えられる一方、線Ｗ１、Ｗ２、Ｗ３上の信号（書込アドレス）はそれぞれ０００として与えられる。選択復号器ＳＡ８Ｄは、並列のＡＮＤゲート８１２０およびＡＮＤゲート８１２２を含む。線ＲＳＥＬＡ、Ｒ１Ａ、Ｒ２ＡおよびＲ３ＡはＡＮＤゲート８１２０に入力信号を与える一方、線ＷＳＥＬＡ、Ｗ１Ａ、Ｗ２ＡおよびＷ３ＡはＡＮＤゲート８１２２に入力信号を与える。ＡＮＤゲート８１２０、８１２２の出力は入力としてＮＯＲゲート８１２４に与えられ、その出力は次にインバータ８１２６に与えられる。インバータ８１２６からの出力はセクタＳＡ８に与えられる。この例では、図４にも図示されるように、線ＲＳＥＬＡ、Ｒ１Ａ、Ｒ２ＡおよびＲ３Ａはハイであり、ＡＮＤゲート８１２０からハイ出力を与える一方、線ＷＳＥＬＡ、Ｗ１Ａ、Ｗ２ＡおよびＷ３Ａはローであり、ＡＮＤゲート８１２２からロー出力を与える。これによってＮＯＲゲート８１２４からロー出力およびインバータ８１２６からハイ出力が与えられるので、セクタＳＡ８にハイ（読出アドレス）信号が与えられる。一方で、図５を参照して、線ＲＳＥＬＡ上のハイ信号がセクタ復号器ＳＡ７ＢのＡＮＤゲート７１２０に与えられる一方、線Ｒ１Ａ、Ｒ２Ａ上のハイ信号がＡＮＤゲート７１２０に与えられる。示されるように、線Ｒ３Ａ上の信号はインバータ７１２８によって反転され、インバータ７１２８からの出力がＡＮＤゲート７１２０に入力される。両ＡＮＤゲート７１２０、７１２２の出力がローなので、ＮＯＲゲート７１２４からの出力がハイでインバータ７１２６からの出力がローであるため、セクタＳＡ７に読出アドレス信号は与えられない。
【０００７】
図６は、線ＲＳＥＬＡがハイで線ＷＳＥＬＡがローの場合の図３のアレイを再び図示しており、バンクＢＡを選択し、セクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々に読出選択信号を与えている。一方で、線Ｒ１、Ｒ２、Ｒ３上の信号（読出アドレス）はそれぞれ１１０として与えられる一方、線Ｗ１、Ｗ２、Ｗ３上の信号（書込アドレス）はそれぞれ０００として与えられる。上述のように、線ＲＳＥＬＡ、Ｒ１Ａ、Ｒ２ＡおよびＲ３ＡはＡＮＤゲート８１２０に入力信号を与える一方、線ＷＳＥＬＡ、Ｗ１Ａ、Ｗ２ＡおよびＷ３ＡはＡＮＤゲート８１２０に入力信号を与える。この例では、図７にも図示されるように、線ＲＳＥＬＡ、Ｒ１ＡおよびＲ２Ａはハイである一方で線Ｒ３Ａはローであり、ＡＮＤゲート８１２０からロー出力を与える一方、線ＷＳＥＬＡ、Ｗ１Ａ、Ｗ２ＡおよびＷ３Ａはロー
であり、ＡＮＤゲート８１２２からロー出力を与える。これによってＮＯＲゲート８１２４からハイ出力およびインバータ８１２６からロー出力が与えられるので、セクタＳＡ８に読出アドレス信号は与えられない。一方で、図８を参照して、線ＲＳＥＬＡ上のハイ信号がセクタ復号器ＳＡ７ＢのＡＮＤゲート７１２０に与えられる一方、線Ｒ１Ａ、Ｒ２Ａ上のハイ信号がＡＮＤゲート７１２０に与えられる。線Ｒ３Ａ上のロー信号はインバータ７１２８によって反転され、インバータ７１２８からの出力がＡＮＤゲート７１２０に入力される。ＡＮＤゲート７１２０の出力がハイである一方でＡＮＤゲート７１２２の出力がローであるので、ＮＯＲゲート７１２４からの出力がローでインバータ７１２６からの出力がハイであるため、セクタＳＡ７に読出アドレス信号が与えられる。
【０００８】
読出または書込アドレス信号を与えられるのは１度に１つのセクタのみであるように、他のセクタ復号器は、適切に配置されたインバータ（インバータ７１２８と同様）を含むことが理解されるであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１、図３および図６を参照するとわかるように、複数の線ＲＡおよびＷＡ、ＲＢおよびＷＢなどは、セクタの隣接する列どうしの間のメモリバンクの領域内に延在および位置する（たとえば、複数の線ＲＡおよび複数の線ＷＡは、セクタＳＡ１〜ＳＡ８の列とセクタＳＢ１〜ＳＢ８の列との間に位置する）。これらの線は、セクタの隣接する列の各対の間にデバイス全体に亘って含まれて、最終的に製造されるダイのかなりの面積を占めるため、ダイの面積が大きくなる。よく理解されているように、所与の装置に対するダイのサイズの縮小は非常に望ましい。この問題は、列内のセクタの数が増えると大きくなる。たとえば、上で指摘したように、１６セクタの列であれば、この例で示されるような３本の読出アドレス線および３本の書込アドレス線ではなく４本の読出アドレス線および４本の書込アドレス線が必要となる。
【００１０】
したがって、必要とされているのは、先行技術と比較してダイのサイズを減少させる方策を用いると同時に、メモリアレイ内のセクタの適切なアドレス指定が行われ得る方策である。
【課題を解決するための手段】
【００１１】
発明の開示
広く述べると、この発明のメモリアレイは複数のメモリバンクを備え、各々が複数のセクタおよび複数のセクタ復号器を備え、各セクタ復号器はセクタに動作可能に関連付けられ、メモリアレイはさらに信号を与えるための複数の線と、複数の線の線の数よりも少ない多数の線によって信号を受けセクタ復号器にアドレス信号を与えるために、複数の線に動作可能に関連付けられた装置とを備える。
【００１２】
この発明は、添付の図面と関連して以下の詳細な説明を考慮するとよりよく理解される。以下の説明から当業者にとって容易に明らかになるように、この発明の実施例は本発明を実行するためのベストモードの例示として示され説明されるに過ぎない。認識されるように、本発明はすべて本発明の範囲から逸脱することなく他の実施例が可能であり、そのいくつかの詳細は修正およびさまざまな明らかな局面が可能である。したがって、図面および詳細な説明は例示的な性質としてみなされるものであり、限定的であるとしてみなされるものではない。
【００１３】
本発明に特有であると考えられる新規の特徴が添付の請求項に記載される。しかし、本発明自体、および使用の当該好ましいモード、ならびに本発明のさらなる目的および利点は、添付の図面と関連して読まれると例示的な実施例の以下の詳細な説明を参照すること
によって一番よく理解されるであろう。
【発明を実施するための最良の形態】
【００１４】
発明を実行するためのベストモード
本発明を実施するために発明者によって現在考えられるベストモードを例示するこの発明の特定の実施例が詳細に参照される。
【００１５】
図９はこの発明のフラッシュメモリアレイ１５０を図示する。メモリアレイ５０と同様に、メモリアレイ１５０は複数のメモリバンク（多数のメモリバンクのうちバンクＢＡおよびＢＢが示される）を含む。各メモリバンクは、一列に配置された複数のセクタを含む。すなわち、メモリバンクＢＡは一列に配置されたセクタＳＡ１〜ＳＡ８を含み、メモリバンクＢＢは一列に配置されたセクタＳＢ１〜ＳＢ８を含む、などである。これらのセクタの列は図９に図示されるように並列関係にある。各セクタは示されるようにセクタ復号器と動作可能に関連付けられる。たとえば、メモリバンクＢＡでは、セクタ復号器ＳＡ１Ｄ１がセクタＳＡ１に動作可能に関連付けられる、などである一方、メモリバンクＢＢでは、セクタ復号器ＳＢ１Ｄ１がセクタＳＢ１に動作可能に関連付けられる、などである。
【００１６】
アレイ１５０の横でメモリバンクＢＡ、ＢＢの領域の外側には、複数の読出アドレス線Ｒ（線Ｒ１、Ｒ２、Ｒ３を含む）および複数の書込アドレス線Ｗ（線Ｗ１、Ｗ２、Ｗ３を含む）があり、線Ｒ１、Ｒ２、Ｒ３、Ｗ１、Ｗ２、Ｗ３は並列である。読出アドレス線Ｒ１、Ｒ２、Ｒ３は演算復号器ＧＤＲ１〜ＧＤＲ８と通信する一方、書込アドレス線Ｗ１、Ｗ２、Ｗ３は演算復号器ＧＤＷ１〜ＧＤＷ８と通信し、演算復号器ＧＤＲ１〜ＧＤＲ８およびＧＤＷ１〜ＧＤＷ８もメモリバンクＢＡ、ＢＢの領域の外側にある。それぞれの演算復号器ＧＤＲ１〜ＧＤＲ８からメモリバンクＢＡ、ＢＢの領域内へおよび領域内に線ＲＸ１〜ＲＸ８が延在しており、各線ＲＸ１〜ＲＸ８は、セクタの各列に垂直に延在する単一の線である。それぞれの演算復号器ＧＤＷ１〜ＧＤＷ８からメモリバンクＢＡ、ＢＢの領域内へおよび領域内に線ＷＸ１〜ＷＸ８が延在しており、各線ＷＸ１〜ＷＸ８は、セクタの各列に垂直に延在する単一の線である。図９に図示されるように線ＲＸ１〜ＲＸ８の各々はセクタ復号器と通信し、すなわち、たとえば線ＲＸ８はセクタ復号器ＳＡ８Ｄ１、ＳＢ８Ｄ１と通信し、線ＲＸ７はセクタ復号器ＳＡ７Ｄ１、ＳＢ７Ｄ１と通信する、などである。同様に、図９に図示されるように線ＷＸ１〜ＷＸ８の各々はセクタ復号器と通信し、すなわち、たとえば線ＷＸ８はセクタ復号器ＳＡ８Ｄ１、ＳＢ８Ｄ１と通信し、線ＷＸ７はセクタ復号器ＳＡ７Ｄ１、ＳＢ７Ｄ１と通信する、などである。
【００１７】
この実施例は各バンク内に８個のセクタ、ならびに３本の読出アドレス線Ｒ１、Ｒ２、Ｒ３（８個のデジタルアドレスを与えることが可能）および３本の書込アドレス線Ｗ１、Ｗ２、Ｗ３（８個のデジタルアドレスを与えることが可能）を図示しているが、これらの数は例示のために選択されるに過ぎず、たとえば、各バンクは８個よりも多いセクタを含んでもよく、たとえば４本の読出アドレス線（１６個のデジタルアドレスを与えるため）および４本の書込アドレス線（１６個のデジタルアドレスを与えるため）と関連付けられることになる１６個のセクタを含んでもよいことが再度理解されるであろう。
【００１８】
選択復号器ＢＡＤ、ＢＢＤの各々は図２に図示されるのと同一であり、同一の態様で動作する。
【００１９】
図９は、線ＲＳＥＬＡがハイで線ＷＳＥＬＡがローの場合のアレイ１５０を図示しており、バンクＢＡを選択し、セクタ復号器ＳＡ１Ｄ１〜ＳＡ８Ｄ１の各々に読出選択信号を与えている（「書込」という用語は書込および消去を含み得ると理解される）。一方で、線Ｒ１、Ｒ２、Ｒ３上の信号（読出アドレス）はそれぞれ１１１として与えられる一方、線Ｗ１、Ｗ２、Ｗ３上の信号（書込アドレス）はそれぞれ０００として与えられる。図１
０を参照して、演算復号器ＧＤＲ８は直列のＮＡＮＤゲート８２２０およびインバータ８２２２を含む。線Ｒ１、Ｒ２およびＲ３はＮＡＮＤゲート８２２０に入力信号を与える。演算復号器ＧＤＷ８は直列のＮＡＮＤゲート８２３０およびインバータ８２３２を含み、線Ｗ１、Ｗ２およびＷ３がＮＡＮＤゲート８２３０に入力信号を与える。インバータ８２２２、８２３２の出力はそれぞれ線ＲＸ８、ＷＸ８上に与えられる。この例では、図１０にも図示されるように、線Ｒ１、Ｒ２およびＲ３はハイであり、ＮＡＮＤゲート８２２０からロー出力および線ＲＸ８上にハイ（読出アドレス）出力を与える一方、線Ｗ１、Ｗ２およびＷ３はローであり、ＮＡＮＤゲート８２３０からハイ出力および線ＷＸ８上にロー（書込アドレス）出力を与える。
【００２０】
図１１を参照して、演算復号器ＧＤＲ７は直列のＮＡＮＤゲート８２４０およびインバータ８２４２を含む。線Ｒ１、Ｒ２はＮＡＮＤゲート８２４０に入力信号を与える一方、線Ｒ３はインバータ８２４４に入力信号を与え、この出力がＮＡＮＤゲート８２４０に入力される。演算復号器ＧＤＷ７は直列のＮＡＮＤゲート８２５０およびインバータ８２５２を含む。線Ｗ１、Ｗ２はＮＡＮＤゲート８２５０に入力信号を与える一方、線Ｗ３はインバータ８２５４に入力信号を与え、この出力がＮＡＮＤゲート８２５０に入力される。インバータ８２４２、８２５２の出力はそれぞれ線ＲＸ７、ＷＸ７上に与えられる。この例では、図１１にも図示されるように、ＮＡＮＤゲート８２４０からハイ出力が与えられ、線ＲＸ７上にロー（読出アドレス）出力が与えられる一方、ＮＡＮＤゲート８２５０からハイ出力が与えられ、線ＷＸ７上にロー（書込アドレス）出力が与えられる。
【００２１】
アレイ１５０のセクタ復号器の各々は構成が同じであり、図１２を参照して説明される。図示されるように、セクタ復号器ＳＡ８Ｄ１は並列のＡＮＤゲート８６００、８６０２を含み、これらの出力が入力としてＮＯＲゲート８６０４に与えられ、この出力がインバータ８６０６によって反転されてセクタＳＡ８に与えられる。線ＲＳＥＬ上の信号および線ＲＸ８上の信号が入力としてＡＮＤゲート８６００に与えられる。線ＷＳＥＬ上の信号および線ＷＸ８上の信号が入力としてＡＮＤゲート８６０２に与えられる。この例では、ＲＳＥＬおよびＲＸ８がハイでＷＳＥＬおよびＷＸ８がローなので、ＮＯＲゲート８６０４の出力がローでインバータ８６０６の出力（セクタＳＡ８に与えられる）がハイであるため、セクタＳＡ８に読出アドレスが与えられる。
【００２２】
同時に、図１３を参照して、ＲＳＥＬがハイでＲＸ７がローであり、ＷＳＥＬおよびＷＸ７がローなので、ＮＯＲゲートの出力がハイでインバータ７６０６の出力（セクタＳＡ７に与えられる）はローであるため、セクタＳＡ７に読出アドレスは与えられない。
【００２３】
図１４は、線ＲＳＥＬＡがハイで線ＷＳＥＬＡがローの場合のアレイ１５０を図示しており、バンクＢＡを選択し、セクタ復号器ＳＡ１Ｄ１〜ＳＡ８Ｄ１の各々に読出選択信号を与えている。一方で、線Ｒ１、Ｒ２、Ｒ３上の信号（読出アドレス）はそれぞれ１１０として与えられる一方、線Ｗ１、Ｗ２、Ｗ３上の信号（書込アドレス）はそれぞれ０００として与えられる。図１５を参照して、線Ｒ１、Ｒ２はハイだが線Ｒ３はローであり、ＮＡＮＤゲート８２２０からハイ出力および線ＲＸ８上にロー（読出アドレス）出力を与える一方、線Ｗ１、Ｗ２およびＷ３はローであり、ＮＡＮＤゲート８２３０からハイ出力および線ＷＸ８上にロー（書込アドレス）出力を与える。
【００２４】
図１６を参照して、ＮＡＮＤゲート８２４０からハイロー出力が与えられ、線ＲＸ７上にロー（読出アドレス）出力が与えられ、ＮＡＮＤゲート８２５０からハイ出力が与えられ、線ＷＸ７上にロー（書込アドレス）出力が与えられる。
【００２５】
この例では、図１７を参照して、ＲＳＥＬがハイでＲＸ８がローであり、ＷＳＥＬおよびＷＸ８がローであるので、ＮＯＲゲート８６０４の出力がハイでインバータ８６０６の
出力（セクタＳＡ８に与えられる）がローであるため、セクタＳＡ８に読出アドレスは与えられない。さらに、図１８を参照して、ＲＳＥＬおよびＲＸ７がハイであり、ＷＳＥＬおよびＷＸ７がローであるので、ＮＯＲゲート７６０４の出力がローでインバータ７６０６の出力（セクタＳＡ７に与えられる）がハイであるため、セクタＳＡ７に読出アドレスが与えられる。
【００２６】
読出または書込アドレス信号を与えられるのは１度に１つのセクタのみであるように、他の演算復号器は、適切に配置されたインバータ（インバータ８２４４、８２５４と同様）を含むことが理解されるであろう。
【００２７】
認められるように、この方策では、（先行技術のように）セクタの隣接する列どうしの間のメモリバンクの領域内に延在および位置する複数の線が存在しない。これらの線が除去されたので、ダイの面積が大幅に減少し、これは非常に望ましいことである。
【００２８】
本発明の実施例の上述の説明は例示および説明のために提示された。これは網羅的であることや、開示された厳密な形態に本発明を限定することを意図するものではない。上記の教示内容に鑑みて他の修正または変更が可能である。
【００２９】
実施例は、本発明およびその実際の適用例の原理を一番よく図示し、それによって当業者が、考えられる特定的な使用に好適なようなさまざまな実施例においてさまざまに修正して本発明を利用することができるように選択および説明された。すべてのそのような修正および変更は、公正に、法的におよび平等に権利を有する添付の請求項の幅に従って解釈されると、添付の請求項によって決定されるような本発明の範囲内にある。
【図面の簡単な説明】
【００３０】
【図１】先行技術のメモリアレイの概略図である。
【図２】図１のメモリアレイのバンク選択回路の概略図である。
【図３】アレイの動作を図示する、図１のメモリアレイの概略図である。
【図４】図１および図３のメモリアレイのセクタ復号器の動作を図示する、当該セクタ復号器の概略図である。
【図５】図１および図３のメモリアレイの他のセクタ復号器の動作を図示する、当該セクタ復号器の概略図である。
【図６】アレイのさらなる動作を図示する、図１のメモリアレイの概略図である。
【図７】図４のセクタ復号器のさらなる動作を図示する、当該セクタ復号器の概略図である。
【図８】図５のセクタ復号器のさらなる動作を図示する、当該セクタ復号器の概略図である。
【図９】本発明のメモリアレイの動作を図示する、当該メモリアレイの概略図である。
【図１０】図９のメモリアレイの演算復号器のセットの動作を図示する、当該セットの概略図である。
【図１１】図９のメモリアレイの演算復号器の他のセットの動作を図示する、当該セットの概略図である。
【図１２】図９のメモリアレイのセクタ復号器の動作を図示する、当該セクタ復号器の概略図である。
【図１３】図９のメモリアレイの他のセクタ復号器の動作を図示する、当該セクタ復号器の概略図である。
【図１４】本発明のメモリアレイのさらなる動作を図示する、当該メモリアレイの概略図である。
【図１５】図１０の演算復号器のセットのさらなる動作を図示する、当該セットの概略図である。
【図１６】図１１の演算復号器のセットの動作を図示する、当該セットの概略図である。
【図１７】図１２のセクタ復号器のさらなる動作を図示する、当該セクタ復号器の概略図である。
【図１８】図１３のセクタ復号器のさらなる動作を図示する、当該セクタ復号器の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2009514136.tif 000015
【図１４】
2009514136.tif 000016
【図１５】
2009514136.tif 000017
【図１６】
2009514136.tif 000018
【図１７】
2009514136.tif 000019
【図１８】
2009514136.tif 000020
【手続補正書】
【提出日】平成20年6月24日(2008.6.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
アレイ５０の底部には複数の読出アドレス線Ｒ（線Ｒ１、Ｒ２、Ｒ３を含む）および複数の書込アドレス線Ｗ（線Ｗ１、Ｗ２、Ｗ３を含む）がある。読出アドレス線Ｒ１、Ｒ２、Ｒ３はそれぞれ線Ｒ１Ａ、Ｒ２Ａ、Ｒ３Ａ（複数の線ＲＡを構成する）と通信し、線Ｒ１Ａ、Ｒ２Ａ、Ｒ３Ａは次にセクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々と通信する。読出アドレス線Ｒ１、Ｒ２、Ｒ３はそれぞれ線Ｒ１Ｂ、Ｒ２Ｂ、Ｒ３Ｂ（複数の線ＲＢを構成する）とも通信し、線Ｒ１Ｂ、Ｒ２Ｂ、Ｒ３Ｂは次にセクタ復号器ＳＢ１Ｄ〜ＳＢ８Ｄの各々と通信する。書込アドレス線Ｗ１、Ｗ２、Ｗ３はそれぞれ線Ｗ１Ａ、Ｗ２Ａ、Ｗ３Ａ（複数の線ＷＡを構成する）と通信し、線Ｗ１Ａ、Ｗ２Ａ、Ｗ３Ａは次にセクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々と通信する。書込アドレス線Ｗ１、Ｗ２、Ｗ３はそれぞれ線Ｗ１Ｂ、Ｗ２Ｂ、Ｗ３Ｂ（複数の線ＷＢを構成する）とも通信し、線Ｗ１Ｂ、Ｗ２Ｂ、Ｗ３Ｂは次にセクタ復号器ＳＢ１Ｄ〜ＳＢ８Ｄの各々と通信する。また、特定的なメモリバンクを選択するための選択復号器が含まれる。図示されるように、選択復号器ＢＡＤからは、セクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々と通信する線ＷＳＥＬＡ、ＲＳＥＬＡが延在しており、選択復号器ＢＢＤからは、セクタ復号器ＳＢ１Ｄ〜ＳＢ８Ｄの各々と通信する線ＷＳＥＬＢ、ＲＳＥＬＢが延在している、などである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
選択復号器ＢＡＤ、ＢＢＤの各々は構成が同じであり、選択復号器ＢＡＤが図２に図示される。バンクを選択する際、選択すべきバンク、たとえばバンクＢＡのＮＡＮＤゲート１００に外部アドレスＥＡが与えられる。ＮＡＮＤゲート１００からの信号はインバータ１０２によって反転され、その出力がＮチャネルトランジスタ１０４のゲートおよびＮＡＮＤゲート１０６の入力に与えられる。トランジスタ１０４はＮチャネルトランジスタ１０８およびＰチャネルトランジスタ１０９と直列であり、トランジスタ１０９はＶCCに接続され、トランジスタ１０４は接地されている。トランジスタ１０８、１０９の間のノードＡはラッチ１１２に、およびＮＡＮＤゲート１０６の入力にも接続される。トランジス
タ１０８のゲートへの信号がローであり、トランジスタ１０９のゲートへの信号ＲＳＴＢがローである場合、ＮＡＮＤゲート１００へのアドレス信号によってＮＡＮＤゲート１００からロー出力が与えられ、これはハイ出力に反転されてトランジスタ１０４のゲートおよびＮＡＮＤゲート１０６の入力に印加される。ノードＡはハイであるため、ラッチ１１２の線ＷＳＥＬＡ上の出力はローになる。同時に、ノードＡはＮＡＮＤゲート１０６にハイ信号を与えてＮＡＮＤゲート１０６からロー出力を与え、これはインバータ１１４によって反転されて線ＲＳＥＬＡ上にハイ出力を与える。線ＷＳＥＬＡがハイで線ＲＳＥＬＡがローとなるようにこれらの出力を反転するには、入力信号ＲＳＴＢをハイで取り入れつつトランジスタ１０８のゲートへの入力をパルス化してノードＡをローに駆動することで、線ＷＳＥＬＡがハイになり線ＲＳＥＬＡがローになる。線ＷＳＥＬＡ、ＲＳＥＬＡ上の信号の各々はセクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々に与えられ、線ＷＳＥＬＢ、ＲＳＥＬＢ上の信号の各々はセクタ復号器ＳＢ１Ｄ〜ＳＢ８Ｄの各々に与えられる、などである。セクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄ、ＳＢ１Ｄ〜ＳＢ８Ｄは同様の構成であり、図４および図５を参照して説明される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
図３は、線ＲＳＥＬＡがハイで線ＷＳＥＬＡがローの場合の図１のアレイ５０を図示しており、バンクＢＡを選択し、セクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々に読出選択信号を与えている（「書込」という用語は書込および消去を含み得ると理解される）。一方で、線Ｒ１、Ｒ２、Ｒ３上の信号（読出アドレス）はそれぞれ１１１として与えられる一方、線Ｗ１、Ｗ２、Ｗ３上の信号（書込アドレス）はそれぞれ０００として与えられる。セクタ復号器ＳＡ８Ｄは、並列のＡＮＤゲート８１２０およびＡＮＤゲート８１２２を含む。線ＲＳＥＬＡ、Ｒ１Ａ、Ｒ２ＡおよびＲ３ＡはＡＮＤゲート８１２０に入力信号を与える一方、線ＷＳＥＬＡ、Ｗ１Ａ、Ｗ２ＡおよびＷ３ＡはＡＮＤゲート８１２２に入力信号を与える。ＡＮＤゲート８１２０、８１２２の出力は入力としてＮＯＲゲート８１２４に与えられ、その出力は次にインバータ８１２６に与えられる。インバータ８１２６からの出力はセクタＳＡ８に与えられる。この例では、図４にも図示されるように、線ＲＳＥＬＡ、Ｒ１Ａ、Ｒ２ＡおよびＲ３Ａはハイであり、ＡＮＤゲート８１２０からハイ出力を与える一方、線ＷＳＥＬＡ、Ｗ１Ａ、Ｗ２ＡおよびＷ３Ａはローであり、ＡＮＤゲート８１２２からロー出力を与える。これによってＮＯＲゲート８１２４からロー出力およびインバータ８１２６からハイ出力が与えられるので、セクタＳＡ８にハイ（読出アドレス）信号が与えられる。一方で、図５を参照して、線ＲＳＥＬＡ上のハイ信号がセクタ復号器ＳＡ７ＤのＡＮＤゲート７１２０に与えられる一方、線Ｒ１Ａ、Ｒ２Ａ上のハイ信号がＡＮＤゲート７１２０に与えられる。示されるように、線Ｒ３Ａ上の信号はインバータ７１２８によって反転され、インバータ７１２８からの出力がＡＮＤゲート７１２０に入力される。両ＡＮＤゲート７１２０、７１２２の出力がローなので、ＮＯＲゲート７１２４からの出力がハイでインバータ７１２６からの出力がローであるため、セクタＳＡ７に読出アドレス信号は与えられない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
図６は、線ＲＳＥＬＡがローで線ＷＳＥＬＡがハイの場合の図３のアレイを再び図示しており、バンクＢＡを選択し、セクタ復号器ＳＡ１Ｄ〜ＳＡ８Ｄの各々に読出選択信号を
与えている。一方で、線Ｒ１、Ｒ２、Ｒ３上の信号（読出アドレス）はそれぞれ１１０として与えられる一方、線Ｗ１、Ｗ２、Ｗ３上の信号（書込アドレス）はそれぞれ０００として与えられる。上述のように、線ＲＳＥＬＡ、Ｒ１Ａ、Ｒ２ＡおよびＲ３ＡはＡＮＤゲート８１２０に入力信号を与える一方、線ＷＳＥＬＡ、Ｗ１Ａ、Ｗ２ＡおよびＷ３ＡはＡＮＤゲート８１２２に入力信号を与える。この例では、図７にも図示されるように、線ＲＳＥＬＡ、Ｒ１ＡおよびＲ２Ａはハイである一方で線Ｒ３Ａはローであり、ＡＮＤゲート８１２０からロー出力を与える一方、線ＷＳＥＬＡ、Ｗ１Ａ、Ｗ２ＡおよびＷ３Ａはローであり、ＡＮＤゲート８１２２からロー出力を与える。これによってＮＯＲゲート８１２４からハイ出力およびインバータ８１２６からロー出力が与えられるので、セクタＳＡ８に読出アドレス信号は与えられない。一方で、図８を参照して、線ＲＳＥＬＡ上のハイ信号がセクタ復号器ＳＡ７ＤのＡＮＤゲート７１２０に与えられる一方、線Ｒ１Ａ、Ｒ２Ａ上のハイ信号がＡＮＤゲート７１２０に与えられる。線Ｒ３Ａ上のロー信号はインバータ７１２８によって反転され、インバータ７１２８からの出力がＡＮＤゲート７１２０に入力される。ＡＮＤゲート７１２０の出力がハイである一方でＡＮＤゲート７１２２の出力がローであるので、ＮＯＲゲート７１２４からの出力がローでインバータ７１２６からの出力がハイであるため、セクタＳＡ７に読出アドレス信号が与えられる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
図１１を参照して、演算復号器ＧＤＲ７は直列のＮＡＮＤゲート８２４０およびインバータ８２４２を含む。線Ｒ１、Ｒ２はＮＡＮＤゲート８２４０に入力信号を与える一方、線Ｒ３はインバータ８２４４に入力信号を与え、この出力がＮＡＮＤゲート８２４０に入力される。演算復号器ＧＤＷ７は直列のＮＡＮＤゲート８２５０およびインバータ８２５２を含む。線Ｗ１、Ｗ２はＮＡＮＤゲート８２５０に入力信号を与える一方、線Ｗ３はインバータ８２５４に入力信号を与え、この出力がＮＡＮＤゲート８２５０に入力される。インバータ８２４２、８２５２の出力はそれぞれ線ＲＸ７、ＷＸ７上に与えられる。この例では、図１１にも図示されるように、ＮＡＮＤゲート８２４０からハイ出力が与えられ、線ＲＸ７上にロー（書込アドレス）出力が与えられる一方、ＮＡＮＤゲート８２５０からハイ出力が与えられ、線ＷＸ７上にロー（書込アドレス）出力が与えられる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
同時に、図１３を参照して、ＲＳＥＬがハイでＲＸ７がローであり、ＷＳＥＬおよびＷＸ７がローなので、ＮＯＲゲート７６０４の出力がハイでインバータ７６０６の出力（セクタＳＡ７に与えられる）はローであるため、セクタＳＡ７に読出アドレスは与えられない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
図１４は、線ＲＳＥＬＡがハイで線ＷＳＥＬＡがローの場合のアレイ１５０を図示しており、バンクＢＡを選択し、セクタ復号器ＳＡ１Ｄ１〜ＳＡ８Ｄ１の各々に読出選択信号
を与えている。一方で、線Ｒ１、Ｒ２、Ｒ３上の信号（読出アドレス）はそれぞれ１１０として与えられる一方、線Ｗ１、Ｗ２、Ｗ３上の信号（書込アドレス）はそれぞれ０００として与えられる。図１５を参照して、線Ｒ１、Ｒ２はハイだが線Ｒ３はローであり、ＮＡＮＤゲート８２２０からハイ出力および線ＲＸ８上にロー（書込アドレス）出力を与える一方、線Ｗ１、Ｗ２およびＷ３はローであり、ＮＡＮＤゲート８２３０からハイ出力および線ＷＸ８上にロー（書込アドレス）出力を与える。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
図１６を参照して、ＮＡＮＤゲート８２４０からロー出力が与えられ、線ＲＸ７上にハイ（読出アドレス）出力が与えられ、ＮＡＮＤゲート８２５０からハイ出力が与えられ、線ＷＸ７上にロー（書込アドレス）出力が与えられる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2009514136.tif 000021
【国際調査報告】
2009514136.tif 000022
2009514136.tif 000023