(57)【要約】半導体素子を形成する方法は、複数の空洞（１５）を有するパターニング済み誘電体（１８）を能動回路の上に形成する工程を含む。拡散バリア（２０）をパターニング済み誘電体（１８）の上に形成する。導電層（２２）を複数の空洞の中の拡散バリアの上に形成する。導電層を、導電層が誘電体の上部表面の下方に位置するようにエッチバックして、後退領域（２４）を、複数の空洞の中の導電層の上に形成する。次に、後退領域にキャップ膜（２６）を充填する。キャップ膜及び拡散バリアを除去すると、非常に平滑な平坦化表面が得られる。非常に平滑な平坦化表面を形成することにより、複数の導体の間のリーク電流を低減する。
2009506536.tif 000002
【特許請求の範囲】
【請求項１】
能動回路によって半導体基板が覆われるように半導体基板を設ける工程と、
空洞を有するパターニング済み誘電体を能動回路の上方に形成する工程と、
拡散バリアをパターニング済み誘電体の上方に形成して、空洞が拡散バリアで裏打ちされ、かつパターニング済み誘電体の上部表面が拡散バリアで被覆されるようにする工程と、
導電層を拡散バリアの上方に、導電層が空洞に充填されるように形成する工程と、
導電層をエッチングして導電層を拡散バリアの上部表面から、拡散バリアのほとんどの部分を除去することなく除去する工程と、
後退領域を空洞内の導電層に、後退領域がパターニング済み誘電体の上部表面の下方に位置するように形成する工程と、
後退領域にキャップ層を充填する工程と、
パターニング済み誘電体の上部表面の上の拡散バリア、及びキャップ層の一部分を除去して、拡散バリアがパターニング済み誘電体の上部表面の上から除去され、及びほぼ平坦な表面がパターニング済み誘電体の上部表面とキャップ層の上部表面との間に形成されるようにする工程とを備える、半導体素子の製造方法。
【請求項２】
導電層をエッチングする前記工程は、
化学的機械研磨（ＣＭＰ）を実施する工程と、
ＣＭＰを実施した後に、拡散バリアと導電層との間で選択性を示す化学エッチャントを用いたエッチングを行なう工程とを備える、請求項１記載の方法。
【請求項３】
パターニング済み誘電体の上部表面の上の拡散バリア、及びキャップ層の一部分を除去する工程では、拡散バリア、及びキャップ層の一部分を化学的機械研磨（ＣＭＰ）処理工程の間に除去する、請求項１記載の方法。
【請求項４】
前記パターニング済み誘電体は低ｋ誘電体からなり、前記導電層は銅からなり、前記拡散バリアはタンタルからなり、前記キャップ層はコバルトからなる、請求項１記載の方法。
【請求項５】
キャップ層は更にタングステン及びボロンを含む、請求項４記載の方法。
【請求項６】
導電層をエッチングする工程では、ＣＭＰを実施して、パターニング済み誘電体の上部表面の上の導電層を除去し、そして導電層の一部分を空洞の中に窪ませて後退領域を形成する、請求項１記載の方法。
【請求項７】
後退領域に充填する工程では、コバルト／タングステン／ボロンを選択的に堆積させる、請求項１記載の方法。
【請求項８】
選択的に堆積させる工程では、ボラン、硫酸コバルト、及びタングステン酸ナトリウム又はタングステン酸を含む溶液を塗布する、請求項７記載の方法。
【請求項９】
導電層を形成する工程では、銅を電解メッキする、請求項１記載の方法。
【請求項１０】
導電層をエッチングする前記工程では、
ＣＭＰによって、パターニング済み誘電体の上部表面の上の導電層のほぼ全てを除去し、
ＣＭＰによって、導電層をパターニング済み誘電体の上部表面の上から完全に除去し、そして拡散バリアの少なくとも一部分を、パターニング済み誘電体の上部表面の上方に残留させ、及び
空洞の中の導電層をエッチバックして後退領域を形成する、請求項１記載の方法。
【請求項１１】
除去する工程では、ＣＭＰを実施する、請求項１記載の方法。
【請求項１２】
半導体基板を、能動回路によって半導体基板が覆われるように設ける工程と、
空洞を有するパターニング済み誘電体を能動回路の上方に形成する工程と、
拡散バリアをパターニング済み誘電体の上方に形成して、空洞が拡散バリアで裏打ちされ、かつパターニング済み誘電体の上部表面が拡散バリアで被覆されるようにする工程と、
メッキによって導電層を拡散バリアの上方に形成して、導電層が空洞に充填されるようにする工程と、
パターニング済み誘電体の上部表面の上の導電層を除去する工程を実施して、拡散バリアの少なくとも一部分をパターニング済み誘電体の上部表面の上方に残留させ、そして空洞の中の導電層の一部分を除去して、後退領域をパターニング済み誘電体の上部表面の下方に形成する工程と、
後退領域にキャップ層を選択堆積法により充填して、キャップ層の上部表面がパターニング済み誘電体の上部表面よりも高くなるようにする工程と、
パターニング済み誘電体の上部表面の上の拡散バリアを除去する工程を実施して、キャップ層の一部分を除去し、そしてほぼ平坦な表面をパターニング済み誘電体の上部表面とキャップ層の上部表面との間に形成する工程とを備える、半導体素子の製造方法。
【請求項１３】
拡散バリアを除去する工程では、ＣＭＰを実施する、請求項１２記載の方法。
【請求項１４】
導電層を除去する工程では、ＣＭＰを実施する、請求項１２記載の方法。
【請求項１５】
導電層を除去する工程では更に、導電層と拡散バリアとの間で選択性を示すエッチャントを用いたエッチングを行なって後退領域を形成する、請求項１４記載の方法。
【請求項１６】
前記導電層は銅からなり、前記キャップ層はコバルトからなる、請求項１２記載の方法。
【請求項１７】
前記拡散バリアはタンタルからなる、請求項１６記載の方法。
【請求項１８】
半導体基板を、能動回路によって半導体基板が覆われるように設ける工程と、
空洞を有するパターニング済み誘電体を能動回路の上方に形成する工程と、
拡散バリアをパターニング済み誘電体の上方に形成して、空洞が拡散バリアで裏打ちされ、かつパターニング済み誘電体の上部表面が拡散バリアで被覆されるようにする工程と、
導電層を拡散バリアの上方に、導電層が空洞に充填されるように形成する工程と、
導電層を平坦化することにより拡散バリアを露出させる工程と、
後退領域を空洞に、後退領域がパターニング済み誘電体の上部表面の下方に位置するように形成する工程と、
後退領域にキャップ層を充填する工程と、
パターニング済み誘電体及びキャップ層の上部表面を平坦化することにより、パターニング済み誘電体の上部表面の上の拡散バリアを除去する工程とを備える、半導体素子の製造方法。
【請求項１９】
前記導電層は銅からなり、前記拡散バリアはタンタルからなり、キャップ層はコバルトからなる、請求項１８記載の方法。
【請求項２０】
上部表面を平坦化する工程、及び導電層を平坦化する工程はＣＭＰにより行なわれる、請求項１８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体に関し、特にキャップ層を半導体素子の上に形成する方法に関する。
【背景技術】
【０００２】
集積回路では、誘電体層を使用してチップの相互接続配線の周りの絶縁を行なう。銅配線のような高速化を可能にする相互接続材料によって信号をチップの中を高速に伝送することができるのと丁度同じように、絶縁材料の容量値を小さくすることによっても、複数の信号を相互接続を通ってより高速に伝送することができるが、これは、これらの信号が互いに干渉することが少なくなるからである。最も普及している誘電体材料は二酸化シリコンである。しかしながら、半導体業界では常に、低誘電率材料又は低ｋ材料と一般的に表記される商業的に有用な低容量の誘電体材料の開発が行なわれている。
【０００３】
相互接続を形成する場合、誘電体層をパターニングしてトレンチ、ビア開口などのような空洞を形成する。次に、空洞に銅のような導電性材料を充填する。エレクトロマイグレーション又は拡散を防止するために、非常に薄いバリア層を誘電体の上に形成し、そして銅をバリア層の上に形成する。バリア層は通常、Ｔａ（タンタル）により形成される。化学的機械研磨（ＣＭＰ）プロセスを使用して銅及びバリア層を誘電体層の上から除去する。銅の不要部分を取り除いて銅を空洞に埋め込み、そしてタングステン（Ｗ）、モリブデン（Ｍｏ）、レニウム（Ｒｅ）などのような元素が添加された従来のコバルト（Ｃｏ）膜を銅の上に形成して銅が周囲の誘電体材料に拡散する現象を防止する。この処理によって、銅を低ｋ材料を使用して高密度に形成することができる。また、銅をこれらのタイプの材料でキャップすることにより、エレクトロマイグレーション耐性を高めて信頼性を高めることができる。信頼性の高い半導体を実現するためには、これらの膜を、非常に高い選択性を利用した堆積プロセスで堆積させる必要がある。また、キャップ層の形成は、銅表面の状態によって大きく変わる。
【０００４】
通常、コバルト膜は銅の上に無電解メッキにより堆積させる。メッキプロセスによって、キノコ型形状を有するコバルト膜が形成される。キノコ型構造は誘電体の表面の上に延出し、そしてキノコ型構造によって複数の導体の間に許容できないリーク電流が発生する。更に、メッキプロセスによってコバルト膜の表面が非常に粗くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、平滑なキャップ層を銅の上に形成し、複数の導体の間のリーク電流を最小に抑える方法が必要になる。
【課題を解決するための手段】
【０００６】
概括すると、本発明は、半導体素子の相互接続層において、キャップ層をビア開口又はトレンチのような空洞に充填される導電金属層の上部に形成する方法を提供するものである。キャップ層は、導電金属が後続の工程で素子内に形成される相互接続層に拡散する現象を防止するために設けられる。
【発明を実施するための最良の形態】
【０００７】
能動回路層を基板の上に形成する。相互接続層は能動回路層の上部の上に、誘電体層を堆積させ、そして誘電体層をパターニングして、ビア開口、トレンチなどとすることができる空洞を形成することにより形成される。タンタル又は窒化タンタルのような拡散バリア層をパターニング済み誘電体層の上に堆積させて、空洞と、そしてパターニング済み誘電体層の上部と、を拡散バリア層で裏打ちする。銅のような導電金属を拡散バリア層の上に堆積させて、空洞に金属を充填し、そしてブランケット膜をパターニング済み誘電体層の上に形成する。拡散バリア層は、導電金属が誘電体層に拡散する現象を防止するように機能する。導電金属から成るブランケット膜を化学的機械研磨法（ＣＭＰ）又は他の平坦化方法により除去し、そして導電金属を空洞に残留させる。拡散バリア層は導電金属から成るブランケット膜とともに除去されるということがほとんどない、又は別の平坦化工程においてブランケット膜とともに除去されるということがほとんどなく、そしてパターニング済み誘電体の表面に残留する。この残留拡散バリア層が、誘電体層をＣＭＰのような更に別の処理によるダメージを受けることがないように保護するように機能する。次に、空洞に残留する導電金属の不要部分を、選択性化学エッチングにより取り除いて、又はＣＭＰ又は他の平坦化プロセスによる低ディッシングの研磨により取り除いて導電金属を空洞に埋め込む。次に、コバルト、又は他の導電性元素を添加したコバルトから成るキャップ層を無電解メッキ又は他の堆積プロセスによって堆積させて、キャップ層が導電金属上の後退領域に過剰に充填されるようにする。空洞よりも上に延び、かつパターニング済み誘電体層の上部の上に延在する部分のキャップ層を、単一のＣＭＰプロセス又は他の平坦化プロセスによって除去する。キャップ層の表面粗さをこの平坦化プロセスによって低減してリーク電流を小さくする。
【０００８】
導電金属層を除去した後に、拡散バリア層をパターニング済み誘電体層の上部の上に残留させることにより、誘電体表面は、キャップ層を堆積させている間に露出することがない、又はキャップ層の平坦化、及び拡散バリア層の除去を同時に行なっている際のほとんどの時間の間に露出することがない。誘電体層がキャップ層の堆積プロセスにおいて露出することがないようにすることにより、キャップ層の堆積プロセスにおいて使用される材料の拡散が極めて小さくなる。キャップ層を無電解メッキ処理で堆積させる場合、残留拡散バリア層は、誘電体層への金属イオンの拡散をほとんど阻止するように作用して、導電性材料が捕捉されることによって発生するリーク電流を低減する。残留拡散バリア層は更に、キャップ層の平坦化、及び拡散バリア層の大部分の除去を同時に行なっている際の機械的強度を更に高めるように作用して、誘電体膜へのダメージを低減する。機械的ダメージを低減し、かつ誘電体層への汚染物質の拡散を低減する利点は、誘電体層が低誘電率材料である場合に一層顕著になる。更に、キャップ層を形成する方法は、キャップ層を平坦化する処理、及び誘電体層上に残留する拡散バリア層を除去する処理を、別々の工程においてではなく、一つのプロセス工程において行なうことにより簡易化される。
【０００９】
図１は、半導体ウェハ１０の一部分の断面図を示している。半導体ウェハを処理して、集積回路を搭載した半導体装置を形成する。半導体ウェハ１０は基板１２と、そして能動回路層１４と、を含み、能動回路層は、トランジスタ、ダイオード、抵抗体、及び他の回路要素のような複数の構造を含む。トランジスタは、例えば相補型金属酸化物半導体（ＣＭＯＳ）トランジスタとすることができる。基板１２は、シリコン、シリコンオンインシュレータ、シリコンゲルマニウム、又は他の半導体材料とすることができる。相互接続層１６を回路層１４の表面に形成する。相互接続層１６は誘電体層１８から成り、この誘電体層をパターニングして空洞１５及び残留垂直構造を、従来のフォトリソグラフィ及びエッチングプロセスを使用して形成する。空洞１５はビア開口、トレンチなどとすることができる。一の実施形態では、誘電体層１８は炭素含有酸化シリコンであるが、二酸化シリコン、不純物含有二酸化シリコン、又は多孔質低誘電率材料とすることができる。拡散バリア層２０を誘電体層１８の上に堆積させ、そして拡散バリア層２０でパターニング済み誘電体層１８の上部、及び空洞１５の側壁及び底面を裏打ちする。拡散バリアは物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、又は他の或る堆積法によって堆積させる。一の実施形態では、拡散バリア層はタンタル（Ｔａ）とすることができるが、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、又は他の導電性材料とすることができる。導電金属層２２を拡散バリア層２０の上に堆積させると、導電金属層２２で空洞１５が充填され、続いて導電金属層２２がパターニング済み誘電体層１８及び拡散バリア２０を覆うブランケット層を形成するようになる。導電金属層２２は銅又は他の導電金属とすることができ、そして電解メッキ、ＰＶＤ法、又は他の堆積法、或いはこれらの方法の組み合わせにより堆積させる。一の実施形態では、導電金属層２２は、銅シード層をＰＶＤ法によって形成し（図示せず）、次に銅をシード層の上部の上に電解メッキにより堆積させることができる。
【００１０】
図２は、導電金属層２２の一部分を従来の化学的機械研磨（ＣＭＰ）プロセス、又は電気化学機械研磨（ｅＣＭＰ）のような別の平坦化方法を使用して除去した後の図１の半導体素子１０の断面図を示している。図２に示すように、空洞１５に充填される金属の部分を除いて、導電金属層２２の全てを除去する。拡散バリア層２０はＣＭＰプロセスではほとんど除去されることがない。拡散バリア層２０の内、パターニング済み誘電体層１８の上の全ての部分、又はほとんどの部分を残すことにより、パターニング済み誘電体層１８を後続の処理工程の影響を受けないように保護することができる。
【００１１】
図３は、空洞１５に残留する導電金属層２２の一部分を除去して後退領域２４を形成して残留導電金属層２２の上部表面がパターニング済み誘電体層１８の上部表面の下方に位置するようにした後の、図２の半導体ウェハ１０の一部分の断面図を示している。金属層２２の中の後退領域２４は、選択的化学エッチングにより、又はＣＭＰ、ｅＣＭＰ、又は他の平坦化プロセスによる低ディッシングの研磨により形成することができる。ここで、拡散バリア層２０はこの処理時点で除去されないことに注目されたい。拡散バリア層２０は、誘電体層１８が後続の処理工程によって発生し得る汚染物質及びダメージの影響を受けることがないように誘電体層１８を保護する。
【００１２】
図４は、キャップ層２６を選択的に堆積させた後の図３の半導体ウェハ１０の断面図を示している。一の実施形態では、キャップ層２６は無電解メッキによって堆積させるが、他の選択堆積技術を使用することができる。キャップ層２６は、コバルト（Ｃｏ）のような導電金属であり、キャップ層２６にはタングステン（Ｗ）又はボロン（Ｂ）のような他の元素を添加することができる。一の実施形態では、キャップ層２６は、コバルト（Ｃｏ），タングステン（Ｗ）、及びボロン（Ｂ）を含む。図示の実施形態では、キャップ層２６を堆積させる処理では、ボラン、硫酸コバルト、及びタングステン酸ナトリウム又はタングステン酸を含む溶液を塗布する。また、キャップ層２６には、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、レニウム（Ｒｅ）、及びリン（Ｐ）のような元素を添加することができる。理想的には、キャップ層２６を後退領域２４への充填が完了するまで堆積させてから、キャップ層の堆積を停止する。しかしながら、コバルト，タングステン、及びボロンを含むキャップ層を堆積させる処理は容易かつ正確に制御するということができないので、必要とされる材料よりも多くの材料を堆積させて、確実に後退領域が十分に充填されるようにする。これによって、キャップ層２６が図４に示すキノコ型構造を有するようになる。キャップ層２６は、銅が後の工程で形成される相互接続層に決して拡散することがないように機能する。また、キャップ層はエレクトロマイグレーションを低減するように機能することができる。
【００１３】
図５は、キャップ層２６の一部分、及びパターニング済み誘電体層１８の上の拡散バリア層２０を、従来のＣＭＰ、ｅＣＭＰ、又は他の平坦化方法によって１回の工程で除去して、誘電体層１８及びキャップ層２６の上部表面全体が平坦になるようにした後の図４の半導体ウェハ１０の一部分の断面図を示している。また、キャップ層２６の表面粗さを、１回の平坦化工程によって低減して、リーク電流を減らす。更に、ＣＭＰ装置のプラテン( 回転定盤) を１台だけ使用して、キャップ層２６及び拡散バリア層２０の両方を１回のＣＭＰ処理工程で除去する。これにより製造コストを、半導体素子を形成するために必要なＣＭＰ工程の数を減らすことにより下げることができる。また、拡散バリア層２０を、図２に示す銅層２２をＣＭＰによって除去した後に残留させることにより、拡散バリア層２０が図５に示すように除去されるまで、誘電体層１８を後続の処理工程の影響を受けることがないように保護する。拡散バリア層２０による保護を行なわない場合には、後続の処理工程によって汚染又はダメージが誘電体層１８に発生する恐れがある。バリア層を残留させることにより、誘電体層１８は、バリア層／キャップ層を除去するための図５のＣＭＰ工程の最後の段階で露出するだけである。
【００１４】
本発明について好適な実施形態を参照しながら説明してきたが、この技術分野の当業者であれば、本発明は多くの方法により変更することができ、更には、特定の形で開示し、そして上に説明した実施形態以外の多くの実施形態を採り得ることが理解できるであろう。従って、添付の請求項が、本発明の真の技術範囲に含まれる本発明の全ての変形を包含するものと考える。
【００１５】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、問題解決法、及びいずれかの効果、利点、又は問題解決法をもたらし、又はさらに顕著にし得る全ての要素（群）が、いずれかの請求項又は全ての請求項の必須の、必要な、又は基本的な特徴又は要素であると解釈されるべきではない。
【図面の簡単な説明】
【００１６】
【図１】相互接続層を形成した後の半導体ウェハの一部分の断面図。
【図２】金属層の一部分を除去した後の図１の半導体ウェハの一部分の断面図。
【図３】金属層の別の部分を除去した後の図２の半導体ウェハの一部分の断面図。
【図４】キャップ層を形成した後の図３の半導体ウェハの一部分の断面図。
【図５】キャップ層の一部分を除去した後の図４の半導体ウェハの一部分の断面図。
【図１】
2009506536.tif 000003
【図２】
2009506536.tif 000004
【図３】
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【図４】
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【図５】
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【国際調査報告】
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