(57)【要約】  薄膜トランジスタといった電子デバイスが提供されている。このデバイスは、電子デバイスの能動素子に関するパターンを形成した導電層を有する。導電層は、間隔を置いた導電領域のアレイを規定するパターンを有する。本技術により、デバイスを通る電流を増加させることが可能となる。【選択図】図４Ａ
2009522802.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスの能動素子と関連するパターンを形成した導電層を具える電子デバイスであって、
前記導電層が間隔を空けた導電領域の配列を規定するパターンを有することにより、前記デバイスを通る電流を増やすことを特徴とする電子デバイス。
【請求項２】
薄膜トランジスタ構造を具えることを特徴とする請求項１に記載のデバイス。
【請求項３】
前記薄膜トランジスタが、半導体材料でできたチャネルを有していることを特徴とする請求項２に記載のデバイス。
【請求項４】
前記薄膜トランジスタが、ポリマー材料でできたチャネルを有していることを特徴とする請求項２に記載のデバイス。
【請求項５】
前記薄膜トランジスタが、多結晶シリコンでできたチャネルを有していることを特徴とする請求項２に記載のデバイス。
【請求項６】
前記薄膜トランジスタが、アモルファスシリコンでできたチャネルを有していることを特徴とする請求項２に記載のデバイス。
【請求項７】
前記トランジスタ構造が、同じ層において間隔を空けた関係で配置されたソース及びドレイン電極を具えた電界効果トランジスタ構造として構成され且つ動作可能であり、
前記パターンを形成した導電層が、前記ソース及びドレイン電極間の前記トランジスタのチャネルと関連していることを特徴とする請求項２から６のいずれか１項に記載のデバイス。
【請求項８】
前記導電層が、前記チャネル素子の上方の前記チャネル素子に沿った領域に間隔を空けた関係で配置された導電材料の島の配列の形式であることを特徴とする請求項７に記載のデバイス。
【請求項９】
前記導電層が、前記チャネル素子の下方の前記チャネル素子に沿った領域に間隔を空けた関係で配列された導電材料の島の配列の形式であることを特徴とする請求項７に記載のデバイス。
【請求項１０】
前記導電層が、前記チャネル素子の上方の前記チャネル素子に沿った領域に間隔を空けた関係で配列された導電材料の細長い領域の配列の形式であることを特徴とする請求項７に記載のデバイス。
【請求項１１】
前記導電層が、前記チャネル素子の下方の前記チャネル素子に沿った領域に間隔を空けた関係で配列された導電材料の細長い領域の配列の形式であることを特徴とする請求項７に記載のデバイス。
【請求項１２】
前記配列が前記チャネルの軸に対して傾いた少なくとも１つの軸に沿って延びていることを特徴とする請求項８から１１のいずれか１項に記載のデバイス。
【請求項１３】
前記パターンを形成した導電層のための基板として機能するブロック共重合体層を具えることを特徴とする請求項４及び８から１２のいずれか１項に記載のデバイス。
【請求項１４】
前記ブロック共重合体層が前記導電層の前記パターンためのテンプレートとして機能することを特徴とする請求項１３に記載のデバイス。
【請求項１５】
前記トランジスタデバイスが、ゲート電極と、前記ゲートの上方に配置されたチャネル素子であって、前記チャネル素子に関連するパターンを形成した導電層を具えて前記ゲートから電気的に絶縁されたチャネル素子と、前記チャネルの上方に配置された前記ソース及びドレイン電極を含み前記チャネルへの電気接点を有する層と、を具えることを特徴とする請求項７から１４のいずれか１項に記載のデバイス。
【請求項１６】
前記ソース及びドレインを含む層が、前記ソース及びドレイン電極間に配置され前記ソース及びドレイン電極と前記チャネル素子とから電気的に絶縁された第２のフローティングゲート電極として機能する導電領域を具える前記パターンを形成した導電層であることを特徴とする請求項１５に記載のデバイス。
【請求項１７】
前記ソース及びドレイン電極が、前記チャネル素子の対応する領域の上方を延びて前記チャネル素子から電気的に絶縁されている延在する領域を有することを特徴とする請求項１５に記載のデバイス。
【請求項１８】
前記トランジスタ構造が、絶縁体によって覆われたゲート電極と、前記絶縁体の上の前記アモルファスシリコンチャネル層と、前記チャネルと前記ソース及びドレイン電極との間にｎ型アモルファスシリコンの領域を具えた前記チャネルの上方の前記ソース及びドレイン電極を含む層と、を具えており、
前記ソース及びドレイン電極を含む層が、前記ソース及びドレイン電極間の前記チャネルの上方の領域内に前記間隔を空けた導電領域の配列を規定する前記パターンを形成した導電層であることを特徴とする請求項６に記載のデバイス。
【請求項１９】
前記間隔を空けた導電領域がｎ型アモルファスシリコン及びその上の金属で形成されたスタック（ｓｔａｃｋ）であることを特徴とする請求項１８に記載のデバイス。
【請求項２０】
前記間隔を空けた導電領域がｎ型アモルファスシリコンで形成されていることを特徴とする請求項１５に記載のデバイス。
【請求項２１】
前記間隔を空けた導電領域が金属で形成されていることを特徴とする請求項１５に記載のデバイス。
【請求項２２】
前記トランジスタ構造が、絶縁体によって覆われたゲート電極と、前記絶縁体の上の前記パターンを形成した導電層の間隔を空けた導電領域の配列と、前記パターンを形成した導電層の上の前記アモルファスシリコンチャネル層と、前記チャネルと前記ソース及びドレイン電極との間にｎ型アモルファスシリコン領域を具えた前記チャネルの上方のソース及びドレイン電極と、を具えることを特徴とする請求項６に記載のデバイス。
【請求項２３】
前記パターンを形成した導電層がｎ型アモルファスシリコンでできていることを特徴とする請求項２２に記載のデバイス。
【請求項２４】
前記トランジスタ構造が、第１の絶縁体によって覆われたゲート電極と、前記絶縁体の上の前記アモルファスシリコンチャネル層と、前記チャネル層の上の第２の絶縁体層と、前記ソース及びドレイン電極が前記チャネルに対する電気接点を有するように、前記第２の絶縁体の上方の前記ソース及びドレイン電極を含む層と、を具えており、
前記ソース及びドレイン電極を含む層が、前記ソース及びドレイン電極の間の前記チャネルの上方の領域の中に前記間隔を空けた導電領域の配列を規定する前記パターンを形成した導電層であることを特徴とする請求項６に記載のデバイス。
【請求項２５】
前記トランジスタ構造が、別の層に配置されたソース及びドレイン電極を具えた薄膜トランジスタ構造として構成され且つ動作可能であり、
前記パターンを形成した導電層が前記ソース及びドレイン電極のうちのいずれか一方であることを特徴とする請求項２から６のいずれか１項に記載のデバイス。
【請求項２６】
前記パターンを形成した電極がゲート電極の上方に配置された前記ソース電極であり、  前記ソース電極の金属が、前記ソース及びドレイン電極間の半導体層への電荷注入に対する障壁として動作するよう選択されることを特徴とする請求項２５に記載のデバイス。
【請求項２７】
前記パターンを形成した電極がゲート電極の上方に配置された前記ドレイン電極であり、
前記ソース電極の金属が、前記ソース及びドレイン電極間の半導体層への電荷注入に対する障壁として動作するよう選択されることを特徴とする請求項２５に記載のデバイス。
【請求項２８】
前記トランジスタ構造が前記ソース電極層及びチャネル素子間に追加の層構造を具えており、
前記追加の層構造が、前記電荷注入特性を最適化及び／又は前記ソース及びチャネル素子の化学的適合性を高めるよう構成されていることを特徴とする請求項２７に記載のデバイス。
【請求項２９】
前記追加の層構造が誘電体構造であることを特徴とする請求項２８に記載のデバイス。
【請求項３０】
前記トランジスタ構造がチャネル素子及び前記ソース電極間に配置された誘電体構造を具えていることを特徴とする請求項２７に記載のデバイス。
【請求項３１】
前記パターンを形成した電極が有孔金属層であることを特徴とする請求項２５に記載のデバイス。
【請求項３２】
前記トランジスタ構造が、絶縁材料として及び前記パターンを形成したソース又はドレイン電極に対するテンプレートとして動作するよう構成されたブロック共重合体を具えていることを特徴とする請求項２５に記載のデバイス。
【請求項３３】
前記トランジスタ構造が、ゲート電極と、前記ゲート電極の上のゲート誘電体構造と、前記ゲート誘電体構造の上で半導体チャネル素子を担持するパターンを形成したソース電極層と、上部ドレイン電極と、を具えており、
前記ゲート誘電体構造が誘電体及び前記ブロック共重合体薄膜を有していることを特徴とする請求項３２に記載のデバイス。
【請求項３４】
前記トランジスタ構造が、ゲート電極と、前記ゲート電極の上のゲート誘電体構造と、前記ゲート誘電体構造の上で半導体チャネル素子を担持するパターンを形成したドレイン電極層と、上部ソース電極と、を具えており、
前記ゲート誘電体構造が誘電体及び前記ブロック共重合体薄膜を有していることを特徴とする請求項３２に記載のデバイス。
【請求項３５】
前記パターンを形成したソース電極が、前記半導体層の厚さに相当する特有の直径の孔を具えた有孔金属層であることを特徴とする請求項３３に記載のデバイス。
【請求項３６】
前記トランジスタ構造がＡｇ電極を具えたＳｉベースの構造であることを特徴とする請求項３３に記載のデバイス。
【請求項３７】
前記ソース電極が、表面エネルギのナノスケールのパターン形成によって作製された多孔性の金属層であることを特徴とする請求項３３に記載のデバイス。
【請求項３８】
前記ソース電極が金属ストライプのネットワークとして構成されることを特徴とする請求項３７に記載のデバイス。
【請求項３９】
前記パターンが２次元配列の前記導電領域の形式であることを特徴とする請求項１から３８のいずれか１項に記載のデバイス。
【請求項４０】
ソース及びドレイン電極間にチャネル素子を具える横型の薄膜トランジスタデバイスであって、
前記チャネル素子が、低い導電率を有する領域によって間隔を空けて配置された高い導電率を有する材料の間隔を空けた領域の２次元配列の形式のパターンを有することを特徴とするデバイス。
【請求項４１】
前記チャネル素子が、前記２次元配列に配置された間隔を空けた領域の中に前記高い導電率を有する第２の材料を選択的に添加した第１の低い導電率を有する材料層を具えていることを特徴とする請求項４０に記載のデバイス。
【請求項４２】
前記チャネル素子が、前記低い導電率を有する材料の第１の連続層と、前記第１の層に近接して配置され前記高い導電率を有する材料領域の前記２次元配列を規定するようパターンを形成した第２の層と、を具えていることを特徴とする請求項４０に記載のデバイス。
【請求項４３】
前記第２のパターンを形成した層が、前記第１の層と前記ソース及びドレインを含む層との間に配置されていることを特徴とする請求項４２に記載のデバイス。
【請求項４４】
前記第１の層及び前記パターンを形成した第２の層間に絶縁層を具えることを特徴とする請求項４３に記載のデバイス。
【請求項４５】
前記第２のパターンを形成した層が、ゲート絶縁層の上であって前記第１の層の下方に配置されていることを特徴とする請求項４２に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電子デバイス構造の設計の分野に関する。より詳細には、本発明は、例えば、有機エレクトロニクス、ディスプレイ装置及び検出器に使用するための薄膜トランジスタに関する。
【背景技術】
【０００２】
以下の参考文献は、本発明の背景技術を理解することを目的とした関連するものと考えられる。
［１］．Ｈ．Ｓｉｒｒｉｎｇｈａｕｓ，Ｎ．Ｔｅｓｓｌｅｒ，及びＲ．Ｈ．Ｆｒｉｅｎｄ，Ｓｃｉｅｎｃｅ  ２８０，１７４１−１７４３（１９９８）；
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［１０］．Ｍ．Ｐ．Ｓｔｏｙｋｏｖｉｃｈ  ｅｔ  ａｌ．，「Ｄｉｒｅｃｔｅｄ  ａｓｓｅｍｂｌｙ  ｏｆ  ｂｌｏｃｋ  ｃｏｐｏｌｙｍｅｒ  ｂｌｅｎｄｓ  ｉｎｔｏ  ｎｏｎｒｅｇｕｌａｒ  ｄｅｖｉｃｅ−ｏｒｉｅｎｔｅｄ  ｓｔｒｕｃｔｕｒｅｓ」，Ｓｃｉｅｎｃｅ  ３０８，１４４２−１４４６（２００５）；
［１１］．Ｄ．Ｓ．Ｐａｒｋ  ｅｔ  ａｌ．，「Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ｐｅｒｙｌｅｎｅ−ｂａｓｅｄ  ｏｒｇａｎｉｃ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  ｏｃｔａｄｅｃｙｌｔｒｉｃｈｌｏｒｏｓｉｌａｎｅ」，Ｊｏｕｒｎａｌ  ｏｆ  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  ＆  Ｔｅｃｈｎｏｌｏｇｙ  Ｂ  ２３，９２６−９２９（２００５）；
［１２］．Ｍ．Ｙｏｓｈｉｄａ  ｅｔ  ａｌ．，「Ｓｕｒｆａｃｅ  ｐｏｔｅｎｔｉａｌ  ｃｏｎｔｒｏｌ  ｏｆ  ａｎ  ｉｎｓｕｌａｔｏｒ  ｌａｙｅｒ  ｆｏｒ  ｔｈｅ  ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ｏｒｇａｎｉｃ  ＦＥＴ」Ｓｙｎｔｈｅｔｉｃ  Ｍｅｔａｌｓ  １３７，９６７−９６８（２００３）；
［１３］．Ｔ．Ｂ．Ｓｉｎｇｈ  ｅｔ  ａｌ．，「Ｈｉｇｈ−ｍｏｂｉｌｉｔｙ  ｎ−ｃｈａｎｎｅｌ  ｏｒｇａｎｉｃ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ  ｂａｓｅｄ  ｏｎ  ｅｐｉｔａｘｉａｌｌｙ  ｇｒｏｗｎ  Ｃ６０  ｆｉｌｍｓ」，Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏｎｉｃｓ  ６，１０５−１１０（２００５）
【０００３】
薄膜トランジスタ（ＴＦＴ）は、電界効果トランジスタ（ＦＥＴ）と関連しており、その中では、ゲートによって生じた電界が、ソースからドレインに向けたトランジスタのチャネルに沿った電流を制御する。有機薄膜トランジスタ及びアモルファスシリコン（ａ−Ｓｉ）の使用に基づくトランジスタを含むＴＦＴは、（液晶ディスプレイ、電子インクといった）非放射型ディスプレイ、（有機発光ダイオード（ＯＬＥＤ）ディスプレイといった）放射型ディスプレイ用のバックプレーン、及びロジック回路といった、様々な適用のために開発されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ポテンシャルの十分な理解への道における最も大きな障害は、このようなトランジスタが出力できる電流を制限するチャネルを通るキャリアの流れを制限する電荷の低い移動度である。例えば、ＬＥＤよりもかなり大きなトランジスタは、十分な電流密度を供給するために使用され、ＬＥＤの放射を行わせた［１］。ロジック領域では、トランジスタが切り替え速度を制限して背景雑音に対する感度を増やす。
【０００５】
高輝度及び高性能の有機ＬＥＤベースのスクリーンが、Ｓａｍｓｕｎｇ，Ｐｈｉｌｉｐｓ，Ｓｏｎｙ，Ｋｏｄａｋ及びＤｕｐｏｎｔといった業界最大手によって開発されている。近年、ガラス基板上に作製された高品質の有機ディスプレイが市場に浸透し始めており、より大きなスクリーンが近い将来において現れるものと期待される。有機ＬＥＤの刺激的な可能性は、その可撓性に由来する。世界中の企業が、可撓性のある放射型ディスプレイを可能にするであろう可撓性のあるバックプレーン・トランジスタアレイを開発しようとしている。今までのところ、有機材料の電荷キャリアの移動度が制限されている（１ｃｍ２ｖ−１ｓ−１よりも低い）ことで、発光ダイオードに必要とする電流を出力するのに十分ではない。
【０００６】
有機ＴＦＴの性能は、アモルファスシリコンに基づく性能に最も良く相当しており、無機結晶材料ベースのデバイスと比較して依然として性能が不足している。大部分の取り組みが、従来の横型ＴＦＴ構造に依然として集まっている。これらの方法は、絶縁体−チャネル界面の接触抵抗及びトラップ状態を減らすことを目的としているものを含んでおり；ゲートの誘電体の誘電率を増やしたり、又は高性能のリソグラフィを用いてチャネル長さを減らす。
【０００７】
有機ＴＦＴ（ＯＴＦＴ）の研究の終局段階で、２つの主要な方法が今までのところ導入されている：
【０００８】
第１の方法は、溶解処理法を用いて電極間の距離（すなわち、チャネル長さ）が（平面構造における数ミクロンと比較して）１００ｎｍ程度に薄い有機物層の厚さによって規定されるように、垂直方向に積層したトランジスタの作製に基づいている。製造コストが減少することを別にすれば、これらのデバイスは、ＤＣ性能及びスイッチング速度を高めるべきである。
【０００９】
ゲート−ソース−ドレインの縦型の有機物電界効果トランジスタ（ＶＯＦＥＴ）構造が開発されており［５］、そのトランジスタはゲート電極がソース電極の下方に設けられていて、絶縁（誘電体）層によって活性領域から隔てられている。これは、図１ａ及び１ｂに表されており、（ａ）は、ＶＯＦＥＴ構造及び共通のソース電極の凹凸の概略を示し、（ｂ）は、ソース電極面の原子間力顕微鏡の画像を示す。このような方法は、薄くて全体として導電性の金属電極の作製に依存する。著者らは、コンデンサセルの上の活性セルとしてこのような構造を規定する。このようなトランジスタは、ソース電極として、薄い領域及び厚い領域を有する極めて不均一な膜を使用している。図１ｃは、様々なゲート−ソース電圧に対するＶＯＦＥＴのコンダクタンス特性を示す。このようなデバイスの優れた性能は、４×１０６に近いＯＮ／ＯＦＦ比を具えた４Ｖのドレイン−ソースポテンシャルＶＤＳ及び５Ｖのゲート−ソースポテンシャルＶＧＳにおける１０ｍＡのチャネル電流を含む。しかしながら、このようなトランジスタ構成は、きめ細かな凹凸（すなわち、膜の厚さに対する薄さの特性の最適化）を具えたソース電極を形成する必要性に悩まされており、これらの結果の再現性を低くしている。
【００１０】
第２の方法は、標準的な横型形態に基づくものであるが、チャネル長さを効果的に短くしている。これは、チャネルに高い伝導領域を含めることによって実現し得る。電荷が半導体の中を通過するのに必要な有効長さを短くすることで、全体的なチャネル抵抗が減少してより大きな電流が得られる。
【００１１】
自己形成する１次元のナノ構造が開発されており、低エネルギ（約１から１０ｋｅＶ）の窒素イオンによるアモルファスシリコン層のオフノーマル（ｏｆｆ−ｎｏｒｍａｌ）照射［６］によって生じる制御可能な規則的な波形周期（２０−１８０ｎｍ）を具えた構成として設計される。本方法によれば、ナノ構造がプラズマ中における反応性イオン・エッチングによって改良され、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のチャネル領域の面上に周期的なナノマスクを形成する。ナノマスクを通したヒ素イオン注入に続くＭＯＳＦＥＴの製造を完了させる技術的段階により、周期的にドープされたチャネル電界効果トランジスタ（ＰＤＣＦＥＴ）が形成され、これは共通ゲートを具えた一連の短いチャネルを有するＭＯＳＦＥＴ又は短いチャネルを具えた事実上単一のＦＥＴとして考えることができる。このようなことが、チャネル領域のナノ周期のドーピング形態の概略を示す図２ａに表されている。
【００１２】
平面構造の電界のいくつかの他の方法が、端子間の有効距離を減らすように、平面構造の端子間に導電性カーボンナノチューブのサブパーコレーション・ネットワークの形成を使用する［７］。特に導電性カーボンナノチューブがフィラーとして使用され、浸透限界の直下のポイントにそれを充填する目的でチャネル領域にスピン（ｓｐｕｎ）された。このような方法は、導電性のナノチューブを通った短絡を防止する要請によって制限され、比較的低密度のチューブの使用を決定付ける。このような要請は、言い換えると、非常に限られた効果につながる。
【００１３】
また、アモルファスシリコンベースのＴＦＴは、一般に、アモルファスシリコンの電子的特性が単結晶又は多結晶シリコンに及ばないため、遅いスイッチングスピード及び低い電流処理能力に悩まされている。このような問題に対する既知の解決法は、例えば、アモルファスシリコンを多結晶シリコンに代えることによる材料の電子的特性の増大；トランジスタのゲート長さを減らすような形状の縮小化；及び代替的なトランジスタ構造の使用を含んでいる。これら全ての解決法は、かなりの研究及び現行の製造ラインの変更を要する。
【課題を解決するための手段】
【００１４】
トランジスタ構造の技術において従来のトランジスタと比較して性能をかなり高める必要性（大きな電流及び短い切り替え時間）がある。このような性能を強化したトランジスタは、好適には、最新技術のトランジスタと同じ材料及び製造技術に基づくべきである。
【００１５】
本発明の一態様では、電子デバイスの能動素子、すなわち、トランジスタのケースではソース、ドレイン又はチャネルのうちのいずれか一方に関連した、パターンを形成した導電層を有する新たな電子デバイス（特にトランジスタ構造）を提供することによって、問題を解決する。このようなパターンは、層に沿って不連続な導電率を形成する。特に、このようなパターン（ある実施例では、ナノスケールのパターン）は、比較的低い導電率の領域（例えば、誘電体、又は半導体領域）とは隔てられた間隔を空けた導電領域（例えば、島）の配列（好適には２次元配列）の形式である。このような方法により、チャネル材料のドーピングをしないでトランジスタチャネルの「有効長さ」が減少する。
【００１６】
別の態様によれば、本発明は、選択的なドーピングを使用してトランジスタのチャネル領域にパターンを形成することによって、トランジスタチャネルの有効長さを減らす上記の問題を解決する。このようなチャネル領域の選択的なドーピングは、チャネルのドープ領域の２次元パターンを与え、チャネルのドープ領域の少なくとも９０％の充填率をもたらす。チャネルは、当技術で様々に知られているものから選択されるドーパント原子又は分子（例えば、Ｐ及びＡｌがＳｉに対するドーパントとして知られ、又はチオフェンに対するスルホン酸塩が知られている）を具える既知の適切な材料のうちの１つで作製される。
【００１７】
本発明のある実施例によれば、パターンを形成した導電層が、ソース又はドレイン電極であり、当該電極に沿った導電度の不連続性を形成する。これは、縦型形態のトランジスタ構造で特に有用である。
【００１８】
横型形態のトランジスタ構造に関する本発明のいくつかの他の実施例によれば、パターンを形成した導電層が、トランジスタチャネルに関連する。これは、チャネル層の上方又は下方の間隔を空けた導電領域（例えば、島）の配列の形式で、このようなパターンを形成した層を配置することによって実現する。金属原子及び／又は導電ポリマーへの親和性を変えることによる適切な有機材料（好適には、ブロック共重合体）の使用によって、パターン形成を実現できる。いくつかの他の方法が、様々なプリンティング、ソフトリソグラフィ法［８］、又は（アモルファスシリコンのプロセスで使用されるような）標準的なリソグラフィを有している。
【００１９】
さらに他の実施例によれば、チャネル材料への空間の選択的なドーピングを含む追加のプロセスによって島の２次元配列を形成してもよい。
【００２０】
縦型のトランジスタ構成を考えると、電極（ソース又はドレイン）が格子状の構造（金属ストライプのネットワーク）であり；平面トランジスタ構造では、ソース及びドレイン間のチャネル領域が、高密度（高充填率）の導電領域のパターン（好適には２次元のパターン）であり、導電領域の規模では場合により不均一又は不規則のパターンであるがチャネル長さの規模では均一なパターンを形成する。
【００２１】
本発明は、特に有機物電子機器及び薄膜トランジスタ（ＴＦＴ）及び検出器の分野で有用である。例えば、本発明は、有機物材料で達成し得るよりもかなり高い電荷の実効移動度を具えるプラスチックの電子デバイスの製造に有利に使用できる。
【００２２】
このように、本発明の１つの広い態様によれば、電子デバイスの能動素子に関連するパターンを形成した導電層を具えた電子デバイスが設けられており、当該導電層は間隔を空けた導電領域を配列を規定するパターンを有するため、デバイスを通る電流を増やす。
【００２３】
特に、本発明は、薄膜トランジスタデバイスに関しており、このような特定の適用に対する以下の説明である。このような方法では、チャネルが、半導体材料、ポリマー材料、多結晶シリコン、又はアモルファスシリコンを具えてよい。本発明は、薄膜トランジスタにおける導電パターンの様々な構成を提供し、あるものはポリマーベースのＴＦＴに適しており、またあるものはアモルファスシリコンベースのＴＦＴに適している。
【００２４】
本発明のある実施例では、横型形態のＴＦＴ（同じ層において間隔を空けた関係で配置されたソース及びドレイン電極）が考えられる。これらの実施例では、パターンを形成した導電層がソース及びドレイン電極間のトランジスタチャネルと関連している。
【００２５】
これらの実施例のある例では、導電層が、チャネル層の上方又は下方において、チャネル素子に沿った領域に間隔を空けた関係で配置された導電材料の島の配列の形式又は導電材料の細長い領域の形式でよい。
【００２６】
導電領域の配列は、好適には、２次元配列である。
【００２７】
導電領域の配列は、チャネル軸に対して傾いた少なくとも１つの軸に沿って延びている。
【００２８】
本発明のある実施例では、導電材料への親和性を変える適切な有機材料（好適にはブロック共重合体）を、パターンを形成した導電層のための基板及び導電層にパターンを形成するためのテンプレートとして使用する。好適には、ブロック共重合体は、ＰＳ−ｂ−ＰＭＭＡである。一般に、以下のブロック共重合体のうちの少なくとも１つを使用できる：すなわち、ポリスチレン−ブロック−ポリ（メタクリル酸メチル）（ＰＳ−ＰＭＭＡ）、ポリスチレン−ブロック−ポリ（エチレンオキシド）（ＰＳ−ＰＥＯ）、ポリスチレン−ブロック−ポリ（４−ビニル  ピリジン）（ＰＳ−Ｐ４ＶＰ）、ＰＳ−Ｐ２ＶＰ及びポリスチレン−ブロック−ポリ（フェロセニルジメチルシラン）（ＰＳ−ＰＦＥＳ）である。他の実施例では、有機材料の組成が、相分離している少なくとも２つの異なる有機材料を具える。これらは、ポリスチレン、ポリ（メタクリル酸メチル)、及び他のポリマーの組み合わせである。さらに別の実施例では、有機材料が、チャネル層の面上に単層を形成し得る材料である。一般に、このような有機材料は、１又はそれ以上の以下の典型的な材料である：すなわち、オクタデシルトリクロロシラン［ＣＨ３−（ＣＨ２）１７−ＳｉＣｌ３，（ＯＴＳ）］、１Ｈ，１Ｈ，２Ｈ，２Ｈ−ペルフルオロドデシルトリクロロシラン［ＣＦ３−（ＣＦ２）１２−ＣＨ２−ＣＨ２−ＳｉＣｌ３，（ＰＦ）］、１０−ｕｎｄｅｃｅｎｙｌ  トリクロロシラン［ＣＨ２＝ＣＨ−（ＣＨ２）９−ＳｉＣｌ３、（１０ｕｎ）、ｍｅｔｏｘｙ  エトキシウンデシル  トリクロロシラン［ＣＨ３−Ｏ−（ＣＨ２）２−Ｏ−（ＣＨ２）１１−ＳｉＣｌ３，（ＭＥＴ）］、１１−ａｃｅｔｏｘｙｕｎｄｅｃｙｌ  トリクロロシラン［ＣＨ３−（ＣＯ）−Ｏ−（ＣＨ２）１１−ＳｉＣｌ３，（ＡＣ）］である。このような単相は、親和性パターンを形成するようパターンが形成される。
【００２９】
横型ＴＦＴの形態は、その形態が、ゲート電極と、ゲートの上方に配置されてゲートから絶縁されたパターンを形成した関連する導電層を具えるチャネル素子と、チャネルの上方に配置されチャネルへの電気接点を有するソース及びドレイン電極を含む層とを有するような形態でもよい。ソース及びドレイン電極を含む層は、パターンを形成した導電層であり、ソース及びドレイン電極間に配置されソース及びドレイン電極とチャネル層とから電気的に絶縁された第２のフローティングゲート電極として機能する導電領域を具える。代替的に、ソース及びドレイン電極を、チャネル層の対応する領域の上方を延びてチャネル層から電気的に絶縁された延びた領域を具えて構成してもよい。
【００３０】
ＴＦＴ構成は、ＴＦＴが、絶縁体によって覆われたゲート電極と、絶縁体の上のアモルファスシリコンチャネル層と、チャネルとソース及びドレイン電極との間にｎ型アモルファスシリコンの領域を具えたチャネルの上方のソース及びドレイン電極を含む層と、を有する。ソース及びドレイン電極を含む層は、ソース及びドレイン電極間のチャネルの上方の領域内に間隔を空けた導電領域の配列を規定するパターンを形成した導電層として機能する。この実施例において、形態は、間隔を空けた導電領域のそれぞれが、ｎ型アモルファスシリコン及びその上の金属のスタック（ｓｔａｃｋ）形式；又はｎ型アモルファスシリコン層のみの形式；又は金属層のみの形式となるような形態となっている。
【００３１】
さらに別の実施例では、ＴＦＴが、絶縁体によって覆われたゲート電極と、絶縁体の上のパターンを形成した導電層の間隔を空けた導電領域の配列と、パターンを形成した導電層の上のアモルファスシリコンチャネル層と、チャネルとソース及びドレイン電極との間にｎ型アモルファスシリコン領域を具えたチャネルの上方のソース及びドレイン電極と、を有する。このケースでは、パターンを形成した導電層がｎ型アモルファスシリコンでできている。
【００３２】
横型ＴＦＴのさらに別の実施例では、ＴＦＴが、第１の絶縁体によって覆われたゲート電極と、絶縁体の上の前記アモルファスシリコンチャネル層と、チャネル層の上の第２の絶縁体層と、ソース及びドレイン電極がチャネルに対する電気接点を有するように、第２の絶縁体の上方のソース及びドレイン電極を含む層と、を有する。ソース及びドレイン電極を含む層は、ソース及びドレイン電極の間のチャネルの上方の領域の中に間隔を空けた導電領域の配列を規定するパターンを形成した導電層である。
【００３３】
本発明の他の実施例では、発明が、縦型薄膜トランジスタ（ＴＦＴ）のための新たな構造を具えており、すなわち、ソース及びドレイン電極が別の層に配置されている。このような実施例では、パターンを形成した導電層が、ソース及びドレイン電極のうちの少なくとも一方であり、いわゆるパターンを形成したソース縦型ＴＦＴ（ＰＳ−ＶＴＦＴ）又はパターンを形成したドレイン縦型ＴＦＴ（ＰＤ−ＶＴＦＴ）である。このようなＴＦＴは、既知の特定の種類の構造とは事実上非常に異なっている。本発明の縦型トランジスタ（ゲート電極／誘電体／ソース電極／活性層／ドレイン電極）では、ソース又はドレイン電極のいずれかが、格子状の導電層、すなわち、細い金属ライン（細くなくてもよい）によって囲まれた孔（又は隙間）を含むようパターン形成されている。この孔は、好適には、半導体の厚さに相当する特有の直径を有する。このトランジスタ構造は、Ａｇ電極を具えたＳｉベースの構造である。これらの実施例では、適切な有機材料をパターンを形成したソース又はドレイン電極のための絶縁体及びテンプレートとして使用してもよい。
【００３４】
縦型トランジスタ構造を、ゲート電極と；ゲート電極の上のゲート誘電体構造と；ゲート誘電体構造の上で半導体チャネル素子を担持するパターンを形成したソース電極層と；上部ドレイン電極とを規定するよう構成してもよい。ゲート誘電体構造は、誘電体とブロックポリマー薄膜とを有する。
【００３５】
別の例では、縦型ＴＦＴが、ゲート電極と、ゲート電極の上のゲート誘電体構造と、ゲート誘電体構造の上で半導体チャネル素子を担持するパターンを形成したドレイン電極層と、上部ソース電極と、を有する。ゲート誘電体構造が誘電体及びブロック共重合体薄膜を有している。
【００３６】
パターンを形成したソース電極が、表面エネルギナノスケールのパターン形成によって形成された有孔金属層でもよい。他の実施例では、パターンを形成した電極が、金属ストライプのネットワークとして構成される。パターンは、好適には、導電領域の２次元配列の形式である。
【００３７】
本発明の別の広い態様によれば、ソース及びドレイン電極間にチャネル素子を具える横型形態の薄膜トランジスタデバイスが提供されており、チャネル素子が、低い導電率を有する領域によって間隔を空けて配置された高い導電率を有する材料の間隔を空けた領域の２次元配列の形式のパターンを有する。
【００３８】
チャネル素子は、２次元配列に配置された間隔を空けた領域の中に高い導電率を有する第２の材料を選択的に添加した第１の低い導電率を有する材料層を具えていてもよい。
【００３９】
チャネル素子は、低い導電率を有する材料の第１の連続層と、第１の層に近接して配置され高い導電率を有する材料領域の２次元配列を規定するようパターンを形成した第２の層と、を具えていてもよい。第２のパターンを形成した層が、第１の層とソース及びドレインを含む層との間に配置されていてもよい。第１の層及びパターンを形成した第２の層間に絶縁層を具えていてもよい。代替的に、第２のパターンを形成した層が、ゲート絶縁層の上であって第１の層の下方に配置されている。
【００４０】
本発明のさらに別の広い態様によれば、縦型の薄膜トランジスタ構造を製造する際に使用するための方法が提供されており、この方法は、ソース及びドレイン電極層のうちの少なくとも一方にパターンを形成するステップを具えて電極に沿った導電率の不連続性を形成するため、トランジスタ構造のその次の層の導電率を増大させる。
【００４１】
縦型ＴＦＴのケースでは、本発明はゲート電圧がデバイスの電流に影響を及ぼし得るための本質的に異なる解決法を提供する。本発明によれば、格子状の電極（例えば、ソース電極）を使用しており、ゲート電界フラックスが金属によって覆われていない領域（すなわち、ソース電極層の中の非導電領域）のソース電極層に浸透することが可能であり、格子から外に電荷を引き出して電流が流れ易くする。このような独特の電極構造により、スイッチオン駆動する物理的プロセスが文献［５］のそれとは非常に異なるものとなり、より一層の強靭さ（ｒｏｂｕｓｔ）及び信頼性のある生産を促進する。
【００４２】
本発明の縦型トランジスタ構造は、横型ＯＦＥＴのチャネルに充填するのと非常に似た方法で、半導体−絶縁体界面におけるソース金属から露出した領域への電界キャリアに影響を及ぼす電界フラックスを形成する。このような点で、ゲート電極、誘電体、格子電極、及び半導体を規定する層の構造が、横型下部接点ＦＥＴと非常に似た方法で機能し、ソース及びドレイン電極の双方を等しい電位に保持し、ゲートを使用して電極間の領域に導電チャネル（キャリアリザーバ）を形成する。現在の構造の上部電極は、ゲートによって引き出される電荷の部分が結果としてドレインに流れてデバイスの電流を生じるように、半導体の電位をバランスさせる。ソース電極の金属は、ドレイン電極がソース電極から電流を直接引き出せないように半導体の中への電荷注入に対する障壁を有するよう選択される。
【００４３】
非常に似た構造であるが、好適には大きな孔を具えたものが、ゲート電界を使用して上部電極から電荷を引き出して格子ラインの間の領域（キャリアリザーバ）を満たす構造となっている。このような注入は、上部接点ＦＥＴ構成におけるチャネル構成と似ている。このような構造では、上部電極がソースとして機能し、パターンを形成した（格子状の）電極がドレインとして機能する。さらに、ソース電極の金属を、ドレイン電極がソースから電流を直接引き出せないように半導体の中への電荷注入に対する障壁を有するよう選択する。
【００４４】
本発明のさらに別の態様によれば、発明が横型薄膜トランジスタ構造を提供し、トランジスタチャネル素子が、低い導電率を有する第１のチャネル層と、チャネル層の下方又は上方であって高い導電率を有する間隔を空けた領域の配列の形式の第２の層と、を具えている。
【００４５】
本発明は、表面エネルギのナノスケールのパターンの様々な新規な適用を提供する。本発明によれば、表面エネルギのナノスケールのパターンを使用して、次の層の導電率を高める。「表面エネルギ」という用語は、本書では疎水性／親水性、静電気等といった機構によって仲立ちされる力に言及していることに留意されたい。
【００４６】
表面エネルギのナノスケールのパターンを使用して、制御可能な方法で溶液から作製した半導体、導体又は金属材料の不均一な膜を形成できる。さらに、このような効果を使用して、縦型電界効果トランジスタに要する不均一又は「粗い」溶液から作製した電極を提供できる。
【００４７】
表面エネルギのナノスケールのパターンを使用して、半導体分子の移動度を高めるように（分子のパッキングを良くして結晶粒界が制御できる）、半導体分子のパッキング及び膜形成に作用することができる。
【００４８】
表面エネルギのナノスケールのパターンを使用して、溶液から作製した非常に高い表面被覆率を具えた（しかしながら短絡を防ぐよう不連続な）半導体、導体又は金属材料の不連続膜を形成できる。後者を使用して、次の層に不均一にドーピングするとともに、２つの金属電極間の距離を効果的に減らすことができ、例えば、電界効果トランジスタ（ＦＥＴ）の有効チャネル長さを減らす。さらに、これらの効果を使用してＴＦＴに対する非理想的な接点の効果を高めることができる。例えば、光に敏感な電荷注入の効果を高めることによって、高性能の検出器を形成できる。
【００４９】
本発明は、ブロック共重合体を使用して上記の効果のうちの１つを実現するのに要する表面エネルギの改善を提供する。
【００５０】
本発明は、サブパーコレーション導電ネットワークの分野で有用である。金属のナノチューブを使用してこのようなネットワークを形成することが提案されている。しかしながら、このような既知の方法は、駆動機構としてパーコレーションを利用する。最も良好な性能を実現するために、短絡を防止するようにネットワークをその閾値に近付けて閾値の下方で保持しなければならない。パーコレーションの閾値の下方で、短い距離が非常に限られた領域のみで得られるが、デバイスの残りの部分では距離がかなり大きく、全体的効果が小さい。
【００５１】
発明者は、ブロック共重合体の使用により、有効隙間が非常に小さくなるように、デバイス全体にわたって非常に小さな隙間を有する所定の導電パターンを形成することを見出している。本発明によれば、ブロック共重合体とともに（金属の代わりに）導電ポリマーを使用する。ブロック共重合体によって提供されるパターンを、他の一般により高度なリソグラフィ又はプリント／エンボス加工法で摸倣することができる。
【００５２】
また、本発明は、従来のシリコンベースの方法を使用できる新規なアモルファスシリコンベースのＴＦＴを提供する。
【００５３】
また、本発明は、動作の際に生じる電子状態が電荷リザーバによって不動態化されるように、チャネルに近接する電荷が豊富な領域（ｎ型にドープしたアモルファスシリコン）を設けることによって、（アモルファスシリコンのような）不規則なＦＥＴの動作の劣化を減らすための方法を提供する。ある態様では、電荷豊富領域がチャネルに沿って分布する多数の領域（島）とすることができる。本発明の別の態様では、これらの領域のうちの少なくとも１つがソース又はドレイン電極に直接的に接続されていない。
【００５４】
ここで、本発明を理解してどのように本発明を実際に実施するのかを把握するために、添付の図面を参照し、単に非限定的な方法によって、好適な実施例を説明することとする。
【発明を実施するための最良の形態】
【００５５】
図１ａ及び図１ｂは、Ｌ．Ｍａ及びＹ．Ｙａｎｇによる上記の論文、「Ｕｎｉｑｕｅ  ａｒｃｈｉｔｅｃｔｕｒｅ  ａｎｄ  ｃｏｎｃｅｐｔ  ｆｏｒ  ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  ｏｒｇａｎｉｃ  ｔｒａｎｓｉｓｔｏｒｓ」，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ８５，５０８４−５０８６（２００４）に記載された既知の縦型のゲート・ソース・ドレイン有機物電界効果トランジスタ（ＶＯＦＥＴ）の構造を示す。図１ｃは、様々なゲート・ソース電圧に関するＶＯＦＥＴの導電特性を示す。
【００５６】
図２ａ及び２ｂは、参考文献［６，７］に記載された既知の平面トランジスタを示す。
【００５７】
本発明の一態様によれば、トランジスタの能動素子と関連するパターンを形成した導電層を有する新たなトランジスタ構造を提供する。この導電層は、間隔を置いた導電領域を規定する２次元のパターンを有する。これにより、トランジスタのスイッチング速度とともにトランジスタを通る電流を増やすことが可能となる。
【００５８】
本発明を縦型のトランジスタ及び横型のトランジスタで使用できる。以下は、縦型ＴＦＴに関する本発明のいくつかの実施例である。
【００５９】
縦型トランジスタ構造では、チャネル長さがチャネル層（例えば、ポリシリコン、又はアモルファスシリコン、又はポリマー層）の厚さによって決まり、ドレイン及びソース電極間の水平距離によって決まらない。このようなデバイスでは、ゲート電極がソース及びドレイン電極の下方に配置される。このような構造の主要な障害は、ゲート電界がチャネルの中に浸透するのを遮るソース電極から生じる。本発明は、間隔を置いた導電領域の形式のパターンを有する導電層としてソース又はドレイン電極、例えば、有孔電極を用いることによって、このような問題を解決する。このような解決法により、ゲート電界が有孔のソース／ドレイン電極を浸透でき、フラックスがソース電極からチャネル材料の中への注入電流を制御し得る。
【００６０】
図３Ａから図３Ｃは、縦型トランジスタ構成で使用される本発明の例を図式的に示す。図３Ａは、上記のようにパターンを形成した導電層を与える電極１０の平面図を示す。電極１０にはパターン、すなわち、穴（貫通孔）１１が形成されており、格子状の構造を与える。導電（金属）層に作られたこのようなパターンが、実際には層に沿った不連続な電気伝導を与える。
【００６１】
図３Ｂは、ソース電極としてこのような電極１０を用いたＴＦＴ１００（いわゆる、「ＰＳ−ＶＴＦＴ」）の側面図を示す。ＴＦＴ１００は、絶縁体１３によって電極層１０と間隔を置いたゲート電極１２と、チャネル素子層１４（本例では半導体層）と、ドレイン電極層１６とを有する。
【００６２】
ソース１０の金属は、ソース１０が半導体層１４の中に電荷注入するための障壁を有するように選択され、ドレイン電極１６に向けたソース金属からの直接注入が抑えられる。この金属は、既知の金属（アルミニウム、銅、銀、金等）のうちの１つであり、注入障壁を形成するようにその仕事関数が半導体のレベル（又は帯域）から間隔を置くように選択される。注入できるようにするために、まずチャネル１４にゲート電圧を用いて電荷キャリアを充填する（すなわち、ギャップ領域）。半導体材料１４の中に電荷が与えられると、それらはドレイン集電極１６に向けて自由に移動し、トランジスタ１００がＯＮ状態となる。ソース電極１０に対するゼロ（又は逆）バイアスが、これらの領域を空にすることで、トランジスタがＯＦＦ状態となる。
【００６３】
図３Ｃは、同じような縦型のＴＦＴ構造２００を示す。理解し易くするために、同じ符号を本発明の全ての実施例で共通する部品を特定するために使用する。トランジスタ２００では、上記のような導電パターン層がドレイン電極１６によって構成されている。ここでは、ゲート電界を使用して、この場合ソースとして機能する上部電極１０から電荷を引き込む。
【００６４】
従来のリソグラフィを用いてパターンを形成した導電層を形成してもよい。これは、多結晶シリコン又はアモルファスシリコンのチャネル材料の場合、より適した技術である。代替的に、パターン形成が絶縁層１３への選択的な金属の蒸着に基づいてもよく、このようなケースでは、絶縁層１３が蒸着金属（例えば、ＰＳ−ｂ−ＰＭＭＡといったブロック共重合体）への親和性を変える有機材料を有する。このような方法は、ポリマー−金属チャネルの場合に好適である。
【００６５】
独創的なパターンを形成したソースの縦型ＴＦＴ（ＰＳ−ＶＴＦＴ）３００の形態及び作用を例示する図４Ａ−４Ｆについて説明する。図４Ａに示すように、ＰＳ−ＶＴＦＴ３００は、ゲート電極層１２と絶縁層１３と（上記のパターンを形成した導電層で構成する）ソースグリッド層１０とチャネル素子（半導体）層１４とドレイン電極層１６とを規定する積層を有している。格子状のソース電極１０により、ゲート電界フラックスがソース電極の導電領域間の空間においてソース電極層を浸透し得る。電界フラックスは、横型ＯＦＥＴにチャネルを満たすのと非常に似た方法で、ソース金属から半導体−絶縁体界面が露出した領域に電荷キャリアを引き込む。半導体の中への電荷注入の障壁を有するようにソース電極の金属が選択されるという事実により、ゲート電極の電圧を調整することで、このような注入障壁を低くするための所要の電界を与える。
【００６６】
図４Ｂ及び図４Ｃは、同じドレイン・ソース間電圧（ＶＤＳ＝５Ｖ）及び異なるゲート・ソース間電圧（図４ＡでＶＧＳ＝０Ｖであり図４ＢでＶＧＳ＝５Ｖ）でのＰＳ−ＶＴＦＴについてのグリッドの近くの計算した電位分布を示す。ＶＧＳ＝５Ｖの場合ソースグリッド界面の近くでより大きな電位降下が生じることに留意されたい。
【００６７】
このデバイスは、ゲート−ソース−ドレイン電極間のポテンシャル分布に関する二次元ポアソン方程式を解くことによって、設計された。この計算は、ソース・グリッド電極がＶｓ＝０Ｖ、ドレイン（上部）電極がＶＤ＝ＶＤＳ＝５Ｖ、及びゲート電極がＶＧ＝ＶＧＳ＝０Ｖ又はＶＧ＝ＶＧＳ＝５Ｖのいずれかであると仮定して実行された。計算は、ゲートがソース・グリッド電極から半導体への電荷注入にどのくらい影響を及ぼす可能性があるかを示す。
【００６８】
上記のように、このような特定の実施例では、ブロック共重合体が絶縁材料及びソース又はドレイン電極に関するテンプレートとして機能する。図４Ｅの実施例でさらに具体的に示すように、トランジスタ構成４００は、全体として上記の構成３００と似ており、すなわち、ゲート電極１２（ＰをドープしたＳｉ）、ゲート誘電体層構造１３（ＳｉＯ２及びブロック共重合体（ＢＣＰ）薄膜）、パターンを形成したソース層１０（Ａｇ）、チャネル（半導体）層１４（Ｃ６０）、及び上部ドレイン電極１６（Ａｇ）を有している。トランジスタ４００では、パターン形成したソース１０からチャネル素子１４の中への電流注入が、チャネル１４と導電パターン１０の間に薄い非導電層１５を挿入することによって最適化される。縦型ＦＥＴにおけるこのような内部層１５の使用は、以下のことに関連する：すなわち、導電パターン１０と半導体チャネル１４との間のオーム接触は好ましくなく、（ゲート電界が確実に注入を増やすように）電界依存性の接触が与えられる。これは、パターン形成したソース１０及びチャネル１４の間に薄い絶縁体を使用することによって実現される。
【００６９】
薄くて多孔性の金属のソース電極１０は、図４Ｄにより具体的に示すように、ＢＣＰテンプレートの上部（層１３の上面）に配置されている。このトランジスタに関する対象とする適用の１つは、アクティブマトリックス式有機ＥＬベースの大面積ディスプレイ（ＡＭ−ＯＬＥＤ）である。
【００７０】
パターンを形成したこのような電極を作製するための適切な方法は、上記の文献［８]又は[９]に記載された適切に最適化した技術に基づいており、ＢＣＰ膜の面の形態を制御し得るため、金属層のレイアウトを最適化して、その製品を高度に再現性のあるものにする。ＢＣＰ面のパターンの最適化は、様々なＢＣＰ組成、様々な相対的なブロック長さ、基板の表面特性の制御を含んでいる。上記のように、同じような方法を使用して、静電誘トランジスタ（ＳＩＴ）構成といった他の縦型トランジスタ形態にゲート電極を形成する。
【００７１】
テンプレートとしてＢＣＰ薄膜の使用を用いることで、本発明者は電界が浸透し得る隙間を具えたナノスケールのＡｇパターン（図４Ｄ）を実現している。Ａｇパターンの開口部は、ＰＭＭＡブロックの長さによって決まるが、一様な大きさで約７ｍｍである。上記のように、様々なＢＣＰ組成及びブロック長さを用いてＢＣＴ膜の面の形態及び化学的特性を制御する性能により、金属層の配置を最適化し、その製品を高度に再現性のあるものにする。本発明者は、金属ラインの形成（図４Ｄ）を実現しており、垂直方向に積層したＴＦＴ（図４Ｅ）を作製している。図４Ｆは、このような縦型ＴＦＴの出力特性を示す。ＢＣＰ技術を用いることによって、ゲート効果を実現し得ることを示している。
【００７２】
２次元ポワソン解の結果は、様々なスケールのＢＣＰを用いて本デバイスの性能を改善し得ることを示している。本デバイスの性能は、様々なブロック共重合体の組成及び得られた金属パターンのドメインサイズの効果及び金属層間の構造（例えば、隙間の形態及び寸法）の依存性によって決定される。１０６のＯＮ／ＯＦＦ比がロバストで利用でき、信頼できる製造方法である。
【００７３】
以下は、特定の種類の既知の技術と比較した、本発明の技術及びその新規な態様の説明である。
【００７４】
図５は、走査型プローブ顕微鏡によって取得されたポリスチレン・ブロック・ポリ（メタクリル酸メチル）（ＰＳ−ｂ−ＰＭＭＡ）ブロック共重合体のテンプレートの画像を示す。左側の枠は高さのコントラストを示し、右側の枠はＰＳ（暗い）及びＰＭＭＡ（明るい）間の位相（硬さ）のコントラストを示しており；差し込み図は、２次元のフーリエ変換を表しており、これは周期的構造を示す。このようなブロック共重合体テンプレートを、例えば以下のようなものから成る既知の方法のうちの１つによって用意できる。
【００７５】
円筒形成ブロック共重合体の溶液（約０．３の体積分率のＰＭＭＡを具えたＰＳ−ｂ−ＰＭＭＡ）が、基板（例えば、シリコンの酸化物の上部層を具えたシリコンウェハ）上に回転成形されて、ブロック共重合体の１つの周期に相当する厚さを有する薄膜を形成する。続いて、ポリマーのガラス転移温度よりも高い温度での数時間の焼鈍により、ミクロ相の分離及び様々なブロックに対応する分離したドメインの形成をもたらす。あまり大きくないブロックは、他のブロックでできたマトリクスの中に円筒を形成する。膜の上部は、約４５ｎｍの周期を具えた露出した半円筒のパターンを形成し、これがテンプレートとして機能する。
【００７６】
本発明は、上記のような既知の技術を利用して表面エネルギのパターンを形成膜を形成でき、このような膜は、本発明の実施例では、絶縁体（トランジスタの中のゲート誘電体）としても機能する。様々な方法を使用して円筒形の向きを配向させて、電界の使用、パターン形成面、及び空間的な制限を含むそれらの規則度を高めることができる。このような方法は、例として文献［１０］に開示されている。
【００７７】
例示されたブロック共重合体を、パターン形成したテンプレートに関する代替的なブロック共重合体に変えてもよいことに留意されたい。適切なブロック共重合体は、例えば、以下のものを有している：すなわち、ポリスチレン−ブロック−ポリ（メタクリル酸メチル）（ＰＳ−ＰＭＭＡ）、ポリスチレン−ブロック−ポリ（エチレンオキシド）（ＰＳ−ＰＥＯ）、ポリスチレン−ブロック−ポリ（４−ビニルピリジン）（ＰＳ−Ｐ４ＶＰ）（さらには、ＰＳ−Ｐ２ＶＰ）、ポリスチレン−ブロック−ポリ（フェロセニルジメチルシラン）（ＰＳ−ＰＦＥＳ）、及びこれら以外のものである。
【００７８】
ＰＭＭＡは、ポリスチレン（ＰＳ）のドメインに向けた蒸着金属（例えば、銀、金、及びそれら以外；ある金属は後の短時間の焼鈍ステップを要する文献［９］）の高い選択性を与え、これはパターンを有する基板の形成に対して有用な特性である。さらに、ＰＭＭＡは極性を有しており、同じような目的に関してＰＥＤＯＴ／ＰＳＳに対する粘着力が良い。ＰＭＭＡブロックを他のポリアクリル酸塩又はポリ（アクリル酸）（ＰＡＡ）に代えることができる。ＰＥＯは水溶性であるため、縦型ＦＥＴの作製に要するＰＥＤＯＴ／ＰＳＳナノワイヤの形成が可能となる。Ｐ４ＶＰはピリジンの単位に容易にプロトン化するため、静電相互作用によりＰＥＤＯＴ／ＰＳＳのそのドメインへの付着増強を与える。ＰＳ−ＰＦＥＳに関しては、ＰＦＥＳのＦｅ原子をＦｅナノ粒子に変換でき、このナノ粒子が、パターンが形成されるとパターンの中で組織となっている導電島の形成の代替的なものとして機能する。これらの全てのオプションにおいて、第１のブロックとしてのＰＳを、ポリイソプレン（ＰＩ）、ポリブタジエン（ＰＢＤ）、又はポリ（エチレン−プロピレン）（ＰＥＰ）に代えることができるが、これら全ては本来は疎水性であり、第２のブロックに対して化学的なコントラストを与える。
【００７９】
ここで、導電性のナノスケールの金属パターンを形成する既知の技術を考える。これに関連して、ナノスケールの導電性金属パターンの走査型電子顕微鏡の画像を示す図６Ａ及び図６Ｂについて説明する。ミクロ相分離したブロック共重合体薄膜への金属原子（例えば、銀）の熱蒸発により、あるタイプのブロック共重合体ドメインの上部での金属原子の選択分離をもたらし、一般に約１０から３０ｎｍの寸法を有する金属島又はワイヤネットワークを形成する。蒸発金属の総量は、生じたネットワークの形態及び導電性を決定する。図６Ａは、下側にあるブロック共重合体薄膜を反映する導電性のナノスケールの金属ワイヤのネットワークを示す。図６Ｂは、ポリマーの膜に少量の金属を蒸発させることによって得られ、孤立しているがブロック共重合体のパターンによく似た島を得た。
【００８０】
本発明は、例えば、上記の例と同じテンプレートを用いた導電性のナノスケールのＰＥＤＯＴ／ＰＳＳパターン形成を提供する。導電性ポリマーであるポリ(３，４‐エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）（ＰＥＤＯＴ／ＰＳＳ）の水溶液がフィルタを通して沈殿し薄膜の上部にスピンコートされる。高さ８ｍｍのガラス化したＰＥＤＯＴ／ＰＳＳの液滴が、図７に示すように、ブロック共重合体のパターンにしたがって１列に並んだ親水性のブロック共重合体ドメインの上部に形成する。この図は、２０ｎｍの高さのコントラストの走査型プローブ顕微鏡写真を示しており；差し込み図は４８ｎｍに相当する細い輪を具えた２次元フーリエ変換を示している。
【００８１】
解のパラメータであるブロック共重合体の長さスケール及びその組成を変えることによって、小さな液滴から細長い線、そして最終的にはアモルファスネットワークにＰＥＤＯＴ構造を調整することができる。
【００８２】
前述のように、本発明はトランジスタにおけるブロック共重合体の利用を提供し、電荷移動度を増大させる。マイクロエレクトロニクスにおける現在の取り組みは、デバイスの性能を高めるＯＴＦＴのための新たな誘電性絶縁体材料の開発に集中している（文献［１１，１２]）。本発明者は、ＰＳ−ｂ−ＰＭＭＡブロック共重合体を使用して（薄いＳｉＯ２層の上に配置かれた）ＯＴＦＴ誘電性絶縁体の上面を規定した。本発明者は、移動度が増大して１ｃｍ２Ｖ−１ｓ−１を超えたことを見い出している。付随的な効果は、閾値電圧が（誘電性絶縁体としてＳｉＯ２のみを使用した場合と比較して）１／５に減少したことであった。
【００８３】
ブロック共重合体絶縁層を追加の絶縁層又は単独の絶縁層として使用できることに留意されたい。ブロック共重合体膜は、最寄りの有機物半導体層の形態又は規則度（又は結晶粒径）に影響を及ぼし、これによってＴＦＴチャネルの中の電荷キャリアの移動度を増大させる。ＳｉＯ２／ブロック共重合体の絶縁体を具えたＣ６０ＯＴＦＴについては、結果が文献［１３］で報告されているＣ６０ＯＴＦＴの最良の結果を優に上回っており、一般に既知のＮ型有機トランジスタの中でも一番良い。
【００８４】
上記のように、本発明はまた、新たな横型構成のトランジスタを提供し、このトランジスタでは導電領域とは間隔を置いてパターンを形成した導電層をトランジスタのチャネル素子に関連して使用する。これに関連して、閾値におけるパーコレーションネットワークの概要図を示す図８について説明する。サブパーコレーション導電ネットワークの最高の性能が、電気的短絡を防止するように、その閾値に非常に近付けられるがそれよりも下に維持されるネットワークを要する。図８に示すように、形成される第１の浸透経路は一般に非常に細くてほとんど場所を取らない。
【００８５】
本発明の横型トランジスタ構造では、パターンを形成した導電層が、ソース及びドレイン電極間のチャネル領域（隙間）に非常に近接して設けられている。
【００８６】
これに関連して、本発明に係る横型のトランジスタ構造の２つの例を各々示す図９及び図９Ｂについて説明する。図９Ａの例では、トランジスタ５００が、基板層１８（例えばＳｉＯ２）と、基板の上のゲート電極１２と、絶縁層１３と、チャネル層１４（例えば、半導体又はポリマー）と、チャネル層１４の上方に間隔を置いた金属島の形式のパターンを形成した導電層２０と、上部層のソース及びドレイン電極１０及び１６と、を有している。この島をチャネル層１４の上に直接設けるか、又は薄い絶縁層１５によってそれから離してもよい。前述のように、このように薄い絶縁体の提供により、島からチャネルの中への電流注入を最適化し得る。島の間のスペースは、長さに依存する影響が最小限及び／又は平均化されるように、パターンを形成した領域にわたって変わる。
【００８７】
図９Ｂは、全体として同じような横型トランジスタ構成６００を示しており、それは、パターン形成した導電層２０がチャネル層１４の下方に設けられている点で上記の例とは区別される。このトランジスタ６００は、基板層１８（例えば、ＳｉＯ２）と、基板の上のゲート電極１２と、絶縁層１３と、間隔を置いた金属島の形式のパターンを形成した導電層２０と、チャネル層１４（例えば、半導体又はポリマー）と、上部層のソース及びドレイン電極１０及び１６と、を有する。
【００８８】
図９Ｃ−図９Ｄは、図９Ｂのデバイスと同じようなトランジスタデバイスの製造についてより具体的に示す。図９Ｃに示すように、ゲート層１２がまず設けられ、そしてＳｉＯ２１３の絶縁層がゲート層１２の上に蒸着される。その後、パターンを形成した導電層２０が、直接的な蒸着及びリソグラフィによるパターン形成、又は上記のような適切な有機物層の使用及び選択的な蒸着のいずれかによって、絶縁層１３の上に設けられる。本実施例では、層２０が白金でできており、島の大きさは、ｘを島と島との間の距離とすると１０ｘである。そして、図９Ｄに示すように、半導体（チャネル）層１４をパターン形成層２０の上に蒸着する。
【００８９】
図１０Ａ及び図１０Ｂは、縦横に並んだ島２０及びそれらの上に同じように並んだソース／ドレイン層の顕微鏡像をそれぞれ示す。
【００９０】
図１１Ａ−図１１Ｃは、本発明の横型トランジスタ構造によって得られた結果を標準的な横型ＦＥＴの結果と比較したものである。図１１Ａは、２７０００μｍの幅で１００μｍの長さのマトリクスを使用した本発明のＦＥＴについてドレイン／ソース電圧の関数として表されるトランジスタを通る電流を示しており、図１１Ｂは、１００００μｍの幅で５μｍの長さのマトリクスを使用した標準的なＦＥＴついての同じような関数を示す。図１１Ｃは、幅／長さの比に規格化した電流を示す。発明者は、１０倍の増大を得るものと見積もったが、結果は従来のトランジスタと比較して実に１６倍の増大を示した。
【００９１】
チャネルの上方又は下方の層の間隔を空けた導電領域のパターンは、好適には、２次元のパターンである。これは、全体的な構造に対する局所的な欠陥の影響を防ぐことを目的とする。
【００９２】
ここで、本発明の横型トランジスタの２つのさらなる例を示す図１２Ａ及び図１２Ｂについて説明する。これらの実施例は、トランジスタのチャネルの有効長さがソース及びドレイン電極間の隙間Ｇが減少することによって減少している点で上記のものとは異なる。トランジスタ７００は、ゲート電極１２と、絶縁体１３と、チャネル層１４と、絶縁体１５と、チャネル層１４と直接接触するソース及びドレイン電極１０及び１６と、絶縁体１５によってチャネル１４とは間隔を空けたパターンを形成した導電層３０と、を有する。パターンを形成した導電層３０は、絶縁体１５によってチャネルと間隔を空けたソース及びドレイン電極の領域１０’及び１６’と、それらの間の同じ層である導電領域１２’とによって形成される。この領域１２’は、いわゆる「フローティングゲート」として存在しており、アクティブなポテンシャル供給を対象としないが、デバイスの２次元の性質によりチャネル１４中でポテンシャルをショートさせる働きをする。このため、ソース及びドレイン間の隙間Ｇが、ソース及びドレイン及びフローティングゲート間の隙間Ｇ１及びＧ２によって形成される。チャネル１４とともに上部絶縁体１５が、正確な２次元構造を形成するようにソース−ドレインの距離と比較して非常に薄い（少なくとも１桁小さい）ことは重要である。例えば、５ミクロンのソース−ドレイン間の距離に対して、その厚さは、好適には、５００ｎｍであり、より好適には、１００ｎｍである。上部絶縁体１５はＯＦＦ状態において漏れ電流の一因とはならないため、上部絶縁体１５が完全な絶縁体である必要がないことに留意されたい。
【００９３】
図１２Ｂは、トランジスタ８００を示しており、上部絶縁体１５を設けることにより、絶縁体１５の上方にパターンを形成した導電層４０であって、層１５の上方をドレイン及びソース層の領域の一方又は双方を対向するよう延びることによって形成される層４０を形成することによって隙間Ｇが減少する。延びているソース／ドレイン領域がＯＮ状態で注入しＯＦＦ状態で絶縁されるように、チャネル及びソース／ドレイン間の絶縁層１５が電界に依存するチャネルへの接点を形成するよう構成されていることに留意されたい。
【００９４】
上記のように、本発明のいくつかの実施例では、ブロック共重合体を利用して、有効隙間が非常に小さくなるようにデバイス全体にわたって非常に小さな隙間を有する所定の導電パターンを形成する。
【００９５】
このように、本発明は、従来の浸透法に基づくものではなく接着力に依存するブロック共重合体薄膜技術によって与えられる制御パターンを採用する。これにより、ナノスケールでは不均一であるがミクロンスケール（低コストのトランジスタについて関連するスケール）では均一に見えるパターンを形成する高密度（充填率）の導電領域を形成し得る。これは、ソース及びドレイン電極１０及び１６間に導電領域５０を有する横型ＦＥＴ９００の側面及び平面を示す図１３Ａ及び図１３Ｂに表されている。チャネル１４及び島５０間の絶縁体１５は、ブロック共重合体である。図１３Ｂは、導電領域が非導電領域よりもかなり広いスペースを取ることを示す小さな領域上の拡大図である。
【００９６】
本発明を光に敏感で切替可能な有機物ＴＦＴ（ＯＴＦＴ）に使用できる。横型Ｃ６０ＯＴＦＴは、光に敏感である。光のエネルギが、Ｃ６０活性層への電流注入を増大させ及び／又は絶縁体−半導体界面での捕獲電荷を解放する。照射がＯＴＦＴ電流を３桁増大させることができる一方で、ゲート電極によってデバイスのオン／オフ状態を制御する。不連続な金属膜（「金属」は導電ポリマーをも意味する）を採用することによって、チャネルのコンダクタンスが増大して接点の効果が劇的に増大しデバイスを「実用的」にする。
【００９７】
光に敏感で切り替え可能なＯＴＦＴを、フルページ・タブレットスキャナとして又はデジタルのＸ線用のプレートとして大面積のセンサアレイに使用してもよい。図１４は、光に敏感で切り替え可能なＯＴＦＴのＶＤＳ＝１８Ｖで測定した光を当てない試料（ブルー）及び光を当てた試料（ピンク）についての相互コンダクタンス特性を示す。
【００９８】
チャネル材料としてアモルファスシリコンを使用した本発明の横型ＴＦＴの５つの例をそれぞれ示す図１５Ａ及から１５Ｅに付いて説明する。
【００９９】
図１５Ａに示すＴＦＴ１０００Ａは、ガラス基板１８と、誘電体（絶縁体）層１３（例えば、窒化シリコン又は酸化シリコン）によって覆われた基板の上のゲート電極１２と、アモルファスシリコンのチャネル層１４と、チャネル層の上方でソース１０及びドレイン１６電極を規定するようパターンを形成した金属層６０と、（ポリマー又は酸化シリコンの例に合った不動態）上部保護層６６とを有する。図に示すように、ｎ型アモルファスシリコンの層６２が設けられており、アモルファスシリコン・チャネル層とソース及びドレイン電極間にｎ型アモルファスシリコンを規定するよう適切にパターンが形成されている。この層６２は、アモルファスシリコン層１４と金属層６０との間のオーム接触を改善する。さらに図に示すように、層６０及び６２が、ソース及びドレイン電極領域間で間隔を空けた導電領域（島）６４を規定するようパターン形成されている。このため、本例では、トランジスタチャネルに関するパターンを形成した導電層が、ソース及びドレイン電極及びｎ型アモルファスシリコン領域を形成する層構造によって形成される。領域６４は２層積層である。
【０１００】
図１５Ｂは、全体的に図１５Ａと同じように構成されたトランジスタ１０００Ｂを示しているが、ｎ型アモルファスシリコン材料によって形成された領域６４は単層領域である。この層６２は、一般に、アモルファスシリコン１４よりも高く且つ金属６０よりも低い導電率を有する。
【０１０１】
図１５Ｃは、チャネルの上方のソース及びドレイン電極間の導電領域６４が、チャネル層の上に配置された電極材料で形成された単層領域である点（下方にｎ型アモルファスシリコン材料を有しない）で、図１５Ｂの形態とは異なるトランジスタ１０００Ｃを示す。これは、例えばダブルエッチング、すなわち初めにソース及びドレイン電極間の領域内のｎ型アモルファスシリコン材を除去し、次に当該領域に金属層をパターン形成することによって実現可能である。
【０１０２】
図１５Ｄは、ガラス基板１８と、ガラス基板１８の上に絶縁体１３によって覆われたゲート電極１２と、間隔を空けたｎ型アモルフスシリコン層６４を規定するようパターンを形成した第１のｎ型アモルフスシリコン層６２’と、チャネル層１４と、第２のｎ型アモルフスシリコン層６２と、その上方の金属層６０とを有するトランジスタ１０００Ｄを示す。層６０及び６２は、ｎ型アモルファスシリコン層６２の領域によってチャネル層１４とは間隔を空けたソース及びドレイン電極１０及び１６を規定するようパターン形成されている。このように、本例では、チャネル領域に関連したパターンを形成した導電層が、チャネル領域の下方に設けられている。
【０１０３】
図１５Ｅは、図１５Ａから図１５Ｃの形態と全体として同じトランジスタ構成１０００Ｅを示しており、チャネル１４と関連するパターンを形成した導電層６４がチャネル領域の上方に配置されているが、チャネル層１４と当該パターンを形成した導電層６４との間に間に薄い絶縁層１５を有している。
【０１０４】
トランジスタチャネルに関する導電層のパターンの様々な例を自明の方法で示す図１６Ａから図１６Ｅについて説明する。これらの例では、パターンを形成した導電層がメッシュ（格子）状であり、格子の要素は、チャネルに沿って延びており（図１６Ａ、図１６Ｂ及び図１６Ｅ）又はチャネル軸に対してある傾いた角度（約４５°）で延びており（図１６Ｃ、図１６Ｄ）、又は双方（図１６Ｅ）である要素Ｍ１を含んでいる。また、チャネル（図１６Ａ，１６Ｂ，１６Ｃ，及び１６Ｅにおける領域Ｍ２、及び図１６Ｃ及び図１６Ｄにおける領域Ｍ１）にわたって延びる導電領域が、デバイスの動作の際に生じたものを含む深いトラップを不働態化する電荷リザーバとしての機能を有するためその安定性（アモルファスシリコンでは、水素欠乏といった異常がデバイスの動作の際に生じて閾値電圧のシフトが発生することが知られている）を高めることに留意されたい。
【０１０５】
以下は、横型トランジスタ形態のチャネルと極めて近接した間隔を空けた導電領域を規定する本発明における使用に適したパターン形成法のいくつかの実施例である。
【０１０６】
レジストを現像するレーザ干渉を使用してマスク又は接点無しにミクロン又はサブミクロンのパターンを実現ことにより、又は堅い又は軟らかいマスクでエンボス加工して高分解能のエッチングマスクを形成することにより、チャネルを覆うレジスト層にパターンを形成することによってパターンを形成する。他の実施例では、エッチングマスク又はレジストパターン形成マスクを、下位の連続的な液体の蒸着層のディウェッティング（ｄｅｗｅｔｔｉｎｇ）を用いて形成できる。
【０１０７】
蒸着金属の不連続な島の成長を維持するように、ある厚さ、速度、基板温度等で金属を蒸着又はスパッタリングすることによって、孤立した金属島を導電体及び／又はエッチングマスクとして生成してもよい。
【０１０８】
一方の相が２次元配列で他方の相のマトリクスの中に孤立した島を形成するように、多成分の相分離混合物のレジスト材料を使用してよい。マトリクスを選択的に分解、エッチング又はそうでなければ除去することができ、残った島をパターンとして使用する。他の実施例では、同じような混合法を使用してもよいが、一方の相が導電体であるか；又は一方の相が金属のナノ粒子を含む。
【０１０９】
パターン形成をチャネル層を覆う金属及び／又はｎ型層にミクロ接触プリンティングを使用して適用してもよい。他の実施例では、同じような方法を使用できるが、接点をパターン形成する材料が自己組織化単分子層（ＳＡＭ）である。
【０１１０】
パターン形成を自己組織化ブロック共重合体を使用してチャネル導電体に適用でき、２次元配列のラメラー又は島型のネットワークを形成して、レジストを現像するための光マスクとして使用するか、又は選択的にエッチングしてその後のエッチングパターンの転写のために使用する。
【０１１１】
有機物、高分子半導体又は溶液からつくった無機物トランジスタといった他の実施例では、チャネルが半導体マトリクスにおける孤立した導電体領域の相分離混合物であってよい。
【０１１２】
上記のように、本発明は、その別の態様において、チャネル材料よりも高い導電率を有する材料の間隔を空けた領域の２次元配列の形式でチャネルの中にパターンを形成することによって、トランジスタチャネルの有効長さを減らす。このような２次元の導電パターンをドーピングといった追加的なプロセスによってチャネル材料の中に印加し得る。
【０１１３】
図１７Ａは、アモルファスシリコンのシャドーマスクを介したドーピングをすることで、ドーパント拡散又はイオン衝撃の既知の機構を用いて２次元の導電パターンを形成することを例示する。マスクは物理的なシャドーマスクである必要はなく、他のフォトリソグラフィー法を用いて同じような効果を達成することが可能である。（無機結晶）シリコン型のケースでは、元素の周期律表を用いてＳｉが存在する列に隣接する列（ＡｌまたはＰ）からドーパント原子が選択される。得られる構造の例を図１７Ｂに示す。
【０１１４】
代替的に、特に有機物材料のケースでは、例としてドーパントを半導体チャネルの上に直接プリントでき、内部への拡散が可能となる。これは、説明的な方法として図１７Ｃに表されている。有機分子のケースでは、ドーパントは、一般に、電子（正孔）リッチの分子であり、チャネル材料に対して電子を与え（取り込み）易い。様々な有機物半導体に対する適切なドーパントは、科学文献に豊富にある。例として、カチオン染料ピロニンＢ塩化物が、１，４，５，８−ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）膜のドーパントとして研究されている。他の例は、チオフェンを材質とする場合であり、酸素等といったものでスルホン酸化した化合物を使用できる。
【０１１５】
このように、本発明は、トランジスタ構造及びそれに応じてこのようなトランジスタを用いたデバイスの性能を改善するための新規な方法を提供する。本発明は、間隔を空けた導電領域の配列（好適には２次元の配列）によって形成された層を用意するステップと、トランジスタ能動素子と関連して不連続な導電層を提供するステップとから成り；又は導電率が低いチャネル材料の内側の導電率が高い材料から成る間隔を空けた領域の２次元の配列の形式のパターンを用意する。
【０１１６】
縦型トランジスタ構造では、このような導電率の不連続性を、多孔性の（金属領域によって囲まれた穴を規定するようパターンを形成した）、すなわち、金属縞のネットワーク（格子）を与えるトランジスタの電極（例えば、ソース電極）内で実現する。このような方法により、ゲート電界がソース電極に浸透することができ、そのフラックスがソース電極から半導体材料の中に流れる注入電流を制御し得る。好適には、ブロック共重合体を使用してこのようなネットワークパターンの中にソース電極を形成する：ブロック共重合体をソース（又はドレイン）電極のための絶縁材料及びテンプレートとして使用し；薄くて多孔性の金属のソース電極をブロック共重合体テンプレートの上に配置する。横型トランジスタ構造では、導電率の不連続性をトランジスタチャネルと関連して実現し、チャネルと非常に近接する間隔を空けた導電領域の配列を設けることによってこれを達成する。このような領域は、チャネルの上方又は下方の層であり；この層はチャネルの下方又上方に直接配置されているか又は薄い絶縁膜によってそれから間隔を空けて配置されており；これらの領域は、チャネル及びソース／ドレインを含む層の間の層であるか、又は同じソース／ドレインを含む層に作製される。
【０１１７】
当業者は、添付の特許請求の範囲の中で及びこれによって規定される発明の範囲を逸脱することなしに、上記に例示された本発明の実施例に様々な改良及び変更を適用し得ることを容易に理解するであろう。
【図面の簡単な説明】
【０１１８】
【図１】図１Ａ−Ｂは、文献［５］に記載された既知のゲート−ソース−ドレイン縦型有機電界効果トランジスタ（ＶＯＦＥＴ）構造を示す。図１Ｃは、図１ａ−ｂのトランジスタ構造における様々なゲート−ソース電圧に対するＶＯＦＥＴのコンダクタンス特性を示す。
【図２】図２Ａ−Ｂは、文献［６］及び［７］にそれぞれ記載された既知の平面型トランジスタを示す。
【図３】図３Ａ−Ｃは、縦型トランジスタ構造を利用した本発明の実例を示しており：図３Ａは、本発明に従って構成されたソース又はドレイン電極の平面図を示しており、図３Ｂは、このような電極を使用したパターンを形成したソース縦型ＴＦＴ（ＰＳ−ＶＴＦＴ）の側面図であり、図３Ｃは、本発明のパターンを形成したドレイン縦型ＴＦＴ（ＰＤ−ＶＴＦＴ）。
【図４Ａ】図４Ａは、本発明のパターンを形成したソース縦型ＴＦＴ（ＰＳ−ＶＴＦＴ）の形態及び動作の実例を示す。
【図４Ｂ】図４Ｂ−Ｃは、本発明のパターンを形成したソース縦型ＴＦＴ（ＰＳ−ＶＴＦＴ）の形態及び動作の実例を示す。
【図４Ｄ】図４Ｄ−Ｆは、本発明のパターンを形成したソース縦型ＴＦＴ（ＰＳ−ＶＴＦＴ）の形態及び動作の実例を示す。
【図５】図５は、既知の方法によって用意されたＰＳ−ｂ−ＰＭＭＡブロック共重合体テンプレートの走査型プローブ顕微鏡画像を示す。
【図６】図６Ａ−Ｂは、ナノスケールの導電金属パターンの走査型電子顕微鏡像を示しており：図６Ａは、下にあるブロック共重合体薄膜を反射する導電性のナノスケール金属ワイヤのネットワークを示し、図６Ｂは、ポリマーの膜に少量の金属を蒸着することによって取得されたネットワークを示しており、孤立した島となっているにもかかわらず、ブロック共重合体のパターンをまねている。
【図７】図７は、ブロック共重合体構造の上のガラス化したポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スルホン化スチレン）（ＰＥＤＯＴ／ＰＳＳ）ドメインの液滴の走査型プローブ顕微鏡像を示す。
【図８】図８は、閾値におけるパーコレーションネットワークの概略図を示す。
【図９−１】図９Ａ−Ｂは、本発明の横型形態のトランジスタデバイスの２つの例をそれぞれ示す。
【図９−２】図９Ｃ−Ｄは、図９Ｂのトランジスタデバイスの実施例を示す。
【図１０】図１０Ａ−Ｂは、パターンを形成した層のマトリクス及びその上のソース及びドレインマトリクスをそれぞれより詳細に示す。
【図１１−１】図１１Ａ−Ｂは、従来のものと比較した本発明のトランジスタデバイスの特性を示す。
【図１１−２】図１１Ｃは、従来のものと比較した本発明のトランジスタデバイスの特性を示す。
【図１２】図１２Ａ−Ｂは、本発明に係る横型形態のトランジスタデバイスの２つの例をそれぞれ示す。
【図１３】図１３Ａ−Ｂは、ソース及びドレイン電極間に導電領域を有する本発明の横型ＦＥＴの側面及び平面図を示す。
【図１４】図１４は、ＶＤＳ＝１８Ｖで測定した、非照射（ブルー）及び照射（ピンク）試料についての光に敏感な切り替え可能なＯＴＦＴの相互コンダクタンス特性を示す。
【図１５】図１５Ａ−Ｅは、チャネル材料としてアモルファスシリコンを用いた本発明に係る横型形態のＴＦＴの５つの例をそれぞれ示す。
【図１６】図１６Ａ−Ｅは、トランジスタチャネルと関連する導電層におけるパターンの様々な例を説明を要しない方法で示す。
【図１７】図１７Ａは、トランジスタチャネルの中に２次元配列の添加領域を形成するための本発明に係るドーピング方法の例を概略的に示す。図１７Ｂは、図１７Ａの方法で得られる構造を概略的に示す。図１７Ｃは、トランジスタチャネルの中に２次元配列のドーピング領域を形成するための本発明に係るドーピング方法の別の例を示す。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９−１】
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【図９−２】
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【図１０】
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【図１１−１】
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【図１１−２】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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