(57)【要約】共有半径が大きくされた原子種、例えば少なくとも一部が置換されたゲルマニウム、を導入することにより、ゲルマニウムの集塊化ならびに格子の欠陥による応力緩和のリスクを低減することができる、非常に実効的な歪みのメカニズムが提供される。錫などの、半径が増加した原子種は、水素化錫に基づくエピタキシャル成長技術により、容易に導入することができる。
2009514248.tif 000002
【特許請求の範囲】
【請求項１】
結晶半導体層（１０４、２３６、３３６）において、シリコンと、ゲルマニウムの共有半径よりも大きな共有半径を有する少なくとも１つのさらなる原子種と、に基づいて結晶構造を形成するステップと、
前記半導体層の第１領域（１１０、２３５、３３５）に歪み（１０７、２０７、３０７）を生成するために、前記結晶構造を用いるステップと、を含む方法。
【請求項２】
前記結晶構造を形成するステップは、前記シリコンと、前記少なくとも１つのさらなる原子種をエピタキシャル成長させるステップと、前記シリコンおよび少なくとも１つのさらなる原子種を蒸着するステップと、の少なくとも一方を含む、請求項１記載の方法。
【請求項３】
前記結晶構造を形成するステップは、前記少なくとも１つのさらなる原子種を前記結晶半導体層の第１部位に注入するステップと、前記結晶半導体層を結晶テンプレートとして用いて前記部位を再結晶化するステップと、を含む請求項１記載の方法。
【請求項４】
前記構造にシリコン／ゲルマニウム結晶を形成するステップと、前記第１領域の歪みの量を調整するように、前記少なくとも１つのさらなる原子種を注入するステップと、をさらに含む、請求項３記載の方法。
【請求項５】
前記結晶半導体層の第２領域に、前記第１歪み（３０７）とは異なる第２歪み（３０７Ａ）を生成するように、前記少なくとも１つのさらなる原子種を第２部位に注入するステップをさらに含む、請求項３記載の方法。
【請求項６】
前記結晶半導体層の上方にゲート電極（１０８、２０８、３０８）を形成するステップをさらに含み、前記結晶構造は前記ゲート電極（１０８、２０８、３０８）に対して側方向にオフセットして形成されている、請求項１記載の方法。
【請求項７】
前記ゲート電極（１０８、２０８、３０８）に隣接してリセス（２３４）を形成し、前記リセス内に前記結晶構造の少なくとも一部（２３６、３３６）を形成するステップをさらに含む、請求項６記載の方法。
【請求項８】
シリコンおよびゲルマニウムの共有半径よりも大きな共有半径を有する少なくとも１つのさらなる原子種を含む、第１応力誘発領域（３３５）を有する結晶半導体層（１０４、２３６、３３６）を含む、半導体デバイス。
【請求項９】
前記結晶半導体層（１０４）の上方に形成されたゲート電極（１０８、２０８、３０８）と、
歪みのあるチャネル領域（１１０、２３５、３３５）と、をさらに含み、前記第１応力誘発領域はドレインならびにソース領域に形成される、請求項８記載の半導体デバイス。
【請求項１０】
前記第１応力誘発領域は錫を含む、請求項８記載の半導体デバイス。
【請求項１１】
前記第１応力誘発領域はゲルマニウムを含む、請求項１０記載の半導体デバイス。
【請求項１２】
シリコンおよび少なくとも１つのさらなる原子種を含む第２応力誘発領域（３３５）をさらに含み、前記第１応力誘発領域の前記少なくとも１つのさらなる原子種の濃度は、前記第２応力誘発領域（３３５）の少なくとも１つのさらなる原子種の濃度とは異なる、請求項８記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は集積回路の形成に関し、より詳細には、ＭＯＳトランジスタのチャネル領域の電荷キャリア移動度を高めるべく、埋め込まれたシリコン／ゲルマニウムを用いることで歪みのあるチャネル領域を有する、タイプの異なるトランジスタを形成する技術に関する。
【背景技術】
【０００２】
集積回路を製造するには、特定の回路レイアウトに応じて所与のチップエリア上に多数の回路素子を形成する必要があ。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの複合回路の場合、動作速度および／あるいは電力消費量および／あるいは費用効率の点で優れた特性を備えるこいう理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。ＣＭＯＳ技術を用いた複合集積回路の製造において、数百万ものトランジスタ、すなわち、ｎチャネルトランジスタとｐチャネルトランジスタが、結晶半導体層を含む基板に形成される。ＭＯＳトランジスタは、ｎチャネルトランジスタであるかｐチャネルトランジスタであるかに拘わらず、いわゆるｐｎ接合を備え、このｐｎ接合は、逆ドープされたチャネル領域がドレイン領域とソース領域との間に配置された高濃度ドープドレインおよびソース領域の境界に形成される。
【０００３】
チャネル領域の伝導性、すなわち、伝導性チャネルの駆動電流の容量は、チャネル領域の上方に形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。チャネル領域の伝導性は、伝導性領域が形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数の電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に伝導性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の全体の伝導性によって、ＭＯＳトランジスタの特性が実質的に決定される。このことから、チャネル長さを縮小し、これによりチャネルの抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要なデザイン基準となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、トランジスタの寸法を縮小すると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこれらの問題に取り組む必要がある。これに関する主要な課題の１つとして、新たなデバイス世代に対して、トランジスタのゲート電極などの極限寸法の回路素子を確実に再現して生成することができる、強化されたフォトリソグラフィおよびエッチストラテジーを構築することが挙げられる。さらに、所望のチャネル制御性と組み合わせてシート抵抗と接触抵抗とを低くするために、ドレイン領域およびソース領域において、横方向に加えて垂直方向にも非常に高度なドーパントプロファイルが要求される。加えて、ゲート絶縁層に対して垂直のＰＮ接合の位置はさらに、漏れ電流制御の点でクリティカルなデザイン基準を表す。よって、チャネル長を縮小するには、ゲート絶縁層およびチャネル領域によって形成されるインターフェースに対してドレインおよびソース領域の深さも低くしなければならず、これにより洗練されたインプラント技術が要求される。別のアプローチによれば、隆起したドレインおよびソース領域と呼ばれるエピタキシャル成長した領域が、ゲート電極に対して特定のオフセットを備えて形成され、この隆起したドレインおよびソース領域の導電性が増加される一方で、ゲート絶縁層に対して浅いＰＮ接合が維持される。
【０００５】
極限寸法のサイズ、すなわち、トランジスタのゲート長、が縮小し続けていることから、上述のプロセスステップに関して非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のチャネルの導電性を強化することも提案されている。これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスを適用しないで、あるいは少なくとも適用を延期しつつ、将来の技術ノードに対する進歩と互換性のあるパフォーマンスの向上を達成する可能性が与えられる。電荷キャリア移動度を増加する１つの実効的メカニズムとしては、例えば、チャネル領域に対応の歪みを生成するために引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を変化させることが挙げられ、この結果、電子および正孔に対する移動度がそれぞれ変化する。例えば、チャネル領域に引張歪みを生成することで電子の移動度が増加する。ここでは、引張歪みの大きさおよび方向に応じて、移動度を５０%あるいはそれ以上増加させることができ、これに対応して導電性度が増加し得る。他方では、チャネル領域の圧縮歪みにより正孔移動度が増加し、これにより、Ｐ型トランジスタのパフォーマンスを強化する可能性が与えられる。集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みのあるシリコンは、「新たな」 種類のシリコン材料として考えられ、これにより、高額な半導体材料を必要とせずに、高速でパワフルな半導体デバイスの製造が可能になる一方で、十分に承認された多くの製造技術を依然として用いることができる。
【０００６】
この結果、引張応力あるいは圧縮応力を生成してこれを対応の歪みとするように、例えばシリコン／ゲルマニウム層あるいはシリコン／カーボン層をチャネル領域に、あるいはその下に導入することが提案されている。チャネル領域に、あるいはその下に応力生成層を導入することで、トランジスタのパフォーマンスを非常に向上することができるために、従来の十分に承認されたＭＯＳ技術に対応の応力層を形成するために、著しい努力が続けられている。例えば、チャネル領域に、あるいはその下の適所にゲルマニウムやカーボンを含む応力層を形成するためには、さらなるエピタキシャル成長技術が構築されてプロセスフローに導入されている。
【０００７】
他のアプローチでは、チャネル領域に所望の応力を生成するために、層、スペーサ素子などをオーバーレイすることで生成される外部応力が用いられる。しかし、特定の外部応力を加えることでチャネル領域に歪みを生成するプロセスは、外部応力をチャネル領域の歪みへ変換するステップを非効率的なものとしている。したがって、チャネル領域内に付加的な応力層を必要とする上述のアプローチにはプロセスの複雑性に関しては著しい利点を与えているが、応力伝達機構の効率は処理およびデバイスによって異なり、トランジスタのタイプによってはパフォーマンスゲインが減ることもある。
【０００８】
別のアプローチにおいては、ＰＭＯＳトランジスタの正孔移動度は、トランジスタのソースおよびドレイン領域に歪みシリコン／ゲルマニウム層を形成することで強化することができる。ここでは、圧縮歪みのあるドレインおよびソース領域は、隣接するシリコンチャネル領域に一軸性の歪みを生成する。このために、ＰＭＯＳトランジスタのドレインおよびソース領域には選択的にリセスが設けられる一方、ＮＭＯＳトランジスタはマスキングされ、その後、シリコン／ゲルマニウム層がエピタキシャル成長によりＰＭＯＳトランジスタに選択的に形成される。この技術により、ＰＭＯＳトランジスタのパフォーマンスゲインの点で、したがって、ＣＭＯＳデバイス全体のパフォーマンスゲインの点で、著しい利点が与えられる。
【０００９】
したがって、所望の効果に応じて歪み層として、または緩和層として与えられる、埋め込まれた半導体材料により、具体的にはシリコン／ゲルマニウムにより歪みを生成する技術は、最新のシリコンベーストランジスタのデバイスのパフォーマンスを向上させる強力な手段であることが証明されている。しかし、それぞれのチャネル領域に生成される歪みの程度は、ベースのシリコンと埋め込まれた半導体化合物間の格子のミスマッチ量によって決まる。シリコン／ゲルマニウムに対しては、現在確立されているエピタキシャル成長技術のゲルマニウムの最高濃度は約２５％までに制限されている。その理由は、濃度に制限がなければ、ゲルマニウムが集塊化してしまい、これにより対応する埋め込まれた半導体の化合物材料に望ましくない応力の緩和が生じることになり、その結果、それぞれのチャネル領域の歪みも減少してしまうからである。
【００１０】
上述の状況を鑑みて、埋め込まれた半導体材料により実効的に歪みを増加させることができる一方で、上述した問題点の1つ以上を回避するか少なくとも減らすことができる改良された技術が求められている。
【課題を解決するための手段】
【００１１】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１２】
概して、本発明は、結晶半導体の特定領域に歪みを生成する技術に関するものであり、このために、シリコンベースの格子、つまり、ダイアモンドのような格子構造と、それ自体が増加した格子間隔を有する半導体化合物との格子のミスマッチが利用される。従来は、高度なシリコンベースＭＯＳトランジスタ素子に歪みのあるシリコンチャネルを生成する対応の技術が用いられており、すでに説明したように、このメカニズムで得られる歪みの量は、とりわけ、現在確立されているエピタキシャル成長技術においてうまく利用され得る限られたゲルマニウム濃度により著しく制限されている。したがって、本発明では、ゲルマニウムに加えて、またはこれに代えて、シリコンのような結晶構造内の結合特性に対して、実質的に増加した共有半径を有するさらなる原子種を用いることができ、これにより、実質的に非シリコン原子量が低減した状態でそれぞれのシリコンベース構造に高度な結晶歪みを生成することが可能となる。本発明の実施例では、ゲルマニウムに加えて、またはこれに代えて、錫（Ｓｎ）を使用することができる。その理由は、錫原子の原子価はシリコンおよびゲルマニウムと同じであり、さらに、錫原子は実質的により大きな共有半径を表すからである。
【００１３】
本発明の一実施例によれば、トランジスタデバイスは、ダイアモンドのような結晶構造を有する結晶半導体層が形成された基板を含む。結晶半導体層は、シリコンおよび結晶構造中のシリコンと同じ原子価を有するとともに、共有半径がゲルマニウムの共有半径よりも大きなさらなる原子種から構成される応力誘発領域を含む。さらに、トランジスタデバイスは、結晶半導体層と歪みのあるチャネル領域の上方に形成されたゲート電極を含む。
【００１４】
本発明の別の実施例では、半導体デバイスは、結晶半導体層に第１の歪みのある領域を形成するように、シリコンならびに錫を含む第１部位を有する結晶半導体層を含む。
【００１５】
本発明のさらに別の実施例では、方法は、結晶半導体層において、シリコンと、ゲルマニウムの共有半径よりも大きな共有半径を有するさらなる原子種に基づいて結晶構造を形成するステップを含む。さらに、上記方法は、半導体層の第１の特定領域に歪みを生成するように、結晶構造を用いるステップを含む。
【発明を実施するための最良の形態】
【００１６】
本発明は添付の図面とともに以下の記載を参照することで理解することができる。図面において、同じ参照符号は同様の要素を示す。
【００１７】
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００１８】
以下、本発明を添付の図面を参照しながら記載する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。概して、本発明は、歪みのないシリコン結晶とは格子の間隔が異なるダイアモンド型格子構造を有する、歪みのある半導体構造または緩和した半導体構造により強化された歪み生成メカニズムを検討する。すでに説明したように、シリコンベースの半導体デバイスの適切な位置に歪みのある、または緩和したシリコン／ゲルマニウム層を与えるメカニズムは、電荷キャリア移動度を、具体的には非常に高度なＭＯＳトランジスタデバイスのチャネル領域の電荷キャリア移動度を対応して増加することができるように、実効的な歪み生成技術を提供する。この技術は、デバイス要件に応じて、歪みのあるシリコン／ゲルマニウム層か緩和したシリコン／ゲルマニウム層が形成されるエピタキシャル成長プロセスに依存している。
【００１９】
さらに最近では、誘電体表面に対する実質的な材料蒸着を実効的に抑える一方で、露出したシリコン表面やシリコンのような表面にシリコン、シリコン／ゲルマニウムなどを実効的に蒸着する局所的選択性エピタキシャル成長技術が構築されている。例えば、結晶シリコン層にシリコン／ゲルマニウム層が蒸着されると、シリコン／ゲルマニウム材料は、下方の結晶「テンプレート」と実質的に同じ格子間隔を有するように蒸着され、これにより歪みのあるシリコン／ゲルマニウム層が形成される。その理由は、乱されていないシリコン／ゲルマニウム結晶は、純粋なシリコン結晶よりも格子の間隔が幾分か大きいからである。シリコン／ゲルマニウム層ならびにシリコン層の格子間隔の差はゲルマニウム濃度によって決まる。したがって、シリコン／ゲルマニウム層に生成される歪みの量もまた、ゲルマニウムの濃度によって決まる。しかし、すでに説明したように、現在用いられているエピタキシャル成長技術では、ゲルマニウムの最大濃度は約２５〜３０％までに制限されている。一方で、高濃度ではゲルマニウムが集塊化するおそれがあり、その結果、欠陥率が増加してしまい、したがって、最初に歪みをかけたシリコン／ゲルマニウム層が緩和してしまう。
【００２０】
本発明によれば、所望の格子のミスマッチと、したがって歪みの程度は、ゲルマニウムよりも実質的に大きな共有半径を有する原子種に基づいて調整することができ、ある実施形態では、対象の原子種の原子価は、ダイアモンドのような結晶構造の共有結合構造に対するシリコンまたはゲルマニウムと実質的に同じである。一実施例では、共有半径が１．４０Åである錫を適切な原子種として使用してもよい。
【００２１】
例えば、共有半径が１．２２Åのゲルマニウムとともに共有半径が１．１７Åのシリコンを使用してもよく、さらに、一定量の錫を加えて、実質的に拡張した格子のミスマッチを生成するようにしてもよい。シリコンと錫間の共有半径の差はシリコンとゲルマニウム間の半径の差よりも実質的に大きいので、非シリコン原子の数を低減した状態で全体の格子構造に対してより明白な効果を達成することができる。
【００２２】
したがって、ゲルマニウム濃度を臨界値の約２５％を大きく下回る濃度に維持しながら、一定量の錫を加えることで依然として格子のミスマッチを得ることができる。
【００２３】
さらに、ある実施形態では、ゲルマニウムを加えないで、錫とともにシリコンを使用してもよく、これにより、非シリコン原子数が実質的に低減した状態で適度に高度な格子の変更を行うことができる。例えば、ある実施形態では、エピタキシャル成長によって錫を加えることに加えて、またはこれに代えて、注入などのその他の技術により一定量の錫を加える技術が検討されている。錫原子数が減少しているものの、それでもなお格子歪みに実質的に寄与する。このことから、現在用いられている注入技術によって実現可能な原子濃度であっても、特定の歪みを生成するために、あるいは、少なくとも格子のミスマッチ（従ってこれにより得られる歪みの程度）を微調整するには十分である。フォトリソグラフィにより形成されるレジストマスクに基づいて室温で実行することのできるイオン注入は十分に確立された技術であるので、対応の錫は、非常に実効的で、さらに非常に局所的な方法で加えることができ、これにより、プロセス技術ならびにデバイス設計にさらなるフレキシビリティが与えられる。例えば、現在実行されている注入技術によって実現可能な、約１０２０錫原子／ｃｍ３という濃度は、対応のシリコン／錫またはシリコン／ゲルマニウム／錫結晶構造中の歪みの実効的な調整または制御を可能とする。
【００２４】
以下の詳細な説明では、本発明の原理の特定の用途が、つまり、特定の結晶半導体領域に歪みを生成するように、拡張した共有半径を有する原子種を加えることが説明されている。しかし、以下の詳細な説明および添付の請求項に特定の制限事項が明白に記載されていない限り、ＳＯＩのようなトランジスタ、バルクデバイス、隆起したドレイン並びにソース領域を有するトランジスタなどの特定のトランジスタアーキテクチャに限定することを意図しないことを理解されたい。
【００２５】
図１ａ〜１ｄ、２ａ〜２ｄ、および図３に関して、本発明のさらなる実施例が烏賊に詳細に説明されている。図１ａに、早期製造段階における半導体デバイス１００の断面図を概略的に示す。半導体デバイス１００は、半導体層１０２を設けるための任意の適切な基板であってもよい基板１０１を備える。半導体層１０２とその上には、トランジスタ、コンデンサ、抵抗器などの回路素子が形成され得る。例えば、基板１０１は、シリコン基板などのバルク半導体基板であってもよく、または、ＳＯＩのような基板などの任意の絶縁基板であってもよく、半導体層１０２は埋め込み絶縁層（図示せず）上に形成され得る。本発明は、ゲート長が５０ｎｍおよびさらに短いトランジスタを含む高度なＣＭＯＳ技術で一般に製造される、非常にスケーリングされたＭＯＳトランジスタとの併用することで非常に有利であるが、さらに本発明の原理は、それほどクリティカルではない用途にも適用することができ、これにより、既存の設計に対して著しく性能を向上させることができる。
【００２６】
半導体層１０２はシリコンベースの結晶半導体層であってもよく、シリコンベースとの文言は、原子濃度が少なくとも５０％のシリコンを有する材料層として理解されるものである。実施例では、半導体層１０２は、上述の値域のゲート長を有するトランジスタ素子を備えた非常に複雑な集積回路に一般に使用されるような、ドープされたシリコン層であってもよい。層１０２上には更なる実質的結晶層１０３を形成してもよく、層１０３はいわゆるバッファ層であってもよい。バッファ層では、結晶のミスマッチと、したがって、ゲルマニウム、錫などの特定の原子種の濃度が次第に増加し、実質的に緩和した応力生成結晶層１０４が層１０３上に形成される。層１０４は、ゲルマニウムの共有半径よりも大きな共有半径を有するシリコンとともに少なくとも１つの原子種を含み得る。一実施例では、応力誘発層１０４は、シリコン、ゲルマニウム、および錫から構成することができ、ゲルマニウムの濃度は１％未満〜約２５％の範囲である一方で、錫の濃度は約０．１％〜２５％の範囲であってもよい。ある実施形態では、ゲルマニウム含量は２５％を大きく下回るように選択され、例えば１〜１０％の範囲で選択される一方で、錫含量は、約０．１〜１０％の範囲で選択されてもよい。さらに他の実施形態では、応力誘発層１０４は実質的にゲルマニウムを含まず、シリコンおよび錫から構成され得る。
【００２７】
層１０４は、バッファ層１０３を介して層１０４に転送される層１０２によって提供される結晶テンプレートに従うダイアモンドのような構造を有する、実質的に緩和した層であってもよい。しかし、層１０４の格子間隔は、ゲルマニウムならびに錫の濃度に応じて、層１０２の格子間隔とは違ってくる。
【００２８】
図１ａに示すように、半導体デバイス１００は、以下のプロセスにより形成され得る。基板１０１（シリコンバルク基板またはＳＯＩ基板であってもよく、基板１０１上には層１０２が形成されている。厚みはエピタキシャル成長プロセスによって適応される）を準備後に、さまざまな濃度で１つ以上の非シリコン種が蒸着され得るエピタキシャル成長プロセス１０５によりバッファ層１０３が形成される。例えば、水素化ゲルマニウム（ＧｅＨ４）に基づくシリコン／ゲルマニウムバッファ層の形成は十分に確立されており、さらに、バッファ層１０３に錫などの、どのような原子種も不適切であると考えられる場合に、層１０３を形成するために用いることができる。他の実施形態では、バッファ層１０３は、錫などのさらなる原子種に基づいて形成することができ、エピタキシャル成長プロセス１０５に先駆物質として水素化錫（ＳｎＨ４）を与えることによって形成することができる。水素化錫は、水素化ゲルマニウムと同様の方法で処理することができる。
【００２９】
バッファ層１０３の材料を適切に蒸着することにより、対応の格子構造は、格子間隔において層１０２の基本の結晶テンプレートから徐々に外れる。その結果、最終的に層１０４は、層１０２の元の格子間隔よりも格子間隔が増えた、実質的に歪みのない、つまり、緩和した半導体層として蒸着され得る。このために、エピタキシャル成長プロセス１０５において、今でも層１０４の主要材料であるシリコンとともに、所望量の錫と必要に応じて対応量のゲルマニウムとが与えられる。所望の層厚を達成すると、エピタキシャル成長プロセス１０５は中断され、さらなるエピタキシャル成長プロセスを実行して層１０４の上方に実質的に結晶シリコン層を蒸着するようにしてもよい。他の実施形態では、エピタキシャル成長プロセス１０５は、デバイス要件に応じて、ドープされている／されていないシリコンを続いて蒸着するように変更することができる。ここでは、実質的に緩和した層１０４は結晶テンプレートとしての役割を果たす。これにより、蒸着されたシリコンは、層１０２などの本来備わっている結晶シリコン層と比べると歪みのある結晶構造と実質的に同じ結晶構造を有し得る。これにより、ある程度の引っ張り歪みが生成される。
【００３０】
図１ｂに、さらに進んだ製造段階での半導体デバイス１００を概略的に示す。図示しているように、上述のエピタキシャル成長技術に従って、さらなる結晶シリコン層１０６が層１０４に形成される。これにより、層１０６には、１０７として示すように、固有の引っ張り歪みが表れ、したがって、層１０６の電荷キャリア移動度が実効的に変更される。さらに、ゲート電極１０８が層１０６の上方に形成され、ゲート絶縁層１０９によって層１０６から分離されている。ゲート電極１０８は、ゲート絶縁層１０９とともに、層１０６中にチャネル領域１１０を形成している。このチャネル領域は、すでに説明したように引っ張り歪み１０７を表すものであって、これにより、例えばチャネル領域１１０の電子移動度が増加する。この結果、ゲート電極１０８とチャネル領域１１０を含む対応のトランジスタ素子の性能が著しく向上し、引っ張り歪み１０７の程度は、エピタキシャル成長プロセス１０５に基づいて実効的に調整ならびに制御がなされる。
【００３１】
これにより、シリコンベース層１０６に引っ張り歪みを生成する実効的な歪み生成メカニズムが応力生成層１０４によって提供される。
【００３２】
図１ｃに、結晶半導体層の特定領域に圧縮歪みが生成され得る、別の実施例による半導体デバイス１００を概略的に示す。この実施形態では、応力誘発層１０４は結晶層１０２の真上に形成される。結晶構造はエピタキシャル成長プロセス１０５において再度、結晶テンプレートとしての役割を果たす。エピタキシャル成長プロセス１０５は、現在は、層１０４自体が実質的に歪みのある層として成長するように構成されている。これにより、本来の格子間隔が狭くなり、その結果、チャネル領域１１０が圧縮歪みのある領域となる。これにより、正孔移動度が変化するが、この変化は、チャネル領域１１０とゲート電極１０８とに基づくＰチャネルトランジスタを形成するのに有利となり得る。
【００３３】
その後、図１ｂまたは図１ｃに図示したデバイス１００から開始し、ＭＯＳトランジスタを形成する十分に確立された技術に基づいてさらなる製造プロセスを継続することができる。これについては図２ａ〜２ｄを参照して以下に詳述する。すでに説明したように、圧縮歪みまたは引っ張り歪みを生成するために必要な、対応する格子のミスマッチは、増加した共有半径を有する、濃度が中程度に低くされた原子種により十分に修正することができる。したがって、ある実施形態では、エピタキシャル成長プロセス１０５に加えて、またはこれに代えて、原子種を加える、拡散および注入などの他の技術を用いてもよい。例えば、注入プロセスを行い、例えば錫原子を層１０４に加えるようにしてもよく、これにより、対応の濃度と、従って、生成される歪みが増加する。
【００３４】
図１ｄに、ゲート電極１０８が形成され得る第１デバイス領域１５０を有する一方で、第２デバイス領域１６０にはゲート電極１１８が形成され得る半導体デバイス１００を概略的に示しており、第２デバイス領域１６０は、レジストマスクの形態で与えられる注入マスク１２１によって覆われていてもよい。さらに、半導体デバイス１００は、局所的に錫を加えるように、イオン注入１２０にさらされる。例えば、図示している実施形態では、層１０４は、図１ｃに関して説明したように、エピタキシャル成長プロセス１０５によって形成され、したがって、層１０４に固有の歪み１０７が与えられているものと想定される。ゲート電極１０８の近くに錫イオンをさらに注入することによって、対応の錫の濃度が増加する。ここでは、１０１６から１０１７ｉｏｎｓ／ｃｍ２などの高い投与量を用いて、層１０４に適度に高い付加的濃度の錫原子を与えるようにしてもよい。プロセス１２０の注入パラメータは、「テンプレート層」１０２に損傷を与え過ぎることなく、層１０４に錫イオンを実質的に蒸着する注入エネルギーを得るように、十分に確立されたシュミレーションモデルに基づいて選択される。
【００３５】
注入プロセス１２０の完了後、レジストマスク１２１を除去してもよい。またデバイス１００はアニールプロセスにさらされ、層１０４の損傷部が再結晶化され、さらに、注入された種が実質的に格子サイトに配置されることで、層１０４に歪みのある格子が再構築される。チャネル領域１１０の近くの錫濃度が増加することにより、チャネル領域中の圧縮歪みがさらに増加し得る。これにより、さらに電荷キャリア移動度をより実効的に変更することができる。
【００３６】
上述の実施形態は単なる例示的なものであり、各種の変更が検討され得ることを理解されたい。例えば、マスク１２１に基づいてゲート電極１０８と１１８とを形成する前に、注入プロセス１２０を実施することができる。よって、層１０４の露出部分全体が増量された錫を受け入れる。さらに別の実施例では、エピタキシャル成長プロセス１０５は、注入プロセス１２０により導入される錫濃度が、所望の程度の歪み１０７を生成するのに十分であると考えられる場合には、省いてもよい。さらに別の実施形態では、エピタキシャル成長プロセス１０５は、シリコンおよびゲルマニウムに基づいて実行してもよく、さらに、注入プロセス１２０は、局所的に錫原子を導入するように利用することもでき、これにより、最終的に得られる歪みの微調整手段が与えられる。例えば、第１デバイス領域１５０ならびに第２デバイス領域１６０は、トランジスタ型の異なる領域であってもよく、または、程度の異なる歪みが求められる、異なるダイ領域であってもよい。例えば、スタティックＲＡＭ領域などの、複合マイクロプロセッサの高選択性デバイス領域では、歪みがない、または実質的に歪みが低減されていることが望ましいとされる一方で、ＣＰＵコアなどの論理領域では、ＣＰＵコアの動作速度を向上すべく、応力の程度が増加することは望ましいとされ得る。したがって、錫などの、増加した共有半径を有する原子種の効果が結晶構造に対して高まるので、局所的に歪みを調整するには、注入技術によって実現できる濃度が適切であるとされる。
【００３７】
図２ａ〜２ｄを参照すると、埋め込まれた歪み半導体材料がトランジスタ素子のドレインならびにソース領域に形成され、隣接するチャネル領域に対応の歪みが生成される、本発明のさらなる実施例がさらに詳細に説明されている。
【００３８】
図２ａに、結晶半導体層２０２が形成された基板２０１を含む半導体デバイス２００の断面図を概略的に示す。基板２０１は、バルクシリコン基板またはＳＯＩのような基板であってもよい。つまり、基板２０１には、埋め込み絶縁層（図示せず）が形成されており、その上方には結晶半導体層２０２が形成されている。半導体層２０２は、シリコンベースの層であってもよく、つまり、層２０２は少なくとも約５０％のシリコンを含む。さらに、早期製造段階でのトランジスタ素子２５０が結晶半導体層２０２とその上方に形成され得る。この段階では、ゲート電極２０８は層２０２の上方に形成され、ドープされたポリシリコンから構成されるか、層２０２の上方に任意の他の適切な材料が与えられてもよい。さらにゲート電極２０８は、層２０２からゲート絶縁層２０９によって分離されてもよい。他のアプローチ法ならびにトランジスタアーキテクチャを本発明とともに用いることができることを理解されたい。例えば、ゲート電極２０８は、製造の後期段階で除去し、電気特性が向上した導電材料を供給する、代替ゲート電極またはダミーゲート電極であってもよい。ゲート電極２０８は、キャッピング層２３０と、それぞれのライナ２３２によりゲート電極２０８から分離されているそれぞれのスペーサ素子２３１により「カプセル化」されてもよい。例えば、キャッピング層２３０ならびにスペーサ２３１は、窒化シリコン、酸窒化シリコン、および二酸化シリコンなどの任意の適切な誘電材料から構成されてもよく、これらは埋め込まれた歪み半導体領域を形成するエッチプロセスならびにエピタキシャル成長プロセスにおいてエッチならびに成長マスクとして使用してもよい。ライナ２３２は一般的に、スペーサ２３１に対して高選択性の材料から形成される。例えば、ライナ２３２とスペーサ２３１に、二酸化シリコンと窒化シリコンとの混合物を十分に確立されたエッチレシピに基づいて実効的に利用してもよい。
【００３９】
図２ａに示す半導体デバイス２００は、以下のプロセスに従って形成され得る。ＳＯＩのような基板が考慮される場合は、高度なウェハ接合技術や埋め込み絶縁層を形成する他の方法を含み得る基板２０１を製造後に、ゲート電極２０８ならびにゲート絶縁層２０９は適切なゲート絶縁材料を形成する蒸着および／または酸化により形成され、続いて、適切なゲート電極材料が蒸着される。その後、十分に確立されたレシピに従って高度なリソグラフィならびにエッチ技術が施され、対応の層がパターニングされる。これにより、ゲート電極２０８とゲート絶縁層２０９とが形成される。パターニングプロセスにおいては、ＡＲコーティング（ＡＲＣ）層、ハードマスク層などとして利用され得たキャッピング層２３０もまたパターニングされ得る。次に、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）に基づいてライナ材料が共形に蒸着され、続いてスペーサ層が蒸着される。このスペーサ層は次に異方性エッチプロセスによりパターニングされ、これによりスペーサ２３１が得られる。その後、露出した、ライナ２３２の残留物が除去される。次いでデバイス２００は異方性エッチプロセス２３３にさらされ、カプセル化されたゲート電極２０８に隣接してそれぞれのキャビティまたはリセスが形成される。
【００４０】
図２ｂに、異方性エッチプロセス２３３の完了後にリセスまたはキャビティ２３４が形成された、さらに進んだ製造段階での半導体デバイス２００を概略的に示す。次に、デバイス２００は、後続の選択性エピタキシャル成長プロセスに備えるように任意の前処理にさらされてもよい。例えば、適切な洗浄プロセスを実施して、デバイス２００の露出面から汚染物質とエッチの副産物とを除去するようにしてもよい。その後、選択的エピタキシャル成長プロセスを実施してもよく、一実施例では、適切な蒸着雰囲気は、シリコン含有先駆物質材料、ゲルマニウム含有先駆物質材料、および、シリコンおよびゲルマニウムと同じ原子価を有し、ゲルマニウムよりも増加した共有半径を表す原子種を含む先駆物質に基づいて確立することができる。一実施例では、蒸着雰囲気を水素化錫（ＳｎＨ４）に基づいて生成して、プロセス２４６の蒸着雰囲気に所望濃度の錫を与えるようにしてもよい。すでに説明したように、一般に選択的エピタキシャル成長プロセスでは、圧力、温度、キャリアガスの種類などのプロセスパラメータは、キャッピング層２３０およびスペーサ２３１などの表面には実質的に材料を蒸着せず、一方で、結晶層２０２の露出面には蒸着するように選択される。これにより、結晶層２０２がエピタキシャル成長材料の結晶構造を実質的に決定する結晶テンプレートとして使用される。この実施例では、リセス２３４の少なくとも一部に成長する材料は、歪みのある材料として提供される。つまり、この材料は層２０２のベーシックテンプレートと同じ結晶構造を表し、したがって、実質的に同じ格子間隔を表す。これにより、ゲルマニウムと、錫などの増加した共有半径を有するさらなる原子種の存在により、高歪みの材料領域が形成される。この結果、歪み結晶材料があることで、リセス２３４に隣接して設けられたチャネル領域２３５にも対応の歪みが生成される。
【００４１】
すでに説明したように、シリコンおよびゲルマニウムに対する錫の共有半径が増加しているので、非シリコン原子量を著しく減らしても十分に、エピタキシャル成長プロセス２４６において対応の歪みのある半導体材料を得ることが出来る。これにより、適度に低濃度の、例えば、約０．１％〜１０％の範囲の蒸着雰囲気の錫が所要の錫の生成に適切であると考えられる。他の実施形態では、プロセス２４６の蒸着雰囲気は、実質的にゲルマニウムは導入せず、シリコンおよび錫などの、増加した共有半径を有する少なくとも１つのさらなる原子種に基づき確立することができる。これにより、実質量のゲルマニウムによる影響が、ＰＮ接合の漏れ電流などの他の電気特性に対して適切でないと考えられる場合に、設計上のフレキシビリティを強化することができる。エピタキシャル成長プロセス２３６において、錫および／またはゲルマニウムの濃度と、したがってシリコンの濃度は、任意の適切な方法で制御することができる。例えば、ある場合では、デバイス２００のさらなるプロセッシングの後続の高温処理において、ゲルマニウムとは異なる錫の拡散挙動により、まだ形成されていないドレインならびにソース領域の上面の近くに錫原子を配置することが適切である。他の実施例では、錫は、続いて金属シリサイドが形成されることになる領域の近くに供給することができ、非常に少ない錫原子量で、金属シリサイドを生成する際のフレキシビリティを高めることができる。対応するデバイスと比較すると、これと同量の歪みを生成するには、ゲルマニウムを著しく増量しなければならないが、その場合、後続のシリサイド化プロセスに対しては著しい制限が課される。さらに他の実施形態では、最終のシリコン層が、エピタキシャル成長プロセス２４６によって形成された、歪みのあるシリコン／ゲルマニウム／錫層、または、シリコン／錫層の上部に形成される。
【００４２】
図２ｃに、エピタキシャル成長プロセス２３６の完了後の半導体デバイス２００を概略的に示す。よって、デバイス２００は、シリコンベース層２０２のダイアモンド構造に対応する結晶構造を有する、リセスの設けられた歪みのある半導体領域２３６を含む。領域２３６の結晶構造の本来の格子間隔が、標準のシリコンの間隔よりも大きいことによる格子のミスマッチにより、チャネル領域２３５に圧縮歪み２０７が生成され、これにより、トランジスタ２５０の動作において正孔移動度が向上する。さらに、ゲルマニウムの一部または全部を、錫などの、拡張した共有半径を有する原子種に置き換えることにより、領域２３６の非シリコン原子の濃度（従来のデバイスのように高含量のゲルマニウムが使用される場合に集塊化される濃度よりも大幅に低い濃度）に基づいて、歪み２０７を著しく増加させることができる。しかし、すでに説明したように、領域２３６のゲルマニウムおよび／または錫の濃度は、様々なデバイス要件を説明するように、深さ方向において異なる。例えば、図示している実施形態では、後続のシリサイド化プロセスを強化するように、特定の「過成長部」が形成されている。これにより、この結果生じる接触抵抗が低減する。さらに、２３６Ａとして示す、エピタキシャル成長材料２３６の上部が与えられる。この部分のゲルマニウム濃度は少なくされている一方で、錫の濃度を対応して増加させることで高歪みを与えている。しかし、この錫の濃度は同量の歪み２０７を生成しているシリコン／ゲルマニウム領域と比べると非常に少ない。よって、後続のシリサイドプロセスのための適切な耐熱金属を選択するうえで、フレキシビリティを高めることができる。先行するエピタキシャル成長プロセスにおいて、領域２３６のゲルマニウムおよび／または錫の濃度のあらゆる適切なバリエーションを生成可能でることが理解される。
【００４３】
その後、スペーサ２３１およびキャッピング層２３０は、スペーサ２３１がドレインならびにソース領域の少なくとも一部の所望の側方向のプロファイルを得るのに適切な寸法を有するときは、場合によっては、ドレインならびにソース領域を形成する任意の注入プロセス後に除去される。他の場合では、スペーサ２３１ならびにキャッピング層２３０が除去されるとともに従来のプロセスシーケンスが実行されて、設計ルールにより定義されるドレインならびにソース領域の所要の複雑な側方向のプロファイルを得るための中間の注入プロセスでスペーサ素子が形成される。
【００４４】
図２ｄに、トランジスタ２５０が実質的に完成している、進んだ製造段階における半導体デバイス２００を概略的に示す。したがって、デバイス２００は、それぞれのライナによって分離された複数の個々のスペーサ素子を含む、サイドウォールスペーサ構造２３７を含む。さらに、ドレインならびにソース領域２３９は、デバイス要件に従う特定の側方向のドーパントプロファイルを有する。さらに、金属シリサイド領域２３８は、ドレインならびにソース領域２３９に形成され、対応の金属シリサイド領域２３９はゲート電極２０８に形成され得る。これにより、チャネル領域２３５は、領域２３６により生成された歪み２３６により圧縮歪みがかけられており、その結果、Ｐチャネルトランジスタであり得るトランジスタ２５０の駆動電流容量が著しく増加する。領域２３６に、増加した共有半径を有する原子種を供給することにより、埋め込まれたシリコン／ゲルマニウム領域を含む従来のデバイスと比べると、歪み２０７を著しく増加させることができる。
【００４５】
さらに、領域２３６にゲルマニウムおよび／または錫の濃度を適切に設計することで、金属シリサイド領域２３８を形成するうえでのフレキシビリティを高めることができる。例えば、高導電性のニッケルシリサイドは、少なくとも部位２３６Ａのゲルマニウム含量を減らすことにより形成することができる一方で、これに対応して錫の濃度を増加させることで歪みを強化することができる。これにより、著しいパフォーマンスゲインが得られる一方で、埋め込まれたシリコン／ゲルマニウム半導体構造を形成する従来のプロセスとの高度な互換性は維持され、さらに、設計上のさらなる自由度を得ることが出来る。このために、対応のエピタキシャル成長プロセスは、水素化錫（ＳｎＨ４）などの適切な先駆物質材料の供給するように変更することができ、これに基づいて、適切で望ましい非シリコン原子の導入が実現される。これにより、歪みのある半導体領域２３６内の相分離および結晶スリップによる応力の緩和を実質的に生成しないで、生成された歪みを実効的に制御することが可能となる。
【００４６】
図３に、さらなる他の実施形態に従う半導体デバイス３００の断面図を概略的に示す。半導体デバイス３００は、結晶半導体層３０２に基づいて基板３０１の上方に形成された第１トランジスタ３５０と第２トランジスタ３６０とを含む。基板３０２（３０１？）ならびに半導体層３０２に関しては、コンポーネント１０１、１０２、２０１および２０２に関してすでに説明した基準と同じ基準を適用することができる。さらに、実施例では、トランジスタ３５０、３６０は、カプセル化されたゲート電極３０８を有し、これに隣接して、対応の隆起した半導体領域３３６、３３６Ａが形成されてもよい。一実施例（図示せず）では、隆起した領域３３６、３３６Ａは設けられず、単に結晶半導体層３０２の一部であってもよい。
【００４７】
図３に示すデバイス３００は、図２ａ〜２ｂに関してすでに説明したように、プロセスストラテジーに従って形成されてもよいが、トランジスタ３５０、３６０は、大きさの異なる歪みを受け入れることができるトランジスタであってもよい。その理由は、これらのトランジスタは、異なるダイ領域におけるトランジスタであってもよく、または、導電型の異なるトランジスタであってもよいからである。例えば、第１トランジスタ３５０はＰチャネルトランジスタである一方で、トランジスタ３６０はＮチャネルトランジスタであってもよい。これにより、半導体領域３３６、３３６Ａを受け入れるように、それぞれのキャビティまたはリセスを形成する対応のエッチプロセスにおいては、一方のトランジスタ型を完全に覆いつつ、もう一方を露出するハードマスクはいずれも必要とされ得ないことから、プロセスの均一性を強化することができる。同様に、後続のエピタキシャル成長プロセスでは、従来の技術（一方のトランジスタ型を完全に覆い、もう一方の型を露出する技術）においても問題視されうるローディング効果が減少することにより、基板３０１にわたって均一の程度を高めることができる。隆起した半導体領域３３６、３３６Ａを形成する対応のエピタキシャル成長プロセスにおいては、少量のゲルマニウムおよび／または錫が導入されて、例えば第２トランジスタ３６０の性能と互換性のある「ベーシック」歪み３０７が与えられる。他の実施例では、このベーシック歪み３０７が適切でないと考えられる場合は、対応のキャビティエッチならびに後続のエピタキシャル成長プロセスを省いてもよい。他の場合では、トランジスタ３６０は、少なくされた歪み３０７を受け入れるクリティカルデバイス領域（スタティックＲＡＭ領域など）のＰチャネルトランジスタであってもよく、一方でトランジスタ３５０には増加された歪みが求められる。一実施例では、注入プロセス３２０が実行され、このプロセスにおいて第１トランジスタ３５０が露出される一方、第２トランジスタ３６０はレジストマスク３２１によって覆われる。注入プロセス３２０において、錫が領域３３６に注入され、これにより領域３３６中の錫濃度が増加する。この結果、格子歪みをより実効的に生成する錫の共有半径が増加することから、所望に応じて歪みを増加させることができる。注入により生成される濃度（implantation induced concentrations）という意味での高濃度、例えば、約１０２０原子／ｃｍ３またはそれ以上の濃度が求められることから、領域３３６は注入プロセス３２０の間、実質的に非晶質化される。したがって、結晶テンプレート３０２に基づいて実質的に非晶質化された部位３３６を再結晶化するようにアニールプロセスが行われ、これにより、領域３３６に著しく歪みのかけられた結晶構造が形成される。この結果、最初の歪み３０７が３０７Ａの歪み量(value 307A)にまで増加し、この結果、トランジスタ３５０において所要のモビリティゲイン(mobility gain)を得ることが出来る。その後、図２ａ〜２ｄに関してすでに説明したように、トランジスタ３５０および３６０を完成させるさらなるプロセッシングを継続してもよい。
【００４８】
他の実施例では、注入プロセス３２０によって達成される濃度により得られる歪み３０７の生成が適切であると考えられる場合は、先に領域３３６、３３６Ａを形成しないで注入プロセス３２０を実行してもよい。例えば、高選択性のデバイス領域では、歪みのある半導体材料に基づく歪みの生成はＮチャネルトランジスタには不適切とされ得る一方で、ＰＭＯＳトランジスタのチャネル領域の「ゆるい(mild)」歪みが望ましいとされ得る。この状況では、注入シーケンス３２０はドレインならびにソース領域の形成前に行われてもよく、一実施形態では、さらなる注入３２０を前非晶質化注入プロセスとして実行し、ドレインならびにソース領域を形成する後続のドーパント導入を強化するようにしてもよい。これにより、Ｎチャネルトランジスタに著しい影響を与えることなく、既存のプロセス技術との互換性の高い、高選択性パフォーマンスを向上させることができる。  
【００４９】
この結果、本発明は、ゲルマニウムよりも大きな共有半径を有する錫などの原子種がそれぞれの結晶シリコンベースの半導体層に導入され、これにより、集塊化ならびに格子の欠陥により応力が緩和されるリスクを実質的に減らすことができる点で、歪みまたは緩和半導体材料によって歪みを生成する改良された技術を提供する。
実施例では、増加した共有半径を有する原子種は、水素化錫（Ｓ１１Ｈ４）などの適切な先駆物質材料に基づいて、エピタキシャル成長プロセスにより導入することができる。さらに、注入などの他の技術により原子種を導入することで、高局所化した歪みの生成を実現することができ、これにより、プロセスならびにプロダクトの設計において高いフレキシビリティを与えることができる。
【００５０】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。 
例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。 
従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５１】
【図１ａ】本発明の実施例に従う、シリコンと、シリコンのダイアモンド構造に構築することができ、ゲルマニウムと比べると増加した共有半径を有する更なる種に基づいて、結晶半導体層に歪み領域を生成する際の様々な製造段階における半導体デバイスの概略断面図。
【図１ｂ】本発明の実施例に従う、シリコンと、シリコンのダイアモンド構造に構築することができ、ゲルマニウムと比べると増加した共有半径を有する更なる種に基づいて、結晶半導体層に歪み領域を生成する際の様々な製造段階における半導体デバイスの概略断面図。
【図１ｃ】本発明の実施例に従う、シリコンと、シリコンのダイアモンド構造に構築することができ、ゲルマニウムと比べると増加した共有半径を有する更なる種に基づいて、結晶半導体層に歪み領域を生成する際の様々な製造段階における半導体デバイスの概略断面図。
【図１ｄ】本発明の実施例に従う、シリコンと、シリコンのダイアモンド構造に構築することができ、ゲルマニウムと比べると増加した共有半径を有する更なる種に基づいて、結晶半導体層に歪み領域を生成する際の様々な製造段階における半導体デバイスの概略断面図。
【図２ａ】本発明のさらなる実施例に従う、それぞれのチャネル領域に圧縮歪みを生成する、埋め込まれた歪みのある半導体領域を受け入れるトランジスタデバイスを形成する際の様々な製造段階における概略断面図。図３：本発明のさらに別の実施例に従う、大きさの異なる歪みを生成するために様々な量の錫を受け入れる、様々なトランジスタ素子を含む半導体デバイスの概略断面図。
【図２ｂ】本発明のさらなる実施例に従う、それぞれのチャネル領域に圧縮歪みを生成する、埋め込まれた歪みのある半導体領域を受け入れるトランジスタデバイスを形成する際の様々な製造段階における概略断面図。図３：本発明のさらに別の実施例に従う、大きさの異なる歪みを生成するために様々な量の錫を受け入れる、様々なトランジスタ素子を含む半導体デバイスの概略断面図。
【図２ｃ】本発明のさらなる実施例に従う、それぞれのチャネル領域に圧縮歪みを生成する、埋め込まれた歪みのある半導体領域を受け入れるトランジスタデバイスを形成する際の様々な製造段階における概略断面図。図３：本発明のさらに別の実施例に従う、大きさの異なる歪みを生成するために様々な量の錫を受け入れる、様々なトランジスタ素子を含む半導体デバイスの概略断面図。
【図２ｄ】本発明のさらなる実施例に従う、それぞれのチャネル領域に圧縮歪みを生成する、埋め込まれた歪みのある半導体領域を受け入れるトランジスタデバイスを形成する際の様々な製造段階における概略断面図。
【図３】本発明のさらに別の実施例に従う、大きさの異なる歪みを生成するために様々な量の錫を受け入れる、様々なトランジスタ素子を含む半導体デバイスの概略断面図。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図３】
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【手続補正書】
【提出日】平成19年8月31日(2007.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
結晶半導体層（１０４、２３６、３３６）において、シリコンと、ゲルマニウムの共有半径よりも大きな共有半径を有する少なくとも１つのさらなる原子種に基づいて選択的エピタキシャル成長プロセスにより前記シリコンと前記少なくとも１つのさらなる原子種と、をエピタキシャル成長させることにより結晶構造を形成するステップと、
前記半導体層の第１領域（１１０、２３５、３３５）に歪み（１０７、２０７、３０７）を生成するために、前記結晶構造を用いるステップと、を含む方法。
【請求項２】
前記結晶半導体層の上方にゲート電極（１０８、２０８、３０８）を形成するステップをさらに含み、前記結晶構造は前記ゲート電極（１０８、２０８、３０８）に対して側方向にオフセットして形成されている、請求項１記載の方法。
【請求項３】
前記ゲート電極（１０８、２０８、３０８）に隣接してリセス（２３４）を形成し、前記リセス内に前記結晶構造の少なくとも一部（２３６、３３６）を形成するステップをさらに含む、請求項２記載の方法。
【請求項４】
シリコンおよび、ゲルマニウムの共有半径よりも大きな共有半径を有する少なくとも１つのさらなる原子種を含む、第１応力誘発領域（３３５）を有する結晶半導体層（１０４、２３６、３３６）と、
前記結晶半導体層（１０４）の上方に形成されたゲート電極（１０８、２０８、３０８）と、
歪みのあるチャネル領域（１１０、２３５、３３５）と、を含み、前記第１応力誘発領域はドレインならびにソース領域に形成される、半導体デバイス。
【請求項５】
前記第１応力誘発領域は錫を含む、請求項４記載の半導体デバイス。
【請求項６】
前記第１応力誘発領域はゲルマニウムを含む、請求項５記載の半導体デバイス。
【請求項７】
シリコンおよび少なくとも１つのさらなる原子種を含む第２応力誘発領域（３３５）をさらに含み、前記第１応力誘発領域の前記少なくとも１つのさらなる原子種の濃度は、前記第２応力誘発領域（３３５）の少なくとも１つのさらなる原子種の濃度とは異なる、請求項４記載の半導体デバイス。
【国際調査報告】
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