(57)【要約】複数の不揮発性メモリーを有するマルチチップ不揮発性メモリーデバイスにおいてグローバルメモリーコマンドを実行するためのシステムおよび方法。グローバルメモリーコマンドは、それぞれの不揮発性メモリーにおいて同時に受信される。メモリーコマンドは、ピーク電力消費量を軽減するために、複数の不揮発性メモリーの中の少なくとも２つにおいて、グローバルメモリーコマンドを受信した時刻に対するそれぞれ異なる時刻に開始される。
2009537934.tif 000002
【特許請求の範囲】
【請求項１】
マルチチップ不揮発性メモリーデバイス内に含まれる複数の不揮発性メモリーによってメモリーコマンドを実行するための方法であって、
前記メモリーコマンドを受信したことに応じて、前記複数の不揮発性メモリーの中の第１のメモリーによって、前記メモリーコマンドを実行するステップと、
前記メモリーコマンドを受信してから第１の遅延時間の後に、前記複数の不揮発性メモリーの中の第２のメモリーによって、前記メモリーコマンドを実行するステップと、
前記メモリーコマンドを受信してから前記第１の遅延時間よりも長い第２の遅延時間の後に、前記複数の不揮発性メモリーの中の第３のメモリーによって、前記メモリーコマンドを実行するステップと、
を備えた方法。
【請求項２】
前記複数の不揮発性メモリーの中の残りのそれぞれのメモリーごとに、前記メモリーコマンドを受信してからそれぞれの遅延時間の後に、前記メモリーコマンドを実行するステップ、
をさらに備え、前記それぞれの遅延時間が、それぞれ異なる請求項１に記載の方法。
【請求項３】
前記複数の不揮発性メモリーの中の前記第１、第２、および、第３のメモリーによって前記メモリーコマンドを実行するステップが、
グローバルリセットコマンドを実行するステップ、
を備えた請求項１に記載の方法。
【請求項４】
前記グローバルリセットコマンドを実行するステップが、
前記リセットコマンドが、前記マルチチップ不揮発性メモリーデバイスの最初の電源投入後に受信された最初のリセットコマンドであるかどうかを決定するステップと、
前記リセットコマンドが前記最初のリセットコマンドである場合、不良ブロックタギングルーチンを実行するステップと、
前記メモリーをリセットするステップと、
を備えた請求項３に記載の方法。
【請求項５】
前記不良ブロックタギングルーチンを実行するステップが、
メモリーの先天性不良ブロックにアクセスするのをディスエーブルするステップと、
前記不良ブロックタギングルーチンが実行されていることを指示するためのフラグをセットするステップと、
を備えた請求項４に記載の方法。
【請求項６】
前記第２の遅延時間の後に前記複数の不揮発性メモリーの中の前記第３のメモリーによって前記メモリーコマンドを実行するステップが、
前記複数の不揮発性メモリーの中の前記第２のメモリーが前記メモリーコマンドを実行し始めた時刻に対する或る遅延時間の後に、前記複数の不揮発性メモリーの中の前記第３のメモリーによって前記メモリーコマンドを実行するステップ、
を備え、
前記或る遅延時間が、前記複数の不揮発性メモリーの中の前記第１のメモリーが実行し始めた時刻に対する、前記複数の不揮発性メモリーの中の前記第２のメモリーが実行し始めるまでの遅延時間に等しい、
請求項１に記載の方法。
【請求項７】
前記第１の遅延時間の後に前記複数の不揮発性メモリーの中の前記第２のメモリーによって前記メモリーコマンドを実行するステップが、
前記複数の不揮発性メモリーの中の前記第１のメモリーによる前記メモリーコマンドの実行が完了した後に、前記複数の不揮発性メモリーの中の前記第２のメモリーによって前記メモリーコマンドを実行し始めるステップ、
を備えた請求項１に記載の方法。
【請求項８】
複数の不揮発性メモリーを有するマルチチップ不揮発性メモリーデバイスにおいてグローバルメモリーコマンドを実行するための方法であって、
それぞれの前記不揮発性メモリーにおいて前記グローバルメモリーコマンドを受信するステップと、
前記複数の不揮発性メモリーの中の少なくとも２つにおいて、前記グローバルメモリーコマンドを受信した時刻に対するそれぞれ異なる時刻に前記メモリーコマンドを開始するステップと、
を備えた方法。
【請求項９】
前記グローバルメモリーコマンドを受信した時刻に対するそれぞれ異なる時刻に前記メモリーコマンドを開始するステップが、
前記メモリーコマンドを受信したことに応じて、前記複数の不揮発性メモリーの中の第１のメモリーによって前記メモリーコマンドを実行するステップと、
前記複数の不揮発性メモリーの中の前記第１のメモリーによって前記メモリーコマンドを完了した後の時刻に、前記複数の不揮発性メモリーの中の第２のメモリーによって前記メモリーコマンドを実行するステップと、
を備えた請求項８に記載の方法。
【請求項１０】
前記グローバルメモリーコマンドを受信した時刻に対するそれぞれ異なる時刻に前記メモリーコマンドを開始するステップが、
前記メモリーコマンドを受信したことに応じて、前記複数の不揮発性メモリーの中の第１のメモリーによって前記メモリーコマンドを実行するステップと、
前記メモリーコマンドを受信した時刻に対する或る遅延時間の後に、前記複数の不揮発性メモリーの中の第２のメモリーによって前記メモリーコマンドを実行するステップと、
を備えた請求項８に記載の方法。
【請求項１１】
前記グローバルメモリーコマンドを受信した時刻に対するそれぞれ異なる時刻に前記メモリーコマンドを開始するステップが、
前記不揮発性メモリーのそれぞれが前記メモリーコマンドを実行し始める時刻を等間隔にずらすステップ、
を備えた請求項８に記載の方法。
【請求項１２】
前記複数の不揮発性メモリーの中の少なくとも２つが、前記メモリーコマンドを同時に実行する請求項１１に記載の方法。
【請求項１３】
前記グローバルメモリーコマンドを受信した時刻に対するそれぞれ異なる時刻に前記メモリーコマンドを開始するステップが、
前記複数の不揮発性メモリーの中の少なくとも２つが、前記メモリーコマンドを受信した後の第１の時刻に前記メモリーコマンドを開始するステップと、
前記複数の不揮発性メモリーの中の他の少なくとも２つが、前記メモリーコマンドを受信した後の第２の時刻に前記メモリーコマンドを開始するステップと、
を備え、前記第２の時刻が、前記第１の時刻よりも遅い、
請求項８に記載の方法。
【請求項１４】
前記グローバルメモリーコマンドを受信するステップが、リセットコマンドを受信するステップを備えた請求項８に記載の方法。
【請求項１５】
それぞれの不揮発性メモリーが、それぞれの時刻に前記リセットコマンドを実行するステップをさらに備え、前記リセットコマンドを実行するステップが、
前記リセットコマンドが、前記マルチチップ不揮発性メモリーデバイスの最初の電源投入後に受信された最初のリセットコマンドであるかどうかを決定するステップと、
前記リセットコマンドが前記最初のリセットコマンドである場合、不良ブロックタギングルーチンを実行するステップと、
前記メモリーをリセットするステップと、
を含む請求項１４に記載の方法。
【請求項１６】
前記不良ブロックタギングルーチンを実行するステップが、
メモリーの先天性不良ブロックにアクセスするのをディスエーブルするステップと、
前記不良ブロックタギングルーチンが実行されていることを指示するためのフラグをセットするステップと、
を備えた請求項１５に記載の方法。
【請求項１７】
マルチチップ不揮発性メモリーであって、
共通制御信号バスと、
共通入／出力（Ｉ／Ｏ）バスと、
前記共通制御信号バスおよび前記共通Ｉ／Ｏバスに結合された、それぞれがそれぞれの識別情報を有する複数の不揮発性メモリーと、
を備え、それぞれの前記不揮発性メモリーが、
不揮発性メモリーアレイと、
前記不揮発性メモリーアレイ内の対応するメモリーロケーションにアクセスするためのアドレス信号をデコードするよう動作可能なアドレスデコーダと、
前記共通Ｉ／Ｏバス上に提供されるメモリーコマンドを記憶するよう動作可能なコマンドレジスタと、
前記共通制御信号バス、前記コマンドレジスタ、および、前記アドレスデコーダに結合された制御回路であって、その制御ロジックが、前記コマンドレジスタに記憶された前記メモリーコマンドをデコードするよう動作可能であり、さらに、前記メモリーコマンドをデコードした後の、それぞれの前記識別情報に基づいたそれぞれの時刻に、前記メモリーコマンドを実行し始めるよう動作可能である、制御回路と、
を含むマルチチップ不揮発性メモリー。
【請求項１８】
前記不揮発性メモリーのそれぞれが、
前記制御回路に結合され、かつ、それぞれの前記識別情報に基づいたそれぞれの遅延時間を計測するよう動作可能なタイマー回路と、
前記遅延時間が経過したことに応じて、前記メモリーコマンドを実行し始めるよう、さらに動作可能な前記制御回路と、
をさらに含む
請求項１７に記載のマルチチップ不揮発性メモリー。
【請求項１９】
それぞれの前記不揮発性メモリーの前記制御回路が、リセットをデコードしたことに応じて、前記それぞれの時刻に、それまでのメモリーコマンドをアボートし、かつ前記コマンドレジスタをクリアするよう動作可能な制御回路を備えた請求項１７に記載のマルチチップ不揮発性メモリー。
【請求項２０】
それぞれの前記不揮発性メモリーが、それぞれの前記制御回路に結合されたラッチ回路をさらに含み、前記ラッチ回路が、少なくとも第１のラッチおよび第２のラッチを有し、前記第１のラッチが、最初のリセットコマンドフラグを記憶するよう動作可能であり、そして、前記第２のラッチが、不良ブロックタギングフラグを記憶するよう動作可能である請求項１７に記載のマルチチップ不揮発性メモリー。
【請求項２１】
それぞれの前記不揮発性メモリーの前記制御回路が、前記最初のリセットコマンドフラグおよび前記不良ブロックタギングフラグに応じて、それぞれの前記不揮発性メモリーアレイの一部分にアクセスするのをディスエーブルするためのルーチンを実行するよう動作可能な制御回路を備えた請求項２０に記載のマルチチップ不揮発性メモリー。
【請求項２２】
それぞれの前記不揮発性メモリーの前記制御回路が、グローバルメモリーコマンドをデコードしたことに応じて、前記コマンドを実行し始めるそれぞれの時刻を決定するためのルーチンを実行するよう動作可能な制御回路を備えた請求項１７に記載のマルチチップ不揮発性メモリー。
【請求項２３】
前記不揮発性メモリーのそれぞれが、前記制御回路に結合され、かつそれぞれの前記不揮発性メモリーに関する識別情報を提供するよう動作可能な識別回路をさらに備えた請求項１７に記載のマルチチップ不揮発性メモリー。
【請求項２４】
マルチチップ不揮発性メモリーであって、
制御信号バスと、
入／出力（Ｉ／Ｏ）バスと、
前記制御信号バスおよび前記Ｉ／Ｏバスに結合された複数の不揮発性メモリーであり、前記複数の不揮発性メモリーは、前記Ｉ／Ｏバス上においてグローバルメモリーコマンドを受信するよう動作可能であり、かつ、前記不揮発性メモリーの中の少なくとも２つは、前記グローバルメモリーコマンドを受信した時刻に対するそれぞれ異なる時刻に前記グローバルメモリーコマンドを実行し始めるよう動作可能である、前記複数の不揮発性メモリーと、
を備えたマルチチップ不揮発性メモリー。
【請求項２５】
前記複数の不揮発性メモリーが、前記グローバルメモリーコマンドを受信した時刻に対するそれぞれの時刻に前記グローバルメモリーコマンドを実行し始めるよう動作可能な複数の不揮発性メモリーからなる請求項２４に記載のマルチチップ不揮発性メモリー。
【請求項２６】
前記複数の不揮発性メモリーが、前記グローバルメモリーコマンドを受信したことに応じて前記グローバルメモリーコマンドを実行し始めるよう動作可能な、前記複数の不揮発性メモリーの中の第１のメモリーと、前記グローバルメモリーコマンドを受信した時刻に対する或る遅延時間の後に、前記グローバルメモリーコマンドを実行し始めるよう動作可能な、前記複数の不揮発性メモリーの中の第２のメモリーとを備えた請求項２４に記載のマルチチップ不揮発性メモリー。
【請求項２７】
システムであって、
データを記憶するよう動作可能な揮発性メモリーと、
前記メモリーに結合され、かつデータを処理するよう動作可能なプロセッサーと、
前記プロセッサーに結合された入力装置と、
前記プロセッサーに結合された出力装置と、
前記プロセッサーに結合され、かつデータを記憶するよう動作可能なマルチチップ不揮発性メモリーと、
を備え、前記マルチチップ不揮発性メモリーが、
共通制御信号バスと、
共通入／出力（Ｉ／Ｏ）バスと、
前記共通制御信号バスおよび前記共通Ｉ／Ｏバスに結合された、それぞれがそれぞれの識別情報を有する複数の不揮発性メモリーと、
を備え、それぞれの前記不揮発性メモリーが、
不揮発性メモリーアレイと、
前記不揮発性メモリーアレイ内の対応するメモリーロケーションにアクセスするためのアドレス信号をデコードするよう動作可能なアドレスデコーダと、
前記共通Ｉ／Ｏバス上に提供されるメモリーコマンドを記憶するよう動作可能なコマンドレジスタと、
前記共通制御信号バス、前記コマンドレジスタ、および、前記アドレスデコーダに結合された制御回路であって、その制御ロジックが、前記コマンドレジスタに記憶された前記メモリーコマンドをデコードするよう動作可能であり、さらに、前記メモリーコマンドをデコードした後の、それぞれの前記識別情報に基づいたそれぞれの時刻に、前記メモリーコマンドを実行し始めるよう動作可能である、制御回路と、
を含むシステム。
【請求項２８】
前記マルチチップ不揮発性メモリーの中のそれぞれの前記不揮発性メモリーが、
前記制御回路に結合され、かつ、それぞれの前記識別情報に基づいたそれぞれの遅延時間を計測するよう動作可能なタイマー回路と、
前記遅延時間が経過したことに応じて前記メモリーコマンドを実行し始めるよう、さらに動作可能な前記制御回路と、
をさらに含む請求項２７に記載のシステム。
【請求項２９】
前記マルチチップ不揮発性メモリーに含まれるそれぞれの前記不揮発性メモリーの前記制御回路が、リセットをデコードしたことに応じて、前記それぞれの時刻に、それまでのメモリーコマンドをアボートし、かつ前記コマンドレジスタをクリアするよう動作可能な制御回路を備えた請求項２７に記載のシステム。
【請求項３０】
前記マルチチップ不揮発性メモリーのそれぞれの前記不揮発性メモリーが、それぞれの制御回路に結合されたラッチ回路をさらに含み、前記ラッチ回路が、少なくとも第１のラッチおよび第２のラッチを有し、前記第１のラッチが、最初のリセットコマンドフラグを記憶するよう動作可能であり、そして、前記第２のラッチが、不良ブロックタギングフラグを記憶するよう動作可能である請求項２７に記載のシステム。
【請求項３１】
前記マルチチップ不揮発性メモリーに含まれるそれぞれの前記不揮発性メモリーの前記制御回路が、前記最初のリセットコマンドフラグおよび前記不良ブロックタギングフラグに応じて、それぞれの前記不揮発性メモリーアレイの一部分にアクセスするのをディスエーブルするためのルーチンを実行するよう動作可能な制御回路を備えた請求項３０に記載のシステム。
【請求項３２】
前記マルチチップ不揮発性メモリーに含まれるそれぞれの前記不揮発性メモリーの前記制御回路が、グローバルメモリーコマンドをデコードしたことに応じて、前記コマンドを実行し始めるそれぞれの時刻を決定するためのルーチンを実行するよう動作可能な制御回路を備えた請求項２７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、マルチチップ不揮発性メモリーに関し、より詳細には、マルチチップＮＡＮＤフラッシュメモリーデバイスのＮＡＮＤフラッシュメモリーに発行されたメモリーコマンドの実行中にピーク電力消費量を減少させることに関する。
【背景技術】
【０００２】
不揮発性メモリーは、電力がメモリーに供給されなくなった後にもデータを記憶し続けることのできるメモリーである。“フラッシュメモリー”は、不揮発性メモリーの一例であり、そのように呼ばれるのは、複数のメモリーセルからデータを同時に消去することができるからである。典型的なフラッシュメモリーは、メモリーの行および列として配列されたセルを有するメモリーセルからなるアレイを備える。アレイは、メモリーセルのブロックに細分化される。ブロック内に存在するセルのそれぞれは、データを個々に記憶するために、電気的にプログラムすることができるが、データは、ブロックレベルでセルから消去される。
【０００３】
フラッシュメモリーの一般的な例は、ＮＡＮＤフラッシュメモリーである。ＮＡＮＤフラッシュメモリーデバイスのためのメモリーセルアレイは、アレイの行に存在するそれぞれのメモリーセルのコントロールゲートがワード線に接続されるように配列される。しかしながら、それぞれのメモリーセルは、列ビット線に直接には接続されない。その代わりに、アレイ内のメモリーセルは、まとめて、いくつかのストリング（“ＮＡＮＤストリング”）として配列され、それらのメモリーセルは、ソース線と列ビット線との間で、お互いに直列に、ソースがドレインに、接続される。ＮＡＮＤストリングは、ソース線と列ビット線との間に３２個ほどのメモリーセルを有してもよい。
【０００４】
そして、ＮＡＮＤフラッシュメモリーデバイスのためのメモリーアレイは、メモリーセルのコントロールゲートに接続するワード線を選択することによってメモリーセルの行を駆動する行デコーダによってアクセスされる。さらに、それぞれのストリングの中に存在する選択されないメモリーセルのコントロールゲートに接続されたワード線が、駆動され、その結果として、それぞれのメモリーセルは、それらの記憶データ値に制限されることなく電流を通過させる。そして、電流は、ソース線からそれぞれの直列接続ストリングを通って列ビット線へ流れ、それぞれのストリングの中に存在する選択されたメモリーセルによってのみ制限される。このことは、良く知られているように、選択されたメモリーセルの行に流れる電流をエンコードしたデータ値を、データとして出力される前に、センスおよび増幅されるべき列ビット線上に配置する。
【０００５】
比較的に小さなパッケージにおいて、より大きなメモリー密度を提供するために、複数のＮＡＮＤフラッシュメモリーが、１つのデバイスとしてまとめてパッケージされ、マルチチップＮＡＮＤフラッシュメモリーデバイスを提供する。ある構成においては、ＮＡＮＤフラッシュメモリーは、共通の回路およびバスを共有し、そのために、外から見る限りでは、複数のＮＡＮＤフラッシュメモリーは、単一のより大きな容量のＮＡＮＤフラッシュメモリーデバイスとして制御され、かつ動作する。その結果として、マルチチップメモリーデバイスに発行されるメモリーコマンドは、１つかまたは複数のＮＡＮＤフラッシュメモリーによって実行されることがあり、また、マルチチップメモリーに発行される別のメモリーコマンドは、すべてのＮＡＮＤフラッシュメモリーによって実行されることがある。後者の種類のメモリーコマンドは、多くの場合、グローバルメモリーコマンドと呼ばれ、それらのコマンドは、すべてかまたは相当な数の個別ＮＡＮＤフラッシュメモリーの共通動作を同時に発生させる。
【０００６】
グローバルメモリーコマンドの例は、リセットコマンドであり、これは、進行中のコマンドシーケンスをアボートし、個々のＮＡＮＤフラッシュメモリーを既知状態（ｋｎｏｗｎ  ｃｏｎｄｉｔｉｏｎ）にするのに使用されてもよい。したがって、グローバルリセットコマンドが、マルチチップＮＡＮＤフラッシュメモリーデバイスに発行されると、マルチチップメモリー内に存在する個々のＮＡＮＤフラッシュメモリーのすべては、そのリセットコマンドを実行することによって応答する。
【０００７】
グローバルメモリーコマンドをマルチチップデバイスに発行した結果として、複数のデバイスがメモリーコマンドを実行し始めるために、そのマルチチップデバイスの電力消費量は、急激に増加する。例えば、グローバルメモリーコマンドは、そのコマンドを実行するために、オンボードチャージポンプを駆動して高い電圧を提供することを必要とするかもしれない。その急激な増加は、電力をマルチチップデバイスに提供する電源に大きな負荷を与える。電源が十分な容量を有していない場合、電圧および電流が、低下することがあり、そのマルチチップデバイスの動作に影響を及ぼすだけでなく、同じ電源に頼るその他の電気装置の動作にも影響を及ぼす。電池式の用途の場合、電力の総供給力が限られているとともにピーク電力需要に対処するための電源の供給力が限られているために、電力消費量の急激な増加は、望ましいものではない。
【０００８】
したがって、グローバルコマンドをマルチチップデバイスに発行することに応じて発生するピーク電力需要を軽減するシステムおよび方法が、必要とされている。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態が実施されてもよいＮＡＮＤフラッシュメモリーの概略ブロック図である。
【図２】図１に示されるＮＡＮＤフラッシュメモリーを複数個有するマルチチップＮＡＮＤフラッシュメモリーの概略ブロック図である。
【図３】マルチチップＮＡＮＤメモリーに発行されたグローバルメモリーコマンドを本発明の実施形態に基づいて実行するためのフローチャートである。
【図４】図３に示されるようにグローバルに発行され、かつ実行されてもよい最初のアイドルリセットコマンドを実行するためのフローチャートである。
【図５】本発明の実施形態による不揮発性データ記憶装置を含むシステムの概略ブロック図である。
【発明を実施するための形態】
【００１０】
本発明を十分に理解できるように、ある特定の細部が、以下に説明される。しかしながら、当業者には、本発明がこれらの特定の細部を備えることなく実施されてもよいことは明らかなことである。さらにまた、ここで説明される本発明の特定の実施形態は、例として提供されるものであり、本発明の範囲をこれらの特定の実施形態に限定するのに使用されるべきではない。他の例においては、良く知られている回路、制御信号、タイミングプロトコル、および、ソフトウェア操作は、本発明を不必要に曖昧なものにするのを避けるために、詳細には示されていない。
【００１１】
図１は、本発明の実施形態によるＮＡＮＤフラッシュメモリー１００の一部分を示す概略ブロック図である。図１に示されるように、メモリー１００は、本発明を理解するのに役立つメモリーの特徴に注目するために、簡略化されている。当業者は、フラッシュメモリーの内部回路および機能に関する、より詳細な知識を有している。メモリー１００は、行および列の形で配列された複数のメモリーセルを有するメモリーアレイ１０２を含む。メモリーセルのそれぞれは、不揮発性データ記憶装置として電荷を保持することのできるフローティングゲート電界効果トランジスタを含む。フローティングゲートに電荷を注入することによって、セルのそれぞれは、個々に、電気的にプログラムすることができる。メモリーアレイ１０２の行は、ブロックとして配列され、メモリーブロックは、メモリーアレイ１０２のいくつかの個別部分である。メモリーセルは、一般的には、ブロック単位で消去することができる。しかしながら、データは、メモリーブロックよりも細かいインクリメント単位でメモリーアレイ１０２に記憶されてもよい。行デコーダ回路１３０および列デコーダ回路１３４は、メモリーアレイ１０２内の対応するメモリーロケーションにアクセスするために、メモリーアドレスをデコードする。データレジスタ１４０および随意選択のキャッシュレジスタ１４２は、メモリーアレイ１０２から読み出されたデータまたはメモリーアレイ１０２に書き込まれるべきデータを一時的に記憶する。
【００１２】
コマンド信号、データ信号、および、アドレス信号は、デバイスバス１１６上のＩ／Ｏ制御１１４に提供され、そのバス１１６は、様々な信号を受信するために、多重化される。様々な信号のどれが受信されるかは、制御ロジック１２８に提供される制御信号１１８によって決定される。コマンド信号がデバイスバス１１６を介してＩ／Ｏ制御１１４へ提供されていることを指示する制御信号１１８に応じて、コマンド信号が、Ｉ／Ｏ制御１１４によって受信され、そして、それに対応するコマンドが、コマンドレジスタ１２０によってラッチされる。ラッチされたコマンドは、内部コマンドバス１２２を介して制御ロジック１２８に提供され、その制御ロジック１２８において、コマンドは、デコードされ、要求されたコマンドを実行するために、対応する内部制御信号が、制御ロジック１２８によって生成される。アドレス信号がデバイスバス１１６を介してＩ／Ｏ制御１１４へ提供されていることを指示する制御信号１１８に応じて、アドレス信号が、受信され、そして、対応するアドレスが、アドレスレジスタ１１２内にラッチされる。ステータスレジスタ１２６は、制御ロジック１２８から内部ステータスバス１２７を介してそのステータスレジスタ１２６に提供されるステータス情報をラッチするのに使用される。ステータス情報は、動作のステータスを要求するコマンドを受信したことに応じて、制御ロジック１２８によって生成される。
【００１３】
制御ロジック１２８は、様々なメモリー動作の完了を指示するのに使用されてもよい、レディー／ビジー信号Ｒ／Ｂ＃を提供するためのトランジスタ１３２に結合される。この信号は、典型的には、ＨＩＧＨであり、そして、コマンドがデバイスに書き込まれた後に、ＬＯＷに遷移する。その時点のメモリー動作が完了すると、Ｒ／Ｂ＃信号は再びＨＩＧＨに遷移する。
【００１４】
制御ロジック１２８に結合されたタイマー１４６は、遅延時間を設定するのに使用されてもよい。以下でより詳細に説明するように、タイマー１４６は、すべてのＮＡＮＤフラッシュメモリーがグローバルメモリーコマンドを同時に開始し始めないように、マルチチップＮＡＮＤフラッシュメモリーに含まれる個々のＮＡＮＤフラッシュメモリーによるグローバルメモリーコマンドの実行をずらすのに使用されてもよい。タイマー１４６は、一般的なものであり、良く知られている回路および設計を用いて実施されてもよい。制御ロジック１２８は、さらに、マルチダイイネーブル（ＭＤＥ）ロジック１５０に結合される。ＭＤＥロジックは、マルチチップ用のＮＡＮＤフラッシュメモリー１００を識別するのに使用されるＭＤＥ信号を受信する。例えば、２つのＮＡＮＤフラッシュメモリーを有するマルチチップに使用される場合、一方のメモリーのためのＭＤＥロジック１５０への入力は、供給電圧ＶＣＣに結合されてもよく、そして、他方のメモリーのためのＭＤＥロジック１５０への入力は、グラウンドＶＳＳに結合されてもよい。ＭＤＥロジック１５０に供給される信号に基づいて、制御ロジック１２８は、ＮＡＮＤフラッシュメモリーの識別情報を提供される。より多くのＮＡＮＤフラッシュメモリーが使用される場合、この分野において知られているように、ＭＤＥロジックは、より多くの信号を受信するように変更されてもよく、それによって、メモリーのそれぞれを一意的に識別することができる。
【００１５】
制御ロジック１２８に結合されたラッチ１４８は、ＮＡＮＤフラッシュメモリー１００の状態に関する様々な情報を記憶するのに使用される。ラッチ１４８に含まれるそれぞれのラッチは、制御ロジック１２８によって、第１の状態かまたは第２の状態にセットされてもよい。ラッチの状態に基づいて、制御ロジック１２８は、メモリーの動作モードを決定することができ（例えば、第１の動作モードを指示するための第１の状態にセットし、また、第２の動作モードを指示するための第２の状態にセットする）、あるいは、イベントが発生したかどうかを決定することができる（例えば、メモリー１００の最初の電源投入時に第１の状態にセットし、そして、イベントが発生した後に、第２の状態にセットする）。ラッチ１４８は、一般的なものであり、当業者に良く知られているように設計され、かつ動作してもよい。
【００１６】
動作中、メモリーアレイ１０２は、制御信号、コマンド信号、および、アドレス信号を組み合わせたものを提供することによってアクセスすることができる。例えば、読み出し動作を実行するために、制御信号１１８の第１の組み合わせが、制御ロジック１２８に提供され、コマンド信号がデバイスバス１１６に供給されたことを指示する。制御ロジック１２８は、Ｉ／Ｏ制御１１４がコマンド信号を受信するように、かつ、対応するコマンドがコマンドレジスタ１２８内にラッチされるように、内部制御信号を生成する。制御ロジック１２８は、読み出しコマンドをデコードし、そして、メモリーアレイ１０２にアクセスするための内部制御信号を生成し始める。
【００１７】
制御信号１１８の第２の組み合わせが、制御ロジック１２８に提供され、アドレス信号がデバイスバス１１６に供給されたことを指示する。制御ロジックは、Ｉ／Ｏ制御１１４がアドレス信号を受信するように、かつ、対応するアドレスがアドレスレジスタ１１２内にラッチされるように、内部制御信号を生成する。それらのアドレスは、アドレスをデコードし、かつラッチされたアドレスに対応するメモリーロケーションにアクセスするために、内部アドレスバス１２４を介して行デコーダ回路１３０および列デコーダ回路１３４に提供される。
【００１８】
アクセスされるべきメモリーロケーションを有するメモリーセルのページが、メモリーアレイ１０２から読み出され、そして、データレジスタ１４０に記憶される。メモリーのページからのデータは、内部データバス１４４を介してＩ／Ｏ制御１１４に提供される前に、二次的（かつ、随意選択）キャッシュレジスタ１４２へ転送される。このキャッシュレジスタは、メモリーアレイ１０２の次のアクセス動作のためにデータレジスタ１４０を解放して別のページのデータを記憶するために、データのページを一時的に記憶するのに使用されてもよい。データのページは、キャッシュレジスタ１４２からＩ／Ｏ制御１１４へ転送される。アドレスに基づいて、そのページのデータからのしかるべきデータが、デバイスバス１１６上へ出力される。
【００１９】
制御信号の第２の組み合わせに続いて、制御信号の第３の組み合わせが、制御ロジック１２８に提供され、アドレスに対応するメモリーロケーションに書き込まれるべきデータがデバイスバス１１６上に提供されたことを指示することを除けば、書き込み動作は、同じような形で発生する。Ｉ／Ｏ制御１１４によって受信されたデータは、メモリーアレイ１０２に書き込むために、内部データバス１４４を介してキャッシュレジスタ１４２に提供される。
【００２０】
図２はマルチチップＮＡＮＤフラッシュメモリー２００を示す。マルチチップメモリー２００は、制御バス２２０および入出力（Ｉ／Ｏ）バス２３０を共有する独立したＮ個のＮＡＮＤフラッシュメモリー２０２〜２０８を含む。ＮＡＮＤフラッシュメモリー２０２〜２０８は、典型的には、単一デバイスパッケージ内に含まれ、高密度で小さなフォームファクター（ｆｏｒｍ  ｆａｃｔｏｒ）のマルチチップメモリーを提供する。
【００２１】
ＮＡＮＤフラッシュメモリー２０２〜２０８のそれぞれは、一般的な形でプログラムされ、あるいは、一意的な識別情報を有するように、それぞれのＭＤＥロジック１５０を電気的に接続する。別の実施形態においては、ラッチ１４８内に含まれる不揮発性のチップ識別ラッチが、識別情報でプログラムされる。図２に示されるように、第１のＮＡＮＤフラッシュメモリー２０２は、チップ０として識別され、第２のＮＡＮＤフラッシュメモリー２０４は、チップ１として識別される。残りのＮＡＮＤフラッシュメモリーは、増加するチップ番号によって識別され、最後の２つのデバイス２０６および２０８は、それぞれ、チップ（Ｎ−１）およびチップＮとして識別される。
【００２２】
外部のメモリーコントローラ（図示しない）が、制御信号の組み合わせを制御バス２２０を介して提供し、そして、様々なメモリー動作を実行するために、コマンド信号、アドレス信号、および、データ信号をＩ／Ｏバス２３０を介して提供する。制御バス２２０は、様々な制御信号をそれぞれのデバイスに提供するための信号線を含む。制御信号の例は、知られているように、ＣＥ＃、ＣＬＥ、ＡＬＥ、ＷＥ＃、ＲＥ＃、および、ＷＰ＃である。図２に示される実施形態においては、独立したＭＤＥ信号が、それぞれ、ＭＤＥ端子２４０、２４２、２４４、および、２４６を介して、ＮＡＮＤフラッシュメモリー２０２〜２０８に提供され、それぞれのＮＡＮＤフラッシュメモリー２０２〜２０８ごとの識別情報をセットする。Ｉ／Ｏバス２３０は、複数の信号線を含み、８ビット幅のバスＩ／Ｏ  （７：０）として示される。異なるビット幅を有するＩ／Ｏバスが、同じように使用されてもよい。
【００２３】
動作中、制御信号、コマンド信号、アドレス信号、および、データ信号は、制御バス２２０およびＩ／Ｏバス２３０を介してＮＡＮＤフラッシュメモリー２０２〜２０８のすべてに提供される。しかしながら、それぞれのＣＥ＃信号によって駆動されたメモリーだけが、信号を受信することができ、そして、その信号に応答することができる。
【００２４】
これまでに説明したように、グローバルメモリーコマンドは、すべてのＮＡＮＤフラッシュメモリー２０２〜２０８を駆動することによって、かつ、しかるべき制御信号およびコマンド信号を制御バス２２０およびＩ／Ｏバス２３０上に提供することによって、メモリーコントローラから発行されてもよい。一般的には、それぞれのＮＡＮＤフラッシュメモリー２０２〜２０８は、メモリーコマンドを同時に実行し始め、このことは、同様にこれまでに説明したように、マルチチップメモリー２００に結合された電源（図示しない）に大きなピーク電力需要を負わせることがある。この状態は、とりわけ、電池または限られた電力発生源によって電力が供給される用途においては、望ましいものではない。
【００２５】
図３は、ＮＡＮＤフラッシュメモリー２０２〜２０８（図２）に発行されたグローバルメモリーコマンドを本発明の実施形態に基づいて実行するためのルーチン３００を説明するフローチャートである。ルーチン３００は、グローバルコマンドを受信したことに応じて、それぞれのＮＡＮＤフラッシュメモリー２０２〜２０８の制御ロジック１２８によって、同時に実行される。一般的には、すべてのＮＡＮＤフラッシュメモリー２０２〜２０８によってルーチン３００を実行することは、ステップ３０２においてすべてのＮＡＮＤフラッシュメモリー２０２〜２０８に発行されたグローバルメモリーコマンドを順次開始することをもたらす。このように、グローバルメモリーコマンドを受信したことに応じてそれぞれのメモリー２０２〜２０８がグローバルメモリーコマンドを実行し始める時刻を遅延させることによって、ピーク電力消費量を減少させることができ、それによって、マルチチップＮＡＮＤフラッシュメモリー２００へ電力を供給する電源に対する需要を軽減することができる。グローバルメモリーコマンドの例は、進行中のコマンドシーケンスをアボートし、コマンドレジスタ１２０をクリアし、そして、ＮＡＮＤフラッシュメモリー２０２〜２０８を既知状態にするために、すべてのＮＡＮＤフラッシュメモリー２０２〜２０８に発行されるリセットコマンド（ＦＦｈ）である。ＮＡＮＤフラッシュメモリー２０２〜２０８にグローバルに発行されるかもしれないその他のメモリーコマンドが、この分野において知られており、本発明の実施形態に基づいて実行されてもよい。本発明の実施形態は、添付の特許請求の範囲に記載されることを除けば、何らかの特定のグローバルメモリーコマンドに限定されることを意図したものではない。
【００２６】
ステップ３０２において、ＮＡＮＤフラッシュメモリー２０２〜２０８のそれぞれは、グローバルメモリーコマンドを受信する。グローバルメモリーコマンドを受信したことに応じて、ＮＡＮＤフラッシュメモリー２０２〜２０８は、図３に示されるルーチンを実行する。ステップ３０４における質問（query）は、ＮＡＮＤフラッシュメモリー２０２に対してだけ肯定的なものであり、残りのＮＡＮＤフラッシュメモリー２０４〜２０８は、ステップ３０８に進む。ステップ３０４から、ＮＡＮＤフラッシュメモリー２０２は、グローバルメモリーコマンドをステップ３０６において実行し、グローバルメモリーコマンドを完了すると、メモリー２０２は、ルーチン３００から出る。
【００２７】
ＮＡＮＤフラッシュメモリー２０２がグローバルメモリーコマンドを実行している間に、ＮＡＮＤフラッシュメモリー２０４〜２０８は、ルーチン３００を続行する。ステップ３０８において、質問は、ＮＡＮＤフラッシュメモリー２０４に対してだけ肯定的なものであり、残りのＮＡＮＤフラッシュメモリー２０６〜２０８は、ステップ３１４へと続行する。ＮＡＮＤフラッシュメモリー２０４は、タイマー１４６を用いて、遅延時間ｔＤを計測し始める。遅延ｔＤが経過すると、ＮＡＮＤフラッシュメモリー２０４は、ステップ３１２において、グローバルメモリーコマンドを実行する。グローバルメモリーコマンドを完了した時点において、ＮＡＮＤフラッシュメモリー２０４は、ルーチン３００から出る。遅延時間ｔＤの間、残りのＮＡＮＤフラッシュメモリー２０６〜２０８は、ルーチン３００を続行し、グローバルメモリーコマンドを実行する前にどれだけの遅延時間を待たなければならないかを決定する。
【００２８】
最後から２番目のＮＡＮＤフラッシュメモリー２０６に対して、ステップ３１４における質問は、肯定的なものであり、メモリー２０６は、グローバルメモリーコマンドを実行する前に、ｔＤ×（Ｎ−１）である遅延時間を待ち始める。最後のＮＡＮＤフラッシュメモリー２０８は、デフォルト設定によって、グローバルメモリーコマンドを実行する前に、ｔＤ×Ｎである遅延時間を待ち始める。
【００２９】
図３に示される実施形態においては、それぞれのＮＡＮＤフラッシュメモリー２０２〜２０８は、ステップ３０２において最初に受信されたグローバルメモリーコマンドを実行し始める前に、それぞれの遅延時間を待つ。処理３００におけるそれぞれの遅延時間は、遅延時間ｔＤの倍数であり、後続するそれぞれのＮＡＮＤフラッシュメモリー２０２〜２０８は、より長い遅延時間を有する。その結果として、ＮＡＮＤフラッシュメモリー２０２〜２０８は、すべて、同時にグローバルメモリーコマンドを実行し始めるのではなく、それぞれのＮＡＮＤフラッシュメモリー２０２〜２０８によるグローバルメモリーコマンドの実行は、遅延時間ｔＤだけずらされ、それによって、ピーク電力消費量は、すべてのＮＡＮＤフラッシュメモリー２０２〜２０８にグローバルメモリーコマンドを同時に実行し始めさせることに比較すれば、減少する。
【００３０】
ＮＡＮＤフラッシュメモリー２０２〜２０８がグローバルメモリーコマンドを実行し始めるそれぞれの遅延時間は、グローバルメモリーコマンドを重複して実行するように、あるいは、グローバルメモリーコマンドを重複することなく順次実行するように、選択されてもよい。例えば、グローバルメモリーコマンドは、完了するのに３０μｓを必要とし、かつ、重複して実行することが望ましい場合、ＮＡＮＤフラッシュメモリー２０２〜２０８は、１５μｓごとにグローバルメモリーコマンドを実行し始めるように、ずらされてもよく、それによって、グローバルメモリーコマンドは、いかなる時点においても、２つのＮＡＮＤフラッシュメモリーによって、あるいは、以下でより詳細に説明するように、ＮＡＮＤフラッシュメモリーの２つのグループによって、同時に実行される。グローバルメモリーコマンドを重複して実行するためのさらなる例は、実行を１０μｓだけずらし、それによって、いかなる時点においても、３つのＮＡＮＤフラッシュメモリーまたはメモリーの３つのグループが、グローバルメモリーコマンドを実行することである。
【００３１】
重複することなく順次実行することが望ましい場合、ＮＡＮＤフラッシュメモリー２０２〜２０８またはメモリーのグループによる実行は、始めるのを３０μｓかまたはそれ以上だけずらされてもよい。このようにして、いかなる時点においても、１つのＮＡＮＤフラッシュメモリーしかグローバルメモリーコマンドを実行しない。
【００３２】
本発明の実施形態においては、後続するＮＡＮＤフラッシュメモリーまたはＮＡＮＤフラッシュメモリーのグループがグローバルメモリーコマンドを実行し始める間の遅延時間は、同じであってもよく、あるいは、異なっていてもよい。例えば、図３に示される処理３００においては、後続するＮＡＮＤフラッシュメモリー間の遅延時間は、同じであり、すなわち、遅延時間ｔＤである。しかしながら、別の実施形態においては、ＮＡＮＤフラッシュメモリー２０２と２０４とがグローバルメモリーコマンドを実行し始める間の時間は、ｔＤであってもよく、そして、次のＮＡＮＤフラッシュメモリー（１つかまたは複数）がグローバルメモリーコマンドを実行し始めるまでの遅延時間は、ｔＤよりも長くてもよく、あるいは、ｔＤよりも短くてもよい。
【００３３】
処理３００におけるグローバルメモリーコマンドは、それぞれの遅延時間を待った後に、それぞれのＮＡＮＤフラッシュメモリー２０２〜２０８によって開始されるが、本発明の別の実施形態においては、ＮＡＮＤフラッシュメモリー２０２〜２０８のグループが、グローバルメモリーコマンドを同時に実行し始めてもよい。例えば、ＮＡＮＤフラッシュメモリー２０２および２０４の両方が、第１の時刻に、グローバルメモリーコマンドを実行し始めてもよく、そして、残りのＮＡＮＤフラッシュメモリーの中の別の対が、第１の時刻の後の第２の時刻に、グローバルメモリーコマンドを実行し始めてもよい。処理は、最後の２つのＮＡＮＤフラッシュメモリー２０６および２０８がグローバルメモリーコマンドを実行するまで、徐々に遅れた時刻にグローバルメモリーコマンドを実行し始めるＮＡＮＤフラッシュメモリーの対によって、続行される。
【００３４】
図４は、制御ロジック１２８（図１）によって実行されるグローバルな最初のアイドルリセットコマンド４００に関するフローチャートである。グローバルな最初のアイドルリセットコマンド４００は、ステップ３０６、３１２、３１８、および、３２４（図３）内へ置換されてもよいグローバルメモリーコマンドの例である。一般的には、これまでに説明されたように、リセットコマンドは、メモリーを既知状態にするのに使用されてもよく、かつ、進行中のコマンドシーケンスをアボートするのに使用されてもよい。例えば、デバイスがコマンドを実行しているとき、読み出しコマンド、プログラミングコマンド、および、消去コマンドは、アボートされてもよい。さらに、コマンドレジスタは、クリアされ、次のコマンドに対してレディー状態にある。
【００３５】
リセットコマンド４００において、リセットコマンドが、メモリーが電源を投入された後の最初のリセットであり、かつ、それぞれのＮＡＮＤフラッシュメモリーに対する不良ブロックタギング（ｔａｇｇｉｎｇ）ルーチンが、まだ、実行されていなければ、不良ブロックタギングルーチンが、ＮＡＮＤフラッシュメモリー２０２〜２０８によって実行される。不良ブロックタギングルーチンは、メモリーアレイ１０２内に含まれる欠陥のあるメモリーブロックまたは欠陥のあるメモリーセルを含むメモリーブロックへのアクセスをディスエーブルするために、実行される。現時点において知られているかまたは後に開発されるかもしれない不良ブロックタギングルーチンが、ステップ４０６（図４）に使用されてもよい。リセットコマンドが、最初に発行されたものではない場合、あるいは、最初に発行されたものであるが、不良ブロックタギングルーチンがすでに実行されている場合、ＮＡＮＤフラッシュメモリーは、ただ単にリセットされるだけである。
【００３６】
知られているように、ＮＡＮＤフラッシュメモリーは、低価格固体大容量記憶媒体の役割をなすように設計される。その結果として、ＮＡＮＤフラッシュメモリーのための標準規格は、メモリーの非機能ブロックまたはメモリーの“先天性不良ブロック”をある割合だけ有するＮＡＮＤフラッシュデバイスを製造業者が販売するのを容認している。メモリーの不良ブロックを容認することは、売り物になるデバイスの実効歩留まりを増加させ、それによって、価格を低下させる。それぞれのブロックは、独立してアクセスすることができるので、不良ブロックは、メモリーの正常ブロックの動作に悪影響を及ぼすことはない。メモリーの不良ブロックの存在を容認する結果として、そのメモリーを使用する前に、先天性不良ブロックを識別し、かつディスエーブルしなければならない。
【００３７】
一般的には、先天性不良ブロックを識別する処理は、製造業者による検査中に発生する。不良ブロックを選別する一般的な方法は、それぞれの不良ブロック内の特定のロケーションに非ＦＦデータをプログラムすることである。不良ブロックを選別するためのさらなる技術は、先天性不良ブロック情報を記憶するように設計された特定の回路内に、あるいは、メモリーアレイ１０２内に存在するメモリーロケーション内に、その先天性不良ブロック情報をプログラムすることである。ユーザによって使用されると、不良ブロックタギングルーチンが、制御ロジック１２８によって実行され、非ＦＦデータまたは不良ブロック情報によって識別されるすべてのブロックは、アクセスできないようにディスエーブルされる。
【００３８】
ＮＡＮＤフラッシュメモリー２０２を参照して、最初のアイドルリセットコマンド４００について説明する。最初のアイドルリセットコマンド４００の実行は、その他のＮＡＮＤフラッシュメモリー２０４〜２０８の場合と同じであり、そのために、ＮＡＮＤフラッシュメモリー２０２に関する以下の説明は、それらのメモリー２０４〜２０８についても言えることである。
【００３９】
リセットコマンド（ＦＦｈ）が、ステップ３０２において、ＮＡＮＤフラッシュメモリー２０２〜２０８のすべてに発行されると仮定すると、ＮＡＮＤフラッシュメモリー２０２は、ステップ３０６（図３）において、そのリセットコマンドを実行し始める。リセットコマンドの実行は、ステップ４０２において、最初のＦＦｈリセットコマンドフラグｓＦＦｈ１ｆｌａｇがセットされている（すなわち、ｓＦＦｈ１ｆｌａｇ＝１）かどうかを決定するために、ラッチ１４８に含まれる最初のＦＦｈリセットラッチを制御ロジック１２８が検査することによって、開始する。図４には示されないが、それぞれのメモリー２０２〜２０８に対するｓＦＦｈ１ｆｌａｇは、最初の電源投入時にセットされる。ステップ４０２における質問の効果は、ステップ３０２において受信されたリセットコマンドはマルチチップＮＡＮＤフラッシュメモリー２００の最初の電源投入後における最初のリセットコマンドであるかどうかを決定することである。そうであると仮定すれば、ＮＡＮＤフラッシュメモリー２０２の制御ロジック１２８は、ステップ４０３において、ｓＦＦｈ１ｆｌａｇ（すなわち、最初のＦＦｈリセットラッチ）を０にセットし、それによって、その後のリセットコマンドは、ただ単にリセット動作を発生させるだけである。
【００４０】
ステップ４０４において、制御ロジック１２８は、不良ブロックタギングフラグｓｂｂｌｋｆｌａｇがセットされている（すなわち、ｓｂｂｌｋｆｌａｇ＝１）かどうかを決定するために、ラッチ１４８に含まれる不良ブロックタギングラッチを検査する。セットされたｓｂｂｌｋｆｌａｇは、不良ブロックタギングルーチンが実行されていることを指示する。メモリーの電源投入時、ｓｂｂｌｋｆｌａｇは、０にリセットされる。この例においては、グローバルリセットコマンドは、電源投入後に最初に発行されたものであると仮定され、ｓｂｂｌｋｆｌａｇは、セットされておらず、そのために、ＮＡＮＤフラッシュメモリー２０２は、ステップ４０６において、不良ブロックタギングルーチンを実行する。これまでに説明したように、この分野において知られている一般的な不良ブロックタギングルーチンが、ステップ４０６において実行されてもよい。不良ブロックタギングルーチンが開始された後、ルーチンがすでに実行されていることを指示するために、ｓｂｂｌｋｆｌａｇ（すなわち、不良ブロックタギングラッチ）は、１にセットされる。ステップ４１０において、ＮＡＮＤフラッシュメモリー２０２は、コマンドレジスタ１２０をクリアするために、リセットされ、そして、ＮＡＮＤフラッシュメモリー２０２を既知状態にする。
【００４１】
これまでに説明したように、最初のアイドルリセットコマンド４００は、ステップ３０２においてコマンドをグローバルに発行したことに応じて、ＮＡＮＤフラッシュメモリー２０２〜２０８のすべてによって実行される。処理３００は、図３を参照してこれまでに説明されたように、それぞれのメモリー２０２〜２０８が最初のアイドルリセットコマンド４００を実行し始める相対的なタイミングを指示する。その後のリセットコマンドに対して（すなわち、ｓＦＦｈ１ｆｌａｇ＝０）、ＮＡＮＤフラッシュメモリー２０２〜２０８は、不良ブロックタギングルーチンを実行することなく、リセットされる。しかしながら、リセット動作のタイミングは、やはり、時間ｔＤだけずらされる。
【００４２】
図５は、揮発性メモリー５１０を有するプロセッサー回路５０２を含む、プロセッサーベースのシステム５００のブロック図である。プロセッサー回路５０２は、揮発性メモリー５１０への書き込みデータおよび揮発性メモリー５１０からの読み出しデータを提供するために、アドレスバス、データバス、および、制御バスを介して、揮発性メモリー５１０に結合される。プロセッサー回路５０２は、様々な処理機能を実行するための、例えば、特定の計算またはタスクを行うための特定のソフトウェアを実行するための回路を含む。プロセッサーベースのシステム５００は、また、プロセッサー回路５０２に結合された１つかまたはそれ以上の入力装置５０４を含み、オペレータが、プロセッサーベースのシステム５００とのインタフェースを有するのを可能にする。入力装置５０４の例は、キーパッド、タッチスクリーン、および、スクロールホイールを含む。プロセッサーベースのシステム５００は、また、プロセッサー回路５０２に結合された１つかまたはそれ以上の出力装置５０６を含み、出力情報をオペレータに提供する。一実施形態においては、出力装置５０６は、視覚的情報をオペレータに提供する表示装置である。また、データ記憶装置５０８が、プロセッサー回路５０２に結合され、プロセッサーベースのシステム５００またはデータ記憶装置５０８に電力が供給されないときでさえも保持されるべきデータを記憶する。ＮＡＮＤフラッシュメモリー１００、あるいは、本発明によるＮＡＮＤフラッシュメモリーのその他の実施形態は、データ記憶装置５０８に使用されてもよい。
【００４３】
例示のために本発明の特定の実施形態がここに説明されたが、本発明の精神および範囲を逸脱することなく様々な変更がなされてもよいことが上述したことからわかるはずである。したがって、本発明は、添付の特許請求の範囲によってしか限定されない。
【図１】
2009537934.tif 000003
【図２】
2009537934.tif 000004
【図３】
2009537934.tif 000005
【図４】
2009537934.tif 000006
【図５】
2009537934.tif 000007
【国際調査報告】
2009537934.tif 000008