(57)【要約】【課題】  複合キャップによりシリサイド形成を改善するためのエア・ブレーク【解決手段】  シリサイド応力を調節するための構造体及び方法、具体的にはｎ−ＦＥＴ性能を最適化するようにｎ−ＦＥＴのゲート導体上に引張り応力含有シリサイド領域を造成する（４０２）ための構造体及び方法が開示される。より具体的には、ｎ−ＦＥＴ構造体の上に第１金属層−保護キャップ層−第２金属層スタックが形成される（４０３−４０６）。しかしながら、第２金属層の堆積（４０６）の前に、保護層を空気に曝す（４０５）。このエア・ブレークのステップは、保護キャップ層と第２金属層の間の付着性を変化させ、それゆえに、シリサイド形成中に第１金属層に付与される応力に影響を与える。その結果として、ｎ−ＦＥＴ性能に最適な引張り応力のより大きなシリサイドが生成される。さらに、この方法は、このような引張り応力含有シリサイド領域を、比較的薄い第１金属層−保護キャップ層−第２金属層スタック、より具体的には比較的薄い第２金属層を用いて形成することを可能にし、ゲート導体と側壁スペーサの間の接合部に蓄積される機械的エネルギーを最小にしてシリコン・ブリッジ形成を防止する。【選択図】      図４
2009522797.tif 000002
【特許請求の範囲】
【請求項１】
自己整合型シリサイド形成の方法であって、
シリコン・ボディの上に第１の金属層を形成するステップと、
前記第１金属層の上に保護層を形成するステップと、
前記保護層の上面を一定時間空気に曝すステップと、
前記保護層の前記上面の上に第２の金属層を形成するステップと、
アニールを実行して前記シリコン・ボディの上に引張り応力含有シリサイド領域を形成するステップと
を含む方法。
【請求項２】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ポリシリコン・ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項１に記載の方法。
【請求項３】
前記保護層を空気に前記曝すステップは、前記アニールを前記実行するステップ中に、前記保護層及び前記第２金属層によって前記第１金属層に及ぼされる機械的応力を変化させる、請求項１又は請求項２に記載の方法。
【請求項４】
前記第２金属層は前記保護層の１倍から５倍までの厚さに形成される、請求項１、請求項２、又は請求項３に記載の方法。
【請求項５】
前記保護層は前記第１金属層の１／３の厚さに形成される、請求項１から請求項４までのいずれか１項に記載の方法。
【請求項６】
自己整合型シリサイド形成の方法であって、
シリコン・ボディの上に金属層を形成するステップと、
前記金属層の上に窒化チタン層を形成するステップと、
前記窒化チタン層の上面を一定時間空気に曝すステップと、
前記窒化チタン層の前記上面の上にニッケル層を形成するステップと、
アニールを実行して前記シリコン・ボディの上に引張り応力含有シリサイド領域を形成するステップと
を含む方法。
【請求項７】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ポリシリコン・ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項６に記載の方法。
【請求項８】
前記窒化チタン層を空気に前記曝すステップは、前記アニールを前記実行するステップ中に、前記窒化チタン層及び前記ニッケル層によって前記金属層に及ぼされる機械的応力を変化させる、請求項６又は請求項７に記載の方法。
【請求項９】
前記ニッケル層は前記窒化チタン層の１倍から５倍までの厚さに形成される、請求項６から請求項８までのいずれか１項に記載の方法。
【請求項１０】
前記窒化チタン層は前記金属層の１／３の厚さに形成される、請求項６から請求項９までのいずれか１項に記載の方法。
【請求項１１】
自己整合型シリサイド形成の方法であって、
シリコン・ボディ及び隣接する絶縁体の上に第１の金属層を形成するステップと、
前記第１金属層の上に保護層を形成するステップと、
前記保護層の上面を一定時間空気に曝すステップと、
前記保護層の前記上面の上に第２の金属層を形成するステップであって、前記第１金属層、前記保護層及び前記第２金属層は、前記シリコン・ボディと前記隣接する絶縁体との間の不均一な接合部に蓄積される機械的エネルギーを最小にするように予め選択された組合せの厚さで形成される、ステップと、
アニールを実行して前記シリコン・ボディの上に引張り応力含有シリサイド領域を形成するステップと
を含む方法。
【請求項１２】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ポリシリコン・ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項１１に記載の方法。
【請求項１３】
前記保護層を空気に前記曝すステップは、前記アニールを前記実行するステップ中に、前記保護層及び前記第２金属層によって前記第１金属層に及ぼされる機械的応力を変化させる、請求項１１又は請求項１２に記載の方法。
【請求項１４】
前記第２金属層は前記保護層の１倍から５倍までの厚さに形成される、請求項１１から請求項１３までのいずれか１項に記載の方法。
【請求項１５】
前記保護層は前記第１金属層の１／３の厚さに形成される、請求項１１から請求項１４までのいずれか１項に記載の方法。
【請求項１６】
シリコン・ボディの上にシリサイド領域を形成するための構造体であって、
前記シリコン・ボディの上の第１の金属層と、
前記第１金属層の上の保護層であって、汚染された上面を有する保護層と、
前記汚染された上面に付着された第２の金属層と
を含み、
前記構造体にアニールを施した結果として、前記シリコン・ボディの上に引張り応力含有シリサイド領域が形成される、
構造体。
【請求項１７】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項１６に記載の構造体。
【請求項１８】
前記汚染された上面は、前記アニール中に前記保護層及び前記第２金属層によって前記第１金属層に及ぼされる機械的応力を変化させる、請求項１６又は請求項１７に記載の構造体。
【請求項１９】
前記第２金属層は前記保護層の１倍から５倍までの厚さを有する、請求項１６から請求項１８までのいずれか１項に記載の構造体。
【請求項２０】
前記第２金属層は前記第１金属層の１／３の厚さを有する、請求項１６から請求項１９までのいずれか１項に記載の構造体。
【請求項２１】
絶縁体に隣接するシリコン・ボディの上にシリサイド領域を形成するための構造体であって、
前記シリコン・ボディ及び前記絶縁体の上の第１の金属層と、
前記第１金属層の上の保護層であって、汚染された上面を有する保護層と、
前記汚染された上面に付着された第２の金属層と
を含み、
前記構造体の組合せの厚さは、前記シリコン・ボディと前記絶縁体の間の不均一な接合部において前記構造体内に蓄積される機械的エネルギーを最小にするようにあらかじめ選択され、前記構造体にアニールが施される結果として、前記シリコン・ボディの上に引張り応力含有シリサイド領域が形成される、
構造体。
【請求項２２】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項２１に記載の構造体。
【請求項２３】
前記組合せの厚さは２０ｎｍ未満である、請求項２１又は請求項２２に記載の構造体。
【請求項２４】
前記汚染された上面は、前記アニール中に前記保護層及び前記第２金属層によって前記第１金属層に及ぼされる機械的応力を変化させる、請求項２１から請求項２３までのいずれか１項に記載の構造体。
【請求項２５】
前記第２金属層は前記保護層の１倍から５倍までの厚さを有する、請求項２１から請求項２４までのいずれか１項に記載の構造体。
【請求項２６】
前記第２金属層は前記第１金属層の１／３の厚さを有する、請求項２１から請求項２５までのいずれか１項に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、シリサイド形成プロセスに関し、より具体的には、自己整合型シリサイド形成プロセス中に、シリサイドの応力を調節すると同時にシリコン・ブリッジ形成を制御するための構造体及び方法に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体デバイスがスケーリングされ、具体的にはチャネル長がスケーリングされるに伴い、このようなデバイス内の寄生抵抗は増加する。寄生抵抗を最小にするために、シリサイド領域がポリシリコン・ゲート導体上、シリコン・ソース／ドレイン拡散区域上に形成され、そしてさらにデバイス間（例えば、１つのデバイスのシリコン・ソース／ドレイン拡散区域と別のデバイスのポリシリコン・ゲート導体との間）の局所的相互接続部として形成される。このようなシリサイド領域は低い抵抗をもたらし、且つ、高温に耐えることができる。従って、それらはＣＭＯＳデバイスの速度、それゆえに性能を改善するのに用いることができる。
【０００３】
従来の自己整合型シリサイド形成プロセス中では、金属層（例えば６−１０ｎｍのニッケル、チタン、又はコバルトの層）をデバイス構造体の上に（例えば、シリコン・オン・インシュレータ（ＳＯＩ）ウェハのような半導体ウェハ上に形成された電界効果トランジスタの上に）堆積させる。具体的には、シリコン・ソース／ドレイン拡散区域の上、ポリシリコン・ゲート導体の上、及びゲート導体に隣接する側壁スペーサの上に、金属層を堆積させることができる。このステップに続いて、次の熱アニール中に金属層の汚染を防ぐ保護キャップ層（例えば窒化チタン）を堆積させる。第１のアニールを実施して、ポリシリコン−金属界面を含むシリコン−金属界面にシリサイド領域を形成するが、その際熱反応により顕著な体積変化が生じる。次いで、保護キャップ層及び残りの金属を除去する。第２の熱アニールを実施して、金属リッチ相にある任意のシリサイドをモノシリサイドに変換することができる。
【０００４】
【特許文献１】米国特許第７，１２９，１６９号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
最適なＣＭＯＳデバイス性能を確実にするために、シリサイド形成プロセス中の幾つかの要因を考慮する必要がある。第１に、プロセスは、望ましくない区域へのシリコン・ブリッジ形成を防止して短絡を防ぐ必要がある。例えば、金属がシリコンと熱反応して金属シリサイドを形成する際には著しい体積変化が起るので、限定された可撓性を有する保護キャップ層は、ボイドを開いて体積変化を補償することを可能にすることができる。このようなボイドは、デバイスの望ましくない区域（例えば側壁スペーサ上）へのシリコンの移動又はブリッジ形成を可能にし、従って、デバイス性能を損なう可能性がある。第２に、ＣＭＯＳデバイスの性能は、シリサイド領域を形成する際にその引張り応力又は圧縮応力を調節することによって最適化することが可能である。例えば、引張り応力のより大きなシリサイドは、シリコン又はポリシリコンの下層を圧縮状態にし、従って、ｎ型電界効果トランジスタ（ｎ−ＦＥＴ）の性能に関してより良好な状態にする。或いは、圧縮応力のより大きなシリサイドは、シリコン又はポリシリコンの下層を引張り状態にし、従って、ｐ−ＦＥＴ性能に関してより良好な状態にする。それゆえに、自己整合型シリサイド形成プロセス中に、シリコン・ブリッジ形成を制御すると同時にシリサイドの応力を調節するための構造体及び方法の必要性が存在する。
【課題を解決するための手段】
【０００６】
以下に説明する本発明の態様は、自己整合型のシリサイド形成方法、及びその方法に関連して用いる関連構造体を含む。
【０００７】
自己整合型シリサイド形成方法の第１の実施形態は、バルク・シリコン又はＳＯＩウェハなどの半導体ウェハ上に形成されたｎ型電界効果トランジスタ（ｎ−ＦＥＴ）の上に、第１の金属層（例えば、凡そ９ｎｍのニッケル層）を形成するステップを含む。具体的には、第１金属層は、真空中で、ポリシリコン・ゲート導体の上、ゲート導体に隣接する側壁スペーサの上、シリコン・ソース／ドレイン拡散区域の上、及び、ソース／ドレイン拡散区域に隣接する浅いトレンチ分離領域の上に堆積させることができる。次いで、第１金属層の上に、次のアニール中に汚染から第１金属層を保護するための保護キャップ層（例えば、凡そ３ｎｍの窒化チタン層）を形成することができる。保護層は第１金属層の凡そ１／３だけの厚さに形成することができる。
【０００８】
保護キャップ層を堆積させた後、デバイスにエア・ブレークを施す。具体的には、デバイスが形成されたウェハを所定の時間（例えば１分を超える時間）堆積チャンバから取り出す。堆積チャンバからウェハを取り出すと、保護層の上面は空気に曝され、この空気が保護キャップ層の内部又はその上に酸素及び／又は水蒸気を導入する効果を有すると想定される。
【０００９】
所定の時間が経過した後、保護層の上面に第２の金属層（例えば第２の凡そ３ｎｍのニッケル層）を形成する（例えば真空中で堆積させる）。第２金属層は、保護層と凡そ同じ厚さを有するように形成することができる。さらに、第１金属層−保護層−第２金属層スタックは、シリコン・ボディと隣接する絶縁体との間の任意の不均一な接合部（例えば、ゲート導体と側壁スペーサの間の接合部）に蓄積される機械的エネルギーを最小にするように設計された、予め選択された組合せの厚さを有するように形成することができる。具体的には、自己整合型シリサイド形成プロセス中に、ボイド形成とシリコン−絶縁体接合部を横切るシリコン・ブリッジ形成とを防止するためには、第１金属層−保護層−第２金属層スタックの組合せの厚さは凡そ２０ｎｍより小さいことが最適である。
【００１０】
第１金属層−保護層−第２金属層スタックを形成した後、第１のアニール処理を実施してシリコン−金属界面に引張り応力含有シリサイド領域を形成する。具体的には、酸素及び／又は水分による保護層の上面の汚染は、保護層と第２金属層の間の付着特性に影響を与え、それゆえに、シリサイドが形成される際にそれが受ける外的な機械的応力を変化させる。より具体的には、エア・ブレークを利用して形成された保護層−第２金属層スタックは、エア・ブレークなしに同じ層を用いて形成された同じ厚さの同様のスタックが付与するよりも大きな引張り応力を、アニール・プロセス中に第１金属層に付与する。結果として得られるシリサイド領域は、圧縮性とは逆に引張性である（例えば、結果として得られるシリサイド領域は、凡そ＋２．００×１０９ダイン／ｃｍ２より大きな引張り応力を有して形成することができる）。この引張り応力含有シリサイド領域は、下層のシリコン・ボディ（例えば、ポリシリコン・ゲート導体）を圧縮して、ｎ−ＦＥＴ性能を最適化することになる。
【００１１】
本発明の別の実施形態は、ｎ−ＦＥＴの少なくとも１つのシリコン・ボディ（例えば、ポリシリコン・ゲート導体及びシリコン・ソース／ドレイン拡散区域）の上に引張り応力含有シリサイド領域を形成するための構造体を提供する。この構造体は、ｎ−ＦＥＴ構造体の上に堆積させた（即ち、シリコン・ボディと、任意の隣接する絶縁体（例えば、側壁スペーサ、浅いトレンチ分離領域など）との上に堆積させた）第１の金属層（例えば、凡そ９ｎｍのニッケル層）を含む。第１金属層の上は、保護層（例えば、第１金属層の凡そ１／３の厚さである凡そ３ｎｍの窒化チタン層）がある。保護層は、汚染された上面を有する。具体的には、保護層は、酸素及び／又は水分によって汚染された上面を有する。保護層の汚染された上面には、第２の金属層（例えば、保護層と凡そ同じ厚さの凡そ３ｎｍの第２のニッケル層）を付着させる。第１金属層−保護層−第２金属層スタックの組合せの厚さは、不均一なシリコン−絶縁体接合部において構造体中に蓄積する機械的エネルギーを最小にするように予め選択される（例えば、凡そ２０ｎｍ未満とする）。このようにして、本構造体は、シリサイド形成プロセス中にボイド形成と、シリコン−絶縁体接合部を横切るシリコン・ブリッジ形成とを防止する。さらに、本構造体に実施するアニール処理の結果として、シリコン−金属界面に引張り応力含有シリサイド領域が形成される。具体的には、上述のように形成された本構造体に実施するアニール処理は、ｎ−ＦＥＴのシリコン・ボディの上に（即ち、ポリシリコン・ゲート導体、及びソース／ドレイン拡散区域の上に）形成された、凡そ＋２．００×１０９ダイン／ｃｍ２より大きな引張り応力を有するシリサイド領域を生ずることになる。この引張り応力含有シリサイド領域はシリコンを圧縮してトランジスタの性能を最適化することになる。
【００１２】
本発明のこれら並びに他の態様及び実施形態は、以下の説明及び添付の図面と併せて考慮するときに、より良好に認識され理解されることになる。しかしながら、以下の説明は本発明の好ましい実施形態及びその多数の特定の詳細を示しているが、限定のためではなく説明のために与えられることを理解されたい。本発明の範囲内で、多くの変更及び修正を施すことができるので、本発明の実施形態は全てのそのような修正を含む。
本発明の実施形態は、添付の図面を参照して、例証として以下でより詳細に説明する。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態並びにその種々の特徴及び利点の詳細は、添付の図面で示され、以下の説明で詳述される非限定的な実施形態に関して、より十分に説明する。図面に示される特徴は必ずしも一定の尺度で描かれてないことに留意されたい。周知の構成要素及び処理方法の説明は本発明の実施形態を不必要に不明瞭にしないために省略した。本明細書で用いる実施例は、単に、本発明の実施形態を実施できる方法の理解を容易にし、さらに、当業者が本発明の実施形態を実施することを可能にすることを意図したものである。従って、実施例は、本発明の実施形態の範囲を限定するものとして解釈するべきではない。
【００１４】
上述のように、自己整合型シリサイド形成プロセス中に、シリサイドの応力を調節すると同時にシリコン・ブリッジ形成を制御するための構造体及び方法の必要性が存在する。図１（Ａ）−（Ｂ）を参照すると、従来の自己整合型シリサイド形成プロセス中では、金属酸化膜半導体（ＭＯＳ）デバイス１００の上に（例えば、シリコン・オン・インシュレータ（ＳＯＩ）ウェハ又はバルク・シリコン・ウェハのような半導体ウェハ上に形成された電界効果トランジスタの上に）金属層１１４（例えば６−１０ｎｍのニッケル、チタン、又はコバルトの層）を真空中で堆積させる。具体的には、シリコン・ソース／ドレイン拡散区域１０６の上、ポリシリコン・ゲート導体１１０の上、ゲート導体１１０に隣接する側壁スペーサ１１２（例えば、酸化物又は窒化物のスペーサ）の上、及びソース／ドレイン拡散区域１０６に隣接する浅いトレンチ分離構造体１０３（ＳＴＩ）の上に、金属層１１４を堆積させることができる。このステップに続いて、やはり真空中で、次の熱アニール中に金属層１１４の汚染を防止する保護キャップ層１１６（例えば窒化チタン層）を堆積させる。第１のアニールを施して、ポリシリコン−金属界面を含むシリコン−金属界面にシリサイド領域１１８（例えば、コバルト、ニッケル、又はチタンのシリサイド）を形成するが、その際熱反応で顕著な体積変化が生じる（図１（Ｃ）参照）。次いで、保護キャップ層１１６と残りの金属１１４とを除去する（図１（Ｄ）参照）。第２の熱アニールを施して金属リッチ相にある任意のシリサイド１１８をモノシリサイドに変換することができる。
【００１５】
代替的なシリサイド形成方法は、特許文献１に記述されており、引用により本明細書に組み入れられる。その記述されている方法は、シリサイド形成中のボイド形成及びシリコン・ブリッジ形成を制御するように設計されている。具体的には、シリサイド形成プロセス中の体積変化により、限定された屈曲性を有する保護キャップが、ボイドが開くことを可能にすることになる。このようなボイドは、望ましくない区域（例えば側壁スペーサの上）へのシリコンの移動を可能にして、デバイス性能を損なう可能性のある電気的ブリッジを生じる可能性がある。代替的な方法では、ＦＥＴの上に、逆応力層（例えばコバルト層）−窒化チタン−金属層スタックを形成する。次いでアニール処理を実施して、シリコン−金属界面にシリサイドを形成する。結果として得られるシリサイド／窒化チタン／コバルト膜における正味の蓄積エネルギーは低減され、従って、そうでなければブリッジ形成をもたらし得るボイド形成を防止する。
【００１６】
上述のように、ＣＭＯＳデバイスの性能は、シリサイド領域が形成される際にその領域の引張り応力又は圧縮応力を調節することによって最適化することができる。例えば、引張り応力のより大きなシリサイドは、シリコン又はポリシリコンの下層を圧縮状態にし、従って、ｎ型電界効果トランジスタ（ｎ−ＦＥＴ）の性能に関してより良好な状態にする。或いは、圧縮応力のより大きなシリサイドは、シリコン又はポリシリコンの下層を引張り応力を有する状態にし、従って、ｐ−ＦＥＴ性能に関してより良好な状態にする。シリサイド形成に対して上述の代替的な方法を用いると、第１金属層／保護キャップ層スタックの圧縮応力を低下させて最終的にｎ−ＦＥＴ性能に関して最適な引張り応力のより大きなシリサイドを与えるために、比較的厚い逆応力層が必要となる。しかしながら、図３を参照すると、厚い逆応力層１１５は、ポリシリコン・ゲート導体１１０と側壁スペーサ１１２の間の不均一な接合部１２０（図２参照）のような、デバイス１００の尖った構造部の周囲に蓄積する機械的エネルギーの問題を生じる。具体的には、シリサイド形成中に、窒化チタンのキャップ１１６は、絶縁体１１２の上で撓むことなく、活性領域１１０の上で撓む必要がある。それが移動すべき距離は、金属の厚さと、アニール処理中に形成されるシリサイド相との関数である。この撓み中に蓄積される機械的エネルギーＭｄｅｆは、次式を用いて決定することができる。
【数１】
2009522797.tif 000003
式中、Ｅはヤング率であり、Ｉは曲げ慣性モーメントであり、ｋは膜の曲率であり、ｔは膜厚であり、ｄｔは撓みによって引き起こされる膜厚の変化であり、Ｍｄｅｆは膜内に蓄積されるエネルギーである。第１金属層１１４−保護キャップ層１１６−逆応力層１１５スタックの組合せの厚さが増加するにつれて、そのスタックを、側壁スペーサ１１２とゲート導体１１０の間の不均一な接合部１２０のような尖った縁部の周囲で包むのに必要な機械的エネルギーも増加する。機械的エネルギーが増加するにつれて、シリサイド１１８に蓄積される応力も増加してボイド１３１を形成し、これがシリコンの過成長１３３、及び望ましくない区域（例えば、側壁スペーサ１１２、ＳＴＩなど）へのシリサイド１３２のブリッジ形成をもたらす可能性がある。従って、ｎ−ＦＥＴ性能を改善することは困難となる。さらに、イン・サイチュ堆積ニッケルによる逆応力の割合は、ニッケル厚さに対して、それほど高くない。高密度充填の過渡ゲート設計によっても、引張り応力を含有するキャップを得ることはできない。
【００１７】
上記の観点から、自己整合型シリサイド形成プロセス中にシリサイド応力を調節するための構造体及び方法、特に、ｎ−ＦＥＴ性能を最適化するようにｎ−ＦＥＴのゲート導体上に引張り応力含有シリサイド領域を造成するための構造体及び方法が開示される。この構造体及び方法はまた同時に、シリサイド形成プロセス中にシリコン・ブリッジ形成を制御することができる。
【００１８】
図４を参照すると、自己整合型シリサイド形成方法の１つの実施形態は、ｎ−ＦＥＴ５００を形成するステップを含む。例えば、ｎ−ＦＥＴ５００は、高濃度にドープされた（Ｎ＋）シリコン・ソース／ドレイン拡散区域５０６と、ソース／ドレイン拡散区域５０６の間に配置されたチャネル領域と、チャネル領域の上のゲート誘電体と、ゲート誘電体の上のポリシリコン・ゲート導体５１０と、ポリシリコン・ゲート導体５１０に隣接する絶縁性の（例えば酸化物又は窒化物）側壁スペーサ５１２とを有するように形成することができる（４０１、図５（Ａ）参照）。次いで、ポリシリコン・ゲート導体を圧縮し、それにより、ｎ−ＦＥＴ５００の性能を最適化するために、ポリシリコン・ゲート導体上に、凡そ＋２．００×１０９ダイン／ｃｍ２より大きな引張り応力を有するシリサイド領域を形成する（４０２）。同時に、シリサイドを形成するのに用いられる金属層−保護キャップ層−金属層スタックの組合せの厚さを限定してボイド形成を制御することにより、シリサイド形成プロセス中にシリコン−絶縁体接合部を横切るシリコン・ブリッジ形成を最小にする（４１０−４１２）。
【００１９】
より具体的には、第１の金属層５１４は、半導体ウェハ（例えばＳＯＩウェハ）上に形成されたｎ型電界効果トランジスタ（ｎ−ＦＥＴ）５００の上に形成することができる（４０３、図５（Ｂ）参照）。第１金属層５１４は、凡そ６−１０ｎｍの厚さ５２１を有するコバルト、ニッケル、又はチタン層を含むことができる。例えば、凡そ９ｎｍのニッケル層５１４をｎ−ＦＥＴ５００の上に、具体的には、ポリシリコン・ゲート導体５１０（即ちシリコン・ボディ）の上、ポリシリコン・ゲート導体５１０に隣接する側壁スペーサ５１２（即ち絶縁体）の上、ｎ−ＦＥＴのシリコン・ソース／ドレイン拡散区域５０６（即ち別のシリコン・ボディ）の上、及び、ソース／ドレイン拡散区域５０６に隣接する浅いトレンチ分離領域５０３（即ち別の絶縁体）の上に、真空中で堆積させることができる。次いで、次のアニール中に汚染から第１金属層５１４を保護するために、第１金属層５１４の上に保護キャップ層５１６を形成することができる（４０４、図５（Ｂ）参照）。保護キャップ層５１６は、３−９ｎｍの厚さ５２２を有する窒化チタン層を含むことができる。例えば、凡そ３ｎｍの窒化チタン層５１６を、真空中で、凡そ９ｎｍの第１ニッケル層５１４の上に堆積させて、窒化チタン層５１６の厚さ５２１が第１ニッケル層５１４の厚さの凡そ１／３だけとなるようにすることができる。
【００２０】
保護キャップ層５１６を堆積させた（プロセス４０４で）後で、デバイス５００にエア・ブレークを施す（４０５）。具体的には、デバイス５００が形成されたウェハを所定の時間（例えば１分を超える時間）堆積チャンバから取り出す。堆積チャンバからウェハを取り出すことは、保護キャップ層５１６の上面５２５を空気５４０に曝し、従って、保護キャップ層５１６の内部又はその上に酸素及び／又は水蒸気などの汚染物質５１７（即ち外来の材料）を導入する効果を有するものと想定される（図５（Ｃ）参照）。
【００２１】
所定の時間が経過した後、保護キャップ層５１６の上面５２５の上に第２の金属層５１５を形成する（４０６、図５（Ｄ）参照）。第２金属層５１５は、３−１０ｎｍの厚さを有する別のニッケル層（或いは、場合によってはコバルト又はチタンの層）を含むことができる。例えば、ウェハを堆積ツールに再び装填して、凡そ３ｎｍのニッケル層５１５を保護層５１６の上に真空中で堆積させて、第２金属層５１５と保護層５１６が凡そ同じ厚さ５２２を有するようにすることができる。しかしながら、当業者であれば、第２金属層５１５は保護キャップ層５１６の凡そ１倍から５倍までの厚さに形成して、シリサイドの形成不良を起すことなく、第１金属層５１４に働く機械的応力を増加させることが可能であることを認識するであろう。
【００２２】
さらに、第１金属層−保護層−第２金属層スタックは、シリコン・ボディ（例えばポリシリコン・ゲート導体５１０）と隣接する絶縁体（例えば、側壁スペーサ５１２）との間の任意の不均一な接合部５５０に蓄積される機械的エネルギーを最小にするように設計された予め選択された組合せの厚さ５２３を有するように形成することができる（４１０−４２０、図５（Ｄ）参照）。具体的には、自己整合型シリサイド形成プロセス中のボイド形成と、シリコン−絶縁体接合部５５０を横切るシリコン・ブリッジ形成とを防止するために、第１金属層−保護層−第２金属層スタックの組合せの厚さ５２３は凡そ２０ｎｍ未満であることが最適である。
【００２３】
第１金属層−保護層−第２金属層スタックを形成した（プロセス４０６で）後、第１の高温熱アニール処理を実施して、シリコン・ボディ５１０、５０６のシリコン−金属界面に引張り応力含有シリサイド領域５１８を形成する（４０７、図５（Ｅ）参照）。具体的には、保護キャップ層５１６の上面５２５を空気５４０に曝すことが、保護キャップ層５１６の内部又はその上に酸素及び／又は水蒸気などの汚染物質５１７（即ち外来の材料）を導入する効果を有すると想定される。これは、保護層５１６と第２金属層５１５の間の付着特性を変化させ、従って、第１金属層−保護層−第２金属層スタック内の機械的応力を変化させる。スタック内の機械的応力を変化させることは、次に、シリサイド５１８が形成される際に及ぼされる外的な機械的応力を変化させ、従って、引張り応力のより大きなシリサイド領域を形成することを可能にする。機械的応力に対するエア・ブレーク（プロセス４０５における）の劇的な効果は、保護層５１６の上面５２５の上の第２金属層５１５の異なった粒状構造に帰することができる。
【００２４】
より具体的には、上述のように、保護層５１６の汚染された上面５２５を有して形成された保護層−第２金属層スタックがアニール処理中に第１金属層５１４に対して付与する圧縮応力は、汚染された上面をもたずに同じ層を用いて形成された同じ厚さを有する同様のスタックが付与するものよりも小さい。結果として得られるシリサイド領域は、圧縮応力とは逆に引張り応力を有する（例えば、凡そ＋２．００×１０９ダイン／ｃｍ２より大きな引張り応力を有する）。例えば、３ｎｍの窒化チタンのキャップだけを有する９ｎｍのニッケル層は、凡そ−７．６９×１０９ダイン／ｃｍ２の圧縮応力を有するシリサイド領域を生成することができる。エア・ブレークを実施することなく構造体に３ｎｍの第２のニッケル層を加える場合には、圧縮応力は、なおも圧縮応力である凡そ−３．６５×１０９ダイン／ｃｍ２まで低くすることが可能である。上述のように、より低い圧縮応力は、第２金属層の厚さをさらに増すことによって達成することが可能である。しかしながら、この方法はまた、機械的応力の増加によるシリコン・ブリッジ形成の可能性を増す。代替として、本明細書で開示される方法を用い、エア・ブレークに続いて、９ｎｍニッケル層−３ｎｍ窒化チタン層スタックに３ｎｍの第２のニッケル層を加える場合には、シリサイドの応力を、＋５．４６ダイン／ｃｍ２の引張り応力に変化させることが可能である。従って、シリコン・ボディがｎ型電界効果トランジスタ５００のポリシリコン・ゲート導体５１０である場合には、引張り応力含有シリサイド領域５１８は、ポリシリコン・ゲート導体５１０を圧縮し、それにより、完成されたときのトランジスタの性能を最適化することになる。
【００２５】
シリサイド領域５１８を形成した後、残りの金属層５１４及び５１５は、保護層５１６と共に除去することができる（例えば選択性エッチング処理により）（４０８、図５（Ｆ）参照）。さらに、第１の高温熱アニール（プロセス４０７で）の結果として形成されたシリサイドが金属リッチ相にある場合には、最終的な高温熱アニールを実施してシリサイド領域５１８をモノシリサイド領域に変換することができる。
【００２６】
当業者であれば、上記の方法は、ｎ−ＦＥＴのみを形成するステップ、又はｎ−ＦＥＴとｐ−ＦＥＴの両方を組み込んだ相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成するステップと共に用いることができることを認識するであろう。上述のように、ｎ−ＦＥＴの性能は、ゲート導体上の引張り応力含有シリサイド領域により最適化することができ、ｐ−ＦＥＴの性能は、ゲート導体上の圧縮応力含有シリサイド領域により最適化することができる。これは、ＣＭＯＳシリサイド形成プロセス中の１つ又は複数の段階において、ｎ−ＦＥＴからのｐ−ＦＥＴエッチング除去材料を供給することにより、及び／又は、ｐ−ＦＥＴ上の材料形成をブロックすることにより、達成することができる。例えば、ｐ−ＦＥＴ性能は、より厚い（２０−６０ｎｍの厚さの）窒化チタンのキャップをｐ−ＦＥＴ上に設けることにより改善することができる。ｎ−ＦＥＴ性能は、より薄い窒化チタンのキャップとより厚い第２の金属層とを設けることにより、更に改善することができる。
【００２７】
上述の方法の実施形態に照らして、図５（Ｄ）−（Ｅ）を参照しながら、少なくとも１つの絶縁体（例えば、ゲート導体に隣接する側壁スペーサ５１２、又はシリコン・ソース／ドレイン拡散区域に隣接するＳＴＩ５０３）に隣接する少なくとも１つのシリコン・ボディ（例えば、ポリシリコン・ゲート導体５１０又はシリコン・ソース／ドレイン拡散区域５０６）の上にシリサイド領域５１８を形成するための構造体の１つの実施形態が開示される。この構造体は、６−１０ｎｍの厚さを有する第１の金属層５１４を含む。例えば、第１金属層は、凡そ９ｎｍのニッケル、コバルト又はチタン層を含むことごできる。第１金属層５１４の上に、３−９ｎｍの厚さ５２２を有する保護層５１６が存在する。例えば、保護層５１６は、第１金属層５１４の厚さ５２２の凡そ１／３である凡そ３ｎｍの窒化チタン層を含むことができる。保護層５１６は、汚染された上面５２５を更に含む。具体的には、保護層５１６は形成プロセス中に空気５４０に曝され、それゆえに、保護層の上面５２５は酸素及び／又は水蒸気５１７などの汚染物質を含むと想定される。保護層５１６の汚染された上面５２５に、保護キャップ層５１６の凡そ１倍から５倍までの厚さ（例えば、凡そ３−１０ｎｍの厚さ）を有する第２の金属層５１５を付着させる。例えば、第２金属層は、保護層５１６と凡そ同じ厚さ５２２である凡そ３ｎｍの第２のニッケル、コバルト又はチタン層を含むことができる。構造体（即ち、第１金属層５１４−保護層５１６−第２金属層５１５スタック）の組合せの厚さ５２３は、シリコン・ボディ５１０、５０６と絶縁体５１２、５０３との間の不均一な接合部５５０において構造体内部に蓄積される機械的エネルギーを最小にするように（例えば、凡そ２０ｎｍ未満に）予め選択する。従って、この構造体は、シリサイド形成プロセス中に、ボイド形成、及びシリコン−絶縁体接合部５５０におけるシリコン・ブリッジ形成を防止する。さらに、この構造体に施される高温熱アニール処理の結果として、シリコン・ボディ５１０、５０６の上に引張り応力含有シリサイド領域５１８が形成される。具体的には、上述のように形成された構造体に施されるアニール処理は、ｎ−ＦＥＴのシリコン・ボディ（即ち、ポリシリコン・ゲート導体５１０、及びソース／ドレイン拡散区域５０６）の上に形成される、凡そ＋２．００×１０９ダイン／ｃｍ２より大きな引張り応力を有するシリサイド領域５１８を生ずることになる。この引張り応力含有シリサイド領域５１８はシリコン・ボディ、特にゲート導体５１０を圧縮して、完成されたときのｎ−ＦＥＴの性能を最適化することになる。
【００２８】
従って、シリサイド応力を調節するため、具体的にはｎ−ＦＥＴ性能を最適化するようにｎ−ＦＥＴのゲート導体上に引張り応力含有シリサイド領域を造成するための構造体及び方法が上に開示されている。より具体的には、ｎ−ＦＥＴ構造体の上に第１金属層−保護キャップ層−第２金属層スタックを形成する。しかしながら、第２金属層の堆積の前に、保護層を空気に曝す。このエア・ブレークのステップは、保護キャップ層と第２金属層の間の付着性を変化させ、それにより、シリサイド形成中に第１金属層に付与される応力に影響を与える。その結果として、ｎ−ＦＥＴ性能に最適な、引張り応力のより大きな／圧縮応力のより小さなシリサイドが生成される。さらにこの方法は、そのような引張り応力含有シリサイド領域を、比較的薄い第１金属層−保護キャップ層−第２金属層スタック、具体的には比較的薄い第２金属層を用いて形成することを可能にし、ゲート導体と側壁スペーサの間の接合部に蓄積される機械的エネルギーを最小にしてシリコン・ブリッジ形成を防止する。
【００２９】
特定の実施形態の上記の説明は、本発明の一般的な本質を十分に明らかにしているので、他者は最新の知識を応用することにより、本発明の一般的構想から逸脱することなく、このような特定の実施形態を種々の用途に対して容易に修正する及び／又は適合させることが可能であり、従って、そのような適合及び修正は、開示された実施形態の均等物の趣旨及び範囲内に包含されるべきであり、包含されることが意図されている。本明細書で用いられた語句及び用語は説明の目的のためであって、限定の目的のためではないことを理解されたい。従って、本発明は実施形態により説明されたが、当業者であれば、本発明は、添付の特許請求の範囲内の修正を施して実施することが可能であることを認識するであろう。
【図面の簡単な説明】
【００３０】
【図１】（Ａ）−（Ｄ）は自己整合型シリサイド形成のプロセス・ステップを図示する断面略図である。
【図２】例示的な電界効果トランジスタのポリシリコン・ゲート導体と側壁スペーサの間の不均一な接合部を図示する断面略図である。
【図３】自己整合型シリサイド形成中の可能性のあるボイド及び、シリコン・ボディと絶縁体の間の接合部を横切るシリコン・ブリッジ形成を図示する断面略図である。
【図４】本発明の方法の１つの実施形態を示す流れ図である。
【図５】（Ａ）−（Ｆ）は図４のプロセス・ステップを図示する断面略図であり、特に（Ｄ）−（Ｅ）は図４のプロセス・ステップに組み入れた本発明の構造体の１つの実施形態を示す。
【符号の説明】
【００３１】
１００：金属酸化膜半導体（ＭＯＳ）デバイス
１０３，５０３：浅いトレンチ分離領域（絶縁体）
１０６、５０６：シリコン・ソース／ドレイン拡散区域
１１０、５１０：ゲート導体（ポリシコン・ゲート導体）
１１２、５１２：側壁スペーサ（絶縁体）
１１４、５１４：第１金属層
１１６、５１６：保護キャップ層
１１５：厚い逆応力層
１１８：シリサイド領域
１２０：不均一な接合部
１３１：ボイド
１３２：シリサイド
１３３：シリコン過成長
５００：ｎ−ＦＥＴ
５１５：第２金属層
５１７：汚染物質（酸素及び／又は水蒸気）
５１８：シリサイド領域（引張り応力含有シリサイド領域）
５２１：第１金属層の厚さ
５２２：保護キャップ層の厚さ
５２３：組合せの厚さ（スタックの厚さ）
５２５：保護キャップ層の上面
５４０：空気
５５０：シリコン−絶縁体接合部
【図１】
2009522797.tif 000004
【図２】
2009522797.tif 000005
【図３】
2009522797.tif 000006
【図４】
2009522797.tif 000007
【図５】
2009522797.tif 000008
【手続補正書】
【提出日】平成21年3月13日(2009.3.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
自己整合型シリサイド形成の方法であって、
シリコン・ボディの上に第１の金属層を形成するステップと、
前記第１金属層の上に保護層を形成するステップと、
前記保護層の上面を一定時間空気に曝すステップと、
前記保護層の前記上面の上に第２の金属層を形成するステップと、
アニールを実行して前記シリコン・ボディの上に引張り応力含有シリサイド領域を形成するステップと
を含む方法。
【請求項２】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ポリシリコン・ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項１に記載の方法。
【請求項３】
前記保護層を空気に前記曝すステップは、前記アニールを前記実行するステップ中に、前記保護層及び前記第２金属層によって前記第１金属層に及ぼされる機械的応力を変化させる、請求項１又は請求項２に記載の方法。
【請求項４】
自己整合型シリサイド形成の方法であって、
シリコン・ボディの上に金属層を形成するステップと、
前記金属層の上に窒化チタン層を形成するステップと、
前記窒化チタン層の上面を一定時間空気に曝すステップと、
前記窒化チタン層の前記上面の上にニッケル層を形成するステップと、
アニールを実行して前記シリコン・ボディの上に引張り応力含有シリサイド領域を形成するステップと
を含む方法。
【請求項５】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ポリシリコン・ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項４に記載の方法。
【請求項６】
前記窒化チタン層を空気に前記曝すステップは、前記アニールを前記実行するステップ中に、前記窒化チタン層及び前記ニッケル層によって前記金属層に及ぼされる機械的応力を変化させる、請求項４又は請求項５に記載の方法。
【請求項７】
自己整合型シリサイド形成の方法であって、
シリコン・ボディ及び隣接する絶縁体の上に第１の金属層を形成するステップと、
前記第１金属層の上に保護層を形成するステップと、
前記保護層の上面を一定時間空気に曝すステップと、
前記保護層の前記上面の上に第２の金属層を形成するステップであって、前記第１金属層、前記保護層及び前記第２金属層は、前記シリコン・ボディと前記隣接する絶縁体との間の不均一な接合部に蓄積される機械的エネルギーを最小にするように予め選択された組合せの厚さで形成される、ステップと、
アニールを実行して前記シリコン・ボディの上に引張り応力含有シリサイド領域を形成するステップと
を含む方法。
【請求項８】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ポリシリコン・ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項７に記載の方法。
【請求項９】
前記保護層を空気に前記曝すステップは、前記アニールを前記実行するステップ中に、前記保護層及び前記第２金属層によって前記第１金属層に及ぼされる機械的応力を変化させる、請求項７又は請求項８に記載の方法。
【請求項１０】
シリコン・ボディの上にシリサイド領域を形成するための構造体であって、
前記シリコン・ボディの上の第１の金属層と、
前記第１金属層の上の保護層であって、汚染された上面を有する保護層と、
前記汚染された上面に付着された第２の金属層と
を含み、
前記構造体にアニールを施した結果として、前記シリコン・ボディの上に引張り応力含有シリサイド領域が形成される、
構造体。
【請求項１１】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項１０に記載の構造体。
【請求項１２】
前記汚染された上面は、前記アニール中に前記保護層及び前記第２金属層によって前記第１金属層に及ぼされる機械的応力を変化させる、請求項１０又は請求項１１に記載の構造体。
【請求項１３】
絶縁体に隣接するシリコン・ボディの上にシリサイド領域を形成するための構造体であって、
前記シリコン・ボディ及び前記絶縁体の上の第１の金属層と、
前記第１金属層の上の保護層であって、汚染された上面を有する保護層と、
前記汚染された上面に付着された第２の金属層と
を含み、
前記構造体の組合せの厚さは、前記シリコン・ボディと前記絶縁体の間の不均一な接合部において前記構造体内に蓄積される機械的エネルギーを最小にするようにあらかじめ選択され、前記構造体にアニールが施される結果として、前記シリコン・ボディの上に引張り応力含有シリサイド領域が形成される、
構造体。
【請求項１４】
前記シリコン・ボディはｎ型電界効果トランジスタのポリシリコン・ゲート導体を含み、前記引張り応力含有シリサイド領域は前記ゲート導体を圧縮して前記トランジスタの性能を最適化する、請求項１３に記載の構造体。
【請求項１５】
前記汚染された上面は、前記アニール中に前記保護層及び前記第２金属層によって前記第１金属層に及ぼされる機械的応力を変化させる、請求項１３又は請求項１４に記載の構造体。
【国際調査報告】
2009522797.tif 000009
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