(57)【要約】  メモリセルは、ｐ-ドープされた基板と、チャネルの周りにソースとドレインを形成する基板上に一組の隔置されたｎ-ドープされた領域とを備える。チャネル上のスタックの層は、順に、（ｉ）トンネル酸化物層と、（ｉｉ）フローティングゲートと、（ｉｉｉ）ゲート層間誘電体と、（ｉｖ）制御ゲートとを備える。多結晶シリコン層は、ソースとドレイン上にある。スタックの層を覆うカバー層は、スペーサ層とプレメタル堆積層とを備える。所望により、コンタクトは、ソース、ドレイン、シリサイド層のそれぞれに接触するように用いられ、それぞれさられた部分を持つ。浅い分離トレンチは、ｎ-ドープされた領域の周りに設けられ、トレンチは引張応力が少なくとも約２００ＭＰａの応力を加えられた酸化シリコン層を備える。応力を加えられた層は、メモリセルの動作の間、フローティングゲート内に保持される電荷の漏れを減少させる。【選択図】  図２
2009521100.tif 000002
【特許請求の範囲】
【請求項１】
基板上のメモリセルであって、該メモリセルが：
（ａ）ｐ-ドープされた基板と；
（ｂ）ソースとドレインを形成する該ｐ-ドープされた基板において一組の隔置されたｎ-ドープされた領域であって、該ｎ-ドープされた領域がそれらの間にチャネルを画成している、前記領域と；
（ｃ）該チャネル上のスタックの層であって、該スタックの層が、（ｉ）トンネル酸化物層と、（ｉｉ）フローティングゲートと、（ｉｉｉ）ゲート層間誘電体と、（ｉｖ）制御ゲートとを備える、前記スタックの層と；
（ｄ）該ソースとドレイン上の多結晶シリコン層と；
（ｅ）該スタックの層を覆うカバー層であって、該カバー層が、スペーサ層と、プレメタル堆積層と、を備え、該カバー層は、コンタクトが曝されるホールを持つ、前記カバー層と；
（ｆ）ｎ-ドープされた領域の周りの浅い分離トレンチであって、該トレンチが、引張応力が少なくとも約２００ＭＰａである応力を加えられた酸化シリコン層を備え、それにより、該応力を加えられた層が、該メモリセルの動作の間、該フローティングゲート内に保持される電荷漏れを減少させる、前記トレンチと、
を含む、前記メモリセル。
【請求項２】
該応力を加えられた酸化シリコン層が、ＴＥＯＳから堆積された酸化シリコンを含む、請求項１に記載のメモリセル。
【請求項３】
該応力を加えられた酸化シリコン層が、約８００ＭＰａ〜約１ＧＰａの引張応力を含む、請求項１に記載のメモリセル。
【請求項４】
該スペーサ層が、更に、少なくとも約１.５ＧＰａの引張応力を持つ応力を加えられた窒化シリコンを備える、請求項１に記載のメモリセル。
【請求項５】
シリサイド層に接触するとともに該カバー層を通して曝される露出部分を持つコンタクトを更に備える、請求項１に記載のメモリセル。
【請求項６】
フラッシュメモリ構成を備える、請求項１に記載のメモリセル。
【請求項７】
ＲＡＭ構成を備える、請求項１に記載のメモリセル。
【請求項８】
ＤＲＡＭ構成を備える、請求項１に記載のメモリセル。
【請求項９】
基板上にメモリセルを製造する方法であって、
（ａ）ｐ-ドープされた基板を準備するステップと；
（ｂ）該基板上に一組の隔置されたｎ-ドープされた領域を形成して、ソースとドレインを形成するとともにそれらの間にチャネルを画成するステップと；
（ｃ）該チャネル上にスタックの層を形成するステップであって、該スタックの層が、順に、（ｉ）トンネル酸化物層と、（ｉｉ）フローティングゲートと、（ｉｉｉ）ゲート層間誘電体と、（ｉｖ）制御ゲートとを備える、前記ステップと；
（ｄ）該ソースとドレイン上に多結晶シリコンを形成するステップと；
（ｅ）該スタックの層を覆うカバー層を形成するステップであって、該カバー層が、スペーサ層とプレメタル堆積層とを備える、前記ステップと；
（ｆ）該ソース、ドレイン、シリサイド層に接触する複数のコンタクトを形成するステップであって、該コンタクトが、該カバー層を通して曝される露出部分を持つ、前記ステップと；
（ｇ）ｎ-ドープされた領域の周りに浅い分離トレンチを形成するステップであって、該トレンチが、少なくとも約２００ＭＰａの引張応力を持つ応力を加えられた酸化シリコン層を備え、それにより、該応力を加えられた層が、該メモリセルの動作中、該フローティングゲート内に保持される電荷リークを減少させる該フローティングゲート内に引張歪みを誘発させる、前記ステップと、
を含む、前記方法。
【請求項１０】
（ｇ）がＴＥＯＳを用いて応力を加えられた酸化シリコン層を形成する工程を含む、請求項９に記載の方法。
【請求項１１】
少なくとも約１.５ＧＰａの引張応力を持つ応力を加えられた窒化シリコンを含むスペーサ層を形成するステップを含む、請求項９に記載の方法。
【請求項１２】
フラッシュメモリ構成を製造するステップを含む、請求項９に記載の方法。
【請求項１３】
ＲＡＭ構成を製造するステップを含む、請求項９に記載の方法。
【請求項１４】
ＤＲＡＭ構成を製造するステップを含む、請求項９に記載の方法。
【発明の詳細な説明】
【相互参照】
【０００１】
本出願は、２００５年１２月１３日出願の米国仮出願第６０／７５０,１６２号の優先権を主張し、この開示内容は本明細書に全体で援用されている。
【背景】
【０００２】
メモリデバイスは、コンピュータ、デジタルカメラ、携帯電話、ＭＰ３プレイヤー、携帯端末（ＰＤＡ）、ビデオゲーム機器、及び他のデバイスを含むがこれらに限定されない電子構成要素の内部記憶装置又は外部記憶装置に用いられる。揮発性メモリと不揮発性メモリを含む、いくつかの異なるタイプのメモリデバイスがある。揮発性メモリデバイスには、それらのコンテンツ、例えば、ランダムアクセスメモリ（ＲＡＭ）を維持するために電気の定常流が必要である。不揮発性メモリデバイスは、電子構成要素への電力が終了したときでさえ情報を保持するか又は保存する。例えば、読み出し専用メモリ（ＲＯＭ）は、電子デバイスの動作のための命令を保持し得る。ＥＥＰＲＯＭ（電気的消去可能プログラマブル読み出し専用メモリ）は、電荷へさらすことによって消去され得るタイプの不揮発性読み出し専用メモリ（ＲＯＭ）である。ＥＥＰＲＯＭは、典型的には、それぞれがプログラミング又は消去動作によってフローティングゲートへ移送されるか又はそこから除去される電荷を保存する電気絶縁フローティングゲートを持つ多くのメモリセルを備える。
【０００３】
ＥＥＰＲＯＭの一つのタイプは、電荷を保持することができるフローティングゲート電界効果トランジスタを持つメモリセル、例えば、フラッシュメモリセルである。フラッシュメモリセルは、揮発性メモリ、例えば、ＲＡＭの速度と、不揮発性ＲＯＭのデータ保持特性の双方を与える。有利には、メモリセルのアレイもまた、一度に一つのセルの代わりに単一電流パルスを用いて電気的に消去又は再プログラムされ得る。典型的なメモリアレイは、消去可能なブロックに分類された多くのメモリセルを持つ。メモリセルのそれぞれは、フローティングゲートを荷電することによって電気的にプログラムされた基準となることができ、保存された電荷は、消去動作によってフローティングゲートから除去することができる。従って、メモリセル内のデータは、フローティングゲート内の電荷の有無によって決定される。
【０００４】
例示的なメモリセル２０は、図１に示されるように、ソース２４とドレイン２６と、それらの間のチャネル２８を備える基板２２を備える。トンネル酸化物層３０は、ソース２４とドレイン２６の間を進む電子が電荷を保持するフローティングゲート３２に移動することを可能にする。ゲート層間誘電体３４は、フローティングゲート３２の上にあり、制御ゲート３６は、ゲート層間誘電体３４の上にある。基板２２は、典型的には、ｐ-ドープされたシリコンウエハと、共にｎ-ドープされた領域であるソース２４とドレイン２６とを備える。フローティングゲート３２と制御ゲート３６は、典型的には、多結晶シリコンから製造され、ゲート層間誘電体３４は、Ｏ／Ｎ／Ｏゲートと一般に呼ばれる酸化シリコン／窒化シリコン／酸化シリコン層から製造される。
【０００５】
密度メモリのより高いフラッシュメモリセル２０は、データ記憶容量を増大させるとともに製造コストを低下させるために開発されている。メモリセル２０のメモリ密度とデータ記憶容量は、セルの最小特徴部サイズを縮小することによって増大させることができる。メモリセルの特徴部サイズが９０ｎｍ未満のずっと小さなレベルに低下するにつれて、トンネル酸化物層３０の厚さ“ｔ”も対応して減少する。薄いトンネル酸化物層３０は、用いるべきより低い動作電圧がチャネル２８からトンネル酸化物層３０を通ってフローティングゲート３２に電子の運動を誘発することを可能にする。メモリセル２０をプログラムするために用いられる動作電圧が低いほど、セル２０のエネルギー消費が小さく、これは望ましいことである。
【０００６】
しかしながら、特徴部がより小さいメモリセル２０がデータ保存容量の増大とエネルギー消費の減少を与え得るが、セル２０のデータ保持時間は、トンネル酸化物層３０が薄くなるにつれてしばしば望ましくないことに短くなる。データ保持時間は、プログラムされた電荷が消散せずにセル２０のフローティングゲート３２内に残る持続時間である。典型的には、フローティングゲート３２内の電子は、経時トンネル酸化物層３０全体に徐々にトンネルバックする。セル２０のリーク電流は、プログラムされたセル２０の記憶サイクル又は待機時間の間にトンネル酸化物層３０を横切る電子から生じる電流である。リーク電流は、最終的に、セル２０内に保存された電荷の全体の放電を生じ、セル２０内に保存されたデータ又は情報が消失する。より高いリーク電流とより薄いトンネル酸化物層３０内で生じる電荷トンネリングの増大は、フローティングゲート内の電荷の保持時間を短縮させる。トンネル酸化物層３０の厚さの減少も、トンネル酸化物の品質を低下させ、それにより、更にリーク電流の流れが増加する。また、トンネル酸化物層３０の特性は、一般に、逐次荷電に供されるにつれて経時低下し、サイクルを消失させる。
【０００７】
より高いメモリ密度とエネルギー消費の減少が望ましいが、メモリセル２０のデータ保持時間の増加もまた望ましい。例えば、メモリセル２０を作動させる種々の方法は、その厚さを更に最小にしつつ、トンネル酸化物層３０を通るリーク電流を減少させるように開発されてきた。例えば、Ｋａｏの米国特許第６,５８０,６４０号には、正電荷がセル２０の制御ゲート３６上に置かれ、セル２０のフローティングゲート３２上に置かれた電子のデータ保持を改善する、メモリセル２０を動作させる方法が開示され、この開示内容は本明細書に全体で援用されている。正電荷は、フローティングゲート３２上の電子をセル２０のトンネル酸化物層３０から離れて移動させ、それにより、リーク電流が減少する。このことは許容され得る作動させる方法であるが、正電荷を置くために追加の電力が必要であり、それにより、セル２０の電力消費が増大する。
【０００８】
従って、許容され得るデータ保持時間をなお与えつつ、メモリセルのメモリ密度と記憶容量を増大させることが望ましい。また、過度のリーク電流を含まずにセルの特徴部のサイズを最小にすることが望ましい。より少ないエネルギーを用いるメモリセルもまた、省電力適用により望ましいものである。
【０００９】
本発明のこれらの特徴、態様、利点によって、以下の説明、添付の特許請求の範囲、本発明の例を具体的に説明する、添付の図面に関してより理解される。しかしながら、特徴のそれぞれが、単に具体的な図面に関連するだけでなく、一般に本発明に使用し得ることは理解されるべきであり、本発明はこれらの特徴のいかなる組み合わせも包含する。
【説明】
【００１０】
基板と上に横たわる応力誘発層とを備えるメモリデバイス１００の例示的実施形態を図２に示す。本発明は、フラッシュメモリ構成を持つメモリセル１１０の実施形態を備えるメモリデバイス１００によって具体的に説明される。しかしながら、本発明は、また、当業者に明らかであるように情報を保存し得る他のタイプのメモリデバイス、例えば、ＲＡＭ、ＳＲＡＭ又はＤＲＡＭの構成にも使用することができ、従って、本発明は、図示され記載される説明的実施形態に限定すべきでない。また、フラッシュメモリ構成は、本明細書に示されるものを含むがそれらに限定されない他の構成、例えば、三重ウエルを持つ構成であり得る。更に、本明細書に記載される種々の層と構成を任意の順序で基板上に形成することができ、また、基板の製造方法が単に便宜上選択される構造が記載されている順序に限定すべきではないことは留意すべきである。
【００１１】
一般に、メモリセル１１０は、ｐ-ドープされたシリコン又は他の半導体物質、例えば、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、又はそれらの組み合わせを備えるｐ-ドープされた基板１１４を備える。一変形例において、基板１１４は、上に横たわるＰ−エピタキシャル層１１６を持つＰ＋＋シリコンウエハを備える。Ｐ＋＋シリコンウエハは、シリコンに、例えば、約１×１０１９〜約１×１０２０原子／ｃｍ３の濃度でシリコンドープされたIIIＡ族元素のｐ形元素、例えば、ホウ素を含む。上に横たわるＰ−エピタキシャル層１１６は、より低い濃度のｐ形ドーピング原子、例えば、約１×１０１６〜約１×１０１７原子／ｃｍ３を含む。フラッシュメモリセル構成は、Ｐ−エピタキシャル層１１６上に本質的に構築される。
【００１２】
一つ以上の浅い分離トレンチ１３６は、基板上に形成されて、基板１１４上に製造すべきメモリセル２０のアレイを分離する。浅いトレンチ１３６は、例えば、酸化シリコン層と窒化シリコン層を備えるマスクを堆積させ、マスク層をパターン形成し、マスクと特徴部の間の基板の露出部分をエッチングすることによって、従来のリソグラフィエッチングプロセスによって形成される。一つ以上のトレンチライナ層１３８ａ、ｂもまた、分離トレンチ１３６の壁１４０上に形成され得る。例えば、第一層１３８ａは、酸化シリコンにすることができ、第二層１３８ｂは窒化シリコンにすることができる。窒化シリコンのトレンチライナ層１３８ｂは、トレンチの望ましくない尖った角を丸くするのにも役に立つ、酸素含有ガスと酸窒化物含有ガスを含む環境において基板を加熱することによって形成され得る。浅いトレンチ１３６は、基板上の他の能動デバイスからメモリセル１１０を電気的に絶縁するのに役に立つ、誘電体、例えば、酸化シリコンで充填する。このトレンチは最初の処理テップとして記載されるが、浅いトレンチ１３６が続いての処理ステップで形成され得ることは留意すべきである。
【００１３】
本発明の一変形例において、図２において歪みライン１３２によって概略図で示されるように、浅いトレンチ１３６に堆積される酸化シリコンに応力を加えて、メモリセル層上に引張歪みを誘発させる。酸化シリコンは、応力を加えられた酸化シリコンを形成するプロセス条件下で堆積され、応力を加えられた層の応力レベルは、周囲の層に所望の大きさの応力を与えるように選択される。例えば、応力を加えられた層は、チャネル１２８へ少なくとも０.５ＧＰａ又は１ＧＰａもの応力を導入するのに充分に高く応力を加えることができる。応力を加えられた酸化シリコンは、メモリセル１１０の動作の間、フローティングゲート１５４に保持された電荷の電荷保持特性を改善する引張応力を与える。例えば、応力を加えられた層は、トンネル酸化物層１５０を通る電子の量子力学トンネリングを減少させることができる。このようなトンネリングの減少は、シリコンチャネル層１２８が短軸引張応力下で歪んだ場合に生じる。ＮＡＮＤとＮＯＲのメモリセルの双方の保持時間が、トンネル酸化物層１５０を通ってチャネル１２８へ電子トンネリングを経る電荷の段階的な損失に直接関連しているので、メモリセルの保持時間が改善され得る。フローティングゲート１５４とチャネル１２８双方の多結晶シリコンもまた、フローティングゲート１５４からトンネル酸化物層１５０を通る電子のトンネリングのために生じるリーク電流を更に減少させるように歪ませることができる。トンネリング速度を低下させるとフローティングゲート１５４の電荷保持時間が改善されるだけではなく、メモリセル１１０のより高い拡張性がずっと小さな特徴部とより薄いトンネル酸化物層１５０を持つことを可能にする。電子トンネリング速度はシリコンの伝導帯と価電子帯を分割するとともに電子の有効質量を変化させることによって低下すると思われる。従って、トンネリング速度を低下させると、メモリセル１１０のより小さい特徴部を可能にしつつ、フローティングゲート１５４の電荷保持時間が改善され、これらの特性の組み合わせは、従来のメモリセル構成において達成することは難しいことであった。
【００１４】
応力を加えられた酸化シリコンは、堆積プロセスの間に膜内に発生する固有の引張応力が得られるプロセスを用いて堆積される。例えば、２００４年５月１４日出願のＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓに共同譲渡されたＡｒｇｈａｖａｎｉらの米国特許出願第１０／８４６,７３４号に記載されるように、応力を加えられた酸化シリコンは、Ｏ３／テトラエトキシシラン（ＴＥＯＳ）ベースの大気圧未満の化学気相堆積（ＳＡＣＶＤ）プロセスである、高アスペクト比プロセス（ＨＡＲＰ）によって浅いトレンチ層１３６内に堆積させることができる。例示的酸化シリコン堆積プロセスにおいて、オゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を含むプロセスガスを活性化して、堆積後アニールプロセスによって堆積された層の応力を調整する能力と共にトレンチ１３６内に酸化シリコンを堆積させる。このような一プロセスは、約１０ｓｌｍ〜約１００ｓｌｍの流量のＯ３と約３００ｍｇｍ〜約１０００ｍｇｍの流量のテトラエトキシシラン（ＴＥＯＳ）を含むプロセスガスを用いる。チャンバ内のガス圧は、約１０〜約６００トールである。基板は、約４００℃〜約６００℃の温度で維持される。
【００１５】
酸化シリコンがトレンチ１３６へ堆積された後、過剰のトレンチ物質は、例えば、化学機械的研磨によって除去される。堆積されるにつれて、酸化シリコンは引張応力を含み、低温でアニールした後、応力を加えられた圧縮膜に変換され、トレンチ内部に引張応力を加えられたままである。堆積された層の引張応力のレベルもまた、プロセスパラメータによって制御することができ、以下に記載されるように、堆積された層を紫外線又は電子放射線で処理することによって変化させることができる。一変形例において、応力を加えられた酸化シリコン層は、好ましくは、少なくとも約２００ＭＰａ、例えば、約８００ＭＰａ〜約１ＧＰａの引張応力を含む。この変換は、最初の２００ＭＰａを超える引張応力をフローティングゲート１５４とチャネル１２８に伝達させる。
【００１６】
応力を加えることができる窒化シリコンを堆積するために、プロセスガスは、窒素含有ガス、例えば、窒素、アンモニア、又はそれらの組み合わせと；シリコン含有ガス、例えば、シラン、ジシラン、トリメチルシラン（ＴＭＳ）、テトラキス（ジメチルアミド）シリコン（ＴＤＭＡＳ）、ビス（ターシャリブチルアミノ）シラン（ＢＴＢＡＳ）、ジクロロシラン（ＤＣＳ）、又はそれらの組み合わせを含む。一変形例において、活性化された窒素含有ガスは、例えば、約１０ｓｃｃｍ〜約１０００ｓｃｃｍの流量でチャンバへ導入され、シリコン含有ガスは、例えば、約１０ｓｃｃｍ〜約５００ｓｃｃｍの流量で導入される。プロセスガスの圧力は、約１００ミリトール〜約１０ミリトールに維持される。応力を加えられた窒化シリコン層は、少なくとも約１.２ＧＰａの引張応力と共に４００℃で堆積され得る。応力を加えられた窒化シリコンは、窒化シリコン層１６０としてトレンチ１３６内又はメモリセルの周りの双方に堆積され得ることは留意すべきである。紫外光にさらすことは、窒化シリコン層からハロゲンを除去して層の引張応力レベルを更に上げるために使用し得る。
【００１７】
メモリセル１１０は、電荷を保持するか又は保有するようにシリコン基板の上に横たわるスタックの層１４２を備える。スタック層１４２は、酸化シリコンを含むトンネル酸化物層１５０を、約１００オングストローム未満、例えば、約７０〜約９０オングストロームの厚さで含み、基板の上に従来の酸化物形成方法を用いて形成される。非常に薄いトンネル酸化物層は、電子トンネリングを可能にするが、このトンネリングは、メモリセルの周りの応力を加えられた層によって大幅に減少する。メモリセルの動作の間、電荷を保持するためのフローティングゲート１５４は、トンネル酸化物層１５０上に形成され、典型的には、多結晶シリコンから構成される。
【００１８】
種々の堆積プロセスとエッチングプロセスの前又は後に、基板表面は、露出表面を平滑にするために従来の化学機械的研磨法を用いて研磨することができる。ＣＭＰ法は、基板表面に対して研磨パッドをそれらの間の研磨スラリーと共に摩擦して、基板表面を研磨する。研磨された表面を平滑に研磨して、上に横たわる層の堆積とパターン形成を容易にする。
【００１９】
一製造法において、フローティングゲート１５４は、ソース１２０とドレイン１２４として役に立つ、二つに分離した隔置されたｎ＋-ドープされた領域１２６ａ、ｂを形成するマスクとして用いられる。適切なｎ形元素としては、ＶＡ族元素、例えば、（Ｐ）、ヒ素（Ａｓ）、又はアンチモン（Ｓｂ）が挙げられる。典型的には、ｎ-ドープされた領域１２６ａ、ｂは、例えば、約１０〜約１０００ｋｅＶのエネルギーレベルで、また、約１〜８×１０１５原子／ｃｍ２の用量で注入され得るｎ＋領域である。アニールプロセスは、イオン注入基板領域を安定化するように行われ得る。ソース１２０とドレイン１２４は、その間にチャネル１２８を画成し、それは、簡単にはソース１２０とドレイン１２４の間にあるｐ-ドープされた基板１１４の領域である。動作中、電界がチャネル１２８全体に適用される場合、電子はチャネル１２８を通ってソース１２０からドレイン１２４に進む。チャネル１２８の長さは、典型的には、ソース１２０とドレイン１２４の端に面した内部のの間の距離として測定され、典型的には約１０〜約９０ｎｍである。
【００２０】
ゲート層間誘電体１５６は、フローティングゲート１５４の上に形成される。ゲート層間誘電体１５６は、酸化シリコン層又は酸化シリコンと窒化シリコンの混合物であり得る。好ましい実施形態において、ゲート層間誘電体１５６は、一般にＯ／Ｎ／Ｏ構造と呼ばれる酸化シリコン／窒化シリコン／酸化シリコン層を備え、例えば、下の酸化シリコン膜、中間の窒化シリコン膜、上の酸化シリコン膜を含むことができ、これらは連続して加層されている。制御ゲート１５８は、ゲート層間誘電体１５６の上に形成され、制御ゲート１５８は、典型的には、従来の堆積法で形成された多結晶シリコンから構成される。シリサイド層１６８は、所望により上に横たわるコンタクト（図示せず）のより良好な電気コンタクトのために制御ゲート１５８の上に形成される。
【００２１】
所望により、ケイ素化又はサリサイド化プロセスにおいて、金属層、ニッケル又はコバルトの層は、制御ゲート１５８の上に堆積され、金属が下に横たわるシリコン物質と反応してシリサイド層１６８を形成するように加熱される。シリサイド層１６８は、例えば、ニッケルシリサイド、タングステンシリサイド又はコバルトシリサイドから構成され得る。
【００２２】
多結晶シリコン１６６ａ、ｂもまた、ソース１２０とドレイン１２４の上に形成され、それぞれ、領域１２０、１２４の間の電気的接触を改善し、非ランド領域のソースコンタクト１７０もドレインコンタクト（図示せず）も典型的には導電性金属含有物質を含む。
【００２３】
追加の注入プロセスは、電荷キャリアのホッピングを減少又は防止するように用いられる、一般にハロ及びチップ（図示せず）として既知の、より高いイオン注入レベルの領域を形成するように行うことができる。
【００２４】
メモリセル１１０は、更に、窒化物スペーサ１６０と、酸化物層１６４と、前金属堆積（ＰＭＤ）層１７４とを含むことができる複数の層を持ち、且つスタックの層１４２の上に形成されるカバー層１６２を備える。窒化物スペーサ１６０と酸化物層１６４が基板１１４と下に横たわるｎ-ドープされた領域１２６ａ、ｂの上に多結晶シリコン層１６６ａ、ｂの一つ以上を形成するためにマスクとして使用し得ることは本発明の範囲を制限することなく留意するべきである。金属前堆積層１７４は、スタックの層を加層することを覆い、曝された基板部分は、例えば、窒化シリコン層及び／又は窒化シリコン層の上に堆積された誘電体層を含むことができる。誘電体層は、例えば、他の材料の中でも、酸化シリコン、リンケイ酸塩ガラス、ホウ素リンケイ酸塩ガラス、ホウケイ酸ガラス、リンケイ酸ガラス、オゾン-ＴＥＯＳ誘導酸化シリコンであり得る。コンタクト１７０は、露出部分１７２を持ち、カバー層１６２を通して曝される。
【００２５】
他の変形例において、スタックの層１４２又はカバー層１６２の少なくとも一つの層は、メモリセル層上の引張歪みを誘発する上に横たわる応力を加えられた層を備える。例えば、上に横たわる応力を加えられた層が応力を加えられた窒化シリコン層１６０であり得る。図２に示されるように、スペーサ１６０のこのような応力を加えられた窒化シリコン層は、フローティングゲート１５４とチャネル１２８の上に形成され、それにより、これらの層の歪みが生じる。応力を加えられた窒化シリコン層１６４は、前記プラズマ増強型ＣＶＤガスによって堆積させることができ、基板はシリコン含有ガスと窒素含有ガスを含むプロセスガスに曝される。シリコン含有ガスは、例えば、シラン、ジシラン、トリメチルシリル（ＴＭＳ）、トリス(ジメチルアミノ)シラン（ＴＤＭＡＳ）、ビス(ターシャリブチルアミノ)シラン（ＢＴＢＡＳ）、ジクロロシラン（ＤＣＳ）、それらの組み合わせであり得る。窒素含有ガスは、例えば、アンモニア、窒素、それらの組み合わせであり得る。更に、プロセスガスは、典型的には、非反応性ガス、例えば、窒素、ヘリウム又はアルゴンである、希釈ガスを含有することができる。窒素ガスは、また、希釈剤としてと少なくとも一部の窒素含有ガスとしての双方の役に立つことができる。窒化シリコンを基板上に堆積させるためにガスエナジャイザ、例えば、ＲＦ又はマイクロ波エネジャイザは、ガスを活性化する。プロセスパラメータ、例えば、温度、ガスエネジャイザ電力レベル、ガス流量、流量比、圧力は、応力の所望のタイプや大きさを持つ応力を加えられた窒化シリコンを与えるように選択される。例示的プロセスは、例えば、約５〜約１００ｓｃｃｍの流量のシランと約１０〜約２００ｓｃｃｍの流量のアンモニアを含むプロセスガスを含む。プロセスガスは、また、約５０００〜約３０,０００ｓｃｃｍの流量の窒素を含むことができる。酸窒化シリコン物質を堆積させる場合、プロセスガスは、酸素含有ガスのような追加のガス、例えば、酸素を含有することもできる。特にことわらなければ、これらのプロセスにおいて、典型的なガス圧は、約３〜約１０トールであり；基板温度は、約３００℃〜約６００℃であり、電極間隔は、約５ｍｍ（２００ミル）〜約１２ｍｍ（ミル）であり；ＲＦ電力レベルは、約５〜約１００ワットである。基板温度は、堆積された窒化シリコン層の応力値に影響を及ぼす。約４００℃の温度において、堆積された窒化シリコンの引張応力値は、８００ＭＰａをわずかに超え；約４７５℃のより高い温度では、１１００ＭＰａの引張応力値が測定され；約５５０℃の温度では、１２００ＭＰａの引張応力が測定された。
【００２６】
応力を加えられた酸化物層又は窒化物層は、また、例えば、ＵＶ又は電子線にさらすことによって応力を加えられた層内の水素量を変化させることによって、膜内の応力を変化させるために堆積後に処理することができる。応力の所望のタイプと大きさを持つ窒化シリコン層や他の層を堆積させるための方法の例は、ＢａｌｓｅａｎｕらのＤＥＣＯＭＰＯＳＩＴＩＯＮＡＮＤ ＴＲＥＡＴＭＥＮＴＯＦ ＴＥＮＳＩＬＥＡＮＤ ＣＯＭＰＲＥＳＳＩＶＥＳＴＲＥＳＳＥＤ ＬＡＹＥＲＳと称する２００４年１１月１６日出願の仮出願第６０／６２８,６００号、ＢａｌｓｅａｎｕらのＴＥＮＳＩＬＥ ＡＮＤ ＣＯＭＰＲＥＳＳＩＶＥＳＴＲＥＳＳＥＳ ＭＡＴＥＲＩＡＬＳ ＦＯＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲＳと称する２００５年２月１１日出願の米国出願第１１／０５５,９３６号（代理人事件整理番号９４０４）に記載され、いずれの開示内容も本明細書に全体で援用されている。高温低圧熱ＣＶＤプロセスは、少なくとも約１.７ＧＰaの引張応力を持つ窒化シリコンを与え、例えば、４００℃におけるプラズマ増強型ＣＶＤプロセスは、約１.８ＧＰａの引張応力を与えた。
【００２７】
適切な単一波長紫外光源は、１７２ｎｍ又は２２２ｎｍの単一紫外光波長を示すエキシマ紫外光源を備える。適切な広帯域源は、約２００〜約４００ｎｍの波長を持つ紫外線を生成する。このような紫外光源は、Ｆｕｓｉｏｎ社、米国又はＮｏｒｄｓｏｎ社、米国から入手することができる。応力を加えられた窒化シリコン物質は、電気的に刺激された場合に特定の波長で放射するガスを含有するランプによって生成される他の波長を持つ紫外線に曝されてもよい。例えば、適切な紫外光ランプは、１７２ｎｍの波長を持つ紫外線を生成するＸｅガスを含むことができる。他の変形例において、ランプは、対応する異なる波長を持つ他のガスを含むことができ、例えば、水銀ランプは２４３ｎｍの波長を放射し、重水素は１４０ｎｍの波長を放射し、ＫｒＣｌ２は２２２ｎｍの波長を放射する。
【００２８】
電子線にさらす条件は、適用される全吸収量、堆積された物質に適用される電子線エネルギー、電子線電流密度に左右される。一変形例において、電子線には、約１０-５〜約１０-２トールの真空で約１００℃〜約４００℃の範囲の基板温度で曝される。曝されるエネルギーは、約０.１ｅＶ〜約１００ｋｅＶの範囲にあってもよく、電子線流は、典型的には、約１〜約１００ｍＡである。電子線量は、約１〜約１００,０００μＣ／ｃｍ２の範囲にある。選ばれる線量とエネルギーは、処理すべき堆積された物質の厚さに比例する。一般に、電子線には、約０.５分〜約１０分間曝される。電子線によって供給される電子の吸収量エネルギーもまた、堆積された窒化シリコン物質の所定の応力値を得るように選択され得る。
【００２９】
基板１１４上の異なる物質の種々の層を形成するために、例えば、続いてのケイ素化のための窒化物層、酸化物層又は金属層の堆積に使用し得る基板処理チャンバ２００の一般の実施形態は、図３に概略図で示される。例示的チャンバ２００が本発明を具体的に説明するために用いられるが、当業者に明らかである異なる構成要素と構造を持つ他のチャンバも用いることができ、別々のプロセスチャンバが半導体デバイス製造プロセスにおける別々のステップに使用し得る。例えば、一つのチャンバを基板１１４上に応力を加えられた酸化シリコン層を堆積するために準備することができ、他のチャンバを応力を加えられた窒化シリコンを堆積させるために準備することができる。従って、本発明の範囲は、本明細書に示される基板処理チャンバの例示的実施形態に制限されるべきではない。
【００３０】
図３に示される基板処理チャンバ２００は、応力を加えられた層の一つ以上を堆積させる化学気相堆積を用いてシリコンウエハのような基板１１４を処理するのに適している。チャンバ２００は、プロセスゾーン２０３を囲むエンクロージャ壁２０２を備える。処理サイクルにおいて、基板１１４は、注入ポート２１０を通って基板搬送体２０６、例えば、ロボットアームによって基板支持体２０４上に載置される。基板支持体２０４は、装填及び非装填のために下の位置に移動することができ、封入電極２０７を含むことができる。基板支持体２０４は、電気抵抗加熱素子（図示せず）、加熱ランプ（図示せず）、又はプラズマ自体であり得る、ヒータ２０１によって加熱することができる。基板支持体２０４は、典型的には、セラミック構造を備え、基板１１４を見るための受容面を持つ。使用中、ＤＣ電圧がヒータ２０１に印加される。基板支持体２０４における電極２０７は、基板１１４を支持体２０４に静電的にクランプするためにも使用し得る。基板支持体２０４は、また、基板支持体２０４上に基板の周囲を少なくとも部分的に囲む一つ以上のリング（図示せず）を備えることができる。
【００３１】
基板が装填された後、支持体２０４はガス分配器２０８に近い処理位置に上げられ、それらの間に所望の間隔を設ける。ガス分配器２０８は、その中にプロセスガスを分配するプロセスゾーン２０３の上にあるシャワーヘッドである。ガス分配器２０８は、プロセスゾーンに導入する前にガス流を混合せずに第一と第二のプロセスガスの二つの独立した流れをプロセスゾーンに別々に分配することができ、又は予備混合したプロセスガスをプロセスゾーン２０３に供給する前にプロセスガスを予備混合することができる。第一と第二のガス供給源２２４ａ、ｂは、プロセスガスを第一と第二のガス供給源２２８ａ、ｂからガスコンジット２３２ａ、ｂと、ガスバルブ２４４ａ、ｂを経て分配し、プロセスガスをチャンバ２００へ供給する第一と第二のガス注入口２１１ａ、ｂへのガスフローを制御する。
【００３２】
チャンバ２００は、また、使用済みプロセスガスと副生成物をチャンバ２００から除去するとともにプロセスゾーン２０３にプロセスガスの所定の圧力を維持するガス排出口２８２を備える。一変形例において、ガス排出口２８２は、プロセスゾーン２０３と、排出ポート２８５と、スロットルバルブ２８６と、チャンバ２００内のプロセスガス圧を制御する一つ以上の排出ポンプ２８８からの使用済みプロセスガスを受容するポンピングチャネル２８４とを含む。排出ポンプ２８８には、ターボ分子ポンプ、クライオポンプ、粗引きポンプ、又は組み合わせ機能ポンプの一つ以上が含まれてもよい。チャンバ２００は、また、パージガスをチャンバ２００に分配するために底壁２７０を通る注入ポート２７２を備えることができる。パージガスは、典型的には、処理の間、支持体２０４と他のチャンバ構成要素を望まない堆積から保護するために基板支持体２０４を超えて注入ポート２７２から上方に流れる。
【００３３】
チャンバ２００は、また、チャンバ２００の活性と動作パラメータを制御するコントローラ２９６を備える。コントローラは、例えば、プロセッサとメモリを備えることができる。プロセッサは、チャンバ制御ソフトウエア、例えば、メモリ内に保存されたコンピュータプログラムを実行する。メモリは、ハードディスクドライブ、読み取り専用メモリ、フラッシュメモリ、又は他のタイプのメモリであってもよい。コンロトーラ２９６は、また、他の構成要素、例えば、フロッピーディスクドライブやカードラックを備えてもよい。カードラックは、シングルボードコンピュータ、アナログとデジタルの入力／出力ボード、インタフェースボード、ステッパモータコントローラボードを含有することができる。チャンバ制御ソフトウエアは、タイミング、ガスの混合物、チャンバ圧、チャンバ温度、マイクロ波電力レベル、高周波電力レベル、サセプタ位置、及び具体的なプロセスの他のパラメータを決定する指示の設定を含む。チャンバ２００は、また、電力を種々のチャンバ構成要素、例えば、電極２０７、ヒータ２０１、又は他のチャンバ構成要素に分配する電源２９８を備える。チャンバ２００は、また、種々のセンサ、例えば、チャンバ２００内の構成要素又は基板表面の温度を検出する、温度検出熱電対（図示せず）、又は干渉計（図示せず）を持つことができる。温度センサや干渉計は、そのデータをチャンバコントローラ２９６に伝えることができ、その後、例えば、基板支持体２０４内の抵抗加熱素子を制御することによって、処理チャンバ２００の温度を制御するために温度データを使用し得る。
【００３４】
浅いトレンチ分離のために応力を加えられた酸化シリコンを堆積させる詳細な例示的方法は、ギャップ充填プロセスとバルク充填プロセスの二つのステップを含む。ギャップ充填プロセスにおいて、オゾンを１８ｓｌｍ〜２７ｓｌｍの流量で供給して、約１２ｗｔ％〜約１７ｗｔ％のプロセスガスを形成し、ＴＥＯＳを３００ｍｇｍ〜２７００ｍｇｍで供給する。チャンバ内のガス圧は、約６００トールに設定される。基板は、基板とシャワーヘッドガス分配器の間に約３００ミルの間隔で約５４０℃の温度に維持される。バルク充填プロセスにおいて、オゾンを約１８ｓｌｍの流量で供給して約１２.５ｗｔ％のプロセスガスを供給し、ＴＥＯＳを６０００ｍｇｍ〜９０００ｍｇｍの流量で供給する。基板は、基板とシャワーヘッドガス分配器の間に約１３０ミル〜１７０ミル３００ミルの間隔で約５４０℃の温度に維持される。チャンバ内のガス圧は約６００トールである。
【００３５】
オプションにより、他のプロセスにおいて、プロセスガスは、電磁エネルギー、例えば、高周波電圧エネルギーをプロセスガスに結合してプロセスガスからプラズマを生成するガスエネジャイザー２１２によってプラズマプロセスにおいてチャンバ内で活性化され得る。第一プロセスガスを活性化するために、ガスエネジャイザー２１２は、（ｉ）支持体２０４内の電極２０７と（ｉｉ）ガス分配器２０８又はチャンバ壁２０２であってもよい第二電極２０７の間に印加される電圧を含む。電極２０７、２０９に印加される電圧は、プロセスゾーン２０３におけるプロセスガスにエネルギーを容量的に結合する。一変形例において、電圧は、約３５０ｋＨｚ〜約６０ＭＨｚの周波数、約１０〜約１０００ワットの電力レベルで第一電極に印加され、第二電極２０９は、接地されるか又はフローティングしている。ガスエネジャイザー２１２は、また、誘導コイル（図示せず）であり得る。電源２９８は、プラズマが所望される場合、所望の電圧を印加するために使用し得る。
【００３６】
フラッシュメモリセル構成が記載されるが、本発明は他の構成でも使用し得る。例えば、基板１１４は、バックアップ電源から独立している正常に作動する揮発性セルを製造するためにＲＡＭセルに結合したバックアップメモリとして不揮発性メモリセルを含むこともでき、ＤＲＡＭと不揮発性デバイスの組み合わせはシャドウＲＡＭと呼ばれる。例えば、ＤｉＭａｒｉａの米国特許第４,４７１,４７１号は、フローティングゲート部分と記憶ノードを備えるＤＲＡＭデバイスと、フローティングゲート部分に隣接しているが、記憶ノードから遠い二重電子インジェクタ構造を備える不揮発性メモリをそれぞれ含む電界効果トランジスタメモリセルのアレイが開示され、この開示内容は本明細書に全体で援用されている。フローティングゲートと電子インジェクタ構造は、水平に向けられＤＲＡＭから遠い。
【００３７】
本発明は、メモリデバイス１００、例えば、ＲＡＭ、ＤＲＡＭ又はシャドーＤＲＡＭ構成を備えるメモリセル１１０の他のタイプとも使用し得る。典型的なＭＯＳ動的ＤＲＡＭ構成を備えるメモリセル１１０は、当業者に知られるキャパシタに結合したトランジスタを備える。メモリセル１１０のプログラムされた状態は、キャパシタ上に保存された電荷の関数である。ＤＲＡＭの単一トランジスタとキャパシタは、スタティックＲＡＭに関していくつかの利点がある；しかしながら、ＤＲＡＭリークのキャパシタ上の電荷もまたリークすることができ、短時間で消失され得る。データが消失することを防止するために、従来のＤＲＡＭは、定期的にリフレッシュされるように設計されている。従って、ＤＲＡＭは、メモリへ印加される電源電圧が消失又は切られた場合にＤＲＡＭセルに保存された情報が消失するので揮発性メモリと呼ばれる。保存された揮発性情報が保持されなければならない場合、別の電源、例えば、バッテリーシステムは主電源の故障の場合に用いられるメモリに結合されなければならない。
【００３８】
本発明は、本発明のある好ましい変形例によって記載されてきた；しかしながら、他の変形例も可能であり、例えば、他のタイプの応力誘導物質も当業者に明らかであるように使用し得る。更に、応力を加えられた層を形成する代替的ステップも、当業者に明らかであるように記載された実施態様のパラメータに従って使用し得る。それ故、添えられた特許請求の範囲の精神と範囲は、本明細書に含まれる好ましい変形例の記載に限定されるべきでない。
【図面の簡単な説明】
【００３９】
【図１】図１（従来技術）は、フラッシュメモリ構成を備えるメモリセルの実施形態の側断面図である。
【図２】図２は、隣接基板層に歪みを誘発する応力を加えられた層を備えるメモリセルの実施形態の側断面図である。
【図３】図３は、基板上に応力を加えられた層を形成するのに適した堆積チャンバの実施形態の側断面図である。
【符号の説明】
【００４０】
２０…メモリセル、２２…基板、２４…ソース、２６…ドレイン、２８…チャネル、３０…トンネル酸化物層、３２…フローティングゲート、３４…ゲート層間誘電体、３６…制御ゲート、１１０…メモリセル、１１４…基板、１１６…Ｐ-エピタキシャル層、１２０…ソース、１２４…ドレイン、１２６ａ、ｂ…ｎ-ドープされた領域、１２８…チャネル層、１３２…歪みライン、１３６…浅い分離トレンチ、１３８ａ…第一層、１３８ｂ…第二層、１４０…壁、１４２…スタックの層、１５０…トンネル酸化物層、１５４…フローティングゲート層、１５６…ゲート層間誘電体、１５８…制御ゲート、１６０…窒化物スペーサ、１６２…カバー層、１６４…酸化物層、１６６ａ…多結晶層、１６８…シリサイド層、１７０…非ランド領域のコンタクト、１７２…露出部分、１７４…プレメタル堆積層、２００…チャンバ、２０１…ヒータ、２０３…プロセスゾーン、２０４…基板支持体、２０６…基板搬送体、２０７…封入電極、２０８…ガス分配器、２１１ａ、ｂ…ガス注入口、２１２…ガスエネジャイザー、２３２ａ、ｂ…ガスコンジット、２４４ａ、ｂ…ガスバルブ、２７０…底壁、２７２…注入ポート、２８２…ガス排出口、２８４…ポンピングチャネル、２８５…排出ポート、２８８…排出ポンプ。
【図１】
2009521100.tif 000003
【図２】
2009521100.tif 000004
【図３】
2009521100.tif 000005
【国際調査報告】
2009521100.tif 000006
2009521100.tif 000007