(57)【要約】異なる厚さと異なる窒素濃度を有するゲート酸化層と、異なる導電型と異なる活性ドーパント濃度を有するゲート電極とを有する複数個のゲート・スタック構造を持った集積回路を提供するための方法と装置。【選択図】図３
2009522813.tif 000002
【特許請求の範囲】
【請求項１】
集積回路における複数個のゲート構造を形成する方法であって、
基板を用意するステップ、
前記基板の第１のエリア上に設けられる第１の複数個のゲート構造用として前記基板上に第１の酸化層を形成するステップ、
前記第１の酸化層の少なくとも一部に対して第１の窒化酸化層を形成するために第１の窒化プロセスを実施するステップ、
第２の複数個のゲート構造が形成されることになる前記基板の少なくとも第２のエリア上の前記第１の酸化層および前記第１の窒化酸化層の一部を取り除くステップ、
前記基板上の少なくとも前記第２のエリアに第２の酸化層を形成するステップ、
前記第１のエリア内の前記第１および第２のエリアにおける前記第１の窒化酸化層と前記第２の酸化層の上に導電層を形成するステップ、
第１の複数個のデバイスのために第１の複数個のゲート・スタックを形成するために、前記第１の酸化層、前記第１の窒化酸化層、および前記導電層をパターニングするステップ、
前記第２のエリアにおいて、第２の複数個のデバイスのために第２の複数個のゲート・スタックを形成するために、前記第２の酸化層および前記導電層をパターニングするステップ、
を含む方法。
【請求項２】
前記第１および第２のエリアにおいて、前記導電層の一部を、第１の導電型にドープするステップをさらに含む、請求項１の方法。
【請求項３】
少なくとも前記第１のエリアにおいて、前記導電層の一部を、第２の導電型にドープするステップをさらに含む、請求項１の方法。
【請求項４】
前記第１および第２のエリアの少なくとも一方において、前記導電層の一部が活性ドーパント濃度を実質的に持たないように保つ動作をさらに含む、請求項１の方法。
【請求項５】
前記第２の酸化層の少なくとも一部に窒素を含ませるための第２の窒化プロセスを実施する動作をさらに含む、請求項１の方法。
【請求項６】
前記第２の酸化層は、前記窒化酸化層の窒素濃度よりも低い窒素濃度を有するように形成される、請求項５の方法。
【請求項７】
前記第２の酸化層は、実質的に窒素濃度を持たないように形成される、請求項１の方法。
【請求項８】
前記第１のゲート酸化層は、約１０Åから約３０Åまでの厚さになるように形成される、請求項１の方法。
【請求項９】
前記第２の酸化層は、約２０Åから約１００Åまでの厚さになるように形成される、請求項１の方法。
【請求項１０】
前記第１の複数個のデバイスは、イメージ・センサー・アレイの周辺回路を含む、請求項１の方法。
【請求項１１】
前記第１の複数個のデバイスは、デジタル回路およびアナログ回路を含む、請求項１の方法。
【請求項１２】
前記第２の複数個のデバイスは、ピクセルのアレイを含む、請求項１の方法。
【請求項１３】
前記導電層は、ポリシリコンを含むよう形成されている、請求項１の方法。
【請求項１４】
前記第１のエリアにおいて、前記デバイスはＰＭＯＳデバイスおよびＮＭＯＳデバイスを含む、請求項１の方法。
【請求項１５】
前記第１および第２の複数個のデバイスがトランジスタを含む、請求項１の方法。
【請求項１６】
イメージ・センサーを形成する方法であって、
基板を用意するステップ、
前記基板上に第１の酸化層を形成するステップ、
前記第１の酸化層の少なくとも一部から第１の窒化酸化層を形成するために窒化プロセスを実施するステップ、
前記基板の第１のエリア上の前記第１の窒化酸化層および前記第１の酸化層の部分を除去するステップ、
前記基板の少なくとも前記第１のエリア上に第２の酸化層を形成するステップ、
前記第１の酸化層と、前記第１の窒化酸化層と、前記第２の酸化層との上に導電層を形成するステップ、
前記導電層の一部を第１の導電型にドープするステップ、
前記導電層の一部を第２の導電型にドープするステップ、
前記第１の酸化層と、前記第１の窒化酸化層と、前記導電層とを、第１の複数個のデバイスのために第１の複数個のゲート・スタックを形成するために、パターニングするステップ、
前記第２の酸化層と前記導電層を、第２の複数個のデバイスのために第２の複数個のゲート・スタックを形成するために、パターニングするステップ、
を含む方法。
【請求項１７】
前記第１の酸化層は、約１０Åから約３０Åまでの厚さを有するように形成される、請求項１６の方法。
【請求項１８】
前記第２の酸化層は、約２０Åから約１００Åまでの厚さを有するように形成される、請求項１６の方法。
【請求項１９】
前記導電層の一部分を第２の導電型にドープするステップが、前記一部分の活性ドーパント濃度が約１ｘ１０２０  原子／ｃｍ３に等しいかそれよりも小さくなるようにドーピングする、請求項１６の方法。
【請求項２０】
前記導電層の少なくとも一部分が活性ドーパント濃度を実質的に持たないように保つ動作をさらに含む、請求項１６の方法。
【請求項２１】
実質的に活性ドーパント濃度を持たないように保たれた前記導電層の前記一部分は、前記第２の酸化層の上にある、請求項２０の方法。
【請求項２２】
前記酸化層を形成するステップが、前記窒化酸化層の窒素濃度よりも低い窒素濃度を有するように前記酸化層を形成するステップを含む、請求項１６の方法。
【請求項２３】
前記第２の複数個のデバイスは、ピクセルのアレイ内に形成される、請求項１６の方法。
【請求項２４】
前記第１の複数個のデバイスが、前記ピクセルのアレイの周辺の回路内に形成される、請求項２３の方法。
【請求項２５】
前記周辺回路を形成するステップが、前記第１の複数個のデバイスを形成するステップを含む、請求項１６の方法。
【請求項２６】
前記第２の酸化層を形成するステップが、窒素濃度を実質的に持たない前記第２の酸化層を形成するステップを含む、請求項１６の方法。
【請求項２７】
前記導電層の一部が実質的に活性ドーパント濃度を持たないように保持するステップをさらに含む、請求項１６の方法。
【請求項２８】
前記導電層がポリシリコンを含むように形成されている、請求項１６の方法。
【請求項２９】
イメージ・センサーであって、
第１の窒化ゲート酸化層およびｐ型ゲート電極を含むゲート・スタック構造を持ったＰＭＯＳデバイスと、
第２の窒化ゲート酸化層およびｎ型ゲート電極を含むゲート・スタック構造を持ったＮＭＯＳデバイスと、
を含む周辺回路と、
前記周辺回路の近傍にあるピクセルのアレイであって、少なくとも１つのピクセルは、
光変換デバイスと、
前記光変換デバイスからの電荷を転送する第１のトランジスタであって、窒素濃度が約１５原子百分率に等しいかそれ未満のゲート酸化層と、ゲート電極とを含むゲートスタックを持つ第１のトランジスタと、
を含むピクセルのアレイ、
を含むイメージ・センサー。
【請求項３０】
前記第１および第２の窒化ゲート酸化層は、前記ピクセルのゲート酸化層とは異なっている、請求項２９のイメージ・センサー。
【請求項３１】
前記第１および第２の窒化ゲート酸化層の少なくとも一方の厚さは、約１０Åから約３０Åの間である、請求項２９のイメージ・センサー。
【請求項３２】
前記ピクセルのゲート酸化層の厚さは、約２０Åから約１００Åの間である、請求項２９のイメージ・センサー。
【請求項３３】
前記ピクセルのゲート電極は、約１ｘ１０２０  原子／ｃｍ３に等しいかそれ未満の活性ドーパント濃度を有する、請求項２９のイメージ・センサー。
【請求項３４】
前記ピクセルのゲート電極は、活性ドーパント濃度を実質的に持たない、請求項２９のイメージ・センサー。
【請求項３５】
前記ピクセルのゲート酸化層は、窒素濃度を実質的に持たない、請求項２９のイメージ・センサー。
【請求項３６】
前記周辺回路は、デジタル回路およびアナログ回路を含む、請求項２９のイメージ・センサー。
【請求項３７】
イメージ・センサーであって、
イメージ・センサーに結合されたプロセッサを含み、
前記イメージ・センサーは、
第１の窒化ゲート酸化層およびｐ型ゲート電極を含むゲートスタック構造を持ったＰＭＯＳデバイスと、
第２の窒化ゲート酸化層およびｎ型ゲート電極を含むゲートスタック構造を持ったＮＭＯＳデバイスと
を含む周辺回路と、
ピクセルのアレイであって、少なくとも一つのピクセルは、
光変換デバイスと、
前記ピクセルの動作のために使用されるトランジスタであって、ゲート酸化層およびゲート電極を含む第１のゲート・スタック構造とを有しているトランジスタと
を含むピクセルのアレイ、
を含むイメージ・プロセッサ。
【請求項３８】
前記イメージ・センサーは、ＣＭＯＳイメージ・センサーである、請求項３７のイメージ・センサー。
【請求項３９】
前記イメージ・センサーは、電荷結合型デバイスイメージ・センサーである、請求項３７のイメージ・センサー。
【請求項４０】
ピクセル・ゲート酸化層は、約１５原子百分率に等しいかもしくはそれ未満の窒素濃度を有している、請求項３７のイメージ・センサー。
【請求項４１】
前記第１および第２の窒化ゲート酸化層は、前記ピクセルのゲート酸化層とは異なっている、請求項３７のイメージ・センサー。
【請求項４２】
前記第１および第２の窒化ゲート酸化層の少なくとも一方の厚さが、約１０Åから約３０Åまでの間である、請求項３７のイメージ・センサー。
【請求項４３】
前記ピクセルのゲート酸化層の厚さは、約２０Åから約１００Åまでの間である、請求項３７のイメージ・センサー。
【請求項４４】
前記ピクセルのゲート電極は、約１ｘ１０２０  原子／ｃｍ３に等しいかそれ未満の活性ドーパント濃度を有する、請求項３７のイメージ・センサー。
【請求項４５】
前記ピクセルのゲート電極は、活性ドーパント濃度を実質的に持たない、請求項３７のイメージ・センサー。
【請求項４６】
前記ピクセルのゲート酸化層は、窒素濃度を実質的に持たない、請求項３７のイメージ・センサー。
【請求項４７】
前記周辺回路は、デジタル回路およびアナログ回路を含む、請求項３７のイメージ・センサー。
【請求項４８】
集積回路であって、
少なくとも１つの第１のデバイス用の少なくとも１つの第１のゲート・スタック構造であって、窒化された第１のゲート酸化層および第１の導電型の第１の導電層を含む、第１のゲート・スタック構造と、
少なくとも１つの第２のデバイス用の少なくとも１つの第２のゲート・スタック構造であって、窒化された第２のゲート酸化層および第２の導電型の第２の導電層を含む、第２のゲート・スタック構造と、
少なくとも１つの第３のデバイス用の少なくとも１つの第３のゲート・スタック構造であって、第３のゲート酸化層および第３の導電層を含む、第３のゲート・スタック構造と、
を含む集積回路。
【請求項４９】
前記第３のゲート酸化層は、約１５原子百分率に等しいかもしくはそれ未満の窒素濃度を有している、請求項４８の集積回路。
【請求項５０】
前記窒化された第１および第２のゲート酸化層は、前記第３の酸化層とは異なっている、請求項４８の集積回路。
【請求項５１】
前記第３のゲート電極は、約１ｘ１０２０  原子／ｃｍ３に等しいかそれ未満の活性ドーパント濃度を有している、請求項４８の集積回路。
【請求項５２】
前記第３のゲート電極は、前記第１の導電型であり、かつ、少なくとも１つの第４のデバイス用の少なくとも１つの第４のゲート・スタック構造を更に含み、前記少なくとも１つの第４のゲートスタック構造は、第４のゲート酸化層と前記第２の導電型の第４の導電層とを含む、請求項４８の集積回路。
【請求項５３】
少なくとも１つの第５のデバイス用の少なくとも１つの第５のゲート・スタック構造をさらに含み、前記少なくとも１つの第５のゲート・スタック構造は、第５のゲート酸化層と、前記第３および第４の導電層の活性ドーパント濃度よりも小さい活性ドーパント濃度を有する第５の導電層とを含む、請求項５２の集積回路。
【請求項５４】
少なくとも１つの第６のデバイス用の少なくとも１つの第６のゲート・スタック構造をさらに含み、前記少なくとも１つの第６のゲート・スタック構造は、第６のゲート酸化層と、前記第１および第２の導電層の活性ドーパント濃度よりも小さい活性ドーパント濃度を有する第６の導電層とを含む、請求項５３の集積回路。
【請求項５５】
少なくとも１つの第４のデバイス用の少なくとも１つの第４のゲート・スタック構造をさらに含み、前記少なくとも１つの第４のゲートスタック構造は、窒化された第４のゲート酸化層と、前記第１および前記第２の導電層の活性ドーパント濃度よりも小さい活性ドーパント濃度を有する第４の導電層とを含む、請求項４８の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよびシステムに関するものである。特に、本発明は、ｎ型ゲート構造およびｐ型ゲート構造を提供する方法と装置に関するものである。
【背景技術】
【０００２】
高速回路のためには、高速化を可能にしながらデバイスのサイズをより小型化することのできるｐ型ゲートおよびｎ型ゲートの両方を有する、例えばトランジスタのようなデバイスを持つことが望まれている。例えば、ＤＲＡＭプロセスの場合、高速度処理（プロセッシング）と小型化の両方を実現するために、ｐ＋ゲート電極およびｎ＋ゲート電極の両方が使用されている。
【０００３】
多くのＳＯＣ（ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ：システム・オン・チップ）設計は、高速デジタル回路およびアナログ回路の両方を含む。ＳＯＣ設計を有することのできる装置の例としては、イメージ・センサーがある。イメージ・センサーは通常、ピクセル・セルのアレイと、信号処理用の周辺回路とを含む。イメージ・センサーは、理想的には、高速度のデジタル処理に加え、アナログ信号処理もできるようになっている。高速イメージ・センサー回路には、高駆動電流と低しきい値電圧とに適合するゲート長の小さいデバイスが要求され、一方、アナログ信号伝送器は、特にピクセル・アレイにおいては、速度よりも高い量子効率のほうがより重要となるような、大きく異なる動作特性を有している。このことは、ＰＭＯＳデバイスおよびＮＭＯＳデバイスの両方について言えることである。
【０００４】
従来のＮＭＯＳデバイスは、ｐ型ウェルを有する基板の上にｎ＋ポリシリコン・ゲート電極を用いる。かかるデバイスは、表面チャネルデバイス（ｓｕｒｆａｃｅ  ｃｈａｎｎｅｌ  ｄｅｖｉｃｅ）である。もしも、同じｎ＋ポリシリコン・ゲート電極が、ＰＭＯＳデバイスにおけるｎ型ウェルとともに用いられると、しきい値電圧は、高くなりすぎる。しかしながら、イメージ・センサーもしくはその他の如何なる集積回路の全体にｎ＋ゲートを使用するという処理は、低コストである。ｎ＋ゲート電極をＰＭＯＳデバイスにおいて適応させるために、ｐ型インプラントが基板ｎ型ウェル表面で用いられ、埋め込み接合（ジャンクション）がトランジスタのチャネル領域に形成される。「埋め込みチャネル」ＰＭＯＳデバイスの使用には大きな欠点がある。例えば、かかるデバイスは、ゲートの静電的制御がうまくできず、そのためショート・チャネル効果（ｓｈｏｒｔ−ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）が小さいので、大きさを十分に小型化することができない。
【０００５】
異なる動作特性を有するｐ＋ゲート電極とｎ＋ゲート電極の両方を集積回路に使用することが望ましいことになろう。しかしながら、ｐ＋ゲート電極およびｎ＋ゲート電極の両方を有する集積回路を製造するための従来の方法は、１つの集積回路にそれぞれが異なる動作特性を持つｐ＋ゲート電極とｎ＋ゲート電極の両方を備えるにはうまく適していない。ｐ＋ゲート電極とｎ＋ゲート電極の両方を作るために用いられる処理フローでの最大の課題の一つは、ある型のドーパント（例えば、ボロンのような、特にｐ型のドーパント）が、熱処理ステップ中に、ゲート酸化物を通してデバイスのチャネル領域に拡散することを妨げるようにすることである。例えばリンおよびヒ素といったｎ型ドーパントは、酸化物を通しての拡散性が比較的低く、従って一番の関心事とはならない。この問題に対処するために、ｐ＋およびｎ＋ゲート電極の両方を用いる場合には、窒化ゲート酸化物をむらなく均一に用いることが標準的になってきた。
【０００６】
しかしながら、窒化ゲート酸化物は、特に、イメージ・センサーのようなノイズに敏感な集積回路において重大な欠点があることが知られている。例えば、窒化ゲート酸化物が用いられた場合、ゲート酸化物と基板表面間の接合（ｉｎｔｅｒｆａｃｅ）が弱くなる。更に、窒化酸化物は、トランジスタ特性、例えば、特に、キャリヤ移動度（ｃａｒｒｉｅｒ  ｍｏｂｉｌｉｔｙ）、トランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）、トラッピング（ｔｒａｐｐｉｎｇ）、デトラッピング（ｄｅｔａｐｐｉｎｇ）などのばらつき、の原因となるが、これらの特性のばらつきは、アナログ回路においては望ましくないものである。更に、ピクセルに用いられる窒化ゲート酸化物は、イメージ・センサーにおいて、ノイズ、特に「１／ｆ」ノイズもしくはランダム・テレグラフ信号「ＲＴＳ」ノイズ（ｒａｎｄｏｍ  ｔｅｌｅｇｒａｐｈ  ｓｉｇｎａｌ  “ＲＴＳ”  ｎｏｉｓｅ）を大幅に増大させるが、これは望ましくない。
【０００７】
従来の窒化ゲートで知られている欠点を緩和しながら、ｎ型およびｐ型のゲートを持ち、且つ１つの集積回路内において異なるタイプのｎ型およびｐ型ゲートを持つ集積回路（例えばイメージ・センサー集積回路）を提供できる方法と装置が望まれている。更に、回路設計に用いられるように、異なるしきい値電圧を有する種々のデバイスを有することが望まれている。
【発明の開示】
【０００８】
本発明の実施例は、異なる厚さおよび／または異なる窒素濃度のゲート酸化層を有する複数個のゲート・スタック構造と、異なる導電型および／または異なる活性ドーパント濃度のゲート電極とを有する集積回路作成のための方法および装置を提示している。この方法は、アナログ・トランジスタおよび高速デジタル・プロセシング用のトランジスタの両方を持ちノイズを増大させないイメージ・センサーの形成に適している。
【０００９】
第１の酸化層は、基板の第１の領域上に設けられる第１の複数個のゲート構造用として前記基板上に形成される。窒化プロセスは、少なくとも前記第１の酸化層の一部分から第１の窒化酸化層を形成するために実行される。前記基板の少なくとも第２の領域の上の前記第１の酸化層および第１の窒化酸化層の部分は除去される。第２の酸化層は、基板上の少なくとも前記第２の領域に形成される。導電層は、前記第１および第２の領域における前記第１の窒化酸化層と前記第２の酸化層との上に形成される。前記第１の領域において、前記第１の酸化層と、前記第１の窒化酸化層と、前記導電層とは、第１の複数個のデバイスのために第１の複数個のゲート・スタックを形成するようにパターニングされる。前記第２の領域において、前記第２の酸化層と導電層とは、第２の複数個のデバイスのために第２の複数個のゲート・スタックを形成するようにパターニングされる。前記第１および第２の領域の少なくとも一方の領域内で、前記導電層は、第１および第２の導電型の少なくとも一方にドープされる。
【発明を実施するための最良の形態】
【００１０】
本発明は、単一の集積回路におけるｐ型およびｎ型ゲートの構造を提供するものである。本発明は、例えばＣＭＯＳイメージ・センサーのような或る実施例について説明されるが、本発明はかかる実施例に限定されるものではない。従って、本発明の範囲は、ここに添えられている特許請求の範囲を参照してのみ定義される。
【００１１】
以下の説明において用いられている「基板」という言葉は、集積回路を製造するために適切なあらゆる支持層を意味し、一般的には半導体をベースとするものであるが、必ずしもそうである必要はない。基板は、シリコンをベースとするものであってもよく、ベースとなる半導体基盤もしくは非半導体基盤に支持されたシリコンのエピタキシャル層を含んでもよく、サファイアのベースのもの、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：絶縁体上のシリコン）、金属、ポリマー、または任意のその他の適切な材料であっ
てもよい。以下の説明において、基板について言及している場合、ベースとなる半導体基盤もしくはその他の基盤の中にもしくは上に、領域、接合またはその他の構造を形成するための前処理ステップが既に行われていてもよい。
【００１２】
本発明の実施例は、イメージング・ピクセルのアレイおよび関連するイメージ取り込み／プロセシング回路を有するイメージ・センサーに関して説明されている。「ピクセル」という語は、電荷蓄積型光変換デバイスと、電磁放射を電気信号に変換するための、関連するトランジスタとを含む光素子ユニット・セルを意味している。本明細書で取り上げているピクセルは、４Ｔ（４トランジスタ）ＣＭＯＳピクセル回路として図解され且つ説明されているが、これは１つの例を示す目的だけのものである。本発明は、４個のトランジスタ（４Ｔ）ピクセルもしくはＣＭＯＳ技術にさえも限定されることはないが、４トランジスタより少ない（例えば、３Ｔ）或いはより多くの（例えば、５Ｔ）トランジスタを有する、その他のピクセル構成、および他の画像技術、例えば電荷結合型デバイス（ＣＣＤ）にも使用することができるということを理解すべきである。本発明の説明は、ここでは、１つのピクセルのアーキテクチュアとその製造に関連してなされているが、これは、通常、例えば行と列とに配列されたピクセルを有するイメジャー・アレイを構成する複数個のピクセルの代表例であることも理解されるべきである。それ故、以下の詳細な説明は、限定的なものとしてとらえるものではなく、本発明の範囲は、本明細書に添付された特許請求の範囲によってのみ限定される。
【００１３】
更に、本発明の実施例は、イメージ・センサーに関連して説明されているが、本発明はそのように限定されるものではない。本発明は、ｐ型およびｎ型ゲート構造を使用し得るその他の集積回路デバイスおよびシステムに適用可能である。
【００１４】
添付された図面を参照して以下本発明を説明するが、ここで、全図面を通して、同等の特徴を備えるものには同等の参照番号が一貫して使用されている。図１は、本発明の実施例に従って形成されたｐ型およびｎ型ゲート構造を利用するＣＭＯＳイメージ・センサー１００のブロック図である。イメージ・センサー１００は、周辺回路１０１およびピクセル・アレイ１０２を有しており、同ピクセル・アレイ１０２は複数個のピクセル１０を有している。周辺回路１０１は、ピクセル・アレイ１０２と同じ基板２１０上に含ませることができる。
【００１５】
周辺回路１０１は、例えば、行ドライバー１４５および行アドレス・デコーダ１５５を含む。アレイ１０２の行のラインは、行アドレス・デコーダ１５５に呼応して行ドライバー１４５により選択的に動作させられる。列ドライバー１６０および列アドレス・デコーダ１７０も、同様に周辺回路１０１内に含まれている。イメージ・センサー１００は、アドレス・デコーダ１５５、１７０を制御するタイミング／制御回路（ｔｉｍｉｎｇ  ａｎｄ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）１５０によって動作させられる。この制御回路１５０は、行および列ドライバー回路１４５、１６０も制御する。
【００１６】
列ドライバー１６０と関連するサンプル／ホールド回路１６１は、ピクセル・リセット信号Ｖｒｓｔおよびアレイ１０２の選択されたピクセルのピクセル・イメージ信号Ｖｓｉｇを読み取る。差動増幅器１６２によって各ピクセルの差分信号（Ｖｒｓｔ−Ｖｓｉｇ）が生成され、同信号は、アナログ／デジタル・コンバータ１７５（ＡＤＣ）によってデジタル化される。アナログ／デジタル・コンバータ１７５は、デジタル化されたピクセル信号をイメージ・プロセッサ１８０へ供給し、同イメージ・プロセッサ１８０は、デジタル・イメージを形成し、出力することができる。
【００１７】
上述したように、周辺回路１０１は、デジタル回路、例えばイメージ・プロセッサ１８０、およびアナログ回路、例えばサンプル／ホールド回路１６１および増幅器１６２、を含んでいる。イメージ・センサー１００のデジタル回路は、ＰＭＯＳおよびＮＭＯＳ表面チャネルデバイスを含み、アナログ回路は、埋め込みチャネルＰＭＯＳデバイスを含む。更に、イメージ・センサー１００は、ｐ型およびｎ型ゲートの両方を持つトランジスタを含む。周辺回路１０１のデバイスについては、図４を参照して以下により詳しく説明する。
【００１８】
図２および図３は、アレイ１０２のピクセル・セル１０を図解している。ピクセル・セル１０は、光の光子を受け取り、それらの光子を電子によって運ばれる電荷に変換するように機能する。このために、ピクセル１０は、フォトダイオード３１、もしくは、例えばフォトゲート、フォトコンダクター、或いはその他の感光性デバイスのような任意の種類の光変換デバイスを含む。フォトダイオード３１は、フォトダイオード電荷蓄積領域４１およびｐ型表面層４２を含む。
【００１９】
各ピクセル・セル１０はまた、フォトダイオード・フォトセンサー電荷蓄積領域４１からフローティング拡散領域４５へ電荷を転送するための転送トランジスタ３２と、電荷の転送に先立ってフローティング拡散領域４５を予め定められた電荷レベルＶａａ−ｐｉｘへリセットするためのリセット・トランジスタ３３とを含む。ピクセル・セル１０はまた、フローティング拡散領域４５からの電荷レベルを受け取り、増幅するためのソース・フォロワー・トランジスタ３６と、ソース・フォロワー・トランジスタ３６からのピクセル・セル１０の内容の読み出しを制御するための行選択トランジスタ３５とを含む。ピクセル１０は、分離領域４３によって、アレイ１０２の他のピクセルとイメージ・センサー１００の他のデバイスとから分離されている。この分離領域は浅いトレンチ（溝）状分離領域として図示されている。
【００２０】
図示した実施例において、トランジスタ３２、３３の各々は、基板２１０に支えられたゲート・スタック２０１ｄを含む。転送トランジスタ３２およびリセット・トランジスタ３３は、異なるゲート・スタック構造を持つことができる。図示した実施例において、基板２１０は、ｐ型の基板である。ゲート・スタックの各々は、ゲート酸化層およびゲート電極を含む複数の層を備えている。図３に示されているように、転送トランジスタ・ゲート・スタック構造２０１ｄは、ゲート酸化物２２５およびゲート電極２３０を含む。図解した実施例において、ゲート電極２３０は、活性ドーパント濃度（ａｃｔｉｖｅ  ｄｏｐａｎｔ  ｃｏｎｃｅｎｔｒａｔｉｏｎ）を実質的に全く持たない。ゲート・スタック２０１ｄは更に、絶縁層４６を有しており、この絶縁層４６としては、例えば、テトラエチル・オルトシリケート（ＴＥＯＳ：ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｌｉｃａｔｅ）、シリコン酸化物（ＳｉＯ２）、窒化物（例えば、窒化シリコン（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）、酸窒化物（シリコン酸窒化物：ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ）、ＯＮ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ：酸化物−窒化物）、ＮＯ（ｎｉｔｒｉｄｅ−ｏｘｉｄｅ：窒化物−酸化物）、もしくはＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ：酸化物−窒化物−酸化物）などがある。絶縁側壁２４１は、例えば、ＴＥＯＳで構成されている。転送トランジスタ３２は更に、ゲート酸化物２２５とゲート電極２３０の下にあるチャネル領域２３２も含む。
【００２１】
図２に示したように、リセット・トランジスタ３３は、ゲート・スタック構造２０１ｆを含む。ゲート・スタック構造２０１ｆは、ゲート電極２３０ｎがｎ型にドープされている点を除き、転送トランジスタのゲート・スタック構造２０１ｄに類似している。リセット・トランジスタ３３は更に、基板２１０のｎ型領域であるソース／ドレイン領域４４ｎも含む。
【００２２】
理想的には、転送トランジスタ３２は、フォトダイオード３１からフローティング拡散領域４５への電荷の転送中には極めて低い電位障壁を持っている。低電位電位障壁は、転
送トランジスタ３２が動作しているときに、フォトダイオード３１からの電荷転送効率を高め、フォトダイオード内の電位ウェルを減少もしくは除去することによって、遅れを最小とする。転送トランジスタ３２とフォトダイオード３１間の電界は、そのほとんどが、転送トランジスタのチャネル領域２３２のドーパントプロファイルおよびゲート酸化物２２５の厚さによって決まる。
【００２３】
理想的には、効果的なゲート酸化物２２５の厚さは、ゲート電極２３０に印加される電圧と共に変化するように構成される。例えば、ｎ型ポリシリコン・ゲート電極２３０が「正」にバイアスされていると、多数キャリヤ（すなわち電子）は、ゲート電極２３０／ゲート酸化物２２５の接合面付近では空乏化してしまう（ｄｅｐｌｅｔｅｄ）。かかる空乏化（ｄｅｐｌｅｔｉｏｎ）は、電気的には、空乏化が発生した場所に誘電性の層を付加したことと同じことになり、そして、それ故、実効的にはゲート酸化層２２５の厚さを大きくしたことになる。ｎ型ゲート電極２３０が「負」にバイアスされると、ゲート電極２３０／ゲート酸化物２２５の接合面は、電子を集め、ゲート酸化物２２５の実効的な厚さを減少させる。ゲート電極２３０の活性ドーパント濃度を減少させるか、またはゲート電極２３０の活性ドーパント濃度を実質的に持たなくさせることにより、より大きな空乏化が生ずることになる。
【００２４】
一実施例において、ゲート電極２３０は、実質的に活性ドーパント濃度を持たない、もしくは、１ｘ１０２０  原子（ａｔｏｍｓ）／ｃｍ３に等しいかそれ未満の活性ｎ型ドーパント濃度を有する、ポリシリコンにより形成されている。より低濃度にドープされたゲート電極２３０を使用し、動作中に少なくとも一部が空乏化されるようにゲート電極２３０を構成すると、トランジスタ３２のしきい値電圧が高められる。それ故、チャネル領域２３２に、より低い活性ドーパント濃度、例えば、より低いｐ型活性ドーパント濃度を使用することにより、より高濃度にドープされたゲート電極の場合と同じしきい値電圧が得られる。かかるリダクション（ｒｅｄｕｃｔｉｏｎ）により、接合部のリーケージ（漏電）および暗電流が望ましい方向に減少される。
【００２５】
更に、転送トランジスタ３２が完全に反転された状態で動作している場合、ゲート酸化物２２５の実効厚みが増すと、フォトダイオード３１からフローティング拡散領域４５までの領域におけるピーク電界値が下がる。このことにより、ゲート誘導ドレイン・リーケージ（ｇａｔｅ−ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）が減り、ホワイト・スポット欠陥（ｗｈｉｔｅ−ｓｐｏｔ  ｄｅｆｅｃｔ）と、トンネリング誘導ドレイン・リーケージ（ｔｕｎｎｅｌｉｎｇ−ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）が望ましい方向に減少される。
【００２６】
高速デジタル回路、アナログ回路、および上述したピクセル・セル１０のようなピクセル・セルを有するイメージ・センサーを実現するために、種々の動作特性を有し、それ故、異なるゲート・スタック構造を持ったトランジスタを形成することが望まれている。図４は、図１のイメージ・センサー１００の具体化のために用いられる種々のトランジスタに対して使用することのできる、異なるゲートスタック構造２０１ａ−ｆの代表的断面図である。図５Ａ−５Ｉは、構造２０１ａ−ｆを形成するための方法例を示したものである。
【００２７】
イメージ・センサー１００は、複数個の異なるゲート・スタック構造を含むが、必ずしも図４に示した異なるゲート・スタック構造２０１ａ−ｆの全てを含む必要はない。例えば、以下に更に詳細に説明されているように、ゲート・スタック構造２０１ａ−２０１ｆのうちの一つもしくはそれ以上をイメージ・センサー１００から省くこともできる。
【００２８】
ゲート・スタック構造２０１ａ−２０１ｆの各々は、基板２１０に支持されていて、１
つのゲート電極および１つのゲート酸化層を含む。図示されていない追加の層を、必要に応じて、１つもしくはそれ以上のゲート・スタック構造２０１ａ−２０１ｆへ付加することができる。例えば、とりわけ、絶縁層をゲート電極の上に形成することができるし、或いは、シリサイド（珪化物）層を付加することもできる。
【００２９】
第１のゲート・スタック構造２０１ａは、基板２１０に接触している薄いゲート酸化層２２１を含む。酸化層２２１の少なくとも一部２２２は、窒化されている。簡単化のために、酸化層２２１は、窒化酸化層２２１と称することにする。ｎ型ゲート電極２３０ｎは、窒化酸化層２２１の上に広がっている。スタック構造２０１ｂおよび２０１ｃは、スタック構造２０１ｂがｐ型ゲート電極２３０ｐを有し、構造２１０ｃのゲート電極２３０が活性ドーパント濃度を実質的に持たないことを除き、構造２０１ａと類似の構造である。図示した実施例において、ゲート電極２３０ｎと２３０ｐは、それぞれの導電型に対して高濃度にドープされている。別の手法として、構造２０１ｃのゲート電極２３０は、おおよそ１ｘ１０２０  原子／ｃｍ３未満の、またはそれに等しいｎ型ドーパント濃度を持つことができるし、或いは、低濃度にドープされたｐ型もしくはｎ型のゲート電極とすることもできる。
【００３０】
ゲート・スタック構造２０１ｄは、基板２１０に接触する厚いゲート酸化層２２５を含む。一実施例において、ゲート酸化層２２５は窒化されていない。別の手法として、ゲート酸化層２２５は、以下に更に説明されているように、その一部が窒化されるようにもできる。ドーパント濃度を実質的に持たないゲート電極２３０は、酸化層２２５の上に広がっている。別の手法として、ゲート電極２３０は、おおよそ１ｘ１０２０  原子／ｃｍ３未満の、またはそれに等しいｎ型ドーパント濃度を持つことができるし、或いは、低濃度にドープされたｐ型ゲート電極とすることもできる。スタック構造２０１ｅおよび２０１ｆは、スタック構造２０１ｅがｐ型ゲート電極２３０ｐを持ち、且つスタック構造２０１ｆがｎ型ゲート電極２３０ｐを持っていることを除き、構造２０１ｄに類似している。図示した実施例において、ゲート電極２３０ｎおよび２３０ｐは、それぞれの導電型に高濃度にドープされている。一実施例において、ゲート２３０、２３０ｎ、２３０ｐは、ポリシリコン・ゲートであるが、例えばシリコン−ゲルマニウムといった別の材料を使用することもできる。
【００３１】
当業者であれば直ちに理解されるように、ゲートスタック構造２０１ａ−ｆは、集積回路の種々のデバイスに、また、イメージ・センサー１００内に使用できる。図４Ｂ−４Ｈは、デバイスの例４０１ａ−４０１ｆを図示したものであるが、これらデバイスの各々は、それぞれゲート・スタック構造２０１ａ−２０１ｆを含む。
【００３２】
図４Ｂは、ゲート・スタック構造２０１ａを含むトランジスタ４０１ａを図示している。トランジスタ４０１ａは更に、ｎ型領域であるソース／ドレイン領域４４ｎを含む。トランジスタ４０１ａは、表面チャネルＮＭＯＳトランジスタであり、例えば周辺回路１０１（図１）内に設けることができる。
【００３３】
図４Ｃは、ゲート・スタック構造２０１ｂを含むトランジスタ４０１ｂを図示している。トランジスタ４０１ｂは更に、ｐ型領域であるソース／ドレイン領域４４ｐを含む。更に、トランジスタ４０１ｂはｎウェル内に形成されている。このｎウェルは、基板２１０のｎ型領域である。トランジスタ４０１ａは、表面チャネルＰＭＯＳトランジスタであり、例えば周辺回路１０１内に設けることができる。
【００３４】
図４Ｄは、ゲートスタック構造２０１ｃを含むトランジスタ４０１ｃを図示している。トランジスタ４０１ｃはさらに、ソース／ドレイン領域４４ｎを含む。トランジスタ４０１ａは、表面チャネルＮＭＯＳトランジスタであり、例えば周辺回路１０１（図１）内に設けることができる。別の手法として、このゲート・スタック構造は、表面チャネルＰＭＯＳトランジスタを形成するために使用することができる。そのような場合、ソース／ドレイン領域４４ｎは、ｐ型の領域４４ｐとなり、トランジスタはｎウェル（例えばｎウェル４４４（図４Ｃ））内に形成され得る。
【００３５】
図４Ｅは、ゲート・スタック構造２０１ｄを含むトランジスタ４０１ｄを図示している。トランジスタ４０１ｄは更に、ｎ型領域であるソース／ドレイン領域４４ｎを含む。トランジスタ４０１ｄは、表面チャネルＮＭＯＳトランジスタであり、例えばアレイ１０２（図１）内に設けることができ、特に、図３に示されているようなピクセル１０の転送トランジスタ３２になり得るものである。
【００３６】
図４Ｆは、ゲート・スタック構造２０１ｅを含むトランジスタ４０１ｅを図示している。トランジスタ４０１ｅは更に、ソース／ドレイン領域４４ｐを含み、ｎウェル４４４に形成されている。トランジスタ４０１ｅは、表面チャネルＰＭＯＳトランジスタであり、例えば、アレイ１０２（図１）内に設けることができる。更に、ピクセル１０内に、図３に示されているｐｎｐ型のフォトダイオードではなくｎｐｎ型のフォトダイオードが使われてる場合には、ピクセル１０デバイスの導電型は、それに対応して変えられることになる。そのような場合、トランジスタ４０１ｅは、ピクセル１０において、例えばリセット・トランジスタ３３として用いることができる。
【００３７】
図４Ｇは、ゲート・スタック構造２０１ｆを含むトランジスタ４０１ｆを図示している。トランジスタ４０１ｆは更に、ソース／ドレイン領域４４ｎを含む。トランジスタ４０１ｄは、表面チャネルＮＭＯＳトランジスタであって、例えばアレイ１０２（図１）内に設けることができ、特に、図３に示されているようなピクセル１０のリセット・トランジスタ３３とすることができる。
【００３８】
図４Ｈは、ゲート・スタック構造２０１ｆを含むトランジスタ４０１ｆを図示している。トランジスタ４０１ｇは更に、ソース／ドレイン領域４４ｐを含み、ｐウェル４４４に形成されている。更に、トランジスタ４０１ｇのチャネル領域は、ｐ型層４４５を含む。トランジスタ４０１ｇは、埋め込みチャネルＰＭＯＳトランジスタであり、例えば、イメージ・センサー１００の、特にノイズに敏感なアナログ回路、に含ませることができる。
【００３９】
トランジスタ４０１ａ−ｇは、あくまでも例としてのみのものであって、ゲート・スタック構造２０１ａ−ｆはその他のデバイスおよびその他の集積回路、例えば、ＣＣＤタイプのイメージ・センサーのゲートつきのキャパシター（ｇａｔｅｄ  ｃａｐａｃｉｔｏｒ）にも含ませることができる。それ故、当業者であれば、ここに提示されているいくつかの例は、制限的なものではないということを直ちに認識されよう。必要ならば、１つもしくはそれ以上のゲート・スタック構造２０１ａ−ｆ、従って、トランジスタ４０１ａ−ｇを、イメージ・センサー１００から除くことができる。例えば、もし必要なら、ゲート・スタック構造２０１ｆのみをアレイ１０２内に用いることができ、かつ／あるいは、ゲート・スタック構造２０１ｃを周辺回路１０１から除くこともできる。
【００４０】
図５Ａ−５Ｉは、ゲート・スタック構造２０１ａ−ｆを同一の基板２１０上に形成するための方法例を図解している。上記したように、ゲート・スタック構造２０１ａ−ｆの全てが形成されなければならないわけではない。簡単化のため、全ての構造２０１ａ−ｆを形成するための方法を説明するが、もしより少ない構造２０１ａ−ｆが必要な場合、以下に更に詳細に述べられているように、いくつかの処理ステップを省くことができる。
【００４１】
図５Ａを参照する。基板２１０が最初に用意される。ｐ型およびｎ型ウェル、例えば浅い分離溝領域４３（図３）のような分離領域、もしくはその他の望まれる構造を、必要に
応じて形成するための処理ステップは、ゲート・スタック構造２０１ａ−ｆを形成する前に行うことができる。
【００４２】
図５Ｂに示したように、基板２１０を一面に覆う酸化層２２１が成膜される。図示した実施例において、酸化層２２１は、その厚さが、約１０Åから約３０Åまでの間になるように形成されるが、（必要ならば）別の厚さも利用できる。窒素が、例えば周知技術に従ってデカップルド・プラズマ・窒化ステップ（ｄｅｃｏｕｐｌｅｄ  ｐｌａｓｍａ  ｎｉｔｒｉｄａｔｉｏｎ  ｓｔｅｐ）により、酸化層２２１に加えられる。得られる酸化層２２１の窒素濃度は、約２０原子百分率から約３０原子百分率の間であることが好ましい。窒化酸化層を形成するためのその他のプロセスも代わりに使用できる。例えば、窒化酸化物２２１は、熱窒化法によっても形成することができる。犠牲（または防食用）ＴＥＯＳ層（ｓａｃｒｉｆｉｃｉａｌ  ＴＥＯＳ  ｌａｙｅｒ）５５１が、窒化酸化層２２１上に形成される。
【００４３】
図５Ｃに示されているように、基板上の、ゲート・スタック構造２０１ａ−ｃが形成されるべき部分に、フォトレジスト・マスク５５２が形成されパターニングされる。図５Ｄに示されているように、犠牲ＴＥＯＳ層５５１および窒化酸化層２２１は、ゲート・スタック構造２０１ｄ−ｆが形成されるべき基板部分から除去される。層５５２、５５１および２２１の除去は、ＴＥＯＳ層５５１および酸化層２２１を周知の技術でエッチングすることによって行うことができる。例えば、フォトレジスト５５２が所望のパターンに選択的に形成されたあとで、形成されたフォトレジスト５５２を取り除くためにバッファード・酸化物エッチング法（ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｅｔｃｈ）を用いることができる。希釈化した弗化水素によるエッチング法またはバッファード・酸化物エッチング法に続いて、ＴＥＯＳ層５５１および窒化酸化層２２１を除去するために、熱燐酸エッチング法が使用できる。
【００４４】
図５Ｅに図示されているように、残りのフォトレジスト５５２およびＴＥＯＳ層５５１は周知の技術により取り除かれる。酸化層２２５は、基板２１０の露出部分、特にゲート・スタック構造２０１ｄ−ｆが形成される部分の上に成膜する。図示した実施例において、酸化層２２５は、窒化酸化層２２１よりも厚い。例えば、酸化層２２５は、約２０Åから約１００Åまでの間の厚さを有しているが、（必要とあらば）別の厚さにすることもできる。
【００４５】
任意ではあるが、図５Ｆに示されているように、酸化層２２５は窒素を含むこともできる。図示した例において、窒化部分２２６は層２２５の表面に示されている。望ましくは、層２２５の窒素濃度は、約１０原子百分率に等しいか、またはそれ未満である。「部分的に窒化された」層２２５は、周知の技術、例えば、低消費電力・デカップルド・プラズマ窒化法（ｒｅｄｕｃｅｄ  ｐｏｗｅｒ  ｄｅｃｏｕｐｌｅｄ  ｐｌａｓｍａ  ｎｉｔｒｉｄａｔｉｏｎ）ステップ、もしくは熱窒化法によって、形成される。簡単のために、酸化層２２５は、その他の図では、窒素濃度を実質的に持たないものとして図示されている。
【００４６】
図５Ｇに示されているように、ゲート電極層２３０は、基板２１０および層２２１、２２５上に形成され、例えば、化学機械的研磨ステップ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ  ｓｔｅｐ）により平坦化される。図示した実施例では、ゲート電極層２３０は、ドープされていないアモルファス・ポリシリコン層である。別の手法として、ゲート電極は、約１ｘ１０２０  原子／ｃｍ３に等しいかそれ未満のｎ型活性ドーパント濃度を有する、低濃度にドープされたｎ型ポリシリコン層とすることもできる。また別の手法として、ゲート電極２３０は、ドープされたもしくはドープされていないｎ型であってもよい、シリコン−ゲルマニウムのような、別の材料で形成することもできる。
【００４７】
図５Ｈを参照する。フォトレジスト・マスク５５３は、ゲート・スタック構造２０１ｂ−ｅが形成される基板２１０部分の上になるように形成され、パターニングされる。その後、ゲート・スタック構造２０１ａ−２０１ｆ用の高濃度にドープされたゲート電極２３０ｎを形成するために、ｎ型ドーパントが、ゲート電極層２３０内に注入される。ゲート電極２３０ｎの活性ドーパント濃度は、例えば、約１ｘ１０２０  原子／ｃｍ３に等しいかそれ以上の濃度とすることができる。続いて、フォトレジストマスク５５３が除去される。しきい値電圧の調整とｐウェルを作るために、マスク５５３を除去した後で、追加的な注入（図示せず）を実行することもできる。
【００４８】
図５Ｉを参照する。フォトレジスト・マスク５５４は、ゲート・スタック構造２０１ａ、２０１ｃ、２０１ｄ、および２０１ｆを有する基板部分の上になるように形成され、パターニングされる。ゲート・スタック構造２０１ｂおよび２０１ｅ用の高濃度にドープされたｐ型ゲート電極２３０ｐを形成するために、ｐ型ドーパントが、ゲート電極層２３０内へ注入される。ゲート電極２３０ｐにおける活性ドーパント濃度は、例えば、約１ｘ１０２０  原子／ｃｍ３に等しいかそれ以上とすることができる。続いて、フォトレジストマスク５５４が除去される。
【００４９】
ゲート・スタック構造２０１ａ−ｆの全てではなくそのいくつかのみを形成する場合、所望の構造２０１ａ−ｆのみを得るために、上述したプロセスステップのいくつかを省くことができるし、或いは、修正することもできる。例えば、構造２０１ｃが省かれる場合、図５Ｈおよび図５Ｉに関連して説明したプロセスステップを、窒化酸化層２２１上の導電層２３０の残りの部分全てがｐ型もしくはｎ型にドープされるように、改変することができる。同様に、構造２０１ｄおよび２０１ｅが省かれる場合、図５Ｈおよび図５Ｉに関連して説明したプロセスステップを、酸化層２２５上の導電層２３０の残りの部分全てがｎ型にドープされるように、改変することができる。
【００５０】
ゲート・スタック構造２０１ａ−ｆに含まれるべきその他の層は、必要に応じて従来の技術により形成することができる。例えば、ピクセル１０のゲート・スタック構造に対して、絶縁層４６および側壁２４１を形成することができる。ゲート・スタック構造２０１ａ−ｆは、その後で所望のパターニングをすることができる。更に、従来のプロセス方法が、周辺回路１０１およびアレイ１０２のその他の構造を形成するために用いられる。例えば、とりわけ、フォトダイオード３１、フローティング拡散領域４５、トランジスタ用ソース／ドレイン領域、ピクセル１０に対するシールディング、およびイメージ・センサー１００の接続を形成するための金属化層などが形成される。
【００５１】
図６は、図５Ａ−図５Ｉに関連して説明されている方法に従って形成された図４Ｂ−図４Ｈのトランジスタを二つもしくはそれ以上含む図１のイメージ・センサー１００を含むプロセッサシステム６００を図解している。プロセッサ・ベースのシステム６００は、イメージ・センサー・デバイスを含み得るデジタル回路を持ったシステムの例である。かかるシステムは、コンピュータ・システム、カメラ・システム、スキャナー、マシーン・ビジョン、車載ナビゲーション、テレビ電話、監視システム、オート・フォーカス・システム、星追尾システム（ｓｔａｒ  ｔｒａｃｋｅｒ  ｓｙｓｔｅｍ）、動き検出システム、画像安定化システム、およびその他のイメージ取り込み／処理・システムを含み得るが、これらに制限されるわけではない。
【００５２】
プロセッサ・システム６００は、例えばカメラ・システムであって、通常、バス６１５を介して入出力装置と通信するマイクロプロセッサのような中央演算処理装置（ＣＰＵ）６０５を含む。イメージ・センサー１００も、バス６１５を介してＣＰＵ６０５と通信する。プロセッサ・システム６００は更に、ランダム・アクセス・メモリー（ＲＡＭ）６２
０も含み、フラッシュ・メモリーのような着脱可能なメモリー６２５を含むことができ、同メモリー６２５も、バス６１５を介してＣＰＵ６０５と通信する。イメージ・センサー１００は、ＣＰＵ、デジタル信号プロセッサ、またはマイクロプロセッサのようなプロセッサと組み合わされ得るが、このプロセッサは、単一の集積回路上にまたはプロセッサとは別のチップ上に記憶装置を持つかまたは持たないものである。
【００５３】
もし必要ならば、システム６００の付加的な集積回路デバイスは、本発明の実施例に従って形成されるｐ型もしくはｎ型のゲートを含むことができる。例えば、ＲＡＭ６２０および／またはＣＰＵ６０５は、本発明の実施例に従って形成されるゲート・スタック構造２０１ａ−ｆを二つもしくはそれ以上含むことができる。
【００５４】
再度言及するが、以上の記述および図面は、例であって、本発明の目的、特徴、および効果を達成するための好適な実施例を解説したものである。本発明は、解説された実施例に限定されるものではない。以下の特許請求の範囲の精神および範囲に含まれる、本発明の改修は、如何なるものであれ、本発明の一部であるとみなされる。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施例によるイメージ・センサーのブロック図である。
【図２】本発明の一実施例によるピクセル・セルの回路図である。
【図３】図２のピクセル・セルの一部分の断面図である。
【図４Ａ】図１のイメージ・センサーの一部分の代表的な断面図である。
【図４Ｂ】図１のイメージ・センサーの一部分の代表的な断面図である。
【図４Ｃ】図１のイメージ・センサーの一部分の代表的な断面図である。
【図４Ｄ】図１のイメージ・センサーの一部分の代表的な断面図である。
【図４Ｅ】図１のイメージ・センサーの一部分の代表的な断面図である。
【図４Ｆ】図１のイメージ・センサーの一部分の代表的な断面図である。
【図４Ｇ】図１のイメージ・センサーの一部分の代表的な断面図である。
【図４Ｈ】図１のイメージ・センサーの一部分の代表的な断面図である。
【図５Ａ】プロセッシング（製造処理工程）の異なる段階における図１のイメージ・センサーの形成を描いた図である。
【図５Ｂ】プロセッシング（製造処理工程）の異なる段階における図１のイメージ・センサーの形成を描いた図である。
【図５Ｃ】プロセッシング（製造処理工程）の異なる段階における図１のイメージ・センサーの形成を描いた図である。
【図５Ｄ】プロセッシング（製造処理工程）の異なる段階における図１のイメージ・センサーの形成を描いた図である。
【図５Ｅ】プロセッシング（製造処理工程）の異なる段階における図１のイメージ・センサーの形成を描いた図である。
【図５Ｆ】プロセッシング（製造処理工程）の異なる段階における図１のイメージ・センサーの形成を描いた図である。
【図５Ｇ】プロセッシング（製造処理工程）の異なる段階における図１のイメージ・センサーの形成を描いた図である。
【図５Ｈ】プロセッシング（製造処理工程）の異なる段階における図１のイメージ・センサーの形成を描いた図である。
【図５Ｉ】プロセッシング（製造処理工程）の異なる段階における図１のイメージ・センサーの形成を描いた図である。
【図６】図１のイメージ・センサーを含むプロセッサ・システムのブロック図である。
【図１】
2009522813.tif 000003
【図２】
2009522813.tif 000004
【図３】
2009522813.tif 000005
【図４Ａ】
2009522813.tif 000006
【図４Ｂ】
2009522813.tif 000007
【図４Ｃ】
2009522813.tif 000008
【図４Ｄ】
2009522813.tif 000009
【図４Ｅ】
2009522813.tif 000010
【図４Ｆ】
2009522813.tif 000011
【図４Ｇ】
2009522813.tif 000012
【図４Ｈ】
2009522813.tif 000013
【図５Ａ】
2009522813.tif 000014
【図５Ｂ】
2009522813.tif 000015
【図５Ｃ】
2009522813.tif 000016
【図５Ｄ】
2009522813.tif 000017
【図５Ｅ】
2009522813.tif 000018
【図５Ｆ】
2009522813.tif 000019
【図５Ｇ】
2009522813.tif 000020
【図５Ｈ】
2009522813.tif 000021
【図５Ｉ】
2009522813.tif 000022
【図６】
2009522813.tif 000023
【手続補正書】
【提出日】平成20年9月5日(2008.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路における複数個のゲート構造を形成する方法であって、
基板を用意するステップ、
前記基板の第１のエリア上に設けられる第１の複数個のゲート構造用として前記基板上に第１の酸化層を形成するステップ、
前記第１の酸化層の少なくとも一部に対して第１の窒化酸化層を形成するために第１の窒化プロセスを実施するステップ、
第２の複数個のゲート構造が形成されることになる前記基板の少なくとも第２のエリア上の前記第１の酸化層および第１の窒化酸化層の一部を取り除くステップ、
前記基板上の少なくとも前記第２のエリアに第２の酸化層を形成するステップ、
前記第１のエリア内の前記第１および第２のエリアにおける前記第１の窒化酸化層と前記第２の酸化層の上に導電層を形成するステップ、
第１の複数個のデバイスのために第１の複数個のゲート・スタックを形成するために、前記第１の酸化層、前記第１の窒化酸化層、および前記導電層をパターニングするステップ、
前記第２のエリアにおいて、第２の複数個のデバイスのために第２の複数個のゲート・スタックを形成するために、前記第２の酸化層および前記導電層をパターニングするステップ、
を含む方法。
【請求項２】
前記第１および第２のエリアにおいて、前記導電層の一部を、第１の導電型にドープするステップをさらに含む、請求項１の方法。
【請求項３】
少なくとも前記第１のエリアにおいて、前記導電層の一部を、第２の導電型にドープす
るステップをさらに含む、請求項１の方法。
【請求項４】
前記第１および第２のエリアの少なくとも一方において、前記導電層の一部が活性ドーパント濃度を実質的に持たないように保つ動作をさらに含む、請求項１の方法。
【請求項５】
前記第２の酸化層の少なくとも一部に窒素を含ませるための第２の窒化プロセスを実施する動作をさらに含む、請求項１の方法。
【請求項６】
前記第２の酸化層は、前記窒化酸化層の窒素濃度よりも低い窒素濃度を有するように形成される、請求項５の方法。
【請求項７】
前記第１の複数個のデバイスは、イメージ・センサー・アレイの周辺回路を含む、請求項１の方法。
【請求項８】
前記第１の複数個のデバイスは、デジタル回路およびアナログ回路を含む、請求項１の方法。
【請求項９】
前記第１のエリアにおいて、前記デバイスはＰＭＯＳデバイスおよびＮＭＯＳデバイスを含む、請求項１の方法。
【請求項１０】
前記第１および第２の複数個のデバイスがトランジスタを含む、請求項１の方法。
【請求項１１】
イメージ・センサーを形成する方法であって、
基板を用意するステップ、
前記基板上に第１の酸化層を形成するステップ、
前記第１の酸化層の少なくとも一部から第１の窒化酸化層を形成するために窒化プロセスを実施するステップ、
前記基板の第１のエリア上の前記第１の窒化酸化層および前記第１の酸化層の部分を除去するステップ、
前記基板の少なくとも前記第１のエリア上に第２の酸化層を形成するステップ、
前記第１の酸化層と、前記第１の窒化酸化層と、前記第２の酸化層との上に導電層を形成するステップ、
前記導電層の一部を第１の導電型にドープするステップ、
前記導電層の一部を第２の導電型にドープするステップ、
前記第１の酸化層と、前記第１の窒化酸化層と、前記導電層とを、第１の複数個のデバイスのために第１の複数個のゲート・スタックを形成するために、パターニングするステップ、
前記第２の酸化層と前記導電層を、第２の複数個のデバイスのために第２の複数個のゲート・スタックを形成するために、パターニングするステップ、
を含む方法。
【請求項１２】
前記第１の酸化層は、約１０Åから約３０Åまでの厚さを有するように形成される、請求項１および１１の方法。
【請求項１３】
第２の酸化層は、約２０Åから約１００Åまでの厚さを有するように形成される、請求項１および１１の方法。
【請求項１４】
前記導電層の一部分を第２の導電型にドープするステップが、前記一部分の活性ドーパント濃度が約１ｘ１０２０  原子／ｃｍ３に等しいかそれよりも小さくなるようにドーピングする、請求項１１の方法。
【請求項１５】
前記導電層の少なくとも一部分が活性ドーパント濃度を実質的に持たないように保つ動作をさらに含む、請求項１１の方法。
【請求項１６】
実質的に活性ドーパント濃度を持たないように保たれた前記導電層の前記一部分は、前記第２の酸化層の上にある、請求項１５の方法。
【請求項１７】
前記酸化層を形成するステップが、前記窒化酸化層の窒素濃度よりも低い窒素濃度を有するように前記酸化層を形成するステップを含む、請求項１１の方法。
【請求項１８】
前記第２の複数個のデバイスは、ピクセルのアレイ内に形成される、請求項１１の方法。
【請求項１９】
前記第１の複数個のデバイスが、前記ピクセルのアレイの周辺の回路内に形成される、請求項１および１１の方法。
【請求項２０】
前記周辺回路を形成するステップが、前記第１の複数個のデバイスを形成するステップを含む、請求項１１の方法。
【請求項２１】
前記第２の酸化層を形成するステップが、窒素濃度を実質的に持たない前記第２の酸化層を形成するステップを含む、請求項１および１１の方法。
【請求項２２】
前記導電層の一部が実質的に活性ドーパント濃度を持たないように保持するステップをさらに含む、請求項１１の方法。
【請求項２３】
前記導電層がポリシリコンを含むように形成されている、請求項１および１１の方法。
【請求項２４】
イメージ・センサーであって、
第１の窒化ゲート酸化層およびｐ型ゲート電極を含むゲート・スタック構造を持ったＰＭＯＳデバイスと、
第２の窒化ゲート酸化層およびｎ型ゲート電極を含むゲート・スタック構造を持ったＮＭＯＳデバイスと、
を含む周辺回路と、
前記周辺回路の近傍にあるピクセルのアレイであって、少なくとも１つのピクセルは、
光変換デバイスと、
前記光変換デバイスからの電荷を転送する第１のトランジスタであって、窒素濃度が約１５原子百分率に等しいかそれ未満のゲート酸化層と、ゲート電極とを含むゲートスタックを持つ第１のトランジスタと、
を含むピクセルのアレイ、
を含むイメージ・センサー。
【請求項２５】
前記第１および第２の窒化ゲート酸化層は、前記ピクセルのゲート酸化層とは異なっている、請求項２４のイメージ・センサー。
【請求項２６】
イメージ・センサーであって、
イメージ・センサーに結合されたプロセッサを含み、
前記イメージ・センサーは、
第１の窒化ゲート酸化層およびｐ型ゲート電極を含むゲートスタック構造を持ったＰＭＯＳデバイスと、
第２の窒化ゲート酸化層およびｎ型ゲート電極を含むゲートスタック構造を持ったＮＭＯＳデバイスと
を含む周辺回路と、
ピクセルのアレイであって、少なくとも一つのピクセルは、
光変換デバイスと、
前記ピクセルの動作のために使用されるトランジスタであって、ゲート酸化層およびゲート電極を含む第１のゲート・スタック構造とを有しているトランジスタと
を含むピクセルのアレイ、
を含むイメージ・プロセッサ。
【請求項２７】
前記イメージ・センサーは、ＣＭＯＳイメージ・センサーである、請求項２６のイメージ・センサー。
【請求項２８】
前記イメージ・センサーは、電荷結合型デバイスイメージ・センサーである、請求項２６のイメージ・センサー。
【請求項２９】
ピクセルのゲート酸化層は、約１５原子百分率に等しいかもしくはそれ未満の窒素濃度を有している、請求項２６のイメージ・センサー。
【請求項３０】
前記第１および第２の窒化ゲート酸化層は、前記ピクセルのゲート酸化層とは異なっている、請求項２６のイメージ・センサー。
【請求項３１】
前記第１および第２の窒化ゲート酸化層の少なくとも一方の厚さが、約１０Åから約３０Åまでの間である、請求項２４および２６のイメージ・センサー。
【請求項３２】
前記ピクセルのゲート酸化層の厚さは、約２０Åから約１００Åまでの間である、請求項２４および２６のイメージ・センサー。
【請求項３３】
前記ピクセルのゲート電極は、約１ｘ１０２０  原子／ｃｍ３に等しいかそれ未満の活性ドーパント濃度を有する、請求項２４および２６のイメージ・センサー。
【請求項３４】
前記ピクセルのゲート電極は、活性ドーパント濃度を実質的に持たない、請求項２４および２６のイメージ・センサー。
【請求項３５】
前記ピクセルのゲート酸化層は、窒素濃度を実質的に持たない、請求項２４および２６のイメージ・センサー。
【請求項３６】
前記周辺回路は、デジタル回路およびアナログ回路を含む、請求項２４および２６のイメージ・センサー。
【請求項３７】
集積回路であって、
少なくとも１つの第１のデバイス用の少なくとも１つの第１のゲート・スタック構造であって、窒化された第１のゲート酸化層および第１の導電型の第１の導電層を含む、第１のゲート・スタック構造と、
少なくとも１つの第２のデバイス用の少なくとも１つの第２のゲート・スタック構造であって、窒化された第２のゲート酸化層および第２の導電型の第２の導電層を含む、第２のゲート・スタック構造と、
少なくとも１つの第３のデバイス用の少なくとも１つの第３のゲート・スタック構造であって、第３のゲート酸化層および第３の導電層を含む、第３のゲート・スタック構造と、
を含む集積回路。
【請求項３８】
前記第３のゲート酸化層は、約１５原子百分率に等しいかもしくはそれ未満の窒素濃度を有している、請求項３７の集積回路。
【請求項３９】
前記窒化された第１および第２のゲート酸化層は、前記第３の酸化層とは異なっている、請求項３７の集積回路。
【請求項４０】
前記第３のゲート電極は、約１ｘ１０２０  原子／ｃｍ３に等しいかそれ未満の活性ドーパント濃度を有している、請求項３７の集積回路。
【請求項４１】
前記第３のゲート電極は、前記第１の導電型であり、かつ、少なくとも１つの第４のデバイス用の少なくとも１つの第４のゲート・スタック構造を更に含み、前記少なくとも１つの第４のゲートスタック構造は、第４のゲート酸化層と前記第２の導電型の第４の導電層とを含む、請求項３７の集積回路。
【請求項４２】
少なくとも１つの第５のデバイス用の少なくとも１つの第５のゲート・スタック構造をさらに含み、前記少なくとも１つの第５のゲート・スタック構造は、第５のゲート酸化層と、前記第３および第４の導電層の活性ドーパント濃度よりも小さい活性ドーパント濃度を有する第５の導電層とを含む、請求項４１の集積回路。
【請求項４３】
少なくとも１つの第６のデバイス用の少なくとも１つの第６のゲート・スタック構造をさらに含み、前記少なくとも１つの第６のゲート・スタック構造は、第６のゲート酸化層と、前記第１および第２の導電層の活性ドーパント濃度よりも小さい活性ドーパント濃度を有する第６の導電層とを含む、請求項４２の集積回路。
【請求項４４】
少なくとも１つの第４のデバイス用の少なくとも１つの第４のゲート・スタック構造をさらに含み、前記少なくとも１つの第４のゲートスタック構造は、窒化された第４のゲート酸化層と、前記第１および前記第２の導電層の活性ドーパント濃度よりも小さい活性ドーパント濃度を有する第４の導電層とを含む、請求項３７の集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
列ドライバー１６０と関連するサンプル／ホールド回路１６１は、ピクセル・リセット信号Ｖｒｓｔおよびアレイ１０２の選択されたピクセルのピクセル・イメージ信号Ｖｐｈｏｔｏを読み取る。差動増幅器１６２によって各ピクセルの差分信号（Ｖｒｓｔ−Ｖｐｈｏｔｏ）が生成され、同信号は、アナログ／デジタル・コンバータ１７５（ＡＤＣ）によってデジタル化される。アナログ／デジタル・コンバータ１７５は、デジタル化されたピクセル信号をイメージ・プロセッサ１８０へ供給し、同イメージ・プロセッサ１８０は、デジタル・イメージを形成し、出力することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
図３に示したように、リセット・トランジスタ３３は、ゲート・スタック構造２０１ｆを含む。ゲート・スタック構造２０１ｆは、ゲート電極２３０ｎがｎ型にドープされている点を除き、転送トランジスタのゲート・スタック構造２０１ｄに類似している。リセット・トランジスタ３３は更に、基板２１０のｎ型領域であるソース／ドレイン領域４４ｎも含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
第１のゲート・スタック構造２０１ａは、基板２１０に接触している薄いゲート酸化層２２１を含む。酸化層２２１の少なくとも一部２２２は、窒化されている。簡単化のために、酸化層２２１は、窒化酸化層２２１と称することにする。ｎ型ゲート電極２３０ｎは、窒化酸化層２２１の上に広がっている。スタック構造２０１ｂおよび２０１ｃは、スタック構造２０１ｂがｐ型ゲート電極２３０ｐを有し、構造２０１ｃのゲート電極２３０が活性ドーパント濃度を実質的に持たないことを除き、構造２０１ａと類似の構造である。図示した実施例において、ゲート電極２３０ｎと２３０ｐは、それぞれの導電型に対して高濃度にドープされている。別の手法として、構造２０１ｃのゲート電極２３０は、おおよそ１ｘ１０２０  原子／ｃｍ３未満の、またはそれに等しいｎ型ドーパント濃度を持つことができるし、或いは、低濃度にドープされたｐ型もしくはｎ型のゲート電極とすることもできる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
当業者であれば直ちに理解されるように、ゲートスタック構造２０１ａ−ｆは、集積回路の種々のデバイスに、また、イメージ・センサー１００内に使用できる。図４Ｂ−４Ｈは、デバイスの例４０１ａ−４０１ｇを図示したものであるが、これらデバイスの各々は、それぞれゲート・スタック構造２０１ａ−２０１ｆを含む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図４Ｈは、ゲート・スタック構造２０１ｆを含むトランジスタ４０１ｇを図示している。トランジスタ４０１ｇは更に、ソース／ドレイン領域４４ｐを含み、ｐウェル４４４に形成されている。更に、トランジスタ４０１ｇのチャネル領域は、ｐ型層４４５を含む。トランジスタ４０１ｇは、埋め込みチャネルＰＭＯＳトランジスタであり、例えば、イメージ・センサー１００の、特にノイズに敏感なアナログ回路、に含ませることができる。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2009522813.tif 000024
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図４Ｈ
【補正方法】変更
【補正の内容】
【図４Ｈ】
2009522813.tif 000025
【国際調査報告】
2009522813.tif 000026
2009522813.tif 000027
2009522813.tif 000028
2009522813.tif 000029
2009522813.tif 000030