(57)【要約】  縦列であってもよい１セットの入力ラインと、横列であってもよい１セットの直交する出力ラインが存在するように平面構造で配置されたノーマルＱＣＡセルを有する量子ドットセルオートマトン（ＱＣＡ）素子。素子は、素子を通る２値信号の流れを制御するクロック領域を有する。入力縦列は別々の入力信号により駆動され、各縦列の全てのセルは自らの入力信号と一致すべく整列する。これらの入力縦列は、横列のサブセクションに印加されるクロック信号の制御下で連続シフトレジスタとして作用する出力横列用ドライバとして機能する。このように、入力信号の各々の内容のコピーが出力セルの出力横列の各々に沿って伝搬する。各出力横列の出力セルは、自らのラッチクロック信号を割り当てられてもよい。
2009506588.tif 000002
【特許請求の範囲】
【請求項１】
第一のクロックにより制御されるノーマルセルの第一のラインと、
ノーマルセルの前記第一のラインと略平行に配置され、且つ前記第一のクロックにより制御されるノーマルセルの第二のラインと、
ノーマルセルの前記第一及び第二のラインと略直交し、第一の共通セルにおいてノーマルセルの前記第一のラインと接続され、第二の共通セルにおいてノーマルセルの前記第二のラインと接続されるノーマルセルの第三のラインであって、前記第一の共通セルに隣接配置されると共に第二のクロックにより制御される第一の隣接領域と、前記第二の共通セルに隣接配置されると共に前記第二のクロックにより制御される第二の隣接領域とを有する、前記第三のラインと、
を含む量子ドットセルオートマトン素子。
【請求項２】
ノーマルセルの前記第三のラインは、前記第一の隣接領域に隣接配置された第一の転送領域と、前記第二の隣接領域に隣接配置された第二の転送領域と、を更に含み、前記第一及び第二の転送領域は第三のクロックにより制御される請求項１記載の素子。
【請求項３】
ノーマルセルの前記第三のラインは、前記第一の転送領域に隣接配置された第三の転送領域と、第二の前記転送領域に隣接配置された第四の転送領域と、を更に含み、前記第三及び第四の転送領域は第四のクロックにより制御される請求項２記載の素子。
【請求項４】
前記第一及び第二の隣接領域及び前記第一、第二、第三、および第四の転送領域は各々２つのノーマルセルを含む請求項３記載の素子。
【請求項５】
ノーマルセルの前記第三のラインは、第五のクロックにより制御される第一の出力領域を更に含む請求項１記載の素子。
【請求項６】
ノーマルセルの前記第一及び第二のラインと略直交し、第三の共通セルにおいてノーマルセルの前記第一のラインと接続され、第四の共通セルにおいてノーマルセルの前記第二のラインと接続されるノーマルセルの第四のラインであって、前記第三の共通セルに隣接配置されると共に第二のクロックにより制御される第三の隣接領域と、前記第四の共通セルに隣接配置されると共に前記第二のクロックにより制御される第四の隣接領域とを有する、前記第四のラインと、
前記第五のクロックにより制御される第二の出力領域と、
を更に含む請求項５記載の素子。
【請求項７】
前記第一及び第二出力領域は第六のクロックにより制御される組合せ論理ゲートに接続される請求項６記載の素子。
【請求項８】
前記組合せ論理ゲートがＡＮＤゲートである請求項７記載の素子。
【請求項９】
前記組合せ論理ゲートがＯＲゲートである請求項７記載の素子。
【請求項１０】
量子ドットセルオートマトン素子において情報を転送する方法であって、該方法は、
第一のクロックにより制御されるノーマルセルの第一のラインに第一の入力状態を付与し、
ノーマルセルの前記第一のラインと平行に配置され、且つ前記第一のクロックにより制御されるノーマルセルの第二のラインに第二の入力状態を付与し、
前記第一の入力状態をノーマルセルの第三のラインの第一の隣接領域へ転送し、ノーマルセルの前記第三のラインはノーマルセルの前記第一及び第二のラインと略直交し、前記第一の隣接領域に隣接する第一の共通セルにおいてノーマルセルの前記第一のラインと接続され、前記転写は第二のクロックを利用して前記第一の隣接領域を制御することを含み、
前記第二の入力状態をノーマルセルの前記第三のラインの第二の隣接領域へ転送し、前記第二の隣接領域はノーマルセルの前記第一のラインと第三のラインとを接続する第二の共通セルに隣接配置され、
前記転写は、前記第二のクロックを使用して前記第二の隣接領域を制御することを含む、
各ステップを含む方法。
【請求項１１】
前記第一及び第二の入力状態を、ノーマルセルの前記第三のラインの第一及び第二転写領域の両方を制御する第三のクロックを用いてノーマルセルの前記第三のラインに沿って移動させるステップを更に含み、前記第一の転送領域は前記第一の隣接領域に隣接配置され、前記第二の転送領域は前記第二の隣接領域に隣接配置される請求項１０記載の方法。
【請求項１２】
前記第一及び第二の入力状態を、ノーマルセルの前記第三のラインの第三及び第四転写領域の両方を制御する第四のクロックを用いてノーマルセルの前記第三のラインに沿って移動させるステップを更に含み、前記第三の転送領域は前記第一の隣接領域に隣接配置され、前記第四の転送領域は前記第二の隣接領域に隣接配置される請求項１１記載の方法。
【請求項１３】
ノーマルセルの前記第三のラインの第一の出力領域における前記第一の入力状態を表現するステップを更に含み、前記表現することは、前記第一の出力領域で表現されるべく利用可能な前記第一の入力状態と一致する前記第一の出力領域をラッチすべく第五のクロックを使用することを含む請求項１０記載の方法。
【請求項１４】
ノーマルセルの前記第三のラインの第一の出力領域における前記第二の入力状態を表現するステップを更に含み、前記表現することは、前記第一の出力領域で表現されるべく利用可能な前記第一の入力状態と一致する前記第一の出力領域をラッチすべく第五のクロックを使用することを含む請求項１０記載の方法。
【請求項１５】
ノーマルセルの前記第四のラインの第二の出力領域における前記第二の入力状態を表現するステップを更に含み、ノーマルセルの前記第四のラインはノーマルセルの前記第一及び第二のラインと略直交して配置され、第三の共通セルにおいてノーマルセルの前記第一のラインと接続され、第四の共通セルにおいてノーマルセルの前記第二のラインと接続され、前記第二の入力状態を表現することは、前記第二の出力領域で表現されるべく利用可能な前記第二の入力状態と一致する前記第二の出力領域をラッチすべく第六のクロックを使用することを含む請求項１３記載の方法。
【請求項１６】
前記第一及び第二出力領域に接続された組合せゲートを用いて第一及び第二の入力状態を論理的に組み合わせるステップを更に含み、前記組合せ論理ゲートは第六のクロックにより制御される請求項１５記載の方法。
【請求項１７】
前記論理的組合せは、ＡＮＤにより前記第一及び第二の入力状態を演算することを含む請求項１６記載の方法。
【請求項１８】
前記論理的組合せは、ＯＲにより前記第一及び第二の入力状態を演算することを含む請求項１６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、拡張性のあるスイッチング用ナノ電子方法及び素子に関し、より詳しくは量子ドットセルオートマトン方法及び素子に関する。
【背景技術】
【０００２】
本出願は、トーゴ（Ｔｏｕｇａｗ）らの米国特許仮出願第６０／６８７，９５４号「量子ドットセルオートマトン・クロスバーネットワーク（Ｑｕａｎｔｕｍ−ｄｏｔ  ｃｅｌｌｕｌａｒ  ａｕｔｏｍａｔａ  ｃｒｏｓｓｂａｒ  ｎｅｔｗｏｒｋ）」（２００５年６月７日出願）に関連し、同出願に対し優先権を主張する。当該出願の全内容を参照によって本願明細書に援用する。
【０００３】
最近４０年間にわたるマイクロエレクトロニクスにおける進歩は、主として半導体産業において近代的エレクトロニクス及び演算の基礎的演算素子であるトランジスタを小型化し続けた結果として生じた。しかし、この小型化を永久的に続けることは不可能であろう。トランジスタの継続的なスケーリングを困難にする主な原因の１つに、トランジスタゲートからの電流リークが挙げられる。リーク電流は、ゲート電極からゲート酸化膜を通り、トランジスタチャネル内への、量子力学的トンネル現象に起因する。リーク電流は、今日の製造プラントで作製されているサイズのトランジスタにおいて重要な問題である。更に小さい規模においてトランジスタの機能性を維持しようと各種アプローチが研究されているが、トランジスタのサイズ縮小が続けば、より多くの量子効果がトランジスタの有効な動作を完全に損ない始める。
【０００４】
別のアプローチとして、より小さい規模でトランジスタの機能性を維持すべく努力を続けるのではなく、特徴サイズ（ｆｅａｔｕｒｅ ｓｉｚｅ）が縮小されるにつれ素子を悪化させるのではなく改善する別の原理で働く素子が考案されている。このような新規な素子の１つは、量子ドットセルオートマトン（ＱＣＡ）と呼ばれる技術に基づく。ノートルダム大学のクレイグ  Ｓ．レント（Ｃｒａｉｇ  Ｓ．Ｌｅｎｔ）博士は、ＱＣＡにおいてトランジスタの動作を妨害し始めている電子トンネル効果などの量子力学的効果そのものを利用することを最初に提唱した。
【０００５】
ＱＣＡは、単一電子位置を制御することでナノスケールでの汎用演算機能性を生み出すことを試みる新規なナノスケール演算アーキテクチャである。ＱＣＡの基本単位はＱＣＡセル、あるいは数個の量子ドットで構成されるセルのセットである。図１は、正方形の頂点に位置した４つの量子ドット１２からなるセル１０を示す。セル１０の周囲に示している境界線ボックスは、あるセルを別のセルから識別するためにのみ使用され、何らかの物理システムを表すものではない。量子ドット１２のうちの２つは電子を含むドット１４である。
【０００６】
これらのセル１０はクロック信号により制御可能であり、弛緩中もしくは弛緩状態においては環境を無視し、ある状態に固定される過程においては環境に反応し、量子トンネル現象を防止する固定状態においては環境から独立し、所与の状態を維持する。セルが環境に反応しているとき、セルは図１Ａ及び図１Ｂに示す２つの方向のうちの１つに整列する傾向がある。この双安定（ｂｉｓｔａｂｌｅ）挙動は、例えば図１Ａの状態のようなある状態に「１」を、図１Ｂに示す別の状態に「０」を割り当てることにより、２値信号をエンコードすべく利用できる。セルは、周囲のセルと同一方向に整列する傾向がある。
【０００７】
素子内のセル及び各セルに印加されるクロック信号の幾何学的配置を慎重に設計することにより、ＱＣＡセルを使用してあらゆる所望の組合せ又は連続的論理関数を実現できる。この事実により、素子の相互接続の低電力消費及び相対的な容易さに加えて、ＱＣＡシステムは極めて魅力的なナノスケールの演算アーキテクチャとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＱＣＡクロスバースイッチは、本質的に超並列且つカスタマイズ可能なＱＣＡワイヤ交差ネットワークである。先行技術では、ＱＣＡシステムにおいて２つの独立した信号を交差させる他の方法も提示されているが、それぞれに重大な欠点がある。
【０００９】
ある方法は、他のセルに対し４５度回転された特殊セルの使用を含む。これについては、例えばＰ．ダグラス  トーゴ（Ｐ．Ｄｏｕｇｌａｓ  Ｔｏｕｇａｗ）、クレイグ  Ｓ．レント（Ｃｒａｉｇ  Ｓ．Ｌｅｎｔ）による記事「量子的セルオートマトンを利用して実施される論理素子（Ｌｏｇｉｃａｌ  ｄｅｖｉｃｅｓ  ｉｍｐｌｅｍｅｎｔｅｄ  ｕｓｉｎｇ  ｑｕａｎｔｕｍ  ｃｅｌｌｕｌａｒ−ａｕｔｏｍａｔａ）」米国物理学会出版、ニューヨーク州メルヴィル、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ（応用物理ジャーナル）第７５巻、１８１８〜１８２５ページ、１９９４年、（当該文献の全内容を参照によって本願明細書に援用する）に記載されている。しかし、この解決法は、正しい基底状態解と正しくない励起状態解との間の励起エネルギーを著しく低下させ、素子の動的応答時間と、熱変動に起因するエラーに対する抵抗とを両方低下させる。
【００１０】
他の出版物は、ワイヤ交差の必要性を最小化することに注目した。ブライアン  Ｓ．スミス（Ｂｒｉａｎ  Ｓ.  Ｓｍｉｔｈ）と、スン  Ｋ．リム（Ｓｕｎｇ  Ｋ.  Ｌｉｍ）著「ワイヤ交差を最小化したＱＣＡチャネルルーティング（ＱＣＡ  Ｃｈａｎｎｅｌ  Ｒｏｕｔｉｎｇ  ｗｉｔｈ  Ｗｉｒｅ  Ｃｒｏｓｓｉｎｇ  Ｍｉｎｉｍｉｚａｔｉｏｎ）」超大規模集積回路に関する五大湖シンポジウム（Ｇｒｅａｔ  Ｌａｋｅｓ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）２００５年４月１７〜日１９日、米国イリノイ州シカゴ、に記載がある。しかし、任意の問題について全てのワイヤ交差を除去することは不可能である。また、ワイヤ交差を最小化しようとすると、素子の残りの設計が著しく複雑となる。
【００１１】
クレイグ  Ｓ．レントは、２つ以上のデジタル論理段階の影響によって２つの信号を有効に交差させることができるように、ＱＣＡワイヤ交差を組合せ論理問題として処理可能であることを更に証明した。このことは２つの信号を交差させるための完全に機能的な方法であるが、拡張性のある解決法ではなく、より少ない数の入出力信号についてもワイヤ交差の固定セットを供給するために扱いにくい数のデジタル論理ゲートを必要とする。
【課題を解決するための手段】
【００１２】
本発明のＱＣＡクロスバースイッチは、１セットの入力縦列及び１セットの出力横列が存在するように、平面構造で配置された多数のＱＣＡセルを含む。素子を通じた２値信号の流れが素子に印加される複数のクロック信号のタイミングにより制御されるように、素子は多数のクロック領域に慎重に分割される。
【００１３】
本発明の別の特徴では、多数の入力縦列の各々は別々の入力信号により駆動される。また、縦列のセルは全てその入力信号と一致するように整列される。次いで、これらの入力縦列は、一旦入力縦列クロック信号が駆動されロック中及びロック状態とされると、入力縦列に接続された出力横列用ドライバとして機能する。
【００１４】
本発明の更に別の特徴では、出力横列は、横列のサブセクションに印加されるクロック信号の制御下で連続シフトレジスタとして作用する。これにより、入力信号の各々の内容のコピーが出力横列に沿って左から右へ伝搬し、最終的に当該横列の出力端に到達する。
【００１５】
本発明の更に別の特徴では、各出力横列の最後の数個のセルは、弛緩状態から開始し、所望の入力信号が当該横列の終端に達する場合のみ、ロック状態に入るように、自らのクロック信号を割り当てられる。これら数個のセルは、ｍ個の出力横列が全てロックされ、ｍ個の出力信号の全てが素子の出力と平行に流れるまで、ロック状態を維持する。
【００１６】
本発明を更に応用可能な領域は詳細な説明と図面より明らかとなる。詳細な説明、図面及び具体例は本発明の好適な実施形態を示しているが、これらは例示のために提示され、本発明の範囲を制限する意図はないことを理解されたい。
【００１７】
本発明は、詳細な説明と添付の図面から、より深く理解される。
【発明を実施するための最良の形態】
【００１８】
本発明は、量子ドットセルオートマトン（ＱＣＡ）方法及び素子に関する。本発明の方法及び素子の好適な実施形態の以下の記述は、あくまで例であり本発明を制限する意図はない。
【００１９】
本発明のＱＣＡ素子は、トンネル接合により結合される、ナノ製造された量子ドットを使用して実施されることが望ましい。一般的なＱＣＡ素子のこのような実施は、１９９４年にクレイグ  Ｓ．レント、ダグラス  トーゴ著「トンネル接合リングにおける単一電子帯電による双安定飽和（Ｂｉｓｔａｂｌｅ  ｓａｔｕｒａｔｉｏｎ  ｄｕｅ  ｔｏ  ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ  ｃｈａｒｇｉｎｇ  ｉｎ  ｒｉｎｇｓ  ｏｆ  ｔｕｎｎｅｌ−ｊｕｎｃｔｉｏｎｓ）」米国物理学会出版、ニューヨーク州メルヴィル、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ（応用物理ジャーナル）第７５巻、４０７７〜４０８０ページ、１９９４年、（当該文献の全内容を参照によって本願明細書に援用する）において初めて記載された。
【００２０】
１９９７年に、金属トンネル接合のこのような配置がデジタル演算の実施に応用できることが実験的に実証された。Ｉ．アムラーニ（Ｉ．Ａｍｌａｎｉ）、Ａ．オルロフ（Ａ．Ｏｒｌｏｖ）、Ｇ．トート（Ｇ．Ｔｏｔｈ）、Ｇ．バーンスタイン（Ｇ．Ｂｅｒｎｓｔｅｉｎ）、Ｃ．レント（Ｃ．Ｌｅｎｔ）、Ｇ．スナイダー（Ｇ．Ｓｎｉｄｅｒ）著「量子ドットセルオートマトンを使用したデジタル論理ゲート（Ｄｉｇｉｔａｌ  ｌｏｇｉｃ  ｇａｔｅ  ｕｓｉｎｇ  ｑｕａｎｔｕｍ−ｄｏｔ  ｃｅｌｌｕｌａｒ  ａｕｔｏｍａｔａ）」サイエンス誌、２８９〜２９１ページ、１９９９年、（当該文献を参照によって本願明細書に援用する）に記載がある。
【００２１】
ＱＣＡセルの別の作製方法が、クレイグ  Ｓ．レント、ダグラス  トーゴによって１９９７年に説明された。「量子ドットを用いて演算するための素子アーキテクチャ（Ｄｅｖｉｃｅ  ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ｃｏｍｐｕｔｉｎｇ  ｗｉｔｈ  ｑｕａｎｔｕｍ  ｄｏｔｓ）」（ＩＥＥＥ議事録第８５巻、５４１〜５５７ページ、１９９７年、当該文献を参照によって本願明細書に援用する）に記載がある。この先行技術は、半導体ヘテロ接合に形成された２次元電子ガス（２ＤＥＧ）を、２ＤＥＧの近傍に配置されたメタルゲートに印加される電圧の幾何学によって形成できる方法を記載している。
【００２２】
更に別のＱＣＡセル作製方法は、２０００年にクレイグ  Ｓ．レントにより最初に記載された。アメリカ科学振興協会（Ａｍｅｒｉｃａｎ  Ａｓｓｏｃｉａｔｉｏｎ  ｆｏｒ  ｔｈｅ  Ａｄｖａｎｃｅｍｅｎｔ  ｏｆ  Ｓｃｉｅｎｃｅ）（ワシントンＤＣ）の「分子電子工学−トランジスタパラダイムの回避（Ｍｏｌｅｃｕｌａｒ  ｅｌｅｃｔｒｏｎｉｃｓ−Ｂｙｐａｓｓｉｎｇ  ｔｈｅ  ｔｒａｎｓｉｓｔｏｒ  ｐａｒａｄｉｇｍ）」サイエンス誌、第２８８巻、１５９７ページ、２０００年、（当該文献を参照によって本願明細書に援用する）に記載がある。この方法では、特定の分子を最初に合成し、平面基板に固定する。
【００２３】
個々のＱＣＡセルについて、参照によって本願明細書中に援用される既知の３つの作製方法のうちの１つを用いて、ＱＣＡクロスバースイッチの好適な実施形態は、ｎ本の垂直の入力横列及びｍ本の水平の出力横列からなり、全ての出力がロックされるまで所望の信号をロック・保持するために特別のクロック信号が各出力横列の最後の数個のセルに印加される。
【００２４】
本発明への入力は他のＱＣＡ素子よりなされることもある。その場合、ＱＣＡクロスバーの入力におけるセルは、別の素子の出力セルの幾何学的近傍に配置され、この場合ＱＣＡクロスバーの入力セルは、別の素子の出力セルと同一の方向に整列し、セルが同一の方向に整列しているため情報はＱＣＡクロスバーを通じて流れる。これらの入力信号が外部ソースから来る場合、入力セル近傍で非常に小さいコンデンサを帯電・放電させることでこのような入力を制御することができる。これにより、隣接セルの静電気環境と極めて類似した方法で第一のセルの静電気環境に影響を与える。
【００２５】
添付の図面を参照しながら本発明の好適な実施形態を説明する。図面においては、同様の数字は同様の要素を示す。
【００２６】
添付の図面では、実施形態の諸要素を相対的な大きさで表すためにあらゆる合理的な試みを行ったが、２次元の紙の制限上、必ずしも相対的な大きさで表現できていない。従って、示された実施形態の中で相互の各種特徴の関係を適切に表現し、且つ本発明を合理的に単純化された方法で適切に示すために、添付の図面では絶対尺度を逸脱する場合もある。しかし、当業者は、こうした大きさにおける偏差が図示された実施形態の可能性を制限しないことを理解し認識するであろう。
【００２７】
ここで図２を参照すると、４入力／１出力のＱＣＡ並列−直列変換器１６が示されている。この装置は、Ｗ、Ｘ、Ｙ及びＺとラベリングされた入力セルに印加される４つの入力を受け付ける。入力セルＷ、Ｘ、Ｙ及びＺの各々は、共通クロックに制御されるラインノーマルセルの部材である。すなわち、Ｗはクロック２０（「Ａ」）に制御されるノーマルセル１８のラインへの入力セルであり、Ｘはクロック２０（「Ａ」）に制御されるノーマルセル２２のラインへの入力セルである。Ｙはクロック２０（「Ａ」）に制御されるノーマルセル２４のラインへの入力セルである。Ｚはクロック２０（「Ａ」）に制御されるノーマルセル２６のラインへの入力セルである。並列−直列変換器１６は、入力セル上の入力をノーマルセル２８の直交ライン上へ転送し、次いでこの入力を図２の右側に示すように出力セル３０に向けて連続的にシフトする。これについては後述する。このように、４つの入力信号の各々が、出力セルにおいて少なくとも短期間現われる。ノーマルセルは、正方形セルの側部の中央付近に各量子ドットが位置する回転されたセルに対し、セルの角部に量子ドットの各々が位置する正方形セルである。
【００２８】
ここで図３を参照すると、図２の４つのクロックゾーンＡ、Ｂ、Ｃ及びＤに印加される４つのクロック信号のタイミングが示される。これらのクロック信号が図２に示される素子に印加されると、左から右へのデータの所望の連続的シフトが行われる。
【００２９】
図２Ａは、クロック２０に制御されるノーマルセル１８、２２、２４及び２６のラインに属する個々のセルが隣接セルに対して反応し、このようにして入力セルＷ、Ｘ、Ｙ及びＺに配置される入力が、クロック周期１の間にノーマルセル１８、２２、２４及び２６のラインに沿って伝搬されるように、クロック２０（クロック「Ａ」）がある状態へロックされる時限１における並列−直列変換器１６を示している。図２Ａよりわかるように、例えばノーマルセル１８のラインとノーマルセル２６のラインはいずれも同一のセル状態を有し、例えば長さ方向に沿って伝搬される論理的又は２進法の「１」を表してもよい。同時に、例えばノーマルセル２２のラインとノーマルセル２４のラインはいずれも別のセル状態を有し、例えば長さ方向に沿って伝搬される論理的又は２進法の「０」を表してもよい。
【００３０】
図２Ｂは、クロック３２に制御される隣接領域３４、３６、３８及び４０に属する個々のセルが隣接セルに対して反応するように、クロック３２（クロック「Ｂ」）がある状態へロックされているか、又はある程度のトンネル現象を可能とするロック状態にある時限２における並列−直列変換器１６を示している。このように、ノーマルセル１８上の２進法又は論理的「１」は、ノーマルセル２８の直交ラインの隣接領域３４に転送される。同様に、ノーマルセル２２上の２進法又は論理的「０」は隣接領域３６に転送され、ノーマルセル２４上の２進法又は論理的「０」は隣接領域３８に転送される。ノーマルセル２６上の２進法又は論理的「１」は隣接領域４０に転送される。ノーマルセル２８の直交ラインの隣接領域３４、３６、３８及び４０は、全て２つのノーマルセルとして示されている。この理由として、一定の状況下において、定量トンネル効果が次の隣接セルに影響を及ぼしうる点が挙げられる。１つの領域当たり少なくとも２つのノーマルセルを有することは、このような次に近い隣接効果を最小化することを意図している。しかし、本発明における隣接領域が単に１つのノーマルセルである場合も、２つ以上のノーマルセルである場合も、本発明の発明概念を包含することは理解するであろう。
【００３１】
図２Ｃは、クロック４２に制御される転送領域４４、４６、４８及び５０に属する個々のセルが隣接セルに対して反応するように、クロック４２（クロック「Ｃ」）がある状態へロックされているか、又はある程度のトンネル現象を可能とするロック状態にある時限３における並列−直列変換器１６を示している。このように、隣接領域３４上の論理的又は２進法の「１」は転送領域４４へ転送される。同様に、隣接領域３６上の論理的又は２進法の「０」は転送領域４６へ転送される。隣接領域３８上の論理的又は２進法の「０」は転送領域４８へ転送される。また、隣接領域４０上の論理的又は２進法の「１」は転送領域５０へ転送される。
【００３２】
図２Ｄは、クロック５２に制御される転送領域５４、５６、５８及び６０に属する個々のセルが隣接セルに対して反応するように、クロック５２（クロック「Ｄ」）がある状態へロックされている、又はある程度のトンネル現象を可能とするロック状態にある時限４における並列−直列変換器１６を示している。このように、転送領域４４上の論理的又は２進法の「１」は転送領域５４へ転送される。同様に、転送領域４６上の論理的又は２進法の「０」は転送領域５６へ転送される。転送領域４８上の論理的又は２進法の「０」は転送領域５８へ転送される。また、転送領域５０上の論理的又は２進法の「１」は転送領域６０へ転送される。
【００３３】
更に、転送領域６０は、クロックサイクル４において入力セルＺに配置された入力が出力として現されるように、システム出力を表現してもよい。
【００３４】
当業者ならば理解するように、４つのクロック２０、３２、４２及び５２（クロックＡ、Ｂ、Ｃ及びＤ）が連続的に循環されると、図３に概略的に示されるように、入力セルＹに最初に付与された入力値が、クロックサイクル８の出力領域６０で現れ、入力セルＸに最初に付与された入力値が、クロックサイクル１２の出力領域６０で現れ、入力セルＷに最初に付与された入力値が、クロックサイクル１６の出力領域６０で現れる。
【００３５】
このように、ノーマルセル２８の直交ラインの各種領域を制御するために４つの制御クロックを使用すると、ノーマルセルの４つのラインからの入力は各々単一の出力セルにおいて順に表現できる。このように、図２の素子は並列−直列コネクタを表す。図２の並列−直列コネクタは４つの入力と１つの出力を有しているが、当業者は、入力の数は１であってもよいし、実際に実施できる数であれば何十、何百あるいは何千であってもよいことを理解するであろう。同様に、出力の数も実際的であれば何十、何百あるいは何千であってもよい。同様に、図２の並列−直列コネクタは４つのクロック及び４つのクロック領域を使用することで機能するが、当業者はこのような素子が３つのクロック及び３つのクロック領域を使用して機能してもよいことを理解するであろう。
【００３６】
ここで図４を参照すると、図２の素子の転送領域６０の出力セルの状態が図３に示される信号によって制御されうることがわかる。出力セルは、分極されていない状態（Ｐ＝０）と４つの入力セルのうちの１つにより制御される２つの方向のうちの１つで極性化された状態（Ｐ＝＋１あるいはＰ＝−１）を交互にとる。移動距離が最短の右端の入力セルが最初に現れ、次いでＹ、Ｘとラベリングされた入力、次いでＷとラベリングされた左端の入力が現れる。この例では、得られる出力シーケンスは１００１である。
【００３７】
ここで図５を参照すると、図２の素子は出力において特別のラッチ領域６２を含めるべくクロック６４（クロック「Ｅ」）の制御下で修正されている。特別のラッチ領域６２は１つの所望の信号（すなわちＷ、Ｘ、Ｙ、Ｚのうち１つ）が、シフトレジスタの出力において現われるまで待機する。次いで、ラッチ領域６２はその結果をロックし、所望の期間保持する。このロックは、この領域すなわちクロック６４内のセルに割り当てられたクロック信号のタイミングにより制御される。信号はまず、隣接セルと同じ方向に整列することによりその環境に反応するようセルに命令する。次いで、隣接セルの状態変化に関わらず現在値を保持するようセルに命令する。このクロック信号の物理的性質は、各セルを構成する量子ドットを分離するトンネル障壁の高さを制御する電圧である。障壁が低い場合、電子はサイト間を自在にトンネルにより移動でき、セルは分極されていない状態、すなわち「弛緩した」状態にある。障壁が高い場合、電子はサイト間をトンネルにより移動できず、セルは極性化された状態、すなわち「ロック」された状態にある。この場合、ロックされ保持される所望の信号は右端の入力であるＺであった。
【００３８】
図５Ａは、論理的又は２進法の「０」の入力がノーマルセル１８のラインの入力セルＷに配置され、論理的又は２進法の「１」がノーマルセル２２のラインの入力セルＸに配置され、論理的又は２進法の「０」がノーマルセル２４のラインの入力セルＹに配置され、論理的又は２進法の「１」がノーマルセル２６のラインの入力セルＺに配置された状態の第一のクロックサイクルにおける４から１へのスイッチ６６を示す。ノーマルセル１８、２２、２４及び２６のラインは、全て同じクロック２０により制御される。
【００３９】
図５Ｂは、第四のクロックサイクルにおける４から１へのスイッチ６６を示す。ノーマルセル２６のラインの入力セルＺからの入力は、クロック５２に制御される転送領域６０へ転送されている。図５Ｃに示されるように、入力セルＺの論理的又は２進法の「１」入力が、ラッチ領域６２でロックされ保持されるように、ラッチ領域６２を制御するクロック６４（クロック「Ｅ」）はクロックサイクル４でラッチされる。
【００４０】
ここで図６を参照すると、図５の素子は、特別のラッチ領域６２に印加されるクロック６４信号のタイミングが変更される以外は、物理的変化はない。このタイミング変更により、１６番目のクロックサイクルにおいてラッチ領域６２をラッチすることにより、出力セルにおいて入力Ｗ（Ｚではなく）がロックされて保持される。
【００４１】
当業者は、適切なサイクルでクロック６４をラッチすることによって、４つの入力ラインのうちいずれかから４から１へのスイッチ６６に印加された信号のうちのいずれかがラッチ領域６２でラッチされ保持されうることを理解するであろう。更に、当業者は、本発明は４から１へのスイッチ６６を参照して説明されたが、発明概念は任意の多数から１へのスイッチを可能とすることを理解するであろう。多数とは例えば百から数百、数千、数万もしくはそれ以上の任意の合理的な整数であってもよく、またこれらに限定されない。
【００４２】
ここで図７を参照すると、図５〜図６の素子は第二の出力を含めるべく拡張されている。例示的素子は、いずれもクロック２０（クロックＡ）に制御されるノーマルセル１８、２２、２４及び２６のラインに各々関連された４つの入力セルＷ、Ｘ、Ｙ及びＺを有する。ここではラッチ領域６２及び７０を各々有するノーマルセル２８及び６８の２つの直交ラインがある。各ラッチ領域は自らのクロックに制御され、よってラッチ領域６２はクロック６４（クロックＥ１）に制御され、ラッチ領域７０はクロック７２（クロックＥ２）に制御される。
【００４３】
図７Ａは、クロックサイクル１で４つの入力セルＷ、Ｘ、Ｙ及びＺに印加されている入力を示す。
【００４４】
図７Ｂは、数クロック経過後の素子を示す。４つの入力信号は両方の出力ラインを下って進み、特別のラッチ領域の各々は適切な時にラッチされたことにより自らの所望信号をロック・保持する。このことは、それぞれ２つの特別のラッチ領域のうちの１つに割り当てられる２つの別個のクロック信号の制御下で行われる。クロック６４はラッチ領域６２で論理的又は２進法の「１」をラッチすべく使用された。この「１」は、入力セルＷあるいは入力セルＺのいずれかから転送されてもよい。同様に、クロック７２はラッチ領域７０で論理的又は２進法の「１」をラッチすべく使用された。この「１」は入力セルＷもしくは入力セルＺから転送されてもよい。当業者は、２つのラッチ領域６２及び７０のどちらかで４つの入力のうちいずれの１つがラッチされてもよいことを理解するであろう。
【００４５】
次いで、更に２つの出力信号が論理的に組み合わされる。この例では、組合せは単一の組合せ出力を生成すべくＡＮＤゲートを使用して行われる。このことは、クロック７６（クロック「Ｆ」）により制御されるＡＮＤゲート７８の入力に接続されたラッチ領域６２及び７０の各々により達成される。当業者は、ラッチ領域６２及び７０は例えば加算、「排他的ＯＲ」もしくは乗算などの任意の組合せ機能を用いて組み合わせることができるが、これらに限定されないことを理解するであろう。
【００４６】
図７に適用されるタイミング図である図８を参照すると、第四のクロックサイクルでラッチされることにより、クロック６４（クロック「Ｅ１」）により制御されるラッチ領域６２が入力Ｚをロックし保持することを示す。一方、クロック７２（クロック「Ｅ２」）により制御されるラッチ領域７０は、サイクル１６でラッチされることにより入力Ｗをロックし保持する。従って、このネットワークの出力は論理的組合せＺ  ＡＮＤ  Ｗである。この例において、ＺとＷが両方とも論理的「１」であり、出力も論理的「１」である。
【００４７】
図９を参照すると、図７及び図８に示された素子はノーマルセル２８、６８、８６及び８８の４つの直交ライン上の４つの出力を含めるべく拡張される。この図では、垂直の入力ラインが直前にロックされ、水平の出力ラインは、各横列の出力において特別のラッチ領域への入力信号のシフトを開始するところである。
【００４８】
図１０を参照すると、図９からの信号は、入力Ｚがクロック６４、７４、８２及び９２（クロック「Ｅ１」、「Ｅ２」、「Ｅ３」及び「Ｅ４」）によってそれぞれ制御される特別のラッチ領域６２、７２、８０及び９０の４つ全てに利用可能となるように伝搬されている。この例では、クロック６４（クロック「Ｅ１」）の制御下でラッチ領域６２のみが入力Ｚからの信号をロック・保持し、クロック７４、８２及び９２（クロック「Ｅ２」、「Ｅ３」及び「Ｅ４」）により制御されるラッチ領域７２、８０及び９０はその入力を無視する。これも、最初にセルが周囲と整列することを要求し、次いで電子がドット間をトンネルにより移動できなくなる点まで量子ドット間の壁を上昇させ、隣接セルに対する更なる反応を防止するクロック信号により制御される。
【００４９】
図１１を参照すると、図９及び図１０からの信号は、入力Ｗが特別のラッチ領域６２、７２、８０及び９０の４つ全てに利用可能となるように伝搬された。この例において、クロック９２（クロック「Ｅ４」）により制御される特別のラッチ領域９０のみが入力Ｗからの信号をロックし保持する。これは、クロック６４、７４、８２（クロック「Ｅ１」、「Ｅ２」及び「Ｅ３」）により制御されるラッチ領域６２、７２、８０が、より早い信号において既にロックされているためである。
【００５０】
図１２を参照すると、ＱＣＡクロスバースイッチの出力に付与された組合せ論理は、所望の論理演算を行った。この例では、この演算は（Ｚ  ＡＮＤ  Ｘ）ＯＲ（Ｙ  ＡＮＤ  Ｗ）である。なお、４つの非補完（ｕｎｃｏｍｐｌｅｍｅｎｔｅｄ）入力の他の任意の積和機能が演算されてもよい。例えば同一のセル配置による（Ｘ  ＡＮＤ  Ｙ）ＯＲ（Ｚ  ＡＮＤ  Ｗ）であり、特別のラッチ領域に付与されるクロック信号のタイミングのみ変更されている。
【００５１】
図１３を参照すると、図１１に示された演算を行うために図９〜図１２から素子に印加されるべきクロック信号のタイミングが読み取れる。これらのタイミング信号は、ＷとＺの順序を変えずに、２つの中間入力（ＸとＹ）を有効に交換する。
【００５２】
本発明を構造的特徴及び／又は方法論的行為に特有の言語で説明したが、添付の請求項中で定義された本発明は説明された特徴や行動に必ずしも限定されないことを理解されたい。特定の特徴や行為は特許請求の範囲に記載された発明を実行する一般的な形式として示される。当業者は、本発明の精神もしくは範囲から逸脱せずに容易に修正を行うことができる。
【図面の簡単な説明】
【００５３】
【図１Ａ】第一の論理状態を表すＱＣＡセルの概略図である。
【図１Ｂ】第二の論理状態を表すＱＣＡセルの概略図である。
【図２】本発明のＱＣＡの４入力／１出力並列−直列変換器を示す図である。
【図３】連続シフトを可能とすべく図２に示される素子に印加されるクロック信号を示す図である。
【図４】図３のタイミング信号が印加された場合の、図２に示される素子の出力において現れるシミュレート結果を示す図である。
【図５】右端の入力が出力に供給されるべく選択されている本発明の４入力／１出力ＱＣＡクロスバースイッチを示す図である。
【図６】左端の入力が出力に供給されるべく選択されている本発明の４入力／１出力ＱＣＡクロスバースイッチを示す図である。
【図７】２つの出力がＡＮＤ演算子を使用して連続的に組み合わされる本発明の４入力／２出力ＱＣＡクロスバースイッチを示す図である。
【図８】図７に示される素子の出力における３つの特別ラッチ領域に印加されるクロック信号と、素子の出力のシミュレート結果を示す図である。
【図９】垂直の入力がロックされている間の本発明の４入力／４出力ＱＣＡクロスバースイッチを示す図である。
【図１０】右端の入力が出力において特別ラッチングゾーンに到達し、ゾーンＥ１によって選択されている際の本発明の４入力／４出力ＱＣＡクロスバースイッチを示す図である。
【図１１】左端の入力が出力において特別ラッチングゾーンに到達し、ゾーンＥ４によって選択されている際の本発明の４入力／４出力ＱＣＡクロスバースイッチを示す図である。
【図１２】２レベルの積和演算の出力が完了した際の本発明の４入力／４出力ＱＣＡクロスバースイッチを示す図である。
【図１３】中間２入力を交換するために図９〜図１２に示された素子の出力において特別ラッチングゾーンに印加されるクロック信号を示す図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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