(57)【要約】  本発明は、製作中に追加の注入物を受け取るＪＦＥＴを提供する。この注入物は、ＪＦＥＴのドレイン領域をそのソース領域の方へ延ばし、かつ／またはそのソース領域をそのドレイン領域の方へ延ばす。注入物は、ドレイン／チャネル（および／またはソース／チャネル）接合部で所与のドレイン電圧および／またはソース電圧に対して普通なら生じるはずの電界の大きさを低減させ、それによって電界に関連するゲート電流および降伏の問題の重大度を軽減する。ＪＦＥＴのゲート層は、各注入物に対して、ゲート層の横方向の境界とドレイン領域および／またはソース領域との間にそれぞれ間隙を設ける幅を有するように寸法設定され、各注入物がそれぞれの間隙内に注入されることが好ましい。【選択図】図２
2009521804.tif 000002
【特許請求の範囲】
【請求項１】
接合型電界効果トランジスタ（ＪＦＥＴ）であって、
第１の極性を有するようにドープされた底部ゲート層と、
前記底部ゲート層の上部表面に凹設された、前記底部ゲート層の極性と逆の第２の極性を有するようにドープされたソース領域と、
前記底部ゲート層の上部表面に凹設され、かつ前記ソース領域から離隔された、前記第２の極性のドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記底部ゲート層の上部表面に凹設された、前記第２の極性のチャネル層と、
前記ソース領域と前記ドレイン領域の間の前記チャネル層の上部表面に凹設された、前記第１の極性の上部ゲート層と、
前記第２の極性の注入物であって、前記ドレイン領域および／または前記ソース領域に接触し、かつそれらをそれぞれ前記ソース領域および／または前記ドレイン領域の方へ延ばすように注入され、その結果、前記ドレイン領域および／または前記ソース領域と前記チャネル層との接合部でそれぞれ所与のドレイン電圧および／またはソース電圧に対して普通なら生じるはずの電界の大きさを低減させる注入物とを含むＪＦＥＴ。
【請求項２】
前記上部ゲート層が、前記注入物それぞれに対し、上部ゲート層の横方向の境界と前記ドレイン領域および／または前記ソース領域の間にそれぞれ間隙を設ける幅を有するように寸法設定され、前記注入物がそれぞれ、前記間隙のうちの対応する間隙内に注入される、請求項１に記載のＪＦＥＴ。
【請求項３】
前記ＪＦＥＴが、前記注入物の深さが前記チャネル層の深さ以上になるように構成された、請求項１に記載のＪＦＥＴ。
【請求項４】
前記上部ゲート層が、前記上部ゲート層のうちの前記ドレイン領域に最も近い横方向の境界と前記ドレイン領域との間に間隙を空ける幅を有するように寸法設定され、また前記注入物が、前記ドレイン領域に接触しかつそれを前記ソース領域の方へ延ばすように前記間隙内に注入され、その結果前記注入物が、前記ドレインと前記チャネル層との接合部で所与のドレイン電圧に対して普通なら生じるはずの電界の大きさを低減させる、請求項１に記載のＪＦＥＴ。
【請求項５】
前記上部ゲート層が、前記上部ゲート層のうちの前記ソース領域に最も近い横方向の境界と前記ソース領域との間に間隙を空ける幅を有するように寸法設定され、また前記注入物が、前記ソース領域に接触しかつそれを前記ドレイン領域の方へ延ばすように前記間隙内に注入され、その結果前記注入物が、前記ソースと前記チャネル層との接合部で所与のソース電圧に対して普通なら生じるはずの電界の大きさを低減させる、請求項１に記載のＪＦＥＴ。
【請求項６】
前記上部ゲート層が、前記上部ゲート層のうちの前記ソース領域に最も近い横方向の境界と前記ソース領域との間に第１の間隙、および前記上部ゲート層のうちの前記ドレイン領域に最も近い横方向の境界と前記ドレイン領域との間に第２の間隙を空ける幅を有するように寸法設定され、前記注入物のうちの第１および第２の注入物は、前記第１の注入物が、前記ソース領域に接触しかつそれを前記ドレイン領域の方へ延ばすように、また前記第２の注入物が、前記ドレイン領域に接触しかつそれを前記ソース領域の方へ延ばすように、それぞれ前記第１および第２の間隙内に注入され、その結果前記注入物が、前記ドレインと前記チャネル層との接合部で所与のドレイン電圧に対して普通なら発生するはずの電界の大きさ、および前記ソースと前記チャネル層との接合部で所与のソース電圧に対して普通なら発生するはずの電界の大きさを低減させる、請求項１に記載のＪＦＥＴ。
【請求項７】
所与のドーピングレベルを有するベース注入物を含む、前記底部ゲート層上に製作された少なくとも１つのスーパーベータバイポーラトランジスタをさらに含み、
前記第２の極性の前記注入物が、前記ベース注入物と同じドーピングレベルを有し、それによって、前記ベース注入物および前記第２の極性の前記注入物を単一の注入ステップで実行できるようにする、請求項１に記載のＪＦＥＴ。
【請求項８】
前記ＪＦＥＴがＰ型ＪＦＥＴであり、前記Ｐ型ＪＦＥＴにおいて、
前記底部ゲート層がＮ型層であり、
前記ソース領域および前記ドレイン領域がＰ＋領域であり、
前記上部ゲート層がＮ型層であり、
前記チャネル層がＰ型層であり、また
前記注入物がＰ型注入物である、請求項１に記載のＪＦＥＴ。
【請求項９】
前記Ｐ型注入物が、ホウ素、アルミニウム、またはインジウムを含む、請求項８に記載のＪＦＥＴ。
【請求項１０】
前記ＪＦＥＴがＮ型ＪＦＥＴであり、前記Ｎ型ＪＦＥＴにおいて、
前記底部ゲート層がＰ型層であり、
前記ソース領域および前記ドレイン領域がＮ＋領域であり、
前記上部ゲート層がＰ型層であり、
前記チャネル層がＮ型層であり、また
前記注入物がＮ型注入物である、請求項１に記載のＪＦＥＴ。
【請求項１１】
前記Ｎ型注入物が、リン、ヒ素、またはアンチモンを含む、請求項１０に記載のＪＦＥＴ。
【請求項１２】
前記注入物がそれぞれ、前記ドレイン領域および／または前記ソース領域を、それぞれ前記ソース領域および／または前記ドレイン領域の方へ約１μｍ延ばす、請求項１に記載のＪＦＥＴ。
【請求項１３】
Ｐ型接合型電界効果トランジスタ（ＪＦＥＴ）であって、
Ｎ型底部ゲート層と、
前記Ｎ型層の上部表面に凹設されたＰ＋ソース領域と、
前記Ｎ型層の上部表面に凹設され、かつ前記ソース領域から離隔されたＰ＋ドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記Ｎ型層の上部表面に凹設されたＰ型チャネル層と、
前記ソース領域と前記ドレイン領域の間の前記Ｐ型チャネル層の上部表面に凹設され、かつ前記上部ゲート層のうちの前記ドレイン領域に最も近い横方向の境界と前記ドレイン領域との間に間隙を空ける幅を有するように寸法設定されたＮ型上部ゲート層と、
Ｐ型注入物であって、前記ドレイン領域に接触しかつそれを前記ソース領域の方へ延ばし、また前記Ｐ型チャネル層の深さ以上の深さを有するように前記間隙内に注入され、その結果、前記ドレインと前記Ｐ型チャネルとの接合部で所与のドレイン電圧に対して普通なら生じるはずの電界の大きさを低減させるＰ型注入物とを含むＪＦＥＴ。
【請求項１４】
Ｎ型接合型電界効果トランジスタ（ＪＦＥＴ）であって、
Ｐ型底部ゲート層と、
前記Ｐ型層の上部表面に凹設されたＮ＋ソース領域と、
前記Ｐ型層の上部表面に凹設され、かつ前記ソース領域から離隔されたＮ＋ドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記Ｐ型層の上部表面に凹設されたＮ型チャネル層と、
前記ソース領域と前記ドレイン領域の間の前記Ｎ型チャネル層の上部表面に凹設され、かつ前記上部ゲート層のうちの前記ドレイン領域に最も近い横方向の境界と前記ドレイン領域との間に間隙を空ける幅を有するように寸法設定されたＰ型上部ゲート層と、
Ｎ型注入物であって、前記ドレイン領域に接触しかつそれを前記ソース領域の方へ延ばし、また前記Ｎ型チャネル層の深さ以上の深さを有するように前記間隙内に注入され、その結果、前記ドレインと前記Ｎ型チャネル層との接合部で所与のドレイン電圧に対して普通なら生じるはずの電界の大きさを低減させるＮ型注入物とを含むＪＦＥＴ。
【請求項１５】
接合型電界効果トランジスタ（ＪＦＥＴ）を製作する方法であって、
第１の極性を有するようにドープされた底部ゲート層を設けるステップと、
前記底部ゲート層の上部表面に凹設された、前記底部ゲート層の極性と逆の第２の極性を有するようにドープされたソース領域を生成するステップと、
前記底部ゲート層の上部表面に凹設され、かつ前記ソース領域から離隔された、前記第２の極性のドレイン領域を生成するステップと、
前記ソース領域と前記ドレイン領域の間の前記底部ゲート層の上部表面に凹設された、前記第２の極性のチャネル層を生成するステップと、
前記ソース領域と前記ドレイン領域の間の前記チャネル層の上部表面に凹設された、前記第１の極性の上部ゲート層を設けるステップと、
前記第２の極性の領域を注入するステップであって、前記注入された領域が、前記ドレイン領域および／または前記ソース領域に接触し、かつそれらをそれぞれ前記ソース領域および／または前記ドレイン領域の方へ延ばし、その結果前記注入された領域が、前記ドレイン領域および／または前記ソース領域と前記チャネル層との接合部で、それぞれ所与のドレイン電圧および／またはソース電圧に対して普通なら生じる電界の大きさを低減させるステップとを含む方法。
【請求項１６】
前記注入物それぞれに対して、上部ゲート層の横方向の境界と前記ドレイン領域および／または前記ソース領域との間にそれぞれ間隙を設ける幅を有するように前記上部ゲート層を寸法設定するステップをさらに含み、前記注入物がそれぞれ、前記間隙のうちの対応する間隙内に注入される、請求項１５に記載の方法。
【請求項１７】
前記注入物の深さが、前記チャネル層の深さ以上である、請求項１５に記載の方法。
【請求項１８】
前記底部ゲート層上に少なくとも１つのスーパーベータバイポーラトランジスタを製作するステップと、
前記スーパーベータトランジスタのベースおよび前記第２の極性の前記注入物を単一の注入ステップで注入するステップと
をさらに含む、請求項１５に記載の方法。
【請求項１９】
前記ＪＦＥＴがＰ型ＪＦＥＴであり、前記Ｐ型ＪＦＥＴにおいて、
前記底部ゲート層がＮ型層であり、
前記ソース領域および前記ドレイン領域がＰ＋領域であり、
前記上部ゲート層がＮ型層であり、
前記チャネル層がＰ型層であり、また
前記注入物がＰ型注入物である、請求項１５に記載の方法。
【請求項２０】
前記ＪＦＥＴがＮ型ＪＦＥＴであり、前記Ｎ型ＪＦＥＴにおいて、
前記底部ゲート層がＰ型層であり、
前記ソース領域および前記ドレイン領域がＮ＋領域であり、
前記上部ゲート層がＰ型層であり、
前記チャネル層がＮ型層であり、また
前記注入物がＮ型注入物である、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、２００５年１２月２２日出願のＷｉｌｓｏｎらの米国特許仮出願６０／７５３６４５の利益を主張する。
【０００２】
本発明は、一般に電界効果トランジスタ（ＦＥＴ）に関し、より詳細には、接合型電界効果トランジスタ（ＪＦＥＴ）に関する。
【背景技術】
【０００３】
接合型電界効果トランジスタ（ＪＦＥＴ）は、電子スイッチおよび電圧制御抵抗などの多くの適用分野で見られる。従来のＪＦＥＴの構造を図１に示す。このＰ型ＪＦＥＴは、Ｎ型底部ゲート層１０と、Ｎ型層１０に凹設されたＰ＋ソース領域１４およびＰ＋ドレイン領域１６と、ソース領域とドレイン領域の間のＮ層の表面に凹設されたＰ型層１８と、ソース領域とドレイン領域の間のＰ型層１８の表面に凹設されたＮ型上部ゲート層２０とを含む。ソース領域およびドレイン領域ならびにゲート層に接点が設けられて、デバイスのソース（Ｓ）、ドレイン（Ｄ）、およびゲート（Ｇ）端子を提供する。層１８は、Ｐチャネルとして働き、ソース領域とドレイン領域の間に電流路を提供する。
【０００４】
ゲート端子Ｇに電圧が印加されていないのであれば、ソース端子とドレイン端子の間に電圧が印加されると、電流は容易に流れる。電流の流れは、ゲート端子Ｇとソース端子Ｓの間に電圧（Ｖｇｓ）を印加することによって変調される。Ｖｇｓの極性は、ゲートとチャネルの間のｐ−ｎ接合部に逆バイアスをかけるような極性である。これにより、チャネル内に延びる空乏領域を生成する。空乏領域の幅はＶｇｓとともに変動し、逆バイアスの増大が空乏領域を広げる働きをし、それによってチャネルをピンチオフし、かつデバイスのドレイン電流を低減させる。このように、Ｖｇｓ電圧は、チャネルの導電率を制御する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＪＦＥＴの１つの固有の欠点は、そのゲート電流がゼロではないことである。ＪＦＥＴのドレイン端子に印加される電圧により、そのドレイン／Ｐチャネル接合部に電界が生じる。この電界により、接合部で衝撃イオン化が発生して、キャリアを生成し、キャリアがゲート内へ押し流され、それによってゲート電流が生成され、このゲート電流は、ドレイン電圧の上昇とともに、許容できない高いレベルまで増大する可能性がある。
【０００６】
ドレイン／チャネル（またはソース／チャネル）接合部の電界により、デバイスの降伏電圧特性が乏しくなる可能性もある。電界が限界レベルに到達すると、衝撃イオン化電流は本質的に非常に高くなり、その結果ドレイン電流が、ドレイン電圧とはほとんど関わりなく増大する。この限界レベルがデバイスの降伏電圧を規定し、デバイスの降伏電圧は、一部のＪＦＥＴに対して許容できない低さになる可能性がある。
【課題を解決するための手段】
【０００７】
本発明は、製作中に追加の注入物を受け取るＪＦＥＴを提供する。この注入物は、ＪＦＥＴのドレイン領域をそのソース領域の方へ延ばし、かつ／またはそのソース領域をそのドレイン領域の方へ延ばす。この注入物は、ドレイン／チャネル（および／またはソース／チャネル）接合部で所与のドレイン電圧および／またはソース電圧に対して普通なら生じるはずの電界の大きさを低減させる働きをし、それによって電界に関連するゲート電流および降伏の問題の重大度を軽減する。
【０００８】
本発明によるＪＦＥＴは、Ｐ型またはＮ型とすることができる。Ｐ型ＪＦＥＴは、Ｎ型底部ゲート層と、Ｎ層の表面に凹設されたＰ型ソース領域およびＰ型ドレイン領域と、ソース領域とドレイン領域の間のＮ層の表面に凹設されたＰ型層と、ソース領域とドレイン領域の間のＰ層の表面に凹設されたＮ型上部ゲート層とを含む。この構造により、上部ゲート層の直下に位置する、ソース領域とドレイン領域の間のＰチャネルを提供する。
【０００９】
本発明によるＰ型ＪＦＥＴはまた、Ｐ型注入物を含み、このＰ型注入物は、注入物がドレイン領域に接触しかつそれをソース領域の方へ延ばし、ならびに／またはソース領域に接触しかつそれをドレイン領域の方へ延ばすように配置される。注入物は、ドレイン／チャネル（および／またはソース／チャネル）接合部で所与のドレイン（および／またはソース）電圧に対して普通なら生じるはずの電界の大きさを低減させるように構成され、それによってデバイスのゲート電流および降伏特性を改善する。
【００１０】
本ＪＦＥＴのゲート層は、各注入物に対して、ゲート層の横方向の境界とドレイン領域および／またはソース領域との間にそれぞれ間隙を提供する幅を有するように寸法設定され、各注入物がそれぞれの間隙内に注入されることが好ましい。注入物の深さは、チャネルの深さ以上とするべきである。
【００１１】
本発明の上記および他の特徴、態様、および利点は、以下の図面、説明、および特許請求の範囲を参照すれば、よりよく理解されるであろう。
【発明を実施するための最良の形態】
【００１２】
本発明によるＪＦＥＴを図２に示す。Ｐ型ＪＦＥＴを示すが、本発明は、Ｎ型ＪＦＥＴにも同様に適用できる。
図２に示す例示的な実施形態では、ＪＦＥＴは、Ｎ型底部ゲート層１００から形成され、Ｐ＋ソース領域１０４およびＰ＋ドレイン領域１０６が、Ｎ型層１００の表面に凹設され、かつ互いから離隔されている。Ｐ型層１０８が、ソース領域とドレイン領域の間のＮ型層１００の表面に凹設され、Ｎ型上部ゲート層１１０が、ソース領域とドレイン領域の間のＰ型層１０８の表面に凹設される。Ｐ型層１０８は、上部ゲート層１１０の直下に位置し、Ｐ型チャネルとして働き、そこを通ってソース領域とドレイン領域の間に電流が流れる。ソース端子（「Ｓ」）およびドレイン端子（「Ｄ」）が、それぞれソース領域およびドレイン領域に接続され、ゲート端子（「Ｇ」）が、Ｎ型上部ゲート層１１０とＮ型底部ゲート層１００の両方に接続する。従来のＪＦＥＴと同様に、ゲート端子に電位を印加して、ゲートとチャネルの間のｐ−ｎ接合部に逆バイアスがかかると、チャネル内に延びる空乏領域が生成される。空乏領域の幅は、ＪＦＥＴのゲート−ソース電圧Ｖｇｓとともに変動し、逆バイアスの増大が空乏領域を広げる働きをし、それによってチャネルをピンチオフし、かつデバイスのドレイン電流を低減させる。
【００１３】
前述のように、ドレイン端子および／またはソース端子に電圧が印加されると、ＪＦＥＴのドレイン／チャネル接合部および／またはソース／チャネル接合部に電界が発生する。これらの電界により、接合部で衝撃イオン化が発生して、キャリアを生成し、キャリアがゲート内へ押し流され、それによってゲート電流が生成され、このゲート電流は、印加される電圧の上昇とともに、許容できない高いレベルまで増大する可能性がある。
【００１４】
本発明は、１つまたは複数の注入物を使用することによりこの問題を軽減する。この注入物は、ドレイン領域に隣接して、ソース領域に隣接して、またはドレイン領域とソース領域の両方に隣接して配置することができる。図２の例示的なＰ型ＪＦＥＴでは、Ｐ型注入物１１２は、この注入物がドレイン領域１０６に接触しかつそれをソース領域１０４の方へ延ばすように実行される。注入物１１２の存在は、ドレイン領域１０６とＰ型チャネル１０８の接合部で所与のドレイン電圧に対して普通なら生じるはずの電界の大きさを低減させるように作用し、それによって電界に起因する衝撃イオン化および結果として生じるゲート電流を低減させる。
【００１５】
このように電界の大きさを低減させることは、ＪＦＥＴの降伏電圧特性を改善する働きもする。最も高い電界は、Ｐチャネル１０８とドレイン領域１０６の接合部で生じるので、この接合部での電界の大きさを低減させるのに最大の影響を与えるように、注入物１１２の深さは、チャネル１０８の深さ以上であることが好ましい。ゲート領域、チャネル領域、およびドレイン領域のドーピング濃度、ならびにドレイン領域の形状／プロファイルを含む他の要因もまた、デバイスの降伏電圧特性に影響を及ぼすことに留意されたい。
【００１６】
上部ゲート層は、上部ゲート層のうちのドレイン領域に最も近い横方向の境界とドレイン領域との間（ならびに／または上部ゲート層のうちのソース領域に最も近い横方向の境界とソース領域との間）に間隙を空ける幅を有するように寸法設定され、この間隙内に注入物が配置されることが好ましい。このように実行することによって、注入物の有効性が高められる。
【００１７】
この技術を図３に示す。上部ゲート層１１０のうちのドレイン領域１０６に最も近い横方向の境界１２０は、ドレインから引き戻されて、間隙１２２を生成する。注入物１１２が、間隙１２２内で実行される。本発明による注入物を実行するだけでも降伏性能の多少の改善が得られるが、最善の結果は、図３に示すように、間隙を生成し、次いでこの間隙内で注入物を実行することによって得られる。適切な間隙幅は、約１〜３μｍであり、そのような間隙内の注入物は通常、ドレイン（またはソース）領域の幅を約１μｍ延ばす働きをするはずである。
【００１８】
前述のように、本発明による注入物を使用して、ドレイン領域をソース領域の方へ延ばし、ソース領域をドレイン領域の方へ延ばし、またはその両方を行うことができる。注入物は、最も高い電圧を示す領域を延ばすように使用することが最も有利である。ソース領域が延ばされる例示的な一実施形態を図４に示す。ここでは、Ｐ型注入物１３０が、ソース領域１０４に接触しかつそれをドレイン領域１０６の方へ延ばすように実行される。注入物１３０の存在は、ソース領域１０４とＰ型チャネル１０８の接合部で所与のソース電圧に対して普通なら生じるはずの電界の大きさを低減させるように作用し、それによって電界に起因する衝撃イオン化および結果として生じるゲート電流を低減させる。図３に関して前述のように、上部ゲート層１１０のうちのソース領域１０４に最も近い横方向の境界１３２は、引き戻されて間隙１３４を設け、間隙１３４内に注入物１３０が配置されることが好ましい。
【００１９】
注入物はまた、ドレイン領域とソース領域の両方を延ばすように実行することもできる。これを図５に示す。ここでは、上部ゲート層１１０の幅は、その横方向の境界１４４とソース領域との間、および横方向の境界１４６とドレイン領域との間に、それぞれ間隙１４０および１４２を設けるように寸法設定される。この構成は、ドレイン／チャネル接合部とソース／チャネル接合部の両方で、それぞれ所与のドレイン電圧およびソース電圧に対する電界を低減させ、それによって両接合部での衝撃イオン化、および電界に起因し結果として生じるゲート電流を低減させる。
【００２０】
Ｐ型ＪＦＥＴを図２〜５に示してきたが、本発明は、Ｎ型ＪＦＥＴにも同様に適用できる。本発明によるＮ型ＪＦＥＴの１つの可能な実施形態を図６に示す。ここでは、ＪＦＥＴは、Ｐ型底部ゲート層１５０から形成され、Ｎ＋ソース領域１５４およびＮ＋ドレイン領域１５６が、Ｐ型層１５０の表面に凹設される。Ｎ型層１５８が、ソース領域とドレイン領域の間のＰ型層１５０の表面に凹設され、Ｐ型上部ゲート層１６０が、ソース領域とドレイン領域の間のＮ型層１５８の表面に凹設される。Ｎ型層１５８は、上部ゲート層１６０の直下に位置し、Ｎ型チャネルとして働き、そこを通ってソース領域とドレイン領域の間に電流が流れる。上部ゲート層１６０のうちのドレイン領域１５６に最も近い横方向の境界１６２は、ドレインから引き戻されて、間隙１６４を生成する。Ｎ型注入物１６６が間隙１６４内で実行され、その結果Ｎ型注入物１６６は、ドレイン領域１５６に接触しかつそれをソース領域１５４の方へ延ばす。前述のように、有効性を最大にするために、注入物１６６の深さは、チャネル１５８の深さ以上であることが好ましい。
【００２１】
注入物のドーピングレベルは、電界、したがってゲート電流に影響を及ぼし、最適化されたドーピングレベルにより、電界の大きさをより低減させる。Ｐ型注入物に適したドーパントには、ホウ素（Ｂ１１またはＢＦ２）、アルミニウム、またはインジウムが含まれ、Ｎ型注入物に適したドーパントには、リン、ヒ素、またはアンチモンが含まれる。
【００２２】
本明細書に記載の注入物を有するＪＦＥＴは、ＩＣ加工技術に精通した当業者には周知の手段で製作することができ、この注入物は、１つの追加のマスキングステップおよび１つの追加の注入ステップの実行を必要とする。
【００２３】
この注入物を実行する別の可能性は、ベース注入物に必要なドーピングレベルを使用して、スーパーベータバイポーラトランジスタを製作するのに使用されるベース注入物と組み合わせることである。ここでは、本発明による注入物のための間隙を空けるためにマスクが使用されるはずであり、次いで、ベース注入物と本発明の注入物がどちらも、単一のステップで実行されるはずである。
【００２４】
ベース注入物と本発明の注入物がどちらも単一のステップで実行されるＩＣの１つの可能な実施形態を図７に示す。前述のように、ＪＦＥＴ  １７０がＮ型底部ゲート層１７２で形成され、ソース領域１７３およびドレイン領域１７４が層１７２に凹設され、Ｐ型チャネル層１７５がソース領域とドレイン領域の間の層１７２に凹設され、上部ゲート層１７６がソースとドレインの間の層１７５に凹設される。本発明によれば、前述のように、ドレイン領域１７４をソース領域１７３の方へ延ばすＰ型注入物１７７も設けられる。
【００２５】
ＮＰＮスーパーベータトランジスタ１８２が同じ基板上に製作され、Ｐ型ベース領域１８４がＮ型層１７２に注入され、Ｎ＋エミッタ領域１８６がベース領域１８４に凹設され、Ｎ＋コレクタ領域１８８がＮ型層１７２に凹設される。ＪＦＥＴのＰ型注入物１７７とスーパーベータのベース領域はどちらもＰ型注入物であるので、どちらも、同じ注入ステップで形成することができる。
【００２６】
ＪＦＥＴとスーパーベータトランジスタの製作を組み合わせることは得策であるが、スーパーベータトランジスタに必要なドーピングレベルとは異なるドーピングレベルで本発明による注入物を実行する方が、より良好なゲート電流および降伏電圧特性を与える可能性があることに留意されたい。
【００２７】
本明細書に記載の本発明の実施形態は例示的であり、また、実質的に同等の結果を実現する多数の修正形態、変形形態、および再構成を容易に考えることができ、そのすべては、添付の特許請求の範囲で規定される本発明の精神および範囲内に含まれるものである。
【図面の簡単な説明】
【００２８】
【図１】周知のＪＦＥＴの断面図である。
【図２】本発明によるＰ型ＪＦＥＴの１つの可能な実施形態の断面図である。
【図３】本発明によるＰ型ＪＦＥＴの別の可能な実施形態の断面図である。
【図４】本発明によるＰ型ＪＦＥＴの別の可能な実施形態の断面図である。
【図５】本発明によるＰ型ＪＦＥＴの別の可能な実施形態の断面図である。
【図６】本発明によるＮ型ＪＦＥＴの１つの可能な実施形態の断面図である。
【図７】本発明によるＰ型ＪＦＥＴおよびＮＰＮスーパーベータバイポーラトランジスタの１つの可能な実施形態の断面図である。
【図１】
2009521804.tif 000003
【図２】
2009521804.tif 000004
【図３】
2009521804.tif 000005
【図４】
2009521804.tif 000006
【図５】
2009521804.tif 000007
【図６】
2009521804.tif 000008
【図７】
2009521804.tif 000009
2009521804.tif 000010
【手続補正書】
【提出日】平成20年7月24日(2008.7.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
接合型電界効果トランジスタ（ＪＦＥＴ）であって、
第１の極性を有するようにドープされた底部ゲート層（１００）と、
前記底部ゲート層の上部表面に凹設された、前記底部ゲート層の極性と逆の第２の極性を有するようにドープされたソース領域（１０４）と、
前記底部ゲート層の上部表面に凹設され、かつ前記ソース領域から離隔された、前記第２の極性のドレイン領域（１０６）と、
前記ソース領域と前記ドレイン領域の間の前記底部ゲート層の上部表面に凹設された、前記第２の極性のチャネル層（１０８）と、
前記ソース領域と前記ドレイン領域の間の前記チャネル層の上部表面に凹設された、前記第１の極性の上部ゲート層（１１０）と、
前記第２の極性の注入物であって、前記ドレイン領域および前記ソース領域の少なくとも一方に接触し、かつ、それらをそれぞれ前記ソース領域およびドレイン領域の他方へ延ばすように注入することにより、前記ドレイン領域または前記ソース領域と前記チャネル層との接合部で、それぞれ所与のドレイン電圧またはソース電圧に対して生じる電界の大きさを低減させる注入物（１１２）と
を含むＪＦＥＴ。
【請求項２】
前記上部ゲート層が、上部ゲート層の横方向の境界と、前記ドレイン領域および前記ソース領域の少なくとも一方との間にそれぞれ間隙（１２２、１３４）を設ける幅を有するように寸法設定され、前記注入物がそれぞれ、前記間隙のうちの対応する間隙内に注入される、請求項１に記載のＪＦＥＴ。
【請求項３】
前記ＪＦＥＴが、前記注入物の深さが前記チャネル層の深さ以上になるように構成された、請求項１に記載のＪＦＥＴ。
【請求項４】
前記上部ゲート層が、前記上部ゲート層のうちの前記ドレイン領域に最も近い横方向の境界と前記ドレイン領域との間に間隙（１２２）を空ける幅を有するように寸法設定され、かつ、前記注入物が、前記ドレイン領域に接触しかつ前記ドレイン領域を前記ソース領域の方へ延ばすように前記間隙内に注入することにより、前記注入物が、前記ドレインと前記チャネル層との接合部で、所与のドレイン電圧に対して生じる電界の大きさを低減させる、請求項１に記載のＪＦＥＴ。
【請求項５】
前記上部ゲート層が、前記上部ゲート層のうちの前記ソース領域に最も近い横方向の境界と前記ソース領域との間に間隙を空ける幅を有するように寸法設定され、また前記注入物が、前記ソース領域に接触しかつそれを前記ドレイン領域の方へ延ばすように前記間隙内に注入され、その結果前記注入物が、前記ソースと前記チャネル層との接合部で所与のソース電圧に対して普通なら生じるはずの電界の大きさを低減させる、請求項１に記載のＪＦＥＴ。
【請求項６】
前記上部ゲート層が、前記上部ゲート層のうちの前記ソース領域に最も近い横方向の境界と前記ソース領域との間に位置する第１の間隙（１３４）と、前記上部ゲート層のうちの前記ドレイン領域に最も近い横方向の境界と前記ドレイン領域との間に位置する第２の間隙（１２２）とを設ける幅を有するように寸法設定し、かつ、
前記第１の注入物が、前記ソース領域に接触しかつ前記ソース領域を前記ドレイン領域の方へ延ばすように、かつ、前記第２の注入物が、前記ドレイン領域に接触しかつ前記ドレイン領域を前記ソース領域の方へ延ばすように、前記注入物のうちの第１および第２の注入物をそれぞれ前記第１および第２の間隙内に注入することにより、
前記注入物が、所与のドレイン電圧に対して、前記ドレインと前記チャネル層との接合部で発生する電界の大きさ、および、所与のソース電圧に対して、前記ソースと前記チャネル層との接合部で発生する電界の大きさを低減させる、請求項１に記載のＪＦＥＴ。
【請求項７】
前記ＪＦＥＴがＰ型ＪＦＥＴであり、前記Ｐ型ＪＦＥＴにおいて、
前記底部ゲート層がＮ型層であり、
前記ソース領域および前記ドレイン領域がＰ＋領域であり、
前記上部ゲート層がＮ型層であり、
前記チャネル層がＰ型層であり、
前記注入物がＰ型注入物である、
請求項１に記載のＪＦＥＴ。
【請求項８】
前記ＪＦＥＴがＮ型ＪＦＥＴであり、前記Ｎ型ＪＦＥＴにおいて、
前記底部ゲート層（１５０）がＰ型層であり、
前記ソース領域（１５４）および前記ドレイン領域（１５６）がＮ＋領域であり、
前記上部ゲート層（１６０）がＰ型層であり、
前記チャネル層（１５８）がＮ型層であり、
前記注入物（１６６）がＮ型注入物である、
請求項１に記載のＪＦＥＴ。
【請求項９】
接合型電界効果トランジスタ（ＪＦＥＴ）を製作する方法であって、
第１の極性を有するようにドープされた底部ゲート層（１００）を設けるステップと、
前記底部ゲート層の上部表面に凹設された、前記底部ゲート層の極性と逆の第２の極性を有するようにドープされたソース領域（１０４）を生成するステップと、
前記底部ゲート層の上部表面に凹設され、かつ前記ソース領域から離隔された、前記第２の極性のドレイン領域（１０６）を生成するステップと、
前記ソース領域と前記ドレイン領域の間の前記底部ゲート層の上部表面に凹設された、前記第２の極性のチャネル層（１０８）を生成するステップと、
前記ソース領域と前記ドレイン領域の間の前記チャネル層の上部表面に凹設された、前記第１の極性の上部ゲート層（１１０）を設けるステップと、
前記第２の極性の領域（１１２）を注入するステップであって、前記注入された領域が、前記ドレイン領域および前記ソース領域の少なくとも一方に接触し、かつ、それらをそれぞれ前記ソース領域または前記ドレイン領域の他方へ延ばすことにより、前記注入された領域が、前記ドレイン領域または前記ソース領域と前記チャネル層との接合部で、それぞれ所与のドレイン電圧またはソース電圧に対して生じる電界の大きさを低減させるステップと、
を含む方法。
【請求項１０】
前記底部ゲート層上に少なくとも１つのスーパーベータバイポーラトランジスタ（１８２）を製作するステップと、
前記スーパーベータトランジスタのベース（１８４）および前記第２の極性の前記注入物を単一の注入ステップで注入するステップと
をさらに含む、請求項９に記載の方法。
【国際調査報告】
2009521804.tif 000011
2009521804.tif 000012
2009521804.tif 000013