(57)【要約】集積回路内で使用するための導電性および／または半導電性のフィーチャを形成する方法を開示する。種々のパターン転写ステップおよびエッチング・ステップをピッチ縮小技術と組み合わせて用いて、高密度実装フィーチャを生成することができる。フィーチャは、１つの方向に縮小ピッチを有し、別の方向に広いピッチを有することができる。従来のフォトリソグラフィ・ステップをピッチ縮小技術と組み合わせて用いて、たとえばビット線コンタクト（７３２）など、細長いピッチ縮小フィーチャを形成することができる。いくつかの実施形態では、コンタクト（７３２）は、マスキング材料の複数の層が上にある絶縁層（３３４）を設けることによって形成することができる。次に、一連の選択的に画定可能な線（１２４）をマスキング材料中に形成することができ、そこでその線がパターンを有する。次に、スペーサ材料（１７０）を使用して線に対してピッチ縮小を実施すると、スペーサ軸に沿って延びるピッチ縮小マスキング線（１７５）を生成することができる。したがって、ピッチ縮小空所によって各ピッチ縮小マスキング線（１７５）を分離することができる。次に、マスキング・フィーチャの一部分と交差するフォトレジストの第２のパターン（たとえば第２のマスク４８０のパターン）を付けることができる。第２のパターンは、ピッチ縮小マスキング線（１７５）、および隣接するピッチ縮小空所をフォトレジストで覆われないままにする窓（４８２）を有することができる。窓（４８２）は、ピッチ縮小マスキング線の長軸に対して平行ではない長軸を有することができる。次に、一部にはピッチ縮小空所によって画定された第３のパターンを介して絶縁層（３３４）をエッチングすると、絶縁層（３３４）中にコンタクトビア（５８４）を生成することができる。コンタクトビア（５８４）を導電材料で充填して電気コンタクト（７３２）を生成することができる。【選択図】図１９
2009506576.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内に導電フィーチャを作製する方法であって、
フォトリソグラフィを用いて、あるピッチを有する複数の線をマスク材料中に形成するステップと、
前記複数の線の上にスペーサ材料を付けるステップと、
スペーサ・エッチングを実施して、前記複数の線と比べて縮小されたピッチを有し、スペーサ軸に沿って延びるスペーサのパターンを生成するステップと、
前記スペーサのパターンに、開口を有するフォトリソグラフィ・マスク・パターンを付けるステップであって、前記開口が前記長いスペーサ軸と交差する長軸を有する、ステップと、
前記マスク・パターンまたは前記スペーサのパターンのどちらによってもマスクされていない下にある層の一部分をエッチング除去して、前記下にある層内に溝を生成するステップと、
前記溝を導電材料で充填して前記導電フィーチャを生成するステップと、
前記マスキング材料およびスペーサ材料を選択的に除去するステップと、
を含む方法。
【請求項２】
エッチング除去するステップが、前記スペーサ軸に対して概して平行な次元で前記溝を長くするステップを含み、それに応じて前記導電フィーチャが、前記スペーサ軸に対して平行な軸に沿って長い、請求項１に記載の方法。
【請求項３】
フォトリソグラフィを用いて前記マスク材料中に前記複数の線を形成するステップが、
複数の第１の線をフォトレジスト内に形成するステップと、
前記複数の第１の線からなるパターンを前記マスク材料中に転写するステップとを含む、請求項１に記載の方法。
【請求項４】
前記溝を充填するステップが、メモリ・アレイ内のビット線コンタクトを画定するステップを含む、請求項１に記載の方法。
【請求項５】
前記スロットを充填するステップが、ＮＡＮＤフラッシュ・メモリ内のコンタクトを画定するステップを含む、請求項１に記載の方法。
【請求項６】
フォトリソグラフィを用いるステップが、フォトレジスト内にパターンを画定するステップと、ハード・マスクを構成する前記マスク材料に前記パターンを転写するステップとを含む、請求項１に記載の方法。
【請求項７】
フォトリソグラフィを用いるステップが、フォトレジスト内にパターンを画定するステップと、誘電体反射防止膜を含む前記ハード・マスクに前記パターンを転写するステップとを含む、請求項６に記載の方法。
【請求項８】
フォトリソグラフィを用いるステップが、フォトレジスト内にパターンを画定するステップと、シリコンリッチのシリコン酸窒化物を含む前記ハード・マスクに前記パターンを転写するステップとを含む、請求項６に記載の方法。
【請求項９】
フォトリソグラフィを用いるステップが、フォトレジスト内にパターンを画定するステップと、アモルファス・カーボンを含む前記マスク材料に前記パターンを転写するステップとを含む、請求項１に記載の方法。
【請求項１０】
前記スペーサのパターンに付けるステップが、複数の開口を有する前記フォトリソグラ
フィ・マスク・パターンを設けるステップを含み、それによって多数の列の溝を形成する、請求項１に記載の方法。
【請求項１１】
前記スペーサ材料を付ける前に前記複数の線を改変するステップをさらに含む、請求項１に記載の方法。
【請求項１２】
一部分をエッチング除去するステップが、溝のパターンを前記下層に転写する前にカーボン層の一部分をエッチング除去するステップを含む、請求項１に記載の方法。
【請求項１３】
前記溝のパターンを前記下層に転写するステップが、絶縁材料に転写するステップを含む、請求項１２に記載の方法。
【請求項１４】
前記スペーサのパターンに付けるステップが、前記開口の長軸に沿って少なくとも２００ｎｍの長さを有する前記開口を設けるステップを含む、請求項１に記載の方法。
【請求項１５】
前記溝を充填するステップが、前記導電フィーチャをメモリ・アレイ内のビット線コンタクトとして形成するステップを含む、請求項１に記載の方法。
【請求項１６】
前記溝を充填するステップが、前記導電フィーチャを、ＮＡＮＤフラッシュ・メモリ内で使用するために構成された電気コンタクトとして形成するステップを含む、請求項１に記載の方法。
【請求項１７】
前記溝を充填するステップが、前記導電フィーチャをメモリ・アレイ内部に形成される電気コンタクトとして形成するステップを含む、請求項１に記載の方法。
【請求項１８】
一部分をエッチング除去するステップが、前記スペーサのパターンに重なる前記フォトリソグラフィ・マスク・パターンからフォトレジストを除去するステップを含む、請求項１に記載の方法。
【請求項１９】
前記溝を充填するステップが、７０ナノメートル未満の限界寸法を有する前記導電フィーチャを形成するステップを含む、請求項１に記載の方法。
【請求項２０】
前記スペーサのパターンに付けるステップが、前記長いスペーサ軸とは交差しない非交差軸を有する開口を持つ前記フォトリソグラフィ・マスク・パターンを設けるステップをさらに含み、前記開口が、その非交差軸に沿って少なくとも１５０ナノメートルの幅を有する、請求項１に記載の方法。
【請求項２１】
一連のトランジスタと、
前記トランジスタの上にある一連のビット線と、
前記トランジスタとビット線の間の一連のコンタクトとを含み、
前記コンタクトが、１つの次元で縮小ピッチを有すると共に、従来のフォトリソグラフィによって画定可能な別の次元を有する、コンピュータ・メモリ・アレイ。
【請求項２２】
前記トランジスタが約７０ナノメートル未満の限界寸法を有する、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項２３】
前記トランジスタが約５０ナノメートルの限界寸法を有する、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項２４】
前記ビット線が約７０ナノメートル未満の限界寸法を有する、請求項２１に記載のコン
ピュータ・メモリ・アレイ。
【請求項２５】
前記ビット線が約５０ナノメートルの限界寸法を有する、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項２６】
前記コンタクトが約７０ナノメートル未満の限界寸法を有する、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項２７】
前記コンタクトが約５０ナノメートルの限界寸法を有する、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項２８】
前記コンタクトが、前記トランジスタの限界寸法とほぼ同じ限界寸法を有する、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項２９】
前記コンタクトが、前記ビット線の限界寸法とほぼ同じ限界寸法を有する、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項３０】
前記コンタクトが、複数の位置合わせされた列をなすコンタクトを含む、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項３１】
前記コンタクトが、１００ナノメートルよりも大きい非限界寸法を有する、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項３２】
前記コンタクトが、約２００ナノメートルの非限界寸法を有する、請求項２１に記載のコンピュータ・メモリ・アレイ。
【請求項３３】
あるピッチ幅を有する多数のトランジスタと、
あるピッチ幅を有する、上にある多数のディジット線と、
前記トランジスタと前記ディジット線の間に垂直に延びる多数の電気コンタクトとを含み、
前記コンタクトが前記トランジスタおよびディジット線のピッチ幅に近いピッチ幅を有する、集積回路。
【請求項３４】
前記電気コンタクトが、ピッチ縮小された１つの次元と、ピッチ縮小されていない１つの次元とを有する、請求項３３に記載の集積回路。
【請求項３５】
前記電気コンタクトが多数の列として配置される、請求項３３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の発明は、一般に集積回路製造、コンピュータ・メモリの製造技術、およびマスキング技術に関する。
【背景技術】
【０００２】
現代の電子機器の携帯性、計算能力、メモリ容量およびエネルギー効率の向上に対する要求を含む、多くの要因の結果として、集積回路は継続的にサイズが縮小されている。このサイズ縮小を容易にするために、集積回路の構成フィーチャのサイズを縮小する方法にまで研究が続いている。これらの構成フィーチャの例には、キャパシタ、電気コンタクト、相互接続線、および他の電気デバイスが含まれる。フィーチャ・サイズを縮小する傾向は、たとえば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、強誘電体メモリ、電気的消去可能プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュ・メモリなどのメモリ回路またはメモリ・デバイスにおいて明らかである。
【０００３】
たとえば、ＮＡＮＤフラッシュ・メモリ・チップは一般に、付随する論理回路と共に複数のアレイの形に配置されたメモリ・セルと呼ばれる数百万の同じ回路素子を含む。各メモリ・セルは、従来は１ビットの情報を記憶するが、多値セル・デバイスでは、１セル当たり複数のビットを記憶することができる。その最も一般的な形では、メモリ・セルは、通常２つの電気デバイス、すなわち蓄積キャパシタおよびアクセス電界効果トランジスタからなる。各メモリ・セルは、１ビット（２進数）のデータを記憶できるアドレス可能場所である。ビットは、トランジスタを介してセルに書き込むことができ、基準電極側から蓄積電極上の電荷を感知することによって読み出すことができる。構成電気デバイス、それらを接続する導電線、および構成電気デバイスの間で電荷を搬送する導電コンタクトのサイズを縮小することによって、これらのフィーチャを組み込むメモリ・デバイスのサイズを縮小することができる。より多くのメモリ・セルをメモリ・デバイス内に収めることによって、記憶容量および回路速度を増大させることができる。
【０００４】
フィーチャ・サイズが継続的に縮小すると、フィーチャを形成するために用いられる技術に対する要求がますます増大する。たとえば、フィーチャを基板上にパターニングするためにフォトリソグラフィが一般に使用される。これらのフィーチャのサイズを表すのにピッチの概念を用いることができる。ピッチは、２つの隣り合うフィーチャ内の同一の点間の距離である。これらのフィーチャは、通常は各隣接フィーチャの間の空所によって画定され、この空所は絶縁物などの材料で充填される。その結果ピッチは、隣接したフィーチャがたとえばフィーチャのアレイの形で生じるような繰返しパターンまたは周期的パターンの一部である場合には、フィーチャの幅と、隣接したフィーチャからそのフィーチャを分離する空所の幅との合計と見ることができる。
【０００５】
ある特定のフォトレジスト材は、特定の波長の光だけに反応する。使用できる波長の１つの一般的な領域は紫外線（ＵＶ）領域にある。多くのフォトレジスト材が特定の波長に選択的に反応するので、フォトリソグラフィ技術にはそれぞれ最少ピッチがあり、それ未満ではそのフォトリソグラフィ技術でフィーチャを確実に形成できない。この最少ピッチは多くの場合、その技術で使用できる光の波長によって決まる。したがって、フォトリソグラフィ技術の最少ピッチは、フィーチャ・サイズ縮小を制限することがある。
【０００６】
ピッチ増倍（pitch multiplication）（すなわち、ピッチ倍増（pitch doubling）またはピッチ縮小（pitch reduction））は、フォトリソグラフィ技術の可能性を拡張して、
より高密度に配置されたフィーチャの作製を可能にすることができる。このような方法が図１Ａ〜１Ｆに示されており、Ｌｏｗｒｅｙらの米国特許第５３２８８１０号に記載されている。同文献の開示全体を参照により本明細書に組み込み、本明細書の一部とする。便宜上、その方法もまたここで簡単に概説する。
【０００７】
図１Ａを参照すると、まずフォトリソグラフィを用いて、消耗材料の層２０および基板３０の上にあるフォトレジスト層内に線１０のパターンを形成する。図１に示された層は、すべて断面が概略的に示されている。次に、図１Ｂに示されたように、パターンをエッチング・ステップ（好ましくは異方性）によって層２０に転写して、プレースホルダ、すなわちマンドレル４０を形成する。エッチングが異方性の場合には、示されたように、マンドレルはほぼ垂直の側面を有する。フォトレジスト線１０を剥ぎ取り、マンドレル４０を等方的にエッチングして、図１Ｃに示されたように各隣接マンドレル４０の間の距離を増すことができる。この等方性エッチング（または縮小ステップ）は、別法として転写の前にレジストに対して実施することもできる。図１Ｄに示されたように、スペーサ材料の層５０を引き続きマンドレル４０の上に堆積する。次に、方向性（または異方性）スペーサ・エッチングでスペーサ材料を水平面７０および８０から選択的にエッチングすることによって、スペーサ６０、すなわち別の材料の側壁から延びる材料、または最初はそこから延びて形成された材料をマンドレル４０の側面に形成する。このようなスペーサが図１Ｅに示されている。次に、残っているマンドレル４０を除去し、それによって後にスペーサ６０だけを基板３０の上に残す。図１Ｆに示されたように、各スペーサは共にパターニング用のマスクの働きをする。したがって、以前は所与のピッチに１つのフィーチャおよび１つの空所を画定するパターンが含まれていたところに、今では同じ幅に２つのフィーチャおよび２つの空所が含まれている。その結果、あるフォトリソグラフィ技術で可能な最少フィーチャ・サイズが、この「ピッチ増倍」技術によって効果的に縮小される。
【０００８】
上記の例では、ピッチが実際には半分になるが、このピッチの縮小は慣例的にピッチ「倍増」、またはより一般的にピッチ「増倍」と呼ばれている。つまり慣例的に、ある一定の率でのピッチの「増倍」とは、実はその率でピッチを縮小することを意味する。実際のところ「ピッチ増倍」は、ピッチを縮小することによってフィーチャの密度を増大させる。したがって、ピッチには少なくとも２つの意味、すなわち繰返しパターン内の同一のフィーチャ間の長さの間隔の意味と、長さの間隔当たりのフィーチャの密度または数の意味とがある。本明細書では、慣例的な用語はそのままとする。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
あるマスク方式または回路設計の限界寸法（ＣＤ）は、その方式の最小フィーチャ寸法、あるいはその設計または方式において存在する最小フィーチャの最少幅の測定値である。幾何学的な複雑さや、集積回路の別々の部分での限界寸法に関する異なる要件などの要因により、一般には集積回路のすべてのフィーチャがピッチ増倍されることはない。さらに、ピッチ増倍は、従来のリソグラフィと比べて多くの追加ステップを必要とし、この追加ステップは大幅な追加費用を伴うこともある。しかし、集積回路の一部のフィーチャがピッチ増倍される場合には、これらのフィーチャとインターフェースする接続フィーチャもまたピッチ増倍されなければ不都合である。したがって、互いに接触するように構成されるフィーチャは、有利には寸法が類似している。このような類似の寸法により、より小さくより効率的な動作ユニットが集積回路上で可能になり、それによってフィーチャ密度を増大し、チップサイズを縮小することができる。
【００１０】
絶縁材料を貫通してコンタクトを形成して、上にある回路層と下にある回路層の間の電気的接続部を生成する従来の方法では、コンタクトフィーチャの密度を、これらのコンタクトフィーチャによって接続されるように意図されたフィーチャの密度に適合させること
ができなかった。したがって、コンタクトフィーチャによって接続されるように意図されたフィーチャの密度に適合することが可能である、特に接続されるべきフィーチャを形成するためにピッチ増倍が用いられた場合に可能である、寸法が縮小されたコンタクトを形成する方法が必要とされている。
【００１１】
さらに、集積回路のサイズの縮小と、コンピュータ・チップ上の電気デバイスからなるアレイの動作可能な密度の増大とが必要とされている。したがって、小さなフィーチャを形成する改善された方法と、フィーチャ密度を増大させる改善された方法と、より効率的なアレイをもたらす方法と、フィーチャ分解能を損なわずにより高密度のアレイを実現する技術とが必要とされている。
【課題を解決するための手段】
【００１２】
いくつかの実施形態で、集積回路内に導電フィーチャを作製する方法を開示する。この方法は、たとえば、フォトリソグラフィを用いて、あるピッチを有する複数の線をマスク材料中に形成すること、この線の上にスペーサ材料を付けること、スペーサ・エッチングを実施して、線と比べて縮小されたピッチを有し、スペーサ軸に沿って延びるスペーサのパターンを生成すること、このスペーサのパターンに、スペーサ長軸と交差する長軸を有する開口を備えるフォトリソグラフィ・マスク・パターンを付けること、マスク・パターンまたはスペーサのパターンどちらによってもマスクされていない下にある層の一部分をエッチング除去して、下にある層内に溝を生成すること、この溝を導電材料で充填して導電フィーチャを生成すること、ならびにマスキング材料およびスペーサ材料を選択的に除去することを含むことができる。
【００１３】
いくつかの実施形態では、本発明は、電気コンタクトを形成する方法を含む。このようなコンタクトは、マスキング材料の複数の層が上にある絶縁層を設けることによって形成することができる。次に、一連の選択的に画定可能な線をマスキング材料内に生成することができ、そこでその線がパターンを有する。次に、スペーサ材料を使用して線に対してピッチ縮小を実施すると、スペーサ軸に沿って延びるピッチ縮小マスキング線を生成することができる。次に、各ピッチ縮小マスキング線をピッチ縮小空所によって分離することができる。次に、マスキング・フィーチャの一部分と交差するフォトレジストの第２のパターンを付けることができる。第２のパターンは、ピッチ縮小マスキング線の複数の部分、および隣接するピッチ縮小空所をフォトレジストで覆われないままにする窓を有することができる。この窓は、ピッチ縮小マスキング線の長軸に対して平行ではない長軸を有することができる。次に、一部にはピッチ縮小空所によって画定された第３のパターンを介して絶縁層をエッチングすると、絶縁層中にコンタクトビアを生成することができる。このコンタクトビアを導電材料で充填して電気コンタクトを生成することができる。
【００１４】
いくつかの実施形態では、本発明は、集積回路用の細長いビアを形成する方法を含む。この方法は、マスキング材料の少なくとも１つの層を下にある層の上に堆積させることを含むことができる。この方法はまた、従来のフォトリソグラフィを用いてマスキング材料の層内に第１の組の線を形成することを含むこともできる。第１の組の線に対して平行な軸に沿って延びたピッチ縮小スペーサ線を生成することができ、このスペーサ線は第１のパターンを生じさせることができる。第２のパターンもまた、従来のリソグラフィを用いて、ピッチ縮小線の上にある層内に形成することができる。第２のパターンは開口を有することができ、この開口は、ピッチ縮小線の長軸に対して平行な軸に沿って第１の幅を有することができる。さらに第１の幅は、ピッチ縮小技術を用いないで画定可能とすることができる。次に、２つのパターンの重なりによって画定された組合せパターンによって絶縁層をエッチングすると、下にある層中にコンタクトビアを生成することができる。
【００１５】
いくつかの実施形態では、本発明は、集積回路を作製する方法を含む。この方法は、材
料を層状に積み重ねて絶縁層を形成すること、この絶縁層の上にある一時的な層、および一時的な層の上にある選択的に画定可能な第１の層を含むことができる。これらの層内に、選択的に画定可能な第１の層内の第１のパターンに対応するフィーチャを形成することができる。第１のパターンを一時的な層に転写することができ、一時的な層内のフィーチャの側壁上にスペーサを形成することができる。一時的な層のフィーチャを除去し、第２のパターンに対応するスペーサを後に残すことができる。さらに、このスペーサの上に選択的に画定可能な第２の層を付けることができ、この選択的に画定可能な第２の層内に、第３のパターンに対応するフィーチャを形成することができる。次に、第２および第３のパターン内の空所によって露出した下の層中に孔をエッチングすることができる。孔形成の後、導電材料が回路フィーチャを形成するように孔の中に導電材料を挿入することができ、各フィーチャは、第２のパターンの分解能によって決まる幅と、第３のパターンの分解能によって決まる長さとを有する。
【００１６】
いくつかの実施形態では、本発明はコンピュータ・メモリ・アレイを含むことができ、このアレイは、一連のトランジスタ、トランジスタの上にある一連のビット線、およびトランジスタとビット線の間の一連のコンタクトを含む。このコンタクトは、１つの次元（one dimension）に縮小ピッチを有することができ、従来のフォトリソグラフィによって画定可能なもう１つの寸法を有することができる。
【００１７】
いくつかの実施形態では、本発明は集積回路を含むことができ、この集積回路は、あるピッチ幅を有する多数のトランジスタと、上にある、あるピッチ幅を有する多数のディジット線と、トランジスタとディジット線の間に垂直に延びる多数の電気コンタクトとを含む。このコンタクトは、トランジスタおよびディジット線のピッチ幅に近いピッチ幅を有することができる。
【００１８】
本発明は、発明を実施するための最良の形態、および添付の図面を参照すれば理解がより深まるであろう。これらは、本発明を例示するものであり、限定するものではない。
【発明を実施するための最良の形態】
【００１９】
図２を参照すると、集積回路の一部分が断面図で示されている。下にある基板レベル２２０では、フィーチャ２２２が上向きに延びるように形成される。いくつかの実施形態では、フィーチャ２２２は先細りになっており、その結果フィーチャ２２２は、その上端で断面がその下端よりも細くなる。この先細りの形状は、フィーチャの上部が下部よりも長い時間エッチング化学物質に曝されることによる横方向エッチング成分が伴うエッチング・ステップの結果でありうる。フィーチャ２２２は、有利には紙面の前後の寸法がより長く、その結果、フィーチャ２２２の限界寸法がＸ寸法とＹ寸法とで異なるようになる。トランジスタ柱（図示せず）が好ましくは、他の場所のフィーチャによって画定される隆起部の上に突出する。２００４年１２月１３日に出願され、Ｍｉｃｒｏｎ社に譲渡されたＨａｌｌｅｒの米国特許出願第１１／０１０７５２号（代理人整理番号ＭＩＣＲＯＮ．２８８Ａ、Ｍｉｃｒｏｎ参照番号２００３−１３３３）、２００４年９月２日に出願され、Ｍｉｃｒｏｎ社に譲渡された米国特許出願第１０／９３４６２１号（代理人整理番号ＭＩＣＲＯＮ．２９７Ａ、Ｍｉｃｒｏｎ参照番号２００３−１２９２）、および２００４年９月１日に出願され、Ｍｉｃｒｏｎ社に譲渡された米国特許出願第１０／９３３０６２号（代理人整理番号ＭＩＣＲＯＮ．２９９Ａ、Ｍｉｃｒｏｎ参照番号２００４−０３９８）は、集積回路内にトランジスタ柱を構成する例示的な方法を提供している。これらの文献を参照により本明細書に組み込み、本明細書の一部とする。さらに、フィーチャ２２２などのフィーチャを形成する好ましい方法が、たとえば、２００４年８月１９日に出願されＭｉｃｒｏｎ社に譲渡された米国特許出願第１０／９２２５８３号（代理人整理番号ＭＩＣＲＯＮ．２９０Ａ、Ｍｉｃｒｏｎ参照番号２００３−１４７６）に記載されている。同文献に開示されたものを参照により本明細書に組み込み、本明細書の一部とする。有利にはフ
ィーチャ２２２は、たとえば上記の米国特許出願第１１／０１０７５２号、第１０／９３４６２１号、および第１０／９３３０６２号に開示されているように、ピッチ増倍法を用いて形成することができ、このピッチ増倍法は、ハード・マスク・スペーサを使用してフィーチャ密度を増大し、限界寸法を低減させる。
【００２０】
いくつかの実施形態では、フィーチャ２２２は別の形状を有することができる。たとえばフィーチャは、図示のフィーチャ２２２よりも鋭さが少なく画定された角部を有することができる。さらに、フィーチャ２２２の大きさ、形状、間隔、高さ、幅、および輪郭は、図２に示されたものと異なってもよい。フィーチャ２２２は、１つまたは複数のトランジスタ、ダイオード、キャパシタ、導電線、ＮＯＲ論理アレイ、ＮＡＮＤ論理アレイ、ゲート、ドレイン、上記のいずれかとのコンタクトなどの部分を含むことができる。いくつかの実施形態では、フィーチャ２２２は、半導体材料を含む基板材料から形成される。たとえば、半導体材料はシリコン、シリコン−ゲルマニウム複合物、またはＩＩＩ−Ｖ族材料でよい。図示の実施形態では、フィーチャ２２２はシリコンで形成され、メモリ・アレイのトランジスタ活性領域を画定する。
【００２１】
さらに、フィーチャ２２２は、その上端で幅２２３が１２０ナノメートル（ｎｍ）未満であることが好ましい。幅２２３を７０ｎｍ未満にできることがより好ましい。幅２２３を約６０ｎｍにできることがさらに好ましい。将来は、幅２２３を約５０ｎｍ以下にすることができる。
【００２２】
フィーチャ２２２は、好ましくは絶縁材料で充填されるトレンチ２２４によって分離される。トレンチ２２４は、シャロートレンチ形成技術を用いて形成することができる。トレンチ２２４を形成する好ましい方法は、上記で本明細書に組み込まれた米国特許出願第１１／０１０７５２号、第１０／９３４６２１号、および第１０／９３３０６２号に記載されている。図示のトレンチ２２４に垂直の、より浅い追加のトレンチが、活性領域隆起部またはフィーチャ２２２に沿って別々のトランジスタ間の分離を行うことができる。
【００２３】
好ましい一実施形態では、トレンチ２２４はシリコン酸化膜の形態で充填される。さらに、トレンチ２２４は、その上端で幅２２５が１２０ｎｍ未満であることが好ましい。幅２２５が７０ｎｍ未満であり、ピッチ増倍によって画定されることがより好ましい。幅２２５を約５０ｎｍ以下にできることがさらに好ましい。上記で論じたように、フィーチャ２２２に及ぶエッチング処理の影響のために、一般にはトレンチ幅２２５は、フィーチャ幅２２３よりも大きくなる。幅２２５は、フィーチャ２２２の間の電気的相互作用を抑止するためにトレンチ２２４に充填する材料と共に設計されることが好ましい。
【００２４】
本明細書では、「パターン」という用語は、上から見た場合に表面上に見えるアレイすなわち列をなす形状を指すことがある。パターンが、１つまたは複数の層内に形成されたフィーチャの断面または投影に対応する形状の総体を指すことがある。このパターンは、一般にはフィーチャ自体ではなく、むしろフィーチャのサイズおよび配置に対応する模様である。パターンは、複数の重なる層または並んだ層から得られたパターンの組合せによって画定することができる。パターンは、光画定可能な層（photodefinable layer）など１つの層から生じることができ、次に、一時的な層またはハード・マスク層など別の層に転写させることができる。このパターンは、フィーチャ・サイズおよび間隔が変更されるとしても（たとえば上述のフィーチャ縮小ステップによって）、下の層に転写されると言われる。対照的に、新しいパターンはピッチ増倍によって画定され、それによって第２のパターン内の２つのフィーチャが、第１のパターンの１つのフィーチャに取って代わる。
【００２５】
１つの層内のパターンは、別の先行層内または上にある層内の１つまたは複数のパターンから得ることができる。パターンは、得られる層内のフィーチャが最初のパターンの元
となったフィーチャと正確に似ていないとしても、別のパターンから得られると言われることがある。
【００２６】
特定の層内に形成されたフィーチャの配置により、パターンを生じさせることができる。アレイもまたパターンを生じさせることができる。アレイは、繰返しパターン内に形成された、集積回路の複数の層にまたがることがある電気構成要素すなわちフィーチャの集まりである。上述のように、多数のセルが、たとえばＮＡＮＤフラッシュ・メモリ回路用のメモリ・アレイ、または論理アレイを形成することができる。
【００２７】
さらに図２を参照すると、上にあるレベル２４０がレベル２３０（以下で論じる）および２２０の上にある。有利にはレベル２４０は、０．６５μｍ未満の厚さ２４１とすることができる。レベル２４０は、５０ｎｍから２００ｎｍの厚さ２４１とすることができる。いくつかの実施形態では、レベル２４０は厚さ２４１が約１５０ｎｍである。
【００２８】
上にあるレベル２４０は、導電線２４２を含む。いくつかの実施形態では、示されたように線２４２は断面が長方形である。線２４２は、有利には紙面の前後に延びる寸法の方が長く、その結果、示された断面から線２４２の限界寸法を決定できるようになる。有利には線２４２は、ピッチ増倍法を用いて形成することができ、このピッチ増倍法は、ハード・マスク・スペーサを使用して線密度を増大し、限界寸法を低減させる。いくつかの実施形態では、線２４２は別の形状を有することができる。たとえばこの線は、図示の線２４２よりも鋭さが少なく画定された角部を有してもよい。さらに、線２４２の大きさ、形状、間隔、高さ、幅、および輪郭は、図２に示されたものと異なってもよい。いくつかの実施形態では、線２４２は金属で形成される。たとえば導電材料は、銅、アルミニウム、銅またはアルミニウムの導電合金などでよい。好ましい一実施形態では、線２４２はメモリ・アレイのディジット線またはビット線である。好ましい一実施形態では、線２４２は、ＮＡＮＤフラッシュ・メモリまたはＤＲＡＭアレイの一部である。
【００２９】
さらに、線２４２は、幅２４３が１２０ｎｍ未満であり、ピッチ増倍によって画定されることが好ましい。幅２４３を７０ｎｍ未満にできることがより好ましい。幅２４３を約５０ｎｍ以下にできることがさらに好ましい。
【００３０】
線２４２は、たとえば低ｋ誘電体でよい絶縁材料で充填された間隙２４４によって分離されることが好ましい。たとえば間隙２４４は、誘電体材料で充填することができる。従来のメタライゼーションでは、まず線２４２が形成され、それに続くステップで間隙２４４が充填されるのに対して、ダマシン・メタライゼーションでは、まず間隙２４４が絶縁体中のトレンチ間に画定され、このトレンチが充填されて線２４２を画定する。どちらの場合でもレベル２４０内のパターンは、ピッチ増倍を用いて形成することができる。したがって間隙２４４は、幅２４５が１２０ｎｍ未満であることが好ましい。幅２４５を７０ｎｍ未満にできることがより好ましい。幅２４５を約５０ｎｍにできることがさらに好ましい。幅２４５は、線２４４の間の電気的相互作用を抑止するために間隙２４４を画定または充填する材料と共に設計されることが好ましい。
【００３１】
さらに図２を参照すると、中間レベル２３０が、下にある基板レベル２２０と上にあるレベル２４０の間に位置している。有利には中間レベル２３０は、厚さ２３１を１μｍ未満にすることができる。好ましい実施形態では、レベル２３０は、厚さ２３１が約０．５０μｍから約０．６５μｍの範囲にある。
【００３２】
中間レベル２３０は、コンタクト２３２および絶縁材料２３４を含む。絶縁体２３４は、「レベル間誘電体」またはＩＬＤと呼ばれることもある。ＩＬＤは一般には、下にあるフィーチャ（トランジスタのソース領域、またはフィーチャ２２２など）を上にある導電
要素（ビット線、または線２４２など）から分離するために使用される。ＩＬＤを貫通して延びるコンタクトが形成されて、下にある特定のフィーチャが上にある特定の導電要素と接続される。「レベル間誘電体」という用語は、ＩＬＤ自体がレベルではなく、２つの導電レベルの間にあるだけということを暗示する可能性がある。しかし便宜上、本開示では、中間レベル２３０を「レベル」と呼ぶ。
【００３３】
いくつかの実施形態では、コンタクト２３２は先細りになっており、その結果、コンタクト２３２は、その下端で断面がその上端よりも細くなる。この先細りの形状は、ＩＬＤ２３４の上部が下部よりも長い時間エッチング液に曝される乾式エッチング処理により得ることができ、それによって有利なことに、無関係の構造体が位置合わせ不良により接触しないように下端で狭い幅を維持しながら、上にある線２４２に対してはより広いランディング領域が設けられる。
【００３４】
図２では、コンタクト２３２は、従来のフォトリソグラフィを用いて画定されている。コンタクト２３２は、そのピッチ幅がフィーチャ２２２と同じではないので、互い違いに配置されている（図３参照）。したがって、従来のフォトリソグラフィにより形成されたコンタクトを使用して、ピッチ増倍されたフィーチャに接触することができる。これは、上述のエッチング・ステップの結果として得られる先細り効果により、また、従来のフォトリソグラフィでは１つのマスクがフィーチャの２つの寸法を規定することが可能であることにより実現することができる。２つの異なる組または群のフィーチャを互いにずらして互い違いにした配置と組み合わされたこれらの効果により、コンタクト２３２は、短絡しない適切な接触を行うことが可能になる。（図３は、互い違いにした配置を示す。）図２の断面では、５つのフィーチャ２２２すべては、対応するコンタクト２３２に接していない。実際は、コンタクト２３２が間隔を置いて広く離して配置されているので、コンタクト２３２は、図示の５つのフィーチャ２２２のうちの３つだけに接触している。残りの２つのフィーチャ２２２には、図３で示されるように、異なる平面の断面図にすれば見えるコンタクト２３２が接触する。
【００３５】
コンタクト２３２は、別の形状を有することができる。たとえばこのフィーチャは、図示のコンタクト２３２よりも鋭さが少なく画定された角部を有してもよい。さらに、コンタクト２３２の大きさ、形状、間隔、高さ、幅、および輪郭は、図２に示されたものと異なってもよい。コンタクト２３２は、たとえば多結晶シリコン、金属、あるいは多結晶と金属または金属シリサイドの組合せから形成することができる。
【００３６】
さらに、コンタクト２３２は、幅２３３がその下端で１２０ｎｍ未満である。好ましくは幅２３３は、フィーチャ２２２の幅２２３（すなわち約５０ｎｍ）と一致する。したがって、フィーチャ２２２がピッチ増倍され、コンタクト２３２が従来のリソグラフィによって画定されているにもかかわらず、図示のように、コンタクト２３２とフィーチャ２２２が位置合わせされた場合には、これらが互いに接触するところではそれらの幅が同じになる。
【００３７】
コンタクト２３２はそれぞれ、その上端で幅２３７が約７０ｎｍである。したがって幅２３７は、複数の線２４２と接触するほど広くはない。しかし、コンタクト２３２は線２４２よりも幅が広く、その結果、完全に位置合わせされた場合でもコンタクト２３２は、レベル２３０と２４０の間の境界面付近でどちらの側にも約１０ｎｍだけ線２４２を越えて延びる。ここに示したように、コンタクト２３２が線２４２などの線よりも幅が広い場合、コンタクトをそれぞれの線２４２とフィーチャ２２２とに整合するように配置することは困難である。たとえば、さらに２つのコンタクト２３２を図示の構成に追加し、それによって残りの２つの線２４２とフィーチャ２２２の間の電気的接触を確立するならば、これらのコンタクトは、既存のコンタクト２３２の幅が広い部分と重なるおそれがある。
したがって、図示のように、ピッチ増倍されていない一連のコンタクト２３２は、下にある１つおきのピッチ増倍フィーチャとだけ接触することができる。
【００３８】
コンタクト２３２を用いて対応するフィーチャ２２２に各線２４２ともが接触できるようにすることが可能な１つの手法は、コンタクト２３２を互い違いに配置することである。図３は、このような互い違いに配置されたコンタクト構成を示す。図３は、図２に示されたレベル２３０の最上部近くの平面に沿った、コンタクト２３２の断面を示す。フィーチャ２２２は、それらが絶縁材料２３４の下に隠れていることを表すために破線で示されている。フィーチャ２２２と交互に並ぶトレンチ２２４もまた絶縁材料２３４の下に隠れている。図示の構成では、コンタクト２３２は、その限界寸法の幅２３７を有し、これはコンタクト２３２の非限界寸法の長さ３３９よりも短い。別法として、従来のフォトリソグラフィによって形成されるコンタクトはまた、それらが適正に互い違いに配置され、位置合わせされるならば、丸くすることもでき、やはり適切に機能することができる。図３は、下にある近接のフィーチャ２２２と接触させるためにコンタクト２３２がどのようにして互い違いに配置されるかを示す。これは、示されたように上部のコンタクト幅２３７が下にあるフィーチャ幅２２３よりも広くなっているからである。
【００３９】
従来のフォトリソグラフィ技術によって形成された互い違いのコンタクトを使用することの１つの不利な点は、集積回路内のそのような構成に必要な大きな空間である。図３に示すように、コンタクト２３２を互い違いに配置すると、コンタクトが接触するように設計されるフィーチャおよび線と比べてコンタクト密度が低下する。したがって図３では、コンタクト２３２が下にあるフィーチャ２２２と接触するために必要な空間は、コンタクト２３２が互い違いに配置されなくてもよい場合に必要である空間よりも大きくなっている。特に、コンタクト２３２に充てられた集積回路の領域は、ほぼコンタクト２３２の長さ３３９の寸法を有するにもかかわらず、コンタクトを互い違いに配置するには、その寸法が単一のコンタクト２３２の長さのほぼ２倍になる必要がある。集積回路は一般に、多数のコンタクトを備える多数の領域を有するので、コンタクトが互い違いに配置されると、フィーチャ密度を低減させる、または集積回路のダイ面積を増大させることにおいて大きな累積的影響を及ぼす可能性がある。
【００４０】
図４を参照すると、部分的に形成された集積回路１００が与えられている。基板１１０は、種々のマスキング層１２０〜１５０の下に設けられている。以下で論じるように、層１２０〜１５０は、基板１１０をパターニングするためのマスクを形成するようにエッチングされて種々のフィーチャを形成する。
【００４１】
基板１１０の上にある層１２０〜１５０の材料は、好ましくは本明細書で論じる種々のパターン形成ステップおよびパターン転写ステップに関する化学反応および処理条件についての考察に基づいて選択される。好ましくはリソグラフィ法によって画定可能な、一番上の選択的に画定可能な層１２０と基板１１０の間の層が、選択的に画定可能な層１２０から得られたパターンを基板１１０に転写するように機能することが好ましいので、選択的に画定可能な層１２０と基板１１０の間の層は、それらを他の露出材料に対して選択的にエッチングできるように選択されることが好ましい。材料は、そのエッチング速度が周辺の（たとえば上にある、または下にある）材料よりも少なくとも約５倍大きく、好ましくは約１０倍大きく、最も好ましくは少なくとも約４０倍大きい場合に選択的に、すなわち選択的（ｐｒｅｆｅｒｅｎｔｉａｌｌｙ）にエッチングされると考えられる。
【００４２】
図示の実施形態では、選択的に画定可能な層１２０は第１のハード・マスク層またはエッチ・ストップ層１３０の上にあり、第１のハード・マスク層は一時的な層１４０の上にあり、一時的な層は第２のハード・マスク層またはエッチ・ストップ層１５０の上にあり、第２のハード・マスク層は、マスクを介して処理（たとえばエッチング）されるべき基
板１１０の上にある。任意選択で、基板１１０がそれを介して処理されるマスクは、第２のハード・マスク層１５０内に形成される。図示の実施形態では、基板１１０は、コンタクトがそれによって形成される上部のレベル間誘電体（ＩＬＤ）層を含み、さらに上部のエッチ・ストップ層または化学的機械的研磨（ＣＭＰ）ストップ層を含むこともできる。しかし図示の実施形態では、ハード・マスク１５０は、導電充填材のエッチ・バック中にＣＭＰストップとして働くことができる。
【００４３】
パターンを転写する一般的な方法では、マスクとその下にある基板の両方が、基板材料を選択的にエッチング除去するエッチング液に曝される。しかしエッチング液はまた、遅い速度ではあるがマスク材料も消耗する。したがって、パターンを転写する間にマスクはエッチング液によって、パターン転写が完了する前に消耗することがある。これらの難点は、基板１１０がエッチングされるべき複数の異なる材料を含む場合に悪化する。このような場合には、追加のマスク層（図示せず）またはさらなる選択的材料を使用して、パターン転写が完了する前にマスク・パターンが消耗することを防止できる。
【００４４】
種々の層が化学反応および処理条件についての要件に基づいて選択されるので、いくつかの実施形態では１つまたは複数の層を省略することができる。たとえば、追加のマスク層（図示せず）は、基板１１０が比較的簡単で、たとえば基板１１０が単層の材料であり、エッチングの深さが中くらいの程度である実施形態では省略することができる。このような場合には、第２のハード・マスク層１５０が、パターンを基板１１０に転写するのに十分なマスクになることがある。図示の実施形態では、マスク層１５０は有利には保護の役割を果たして、上にある層のエッチング中の望ましくない縮退から下にある層を保護する。同様に、特に簡単な基板１１０では、第２のハード・マスク層１５０自体など他の種々の層を省略することができ、上にあるマスク層が望ましい転写に十分であることがある。マスク層の数が多くなると、複数の材料または複数の層の材料を含む基板など、エッチングが困難な基板にパターンを転写すること、あるいは小形で、大きいアスペクト比のフィーチャを形成することが容易になる。
【００４５】
図４を参照すると、選択的に画定可能な層１２０は、好ましくは当技術分野で周知の任意のフォトレジストを含む、フォトレジストで形成されている。たとえばこのフォトレジストは、１３．７ナノメートル（ｎｍ）、１５７ｎｍ，１９３ｎｍ、２４８ｎｍ、または３６５ｎｍの波長のシステム、１９３ｎｍ波長の液浸システム、または電子ビーム・リソグラフィシステムと適合する任意のフォトレジストでよい。好ましいフォトレジスト材の例には、フッ化アルゴン感光性フォトレジスト、すなわちＡｒＦ光源と共に使用するのに適したフォトレジスト、およびフッ化クリプトン（ＫｒＦ）感光性フォトレジスト、すなわちＫｒＦ光源と共に使用するのに適したフォトレジストが含まれる。ＡｒＦフォトレジストは好ましくは、たとえば１９３ｎｍの比較的に短波長の光を利用するフォトリソグラフィシステムと共に使用される。ＫｒＦフォトレジストは好ましくは、２４８ｎｍのシステムなど長波長リソグラフィシステムと共に使用される。他の実施形態では、層１２０およびそれに続くどのレジスト層も、ナノインプリント・リソグラフィによって、たとえばレジストをパターニングする型または機械的力を使用することによってパターニングできるレジストで形成することができる。
【００４６】
フォトレジストは通常、レチクルを介して放射に曝し、現像することによってパターニングされる。ネガティブ・フォトレジストの場合では、放射、たとえば光が、保持されるべきフォトレジストの部分上、たとえば線１２４（図５参照）などの線が形成されるべき領域上に集束される。通常では、この放射がフォトレジスト配合材料、たとえば光誘起酸ゼネレータ（ＰＡＧ）を活性化する。フォトレジスト配合材料はフォトレジストの溶解度を、たとえばそれを重合させることによって低下させる。好ましい実施形態は、ポジティブ・フォトレジストまたはネガティブ・フォトレジストを含む任意の画定可能な材料を使
用して適用されてよい。
【００４７】
第１のハード・マスク層１３０の材料は、好ましくは無機材料を含み、例示的な材料には二酸化シリコン（ＳｉＯ２）、シリコン、あるいはシリコンリッチのシリコン酸窒化物などの誘電体反射防止膜（ＤＡＲＣ）が含まれる。図示の実施形態では、第１のハード・マスク層１３０は誘電体反射防止膜（ＤＡＲＣ）である。したがってハード・マスク層１３０は、中間ハード・マスクとしても働いて、リソグラフィ中に反射を低減させることができる。一時的な層１４０は、好ましいハード・マスク材料に対して非常に高いエッチング選択性を示すアモルファス・カーボンで形成されることが好ましい。より好ましくは、このアモルファス・カーボンは透明カーボンの形態であり、これは光の透過性が高く、光位置合わせ（フォトアライメント）に使用される光の波長に対して透過的であることによって、光位置合わせのさらなる改善をもたらす。高透過性カーボンを形成するための堆積技術は、Ａ．Ｈｌｍｂｏｌｄ、Ｄ．Ｍｅｉｓｓｎｅｒの「Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ」２８３（１９９６）、１９６〜２０３ページに見出すことができる。同文献の開示全体を参照により本明細書に組み込み、本明細書の一部とする。
【００４８】
第１のハード・マスク層１３０にＤＡＲＣ材料を使用することは、フォトリソグラフィ技術の分解能限界に近いピッチを有するパターンを形成するのに特に有利でありうる。ＤＡＲＣは、光反射を最少にすることによって分解能を高め、それによって、フォトリソグラフィによりパターンの縁部を画定できる精度を向上させる。任意選択で、有機の下部反射防止膜（ＢＡＲＣ）（図示せず）を同様に第１のハード・マスク層１３０に追加して、またはその代わりに使用して、光反射を制御することができる。任意選択のスピン・オン反射防止膜が第１のハード・マスク層１３０と層１２０の間に追加されてもよい。
【００４９】
第２のハード・マスク層１５０は、好ましくは誘電体反射防止膜（ＤＡＲＣ）（たとえばシリコン酸窒化物）、シリコン、または酸化アルミニウム（Ａｌ２Ｏ３）を含む。加えて、一時的な層１４０と同様に、追加のマスク層（図示せず）が好ましくは、多くの材料に対してそのエッチング選択性が優れているのでアモルファス・カーボンで形成される。
【００５０】
種々の層について適切な材料を選択することに加えて、層１２０〜１５０の厚さは、本明細書に記載のエッチング化学反応および処理条件との適合性に応じて選択されることが好ましい。たとえば、下にある層を選択的にエッチングすることによってパターンを上にある層から下にある層に転写する場合、両方の層から材料がある程度除去される。したがって上の層は、パターン転写の間に消耗しないように十分に厚いことが好ましい。ハード・マスク層は有利には薄く、その結果その転写または除去の時間を短くして周辺材料を消耗が少なくなるよう露光できるようになる。
【００５１】
図示の実施形態では、選択的に画定可能な層１２０は、約５０〜３００ｎｍの厚さが好ましく、約２００〜２５０ｎｍの厚さがより好ましい、光画定可能層である。第１のハード・マスク層１３０は、約１０〜５０ｎｍの厚さが好ましく、約１５〜３０ｎｍの厚さがより好ましい。一時的な層１４０は、約１００〜２００ｎｍの厚さが好ましく、約１００〜１５０ｎｍの厚さがより好ましい。第２のハード・マスク層１５０は、下にある層に対する選択性に応じて、約２０〜８０ｎｍの厚さが好ましく、約５０ｎｍの厚さがより好ましい。
【００５２】
本明細書で論じる種々の層は、当業者には周知の様々な方法によって形成することができる。たとえば、化学気相成長など種々の気相成長法を使用してハード・マスク層を形成することができる。好ましくは、マスク層がアモルファス・シリコンで形成される場合、マスク層の上にハード・マスク層または他の任意の材料、たとえばスペーサ材料を堆積させるために低温化学気相成長法が使用される。このような低温成長法は、有利なことにア
モルファス・カーボン層の化学的または物理的分裂を防止する。スピン・オン・コーティング法を用いて光画定可能層を形成することができる。さらに、アモルファス・カーボン層は、前駆物質として炭化水素複合物、またはこのような複合物の混合物を使用する化学気相成長によって形成することができる。例示的な前駆物質には、プロピレン、プロピン、プロパン、ブタン、ブチレン、ブタジエン、およびアセチレンが含まれる。アモルファス・カーボン層を形成する適切な方法は、２００３年６月３日発行のＦａｉｒｂａｉｍらの米国特許第６５７３０３０Ｂ１号に記載されている。同文献の開示全体を参照により本明細書に組み込み、本明細書の一部とする。加えて、アモルファス・カーボンをドープすることもできる。ドープ・アモルファス・カーボンを形成する適切な方法は、Ｙｉｎらの米国特許出願第１０／６５２１７４号に記載されている。同文献の開示全体を参照により本明細書に組み込み、本明細書の一部とする。
【００５３】
上述のように、図示の実施形態では絶縁層が形成され、マスキング材料の複数の層が重ねられる。基板１１０はこの絶縁層を含み、マスキング層１２０〜１５０がその上に形成される。いくつかの実施形態では、層１５０を主マスク層とし、層１４０を一時的な層とし、層１２０をフォトレジスト層とすることができる。図示の実施形態では、層１５０はエッチ・ストップ層またはＣＭＰストップ層である。
【００５４】
好ましい実施形態による方法の第１の段階では、図４〜１１を参照すると、スペーサのパターンがピッチ増倍によって形成される。
【００５５】
図５を参照すると、画定可能な材料フィーチャ１２４によって境界を定められた空所１２２を含むパターンが、画定可能層１２０内に形成されている。空所１２２は、たとえば、選択的に画定可能な層１２０がレチクルを介して放射に曝され、次に現像されるフォトリソグラフィによって形成することができる。現像された後、図示の実施形態ではフォトレジストである残りの画定可能な材料が、図示の線１２４（断面で示す）などのマスク・フィーチャを形成する。
【００５６】
得られた線１２４のピッチは、１２４の幅と隣接の空所１２２の幅との合計に等しい。線１２４と空所１２２からなるこのパターンを使用して形成されるフィーチャの限界寸法を最小にするために、このピッチは、画定可能層１２０をパターニングするために用いられるフォトリソグラフィ技術の限界にある、またはそれに近いことが好ましい。たとえば、２４８ｎｍ光を利用するフォトリソグラフィでは、線１２４のピッチは約１００ｎｍとすることができる。すなわち、ピッチはフォトリソグラフィ技術の最小ピッチとすることができ、以下で論じるスペーサ・パターンは、有利なことにフォトリソグラフィ技術の最小ピッチ未満のピッチを有することができる。
【００５７】
図５に示されたように、事前ステップは、一連のフォトレジスト線を生成することを含むことができる。すなわち、フォトリソグラフィを用いて、マスク材料内に複数の線を形成することができる。従来のフォトリソグラフィでは、光子によって画定可能なピッチよりも小さくないピッチを有する線を形成することができる。しかし、それに続くピッチ増倍では、従来のフォトリソグラフィによって画定可能なピッチよりも小さなピッチを有する線を形成する。
【００５８】
図６に示されるように、空所１２２は、任意選択でまず所望の寸法に対して広く、または狭くすることができる。たとえば、フォトレジスト線１２４をエッチングすることにより空所１２２を広くして、改変された空所１２２ａおよび線１２４ａを形成することができる。フォトレジスト線１２４は、好ましくは酸化硫黄プラズマ、たとえばＳＯ２、Ｏ２、Ｎ２およびＡｒを含むプラズマなどの等方性エッチングを用いてエッチングされる。「等方性」エッチングが用いられる場合、このエッチングは露出面をすべての方向から縮退
させる。したがって線１２４ａの角部は実際には、図６に概略的に示されたよりも鋭さが少なく、良好に画定されうる。エッチングの程度は、以下の図９〜１１についての議論から理解されるように、好ましくは線１２４ａの幅が、後で形成されるスペーサ１７５の間の望ましい間隔とほぼ等しくなるように選択される。有利なことにこのエッチングは、線１２４ａが、光画定可能層１２０をパターニングするために用いられるフォトリソグラフィ技術による別の方法で可能な線よりも狭くなることを可能にする。加えて、このエッチングは、線１２４ａの縁部を平滑にし、それによってこれらの線の均一性を改善することができる。いくつかの実施形態では、線１２４を所望のサイズまで拡大することによって、線１２４ａの間の空所を狭くすることができる。たとえば、追加の材料を線１２４の上に堆積させて、あるいはより大きい体積の材料を形成するように線１２４に化学反応を起こさせて、線１２４のサイズを増大させることができる。
【００５９】
（改変された）光画定可能層１２０ａ内のパターンは、好ましくは一時的な層１４０に転写されて、スペーサ材料の層１７０（図９）の堆積を可能にする。一時的な層１４０は、以下で論じるスペーサ材料の堆積およびエッチングの処理条件に耐えることができる材料で形成されることが好ましい。スペーサ材料の堆積が画定可能層１２０と整合する別の実施形態では、一時的な層１４０は省略することができ、スペーサ材料は、光画定されたフィーチャ１２４上、または光画定可能層１２０自体の改変された光画定フィーチャ１２４ａ上に直接堆積させることができる。
【００６０】
図示の実施形態では、一時的な層１４０を形成する材料は、フォトレジストよりも高い耐熱性を有することに加えて、それがスペーサ１７５（図１０）およびその下にあるエッチ・ストップ層１５０の材料に対して選択的に除去可能であるように選択されることが好ましい。上述のように層１４０は、好ましくはアモルファス・カーボンで形成される。
【００６１】
図７に示されたように、改変された画定可能層１２０ａ内のパターンは、好ましくはまずハード・マスク層１３０に転写される。この転写は、好ましくは、フッ化炭素プラズマを使用するエッチングなど異方性エッチングを用いて実施される。好ましいフッ化炭素プラズマ・エッチング化学反応は、好ましいＤＡＲＣ材料をエッチングするためのＣＦ４、ＣＦＨ３、ＣＦ２Ｈ２、およびＣＦ３Ｈを含む。
【００６２】
図示の実施形態では、上にある層内にパターンが形成され、後で下にある層に転写される。図７では、層１２０ａと層１３０からなる図示の壁が、これらの層がエッチングされたところで垂直になっている。エッチング処理の変形形態では、上にある層内のパターンが下にある層内に生成されたパターンと一致する精度を変えることがある。層から層へのパターン転写は一般に、垂直な壁によって、精密な工程であるように概念的に図示されるが、実際にはこのような精度は実現するのが困難なことがある。したがってパターン転写は、下にあるパターンと上にあるパターンの間のおおよその一致を達成することが意図されている。同様にパターン転写は、たとえばフィーチャを拡大または縮小することによって、最初パターンを画定しているフィーチャの改変を、そのような改変がピッチを変えない場合に包含することが意図されている。
【００６３】
図８に示されたように、画定可能層１２０内のパターンは、次に一時的な層１４０に転写される。一時的な層１４０が炭素をベースとする材料で形成されている場合には、この転写は、ＳＯ２含有プラズマ、たとえばＳＯ２、Ｏ２およびＡｒを含むプラズマを使用して実施されることが好ましい。有利なことにＳＯ２含有プラズマは、好ましい一時的な層１４０の炭素を、ハード・マスク層１３０および／またはエッチ・ストップ層１５０がエッチングされる速度の２０倍よりも大きい、より好ましくは４０倍よりも大きい速度でエッチングすることができる。適切なＳＯ２含有プラズマは、２００４年８月３１日に出願の「限界寸法制御（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ  Ｃｏｎｔｒｏｌ）」という
名称のＡｂａｔｃｈｅｖらの米国特許出願第１０／９３１７７２号（代理人整理番号ＭＩＣＲＯＮ．２８６Ａ、Ｍｉｃｒｏｎ参照番号２００３−１３４８）に記載されている。同文献の全体を参照により本明細書に組み込み、本明細書の一部とする。このＳＯ２含有プラズマは同時に、一時的な層１４０をエッチングすることができ、残っている画定可能層１２０ａを除去することもできる。その結果得られた線１２４ｂは、スペーサ１７５のパターン（図１０）がそれに沿って形成されるプレースホルダすなわちマンドレルを構成する。
【００６４】
種々の代替技術または代替方法を用いて、層の間にパターンを転写することができる。たとえば、縮小ステップを用いて画定可能層１２０内の最初のフィーチャを改変する代わりに、またはそれに加えて、そのパターンを事前の改変なしで一時的な層１４０に転写することができる。次に、それに続く縮小ステップを実施して、一時的な層１４０内でそのフィーチャを改変することができる。
【００６５】
次に、図９に示されたように、スペーサ材料の層１７０が好ましくはブランケット堆積され、その結果層１７０は、ハード・マスク層１３０、ハード・マスク層１５０、および一時的な層１４０の側壁を含めて露出面のフィーチャと共形となる。任意選択で、ハード・マスク層１３０は、層１７０を堆積させる前に除去することができる。スペーサ材料は、パターンを下にある基板１１０に転写するためのマスクとして働く任意の材料、あるいは形成されるマスクによって下にある構造体の処理を別の方法で可能にできる任意の材料とすることができる。スペーサ材料は、好ましくは１）良好な段差被覆率（ステップカバレッジ）で堆積させることができ、２）一時的な層１４０と適合する温度で堆積させることができ、３）一時的な層１４０、および一時的な層の下にあるどの層に対しても選択的にエッチングすることができる。好ましい材料は、シリコン酸化物およびシリコン窒化物を含む。スペーサ材料は、好ましくは化学気相成長または原子層成長によって堆積させる。層１７０は、好ましくは約２０〜６０ｎｍ、より好ましくは約２０〜５０ｎｍの厚さに堆積させる。段差被覆率は、好ましくは約８０％以上であり、より好ましくは約９０％以上である。
【００６６】
図１０に示されたように、部分的に形成された集積回路１００の水平面１８０からスペーサ材料を除去するために、次に、スペーサ層１７０は異方性エッチングされる。スペーサ・エッチングとも呼ばれるこのようなエッチングは、酸化物スペーサ材料に対してはＨＢｒ／Ｃｌプラズマを使用して実施することができる。シリコンをエッチングするにはＣｌ２／ＨＢｒを使用することができる。このエッチングは物理的要素を含み、好ましくはまた化学的要素を含むこともでき、たとえば、Ｃｌ２、ＨＢｒエッチングなど反応性イオン・エッチングとすることができる。このようなエッチングは、たとえばＬＡＭ  ＴＣＰ９４００を使用して実施することができ、これは約３００〜１０００Ｗの最高電力および約５０〜２５０Ｗの最低電力を用いて、約７〜６０ｍＴｏｒｒの圧力で約０〜５０ｓｃｃｍのＣｌ２、および約０〜２００ｓｃｃｍのＨＢｒを流す。ＡＭＥ  ５０００装置もまた同様のエッチングを実施することができるが、別の手法および設定が必要になる。スペーサ・エッチングを実施した後、線と比べて実際上縮小されたピッチを有する細長いスペーサのパターンを後に残すことができる。
【００６７】
図１１を参照すると、次に、ハード・マスク層１３０（まだ存在していれば）および一時的な層１４０が除去されて、自立したスペーサ１７５が残る。一時的な層１４０は、たとえば、ＳＯ２を使用するエッチングなど硫黄含有プラズマを使用して選択的に除去される。上述の一時的な層１４０を除去するために使用できる他の例示的なエッチングには、Ｏ２プラズマ・エッチング、またはダウンストリーム・マイクロ波カーボン・ストリップが含まれる。このようにして、１つのパターンのフィーチャが除去されて、スペーサによって形成された別のパターンが後に残る。
【００６８】
すなわち、いくつかの実施形態では、スペーサ材料を使用してピッチ縮小が行われて、マスキング・フィーチャが生成されている。このようにして形成されたマスキング・フィーチャは、フォトレジスト線よりも小さなピッチを有することができ、ピッチ縮小空所によって分離されたピッチ縮小マスキング線を含むことができる。すなわち、ピッチ増倍が実現している。
【００６９】
図示の実施形態では、スペーサ１７５のピッチは、最初フォトリソグラフィによって形成されたフォトレジスト線１２４と空所１２２（図５）のピッチのほぼ半分である。有利なことに、約１００ｎｍ以下のピッチを有するスペーサ１７５を形成することができる。スペーサ１７５がフィーチャすなわち線１２４ｂの側壁上に形成されるので、スペーサ１７５は一般に、画定可能層１２０内のフィーチャすなわち線１２４ａのパターンの輪郭に従って周辺部にできる。したがって、スペーサ１７５は通常、図１３に示されたように閉ループを形成する。
【００７０】
図１２は、中間レベル３３０を示す。レベル３３０はＩＬＤと呼ぶこともできるが、便宜上、それ自体はレベルと表す。レベル３３０は、図２の絶縁材料２３４に関して前述した特性を有する絶縁材料３３４で形成することができる。さらに、レベル３３０は、図４〜１１に示された基板１１０の上部に対応することができる。下にあるレベル３２０は、図２のレベル２２０に関して前述した特性を有する材料で形成することができる。たとえば図１２は、図２に示されたフィーチャ２２２に対応する複数のフィーチャ３２２を示す。ちょうどトレンチ２２４がフィーチャ２２２を分離するように、トレンチ３２４はフィーチャ３２２を分離する。スペーサ１７５は、好ましくは幅３７９が約５０ｎｍである。幅３７７の空所がスペーサ１７５を分離する。幅３７７は、好ましくは約５０ｎｍである。
【００７１】
スペーサ１７５は、レベル３３０の上に重なって示されている。スペーサは、好ましくは図４〜１１に関して述べた方法および構成で形成される。しかし、図１２の実施形態では、図１１に示されなかった追加のステップが実施されている。すなわちスペーサ・パターンが、下にあるハード・マスク層１５０に転写されている。図１２は、有利なことにスペーサ１７５を、それらの間の空所がちょうどフィーチャ３２２の上にあるように配置できることを示す。したがって絶縁層には、マスキング材料の１つまたは複数の層が上に重ねられる。この実施形態では、スペーサ１７５、および対応するハード・マスク材料１５０はマスキング材料を含む。スペーサ１７５は、図４〜１１の層１５０に関して述べた特性を有することができるハード・マスク材料１５０によって支持される。
【００７２】
図１３は、図１２の線１３−１３に沿った断面平面図を示す。絶縁材料３３４は下にあり、スペーサ１７５を支持していることがわかる。スペーサ１７５は、スペーサ１７５によって遮られた表面を除くすべての露出面にエッチング・ステップが影響を及ぼすことを可能にするマスクまたはパターンを形成することができる。スペーサ１７５は概略的に示されており、必ずしも比例して示されていない。たとえば、スペーサは長さ３８１を有することができる。長さ３８１は、特定のどんなスペーサ１７５の幅３７９、またはスペーサ１７５の間の幅３７７よりも長い。すなわち、スペーサ１７５は、好ましくは図１３に示すことができるよりもずっと細長い、異なる大きさのループを形成する。スペーサ１７５は、メモリ・アレイの専有面積全体にわたって延びることができる。スペーサ１７５はまた、所望のアーキテクチャによってセグメント化することもできる。
【００７３】
図１４Ａは、第２のマスク４８０がスペーサ１７５を部分的に覆うように堆積され（たとえばスピン・オン法によって）パターニングされていることを除き、図１３と類似の平面図を示す。第２のマスク４８０およびスペーサ１７５は、便宜上ハッチングで示されて
いるが、図１４Ａでは、第２のマスク４８０およびスペーサ１７５が単一の面での断面としては示されていない。（図１４Ｂ参照。）第２のマスク４８０は、以下に説明する一連のコンタクトビアを画定するのに使用できる窓４８２を画定する。しかし、いくつかの実施形態では、細長いスペーサが好ましくはアレイの長さを伸長する。さらに、いくつかの実施形態では、窓４８２などの窓が、メモリ・アレイの長手方向に沿って数回繰り返すことができる。以下で論じる図には一列のコンタクトだけが示されているが、開示の実施形態による第２のマスクは、好ましくは、アレイ全体の複数列のコンタクトビアを同時にエッチングするための複数の窓を含む。
【００７４】
図１４Ａに示されたように、第２のマスク４８０とスペーサ１７５の両方が、下にある絶縁材料３３４を遮蔽する。このようにして、第２のマスク４８０とスペーサ１７５が一緒に働いて、積層された２つのパターンから組合せパターンまたはマスクを効果的に形成する。第２のマスク４８０内の窓４８２は、長さ４８３および幅４８１を有する。長さ４８３は、スペーサのピッチ増倍寸法になっている複数のスペーサと交差し、好ましくはアレイ全体にわたって交差するのに十分な長さである。図１４Ａで見ると、ピッチ増倍寸法は、紙面を横切って左右に延びる横方向の寸法である。しかし、窓４８２の幅４８１は、図１３に示されたスペーサ１７５を含む細長いループのどれでも完全に露出させるのに十分なだけ広くはない。好ましくは、幅４８１は、従来のフォトリソグラフィを介するリソグラフィ法で画定可能とするのに十分なだけ広い。好ましくは、幅４８１も窓４８２の幅４８３も限界寸法ほどに短くはない。好ましい実施形態では、窓４８２は、従来の（ピッチ増倍とは対照的な）技術を用いて完全に画定可能である。すなわち、窓４８２の幅４８１は、非ピッチ縮小フォトリソグラフィを用いて画定可能である。たとえば、好ましい一実施形態では、幅４８１は約１００ｎｍから約２００ｎｍの範囲にある。
【００７５】
第２のマスク４８０は、図４の選択的に画定可能な層１２０に関して述べた特性を有する、選択的に画定可能な層で形成することができる。たとえば、第２のマスク層４８０は、好ましくはフォトレジストで形成される。
【００７６】
図１４に示された第２のマスク層４８０などのマスクを生成するいくつかの有利な方法は、スペーサ１７５など、下にあるマスキング・フィーチャの一部分を覆うフォトレジストの交差パターンを付けることを含む。第１のパターンの長寸法が第２のパターンの長寸法と並んでいない、すなわち平行でない場合、１つのパターンが第２のパターンと「交差する」。たとえば、幅４８３は幅４８１よりも長いので、第２のマスク４８０のパターンは、幅４８３の次元で「長い」と考えることができる。しかし、図１３のスペーサ・「ループ」１７５は、長さ３８１の次元でより長いので、第２のマスク４８０のパターンは、スペーサ１７５によって形成されたパターンと交差する。有利には、窓４８２を通してここで示されたように、図示の交差パターンでは、ピッチ縮小マスキング・フィーチャの複数の部分、および隣接のピッチ縮小空所をフォトレジストによって覆われないままにする。さらに、窓４８２の内側で、スペーサ１７５の間のピッチ縮小空所では、下にある層３３４を露出したままにしておく。したがって、第２のマスク４８０は、スペーサ１７５に付けられたフォトリソグラフィ・マスク・パターンであるということができる。窓４８２は、第２のマスク４８０内の開口であるということができ、この開口は、スペーサ１７５のパターンと交差する長寸法４８３を有する。窓４８２の長寸法は、それがスペーサ１７５の長寸法に対して平行ではないので、スペーサと「交差する」。有利なことに、窓４８２の長寸法は、スペーサ１７５の限界寸法、またはピッチ縮小寸法に対して平行にすることができる。好ましくは、窓４８２の長寸法はスペーサ１７５の長寸法に対して垂直である。
【００７７】
いくつかの有利な実施形態では、図１３に示されたスペーサ・パターンはまず、平坦化および反射防止のためにＢＡＲＣなどの平坦化材料で被覆することができる。たとえば、
平坦化材料はスペーサの間の空所を充填して、スペーサの上部を覆う平坦な表面を生成することができる。次に、このハード・マスク（図示せず）は、その上面に生成された第２のマスク４８０とパターンが同じであるマスクを有することができる。ハード・マスク層が生成される場合には、ハード・マスク材料を除去するために追加のエッチング・ステップがその時になれば必要になる。したがって、図１４Ａのパターンは、示されたように、選択的に画定可能な層４８０を用いて直接作製することができ、あるいは第２のマスク・パターンを介在ハード・マスク層に転写して図１４Ａのパターンを実現することもできる。
【００７８】
図１４Ｂは、図１４Ａに示された線１４Ｂ−１４Ｂに沿った断面を示す。第２のマスク４８０内の窓４８２は、スペーサ１７５、および下にある絶縁材料３３４の一部を露出できるようにする。窓４８２の長さ４８３もまた図示されている。この透視図はまた、第２のマスク４８０およびスペーサ１７５によって形成されたパターンがどのように結合して、上にある両方のパターンから得られる下のパターン（図１５）を形成するかを示す。
【００７９】
第２のマスク４８０とスペーサ１７５の結合パターンは、下にあるハード・マスク層に転写することができる。すなわち、第２のマスク４８０およびスペーサ１７５は、下にあるハード・マスク層の遮蔽部として使用することができる。ハード・マスク層の非遮蔽部がエッチング除去されたならば、結合パターンは、下にある単一のハード・マスク層に実際上転写されており、その結果、第２のマスク４８０およびスペーサ１７５は、基板をエッチングする前に除去することができるようになる。このような構成の１つの利点は、エッチング中のビアの実効アスペクト比を低減させることである。
【００８０】
図１５は、絶縁材料３３４中に形成されたビア５８４を示す断面図である。第２のマスク４８０およびスペーサ１７５は、絶縁材料３３４の一部分をエッチング液材料から保護しており、それによってビア５８４が絶縁材料３３４を貫通してフィーチャ３２２に到達するまで下に延びることを可能にする。このエッチングは、ビア５８４の側壁が垂直になるように、指向性エッチングまたは異方性エッチングが好ましい。絶縁材料３３４は、たとえばＢＰＳＧ、ＴＥＯＳ、またはＳｉＯ２を含むことができる。好ましくは、ビア５８４を生成するために使用されるエッチング液材料は選択性であり、フィーチャ３２２上で停止する。
【００８１】
ビア５８４は、好ましくは、金属などの導電材料を受け入れるように構成される。さらにビア５８４は、好ましくは、トランジスタのソース領域など、フィーチャ３２２で表された下にあるフィーチャを、上にあるレベル内の他の構成要素（たとえばビット線）と接続する導電コンタクトの形成が可能になるように配置される。したがってビア５８４は、有利には、下にあるレベル３２０内にフィーチャ３２２がすでに形成された後で、中間レベル３３０内に形成することができる。中間レベルは、任意の絶縁材料で形成することができる。
【００８２】
図示の実施形態では、ビア５８４は、スペーサおよび第２のマスク４８０が除去される前にレベル３３０内に形成された。しかし、いくつかの実施形態では、第２のパターンは、エッチングの前にハード・マスク層に転写することができる。さらに両方のパターンを、エッチングの前に下にあるハード・マスク上に統合することもできる。したがって、好ましい第２のマスクおよびスペーサのレジストを除去し、ハード・マスクを使用して、ビア・エッチングをパターニングすることができる。
【００８３】
図１６は、交互になっているパターンでのビア５８４および絶縁材料３３４の断面図である。スペーサ１７５および第２のマスク４８０は除去されている。したがって上から見た場合、図１８Ｂからよりよく理解されるように、ビア５８４は絶縁材料３３４中で細長
い溝または空洞を形成する。この溝は、今では除去されている細長いスペーサのパターンに対して概して平行な次元に延びている。この溝は、従来のリソグラフィを用いてその寸法を画定したので、寸法が長い。各溝の底部にフィーチャ３２２があり、これはビア５８４が充填される前には、対応するビア５８４によって露出している。
【００８４】
関わる化学的性質に応じて、スペーサ１７５および第２のマスク４８０をビア・エッチング中またはその後に除去することができる。たとえば、フォトレジストは従来のストリッピング剤、または酸素をベースとしたプラズマを用いて剥ぎ取ることができる。残っているマスキング材料は、選択性エッチングおよび／または化学的機械的研磨（ＣＭＰ）によって除去することができる。いくつかの実施形態では、フォトレジストと他のマスキング材料を同じステップで除去することが有利である。ビアは、ＣＭＰエッチングまたは乾式エッチングによって平坦化できる導電材料で充填することができる。ＣＭＰが用いられる場合には、ハード・マスク層１５０がＣＭＰストップとして働くことができる。
【００８５】
図１７は、ビア５８４がコンタクト材料７３２で充填された後の、図１６に示された構造を示す。好ましくは、コンタクト材料７３２はビア５８４を完全に充填する。コンタクト材料７３２は通常、ビア５８４からあふれて中間レベル３３０の上に過剰層７４０を形成する。コンタクト材料７３２は、任意の導電材料とすることができる。好ましい一実施形態では、コンタクト材料７３２はドープ多結晶シリコンである。いくつかの実施形態では、コンタクト材料はタングステン、銅、またはアルミニウムなどの導電金属、あるいは合金、金属シリサイドなどの金属混合物とすることができる。コンタクト材料は、複数の層を含むことが多い。たとえばチタン接着層、窒化金属バリヤ層、および金属充填材層をすべて、組み合わせて使用することができる。このようなライナおよび充填材の導電材料は、その材料に応じて、種々の方法のいずれかによって堆積させることができる。このような方法には、ＣＶＤ、ＡＬＤ、ＰＶＤ、電気めっき、および選択性ＣＶＤなど、関連する選択性処理が含まれる。
【００８６】
図１８Ａは、オーバフローコンタクト材料７４０がエッチング除去された後の、複数のコンタクト７３２の断面図を示す。コンタクト７３２は、有利にはフィーチャ３２２と１対１に並べて位置合わせされる。スペーサ工程を用いてコンタクト７３２が形成されているので、それらの限界寸法はフィーチャ３２２の限界寸法と一致する。
【００８７】
図１８Ｂは、コンタクト７３２の断面平面図を示す。この図が示すように、コンタクト７３２は、有利には列をなして互いに平行に形成される。コンタクト７３２は、前述の細長い溝または空洞として形成される。したがってコンタクト７３２は、細長い導電フィーチャということができる。上記の詳細から明らかなように、各コンタクト７３２の幅８３３は、有利にはスペーサ１７５（図１２）を使用して形成されるスペーサ・パターンの分解能によって一部は決定される。さらに、各コンタクト７３２の長さ８８１は、有利にはフォトレジストなど従来の選択的に画定可能な材料を使用して形成されるパターンの分解能によって一部は決定される。
【００８８】
図１９は、断面図で示した集積回路の一部分を示す。レベル３２０および８４０では、集積回路の図示の特徴は、図２に関して前述したものと類似である。しかし図２のコンタクト２３２とは異なって、コンタクト７３２は、以下でさらに説明するようにフィーチャ３２２のピッチ、および上にあるビット線またはディジット線８４２のピッチと一致する。
【００８９】
図１９を参照すると、下にある基板レベル３２０内で、フィーチャ３２２およびトレンチ３２４は、有利には図２のフィーチャ２２２、および図１２〜１７のフィーチャ３２２に関して述べた特徴を有する。
【００９０】
さらに図１９を参照すると、上にある層８４０は、ビット線またはディジット線８４２を含むことができる。これらの線８４２は、好ましくは図２の線２４２の特徴を有する。同様に、線８４２の幅８４３、および間隙８４４の幅８４５は、図２に示した幅２４３および２４５の特徴を有する。さらに、厚さ８４１は前述の、図２に示した厚さ２４１の特徴を有することができる。
【００９１】
さらに図１９を参照すると、中間レベル３３０が、下にあるレベル３２０と上にあるレベル８４０の間に位置している。有利には中間層３３０は、１μｍ未満の厚さ８３１を有することができる。好ましくはレベル３３０は、１００ｎｍから７００ｎｍの厚さ８３１を有する。好ましい一実施形態では、レベル３３０は約５００ｎｍの厚さ８３１を有する。
【００９２】
中間レベル３３０は、コンタクト７３２および絶縁材料８３４を含む。図２に示した実施形態とは異なりコンタクト７３２は、好ましくは先細りではなく、それらの下端の幅がそれらの上端とほぼ同じである。さらに図１９のコンタクト７３２はより細い。たとえば、コンタクト７３２の上端の幅８３７は幅２３７より狭い。実際、上端の幅８３７は、コンタクト７３２の下端の幅８３３とほぼ同じである。コンタクト７３２は、示された断面図の平面と交差する寸法の方が長く、そのため、この断面図はコンタクト７３２の限界寸法を示す。
【００９３】
有利には、コンタクト７３２はピッチ増倍法を用いて形成され、このピッチ増倍法は、１つの次元でフィーチャ密度を増大させるためにスペーサ技術を用いる。したがってコンタクト７３２は、フィーチャ３２２と同じピッチ幅を有する。図１９の断面図では、図示の５つのフィーチャ３２２すべてが、対応するコンタクト７３２と接している。実際のところコンタクト７３２は、フィーチャ３２２とも、上にあるビット線またはディジット線８４２とも類似の間隔を有する。
【００９４】
いくつかの実施形態では、コンタクト７３２は異なる構成を有することができる。たとえばそのフィーチャは、図示のコンタクト７３２よりも鋭さが少なく画定された角部を有することができる。さらに、コンタクト７３２の大きさ、形状、間隔、高さ、幅、および輪郭は、図１９に示されたものと異なってもよい。
【００９５】
好ましい一実施形態では、コンタクト７３２は多結晶シリコン・プラグである。有利な実施形態では、コンタクト７３２はメモリ・アレイの素子を接続するが、このようなコンタクトは、任意の電気デバイスまたは構成要素の一部分を他の任意の電気デバイスまたは構成要素と接続することもできる。
【００９６】
さらに、コンタクト７３２は、好ましくは、それらの下端で１２０ｎｍ未満の幅８３３を有することができる。より好ましくは、幅８３３は７０ｎｍ未満である。さらに好ましくは、幅８３３は約５０ｎｍである。将来は、幅８３３を５０ｎｍ未満に縮小することができる。
【００９７】
上述のようにコンタクト７３２は、フォトリソグラフィによって画定され、コンタクトサイズ７３２は、好ましくは１つの次元でピッチ増倍されているが、別の次元では長い。さらに、上記のようにこのようなコンタクトは、好ましくはピッチ増倍パターンを画定することによって、すなわち、従来のフォトリソグラフィ法によって窓を生成すること、ピッチ増倍パターンの上に窓を重ね合わせること、およびこの重ね合わせにより得られた組合せマスクを介してコンタクトビアをエッチングすることによって形成される。
【００９８】
さらに、本明細書で論じた原理および利点は、限界寸法が異なる２つ以上のマスク・パターンが組み合わされてコンタクトなどの回路フィーチャが形成される様々な状況に応用可能である。
【００９９】
したがって、本発明の範囲から逸脱することなく上述の方法および構造に他の様々な省略、追加、および改変を加えることができることを当業者は理解されよう。このような改変および変更のすべては、添付の特許請求の範囲に定義された本発明の範囲に入るものである。
【図面の簡単な説明】
【０１００】
【図１Ａ】上述の従来技術のピッチ増倍方法により形成されたマスク線の概略断面側面図である。
【図１Ｂ】上述の従来技術のピッチ増倍方法により形成されたマスク線の概略断面側面図である。
【図１Ｃ】上述の従来技術のピッチ増倍方法により形成されたマスク線の概略断面側面図である。
【図１Ｄ】上述の従来技術のピッチ増倍方法により形成されたマスク線の概略断面側面図である。
【図１Ｅ】上述の従来技術のピッチ増倍方法により形成されたマスク線の概略断面側面図である。
【図１Ｆ】上述の従来技術のピッチ増倍方法により形成されたマスク線の概略断面側面図である。
【図２】トランジスタのピッチ増倍アレイとインターフェースするために互い違いに配置したコンタクトを使用する集積回路の一部分の概略断面側面図である。
【図３】互い違いに配置したコンタクトのレイアウトを示す、図２の集積回路の線３−３に沿った部分の概略断面平面図である。
【図４】集積回路を形成するために使用されるマスキング層および基板層の概略断面側面図である。
【図５】図４の構造を、上にあるレジスト層のフォトリソグラフィ・パターニングの後で示す図である。
【図６】図５の構造を、制御された等方性レジスト縮小ステップの後で示す図である。
【図７】図６の構造を、パターンがハード・マスク層に転写された後で示す図である。
【図８】図７の構造を、パターンが一時的な層（たとえば除去可能ハード・マスク層）に転写された後で示す図である。
【図９】図８の構造を、スペーサ材料のブランケット堆積の後で示す図である。
【図１０】図９の構造を、スペーサ・エッチングの後で示す図である。
【図１１】図１０の構造を、残っている一時的な（たとえば除去可能ハード・マスク）層の、自立スペーサを残した除去の後で示す図である。
【図１２】スペーサ形成後に集積回路を形成するために使用される多層の概略断面側面図である。
【図１３】図１２の部分的に形成された集積回路の、線１３−１３に沿った概略断面平面図である。
【図１４Ａ】図１３の集積回路の、マスクが付けられた後の概略断面平面図である。
【図１４Ｂ】図１４Ａの部分的に形成された集積回路の、線１４Ｂ−１４Ｂに沿った概略断面側面図である。
【図１５】図１４Ｂの構造を、コンタクトビアが形成された後で示す図である。
【図１６】図１５の構造を、スペーサおよび上にあるマスク材料の除去の後で示す図である。
【図１７】図１６の構造を、コンタクトビアがコンタクト材料で充填された後で示す図である。
【図１８Ａ】図１７の構造を、オーバフローコンタクト材料が分離されたコンタクトを残してエッチング除去された後で示す図である。
【図１８Ｂ】図１８Ａの、線１８Ｂ−１８Ｂに沿った概略断面平面図である。
【図１９】図１８Ａの構造を、図４〜１８Ｂの工程によって形成されたコンタクトの上に、それに接触するビット線を形成した後で示す図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【国際調査報告】
2009506576.tif 000029
2009506576.tif 000030
2009506576.tif 000031