(57)【要約】【課題】  リバースエンジニアリングに対して物理的に高度に安全なコンピュータ・モジュールを提供すること。【解決手段】  ダイと基板との間にダイの電気コンタクトを挟むように基板上にマウントされたダイを含む、物理的に安全な処理アセンブリが提供される。基板には、基板コンタクトと、ダイ・コンタクトに電気的に結合され、かつ、基板を通って延びる導電体経路とが設けられる。導電体は、導電性経路を囲む。監視回路は、導電体の１つ又は複数の連続性の中断を検知し、好ましくは、アセンブリを動作不能にする。好ましくは、プロービング・ツールがダイ又は基板コンタクトに達することができないように、エポキシが封入される。【選択図】      図１
2009521112.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上及び／又は前記基板内に配置された複数の導電体と、
前記導電体の少なくとも２つを接続する少なくとも１つの導電性経路と、
前記導電体の少なくとも１つの連続性の中断を検知するための少なくとも１組の電気コンタクトと
を備える、物理的に安全な基板アセンブリ。
【請求項２】
前記導電性経路の少なくとも１つは、前記基板を通って、第１の平面から前記第１の平面の反対側の第２の平面まで延びる、請求項１に記載の物理的に安全な基板アセンブリ。
【請求項３】
前記導電性経路の少なくとも１つは、前記基板の第１の平面上の第１の位置から、前記第１の平面の下方にある前記基板の少なくとも１つの層を通って、前記第１の平面上の第２の位置まで延びる、請求項１に記載の物理的に安全な基板アセンブリ。
【請求項４】
前記電気コンタクトの組に結合された監視回路をさらに備え、前記監視回路は、前記導電体の少なくとも１つの前記連続性の中断を検知する、請求項１に記載の物理的に安全な基板アセンブリ。
【請求項５】
前記監視回路は、前記連続性の中断の検知時にメモリの少なくとも一部を消去する、請求項４に記載の物理的に安全な基板アセンブリ。
【請求項６】
前記基板は５０ミクロンから１５０ミクロンまでの厚さを有する、請求項１に記載の物理的に安全な基板アセンブリ。
【請求項７】
第１の平面及び第２の平面を有する基板と、
第１の表面上に電気コンタクトを有する第１のダイであって、前記第１のダイの前記電気コンタクトが前記第１のダイの前記第１の表面と前記基板の前記第１の平面との間に配置されるように、前記基板の前記第１の平面上にマウントされる、第１のダイと、
第１の表面上に電気コンタクトを有する第２のダイであって、前記第２のダイの前記電気コンタクトが前記第２のダイの前記第１の表面と前記基板の前記第１の平面との間に配置されるように、前記基板の前記第１の平面上にマウントされる、第２のダイと、
前記第１のダイの前記電気コンタクトの少なくとも１つに接続された第１の導電性経路であって、第１の導電性経路の少なくとも一部は前記基板内に配置される、第１の導電性経路と、
前記第２のダイの前記電気コンタクトの少なくとも１つに接続された第２の導電性経路であって、第２の導電性経路の少なくとも一部は前記基板内に配置される、第２の導電性経路と、
前記第１の導電性経路及び前記第２の導電性経路の少なくとも一部を囲む複数の導電体と、
前記導電体に結合された監視回路であって、監視回路は、前記導電体の１つ又は複数の連続性の中断を検知する、監視回路と
を備える安全な処理アセンブリ。
【請求項８】
前記第１の導電性経路及び前記第２の導電性経路の少なくとも一方は、前記基板を通って、前記基板の前記第１の平面から前記第２の平面まで延びる、請求項７に記載の安全な処理アセンブリ。
【請求項９】
前記基板と前記第１及び第２のダイとの間に配置された接着材料をさらに含み、前記接着材料は、前記ダイを前記基板に永久的に取り付ける、請求項７に記載の安全な処理アセンブリ。
【請求項１０】
前記第１のダイ及び前記第２のダイを封入するエポキシ材料をさらに含む、請求項７に記載の安全な処理アセンブリ。
【請求項１１】
前記監視回路は、前記連続性の中断の検知時に、メモリの少なくとも一部を消去する、請求項７に記載の安全な処理アセンブリ。
【請求項１２】
前記導電体の少なくとも一部は、前記基板の前記第１の平面と前記第２の平面との間に配置される、請求項７に記載の安全な処理アセンブリ。
【請求項１３】
前記基板の前記第２の平面において前記第１の導電性経路及び前記第２の導電体経路の少なくとも一方に電気的に結合されるチップキャリアをさらに備える、請求項７に記載の安全な処理アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路に関し、より具体的には、リバースエンジニアリングに対して物理的に高度に安全なコンピュータ・モジュールに関する。
【背景技術】
【０００２】
リバースエンジニアリング及びデータ窃盗の防止は、コンピュータ・アーキテクチャ設計の全てのレベルにおいて重要な考慮事項である。ＩＰ投資を保護するために、設計者は、現在、２つの主な手法を用いて物理的に高度に安全なコンピュータ・モジュールを達成する。こうした「高度に安全な」コンピュータ・モジュールは、暗号モジュールのためのＮＩＳＴのＦＩＰＳ  １４０−２  レベル４認証に適している。物理的に高度に安全なコンピュータ・モジュールを達成するための第１の手法は、機能全体を、寸法が小さい単一の半導体チップの中に組み入れて、機密情報の物理的プロービング又は光学的判断を実行できなくすることである。セキュリティを達成するための第２の手法は、１組の半導電体デバイス（ＣＰＵ、ＡＳＩＣ、ＦＰＧＡ、ＤＲＡＭ及びＳＲＡＭ）を、タンパ検知エンベロープの内部に密閉（enclose）して、それらのデバイスを完全に囲み、かつ、侵入時にシステム内の全ての機密情報を破壊させることである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
単一チップ解決法の構築に関連する一般的な問題は、多くの場合、単一チップが小さすぎて、経済的な方法で複雑なシステム設計全体を適合させることができないことである。さらに、半導電体プロセス技術の限界のために、単一の半導電体製造プロセスで、システム内で必要とされ得る半導電体デバイスの全てを製造できないことがある。
【０００４】
密閉型マルチチップ解決法は、単一チップ解決法における問題の一部を軽減するが、完全密閉型エンベロープを使用することにより、新しい組の問題が生じる。多くの場合、これらのエンベロープ（及びそれらの関連したパッケージング材料）は、熱絶縁性が高く、よって、デバイス内部で消費され、熱としてエンベロープを通して伝達され得る電力量が制限される。このような設計に必要とされる厳しい電力量は、デバイスの性能全体に悪影響を与えることが多い。さらに、エンベロープ材料は、潜在的なプロービングの試みに対して可能な限り敏感でなければならないため、タンパの誤検出（false positive）に関連した信頼性の問題は重要である。
【課題を解決するための手段】
【０００５】
本発明の一実施形態は、基板と、基板上及び／又は基板内に配置された導電体と、導電体の少なくとも２つを接続する少なくとも１つの導電性経路と、導電体の少なくとも１つの連続性の中断を検知するための少なくとも１組の電気コンタクトとを含む、物理的に安全な基板アセンブリを提供する。
【０００６】
本発明の別の実施形態は、第１の平面及び第２の平面を有する基板と、第１の表面上に電気コンタクトを有する第１のダイと、第１の表面上に電気コンタクトを有する第２のダイと、第１のダイの電気コンタクトの少なくとも１つに接続された第１の導電体経路と、第２のダイの電気コンタクトの少なくとも１つに接続された第２の導電体経路と、第１及び第２の導電体経路の少なくとも一部を囲む導電体と、導電体に結合された監視回路とを含む、安全な処理アセンブリを提供する。第１のダイは、第１のダイの電気コンタクトが第１のダイの第１の表面と基板の第１の平面との間に配置されるように、基板の第１の平面上にマウントされる。第２のダイは、第２のダイの電気コンタクトが、第２のダイの第１の表面と基板の第１の平面との間に配置されるように、基板の第１の平面上にマウントされる。第１の導電体経路の少なくとも一部は基板内に配置され、第２の導電体経路の少なくとも一部は基板内に配置される。監視回路は、導電体の１つ又は複数の連続性の中断を検知する。
【発明を実施するための最良の形態】
【０００７】
同様の参照番号が、個々の図面を通じて同一の又は機能的に類似した要素を指しており、以下の詳細な説明と共に明細書に組み込まれて、明細書の一部を形成する添付の図面は、種々の実施形態をさらに示し、本発明に従った種々の原理及び全ての利点を説明するように働く。
【０００８】
必要に応じ、本発明の詳細な実施形態がここに開示されるが、開示された実施形態は、種々の形態で具体化することが可能である本発明の単なる例示であることを理解すべきである。従って、ここで開示される具体的な構造上の詳細及び機能上の詳細は、限定するものではなく、単に特許請求の範囲の基礎として、及び、事実上あらゆる適切な詳細な構造において本発明を様々に用いることを当事者に教示するための代表的な基礎として解釈されるべきである。さらに、ここで用いられる用語及び語句は、限定するのではなく、本発明のわかりやすい説明を提供することを意図している。
【０００９】
好ましい実施形態によると、本発明は、従来の安全なエンベロープに付随する、高温、制限された電力量及び予測不能なタンパ対策といった制限なしに、物理的に高度に安全なマルチチップ・モジュールを提供するものである。
【００１０】
本発明の原理によると、一実施形態が、シリコン又はシリコン技術を利用する物理的に高度に安全なマルチチップ・モジュールを提供する。具体的には、ＩＰセキュリティに対するマルチチップ解決法との関連において、フリップチップ型シリコンダイが、リバースエンジニアリング及びデータ窃盗を事実上不可能にする方法でシリコン基板上に直接マウントされる。
【００１１】
機密データのためのデータ・セキュリティを提供するために、暗号化が用いられる。
暗号化は、情報のコンテンツを隠し、検知されない変更を防止し、不正使用を防止するために、データ変換のための原理、手段及び方法を具体化する。暗号化は、暗号化によって通常のテキストをコード化された形態（暗号文）に変換すること、及び、復号によって暗号文を再びプレーンテキストに変換することに関連する。
【００１２】
機密データの保護のための１つの現在の規格は、暗号モジュールのための米国標準技術局（National Institute of Standards and Technology、ＮＩＳＴ）の連邦情報処理規格（FederalInformation Processing Standard、ＦＩＰＳ）１４０−２セキュリティ要件である。この規格は、１９９６年の情報技術管理改革法第５１３１条（一般法１０４−１０６）に規定されたような、コンピュータ及び電気通信システム（音声システムを含む）内の機密情報を保護するために、暗号ベースのセキュリティ・システムを用いる全ての連邦政府機関に適用可能である。契約の下で連邦政府の省及び機関が動作させる暗号モジュール、又はそれらのために動作される暗号モジュールを設計及び実施する際には、この規格に従わなければならない。一部の私的組織及び商業組織もこの規格に従っている。
【００１３】
ＦＩＰＳ  １４０−２規格の重要な要件の１つは、物理的セキュリティである。マルチチップ・デバイスにおいて、１つの主要な物理的セキュリティの弱点は、チップ間の相互接続を調べることによる、リバースエンジニアリング（すなわち、デバイス内部の仕組みを見破る又はデータをキャプチャする）能力にある。本発明の好ましい実施形態は、シリコン基板上にフリップチップ型シリコンダイを直接マウントすることによって、相互接続を推定できないようにする。この構成において、接続は、ダイと基板の間に挟まれて隠される。本発明の好ましい実施形態は、マルチチップ・デバイスを、役に立たない状態にせずには分解することができないことを保証するように、材料及び技術を用いる。
【００１４】
ここで図１を参照すると、本発明の実施形態によるマルチチップ・コンピュータ・モジュール１００が示される。モジュール１００は、シリコン基板１０２を含み、少なくともチップの相互接続及び外界への接続を実施する働きをする。従来の「バックエンドオブライン」（ＢＥＯＬ）プロセスを用いて、シリコン基板１０２を製造することができる。ブランク・ウェハは、トランジスタ構造体を生成する標準的な化学及びリソグラフィ・ステップを飛ばし、金属層を形成するためのＢＥＯＬステップにすぐに進む。シリコン基板上に金属層が形成され、シリコン基板１０２に直接取り付けられた多数のチップ間の簡単な直接相互接続から複雑なメッシュ型グリッドに及ぶ構成を形成する。
【００１５】
図２は、本発明の一実施形態による、導電体２０４のメッシュ型グリッドを含む基板２０２のより詳細な図を示す。グリッド２０４は、基板２０２の外面２０６上又はその近くに形成することができる。この実施形態においては、導電体は互いに編み込まれている。他の実施形態においては、導電体は単に十字形のパターンで与えられる。更に他の実施形態においては、導電体は、全ての導電体が同じ方向に、かつ、実質的に平行線に位置合わせされるように構成される。シリコン基板から及び互いから絶縁するように、導電体２０４を酸化シリコン内に密閉することができる。
【００１６】
図２のメッシュ型グリッドは、プロービング機器の導入から基板の内部を保護する利点をもたらす。グリッド２０４内の空間が十分に小さくなるように導電体が構成される場合には、プロービング機器を導電体の間に適合させることができず、導電体の１つに接触するか又は導電体の１つが壊れたとき、グリッド内に不連続性が生じる。監視回路を用いてこれらの不連続性を検知し、モジュールの特徴付けを防止するように対応することができる（メモリの削除、レジスタのゼロ設定、又は誤った読み取り値の生成等によって）。
【００１７】
監視回路２２８は、種々の方法で実装することができる。一実施形態においては、基板にコンタクト２２４及び２２６が設けられ、これらにより、外部回路２２８による導電体の１つ又は複数の連続性試験が可能になる。各々の導電体について１組のコンタクトがあっても、全ての導電体に結合された１組のコンタクトがあっても、或いは各々のコンタクトに結合された導電体のサブセットがあってもよい。
【００１８】
監視回路は、ダイ、基板１０２、チップキャリア１１０の１つ又は複数の中に設けられるか、アセンブリの外部に設けられるか、或いはそれらの組み合わせで設けられる。周知の確立された電気試験の組のいずれかによって、不連続性を検知することができる。これらの試験は、抵抗測定、電流測定、電圧測定及びそれらの組み合わせを含む。
【００１９】
図４は、本発明の一実施形態によるビアを有する基板を示す。ビアは、シリコン基板を通って進む導電性経路である。ビアは、シリコン基板１０２を完全に貫通するか、又は特定の数の層だけを貫通することができる。従って、ビアは、基板の表面に取り付けられた部品が、基板の同じ表面又は他のいずれかの表面に取り付けられた他の部品と連通することを可能にする。
【００２０】
例示的なビア４００が、図４に示される。シリコン基板１０２を貫通する経路が、基板の１つの表面から反対側の表面まで貫通する１つ又は複数の孔又はチャネルを開ける穿孔プロセスによって形成される。穿孔プロセスが完了すると、シリコン基板１０２全体及びチャネルの内面領域が、間もなく適用される導電性材料から基板を絶縁し、導電性材料がシリコン基板１０２の中に拡散するのを防止する障壁４０４で覆われる。一実施形態において、絶縁障壁４０４は、硝酸シリコンであり、化学気相堆積（ＣＶＤ）を用いて堆積される。障壁４０４は、他の金属との反応性が高い、チャネル内に配置された導電性材料が、シリコンと反応するのを防止する。障壁４０４はまた、半導電体回路の動作中にシリコンが導電性材料として働くのを防止する働きもする。
【００２１】
導電性材料として働く金属物質４０６が、チャネル内に配置される。一実施形態において、金属物質４０６は銅であり、物理気相堆積を用いて配置される。代替的に、電気めっきを用いてチャネルを金属物質で充填することができる。
【００２２】
従来の電気めっきにおけるように、余分な材料がウェハの表面上に堆積され、化学機械研磨（ＣＭＰ）を用いて研磨により除去される。
【００２３】
当業者は、シリコン基板内のチャネルへの導電性材料の堆積に関与するプロセスに精通している。本発明に従った任意の製造方法を用いることができる。
【００２４】
ビア２１４が、図２に示される。ビア２１４は、シリコン基板１０２の上面２０６上の第１のコンタクト・パッド２１６で始まり、基板１０２の全高を貫通する導電性経路２２２を通って、シリコン基板１０２の下面２２０上の第２のコンタクト・パッド２１８で終わる。基板１０２の同じ表面２０６上に配置された部品間に電気的連通を与える第２の型のビア２０８も、図２に示される。第２の型のビア２０８は、基板１０２の上面２０６上の第１のコンタクト・パッド２１０で始まり、メッシュ２０４を通って下方に、基板１０２の内部領域内に進む。次に、ビア２０８は、基板内のさらに中心の位置に進み、メッシュ２０５から再び現われ、第１のコンタクト・パッド２１０と同じ上面２０６上の第２のコンタクト・パッド２１２で終わる。
【００２５】
本発明の更に別の実施形態において、内蔵式減結合キャパシタ、抵抗器ブリッジ及び他の能動回路及び受動回路のような他の電気部品及び機能部品を提供するために、シリコン基板１０２が用いられる。
【００２６】
ビア２０８及び２１４並びにメッシュ２０４を有する基板１０２は、明確に定義され、簡単化された製造プロセスによって製造され、よって、ほとんど製造欠陥をもたらさない。より小さい従来のチップより低い価格又はこれと等しい価格で、一般的なチップより大きい基板を生成することが可能であるため、このアーキテクチャは経済的に有利である。より具体的には、トランジスタを含む通常のチップにおいて、チップ欠陥の大部分は、デバイス上の最小の構造体（すなわち、トランジスタ及び最小のワイヤ）内に生じる。シリコン基板は比較的大きい金属構造体のみを含むので、欠陥を有する可能性が極めて低い。従って、その歩留まりを高くし、製造コストを低くすべきである。
【００２７】
ここで再び図１を参照すると、２つのダイ１０４及び１０６が、基板１０２の上部に配置された状態で示される。ダイ１０４及び１０６は、「フリップチップ」構成でマウントされ、基板１０２に取り付けられる。「フリップチップ」型取り付けは、間にワイヤを必要とせずに、集積回路チップを基板コンタクトに直接接合させることを可能にする。この実施形態においては、導電性ペースト又ははんだ「マイクロボール」１０８のような導電性材料を用いることによって、フリップチップ型取り付けが達成される。チップ１０４及び１０６は、「フリップ」される、すなわち、上下逆さまにされるので、チップの表面上のダイ電気コンタクト・パッドが基板１０２上のパッドと位置合わせされる。
【００２８】
少量の導電性材料１０８（すなわち、マイクロボール）をチップの電気コンタクト・パッドと基板上のパッドとの間に配置し、それらの間を電気的に連通させる。その後すぐに、マルチチップ型コンピュータ・モジュール１００を高温高圧に曝して導電性材料１０８を複合体に変換し、取り付けを永久的なものにする。理想的には、モジュールの機能部分を破壊せずに、決して部品を分離することができないように、材料が選択される。この材料は、スズ及び鉛のような過渡液体であることが好ましい。スズは低い融点を有し、鉛と組み合わされる。組み合わせが行なわれた後、２つを分離するために、材料を極めて高温に曝して鉛の融点に達するようにする必要がある。
【００２９】
一実施形態において、導電性材料１０８は必須のものではない。この実施形態においては、ダイと基板との間の接合は、銅と銅の接合のような金属間のダイレクト・ボンディングである。この実施形態において、コンタクト端子の各々は、少なくとも部分的に銅で作製される。部品は、約４００℃の温度及び約１００ｐｓｉの圧力に曝される。銅の表面は「結晶粒成長」に遭遇し、そこで、価電子殻内の外殻電子が組み合わされて永久的接合を形成する。その後、接合部を約１０８３℃（銅の融点）の温度に曝さずには、単一の銅接合部を分離することはできなくなる。この温度においては、銅製コンタクトが分離する前に、部品が破壊される。
【００３０】
ここで図５を見ると、フリップチップ構成がさらに示される。図５において、ダイ１０４及び１０６は、部分底面図から見られる。底面図から、ダイ１０４及び１０６の各々の上に、４つの電気コンタクトを見ることができる。ダイ１０４は、電気コンタクト５０１−５０４を有し、ダイ１０６は、電気コンタクト５０５−５０８を有する。ダイ１０６は、付加的な組のコンタクト５３４−５３７も有する。
【００３１】
図６は、例示的な基板１０２の側面図を示す。基板には、３つのビア５１０、５１２及び５１４が設けられる。ビア５１０及び５１４は、基板１０２を完全に貫通して、基板の第１の平面５１６から基板の第２の平面５１８まで延びる導電性経路を形成する。ビア５１２は、第１のダイ１０４の電気コンタクト５０２と整列する第１の平面上５１６上の第１の位置から、第１の平面５１６の下方の基板の一部を通って、第２のダイ１０６の電気コンタクト５０５と整列する第１の平面５１６上の第２の位置まで延びる。ビア５１２は、２つのダイ１０４及び１０６を互いに電気的に連通した状態で配置する。
【００３２】
ダイ１０４及び１０６が回転（「フリップ）され、基板１０２の上部に配置されると、電気コンタクト５０１は、ビア５１０、ビア５１２と位置合わせされた電気コンタクト５０２、ビア５１２の第２の側と位置合わせされた電気コンタクト５０５、及びビア５１４と位置合わせされた電気コンタクト５０６と位置合わせされる。はんだマイクロボール５２０又は他の種類の導電性ペーストを、ダイの電気コンタクトと基板上のパッドとの間に配置し、これらの間を電気的に連通させる。その後、アセンブリを高温及び高圧に曝して、マイクロボール５２０を複合体に変換し、取り付けを永久的なものにする。
【００３３】
この実施形態において、図５のダイ１０４及び１０６の底面図から分かるように、電気コンタクト５０１−５０８は、有利なことに、ダイ１０４の縁部５２２、５２４、５２６及びダイ１０６の縁部５２８、５３０、５３２から離間配置される。従って、ダイがフリップされた位置にあり、基板に取り付けられたとき、ダイと基板との間に測定機器を挿入し、コンタクトを検査することが、非常に困難になる。
【００３４】
ここで再び図１を参照すると、デバイスに更なるセキュリティを付加するために、エポキシ又は他の接着材料１１４を用いて、ダイ１０４及び１０６を封入（encapsulate）する。エポキシの封入は、エポキシ・アンダーフィル１１６を含み、このエポキシ・アンダーフィル１１６により、測定プローブを用いるマイクロバンプ１０８又は相互接続ボールのプロービングが更に困難になる。さらに、エポキシの封入１１４及び１１６により、それらを壊さずにチップ１０４及び１０６を除去することが実行不可能になる。
【００３５】
この実施形態においては、ダイを十分に薄くし、他の部品からの分離が薄い部分の破砕をもたらすようにすることによって、更なるセキュリティが達成される。例えば、一実施形態において、基板１０２は、約５０−１５０ミクロンの間の厚さである。典型的には、ダイは約７３０ミクロンの厚さであるが、幾つかの実施形態においては、約３５０ミクロンの厚さにすぎない。
【００３６】
デバイス内の全ての構造体が単一チップの規模であり、これを破壊せずにシステムを分解することは事実上不可能であるので、上述の構造体は、事実上単一チップと同じくらい物理的に安全である。マイクロバンプの全体の大きさ、エリア・アレイの相互接続を使用する機会、チップを隣接して配置すること、及び３−Ｄシリコンを積層又は使用する機会のために、チップを基板に接続するマイクロバンプのプロービングは、非常に困難なものになるであろう。
【００３７】
図１に示される実施形態において、シリコン基板１０２は、チップキャリア１１０の上部に配置される。チップキャリア１１０は、シリコン基板１０２に取り付けられ、シリコン基板１０２を、チップキャリア１１０に取り付けられた他のデバイスと電気的に連通した状態で配置する。フリップチップ／基板取り付け方法と同様に、シリコン基板１０２は、２つの部品１０２及び１１０の電気コンタクト・パッドを結合させる複数のはんだマイクロボール１１２を通して、チップキャリアに取り付けられる。この種の取り付けは、ボール・グリッド・アレイ（ＢＧＡ）として当技術分野において周知である。
【００３８】
図５に示されるように、電気コンタクトを列状に配置することによって、更なる保護を付加することも可能である。ダイ１０６には、ダイ電気コンタクト５０５−５０８の組によって囲まれる一組のダイ電気コンタクト５３４−５３７が設けられる。この種のアーキテクチャの場合、より容易にプローブされる列５０５−５０８である外側のマイクロバンプは、非機密情報を伝えるために用いることができる、或いは、単に電力／接地接続にされる。他の実施形態において、チップが危険に曝される又はプローブされる場合、機密情報をデフォルト状態にするように、チップを設計することができる。周知の監視回路を用いて、デフォルト状態に影響を与えることもできる。
【００３９】
ここで図３を参照すると、本発明の別の実施形態が示される。図３の実施形態において、図１のシリコン基板１０２が、前に説明されたようにマイクロボールを用いてではなく、チップキャリア１１０に接合される。図３の実施形態においては、エポキシ、接着剤、ハードウェア、或いはシリコン基板１０２をチップキャリア１１０に接合するための他の方法などの、別の取り付け技術が用いられる。リード線３０２が、この実施形態においては部品のコンタクトを含むシリコン基板１０２の上面から、下方のチップキャリア１１０への導電性経路を提供する。次に、リード線３０２の上にエポキシ材料を配置し、損傷及び環境条件からリード線を保護するための封入１１４を形成する。ダイと基板との間のコンタクトに行なうように、リード線３０２によって運ばれる情報を監視されないように保護する必要がある場合には、エポキシを除去することでリード線を損傷し、モジュールを作動不能にするように、リード線３０２及びエポキシ１１４を適切に選択する。
【００４０】
従って、本発明は、高温、制限された電力量及び予測不能なタンパ対策といった、安全なエンベロープの使用に関連した制限を受ける必要なしに、製造者が、多数のチップを有する物理的に高度に安全なモジュールを構築することを可能にし、この物理的に高度に安全なモジュールは、特別設計されたものであっても又は商品であってもよく、標準ロジック、ＤＲＡＭ、フラッシュ、類似の又は別のプロセス技術に基づいて構築してもよい。
【００４１】
ここに用いられる「１つの（a）」又は「１つの（an）」という用語は、１つ又は１より多いとして定義される。ここに用いられる「複数の（plurality）」という用語は、２つ又は２つより多いとして定義される。ここに用いられる「別の（another）」という用語は、少なくとも第２の又はそれ以上のとして定義される。ここに用いられる「含む（including）」及び「有する（having）」という用語は、備える（comprising）（すなわち、包括的な言葉（openlanguage）として定義される。ここに用いられる「結合される（coupled）」という用語は、必ずしも直接にではなく、必ずしも機械的にではなく、接続されるとして定義される。
【００４２】
本発明の特定の実施形態が開示されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、特定の実施形態に対して変更をなし得ることを理解するであろう。従って、本発明の範囲は、特定の実施形態に制限されるものではなく、また、添付の特許請求の範囲は、本発明の範囲内にあるそのような適用、修正、及び実施形態の全て及びいずれをもカバーすることが意図されている。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態による、物理的に高度に安全なマルチチップ・モジュールの側面図を示すブロック図である。
【図２】本発明の一実施形態による、シリコン基板アセンブリの等角図である。
【図３】シリコン基板がチップキャリアにワイヤーボンディングされた、図１の物理的に高度に安全なマルチチップ・モジュールの側面図を示すブロック図である。
【図４】本発明の一実施形態による、貫通ビアを有する基板の部分断面図である。
【図５】図１のダイ及び基板の図である。
【図６】図１のダイ及び基板の図である。
【符号の説明】
【００４４】
１００：モジュール
１０２、２０２：基板
１０４、１０６：ダイ
１０８：導電体材料
１１０：チップキャリア
１１２：はんだマイクロボール
１１４、１１６：エポキシ
２０４：導電体
２０８、２１４、４００、５１０、５１２、５１４：ビア
２１０、２１２、２１６、２１８：コンタクト・パッド
２２４、２２６：コンタクト
２２８：外部回路
３０２：リード線
４０４：障壁
５０１〜５０８：電気コンタクト
【図１】
2009521112.tif 000003
【図２】
2009521112.tif 000004
【図３】
2009521112.tif 000005
【図４】
2009521112.tif 000006
【図５】
2009521112.tif 000007
【図６】
2009521112.tif 000008
【手続補正書】
【提出日】平成21年1月26日(2009.1.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上及び／又は前記基板内に配置された複数の導電体と、
前記導電体の少なくとも２つを接続する少なくとも１つの導電性経路と、
前記導電体の少なくとも１つの連続性の中断を検知するための少なくとも１組の電気コンタクトと
を備える、物理的に安全な基板アセンブリ。
【請求項２】
前記導電性経路の少なくとも１つは、前記基板を通って、第１の平面から前記第１の平面の反対側の第２の平面まで延びる、請求項１に記載の物理的に安全な基板アセンブリ。
【請求項３】
前記導電性経路の少なくとも１つは、前記基板の第１の平面上の第１の位置から、前記第１の平面の下方にある前記基板の少なくとも１つの層を通って、前記第１の平面上の第２の位置まで延びる、請求項１に記載の物理的に安全な基板アセンブリ。
【請求項４】
前記電気コンタクトの組に結合された監視回路をさらに備え、前記監視回路は、前記導電体の少なくとも１つの前記連続性の中断を検知する、請求項１に記載の物理的に安全な基板アセンブリ。
【請求項５】
前記監視回路は、前記連続性の中断の検知時にメモリの少なくとも一部を消去する、請求項４に記載の物理的に安全な基板アセンブリ。
【請求項６】
第１の平面及び第２の平面を有する基板と、
第１の表面上に電気コンタクトを有する第１のダイであって、前記第１のダイの前記電気コンタクトが前記第１のダイの前記第１の表面と前記基板の前記第１の平面との間に配置されるように、前記基板の前記第１の平面上にマウントされる、第１のダイと、
第１の表面上に電気コンタクトを有する第２のダイであって、前記第２のダイの前記電気コンタクトが前記第２のダイの前記第１の表面と前記基板の前記第１の平面との間に配置されるように、前記基板の前記第１の平面上にマウントされる、第２のダイと、
前記第１のダイの前記電気コンタクトの少なくとも１つに接続された第１の導電性経路であって、第１の導電性経路の少なくとも一部は前記基板内に配置される、第１の導電性経路と、
前記第２のダイの前記電気コンタクトの少なくとも１つに接続された第２の導電性経路であって、第２の導電性経路の少なくとも一部は前記基板内に配置される、第２の導電性経路と、
前記第１の導電性経路及び前記第２の導電性経路の少なくとも一部を囲む複数の導電体と、
前記導電体に結合された監視回路であって、監視回路は、前記導電体の１つ又は複数の連続性の中断を検知する、監視回路と
を備える安全な処理アセンブリ。
【請求項７】
前記第１の導電性経路及び前記第２の導電性経路の少なくとも一方は、前記基板を通って、前記基板の前記第１の平面から前記第２の平面まで延びる、請求項６に記載の安全な処理アセンブリ。
【請求項８】
前記基板と前記第１及び第２のダイとの間に配置された接着材料をさらに含み、前記接着材料は、前記ダイを前記基板に永久的に取り付ける、請求項６に記載の安全な処理アセンブリ。
【請求項９】
前記第１のダイ及び前記第２のダイを封入するエポキシ材料をさらに含む、請求項６に記載の安全な処理アセンブリ。
【請求項１０】
前記監視回路は、前記連続性の中断の検知時に、メモリの少なくとも一部を消去する、請求項６に記載の安全な処理アセンブリ。
【請求項１１】
前記導電体の少なくとも一部は、前記基板の前記第１の平面と前記第２の平面との間に配置される、請求項６に記載の安全な処理アセンブリ。
【請求項１２】
前記基板の前記第２の平面において前記第１の導電性経路及び前記第２の導電体経路の少なくとも一方に電気的に結合されるチップキャリアをさらに備える、請求項６に記載の安全な処理アセンブリ。
【国際調査報告】
2009521112.tif 000009
2009521112.tif 000010