(57)【要約】  活性層と、有機誘電体材料のフィルムの少なくとも１つの電荷保持層と、誘電体材料のフィルムの上の又はその中の電荷保持材料のナノ構造体及び／又はナノ粒子とを備える有機メモリデバイスが開示される。ナノ構造体及び／又はナノ粒子はそれぞれ、有機誘電体フィルムの有機誘電体材料によって、他のナノ構造体及び／又はナノ粒子から離隔される。また、有機メモリデバイスの製造方法が開示される。【選択図】  図４
2009538525.tif 000002
【特許請求の範囲】
【請求項１】
活性層と、有機誘電体材料のフィルムを備える少なくとも１つの電荷保持層と、前記誘電体材料のフィルムの上の又はその中の電荷保持材料のナノ構造体及び／又はナノ粒子と、を備え、前記ナノ構造体及び／又はナノ粒子のそれぞれは、前記有機誘電体フィルムの前記有機誘電体材料によって他のナノ構造体及び／又はナノ粒子から離隔される、有機メモリデバイス。
【請求項２】
前記少なくとも１つの電荷保持層の第１の面の上のトンネル層と、前記電荷保持層の第２の面の上の制御層とをさらに備え、前記第１の面は前記第２の面の反対側である、請求項１に記載の有機メモリデバイス。
【請求項３】
前記制御層は、前記少なくとも１つの電荷保持層と一体である、請求項２に記載の有機メモリデバイス。
【請求項４】
前記トンネル層は、前記少なくとも１つの電荷保持層と一体である、請求項２又は３に記載の有機メモリデバイス。
【請求項５】
前記ナノ構造体及び／又はナノ粒子はそれぞれ、電気的に絶縁される、請求項１〜４のいずれか一項に記載の有機メモリデバイス。
【請求項６】
前記少なくとも１つの電荷保持層は、前記ナノ構造体及び／又はナノ粒子を中に有する単一層を備える、請求項１〜５のいずれか一項に記載の有機メモリデバイス。
【請求項７】
前記少なくとも１つの電荷保持層は、前記ナノ構造体及び／又はナノ粒子を間に有する少なくとも２つの層を備える、請求項１〜５のいずれか一項に記載の有機メモリデバイス。
【請求項８】
有機誘電体材料の前記フィルムは、ジブロック、トリブロック及びマルチブロックからなる群より選択される自己組織化コポリマーを含む、請求項１〜７のいずれか一項に記載の有機メモリデバイス。
【請求項９】
前記自己組織化コポリマーは、ビニレンベース、メタクリレートベース、及びポリエチレンオキシドベースのモノマーからなる群より選択される材料のものである、請求項８に記載の有機メモリデバイス。
【請求項１０】
有機誘電体材料の前記フィルムは、自己組織化単分子層を備える、請求項１〜７のいずれか一項に記載の有機メモリデバイス。
【請求項１１】
前記自己組織化単分子層は、シラン誘導体を含む、請求項１０に記載の有機メモリデバイス。
【請求項１２】
前記ナノ構造体及び／又はナノ粒子は、前記自己組織化コポリマー又は前記自己組織化単分子層に対する親和力を有し、前記親和力は、物理的なもの及び化学的なものからなる群より選択される少なくとも一方である、請求項１０又は１１に記載の有機メモリデバイス。
【請求項１３】
前記ナノ構造体及び／又はナノ粒子は、金属、金属酸化物、半導体、セラミック、半導体ナノ粒子、ナノクラスタ、ナノロッド、ナノファイバ、量子ドット、フラーレン及びフラーレン誘導体からなる群より選択される少なくとも１つである、請求項１〜１２のいずれか一項に記載の有機メモリデバイス。
【請求項１４】
前記量子ドットは、金、銀、銅、二酸化チタン、二酸化亜鉛、セレン化カドミウム及び硫化カドミウムからなる群より選択される、請求項１３に記載の有機メモリデバイス。
【請求項１５】
有機誘電体材料の前記フィルムの上の又はその中の前記ナノ構造体及び／又はナノ粒子の濃度を調節することによって、電荷保持能力を調節することが可能である、請求項１〜１４のいずれか一項に記載の有機メモリデバイス。
【請求項１６】
前記有機メモリデバイスは、薄膜トランジスタを具備し、前記薄膜トランジスタは、ソース電極、ドレイン電極及びゲート電極をさらに備える、請求項１〜１５のいずれか一項に記載の有機メモリデバイス。
【請求項１７】
前記活性層は、半導体を含み、前記薄膜トランジスタは、ガラス、プラスチック、石英、金属箔、非ドープシリコン及び高濃度ドープシリコンからなる群より選択される支持基板をさらに備える、請求項１６に記載の有機メモリデバイス。
【請求項１８】
前記トンネル層及び前記制御層は、フローティングゲート誘電体を含み、前記フローティングゲート誘電体は、誘電体及びコポリマーベース誘電体の一方を含む、請求項２〜４のいずれか一項、又は請求項２〜４のいずれか一項に従属する場合の請求項５〜１７のいずれか一項に記載の有機メモリデバイス。
【請求項１９】
前記半導体は、有機、無機、ハイブリッド及びそれらの混合物から構成される群より選択される少なくとも１つである、請求項１７、又は請求項１７に従属する場合の請求項１８に記載の有機メモリデバイス。
【請求項２０】
前記フローティングゲート誘電体は、少なくとも１つのシラン誘導体を含む自己組織化単分子層である、請求項１８に記載の有機メモリデバイス。
【請求項２１】
前記有機誘電体材料のフィルムは、自己組織化コポリマーを含み、前記ブロックコポリマーフィルムは、前記ナノ構造体の合成をフィルム中で実施する前に任意のイオン不純物を除去するために、簡単な溶媒抽出法を使用して先に処理される、請求項１〜７のいずれか一項に記載の有機メモリデバイス。
【請求項２２】
ゲート電極の上に制御層を形成するステップと、ナノ構造体及び／又はナノ粒子を含む電荷保持層を前記制御層の上に形成するステップと、前記電荷保持層の上にトンネル層を形成するステップと、前記トンネル層の上に活性層を形成するステップとを含む、有機メモリデバイスの製造方法。
【請求項２３】
前記制御層は、前記電荷保持層と一体に形成される請求項２２に記載の方法。
【請求項２４】
前記トンネル層は、前記電荷保持層と一体に形成される、請求項２２又は２３に記載の方法。
【請求項２５】
前記電荷保持層は、自己組織化コポリマーフィルムと、前記ナノ構造体及び／又はナノ粒子とを含む、請求項２２〜２４のいずれか一項に記載の方法。
【請求項２６】
前記ナノ構造体及び／又はナノ粒子は、スピン塗布、スクリーン印刷及びインクジェット印刷からなる群より選択される少なくとも１つによって前記フィルム上に形成される、請求項２５に記載の方法。
【請求項２７】
ナノ構造体及び／又はナノ粒子を含む前記電荷保持層は、自己組織化コポリマーフィルムと、前記ナノ構造体及び／又はナノ粒子の前駆物質とのための単一の溶液中で用意される、請求項２２〜２４のいずれか一項に記載の方法。
【請求項２８】
前記単一の溶液中で還元を実施するステップと、種々の堆積プロセスについて前記溶液の粘度を調節するステップとをさらに含む、請求項２７に記載の方法。
【請求項２９】
前記単一の溶液は、前記電荷保持層を形成するために、薄い酸化層の上にキャスティングされる、請求項２７又は２８のいずれか一項に記載の方法。
【請求項３０】
前記制御層及び前記トンネル層は共に、自己組織化単分子層を含み、前記ナノ構造体及び／又はナノ粒子は、前記自己組織化単分子層の２つの層の間に形成される、請求項２２〜２４のいずれか一項に記載の方法。
【請求項３１】
前記ナノ構造体及び／又はナノ粒子は、前記自己組織化単分子層に対する親和力を有し、前記親和力は、物理的なもの及び化学的なものの中の少なくとも一方である、請求項３０に記載の方法。
【請求項３２】
前記ナノ構造体及び／又はナノ粒子は、前記自己組織化単分子層の２つの層の第１のものの上に堆積され、次いで前記自己組織化単分子層の２つの層の他方のものは、前記ナノ構造体及び／又はナノ粒子の上に堆積される、請求項３０又は３１に記載の方法。
【請求項３３】
前記ナノ構造体及び／又はナノ粒子はそれぞれ、電気的に絶縁される、請求項２２〜３２のいずれか一項に記載の方法。
【請求項３４】
前記電荷保持層は、前記ナノ構造体及び／又はナノ粒子を中に有する単一層を備える、請求項２２〜３３のいずれか一項に記載の方法。
【請求項３５】
前記電荷保持層は、前記ナノ構造体及び／又はナノ粒子が間に形成される２つの層を備える、請求項２２〜３４のいずれか一項に記載の方法。
【請求項３６】
前記自己組織化コポリマーは、ジブロック、トリブロック及びマルチブロックからなる群より選択される、請求項２５〜２８のいずれか一項に記載の方法。
【請求項３７】
前記自己組織化コポリマーは、ビニレンベース、メタクリレートベース、及びポリエチレンオキシドベースのモノマーからなる群より選択される材料のものである、請求項２５〜２８のいずれか一項又は請求項３６に記載の方法。
【請求項３８】
前記ナノ構造体及び／又はナノ粒子は、前記自己組織化コポリマーに対する親和力を有し、前記親和力は、物理的なもの及び化学的なものからなる群より選択される少なくとも一方である、請求項２５〜２８のいずれか一項、請求項３６又は請求項３７に記載の有機メモリデバイス。
【請求項３９】
前記ナノ構造体及び／又はナノ粒子は、金属、金属酸化物、半導体、セラミック、半導体ナノ粒子、ナノクラスタ、ナノロッド、ナノファイバ、量子ドット、フラーレン及びフラーレン誘導体からなる群より選択される少なくとも１つである、請求項２２〜３８のいずれか一項に記載の方法。
【請求項４０】
前記量子ドットは、金、銀、銅、二酸化チタン、二酸化亜鉛、セレン化カドミウム及び硫化カドミウムからなる群より選択される、請求項３９に記載の方法。
【請求項４１】
前記単一の溶液中の前記ナノ構造体及び／又はナノ粒子の濃度を調節することによって、電荷保持能力を調節することが可能である、請求項２５〜２８のいずれか一項に記載の方法。
【請求項４２】
前記有機メモリデバイスは、薄膜トランジスタを具備し、前記薄膜トランジスタは、ソース電極、ドレイン電極及びゲート電極をさらに備える、請求項２２〜４１のいずれか一項に記載の方法。
【請求項４３】
前記活性層は、半導体を含み、前記薄膜トランジスタは、ガラス、プラスチック、石英、金属箔、非ドープシリコン及び高濃度ドープシリコンからなる群より選択される支持基板をさらに備える、請求項４２に記載の方法。
【請求項４４】
前記トンネル層及び前記制御層は、フローティングゲート誘電体を含み、前記フローティングゲート誘電体は、誘電体及びコポリマーベース誘電体の一方を含む、請求項２３〜２５のいずれか一項に記載の方法。
【請求項４５】
前記半導体は、有機、無機、ハイブリッド及びそれらの混合物から構成される群より選択される少なくとも１つである、請求項４３に記載の方法。
【請求項４６】
前記フローティングゲート誘電体は、自己組織化単分子層である、請求項４５に記載の方法。
【請求項４７】
前記自己組織化単分子層は、少なくとも１つのシラン誘導体を含む、請求項４６に記載の方法。
【請求項４８】
前記有機誘電体材料のフィルムは、自己組織化コポリマーを含み、前記ブロックコポリマーフィルムは、前記ナノ構造体の合成をフィルム中で実施する前に任意のイオン不純物を除去するために、簡単な溶媒抽出法を使用して先に処理される、請求項２２〜２８のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の参照）
本明細書において優先権が主張され、本明細書において全体として開示されたものとして内容が参照により本明細書に組み込まれる、「Ｓｙｎｔｈｅｓｉｓ，  Ｄｅｓｉｇｎ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆｏｒｍｉｎｇ  Ｎａｎｏｐａｒｔｉｃｌｅｓ  ｂａｓｅｄ  ｏｎ  ｏｒｇａｎｉｃ  Ｆｌｏａｔｉｎｇ  Ｓｔａｔｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ」と題された発明について２００６年５月２２日に出願された、我々の先の出願である米国仮特許出願第６０／８０２，１６７号を参照とする。
【０００２】
本発明は、有機メモリデバイス及びその製造方法に関し、限定的ではないが特に、ナノ構造ベースの有機フローティングゲートメモリと、化学的自己組織化を利用し、電荷保持コンポーネントとしてナノ構造体及び／又はナノ粒子を使用するその製造方法とに関する。
【背景技術】
【０００３】
近年、低コスト製造、可撓性基板との互換性、小規模の専用の製造工程に対する適応性、大面積堆積への適合性、及び大量生産への適合性を実現するその可能性ゆえに、有機エレクトロニクスの研究がより多くの注目を集めつつある。有機メモリは、低コストと種々の機能性の包括とが望まれる多数のエレクトロニクスのニッチアプリケーションにおいて、非常に魅力的な代替ソリューションを提供する。有機メモリは、単純なデバイス設計を有しており、簡単な統合化と非常に小さなセルサイズでの簡単なセルの構成展開との可能性を提供する。有機メモリは、シリコンチップよりも製造がはるかに簡単であり、堆積が容易であり、ビットを高密度でパッキングするので、低コストなものである。また、有機メモリは、感知、無線認証（ＲＦＩＤ）及び、パッシブマトリックス型又はアクティブマトリックス型バックプレーンへの拡張性を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
３つの主流の半導体メモリ技術、すなわち静的ランダムアクセスメモリ（ＳＲＡＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）及びフラッシュメモリの中では、フラッシュメモリだけが不揮発性特性を示す。しかし、ＤＲＡＭは高密度機能を示し、ＳＲＡＭは高速読出し／書込み性能を有する。これらの３タイプの無機メモリの利点、すなわち不揮発性、高性能性及び高密度性を兼ね備えることが可能であることが有利である。有機メモリは、そのような望ましい特性を示す可能性を提供する。
【０００５】
有機材料及び有機デバイスにおけるスイッチング現象及びメモリ現象が３０年以上もの間報告されてきたが、高性能有機メモリが依然として不足している。強誘電体ポリマーを使用する３端子トランジスタ並びに、金属原子と有機化合物との間での電荷転送を利用する２端子双安定デバイスが、興味深い性能を示すが、メモリにおける実用的なアプリケーションには程遠いものである。
【０００６】
２つの有機層及び中間の不連続金属層から構成され、２つの金属電極間に挟まれる３層構造を有する新しい電子双安定デバイスが提案されている。これは、有望な性能を示し、不揮発性メモリとして使用することが可能である。しかし、この製造は、高真空中での熱蒸着によるものであり、中間の不連続金属層の構造を制御するために厳密な条件が必要となる。サンドイッチタイプのメモリデバイスと、他のトランジスタとの融合とに追加的に対応することが、依然として必要である。さらに、これは、コストを引き上げ、有機メモリを費用効率の低いものにしてしまう。
【０００７】
他のシリコントランジスタにおいて使用される材料と従来のシリコンマイクロエレクトロニクスのノウハウとを利用することにより、電荷保持要素として離散トラップを使用するフローティングゲート型トランジスタベースメモリデバイスを、不揮発性メモリとして論理システム中に組み込むことができる。通常は、これらのようなデバイスにおいて使用される離散型電荷保持要素は、単離したＳｉ、Ｇｅ、又は金属ナノ結晶である。
【０００８】
高温のＣＭＯＳ適合プロセスを利用したナノ構造体又はナノ粒子の形成について、多くの研究が行われてきた。電荷保持要素として有機保護膜を施されたナノ粒子を使用する有機メモリデバイスは、簡単な化学的自己組織化、ラングミュアーブロジェット法又はスピン塗布法を利用して、室温にて堆積することが可能である。ナノ構造体の室温形成は、例えばポリマーなどの低温加工の可能な材料に適合する、将来型３Ｄ有機メモリ構造において適用し得る。
【０００９】
既知の有機メモリデバイスは、有機層中にナノ粒子を埋め込む前に凝集が生じないように、斥力相互作用を有するナノ粒子を予備合成する複数ステップのアプローチの利用を伴う。さらに、この後には、様々な層の堆積プロセスが続く。このプロセスは、非常に複雑である。
【課題を解決するための手段】
【００１０】
第１の例示の実施形態によれば、活性層と、有機誘電体材料のフィルムを備える少なくとも１つの電荷保持層と、誘電体材料のフィルムの上の又はその中の電荷保持材料のナノ構造体及び／又はナノ粒子と、を備え、ナノ構造体及び／又はナノ粒子のそれぞれは、有機誘電体フィルムの有機誘電体材料によって他のナノ構造体及び／又はナノ粒子から離隔される、有機メモリデバイスが提供される。
【００１１】
有機メモリデバイスは、少なくとも１つの電荷保持層の第１の面の上のトンネル層と、電荷保持層の第２の面の上の制御層とをさらに備えてよく、第１の面は第２の面の反対側である。制御層は、少なくとも１つの電荷保持層と一体でもよい。追加的には又は代替的には、トンネル層は、少なくとも１つの電荷保持層と一体でもよい。
【００１２】
有機誘電体材料のフィルムは、ジブロック、トリブロック及びマルチブロックからなる群より選択される自己組織化コポリマーを含んでよい。有機誘電体材料のフィルムは、シラン誘導体から構成され得る自己組織化単分子層を備えてよい。ナノ構造体及び／又はナノ粒子は、自己組織化コポリマー又は自己組織化単分子層に対する親和力を有してよい。
【００１３】
別の例示の態様によれば、ゲート電極の上に制御層を形成するステップと、ナノ構造体及び／又はナノ粒子を含む電荷保持層を制御層の上に形成するステップと、電荷保持層の上にトンネル層を形成するステップと、トンネル層の上に活性層を形成するステップとを含む、有機メモリデバイスの製造方法が提供される。
【００１４】
制御層は、電荷保持層と一体に形成されてよい。追加的には又は代替的には、トンネル層は、電荷保持層と一体に形成されてよい。電荷保持層は、自己組織化コポリマーフィルムと、ナノ構造体及び／又はナノ粒子とを含んでよい。ナノ構造体及び／又はナノ粒子は、スピン塗布、スクリーン印刷及びインクジェット印刷の中の少なくとも１つによってフィルム上に形成されてよい。
【００１５】
電荷保持層は、自己組織化コポリマーフィルムと、ナノ構造体及び／又はナノ粒子の前駆物質とのための単一の溶液中で用意されるナノ構造体及び／又はナノ粒子を含んでよい。この方法は、単一の溶液中で還元を実施するステップと、種々の堆積プロセスについて溶液の粘度を調節するステップとをさらに含んでよい。単一の溶液は、電荷保持層を形成するために、薄い酸化層の上にキャスティングされてよい。
【００１６】
制御層及びトンネル層は共に、自己組織化単分子層を含んでよい。ナノ構造体及び／又はナノ粒子は、自己組織化単分子層の２つの層の間に形成されてよい。ナノ構造体及び／又はナノ粒子は、自己組織化単分子層に対する親和力を有してよい。親和力は、物理的なもの及び／又は化学的なものであってよい。ナノ構造体及び／又はナノ粒子は、自己組織化単分子層の２つの層の第１のものの上に堆積されてよく、次いで自己組織化単分子層の２つの層の他方のものが、ナノ構造体及び／又はナノ粒子の上に堆積されてよい。自己組織化コポリマーは、ジブロック、トリブロック又はマルチブロックであってよい。
【００１７】
例示の両態様について、ナノ構造体及び／又はナノ粒子はそれぞれ、電気的に絶縁されてよい。電荷保持層は、単一層を備えてよい。ナノ構造体及び／又はナノ粒子は、単一層の中にあってよい。代替的には、電荷保持層は、２つの層を備えてよい。ナノ構造体及び／又はナノ粒子は、２つの層の間に形成されてよい。
【００１８】
自己組織化コポリマーは、ビニレンベース、メタクリレートベース、及びポリエチレンオキシドベースのモノマーからなる材料のものであってよい。
【００１９】
ナノ構造体及び／又はナノ粒子は、自己組織化コポリマーに対する親和力を有してよい。親和力は、物理的なもの及び化学的なものの少なくとも一方であってよい。ナノ構造体及び／又はナノ粒子は、金属、金属酸化物、半導体、セラミック、半導体ナノ粒子、ナノクラスタ、ナノロッド、ナノファイバ、量子ドット、フラーレン及びフラーレン誘導体の中の少なくとも１つであってよい。量子ドットは、金、銀、銅、二酸化チタン、二酸化亜鉛、セレン化カドミウム及び／又は硫化カドミウムのものであってよい。
【００２０】
単一の溶液中のナノ構造体及び／又はナノ粒子の濃度を調節することによって、電荷保持能力を調節することが可能であってよい。
【００２１】
有機メモリデバイスは、薄膜トランジスタを備えてよい。薄膜トランジスタは、ソース電極、ドレイン電極及びゲート電極をさらに備えてよい。活性層は、半導体を含んでよい。薄膜トランジスタは、ガラス、プラスチック、石英、金属箔、非ドープシリコン及び高濃度ドープシリコンから選択される支持基板をさらに備えてよい。
【００２２】
トンネル層及び制御層は、フローティングゲート誘電体を含んでよい。フローティングゲート誘電体は、誘電体及び／又はコポリマーベース誘電体を含んでよい。半導体は、有機、無機、ハイブリッド及びそれらの混合物の中の少なくとも１つであってよい。フローティングゲート誘電体は、自己組織化単分子層であってよい。自己組織化単分子層は、少なくとも１つのシラン誘導体を含んでよい。
【００２３】
有機誘電体材料のフィルムは、自己組織化コポリマーを含んでよい。ブロックコポリマーフィルムは、ナノ構造体の合成をフィルム中で実施する前に任意のイオン不純物を除去するために、簡単な溶媒抽出法を使用して先に処理されてよい。
【００２４】
以下、本発明を十分に理解し、容易に実際に実施し得るようにするため、添付の例示の図面を参照として、単に非限定的な例示として本発明の例示の実施形態を説明する。
【図面の簡単な説明】
【００２５】
【図１】従来のＯＮＯ設計の図である。
【図２】ポリスチレン−ポリ（４−ビニルピリジン）（「ＰＳ−Ｐ４ＶＰ」）中に埋め込まれた金のナノ粒子の薄膜の画像の図である。
【図３】有機制御層と有機トンネル層との間に自己組織化電荷保持層を有する例示の有機メモリデバイスの図である。
【図４】電荷保持層及び制御層の両方として作用する自己組織化層を有し、トンネル層が他のポリマー材料のものである、例示の有機メモリデバイスの図である。
【図５】電荷保持層、トンネル層及び制御層として作用する自己組織化層を有する例示の有機メモリデバイスの図である。
【図６】例示の自己組織化単分子層設計の図である。
【図７】ＰＳ−Ｐ４ＶＰ中の金を還元するための例示の反応スキームの図である。
【図８】ＰｙＨ＋ＡｕＣｌ４−イオンの吸光度のグラフである。
【図９】ゲート電圧が−５Ｖから＋５Ｖまで掃引される、１５０℃で３０分間アニーリングする前及び後の金属／ＰＳ−Ｐ４ＶＰ／ＳｉＯ２（１．４ｎｍ）／Ｓｉ基板の電圧に対する静電容量を示す図である。
【図１０】ゲート電圧が−５Ｖから＋５Ｖまで掃引される、１５０℃で３０分間アニーリングする前及び後の金属／ＰＳ−Ｐ４ＶＰ−Ａｕ／ＳｉＯ２（１．４ｎｍ）／Ｓｉ基板の電圧に対する静電容量を示す図である。
【図１１】（ａ）金属／ＰＳ−Ｐ４ＶＰ／ＳｉＯ２（４．５ｎｍ）／Ｓｉ基板及び、金属／ＰＳ−Ｐ４ＶＰ−Ａｕ／ＳｉＯ２（４．５ｎｍ）／Ｓｉ基板と、（ｂ）様々なゲートバイアス掃引について１００ｋＨｚでのＡｕのナノ粒子を有するＭＩＳ構造体のＣ−Ｖ曲線とに関する、電圧に対する静電容量を示す２つの図である。開始／終了ゲート電圧は、（Ａ）−２Ｖ／＋３Ｖ、（Ｂ）−３Ｖ／＋４Ｖ、（Ｃ）−４Ｖ／＋５Ｖである。ヒステリシスウィンドウは、（Ａ）については１．６６Ｖであり、（Ｂ）については２．７５Ｖであり、（Ｃ）については３．４５Ｖである。
【図１２】Ａｕのナノ粒子の波長に対する吸光度を示す図である。
【図１３】３〜５ｎｍの合成されたＡｕのナノ粒子のＴＥＭ画像の図である。
【図１４】ＡＰＴＥＳ改質された基板上に堆積されるＡｕのナノ粒子のＡＦＭ画像の図である。
【図１５】例示のＭＰＩＳ構造の図である。
【図１６】ゲート電圧を＋５Ｖと−５Ｖとの間で掃引することにより求められる、金属／ペンタセン／Ａｕのナノ粒子／ＡＰＴＥＳ改質された基板の電圧に対する静電容量及びコンダクタンスのグラフである。
【図１７】ゲート電圧を＋５Ｖと−５Ｖとの間で掃引することにより求められる、金属／ペンタセン／ＡＰＴＥＳ改質された基板の電圧に対する静電容量及びコンダクタンスのグラフである。
【図１８】様々なゲートバイアス掃引範囲についての、１００ｋＨｚでの金属／ペンタセン／Ａｕのナノ粒子／ＡＰＴＥＳ改質された基板の電圧に対する静電容量及びコンダクタンスのグラフである。
【図１９】金属／ペンタセン／ＡＰＴＥＳ改質された基板と、金のナノ粒子を有する金属／ペンタセン／ＡＰＴＥＳ改質された基板の対照サンプルとの電圧に対する電流のグラフである。
【発明を実施するための形態】
【００２６】
図１に図示されるように、本メモリデバイスは酸化シリコン−窒化シリコン−酸化シリコン（ＯＮＯ）をベースとしており、窒化層は電荷保持層である。酸化層の一方がトンネル酸化膜として作用し、他方が制御酸化膜として作用する。窒化層は、ナノ構造フィルムと交換可能である。このナノ構造体中において電荷の蓄積が生じる。
【００２７】
図２及び図３に図示されるように、例示の一実施形態によれば、有機メモリデバイス１０において使用するための、ナノ構造体及び／又はナノ粒子２６を中に有する電荷保持フィルム１２が提供される。例えば、電荷保持フィルム１２は、例えばナノ構造体及び／又はナノ粒子を中に有するＰＳ−Ｐ４ＶＰなどの、自己組織化ブロックのコポリマーフィルムであってよい。自己組織化ブロックのコポリマーは、（多くの場合不相溶性の）種々のブロックの種々のタイプのモノマーから構成される線状高分子であってよい。これらの自己組織化ブロックコポリマーは、ジブロック、トリブロック又はマルチブロックのものが可能であり、ビニレンベース、メタクリレートベース、及び／又はポリエチレンオキシドベースのモノマーであってよい。
【００２８】
図６に図示されるように、自己組織化有機フィルム２４は、自己組織化単分子層であってよい。自己組織化単分子層は、引力又は化学結合形成によって、分子、分子クラスタ及び凝集構造体が２次元配列及び３次元ネットワークに自発的に組織化したものである。自己組織化単分子層は、シラン誘導体分子であってよい。
【００２９】
ナノ構造体及び／又はナノ粒子３０は、自己組織化単分子層３２に対する物理的及び／又は化学的親和力を有してよい。
【００３０】
ナノ構造体及び／又はナノ粒子２６は、自己組織化が可能であり、前駆物質をナノ構造体及び／又はナノ粒子２６に還元するための相を提供する、任意のビニレンベース、メタクリレートベース又はポリエチレンオキシドベースのブロックコポリマー中に埋め込まれてよい。
【００３１】
自己組織化有機フィルム２４は、金属、セラミック、半導体ナノ粒子、ナノクラスタ、ナノロッド、ナノファイバ並びに、金、銀、銅、二酸化チタン、二酸化亜鉛、セレン化カドミウム、硫化カドミウムなどの（これらに限定されない）量子ドット、並びにフラーレン及びフラーレン誘導体のナノ構造体及び／又はナノ粒子２６／３０を含んでよい。ナノ構造体及び／又はナノ粒子２６／３０は、互いに接触状態にあるべきではない。これは、多数の電荷保持中心が存在し、これらの中心が短絡しないことを意味する。ブロックコポリマー又は自己組織化単分子層において使用されるナノ構造体及び／又はナノ粒子２６／３０は、電荷を保持する能力を有する任意の金属、酸化物又は半導体のものであってよい。電荷保持能力は、ブロックコポリマーフィルム１２中の、又は自己組織化単分子層３２上のナノ構造体の濃度により調整することが可能である。
【００３２】
デバイス１０は、薄膜トランジスタであってよく、ガラス、プラスチック、石英、金属箔、非ドープシリコン又は高濃度ドープシリコンの支持基板を有してよい。また、デバイスは、有機、無機、ハイブリッド又はそれらの混合である半導体層を含んでよい。
【００３３】
デバイス１０は、図３に図示され、ソース１４、ドレイン１６及びゲート１８を有する。トンネル層２０及び制御層２２は共に、誘電体であり、例えばポリビニルアルコール（「ＰＶＡ」）などのポリマー誘電体材料又は適度な比誘電率を有する任意の他のポリマー材料などの、無機、有機或いはプラスチックの誘電体材料から形成することができる。電荷保持層２４は、電気的に絶縁されたナノ構造体及び／又はナノ粒子２６を有する電荷保持フィルム１２から構成される。これは、多数の電荷保持中心が存在可能であり、これらの中心はコポリマーフィルム１２により離隔されているため短絡しないということを意味する。活性層２８が使用され、ソース電極１４及びドレイン電極１６が、それに接続される。好ましくは、活性層２８は、例えばペンタセン又はポリチオフェンなどの有機半導体のものである。また、活性層２８は、支持基板としての役割を果たしてよい。
【００３４】
図４に図示されるように、デバイス１０は、電荷保持層２４及び制御層２２の両方として作用する、ナノ構造体及び／又はナノ粒子２６を有する自己組織化電荷保持フィルム１２を有してよい。代替的には、ナノ構造体及び／又はナノ粒子２６を有する自己組織化電荷保持フィルム１２は、電荷保持層２４及びトンネル層２２の両方として作用することが可能である。
【００３５】
図５において、自己組織化電荷保持フィルム１２は、電荷保持層、制御層２２及びトンネル層２０として作用している。
【００３６】
電荷保持フィルム２４は、１００℃を下回る温度にてプラスチック基板と共に使用することがそれぞれ可能な２つの異なる自己組織化方法の一方を使用して構成してよい。
【００３７】
第１の方法においては、電荷保持フィルム２４は、例えばフィルム上にスピン塗布、スクリーン印刷、及び／又はインクジェット印刷できる、ｉｎ−ｓｉｔｕ合成されたナノ構造体及び／又はナノ粒子を有する自己組織化コポリマーフィルムである。コポリマー薄膜及びナノ粒子前駆物質の両方に関して単一の溶液を用意してよい。また、還元は、この溶液中で実施することができる。この溶液の粘度は、種々の堆積プロセスについて調節することができる。これにより、凝集しないナノ粒子が提供され、ナノ粒子がポリマーフィルム中に溶解可能である必要性がなくなる。これは、例えば金、銀、アルミニウム、コバルト、鉄−コバルト合金などの、任意の適切な材料のナノ構造体及び／又はナノ粒子に適している。この方法の使用により、１ステップでの用意、すなわち混合及び堆積プロセスを使用して、有機電荷保持層２４を用意することが可能となる。電荷保持層２４は、１ステップのプロセスで、制御層２２及び／又はトンネル層２０と共に製造することができる。
【００３８】
有機薄膜トランジスタ（「ＯＴＦＴ」）ベースメモリデバイスの製造プロセスが、ナノ構造体及び／又はナノ粒子を自己組織化コポリマー合成フィルム中に埋め込むｉｎ−ｓｉｔｕ合成による、メモリアプリケーション用のフローティングゲート誘電体層としての自己組織化コポリマー合成フィルムを使用する。例示の一実施形態においては、
−  例えばポリビニルアルコールなどの材料の制御層２２を、ゲート電極１８上にスピン塗布する。ゲート電極１８は、例えば金などの任意の適切な材料のものである。
−  次いで、ナノ構造体及び／又はナノ粒子から構成されるメモリ層２４を、制御層２２上にスピン塗布する。
−  次いで、例えばポリビニルアルコールなどの材料のトンネル層２０を、メモリ層２４上にスピン塗布する。
−  熱蒸着、スピン塗布及び印刷の中の１つ又は複数により、例えばペンタセン又はポリチオフェンなどの有機半導体の活性層２８を、トンネル層２０に塗布する。
−  次いで、パターニングの使用により、ソース１４及びドレイン１６を生成する。
【００３９】
第２の方法は、図６に図示される。ここでは、自己組織化単分子層（「ＳＡＭ」）である層３２及び３４により保持されるナノ構造体３０が製造される。この方法の例示の一形態においては、図１の酸化層が、自己組織化単分子層である層３２及び３４に置き換えられる。ナノ構造体３０は、自己組織化単分子層３２、３４に対する親和力を有し、第１の層３２の上に堆積される。次いで、自己組織化単分子層の他方の層３４を、ナノ構造体３０の上に堆積する。次いで、活性領域２８を塗布する。もし必要であれば、又は所望であれば、層３４を省くことができる。
【００４０】
図７は、メモリアプリケーション用のフローティングゲート誘電体層としての自己組織化コポリマー合成フィルムの合成のための還元スキームを示す。コポリマー溶液中でナノ粒子をｉｎ−ｓｉｔｕ合成し、次いで、有機メモリデバイスにおける活性層としてフィルムを堆積する。コポリマー溶液中にナノ粒子前駆物質を混合し、この溶液中で前駆物質のナノ粒子への還元を実施する。その後、薄い酸化層上にフィルムをキャスティングして、
電荷保持、
電荷保持及び制御誘電、又は
電荷保持並びに、制御誘電及びトンネル誘電の両方
の中の１つのための活性層を形成する。
【００４１】
活性層を用意するこの方法は、ナノ粒子が凝集しないようにポリマーとの混合前にナノ粒子の表面を改質する必要性を軽減する。粒子の凝集は、粒子間の短絡をもたらすおそれがある。有機メモリデバイスは、高可撓性であり、屈曲された場合であってもナノ粒子の短絡を生じさせるべきではない。この方法は、１００℃を下回る温度にて実施することが可能である。
【００４２】
自己組織化コポリマーフィルムのｉｎ−ｓｉｔｕ合成のための例示の方法は、以下を含む。
−  初めに、ポリスチレン−ポリ（４−ビニルピリジン）（ＰＳ−Ｐ４ＶＰ）ジブロックコポリマーをトルエン中で溶融した。任意のイオン不純物を除去するために、溶媒抽出プロセスを挿入する。これは、水の中でＰＳ−Ｐ４ＶＰ溶液を洗浄することにより行う。次いで、水相を除去し、次に、ＰＳ−Ｐ４ＶＰを含むトルエン相をヘキサンから沈殿させることが可能である。ＰＳ−Ｐ４ＶＰを、トルエン中で再度溶融する（濃度は１〜１０ｍｇ／ｍＬの範囲内であり、好ましくは５ｍｇ／ｍＬである）。
−  ミセル溶液に理論当量のテトラクロロ金酸を、１：２０から１：１の範囲内である、好ましくは１：５であるＨＡｕＣｌ４：４−ＶＰ比で添加した。４−ＶＰ単位のプロトン化により、ポリ−イオンブロックの形成が得られた。
−  次いで、この溶液をヒドラジン一水和物で処理した。ヒドラジンの極性により、ミセルのコアにおいて、ヒドラジンが選択的に引き出され、これがＡｕ３＋をＡｕ０に還元する。過剰のヒドラジンがあった場合には、これを、水溶塩化水素酸の添加により還元直後に除去した。
−  過剰ヒドラジンの中和及びＮ２Ｈ５Ｃｌの沈殿が、コロイド分散の長期的な安定性を助ける。沈殿したヒドラジニウムのコロイドを、遠心分離によって除去した。
【００４３】
電荷保持層２４、制御層２２及びトンネル層２０を含むコポリマー溶液を、１０から１２０秒の範囲内の時間の間、好ましくは６０秒間の間、５００から６０００ｒｐｍの範囲内の速度、好ましくは２０００ｒｐｍの速度で、スピン塗布により（ゲート１８としての）ｐ型シリコン基板に塗布してよい。スピン塗布の後に、コポリマーフィルムを真空内で、１００〜２００℃の範囲で、好ましくは１５０℃でアニーリングしてよい。アニーリング時間は、３０分から７２時間の範囲内、好ましくは７２時間である。金のナノ構造体及び／又はナノ粒子２６を含むコポリマーフィルムの堆積後に、活性層２８、ソース１４及びドレイン１６を後の熱蒸着によって形成した。図３は、デバイス構造の概略図である。
【００４４】
図８に図示されるように、Ａｕの前駆物質の還元により吸光度スペクトルに変化が生じる。ＰｙＨ＋ＡｕＣｌ４−イオンの吸光度（曲線ａ）は、殆ど瞬時にゼロになった。５２５ｎｍの吸収帯は、（曲線ｂ）として現れる小さなＡｕナノ結晶の表面プラズモン共鳴の特徴である。
【００４５】
アニーリング後に、金属−絶縁体−半導体（「ＭＩＳ」）ヘテロ構造体を製造して、帯電効果を調査した。熱成長した１．４ｎｍの二酸化シリコンを上部に有するｐ型シリコン基板を使用する。ブロックコポリマーを上部にスピン塗布し、その後、３００μｍ径サイズのシャドウマスクを介して熱蒸着により上部金電極を堆積する。使用されるコポリマーフィルムのためのアニーリング温度は、ブロックコポリマーのガラス転移温度を上回る温度（１１０〜１５０℃）で、少なくとも３０分間である。
【００４６】
１ｋＨから１ＭＨｚの範囲の周波数でＨＰ  ４２８４Ａ  Ｐｒｅｃｉｓｉｏｎ  ＬＣＲ  Ｍｅｔｅｒを使用して、静電容量−電圧（Ｃ−Ｖ）測定値を求めた。図９は、１ＭＨｚの周波数でのＣ−Ｖ測定値を示す。１５ｍＶの振幅をＤＣバイアスに重畳した。全ての実験は、室温にて、及び周囲環境中にて実施した。
【００４７】
コポリマーフィルムをアニーリングした後では、フラットバンド電圧の負変化（ΔＶＦＢ）がある。これは、アニーリングしたフィルム中における電子捕獲が低減していることを示す。したがって、アニーリングプロセスは、コポリマーフィルムにおける欠陥及び電荷捕獲箇所を減少させる可能性がある。蓄積体における静電容量の低下は、アニーリングプロセスが電荷捕獲箇所の数を減少させ、したがって電荷捕獲箇所を介するトンネル経路が制限されるために生じる。したがって、総静電容量が低下する。ミセルの極性部分（Ｐ４ＶＰコア）は、アニーリングと同時に収縮する。極性部分の伸張度合がより短くなることにより、Ｐ４ＶＰコアの周囲の電荷密度が低下する（すなわち静電斥力がより弱まる）。これは、より小さなヒステリシスループ（ＭＩＳ構造体中に、より少数の電子又は正孔が導入される）、又はフラットバンド電圧の変化を意味する。しかし、アニーリングされていないサンプルとアニーリングされたサンプルとの蓄積体の形態における静電容量の差異は、アニーリングされていないコポリマーとアニーリングされたコポリマーとの比誘電率の差異によるものである可能性もある。
【００４８】
ミセルの安定性は、Ａｕのナノ粒子の充填により強化されるが、これは、極性部分がイオノマーブロックに転化するためである。この結果が図１０に示されるが、アニーリング前及びアニーリング後のＰＳ−Ｐ４ＶＰ−Ａｕについて、フラットバンド電圧の変化は殆どない、又は無視できるほどに小さい。
【００４９】
図１１（ａ）は、Ａｕのナノ粒子を有するＭＩＳ構造体及びＡｕのナノ粒子を有さないＭＩＳ構造体について、１００ｋＨｚでの誘電体層としてＰＳ−Ｐ４ＶＰを使用するＭＩＳ構造体の静電容量−電圧を示す。このＭＩＳ構造体は、４．５ｎｍの二酸化シリコンを上部に有するｎ型シリコン基板を使用している。次いで、活性層を上部にスピン塗布し、その後、３００μｍ径サイズのシャドウマスクを介して熱蒸着により上部金電極を堆積する。Ａｕのナノ粒子を有さない場合の曲線については、無視できるほどの小さなヒステリシスが観察され、製造された構造体中において電荷の捕獲がないことが示される。このヒステリシスを、フラットバンド電圧の変化として定義する。
【００５０】
図１１（ｂ）は、種々のゲートバイアス掃引についての、１００ｋＨｚでのＡｕのナノ粒子を有するＭＩＳ構造体の静電容量−電圧曲線を示す。開始／終了ゲート電圧は、（Ａ）−２Ｖ／＋３Ｖ、（Ｂ）−３Ｖ／＋４Ｖ、（Ｃ）−４Ｖ／＋５Ｖである。ヒステリシスウィンドウは、（Ａ）については１．６６Ｖであり、（Ｂ）については２．７５Ｖであり、（Ｃ）については３．４５Ｖである。
【００５１】
使用される作動電圧範囲に応じて、０．４から３．４５Ｖの範囲内の反時計回り方向のヒステリシスウィンドウが、Ａｕのナノ粒子を有するサンプルに関して観察され、正味の正孔捕獲効果を示す。作動電圧がより高いほど、ヒステリシスウィンドウはより大きくなる。（上部金属電極から印加される）負のゲート電圧の誘電で、基板反転層から正孔を注入することができ、極薄の酸化膜を介した直接トンネルプロセスによって、Ａｕのナノ粒子中に正孔を保持することができる。電圧を正の値に掃引すると、Ａｕのナノ粒子中に保持された正孔は放出され、静電容量特性に変化をもたらす。
【００５２】
自己組織化コポリマーフィルム中におけるＡｕのナノ粒子の濃度がより高いほど、電荷保持能力がより優れ得る。したがって、不活性粒子の濃度により、有機メモリの電荷保持能力を制御することができる。
【００５３】
フローティングゲート誘電体層として自己組織化単分子層及びナノ構造体を有し得るＯＴＦＴベースメモリデバイスを製造するための別の例示のプロセスは、以下により実施することができる。
−  基板上への自己組織化単分子層３２の堆積。
−  自己組織化単分子層３２上への、自己組織化単分子層３２に対する親和力を有するナノ構造体３０の堆積。
−  ナノ構造体３０上への、自己組織化単分子層の別の層３４の堆積。
−  ペンタセン又はポリチオフェンなどの有機半導体層２８を、自己組織化単分子層の別の層３４上への熱蒸着、スピン塗布及び印刷の中の少なくとも１つによって、自己組織化単分子層の別の層３４に塗布する。
−  次いで、半導体層２８の上に、有機メモリ用のソース１４及びドレイン１６を堆積する。
【００５４】
金のナノ粒子の合成は、安定剤としてクエン酸三ナトリウム（Ｎａ３Ｃ６Ｈ５Ｏ７・２Ｈ２Ｏ）を、還元剤として水素化ホウ素ナトリウム（ＮａＢＨ４）を使用した、修正されたＴｕｒｋｅｖｉｃｈ法を用いることによって実施してよい。例示の一形態では、０．５ｍｌの０．０１Ｍテトラクロロ金（ＩＩＩ）酸三水和物（ＨＡｕＣｌ４・３Ｈ２Ｏ）を、０．５ｍｌの０．０１Ｍクエン酸三ナトリウムと混合させた。Ｎａ３Ｃ６Ｈ５Ｏ７・２Ｈ２Ｏに対するＨＡｕＣｌ４・３Ｈ２Ｏのモル比は、１：１であった。この溶液を、１８ｍｌの脱イオン水で希釈し、攪拌した。０．５ｍｌの０．１ＭのＮａＢＨ４水溶液を液滴添加し、この溶液を３０秒間攪拌した。この溶液を２時間静状態で放置した。
【００５５】
図１２に図示されるように、Ａｕのナノ粒子は、ＵＶ−Ｖｉｓを用いて特徴付けされ、還元剤として水素化ホウ素ナトリウムを使用してＨＡｕＣｌ４を還元することによって生成される球状のＡｕのナノ粒子の存在により、約５０９．４ｎｍにてピークを示した。Ａｕのナノ粒子のサイズは、図１３のＴＥＭ画像から判定することが可能である。金のコロイドの液滴を、有孔炭素膜を有する銅グリッド上に滴下し、真空中で乾燥させた。図１３は、単分散した約３〜５ｎｍ径のＡｕのナノ粒子を示す。
【００５６】
基板及び、溶液堆積用に使用するガラス製品から生じ得る有機汚染を除去するために、ピラニア溶液（Ｈ２ＳＯ４（２：１濃縮）：Ｈ２Ｏ２（３０％））を使用し、その後、ＲＣＡ洗浄した（ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：１０、及びＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：５）。ＲＣＡ洗浄後には、シリコン基板表面には水酸基が豊富に存在し、これは、３−アミノプロピルトリエトキシシラン（「ＡＰＴＥＳ」）分子を結合するために使用される。１〜２時間の間、無水エタノール中の５〜１０体積％のＡＰＴＥＳ中にシリコン基板を浸漬することによって、シリコン表面上にアミノ末端ＡＰＴＥＳ自己組織化単分子層を形成した。次いで、任意の緩い結合分子を除去するために、改質させた基板をエタノール及び脱イオン水中で連続的にリンスし、窒素ガスでブロー乾燥した。最後に、基板を３０〜６０分の間、１２０℃にて真空オーブン中でベーキングして、Ｓｉ−Ｏ結合の形成を達成した。
【００５７】
シリコン上のアミノ置換シランの単分子層を偏光解析法で確認したが、これによって０．９ｎｍの膜厚が明らかになった。ＳｉＯ２の層厚を、まず改質させていない基板について個別に測定し、ＡＰＴＥＳ単分子層で覆われたＳｉＯ２／Ｓｉ基板について判定した全層厚から差し引いた。この厚さの差分により、ＡＰＴＥＳ層の厚さが求められる。
【００５８】
６〜１２時間の間、金のナノ粒子のコロイド溶液中に基板を浸漬することによって、アミノ末端シリコン基板の表面上に金のナノ粒子を自己組織化させた。金のコロイド溶液のｐＨは、約５〜６に調整した。金のナノ粒子の溶液は、弱酸性であり、アミノシリル化基板にこの溶液を添加することによって、表面上でアミノ基のプロトン化がもたらされた。このような正の電荷を帯びた基板表面は、負の電荷を帯びたクエン酸安定化した金のナノ粒子を静電的に引き寄せることが可能であった。この基板を溶液から除去し、脱イオン水でリンスし、窒素ガスでブロー乾燥させた。図１４のＡＦＭ画像は、金のナノ粒子の高密度層を示す。
【００５９】
金属−ペンタセン−絶縁体−シリコン（「ＭＰＩＳ」）構造体が、図１５に図示され、ここではペンタセンは、活性半導体層２８である。ｎ型シリコン基板３６をゲート電極１８として用い、その上方には４．５ｎｍの熱成長した二酸化シリコン３８がある。室温及び室内圧力にて、化学的自己組織化によってＳｉＯ２層３８上に金のナノ粒子層３０を堆積した。０．１〜０．５ｎｍ／ｓの間の堆積速度で、約１０−６〜１０−７ｔｏｒｒの圧力でペンタセン層２８を熱蒸着して、４５±５ｎｍ厚のフィルムを形成する。その後、３００μｍ径サイズのシャドウマスクを介して熱蒸着により、金の上部金属電極４０を堆積した。
【００６０】
静電容量−電圧の測定値は、１ｋＨｚ〜１ＭＨｚの周波数範囲でのものであり、１５ｍＶの振幅をＤＣバイアスに重畳した。全ての測定は、室温にて、及び真空環境（〜１０−３〜１０−４ｔｏｒｒ）中にて実施した。
【００６１】
図１６は、堆積された金のナノ粒子を有するＭＰＩＳ構造体の、（１００ｋＨｚの周波数が使用される場合の）静電容量−電圧特性と、コンダクタンス−電圧特性とを示し、コンダクタンスのピークは、フラットバンド電圧に対応する。コンダクタンスのピークは、ペンタセン／ＡＰＴＥＳ界面状態によってではなく、金のナノ粒子又はペンタセン／金のナノ粒子界面による電子の捕獲及び放出による、エネルギーの損失に関連し得る。これは、コンダクタンスのピークがない図１７の金のナノ粒子を有さない対照サンプルの観察との比較にもとづく。
【００６２】
図１６に図示されるように、１．２５Ｖの時計回り方向のヒステリシスウィンドウは、２つの掃引と同時に発生する。これは、正味の正孔捕獲を示す。負のゲート電圧の誘電の下で、ペンタセン蓄積層から金のナノ粒子中に正孔を注入することが可能となる。金のナノ粒子の伝導帯中に注入される正孔の殆どは、ゲート又は基板によって集められ、それぞれゲート電流又は基板電流となる。正のゲート電圧の印加と同時に、金のナノ粒子中に保持される電荷が出され、フラットバンド電圧に変化をもたらす。静電容量−電圧のヒステリシスの大きさ及びコンダクタンス−電圧のピーク位置の変化は共に、約１．２５Ｖである。２方向において観察される単一のコンダクタンスのピークは、単一電子又は単一正孔の捕獲及び放出の事象が観察されたことを意味する。そのため、フラットバンド状態の周辺のコンダクタンスのピークは、金のナノ粒子ごとに電子又は正孔が保持される捕獲事象が発生したことを示す。したがって、これらのヒステリシス及びピークの変化は、挟まれた金のナノ粒子中に又は金のナノ粒子の界面で捕獲された正孔に起因し得る。ＡＰＴＥＳの、又はＡＰＴＥＳ−酸化膜界面の状態は、このような挙動の原因とはなり得ない。
【００６３】
図１８は、５Ｖから１０Ｖへの最大動作バイアスの増加が、Ｃ−Ｖ曲線のヒステリシスウィンドウを１．２５Ｖから２．０５Ｖへ増加させることを示す。これは、ゲート電圧を上昇させることによって、ますます多数の正孔が捕獲されていくことを表す。
【００６４】
図１９に図示されるように、Ａｕのナノ粒子を有するサンプルについて、デバイス全体を流れるさらに低い電流が観察される。対照サンプル（ペンタセン／ＡＰＴＥＳ／ＳｉＯ２）から得られる電流は、少なくとも２桁大きなものであった。これは、電荷がＡｕのナノ粒子の内部に保持されており、有効電気ゲート領域を「遮蔽し」、その結果として印加される有効電圧のさらなる低下と、したがってさらなる低電流とをもたらすためであり得る。０Ｖから−４．５Ｖに電圧掃引する間に、印加される電界は、いくつかのＡｕのナノ粒子の帯電及び放電を生じさせて、いくつかの導電性パスの解消又は形成と、したがって電流の低下及び上昇とをそれぞれもたらすことが可能である。
【００６５】
メモリデバイス１０は、繰り返し書き込む、読み込む及び消去することが可能であり、低動作電圧（例えば１０Ｖ未満）、少なくとも２桁規模のオン状態及びオフ状態間の電流比、約５０℃から約２２５℃までの低加工温度、及び１００μｓ〜１００ｎｓの範囲内のスイッチング速度の中の少なくとも１つを有する不揮発性メモリデバイスであってよい。
【００６６】
上述の説明において本発明の例示の実施形態を説明したが、本発明から逸脱することなく設計、構造及び／又は動作の詳細における多数の変更をなし得ることが、当業者には理解されよう。
【図１】
2009538525.tif 000003
【図２】
2009538525.tif 000004
【図３】
2009538525.tif 000005
【図４】
2009538525.tif 000006
【図５】
2009538525.tif 000007
【図６】
2009538525.tif 000008
【図７】
2009538525.tif 000009
【図８】
2009538525.tif 000010
【図９】
2009538525.tif 000011
【図１０】
2009538525.tif 000012
【図１１】
2009538525.tif 000013
【図１２】
2009538525.tif 000014
【図１３】
2009538525.tif 000015
【図１４】
2009538525.tif 000016
【図１５】
2009538525.tif 000017
【図１６】
2009538525.tif 000018
【図１７】
2009538525.tif 000019
【図１８】
2009538525.tif 000020
【図１９】
2009538525.tif 000021
【国際調査報告】
2009538525.tif 000022
2009538525.tif 000023
2009538525.tif 000024