(57)【要約】  本発明は、アモルファスシリコンおよび多結晶シリコンで作製される薄膜トランジスタを同一の基板に製造することに関する。  多結晶シリコンの島（１２）が形成され、絶縁層（１４）および第１の導電層（１６）が堆積され、これらの２つの層が、島の上に第１の絶縁ゲートを、また島から離れて第２のゲートを同時に画定するように、同じパターンにエッチングされる。多結晶シリコンは、多結晶シリコンの第１のトランジスタ（ゲートはチャネルの上）のソースおよびドレインを形成するためにドープされる。アモルファスシリコントランジスタ（ゲートはチャネルの下）のゲート絶縁体を形成する絶縁層（１８）が、堆積される。次に、アモルファスシリコントランジスタの製造は、ドープされていないアモルファスシリコン（２０）およびドープされたシリコン（２２）の堆積およびエッチング、絶縁層（１８）のエッチング、ならびに相互接続金属（２８）の堆積およびエッチングを継続する。  ディスプレイ（ＬＣＤ、ＬＥＤ、ＯＬＥＤ）に適用される。【選択図】図９
2009506563.tif 000002
【特許請求の範囲】
【請求項１】
アモルファスシリコンおよび多結晶シリコンで作製される薄膜トランジスタを同一の基板に製造するための方法であって、
ａ）多結晶シリコントランジスタに対応する多結晶シリコンの島が、前記基板（１２）に最初に形成されることと、
ｂ）次に、第１の電気絶縁層（１４）および第１の導電層（１６）が堆積されることと、
ｃ）これらの２つの層が、前記島の上の第１の絶縁ゲート（Ｇｐ）を、そして前記島から離れた第２のゲート（Ｇａ）を、前記第１の導電層に同時に画定するために、同じパターンにエッチングされることと、
ｄ）第２の絶縁層（１８）が堆積され、これが、前記第１の絶縁ゲートの上に不活性化層を形成し、前記第２のゲートの上にゲート絶縁体を形成することと、次に、
前記アモルファスシリコントランジスタの製造が、とりわけ、前記第２のゲートの上に前記アモルファスシリコントランジスタのチャネルを構成するために、真性アモルファスシリコン（２０）を堆積することと、前記アモルファスシリコントランジスタのこのチャネルの両側にソースおよびドレインを画定するために、ドープされたアモルファスシリコン（２２）を、前記真性アモルファスシリコンが存在するあらゆる場所で前記真性アモルファスシリコンと接触させて堆積することと、前記様々なトランジスタのソースおよびドレインにおけるコンタクトを備える第２の導電層を、前記ドープされたアモルファスシリコン層に堆積することと、前記第２の導電層のエッチングと、前記真性アモルファスシリコンをほとんどエッチングしない選択的な腐食液を用い、前記下にあるドープされたアモルファスシリコン層を、それが第２の導電層によって保護されていない箇所で除去することと、を含むステップを継続することと、
を特徴とする方法。
【請求項２】
前記ドープされたアモルファスシリコン層（２２）の堆積が、真性アモルファスシリコン（２０）の堆積の直後に実行され、次に、これらの２つの層が、前記アモルファストランジスタに対応する島を画定する同一のパターンでエッチングされ、最後に、ビア（２４、２６）が、前記第２の絶縁層（１８）にエッチングされることを特徴とする、請求項１に記載の方法。
【請求項３】
ステップｄの後、ビア（２４、２６）が前記第２の絶縁層（１８）にエッチングされ、次に、真性アモルファスシリコン層（２０）が堆積され、次に、この層が、前記アモルファストランジスタのゲートの両側を越えて延びるゾーンにこの層を保持するようにエッチングされ、次に、ドープされたアモルファスシリコン（２２）および前記第２の導電層（２８）が堆積されることを特徴とする、請求項１に記載の方法。
【請求項４】
ステップｄの後、前記真性アモルファスシリコン（２０）が最初に堆積され、次に、すぐ後で、ドープされたアモルファスシリコン（２２）が堆積され、次に、これらの２つの層および前記第２の絶縁層（１８）が、これらの３つの層を貫通するビアを開けるために共にエッチングされることを特徴とする、請求項１に記載の方法。
【請求項５】
多結晶シリコンの最初の堆積が、レーザ再結晶化が後に続くアモルファスシリコンの堆積を含むことを特徴とする、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
ステップｃ）の後、前記多結晶シリコンが、それが前記ゲートによって保護されていない箇所で、製造されるトランジスタの型（ｎＭＯＳまたはｐＭＯＳ）に対応する不純物のイオン注入によってドープされることを特徴とする、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
同一の基板に少なくとも２つの薄膜トランジスタを含む薄膜回路であって、これらの２つの薄膜トランジスタのうちの１つが、ゲート（Ｇｐ）がチャネルの上にある多結晶シリコントランジスタであり、もう一方が、ゲート（Ｇａ）がチャネルの下にあるアモルファスシリコントランジスタであり、前記２つのトランジスタのゲートが、同一の導電層（１６）の２つの部分によって形成され、１つの部分が、多結晶シリコンの島の上に堆積されて、そこから、第１の絶縁層部（１４）によって分離され、もう一方の部分が、前記基板の上に堆積されて、そこから、同じ絶縁層の第２の部分によって分離される薄膜回路であって、前記回路が、各画素に少なくとも１つのアモルファスシリコントランジスタおよび少なくとも１つの多結晶シリコントランジスタがある表示画素の行および列を含み、前記アモルファスシリコントランジスタが、そのゲートを行選択導体に接続させ、そのドレインを、表示されるデータに対応する電位を印加する列導体に接続させ、そのソースを前記第２のトランジスタのゲートに接続させ、前記多結晶シリコントランジスタが、そのドレインを供給電位に上昇させ、そのソースを、グランドにさらに接続される発光ダイオードに接続させ、蓄積キャパシタが、前記アモルファスシリコントランジスタのソースとグランドとの間に接続され、前記蓄積キャパシタが、前記２つのトランジスタのゲートを形成する前記導電層（１６）と、前記アモルファスシリコントランジスタのゲート絶縁体を形成する絶縁層（１８）と、前記２つのトランジスタのソースおよびドレインコンタクトを同様に形成する第２の導電層（２８）とによって製造されることを特徴とする薄膜回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばアクティブマトリックス平面パネルディスプレイ（液晶または有機発光ダイオードディスプレイ）のために用いられる電気回路などの、ＴＦＴ（薄膜トランジスタ）に基づいた電気回路の製造に関する。
【背景技術】
【０００２】
これらのディスプレイは、一般に、アモルファスシリコントランジスタを用いるが、これらのトランジスタは、製造が簡単で安価である。これらのトランジスタは、一般に、「ボトムゲート」技術、すなわちトランジスタのゲートが、ソースおよびドレイン間のチャネルの下に位置する技術を用いて、製造される。製造方法は、少数（３または４）のマスクしか用いない。この方法は、完全に制御され、欠陥がほとんどない。トランジスタの閾値電圧は、（あるトランジスタから同じウエハの別のトランジスタへと）空間的に極めて均一である。またオフ状態におけるトランジスタの漏れ電流は、低い。
【０００３】
しかしながら、この技術には、いくつかの欠点がある。それらは、特に、アモルファスシリコンにおける極端に低い電子移動度、ゲートとドレインとの間の高いオーバーラップキャパシタンス、ゲートとソースとの間の高いオーバーラップキャパシタンス、トランジスタの動作中における閾値電圧の変動（ゲート絶縁体の劣化による経年変化）、および最後にｐＭＯＳトランジスタの製造不可能性（アモルファスシリコンにおける正孔キャリアの極端に低い移動度）である。上記の欠点ゆえに、これらのトランジスタは、ディスプレイにおけるある動作、とりわけ、駆動機能だけでなく、発光ダイオードディスプレイのための画素内の電流スイッチング機能において用いるのが困難になる。
【０００４】
別の技術アプローチは、レーザ再結晶化アモルファスシリコンである多結晶シリコンから、ゲートがチャネルの上にある（「トップゲート」技術）トランジスタを製造することにある。この技術によって、ソースおよびドレインは、ゲートと整列することが可能になり、したがって、より低いオーバーラップキャパシタンスが与えられる。それによって、ｎＭＯＳトランジスタとまったく同様に、ｐＭＯＳトランジスタを製造することが可能になる。多結晶シリコンにおける電子移動度は、アモルファスシリコンにおけるよりも高い。閾値電圧は、動作中に安定している。
【０００５】
しかしながら、マスクの数が、アモルファスシリコントランジスタの場合よりも大きい。トランジスタの閾値電圧は、多結晶粒の様々な粒度ゆえに、空間的により分散され、またオフ状態におけるトランジスタの漏れ電流は、より高い。
【０００６】
これらの２つのタイプの技術の利点および欠点は、ある程度まで相補的であり、同一の基板に両方のタイプのトランジスタを有することが望ましい場合がある。
【０００７】
例を挙げれば、液晶ディスプレイの場合には、マトリックスアドレス指定回路のために、とりわけ高電流増幅器または行を駆動するドライバのために、多結晶シリコントランジスタを用いることが望ましい場合がある。それらは、高電流（高電子移動度のために必要とされる）および高周波（低いオーバーラップキャパシタンスのために必要とされる）で動作できなければならない。さらに、消費の理由から、ｐＭＯＳおよびｎＭＯＳ相補トランジスタを用いることが、マトリックスを駆動するための論理回路には有利である。多結晶シリコントランジスタは、このような使用に非常によく向いている。
【０００８】
反対に、個別画素において蓄積キャパシタの端子に電荷を保持するトランジスタは、アモルファスシリコントランジスタにしたほうが好ましい。その理由は、漏れ電流がより低く、蓄積された電荷を、フレーム期間にわたってよりよく閉じ込めることが可能だからである。さらに、電荷がよりよく保持されるので、この電荷を蓄積するために、より小さなサイズのキャパシタを用いることが可能である。その結果として、蓄積キャパシタが、画像を画定する電極を損ねるほどスペースを用いるので、画素の開口率は、よりよくなり得る。最後に、液晶のキャパシタンスが低いので、アモルファスシリコントランジスタのゲート／ソースまたはゲート／ドレインオーバーラップキャパシタンスは、画素の過渡動作の不利にはならない。
【０００９】
この理由で、同一の基板に、アモルファスシリコントランジスタおよび多結晶シリコントランジスタの両方を製造して、アモルファスシリコントランジスタがより有利な機能に対してそれらを用い、アモルファスシリコントランジスタがそれほど有利でない機能に対して多結晶シリコントランジスタを用いるように試みられた。
【００１０】
米国特許第５  ８６４  １５０号明細書、特開２００２−１８５００５号公報、および記事ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、Ｖｏｌ．４３、Ｎｏ．５、Ｍａｙ  １９９５は、アモルファス／多結晶ハイブリッド技術を説明している。しかしながら、これらの技術は、最適化が不十分なトランジスタに帰着するという欠点を有するが、これは、特に次の事実、すなわち、それらの多結晶シリコントランジスタが全て、ゲートがチャネルの下にある「ボトムゲート」トランジスタであるのに対して、多結晶シリコントランジスタは、ゲートがチャネルの上にある「トップゲート」トランジスタとして製造された場合によりよい性能を有することになるという事実による。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、特に少数のマスクで、同じ基板に「ボトムゲート」アモルファスシリコントランジスタおよび「トップゲート」多結晶シリコントランジスタの両方を製造することを可能にする、薄膜トランジスタ（ＴＦＴ）の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
したがって、本発明は、アモルファスシリコンおよび多結晶シリコンで作製される薄膜トランジスタを、同一の基板に製造するための方法を提供し、次のことを特徴とする。すなわち、多結晶シリコントランジスタに対応する多結晶シリコンの島が、基板に最初に形成され、次に、第１の電気絶縁層および第１の導電層が堆積され、これらの２つの層が、島の上の第１の絶縁ゲート（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ）および島から離れた第２のゲートを導電層に同時に画定するために、同じパターンにエッチングされ、第２の絶縁層が堆積され、この層が、第１の絶縁ゲートの上に不活性化層を形成し、第２のゲートの上にゲート絶縁体を形成し、次に、アモルファスシリコントランジスタの製造が、とりわけ、第２のゲートの上にアモルファスシリコントランジスタのチャネルを構成するために、真性アモルファスシリコンを堆積することと、アモルファスシリコントランジスタのこのチャネルの両側にソースおよびドレインを画定するために、真性アモルファスシリコンが存在するあらゆる場所で、ドープされたアモルファスシリコンを真性アモルファスシリコンと接触させて堆積することと、様々なトランジスタのソースおよびドレインにおけるコンタクトを備える第２の導電層を、ドープされたアモルファスシリコン層に堆積することと、第２の導電層のエッチングと、真性アモルファスシリコンをほとんどエッチングしない選択的な腐食液を用い、下にあるドープされたアモルファスシリコン層を、それが第２の導電層によって保護されていない箇所で除去することと、を含むステップを継続する。
【００１３】
換言すれば、本発明による製造方法の重要な特徴は、絶縁ゲートがチャネルの上にある多結晶シリコンの島が第１に製造され、また同じ導電ゲート層を用いて、ゲートがチャネルの下にあるアモルファスシリコントランジスタが形成され、その後、ゲートがチャネルの上にあるトランジスタのための不活性化層と、ゲートがチャネルの下にあるトランジスタのためのチャネル絶縁体との両方を形成する絶縁体が堆積されることである。
【００１４】
用語「真性シリコン」は、意図的にはドープされていないか、さもなければ軽くドープされたシリコンを意味すると理解される。両方の場合に、ソースおよびドレインは、チャネルより高度にドープされる。
【００１５】
エッチングマスクは、導電相互接続部を画定するために用いられる。ひとたび相互接続部が画定されると、それらは、より多くドープされたアモルファスシリコンを、相互接続部によって保護されていない箇所で除去するためのマスクとして働く。用いられるエッチングは、チャネルとして働く真性アモルファスシリコン層をそれほどエッチングしないように、選択エッチングである。
【００１６】
この結果として、同一の基板に少なくとも２つの薄膜トランジスタを含む新規の薄膜回路がもたらされるが、これらのトランジスタの１つは、ゲートがチャネルの上にある多結晶シリコントランジスタであり、もう一方は、ゲートがチャネルの下にあるアモルファスシリコントランジスタであり、またこれらの２つのトランジスタのゲートは、同一の導電層の２つの部分によって形成され、その１つは、多結晶シリコンの島の上に堆積されて、多結晶シリコンの島から、第１の電気絶縁層部によって分離され、もう一方の部分は、基板の上に堆積されて、基板から、同じ絶縁層の第２の部分によって分離される。
【００１７】
本発明による製造方法の主なステップがより詳細に説明される場合には、次の動作が含まれる。すなわち、
ａ）基板における多結晶シリコン層の形成、および多結晶トランジスタに対応する少なくとも１つの島を残すための、この層のエッチングと、
ｂ）第１の電気絶縁層および第１の導電層の堆積と、
ｃ）少なくとも１つの多結晶トランジスタゲートを島の上に残し、かつアモルファストランジスタの少なくとも１つのゲートを島から離して残すための、導電層および第１の絶縁層のエッチングと、
ｄ）アモルファストランジスタのゲート絶縁体を構成する第２の絶縁層の堆積と、
ｅ）少なくとも、真性アモルファスシリコン層の堆積と、アモルファストランジスタのゲートの両側を越えて延びるゾーンにおける、この層のエッチングと、アモルファスシリコン層が存在するあらゆる場所においてアモルファスシリコン層と接触する、ドープされたアモルファスシリコンの堆積と、第２の絶縁層の厚さをちょうど貫通したビアの開口と、を含む動作群と、
ｆ）第２の導電層、原則として金属層の堆積と、この層のエッチングであって、相互接続部ならびにアモルファストランジスタのゲートの上のチャネルゾーンの両側にソースおよびドレインコンタクトを画定し、また、多結晶シリコントランジスタのゲートの下のチャネルゾーンの両側にソースおよびドレインコンタクトを画定するエッチングと、
ｇ）ドープされたアモルファスシリコン層を、それが第２の導電層によって保護されていない箇所で除去することと、
が含まれる。
【００１８】
この方法を用いると、非常に少数のマスキングステップで、ゲートがチャネルの上にある多結晶シリコントランジスタ、およびゲートがチャネルの下にあるアモルファスシリコントランジスタの両方を製造することが可能である。同時に、キャパシタ、すなわち、電極が、第１および第２の導電層の重ねられた部分であり、その誘電体が、第２の絶縁層の部分であるキャパシタを画定することが可能である。
【００１９】
多結晶シリコンの最初の堆積は、原則として、次のように実行される。すなわち、真性アモルファスシリコンの堆積にレーザ再結晶化が続く。
【００２０】
好ましくは、多結晶シリコントランジスタのゲートが形成された後（すなわちステップｃの後）で、製造されるトランジスタ型（ｎＭＯＳまたはｐＭＯＳ）に対応する不純物のイオン注入が実行される。
【００２１】
インプリメンテーションの第１の方法では、ステップｅにおいて、真性アモルファスシリコンが最初に堆積され、次に、ドープされたアモルファスシリコン層の堆積が実行され、次に、これらの２つの層が、アモルファストランジスタに対応する島を画定する同一のパターンでエッチングされ、最後に、第２の絶縁層にビアがエッチングされる。
【００２２】
インプリメンテーションの第２の方法では、ステップｅにおいて、全てのビアのうち第１のビアが、第２の絶縁層にエッチングされ、次に、真性アモルファスシリコンの層が堆積され、次に、この層がエッチングされ、次に、ドープされたアモルファスシリコンおよび導電層が堆積され、これらの２つの層が、相互接続部を画定する同一のパターンでエッチングされる。
【００２３】
インプリメンテーションの第３の方法では、ステップｅにおいて、真性アモルファスシリコンが最初に堆積され、次に、ドープされたアモルファスシリコンが堆積され、次に、これらの２つの層および絶縁層が、ビアを開けるためにエッチングされる。
【００２４】
本発明は、液晶ディスプレイまたは発光ダイオードディスプレイに特に適用可能であるが、これらのディスプレイのアモルファスシリコントランジスタが、各画素の能動素子を構成し、またこれらのディスプレイの多結晶シリコントランジスタが、ディスプレイの行を制御するように働く。各画素は、電荷を蓄積キャパシタに印加および次に保持するように働くアモルファスシリコントランジスタだけでなく、たとえば、この画素に関連する発光ダイオードへ定電流が入ることを保証するように働く多結晶シリコントランジスタを含むことができる。
【００２５】
本発明の他の特徴および利点は、添付の図面に関連して提示した次の詳細な説明を読むことによって明らかになるであろう。
【００２６】
異なる変形に共通な、製造方法の基本的なステップは、図１〜４に関連して最初に説明する。
【発明を実施するための最良の形態】
【００２７】
図１は、自身の上に少なくとも３つのタイプの素子を製造することを意図した、ディスプレイの基板１０を示すが、これらのタイプは、それぞれ、基板のゾーンＺｐにおける多結晶シリコントランジスタ、ゾーンＺａにおけるアモルファスシリコントランジスタ、およびゾーンＺｃにおけるキャパシタである。
【００２８】
基板１０は、一般にガラスで製造されるが、しかしまたプラスチック、ステンレス鋼、シリコン等で製造してもよい。基板１０は、いずれかの他の動作の前に、たとえば酸化シリコンで製造された（平坦化および／または物理化学的なバリア機能を有する）バッファ層（この層は図示せず）で覆うのが好ましい。
【００２９】
シリコン層が、基板上に均一に堆積されるが、この層は、多結晶シリコントランジスタを製造するのに役立ち、またゾーンＺａやＺｃではなくゾーンＺｐにシリコンの島１２を残すようにエッチングされる。好ましくは、シリコンは、最初に、アモルファス形態で、たとえば約８０ナノメートルの厚さに堆積される。次に、それは、レーザを用いて結晶化され、多結晶シリコンの形態を取る。次に、それは、所望の島（図１）の形状まで、第１のマスクを介してエッチングされる。シリコンは、軽くもしくは非常に軽くドープされるか、またはさらに擬似真性である。
【００３０】
次に、第１の絶縁層１４が、基板に均一に堆積されるが、この層は、多結晶シリコントランジスタのためのゲート絶縁体として働く（図２）。層１４は、酸化シリコンで約１００ナノメートルの厚さに製造してもよい。次に、第１の導電層１６、好ましくは金属層が堆積されるが、この導電層１６は、アモルファスシリコントランジスタのゲートおよびまた多結晶シリコントランジスタのゲートを構成する。層１６は、アルミニウムで約２００ナノメートルの厚さに製造してもよい。
【００３１】
第１の導電層１６は、第２のマスクを介してエッチングされ、
−  島１２の上にあり、かつ酸化層１４によって島から分離された、ゾーンＺｐにおける多結晶シリコントランジスタのゲートＧｐ（島は、このゲートの両側を越えて延びる）と、
−  この島から離れた、ゾーンＺａにおけるアモルファスシリコントランジスタのゲートＧａと、
−  ゾーンＺｃにおける下部キャパシタ電極Ｇｃ（この電極は、３つのゲートＧｐ、ＧａおよびＧｃが集合的に言及される場合に、事柄を単純化するために、今後「ゲート」とも呼ばれる）と、
を同時に画定する。
【００３２】
次に、第１の絶縁層１４は、ゲート機構によってもはや保護されない箇所で、選択化学エッチングによって除去される。
【００３３】
得られるものは、同じアルミニウム層１６に製造されたゲート機構Ｇｐ、Ｇａ、Ｇｃ（図３）であり、ゲートＧｐは、酸化シリコン層１４の一部からなるゲート絶縁体によって多結晶シリコンから分離されている。
【００３４】
次に、方法は、ゲートＧｐによって保護されていない箇所で島１２をドープすることによって、多結晶シリコントランジスタのソースおよびドレインの形成を継続する。ドーピングは、イオン注入によって実行するのが好ましい。注入される不純物は、ｎＭＯＳトランジスタを製造することが望ましい場合にはｎ型であり、またｐＭＯＳトランジスタを製造することが望ましい場合にはｐ型である。多結晶シリコンの島にｎＭＯＳトランジスタを、かつこの島または別の島にｐＭＯＳトランジスタを製造することが望ましい場合には、ｎ型の注入中にｐＭＯＳトランジスタをマスクし、ｐ型の注入中にｎＭＯＳトランジスタをマスクするために、追加マスクが必要とされる。
【００３５】
多結晶シリコントランジスタは、この段階でほとんど完成する。なぜなら、それには、ドープされたシリコンで製造されたソースおよびドレインと、ソースおよびドレイン間の、非常に軽くドープされたシリコンで製造された半導体チャネルと、チャネルの上の絶縁されたゲートと、が含まれるからである。
【００３６】
次に（図４）、均一な絶縁層１８（第２の絶縁層）が堆積されるが、この層は、自身のゲートＧｐを備えた多結晶シリコントランジスタを覆い、またゲートＧａおよび電極Ｇｃを覆う。絶縁層１８は、多結晶シリコントランジスタのための保護（不活性化）層として働き、またアモルファスシリコントランジスタのための（ゲートとチャネルとの間の）ゲート絶縁層として働く。それはまた、ゾーンＺｃのキャパシタのための誘電体としても働く。層１８は、窒化ケイ素もしくは酸化シリコンまたはこれらの２つの組み合わせで、たとえば約３００ナノメートルの厚さに製造してもよい。
【００３７】
このステップの後、製造を継続するいくつかの方法があり、これらの３つの方法は４つの動作群で始まるが、これらの動作群は、必ずしも全て、この段落で示す順序で互いに従うわけではない。これら４つの動作には、真性または軽くドープされたアモルファスシリコン層の堆積と、この層の、アモルファストランジスタのゲートＧａの両側を越えて延びるゾーンにおけるエッチングと、より重くドープされたアモルファスシリコン層の堆積と、第２の絶縁層１８の厚さをちょうど貫通したビアの開口と、が含まれる。
【００３８】
インプリメンテーションの第１の方法（図５〜９）
図５において、非常に軽くドープされたアモルファスシリコンか、またはさらに真性もしくは擬似アモルファスシリコン（ｉ−ａ：Ｓｉ）の第１の層２０が、絶縁層１８に均一に堆積される。この堆積に、ｎドープされたシリコン（ｎ＋−ａ：Ｓｉ）の層２２の堆積が続く。実際には、アモルファスシリコンの堆積は、前駆体ガスにｎ型不純物（ヒ素）を加えることによって、同じフレームにおいて継続される。
【００３９】
次に、これらの２つの層２２および２０は、第３のマスクを用いて連続してエッチングされ、そのパターンが、アモルファスシリコントランジスタに対応するシリコンの島を画定する。２つの層は、シリコンはエッチングするがしかし絶縁体１８はエッチングしないかまたはほんのわずかしかエッチングしない物質で、エッチングされる。ドープされたシリコンおよびアモルファスシリコンは、２つの異なる腐食液、すなわちドープされたシリコン用の第１の腐食液および真性シリコン用の第２の腐食液を用いて、連続してエッチングしてもよい。図６は、この段階の基板を示すが、ゲートＧａの上のシリコンの島（軽くドープされたアモルファスシリコンが、より高度にドープされたアモルファスシリコンで覆われている）が、ゲートの両側を十分に越えて延びて、ゲートの両側にソースおよびドレインを構成できるようにする。この段階では、アモルファスシリコントランジスタは製造されていない。なぜなら、ドープされたシリコン層は、島全体において均一だからである。チャネルが、まだ存在しない。
【００４０】
次の動作（図７）は、主に、多結晶シリコントランジスタのソースおよびドレインにおけるコンタクトパッドを露出させるために、絶縁層１８の全厚さにわたってビア２４を開けることにある。この動作はまた、絶縁体が基板１０を直接覆う箇所において、分離トレンチの形状でビア２６を開けるために、有利に用いられる。これらのトレンチは、たとえば、アモルファストランジスタのそれぞれを完全に囲んで、それらを他のトランジスタから分離するようにしてもよい。この目的は、電流が、あるトランジスタの絶縁体を通って別のトランジスタへ漏れるのを防ぐことである。図を簡略化するために、図７には単一のビア２６を示した。この動作のために、第４のマスクが用いられる。
【００４１】
次に（図８）、第２の導電層２８、原則として金属（たとえばモリブデン）層が、約３００ナノメートルの厚さで均一に堆積される。堆積された材料が、絶縁体１８に開いたビア２４および２６満たし、ゾーンＺｐにおける多結晶シリコントランジスタのソースおよびドレインと接触する。それはまた、ドープされたシリコン層２２と、その全エリアにわたって、すなわちアモルファスシリコントランジスタに対応する全エリアにわたって接触する。
【００４２】
次のステップ（図９）は、回路に有用な様々な相互接続部を画定するために、第５のマスクを介して金属層２８をエッチングすることにある。典型的には、ソースコンタクトが、トランジスタがアモルファスシリコンかまたは多結晶シリコンで製造されているかどうかにかかわらず、各トランジスタのドレインコンタクトから分離される。したがって、ゲートＧｐおよびゲートＧａの上のこの層が除去される。対照的に、電極Ｇｃの上の導電層２８は、ゾーンＺｃにおけるキャパシタの第２の電極を形成するように保持され、絶縁体１８によって第１の電極から分離される。
【００４３】
最後に、最終ステップ（再び図９）は、ｎ＋ドープされたシリコン層２２を、それが導電層によって保護されない箇所、すなわちアモルファスシリコントランジスタのゲートＧａの上で除去することによって、アモルファストランジスタのチャネルを形成することにある。この除去は、真性シリコンよりも急速にｎ＋ドープされたシリコンをエッチングする腐食液を用い、選択化学エッチングによって行われる。これによって、ゲートＧａの上に真性アモルファスシリコン層２０だけを保持することが可能になる。金属２８で覆われた２つのｎ＋ドープされたシリコンゾーン（トランジスタのソースおよびドレインを形成する）間の軽くドープされた半導体チャネルとして働くのは、この層である。ゲートＧａは、このチャネルの下に位置し、絶縁体１８は、今や完成したアモルファスシリコントランジスタのためのゲート絶縁体として働く。
【００４４】
全回路は、多結晶シリコントランジスタが全て単一の型である場合には、５つのマスクを用いて製造された。同じ基板に、ｎＭＯＳおよびｐＭＯＳトランジスタを設ける必要がある場合には、追加マスクを用いなければならないが、しかしこれは、高い精度である必要がないマスクである（ｎ型の注入中におけるｐ型トランジスタの全体的マスキング、およびｐ型の注入中におけるｎ型トランジスタの相補的な全体的マスキング）。
【００４５】
インプリメンテーションの第２の方法（図１０〜１４）
この方法は、図４から開始し、図５の二重のシリコン堆積を継続する代わりに、絶縁層１８にビア２４および２６をエッチングする動作で直ちに始まる。ビアは同じ場所にある。すなわち、ビアは、絶縁層を貫通または遮断して導電層へ置き換えるようにすることが、その後は望ましいエリアを画定する。ビア２４は、ゾーンＺｃにおける多結晶シリコントランジスタのソースおよびドレインとの接触エリアを画定し、ビア２６は、トランジスタ間の分離トレンチを画定する（図１０）。このマスキング動作で用いられるマスクは、インプリメンテーションの第１の方法における第４のマスクと類似のマスクである。
【００４６】
次に（図１１）、非常に軽くドープされたかまたは真性アモルファスシリコン（ｉ−ａ：Ｓｉ）２０が堆積されるが、しかしドープされたシリコンの堆積は、続いては行われない。
【００４７】
これに反して、アモルファスシリコンは、インプリメンテーションの第１の方法における第３のマスクに類似したマスクを介してエッチングされ、製造されるアモルファスシリコントランジスタに対応するシリコンの島を画定するようにする（図１２）。アモルファスシリコンは、ゾーンＺｐおよびＺｃでは除去される。
【００４８】
ｎドープされたアモルファスシリコンが、均一なｎ＋−ａ：Ｓｉ層２２の形状で堆積されるのはこの段階のみであり、この堆積には、第２の金属（たとえばモリブデン）導電層２８の堆積が続く（図１３）。
【００４９】
次に、金属層２８は、第５のマスク（インプリメンテーションの第１の方法におけるのと同じ）を介して、製造すべき相互接続部のパターンでエッチングされるが、これは、特に、多結晶シリコントランジスタのゲートＧｐの上およびアモルファスシリコントランジスタのゲートＧａの上で、この層を除去することによって行われる。前記金属層は、キャパシタの電極Ｇｃの上からは除去されない。かくして、全てのトランジスタのソースコンタクトおよびドレインコンタクト、上部キャパシタ電極ならびに相互接続部が、画定される（図１４）。
【００５０】
最終ステップ（再び図１４）は、ｎドープされたシリコンを、それが第２の導電層によってもはや保護されないあらゆる場所から、すなわちゲートＧｐの上、ゲートＧａの上、および回路相互接続部に対応しない全てのエリアで、除去することにある。層２２のドープされたシリコンは、第２の導電層２８によって覆われた箇所に残る。
【００５１】
ここで繰り返すと、ドープされたシリコンの除去は、ドープされていないアモルファスシリコン層２０を、それが存在しかつ第２の導電層２８によって保護されていない箇所（ゾーンＺａ）で、エッチングしないかまたはそれほどエッチングしない選択的な腐食液を用いて行わなければならない。
【００５２】
ゲートＧａの上に残るドープされていないアモルファスシリコン層は、ｎ＋型ソースおよびｎ＋型ドレイン（層２２）間で、アモルファスシリコントランジスタの半導体チャネルを構成する。このトランジスタは、そのゲートをチャネルの下に位置させ、また絶縁体１８は、ゲート絶縁体である。
【００５３】
インプリメンテーションのこの方法では、図３に示すステップにおいてゲートＧｐの両側で島１２のシリコンをドープすることが不必要であるのに対して、インプリメンテーションの第１の方法では、この動作が必要だったことに留意されたい。第２の方法において、多結晶シリコントランジスタのソースおよびドレインのためのドーパント源として、層２２のシリコンのドーピングを用い得ることが、図１３および１４から見て取ることができる。なぜなら、層２２がソースおよびドレインに接しているからであり、これは、インプリメンテーションの第１の方法にはないことである。
【００５４】
インプリメンテーションの第３の方法（図１５〜１７）
これは、図５から始まり、したがってインプリメンテーションの第１の方法および第３の方法と共通であるが、ここでは、２つのシリコン層が堆積される。すなわち、非常に軽くドープされたかまたはドープされていないアモルファスシリコン（ｉ−ａ：Ｓｉ）層２０と、それに続くｎドープされたシリコン（ｎ＋−ａ：Ｓｉ）層２２とである。
【００５５】
しかしながら、第３のマスクを介してシリコン層２０および２２をエッチングし、かつ第４のマスクを介して第２の絶縁層１８をエッチングする代わりに、単一のマスキングステップを実行して、これら全ての層を同じパターンにエッチングするようにする（図１５）。
【００５６】
したがって、このマスクは、
−  製造するのが望ましいアモルファスシリコントランジスタに対応する島と、
−  多結晶シリコントランジスタ用のソースおよびドレインコンタクトビア２４にせよ、各アモルファスシリコントランジスタの島を囲むトレンチビア２６にせよ、第２の絶縁層１８におけるビアと、
の両方を画定する。層２０および２２のシリコンは、アモルファスシリコントランジスタに対応する島と、ビアでない全てのエリアの両方に残る。
【００５７】
図１５は、アモルファスシリコントランジスタの各側におけるトレンチ２６を示す。なぜなら、この場合には、このトランジスタ画定する島を完全に囲むトレンチを有することが必要であり、トレンチ２６およびアモルファストランジスタの半導体の島を別個に画定し得るインプリメンテーションの最初の２つの方法と異なるからである。
【００５８】
次のステップは、第２の導電層２８を均一に堆積することにあり（図１６）、この第２の導電層２８は、ビアを満たし、多結晶シリコントランジスタのソースおよびドレインと接触するが、しかしまたアモルファストランジスタの今後のソースおよびドレインとも接触する。
【００５９】
次に（図１７）、金属層２８は、製造される相互接続部のパターンでエッチングされるが、これは、特に、多結晶シリコントランジスタのゲートＧｐの上およびアモルファスシリコントランジスタのゲートＧａの上で、この層を除去することによって行われる。前記金属層は、キャパシタの電極Ｇｃの上からは除去されない。かくして、全てのトランジスタのためのソースコンタクトおよびドレインコンタクト、上部キャパシタ電極、ならびに相互接続部が、画定される。
【００６０】
ゾーンＺｃにおけるキャパシタの上部電極が、シリコンの二重層２０、２２に載っており、この二重層２０、２２自体が、絶縁層１８によって形成された誘電体に載っていることに留意されたい。
【００６１】
最終ステップ（再び図１７）は、ｎドープされたシリコンを、それが第２の導電層によってもはや保護されないあらゆる場所から、すなわちゲートＧｐの上、ゲートＧａの上、および回路相互接続部に対応しない全てのエリアで、除去することにある。層２２のドープされたシリコンは、第２の導電層２８によって覆われた箇所に残る。
【００６２】
ここで繰り返すと、ドープされたシリコンの除去は、ドープされていないアモルファスシリコン層２０を、それが存在しかつ第２の導電層２８によって保護されていない箇所（ゾーンＺａ）で、エッチングしないかまたはそれほどエッチングしない選択的な腐食液を用いて行わなければならない。
【００６３】
ゲートＧａの上に残るドープされていないアモルファスシリコン層が、ｎ＋型ソースとｎ＋型ドレインとの間で、アモルファスシリコントランジスタの半導体チャネルを構成し、またこのトランジスタは、そのゲートをチャネルの下に位置させ、絶縁体１８は、ゲート絶縁体である。
【００６４】
最後に、インプリメンテーションのこの第３の方法では、アモルファスシリコンが、ソースおよびドレインコンタクト間で、多結晶シリコントランジスタの不活性化層１８の上に残ることに留意されたい。
【００６５】
この解決法は、多結晶シリコントランジスタのソースとドレインとの間で電流が層２０へ漏れる可能性が少しもないように、層２０のアモルファスシリコンを非常に軽くドープすることを仮定している。かかる漏れ電流の恐れがある場合には、このステップの後か、または図１５に示すステップの後もしくは前に、このアモルファスシリコン部分を除去することが必要であろうが、これには、少なくともこの除去ステップ中に、ゾーンＺｃを保護するためのマスクが必要とされる。
【００６６】
このように、本発明をどのように実施できるかについて可能な３つの例を説明した。本発明は、各画素に少なくとも１つのアモルファスシリコントランジスタを有するディスプレイであって、ディスプレイの行を駆動する役割をする多結晶シリコントランジスタを有するディスプレイに、とりわけ適用可能である。液晶ディスプレイ（ＬＣＤ）または発光ダイオード（ＬＥＤもしくはＯＬＥＤ）ディスプレイは、本発明を有利に用いることができる。
【００６７】
本発明はまた、画素が、２つのトランジスタであって、そのうちの１つが、キャパシタに格納された電荷をフレーム期間の間中できるだけ多く保持しなければならないので、アモルファスシリコンで製造されるのが好ましく、もう一方が、非常に一定したまたはより高い電流を送出しなければならないので、多結晶シリコンで製造される２つのトランジスタを含む場合に、同一の画素内のトランジスタに適用可能である。
【００６８】
これは、たとえば、次の方法で配置された２つのトランジスタを有する画素のためのケースである。すなわち、第１のトランジスタは、そのゲートを行選択導体に接続させ、そのドレインを、表示されるデータに対応する電位を印加する列導体に接続させ、そのソースを、第２のトランジスタのゲートに接続させる。第２のトランジスタは、そのドレインを供給電位に上昇させ、そのソースを、発光ダイオードに接続させ、この発光ダイオードがまたグランドに接続される。蓄積キャパシタが、第１のトランジスタのソースとグランドとの間に接続される。ダイオードをターンオンするために、蓄積キャパシタは、フレーム中に、第２のトランジスタをターンオンする十分な電位レベルを保持する。第２のトランジスタは、ダイオードをターンオンするために必要な定電流をダイオードに送出する。したがって、第１のトランジスタがアモルファスシリコンで製造される一方で、第２のトランジスタは、多結晶シリコンで製造される。蓄積キャパシタは、２つのトランジスタのゲートを形成する第１の導電層によって、アモルファスシリコントランジスタのゲート絶縁体を形成する絶縁層によって、ならびに２つのトランジスタのソースおよびドレインコンタクトを形成する第２の導電層によって、形成される。
【図面の簡単な説明】
【００６９】
【図１−４】本発明による製造方法の第１のステップを示す。
【図５−９】第１のインプリメンテーション変形における動作シーケンスを示す。
【図１０−１４】第２のインプリメンテーション変形における、図１〜４の続きを示す。
【図１５−１７】第３のインプリメンテーション変形における、図５に続く動作を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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