(57)【要約】  半導体構造体１０は記憶領域３４と論理領域３６とを有する基板１２を含む。第一のｐ型デバイスは記憶領域３４に形成され、第二のｐ型デバイスは論理領域３６に形成される。第一のｐ型デバイスの半導体ゲートの少なくとも一部は第二のｐ型デバイスの半導体ゲートの少なくとも一部よりもより低いｐ型ドーパント濃度を有する。第一及び第二のｐ型デバイスの半導体ゲートの各々は、ゼロではないｐ型ドーパント濃度を有する。
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【特許請求の範囲】
【請求項１】
半導体構造体を形成するための方法であって、
記憶領域及び論理領域を有する基板を提供する工程と、
前記記憶領域に第一のｐ型デバイスを形成するとともに前記論理領域に第二のｐ型デバイスを形成する工程と、を含み、
前記第一のｐ型デバイスの半導体ゲートの少なくとも一部は前記第二のｐ型デバイスの半導体ゲートの少なくとも一部よりもｐ型ドーパントの濃度が低く、前記第一及び第二のｐ型デバイスの各々の半導体ゲートはｐ型ドーパントの濃度がゼロではない、方法。
【請求項２】
前記形成工程は更に、
前記基板上に半導体ゲート層を形成する工程と、
前記第一のｐ型デバイスの半導体ゲートを形成するために使用される前記半導体ゲート層の一部に第一のｐ型注入を実施する工程と、
前記第二のｐ型デバイスの半導体ゲートを形成するために使用される前記半導体ゲート層の一部に第二のｐ型注入を実施する工程と、前記第一及び第二のｐ型デバイスの半導体ゲートを形成するために前記半導体ゲート層をパターン化する工程と、を含み、
前記第一のｐ型注入は、前記第ニのｐ型注入よりも低いｐ型ドーズ量を使用する、請求項１に記載の方法。
【請求項３】
前記第一のｐ型注入は、前記半導体ゲート層へのブランケット注入である、請求項２に記載の方法。
【請求項４】
前記形成工程は更に、
拡散低減注入を実施する、請求項１に記載の方法。
【請求項５】
前記拡散低減注入は、窒素、炭素及びゲルマニウムからなる群より選択される種を使用して実施される、請求項４に記載の方法。
【請求項６】
前記形成工程は更に、
前記基板上にて前記第一のｐ型デバイスの半導体ゲートの各側に隣接してソース／ドレイン領域を形成する工程と、
アニーリングを実施する工程と、を含み、
前記ソース／ドレイン領域は前記第一のｐ型デバイスの半導体ゲートの下側に延びており、かつ前記拡散低減注入は前記アニーリングの前に第一のｐ型デバイスの半導体ゲートに実施される、請求項４に記載の方法。
【請求項７】
請求項４に記載の方法は前記基板上に半導体ゲート層を形成する工程を更に含み、前記拡散低減注入は第一のｐ型デバイスの半導体ゲートを形成するために使用される半導体ゲート層の一部に選択的に注入される、方法。
【請求項８】
前記形成工程は更に、
前記基板上に半導体ゲート層を形成する工程と、
前記半導体ゲート層上にハードマスク層を形成する工程と、
前記第一及び第二のｐ型デバイスの半導体ゲートを形成する工程と、
前記第一のｐ型デバイスの半導体ゲートに隣接してソース／ドレイン領域を形成するためにソース／ドレイン注入を実施する工程と、を含み、
前記ハードマスク層の一部は前記ソース／ドレイン注入時に前記第一のｐ型デバイスの半導体ゲート上に維持される、請求項１に記載の方法。
【請求項９】
前記形成工程は更に、
前記基板上にその場でｐ型ドープされた半導体ゲート層を堆積する工程と、
前記第一及び第二のｐ型デバイスの半導体ゲートを形成するために、前記その場でｐ型ドープされた半導体ゲート層をパターン化する工程と、を含む、請求項１に記載の方法。
【請求項１０】
半導体構造体を形成する方法において、
記憶領域及び論理領域を有する基板を提供する工程と、
前記基板上にゲート誘電体層を形成する工程と、
前記ゲート誘電体層上に半導体ゲート層を形成する工程と、
前記記憶領域に第一の半導体ゲートを形成し、かつ前記論理領域に第二の半導体ゲートを形成するために前記半導体ゲート層をパターン化する工程と、
前記記憶領域に拡散低減注入を実施する工程と、
前記基板の、前記第一の半導体ゲートに隣接してソース／ドレイン領域を形成する工程と、を含み、
前記第一の半導体ゲートの少なくとも一部は前記第二の半導体ゲートの少なくとも一部よりもより低いドーパント濃度の第一の導電性タイプを有する、方法。
【請求項１１】
請求項１０に記載の方法は更に、
前記半導体ゲート層に、前記第一の導電性タイプを有する第一の注入を実施する工程を含む、方法。
【請求項１２】
前記第一の注入は、ブランケット注入として実施される、請求項１１に記載の方法。
【請求項１３】
請求項１１に記載の方法は更に、
前記記憶領域の半導体ゲート層をマスクした状態にて、前記論理領域の半導体ゲート層に第一の導電性タイプを有する第二の注入を実施する工程を含み、
前記第二の注入は前記第一の注入の前又は後に実施される、方法。
【請求項１４】
前記記憶領域は、第一の導電性タイプのデバイスを有する第一のデバイス領域と、第二の導電性タイプのデバイスを有する第二のデバイス領域とを更に含み、前記第一の注入は前記記憶領域の第一のデバイス領域にのみ実施される、請求項１１に記載の方法。
【請求項１５】
前記記憶領域は、第一の導電性タイプのデバイスを有する第一のデバイス領域と、第二の導電性タイプのデバイスを有する第二のデバイス領域とを更に含み、前記拡散低減注入は、前記第一及び第二の半導体ゲートを形成する前に、前記記憶領域の第一のデバイス領域においてのみ半導体ゲート層に実施される、請求項１０に記載の方法。
【請求項１６】
前記拡散低減注入物は、窒素、炭素及びゲルマニウムからなる群より選択される種を含む、請求項１５に記載の方法。
【請求項１７】
前記拡散低減注入は、前記第一の半導体ゲートに実施される、請求項１０に記載の方法。
【請求項１８】
前記拡散低減注入物は、窒素、炭素及びゲルマニウムからなる群より選択される種を含む、請求項１７に記載の方法。
【請求項１９】
請求項１０に記載の方法は更に、
前記半導体ゲート層上にハードマスク層を形成する工程を含み、前記ハードマスク層の一部は、前記ソース／ドレイン領域の形成時に前記第一の半導体ゲート上にある、方法。
【請求項２０】
前記第一の導電性タイプはｐ型である、請求項１０に記載の方法。
【請求項２１】
前記半導体ゲート層を形成する工程は、前記第一の導電性タイプのドーパント濃度を有するその場ドープ層を堆積する工程を含む、請求項１０に記載の方法。
【請求項２２】
半導体構造体であって、
記憶領域及び論理領域を有する基板と、
記憶領域にある第一のｐ型デバイスと、
論理領域にある第二のｐ型デバイスと、からなり、
前記第一のｐ型デバイスの半導体ゲートの少なくとも一部は第二のｐ型デバイスの半導体ゲートの少なくとも一部よりもより低いｐ型ドーパント濃度を有し、前記第一及び第二のｐ型デバイスの半導体ゲートの各々は、ｐ型ドーパントの濃度がゼロではない、半導体構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体構造体及びその製造方法に関し、より詳細には、低減されたゲートドーピングを用いる半導体構造体及びその形成方法に関する。
【背景技術】
【０００２】
記憶デバイスのような集積回路の所要電力を低減するために消費電力の低い半導体構造体の必要性がますます増大している。ＳＲＡＭのような記憶デバイスは典型的にはビットセルを用いて実装され、その性能は、ビットセルを実装するために使用される半導体技術を含む多くのパラメータの関数である。ＳＲＡＭビットセルの機能性及び性能は特に、同ビットセルの書き込みマージンに依存する。書き込みマージンが高ければ高いほど、より低い電圧を使用してビットセルの状態を変更させることが可能になる。従って、電圧が低ければ低いほどビットセル、よって同ビットセルを使用するメモリによる消費電力は低くなる。しかしながら、従来の記憶デバイスではビットセルの状態変化を実施するためにより高い電圧を必要とし、よって消費電力が高くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、ＳＲＡＭのような記憶デバイスの読み取りパーフォーマンスを損ねることなく、ビットセルに対してより高い書き込みマージンが得られる改善された半導体構造体の必要性が存在する。
【課題を解決するための手段】
【０００４】
一態様において、半導体構造体を形成する方法が提供される。同方法は、記憶領域及び論理領域を備える基板を提供する工程を含む。同方法は、記憶領域に第一のｐ型デバイスを、論理領域に第二のｐ型デバイスを形成する工程を更に含み、第一のｐ型デバイスの半導体ゲートの少なくとも一部は第二のｐ型デバイスの半導体ゲートの少なくとも一部よりもｐ型ドーパント濃度が低く、第一及び第二のｐ型デバイスの半導体ゲートの各々はゼロではないｐ型ドーパント濃度を有する。
【０００５】
別の態様において、半導体構造体を形成する方法が提供される。同方法は、記憶領域及び論理領域を備える基板を提供する工程を含む。同方法は、ゲート誘電体層上に半導体ゲート層を形成する工程を更に含む。同方法は、記憶領域に第一の半導体ゲートを形成し、論理領域に第二の半導体ゲートを形成するために半導体ゲート層をパターン化する工程を更に含み、第一の半導体ゲートの少なくとも一部は第二の半導体ゲートの一部よりも低いドーパント濃度の第一の導電性型を有する。同方法は、記憶領域に拡散低減注入を実施する工程を更に含む。同方法は、基板に、第一の半導体ゲートに隣接してソース／ドレイン領域を形成する工程を更に含む。
【０００６】
更に別の態様において、記憶領域と論理領域を備えた基板からなる半導体構造体が提供される。半導体構造体は、記憶領域に第一のｐ型デバイスを更に含む。半導体構造体は論理領域に第二のｐ型デバイスを更に含み、第一のｐ型デバイスの半導体ゲートの少なくとも一部は第二のｐ型デバイスの半導体ゲートの少なくとも一部よりもｐ型ドーパント濃度が低く、第一及び第二のｐ型デバイスの半導体ゲートの各々はゼロではないｐ型ドーパント濃度を有する。
【発明を実施するための最良の形態】
【０００７】
本発明は、添付された図面により一例として図示されるが、同図面により限定されるものではない。同様の符号は同様の要素を示す。
図面における要素は簡略化及び明瞭化のために図示されており、必ずしも寸法化されていないことを当業者は理解している。例えば、図面における幾らかの要素の寸法は、本発明の実施形態の理解を容易にするために、その他の要素に対して誇張されている。
【０００８】
図１は本発明の一実施形態の処理工程と一致する、記憶領域３４及び論理領域３６を備えた半導体構造体１０の図である。イオン注入のような半導体処理技術を使用して、ｐ型基板１２にｐ型ウェル領域１４，１８及びｎ型ウェル領域１６，２０が形成され得る。ｐ型ウェル領域１４，１８及びｎ型ウェル領域１６，２０は誘電体２２，２４及び２６により分離され、同誘電体の各々は、浅いトレンチ分離部として機能する。半導体構造体１０の異なる領域は記憶領域３４及び論理領域３６として供される。一例として、記憶領域３４はＳＲＡＭビットセルのような記憶デバイスを含む一方、論理領域３６は論理デバイスを含む。この処理工程の一部として、ゲート層３０はゲート誘電体層２８上に堆積され得る。一例として、ゲート層３０は任意の適切な半導体材料であり得る。
【０００９】
再び図１を参照すると、次に、ｐ型ブランケット注入物３２がゲート層３０に注入され得る。ｐ型ブランケット注入物３２はゲート層３０の一部又はゲート層３０の全体に注入され得る。ホウ素、ＢＦ２、インジウム、ガリウム及び／又はその他適切なドーパントのような任意の適切なｐ型ドーパントが使用され得る。一例として、ホウ素の注入エネルギは５乃至１５ｋｅＶの範囲であり得る。一例として、ホウ素のドーズ量は、１ｅ１４原子／ｃｍ２乃至１ｅ１５原子／ｃｍ２の範囲であり得る。これは、記憶領域３４のｐ型デバイスの半導体ゲートに、約１ｅ１８原子／ｃｍ３乃至５ｅ１９原子／ｃｍ３の範囲にて累積ｐ型濃度を生ずる。ｐ型ドーパントの半導体ゲートにおける同様のドーパント濃度は、例えばゲート堆積時にその場（ｉｎ−ｓｉｔｕ）ドーピングのようなその他適切な技術を用いて達成され得る。例えば、図１において、ゲート層３０はゲート堆積時にその場でドープされる。
【００１０】
ｐ型ドーパントのドーズ量は、記憶領域３４のｐ型デバイスのゲート領域の少なくとも一部のドーパント濃度が論理領域３６のｐ型デバイスのゲート領域の少なくとも一部に対するドーパント濃度よりも相対的に低いドーパント濃度を提供するべく選択され得る。特に、記憶領域３４のゲート誘電体上のゲート領域の少なくとも一部は、論理領域３６のゲート誘電体上のゲート領域の少なくとも一部よりも低いドーパント濃度を有する。本明細書において使用されているように「ドーパント濃度」なる用語は活性ドーパント濃度を参照する。記憶領域３４及び論理領域３６に対応するｎ型デバイスは従来の半導体処理工程を使用してドープされ得る。しかしながら、そのドーピング濃度は、ｐ型ブランケット注入物３２を考慮するために変更される必要がある。いずれの場合においても、記憶領域３４のｐ型デバイスに対するゲート領域及び論理領域３６のｐ型デバイスに対するゲート領域のドーピング濃度はゼロではない。図１はｎ型及びｐ型の両方のウェル領域を示しているが、本発明の実施形態はｐ型ウェル領域を備えることなく実施され得る。
【００１１】
図２は、本発明の一実施形態の処理工程に一致する、ゲート層と、論理デバイスに対するｐ型注入を備えた図１の半導体構造体の図である。この処理工程の一部として、論理領域３６に対応するｐ型デバイスは、記憶領域３４に対応するｐ型デバイスよりもｐ型注入４０を使用してより多くドープされ得る。代替的に、論理領域３６に対応するｐ型デバイスは、記憶領域３４に対応するｐ型デバイスと同じドーパントレベルにてドープされ得る。記憶領域３４のｐ型デバイスは、ＳＲＡＭビットセルの負荷デバイス又はプルアップデバイスとして使用され得る。記憶領域３４のｎ型デバイスは、ＳＲＡＭビットセルのラッチデバイス及び／又はパスゲートデバイスとして使用され得る。示されるように、論理領域３６に対応するｐ型デバイス以外のデバイスは、マスク３８を用いて被覆され得る。図示されていないが、ｎ型デバイスは従来の半導体処理技術を用いてドープされ得る。
【００１２】
図３は、本発明の一実施形態の処理工程と一致する、拡散低減注入物４４での注入を伴う図２の半導体構造体の図である。この処理の一部として、半導体構造体１０は、記憶領域３４に対応するｐ型デバイス以外の全ての場所がマスク層４２を用いて被覆され得る。次に、拡散低減注入物４４が記憶領域３４に対応するｐ型デバイスに注入され得る。図２に示されてはいないが、拡散低減注入物４４は記憶領域３４及び論理領域３６の両方に対応するｐ型デバイスに注入され得る。しかしながら、記憶領域３４のｐ型デバイスはより多くの量の拡散低減注入物にさらされ得る。一例として、拡散低減注入物４４は窒素、炭素及びゲルマニウムを含み得る。一例として、窒素の注入エネルギは２乃至１０ｋｅＶの範囲であり得る。一例として、窒素のドーズ量は５ｅ１４原子／ｃｍ２乃至５ｅ１５原子／ｃｍ２の範囲であり得る。一例として、炭素の注入エネルギは５乃至１０ｋｅＶの範囲であり得る。一例として、炭素のドーズ量は５ｅ１４原子／ｃｍ２乃至５ｅ１５原子／ｃｍ２の範囲であり得る。一実施形態において、ｐ型ブランケット注入物３２に関して図１に示される工程を実施するよりはむしろ、マスク４２は記憶領域３４に対応するｐ型デバイスにｐ型注入を実施するために使用され得る。拡散低減注入物４４は、ｐ型注入物を注入する前又はｐ型注入物を注入した後に注入され得る。
【００１３】
図４は、本発明の一実施形態の処理工程と一致する、拡散低減注入が図３の処理工程とは異なる工程にて実施される半導体構造体の図である。図示されるように、拡散低減注入物５６は、ゲート４６，４８，５０，５２及びスペーサ６０，６２，６４及び６６が形成された後に注入され得る。この工程の一部として、マスク５４を使用して、記憶領域３４のｐ型デバイス以外のｐ型デバイスが被覆され得る。拡散低減注入物５６は、窒素、炭素及びゲルマニウムであり得、図３に関して上記したものと同様の注入エネルギ及びドーズ量を有し得る。図４はスペーサ６０，６２，６４及び６６を示しているが、拡散低減注入物５６はこれらのスペーサが形成される前に注入することもできる。
【００１４】
図５は本発明の一実施形態の処理工程と一致する、ソース／ドレイン注入を伴う図４の半導体構造体の図である。この工程の一部として、ソース／ドレイン注入物５８は、ソース−ドレイン領域６８，７０を形成するために従来の半導体処理技術を使用して注入され得る。ソース／ドレイン領域は、例えばその場ドーピングエピタキシャル成長のような注入以外の技術を使用して形成され得る。この工程は、図４の工程の前又は後に実施され得る。ソース／ドレイン注入物５８を注入した後に、ソース／ドレイン注入は半導体構造体１０のその他のデバイスに対して実施され得る。次に、ソース／ドレイン領域６８，７０はドーパントを活性化するためにアニーリングされ得る。ソース／ドレイン領域６８，７０は拡散を最小限とするために、低熱量アニールを用いてアニーリングされ得る。
【００１５】
図６は、本発明の一実施形態の処理工程と一致する、ソース／ドレイン領域及びスペーサが形成された半導体構造体の図である。記憶領域３４に対応するｐ型デバイスは、論理領域３６に対応するｐ型デバイスのゲート領域のドーピング濃度と比較して、ゲート領域に対してより低いドーピング濃度を有し得る。付随的に、及び／又は代替的に、記憶領域３４に対応するｐ型デバイスのみが、図３又は４に対して上記したように拡散低減注入物を備え得る。記憶領域３４に対応するｐ型デバイスにおけるゲート領域がより低いドーピング濃度であることにより、記憶領域３４における半導体装置により低い電流を生ずる一方で、しきい電圧における最小限の効果は維持される。ＳＲＡＭビットセルの負荷デバイスとして使用される場合、このより弱いデバイスは、ビットセルに書き込むために要する電圧も低くすることができる。
【００１６】
図７は、本発明の一実施形態の処理工程と一致する、ハードマスク７２を備えた半導体構造体の図である。ハードマスク７２はゲート層３０上に従来の半導体処理技術を使用して形成され得る。一例として、ハードマスクは、窒化ケイ素、酸化ケイ素、酸窒化ケイ素若しくはポリ結晶シリコンゲルマニウム、又はその他の適切な材料及びそれらの組み合わせからなる。この工程は、図１、２及び３に示された工程の後に実施され得る。次に、ゲート層３０及びハードマスク７２が、ゲート領域を形成するためにパターン化され、エッチングされる。次に、ハードマスク７２が、記憶領域３４のｐ型デバイスのゲート領域上を除いて、ゲート領域から除去され得る。図８を参照すると、これにより、ゲート７８及びハードマスク部７４を有する記憶領域３４のｐ型デバイス上にゲートスタック部が形成される。
【００１７】
図８は、本発明の一実施形態の処理工程と一致する、ソース／ドレイン領域及びスペーサを備えた半導体構造体の図である。この工程の一部として、ソース／ドレイン注入物９４は、ソース−ドレイン領域９６，９８を形成するために従来の半導体処理技術を用いて注入され得る。一例として、マスク９２は、この工程の一部としてｎ型デバイスをマスクするために使用され得る。ハードマスク部７４は記憶領域３４のｐ型デバイスに対応するゲート７８からのソース／ドレイン注入物９４を遮断し得る。従って、記憶領域３４のｐ型デバイスはソース／ドレイン注入物９４からのドーパントを受承しないゲートを有し得る。スペーサ８４，８６，８８及び９０は、ソース／ドレイン注入９４の前に形成され得る。ハロー注入及びエクステンション注入のような更なる工程が、スペーサ８４，８６，８８及び９０を形成する前に実施され得る。
【００１８】
図９は、本発明の一実施形態の処理工程と一致する、ソース／ドレイン領域及びスペーサを備えた図８の半導体構造体の図である。ハードマスク部７４は従来のエッチング技術を用いて除去され得る。
【００１９】
上記の工程及び半導体構造体は、ｐ型デバイスの例示的なより低濃度のドーピングを使用して記載したが、ｎ型デバイスもまた、本発明の代替的な実施形態と一致して、より低濃度のドーパントを用いてドープされ得る。従って、例えば、ＳＲＡＭが負荷デバイスとしてｎ型デバイスを使用し、かつラッチデバイスとしてｐ型デバイスを使用する場合、記憶領域３４に対応するｎ型デバイスはより低濃度のドーパントにてドープされ、より弱いｎ型デバイスが得られる。より弱いｎ型デバイスは、負荷デバイスとしてより弱いｎ型デバイスを使用するＳＲＡＭの書き込みマージンを改善し得る。記憶領域３４及び論理領域３６に対応するｐ型デバイスは、従来の半導体処理技術を使用してドープされ得る。付随的に、上述の処理及び半導体構造体は平坦な構造体を使用して記載されているが、平坦ではない工程及び半導体構造体が上述の工程を使用して形成され得る。従って、例えば、ＦｉｎＦＥＴ及び類似のその他の平坦ではない構造体も形成され得る。
【００２０】
利益、その他の利点及び課題の解決手段が特殊な実施形態に関して上述のように記載されてきた。しかしながら、利益、利点、課題の解決手段及び、任意の利益、利点或いは起こり得るまたはさらに記載された解決手段の原因となる任意の要素は、任意の請求項又は全ての請求項の、決定的な、必要とされる、若しくは本質的な特徴或いは要素として解釈されるべきではない。本明細書にて使用されているように、「〜からなる。（ｃｏｍｐｒｉｓｅｓ）」「〜からなる（ｃｏｍｐｒｉｓｉｎｇ）」なる用語又はそれらの任意のその他の変形した用語は、包括的な包含をカバーすることを意図されており、それにより、列記された要素を含む工程、方法、部品または装置は、それらの要素のみを含むのではなく、列記されていないその他の要素、或いは該工程、方法、部品又は装置に生来的なその他の要素も含み得る。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態の処理工程と一致する、記憶領域及び論理領域を備えた半導体構造体の図である。
【図２】本発明の一実施形態の処理工程と一致する、論理デバイスのためのゲート層とｐ−型注入を備えた図１の半導体構造体の図である。
【図３】本発明の一実施形態の処理工程と一致する、拡散低減注入を用いた図２の半導体構造体の図である。
【図４】本発明の一実施形態の処理工程と一致する、拡散低減注入が図３の処理工程とは異なる工程にて実施される半導体構造体の図である。
【図５】本発明の一実施形態の処理工程と一致する、ソース／ドレイン注入物を用いた図４の半導体構造体の図である。
【図６】本発明の一実施形態の処理工程と一致する、ソース／ドレイン領域及びスペーサを備えた半導体構造体の図である。
【図７】本発明の一実施形態の処理工程と一致する、ハードマスクを備えた半導体構造体の図である。
【図８】本発明の一実施形態の処理工程と一致する、ソース／ドレイン領域及びスペーサを備えた半導体構造体の図である。
【図９】本発明の一実施形態の処理工程と一致する、ソース／ドレイン領域及びスペーサを備えた図８の半導体構造体の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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