(57)【要約】  イメージ・センサ回路は、行および列の形に配置された感光性画素群を持つＣＭＯＳイメージ・センサ、および読み出し回路を含む。読み出し回路は、２つの連続したリセット・フェーズの間の２つの異なった時点にて画素群から読み出された信号を格納するためのＣＤＳステージを持つ記憶手段、およびアナログからデジタルへの変換器を含み、ＣＤＳステージは、格納された信号をお互いから減算するための減算手段を具備し、そしてその減算の結果が差動信号としてアナログからデジタルへの変換器（２１）へ供給される。
2009538074.tif 000002
【特許請求の範囲】
【請求項１】
イメージ・センサ回路であって、
行および列の形に配置された感光性画素群を持つＣＭＯＳイメージ・センサ、および
２つの連続したリセット・フェーズの間の２つの異なった時点にて前記画素群から読み出された信号を格納するためのＣＤＳステージを持つ記憶手段およびアナログからデジタルへの変換器を含む読み出し回路、
を含み、
前記ＣＤＳステージは、前記格納された信号相互の差分を取るための減算手段を備え、
前記減算の結果が、差動信号として前記アナログからデジタルへの変換器（２１）へ供給される
ことを特徴とするイメージ・センサ回路。
【請求項２】
前記差動信号は、差動バッファステージを介して前記ＣＤＳステージから前記アナログからデジタルへの変換器（２１）へ供給されることを特徴とする請求項１に記載のイメージ・センサ回路。
【請求項３】
前記差動バッファステージは、ソース・フォロア構成のトランジスタ群を具備することを特徴とする請求項２に記載のイメージ・センサ回路。
【請求項４】
前記差動バッファステージは、少なくとも１つのシングル・エンド演算増幅器を具備することを特徴とする請求項２に記載のイメージ・センサ回路。
【請求項５】
前記差動バッファステージは、２つのバッファ回路（１６、１７）を備え、各バッファ回路（１６、１７）は、前記差動信号の２つのうちの１つごとに１つのシングル・エンド演算増幅器を具備することを特徴とする請求項４に記載のイメージ・センサ回路。
【請求項６】
前記減算手段は、スイッチド・キャパシタ増幅器構成の増幅器を具備することを特徴とする請求項１〜５の１つに記載のイメージ・センサ回路。
【請求項７】
前記ＣＤＳステージは、コモン・モード阻止ステージを備えることを特徴とする請求項１〜６の１つに記載のイメージ・センサ回路。
【請求項８】
前記コモン・モード阻止ステージは、動的に制御されることを特徴とする請求項７に記載のイメージ・センサ回路。
【請求項９】
前記コモン・モード阻止ステージは、前記コモン・モード動作点を制御するためにＣＭＦＢ（Common Mode FeedBack control circuit：コモン・モード・フィードバック制御回路）を具備することを特徴とする請求項７または８に記載のイメージ・センサ回路。
【請求項１０】
前記コモン・モード・フィードバック制御回路は、容量的に結合されることを特徴とする請求項９に記載のイメージ・センサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行および列の形に配置された感光性画素群および読み出し回路を持つＣＭＯＳイメージ・センサ、を含むイメージ・センサに関する。
【背景技術】
【０００２】
つい最近になって、ＣＭＯＳイメージ・センサがプロのカメラ、例えばテレビの制作または映画制作のためのカメラ、の分野に入り始めている。それまでは、これらのカメラはＣＣＤイメージ・センサを備えていた。ＣＣＤイメージ・センサと比較すると、ＣＭＯＳイメージ・センサは、より高い読み出しレートを提供する。しかしながら最近までは、ＣＣＤイメージ・センサで実現できたものと同じ大きさの画素数をＣＭＯＳイメージ・センサにおいて達成することは可能ではなかった。結果としてのＣＭＯＳイメージ・センサの解像度はプロのカメラにとってはあまりにも低かった。今日の製造技術には、ＣＣＤイメージ・センサと同様の画素数を有するＣＭＯＳイメージ・センサを実現する能力がある。
【０００３】
ＣＭＯＳイメージ・センサは、ＣＣＤイメージ・センサより低いコストにて生産可能となっている。さらにＣＭＯＳイメージ・センサは、達成可能な高い読み出しレートに依って高いフレームレートを達成可能である。さらになおＣＭＯＳイメージ・センサの雑音は、ＣＣＤイメージ・センサの雑音と同等またはそれ以下である。ＣＭＯＳイメージ・センサにより撮られた画像は、よりくっきりし、鮮明に見え、そしてより高い読み出しレートの故に、高速運動がにじんで見えることがない。ＣＭＯＳイメージ・センサの別の利点は、センサ上に他の回路を同じ技術を使用して集積することができることである。
【０００４】
特許文献１においては、パターン雑音の除去のために、読み出し回路が相関二重標本化回路、すなわちＣＤＳ（Correlated Double Sampling）回路を含む、光ダイオード・センサ回路が記述されている。このＣＤＳ回路は、キャパシタ、クランプ（clamping）トランジスタ、および転送ゲートを具備する。
【０００５】
特許文献２においては、ＣＭＯＳイメージ・センサ回路およびＣＤＳ回路を持つ回路図が記述されている。このＣＤＳ回路においては、スイッチド・キャパシタのみが使用される。特許文献３において記述されている追加的ＣＤＳ回路においては、スイッチを伴ったキャパシタが使用される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５，７４２，０４２Ｂ１号明細書
【特許文献２】米国特許第５，９６９，７５８Ｂ１号明細書
【特許文献３】米国特許第６，３２０，６１６Ｂ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高い読み出しレートが可能なＣＭＯＳイメージ・センサのための読み出し回路を持つイメージ・センサ回路を提供することが望まれる。多数の画素数を扱うことを可能とするＣＭＯＳイメージ・センサのための読み出し回路を提供することもまた望まれる。低雑音値を有するＣＭＯＳイメージ・センサのための読み出し回路を提供することがさらに望まれる。
【課題を解決するための手段】
【０００８】
本発明は、請求項１に記載されているような読み出し回路を持つイメージ・センサ回路を提案する。本発明の有利な成果および実施形態は、従属請求項において提示される。本発明によると、イメージ・センサ回路は行および列の形に配置された感光性画素群を持つＣＭＯＳイメージ・センサ、および読み出し回路を含み、読み出し回路自体は、２つの連続したリセット・フェーズの間の２つの異なった時点にて画素群から読み出された信号を格納するためのＣＤＳステージを持つ記憶手段、およびアナログからデジタルへの変換器（アナログ−デジタル変換器）を含む。このＣＤＳステージは、複数の格納された信号相互の差分をとるための減算手段を具備し、その減算の結果が差動（differential）信号としてアナログ−デジタル変換器へ供給される。このＣＤＳステージおよびアナログ−デジタル変換器は、差動出力信号を持つ差動ＣＤＳステージとして、および差動信号を変換するための差動アナログ−デジタル変換器として形成される。
【０００９】
平衡（balanced）または差動設計により、クロストーク、コモン・モード・オフセットを上手く阻止することを提供する。特に、クロック信号のクロストークが削減される。
【００１０】
望ましくは、差動信号はＣＤＳステージから差動バッファステージを介してアナログ−デジタル変換器へ供給される。差動バッファステージは、ＣＤＳステージをアナログ−デジタル変換器ステージから切り離す（ｄｅｃｏｕｐｌｅ）ために使用され、その結果、高い画素レートに、その結果の高いフレームレートに対応する、アナログ−デジタル変換器の高いクロックレートを可能とする。
【００１１】
一実施形態においては、差動バッファステージはソース・フォロワ構成のトランジスタ群を具備する。
【００１２】
別の実施形態においては、差動バッファステージはシングルエンド（single-ended）演算増幅器を具備する。望ましくは、差動バッファステージは２つのバッファ回路を備え、そこでは各バッファ回路が差動信号の２つの側の内の片方に対してシングルエンド演算増幅器を具備する。
【００１３】
望ましくは、減算手段は、スイッチド・キャパシタ増幅器構成にて配置された増幅器を具備する。
【００１４】
本発明の成果においては、ＣＤＳステージはコモン・モード阻止ステージを備える。ＣＤＳステージおよびコモン・モード阻止ステージは望ましくは、線形信号特性を提供する。望ましくは、コモン・モード阻止ステージは動的に制御される。
【００１５】
本発明の一実施形態においては、コモン・モード阻止ステージは、コモン・モード動作点を制御するためにコモン・モード・フィードバック制御回路を具備する。望ましくは、コモン・モード・フィードバック制御回路は容量的に結合される。
【００１６】
本発明は、図面に例示された一実施形態を使用して、さらに詳細に説明される。
【発明の効果】
【００１７】
本発明による回路は、ＣＤＳステージにおいて生成される雑音を有利に減少させる。さらに読み出し回路の帯域幅を増加させると、その結果、より高いフレームレート、および／または画素数を可能とする。雑音が削減されると、より多い画素数および高い動作性能範囲を有するセンサ配置の生成が可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の読み出し回路を持つイメージ・センサ回路の代表的ブロック図である。
【図２】ＣＤＳステージの代表的回路図である。
【図３】差動バッファステージの代表的回路図である。
【図４】信号経路を示す読み出し回路の代表的構造図である。
【発明を実施するための形態】
【００１９】
図１は、本発明による、複数の行（rows）および複数の列（columns）の形に配置された感光性画素群および読み出し回路を持つＣＭＯＳイメージ・センサを含むイメージ・センサ回路の例示的なブロック図を示す。読み出し回路は、２つの連続したリセット・フェーズの間の２つの異なった時点にて画素群から読み出された信号を格納するための差動ＣＤＳステージを持つ記憶手段、差動バッファステージ、およびアナログ−デジタル変換器を含む。ＣＤＳステージは、格納された信号相互の差分をとるための減算手段を具備し、そこではその減算の結果が差動信号として差動バッファステージを介してアナログ−デジタル変換器へ供給される。減算手段は差動増幅器から構成される。
【００２０】
特に、ＣＤＳステージはアナログ領域において相関二重標本化を実行する。最初の信号、また暗値（dark value）とも言及されるが、が第１のキャパシタ中に格納される。図においては最初の値は、Ｕｒｅｆと命名される。画素のリセットの後の露光期間に画素中に集積された光に対応する信号が、第２のキャパシタに格納される。この信号はまた、明値（bright value）とも言及され、そしてＵｏｕｔと命名される。差動増幅器が暗値から明値を減算し、そして差動ドライバまたはバッファステージにＵＣＤＳ＋およびＵＣＤＳ−としてその減算の結果を出力する。差動デジタル−アナログ変換器は、差動バッファステージの出力に接続される。
【００２１】
その結果、ＣＤＳステージは、差動バッファステージによってアナログ−デジタル変換ステージから切り離される。この切り離しにより、アナログ−デジタル変換器の、高い画素レートおよびその結果高いフレーム・レート度に対応する高いクロック・レートを可能とする。差動バッファステージは、少なくとも１つのシングルエンド演算増幅器からなる。
【００２２】
動作中、先ず、基準値または暗値が格納される。暗値は、イメージ・センサのリセット値とすることができ、または外部的にこの回路に供給することができる。その後、イメージ・センサが露光される。露光されたイメージ・センサからの信号または明値もまた格納される。格納された値は、ＣＤＳステージにて相互の差分が取られる。減算は、例えば差動増幅器により実行可能である。好適な実施形態においては、ＣＭＯＳイメージ・センサのリセット値が暗値として使用される。ＣＭＯＳセンサ回路に依っては、リセット値を追加的記憶手段（例えばキャパシタ）に格納することが必要な場合がある。計算された差動値は、ＣＤＳステージにおいて増幅され、またはバッファされることができる。読み出される画素数が大きい場合においては、読み出し回路の必要帯域幅が非常に大きくなることになる。ＣＤＳステージがまた、バッファとして使用される場合においては、ＣＤＳステージの出力に同じことが当てはまる。信号および過渡現象が落ち着くため、また必要最小限の動作性能を確実にするために、ＣＤＳステージにてある時間が必要であるため、ＣＤＳステージの帯域幅は予め定められた値に設定される。
【００２３】
一例として８ビットの分解能を有する画素信号を提供するために、ＣＤＳステージは、必要な動作周波数において８ビット＊６ｄＢ／ビット＝４８ｄＢの有効動作性能範囲を提供せねばならない。通常、増幅器は、考慮されねばならない利得および帯域幅の間にある関係を有する。３ｄＢロール・オフ（roll off）周波数を決定するために、次の式を使用可能である：
２＊Π＊ＧＢＷ＝ｖ＊ｆ＿３ｄＢ、
ここで、ｖは利得に対応しており、ｆ＿３ｄＢは３ｄＢロール・オフ周波数であり、そしてＧＢＷは増幅器の利得−帯域幅積である。必要な利得−帯域幅積は、画素クロックにより決定される。１４８０＊１９２０画素およびフレームレート１００Ｈｚを有するイメージ・センサに対して、必要な利得帯域幅積は、ＧＢＷ＝１００Ｈｚ＊１４８０＊１９２０＝２８４ＭＨｚのように計算可能である。後の画像処理に対して十分な動作性能を提供するために、１２ビットまたは１６ビットの分解能が望まれる。次に増幅器の利得が、
【００２４】
【数１】
2009538074.tif 000003
【００２５】
のように計算可能である。
次に、ＣＤＳステージ増幅器の３ｄＢロール・オフ周波数は、
【００２６】
【数２】
2009538074.tif 000004
【００２７】
のように計算可能である。
【００２８】
同時に、ＣＤＳステージの雑音が、必要な動作性能範囲、この例においては７２ｄＢまたは１２ビット、に対して許容されているものより以上であってはならない。構造的サイズが０．５μｍ未満でかつ３．３Ｖ供給電圧を有するＣＭＯＳプロセス技術によるアナログ回路は、１．８Ｖの有効信号振幅を許容する。これらの値を与えると、増幅器に許容される最大の雑音は次のように見積もることが可能である：
【００２９】
【数３】
2009538074.tif 000005
【００３０】
ここで、ＤＲは、必要な分解能により決定される動作性能範囲、この場合は７２ｄＢである。Ｖｍａｘは、最大有効信号振幅、この場合は１．８Ｖであり、そしてＶｎは、等価雑音電圧である。雑音に関してこの式を解くと、許容される最大の等価雑音電圧Ｖｎは１４０μＶという結果になる。４４８ｋＨｚの３ｄＢロール・オフ周波数を有する典型的な演算増幅器は、これらの要件に適合しない。１４０μＶの許容最大等価雑音電圧は、１９．５ｎＶ２の等価雑音電力に対応する。この大きさの雑音電力は、画像の暗領域が少しの有効情報も含まないように、画素の感度を下げるであろう。したがって、プロフェッショナルのカメラによって設定される感度およびレートに関する要件は、既知のただ一つのＣＤＳステージに基づく読み出し回路によって実現することはできない。
【００３１】
以上で説明したように、本発明によると読み出し回路は、差動設計を使用して提供される。特に、差動ＣＤＳステージおよび差動アナログ−デジタル変換ステージの間に差動バッファステージを提供する。この差動バッファステージは、ＣＤＳステージ増幅器の帯域幅要件を減少させ、したがって増幅器の雑音を減少させる。ＣＤＳステージにおいて、減算および高精度の増幅が実行される。この差動バッファステージは、アナログ−デジタル変換器に与えられる信号の高速伝送を提供する。差動バッファステージによって加えられる雑音は、ＣＤＳステージの利得帯域幅要件の削減によるＣＤＳステージにおける雑音の減少より低くなければならないことは言うまでもない。
【００３２】
図２においては、差動ＣＤＳ増幅器の代表的回路が記述されることになる。図２に示される代表的回路には、さらに開ループ利得を増加させ、その結果ＣＤＳ増幅器の精度を増加させる出力ステージが追加される。図に示された例示的回路は、１００ｄＢより大きな開ループ利得を有し、そして１６ビットを必要とするアプリケーションに適する、増幅器設計を可能にする。基準電圧ネットワークを介して、基準電圧Ｖ＿ｒｅｆ１〜Ｖ＿ｒｅｆ５が回路に供給される。図においては基準電圧は、カレント・ミラー構成にてトランジスタのＴ３、Ｔ４、Ｔ５、およびＴ６によって発生され、そしてカスコード（cascode）接続されたトランジスタＴ１およびＴ２に分配される。
【００３３】
ＣＤＳステージは、コモン・モード阻止ステージを提供し、そこではＣＤＳステージおよびコモン・モード阻止ステージが線形信号特性を提供する。この目的のために、コモン・モード阻止ステージは動的に制御される。
【００３４】
特にコモン・モード阻止ステージは、コモン・モード動作点を制御するために提供される、ＣＭＦＢ（Common Mode FeedBack control circuit：コモン・モード・フィードバック制御回路）を具備する。一実施形態においては、コモン・モード・フィードバック制御は容量的に結合される。ＣＤＳ増幅器の入力ステージには、正および負の入力Ｖｉｎ＋およびＶｉｎ−がある。正および負の入力Ｖｉｎ＋およびＶｉｎ−は、暗値および明値を提供するイメージャ（示されない）のそれぞれの出力に接続される。容量結合されたネットワーク（示されない）が、ＣＤＳ増幅器の出力Ｖｏｕｔ＋およびＶｏｕｔ−の、後続する差動バッファステージの入力（示されない）への接続に対して提供することができる。オフセット補償および減算は、ＣＤＳ増幅器の入力および出力の間で実行される。ＣＤＳ増幅ステージが低雑音動作を提供することが重要である。その結果、オフセット補償および減算は、より低速にて実行される。
【００３５】
ＣＤＳステージにて獲得された信号をアナログ−デジタル変換器に転送するために、差動バッファまたはドライバステージが提供される。
【００３６】
図３は、本発明による差動バッファステージの代表的バッファ回路を示す。図に示されたバッファ回路は、ＣＤＳステージの各出力に対して、すなわち差動信号の２つの側のそれぞれに対して、２度提供される。２つのバッファ回路のそれぞれの入力Ｖｉｎ＋は、ＣＤＳ増幅器のそれぞれの出力Ｖｏｕｔ＋、Ｖｏｕｔ−に接続される。２つのバッファ回路の正出力Ｖｏｕｔ＋は、差動アナログ−デジタル変換器のそれぞれの入力に接続される。イメージャ、すなわちＣＭＯＳイメージ・センサの設計に応じて、イメージャ・チップ上でのＣＤＳ増幅器およびバッファステージの数の変更がもたらされる可能性がある。また、バス・システムを介して多くのＣＤＳ増幅器をイメージャと結合することも可能である。この場合、イメージャの画素のアドレスを指定するために、復号器およびアドレス・ネットワークが提供される。後者の場合には、ＣＤＳステージにおいてより広い帯域幅およびより高いレートを必要とする。ＣＤＳステージの帯域幅における可能な最大の削減、したがってＣＤＳステージでの可能な最大の雑音削減は、それぞれのＣＤＳステージを、関連付けられたドライバまたはバッファステージに結合することによって達成される。しかしながら、この場合には電力消費量が増加することが予想できる。電力消費量を削減するために、調和した構造（mixed architectures）が好まれる場合がある。
【００３７】
代表的バッファ回路においては、トランジスタＴ１７およびＴ１８が差動増幅器を形成する。Ｔ１５およびＴ１６は、差動増幅器の共通電流経路中に配置され、そして動作電流を設定する。トランジスタＴ１１、Ｔ１２およびＴ１３、Ｔ１４は、Ｔ１２、Ｔ１４、およびＴ１６のゲート電極に固定電圧のＶｒｅｆ３を持つそれぞれのカスコード構成にて配置される。トランジスタＴ１９、Ｔ２０およびＴ２１、Ｔ２２は、トランジスタＴ１７およびＴ１８のドレーン電極に接続されたそれぞれのカスコードを形成する。トランジスタＴ１９、Ｔ２２およびＴ２０、Ｔ２１の制御電極は、それぞれの基準電圧Ｖｒｅｆ２、Ｖｒｅｆｌに接続される。負入力Ｖｉｎ−を表すＴ１８の制御電極は、バッファステージの出力に接続される。
【００３８】
図４は、本発明によるイメージ・センサ回路の信号経路の代表的構造を示す。図において、光ダイオードＰＤ、リセット・トランジスタＱ１、キャパシタＣＤ、ソース・フォロアＱ２、および選択スイッチＱ３を含む基本的な画素回路が示される。この基本的な画素回路は、従来技術より既知である。基本的な画素回路は、選択スイッチＱ３を介して列線（column line）に接続される。列線の寄生キャパシタンスは、図においてＣＳｐａｌｔｅとして示される。スイッチＳ１、Ｓ２は、基本的な画素回路から読み出された信号をそれぞれのストレージ（storage）または標本化キャパシタンスＣＳ１、ＣＳ２へ適用するために提供される。ストレージまたは標本化キャパシタンスＣＳ１、ＣＳ２は、それぞれのスイッチＳ３、Ｓ４によりリセット可能である。図２中に示されたＣＤＳ増幅器は、この図においてはスイッチＳ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１１、およびＳ１２、ならびにキャパシタＣＦ１、ＣＦ２を含む、スイッチド・キャパシタ増幅器構成にて配列される。図３に示されるようにバッファ回路１６、１７は、ＣＤＳ増幅器のそれぞれ正および負出力のためのバッファリングを提供する。バッファステージは、ＣＤＳ増幅器から来る差動信号を差動アナログ−デジタル変換器２１に結合する。
【００３９】
次の表において本発明による代表的読み出し回路に対して、雑音、電力消費、および最大分解能に対する数字が与えられる。ＣＤＳステージの分解能は一般に、雑音等価電子において表現される。イメージ検出器のキャパシタンス、例えば光ダイオードのブロッキング・キャパシタンスは、計算に対して既知でなければならない。この数字（figures）は、０．３５μｍの３．３ＶのＣＭＯＳプロセスにて製造されたイメージャに対して与えられる。さらなる要素の重要数字は以下に与えられる：  
イメージ検出器のキャパシタンスＣＤ＝２．０ｆＦ  
ＣＤＳステージの標本化キャパシタンス＝５１２ｆＦ  
ＣＤＳステージのフィードバック・キャパシタンス＝２５６ｆＦ  
ＡＤ変換器入力の容量性負荷＝２ｐＦ  
フレームレート＝１００Ｈｚ  
イメージャにおける画素数＝１４８０ｘ１９２０  
読み出しチャンネル数＝３２  
【００４０】
【表１】
2009538074.tif 000006
【００４１】
表の数字は最悪の場合の信号について与えられるものであり、全黒および全白の画素が交互に続くことを仮定する。単調な灰色から灰色への遷移の場合においては、雑音値は減少することになる。
【産業上の利用可能性】
【００４２】
改良されたセンサ配置、すなわち改良されたイメージ・センサ回路は、プロフェッショナルの映画撮影とならんで、高品位テレビに使用することができる。さらなる応用の分野としては、高分解能および高速のイメージ・キャプチャが必要である、自動車関係、監視関係、および医療応用が含まれる。
【図１】
2009538074.tif 000007
【図２】
2009538074.tif 000008
【図３】
2009538074.tif 000009
【図４】
2009538074.tif 000010
【手続補正書】
【提出日】平成20年2月11日(2008.2.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
イメージ・センサ回路であって、
行および列の形に配置された感光性画素群を持つＣＭＯＳイメージ・センサ、および
２つの連続したリセット・フェーズの間の２つの異なった時点にて前記画素群から読み出された信号を格納するためのＣＤＳステージを持つ記憶手段およびアナログからデジタルへの変換器を含む読み出し回路、
を含み、
前記ＣＤＳステージは、複数の前記格納された信号相互の差分を取るための減算手段を備え、
前記ＣＤＳステージの出力が、前記減算の結果を平衡信号（Balanced Signal）として前記アナログ−デジタル変換器（２１）へ供給する
ことを特徴とするイメージ・センサ回路。
【請求項２】
前記平衡信号は、差動バッファステージを介して前記ＣＤＳステージから前記アナログからデジタルへの変換器（２１）へ供給されることを特徴とする請求項１に記載のイメージ・センサ回路。
【請求項３】
前記差動バッファステージは、ソース・フォロア構成のトランジスタ群を具備することを特徴とする請求項２に記載のイメージ・センサ回路。
【請求項４】
前記差動バッファステージは、少なくとも１つのシングル・エンド演算増幅器を具備することを特徴とする請求項２に記載のイメージ・センサ回路。
【請求項５】
前記差動バッファステージは、２つのバッファ回路（１６、１７）を備え、各バッファ回路（１６、１７）は、前記平衡信号の２つのうちの１つごとに１つのシングル・エンド演算増幅器を具備することを特徴とする請求項４に記載のイメージ・センサ回路。
【請求項６】
前記減算手段は、スイッチド・キャパシタ増幅器構成の増幅器を具備することを特徴とする請求項１〜５の１つに記載のイメージ・センサ回路。
【請求項７】
前記ＣＤＳステージは、コモン・モード阻止ステージを備えることを特徴とする請求項１〜６の１つに記載のイメージ・センサ回路。
【請求項８】
前記コモン・モード阻止ステージは、動的に制御されることを特徴とする請求項７に記載のイメージ・センサ回路。
【請求項９】
前記コモン・モード阻止ステージは、前記コモン・モード動作点を制御するためにＣＭＦＢ（Common Mode FeedBack control circuit：コモン・モード・フィードバック制御回路）を具備することを特徴とする請求項７または８に記載のイメージ・センサ回路。
【請求項１０】
前記コモン・モード・フィードバック制御回路は、容量的に結合されることを特徴とする請求項９に記載のイメージ・センサ回路。
【国際調査報告】
2009538074.tif 000011
2009538074.tif 000012
2009538074.tif 000013