(57)【要約】  低雑音増幅器（ＬＮＡ）は、上記増幅器によって受信される信号を処理するように設けられた複数のＦＥＴ（Ｆ１，Ｆ２，Ｆ３，Ｆ４）と、上記ＬＮＡを動作させる電力を入力するように設けられた電力入力（１０）と、モノリシックサポート集積回路（ＩＣ）とを備える。上記モノリシックサポートＩＣは、各ＦＥＴのドレイン電流をモニターしかつ制御するように設けられたＦＥＴ制御回路（２）と、上記電力入力へ供給される電圧信号のＤＣ成分のレベルを検出しかつ上記検出されるＤＣレベルに従って上記ＦＥＴ制御回路（２）へＦＥＴ選択信号を提供するように設けられたＦＥＴ選択回路（３，２４，２２）とを備える。
2009514473.tif 000002
【特許請求の範囲】
【請求項１】
低雑音増幅器（ＬＮＡ）において、
上記増幅器によって受信される信号を処理するように設けられた複数のＦＥＴと、
上記ＬＮＡを動作させる電力を入力するように設けられた電力入力と、
モノリシックサポート集積回路（ＩＣ）とを備え、
上記モノリシックサポートＩＣは、
各ＦＥＴのドレイン電流をモニターしかつ制御するように設けられたＦＥＴ制御回路と、
上記電力入力へ供給される電圧信号のＤＣ成分のレベルを検出し、上記検出されるＤＣレベルに従って上記ＦＥＴ制御回路へＦＥＴ選択信号を供給するように設けられたＦＥＴ選択回路とを備え、上記ＦＥＴ制御回路は上記ＦＥＴ選択信号に応答して上記複数のＦＥＴのうちの２つの選択される一方を無効化し、
上記電力入力に接続され、電圧信号から上記電力入力への調整された出力電圧を発生するように適合化される電圧レギュレータ回路と、
上記調整された出力電圧を入力するように接続され、上記調整された出力電圧から負電源電圧を発生し、上記負電源電圧を上記ＦＥＴ制御回路へ供給するように設けられた負電源発生回路とを備え、上記ＦＥＴ制御回路は、上記負電源電圧を用いて上記ＦＥＴへマイナスのゲート駆動電圧を供給するように設けられた低雑音増幅器。
【請求項２】
上記電力入力は信号出力であり、上記ＬＮＡは増幅信号を上記信号出力に接続された装置によって受信するために上記信号出力から出力するように設けられた請求項１記載のＬＮＡ。
【請求項３】
上記信号出力はＲＦ信号出力である請求項２記載のＬＮＡ。
【請求項４】
上記ＦＥＴはＧａＡｓＦＥＴである先行する任意の請求項記載のＬＮＡ。
【請求項５】
上記ＦＥＴのドレイン電流を調節するための手段をさらに備えた先行する任意の請求項記載のＬＮＡ。
【請求項６】
上記調節するための手段は抵抗器を備え、上記抵抗器の抵抗は上記ＦＥＴのドレイン電流を決定する請求項５記載のＬＮＡ。
【請求項７】
上記抵抗器は接地とＦＥＴ制御回路との間に接続された請求項６記載のＬＮＡ。
【請求項８】
上記ＦＥＴ制御回路は、各ＦＥＴの上記ドレイン電流、ドレイン電圧、ゲート電流及びゲート電圧を制御するように設けられた先行する任意の請求項記載のＬＮＡ。
【請求項９】
上記負電源発生器は、上記負電源電圧を上記モノリシックサポートＩＣの外部であって、上記ＬＮＡの少なくとも１つのコンポーネントへ供給するように設けられた、先行する任意の請求項に記載のＬＮＡ。
【請求項１０】
上記電圧レギュレータ回路は、上記モノリシックサポートＩＣの外部であって、上記ＬＮＡのコンポーネントを動作させるために必要な全ての電力を供給するように設けられた、先行する任意の請求項に記載のＬＮＡ。
【請求項１１】
２つの局部発振器をさらに備え、上記モノリシックサポートＩＣはさらに、
上記電力入力へ供給される電圧信号のＡＣ成分を検出し、かつ上記検出されるＡＣ成分に従ってＡＣ成分検出信号を供給するように設けられたＡＣ信号検出回路と、
上記ＡＣ成分検出信号を受信し、上記受信されるＡＣ成分検出信号に従って上記２つの局部発振器の一方を選択的に動作させるように設けられた局部発振器（ＬＯ）制御回路とを備えた先行する任意の請求項記載のＬＮＡ。
【請求項１２】
上記局部発振器制御信号は、上記局部発振器への電力供給を選択的に切り換えることにより上記局部発振器を選択的に動作させるように調整される請求項１１記載のＬＮＡ。
【請求項１３】
上記局部発振器は各々がゲート駆動装置の動作を要求するＭＩＭＩＣ発振器であり、上記ＬＯ制御回路は上記ゲート駆動装置を切り換えることによって上記ＬＯを選択的に動作させる請求項１１記載のＬＮＡ。
【請求項１４】
ＬＯ動作の上記選択は、上記ＬＮＡの動作の周波数帯域を決定するように調整される、請求項１１乃至１３のうちのいずれか１つに記載のＬＮＡ。
【請求項１５】
上記ＦＥＴ制御回路は、故障状態の場合に各ＦＥＴの上記ドレイン電流を制限するように設けられた先行する任意の請求項記載のＬＮＡ。
【請求項１６】
上記ＦＥＴ制御回路は、故障状態下でドレイン電流の増加を２０％以下に制限するように設けられた請求項１５記載のＬＮＡ。
【請求項１７】
上記故障状態は、ＦＥＴゲートの短絡、ＦＥＴドレインの短絡、他の任意の負荷故障を含むリストから選択される請求項１５又は１６記載のＬＮＡ。
【請求項１８】
上記ＦＥＴは個々の電圧定格を有し、上記ＦＥＴ制御回路は、上記ＦＥＴへゲート駆動電圧を供給しかつ各ゲート駆動電圧を上記個々のＦＥＴの電圧定格内であるべく調整するように設けられた先行する任意の請求項記載のＬＮＡ。
【請求項１９】
上記ＦＥＴ選択回路に応答して上記ＦＥＴ制御回路により選択的に無効化される上記２つのＦＥＴは、第１の極性を有する受信信号を処理するように設けられた第１のＦＥＴと、第２の極性を有する受信信号を処理するように設けられた第２のＦＥＴとを備え、これにより上記ＦＥＴ選択回路は、上記第１又は第２のＦＥＴのいずれかを選択的に無効化することによって上記ＬＮＡがどの受信信号極性を増幅するかを制御する先行する任意の請求項記載のＬＮＡ。
【請求項２０】
上記ＦＥＴ制御回路は、ドレイン電流を遮断するゲート電圧を上記ＦＥＴを介して印加することにより上記選択されるＦＥＴを無効化するように設けられた先行する任意の請求項記載のＬＮＡ。
【請求項２１】
上記ＦＥＴ制御回路は、上記選択されるＦＥＴへのドレイン供給を無効化するようにも設けられた請求項２０記載のＬＮＡ。
【請求項２２】
上記ＦＥＴ制御回路は、そのＦＥＴへのドレイン供給を無効化しかつそのＦＥＴへゲート電圧を印加して上記ＦＥＴを低抵抗状態へ駆動することによって上記選択されるＦＥＴを無効化するように設けられた請求項１乃至１９のうちのいずれか１つに記載のＬＮＡ。
【請求項２３】
上記ＦＥＴ選択回路は、上記ＤＣ成分に加えて上記電力入力へ供給される電圧信号に含まれる干渉信号を除去するための手段を備えた先行する任意の請求項記載のＬＮＡ。
【請求項２４】
上記干渉信号を除去するための手段は、フィルタ及び遅延回路の少なくとも一方を備えた請求項２３記載のＬＮＡ。
【請求項２５】
上記ＡＣ信号検出回路は、上記ＡＣ成分に加えて上記電力入力へ供給される電圧信号に含まれる干渉信号を除去するための手段を備えた、請求項１１乃至１４のうちのいずれか１つに記載の請求項、若しくは請求項１１に従属する請求項１５乃至２４のうちのいずれか１つに記載のＬＮＡ。
【請求項２６】
上記ＡＣ信号検出手段の干渉信号を記録するための手段は、フィルタ、レベル検出器、変調検出器及び遅延回路のうちの少なくとも１つを備えた請求項２５記載のＬＮＡ。
【請求項２７】
上記電圧レギュレータ回路は過熱防止手段を備えた先行する任意の請求項記載のＬＮＡ。
【請求項２８】
上記電圧レギュレータ回路は過電流防止手段を備えた先行する任意の請求項記載のＬＮＡ。
【請求項２９】
上記モノリシックサポートＩＣの外部であって、校正電流を流すように設けられた校正抵抗器を備え、上記ＦＥＴ制御回路は、１対のトランジスタによって少なくとも１つのＦＥＴの上記ドレイン電流をモニターしかつ上記校正電流をモニターするように設けられ、上記１対のトランジスタの一方は上記ドレイン電流を流すように設けられ、もう一方のトランジスタは上記校正電流を流すように設けられた先行する任意の請求項記載のＬＮＡ。
【請求項３０】
上記１対のトランジスタは比率化される請求項２９記載のＬＮＡ。
【請求項３１】
上記ＦＥＴ制御回路は、少なくとも２つのＦＥＴに対して独立したドレイン電流及びドレイン電圧制御を供給するように設けられた先行する任意の請求項記載のＬＮＡ。
【請求項３２】
混合器として設けられたＦＥＴを備えた先行する任意の請求項記載のＬＮＡ。
【請求項３３】
上記ＦＥＴ制御回路は、上記混合器ＦＥＴに対して独立したドレイン電流及びドレイン電圧制御を供給するように設けられた請求項３２記載のＬＮＡ。
【請求項３４】
上記モノリシックサポートＩＣの外部であって、混合器校正電流を流すように設けられた混合器校正抵抗器をさらに備え、上記ＦＥＴ制御回路は上記混合器校正電流をモニターするように適合化される請求項３３又は３４記載のＬＮＡ。
【請求項３５】
上記ＦＥＴ制御回路は、上記混合器のＦＥＴドレイン電流及び上記混合器の校正電流を、個々の電流を流すように設けられた１対のトランジスタによってモニターするように設けられた請求項３４記載のＬＮＡ。
【請求項３６】
第１、第２、第３及び第４のＦＥＴを備え、上記ＦＥＴ制御回路は上記検出されるＤＣレベルに従って上記第１及び第２のＦＥＴを選択的に無効化するように設けられ、上記第４のＦＥＴは混合器構成内に設けられた先行する任意の請求項記載のＬＮＡ。
【請求項３７】
上記第３のＦＥＴは増幅器構成内に設けられた請求項３６記載のＬＮＡ。
【請求項３８】
先行する任意の請求項記載のＬＮＡのためのモノリシックサポート集積回路。
【請求項３９】
添付の図面を参照して本明細書に実質的に記述されるＬＮＡ。
【請求項４０】
添付の図面を参照して本明細書に実質的に記述されるモノリシックサポートＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は低雑音増幅器（ＬＮＡ）に関し、具体的には、とりわけ受信される信号を処理すべくＬＮＡ内に組み込まれるＦＥＴのバイアシングを制御するようにＬＮＡ内に組み込むためのモノリシックサポート集積回路（ＩＣ）に関する。
【背景技術】
【０００２】
ＬＮＡは、アンテナによって捕捉される非常に弱い信号を増幅するために通信システム内で使用される周知タイプの電子増幅器である。ＬＮＡは、典型的にはアンテナに位置づけられ、受信される信号に極少の雑音しか付加しないように設計される。ＬＮＡは、受信される信号を、ＬＮＡが取り付けられる後続の受信用機器に必要なレベルまで増幅する。これらは、信号ブースタと称される場合もある。
【０００３】
ＬＮＡの既知の用途は、ダイレクト放送衛星（ＤＢＳ）信号を受信して増幅することであり、この目的に沿って適合化されるＬＮＡは、ＤＢＳ  ＬＮＡと称される場合がある。ＤＢＳ  ＬＮＡは、典型的には、高周波（ＲＦ）信号を処理するための幾つかのＦＥＴ（ＧａＡｓＦＥＴであってもよい）を備える。例えば、ＤＢＳ  ＬＮＡは２つの異なる極性を有する信号を受信するように適合化される場合があり、２つのＦＥＴは、入力信号の極性のどちらの一方を増幅して後続接続機器へ送るべきかを選択するために使用される場合がある。また、ＦＥＴはアクティブな混合回路内にＲＦ入力を受信するように設けられた場合もあり、上記ＦＥＴのゲート又はドレインはＬＮＡ内の局部発振器からの信号によって駆動される。よってアクティブな混合回路は、中間周波（ＩＦ）信号を出力（すなわち、抽出）することができる。
【０００４】
ＤＢＳ  ＬＮＡは、典型的には、広い周波数帯をカバーする超低レベルＲＦ信号を検出しかつ高いチャネル間分離をもたらすことを要求される。また、ＤＢＳ  ＬＮＡは、導入する雑音をごくわずかにして受信信号を増幅できるものであり、かつ（上述したように）異なる入力信号極性間の選択を制御可能なものであるべきである。ＤＢＳ  ＬＮＡが、増大された周波数レンジに渡って信号を受信しかつ処理できるように帯域切り替えを制御可能であることは知られている。また、ＤＢＳ  ＬＮＡがダウンコンバートできること、すなわち特定の周波数で入力信号を受信して対応する信号をより低い周波数で出力できることは知られている。既知のＤＢＳ  ＬＮＡの別の特徴はケーブル駆動であり、すなわちＬＮＡは、ＬＮＡのＲＦ出力を被接続機器（「セットトップボックス」など）へダウンフィード（下流方向への給電）するために使用される同じＲＦケーブルを介して電力を供給されかつ制御される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
かつてＤＢＳ  ＬＮＡは、典型的には、プリント基板（ＰＣＢ）上に幾つかの分離した内部回路ブロックを組み込んでいて、これらのブロックには、ＦＥＴバイアス制御段及び保護段を提供するブロックと、ＦＥＴ制御に使用するためのマイナス供給電圧を発生するように設けられたブロックと、極性スイッチ制御に使用するためのＤＣ入力電圧のレベルを検出するように設けられたブロックと、バンドスイッチ制御に使用するためのＡＣ入力電圧を検出するように設けられたブロックと、局部発振器への電力スイッチングを制御するように設けられたブロックと、調整された電力供給をもたらすように設けられたブロックとが含まれていた。既知のＬＮＡにおけるこれらの多くの個々のブロックは比較的大きい面積のＰＣＢ上に収容されなければならず、ＬＮＡのＰＣＢ総面積の５０％以上を占有していた。これによってＬＮＡ全体に追加のコストがかかるが、このコストは単に個々のコンポーネント及びＰＣＢ（典型的には、高価な低損失ＲＦ材料製である）だけでなく、ＬＮＡのハウジング材料（合金及びプラスチック）に関連づけられるものでもあった。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、低雑音増幅器（ＬＮＡ）が提供され、上記低雑音増幅器は、
上記増幅器によって受信される信号を処理するように設けられた複数のＦＥＴと、
上記ＬＮＡを動作させる電力を入力するように設けられた電力入力と、
モノリシックサポート集積回路（ＩＣ）とを備え、
上記モノリシックサポートＩＣは、
各ＦＥＴのドレイン電流をモニターしかつ制御するように設けられたＦＥＴ制御回路と、
上記電力入力へ供給される電圧信号のＤＣ成分のレベルを検出しかつ上記検出されるＤＣレベルに従って上記ＦＥＴ制御回路へＦＥＴ選択信号を提供するように設けられたＦＥＴ選択回路とを備え、上記ＦＥＴ制御回路は上記ＦＥＴ選択信号に応答して上記複数のＦＥＴの２つのうちの選択される一方を無効化し、かつ上記モノリシックサポートＩＣは、
上記電力入力に接続され、上記電力入力への電圧信号から（上記電圧信号を用いて）調整された出力電圧を発生するように適合化される電圧レギュレータ回路と、
上記調整される出力電圧を入力するように接続され、上記調整される出力電圧から（上記出力電圧を用いて）負電源電圧を発生しかつ上記負電源電圧を上記ＦＥＴ制御回路へ提供するように設けられた負電源発生回路とを備え、上記ＦＥＴ制御回路は、上記負電源電圧を用いて上記ＦＥＴへマイナスのゲート駆動電圧を提供するように設けられた。
【０００７】
電力入力は、ＲＦ信号出力等の信号出力であってもよく、ＬＮＡは上記信号出力から増幅信号を上記信号出力に接続された装置によって受信されるべく出力するように設けられた。
【０００８】
所定の実施形態では、ＦＥＴはＧａＡｓＦＥＴである。
【０００９】
ＬＮＡはさらに、上記ＦＥＴのドレイン電流を調節するための手段を備えてもよく、この調節するための手段は抵抗器を備えてもよい。上記抵抗器の抵抗は、ＦＥＴのドレイン電流を決定する。この電流は設計中に固定される場合もあれば、ＬＮＡの製造中（利得、ＩＰ３、他の設定）に調節される場合もある。所定の実施形態におけるこの抵抗器は、接地とＦＥＴ制御回路との間に接続される。
【００１０】
所定の実施形態では、ＦＥＴ制御回路は、各ＦＥＴのドレイン電流、ドレイン電圧、ゲート電流及びゲート電圧を制御するように設けられる。
【００１１】
負電源発生器は、マイナスの供給電圧をモノリシックサポートＩＣの外部であって、ＬＮＡの少なくとも１つのコンポーネントへ供給するように設けられてもよい。このような外部回路の例には、代替のアクティブ混合器、ＭＩＭＩＣ局部発振器サポートほかが含まれる。
【００１２】
電圧レギュレータ回路は、モノリシックサポートＩＣの外部であって、ＬＮＡのコンポーネントを動作させるために必要な全ての電力を供給するように設けられてもよい。
【００１３】
ＬＮＡはさらに２つの局部発振器を備えてもよく、上記モノリシックサポートＩＣはさらに、
電力入力へ供給される電圧信号のＡＣ成分を検出し、上記検出されるＡＣ成分に従ってＡＣ成分検出信号を供給するように設けられたＡＣ信号検出回路と、
上記ＡＣ成分検出信号を受信し、上記受信されるＡＣ成分検出信号に従って上記２つの局部発振器のうちの一方を選択的に動作させるように設けられた局部発振器（ＬＯ）制御回路とを備えてもよい。
【００１４】
所定の実施形態では、局部発振器制御信号は、局部発振器への電力供給を選択的に切り換えることによって局部発振器を選択的に動作させるように設けられた。
【００１５】
局部発振器は、各々が動作させるゲート駆動装置を必要とする複数のＭＩＭＩＣ発振器であってもよく、ＬＯ制御回路はゲート駆動装置を切り換えることによってＬＯを選択的に動作させてもよい。ＭＩＭＩＣ局部発振器は、典型的には発振器用途用に最適化された２つのＧａＡｓＦＥＴで構成される極めて単純な集積回路である。
【００１６】
実施形態によっては、ＬＯ動作の選択は、ＬＮＡ動作の周波数帯を決定するように調整される。
【００１７】
所定の実施形態では、ＦＥＴ制御回路は、故障状態の場合に各ＦＥＴのドレイン電流を制限するように設けられた。例えば、ＦＥＴ制御回路は、故障状態下でドレイン電流の増加を２０％以下に制限するように設けられてもよい。
【００１８】
故障状態とは、例えば、ＦＥＴゲートの短絡、ＦＥＴドレインの短絡、他の任意の負荷関連の故障であってもよい。
【００１９】
所定の実施形態では、ＦＥＴは個々の電圧定格を有し、ＦＥＴ制御回路は、ゲート駆動電圧をこれらのＦＥＴへ供給しかつ各ゲート駆動電圧を個々のＦＥＴの電圧定格の範囲内であるべく調整するように設けられた。
【００２０】
実施形態によっては、ＦＥＴ選択回路に応答してＦＥＴ制御回路により選択的に無効化される２つのＦＥＴは、第１の極性を有する受信信号を処理するように設けられた第１のＦＥＴと、第２の極性を有する受信信号を処理するように設けられた第２のＦＥＴとを備え、これによりＦＥＴ選択回路は、上記第１及び第２のＦＥＴのいずれかを選択的に無効化することによって、ＬＮＡがどの受信信号極性を増幅するかを制御する。
【００２１】
ＦＥＴ制御回路は、ＦＥＴを介するドレイン電流を完全に遮断するゲート電圧を印加することによって、選択されるＦＥＴを無効化するように設けられてもよい。
【００２２】
また、ＦＥＴ制御回路は、非選択状態のＦＥＴへのドレイン供給を無効化するように設けられてもよい（すなわち、ドレインピンは切り換え式の開路であり、アクティブ及び非アクティブなＦＥＴドレインを配線で互いに繋ぐことができるようにする）。
【００２３】
あるいは、ＦＥＴ制御回路は、そのＦＥＴへのドレイン供給を無効化しかつそのＦＥＴにそれを低抵抗状態へ駆動するゲート電圧を印加することによって、選択されるＦＥＴを無効化するように設けられてもよい。
【００２４】
所定の実施形態では、ＦＥＴ選択回路は、ＤＣ成分に加えて電力入力へ供給される電圧信号に含まれる干渉信号を除去するための手段を備える。この干渉信号を除去するための手段は、フィルタ及び遅延回路の少なくとも一方を備えてもよい。
【００２５】
ＡＣ信号検出回路は、ＡＣ成分に加えて電力入力へ供給される電圧信号に含まれる干渉信号を除去するための手段を備えてもよい。
【００２６】
ＡＣ信号検出手段のこの干渉信号を登録するための手段は、フィルタ、レベル検出器、変調検出器及び遅延回路のうちの少なくとも１つを備えてもよい。
【００２７】
所定の例では、電圧レギュレータ回路は、過熱防止手段を備える（すなわち、適正温度を超えた状態である場合、本レギュレータの出力は無効化されるか、ゼロに切り換えられるべきである）。
電圧レギュレータ回路は、過電流防止手段を備えてもよい（すなわち、予め決められた限度より大きい負荷はレギュレータの出力電圧を降下させることになり、出力電流が安全レベル内に保持される）。
【００２８】
本発明に係るＬＮＡは、その最も広義的な意味において、特定のタイプの電圧レギュレータ回路の使用に限定されないことは認識されるであろう。言い替えれば、本発明の実施形態は様々なタイプの電圧レギュレータ回路を備えてもよい。例えば、本電圧レギュレータ回路は線形レギュレータ技術を採用してもよい。所定の実施形態では、電圧レギュレータ回路はスイッチモード変換技術を採用する（すなわち、これはスイッチモード変換器を備えてもよい）。スイッチモード変換器は、１つ又は複数の一次エネルギー変換コンポーネントとして１つ又は複数のインダクタを用いてもよい。あるいは、スイッチモード変換器は、１つ又は複数の一次エネルギー変換コンポーネントとして１つ又は複数のキャパシタを用いてもよい。
【００２９】
ＬＮＡは、モノリシックサポートＩＣの外部であって、校正電流を流すように設けられた校正抵抗器を備えてもよく、ＦＥＴ制御回路は、１対のトランジスタによって少なくとも１つのＦＥＴのドレイン電流をモニターしかつ校正電流をモニターするように設けられてもよく、上記１対のトランジスタの一方はドレイン電流を流すように設けられ、もう一方のトランジスタは校正電流を流すように設けられた。次に、制御回路は、ＦＥＴモニター電流と校正モニター電流とを比較し、ＦＥＴ電流を校正電流に整合させるゲート駆動信号を発生するように設けられてもよい。
【００３０】
所定の実施形態では、１対のトランジスタは比率化され（すなわち、ＦＥＴモニター電流は実際のＦＥＴ電流より小さい設定比率である）、校正電流がＦＥＴ電流より遙かに小さいものであってもこれを精確に制御することが可能にされる。
【００３１】
ＦＥＴ制御回路を、少なくとも２つのＦＥＴに対して独立したドレイン電流及びドレイン電圧制御を供給するように設けてもよい。
【００３２】
所定の実施形態では、ＬＮＡは混合器として（すなわち、混合器構成で）設けられたＦＥＴを備える。よってＦＥＴ制御回路を、混合器ＦＥＴに対して独立したドレイン電流及びドレイン電圧制御を供給するように設けてもよい。
【００３３】
ＬＮＡはさらに、モノリシックサポートＩＣの外部であって、混合器校正電流を流すように設けられた混合器校正抵抗器を備えてもよく、ＦＥＴ制御回路は混合器校正電流をモニターするように適合化される。
【００３４】
ＦＥＴ制御回路は、混合器のＦＥＴドレイン電流及び混合器の校正電流を、個々の電流を流すように設けられた１対のトランジスタによってモニターするように設けられてもよい。
【００３５】
所定の実施形態では、ＬＮＡは第１、第２、第３及び第４のＦＥＴを備え、ＦＥＴ制御回路は検出されるＤＣレベルに従って第１及び第２のＦＥＴを選択的に無効化するように設けられ、第４のＦＥＴは混合器構成内に設けられた。第３のＦＥＴは、増幅器構成内に設けられてもよい。
【００３６】
本発明の別の態様によれば、請求項３８に記載されているモノリシックサポートＩＣが提供される。
【００３７】
本発明を具現するＬＮＡは、ＤＢＳ  ＬＮＡであってもよい。
【発明の効果】
【００３８】
本発明の所定の実施形態は、電源及び低周波数（ＬＦ）機能を全て１つのモノリシックＩＣに集積することにより、ＤＢＳ  ＬＮＡのコストを大幅に削減できるという優位点を提供することは認識されるであろう。
【００３９】
全てのＬＦ機能を単一のＩＣ内に集積することは、デバイス間の配線を排除することによってＰＣＢ面積の大幅な節約を可能にする。解決方法を改善して任意のサポートコンポーネントの必要性を排除することにより、さらなる節約も可能である。
【００４０】
本発明の実施形態により提供されるさらなる優位点は、以下の説明から認識されるであろう。
【発明を実施するための最良の形態】
【００４１】
次いで、添付の図面を参照して、本発明の実施形態を単に例示として説明する。
【００４２】
図１を参照すると、本図は、本発明を具現するＤＢＳ  ＬＮＡの一部であって、それ自体も本発明の一実施形態であるモノリシックサポートＩＣ１を組み込んだ部分を示している。サポートＩＣ１に加えて、本ＬＮＡは、４つのＦＥＴ、すなわちＦ１、Ｆ２、Ｆ３及びＦ４と、２つの校正抵抗器Ｒ１及びＲ２とを含む幾つかの外部コンポーネントを備える。ＬＮＡを動作させる電力は電力入力端子１０へ供給され、サポートＩＣ１は、オンチップ及びオフチップ・コンポーネントの双方へ電力を供給すべく上記電力入力から調整された電圧源を発生するように設けられた電圧レギュレータ４を含む。サポートＩＣ１は、各ＦＥＴのドレイン電流をモニターして制御しかつ概して全ての外部ＦＥＴのバイアス状態（バイアス電流及びバイアス電圧に関して）を設定するように設けられたＦＥＴ制御回路２を含む。このＦＥＴ制御回路２は、それぞれＦＥＴ  Ｆ１、Ｆ２及びＦ３のバイアスを制御するように設けられた第１の段２１、第２の段２２及び第３の段２３を備えるものとして考えることができる。第４の段２４は、ＲＦ入力信号及びＬＮＡの２つの局部発振器（上記局部発振器は図１において図示せず。）の一方からの信号を受信しかつ中間周波数で信号を発生するように混合器構成（図１において図示せず。）内に設けられたＦＥＴ  Ｆ４のバイアスを制御する。また、ＦＥＴ制御回路は、ＦＥＴ  Ｆ１、Ｆ２及びＦ３のバイアス電流を制御するＦＥＴバイアス電流制御段２５も含む。バイアス電流制御段２５は、校正電流が通って流れる外部の校正抵抗器Ｒ１に接続される。バイアス電流制御段２５はこの校正電流を検出するが、この機能については後に詳述する。また、ＦＥＴ制御回路は、第２の校正抵抗器Ｒ２を介する混合器校正電流を検出しかつ混合器のＦＥＴ  Ｆ４を介するバイアス電流の独立制御を提供するように設けられた混合器のバイアス電流制御段２６も備える。
【００４３】
また、モノリシックサポートＩＣ１は、ＦＥＴ選択回路と記述することもできる極性制御回路３も備える。この回路３は、電圧信号のＤＣ成分のレベルを検出し、検出されるＤＣレベルに従ってＦＥＴ選択制御信号をＦＥＴ制御回路２へ供給するように設けられた。この例では、電力入力１０上で検出されるＤＣレベルに従って、極性制御回路３はＦＥＴ  Ｆ１及びＦ２の一方又はもう一方を有効化する（当然ながら、これは、これらの２つのＦＥＴのうちの一方のみを選択的に無効化することとして記述されることも可能である）。ＦＥＴ  Ｆ１は、ＬＮＡへの１つの入力信号極性を処理するように設けられ、第２のＦＥＴ  Ｆ２は異なる極性を処理するように設けられた。従って、極性制御回路３は、電力入力１０へ印加される電圧のＤＣ成分に従って、ＬＮＡが入力信号のどの極性を増幅するかを決定することができる。所定の例では、この電力入力はＬＮＡからのＲＦ出力でもあり、信号極性の選択に使用されるＤＣ成分は、下流側に接続された機器によってＬＮＡへ供給される。また、本モノリシックサポートＩＣはまた、レギュレータ４からの調整された出力電圧を用いて負電源を発生するように設けられた負電源発生回路５を備える。この負電源はＦＥＴ制御回路へ供給され、上記ＦＥＴ制御回路は次にマイナスの制御電圧を外部ＦＥＴへ供給することができる。所定の実施形態では、負電源発生器５は負電源をサポートＩＣ１の外部であってＬＮＡの他のコンポーネントへ提供するようにも設けられる。
【００４４】
図１において、サポートＩＣ１はまた、電力入力１０へ供給される信号上のＡＣ制御成分（すなわち、制御トーン）の存在又は不在を検出するように設けられたトーン検出回路６を備える。トーン検出器６は、検出信号を局部発振器電力スイッチ回路７へ供給し、局部発振器電力スイッチ回路７は、制御トーンの存在又は不在に従って、調整された電源を電圧レギュレータ４から出力端子対７１、７２の一方又は他方へ供給する。端子７１はＬＮＡ内に組み込まれる高帯域局部発振器へ電力を供給するように設けられ、端子７２は第２の低帯域局部発振器へ電力を供給する。
【００４５】
次いで、図１のＬＮＡについてさらに詳しく説明する。上述したように、図１は、完全にモノリシックなＬＦサポートＩＣ１を備える単一の汎用ＤＢＳ  ＬＮＡ１００のコンポーネントを示すブロック図である。ブロックには、ＦＥＴ制御２（バイアス制御及びＦＥＴ電流設定を提供する）、極性スイッチ制御３、負電源発生器５、トーン検出器６、ＬＯスイッチ７、内部電圧基準／電力レギュレータ４が含まれる。
【００４６】
ＦＥＴバイアス制御段は、所定の実施形態では５−１５ＧＨｚの範囲内であることが可能なＲＦ信号を処理するために必要とされる幾つかのＧａＡｓＦＥＴ、Ｆ１−Ｆ４の動作を保護しかつ制御する。これらのデプレションモードＦＥＴは、十分に調整されたドレイン電圧供給、ドレイン電流のモニター及び制御、接地電位を下回る電源電圧のケーブルでなければならない過電圧及び過電流防止ゲート駆動装置を必要とする。
【００４７】
ＦＥＴドレイン動作電流に対するユーザ制御は、一般に、雑音性能及び利得の双方を制御することを要求される。本発明の実施形態は、ユーザが校正電流をセットアップする単一の外部抵抗器Ｒ１（またＲｃａｌＡという。）によりドレイン電流を設定できるようにすることによって、先の部分的集積の試みを部分的に辿る。しかしながら、これらの先に試行された集積からの経験は、（高い）ドレイン電流モニター用抵抗器を（低い）校正電流モニターにマッチングさせるタスクが過剰に大きい内部コンポーネントに繋がることを示している。本発明の所定の実施形態では、比率化されたバイポーラトランジスタ又はＭＯＳＦＥＴトランジスタを用いてマッチングタスクが実行され、精度損失のないダイ面積の大幅な節約がもたらされる。
【００４８】
多くのタイプのＤＢＳ  ＬＮＡは、２つの入力信号極性のうちの一方を選択する、典型的には垂直及び水平のいずれか、又は時計方向及び反時計方向のいずれかを選択するように動作可能であるという要件に適合しなければならない。これは、２つの入力増幅器ＦＥＴ（各々が１つの極性のみを受信して増幅する）のうちの一方を選択的に有効化することによって達成されてきている。両ＦＥＴからの出力は加算され、その後、次のＲＦ増幅器段へ供給される。これらの段の有効化及び無効化は、（極性間の）絶縁又は分離、利得及び雑音性能が保持されるべきものであれば、入力及び出力ＲＦインピーダンスは慎重に保持／制御されなければならないことから、複雑な動作である。本発明の実施形態では、この選択をサポートするために２つの設計変形が開発されている。本発明の実施形態により使用される第１の技術は、適切なＦＥＴのゲートを大型であるが制御された負電圧に駆動し、デバイス内の全てのドレイン電流を完全に遮断することによって望まれない極性を無効化する。また、ドレイン供給も無効化され、２つのドレインの直接的接続を使用する２つの極性信号の加算が可能にされる。第２の変形は、代替実施形態において、ドレイン供給を無効化することにより同じく望まれない極性を無効化するが、これは適切なＦＥＴのゲートを０Ｖに駆動もする。従って、デプレションモードのデバイスであるＦＥＴは、（第１の方法の場合のように開路ではなく）低抵抗状態へ駆動される。ＬＮＡ設計者は、この交互の極性制御によって与えられるインピーダンス整合の一貫性を選好してもよい。ＤＢＳ  ＬＮＡ極性は、ＲＦダウンフィードケーブル（下流への給電ケーブル）を介して供給されるＤＣ電源電圧の変形によって制御されてもよい。２つの極性のうちの一方又はもう一方を選択する一般的なレベルは、１３Ｖ入力又は１８Ｖ入力である。電源調整を本発明の実施形態におけるサポートＩＣに集積することによって、この極性信号は、パッケージ上の余分の入力ピンなしに利用可能である。本発明の実施形態においてこの節約を可能にするために実行される余分のタスクは、外部コンポーネントを使用することのない、望まれない全てのシステム雑音及び代替の制御信号からの効果的なフィルタリングである。ケーブル電圧降下及びコントローラの不正確さの許容度は、要求される制御信号の限界範囲を１４．２Ｖ乃至１５．２Ｖという小さい範囲に縮小できることから、これは非自明なタスクである。また、この能力は、ＡＣ制御信号及び振幅が残りの検出範囲より大きい雑音の存在下でもたらされる。本発明の実施形態は、フィルタと遅延回路との組合せを用いて、受容可能サイズの集積されたコンポーネントを使用する精確なＤＣ入力レベル検出という困難なタスクを達成する。
【００４９】
所定の実施形態においてサポートされるＧａＡｓ増幅器のＦＥＴが、制御に接地電位を下回る（接地よりマイナスの）電源を必要とするデプレションモードのデバイスであることは既に言及した。共通のＲＦ／ＤＣ電源ケーブルはこのような電源を直接供給できないことから、これはＤＢＳ  ＬＮＡ内で発生されなければならない。本発明の実施形態におけるサポートＩＣは、この電源を外部コンポーネントを必要とすることなく提供する。また、これは、ＬＮＡ設計者が最初の実施例によって直ちに達成されない他の／新しい特徴と共に上記電源を使用することを可能にしてもよい。所定の実施形態では、負電源発生器は標準的なキャパシタチャージポンプ回路を使用する。これは、超高周波数（＞１ＭＨｚ）で動作することにより、外部のポンプキャパシタを必要とすることなく、ゲート駆動装置及び任意の外部要件の双方に充分な電流を供給することができる。所定の実施形態では、外部ＦＥＴが過剰なゲート−ソース電圧又はゲート−ドレイン電圧によって損傷され得ないことを保証するために、その出力は調整され、かつ電流は制限される。ダイ基板が接地へ配線されるＩＣプロセスにおいて接地電位よりも下の電位の回路の集積を可能にするためには、分離拡散（後述する）の新規使用が必要である。これらの技術なしでは、多くの余分なパッケージピン及び外部コンポーネントが必要となったであろう。
【００５０】
本発明を具現する所定のモノリシックサポートＩＣは、帯域切り替えを含むＤＢＳ  ＬＮＡをサポートすることができる。これは、２つの局部発振器の一方を有効化することによって達成される。帯域間の選択に使用される信号は、ＬＮＡのＤＣ給電に加算される低周波数（例えば、２２ｋＨｚ）トーンである。故に、ダウンフィードケーブル（下流への給電ケーブル）は、受信されるＲＦ信号、ＬＮＡを供給しかつ極性も選択するＤＣ給電及び受信される帯域を選択するＡＣ信号を通すように配置されてもよい。トーンの存在は高帯域を選択してもよく、トーンの不在は低帯域を選択してもよい。上述したように、給電ケーブル上にはＬＮＡ制御を目的とする他の信号が存在する場合がある。存在する場合のある他の信号は、ＤｉＳＥｑＣ信号、ＭＡＣＡＢ信号、６０Ｈｚトーン（これらは全て、同じ給電ケーブルを共用してもよい他の機器の制御信号である）並びにＬＮＡ自体によって生じる電源雑音及び干渉である。望まれるトーンは、多くの干渉ソースの存在下で確実に検出されなければならない。本発明の所定の実施形態は、フィルタリング、レベル選択及び変調検出の組合せを用いて、この過酷な環境において首尾良く動作する。全ての信号処理は、外部コンポーネントを必要とすることなく実行される。入力信号は、直接電力入力からＩＣへ取り込まれ、よってトーン検出器に入力ピン又はフィルタコンポーネントピンは不要である。
【００５１】
本発明を具現する所定の実施例では、帯域切り替えは、２つの局部発振器へのＤＣ電源を制御するハイサイドスイッチを起動することによって実行される。あるいは、これは、ＭＩＭＩＣデバイスのゲート制御によって達成されることも可能である。局部発振器の電源スイッチングは、問題が多い可能性がある。ＲＦ安定性を理由として、局部発振器への電源は高度にデカップルされなければならない。従って、電源のスイッチングは、電源平滑キャパシタの荷電に伴って重大な供給電流過渡を引き起こす。これらの電流は、通常は弱い（高い）電源インピーダンスを有するＬＮＡへのＤＣ入力から生じるため、局部発振器のスイッチングによってＤＣ給電上に大きい電圧過渡が誘導される可能性がある。これらの過渡はスイッチングの開始に使用されるものと同じトーン信号入力を中断することから、これによって問題が生じる可能性がある。本発明の実施形態は、供給電流過渡を完全に排除するようにして局部発振器の電源スイッチングを制御する。これは、ゲーティング（ゲート制御）、遅延回路及び立ち上がり時間制御の組合せを用いて実行される。
【００５２】
ＤＢＳ  ＬＮＡコントローラ（すなわち、モノリシックサポートＩＣ）への電力レギュレータの集積は、パッケージピン計数及びコンポーネント間配線を低減する重要な部分である。ＬＮＡへの電力入力は、高レベルの雑音及び干渉を伴う可変電圧ＤＣ給電である。この電源を使用するためには、大部分のＬＮＡに存在する増幅器ＧａＡｓＦＥＴ、局部発振器及び混合器後増幅器へ低雑音ＤＣ電源を供給する高性能レギュレータが必要とされる。このレギュレータは、安定していて、高い入力雑音除去性（具体的には、２２ｋＨｚで）を与えかつ永久的損傷なしに故障（過電流及び過熱）に耐えるものでなければならない。本発明の実施形態では、レギュレータは、極性検出器及びレギュレータのための校正電圧並びに過熱検出を提供する電圧基準に接続される。レギュレータは、出力電流の画定された一部を内部基準電流と比較することによって過電流を検出する。この技術は、出力調整又は最低入力動作電圧を劣化させる可能性もある、高電流入力又は出力経路における抵抗器の配置の必要性を回避する。
【００５３】
所定の実施形態は、モノリシックサポートＩＣをＱＦＮ（クワッドフラットリードレス）表面実装パッケージの形式で利用する。所定の例では、全てのＬＦ機能を上述の方法で集積することにより、必要なピン計数がわずか１６ピンにまで低減した。これは、３ｍｍ×３ｍｍ×０．８ｍｍの小型パッケージを用いてＤＢＳ  ＬＮＡに必要な全ての低ＬＦ機能を実行することを可能にする。このパッケージでは、ＩＣダイは、背面がＰＣＢへ暴露される金属パッド上に実装される。このパッドは、両面ＰＣＢの上面金属へはんだ付けされる。ＩＣに隣接するＰＣＢの反対側も金属化されなければならず、２つの金属トレースは、２つ以上のプレート状スルーホール給電スルーによって連接されるべきである。さらに、ＰＣＢは、ＩＣの実装ポイントに隣接する金属合金ハウジングに当てて固く保持されるべきである。この実施例回路は、ＩＣの接合部対周囲熱抵抗が電源の線形レギュレータにおける電力損失を消散させるに足る低さになることを保証する。上述の実施例は、この方法によって取り付けられた場合にちょうど３０゜Ｃ／Ｗの接合部対周囲熱抵抗を達成した。
【００５４】
図２は、本発明の一例をさらに詳しく示したブロック図である。本図は、ＬＮＡに使用されるモノリシックサポートＩＣの主要な回路ブロック及びＩＣにサポートされかつＩＣにより必要とされる外部コンポーネントを示している。ＩＣは、４つの外部ＧａＡｓＦＥＴ、すなわちＪＡ１、ＪＡ２、ＪＡ３及びＪＭをサポートする。２つのＦＥＴ（ＪＡ１及びＪＡ２）は入力増幅器として、それぞれがいずれかの入力信号極性状態用に使用され、任意の一時にはその一方のみがオンになる。第３のＦＥＴであるＪＡ３は永久的に電力を供給され、増幅器として使用される。第４のＦＥＴであるＪＭは、混合器として使用される。増幅器ＦＥＴ及び混合器ＦＥＴのドレイン電流は、２つの「校正」抵抗器Ｒ１、Ｒ２を用いてユーザ設定される。ＩＣは、低帯域及び高帯域の２つの局部発振器に電力出力を供給する。これは、必要な任意のＩＦ帯域増幅器へも電力を供給する。全ての回路は、内部レギュレータ４からピンＶｉｎを介して電力を供給される。このピンは、電源入力として作用するだけでなく、極性状態制御用に電圧比較器３へ、かつ低帯域／高帯域制御用にトーン検出器６へも電力を供給する。次に、これらの回路ブロックについてさらに詳述する。
【００５５】
ＦＥＴバイアス制御回路２は４つの外部ＧａＡｓＦＥＴの各々の動作状態を制御し、図３はこれを示す（図３は図３ａ及び図３ｂに分かれていて、文字ａ−ｐは両半分の相互接続を示す）。これは、安定した電流制限ドレイン電圧電源を提供する。これは、各ＦＥＴのドレイン電流をモニターし、ＦＥＴを要求されるドレイン電流で動作させるために関連のゲート駆動装置を調整する。この例では、これは「ゼロゲート電圧」スイッチング極性制御を提供する。本回路の主要素子は、ピンＤ３、Ｇ３及びＲｃａｌＡ及び内部ＭＯＳＦＥＴ  Ｍ４７乃至Ｍ６７を使用する図３のＦＥＴバイアス段３を参照することによって最も容易に説明される。
【００５６】
Ｄ３出力電圧は、Ｍ５０のソースに接続された内部電圧基準によって設定される。Ｍ５０は、主としてピンＤ３の出力電流を供給する（９９％）Ｍ５１のゲート−ソース動作電圧降下を補償するために使用される。この補償には、プロセス拡散、温度及び負荷電流効果が含まれる。負荷電流の補償が正確であるために、Ｍ５０へ（Ｍ４９によって）供給される電流は、Ｄ３の予測出力電流の何らかの固定比率でなければならない（この場合、Ｍ５１はＭ５０の１００倍の広さであることから１００分の１である。）。
【００５７】
類似技術を用いて、Ｍ６６及びＭ６４は、ピンＲｃａｌＡから接地に接続された外部抵抗器に同じ基準電圧を通過させるために協働する（但しこの場合、補償はプロセス拡散効果及び温度効果に対してのみ達成される）。こうして発生される基準電流は、Ｍ６３及びＭ６１（サイズ比５：１）、次にＭ６２及びＭ５７（比１：１）によって回転式にミラーされ、ＲｃａｌＡピン電流のそれの５分の１の電流が発生されてＭ５７のドレインを流れる。
【００５８】
Ｍ５３は、Ｍ５１の１００分の１の大きさでありながら、Ｍ５１と同じゲート−ソース電圧で動作し、結果的にＭ５１のドレイン電流に関連するドレイン電流を通す（但し、規模は１００分の１）。これは、Ｍ５２及びＭ５４（サイズ比５：１）によって回転式にミラーされ、Ｄ３の出力電流のそれの１／５００である電流がもたらされる。Ｍ５４のドレインはＭ５７のドレインに給電し、よってこのノードＭ５７上の電圧は２つの電流ソース、すなわちＲｃａｌＡにより設定される一方のソースと、Ｄ３出力電流に関連するもう一方のソースとの差に依存する。よって、ピンＤ３を介して供給される負荷電流はＲｃａｌＡ電流の１００倍より大きく、Ｍ５４のドレイン電流はＭ５７のそれより大きくなり、共通ドレイン上の電圧はプラスに振れる。Ｄ３上の負荷電流が小さすぎれば、振れはマイナスになる。
【００５９】
ＭＯＳＦＥＴ  Ｍ４８及びＭ５５はＭ４７と共に単純な差動増幅器を構成し、これらの共通のソース及びＭ５５の定電流ドレイン負荷として作用するＭ５６へ定電流を供給する（Ｍ５６は、接地されるソースデプレションモードデバイスの正しい制御を有効化するために負電源をソースとすることに留意されたい。）。Ｍ５５のゲートがプラスになると、本デバイスはオフになり、そのドレインはマイナスになり、Ｇ３ピンは低に駆動される。Ｍ５５のゲートがマイナスになると、そのドレインはプラスになり、Ｇ３ピンは高に駆動される。よって、Ｄ３上の負荷電流が高すぎる（すなわち、外部ＮチャネルデプレションモードＦＥＴが流す電流が大すぎる。）と、Ｇ３ピンはローに駆動される（外部ＦＥＴがオフにされる）。この制御システムは、外部ＦＥＴによって通される電流をＲｃａｌＡによって通される電流の一定割合に整合させる。Ｇ３ピンへ供給される電流は、２つの電流ソース、すなわちＭ４７及びＭ５６の一方を起源とする。これは、外部ＦＥＴに対する最大ゲート駆動装置が十分に定義された安全レベルにキャップされることを意味する。
【００６０】
外部ＦＥＴ又はその配線が故障して制御不能なドレイン電流を通せば、Ｍ５４及びＭ５７の共通ドレイン上の電圧はプラスに振れる。これはＭ５９及びＭ５８をオンにし、Ｍ５１のゲートは過剰電流が流れることを停止するために必要な何らかの電圧にまで引き下げられる。これは、効果的な電流制限として作用し、Ｄ３からの過負荷電流は正常な動作レベルよりほんのわずかに高いレベルにキャップされる。
【００６１】
図３における回路のＤ１／Ｇ１及びＤ２／Ｇ２に関する段は、任意の一時に２つの段の一方のみが機能することを保証する極性スイッチングを追加する回路を含む点においてのみ上述の第３の段とは異なる。他の機能は全て同じであり、同じＲｃａｌＡ基準電流が基準として使用される。段ＤＭ／ＧＭは、より低い（Ｖｃｃが定義された）基準電圧を用いてＤＭ電圧を設定し、かつ（ＲｃａｌＭを介する）専用のドレイン電流制御も有する点が異なる。
【００６２】
先に試行された集積回路は、ドレイン電流及びＲｃａｌ電流の双方を検出する抵抗器を用いているが、これらの抵抗器は、値の差が非常に大きいことに起因して、大型でなければならないか、整合性が低くなる。本発明の実施形態（図３に示す設計等）では、バイポーラ又はＭＯＳＦＥＴトランジスタのいずれかのペア（極めて高い整合性で製造され、面積のみ相違する）を用いて、これらの異なる電流が高精度で検出される。上述の方法を使用すれば、面積の多大な節約及び他の優位点（より大きいダイナミックレンジ等）を達成することができる。
【００６３】
次に、図４を参照して、図２に示す極性検出回路３について説明する。Ｖｉｎピンに印加される電圧は、分割されて極性電圧検出器へ（Ｖｐｏｌ＿ｉｎにおいて）供給される。本図では、これは、ＭＯＳＦＥＴ  Ｍ７乃至Ｍ１２を用いて構築される積分器／比較器組合せ回路の入力へ供給される。Ｍ７及びＭ８は、入力電圧を基準電圧と比較する差動ペアを形成する。増幅器の出力はキャパシタＣ１によって帰還され、Ｒ３による集積機能がもたらされる。この回路は、ＤＣ入力レベルと基準レベルとの比較結果である出力を供給する。上記入力が上記入力を限界レベル辺りで変化させるＡＣ干渉を有していれば、複合積分器は高周波雑音への媒体を剥ぎ取り、ＤＣ入力レベルの精確な分解能を可能にする。この実施例では、検出器のＤＣしきい値は１４．２Ｖ乃至１５．２Ｖの範囲内に設定されているが、このレベルは、入力分割器の比率を変えることによって容易に調節される。
【００６４】
比較器の出力は、切り換えられる２つの電流ソース（Ｍ１５及びＭ１８）の一方を動作させるために使用され、比較器の出力状態に依存してキャパシタ（Ｃ３）がＧｎｄ又はＶｃｃへ荷電される。これらの電流源を極小にすれば、重大な遅延が生じ、Ｖｉｎの雑音耐性はさらに強化される。
【００６５】
次に、遅延回路の出力は、Ｍ１９乃至Ｍ３０を備えるシュミットトリガ回路へ供給され、このシュミットトリガ回路はＣ３上でゆっくりと変化する電圧からジッタのない出力を供給する。この出力はＦＥＴバイアス制御回路２へ供給され、ＦＥＴ段１及び２の動作モードに対して制御が実行される。この実施例では、ドレイン出力開路及びゲート出力を接地電位に切り換えることによって、望まれない段が無効化される。これにより、外部デバイスは必然的に超低ドレイン−ソース抵抗を呈示し、利得を呈示しない。（提示される回路の単純な修正によって達成される）ある代替実施例では、望まれない段は、ドレイン出力開路及びゲート出力を、外部ＦＥＴを完全に遮断するに足る大きさの負電圧（典型的には、−２Ｖ）へ切り換えることによって無効化されることが可能である。これにより、外部デバイスは必然的に超高ドレイン−ソース抵抗を呈示し、利得を呈示しない。
【００６６】
図５は、負電源発生回路５を詳述したものである。これは、単純なチャージポンプ回路を基礎としている。ＭＯＳＦＥＴ  Ｍ３乃至Ｍ１５は、ほぼ１０ＭＨｚで実行される２相方形波出力発振器を構成する。ＭＯＳＦＥＴ  Ｍ１６乃至Ｍ２０はレベル変換器を構成し、負電源出力に接続されたソースを有するＮチャネルデバイスのレール毎のゲート駆動を提供する。ＭＯＳＦＥＴ  Ｍ２１乃至Ｍ２４は、これらのゲート駆動信号を用いて、チャージポンプ出力同期整流器トランジスタであるＭ３２及びＭ３３に対する非重複駆動信号を発生する。ＭＯＳＦＥＴ  Ｍ２５乃至Ｍ２８は、整流器駆動回路における遅延に一致する遅延駆動信号を発生する。ＭＯＳＦＥＴ  Ｍ２９及びＭ３０は、この駆動信号を用いて、キャパシタＣ４により結合されかつＭ３２及びＭ３３により整流されるとピンＣｓｕｂ上に負電源を発生する方形波電圧を発生する。発生されるマイナスの出力電圧は、Ｍ３６乃至Ｍ３９により構成される差動増幅器によって電圧基準と比較され、Ｍ３１を介するその出力は、発生器の出力を調整すべくＣ４を駆動する方形波信号の振幅を修正する。
【００６７】
ＮＭＯＳトランジスタが負電源に接続されることは留意されるべきである。熱抵抗を最小化するという理由により、このＩＣの基板が接地されることは極めて重要である。この制約は、負電源に関連づけられる任意のＩＣコンポーネントが基板電圧（０）より下で動作しなければならないことを意味する。通常これは、コンポーネント間の絶縁又は分離を妨害する。この実装用に選ばれるプロセスは、十分に分離されたＮ個のＮＭＯＳトランジスタのオプションを含む。これらは、トランジスタのバルク端子を基板よりプラスである電圧でバイアスできるように開発されたものであり、基板よりプラスであるソース電圧で動作されるデバイス上のパフォーマンス（ｇｍ、Ｒｄｓ（ｏｎ））劣化を排除する。標準的なＮＭＯＳトランジスタに使用される構成を図６に示す。デバイスの全ての接合部の発生に必要なドーピングプロセスはわずかに１つだけであったことが留意されるであろう。また、ウェーハ基板はＦＥＴの本体を形成し、ソース電圧が上昇されるとパフォーマンスは低下される。
【００６８】
図７は、本発明の実施形態における分離されたＮＭＯＳトランジスタの構成を示し、上記構成は、上昇されたソース電圧で動作される場合に標準デバイスのパフォーマンス低下を排除するように設けられた。この構成の場合、トランジスタは、Ｎウェルを用いてＰ基板から分離されなければならないＰウェル内に形成されている。通常、ソース及びバルク（Ｐウェル）は互いに配線で接続され、Ｎウェルは通常Ｐウェル又はソース／バルクよりプラスである何らかの便利な電圧ソースのいずれかに配線される。バルク／本体が常にソース電位であることから、このトランジスタはソース電位が基板電位より上であればどのような電位でも良好に動作する。
【００６９】
しかしながら、本構造を別の方法で使用できることが認識されるであろう。Ｎウェルが基板に接続されていれば、Ｐウェルは、トランジスタの分離を損なうことなくさらにマイナスへ進むことが許容される可能性がある。よって、これらの分離されたＮＭＯＳトランジスタは、基板電位より下（よりマイナス）の電圧で動作する回路の構築に使用されることが可能である。本発明の実施形態では、このケイパビリティが利用される。これは、負電源発生器が外部コンポーネントを使用することなくオンチップに構築されることを可能にするだけでなく、ＦＥＴバイアス制御回路のための効率的（アクティブ）なゲート駆動装置の使用も可能にする。接地された基板及び減少したピン計数は、引き続き低い熱抵抗を達成し、ひいては高い電力散逸ケイパビリティを達成しながら、標準アッセンブリ及び低コストパッケージの使用を可能にする。
【００７０】
図８は、トーン検出回路６を示す（この場合も、相互接続部ａ−ｅによって図８ａ及び図８ｂに分割されている）。所定の実施形態のサポートチップは、ユニットへのＶｉｎ電源上に重ね合わされる低周波数トーン信号（この実施例では、２２ｋＨｚ）の存在又は不在によって制御されるＬＮＡ帯域切り替えをサポートする。トランジスタＭ２乃至Ｍ８は、Ｖｉｎライン上で任意のトーン信号を取り込み、これをさらなる処理に適するレベルまで増幅するＡＣ結合された増幅器を形成する。この信号は、次いで、Ｍ９乃至Ｍ２４を備えるウィンドウコンパレータへ送られ、ウィンドウコンパレータは、入力信号のレベルを検出し、入力増幅器の瞬間的な出力レベルに依存して論理出力（ハイ又はロー）を発生する。論理出力はＣ４へ供給される電流の形式であり、トーンが存在すればプラスが引き出され、不在であればマイナスが引き出される。出力電流をＣ４の値との比較に適する小さいものにすることによって、検出器は、他の制御システムのために意図される干渉又はデータストリームの短いバースト用にキャパシタに少ない電荷を放出するように製造されることが可能である。このようにして、検出器は、共通するライン干渉源に対して不感受性にされる。Ｃ４上の電圧は、Ｍ２６乃至Ｍ３９を備えるシュミットトリガによって検出され、シュミットトリガは、入力トーンレベルの変化に伴ってディザのない出力遷移を発生する。トランジスタＭ４０乃至Ｍ５０は、トーン検出器によって制御される２つのハイサイドドライバ段を形成する。これらは、任意の一時に一方のみがアクティブであり得ることを保証し、よってスイッチング遷移が遅くなるように相互接続される（制御用トーン信号のソースであるＶｉｎ電源上の電流変化誘導干渉が最小化される）。この実施例では、これらのドライバは５０ｍＡまで調達することができ、よって大部分の局部発振回路を直接に駆動することができる。
【００７１】
図９は、図２に示すＬＮＡの電力調整回路４を詳しく示したものである。
【００７２】
この（サポートＩＣ上の）集積化された電力レギュレータは、デバイス間の配線の排除を可能にし、ＰＣＢ基板スペース及びパッケージピンを節約している。この実施例では、レギュレータは、Ｖｏｕｔ制御用の別の２Ｖバンドギャップ基準を用いて５Ｖの供給電圧を発生し、電流は１２０ｍＡに制限される。（また、上記基準は、ダイ温度が過剰になった場合にレギュレータを遮断するように教唆もする。）
【００７３】
トランジスタＭ１０及びＭ１１は、差動増幅器として配線され、２Ｖ基準をレギュレータ出力を分割した低下バージョンと比較する。この増幅器は、電力出力デバイスＭ２０を介して、Ｖｏｕｔにおける任意の電圧誤差を補償する。Ｍ１９は、Ｍ２０との共有ゲート及びソース接続によって、出力電流の小部分（１／６００）を供給し、このデバイスのドレイン電流は、Ｍ１７により供給される基準電流と比較されるべきＭ１３乃至Ｍ１５を用いてミラーリングされる。出力関連電流が基準より小さければ、レギュレータは正常に動作することを許容される。大きければ、Ｍ１２のゲートはプラスへ引っ張られ、ＦＥＴがオンにされ、これによりＦＥＴはＭ２０のゲート上に引き下ろされて出力電流が安全レベルへ下げられる。この電流制限制御方法は出力電流経路内に物理的に大きい低値抵抗器を配置する必要を回避し、ダイ面積が節約され、かつレギュレータのドロップアウト性能（最悪ケースのＶｉｎ対Ｖｏｕｔ電圧降下）が改善されることに留意されたい。
【００７４】
シャットダウン入力により起動されるＭＯＳＦＥＴ  Ｍ３は、そのドレインをＭ１２のそれに配線させ、コマンドに従ってレギュレータを無効化する。この入力は、ダイ温度が過剰になった場合にレギュレータを無効化するために使用される。
【００７５】
図１０は、図２に示す基準及びバイアス発生回路を詳しく示したものである。この回路は２Ｖのシャント基準及びバイアス発生器を設け、他の全ての回路ブロックへ供給する。この回路は、設計における他のどの部分よりも先に機能しなければならないことから、Ｖｉｎから高値抵抗器Ｒ８を介して直接に電力を供給される。
【００７６】
バイポーラトランジスタＱ１及びＱ２は、標準１．２５Ｖバンドギャップ素子を形成するために使用され、上記バンドギャップ素子はＲ１及びＲ１を用いて乗算され、必要とされる２Ｖ基準が与えられる。ＭＯＳＦＥＴ  Ｍ１乃至Ｍ７は、誤差増幅器を提供し、Ｍ９乃至Ｍ１５は低雑音温度補償バイアス電流基準を提供する。このバイアス基準は、先に説明した全てのＩＣブロックの電流源を提供する。
【００７７】
Ｑ３の負の温度係数Ｖｂｅは、トランジスタＭ１８乃至Ｍ２４によって構成される比較器を用いて、Ｑ２のエミッタの正の温度係数ノード電圧と比較される。この回路は、ダイ温度が、安全な最高動作温度として選ばれる予め定義された限界値（この実施例では１５０℃）を通過するに伴ってその出力をトグルするように設計されている。
【図面の簡単な説明】
【００７８】
【図１】本発明を具現するＤＢＳ  ＬＮＡの一部を示す概略図である。
【図２】本発明を具現する別のＤＢＳ  ＬＮＡのコンポーネントを示すさらに詳細なブロック図である。
【図３ａ】本発明を具現するモノリシックサポートＩＣからのＦＥＴバイアス制御回路を示す回路図である。
【図３ｂ】本発明を具現するモノリシックサポートＩＣからのＦＥＴバイアス制御回路を示す回路図である。
【図４】本発明を具現するモノリシックサポートＩＣに組み込まれた極性検出器を示す回路図である。
【図５】本発明を具現するモノリシックサポートＩＣからの負電源発生器を示す回路図である。
【図６】標準的なＮＭＯＳトランジスタを示す図である。
【図７】本発明の実施形態において利用される分離されたＮＭＯＳトランジスタを示す構成図である。
【図８ａ】本発明を具現するモノリシックサポートＩＣのトーン検出器を示す回路図である。
【図８ｂ】本発明を具現するモノリシックサポートＩＣのトーン検出器を示す回路図である。
【図９】本発明を具現するモノリシックサポートＩＣからの電力レギュレータを示す回路図である。
【図１０】本発明を具現するモノリシックサポートＩＣからの基準及びバイアス電圧発生器を示す回路図である。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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【国際調査報告】
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