(57)【要約】  ＣＭＯＳイメージセンサであって、アレイ状の列および行に配置された複数の画素と、リセット値および積分後の値を記憶する列回路と、リセット値および積分後の値からイメージ信号を得る相関二重サンプラと、列回路から物理的に離して設けられ、１つの画素列または複数の画素列に共通に電気的に接続され、画素列上の欠陥列電圧を修復するエクリプス防止回路と、を有する。
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【特許請求の範囲】
【請求項１】
ＣＭＯＳイメージセンサであって、
（ａ）アレイ状の列および行に配置された複数の画素と、
（ｂ）リセット値および積分後の値を記憶する列回路と、
（ｃ）前記リセット値および前記積分後の値からイメージ信号を得る相関二重サンプラと、
（ｄ）前記列回路から物理的に離して設けられ、１つの画素列または複数の画素列に共通に電気的に接続され、画素列上の欠陥列電圧を修復するエクリプス防止回路と、を有するＣＭＯＳイメージセンサ。
【請求項２】
前記画素の検知領域として、埋め込みフォトダイオードまたはフォトダイオードをさらに備える、請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記エクリプス防止回路が前記イメージセンサのいずれかの側に配置されている、請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
スイッチを介して１つまたはそれ以上の画素列に接続され、所定の電圧を１つの画素列からのリセット電圧と比較する比較器を、前記エクリプス防止回路が備える、請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記比較器に接続され画素列上の前記欠陥リセット電圧を修復する、１つのフリップフロップおよび１つまたはそれ以上のスイッチをさらに備える、請求項４に記載のＣＭＯＳイメージセンサ。
【請求項６】
撮像装置であって、ＣＭＯＳイメージセンサを含み、
前記ＣＭＯＳイメージセンサは、
（ａ）アレイ状の列および行に配置された複数の画素と、
（ｂ）リセット値および積分後の値を記憶する列回路と、
（ｃ）前記リセット値および前記積分後の値からイメージ信号を得る相関二重サンプラと、
（ｄ）前記列回路から物理的に離して設けられ、１つの画素列または複数の画素列に共通に電気的に接続され、画素列上の欠陥列電圧を修復するエクリプス防止回路と、を有する、撮像装置。
【請求項７】
前記画素の検知領域として、埋め込みフォトダイオードまたはフォトダイオードをさらに備える、請求項６に記載の撮像装置。
【請求項８】
前記エクリプス防止回路が、前記イメージセンサの側方であって前記列回路とは反対の側に配置されている、請求項６に記載の撮像装置。
【請求項９】
スイッチを介して１つまたはそれ以上の画素列に接続され、所定の電圧を１つの画素列からのリセット電圧と比較する比較器を、前記エクリプス防止回路が備える、請求項６に記載の撮像装置。
【請求項１０】
前記比較器に接続され画素列上の前記欠陥リセット電圧を修復する、１つのフリップフロップおよび１つまたはそれ以上のスイッチをさらに備える、請求項９に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にＣＭＯＳイメージセンサの分野に関し、特に、そのようなイメージセンサであって、リセット時の問題に対処するためのエクリプス防止回路（anti-eclipse circuit）を含むものに関する。そのエクリプス防止回路は、取得されたイメージにおいて望ましくないノイズを防ぐために、列回路から物理的に離して設けられる。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサの不利な点として、画素アレイに強い光が照射された時の感度が挙げられる。この問題の典型例は、カメラを太陽に直接向けた場合であり、センサはイメージ内に、明るい太陽の代わりに「黒い」太陽を出力する。この現象を、エクリプス（eclipse）またはダークル（darkle）と称する。Christina Phan et al.によって２００３年６月２７日に出願された米国特許出願第１０／６０７，９４３号「ＣＭＯＳイメージセンサ過飽和保護回路」は、この問題を取り扱っている。図１を参照すると、画素アレイ１０と、列およびエクリプス回路２０と、相関二重サンプリング回路３０とが図示されている。この従来技術では、修正は、列およびエクリプス回路２０において実施される必要がある。画素ピッチが小さくなるにつれて、１つの画素分の幅に１つの列回路をうまく配置できない場合がある。したがって、複数列をまとめてユニットセルとすることが一般的である。そして、このユニットセルを複製することによって、列回路アレイ全体が形成される。この場合に修正用要素を含めようとすると、列回路のレイアウトが非常に困難になる。その要素を含めることによって生じるアンバランスが、列間の不均衡を悪化させる。その結果、イメージセンサにおける重要な光学的仕様であって固定パターンノイズ（ＦＰＮ）として測定される構造的ノイズのパターンが、イメージ内に存在してしまう。
【０００３】
したがって、この欠点を克服する必要性がある。本発明は、独立型回路で修正を実施可能にすることで、この欠点に対処する。それによって、列回路のレイアウトのバランスを維持でき、同時に、エクリプスまたはダークルの問題を解決できる。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明は、上記問題の１つまたはそれ以上を解決することを目的とする。簡潔に要約すると、本発明の一態様によれば、本発明はＣＭＯＳイメージセンサにおいて実現される。そのＣＭＯＳイメージセンサは、アレイ状の列および行に配置された複数の画素と、リセット値および積分後の値を記憶する列回路と、リセット値および積分後の値からイメージ信号を得る相関二重サンプラと、列回路から物理的に離して設けられ、１つの画素列または複数の画素列に共通に電気的に接続され、画素列上の欠陥列電圧を修復するエクリプス防止回路と、を有する。
【０００５】
本発明の上記および他の態様、目的、特徴、および利点は、下記の好適な実施形態の詳細な説明および添付の請求項を検討し、添付の図面を参照することによって、さらに明確に理解および認識される。
【発明の効果】
【０００６】
本発明の利点は、列回路のレイアウトの単純さおよびバランスを維持できる点である。それにより、エクリプスまたはダークルの問題に良好に対処しつつ、イメージにおける構造的ノイズの発生を防止する。
【発明を実施するための最良の形態】
【０００７】
図２ａを参照すると、二次元アレイ５０状に配置された複数の画素を含む、本発明のイメージセンサ４０が示されている。図３に簡単に言及すると、各画素５２は好ましくは、埋め込みフォトダイオードまたはフォトダイオード（検知領域５４）のどちらかを含む。検知領域５４は、所望の期間にわたって入射光にさらされ（積分（integration）と称される）、それによって検知領域５４内に電荷が収集される。画素５２はさらに、電荷−電圧変換回路５６を備える。電荷−電圧変換回路５６は、検知領域から転送ゲート５８を介して電荷を受け取り、電荷を電圧に変換する。その電圧を、本明細書では、サンプルイメージ信号と呼ぶ。
【０００８】
再度図２ａを参照する。イメージセンサの動作には、リセットと、上記の積分との、２つの基本動作が含まれる。リセット段階では、フォトダイオードを、リセットレベルと通常呼ばれる既知の基準電圧に設定する。光の強度によっては、積分段階で、このリセットレベルを接地に放電させる。リセットレベルおよび積分段階後の最終レベル、すなわちサンプルイメージ信号を、列回路６０に記憶する。それらの電圧は、相関二重サンプラ７０で減算される。
【０００９】
リセット時には、エクリプス防止回路８０が、列ライン上の上述のリセットレベルを検知し、事前設定されたしきい値と比較する。リセットレベルがこのしきい値より低くなった場合には、以下に詳述するように、エクリプス防止回路８０は、列ライン上のリセット信号レベルを検知して修正する。
【００１０】
本説明におけるエクリプス防止回路８０は、図４ａに示すように、２列（coleven、colodd）のみに修正を実施する回路として説明される。たとえば、colevenは画素アレイ内の１つの列に接続され、coloddは他の１列に接続される。図４ｂは、このエクリプス防止回路を簡単に拡張して、より多くの列に修正を実施するようにできることを示す。たとえば、coleveniは画素アレイ内の偶数列を表し、coloddiは奇数列を表す（ここでi＝１，２，３などであり、画素アレイ内の最終列まで至る）。
【００１１】
エクリプス防止回路８０は、列回路６０から物理的に離して設けられ、１つの画素列または複数の画素列に共通に電気的に接続され、画素列上の欠陥列電圧を修復するものである。すなわち、エクリプス防止回路８０は独立型回路であり、画素アレイ５０のいずれの側に配置されてもよい。たとえば図２ｂでは、エクリプス防止回路８０は列回路６０と同じ側に図示されているが、上述のとおり、分離された独立型回路である。
【００１２】
図４ａを参照すると、エクリプス防止または修正回路８０は、比較器９０を備える。比較器９０は、１つの列ライン（colevenまたはcoloddのどちらでもよい）上のリセット信号レベルを、それぞれスイッチ９５ａおよび９５ｂに直列である２つの電気接続部を介して検知する。各スイッチ９５ａおよび９５ｂは、比較器９０が列ライン上のリセットレベルを検知することをリセット時のみに許可するよう、比較器９０の入力部と列ラインとの接続を許可する状態に設定される。
【００１３】
比較器９０は、検知した電圧を、事前設定されたしきい値と比較する。列ライン上の電圧がこのしきい値より低くなると、エクリプスまたはダークル現象が検知される。そうなった場合、比較器９０は、トリガー信号を発信する。トリガー信号は、デジタルフリップフロップ１００内で、制御する信号の立ち上がりに応じて列回路６０においてサンプリングを実施するリセットレベルをラッチされる。つづいて、フリップフロップ１００は、列ライン電圧を通常（非エクリプス）リセットレベルと同等のレベルまで引き上げる信号を生成する。
【００１４】
その修正信号の送信後、スイッチ９５ａおよび９５ｂは、比較器の入力部を列ラインから非接続にし、かつ、検知動作を停止させるよう比較器の入力部を接地に接続する状態に設定される。列ライン電圧は、フリップフロップがクリア信号を受信するまでの間、修正レベルに維持される。この「クリア」信号は、列回路６０のサンプルリセット段階の終了後に生じるよう設計されている。
【００１５】
フリップフロップにラッチ動作をさせる信号が、比較器から得られる検知パルスにきちんと整合している必要があることは、当業者は認識するであろう。ずれがあると、フリップフロップが検知を見逃したり誤判断してしまう。
【００１６】
図５は、本発明のイメージセンサ４０を含むデジタルカメラまたは撮像装置１１０を示し、通常の消費者がよく目にする典型的な市販用の実施形態を表す。
【図面の簡単な説明】
【００１７】
【図１】従来技術のイメージセンサを示す上面図である。
【図２ａ】本発明のイメージセンサを示す上面図である。
【図２ｂ】図２ａの代替実施形態を示す図である。
【図３】図２ａおよび図２ｂの典型的な画素を示す側面図である。
【図４ａ】本発明のエクリプス回路を示す概略図である。
【図４ｂ】本発明のエクリプス回路を示す概略図である。
【図５】本発明のイメージセンサを含むデジタルカメラを示す側面図である。
【符号の説明】
【００１８】
１０  従来技術の画素アレイイメージセンサ、２０  従来技術の列およびエクリプス回路、３０  相関二重サンプリング回路、４０  イメージセンサ、５０  二次元画素アレイ、５２  画素、５４  埋め込みフォトダイオードまたはフォトダイオード（検知領域）、５６  電荷−電圧変換回路、５８  転送ゲート、６０  列回路、７０  相関二重サンプリング回路、８０  エクリプス防止回路、９０  比較器、９５，９５ａ，９５ｂ  スイッチ、１００  デジタルフリップフロップ、１１０  デジタルカメラまたは撮像装置。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【国際調査報告】
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