(57)【要約】  シリコン基板（１０）にインダクタ（７０）を製造するための方法において、レジスト層（８２）を堆積して、ポリシリコン層（３０）をエッチングした後に、レジスト層（８２）を剥離してポリシリコンをアニール処理する前にアルゴンの注入ステップ（８４）を行う。このように、アモルファス（非晶質）層（８６）を基板（１０）上に形成して、付加的なマスク処理ステップの必要がなく、またはポリシリコン層（３０）に有害な衝撃を与えることなく、インダクタ（７０）のＱ係数を改善する。
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【特許請求の範囲】
【請求項１】
少なくとも１個の受動コンポーネントを担持した集積回路を作製する方法において、この方法は、受動コンポーネントをその上に形成することができる半導体基板を設けるステップと、この基板上に導電材料の層を堆積するステップと、前記基板上にパターン形成したレジスト層を設け、かつこのレジスト層をエッチングするステップと、イオン注入ステップであって、前記エッチングしたポリシリコン層で被覆されていないエリア上にアモルファス層を形成する該イオン注入ステップと、およびこのイオン注入ステップ後に前記レジスト層を除去するステップと、を備えたことを特徴とする集積回路の作製方法。
【請求項２】
請求項１に記載の方法において、前記イオン注入ステップは、重イオンにより実行する方法。
【請求項３】
請求項２に記載の方法において、前記重イオンは、アルゴンを有する方法。
【請求項４】
請求項１に記載の方法において、前記受動コンポーネントは、マルチターンインダクタを有し、このマルチターンインダクタは、前記基板上に形成した金属螺旋体とした方法。
【請求項５】
請求項１に記載の方法において、前記集積回路は、少なくとも１個の他の受動コンポーネントを担持することを特徴とする方法。
【請求項６】
請求項５に記載の方法において、前記少なくとも１個の他の受動コンポーネントは、平坦キャパシタ、ピットキャパシタまたは抵抗器とした方法。
【請求項７】
請求項１に記載の方法において、前記少なくとも１個の他の受動コンポーネントを、誘電体層によって前記半導体基板から絶縁分離した方法。
【請求項８】
請求項７に記載の方法において、前記誘電体層は、二酸化ケイ素により構成し、前記基板はシリコン基板により構成した方法。
【請求項９】
請求項１に記載の方法において、前記導電材料は、半導体材料とした方法。
【請求項１０】
請求項１または９に記載の方法において、前記導電材料を、シリコンとした方法。
【請求項１１】
請求項９に記載の方法において、前記半導体材料は、多結晶組織を有するものとした方法。
【請求項１２】
請求項１に記載の方法によって作製した少なくとも１個の受動コンポーネントを担持した集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、基板損失を削減することで半導体基板におけるインダクタの品質係数を改善する方法に関する。
【背景技術】
【０００２】
高周波（ＲＦ）回路を、システムオンチップ（system-on-chip）業界がデジタル回路で行っている方法で単一の半導体プロセス技術を使用したシリコンチップに集積することは、容易ではなかった。ＲＦ用途を要求することは、複数の半導体技術を利用して必要な性能を達成するシステムインパッケージソリューション（system-in-package solutioin）を必要とすることになるだろう。新しいプロセス技術および集積技術が開発されており、これら技術によれば、大量生産される消費者家電製品用途であったとしても、容認し得るコストでこれらのシステムインパッケージＲＦソリューションを製造することができるであろう。
【０００３】
現在のシリコンプロセス技術では、４０ＧＨｚを優に超える利得特性を有した集積型トランジスタであって、家電領域の既存の無線用途における全ての要求を満たした集積型トランジスタを作製することが可能である。しかし、ＲＦ性能は、トランジスタ自体に依存するのと同様に、これらのトランジスタを取り囲む受動デバイスにも依存する。これら受動デバイスの構造上の理由から、従来、キャパシタおよびインダクタ等の受動デバイスは個別のコンポーネントとして実装されてきており、これら受動デバイスは半導体技術によってもたらされた小型化レベルに対応することができておらず、現在も、ＲＦ性能を向上させるだけでなく、低コストで大量に生産するという要求を満たすことが可能な方法で、受動コンポーネントをシリコンに集積化する方法が開発されている。
【０００４】
受動コンポーネントをシリコン上に集積するということは、必ずしも、能動トランジスタとしての同一シリコン（または「ダイ」）ピース上に集積することを意味するわけではない。しかし、この受動コンポーネントをシリコン上に集積することが意味するのは、受動コンポーネント技術は、シリコンチップ生産に固有な集積能力を高めるのに必要である、ということである。これにより、受動および能動ダイを組み合わせて実装することが可能となる。
【０００５】
様々な技術を応用して、受動コンポーネントを集積する。例えば、インダクタおよびキャパシタを、シリコン上に堆積した金属化（メタライゼーション）層内に作製する。
【０００６】
さらに具体的には、インダクタは、半導体ウエハ上に平面的金属螺旋体を形成することで実現することができる。近年では、半導体装置がますます高度に集積されるようになってきたため、インダクタの品質係数を最大化することを目的として、高導電性の銅が広く使用されてきた。それでもなお、このようなインダクタの品質係数は比較的低い傾向があり、その主な原因としては、低抵抗Ｓｉウエハの高基板ＲＦ損失、および螺旋状の金属の抵抗（オーム）損失がある。抵抗損失は、太い銅線を使用することでさらに抑えることができ、したがって基板損失がインダクタのＱ係数の主要な決定的要因となるため、高抵抗シリコンを使用して基板による損失を抑制したとしても、Ｑ係数は、依然多くの高周波数用途に適するものとならない。このことは、シリコン基板と、熱酸化によってシリコン基板上に成長させた誘電（ＳｉＯ２）層であって、金属化（メタライゼーション）層を高抵抗シリコン基板から分離するために成長させた該誘電（ＳｉＯ２）層との間の境界面の蓄積電荷に起因する。
【０００７】
この問題を解決するために様々な方法が提案されてきており、それらによって、上記蓄積電荷の影響は抑えられ、基板の実効抵抗は、基板上の、インダクタの下方の部分にアモルファス（非晶質）層を形成することで増加した。
【０００８】
注入プロセスを実行して重イオン（一般的に、シリコン基板の場合はアルゴンであるが、窒素も適していると考えられる）を基板に注入することで、基板の上方にこのようなアモルファス（非晶質）層が形成されることが知られており、デバイスがポリシリコン層を備える典型例においては、アルゴン注入ステップをデバイスプロセスの流れに組み込むための様々な方法が知られている。第１の既知の方法では、ポリシリコン処理段階が完了すると、すなわち、ポリシリコン層をエッチングすると、レジスト層を剥離し、残ったポリシリコンエリアをアニール処理し、続いてアルゴンの注入を実行する。しかし、アルゴン注入中にポリシリコンがマスク処理されていないと、ポリシリコンの表面が破損する可能性があり、一方で、さらにマスク処理ステップを追加するとコストが増えてしまう。別の方法では、高抵抗シリコン基板上に誘電体層（ＳｉＯ２）を成長させた後で、ポリシリコン処理段階の前にマスク処理せずにアルゴンを注入する。しかし、ポリシリコンの堆積および後続の処理で生じる蓄熱によって、注入ステップで形成したアモルファス（非晶質）層が、部分的に結晶化してしまうであろう。
【０００９】
Ｋ．Ｔ．Ｃｈａｎらは、非特許文献１で、シリコン層のインダクタの下方に不純物を導入するために、ウエハを完全に作製した後で陽子（プロトン）の注入を実行することを提案しており、このことによってシリコン層の抵抗を増加させ、さらにシリコン層のＱ係数を向上させる。ウエハの製造プロセスを完全に終了させた後で陽子注入を実行することによって、超大規模集積回路（VLSI）プロセスラインへの汚染は避けることができるが、作製プロセスの最後に他の処理ステップを追加する必要があり、このことは極めてコストがかかると推測される。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Large Q-Factor Improvement for Spiral Inductors on Silicon Using Proton Implantation, IEEE Microwave and Wireless Components Letters, Vol. 13, No. 11, November 2003
【発明の概要】
【発明が解決しようとする課題】
【００１１】
したがって、インダクタを備えた半導体装置の製造方法であって、装置の作製プロセスの前段階に別のマスク処理ステップを追加する必要なく、半導体基板上にアモルファス（非晶質）層を形成する、製造方法を提供することが好ましい。
【課題を解決するための手段】
【００１２】
本発明によれば、少なくとも１個の受動コンポーネントを担持した集積回路を作製する方法を提供し、この方法は、上方に受動コンポーネントを形成することができる半導体基板を設けるステップと、この基板上に導電材料の層を堆積するステップと、この層にパターン形成したレジスト層を設け、かつこのレジスト層をエッチングするステップと、イオン注入ステップであって、エッチングしたポリシリコン層で被覆されていないエリア上にアモルファス層を形成する該イオン注入ステップと、およびイオン注入ステップ後にレジスト層を除去するステップと、を備える。
【発明の効果】
【００１３】
このように、ポリシリコン層を堆積してエッチングした後で、レジスト層の剥離およびポリシリコンのアニール処理の前にイオン注入ステップを実行することで、別のマスク処理ステップを追加することなく、さらにポリシリコン層に不所望な衝撃を与えることなく、基板上にアモルファス（非晶質）層を形成することができる。
【００１４】
イオン埋没ステップは、窒素等の重イオンを用いて実行するのが好ましく、アルゴンを用いて実行するのがより好ましい。受動コンポーネントは多重巻（マルチターン）インダクタを備えており、このマルチターンインダクタは、基板上に作製した金属螺旋体を備える。集積回路は、平坦キャパシタ、ピットキャパシタまたは抵抗器等の、少なくとも１個の別の受動コンポーネントを担持するのが好ましい。少なくとも１個の受動コンポーネントは、誘電体層を用いて半導体基板から分離するのが好ましく、この誘電体層は、基板がシリコン基板であるときは二酸化ケイ素とすることが好ましい。
【００１５】
本発明は、上記方法を用いて作製した少なくとも１個の受動コンポーネントを担持した集積回路にまで及ぶものである。
【００１６】
本発明のこれら態様および別の態様は、本明細書に記載した実施形態につき説明をすることで明らかになるであろう。
【００１７】
本発明のこれらまたは他の態様を、実施形態として、添付した図面を参照しての説明から明らかであろう。
【図面の簡単な説明】
【００１８】
【図１】ＰＡＳＳＩプロセスにより製造したダイの線図的縦断面図である。
【図２】ピットキャパシタの主要コンポーネントを示した線図的説明図である。
【図３】ＲＦ受動コンポーネントを担持する集積回路の線図的縦断面図である。
【図４ａ】本発明の実施態様による製造プロセスの主要ステップを示した線図的説明図である。
【図４ｂ】本発明の実施態様による製造プロセスの主要ステップを示した線図的説明図である。
【図４ｃ】本発明の実施態様による製造プロセスの主要ステップを示した線図的説明図である。
【図４ｄ】本発明の実施態様による製造プロセスの主要ステップを示した線図的説明図である。
【図４ｅ】本発明の実施態様による製造プロセスの主要ステップを示した線図的説明図である。
【発明を実施するための形態】
【００１９】
近年、シリコンプロセスが、０．９〜２ＧＨｚのフロントエンド用途のための高品質受動素子、例えば、インダクタおよびキャパシタを、工業規模で製造するのに使用するのに開発されてきた。このプロセスでは、キャリヤ（担体）基板として高抵抗性シリコン（high-resistive silicon:ＨＲＳ）を使用しており、本明細書中、本発明の例示的実施態様を説明するためにこのプロセスを使用する。しかし、当業者にとっては、本発明を他の受動集積技術に応用することもできることは明らかであろう。
【００２０】
図面の図１を参照すると、インダクタ−キャパシタ回路網を製作するために、４ｋΩを越える固有抵抗率ρを有する高オームシリコンウエハをキャリヤ（担体）１０として使用する。この高オームシリコンは、基板に結合したＲＦ電力の消失を抑制するために使用する。シリコン基板１０は、熱成長酸化物層１２で絶縁分離する。プラズマ化学気相成長（ＰＥＣＶＤ）ＳｉＮＸ 誘電体１８で分離した２個の比較的薄いスパッタＡｌ層１４，１６を使用して、キャパシタを画定する。このプロセスは、ＰＥＣＶＤによるＳｉＯＸ 減結合（デカップリング）層２０の堆積で継続し、次に堆積するＡｌ上部金属化（メタライゼーション）部２２からキャパシタを電気的に減結合する。５μｍ厚のＡｌ上部金属化（メタライゼーション）部２２を使用して、高品質インダクタを画定する。プロセスは、ＰＥＣＶＤによるＳｉＯＸ スクラッチ保護層２４の堆積で終了した。現在、このプロセスは、素のダイを生産するために用いられており、この素のダイは、例えばインピーダンス整合回路網または共振フィルタ等の回路を有し、ハイブリット回路ＲＦモジュールに組み込むことができる。
【００２１】
現在、他のプロセスが開発されており、この他のプロセスでは、単独低コストシリコンダイは、必要とされる受動コンポーネントを全て担持するだけでなく、これらのコンポーネント間の相互接続パターンも担持する。開発プロセスの一環として、キャパシタンス（静電容量）密度を増加させる方法が研究されてきている。上述のプロセスで作製した金属−絶縁体−金属（metal-insulator-metal:ＭＩＭ）キャパシタは、１５０ｐＦ／ｍｍ２まで達する静電容量密度を得ているが、これではまだ、シリコンの現実的なエリアで達成され得るキャパシタンス（静電容量）値を制限してしまう。
【００２２】
静電容量密度を増加するために研究した一つのアプローチとしては、シリコンが占める面積を不当に増加することなく、キャパシタの電極の表面積を増加させることがある。図面の図２を参照すると、開発されている「ピットキャパシタ（pit capacitor）」と呼ばれる装置は、深穴のマトリクスをｎ−シリコン基板１０の表面にエッチングし、続いてｎ＋拡散を実施して下部電極２６を形成し、さらに、誘電体層２８ならびに上部電極３２を形成するため、誘電体、ポリシリコン３０および金属の堆積部を形成することによって作製する。このアプローチを使用することで、１００ｎＦ／ｍｍ２まで静電容量密度を達成できることが実証された。
【００２３】
図面の図３につき説明すると、したがって、上記プロセスを用いて、平坦キャパシタ４０と、ピットキャパシタ５０と、抵抗器６０と、多重巻（マルチターン）インダクタ（部位７０で表す）と、バンピングパッド８０と、これらの間における相互接続パターンとを担持した単独のシリコンダイ１０を作製することができる。
【００２４】
上記のとおり、（最終的な）インダクタ７０の品質係数を向上するために、重イオン、必ずしもそうである必要はないが、好ましくはアルゴンを注入し、基板の頂部に非晶質層を形成することを提案する。相応しいイオンとしては、アルゴンのほかに、窒素、シリコン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）、ネオン（Ｎｅ）がある。当業者は、他の重イオンを注入することもできることに想到するであろう。
【００２５】
図面の図４ａ〜図４ｅにつき説明すると、本発明の実施形態によるプロセスでは、平坦キャパシタ４０、ピットキャパシタ５０および抵抗器６０をシリコン基板１０に作製した後、フォトレジスト被覆８２をポリシリコン層３０上に塗布し（図４ａ参照）、現像し（図４ｂ参照）、ポリシリコンのエッチング処理用のマスクを形成した（図４ｃ参照）。参照番号７０で、多重巻（マルチターン）インダクタの位置を示したが、この多重巻インダクタ自体は、そのプロセス後半に（バックエンド金属で）作製することに留意されたい。ポリシリコン層３０をエッチング後、アルゴン注入プロセス８４を行い、基板１０の頂部にアモルファス（非晶質）層８６を形成する（図４ｄ参照）。アルゴン注入は、イオンインプランタで行う。この装置は、注入する種をイオン化し、３個の主なパラメータ、すなわち線量（約１０１６イオン／ｃｍ２）と、エネルギー（約５０ＫｅＶ）と、入射ビームの傾き（７°）とでウエハを走査する。衝撃によって、ウエハの表面に結晶損傷を生ぜしめる。このようにして、アモルファス（非晶質）層を形成することができる。注入プロセス後に、レジスト層を残存するポリシリコン３０から剥離し、残存するポリシリコン３０をアニール処理する（図４ｅ参照）。
【００２６】
このようにして、アルゴン注入を実現し、またマスク処理ステップを追加することなく、かつポリシリコン層を劣化させることなく、アモルファス（非晶質）層をインダクタ７０の下方に形成する。アルゴン注入は、ポリシリコンエッチングステップの直後に実行するので、ポリシリコンは、依然としてフォトレジスト層によって保護される。それから、ポリシリコンのアニール処理ステップは、レジスト層を剥離した後に実行する。
【００２７】
上述した実施形態は、本発明を制限するものではなく、当業者は、添付した特許請求の範囲によって定義した本発明の範囲を逸脱することなく、多くの他の実施形態を設計できることに留意されたい。特許請求の範囲では、カッコ内に記したいかなる参照符号も、特許請求の範囲を制限するものとして解釈されるべきではない。「備えている／有する（comprising）」、「備える（comprises）」等の単語は、請求項のいずれか、または明細書の全体に記載した素子またはステップ以外の素子またはステップが存在することを否定するものではない。素子を単数表記した箇所があるが、これは同じ素子を複数とすることを許さないものではなく、さらにその逆もまた同様である。本発明は、いくつかの個別の素子を備えたハードウェアを用いて実行することができ、さらに適切にプログラムしたコンピュータを用いて実行することができる。いくつかの手段を列挙した装置に関する請求項では、これらの手段のいくつかを、１個の同一ハードウェア体で実施することができる。特定の手段が、互いに異なった独立請求項に列挙されているという事実だけでは、これらの手段を組み合わせて使用して利益を得ることはできない、ということを示唆するものではない。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【国際調査報告】
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