(57)【要約】 本発明は、外部クロック信号を使用しない高速送受信装置及びその通信方法に関し、このために、内蔵コースコード生成部と、周波数検出部と、線形位相検出部と、を含むクロック復元部を受信器に適用することによって、データにクロック情報を印加する埋め込みクロック方式を用いながらも、データが伝達される間に発生する基準クロックとデータとの間のスキュー問題及び復元クロックのジッター問題を除去できるという優れた効果がある。
2009538592.tif 000002
【特許請求の範囲】
【請求項１】
伝送すべき並列データを入力されて、直流平衡情報を含む送信データにエンコーディングすると共に、外部提供クロックを基準に動作する内部位相固定ループの通信クロックによってエンコーディングされたデータを直列伝送する直列伝送手段を含む送信部と;
前記送信部からエンコーディングされたデータを受信して、内部の電圧制御発振器の出力と受信されたエンコーディングされたデータとを用いて順次同期化する周波数検出器及び線形位相検出器を備えたクロック復元部と、前記クロック復元部が出力する複数のステージのクロックを用いて、前記受信された直列のデータを並列データに変換する並列器と、前記並列器の出力の一部のデータをロジック回路を介して比較して、開始ビットを検出する開始ビット検出器と、前記並列器の出力をデコーディングして出力するデコーダーと、を含む受信部とからなる
ことを特徴とする直列送受信装置。
【請求項２】
前記送信部は、複数の並列データ信号を入力されて当該並列データ信号を２つ以上の単位に分割した後、前記分割位置に直流平衡のための情報を挿入し、全データの開始と終了の部分に各々開始情報と終了情報とを挿入するエンコーディング手段を含む
ことを特徴とする請求項１に記載の直列送受信装置。
【請求項３】
前記受信部のクロック復元部は、
コースコードにより周波数範囲が決められる複数のステージの電圧制御発振器と;
前記電圧制御発振器の出力と受信される直列データとを入力として、前記電圧制御発振器を制御するコースコードを前記電圧制御発振器に提供する内蔵コースコード生成部と;
前記コースコード生成部の出力により決められた周波数範囲の電圧制御発振器の出力と前記受信直列データとを入力として、周波数同期がなされるように、前記電圧制御発振器の印加電圧を調節するための信号を出力する周波数検出器と;
前記周波数検出器により周波数同期がなされた場合、前記電圧制御発振器の出力と受信直列データとを入力として、位相同期のための前記電圧制御発振器の印加電圧を調節するための信号を出力する線形位相検出器と;
前記周波数検出器の出力と前記線形位相検出器の出力とを選択的に印加されて、前記電圧制御発振器の印加電圧を調節する電荷ポンプとを含む
ことを特徴とする請求項１に記載の直列送受信装置。
【請求項４】
前記クロック復元部は、
前記受信される直列データを前記電圧制御発振器の出力を用いてサンプリングするサンプラーと;
前記サンプラーの出力によって、前記コースコード生成部の動作可否を決めるコースイネーブル信号を生成して前記コースコード生成部に提供する開始回路部とを更に含む
ことを特徴とする請求項３に記載の直列送受信装置。
【請求項５】
前記電荷ポンプが前記電圧制御発振器に提供する印加電圧を選択的に最大電圧や最小電圧に連結して、前記電圧制御発振器が最大周波数で動作するようにするスイッチを更に含み、前記コースイネーブル信号は、前記スイッチを動作させる制御信号としても使用される
ことを特徴とする請求項４に記載の直列送受信装置。
【請求項６】
前記複数のステージの電圧制御発振器は、一つの外部クロックに対して提供される直列信号の中から前記挿入された直流平衡情報により区分されるデータブロックのビット大きさと、前記挿入された直流平衡情報の半分大きさと、開始または停止ビットの大きさと、を足した値と同じ大きさのステージを有する
ことを特徴とする請求項３に記載の直列送受信装置。
【請求項７】
直列受信装置に連結されて並列データを直列データに伝送する直列送信装置において、
伝送すべき並列データを入力されて、直流平衡情報と開始及び終了情報とを含む送信データにエンコーディングするエンコーディング部と;
外部提供クロックによる内部位相固定ループの出力クロックを通信クロックとして、同期化信号を直列通信方式に提供する直列器と;
前記通信クロックによってエンコーディングされたデータを直列伝送する直列伝送手段とを含む
ことを特徴とする直列送信装置。
【請求項８】
並列データをエンコーディングして直列データに伝送する送信器に連結されて前記直列データを受信した後、前記直列データに含まれたクロックを復元し、直列データを並列データに変換及びデコーディングして、受信クロックとデコーディングされた並列データとを出力する直列受信装置において、
前記送信器から直列データを受信して、内部の電圧制御発振器の出力と受信された直列データとを用いて順次同期化する周波数検出器及び線形位相検出器を備えたクロック復元部と;
前記クロック復元部が出力する複数のステージのクロックを用いて、前記受信された直列データを並列データに変換する並列器と;
前記並列器の出力の一部のデータをロジック回路を介して比較して、開始ビットを検出する開始ビット検出器と;
前記並列器の出力をデコーディングして出力するデコーダーと、を含む受信部からなる
ことを特徴とする直列受信装置。
【請求項９】
前記クロック復元部は、
コースコードにより周波数範囲が決められる複数のステージの電圧制御発振器と;
前記電圧制御発振器の出力と受信される直列データとを入力として、前記電圧制御発振器を制御するコースコードを前記電圧制御発振器に提供する内蔵コースコード生成部と;
前記コースコード生成部の出力により決められた周波数範囲の電圧制御発振器の出力と前記受信直列データとを入力として、周波数同期が行われるように、前記電圧制御発振器の印加電圧を調節するための信号を出力する周波数検出器と;
前記周波数検出器により周波数同期がなされた場合、前記電圧制御発振器の出力と受信直列データとを入力として、位相同期のための前記電圧制御発振器の印加電圧を調節するための信号を出力する線形位相検出器と;
前記周波数検出器の出力と前記線形位相検出器の出力とを選択的に印加されて、前記電圧制御発振器の印加電圧を調節する電荷ポンプとを含む
ことを特徴とする請求項８に記載の直列受信装置。
【請求項１０】
並列データをエンコーディングして直列データに伝送する送信器に連結されて前記直列データを受信した後、前記直列データに含まれたクロックを復元し、直列データを並列データに変換及びデコーディングして、受信クロックとデコーディングされた並列データとを出力する直列受信装置において、
前記直列受信装置は、クロックを復元するために、周波数検出器を含むクロック復元部を含み、前記周波数検出器は、
前記複数のステージの電圧制御発振器の出力の一部の信号を、前記受信データの速度に合わせて分周する分周器と;
電圧制御発振器の出力を分周する分周器の遅延時間だけ遅延する前記直列データを遅延する直列データ遅延器と;
前記遅延器の出力と前記分周器の出力との一つを比較して同期可否を検出し、その結果を同期信号に提供する一つ以上の同期検出部と;
前記分周器の出力の一つによる周期的なパルス信号と前記遅延器の出力とを用いて、周波数差が発生する場合、周波数の下降信号を出力し、前記同期検出部の同期信号と前記遅延器の出力とにより、周波数の同期化に際して、前記周波数の下降信号を遮断する周波数調節部とを含む
ことを特徴とする直列受信装置。
【請求項１１】
並列データをエンコーディングして直列データに伝送する送信器に連結されて前記直列データを受信した後、前記直列データに含まれたクロックを復元し、直列データを並列データに変換及びデコーディングして、受信クロックとデコーディングされた並列データとを出力する直列受信装置において、
前記直列受信装置は、クロックを復元するために、線形位相検出器を含むクロック復元部を含み、前記線形位相検出器は、
前記複数のステージの電圧制御発振器の出力のうち、最初ステージ及び最終ステージの出力信号と前記受信データとを各々遅延させる遅延部と;
前記最初ステージ及び最終ステージの出力信号によって、前記直列受信データを各々サンプリングして、直列データの立ち上がりエッジを検出する立ち上がりエッジ検出部と;
前記遅延部により遅れた受信データと前記立ち上がりエッジ検出部の出力と前記遅延部により遅れた前記電圧制御発振器の最初ステージ及び最終ステージの出力とを入力として、前記遅れた直列データの立ち上がりエッジを基準に前記遅れた電圧制御発振器の最終ステージの出力と前記最初ステージの出力との立ち上がりエッジ間のパルスを、各々前記電圧制御発振器の電圧を調整するための信号に出力する位相検出部とを含む
ことを特徴とする直列受信装置。
【請求項１２】
送信器と受信器とが直列チャンネルを介して連結される場合、前記送信器が、実データを均一な複数の大きさに区分して、直流平衡情報を区分領域毎に含め、全データに開始及び終了情報を含めて、剰余情報を持つ実伝送データにエンコーディングして、前記直列チャンネルを介して直列伝送する送信ステップと;
前記受信器は、前記直列チャンネルを介して受信される実伝送データを周波数検出方式を通じてデータ伝送速度に合うクロック信号を生成し、線形位相検出方式を通じて同期されたクロックの位相を調節してクロックを復元しながら、直列受信された前記実伝送データからデータを獲得して、前記剰余情報を除去した元のデータにデコーディングして出力する受信ステップとを含む
ことを特徴とする直列送受信装置の通信方法。
【請求項１３】
前記受信ステップは、
前記実伝送データを、内蔵の複数のステージの電圧制御発振器の出力を用いてサンプリングし、前記サンプリングされた信号と前記実伝送データ及び前記電圧制御発振器の出力とを入力として、前記複数のステージの電圧制御発振器の動作周波数帯域を決めるコースコードを生成する周波数帯域決定ステップと;
前記生成されたコースコードにより選択された周波数帯域の最大速度に動作する複数のステージの電圧制御発振器の出力と前記実伝送データとを入力として、周波数差を検出して、同期化されるまで前記複数のステージの電圧制御発振器の周波数を下方調整する周波数同期化ステップと;
前記周波数同期化ステップ以後に、前記複数のステージの電圧制御発振器の出力と前記実伝送データの線形位相とを同期化させるために、前記複数のステージの電圧制御発振器の制御電圧を調節する位相同期化ステップとを含む
ことを特徴とする請求項１２に記載の直列送受信装置の通信方法。
【請求項１４】
前記受信ステップは、
前記位相同期化ステップにより同期化されたクロック信号によって前記実伝送データを並列化して出力し、前記同期化された信号に含まれた開始ビットを検出して、出力信号が利用できることを示すデータイネーブル信号を出力するデータ出力ステップを含む
ことを特徴とする請求項１３に記載の直列送受信装置の通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列送受信装置に関し、特に、外部クロック信号を使用しない高速送受信装置及びその通信方法に関する。
【背景技術】
【０００２】
様々な通信方式の急速な拡散と発展は、マルチメディアに対する使用者の需要を高めてきており、それにより、高い速度にさらに多いデータをさらに安定的に伝送すると共に、このような伝送に必要なハードウェア構成を最小化するための研究が盛んになってきている。
【０００３】
一般に、データの伝送速度を上げるためには、チャンネルの数を増やし、複数のデータを同時に伝送する並列伝送方式と、一つのチャンネルを介して、速い速度にデータを伝送する直列伝送方式との一つを選択して、その機能を極大化することが一般的である。ここで、並列伝送方式は、複数の伝送チャンネルの間に、異なるチャンネルを介して伝送されるデータ間の時間差を意味するデータスキューが存在でき、チャンネルの数が増えるほど、ハードウェア的な費用が多くかかるため、近年は、直列データ伝送方式が高速送受信器の標準として採択されて広く使われており、このような高速直列通信を並列に構成しようとする研究も進んでいる。このような直列データの送受信では、データが往来する速度が極めて速いため、ノイズとチャンネルの帯域幅により、データの不確実性が増加するという問題がある。このようなデータ伝送の不確実性を減らすために、受信器は、入力データをサンプリングするために、できるだけジッター（ｇｉｔｔｅｒ）が小さいようにクロックを復元しなければならなく、ビットエラー率が最小になるように復元されたクロックと入力データとの位相関係を最適の状態に保持しなければならない。したがって、高速直列通信において、送信器からクロックとデータとを入力されて、受信器が入力データをサンプリングするための最適の状態にクロック信号を再整列するクロック復元回路の役割は、重大であると言える。
【０００４】
一般的な高速データ送受信器は、送信器から受信器へデータを伝送するために、高速送受信データに対する同期基準を提供するための基準クロック信号を共に伝送する形態になされている。ところが、このような方式は、数メートルに至る長い距離まで伝送する場合、データと基準クロックとの間のスキュー問題によって、受信器がデータを復元するのに問題が発生できる。また、既存の送受信器は、伝送速度を変化させるために、伝送速度に合うように、受信器の基準クロック信号を変えてあげるか、受信器の動作速度を調節するために、デジタルコードを変えてあげなければならない、などの面倒さがある。
【０００５】
米国公開特許ＵＳ６，６８０，９７０号、"多重速度埋め込みクロック直列受信器のためのデータ率の検出に適用される統計的な方法とシステム（Ｓｔａｔｉｓｔｉｃａｌ  ｍｅｔｈｏｄｓ  ａｎｄ  ｓｙｓｔｅｍｓ  ｆｏｒ  ｄａｔａ  ｒａｔｅ  ｄｅｔｅｃｔｉｏｎ  ｆｏｒ  ｍｕｌｔｉ‐ｓｐｅｅｄ  ｅｍｂｅｄｄｅｄ  ｃｌｏｃｋ  ｓｅｒｉａｌ  ｒｅｃｅｉｖｅｒｓ）"では、このような問題を解決するために、データの境界(edge)を検出する方式を使用する方式を提案したが、この場合、データの境界検出の限界によって、線形位相検出器を使用することに比べて、復元されるクロック信号のジッターが大きいために、速度に制限が発生することになり、誤り可能性も高まることになる。
【０００６】
他の方法として、米国公開特許ＵＳ５，８３８，７４９号、"デジタルデータ信号から埋め込みクロックを抽出する方法及び装置（Ｍｅｔｈｏｄ  ａｎｄ  ａｐｐａｒａｔｕｓ  ｆｏｒ  ｅｘｔｒａｃｔｉｎｇ  ａｎ  ｅｍｂｅｄｄｅｄ  ｃｌｏｃｋ  ｆｒｏｍ  ａ  ｄｉｇｉｔａｌ  ｄａｔａ  ｓｉｇｎａｌ）"では、前記問題の解決のために、クロック復元回路内部にクロック供給器を搭載する方式を使用しているが、このようなクロック供給器の付加的な搭載による面積及び費用増加と電力消耗増加などの問題点が発生する。
【０００７】
【特許文献１】米国公開特許ＵＳ６，６８０，９７０号
【特許文献２】米国公開特許ＵＳ５，８３８，７４９号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態の目的は、送信器から受信器へデータを伝達する場合、内蔵コースコード生成部と、周波数検出部と、線形位相検出部と、を含むクロック復元部を受信器に適用することで、データにクロック情報を印加する埋め込みクロック方式を用いながらも、データが伝達される間に発生する基準クロックとデータとの間のスキュー問題及び復元クロックのジッター問題を除去できるようにした直列送受信装置及びその通信方法を提供することにある。
【０００９】
本発明の実施形態の他の目的は、データの伝送時に、基準クロックを共に伝送しないようにして、データと基準クロックとの間のスキュー問題を根本的に除去すると共に、伝送チャンネルの数を最小化して、ハードウェア的な費用を低減できるようにした直列送受信装置及びその通信方法を提供することにある。
【００１０】
本発明の実施形態のもう一つの目的は、データの伝送時に、基準クロックを共に伝送しないようにしながらも、別の外部動作無しに速度を調節でき、線形位相検出方式を適用して復元されるクロック信号のジッターを大きく減少させることができるようにした直列送受信装置及びその通信方法を提供することにある。
【００１１】
本発明の実施形態のもう一つの目的は、受信器に別のクロック供給器のような付加的な回路がなくても、クロック信号を復元できるようにした直列送受信装置及びその通信方法を提供することにある。
【００１２】
本発明の実施形態のもう一つの目的は、電圧制御発振器の出力をデータ速度に分周して遅れたデータと比較することで、電圧制御発振器の動作周波数を調節する周波数検出器をクロック復元部に適用して、正確なロック信号を生成するようにした直列送受信装置及びその通信方法を提供することにある。
【００１３】
本発明の実施形態のもう一つの目的は、直列データの立ち上がりエッジを有する場合を検出して、クロック信号と直列データ信号との間の位相差によるパルスにより電荷ポンプを調節する線形位相検出器をクロック復元部に適用した直列送受信装置及びその通信方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記のような目的を達成するために、本発明の一実施形態に係る直列送受信装置は、伝送すべき並列データを入力されて、直流平衡情報を含む送信データにエンコーディングすると共に、外部提供クロックを基準に動作する内部位相固定ループの通信クロックによってエンコーディングされたデータを直列伝送する直列伝送手段を含む送信部と;前記送信部からエンコーディングされたデータを受信して、内部の電圧制御発振器の出力と受信されたエンコーディングされたデータとを用いて順次同期化する周波数検出器及び線形位相検出器を備えたクロック復元部と、前記クロック復元部が出力する複数のステージのクロックを用いて、前記受信された直列のデータを並列データに変換する並列器と、前記並列器の出力の一部のデータをロジック回路を介して比較して、開始ビットを検出する開始ビット検出器と、前記並列器の出力をデコーディングして出力するデコーダーと、を含む受信部と、からなる。
【００１５】
一方、前記送信部は、複数の並列データ信号を入力されて当該並列データ信号を２つ以上の単位に分割した後、前記分割位置に直流平衡のための情報を挿入し、全データの開始と終了の部分に各々開始情報と終了情報とを挿入するエンコーディング手段、を含む。
【００１６】
そして、前記受信部のクロック復元部は、コースコードにより周波数範囲が決められる複数のステージの電圧制御発振器と;前記電圧制御発振器の出力と受信される直列データとを入力として、前記電圧制御発振器を制御するコースコードを前記電圧制御発振器に提供する内蔵コースコード（Ｃｏａｒｓｅ  Ｃｏｄｅ）生成部と;前記コースコード生成部の出力により決められた周波数範囲の電圧制御発振器の出力と前記受信直列データとを入力として、周波数同期が行われるように、前記電圧制御発振器の印加電圧を調節するための信号を出力する周波数検出器と;前記周波数検出器により周波数同期がなされた場合、前記電圧制御発振器の出力と受信直列データとを入力として、位相同期のための前記電圧制御発振器の印加電圧を調節するための信号を出力する線形位相検出器と;前記周波数検出器の出力と前記線形位相検出器の出力とを選択的に印加されて、前記電圧制御発振器の印加電圧を調節する電荷ポンプと、を含んで構成される。
【００１７】
前記クロック復元部は、前記受信される直列データを前記電圧制御発振器の出力を用いてサンプリングするサンプラーと、前記サンプラーの出力によって、前記コースコード生成部の動作可否を決めるコースイネーブル信号を生成して前記コースコード生成部に提供する開始回路部と、を更に含むことができる。
【００１８】
本発明のもう一つの実施形態に係る直列送信装置は、直列受信装置に連結されて並列データを直列データに伝送する直列送信装置であって、伝送すべき並列データを入力されて、直流平衡情報と開始及び終了情報とを含む送信データにエンコーディングするエンコーディング部と;外部提供クロックによる内部位相固定ループの出力クロックを通信クロックとして、同期化信号を直列通信方式に提供する直列器と;前記通信クロックによってエンコーディングされたデータを直列伝送する直列伝送手段と、を含んでなされる。
【００１９】
本発明のもう一つの実施形態に係る直列受信装置は、並列データをエンコーディングして直列データに伝送する送信器に連結されて前記直列データを受信した後、前記直列データに含まれたクロックを復元し、直列データを並列データに変換及びデコーディングして、受信クロックとデコーディングされた並列データとを出力する直列受信装置であって、前記送信器から直列データを受信して、内部の電圧制御発振器の出力と受信された直列データとを用いて順次同期化する周波数検出器及び線形位相検出器を備えたクロック復元部と;前記クロック復元部が出力する複数のステージのクロックを用いて、前記受信された直列データを並列データに変換する並列器と;前記並列器の出力の一部のデータをロジック回路を介して比較して、開始ビットを検出する開始ビット検出器と;前記並列器の出力をデコーディングして出力するデコーダーと、を含む受信部からなる。
【００２０】
本発明のもう一つの実施形態に係る直列受信装置は、クロックを復元するために周波数検出器を含むクロック復元部を含み、前記周波数検出器は、前記複数のステージの電圧制御発振器の出力の一部の信号を前記受信データの速度に合わせて分周する分周器と;電圧制御発振器の出力を分周する分周器の遅延時間だけ遅延する前記直列データを遅延する直列データ遅延器と;前記遅延器の出力と前記分周器の出力との一つを比較して同期可否を検出し、その結果を同期信号に提供する一つ以上の同期検出部と;前記分周器の出力の一つによる周期的なパルス信号と前記遅延器の出力とを用いて、周波数差が発生する場合、周波数の下降信号を出力し、前記同期検出部の同期信号と前記遅延器の出力とにより、周波数の同期化に際して、前記周波数の下降信号を遮断する周波数調節部と、を含んでなされる。
【００２１】
本発明のもう一つの実施形態に係る直列受信装置は、クロックを復元するために線形位相検出器を含むクロック復元部を含み、前記線形位相検出器は、前記複数のステージの電圧制御発振器の出力のうち、最初ステージ及び最終ステージの出力信号と前記受信データとを各々遅延させる遅延部と;前記最初ステージ及び最終ステージの出力信号によって、前記直列受信データを各々サンプリングして、直列データの立ち上がりエッジを検出する立ち上がりエッジ検出部と;前記遅延部により遅れた受信データと前記立ち上がりエッジ検出部の出力と前記遅延部により遅れた前記電圧制御発振器の最初ステージ及び最終ステージの出力とを入力として、前記遅れた直列データの立ち上がりエッジを基準に前記遅れた電圧制御発振器の最終ステージの出力と前記最初ステージの出力との立ち上がりエッジ間のパルスを、各々前記電圧制御発振器の電圧を調整するための信号に出力する位相検出部と、を含んでなされる。
【００２２】
本発明のもう一つの実施形態に係る直列送受信装置は、送信器と受信器とが直列チャンネルを介して連結される場合、前記送信器が実データを均一な複数の大きさに区分して、直流平衡情報を区分領域毎に含め、全データに開始及び終了情報を含めて、剰余情報を持つ実伝送データにエンコーディングして、前記直列チャンネルを介して直列伝送する送信ステップと;前記受信器は、前記直列チャンネルを介して受信される実伝送データを、周波数検出方式を通じてデータ伝送速度に合うクロック信号を生成し、線形位相検出方式を通じて同期されたクロックの位相を調節してクロックを復元しながら、直列受信された前記実伝送データからデータを獲得して、前記剰余情報を除去した元のデータにデコーディングして出力する受信ステップと、を含む。
【発明の効果】
【００２３】
本発明の実施形態に係る直列送受信装置及びその通信方法は、内蔵のコースコード生成部と、周波数検出部と、線形位相検出部と、を含むクロック復元部を受信器に適用することで、データにクロック情報を印加する埋め込みクロック方式を用いながらも、データが伝達される間に発生する基準クロックとデータとの間のスキュー問題及び復元クロックのジッター問題を除去できる優れた効果がある。
【００２４】
本発明の実施形態に係る直列送受信装置及びその通信方法は、データを伝送する場合、基準クロックを共に伝送しないようにして、データと基準クロックとの間のスキュー問題を根本的に除去すると共に、伝送チャンネルの数を最小化して、ハードウェア的な費用を低減できるという効果がある。
【００２５】
本発明の実施形態に係る直列送受信装置及びその通信方法は、単一チャンネルを用いる直列通信において、別の外部動作無しに速度を調節でき、線形位相検出方式を適用して復元されるクロック信号のジッターを大きく減少させて、最大通信速度及び安全性を高められるという効果がある。
【００２６】
本発明の実施形態に係る直列送受信装置及びその通信方法は、埋め込みクロック方式を用いながらも、送受信器間の初期同期化過程が不要であり、手続きが簡素で、送信器の構成が簡単で、かつ、受信器のクロック復元の信頼性が高くて、低い費用でも送受信器の連結構成を簡素化できるという効果がある。
【発明を実施するための最良の形態】
【００２７】
上記のような本発明を、添付の図面と実施形態に基づいて、詳細に説明することにする。
【００２８】
図１は、本発明の一実施形態に係る送受信器構造を示したブロック図であって、図示のように、並列信号を受信して直列信号に送信する送信部１００と、当該直列信号を受信する受信部２００と、からなる。図示の実施形態において、伝送すべき並列データは、２４ビットを例に挙げて説明し、これは、液晶ディスプレイ手段を制御するための制御信号インターフェースに使用される場合である。
【００２９】
前記送信部１００は、２４ビットの並列データと基準クロック信号とを入力されて、図１のエンコーダー（Ｅｎｃｏｄｅｒ）２０を介して所定のプロトコルによる直列信号に作る並列データを生成する。上記の例では、２４ビットデータを１２ビットずつ区分した後、区分領域に２ビットの直流平衡信号を挿入し、全データの開始と終了を知らせるための開始ビットと停止ビットとを各々挿入するように構成されたエンコーダー２０を利用する。あるいは、必要であれば、特定のパターンの信号も生成できるようにする。
【００３０】
前記エンコーディングされた並列信号は、直列に変換する場合、図２に示したような形態を持つことができ、ここで、各々１ビットずつに構成される開始ビットと停止ビットとが存在し、前記伝送すべき並列データを均一な大きさのブロック（図示の場合は、１２ビットずつ２つのブロック）に区分した後、当該区分に一対の直流平衡信号（ＤＣＡ、ＤＣＢ）を更に挿入するようになる。すなわち、図示の例で、変換された２８ビットの信号は、データに周波数情報を印加するために挿入されたコードであって、データの始まりを知らせるために常に１の値を示す開始（Ｓｔａｒｔ）ビットとデータの最後を知らせるために常に０の値を示す終了（Ｓｔｏｐ）ビットと、を持ち、実データ２４ビットの中で直流平衡（ＤＣ‐ｂａｌａｎｃｉｎｇ）ビットを持つ。開始ビットと停止ビットとは、常に１と０の値を持つため、受信段の最初のビット出力と最後のビット出力とが常に１と０に出力されると、受信部２００が復元動作を完了したと判断させる役割を果たし、ＤＣＡとＤＣＢビットは、長距離伝送によるデータの歪みを最小化するための直流平衡の役割を果たす。
【００３１】
エンコーダー２０で生成された該当データは、直列器６０及びＣＭＯＳ等の論理信号をＬＶＤＳ（ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ：低電圧差動シグナリング）信号に変換する変換部７０を介してエンコーディングされた直列伝送データであって、直列通信チャンネルを介して伝送される。まず、送受信部１００、２００に電源が印加されると、送信器１００内部の位相固定ループ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が基準クロックに同期化されるまでに、送信器内部の変換部７０が０の信号のみ出力するようにする。この場合、受信部２００は、内部の初期化動作を開始して、受信器全体の回路をリセット状態に保持させる。送信部１００内部の位相固定ループが外部基準クロックに同期化されると、送信部１００は、エンコーディング過程を経てデータを伝送し始め、受信部２００は、伝送されたデータ速度に合うクロック信号を生成し、伝送されたデータが最適の位置でサンプリングされ得るようにクロックの位相を調節する。
【００３２】
前記受信部２００は、直列チャンネルを介して受信したＶＬＤＳ信号（直列データ）を再び論理レベル信号に変換する信号変換部２１０を介して変換され、クロック復元のためのクロック復元部２３０とデータリタイマー２２０とを介して復元されたクロックに合わせて区分されたデータブロック単位に信号が獲得された後、並列器２５０を介して信号が並列化される。以後、開始ビット検出部２７０を介して剰余ビットにて微細ロック（ｆｉｎｅ  ｌｏｃｋ）を検出し、デコーダー２６０を介して実信号である２４ビット信号を獲得して、出力バッファー２８０を介して、元の送信された並列信号形態のデータ（ＯＵＴ＜０＞〜ＯＵＴ＜２３＞と受信クロック（Ｒｘ  Ｃｌｏｃｋ）とロック信号ＤＥとが出力される。
【００３３】
図３は、本発明の一実施形態に係るクロック復元部２３０のブロック図を示したものである。
【００３４】
信号の速度に反比例するジッターの特性を用いて、例えば、送信器が５〜６５ＭＨｚのクロック信号に２８ビットのデータ情報を印加して信号を伝送すれば、受信器は、１０〜１３０ＭＨｚのクロック信号毎に１４ビットのデータ情報を抽出するように設計することによって、受信器の内部クロックのジッターを減少させることができる。すなわち、エンコーディングの際に区分したデータブロックの大きさによってデータを抽出するようにすることで、受信器でジッター低減動作が行われるようになる。
【００３５】
示された回路の動作は、大きくコース（Ｃｏａｒｓｅ）電圧生成動作、位相固定ループ同期化動作、データ整列動作の３つの段階に分けられる。コース電圧生成動作は、広域送受信器の低ジッター特性と関連のある動作であって、受信器内部の位相固定ループが、広い周波数範囲（例えば、１０〜１３０ＭＨｚ）を一つの微細調整電圧に制御する代わりに、全周波数範囲を複数（例えば、３つ）の周波数範囲に分けて、所定のビット（範囲が３つ以下である場合、２ビット）のコース電圧に当該する周波数帯域のみを微細調整電圧に制御する方式を可能にすることで、電圧制御発振器２３２利得を最小化する効果を得るようにする。電圧制御発振器２３２の利得が大きければ、小さい調整電圧変化にも周波数変化が大きく現れるために、外部ノイズに非常に敏感に反応してジッター特性を落とすという短所がある。このような理由から、コース電圧により動作周波数帯域を選択する制御方式は、既存にも使用されたことはあるが、周波数範囲によって、それに合うコース電圧を外部から直接印加してくれる方式を使用してきたために、別の外部制御信号が必須であった。ところが、本実施形態では、受信部２００の内部で自身で動作速度に合うコース電圧を生成するコースコード生成部２３１を構成することで、外部制御信号が不要であるように改善した。
【００３６】
前記コースコード生成部２３１によるコース電圧動作は、以下のように行われる。初期の送受信部に初めて電源が印加されると、一番目に送信部内部の位相固定ループを基準クロック信号に同期させる動作をするようになるが、位相固定ループが同期されるまでに、送信部１００の直列チャンネル出力は０に固定されるようにする。それにより、受信部２００は、送信部１００が正常動作をするまでに、０の入力を取り込むようになる。
【００３７】
この場合、送信部１００内部の直列器６０は、送信部内部の位相固定ループが振動しながら発生させるクロック信号で直列データ信号をサンプリングするが、直列データ信号が０に固定されているために、サンプリングされた１４ビットの信号も全部０に固定される。送信部１００内部の位相固定ループが同期動作を終えるようになると、先に述べたように、エンコーディングされたデータ信号が送信器の出力、すなわち、直列データとなり、受信部２００に伝送される。直列データが０でない値を持つようになると、前記受信部２００に含まれたサンプラー（Ｓａｍｐｌｅｒ）２４５は、１４ビットの出力の少なくとも一つの出力を１として持つようになる。
【００３８】
図４は、クロック復元部２３０に含まれた開始回路部２４１の構成を示したものであり、ＮＯＲゲート、ＮＡＮＤゲート、反転器などの簡単な回路３１０から構成され、１４ビットの並列器の出力が全部０である時と、少なくとも一つが１である時とを区分して、送信部１００が内部的な同期動作を終え、ある信号を提供し始めたことを受信部２００が判断できるようにする回路である。開始回路部２４１内部のＮＯＲゲート、ＮＡＮＤゲート、及び反転器から構成された判別回路３１０が、並列器の出力が少なくとも一つの１を持つことを判別することになると、判別回路３１０の最終段に連結された１０段のＤ-フリップフロップ回路３２０が、８分周されたクロック信号を介して、８０周期の長いパルス信号を発生させる。このパルス信号は、開始回路の最終出力であるコースイネーブル（Ｃｏａｒｓｅ  Ｅｎａｂｌｅ）信号となって、全受信部２００をリセットさせ、コース電圧生成動作を開始させる。ここで、８０周期の長いパルスを生成する回路及び方式は、受信部２００の初期同期化のために必要な所定の遅延を得るためのもので、その具体的な構成や遅延時間は、異ならせて構成できる。
【００３９】
前記コースコード生成動作は、図５のコースコード生成部２３１により行われる。コースイネーブル（Ｃｏａｒｓｅ  Ｅｎａｂｌｅ）信号は、ＭＯＳ１に連結されて、コースイネーブル信号が１の値を持つ間に、ＶｃｔｒｌがＶＤＤ、または、ＧＮＤ（図示の場合は、ＧＮＤ）に連結されるようにして、電圧制御発振器２３２を、現在のコースコードで発振できる最大の速度で発振するように設定する。先に開始回路２４１の動作により受信部２００の全回路がリセット動作を終えた状態であるので、最初にコースコードは、００の状態を持つようになり、この場合の電圧制御発振器２３２は、現在のコースコードによって、最も低い周波数範囲帯で示すことのできる最高周波数で発振している状態である。コースコード生成部２３１は、現在のコースコードでの最大周波数で発振する電圧制御発振器２３２のクロック信号と基準クロック信号の形態で印加されている直列データ信号を入力されて、これを反転器から構成された遅延段及びＤ-フリップフロップ段４４３に印加する。遅延段に連結されたＤ-フリップフロップ段は、遅れたクロック信号の立ち上がりエッジで入力クロック信号をサンプリングして、遅れたクロック信号が入力クロック信号の立ち下がりエッジより進んだ位相を持つ場合は、１、立ち下がりエッジより遅れた位相を持つ場合は、０の値を出力するようにすることで、入力クロック信号の立ち下がりエッジと遅れたクロックの立ち上がりエッジとが類似している位相を持つ部分では、出力値が１から０へ変わるようになる。これは、クロック信号の立ち下がりエッジが、幾つかの遅延セルを経た信号と類似している位相を持つようになるのかを見出す役割を果たす。識別器（１‐０検出器（Ｉｄｅｎｔｉｆｉｅｒ））４４４は、図６の回路が連続的に配列されているブロックであって、入力信号が１から０へ変わる部分で１の信号を出力する回路であるので、クロック信号の立ち下がりエッジの位置に当該する段で１の信号を発生させる。上記の動作を通じて、識別器４４４がＮ番目段で１の信号を出力したとすれば、その入力信号の周期は、２Ｎと類似している値を持つことが分かるために、識別器４４４が、何番目段で１の値を出力するかを比較することで、どんな信号がより速い信号であるかを容易に検出することができる。もし、このような動作を通じて、直列データ信号が電圧制御発振器２３２のクロック信号より速いと判断されると、簡単なデジタルロジックから構成されたロジック部４４５、４４１を介してコースコードを一つ増加させ、コースコードが増加するに従って、一段階高い範囲帯で発振する電圧制御発振器２３２のクロック信号を直列データ信号と比較して、コースコードを一つ増加させたり、現在の値を保持するようにする動作をもう一度繰り返す。
【００４０】
基準クロック信号の８０周期に当該する時間が経過した後、コースイネーブル信号は、０の値に変わるようになる。コースイネーブル信号が０になると、先にコースコード生成動作のために、ＶｃｔｒｌをＧＮＤに連結したＭＯＳ１がオフになり、生成されたコースコードは、そのままに保持される。この場合、全クロック復元回路は、電圧制御発振器２３２と、周波数検出器２３３と、電荷ポンプ２３６と、ループフィルター（抵抗及びキャパシタ構成）と、から構成される周波数固定ループの形態を持つようになる。周波数固定ループの同期化動作は、この周波数固定ループを介して印加される直列データに電圧制御発振器２３２の出力クロックを同期化させる動作である。図７に示された周波数検出器２３３は、コースコード生成動作により、現在の周波数範囲帯で最高周波数に発振している電圧制御発振器２３２の周波数をデータ速度に合う範囲まで落とす役割を果たす。実施例では、電圧制御発振器がデータ速度の２倍の速度に発振しているために、図７のように、２分周したクロック信号ＶＣＯ＜０＞／２と２分周器の遅延時間だけ遅れた直列データ信号とを比較する。周波数比較部５３０に構成されたＤフリップフロップＦＦ１とＦＦ２は、各々ＶＣＯ＜０＞／２と遅れた直列データ信号との立ち上がりエッジで１信号を発生させ、ＦＦ１は、２フリップフロップの信号が全部１のときにリセットされ、ＦＦ２は、ＦＦ２リセット部の動作により遅れた直列データの毎立ち下がりエッジ毎にリセットされる。ＶＣＯ＜０＞／２の一周期には、２８ビットのデータが含まれているために、遅れた直列データ信号は、ＶＣＯ＜０＞／２より多い立ち上がりエッジを有するようになる。この場合、遅れた直列データの全ての立ち上がりエッジで１を発生させると、周波数を正確に抽出し難いので、ＦＦ１は、ＶＤＤ信号をフリップフロップのデータに入力されて、ＶＣＯ＜０＞／２の全ての立ち上がりエッジで１を発生させるようにし、ＦＦ２は、ＶＣＯ＜０＞／２をフリップフロップのデータに入力されて、ＶＣＯ＜０＞／２の立ち上がりエッジ以後(ＶＣＯ＜０＞／２が１である区間)に発生する遅れた直列データの立ち上がりエッジのみで１を発生させるようにすることで、ＶＣＯ＜０＞／２の立ち上がりエッジ以後、初めて発生する遅れた直列データの立ち上がりエッジとの位相差を検出するようにした。周波数が異なることを示す信号（Ｆｒｅｑ＿ｄｉｆｆ）は、ＶＣＯ＜０＞／２の立ち上がりエッジで１の値を持った後、その次に発生する遅れた直列データの立ち上がりエッジでＦＦ１がリセットされながら０の値に変わるために、ＶＣＯ＜０＞／２と遅れた直列データとの間の位相差だけのパルス幅を持つようになり、この信号は、周波数の同期化を示す信号（ＰＤ＿Ｅｎａｂｌｅ）が発生するまで電荷ポンプ（ＣＰ）２３６に伝達されて周波数を下げる役割を果たす。ＶＣＯ＜０＞／２の立ち上がりエッジと遅れた直列データ信号の立ち上がりエッジとの時間遅延が連続的に一定の範囲(同期検出部で指定したロック範囲)内に納まるようになると、同期検出部でロック信号（Ｆｒｅｑ＿ｌｏｃｋ）を発生させる。
【００４１】
図８に示された同期検出部５４０は、周波数固定ループの同期化動作の間、直列データと電圧制御発振器２３２の出力クロックとを入力されて、２信号の位相差がＤ-フリップフロップ入力段のバッファーセルの遅延時間より小さい場合、２信号が同期されたと判断して、ｌｏｃｋ０信号を１に出力する。ｌｏｃｋ０信号に連結されたカウンタは、同期検出部５４０の誤動作に対比して、ロック信号が８周期以上（実施形態の場合）１に出力される場合のみに、最終出力（ｌｏｃｋ＜ｎ＞）を１に出力するようにする役割を果たす。
【００４２】
遅れた直列データは、開始／停止ビット、ＤＣＡ／ＤＣＢビットを除いては、任意の信号により構成されているので、ＶＣＯ＜０＞／２の直後に発生する遅れた直列データの立ち上がりエッジが、開始ビットの立ち上がりエッジになるまでは、同期検出部５４０のロック条件を満たせない。同期検出部５４０が、ロック信号を発生させないと、周波数検出器２３３は、持続的に周波数を下方調整するようにする信号（Ｆｒｅｑ＿ＤＮ）を発生させるようになるので、結果的に最終的なロック状態は、ＶＣＯ＜０＞／２の立ち上がりエッジと遅れた直列データ開始ビットの立ち上がりエッジとがロック範囲以内に存在する時となる。同期検出部１は、上述したように、ＶＣＯ＜０＞／２と遅れた直列データ開始ビットの立ち上がりエッジとの間の時間遅延を検出する役割を果たし、同期検出部２は、ＶＣＯ＜７＞ｂ／２と１４番目のビットであるＤＣＡビットの立ち下がりエッジとの間の時間遅延を検出する役割を果たす。
【００４３】
直列データの速度とクロックの周波数とが同期され、ＶＣＯ＜０＞／２と開始ビットの立ち上がりエッジとの間の位相が同期されると、ＶＣＯｂ＜７＞／２とＤＣＡビットの立ち下がりエッジも実施形態のデータ構造上、同期されなければならないので、より一層正確な同期検出のために、２個の同期検出部を使用しており、同期検出部の数は、設計方式によって変わることができる。ここで、２個の同期検出部が全部ロック信号を発生させるようになると、ＰＤ＿Ｅｎａｂｌｅ信号が発生するようになり、この場合、Ｆｒｅｑ＿ＤＮを出力とするＮＡＮＤゲートの一方の入力が０になりながら、Ｆｒｅｑ＿ＤＮ信号は、０に保持される。
【００４４】
周波数検出器２３３の同期化信号（ＰＤ＿Ｅｎａｂｌｅ）が１を出力すると、受信部２００は、周波数固定ループの同期化動作を止め、多重位相選択器２３４の出力を変更させて新しいループを構成するようになる。新しいループは、電圧制御発振器２３２と、線形位相検出器（Ｌｉｎｅａｒ  ＰＤ）２３９と、電荷ポンプ(ＣＰ)２３６と、から構成され、ループを介して生成された電圧制御発振器２３２のクロックと整列された直列データ信号とが並列器２５０に連結される。
【００４５】
新しく構成されたループは、データの整列動作を担当するループであって、電圧制御発振器２３２のクロックの立ち上がりエッジが実データ信号の各ビットの真ん中に位置するように整列する役割を果たす。既存の高速送受信器の場合、主として、バング‐バング（Ｂａｎｇ‐Ｂａｎｇ）位相検出器を使用してクロック復元回路を構成するが、これは、復元されるクロック信号が相対的に大きいジッターを持ち、これにより、ビットエラー率（ＢＥＲ）が高められるという短所があるので、本実施形態では、線形位相検出器２３９を用いて、相対的に小さなジッターと低いビットエラー率を表すように設計する。
【００４６】
前記電圧制御発振器２３２は、１４個のステージ、すなわち、１４個の異なる位相を持つ電圧制御発振器を用い、これを通じて、１４ビットのデータブロック（データ１２ビットと剰余２ビット）に対する発振出力を提供することができる。もし、入力信号を他の大きさのデータブロックに区分した場合ならば、異なるステージが必要である。
【００４７】
図９と図１０は、前記線形位相検出器２３９の例題回路図と回路の動作波形を示した図である。前記線形位相検出器２３９は、直列データの立ち上がりエッジ検出部５１０を含み、これは、２つの多重位相クロック信号ＶＣＯ＜１３＞、ＶＣＯ＜０＞と直列データ信号とを入力されて、各クロック信号で直列データをサンプリングした出力信号（ｓａｍ＜１３＞、ｓａｍ＜０＞が逐次に０と１の値を持つ場合、言い換えれば、直列データ信号が立ち上がりエッジを有する場合、クロック信号と直列データ信号との間の位相差によって、その位相差に当該するパルス信号を出力する動作をする。ところが、直列データの立ち上がりエッジの存在可否を判別する直列データの立ち上がりエッジ検出部５１０の動作が、ＰＤ＿ＤＮ、ＰＤ＿ＵＰ信号の発生以前に終了されなければならないが、ＶＣＯ＜１３＞に比べてデータビットだけ遅れて発生するＶＣＯ＜０＞信号で直列データをサンプリングした結果であるｓａｍ＜０＞は、ＶＣＯ＜１３＞によりＰＤ＿ＤＮが発生した以後に生成されるようになる。このような問題を解決するために、３つの入力信号ＶＣＯ＜１３＞、ＶＣＯ＜０＞、直列データに一データビット以上の遅延を持つ遅延セル５２１を連結し、ＰＤ＿ＤＮ、ＰＤ＿ＵＰ信号の検出は、これらの遅れた信号であるＣＫ１Ｄ、ＣＫ２Ｄ、ＤＤ信号を使用するようにした。例えば、１４個の多重位相の中から、１３番目、０番目の多重位相クロック信号を使用する場合、１３番目のクロック信号によりサンプリングされた直列データ信号と０番目のクロック信号によりサンプリングされた直列データ信号とが、各々０と１であれば、すなわち、図１０でのように、直列データ信号が、１３番目のクロックと０番目のクロック信号との間で立ち上がりエッジを有するようになると、前記線形位相検出器２３９は、遅れた１３番目のクロック信号ＣＫ１Ｄの立ち上がりエッジと遅れた直列データＤＤの立ち上がりエッジとの位相差をＰＤ＿ＤＮ信号で、ＤＤの立ち上がりエッジと遅れた０番目のクロック信号ＣＫ２Ｄの立ち上がりエッジとの位相差をＰＤ＿ＵＰ信号で表す。ＰＤ＿ＤＮとＰＤ＿ＵＰ信号は、多重位相クロック信号と直列データ信号との位相差と比例するパルスで現れるようになるので、ＰＤ＿ＤＮ信号が、ＰＤ＿ＵＰ信号より広いパルスで現れる場合は、多重クロック信号が、より遅くなるように電荷ポンプ２３６に信号を送り、反対の場合は、多重クロック信号が、より速くなるように電荷ポンプ２３６に信号を送る。ＰＤ＿ＤＮ信号とＰＤ＿ＵＰ信号との幅が同じ場合は、０番目のクロックが直列データの真ん中に位置した場合であるので、この場合、電荷ポンプ２３６は、出力電流を一定に維持する。
【００４８】
ＰＤ＿ＤＮ信号とＰＤ＿ＵＰ信号とは、電荷ポンプの入力となる信号であるので、２信号間の位相差が存在すると、電荷ポンプに電流誤差を発生させ、固定位相誤差を発生させることができるので、常に、まず出力されるＰＤ＿ＤＮ信号は、遅延セル一段の遅延、すなわち、多重位相クロック信号間の位相差の半分の位相が遅れた状態で出力されるように設計して、固定位相誤差を最小化するようにした。
【００４９】
線形位相検出器２３９によるデータ整列を終えると、並列器２５０の最初の出力と最後の出力は、常に開始ビットと停止ビットとを意味する１と０に固定される。簡単なロジックにより最初の出力と最後の出力とが１と０に出力されることを検出する回路である開始ビット検出部２７０は、開始ビットと停止ビットとが１と０に固定されることを確認すると、最終ロック信号であるＤＥ信号を１に固定させ、並列器２５０の出力を使用しても良いという許可信号を提供する。最終的に、受信部２００は、並列器２５０の２８ビット出力信号の中、開始ビット、停止ビット、ＤＣＡ、ＤＣＢを除いた実２４ビットの出力とデータ速度に同期したクロック信号とを出力する。
【図面の簡単な説明】
【００５０】
【図１】基準クロックを使用しない高速送受信器の構成を示したブロック図。
【図２】高速送受信器の信号伝送形態を示した図。
【図３】クロック復元回路の構成を示したブロック図。
【図４】開始回路部の構成を示したブロック図。
【図５】コース電圧生成器の構成を示したブロック図。
【図６】コース電圧生成器に含まれた１‐０検出器の構成を示したブロック図。
【図７】周波数検出器回路の構成を示したブロック図。
【図８】周波数検出器回路に適用された同期検出部の構成を示したブロック図。
【図９】線形位相検出器回路の構成を示したブロック図。
【図１０】線形位相検出器によって位相差が検出される場合を示した図。
【符号の説明】
【００５１】
１０:入力バッファー
２０:エンコーダー
６０:直列器
７０:変換部
１００:送信部
２００:受信部
２１０:信号変換部
２２０:データリタイマー
２３０:クロック復元部
２５０:並列器
２６０:デコーダー
２７０:開始ビット検出部
２８０:出力バッファー
【図１】
2009538592.tif 000003
【図２】
2009538592.tif 000004
【図３】
2009538592.tif 000005
【図４】
2009538592.tif 000006
【図５】
2009538592.tif 000007
【図６】
2009538592.tif 000008
【図７】
2009538592.tif 000009
【図８】
2009538592.tif 000010
【図９】
2009538592.tif 000011
【図１０】
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【国際調査報告】
2009538592.tif 000013
2009538592.tif 000014