(57)【要約】本発明は、アナログ入力信号（Ｓin）をデジタル出力信号（Ｓout）に変換するよう構成した時間連続性のシグマデルタ変換器（１００）のフィルタ（１１０、１１２）を調整することに関する。フィルタの利得を示す制御信号（Ｓdet）を提供し、制御信号によりフィルタの利得を調整する。シグマデルタ変換器のデジタル出力信号から制御信号（Ｓdet）を提供する。この様にして、追加のアナログ部品を全く必要としないか、若干必要とするような簡単な方法で、シグマデルタ変換器の性能を改善することができ、その性能を調整するため、シグマデルタ変換器自身を使用する。シグマデルタ変換器のデジタル領域からの信号を使用することは、デジタル領域の信号の処理が通常、より容易で、より高速で、そしてより正確であるという点で利点がある。
2009521145.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号（Ｓin）をデジタル出力信号（Ｓout）に変換するように構成された時間連続シグマデルタ変換器（１００）のフィルタ（１１０；１１２）を調整する方法であって、
前記フィルタ（１１０；１１２）の利得を示す制御信号（Ｓdet；ＨＬＣm）を生成する工程と、
前記制御信号（Ｓdet；ＨＬＣm）に依存して前記フィルタ（１１０；１１２）の前記利得を調整する工程と、
前記シグマデルタ変換器（１００）の前記デジタル出力信号（Ｓout）から前記制御信号（Ｓdet；ＨＬＣm）を生成する工程とを有することを特徴とする方法。
【請求項２】
前記制御信号（Ｓdet；ＨＬＣm）を生成する工程は、前記シグマデルタ変換器（１００）から前記出力信号（Ｓout）における連続する等しいサンプルをカウントする工程をさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記制御信号（Ｓdet；ＨＬＣm）を生成する工程はさらに、
前記シグマデルタ変換器（１００）から前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）が所与の測定間隔の間にカウントされる回数（ＨＬＣ）を検出する工程と、
前記検出された回数（ＨＬＣ）を前記フィルタ（１１０；１１２）の前記利得を示す前記制御信号（Ｓdet；ＨＬＣm）として提供する工程とを含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記シグマデルタ変換器（１００）から前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）は１に等しいことを特徴とする請求項３に記載の方法。
【請求項５】
前記シグマデルタ変換器（１００）における変換に先立って、前記アナログ出力信号（Ｓin）にＤＣ成分（Ｓadd）を加算する工程をさらに有することを特徴とする請求項１乃至４のいずれか１項に記載の方法。
【請求項６】
前記フィルタ（１１０；１１２）の前記利得を調整する工程は、
前記制御信号（Ｓdet；ＨＬＣm）と基準値（ＨＬＣ0）とを比較する工程と、
前記フィルタ（１１０；１１２）の前記利得を所定の利得変更（ΔＧ）だけ調整して、前記制御信号は前記基準値を越えていたなら前記利得が前記所定の利得変更（ΔＧ）だけ増えるように、さもなければ、前記所定の利得変更（ΔＧ）だけ減少するように調整する工程とを有することを特徴とする請求項４に記載の方法。
【請求項７】
前記フィルタ（１１０；１１２）の前記利得を調整する工程は、
前記制御信号（Ｓdet；ＨＬＣm）と基準値（ＨＬＣ0）との差を計算する工程と、
前記制御信号（Ｓdet；ＨＬＣm）と前記フィルタ（１１０；１１２）の前記利得との間の関係から導出される第１の係数（ｋ1）で前記差（ΔＨＬＣ）を乗算することにより、利得エラー（Ｇe）を計算する工程と、
以前の利得値（Ｇold）から、１以下の値をもつ第２の係数（ｋ2）で乗算された前記利得エラー（Ｇe）を減算することにより、新しい利得値（Ｇnew）を計算する工程と、
前記フィルタ（１１０；１１２）の前記利得を前記新しい利得値（Ｇnew）に調整する工程とを有することを特徴とする請求項１乃至５のいずれか１項に記載の方法。
【請求項８】
前記シグマデルタ変換器（１００）は、多数のフィルタ（１１０，１１２）を有し、
前記制御信号（Ｓdet）に依存して各フィルタ（１１０；１１２）の前記利得を調整する工程をさらに有することを特徴とする請求項１乃至７のいずれか１項に記載の方法。
【請求項９】
前記シグマデルタ変換器（１００）と他の構成要素とは共通のチップ上に集積されており、
前記制御信号（Ｓdet；ＨＬＣm）に依存して前記他の構成要素の少なくとも１つを調整する工程をさらに有することを特徴とする請求項１乃至８のいずれか１項に記載の方法。
【請求項１０】
前記フィルタ（１１０；１１２）の前記利得を調整する工程は、前記シグマデルタ変換器（１００）の電源投入時に実行されることを特徴とする請求項１乃至９のいずれか１項に記載の方法。
【請求項１１】
前記フィルタ（１１０；１１２）の前記利得を調整する工程は、前記調整する工程が前記シグマデルタ変換器（１００）の通常の動作を妨害しないとき、所定の時に実行されることを特徴とする請求項１乃至１０のいずれか１項に記載の方法。
【請求項１２】
アナログ入力信号（Ｓin）をデジタル出力信号（Ｓout）に変換する装置（２００；３００）であって、
フィルタ（１１０；１１２）を有する時間連続シグマデルタ変換器（１００）と、
前記フィルタ（１１０；１１２）の利得を示す制御信号（Ｓdet；ＨＬＣm）を生成する手段（２５０）と、
前記制御信号（Ｓdet；ＨＬＣm）に依存して前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）とを有し、
前記装置は、前記シグマデルタ変換器（１００）の前記デジタル出力信号（Ｓout）から前記制御信号（Ｓdet；ＨＬＣm）を生成するように適合されていることを特徴とする装置。
【請求項１３】
前記時間連続シグマデルタ変換器（１００）は、１ビットアナログデジタル変換器（１２０）を有することを特徴とする請求項１２に記載の装置。
【請求項１４】
前記制御信号（Ｓdet；ＨＬＣm）を生成する手段（２５０）は、前記シグマデルタ変換器（１００）から前記出力信号（Ｓout）における連続する等しいサンプルをカウントする手段（２４０）をさらに含むことを特徴とする請求項１２又は１３に記載の装置。
【請求項１５】
前記制御信号を生成する手段（２５０）はさらに、
前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）が所与の測定間隔の間にカウントされる回数（ＨＬＣ）を検出し、前記検出された回数（ＨＬＣ）を前記フィルタ（１１０；１１２）の前記利得を示す前記制御信号（Ｓdet）として提供する手段（２４１，２４２）を含むことを特徴とする請求項１４に記載の装置。
【請求項１６】
前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）は１に等しいことを特徴とする請求項１５に記載の装置。
【請求項１７】
前記シグマデルタ変換器（１００）における変換に先立って、前記アナログ出力信号（Ｓin）にＤＣ成分（Ｓadd）を加算する手段（２６０）をさらに有することを特徴とする請求項１２乃至１６のいずれか１項に記載の装置。
【請求項１８】
前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）は、
前記制御信号（Ｓdet；ＨＬＣm）と基準値（ＨＬＣ0）とを比較し、
前記フィルタ（１１０；１１２）の前記利得を所定の利得変更（ΔＧ）だけ調整して、前記制御信号が前記基準値を越えていたなら前記利得が前記所定の利得変更（ΔＧ）だけ増えるように、さもなければ、前記所定の利得変更（ΔＧ）だけ減少するように調整するように構成されていることを特徴とする請求項１６に記載の装置。
【請求項１９】
前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）は、
前記制御信号（Ｓdet；ＨＬＣm）と基準値（ＨＬＣ0）との差を計算し、
前記制御信号（Ｓdet；ＨＬＣm）と前記フィルタ（１１０；１１２）の前記利得との間の関係から導出される第１の係数（ｋ1）で前記差（ΔＨＬＣ）を乗算することにより、利得エラー（Ｇe）を計算し、
以前の利得値（Ｇold）から、１以下の値をもつ第２の係数（ｋ2）で乗算された前記利得エラー（Ｇe）を減算することにより、新しい利得値（Ｇnew）を計算し、
前記フィルタ（１１０；１１２）の前記利得を前記新しい利得値（Ｇnew）に調整するよう構成されていることを特徴とする請求項１２乃至１７のいずれか１項に記載の装置。
【請求項２０】
前記シグマデルタ変換器（１００）は、多数のフィルタ（１１０，１１２）を有し、
前記装置は、前記制御信号（Ｓdet；ＨＬＣm）に依存して各フィルタ（１１０；１１２）の前記利得を調整するように適合されていることを特徴とする請求項１２乃至１９のいずれか１項に記載の装置。
【請求項２１】
前記シグマデルタ変換器（１００）と他の構成要素とは共通のチップ上に集積されており、
前記装置は、前記制御信号（Ｓdet；ＨＬＣm）に依存して前記他の構成要素の少なくとも１つを調整するように適合されていることを特徴とする請求項１２乃至２０のいずれか１項に記載の装置。
【請求項２２】
前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）は、前記シグマデルタ変換器（１００）の電源投入時に前記利得を調整するように構成されていることを特徴とする請求項１２乃至２１のいずれか１項に記載の装置。
【請求項２３】
前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）は、前記調整が前記シグマデルタ変換器（１００）の通常の動作を妨害しないとき、所定の時に前記利得を調整するように構成されていることを特徴とする請求項１２乃至２２のいずれか１項に記載の装置。
【請求項２４】
請求項１２乃至２３のいずれか１項に記載のアナログ入力信号をデジタル出力信号に変換する装置を有する無線通信装置。
【請求項２５】
時間連続シグマデルタ変換器（１００）におけるフィルタ（１１０；１１２）の利得を示す制御信号（Ｓdet；ＨＬＣm）を生成する装置（２５０）であって、
前記装置は、前記制御信号（Ｓdet；ＨＬＣm）を生成するように構成された処理手段（２４０，２４１，２４２）を有し、
前記装置は、前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）に前記制御信号（Ｓdet；ＨＬＣm）を提供するように適合されており、
前記装置は、前記シグマデルタ変換器（１００）のデジタル出力信号（Ｓout）受信し、前記受信したデジタル出力信号（Ｓout）から前記制御信号（Ｓdet；ＨＬＣm）を生成するように適合されていることを特徴とする装置。
【請求項２６】
前記装置はさらに前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルをカウントする手段（２４０）をさらに含むことを特徴とする請求項２５に記載の装置。
【請求項２７】
前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）が所与の測定間隔の間にカウントされる回数（ＨＬＣ）を検出し、前記検出された回数（ＨＬＣ）を前記フィルタ（１１０；１１２）の前記利得を示す前記制御信号（Ｓdet）として提供する手段（２４１，２４２）をさらに含むことを特徴とする請求項２６に記載の装置。
【請求項２８】
前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）は１に等しいことを特徴とする請求項２７に記載の装置。
【請求項２９】
請求項１乃至１１のいずれか１項に記載の工程を実行するプログラムコードを有するコンピュータプログラムであって、
前記コンピュータプログラムはコンピュータで実行されることを特徴とするコンピュータプログラム。
【請求項３０】
請求項１乃至１１のいずれか１項に記載の方法を実行するプログラムコードを格納したコンピュータ可読媒体であって、
前記プログラムコードはコンピュータで実行されることを特徴とするコンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号をデジタル出力信号に変換するよう構成した時間連続シグマデルタ変換器のフィルタを調整する方法であって、前記フィルタの利得を示す制御信号を生成するステップと、前記制御信号により前記フィルタの利得を調整するステップとを備える方法に関する。更に、本発明は、アナログ入力信号をデジタル出力信号に変換する装置と、時間連続シグマデルタ変換器におけるフィルタの利得を示す制御信号を生成する装置と、対応するコンピュータプログラム、及びコンピュータ可読媒体とに関する。
【背景技術】
【０００２】
近年、シグマデルタ変換器はアナログデジタル（ＡＤ）変換器に成功裏に使用されてきた。
【０００３】
従来のナイキスト速度変換器は、信号を表現する多数のビット、典型的には、例えば、８ビット、１２ビット、または１６ビットで指定される、比較的良好な分解能を有する量子化器の周辺に構築される。例えば、アナログ入力を２５６個の離散値の一つに符号化するＡＤ変換器は、２8＝２５６なので、８ビットの分解能を持つ。
【０００４】
しかしながら、良好な分解能の量子化器のため、従来の変換器は、シグマデルタ変換器に比較して、その構造において比較的複雑である。一方、従来の変換器の分解能の更なる改善は、変換器の複雑さを劇的に増加させる原因となるので、この点で、従来の変換器を更に改善することは面倒なことである。その上、高価な部品の整合またはトリミングが要求される。他方、サンプリング周波数が増加するため、一般的には、変換器の製造に追加のコストが加わるであろう。従来のナイキスト速度変換器は、ナイキスト周波数で入力信号をサンプリングするが、しかしながら、典型的には、２回から１６回のオーバサンプリングが適用されるかもしれない。
【０００５】
シグマデルタ変換器は、その基本的な構造において、従来の変換器よりあまり複雑ではない。それらは、典型的には１から５ビットに対応する比較的粗い分解能を有する量子化器の周辺に構築される。この粗い分解能の量子化器は、良好な分解能の量子化器より大きなサンプリング周波数で動作させることができるが、大きな量子化誤差、即ち、入力信号と出力信号との間の差異という代償を払うことになる。
【０００６】
より大きな量子化誤差を補償するため、フィードバックループを持たせてシグマデルタ変換器を構成し、その結果、周波数領域で所望の信号が配置される注目周波数バンドの外側の領域に量子化雑音を形成することを効果的に行うこととなる。これは、シグマデルタ変換器の顕著な特徴の一つであり、シグマデルタ変換器設計の当業者は広く認められ、よく理解されていることである。一般的に、シグマデルタ変換器は、従来の変換器と比較すると、より小さな歪と、より少ないコストを提供する。
【０００７】
シグマデルタ変換器で使用する可能性のあるＣＭＯＳプロセス技術の絶え間ない進展では、最大可能電源電圧の減少を犠牲にして、速度の高速化を提供している。ＡＤ変換器に関して言えば、このことは、シグマデルタ変換器が従来のナイキスト速度（ＮＲ）変換器の替わりに、より実現可能な選択肢になってきたことを意味する。
【０００８】
シグマデルタ変換器には、時間離散シグマデルタ変換器（ＴＤ−ＳＤＣ）か時間連続シグマデルタ変換器（ＴＣ−ＳＤＣ）が可能である。後者は、本来的にアンチアライアシングを提供するが、これは、時間離散シグマデルタ変換器（ＴＤ−ＳＤＣ）に対しては当てはまらない。その上、時間連続シグマデルタ変換器のクロック周波数上の理論的制限は、時間離散シグマデルタ変換器のそれよりはるかに高い。以下に示す本発明は、時間連続シグマデルタ変換器に適用する。
【０００９】
説明するシグマデルタ変換器は通常、ＯＦＤＭ（直交周波数分割多重）信号のような無線信号の受信機において使用され、その応用には移動体電話システム、ＴＶ放送システム等を含むかもしれない。詳しくは、ＤＶＢ−Ｔ（デジタルビデオ地上波放送）、ＤＡＢ（デジタル音声放送）およびＷＬＡＮ（無線ローカルエリアネットワーク）を挙げることができる。
【００１０】
その挙動がキャパシタ比とクロック周波数により制御されるので、時間離散シグマデルタ変換器におけるアナログ積分器／フィルタは正確である。（シグマデルタ変換器を単一のチップ上に製造すると仮定して）後者は常に非常に正確であり、前者は１％以内またはそれ以下まで正確である。このことは、ダイナミックレンジと安定性の観点では、性能を危うくしないために要求される以上にはるかによい。しかしながら、時間連続シグマデルタ変換器では、積分器／フィルタの動作、例えば、積分器の利得帯域幅積（ＧＢＰ）は、積分器／フィルタにおけるレジスタとキャパシタの絶対的精度に依存するが、そのどちらも非常に不正確である。通常、そのような部品の値は、±５０％変化する可能性がある。もし積分器の利得帯域幅積も±５０％またはそれ以上変化するなら（それは、二つの独立な部品タイプに依存するので）、シグマデルタ変換器は、ダイナミックレンジと最大安定振幅に関して、完全に機能できないか、または、少なくとも最適な性能よりはるかに劣った性能しか発揮できない可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
全般的に見て、時間連続シグマデルタ変換器は、上記で検討したように、時間離散シグマデルタ変換器に対して幾つかの利点を提供する。しかしながら、主要な欠点は、積分器／フィルタのパラメータの変動に関する感度であり、シグマデルタ変換器の性能を著しく低くする可能性があるか、または、機能さえ果たせなくする可能性がある。
【００１２】
この問題に対する可能な解決策は、フィルタと同じ重要な部品に基づく発振器を、位相ロックループを使用して所定の周波数に同調させているアナログフィルタの調整に使用する技術に基づくことが可能であろう。それ故、発振器における部品の調整を、フィルタの部品からコピーすることができるであろう。しかしながら、この解決策は、多くのアナログ部品を使用し、それ故、大きなチップ面積を使う設計を必要とする。
【課題を解決するための手段】
【００１３】
従って、本発明の目的は、時間連続シグマデルタ変換器の積分器／フィルタを調整する方法を提供することであり、これにより積分器／フィルタのパラメータの変動に関する感度を小さくし、それ故、アナログ部品に対してあまりにも多くのチップ面積を使うことなく、時間連続シグマデルタ変換器の性能と安定性を改善する。
【００１４】
本発明に従えば、この目的は、シグマデルタ変換器のデジタル出力信号から制御信号を生成するステップを有する方法を備えることにより達成される。時間連続シグマデルタ変換器のフィルタを、シグマデルタ変換器自身のデジタル出力信号から提供する信号で制御することにより、全く追加アナログ部品を必要としないか、または少しの追加アナログ部品を必要とするだけの簡単な方法で、シグマデルタ変換器の性能を改善することができ、その性能を調整するため、シグマデルタ変換器自身を使用する。制御信号を与えるため、シグマデルタ変換器のデジタル領域からの信号を使用することは、それが通常、デジタル領域における信号の処理のために、より容易で、より高速で、そしてより正確であるので利点がある。その上、すでにアナログデジタル変換した出力信号を生成するようシグマデルタ変換器を構成しており、従って、シグマデルタ変換器において、制御信号をあたえるために追加の処理電力または回路を全く必要としない。
【００１５】
本発明をある側面から見れば、制御信号を生成するステップは、前記シグマデルタ変換器からの出力信号における連続した同じサンプルをカウントするステップを更に備える。一つの実施例では、このステップは、所定の測定区間の間、前記シグマデルタ変換器からの出力信号における連続した同じサンプルの特定の数（ホールド長）をカウントする回数（ホールド長カウント）を検出するステップを更に備え、前記検出回数を前記フィルタの利得を示す制御信号として提供する。それ故、シグマデルタ変換器のフィルタの利得を直接測定する代わりに、特定のホールド長のホールド長カウントを記録することにより、シグマデルタ変換器からのデジタル出力を分析する。所定のシグマデルタ変換器のトポロジと測定区間に関し、最適なフィルタ利得は、所定の最適ホールド長カウント（ＨＬＣ0）、即ち、測定区間にわたって、あるホールド長を記録するイベント数に対応する。もしホールド長カウントがＨＬＣ0からの事前に定義した値以上偏移しているなら、それに応じてフィルタ利得を調整することができる。
【００１６】
本発明をもう一つの側面から見れば、前記シグマデルタ変換器からの出力信号における連続した同じサンプルの特定の数は１に等しい。典型的には、ホールド長１、２、３および４に対して、ホールド長カウントを使用することができる。なぜなら、二次シグマデルタ変換器におけるフィルタの最適利得の領域において有用な感度を備えることをこれらのホールド長の値は示しているためである。しかしながら、ホールド長ＨＬ＝１に対するホールド長カウントは、利得偏差を推定する最もよい尺度に見える。この理由は、第一には、ホールド長ＨＬ＝１に対するホールド長カウントは利得偏差の単調関数であり、第二には、それが最適利得の周りで最高の感度を提供するからである。
【００１７】
本発明を更に別の側面から見れば、その方法は、シグマデルタ変換器における信号変換の前に、アナログ入力信号に対してＤＣ成分を追加するステップを更に備える。シグマデルタ変換器への信号入力に対するＤＣ信号（または変化する既知の信号）の追加により、ホールド長カウントの動作を、特に、小入力信号レベルで改善するということが判明している。ホールド長カウントが入力信号レベルから独立している範囲内である限り、ＤＣ信号または変化する既知の信号のレベルは重大なものではない。
【００１８】
一実施例では、フィルタの利得を調整するステップは、基準値を有する前記制御信号を比較するステップを備え、もし制御信号が基準値を超えるなら、予め定義した利得変化だけ前記利得が増加するように、そうでなければ、予め定義した利得変化だけ前記利得が減少するように、予め定義した利得変化だけフィルタの利得を調整する。これにより、非常に簡単な手段で、シグマデルタ変換器のフィルタ利得を調整する方法を提供する。
【００１９】
あるいは、前記フィルタ利得を調整するステップは、前記制御信号と基準値との間の差を計算するステップを備え、前記制御信号と前記フィルタの利得との間の関係から導出される第１の係数を前記差に乗じて利得誤差を計算し、１以下の値をもつ第２の係数を乗じた前記利得誤差を以前の利得値から差し引いて新しい利得値を計算し、前記フィルタの利得を前記新しい利得値に調整する。このようにして、シグマデルタ変換器のフィルタ利得を最適な方法で調整できる。
【００２０】
本発明を更に別の側面から見れば、シグマデルタ変換器には多数のフィルタを備え、その方法は、前記制御信号に依存して各フィルタ利得を調整するステップを更に備えてもよい。従って、シグマデルタ変換器の各フィルタは同じ調整量で調整されるとよい。これは、部品値間の相対的誤差、即ち、ミスマッチは常に非常小さく、従って、シグマデルタ変換器内の積分器／フィルタを同じ量で、即ち、同じ訂正信号により調整することができるという点で有利である。更に、もしチップに二つ以上のシグマデルタ変換器が存在するなら、同じ訂正信号により全てのシグマデルタ変換器のフィルタを調整することは有利である。
【００２１】
シグマデルタ変換器と他の構成要素を共通のチップに集積した場合、その方法は、前記制御信号に依存して、前記他の構成要素の少なくとも一つを調整するステップを更に備えてもよい。シグマデルタ変換器のフィルタにおいて、部品値を拡大させる、レジスタ、キャパシタおよび利得段のような部品は通常、アナログフィルタおよび発振器のような他の構成要素でも使用され、従って、他の構成要素における部品がシグマデルタ変換器におけるそれらに追従する場合、シグマデルタ変換器に適用する訂正もまた、これら他の構成要素に適用できる。このことは通常、これらの構成要素を同じチップに集積する場合に当てはまる。
【００２２】
本発明の更なる側面では、フィルタ利得を調整するステップを、前記シグマデルタ変換器の電源投入時と予め定義した時点との内、少なくともいずれかで実行してもよい。その場合、そのステップはシグマデルタ変換器の通常動作と干渉することはない。これにより、シグマデルタ変換器のフィルタ利得の調整は、信号を変換するシグマデルタ変換器の通常動作と干渉しないだろうということを保証することができる。訂正信号の生成、従って、シグマデルタ変換器におけるフィルタ利得の調整は、測定したホールド長カウントが所定の範囲内になるまで、適用される。
【００２３】
既に述べたように、本発明はまた、アナログ入力信号をデジタル出力信号に変換する装置であって、フィルタを持つ時間連続シグマデルタ変換器と、前記フィルタ利得を示す制御信号を生成する手段と、前記制御信号に依存して前記フィルタ利得を調整する手段とを備える装置に関するものである。その装置が前記シグマデルタ変換器のデジタル出力信号から前記制御信号を生成するために適合される場合、全くまたは殆んど追加のアナログ部品を必要とせず、そして、その性能を調整するため、シグマデルタ変換器それ自身を使用できるという簡単な方法で、シグマデルタ変換器の性能を改善できる。制御信号を提供するため、シグマデルタ変換器のデジタル領域からの信号を使用することは、それが通常、より容易に、より高速に、そしてより正確にデジタル領域で信号を処理するので利点がある。その上、アナログデジタル変換された出力信号を生成するよう、すでにシグマデルタ変換器を構成しており、従って、制御信号を提供するため、シグマデルタ変換器に何ら追加の処理電力または回路を必要としない。
【００２４】
一つの実施例では、時間連続シグマデルタ変換器は、シグマデルタ変換器を比較的高いサンプリング周波数で動作させる単一ビットＡＤ変換器を備えてもよい。
【００２５】
本発明をある側面から見ると、制御信号を生成する手段は、前記シグマデルタ変換器からの出力信号で、連続した同じサンプルをカウントする手段を更に備える。一つの実施例では、この手段は、所定の測定区間の間、前記シグマデルタ変換器からの出力信号における連続した同じサンプルの特定の数（ホールド長）をカウントする回数（ホールド長カウント）を検出する手段を更に備え、前記検出回数を前記フィルタの利得を示す制御信号として提供する。それ故、シグマデルタ変換器のフィルタの利得を直接測定する代わりに、特定のホールド長のホールド長カウントを記録することにより、シグマデルタ変換器からのデジタル出力を分析するようにこの装置は適合されている。所定のシグマデルタ変換器のトポロジと測定区間のため、最適なフィルタ利得は、所定の最適ホールド長カウント（ＨＬＣ0）、即ち、測定区間にわたって、あるホールド長を記録するイベント数に対応する。もしホールド長カウントがＨＬＣ0からの事前に定義した値以上偏移しているなら、それに応じてフィルタ利得を調整することができる。
【００２６】
本発明を更に別の側面から見れば、前記シグマデルタ変換器からの出力信号における連続した同じサンプルの特定の数は１に等しい。典型的には、ホールド長１、２、３および４に対して、ホールド長カウントを使用することができる。なぜなら、これらのホールド長の値は、二次シグマデルタ変換器におけるフィルタの最適利得の領域において有用な感度を備えていることを示しているからである。しかしながら、ホールド長ＨＬ＝１に対するホールド長カウントは、利得偏差を推定する最もよい尺度に見える。この理由は、第一には、ホールド長ＨＬ＝１に対するホールド長カウントは利得偏差の単調関数であり、第二には、それが最適利得の周りで最高の感度を提供するからである。
【００２７】
本発明を別の側面から見れば、この装置は、シグマデルタ変換器における信号変換の前に、前記アナログ入力信号に対してＤＣ成分を追加する手段を更に備える。シグマデルタ変換器への信号入力に対するＤＣ信号（または変化する既知の信号）の追加により、ホールド長カウントの動作が、特に、小入力信号レベルで改善されるということが判明した。ホールド長カウントが入力信号レベルから独立している範囲内である限り、ＤＣ信号または変化する既知の信号のレベルは重大なものではない。
【００２８】
ある実施例では、フィルタの利得を調整する手段は、基準値を有する前記制御信号を比較し、もし前記制御信号が前記基準値を超えているなら、予め定義した利得変化だけ前記利得を増加するよう、そうでなければ、予め定義した利得変化だけ前記利得が減少するよう、予め定義した利得変化だけ前記フィルタ利得の調整するように構成される。これにより、シグマデルタ変換器のフィルタ利得を調整する非常に簡単な構成を提供する。
【００２９】
あるいは、前記フィルタ利得を調整する手段は、前記制御信号と基準値との間の差を計算し、前記制御信号と前記フィルタの利得との間の関係から導出される第１の係数を前記差に乗じて利得誤差を計算し、１以下の値をもつ第２の係数を乗じた前記利得誤差を以前の利得値から差し引いて新しい利得値を計算し、そして、前記フィルタの利得を新しい利得値に調整するように構成される。このようにして、シグマデルタ変換器のフィルタ利得は最適な方法で調整される。
【００３０】
本発明を更に別の側面から見れば、シグマデルタ変換器には多数のフィルタを備え、この装置は、前記制御信号に依存して各フィルタ利得を調整するように更に適合されるとよい。それ故、シグマデルタ変換器の各フィルタを同じ調整量で調整される。これは、部品の値間の相対的誤差、即ち、ミスマッチを常に非常小さく、従って、シグマデルタ変換器内の積分器／フィルタを同じ量で、即ち、同じ訂正信号により調整することができるので利点がある。その上、もしチップに二つ以上のシグマデルタ変換器が存在するなら、同じ訂正信号によりシグマデルタ変換器のフィルタを調整することは有利である。
【００３１】
シグマデルタ変換器と他の構成要素を共通のチップに集積した場合、この装置は更に、前記制御信号に依存して、前記他の構成要素の少なくとも一つを調整するよう適合されるとよい。シグマデルタ変換器のフィルタで部品の値を拡大させる、レジスタ、キャパシタおよび利得段のような部品は通常、アナログフィルタおよび発振器のような他の構成要素でも使用され、従って、これら他の構成要素における部品がシグマデルタ変換器におけるそれら部品に追従する場合、シグマデルタ変換器に適用する訂正もまた、他の構成要素に適用できる。このことは通常、これらの構成要素を同じチップに集積する場合に当てはまる。
【００３２】
本発明を更なる側面から見れば、前記フィルタの利得を調整する手段は、前記シグマデルタ変換器の電源投入時と予め定義した時との内、少なくともいずれかで利得を調整するよう構成されてもよく、その調整はシグマデルタ変換器の通常動作と干渉することはない。これにより、シグマデルタ変換器のフィルタ利得の調整は、信号を変換するシグマデルタ変換器の通常動作と干渉しないだろうということを保証することができる。訂正信号の生成、従って、シグマデルタ変換器におけるフィルタ利得の調整は、測定したホールド長カウントが所定の範囲内にあるまで適用する。
【００３３】
この装置は、無線信号を受信する回路を更に備える。これらの無線信号は、ＯＦＤＭ（直交周波数分割多重）信号でも良いし、その応用はモバイル電話システム、ＴＶ放送システム等を含むかもしれない。具体的には、ＤＶＢ−Ｔ（デジタルビデオ地上波放送）、ＤＡＢ（デジタル音声放送）、及び、ＷＬＡＮ（無線ローカルエリアネットワーク）を挙げることができる。
【００３４】
本発明はまた、上述のようにアナログ入力信号をデジタル出力信号に変換する装置を備える無線通信装置に関するものである。
【００３５】
既に述べたように、本発明はまた、時間連続シグマデルタ変換器のフィルタ利得を示す制御信号を生成する装置に関し、その装置は、前記制御信号を生成するように構成した処理手段を備え、その装置は、前記フィルタの利得を調整する手段に前記制御信号を提供するように適合されている。前記シグマデルタ変換器のデジタル出力信号を受信し、受信したデジタル出力信号から前記制御信号を生成するように、この装置が適合されている場合、全くまたは殆んど追加のアナログ部品を必要とせず、そして、その性能を調整するため、シグマデルタ変換器それ自身を使用できるという簡単な方法で、シグマデルタ変換器の性能を改善できる。制御信号を提供するため、シグマデルタ変換器のデジタル領域からの信号を使用することは、それが通常は、より容易に、より高速に、そしてより正確にデジタル領域で信号を処理するので利点がある。その上、アナログデジタル変換された出力信号を生成するよう、すでにシグマデルタ変換器を構成しており、従って、制御信号を提供するため、シグマデルタ変換器に何ら追加の処理電力または回路を必要としない。
【００３６】
本発明をある側面から見れば、この装置は、前記シグマデルタ変換器からの出力信号で連続した同じサンプルをカウントする手段を更に備える。一つの実施例では、この装置は、所定の測定区間の間、前記シグマデルタ変換器からの出力信号における連続した同じサンプルの特定の数（ホールド長）をカウントする回数（ホールド長カウント）を検出し、前記検出回数を前記フィルタの利得を示す制御信号として提供する手段を更に備える。それ故、シグマデルタ変換器のフィルタの利得を直接測定する代わりに、この装置は、特定のホールド長のホールド長カウントを記録することにより、シグマデルタ変換器からのデジタル出力を分析するように適合されている。所定のシグマデルタ変換器のトポロジと測定区間のため、最適なフィルタ利得は、所定の最適ホールド長カウント（ＨＬＣ0）、即ち、測定区間にわたって、あるホールド長を記録するイベント数に対応する。もしホールド長カウントがＨＬＣ0からの事前に定義した値以上偏移しているなら、それに応じてフィルタ利得を調整することができる。
【００３７】
本発明を更に別の側面から見れば、前記シグマデルタ変換器からの出力信号における連続した同じサンプルの特定の数は１に等しい。通常は、ホールド長１、２、３および４に対して、ホールド長カウントを使用することができる。なぜなら、これらのホールド長の値は、二次シグマデルタ変換器におけるフィルタの最適利得の領域において有用な感度を備えていることを示しているからである。しかしながら、ホールド長ＨＬ＝１に対するホールド長カウントは、利得偏差を推定する最もよい尺度に見える。この理由は、第一には、ホールド長ＨＬ＝１に対するホールド長カウントは利得偏差の単調関数であり、第二には、それが最適利得の周りで最高の感度を提供するからである。
【００３８】
本発明はまた、上記で説明した方法を実行するためのプログラムコードを有するコンピュータプログラムおよびコンピュータ可読媒体に関する。
【００３９】
以下、本発明について、添付図面を参照してより十分に説明する。
【発明を実施するための最良の形態】
【００４０】
時間連続積分器を有する、既知で、ローパスの二次シグマデルタ変換器（ＳＤＣ）１００の例について、図１を参照して説明する。なお、シグマデルタ変換器の次数は、変換器の中の積分器の数を示す。
【００４１】
図１に示すシグマデルタ変換器は基本的な教科書の構成の例である。なお、本発明はこの特定の構成により限定されるものではなく、アーキテクチュア、次数、フィルタ特性等に関して、時間連続シグマデルタ変換器のいずれのタイプも本発明で使用できる。
【００４２】
図１では、シグマデルタ変換器１００は、積分器の形で二個のフィルタ１１０、１１２、アナログデジタル変換器（ＡＤＣ）１２０およびデジタルアナログ変換器（ＤＡＣ）１３０を備えていることが分かる。積分器１１２の出力は、アナログデジタル変換器１２０の入力に接続される。その上、シグマデルタ変換器１００には、二個の加算器１０６、１０８を備え、シグマデルタ変換器１００への入力信号Ｓinは加算器１０６に入力され、その出力は積分器１１０の入力である。他の加算器１０８は二個の積分器１１０、１１２の間に接続される。ＡＤ変換器１２０からの出力信号Ｓoutはシグマデルタ変換器から出力されるが、シグマデルタ変換器のＤＡ変換器１３０にも入力され、シグマデルタ変換器へのフィードバック信号を提供する。ＤＡ変換器１３０からの出力は、それぞれフィードバック係数ｃ1およびｃ2を提供する二個のフィードバック係数ブロック１４０および１４２へ入力される。説明の例では、フィードバック係数を、ｃ1＝ｃ2＝１に設定する。フィードバック係数ブロック１４０および１４２からの出力は、加算器１０６および１０８に入力される。図の例では、図１の積分器１１０、１１２は両方とも、２πで除算したクロック周波数において、単位利得を持つ。更に、ＡＤ変換器およびＤＡ変換器には遅延がなく、ＡＤ変換器の出力を二つの状態［０，１］で定義し、一方、ＤＡ変換器はこれらの状態を二個の出力値［−１，＋１］に写像し、それ故、変換器の単一ビット分解能を提供すると仮定する。
【００４３】
シグマデルタ変換器の挙動を明示するため、ＭＡＴＬＡＢ（商品パッケージ“Ｍａｔｒｉｘ  Ｌａｂｏｒａｔｏｒｙ”の形をした周知の数学プログラムであり、インタラクティブプログラミング環境として動作する）によるシステム・レベルのシミュレーションが、８１９２キャリアを持ち、その内の６８１７キャリアはアクティブ（非ゼロ）であり、６４ＱＡＭ（直交振幅変調）を使用して変調するＤＶＢ−Ｔ（デジタルビデオ地上波放送）信号に似ているＯＦＤＭ（直交周波数分割多重）信号に基づいて実行される。８１９２のキャリア位置は９．１４ＭＨｚ帯域幅に相当し、シグマデルタ変換器のサンプリング周波数はこの周波数の６４倍、即ち、約５８５ＭＨｚである。シグマデルタ変換器は、この信号のベースバンド成分、即ち、ＩまたはＱのいずれかのパスで動作し、そのベースバンドの帯域幅は（ノン・アクティブのキャリア位置を含め、全キャリア位置に基づく）９．１４／２＝４．５７ＭＨｚである。しかしながら、ここで使用した信号の性質は、単に例としての役目を果たすに過ぎない。
【００４４】
図２は、ｄＢで与える全信号の入力ＲＭＳ（二乗平均平方根）レベルの関数として、シグマデルタ変換器の出力信号に対する信号対雑音比（ＳＮＲ）を示し、０ｄＢ入力は１単位の大きさに対応する。この明細書で与える数値例は全て、ＯＦＤＭ信号に関するが、なお、しかしながら、本発明の原理は、いずれのタイプの信号にも適用可能である。
【００４５】
図２から、信号対雑音比は、それが０ｄＢに急速に降下するある点まで、大よそ直線的に増加するということが分かる。これはシグマデルタ変換器の典型的な動作である。信号が、シグマデルタ変換器の第一の加算器にフィードバックされるＤＡＣ出力レベル近くか、または、それを越えるレベルに達すると、シグマデルタ変換器はもはや入力信号を追跡することはできない。このことは、シグマデルタ変換器が過負荷になるか、不安定になるという結果に至り、恐らく、積分器は同様に飽和するであろう（現実の実施形では、最大許容信号振幅を持つと推測される）。要するに、シグマデルタ変換器は完全に機能しなくなるであろう。これが生じる入力レベルは入力信号の特性に依存する。例えば、もし入力信号が単一の正弦波、または、ＷＣＤＭＡのような単一の変調された搬送波であれば、そのような信号に対する振幅分布が、小さなピーク対平均比（ＰＡＲ）の値を持った、むしろコンパクトなものなので、シグマデルタ変換器はより高い入力レベル（数ｄＢ）に対して動作可能であろう。
【００４６】
ＯＦＤＭ信号が約−１０ｄＢで起こる速い降下は、このタイプの信号の大きなＰＡＲ値によるためである。時々、ＲＭＳレベルより極めて大きい可能性のある大きなパルスが、ＯＦＤＭ信号に現れ、これらが、シグマデルタ変換器の安定入力信号範囲を超えて拡大する可能性がある。図２に示す結果は、ＡＤおよびＤＡ変換器が単一ビット構成であることに基づくものであり、即ち、シグマデルタ変換器の出力信号は、個々の値が１および０の一連のものである。
【００４７】
時間離散シグマデルタ変換器と対比すると、時間連続シグマデルタ変換器に関する積分器／フィルタの挙動、例えば、積分器の利得帯域幅積（ＧＢＰ）は、両方とも非常に不正確であるレジスタおよびキャパシタの絶対精度に依存する。典型的製造過程では、そのような部品の値は±５０％変動する。もし積分器のＧＢＰが同じだけか、または、それ以上に（それは、二つの独立したタイプの部品によるので）変動すれば、シグマデルタ変換器は完全に機能できないか、少なくとも、ダイナミックレンジと最大安定振幅に関して、最適性能よりはるかに劣った性能を果たすに過ぎない可能性がある。
【００４８】
本発明は、最適な性能に到達し、不安定性を回避するため、時間連続シグマデルタ変換器のアナログ積分器／フィルタにおける利得を調整する必要性を扱っている。積分器／フィルタの利得を直接測定しない。その代わり、シグマデルタ変換器のデジタル出力ストリームを、例えば、各種のホールド長に対するホールド長カウント（ＨＬＣ）を記録することにより分析する。ここで、ホールド長（ＨＬ）は、シグマデルタ変換器が出力信号を変更しないクロックサイクル数として定義される。所定のシグマデルタ変換器トポロジおよび測定区間に対して、最適な積分器／フィルタ利得は、所定の最適ホールド長カウント（ＨＬＣ0）、即ち、あるホールド長が測定区間にわたって記録されるイベント数に相当する。例えば、ＨＬ＝１に対して、もしＨＬＣがＨＬＣ0より大きければ、積分器利得は小さすぎ、これに対応して、もしＨＬＣがＨＬＣ0以下であれば、積分器利得は大きすぎる。それ故、積分器／フィルタの調整をガイドするため、この偏差が使用される。
【００４９】
図３は、ホールド長カウントに対して対数目盛を有する入力信号レベルの関数として、各種ホールド長に対するホールド長カウントを示すプロットである。本発明は、所定の測定区間にわたって、シグマデルタ変換器が所定のサンプル数にわたり出力が一定を保つ場合の発生数を記録することに基づいている。例えば、出力を変化させる前に、シグマデルタ変換器が、例えば、３クロックサイクルにわたって一定出力を生成するという事象の発生数が、十分に長い測定区間にわたって記録される。以下に示すように、そのような発生数、即ち、ホールド長カウントＨＬＣは、入力信号強度が大き過ぎなく、または小さ過ぎないなら、積分器／フィルタにおける利得の正確で、間接的な尺度である。
【００５０】
図３には、ＨＬＣに対して対数目盛を有する入力信号レベルの関数として、各種のＨＬに対するＨＬＣが示されている。測定区間は、シグマデルタ変換器からの５１２ｋサンプルに対応する１個のＯＦＤＭシンボルである。各ホールド長に対し、三つの場合、即ち、公称フィルタ利得Ｇ＝Ｇ0、高フィルタ利得Ｇ＝１．１Ｇ0、および低フィルタ利得Ｇ＝０．９Ｇ0に対するホールド長カウントを表わす３本の曲線がある。上記において、Ｇはシグマデルタ変換器における各フィルタの利得を示し、Ｇ0は各フィルタの最適利得を示す。なお、もしシグマデルタ変換器が二つ以上のフィルタを備えるなら、フィルタの誤差は通常、互いに対して追従するものとなる。それ故、もし第一のフィルタを、例えば１０％だけ修正する必要があれば、この修正はまた、シグマデルタ変換器の他の全てのフィルタに適用されるであろう。
【００５１】
図３から、ホールド長ＨＬ＝１、２、および３では、対数目盛上で、各ホールド長に対する３本の曲線を各々区別するのは困難であるということが理解できる。その上、３本の曲線は全て、実際上は入力信号レベルに独立であるように見えるということが理解できる。３以上のＨＬに対しては、ホールド長カウントＨＬＣは、利得とともにだけでなく、入力信号レベルとともにも変化する。従って、例に使用している構成では、利得誤差を検出するための尺度として、ＨＬ＝１、２または３に対するホールド長カウントを採用するのが有利であろう。
【００５２】
なお、シグマデルタ変換器のフィルタの周波数依存利得または伝達関数Ｈ（ｆ）は、フィルタの周波数独立の利得Ｇと周波数依存の伝達関数Ｈ0（ｆ）との積で定義できる。即ち、
Ｈ（ｆ）＝Ｇ・Ｈ0（ｆ）
である。
【００５３】
ここで、Ｈ（ｆ）は周波数ｆの関数としてフィルタの実際の伝達関数を示し、Ｈ0（ｆ）は周波数ｆに対するフィルタの最適伝達関数を示し、Ｇはフィルタの周波数独立な利得を示す。
【００５４】
フィルタが積分器である場合は、積分器の利得と伝達関数との間の関係は、次のように定義できる。即ち、
Ｈint（ｆ）＝Ｇ／（ｊ２πｆ）
である。
【００５５】
ここで、Ｈint（ｆ）は周波数の関数として積分器の伝達関数を示す。この例で一貫して使用するシグマデルタ変換器（図１参照）では、最適利得Ｇ0はシグマデルタ変換器のクロック周波数、即ち、そのクロック周波数で伝達関数の大きさの１／（２π）倍に変換するｆclockに等しくあるべきである。
【００５６】
図４はホールド長カウントＨＬＣのプロットであり、そこでは、ＨＬＣに線形目盛を使用し、入力信号レベルの関数としてＨＬ＝１に対して示している。再び、３本の曲線は、１０％高い利得のシグマデルタ変換器と、最適値より１０％低い利得のシグマデルタ変換器と、最適利得のシグマデルタ変換器とに、それぞれ対応する。図４から、ＨＬＣは、最大約−２０ｄＢまでの入力信号レベルに対しては独立であるということが理解できる。低入力レベル、即ち、約−６５ｄＢ以下では、ＨＬＣは不正確になる。しかしながら、測定区間を増加することで、精度を改善するであろう。
【００５７】
図５は、最適な積分器／フィルタ利得からの利得偏差の関数として、ホールド長１、２および３に対するＨＬＣのプロットである。そのプロットは、−４０ｄＢでの入力信号レベルに対して作られている。図５から、ホールド長カウント（ＨＬＣ）は、積分器／フィルタにおける利得の正確で間接的な尺度であるということが理解できる。図５から理解できるように、ＨＬＣが利得誤差に比例していないという点で、“間接的な”という用語を使用している。その上、図５からは、ホールド長“１”に対するＨＬＣが、利得偏差を推定するのに最もよい尺度であるように見えるということが理解できる。これは、ＨＬＣがホールド長“１”に対する利得偏差の単調関数であり、そして、ホールド長“１”の曲線は、最適利得Ｇ0の周りで、即ち、図５における正規化積分器利得値に対して、最高の感度を提供するという事実による。しかしながら、図５からまた、利得偏差の推定を提供するために、ホールド長２や３を使用できるということも理解できる。
【００５８】
図３と図４とから、ＨＬＣは、小さい入力信号レベルに対して変動しているということが理解できる。それ故、ＨＬＣは、約−６５ｄＢを超える入力信号レベルに対するほどには、これらの小さい入力信号レベルに対する利得の有効な尺度ではない。しかしながら、もしＤＣ信号または既知の変化する信号が、実際の信号に加えてシグマデルタ変換器への信号入力に付加されるなら、その挙動は、これらの低い入力信号レベルに対して実質的に改善されるということが判明した。このことは図６〜図８から理解できる。これらの図面は、入力信号にＤＣ信号が加えられた、図３〜図５に夫々対応するプロットである。これらの図示される例におけるＤＣ信号は、−３０ｄＢ、つまり０．０３１５に設定されている。しかしながら、もしＨＬＣが入力信号レベルと独立であるという範囲内で設定されるのであれば、ＤＣ信号のレベルは重要な意味を持たない。図７と、対応する図４（ＤＣ信号なし）とを比較すると、実際のＨＬＣレベルは、ＤＣ信号の導入で影響を受けないということが理解できる。図７から、図示の全ての入力レベルに対して、ＨＬＣは全く安定しており、従って、ＤＣ信号または既知の変化する信号を入力信号に加えられるなら、図示の全ての入力レベルに対して、利得の有効な尺度としてＨＬＣを採用できる。
【００５９】
図６から理解できることは、ＤＣ信号がシグマデルタ変換器への入力信号に加えられた場合、ホールド長１、２および３のＨＬＣは、図３と比較して、より小さい入力レベルに対してもっと安定であるということである。その上、ホールド長が４のＨＬＣは、図３におけるより図６において、はるかにより安定であるということが理解できる。それ故、ＤＣ信号の付加があれば、４のホールド長は、シグマデルタ変換器のフィルタ／積分器の最適利得についての情報を提供するのに有効であり得るだろう。この結論はまた、ホールド長１、２、３および４に対するＨＬＣを示す図８から明らかである。その場合には、ＤＣ信号をシグマデルタ変換器への信号入力に加えている。
【００６０】
図６〜図８から理解できることは、もし、ＤＣ信号、或は、既知の変化する信号、或は、多分両方を、シグマデルタ変換器のフィルタの利得を調整する間に、シグマデルタ変換器への信号入力に加えるなら利点があるということである。なお、しかしながら、シグマデルタ変換器の入力における全体のレベルは、シグマデルタ変換器におけるフィルタの利得の正確な推定を提供するため、ＨＬＣが正確で、ＨＬＣの入力信号レベルから実質的に独立している範囲内にあるべきである。
【００６１】
図９は、時間連続シグマデルタ変換器１００、例えば、図１におけるシグマデルタ変換器１００、または、別の次数と別の構成の内の少なくともいずれかであるシグマデルタ変換器と、ホールド長カウントＨＬＣを登録する追加的手段２５０とを備える回路２００の概略図である。手段２５０は、シグマデルタ変換器の下流側に接続される手段２１０、２２０、２３０、２３２、２４０、２４１、２４２を備える。
【００６２】
ある時の事例での（図９における）シグマデルタ変換器１００からの出力サンプルを、加算器２２０での減算により、１クロック区間遅延素子（Ｔ）２１０の使用により、１クロック区間遅延した前のサンプルと比較する。これにより、シグマデルタ変換器出力Ｓoutの変化を検出できる。
【００６３】
選択、或は、所望のホールド長ＨＬdのＨＬＣを測定するため、カウンタ２４２が用いられる。シグマデルタ変換器からの出力の変化を検出すると、最近のＨＬが所望のホールド長ＨＬdと等しいなら、このカウンタの値を１だけ増加させる。
【００６４】
ホールド長ＨＬを測定するため、カウンタ２４０を使用する。それ故、このカウンタは１からカウントを開始し、前のサンプルと同じものであるサンプルごとに、１だけ値を増加させる。シグマデルタ変換器の出力の変化を検出した場合、カウンタ２４０は直近のホールド長を含む。
【００６５】
ブロック２３０は、現在のサンプルとその前のサンプルが全く同じである時にはいつでもアクティブ信号を生成する。この信号はカウンタ２４０の値を１だけ増加させるために使用される。
【００６６】
ブロック２３２は、現在のサンプルとその前のサンプルが異なる時にはいつでも、アクティブ信号を生成する。カウンタ２４０の出力と所望のホールド長ＨＬdとの比較を行うようブロック２４１をトリガするため、この信号を使用する。もしそれらが同じであれば、ブロック２４１は、カウンタ２４２を１だけ増加させるため使用するアクティブ信号を生成する。また、シグマデルタ変換器からの出力の変化は、新しいＨＬを測定すべきであることを意味するので、カウンタ２４０を１にリセットするためブロック２３２からの信号を使用する。
【００６７】
カウンタ２４２からの出力は、（所定のクロック区間数にわたって測定された）測定ホールド長カウントＨＬＣmであり、これはシグマデルタ変換器のフィルタ利得を調整する手段、例えば、図１３に示すように、訂正信号を生成する手段３５０へ入力される制御信号も形成する。手段３５０はメモリを有するＣＰＵ、または、メモリを有する他のデジタル或はアナログ処理ユニットを使用して実現できるであろう。
【００６８】
なお、図９とその説明は、入力信号の一つを他の入力信号から減算するという加算器２２０の使用を示しているが、二つの単一ビットを比較して、これらが等しいことをチェックする他の手段が存在する。一つの例は、二つの入力が異なれば、即ち、シグマデルタ変換器がその出力段を変化させる場合にのみ、結果として“１”を出力するＸＯＲゲートを使用することであろう。また、他の代替案も考えられる。
【００６９】
上記のように、ＤＣ信号または既知の変化する信号をシグマデルタ変換器１００への入力信号Ｓinに加えることにより、回路の性能を改善できる。図１０は、このことがどの様にして行われるかの例を示している。加算器２６０では、ＤＣ信号か、既知の変化する信号か、またはそれらの組合せかのいずれかの信号Ｓaddを入力信号Ｓinに加え、その合成信号をシグマデルタ変換器の入力にフィードする。回路の残りの部分は図９のそれと同じである。
【００７０】
シグマデルタ変換器における積分器／フィルタの利得を制御するため、ＨＬＣ尺度を使用できる。以下、利得をどの様にして調整するかの例としての役割を果たす二つの技術について検討する。これらの例は、積分器／フィルタ利得の最適化ための他の方法の使用を排除するものではない。このような方法は、アナログ或はデジタルのいずれか、或は両方の実施に適する定評のあるコンピュータアルゴリズムまたは制御理論に基づいている。
【００７１】
第一の例では、利得調整は、非常に単純な手段で最適利得に向けて努力する。図１１では、ＨＬ＝１に対してフローチャートの概要が示されている。測定ＨＬＣ（ＨＬＣm）が最適ＨＬＣ（ＨＬＣ0）と比較して大きいか小さいかに基づき、利得を固定ΔＧでそれぞれ増加或は減少させる。この項は、例えば、線形振幅、線形電力、またはｄＢで定義することが可能である。所定の時間内で最適ＨＬＣ（ＨＬＣ0）に達することができるよう十分大きく、ΔＧの大きさを選択すべきである。同時に、それは、最適利得が所定のものにできるだけ近くなるよう、十分小さくあるべきである。
【００７２】
それ故、図１１は、ホールド長ＨＬ＝１と固定のΔＧとに関するＨＬＣ検出に基づき、シグマデルタ変換器のフィルタ利得を調整する方法５００のステップを例示するフローチャートを示している。このフローチャートはステップ５１０で始まり、ステップ５２０に続き、そこでは、ホールド長カウント（ＨＬＣ）を測定し、以下にまたＳdetとして示される制御信号として、図９に示すように値ＨＬＣmを提供する。
【００７３】
以下に述べるように、利得調整手順のための終了条件が必要とされ、従って、ステップ５３０では、ＨＬＣmと最適値ＨＬＣ0との間の差の絶対値を見付け出し、この差を所望の尺度Δと比較することにより、ＨＬＣmの値を最適ホールド長カウントＨＬＣ0と比較する。もし、ステップ５３０で、差がΔより小さいと判断されたなら、処理はステップ５６０に進み、そこで終了する。
【００７４】
終了条件が満たされないなら、処理はステップ５４０に続き、測定ＨＬＣmが最適値ＨＬＣ0より大きいかどうかを判断する。その判断が肯定の場合は、処理はステップ５５１に続き、シグマデルタ変換器のフィルタ利得を所定の値ΔＧだけ増加させる。あるいは、もし測定ＨＬＣmが最適値ＨＬＣ0より小さいと、ステップ５４０で判断されたなら、処理はステップ５５２に続き、シグマデルタ変換器のフィルタ利得を所定の値ΔＧだけ減少させる。最適ホールド長カウントＨＬＣ0は、公称／最適利得値を使用して、シグマデルタ変換器の事前シミュレーションにより決定するのが好ましい。
【００７５】
ステップ５５２と同じくステップ５５１から、処理はステップ５２０に戻るが、測定ホールド長カウントＨＬＣmと最適ホールド長カウントＨＬＣ0との間の差の絶対値が所望の尺度Δより小さいことが、ステップ５３０で判断されるまで、この処理は継続する。
【００７６】
上述の、そして図１１に図示の方法は、測定ホールド長カウントと最適ホールド長カウントとに基づき、いかにして利得を調整することができるかの簡単で、しかし記述的な例としての役目を果たす。もっと一般的な環境では、この問題は簡単な最適化問題であり、最適化理論および方法の分野の中で、非常に簡単なものから非常に複雑なものまで、数多くの定評のある方法がある。利得のより高速でかつより正確な調整を提供するため、本発明の範囲内でその様な方法を使用できる。これらの最適化方法は、しばしば、ステップサイズΔＧを変更することに関係する。
【００７７】
図１１の方法のステップ５２０は通常、ＨＬＣを検出するための手段２５０、例えば、図９、図１０、及び図１３におけるブロック２５０で実行される。ステップ５４０、５５１、及び５５２は通常、図１３に示すようなシグマデルタ変換器のフィルタ利得を調整する手段３５０で実行される。それ故、測定ホールド長カウントＨＬＣmである制御信号Ｓdetは、ＨＬＣを検出する手段２５０から、フィルタの利得を調整する（利得調整制御）手段３５０に出力され、この信号Ｓdetに基づき、手段３５０は、その利得を調整するためにシグマデルタ変換器のフィルタに入力される訂正信号Ｓcorrを提供する。
【００７８】
各ＨＬＣ測定が生じている測定区間に関しては、正確な評価を獲得するのに十分長くあるべきである。特に、このことは、もし測定区間が余りにも小さいなら、ＨＬＣの大きな変動をもたらすことがあり得るランダム入力信号がある場合に当てはまる。図４と図７とは、このことをよく示している。曲線のよじれは、各構成に対して、測定区間がわずか一つのＯＦＤＭシンボルであるという事実による。もっと多くのシンボルを使用すると、曲線ははるかに滑らかになるであろう。典型的には、シグマデルタ変換器のフィルタ利得の調整は、シグマデルタ変換器の電源投入時と、信号変換のとき調整がシグマデルタ変換器の通常動作と干渉しないであろう所定の時との内の少なくともいずれかで発生するであろう。
【００７９】
それ故、終了条件が利得調整にも必要であり、このことも図１１に示されている。測定したＨＬＣmが最適なＨＬＣ0十分に近い場合、即ち、差が範囲［−Δ，＋Δ］内にある場合、利得調整機能は終了する。
【００８０】
ΔＧが固定の場合には、最大許容利得誤差より若干小さい値にそれを設定するのが望ましい。それにより、図１１のフローチャートが終了に達することができるということを保証できる。しかしながら、（例えば、ＨＬＣ測定をより低い精度にする小さい測定時間のために）測定ＨＬＣに雑音が多いのであれば、著しくより小さい値を選択することにより、更に安定な利得調整を提供するであろう。利得誤差の関数として信号対雑音比ＳＮＲをシミュレーションすることにより、特定のシグマデルタ変換器に対して最大許容利得誤差を見付け出すことができる。利得誤差に関するＳＮＲの最大低下に基づき、受け入れ可能な利得誤差の範囲が見付け出される。
【００８１】
方法５００は、それが、最適なＨＬＣと測定のＨＬＣとの間の差／不一致によるのみであるから、シグマデルタ変換器のフィルタ利得の非常に簡単な調整方法を提供し、これに基づき、固定ステップでシグマデルタ変換器のフィルタ利得を変更する。
【００８２】
第二の例では、（ＨＬＣ測定に基づく）所望の利得と推定利得との間の差に基づき、利得ステップを変えることができる。ＨＬ＝１のホールド長カウントの検出に基づき、そして可変ΔＧを用いた利得調整制御を示すフローチャート６００が図１２に示されている。フローチャート６００における処理はステップ６１０で始まり、ＨＬ＝１のＨＬＣを測定することによりステップ６２０に続く。ステップ６３０において、測定ホールド長カウントＨＬＣmと、所望或は最適ホールド長カウントＨＬＣ0との間の差ΔＨＬＣを計算する。これは、最適ホールド長カウントへの、そして、また間接的には最適利得への距離の尺度であるので、ステップ６４０で、Ｇe＝ｋ1×ΔＨＬＣとして利得誤差Ｇeを計算するため、この値を使用してもよい。係数ｋ1は、導関数δＨＬＣ（Ｇ）／δＧの逆数、即ち、ｋ1＝１／（δＨＬＣ（Ｇ）／δＧ）である。ｋ1を計算するため、比ΔＨＬＣ／ΔＧが用いられることもある。考察している具体的なシグマデルタ変換器とホールド長とに対する図８における様なプロットから、粗い推定値を見付け出すことができる。従って、計算と、シミュレーションと、測定との内の少なくともいずれかから、そのようなプロットを生成しなければならない。実際の利得は最適利得の近傍にあり、従って、この点（Ｇ＝Ｇ0）でｋ1を計算できるであろうと推定できる。
【００８３】
ステップ６５０では、もし推定利得誤差Ｇeが最大許容利得誤差Ｇe,maxより小さいかどうかをチェックする。もしこれが小さい場合なら、ステップ６７０で利得調整フローを終了する。しかしながら、もしその利得誤差がＧe,maxより大きいなら、利得誤差を調整する必要がある。これは推定利得誤差であるので、Ｇeにより利得を直接に調整することができる。しかしながら、制限された測定時間または他の理由により、ＨＬＣの測定に雑音があれば、ｋ2×Ｇeにより利得を調整するなら、より滑らかであるが、得られる利得調整の進行はより遅くなる。ここで、ｋ2＜１であり、ステップ６６０に示す通り、古い値とｋ2×Ｇeに基づき、新しい値Ｇnewが計算される。
【００８４】
これらの二つの例は、式ＨＬＣm（Ｇ）−ＨＬＣ0＝０に対する解を見付け出すため、即ち、その式を満たす利得Ｇを見付け出すため、全く非常に簡単な最適化方式である。速度、複雑性、耐性、および精度に対する要求条件に基づき、この式を解くため、異なるか、もっと高度であるかの内、少なくともいずれかである方法を適用できるということは、最適化の技術分野の当業者には容易に理解できる。
【００８５】
既に述べたように、図１１と図１２の二つのフローチャートは、両方とも、ホールド長ＨＬ＝１に対するホールド長カウントの検出に基づいている。図５と図８とから理解できることは、例えば、ＨＬ＝１とＨＬ＝３についてのグラフの傾きは、正規化利得が１に等しい、即ち、Ｇ＝Ｇ0の場合の点の周りで異なるという点である。このことは、ＨＬＣm＞ＨＬＣ0の場合、（図１１のフローチャートで示すように）ＨＬ＝１に対して利得を増加しなければならず、一方、ＨＬ＝３に対しては、異なる傾きのため利得を減少させなければならないということを意味する。図１２のフローチャートに対しては、係数ｋ1の計算によってこの差を考慮している。
【００８６】
図１３は、ＨＬＣを検出する手段２５０と、シグマデルタ変換器１００のフィルタ利得を調整するため適合された訂正信号を生成する手段３５０とを有する回路３００の概略図である。
【００８７】
図１３の回路は、時間連続シグマデルタ変換器１００、例えば、図１のシグマデルタ変換器１００と、シグマデルタ変換器にあるフィルタ１１０、１１２の利得を調整する手段４００とを備える。手段４００は、ＨＬＣを検出する手段２５０と、シグマデルタ変換器のフィルタ１１０、１１２の利得を調整するために適合された訂正信号を生成する手段３５０とを備える。図１３から理解できることは、シグマデルタ変換器１００からのデジタル出力Ｓoutは、ＨＬＣを検出する手段２５０に入力されるということである。ＨＬＣを検出する手段２５０は、測定ホールド長カウントＨＬＣmに等しい信号Ｓdetを提供する。この信号は、訂正信号Ｓcorrを生成する手段３５０に入力される。この訂正信号は、続いて、その利得を調整するため、シグマデルタ変換器１００のフィルタ１１０、１１２に入力される。
【００８８】
図１３の回路では、シグマデルタ変換器内の異なる積分器／フィルタの部品値間の相対的差は常に非常に小さいというのはもっともな仮定であるので、同じ信号Ｓcorrがシグマデルタ変換器１００の両方のフィルタ１１０、１１２に入力される。一般的に、部品値間の相対的誤差（ミスマッチ）は常に非常に小さいので、同一チップ上にある一個のシグマデルタ変換器または数個のシグマデルタ変換器内の積分器／フィルタは非常によく互いに対して追従する。それ故、同じ量で積分器／フィルタの利得を調整できる。既に述べたように、例えば、レジスタ、キャパシタおよび利得段にまで広がる部品値のため、シグマデルタ変換器の積分器／フィルタの利得の修正が必要となる。しかしながら、通常は、アナログフィルタや発振器のような他の構成ブロックでも、そのような部品を使用しており、従って、シグマデルタ変換器に適用する修正は、これらの他の構成ブロックの部品がシグマデルタ変換器の部品に追従する場合には、他の構成ブロックにも適用可能であり、それは通常、これらのブロックを同一チップ上に集積される時に当てはまると結論できる。
【００８９】
積分器を実装するために使用する回路トポロジに依存した多くの方法で、積分器の実際の利得調整は解決される。それは、基本的には、レジスタ、キャパシタ、および相互コンダクタンス増幅器を含め、積分器内の一つ以上の部品を変更することが関与するかもしれない。これらは、連続的な方法で、または個別のステップで変更できる。
【００９０】
以上説明し、図示した例は、二次シグマデルタ変換器に基づくものであり、例えば、異なる次数、アーキテクチュア、ローパスまたはバンドパスタイプ、フィルタ係数等を有する他のシグマデルタ変換器による解決策も可能であろうということを認識すべきである。強調すべきことは、次数、アーキテクチュア等に関する各シグマデルタ変換器による解決策はユニークなＨＬＣ0を持ち、この値は特定のシグマデルタ変換器による解決策のシミュレーションから獲得できるだろうという点である。利得誤差検出のためにどのホールド長を使用すべきか、理想的でない効果のどこが考慮されるのかということは、その特定のホールド長に対して、何が最適なホールド長カウントであるかということと同じように変化するかもしれない。また、ＨＬＣと入力電力との間の関係も異なるかもしれない。最後に、ＡＤまたはＤＡ変換器内の遅延、非直線性、信号パス間のミスマッチ等を含め、現実の実施形に持ち込まれる誤差は、また、定義する量の関係にも影響を与えるかもしれない。
【００９１】
本発明の好ましい実施例について説明し、図示したが、本発明はこれによって限定されるものではなく、請求の範囲で定義された主題の範囲内で、他の方法でも実施されてよい。
【図面の簡単な説明】
【００９２】
【図１】二次シグマデルタ変換器を示す図である。
【図２】ＯＦＤＭ入力信号レベルの関数としての信号対雑音比（ＳＮＲ）のプロットを示す図である。
【図３】入力信号レベルの関数としての、各種のホールド長に対するホールド長カウントＨＬＣのプロットを示す図である。
【図４】入力信号レベルの関数としての、ＨＬ＝１に対するＨＬＣのプロットを示す図である。
【図５】入力信号レベルを−４０ｄＢとした場合の積分器利得偏差の関数としての、ホールド長が１、２および３に対するＨＬＣのプロットを示す図である。
【図６】入力信号にＤＣ信号が加えられた図３に対応するプロットを示す図である。
【図７】入力信号にＤＣ信号が加えられた図４に対応するプロットを示す図である。
【図８】入力信号にＤＣ信号が加えられた図５に対応するプロットを示す図である。
【図９】時間連続シグマデルタ変換器とＨＬＣ検出手段の概略図である。
【図１０】シグマデルタ変換器の入力にＤＣ信号を加えられた場合における、図９のそれと類似の概略図である。
【図１１】ＨＬＣ検出に基づく、シグマデルタ変換器のフィルタ利得を調整する方法を示すフローチャートである。
【図１２】ＨＬＣ検出に基づく、シグマデルタ変換器のフィルタ利得を調整する代替の方法を示すフローチャートである。
【図１３】ＨＬＣ検出手段と訂正信号の生成手段とを組み合わせた時間連続シグマデルタ変換器の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成19年10月22日(2007.10.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ入力信号（Ｓin）をデジタル出力信号（Ｓout）に変換するように構成された時間連続シグマデルタ変換器（１００）のフィルタ（１１０；１１２）を調整する方法であって、
前記シグマデルタ変換器（１００）の前記デジタル出力信号（Ｓout）から前記フィルタ（１１０；１１２）の利得を示す制御信号（Ｓdet；ＨＬＣm）を生成する工程と、
前記制御信号（Ｓdet；ＨＬＣm）に依存して前記フィルタ（１１０；１１２）の前記利得を調整する工程とを有することを特徴とする方法。
【請求項２】
前記制御信号（Ｓdet；ＨＬＣm）を生成する工程は、前記シグマデルタ変換器（１００）から前記出力信号（Ｓout）における連続する等しいサンプルをカウントする工程をさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記制御信号（Ｓdet；ＨＬＣm）を生成する工程はさらに、
前記シグマデルタ変換器（１００）から前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）が所与の測定間隔の間にカウントされる回数（ＨＬＣ）を検出する工程と、
前記検出された回数（ＨＬＣ）を前記フィルタ（１１０；１１２）の前記利得を示す前記制御信号（Ｓdet；ＨＬＣm）として提供する工程とを含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記シグマデルタ変換器（１００）から前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）は１に等しいことを特徴とする請求項３に記載の方法。
【請求項５】
前記シグマデルタ変換器（１００）における変換に先立って、前記アナログ出力信号（Ｓin）にＤＣ成分（Ｓadd）を加算する工程をさらに有することを特徴とする請求項１乃至４のいずれか１項に記載の方法。
【請求項６】
前記フィルタ（１１０；１１２）の前記利得を調整する工程は、
前記制御信号（Ｓdet；ＨＬＣm）と基準値（ＨＬＣ0）とを比較する工程と、
前記フィルタ（１１０；１１２）の前記利得を所定の利得変更（ΔＧ）だけ調整して、前記制御信号は前記基準値を越えていたなら前記利得が前記所定の利得変更（ΔＧ）だけ増えるように、さもなければ、前記所定の利得変更（ΔＧ）だけ減少するように調整する工程とを有することを特徴とする請求項４に記載の方法。
【請求項７】
前記フィルタ（１１０；１１２）の前記利得を調整する工程は、
前記制御信号（Ｓdet；ＨＬＣm）と基準値（ＨＬＣ0）との差を計算する工程と、
前記制御信号（Ｓdet；ＨＬＣm）と前記フィルタ（１１０；１１２）の前記利得との間の関係から導出される第１の係数（ｋ1）で前記差（ΔＨＬＣ）を乗算することにより、利得エラー（Ｇe）を計算する工程と、
以前の利得値（Ｇold）から、１以下の値をもつ第２の係数（ｋ2）で乗算された前記利得エラー（Ｇe）を減算することにより、新しい利得値（Ｇnew）を計算する工程と、
前記フィルタ（１１０；１１２）の前記利得を前記新しい利得値（Ｇnew）に調整する工程とを有することを特徴とする請求項１乃至５のいずれか１項に記載の方法。
【請求項８】
前記シグマデルタ変換器（１００）は、多数のフィルタ（１１０，１１２）を有し、
前記制御信号（Ｓdet）に依存して各フィルタ（１１０；１１２）の前記利得を調整する工程をさらに有することを特徴とする請求項１乃至７のいずれか１項に記載の方法。
【請求項９】
前記シグマデルタ変換器（１００）と他の構成要素とは共通のチップ上に集積されており、
前記制御信号（Ｓdet；ＨＬＣm）に依存して前記他の構成要素の少なくとも１つを調整する工程をさらに有することを特徴とする請求項１乃至８のいずれか１項に記載の方法。
【請求項１０】
前記フィルタ（１１０；１１２）の前記利得を調整する工程は、前記シグマデルタ変換器（１００）の電源投入時に実行されることを特徴とする請求項１乃至９のいずれか１項に記載の方法。
【請求項１１】
前記フィルタ（１１０；１１２）の前記利得を調整する工程は、前記調整する工程が前記シグマデルタ変換器（１００）の通常の動作を妨害しないとき、所定の時に実行されることを特徴とする請求項１乃至１０のいずれか１項に記載の方法。
【請求項１２】
フィルタ（１１０；１１２）を有する時間連続シグマデルタ変換器（１００）を有し、アナログ入力信号（Ｓin）をデジタル出力信号（Ｓout）に変換する装置（２００；３００）であって、
前記シグマデルタ変換器（１００）の前記デジタル出力信号（Ｓout）から前記フィルタ（１１０；１１２）の利得を示す制御信号（Ｓdet；ＨＬＣm）を生成する手段（２５０）と、
前記制御信号（Ｓdet；ＨＬＣm）に依存して前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）とを有することを特徴とする装置。
【請求項１３】
前記時間連続シグマデルタ変換器（１００）は、１ビットアナログデジタル変換器（１２０）を有することを特徴とする請求項１２に記載の装置。
【請求項１４】
前記制御信号（Ｓdet；ＨＬＣm）を生成する手段（２５０）は、前記シグマデルタ変換器（１００）から前記出力信号（Ｓout）における連続する等しいサンプルをカウントする手段（２４０）をさらに含むことを特徴とする請求項１２又は１３に記載の装置。
【請求項１５】
前記制御信号を生成する手段（２５０）はさらに、
前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）が所与の測定間隔の間にカウントされる回数（ＨＬＣ）を検出し、前記検出された回数（ＨＬＣ）を前記フィルタ（１１０；１１２）の前記利得を示す前記制御信号（Ｓdet）として提供する手段（２４１，２４２）を含むことを特徴とする請求項１４に記載の装置。
【請求項１６】
前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）は１に等しいことを特徴とする請求項１５に記載の装置。
【請求項１７】
前記シグマデルタ変換器（１００）における変換に先立って、前記アナログ出力信号（Ｓin）にＤＣ成分（Ｓadd）を加算する手段（２６０）をさらに有することを特徴とする請求項１２乃至１６のいずれか１項に記載の装置。
【請求項１８】
前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）は、
前記制御信号（Ｓdet；ＨＬＣm）と基準値（ＨＬＣ0）とを比較し、
前記フィルタ（１１０；１１２）の前記利得を所定の利得変更（ΔＧ）だけ調整して、前記制御信号が前記基準値を越えていたなら前記利得が前記所定の利得変更（ΔＧ）だけ増えるように、さもなければ、前記所定の利得変更（ΔＧ）だけ減少するように調整するように構成されていることを特徴とする請求項１６に記載の装置。
【請求項１９】
前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）は、
前記制御信号（Ｓdet；ＨＬＣm）と基準値（ＨＬＣ0）との差を計算し、
前記制御信号（Ｓdet；ＨＬＣm）と前記フィルタ（１１０；１１２）の前記利得との間の関係から導出される第１の係数（ｋ1）で前記差（ΔＨＬＣ）を乗算することにより、利得エラー（Ｇe）を計算し、
以前の利得値（Ｇold）から、１以下の値をもつ第２の係数（ｋ2）で乗算された前記利得エラー（Ｇe）を減算することにより、新しい利得値（Ｇnew）を計算し、
前記フィルタ（１１０；１１２）の前記利得を前記新しい利得値（Ｇnew）に調整するよう構成されていることを特徴とする請求項１２乃至１７のいずれか１項に記載の装置。
【請求項２０】
前記シグマデルタ変換器（１００）は、多数のフィルタ（１１０，１１２）を有し、
前記装置は、前記制御信号（Ｓdet；ＨＬＣm）に依存して各フィルタ（１１０；１１２）の前記利得を調整するように適合されていることを特徴とする請求項１２乃至１９のいずれか１項に記載の装置。
【請求項２１】
前記シグマデルタ変換器（１００）と他の構成要素とは共通のチップ上に集積されており、
前記装置は、前記制御信号（Ｓdet；ＨＬＣm）に依存して前記他の構成要素の少なくとも１つを調整するように適合されていることを特徴とする請求項１２乃至２０のいずれか１項に記載の装置。
【請求項２２】
前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）は、前記シグマデルタ変換器（１００）の電源投入時に前記利得を調整するように構成されていることを特徴とする請求項１２乃至２１のいずれか１項に記載の装置。
【請求項２３】
前記フィルタ（１１０；１１２）の前記利得を調整する手段（３５０）は、前記調整が前記シグマデルタ変換器（１００）の通常の動作を妨害しないとき、所定の時に前記利得を調整するように構成されていることを特徴とする請求項１２乃至２２のいずれか１項に記載の装置。
【請求項２４】
請求項１２乃至２３のいずれか１項に記載のアナログ入力信号をデジタル出力信号に変換する装置を有する無線通信装置。
【請求項２５】
時間連続シグマデルタ変換器（１００）における制御信号（Ｓdet；ＨＬＣm）を生成し、前記制御信号（Ｓdet；ＨＬＣm）をフィルタ（１１０；１１２）の利得を調整する手段（３５０）に提供する装置（２５０）であって、
前記装置は、前記制御信号（Ｓdet；ＨＬＣm）を生成するように構成された処理手段（２４０，２４１，２４２）を有し、
前記装置は、前記シグマデルタ変換器（１００）のデジタル出力信号（Ｓout）受信し、前記受信したデジタル出力信号（Ｓout）から前記制御信号（Ｓdet；ＨＬＣm）を生成するように適合されていることを特徴とする装置。
【請求項２６】
前記装置はさらに前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルをカウントする手段（２４０）をさらに含むことを特徴とする請求項２５に記載の装置。
【請求項２７】
前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）が所与の測定間隔の間にカウントされる回数（ＨＬＣ）を検出し、前記検出された回数（ＨＬＣ）を前記フィルタ（１１０；１１２）の前記利得を示す前記制御信号（Ｓdet）として提供する手段（２４１，２４２）をさらに含むことを特徴とする請求項２６に記載の装置。
【請求項２８】
前記シグマデルタ変換器（１００）からの前記出力信号（Ｓout）における連続する等しいサンプルの特定の数（ＨＬd）は１に等しいことを特徴とする請求項２７に記載の装置。
【請求項２９】
請求項１乃至１１のいずれか１項に記載の工程を実行するプログラムコードを有するコンピュータプログラムであって、
前記コンピュータプログラムはコンピュータで実行されることを特徴とするコンピュータプログラム。
【請求項３０】
請求項１乃至１１のいずれか１項に記載の方法を実行するプログラムコードを格納したコンピュータ可読媒体であって、
前記プログラムコードはコンピュータで実行されることを特徴とするコンピュータ可読媒体。
【国際調査報告】
2009521145.tif 000016
2009521145.tif 000017
2009521145.tif 000018