(57)【要約】  導電性ハードマスクを用いてパターン形成されたフィーチャを形成するための方法が提供され、導電性ハードマスクは、それらのフィーチャをその後の溝エッチングの間保護して、上方からそれらのフィーチャへの電気的接続をもたらすダマシン導体を形成する。ハードマスクの厚さは、デバイス性能に有害であり得る溝エッチングのときのオーバーエッチを回避するためのマージンを提供する。この方法は、モノリシックな三次元メモリアレイの形成において有利に用いられる。
2009539263.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成するための方法であって、
半導体材料の層を被着させるステップと、
半導体材料の上方に第１の導電性層または層スタックを被着させるステップと、
第１の導電性層または層スタックおよび半導体材料を単一のフォトリソグラフィステップにおいて第１の支柱にパターン形成およびエッチングするステップと、
第１の支柱の上方に誘電体層を被着させるステップと、
誘電体層中に溝をエッチングするステップであって、第１の導電性層または層スタックの一部が溝中で露出されるステップと、を含み、
半導体材料が溝中で露出されず、
支柱が抵抗率切り換え２成分金属酸化物または窒化物を含まない方法。
【請求項２】
請求項１記載の方法において、
溝を第２の導電性材料によって満たし、第２の導電性材料の過剰分を除去するために平坦化することによって、頂部導体を形成するステップをさらに含む方法。
【請求項３】
請求項２記載の方法において、
頂部導体が、タングステン、銅、またはアルミニウムを含む方法。
【請求項４】
請求項１記載の方法において、
半導体材料の層を被着させるステップが、
第１の導電率タイプの底部の高濃度にドープされた領域を被着させるステップと、
ドープされていないかまたは低濃度にドープされた中間領域を、底部の高濃度にドープされた領域の上方かつこれと接触して被着させるステップと、
を含む方法。
【請求項５】
請求項４記載の方法において、
半導体材料の層を被着させるステップが、第２の導電率タイプの頂部の高濃度にドープされた領域を、ドープされていないかまたは低濃度にドープされた中間領域の上方かつこれと接触して被着させるステップをさらに含み、第２の導電率タイプが第１の導電率タイプと反対であり、頂部の高濃度にドープされた領域がその場でのドーピングによりドープされる方法。
【請求項６】
請求項４記載の方法において、
半導体材料の層を被着させるステップが、ドープされていないかまたは低濃度にドープされた中間領域の頂部を、イオン注入によりドープすることにより第２の導電率タイプの頂部の高濃度にドープされた領域を形成するステップをさらに含み、第２の導電率タイプが第１の導電率タイプと反対である方法。
【請求項７】
請求項１記載の方法において、
半導体材料が、シリコン、ゲルマニウム、あるいはシリコンおよび／またはゲルマニウムの合金である方法。
【請求項８】
請求項７記載の方法において、
半導体材料が、シリコンである方法。
【請求項９】
請求項７記載の方法において、
完成されたデバイスにおいて、半導体材料が多結晶である方法
【請求項１０】
請求項１記載の方法において、
第１の支柱の各々が、垂直に配向されたダイオードを含む方法。
【請求項１１】
請求項１０記載の方法において、
各ダイオードが、半導体接合ダイオードである方法。
【請求項１２】
請求項１１記載の方法において、
各半導体接合ダイオードが、ｐ−ｉ−ｎダイオードである方法。
【請求項１３】
請求項１記載の方法において、
半導体材料の上方に第１の導電性層または層スタックを被着させるステップの前に、誘電破壊アンチヒューズ層を、半導体材料の層の上方かつこれと接触して形成するステップをさらに含む方法。
【請求項１４】
請求項１３記載の方法において、
誘電破壊アンチヒューズが、二酸化ケイ素を含む方法。
【請求項１５】
請求項１記載の方法において、
第１の導電性層または層スタックが、金属または金属合金を含む方法。
【請求項１６】
請求項１５記載の方法において、
金属または金属合金が、タングステンまたはタングステン合金である方法。
【請求項１７】
請求項１６記載の方法において、
タングステンまたはタングステン合金が、スパッタリングされたタングステンである方法。
【請求項１８】
基板の上方に形成された第１のメモリレベルであって、
第１の方向に延びる複数の実質的に平行で実質的に共平面の底部導体と、
第１の方向と異なる第２の方向に延びる複数の実質的に平行で実質的に共平面の頂部導体であって、頂部導体が底部導体の上方にある頂部導体と、
複数の第１の支柱であって、各第１の支柱が、底部導体のうちの１つと頂部導体のうちの１つとの間で垂直に配置され、各第１の支柱が、垂直に配向されたダイオードおよび導電性層または層スタックを含み、導電性層または層スタックが、垂直に配向されたダイオードの上方にある複数の第１の支柱と、を含み、
各第１の支柱の導電性層または層スタックが、頂部導体のうちの１つと接触し、
導電性層または層スタックが、金属または金属合金の層を含む第１のメモリレベル。
【請求項１９】
請求項１８記載の第１のメモリレベルにおいて、
金属または金属合金が、タングステンまたはタングステン合金である第１のメモリレベル。
【請求項２０】
請求項１８記載の第１のメモリレベルにおいて、
第１の支柱の各々の垂直に配向されたダイオードが、半導体接合ダイオードである第１のメモリレベル。
【請求項２１】
請求項２０記載の第１のメモリレベルにおいて、
第１の支柱の各々の垂直に配向されたダイオードが、ｐ−ｉ−ｎダイオードである第１のメモリレベル。
【請求項２２】
請求項２０記載の第１のメモリレベルにおいて、
垂直に配向されたダイオードが、多結晶半導体材料を含む第１のメモリレベル。
【請求項２３】
請求項２２記載の第１のメモリレベルにおいて、
多結晶半導体材料が、シリコン、ゲルマニウム、あるいはシリコンおよび／またはゲルマニウムの合金を含む第１のメモリレベル。
【請求項２４】
請求項１８記載の第１のメモリレベルにおいて、
頂部導体が、ダマシン法により形成される第１のメモリレベル。
【請求項２５】
請求項１８記載の第１のメモリレベルにおいて、
基板が、単結晶シリコンである第１のメモリレベル。
【請求項２６】
請求項１８記載の第１のメモリレベルにおいて、
底部導体が、タングステンまたはタングステン合金を含む第１のメモリレベル。
【請求項２７】
請求項１８記載の第１のメモリレベルにおいて、
少なくとも第２のメモリレベルが、第１のメモリレベルの上方でモノリシック的に形成され、第１のメモリレベルおよび第２のメモリレベルの両方が、モノリシックな三次元メモリアレイ中にある第１のメモリレベル。
【請求項２８】
請求項１８記載の第１のメモリレベルにおいて、
不揮発性メモリセルをさらに含み、各メモリセルが、第１の支柱のうちの１つ、頂部導体のうちの１つの一部、および底部導体のうちの１つの一部を含む第１のメモリレベル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、溝エッチングの間、下に横たわる活性なフィーチャを保護する方法に関する。
【背景技術】
【０００２】
デバイスへの電気的接続は、それらのデバイス上に導体を形成することによって提供され得る。導体は、減法的手段または加法的（ダマシン）手段により形成され得る。どちらの場合も、接触されるべきデバイスに接してまたはその近傍で停止するエッチングが実行される。
【０００３】
どのようなエッチングの間でも、所望の箇所でエッチングを停止するように注意を払わなければならない。デバイスに応じて、オーバーエッチングが許容されることもあれば、許容されないこともある。
ダマシン溝の間、エッチングがデバイスにとって有害なデバイスにおいて、そのような害を防止する方法が有利である。
【特許文献１】米国特許第６，９５２，０３０号
【特許文献２】米国特許出願第１０／９５５，５４９号
【特許文献３】米国特許出願第１１／１４８，５３０号
【特許文献４】米国特許出願第１１／１２５，６０６号
【特許文献５】米国特許出願第１１／１２５，９３９号
【特許文献６】米国特許出願第１０／７２８，４３６号
【特許文献７】米国特許出願第１０／８１５，３１２号
【特許文献８】米国特許出願第１０／８８３，４１７号
【特許文献９】米国特許出願第１１／３９５，９９５号
【特許文献１０】米国特許第５，９１５，１６７号
【発明の開示】
【０００４】
本発明は、特許請求の範囲によって規定され、このセクション中の何ものもそれらの請求項に対する限定と解されるべきではない。一般に、本発明は、溝エッチングの間、下に横たわるフィーチャを保護する方法、およびそのような方法を用いて形成される構造体に向けられている。
【０００５】
本発明の第１の態様は、半導体デバイスを形成するための方法を規定し、この方法は、半導体材料の層を被着させるステップと、半導体材料の上方に第１の導電性層または層スタックを被着させるステップと、第１の導電性層または層スタックおよび半導体材料を単一のフォトリソグラフィステップにおいて第１の支柱にパターン形成およびエッチングするステップと、第１の支柱の上方に誘電体層を被着させるステップと、誘電体層中に溝をエッチングするステップであって、第１の導電性層または層スタックの一部が溝中で露出されるステップと、を含み、半導体材料が溝中で露出されず、支柱が抵抗率切り換え２成分金属酸化物または窒化物を含まない。
【０００６】
本発明の好ましい実施形態は、モノリシックな三次元メモリアレイを形成するための方法を規定し、この方法は、ａ）ｉ）第１の方向に延びる複数の第１の実質的に平行な導体を形成するステップと、ｉｉ）第１の支柱を第１の導体上に形成するステップであって、各第１の支柱が、垂直に配向されたダイオード上の第１の導電性層または層スタックを含み、第１の支柱が単一のフォトリソグラフィステップで形成されるステップと、ｉｉｉ）第１の誘電体層を第１の支柱上に被着させるステップと、ｉｖ）第１の誘電体層中に複数の実質的に平行な第１の溝をエッチングするステップであって、第１の溝が第２の方向に延びるステップと、を含む方法により基板上に第１のメモリレベルを形成するステップであって、エッチングステップ後に、溝中の最も低い箇所が第１の導電性層または層スタックの最も低い箇所の上方にあり、第１の導電性層または層スタックが抵抗率切り換え金属酸化物または窒化物を含まないステップと、ｂ）第１のメモリレベルの上方に第２のメモリレベルをモノリシック的に形成するステップと、を含む。
【０００７】
本発明の別の態様は、基板の上方に形成された第１のメモリレベルを規定し、この第１のメモリレベルは、第１の方向に延びる複数の実質的に平行で実質的に共平面の底部導体と、第１の方向と異なる第２の方向に延びる複数の実質的に平行で実質的に共平面の頂部導体であって、頂部導体が底部導体の上方にある頂部導体と、複数の第１の支柱であって、各第１の支柱が、底部導体のうちの１つと頂部導体のうちの１つとの間で垂直に配置され、各第１の支柱が、垂直に配向されたダイオードおよび導電性層または層スタックを含み、導電性層または層スタックが、垂直に配向されたダイオードの上方にある複数の第１の支柱と、を含み、各第１の支柱の導電性層または層スタックが、頂部導体のうちの１つと接触し、導電性層または層スタックが、金属または金属合金の層を含む。
【０００８】
別の好ましい実施形態は、モノリシックな三次元メモリアレイを規定し、このモノリシックな三次元メモリアレイは、ａ）基板の上方の第１のメモリレベルであって、ｉ）第１の方向に延びる複数の実質的に平行で実質的に共平面の底部導体と、ｉｉ）第１の方向と異なる第２の方向に延びる複数の実質的に平行で実質的に共平面の頂部導体であって、頂部導体が底部導体の上方にある頂部導体と、ｉｉｉ）複数の第１の支柱であって、各第１の支柱が、底部導体のうちの１つと頂部導体のうちの１つとの間で垂直に配置され、各第１の支柱が、垂直に配向されたダイオードおよび導電性層または層スタックを含み、導電性層または層スタックが、垂直に配向されたダイオードの上方にある複数の第１の支柱と、を含み、各第１の支柱の導電性層または層スタックが、頂部導体のうちの１つと接触し、導電性層または層スタックが、金属または金属合金の層を含む、第１のメモリレベルと、ｂ）第１のメモリレベルの上方でモノリシック的に形成された第２のメモリレベルと、を含む。
【０００９】
本願明細書中で説明される本発明の態様および実施形態の各々は、単独または組み合わせて用いられ得る。
好ましい態様および実施形態を、添付図面に関連して説明する。
【発明を実施するための最良の形態】
【００１０】
本願明細書において参照により援用されているHernerらの「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（以下‘０３０特許）（特許文献１）は、垂直に配向された接合ダイオードおよび頂部導体と底部導体との間に置かれた誘電破壊アンチヒューズを含む不揮発性メモリセルを開示している。図１に目を向けると、垂直に配向された接合ダイオード３０２は、第１の導電率タイプの高濃度にドープされた半導体層１１２と、ドープされていない半導体材料または低濃度にドープされた半導体材料である層１１４と、第２の導電率タイプの高濃度にドープされた半導体層１１６と、を含む。ダイオード３０２の半導体材料は一般に、シリコン、ゲルマニウム、またはシリコンおよび／またはゲルマニウムの合金である。ダイオード３０２および誘電破壊アンチヒューズ１１８は、底部導体２００と頂部導体４００との間で直列に配置され、これらの導体は、タングステンのような金属で形成されてもよい。様々な付加的な接着層および障壁層は示してない。
【００１１】
用語「接合ダイオード」は、２つの端子電極を有し、一方の電極ではｐ形であり他方の電極ではｎ形である半導体材料で作られた、非オーム伝導の特性を備える半導体デバイスを指すために本願明細書中で用いられる。例として、ツェナーダイオードのような、ｐ形半導体材料とｎ形半導体材料とが接触しているｐ−ｎダイオードおよびｎ−ｐダイオード、ならびに真性（ドープなし）の半導体材料がｐ形半導体材料とｎ形半導体材料との間に置かれているｐ−ｉ−ｎダイオードが含まれる。
【００１２】
図１のメモリセルの初期状態において、読み出し電圧が頂部導体４００と底部導体２００との間に印加される場合、ダイオード３０２を通って流れる電流はほとんどない。アンチヒューズ１１８が電流の流れを妨げ、ほとんどの実施形態において、両方とも本願明細書において参照により援用されている、２００４年９月２９日に出願されたHernerらの「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（以下‘５４９出願）（特許文献２）、および２００５年６月８日に出願されたHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（以下‘５３０出願）（特許文献３）に記載されているように、ダイオード３０２の多結晶半導体材料は、比較的高い抵抗率状態で形成され、このこともまた、電流の流れを妨げる傾向がある。頂部導体４００と底部導体２００との間のプログラミング電圧の印加により、アンチヒューズ材料の誘電破壊が引き起こされ、アンチヒューズ１１８を通って導電性経路を永続的に形成する。ダイオード３０２の半導体材料も同様に変質され、この半導体材料をより低い抵抗率状態に変える。プログラミング後、容易に検出可能な電流が、読み出し電圧の印加と同時に、頂部導体４００と底部導体２００との間を流れる。このように、プログラムされたセルは、プログラムされていないセルと区別され得る。
【００１３】
図２は、図１のセルのようなメモリセルの第１のメモリレベルの一部を示す。２つ、３つ、４つ、またそれ以上のそのようなメモリレベルを互いに積み重ねて、好ましくは単結晶シリコンウェハのような半導体基板上に形成され、‘０３０特許ならびに‘５４９出願および‘５３０出願に記載される、モノリシックな三次元メモリアレイを形成することができる。
半導体デバイス中のフィーチャは一般に、減法的方法またはダマシン法によって形成される。減法的方法において、材料が所望の形状にパターン形成およびエッチングされ、次にエッチングされたフィーチャ間のギャップが誘電体によって満たされる。ダマシン法において、フィーチャが、誘電体中に空所を形成し、次に導電性または半導体材料でそれらの空所を満たすことによって形成される。
【００１４】
例えば、金属レール形導体を減法的に形成するために、図３ａに示されるように、金属層２２が被着され、フォトレジスト２４がその上にスピンコートされる。図３ｂに示されるように、フォトレジスト２４は次に、フォトリソグラフィにより所望の形状にパターン形成される。図３ｃに示されるように、エッチングステップにより、フォトレジストによって保護されていないところの金属が除去される。図３ｄにおけるように、エッチング後、フォトレジストが剥がされて、金属レールが後に残り、レール間のギャップは、誘電体２６によって満たされてもよい。所望されれば、誘電体過剰分を、例えば、化学的機械的平坦化（ＣＭＰ）によって除去して、レールを平坦化された表面に露出させることができる。
【００１５】
対照的に、図４ａに目を向けると、ダマシン法を用いて金属レール形導体を形成するために、フォトレジスト２４は、被着された酸化物層３２上にスピンコートされる。図４ｂにおけるように、フォトレジスト２４は示されるようにパターン形成され、次に、エッチングにより、酸化物層３２中に溝３４が形成される。図４ｃにおいて、フォトレジストの除去後、金属２２が溝を満たすために被着され、過剰分が、例えばＣＭＰによって除去されて、図４ｄに示されるレールが形成される。
【００１６】
図１を参照すると、‘０３０特許の実施形態において、底部導体２００および頂部導体４００が減法的方法によって形成される。説明した理由により、いくつかの実施形態において、これらの導体を、ダマシン法を用いて形成することが望ましいことがあり得る。
【００１７】
しかし、垂直に配向されたダイオード３０２に接続する導体４００を形成することは難問である。図５ａは、ダイオード３０２を示し、それらの間に誘電体１０８があり、平坦化された表面で露出されている。頂部の高濃度にドープされた領域１１６は、非常に薄い。図４ｂにおけるように、誘電体層２０８が被着され、次に溝２１０がエッチングされる。理想的な場合では、図５ｂに示されるように、溝エッチングは、不整合なく正確に各ダイオード３０２の頂部において停止する。
【００１８】
しかし、現実には、ほとんど常に多少の不整合があり、これがオーバーエッチという結果になる。図５ｃに目を向けると、不整合を伴うオーバーエッチは、ダイオード３０２の側面を露出させる。好ましくは二酸化ケイ素層を形成するダイオード３０２のシリコンの熱酸化により、各ダイオード上にアンチヒューズ層１１８がこの時点で形成される。高濃度にドープされた領域１１６は非常に薄く、セルのプログラミングの間にアンチヒューズ１１８が破断すると、エッチングされた溝２１０中に形成されるべき導体が、真性領域１１４への電気的接触を作ることがある。この接触は、デバイスにとって致命的である。
本発明の方法は、図５ｃに描かれる致命的なオーバーエッチを防止し、以下で説明するように、改善されたダイオードの均一性、相互接続性、および層間の整合性における他の利点をもたらす。
【００１９】
‘０３０特許ならびに‘５４９出願および‘５３０出願に記載されるように、好ましい実施形態において、ダイオード３０２は、その場で(in situ) ドープされた高濃度にドープされたｎ形シリコン層１１２を被着させ、続いてある厚さ１１４の真性シリコンを被着させることにより形成された。シリコン領域１１２および１１４は、被着された際には非晶質であり、後に多結晶シリコン、すなわちポリシリコンに結晶化された。シリコンは次に、パターン形成およびエッチングされて支柱にされ（例えば、二酸化ケイ素の誘電性ハードマスクが、エッチングの間使用され、その後除去されたかもしれない）、支柱間のギャップが、例えば高密度プラズマ（ＨＤＰ）酸化物によって満たされた。例えばＣＭＰによる、平坦化ステップが、酸化物の過剰分を除去して、ダイオード３０２の頂部を平坦化された表面において露出した。このＣＭＰステップによって、ある程度の厚さのシリコンが除去されるのも不可避であった。ＣＭＰステップの後、頂部の高濃度にドープされた領域１１６が、浅い接合部を形成するために、ｐ形ドーパント、例えばホウ素またはＢＦ2 のイオン注入によって形成された。（話を簡潔にするため、シリコンで形成された、底部にｎ形領域および頂部にｐ形領域を有するｐ−ｉ−ｎダイオードの形成が説明されている。代わりの実施形態において、ダイオードの極性を逆にすることができ、あるいは半導体はゲルマニウム、シリコン−ゲルマニウム合金、または何か他の材料であってもよい。）‘０３０特許ならびに‘５４９出願および‘５３０出願の好ましい実施形態において、頂部導体は次に減法的に形成された。
【００２０】
図６ａに目を向けると、本発明の一実施形態において、高濃度にドープされたｎ形シリコン領域１１２および真性シリコン領域１１４が、一般に窒化チタン障壁層１１０上に被着される。高濃度にドープされたｐ形シリコン領域１１６は、被着およびイオン注入によりドープされるか、被着の間にその場でドープされる。誘電破壊アンチヒューズ１１８は、例えば下に横たわるシリコンの熱酸化によって二酸化ケイ素を形成することにより、形成される。導電性層スタックがアンチヒューズ１１８上に被着され、この導電性層スタックは、例えば、窒化チタン接着層４０およびタングステン層４２を含んでもよい。障壁層１１０、シリコン領域１１２、１１４、および１１６、アンチヒューズ層１１８、窒化チタン層４０ならびにタングステン層４２はすべて、図６ａに例示される段階においてはパターン形成されていない。話を簡潔にするため、例示される構造の下方の底部導体２００は示してない。
【００２１】
図６ｂに目を向けると、次に、タングステン層４２および窒化チタン層４０が、支柱にパターン形成およびエッチングされる。エッチングは続き、アンチヒューズ層１１８、シリコン領域１１６、１１４、および１１２、ならびに障壁層１１０をエッチングして、支柱３００を形成する。タングステン層４２および窒化チタン層４０は、シリコンエッチングの間、ハードマスクとして働く。ハードマスクは、下に横たわる層のエッチングをパターン形成するように働くエッチングされた層であり、フォトレジストがすべて消費されると、ハードマスクは、その代わりにパターンを提供することができる。支柱は、単一のフォトリソグラフィステップにおいて形成される。誘電性充填材１０８は支柱３００間のギャップを満たし、過剰分は例えばＣＭＰによる平坦化により除去される。
【００２２】
次に、誘電性材料２０８が被着され、溝３１０が誘電性材料２０８中にエッチングされる。導体が、ダマシン構造を用いて溝３１０中に形成される。示されるように、溝３１０の多少の不整合およびオーバーエッチが生じてもよい。図６ｃは、溝３１０が窒化チタン層４４およびタングステン層４６で満たされ、頂部導体４００を完成させるためにＣＭＰが実行された後の構造を示す。図６ｃにおいて見られるように、溝オーバーエッチは、導体４００をタングステン層４２または窒化チタン層４０の側面に接触させるが、領域１１６、１１４、またはすぐ下のダイオードのどの部分にも接触させない。タングステン層４２および窒化チタン層４０の厚さは、デバイス性能への不利な効果など全くなく溝エッチングが停止できるマージンを提供する。導電性層４２および４０は、溝３１０中で露出されてもよいが、下に横たわる半導体層１１２、１１４、および１１６は露出されない。
【００２３】
本発明において、次に、導電性ハードマスクが、下に横たわるフィーチャをエッチングするために、次いで、下に横たわるフィーチャへの電気的接続性を提供する導体を形成するために実行されるその後のダマシンエッチングの間、それらのフィーチャを保護するために用いられる。二酸化ケイ素または窒化シリコンのような誘電性材料は、ハードマスクとして一般に用いられる。本発明のハードマスクが導電性材料製なので、このハードマスクは、除去される必要がなく、完成されたデバイス中に留まることができる。
【００２４】
前述した実施形態において、本発明の方法は、付加的な利点をもたらす。説明したように、本発明の垂直に配向されたダイオードは、ｐ−ｉ−ｎダイオードである。（ｐ領域がｎ領域の上方または下方にあれば、接合ダイオードは、垂直に配向されていると見なされる。）メモリアレイにおいて、メモリセル間の変化を最小限にすることが望ましい。このメモリ中のダイオードの順方向電流および逆方向漏洩は、真性領域１１４の厚さに強く依存する。
【００２５】
図５ａ〜５ｃに記載される製造方法において、ダイオード間のばらつきにはいくつかの原因がある。シリコン被着レートは、ウェハ全体にわたって変化し、全体的なシリコン厚さの変化につながる。ダイオード間のＨＤＰ酸化物充填材の被着も、図５ａに示されるように平坦な表面でダイオードの頂部を露出させるために実行されるＣＭＰステップのように、ウェハ全体にわたっておよびウェハ間で不均一である。不均一性のこれらの原因の各々は、真性領域の最終的な厚さに影響を及ぼす。しかし、本発明において、エッチングおよびＨＤＰ充填は、ダイオード領域の厚さが確立されて初めて実行され、ＣＭＰステップはシリコン上では全く実行されない。最終的なメモリアレイにおいて、変化の唯一の原因が被着時のシリコンの厚さの不一致なので、真性領域における変化は大いに低減される。さらに、ＨＤＰ充填プロセスに固有なスパッタリングは、フィーチャの頂部におけるコーナークリッピングを引き起こし得る。導電性ハードマスクが用いられる場合、ダイオードではなく、ハードマスクがこのクリッピングを吸収する。
【００２６】
より小さいピッチでは、図２に示されるメモリアレイのようなメモリアレイにおける導体の幅は、必然的に減少しなければならない。従って、十分な導電性を提供するために、導体はより高くならなければならない。エッチングが完了する前に、フィーチャを画定するフォトレジストが完全に消費されてしまうことがあるので、非常に厚い層はエッチングが困難なことがあり得る。非常に高い縦横比のギャップもまた、空所なしで満たすことが困難である。ダマシン構造は、これらの不利な点を両方とも回避し、従って、より小さいピッチの導体にとっての魅力的な選択肢になり得る。さらに、フォトリソグラフィの本質のせいで、一般に、エッチングされたフィーチャの寸法は収縮する傾向があり、それらのフィーチャを、それらの投影されたマスクサイズよりも狭くする。従って、減法的に形成された導体は、より小さくなる傾向がある。しかし、ダマシン法により形成された場合、エッチングされ、従ってエッチングおよびパターン形成の間に収縮する傾向があるのは、導体ではなくて誘電性充填材である。任意のマスク寸法について、ダマシン導体は、わずかにより広く、従って、わずかにより導電性になる。
【００２７】
マルチレベルメモリアレイは、多くのマスキングステップを必要とする。各層は、前の層に位置合わせされなければならない。フォトマスクの位置合わせは、前の層に形成された位置合わせマークの位置を特定することによって達成される。タングステン導体を減法的にパターン形成およびエッチングするために、例えば、フォトマスクは、不透明なタングステンにより覆われている位置合わせマークに位置合わせされなければならない。ダマシン法によってタングステン導体を形成するために、フォトマスクは、一般に透明な酸化物により覆われている位置合わせマークに位置合わせされなければならない。
【００２８】
モノリシックな三次元メモリアレイの第１のメモリレベルの製造の詳細な例が提供される。完璧を期して、多くの材料、条件、およびステップが説明される。しかし、これらの詳細の多くが、変更、増大、または省略されてもよい一方で、結果が本発明の範囲内に入ることが理解される。
【００２９】
以下で説明するメモリを形成するために有用であることが判明し得る多くの詳細は、‘０３０特許、‘５４９出願および‘５３０出願において、ならびに２００５年５月９日に出願されたHernerらの「High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes 」という米国特許出願第１１／１２５，６０６号（特許文献４）、および２００５年５月９日に出願されたHernerらの「Rewritable Memory Cell Comprising a Diode and a Resistance-Switching Material 」という米国特許出願第１１／１２５，９３９号（特許文献５）において見られる。本発明を曖昧にすることを回避するために、この特許およびこれらの特許出願からの詳細のすべてが含まれるわけではないが、これらの特許および特許出願のいずれの教示も除外されることを意図するものでは全くないことが理解される。
【実施例】
【００３０】
図７ａに目を向けると、メモリの形成は、基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、そのような基板上のエピタキシャル層、あるいは任意の他の半導体材料などの、技術的に知られている任意の半導体基板であってもよい。基板は、その内部に作製された集積回路を含んでもよい。
【００３１】
絶縁層１０２が基板１００上に形成される。絶縁層１０２は、酸化ケイ素、窒化ケイ素、強誘電性膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または任意の他の適切な絶縁材であってもよい。
第１の導体２００が、基板および絶縁体の上に形成される。第１の導体２００は好ましくは、ダマシン法により形成されるが、代わりに減法的に形成されてもよい。
ダマシン導体を形成するために、好ましくは約１，５００〜約３，０００オングストローム、例えば約２０００オングストロームの厚さの誘電性材料２０８が被着される。誘電性材料２０８は好ましくはＴＥＯＳのような均一な誘電体である。
【００３２】
実質的に平行な溝が、誘電体２０８中にエッチングされる。１つの実施形態において、これらの溝は、約２，０００オングストロームの深さである。このエッチングは、タイミングを調整することができ、あるいは、要望されれば、前に被着されたエッチング停止層（図示せず）において停止することができる。
【００３３】
導体のピッチおよびフィーチャサイズは、要望通りであり得る。形成されるメモリアレイにおいて、本発明の方法の利点は、より小さいピッチ、例えば約２００ｎｍ未満、例えば約１６０ｎｍ〜約９０ｎｍにおいてより有用になる。溝２０８は、約１００ｎｍ未満の幅、例えば約８０〜約４５ｎｍの幅であり得る。
【００３４】
金属、金属合金、導電性金属シリサイド、高濃度にドープされたシリコンなどの任意の適切な導電性材料を、導体２００を形成するために用いることができる。１つの好ましい実施形態において、例えば窒化チタンの接着層１０４が被着される。層１０４は、約５０〜約４００オングストロームの厚さ、好ましくは約１００オングストロームの厚さであり得る。導電性材料１０６は、好ましくはタングステンまたはタングステン合金であり、誘電体２０８中にエッチングされた溝を満たすために被着される。タングステン以外の何らかの材料が用いられれば、接着層１０４は必要とされないことがある。
【００３５】
最後に、余分なタングステンおよび窒化チタンが除去され、誘電性材料２０８により分離された導体レール２００が形成され、実質的に平坦な表面１０９が残される。結果として生じた構造が図７ａに示してある。平坦な表面１０９を形成するための誘電体過剰分のこの除去は、ＣＭＰまたはエッチバックのような、技術的に知られた任意のプロセスによって実行できる。ある厚さの誘電体２０８がこのＣＭＰステップの間に除去され、従って、導体レール２００の最終的な高さは、誘電体層２０８の初期の厚さおよび溝の本来の深さより若干小さくなり得、例えば、導体レール２００の高さは約１，７００オングストロームであり得る。
【００３６】
次に、図７ｂに目を向けると、垂直な支柱が、完成された導体レール２００の上方に形成される。図７ｂは、図７ａの線Ａ−Ａ’に沿って図７ａに対して９０度回転され、図７ａにおいて、導体２００がページ外へ延ばされている一方で、図７ｂにおいて、導体２００はページを横切って左から右へ延びている。（スペースを節約するため、基板１００は、図７ｂにおいて省略されているが、その存在は想定される。）導電性層１０６としてタングステンが用いられたら、より下方の導体レール２００と、被着されるべき半導体材料との間に障壁層１１０を用いることが好ましい。障壁層１１０は、任意の従来の導電性障壁材料、例えば窒化チタンである。その厚さは、例えば、約５０〜約２００オングストローム、好ましくは約１００オングストロームであり得る。
【００３７】
次に、支柱にパターン形成される半導体材料が被着される。この半導体材料は、シリコン、ゲルマニウム、シリコンおよび／またはゲルマニウムの合金、あるいは他の適切な半導体材料であってもよい。シリコンは、産業上一般的に用いられ、従って、簡潔にするため、この説明では、半導体材料をシリコンと呼ぶが、他の材料が代用されてもよいことも理解される。
【００３８】
好ましい実施形態において、半導体支柱は接合ダイオードを含み、この接合ダイオードは、第１の導電率タイプの底部の高濃度にドープされた領域および第２の導電率タイプの頂部の高濃度にドープされた領域を含む。頂部領域と底部領域との間の中間領域は、真性領域あるいは第１または第２の導電率タイプのいずれか一方の低濃度にドープされた領域である。中間領域は、意図的に低濃度にドープされても、あるいは真性であってもよい。真性領域は、完全に電気的に中性になることは決してなく、あたかも若干ｎドープまたはｐドープされているかのような挙動をこの領域にさせる欠陥または不純物を常に有している。
【００３９】
好ましい実施形態において、高濃度にドープされたシリコン領域１１２は、従来の方法、例えば化学気相蒸着（ＣＶＤ）により形成される。高濃度にドープされた領域１１２は好ましくは、その場でドープされる。この例において、高濃度にドープされた領域１１２はｎ形であるのに対して、形成されるべき頂部の高濃度にドープされた領域はｐ形であり、明らかに、これらのダイオードの極性を逆にしてもよい。高濃度にドープされたｎ形領域１１２は好ましくは、約１００〜約１，０００オングストロームの厚さ、好ましくは約２００オングストロームの厚さである。
【００４０】
次に、ある厚さの真性シリコン１１４が被着される。この厚さは好ましくは、約８００〜約２，８００オングストローム、最も好ましくは約２，０００オングストロームである。要望されれば、この領域は、低濃度にドープされてもよい。最後に、頂部の高濃度にドープされた領域１１６が形成される。この領域は、ホウ素またはＢＦ2 のようなｐ形ドーパントを注入されてもよい。別の実施形態において、高濃度にドープされた領域１１６は、その場でドープされる。シリコンダイオードスタック１１２、１１４、および１１６の厚さは、この時点で完成している。一般に、領域１１２、１１４、および１１６は、被着時には非晶質であり、アニールによってまたはその後の熱処理によって結晶化される。完成されたメモリにおいて、ダイオードは好ましくは、ポリシリコンである。
【００４１】
次に、誘電破壊アンチヒューズ層１１８が形成される。アンチヒューズ１１８は好ましくは、急速な熱アニールにおいて、例えば約６００度で、下に横たわるシリコンを酸化することによって形成された二酸化ケイ素層である。アンチヒューズ１１８は、約２０オングストロームの厚さであり得る。代わりに、アンチヒューズ１１８が被着され得る。
【００４２】
次に、ハードマスクを形成するためにパターン形成される導電性層または層スタックが被着される。この層スタックの厚さは、その後のダマシンエッチングが、この厚さを超過する前に、容易に停止され得るのに十分なものであるべきである。１つの例において、厚さ約２００オングストロームの窒化チタン層４０、および厚さ約４００オングストロームのタングステン層４２が被着される。タングステン層４２が、スパッタリングにより形成されるのが好ましいことがある。なぜならば、スパッタリングされたタングステンは、より平滑であり、より容易にパターン形成され、エッチング後により均一なパターン形成されたフィーチャという結果になるからである。別の実施形態において、ＣＶＤタングステンを代わりに用いることができ、表面の粗さを低減するためにＣＭＰステップに供されてもよい。他の材料を、導電性層または層スタックにおいて用いることができる。この導電性層または層スタックの厚さは、後続するステップにおいて実行されるダマシンエッチングの深さ、エッチングされる材料、このエッチングの制御性等に左右され、要求に応じて調整され得る。図７ｂは、この時点での構造を示す。
【００４３】
図７ｃに目を向けると、タングステン層４２、窒化チタン層４０、アンチヒューズ１１８、シリコン領域１１６、１１４、および１１２、ならびに障壁層１１０が、パターン形成およびエッチングされて支柱３００を形成する。導電性層４２および４０が、ハードマスク４４を構成する。このエッチングは、必要に応じてエッチング化学を変更して、シングルエッチングチャンバ中で実行することができるが、代わりに、導電性層４２および４０が金属エッチャー中でエッチングされてもよく、次に、ウェハがポリシリコンエッチャーに移送され、そこでシリコン層がエッチングされる。どちらの場合も、層４２および４０は、下に横たわる層のエッチングの間、ハードマスクとして働くと見なされ得る。
【００４４】
支柱３００は、各支柱３００が導体２００の上に形成されるように、導体２００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。多少の不整合は許容されてもよい。支柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成されてもよい。例えば、フォトレジストは、被着され、標準的なフォトリソグラフィ技術を用いてパターン形成され、エッチングされ、次に、フォトレジストが除去され得る。好ましくは、例えば約３２０オングストロームの誘電性反射防止被覆（ＤＡＲＫ）の層が、エッチング前にタングステン層４２に被着される。いくつかの実施形態において、このフォトリソグラフィおよびエッチングステップの間、１つ以上の付加的な層をタングステン層４２上に含めることが好ましいことがある。例えば、１，５００オングストロームの二酸化ケイ素（図示せず）を、タングステン層４２上に直接被着させ、次に、ＤＡＲＣをこの酸化物層上に被着させることができる。これにより、その後のエッチングの間にタングステンの厚さの損失が防止されるかまたは最小限にされる。この酸化物層は除去され、完成したデバイス中には存在しない。
【００４５】
両方とも本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日に出願されたChenの「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献６）、または２００４年４月１日に出願されたChenの「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献７）に記載されたフォトリソグラフィ技術は、本発明によるメモリアレイの形成において用いられる任意のフォトリソグラフィステップを実行するために有利に用いられてもよい。
【００４６】
誘電性材料１０８が支柱３００の上およびそれらの間に被着されて、支柱間のギャップを満たす。誘電性材料１０８は好ましくは高密度プラズマ酸化物であるが、他の適切な誘電性材料が代わりに用いられてもよい。
次に、支柱３００の上の誘電性材料は除去され、誘電性材料１０８により分離された支柱３００の頂部が露出され、実質的に平坦な表面が残される。この誘電体過剰分の除去および平坦化は、ＣＭＰまたはエッチバックのような、技術的に知られた任意のプロセスにより実行されてもよい。例えば、２００４年６月３０日に出願され、その全体が本願明細書において参照により援用されている、Raghuramらの「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」という米国特許出願第１０／８８３，４１７号（特許文献８）に記載されたエッチバック技法を有利に用いることができる。結果として生じた構造は、図７ｃに示してある。
【００４７】
各支柱３００が、垂直に配向されたダイオード、誘電破壊アンチヒューズ、および導電性層スタックを含むことに留意されたい。これらの支柱は、２００６年３月３１日に出願され、本願明細書において参照により援用されている、Hernerらの「Nonvolatile Memory Cell Comprising a Diode and a Resistance-Switching Material」という米国特許出願第１１／３９５，９９５号（特許文献９）の実施形態におけるような、２成分金属酸化物または窒化物などの抵抗率切り換え素子を含まない。
【００４８】
上に横たわる導体は、下に横たわる導体と同じ方法で形成されてもよい。図７ｄに目を向けると、好ましくは約１，５００〜約２，０００オングストローム、例えば約１，７００オングストロームの厚さの誘電性材料２０８が被着される。誘電性材料２０８は好ましくは、ＴＥＯＳのような均一な誘電体である。
【００４９】
実質的に平行な溝が、誘電体２０８中にエッチングされる。１つの実施形態において、これらの溝は、約１，７００ストロームの深さである。このエッチングはタイミングを調節することができ、あるいは、このエッチングを、支柱３００の頂部のタングステンが検出された場合には停止することもできる。要望されれば、タングステンの出現をより容易に検出可能にするため、大きいタングステン構造体（図示せず）を、導電性ハードマスクを形成する同じエッチングステップの間に、アレイ領域外に形成することもできる。これらのより大きいタングステン領域が検出された場合、アレイ領域内部で、外部と同じ厚さの充填材２０８がエッチングされ、支柱３００の頂部が露出されなければならず、そしてエッチングが停止され得ると想定できる。
【００５０】
下に横たわるダイオードのいずれかの部分が露出される前に、溝エッチングは容易に停止され得る。溝中の最も低い箇所は、タングステン層４２および窒化チタン層４０を含有する導電性層スタックの最も低い箇所の上方にある。
頂部導体４００がその中に形成される誘電体２０８中の溝は、底部導体２００の方向と異なる第２の方向、好ましくは、底部導体２００に対して実質的に直角な方向に延びるべきである。これらの溝（および頂部導体４００）は、底部導体２００のうちの１つと頂部導体４００のうちの１つとの間に垂直に各支柱が配置されるように、下に横たわる支柱３００と同じピッチを有するべきである。このピッチは好ましくは、約９０ｎｍ〜約２００ｎｍ、例えば約１６０ｎｍである。多少の不整合は許容されてもよい。
【００５１】
任意の適切な導電性材料を、導体４００を形成するために用いることができる。１つの好ましい実施形態において、例えば窒化チタンの接着層４０２が被着される。層４０２は、約１００〜約４００オングストロームの厚さ、好ましくは、約１００オングストロームの厚さであり得る。導電性材料４０４、好ましくはタングステンが、溝２０８を満たすために被着される。タングステン以外の何か他の材料が用いられれば、接着層４０２は、必要とされないこともある。別の実施形態において、導電性材料４０４は、知られている方法を用いて、アルミニウムまたは銅、あるいはそれらの合金などの何か他の導電性材料であってもよい。
【００５２】
最後に、過剰なタングステンおよび窒化チタンが除去され、誘電性材料２０８により分離された導体レール４００が形成され、実質的に平坦な表面が残される。平坦な表面を形成するための誘電体過剰分のこの除去は、化学的機械的平坦化（ＣＭＰ）またはエッチバックのような技術たに知られた任意のプロセスによって実行できる。図７ｄに示してある、結果として生じた構造は、メモリセルの底部または第１の層である。導体４００の各々が、下に横たわる支柱３００の導電性層スタックと電気的に接触していること、例えば、窒化チタン層４０２が、タングステン層４２と接触していることに留意されたい。この導間の接触は、かなりの不整合の場合においてさえも、信頼性の高い相互接続に備える。
【００５３】
付加的なメモリレベルが、この第１のメモリレベルの上方に形成されてもよい。いくつかの実施形態において、導体をメモリレベル間で共有することができ、すなわち、頂部導体４００が次のメモリレベルの底部導体として働く。他の実施形態において、図７ｄの第１のメモリレベルの上方にレベル間誘電体が形成され、その表面が平坦化され、第２のメモリレベルの構築が、共有される導体が全くなくこの平坦化されたレベル間誘電体上から始まる。最終的に、メモリは数層の高さになってもよい。
各メモリレベルは、複数のメモリセルを含み、各セルは、底部導体の一部、支柱のうちの１つ、および頂部導体の一部を含む。
【００５４】
この説明全体にわたり、１つの層が、別の層の「上方(above) 」または「下方(below) 」にあるものとして説明してきた。これらの用語が、層および素子が形成される基板、ほとんどの実施形態において単結晶シリコンウェハ基板に対する層および素子の相対的位置を記述し、１つのフィーチャがウェハ基板からより遠い場合にはそのフィーチャは別のフィーチャの上方にあり、そのフィーチャがウェハ基板により近い場合には別のフィーチャの下方にあることが理解される。明らかに、ウェハまたはチップは、任意の方向に回転されてもよいが、ウェハまたはチップ上のフィーチャの相対的な配向は変わらない。
【００５５】
モノリシックな三次元メモリアレイは、ウェハのような単一基板の上方に複数のメモリレベルが介在する基板なしで形成されるメモリアレイである。１つのメモリレベルを形成している層は、既存の１つ以上のレベルの層を直接覆って被着または成長させられる。対照的に、スタックメモリは、Leedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献１０）におけるように、別個の基板上でメモリレベルを形成し、それらのメモリレベルを互いに上に載せて接着することにより構成されてきた。基板は、接合前に薄化されたり、メモリレベルから除去されたりしてもよいが、メモリレベルは当初別個の基板上で形成されるので、そのようなメモリは真のモノリシックな三次元メモリアレイではない。
【００５６】
基板の上方で形成されたモノリシックな三次元メモリアレイは少なくとも、基板の上方の第１の高さに形成された第１のメモリレベルおよび第１の高さと異なる第２の高さに形成された第２のメモリレベルを含む。３つ、４つ、８つ、または実際にはいくつものメモリレベルを、そのようなマルチレベルアレイにおいて基板の上方で形成することができる。
詳細な製造方法を本願明細書中で説明してきたが、結果が本発明の範囲内に入る限り、同じ構造体を形成するどのような他の方法も用いられてもよい。
【００５７】
前述した詳細な説明は、本発明が取り得る多くの形態のうちのいくつかを説明したにすぎない。この理由により、この詳細な説明は、例示の目的を意図するものであって、限定の目的を意図するものではない。本発明の範囲を規定することを意図するものは、すべての同等物を含む、特許請求の範囲のみである。
【図面の簡単な説明】
【００５８】
【図１】本発明の方法に従って形成されていない従来技術の不揮発メモリセルの斜視図である。
【図２】図１のメモリセルの第１のメモリレベルの一部の斜視図である。
【図３ａ】減法的方法による導電性レールの形成を例示する断面図である。
【図３ｂ】減法的方法による導電性レールの形成を例示する断面図である。
【図３ｃ】減法的方法による導電性レールの形成を例示する断面図である。
【図３ｄ】減法的方法による導電性レールの形成を例示する断面図である。
【図４ａ】ダマシン法による導電性レールの形成を例示する断面図である。
【図４ｂ】ダマシン法による導電性レールの形成を例示する断面図である。
【図４ｃ】ダマシン法による導電性レールの形成を例示する断面図である。
【図４ｄ】ダマシン法による導電性レールの形成を例示する断面図である。
【図５ａ】本発明の方法を用いないダマシン法により形成された頂部導体を含む構造体の形成における段階を例示する断面図である。
【図５ｂ】本発明の方法を用いないダマシン法により形成された頂部導体を含む構造体の形成における段階を例示する断面図である。
【図５ｃ】本発明の方法を用いないダマシン法により形成された頂部導体を含む構造体の形成における段階を例示する断面図である。
【図６ａ】本発明の実施形態に従って形成された構造体の形成における段階を例示する断面図である。
【図６ｂ】本発明の実施形態に従って形成された構造体の形成における段階を例示する断面図である。
【図６ｃ】本発明の実施形態に従って形成された構造体の形成における段階を例示する断面図である。
【図７ａ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの第１のメモリレベルの形成における段階を例示する断面図である。
【図７ｂ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの第１のメモリレベルの形成における段階を例示する断面図である。
【図７ｃ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの第１のメモリレベルの形成における段階を例示する断面図である。
【図７ｄ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの第１のメモリレベルの形成における段階を例示する断面図である。
【図１】
2009539263.tif 000003
【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７ａ】
2009539263.tif 000019
【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【国際調査報告】
2009539263.tif 000023
2009539263.tif 000024
2009539263.tif 000025