(57)【要約】  時間アナログ対デジタル変換器（TAD）はアナログ対デジタル変換のために時間対デジタルの手法を使用する。該TADのダイナミックレンジを増加させるために、例えばCMOSインバーターの連鎖のような２つの電圧対遅延変換器（VDC）を該TADは含む。各VDCは入力電圧の異なる範囲を扱うことが出来る。比較器は、入力電圧の異なる範囲に対応する複数の参照電圧に対し入力信号電圧を比較し、選択器は、入力信号が存在する範囲に基づいて複数のVDC線出力の中の一つを選択する。フィルターは、該選択された出力からの遅延信号から入力信号電圧を推定する。【選択図】図８
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【特許請求の範囲】
【請求項１】
下記を備えるTAD：
入力信号電圧に結合され、第１の出力を有する第１の遅延線；
前記入力信号電圧に結合され、第２の出力を有する第２の遅延線；
入力信号電圧の第１の範囲に関して前記第１の出力を選択し、入力信号電圧の第２の範囲に関して前記第２の出力を選択する選択器；および、
前記選択された出力からの遅延信号から、前記入力信号電圧を推定するフィルター。
【請求項２】
請求項１記載のTAD、
ここにおいて、前記第１の遅延線はインバーターの第１の連鎖を備え、
ここにおいて、前記第２の遅延線はインバーターの第２の連鎖を備える。
【請求項３】
請求項２記載のTAD、
ここにおいて、前記第１の遅延線はインバーターの前記第１の連鎖と前記第１の出力との間にバッファーを含み、および、
ここにおいて、前記第２の遅延線はインバーターの前記第２の連鎖と前記第２の出力との間にバッファーを含む。
【請求項４】
請求項２記載のTAD、
ここにおいて、インバーターの前記第１の連鎖は、第１の供給線と第２の供給線との間に結合され、
ここにおいて、インバーターの前記第２の連鎖は、第３の供給線と第４の供給線との間に結合され、
ここにおいて、前記第２の供給線と前記第３の供給線は前記入力信号電圧に結合され、
ここにおいて、前記第１の供給線は第１の供給電圧に結合され、前記第４の供給線は第２の供給電圧に結合され、および、
前記第１の供給電圧は前記第４の供給電圧よりも高い電位を持つ。
【請求項５】
請求項１記載のTAD、
ここにおいて、前記第１の供給電圧はVddを備える。
【請求項６】
請求項１記載のTAD、
ここにおいて、前記第２の供給電圧はVgndを備える。
【請求項７】
請求項１記載のTAD、
ここにおいて、前記選択器は下記を備える：
前記入力信号電圧を第１の参照電圧と比較する第１の比較器；および、
前記入力信号電圧を第２の参照電圧と比較する第２の比較器。
【請求項８】
請求項７記載のTAD、
ここにおいて、前記第１の参照電圧は、入力信号電圧の前記第１の範囲の終端点に対応し、および、
ここにおいて、前記第２の参照電圧は、入力信号電圧の前記第２の範囲の終端点に対応する。
【発明の詳細な説明】
【背景技術】
【０００１】
時間対デジタル変換器（TDC）は、一のパルス信号の遅延を計測し、この遅延をデジタル信号に直接的に変換するデジタル回路である。TDCは、精密な時間計測の計器において、広範に使用されている。TDCはCMOS（Complementary Metal Oxide Semiconductor）プロセスを用いて製造されてもよく、これは半導体産業においてますます普及したものとなりつつある。
【０００２】
時間アナログ対デジタル変換器（TAD）は時間対デジタル変換技法を用いて実装されたアナログ対デジタル変換器（ADC）である。TADの一のタイプにおいては、最初に入力信号から可変の遅延が抽出され、その後、この遅延はデジタル要素によって計測（デジタル化）される。このデジタル要素は複数の遅延ユニット（DU）の連鎖を含み、そしてこれは遅延線を形成する。該複数のDUは例えばCMOSインバーターであってもよい。該入力信号の入力がサンプリング段に向けられており、アナログ・デバイスが全く使用されないという意味において、この手法は従来のADCとは異なっている。
【０００３】
TADの一のタイプにおいては、該入力信号は該複数のインバーターの正の供給端子Vddに接続される。該入力信号が接続される該Vdd端子を通じて入力パルス上の可変の遅延を取得するために、該遅延線の中の該第１のインバーターのゲートに対して、クロック化されたパルスが印加される。出力パルスの上の信号に依存した遅延が取得された後に、該遅延は時間対デジタルの手法を用いてデジタル化される。サンプル−アンド−ホールド回路が全く必要ないので、オール・デジタルの設計が可能である。しかしながら、該遅延線の中のデバイスの閾値に起因して、デジタル化されるべき入力信号の範囲は限定される。該複数のDU（インバーター）の中のPMOSおよびNMOSデバイスの閾値電圧よりも低いVdd端子の入力電圧は該変換においてデッド領域を作り出す。
【発明の概要】
【０００４】
一実施例において、TADはアナログ対デジタル変換に関して時間対デジタルの手法を使用する。該TADは例えばCMOSインバーターの連鎖を含んでも良い二つの遅延線を含む。各遅延線は２つの供給線に接続される。一の遅延線に関する複数の供給線は、例えばVddのようなより高い電位の供給線、および入力信号電圧にそれぞれ接続され、他の遅延線の複数の供給線は入力信号電圧、および例えばVgndのようなより低い電位の供給線にそれぞれ接続される。各遅延線は入力電圧の異なる範囲を扱うために使用され、それによって該TADのダイナミックレンジを増加させる。
【０００５】
各遅延線はインバーターの該連鎖とその出力との間にバッファーを含んでも良い。入力信号電圧の第１の範囲に対応する第１の閾値電圧、および、入力信号電圧の第２の範囲に対応する第２の閾値電圧に対して該入力信号を比較するために比較器が使用されても良い。
【０００６】
クロック化されたパルスが各遅延線に印加され、各遅延線はその出力において信号に依存した遅延信号を生成する。該入力信号が存在する電圧の範囲に基づいて該複数の遅延線の一つからの出力から、選択器は遅延信号を選択する。その後、該選択された遅延線の出力からの遅延信号からフィルターが入力信号電圧を推定する。
【発明の詳細な説明】
【０００７】
上記したように、TADの一つのタイプは、例えばCMOSインバーターのような複数のDUの連鎖を含む一の遅延線を使用する。動作中において、入力パルスと出力パルスの間の遅延時間は入力信号電圧によって変調される。一のサンプリング（積分）時間内において入力パルスが通過する該連鎖の中のDUの数は変換データとしてその後出力される。
【０００８】
図１Aは電圧対遅延変換器（VDC）とも呼ばれる遅延線１００を示し、それは該TADの中で使用されても良い。該遅延線の中のDU１０２は、図１Bにおいて示されるように、各々が一のPMOSトランジスター１１２と一のNMOSトランジスター１１４を含むCMOSインバーター１１０であっても良い。このTADにおいて、該連鎖の中のインバーターに関してVddのような入力信号１１６を使用することにより可変の遅延が導入される。該入力信号が接続されるVdd端子を通じて出力パルス上の可変の遅延を取得するために、クロック化されたパルス１１８もまた該遅延線の中の第１のインバーターのゲートに印加される。出力パルス１２２の上の信号に依存した遅延１２０が取得された後に、該遅延は時間対デジタルの手法を使用してデジタル化される。
【０００９】
このTADの一つの欠点は該インバーター・セルの中のPMOSおよびNMOSデバイスの閾値電圧よりも該入力信号が低い時に発生する。図１Aに示される回路１００に関してHspiceシミュレーションが実行された。このシミュレーションに関して、パルス・クロックの周波数は４MHｚであり、入力信号（Vin）がｔ＝０μｓにおける０Ｖからｔ＝２μｓにおける２．６Ｖにかけて傾斜信号として印加された。
【００１０】
該シミュレーションの結果は図２に示されている。明確にするために入力パルス２０２（破線）は図中においてシフトアップされている、しかしながら該信号は実際には０（Vgnd）から２．６Ｖ（Vdd）まで揺れ動く。直線２０４は該遅延線の出力信号である。このプロットにおいて明らかに示されるように、クロックの端の遅延は入力信号Vinと共に変化する。例えば、入力パルス２０８から出力パルス２１０までのおよそ１．１μｓの遅延２０６は入力パルス２１４から出力パルス２１６までのおよそ１．８μｓの遅延２１２よりも大きく、ここで、Vddにおける入力電圧は２１４において２０８におけるよりも高い。０．８Ｖの閾値電圧より下の信号に関して、特に０Ｖにより近い信号レベルに関して変換は悪化することをこのプロットは明確に示す。
【００１１】
図３に示されるように、０．８Ｖから２．６Ｖまでの入力信号に関する有意義な遅延情報を抽出するために２．６Ｖの正規の供給電圧を伴う一のバッファー（例えば、直列に繋がった２つのインバーター）が出力に追加される。しかしながら、該プロットにおいて示されるように、０．８Ｖよりも低い入力信号に関しては、出力パルスは適切に復元されることが出来ない。
【００１２】
一実施例においては、該ＴＡＤのダイナミックレンジは追加のＶＤＣ回路を追加することにより改善される。図１Ａに示されるように、一方のＶＤＣにおいては、入力信号は正の供給電圧（Ｖｄｄ）に取って代わり、図４に示されるように、他方のＶＤＣ４００においては入力信号４０２は負の供給電圧（Ｖｇｎｄ）に取って代わる。図５は、図４に示されたＶＤＣ４００に関するシミュレーション結果を示す。これらの遅延線に対して該入力信号を導入することを除けば、図５に関するシミュレーション条件は、図２のそれと同じである。図５において示されるように、ＶｉｎとＶｇｎｄを用いることにより、０．８Ｖより下の信号は変換されることが可能である一方で、１．８Ｖ（＝２．６Ｖ−０．８Ｖ）より上の信号、特に２．６Ｖにより近い信号レベルに関して変換は悪化する。図６は結果として生じるデジタル出力信号を示し、それは２．６Ｖの正規の供給電圧を伴う一のバッファーが出力に追加された後に現れる。
【００１３】
図７は２つの遅延線７０２と７０４を示し、その各々はＶＤＣ７０６、７０８とバッファー７１０と７１２を含んでいる。該連鎖の中のインバーターの正の供給レールにおけるＶｉｎを伴うＶＤＣ７０６の出力信号はＶｏｕｔｐとラベル付けされ、該連鎖の中のインバーターの負の供給レールにおけるＶｉｎを伴うＶＤＣ７０８の出力信号はＶｏｕｔｍとラベル付けされる。
【００１４】
図３と６に示されるように、約０．８Ｖより上の入力信号に関してＶｏｕｔｐは最良の結果を与え、約１．８Ｖより下の入力信号に関してＶｏｕｔｍは最良の結果を与える。図８に示されるように、２つの比較器８０２と８０４を用いて、ＶｏｕｔｐとＶｏｕｔｍから適切な出力が選択されることが可能である。これらの比較器は、Ｖｏｕｔｐを通過するか、またはＶｏｕｔｍを通過するかのいずれかである２つのイネーブル信号を生成し、ここで、Ｖｏｕｔｍに関するイネーブル信号はインバーター８０６によって反転される。これらの比較器の閾値ＶｒｅｆｍとＶｒｅｆｐは例えば１．２Ｖおよび１．４Ｖとして選択されることが可能であり、それらは両方のＶＤＣ回路に供給レールの中間点の周りの円滑な遷移を可能にする。望まれる遅延対電圧の曲線に基づいてこれらのレベルは調整されることが可能である。一の積分区間の期間内に入力パルスが通過するＤＵの個数を数えることにより、カウンター８１０は、遅延を決定する。比較器８０２、８０４に結合されたフィルター８１２は、この情報と選択された遅延線の識別子を使用し、計測された遅延に対応する入力電圧を推定する。
【００１５】
図９は、図７と８に示された回路を用いたシミュレーションの結果を示す。該プロットにおいて示されるように、遅延対電圧の数値が０Ｖから２．６Ｖまでの全範囲に関して生成される。
【００１６】
図１０は入力信号電圧に対する（入力パルスから出力パルスまでの）遅延のプロットを示す。動作の範囲はＶＤＣ１に関しては領域１００２の中に、ＶＤＣ２に関しては領域１００４の中に示される。上記したように、該比較器に関する該閾値は望まれる遅延対電圧の曲線に基づいて調整されることが可能である。代替的な実装において、両方のＶＤＣからの結果は、領域１００２と１００４において使用されることが可能であり、より正確な数値を提供するために平均されることが可能である。再び、該閾値は該望まれる曲線に関して調整されることが可能である。
【００１７】
該ＴＡＤは様々な応用において標準的なＡＤＣに対する代替物として使用されることが可能である。
【００１８】
多数の実施形態が記載された。にもかかわらず、本発明の精神と範囲から逸脱することなく、様々な修正が成されることが可能であることが理解されるであろう。従って、その他の実施例は、特許請求の範囲の範囲内である。
【図面の簡単な説明】
【００１９】
【図１Ａ】一実施例に従い、複数のDUの連鎖を含む遅延線の図式的なブロック図。
【図１Ｂ】図１A中の複数のDUのより詳細な外観を示している図式的なブロック図。
【図２】図１に示された回路を使用するシミュレーションの結果を示しているプロット。
【図３】図１に示された回路をバッファー回路と組み合わせて使用するシミュレーションの結果を示しているプロット。
【図４】他の実施例に従うインバーターの連鎖の図式的なブロック図。
【図５】図４に示された回路を使用するシミュレーションの結果を示しているプロット。
【図６】図４に示された回路をバッファー回路と組み合わせて使用するシミュレーションの結果を示しているプロット。
【図７】一実施例に従う、TADでの使用のための双対の遅延線の図式的なブロック図。
【図８】図７において示される双対の遅延線と共に使用するための比較器の図式的なブロック図。
【図９】図７と図８において示される回路を使用するTADのシミュレーションの結果のプロット。
【図１０】図９において使用されるTADの電圧対遅延応答を示しているプロット。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009504103.tif 000011
【図９】
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【図１０】
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【国際調査報告】
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