(57)【要約】本発明は、データをパケットごとに伝送する複数の直列バス（３）のためのマルチプロセッサ・ゲートウェイであって、その際、マルチプロセッサ・ゲートウェイ（１）は、直列バス（３）を接続するために設けられている複数の通信モジュール（２）と、各プロセッサ（４）に付属する内部システムバス（５）を介してプロセッサ（４）と通信モジュール（３）との間で伝送されるデータ、を処理するための複数のプロセッサ（４）とを有しており、その際、マルチプロセッサ・ゲートウェイ（１）の内部システムバス（５）は、付属するインタフェースユニット（２Ａ、２Ｂ）をシステムバス（５）ごとに有する通信モジュール（２）に接続されており、各プロセッサ（４）は、独自の付属するシステムバス（５）および通信モジュール（２）のシステムバスに付属するインタフェースユニットを介して、通信モジュール（２）に接続された直列バス（３）を備える他のプロセッサ（４）に依存せずに、待ち時間なくデータを交換する、データをパケットごとに伝送する複数の直列バス（３）のためのマルチプロセッサ・ゲートウェイに関する。
2009538069.tif 000002
【特許請求の範囲】
【請求項１】
データをパケットごとに伝送する複数の直列バス（３）のためのマルチプロセッサ・ゲートウェイであって、前記マルチプロセッサ・ゲートウェイ（１）は、
（ａ）直列バス（３）を接続するために設けられている複数の通信モジュール（２）と、
（ｂ）複数のプロセッサ（４）であって、各プロセッサ（４）に付属する内部システムバス（５）を介して当該プロセッサ（４）と前記通信モジュール（３）との間で伝送されるデータを処理するための前記プロセッサ（４）と、
を有しており、
（ｃ）前記マルチプロセッサ・ゲートウェイ（１）の前記内部システムバス（５）は、付属するインタフェースユニット（２Ａ、２Ｂ）を当該システムバス（５）ごとに有する前記通信モジュール（２）に接続されており、
（ｄ）各プロセッサ（４）は、独自の付属するシステムバス（５）および通信モジュール（２）の前記システムバスに付属するインタフェースユニットを介して、前記通信モジュール（２）に接続された前記直列バス（３）を備える他のプロセッサ（４）に依存せずに、待ち時間なくデータを交換する、
データをパケットごとに伝送する複数の直列バス（３）のためのマルチプロセッサ・ゲートウェイ。
【請求項２】
各通信モジュール（２）は、
（ａ１）データパケット（ＤＰ）と複数のデータワード（ＤＷ）から構成されるメッセージ（ＭＳＧ）とを変換するための、前記直列バス（５）に接続された通信プロトコルユニット（２Ｃ）と、
（ａ２）少なくとも１つのメッセージ記憶装置（２Ｅ）と前記通信プロトコルユニット（２Ｃ）との間で、および、前記少なくとも１つのメッセージ記憶装置（２Ｅ）とバッファ（２Ｆ、２Ｇ）との間でメッセージを転送するためのメッセージ転送ユニット（２Ｄ）と、
（ａ３）前記マルチプロセッサ・ゲートウェイ（１）の付属する前記システムバス（５−１、５−２）に接続されている複数のインタフェースユニット（２Ａ、２Ｂ）と、
を有しており、
（ａ４）各インタフェースユニット（２Ａ、２Ｂ）は、メッセージを一時格納する少なくとも１つの付属するバッファ（２Ｆ、２Ｇ）と接続されており、その際、前記インタフェースユニットの前記バッファ（２Ｆ、２Ｇ）からのデータワード（ＤＷ）の伝送、および、前記インタフェースユニットの前記バッファ（２Ｆ、２Ｇ）へのデータワード（ＤＷ）の伝送は、複数のシステムバス（５−１、５−２）およびその付属するインタフェースユニット（２Ａ、２Ｂ）を介して、同時に待ち時間なく行なわれる、
請求項１に記載のマルチプロセッサ・ゲートウェイ。
【請求項３】
前記直列バス（３）は、イーサネットバスに相当する、請求項１に記載のマルチプロセッサ・ゲートウェイ。
【請求項４】
前記直列バス（３）は、フィールドバスに相当する、請求項１に記載のマルチプロセッサ・ゲートウェイ。
【請求項５】
前記フィールドバスは、ＣＡＮバスに相当する、請求項３に記載のマルチプロセッサ・ゲートウェイ。
【請求項６】
前記フィールドバスは、ＦｌｅｘＲａｙバスに相当する、請求項４に記載のマルチプロセッサ・ゲートウェイ。
【請求項７】
前記フィールドバスは、ＭＯＳＴバスに相当する、請求項４に記載のマルチプロセッサ・ゲートウェイ。
【請求項８】
前記フィールドバスは、ＬＩＮバスに相当する、請求項４に記載のマルチプロセッサ・ゲートウェイ。
【請求項９】
各プロセッサ（４）は、独自の付属するシステムバス（５）のためのバスマスタを形成する、請求項１に記載のマルチプロセッサ・ゲートウェイ。
【請求項１０】
前記通信モジュール（２）は、前記システムバス（５）のためのスレーブユニットを形成する、請求項１に記載のマルチプロセッサ・ゲートウェイ。
【請求項１１】
各システムバス（５）は、データバス、アドレスバスおよび制御バスを有する、請求項１に記載のマルチプロセッサ・ゲートウェイ。
【請求項１２】
前記システムバス（５）に接続された処理ユニット（４−１）が、前記通信モジュール（２）に接続された前記直列バス（３）の間でのデータ転送を制御するプロセッサとして構成されている、請求項１に記載のマルチプロセッサ・ゲートウェイ。
【請求項１３】
前記システムバス（５）に接続された処理ユニット（４−１）が、前記通信モジュール（２）に接続された前記直列バス（３）の間でのデータ転送を制御するコプロセッサとして構成されている、請求項１に記載のマルチプロセッサ・ゲートウェイ。
【請求項１４】
前記システムバス（５）に接続された処理ユニット（４−１）が、前記通信モジュール（２）に接続された前記直列バス（３）の間でのデータ転送を制御する有限オートマトン（ＦＳＭ）として構成されている、請求項１に記載のマルチプロセッサ・ゲートウェイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パケットごとにデータを伝送する複数の直列バスのためのマルチプロセッサ・ゲートウェイに関する。
【背景技術】
【０００２】
通信接続、特にバスおよび対応する通信モジュールから構成されるネットワークまたは通信システムを利用した制御装置、センサおよびアクチュエータのネットワーク化は、近年、近代的な車両において、または機械工学、特に工作機械分野において、さらにオートメーション化領域においても急激に増加している。その際、複数の加入者、とくに制御装置に機能を分散させることによって、相乗効果を達成することが可能である。すなわちここでは、〔機能〕分散型システムが関わっている。従って、このように分散されたシステムまたはネットワークは、加入者と、この加入者を接続するバスシステムまたは複数の接続するバスシステムとから構成される。異なる局の間での、または異なる加入者の間での通信は、ますます、伝送されるデータがメッセージで伝達される際の媒体となるこのような通信システム、バスシステム、またはネットワークを介して行われるようになっている。バスシステム上での通信、アクセスおよび受信のしくみ、ならびにエラー処理は、対応するプロトコルを介して制御される。その際、各プロトコルの名称が、多くの場合、従って本明細書においても、ネットワークまたはバスシステム自体の同義語として利用される。
【０００３】
プロトコルとして、例えば、車両分野では、ＣＡＮ（Controller  Area  Network）バスが確立されている。このプロトコルは、イベント駆動型プロトコルである。すなわち、メッセージ送信等のプロトコル動作は、通信バスシステムの外で発生するイベントによって開始される。通信システムまたはバスシステムへの一義的なアクセスは、優先順位に基づくビットアービトレーションによって解決される。そのための前提条件は、伝送されるデータ、従って各メッセージに、優先順位が割り当てられていることである。ＣＡＮプロトコルは、非常に可変的である。すなわち、未割当ての優先権（メッセージ識別子）が残っている限り、更なる別の加入者およびメッセージの追加が問題なく可能である。優先度が付されたネットワーク内で送信されるべき全メッセージ、およびメッセージの送信加入者もしくは受信加入者、または対応する通信モジュールの集合が、リストに、すなわち通信マトリックスに格納される。
【０００４】
イベント駆動型の自発的な通信に対する代替的なアプローチとして、理論的に純粋な時間駆動型アプローチが挙げられる。バス上での全通信動作は、厳密に周期的である。メッセージ送信等のプロトコル動作は、バスシステムで有効な時間を調整することによって起動される。この媒体へのアクセスは、送信者が排他的な送信権を有する時間領域の割り当てに基づいている。その際、メッセージの順序は、通常、駆動開始前に設定される必要がある。すなわち、反復レート、冗長性、デットライン等に関するメッセージの要請を満たすタイムテーブルが作成される。すなわち、バススケジュールが関わっている。このようなバスシステムとして、例えばＴＴＰ／Ｃ仕様が挙げられる。
【０００５】
上述の両バス形態の利点を統合したものが、時間駆動型ＣＡＮ、すなわちＴＴＣＡＮ（Time  Triggered  Controller  Area  Network）による解決方法である。このＴＴＣＡＮは、時間駆動型通信に基づく上記の要請、および、ある程度の可変性に対する要請を満たす。ＴＴＣＡＮは、特定の通信加入者の周期的なメッセージのための排他的なタイムフレームにおいて、および、複数の通信加入者の自発的なメッセージのための仲介用のタイムフレームにおいて通信周期を構成することで、この要請を満たす。その際、ＴＴＣＡＮは、基本的に時間駆動型の周期的な通信に基づいている。時間駆動型の周期的な通信は、基準時間を与える加入者または通信モジュール、すなわち、タイムマスタによって、時間基準メッセージを用いて同期される。
【０００６】
異なる伝送形態を統合するための更なる別の可能性は、ＦｌｅｘＲａｙプロトコルによって提供される。ＦｌｅｘＲａｙプロトコルによって、特に車両に組み込むための、高速で、決定論的でフォールト・トレラントなバスシステムが記載される。このプロトコルは、時分配多重アクセス（Time  Division  Multiple  Access：ＴＤＭＡ)方式に基づいて機能する。その際、加入者または伝送されるべきメッセージに対して、固定のタイムスロットが割り当てられる。固定のタイムスロットにおいて、加入者または伝送されるべきメッセージは、通信接続、すなわちバスに対する排他的使用権を有する。タイムスロットは所定のサイクルで繰り返されるので、メッセージがバスを介して伝送される時点が正確に事前予告されることが可能であり、バスアクセスも決定論的に行われる。バスシステム上でメッセージ伝送のための帯域幅を最適に利用するために、サイクルは、静的部分と動的部分とに分割される。その際、固定のタイムスロットは、バスサイクルの先頭にある静的部分に存在する。動的部分においては、タイムスロットが動的に与えられる。動的部分では、排他的なバスアクセス権が短時間の間与えられる。アクセスが行われない場合には、アクセス権は次の加入者のために解放される。この期間はミニスロットと呼ばれ、第１加入者によるアクセスが予期される。
【０００７】
上記に記載されるように、複数の異なる伝送テクノロジーがあり、従って複数の異なるバスシステム形態およびネットワーク形態が存在する。多くの場合、同一形態、または異なる形態の複数のバスシステムが、互いに接続される必要がある。そのために、バスインタフェースユニット、すなわちゲートウェイが役立つ。ゲートウェイは、同形態または異なる形態でありうる異なるバス、を繋ぐインタフェースである。その際、ゲートウェイは、１つのバスから、１つまたは複数の他のバスへと、メッセージを転送する。公知のゲートウェイは、複数の独立した通信モジュールから構成されており、その際、メッセージ交換は、各加入者のプロセッサインタフェース（ＣＰＵインタフェース）を介して、または、各通信モジュールの対応するインタフェースモジュールを介して行われる。その際、加入者自体に伝送されるメッセージに加えて、このデータ交換によって、このＣＰＵインタフェースに対して強い負荷が掛かる。従って、その結果生じる伝送構造と共に、比較的低いデータ伝送速度が生じる。さらに、構造的な短所を補うために共通のメッセージ記憶装置、すなわちメッセージＲＡＭを共有する、組み込まれた通信制御部または通信モジュールが設けられている。いずれにせよ、このような組み込まれた通信モジュールは、従って、データ伝送に関する可変性が非常に低く、かつ、特に、特定数のバス接続に、および多くの場合同一バスシステムに固定されている。
【０００８】
図１は、従来技術に基づくバスシステムを示している。バスシステムは、直列データバスが接続可能な複数の通信モジュールまたは通信制御部（ＣＣ）を含んでいる。図に示されるマルチプロセッサ・ゲートウェイは、内部システムバスまたは周辺バスを含んでいる。内部システムバスまたは周辺バスには、通信モジュールの他に、ホストＣＰＵ、および第２プロセッサに相当するゲートウェイユニットが接続されている。マルチプロセッサ・ゲートウェイ内の通信は、マスタ／スレーブの原則に基づいて行なわれる。その際、通信モジュールはスレーブユニットとして稼動し、ホストＣＰＵおよびゲートウェイユニットは、マスタユニットとして機能する。その際、通信モジュールは、単独でデータ転送を開始するのではなく、マスタによる要請を受けてデータ転送を開始する。
【０００９】
ホストＣＰＵは、個々の通信モジュールＣＣの構成、検証、及び制御を行う。その際、ＣＰＵは、受信されたメッセージを読み出し、処理し、新メッセージを生成する。さらに、ＣＰＵは、メッセージを送信する役目を果たす。例えば、簡単なゲートウェイ状態においては、多くの場合、受信されたデータを通信モジュールから読出し、送信のために１つまたは複数の他の通信モジュールに書き込む必要がある。ＤＭＡコントローラが利用されない場合には、ホストＣＰＵは、通信モジュールからデータ記憶装置ＲＡＭまたはＣＰＵ内部記憶装置へと、ワードごとにデータを転送する。引き続いて、データは処理され、対応する通信モジュールに伝送される。データ記憶装置ＲＡＭは、データの他に、ＣＰＵにより実行されるプログラムコードも含んでいる。データ記憶装置ＲＡＭには、ＣＰＵによる更なる別の処理のために、例えば通信モジュールのメッセージオブジェクトまたはメッセージの形式をしたデータが格納される。
【００１０】
通信モジュールＣＣは、個々のバスシステム、すなわち直列バスへの、マルチプロセッサ・ゲートウェイのデータ接続に相当する。従来型のマルチプロセッサ・ゲートウェイにおいて、通信モジュールはそれぞれメッセージ記憶装置を有している。メッセージ記憶装置には、バスを介して受信されたメッセージ、および送信されるべきメッセージが格納される。その際、ホストＣＰＵは、パッシブインタフェースを介して、メッセージ記憶装置に、およびメッセージ記憶装置に含まれるデータオブジェクトにアクセスする。
【００１１】
周辺バスまたはシステムバスは、個々の構成要素を互いに接続する役目を果たす。バスマスタに制御されて、データがモジュールに書き込まれ、再度読み出される。ゲートウェイユニットは、ゲートウェイ機能の制御を行なう。ゲートウェイユニットは、例えば、内部のメッセージ転送を制御するコプロセッサによって、形成されることが可能である。ゲートウェイユニットは、ホストＣＰＵに対する負荷を軽減する役目を果たす。ゲートウェイユニットによって行われるゲートウェイ機能には、例えば、メッセージ処理、新メッセージの比較および構成、ならびにメッセージ送信が含まれる。これらの機能は、バスマスタとしてのゲートウェイユニットによって実行される。システムバスの伝送帯域幅は、両マスタユニットの間で、すなわちゲートウェイユニットとバスマスタとの間で分配される。
【００１２】
周辺バスまたはシステムバスの場合、マスタの複雑さ、または数に基づいて、階層型バスシステムも使用可能である。
【００１３】
図２は、例えば、２つの階層レベル（クロスバー・インターコネクション・スイッチ：Crossbar  Interconnection  Switches）を有する階層型バスシステムを示している。図２に示されるマルチプロセッサ・ゲートウェイにおけるバスシステムの階層構造によって、データ転送が両階層レベルの間で行なわれない限り、複数の内部データ転送を同時に実行することが可能である。図２に示される例において、ＣＰＵと周辺モジュールとの間で階層レベル１のデータ転送が行なわれ、さらに、他方の階層レベルにおいて、２つの通信モジュールの間での第２データ転送が行なわれる。
【００１４】
従来のマルチプロセッサ・ゲートウェイにおいて、システムバス、または階層的に構成されたバスシステムのデータ伝送帯域幅は、バスマスタの間で分配される。その際、様々なアクセス方法が利用される。例えば、異なるバスマスタに、同一の伝送帯域幅が割り当てられる。代替的に、異なるマスタユニットに、異なる優先順位が割り当てられることが可能である。その際、ホストＣＰＵ等の優先順位が高いマスタユニットが、データ転送において優先される。
【００１５】
従って、従来のマルチプロセッサ・ゲートウェイには、内部データ転送が実行可能になるまでマスタユニットが常に待たなければならない、という短所がある。異なるマスタが、同時に、共通のシステムバスに対してアクセスしたい場合には、アクセスの衝突が起こる。これにより、内部データ転送の待ち時間が増える。例えば、ゲートウェイユニットがデータ転送のためにシステムバスを利用する場合には、ホストＣＰＵが再び周辺モジュール、通信モジュールまたは他の記憶装置内のデータにアクセスする前に、ホストＣＰＵ自体の待機サイクルが発生する。従って、マスタによるデータ転送の進行中に、他のマスタユニットは、周辺モジュールにアクセスすることが不可能である。さらに、この待ち時間の間に、ホストＣＰＵは、データ処理動作を実行することが不可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従って、本発明の課題は、異なるマスタによる並行データ転送を待ち時間なく可能にする、マルチプロセッサ・ゲートウェイを創出することにある。
【課題を解決するための手段】
【００１７】
本課題は、本発明に基づいて、特許請求の範囲に記載の請求項１に示される特徴を有するマルチプロセッサ・ゲートウェイによって解決される。
【００１８】
本発明は、データをパケットごとに伝送する複数の直列バスを備えるマルチプロセッサ・ゲートウェイであって、その際、マルチプロセッサ・ゲートウェイは、
−直列バスを接続するために設けられている複数の通信モジュールと、
−各プロセッサに付属する内部システムバスを介してプロセッサと通信モジュールとの間で伝送されるデータを処理するための複数のプロセッサと、
を有しており、
その際、マルチプロセッサ・ゲートウェイの内部システムバスは、付属するインタフェースユニットをシステムバスごとに有する通信モジュールに接続されており、
その際、各プロセッサは、独自の付属するシステムバスおよび通信モジュールのシステムバスに付属するインタフェースユニットを介して、通信モジュールに接続された直列バスを備える他のプロセッサに依存せずに、待ち時間なくデータを交換する、
データをパケットごとに伝送する複数の直列バスを備えるマルチプロセッサ・ゲートウェイ、を創出する。
【００１９】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、各通信モジュールは、
−データパケットと複数のデータワードから構成されるメッセージとを変換するための、直列バスに接続された通信プロトコルユニットと、
−少なくとも１つのメッセージ記憶装置と通信プロトコルユニットとの間で、および、少なくとも１つのメッセージ記憶装置とバッファとの間でメッセージを転送するためのメッセージ転送ユニットと、
−マルチプロセッサ・ゲートウェイの付属するシステムバスに接続されている複数のインタフェースユニットと、
を有しており、
その際、各インタフェースユニットは、メッセージを一時格納する少なくとも１つの付属するバッファと接続されており、その際、インタフェースユニットのバッファからのデータワードの伝送、および、インタフェースユニットのバッファへのデータワードの伝送は、複数のシステムバスおよびその付属するインタフェースユニットを介して、同時に待ち時間なく行なわれる。
【００２０】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、直列バスはイーサネットバスに相当する。
【００２１】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、直列バスはフィールドバスに相当する。
【００２２】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、フィールドバスはＣＡＮバスに相当する。
【００２３】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、フィールドバスはＦｌｅｘＲａｙバスに相当する。
【００２４】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、フィールドバスはＭＯＳＴバスに相当する。
【００２５】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、フィールドバスはＬＩＮバスに相当する。
【００２６】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、各プロセッサは、独自の付属するシステムバスのためのバスマスタを形成する。
【００２７】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、通信モジュールは、システムバスのためのスレーブユニットを形成する。
【００２８】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、各システムバスは、データバス、アドレスバスおよび制御バスを有する。
【００２９】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、システムバスに接続されたデータ処理ユニットは、通信モジュールに接続された直列バスの間でのデータ転送を制御するプロセッサとして構成されている。
【００３０】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、システムバスに接続されたデータ処理ユニットは、通信モジュールに接続された直列バスの間でのデータ転送を制御するコプロセッサとして実現されている。
【００３１】
本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態において、システムバスに接続されたデータ処理ユニットは、通信モジュールに接続された直列バスの間でのデータ転送を制御する有限オートマトン（ＦＳＭ）として実現されている。
【発明を実施するための最良の形態】
【００３２】
図３から分かるように、本発明の一実施形態に基づくマルチプロセッサ・ゲートウェイ１は、複数の通信モジュール２−１、２−２、２−ｎを有している。各通信モジュール２−ｉはそれぞれ、直列バス３−ｉを接続するために設けられている。マルチプロセッサ・ゲートウェイ１は、データを処理するための複数のプロセッサ４−ｉを有している。図３に示される実施形態において、第１プロセッサ４−１は、直列バス３−ｉの間でのメッセージ転送を調整するゲートウェイユニットを形成する。更なる別のプロセッサ４−２は、ＣＰＵ（Central  Processing  Unit）と、データおよび命令記憶装置ＲＡＭとを含んでいる。本発明の一実施形態に基づくマルチプロセッサ・ゲートウェイ１の各プロセッサ４−１、４−２は、付属する内部システムバスを有している。図３に示される実施形態において、ゲートウェイユニット４−１はシステムバス５−１を有しており、プロセッサ４−２はシステムバス５−２を有している。ゲートウェイユニット１がバス３−ｉの間でのメッセージ転送を調整する一方で、プロセッサ４−２のホストＣＰＵによって、本来のデータ処理が行なわれる。一実施形態において、両システムバス５−１、５−２は、アドレスバス、データバスおよび制御バスを含んでいる。ゲートウェイユニット１は、ゲートウェイ・インタフェースを介してシステムバス５−１と接続されており、さらに、ＣＰＵインタフェースを介してシステムバス５−２と接続されている。プロセッサ４−２のホストＣＰＵは、ＣＰＵインタフェースを介してシステムバス５−２と接続されている。ゲートウェイユニット４−１およびデータ処理プロセッサ４−２は、独自の各システムバスのバスマスタとして稼動する。通信モジュール２はスレーブユニットとして稼動し、図３に示される実施形態において、付属するインタフェースユニットを介して両システムバスと接続されている。マルチプロセッサ・ゲートウェイ１に組み込まれるシステムバス５−ｉの数は、マスタユニット４−ｉの数に対応する。本発明の一実施形態に基づくマルチプロセッサ・ゲートウェイ１の更なる別の実施形態において、２つより多いマスタユニットが設けられていることも可能である。その際、各マスタユニットは、付属するシステムバス５−ｉを獲得する。従って、本発明の一実施形態に基づくマルチプロセッサ・ゲートウェイ１は、多重ネットワークの構想に基づいている。
【００３３】
図４は、本発明の一実施形態に基づくマルチプロセッサ・ゲートウェイ１に組み込まれる通信モジュール２−ｉの可能な実施形態を示している。通信モジュール２は、ゲートウェイ・インタフェース２Ａと、カスタマ・インタフェース２Ｂとを有している。ゲートウェイ・インタフェース２Ａは、ゲートウェイユニット４−１のシステムバス５−１への、通信モジュール２のインタフェースを形成する。カスタマ・インタフェース２Ｂは、データ処理ユニット４−２のシステムバス５−２への、通信モジュール２のインタフェースを形成する。さらに、通信モジュールは、直列バスを介して伝送されるデータパケットＤＰと、１つまたは複数のデータワードＤＷから構成されるメッセージとを変換するための通信プロトコルユニット２Ｃを含んでいる。
【００３４】
さらに、通信モジュール２−ｉは、少なくとも１つのメッセージ記憶装置２Ｅと通信プロトコルユニット２Ｃとの間でメッセージを転送するためのメッセージ転送ユニット２Ｄを含んでいる。さらに、メッセージ転送ユニット２Ｄは、メッセージ記憶装置２Ｅと通信プロトコルユニット２Ｃとの間で、および、メッセージ記憶装置２Ｅとバッファ２Ｆ、２Ｇとの間でメッセージを転送する役目を果たす。各インタフェースユニット２Ａ、２Ｂは、少なくとも１つの付属するバッファを有している。図４に示される実施形態において、ゲートウェイ・インタフェース２Ａはバッファ２Ｆを有し、カスタマ・インタフェース２Ｂはバッファ２Ｇを有する。バッファは、メッセージを一時的に格納する役目を果たす。内部では、メッセージが、データ線２Ｈを介してバッファ２Ｆ、２Ｇとメッセージ転送ユニット２Ｄとの間で伝送される。通信モジュール２は、付属する直列バス３−ｉへのマスタ・ゲートウェイ１の接続に相当する。直列バス３−ｉは、例えば、イーサネットバスまたはフィールドバスであることが可能である。さらにフィールドバスは、ＣＡＮバス、ＦｌｅｘＲａｙバス、ＭＯＳＴバスまたはＬＩＮバスであることが可能である。
【００３５】
本発明に基づくマルチプロセッサ・ゲートウェイ１の実施形態において、各プロセッサ４−ｉは、独自の付属するシステムバス５−ｉのためのバスマスタを形成する。代替的な実施形態において、各システムバス５−ｉが１つより多いバスマスタ４−ｉを有することが可能である。通信モジュール２のインタフェースユニットの数は、特に、マルチプロセッサ・ゲートウェイ１に組み込まれるシステムバス５−ｉの数に対応する。図４に示される実施形態において、通信モジュール２−ｉは、２つのインタフェースユニット２Ａ、２Ｂと、それぞれに付属するバッファ２Ｆ、２Ｇを有している。データは、両インタフェースユニット２Ａ、２Ｂを介して並行して、通信モジュールに書き込まれる、または、通信モジュールから読み出される。本発明の一実施形態に基づくマルチプロセッサ・ゲートウェイ１において、データのアービトレーションは、通信モジュール２内部で行なわれる。通信モジュールにおいて、ゲートウェイ・インタフェース２Ａを介してシステムバス５−１に接続されている一時記憶装置２Ｆが、ホストＣＰＵ４−２に作用することはなく、ゲートウェイユニット４−１によるゲートウェイ動作におけるデータ転送のために利用されることが可能である。ゲートウェイユニット４−１がバスマスタとなるゲートウェイバスまたはシステムバス５−１は、プロセッサ４−２がバスマスタとなるＣＰＵバスまたはシステムバス５−２と同様に、２つの通信モジュール２−ｉの間での内部データ伝送またはデータ転送の役目を果たす。本発明の一実施形態に基づくマルチプロセッサ・ゲートウェイ１において、内部データ転送は、各システムバス５−ｉのデータ線を介してワードごとに行なわれる。その際、データは、システムバス５−ｉの一部を形成するデータバスのデータ線を介して、並行して伝送される。その際、ワード幅は、各データバスのバス幅に対応する。内部データ転送がワードごとに行なわれる一方で、データは、外部直列データバス３−ｉを介してパケットごとに伝送される。その際、各データパケットＤＰは、ヘッダまたは制御データを含む一方で、ペイロードデータを含んでいる。通信モジュール２−ｉそれぞれに含まれる通信プロトコルユニット２Ｃは、データパケットＤＰとメッセージＭＳＧとの間の変換を実行する。その際、各メッセージＭＳＧは、１つまたは複数のデータワードＤＷから構成される。通信プロトコルユニット２ＣがデータパケットＤＰを受信した場合に、これ（データパケットＤＰ）は、内部メッセージＭＳＧに変換され、例えばメッセージ一時記憶装置２Ｅに一時格納される。引き続いて、メッセージＭＳＧのデータワードＤＷが、メッセージ転送ユニット２Ｄを介してバッファ２Ｆ、２Ｇに伝送される。可能な実施形態において、バッファの記憶容量は、少なくとも１つのデータワードＤＷのワード幅に相当する。システムバス５−ｉおよびその付属するインタフェースユニットを介する、バッファ２Ｆ、２ＧからのデータワードＤＷの伝送、および、バッファ２Ｆ、２ＧへのデータワードＤＷの伝送は、同時に待ち時間なく行なわれる。
【００３６】
可能な実施形態において、マイクロプロセッサ・ゲートウェイ１の異なるシステムバス５−１、５−２は、異なって構成されている。ゲートウェイバス５−１の特別な使用に基づいて、例えば、このシステムバスは最小化して実現されることが可能である。システムバス５−１またはゲートウェイバス５−１は、最小のアドレスおよびデータ幅、ならびに少数の制御線を有している。
【００３７】
本発明の一実施形態に基づくマルチプロセッサ・ゲートウェイ１の利点は、第１通信モジュール２−ｉに接続された直列データバス３−ｉを備える第１通信モジュール２−ｉと、第２通信モジュール２−ｊに接続された直列データバス３−ｊを備える第２通信モジュール２−ｊとの間でのデータ伝送のためのデータ転送が別のゲートウェイバス５−１を介して行なわれるので、ＣＰＵシステムバス５−２への負荷が軽減されるということにある。これにより、プロセッサ４−２のホストＣＰＵは、遅延または待ち時間なく稼動し、マルチプロセッサ・ゲートウェイ１の各応答が簡単な方法で予測可能である。すなわち、マルチプロセッサ・ゲートウェイ１の各応答は、異なる直列バス３−ｉの外部データストリームによる負荷に依存しない。本発明の一実施形態に基づくマルチプロセッサ・ゲートウェイ１において、通信モジュール２の間でのデータ転送のための待ち時間が最小限に抑えられ、従って、２つの外部直列バスシステムの間での、例えば、ＣＡＮフィールドバスとＦｌｅｘＲａｙフィールドバスとの間でのメッセージ伝送のための待ち時間も最小限に抑えられる。
【図面の簡単な説明】
【００３８】
以下では、本発明に基づくマルチプロセッサ・ゲートウェイの好適な実施形態が、本発明の基本的な特徴を解説するための添付の図を参照して記載される。
【００３９】
【図１】背景技術に基づくゲートウェイを示している。
【図２】背景技術に基づく階層型システムバスを備えるゲートウェイを示している。
【図３】本発明に基づくマイクロプロセッサ・ゲートウェイの実施形態を示している。
【図４】本発明に基づくマイクロプロセッサ・ゲートウェイに含まれる通信モジュールの可能な実施形態のブロック図を示している。
【図１】
2009538069.tif 000003
【図２】
2009538069.tif 000004
【図３】
2009538069.tif 000005
【図４】
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【国際調査報告】
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