(57)【要約】ピクセルアレイを駆動する方法は、グローバル蓄積信号をアクティベートして、フォトセンサ電荷を各ピクセルの第１の蓄積領域に蓄積するステップと、第１の行におけるピクセルのための第１のリセット信号をアクティベートして、前記第１の行のピクセルの第２の蓄積領域をリセットするステップと、前記リセットされた第２の蓄積領域をサンプリングするステップと、第２の行におけるピクセルのための第３のリセット信号をアクティベートして、第２の行のピクセルの第３の蓄積領域をリセットするステップと、前記リセットされた第３の蓄積領域をサンプリングするステップと、前記フォトセンサ電荷を、前記アレイの前記第１及び第２の行の第１の組の列におけるピクセルの前記第１の蓄積領域から、前記第２及び第３の蓄積領域へそれぞれ転送するステップと、前記第１の行／第１の列のピクセルからの、前記第２の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップと、前記第２の行／第１の列のピクセルからの、前記第３の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップと、を含んでいる。【選択図】図５
2009506725.tif 000002
【特許請求の範囲】
【請求項１】
ピクセルアレイを駆動する方法であって、
グローバル蓄積信号をアクティベートして、フォトセンサ電荷を前記アレイの各ピクセルの第１の蓄積領域に蓄積するステップと、
前記アレイの第１の行におけるピクセルのための第１のリセット信号をアクティベートして、前記第１の行における各ピクセルの第２の蓄積領域をリセットするステップと、
前記第１の行のピクセルのための前記リセットされた第２の蓄積領域をサンプリングするステップと、
前記アレイの第２の行におけるピクセルのための第３のリセット信号をアクティベートして、前記第２の行における各ピクセルの第３の蓄積領域をリセットするステップと、
前記第２の行のピクセルのための前記リセットされた第３の蓄積領域をサンプリングするステップと、
前記フォトセンサ電荷を、前記アレイの前記第１及び第２の行の第１の組の列における各ピクセルの前記第１の蓄積領域から、前記第１及び第２の行におけるピクセルのための前記第２及び第３の蓄積領域へそれぞれ転送するステップと、
前記第１の行かつ前記第１の組の列におけるピクセルからの、前記第２の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップと、
前記第２の行かつ前記第１の組の列におけるピクセルからの、前記第３の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップと、
を備える方法。
【請求項２】
前記フォトセンサ電荷を、前記アレイの前記第１及び第２の行の第２の組の列における各ピクセルの前記第１の蓄積領域から、前記第１及び第２の行におけるピクセルのための前記第２及び第３の蓄積領域へそれぞれ転送するステップと、
前記第１の行かつ前記第１の組の列におけるピクセルからの、前記第２の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップと、
前記第２の行かつ前記第１の組の列におけるピクセルからの、前記第３の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップと、を更に備え、
前記第１の組の列と前記第２の組の列とは交互に位置する列である請求項１記載の方法。
【請求項３】
前記リセットされた第２の蓄積領域をサンプリングするステップは、前記リセットされた第２の蓄積領域からの電荷を第１の対のサンプリングキャパシタに蓄積するステップを備える請求項２記載の方法。
【請求項４】
前記リセットされた第３の蓄積領域をサンプリングするステップは、前記リセットされた第３の蓄積領域からの電荷を第２の対のサンプリングキャパシタに蓄積するステップを備える請求項３記載の方法。
【請求項５】
前記第２の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップは、前記第２の蓄積領域からの前記フォトセンサ電荷を前記第１の対のサンプリングキャパシタに蓄積するステップを備える請求項４記載の方法。
【請求項６】
前記第３の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップは、前記第３の蓄積領域からの前記フォトセンサ電荷を前記第２の対のサンプリングキャパシタに蓄積するステップを備える請求項５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にはデジタルイメージセンサに係り、特には、アレイのピクセルセル間に共有の構成要素を有するＣＭＯＳピクセルセルアレイ構造に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージャ回路はピクセルセルのフォーカルプレーンアレイを含んでおり、それらセルの各々が、基板の特定部分に光生成電荷を蓄積するためのフォトセンサ、例えばフォトゲート、フォトコンダクタ、又はフォトダイオードを含んでいる。各ピクセルセルは、基板の上又は中に形成された電荷蓄積領域を有しており、これは読み出し回路の一部である出力トランジスタのゲートに接続されている。この電荷蓄積領域は、フローティング拡散領域として構成されていてもよい。或るイメージャ回路では、各ピクセルが、電荷をフォトセンサから蓄積領域へ転送するためのトランジスタのような少なくとも１つの電子デバイスと、電荷の転送に先立って蓄積領域を所定の電荷レベルにリセットするためのデバイス、典型的にはトランジスタ、をも含んでいてよい。
【０００３】
ＣＭＯＳイメージャにおいては、ピクセルセルのアクティブ素子が、（１）光を電荷に変換する機能、（２）画像電荷を蓄積する機能、（３）蓄積領域を既知の状態にリセットする機能、（４）電荷を蓄積領域へ転送する機能、（５）読み出しのためのピクセルを選択する機能、及び（６）ピクセル電荷を表す信号を出力及び増幅する機能を実行する。光電荷は、最初に電荷を蓄積する領域から蓄積領域へと移動する場合に、増幅されてもよい。蓄積領域での電荷は、典型的には、ソースフォロワ出力トランジスタによりピクセル出力電圧に変換される。
【０００４】
上述したタイプのＣＭＯＳイメージャは、例えば、マイクロンテクノロジー社に与えられた米国特許第６１４０６３０号、米国特許第６３７６８６８号、米国特許第６３１０３６６号、米国特許第６３２６６５２号、米国特許第６２０４５２４号、及び米国特許第６３３３２０５号において議論されているように、広く知られている。これらの文献は、その参照をもって、その全体が本明細書に含まれる。
【０００５】
図１、図２、及び図３を参照すると、これらは、従来の４トランジスタ（４Ｔ）ＣＭＯＳピクセルセンサセル１００の平面図、部分断面図、及び電気回路概略図をそれぞれ示している。入射光１８７がフォトセンサ（フォトダイオード）１２０の表面に当たると、フォトセンサのｐｎ接合（これは、ｎ形蓄積領域１２２及びｐ形表面層１２３（図２）の境界に表れる）内に電子／正孔対が生成される。この生成された電子（光電荷）は、フォトセンサ１２０のｎ形蓄積領域１２２内に収集される。この光電荷は、最初の電荷蓄積領域１２２から、転送トランジスタ１０６を介して、フローティング拡散領域１１０へ移動する。このフローティング拡散領域１１０における電荷は、典型的には、ソースフォロワトランジスタ１０８によってピクセル出力電圧に変換され、行選択トランジスタ１０９を介して列出力ライン１１１上へ出力される。
【０００６】
図１〜３に示されたような、ピクセルセル１００のための従来のＣＭＯＳイメージャ設計は、ほんの約５０パーセントのフィルファクタしか提供せず、このことは、光を電荷キャリアへ変換するのに、ピクセルセル１００のわずか半分しか利用されないということを意味している。図示のように、セル１００のほんの小さな部分しか、フォトセンサ１２０を備えていない。ピクセルセル１００の残りの部分は、基板１０１中にＳＴＩ領域として示されている分離領域１０２と、転送トランジスタ１０６の転送トランジスタゲート１０６′に接続されたフローティング拡散領域１１０と、それぞれのゲート１０７′、１０８
′、及び１０９′を有するリセットトランジスタ１０７、ソースフォロワトランジスタ１０８、及び行選択トランジスタ１０９のためのソース／ドレイン領域１１５とを含んでいる。更に、合計のピクセル面積が（所望の尺度化のために）減少し続けるにつれ、最小量の表面積を利用した高感度のフォトセンサを作成することや、ピクセルセルの非感光の構成要素のための、ピクセルアレイ上の一層効率的なレイアウトを見出して、感光領域を増加させることが、ますます重要になる。
【０００７】
図４は、蓄積トランジスタ１３０及びそれに関係付けられた蓄積ゲート１３０′を有する６トランジスタ（６Ｔ）ピクセルセルを、電気的概略形式で示している。望ましくは、蓄積ゲート１３０′及びそれに関係付けられた蓄積領域を有する蓄積トランジスタ１３０が、フレームシャッタやピクセルの電荷容量の増加のような各種目的のために使用されてもよい。加えて、ピクセルセルは、関係付けられたゲート１４０′を有するブルーミング防止トランジスタ１４０を含むことで、電荷の飽和したフォトセンサ１２０から電荷がオーバーフローするのを防止するようにしてもよい。しかし、蓄積トランジスタ１３０及び／又はブルーミング防止トランジスタ１４０のような追加のトランジスタがピクセルセルに追加された場合、フォトセンサのフィルファクタが更に減少する。
【０００８】
従って、それぞれ関係付けられたゲートを有する蓄積トランジスタ及び／又はブルーミング防止トランジスタを含んではいるが、高いフィルファクタを許容する効率的なレイアウトを有するピクセルセルが望まれている。
【発明の開示】
【０００９】
本発明は、各種の例示的実施形態において、ピクセルアレイを駆動する方法を提供するものであり、この方法は、グローバル蓄積信号をアクティベートして、フォトセンサ電荷を前記アレイの各ピクセルの第１の蓄積領域に蓄積するステップと、前記アレイの第１の行におけるピクセルのための第１のリセット信号をアクティベートして、前記第１の行における各ピクセルの第２の蓄積領域をリセットするステップと、前記第１の行のピクセルのための前記リセットされた第２の蓄積領域をサンプリングするステップと、前記アレイの第２の行におけるピクセルのための第３のリセット信号をアクティベートして、前記第２の行における各ピクセルの第３の蓄積領域をリセットするステップと、前記第２の行のピクセルのための前記リセットされた第３の蓄積領域をサンプリングするステップと、前記フォトセンサ電荷を、前記アレイの前記第１及び第２の行の第１の組の列における各ピクセルの前記第１の蓄積領域から、前記第１及び第２の行におけるピクセルのための前記第２及び第３の蓄積領域へそれぞれ転送するステップと、前記第１の行かつ前記第１の組の列におけるピクセルからの、前記第２の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップと、前記第２の行かつ前記第１の組の列におけるピクセルからの、前記第３の蓄積領域からの前記フォトセンサ電荷をサンプリングするステップと、を備えている。
【００１０】
本発明の上述した態様及びその他の態様が、添付の図面と関連させて提供される、本発明の以下の詳細な説明から、一層良く理解されるであろう。
【発明を実施するための最良の形態】
【００１１】
以下の詳細な説明においては添付の図面を参照するが、これらの図面は本開示の一部であって、本発明が実施される特定の実施形態を例示的に示したものである。これらの実施形態は、当業者が本発明を実施可能な程に十分詳細に記載されており、そして、他の実施形態も利用可能であり、また、本発明の精神及び範囲から逸脱することなしに構造的、論理的、及び電気的な変更がなされてもよい、と理解されるべきである。ここに記載された製造ステップの進行は本発明の実施形態の一例であるが、それらステップの順序は、ここに述べられたものに限定されるものではなく、必ず或る順番で生じる必要のあるステップ
を除き、本技術分野において知られているように変更されてもよい。
【００１２】
ここで使用される「ウェハ」及び「基板」という用語は、シリコン、エピタキシャル、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・オン・サファイア（ＳＯＳ）技術、ドープト及び非ドープト半導体、及びその他の半導体構造を含むものとして理解されるべきである。更に、以下の詳細な説明において「ウェハ」又は「基板」を参照する場合は、それに先行する製造ステップが、ベースとなる半導体構造又は土台の中又は上に領域、接合、又は材料層を形成するために利用されていてもよい。加えて、半導体はシリコンベースである必要はなく、シリコン−ゲルマニウム、ゲルマニウム、砒化ガリウム、又はその他の半導体をベースとすることも可能である。
【００１３】
ここで使用される「ピクセル」又は「ピクセルセル」という用語は、フォトセンサと、それに関係付けられた、光フォトンを電気信号に変換するためのトランジスタとを含んだ光素子ユニットセルのことである。例示の目的で、少数の代表的なピクセルが図及び記述中に示されているが、典型的には、多数の同様なピクセルの製造が同時に進行する。従って、以下の詳細な説明は、本発明の例示にすぎず、限定的に解釈されるべきではない。本発明の範囲は、特許請求の範囲の記載によってのみ規定される。
【００１４】
ここで使用される「或る角度で」、「角度が付けられて」、及び「傾斜して」という用語は、或る決まった基準点に対して、正確に平行又は正確に垂直ではない何らかの角度で、という意味に解釈されるべきである。従って、物体の少なくとも一部分と或る基準点とが０度、９０度、又は１８０度ではない角度を形成するように触れ合っている場合、この物体は基準点に対して「角度が付けられて」、「或る角度で」、又は「傾斜して」いるものと考えられる。
【００１５】
今、図を参照すると、これら図では同様な符号が同様な構成要素に割り振られており、図５は、本発明の例示的実施形態に係るピクセルレイアウト設計を有するシリコン基板の中又は上に構成されたピクセルアレイ４００の一部分の平面図を示している。図５Ａは、この例示的ピクセルアレイ４００の一部分を示す回路図である。ピクセルアレイ４００は、４つのピクセルによるピクセル読み出し回路の共有を含んでいる。４方向の読み出しの共有に含まれるピクセルが、フォトセンサ４０１、４０４、４０５、４０６によって表されている。共有された構成要素は、第１の対のフォトセンサ４０１、４０５間の領域内、及び、この第１の対に隣接する第２の対のフォトセンサ４０４、４０６間の領域内に直線的に延びるトランク４５０上に配置されたピクセル信号読み出し構成要素を含んでいる。加えて、随意に設けられるブルーミング防止ゲート４１８、４１９、４３４、４３５も、それぞれアレイ４００中の４つのフォトセンサによって共有されているが、これらは１つの共通の読み出し回路を共有する同一の４つのフォトセンサというわけではない。図示された例では、４つのフォトセンサ４０１、４０５、４０７、４０８が、１つの共有されたブルーミング防止ゲート４１８を有しているように示されている。フォトセンサ４０４、４０６、５０６、５０７も、ブルーミング防止ゲート４１９を共有している。ブルーミング防止ゲートは、ブルーミング防止ゲート４１９下に例示的に点線で詳細に示されるように、それに関係付けられたフォトセンサとオーバラップしていてもよい。ブルーミング防止ゲート４３４、４３５は、その図示された例では、それぞれのフォトセンサ４０２、４０３と関係付けられると共に、図４には示されていない他のフォトセンサと共有されている。
【００１６】
なお、図５Ａは、ピクセルアレイの３つの行Ｒｏｗ０００、Ｒｏｗ００１、Ｒｏｗ００２のみを示している。図示のように、４方向の読み出し共有は、フォトセンサ４０５、４０６を有するＲｏｗ０００中のピクセルと、フォトセンサ４０１、４０４を有するＲｏｗ００１中のピクセルのためである。同様にして、フォトセンサ４０２、４０３を有するピ
クセルを持つＲｏｗ００２や、Ｒｏｗ００３（不図示）も、読み出し回路を共有するピクセルを持っている。
【００１７】
列方向に隣接するピクセル（例えばフォトセンサ４０２、４０１）は、電荷の読み出しに先立ってそれぞれ第１及び第２の蓄積領域４１３、４１３ａ中で生成された光電荷を蓄積するための共通の第１の蓄積ゲート４０９を共有している。第１の蓄積ゲート４０９は、以下で説明する図６のタイミング図中に示されたグローバル蓄積ゲート制御信号ＳＧによって制御されてもよい。フォトセンサ４０１、４０２は、光フォトンを電子（光電荷）に変換するための何らかの感光構造であってもよく、好ましい実施形態においては、フォトセンサ、例えば４０１、４０２は、フォトダイオード領域である。
【００１８】
第２の蓄積ゲート４１０は、列方向に隣接する第２の対のフォトセンサ４０３、４０４によって共有されている。これらフォトセンサ４０３、４０４からの電荷は、ゲート４１０の制御の下、それぞれ第３及び第４の蓄積領域４１４、４１４ａ中に蓄積される。蓄積ゲート４１０は、グローバル蓄積ゲート制御信号ＳＧによって制御されてもよい。フォトセンサ４０５、５０４は、第３の蓄積ゲート４１１を共有しており、それらのそれぞれの電荷が、ゲート４１１の制御の下、それぞれ第５及び第６の蓄積領域４１５ａ、４１５中に蓄積される。フォトセンサ４０６、５０５は、第４の蓄積ゲート４１２を共有しており、それらのそれぞれの電荷が、第７及び第８の蓄積領域４１６ａ、４１６中に蓄積される。この共有された蓄積ゲート構成により、もしそうでなければ各フォトセンサのための別々の蓄積ゲートによって必要とされたであろう多数の蓄積ゲート制御信号線が減少する。ゲート４０９、４１０、４１１、４１２のそれぞれの少なくとも一部分が、好ましくはフォトセンサ４０１、４０２、４０３、４０５、４０６、５０４、５０５に対して或る角度でコーナー（かど）をなすサイドエッジ４３１を有しており、これにより、フォトセンサのための大きなフォトン収集領域が提供され、その結果、高いフィルファクタが提供される。蓄積領域４１３、４１３ａ、４１４、４１４ａ、４１５、４１５ａ、４１６、４１６ａは、主に、基板中のそれぞれの蓄積ゲート４０９、４１０、４１１、４１２下に配置されたドープト領域（ｎ形）を備えている。
【００１９】
図５及び図５Ａに示されているように、フォトセンサ４０１、４０２は転送トランジスタゲート４２３をも共有し、フォトセンサ４０３、４０４は転送トランジスタゲート４２４をも共有し、フォトセンサ４０５、５０４は転送ゲート４２５をも共有し、フォトセンサ４０６、５０５は転送ゲート４２６をも共有している。転送トランジスタゲート４２３、４２４、４２５、４２６のそれぞれの少なくとも一部分は、好ましくはフォトセンサ４０１、４０２、４０３、４０４、４０５、４０６、５０４、５０５のそれぞれに対して或る角度でコーナー（かど）をなすサイドエッジ４３２を有している。なお、この実施形態の転送トランジスタゲート４２３、４２４、４２５、４２６は共有されており、そのそれぞれが、アレイ４００における列方向に隣接する２つのピクセル間にある。例えば、図５に示されるように、蓄積ゲート４０９を共有する、列方向に隣接するフォトセンサ４０１、４０２は、転送トランジスタゲート４２３をも共有している。転送トランジスタゲート４２３、４２４は、電荷を電荷蓄積領域４１３ａ、４１４ａから共通フローティング拡散領域４２１ａへ転送する。
【００２０】
フォトセンサ４０１、４０２は、フローティング拡散領域や読み出し回路を共有していない。むしろ、この図示された実施形態においては、フォトセンサ４０１、４０４を有する、行方向に隣接する２つのピクセルが、第１のフローティング拡散領域４２１ａを共有し、また、行方向に隣接する２つのフォトセンサ４０５、４０６が、第２のフローティング拡散領域４２１ｂを共有している。これら２つのフローティング拡散領域４２１ａ、４２１ｂは、導電性トレース又は基板中のドープト領域のいずれかによって、互いに電気的に接続されている。フローティング拡散領域４２１ａ、４２１ｂは、これら接続されたフ
ローティング拡散領域４２１ａ、４２１ｂの電荷蓄積容量を増加させる役割を有するキャパシタ４２９に随意に接続されてもよい。キャパシタ４２９はＶａａ−ｐｉｘにも接続され、これによりダイナミックレンジが増大する。図５は、行方向に隣接するフォトセンサ４０２、４０３によって共有された第３のフローティング拡散領域４３０をも示している。この領域は、領域４２１ａ及び４２１ｂが接続されるのと同様にして、もう１つのフローティング拡散領域に接続されている。
【００２１】
蓄積領域４１３ａ、４１４ａ、４１５ａ、４１６ａに関係付けられた蓄積ゲート４０９、４１０、４１１、４１２を使用することで、フォトセンサ４０１、４０４、４０５、４０６を含む、読み出し回路を共有するピクセルにおける、フォトセンサ電荷蓄積のためのフレームシャッタ及び／又は更なる蓄積が与えられる。例えば、蓄積ゲート４０９、４１０、４１１、４１２は、積分期間（integration period）に続き、フォトセンサ４０１、４０４、４０５、４０６によって生成された電荷を、それに関係付けられた蓄積領域４１３ａ、４１４ａ、４１５ａ、４１６ａ中へ転送し、そこへ蓄積して読み出すことが可能である。
【００２２】
好ましくは、図５に示されるように、蓄積ゲート４０９、４１０及び転送トランジスタゲート４２３、４２４、４２５、４２６のそれぞれは、それらの少なくとも一部分が、それに関係付けられたフォトセンサ４０１、４０２、４０３、４０４、４０５、４０６、５０４、５０５に対して角度が付けられることで、各ゲートがそれに関係付けられたフォトセンサのコーナー（かど）領域とオーバラップしている。例えば、蓄積ゲート４１０のエッジ４３１は、それに関係付けられたフォトセンサ４０３、４０４の長さＬ及び幅Ｗに対して傾斜することで、ゲート４１０がフォトセンサ４０４の上方右手のコーナー及びフォトセンサ４０３の上方左手のコーナーとオーバラップするものとして示されている。同様に、転送トランジスタゲート４２３、４２４、４２５、４２６のそれぞれは、フォトセンサ４０３、４０４の長さＬ及び幅Ｗに対して同様に傾斜するエッジ４３２を有することで、それらゲートがそれに関係付けられたフォトセンサのコーナーとオーバラップしている。この好ましい角度の付けられた幾何学形状と、フォトセンサがゲート４０９、４１０、４１１、４１２、４２３、４２４、４２５、４２６とオーバラップすることとにより、ゲート４０９、４１０、４１１、４１２、４２３、４２４、４２５、４２６がアレイ４００中のピクセルの漏れ及び遅延の性能を改善することが可能になる。加えて、この構成は、フォトセンサ４０１、４０２、４０３、４０４、４０５、４０６、５０４、５０５の面積を最大にすることにより、アレイ４００のフィルファクタを最大にするのに有利でもある。随意のブルーミング防止トランジスタのブルーミング防止ゲート４１８、４１９、４３４、４３５も、傾斜したエッジ、例えば４１８ａ、を有しており、また、それに関係付けられたフォトセンサ、例えば４０７、のコーナーとオーバラップしている。
【００２３】
ここで、共有ピクセルの読み出し構造について、更に述べる。ゲート４３６を有する１つのリセットトランジスタが、相互接続されたフローティング拡散領域４２１ａ、４２１ｂにおける電荷をリセットするのに利用される。リセットゲート４３６の一方の側に、電源電圧Ｖａａ−ｐｉｘを受け入れ可能なソース／ドレイン領域４２５がある。フォトセンサ４０１、４０４、４０５、４０６間で共有された読み出しトランク４５０上の残りの読み出し構成要素は、フローティング拡散領域４２１ａ、４２１ｂに接続されたゲート４２６を有するソースフォロワトランジスタ４２６′と、読み出し列ラインへのソースフォロワトランジスタ４２６′の出力を選択的にゲート制御するゲート４２７を有する行選択トランジスタ４２７′とを含んでいる。基板中の分離領域４３３が、トランク４５０上のアクティブ領域をフォトセンサから分離するのに利用され、また、フォトセンサ４０１、４０４、４０５、４０６の個々の電荷蓄積領域を互いに分離するのにも利用される。分離領域４３３を形成するのに、シャロートレンチ分離（ＳＴＩ）を含むがこれには限定されない何らかの既知の分離技術が使用されてもよい。
【００２４】
ここに例示的に記載された４方向共有ピクセルの読み出しレイアウトは、それぞれのフォトセンサ４０５、４０６を有し列方向に隣接する第１の対のピクセルと、それぞれのフォトセンサ４０１、４０４を有し列方向に隣接する第２の対のピクセルとを有しており、これらは１組の読み出し回路、例えば列出力ライン４２０へと通じるトランク４５０、を共有している。従って、列出力ライン４２０は、この例示的実施形態によれば、ピクセルアレイ４００の１列おきにのみ必要である。それで、列方向に隣接する２つのピクセル、例えば４０５、４０１は、同一の出力ライン上へ連続的に読み出され、それらのそれぞれの信号は、ピクセルアレイ４００における最大解像度を維持するために、別々にサンプル及びホールドされる必要がある。サンプルアンドホールド回路６３５（図５）が、列ライン４２０に接続されており、スイッチ６３６及び２組のキャパシタ６３７、６３８を備えている。スイッチ６３６は、列ライン４２０から入ってくる信号が第１の組のキャパシタ６３７へ行くべきなのか、第２の組のキャパシタ６３８へ行くべきなのかを決定する。実際、各ピクセルは、それぞれのフォトセンサ及びそれに関係付けられた読み出し回路によって表されており、２つの出力信号、すなわち、共通のフローティング拡散領域４２１ａ、４２１ｂがリセットトランジスタ、例えば４３６′、によってリセットされた後のリセット信号Ｖｒｓｔと、積分期間中にフォトセンサ、例えば４０１、に蓄積された電荷によって生成されたフォトセンサ信号Ｖｓｉｇとを生成する。差信号Ｖｒｓｔ−Ｖｓｉｇが、各ピクセル毎に作動増幅器６４０によって生成される。Ｖｒｓｔ−Ｖｓｉｇは、ピクセル上に当たる光の量を表している。従って、キャパシタ６３７及び６３８の各対は、列方向に隣接する２つのピクセルのうちの一方のために、上記対のうちの一方のキャパシタで信号Ｖｒｓｔを受け取り、かつ、上記対のもう一方のキャパシタで信号Ｖｓｉｇを受け取る。
【００２５】
図６は、図５及び５Ａに示されたアレイ４００の例示的動作を示すタイミング図である。なお、転送トランジスタゲート信号ラインＴＸ＿ＯＤＤ、ＴＸ＿ＥＶＥＮは、それぞれ、アレイ４００における奇数又は偶数のピクセル列のための転送制御信号を表している。更に、アレイ４００の行数「ｘｘｘ」を示すのに「Ｒｏｗｘｘｘ」が使用される。なお、図６のタイミング図は、図５及び５Ａに示された構造を駆動する１つの例示的方法のみを表しており、他の駆動手法が採用されてもよい。
【００２６】
グローバル蓄積ゲート制御信号ＳＧが、フォトセンサの積分期間の終わりにハイに切り替えられ、全てのフォトセンサからの電荷が蓄積ゲートを介してそれぞれの蓄積領域中へ転送される。この例では、フォトセンサ４０１からの電荷が蓄積領域４１３ａへ転送され、フォトセンサ４０２からの電荷が蓄積領域４１３へ転送され、フォトセンサ４０３からの電荷が蓄積領域４１４へ転送され、フォトセンサ４０４からの電荷が蓄積領域４１４ａへ転送され、フォトセンサ４０５からの電荷が蓄積領域４１５ａへ転送され、フォトセンサ４０６からの電荷が蓄積領域４１６ａへ転送され、フォトセンサ５０４からの電荷が蓄積領域４１５ａへ転送され、フォトセンサ５０５からの電荷が蓄積領域４１６ａへ転送される。
【００２７】
続いて、フォトセンサ４０１、４０４を含む、アレイ４００の行Ｒｏｗ００１のために、行選択信号（ＲＯＷ）をハイにすることにより行選択ゲート４２７がアクティベートされる。リセット信号Ｒｅｓｅｔでリセットトランジスタ４３６のリセットゲート４３６をアクティベートすることにより、共通のフローティング拡散領域４２１ａ、４２１ｂのリセットが行なわれる。リセット状態を表す信号Ｖｒｓｔが列ライン４２０上へ読み出され、そして、サンプルアンドホールドリセット信号ＳＨＲにより、サンプルアンドホールド回路６３５中のキャパシタ対６３８のＶｒｓｔキャパシタ上にサンプルアンドホールドされる。Ｉｎ＿ｓｅｌ信号がスイッチ６３６が制御されて、列ライン４２０上の信号が第１の組のキャパシタ６３７へ行くのか、それとも第２の組のキャパシタ６３８へ行くのかが決定される。Ｒｏｗ００１において、Ｉｎ＿ｓｅｌがローになり、リセット信号がキャパシタ組６３８（図５Ａ）のリセット信号キャパシタへと制御される。次に、次の行Ｒｏｗ００２において、これと同様な順序が繰り返され、第２の行Ｒｏｗ００２のために適当な行選択信号（ＲＳ）、リセット信号（Ｒｅｓｅｔ）、及びサンプルアンドホールドリセット信号（ＳＨＲ）がハイに切り換えられて、Ｒｏｗ００２のためのフローティング拡散領域４３０及び図５Ａには示されていないＲｏｗ００３における接続されたフローティング拡散領域のリセット状態のためのリセット信号が列ライン４２０上へ読み出される。しかし、今度は、Ｉｎ＿ｓｅｌがハイになり、この信号が対６３７のリセットキャパシタに蓄積される。続いて、行選択信号ＲＯＷ及びサンプルアンドホールド信号ＳＨＳがローに戻る。
【００２８】
次に、転送信号ＴＸ＿ＥＶＥＮがハイに切り換わって、隣接する２つの行における偶数列の転送トランジスタゲート４２４がアクティベートされる。すると、蓄積領域４１４ａに蓄積された電荷が、転送トランジスタ４２４′を介してフローティング拡散領域４２１ａ中へ転送され、これと同様なことが、次の行Ｒｏｗ００２におけるフォトセンサ４０３によって生成された電荷においても、転送トランジスタゲート４２４が「オン」されることによって行なわれる。次に、Ｒｏｗ００１において、行選択トランジスタ４２７′が信号ＲＯＷでアクティベートされることにより、ピクセル電圧信号Ｖｓｉｇが列ライン４２０上に読み出され、サンプルアンドホールド回路６３５がハイのＳＨＳ信号で第１の行をサンプルする。Ｉｎ＿ｓｅｌ信号がローである間にこれが行われることで、スイッチ６３６を介してキャパシタ組６３８が選択される。読み出しとして、フォトセンサ４０４信号Ｖｓｉｇがキャパシタ組６２８のＶｓｉｇキャパシタに蓄積される。キャパシタ組６３８が、ここでリセット信号Ｖｒｓｔと、フォトセンサ４０４に対応するフォトセンサ信号Ｖｓｉｇとをホールドする。Ｒｏｗ００２において、ピクセル電圧信号Ｖｓｉｇが、行選択信号（ＲＯＷ）及びサンプルアンドホールド信号（ＳＨＳ）を繰り返しながら、ここで読み出される。ソースフォロワトランジスタゲート５２６により、フローティング拡散領域４３０から行選択トランジスタ５３７を介して列ライン４２０上に信号が生成される。しかし、この読み出し期間中、Ｉｎ＿ｓｅｌ信号がハイに戻り、Ｒｏｗ００２からのフォトセンサ信号Ｖｓｉｇがキャパシタ組６２７のＶｓｉｇキャパシタ中に蓄積される。行選択信号ＲＯＷ及びサンプルアンドホールド信号ＳＨＳが、再びローに戻る。
【００２９】
この例示的方法は、代わりの転送トランジスタゲート信号ＴＸ＿ＯＤＤを利用してアレイの奇数列における転送トランジスタゲートをアクティベートしながら、１つの行において１列おきに同時に行われる。この方法は、信号がアレイ４００の各ピクセルにおいて読み出されるまで、行の各対（Ｒｏｗ００１及びＲｏｗ００２、Ｒｏｗ００３及びＲｏｗ００４等）において、この順序で繰り返される。これらの動作ステップはほんの例示であり、本発明はここに記載された読み出し駆動の方法に何ら限定されるものではない、と理解されるべきである。
【００３０】
図５及び５Ａは、ブルーミング防止ゲート、例えば４１８、４３４、４１９、４３５（図５）、及び各種組み合わせのブルーミング防止トランシジスタをも示している。ブルーミング防止トランジスタのゲートが、ラインＨＤＲ（図５Ａ）上の制御信号によって駆動されて、その対応するフォトセンサ、例えば４０６、４０４、４０１、４０５によって電荷積分期間中に蓄積された電荷の量が制限される。このブルーミングゲートは、積分期間を開始するためのグローバルリセットゲートとして使用されてもよい。
【００３１】
図７は、ピクセルアレイ６０５内で本発明が採用されているＣＭＯＳイメージャ６００を示している。このＣＭＯＳイメージャ６００は制御回路６３０によって駆動され、この制御回路はアドレスデコーダ６１５、６２５を制御して、ピクセル読み出しのための適当な行及び列ラインを選択する。制御回路６３０は、行及び列ドライバ回路６１０、６２０
をも制御することで、選択された行及び列ラインのドライブトランジスタにドライブ電圧を与える。先に述べたように、ピクセル出力信号は、フローティング拡散領域、例えば４２１ａ、４２１ｂ、がリセットトランジスタによってリセットされた後に、このフローティング拡散領域から読み出されたピクセルリセット信号Ｖｒｓｔと、光生成電荷が、蓄積ゲートによって制御された蓄積領域から転送ゲートによってフローティグ拡散領域に転送された後に、このフローティングゲートから読み出されたピクセル画像信号Ｖｓｉｇとを含んでいる。各ピクセルにおいて、Ｖｒｓｔ信号及びＶｓｉｇ信号がサンプルアンドホールド回路６３５によってサンプルされ、差増増幅器６４０によって減算されることで、ピクセル上に当たった光の量を表す差信号Ｖｒｓｔ−Ｖｓｉｇが生成される。この差信号は、アナログ／デジタルコンバータ６４５によってデジタル化される。デジタル化された信号は、画像プロセッサ６５０へ供給されて、デジタル画像出力が形成される。デジタル化及び画像処理は、イメージャチップ上又はその外部に配置可能である。或る構成においては、差信号Ｖｒｓｔ−Ｖｓｉｇが差信号として増幅可能であり、差動アナログ／デジタルコンバータによって直接的にデジタル化されることも可能である。
【００３２】
図８は、イメージングプロセッサベースのシステム７００、例えばカメラシステム、を示しており、これは一般にマイクロプロセッサのような中央処理ユニット（ＣＰＵ）を備えており、この中央処理ユニットはバス７１５を介して入力／出力（Ｉ／Ｏ）デバイス７１０と通信する。このシステム７００は、ここに記載された本発明の実施形態に従って構成されたイメージングデバイス６００をも含んでいる。イメージャ６００も、バス７１５を介してＣＰＵ７０５と通信する。プロセッサベースのシステム７００は、ランダムアクセスメモリ（ＲＡＭ）７２０をも含んでおり、フラッシュメモリのようなリムーバブルメモリ７２５を含んでいてもよく、これらのメモリもバス７１５を介してＣＰＵ７０５と通信する。イメージャ６００は、単一の集積回路上又はプロセッサとは異なるチップ上のメモリ記憶装置と共に、又はそれなしで、ＣＰＵ、デジタル信号プロセッサ、又はマイクロプロセッサのようなプロセッサと組み合わされてもよい。
【００３３】
本発明は、図５〜８に示された実施形態のピクセルアレイを駆動する方法を更に含んでいる。この方法は、第１のフォトセンサに与えられた光に応じた電荷を生成するステップと、第２のフォトセンサに与えられた光に応じた電荷を生成するステップと、第１及び第２のフォトセンサからの電荷を、それら第１及び第２のフォトセンサにそれぞれ接続された共通の第１の蓄積ゲートを有する第１及び第２の蓄積トランジスタで、それぞれの第１及び第２の蓄積領域に蓄積するステップと、を備えている。第１及び第２のフォトセンサは列方向に隣接している。
【００３４】
上述したプロセス及びデバイスは、使用及び生産可能な多くの中から好ましい方法及び典型的なデバイスを示したものである。上述した記載及び図面は、本発明の目的、構成、及び効果を達成する実施形態を示したものである。しかし、本発明は、上述した実施形態に厳密に限定されることを意図するものではない。例えば、本発明は、読み出し回路の４ピクセル共有や、蓄積及び転送ゲートの２ピクセル共有のみを参照して議論されたが、その他の多ピクセル共有アレイも本発明の範囲内であることを意図している。加えて、現時点では予測できないが、特許請求の範囲の精神及び範囲内にある、本発明の何らかの変更も、本発明の一部であると考えられるべきである。
【図面の簡単な説明】
【００３５】
【図１】従来のＣＭＯＳピクセルセルの平面図である。
【図２】図１のピクセルセルの、線１−１′に沿った断面図である。
【図３】図１及び図２の従来のＣＭＯＳピクセルの回路図である。
【図４】関係付けられたゲートを有する蓄積及び／又はブルーミング防止トランジスタを採用した従来のＣＭＯＳピクセルの回路図である。
【図５】本発明の一例示的実施形態に従って構成されたピクセルアレイの一部分の平面図である。
【図５Ａ】本発明の一例示的実施形態に従って構成されたピクセルアレイの一部分の概略図である。
【図６】本発明の一例示的実施形態に従って構成されたピクセルアレイを駆動する例示的方法を示すタイミング図である。
【図７】本発明に従って構成されたピクセルセルのアレイを有するＣＭＯＳイメージャチップのブロック図である。
【図８】本発明に従って構成されたＣＭＯＳイメージャを採用した処理システムの概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図５Ａ】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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