(57)【要約】  被試験デバイスを試験する試験装置であって、被試験デバイスとの間でパケットを通信して被試験デバイスを試験する試験モジュールと、被試験デバイスおよび試験モジュールの間に接続されて、試験モジュールと比較してより高速な通信およびより低レイテンシの通信の少なくとも一方を被試験デバイスとの間で行う付加モジュールと、テストヘッドに載置されて、試験モジュールおよび被試験デバイスとの間を接続するパフォーマンスボードと、を備え、付加モジュールは、パフォーマンスボードに搭載される試験装置を提供する。
2009153996.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間でパケットを通信して前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスおよび前記試験モジュールの間に接続されて、前記試験モジュールと比較してより高速な通信およびより低レイテンシの通信の少なくとも一方を前記被試験デバイスとの間で行う付加モジュールと、
を備える試験装置。
【請求項２】
前記被試験デバイスに接続され、前記被試験デバイスとの間でパケットを通信する第１の前記試験モジュールと、
前記付加モジュールに接続され、前記付加モジュールを制御する第２の前記試験モジュールと、
を備える請求項１に記載の試験装置。
【請求項３】
前記試験モジュールは、
前記被試験デバイスに接続され、前記被試験デバイスとの間でパケットを通信する少なくとも１つの第１端子と、
前記付加モジュールに接続され、前記付加モジュールを制御するための少なくとも１つの第２端子と、
を備える請求項１に記載の試験装置。
【請求項４】
前記試験モジュールは、
前記被試験デバイスを試験するための試験プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定するパケットリスト処理部と、
複数種類のパケットのそれぞれに含まれるデータ列を記憶するパケットデータ列記憶部と、
前記パケットデータ列記憶部から、前記パケットリスト処理部により指定されたパケットのデータ列を読み出して、前記被試験デバイスとの間の試験に用いる試験データ列を生成する下位シーケンサと、
を有する請求項１から３の何れかに記載の試験装置。
【請求項５】
前記試験モジュールは、
前記被試験デバイスとの間で通信する一連のパケットをそれぞれ含む複数のパケットリストを記憶するパケットリスト記憶部と、
前記被試験デバイスを試験する試験プログラムの実行フローに応じて、前記複数のパケットリストのそれぞれを実行する順序を指定するフロー制御部と、
前記フロー制御部により順次指定されるパケットリストに含まれる一連のパケットを前記被試験デバイスとの間で順次通信して前記被試験デバイスを試験するパケット通信部と、
を有する請求項１から４の何れかに記載の試験装置。
【請求項６】
前記試験モジュールを搭載するテストヘッドと、
前記テストヘッドに載置されて、前記試験モジュールおよび前記被試験デバイスとの間を接続するパフォーマンスボードと、
を備え、
前記付加モジュールは、前記パフォーマンスボードに搭載される
請求項１から５の何れかに記載の試験装置。
【請求項７】
前記付加モジュールは、授受するデータ値およびタイミングが予め試験プログラムにより特定できない信号を前記被試験デバイスとの間で通信し、授受するデータ値およびタイミングが予め前記試験プログラムにより特定できる信号を前記試験モジュールとの間で通信する請求項１から６の何れかに記載の試験装置。
【請求項８】
前記付加モジュールは、前記被試験デバイスが外部のメモリをアクセスするためのメモリインターフェイスに接続される請求項１から７の何れかに記載の試験装置。
【請求項９】
前記付加モジュールは、前記被試験デバイスによる前記メモリインターフェイスからのメモリアクセスを受け取って、当該メモリアクセスに応じて前記被試験デバイスとの間でデータを授受する試験用メモリを有する請求項８に記載の試験装置。
【請求項１０】
前記付加モジュールは、前記メモリインターフェイスを前記試験用メモリおよび前記試験モジュールのいずれに接続するかを切り替える切替部を有する請求項９に記載の試験装置。
【請求項１１】
前記付加モジュールは、前記メモリインターフェイスおよび前記試験用メモリの間で伝送される信号を取得する取得部を有する請求項９に記載の試験装置。
【請求項１２】
前記付加モジュールは、前記試験モジュールからの制御を受けて、前記試験用メモリをアクセスするメモリ制御部を有する請求項９に記載の試験装置。
【請求項１３】
前記付加モジュールは、
前記被試験デバイスとの間でパケットを通信するパケット通信部と、
前記試験モジュールとの間で前記パケットに含まれるデータを授受するデータ通信部と、
を有する請求項１から１２の何れかに記載の試験装置。
【請求項１４】
前記付加モジュールは、前記試験モジュールの端子を前記被試験デバイスに接続するか、前記パケット通信部を前記被試験デバイスへと接続するかを切り替える切替部を有する請求項１３に記載の試験装置。
【請求項１５】
前記試験モジュールは、前記試験装置の制御装置からの前記付加モジュールへのアクセス要求を、前記付加モジュールへと転送するパスを有する請求項１から１４の何れかに記載の試験装置。
【請求項１６】
前記試験モジュールは、前記被試験デバイスの試験用に設けられた端子を介して前記付加モジュールを制御する請求項１から１４の何れかに記載の試験装置。
【請求項１７】
前記試験モジュールは、通信用インターフェイスを介して前記付加モジュールを制御する請求項１から１４の何れかに記載の試験装置。
【請求項１８】
被試験デバイスを試験する試験装置を用いた試験方法であって、
前記試験装置は、
前記被試験デバイスとの間でパケットを通信して前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスおよび前記試験モジュールの間に接続されて、前記試験モジュールと比較してより高速な通信およびより低レイテンシの通信の少なくとも一方を前記被試験デバイスとの間で行う付加モジュールと、
を備え、
前記試験モジュールが前記付加モジュールを介して前記被試験デバイスを試験する
試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験方法に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号  ６１／０７４，１５１    出願日  ２００８年６月２０日
出願番号  １２／３２９，６３５    出願日  ２００８年１２月８日
【背景技術】
【０００２】
半導体装置等を試験する試験装置が知られている。試験装置では、テストヘッド内に搭載された試験モジュールが試験プログラムを実行して、パフォーマンスボード上に搭載された被試験デバイスとの間で信号を授受することにより、被試験デバイスを試験する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ところで、近年、信号の出力サイクルが一定でなかったり、出力値が何らかの状態に依存して変化したりする非確定な振る舞いをするデバイスが増加している。しかし、試験モジュールは、試験プログラムにより予め定められた波形の信号を出力するので、このような非確定な振る舞いをするデバイスとのやり取りをする場合、応答が遅くなってしまっていた。【０００４】
また、近年、ナノ秒オーダーのハンドシェイクを実現する低レイテンシの通信を行うメモリを、外付けメモリとして用いる被試験デバイスも増加している。このような被試験デバイスを試験する場合、試験装置は、被試験デバイスと外部メモリとのやり取りに対応する試験信号を発生できる試験モジュールを備えなければならない。しかし、試験装置では、被試験デバイスと試験モジュールとの間の配線が長い等の理由から、試験モジュールによって被試験デバイスが要求する時間内にハンドシェイクを実現することは困難であった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、前記被試験デバイスとの間でパケットを通信して前記被試験デバイスを試験する試験モジュールと、前記被試験デバイスおよび前記試験モジュールの間に接続されて、前記試験モジュールと比較してより高速な通信およびより低レイテンシの通信の少なくとも一方を前記被試験デバイスとの間で行う付加モジュールと、を備える試験装置および試験方法を提供する。【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る試験装置１００の構成を被試験デバイス（ＤＵＴ）５００とともに示す。
【図２】被試験デバイス（ＤＵＴ）５００の構成の一例、および、本実施形態に係る試験モジュール２００および付加モジュール３００の接続状態の一例を示す。
【図３】本実施形態に係る付加モジュール３００の機能構成を示す。
【図４】メモリインターフェイス６００と試験モジュール２００との間に設けられる付加モジュール３００のより具体的な構成の一例を示す。
【図５】ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０と試験モジュール２００との間に設けられた付加モジュール３００のより具体的な構成の一例を示す。
【図６】本実施形態に係る付加モジュール３００を制御する試験モジュール２００の構成の第１例を示す。
【図７】本実施形態に係る付加モジュール３００を制御する試験モジュール２００の構成の第２例を示す。
【図８】本実施形態に係る付加モジュール３００を制御する試験モジュール２００の構成の第３例を示す。
【図９】本実施形態に係る試験装置１００の構成の一例を示す。
【図１０】本実施形態に係る演算処理部４１０の構成の一例、および、複数の実行処理部４２０および複数の通信処理部４３０のうちの代表する一の実行処理部４２０および通信処理部４３０の構成を示す。
【図１１】本実施形態に係るパケット通信部４３４の構成を示す。
【図１２】本実施形態に係る下位シーケンサ２８およびパケットデータ列記憶部２６の構成の一例を示す。
【図１３】本実施形態に係る送信側ブロック１２内のデータ処理部３２の構成の一例を示す。
【図１４】本実施形態に係る送信側ブロック１２内の送信部３６の構成の一例を示す。
【図１５】本実施形態に係る受信側ブロック１４内の受信部８２の構成の一例を示す。
【図１６】本実施形態に係るパケットリストの一例を示す。
【図１７】本実施形態に係るパケット関数の一例を示す。
【図１８】本実施形態に係る試験装置１００の処理フローを示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本実施形態に係る試験装置１００の構成を被試験デバイス５００（ＤＵＴ）とともに示す。本実施形態に係る試験装置１００は、被試験デバイス５００を試験する。試験装置１００は、テストヘッド１１０と、パフォーマンスボード１２０と、制御装置１３０と、付加モジュール３００とを備える。
【００１０】
テストヘッド１１０は、１または複数の試験モジュール２００を搭載する。１または複数の試験モジュール２００のそれぞれは、試験プログラムを実行して、被試験デバイス５００との間で信号を通信して被試験デバイス５００を試験する。また、何れかの試験モジュール２００は、被試験デバイス５００と付加モジュール３００を介して接続され、被試験デバイス５００との間でパケットを通信して被試験デバイス５００を試験する。
【００１１】
パフォーマンスボード１２０は、テストヘッド１１０に載置される。パフォーマンスボード１２０は、被試験デバイス５００および付加モジュール３００を搭載する。パフォーマンスボード１２０は、試験モジュール２００および被試験デバイス５００との間を接続する。更に、パフォーマンスボード１２０は、何れかの試験モジュール２００と付加モジュール３００との間を接続し、付加モジュール３００と被試験デバイス５００との間を接続する。
【００１２】
制御装置１３０は、試験モジュール２００および付加モジュール３００を制御する。制御装置１３０は、一例として、試験モジュール２００のそれぞれに試験プログラムを供給する。また、制御装置１３０は、一例として、試験モジュール２００および付加モジュール３００に対して各種の設定等を行う。
【００１３】
付加モジュール３００は、パフォーマンスボード１２０に搭載される。付加モジュール３００は、何れかの試験モジュール２００と被試験デバイス５００との間に設けられる。
【００１４】
そして、付加モジュール３００は、試験モジュール２００と比較してより高速な通信およびより低レイテンシの通信の少なくとも一方を被試験デバイス５００との間で行う。この場合において、付加モジュール３００は、一例として、授受するデータ値およびタイミングが予め試験プログラムにより特定できない非確定的な信号を被試験デバイス５００との間で通信する。
【００１５】
非確定的な信号は、一例として、デバイスおよび通信等の状態に応じて、データの送信または受信タイミングがずれる信号であってよい。また、非確定的な信号は、一例として、デバイスおよび通信等の状態に応じて同一パケットが繰り返して送信される信号であってもよい。
【００１６】
そして、付加モジュール３００は、一例として、授受するデータ値およびタイミングが予め試験プログラムにより特定できる確定的な信号を試験モジュール２００との間で通信する。確定的な信号は、一例として、データの送信または受信タイミングが予め定められた信号であってよい。また、確定的な信号は、一例として、デバイスおよび通信等の状態に関わらずデータ内容が変化しない信号であってもよい。
【００１７】
このような付加モジュール３００は、被試験デバイス５００との間で通信される非確定的な信号を、確定的な信号に変換して試験モジュール２００に送信することができる。また、付加モジュール３００は、試験モジュール２００との間で通信される確定的な信号を、非確定的な信号に変換して被試験デバイス５００に送信することができる。なお、試験装置１００は、試験モジュール２００と比較してより低速な通信およびより高レイテンシの通信を行う機能ブロックと、試験モジュール２００との間にも付加モジュール３００を備える構成であってもよい。
【００１８】
図２は、被試験デバイス（ＤＵＴ）５００の構成の一例、および、本実施形態に係る試験モジュール２００および付加モジュール３００の接続状態の一例を示す。被試験デバイス５００は、一例として、ＣＰＵコアブロック５１０、イメージコアブロック５２０、メモリインターフェイス６００および通信インターフェイス７００等の機能ブロックを備える。試験装置１００は、一例として、被試験デバイス５００内のそれぞれの機能ブロックとパケット等のやり取りをして、被試験デバイス５００を試験する。
【００１９】
メモリインターフェイス６００は、例えばＤＤＲ−ＳＤＲＡＭ（Ｄｏｂｕｌｅ  Ｄａｔａ  Ｒａｔｅ  −  ＳＤＲＡＭ）等の被試験デバイス５００が外部のメモリをアクセスするためのインターフェイスである。ここで、メモリインターフェイス６００は、一例として、試験モジュール２００との間で実現可能なレイテンシよりも低いレイテンシで外部メモリと通信を行う。そこで、試験装置１００は、一例として、メモリインターフェイス６００と試験モジュール２００との間に付加モジュール３００を備える構成であってよい。
【００２０】
メモリインターフェイス６００と試験モジュール２００との間に設けられた付加モジュール３００は、一例として、メモリインターフェイス６００からデータの送出要求を受け取ると、試験モジュール２００に代わり、データをメモリインターフェイス６００に送出する。これにより、付加モジュール３００は、被試験デバイス５００が外部メモリに対して与えるコマンドのうちの少なくとも一部のコマンドに対する応答を、試験モジュール２００に代わって行うことができる。
【００２１】
通信インターフェイス７００は、被試験デバイス５００が外部のデバイスとの間で通信するためのインターフェイスである。通信インターフェイス７００は、一例として、ＰＣＩ−Ｅｘｐｒｅｓｓ方式により外部デバイスと通信するためのＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０、ＵＳＢ方式により外部デバイスと通信するためのＵＳＢインターフェイス７２０およびＳＤ方式により外部デバイスと通信するためのＳＤインターフェイス７３０等を有する。
【００２２】
これらの通信のための機能ブロックのうち、ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０は、例えば試験モジュール２００との間で実現可能な通信速度より高速に外部デバイスとの間で通信を行う。そこで、試験装置１００は、一例として、ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０と試験モジュール２００との間に付加モジュール３００を備える構成であってよい。
【００２３】
ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０と試験モジュール２００との間に設けられた付加モジュール３００は、一例として、ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０からパケット受け取ると、試験モジュール２００に代わり、応答パケットをＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０に送出する。これにより、付加モジュール３００は、被試験デバイス５００が外部デバイスに対して与えるパケットのうちの少なくとも一部のパケットに対する応答を、試験モジュール２００に代わって行うことができる。
【００２４】
また、試験装置１００は、複数の試験モジュール２００のうちの何れかの試験モジュール２００（第１の試験モジュール２００）が、被試験デバイス５００に直接接続され、被試験デバイス５００との間でパケットを通信する。そして、試験装置１００は、第１の試験モジュール２００とは異なる何れかの試験モジュール２００（第２の試験モジュール２００）が、付加モジュール３００に接続され、付加モジュール３００を制御する構成であってよい。
【００２５】
また、試験装置１００は、試験モジュール２００が複数の端子を有してもよい。この場合、試験モジュール２００は、複数の端子のうち何れか少なくとも１つの端子（第１端子）が、被試験デバイス５００に直接接続され、被試験デバイス５００との間でパケットを通信する。そして、試験モジュール２００は、第１端子とは異なる何れかの少なくとも１つの端子（第２端子）が、付加モジュール３００に接続され、付加モジュール３００を制御する構成であってもよい。
【００２６】
図３は、本実施形態に係る付加モジュール３００の機能構成を示す。付加モジュール３００は、被試験デバイス５００とのやり取りをするためのＤＵＴ通信機能ブロック３０２と、試験モジュール２００とのやり取りをするための本体通信機能ブロック３０４とを有する。
【００２７】
ＤＵＴ通信機能ブロック３０２は、一例として、被試験デバイス５００からの要求信号を受け取る機能を有する。当該機能は、例えば、被試験デバイス５００のメモリインターフェイス６００から出力されたコマンド（メモリリードコマンド、メモリライトコマンド等）を受け取る。
【００２８】
また、ＤＵＴ通信機能ブロック３０２は、一例として、被試験デバイス５００からの要求信号を解釈する機能を有する。当該機能は、被試験デバイス５００からの要求信号を受け取る機能により受け取ったコマンドの内容の判別をする。例えば、当該機能は、メモリライトコマンド、メモリリードコマンド等の判別をする。
【００２９】
また、ＤＵＴ通信機能ブロック３０２は、一例として、被試験デバイス５００からの要求信号に応じて、付加モジュール３００の中のメモリ等に予め保存しておいたデータを被試験デバイス５００に送り出す機能を有する。当該機能は、例えば、被試験デバイス５００からメモリリードコマンドが与えられた場合、当該コマンドにより指定されたアドレスに対応して予め当該付加モジュール３００内に保存しているデータを、被試験デバイス５００に送り返す。
【００３０】
また、ＤＵＴ通信機能ブロック３０２は、一例として、被試験デバイス５００から送られたデータを保存する機能を有する。当該機能は、例えば、被試験デバイス５００からメモリライトコマンドが与えられた場合、被試験デバイス５００から与えられたデータを当該付加モジュール３００内に保存する。
【００３１】
また、ＤＵＴ通信機能ブロック３０２は、一例として、被試験デバイス５００からの要求信号に応じて、被試験デバイス５００から送られたデータをそのまま送り返す機能（ループバック機能）を有する。当該機能は、例えば、被試験デバイス５００からメモリライトコマンドを受けてデータを保存した後に、同一のアドレス等へのメモリリードコマンドが与えられた場合、被試験デバイス５００から与えられたデータをそのまま被試験デバイス５００に送り返す。
【００３２】
また、ＤＵＴ通信機能ブロック３０２は、一例として、被試験デバイス５００からの要求信号に応じて、被試験デバイス５００から送られたデータを加工して送り返す機能を有する。当該機能は、例えば、被試験デバイス５００からメモリライトコマンドを受けてデータを保存した後に、同一のアドレス等へのメモリリードコマンドが与えられた場合、被試験デバイス５００から与えられたデータにビット反転および所定の論理演算等を行ったデータを、被試験デバイス５００に送り返す。
【００３３】
また、ＤＵＴ通信機能ブロック３０２は、一例として、被試験デバイス５００が生成したクロックを受け取り、そのクロックを付加モジュール３００の動作クロックとする機能を有する。また、ＤＵＴ通信機能ブロック３０２は、一例として、被試験デバイス５００が生成したタイミング基準信号を受け取り、その基準信号をもとに付加モジュール３００が動作できる機能を有する。当該機能は、例えば、被試験デバイス５００とＤＲＡＭとの間でデータと同期して授受されるストローブ信号を取得して、被試験デバイス５００からデータを取り込むべきタイミングを生成する。
【００３４】
また、ＤＵＴ通信機能ブロック３０２は、一例として、被試験デバイス５００を制御する制御信号を発生する機能を有する。当該機能は、例えば、アドレスおよびコマンド等を被試験デバイス５００に対して与える。
【００３５】
本体通信機能ブロック３０４は、一例として、試験モジュール２００側から当該付加モジュール３００の機能をプログラムできる機能を有する。当該機能は、例えば、試験モジュール２００からプログラムコードを受け取り、当該プログラムコードに従って、当該付加モジュール３００の動作を制御する。
【００３６】
また、本体通信機能ブロック３０４は、一例として、付加モジュール３００に保存するデータを試験モジュール２００側からセットする機能を有する。当該機能は、例えば、被試験デバイス５００からメモリリードコマンドが与えられた場合において、当該付加モジュール３００が被試験デバイス５００に対して送り返すべきデータを、予め試験モジュール２００から受け取って保存しておく。
【００３７】
また、本体通信機能ブロック３０４は、一例として、付加モジュール３００に保存するデータを試験モジュール２００側から読み出す機能を有する。当該機能は、例えば、被試験デバイス５００からメモリライトコマンドが与えられた場合において当該付加モジュール３００内部が保存したデータを、試験モジュール２００に対して送信する。
【００３８】
また、本体通信機能ブロック３０４は、一例として、被試験デバイス５００からどのような要求およびデータを受けたかを時系列に保存しておく機能（ログ機能）を有する。当該機能は、例えば、被試験デバイス５００から送られたコマンドおよびデータを、時系列に保存する。
【００３９】
また、本体通信機能ブロック３０４は、一例として、保存してあるログを試験モジュール２００側から読み出す機能を有する。また、当該機能は、例えば、時系列に保存しているコマンドおよびデータを、試験モジュール２００からの要求に応じて送信する。
【００４０】
なお、付加モジュール３００は、以上の機能の全てを備えなくてよい。また、付加モジュール３００は、以上のいくつかの機能を組み合わせて構成されてもよい。
【００４１】
図４は、メモリインターフェイス６００と試験モジュール２００との間に設けられる付加モジュール３００のより具体的な構成の一例を示す。メモリインターフェイス６００に接続される付加モジュール３００は、一例として、試験用メモリ３１０と、直流試験ユニット３２０と、切替部３３０と、取得部３４０と、メモリ制御部３５０と、設定制御部３６０とを有する。
【００４２】
試験用メモリ３１０は、被試験デバイス５００によるメモリインターフェイス６００からのメモリアクセスを受け取って、当該メモリアクセスに応じて被試験デバイス５００との間でデータを授受する。直流試験ユニット３２０は、被試験デバイス５００を直流試験するための電圧および電流を発生する。
【００４３】
切替部３３０は、メモリインターフェイス６００を、試験用メモリ３１０、直流試験ユニット３２０または試験モジュール２００の何れに接続するかを切り替える。ここで、切替部３３０は、一例として、試験モジュール２００に接続する場合、被試験デバイス５００の試験用に設けられた端子と、メモリインターフェイス６００とを接続する。例えば、切替部３３０は、一例として、試験モジュール２００における被試験デバイス５００のスキャン試験するためのスキャン信号を送受信する端子と、メモリインターフェイス６００とを接続する。
【００４４】
取得部３４０は、メモリインターフェイス６００および試験用メモリ３１０の間で伝送される信号を取得する。取得部３４０は、一例として、被試験デバイス５００からどのようなコマンドおよびデータを受けたかを時系列に取得して保存する。
【００４５】
メモリ制御部３５０は、試験モジュール２００からの制御を受けて、試験用メモリ３１０をアクセスする。また、メモリ制御部３５０は、試験モジュール２００からの制御を受けて、取得部３４０が取得した信号を試験モジュール２００へ送信する。設定制御部３６０は、試験モジュール２００からの設定を受けて、切替部３３０の切り替え位置を制御する。更に、設定制御部３６０は、試験モジュール２００からの設定を受けて、直流試験ユニット３２０およびメモリ制御部３５０等の当該付加モジュール３００内の各部の制御を行う。
【００４６】
このような付加モジュール３００は、被試験デバイス５００からメモリライトコマンドが与えられた場合、被試験デバイス５００から与えられたデータを当該付加モジュール３００内に記憶することができる。また、このような付加モジュール３００は、被試験デバイス５００からメモリリードコマンドが与えられた場合、当該コマンドにより指定されたアドレスに対応して記憶しているデータを、被試験デバイス５００に送り返すことができる。
【００４７】
また、このような付加モジュール３００は、被試験デバイス５００からメモリライトコマンドを受けてデータを保存した後に、同一のアドレス等へのメモリリードコマンドが与えられた場合、被試験デバイス５００から与えられたデータをそのまま被試験デバイス５００に送り返すことができる。また、このような付加モジュール３００は、被試験デバイス５００からどのような要求およびデータを受けたかのログを試験モジュール２００に送信することができる。
【００４８】
また、このような付加モジュール３００は、試験モジュール２００における被試験デバイス５００の試験用に設けられた端子とメモリインターフェイス６００とを直接接続することができる。これにより、付加モジュール３００は、被試験デバイス５００をスキャン試験する場合には、試験モジュール２００と被試験デバイス５００との間にスキャン信号をやり取りする経路を形成することができる。
【００４９】
また、このような付加モジュール３００は、メモリインターフェイス６００に直流試験ユニット３２０を接続することができる。これにより、付加モジュール３００は、メモリインターフェイス６００を介して被試験デバイス５００の直流試験をすることができる。
【００５０】
図５は、ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０と試験モジュール２００との間に設けられる付加モジュール３００のより具体的な構成の一例を示す。ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０に接続される付加モジュール３００は、一例として、切替部３３０と、設定制御部３６０と、パケット通信部３７０と、データ通信部３８０とを有する。
【００５１】
パケット通信部３７０は、被試験デバイス５００との間でパケットを通信する。データ通信部３８０は、試験モジュール２００との間でパケットに含まれるデータを授受する。パケット通信部３７０は、試験モジュール２００から与えられたデータに応じたパケットを生成して、ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０に送信する。また、データ通信部３８０は、ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０から受信したパケットに応じたデータを生成して、試験モジュール２００に送信する。
【００５２】
切替部３３０は、試験モジュール２００のＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス７１０の端子を被試験デバイス５００の試験用に設けられた端子に接続するか、パケット通信部３７０を被試験デバイス５００へと接続するかを切り替える。設定制御部３６０は、試験モジュール２００からの設定を受けて、切替部３３０の切り替え位置を制御する。更に、設定制御部３６０は、試験モジュール２００からの設定を受けて、パケット通信部３７０およびデータ通信部３８０等の当該付加モジュール３００内の各部の制御を行う。
【００５３】
このような付加モジュール３００は、被試験デバイス５００から受信タイミングの異なる信号を送信したり、例えばパケットの再送等を行ったりしても、受信タイミングの調整およびパケットの再送に対応する処理をパケット通信部３７０が行う。従って、付加モジュール３００は、パケット通信における非確定的なやり取りをパケット通信部３７０が吸収して、試験モジュール２００との間では確定的な信号のやり取りを行うことができる。
【００５４】
図６は、本実施形態に係る付加モジュール３００を制御する試験モジュール２００の構成の第１例を示す。付加モジュール３００を制御する試験モジュール２００は、一例として、バスＩＦ部２１０と、試験部２２０とを含む。バスＩＦ部２１０は、当該試験モジュール２００と制御装置１３０との間のデータの送受信を制御する。
【００５５】
試験部２２０は、制御装置１３０から与えられた試験プログラムを格納する記憶部、および、試験プログラムを実行するシーケンサ等を含む。試験部２２０は、制御装置１３０からのアクセス要求に応じて、試験プログラムを実行して被試験デバイス５００を試験するための試験信号を発生する。そして、試験モジュール２００は、発生した試験信号を、被試験デバイス５００の試験用に設けられた端子から付加モジュール３００へと出力する。第１例に係る試験部２２０は、被試験デバイス５００をスキャン試験するためのスキャン信号を発生する。
【００５６】
また、第１例に係る試験モジュール２００は、試験装置１００の制御装置１３０からの付加モジュール３００へのアクセス要求を、付加モジュール３００へと転送するパス２３０を有する。パス２３０は、一例として、制御装置１３０からの付加モジュール３００内のレジスタへのアクセス要求を含む制御信号、および、制御装置１３０から与えられる被試験デバイス５００を試験するためのプログラムおよびデータを含むデータ信号を転送する。
【００５７】
このような第１例に係る試験モジュール２００においては、制御装置１３０が、付加モジュール３００を当該試験モジュール２００内の要素の一部としてアクセスすることができる。また、このような第１例に係る試験モジュール２００においては、被試験デバイス５００をスキャン試験する場合、試験部２２０が発生したスキャン信号を被試験デバイス５００へ与えることができる。
【００５８】
図７は、本実施形態に係る付加モジュール３００を制御する試験モジュール２００の構成の第２例を示す。図７の説明において、第２例に係る試験モジュール２００に含まれる機能ブロックのうち、第１例に係る試験モジュール２００に含まれる機能ブロックと略同一の機能ブロックについては、同一の符号を付けて相違点を除き説明を省略する。
【００５９】
第２例に係る試験部２２０は、試験プログラムを実行して、スキャン信号、データ信号および制御信号を生成する。試験モジュール２００は、スキャン信号およびデータ信号を、被試験デバイス５００の試験用に設けられた端子から付加モジュール３００へと出力する。また、試験モジュール２００は、制御信号を、付加モジュール３００を制御するための制御用の端子から、付加モジュール３００へと出力する。
【００６０】
このような試験部２２０は、制御装置１３０からの制御に応じて実行すべき試験プログラムが切り替えられる。試験部２２０は、被試験デバイス５００をスキャン試験する場合には、スキャン信号を生成する。
【００６１】
また、試験部２２０は、付加モジュール３００を介して被試験デバイス５００を試験する場合には、付加モジュール３００に与えるデータ信号および制御信号を生成する。このような試験モジュール２００は、被試験デバイス５００の試験用に設けられた端子を介して付加モジュール３００を制御することができる。
【００６２】
図８は、本実施形態に係る付加モジュール３００を制御する試験モジュール２００の構成の第３例を示す。図８の説明において、第３例に係る試験モジュール２００に含まれる機能ブロックのうち、第１例に係る試験モジュール２００に含まれる機能ブロックと略同一の機能ブロックについては、同一の符号を付けて相違点を除き説明を省略する。
【００６３】
第３例において、付加モジュール３００は、第１の試験モジュール２００−１および第２の試験モジュール２００−２と接続される。第１の試験モジュール２００−１は、バスＩＦ部２１０と、試験部２２０とを含む。第１の試験モジュール２００−１に含まれる試験部２２０は、試験プログラムを実行して、スキャン信号および制御信号を生成する。
【００６４】
第１の試験モジュール２００−１に含まれる試験部２２０は、被試験デバイス５００をスキャン試験する場合には、スキャン信号を生成して、被試験デバイス５００の試験用に設けられた端子から付加モジュール３００へと出力する。また、第１の試験モジュール２００−１に含まれる試験部２２０は、付加モジュール３００を介して被試験デバイス５００を試験する場合には、付加モジュール３００に与えるデータ信号を生成して、被試験デバイス５００の試験用に設けられた端子から付加モジュール３００へと出力する。
【００６５】
第２の試験モジュール２００−２は、バスＩＦ部２１０と、通信コントローラ２４０とを含む。通信コントローラ２４０は、付加モジュール３００との間で所定の通信用インターフェイスによるデータの送受信を制御する。通信コントローラ２４０は、一例として、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｕｉｔ）およびＳＰＩ（Ｓｅｒｉａｌ  Ｐａｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）等によりデータを送受信する。
【００６６】
第２の試験モジュール２００−２に含まれる通信コントローラ２４０は、付加モジュール３００を介して被試験デバイス５００を試験する場合には、制御装置１３０から受け取った付加モジュール３００に対するアクセス要求を、所定の通信用インターフェイスを介して付加モジュール３００に与える。このような第２の試験モジュール２００−２は、通信用インターフェイスを介して付加モジュール３００を制御することができる。
【００６７】
図９は、本実施形態に係る試験装置１００の機能構成の一例を示す。試験装置１００は、試験プログラムを実行して、少なくとも１つの被試験デバイス５００を試験する。
【００６８】
制御装置１３０は、演算処理部４１０と、試験プログラム記憶部４４０と、プログラム供給部４５０とを有する。複数の試験モジュール２００のそれぞれは、実行処理部４２０と、１または複数の通信処理部４３０とを有する。
【００６９】
付加モジュール３００は、何れかの試験モジュール２００の１または複数の通信処理部４３０の何れかに接続される。ここで、付加モジュール３００は、接続された通信処理部４３０内の一部の機能を有してもよい。
【００７０】
付加モジュール３００は、例えば、詳細を図１１において説明するパケット通信部４３４における、送信部３６および受信部８２を、パケット通信部４３４に代わって有してもよい。また、付加モジュール３００は、パケット通信部４３４における、パケット命令列記憶部２４、パケットデータ列記憶部２６、下位シーケンサ２８、データ処理部３２、データ変換部３４、送信部３６および受信部８２を、パケット通信部４３４に代わって有してもよい。
【００７１】
それぞれの実行処理部４２０は、例えばバスを介して、演算処理部４１０に接続される。それぞれの通信処理部４３０は、何れかの実行処理部４２０に接続される。
【００７２】
演算処理部４１０は、試験プログラム中の演算式を処理する。それぞれの実行処理部４２０は、試験プログラム中の複数のパケットリストのうち、当該実行処理部４２０に接続されたそれぞれの通信処理部４３０が実行すべきパケットリストを指定する。それぞれの通信処理部４３０は、対応する実行処理部４２０により指定されたパケットリストに含まれるパケットを、対応する被試験デバイス５００との間で順次に通信する。
【００７３】
試験装置１００は、一例として、１個の演算処理部４１０と、８個の実行処理部４２０と、２５６個の通信処理部４３０とを備えてよい。この場合、８個の実行処理部４２０のそれぞれには、一例として、３２個の通信処理部４３０が接続される。試験装置１００は、このような接続構成に限らず、他の接続構成であってよい。
【００７４】
試験プログラム記憶部４４０は、試験プログラムを記憶する。プログラム供給部４５０は、試験に先立って、演算処理部４１０、実行処理部４２０および通信処理部４３０に試験プログラムをロードする。
【００７５】
図１０は、本実施形態に係る演算処理部４１０の構成の一例、および、複数の実行処理部４２０および複数の通信処理部４３０のうちの代表する一の実行処理部４２０および通信処理部４３０の構成を示す。演算処理部４１０は、変数記憶部４１２と、演算部４１４とを有する。それぞれの実行処理部４２０は、フロー制御部４２６を有する。また、それぞれの通信処理部４３０は、パケットリスト記憶部４３２と、パケット通信部４３４とを有する。なお、パケットリスト記憶部４３２は、パケット通信部４３４の外部に記載しているが、パケット通信部４３４の内部に設けられてもよい。
【００７６】
プログラム供給部４５０は、試験プログラム記憶部４４０に記憶された試験プログラムから、対応する通信処理部４３０により通信される一連のパケットをそれぞれ含む複数のパケットリストを抽出して、対応する通信処理部４３０内のパケットリスト記憶部４３２に格納する。また、プログラム供給部４５０は、試験プログラムから抽出した複数のパケットリストを順次に実行させる制御フローを記述した制御プログラムを生成して、フロー制御部４２６に供給する。また、プログラム供給部４５０は、試験プログラムから抽出した演算式を実行する演算プログラムを生成して、演算部４１４に供給する。
【００７７】
フロー制御部４２６は、試験プログラムの実行フローに応じて、対応する通信処理部４３０内のパケット通信部４３４に対して、複数のパケットリストのそれぞれを実行する順序を指定する。より具体的には、フロー制御部４２６は、プログラム供給部４５０から供給された制御プログラムを実行して、対応する通信処理部４３０内のパケット通信部４３４に対して、パケットリスト記憶部４３２に格納された複数のパケットリストのうち次に実行すべきパケットリストを特定する。フロー制御部４２６は、一例として、次に実行すべきパケットリストのパケットリスト記憶部４３２におけるアドレスをパケット通信部４３４へ送信する。
【００７８】
また、フロー制御部４２６は、制御プログラムに演算式が含まれる場合、当該演算式を実行する演算プログラムを呼び出して演算処理部４１０内の演算部４１４に実行させる。そして、フロー制御部４２６は、演算処理部４１０による演算式の演算結果に基づき、次に実行すべきパケットリストを特定する。この場合において、フロー制御部４２６は、演算処理部４１０による演算結果を受け取るまで次のパケットリストの特定を待機して、演算結果に応じて特定するパケットリストを選択してもよい。
【００７９】
パケットリスト記憶部４３２は、プログラム供給部４５０から供給された複数のパケットリストを記憶する。パケット通信部４３４は、対応する実行処理部４２０内のフロー制御部４２６により順次指定されるパケットリストに含まれる一連のパケットを、対応する被試験デバイス５００との間で順次通信して、対応する被試験デバイス５００を試験する。
【００８０】
パケット通信部４３４は、一例として、フロー制御部４２６から受信したアドレスからパケットリストを読み出して、読み出したパケットリストに含まれる一連のパケットを対応する被試験デバイス５００との間で順次に通信する。また、パケット通信部４３４は、被試験デバイス５００から受信したパケットに含まれるデータ値を、変数値としてフロー制御部４２６を介して演算処理部４１０内の変数記憶部４１２へと送信する。
【００８１】
変数記憶部４１２は、複数の通信処理部４３０が有する複数のパケット通信部４３４のそれぞれから受信したデータ値を、変数値として記憶する。演算部４１４は、試験プログラムに含まれる演算式を実行して、実行結果を複数の実行処理部４２０内のフロー制御部４２６に送信する。また、演算部４１４は、演算式に被試験デバイス５００から受信したデータ値を含む場合、演算式のパラメータとなる変数値を変数記憶部４１２から読み出して、演算式により指定された計算をする。また、演算部４１４は、被試験デバイス５００へ送信するパケットに含まれるデータ値を、変数値としてパケット通信部４３４へと送信してもよい。
【００８２】
このような試験装置１００は、上位側の演算処理部４１０に試験プログラム中の演算式を実行させ、下位側のフロー制御部４２６およびパケット通信部４３４にフロー制御を実行させる。これにより、試験装置１００によれば、上位側の演算処理部４１０を演算能力の高いプロセッサにより実現して変数を集中管理させ、下位側のフロー制御部４２６およびパケット通信部４３４を動作周波数の高いプロセッサまたはシーケンサにより実現して、全体として効率の良いシステムを構築することができる。
【００８３】
また、このような試験装置１００は、上位側の演算処理部４１０において被試験デバイス５００から受信したデータ値を変数として記憶する。従って、このような試験装置１００によれば、一の被試験デバイス５００から受信したパケットの内容を、他の被試験デバイス５００に対して送信するパケットに反映させることができる。
【００８４】
さらに、このような試験装置１００は、被試験デバイス５００から受信したデータ値を、下位側の通信処理部４３０から上位側の演算処理部４１０に転送するので、受信したデータに対して複雑な演算をすることができる。そして、試験装置１００は、このような演算結果を、上位側の演算処理部４１０から下位側の通信処理部４３０に転送するので、受信データに対して複雑な演算をして得られたデータを、新たに生成するパケットに含めることができる。
【００８５】
図１１は、本実施形態に係るパケット通信部４３４の構成を示す。パケット通信部４３４は、送信側ブロック１２と、受信側ブロック１４とを含む。送信側ブロック１２は、パケットリストにより指定された順序でパケットを被試験デバイス５００に送信する。受信側ブロック１４は、被試験デバイス５００からパケットを受信して、パケットリストに指定されたパケットと受信したパケットと比較して、被試験デバイス５００の良否を判定する。
【００８６】
まず、送信側ブロック１２について説明する。送信側ブロック１２は、パケットリスト記憶部４３２と、パケットリスト処理部２２と、パケット命令列記憶部２４と、パケットデータ列記憶部２６と、下位シーケンサ２８と、データ処理部３２と、データ変換部３４と、送信部３６とを含む。パケットリスト記憶部４３２は、プログラム供給部４５０から供給された複数のパケットリストを記憶する。
【００８７】
パケットリスト処理部２２は、パケットリスト記憶部４３２に記憶された複数のパケットリストのうちフロー制御部４２６により指定されたパケットリストを実行して、被試験デバイス５００と通信する各パケットを順次指定する。パケットリスト処理部２２は、一例として、フロー制御部４２６から受信したアドレスからパケットリストを実行して、被試験デバイス５００に送信するパケットを順次指定する。
【００８８】
パケットリスト処理部２２は、一例として、指定したパケットを発生するための命令列が記憶されたパケット命令列記憶部２４上のアドレスを指定する。更に、パケットリスト処理部２２は、一例として、被試験デバイス５００との間で通信するパケットについて、パケットデータ列記憶部２６内における当該パケットに含まれるデータ列のアドレス（例えばデータ列の先頭アドレス）を指定する。
【００８９】
このようにパケットリスト処理部２２は、パケットを発生させるための命令列のアドレスと、当該パケットに含まれるデータ列のアドレスを個別に指定する。なお、この場合において、パケットリスト中において、２以上のパケットに対して共通する命令列またはデータ列が指定されている場合に、パケットリスト処理部２２は、当該２以上のパケットについて同一の命令列のアドレスまたは同一のデータ列のアドレスを指定してもよい。
【００９０】
パケット命令列記憶部２４は、複数種類のパケットのそれぞれを発生するための命令列を、パケットの種類毎に記憶する。パケット命令列記憶部２４は、一例として、ライトパケットを発生するための命令列、リードパケットを発生するための命令列、および、アイドルパケットを発生するための命令列等を記憶する。
【００９１】
パケットデータ列記憶部２６は、複数種類のパケットのそれぞれに含まれるデータ列を、パケットの種類毎に記憶する。パケットデータ列記憶部２６は、一例として、ライトパケットに含まれるデータ列、リードパケットに含まれるデータ列、および、アイドルパケットに含まれるデータ列等を含んでよい。また、パケットデータ列記憶部２６は、一例として、パケット毎に変更される個別データ、および、パケットの種類毎に共通の共通データを別個の記憶領域に区別して記憶してもよい。なお、パケットデータ列記憶部２６の構成の一例については、図１２において説明する。
【００９２】
更に、送信側のパケットデータ列記憶部２６は、受信側ブロック１４内のデータ変換部３４から、受信側ブロック１４内の受信部８２が受信したパケットに含まれる受信データを受け取る。そして、送信側のパケットデータ列記憶部２６は、受信側ブロック１４内の受信部８２が受信したパケットに含まれる受信データを記憶する。
【００９３】
下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケットの命令列、即ち、パケットリスト処理部２２によりアドレスが指定された命令列をパケット命令列記憶部２４から読み出して、読み出した命令列に含まれる各命令を順次に実行する。更に、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケットのデータ列、即ち、パケットリスト処理部２２によりアドレスが指定されたデータ列を、命令列の実行に従って順次にパケットデータ列記憶部２６から出力させて、被試験デバイス５００との間の試験に用いる試験データ列を生成する。
【００９４】
また、下位シーケンサ２８は、命令の実行毎に、読み出した個別データおよび共通データに対して指定した処理（演算またはデータ変換）を施すことを指示する制御データをデータ処理部３２およびデータ変換部３４に与える。これにより、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、指定されたデータ部分を、読み出したデータに対して指定した処理を施したデータとすることができる。
【００９５】
また、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケットの命令列の実行が完了したことに応じて、終了通知をパケットリスト処理部２２に与えてよい。これにより、パケットリスト処理部２２は、下位シーケンサ２８による命令列の実行の進行に応じて、順次にパケットを指定することができる。
【００９６】
また、送信側ブロック１２が有する送信側の下位シーケンサ２８は、送信部３６に対して、被試験デバイス５００に対して送信する信号のエッジタイミングを指定する。下位シーケンサ２８は、一例として、送信部３６に対してタイミング信号を与えて、パケット毎にエッジタイミングを制御する。
【００９７】
また、送信側の下位シーケンサ２８は、受信側ブロック１４が有する受信側の下位シーケンサ２８と通信を行う。これにより、送信側の下位シーケンサ２８は、受信側の下位シーケンサ２８とハンドシェイクを行って、受信側の下位シーケンサ２８と同期して命令列を実行することができる。
【００９８】
送信側の下位シーケンサ２８は、一例として、予め指定されたパケットの試験データ列を被試験デバイス５００に送信したことを受信側の下位シーケンサ２８に通知する。これにより、送信側の下位シーケンサ２８は、受信側の下位シーケンサ２８に、送信側の下位シーケンサ２８からの通知を受けるまでの間、受信したデータ列の良否判定を禁止させることができる。
【００９９】
また、送信側の下位シーケンサ２８は、一例として、受信側の下位シーケンサ２８から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成する。これにより、送信側の下位シーケンサ２８は、所定のパケットを被試験デバイス５００から受信した後に、予め指定されたパケットを被試験デバイス５００に送信することができる。
【０１００】
データ処理部３２は、パケットデータ列記憶部２６からパケットリスト処理部２２により指定されたパケットのデータ列を読み出して、被試験デバイス５００の試験に用いる試験データ列を生成する。この場合において、送信側のデータ処理部３２は、被試験デバイス５００に対して送信するパケットに応じた試験データ列中に、受信側ブロック１４内の受信部８２が受信したパケットに含まれる受信データに応じた値を含めてよい。
【０１０１】
例えば、送信側のデータ処理部３２は、送信側のパケットデータ列記憶部２６からデータを読み出して、被試験デバイス５００に対して送信するパケットのデータ列における予め指定された部分を受信データに応じた値（例えば受信データそのままの値または受信データに何らかの処理を施した値）とした試験データ列を生成する。このような送信側のデータ処理部３２は、被試験デバイス５００から受信したパケットに含まれていた受信データに応じた値を、パケットに含めて送信することができる。なお、データ処理部３２の構成の一例については、図１３において説明する。
【０１０２】
データ変換部３４は、下位シーケンサ２８から指定されたタイミングにおいて、データ処理部３２から出力した試験データ列をデータ変換する。データ変換部３４は、一例として、試験データ列に対して予め設定されたテーブル等により８ｂ−１０ｂ変換等を行う。更に、データ変換部３４は、一例として、試験データ列に対してスクランブル処理を行ってもよい。そして、データ変換部３４は、変換したデータ列を出力する。
【０１０３】
送信部３６は、データ変換部３４が生成した試験データ列を、被試験デバイス５００に対して送信する。送信部３６の構成の一例については、図１４において説明する。
【０１０４】
つぎに、受信側ブロック１４について説明する。受信側ブロック１４は、送信側ブロック１２と略同一の構成および機能を有するので、受信側ブロック１４については、送信側ブロック１２の相違点について説明をする。
【０１０５】
受信側ブロック１４は、パケットリスト記憶部４３２と、パケットリスト処理部２２と、パケット命令列記憶部２４と、パケットデータ列記憶部２６と、下位シーケンサ２８と、データ処理部３２と、データ変換部３４と、受信部８２と、判定部８４とを含む。受信部８２は、被試験デバイス５００からパケットのデータ列を受信する。受信部８２の構成の一例については、図１５において説明する。
【０１０６】
受信側のデータ変換部３４は、受信側の下位シーケンサ２８から指定されたタイミングにおいて、受信部８２により受信されたデータ列をデータ変換する。受信側のデータ変換部３４は、一例として、受信したデータ列に対して予め設定されたテーブル等により８ｂ−１０ｂ変換等を行う。更に、受信側のデータ変換部３４は、一例として、受信したデータ列に対してデスクランブル処理を行ってもよい。
【０１０７】
そして、受信側のデータ変換部３４は、変換したデータ列を判定部８４へ供給する。また、受信側のデータ変換部３４は、変換したデータ列を、受信側のパケットデータ列記憶部２６または送信側のパケットデータ列記憶部２６の少なくとも一方に供給してもよい。
【０１０８】
受信側のパケットリスト処理部２２は、フロー制御部４２６により指定されたパケットリストを実行して、被試験デバイス５００から受信されると期待されるパケットを順次指定する。また、受信側のデータ処理部３２は、生成した試験データ列を判定部８４に供給する。
【０１０９】
受信側の下位シーケンサ２８は、被試験デバイス５００から出力が期待されるパケットのデータ列を、試験データ列として受信側のパケットデータ列記憶部２６から出力させる。また、受信側の下位シーケンサ２８は、受信部８２に対して、被試験デバイス５００から出力された信号のデータ値を取り込むストローブタイミングを指定する。
【０１１０】
判定部８４は、受信側のデータ処理部３２から試験データ列を受け取るとともに、受信側のデータ変換部３４から受信したデータ列を受け取る。判定部８４は、受信したデータ列を試験データ列と比較した結果に基づいて、被試験デバイス５００との間の通信の良否を判定する。判定部８４は、一例として、受信部８２が受信したデータ列と試験データ列とが一致するか否かを比較する論理比較部と、比較結果を記憶するフェイルメモリとを含む。また、判定部８４は、一例として、受信部８２が受信したデータ列が指定されたデータ列と一致したことを受信側の下位シーケンサ２８に通知してもよい。
【０１１１】
また、受信側の下位シーケンサ２８は、送信側の下位シーケンサ２８と通信を行う。これにより、受信側の下位シーケンサ２８は、送信側の下位シーケンサ２８とハンドシェイクを行って、送信側の下位シーケンサ２８と同期して命令列を実行することができる。
【０１１２】
受信側の下位シーケンサ２８は、一例として、当該受信側の下位シーケンサ２８が生成した試験データ列と一致するデータ列を受信したことを送信側の下位シーケンサ２８に通知する。これにより、送信側の下位シーケンサ２８は、受信側の下位シーケンサ２８から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成することができる。
【０１１３】
また、受信側の下位シーケンサ２８は、一例として、送信側の下位シーケンサ２８から、予め指定されたパケットの試験データ列を被試験デバイス５００に送信したことの通知を受けるまでの間、判定部８４による受信部８２が受信したデータ列の良否判定を禁止する。これにより、受信側の下位シーケンサ２８は、所定のパケットを被試験デバイス５００へ送信した後に、当該所定のパケットに応じた応答が被試験デバイス５００から出力されたか否かを判定することができる。
【０１１４】
受信側のパケットデータ列記憶部２６は、受信側ブロック１４側のデータ変換部３４から受信部８２が受信したパケットに含まれる受信データを受け取る。そして、受信側のパケットデータ列記憶部２６は、受信部８２が受信したパケットに含まれる受信データを記憶する。
【０１１５】
更に、受信側のデータ処理部３２は、被試験デバイス５００から出力が期待されるパケットに含まれる試験データ列に、受信部８２が既に受信したパケットに含まれる受信データに応じた値を含める。例えば、受信側のデータ処理部３２は、受信側のパケットデータ列記憶部２６からデータを読み出して、被試験デバイス５００からの受信を期待するパケットのデータ列における予め指定された部分を、受信データに応じた値（例えば受信データそのままの値又は何らかの処理を施した値）とした試験データ列を生成する。
【０１１６】
例えば、受信側のデータ処理部３２は、被試験デバイス５００から受信すべき第２のパケットに応じた試験データ列中に、受信部８２が既に受信した第１のパケットに含まれる受信データに応じた値を含めてよい。これにより、受信側のデータ処理部３２によれば、例えば、被試験デバイス５００から受信したパケットに含まれるＩＤ等を参照して、次以降のパケットに含まれるべきＩＤが正しいか否かを判定することができる。
【０１１７】
以上のように、本実施形態に係る試験装置１００によれば、受信したパケットに含まれる受信データに応じた値を次以降のパケット内に含める処理を、被試験デバイス５００に比較的に近い位置で行うことができる。これにより、試験装置１００によれば、被試験デバイス５００とのやり取りの応答を高速にすることができる。
【０１１８】
また、試験装置１００は、比較的に動作周波数の高い演算処理ユニット等により実現されたデータ処理部３２を備えることが好ましい。これにより、試験装置１００は、受信したパケットに含まれるデータから、次以降のパケットに含めるデータを生成する処理を高速に行うことができる。
【０１１９】
図１２は、本実施形態に係る下位シーケンサ２８およびパケットデータ列記憶部２６の構成の一例を示す。パケットデータ列記憶部２６は、一例として、共通データ記憶部４０と、共通データポインタ４２と、第１の個別データ記憶部４４−１と、第２の個別データ記憶部４４−２と、第１の個別データポインタ４６−１と、第２の個別データポインタ４６−２とを含んでよい。
【０１２０】
共通データ記憶部４０は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケットの種類毎に共通の共通データを記憶する。共通データ記憶部４０は、一例として、パケットの種類毎に、パケットの始まりを示すスタートコード、パケットの終わりを示すエンドコード、および、当該パケットの種別を識別するためのコマンドコード等を記憶する。
【０１２１】
共通データポインタ４２は、パケットリスト処理部２２により指定されたパケットに含まれる共通データが格納されたブロックの先頭アドレスを、パケットリスト処理部２２から取得する。更に、共通データポインタ４２は、当該ブロック内におけるオフセット位置を、下位シーケンサ２８から取得する。そして、共通データポインタ４２は、先頭アドレスおよびオフセット位置に基づき定まるアドレス（例えば先頭アドレスにオフセット位置を加算したアドレス）を共通データ記憶部４０に与えて、当該アドレスに格納された共通データをデータ処理部３２へ供給させる。
【０１２２】
第１及び第２の個別データ記憶部４４−１、４４−２は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケット毎に変更する個別データを記憶する。第１及び第２の個別データ記憶部４４−１、４４−２は、一例として、各パケットに含まれる、被試験デバイス５００に対して送信する実体データまたは被試験デバイス５００から受信する実体データを記憶してよい。
【０１２３】
第１の個別データ記憶部４４−１は、実行されるパケットリストに関わらず予め定められた個別データを記憶する。第２の個別データ記憶部４４−２は、実行されるパケットリスト毎に変更される個別データを記憶する。第２の個別データ記憶部４４−２は、一例として、試験に先立ってまたは試験中において適宜に、実行処理部４２０内のフロー制御部４２６から個別データの転送を受ける。
【０１２４】
更に、第２の個別データ記憶部４４−２は、受信側ブロック１４が有する受信側のデータ変換部３４から受信部８２により受信された受信データを受け取り、受け取った受信データを個別データとして記憶する。これにより、データ処理部３２は、第２の個別データ記憶部４４−２から受信データを読み出して、試験データ列に含めることができる。
【０１２５】
第１及び第２の個別データポインタ４６−１、４６−２は、パケットリスト処理部２２により指定されたパケットに含まれる個別データが格納されたブロックの先頭アドレスを、パケットリスト処理部２２から受け取る。更に、第１及び第２の個別データポインタ４６−１、４６−２は、当該ブロック内におけるオフセット位置を、下位シーケンサ２８から取得する。そして、第１及び第２の個別データポインタ４６−１、４６−２は、先頭アドレスおよびオフセット位置に基づき定まるアドレス（例えば先頭アドレスにオフセット位置を加算したアドレス）を第１及び第２の個別データ記憶部４４−１、４４−２に与えて、当該アドレスに格納された個別データをデータ処理部３２へ供給させる。
【０１２６】
下位シーケンサ２８は、一例として、パケットリスト処理部２２により指定されたパケットに含まれるデータ列が格納されたブロック中における、実行した命令に対応するデータの位置を表わすオフセット位置を、共通データポインタ４２、個別データポインタ４６−１および個別データポインタ４６−２に供給する。この場合において、下位シーケンサ２８は、最初の命令において初期値を発生して、実行する命令が遷移する毎にインクリメントされるカウント値を、オフセット位置として発生してもよい。これにより、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケットのデータ列、即ち、パケットリスト処理部２２によりアドレスが指定されたデータ列を、命令列の実行に従って順次にパケットデータ列記憶部２６から出力させて、被試験デバイス５００との間の試験に用いる試験データ列を生成することができる。
【０１２７】
また、下位シーケンサ２８は、命令の実行毎に、共通データ記憶部４０、第１の個別データ記憶部４４−１、第２の個別データ記憶部４４−２、または、データ処理部３２内の指定した処理を施したデータが格納されたレジスタのいずれからデータを読み出して出力するかを、データ処理部３２に対して指定する。
【０１２８】
これにより、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、パケット毎に変更すべきデータ部分を個別データ記憶部４４から読み出した個別データから生成することができる。更に、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、パケットの種類毎に共通するデータ部分を共通データ記憶部４０から読み出した共通データから生成することができる。また、更に、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における指定されたデータ部分に対して、指定した処理を施すことができる。
【０１２９】
図１３は、本実施形態に係る送信側ブロック１２内のデータ処理部３２の構成の一例を示す。送信側ブロック１２内のデータ処理部３２は、一例として、少なくとも１つのレジスタ５２と、前段選択部５４と、少なくとも１つの演算器５６と、後段選択部６０とを含む。
【０１３０】
少なくとも１つのレジスタ５２のそれぞれは、前サイクルの演算処理結果を記憶する。本例においては、データ処理部３２は、第１のレジスタ５２−１と、第２のレジスタ５２−２とを含む。
【０１３１】
前段選択部５４は、サイクル毎に、共通データ記憶部４０からの共通データ、それぞれの個別データ記憶部４４（本例においては第１の個別データ記憶部４４−１および第２の個別データ記憶部４４−２）からの個別データ、および、それぞれのレジスタ５２（本例においては第１のレジスタ５２−１および第２のレジスタ５２−２）のデータのうち、下位シーケンサ２８により指定されたデータを選択する。そして、前段選択部５４は、サイクル毎に、選択したデータのそれぞれを、下位シーケンサ２８により指定された、演算器５６または後段選択部６０に供給する。
【０１３２】
少なくとも１つの演算器５６のそれぞれは、少なくとも１つのレジスタ５２のそれぞれに対応して設けられる。本例においては、データ処理部３２は、第１のレジスタ５２−１に対応する第１の演算器５６−１と、第２のレジスタ５２に対応する第２の演算器５６−２とを含む。演算器５６のそれぞれは、一例として、論理演算、四則演算、擬似乱数発生および誤り訂正符号生成等の演算を行う。演算器５６のそれぞれは、サイクル毎に、前段選択部５４により選択されたデータに対して、下位シーケンサ２８により指定された演算をして対応するレジスタ５２に格納する。
【０１３３】
後段選択部６０は、サイクル毎に、前段選択部５４が選択したデータ（本例においては、共通データ記憶部４０、第１の個別データ記憶部４４−１または第２の個別データ記憶部４４−２からのデータ）、および、少なくとも１つのレジスタ５２内のデータのうち、下位シーケンサ２８により指定されたデータを選択する。そして、後段選択部６０は、選択したデータを試験データ列の各データとして出力する。
【０１３４】
図１４は、本実施形態に係る送信側ブロック１２内の送信部３６の構成の一例を示す。送信部３６は、一例として、シリアライザ７２と、フォーマットコントローラ７４と、ドライバ７６とを含む。
【０１３５】
シリアライザ７２は、データ処理部３２から受け取った試験データ列をシリアルの波形パターンに変換する。フォーマットコントローラ７４は、シリアライザ７２から受け取った波形パターンに応じた波形を有する信号を生成する。更に、フォーマットコントローラ７４は、下位シーケンサ２８により指定されたエッジタイミングにおいて、論理が変化する波形の信号を出力する。ドライバ７６は、フォーマットコントローラ７４から出力された信号を被試験デバイス５００に供給する。
【０１３６】
図１５は、本実施形態に係る受信側ブロック１４内の受信部８２の構成の一例を示す。受信部８２は、一例として、レベルコンパレータ８６と、タイミングコンパレータ８８と、デシリアライザ９０と、位相調整部９２と、ハント部９４とを含む。
【０１３７】
レベルコンパレータ８６は、被試験デバイス５００から出力された信号を閾値と比較して、論理信号を出力する。タイミングコンパレータ８８は、下位シーケンサ２８により指定されたストローブタイミングで、レベルコンパレータ８６により出力された論理信号のデータを順次に取り込む。
【０１３８】
デシリアライザ９０は、タイミングコンパレータ８８により取り込まれたデータ列をパラレルのデータ列に変換する。位相調整部９２は、パケットの先頭の特定コードを検出して、デシリアライザ９０によるパラレルのデータ列の切り出し位相を調整する。ハント部９４は、タイミングコンパレータ８８により取り込まれたデータ列をパケットの先頭の特定コードと比較して、パケットの先頭位置をビット単位で調整する。
【０１３９】
このような受信部８２は、被試験デバイス５００から非確定なタイミングで出力されるパケットを受信することができる。これにより、受信側ブロック１４によれば、被試験デバイス５００から非確定なタイミングで出力されたパケットに含まれるデータ列と、被試験デバイス５００からの出力が期待される試験データ列とを比較することができる。
【０１４０】
図１６は、本実施形態に係るパケットリストの一例を示す。パケットリストには、順次に実行される複数の命令が記述される。パケットリストには、一例として、ＮＯＰ命令、ＩＤＸＩ命令およびＥＸＩＴ命令等が記述される。ＮＯＰ命令は、実行を次の命令に遷移させる。ＩＤＸＩ命令は、指定された回数実行を繰り返した後、実行を次の命令に遷移させる。ＥＸＩＴ命令は、当該パケットシーケンスの実行を終了させる。
【０１４１】
また、パケットリストには、各命令に対応して、パケット関数が記述される。パケットリストには、一例として、ライトパケット、リードパケット、および、所定のコードを発生するアイドルパケット等を発生するパケット関数が記述される。
【０１４２】
更に、パケットリストには、各パケット関数に対応して、当該パケット関数により特定されるパケットを発生するための命令列の先頭アドレス、当該パケット関数により特定されるパケットに含まれる共通データおよび個別データの先頭アドレスが記述される。パケットリスト処理部２２は、このようなパケットリストを実行することにより、各命令を順次に実行する毎に、実行した命令に対応するパケット関数を呼び出すことができる。
【０１４３】
図１７は、本実施形態に係るパケット通信部４３４にコンパイルしてロードされたパケット関数の一例を示す。パケット通信部４３４にロードされたパケット関数には、順次に実行される複数の命令が記述される。
【０１４４】
パケット関数には、一例として、ＮＯＰ命令、ＩＤＸＩ命令およびＲＴＮ命令等が記述される。ＮＯＰ命令は、ポインタにより指定されたアドレスに格納されたデータを１回出力して、実行を次の命令に遷移させる。ＩＤＸＩ命令は、ポインタにより指定されたアドレスに格納されたデータを指定した回数分繰り返して出力して、実行を次の命令に遷移させる。ＲＴＮ命令は、ポインタにより指定されたアドレスに格納されたデータを１回出力して、実行をパケットリストに戻す。
【０１４５】
また、パケット関数には、各命令に対応して制御データが記述される。制御データは、一例として、演算器５６に与える演算式を含む。図１７の例においては、制御データは、当該第１のレジスタ５２−１のデータと出力するデータとの排他的論理和を、第１のレジスタ５２−１に書き戻す演算式（ＲＥＧ１＝ＲＥＧ１＾ＤＢ１またはＲＥＧ１＝ＲＥＧ１＾ＤＢ２）を含む。これに代えて、制御データは、データ変換部３４による変換処理を指定してもよい。
【０１４６】
また、パケット関数は、各命令に対応して、当該命令に対応して出力すべきデータの格納場所を指定する情報が記述される。パケット関数は、一例として、格納場所として、共通データ記憶部４０、個別データ記憶部４４およびレジスタ５２の何れかを指定する。
【０１４７】
図１７の例においては、０ｘ０Ｆまたは０ｘ０１といった十六進数値は、データの格納場所として共通データ記憶部４０のアドレスを示す。また、ＤＢ１は、データの格納場所として第１の個別データ記憶部４４−１を示す。ＤＢ２は、データの格納場所として第２の個別データ記憶部４４−２を示す。ＲＥＧ１は、データの格納場所として第１のレジスタ５２−１を示す。下位シーケンサ２８は、このようなパケット関数に示される命令列を実行することにより、各パケット関数により指定されたデータ列を出力することができる。
【０１４８】
図１８は、本実施形態に係る試験装置１００の処理フローを示す。まず、パケットリスト処理部２２は、パケットリストを実行して、被試験デバイス５００との間で通信する各パケットを順次指定する（Ｓ１１、Ｓ１６）。そして、下位シーケンサ２８は、パケットリスト処理部２２によるパケットの指定を受けると、ステップＳ１２からステップＳ１５の処理を繰り返して実行する。
【０１４９】
下位シーケンサ２８は、パケットの指定を受けると、当該パケットを発生するための命令列を、パケット命令列記憶部２４から呼び出して、先頭の命令から順次に実行する。下位シーケンサ２８は、各命令の実行毎に、ステップＳ１３及びステップＳ１４の処理を行う（Ｓ１２、Ｓ１５）。
【０１５０】
ステップＳ１３において、下位シーケンサ２８は、当該命令に対応するデータを出力する。また、ステップＳ１４において、下位シーケンサ２８は、当該命令に対応する、演算またはデータ変換を実行させる。下位シーケンサ２８は、ステップＳ１３およびステップＳ１４を並行して実行する。
【０１５１】
下位シーケンサ２８は、最後の命令を実行すると、処理をパケットリスト処理部２２に戻して、パケットリスト処理部２２から次のパケットの指定を受ける（Ｓ１５）。そして、パケットリスト処理部２２は、パケットシーケンスにおける最後のパケットまでの処理が完了すると、当該フローを終了する（Ｓ１６）。
【０１５２】
以上のような本実施形態に係る試験装置１００によれば、パケットシーケンスを表わすパケットリストと、パケット内の命令列とが、別個のシーケンサにより実行される。これにより、試験装置１００によれば、プログラムの記述を簡単にすることができる。更に、試験装置１００によれば、共通の種類のパケットを発生するための命令列およびデータを共用化することができるので、格納する情報量を少なくすることができる。
【０１５３】
更に、本実施形態に係る試験装置１００は、下位シーケンサ２８が実行する命令列のアドレスおよび下位シーケンサ２８が読み出すデータ列のアドレスを、パケットリスト処理部２２から個別に指定する。これにより、試験装置１００によれば、同一の命令列によって、異なるデータ列を発生することができる。従って、試験装置１００によれば、同一の命令列を複数個格納しなくてよいので、格納する情報量を少なくすることができる。
【０１５４】
更に、本実施形態に係る試験装置１００は、共通データ記憶部４０および個別データ記憶部４４から読み出したデータに対して指定された処理（即ち、演算または変換）を、データ処理部３２が実行する。即ち、データ処理部３２は、パケット通信における下位層（物理層に近い層）の規定に応じて処理されるべきデータ変換および誤り検出符号を生成することができる。
【０１５５】
これにより、試験装置１００は、パケット通信における上位層のデータを出力させるための命令列およびデータ列を生成して、パケット通信における下位層における処理を別個に指定すればよい。従って、試験装置１００によれば、プログラムの記述を簡単にすることができ、更に、格納する情報量を少なくすることができる。
【０１５６】
更に、本実施形態に係る試験装置１００は、被試験デバイス５００へ信号を送信するための試験データ列を生成する送信側ブロック１２と、被試験デバイス５００から受信した信号と比較するための試験データ列を生成する受信側ブロック１４とを分離して、それぞれにパケットリスト処理部２２および下位シーケンサ２８を有する。試験装置１００によれば、送信側および受信側のプログラムを独立に記述できるので、プログラムを簡単にすることができる。
【０１５７】
そして、試験装置１００は、送信側の下位シーケンサ２８と受信側の下位シーケンサ２８との間で通信することができる。これにより、試験装置１００によれば、例えば送信側に発生したイベントをトリガとして受信側の動作を開始したり、受信側に発生したイベントをトリガとして送信側の動作を開始したりすることが容易となる。
【０１５８】
なお、試験装置１００は、送信側ブロック１２および受信側ブロック１４の組を、複数備える構成であってもよい。この場合、実行処理部４２０は、送信側ブロック１２および受信側ブロック１４の組のそれぞれに別個のシーケンス（別個のパケットリスト）を与えて、互いに独立に実行させる。これにより、試験装置１００は、送信側ブロック１２および受信側ブロック１４の組のそれぞれを、互いに非同期に動作させることができる。
【０１５９】
また、実行処理部４２０は、送信側ブロック１２および受信側ブロック１４の組のそれぞれを、互いに同期して動作させてもよい。この場合、実行処理部４２０は、送信側ブロック１２および受信側ブロック１４の組のそれぞれに同一のシーケンス（同一のパケットリスト）を与えて、互いに同期して実行を開始させる。これにより、試験装置１００は、同一種類または異なる種類のパケット通信型インターフェイスを備えた複数の被試験デバイス５００を、並行して試験することができる。
【０１６０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【０１６１】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１６２】
１００  試験装置、１１０  テストヘッド、１２０  パフォーマンスボード、１３０  制御装置、２００  試験モジュール、３００  付加モジュール、５００  被試験デバイス、５１０  ＣＰＵコアブロック、５２０  イメージコアブロック、６００  メモリインターフェイス、７００  通信インターフェイス、７１０  ＰＣＩ−Ｅｘｐｒｅｓｓインターフェイス、７２０  ＵＳＢインターフェイス、７３０  ＳＤインターフェイス、３０２  ＤＵＴ通信機能ブロック、３０４  本体通信機能ブロック、３１０  試験用メモリ、３２０  直流試験ユニット、３３０  切替部、３４０  取得部、３５０  メモリ制御部、３６０  設定制御部、３７０  パケット通信部、３８０  データ通信部、２１０  バスＩＦ部、２２０  試験部、２３０  パス、２４０  通信コントローラ、４１０  演算処理部、４２０  実行処理部、４３０  通信処理部、４４０  試験プログラム記憶部、４５０  プログラム供給部、４１２  変数記憶部、４１４  演算部、４２６  フロー制御部、４３２  パケットリスト記憶部、４３４  パケット通信部、１２  送信側ブロック、１４  受信側ブロック、２２  パケットリスト処理部、２４  パケット命令列記憶部、２６  パケットデータ列記憶部、２８  下位シーケンサ、３２  データ処理部、３４  データ変換部、３６  送信部、４０  共通データ記憶部、４２  共通データポインタ、４４  個別データ記憶部、４６  個別データポインタ、５２  レジスタ、５４  前段選択部、５６  演算器、６０  後段選択部、７２  シリアライザ、７４  フォーマットコントローラ、７６  ドライバ、８２  受信部、８４  判定部、８６  レベルコンパレータ、８８  タイミングコンパレータ、９０  デシリアライザ、９２  位相調整部、９４  ハント部
【図１】
2009153996.tif 000003
【図２】
2009153996.tif 000004
【図３】
2009153996.tif 000005
【図４】
2009153996.tif 000006
【図５】
2009153996.tif 000007
【図６】
2009153996.tif 000008
【図７】
2009153996.tif 000009
【図８】
2009153996.tif 000010
【図９】
2009153996.tif 000011
【図１０】
2009153996.tif 000012
【図１１】
2009153996.tif 000013
【図１２】
2009153996.tif 000014
【図１３】
2009153996.tif 000015
【図１４】
2009153996.tif 000016
【図１５】
2009153996.tif 000017
【図１６】
2009153996.tif 000018
【図１７】
2009153996.tif 000019
【図１８】
2009153996.tif 000020
【手続補正書】
【提出日】平成22年6月11日(2010.6.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスおよび前記試験モジュールの間に接続されて、前記試験モジュールと比較してより高速な通信およびより低レイテンシの通信の少なくとも一方を前記被試験デバイスとの間で行う付加モジュールと、
を備え、
前記付加モジュールは、
パケット通信プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定するパケットリスト処理部と、
前記パケットリスト処理部により指定されたパケットの命令列に含まれる各命令を順次に実行し、前記パケットリスト処理部により指定されたパケットのデータ列を前記命令列の実行に従って順次に出力させて、前記被試験デバイスとの間の試験に用いる試験データ列を生成するシーケンサと、
前記シーケンサにより生成された前記パケットの試験データ列を、前記被試験デバイスとの間で送受信する送受信部と、
を有する
試験装置。
【請求項２】
前記被試験デバイスに接続され、前記被試験デバイスとの間でデータを通信する第１の前記試験モジュールと、
前記付加モジュールに接続され、前記付加モジュールを制御する第２の前記試験モジュールと、
を備える請求項１に記載の試験装置。
【請求項３】
前記試験モジュールは、
前記被試験デバイスに接続され、前記被試験デバイスとの間でデータを通信する少なくとも１つの第１端子と、
前記付加モジュールに接続され、前記付加モジュールを制御するための少なくとも１つの第２端子と、
を備える請求項１に記載の試験装置。
【請求項４】
前記試験モジュールを搭載するテストヘッドと、
前記テストヘッドに載置されて、前記試験モジュールおよび前記被試験デバイスとの間を接続するパフォーマンスボードと、
を備え、
前記付加モジュールは、前記パフォーマンスボードに搭載される
請求項１から３の何れかに記載の試験装置。
【請求項５】
前記付加モジュールは、授受するデータ値およびタイミングが予め試験プログラムにより特定できない信号を前記被試験デバイスとの間で通信し、授受するデータ値およびタイミングが予め前記試験プログラムにより特定できる信号を前記試験モジュールとの間で通信する請求項１から４の何れかに記載の試験装置。
【請求項６】
前記付加モジュールは、前記被試験デバイスが外部のメモリをアクセスするためのメモリインターフェイスに接続される請求項１から５の何れかに記載の試験装置。
【請求項７】
前記付加モジュールは、前記被試験デバイスによる前記メモリインターフェイスからのメモリアクセスを受け取って、当該メモリアクセスに応じて前記被試験デバイスとの間でデータを授受する試験用メモリを有する請求項６に記載の試験装置。
【請求項８】
前記付加モジュールは、前記メモリインターフェイスを前記試験用メモリおよび前記試験モジュールのいずれに接続するかを切り替える切替部を有する請求項７に記載の試験装置。
【請求項９】
前記付加モジュールは、前記メモリインターフェイスおよび前記試験用メモリの間で伝送される信号を取得する取得部を有する請求項７に記載の試験装置。
【請求項１０】
前記付加モジュールは、前記試験モジュールからの制御を受けて、前記試験用メモリをアクセスするメモリ制御部を有する請求項７に記載の試験装置。
【請求項１１】
前記付加モジュールは、
前記被試験デバイスとの間でパケットを通信するパケット通信部と、
前記試験モジュールとの間で前記パケットに含まれるデータを授受するデータ通信部と、
を有する請求項１から１０の何れかに記載の試験装置。
【請求項１２】
前記付加モジュールは、前記試験モジュールの端子を前記被試験デバイスに接続するか、前記パケット通信部を前記被試験デバイスへと接続するかを切り替える切替部を有する請求項１１に記載の試験装置。
【請求項１３】
前記試験モジュールは、前記試験装置の制御装置からの前記付加モジュールへのアクセス要求を、前記付加モジュールへと転送するパスを有する請求項１から１２の何れかに記載の試験装置。
【請求項１４】
前記試験モジュールは、前記被試験デバイスの試験用に設けられた端子を介して前記付加モジュールを制御する請求項１から１２の何れかに記載の試験装置。
【請求項１５】
前記試験モジュールは、通信用インターフェイスを介して前記付加モジュールを制御する請求項１から１２の何れかに記載の試験装置。
【請求項１６】
被試験デバイスを試験する試験装置を用いた試験方法であって、
前記試験装置は、
前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスおよび前記試験モジュールの間に接続されて、前記試験モジュールと比較してより高速な通信およびより低レイテンシの通信の少なくとも一方を前記被試験デバイスとの間で行う付加モジュールと、
を備え、
前記付加モジュールは、
パケット通信プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定するパケットリスト処理部と、
前記パケットリスト処理部により指定されたパケットの命令列に含まれる各命令を順次に実行し、前記パケットリスト処理部により指定されたパケットのデータ列を前記命令列の実行に従って順次に出力させて、前記被試験デバイスとの間の試験に用いる試験データ列を生成するシーケンサと、
前記シーケンサにより生成された前記パケットの試験データ列を、前記被試験デバイスとの間で送受信する送受信部と、
を有し、
前記試験モジュールが前記付加モジュールを介して前記被試験デバイスを試験する
試験方法。
【手続補正書】
【提出日】平成23年5月19日(2011.5.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスおよび前記試験モジュールの間に接続されて、前記試験モジュールと比較してより高速な通信およびより低レイテンシの通信の少なくとも一方を前記被試験デバイスとの間で行う付加モジュールと、
を備え、
前記付加モジュールは、
パケット通信プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定するパケットリスト処理部と、
前記パケットリスト処理部により指定されたパケットの命令列に含まれる各命令を命令内容に従って順次に遷移させながら実行し、データ列に含まれるデータの位置を表すオフセット位置を前記命令の実行位置の遷移に応じて変更して、前記パケットリスト処理部により指定されたパケットの前記オフセット位置に対応するデータを出力させることにより、前記パケットリスト処理部により指定されたパケットのデータ列に含まれる各データを前記命令列に含まれる命令の実行順序に従った順序で順次に出力させて、前記被試験デバイスとの間の試験に用いる試験データ列を生成するシーケンサと、
前記シーケンサにより生成された前記パケットの試験データ列を、前記被試験デバイスとの間で送受信する送受信部と、
を有する
試験装置。
【請求項２】
前記被試験デバイスに接続され、前記被試験デバイスとの間でデータを通信する第１の前記試験モジュールと、
前記付加モジュールに接続され、前記付加モジュールを制御する第２の前記試験モジュールと、
を備える請求項１に記載の試験装置。
【請求項３】
前記試験モジュールは、
前記被試験デバイスに接続され、前記被試験デバイスとの間でデータを通信する少なくとも１つの第１端子と、
前記付加モジュールに接続され、前記付加モジュールを制御するための少なくとも１つの第２端子と、
を備える請求項１に記載の試験装置。
【請求項４】
前記試験モジュールを搭載するテストヘッドと、
前記テストヘッドに載置されて、前記試験モジュールおよび前記被試験デバイスとの間を接続するパフォーマンスボードと、
を備え、
前記付加モジュールは、前記パフォーマンスボードに搭載される
請求項１から３の何れかに記載の試験装置。
【請求項５】
前記付加モジュールは、授受するデータ値およびタイミングが予め試験プログラムにより特定できない信号を前記被試験デバイスとの間で通信し、授受するデータ値およびタイミングが予め前記試験プログラムにより特定できる信号を前記試験モジュールとの間で通信する請求項１から４の何れかに記載の試験装置。
【請求項６】
前記付加モジュールは、前記被試験デバイスが外部のメモリをアクセスするためのメモリインターフェイスに接続される請求項１から５の何れかに記載の試験装置。
【請求項７】
前記付加モジュールは、前記被試験デバイスによる前記メモリインターフェイスからのメモリアクセスを受け取って、当該メモリアクセスに応じて前記被試験デバイスとの間でデータを授受する試験用メモリを有する請求項６に記載の試験装置。
【請求項８】
前記付加モジュールは、前記メモリインターフェイスを前記試験用メモリおよび前記試験モジュールのいずれに接続するかを切り替える切替部を有する請求項７に記載の試験装置。
【請求項９】
前記付加モジュールは、前記メモリインターフェイスおよび前記試験用メモリの間で伝送される信号を取得する取得部を有する請求項７に記載の試験装置。
【請求項１０】
前記付加モジュールは、前記試験モジュールからの制御を受けて、前記試験用メモリをアクセスするメモリ制御部を有する請求項７に記載の試験装置。
【請求項１１】
前記付加モジュールは、
前記被試験デバイスとの間でパケットを通信するパケット通信部と、
前記試験モジュールとの間で前記パケットに含まれるデータを授受するデータ通信部と、
を有する請求項１から１０の何れかに記載の試験装置。
【請求項１２】
前記付加モジュールは、前記試験モジュールの端子を前記被試験デバイスに接続するか、前記パケット通信部を前記被試験デバイスへと接続するかを切り替える切替部を有する請求項１１に記載の試験装置。
【請求項１３】
前記試験モジュールは、前記試験装置の制御装置からの前記付加モジュールへのアクセス要求を、前記付加モジュールへと転送するパスを有する請求項１から１２の何れかに記載の試験装置。
【請求項１４】
前記試験モジュールは、前記被試験デバイスの試験用に設けられた端子を介して前記付加モジュールを制御する請求項１から１２の何れかに記載の試験装置。
【請求項１５】
前記試験モジュールは、通信用インターフェイスを介して前記付加モジュールを制御する請求項１から１２の何れかに記載の試験装置。
【請求項１６】
被試験デバイスを試験する試験装置を用いた試験方法であって、
前記試験装置は、
前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスおよび前記試験モジュールの間に接続されて、前記試験モジュールと比較してより高速な通信およびより低レイテンシの通信の少なくとも一方を前記被試験デバイスとの間で行う付加モジュールと、
を備え、
前記付加モジュールは、
パケット通信プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定するパケットリスト処理部と、
前記パケットリスト処理部により指定されたパケットの命令列に含まれる各命令を命令内容に従って順次に遷移させながら実行し、データ列に含まれるデータの位置を表すオフセット位置を前記命令の実行位置の遷移に応じて変更して、前記パケットリスト処理部により指定されたパケットの前記オフセット位置に対応するデータを出力させることにより、前記パケットリスト処理部により指定されたパケットのデータ列に含まれる各データを前記命令列に含まれる命令の実行順序に従った順序で順次に出力させて、前記被試験デバイスとの間の試験に用いる試験データ列を生成するシーケンサと、
前記シーケンサにより生成された前記パケットの試験データ列を、前記被試験デバイスとの間で送受信する送受信部と、
を有し、
前記試験モジュールが前記付加モジュールを介して前記被試験デバイスを試験する
試験方法。
【国際調査報告】
2009153996.tif 000021
2009153996.tif 000022
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