(57)【要約】  アドレス信号発生回路１０は、メモリのアクセス先のアドレスを示すアドレス信号ＡＤＲＳ＿ＩＮを生成する。反転禁止信号生成部１２は、アドレス信号ＡＤＲＳ＿ＩＮと同じビット幅を有し、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの反転を禁止する反転禁止信号ＩＮＨ１〜ＩＮＨ５を、複数のパターン生成する。セレクタ１４は、反転禁止信号生成部１２により生成される複数パターンの反転禁止信号ＩＮＨ１〜ＩＮＨ５から、いずれかを選択して出力する。アドレス信号反転回路１６は、反転制御信号ＩＮＶＥＲＴがアサートされると、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの内、セレクタ１４により選択された反転禁止信号ＩＮＨによって反転が禁止されないビットのみを反転して出力する。
2009141849.tif 000002
【特許請求の範囲】
【請求項１】
メモリの試験装置に搭載されるパターン発生器であって、
前記メモリのアクセス先のアドレスを示すアドレス信号を生成するアドレス信号発生回路と、
前記アドレス信号と同じビット幅を有し、前記アドレス信号の各ビットに対する演算処理を禁止する演算禁止信号を、複数のパターン生成する演算禁止信号生成部と、
前記演算禁止信号生成部により生成される複数パターンの演算禁止信号から、いずれかを選択して出力するセレクタと、
前記アドレス信号と、前記アドレス信号に対する演算処理を指示する演算制御信号と、前記セレクタにより選択された前記演算禁止信号と、を受け、前記演算制御信号がアサートされると、前記アドレス信号の各ビットの内、前記演算禁止信号によって演算処理が禁止されないビットのみに演算処理を施して出力するアドレス信号演算回路と、
を備えることを特徴とするパターン発生器。
【請求項２】
前記セレクタは、前記メモリのバースト転送時のバースト長に応じて、いずれかの演算禁止信号を選択することを特徴とする請求項１に記載のパターン発生器。
【請求項３】
前記アドレス信号演算回路による前記演算処理は、前記アドレス信号の反転処理であることを特徴とする請求項１または２に記載のパターン発生器。
【請求項４】
前記アドレス信号演算回路は、
前記セレクタにより選択された前記演算禁止信号に応じた信号と前記演算制御信号の論理積を生成するＡＮＤゲートと、
前記ＡＮＤゲートから出力される信号と前記アドレス信号の、対応するビット同士の排他的論理和を生成するＸＯＲゲートと、
を含むことを特徴とする請求項３に記載のパターン発生器。
【請求項５】
前記演算禁止信号生成部は、複数のパターンの前記演算禁止信号をそれぞれ格納する複数のレジスタを含むことを特徴とする請求項１から４のいずれかに記載のパターン発生器。
【請求項６】
メモリの試験装置に搭載されるパターン発生器であって、
前記メモリに書き込まれるデータ信号を生成するデータ信号発生回路と、
前記データ信号と同じビット幅を有し、前記データ信号の各ビットに対する演算処理を禁止する演算禁止信号を、複数のパターン生成する演算禁止信号生成部と、
前記演算禁止信号生成部により生成される複数パターンの演算禁止信号から、いずれかを選択して出力するセレクタと、
前記データ信号と、前記データ信号に対する演算処理を指示する演算制御信号と、前記セレクタにより選択された前記演算禁止信号と、を受け、前記演算制御信号がアサートされると、前記データ信号の各ビットの内、前記演算禁止信号によって演算処理が禁止されないビットのみに演算処理を施して出力するデータ信号演算回路と、
を備えることを特徴とするパターン発生器。
【請求項７】
前記データ信号演算回路による前記演算処理は、前記データ信号の反転処理であることを特徴とする請求項６に記載のパターン発生器。
【請求項８】
前記データ信号演算回路は、
前記セレクタにより選択された前記演算禁止信号に応じた信号と前記演算制御信号の論理積を生成するＡＮＤゲートと、
前記ＡＮＤゲートから出力される信号と前記データ信号の、対応するビット同士の排他的論理和を生成するＸＯＲゲートと、
を含むことを特徴とする請求項７に記載のパターン発生器。
【請求項９】
前記演算禁止信号生成部は、複数のパターンの前記演算禁止信号をそれぞれ格納する複数のレジスタを含むことを特徴とする請求項６から８のいずれかに記載のパターン発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの試験装置に使用されるパターン発生器に関する。
【背景技術】
【０００２】
パーソナルコンピュータやワークステーションなどの電子計算機の主記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が使用される。【０００３】
メモリを試験する場合、メモリ内のセルにデータを書き込み、その後データを読み出して期待値と一致するかを判定し、メモリ全体としての良否を判定し、あるいは不良セルの特定を行う。かかる試験装置の内部には、アクセス先のセルのアドレスを示すアドレス信号を生成するアドレス信号発生回路が設けられる。試験装置は、このアドレス信号発生回路により生成されたアドレス信号を利用して、データの書き込みやデータの読み出しを行う。【０００４】
実使用に近い状態、つまりランダムアクセス状態でメモリを試験するために、アクセス先のアドレスを所定のパターンに従って変化させていく場合がある。このために、試験装置にはパターンプログラムにより生成されるアドレスの全ビットを反転させるアドレス反転回路が実装される場合があった。アドレス反転回路を用いると、アクセス先のメモリセルの位置を簡単に変化させることができる。
【特許文献１】特開２０００−１２３５９７号公報
【特許文献２】国際公開第２００４／１１３９４１号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら近年のメモリは、データのバースト転送を行うようになっており、バースト転送を行っているアドレス、通常はカラムアドレスの下位数ビットについては、ビットを反転させると所望のセルにアクセスできなくなる。【０００６】
本発明はかかる課題に鑑みてなされたものであり、その目的のひとつは、必要なときに必要なビットのみを反転制御可能な信号発生器の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、メモリの試験装置に搭載されるパターン発生器に関する。このパターン発生器は、メモリのアクセス先のアドレスを示すアドレス信号を生成するアドレス信号発生回路と、アドレス信号と同じビット幅を有し、アドレス信号の各ビットに対する演算処理を禁止する演算禁止信号を、複数のパターン生成する演算禁止信号生成部と、演算禁止信号生成部により生成される複数パターンの演算禁止信号から、いずれかを選択して出力するセレクタと、アドレス信号と、アドレス信号に対する演算処理を指示する演算制御信号と、セレクタにより選択された演算禁止信号と、を受け、演算制御信号がアサートされると、アドレス信号の各ビットの内、演算禁止信号によって演算処理が禁止されないビットのみに演算処理を施して出力するアドレス信号演算回路と、を備える。【０００８】
この態様によると、演算を許可するビット、禁止するビットを規定する演算禁止信号を複数パターン用意しておき、いずれかを選択することによって、被試験デバイスであるメモリの動作に応じて、必要なときに必要なビットのみを反転させることができる。【０００９】
セレクタは、メモリのバースト転送時のバースト長に応じて、いずれかの演算禁止信号を選択してもよい。
バースト長に応じて演算処理を許可するビットの位置を変化させることにより、適切なアドレスにアクセスすることが可能となる。【００１０】
アドレス信号演算回路による演算処理は、アドレス信号の反転処理であってもよい。また、演算処理は、論理アドレスから物理アドレスに対する変換処理であってもよい。【００１１】
アドレス信号演算回路は、セレクタにより選択された演算禁止信号に応じた信号と演算制御信号の論理積を生成するＡＮＤゲートと、ＡＮＤゲートから出力される信号とアドレス信号の、対応するビット同士の排他的論理和を生成するＸＯＲゲートと、を含んでもよい。【００１２】
演算禁止信号生成部は、複数のパターンの演算禁止信号をそれぞれ格納する複数のレジスタを含んでもよい。【００１３】
本発明の別の態様もまた、メモリの試験装置に搭載されるパターン発生器に関する。このパターン発生器は、メモリに書き込まれるデータ信号を生成するデータ信号発生回路と、データ信号と同じビット幅を有し、データ信号の各ビットに対する演算処理を禁止する演算禁止信号を、複数のパターン生成する演算禁止信号生成部と、演算禁止信号生成部により生成される複数パターンの演算禁止信号から、いずれかを選択して出力するセレクタと、データ信号と、データ信号に対する演算処理を指示する演算制御信号と、セレクタにより選択された演算禁止信号と、を受け、演算制御信号がアサートされると、データ信号の各ビットの内、演算禁止信号によって演算処理が禁止されないビットのみに演算処理を施して出力するデータ信号演算回路と、を備える。【００１４】
この態様によると、演算処理を許可するビット、禁止するビットを規定する演算禁止信号を複数パターン用意しておき、いずれかを選択することによって、被試験デバイスであるメモリの動作に応じて、必要なときに必要なビットのみを反転させることができる。【００１５】
データ信号演算回路による演算処理は、データ信号の反転処理であってもよい。また、演算処理は、所定の規則にもとづく変換処理であってもよい。【００１６】
データ信号演算回路は、セレクタにより選択された演算禁止信号に応じた信号と演算制御信号の論理積を生成するＡＮＤゲートと、ＡＮＤゲートから出力される信号とデータ信号の、対応するビット同士の排他的論理和を生成するＸＯＲゲートと、を含んでもよい。【００１７】
演算禁止信号生成部は、複数のパターンの演算禁止信号をそれぞれ格納する複数のレジスタを含んでもよい。【００１８】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置、プログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明のある態様によれば、アドレス信号やデータ信号を必要なときに必要なビットのみを適切に演算処理することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態に係る試験装置の全体構成を示すブロック図である。
【図２】アドレス反転機能を備えるパターン発生器の構成を示すブロック図である。
【符号の説明】
【００２１】
１００…試験装置、１０２…タイミング発生器、１０４…パターン発生器、１０６…波形整形器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、２００…ＤＵＴ、１０…アドレス信号発生回路、１２…反転禁止信号生成部、１４…セレクタ、１６…アドレス信号反転回路、１８…ＡＮＤゲート、２０…ＸＯＲゲート。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。【００２３】
図１は、実施の形態に係る試験装置１００の全体構成を示すブロック図である。試験装置１００は、ＤＵＴ２００の良否を判定し、あるいは不良箇所を特定する機能を有する。以下の説明では、ＤＵＴ２００はバースト転送機能を有するメモリ（ＲＡＭ）であるものとする。【００２４】
試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２を備える。【００２５】
パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１０４に供給し、遅延クロックＣＫｄを波形整形器１０６に供給する。そして、パターン発生器１０４は、ＤＵＴ２００が有する複数の記憶領域であるブロックのそれぞれを示すアドレス信号ＡＤＲＳ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器１０６に供給する。【００２６】
波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。そして、波形整形器１０６は、パターン発生器１０４から供給されたアドレス信号ＡＤＲＳ、及び生成した試験パターン信号Ｓｔを、ライトドライバ１０８を介してＤＵＴ２００に供給する。【００２７】
また、パターン発生器１０４は、ＤＵＴ２００がアドレス信号ＡＤＲＳ及び試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、論理比較部１１２に供給する。【００２８】
コンパレータ１１０は、ＤＵＴ２００からアドレス信号ＡＤＲＳに対応するセルのデータＤｏを読み出し、論理比較部１１２へと出力する。論理比較部１１２は、ＤＵＴ２００から読み出されたデータＤｏとパターン発生器１０４から供給された期待値データＤｅｘｐとを比較して、ＤＵＴ２００の良否を判定する。【００２９】
試験装置１００は、実使用に近い状態でさまざまなアドレスのセルを効率よく試験するために、パターン発生器１０４において生成したアドレス信号ＡＤＲＳを、所定の規則にもとづいて変化させる。たとえばパターン発生器１０４は、生成したアドレス信号ＡＤＲＳのビット反転を行い、反転されたアドレス信号ＡＤＲＳ’を用いてメモリにアクセスする。パターン発生器１０４には、アドレス信号ＡＤＲＳのビットを反転させるためのアドレス信号反転回路が設けられる。【００３０】
図２は、アドレス反転機能を備えるパターン発生器１０４の構成を示すブロック図である。パターン発生器１０４は、アドレス信号発生回路１０、反転禁止信号生成部１２、セレクタ１４、アドレス信号反転回路１６、を備える。明細書中、様々な処理を行う機能ブロックとして記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他のＬＳＩで構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組み合わせによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。【００３１】
アドレス信号発生回路１０は、メモリのアクセス先のアドレスを示すアドレス信号ＡＤＲＳ＿ＩＮを生成する。アドレス信号ＡＤＲＳ＿ＩＮのビット幅はたとえば２４ビットである。反転禁止信号生成部１２は、アドレス信号ＡＤＲＳ＿ＩＮと同じビット幅（２４ビット）を有し、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの反転を禁止する反転禁止信号を、複数のパターン生成する。本実施の形態では、５通りの反転禁止信号ＩＮＨ１［２３：０］〜ＩＮＨ５［２３：０］を生成する。反転禁止信号の上位ｉビット目が１のとき（アサート）、対応するアドレス信号ＡＤＲＳ＿ＩＮの上位ｉビット目の反転が禁止され、０のとき（ネゲート）反転が許可される。【００３２】
たとえば反転禁止信号生成部１２は、複数のパターンの反転禁止信号ＩＮＨ１〜ＩＮＨ５をそれぞれ格納する複数のレジスタＲＥＧ１〜ＲＥＧ５で構成することができる。試験装置１００は、パターンプログラムに応じて生成した反転禁止信号ＩＮＨ１〜ＩＮＨ５を、各レジスタＲＥＧ１〜ＲＥＧ５に与える。【００３３】
セレクタ１４は、反転禁止信号生成部１２により生成される複数パターンの反転禁止信号ＩＮＨ１〜ＩＮＨ５から、いずれかを選択して出力する。セレクタ１４には、パターンプログラムに従って生成される選択信号ＳＥＬＥＣＴが入力されており、セレクタ１４は、この選択信号ＳＥＬＥＣＴに応じたいずれかの反転禁止信号ＩＮＨ１〜ＩＮＨ５を選択する。【００３４】
アドレス信号反転回路１６は、アドレス信号ＡＤＲＳ＿ＩＮと、アドレス信号ＡＤＲＳ＿ＩＮの反転を指示する反転制御信号ＩＮＶＥＲＴと、セレクタ１４により選択された反転禁止信号ＩＮＨと、を受ける。反転制御信号ＩＮＶＥＲＴが１のとき（アサート）、アドレス信号ＡＤＲＳ＿ＩＮが反転され、０のとき（ネゲート）、アドレス信号ＡＤＲＳ＿ＩＮは反転されずに出力される。【００３５】
アドレス信号反転回路１６は、反転制御信号ＩＮＶＥＲＴがアサートされると、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの内、反転禁止信号ＩＮＨによって反転が禁止されないビットのみ、言い換えれば許可されたビットのみを反転して出力する。【００３６】
アドレス信号反転回路１６は、ＡＮＤゲート１８とＸＯＲゲート２０を含む。ＡＮＤゲート１８の一つの入力端子は反転論理となっており、この反転入力にはセレクタ１４により選択された反転禁止信号ＩＮＨが入力される。ＡＮＤゲート１８は、反転禁止信号ＩＮＨに応じた信号と反転制御信号ＩＮＶＥＲＴの論理積を生成する。ＸＯＲゲート２０は、ＡＮＤゲート１８から出力される信号とアドレス信号ＡＤＲＳ＿ＩＮを受け、２つの信号の対応するビット同士の排他的論理和を生成する。【００３７】
図１の試験装置１００は、アドレス信号反転回路１６から出力されるアドレス信号ＡＤＲＳ＿ＯＵＴで指定されるアドレスにアクセスする。【００３８】
パターンプログラムに応じて生成されるセレクト信号ＳＥＬＥＣＴの値は、メモリアクセスのバースト転送時のバースト長に応じて設定されてもよい。つまりセレクタ１４は、複数の反転禁止信号ＩＮＨ１〜ＩＮＨ５の中から、バースト長に応じたいずれかを選択する。たとえばバースト長が２の場合、バーストアドレスの変化が最下位ビット（ＬＳＢ）のみとなるため、最下位ビットのみの反転を禁止することが望ましい。したがってセレクタ１４は、最下位ビットのみが１で、残りのビットが０である反転禁止信号ＩＮＨを選択すればよい。バースト長が４の場合、最下位から２ビットが１で、残りのビットが０である反転禁止信号ＩＮＨを選択すればよい。【００３９】
言い換えれば、反転禁止信号生成部１２により生成される反転禁止信号ＩＮＨ１〜ＩＮＨ５のいくつかはそれぞれ、想定される複数のバースト長のそれぞれにおいて、反転を禁止すべきビットが１、その他のビットが０に設定される。【００４０】
また反転禁止信号ＩＮＨ１〜ＩＮＨ５のいくつかを、アドレス変換を行うための生成規則として利用しても良い。たとえば反転禁止信号を、１ビットおきに１、０、１、０…のように設定したり、あるいは上位数ビットを０、下位数ビットを１のように設定すれば、ひとつのアドレス信号ＡＤＲＳ＿ＩＮから複数のアドレス信号ＡＤＲＳ＿ＯＵＴを簡易に生成することができる。【００４１】
以上が試験装置１００の全体構成である。続いてその動作の一例を説明する。図１の試験装置１００は、反転制御信号ＩＮＶＥＲＴをネゲートした状態で、アドレス信号ＡＤＲＳ＿ＩＮをパターンプログラムに従って順次生成し、ＤＵＴ２００を試験する。つまりＡＤＲＳ＿ＩＮ＝ＡＤＲＳ＿ＯＵＴの状態で一連の試験を実行する。【００４２】
一連の試験が終了すると、反転制御信号ＩＮＶＥＲＴをアサートした状態で、同じパターンプログラムにしたがってアドレス信号ＡＤＲＳ＿ＩＮを順次生成する。その結果、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの内、反転禁止信号ＩＮＨによって許可されたビットが反転されたアドレス信号ＡＤＲＳ＿ＯＵＴが生成される。試験装置１００は変換後のアドレス信号ＡＤＲＳ＿ＯＵＴにもとづいてメモリアクセスを実行する。【００４３】
バースト転送した状態でＤＵＴ２００を試験する場合、試験装置１００は、パターンプログラムに従ってバースト長を変化させ、これに応じてセレクト信号ＳＥＬＥＣＴを変化させる。その結果、バースト長に応じて設定された反転禁止信号が選択され、アドレス信号ＡＤＲＳ＿ＩＮの必要なビットのみを、必要なタイミングで反転させることができる。【００４４】
つまり実施の形態に係る試験装置１００によれば、アドレス信号のビットのうち、反転を許可するビット、禁止するビットを規定する反転禁止信号を複数パターン用意しておき、いずれかを選択することによって、被試験デバイスであるメモリの動作に応じて、必要なときに必要なビットのみを反転させることができる。【００４５】
また、バースト長に応じて反転を禁止するビットを設定する際に、バースト長を変化させるたびに、反転禁止信号を再生成すると、プログラムが複雑化するという問題が生じる。一方、実施の形態に係る試験装置１００は、複数のパターンの反転禁止信号の中からいずれかを選択する構成としているため、パターンプログラムに応じて適切なセレクト信号ＳＥＬＥＣＴを生成すれば済み、プログラムを簡素化できる。【００４６】
実施の形態では、アドレス信号反転回路１６によってアドレス信号を反転する場合について説明したが、本発明は、反転処理のみに限定されるものではなく、アドレス信号またはデータ信号の各ビットに対して演算処理を行う任意の回路に拡張することができる。たとえば、パターン発生器には、論理アドレスから物理アドレスに変換したり、アドレスを所定の規則にもとづいてスクランブル・逆スクランブルするためのアドレス変換回路が搭載される場合がある。この場合に、アドレスの変換をビットごとに禁止する変換禁止信号を生成する変換禁止信号生成部を設け、変換禁止信号にもとづいて、アドレス信号の各ビットの変換、非変換を制御してもよい。【００４７】
つまり、実施の形態で説明したパターンをより一般化すると、以下の思想が導き出される。【００４８】
パターン発生器は、アドレス信号発生回路（１０）と、演算禁止信号生成部（１２）と、セレクタ（１４）と、アドレス信号演算回路（１６）と、を備える。アドレス信号発生回路（１０）は、メモリのアクセス先のアドレスを示すアドレス信号ＡＤＲＳ＿ＩＮを生成する。演算禁止信号生成部（１２）は、アドレス信号ＡＤＲＳ＿ＩＮと同じビット幅を有し、アドレス信号の各ビットに対する演算処理を禁止する演算禁止信号（ＩＮＨ）を、複数のパターン生成する。セレクタ（１４）は、演算禁止信号生成部（１２）により生成される複数パターンの演算禁止信号（ＩＮＨ１〜ＩＮＨ５）から、いずれかを選択して出力する。アドレス信号演算回路（１６）は、アドレス信号ＡＤＲＳ＿ＩＮと、アドレス信号に対する演算処理を指示する演算制御信号（ＩＮＶＥＲＴ）と、セレクタ（１４）により選択された演算禁止信号（ＩＮＨ）と、を受ける。アドレス演算回路１６は、演算制御信号（ＩＮＶＥＲＴ）がアサートされると、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの内、演算禁止信号（ＩＮＨ）によって演算処理が禁止されないビットのみに演算処理を施して出力する。【００４９】
以上は、アドレス信号の反転回路（もしくはそれ以外の演算処理）について説明したが、同じアーキテクチャをデータ信号の反転処理（演算処理）に適用することができる。つまり、試験装置１００は、図２のアドレス信号発生回路１０をメモリに書き込まれるデータ信号を生成するデータ信号発生回路に置き換えて構成されるパターン発生器１０４を備えても良い。このパターン発生器１０４において、反転禁止信号ＩＮＨ１〜ＩＮＨ５には、異なるパターンが設定される。【００５０】
データ信号の反転もしくはその他の演算処理に、実施の形態に係る信号反転機構（信号変換機構）を設けることにより、以下の効果を得ることができる。
たとえば反転禁止信号ＩＮＨ１〜ＩＮＨ５のいくつかに、データ信号の変換規則を格納しておけば、データ信号生成回路がパターンプログラムに従ってデータ信号を生成し、このデータ信号を異なるパターンの反転禁止信号を用いて反転することにより、ひとつのデータ信号から複数のデータ信号を生成することができ、メモリをさまざまな条件で試験することができる。【００５１】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【産業上の利用可能性】
【００５２】
本発明は、半導体試験装置に利用できる。
【図１】
2009141849.tif 000003
【図２】
2009141849.tif 000004
【手続補正書】
【提出日】平成23年2月21日(2011.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリの試験装置に搭載されるパターン発生器であって、
前記メモリのアクセス先のアドレスを示すアドレス信号を生成するアドレス信号発生回路と、
前記アドレス信号と同じビット幅を有し、前記アドレス信号の各ビットに対する演算処理を禁止する演算禁止信号を、複数のパターン生成する演算禁止信号生成部と、
前記演算禁止信号生成部により生成される複数パターンの演算禁止信号から、いずれかを選択して出力するセレクタと、
前記アドレス信号と、前記アドレス信号に対する演算処理を指示する演算制御信号と、前記セレクタにより選択された前記演算禁止信号と、を受け、前記演算制御信号がアサートされると、前記アドレス信号の各ビットの内、前記演算禁止信号によって演算処理が禁止されないビットのみに演算処理を施して出力するアドレス信号演算回路と、
を備えることを特徴とするパターン発生器。
【請求項２】
前記セレクタは、前記メモリのバースト転送時のバースト長に応じて、いずれかの演算禁止信号を選択することを特徴とする請求項１に記載のパターン発生器。
【請求項３】
前記アドレス信号演算回路による前記演算処理は、前記アドレス信号の反転処理であることを特徴とする請求項１または２に記載のパターン発生器。
【請求項４】
前記アドレス信号演算回路は、
前記セレクタにより選択された前記演算禁止信号に応じた信号と前記演算制御信号の論理積を生成するＡＮＤゲートと、
前記ＡＮＤゲートから出力される信号と前記アドレス信号の、対応するビット同士の排他的論理和を生成するＸＯＲゲートと、
を含むことを特徴とする請求項３に記載のパターン発生器。
【請求項５】
前記演算禁止信号生成部は、複数のパターンの前記演算禁止信号をそれぞれ格納する複数のレジスタを含むことを特徴とする請求項１から４のいずれかに記載のパターン発生器。
【国際調査報告】
2009141849.tif 000005
2009141849.tif 000006
2009141849.tif 000007
2009141849.tif 000008