(57)【要約】  半導体アセンブリが開示されている。半導体アセンブリは、少なくとも２層の誘電体層によって絶縁された、導電パターンを備えた少なくとも２層を有する多層基板を含む。基板は、第１の表面および第２の表面を含む。制御チップを含むリードレス・パッケージが多層基板に接続される。縦型トランジスタを含む半導体ダイが多層基板に接続される。第２の表面には、基板を回路基板に取り付ける導電構造がある。制御チップおよび半導体ダイは、多層基板を通して電気的に通信する。
2009524241.tif 000002
【特許請求の範囲】
【請求項１】
半導体アセンブリであって、
少なくとも２層の誘電体層によって絶縁された導電パターンを備えた少なくとも２層を有し、第１の表面および第２の表面を含む多層基板と、
前記多層基板に接続された制御チップを含むリードレス・パッケージと、
前記多層基板に接続された縦型トランジスタを含む半導体ダイと、
前記多層基板を回路基板に取り付けるための、前記第２の表面上の導電構造と、
を含み、
前記制御チップおよび前記半導体ダイが多層基板を通して電気的に通信する、
半導体アセンブリ。
【請求項２】
請求項１記載の半導体アセンブリであって、リードレス・パッケージがＢＧＡタイプのパッケージである前記半導体アセンブリ。
【請求項３】
請求項１記載の半導体アセンブリであって、前記多層基板が横方向面領域を有し、前記各導電パターンが前記横方向面領域の少なくとも５０％を占めている前記半導体アセンブリ。
【請求項４】
請求項１記載の半導体アセンブリであって、縦型トランジスタが電力ＭＯＳＦＥＴである前記半導体アセンブリ。
【請求項５】
請求項１記載の半導体アセンブリであって、前記縦型トランジスタを含む前記半導体ダイが前記多層基板の前記第２の表面に搭載され、前記制御チップが前記多層基板の前記第１の表面に搭載された前記半導体アセンブリ。
【請求項６】
請求項１記載の半導体アセンブリであって、前記半導体アセンブリが完全な電源を構成する前記半導体アセンブリ。
【請求項７】
請求項１記載の半導体アセンブリであって、前記半導体ダイは第１の半導体ダイであり、前記縦型トランジスタは第１の縦型トランジスタでかつ高電位側トランジスタであり、また前記半導体アセンブリは更に、低電位側トランジスタである第２のトランジスタを含む第２のダイを含んでおり、前記高電位側トランジスタおよび前記低電位側トランジスタは、前記制御チップによって制御される前記半導体アセンブリ。
【請求項８】
請求項１記載の半導体アセンブリであって、前記半導体ダイは第１の半導体ダイであり、前記縦型トランジスタは第１の縦型トランジスタでかつ高電位側トランジスタであり、また前記半導体アセンブリは更に、低電位側トランジスタである第２のトランジスタを含む第２のダイを含んでおり、前記高電位側トランジスタおよび前記低電位側トランジスタは、前記制御チップによって制御され、前記第１および第２の半導体ダイは、ＢＧＡパッケージにパッケージングされている前記半導体アセンブリ。
【請求項９】
システムであって、
請求項１記載の半導体アセンブリと、
回路基板と、
を含むシステム。
【請求項１０】
半導体アセンブリを作製する方法であって、
少なくとも２層の誘電体層によって絶縁された、導電パターンを含む少なくとも２層を有し、第１の表面および第２の表面を含む多層基板を得る工程と、
制御チップを含むリードレス・パッケージを前記多層基板に取り付ける工程と、
縦型トランジスタを含む半導体ダイを前記多層基板に取り付ける工程と、
前記多層基板を回路基板に電気的に取り付けるための構造を前記第２の表面に取り付ける工程と、
を含む方法。
【請求項１１】
請求項１０記載の方法であって、リードレス・パッケージがＢＧＡタイプのパッケージである前記方法。
【請求項１２】
請求項１１記載の方法であって、前記多層基板が横方向面領域を有し、各導電構造が前記横方向面領域の少なくとも５０％を占める前記方法。
【請求項１３】
請求項１０記載の方法であって、前記多層基板が横方向面領域を有し、各導電構造が前記横方向面領域の少なくとも５０％を占める前記方法。
【請求項１４】
請求項１０記載の方法であって、前記縦型トランジスタが電力ＭＯＳＦＥＴである前記方法。
【請求項１５】
請求項１０記載の方法であって、前記縦型トランジスタを含む前記半導体ダイが前記多層基板の前記第２の表面に搭載され、前記制御チップが前記多層基板の前記第１の表面に搭載される前記方法。
【請求項１６】
請求項１０記載の方法であって、前記半導体アセンブリが完全な電源を構成する前記方法。
【請求項１７】
請求項１０記載の方法であって、前記半導体ダイは第１の半導体ダイであり、前記縦型トランジスタは第１の縦型トランジスタでかつ高電位側トランジスタであり、また前記半導体アセンブリは更に低電位側トランジスタである第２のトランジスタを含む第２の半導体ダイを含んでおり、前記高電位側トランジスタおよび前記低電位側トランジスタは、前記制御チップによって制御される前記方法。
【請求項１８】
請求項１０記載の方法であって、前記半導体ダイは第１の半導体ダイであり、前記縦型トランジスタは第１の縦型トランジスタでかつ高電位側トランジスタであり、また前記半導体アセンブリは更に、低電位側トランジスタである第２のトランジスタを含む第２の半導体ダイを含んでおり、前記高電位側トランジスタおよび前記低電位側トランジスタは、前記制御チップによって制御され、前記第１および第２の半導体ダイは、ＢＧＡパッケージにパッケージングされている前記方法。
【請求項１９】
システムを作製する方法であって、
請求項１記載の半導体アセンブリを作製する工程と、
前記半導体アセンブリを回路基板に搭載する工程と、
を含む前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願へのクロスリファレンス）
該当するものはない。
（発明の背景）
電源は、典型的には、セルラー電話、ポータブル・コンピュータ、デジタル・カメラ、ルータおよびその他の携帯用電子システムに使用される。いくつかの電源には、同期バック・コンバータ（降圧形コンバータ）が含まれる。同期バック・コンバータは、ＤＣ電圧レベルをシフトさせて、プログラマブル・グリッド・アレイ集積回路、マイクロプロセッサ、デジタル信号処理集積回路およびその他の回路に電力を供給し、同時に電池出力を安定させ、雑音を除去し、リップルを低減する。同期バック・コンバータは、また広範囲のデータ通信、電気通信およびコンピュータ応用において大電流の多相電力を提供するためにも使用される。
【背景技術】
【０００２】
コンピュータ、電話機等の電子装置が小型化するにつれて、電源用のすべて又は実質的にすべてのコンポーネントを単一の半導体アセンブリ又は単一パッケージに収めることが益々望ましくなっている。単一の半導体アセンブリ又は単一パッケージは、このあとマザーボードに搭載される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電源コンポーネントなどの複数のコンポーネントを単一の従来型半導体アセンブリ又はパッケージに集積することは、やりがいのある課題である。例えば、多くの電力パッケージは、モールディング技術を用いて形成される。しかし、多くの異なる個別電子コンポーネントを含むモールド化された電力パッケージを形成することは、困難である。加えて、従来のモールド電力パッケージには、一般に長時間の設計および品質評価サイクルを必要とするという問題がある。更に、開発コストが嵩むこと、およびこれらを修正するためにも時間が掛かることも問題である。最後に、従来型モールド・パッケージは、比較的劣った熱放散および電気特性を有する。
【課題を解決するための手段】
【０００４】
上述の問題点のすべて又はいくつかに対処できる進歩した半導体アセンブリ又はシステムを提供することが望まれる。進歩した半導体アセンブリおよびシステムは、電源コンポーネントのすべて又は実質的にすべてを取り込むことができる。
【０００５】
（発明の概要）
発明の実施の形態は、半導体アセンブリ、半導体アセンブリの作製方法および半導体アセンブリを使用したシステムを目的とする。
【発明を実施するための最良の形態】
【０００６】
発明の１つの実施の形態は、少なくとも２層の誘電体層によって絶縁された導電パターンを備えた少なくとも２層を有する多層基板を含む半導体アセンブリを目的とする。多層基板は、また第１の表面および第２の表面を含む。縦型トランジスタを含む半導体ダイおよび制御チップを含むリードレス・パッケージも多層基板に接続される。制御チップおよび半導体ダイは、多層基板を通して電気的に通信する。導電構造が第２の表面にあって、基板を回路基板に電気的に接続する。
【０００７】
発明の別の１つの実施の形態は、半導体アセンブリを作製する方法を目的とする。方法は、少なくとも２層の誘電体層によって絶縁された導電パターンを備えた少なくとも２層を有する多層基板を得る工程を含む。基板は、第１の表面および第２の表面を含む。一旦基板が得られれば、縦型トランジスタを含む半導体ダイおよび制御チップを含むリードレス・パッケージが多層基板に取り付けられる。第２の表面には、導電構造も取り付けられる。導電構造は、基板を回路基板に電気的に接続する。
【０００８】
発明のこれらおよびその他の実施の形態について、以下でより詳細に説明する。
【０００９】
（発明の詳細な説明）
発明の実施の形態は、半導体アセンブリ、半導体アセンブリの作製方法および半導体アセンブリを使用したシステムを目的とする。発明の実施の形態に従う半導体アセンブリは、非常に短時間のターン・アラウンド時間を有し、長時間のコストの嵩む開発サイクルを必要とせずに特別注文で設計できる。このことは、電力用サブ・システム又は完全な電力システムのコンポーネントを多層基板（例えば、多層ＰＣＢ又はプリント回路基板）上に搭載することによって実現できる。多層基板は、性能を最適化しながら、寄生要素および熱抵抗を最小化するように最適なレイアウトで構築できる。一旦半導体アセンブリが構築されれば、電気システムを形成する標準的なリフロー・プロセスを用いて、これを任意の適当なマザーボードにリフロー半田付けすることができる。
【００１０】
発明の実施の形態に従う半導体アセンブリは、いくつかのケースで電気的サブ・システムとみなすことができる。このようなサブ・システムは、より少数の導電層および絶縁層を備えたマザーボードで使用できる。多層基板を用いた半導体アセンブリを使用することで、そうでなければ半導体アセンブリに存在するコンポーネントを接続するために必要となる任意の回路パターンの設計やレイアウトについて、電気システムの製造業者は、考慮する必要がなくなる。言い換えると、もし多層基板がなければ、電源に含まれる個別ダイを相互接続するために必要な回路をマザーボードに設けなければならず、それによってマザーボードの複雑さが増す。
【００１１】
発明の実施の形態を使用すると、もしマザーボードに最適な性能を実現するのに十分な層が含まれなくても、高い効率で実行するコンポーネントを効率的に導入することが可能になる。発明の１つの実施の形態に従う半導体アセンブリは、複数の導電層および絶縁層を含む多層基板を使用するので、マザーボードに使用される導電層および絶縁層は、少なくて済む。例えば、４層の導電層を備えた多層基板を含む半導体アセンブリをマザーボードに搭載する場合、半導体アセンブリ中に既に４層のパターン化された導電層が存在するので、マザーボードは、８層の導電層でなく、むしろ４層の導電層を含むことでよい。このことは、４層の導電層を含むマザーボードが８層の導電層を含むマザーボードよりも安価であることから、製造コストを引き下げる。製造コストの削減は、利益マージンが小さいことが多いコンピュータ産業で特に望ましい。
【００１２】
発明の１つの実施の形態に従う半導体アセンブリは、寄生抵抗およびインダクタンスを低減しながら、可能な最良の相互接続方式に設計できる。寄生抵抗およびインダクタンスは、電力変換効率の損失に寄与する重大な因子となる可能性がある。寄生抵抗およびインダクタンスを低減するために、多層基板の導電層は、多層基板の平面領域の大きな割合（例えば、５０％以上）を占める。多層基板の複数の導電層は、複数の導電ビアによって相互接続される。半導体アセンブリ中の多層基板が、例えば、広い１オンス銅（３５ミクロン厚）のパターン化された銅を８層含み、５０個以上の導電ビアを含む場合、多層基板は、一体となった銅として振る舞い、それによって寄生要素および熱的抵抗を低減する。
【００１３】
発明の実施の形態は、その他の特徴を有する。例えば、発明の実施の形態に従う半導体アセンブリは、従来のパッケージと違って、電気的コンポーネントを相互接続するためのワイヤ・ボンドを必要としない。このことは、製造プロセスのコストを削減し、複雑さを低減する。更に、従来のパッケージと比べて、発明の実施の形態に従う半導体アセンブリは、作製、導入および欠陥チェックが非常に容易である。これは、それらの電気的コンポーネントを覆うモールドが存在しないためである。設計の観点からは、発明の実施の形態に従う「オープン・フレーム」又は「モールドされない」電気的アセンブリは、標準的な回路基板設計技術が利用できるため、数日又は１、２週間という短い期間で設計および作製できる。これに比べると、新規のモールド・パッケージ設計は、設計、品質評価および実施のために数ヶ月を要する。
【００１４】
上で述べたように、発明の実施の形態に採用される多層基板は、従来の回路基板製造技術を用いて作製できる。従って、発明の１つの実施の形態に従う電気的アセンブリは、電気的アセンブリがサポートとしてリードフレームの代わりに多層基板を使用するため、特定のマザーボードに対して最適化又は整形することができる。例えば、多層基板および対応する電気的アセンブリは、四角、Ｌ、Ｘ、Ｏ又は任意のその他の適した形状に整形できる。リードフレームは、予め決められた形状を有するため、従来のリードフレームを使用してこのような形状を有するモールド・パッケージを形成することは、不可能又は非常に困難である。
【実施例】
【００１５】
図１は、発明の１つの実施の形態に従う多層基板３０の、コンポーネントを搭載する前の上面図を示す。多層基板３０は、低電位側トランジスタ設置領域１８（ａ）、２０（ａ）と、高電位側トランジスタ設置領域２２（ａ）とを含む。低電位側設置領域１８（ａ）、２０（ａ）は、各々少なくとも１つのゲート設置領域１８（ａ）−１、２０（ａ）−１、少なくとも１つのソース設置領域１８（ａ）−２、２０（ａ）−２および少なくとも１つのドレイン設置領域１８（ａ）−３、２０（ａ）−３を有する。高電位側トランジスタ設置領域２２（ａ）は、少なくとも１つのゲート設置領域２２（ａ）−１、少なくとも１つのソース設置領域２２（ａ）−２および少なくとも１つのドレイン設置領域２２（ａ）−３を有する。この例には、２つの低電位側トランジスタ設置領域と１つの高電位側トランジスタ設置領域が示されているが、発明の実施の形態の多層基板には、任意の個数の高電位側および低電位側トランジスタ設置領域が存在して構わない。図１に示されるように、このようなコンタクト領域で形成される導電パターンは、多層基板３０の平面寸法の少なくとも５０％（例えば、少なくとも約７５％）を占める。あるいは、又はこれに加えて、可能な限り大きい導電領域を使用することもできる。
【００１６】
発明の実施の形態で、多層基板３０は、少なくとも２層の誘電体層によって絶縁された導電パターンを備えた、少なくとも２層を含むことができる。ｎおよびｍをそれぞれ２以上として、少なくとも「ｍ」（例えば、少なくとも３）層の誘電体層によって絶縁された、導電パターンを備えた少なくとも「ｎ」（例えば、少なくとも４）層が存在する。各々の個別導電および／又は絶縁層の厚さは、発明の実施の形態ごとに異なる。多層基板３０は、更に、それが搭載されているマザーボードと反対側を向いた第１の外部表面と、マザーボードの方を向いた第２の外部表面とを含む。
【００１７】
多層基板３０は、また任意の適当な材料を含む。例えば、多層基板３０中の導電層３０は、銅（例えば、１オンス銅）、アルミニウム、貴金属およびそれらの合金を含む。多層基板３０中の絶縁層は、任意の適当な絶縁材料を含み、適当な充填材（例えば、ファブリック、ファイバ、粒子）で強化される。適当な絶縁材料には、セラミック絶縁材料のほか、ＦＲ４型材料、ポリイミドなどの絶縁性重合材料が含まれる。
【００１８】
多層基板３０は、また任意の適当な寸法および／又は形状を有する。上で述べたように、多層基板３０の平面形状は、正方形、長方形、円形、多角形（例えば、Ｌ字型）等でよい。多層基板３０の合計厚さは、いくつかの実施の形態において、約２ｍｍ又はそれ以下である。
【００１９】
図２は、図１に示された多層基板３０上に各種のコンポーネントが搭載されたあとの、発明の１つの実施の形態に従う半導体アセンブリ４０の上面図を示す。半導体アセンブリ４０は、完全な、又は部分的な同期バック・コンバータ・サブシステムを構成する。特に、図２は、１０ｍｍ×１０ｍｍのＰＣＢ（プリント回路基板）上に１個の電力用バイパス・キャパシタと１個のブートストラップ・キャパシタのほか、１個の高電位側および２個の低電位側ＭＯＳＦＥＴダイ・パッケージを含む同期バック・コンバータ・サブシステムを示している。ＰＣＢは、８層の導電層を含み、約２ｍｍの合計厚さを有する。
【００２０】
図２を参照すると、半導体アセンブリ４０は、多層基板３０の第１の表面に搭載された２個の低電位側トランジスタ・パッケージ１８、２０と１個の高電位側トランジスタ・パッケージ２２とを含む。多層基板３０の第１の表面上には、１つのパッケージ制御チップ２８および２つのキャパシタ３１、３２も搭載されている。
【００２１】
トランジスタ・パッケージ１８、２０、２２およびパッケージ制御チップ２８は、好ましくは、ＢＧＡ（ボール・グリッド・アレイ）型パッケージである。ＢＧＡ型パッケージは、半導体ダイ上に半田ボールのアレイを有し、ダイは、多層基板３０上にフリップ・チップ搭載される。ＢＧＡ型パッケージの例は、本発明と同じ譲受人に譲渡された米国特許第６，１３３，６３４号に述べられている。ＢＧＡ型パッケージは、それがモールド材から横方向に延び出す個別リードを有しないことから、「リードレス」パッケージと呼ばれる。
【００２２】
図３は、マザーボード３４に搭載された、図２に示されたタイプの半導体アセンブリ４０を含むシステムの側面図を示す。マザーボード３４は、多層プリント回路基板又は同様なものでよい。多層基板３０は、マザーボード３４と反対側を向いた第１の表面３０（ａ）と、マザーボード３４の方を向いた第２の表面３０（ｂ）とを含む。説明を分かり易くするために、多層基板３０の個々の層は、図３に示されていない。
【００２３】
多層基板３０の第２の表面３０（ｂ）をマザーボード３４に電気的および機械的に接続するために複数の導電構造１６が使用される。導電構造１６は、半田ボール、半田コラム、導電ピン、導電トレース等の形をしている。適当な半田ボールおよび半田コラムは、鉛ベースの半田、あるいは、鉛を含まない半田を含む。導電構造１６が半田を含む場合、導電構造１６中の半田は、個々のコンポーネントを基板３０に接続するのに使用される半田（例えば、２６、２８）よりも低い融点を有する。
【００２４】
多層基板３０の第１の表面３０（ａ）には、複数のパッケージ・コンポーネントが搭載される。パッケージ・コンポーネントには、低電位側トランジスタ・パッケージ２０および高電位側トランジスタ・パッケージ２２が含まれる。低電位側トランジスタ・パッケージ２０は、縦型電力トランジスタを含む半導体ダイ１０を含む。高電位側トランジスタ・パッケージ２２も、これも縦型電力トランジスタを含む半導体ダイ１１を含む。
【００２５】
縦型電力トランジスタには、ＶＤＭＯＳトランジスタおよび縦型バイポーラ・トランジスタが含まれる。ＶＤＭＯＳトランジスタは、拡散によって形成した２つ以上の半導体領域を有するＭＯＳＦＥＴである。それは、ソース領域、ドレイン領域およびゲートを有する。このデバイスは、ソース領域およびドレイン領域が半導体ダイの対向する表面に位置する形で縦型となっている。ゲートは、トレンチ構造のゲート構造又はプレーナなゲート構造であり、ソース領域と同じ表面に形成される。トレンチ構造のゲート構造が好ましい。これは、トレンチ構造のゲート構造のほうがプレーナなゲート構造よりも狭く、占有面積がより小さいためである。動作時には、ＶＤＭＯＳデバイスのソース領域からドレイン領域に流れる電流は、実質的にダイ表面に垂直になる。
【００２６】
半導体ダイ１０に加えて、低電位側トランジスタ・パッケージ２０は、半導体ダイ１０の上側第１表面から多層基板３０上のドレイン設置領域（例えば、図１のドレイン設置領域２０（ａ）−３を参照）にドレイン電流を導くドレイン・クリップ構造１２を含む。いくつかの実施の形態で、半導体ダイ１０の上側第１表面にある１又は複数の電気端子をドレイン設置領域に接続するために、その他の導電構造（例えば、導電ワイヤ）を使用できる。半田ボール２６（又はその他の適当な導電構造）は、半導体ダイ１０の第２の下面にあるソースおよびゲート領域を、多層基板３０上の対応するソースおよびゲート設置領域（例えば、図１のゲートおよびソース設置領域２０（ａ）−１、２０（ａ）−２を参照）に電気的および機械的に接続する。
【００２７】
半導体ダイ１１に加えて、高電位側トランジスタ・パッケージ２２は、半導体ダイ１１の上側第１表面から多層基板３０上のドレイン設置領域（例えば、図１のドレイン設置領域２２（ａ）−３を参照）にドレイン電流を導くドレイン・クリップ構造１４を含む。いくつかの実施の形態で、半導体ダイ１１の上側第１表面にある１又は複数の電気端子をドレイン設置領域に接続するために、その他の導電構造（例えば、導電ワイヤ）を使用できる。半田ボール２８（又はその他の適当な導電構造）は、半導体ダイ１１の第２の下面にあるソースおよびゲート領域を、多層基板３０上の対応するソースおよびゲート設置領域（例えば、図１のゲートおよびソース設置領域２２（ａ）−１、２２（ａ）−２を参照）に電気的および機械的に接続する。
【００２８】
図３に示されたように、半導体アセンブリ４０は、「モールドされない」又は各種電子コンポーネントを覆うモールド材料を含まない。この点で、これは、いくつかのケースで「オープン・フレーム」と呼ばれる。
【００２９】
半導体アセンブリ４０は、任意の適当な方法を用いて形成できる。いくつかの実施の形態では、少なくとも２層（あるいは１層でも）の誘電体層によって絶縁された導電パターンを備えた少なくとも２層を有する多層基板３０が得られる。基板は、第１の表面および第２の表面を含む。多層基板３０は、プリント回路基板分野でよく知られたラミネート化、堆積、フォトリソグラフィおよびエッチングのプロセスを用いて形成することができる。このように、多層基板３０は、既知のプロセスを用いて作製するか、あるいは、その他の方法（例えば、供給元からの購入）で得ることができる。
【００３０】
多層基板３０を得たあとで、多層基板への制御チップおよび多層基板３０への縦型トランジスタを含む半導体ダイを含むリードレス・パッケージが多層基板３０に取り付けられる。以下でより詳細に説明するように、多層基板３０に対して３個以上のダイ又はチップを搭載でき、それらは、多層基板３０の第１の上面３０（ａ）又は第２の下面３０（ｂ）に搭載される。導電構造１６も、第２の表面３０（ｂ）に搭載される。これが完了すると、半導体アセンブリ４０はマザーボード３４に搭載される。
【００３１】
縦型トランジスタ、キャパシタ、インダクタ等を含む半導体ダイ、パッケージ制御チップなどの任意の電子コンポーネントのほか、導電構造１６のようなコンポーネントの搭載は、任意の適当な順序で行うことができることを注意しておく。例えば、制御チップを多層基板３０に最初に搭載し、このあとで、縦型電力トランジスタを備えた１又は複数の半導体ダイを多層基板上に搭載する（逆でもよい）。更に、発明の好適な実施の形態では、電子コンポーネントを多層基板に搭載するために従来のリフロー半田プロセスが使用される。
【００３２】
図４は、マザーボード３４と、マザーボード３４に搭載された２つの半導体アセンブリ４０とを含むシステムの斜視図を示す。マザーボード３４には、任意の複数個の半導体アセンブリ４０を搭載できる。発明の実施の形態で、半導体アセンブリは、顕著な電力損失なしに、１６０アンペアまでの、あるいは、それよりも大きい電流を有利に供給することができる。
【００３３】
図５は、発明の別の１つの実施の形態に従う別の半導体アセンブリ６０の底面図を示す。半導体アセンブリ６０は、多層基板３０の第２の下面に搭載された高電位側トランジスタ・パッケージ２２および低電位側トランジスタ・パッケージ１８、２０を含む。更に、複数の導電パッド４８（ａ）を備えたオープン領域４８がある。以下で説明するように、これらの導電パッド４８（ａ）は、最終的には、マザーボード（図示されていない）上の導電パッドに電気的に接続される。導電パッド４８（ａ）は、代替案として、導電ビア又は導電ピン・ソケットでもよい。
【００３４】
図６は、図５に示された半導体アセンブリ６０の上面図を示す。半導体アセンブリ６０は、多層基板３０の第１の、上面に搭載された複数のコンポーネントを含む。コンポーネントには、インダクタ５４、複数のキャパシタ３１、３２、６２および制御チップ５２（例えば、ＰＷＭすなわちパルス幅変調コントローラおよびドライバ、あるいは、ドライバ）が含まれる。
【００３５】
図７は、図５−６に示されたタイプの半導体アセンブリ６０を含むシステムの側面図を示す。半導体アセンブリ６０は、多層基板９６を含む。多層基板についての適合した特徴については、上で既に説明した。多層基板９６は、第１の上面９６（ａ）と、第２の下面９６（ｂ）とを有する。第１の表面９６（ａ）は、マザーボード９４と反対側を向いており、他方、第２の表面９６（ｂ）は、マザーボード９４の方を向いている。多層基板９６の第１の表面９６（ａ）と第２の表面９６（ｂ）との間には、少なくとも２つの導電層および少なくとも２つの絶縁層が存在する。
【００３６】
複数の導電構造８６が多層基板９６の第２の表面９６（ｂ）をマザーボード９４に接続する。この目的のために、任意の適当な導電構造を使用することができる。導電構造の例には、導電ピン、半田ボール、半田コラム等が含まれる。各々の導電構造８６は、半導体ダイ８０および半導体ダイ８０に取り付けられた導電構造８２の高さよりも高い。
【００３７】
図示のように、多層基板９６の第１の表面９６（ａ）には、半田ボール等の導電構造７６、７８を用いて各種の半導体ダイ７２、７４が搭載される。いくつかの実施の形態で、半導体ダイ７２、７４の少なくとも１つは、多層基板９６の第２の表面９６（ｂ）に搭載された１又は複数の縦型電力トランジスタの動作を制御するために用いられる制御チップである。
【００３８】
多層基板９６の第２の表面９６（ｂ）には、半田ボール等の導電構造８２を用いて、縦型トランジスタを含む半導体ダイ８０が搭載される。導電構造８２は、半導体ダイ８０の第１の上面に取り付けられるが、これは、電力トランジスタが電力ＭＯＳＦＥＴである場合、ソースおよびゲート領域（図示されていない）を有する。半導体ダイ８０の反対側の第２の下面はドレイン領域を有し、マザーボード９４のドレイン・パッド（図示されていない）に直接取り付けられる。半田又は導電性接着剤を含む導電層８４は、半導体ダイ８０の第２の下面をマザーボード９４上のパッドに電気的に接続する。あるいは、半導体ダイ８０の第２の表面にドレイン・クリップ又は同様なものを取り付けて、ドレイン電流が多層基板９６に戻るようにされる。これは、何らかのその他の導電経路を通って（例えば、導電構造８６を通って）マザーボード９４に流れる。
【００３９】
図７で、導電層８４は、電気端子（例えば、ドレイン端子）をマザーボード９４上の対応するパッド（図示されていない）に直接接続できる。こうすれば、半導体ダイ８０で発生した熱がマザーボード９４に直接移送され、熱放散が改善されて有利である。電気的アセンブリからの熱放散を増やせば、電力損失を減らすことができる。ダイ８０とマザーボード９４との間を直接接続することは、またこれら２つのコンポーネントの間の電気的接続もより直接的なものともする。
【００４０】
図８は、電源の一部分の電気回路図を示す。高電位側電力トランジスタ（ＱＨＳ１）および低電位側電力トランジスタ（ＱＬＳ１）のゲートに接続されて動作するドライバ・チップが示されている。この電気回路図は、先に述べた電気的アセンブリの任意のもので実現できる。
【００４１】
図９は、完全な電源又は同期バック・コンバータ・システムの電気回路図を示す。ＰＷＭコントローラおよびドライバの形をした制御チップは、低電位側トランジスタＱＬＳおよび高電位側トランジスタＱＨＳのゲートに接続されて動作する。低電位側トランジスタＱＬＳのドレインは、高電位側トランジスタＱＨＳのソースに電気的に接続される。同期バック・コンバータが高い動作およびスイッチング周波数で使用できるようにするためには、低電位側トランジスタＱＬＳのドレインと高電位側トランジスタＱＨＳのソースとの間のインダクタンスを最小化することが望ましい。上で述べたように、発明の実施の形態は、高電位側および低電位側トランジスタをサポートする多層基板中に大面積の導電層および複数のビアを設けることによってインダクタンスを最小化できる。システムには、各種のインダクタおよびキャパシタも存在しうる。当業者には、既知のように、これらのインダクタおよびキャパシタは、雑音を低減する等の目的で利用できる。
【００４２】
図９に示された要素のすべては、図５および６に示された半導体アセンブリ６０に組み込むことができる。図９の電気回路図のコンポーネントに対応する物理的コンポーネントに対する参照番号を括弧で次に示す。低電位側トランジスタＱＬＳ（１８、２０）、高電位側トランジスタＱＨＳ（２２）、キャパシタＣ１（３２）、Ｃ２（３１）およびＣｆ（６２）、そしてインダクタＬｆ（６２）である。このように、発明の実施の形態を使用すれば、電源のコンポーネントのすべて又は実質的にすべてを単一の半導体アセンブリに組み込むことが可能である。
【００４３】
図１０（ａ）から１０（ｈ）は、発明の１つの実施の形態に従う多層基板に利用できる各種回路層を示す。この例には、８層の導電層があるが、各導電層を相互接続するために導電ビアが利用される。ロジック型の回路基板と違って、多層基板では、各導電層によって占められる面積は、多層基板の横方向の面領域の相当な部分を占める。
【００４４】
図１１は、図２に示されたタイプの４相電力モジュールの効率曲線のグラフを示す。図１１に示されたように、発明の実施の形態は、効率よく大電流を供給できる。
【００４５】
その他の実施の形態も可能である。例えば、上で述べた実施の形態で、基板とマザーボードとの間にエポキシやその他のアンダーフィル材料を用いることができる。更に、いくつかの実施の形態は、パッケージ的な外観を与えるように、１又は複数のダイ又はダイ・パッケージを覆うモールド材料を用いる。
【００４６】
上で述べたすべての特許出願、特許および発行物を、引用によって、あらゆる目的でそれらの全体をここに取り込む。
【００４７】
単数形は、特に指摘しない限り、単数および複数の両方の意味を含む。
【００４８】
上の説明は、例示的なものであり、限定的なものではない。この開示を参照すれば、当業者には、発明の多くの変形が思いつかれよう。従って、発明の範囲は、上の説明を参照することによって制限を受けるのではなく、特許請求の範囲をその全範囲又は等価な内容とともに参照することによってのみ規定されるべきである。
【図面の簡単な説明】
【００４９】
【図１】発明の１つの実施の形態に従う多層基板の上面図。
【図２】発明の１つの実施の形態に従う半導体アセンブリの上面図。
【図３】発明の１つの実施の形態に従う半導体アセンブリの模式的側面図。
【図４】発明の１つの実施の形態に従うシステムの斜視図。
【図５】発明の１つの実施の形態に従う別の半導体アセンブリの底面図。
【図６】図５に示された半導体アセンブリ実施の形態の上面図。
【図７】図５および６に示されたタイプの半導体アセンブリの側面図。
【図８】発明の実施の形態に従う例示的半導体アセンブリに関する例示的回路図。
【図９】発明の実施の形態に従う例示的半導体アセンブリに関する例示的回路図。
【図１０】ａ−ｈは、発明の１つの実施の形態に従う多層基板に含まれる導電層の各種図。
【図１１】図２に示されたものに類似した構成を有する４相電力モジュールに関する効率曲線のグラフ。
【図１】
2009524241.tif 000003
【図２】
2009524241.tif 000004
【図３】
2009524241.tif 000005
【図４】
2009524241.tif 000006
【図５】
2009524241.tif 000007
【図６】
2009524241.tif 000008
【図７】
2009524241.tif 000009
【図８】
2009524241.tif 000010
【図９】
2009524241.tif 000011
【図１０】
2009524241.tif 000012
【図１１】
2009524241.tif 000013
【国際調査報告】
2009524241.tif 000014
2009524241.tif 000015
2009524241.tif 000016