(57)【要約】本発明は、高い静電放電性能を有するフローティングゲート構造に関するシステム及び方法である。フローティングフィールドゲートデバイスを含む半導体構造であって、前記フローティングフィールドゲートデバイスは、ツェナーダイオードより小さな温度依存性を有することを特徴とする埋込みダイオードを含む。前記埋込みダイオードのスナップバック保持電圧は、関連する集積回路の動作電圧より高く、前記埋込みダイオードのスナップバックトリガー電圧は、前記半導体構造のブレークダウン電圧より低い。
2009524248.tif 000002
【特許請求の範囲】
【請求項１】
フローティング・フィールド・ゲート・デバイスを含む半導体構造であって、
前記フローティング・フィールド・ゲート・デバイスは、ツェナーダイオードより小さな温度依存性を有することを特徴とする埋込みダイオードを含む、半導体構造。
【請求項２】
前記埋込みダイオードは、ｐ／ｎ型ダイオード含む、請求項１に記載の半導体構造。
【請求項３】
前記埋込みダイオードは、さらに、ツェナーダイオードを含む、請求項２に記載の半導体構造。
【請求項４】
前記ｐ／ｎ型ダイオードと前記ツェナーダイオードは、共通のカソードを含む、請求項３に記載の半導体構造。
【請求項５】
前記埋込みダイオードのスナップバック保持電圧は、関連する集積回路の動作電圧より高く、前記埋込みダイオードのスナップバックトリガー電圧は、前記半導体構造のブレークダウン電圧より低い、請求項４に記載の半導体構造。
【請求項６】
ＥＳＤトリガー電圧によってトリガーされて動作可能な請求項５に記載の半導体構造であって、前記埋込みダイオードが導通しているときに、ＥＳＤ保持電圧の一部分が前記埋込みダイオードによって維持される、請求項５に記載の半導体構造。
【請求項７】
前記埋込みダイオードは、静電放電（ＥＳＤ）事象後にオフになる、請求項６に記載の半導体構造。
【請求項８】
出力パッドに接続された複数の第１のフィンガと、
前記第１のフィンガ間に交互に配置されて、グランドパッドに接続されている複数の第２のフィンガと、
前記第１および第２のフィンガ間に設けられた複数のフローティング・フィールド・ゲートと、を含む静電放電保護のための半導体構造であって、
前記第１のフィンガは、前記半導体構造のブレークダウン電圧より低いダイオードブレークダウン電圧と前記半導体構造の前記ブレークダウン電圧より低いスナップバックトリガー電圧とを有することを特徴とする埋込みハイブリッドダイオードを含む、半導体構造。
【請求項９】
前記埋込みハイブリッドダイオードは、ツェナーダイオードより小さな温度依存性を有することを特徴とする、請求項８に記載の半導体構造。
【請求項１０】
前記埋込みハイブリッドダイオードは、ｐ／ｎダイオードより小さな温度依存性を有することを特徴とする、請求項８に記載の半導体構造。
【請求項１１】
前記埋込みハイブリッドダイオードは、ツェナーダイオードを含む、請求項８に記載の半導体構造。
【請求項１２】
前記埋込みハイブリッドダイオードは、ｐ／ｎダイオードを含む、請求項８に記載の半導体構造。
【請求項１３】
前記ｐ／ｎダイオードは、アノード材料からなるウェルを含む、請求項１２に記載の半導体構造。
【請求項１４】
前記埋込みハイブリッドダイオードは、ツェナーダイオードとｐ／ｎダイオードとを含み、両者は共通のカソードを共有している、請求項８に記載の半導体構造。
【請求項１５】
前記ＥＳＤ構造は、そのブレークダウン電圧に対する調整を許容する、請求項８に記載の半導体構造。
【請求項１６】
オフチップ出力を駆動する回路と、
前記回路に埋め込まれたハイブリッドダイオードデバイスと、を含み、
前記回路は、プルダウンデバイスを含んでおり、
前記ハイブリッドダイオードデバイスは、前記プルダウンデバイスのブレークダウン電圧より低いトリガー電圧を有することを特徴としている、
半導体構造。
【請求項１７】
ＥＳＤ事象時に保護を提供するための集積回路（ＩＣ）の静電放電（ＥＳＤ）保護回路であって、前記回路は、
電流制御コンポーネントと、
前記電流制御コンポーネントに直列に接続された電流方向制御コンポーネントと、を含み、
前記静電放電保護回路のスナップバック保持電圧は、前記集積回路の動作電圧より高く、前記静電放電保護回路のスナップバックトリガー電圧は、前記ＩＣの酸化物ブレークダウン電圧より低い、静電放電（ＥＳＤ）保護回路。
【請求項１８】
前記電流制御コンポーネントはトランジスタである、請求項１７に記載のＥＳＤ保護回路。
【請求項１９】
前記トランジスタはＭＯＳＦＥＴである、請求項１７に記載のＥＳＤ保護回路。
【請求項２０】
前記トランジスタと前記ダイオードはＥＳＤ事象後にシャットオフする、請求項１８に記載のＥＳＤ保護回路。
【請求項２１】
前記電流方向制御コンポーネントは、前記電流制御コンポーネントに埋め込まれたダイオードである、請求項１７に記載のＥＳＤ保護回路。
【請求項２２】
ＥＳＤトリガー電圧によってトリガーされて動作可能な請求項２１に記載のＥＳＤ保護回路であって、前記ダイオードが導通しているときに、保持電圧の一部分が前記ダイオードによって維持される、請求項２１に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、すべての目的のために参照によってその全体が本明細書に組み込まれる、ＬｕｏおよびＤｅｍｉｒｌｉｏｇｌｕによる「Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｏｕｔｐｕｔ  Ｄｒｉｖｅｒ  ｗｉｔｈ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｐｅｒｆｏｒｍａｎｃｅ」（高性能静電放電性能を有する低電圧出力ドライバ）と題する２００６年１月１８日に出願された、米国仮出願第６０／７６０，０８１号、代理人ドケットＶＩＳＨ−８７５９．ＰＲＯに対する優先権を主張する。
【０００２】
本出願は、すべての目的のために引例によってその全体がここに組み込まれている、「Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｐｒｏｔｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ  ｆｏｒ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ」（集積回路のための静電放電保護回路）と題するＬｕｏらによる２００５年７月２６日に出願された、同時係属中の共通に所有される米国特許出願第１１／１９０，６８２号、代理人ドケットＮｏ．ＶＩＳＨ−８７４４の一部継続出願である。
【技術分野】
【０００３】
本明細書に提示される実施形態は、集積回路の分野に関連する。より具体的には、本明細書に提示される実施形態は集積回路のための静電放電（ＥＳＤ）保護に関連する。
【背景技術】
【０００４】
静電放電（ＥＳＤ）事象は、接触を介した、または、イオン化された周囲放電を介した、異なる静電ポテンシャル（静電電位）を有する物体間のエネルギー移動が存在するときに発生する。不十分なＥＳＤ保護を有する集積回路（ＩＣ）は、例えば、パッシベーション層の破裂、エレクトロサーマルマイグレーション、アルミニウムの飛散、コンタクトスパイク、絶縁障害などを含む、破局的障害を受ける。あるいは、ＥＳＤ事象は、デバイスが機能し続けていたとしても、そのデバイスにダメージを与えている可能性がある。このタイプのダメージは、隠れた欠陥を構成し、この欠陥は、検出が困難であり、また、このようなダメージを受けたＩＣの寿命を著しく短縮する。
【０００５】
従来技術の下では、静電放電保護を提供するために、出力（例えばオフチップ）ドライバ回路の物理的・電気的サイズに依存することが一般的である。出力ドライバ自体は一般に、マルチフィンガ（multiple-finger）構造の大きな全幅及び広いコンタクト・ツー・ポリ（contact-to-poly）間隔の使用を通して改善されたＥＳＤ保護を提供する。
【０００６】
しかしながら、静電放電保護に対するこの従来のアプローチの有効性は、集積回路技術が進歩するにつれて小さくなってきている。より小さなデバイスジオメトリ及び減少する回路面積の一般的傾向において、減少するチップサイズが望まれる。したがって、出力回路のために利用可能なダイ面積は減少し続け、このことは、このような出力回路のＥＳＤ吸収／緩和能力を低下させる。
【０００７】
不都合にも、以前より高いレベルの静電放電保護について、高まる必要性が存在する。このことは、ＥＳＤ保護のための出力ドライバと並行した別個のＥＳＤデバイスの使用を推進することとなる。
【０００８】
一般に出力ドライバのゲートは、例えば、出力される信号を受信するように内部回路に接続される。この形式の接続は一般に、出力ドライバのゲートがグランドされた場合よりＥＳＤ事象に応答して遥かに迅速に出力デバイスをスナップバックさせる。出力ドライバを完全に保護するために、別個のＥＳＤデバイスは出力ドライバのブレークダウン電圧より低いトリガー電圧を持たなくてはならず、また高いＥＳＤ電流状態（current regime）でも超低オン抵抗を有さなくてはならない。
【０００９】
本明細書で使用されるように、用語「ブレークダウン電圧」は、酸化物ブレークダウン電圧ならびにジャンクションブレークダウン電圧の両者を指す。一般にこれら２つの電圧のうちのより低い電圧は、集積回路が動作できなくなり、実際の物理的損傷が発生し得る点である。幅広い種々の構造およびプロセス変量に依存して、これらの電圧のどちらか一方は他方よりも（大きさにおいて）低いであろう。
【００１０】
ＥＳＤ保護デバイスはまた、回路がＥＳＤ事象時にターンオンされることを防止するために、回路の最大動作電圧より高い保持電圧を持つべきである。そうでなければ、回路は、この回路自体によって耐えることができない高いＥＳＤ電流のために永久的に損傷される可能性がある。スナップバックトリガー電圧がブレークダウン電圧より高いと、ＥＳＤ事象が最低ブレークダウン電圧より高い電圧を引き起こす場合に、集積回路の損傷が発生する可能性がある。
【００１１】
ＩＣ製造業者は、ＩＣ用のＥＳＤ保護デバイスにおける使用のためにスナップバックトリガー電圧とスナップバック保持電圧との間に望ましい関係を有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を設計しようと試みている。しかしながら、」これらのパラメータは、ＩＣ製造プロセス及び回路性能の事情によって制約される。したがって、スナップバックトリガー電圧とスナップバック保持電圧との最適な組合せは、常に用いることができるとは限らない。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法の必要性が存在する。また上記の必要性を満たすスナップバックトリガー電圧とスナップバック保持電圧との望ましい組合せのためのシステム及び方法に対する必要性も存在する。集積回路の設計と製造の既存のシステム及び方法に適合し、また相互補完的である、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法についてのさらなる必要性が存在する。本発明による実施形態は、これらの必要性に備えている。
【課題を解決するための手段】
【００１３】
本発明による実施形態は、ダイオードデバイスをフローティングゲート静電放電保護構造に埋め込む。
【００１４】
したがって、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法が開示される。一実施形態では、半導体構造は、フローティング・フィールド・ゲート・デバイスを含む。このフローティング・フィールド・ゲート・デバイスは、ツェナーダイオードより小さな温度依存性を有することを特徴とする埋込みダイオードを含む。この埋込みダイオードのブレークダウン電圧は、関連する集積回路の動作電圧より高く、また埋込みダイオードのスナップバックトリガー電圧はこの半導体構造のブレークダウン電圧より低いであろう。
【００１５】
本発明のもう１つの実施形態によれば、静電放電保護のための半導体構造は、出力パッドに接続された複数の第１のフィンガと、第１のフィンガ間に交互に配置されてグランドパッドに接続された複数の第２のフィンガとを含む。この半導体構造は更に、第１と第２のフィンガ間に介装された複数のフローティング・フィールド・ゲートを含む。第１のフィンガは、半導体構造のブレークダウン電圧より低いダイオードブレークダウン電圧と半導体構造のブレークダウン電圧より低いスナップバックトリガー電圧とを有することを特徴とする埋込みハイブリッドダイオードを含む。
【００１６】
本発明の代替の実施形態によれば、半導体構造は、オフチップ（off-chip）出力を駆動するための回路を含む。この回路はプルダウンデバイスを含む。この半導体構造は更に、プルダウンデバイスのブレークダウン電圧より低いトリガー電圧を有することを特徴とする回路に埋め込まれたハイブリッドダイオードデバイスを含む。
【００１７】
本発明の更にもう１つの実施形態によれば、ＥＳＤ事象時に保護を与えるための集積回路（ＩＣ）用の静電放電（ＥＳＤ）保護回路は、電流制御コンポーネントと、この電流制御コンポーネントに直列に接続された電流方向制御コンポーネントと、を含む。この静電放電保護回路のスナップバック保持電圧は集積回路の動作電圧より高く、またこの静電放電保護回路のスナップバックトリガー電圧はＩＣの酸化物ブレークダウン電圧より低い。
【００１８】
本明細書の一部に組み込まれて、本明細書の一部を形成する付属図面は、本発明の実施形態を図示して、この説明と共に本発明の原理を説明する働きをしている。別に特筆されていなければ、これらの図面は原寸に比例していない。
【発明を実施するための最良の形態】
【００１９】
ここで実施形態の例が付属図面に図示されている本発明の種々の実施形態についての言及が詳細に行われる。本発明はこれらの実施形態に関連して説明されるが、本発明をこれらの実施形態に限定するように意図されていないことは理解される。一方、本発明は、添付の特許請求の範囲によって定義されるような本発明の精神と範囲に含まれ得る代替、修正および均等物をカバーするように意図されている。更に、本発明の下記の詳細な説明では、本発明を十分に理解するために多数の特定の詳細事項が説明される。しかしながら本発明がこれらの特定の詳細事項なしに実施され得ることは当業者によって認められる。他の事例では、本発明の態様を不必要に不明瞭にしないために周知の方法、手順、コンポーネントおよび回路は詳細には説明されていない。
【００２０】
従来技術の下でダイオード、例えばツェナーダイオードは、改善された静電放電性能を与えるために出力ドライバ回路と共に利用され得る。従来、このようなダイオードは出力ドライバ回路に加えた別個の回路であった。本発明による実施形態は、フローティングゲートＥＳＤ保護構造のエミッタまたはソースにおいて埋込みダイオードを形成する。例えば、このようなダイオードは、別個のダイオードを用いる従来技術の方法とは対照的に、フローティングゲートＥＳＤ保護構造の部分である。この埋込みダイオードは、正の静電放電に応じて、トリガー電圧（Ｖｔｒｉｇ）の急激な減少と、基板電流（Ｉｓｕｂ）の大幅な増加をもたらす。大きな基板電流は、エミッタまたはソースからの電子注入を増強して、導電率調整によるオン抵抗の減少をもたらす。
【００２１】
しかしながら、この利益は、ディープｐ＋インプラントが実行されると、デバイスのガンメル数(Gummel number)の不利益な増加によって相殺される可能性がある。これを改善するために、ダイオードは、フローティング・フィールド・ゲート(floating field gate)を有するマルチフィンガフィールド(multiple-finger
field)ＥＳＤデバイスに形成され得る。用語「フィールドゲート」はポリシリコンを含むゲートを除外しないことを理解されたい。この場合、オン抵抗は１オームの数１０分の１程度にまで減らされる可能性がある。したがってこの新規なＥＳＤ構造は、低電圧出力保護によく適しており、人体モデル（ＨＢＭ）ＥＳＤ障害閾値を９ｋＶより高くすることができる。
【００２２】
図１Ａは、本発明の実施形態による、高い静電放電性能を有するフローティングゲート構造１００の一部分の側面図を示す。例えば、フローティングゲート構造１００は、フローティングゲートＥＳＤ保護構造のソースおよび／またはエミッタの一部として形成され得る。フローティングゲート構造１００は、例えば、ｐ型材料１６０で形成され得る。Ｐ型材料１６０は、ｐウェル、エピタキシャル層またはバルク基板であり得る。一般にｐ型材料１６０は、基板と同じ電位（ポテンシャル）にある。以下、図２に見られるように、図１に示された構造は、図１の断面の上方および下方に十分な広がりを有し、例えば、これらの構造はこの紙の内側と外側に延びている。
【００２３】
本発明による実施形態がｎ型材料での形成にも同様によく適していることを理解されたい。半導体構造の周知の二重性(duality)のために、当業者は、本発明の代替実施形態を作り出すためにｎ型導通をｐ型導通と入れ替えることが出来る。このような変形は、本発明の範囲内と考えられる。
【００２４】
フローティングゲート構造１００は、ｐ＋ジャンクション１２０の上に配置されたｎ＋＋領域１１０の複数のスタック１２５を含む。スタック１２５のｎ＋＋領域１１０は、出力パッド１５０に接続され、この出力パッドは典型的には集積回路パッケージの外部ピンに接続するためのパッシベーション化された金属を含む。
【００２５】
複数のフローティングゲート１３０、例えば、フィールド酸化物は、スタック１２５のいずれかの側（この図において）に隣接している。フローティングゲート１３０の他方の側、例えばスタック１２５の反対側には、ｎ型材料のグランド領域１４０がある。こうしてフローティングゲート構造１００は、フローティングゲート１３０と、スタック１２５と、フローティングゲート１３０と、グランド領域１４０と、からなる複合事例を含む。
【００２６】
図１におけるフローティングゲート構造１００のもう１つの見方として、スタック１２５は、２つの隣接フローティングゲート１３０を有している。各グランド領域１４０は、２つの隣接フローティングゲート１３０を有している。各フローティングゲート１３０は一側にスタック１２５、他側にグランド領域１４０を有する。
【００２７】
ｎ＋＋領域１１０と、フローティングゲート１３０と、ｎ＋領域１４０とからなる事例が、ｐ型材料１６０と連携して、ｐチャネル電界効果トランジスタを形成することを理解されたい。このようなデバイスは、出力パッド１５０をグランドに接続するために、例えば出力端子をプルダウンするために使用され得る。
【００２８】
図１Ｂは、本発明の実施形態によるスタック１２５の事例の詳細図である。スタック１２５は、ｐ＋材料の領域１２０の上に配置されたｎ＋＋材料の領域１１０を含む。領域１１０が領域１２０を越えて（図１Ｂの図では水平に）延びていることを理解されたい。例えば、領域１１０は、また、ｐ型材料１６０に接触している。
【００２９】
スタック１２５が２つの異なるタイプのダイオードを形成することを更に理解されたい。ダイオード１０７はカソードとして動作するｎ＋＋領域１１０と、アノードとして動作するｐ型材料１６０と、の間に形成される。ダイオード１０７は、正の温度係数を有するｐ／ｎ型ダイオードである。ダイオード１０５は、カソードとして動作するｎ＋＋領域１１０と、アノードとして動作するｐ＋ジャンクション１２０と、の間に形成される。ダイオード１０５は、負の温度係数を有するツェナー型ダイオードである。ツェナーダイオード１０５は一般に、ｎ＋＋領域１１０と、フローティングゲート１３０と、ｎ＋領域１４０とからなる事例が、ｐ型材料１６０と連携して形成したプルダウントランジスタ(pull down transistor)より低いトリガー電圧を有する。
【００３０】
反対の温度係数を有する２つのタイプのダイオードを組み合わせることによって、例えば正の温度係数を有するダイオードと、負の温度係数を有するダイオードと、を組み合わせることによって、スタック１２５は、従来技術のダイオードより実質的により小さな温度変化（大きさが）を有する新規なハイブリッドダイオード構造を形成する。ダイオード１０７の面積は、ドーピング濃度、抵抗などに依存して、ダイオード１０５の面積にほぼ等しくあるべきである。本発明による代替の実施形態では、新規なハイブリッドダイオードのための他の温度係数が望ましいこともあり、そして、このような他の温度係数がダイオード面積の異なる比率を形成することによって達成され得ることを理解されたい。
【００３１】
フローティングゲート構造１００のダイオードブレークダウン電圧が、ドーピング濃度などの周知の変化を介して調整され得ることを理解されたい。更に、ダイオードブレークダウン電圧は、関連する集積回路、例えばフローティングゲート構造１００によって保護された集積回路、のブレークダウン電圧とは異なるように構成され得る。このようなダイオードブレークダウン電圧は、関連する集積回路のブレークダウン電圧より低くあるべきである。
【００３２】
図２Ａは、本発明の実施形態による、高い静電放電性能を有する例示的なフローティングゲート構造２００の一部分の平面図を示す。フローティングゲート構造２００は、より少ない要素しか図示されていないが、図１Ａのフローティングゲート構造１００に概ね類似している。
【００３３】
フローティングゲート構造２００は、典型的には集積回路パッケージの外部ピンに接続するための、パッシベーション化された金属を含み得る出力パッド２５０を含む。出力パッド２５０の複数のフィンガは、ｎ＋＋材料２１０の領域上で下方に向かって延出する（図２における眺めにおいて）。その下にある特徴要素を示すために、これらのフィンガの全体の延びは示されていない。ｎ＋＋材料２１０は、図１に示すように、ｐ＋材料（図２では分かりにくい）の領域の上に配置される。有益な結果として、領域２１０は、その下にあるｐ＋材料とｐ型材料（図示せず）と連携して、図１Ｂに関して前に説明されたように、小さな温度係数を有する新規なハイブリッドダイオード構造を形成する。
【００３４】
領域２６０は、金属２８０の上に配置されたｐ＋材料からなるグランドパッドである。領域２８０の複数のフィンガは、ｎ型グランド領域２４０上で上方に向かって延出する（図２の眺めにおいて）。その下にある特徴要素を示すために、これらのフィンガの全体の延びは示されていない。グランドパッド２６０は、ｐウェル、エピタキシャル層またはバルク構造からグランドをピックアップしている。フローティングゲート２３０は、フィンガ２１０とフィンガ２４０との間に配置される。
【００３５】
特徴要素２１０の幅（図２の眺めにおける）は、出力ドライバフローティングゲート構造２００の静電放電性能において重要な役割を果たす。より高いＥＳＤ抵抗については、より大きな幅、特に接触部とフローティングゲート２３０との間のより大きな間隔２７０が望ましい。対照的にダイ面積について考慮すると、より小さな間隔２７０が望ましい。例示的なＢｉＣＭＯＳツインウェル、二重ゲート０．３μｍプロセスでは、約３〜５μｍの間隔２７０が最適であることがわかった。このような間隔は一般に所与のプロセスの接触部の分離のための最小デザインルールより遥かに大きいことを理解されたい。
【００３６】
フローティングゲート構造２００は、ハイブリッドダイオード１２５（図１Ｂ）の動作電圧より高いスナップバック保持電圧と、ホスト集積回路に損傷を引き起こすために必要とされる電圧より低いスナップバックトリガー電圧と、を示す。この電子配置構成は、ハイブリッドダイオード１２５動作電圧より低いスナップバック保持電圧によるラッチアップ、及び、高すぎるスナップバックトリガー電圧によるＩＣ損傷を防止する。
【００３７】
埋込みハイブリッドダイオード１２５の使用は、残りの保持電圧がラッチアップを引き起こすには不十分であるように、保持電圧の一部が導通モードでハイブリッドダイオードによって維持されることを保証し得る。その結果、ＥＳＤ事象時にハイブリッドダイオード１２５を含むフローティングゲート構造２００は、ＥＳＤ誘導電流をドレインし、それによって関連する集積回路（ＩＣ）のためのＥＳＤ保護デバイスとして働き得る。ＥＳＤ事象後、動作電圧は導通モードを維持できず、ハイブリッドダイオードをオフにし、それによってフローティングゲート構造２００及び関連する集積回路をダメージから保護する。
【００３８】
図２Ｂは、本発明の実施形態による埋込みハイブリッドダイオードの種々の代替のレイアウトを示す。代替のレイアウト２８２ではフローティングゲート２３１は、ｎ＋＋材料２１１の下に位置している。Ｐ＋材料２２１はｎ＋＋材料２１１の上に配置される。
【００３９】
代替のレイアウト２８４では、複数のｐ＋「アイランド」２２２、２２３は、ｎ＋＋材料２１２の上にある。ｐ＋「アイランド」２２２、２２３は、図示の円形と正方形とを含むがこれらに限定されない種々の形状を取り得る。代替のレイアウト２８６では、ｐ＋材料２２４の「ストリップ」が、ｎ＋＋材料２１３のエッジ付近に形成される。例えばストリップ２２４は、材料２１３の面の上方または下方にあり得る。
【００４０】
更にもう１つの代替のレイアウト２８８では、ｐ＋材料のアイランド、例えばアイランド２２２および／または２２３が、ｎ＋＋材料２１４のエッジ付近に形成される。これらおよび他の代替のレイアウトは本発明の実施形態による、新規な埋込みダイオードの特性を変更するために用いられ得る。
【００４１】
本発明による実施形態は、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法を提供する。本発明による実施形態はまた、スナップバックトリガー電圧とスナップバック保持電圧との望ましい組合せを提供する。更に、本発明による実施形態は、集積回路の設計および製造の既存のシステム及び方法に適合し、また相互補完的である高い静電放電性能を有するフローティングゲート構造を形成するためのシステム及び方法を提供する。
【００４２】
概してこの文書は、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法を開示している。一実施形態では半導体構造は、フローティングフィールドゲートデバイスを含む。このフローティングフィールドゲートデバイスは、ツェナーダイオードより小さな温度依存性を有することを特徴とする埋込みダイオードを含む。埋込みダイオードのブレークダウン電圧は関連する集積回路の動作電圧より高く、また埋込みダイオードのスナップバックトリガー電圧は半導体構造のブレークダウン電圧より低い。
【００４３】
本発明の種々の実施形態は、このように説明されている。本発明は特定の実施形態において説明されてきたが、本発明がこのような実施形態によって限定されるものと解釈されるべきでなく、むしろ前述の特許請求の範囲にしたがって解釈されるべきであることを理解されたい。
【図面の簡単な説明】
【００４４】
【図１Ａ】本発明の実施形態による、高い静電放電性能を有する例示的な低電圧出力ドライバ回路の一部分の側断面図である。
【図１Ｂ】本発明の実施形態による、スタック構造の一事例の詳細図である。
【図２Ａ】本発明の実施形態による、高い静電放電性能を有する例示的な低電圧出力ドライバフローティングゲート構造２００の一部分の平面図である。
【図２Ｂ】本発明の実施形態による、埋込みハイブリッドダイオードの種々の代替のレイアウトを示す図である。
【図１Ａ】
2009524248.tif 000003
【図１Ｂ】
2009524248.tif 000004
【図２Ａ】
2009524248.tif 000005
【図２Ｂ】
2009524248.tif 000006
【手続補正書】
【提出日】平成21年2月25日(2009.2.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
本発明の種々の実施形態は、このように説明されている。本発明は特定の実施形態において説明されてきたが、本発明がこのような実施形態によって限定されるものと解釈されるべきでなく、むしろ前述の特許請求の範囲にしたがって解釈されるべきであることを理解されたい。
（付記）
（概念１）
フローティング・フィールド・ゲート・デバイスを含む半導体構造であって、
前記フローティング・フィールド・ゲート・デバイスは、ツェナーダイオードより小さな温度依存性を有することを特徴とする埋込みダイオードを含む、半導体構造。
（概念２）
前記埋込みダイオードは、ｐ／ｎ型ダイオード含む、概念１に記載の半導体構造。
（概念３）
前記埋込みダイオードは、さらに、ツェナーダイオードを含む、概念２に記載の半導体構造。
（概念４）
前記ｐ／ｎ型ダイオードと前記ツェナーダイオードは、共通のカソードを含む、概念３に記載の半導体構造。
（概念５）
前記埋込みダイオードのスナップバック保持電圧は、関連する集積回路の動作電圧より高く、前記埋込みダイオードのスナップバックトリガー電圧は、前記半導体構造のブレークダウン電圧より低い、概念４に記載の半導体構造。
（概念６）
ＥＳＤトリガー電圧によってトリガーされて動作可能な概念５に記載の半導体構造であって、前記埋込みダイオードが導通しているときに、ＥＳＤ保持電圧の一部分が前記埋込みダイオードによって維持される、概念５に記載の半導体構造。
（概念７）
前記埋込みダイオードは、静電放電（ＥＳＤ）事象後にオフになる、概念６に記載の半導体構造。
（概念８）
出力パッドに接続された複数の第１のフィンガと、
前記第１のフィンガ間に交互に配置されて、グランドパッドに接続されている複数の第２のフィンガと、
前記第１および第２のフィンガ間に設けられた複数のフローティング・フィールド・ゲートと、を含む静電放電保護のための半導体構造であって、
前記第１のフィンガは、前記半導体構造のブレークダウン電圧より低いダイオードブレークダウン電圧と前記半導体構造の前記ブレークダウン電圧より低いスナップバックトリガー電圧とを有することを特徴とする埋込みハイブリッドダイオードを含む、半導体構造。
（概念９）
前記埋込みハイブリッドダイオードは、ツェナーダイオードより小さな温度依存性を有することを特徴とする、概念８に記載の半導体構造。
（概念１０）
前記埋込みハイブリッドダイオードは、ｐ／ｎダイオードより小さな温度依存性を有することを特徴とする、概念８に記載の半導体構造。
（概念１１）
前記埋込みハイブリッドダイオードは、ツェナーダイオードを含む、概念８に記載の半導体構造。
（概念１２）
前記埋込みハイブリッドダイオードは、ｐ／ｎダイオードを含む、概念８に記載の半導体構造。
（概念１３）
前記ｐ／ｎダイオードは、アノード材料からなるウェルを含む、概念１２に記載の半導体構造。
（概念１４）
前記埋込みハイブリッドダイオードは、ツェナーダイオードとｐ／ｎダイオードとを含み、両者は共通のカソードを共有している、概念８に記載の半導体構造。
（概念１５）
前記ＥＳＤ構造は、そのブレークダウン電圧に対する調整を許容する、概念８に記載の半導体構造。
（概念１６）
オフチップ出力を駆動する回路と、
前記回路に埋め込まれたハイブリッドダイオードデバイスと、を含み、
前記回路は、プルダウンデバイスを含んでおり、
前記ハイブリッドダイオードデバイスは、前記プルダウンデバイスのブレークダウン電圧より低いトリガー電圧を有することを特徴としている、
半導体構造。
（概念１７）
ＥＳＤ事象時に保護を提供するための集積回路（ＩＣ）の静電放電（ＥＳＤ）保護回路であって、前記回路は、
電流制御コンポーネントと、
前記電流制御コンポーネントに直列に接続された電流方向制御コンポーネントと、を含み、
前記静電放電保護回路のスナップバック保持電圧は、前記集積回路の動作電圧より高く、前記静電放電保護回路のスナップバックトリガー電圧は、前記ＩＣの酸化物ブレークダウン電圧より低い、静電放電（ＥＳＤ）保護回路。
（概念１８）
前記電流制御コンポーネントはトランジスタである、概念１７に記載のＥＳＤ保護回路。
（概念１９）
前記トランジスタはＭＯＳＦＥＴである、概念１７に記載のＥＳＤ保護回路。
（概念２０）
前記トランジスタと前記ダイオードはＥＳＤ事象後にシャットオフする、概念１８に記載のＥＳＤ保護回路。
（概念２１）
前記電流方向制御コンポーネントは、前記電流制御コンポーネントに埋め込まれたダイオードである、概念１７に記載のＥＳＤ保護回路。
（概念２２）
ＥＳＤトリガー電圧によってトリガーされて動作可能な概念２１に記載のＥＳＤ保護回路であって、前記ダイオードが導通しているときに、保持電圧の一部分が前記ダイオードによって維持される、概念２１に記載のＥＳＤ保護回路。
【国際調査報告】
2009524248.tif 000007
2009524248.tif 000008