(57)【要約】本発明のＬＤＭＯＳトランジスタ（１）は、基板（２）、ゲート電極（１０）、基板コンタクト領域（１１）、ソース領域（３）、チャネル領域（４）、ならびに、ドレインコンタクト領域（６）およびドレイン拡張領域（７）を具えるドレイン領域（５）を具える。前記ドレインコンタクト領域(６)は、前記ドレイン拡張領域（７）の上方に延在するトップメタル層（２３）に電気的に接続され、前記トップメタル層（２３）と前記ドレイン拡張領域（７）との間に、２μｍよりも大きい距離（７２３）を有する。このように、前記ドレインコンタクト領域(６)の面積を減少させることができ、前記ＬＤＭＯＳトランジスタ(１)のＲＦ電力出力効率を増加させることができる。別の実施形態において、前記ソース領域(３)は、第１メタル層（２１）の代わりに、ケイ素化合物層（３２）を介して前記基板コンタクト領域(１１)に電気的に接続され、それによって、前記ソース領域(３)と前記ドレイン領域(５)との間の静電結合を減少させ、それゆえに、前記ＬＤＭＯＳトランジスタ（１）のＲＦ電力出力効率を増加させる。
2009505391.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体型の半導体基板中に設けられるＬＤＭＯＳトランジスタであって、ソース領域およびドレイン領域を具え、前記ソース領域および前記ドレイン領域の双方は、第２半導体型で、かつ上方にゲート電極が延在するチャネル領域を通じて相互に接続され、前記ドレイン領域は、ドレインコンタクト領域、および、前記チャネル領域から前記ドレインコンタクト領域に向かって延在するドレイン拡張領域を具え、前記ドレインコンタクト領域は、ドレインコンタクトを介してトップメタル層に電気的に接続されるＬＤＭＯＳトランジスタにおいて、
前記トップメタル層が、前記ドレイン拡張領域の少なくとも一部の上方に、前記トップメタル層と前記ドレイン拡張領域との間の距離であって、２μｍを超える距離で延在することを特徴とするＬＤＭＯＳトランジスタ。
【請求項２】
前記トップメタル層と前記ドレイン拡張領域との間の距離が、５μｍである請求項１に記載のＬＤＭＯＳトランジスタ。
【請求項３】
前記ドレインコンタクトおよび前記トップメタル層は、少なくとも１層の中間メタル層と、少なくとも１つの層間メタルコンタクトを介して電気的に接続される請求項１に記載のＬＤＭＯＳトランジスタ。
【請求項４】
前記トップメタル層が、ＡｌおよびＣｕからなる混合物を具える請求項１に記載のＬＤＭＯＳトランジスタ。
【請求項５】
前記ドレインコンタクト領域が、１つのドレインコンタクトを用いて、前記トップメタル層に電気的に接続される請求項１に記載のＬＤＭＯＳトランジスタ。
【請求項６】
前記ＬＤＭＯＳトランジスタである第１ＬＤＭＯＳトランジスタの前記ドレインコンタクト領域は、前記第１ＬＤＭＯＳトランジスタに対して鏡面対称である、第２ＬＤＭＯＳトランジスタのドレインコンタクト領域と共有である請求項１に記載のＬＤＭＯＳトランジスタ。
【請求項７】
前記ＬＤＭＯＳトランジスタは、第１半導体型の基板コンタクト領域をさらに具え、該基板コンタクト領域は、前記チャネル領域に隣接する側とは反対側で前記ソース領域に隣接し、かつ前記基板コンタクト領域および前記ソース領域は、ケイ素化合物層を介して電気的に接続される請求項１に記載のＬＤＭＯＳトランジスタ。
【請求項８】
前記ゲート電極と前記ドレインコンタクト領域との間に遮蔽層をさらに具え、該遮蔽層が、前記ドレイン拡張領域の一部を覆う請求項１〜７のいずれか１項に記載のＬＤＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳトランジスタに関するものである。
【背景技術】
【０００２】
パーソナル通信システム（ＧＥＭ、ＥＤＧＥ、Ｗ−ＣＤＭＡ）のための基地局において、ＲＦパワーアンプは、主要な構成部品である。これらパワーアンプ、すなわち、一般にＬＤＭＯＳと略される、ＲＦ横方向拡散金属酸化物半導体にとって、トランジスタは好ましい技術選択である。これは、前記トランジスタの優れた高電力性能、ゲインおよびリニアリティのためである。新しい通信基準によって課された要求を満たすことを可能にするために、常に縮小される寸法とともに、前記ＬＤＭＯＳトランジスタの性能は、絶え間なく向上されなければならない。
【０００３】
特許文献１には、ＬＤＭＯＳトランジスタが開示されている。このＬＤＭＯＳトランジスタは、半導体基板の中にソース領域およびドレイン領域を具え、前記ソース領域および前記ドレイン領域は、チャネル領域を通って相互に接続されている。前記ソース領域および前記基板は、第１メタル層を通って電気的に接続されている。前記ＬＤＭＯＳトランジスタは、前記チャネル領域中の電子分布に影響を与える前記半導体基板上のゲート電極をさらに具える。前記ドレイン領域は、ドレインコンタクト領域、および、このドレインコンタクト領域から前記チャネル領域に延在するドレイン拡張領域を具える。前記ドレインコンタクト領域は、ドレインコンタクトを介してトップメタル層に電気的に接続される。このトップメタル層は、前記ドレインコンタクト領域の上方にのみ延在し、前記ドレイン拡張領域の上方には延在しない。このようにして、前記トップメタル層が、前記ドレイン拡張領域の減少に悪影響を与えるということは防止される。これは、前記トップメタル層が前記ドレイン拡張領域の上方に延在する場合、前記ドレイン拡張領域の直列抵抗は、より電位依存性になり、それゆえに、前記ＬＤＭＯＳトランジスタの性能を減少させるであろうからである。さらにまた、前記トップメタル層は、高電流容量を有する必要がある。これは、幅広で厚いトップメタル層が、エレクトロマイグレーションの問題を有することなく、高電流レベルに耐えることができるという結果を生じさせる。前記トップメタル層が、前記ドレインコンタクト領域の上方にのみ延在するため、および、前記トップメタル層が、高電流レベルに耐えることができる程十分に幅広であるため、前記ドレインコンタクト領域は、比較的大きな面積を占める。これは、不都合なことに、前記ＬＤＭＯＳトランジスタによって占有される総面積を増加させる。別の不利な点は、前記ドレインコンタクト領域の比較的大きな面積が、前記ＬＤＭＯＳトランジスタの比較的大きな出力容量を生じさせるということである。前記ＬＤＭＯＳトランジスタの出力容量は、特に、前記ソース領域と前記ドレイン領域との間の静電結合によって決定される。また、前記ＬＤＭＯＳトランジスタの出力容量は、前記ドレイン拡張領域−ソース領域間容量および前記ドレインコンタクト領域−ソース領域間容量を具える。２８Ｖの典型的なドレインバイアス条件で、前記ドレイン拡張領域は、ほとんど完全に減少され、それゆえに、前記ＬＤＭＯＳトランジスタの出力容量は、この典型的なバイアス条件で、前記ドレインコンタクト領域−ソース領域間容量によって主に決定される。前記比較的大きな出力容量は、不都合なことに、前記ＬＤＭＯＳトランジスタのＲＦパワー出力効率を減少させる。これは、前記ＬＤＭＯＳトランジスタのＤＣ入力パワーによって分けられるＲＦ出力パワーとして定義付けられる。
【０００４】
【特許文献１】国際公開第２００５／０２２６４５号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、向上されたＲＦパワー出力効率を有するＬＤＭＯＳトランジスタを提供することにある。本発明によれば、この目的は、請求項１に記載されたＬＤＭＯＳトランジスタを提供することにより達成される。
【課題を解決するための手段】
【０００６】
本発明に従うＬＤＭＯＳトランジスタは、第１半導体型の半導体基板中に、ソース領域およびドレイン領域を具え、前記ソース領域および前記ドレイン領域の双方は、第２半導体型で、第１半導体型のチャネル領域を通して相互に接続される。ゲート電極は前記チャネル領域の上方に延在し、前記チャネル領域中の電子分布に影響を与えることができる。前記ドレイン領域は、ドレインコンタクト領域およびドレイン拡張領域を具え、このドレイン拡張領域は、前記チャネル領域に隣接する。本発明に従うＬＤＭＯＳトランジスタは、トップメタル層をさらに具え、このトップメタル層は、ドレインコンタクトを通して前記ドレインコンタクト領域に電気的に接続され、かつ前記トップメタル層は、前記ドレイン拡張領域の上方に、前記トップメタル層と前記ドレイン拡張領域との間の距離であって、実質的に２μｍを越える距離を有して延在する。本発明は、前記トップメタル層と前記ドレイン拡張領域との間の距離が、前記トップメタル層が前記ドレイン拡張領域の減少にほとんど影響を与えないような距離である場合、前記トップメタル層が、前記ＬＤＭＯＳトランジスタの性能に影響を及ぼすことなく、前記ドレイン拡張領域の上方に延在することを可能にすることができるようになるという知見に基づくものである。したがって、前記ドレインコンタクト領域のために、同等に大きいサイズを有する必要なしに、前記メタル層に、所望の電流容量を得るのに必要とされるいかなるサイズをも与えることができるようになる。さらにまた、前記ドレインコンタクト領域の面積、それゆえに、前記ＬＤＭＯＳトランジスタの出力容量は、従来技術と比較して減少させられることができる。これは、前記ドレインコンタクト領域の面積が、前記トップメタル層のサイズと同じくらい大きくある必要がないためである。減少された出力容量は、前記ＬＤＭＯＳトランジスタのＲＦパワー出力効率を有益に増加させる。
【０００７】
別の利点は、前記ドレインコンタクト領域の面積の減少が、前記ＬＤＭＯＳトランジスタによって占められる総面積の減少を可能にするということである。
【０００８】
さらに、前記トップメタル層と前記ドレインコンタクト領域との間の距離は、前記トップメタル層が帰還容量に影響を及ぼさないような距離とする。前記帰還容量は、前記ドレイン領域と前記ゲート電極との間の容量である。前記トップメタル層と前記ドレインコンタクト領域との間の距離が短いほど、前記帰還容量は増加し、したがって、前記ＬＤＭＯＳトランジスタのＲＦ性能は減少するであろう。
【０００９】
さらに、トップメタル層と前記ドレイン拡張領域との間の距離は、ゼロゲート電圧（ＢＶｄｓｓ）での前記ＬＤＭＯＳトランジスタのドレイン−ソース間の絶縁破壊電圧が、前記トップメタル層によって影響を及ぼされないような距離とする。前記トップメタル層と前記ドレインコンタクト領域との間の距離が短いほど、前記ＬＤＭＯＳトランジスタのドレイン−ソース間の絶縁破壊電圧は、不都合なことに、減少するであろう。
【００１０】
本発明に従うＬＤＭＯＳトランジスタの第１実施形態において、前記トップメタル層と前記ドレイン拡張領域との間の距離は、５μｍとする。この距離で、前記ＬＤＭＯＳトランジスタの性能への、前記最上部金属の影響は、十分に小さくなると思われる。
【００１１】
本発明に従うＬＤＭＯＳトランジスタの第２実施形態において、前記ドレインコンタクト領域の前記ドレインコンタクトを介した電気的接続は、少なくとも１層の中間メタル層、および、前記中間メタル層と前記トップメタル層との間の少なくとも１つの層間メタルコンタクトをさらに具える。前記少なくとも１層の中間層の導入は、前記トップメタル層と前記ドレイン拡張領域との間の距離を有益に増加させ、かつＩＣ（集積回路）上の前記ＬＤＭＯＳトランジスタおよび他のデバイスの相互接続計画のための自由度を有利に導入する。
【００１２】
本発明に従うＬＤＭＯＳトランジスタの第３実施形態において、前記トップメタル層は、ＡｌおよびＣｕの混合物を具える。前記トップメタル層の寸法が、前記ドレインコンタクト領域の面積によって限られていないという事実は、Ａｕと比較して、より一般的で安価な金属材料の使用を可能にする。Ａｌ材料およびＣｕ材料の混合物が、Ａｕと同じ高電流レベルに耐えることができないため、前記トップメタル層は、従来技術のトップメタル層よりも大きな幅を有し、前記トップメタル層が、エレクトロマイグレーションの問題を有することなく、従来技術と同じ高電流レベルに耐えることができるようにする。
【００１３】
本発明に従うＬＤＭＯＳトランジスタの第４実施形態において、前記ＬＤＭＯＳトランジスタである第１ＬＤＭＯＳトランジスタの前記ドレインコンタクト領域は、第２ＬＤＭＯＳトランジスタのドレインコンタクト領域と共通であり、この第２ＬＤＭＯＳトランジスタは、前記第１ＬＤＭＯＳトランジスタに対して鏡面対称である。この実施形態において、前記ドレインコンタクト領域の減少された面積の利点は、ここで、２つのＬＤＭＯＳトランジスタにより共有されるということである。これは、ＩＣ上のＬＤＭＯＳトランジスタによって占められる総面積をさらにもっと減少させるであろう。
【００１４】
第５実施形態において、前記ＬＤＭＯＳトランジスタは、第１半導体型の基板コンタクト領域を具える。この基板コンタクト領域は、前記ソース領域に隣接し、前記基板コンタクト領域および前記ソース領域は、ケイ素化合物層を介して電気的に接続される。前記ケイ素化合物層は、従来技術において、前記基板コンタクト領域と前記ソース領域とを電気的に接続するのに用いられる第１メタル層よりも薄く、したがって、前記帰還容量はさらに減少し、それゆえに、前記ＬＤＭＯＳトランジスタのＲＦパワー出力効率はさらに増加する。これは、前記ケイ素化合物層の寸法が、前記標準メタル層の寸法よりも小さいためである。
【００１５】
第６実施形態において、前記ＬＤＭＯＳトランジスタは、前記ゲート電極と前記ドレインコンタクト領域との間に遮蔽層を具え、前記遮蔽層は、前記ドレイン拡張領域の一部の上方に延在する。前記遮蔽層の導入は、前記ゲート電極と前記ドレイン領域との間の帰還容量を減少させる。これは、前記ＬＤＭＯＳトランジスタのＲＦ性能にとって有益である。
【発明を実施するための最良の形態】
【００１６】
本発明のこれらおよび他の態様は、図面を参照して、明らかにされ、かつ記載されるであろう。
【００１７】
図面は縮尺通りに描かれたものではない。一般に、同一の構成部材は、図面において、同じ参照符号によって示されている。
【００１８】
図１は、半導体材料からなる基板２を具える、従来技術に従う従来のＬＤＭＯＳトランジスタ９９の横断面図を示す。この場合、前記半導体材料はｐ型シリコンであり、この基板２上に、ｐ型エピタキシャル層１２が形成される。前記ＬＤＭＯＳトランジスタ９９は、ｎ型ソース領域３、ｎ型ドレイン領域５、および、多結晶シリコンゲート電極１０をさらに具える。また、前記ＬＤＭＯＳトランジスタ９９は、任意でケイ化物層を設けることができ、このケイ化物層は、この例では横方向に拡散したｐ型領域であるチャネル領域４の上方に延在する。前記ソース領域３および前記ドレイン領域５は、前記チャネル領域４を通り相互に接続されている。ｐ型基板コンタクト領域１１は、前記基板２に電気的に接続し、前記チャネル領域４に隣接する側と反対側で前記ソース領域３に隣接する。前記チャネル領域４、前記基板コンタクト領域１１、前記ソース領域３、および、前記ドレイン領域５は、前記エピタキシャル層１２の中に設けられる。前記ゲート電極１０は、ゲート酸化物層１８によって前記基板２から分離される。前記ゲート酸化物層１８は、例えば、熱的に成長した二酸化シリコンを具える。前記ソース領域３は、ソースコンタクト４１、第１メタル層２１、および、基板コンタクト４０を通り、前記基板コンタクト領域１１に電気的に接続されている。それゆえに、前記ソース領域３は、前記基板コンタクト領域１１を介して、前記基板２の底面に電気的に接続されている。
【００１９】
前記ドレイン領域５は、前記ＬＤＭＯＳトランジスタ９９の高電圧操作に適応するｎ型ドレイン拡張領域７、および、ｎ型ドレインコンタクト領域６を具える。前記ドレイン拡張領域７は、前記ドレインコンタクト領域６よりも低いドーピングレベルを有し、前記ＬＤＭＯＳトランジスタ９９の最大出力パワーのために最適化されている。前記ドレイン拡張領域７は、前記デバイスの寿命を向上させることができる、複数の異なる型のドーピングレベルを具えることもできるということは留意されるべきである。
【００２０】
前記ＬＤＭＯＳトランジスタ９９は、遮蔽層３１をさらに具える。この遮蔽層３１は、ダミーゲート電極として働き、帰還容量を向上させる。前記遮蔽層３１は、この場合、前記ゲート電極１０および前記ドレイン拡張領域７の一部分の上方に延在し、絶縁層１４によって前記ゲート電極１０から分離される。前記絶縁層１４は、例えばプラズマ酸化物を具える。前記遮蔽層３１は、前記ゲート酸化物層１８および前記絶縁層１４によって、前記エピタキシャル層１２、および、それゆえに前記ドレイン拡張領域７から分離される。前記遮蔽層３１の、前記ゲート電極１０および前記ドレイン拡張領域７への近接近のため、前記ドレイン拡張領域７における電場分布は向上し、その結果、前記帰還容量を減少させる。これは、前記ＲＦ性能にとって有益である。
【００２１】
前記ドレインコンタクト領域６は、前記ドレイン領域５を、ドレインコンタクト２０を介して第１メタル層２１に接続し、第１層間メタルコンタクト２２を介してトップメタル層２３に電気的に接続するのに用いられる。前記トップメタル層２１と前記ドレイン拡張領域７の間の距離は、この例では、２μｍとする。ソース−ドレイン間の絶縁破壊電圧および出力容量のような、前記ＬＤＭＯＳトランジスタ９９の性能は、前記トップメタル層２１が前記ドレイン拡張領域７の上方に延在する場合、悪影響を受けるということは明らかである。したがって、前記第１メタル層２１および前記トップメタル層２３の双方は、前記ドレイン拡張領域７の上方に延在しない。これは、前記ＬＤＭＯＳトランジスタ９９の性能への前記複数のメタル層の悪影響を回避するためである。前記トップメタル層２３は、例えば幅および厚さ等の寸法を有する。これらは、前記トップメタル層２３が、エレクトロマイグレーションの問題を有することなく、高電流レベルに耐えることができる程十分に大きいものとする。さらにまた、前記トップメタル層２３の材料は、Ａｕを具える。Ａｕ材料は、エレクトロマイグレーションの問題を有することなく、ＡｌおよびＣｕのような、他の、より従来の材料よりも高い電流レベルに耐えることができるものである。前記ドレインコンタクト領域６の面積は、比較的大きい。これは、前記トップメタル層２３が、大きな幅を有し、かつ前記トップメタル層２３が前記ドレイン拡張領域７の上方に延在することが許されないためである。前記ドレインコンタクト領域６の大きな面積は、多様なドレインコンタクト２０および第１層間メタルコンタクト２２の適用を可能にする。
【００２２】
図２は、本発明に従うＬＤＭＯＳトランジスタ１の第１実施形態の横断面図を示す。前記ＬＯＭＯＳトランジスタ１は、従来技術の前記ＬＤＭＯＳトランジスタ９９と似て、基板２、基板コンタクト領域１１、エピタキシャル層１２、ゲート電極１０、遮蔽層３１、絶縁領域１４、ゲート酸化物層１８、チャネル領域４、ソース領域３、ならびに、ドレインコンタクト領域６およびドレイン拡張領域７を具えるドレイン領域５を具える。
【００２３】
従来技術のＬＤＭＯＳトランジスタ９９との主な違いは、本発明に従うＬＭＯＳトランジスタ１のトップメタル層２３が、前記ドレイン拡張領域７の上方に距離７２３を有して延在するということである。前記距離７２３は、前記ドレインコンタクト領域７と前記トップメタル層２３との間の距離であって、この例では、５μｍである。別の違いは、前記トップメタル層が、ＡｌおよびＣｕの混合物を具えるということである。この混合物は、ＩＣ技術において用いられる、より一般的な材料である。この材料は、従来技術のＬＤＭＯＳトランジスタ９９において適用された材料である、Ａｕと同じ高電流レベルに耐えることができないため、前記トップメタル層２３は、従来技術のＬＤＭＯＳトランジスタ９９のトップメタル層よりも大きい幅を有する。これは、前記トップメタル層２３を、エレクトロマイグレーションの問題を有さずに、従来技術と同じ高電流レベルに耐えることができるようにするためである。さらにもう１つの、従来技術のＬＤＭＯＳトランジスタ９９との違いは、この場合、前記ドレインコンタクト領域６が、ドレインコンタクト２０、第１メタル層２１、第１層間メタルコンタクト２２、第２メタル層２４、第２層間メタルコンタクト２５、第３メタル層２６、および、第３層間メタルコンタクト２７を通って、前記トップメタル層に電気的に接続されるということである。前記複数のメタル層および複数の層間メタルコンタクトの積層体は、前記トップメタル層２３と前記ドレイン拡張領域７との間の距離７２３を作り出す。この距離は、前記ＬＤＭＯＳトランジスタの性能に影響を与えることなく、前記トップメタル層２３が、前記ドレイン拡張領域７の上方に延在することを可能にするのに十分に大きいものとする。さらにまた、複数の余分なメタル層は、ＩＣ上の前記ＬＤＭＯＳトランジスタおよび他のデバイスの少ない面積を消費する相互接続計画を設計するために、余分な自由度を与える。
【００２４】
前記ドレインコンタクト領域６は、前記第１メタル層２１に、１つのドレインコンタクト２０によって電気的に接続される。このドレインコンタクト２０は、前記ドレインコンタクト領域６の面積の実質的な減少を可能にする。この面積は、その後、前記ドレインコンタクト２０のサイズおよび前記適用された技術のリソグラフィック能力によって確定される。前記ドレインコンタクト領域６の減少された面積は、前記ＬＤＭＯＳトランジスタ１のＲＦパワー出力効率を向上させる。これは、前記出力容量の減少によるものである。
【００２５】
図３は、本発明に従うＬＤＭＯＳトランジスタ１の第２実施形態の横断面図を表す。この実施形態では、前記ソース領域３および前記基板コンタクト領域１１は、ケイ化物層３２を通って電気的に接続される。このケイ化物層３２は、前記第１メタル層２１よりも薄く、前記ソース領域３と前記ドレイン領域５との間の静電結合を減少させる。それゆえに、前記出力容量は、前記ＬＤＭＯＳトランジスタ１のＲＦパワー出力効率のさらなる増加に対応して減少する。
【００２６】
図４は、本発明に従うＬＤＭＯＳトランジスタ１の第３実施形態の横断面図を示す。この実施形態において、前記ＬＤＭＯＳトランジスタである第１ＬＤＭＯＳトランジスタ１のドレインコンタクト領域６は、第２ＬＤＭＯＳトランジスタ９１のドレインコンタクト領域６と共通である。この第２ＬＤＭＯＳトランジスタ９１は、Ａ−Ａ´軸に沿って、前記第１ＬＤＭＯＳトランジスタ１に対して鏡面対称である。さらにまた、２つのＬＤＭＯＳトランジスタ１、９１は、ここで、前記ドレインコンタクト領域６の減少された面積の利点を共有する。このようにして、前記第１ＬＤＭＯＳトランジスタ１および前記第２ＬＤＭＯＳトランジスタ９１によって占有される面積は、前記第１ＬＤＭＯＳトランジスタ１および前記第２ＬＤＭＯＳトランジスタが各々それら自体の分離したドレインコンタクト領域６を有する場合よりも、さらに小さい。
【００２７】
前記ＬＤＭＯＳトランジスタ１を実行した測定結果は、従来技術の前記ＬＤＭＯＳトランジスタ９９と比較して、測定条件によって、ＲＦパワー出力効率の約４パーセントポイントの増加を示す。さらにまた、前記出力容量は、測定条件によって、従来技術の前記ＬＤＭＯＳトランジスタ９９と比較して、約１５％減少するということが示されている。
【００２８】
要約すると、本発明のＬＤＭＯＳトランジスタは、基板、ゲート電極、基板コンタクト領域、ソース領域、チャネル領域、ならびに、ドレインコンタクト領域およびドレイン拡張領域を具えるドレイン領域を具える。前記ドレインコンタクト領域は、トップメタル層と電気的に接続される。このトップメタル層は、前記ドレイン拡張領域の上方に距離を有して延在する。この距離は、前記トップメタル層と前記ドレイン拡張領域との間の距離であって、２μｍよりも大きい。このような方法で、前記ドレインコンタクト領域の面積を減少させることができ、かつ、前記ＬＤＭＯＳトランジスタの前記ＲＦパワー出力効率を増加させることができる。別の実施形態において、前記ソース領域は、第１メタル層ではなく、ケイ素化合物層を介して、前記基板コンタクト領域に電気的に接続される。その結果、前記ソース領域と前記ドレイン領域との間の静電結合を減少させ、それゆえに、前記ＬＤＭＯＳトランジスタのＲＦパワー出力効率をさらに増加させる。
【００２９】
上述した実施形態は、本発明を限定するものではなく、むしろ、当業者は、特許請求の範囲から逸脱することなく多くの代案の実施形態を設計することができるであろうことに留意すべきである。また、「具える」という用語は、請求項に挙げられたもの以外の他の要素または工程の存在を除外せず、名詞の前に付く単数の“ａ”や“ａｎ”は、そのような複数の要素の存在を除外しない。
【図面の簡単な説明】
【００３０】
【図１】従来技術に従うＬＤＭＯＳトランジスタの横断面の概略図を示す。
【図２】本発明の第１実施形態に従うＬＤＭＯＳトランジスタの横断面の概略図を示す。
【図３】本発明の第２実施形態に従うＬＤＭＯＳトランジスタの横断面の概略図を示す。
【図４】本発明の第３実施形態に従うＬＤＭＯＳトランジスタの横断面の概略図を示す。
【図１】
2009505391.tif 000003
【図２】
2009505391.tif 000004
【図３】
2009505391.tif 000005
【図４】
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【国際調査報告】
2009505391.tif 000007
2009505391.tif 000008
2009505391.tif 000009