(57)【要約】  一部の実施形態では、高速シリアルリンク用のパッシブインピーダンス等化ネットワークを記載する。インピーダンス等化ネットワークは、インピーダンス不連続部分点の付近の少なくとも１つのステップインピーダンス変圧器を含む。インピーダンス不連続部分は、２つの回路基板間のインターフェイス接続に存在しうる。回路基板上のインピーダンス不連続部分は、ダイ−パッケージインターフェイス、及び／又は、パッケージ−基板インターフェイスに存在しうる。ステップインピーダンス変圧器は、パッケージ配線、基板配線、又は両方内に形成されうる。配線上にステップインピーダンス変圧器を形成することにより、既存のパッケージ／基板設計メソドロジ又はテクノロジを変更しなくてよい。ステップインピーダンス変圧器は、様々な周波数でのインピーダンス整合を供給できる。ステップインピーダンス変圧器の設計におけるモデリング誤差に対処すべく、シリアルリンクを介してデータを伝送する集積回路は、送信器／受信器用の出力／入力インピーダンスを選択するアクティブ回路を含みうる。他の実施形態も開示する。【選択図】  なし
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【特許請求の範囲】
【請求項１】
複数のデバイス間の高速シリアルリンクであって、
複数のデバイス間の少なくとも１つのインピーダンス不連続部分と、
前記複数のデバイス間のシリアルリンク上に位置付けられる少なくとも１つのパッシブインピーダンス整合ネットワークと、
を含むリンク。
【請求項２】
前記少なくとも１つのパッシブネットワークは、少なくとも１つのステップインピーダンス変圧器を含む、請求項１に記載のリンク。
【請求項３】
前記複数のデバイスは、１つの回路基板上に実装される複数の集積回路である、請求項２に記載のリンク。
【請求項４】
前記少なくとも１つのステップインピーダンス変圧器は、第１の集積回路のパッケージ上の配線上に形成され、
前記配線は、前記第１の集積回路のダイを前記回路基板に接続する、請求項３に記載のリンク。
【請求項５】
前記少なくとも１つのステップインピーダンス変圧器は、前記回路基板の配線上に形成され、
前記配線は、前記複数の集積回路を接続する、請求項３に記載のリンク。
【請求項６】
前記少なくとも１つのインピーダンス不連続部分は、ダイ−パッケージ不連続部分、及び、パッケージ−基板不連続部分を含む、請求項３に記載のリンク。
【請求項７】
前記複数の集積回路の前記出力又は入力インピーダンスを制御する、前記複数の集積回路上のアクティブ回路を更に含む、請求項３に記載のリンク。
【請求項８】
前記少なくとも１つのステップインピーダンス変圧器は、様々なサイズの複数の配線を引くことで形成され、
前記複数の配線は、前記複数のデバイスを接続し、
前記様々なサイズは、前記配線内に異なるインピーダンスをもたらし、また、様々な周波数での前記複数のデバイス間のインピーダンス不均衡を均衡させることを支援する、請求項２に記載のリンク。
【請求項９】
前記複数のデバイスは、インターフェイスコネクタにより互いに結合される複数の回路基板である、請求項２に記載のリンク。
【請求項１０】
前記少なくとも１つのステップインピーダンス変圧器は、前記複数の回路基板のうち少なくとも１つの回路基板上に形成される、請求項９に記載のリンク。
【請求項１１】
回路基板と、
前記回路基板上に実装される少なくとも２つの集積回路と、
前記少なくとも２つの集積回路間のシリアルリンクと、
前記シリアルリンク上に形成される少なくとも１つのステップインピーダンス変圧器と、
を含み、
前記シリアルリンクは、
集積回路ダイを前記回路基板に接続する１つ以上のパッケージ配線と、
前記少なくとも２つの集積回路を接続する１つ以上の基板配線と、
を含み、
前記シリアルリンクは、インピーダンス不連続部分を含みうる、デバイス。
【請求項１２】
前記少なくとも１つのステップインピーダンス変圧器は、少なくとも１つのパッケージ配線上に形成される、請求項１１に記載のデバイス。
【請求項１３】
前記少なくとも１つのステップインピーダンス変圧器は、少なくとも１つの基板配線上に形成される、請求項１１に記載のデバイス。
【請求項１４】
前記集積回路のインピーダンスにバイアスをかける、前記集積回路ダイ上のアクティブ回路を更に含む、請求項１１に記載のデバイス。
【請求項１５】
第１の回路基板と、
第２の回路基板と、
前記第１の回路基板と前記第２の回路基板とを接続するインターフェイスコネクタと、
前記第１の回路基板と前記第２の回路基板の少なくとも一部のサブセット上に形成される少なくとも１つのステップインピーダンス変圧器と、
を含み、
前記少なくとも１つのステップインピーダンス変圧器は、前記インターフェイスコネクタの理想的でない性質によりもたらされるインピーダンス不整合を軽減する、デバイス。
【請求項１６】
前記少なくとも１つのステップインピーダンス変圧器は、前記インターフェイスコネクタに接続する複数の基板配線上に形成される、請求項１５に記載のデバイス。
【請求項１７】
前記少なくとも１つのステップインピーダンス変圧器は、前記インターフェイスコネクタに結合される集積回路のパッケージ内に形成される、請求項１５に記載のデバイス。
【請求項１８】
送信器と受信器との間のシリアルリンクに少なくとも１つのステップインピーダンス変圧器を実装することを含み、
前記少なくとも１つのステップインピーダンス変圧器は、インピーダンス整合ネットワークとして動作する、方法。
【請求項１９】
前記少なくとも１つのステップインピーダンス変圧器は、パッケージ配線上に引かれる、請求項１８に記載の方法。
【請求項２０】
前記少なくとも１つのステップインピーダンス変圧器は、基板配線上に引かれる、請求項１８に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
シリアルリンクは、デバイス間でデータを伝送するために使用されるデバイス間の経路である。デバイスには、印刷回路基板、集積回路、他のアクティブデバイス、パッシブデバイス、又はそれらのある組み合わせが含まれうる。シリアルリンクを使用して、回路基板、回路基板上に実装される集積回路、回路基板上に実装されるコンポーネント（アクティブ又はパッシブ）、又はそれらのある組み合わせを接続しうる。シリアルリンクは、１つのデバイスから別のデバイスに物理的に接続するコネクタと、１つのデバイスから別のデバイスへのルーティングを与える配線（トレース）を含みうる。例えば、複数の回路基板は、複数のコネクタを使用して互いに接続されうる。このとき、１つの回路基板はオス型コンポーネント（例えば、ピン）を含み、別の回路基板はメス型コンポーネント（例えば、レセプタクル）を含みうる。
【０００２】
デバイスが回路基板上に実装される場合、シリアルリンクは、２つのデバイスを互いに接続させる印刷回路基板上のメタライゼーションを含みうる。シリアルリンクは更に、回路基板上のメタライゼーションへのコンポーネントの接続も含みうる。この接続には、はんだボール、パッド、ビア、又はピンが含まれうる。デバイスが、ダイ（シリコン）及びパッケージを含む集積回路（ＩＣ）である場合、シリアルリンクは更に、ダイとパッケージ間の接続、及び、ダイから回路基板へのパッケージ内の経路とを含みうる。ダイは、底面に接点を有し、パッケージ上に表面実装されるフリップチップでありうる。ダイの底面にある接点は、ダイ面上に蒸着された又は蒸発メッキされたはんだ（例えば、鉛／スズ（Ｐｂ／Ｓｎ））バンプでありうる（例えば、崩壊制御チップ接続（Ｃ４）バンプであって、パッケージ上にリフローはんだ付けされうる）。他の実施形態では、ダイは、ワイヤボンド技術又はテープ利用自動ボンディング（ＴＡＢ）を使用して、パッケージ基板に接続される。パッケージ間の経路にはビア及び配線を含みうる。
【０００３】
シリアルリンクは、その性能に影響を与えうる不連続部分を有しうる。この不連続部分は、デバイス間の接続により引き起こされうる。例えば、不連続部分は、複数の回路基板（例えば、サーバ内のバックプレーン又はマザーボードに接続されるドーターカード、ストアアンドフォーワード型デバイス（例えば、ルータ）内のバックプレーンに接続されるインタフェースカード）を接続するために用いられるコネクタ内に存在しうる。不連続部分は、ダイ上のアクティブコンポーネント、又は、ダイとパッケージ間、パッケージと回路基板との間の接続性によるものでもありうる。例えば、不連続部分は、ＩＣと基板を接続するために用いるはんだボール、パッド、又はピンのキャパシタンス、ダイをパッケージに接続するために用いるバンプ又はボンドのキャパシタンス、ダイ上のアクティブデバイス、ドライバ、受信器、及びＥＳＤ保護回路からのキャパシタンス、基板上又はパッケージ内の配線のインダクタンス、メッキスルーホール（ＰＴＨ）ビアによる接続の変わり目によるものでありうる。
【０００４】
不連続部分は、送信デバイスと受信デバイスとのインピーダンス不整合をもたらしうる。インピーダンス不整合は、受信器が受取る電力量を低減する電力反射をもたらし、それにより、データ転送速度が制限されてしまう。インピーダンスは、周波数によって変化する複素インピーダンスでありうる。従って、送信器と受信器とのインピーダンス不整合は、様々な周波数に亘って変化しうる。ブロードバンドシステムは、広範囲の周波数で動作するので、これらのシステムの動作は、このような複素インピーダンス不整合によって影響を受ける場合がある。高速シリアルリンク（例えば、８インチのデスクトップシリアルリンク、２０インチのサーバチャネル）でのデータ転送速度は、インピーダンス不連続部分によって制限されうる。
【図面の簡単な説明】
【０００５】
様々な実施形態の特徴及び利点は、以下の詳細な説明から明らかとなろう。
【０００６】
【図１Ａ−Ｃ】一実施形態による、回路基板上の２つの集積回路の例示的な接続とその間に存在するインピーダンス不整合を示す図である。
【０００７】
【図２】一実施形態による、送信器と受信器との接続に使用されるインピーダンス整合ネットワークを示す例示的な概略図である。
【０００８】
【図３】一実施形態による、ステップインピーダンス変圧器が形成された例示的な配線を示す図である。
【０００９】
【図４】一実施形態による、送信器用の例示的な出力インピーダンス選択回路を示す図である。
【００１０】
【図５】一実施形態による、受信器用の例示的な入力インピーダンス選択回路を示す図である。
【００１１】
【図６】一実施形態による、高速シリアルリンクに使用されるパッシブインピーダンス整合ネットワークとアクティブインピーダンス選択回路を示す例示的な概略図である。
【００１２】
【図７】一実施形態による、回路基板間の幾つかの例示的な接続を示す図である。
【００１３】
【図８】一実施形態による、回路基板間の接続に使用されるインピーダンス整合ネットワークを示す例示的な概略図である。
【発明を実施するための最良の形態】
【００１４】
図１Ａは、印刷回路基板上の２つの集積回路の例示的な接続を示す。送信器１００及び受信器１０５は、回路基板１１５上の導電性（金属）配線１１０を使用して互いに接続されうる。送信器−受信器接続は、任意の理由で互いに通信する複数の集積回路（ＩＣ）の任意の組み合わせ（例えば、プロセッサ−プロセッサ、プロセッサ−メモリ、メモリ−プロセッサ）でありうる。配線１１０は、マイクロストリップ、ストリップライン、又は結合伝送線路でありうる。送信器１００及び受信器１０５は、バンプ１３０によってパッケージ１２５に接続される、フリップチップダイといったシリコンダイ１２０を含みうる。パッケージ１２５は、ピングリッドアレイ（ＰＧＡ）ボール１３５を使用して、又は、ランドグリッドアレイ（ＬＧＡ）ソケットを介して回路基板１１５に接続されうる。パッケージ１２５は、ビア及び配線１４０を含みうる。ビア及び配線１４０は、適切なバンプ１３０とボール１３５を接続して、ダイ１２０と回路基板１１５との間に適切な接続性を供給する。配線１１０は、送信器１００と受信器１０５との間に適切な接続性を供給する。
【００１５】
図１Ｂは、送信器１００と受信器１０５との間の理想的な接続（配線１１０）の例示的な概略図を示す。この接続には、不連続部分が含まれず、配線１１０には損失がない（例えば、ロスレス５０Ωマイクロストリップ）。しかし、現実のシステムでは、不連続部分が送信器１００と受信器１０５との間に存在する。
【００１６】
図１Ｃは、不連続部分を有する、送信器１００と受信器１０５との間の接続（配線１１０）の例示的な概略図を示す。不連続部分は、バンプキャパシタンス、パッドキャパシタンス、オンチップキャパシタンス（アクティブデバイス、ドライバ、受信器、及びＥＳＤ保護回路）、接続の変わり目（例えば、コネクタ）、及び、配線のインダクタンスを含みうる。送信器１００及び受信器１０５の両方に対する不連続部分を、パッドのキャパシタンス（Ｃｐａｄ）、配線のインダクタンス（Ｌｔｒａｃｅ）、及び基板のキャパシタンス（ＣＰＢ）として示す。様々な送信器不連続部分は、アクティブデバイスの入出力インピーダンス及びインターコネクトの特性インピーダンスと共に、送信器のインピーダンス（ＺＴＸ）を構成する。様々な受信器不連続部分は、受信器のインピーダンス（ＺＲＸ）を構成する。これらのインピーダンスＺＴＸ、ＺＲＸにおける不整合は、様々なインターフェイスにおいて電力反射１６０をもたらしうる。つまり、送信器から受信器に伝送されるデータは、送信器に向けて反射して戻される、又は、失われる場合がある。この配線は、ロッシー５０Ωマイクロストリップでありうる。
【００１７】
シリアル伝送されるデータに関して、電力反射を最小限にし、且つ、特定の周波数範囲での電力伝送を最大限にすることを目標とする。電力伝送を増加し、電力反射を減少する目的で、インピーダンス整合ネットワークを１つ以上の既知の不連続部分の場所において使用して様々な周波数に亘っての複素インピーダンスを調節する。最大電力伝送の供給に加えて、整合ネットワークは更に、符号間干渉（ＩＳＩ）を最小限にするよう線形位相応答（又は、同等に、一定群遅延）を供給すべきである。
【００１８】
図２は、送信器と受信器との間の接続に使用されるインピーダンス整合ネットワークの例示的な概略図を示す。送信器２００は、ダイ−パッケージ接続、ダイ上のＥＳＤ−保護回路、及びダイ上のアクティブ回路のうちの少なくとも一部のサブセットによってもたらされるダイ−パッケージ不連続部分２０５を有しうる。ダイ−パッケージ不連続部分２０５は、変動する周波数によって変化する複素インピーダンスでありうる。送信器２００は更に、パッケージ基板接続によってもたらされるパッケージ−基板不連続部分２１０を有しうる。パッケージ−基板不連続部分２１０は、コンデンサ及びインダクタの組み合わせを含むとして示す。受信器２２０もダイ−パッケージ不連続部分２２５及びパッケージ−基板不連続部分２３０を有しうる。送信器２００及び受信器２２０は、基板上の配線２４０を使用して接続されうる。パーソナルコンピュータ又はサーバ用の一般的な配線は、５０Ω配線でありうる。配線は、単線又は差動対（結合伝送線路）として引かれうる。
【００１９】
インピーダンス整合ネットワーク２５０、２５５は、それぞれダイ−パッケージ不連続部分２０５、２２５の付近に導入されて、不連続部分によりもたらされる複素インピーダンスを調節する。インピーダンス整合ネットワーク２５０、２５５は、それぞれ送信器及び受信器のパッケージ内に位置付けられうる。インピーダンス整合ネットワーク２６０、２６５は、それぞれパッケージ−基板不連続部分２１０、２３０の付近に導入されて、不連続部分によりもたらされる複素インピーダンスを調節する。インピーダンス整合ネットワーク２６０、２６５は、それぞれ、送信器と受信器との接続の付近の基板上に位置付けられうる。インピーダンス整合ネットワーク２５０、２５５、２６０、２６５は、ステップインピーダンス変圧器から構成されうる。ステップインピーダンス変圧器は、様々な周波数に対して可変量のインピーダンスを供給し、それにより、様々な周波数に対する送信器と受信器とのインピーダンス整合を可能にしうる。ステップインピーダンス変圧器は、高速シリアルリンクにおけるインピーダンス不連続部分のアナログ等化を供給しうるパッシブデバイスである。
【００２０】
ステップインピーダンス変圧器は、送信器及び受信器のパッケージ及び基板上に既に存在する配線上に実装されうる。既存の配線上にステップインピーダンス変圧器を実装することにより、既存のパッケージ／基板設計メソドロジ又はテクノロジの変更はない。パッケージ配線上にステップインピーダンス変圧器を使用することにより、インピーダンス不整合に対処する目的でダイ上に高Ｑインダクタ又は他の特殊要件が形成される（デジタルＣＭＯＳプロセス）必要がない。既に使用している、パッケージ上の既存のルーティング層（配線）を使用することにより経済的な解決策を提供する。
【００２１】
図３は、ステップインピーダンス変圧器３１０が形成された例示的な配線３００を示す。配線３００は、マイクロストリップ、ストリップライン、又は結合伝送線路でありうる。パーソナルコンピュータ又はサーバ内に使用される一般的な配線は、誘電定数、損失正接（loss tangent）、配線厚さ、及び接地平面からの高さの特定の組み合わせに対して５０Ωのインピーダンスを提供する幅を有しうる。ステップインピーダンス変圧器３１０は、様々な幅の配線を含みうる。この幅によりインピーダンスが左右される。幅のより広い配線は、低いインピーダンスに等しく、幅のより狭い配線は、高いインピーダンスに等しい。様々な幅のセクション数が多ければ、インピーダンスの値は様々となり、その結果、様々な周波数でのより細かい粒度のインピーダンス整合がもたらされる。ステップインピーダンス変圧器３１０において供給される様々なインピーダンスは、経験的に又は分析的に決定することができる。幅に加えて、整合ネットワーク内の個々のセグメントの長さも所望の周波数応答を供給するよう選択することができる。
【００２２】
ステップインピーダンス変圧器３１０は、厚さ、誘電定数、損失正接等の経験的に得られるパラメータを使用してモデル化されるので、モデリング誤差がありうる。このような生じうるモデリング誤差に対処する目的で、送信器及び／又は受信器のダイ上のアクティブ回路にはバイアスがかけられ且つサイズが調整されて特定の入出力インピーダンスを供給するようにされ、それにより、ステップインピーダンス変圧器３１０が適切な整合を供給できるようにしうる。
【００２３】
図４は、送信器用の例示的な出力インピーダンス選択回路４００を示す。選択回路４００は、デジタル−アナログ変換器（ＤＡＣ）４１０、トランジスタ４２０、送信器ドライバ４３０、抵抗器４４０、及びトランジスタ４５０を含む。ＤＡＣ４１０は、ダイ４６０上の制御回路からバイアス電流を受け取り、そのバイアス電流をアナログ信号に変換し、そのアナログ信号は、トランジスタ４２０のゲートに供給される。送信器出力インピーダンスは、ＤＡＣ４１０を流れるバイアス電流を変化させることにより調節される。バイアス電流を用いて、インピーダンス整合ネットワーク内の任意のモデリング誤差を較正する、又は、処理、電圧、又は温度（ＰＶＴ）変化により生じうる送信器のインピーダンスにおける任意の変動を補正することができる。ダイは更に、ビットエラー測定ユニット及びフィードバックループを含み、それにより、バイアス電流（ＤＡＣ設定）の調節を支援しうる。
【００２４】
図５は、受信器用の例示的な入力インピーダンス選択回路５００を示す。選択回路５００は、デジタル−アナログ変換器（ＤＡＣ）５１０、トランジスタ５２０、及びドライバ５３０を含む。ＤＡＣ５１０は、受信器のダイ５４０上の制御回路からバイアス電流を受け取り、そのバイアス電流をアナログ信号に変換し、そのアナログ信号は、トランジスタ５２０のゲートに供給される。トランジスタ５２０は、広帯域共通ゲートフロントエンドであり、１／トランジスタの相互コンダクタンス（ｇｍ）の入力インピーダンスについてバイアスがかけられ、ｇｍは、ＤＡＣ５１０により制御される。
【００２５】
図６は、高速シリアルリンクで使用されるパッシブインピーダンス整合ネットワーク及びアクティブインピーダンス選択回路の例示的な概略図を示す。送信器のダイは、送信器の出力インピーダンスをデジタル制御するアクティブ出力インピーダンス選択回路６００（例えば、４００）を含む。不連続部分６１０は、ダイ−パッケージインターフェイスに存在する。パッケージインピーダンス整合ネットワーク（ステップインピーダンス変圧器（例えば、３１０））６２０、パッケージ内にある配線上に設けられる。不連続部分６３０は、パッケージ−基板インターフェイスに存在する。基板インピーダンス整合ネットワーク（ステップインピーダンス変圧器）６４０は、基板内の配線上に設けられる。基板内の配線６５０は、送信器を受信器に接続する。基板インピーダンス整合ネットワーク（ステップインピーダンス変圧器）６６０は、基板内の配線上に設けられ、受信器のパッケージ−基板インターフェイスに存在する不連続部分６７０に対処する。パッケージインピーダンス整合ネットワーク（ステップインピーダンス変圧器）６８０は、パッケージ内の配線上に設けられ、受信器のダイ−パッケージインターフェイスに存在する不連続部分６９０に対処する。受信器のダイは、受信器のインピーダンス入力をデジタル制御するアクティブ入力インピーダンス選択回路６９５（例えば、５００）を含む。
【００２６】
送信器及び受信器のインピーダンスバイアス回路（例えば、４００、５００）を使用して、送信器及び受信器それぞれのインピーダンスバイアスを、システムの他の構成要素（例えば、サーバ、コンピュータ）からのフィードバックに基づいて調節し、それにより、システム内のインピーダンスを整合させ、システム全体の動作を増加させることを試みることができる。インピーダンスバイアスの調節は、シリアルリンクにインピーダンス整合ネットワークがあってもなくても行うことができる。
【００２７】
図１−図６は、回路基板上の複数の集積回路間に存在しうる不連続部分（例えば、ダイ／パッケージ及びパッケージ／基板の接続点における不連続部分）と、パッケージ内又は基板上の配線上にパッシブインピーダンス整合ネットワークを実装することに注目した。パッシブインピーダンス整合ネットワークは、コンピュータを含む任意の数の適用において使用される回路基板上に実装されうる。
【００２８】
しかし、不連続部分及びその結果もたらされるインピーダンス不整合は、回路基板上の集積回路に限られることではない。むしろ、不連続部分は、任意のデバイス間の任意の接続点に存在することができる。例えば、不連続部分は、２つの回路基板間のインターフェイス接続に存在しうる。
【００２９】
図７は、回路基板間の幾つかの例示的な接続を示す。バックプレーン（マザーボード）７００には、複数の他の基板（例えば、ドーターカード）７１０が接続されうる。他の基板７１０は、バックプレーンに、インターフェイスコネクタを介して接続されうる。インターフェイスコネクタは、複数の基板のうちの１つに実装されるオス部と、別の基板に実装されるメス部とを含みうる。ドーターカード７１０は、バックプレーン７００にメザニン７２０として実装されうる。このとき、ドーターカード７１０は、バックプレーン７００の少なくとも一部の上方に実装される。この実施形態では、回路基板の面には複数のコネクタが実装され、その回路基板の面上のそれらの複数のコネクタは一緒に配置される。ドーターカード７１０は、直角７３０でバックプレーン７００に実装されうる。この実施形態では、バックプレーン７００はその１つの面に１つのコネクタが実装され、ドーターカード７１０は端にコネクタが実装され、ドーターカード７１０の端は、バックプレーン７００の上述の面に隣接する。ドーターカード７１０は、バックプレーン７００に、平面状（同じ平面内）（７４０）に搭載されうる。この実施形態では、バックプレーン７００及びドーターカード７１０の端にコネクタが実装され、その端が互いに接続される。
【００３０】
コネクタ７２０、７３０、７４０は、回路基板間にインピーダンス不連続部分をもたらしうる。ブロードバンド整合ネットワーク（ステップインピーダンス変圧器）が、インターフェイスのコネクタの片側又は両側（バックプレーン側、ドーターカード側、又は両側）に実装されうる。ステップインピーダンス変圧器は、インターフェイスコネクタに接続する回路基板上の配線上に形成されうる。ステップインピーダンス変圧器は、インターフェイスコネクタに結合される集積回路のパッケージ内に形成されうる。
【００３１】
図８は、回路基板の接続に使用されるインピーダンス整合ネットワークの例示的な概略図を示す。第１の回路基板（例えば、バックプレーン）８００は、第２の回路基板（例えば、ドーターカード）８１０に、インターフェイスコネクタ８２０を使用して接続されうる。コネクタ８２０は、コネクタの理想的でない性質によってインピーダンス不連続部分を有しうる。インピーダンス不連続部分は、各回路基板上にコネクタ不連続部分８３０として示す。第１の回路基板８００、第２の回路基板８１０、又は両方は、配線８５０上に形成されるコネクタ整合ネットワーク（ステップインピーダンス変圧器）８４０を含みうる。
【００３２】
パッシブインピーダンス等化スキームによって、高速シリアルリンクにおける電力−性能のトレードオフを緩和することが期待できる。送信器及び受信器のインピーダンスを等しくすることにより、電力反射を減少し、様々な周波数での電力伝送を増加する。受信器が受取る電力が増加することで、シリアルリンクの性能（データ転送速度によって定量化される）が増加する。従って、性能は維持され、必要電力は低減しうる（バッテリー寿命を節約）か、又は、電力は維持され、性能は増加することができる。
【００３３】
一実施形態では、パッシブインピーダンス等化スキームは、アクティブ等化器又はオンチップ誘導性終端と組み合わされて、システム性能を向上させる又は消費電力を低減することができる。
【００３４】
様々な実施形態を、特定の実施形態を参照して例示したが、様々な変更及び修正を行いうることは明らかであろう。「一実施形態」との言及は、その実施形態に関連して説明した特定の機能、構造、又は特徴が少なくとも１つの実施形態に含まれることを意味する。従って、明細書中、様々な箇所に登場する「一実施形態では」との表現は、必ずしも全て同じ実施形態を参照しているわけではない。
【００３５】
様々な実施形態は、ハードウェア、ファームウェア、及び／又はソフトウェアの様々な組み合わせを特徴としうる。例えば、様々な実施形態の一部の又は全てのコンポーネントを、当該技術において既知であるソフトウェア及び／又はファームウェア並びにハードウェアで実施することが可能でありうる。実施形態は、ＡＳＩＣ及び当該技術において既知である他のタイプの集積回路、印刷回路基板、コンポーネント等といった当該技術において既知である多数のタイプのハードウェア、ソフトウェア、及びファームウェアで実施されうる。
【００３６】
様々な実施形態は、特許請求の範囲の精神及び範囲内で広く保護されることを意図する。
【図１Ａ】
2009524358.tif 000003
【図１Ｂ】
2009524358.tif 000004
【図１Ｃ】
2009524358.tif 000005
【図２】
2009524358.tif 000006
【図３】
2009524358.tif 000007
【図４】
2009524358.tif 000008
【図５】
2009524358.tif 000009
【図６】
2009524358.tif 000010
【図７】
2009524358.tif 000011
【図８】
2009524358.tif 000012
【国際調査報告】
2009524358.tif 000013
2009524358.tif 000014
2009524358.tif 000015