(57)【要約】 アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供する。１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを動的に切り替える。１ビット／ｎセルモードに切り替えることにより、１ビッドの読み出し／書き込み安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復を行う。特に、隣接するｎ個のメモリセルのデータ保持ノード間に、１対のＣＭＯＳトランジスタと、該ＣＭＯＳトランジスタが導通するように制御する１本の制御ラインを更に追加して、ワードライン（ＷＬ）を制御することで、更に動作の安定性を向上する。
2009088020.tif 000002
【特許請求の範囲】
【請求項１】
各々の出力が該メモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、前記ビットラインと前記インバータの出力との間に設けられた一対のスイッチ部と、前記スイッチ部の導通が制御し得る１本のワードラインとから構成される半導体メモリのメモリセルにおいて、
１ビットが１個の前記メモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個の前記メモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを動的に切り替えることができ、前記１ビット／ｎセルモードに切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行えることを特徴とする半導体メモリ。
【請求項２】
前記１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１対のＮ型ＭＯＳトランジスタと、該Ｎ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものであることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタと、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものであることを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１対のＣＭＯＳスイッチと、該ＣＭＯＳスイッチが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものであることを特徴とする請求項１に記載の半導体メモリ。
【請求項５】
前記１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１つのＣＭＯＳスイッチと、該ＣＭＯＳスイッチが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものであることを特徴とする請求項１に記載の半導体メモリ。
【請求項６】
前記１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１対のスイッチ部を更に追加した構成とされるものであることを特徴とする請求項１に記載の半導体メモリ。
【請求項７】
電荷を蓄えるためのキャパシタと、該キャパシタへの電荷の充放電を制御するアクセストランジスタと、該アクセストランジスタを制御し得る１本のワードラインとから構成される半導体メモリのメモリセルにおいて、
１ビットが１個の前記メモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個の前記メモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを動的に切り替えることができ、前記１ビット／ｎセルモードに切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行えることを特徴とする半導体メモリ。
【請求項８】
前記１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１つのＣＭＯＳスイッチと、該ＣＭＯＳスイッチが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものであることを特徴とする請求項７に記載の半導体メモリ。
【請求項９】
前記１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１つのＮ型ＭＯＳトランジスタと、該Ｎ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものであることを特徴とする請求項７に記載の半導体メモリ。
【請求項１０】
前記１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１つのスイッチ部を追加した構成とされるものであることを特徴とする請求項７に記載の半導体メモリ。
【請求項１１】
請求項２乃至４の何れかの半導体メモリにおいて、前記１ビット／ｎセルモードでｎが２の場合（１ビット／２セルモード）は、２個の前記メモリセルの２本のワードラインの内、１本のワードラインのみをハイレベルに遷移させることにより、データの読み出し動作の安定性を増大させ得ることを特徴とする半導体メモリ。
【請求項１２】
請求項２乃至４の何れかの半導体メモリにおいて、前記１ビット／ｎセルモードでｎが２の場合（１ビット／２セルモード）は、２個の前記メモリセルの２本のワードラインをハイレベルに遷移させることにより、読出し動作のセル電流の増大（読出し動作の高速化）およびデータの書き込み動作の安定性を増大させ得ることを特徴とする半導体メモリ。
【請求項１３】
前記モードの切り替えは、メモリブロック単位で行うことを特徴とする請求項１に記載の半導体メモリ。
【請求項１４】
請求項１の半導体メモリを備えたコンピュータに、メモリ占有率が所定の閾値以下の場合に、前記１ビット／１セルモードから前記１ビット／ｎセルモードに切り替えるステップを実行させるプログラム。
【請求項１５】
請求項１の半導体メモリを備えたコンピュータに、バッテリー残存量が所定の閾値以下になった場合に、前記１ビット／１セルモードから前記１ビット／ｎセルモードに切り替えるステップを実行させるプログラム。
【請求項１６】
請求項１の半導体メモリを備えたコンピュータに、メモリセルの動作速度または動作電圧が所定の閾値以下になった場合に、前記１ビット／１セルモードから前記１ビット／ｎセルモードに切り替えるステップを実行させるプログラム。
【請求項１７】
請求項１の半導体メモリを備えたコンピュータに、メモリセルの動作マージンが所定の閾値以下になった場合に、前記１ビット／１セルモードから前記１ビット／ｎセルモードに切り替えるステップを実行させるプログラム。
【請求項１８】
請求項１の半導体メモリを備えたコンピュータに、メモリセルの保持状態を破棄すべき条件が成立した場合に、前記１ビット／１セルモードから前記１ビット／ｎセルモードに、或いは、前記１ビット／ｎセルモードから前記１ビット／１セルモードに切り替えるステップを実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックに信頼性を制御可能な半導体メモリに関するもので、特に、メモリの電力消費量、メモリ容量の要求、ビット信頼性の重要度に応じてＱｏＢ（Quality of Bit）
が変化できる半導体メモリおよび当該メモリをドライブするプログラムに関するものである。
【背景技術】
【０００２】
近年のＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等のメモリは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、ＳＲＡＭ等のメモリセルを構成するトランジスタのしきい値電圧のばらつきを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Bit Error Rate)を増大させる。また、回路の動作電圧とノイズマージンが低下したことにより、宇宙線に起因するソフトエラーが無視できなくなっている。【０００３】
図１は、ＬＳＩの製造プロセスノードに対するＳＲＡＭの動作限界電圧を示すグラフである。ＬＳＩの製造プロセスノードが２５０ｎｍから１３０ｎｍ，９０ｎｍとなるに従って、標準動作電圧と動作限界電圧との間の動作マージンが減少していく様子が示されている。スケーリングサイズが更に縮小してＬＳＩの製造プロセスノードが６５ｎｍとなると、標準動作電圧と動作限界電圧とが逆転することが予想され、ビット誤り率（ＢＥＲ
）が急激に増大することになる。【０００４】
ＢＥＲを減少させるための対策として、メモリセルのトランジスタ数を増やす方法がある。しかし、トランジスタ数を増やす方法は、メモリセルの面積オーバヘッドが大きいといった問題や、また差動読み出しができないため速度オーバヘッドがあるといった問題がある。ＢＥＲを減少させるための他の対策としては、メモリセル動作を電流制御ではなく電圧制御にする方法がある。しかし、電圧制御にする方法は、別電源や追加回路などが別途必要となるといった問題がある。【０００５】
また一方で、信頼性の重要性はアプリケーションに依存し、信頼性が必要なアプリケーションと信頼性が不必要なアプリケーションが存在する。高い信頼性が必要なアプリケーションとしては、例えば、暗号処理である。反対に、高い信頼性が不必要なアプリケーションとしては、例えば、スクリーンセーバ処理やビデオなどの動画像処理である。【０００６】
図２に従来のＳＲＡＭの構成模式図を例示する。従来のＳＲＡＭの構成の場合は、どのブロック（図中におけるＢＬＫ０〜ＢＬＫ５）においても同じ信頼性をもつものである。各ブロックには、多数のメモリセル（ＭＣ：Memory Cell）が存在しており、１ビットは１つのメモリセルで構成される。以下では、１ビットが１つのメモリセルによって構成されるものを１ビット／１セルモードと定義する。１ビットの信頼性は、メモリセルを構成するトランジスタのプロセスによるばらつきに大きく依存する。
また、スケーリングにより製造プロセスノードが細くなると、動作マージンが低下するため、プロセスばらつきが１ビットの信頼性に大きく影響することになる。
従来のＳＲＡＭに関連する技術としては、例えば、特許文献１および特許文献２が知られている。【０００７】
【特許文献１】特開２００５−２５８６３号公報
【特許文献２】特開２００３−１３２６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、プロセスの微細化に伴い、メモリセルを構成するトランジスタのしきい値電圧のばらつきが増大して、ＳＲＡＭ等のメモリを構成するメモリセルの動作マージンが劣化し、メモリセルの動作安定性が阻害されているという問題がある。【０００９】
一方で、メモリはモバイルなどに搭載するため、メモリの電力消費量を削減したいといった要求が強く、メモリセルのビット信頼性を確保する手立てを講じる必要性がある。またプロセス技術の進歩は目まぐるしく、１チップのメモリ容量は飛躍的に増加してきている。また、アプリケーションに応じて、メモリの電力消費量の削減要求、必要メモリ容量の確保要求、ビット信頼性の要求は異なるものである。すなわち、アプリケーション毎に求められるＱｏＢは変化するものである。【００１０】
本発明は、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の第１の観点の半導体メモリによれば、各々の出力が該メモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、前記ビットラインと前記インバータの出力との間に設けられた一対のスイッチ部と、前記スイッチ部の導通が制御し得る１本のワードラインとから構成される半導体メモリのメモリセルにおいて、１ビットが１個の前記メモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個の前記メモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを動的に切り替えることができ、前記１ビット／ｎセルモードに切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行える。【００１２】
微細化・大規模化・高機能化が進む近年のＳＲＡＭやＤＲＡＭ等のメモリは、物理的エラー（偶発的に発生するエラー）や人為的エラー（設計、製造、検査プロセスで生じたエラーを内在したまま出荷されたことに起因するエラー）を完全に排除することは困難である。そこで、エラーは必ず存在するという前提に立ち、エラーがあってもそれを改善できるシステムを構築する必要がある。【００１３】
また一方で、メモリの信頼性は、動作速度、動作電圧、温度環境、宇宙線に起因するソフトエラーなどの動作環境の変動に左右されるものである。またメモリの信頼性は、製造プロセスやメモリセルの場所などシステマティックな要因でも異なるものである。また上述したように、メモリの信頼性の重要性はアプリケーションに依存し、信頼性が必要なアプリケーションと信頼性が不必要なアプリケーションが存在し、メモリに記憶されるプログラムコードやデータによって必要な信頼性は異なるものである。すなわち、暗号プログラムや暗号データなど非常に高いメモリの信頼性が必要とされるものがあるのに対して、例えばデスクトップのスクリーンセーバプログラムやそのデータといったようにメモリの信頼性が特に要求されないものがある。【００１４】
本発明の第１の観点の半導体メモリによれば、１ビット／１セルモードと１ビット／ｎセルモードとを動的に切り替えることができることから、例えば、ＯＳ（オペレーティングシステム：Operating System）などのプログラムが、動作環境（動作速度、動作電圧、温度環境、ソフトエラー）や変動するメモリ占有率に応じて、アロケートするメモリ空間の信頼性を制御することができる。すなわち、動作環境（動作速度、動作電圧、温度環境、ソフトエラー）によって、１ビット／１セルモードと１ビット／ｎセルモードとを動的に切り替えたり、またメモリ占有率が低い場合には積極的に１ビット／ｎセルモードにして高信頼性を得るのである。例えば、モバイルのバッテリーが少なくなるとメモリセルの動作電圧が下がることから動作マージンが少なくなるが、本発明の第１の観点の半導体メモリでは、１ビット／ｎセルモードへ動的に切り替えることで、動作マージンを改善でき、１ビッドの読み出し／書き込み安定性を増大できるのである。
また、１ビット／ｎセルモードに切り替えることにより、読出し動作のセル電流が増大できる。すなわち、読出し動作の高速化を行うことができるのである。【００１５】
上記の本発明の第１の観点の半導体メモリにおけるメモリセル構成は、従来のＳＲＡＭの典型的な回路構成であるが、この従来構成のメモリセルをｎ（ｎは２以上）個連結して構成されるモード（１ビット／ｎセルモード）で使用することにより、ビットエラーの自己修復が行えることになる。【００１６】
また本発明の第１の観点の半導体メモリによれば、ビットエラーの自己修復が行えることから、製造時や検査時に低マージンが発覚したメモリセルは１ビット／ｎセルモードにすることによりメモリの信頼性を確保することができる。また、動作時に低マージンが検出されたメモリセルは、動的に１ビット／ｎセルモードにすることによりメモリの信頼性を確保することができる。【００１７】
さらに本発明の第１の観点の半導体メモリによれば、１ビット／１セルモードから１ビット／ｎセルモードに切り替えることにより、メモリセルに保持している情報（プログラムコード・データ）を瞬時に破棄することができる。例えば、セキュリティの観点から、タイマーを用いた時限動作で情報を破棄することができるのである。【００１８】
以上説明したように、本発明の第１の観点の半導体メモリによれば、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるのである。【００１９】
また本発明の第２の観点の半導体メモリは、上記の従来ＳＲＡＭ構成のメモリセルにおいて、１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１対のＮ型ＭＯＳトランジスタと、該Ｎ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものである。【００２０】
かかるメモリセル構成によれば、１ビットの読み出し／書き込みの動作安定性を増大でき、動作マージンの改善、動作速度の改善を図ることができ、またビットエラーの自己修復が行えることになる。【００２１】
また本発明の第３の観点の半導体メモリは、上記の従来ＳＲＡＭ構成のメモリセルにおいて、１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタと、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものである。【００２２】
かかるメモリセル構成によれば、１ビットの読み出し／書き込みの動作安定性を増大でき、動作マージンの改善、動作速度の改善を図ることができ、またビットエラーの自己修復が行えることになる。メモリセルのデータ保持ノード間に設けられる１対のＭＯＳトランジスタが、Ｎ型とＰ型の違いによって、１ビットの読み出し／書き込みの動作安定性や動作マージン、動作速度が異なるのであるが、詳細については以下の実施例で述べる。【００２３】
また本発明の第４の観点の半導体メモリは、上記の従来ＳＲＡＭ構成のメモリセルにおいて、１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１対のＣＭＯＳスイッチと、該ＣＭＯＳスイッチが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものである。【００２４】
また本発明の第５の観点の半導体メモリは、上記の従来ＳＲＡＭ構成のメモリセルにおいて、１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１つのＣＭＯＳスイッチと、該ＣＭＯＳスイッチが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものである。【００２５】
また本発明の第６の観点の半導体メモリは、上記の従来ＳＲＡＭ構成のメモリセルにおいて、１ビット／ｎセルモードは、隣接する前記メモリセルのデータ保持ノード間に、１対のスイッチ部を更に追加した構成とされるものである。【００２６】
また上記第２〜第４の観点の半導体メモリにおいて、１ビット／ｎセルモードでｎが２の場合（１ビット／２セルモード）は、２個のメモリセルの２本のワードラインの内、１本のワードラインのみをハイレベルに遷移させることにより、データの読み出し動作の安定性を増大させ得る。【００２７】
また上記第２〜第４の観点の半導体メモリにおいて、１ビット／２セルモードの場合、２個のメモリセルの２本のワードラインの内、２本のワードラインをハイレベルに遷移させるよりも、１本のワードラインのみをハイレベルに遷移させる方が、より読出し動作のセル電流の増大させることができ、すなわち、読出し動作の高速化が図れ、また、データの読み出し動作の安定性を増大させることができるのである。【００２８】
また上記第２〜第４の観点の半導体メモリにおいて、１ビット／ｎセルモードでｎが２の場合（１ビット／２セルモード）は、２個のメモリセルの２本のワードラインをハイレベルに遷移させることにより、データの書き込み動作の安定性を増大させ得る。【００２９】
上記第２〜第４の観点の半導体メモリにおいて、１ビット／２セルモードの場合、２個のメモリセルの２本のワードラインの内、１本のワードラインのみをハイレベルに遷移させるよりも、２本のワードラインをハイレベルに遷移させる方が、よりデータの書き込み動作の安定性を増大させることができるのである。【００３０】
ここで、１ビット／１セルモードと１ビット／ｎセルモードの切り替えは、メモリブロック単位で行うことが好ましい。周辺回路（ＸＹ−デコーダ回路、センスアンプ回路）の設計を考慮したものである。なお、モードの切り替えをブロック単位で行う以外に、行単位や列単位などで行ってもかまわない。ただし、行単位や列単位などで行う制御単位のように細かくなりすぎると制御方法が複雑になってしまうため、ブロック単位にモードの切り替えを行う方が適切と考える。【００３１】
本発明の第７の観点の半導体メモリによれば、電荷を蓄えるためのキャパシタと、該キャパシタへの電荷の充放電を制御するアクセストランジスタと、該アクセストランジスタを制御し得る１本のワードラインとから構成される半導体メモリのメモリセルにおいて、１ビットが１個の前記メモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個の前記メモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを動的に切り替えることができ、前記１ビット／ｎセルモードに切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行える【００３２】
上記の本発明の第７の観点の半導体メモリにおけるメモリセル構成は、従来のＤＲＡＭの典型的な回路構成であるが、この従来ＤＲＡＭ構成のメモリセルをｎ（ｎは２以上）個連結して構成されるモード（１ビット／ｎセルモード）で使用することにより、データを保持しているキャパシタのばらつきを補正することが可能となる。【００３３】
本発明の第８の観点の半導体メモリは、上記の従来ＤＲＡＭ構成のメモリセルにおいて、１ビット／ｎセルモードは、隣接するメモリセルのデータ保持ノード間に、１つのＣＭＯＳスイッチと、該ＣＭＯＳスイッチが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものである。かかる構成によれば、従来ＤＲＡＭ構成のメモリセルと比べて、データを保持しているキャパシタのばらつきを補正することが可能となる。【００３４】
本発明の第９の観点の半導体メモリは、上記の従来ＤＲＡＭ構成のメモリセルにおいて、１ビット／ｎセルモードは、隣接するメモリセルのデータ保持ノード間に、１つのＮ型ＭＯＳトランジスタと、該Ｎ型ＭＯＳトランジスタが導通するように制御し得る１本の制御ラインと、を更に追加した構成とされるものである。かかる構成によれば、従来ＤＲＡＭ構成のメモリセルと比べて、データを保持しているキャパシタのばらつきを補正することが可能となる。【００３５】
本発明の第１０の観点の半導体メモリは、上記の従来ＤＲＡＭ構成のメモリセルにおいて、１ビット／ｎセルモードは、隣接するメモリセルのデータ保持ノード間に、１つのスイッチ部を追加した構成とされるものである。かかる構成によれば、従来ＤＲＡＭ構成のメモリセルと比べて、データを保持しているキャパシタのばらつきを補正することが可能となる。【００３６】
次に、本発明のプログラムについて説明する。本発明のプログラムは、例えばＯＳのシステムコール関数であり、以下に述べるステップをコンピュータに実行させて、上記本発明の半導体メモリの動的に信頼性を変更できる機能を効率的に発揮させるものである。【００３７】
先ず、本発明の第１の観点のプログラムは、メモリ占有率が所定の閾値以下の場合に、１ビット／１セルモードから１ビット／ｎセルモードに切り替えるステップをコンピュータに実行させるものである。
かかる第１の観点のプログラムによれば、メモリ占有率が低い場合には、積極的に１ビット／ｎセルモードに切り替え、高信頼性を得ることができる。【００３８】
また、本発明の第２の観点のプログラムは、バッテリー残存量が所定の閾値以下になった場合に、１ビット／１セルモードから１ビット／ｎセルモードに切り替えるステップをコンピュータに実行させるものである。
かかる第２の観点のプログラムによれば、モバイルなどにおいてバッテリー残存量が所定の閾値以下になり、メモリの動作電圧が低くなった場合に、１ビット／ｎセルモードに切り替え、動作マージンを改善し、また、動作の安定性を増大することができる。【００３９】
また、本発明の第３の観点のプログラムは、メモリセルの動作速度または動作電圧が所定の閾値以下になった場合に、１ビット／１セルモードから１ビット／ｎセルモードに切り替えるステップをコンピュータに実行させるものである。
かかる第３の観点のプログラムによれば、メモリセルの動作速度または動作電圧が所定の閾値以下になった場合に、１ビット／ｎセルモードに切り替え、１ビットの動作速度を改善し、また、動作マージンを改善することができる。【００４０】
また、本発明の第４の観点のプログラムは、メモリセルの動作マージンが所定の閾値以下になった場合に、１ビット／１セルモードから１ビット／ｎセルモードに切り替えるステップをコンピュータに実行させるものである。
かかる第４の観点のプログラムによれば、メモリセルの動作マージンが所定の閾値以下になった場合に、１ビット／ｎセルモードに切り替え、１ビットの動作マージンを改善することができる。【００４１】
また、本発明の第５の観点のプログラムは、メモリセルの保持状態を破棄すべき条件が成立した場合に、１ビット／１セルモードから１ビット／ｎセルモードに、或いは１ビット／ｎセルモードから１ビット／１セルモードに切り替えるステップをコンピュータに実行させるものである。
かかる第５の観点のプログラムによれば、例えばＯＳのシステムコールにより情報の破棄を実行したり、セキュリティ面から時限動作によってメモリセルの保持状態を破棄すべき条件が成立した場合に、１ビット／１セルモードから１ビット／ｎセルモードに、或いは１ビット／ｎセルモードから１ビット／１セルモードに切り替え、瞬時に保持情報を破棄することができる。
【発明の効果】
【００４２】
本発明の半導体メモリによれば、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定化および高速化を図り、低消費電力化および高信頼性化を実現できるといった効果がある。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。【００４４】
図３は、従来のＳＲＡＭに用いられるメモリセルの構成の一例を示す回路図である。図３に示すＳＲＡＭメモリセル（ＭＣ０１）は、電源電位ＶＤＤおよび接地電位ＶＳＳの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＤＤおよび接地電位ＶＳＳの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を備えている。【００４５】
Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（Ｎ０１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（Ｎ００）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。【００４６】
またメモリセル（ＭＣ０１）は、相補なビットライン（ＢＬ，／ＢＬ）と、ノード（Ｎ００，Ｎ０１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬ）により制御される。【００４７】
従来のＳＲＡＭに用いられるメモリセルは、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部とする、ＭＯＳトランジスタ６個によりＳＲＡＭメモリセルが構成される。【００４８】
次に、ＳＲＡＭメモリセル（ＭＣ０１）の動作について説明する。まず、ＳＲＡＭメモリセル（ＭＣ０１）の読出し動作の一例として、ＳＲＡＭメモリセル（ＭＣ０１）において、ノード（Ｎ００）がローレベル”Ｌ”、ノード（Ｎ０１）がハイレベル”Ｈ”である場合の読出し動作について説明する。ＳＲＡＭメモリセル（ＭＣ０１）の読出し動作の前に、ワードライン（ＷＬ）にローレベル”Ｌ”を加えた状態で、所定のプリチャージ期間だけビットライン（ＢＬ，／ＢＬ）に電源電位ＶＤＤを印加してハイレベル”Ｈ”とする。【００４９】
これにより、ビットライン（ＢＬ，／ＢＬ）では、配線容量に対する充電が行われ、プリチャージ期間の完了後でも略電源電位ＶＤＤが保持される。プリチャージ期間の完了後、ワードライン（ＷＬ）をローレベル”Ｌ”からハイレベル”Ｈ”に遷移させて読出し動作を行う。これによりＮ型ＭＯＳトランジスタ（Ｍ０４）およびＮ型ＭＯＳトランジスタ（Ｍ０２）を介して、ビットライン（ＢＬ）から接地電位ＶＳＳの向きに読出し電流が流れ、ビットライン（ＢＬ）の電位はハイレベル”Ｈ”からローレベル”Ｌ”に遷移する。【００５０】
なお、この読出し電流が流れることで、Ｎ型ＭＯＳトランジスタ（Ｍ０２）およびＮ型ＭＯＳトランジスタ（Ｍ０４）のオン抵抗の按分に応じて、ノード（Ｎ００）の電圧がローレベル”Ｌ”から上昇する。【００５１】
ビットライン（／ＢＬ）の電位は、ハイレベル”Ｈ”の状態が維持されており、ビットライン（ＢＬ，／ＢＬ）の電位は、それぞれローレベル”Ｌ”およびハイレベル”Ｈ”の状態となる。そして、この状態がビットライン（ＢＬ，／ＢＬ）を差動入力とするセンスアンプ（図示せず）により検知され、ＳＲＡＭメモリセル（ＭＣ０１）の記憶内容が外部に読出されることとなる。【００５２】
ここで、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）からなるインバータが反転するスレッショルド電圧をノード（Ｎ００）の電圧が上回らないようにする必要がある。そのため、Ｎ型ＭＯＳトランジスタ（Ｍ０２）のコンダクタンスは、Ｎ型ＭＯＳトランジスタ（Ｍ０４）のコンダクタンスよりも大きく設定されなければならない（Ｍ０２＞Ｍ０４）。【００５３】
次に、書き込み動作の一例として、ＳＲＡＭメモリセル（ＭＣ０１）において、書き込み動作前には、ノード（Ｎ００）がハイレベル”Ｈ”、ノード（Ｎ０１）がローレベル”Ｌ”の状態にあるものとし、ノード（Ｎ００）がローレベル”Ｌ”、ノード（Ｎ０１）がハイレベル”Ｈ”に書き換えられる場合の書き込み動作について説明する。【００５４】
まず、ライトアンプ（図示せず）により、ビットライン（ＢＬ）にローレベル”Ｌ”が印加され、ビットライン（／ＢＬ）にハイレベル”Ｈ”が印加される。またワードライン（ＷＬ）にハイレベル”Ｈ”が印加される。これにより、ＳＲＡＭメモリセル（ＭＣ０１）は、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）で構成されるスイッチ部が導通し、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０４）を介して、電源電位ＶＤＤからビットライン（ＢＬ）の向きに書き込み電流が流れることになる。書き込み電流が流れることで、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０４）のオン抵抗の按分に応じて、ノード（Ｎ００）の電圧がハイレベル”Ｈ”から下降する。【００５５】
ここで、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）からなるインバータが反転するスレッショルド電圧を、ノード（Ｎ００）の電圧が下回るようにする必要がある。そのため、Ｐ型ＭＯＳトランジスタ（Ｍ００）のコンダクタンスは、Ｎ型ＭＯＳトランジスタ（Ｍ０４）のコンダクタンスよりも小さく設定されなければならない（すなわち、Ｍ０４＞Ｍ００）。【００５６】
ノード（Ｎ００）の電圧がスレッショルド電圧を下回ると、ノード（Ｎ０１）の電圧がローレベル”Ｌ”からハイレベル”Ｈ”に反転されるため、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）からなるインバータの出力が、ハイレベル”Ｈ”からローレベル”Ｌ”に反転されて、ＳＲＡＭメモリセル（ＭＣ０１）の書き込み動作が完了する。【００５７】
上述したように、ＳＲＡＭメモリセル（ＭＣ０１）において、読出し動作時のコンダクタンスの条件（Ｍ０２＞Ｍ０４）、書き込み動作時のコンダクタンスの条件（Ｍ０４＞Ｍ００）から、コンダクタンスの条件として、（Ｍ０２＞Ｍ００）の関係が成り立つ。かかるコンダクタンスの条件の場合、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）により構成されるインバータのスレッショルド電圧は、通常の電源電圧の１／２よりも下回ることになる。従って、近年の半導体集積回路の低電源電圧化により電源電圧が低下すると、ＳＲＡＭメモリセル（ＭＣ０１）のインバータのスレッショルド電圧も相対的に低下することとなる。このスレッショルド電圧がスタティックノイズレベルを下回ると、メモリセルのインバータが反転し、メモリセルの記憶内容が変化するといったエラーが生じるのである。【００５８】
なお、メモリセルの記憶内容の保持性を確保するためには、スレッショルド電圧の引き上げる方法があり、例えばコンダクタンスの条件として、Ｐ型ＭＯＳトランジスタ（Ｍ００）とＮ型ＭＯＳトランジスタ（Ｍ０２）のコンダクタンスを略等しくすることにより、スレッショルド電圧を引き上げることができる。しかしながら、プロセスのバラつきなどにより、読出し動作時のコンダクタンスの条件（Ｍ０２＞Ｍ０４）を満たせない場合、或いは、書き込み動作時のコンダクタンスの条件（Ｍ０４＞Ｍ００）を満たせない場合には、読出し／書き込み動作を安定的に行うことが困難になるといった問題がある。【００５９】
以下に説明するメモリセルの実施例では、従来のメモリセルと比べて、低電源電圧の場合においても、メモリセルにおいて記憶内容を確実に保持することができ、またメモリセルに対する読出し／書き込み動作の安定化を図ることができるのである。
【実施例１】
【００６０】
実施例１の半導体メモリの構成図を図４に示す。図４において、ブロック（ＢＬＫ０〜ＢＬＫ４）は、１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）で動作するブロックであるのに対して、ブロック（ＢＬＫ４〜ＢＬＫ５）は、１ビットが２個のメモリセルを連結して構成されるモード（１ビット／２セルモード）で動作するブロックである。１ビット／１セルモードのブロック（ＢＬＫ０〜ＢＬＫ４）は、暗号プログラムや暗号データなどの重要なプログラムコードやデータを記憶しておらず、それらの重要なプログラムコードやデータは１ビット／２セルモードのブロック（ＢＬＫ４〜ＢＬＫ５）の方に記憶される。１ビット／２セルモードのブロック（ＢＬＫ４〜ＢＬＫ５）は、１ビット／１セルモードのブロック（ＢＬＫ０〜ＢＬＫ４）と比べて、メモリ容量は半分になる反面、優れたＱｏＢを実現する。以下、ＱｏＢの制御方法について説明する。【００６１】
実施例１の半導体メモリでは、図５に示されるように上述した従来のＳＲＡＭに用いられるメモリセルを２個連結した回路構成となる。
すなわち、実施例１に係るメモリセル（ＭＣ０１，ＭＣ１０）は、各々の出力が該メモリセルの列に対応して配置される一対のビットライン（ＢＬ，／ＢＬ）の各々に至る経路に接続されるクロスカップル接続された一対のインバータ（Ｍ００〜Ｍ０３のＭＯＳトランジスタ、或いは、Ｍ１０〜Ｍ１３のＭＯＳトランジスタで構成）と、ビットライン（ＢＬ，／ＢＬ）とインバータの出力との間に設けられた一対のスイッチ部（Ｍ０４とＭ０５のＭＯＳトランジスタ、或いは、Ｍ１４とＭ１５のＭＯＳトランジスタで構成）と、スイッチ部の導通が制御し得る１本のワードライン（ＷＬ[０]，ＷＬ[１]）とから構成されるものである。２個のメモリセル（ＭＣ０１，ＭＣ１０）を連結したものを１ビット領域とし、１ビット／２セルモードのブロック（ＢＬＫ４〜ＢＬＫ５）を構成させる。一方、１ビット／１セルモードのブロック（ＢＬＫ０〜ＢＬＫ３）では、従来同様にメモリセル１個が１ビット領域である。【００６２】
２個のメモリセル（ＭＣ０１，ＭＣ１０）を連結したものを１ビット領域とする１ビット／２セルモードにおいては、２個のメモリセル（ＭＣ０１，ＭＣ１０）には同じデータが保持されるため、読出し／書き込み動作の際は、２本のワードライン（ＷＬ[０]，ＷＬ[１]）がハイモード”Ｈ”にドライブされる（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｈ”）。
なお、１ビット／１セルモードと１ビット／２セルモードの両方のモードにおいて、ワードラインの制御を除いて、読出しアクセスと書き込みアクセスは同じ処理となる。【００６３】
次に、図６〜図７を参照して、１ビット／２セルモードの優位性を説明する。
図６のグラフは、モンテカルロシミュレーションを用いて、９０ｎｍプロセステクノロジーのメモリセルにおいて、１ビット／１セルモードと１ビット／２セルモードの読出し電流を比較したものである。【００６４】
図６のグラフによれば、１ビット／２セルモードの読出し電流が１ビット／１セルモードの読出し電流の２倍以上大きいことになり、セル電流の増大（動作速度の改善）が示されている。【００６５】
これに対して、実施例１のメモリセル（１ビット／２セルモード）の場合、アクセスされたメモリセルが不良だとしても、２つのメモリセルの内いずれか１つのメモリセルが正常であり、その保持データが正しいものであれば、不良のメモリセルの保持データは、正常なメモリセルの保持データによって修復されるのである。【００６６】
図７のグラフは、この自己修復機能を説明するもので、ビットライン（ＢＬ，／ＢＬ）およびワードライン（ＷＬ[０]，ＷＬ[１]）の電位の変化に対するノード電位（Ｎ００，Ｎ０１，Ｎ１０，Ｎ１１）の遷移の様子を示している。ここで、正常なメモリセルをＭＣ０１、不良のメモリセルをＭＣ１０としている。不良メモリセルＭＣ１０のデータが読出し動作時に破壊されたとしても、正常なメモリセルＭＣ０１によって、ビットラインが正常に引き抜かれる（ＢＬ＝”Ｌ”，／ＢＬ＝”
Ｈ”）ため、ビットラインの電位差の影響によって、ＭＣ１０に元のデータが復元されるのである。【００６７】
図８に実施例１の１ビット領域のメモリセルのレイアウト図を示す。従来のＳＲＡＭに用いられるメモリセルのレイアウト面積と比べて面積オーバヘッドは無い。【００６８】
ここで、９０ｎｍプロセステクノロジーのダイナミックセル安定性シミュレーションによって得られるビット誤り率（ＢＥＲ）を用いて、１ビット／２セルモードのＱｏＢを評価する。【００６９】
図９と図１０のグラフは、従来のＳＲＡＭのメモリセルと実施例１の１ビット／２セルモードのメモリセルについて、読出し動作時のＢＥＲの比較のシミュレーション結果である。図９のグラフは読出し動作を高速動作で行った場合、具体的にはワードライン（ＷＬ）のパルス幅が１ｎｓの場合である。また、図１０のグラフは読出し動作を低速動作で行った場合、具体的にはワードライン（ＷＬ）のパルス幅が２０ｎｓの場合である。【００７０】
図９（高速動作時の比較）のグラフから、実施例１の１ビット／２セルモードのメモリセルにおいて、ワードライン（ＷＬ）を２本立ち上げることにより、動作速度が改善されることがわかる。具体的には、図９のグラフにおいて、ＢＥＲが１０−３となる電圧が５０ｍＶ改善されている。【００７１】
また、図１０（低速動作時の比較）のグラフから、実施例１の１ビット／２セルモードのメモリセルにおいて、自己修復機能により従来のＳＲＡＭのメモリセル（１ビット／１セルモード）と比べて低電圧動作が可能であることがわかる。具体的には、図１０のグラフにおいて、ＢＥＲが１０−３となる電圧が８０ｍＶ改善されている。【００７２】
シミュレーションには、図１１に示すような読出し動作／書き込み動作におけるシミュレーション波形を用いている。図１１（ａ）は読出し動作におけるシミュレーション波形を示しており、また図１１（ｂ）は書き込み動作におけるシミュレーション波形を示している。シミュレーションのパス条件を下記（１）〜（５）に示す。なお、書き込み動作においては、従来のＳＲＡＭのメモリセルと実施例１の１ビット／２セルモードのメモリセルに差は現れなかった。【００７３】
ａ）読出し動作の場合
Ｖ（Ｎ００）＜ Ｖ（Ｎ０１）・・・（１）
Ｖ（Ｎ１０）＜ Ｖ（Ｎ１１）・・・（２）
Ｖ（／ＢＬ）＞＝ Ｖ（ＢＬ）＋５０ｍＶ・・・（３）
ｂ）１ビット／１セルモードにおける書き込み動作の場合
Ｖ（Ｎ００）＞ Ｖ（Ｎ０１）・・・（４）
ｃ）１ビット／２セルモードにおける書き込み動作の場合
Ｖ（Ｎ００）＞ Ｖ（Ｎ０１）・・・（４）
Ｖ（Ｎ１０）＞ Ｖ（Ｎ１１）・・・（５）【００７４】
以上のことから、実施例１の１ビット／２セルモードのメモリセルにおける２本のワードライン（ＷＬ[０]，ＷＬ[１]）を立ち上げるドライブ方法は、読出し動作において、従来のメモリセル（１ビット／１セルモード）のドライブ方法と比べて、高いＱｏＢを実現でき、優位性があることがわかる。
【実施例２】
【００７５】
次に、実施例２の半導体メモリは、実施例１の半導体メモリのメモリセルよりも信頼性が増大できるメモリセルで構成されるものである。
図１２は、実施例２のメモリセルの回路構成図を示している。図１２に示されるように、実施例２の半導体メモリにおけるメモリセルは、実施例１に係るメモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、１対のＮ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）と、該Ｎ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が導通するように制御し得る１本の制御ライン（ＣＴＲＬ）を追加した構成とされるものである。【００７６】
実施例２のメモリセルにおいて、制御ライン（ＣＴＲＬ）がローレベル”Ｌ”の時は、追加された一対のＮ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）は作動しないので、データ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）は切断状態となる。この切断状態で読出し／書き込みアクセスにおいて、１つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｌ”）、従来のメモリセルと同様な構成となり、従来と同じで低いＱｏＢとなる。また、切断状態で読出し／書き込みアクセスにおいて、２つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｈ”）、実施例１のメモリセルと同様な構成となり、高いＱｏＢを実現できる。【００７７】
一方、実施例２のメモリセルにおいて、制御ライン（ＣＴＲＬ）がハイレベル”Ｈ”となり、追加された一対のＮ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が作動する場合は、データ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）が直接つながることになり、読出し／書き込み動作時のメモリセルのばらつきを補正することができるのである。片方のメモリセルが正常なセルである場合、もう一方のメモリセルが不良セルであったとしても、追加Ｎ型ＭＯＳトランジスタが導通しているので、不良セルの”Ｌ”レベルの電位の上昇を抑えることができるのである。【００７８】
また、実施例２のメモリセルにおいて、制御ライン（ＣＴＲＬ）がハイレベル”Ｈ”で、１つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｌ”）、読出し安定性が増大して高いＱｏＢを実現できる。また、２つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｈ”）、セル電流が改善されるため高速動作が可能となり、また書き込み安定性も増大して高いＱｏＢを実現できる。【００７９】
図１３に実施例２の１ビット領域のメモリセルのレイアウト図を示す。従来のＳＲＡＭに用いられるメモリセルのレイアウト面積と比べた面積オーバヘッドは３０％である。【００８０】
ここで、９０ｎｍプロセステクノロジーのダイナミックセル安定性シミュレーションによって得られるビット誤り率（ＢＥＲ）を用いて、１ビット／２セルモードのＱｏＢを評価する。なお、シミュレーションには、実施例１と同様に、図１１に示すような読出し動作／書き込み動作におけるシミュレーション波形を用いている。【００８１】
図１４〜図１５のグラフは、従来のＳＲＡＭのメモリセルと実施例２の１ビット／２セルモードのメモリセルについて、読出し動作時のＢＥＲの比較のシミュレーション結果である。図１４のグラフは読出し動作を高速動作で行った場合、具体的にはワードライン（ＷＬ）のパルス幅が１ｎｓの場合である。また、図１５のグラフは読出し動作を低速動作で行った場合、具体的にはワードライン（ＷＬ）のパルス幅が２０ｎｓの場合である。
また、図１６のグラフは、従来のＳＲＡＭのメモリセルと実施例２の１ビット／２セルモードのメモリセルについて、書き込み動作時のＢＥＲの比較のシミュレーション結果である。ワードライン（ＷＬ）のパルス幅は２０ｎｓである。【００８２】
図１４（高速動作時の比較）のグラフから、実施例２の１ビット／２セルモードのメモリセルにおいて、従来の１ビット／２セルモードのメモリセルに比べて読出し安定性が増大し、またワードライン（ＷＬ）を２本立ち上げることにより、高速動作時における読出し安定性が更に増大することがわかる。具体的には、図１４のグラフにおいて、従来のメモリセルと比較して、ＢＥＲが１０−３となる電圧が１２０ｍＶ改善されている。このことから、追加トランジスタによりデータ破壊エラーを防ぐことができ、実施例１よりも低電圧動作が可能となることがわかる。【００８３】
また、図１５（低速動作時の比較）のグラフから、実施例２の１ビット／２セルモードのメモリセルにおいて、従来の１ビット／２セルモードのメモリセルに比べ読出し安定性が増大しており、特にワードライン（ＷＬ）を１本だけ立ち上げた方が、動作マージンが改善され、低電圧動作においてＢＥＲの改善が見られ、低速動作時における読出し安定性が更に増大することがわかる。具体的には、図１５のグラフにおいて、１本だけＷＬを立ち上げることにより、従来のメモリセルと比較してＢＥＲが１０−３となる電圧が１６０ｍＶ改善されている。【００８４】
また、図１６（書き込み動作時の比較）のグラフから、実施例２の１ビット／２セルモードのメモリセルにおいて、従来の１ビット／２セルモードのメモリセルに比べ書き込み安定性が改善されていることがわかる。【００８５】
以上のことから、実施例２の１ビット／２セルモードのメモリセルは、従来のメモリセル（１ビット／１セルモード）のドライブ方法と比べて、読出し／書き込み動作の安定性が増大し、高いＱｏＢを実現でき、優位性があることがわかる。
また、高速動作による読出しの場合は、ワードラインを２本立ち上げてメモリセルにアクセスする方が、更に読出し動作の安定性が増大して、より高いＱｏＢを実現できることになる。また、低速動作による読出しの場合は、ワードラインを１本立ち上げてメモリセルにアクセスする方が、動作マージンが改善され、低電圧動作において読出し動作の安定性が増大して、より高いＱｏＢを実現できることになる。【００８６】
ここで、実施例２のメモリセルを例に挙げて、本発明のメモリセルの周辺回路について図１７〜図２０を参照して説明する。
図１７は、実施例１のメモリセルを用いた１２８kbitのＳＲＡＭ（５１２行×８列×３２bit／word)に関する回路ブロック図であり、図に示されるように、８個メモリセルブロックと行デコーダ（Row Decoder）と列デコーダ（Col Decoder）と入出力回路（I／O Circuit）と選択回路（Selector）と制御回路（Control Circuit）から構成される。図１７において、Ａ＜１１：０＞はアドレス入力であり、ＷＥ（Write enable）は書き込み許可信号であり（”Ｈ”で書き込み）、ＴＷＬＥ（Two
Wordline enable）は２本のワードラインの立ち上げ許可信号であり（”Ｈ”で２本のワードラインを立ち上げ）、ＣＴＲＬは１ビット／２セルモードへの切り替え信号であり（”Ｈ”で１ビット／２セルモードに切り替え）、ＤＩ＜３１：０＞はデータ入力であり、ＤＯ＜３１：０＞はデータ出力である。【００８７】
また、図１８は実施例１のメモリセルのブロック図である。また、図１９は行レコーダ回路に関するブロック図であり、ワードライン（ＷＬ）を立ち上げる本数(（１本もしくは２本）を制御する回路である。また、図２０は列デコーダおよび入出力回路に関するブロック図であり、入出力回路（センスアンプ，ライトドライバなど）は、従来のものと同じ回路を用いることが可能である。【００８８】
ここで周辺回路である行デコーダ、列デコーダ、メモリセルブロックについて以下説明を行う。
先ず、メモリセルブロックの動作について図１８を参照して説明する。図１８のメモリセルブロック図に示されるように、ＣＴＲＬが”Ｈ”の場合は、メモリセルの追加トランジスタが導通状態となり、ブロック内のメモリセルは１ビット／２セルモードとなる。一方、ＣＴＲＬが”Ｌ”の場合は、ブロック内のメモリセルは１ビット／１セルモードとなる。【００８９】
次に、行デコーダの動作について図１９を参照して説明する。図１９の行レコーダ回路に関するブロック図に示されるように、アドレス信号Ａ＜８：０＞，／Ａ＜８：０＞を用いて行の選択を行う（選択される行のみＷＬが”Ｈ”となる）。また、ＴＷＬＥを”Ｈ”とすることにより２本のワードラインが立ち上がる。また、ＴＷＬＥを”Ｌ”とすることにより１本のみワードライが立ち上がる。【００９０】
次に、列デコーダの動作について図２０を参照して説明する。図２０の列レコーダ回路に関するブロック図に示されるように、選択されるブロックのみＣＬが”Ｈ”となり、ＣＬとＷＬのＡＮＤを取ることにより、選択ブロック内の選択行のアクセストランジスタが導通する。また、ＣＬ信号はアドレス信号Ａ＜１１：９＞，／Ａ＜１１：９＞から生成される。
【実施例３】
【００９１】
次に、実施例３の半導体メモリは、実施例１の半導体メモリのメモリセルよりも信頼性が増大できるメモリセルで構成されるものである。
図２１は、実施例３のメモリセルの回路構成図を示している。図２１に示されるように、実施例３の半導体メモリにおけるメモリセルは、実施例１に係るメモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）と、該Ｐ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が導通するように制御し得る１本の制御ライン（／ＣＴＲＬ）を追加した構成とされるものである。【００９２】
実施例３のメモリセルにおいて、制御ライン（／ＣＴＲＬ）がハイレベル”Ｈ”の時は、追加された一対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）は作動しないので、データ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）は切断状態となる。この切断状態で読出し／書き込みアクセスにおいて、１つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｌ”）、従来のメモリセルと同様な構成となり、従来と同じで低いＱｏＢとなる。また、切断状態で読出し／書き込みアクセスにおいて、２つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｈ”）、実施例１のメモリセルと同様な構成となり、高いＱｏＢを実現できる。【００９３】
一方、実施例３のメモリセルにおいて、制御ライン（／ＣＴＲＬ）がローレベル”Ｌ”となり、追加された一対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が作動する場合は、データ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）が直接つながることになり、読出し／書き込み動作時のメモリセルのばらつきを補正することができるのである。すなわち、片方のメモリセルが正常なセルである場合、もう一方のメモリセルが不良セルであったとしても、追加型ＰＭＯＳトランジスタが導通しているので、不良セルの” Ｈ”レベルの電位の低下を抑えることができることになる。【００９４】
また、実施例３のメモリセルにおいて、制御ライン（／ＣＴＲＬ）がローレベル”Ｌ”で、１つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｌ”）、読出し安定性が増大して高いＱｏＢを実現できる。また、２つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｈ”）、セル電流が改善されるため高速動作が可能となり、また書き込み安定性も増大して高いＱｏＢを実現できる。【００９５】
図２２に実施例３の１ビット領域のメモリセルのレイアウト図を示す。従来のＳＲＡＭに用いられるメモリセルのレイアウト面積と比べた面積オーバヘッドは１２％である。【００９６】
ここで、９０ｎｍプロセステクノロジーのダイナミックセル安定性シミュレーションによって得られるビット誤り率（ＢＥＲ）を用いて、１ビット／２セルモードのＱｏＢを評価する。なお、シミュレーションには、実施例１と同様に、図１１に示すような読出し動作／書き込み動作におけるシミュレーション波形を用いている。【００９７】
図２３〜図２４のグラフは、従来のＳＲＡＭのメモリセルと実施例３の１ビット／２セルモードのメモリセルについて、読出し動作時のＢＥＲの比較のシミュレーション結果である。図２３のグラフは読出し動作を高速動作で行った場合、具体的にはワードライン（ＷＬ）のパルス幅が１ｎｓの場合である。また、図２４のグラフは読出し動作を低速動作で行った場合、具体的にはワードライン（ＷＬ）のパルス幅が２０ｎｓの場合である。
また、図２５のグラフは、従来のＳＲＡＭのメモリセルと実施例３の１ビット／２セルモードのメモリセルについて、書き込み動作時のＢＥＲの比較のシミュレーション結果である。ワードライン（ＷＬ）のパルス幅は２０ｎｓである。【００９８】
図２３（高速動作時の比較）のグラフから、実施例３の１ビット／２セルモードのメモリセルにおいて、従来の１ビット／２セルモードのメモリセルに比べて読出し安定性が増大し、またワードライン（ＷＬ）を２本立ち上げることにより、高速動作時における読出し安定性が更に増大することがわかる。具体的には、図２３のグラフにおいて、ＢＥＲが１０−３となる電圧が１２０ｍＶ改善されている。このことから、追加トランジスタによりデータ破壊エラーを防ぐことができるので、実施例１よりも低電圧動作が可能となることがわかる。【００９９】
また、図２４（低速動作時の比較）のグラフから、実施例３の１ビット／２セルモードのメモリセルにおいて、従来の１ビット／２セルモードのメモリセルに比べ読出し安定性が増大しており、特にワードライン（ＷＬ）を１本だけ立ち上げた方が、動作マージンが改善され、低電圧動作においてＢＥＲの改善が見られ、低速動作時における読出し安定性が更に増大することがわかる。具体的には、図２４のグラフにおいて、１本だけＷＬを立ち上げることにより、従来のメモリセルと比較してＢＥＲが１０−３となる電圧が１３０ｍＶ改善されている。【０１００】
また、図２５（書き込み動作時の比較）のグラフから、実施例３の１ビット／２セルモードのメモリセルにおいて、従来の１ビット／２セルモードのメモリセルに比べ書き込み安定性が改善されていることがわかる。【０１０１】
以上のことから、実施例３の１ビット／２セルモードのメモリセルは、従来のメモリセル（１ビット／１セルモード）のドライブ方法と比べて、読出し／書き込み動作の安定性が増大し、高いＱｏＢを実現でき、優位性があることがわかる。
また、高速動作による読出しの場合は、ワードラインを２本立ち上げてメモリセルにアクセスする方が、更に読出し動作の安定性が増大して、より高いＱｏＢを実現できることになる。また、低速動作による読出しの場合は、ワードラインを１本立ち上げてメモリセルにアクセスする方が、動作マージンが改善され、低電圧動作において読出し動作の安定性が増大して、より高いＱｏＢを実現できることになる。【０１０２】
下記表１は、実施例１〜３のメモリセルについて、それぞれのメモリセルの用途による切り替えの指針を示している。上記の説明は１ビット／２セルモードで説明したが、これは１ビット／Ｍセルモード（Ｍは２以上）でも同様の効果が期待できる。【０１０３】
【表１】
2009088020.tif 000003
【０１０４】
また、下記表２は、実施例１〜３のメモリセルの特徴をまとめたものである。比較のため、従来のＳＲＡＭメモリセルについて示している。表２において、記号の意味は次の通りである（×：悪い、△：普通、○：良い、◎：優れている）。また表２において、１ＷＬ，２ＷＬとあるのは、それぞれの実施例のメモリセルにおいてワードライン１本を立ち上げるか、若しくはワードライン２本を立ち上げるかを意味するものである。【０１０５】
【表２】
2009088020.tif 000004
【０１０６】
また、図２６は、実施例１〜３のメモリセルについて、それぞれのメモリセルの読出し電流を比較したものである。２本のワードライン（ＷＬ）を立ち上げることにより、読出し電流は２倍以上改善されることが示されている。【０１０７】
また、上述したＢＥＲの比較のシミュレーション結果の示すグラフに関して、実施例１〜３のメモリセルの１ビット／ｎセルモード（ｎ＝１，２）のメモリセルと従来のＳＲＡＭのメモリセルのシミュレーション結果を比べたグラフを図２７〜図２９に示す。図２７は、実施例１〜３のメモリセルの１ビット／ｎセルモード（ｎ＝１，２）のメモリセルと従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を高速動作で行った場合）を示している。また、図２８は、実施例１〜３のメモリセルの１ビット／ｎセルモード（ｎ＝１，２）と従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を低速動作で行った場合）を示している。また、図２９は、実施例１〜３のメモリセルの１ビット／ｎセルモード（ｎ＝１，２）と従来のＳＲＡＭのメモリセルとについて、書き込み動作時のＢＥＲの比較のシミュレーション結果の示すグラフを示している。
【実施例４】
【０１０８】
実施例４の半導体メモリは、図３０のメモリセル構成図に示されるように、実施例１に係るメモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、１対のＣＭＯＳスイッチ（Ｍ２０、Ｍ２１）と、該ＣＭＯＳスイッチ（Ｍ２０、Ｍ２１）を制御する１本の制御ライン（ＣＴＲＬ）を追加した構成とされるものである。かかる構成によれば、実施例１の半導体メモリのメモリセルよりも信頼性が増大できる。
１対のＣＭＯＳスイッチを追加することにより、実施例２，３と比較して、面積オーバヘッドは大きくなるが、よりトランジスタのばらつきを補正することができる。
動作については、実施例２と同様であるので説明は割愛する。
【実施例５】
【０１０９】
実施例５の半導体メモリは、図３１のメモリセル構成図に示されるように、実施例１に係るメモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、１つのＣＭＯＳスイッチ（Ｍ２１）と、該ＣＭＯＳスイッチ（Ｍ２１）を制御する１本の制御ライン（ＣＴＲＬ）を追加した構成とされるものである。かかる構成によれば、実施例１の半導体メモリのメモリセルよりも信頼性が増大できる。
【実施例６】
【０１１０】
実施例６の半導体メモリは、図３２のメモリセル構成図に示されるように、実施例１に係るメモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、スイッチ（Ｓ００、Ｓ０１）を追加した構成とされるものである。かかる構成によれば、実施例１の半導体メモリのメモリセルよりも信頼性が増大できる。
【実施例７】
【０１１１】
実施例７は、本発明の半導体メモリの技術的思想をＤＲＡＭに適用する場合について説明する。ＤＲＡＭは、コンデンサとトランジスタにより電荷を蓄える記憶素子回路であり、情報記憶が電荷によって行われる。電荷は時間と共に減少することから、一定時間毎に記憶保持のための再書き込み(リフレッシュ)を行なう必要があり、またコンピュータの電源を落とすと記憶内容は消去される。上述したＳＲＡＭに比較して回路が単純で、集積度も簡単に上げることができ、低コストなため、コンピュータの主メモリに多用されている。【０１１２】
図３３は、従来のＤＲＡＭの回路構成を示している。ＤＲＡＭのメモリセル（ＭＣ０，ＭＣ１）は、電荷を蓄えるためのキャパシタ(Ｃ０，Ｃ１)とキャパシタへの電荷の充放電を制御するアクセストランジスタ（Ｍ０，Ｍ１）の２素子からなる。記憶内容”Ｈ”，”Ｌ”はキャパシタに電荷が存在するかどうかで対応される。
また、各列に読出し動作時の基準電位を生成するためのダミーメモリセル（ＤＭＣ）を配置する。ダミーメモリセル（ＤＭＣ）のキャパシタの容量（ＤＣ）は通常のメモリセルの半分とする。【０１１３】
次に、書き込み動作の一例として、ＤＲＡＭメモリセル（ＭＣ０）が選択される場合について説明する。まず、ライトアンプにより、ビットライン（ＢＬ）に書込みデータ（”Ｈ”もしくは”Ｌ”）が印加される。また選択された行のワード線(ＷＬ[０])にハイレベル”Ｈ”が印加され、アクセストランジスタ（Ｍ０もしくはＭ１）が導通し、データ保持ノード（Ｎ０もしくはＮ１）が書込みデータの電位（”Ｈ”もしくは”Ｌ”）に変化し、キャパシタ(Ｃ０)の電荷が変化する。【０１１４】
一方、読出し動作は、選択された行のワード線を立ち上げる前に、ＳＲＡＭの動作と同様、プリチャージ回路（図示せず）により、ビット線（ＢＬ，／ＢＬ）をあらかじハイレベル”Ｈ”まで上昇させる。これにより、ビットライン（ＢＬ，／ＢＬ）では、配線容量（ＣＢＬ）に対する充電が行われ、プリチャージ期間の完了後でもハイレベル”Ｈ”が保持される。また、プリチャージ期間の間、ＰＣ信号をハイレベル”Ｈ”を印加することにより、ダミーメモリセルのキャパシタに電荷が保持されていない状態を生成する。【０１１５】
プリチャージ期間の完了後、ワードライン（ＷＬ[０]）およびダミーワードライン（ＤＷＬ）をローレベル”Ｌ”からハイレベル”Ｈ”に遷移させて読出し動作を行う。
キャパシタ（Ｃ０）の電荷と、ビットラインの電荷の再分配が行われ、保持データの値に応じて、ビットライン（ＢＬ）の電位は変化する。
そして、ビットライン（ＢＬ，／ＢＬ）を差動入力とするセンスアンプにより、ビットラインの電位差が検知され、メモリセル（ＭＣ０）の記憶内容が外部に読出されることとなる。【０１１６】
図３４は実施例７のメモリセルの回路構成図を示している。実施例７のメモリセルは、図３４に示されるように、実施例２と同様、保持ノードＮ０，Ｎ１間にＮ型ＭＯＳトランジスタ（Ｍ２）と、該Ｎ型ＭＯＳトランジスタ（Ｍ２）が導通するように制御し得る１本の制御ライン（ＣＴＲＬ）を追加した構成とされるものである。
また、ダミーメモリセルは、キャパシタ（ＣＤ２）およびキャパシタＣＤ，ＣＤ２間にＮ型ＭＯＳトランジスタ（ＭＤ２）を追加した構成となる。該Ｎ型ＭＯＳトランジスタ（ＭＤ２）は制御ライン（ＣＴＲＬ）により制御される。
なお、図３５に示すように、ダミーメモリセルのみにキャパシタ（ＣＤ２），Ｎ型ＭＯＳトランジスタ（ＭＤ２）を追加し、メモリセルは従来と同様のものを用いる構成も可能である。【０１１７】
実施例７のメモリセルにおいて、制御ライン（ＣＴＲＬ）がローレベル”Ｌ”の時は、追加されたＮ型ＭＯＳトランジスタ（Ｍ２）は作動しないので、データ保持ノード間（Ｎ０とＮ１）は切断状態となる。図３７に示されるように、制御ライン（ＣＴＲＬ）がローレベル”Ｌ”（切断状態）での読出し／書込みアクセスにおいて、１つのワードライン（ＷＬ）が立ち上がると（ＷＬ[０]＝”Ｈ”，ＷＬ[１]＝”Ｌ”）、従来のメモリセルと同様な構成となり、従来と同じで低いＱｏＢとなる。
かかる構成が、実施例７のメモリセルの１ビット／１セルモードの構成である。【０１１８】
一方、実施例７のメモリセルにおいて、図３８に示されるように、制御ライン（ＣＴＲＬ）がハイレベル”Ｈ”での読出しアクセスにおいて、２本のワードライン（ＷＬ＜０＞，ＷＬ＜１＞）を立ち上げ、２つのＮ型ＭＯＳトランジスタ（Ｍ０，Ｍ１）を作動させ、同時に２つのメモリセル（ＭＣ０，ＭＣ１）にアクセスする。これにより、２つのキャパシタ（Ｃ０，Ｃ１）からデータの読出しを行うこととなり、データを保持しているキャパシタのばらつきを補正することができるのである。【０１１９】
なお、実施例７のメモリセルの動作シミュレーションは、図３９に示されるブロック図の回路を構築し、下記条件で実施している。
１）プロセス: ASPLA 90nm
Generic Middle
２）プロセスコーナー: ＦＳ
３）温度: １２５℃
４）容量：メモリセルの容量＝３０ｆ，ダミーセルの容量＝１５ｆ×２，ＢＬの容量＝３００ｆ
５）メモリセルのＴｒ．サイズ：アクセスTr.: Ｗａ／Ｌａ＝０．２ミクロン（μ）／０．１ミクロン（μ），追加したTr.: Ｗｃ／Ｌｃ＝０．２ミクロン（μ）／０．１ミクロン（μ）【０１２０】
また、pass／fail 判定は以下の通りであり、ビット線の電位差で評価・判定を行う。
ａ）BL＝“１”，BL_N=“0”で読出しを行う。
ｂ）センスアンプ（sense amp）を立ち上げてから１５ｎｓ経過後で判断する。
ｃ）ビットラインの電位差が、センスアンプによって十分増幅された場合、”pass”と判断する。
ｄ）一方、センスアンプが正常に動作せず、ビットラインの電位差が不十分である場合、”fail”と判断する（ＢＬによってＮ型ＭＯＳトランジスタのゲートが”ＯＮ”されるか否かでの判断）。【０１２１】
図４０は動作シミュレーションにおける読出し波形（pass）を、図４１は動作シミュレーションにおける読出し波形（fail）を示している。メモリセル（ＭＣ０，ＭＣ１）には”Ｈ”が保持されている。まず始めに，ＰＣ信号が”Ｈ”に印加され、ビットライン（ＢＬ，／ＢＬ）は”Ｈ”に充電され、ダミーメモリセル（ＤＭＣ）には”Ｌ”が保持されている。その後、ＷＬ，ampに”Ｈ”を印加し、ビットライン（ＢＬ，／ＢＬ）の電位差をセンスアンプによって増幅する。図４０はビットラインの電位差がセンスアンプによって増幅され、ビットライン(ＢＬ，／ＢＬ)の電位差が十分確保されている。
一方、図４１はビットラインの電位差がセンスアンプによって正常に増幅されていない状態を示している。【０１２２】
図４２に、シミュレーション結果(Fail
Bit Count)を示す。実施例７のメモリセルの構成にして、ワードライン（ＷＬ）を２本立ち上げることにより、従来のＤＲＡＭのメモリセルよりも、ＢＥＲを低減できることが確認できる。具体的には、図４２のグラフにおいて、ＢＥＲが１０−２となる電圧が８０ｍＶ改善されている。
【産業上の利用可能性】
【０１２３】
本発明は、コンピュータのキャッシュメモリ等に使用されるＳＲＡＭや主メモリ等に使用されるＤＲＡＭに有用である。
【図面の簡単な説明】
【０１２４】
【図１】従来のＳＲＡＭの動作限界の説明図
【図２】従来のＳＲＡＭの構成模式図
【図３】従来のＳＲＡＭに用いられるメモリセルの構成の一例を示す回路図
【図４】実施例１の半導体メモリの構成図
【図５】実施例１の半導体メモリのメモリセルを２個連結した回路構成図
【図６】１ビット／１セルモードと１ビット／２セルモードの読出し電流の比較グラフ
【図７】実施例１のメモリセルにおける自己修復機能の説明図
【図８】実施例１の１ビット領域のメモリセルのレイアウト図
【図９】実施例１の１ビット／２セルモードのメモリセルと従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を高速動作で行った場合）
【図１０】実施例１の１ビット／２セルモードのメモリセルと従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を低速動作で行った場合）
【図１１】読出し動作／書き込み動作におけるシミュレーション波形
【図１２】実施例２のメモリセルの回路構成図
【図１３】実施例２の１ビット領域のメモリセルのレイアウト図
【図１４】実施例２の１ビット／２セルモードのメモリセルと従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を高速動作で行った場合）
【図１５】実施例２の１ビット／２セルモードのメモリセルと従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を低速動作で行った場合）
【図１６】実施例２の１ビット／２セルモードのメモリセルと従来のＳＲＡＭのメモリセルとについて、書き込み動作時のＢＥＲの比較のシミュレーション結果の示すグラフ
【図１７】実施例２のメモリセルを用いた１２８kbitのＳＲＡＭ（５１２行×８列×３２bit／word)に関する回路ブロック図
【図１８】実施例２のメモリセルのブロック図
【図１９】実施例２のメモリセルに係る行レコーダ回路に関するブロック図
【図２０】実施例２のメモリセルに係る列デコーダおよび入出力回路に関するブロック図
【図２１】実施例３のメモリセルの回路構成図
【図２２】実施例３の１ビット領域のメモリセルのレイアウト図
【図２３】実施例３の１ビット／２セルモードのメモリセルと従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を高速動作で行った場合）
【図２４】実施例３の１ビット／２セルモードのメモリセルと従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を低速動作で行った場合）
【図２５】実施例３の１ビット／２セルモードのメモリセルと従来のＳＲＡＭのメモリセルとについて、書き込み動作時のＢＥＲの比較のシミュレーション結果の示すグラフ
【図２６】実施例１〜３のメモリセルについて、それぞれのメモリセルの読出し電流の比較グラフ
【図２７】実施例１〜３のメモリセルの１ビット／ｎセルモード（ｎ＝１，２）のメモリセルと従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を高速動作で行った場合）
【図２８】実施例１〜３のメモリセルの１ビット／ｎセルモード（ｎ＝１，２）と従来のＳＲＡＭのメモリセルとについて、読出し動作時のＢＥＲの比較のシミュレーション結果の示すグラフ（読出し動作を低速動作で行った場合）
【図２９】実施例１〜３のメモリセルの１ビット／ｎセルモード（ｎ＝１，２）と従来のＳＲＡＭのメモリセルとについて、書き込み動作時のＢＥＲの比較のシミュレーション結果の示すグラフ
【図３０】実施例４のメモリセルの回路構成図
【図３１】実施例５のメモリセルの回路構成図
【図３２】実施例６のメモリセルの回路構成図
【図３３】従来のＤＲＡＭのメモリセルの回路構成図
【図３４】実施例７のメモリセルの回路構成図
【図３５】実施例７のメモリセルの回路構成図（ダミーメモリセルのみ変更）
【図３６】従来のＤＲＡＭのメモリセルの動作説明図（１ビット／１セルモード）
【図３７】実施例７のメモリセルの動作説明図（１ビット／１セルモード）
【図３８】実施例７のメモリセルの動作説明図（１ビット／２セルモード、２本のワードラインを立ち上げ）
【図３９】実施例７で用いたシミュレーション回路のブロック図
【図４０】実施例７で用いたシミュレーション結果の読出し波形(pass)
【図４１】実施例７で用いたシミュレーション結果の読出し波形(fail)
【図４２】実施例７のメモリセルと従来のＳＲＡＭのメモリセルとについて、１ビット／１セルモードと１ビット／２セルモードのそれぞれの動作時のＢＥＲの比較のシミュレーション結果の示すグラフ
【符号の説明】
【０１２５】
１１  メモリセルブロック
１２  行デコーダ
１３  列デコーダ
１４  制御回路
【図１】
2009088020.tif 000005
【図２】
2009088020.tif 000006
【図３】
2009088020.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
2009088020.tif 000011
【図８】
2009088020.tif 000012
【図９】
2009088020.tif 000013
【図１０】
2009088020.tif 000014
【図１１】
2009088020.tif 000015
【図１２】
2009088020.tif 000016
【図１３】
2009088020.tif 000017
【図１４】
2009088020.tif 000018
【図１５】
2009088020.tif 000019
【図１６】
2009088020.tif 000020
【図１７】
2009088020.tif 000021
【図１８】
2009088020.tif 000022
【図１９】
2009088020.tif 000023
【図２０】
2009088020.tif 000024
【図２１】
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【図２２】
2009088020.tif 000026
【図２３】
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【図２４】
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【図２５】
2009088020.tif 000029
【図２６】
2009088020.tif 000030
【図２７】
2009088020.tif 000031
【図２８】
2009088020.tif 000032
【図２９】
2009088020.tif 000033
【図３０】
2009088020.tif 000034
【図３１】
2009088020.tif 000035
【図３２】
2009088020.tif 000036
【図３３】
2009088020.tif 000037
【図３４】
2009088020.tif 000038
【図３５】
2009088020.tif 000039
【図３６】
2009088020.tif 000040
【図３７】
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【図３８】
2009088020.tif 000042
【図３９】
2009088020.tif 000043
【図４０】
2009088020.tif 000044
【図４１】
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【図４２】
2009088020.tif 000046
【国際調査報告】
2009088020.tif 000047
2009088020.tif 000048
2009088020.tif 000049
2009088020.tif 000050