(57)【要約】  被試験デバイスを試験する試験装置であって、それぞれが出力する試験信号を被試験デバイスの同一の端子に供給することで、複数の試験信号が合成された多値の信号を当該端子に供給する複数のドライバと、複数のドライバと一対一に対応して設けられ、被試験デバイスを試験するときに、それぞれの先端部が被試験デバイスにおける同一の端子に電気的に接続されて、対応するドライバが出力する信号を被試験デバイスの当該端子に供給し、被試験デバイスを試験しないときに、それぞれの先端部が電気的に開放状態となる複数のプローブピンとを備える試験装置を提供する。
2009087874.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
それぞれが出力する試験信号を被試験デバイスの同一の端子に供給することで、複数の前記試験信号が合成された多値の信号を当該端子に供給する複数のドライバと、
複数の前記ドライバと一対一に対応して設けられ、前記被試験デバイスを試験するときに、それぞれの先端部が前記被試験デバイスにおける同一の端子に電気的に接続されて、対応する前記ドライバが出力する信号を前記被試験デバイスの当該端子に供給し、前記被試験デバイスを試験しないときに、それぞれの前記先端部が電気的に開放状態となる複数のプローブピンと
を備える試験装置。
【請求項２】
複数の前記ドライバと一対一に対応して設けられ、対応する前記ドライバが出力する信号を、対応する前記プローブピンに伝送する複数の伝送路を更に備え、
それぞれの前記プローブピンは、前記伝送路と接続される接続部を有し、それぞれの前記先端部の間隔が、それぞれの前記接続部の間隔より小さくなるように形成される
請求項１に記載の試験装置。
【請求項３】
前記被試験デバイスにおける同一の端子に接続されるべき、それぞれの前記先端部の間隔は、当該端子の幅より小さい
請求項２に記載の試験装置。
【請求項４】
複数の前記伝送路および複数の前記プローブピンが固定されるプローブカードを更に備え、
複数の前記伝送路は、前記プローブカード上に形成され、
複数の前記プローブピンは、前記接続部が前記プローブカード上に固定され、前記先端部が前記プローブカードの表面から突出するように形成される
請求項２または３に記載の試験装置。
【請求項５】
複数の前記ドライバと一対一に対応して設けられ、それぞれの入力端が対応する前記ドライバの出力端と電気的に接続され、入力される信号を測定する複数のコンパレータと、
それぞれの前記ドライバに調整用信号を出力させ、それぞれの前記コンパレータが前記調整用信号の反射波を測定した測定結果に基づいて、それぞれの前記ドライバが前記試験信号を出力するタイミングを調整する同期調整部と
を更に備える請求項２から４のいずれかに記載の試験装置。
【請求項６】
前記同期調整部は、それぞれの前記コンパレータが、対応する前記ドライバが出力した前記調整用信号を検出したタイミング、および、前記プローブピンの前記先端部において反射された前記調整用信号を検出したタイミングに基づいて、対応する前記ドライバが前記試験信号を出力するタイミングを調整する
請求項５に記載の試験装置。
【請求項７】
被試験デバイスを試験する試験装置であって、
それぞれが試験信号を出力する複数のドライバと、
複数の前記ドライバが形成されるピンエレクトロニクス部と、
前記ピンエレクトロニクス部の基板上で、複数の前記ドライバの出力端を電気的に接続し、複数の前記試験信号が合成された多値の信号を生成する配線部と、
前記ピンエレクトロニクス部の外部において、前記配線部が伝送する前記多値の信号を受け取り、前記被試験デバイスに供給するプローブピンと
を備える試験装置。
【請求項８】
前記配線部は、一端が前記プローブピンと接続され、他端が複数の前記ドライバの出力端に接続される共通伝送路を有し、
前記共通伝送路は、それぞれの前記ドライバの出力端から、前記共通伝送路までの信号遅延時間が略等しくなるように形成される
請求項７に記載の試験装置。
【請求項９】
それぞれが試験信号を出力する複数のドライバを備える試験装置に用いられるプローブカードであって、
複数の前記ドライバと一対一に対応して設けられ、被試験デバイスを試験するときに、それぞれの先端部が前記被試験デバイスにおける同一の端子に電気的に接続されて、対応する前記ドライバが出力する信号を前記被試験デバイスの当該端子に供給し、前記被試験デバイスを試験しないときに、それぞれの前記先端部が電気的に開放状態となる複数のプローブピンを備えるプローブカード。
【請求項１０】
それぞれが試験信号を出力する複数のドライバと、対応する前記ドライバが出力する前記試験信号を被試験デバイスに供給する複数のプローブピンとを備える試験装置を用いて被試験デバイスを試験する試験方法であって、
それぞれの前記プローブピンの先端部を開放状態として、それぞれの前記ドライバに調整用信号を出力させ、前記プローブピンの前記先端部において反射された前記調整用信号を測定し、測定結果に基づいてそれぞれの前記ドライバが前記試験信号を出力するタイミングを調整し、
それぞれの前記プローブピンの前記先端部を、前記被試験デバイスの同一の端子に電気的に接続させて、それぞれの前記ドライバに前記試験信号を出力させることにより、複数の前記ドライバが出力する前記試験信号を合成した多値の信号を、前記被試験デバイスに供給する試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置、プローブカード、および試験方法に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号１１／９７１，２０７    出願日  ２００８年１月８日
【背景技術】
【０００２】
従来、半導体回路等の被試験デバイスを試験する試験装置において、被試験デバイスとの間で信号を受け渡すドライバコンパレータピンを複数備える装置が知られている。被試験デバイスに試験信号を供給する場合、それぞれのドライバコンパレータピンからは、２値の試験信号を生成して被試験デバイスに供給することができる。２値の試験信号とは、例えばＨ論理およびＬ論理の２値の論理値を含む論理パターンを有する信号であってよい。【０００３】
また、被試験デバイスの試験において、被試験デバイスに３値以上の多値の試験信号を供給したい場合がある。このような場合、多値の試験信号を生成できるドライバコンパレータピンを試験装置に新たに追加することも考えられるが、コストが上昇してしまう。このため、既に実装されている２値のドライバコンパレータピンを用いて、多値の試験信号を生成することが考えられる。【０００４】
図８は、多値の試験信号を生成する試験装置４００の一例を示す図である。試験装置４００は、ピンエレクトロニクス部４１０およびプローブカード４２０を備える。ピンエレクトロニクス部４１０は、複数のドライバ４１２および複数のコンパレータ４１４を有する。それぞれのドライバ４１２は、それぞれ２値の試験信号を出力する。【０００５】
プローブカード４２０は、複数の伝送路４２２およびニードル４２４を有する。複数の伝送路４２２は、複数のドライバ４１２と一対一に対応して設けられる。それぞれの伝送路４２２は、対応するドライバ４１２が出力する試験信号を伝送する。また、それぞれの伝送路４２２の先端は、プローブカード４２０において短絡される。【０００６】
ニードル４２４は、短絡されたそれぞれの伝送路４２２に、半田等により一端が固定される。また、ニードル４２４の他端は、被試験デバイスの端子に接触して、伝送路４２２を介して受け取る試験信号を、被試験デバイスに供給する。このとき、複数のドライバ４１２が同期して試験信号を出力することで、プローブカード４２０において複数の試験信号が合成され、多値の試験信号を被試験デバイスに供給することができる。【０００７】
例えば、それぞれのドライバ４１２が、Ｈ論理（１Ｖ）およびＬ論理（０Ｖ）の２値の試験信号を生成する場合を考える。また、２つのドライバ４１２の出力を短絡して多値の試験信号を生成する場合を考える。この場合の合成信号の論理値（信号レベル）は、２つのドライバ４１２が共にＬ論理を出力したときの論理値（０Ｖ）、一方のドライバ４１２がＨ論理、他方のドライバ４１２がＬ論理を出力したときの論理値（０．５Ｖ）、および、２つのドライバ４１２が共にＨ論理を出力したときの論理値（１Ｖ）の３つの論理値を取りうる。【０００８】
このような構成により、従来の試験装置に実装されている２値のドライバコンパレータピンを用いて、多値の試験信号を生成することができる。ただし、それぞれのドライバ４１２が同時に試験信号を出力しても、それぞれの伝送路４２２の遅延量が異なると、多値の試験信号を精度よく合成することができない。【０００９】
このため、それぞれの伝送路４２２の遅延量を予め測定して、それぞれの伝送路４２２の遅延量に応じて、それぞれのドライバ４１２が試験信号を出力するタイミングを調整することが好ましい。ここで、伝送路４２２の遅延量を測定する方法として、ＴＤＲ（Time Domain Reflectometry）法が知られている。【００１０】
ＴＤＲ法は、先端が開放状態の伝送路に信号を入力して、伝送路の先端において反射された信号の遅延時間を測定することで、伝送路の遅延時間を測定する方法である。試験装置４００では、コンパレータ４１４が、ドライバ４１２と共通の伝送路４２２に接続されるので、ドライバ４１２から信号を出力したタイミングと、コンパレータ４１４が反射波を検出するタイミングとから、伝送路４２２の遅延時間を容易に測定することができる。なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、図８に示したように、多値の試験信号を生成する試験装置４００においては、伝送路４２２の先端が短絡され、半田等により固定されているので、ＴＤＲ法により伝送路４２２の遅延時間を測定することができない。つまり、それぞれの伝送路４２２の先端において反射波が生じないので、ＴＤＲ法では伝送路４２２の遅延時間を測定することができない。【００１２】
なお、第１のドライバ４１２−１から信号を出力するタイミングと、第２のコンパレータ４１４−２が当該信号を検出するタイミングとから、第１の伝送路４２２−１および第２の伝送路４２２−２における遅延時間の和を測定することはできる。しかし、第１の伝送路４２２−１および第２の伝送路４２２−２のそれぞれの遅延時間を測定することはできないので、それぞれのドライバ４１２が信号を出力するタイミングを調整することは難しい。このため、多値の試験信号を精度よく生成することが困難であった。【００１３】
そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置、プローブカード、および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１４】
本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、それぞれが出力する試験信号を被試験デバイスの同一の端子に供給することで、複数の試験信号が合成された多値の信号を当該端子に供給する複数のドライバと、複数のドライバと一対一に対応して設けられ、被試験デバイスを試験するときに、それぞれの先端部が被試験デバイスにおける同一の端子に電気的に接続されて、対応するドライバが出力する信号を被試験デバイスの当該端子に供給し、被試験デバイスを試験しないときに、それぞれの先端部が電気的に開放状態となる複数のプローブピンとを備える試験装置を提供する。【００１５】
本発明の第２の態様においては、被試験デバイスを試験する試験装置であって、それぞれが試験信号を出力する複数のドライバと、複数のドライバが形成されるピンエレクトロニクス部と、ピンエレクトロニクス部の基板上で、複数のドライバの出力端を電気的に接続し、複数の試験信号が合成された多値の信号を生成する配線部と、ピンエレクトロニクス部の外部において、配線部が伝送する多値の信号を受け取り、被試験デバイスに供給するプローブピンとを備える試験装置を提供する。【００１６】
本発明の第３の形態においては、それぞれが試験信号を出力する複数のドライバを備える試験装置に用いられるプローブカードであって、複数のドライバと一対一に対応して設けられ、被試験デバイスを試験するときに、それぞれの先端部が被試験デバイスにおける同一の端子に電気的に接続されて、対応するドライバが出力する信号を被試験デバイスの当該端子に供給し、被試験デバイスを試験しないときに、それぞれの先端部が電気的に開放状態となる複数のプローブピンを備えるプローブカードを提供する。【００１７】
本発明の第４の形態においては、それぞれが試験信号を出力する複数のドライバと、対応するドライバが出力する試験信号を被試験デバイスに供給する複数のプローブピンとを備える試験装置を用いて被試験デバイスを試験する試験方法であって、それぞれのプローブピンの先端部を開放状態として、それぞれのドライバに調整用信号を出力させ、プローブピンの先端部において反射された調整用信号を測定し、測定結果に基づいてそれぞれのドライバが試験信号を出力するタイミングを調整し、それぞれのプローブピンの先端部を、被試験デバイスの同一の端子に電気的に接続させて、それぞれのドライバに試験信号を出力させることにより、複数のドライバが出力する試験信号を合成した多値の信号を、被試験デバイスに供給する試験方法を提供する。【００１８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１９】
【図１】一つの実施形態に係る試験装置１００の構成例を示す図である。
【図２】プローブカード５０を、被試験デバイス２００と共に示す図である。
【図３】プローブカード５０および被試験デバイス２００を、図２における位置Ａから見た側面図の一例を示す。
【図４】信号生成部１２および信号処理部１４の構成例を示す図である。
【図５】試験装置１００の動作例を説明するフローチャートを示す。
【図６】プローブカード５０の他の例を示す図である。
【図７】ピンエレクトロニクス部３０およびプローブカード５０の他の構成例を示す図である。
【図８】多値の試験信号を生成する試験装置４００の一例を示す図である。
【符号の説明】
【００２０】
１２・・・信号生成部、１４・・・信号処理部、１６・・・パターン発生部、１８・・・波形成形部、２０・・・タイミング発生部、２２・・・同期調整部、２４・・・タイミング測定部、２６・・・判定部、３０・・・ピンエレクトロニクス部、３２・・・ドライバ、３４・・・コンパレータ、３６・・・抵抗、３８・・・共通抵抗、４０・・・共通伝送路、４２・・・配線部、５０・・・プローブカード、５２・・・伝送路、５４・・・プローブピン、５６・・・接続部、５８・・・先端部、１００・・・試験装置、２００・・・被試験デバイス、２１０・・・端子、２２０・・・回路部、２３０・・・入力ピン、４００・・・試験装置、４１０・・・ピンエレクトロニクス部、４１２・・・ドライバ、４１４・・・コンパレータ、４２０・・・プローブカード、４２２・・・伝送路、４２４・・・ニードル
【発明を実施するための最良の形態】
【００２１】
以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００２２】
図１は、一つの実施形態に係る試験装置１００の構成例を示す図である。試験装置１００は、多値の試験信号を用いて半導体回路等の被試験デバイスを試験する。試験装置１００は、複数の信号生成部１２、複数の信号処理部１４、ピンエレクトロニクス部３０、および、プローブカード５０を備える。【００２３】
ピンエレクトロニクス部３０は、複数のドライバ３２、複数のコンパレータ３４、および、複数の抵抗３６を有する。複数のドライバ３２は、複数の信号生成部１２と一対一に対応して設けられる。【００２４】
それぞれの信号生成部１２は試験信号を生成して、対応するドライバ３２に供給する。それぞれの信号生成部１２は、例えばＨ論理およびＬ論理の２値の論理値を含む論理パターンを有する、２値の試験信号を生成してよい。【００２５】
また、信号生成部１２は、試験信号が有するべき電圧波形を生成してドライバ３２に供給してよい。ドライバ３２は、受け取った電圧波形に応じた電圧を出力する。また、ドライバ３２は、当該試験信号に応じて被試験デバイスが消費する電流を出力してよい。【００２６】
それぞれのドライバ３２は、試験信号を、抵抗３６を介してプローブカード５０に供給する。本例において複数のドライバ３２は、それぞれが出力する試験信号を被試験デバイスの同一の端子に供給することで、複数の試験信号が合成された多値の信号を当該端子に供給する。【００２７】
プローブカード５０には、複数の伝送路５２および複数のプローブピン５４が固定される。複数の伝送路５２は、複数のドライバ３２と一対一に対応して、プローブカード５０上に形成される。また、複数のプローブピン５４は、複数の伝送路５２と一対一に対応して設けられる。それぞれの伝送路５２は、対応するドライバ３２が出力する信号を、対応するプローブピン５４に伝送する。【００２８】
それぞれのプローブピン５４は、接続部５６および先端部５８を有する。接続部５６および先端部５８は、プローブピン５４の両端であってよい。それぞれのプローブピン５４の接続部５６は、プローブカード５０の基板上に固定され、伝送路５２と接続される。【００２９】
それぞれのプローブピン５４は、被試験デバイスを試験するときに、それぞれの先端部５８が被試験デバイスにおける同一の端子に電気的に接続される。例えばそれぞれのプローブピン５４は、先端部５８がプローブカード５０の表面から突出するように形成され、プローブカード５０と対向して配置される被試験デバイスの同一の端子と接触する。これにより、複数のドライバ３２が出力した複数の試験信号を合成した多値の信号を、被試験デバイスに供給する。【００３０】
また、それぞれのプローブピン５４は、被試験デバイスを試験しないときには、それぞれの先端部５８が電気的に開放状態となるように形成される。つまり、それぞれのプローブピン５４は、通常時には先端部５８がそれぞれ開放状態であり、被試験デバイスの試験時には、被試験デバイスのパッド等を介して電気的に接続されるように形成される。【００３１】
これにより、被試験デバイスを試験しないときにドライバ３２が出力する信号は、プローブピン５４の先端部５８において反射される。プローブピン５４の先端部５８において反射された信号は、対応するコンパレータ３４により測定される。【００３２】
複数のコンパレータ３４は、複数のドライバ３２と一対一に対応して設けられ、それぞれのコンパレータ３４の入力端が、対応するドライバ３２の出力端と電気的に接続される。それぞれのコンパレータ３４は、被試験デバイスを試験する場合、被試験デバイスが出力する応答信号を測定する。また、伝送路５２における遅延時間を測定する場合、それぞれのコンパレータ３４は、ドライバ３２が出力する調整用信号、および、その反射波を測定する。【００３３】
本例におけるそれぞれのコンパレータ３４は、抵抗３６と伝送路５２との接続点を伝送する信号を測定する。伝送路５２における遅延時間を測定する場合、コンパレータ３４は、ドライバ３２が出力する調整用信号を抵抗３６を介して受け取り、調整用信号の反射波を伝送路５２を介して受け取る。【００３４】
なお、本例では、コンパレータ３４をドライバ３２と一対一に対応して設けた例を説明したが、他の例では、コンパレータ３４は、複数のドライバ３２に対して一つ設けられてもよい。この場合、コンパレータ３４と、それぞれのドライバ３２との距離（信号伝送時間）が、伝送路５２における遅延時間に対して無視できる程度に十分小さくなるようにコンパレータ３４を配置する。コンパレータ３４は、ドライバ３２が出力する調整用信号、および、その反射波を、ドライバ３２毎に順次測定してよい。【００３５】
信号処理部１４は、コンパレータ３４が、調整用信号を検出してから、調整用信号の反射波を検出するまでの経過時間に基づいて、伝送路５２における遅延時間を算出してよい。例えば信号処理部１４は、当該経過時間の１／２を、伝送路５２における遅延時間として算出してよい。信号処理部１４は、それぞれの伝送路５２における遅延時間に基づいて、それぞれのドライバ３２が試験信号を出力するタイミングを調整する。【００３６】
このような構成により、２値の信号を生成するドライバ３２を用いて、３値以上の多値の試験信号を生成して被試験デバイスを試験することができる。また、それぞれの伝送路５２における遅延時間を、ＴＤＲ法により容易に測定することができる。このため、各ドライバ３２における信号の出力タイミングを容易に調整して、多値の試験信号を精度よく生成することができる。【００３７】
なお、図１から図８に関連して説明する例においては、２個のドライバ３２、２個の伝送路５２、および、２個のプローブピン５４を有する試験装置１００を説明するが、試験装置１００は、より多数のドライバ３２、伝送路５２、および、プローブピン５４を有してよい。また、試験装置１００は、これらに対応するコンパレータ３４等の他の構成要素も、これらと同数有してよい。試験装置１００は、これらを用いて多値の試験信号を複数個並列に生成してよく、多値の試験信号と２値の試験信号とを並列に生成してもよい。【００３８】
また抵抗３６は、伝送路５２と、ドライバ３２との間のインピーダンスを整合させる。例えば抵抗３６は、伝送路５２と略同一のインピーダンスを有してよい。【００３９】
また、プローブカード５０は、試験装置１００に対して交換可能に設けられる。使用者等は、被試験デバイスに３値以上の多値の試験信号を印加して試験する場合に用いるプローブカード５０と、多値の試験信号を用いず、２値の試験信号で被試験デバイスを試験する場合に用いるプローブカード５０とを予め準備してよい。使用者等は、実施すべき試験の種類に応じてプローブカード５０を交換してよい。【００４０】
図２は、プローブカード５０を、被試験デバイス２００と共に示す図である。被試験デバイス２００は、例えば円板上の半導体ウェハに形成された状態で試験されてよい。被試験デバイス２００は、端子２１０を有する。なお、図２においては一つの端子２１０を示すが、被試験デバイス２００は、複数の端子２１０を有してよい。【００４１】
上述したように、被試験デバイス２００を試験する場合、複数のプローブピン５４は、共通の端子２１０に接触する。これにより、試験装置１００は、端子２１０に多値の試験信号を印加することができる。【００４２】
図３は、プローブカード５０および被試験デバイス２００を、図２における位置Ａから見た側面図の一例を示す。本例の被試験デバイス２００は、プローブカード５０と対向して配置される。それぞれのプローブピン５４は、プローブカード５０の表面から、被試験デバイス２００の方向に突出するように形成され、被試験デバイス２００における共通の端子２１０に接触する。【００４３】
また、共通の端子２１０は、複数の先端部５８と接触できる程度の幅を有してよい。この場合、複数のプローブピン５４と接触する共通の端子２１０の幅は、一つのプローブピン５４と接触する端子の幅より大きくてよい。また、複数のプローブピン５４は、それぞれの先端部５８の間隔が、それぞれの接続部５６の間隔より小さくなるように形成されてよい。また、それぞれの先端部５８の間隔は、被試験デバイス２００の端子２１０の幅より狭くてよい。【００４４】
また、多値の試験信号を生成する複数のプローブピン５４の先端部５８の間隔は、２値の試験信号を並列に複数個生成する複数のプローブピン５４の先端部５８の間隔より狭くてよい。複数のプローブピン５４は、略一直線状に設けられる被試験デバイス２００の端子と略平行な配列方向に沿って、略一直線状に配置されてよい。また、被試験デバイス２００の両側に、１列ずつ複数の端子が設けられる場合、複数のプローブピン５４は、端子の各列に対向するように、２列に分けて設けられてよい。【００４５】
また、多値の試験信号と、２値の試験信号を並列に生成するような場合、一部のプローブピン５４の先端部５８の配列方向における間隔が、他のプローブピン５４の先端部５８の配列方向における間隔と異なるように、複数のプローブピン５４が形成されてよい。つまり、複数のプローブピン５４のそれぞれの先端部５８の配列方向の間隔として、複数種類の間隔が混在するように、複数のプローブピン５４が形成されてよい。【００４６】
図４は、信号生成部１２および信号処理部１４の構成例を示す図である。図４では、信号生成部１２および信号処理部１４を一つずつ示すが、それぞれの信号生成部１２はそれぞれ同一の構成を有してよく、それぞれの信号処理部１４もそれぞれ同一の構成を有してよい。【００４７】
本例において、それぞれの信号生成部１２は、パターン発生部１６、タイミング発生部２０、および、波形成形部１８を有する。パターン発生部１６は、信号生成部１２が出力する試験信号および調整用信号が有するべき論理パターンを生成する。パターン発生部１６は、２値の論理パターンを生成してよい。【００４８】
タイミング発生部２０は、信号生成部１２が出力する試験信号および調整用信号のタイミング情報を生成する。例えばタイミング発生部２０は、信号の位相（またはエッジ位置）、周期（またはビットレート）等を定めるタイミング信号を生成してよい。【００４９】
波形成形部１８は、パターン発生部１６が生成した論理パターン、および、タイミング発生部２０が生成したタイミング信号に基づいて、試験信号および調整用信号を生成する。波形成形部１８は、信号の電圧波形を成形してよい。波形成形部１８は、生成した信号を、ドライバ３２に供給する。【００５０】
タイミング測定部２４は、コンパレータ３４が測定した信号を受け取る。本例のコンパレータ３４は、入力される信号の電圧レベルと、与えられる参照レベルＶＯＬとの大小関係を２値の論理値で示す比較結果信号を出力する。タイミング測定部２４は、当該比較結果信号の論理値を、与えられるストローブ信号のパルスに応じたタイミングで順次取得する。【００５１】
被試験デバイス２００を試験する場合、信号生成部１２は試験信号を出力する。例えば信号生成部１２は、使用者等により定められる論理パターンを有する試験信号を出力してよい。コンパレータ３４は、試験信号に応じて被試験デバイス２００が出力する応答信号を受け取り、タイミング測定部２４は、コンパレータ３４が出力する比較結果信号の論理値パターンを取得する。判定部２６は、タイミング測定部２４が取得した論理値パターンが、予め定められる期待値パターンと一致するか否かにより、被試験デバイス２００の良否を判定する。【００５２】
伝送路５２の遅延時間を測定する場合、信号生成部１２は調整用信号を出力する。例えば信号生成部１２は、ステップ信号または一つのパルスを、調整用信号として出力してよい。コンパレータ３４は、ドライバ３２が出力する調整用信号と、その反射波を順次受け取る。タイミング測定部２４は、コンパレータ３４が、調整用信号に対して出力する比較結果信号と、反射波に対して出力する比較結果信号を順次受け取り、それぞれの論理値パターンを順次取得する。【００５３】
伝送路５２の遅延時間を測定する場合、パターン発生部１６およびタイミング発生部２０は、ドライバ３２に調整用信号を出力させるべく、所定の論理パターンおよびタイミング信号を出力する。伝送路５２の遅延時間を測定する旨は、同期調整部２２が指示してよい。【００５４】
同期調整部２２は、コンパレータ３４およびタイミング測定部２４が測定した調整用信号および反射波の測定結果に基づいて、ドライバ３２が信号を出力するタイミングを調整する。例えば同期調整部２２は、タイミング測定部２４における測定結果に基づいて、調整用信号および反射波において対応するエッジがコンパレータ３４により検出されたタイミングの差分を算出してよい。当該タイミングの差分が、伝送路５２の遅延時間に対応する。【００５５】
それぞれの同期調整部２２は、対応する伝送路５２の遅延時間に基づいて、対応するドライバ３２が信号を出力するタイミングを調整する。つまり、それぞれの同期調整部２２は、それぞれのドライバ３２から伝送路５２を介して被試験デバイス２００に印加される試験信号が、略同一のタイミングで被試験デバイス２００に印加されるように、それぞれの伝送路５２の遅延時間に応じてそれぞれのドライバ３２の信号出力タイミングを調整する。【００５６】
例えばそれぞれの同期調整部２２は、予め定められる基準遅延時間に対する、それぞれの伝送路５２の遅延時間の差分に基づいて、それぞれのドライバ３２の信号出力タイミングを調整してよい。当該基準遅延時間は、いずれかの伝送路５２の遅延時間を用いてよい。また、同期調整部２２は、タイミング発生部２０が出力するタイミング信号の位相を調整することで、ドライバ３２の信号出力タイミングを調整してよい。【００５７】
このような構成により、それぞれのドライバ３２における信号出力タイミングを調整して、多値の試験信号を精度よく合成することができる。このため、被試験デバイス２００を精度よく試験することができる。【００５８】
図５は、試験装置１００の動作例を説明するフローチャートを示す。試験装置１００は、被試験デバイス２００を試験する前に、それぞれのドライバ３２の信号出力タイミングを調整する。【００５９】
まず、被試験デバイス２００を、プローブピン５４と接触させない状態として、多値信号生成に用いる複数のプローブピン５４の先端部５８を、それぞれ開放状態とする（Ｓ３００）。次に、この状態を維持して、それぞれのドライバ３２から調整用信号を出力する（Ｓ３０２）。【００６０】
次に、それぞれのコンパレータ３４およびタイミング測定部２４により、それぞれの調整用信号およびそれらの反射波を測定する（Ｓ３０４）。次に、それぞれの同期調整部２２により、それぞれの伝送路５２の遅延時間を算出する（Ｓ３０６）。例えば、それぞれの同期調整部２２は、それぞれのコンパレータ３４が調整用信号および反射波を検出したタイミング差から、それぞれの伝送路５２の遅延時間を算出してよい。次に、それぞれの同期調整部２２は、算出した遅延時間に基づいて、それぞれのドライバ３２における信号出力タイミングを調整する（Ｓ３０８）。【００６１】
ドライバ３２を調整した後、被試験デバイス２００をプローブカード５０と対向する位置に配置して、多値信号を生成する各プローブピン５４の先端部５８を、被試験デバイス２００の同一端子に接触させる（Ｓ３１０）。そして、それぞれのドライバ３２から試験信号を出力して、被試験デバイス２００を試験する（Ｓ３１２）。このような動作により、多値信号を精度よく生成して、被試験デバイス２００を試験することができる。【００６２】
図６は、プローブカード５０の他の例を示す図である。本例におけるプローブカード５０は、図１から図５に関連して説明したプローブカード５０と同様に、複数の伝送路５２および複数のプローブピン５４を有する。ただし、それぞれのプローブピン５４は、被試験デバイス２００のそれぞれの端子２１０と一対一に接触する。端子２１０は、半導体ウェハ上に形成された電極であってよい。それぞれの端子２１０は、被試験デバイス２００の回路部２２０における共通の入力ピン２３０に接続される。【００６３】
このような構成によっても、被試験デバイス２００をプローブカード５０と対向する位置に配置しない場合には、多値の試験信号を生成する複数のプローブピン５４の先端部５８を開放状態とすることができる。このため、それぞれの伝送路５２の遅延時間を容易に測定することができる。【００６４】
図７は、ピンエレクトロニクス部３０およびプローブカード５０の他の構成例を示す図である。本例のピンエレクトロニクス部３０は、複数のドライバ３２、複数のコンパレータ３４、および、配線部４２を有する。複数のドライバ３２および複数のコンパレータ３４は、図１から図５に関連して説明したドライバ３２および複数のコンパレータ３４と同一であってよい。【００６５】
配線部４２は、ピンエレクトロニクス部３０の基板上で、複数のドライバ３２の出力端を電気的に接続することで、複数の試験信号が合成された多値の信号を生成する。配線部４２は、複数の抵抗３６、共通抵抗３８、および、共通伝送路４０を有する。複数の抵抗３６は、図１から図５に関連して説明した複数の抵抗３６と同一であってよい。【００６６】
共通抵抗３８は、複数の抵抗３６と接続される。共通伝送路４０は、一端がプローブカード５０に電気的に接続され、他端が共通抵抗３８を介して、それぞれのドライバ３２の出力端に電気的に接続される。共通伝送路４０は、それぞれのドライバ３２の出力端から、共通伝送路４０までの信号遅延時間が略等しくなるように設けられてよい。より具体的には、共通伝送路４０は、それぞれのドライバ３２の出力端から、共通伝送路４０までの信号遅延時間がほぼ零とみなせる程度に、それぞれのドライバ３２の近傍に設けられることが好ましい。【００６７】
なお、共通抵抗３８は、それぞれのドライバ３２の出力に設けられた抵抗３６と、共通伝送路４０との間でインピーダンスを整合させる。例えば、２つのドライバ３２の出力端が共通抵抗３８に接続される場合、共通抵抗３８のインピーダンスは、それぞれの抵抗３６のインピーダンスの半分であってよい。【００６８】
プローブカード５０は、プローブピン５４を有する。プローブピン５４は、図１から図５に関連して説明したプローブピン５４と同一であってよい。プローブピン５４は、共通伝送路４０が伝送した多値の試験信号を、ピンエレクトロニクス部３０の基板の外部において受け取り、被試験デバイス２００に供給する。なお、本例のプローブピン５４は、被試験デバイス２００の端子２１０と一対一に接触する。【００６９】
本例の試験装置１００によれば、それぞれのドライバ３２から共通伝送路４０までの信号遅延時間が略零であるので、各ドライバ３２から試験信号を同時に出力すれば、多値の試験信号を精度よく生成することができる。また、共通抵抗３８および共通伝送路４０は、プローブカード５０に形成されてもよい。【００７０】
上記説明した実施形態によれば、２値の信号を生成するドライバを用いて、３値以上の多値の試験信号を生成して被試験デバイスを試験することができる。また、それぞれの伝送路における遅延時間を、ＴＤＲ法により容易に測定することができる。このため、各ドライバにおける信号の出力タイミングを容易に調整して、多値の試験信号を精度よく生成することができる。【００７１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。【００７２】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【図１】
2009087874.tif 000003
【図２】
2009087874.tif 000004
【図３】
2009087874.tif 000005
【図４】
2009087874.tif 000006
【図５】
2009087874.tif 000007
【図６】
2009087874.tif 000008
【図７】
2009087874.tif 000009
【図８】
2009087874.tif 000010
【国際調査報告】
2009087874.tif 000011
2009087874.tif 000012
2009087874.tif 000013
2009087874.tif 000014