(57)【要約】【課題】オフセットの問題を解決する改良されたセンスアンプを備え、達成可能な密度を最大化する改良された構造のＤＲＡＭのメモリセルを提供する。【解決手段】一実施形態において、一対のビットライン間の電圧差を増幅するように構成された差動アンプと、前記一対のビットライン間の電圧差を増幅するときに、差動アンプのオフセットバイアスを減少させるように構成された自己バイアス発生回路とを備えるセンスアンプ。【選択図】図３
2009505320.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプであって、
一対のビットラインに接続し、かつ前記接続した一対のビットライン間の電圧差を増幅するように構成された差動アンプと、
前記一対のビットライン間の前記電圧差を前記差動アンプにより増幅するときに、前記差動アンプのオフセットバイアスを減少させるように構成された自己バイアス発生回路とを備えることを特徴とするセンスアンプ。
【請求項２】
前記センスアンプがＤＲＡＭのセンスアンプであり、
前記ＤＲＡＭのセンスアンプが、
前記差動アンプによる前記電圧差の増幅に応じて、前記一対のビットラインを駆動する再生ラッチをさらに含むことを特徴とする請求項１に記載のセンスアンプ。
【請求項３】
前記一対のビットラインの第１のビットラインに接続した第１のトリムキャパシタと、前記一対のビットラインの第２のビットラインに接続した第２のトリムキャパシタとをさらに含むことを特徴とする請求項２に記載のＤＲＡＭのセンスアンプ。
【請求項４】
前記一対のビットラインが一対の入力ノードに接続し、
前記差動アンプが、前記一対の入力ノード間の電圧差の増幅に応じて、一対の出力ノードを駆動し、
前記一対の入力ノード及び前記一対の出力ノードのそれぞれが、正ノード及び負ノードからなり、
前記自己バイアス発生回路が、前記入力ノードの正ノードを、前記出力ノードの負ノードに接続する伝送ゲートと、前記入力ノードの負ノードを、前記出力ノードの正ノードに接続する伝送ゲートとを含むことを特徴とする請求項２に記載のＤＲＡＭのセンスアンプ。
【請求項５】
前記差動アンプにより増幅され、かつ前記再生ラッチにより駆動される一対のビットラインを決定するとき、前記一対のビットラインを、複数の一対のビットラインから選択するためのマルチプレクサをさらに含むことを特徴とする請求項２に記載のＤＲＡＭのセンスアンプ。
【請求項６】
前記自己バイアス発生回路により前記オフセットバイアスを減少させる前に、前記一対のビットラインにバイアスをかけるプリチャージ回路をさらに含むことを特徴とする請求項２に記載のＤＲＡＭのセンスアンプ。
【請求項７】
前記プリチャージ回路は、前記再生ラッチにより駆動されるビットラインを徐々にグランド電圧にするように構成され、
前記プリチャージ回路により、前記ビットラインを徐々に電源電圧に近づけていったとき、前記徐々に駆動されたビットラインのアクセストランジスタが、対応するストレージキャパシタからの漏れ電流を減少させるように負のＶｇｓ電圧を有することを特徴とするＤＲＡＭのセンスアンプ。
【請求項８】
方法であって、
一対のビットラインにバイアスをかけて、前記一対のビットラインをバイアス電圧にし、
前記バイアスをかけた一対のビットラインを、差動アンプの入力ノードに接続し、それによって、前記差動アンプが一対の出力ノードを駆動するようにし、
前記差動アンプの前記一対の出力ノードを、前記バイアスをかけた一対のビットラインに接続したとき、負のフィードバックを用いて、前記差動アンプに自己バイアスをかけることを含むことを特徴とする方法。
【請求項９】
前記負のフィードバックを用いるとき、正の入力ノードを負の出力ノードに接続し、負の入力ノードを正の出力ノードに接続することを含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記入力ノード及び前記出力ノードを接続するとき、伝送ゲートを介して接続することを特徴とする請求項９に記載の方法。
【請求項１１】
前記ビットラインの１つに接続したメモリセルのコンテンツを、前記差動アンプを用いて読み取ることをさらに含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記読み取ったコンテンツに基づいて、
前記ビットラインの少なくとも１つに、トリムキャパシタによってバイアスをかけるかどうかを決定し、
前記決定に基づいて、
前記少なくとも１つのビットラインに、前記トリムキャパシタを用いてバイアスをかけることをさらに含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
ＤＲＡＭのメモリであって、
複数のメモリセルのロウを備え、
前記メモリセルの各ロウにはカラムが構成され、
前記メモリセルの各ロウを、複数のワード線が横断することを特徴とするＤＲＡＭのメモリ。
【請求項１４】
前記複数のワード線が、４本であることを特徴とする請求項１３に記載のＤＲＡＭのメモリ。
【請求項１５】
前記メモリセルが、幅よりも大きい長さを有する長方形の形状に構成されたアクセストランジスタと、前記長方形の形状の前記幅よりも大きい幅を有するストレージトランジスタとを含み、
前記メモリセルがＬ字形の形状をなすように、前記アクセストランジスタと、前記ストレージトランジスタとが接続していることを特徴とする請求項１３に記載のＤＲＡＭのメモリ。
【請求項１６】
前記Ｌ字形のメモリセル同士が組み合わせられるように、前記カラムの前記Ｌ字形のメモリセルが、近接するカラムに対して互い違いに配置されることを特徴とする請求項１５に記載のＤＲＡＭのメモリ。
【請求項１７】
前記アクセストランジスタ及び前記ストレージトランジスタが、厚いゲート酸化膜のトランジスタであることを特徴とする請求項１６に記載のＤＲＡＭのメモリ。
【請求項１８】
メモリであって、
対応するビットラインに接続する複数のカラムをなすように配置された複数のメモリセルと、
前記ビットラインの１つに接続したトリム回路とを含み、
前記トリム回路が、前記接続したビットラインのバイアスを調整するように構成されていることを特徴とするメモリ。
【請求項１９】
前記トリム回路が、トリムキャパシタを含むことを特徴とする請求項１８に記載のメモリ。
【請求項２０】
前記トリム回路が、電流源を含むことを特徴とする請求項１８に記載のメモリ。
【請求項２１】
ＤＲＡＭであって、
複数のアクセストランジスタを備える基板と、
前記複数のアクセストランジスタと一対一対応をする複数のストレージキャパシタとを含み、
前記複数のストレージキャパシタが、前記基板に近接して複数の金属層に形成されることを特徴とするＤＲＡＭ。
【請求項２２】
前記各金属層が、複数の開孔を有するグリッドを形成し、かつ前記各金属層の前記複数の開孔の少なくとも一部に内部ノードプレートを形成し、
前記ストレージキャパシタの第１のノードが、前記金属層の前記グリッドにより形成され、
前記ストレージキャパシタの第２のノードが、前記第１のノードに近接する前記内部ノードプレートにより形成されることを特徴とする請求項２１に記載のＤＲＡＭ。
【請求項２３】
前記グリッドが、前記開孔の周囲に連続する壁を形成することを特徴とする請求項２２に記載のＤＲＡＭ。
【請求項２４】
前記グリッドが、離隔して配置された複数のバイアを含むことを特徴とする請求項２２に記載のＤＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関するものであり、より詳しくは、密度を増大させたダイナミックランダムアクセスメモリ（ＤＲＡＭ）の構造に関するものである。
【０００２】
＜関連出願＞
本出願は、２００５年８月１６日付出願の米国特許仮出願第６０／７０８，７２９号の利益を主張するものである。
【背景技術】
【０００３】
ＤＲＡＭのメモリセルは、１つのアクセストランジスタ及び１つのストレージキャパシタを含むものであるため、通常６個のトランジスタ（６−Ｔ）からなるメモリセルを用いるスタティックランダムアクセスメモリ（ＳＲＡＭ）と比較して、ＤＲＡＭは密度を劇的に向上することができる。ＳＲＡＭとは対照的に、ＤＲＡＭのセルは、読み取り動作中に、その対応するビットラインの電圧を僅かに変化させる。ＤＲＡＭのセルはビットラインに接続されているため、読み取り動作の後、ＤＲＡＭのセルのストレージキャパシタを、元の状態に復帰させる必要がある。したがって、ＤＲＡＭのセンスアンプは、読み取り動作の後、ビットラインを「フルレール（full rail）」に駆動する再生ラッチ能力が求められる。センスアンプが、ストレージキャパシタは電源電圧ＶＤＤに充電されていたと判定した場合、ビットラインは、ストレージキャパシタの電荷を復帰するべくＶＤＤに駆動される。その反対に、センスアンプが、ストレージキャパシタは充電されていなかったと判定した場合、ビットラインは、ストレージキャパシタを放電するべく接地される。さらに、ＤＲＡＭのストレージキャパシタから継続的に電荷が漏れていくため、周期的なリフレッシュ動作が必要である。ＳＲＡＭのセルは、そのようなリフレッシュ動作を必要としない。さらに、６−ＴのＳＲＡＭのセルは、読み取り動作中に、そのセルの値をビットラインに駆動することができるため、一般に、ＳＲＡＭはＤＲＡＭよりも実質的に高速に動作する。
【０００４】
ＳＲＡＭ及びＤＲＡＭの密度と速さの関係を受けて、ＳＲＡＭは、マイクロプロセッサのキャッシュのような、よりタイムクリティカルな動作をする用途に用いられている。なぜなら、ＳＲＡＭは、ＤＲＡＭよりも高速に動作するが、ＤＲＡＭよりも高価だからである。コストを削減するため、マイクロプロセッサの残りのＲＡＭには、通常ＤＲＡＭが実装される。しかしながら、ＤＲＡＭの動作速度は絶え間なく改善されており、集積回路の内蔵ＳＲＡＭを使用する必要があった高性能の用途において、集積回路の内蔵ＤＲＡＭを使用することが、以前よりも一般的になりつつある。それでもなお、ＤＲＡＭかＳＲＡＭかの選択は、上述したような密度と速度のトレードオフによって決定されることが多い。そのため、設計者はＤＲＡＭの密度を増大するべく努力している。
【０００５】
ＤＲＡＭの密度を増大させるという課題は、図１に図示する従来のＤＲＡＭ１００の説明を通じてよりよく理解できるであろう。ワード線ＷＬ０は、アクセストランジスタＭ０のゲートを制御する。アクセストランジスタＭ０は、ＮＭＯＳトランジスタであり、ビットラインＢｘと接続するドレインを備えている。アクセストランジスタＭ０のソースは、ストレージキャパシタＣ０に接続している。したがって、アクセストランジスタＭ０及びストレージキャパシタＣ０は、ＤＲＡＭメモリのセルを形成し、ワード線ＷＬ０の電圧が上昇することによってアクセスされる。この電圧の上昇に応答して、キャパシタＣ０の電荷がビットラインＢｘに伝達される。センスアンプは、ビットラインＢｘに発生した電圧の変化を検出することによって、アクセスしたメモリセルのコンテンツを読み取る。
【０００６】
センスアンプは、ビットラインＢｘの電圧を、近接するビットライン、例えば、ビットラインＢの電圧と比較することによって、電圧の変化を検出する。この比較が実施される前に、ビットラインＢｘ及びＢは、プリチャージ回路によって、電圧がＶＤＤ／２にプリチャージされる。比較の結果、ビットラインＢｘの電圧が、ビットラインＢの電圧より高いと示された場合、下流側に構成される復号論理（図示なし）は、ストレージキャパシタＣ０が、前はＶＤＤに充電されていたとみなす。比較の結果、ビットラインＢの電圧が、ビットラインＢｘの電圧より高いと示された場合、復号論理は、ストレージキャパシタＣ０が、前は放電されていたとみなす。この方法では、或る決定が、メモリセルのバイナリコンテンツに応答して行われる。メモリセルのコンテンツが読み取られると、センスアンプは、再生ラッチを用いてメモリセルを元の状態に復帰させる。アクセストランジスタＭ１及びストレージキャパシタＣ１からなるメモリセルに対して、同様のアクセスが、ワード線ＷＬ１の電圧を上昇させることによって実行されるようにすることができる。
【０００７】
各ビットラインは、固有の静電容量を有しており、それは通常、ストレージキャパシタの静電容量よりも１桁大きい大きさの容量である。センスアンプによってアクセス可能なメモリセルの数が増加することにより、この静電容量の差に悪影響を及ぼす。例えば、ＤＲＡＭ１００に、整数「Ｎ」の本数のワード線が最初に実装されているとすると、Ｎの数が２×Ｎに増加した場合、ビットラインの長さを２倍にする必要がある（どちらの場合も、同じ半導体プロセスの寸法であると仮定する）。したがって、ビットラインの静電容量も２倍になり、それによって、メモリセルがアクセスされたときの電圧の変化が減少してしまう。結果として、従来のトレンチキャパシタを用いたＤＲＡＭの、１つのセンスアンプ当たりのメモリセルのロウ（row）の最大数が制限される。それは例えば、１つのセンスアンプ当たりのメモリセルのロウの最大数が５１２になる。ストレージトランジスタが、メモリセルを形成するのに使用される場合、１つのセンスアンプ当たりのメモリセルのロウの最大数は、より少なくなる。それは例えば、ロウの最大数が８乃至１６になる。
【０００８】
ＤＲＡＭの密度が増大するのに従って、次第に小さくなる電圧の変化を検出することに対する制限要因の１つは、センスアンプの特性が非理想的なことである。従来のセンスアンプ２００を、図２に図示する。このセンスアンプは、正入力におけるビットラインＢ（図１）から得られる電圧Ｐを、負入力におけるビットラインＢｘから得られる電圧Ｎと比較する差動アンプ２０５を含むものである。電圧Ｐが電圧Ｎよりも大きい場合、その電圧差は差動アンプのゲインによって増幅され、差動出力Ｐ０及びＮ０に出力される。再生ラッチ２１０は、次いで、出力ＰをフルレールとなるＶＤＤに駆動し、出力Ｎを接地する。反対に、電圧Ｎが電圧Ｐよりも大きい場合、再生ラッチは、出力ＮをフルレールとなるＶＤＤに駆動し、出力Ｐを接地する。
【０００９】
しかしながら、両方の差動入力が同じ電圧（例えば、プリチャージ電圧ＶＤＤ／２）であるとき、上述の再生ラッチの動作が正常に行われないことがある。それどころか、差動アンプのオフセットにより、入力の電圧が等しいにも関わらず、例えば、Ｐ０の出力が、Ｎ０よりも高く駆動されてしまうことがある。言い換えれば、このオフセットは、センスアンプの動作の感度に制限を加えるようなものである。例えば、読み取り動作中、ビットラインＢの電圧が、ビットラインＢｘの電圧よりも高いと仮定する。ストレージの静電容量が、ビットラインの静電容量に対して小さすぎる場合、差動アンプ内部のオフセットが、出力Ｎをフルレールにするように再生ラッチを駆動し、読み取りが正常に実施されなくなることがある。そのため、当該技術分野において、このオフセットの問題を解決する改良されたセンスアンプを設計することが求められている。
【００１０】
上述したように、ストレージの静電容量とビットラインの静電容量の関係は、ＤＲＡＭの密度に関する制限要因である。ストレージの静電容量を増加することによって、どのようなバイナリコンテンツが保存されているのかを、より良好に決定することができるようになる。しかしながら、ストレージの静電容量の増加は、一般にメモリセルのサイズを大きくさせ、それによって、密度の減少をもたらす。そのため、当該技術分野において、達成可能な密度を最大化する改良されたＤＲＡＭメモリのセルの構造が求められている。
【発明の開示】
【課題を解決するための手段】
【００１１】
この節では、本発明のいくつかの特徴を説明している。その他の特徴については、後続の節において説明する。
【００１２】
本発明の態様によれば、センスアンプであって、一対の入力ノード間の電圧差を増幅するように構成された差動アンプと、前記電圧差を増幅するときに、前記作動アンプのオフセットバイアスを減少させるように構成された自己バイアス発生回路とを備えるセンスアンプが提供される。
【００１３】
本発明の別の態様によれば、方法であって、一対のビットラインにバイアスをかけて、前記一対のビットラインをバイアス電圧にし、前記バイアスをかけた一対のビットラインを、差動アンプの入力ノードに接続し、それによって、前記差動アンプが、一対の出力ノードを駆動するようにし、前記差動アンプの前記一対の出力ノードを、前記バイアスをかけた一対のビットラインに接続したとき、負のフィードバックを用いて、前記差動アンプに自己バイアスをかけるステップとを含む方法が提供される。
【００１４】
本発明の別の態様によれば、ＤＲＡＭのメモリであって、複数のメモリセルのロウを備え、前記メモリセルの前記各ロウにはカラムが構成され、前記メモリセルの前記各ロウを、複数のワード線が横断することを特徴とするＤＲＡＭのメモリが提供される。
【００１５】
本発明の別の態様によれば、センスアンプであって、一対のビットライン間の電圧差を増幅するように構成された差動アンプと、一対のトリムキャパシタとを備え、前記一対のトリムキャパシタの第１のトリムキャパシタが、前記一対のビットラインの第１のビットラインに接続し、前記一対のトリムキャパシタの残りのトリムキャパシタが、前記一対のビットラインの残りのビットラインに接続することを特徴とするセンスアンプが提供される。
【００１６】
本発明の別の態様によれば、ＤＲＡＭであって、複数のアクセストランジスタを備える基板と、前記複数のアクセストランジスタと一対一対応をする複数のストレージキャパシタとを含み、前記複数のストレージキャパシタが、前記基板に近接して複数の金属層に形成されることを特徴とするＤＲＡＭが提供される。
【００１７】
本発明は、上述した実施形態及び効果に限定されるものではない。その他の特徴については後述する。本発明は、特許請求の範囲によって定義されるものである。
【発明を実施するための最良の形態】
【００１８】
本発明の１つ或いは複数の実施形態の詳細について、以下に説明する。本明細書では、それらの実施形態について説明を行うが、本発明はそれら特定の実施形態に制限されるものではないことを理解されたい。一方、本発明は、様々な変形、代替物、及び均等物を含むものであり、それらは全て特許請求の範囲に記載の精神及び範囲の範囲内に含まれるものである。さらに、以下の説明において、本発明を十分に理解するための様々な詳細説明を行っている。本発明は、これら詳細説明の一部又は全部がなくとも実施することができるものである。いくつかの例では、本発明が不明瞭になるのを避けるため、公知の構造及び動作の原理についての説明を省略している。
【００１９】
図３に図示するように、改良されたセンスアンプ３００は、自己バイアス発生回路３０５を含むものである。自己バイアス発生回路は、プリチャージ回路３１０の動作を補完するものであり、プリチャージ回路３１０は、読み取り動作を実施する前に、ビットラインＢ及びビットラインＢｘを、ＶＤＤ／２に充電するように動作するものである。自己バイアス発生回路を使用せずに、プリチャージ回路３１０を動作させた場合、ビットラインＢ及びＢｘが同じ電圧であっても、差動アンプ３１５は、差動アンプのオフセットのため、正の出力Ｐ０及び負の出力Ｎ０の間にいくらかの電圧差を与えてしまう。この電圧差をなくすため、出力Ｐ０及びＮ０の電圧を等しくすべく、ビットラインＢ及びＢｘの電圧が、相補的な方法でＶＤＤ／２から調整されるようにすることもできる。この方法では、読み取り動作を実施したことによって発生したビットラインＢ及びＢｘの追加の電圧の変化を、差動アンプの内部ゲインに従って、差動アンプが増幅することによって、その追加の電圧の変化に対して迅速に応答することができる。この増幅された変化は、出力Ｐ０及びＮ０に印加され、その結果、再生ラッチ３２０が、その出力Ｐ及びＮを駆動する。出力Ｐ及びＮを、次に、ビットラインに接続しなおし（接続は図示なし）、アクセスされたばかりのストレージキャパシタが、適切な電圧に復帰させるようにする。
【００２０】
例示的な自己バイアス発生回路４００を、図４に図示する。回路４００の動作は、プリチャージ回路の動作から分離して実行させることもできる。言い換えれば、図３のプリチャージ回路は、ビットラインＢ及びＢｘをＶＤＤ／２に充電し、その後、自己バイアス発生回路が、差動アンプのオフセットをなくすべく動作している間、これらラインをフロートさせる。同様に、自己バイアス発生回路の動作は、図１に関して説明したワード線の電圧の上昇から分離して実行させることもできる（図１に関して説明したワード線の電圧の上昇は、そのような分離をしていない）。アクセスしているストレージキャパシタからの電圧差は、オフセットとして自己バイアス発生回路によって処理され、それによって、その電圧差が、なくなるようにする。図４に図示するように、伝送ゲート４０５及び４１０は、アクティブロー（active low）信号ｎｆｂｘによって制御される。信号ｎｆｂｘがアサートされる（ロー（low）にされる）と、伝送ゲート４０５は、入力Ｐの電圧が出力Ｎ０の電圧と等しくなるように伝導する。同様に、伝送ゲート４１０は、入力Ｎの電圧が出力Ｎ０の電圧と等しくなるように伝導する。再び図３を参照すると、差動アンプを介して得られる負のフィードバックは、電圧オフセットの影響を劇的に減少することがわかる。例えば、電圧のオフセットがΔＶで表される場合、入力電圧と出力電圧の関係は、次のように与えられる。
【００２１】
Ｇ（ＶＰ−ＶＮ）＋ΔＶ＝ＶＰ０−ＶＮ０
【００２２】
ただし、Ｇは差動アンプのゲイン、ＶＰ及びＶＮはそれぞれ、入力ノードＰ及びＮの電圧、ＶＰ０及びＶＮ０はそれぞれ、出力ノードＰ０及びＮ０の電圧である。例えば、信号ｎｆｂｘがアサートされたとき、ＶＰ０とＶＮが等しく、ＶＮ０とＶＰが等しくなるとすれば、前述の方程式は、次のようになる。
【００２３】
ΔＶ／（Ｇ＋１）＝−（ＶＰ−ＶＮ）
【００２４】
結果として、オフセットは、係数（Ｇ＋１）に従って減少される。差動アンプのオープンループゲインＧは大きいものであるため、オフセット電圧の影響は、実質的に無視される。この方法を用いてオフセットの影響を排除する自己バイアス発生回路に、他のトポロジが用いられても良いことを理解されたい。
【００２５】
図３に関して説明したセンスアンプは、その差動アンプの感度を高められるという長所を有するが、得られるバイアスは、アクセスしたメモリセルが「１」又は「０」のどちらを記憶しているかの判定に際するマージンに影響を与えることがある。例えば、図１及び図２の従来のセンスアンプに関して説明したように、ビットラインはＶＤＤ／２にプリチャージされる。バイアスは、論理１又は論理０を決定するのに、いずれか一方の論理に有利に働くことがなく、したがって、理論上は理想的なものである。しかしながら、本明細書で説明する自己バイアス発生回路は、論理１よりも論理０を決定しやすくするように（或いはその逆）、ビットラインがこの理想的なバイアスポイントから離れるようにすることもある。一般に、所与の差動アンプの理想的なバイアスポイントは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの相対的な強弱の関係によって決定する。言い換えれば、これら相対的な強弱の関係は、トランジスタを製造するのに用いられる特定の半導体プロセスコーナーの影響を受ける。半導体の製造会社の顧客は、ウエハの所与のバッチを製造するのに、どのような特定のプロセスコーナーを使用するのか事前に保証されることはない。したがって、自己バイアス発生回路を含むセンスアンプの、論理０及び論理１の決定に関連するマージンは、予測不可能なものであり得る。
【００２６】
結果として、自己バイアス発生回路を含むセンスアンプは、メモリセルにアクセスすることによって発生する電圧差に対して、より敏感であるという利点があるが、自己バイアス発生回路は、センスアンプの論理０及び論理１の決定に関連するマージンが、理想的なマージンより少ないものにしようとする。再び図３を参照すると、ビットラインＢは、トリムキャパシタ３２５のようなトリム回路を含むことがあり、それは、理想より少ないマージンで最適化されるように、適応信号（ｔｒｉｍｘ）によって充電されるものである。同様に、ビットラインＢｘが、マージンを最適化するために適応信号（ｔｒｉｍｙ）によって充電されるトリムキャパシタ３３０を含むことがある。自己バイアス発生回路を含むセンスアンプを備えるＤＲＡＭを製造したとき、ユーザは、バイナリ状態（論理０と論理１）を記憶するためのビットエラーレートをテストすることがある。例えば、各メモリセルに論理０を記憶するためのビットエラーレートが、論理１が記憶されるときよりも高いとしたとき、両者のビットエラーレートが最小化されるように、適応信号ｔｒｉｍｘ及びｔｒｉｍｙが調整される。アイドル状態の間、適応トリム信号はアサートされない。適応トリム信号の範囲は、バイナリ重み付けした範囲の値にわたるものであって良い。製造の際、自己バイアス発生後に印加される適切なトリム信号の値が、例えば、フューズ又は不揮発性メモリを用いて、回路に「焼き付けられる」ようにすることができる。トリム回路は、ＳＲＡＭ又はフラッシュなどのその他のメモリに使用されるようにすることもできることを理解されたい。例えば、メモリがビットを決定するのに電流の検出を使用するとしたとき、トリム回路は、調整可能な電流源を含む。ビットラインに接続したトリム回路によって与えられるバイアス調整の種類（例えば、キャパシタからの電荷や電流源からの電流）に関係なく、動作性能を向上させるため、トリム回路が、得られたビットエラーレートに従って、制御装置によって調整されるようにすることができる。さらに、トリム回路は、デバッギング中に、トリム回路によって与えられたビットラインのバイアス調整に応答して、メモリの性能をテストするべく用いられるようにすることもできる。
【００２７】
図３に関して説明したセンスアンプは、ＤＲＡＭのストレージキャパシタにアクセスすることによって発生した電圧差に対する感度を高められるという長所を有し、それによって、ＤＲＡＭに設けられた所与のダイエリアにおける達成可能な記憶容量を増加させる。しかしながら、自己バイアス発生回路を追加することにより、センスアンプを実装するのに必要なダイエリアが増加してしまう。再び図１を参照すると、ＤＲＡＭのセンスアンプは通常、近接するビットライン間のピッチ内に取り付けなければならないことが分かる。最新の半導体プロセスは、ディープサブミクロン化が進んでいるため、そのようなピッチは狭くなり続けている。したがって、そのような狭いピッチに、自己バイアス回路を含むセンスアンプを実装することは難しいと考えられる。
【００２８】
ここで図５を参照すると、メモリセルの１つのロウ毎に４本のワード線を有するＤＲＡＭを図示しており、それは、センスアンプ５１０に更なるピッチスペースを与えている。図を明瞭にするために、メモリセルの３つのロウ（第０のロウから第２のロウまで）だけを図示している。同様に、１つロウ毎に４つのメモリセルだけを図示している（例えば、第０のロウのセル０−０や第２のロウのセル２−３）。各ロウの４つのメモリセルは、カラムをなすように配置され、カラム毎にビットラインを有している。したがって、第０のカラムはビットラインＢ０を有し、そして、第３のカラムはビットラインＢ３を有している。マルチプレクサ５０５は、自己バイアスジェネレータを含むセンスアンプ５１０によって処理するための近接する一対のビットラインを選択する。メモリセルは、ロウ毎に４本のワード線を有している。図を明瞭にするため、ロウ１のワード線Ｗ０〜Ｗ３だけを図示している。各ワード線は、４つのメモリセルの群の中の１つのメモリセルにのみ接続している。例えば、ワード線Ｗ０は、ロウ１の第０のセルに接続している。ワード線Ｗ１は、ロウ１の第１のセルに接続している。ワード線Ｗ２は、ロウ１の第２のセルに接続している。最後に、ワード線Ｗ３は、ロウ１の第３のセルに接続している。
【００２９】
アクセスすべきセルが、ロウ１の第０のセルであるとしたとき、処理のために、マルチプレクサは、ビットラインＢ０及びＢ１が選択されるように制御される。同様に、アクセスすべきセルが、ロウ１の第１のセルであるとしたとき、これらの同じラインが選択される。しかしながら、アクセスすべきセルが、ロウ１の第２のセル又は第３のセルであるとしたとき、処理のために、ビットラインＢ２及びＢ３が選択される。各ロウにおいて、４つのセルの群のうちの１つのセルのみが常にアクセスされるため、マルチプレクサ５０５は、４：１マルチプレクサとして機能する。しかしながら、他の実施形態では、８：１マルチプレクサを用いるような異なる多重化をすることがある。しかしながら、８：１の多重化では、ロウ毎に８本のワード線を必要とすることは明らかである。センスアンプのもう一方の側（図５の矢印で示される側）に、マルチプレクサ及びＤＲＡＭの構成を配置して二重にすることによって、さらなる密度が得られるようにすることもできる。ＤＲＡＭ５００のセルのロウ毎に、４本のワード線が横断しているため、近接するワード線同士の接触を最小化するべく、ワード線が金属層をまたいでねじられていることがある。例えば、ワード線０は、第１の番号のセルと交差するようにして第１の金属層に実装され、次に、バイアを介して第２の金属層に移行し、第２の番号のセルと交差するようにされる。この移行点において、第２の金属層で第１の番号のセルと交差したワード線３のような別のワード線が、バイアを介して、第２の番号のセルと交差するべく第１の金属層に移行する。したがって、ワード線１及び３は、そのバイアにおいて、互いに「ねじられる」ことになるであろう。さらに、非アクティブなワード線が、ストラッピングトランジスタ（strapping transistor）を介して、グランドに固定されるようにすることもできる。
【００３０】
マルチプレクサは、プリチャージ回路を含むこともある。図６には、例示的なマルチプレクサ及びプリチャージ回路６００が図示されている。図を明瞭にするために、回路６００の半分のみを図示している。回路６００の残りの半分は、図示しているものと対称なものである。したがって、第１のビットラインｂ［０：１］及び第２のビットラインＢｘ［０：１］だけを図示している。選択信号ＳＥＬがアサートされていないとき（アクティブハイ（active high））、各ビットラインがプリチャージされる。信号ＳＥＬ（０：１）は、第１のインバータ６０５にて反転されるため、この信号がアサートされていないとき、トランジスタ６１０及び６１５はオンにされる。したがって、各ビットラインは、上述した理論上の理想的なバイアスポイントである、ＶＤＤ／２にプリチャージされる。確実にバランスをとるため、この時、バランストランジスタ６２０も伝導させ、各ビットラインの電荷が等しくなるようにする。信号ＳＥＬ（０：１）がアサートされると、伝送ゲートＴ１及びＴ２が伝導するようになる。なぜなら、信号ＳＥＬ（０：１）が、第２のインバータ６２５にて再反転されるからである。プリチャージされたビットラインは、次に、上述した入力ノードＰ及びＮに接続する。
【００３１】
ノードＰ及びＮの電圧を処理した後、センスアンプ（図示なし）の再生ラッチ動作を介して、相補的な方法で、ビットラインはフルレールにされる。したがって、ビットラインｂ［０：１］は接地されるとみなされる。再び図１を参照すると、対応するアクセストランジスタは、ゲート及びソースが接地されているにも関わらず、漏れが生じることがある。この漏れを減少させるため、再生ラッチがこのビットラインを十分に接地させないようにすることによって、アクセストランジスタに負のゲート−ソース電圧（Ｖｇｓ）が与えられるようにすることもできる。この十分な接地を防ぐため、各ビットラインは、弱いトランジスタを介してＶＤＤ／２に接続することがある。例えば、ビットラインｂ［０：１］は、弱いトランジスタ６３０を介して接続し、一方でビットラインｂｘ［０：１］は、弱いトランジスタ６３５を介して接続する。一対のビットラインにおいて、一方のビットラインの弱いトランジスタのゲートの電圧は、もう一方のビットラインの電圧によって制御される。ビットラインは、相補的な方法でフルレールにされるため、ビットラインが再生ラッチ動作によってグランドに接続されるとしたとき、その弱いトランジスタは、ビットラインがＶｄｄ／２にされるような動作をしようとする。この方法では、弱いトランジスタの大きさを適切に選択することによって、「接地された」ビットラインのアクセストランジスタが、例えば、約−２００乃至−３００ミリボルトのＶｇｓを有するようになることが考えられ、それによって、非アクティブなアクセストランジスタの対応するカラムからの漏れ電流を大幅に減少させる。
【００３２】
再び図５を参照すると、ロウ毎に４本以上のワード線を使用し、センスアンプの幅にわたって、少なくとも４本のビットラインのピッチが与えられている。この方法では、最新のディープサブミクロン半導体プロセスで、自己バイアス発生回路を実装するのに十分なダイのスペースをとることが可能になる。
【００３３】
有利なことに、本明細書で説明するＤＲＡＭのメモリ及びセンスアンプの構造は、従来のＣＭＯＳ半導体プロセス技術を用いて、内蔵ＤＲＡＭのメモリを実装するのに使用されるようにすることもできる。その従来技術は、密度を増大したＤＲＡＭのトレンチキャパシタを実装することができないため、そのような内蔵ＤＲＡＭのメモリのストレージキャパシタは、厚いゲート酸化膜のトランジスタを用いて実装される。ストレージキャパシタを実装するために厚いゲート酸化膜のトランジスタを使用するのに必要なダイエリアにかかわらず、密度は増大する。なぜなら、自己バイアス発生回路を備えるセンスアンプは、従来の内蔵ＤＲＡＭを実装したときと比較して、実質的により多数のメモリのロウを取り扱えることができるからである。しかしながら、本明細書で説明する構造は、トレンチキャパシタなどの他のストレージキャパシタと使用することもできることを理解されたい。
【００３４】
トランジスタを実装したストレージキャパシタは、トレンチキャパシタよりも広いダイエリアを必要とするため、メモリセルのレイアウトを、使用可能なダイエリアを最も効率良く使用するものにすることが重要であると考えられる。ここで図７を参照すると、メモリのロウ毎に４本のワード線を備えるＤＲＡＭ７００の、互い違いに組み合わせた「Ｌ字形」メモリセルの構造が図示されている。Ｌ字形のベース部分は、ストレージキャパシタとして機能する、厚いフィールド酸化膜のトランジスタ７０５によって形成されている。アクセストランジスタが、Ｌ字形の軸部分を形成している。Ｌ字形メモリセルを、ビットラインと接触するバイア７１０のある場所にて、反対側のもう１つのＬ字形メモリセルと接続させることによって、接続したメモリセルが、長細いＣ字形の形状を形成するようにする。これらの接続セルは、ビットラインを共有するものであるが、それぞれ異なるワード線（図示なし）と接続されている。長細いＣ字形の形状は、カラム７１５及び７２０で見られる鏡像のような形態で、近接するカラムに複製される。最も近接している一対のカラム７２５及び７３０は、同様に形成されたものであるが、カラム７２０及び７２５のＬ字形の形状が互い違いになるように、カラム７１５及び７２０に対して互い違いに組み合わされるように形成される。この方法では、メモリのロウ毎に４本のワード線を備える構造に対して、ダイのスペースが効率的に使用される。しかしながら、メモリ７００のＬ字形を互い違いに配置するレイアウトは、ロウ毎に複数のワード線を組み込まないＤＲＡＭの構造に適用することもできることを理解されたい。
【００３５】
メモリ７００のＬ字形のレイアウトは、密度を高められるという長所を有するが、各メモリセルのストレージトランジスタは、それでもかなりのダイエリアを必要とする。さらに、これらストレージトランジスタからは、漏れ電流が流れ続ける。トランジスタの大きさがディープサブミクロン化しているため、電流損失は深刻な問題になる。ここで図８を参照すると、ＣＭＯＳ半導体プロセス又は他の半導体プロセスで実施している従来の金属層を用いた、ＤＲＡＭのストレージキャパシタ８００の断面図を図示している。金属層の数は、実装するのに用いる特定の半導体プロセスによって決定されるものであり、その数が整数Ｎで示されている。したがって、金属層は、第１のフィールド酸化物層ＦＯＸ１によって基板８０５から分離された第１の金属層Ｍ１から、フィールド酸化物層ＦＯＸＮによって下層の金属層（図示なし）から分離された最後の金属層ＭＮに及ぶものである。図９の平面図でも分かるように、各金属層は、メッシュ８１０によって包囲された内部ノードプレート８０５を形成する。メッシュ８１０は、全ての内部ノードプレートのための共通外部ノードとして機能する。少なくとも１つのバイア８２０が、内部ノードプレート８２０を、図１に関して説明したようなアクセストランジスタのソースに接続している。
【００３６】
近接する金属層の共通外部ノードは、図１０に図示するように、複数のバイア１０００を介して接続される。有利なことに、ＤＲＡＭのストレージキャパシタは、わずかな電流を流せばよいものであるため、共通外部ノードが、内部ノードプレートの各スタックの周囲に中空の円筒を形成するように、半導体の製造設計基準に反することを行っても問題がない。言い換えれば、バイアは互いに、すぐそばに近接して配置され、また各バイアの幅は、図１１の平面図及び図１２の断面図に図示するように、近接する内部ノードプレート同士の間にある共通外部ノードの幅と整合するように調整される（図を明瞭にするため、図１２は２つの金属層だけを図示している）。設計基準に反して、そのような幅のバイア１０００を作成することにより、それによって、バイア１０００の内部にボイドが発生することがあるが、微小電流がＤＲＡＭのストレージキャパシタを流れるため、そのようなボイドは実質的に何の影響も及ぼさない。さらに、いずれか１つの金属層によって与えられる静電容量が十分ではないとしても、ストレージキャパシタ８００を形成するのに使用される全ての金属層（例えば、８つの金属層）によって与えられる全静電容量は、高密度（内部ノードプレート同士の分離の幅が狭い）設計においてさえ、十分なものである。
【００３７】
密度の増大だけが、ストレージキャパシタ８００の効果ではない。さらに、フィールド酸化膜は、ストレージトランジスタに使用されるゲート酸化膜よりも低品質であるが、フィールド酸化物層は、ゲート酸化膜よりもかなり厚いものであるため、ストレージトランジスタの実装と比較して漏れ電流を減少させることができる。
【００３８】
上述した本発明の実施形態は、単に説明を目的としたものであり、本発明を制限しようとするものではない。このため、広範囲にわたる本発明の範囲から逸脱することなく、本発明に様々な変形及び変更を加えることができることは、当業者には明らかであろう。したがって、本発明の真の精神及び範囲の範囲内に含まれるそのような全ての変形及び変更は、特許請求の範囲に含まれるものとする。
【図面の簡単な説明】
【００３９】
【図１】従来のＤＲＡＭを示す図である。
【図２】従来のセンスアンプを示す図である。
【図３】本発明の実施形態に係る自己バイアス発生回路が組み込まれたセンスアンプを示す図である。
【図４】本発明の実施形態に係る自己バイアス発生回路を示す図である。
【図５】１つのメモリのロウに複数のワード線を有する、本発明の実施形態に係るＤＲＡＭを示す図である。
【図６】本発明の実施形態に係るマルチプレクサ及びプリチャージ回路を示す図である。
【図７】本発明の実施形態に係るＤＲＡＭメモリのセルのレイアウトを示す図である。
【図８】本発明の実施形態に係るＤＲＡＭの基板に近接する金属層に形成されたストレージキャパシタの断面図である。
【図９】図８の本発明の実施形態に係るＤＲＡＭのストレージキャパシタの金属層の平面図である。
【図１０】図８の本発明の実施形態に係る金属層のバイアの配置を示す図である。
【図１１】図８の本発明の実施形態に係る金属層の別のバイアの配置を示す図である。
【図１２】図１１のバイアの配置を含む、本発明の実施形態に係るＤＲＡＭのストレージキャパシタの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成20年7月28日(2008.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
例示的な自己バイアス発生回路４００を、図４に図示する。回路４００の動作は、プリチャージ回路の動作から分離して実行させることもできる。言い換えれば、図３のプリチャージ回路は、ビットラインＢ及びＢｘをＶＤＤ／２に充電し、その後、自己バイアス発生回路が、差動アンプのオフセットをなくすべく動作している間、これらラインをフロートさせる。同様に、自己バイアス発生回路の動作は、図１に関して説明したワード線の電圧の上昇から分離して実行させることもできる（図１に関して説明したワード線の電圧の上昇は、そのような分離をしていない）。アクセスしているストレージキャパシタからの電圧差は、オフセットとして自己バイアス発生回路によって処理され、それによって、その電圧差が、なくなるようにする。図４に図示するように、伝送ゲート４０５及び４１０は、アクティブロー（active low）信号ｎｆｂｘによって制御される。信号ｎｆｂｘがアサートされる（ロー（low）にされる）と、伝送ゲート４０５は、入力Ｐの電圧が出力Ｎ０の電圧と等しくなるように伝導する。同様に、伝送ゲート４１０は、入力Ｎの電圧が出力Ｐ０の電圧と等しくなるように伝導する。再び図３を参照すると、差動アンプを介して得られる負のフィードバックは、電圧オフセットの影響を劇的に減少することがわかる。例えば、電圧のオフセットがΔＶで表される場合、入力電圧と出力電圧の関係は、次のように与えられる。
【国際調査報告】
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