(57)【要約】  トレンチゲート型のＦＥＴは以下のように形成される。ウェル領域がシリコン領域内に形成される。複数のアクティブゲートトレンチ及び終端トレンチが当該ウェル領域を複数のアクティブボディ領域及び終端ボディ領域に分割するように当該ＦＥＴのアクティブ領域及び終端領域各々に同時に形成される。終端ボディ領域及びアクティブボディ領域上にマスクを使用して開口部を形成する。開口部を介してアクティブボディ領域及び終端ボディ領域にドーパントを注入し、各々のアクティブボディ領域及び終端ボディ領域内に第１領域を形成する。すべての第１領域の露出面が陥没せしめられ、傾斜した壁部及び第１領域に突き出た底部を有するボウル状の凹部を形成し、各々のアクティブボディ領域内の第１領域の残余部がソース領域を形成し、それらがアクティブゲートトレンチに対してセルフアラインメントされる。
2009524931.tif 000002
【特許請求の範囲】
【請求項１】
アクティブトランジスタセル群を収容するアクティブ領域及び前記アクティブ領域を囲む終端領域を含む半導体ダイにトレンチゲート型ＦＥＴを形成する方法であって、
前記アクティブ領域及び前記終端領域内にウェル領域を同時に形成するステップであって、前記ウェル領域を前記ウェル領域と逆の導電タイプのシリコン領域内に形成するステップと、
前記アクティブ領域内に複数のアクティブゲートトレンチを形成すると同時に前記終端領域内に非アクティブゲートトレンチを形成するステップであって、前記複数のアクティブゲートトレンチ及び前記非アクティブ終端トレンチが前記ウェル領域まで伸長しかつ前記ウェル領域を貫通し、それによって前記ウェル領域を前記アクティブ領域内の複数のアクティブボディ領域及び前記終端領域内の終端ボディ領域に分割するステップと、
マスクを用いて前記終端ボディ領域上に開口部を形成しかつ前記アクティブ領域上に開口部を形成するステップと、
前記アクティブ領域上の開口部を介して前記アクティブボディ領域へドーパントを注入しかつ前記終端ボディ領域上の開口部を介して前記終端ボディ領域へドーパント注入して各々のアクティブボディ領域及び前記終端ボディ領域内に第１領域を形成するステップであって、前記第１領域は前記ウェル領域と逆の導電タイプであるステップと、
全ての第１領域の露出した表面をシリコンエッチングを使用して陥没せしめ、傾斜した壁部及び各々の第１領域に突き出た底部を持つボウル状のシリコン凹部を形成するステップであって、各々の第１領域の一部が対応するアクティブボディ領域内に残り、前記アクティブ領域内の前記第１領域の前記残余部分がソース領域を形成し、前記ソース領域が前記アクティブゲートトレンチに対してセルフアラインメントされるステップと、
を含むことを特徴とする方法。
【請求項２】
請求項１に記載の方法であって、前記ボウル状のシリコン凹部内にドーパントを注入して各々のアクティブボディ領域内及び前記終端ボディ領域にヘビーボディ領域を形成するステップであって、前記ヘビーボディ領域は前記ウェル領域と同じ導電タイプであるステップをさらに含む方法。
【請求項３】
請求項２に記載の方法であって、
前記半導体ダイ上に金属層を形成するステップと、
前記金属層をパターニングして、（i）前記アクティブ領域内の各々のボウル状シリコン凹部内に伸長して前記ソース領域及び前記アクティブ領域内の前記ヘビーボディ領域に電気的に接続するソースメタル領域と、（ii）前記非アクティブ終端トレンチ及び前記終端ボディ領域内の前記ボウル状シリコン凹部領域に伸長し、前記終端ボディ領域内に形成された前記ヘビーボディ領域と電気的に接続するフィールドプレートと、を形成するステップであって、前記ソースメタル層及び前記フィールドプレートは互いに絶縁されているステップと、
をさらに含む方法。
【請求項４】
請求項１に記載の方法であって、
前記非アクティブ終端トレンチ内に終端誘電層を形成するステップと、
前記トレンチ内の前記終端誘電層上に導電性材料からなるフィールドプレートを形成するステップであって、前記終端誘電層が前記非アクティブ終端トレンチを囲むすべてのシリコン領域から前記非アクティブ終端トレンチ内の前記フィールドプレートすべての部分を絶縁し、前記フィールドプレートが前記非アクティブ終端トレンチの外まで伸長しかつ前記終端ボディ領域内の前記ボウル状のシリコン凹部内に伸長し、前記終端ボディ領域内の前記ヘビーボディ領域と電気的に接続しているステップと、
をさらに含む方法。
【請求項５】
請求項４に記載の方法であって、前記導電材料が金属であることを特徴とする方法。
【請求項６】
請求項１に記載の方法であって、
各々のアクティブゲートトレンチの側壁をライニングするゲート誘電層を形成するステップと、
各々のアクティブゲートトレンチ内に埋込みゲートを形成するステップであって、前記終端誘電層が前記ゲート誘電層より厚いステップと、
各々の埋込みゲートの上に誘電体を形成するステップと、
をさらに含む方法。
【請求項７】
請求項１に記載の方法であって、前記非アクティブ終端トレンチが前記半導体ダイの端部まで伸長して前記非アクティブ終端トレンチが前記ウェル領域が終端する垂直な壁を形成することを特徴とする方法。
【請求項８】
請求項１に記載の方法であって、前記アクティブゲートトレンチ及び前記非アクティブ終端トレンチが同じ深さで終端していることを特徴とする方法。
【請求項９】
請求項１に記載の方法であって、前記終端ボディ領域は電気的にバイアスされておらず、動作中にフローティング状態であることを特徴とする方法。
【請求項１０】
請求項１に記載の方法であって、前記同時形成ステップが、
非アクティブゲートランナトレンチを前記アクティブゲートトレンチ及び前記非アクティブ終端トレンチを形成すると同時に形成するステップであって、前記非アクティブゲートランナトレンチ、前記アクティブゲートトレンチ及び前記非アクティブ終端トレンチが同じ深さまで伸長するステップと、
各々のアクティブゲートトレンチ内に埋込みゲート電極を形成すると同時に前記非アクティブ領域内に埋込みゲートランナ電極を形成するステップであって、各々のアクティブゲートトレンチ内の前記埋込みゲート電極が非アクティブゲートランナトレンチ内の埋込みゲートランナ電極と電気的に接続されているステップと、
を含む方法。
【請求項１１】
請求項１０に記載の方法であって、前記非アクティブゲートランナトレンチの幅が前記アクティブゲートトレンチの幅よりも大きいことを特徴とする方法。
【請求項１２】
請求項１０に記載の方法であって、前記アクティブゲートトレンチがストライプ状に第１方向に伸張して、前記非アクティブゲートランナトレンチの少なくとも一部が前記アクティブゲートトレンチに垂直な方向に沿って伸長しかつ前記アクティブゲートに接していることを特徴とする方法。
【請求項１３】
アクティブトランジスタセルが形成されるアクティブ領域及び前記アクティブ領域を囲む終端領域を含む半導体ダイにトレンチゲート型ＦＥＴを形成する方法であって、
前記アクティブ領域内及び終端領域内にウェル領域を同時に形成するステップであって、前記ウェル領域をウェル領域と逆の導電タイプのシリコン領域内に形成するステップと、
前記アクティブ領域内に複数のアクティブゲートトレンチを形成すると同時に非アクティブゲートランナトレンチ及び非アクティブ終端トレンチを前記終端領域内に形成するステップであって、前記複数のアクティブゲートトレンチ、前記非アクティブゲートランナトレンチ及び前記非アクティブ終端トレンチが前記ウェル領域まで伸長しかつ貫通し、前記ウェル領域を前記アクティブ領域内の複数のアクティブボディ領域及び前記終端領域内の終端ボディ領域に分割するステップと、
各々のアクティブゲートトレンチ内に埋込みアクティブゲート電極を形成すると同時に前記非アクティブゲートランナトレンチ内に埋込みゲートランナ電極を形成するステップであって、前記埋込みアクティブゲート電極が前記埋込みゲートランナ電極と電気的に接続しているステップと、
マスクによって前記終端ボディ領域上に開口部を画定しかつ前記アクティブ領域上に開口部を画定するステップと、
前記アクティブ領域内の開口部を介して前記アクティブボディ領域へドーパント注入を行いかつ前記終端ボディ領域上の開口部を介して前記終端ボディ領域へドーパント注入を行って各々のアクティブボディ領域内及び前記終端ボディ内に第１領域を形成するステップであって、前記第１領域は前記ウェル領域と逆のタイプの導電タイプであるステップと、
すべての第一領域の露出した表面をシリコンエッチングを用いて陥没せしめ傾斜のある壁部及び第１領域に突き出た底部をもつボウル状のシリコン凹部を形成して各々の第１領域の一部をアクティブボディ領域に応じて残すステップであって、前記アクティブボディ領域内の第１領域の残余部分がソース領域を形成し、前記ソース領域は前記アクティブゲートトレンチにセルフアラインメントされるステップと、
を含む方法。
【請求項１４】
請求項１３に記載の方法であって、
前記ボウル上の凹部にドーパントを注入して各々のアクティブボディ領域内及び前記終端ボディ領域内にヘビーボディ領域を形成するステップであって、前記ヘビーボディ領域は前記ウェル領域と同じ導電タイプであるステップをさらに含む方法。
【請求項１５】
請求項１３に記載の方法であって、
前記非アクティブ終端トレンチ内に終端誘電層を形成するステップと、
前記非アクティブ終端トレンチ内に導電材料からなるフィールドプレートを形成するステップであって、前記終端誘電層が前記非アクティブトレンチ端部を囲む全てのシリコン領域から前記非アクティブ終端トレンチ内の前記フィールドプレートの全部分を絶縁し、前記フィールドプレートは前記非アクティブ終端トレンチの外部に伸長しかつ前記終端ボディ領域内に形成された前記ボウル状のシリコン凹部及び前記終端ボディ領域内に形成される前記ヘビーボディ領域に電気的に接続されているステップと、
をさらに含む方法。
【請求項１６】
請求項１５に記載の方法であって、前記導電材料が金属であることを特徴とする方法。
【請求項１７】
請求項１５に記載の方法であって、前記埋込型アクティブゲート電極及び前記埋込みゲートランナ電極を形成する前に各々のアクティブゲートトレンチの側壁をライニングするゲート誘電層を形成するステップをさらに含む方法。
【請求項１８】
請求項１５に記載の方法であって、前記非アクティブ終端トレンチが前記ダイ端部に伸長し、前記非アクティブ終端トレンチは前記ウェル領域が終端する垂直の壁を形成することを特徴とする方法。
【請求項１９】
請求項１３に記載の方法であって、前記アクティブゲートトレンチ、前記非アクティブゲートランナトレンチ及び前記非アクティブ終端トレンチが同じ深さで終端していることを特徴とする方法。
【請求項２０】
請求項１３に記載の方法であって、前記終端ボディ領域が電気的にバイアスされておらず、動作中にフローティング状態であることを特徴とする方法。
【請求項２１】
請求項１３に記載の方法であって、前記非アクティブゲートランナトレンチの幅が前記アクティブゲートトレンチの幅よりも大きいことを特徴とする方法。
【請求項２２】
請求項１３に記載の方法であって、前記アクティブゲートトレンチが第１方向に沿ってストライプ状に伸長していて、前記非アクティブゲートランナトレンチの少なくとも一部が前記アクティブゲートトレンチに垂直方向沿って伸長しかつ接していることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、米国特許出願第１１／３１７，６５３号（発明の名称「Ｔｒｅｎｃｈ  Ｆｉｅｌｄ  Ｐｌａｔｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｆｏｒ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ」、出願日２００５年１２月２２日）に関し、当該出願は本明細書に全体として参照することで本出願に組み入れられる。
【背景技術】
【０００２】
半導体パワーデバイス（すなわち高電圧の大電流を伝送する能力を持つデバイス）の要求はますます増大し続けている。このようなデバイスにはバイポーラドランジスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳＦＥＴ及びその他の種類のＦＥＴを含む。パワーデバイス技術の著しい進歩にもかかわらず、更に高い性能及び更にコスト効果のあるデバイスへの要求が相変わらず存在する。パワーデバイスの複雑さ及び精巧さは高まり、製造プロセスのプロセスステップ及びマスキングの回数も増加し、製造コストは飛躍的に上昇している。従って、デバイスの性能を維持または更に上昇させつつ、プロセスステップ及び／またはマスキングの回数を減少させるプロセス技術が望まれている。
【０００３】
更に、デバイスのダイ領域全体に対する電流密度を増加させることが望まれている。高い定格電流を制限している要素の１つはブレークダウン電圧、特にアレイジャンクションの終端するエッジ終端領域におけるブレークダウン電圧である。半導体接合部は曲線を含むので、多くの技術が高密度の電界線を避けるために用いられる。エッジ終端構造とプレーナフィールドプレート（ｐｌａｎａｒ  ｆｉｅｌｄ  ｐｌａｔｅ）をデバイスの外周部に沿って組み合わせて、デバイスのエッジ終端領域のブレークダウン電圧がデバイスのアクティブ領域におけるブレークダウン電圧より少しも低くならないことを保障することは、パワーデバイス構成に従来から行われているものである。しかし、終端構造（特にプレーナーフィールドプレートの工夫）はダイの比較的大きな領域を占め、追加的なマスキング及びプロセスステップを必要とし、結果としてコストを増加させる。
【０００４】
従って、改良されたトレンチ終端構造をもつ改良されたパワーデバイス及び当該パワーデバイスを製造するコスト効果のある方法が必要とされている。
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明の実施例によれば、トレンチゲート型ＦＥＴは以下のように製造される。当該ＦＥＴはアクティブトランジスタセルを収容するアクティブ領域及びアクティブ領域を囲む終端領域からなる半導体ダイの中に形成される。ウェル領域はアクティブ領域及び終端領域内に同時に形成される。当該ウェル領域はウェル領域と逆の導電タイプのシリコン領域に形成される。非アクティブ終端トレンチが終端領域に形成されると同時に、複数のアクティブゲートトレンチがアクティブ領域に形成される。複数のアクティブゲート領域及び非アクティブ終端トレンチは、ウェル領域内まで伸長しかつウェル領域を貫通し、ウェル領域をアクティブ領域内の複数のアクティブボディ領域及び終端領域内の複数の終端ボディ領域に分ける。マスクを使用して終端ボディ領域表面及びアクティブボディ領域表面に開口部が形成される。ドーパントはアクティブ領域上の開口部を介してアクティブボディ領域に注入され、終端ボディ領域上の開口部を通して終端ボディ領域に注入され、各々のアクティブボディ領域及び終端ボディ領域に第１領域を形成する。当該第１領域はウェル領域と逆の導電タイプである。すべての第１領域の露出面はシリコンエッチングを用いて陥没せしめられ、傾斜した壁及び各々の第１領域に突き出る底部を持つボウル状のシリコン収容部を形成し、各々の第１領域は付随するアクティブボディ領域に残存する。アクティブボディ領域内に第１領域の残存部分がアクティブゲートトレンチにセルフアラインメントされたソース領域を形成する。
【０００６】
１つの実施例において、ドーパントはボウル状のシリコン凹部に埋め込まれ、各々のアクティブボディ領域及び終端ボディ領域内にヘビーボディ領域を形成する。ヘビーボディ領域はウェル領域と同一タイプの導電タイプである。
【０００７】
他の実施例において、金属層が半導体ダイの上に形成される。金属層はパターニングされ以下のものを形成する。（i）アクティブ領域内の各々のボウル状のシリコン凹部内に伸長するソース金属層であって、アクティブ領域内のソース領域とヘビーボディ領域を電気的にしているもの及び（ii）非アクティブ終端領域内に伸長しかつ終端ボディ領域内に形成されているボウル状のシリコン凹部内に伸長するフィールドプレートであって、終端ボディ領域内に形成されたヘビーボディ領域に電気的に接触するものである。ここにおいて、ソース金属層及びフィールドプレートは互いに絶縁される。
【０００８】
他の実施例においては、終端誘電層が非アクティブ終端トレンチ内に形成される。導電材料からなるフィールドプレートが終端誘電層の上のトレンチ内に形成される。終端誘電層は、非アクティブ終端トレンチを囲む全てのシリコン領域から、非アクティブ終端トレンチ内のフィールドプレートの全部分を絶縁する。フィールドプレートは、非アクティブ終端トレンチの外まで伸長し、終端ボディ領域内のボウル状のシリコン凹部内に伸長するように形成されて、終端ボディ内に形成されるヘビーボディ領域に電気的に接触する。
【０００９】
さらに他の実施例では、非アクティブ終端トレンチは半導体ダイの端部まで伸長し、非アクティブ終端トレンチは垂直な壁を形成し、そこでウェル領域は終端する。
【００１０】
さらに他の実施例では、非アクティブゲートランナトレンチが、アクティブゲートトレンチ及び非アクティブ終端トレンチが形成されるのと同時に形成され、非アクティブゲートランナトレンチ、アクティブゲートトレンチ及び非アクティブ終端トレンチは同じ深さまで伸長する。埋込ゲート電極が各々のアクティブゲートトレンチに形成されると同時に、埋込ゲートランナ電極は非アクティブゲートランナトレンチに形成される。各々のアクティブゲートトレンチ内の埋込ゲート電極は、非アクティブゲートランナトレンチ内の埋込ゲートランナ電極と電気的に接続されている。
【００１１】
さらに他の実施例では、アクティブゲートトレンチは第１方向に沿ってストライプ状に伸長していて、非アクティブゲートランナトレンチは少なくとも一部がアクティブゲートトレンチの垂直方向にそって伸長しかつ当該アクティブゲートトレンチに接している。
【００１２】
本発明の特徴及び利点の更なる理解は、以下の詳細な説明及び添付図面によって得ることができる。
【発明を実施するための形態】
【００１３】
本発明は一般に半導体パワーデバイス技術に関し、特に改良された高度な終端構造を有するパワーデバイス及び当該デバイスを製造する方法に関する。
【００１４】
図１Ａから図１Ｋは、本発明の実施例に従ったトレンチフィールドプレートの終端構造をもつセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡単な断面図である。図２は、図１Ａから図１Ｋまでに示されているステップにプロセスステップを追加する必要なく形成されるトレンチゲートランナ構造の簡単な断面図である。示されている全ての図は単なる例示であり、従って本願の特許請求の範囲を制限するものではない。当業者は本開示された発明に可能な様々な変形例、変更例及び代替例を認識し得る。
【００１５】
図１Ａにおいて、ライトドープされたＮタイプエピタキシャル層１０４が、従来技術を使用してハイドープされたＮタイプ基板を覆うように形成される。ライトドープされたＰタイプウェル領域１０６がエピタキシャル層１０４の上側部分に形成され、ここにおいてはエピタキシャル層１０４へのｐタイプのドーパント注入には従来のブランケット注入が用いられる。垂直の線分はＦＥＴが形成されるダイのアクティブ領域と終端領域の間の境界を示すために用いられている。従来のＦＥＴにおいて、ダイのアクティブ領域はアクティブセルトランジスタを含んでおり、終端領域はアクティブ領域を囲んでおりかつ終端構造を含んでいる。従来のプロセスにおいて、終端領域がＰタイプ注入を受けるのを防ぐためには通常マスクが必要とされた。しかしながら以下からも理解できるように、本発明の製造方法及び構造は前述したプロセスの段階においてブランケット注入を用いることを可能とすることで、従来必要であったマスキング手順を除くことができる。
【００１６】
ハードマスク１０８（例えば酸化物をからなるもの）はウェル領域１０６の上に形成され、従来技術を用いて開口部１１０を形成するようにパターニングされている。図１Ｂではシリコンは開口部１１０を介して除去され、アクティブ領域にアクティブゲートトレンチ１１６を形成し、終端領域に終端トレンチ１２０を形成する。トレンチ１１６及び１２０はウェル領域１０６を貫通し、ウェル領域１０６は多数のアクティブボディ領域１０６Ｂ及び終端ボディ領域１０６Ａに分けられる。図示されているように、終端トレンチ１２０はダイの端まで伸長しており、終端ボディ領域１０６Ａは終端トレンチ１２０の垂直の壁で終端している。従って従来構造の終端領域に存在したＰタイプ領域の湾曲は効果的に除去される。終端トレンチ１２０はストリートまで延びている（すなわち、領域はウェハ上の隣接するダイスと隔てられている。）が、終端トレンチ１２０はストリートに達する前に終了するよう形成されてもよい。また、アクティブトレンチ１１６及び終端トレンチ１２０はウェル領域１０６の直下の深さまで達しているように示されているが、設計上の目標及び狙いとする動作特性に応じて、トレンチ１１６及び１２０はエピタキシャル層１０４または基板１０２の深さまで延ばすこともできる。
【００１７】
図１Ｃにおいて、ハードマスク１０８が除去され、比較的薄い誘電シールド層１２２（例えば酸化物をからなるもの）はアクティブトレンチ１１６及び終端トレンチ１２０内まで伸長していて、メサ状の領域が公知の技術を用いて形成されている。一般的にシールド誘電層１２２の厚さはゲート誘電層よりも厚く、デバイスの電圧規格によって決まる。図１Ｄにおいて、シールド誘電層１２２はフォトリソグラフィステップでマスクキング及びパターニングされ、続いてアクティブ領域から除去され、終端領域においてシールド誘電層１２４が形成される。このようにして、厚くて高品質な誘電層が終端トレンチ１２０内に有利に形成される。代替実施例として、誘電性シールドを形成せず、マスキングをなくして図１Ｃ及び図１Ｄのプロセスステップを除いても良い。この代替実施例では、終端トレンチ１２０の誘電層は、後に形成されるゲート誘電層（すなわち図１Ｅの層１２６）及びより厚い誘電層、例えばゲート誘電層上にあるＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）の様な誘電層（すなわち図１Ｈの層１２７）を含む。
【００１８】
図１Ｅにおいて、ゲート誘電層１２６はシリコン酸化のような従来技術を用いて形成される。図示されているように、ゲート誘電層１２６はアクティブゲートトレンチの側壁及び底部を含む全ての露出したシリコン表面に形成される。図１Ｆにおいて、ポリシリコン層１２８はゲート誘電層１２６及びシールド誘電層１２４上に形成され、アクティブトレンチ１１６を充填し、終端トレンチ１２０内まで伸長している。図１Ｇにおいて、ポリシリコン層１２８は、従来技術によってアクティブゲートトレンチ１１６内の予め定められた深さまで陥没せしめられる。従って、ゲート電極１３０が形成される。ポリシリコン層が陥没せしめられた結果、終端トレンチ１２０内のポリシリコンが完璧に除去される。従来技術では、終端領域及びアクティブ領域内のポリシリコンを別々に隔てるためにマスキングステップを必要としたが、本発明の製造プロセス及び構造ではこのマスキングステップを除く。代替実施例では、アクティブボディ領域１０６Ｂ及びターミナルボディ領域１０６Ａは、ポリシリコンを陥没せしめる作業の後ではなく、それよりも早いプロセスフロー（図１Ａ）でＰタイプのドーパントを注入することで形成される。
【００１９】
図１Ｈにおいて、誘電層１２７が形成され（例えば酸化物蒸着によって）、コンタクトマスクを用いてパターニングされ、エッチストップとしてシリコンを用いた誘電エッチングを行う。従って、アクティブトレンチ１１６は誘電材料１２７で充填され、開口部１３２が形成され、終端ボディ領域１０６Ａの一部表面とアクティブ領域のメサ状の表面が露出する。誘電層１２７とシールド誘電層１２４は共に終端トレンチ１２０に厚い誘電層１２５を形成する。図１Ｉにおいて、当該露出したシリコン表面を介してブランケットソース注入及びドライブが行われ、アクティブボディ領域１０６Ｂ及び終端ボディ領域１０６ＡにＮタイプ領域１３６が形成される。誘電層１２５及び１２７は、それらの下にある領域がソース注入を受けることを妨げる防護層としての役割を果たす。従来の終端構造では、終端ボディ領域１０６Ａが電気的にソース領域と結合していたため、終端ボディ領域１０６Ａがソース注入を受けないようにしてラッチアップ問題を回避するために追加的なマスキングステップが必要であった。しかし、本明細書に記述されている実施例では終端ボディ領域１０６Ａをフローティング状態にできるので、終端ボディ領域１０６Ａへのソース注入は発生してもよい。従って、従来技術のプロセスで必要とされていたマスキングステップは除去される。
【００２０】
図１Ｊにおいて、シリコンのブランケットディンプルエッチング（例えばｉｎ−ｓｉｔｕ角度のシリコンエッチング）が行われると、全ての露出しているシリコン表面がＮタイプ領域１３６の底面より下方に陥没し、接触開口部１４４が形成される。ｉｎ−ｓｉｔｕ角度エッチングプロセスを使用したので、接触開口部１４４はスロープ状の側壁形状をもつ。Ｎタイプ領域１３９のアレイ領域に残った三角形状の部分はソース領域１３７を形成し、ソース領域１３７はトレンチ１１６を有利にセルフアラインメントして配列する。ターミナル領域のＮタイプ領域１３６の部分１３９部もまた残る。次に、ドライブイン（ｄｒｉｖｅ−ｉｎ）ステップによるＰタイプドーパントのブランケット注入が接触開口部１４４を介して行われ、アクティブボディ領域１０６Ｂ及びターミナルボディ領域１０６Ａにヘビーボディ領域１４０が形成される。終端ボディ領域１０６Ａ内のヘビーボディ領域１４０は、フィールドプレート１４８とターミナルボディ領域１０６Ａとの低抵抗な接触を提供する。これによって、更なるプロセスステップが不要となる。
【００２１】
図１Ｋにおいて、従来の金属蒸着、フォトリソグラフィ及びエッチングのステップが行われ、ソースメタル１４６、ゲートランナメタル（図２の層１４９）及び終端フィールドプレートメタル１４８が形成される。蒸着された金属は接触開口部１４４を充填する。ソースメタル１４６はデバイスのアクティブ領域でソース領域１３７及びヘビーボディ領域１４０に接触し、フィールドプレートメタル１４８はターミナル領域においてＮタイプ領域１３９及びヘビーボディ領域１４０に接触する。ソースメタル１４６、フィールドプレートメタル１４８及びゲートランナメタル１４９は、金属エッチングプロセスによって形成されたギャップによって分離させられる。背面ドレインメタル層１５０は従来技術で形成される。
【００２２】
１つの実施例において、終端ボディ領域１０６Ａはバイアスされることなく、従って電気的にフローティングである。このことによって、終端ボディ領域１０６Ａ及びフィールドプレート１４８は０Ｖよりも大きい電圧に自己バイアスする。これによって最後のメサ状のトレンチ１１６（すなわち、終端ボディ領域の左壁を決定するアクティブトレンチ）の周りの衝撃イオン化及び高電界を避けることができる。ダイの最後のメサ状の領域（すなわち、ターミナルボディ領域１０６Ａ）はフローティングであって、動作中には電流は流れないので、従来Ｎタイプエピタキシャル層、Ｐタイプ終端ボディ領域１０６Ａ及びＮタイプソース領域１３７から構成されたバイポーラトランジスタによって発生していたレンチアップの可能性は除去される。代替実施例では、終端ボディ領域１０６Ａはソース領域と同一電位に電気的にバイアスされる。
【００２３】
図１Ａから図１Ｋは、ＭＯＳＦＥＴセル配列と共に所定のトレンチ終端構造を形成するプロセスシーケンスを図示しているが、他のトレンチ終端構造を形成するためにこのプロセスシーケンスを変更することは、本開示を知る当業者には自明である。例えば、図１Ａから図１Ｋのプロセスシーケンスは、前述の米国特許出願第１１／３１７，６５３号（発明の名称「Ｔｒｅｎｃｈ  Ｆｉｅｌｄ  Ｐｌａｔｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｆｏｒ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ」、出願日２００５年１２月２２日）に開示されている任意のトレンチ終端構造を形成するために変更可能である。
【００２４】
図２は、図１Ａから図１Ｋのプロセスシーケンスを使用して形成されたトレンチゲートランナ構造の単純化した断面図である。ゲートランナトレンチ１１７は、アクティブゲートトレンチ１１６及び終端トレンチ１２０が形成されるときに同時に形成される（すなわち、図１Ｂに対応するプロセスステップを使用する）。１つの実施例において、フォトリソグラフィの限界及びゲートランナ１３１上の接触開口部１５２に必要な大きさの影響で、ゲートランナトレンチの幅はアクティブゲートトレンチ１１６よりも大きい。アクティブトレンチ１１６がゲート誘電層１２６によってライニングされるプロセスステップ（すなわち図１Ｅに対応するプロセスステップ）と同時にゲートランナトレンチ１１７はゲート誘電層１２６によってライニングされる。代替実施例では、終端トレンチ１２０が誘電層１２４に覆われるプロセスステップ（すなわち、図１Ｃ及び図１Ｄに対応するプロセスステップ）と同時にゲートランナトレンチ１１７は厚い誘電層１２４によってライニングされる。ゲートランナトレンチ内の厚い誘電層は有利にゲート−ドレイン間の静電容量を最小化する。同様に、埋込みゲートランナ電極１３１は、アクティブトレンチ内のゲート電極１３０を形成するために行われるプロセスステップ（すなわち、図１Ｆ及び図１Ｇに対応するプロセスステップ）と同時に形成される。
【００２５】
誘電層１５０及び接触開口部１５２は、誘電層１２７及び接触開口部１３２を形成するために行われるプロセスステップ（すなわち図１Ｈに対応するプロセスステップ）と同時に形成される。接触開口部１５２でゲートランナ電極１３１と接触しているゲートメタル１４９は、ソースメタル１４６及びフィールドプレートメタル１４８を形成するために行われる金属蒸着、フォトリソグラフィ及びエッチングのプロセスシーケンス（すなわち図１Ｋに対応するプロセスステップ）と同時に形成される。図２のトレンチゲートランナ構造の残余層は、図１Ｈから図１Ｊのプロセスステップに対応するプロセスステップの間に同様に形成される。ゲートランナトレンチ１１７は、ダイの中心領域周囲及び／または必要な場合ダイのその他の領域に伸長し得る。特別な実施例において、ゲートランナトレンチはダイの中心部に沿って伸長し、追加ゲートランナトレンチはデバイスのアクティブ領域に位置するダイコネクトゲート電極の側面に沿って伸長する。他の実施例において、アクティブ領域のセルはストライプ状に第１方向沿って伸長し、ゲートランナトレンチはアクティブゲートトレンチと垂直な方向に沿って伸長しかつアクティブゲートトレンチに接する。
【００２６】
本発明によると、通常アクティブ領域と分けてパターニングされる終端構造が、アレイ領域に構造が形成されると同時に形成されるので、マスキング回数及びプロセスステップを減少させることができる。例えば、従来技術では別々のイオン注入及びマスキングステップが行われ、終端領域にＰタイプウェル領域が形成されかつダイのアクティブ領域にＰタイプウェル領域が形成されていた。ブランケット注入を使用（すなわちマスクを使わずに）することで、終端領域のＰタイプウェル領域及びダイのアクティブ領域のＰタイプウェル領域が同時に形成される。従って、プロセスステップの回数及びマスクの使用回数は減少する。同様に、トレンチに埋め込まれたゲートランナを使用することで、必要なマスクの数が減少する。同じプロセスステップによって（i）終端トレンチ、（ii）ゲートランナトレンチ、及び（iii）アクティブゲートトレンチ、が同時に形成され、製造ステップ及びマスキングステップの回数が減少する。さらに、トレンチ内にゲートランナを埋め込む（従来のプレーナゲートランナと対照的に）ことでシリコンの消費を最小化できる。これらの効果は、セルフアラインメントソース及びヘビーボディ領域を持つトレンチゲート型ＦＥＴ構造によって達成される。以上によって、非常にコンパクトで低コストの改良された性能を持つトレンチゲート型ＦＥＴが実現された。
【００２７】
本発明の実施例を具体的に図示し説明してきたが、様々な形式及び細部の変更は、本発明の意図及び範囲から逸脱することなく当業者によって行われ得る。
【図面の簡単な説明】
【００２８】
【図１Ａ】図１Ａは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｂ】図１Ｂは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｃ】図１Ｃは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｄ】図１Ｄは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｅ】図１Ｅは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｆ】図１Ｆは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｇ】図１Ｇは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｈ】図１Ｈは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｉ】図１Ｉは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｊ】図１Ｊは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図１Ｋ】図１Ｋは改良されたトレンチ終端部構造をもちセルフアラインメントＭＯＳＦＥＴ製造プロセスの様々なステップの簡略化された断面図であって、本発明の実施例に従っている。
【図２】図２は追加プロセスステップを必要としないトレンチゲートランナ構造の簡略化された断面図であって、本発明の実施例に従っている。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図２】
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【国際調査報告】
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