(57)【要約】  電子機器システムは、その半導体集積回路の特性に関する情報を記憶する不揮発性メモリを有する半導体集積回路と、上記半導体集積回路を制御するコントローラとを備える。上記コントローラは、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路に対するアクセスパラメータを調整する機能を有する。
2009139101.tif 000002
【特許請求の範囲】
【請求項１】
その半導体集積回路の特性に関する情報を記憶する不揮発性メモリを有する半導体集積回路と、
上記半導体集積回路を制御するコントローラと、
を備え、
上記コントローラは、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路に対するアクセスパラメータを調整する機能を有することを特徴とする電子機器システム。
【請求項２】
請求項１の電子機器システムであって、
上記コントローラにおける上記半導体集積回路に対するアクセスパラメータを調整する機能は、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路または上記半導体集積回路と協調動作する他の半導体集積回路に供給する信号または電圧の電気的特性を調整する機能であることを特徴とする電子機器システム。
【請求項３】
請求項２の電子機器システムであって、
上記半導体集積回路の特性に関する情報は、その半導体集積回路の製造ばらつきによる特性の個体差に関する情報であることを特徴とする電子機器システム。
【請求項４】
請求項２の電子機器システムであって、
上記半導体集積回路または上記他の半導体集積回路に供給される信号はクロック信号、またはタイミング制御信号であり、上記電気的特性は、上記クロック信号のエッジタイミング、デューティ比、位相、および周波数の少なくとも１つ、または上記タイミング制御信号のエッジタイミングであることを特徴とする電子機器システム。
【請求項５】
請求項４の電子機器システムであって、
上記クロック信号は、上記半導体集積回路に供給され、上記半導体集積回路におけるデータの送信または受信を制御するクロック信号であることを特徴とする電子機器システム。
【請求項６】
請求項４の電子機器システムであって、
上記クロック信号は、上記他の半導体集積回路に供給され、上記半導体集積回路との間でのデータの送信または受信を制御するクロック信号であることを特徴とする電子機器システム。
【請求項７】
請求項２の電子機器システムであって、
上記半導体集積回路に供給される電圧は電源電圧、バイアス電圧、および基準電圧の少なくとも１つであり、上記電気的特性は、上記電源電圧、バイアス電圧、または基準電圧の電圧値であることを特徴とする電子機器システム。
【請求項８】
請求項７の電子機器システムであって、
上記電気的特性は、上記半導体集積回路の動作における所定の信号経路における遅延時間が所定以下になる電源電圧の電圧値であることを特徴とする電子機器システム。
【請求項９】
請求項１の電子機器システムであって、
上記半導体集積回路は、複数の論理回路モジュールを含むシステムＬＳＩであることを特徴とする電子機器システム。
【請求項１０】
請求項１の電子機器システムであって、
上記半導体集積回路は、メモリであることを特徴とする電子機器システム。
【請求項１１】
請求項１０の電子機器システムであって、
上記半導体集積回路は、ダブルデータレート同期型ダイナミックランダムアクセスメモリであることを特徴とする電子機器システム。
【請求項１２】
請求項１の電子機器システムであって、
上記不揮発性メモリは、ヒューズ、およびアンチヒューズの少なくとも一方を用いて構成されていることを特徴とする電子機器システム。
【請求項１３】
請求項１の電子機器システムであって、
上記半導体集積回路は、上記不揮発性メモリに記憶された情報に基づいて、回路特性が調整されるように構成されていることを特徴とする電子機器システム。
【請求項１４】
請求項１の電子機器システムであって、
上記不揮発性メモリに記憶されている情報は、上記アクセスパラメータの最適値、上限値、下限値、および上下限値を示す情報のうちの少なくとも１つであることを特徴とする電子機器システム。
【請求項１５】
請求項１の電子機器システムであって、
上記不揮発性メモリに記憶されている情報は、その半導体集積回路の検査によって検出された情報であることを特徴とする電子機器システム。
【請求項１６】
請求項１５の電子機器システムであって、
上記半導体集積回路の検査は、上記半導体集積回路がパッケージングされた状態で行われたことを特徴とする電子機器システム。
【請求項１７】
請求項１５の電子機器システムであって、
上記半導体集積回路の検査は、所定の配線基板に実装された状態で行われたことを特徴とする電子機器システム。
【請求項１８】
請求項１５の電子機器システムであって、
上記半導体集積回路の検査は、上記半導体集積回路の仕様条件として定められた最高使用温度よりも高い温度で行われたことを特徴とする電子機器システム。
【請求項１９】
請求項１の電子機器システムであって、
上記アクセスパラメータは、上記半導体集積回路に設けられたドライバ回路の出力インピーダンスに関するものであることを特徴とする電子機器システム。
【請求項２０】
半導体集積回路に設けられた不揮発性メモリに記憶された、その半導体集積回路の特性に関する情報を読み出す読み出し部と、
読み出された情報に基づいて、上記半導体集積回路または上記半導体集積回路と協調動作する他の半導体集積回路に供給する信号または電圧の電気的特性を調整する調整部と、
を有することを特徴とする半導体集積回路のコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、システムＬＳＩ（Large Scale Integration：半導体集積回路）等のＬＳＩを有する電子機器システムに関し、特に、例えば、ＬＳＩの製造ばらつきに対する調整等が可能な電子機器システムに関するものである。
【背景技術】
【０００２】
従来、ＬＳＩの性能向上を達成し、電子機器システムに要求されるスペックを実現するために、アンチヒューズやヒューズを用いてＬＳＩ内部の回路特性を調整する技術が活用されている（例えば、特許文献１参照。）。具体的には、アンチヒューズを用いてＬＳＩ内部の回路特性である入力端子の入力容量の調整、内部クロックの位相調整、またはＤＲＡＭのリフレッシュサイクルを調整する技術が上記文献１に示されている。このＬＳＩは、例えば、検査工程において入力容量がスペックの範囲を超えた場合に、アンチヒューズをプログラムして、入力容量を調整するための情報を保持させ得るようになっている。また、ＬＳＩの電源立ち上げ時に、上記アンチヒューズに保持された情報に基づき回路パスを変更して、入力容量を調整できるようになっている。これにより、ＬＳＩを実使用する際に、常に入力容量が所定のスペックに入るようにして、製造ばらつきに容易に対応することなどができる。ＤＲＡＭリフレッシュサイクルの調整等についても同様に、ＬＳＩの検査工程においてスペックの範囲になるようにアンチヒューズをプログラムすることでＬＳＩ内部の回路特性を調整することができる。
【特許文献１】特開２００２−４２４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のようにアンチヒューズに保持された情報に基づいて回路特性を調整する手法では、ＬＳＩ内部の回路の特性を調整可能に構成する必要があるため、ＬＳＩのハードウェア規模の増大を招くことになる。しかも、調整可能な特性が限られるうえ、高精度な調整は必ずしも容易ではない。すなわち、例えば、近年のシステムＬＳＩの高性能化に伴って、製造ばらつきに対してシステムＬＳＩ単体で要求スペックを満足させ、高性能なシステムＬＳＩを高い歩留まりで安定して製造することが困難になりつつあるという問題点を本願発明者らは見出した。
【課題を解決するための手段】
【０００４】
上記の課題を解決するため、本発明の例の電子機器システムは、
その半導体集積回路の特性に関する情報を記憶する不揮発性メモリを有する半導体集積回路と、
上記半導体集積回路を制御するコントローラと、
を備え、
上記コントローラは、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路に対するアクセスパラメータを調整する機能を有することを特徴とする。【０００５】
例えば、上記コントローラにおける上記半導体集積回路に対するアクセスパラメータを調整する機能は、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路または上記半導体集積回路と協調動作する他の半導体集積回路に供給する信号または電圧の電気的特性を調整する機能にすることができる。【０００６】
これにより、例えば、コントローラによって、半導体集積回路の不揮発性メモリに記憶された情報に基づいて、半導体集積回路の回路特性等が調整される。または、半導体集積回路の回路特性自体が調整されるのではなく、当該半導体集積回路等に供給される信号または電圧の電気的特性が調整される。【０００７】
それゆえ、例えば、半導体集積回路単体では、回路規模や、製造コスト、または調整精度などの制約によって、調整回路を半導体集積回路に設けることができないか、または設けることが困難なために、調整が困難なクロック信号のデューティ比や電源電圧等の電気的特性に対しても、そのような制約のないコントローラによって調整されるようにすることが容易にできる。
【発明の効果】
【０００８】
本発明によれば、例えば、半導体集積回路の製造時のばらつきなどに応じた、適切な信号または電圧が半導体集積回路に供給されるようにして、例えば、半導体集積回路の回路規模を小さく抑えつつ、半導体集積回路の信頼性を高めたり、消費電力を低減したりすることなどが容易にできる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態１の電子機器システムの構成を示すブロック図である。
【図２】図２は、実施形態１のフリップフロップ回路５１の構成を示す回路図である。
【図３】図３は、クロック信号のデューティ比のずれの例を示す説明図である。
【図４】図４は、実施形態１の電子機器システムに用いられるシステムＬＳＩ１の検査方法を示すブロック図である。
【図５】図５は、実施形態１のシステムＬＳＩ１の検査結果の例を示す説明図である。
【図６】図６は、実施形態１のシステムＬＳＩ１の検査および動作を示すフローチャートである。
【図７】図７は、実施形態１の変形例の電子機器システムの構成を示すブロック図である。
【図８】図８は、実施形態２の電子機器システムの構成を示すブロック図である。
【図９】図９は、実施形態３の電子機器システムの構成を示すブロック図である。
【図１０】図１０は、実施形態３のシステムＬＳＩ１における遅延回路１４の電源電圧と遅延時間との関係の例を示す説明図である。
【図１１】図１１は、実施形態３の電子機器システムに用いられるシステムＬＳＩ１の検査方法を示すブロック図である。
【図１２】図１２は、実施形態４の電子機器システムの構成を示すブロック図である。
【図１３】図１３は、実施形態４の他の電子機器システムの構成を示すブロック図である。
【図１４】図１４は、実施形態５の電子機器システムに用いられるシステムＬＳＩ１の検査方法を示すブロック図である。
【図１５】図１５は、実施形態５の電子機器システムの構成を示すブロック図である。
【図１６】図１６は、実施形態５の電子機器システムの出力ドライバ回路１５における出力インピーダンスが調整される回路の例を示す回路図である。
【符号の説明】
【００１０】
１      システムＬＳＩ
２      テスター
３      コントローラ
４      ＤＤＲ−ＳＤＲＡＭ
５      レギュレータ
６      ＲＡＭ
７      コントローラ
１１      電気ヒューズ
１２      内部クロック発生回路
１３      データ入出力ラッチ回路
１４      遅延回路
１５      出力ドライバ回路
１６      レジスタ
１７，２０，２１      インバータ回路
１８，１９      クロックトインバータ回路
２２      内部クロック発生回路
５１      フリップフロップ回路
６１      読み出し部
６２      クロック発振回路
６３      デューティ比調整部
６４      電圧調整部
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同一または類似した機能を有する構成要素については同一の符号を付して適宜説明を省略する。【００１２】
《発明の実施形態１》
（電子機器システムの構成）
本発明の実施形態１として、複数の論理回路モジュールを含むシステムＬＳＩ（半導体集積回路）と、上記システムＬＳＩにクロック信号を供給するコントローラとを備えた電子機器システムについて説明する。この実施形態では、上記システムＬＳＩが備えるラッチ回路が、上記クロック信号のデューティ比によって動作に影響を受ける回路である例を示す。【００１３】
より詳しくは、電子機器システムは、例えば図１に示すように、システムＬＳＩ１と、このシステムＬＳＩ１によってデータを読み書きされるＤＤＲ−ＳＤＲＡＭ４（Double Data Rate Synchronous Dynamic Random Access Memory：ダブルデータレート同期型ダイナミックランダムアクセスメモリ）と、上記システムＬＳＩ１およびＤＤＲ−ＳＤＲＡＭ４を制御するコントローラ３とを備えている。このような電子機器システムは、例えばテレビジョン受像機などに用いられる。【００１４】
システムＬＳＩ１は、電気ヒューズ１１を内蔵するとともに、内部クロック発生回路１２と、データ入出力ラッチ回路１３とを備えている。【００１５】
上記電気ヒューズ１１は、後述するように、システムＬＳＩ１に供給されるデータストローブクロック信号ＣＬＫが有するべきデューティ比を示すデューティ比情報（アクセスパラメータの最適値）を記憶するものである。【００１６】
データ入出力ラッチ回路１３は、ＤＤＲ−ＳＤＲＡＭ４に対するインターフェイスとしての機能を有するもので、ＤＤＲ−ＳＤＲＡＭ４に書き込むデータ、およびＤＤＲ−ＳＤＲＡＭ４から読み出されたデータを一旦保持するようになっている。このデータ入出力ラッチ回路１３は、具体的には、例えば図２に示すようにインバータと３ステートインバータから成るフリップフロップ回路５１が、データのビット数分設けられて構成されている。【００１７】
内部クロック発生回路１２は、例えば、コントローラ３から供給される４００ＭＨｚのクロック信号ＣＬＫを逓倍して、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して立ち上がる２倍の周波数（８００ＭＨｚ）の内部クロック信号ＣＬＫ’を発生し、データ入出力ラッチ回路１３に供給するようになっている。これによって、クロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジの両エッジに同期して（２倍の転送レートで）、ＤＤＲ−ＳＤＲＡＭ４との間でのデータ転送が行われる。【００１８】
一方、上記システムＬＳＩ１を制御するコントローラ３は、読み出し部６１と、クロック発振回路６２と、デューティ比調整部６３とを備えている。【００１９】
上記読み出し部６１は、システムＬＳＩ１の電気ヒューズ１１に記憶されているデューティ比情報を読み出すとともに（ＦＳＯ）、上記デューティ比情報に基づいて、デューティ比調整部６３を制御するためのデューティ比調整信号を出力する調整部としても機能するようになっている。上記読み出し部６１としては、具体的には、例えばプロセッサを用い、上記プロセッサがソフトウェアを実行することによって、電気ヒューズ１１からデューティ比情報を読み出し、デューティ比調整信号を出力するように構成することができる。なお、これに限らずハードウェアによって上記デューティ比情報が読み出されるようにしたり、システムＬＳＩ１との間の通信動作によって上記デューティ比情報が取得されるようにしたりしてもよい。また、デューティ比調整信号としては、読み出したデューティ比情報をそのまま出力するようにしてもよいし、デコードや演算などを施して出力するようにしてもよい。また、デューティ比情報として最適値ではなく供給されることが可能なデューティ比の範囲や上限値、または下限値などの値が記憶されている場合には、上記範囲の中心値を求めたり、他の条件も考慮した値を求めたりするようにしてもよい。【００２０】
デューティ比調整部６３は、上記デューティ比調整信号に応じて、クロック発振回路６２で発振されたクロック信号のデューティ比（例えば立ち上がりエッジ、または立ち下がりエッジの少なくとも一方の位相）を調整し、システムＬＳＩ１、およびＤＤＲ−ＳＤＲＡＭ４にクロック信号ＣＬＫとして出力するようになっている。デューティ比の調整方法は特に限定されず、種々の公知の手法が適用できる。具体的には、例えば、入力されたクロック信号と、これを遅延させた信号とをＡＮＤ回路またはＯＲ回路で合成するとともに、上記遅延量をデューティ比調整信号に応じて切り替えるようにすることができる。また、デューティ比調整部６３に設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成するＮ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタおよび／またはＰ型ＭＯＳトランジスタの駆動能力を切り替えるようにして、クロック信号のエッジの位相を変移させるようにしたりしてもよい。【００２１】
（クロック信号のデューティ比について）
次に、クロック信号ＣＬＫのデューティ比、および内部クロック信号ＣＬＫ’の周期について説明する。【００２２】
まず、クロック信号ＣＬＫのデューティ比が正確に５０％で、内部クロック発生回路１２を構成するトランジスタの閾値などが適当である場合について説明すると、この場合には、内部クロック信号ＣＬＫ’の周期は正確にクロック信号ＣＬＫの周期１／２になる。すなわち、内部クロック信号ＣＬＫ’の各サイクルにおけるマージンは均等であり最も大きくなる。【００２３】
ところが、クロック信号ＣＬＫのデューティ比が正確に５０％でも、例えば、製造過程においてトランジスタの閾値にばらつきを生じると、内部クロック信号ＣＬＫ’の周期が変動する。具体的には、例えば、内部クロック発生回路１２の入力バッファに設けられるＮ型ＭＯＳトランジスタの閾値Ｖｔが所定の標準値よりも低く、Ｐ型ＭＯＳトランジスタの閾値Ｖｔの絶対値｜Ｖｔ｜が所定の標準値よりも高く仕上がった場合、上記入力バッファの出力は、立ち上がりが遅く、立ち下がりは速くなる。そこで、上記入力バッファに例えば図３に波形Ａとして示すようなデューティ比が５０％のクロック信号が入力されたとしても、出力されるクロック信号のデューティ比は波形Ｂとして示すように４８％などと小さくなる。この場合、クロック信号ＣＬＫが“Ｈ”レベルである期間に対応する内部クロック信号ＣＬＫ’の周期は短くなり、“Ｌ”レベルである期間に対応する周期は長くなる。すなわち、データの保持タイミングの最小マージンが小さくなってデータが正しく保持されない可能性が高くなる。【００２４】
（システムＬＳＩ１の検査）
そこで、本実施形態の電子機器システムにおいては、トランジスタの閾値のばらつき等に応じて、内部クロック発生回路１２に入力されるクロック信号ＣＬＫのデューティ比をあらかじめ５０％からずらすことによって、最終的に内部クロック信号ＣＬＫ’の周期が一定になるようになっている。デューティ比をどれだけずらせばよいか、すなわちシステムＬＳＩ１に供給されるクロック信号ＣＬＫが有するべきデューティ比は、例えばシステムＬＳＩ１の製造時などに以下のような検査によって求められ、システムＬＳＩ１の電気ヒューズ１１にデューティ比情報として記憶される。【００２５】
上記検査は、例えば図４に示すように、システムＬＳＩ１にテスター２が接続されて行われる。テスター２は、システムＬＳＩ１にクロック信号ＣＬＫを供給するとともに、テストデータＱをデータ入出力ラッチ回路１３に一旦書き込んだ後に読み出し、書き込んだデータと読み出されたデータとが一致するかどうか、すなわち書き込みおよび読み出しが適切に行われたかどうかを判定する。さらに、上記のようなテストを、システムＬＳＩ１に供給するクロック信号ＣＬＫのデューティ比を順次変化させながら（スキャン動作）繰り返し、テストに成功（パス）するデューティ比の範囲と失敗（フェイル）する範囲とを求める。【００２６】
上記範囲は、例えば図５に製品Ａ、Ｂとして示すように、システムＬＳＩ１の製造時のばらつき等によって、それぞれ一致するとは限らない。テスター２は、例えばテストに成功するデューティ比の範囲の中心値を求め、デューティ比情報として、電気ヒューズ１１に記憶させる（ＦＳＩ）。具体的には、上記製品Ａについては、デューティ比が５０％、製品Ｂについては４８％のクロック信号ＣＬＫが供給されるべきことを示すデューティ比情報が電気ヒューズ１１に記憶される。【００２７】
ここで、上記検査は、高精度に行うためには、例えばパッケージングされた状態のシステムＬＳＩ１、すなわち出荷される最終形態のシステムＬＳＩ１に対して行われることが好ましい。また、さらに、システムＬＳＩ１が実装されるプリント配線板（システムボード）と同じまたは類似した配線パターンを有するプリント配線板等に一時的に実装して検査してもよい。この場合には、クロック信号ＣＬＫやテストデータＱがプリント配線板の配線パターンを伝播する際の遅延なども実際の使用状態に近くなるので、より高精度な検査を容易に行うことができる。それゆえ、プリント配線板等の配線パターンや実装パターンが種々に設定される場合でも、それぞれの配線パターンに応じたデューティ比のクロック信号ＣＬＫが供給されるので、プリント配線板等の設計自由度を向上させて生産性を向上させることも容易にできる。【００２８】
また、仕様温度範囲内での最高温度や、最低温度、および中間の温度などで検査して、何れの温度でもテストにパスするデューティ比を求めるなどしてもよい。【００２９】
また、実際の使用時と同様の回路負荷が生じる動作状態で検査してもよい。さらに、検査工程におけるシステムＬＳＩの動作よりも電子機器システムに実装された状態でのシステムＬＳＩの動作の方が高負荷な場合（システムＬＳＩ上の多数の論理回路モジュールが同時に動作する場合）などに、そのような負荷状態を模すために、システムＬＳＩ１のスピード性能を律速する高温状態、例えば仕様条件として定められた最高使用温度よりも高い温度で検査するようにしてもよい。【００３０】
なお、上記のような検査の条件が、実際の使用時に比べて上記テストにパスするデューティ比の範囲が狭くなる条件であれば、上限や下限に対するマージンが大きくなる検査結果が得られることになる。【００３１】
（システムＬＳＩ１の使用時の動作について）
上記のようにして電気ヒューズ１１にデューティ比情報が記憶されたシステムＬＳＩ１を用いた電子機器システムでは、例えば電源が立ち上げられる際に、次のような動作が行われる。まず、コントローラ３の読み出し部６１が、システムＬＳＩ１の電気ヒューズ１１に記憶されているデューティ比情報を読み出し（ＦＳＯ）、デューティ比調整部６３にデューティ比調整信号を出力する。デューティ比調整部６３は、上記デューティ比調整信号に応じて、クロック発振回路６２で発振されたクロック信号（例えば周波数が４００ＭＨｚでデューティ比は５０％）のデューティ比を調整し、上記製品Ｂの場合であれば、デューティ比が４８％のクロック信号ＣＬＫをシステムＬＳＩ１に出力する。【００３２】
システムＬＳＩ１では、上記デューティ比が４８％のクロック信号ＣＬＫが入力されると、例えば内部クロック発生回路１２の入力バッファが、その入力バッファを構成するトランジスタの閾値Ｖｔのばらつき等に応じて、デューティ比が５０％のクロック信号を出力する。そこで、内部クロック発生回路１２は、そのクロック信号を逓倍して、周波数が８００ＭＨｚで、かつ、周期が一定の内部クロック信号ＣＬＫ’を出力する。そこで、データ入出力ラッチ回路１３に、ＤＤＲ−ＳＤＲＡＭ４との間で入出力されるデータを適切なタイミングで保持させることができる。【００３３】
図６は上記検査およびシステムＬＳＩ１が使用される際の動作を示すフローチャートである。（Ｓ１）まず、検査工程においてシステムＬＳＩ１のトランジスタの閾値の製造ばらつき等の個体差に対してアクセスパラメータの最適値情報が検出され、システムＬＳＩ１内蔵の不揮発メモリに記録される。（Ｓ２）その後、システムＬＳＩ１が実装された電子機器システムの電源立ち上げの際には、上記システムＬＳＩ１に記録された最適値情報がコントローラ３によって読み出され、（Ｓ３）その最適値情報に基づいて、コントローラ３におけるシステムＬＳＩ１へのアクセスパラメータが調整される。すなわちシステムＬＳＩ１に供給されるクロック信号ＣＬＫのデューティ比が調整される。これにより検査工程で検出されたシステムＬＳＩ１に最適なデューティ比のクロック信号ＣＬＫが電子機器システム上で再現できる。【００３４】
上記のように、電子機器システム上において、例えばシステムＬＳＩ１とＤＤＲ−ＳＤＲＡＭ４のインターフェイス部にとって最適なクロック信号ＣＬＫのデューティ比を再現した状態での電子機器システムを実現することが可能となり、ＤＤＲ−ＳＤＲＡＭインターフェイス部の動作に対してデータ転送の信頼性の高い電子機器システムを提供することができる。【００３５】
すなわち、システムＬＳＩ１の回路規模を小さく抑えつつ、システムＬＳＩ１の製造ばらつき等に対して電子機器システムを適切に動作させることなどが容易にできる。【００３６】
（変形例）
上記の例では、システムＬＳＩ１において、内部クロック発生回路１２とデータ入出力ラッチ回路１３とを組み合わせた回路にクロック信号ＣＬＫが入力される例を示したが、これは１例であり、外部から入力されるクロック信号ＣＬＫのデューティ比が動作に影響する回路であって、かつ、適切なデューティ比がシステムＬＳＩ１ごとに異なる可能性のある回路であれば、同様の効果を得ることができる。【００３７】
すなわち、逓倍機能を有する内部クロック発生回路１２が設けられるのに限らず、単にバッファリングするだけの回路などが設けられていてもよい。さらに、必ずしも内部クロック発生回路１２などが設けられず、クロック信号ＣＬＫがデータ入出力ラッチ回路１３等に直接入力される構成などであっても、そのデータ入出力ラッチ回路１３等が、クロック信号ＣＬＫのデューティ比によって動作に影響を受ける回路であればよい。【００３８】
また、データ入出力ラッチ回路１３のようにラッチ機能を有しＤＤＲ−ＳＤＲＡＭ４とのインターフェイスとなる回路も１例であって、クロック信号に基づいて上記のように動作し、かつデューティ比が動作に影響する回路であればよい。すなわち、必ずしもラッチ機能を有する回路でなくてもよいし、他のＬＳＩと接続される回路でなくてもよいし、また、他のＬＳＩに接続される回路であっても、上記他のＬＳＩはシステムＬＳＩ１と同じクロック信号ＣＬＫが入力されるＬＳＩでなくてもよい。【００３９】
また、クロック信号ＣＬＫが供給される半導体集積回路がシステムＬＳＩ１である例を示したが、これも半導体集積回路の１例であって、これに限らず、本発明は種々の半導体集積回路に適用できる。具体的には、例えば、図７に示すように、電気ヒューズ１１、内部クロック発生回路１２、およびデータ入出力ラッチ回路１３を有するＤＤＲ−ＳＤＲＡＭ４に供給されるクロック信号ＣＬＫのデューティ比が、コントローラ３によって制御されるようにしてもよい。【００４０】
また、上記の例では、デューティ比情報の記憶回路として電気ヒューズ１１を用いる例を示したが、記憶回路はシステムＬＳＩ１に搭載可能な不揮発性メモリであれば特に限定されるものではない。例えば、いわゆる先端プロセスで製造されるアンチヒューズ等を用いてもよい。また、再書き込みが可能な素子などが用いられてもよい。【００４１】
《発明の実施形態２》
複数のＬＳＩに記憶されたデューティ比情報に基づいてデューティ比が制御されるようにしてもよい。【００４２】
実施形態２の電子機器システムには、図８に示すように、図１、および図７について説明したのと同様に、それぞれ電気ヒューズ１１を内蔵したシステムＬＳＩ１、およびＤＤＲ−ＳＤＲＡＭ４が設けられている。コントローラ３の読み出し部６１は、上記２つの電気ヒューズ１１に記憶されたデューティ比情報を読み出して、デューティ比調整部６３を制御するようになっている。【００４３】
具体的には、読み出し部６１は、例えばシステムＬＳＩ１とＤＤＲ−ＳＤＲＡＭ４の電気ヒューズ１１に記憶されたデューティ比の最適値の平均値を求め、そのデューティ比のクロック信号ＣＬＫが出力されるようにデューティ比調整部６３を制御する。なお、これに限らず、電気ヒューズ１１に、供給されることが可能なデューティ比の範囲や上限値、または下限値などの情報が記憶されている場合には、重複範囲内の値、例えば重複範囲の中心値を求めてクロック信号ＣＬＫのデューティ比とするようにしてもよい。もっとも、システムＬＳＩ１、ＤＤＲ−ＳＤＲＡＭ４が、同一のクロック信号を供給される必要がない場合には、デューティ比調整部６３を複数設けて、それぞれのＬＳＩに最適なデューティ比のクロック信号ＣＬＫが独立して供給されるようにしてもよい。【００４４】
《発明の実施形態３》
システムＬＳＩに供給される電源電圧が調整されて、システムＬＳＩが適切に動作するとともに消費電力が小さく抑えられる電子機器システムの例を説明する。【００４５】
（電子機器システムの構成）
実施形態３の電子機器システムは、例えば図９に示すように、システムＬＳＩ１と、複数の論理回路モジュールを含むシステムＬＳＩ１と、このシステムＬＳＩ１によってデータを読み書きされるＲＡＭ６と、上記システムＬＳＩ１およびＲＡＭ６に電源電圧ＶＤＤを供給するレギュレータ５（コントローラ）とを備えている。【００４６】
システムＬＳＩ１は、電気ヒューズ１１を内蔵している。この電気ヒューズ１１には、システムＬＳＩ１に供給されるべき電源電圧ＶＤＤを示す電源電圧情報（アクセスパラメータの最適値）が記憶される。【００４７】
システムＬＳＩ１は、また、遅延回路１４を有している。ここで、上記遅延回路１４は、ＲＡＭ６との間で読み書きされるデータに応じた信号が伝播される回路を代表して描くもので、信号を遅延させることが必要なことを意味するものではない。以下では、上記遅延回路１４の遅延時間は短いほどよく、要求性能として、許容される遅延時間の上限が定められているとして説明する。【００４８】
すなわち、例えば、ＭＯＳトランジスタを用いた回路は一般に電源電圧が高いほど遅延時間が短くなる。そこで、レギュレータ５から供給される電源電圧ＶＤＤが高いほど、図１０に示すように、遅延回路１４における遅延時間のマージンが大きくなるが、一方、消費電力は大きくなる。また、例えば、製造過程においてトランジスタの閾値にばらつきを生じると、同図に３つのＬＳＩ−Ａ〜Ｃの例を示すように、遅延時間を要求性能に抑えるために必要な電源電圧ＶＤＤは、同図にＶA〜ＶCとして示すように同一とはならない。より詳しくは、例えば、トランジスタの閾値Ｖｔのばらつきによって絶対値｜Ｖｔ｜が高いほど、必要な電源電圧ＶＤＤは高くなる（ＬＳＩ−Ａ）一方、絶対値｜Ｖｔ｜が低いほど必要な電源電圧ＶＤＤは低くなる（ＬＳＩ−Ｃ）。そこで、例えばシステムＬＳＩ１の閾値Ｖｔに応じた電源電圧ＶＤＤを供給することにより、それぞれのシステムＬＳＩ１について、適切に動作させるとともに消費電力を小さく抑えることができる。【００４９】
上記システムＬＳＩ１に電源電圧ＶＤＤを供給するレギュレータ５は、前記図９に示すように、読み出し部６１と、電圧調整部６４とを備えている。【００５０】
上記読み出し部６１は、実施形態１で説明したのと同様にして、電圧調整部６４を制御するための電圧調整信号を出力するようになっている。【００５１】
電圧調整部６４は、上記電圧調整信号に応じて、システムＬＳＩ１、およびＲＡＭ６に供給する電源電圧ＶＤＤを調整するようになっている。【００５２】
（システムＬＳＩ１の検査）
システムＬＳＩ１の検査は、例えば図１１に示すように、システムＬＳＩ１にテスター２が接続されて行われる。テスター２は、システムＬＳＩ１に電源電圧ＶＤＤを供給した状態で、テスト信号ＱをシステムＬＳＩ１に出力して、遅延回路１４の遅延時間を検査する。より具体的には、例えば、遅延回路１４に入力された信号が伝播して遅延回路１４から出力されるまでの時間を計測し、または所定の時間以下であるかどうかを判別する。さらに、上記のようなテストを、システムＬＳＩ１に供給する電源電圧ＶＤＤを順次変化させながら繰り返し、要求性能に応じた遅延時間になる最低の電源電圧ＶＤＤを求め、その電源電圧または所定の余裕を持たせた電圧を示す電源電圧情報を電気ヒューズ１１に記憶させる。【００５３】
なお、上記のような検査は、ＲＡＭ６との間で入出力される信号の遅延時間に対して行うのに限らず、要求性能として遅延時間が規定されている他のパスや、クリティカルパスが特定される場合にはそのパスになど対して行うようにしてもよい。また複数のパスについて何れも要求性能を満たす電源電圧ＶＤＤを求めるようにしてもよい。また、ＲＡＭ６との間で入出力される信号のパスのように双方向に信号が伝播されるパスについては、必要に応じて各方向に伝播する場合の遅延時間を検査してもよい。また、システムＬＳＩ１の使用時に実際に信号が伝播するパスに限らず、検査精度等に応じた検査専用のパスを設けて、そのパスの遅延時間を検査してもよい。さらに、遅延時間を直接検査するのに限らず、システムＬＳＩ１が適切に動作しているかどうかを判定するようにしてもよい。【００５４】
また、実施形態１で説明したように、パッケージングされた状態や、所定のプリント配線板等に実装された状態、種々の温度の状態などで検査するようにしてもよい。【００５５】
（システムＬＳＩ１の使用時の動作について）
上記のようにして電気ヒューズ１１に電源電圧情報が記憶されたシステムＬＳＩ１を用いた電子機器システムでは、実施形態１と同様に、例えば電源が立ち上げられる際に、レギュレータ５の読み出し部６１がシステムＬＳＩ１の電気ヒューズ１１に記憶されている電源電圧情報を読み出し、電圧調整部６４に電圧調整信号を出力する。電圧調整部６４は、電圧調整信号に応じた電圧を発生し、システムＬＳＩ１に供給する。【００５６】
これにより、システムＬＳＩ１が、要求される動作速度で適切に動作し、しかも消費電力は小さく抑えられる。特に、例えば、製造ばらつきによって閾値Ｖｔの絶対値｜Ｖｔ｜が低いほどリーク電流および消費電力は大きくなるが、そのような場合には、適切な動作が可能な範囲で電源電圧ＶＤＤを低く調整して消費電力を低減できる一方、閾値Ｖｔの絶対値｜Ｖｔ｜が高いほど遅延時間が長くなりがちであるが、そのような場合には、電源電圧ＶＤＤを高く調整して、適切な動作を可能にすることができる。それゆえ、上記のような電子機器システムを、例えば、携帯電話や携帯端末などの携帯用機器に用いてバッテリーの寿命を向上させることも容易にできる。【００５７】
《発明の実施形態４》
上記のように電気ヒューズ１１に記憶された情報に基づく制御は、ＬＳＩの外部のコントローラ３またはレギュレータ５だけで行われるのに限らず、ＬＳＩの内部でも種々の制御が行われるようにしてもよい。【００５８】
具体的には、例えば図１２および図１３に示すように、電気ヒューズ１１に記憶された制御情報は、前記実施形態１、３と同様に、コントローラ３またはレギュレータ５から読み出されて、システムＬＳＩ１等に供給されるクロック信号ＣＬＫのデューティ比や電源電圧ＶＤＤが調整されるとともに、さらに、例えば内部クロック発生回路２２にも出力されるようになっている。内部クロック発生回路２２は、上記制御情報に基づいて、クロック信号ＣＬＫ等のエッジに対する遅延回路を切り替え、回路特性を調整することによって（例えば立ち上がりエおよび／または立ち下がりエッジの）位相調整を行う。これによって、より高精度なクロック信号の位相調整を実現して、ＤＤＲ−ＳＤＲＡＭインターフェイス部の動作に対してさらにデータ転送の信頼性を向上させることができる。【００５９】
なお、電気ヒューズ１１に記憶された制御情報に基づく制御としては、上記に限らず、例えば前記特許文献１に記載されているような入力容量、スキュー、リフレッシュ周期、語構成設定等の種々の調整、制御が行われるようにしてもよい。【００６０】
上記のように、ＬＳＩ内外での制御を併用することによって、例えば、ＬＳＩの外部からしかできない制御や外部から制御する方がハードウェア規模や精度などの点で有利な制御を可能にするとともに、ＬＳＩの内部でしかできない制御や内部で制御することが有利な制御を行うことができる。【００６１】
《発明の実施形態５》
以下、本発明の第５の実施の形態について、図面を参照しながら説明する。【００６２】
図１４は、実施形態５の電子機器システムを構成する例えばシステムＬＳＩ１の製造時における検査の例を示したもので、図１４において、１はシステムＬＳＩ、２はテスター、１１はシステムＬＳＩ１に内蔵された電気ヒューズ、１５はシステムＬＳＩ１のデータ出力ドライバ回路である。また、図１５は上記システムＬＳＩ１を用いた出力ドライバ調整電子機器システムを示したもので、４はＤＤＲ−ＳＤＲＡＭ、７はシステムＬＳＩ１を制御するコントローラ、１６はシステムＬＳＩ１に内蔵されたレジスタである。【００６３】
以下、動作について説明する。電子機器システム上では特にシステムＬＳＩ１とメモリ（ＤＤＲ−ＳＤＲＡＭ４）のバス接続において、インピーダンスのミスマッチによる反射の影響により、データ（Ｑ）の誤転送が発生する。特に高速データ転送の場合にはなおさらであり、さらに、個別の電子機器システム毎に最適値は異なる。そこで、システムＬＳＩ１の出力ドライバ回路１５の出力インピーダンスを可変調整できる回路構成をとり、システムＬＳＩ１の検査工程において、製造ばらつきに応じた出力ドライバ回路１５の出力電流を測定することにより出力インピーダンスが測定され、ばらつきによる個体差の情報がシステムＬＳＩ１に内蔵された電気ヒューズ１１に記録される。【００６４】
その後、システムＬＳＩ１が実装された電子機器システムにおいて電源立ち上げの際に、電気ヒューズ１１に記録された出力ドライバ回路１５の出力インピーダンス情報がコントローラ７に読み出され（ＦＳＯ）、最適な出力インピーダンスになるようにコントローラからＭｏｄｅ信号がシステムＬＳＩ１のレジスタ１６に転送されて出力ドライバサイズが調整される。図１６は出力ドライバ回路１５における出力インピーダンスが調整される回路の一例を示している。この出力ドライバ回路１５は、インバータ回路１７，２０，２１と、クロックトインバータ回路１８，１９とを備えて構成されている。レジスタ１６の信号に基づいて出力バッファのサイズが変更されることで出力ドライバ回路１５の出力インピーダンスが変更される。このようにすることで、電子機器システム上で、システムＬＳＩ１の製造ばらつきに対して最適な出力インピーダンスを実現でき、個別の電子機器システム毎に最適なメモリバスインターフェイスを実現することが可能になる。【００６５】
（その他の事項）
上記各実施形態や変形例において説明した構成要素は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば、実施形態１で説明したようにクロック信号ＣＬＫのデューティ比を調整するとともに、実施形態３で説明したように電源電圧も調整されるようにしてもよい。また、実施形態２で説明したように複数のＬＳＩに記憶された情報に応じた調整がなされる構成を実施形態３のような電源電圧の調整に対して適用してもよい。もっとも、電源電圧等の場合には、各ＬＳＩに独立した電源電圧を供給するようにしてもよい。【００６６】
また、調整される信号としては、上記のようにクロック信号のデューティ比に限らず、ＬＳＩに供給される種々の信号の電気的特性を調整するようにしてもよい。すなわち、上記クロック信号のデューティ比の調整は、エッジタイミングの調整の一例であり、その他、全てのエッジのタイミングの調整、つまりクロック信号の位相を調整するなどしてもよい。これによって、クロック信号の位相と、他のデータ信号や制御信号等のタイミングとの整合性を取ることなどが容易にできる。また、クロック信号の周波数を調整するようにしてもよいし、さらには、クロック信号に限らず、種々の制御信号のタイミングなどを調整するようにしてもよい。【００６７】
また、調整される電圧に関しても、電源電圧に限らず、例えば、ＬＳＩに供給される基板バイアス電圧を含むバイアス電圧、または種々の基準電圧などが調整されるようにしてもよい。【００６８】
また、特性に関する情報が記憶された第１のＬＳＩに直接供給される信号または電圧が調整されるのに限らず、上記第１のＬＳＩと協調動作する第２のＬＳＩに供給される信号または電圧が調整されるようにしてもよい。すなわち、例えば、第２のＬＳＩに所定のクロック信号が入力され、そのクロック信号、またはこれに応じたストローブ信号等が、データ信号と伴に第１のＬＳＩに入力される場合、または上記クロック信号に同期したタイミングの種々の信号が第１のＬＳＩに入力される場合などには、第２のＬＳＩに入力されるクロック信号が調整されることによって、第１のＬＳＩに入力される信号が間接的に調整されることになるので、同様の効果を得ることができる。
【産業上の利用可能性】
【００６９】
本発明は、例えば、半導体集積回路の製造時のばらつきなどに応じた、適切な信号または電圧が半導体集積回路に供給されるようにして、例えば、半導体集積回路の回路規模を小さく抑えつつ、半導体集積回路の信頼性を高めたり、消費電力を低減したりすることなどが容易にでき、例えば、システムＬＳＩ（Large Scale Integration：半導体集積回路）等のＬＳＩを有する電子機器システム、特に、ＬＳＩの製造ばらつきに対する調整等が可能な電子機器システム等として有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成22年8月6日(2010.8.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、システムＬＳＩ（Large Scale Integration：半導体集積回路）等のＬＳＩを有する電子機器システムに関し、特に、例えば、ＬＳＩの製造ばらつきに対する調整等が可能な電子機器システムに関するものである。
【背景技術】
【０００２】
従来、ＬＳＩの性能向上を達成し、電子機器システムに要求されるスペックを実現するために、アンチヒューズやヒューズを用いてＬＳＩ内部の回路特性を調整する技術が活用されている（例えば、特許文献１参照。）。具体的には、アンチヒューズを用いてＬＳＩ内部の回路特性である入力端子の入力容量の調整、内部クロックの位相調整、またはＤＲＡＭのリフレッシュサイクルを調整する技術が上記文献１に示されている。このＬＳＩは、例えば、検査工程において入力容量がスペックの範囲を超えた場合に、アンチヒューズをプログラムして、入力容量を調整するための情報を保持させ得るようになっている。また、ＬＳＩの電源立ち上げ時に、上記アンチヒューズに保持された情報に基づき回路パスを変更して、入力容量を調整できるようになっている。これにより、ＬＳＩを実使用する際に、常に入力容量が所定のスペックに入るようにして、製造ばらつきに容易に対応することなどができる。ＤＲＡＭリフレッシュサイクルの調整等についても同様に、ＬＳＩの検査工程においてスペックの範囲になるようにアンチヒューズをプログラムすることでＬＳＩ内部の回路特性を調整することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−４２４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のようにアンチヒューズに保持された情報に基づいて回路特性を調整する手法では、ＬＳＩ内部の回路の特性を調整可能に構成する必要があるため、ＬＳＩのハードウェア規模の増大を招くことになる。しかも、調整可能な特性が限られるうえ、高精度な調整は必ずしも容易ではない。すなわち、例えば、近年のシステムＬＳＩの高性能化に伴って、製造ばらつきに対してシステムＬＳＩ単体で要求スペックを満足させ、高性能なシステムＬＳＩを高い歩留まりで安定して製造することが困難になりつつあるという問題点を本願発明者らは見出した。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、本発明の例の電子機器システムは、
その半導体集積回路の特性に関する情報を記憶する不揮発性メモリを有する半導体集積回路と、
上記半導体集積回路を制御するコントローラと、
を備え、
上記コントローラは、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路に対するアクセスパラメータを調整する機能を有することを特徴とする。
【０００６】
例えば、上記コントローラにおける上記半導体集積回路に対するアクセスパラメータを調整する機能は、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路または上記半導体集積回路と協調動作する他の半導体集積回路に供給する信号または電圧の電気的特性を調整する機能にすることができる。
【０００７】
これにより、例えば、コントローラによって、半導体集積回路の不揮発性メモリに記憶された情報に基づいて、半導体集積回路の回路特性等が調整される。または、半導体集積回路の回路特性自体が調整されるのではなく、当該半導体集積回路等に供給される信号または電圧の電気的特性が調整される。
【０００８】
それゆえ、例えば、半導体集積回路単体では、回路規模や、製造コスト、または調整精度などの制約によって、調整回路を半導体集積回路に設けることができないか、または設けることが困難なために、調整が困難なクロック信号のデューティ比や電源電圧等の電気的特性に対しても、そのような制約のないコントローラによって調整されるようにすることが容易にできる。
【発明の効果】
【０００９】
本発明によれば、例えば、半導体集積回路の製造時のばらつきなどに応じた、適切な信号または電圧が半導体集積回路に供給されるようにして、例えば、半導体集積回路の回路規模を小さく抑えつつ、半導体集積回路の信頼性を高めたり、消費電力を低減したりすることなどが容易にできる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施形態１の電子機器システムの構成を示すブロック図である。
【図２】図２は、実施形態１のフリップフロップ回路５１の構成を示す回路図である。
【図３】図３は、クロック信号のデューティ比のずれの例を示す説明図である。
【図４】図４は、実施形態１の電子機器システムに用いられるシステムＬＳＩ１の検査方法を示すブロック図である。
【図５】図５は、実施形態１のシステムＬＳＩ１の検査結果の例を示す説明図である。
【図６】図６は、実施形態１のシステムＬＳＩ１の検査および動作を示すフローチャートである。
【図７】図７は、実施形態１の変形例の電子機器システムの構成を示すブロック図である。
【図８】図８は、実施形態２の電子機器システムの構成を示すブロック図である。
【図９】図９は、実施形態３の電子機器システムの構成を示すブロック図である。
【図１０】図１０は、実施形態３のシステムＬＳＩ１における遅延回路１４の電源電圧と遅延時間との関係の例を示す説明図である。
【図１１】図１１は、実施形態３の電子機器システムに用いられるシステムＬＳＩ１の検査方法を示すブロック図である。
【図１２】図１２は、実施形態４の電子機器システムの構成を示すブロック図である。
【図１３】図１３は、実施形態４の他の電子機器システムの構成を示すブロック図である。
【図１４】図１４は、実施形態５の電子機器システムに用いられるシステムＬＳＩ１の検査方法を示すブロック図である。
【図１５】図１５は、実施形態５の電子機器システムの構成を示すブロック図である。
【図１６】図１６は、実施形態５の電子機器システムの出力ドライバ回路１５における出力インピーダンスが調整される回路の例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同一または類似した機能を有する構成要素については同一の符号を付して適宜説明を省略する。
【００１２】
《発明の実施形態１》
（電子機器システムの構成）
本発明の実施形態１として、複数の論理回路モジュールを含むシステムＬＳＩ（半導体集積回路）と、上記システムＬＳＩにクロック信号を供給するコントローラとを備えた電子機器システムについて説明する。この実施形態では、上記システムＬＳＩが備えるラッチ回路が、上記クロック信号のデューティ比によって動作に影響を受ける回路である例を示す。
【００１３】
より詳しくは、電子機器システムは、例えば図１に示すように、システムＬＳＩ１と、このシステムＬＳＩ１によってデータを読み書きされるＤＤＲ−ＳＤＲＡＭ４（Double Data Rate Synchronous Dynamic Random Access Memory：ダブルデータレート同期型ダイナミックランダムアクセスメモリ）と、上記システムＬＳＩ１およびＤＤＲ−ＳＤＲＡＭ４を制御するコントローラ３とを備えている。このような電子機器システムは、例えばテレビジョン受像機などに用いられる。
【００１４】
システムＬＳＩ１は、電気ヒューズ１１を内蔵するとともに、内部クロック発生回路１２と、データ入出力ラッチ回路１３とを備えている。
【００１５】
上記電気ヒューズ１１は、後述するように、システムＬＳＩ１に供給されるデータストローブクロック信号ＣＬＫが有するべきデューティ比を示すデューティ比情報（アクセスパラメータの最適値）を記憶するものである。
【００１６】
データ入出力ラッチ回路１３は、ＤＤＲ−ＳＤＲＡＭ４に対するインターフェイスとしての機能を有するもので、ＤＤＲ−ＳＤＲＡＭ４に書き込むデータ、およびＤＤＲ−ＳＤＲＡＭ４から読み出されたデータを一旦保持するようになっている。このデータ入出力ラッチ回路１３は、具体的には、例えば図２に示すようにインバータと３ステートインバータから成るフリップフロップ回路５１が、データのビット数分設けられて構成されている。
【００１７】
内部クロック発生回路１２は、例えば、コントローラ３から供給される４００ＭＨｚのクロック信号ＣＬＫを逓倍して、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して立ち上がる２倍の周波数（８００ＭＨｚ）の内部クロック信号ＣＬＫ’を発生し、データ入出力ラッチ回路１３に供給するようになっている。これによって、クロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジの両エッジに同期して（２倍の転送レートで）、ＤＤＲ−ＳＤＲＡＭ４との間でのデータ転送が行われる。
【００１８】
一方、上記システムＬＳＩ１を制御するコントローラ３は、読み出し部６１と、クロック発振回路６２と、デューティ比調整部６３とを備えている。
【００１９】
上記読み出し部６１は、システムＬＳＩ１の電気ヒューズ１１に記憶されているデューティ比情報を読み出すとともに（ＦＳＯ）、上記デューティ比情報に基づいて、デューティ比調整部６３を制御するためのデューティ比調整信号を出力する調整部としても機能するようになっている。上記読み出し部６１としては、具体的には、例えばプロセッサを用い、上記プロセッサがソフトウェアを実行することによって、電気ヒューズ１１からデューティ比情報を読み出し、デューティ比調整信号を出力するように構成することができる。なお、これに限らずハードウェアによって上記デューティ比情報が読み出されるようにしたり、システムＬＳＩ１との間の通信動作によって上記デューティ比情報が取得されるようにしたりしてもよい。また、デューティ比調整信号としては、読み出したデューティ比情報をそのまま出力するようにしてもよいし、デコードや演算などを施して出力するようにしてもよい。また、デューティ比情報として最適値ではなく供給されることが可能なデューティ比の範囲や上限値、または下限値などの値が記憶されている場合には、上記範囲の中心値を求めたり、他の条件も考慮した値を求めたりするようにしてもよい。
【００２０】
デューティ比調整部６３は、上記デューティ比調整信号に応じて、クロック発振回路６２で発振されたクロック信号のデューティ比（例えば立ち上がりエッジ、または立ち下がりエッジの少なくとも一方の位相）を調整し、システムＬＳＩ１、およびＤＤＲ−ＳＤＲＡＭ４にクロック信号ＣＬＫとして出力するようになっている。デューティ比の調整方法は特に限定されず、種々の公知の手法が適用できる。具体的には、例えば、入力されたクロック信号と、これを遅延させた信号とをＡＮＤ回路またはＯＲ回路で合成するとともに、上記遅延量をデューティ比調整信号に応じて切り替えるようにすることができる。また、デューティ比調整部６３に設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成するＮ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタおよび／またはＰ型ＭＯＳトランジスタの駆動能力を切り替えるようにして、クロック信号のエッジの位相を変移させるようにしたりしてもよい。
【００２１】
（クロック信号のデューティ比について）
次に、クロック信号ＣＬＫのデューティ比、および内部クロック信号ＣＬＫ’の周期について説明する。
【００２２】
まず、クロック信号ＣＬＫのデューティ比が正確に５０％で、内部クロック発生回路１２を構成するトランジスタの閾値などが適当である場合について説明すると、この場合には、内部クロック信号ＣＬＫ’の周期は正確にクロック信号ＣＬＫの周期１／２になる。すなわち、内部クロック信号ＣＬＫ’の各サイクルにおけるマージンは均等であり最も大きくなる。
【００２３】
ところが、クロック信号ＣＬＫのデューティ比が正確に５０％でも、例えば、製造過程においてトランジスタの閾値にばらつきを生じると、内部クロック信号ＣＬＫ’の周期が変動する。具体的には、例えば、内部クロック発生回路１２の入力バッファに設けられるＮ型ＭＯＳトランジスタの閾値Ｖｔが所定の標準値よりも低く、Ｐ型ＭＯＳトランジスタの閾値Ｖｔの絶対値｜Ｖｔ｜が所定の標準値よりも高く仕上がった場合、上記入力バッファの出力は、立ち上がりが遅く、立ち下がりは速くなる。そこで、上記入力バッファに例えば図３に波形Ａとして示すようなデューティ比が５０％のクロック信号が入力されたとしても、出力されるクロック信号のデューティ比は波形Ｂとして示すように４８％などと小さくなる。この場合、クロック信号ＣＬＫが“Ｈ”レベルである期間に対応する内部クロック信号ＣＬＫ’の周期は短くなり、“Ｌ”レベルである期間に対応する周期は長くなる。すなわち、データの保持タイミングの最小マージンが小さくなってデータが正しく保持されない可能性が高くなる。
【００２４】
（システムＬＳＩ１の検査）
そこで、本実施形態の電子機器システムにおいては、トランジスタの閾値のばらつき等に応じて、内部クロック発生回路１２に入力されるクロック信号ＣＬＫのデューティ比をあらかじめ５０％からずらすことによって、最終的に内部クロック信号ＣＬＫ’の周期が一定になるようになっている。デューティ比をどれだけずらせばよいか、すなわちシステムＬＳＩ１に供給されるクロック信号ＣＬＫが有するべきデューティ比は、例えばシステムＬＳＩ１の製造時などに以下のような検査によって求められ、システムＬＳＩ１の電気ヒューズ１１にデューティ比情報として記憶される。
【００２５】
上記検査は、例えば図４に示すように、システムＬＳＩ１にテスター２が接続されて行われる。テスター２は、システムＬＳＩ１にクロック信号ＣＬＫを供給するとともに、テストデータＱをデータ入出力ラッチ回路１３に一旦書き込んだ後に読み出し、書き込んだデータと読み出されたデータとが一致するかどうか、すなわち書き込みおよび読み出しが適切に行われたかどうかを判定する。さらに、上記のようなテストを、システムＬＳＩ１に供給するクロック信号ＣＬＫのデューティ比を順次変化させながら（スキャン動作）繰り返し、テストに成功（パス）するデューティ比の範囲と失敗（フェイル）する範囲とを求める。
【００２６】
上記範囲は、例えば図５に製品Ａ、Ｂとして示すように、システムＬＳＩ１の製造時のばらつき等によって、それぞれ一致するとは限らない。テスター２は、例えばテストに成功するデューティ比の範囲の中心値を求め、デューティ比情報として、電気ヒューズ１１に記憶させる（ＦＳＩ）。具体的には、上記製品Ａについては、デューティ比が５０％、製品Ｂについては４８％のクロック信号ＣＬＫが供給されるべきことを示すデューティ比情報が電気ヒューズ１１に記憶される。
【００２７】
ここで、上記検査は、高精度に行うためには、例えばパッケージングされた状態のシステムＬＳＩ１、すなわち出荷される最終形態のシステムＬＳＩ１に対して行われることが好ましい。また、さらに、システムＬＳＩ１が実装されるプリント配線板（システムボード）と同じまたは類似した配線パターンを有するプリント配線板等に一時的に実装して検査してもよい。この場合には、クロック信号ＣＬＫやテストデータＱがプリント配線板の配線パターンを伝播する際の遅延なども実際の使用状態に近くなるので、より高精度な検査を容易に行うことができる。それゆえ、プリント配線板等の配線パターンや実装パターンが種々に設定される場合でも、それぞれの配線パターンに応じたデューティ比のクロック信号ＣＬＫが供給されるので、プリント配線板等の設計自由度を向上させて生産性を向上させることも容易にできる。
【００２８】
また、仕様温度範囲内での最高温度や、最低温度、および中間の温度などで検査して、何れの温度でもテストにパスするデューティ比を求めるなどしてもよい。
【００２９】
また、実際の使用時と同様の回路負荷が生じる動作状態で検査してもよい。さらに、検査工程におけるシステムＬＳＩの動作よりも電子機器システムに実装された状態でのシステムＬＳＩの動作の方が高負荷な場合（システムＬＳＩ上の多数の論理回路モジュールが同時に動作する場合）などに、そのような負荷状態を模すために、システムＬＳＩ１のスピード性能を律速する高温状態、例えば仕様条件として定められた最高使用温度よりも高い温度で検査するようにしてもよい。
【００３０】
なお、上記のような検査の条件が、実際の使用時に比べて上記テストにパスするデューティ比の範囲が狭くなる条件であれば、上限や下限に対するマージンが大きくなる検査結果が得られることになる。
【００３１】
（システムＬＳＩ１の使用時の動作について）
上記のようにして電気ヒューズ１１にデューティ比情報が記憶されたシステムＬＳＩ１を用いた電子機器システムでは、例えば電源が立ち上げられる際に、次のような動作が行われる。まず、コントローラ３の読み出し部６１が、システムＬＳＩ１の電気ヒューズ１１に記憶されているデューティ比情報を読み出し（ＦＳＯ）、デューティ比調整部６３にデューティ比調整信号を出力する。デューティ比調整部６３は、上記デューティ比調整信号に応じて、クロック発振回路６２で発振されたクロック信号（例えば周波数が４００ＭＨｚでデューティ比は５０％）のデューティ比を調整し、上記製品Ｂの場合であれば、デューティ比が４８％のクロック信号ＣＬＫをシステムＬＳＩ１に出力する。
【００３２】
システムＬＳＩ１では、上記デューティ比が４８％のクロック信号ＣＬＫが入力されると、例えば内部クロック発生回路１２の入力バッファが、その入力バッファを構成するトランジスタの閾値Ｖｔのばらつき等に応じて、デューティ比が５０％のクロック信号を出力する。そこで、内部クロック発生回路１２は、そのクロック信号を逓倍して、周波数が８００ＭＨｚで、かつ、周期が一定の内部クロック信号ＣＬＫ’を出力する。そこで、データ入出力ラッチ回路１３に、ＤＤＲ−ＳＤＲＡＭ４との間で入出力されるデータを適切なタイミングで保持させることができる。
【００３３】
図６は上記検査およびシステムＬＳＩ１が使用される際の動作を示すフローチャートである。（Ｓ１）まず、検査工程においてシステムＬＳＩ１のトランジスタの閾値の製造ばらつき等の個体差に対してアクセスパラメータの最適値情報が検出され、システムＬＳＩ１内蔵の不揮発メモリに記録される。（Ｓ２）その後、システムＬＳＩ１が実装された電子機器システムの電源立ち上げの際には、上記システムＬＳＩ１に記録された最適値情報がコントローラ３によって読み出され、（Ｓ３）その最適値情報に基づいて、コントローラ３におけるシステムＬＳＩ１へのアクセスパラメータが調整される。すなわちシステムＬＳＩ１に供給されるクロック信号ＣＬＫのデューティ比が調整される。これにより検査工程で検出されたシステムＬＳＩ１に最適なデューティ比のクロック信号ＣＬＫが電子機器システム上で再現できる。
【００３４】
上記のように、電子機器システム上において、例えばシステムＬＳＩ１とＤＤＲ−ＳＤＲＡＭ４のインターフェイス部にとって最適なクロック信号ＣＬＫのデューティ比を再現した状態での電子機器システムを実現することが可能となり、ＤＤＲ−ＳＤＲＡＭインターフェイス部の動作に対してデータ転送の信頼性の高い電子機器システムを提供することができる。
【００３５】
すなわち、システムＬＳＩ１の回路規模を小さく抑えつつ、システムＬＳＩ１の製造ばらつき等に対して電子機器システムを適切に動作させることなどが容易にできる。
【００３６】
（変形例）
上記の例では、システムＬＳＩ１において、内部クロック発生回路１２とデータ入出力ラッチ回路１３とを組み合わせた回路にクロック信号ＣＬＫが入力される例を示したが、これは１例であり、外部から入力されるクロック信号ＣＬＫのデューティ比が動作に影響する回路であって、かつ、適切なデューティ比がシステムＬＳＩ１ごとに異なる可能性のある回路であれば、同様の効果を得ることができる。
【００３７】
すなわち、逓倍機能を有する内部クロック発生回路１２が設けられるのに限らず、単にバッファリングするだけの回路などが設けられていてもよい。さらに、必ずしも内部クロック発生回路１２などが設けられず、クロック信号ＣＬＫがデータ入出力ラッチ回路１３等に直接入力される構成などであっても、そのデータ入出力ラッチ回路１３等が、クロック信号ＣＬＫのデューティ比によって動作に影響を受ける回路であればよい。
【００３８】
また、データ入出力ラッチ回路１３のようにラッチ機能を有しＤＤＲ−ＳＤＲＡＭ４とのインターフェイスとなる回路も１例であって、クロック信号に基づいて上記のように動作し、かつデューティ比が動作に影響する回路であればよい。すなわち、必ずしもラッチ機能を有する回路でなくてもよいし、他のＬＳＩと接続される回路でなくてもよいし、また、他のＬＳＩに接続される回路であっても、上記他のＬＳＩはシステムＬＳＩ１と同じクロック信号ＣＬＫが入力されるＬＳＩでなくてもよい。
【００３９】
また、クロック信号ＣＬＫが供給される半導体集積回路がシステムＬＳＩ１である例を示したが、これも半導体集積回路の１例であって、これに限らず、本発明は種々の半導体集積回路に適用できる。具体的には、例えば、図７に示すように、電気ヒューズ１１、内部クロック発生回路１２、およびデータ入出力ラッチ回路１３を有するＤＤＲ−ＳＤＲＡＭ４に供給されるクロック信号ＣＬＫのデューティ比が、コントローラ３によって制御されるようにしてもよい。
【００４０】
また、上記の例では、デューティ比情報の記憶回路として電気ヒューズ１１を用いる例を示したが、記憶回路はシステムＬＳＩ１に搭載可能な不揮発性メモリであれば特に限定されるものではない。例えば、いわゆる先端プロセスで製造されるアンチヒューズ等を用いてもよい。また、再書き込みが可能な素子などが用いられてもよい。
【００４１】
《発明の実施形態２》
複数のＬＳＩに記憶されたデューティ比情報に基づいてデューティ比が制御されるようにしてもよい。
【００４２】
実施形態２の電子機器システムには、図８に示すように、図１、および図７について説明したのと同様に、それぞれ電気ヒューズ１１を内蔵したシステムＬＳＩ１、およびＤＤＲ−ＳＤＲＡＭ４が設けられている。コントローラ３の読み出し部６１は、上記２つの電気ヒューズ１１に記憶されたデューティ比情報を読み出して、デューティ比調整部６３を制御するようになっている。
【００４３】
具体的には、読み出し部６１は、例えばシステムＬＳＩ１とＤＤＲ−ＳＤＲＡＭ４の電気ヒューズ１１に記憶されたデューティ比の最適値の平均値を求め、そのデューティ比のクロック信号ＣＬＫが出力されるようにデューティ比調整部６３を制御する。なお、これに限らず、電気ヒューズ１１に、供給されることが可能なデューティ比の範囲や上限値、または下限値などの情報が記憶されている場合には、重複範囲内の値、例えば重複範囲の中心値を求めてクロック信号ＣＬＫのデューティ比とするようにしてもよい。もっとも、システムＬＳＩ１、ＤＤＲ−ＳＤＲＡＭ４が、同一のクロック信号を供給される必要がない場合には、デューティ比調整部６３を複数設けて、それぞれのＬＳＩに最適なデューティ比のクロック信号ＣＬＫが独立して供給されるようにしてもよい。
【００４４】
《発明の実施形態３》
システムＬＳＩに供給される電源電圧が調整されて、システムＬＳＩが適切に動作するとともに消費電力が小さく抑えられる電子機器システムの例を説明する。
【００４５】
（電子機器システムの構成）
実施形態３の電子機器システムは、例えば図９に示すように、システムＬＳＩ１と、複数の論理回路モジュールを含むシステムＬＳＩ１と、このシステムＬＳＩ１によってデータを読み書きされるＲＡＭ６と、上記システムＬＳＩ１およびＲＡＭ６に電源電圧ＶＤＤを供給するレギュレータ５（コントローラ）とを備えている。
【００４６】
システムＬＳＩ１は、電気ヒューズ１１を内蔵している。この電気ヒューズ１１には、システムＬＳＩ１に供給されるべき電源電圧ＶＤＤを示す電源電圧情報（アクセスパラメータの最適値）が記憶される。
【００４７】
システムＬＳＩ１は、また、遅延回路１４を有している。ここで、上記遅延回路１４は、ＲＡＭ６との間で読み書きされるデータに応じた信号が伝播される回路を代表して描くもので、信号を遅延させることが必要なことを意味するものではない。以下では、上記遅延回路１４の遅延時間は短いほどよく、要求性能として、許容される遅延時間の上限が定められているとして説明する。
【００４８】
すなわち、例えば、ＭＯＳトランジスタを用いた回路は一般に電源電圧が高いほど遅延時間が短くなる。そこで、レギュレータ５から供給される電源電圧ＶＤＤが高いほど、図１０に示すように、遅延回路１４における遅延時間のマージンが大きくなるが、一方、消費電力は大きくなる。また、例えば、製造過程においてトランジスタの閾値にばらつきを生じると、同図に３つのＬＳＩ−Ａ〜Ｃの例を示すように、遅延時間を要求性能に抑えるために必要な電源電圧ＶＤＤは、同図にＶA〜ＶCとして示すように同一とはならない。より詳しくは、例えば、トランジスタの閾値Ｖｔのばらつきによって絶対値｜Ｖｔ｜が高いほど、必要な電源電圧ＶＤＤは高くなる（ＬＳＩ−Ａ）一方、絶対値｜Ｖｔ｜が低いほど必要な電源電圧ＶＤＤは低くなる（ＬＳＩ−Ｃ）。そこで、例えばシステムＬＳＩ１の閾値Ｖｔに応じた電源電圧ＶＤＤを供給することにより、それぞれのシステムＬＳＩ１について、適切に動作させるとともに消費電力を小さく抑えることができる。
【００４９】
上記システムＬＳＩ１に電源電圧ＶＤＤを供給するレギュレータ５は、前記図９に示すように、読み出し部６１と、電圧調整部６４とを備えている。
【００５０】
上記読み出し部６１は、実施形態１で説明したのと同様にして、電圧調整部６４を制御するための電圧調整信号を出力するようになっている。
【００５１】
電圧調整部６４は、上記電圧調整信号に応じて、システムＬＳＩ１、およびＲＡＭ６に供給する電源電圧ＶＤＤを調整するようになっている。
【００５２】
（システムＬＳＩ１の検査）
システムＬＳＩ１の検査は、例えば図１１に示すように、システムＬＳＩ１にテスター２が接続されて行われる。テスター２は、システムＬＳＩ１に電源電圧ＶＤＤを供給した状態で、テスト信号ＱをシステムＬＳＩ１に出力して、遅延回路１４の遅延時間を検査する。より具体的には、例えば、遅延回路１４に入力された信号が伝播して遅延回路１４から出力されるまでの時間を計測し、または所定の時間以下であるかどうかを判別する。さらに、上記のようなテストを、システムＬＳＩ１に供給する電源電圧ＶＤＤを順次変化させながら繰り返し、要求性能に応じた遅延時間になる最低の電源電圧ＶＤＤを求め、その電源電圧または所定の余裕を持たせた電圧を示す電源電圧情報を電気ヒューズ１１に記憶させる。
【００５３】
なお、上記のような検査は、ＲＡＭ６との間で入出力される信号の遅延時間に対して行うのに限らず、要求性能として遅延時間が規定されている他のパスや、クリティカルパスが特定される場合にはそのパスになど対して行うようにしてもよい。また複数のパスについて何れも要求性能を満たす電源電圧ＶＤＤを求めるようにしてもよい。また、ＲＡＭ６との間で入出力される信号のパスのように双方向に信号が伝播されるパスについては、必要に応じて各方向に伝播する場合の遅延時間を検査してもよい。また、システムＬＳＩ１の使用時に実際に信号が伝播するパスに限らず、検査精度等に応じた検査専用のパスを設けて、そのパスの遅延時間を検査してもよい。さらに、遅延時間を直接検査するのに限らず、システムＬＳＩ１が適切に動作しているかどうかを判定するようにしてもよい。
【００５４】
また、実施形態１で説明したように、パッケージングされた状態や、所定のプリント配線板等に実装された状態、種々の温度の状態などで検査するようにしてもよい。
【００５５】
（システムＬＳＩ１の使用時の動作について）
上記のようにして電気ヒューズ１１に電源電圧情報が記憶されたシステムＬＳＩ１を用いた電子機器システムでは、実施形態１と同様に、例えば電源が立ち上げられる際に、レギュレータ５の読み出し部６１がシステムＬＳＩ１の電気ヒューズ１１に記憶されている電源電圧情報を読み出し、電圧調整部６４に電圧調整信号を出力する。電圧調整部６４は、電圧調整信号に応じた電圧を発生し、システムＬＳＩ１に供給する。
【００５６】
これにより、システムＬＳＩ１が、要求される動作速度で適切に動作し、しかも消費電力は小さく抑えられる。特に、例えば、製造ばらつきによって閾値Ｖｔの絶対値｜Ｖｔ｜が低いほどリーク電流および消費電力は大きくなるが、そのような場合には、適切な動作が可能な範囲で電源電圧ＶＤＤを低く調整して消費電力を低減できる一方、閾値Ｖｔの絶対値｜Ｖｔ｜が高いほど遅延時間が長くなりがちであるが、そのような場合には、電源電圧ＶＤＤを高く調整して、適切な動作を可能にすることができる。それゆえ、上記のような電子機器システムを、例えば、携帯電話や携帯端末などの携帯用機器に用いてバッテリーの寿命を向上させることも容易にできる。
【００５７】
《発明の実施形態４》
上記のように電気ヒューズ１１に記憶された情報に基づく制御は、ＬＳＩの外部のコントローラ３またはレギュレータ５だけで行われるのに限らず、ＬＳＩの内部でも種々の制御が行われるようにしてもよい。
【００５８】
具体的には、例えば図１２および図１３に示すように、電気ヒューズ１１に記憶された制御情報は、前記実施形態１、３と同様に、コントローラ３またはレギュレータ５から読み出されて、システムＬＳＩ１等に供給されるクロック信号ＣＬＫのデューティ比や電源電圧ＶＤＤが調整されるとともに、さらに、例えば内部クロック発生回路２２にも出力されるようになっている。内部クロック発生回路２２は、上記制御情報に基づいて、クロック信号ＣＬＫ等のエッジに対する遅延回路を切り替え、回路特性を調整することによって（例えば立ち上がりエおよび／または立ち下がりエッジの）位相調整を行う。これによって、より高精度なクロック信号の位相調整を実現して、ＤＤＲ−ＳＤＲＡＭインターフェイス部の動作に対してさらにデータ転送の信頼性を向上させることができる。
【００５９】
なお、電気ヒューズ１１に記憶された制御情報に基づく制御としては、上記に限らず、例えば前記特許文献１に記載されているような入力容量、スキュー、リフレッシュ周期、語構成設定等の種々の調整、制御が行われるようにしてもよい。
【００６０】
上記のように、ＬＳＩ内外での制御を併用することによって、例えば、ＬＳＩの外部からしかできない制御や外部から制御する方がハードウェア規模や精度などの点で有利な制御を可能にするとともに、ＬＳＩの内部でしかできない制御や内部で制御することが有利な制御を行うことができる。
【００６１】
《発明の実施形態５》
以下、本発明の第５の実施の形態について、図面を参照しながら説明する。
【００６２】
図１４は、実施形態５の電子機器システムを構成する例えばシステムＬＳＩ１の製造時における検査の例を示したもので、図１４において、１はシステムＬＳＩ、２はテスター、１１はシステムＬＳＩ１に内蔵された電気ヒューズ、１５はシステムＬＳＩ１のデータ出力ドライバ回路である。また、図１５は上記システムＬＳＩ１を用いた出力ドライバ調整電子機器システムを示したもので、４はＤＤＲ−ＳＤＲＡＭ、７はシステムＬＳＩ１を制御するコントローラ、１６はシステムＬＳＩ１に内蔵されたレジスタである。
【００６３】
以下、動作について説明する。電子機器システム上では特にシステムＬＳＩ１とメモリ（ＤＤＲ−ＳＤＲＡＭ４）のバス接続において、インピーダンスのミスマッチによる反射の影響により、データ（Ｑ）の誤転送が発生する。特に高速データ転送の場合にはなおさらであり、さらに、個別の電子機器システム毎に最適値は異なる。そこで、システムＬＳＩ１の出力ドライバ回路１５の出力インピーダンスを可変調整できる回路構成をとり、システムＬＳＩ１の検査工程において、製造ばらつきに応じた出力ドライバ回路１５の出力電流を測定することにより出力インピーダンスが測定され、ばらつきによる個体差の情報がシステムＬＳＩ１に内蔵された電気ヒューズ１１に記録される。
【００６４】
その後、システムＬＳＩ１が実装された電子機器システムにおいて電源立ち上げの際に、電気ヒューズ１１に記録された出力ドライバ回路１５の出力インピーダンス情報がコントローラ７に読み出され（ＦＳＯ）、最適な出力インピーダンスになるようにコントローラからＭｏｄｅ信号がシステムＬＳＩ１のレジスタ１６に転送されて出力ドライバサイズが調整される。図１６は出力ドライバ回路１５における出力インピーダンスが調整される回路の一例を示している。この出力ドライバ回路１５は、インバータ回路１７，２０，２１と、クロックトインバータ回路１８，１９とを備えて構成されている。レジスタ１６の信号に基づいて出力バッファのサイズが変更されることで出力ドライバ回路１５の出力インピーダンスが変更される。このようにすることで、電子機器システム上で、システムＬＳＩ１の製造ばらつきに対して最適な出力インピーダンスを実現でき、個別の電子機器システム毎に最適なメモリバスインターフェイスを実現することが可能になる。
【００６５】
（その他の事項）
上記各実施形態や変形例において説明した構成要素は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば、実施形態１で説明したようにクロック信号ＣＬＫのデューティ比を調整するとともに、実施形態３で説明したように電源電圧も調整されるようにしてもよい。また、実施形態２で説明したように複数のＬＳＩに記憶された情報に応じた調整がなされる構成を実施形態３のような電源電圧の調整に対して適用してもよい。もっとも、電源電圧等の場合には、各ＬＳＩに独立した電源電圧を供給するようにしてもよい。
【００６６】
また、調整される信号としては、上記のようにクロック信号のデューティ比に限らず、ＬＳＩに供給される種々の信号の電気的特性を調整するようにしてもよい。すなわち、上記クロック信号のデューティ比の調整は、エッジタイミングの調整の一例であり、その他、全てのエッジのタイミングの調整、つまりクロック信号の位相を調整するなどしてもよい。これによって、クロック信号の位相と、他のデータ信号や制御信号等のタイミングとの整合性を取ることなどが容易にできる。また、クロック信号の周波数を調整するようにしてもよいし、さらには、クロック信号に限らず、種々の制御信号のタイミングなどを調整するようにしてもよい。
【００６７】
また、調整される電圧に関しても、電源電圧に限らず、例えば、ＬＳＩに供給される基板バイアス電圧を含むバイアス電圧、または種々の基準電圧などが調整されるようにしてもよい。
【００６８】
また、特性に関する情報が記憶された第１のＬＳＩに直接供給される信号または電圧が調整されるのに限らず、上記第１のＬＳＩと協調動作する第２のＬＳＩに供給される信号または電圧が調整されるようにしてもよい。すなわち、例えば、第２のＬＳＩに所定のクロック信号が入力され、そのクロック信号、またはこれに応じたストローブ信号等が、データ信号と伴に第１のＬＳＩに入力される場合、または上記クロック信号に同期したタイミングの種々の信号が第１のＬＳＩに入力される場合などには、第２のＬＳＩに入力されるクロック信号が調整されることによって、第１のＬＳＩに入力される信号が間接的に調整されることになるので、同様の効果を得ることができる。
【産業上の利用可能性】
【００６９】
本発明は、例えば、半導体集積回路の製造時のばらつきなどに応じた、適切な信号または電圧が半導体集積回路に供給されるようにして、例えば、半導体集積回路の回路規模を小さく抑えつつ、半導体集積回路の信頼性を高めたり、消費電力を低減したりすることなどが容易にでき、例えば、システムＬＳＩ（Large Scale Integration：半導体集積回路）等のＬＳＩを有する電子機器システム、特に、ＬＳＩの製造ばらつきに対する調整等が可能な電子機器システム等として有用である。
【符号の説明】
【００７０】
１      システムＬＳＩ
２      テスター
３      コントローラ
４      ＤＤＲ−ＳＤＲＡＭ
５      レギュレータ
６      ＲＡＭ
７      コントローラ
１１      電気ヒューズ
１２      内部クロック発生回路
１３      データ入出力ラッチ回路
１４      遅延回路
１５      出力ドライバ回路
１６      レジスタ
１７，２０，２１      インバータ回路
１８，１９      クロックトインバータ回路
２２      内部クロック発生回路
５１      フリップフロップ回路
６１      読み出し部
６２      クロック発振回路
６３      デューティ比調整部
６４      電圧調整部
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
その半導体集積回路の特性に関する情報を記憶する不揮発性メモリを有する半導体集積回路と、
上記半導体集積回路を制御するコントローラと、
を備え、
上記コントローラは、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路に対するアクセスパラメータを調整する機能を有することを特徴とする電子機器システム。
【請求項２】
請求項１の電子機器システムであって、
上記コントローラにおける上記半導体集積回路に対するアクセスパラメータを調整する機能は、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路または上記半導体集積回路と協調動作する他の半導体集積回路に供給する信号または電圧の電気的特性を調整する機能であることを特徴とする電子機器システム。
【請求項３】
請求項２の電子機器システムであって、
上記半導体集積回路の特性に関する情報は、その半導体集積回路の製造ばらつきによる特性の個体差に関する情報であることを特徴とする電子機器システム。
【請求項４】
請求項２の電子機器システムであって、
上記半導体集積回路または上記他の半導体集積回路に供給される信号はクロック信号、またはタイミング制御信号であり、上記電気的特性は、上記クロック信号のエッジタイミング、デューティ比、位相、および周波数の少なくとも１つ、または上記タイミング制御信号のエッジタイミングであることを特徴とする電子機器システム。
【請求項５】
請求項４の電子機器システムであって、
上記クロック信号は、上記半導体集積回路に供給され、上記半導体集積回路におけるデータの送信または受信を制御するクロック信号であることを特徴とする電子機器システム。
【請求項６】
請求項４の電子機器システムであって、
上記クロック信号は、上記他の半導体集積回路に供給され、上記半導体集積回路との間でのデータの送信または受信を制御するクロック信号であることを特徴とする電子機器システム。
【請求項７】
請求項２の電子機器システムであって、
上記半導体集積回路に供給される電圧は電源電圧、バイアス電圧、および基準電圧の少なくとも１つであり、上記電気的特性は、上記電源電圧、バイアス電圧、または基準電圧の電圧値であることを特徴とする電子機器システム。
【請求項８】
請求項７の電子機器システムであって、
上記電気的特性は、上記半導体集積回路の動作における所定の信号経路における遅延時間が所定以下になる電源電圧の電圧値であることを特徴とする電子機器システム。
【請求項９】
請求項１の電子機器システムであって、
上記半導体集積回路は、複数の論理回路モジュールを含むシステムＬＳＩであることを特徴とする電子機器システム。
【請求項１０】
請求項１の電子機器システムであって、
上記半導体集積回路は、メモリであることを特徴とする電子機器システム。
【請求項１１】
請求項１０の電子機器システムであって、
上記半導体集積回路は、ダブルデータレート同期型ダイナミックランダムアクセスメモリであることを特徴とする電子機器システム。
【請求項１２】
請求項１の電子機器システムであって、
上記不揮発性メモリは、ヒューズ、およびアンチヒューズの少なくとも一方を用いて構成されていることを特徴とする電子機器システム。
【請求項１３】
請求項１の電子機器システムであって、
上記半導体集積回路は、上記不揮発性メモリに記憶された情報に基づいて、回路特性が調整されるように構成されていることを特徴とする電子機器システム。
【請求項１４】
請求項１の電子機器システムであって、
上記不揮発性メモリに記憶されている情報は、上記アクセスパラメータの最適値、上限値、下限値、および上下限値を示す情報のうちの少なくとも１つであることを特徴とする電子機器システム。
【請求項１５】
請求項１の電子機器システムであって、
上記不揮発性メモリに記憶されている情報は、その半導体集積回路の検査によって検出された情報であることを特徴とする電子機器システム。
【請求項１６】
請求項１５の電子機器システムであって、
上記半導体集積回路の検査は、上記半導体集積回路がパッケージングされた状態で行われたことを特徴とする電子機器システム。
【請求項１７】
請求項１５の電子機器システムであって、
上記半導体集積回路の検査は、所定の配線基板に実装された状態で行われたことを特徴とする電子機器システム。
【請求項１８】
請求項１５の電子機器システムであって、
上記半導体集積回路の検査は、上記半導体集積回路の仕様条件として定められた最高使用温度よりも高い温度で行われたことを特徴とする電子機器システム。
【請求項１９】
請求項１の電子機器システムであって、
上記アクセスパラメータは、上記半導体集積回路に設けられたドライバ回路の出力インピーダンスに関するものであることを特徴とする電子機器システム。
【請求項２０】
半導体集積回路に設けられた不揮発性メモリに記憶された、その半導体集積回路の特性に関する情報を読み出す読み出し部と、
読み出された情報に基づいて、上記半導体集積回路または上記半導体集積回路と協調動作する他の半導体集積回路に供給する信号または電圧の電気的特性を調整する調整部と、
を有することを特徴とする半導体集積回路のコントローラ。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009139101.tif 000019
【図２】
2009139101.tif 000020
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009139101.tif 000028
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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