(57)【要約】本発明は、相変化材料の第１層（１４）と接触する多量の底部電極（５）と、開口部（１３）を有する誘電層（１２）と、この誘電層中の開口部を通して相変化材料の第１層に接触する相変化材料の第２層（６）と、この相変化材料の第２層に接触する頂部電極（７）とを有する縦型相変化メモリ（ＰＣＭ）セルを開示する。
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【特許請求の範囲】
【請求項１】
底部電極と、
この底部電極上にオーバーレイする導電材料の第１導電層と、
この第１導電層上にオーバーレイする電気的絶縁材料のパターン形成層と、
前記パターン形成層のパターンを補間するボリュームを少なくとも部分的に充填し、前記第１導電層に対してオーム接触する相変化材料と、
前記パターン形成層上にオーバーレイし、前記相変化材料とオーム接触する導電材料の第２導電層と、
頂部電極と
を有することを特徴とする相変化メモリ素子。
【請求項２】
請求項１に記載のメモリ素子において、前記パターン形成層のパターンを補間する前記ボリュームは、電気的絶縁材料のプラグを有し、このプラグと前記パターンの周縁との間に閉ループ状の溝を形成し、前記相変化材料と前記第２導電層との間の前記オーム接触をこの周縁に近接配置する相変化メモリ素子。
【請求項３】
請求項１または２に記載のメモリ素子において、前記第１導電層は、前記パターン形成層の前記パターンに自己整列するキャビティを有する記載の相変化メモリ素子。
【請求項４】
請求項１〜３のいずれか一項に記載のメモリ素子において、前記第１導電層および前記第２導電層の前記導電材料を、相変化材料とした相変化メモリ素子。
【請求項５】
請求項４に記載のメモリ素子において、前記第１導電層、前記第２導電層、および前記パターン形成層の前記パターンを補間する前記ボリューム内における相変化材料を、同一相変化材料るとした相変化メモリ素子。
【請求項６】
請求項５に記載の相変化メモリ素子において、前記相変化材料は、ゲルマニウム、アンチモンおよびテルリウムの混合物、または銀、インジウム、アンチモンおよびテルリウムの混合物のような二元、三元または四元合金を含むカルコゲナイドのグループから選択した相変化メモリ素子。
【請求項７】
請求項４〜６に記載の相変化メモリ素子において、前記第１導電層、前記第２導電層、および前記パターン形成層の前記パターンを補間する前記ボリューム内における、少なくとも１個の前記相変化材料は、ドーピング要素を有するものとした相変化メモリ素子。
【請求項８】
請求項７に記載の相変化メモリ素子において、前記ドーピング要素を、窒素および／または酸素とした相変化メモリ素子。
【請求項９】
請求項１〜８のいずれか一項に記載の相変化メモリ素子において、電気的絶縁材料の前記パターン形成層は、少なくとも１個の開口を有する誘電材料の層とした相変化メモリ素子。
【請求項１０】
請求項２〜９のいずれかに記載の相変化メモリ素子において、電気的絶縁材料の前記プラグは、誘電材料のプラグとした相変化メモリ素子。
【請求項１１】
請求項９または１０に記載の相変化メモリ素子において、前記誘電材料は、酸化ケイ素、窒化ケイ素、窒酸化ケイ素、炭化ケイ素のグループから選択した相変化メモリ素子。
【請求項１２】
相変化メモリ素子を製造する方法であって、
基板に底部電極を形成するステップと、
前記底部電極上に導電材料の第１導電層を形成するステップと、
前記第１導電層上に誘電材料の第１誘電層を形成するステップと、
前記第１導電層を露出させるよう前記第１誘電層中に少なくとも１個の開口を形成するステップと、
前記少なくとも１個の開口を相変化材料で少なくとも部分的に充填するステップと、
前記第１誘電層上にオーバーレイして、前記少なくとも１個の開口内における前記相変化材料に接触する導電材料の第２導電層を形成するステップと、
前記第２導電層上に頂部電極を形成するステップと
を有することを特徴とする方法。
【請求項１３】
請求項１２に記載の方法において、前記相変化材料層は、前記少なくとも１個の開口を部分的に充填するものとし、前記方法は、さらに
前記部分的に充填した少なくとも１個の開口内に誘電材料のプラグを形成し、これにより、閉ループ状の溝を生ずるようにしたステップを有する方法。
【請求項１４】
請求項１２または１３に記載の方法において、さらに、前記少なくとも１個の開口自己整列するよう前記第１導電層にキャビティをエッチングするステップを有する方法。
【請求項１５】
請求項１２〜１４のいずれか一項に記載の方法において、前記第１導電層および前記第２導電層の前記導電材料を、相変化材料とした方法。
【請求項１６】
請求項１５に記載の方法において、前記第１導電層、前記第２導電層、および前記パターン形成層の前記パターンを補間する前記ボリューム内における相変化材料を、同一相変化材料とした方法。
【請求項１７】
請求項１６に記載の方法において、前記相変化材料は、ゲルマニウム、アンチモンおよびテルリウムの混合物、または銀、インジウム、アンチモンおよびテルリウムの混合物のような二元、三元または四元合金を含むカルコゲナイドのグループから選択した請求項１６に記載の方法。
【請求項１８】
請求項１５〜１７のいずれか一項に記載の方法において、前記第１導電層、前記第２導電層、および前記パターン形成層の前記パターンを補間する前記ボリューム内における、少なくとも１個の相変化材料は、ドーピング要素を有するものとした方法。
【請求項１９】
請求項１８に記載の方法において、前記ドーピング要素を、窒素および／または酸素とした方法。
【請求項２０】
請求項１〜１９のいずれか一項に記載の相変化メモリ素子において、前記誘電材料は、酸化ケイ素、窒化ケイ素、窒酸化ケイ素、炭化ケイ素のグループから選択した相変化メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性のメモリセルに関するものであり、このメモリセルは、熱エネルギーの供給により材料の電気抵抗を変化させることでプログラムする。特に本発明は、相変化メモリ（ＰＣＭ:Phase-Change Memories）に関する。特に本発明は、縦型（垂直）ＰＣＭメモリセルに関する。
【背景技術】
【０００２】
情報は、いわゆるフラッシュメモリでの導電層または誘電層における電荷蓄積、いわゆるＦｅＲＡＭメモリでの結晶における電荷再配列のような様々な物理的メカニズムを使用する不揮発性メモリに保持することができる。不揮発性メモリの１つのタイプとして、相変化ＲＡＭ（ＰＲＡＭ）としても知られる相変化メモリ（ＰＣＭ）がある。この場合、情報は、物理的状態（アモルファス状態／結晶状態）または相変化材料の結晶相、したがって相変化材料の抵抗を変化させることによりメモリセルに格納する。メモリセルに使用する場合、相変化材料の相は、一般的には、電力の小さなパルスで相変化材料を局部的に加熱することにより変化する。一般的にＰＣＭセルは、相変化材料の層に接触する２個の接点を有する。十分な電流が、一方の接点から他方の接点に、この相変化材料層を経て流れるとき、この層は局部的に加熱され、固体状態の局部的変化を引き起こす。このようにしてＰＣＭセルはプログラムされると言われる。固体状態、例えばアモルファス状態または結晶状態に基づいて、ビットの書込みまたは消去を行う。
【０００３】
ＰＣＭセルのいくつかの構造は、従来技術において、相変化層と接点との相対配置に基づいて、区別することができる。水平型のＰＣＭセルでは、電流は、相変化材料を経てほぼ水平方向へ流れる、すなわちＰＣｍセルを形成する基板とほぼ平行に流れる。このような水平型ＰＣＭセルの占有面積は、少なくとも互いに離れる接点の面積およびこれら接点間を補間する相変化材料の面積となる。積極的に削ぎ落しを行い、したがって個々のメモリセルの占有面積を減少するためには、ＰＣＭセルを縦型（垂直）構造とすることができる。従来の縦型ＰＣＭセルは、頂部（上部）電極としても知られる頂部（上部）接点と、底部（下部）電極としても知られる底部（下部）接点との間に挟まれる相変化材料の層を有する。頂部電極は、よくラベル付けヒータと称される。このような縦型ＰＣＭセルは、非特許文献１（２００４年５月５日にＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔ．Ｄｅｖ．Ｖｏｌ．５１の第７１４頁におけるピロバーノ(Pirovano)氏らによる論文「カルコゲナイド材料における低電界不定形状態の抵抗および閾値電圧のドリフト」）、および非特許文献２（ＩＥＤＭ２００１年議事録、第３６．５．１〜３６．５．４頁におけるＳ.ライ氏およびＴ.ローレイ氏による論文「スタンドアローンのＯＵＭ‐１８０ｎｍの不揮発性メモリセル素子技術および埋め込み用途」）に開示されている。縦型ＰＣＭセルの占有面積および対応するメモリアレイの密度は、少なくとも底部電極と相変化材料との間における界面（インタフェース）の面積である。この界面はＦ２のオーダーであり、ただしこのＦはある半導体の製造プロセスに利用できる最小の寸法である。一般的に底部電極と相変化材料との間における面積は、頂部電極と相変化材料との間における界面面積よりも小さい。ある電流に対して、電流密度は底部電極／相変化材料の界面で最大になる。この位置は、溶融スポット（１１）またはホットスポットとも称され、この領域で相変化材料は、まずジュール熱によって溶融し、相変化材料の結晶学的構造変化が始まる。図１は、基板（図示せず）上に形成した代表的な縦型ＰＣＭメモリセルの線図的な縦断面図および電気的に等価な図式を示す。縦型ＰＣＭメモリセル（１）は、選択トランジスタ（３）およびこの選択トランジスタ上に積層させたＰＣＭ素子（２）を有する。この実施例における選択トランジスタは、縦型ｐ‐ｎ‐ｐ型バイポーラトランジスタである。バイポーラトランジスタ（３）のｎ型基板（９）をメモリマトリックスのワード線（ＷＬ）に接続し、ｐ＋エミッタ（１０）を底部電極（５）に接続する。ｐ−コレクタ（８）を接地（アース）接続する。底部電極（５）は、金属などの導電材料により形成し、層間誘電体（ＩＬＤ:Inter Layer Dielectric）として知られる誘電層（４）内に埋め込む。この誘電層（４）は、選択トランジスタ（３）から相変化材料（６）を隔絶させる。底部電極（５）上に、相変化材料の層（６）をオーバーレイする。相変化材料の頂面に、頂部電極（７）を形成し、対応するメモリマトリックスのビット線（ＢＬ）に接続する。図１に見られるとおり、この頂部電極（７）と相変化材料（６）との間における界面は、底部電極（５）と相変化材料（６）との間における界面より��当大きい。ジュール熱により影響される相変化材料の量（１１：ドット線内）およびプログラムできるボリューム（１１）は、底部界面により決まる。この底部界面の面積は、電流経路（矢印）に直交する底部電極（５）の断面積に一致し、底部電極のレイアウトにより決まる。
【０００４】
従来技術における縦型ＰＣＭメモリセルの１つの欠点は、一般的に１〜１０ｍＡのオーダーである大きな書込み電流である。消費電力は別にして、選択トランジスタとして、より簡単に集積化および拡縮できるＭＯＳＦＥＴトランジスタの代わりにこの大きな書込み電流をもたらすバイポーラトランジスタを使用する必要があるため、この大きな書込み電流はメモリセルを高密度に形成するのを妨げる。この書込み電流を低くするためには、溶融スポット（１１）からの熱損失を制限すべきである。公知の技術にはいくつかの解決策が知られている。
【０００５】
より低い熱伝導性を有する底部電極の材料を選択することにより、熱損失を低くすることができる。後に示す表１は、縦型ＰＣＭセルを製造するために使用する材料を示す。この表から、底部電極（５）を形成するために、ＴａＮまたはＴｉＡｌＮの熱伝導性より小さい熱伝導性を有するＴｉＮを選択することができる。底部電極の材料の選択により、書込み電流を大きく減少させることができる。
【０００６】
底部界面の面積を制限し、書込み電流を制限する目的で、代案的な構成、とくに、特許文献１（米国特許第５，４０６，５０９号明細書）、非特許文献３（不揮発性半導体メモリワークショップの２００４年議事録第２９〜２９頁Ｃ．Ｗ．ジョング(C.W. Jeong)氏らによる発表「ＰＲＡＭにおける切替え電流スケーリングおよび信頼性評価」）、非特許文献４（ＶＬＳＩシンポジウムの２００５年議事録第９６〜９７頁、Ｓ．Ｌ．チョー（S.L. Cho）氏らによる発表「超２５６ＭＢ級高密度ＰＲＡＭのための高スケーラブル軸上制限セル構造」）が提案された。図２は、この制限縦型ＰＣＭメモリセルの実施例を示す。底部電極（５）の頂面に、誘電層（１２）を堆積させる。この誘電層（１２）に、下方の底部電極（５）を露出させる開口（１３）を形成する。相変化材料の層（６）を、この開口（１３）上に形成する。一般的にＳｉＯ２を誘電材料として使用し、開口（１３）内に画定されるボリュームへの電流および熱エネルギーを制限する。開口（１３）を相変化材料で充填ため、その場堆積およびエッチングシーケンスを使用して、相変化材料（６）を開口（１３）内に堆積する。この堆積／エッチングシーケンスにおいて、各堆積層を、異方性エッチングを用いて部分的にエッチバックし、堆積処理の非共形的な特徴に適合させ、開口（１３）の充填を改善する。一般的にＳｉＯ２の１００ｎｍの厚さの誘電層（１２）を底部電極（５）上に堆積し、約５０ｎｍの直径を有する開口（１３）をパターン形成する。相変化材料（６）を少なくともこの開口（１３）内に堆積する。この構造は、２倍数で書込み電流を減少させる。
【特許文献１】米国特許第５，４０６，５０９号明細書
【非特許文献１】２００４年５月５日にＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔ．Ｄｅｖ．Ｖｏｌ．５１の第７１４頁におけるピロバーノ(Pirovano)氏らによる論文「カルコゲナイド材料における低電界不定形状態の抵抗および閾値電圧のドリフト」
【非特許文献２】ＩＥＤＭ２００１年議事録、第３６．５．１〜３６．５．４頁におけるＳ.ライ氏およびＴ.ローレイ氏による論文「スタンドアローンのＯＵＭ‐１８０ｎｍの不揮発性メモリセル素子技術および埋め込み用途」
【非特許文献３】不揮発性半導体メモリワークショップの２００４年議事録第２９〜２９頁Ｃ．Ｗ．ジョング(C.W. Jeong)氏らによる発表「ＰＲＡＭにおける切替え電流スケーリングおよび信頼性評価」
【非特許文献４】ＶＬＳＩシンポジウムの２００５年議事録第９６〜９７頁、Ｓ．Ｌ．チョー（S.L. Cho）氏らによる発表「超２５６ＭＢ級高密度ＰＲＡＭのための高スケーラブル軸上制限セル構造」
【発明の開示】
【発明が解決しようとする課題】
【０００７】
制限縦型ＰＣＭメモリセルの概念は、書込み電流を減少させることであるが、いくつかの問題が残る。この制限構造における第１の問題は、開口（１３）の直径を、アスペクト比、すなわち高さ／直径比が一般的に１より大きくなるように（＞１）制御できないことである。この直径を制御できないことにより、溶融スポットの直径の統計的分散が起こる。特に広範囲に接触抵抗の分布が不可避的に分散する（ＩＥＤＭ２００４年議事録第９０７〜９１０頁、Ｓ．Ｊ．アーン（S.J. Ahn）氏らによる発表「高製造可能性６４ＭＢおよびそれ以上の高密度相変化メモリ」、およびＩＥＤＭ２００３年議事録第３７．１．１〜３７．１．４頁におけるＹ．Ｎ．ホァン（Y.N. Hwang）氏らによる発表「高密度相変化ＲＡＭのための書込み電流の減少」参照）。第２の問題は、開口（１３）における相変化材料の一致した堆積を行うための堆積／エッチング／堆積技術の結果におけるエッチバック処理は、相変化材料の例えば溶融スポットのような活性領域（１１）における損傷を引き起こす傾向がある（Ｓ．Ｊ．Ａｈｎ等によりＩＥＤＭ２００４年議事録第９０７〜９１０頁、Ｓ．Ｊ．アーン（S.J. Ahn）氏らによる発表「高製造可能性６４ＭＢおよびそれ以上の高密度相変化メモリ」、およびＳ．２００４年ＶＬＳＩシンポジウム議事録第２０〜２１頁におけるＨ．リー（H. Lee）氏らによる発表「６４Ｍｂの不揮発性ＰＲＡＭ用のフル集積およびセル特性」参照）。第３の問題は、この制限構造において活性領域（１１）は直接底部電極（５）と接触し、底部電極から放熱してしまうことである。結果としてあまり僅かな熱しか相変化材料溶融のために利用できなくなる。第４の問題は、活性領域（１１）と底部電極（５）との直接の接触により、ＰＣＭメモリセルの耐久性を制限してしまうことである。一般的にはアモルファス化および再結晶化のサイクルを１０億回繰り返すと、相変化材料は結晶状態またはアモルファス状態のどちらかの相のままとなり、セルはもはやプログラムすることはできない。
【０００８】
したがって、従来技術における縦型ＰＣＭメモリセルの問題、特にこの背景技術で述べた問題を克服する縦型ＰＣＭメモリセルが必要である。
【課題を解決するための手段】
【０００９】
本発明は、第１実施形態として、底部電極（５）、相変化材料のボリューム（１４，６−１６）、および頂部電極（７）のスタックを有する相変化メモリ素子（２）において、この相変化材料ボリューム（１４，６−１６）を、電気的絶縁材層（１２）により２個の区域（１４，６−１６）に分割し、この電気的絶縁材層（１２）に、相変化材料の２個の区域（１４，６−１６）間にオーム接触させるため少なくとも１個の開口（１３）を有するものとしたことを特徴とする。
【００１０】
第１実施形態として、本発明は、さらに基板上に底部電極（５）を形成するステップと、底部電極（５）上に第１相変化材料層を形成するステップと、第１相変化材料層（１４）上に第１誘電層（１２）形成するステップと、下方にある第１相変化材料層（１４）を露出させるよう第１誘電層（１２）に開口（１３）を形成するステップと、第１誘電層（１２）上にオーバーレイし、開口（１３）内で下にある第１相変化材料層（１４）に接触する第２相変化材料層（６）を形成するステップと、頂部電極（７）を形成するステップとを有する、相変化メモリ素子（２）の製造方法を開示する。
【００１１】
第２実施形態として、本発明は、底部電極（５）、相変化材料ボリューム（１４，６−１６）、および頂部電極（７）よりなるスタックを有する相変化メモリ素子（２）を開示し、この相変化材料ボリューム（１４，６−１６）は、電気的絶縁材層（１２）により２個の区域（１４，６−１６）に分割し、この電気的絶縁材層（１２）には、相変化材料の２個の区域（１４，６−１６）間にオーム接触を生ずる少なくとも１個の開口（１３）を設け、この開口（１３）内にオーム接触を開口（１３）の周縁にのみ限定する電気絶縁材プラグ（１５）を設ける。
【００１２】
第２実施形態において、本発明は、さらに基板上に底部電極（５）を形成するステップと、底部電極（５）上に第１相変化材料層（１４）を形成するステップと、第１相変化材料層（１４）上に第１誘電体層（１２）を形成するステップと、下にある第１相変化材料層（１４）を露出させるよう第１誘電層（１２）に開口（１３）を形成するステップと、第１誘電層（１２）の上にオーバーレイし、部分的にのみ開口部を充填し、開口（１３）で下にある第１相変化材料層（１４）に接触する第２相変化層（６）を形成するステップと、第２相変化材料層（６）上に第２誘電層（１５）を形成するステップと、第２誘電層（１５）を第２相変化材料層（６）に至るまで平坦化およびパターン形成するステップと、第２相変化材料層（６）の上に第３相変化材料層（１６）を形成し接触させるステップと、頂部電極（７）を形成するステップとを有する、相変化メモリ素子（２）の製造方法を開示する。
【００１３】
第３および第２の実施形態で本発明は、底部電極（５）、相変化材料ボリューム（１４，６−１６）、および頂部電極（７）よりなるスタックを有する相変化メモリ素子（２）を開示し、この相変化材料ボリューム（１４，６−１６）は、電気的絶縁材層（１２）により２個の区域（１４，６−１６）に分割し、この電気的絶縁材層（１２）には、相変化材料の２個の区域（１４，６−１６）間にオーム接触を生ずる少なくとも１個の開口（１３）を設け、底部電極（５）に接触する相変化材料の区域（１４）に、開口（１３）に自己整列するキャビティを設ける。第３および第２実施形態で、本発明は、さらにこの開口（１３）内におけるオーム接触を開口（１３）の周縁のみに限定する電気的絶縁材のプラグ（１５）を設ける相変化メモリ素子（２）を開示する。
【００１４】
第３の実施形態で、本発明は、さらに、基板上に底部電極（５）を形成するステップと、底部電極（５）上に第１相変化材料層（１４）を形成するステップと、第１相変化材料層（１４）上に第１誘電層（１２）を形成するステップと、下にある第１相変化材料層（１４）を露出させるよう第１誘電層（１２）に開口（１３）を形成するステップと、開口（１３）に自己整列するよう第１相変化材料層（１４）にキャビティをエッチングするステップと、第１誘電層（１２）上に第２相変化材料層（６）を形成しキャビティで下にある第１相変化材料層（１４）と接触させるステップと、超Ｂ上電極を形成するステップとを有する、相変化メモリ素子（２）の製造方法を開示する。
【００１５】
第３の実施例でさらに本発明は、基板上に底部電極（５）を形成するステップと、底部電極（５）上に第１相変化材料層（１４）を形成するステップと、第１相変化材料層（１４）上に第１誘電層（１２）を形成するステップと、下にある第１相変化材料層（１４）を露出させるよう第１誘電層（１２）に開口（１３）を形成するステップと、開口（１３）に自己整列するよう第１相変化材料層（１４）にキャビティをエッチングするステップと、第１誘電層（１２）上に第２相変化材料層（６）をオーバーレイし、部分的に開口を充填してキャビティで下にある第１相変化材料層（１４）に接触させるステップと、第２相変化材料層（６）上に第２誘電層（１５）を形成するステップと、第２誘電層（１５）を第２相変化材料層（６）に至るまで平坦化およびパターン形成するステップと、第２相変化材料層（６）上に第３相変化材料層（１６）を形成し接触させるステップと、頂部電極（７）を形成するステップとを有する、相変化メモリ素子（２）の製造方法を開示する。
【００１６】
詳細な説明
本発明は、特定の実施例および特定の図面について説明するが、本発明はそれらに限定するものではなく、特許請求の範囲によってのみ限定しうるものである。添付図面は線図的な説明だけのものであり、請求の範囲を限定するものではない。添付図面は、いくつかの要素の大きさを誇張し、実例とする目的で描いていない。その寸法および相対的な寸法は、本発明を実施する実際の縮尺通りではない。本発明では、堆積、パターン形成、注入、酸化などの処理ステップ（工程）は、半導体装置の製造における当業者には既知のものである。当業者は、層をパターン形成する工程は、この層上の感光材料にフォトリソグラフィ処理を用いてパターンを形成し、マスクとしてパターン形成した感光材料を用いて下層の露出部分を、例えばウェットエッチングまたはドライエッチングにより除去し、またパターン形成した感光材料を除去する工程を含み得ることもまた理解しているであろう。実施例のいずれかによる縦型ＰＣＭメモリを製造するために使用する処理ステップ（工程）は、公知の技術である。例えば、参考として付記する米国特許第５，４０６，５０９号明細書で開示されている、誘電体、半導体、導体および相変化材料の様々な領域を形成する工程を使用することができる。層は、層のスタックをも意味する。
【実施例１】
【００１７】
第１実施例として、図３ａ〜３ｂに、本発明による縦型ＰＣＭメモリ素子２を示す。
【００１８】
図３ａに第１実施例による縦型ＰＣＭメモリセル（１）の部分断面図を示す。このＰＣＭメモリセルのＰＣＭ素子（２）は、底部電極（５）と、この底部電極（５）に直接接触する導電材料、好ましくは相変化材料の第１層（１４）と、この第１層（１４）上の誘電材の層（１２）と、この誘電層（１２）上の導電材料、好ましくは相変化材料の第２層（６）と、この第２層（６）に直接接触する頂部電極（７）とのスタックを有する。第２層（６）は、第１層（１４）および第２層（６）を絶縁する誘電層（１２）に形成した開口（１３）を通して第１層（１４）と直接接触する。図３ａに示すＰＣＭメモリセル（１）は、さらに、選択トランジスタ（３）、例えばバイポーラトランジスタ、薄膜トランジスタ、ＭＯＳＦＥＴを有する。
【００１９】
当業者は、相変化材料を少なくとも開口（１３）中に存在させて活性領域（１１）を形成しなければならないが、活性領域（１１）と底部電極（５）および頂部電極（７）のそれぞれとの間に存在する材料（１４，６）は、以下に述べるように適切な電気的および熱的伝導性を生ずるように選択することを理解しているであろう。第１層（１４）および第２層（６）は、同一または異なった導電材料から形成することができる。好ましくは第１層（１４）および第２層（６）を、一つの相変化材料から形成する。より好ましくは同一または類似の相変化材料を使用して、第１層（１４）および第２層（６）を形成する。双方の層（１４，６）の材料特性および組成のより良い組み合わせによって、ＰＣＭメモリセル（１）の信頼性は上昇し、とりわけ双方の層（１４，６）間に基本的に界面が無くなり、双方の層（１４，６）間のより良い結合を得ることができ、一方の層から他方の層への偏析（材料分離）効果も減少することができる。本発明を教示する目的のために、一つの相変化材料を使用して第１層（１４）および第２層（６）を形成する。
【００２０】
誘電層（１２）の材料は、第１層（１４）および第２層（６）の間に十分な電気的絶縁を生ずるものを選択する。さらに、この誘電層（１２）は、縦型ＰＣＭ（１）を使用するとき、開口（１３）内または近傍で発生した熱が側方に広がるのを防止することもできる。
【００２１】
本発明による縦型ＰＣＭメモリセルは、活性領域（１１）は底部電極（５）に直接接触しないため、これによりセルの耐久性を高めるという利点を有する。溶融スポット（１１：破線領域内）を底部電極（５）から分離する第１層（１４）の材料を、底部電極（５）の材料の熱伝導性より低い熱伝導性を有するように選択した場合、溶融スポット（１１）から底部電極（５）に漏れ出す熱エネルギーをより少なくすることができる。とくに、相変化材料を使用して第１層（１４）を形成する場合、この相変化材料は、以下の表１に示す底部電極より低いオーダーの好ましい熱伝導性を有するものとすると好適である。
【表１】
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【００２２】
第１実施例によるＰＣＭメモリセル（１）のＰＣＭ素子（２）は、底部電極（５）相変化材料のボリューム（６，１４）および頂部電極（７）よりなるスタックを有し、この相変化材料ボリューム（６，１４）を、電気絶縁材料、好ましくは誘電材料の層（１２）により２個の区域（６，１４）に分離し、この層（１２）は、２個の区域（６，１４）間にオーム接触を生ずるための少なくとも１個の開口（１３）を有することを特徴とする。誘電層（１２）は、この誘電層（１２）に形成した１個またはそれ以上の開口（１３）でのみオーム接触する相変化材料（６，１４）の２個の区域間に介在させる。
【００２３】
第１実施例によるＰＣＭメモリセル（１）のＰＣＭ素子（２）は、底部電極（５）、底部電極にオーム接触する第１層（１４）、第１導体層（１４）上にあり第１層（１４）を露出させるための開口（１３）を有する誘電層であって、第１導体層（１４）とオーム接触する相変化材料（１１）で開口（１３）を少なくとも部分的に充填する該誘電層、相変化材料（１１）とオーム接触し誘電層（１２）上にある導電材料の第２層（６）、この第２導電層（６）にオーム接触する頂部接触（７）よりなるスタックを有する。好ましくは第１導電層（１４）および第２導電層（６）を、相変化材料中で形成し、開口（１３）における相変化材料は、第１導電層（１４）および第２導電層（６）のどちらかの材料とする。さらに好ましくは第１導体層（１４）および第２導体層（６）を、同一の相変化材料で形成する。
【００２４】
このようなＰＣＭメモリ素子は以下のようにして形成することができる。まず、底部電極（５）を形成し、誘電層（４）内に埋め込むおよび／または誘電層の頂面でパターン形成する。この底部電極は、導電材料層をスパッタリングまたは物理的気相成長法（ＰＶＤ:Physical Vapor Deposition）で堆積し、この層をパターン形成することで形成することができる。底部電極（５）は、導電材料（５）、好ましくは金属、金属酸化物、または金属窒化物から形成することができる。底部電極（５）の頂面に、相変化材料の第１層（１４）を形成する。この第１層（１４）は、相変化材料をスパッタリングまたは物理的気相成長法（ＰＶＤ）で堆積し、この相変化材料をパターニングすることにより形成することができる。この第１層（１４）の頂面に、誘電材料の層（１２）を、高さ（ｈ）で形成する。この誘電層は、化学的気相成長法（ＣＶＤ:Chemical Vapor Deposition）により形成することができる。この誘電層（１２）をパターン形成して、図３ｂの平面図に示すように誘電層（１２）の下方の第１層（１４）を露出させる直径（ｄ１）を有する開口（１３）を形成する。この誘電層（１２）上に、また少なくとも部分的にこの開口（１３）を充填するように、相変化材料の第２層（６）を形成する。この第２層は、相変化材料をスパッタリングまたは物理的気相成長法（ＰＶＤ）で堆積し、この相変化材料をパターン形成することで形成することができる。頂部電極（７）を、第２層（６）の頂面に形成する。この頂部電極は、導電材料の層をスパッタリングまたは物理的気相成長法（ＰＶＤ）で堆積し、この層をパターン形成することで形成することができる。頂部電極（７）は、導電材料、好ましくは金属、金属酸化物または金属窒化物から形成する。図３ａに示すとおり頂部電極（７）と溶融スポット（１１）との間に、好ましくは相変化材料である他の層（６）を挿入することにより、活性領域（１１）が相変化材料の２個の層（１４，６）間に配置される。溶融スポット（１１）は、底部電極（５）からオフセットされる。開口（１３）内の相変化材料は、絶縁材料（１２）により囲まれ、頂部電極（７）と底部電極（５）との間で交換される電流（矢印）の拘束、および熱エネルギーの拘束を行う。
【００２５】
第１層（１４）の材料および／または厚さは、開口（１３）内または近傍で相変化材料を局部的に溶融してこの相変化材料にアモルファス領域を形成するステップ（工程）中、およびこのアモルファス領域を再結晶化するステップ（工程）中に、適切な断熱性を与えるよう選択する。相変化材料を溶融するための温度は、再結晶化が起こる温度よりも高いものとする。
【００２６】
アモルファス領域を再結晶化するとき、このアモルファス領域の高電流およびより高い抵抗の組み合わせにより、相変化材料の再結晶のために必要な量より大きい量の熱を発生することになる。これにより、材料を再結晶化する代わりに、望ましくない溶融が起こってしまう。オーバープログラミングの問題が不首尾となり、急冷（クエンチング）をサポートすることができる。Ｊ．Ｈ．Ｙｉ氏らは、「薄い金属層を挿入したＧｅＳｂＴｅを有するＰＲＡＭの新しいセル構造」（ＩＥＤＭ、２００３年、第３７．３．１〜３７．３．４の議事録）で論じている。冒頭の段落で開示したように、第２層（６）の材料としては、底部電極（５）に向かう開口（１３）内または近傍で発生する熱の流れを減少させるため低い熱伝導性を有するものを選択する。ある材料に対して、第１層（１４）の厚さは、底部電極（５）に向かうこの過剰な熱を排出することができるように選択し、このとき第１層（１４）はヒートシンクとして用いる。この要件は、第１層（１４）の熱伝導性により低い下限を設定し、したがってこの第１層（１４）の厚さの上限を設定する。
【００２７】
開口（１３）内またはその近傍で結晶状態の相変化材料を局部的に溶融するとき、所望の高い温度を得るために十分な熱が存在しなければならない。ある材料に対して、第１層（１４）の厚さは、底部電極（５）に向かう開口（１３）の近傍で発生する熱の漏れを減少するよう選択する。この要件は、第１層（１４）の熱伝導性に上限を設定し、したがって第１層（１４）の厚さにより低い下限を設定する。挿入した相変化材料層（１４）は、加熱される領域（１１）を底部電極（５）から十分に離し、またこの底部電極（５）に対して十分な断熱性をもたらすに十分な厚さにすべきである。他方、この第１層（１４）は、相変化材料の第１層（１４）の直列抵抗をＰＣＭメモリ素子（２）におけるより低い電圧での動作を可能にするために、厚くしすぎないようにすべきである。
【００２８】
頂部電極（７）から誘電層（１２）を分離する第２層（６）の材料および／または厚さは、慎重に選択しなければならない。一方では、この第２層は、頂部電極（７）と溶融スポット（１１）との間に十分な断熱性を与える十分な厚さにすべきである。他方では、この第２層は、ＰＣＭメモリ素子（２）の低電圧動作を可能にするために頂部電極（７）と溶融スポット（１１）との間に低い抵抗経路を生ずるに十分な薄い厚さにすべきである。よい妥協点は、各層（６，１４）に対して、２５〜１５０ｎｍ、好ましくは５０〜１００ｎｍの厚さにすることである。
【００２９】
活性領域（１１）のより良い断熱性により、第１導体層（１４）と第２導体層（６）との間に挟まれた誘電層（１２）の厚さ（ｈ）を、従来技術に比べ減少することができる。この誘電層（１２）の厚さ（ｈ）は、好ましくは１５ｎｍ以下、より好ましくは１０ｎｍ以下とする。第１実施例では誘電層（１２）を使用して、溶融スポット（１１）の直径（ｄ１）を画定し、側方方向における断熱性を与える。溶融スポット（１１）の直径（ｄ１）は、図３ｂに示すとおりこの誘電層（１２）に形成する開口（１３）により画定する。底部電極（５）と頂部電極（７）との間に流れる電流（矢印）を、この開口により拘束し、局部的に電流密度を上昇させ、したがって局部的にジュール熱も上昇する結果となる。
【００３０】
誘電層（１２）をできる限り薄くすることができる場合、そこに形成する開口（１３）のアスペクト（縦横）比は、約０．２またはそれ以下まで減少できる。開口（１３）内および誘電層（１２）上に第２層（６）を形成する堆積／エッチング／堆積ステップ（工程）の複雑な従来技術加工手順は、もはや必要でない。したがって、溶融スポット（１１）の相変化材料は、エッチングにより引き起こされる損傷をもはや被ることがない。さらに開口（１３）の減少した高さ（ｈ）により、この開口（１３）を充填する相変化材料を、この開口中に直接スパッタリングして共形層を形成することができ、エッチング工程は必要としない。その後、相変化材料の層（６）上に頂部電極（７）を堆積する。この頂部電極は、真空環境を壊す必要なく同一の堆積ツールで堆積する、または他の堆積ツールで堆積することができる。好ましくは厚さ５０〜１００ｎｍを有する層（６）を、この開口（１３）内にスパッタリングする。
【００３１】
開口（１３）のアスペクト（縦横）比（ｈ／ｄ）を十分に減少できるとき、この開口のパターン形成処理および開口の寸法を、よりよく制御することができる。
【００３２】
図３ａに示すように、底部電極の直径は、ホットスポットの直径（ｄ１）を決定することはなく、この底部電極（５）のレイアウトおよび寸法の自由度がかなり広がる。
【００３３】
活性領域（１１）で発生した熱は、活性領域（１１）の抵抗およびこの装置を動作させるときに活性領域（１１）を流れる電流に依存する。頂部電極（７）と底部電極（５）との間を流れる電流の量は、ＰＣＭメモリ素子（２）に加える電圧およびこの電流経路における抵抗に依存する。この電流経路の抵抗は、この電流経路における様々な素子、例えば底部電極（５）、種々の導体層（１４，６）、および頂部電極（７）を形成するために使用される材料および厚さの選択に依存する。
【００３４】
底部電極（５）の抵抗を、例えばこの底部電極の導電材料上に薄い酸化物層を形成することで増大することができる。Ｄ‐Ｈカン(D-H Kan)氏らは、参考として本明細書に付記する、２００４年に東京で開かれたソリッドステート装置および材料の国際会議２００４の別欄アブストラクト、第６４４〜６４５頁、「Ｇｅ１Ｓｂ２Ｔｅ４／ｔｉＮセル構造を有する電気的相変化メモリ装置における閾値電圧変動の減少（Reduction of the threshold voltage fluctuation in an electrical phase change memory device with a GelSb2Te4/tiN cell structure）」で、ＴｉＮ底部電極の表層酸化を開示している。薄いＴｉＯＮ層をＴｉＮ材料の頂面に形成し、底部電極の全体的な電気的および／または熱的抵抗を増大させる。
【００３５】
相変化材料内に選択した素子を組み込むことにより、例えば電流経路における相変化材料の１個またはそれ以上の層（１４，６）の抵抗を大きくすることができる。これら選択した素子は、例えば後工程で相変化材料内への注入により、または相変化材料の堆積と同時並行的に組み込むことができる。堀（H. Hori）氏らは、参考として本明細書に付記する、ＶＬＳＩテクノロジーダイジェストにおける２００３年シンポジウムの技術論文集における「相変化ＲＡＭ用のＮ型にドープしたＧｅＳｂＴｅ膜を用いた新しいセルテクノロジー（A Novel Cell Technology using N-doped GeSbTe Films for Phase Change RAM）」で、ＧＳＴ層に窒素を組み込むことにより抵抗を大きくすることを開示している。彼らは、ＰＣＭメモリセルのリセット電流を１．５．Ｎにいたる倍数分だけ減少する、したがって、約６００ｕＡのリセット電流が得られることを公表している。松崎氏らは、参考として本明細書に付記する、ＩＥＤＭ２００５テクニカルダイジェストにおける「酸素ドープしたＧｅＳｂＴｅ相変化メモリセルＦｅａｒｔｕｒｉｎｇ  １．５−Ｖ／１００−ｕＡ標準０．１３−ｕｍＣＭＯＳ動作」で、酸素をＧＳＴ層内に組み込むことにより抵抗を増大させることを開示ししている。彼らは、ＰＣＭメモリセルのリセット電流を約１００ｕＡに減少することを報告している。このようにして、動作における所望の電流の量にしたがって、相変化材料の第１層（１４）および／または第２層（６）の電気的抵抗を増大させることができる。
【実施例２】
【００３６】
図４ａ〜４ｃに示す第２実施例では、第１実施例の縦型ＰＣＭメモリ素子（２）をさらに改善することができる。
【００３７】
図４ａは、第２実施例による縦型ＰＣＭメモリセル（１）の断面図を示す。このＰＣＭメモリセルのＰＣＭ素子（２）は、底部電極（５）、好ましくは相変化材料であり、底部電極（５）にオーム接触する第１層（１４）、この第１層（１４）上にあり第１層（１４）を露出させる開口（１３）を有する誘電材料の第１層（１２）、この誘電材料の層（１２）上にあり部分的に開口（１３）を充填する相変化材料の第２層（６）、少なくとも部分的に開口（１３）を充填する誘電材料の第２層（１５）と、第２誘電層（１５）に直接接触する相変化材料の第３層（１６）、相変化材料の層（６，１６）に直接接触する頂部電極（７）よりなるスタックを有する。図４ａに示すＰＣＭメモリセル（１）は、さらに、選択されたトランジスタ（３）、例えば既知の技術であるバイポーラトランジスタ、薄膜トランジスタ、ＭＯＳＦＥＴを有することができる。
【００３８】
この縦型ＰＣＭメモリ素子（２）は、以下のように製造する。まず底部電極（５）を形成し、誘電層（４）内に埋め込むまたは選択トランジスタへの接触面上でパターン形成する。この底部電極（５）上に、相変化材料の第１層（１４）を形成し、底部電極に直接接触させる。この第１層（１４）上に、誘電材料の層（１２）を高さ（ｈ）となるように形成する。この誘電層（１２）に、図４ｂの平面図に示すとおり誘電層（１２）の下方の第１層（１４）を露出させる開口（１３）を直径（ｄ１）となるようにパターン形成する。この誘電層（１２）上にオーバーレイし、また部分的にこの開口（１３）を充填するよう、相変化材料の第２層（６）を共形的に形成し、第１層（１４）に直接接触させる。したがってこの第２相変化材料層の厚さ（ｔ）は、開口（１３）の位置に溝が残るように誘電層（１２）の厚さ（ｈ）より小さくなるように選択する。相変化材料は、開口（１３）の側壁に隣接して、また開口（１３）の底部の第１層（１４）上に堆積させる。開口（１３）の中間部分は相変化材料で満たされていないため、窪みまたは凹部が、開口（１３）の位置でメモリ素子（２）の頂面に残る。誘電層（１２）に開口（１３）を形成し、この誘電層（１２）上に相変化材料の第２層（６）を堆積した後、第２誘電層（１５）を相変化材料の第２層（６）上に形成する。第２誘電層（１５）の厚さは、第２層（６）を堆積した後も凹部が残るように、凹部を少なくとも部分的に塞ぐように選択する。第１層（１４）は、凹部に存在する第１誘電層（１２）と第２誘電層（１５）との間のギャップを作る。好ましくは第２誘電層（１５）の厚さは、第１誘電層（１２）の厚さ（ｈ）と等しいかまたはそれより大きくする。この第１誘電層（１５）は、酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素のような第１誘電層（１２）を形成するのに使用したのと同じ誘電材料にすることができる。この第２誘電層（１５）は、下方の第２層（６）を露出させるよう平坦化する。この平坦化は、既知の技術として知られる化学的機械的研磨（ＣＭＰ:Chemical Mechanical Polishing）またはエッチングバックにより行うことができる。つぎに、相変化材料の第３層（１６）を、相変化材料の第２層（６）上に堆積する。相変化材料の第３層（１６）上に、トップ電極（７）を形成する。第１実施例では、活性領域（１１）が直径（ｄ１）を有する円形であるのに対して、第２実施例では、活性領域（１１）は開口部（１３）の直径により画定される外径（ｄ１）と、内径（ｄ２）とを有する環状形であり、この内径（ｄ２）は、図４ｂに示すように、差（ｄ１−２＊ｔ）に等しい。この環状リング（１７）の幅は、第２層（６）の厚さ（ｔ）により決まる。第１誘電層の厚さは２０ｎｍまたはそれ以下にでき、好ましくは約１５ｎｍにする。第２層（６）の厚さは１５ｎｍまたはそれ以下にできる。第３層（１６）の厚さは、２５〜１５０ｎｍの範囲にできるが、好ましくは５０〜１００ｎｍの範囲にする。開口（１３）の直径ｄ１は、５０〜１００ｎｍの範囲にできるが、好ましくは８０〜１００ｎｍにする。
【００３９】
第２誘電層（１５）平坦化して誘電プラグ（１５）を形成する代わりに、第２誘電層をフォトリソグラフィ加工および誘電層（１２）のドライエッチングを用いてパターン形成することができる。図４ｃは、これに基づいて加工した縦型ＰＣＭメモリ素子（２）の断面である。誘電材料の層を、第２層（６）上に堆積し、開口（１３）の位置にあるこの第２層中に存在する凹部を少なくとも部分的に充填する。堆積した誘電材料は、第２誘電層（１５）を形成するようパターン形成する。好ましくは第２誘電層（１５）は、図４ｃに示すとおり凹部の境界を越えて拡張させる。そして、第３層（１６）の堆積により前段落で説明した加工を継続する。図４ｄは、開口（１３）内に誘電プラグ（１５）を形成するためにフォトリソグラフィ加工およびドライエッチングを用いて加工し、第１実施例のメモリセルの活性領域（１１）に比べ活性領域（１１）の断面積を減少させた縦型ＰＣＭメモリ素子（２）の断面を示す。第１誘電層（１２）中の開口（１３）をパターン形成する代わりに、溝（１７）をこの誘電層（１２）に直接パターン形成する。図４ｄに示すとおり、第２層（６）は、第１誘電層（１２）上に堆積して溝（１７）を充填する。
【００４０】
第１実施例では、活性領域（１１）の面積は、誘電層（１２）に形成する開口（１３）の面積と一致する。第２実施例では、開口（１３）および活性領域（１１）の横断面積を減少することにより、この活性領域（１１）での電流密度をさらに高める。誘電材料（１５）のプラグを、閉じたループ状の溝をオリジナルの開口（１３）の周縁に作るように開口（１３）内に形成する。相変化材料の第１層（１４）および第２層（６）は、開口（１３）の境界のゾーンのみでオーム接触する。このことは図４ｂに示してあり、開口部（１３）の中心にある円形プラグ（１５）は、環状形の接触領域（１７）を作るために存在する。当業者は、開口（１３）およびプラグ（１５）の他のレイアウトであっても、本発明の請求の範囲を逸脱することなく達成しうることを理解するであろう。
【００４１】
さらに、一般的には第２実施例によるＰＣＭメモリセルのＰＣＭ素子（２）は、底部電極（５）、底部電極（５）に直接接触する相変化材料の第１層（１４）、第１層（１４）上にありこの第１層（１４）を露出させるための環状の開口（１３）を有する誘電材料の層（１２，１５）と、環状の開口（１７）を充填しかつ誘電材料の層（１２，１５）上にある相変化材料の少なくとも１個の層（６，１６）、この相変化材料の層（６，１６）に接触する頂部電極（７）よりなるスタックを有する。
【００４２】
第２実施例によるＰＣＭメモリセル（１）のＰＣＭ素子（２）は、底部電極（５）と、相変化材料のボリューム（１４，６−１６）と、頂部電極（７）とを有し、このボリューム（１４，６−１６）は、２個の区域（１４，６−１６）間にオーム接触を与えるための少なくとも１個の開口（１３）を有する誘電材料の層（１２）により２個の区域（１４，６−１６）に分割し、この開口（１３）内に誘電材料のプラグ（１５）が環状のオーム接触領域となるように設けることを特徴とする。誘電層（１２）は、この誘電層（１２）に形成する１個またはそれ以上の開口（１３）でオーム接触のみをする相変化材料の２個の区域（１４，６−１６）の間に介在し、このオーム接触領域の面積は、誘電プラグ（１５）により減少する。
【００４３】
図４ｅは、第２実施例による縦型ＰＣＭメモリ素子（２）の動作を示す。溶融スポット（１１）はドーナッツ形状であり、電流は頂部電極（７）と底部電極（５）との間を流れる（矢印）。図４ａにおける帯状部（１１）の面積は、図３ａにおける円（１１）の面積よりも小さいため、第２実施例による縦型ＰＣＭメモリセルの書込み電流は、第１実施例に比べて少ない。さらに活性領域（１１）の直径は、パターン形成処理の必要条件を緩めることにより開口（１３）を大きくする場合よりよく制御できるとともに、溶融ゾーン（１１）の幅（ｄ１−ｄ２）を、第２層（６）の厚さ（ｔ）を決定する第２層の堆積処理により画定することができる。
【実施例３】
【００４４】
図５ａ〜５ｂに示す第３実施例では、第１および第２実施例の縦型ＰＣＭメモリ素子（２）をさらに改善する。図３ａに示す第１実施例および図４ａに示す第２実施例では、第１誘電層（１２）における開口（１３）を、下方にある相変化材料の層（１４）に向けて選択的にエッチングした。したがって、相変化材料の第１層（１４）と第２層（６）との間の界面（１８）は、開口（１３）の底部またはその近傍に位置する。溶融スポット（１１：破線区域内）は、第１誘電層（１２）に開口（１３）を形成する工程中に損傷を受けるおそれのあるこの界面層を有する。第３実施例によれば、第１層（１２）に開口（１３）をエッチングした後に、相変化材料の第１層（１４）もエッチングする。開口（１３）のパターン形成工程を使用して、誘電層（１２）における開口（１３）を第１層（１４）まで拡張する、または、開口（１３）をマスク層として使用し、後のエッチング工程で下側の第１層（１４）をエッチングする。このようにして、第１誘電層（１２）の下方の相変化材料（１４）にキャビティを形成し、このキャビティは、この誘電層（１２）の開口（１３）に自己整列する。図５ａおよび５ｂに示すように、第１層（１４）の表面は、溶融ゾーン（１１：破線区域内）に隣接せず、第１誘電層（１２）と相変化材料の第１層（１４）との間の界面の下方に位置する。開口のエッチングを相変化材料の第１層（１４）内に十分に深くする場合、活性領域（１１）はエッチングにより起こる損傷を受けなくなる。図５ｂに示すように、下側の第１層（１４）を、第１誘電層（１２）における開口（１３）に自己整列するように部分的に除去する場合、この誘電層（１２）の厚さ（ｈ）を一層減少させ、第２層（６）よりもさらに薄くすることができる。ある実施例において、厚さ（ｈ）を約１５ｎｍとし、相変化材料第２層（６）の厚さ（ｔ）を約１５ｎｍとし、開口（１３）の直径を８０〜１００ｎｍとした。
【００４５】
図３ｂおよび４ｂの平面図は、第１誘電層（１２）および開口（１３）の円状のレイアウトを示すが、本明細書の教示はこの特定のレイアウトに限定されるものではない。誘電層および／または開口部および／または本発明による縦型ＰＣＭメモリ素子は他のレイアウトも使用できることは、当業者は理解できるであろう。
【実施例４】
【００４６】
本発明の第４実施例では、本発明の他の実施例で説明したように、導電材料の２個の層（１４，６−１６）間に挟まれるパターン形成した誘電層（１２）を形成する、代案的方法を開示する。
【００４７】
一つの代案としての実施例では、まず底部電極（５）を形成し、この底部電極（５）上に相変化材料の第１層（１４）を形成する。この第１層（１４）上に、誘電材料の層（１２）を形成する。この誘電層（１２）は、相変化材料の第１層（１４）を酸化することにより形成し、相変化材料の第１層（１４）上に均一な酸化層を得る。つぎに、この誘電層（１２）を、誘電層（１２）の下方の第１層（１４）を露出させる少なくとも１個の開口（１３）を形成するようパターン形成する。このパターン形成した誘電層（１２）上で少なくとも１個の開口を少なくとも部分的に充填する、相変化材料の第２層（６）を形成する。誘電層（１２）に１個より多い数の開口を形成する場合、縦型ＰＣＭメモリセル（１）のアレイを生じ、このアレイは共通の底部電極（５）を有する。酸化した相変化材料（１４）に形成した少なくとも１個の開口（１３）は、それぞれ活性領域（１１）に対応する。これら活性領域（１１）それぞれに対して、各個に頂部電極を関連させる。このようなアレイを図６ａに示し、活性領域（１１）を画定する３個の開口（１３）を示す。３個の活性領域（１１）は、共通の底部電極（５）および個別の頂部電極（７）を有する。
【００４８】
他の代案的な方法では、パターン形成した誘電層（１２）を、相変化材料（１４，６−１６）内に要素を導入することにより形成し、この要素により相変化材料の抵抗を大きくする。堀（H. Hori）氏らは、参考として本明細書に付記する、ＶＬＳＩテクノロジーダイジェストの２００３年シンポジウム技術論文集４−８９１１４−０３５−６／０３における「相変化ＲＡＭ用のＮ型にドープしたＧｅＳｂＴｅ膜を用いた新しいセルテクノロジー（A Novel Cell Technology using N-doped GeSbTe Films for Phase Change RAM）」で、窒素の局部的イオン注入によりＧＳＴ薄膜層の抵抗を増大することを開示している。この論文では、活性領域の位置で層変化材料に窒素を導入して、抵抗を大きし、したがって使用時のジュール熱の発生を増大する。この代替的な方法では、窒素を活性領域（１１）の位置の外側から導入する。製造工程の様々な瞬間で、窒素のような抵抗増加素子を導入できる。例えば相変化材料の第１層（１４）を形成した後に、窒素を選択的に注入することができる。図６ｂは他の代替的実施例を示し、相変化材料（６，１４）のモノリシックブロックを底部電極（５）上に形成する。頂部電極（７）を形成する前に、窒素を所望の深さまで相変化材料中に選択的に注入し（ドット矢印）、活性領域（１１）を囲むように高抵抗領域（１２）を形成する。マスキング層（１９）は、注入工程中ドーピングから活性領域（１１）を保護するためにパターン形成した感光層とすることができる。動作中、電流のほとんどの部分が活性領域（１１）を通って流れることを確実にするために、注入層（１２）の抵抗を活性領域（１１）の抵抗より大きくしなければならず、この活性領域（１１）の相変化材料はアモルファス状態または結晶状態にする。
【００４９】
好適な実施例として、第１実施例による縦型ＰＣＭメモリセルを製造する処理フローを説明する。
【００５０】
フロント・エンド・オブ・ライン（ＦＥＯＬ）処理のレベルに加工する半導体基板を用意する。このＦＥＯＬ基板は、半導体ウエハと、この半導体基板内または上に形成するトランジスタのような能動デバイスと、能動デバイス上の誘電材料の層と、半導体基板および／または能動デバイスへの接触を可能にするよう誘電層に形成した開口とを有する。パターン形成した導電材料の層を、この誘電層上に存在させ、能動デバイスおよび／または半導体基板との間に接触を生ずるよう開口を充填する。
【００５１】
このＦＥＯＬ基板上で、底部電極（５）を、ＴｉＮ、ＴｉＡｌＮまたはＴａＮのような金属を５０ｎｍでプラズマ蒸着（ＰＶＤ:Plasma Vapor Deposition）により形成する。この堆積は、アプライド・マテリアル社の「ＥＮＤＵＲＡ（登録商標）」ＰＶＤシステム内において、室温で金属をＤＣスパッタリングすることにより行う。金属層は、フォトリソグラフィ加工およびドライエッチングを使用しパターン形成する。ドライエッチングは、塩素系の化学反応を使用し、ＬＡＭリサーチのＴＣＰ９６００（登録商標）ＤＦＭエッチングチャンバで行う。
【００５２】
５０〜１００ｎｍのＧｅ２ＳＢ２Ｔｅ５の第１層（１４）を、底部電極（５）上にプラズマ蒸着（ＰＶＤ）により堆積させる。この堆積は、アプライド・マテリアル社の「ＥＮＤＵＲＡ（登録商標）」のＰＶＤシステムにおいて、室温で相変化材料のＤＣスパッタリングにより行う。相変化材料層は、フォトリソグラフィ加工およびドライエッチングを使用し形成する。ドライエッチングは、塩素系の化学反応を使用し、ＬＡＭリサーチのＴＣＰ９６００（登録商標）ＤＦＭエッチングチャンバで行う。
【００５３】
誘電材料の２０ｎｍの層（１２）を、第１層（１４）のパターン形成した相変化材料上に形成する。この中間誘電層（ＩＬＤ）はＳｉＯ２、Ｓｉ３Ｎ４またはＳＩＣとすることができ、４００゜Ｃ以下の温度でプラズマ化学気相成長法（ＰＥＣＶＤ:Plasma Enhanced Chemical Vapor Deposition）または化学気相成長法（ＣＶＤ:Chemical Vapor Deposition）を使用し堆積することができる。
【００５４】
この誘電層（１２）に、開口またはポア（１３）を、フォトリソグラフィ処理およびドライエッチングを使用しパターン形成する。ドライエッチングは、塩素系の化学反応を使用し、ＬＡＭリサーチの２３００ＥＸＥＬＡＮ（登録商標）のエッチングチャンバで行う。この開口（１３）を通して、第１相変化材料層（１４）を露出させる。
【００５５】
約１００ｎｍのＧｅ２ＳＢ２Ｔｅ５の第２層（６）を、誘電層（１２）上に、開口（１３）の底部で第１層（１４）と接触するようにプラズマ蒸着（ＰＶＤ）により堆積させる。この堆積は、アプライド・マテリアル社の「ＥＮＤＵＲＡ（登録商標）」のＰＶＤシステムにおいて、室温で相変化材料のＤＣスパッタリングにより行う。相変化材料層は、フォトリソグラフィ処理およびドライエッチングを使用しパターン形成する。ドライエッチングは、塩素系の化学反応を使用し、ＬＡＭリサーチのＴＣＰ９６００（登録商標）ＤＦＭエッチングチャンバで行う。
【００５６】
頂部電極（７）を、相変化材料の第２層（６）上にＴｉＮ、ＴｉＡｌＮまたはＴａＮのような金属を５０ｎｍでプラズマ蒸着（ＰＶＤ）により形成する。この堆積は、アプライド・マテリアル社の「ＥＮＤＵＲＡ（登録商標）」のＰＶＤシステムにおいて、室温で相変化材料のＤＣスパッタリングにより行う。金属層は、フォトリソグラフィ処理およびドライエッチングを使用しパターン形成する。ドライエッチングは、塩素系の化学反応を使用し、ＬＡＭリサーチのＴＣＰ９６００（登録商標）ＤＦＭエッチングチャンバで行う。
【００５７】
最後に、保護膜を、４００゜Ｃ以下の温度で窒化物または酸窒化物のプラズマ化学気相成長法（ＰＥＣＶＤ）または化学気相成長法（ＣＶＤ）により、頂部電極上に形成する。この保護層中に形成した開口を通して、頂部電極（７）に接触させるようにボンディングパッドを形成する。
【００５８】
本発明は、全ての相変化材料に適用できる。相変化材料は少なくとも２つの安定的な固体状態を有し、適切な加熱および冷却手順により一方の個体状態から他方の固体状態に切り換えることができる。例えば相変化材料は、ゲルマニウム、アンチモンおよびテルリウムの混合物または銀、インジウム、アンチモンおよびテルリウムの混合物のような二元、三元または四元合金を有するカルコゲナイドとする。相変化材料の再結晶化がどのように行われるかにより差異が生まれ、ＧＳＴ２２５のような材料は核形成結晶化を示す成長の遅い材料であると考えられ、ＡＩＳＴのような他の材料は、成長結晶化を示す成長の速い材料であると考えられる。ＧＳＴ２２５は、Ｇｅ２Ｓｂ２Ｔｅ５合金を意味し、ＡＩＳＴはＡｇＩｎＳｂＴｅ合金を意味する。
【図面の簡単な説明】
【００５９】
【図１ａ】従来技術の縦型ＰＣＭメモリセルの線図的断面図を示す。
【図１ｂ】従来技術の縦型ＰＣＭメモリセルに対応する電気的等価図式を示す。
【図２】従来技術の縦型ＰＣＭメモリセルの線図的断面図を示す。
【図３ａ】第１実施例による縦型ＰＣＭメモリセルの線図的断面図を示す。
【図３ｂ】第１実施例による縦型ＰＣＭメモリセルの線図的平面図（ｂ）を示す。
【図４ａ】第２実施例による縦型ＰＣＭメモリセルの線図的断面図（ａ）を示す。
【図４ｂ】第２実施例による縦型ＰＣＭメモリセルの線図的平面図を示す。
【図４ｃ】第２実施例による縦型ＰＣＭメモリセルの線図的断面図を示す。
【図４ｄ】第２実施例による縦型ＰＣＭメモリセルの線図的断面図を示す。
【図４ｅ】第２実施例による縦型ＰＣＭメモリセルの線図的断面図を示す。
【図５ａ】第３実施例による縦型ＰＣＭメモリセルの線図的断面図を示す。
【図５ｂ】第３実施例による縦型ＰＣＭメモリセルの線図的断面図を示す。
【図６ａ】第４実施例による縦型ＰＣＭメモリ素子を形成するための他の方法を示す。
【図６ｂ】第４実施例による縦型ＰＣＭメモリ素子を形成するためのさらに他の方法を示す。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【国際調査報告】
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