(57)【要約】  半導体記憶装置において、ＳＲＡＭセルの電源電位を保持しつつ、読み出しマージン及び書き込みマージンを増加させる。半導体記憶装置は、ＳＲＡＭセル１１からなるＳＲＡＭセルアレー１００と、行アドレスに対応するワード線のそれぞれに対して設けられ、ワード線を活性化するように構成されたワード線ドライバ１４と、ワード線ドライバ１４の電源電位を低電位と高電位との間で切り換えるように構成された電源セレクタ１５と、列アドレスに対応するビット線対のそれぞれに対して設けられたラッチ型のセンスアンプ１２と、を備える。読み出し動作時に、電源セレクタ１５がワード線ドライバ１４の電源電位を低電位とした後、センスアンプ１２は検出した電位差を自身に対する活性化信号に同期して増幅し、電源セレクタ１５はその活性化信号に同期してワード線ドライバ１４の電源電位を低電位から高電位に切り換える。（図１）
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【特許請求の範囲】
【請求項１】
行列状に配置されたＳＲＡＭセルからなるＳＲＡＭセルアレーと、
前記ＳＲＡＭセルアレーの行アドレスに対応するワード線のそれぞれに対して設けられ、ワード線を活性化するように構成されたワード線ドライバと、
前記ワード線ドライバの電源電位を第１の電位と該第１の電位の絶対値よりも絶対値の大きい第２の電位との間で切り換えるように構成された電源セレクタと、
前記ＳＲＡＭセルアレーの列アドレスに対応するビット線対のそれぞれに対して設けられたラッチ型のセンスアンプと、を備え、
読み出し動作時において、前記電源セレクタが前記ワード線ドライバの電源電位を前記第１の電位とした後に、前記センスアンプは検出した電位差を自身に対する活性化信号に同期して増幅し、前記電源セレクタは該活性化信号に同期して前記ワード線ドライバの電源電位を前記第１の電位から前記第２の電位に切り換えるように構成されたことを特徴とする半導体記憶装置。
【請求項２】
前記電源セレクタは、前記ワード線ドライバの電源電位を第１の電位とそれよりも高い第２の電位との間で切り替えるように構成されたことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
書き込み動作時に書き込み操作が行われる列において、前記センスアンプに設けられた書き込みドライバが前記ビット線対に書き込みデータを出力するとともに前記電源セレクタが前記ワード線ドライバの電源電位を前記第１の電位とした後に、前記電源セレクタは前記センスアンプに対する活性化信号に同期して前記ワード線ドライバの電源電位を前記第１の電位から前記第２の電位に切り換えるように構成されたことを特徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項４】
書き込み動作時に読み出し操作が行われる列において、前記電源セレクタが前記ワード線ドライバの電源電位を前記第１の電位とした後に、前記センスアンプは検出した電位差を自身に対する活性化信号に同期して増幅し、前記電源セレクタは該活性化信号に同期して前記ワード線ドライバの電源電位を前記第１の電位から前記第２の電位に切り換えるように構成されたことを特徴とする、請求項１ないし３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願についての記載）
本願は、先の日本特許出願２００７−２４７５７３号（２００７年９月２５日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
本発明は半導体記憶装置に関し、特にスタティックランダムアクセスメモリに関する。
【背景技術】
【０００２】
近年の半導体装置においては、トランジスタを微細化することによって高集積化や高速化を実現し、ＣＰＵをはじめとする各種機能ブロックに各種記憶装置を混載することによってシステム化を実現している。【０００３】
スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＳＲＡＭ）は、一例としてキャッシュメモリとして、これらの半導体装置に混載される。ＳＲＡＭについては、他の機能ブロックと同様に、トランジスタを微細化することによって高集積化や高速化を実現することが求められている。【０００４】
従来のＳＲＡＭについて、図面を参照して説明する。図３は、６トランジスタで構成される従来のＳＲＡＭのメモリセル（以下、「ＳＲＡＭセル」とする。）を示す。【０００５】
ワード線ＷＬが低電位の場合、２つのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータがループを形成することで、安定的にデータを保持することができる。すなわち、一方のＣＭＯＳインバータは、記憶ノードＮ１に記憶されたデータを入力として、記憶ノードＮ１に記憶されたデータの反転データを記憶ノードＮ２に出力し、他方のＣＭＯＳインバータは、記憶ノードＮ２に記憶されたデータを入力として、記憶ノードＮ２に記憶されたデータの反転データを記憶ノードＮ１に出力する。【０００６】
図４は、行列状に配置されたＳＲＡＭセルアレーを示す。ＳＲＡＭセルアレーにおいては、ワード線ＷＬとビット線対ＢＬ１、ＢＬ２との組合せによって、任意のＳＲＡＭセルｃｅｌｌにアクセスすることができる。【０００７】
読み出し操作の場合には、行アドレスに対応するワード線ＷＬを活性化することによって、同一の行アドレスの全てのＳＲＡＭセルに記憶されたデータがビット線対（ＢＬ１、ＢＬ２）に出力される。次に、列アドレスに対応するビット線対をセレクタで選択してセンスアンプに入力する。センスアンプが活性化され、入力信号を増幅することによって、任意のＳＲＡＭセルに記憶されたデータの読み出しが完了する。読み出し操作において、安定して列が選択されるためには、全てのＳＲＡＭセルにおいて十分な読み出しマージンが確保される必要がある。【０００８】
一方、書き込み操作の場合には、書き込みドライバが、高電位となるように充電された全てのビット線対の中から、列アドレスに対応するビット線対へデータを出力する。例えば、書き込みデータが１のときにはビット線ＢＬ１を低電位となるように放電し、書き込みデータが０のときにはビット線ＢＬ２を低電位となるように放電する。次に、行アドレスに対応したワード線を活性化することによって、選択された任意のＳＲＡＭセルに書き込みデータが入力され、書き込みが完了する。この時、行アドレスによって活性化されたものの、列アドレスによって選択されなかったＳＲＡＭセルにおいては、接続されるビット線対が共に高電位であるため、擬似的に読み出し操作が行われる。書き込み操作において、安定的な列選択を実現するためには、書き込み操作が行われるＳＲＡＭセルにおいて十分な書き込みマージンが確保されるとともに、擬似読み出し操作が行われるＳＲＡＭセルにおいて十分な読み出しマージンが確保される必要がある。【０００９】
しかし、９０ｎｍ世代以降のＳＲＡＭにおいては、高集積化や高速化の実現のためにトランジスタを微細化したことによってトランジスタ駆動能力のバラツキ幅が増大し、読み出しマージンが減少している。したがって、読み出し動作に伴って、ＳＲＡＭセルに記憶されたデータが破壊される問題が顕在化している。【００１０】
そこで、読み出しマージンを改善するためにアクセストランジスタＱ５、Ｑ６のしきい値電圧を増大させることが考えられる。しかし、この場合には、逆に書き込みマージンが減少し、書き込み動作を完了することが困難となる。【００１１】
この問題に対して、非特許文献１において読み出しマージン及び書き込みマージンを共に増加させる手法が開示されている。この手法においては、ワード線ドライバの電源電位をＳＲＡＭセルの電源電位よりも低くしている。これによって、選択されたワード線の電位がＳＲＡＭセルの電源電位よりも低くなり、アクセストランジスタＱ５、Ｑ６の駆動能力が減少する。したがって、読み出し動作時におけるデータ破壊が起こりにくくなり、読み出しマージンが増加する。一方、アクセストランジスタＱ５、Ｑ６の駆動能力が減少することによって、ＳＲＡＭセルの記憶ノードにデータを書き込むことが困難となり、書き込みマージンが減少する。【００１２】
非特許文献１においては、この書き込みマージンが減少する問題に対し、ＳＲＡＭセルの電源電位を制御することによって対応している。図４に示すように、ＳＲＡＭセルの電源電位を高電位ＶＣＣ＿ｈｉと低電位ＶＣＣ＿ｌｏとの間で切り換えるためのセレクタＳＥＬを列毎に備える。読み出し動作の場合は、全てのセレクタＳＥＬにおいて高電位ＶＣＣ＿ｈｉが選択されるように制御される。一方、書き込み動作の場合は、書き込み操作が行われる列のセレクタＳＥＬにおいて低電位ＶＣＣ＿ｌｏが選択されるように制御される。ＳＲＡＭセルの電源電位を低電位ＶＣＣ＿ｌｏとすることによって、ＳＲＡＭセル内のインバータループでデータを保持する能力が減少する。したがって、データの書き込みが容易となり、書き込みマージンが増加する。擬似読み出し操作が行われる列のセレクタＳＥＬでは、読み出し動作と同様に高電位ＶＣＣ＿ｈｉが選択される。したがって、書き込み操作が行われるＳＲＡＭセルにおいて十分な書き込みマージンが確保され、擬似読み出し操作が行われるＳＲＡＭセルにおいて十分な読み出しマージンが確保されるため、安定的な列選択が達成される。【００１３】
【非特許文献１】Ｋ．Ｚｈａｎｇ  ｅｔ  ａｌ．、“Ａ  ３−ＧＨｚ  ７０Ｍｂ  ＳＲＡＭ  ｉｎ  ６５ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｏｌｕｍｎ−Ｂａｓｅｄ  Ｄｙｎａｍｉｃ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ、”ＩＳＳＣＣ２００５、ｐ．４７４−４７５、Ｆｅｂ．２００５
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上の非特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。【００１５】
非特許文献１に開示されたＳＲＡＭにおいては、ＳＲＡＭセルの電源電位を制御することによってＳＲＡＭの速度が低下し、電源電位の制御のための消費電力が増大するという問題がある。ＳＲＡＭセルの電源電位において、高電位ＶＣＣ＿ｈｉと低電位ＶＣＣ＿ｌｏとの電位差が増大するほど、この問題は深刻となる。【００１６】
そこで、ＳＲＡＭセルの電源電位を保持しつつ、読み出しマージン及び書き込みマージンを増加させることが課題となる。
【課題を解決するための手段】
【００１７】
本発明の第１の視点に係る半導体記憶装置は、行列状に配置されたＳＲＡＭセルからなるＳＲＡＭセルアレーと、前記ＳＲＡＭセルアレーの行アドレスに対応するワード線のそれぞれに対して設けられ、ワード線を活性化するように構成されたワード線ドライバと、前記ワード線ドライバの電源電位を第１の電位と該第１の電位の絶対値よりも絶対値の大きい第２の電位との間で切り換えるように構成された電源セレクタと、前記ＳＲＡＭセルアレーの列アドレスに対応するビット線対のそれぞれに対して設けられたラッチ型のセンスアンプと、を備え、読み出し動作時において、前記電源セレクタが前記ワード線ドライバの電源電位を前記第１の電位とした後に、前記センスアンプが、検出した電位差を自身に対する活性化信号に同期して増幅し、前記電源セレクタが、該活性化信号に同期して前記ワード線ドライバの電源電位を前記第１の電位から前記第２の電位に切り換えるように構成されたことを特徴とする。【００１８】
第１の展開形態の半導体記憶装置は、前記電源セレクタが、前記ワード線ドライバの電源電位を第１の電位とそれよりも高い第２の電位との間で切り替えるように構成されることが好ましい。
第２の展開形態の半導体記憶装置は、書き込み動作時に書き込み操作が行われる列において、前記センスアンプに設けられた書き込みドライバが前記ビット線対に書き込みデータを出力するとともに前記電源セレクタが前記ワード線ドライバの電源電位を前記第１の電位とした後に、前記電源セレクタが、前記センスアンプに対する活性化信号に同期して前記ワード線ドライバの電源電位を前記第１の電位から前記第２の電位に切り換えるように構成されることが好ましい。【００１９】
第３の展開形態の半導体記憶装置は、書き込み動作時に読み出し操作が行われる列において、前記電源セレクタが前記ワード線ドライバの電源電位を前記第１の電位とした後に、前記センスアンプが、検出した電位差を自身に対する活性化信号に同期して増幅し、前記電源セレクタが、該活性化信号に同期して前記ワード線ドライバの電源電位を前記第１の電位から前記第２の電位に切り換えるように構成されることが好ましい。
【発明の効果】
【００２０】
本発明に係る半導体記憶装置によって、ＳＲＡＭセルの電源電位を保持しつつ、読み出しマージン及び書き込みマージンを増加させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例に係る半導体記憶装置のブロック図である。
【図２】本発明の実施例に係る半導体記憶装置の動作を示すタイミング図である。
【図３】６トランジスタからなる従来のＣＭＯＳ型ＳＲＡＭセルの回路図である。
【図４】従来のＳＲＡＭセルアレーのブロック図である。
【符号の説明】
【００２２】
１１  ｃｅｌｌ  、ＳＲＡＭセル
１２  センスアンプ
１３  ビット線対セレクタ
１４  ワード線ドライバ
１５  電源セレクタ
１００  ＳＲＡＭセルアレー
ＢＬ、ＢＬ１、ＢＬ２  ビット線（信号）
ＤＩ  データ入力信号
ＤＯ  データ出力信号
ＭＵＸ  マルチプレクサ
Ｎ１、Ｎ２  ノード
ＰＣ  ビット線プリチャージ信号
Ｑ１〜Ｑ６  ＭＯＳＦＥＴ
ＳＥ  センスアンプ活性化信号
ＳＥＬ  セレクタ
ＶＣＣ  ＳＲＡＭセル電源電位
ＶＣＣ＿ｈｉ  ＳＲＡＭセル電源電位の高電位
ＶＣＣ＿ｌｏ  ＳＲＡＭセル電源電位の低電位
ＶＤＤ  ワード線電位の高電位
ＶＤＤ２  ワード線電位の低電位
ＷＬ、ＷＬ１〜ＷＬｎ  ワード線（信号）
【発明を実施するための最良の形態】
【００２３】
本発明の実施形態に係る半導体記憶装置について、図面を参照して詳細に説明する。【００２４】
図１は、本発明の実施形態に係る半導体記憶装置のブロック図である。【００２５】
図１を参照すると、半導体記憶装置は、行列状に配置されたＳＲＡＭセル１１からなるＳＲＡＭセルアレー１００と、行アドレスに対応したワード線を活性化するワード線ドライバ１４と、ワード線ドライバの電源電位を低電位と高電位との間で切り換える電源セレクタ１５と、ビット線対毎に配置されたラッチ型のセンスアンプ１２とを備える。【００２６】
読み出し動作は、次の通りである。ラッチ型のセンスアンプ１２は、ワード線ドライバ１４の活性化信号に同期してＳＲＡＭセル１１から各々のビット線対に出力された読み出しデータを、センスアンプ活性化信号ＳＥに同期して電源電圧レベルの電位差に相当する電位に増幅する。電源セレクタ１５は、ワード線ドライバ１４の電源電位を、センスアンプ活性化信号ＳＥに同期して低電位から高電位に切り換える。【００２７】
一方、書き込み動作は次の通りである。書き込み操作が行われる列においては、センスアンプ１２内の書き込みドライバがビット線対に書き込みデータを出力すると同時に、ワード線ドライバ１４の活性化信号に同期してＳＲＡＭセル１１を選択し、電源セレクタ１５は、センスアンプ活性化信号ＳＥに同期してワード線ドライバ１４の電源電位を低電位から高電位に切り換える。【００２８】
なお、擬似読み出し操作が行われる列においては、読み出し動作と同様の制御を行う。【００２９】
読み出し動作の場合、センスアンプ活性化信号ＳＥが活性化される前は、ワード線ドライバ１４の電源セレクタ１５は低電位を選択する。このとき、ワード線電位はＳＲＡＭセル１１の電源電位よりも低いため、十分な読み出しマージンが確保される。一方、センスアンプ活性化信号ＳＥが活性化された後は、ワード線ドライバ１４の電源セレクタ１５は高電位を選択する。このとき、ワード線電位はＳＲＡＭセル１１の電源電位と同電位となり、読み出しマージンが減少する。しかし、センスアンプ１２が活性化され、読み出しデータが電源電圧レベルの電位差に相当する電位に増幅されてＳＲＡＭセル１１に書き戻されるため、ＳＲＡＭセル１１に記憶されるデータは破壊されない。【００３０】
書き込み動作時に書き込み操作が行われる列においては、センスアンプ活性化信号ＳＥが活性化される前は、ワード線ドライバ１４の電源セレクタ１５は低電位を選択する。このとき、ワード線電位はＳＲＡＭセル１１の電源電位よりも低いため、十分な書き込みマージンが確保されない。しかし、センスアンプ活性化信号ＳＥが活性化された後は、ワード線ドライバ１４の電源セレクタ１５は高電位を選択する。このとき、ワード線電位はＳＲＡＭセル１１の電源電位と同電位となる。したがって、書き込みマージンが増加して、十分な書き込みマージンが確保される。【００３１】
一方、書き込み動作の場合に擬似読み出し操作が行われる列では、読み出し動作の場合と同様に、センスアンプ活性化信号ＳＥが活性化される前は、ワード線ドライバ１４の電源セレクタ１５は低電位を選択する。このとき、ワード線電位はＳＲＡＭセル１１の電源電位よりも低いため、十分な読み出しマージンが確保される。一方、センスアンプ活性化信号が活性化された後は、ワード線ドライバ１４の電源セレクタ１５は高電位を選択する。このとき、ワード線電位はＳＲＡＭセル１１の電源電位と同電位となる。しかしながら、センスアンプ１２が活性化され、読み出しデータが電源電圧レベルの電位差に相当する電位に増幅されてＳＲＡＭセル１１に書き戻されることにより、ＳＲＡＭセル１１に記憶されるデータは破壊されない。【００３２】
本実施形態に係る半導体記憶装置によって、ＳＲＡＭセル１１の電源電位の制御を行うことなく、読み出し動作時において、全てのＳＲＡＭセル１１において十分な読み出しマージンが確保される。また、書き込み動作時において、書き込み操作が行われるＳＲＡＭセル１１において十分な書き込みマージンが確保される。さらに、擬似読み出し操作が行われるＳＲＡＭセル１１において十分な読み出しマージンが確保される。
【実施例】
【００３３】
本発明の第１の実施例に係る半導体記憶装置について、図面を参照して詳細に説明する。【００３４】
図１は、本発明の実施例に係る半導体記憶装置のブロック図である。【００３５】
半導体記憶装置は、図１を参照すると、行列状に配置されたＳＲＡＭセル１１と、センスアンプ活性化信号ＳＥに同期してビット線対に出力された読み出しデータを電源電圧レベルの電位差に相当する電位に増幅するセンスアンプ１２と、列アドレスに対応するビット線対にデータを入出力するビット線対セレクタ１３と、行アドレスに対応するワード線ＷＬを選択するワード線ドライバ１４と、電源ＶＤＤと電源ＶＤＤ２の一方を選択してワード線ドライバ１４に出力する電源セレクタ１５とを備える。【００３６】
ＳＲＡＭセル１１と、センスアンプ１２と、ビット線対セレクタ１３とからなるＳＲＡＭセルアレー１００を、データビット数分だけ並べることにより、本発明の半導体記憶装置が構成される。【００３７】
本実施例に係る半導体記憶装置の動作について、図１及び図２を参照して説明する。【００３８】
読み出し動作（図２の読み出し）において、外部クロック信号に同期して、ビット線のプリチャージ信号ＰＣと行アドレスに対応した任意のワード線信号ＷＬとが活性化される。このとき、センスアンプ活性化信号ＳＥは活性化されておらず、電源セレクタ１５は電源ＶＤＤよりも低電位の電源ＶＤＤ２を選択する。従って、ワード線ドライバ１４は、ＶＤＤ２を出力する。一定時間後にセンスアンプ活性化信号ＳＥが活性化されると、センスアンプ１２は、ビット線対に出力された読み出しデータを電源電圧レベルの電位差に相当する電位に増幅する。それと同時に、電源セレクタ１５は、電源ＶＤＤ２よりも高電位の電源ＶＤＤを選択する。従って、ワード線ドライバ１４は、ＶＤＤを出力する。ビット線対セレクタ１３は、列アドレスに対応して選択されたビット線対の読み出しデータを、データ出力信号ＤＯとして出力する。【００３９】
書き込み動作（図２の書き込み）において、外部クロック信号に同期して、ビット線のプリチャージ信号ＰＣと行アドレスに対応した任意のワード線信号ＷＬとが活性化される。このとき、センスアンプ活性化信号ＳＥは活性化されておらず、電源セレクタ１５は電源ＶＤＤよりも低電位の電源ＶＤＤ２を選択する。従って、ワード線ドライバ１４は、ＶＤＤ２を出力する。このとき、データ入力信号ＤＩとしてビット線対セレクタ１３に入力された書き込みデータが、列アドレスで選択されたビット線対に出力される。一方、列アドレスで選択されないビット線対においては、通常の読み出し動作が行われる。一定時間後にセンスアンプ活性化信号ＳＥが活性化されると、列アドレスで選択されないビット線対においては、センスアンプ１２がビット線対に出力された読み出しデータを電源電圧レベルの電位差にまで増幅する。列アドレスで選択されたビット線対では、ビット線対セレクタ１３によって出力された書き込みデータをセンスアンプ１２が保持する。同時に、電源セレクタ１５は、電源ＶＤＤ２よりも高電位の電源ＶＤＤを選択する。従って、ワード線ドライバ１４は、ＶＤＤを出力する。【００４０】
本発明によって、ＳＲＡＭセルにおいて電源電位の制御を行うことなく、読み出しマージン及び書き込みマージンを共に増加させることができる。また、本発明により、ＳＲＡＭセルの動作周波数を向上させることができる。【００４１】
以上の記載は実施例に基づいて行ったが、本発明は、上記実施例に限定されるものではない。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
2009041471.tif 000007
2009041471.tif 000008