(57)【要約】本発明は、少ないデバイス面積で以って、ＥＳＤ発生電流の放電性能を増強した静電放電（ＥＳＤ）保護デバイスを提供する。ＥＳＤ保護デバイスは、第２の半導体型の第１のウエル領域（７）により介挿された、第１の半導体型のソース領域（３）とドレーン領域（４）を含むゲート接地ＭＯＳトランジスタ（１）を備える。第１ウエル領域（７）により介挿される、第１の半導体型の第２のウエル領域（６）は、ソース領域（３）とドレーン領域（４）の下方に設けられる。隣接したウエル領域（６、７）とそれぞれ同じ半導体型からなる重度にドーピングされた埋め込み領域（８、９）、がウエル領域（６、７）の下方に設けられる。
2009512184.tif 000002
【特許請求の範囲】
【請求項１】
第２の半導体型の半導体基板に備えられた静電気放電保護デバイスであって、該静電気放電保護デバイスは、
第１の半導体型のソース領域およびドレーン領域と、
前記ソース領域と前記ドレーン領域の間に設けられた第２の半導体型の第１のウエル領域の上に延在するゲート領域と、
ソース領域の下方およびドレーン領域の下方に設けられた第１半導体型の第２ウエル領域であり、前記第１ウエル領域が前記ソース領域の下方の第２ウエル領域と前記ドレーン領域の下方の第２ウエル領域の間に設けられた第２ウエル領域と、
第１ウエル領域の下方の第２半導体型の第１埋め込み領域と、
第２ウエル領域の下方の第１半導体型の第２埋め込み領域とを備え、
前記第１および第２埋め込み領域は、前記第１および第２ウエル領域よりも高いドーピングレベルを有することを特徴とする静電気放電デバイス。
【請求項２】
前記静電気放電デバイスは、第１の分離領域により他のデバイスから電気的に絶縁されている、請求項１に記載の静電気放電デバイス。
【請求項３】
前記第１分離領域は深トレンチ絶縁領域を備える、請求項２に記載の静電気放電デバイス。
【請求項４】
前記半導体基板に電気的に接続した第２半導体型の基板接点領域を更に備え、前記基板接点領域は第２の絶縁領域によりソース領域から電気的に絶縁される、請求項１に記載の静電気放電デバイス。
【請求項５】
前記基板接点領域、前記ソース領域および前記ドレーン領域は相互に電気的に接続している、請求項４に記載の静電気放電デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電気放電（ＥＳＤ）保護デバイスに関する。
【背景技術】
【０００２】
高密度大規模集積（ＶＬＳＩ）回路の開発の進歩に伴って、デバイスは小型化を続け、その結果、ＣＭＯＳ（相補型金属酸化膜半導体）デバイスのゲート酸化物の厚さおよび接点の深さが減少している。この傾向は、ＥＳＤ現象などによる過剰な電圧の印加により生じた障害に対する感受性を強くする結果につながっている。ＥＳＤが発生している間、電荷は、集積回路の１本またはそれ以上のピンもしくは外部の電極と、他の導電性物質との間で、短時間のうちに、通常は１マイクロ秒未満のうちに移動する。電荷の移動は、ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）デバイスにおけるゲート酸化物等の絶縁膜を破壊するのに十分な電圧を生じさせ、かつ、デバイスの電気熱による故障を引き起こすのに十分なエネルギーを浪費し得る。そのような故障は接点スパイク、シリコン融解、または金属相互接続融解を含む。結果として、一時的なＥＳＤパルスに対処するためには、集積回路は好ましくはすべてのピンに保護回路が組み込まれているべきである。
【０００３】
オフセットトランジスタは通常、ＣＭＯＳ及びＢｉＣＭＯＳ（バイポーラＣＭＯＳ）技術におけるＥＳＤ保護構造内でクランピングデバイスとして用いられる。そのようなオフセットトランジスタをゲート接地型ｎチャンネルＭＯＳトランジスタ（ｇｇＮＭＯＳＴｓ）またはゲート結合型ｎチャンネルＭＯＳトランジスタ（ｇｃＮＭＯＳＴｓ）とすることができる。通常のＮＭＯＳＴｓ（軽度にｎ型のドープされたドレーンを有する）と比較すると、これらのデバイスは、より強固かつ効果的に、内部のトランジスタをＥＳＤ現象から保護することが示されている。  
【０００４】
すべてのＭＯＳＴデバイスは、ＥＳＤ現象の際に、いわゆるスナップバックと呼ばれる挙動をする。スナップバックとはＭＯＳＴの一部がＭＯＳの挙動からバイポーラの挙動に切り替わることを意味し、これは、ＭＯＳＴが低い保持電圧で大きな電流を伝導することを可能にする。図１はＮＭＯＳオフセットトランジスタの概略図である。ゲート、ソース、ドレーンおよび基板電極はそれぞれＧ、Ｓ、ＤおよびＢで示される。ここではｐドープ基板が用いられているという事実に基づくと、横形のＮＰＮ構造が形成され、その結果、図中に破線のトランジスタ記号で表されている、寄生バイポーラトランジスタ構造ＰＴとなる。寄生バイポーラトランジスタＰＴのベース電極は象徴基板レジスタを介して基板すなわちベース電極Ｂに接続されている。
【０００５】
図２は、ゲート、ソースおよび基板を０Ｖで接地したｇｇＮＭＯＳＴ、すなわち図１に示されたＮＭＯＳＴの典型的なＩ−Ｖ特性を示している。接地に対するドレーンからの正の電圧パルスを含むＥＳＤ現象がおきると、ドレーン電圧はＶｔ１に到達するまで上昇し、その電圧では、ｐ型基板に対するｎ型ドレーンの接合において電子なだれまたは第１の破壊が起きる。衝突イオン化により形成されたホールは、基板接合に向かってドリフトし、ソース基板接点がドレーンとソースの間でバイポーラアクションをはじめる為に十分な順方向バイアスとなるまで、基板ポテンシャルを増加させる。その結果、寄生横型ＮＰＮトランジスタにおいてスナップバックが起こり、ドレーン電圧がスナップバック保持電圧Ｖｓｐまで落ちる。さらに電流が増加すると、熱破壊または第２の破壊が電圧Ｖｔ２において発生し、これは漏電の増加という形で永続的な障害が起き始めたことを意味する。したがって、ｇｇＮＭＯＳＴのようなＥＳＤ保護デバイスが、ＥＳＤ現象により生成された電流を可能な限りシンク可能で、熱または第２の破壊の発生を防止し得ることは重要である。
【０００６】
ＥＳＤ保護デバイスの電流をシンクする容量を増強するための解決策のひとつとしては、より多くの均一放電またはＥＳＤ発生電流のシンクを可能にし、結果的に、ＥＳＤ保護デバイスに有害となり得る局所的加熱効果を抑えることを可能にする抵抗バラストをドレーン領域に含むことである。
【０００７】
米国特許出願公開第２００５／００４５９５４号明細書は、ｇｇＭＯＳＴを備えるＥＳＤ保護デバイスの製造方法について開示している。これに従って製造されたｇｇＭＯＳＴは、ポリシリコンゲート構造と、ｐウエル領域に形成されたソースおよびドレーン領域を備える。シリサイド層がポリシリコンゲート構造ソースおよびドレーン領域の表面に形成されている。さらに、高濃度にドープされた拡張したブロック領域が、ドレーン領域を封入し、かつ、ｐ型ウエル領域内を横方向に、ドレーン領域の下方を垂直方向に延在するように形成される。延在するブロック領域は、ドレーン接点とポリシリコンゲートの間のＥＳＤ電流に対する抵抗バラストとしての働きをする。抵抗バラストはドレーンの下方にあり、ドレーン領域自体よりもｐウエル領域において深いので、ＥＳＤ電流はより均一に放電され、それ故に、ＥＳＤ発生電流をシンクまたは放電する性能を増強させる。しかし、抵抗バラストの領域が小さすぎると、ドレーン領域付近で局所加熱を引き起こし、ＥＳＤデバイスに障害を与えることになるので、均一なＥＳＤ電流の流れを可能にするためには、未だに比較的に大きな領域が必要とされている。
【特許文献１】米国特許出願公開第２００５／００４５９５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、小さいデバイス面積で以って、ＥＳＤ発生電流の放電性能を増強したＥＳＤデバイスを提供することである。本発明によると、この目的は、請求項１に記載の静電気放電保護デバイスにより達成される。
【課題を解決するための手段】
【０００９】
本発明によるＥＳＤデバイスは、第２の半導体型の半導体基板の中に設けられ、第２半導体型の第１のウエル領域の上延在するゲート領域を有する。第１ウエル領域は、いずれも第１の半導体型であるソース領域とドレーン領域の間に介挿されている。さらに、ＥＳＤデバイスは、ソース領域の下方およびドレーン領域の下方に、第１半導体型の第２のウエル領域を備え、第１ウエル領域は、ソース領域の下方の第２ウエル領域とドレーン領域の下方の第２ウエル領域の間に介挿される。さらに、第１半導体型の第１の埋め込み領域が第１ウエル領域の下方に設けられ、また、第２半導体型の第２の埋め込み領域が第２ウエル領域の下方に設けられる。第１および第２の埋め込み領域は、第１および第２ウエル領域電子なだれ破壊よりも高いドーピングレベルを有しており、第１埋め込み領域と第２埋め込み領域の間での電子なだれまたは第１の破壊が可能となる。本発明によるＥＳＤ保護デバイスは、第１ウエル領域の中へ横方向に広がる抵抗バラストがないため、デバイス面積が小さい。ＥＳＤ発生電流は、第１および第２埋め込み領域に流れ込むが、これは、これらの領域が第１及び第２ウエル領域よりも重度にドープされているためである。このように、低い抵抗電流パスをドレーン領域から埋め込み領域にまで設けることで、ドレーン領域から第２ウエル領域を通り第２埋め込み領域へと延びる垂直抵抗バラストを設けて、ＥＳＤ保護デバイスがより多くのＥＳＤ電流をシンクすることができる。
【００１０】
本発明に従うＥＳＤ保護デバイスの好適な実施形態では、第１の分離領域によって他のデバイスから電気的に絶縁されている。このように、ＥＳＤ保護デバイスの絶縁は、第１または第２の埋め込み領域と半導体基板の間の接点における破壊電圧により決定され、ＥＳＤ保護デバイスの第２の埋め込み領域と他の隣接するデバイスの第１埋め込み領域の間の接点における破壊電圧に拠らない。第１および第２埋め込み領域のドーピングレベルが比較的高いため、後者の破壊電圧は前者の破壊電圧よりも低い。
【００１１】
本発明に従うＥＳＤ保護デバイスの他の実施形態では、第１絶縁領域は深トレンチ絶縁領域を有する。深トレンチ絶縁領域は、第１および第２埋め込み領域の下方の半導体基板の中へ延在しているので、ＥＳＤ保護デバイスの第２埋め込み領域は、深トレンチ絶縁領域により、他の隣接するデバイスの第１埋め込み領域から離間され、したがって電気的に隔離されている。
【００１２】
本発明に従うＥＳＤ保護デバイスの他の実施形態では、ＥＳＤ保護デバイスは半導体基板に電気的に接続する基板接点領域を備え、この基板コンタクト領域は、第２の絶縁領域により、ソースおよびドレーン領域より電気的に絶縁されている。基板接点領域は半導体基板に電気的に接続する役割をする。ＥＳＤ現象中に、基板接点領域に対してソースもしくはドレーン領域が破壊することを防止するために、基板接点領域はソースおよびドレーン領域から電気的に隔離されている。
【００１３】
本発明に従うＥＳＤ保護デバイスの好適な実施形態においては、基板コンタクト領域、ソース領域およびゲート領域は互いに電気的に接続している。このように、ＥＳＤ保護デバイスは、ゲート接地型ＭＯＳトランジスタを備えると有利である。
【発明を実施するための最良の形態】
【００１４】
図を参照して、本発明のこれらの態様及び他の態様を更に明らかにして説明および詳述する。
【００１５】
図は、一定の縮小比で描かれていない。概して、図中では、同一の要素は、同じ参照番号により示される。
【００１６】
図３は、ｐ型基板領域２内に形成され、本実施例においてはｇｇＮＭＯＳトランジスタ１を備える、本発明に従うＥＳＤ保護デバイスの実施形態の断面図を示す。ｇｇＮＭＯＳトランジスタ１はｎ型ソース領域３、ｎ型ドレーン領域４およびゲート電極５を備える。ソース領域３の下方でドレーン領域４の下方にｎ型ウエル領域６が形成されている。ｐ型ウエル領域７がソース領域３とドレーン領域４の間およびソースおよびドレーン領域３、４の下方のｎ型ドレーン領域６の間に介挿されている。ｎ型埋め込み領域８がｎ型ウエル領域６の下方に形成され、ｐ型埋め込み領域９がｐ型ウエル領域７の下方に形成されている。さらに、ＥＳＤ保護デバイスは、ｐ型ウエル領域７とｐ型埋め込み領域９を介して基板領域２に電気的に接続しているｐ型接点領域１０を備える。本実施例においては、接点領域１０は深トレンチ絶縁領域１１を介して、ｇｇＮＭＯＳトランジスタ１から電気的に絶縁されているが、例えば浅トレンチ絶縁体などの他の種類の絶縁体も適用可能である。ＥＳＤ保護デバイスは、ディープトレンチ絶縁領域１２により、隣接するデバイスから電気的に絶縁されており、そのため、ｇｇＮＭＯＳトランジスタ１のｐ型埋め込み領域９とｎ型埋め込み領域８を、深トレンチ絶縁領域１２に隣接する他の隣接デバイスのｐ型埋め込み領域９とｎ型埋め込み領域８から電気的に絶縁する。ドレーン領域４は、ドレーン接点２３を介して第１導電層２６（例えばアルミニウムや銅のような金属）に電気的に接続しているので、ドレーン領域４に電圧を印加することができる。ゲート領域５、ソース領域３および接点領域１０は、第２導電層２５（例えばアルミニウムや銅のような金属）に、それぞれゲート接点２１、ソース接点２２および基板接点２４を介して電気的に接続している。通常の操作においては、第２導電層２５は接地電圧に接続している。
【００１７】
図４に示されるように、ＥＳＤ保護デバイス１は３つの平行な寄生バイポーラ横型ＮＰＮトランジスタＴ１、Ｔ２、Ｔ３を備え、エミッタ、ベースおよびコレクタはそれぞれ共通の接続を有する。バイポーラトランジスタＴ１のベースはｐ型ウエル領域７を備え、エミッタまたはコレクタはｎ型ソース領域３を備え、コレクタまたはエミッタはｎ型ドレーン領域４を備える。バイポーラトランジスタＴ２のベースはｐ型ウエル領域７を備え、エミッタとコレクタはｎ型ウエル領域６を備える。バイポーラトランジスタＴ３のベースはｐ型埋め込み領域９を備え、エミッタとコレクタはｎ型埋め込み領域８を備える。
【００１８】
ＥＳＤ現象の際には、ゲート領域５、ソース領域３および基板接点領域１０に印加される接地電圧に対して、正の電圧パルスがドレーン領域４に印加される。ｎ型ドレーン領域４にかかった電圧は、ｎ型ドレーン領域６およびｎ型埋め込み領域８にも存在し、最も低い崩壊電圧を持つ接点（本実施例においてはｎ型埋め込み領域８とｐ型埋め込み領域９の間の接点）が電子なだれや第１の破壊を起こすまで上がり続ける。衝撃イオン化により生成されたホールはｐ型埋め込み領域９に向かってドリフトし、ｐ型埋め込み領域９とｎ型埋め込み領域８の間の接点が十分に順方向バイアスされてＮＰＮトランジスタＴ３のバイポーラ作用が始まるまで、ｐ型埋め込み領域９の電圧を増幅させる。結果として、寄生横型バイポーラＮＰＮトランジスタＴ３でスナップバックが引き起こされ、ドレーン領域４の下方のｎ型埋め込み領域８の電圧がスナップバック保持電圧まで落ちる。ＥＳＤ電流は主にバイポーラトランジスタＴ３を介して流れるため、ＥＳＤ保護デバイス１に損傷を与え得る局所加熱がドレーン領域４の周辺で発生するのを防止する、ｎ型ドレーン領域４からｎ型ウエル領域６を介しｎ型埋め込み領域８にまで広がる、大きな垂直抵抗バラストを形成する。また、局所加熱は、従来技術ではドレーン領域の表面にあった伝導路に対して、埋め込み領域の間にあり、高い電流密度に対する許容損失を増加させる比較的大きな伝導路によって緩和される。Ｔ３の活性化の後に、バイポーラトランジスタＴ１およびＴ２も同様に垂直抵抗バラストを介して活性化される。このように、ＥＳＤ保護デバイス１の電流搬送能力は増強され、それによりＥＳＤ保護デバイス１がより大きなＥＳＤ電流をシンクすることが可能となる。破壊電圧は例えば、ドレーン領域４からｐ型ウエル領域７の間の接点については９Ｖであり、ドレーン領域４からｐ型ウエル領域７の間の接点については１４Ｖであり、ｎ型埋め込み領域８からｐ型基板領域２の間の接点については８５Ｖである。
【００１９】
ＥＳＤ保護デバイス１は、通常のバイポーラトランジスタに必要となるので、埋め込み領域８、９を利用可能なＢｉＣＭＯＳ技術に用いられることが好ましい。しかし、ＥＳＤ保護デバイス１は、深いｎ型層を用いることによりＣＭＯＳ技術にも組み込まれることが可能であり、埋め込み領域として、絶縁ＮＭＯＳｔを製造するのに用いられ得る。
【００２０】
ＥＳＤ現象の間のトリガー電圧は、ｐ型埋め込み領域９とｎ型埋め込み領域８の間の接点の破壊電圧を最適化することにより必要とされる値に設定される。この破壊電圧は、とりわけｐ型埋め込み領域９とｎ型埋め込み領域８のオーバーラップ量の値に依存し、これは、設計のレイアウト時にこれら領域の距離を設定することにより特定の値に設定することができる。この場合、ｐ型埋め込み領域９とｎ型埋め込み領域８はある特定の距離にあるように設計されており、従って、これらは隣接しない。しかし、インプラントステップおよびアニールステップの後に、ｐ型埋め込み領域９とｎ型埋め込み領域８が隣接し、元の設計のレイアウト時におけるこれらの領域間の初期距離に応じたオーバーラップ量を持つようになる。
【００２１】
要約すると、本発明は、少ないデバイス面積で持って、ＥＳＤ発生電流の放電機能を増強したＥＳＤ保護デバイスを提供する。ＥＳＤ保護デバイスは、第２の半導体型のウエル領域により介挿される、第１の半導体型のソース領域およびゲート領域を含むゲート接地型ＭＯＳトランジスタを備える。第１ウエル領域により介挿される第１半導体型の第２ウエル領域は、ソース領域およびドレーン領域の下方に設けられる。隣接するウエル領域とそれぞれ同じ半導体型からなる重度にドープされた埋め込み領域が、ウエル領域の下方に設けられる。
【００２２】
前記の実施形態は本発明を限定するものではなく、むしろ、例示的であり、当業者が添付の特許請求の範囲を逸脱することなく、多くの代替的実施形態を設計することが可能である点に留意すべきである。特許請求の範囲においては、括弧で囲まれたいずれの参照符号も特許請求の範囲を限定するものとして解釈されるべきではない。「備える」という語は、特許請求の範囲に列記されているもの以外の要素やステップの存在を排除するものではない。単数で述べた要素に関しても、かかる要素が複数存在する可能性を排除するものではない。
【図面の簡単な説明】
【００２３】
【図１】ＥＳＤ保護回路に用いられるＮＭＯＳオフセットトランジスタの概略図である。
【図２】図１に示されたＮＭＯＳオフセットトランジスタ（ｇｇＮＭＯＳＴ）の、ゲート、ソースおよび基板を０Ｖに接地した状態での、典型的なＩ−Ｖ特性を示す図である。
【図３】本発明のＥＳＤ保護デバイスの実施形態の断面図である。
【図４】本発明のＥＳＤ保護デバイスの概略回路配置を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
2009512184.tif 000007
2009512184.tif 000008
2009512184.tif 000009