(57)【要約】【課題】メタルゲート電極を用いたＣＭＯＳトランジスタのしきい値制御の問題を改善し、素子の特性を大幅に向上させることが可能な半導体装置を提供する。【解決手段】ｐ型フルシリサイド電極１１２、ｎ型フルシリサイド電極２１２及びノンドープフルシリサイド電極３１２は、ゲート絶縁膜４に接する部分が金属シリサイド層になっている。第一領域１００は、ｐ型フルシリサイド電極１１２とゲート絶縁膜４との界面に、シリコン中でｐ型となる不純物元素を含む。第二領域２００は、ｎ型フルシリサイド電極２１２とゲート絶縁膜４との界面に、シリコン中でｎ型となる不純物元素を含む。第三領域３００は、ノンドープフルシリサイド電極３１２とゲート絶縁膜４との界面にいずれの不純物元素も実質的に含まない。複数のしきい値をもったトランジスタを、不純物添加フルシリサイドメタルゲート電極の実効仕事関数を作り分けることにより実現する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜及びゲート電極が設けられた複数のトランジスタ構造を有する半導体装置において、
前記ゲート電極は前記ゲート絶縁膜に接する部分に金属シリサイド層を有し、前記複数のトランジスタ構造のそれぞれは第一領域、第二領域及び第三領域のいずれかに属し、前記第一領域は前記金属シリサイド層とゲート絶縁膜との界面に第一不純物元素を含み、前記第二領域は前記金属シリサイド層とゲート絶縁膜との界面に前記第二不純物元素を含み、前記第三領域は前記金属シリサイド層とゲート絶縁膜との界面に前記第一不純物元素及び前記第二不純物元素のいずれも実質的に含まず、前記第一不純物元素と前記第二不純物元素とは半導体中で互いに反対の導電型を形成する性質を有する、
ことを特徴とする半導体装置。
【請求項２】
前記トランジスタ構造におけるチャネルの不純物量が前記第一領域、前記第二領域及び前記第三領域において実質的に同一である、
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第一不純物元素は、Ｂ、Ａｌ、Ｇａ、Ｉｎ及びＴｌの中から選ばれた少なくとも一つの元素からなる、
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第二不純物元素は、Ｎ、Ｐ、Ａｓ、Ｓｂ及びＢｉの中から選ばれた少なくとも一つの元素からなる、
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記金属シリサイド層を構成する金属は、サリサイドプロセスによって当該金属シリサイド層を形成可能な金属である、
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記金属シリサイド層を構成する金属がＮｉである、
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記金属シリサイド層の前記ゲート絶縁膜に接する部分の組成がＮｉＸＳｉ１−Ｘで表されるとき、０．６≦ｘ＜１である、
ことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記金属シリサイド層の前記ゲート絶縁膜に接する部分がＮｉ３Ｓｉ相を主成分として含む、
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記金属シリサイド層の前記ゲート絶縁膜に接する部分の組成がＮｉＸＳｉ１−Ｘで表されるとき、０．４≦ｘ＜０．６である、
ことを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記金属シリサイド層の前記ゲート絶縁膜に接する部分がＮｉＳｉ相を主成分として含む、
ことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記金属シリサイド層の前記ゲート絶縁膜に接する部分の組成がＮｉＸＳｉ１−Ｘで表されるとき、０＜ｘ＜０．４である、
ことを特徴とする請求項６記載の半導体装置。
【請求項１２】
前記金属シリサイド層の前記ゲート絶縁膜に接する部分がＮｉＳｉ２相を主成分として含む、
ことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第一不純物元素及び前記第二不純物元素の濃度が前記金属シリサイド層と前記ゲート絶縁膜との界面においてそれぞれ１×１０２０ｃｍ−３以上である、
ことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記ゲート絶縁膜がシリコン酸化膜又はシリコン酸窒化膜である、
ことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記ゲート絶縁膜がＨｆＳｉＯＮを含む、
ことを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜又はシリコン窒化膜を有する、
ことを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第一領域は、前記金属シリサイド層に代えて、前記ゲート絶縁膜との界面に前記第一不純物元素を含む多結晶シリコン層を有し、
前記第二領域は、前記金属シリサイド層に代えて、前記ゲート絶縁膜との界面に前記第二不純物元素を含む多結晶シリコン層を有する、
ことを特徴とする請求項１記載の半導体装置。
【請求項１８】
前記トランジスタ構造におけるチャネルの不純物量が前記第一領域、前記第二領域及び前記第三領域において実質的に同一である、
ことを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記金属シリサイド層を構成する金属は、サリサイドプロセスによって当該金属シリサイド層を形成可能な金属である、
ことを特徴とする請求項１７又は１８記載の半導体装置。
【請求項２０】
前記金属シリサイド層を構成する金属がＮｉである、
ことを特徴とする請求項１７乃至１９のいずれか一項に記載の半導体装置。
【請求項２１】
前記ゲート絶縁膜がシリコン酸化膜又はシリコン酸窒化膜である、
ことを特徴とする請求項１７乃至２０のいずれか一項に記載の半導体装置。
【請求項２２】
前記ゲート絶縁膜がＨｆＳｉＯＮを含む、
ことを特徴とする請求項１７乃至２１のいずれか一項に記載の半導体装置。
【請求項２３】
前記ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜又はシリコン窒化膜を有する、
ことを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
ゲート絶縁膜上に多結晶シリコンを堆積する第一工程と、
前記多結晶シリコンを第一領域、第二領域及び第三領域に分け、前記第一領域に第一導電型となる第一不純物元素をイオン注入法によって添加し、前記第二領域に前記第一導電型とは逆の第二導電型となる第二不純物元素をイオン注入法によって添加する第二工程と、
前記多結晶シリコンをゲート電極に加工する第三工程と、
前記多結晶シリコン上に金属を成膜する第四工程と、
前記多結晶シリコン及び前記金属を熱処理することによって、金属シリサイド層を形成するとともに前記第一不純物元素及び前記第二不純物元素を当該金属シリサイド層と前記ゲート絶縁膜との界面に偏析させる第五工程と、
前記金属シリサイドにならなかった前記金属を除去する第六工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２５】
前記第二工程及び前記第五工程に代えて、
前記第六工程の次に、
前記金属シリサイド層を第一領域、第二領域及び第三領域に分け、前記第一領域に第一導電型となる第一不純物元素をイオン注入法によって添加し、前記第二領域に前記第一導電型とは逆の第二導電型となる第二不純物元素をイオン注入法によって添加する工程と、
前記金属シリサイド層を熱処理することによって、前記第一不純物元素及び前記第二不純物元素を当該金属シリサイド層と前記ゲート絶縁膜との界面に偏析させる工程とを含む、
ことを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２６】
前記第四工程に代えて、
前記多結晶シリコンの前記第三領域上にのみ金属を成膜する工程を、
を含むことを特徴とする請求項２４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フルシリサイドゲート電極を有する半導体装置及びその製造方法に関するものであり、特にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高性能化と高信頼性化に関する技術である。以下、元素名は原則として元素記号で表し、ａｔ％は単に％と略称する。
【背景技術】
【０００２】
トランジスタの高性能化のため微細化が押し進められている。ＭＯＳＦＥＴが微細化されると、チャネル中の不純物配置のランダム性による特性ばらつきが無視できなくなり、４５ｎｍノード付近ではこのチャネル中の不純物濃度揺らぎがＭＯＳＦＥＴのしきい値ばらつきの大きな要因の一つになる。特に、一般にＳＲＡＭ（Static Random Access Memory）を構成するトランジスタや、オフ電流を一定値以下に抑制する必要があるＤＲＡＭ（Dynamic Random Access Memory）のセルトランジスタでは、しきい値ばらつきによるデバイス特性への影響が大きいため、しきい値ばらつきを抑制する必要がある。【０００３】
非特許文献１によると、チャネル中の不純物濃度揺らぎによるしきい値ばらつきは、不純物濃度の増大とともに増大する。したがって、不純物濃度揺らぎによるしきい値ばらつきを抑制するには、チャネル中の不純物濃度を低減すること、及び反転時の電気的なゲート絶縁膜厚を低減することが有効である。【０００４】
しかしながら、しきい値ばらつきを抑制する必要性が高いＳＲＡＭやＤＲＡＭにおいては、デバイス特性上ある程度しきい値の絶対値を高く設定する必要があるので、例えばゲート電極としてドープ多結晶Ｓｉ電極を用いる場合、基板中の不純物濃度を高くする必要があった。このため、不純物濃度揺らぎによるしきい値ばらつきが回避できなかった。また、チャネル中の不純物濃度を高い場合、チャネル中のキャリアの移動度が低下するため、デバイスの高速性を損なうというデメリットもあった。更に、ＧＩＤＬ（Gate Induced Drain Lowering）という現象によって、却ってオフ電流が増大するという問題があった。【０００５】
このような問題を解決するには、ＭＯＳＦＥＴのしきい値を従来のようにチャネル不純物濃度で行うのでなく、ゲート電極の仕事関数を実効的に変化させて行うことが有効だと考えられる。そのための方法としては、高速動作のために低いしきい値が必要なＭＯＳＦＥＴのゲート電極と、オフ電流低減のため高いしきい値が必要なＭＯＳＦＥＴのゲート電極とを、作り分けることが考えられる。これを実現するには、特にメタルゲート電極の使用が有効であると考えられる。メタルゲート電極の使用は、従来の多結晶Ｓｉ電極の空乏化を完全に排除することができる。したがって、反転時の電気的なゲート絶縁膜厚を低減することにも有効であり、その観点からもしきい値ばらつきを低減するのに有効な手段といえる。【０００６】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、高速動作のために必要な低いしきい値電圧（以下「Ｖｔｈ」という。）及びオフ電流低減のため必要な高いＶｔｈを設定可能でなければならない。【０００７】
高速動作トランジスタではＶｔｈを±０．１ｅＶ程度とする必要がある。そのため、ｎＭＯＳＦＥＴでは仕事関数がｎ型多結晶Ｓｉの仕事関数（４．０ｅＶ）以下の材料を、ｐＭＯＳＦＥＴではｐ型多結晶Ｓｉの仕事関数（５．２ｅＶ）以上の材料を、それぞれゲート電極に用いる必要がある。一方、オフ電流低減のため高いしきい値が必要なＭＯＳＦＥＴでは、Ｖｔｈを±０．６ｅＶ程度とする必要がある。そのため、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴでは、ともに実効的な仕事関数がＳｉミッドギャップ（４．６ｅＶ）に相当する材料をゲート電極に用いる必要がある。【０００８】
これらのうち特に高速動作トランジスタ用のＶｔｈを±０．１ｅＶ程度に実現する手段として、異なる仕事関数を持った異種の金属又は合金を、ｎＭＯＳＦＥＴの電極とｐＭＯＳＦＥＴの電極とにそれぞれ使い分けることで、トランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。例えば、非特許文献２には、ＳｉＯ２上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、これらを用いることにより前述の二つの電極間で０．８ｅＶの仕事関数変調が可能であると述べられている。【０００９】
また、多結晶Ｓｉ電極をＮｉ、Ｈｆ、Ｗなどで完全にシリサイド化したフルシリサイド電極に関する技術が最近注目されている。例えば、特許文献１には、ＳｉＯ２をゲート絶縁膜に用い、ＰやＢなどの不純物を注入した多結晶Ｓｉ電極をＮｉで完全にシリサイド化したＮｉフルシリサイド電極をゲート電極に用いた例が開示されている。このＮｉフルシリサイド電極は、（１）形成プロセスが従来ＣＭＯＳプロセスと整合性が高いこと、（２）ＳｉＯ２上でシリサイド化前の多結晶Ｓｉへの不純物添加によりしきい値電圧制御が行えることから、有望なメタルゲート材料と考えられている。【００１０】
特に（２）の不純物添加によるしきい値制御では、従来の半導体プロセスで用いられている不純物（ｐＭＯＳ：Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、ｎＭＯＳ：Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）を用いると、ｎ型トランジスタ用には４．２〜４．４ｅＶ程度の実効仕事関数が得られ、ｐ型トランジスタ用には４．７〜４．９ｅＶ程度の実効仕事関数が得られている。このようなしきい値変化は、シリサイド化時に上記の添加不純物がいわゆる「雪かき」効果によってＮｉＳｉ／ＳｉＯ２界面に偏析すること、によって起こる。（２）の不純物添加によるしきい値制御は、ｐＭＯＳ／ｎＭＯＳの作りわけが可能であることから、ＳｉＯ２をゲート絶縁膜に用いたトランジスタのしきい値制御法として有望であると考えられている。【００１１】
【非特許文献１】インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（International electron devices meeting technical digest）１９９７，ｐ．８４１
【非特許文献２】インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（International electron devices meeting technical digest）２００２，ｐ．３５９
【特許文献１】米国特許第７１８３１８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の技術にはそれぞれ以下のような問題点が存在する。異なる仕事関数を持った異種の金属又は合金を作り分けるデュアルメタルゲート技術は、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのどちらかのゲート上に堆積された層をエッチング除去するプロセスが必要であり、エッチングの際にゲート絶縁膜の品質を劣化させてしまうため、素子の特性や信頼性が損なわれる。【００１３】
ＳｉＯ２ゲート絶縁膜上へゲート電極として、ＰやＢなどの不純物を注入した多結晶Ｓｉ電極をＮｉで完全にシリサイド化したフルシリサイド電極を、特にＶｔｈばらつきを低減する必要があるデバイスに適用する場合、フルシリサイド電極の実効的な仕事関数のばらつきを抑制する必要がある。【００１４】
本発明は、素子の特性や信頼性を向上させることが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置は、Ｓｉ基板上にゲート絶縁膜及びゲート電極が設けられた複数のトランジスタ構造を有する。そして、本発明に係る半導体装置は、前記ゲート電極は前記ゲート絶縁膜に接する部分に金属シリサイド層を有し、前記複数のトランジスタ構造のそれぞれは第一領域、第二領域及び第三領域のいずれかに属し、前記第一領域は前記金属シリサイド層とゲート絶縁膜との界面に第一不純物元素を含み、前記第二領域は前記金属シリサイド層とゲート絶縁膜との界面に前記第二不純物元素を含み、前記第三領域は前記金属シリサイド層とゲート絶縁膜との界面に前記第一不純物元素及び前記第二不純物元素のいずれも実質的に含まず、前記第一不純物元素と前記第二不純物元素とはＳｉ中で互いに反対の導電型を形成する性質を有する、ことを特徴とする。【００１６】
本発明に係る半導体装置の製造方法は、ゲート絶縁膜上に多結晶Ｓｉを堆積する工程と、前記多結晶Ｓｉを第一領域、第二領域及び第三領域に分け、前記第一領域に第一導電型となる第一不純物元素をイオン注入法によって添加し、前記第二領域に前記第一導電型とは逆の第二導電型となる第二不純物元素をイオン注入法によって添加する工程と、前記多結晶Ｓｉをゲート電極に加工する工程と、前記多結晶Ｓｉ上に金属を成膜する工程と、前記多結晶Ｓｉ及び前記金属を熱処理することによって、金属シリサイド層を形成するとともに前記第一不純物元素及び前記第二不純物元素を当該金属シリサイド層と前記ゲート絶縁膜との界面に偏析させる工程と、前記金属シリサイドにならなかった前記金属を除去する工程と、を含むことを特徴とする。
【発明の効果】
【００１７】
本発明に係る半導体装置によれば、低しきい値を持つトランジスタ及び高しきい値を持つトランジスタを１チップ上に作製する際、半導体基板中の不純物濃度を一定として金属シリサイド電極中の不純物量を制御することにより、特に高しきい値を持つトランジスタにおいて従来に比べチャネル中の不純物濃度を低減できる。また、同時にメタルゲート使用によってゲート空乏化抑制も実現できる。この結果、移動度の向上及びしきい値ばらつきの抑制を実現でき、トランジスタの高性能化が図れる。本発明に係る製造方法によれば、不純物添加をＰＲ（フォトレジスト）工程及びイオン注入工程によって簡便に行うことができるため、簡便に所望の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施形態に基づき詳細に説明する。【００１９】
本発明者は、Ｓｉ酸化膜又はＳｉ酸窒化膜を最表面とするゲート絶縁膜上に、ゲート電極として結晶性が高いフルシリサイド電極を適用した技術について、次の知見を得た。シリサイド電極の金属組成を変化させても、実効仕事関数はほとんどＳｉミッドギャップ（４．６ｅＶ）に相当する値で一定である。一方、ゲート電極として結晶性が高い不純物添加フルシリサイド電極を適用する場合、Ｎｉシリサイド電極のＮｉ組成の減少に伴い不純物添加による実効仕事関数の変化幅が増大し、従来と比べてより大きな実効仕事関数の変化幅を実現できる。本発明は、これらの知見に基づきなされたものである。【００２０】
この知見は、以下のようなＭＯＳ容量を用いた予備実験から見い出されたものである。まず、Ｓｉ基板上にＳｉＯ２ゲート絶縁膜（膜厚：３ｎｍ）を形成し、その上に膜厚８０ｎｍの多結晶Ｓｉ電極を形成した。次に、多結晶Ｓｉ電極に対して添加元素をイオン注入した。例えばｎＭＯＳトランジスタを実現するためには、Ｓｉに対してｎ型不純物であるＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉなどを、ｐＭＯＳトランジスタを実現するためには、Ｓｉに対してｐ型不純物であるＢ、Ａｌ、Ｉｎ、Ｇａ、Ｔｌなどを、それぞれイオン注入した。その後、多結晶Ｓｉ電極（膜厚：ＴＳｉ）上にＮｉ膜（膜厚：ＴＮｉ）を堆積して、熱処理によって多結晶Ｓｉ電極をフルシリサイド化した。【００２１】
図３に示すように、Ｎｉシリサイドの結晶相は、多結晶Ｓｉ上に堆積したＮｉ膜の厚さ、すなわち、多結晶Ｓｉに供給されるＮｉの量に対して段階的に決まる。例えば、実効仕事関数に影響を与える電極／絶縁膜界面付近のＮｉシリサイドの結晶相を主にＮｉＳｉ相としたい場合は、ゲート多結晶Ｓｉの厚さ（ＴＳｉ）とＮｉ膜（ＴＮｉ）の比（ＴＮｉ／ＴＳｉ）を０．５５〜０．９５の範囲に設定すればよく、また主にＮｉＳｉ３相にしたい場合は、ＴＮｉ／ＴＳｉを１．６０以上にすればよい。ただし、電極／絶縁膜界面付近のＮｉシリサイドの結晶相を、ＮｉＳｉ２相を主成分とするシリサイドにする場合だけは、Ｎｉ膜厚をＴＮｉ／ＴＳｉ＝０．２８〜０．５４の範囲にしてかつシリサイド化温度を６００℃以上、好ましくは６５０℃以上にすることが必要である。【００２２】
更に、Ｎｉシリサイドの仕事関数を決定するＮｉ／（Ｎｉ＋Ｓｉ）組成は、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉなどの結晶相によりほぼ自己整合的に決まる。そのため、同じ結晶相を得る（すなわち同じ仕事関数を得る）ことができるＮｉ膜の堆積膜厚やシリサイド化温度などのプロセス条件のマージンが広いことから、製造プロセスのバラツキを低く抑えることができる。【００２３】
このフルシリサイド化の際に、添加元素が「雪かき」効果によってフルシリサイド電極／絶縁膜界面に偏析した。図４は、このようにして作製されたフルシリサイドゲート電極中の不純物濃度プロファイルを、二次イオン質量分析法（ＳＩＭＳ）で測定した結果である。この際、偏析不純物の濃度が、ゲート絶縁膜界面近傍において、１×１０２０ｃｍ−３を下回ると、ほとんど実効仕事関数が変化しなかった。したがって、不純物偏析により実効仕事関数変化を変化させるためには、偏析不純物の濃度がゲート絶縁膜界面近傍において１×１０２０ｃｍ−３以上であることが好ましい。【００２４】
上記のように作製したＭＯＳ容量のＮｉシリサイドの結晶相をＸＲＤで特定した結果について、図３にまとめる。ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の場合は、形成されるＮｉシリサイドは実質的にＮｉＳｉ２からなる。ただし、ＸＲＤスペクトルに弱くＮｉＳｉのピークが見られる。ＸＰＳによるシリサイド電極組成の深さ方向分析によれば、電極表面側に若干Ｎｉ組成がＮｉＳｉ２のものに比べて高いところがあり、ＮｉＳｉは主にその部分に存在すると考えられる。ＴＮｉ／ＴＳｉ＝０．５５〜０．９５の場合は、形成されるＮｉシリサイドは実質的にＮｉＳｉからなる。また、ＴＮｉ／ＴＳｉが１．６０以上の場合は、形成されるＮｉシリサイドは実質的にＮｉ３Ｓｉからなる。【００２５】
図５は、上記のように作製したＭＯＳ容量の電極／絶縁膜界面における、電極中Ｎｉ組成のＮｉ膜厚／多結晶Ｓｉ膜厚の比（ＴＮｉ／ＴＳｉ）依存性である。電極中Ｎｉ組成はＸＰＳ測定から求めた。電極組成のエラーバーはＸＰＳによる多点測定におけるバラつきを示す。図より界面における電極中Ｎｉ組成はＴＮｉ／ＴＳｉ比に応じて段階的に決まる。例えば、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４、０．５５〜０．９５、及び１．６０以上の場合、界面における電極中Ｎｉ組成は各々３３．３±７％、５０±５％、及び７５±５％となった。これらの組成は各々実質的にＮｉＳｉ２（３３．３％）、ＮｉＳｉ（５０％）、及びＮｉ３Ｓｉ（７５％）に一致した。これは、界面における電極中Ｎｉ組成が、図３に見られる結晶相によって自己整合的に決定されていることに起因するものと考えられる。【００２６】
また、上記のようにして作製した、不純物を添加していない（ノンドープ）場合並びにＡｓ及びＢを添加した場合（Ａｓ及びＢの多結晶Ｓｉ中への添加量は両方とも５×１０２０ｃｍ−３）における、結晶化Ｎｉシリサイドの実効仕事関数の界面付近のシリサイド電極組成依存性を図６に示す。電極組成のエラーバーはＸＰＳによる多点測定におけるバラつきを示す。また、図中にはその組成における主結晶相を示した。【００２７】
図６からわかるように、ノンドープの場合は結晶化Ｎｉシリサイドの実効仕事関数は組成にほとんど依存しない。すなわち、シリサイド電極の金属組成を変化させても、実効仕事関数変化がほとんどＳｉミッドギャップ（４．６ｅＶ）に相当する実効仕事関数で一定である。よって、たとえＮｉ組成がばらついてもしきい値ばらつきは抑制される。したがって、しきい値ばらつきを抑制する必要性が高いＳＲＡＭやＤＲＡＭにおいては、不純物を添加していない（ノンドープ）結晶化Ｎｉシリサイドをゲート電極として用いると、チャネル中の不純物濃度を低く保ったまま所望の高いしきい値を得ることができる。そこで、従来の多結晶Ｓｉ電極と高いチャネル不純物濃度とを用いる場合に比べて、不純物濃度揺らぎによるしきい値ばらつきを回避でき、高いキャリア移動度を実現できるためデバイスの高速性も図れる。更に、ＧＩＤＬを抑制できるためオフ電流を低減できる。【００２８】
一方、不純物を添加した場合を見ると、Ｎｉ組成の減少（Ｓｉ組成の増加）に伴い、不純物添加による実効仕事関数変化が増大した。特に主結晶相がＮｉＳｉ２であるＮｉ組成２６％から４０％の領域における実効仕事関数は、Ａｓ添加の場合で４．０ｅＶとなり、Ｂ添加の場合で５．２ｅＶとなることにより、高性能用ｎＭＯＳＦＥＴデバイスに必要な実効仕事関数（ｎＭＯＳ：４．０ｅＶ以下、ｐＭＯＳ：５．２ｅＶ以上）が実現できる。【００２９】
不純物による実効仕事関数変化が、Ｎｉシリサイド中のＮｉ組成の減少（Ｓｉ組成の増加）に伴い増加する傾向は、仕事関数を変調する効果を持つすべての不純物に対して確認した。また、特に結晶化ＮｉＳｉ２における実効仕事関数は、ｎ型不純物（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉなど）の場合で４．０ｅＶ以下となり、ｐ型不純物（Ｂ、Ａｌ、Ｉｎ、Ｇａ、Ｔｌなど）の場合で５．２ｅＶ以上となるので、高性能用ｎＭＯＳＦＥＴデバイスに必要な実効仕事関数（ｎＭＯＳ：４．０ｅＶ以下、ｐＭＯＳ：５．２ｅＶ以上）が実現できることを確認した。【００３０】
酸化膜厚が１．８ｎｍの場合、実効仕事関数から予想できるｎＭＯＳＦＥＴのしきい値（Ｖｔｈ）の範囲は、チャネル不純物濃度に対して図７のようになる。不純物元素を用いて実効仕事関数がｎＭＯＳ用に４．０ｅＶ以下又はｐＭＯＳ用に５．２ｅＶ以上に変調されているＮｉ組成について、そのＮｉ組成が４０％を越えない結晶化Ｎｉシリサイド電極を用いた場合、ＣＭＯＳデバイスで通常用いられるチャネル濃度（１０１７〜１０１８ｃｍ−３）で、従来の不純物添加ＮｉＳｉ電極では作製できなかった０．１Ｖ程度の低しきい値持つ高性能用デバイスを実現することができる。【００３１】
したがって、低Ｖｔｈを持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ並びに高Ｖｔｈを持つＭＯＳトランジスタを１チップ上に作製する際、チャネル中の不純物濃度を一定として、低Ｖｔｈトランジスタではシリサイド電極に不純物を添加し、高Ｖｔｈトランジスタではシリサイド電極に不純物を添加しないとすれば、特に高しきい値を持つトランジスタにおいて従来に比べチャネル中の不純物濃度が低減できる。また、同時にメタルゲート使用によってゲート空乏化抑制も実現できる。この結果、移動度の向上及びしきい値ばらつきの抑制を実現でき、トランジスタの高性能化が図れる。【００３２】
ＣＭＯＳデバイスを作製する場合、コスト低減のため低Ｖｔｈを持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ並びに高Ｖｔｈを持つＭＯＳトランジスタのゲート電極材料が同一あることが好ましい。そこで、低Ｖｔｈを持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのゲート電極として不純物を添加した結晶化Ｎｉシリサイド電極を用い、高Ｖｔｈを持つＭＯＳトランジスタのゲート電極として不純物を添加していない結晶化Ｎｉシリサイド電極をゲート電極に用いれば、それが達成される。【００３３】
ゲート多結晶Ｓｉ電極をシリサイド化させる金属は、サリサイドプロセスが可能であるシリサイドを形成しうる金属であることが好ましい。なぜなら、ゲート多結晶Ｓｉ電極のシリサイド化がソース・ドレイン拡散層コンタクト領域上に金属シリサイドが形成される後に行われる場合、ソース・ドレイン拡散層コンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度でシリサイド化が可能である必要があるからである。その観点から、前記金属が、Ｎｉであることが好ましい。【００３４】
ゲート電極にＮｉシリサイドを用いる場合、図６にあるように不純物添加による実効仕事関数変化量は、ＮｉシリサイドのＳｉ量の増加に伴い増加する。図７より、低Ｖｔｈを持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのＶｔｈをＶｔｈ＝±０．５Ｖ程度に設定したい場合、必要な実効仕事関数はＳｉミッドギャップ（４．６ｅＶ）を基準として各々±０．１ｅＶ程度である（図７参照）。これらの実効仕事関数を実現するには、図６より、ＮｉシリサイドをＮｉＸＳｉ１−Ｘと表した場合、Ｎｉ組成を各々０．６≦ｘ＜１とするとよい。また、トランジスタのしきい値ばらつきを抑制するためには、Ｎｉフルシリサイド電極の組成のばらつきを抑制する必要があり、そのためには電極の組成はフルシリサイド化時に自己整合的に決定されることが好ましいが、不純物を添加した結晶化Ｎｉ３Ｓｉをゲート電極に用いればそれが達成される。【００３５】
図７より、低Ｖｔｈを持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのＶｔｈをＶｔｈ＝±０．３Ｖ程度に設定したい場合、必要な実効仕事関数はＳｉミッドギャップ（４．６ｅＶ）を基準として各々±０．２ｅＶ程度である（図７参照）。これらの実効仕事関数を実現するには、図６より、ＮｉシリサイドをＮｉＸＳｉ１−Ｘと表した場合、Ｎｉ組成を各々０．４≦ｘ＜０．６とするとよい。また、トランジスタのしきい値ばらつきを抑制するためには、Ｎｉフルシリサイド電極の組成のばらつきを抑制する必要があり、そのためには電極の組成はフルシリサイド化時に自己整合的に決定されることが好ましいが、不純物を添加した結晶化ＮｉＳｉをゲート電極に用いればそれが達成される。【００３６】
図７より、低Ｖｔｈを持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのＶｔｈをＶｔｈ＝±０．１Ｖ程度に設定したい場合、必要な実効仕事関数はＳｉミッドギャップ（４．６ｅＶ）を基準として各々±０．５ｅＶ程度である（図７参照）。これらの実効仕事関数を実現するには、図６より、ＮｉシリサイドをＮｉＸＳｉ１−Ｘと表した場合、Ｎｉ組成を各々０＜ｘ＜０．４とするとよい。また、トランジスタのしきい値ばらつきを抑制するためには、Ｎｉフルシリサイド電極の組成のばらつきを抑制する必要があり、そのためには電極の組成はフルシリサイド化時に自己整合的に決定されることが好ましいが、不純物を添加した結晶化ＮｉＳｉ２をゲート電極に用いればそれが達成される。【００３７】
ゲート絶縁膜としてＳｉ酸化膜又はＳｉ酸窒化膜を用いることができる。また、前記ゲート絶縁膜はＨｆＳｉＯＮであってもよい。この場合は、不純物添加によるしきい値変化幅はＳｉＯ２及びＳｉＯＮゲート絶縁膜の場合に比べて小さくなるが、ゲート電極と接する部分に、Ｓｉ酸化膜、Ｓｉ酸窒化膜層、又はＳｉ窒化膜層を挿入することにより実効仕事関数変化を大きくでき、その結果ＭＯＳＦＥＴにおいて低いしきい値を実現することができる。【００３８】
また、低Ｖｔｈを持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ並びに高Ｖｔｈを持つＭＯＳトランジスタを１チップ上に作製する際、基板中の不純物濃度を一定として、低Ｖｔｈをドーパントが添加された多結晶Ｓｉ電極で実現し、高ＶｔｈをＳｉミッドギャップの仕事関数を有するノンドープシリサイド電極で実現すれば、特に高Ｖｔｈを持つトランジスタにおいて従来に比べチャネル中の不純物濃度が低減できる。また、同時に高Ｖｔｈを持つトランジスタにおいてメタルゲート使用によってゲート空乏化抑制も実現できる。この結果、移動度の向上及びしきい値ばらつきの抑制を実現でき、トランジスタの高性能化が図れる。【００３９】
この場合であっても、ゲート多結晶Ｓｉ電極をシリサイド化する金属は、サリサイドプロセスが可能であるシリサイドを形成しうる金属であることが好ましい。なぜなら、ソース・ドレイン拡散層コンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度でシリサイド化が可能である必要があるからである。その観点から、前記金属が、Ｎｉであることが好ましい。更に、ゲート絶縁膜としてＳｉ酸化膜又はＳｉ酸窒化膜を用いることができる。また、前記ゲート絶縁膜はＨｆＳｉＯＮとしても、ゲート電極と接する部分に、Ｓｉ酸化膜、Ｓｉ酸窒化膜層、又はＳｉ窒化膜層を挿入してもよい。【００４０】
以上の作用を満たす金属シリサイド及び添加元素を用いて作製したＣＭＯＳＦＥＴの構造図を図１及び図２に示す。図１に示した第一実施形態によれば、低しきい値を持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ並びに高しきい値を持つＭＯＳトランジスタを１チップ上に作製する際、基板中の不純物濃度を一定としてシリサイド電極中の不純物量を制御する。また、図２に示した第二実施形態によれば、低しきい値を持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ並びに高しきい値を持つＭＯＳトランジスタを１チップ上に作製する際、基板中の不純物濃度を一定として、低いしきい値をドーパントが添加された多結晶Ｓｉ電極で実現し、高いしきい値をＳｉミッドギャップの仕事関数を有するシリサイド電極で実現する。この結果、特に高しきい値を持つトランジスタにおいて、従来に比べチャネル中の不純物濃度を低減できる。また、両実施形態において、同時にメタルゲート使用によってゲート空乏化抑制も実現できる。この結果、移動度の向上及びしきい値ばらつきの抑制を実現でき、トランジスタの高性能化が図れる。【００４１】
また、本発明に係る製造方法によれば、ゲート絶縁膜上に多結晶Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。また、本発明に係る製造方法によれば、不純物添加をＰＲ工程及びイオン注入工程によって簡便に行うことができるため、簡便に所望のデバイスを得ることができる。【００４２】
以下、本発明の実施形態を、図面を参照して詳細に説明する。【００４３】
図１に示す第一実施形態の半導体装置は、半導体基板としてのＳｉ基板１上に、ゲート絶縁膜４とゲート電極としてのｐ型フルシリサイド電極１１２、ｎ型フルシリサイド電極２１２及びノンドープフルシリサイド電極３１２とが設けられた複数のトランジスタ構造を有する。そして、ｐ型フルシリサイド電極１１２、ｎ型フルシリサイド電極２１２及びノンドープフルシリサイド電極３１２は、ゲート絶縁膜４に接する部分が金属シリサイド層になっている。複数のトランジスタ構造のそれぞれは、第一領域１００、第二領域２００及び第三領域３００のいずれかに属する。第一領域１００は、ｐ型フルシリサイド電極１１２とゲート絶縁膜４との界面に、シリコン中でｐ型となる不純物元素を含む。第二領域２００は、ｎ型フルシリサイド電極２１２とゲート絶縁膜４との界面に、シリコン中でｎ型となる不純物元素を含む。第三領域３００は、ノンドープフルシリサイド電極３１２とゲート絶縁膜４との界面にいずれの不純物元素も実質的に含まない。ここでいう「いずれの不純物元素も実質的に含まない」とは、両方の不純物元素を等量含むことにより、実質的に真性になっている場合も含むものとする。【００４４】
図８（ａ）〜図１０（ｉ）は本発明の第一実施形態に係るＭＯＳＦＥＴの製造工程の第一例を示した断面図である。本例は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Chemical Mechanical Polishing）技術を用いてＭＯＳＦＥＴを製造する。また、本例に係るＭＯＳＦＥＴは、第一領域１００上に作製されるｐＭＯＳＦＥＴと、第二領域２００上に作製されるｎＭＯＳＦＥＴと、第三領域３００上に作製されるｎＭＯＳＦＥＴ（又はｐＭＯＳＦＥＴ）とからなる。【００４５】
まず、第一領域１００、第二領域２００及び第三領域３００のＳｉ基板１の表面領域に、ＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離領域２を形成した。続いて、素子分離されたＳｉ基板表面に犠牲絶縁膜３を形成した。犠牲絶縁膜３としては例えば厚さ１０ｎｍ程度のＳｉ熱酸化膜を用いることができる。【００４６】
続いて、図８（ａ）に示すように、犠牲絶縁膜３を通して、第一領域１００、第二領域２００及び第三領域３００のＳｉ基板１の表面領域に対して、チャネル不純物として各々ｎ型、ｐ型及びｐ（又はｎ）型のドーパント元素をイオン注入法で添加し、熱処理によって前記ドーパントを電気的に活性化させた。【００４７】
続いて、犠牲絶縁膜３を除去し、ゲート絶縁膜４を形成した。ゲート絶縁膜４には、ＳｉＯＮを用いた。そして、ゲート絶縁膜４上に厚さ８０ｎｍ程度の多結晶Ｓｉ膜５を形成した。その後、図８（ｂ）に示すように、第一領域１００及び第二領域２００上の多結晶Ｓｉに対しレジストを用いた通常のＰＲプロセスとイオン注入とを組み合わせることにより、おのおの異なる不純物元素をイオン注入した。例えば、第一領域１００にはＢを、第二領域２００にはＡｓを注入した。各々の注入エネルギー及びドーズ量は、Ｂ注入の場合２ｋｅＶ及び６×１０１５ｃｍ−２、Ａｓ注入の場合５ｋｅＶ及び５×１０１５ｃｍ−２であった。【００４８】
その結果、図８（ｃ）に示すように、第一領域１００、第二領域２００、及び第三領域３００上の多結晶Ｓｉ膜５は各々、ｐ型ドープ多結晶Ｓｉ膜１０５、ｎ型ドープ多結晶Ｓｉ膜２０５、及びノンドープ多結晶Ｓｉ膜３０５となった。【００４９】
その後、多結晶Ｓｉ膜１０５，２０５，３０５上に厚さ１５０ｎｍのＳｉ酸化膜６を形成した。この多結晶Ｓｉ膜５と１５０ｎｍのＳｉ酸化膜６とからなる積層膜を、図９（ｄ）に示すように、リソグラフィー技術及びＲＩＥ（Reactive Ion Etching）技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、第一領域１００、第二領域２００、及び第三領域３００のＳｉ表面上に、おのおのエクステンション拡散層領域１０７，２０７，３０７を、ゲート電極をマスクとして自己整合的に形成した。【００５０】
更に、図９（ｅ）に示すように、Ｓｉ窒化膜とＳｉ酸化膜とを順次堆積し、その後エッチバックすることによってゲート側壁８を形成した。この状態で再度イオン注入を行い、活性化アニールを経て、第一領域１００、第二領域２００、及び第三領域３００のＳｉ表面上に、おのおのソース・ドレイン拡散層１０９，２０９，３０９を形成した。【００５１】
続いて、厚さ２０ｎｍの金属膜をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極、ゲート側壁膜及びＳＴＩをマスクとして、ソース・ドレイン拡散層のみに厚さ約４０ｎｍのシリサイド層１０を形成した（図９（ｆ））。このシリサイド層１０は、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【００５２】
更に、図１０（ｇ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法によってＳｉ酸化膜の層間絶縁膜１１を形成した。この層間絶縁膜１１をＣＭＰ技術によって図１０（ｈ）に示すように平坦化し、更に、層間絶縁膜のエッチバックを行うことでゲート電極の多結晶Ｓｉ膜−１０５，２０５，３０５を露出させた。【００５３】
続いて、ゲート電極の多結晶Ｓｉ膜１０５，２０５，３０５とのシリサイドを形成させるＮｉ膜を堆積した。この工程でのＮｉ膜厚は、多結晶ＳｉとＮｉとが十分反応してシリサイド化したときに、ゲート絶縁膜に接している側の組成がＮｉＳｉ２となるような膜厚を設定する。本例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２５ｎｍ成膜した。その後、６５０℃かつ２分の熱処理により多結晶ＳｉとＮｉとを十分に反応させて、結晶化ＮｉＳｉ２電極を形成した。【００５４】
このシリサイド化において、第一領域１００の多結晶Ｓｉ電極中の添加元素（Ｂ）は、図１０（ｉ）のように電極／絶縁膜界面に偏析する（偏析不純物１１３）。また、第二領域２００の多結晶Ｓｉ電極中の添加元素（Ａｓ）も、図１０（ｉ）のように電極／絶縁膜界面に偏析する（偏析不純物２１３）。一方、第三領域３００の多結晶Ｓｉ電極では、ドーパントが添加されていないため、電極／絶縁膜界面にドーパントが偏析しない。最後に、前述の熱処理においてシリサイド化反応しなかった余剰のＮｉ膜は、硫酸過酸化水素水溶液を用いてウェットエッチング除去した。その後通常の配線工程を行った。【００５５】
以上のような工程を経ることにより、図１に示すような第一領域１００、第二領域２００、及び第三領域３００に応じて電極／絶縁膜界面に異なる添加元素が偏析したフルシリサイド電極をもつＭＯＳＦＥＴを作製した。このようにして作製したＭＯＳＦＥＴにおいて、ＮｉＳｉ２フルシリサイド電極１１２，２１２，３１２の実効仕事関数はそれぞれ４．１ｅＶ，５．１ｅＶ，４．６ｅＶであった。【００５６】
図１１は、実効仕事関数が４．１ｅＶに変調されているＮｉＳｉ２をゲート電極としたｎＭＯＳＦＥＴにおける、ドレイン電流のゲート電圧依存性を示したものである。チャネル濃度は２×１０１７ｃｍ−３であり、図６の実効仕事関数が４．１ｅＶから予想されるＶｔｈは０．１Ｖである。図１１より、ＮｉＳｉ２を電極としたｎＭＯＳトランジスタのＶｔｈは、実効仕事関数から予想されたとおり０．１Ｖとなっている。更に、このトランジスタにおいて電子移動度は、多結晶Ｓｉ／ＳｉＯ２の組み合わせによるトランジスタと同等の値が得られることを確認した。【００５７】
図１２は、実効仕事関数が５．１ｅＶに変調されているＮｉＳｉ２をゲート電極としたｐＭＯＳＦＥＴにおける、ドレイン電流のゲート電圧依存性を示したものである。チャネル濃度は２×１０１７ｃｍ−３であり、図６の実効仕事関数が５．１ｅＶから予想されるＶｔｈは−０．１Ｖである。図１２より、ＮｉＳｉ２を電極としたｐＭＯＳトランジスタのＶｔｈは、実効仕事関数から予想されたとおり−０．１Ｖとなっている。更に、このトランジスタにおいて正孔移動度は、多結晶Ｓｉ／ＳｉＯ２の組み合わせによるトランジスタと同等の値が得られることを確認した。【００５８】
図１３は、実効仕事関数が４．６ｅＶであるノンドープＮｉＳｉ２をゲート電極としたｎＭＯＳＦＥＴにおける、ドレイン電流のゲート電圧依存性を示したものである。チャネル濃度は２×１０１７ｃｍ−３であり、図６の実効仕事関数から予想されるＶｔｈは０．６Ｖである。図１３より、ノンドープＮｉＳｉ２を電極としたｎＭＯＳトランジスタのＶｔｈは、実効仕事関数から予想されたとおり−０．１Ｖとなっている。【００５９】
図１４は、このトランジスタの電子移動度の実効電界依存性である。比較のため、ゲート電極にｎドープ多結晶Ｓｉ電極を用い、Ｖｔｈ＝０．６Ｖを得るためにチャネル不純物濃度を２×１０１８ｃｍ−３に増加させたトランジスタの電子移動度も示した。図１４より、ｎドープ多結晶Ｓｉ電極を用いた場合に比べてノンドープＮｉＳｉ２をゲート電極に用いた場合のほうが、移動度の絶対値自身が大きくなること及びゲート電圧Ｖｇ＝１Ｖに対応する実効電界依存性が小さくなることから、電子移動度が１２％程度増加することを確認した。【００６０】
図１５は、ノンドープＮｉＳｉ２を電極としたｎＭＯＳトランジスタのしきい値ばらつきのチャネル不純物濃度（Ｎｃｈ）依存性である。図１４で比較したノンドープＮｉＳｉ２電極（Ｎｃｈ＝１×１０１７ｃｍ−３）及びｎドープ多結晶Ｓｉ電極（Ｎｃｈ＝２×１０１８ｃｍ−３）のしきい値ばらつきは、各々２ｍＶ及び４ｍＶであった。これは、Ｎｃｈを低減したために、チャネル中の不純物濃度の揺らぎによるしきい値ばらつきが抑制できたためである。【００６１】
なお、ｐＭＯＳ用Ｎｉフルシリサイド電極にＢ以外のｐ型ドーパント不純物（Ａｌ、Ｉｎ、Ｇａ、Ｔｌなど）を添加した場合、及びｎＭＯＳ用Ｎｉフルシリサイド電極にＡｓ以外のｎ型ドーパント不純物（Ｎ、Ｐ、Ｓｂ、Ｂｉなど）を添加した場合であっても、同じ効果が得られた。【００６２】
ＣＭＯＳデバイスを作製する場合、工程の簡便化によるコスト低減のため一回のシリサイド化でｎＭＯＳ及びｐＭＯＳトランジスタのＮｉフルシリサイド電極を形成できることが好ましいが、不純物を添加した結晶化ＮｉＳｉ２をゲート電極に用いればそれが達成される。【００６３】
また、本例の製造方法によれば、ゲート絶縁膜上に多結晶Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。また、本例の製造方法によれば、不純物添加をＰＲ工程及びイオン注入工程によって簡便に行うことができるため、簡便に所望のデバイスを得ることができる。【００６４】
以上より、本例で示した実効的にＮｉＳｉ２の組成を持つ結晶化したＮｉフルシリサイド電極に、上記の不純物を添加したゲート電極とＳｉＯＮゲート絶縁膜とを組み合わせることで、優れたトランジスタ特性を得ることができる。【００６５】
図１６（ａ）〜図１８（ｉ）は本発明の第一実施形態に係るＭＯＳＦＥＴの製造工程の第二例を示した断面図である。本例も、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ技術を用いてＭＯＳＦＥＴを作製する。また、本例に係るＭＯＳＦＥＴも、第一領域１００上に作製されるｐＭＯＳＦＥＴと、第二領域２００上に作製されるｎＭＯＳＦＥＴと、第三領域３００上に作製されるｎＭＯＳＦＥＴ（又はｐＭＯＳＦＥＴ）とからなる。【００６６】
まず、第一領域１００、第二領域２００、及び第三領域３００のＳｉ基板１の表面領域に、ＳＴＩ技術を用いて素子分離領域２を形成した。続いて、素子分離されたＳｉ基板表面に犠牲絶縁膜３を形成した。犠牲絶縁膜３としては例えば厚さ１０ｎｍ程度のＳｉ熱酸化膜を用いることができる。【００６７】
続いて、図１６（ａ）に示すように犠牲絶縁膜３を通して、第一領域１００、第二領域２００、及び第三領域３００のＳｉ基板１の表面領域に対して、チャネル不純物として各々ｎ型、ｐ型、及びｐ（又はｎ）型のドーパント元素をイオン注入法で添加し、熱処理によって前記ドーパントを電気的に活性化させた。【００６８】
続いて、犠牲絶縁膜３を除去し、ゲート絶縁膜４を形成した。ゲート絶縁膜４にはＳｉＯＮを用いた。そして、ゲート絶縁膜４上に、厚さ８０ｎｍ程度の多結晶Ｓｉ膜５を形成した。【００６９】
その後、図１６（ｂ）に示すように、多結晶Ｓｉ膜５上に厚さ１５０ｎｍのＳｉ酸化膜６を形成した。この多結晶Ｓｉ膜５と１５０ｎｍのＳｉ酸化膜６とからなる積層膜を、図１６（ｃ）に示すように、リソグラフィー技術及びＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、第一領域１００、第二領域２００、及び第三領域３００のＳｉ表面上に、おのおのエクステンション拡散層領域１０７，２０７，３０７を、ゲート電極をマスクとして自己整合的に形成した。【００７０】
更に、図１７（ｄ）に示すように、Ｓｉ窒化膜とＳｉ酸化膜とを順次堆積し、その後エッチバックすることによってゲート側壁８を形成した。この状態で再度イオン注入を行い、活性化アニールを経て、第一領域１００、第二領域２００、及び第三領域３００のＳｉ表面上に、おのおのソース・ドレイン拡散層１０９，２０９，３０９を形成した。【００７１】
続いて、厚さ２０ｎｍの金属膜をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極、ゲート側壁膜及びＳＴＩをマスクとして、ソース・ドレイン拡散層のみに厚さ約４０ｎｍのシリサイド層１０を形成した（図１７（ｅ））。このシリサイド層１０は、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【００７２】
更に、図１７（ｆ）に示すように、ＣＶＤ法によってＳｉ酸化膜の層間絶縁膜１１を形成した。この層間絶縁膜１１をＣＭＰ技術によって図１８（ｇ）に示すように平坦化し、更に、層間絶縁膜のエッチバックを行うことでゲート電極の多結晶Ｓｉ膜１０５，２０５，３０５を露出させた。【００７３】
続いて、ゲート電極の多結晶Ｓｉ膜５とのシリサイドを形成させるＮｉ膜を堆積した。この工程でのＮｉ膜厚は、多結晶ＳｉとＮｉとが十分反応してシリサイド化したときに、ゲート絶縁膜に接している側の組成がＮｉＳｉ２となるような膜厚を設定する。本例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２５ｎｍ成膜した。【００７４】
その後、図１８（ｈ）に示すように、６５０℃かつ２分の熱処理により多結晶ＳｉとＮｉとを十分に反応させて結晶化ＮｉＳｉ２電極１２を形成し、前述の熱処理においてシリサイド化反応しなかった余剰のＮｉ膜を、硫酸過酸化水素水溶液を用いてウェットエッチング除去した。この結晶化ＮｉＳｉ２電極１２に対して、図１８（ｈ）に示すように、第一領域１００及び第二領域２００上の多結晶Ｓｉに対しレジストを用いた通常のＰＲプロセスとイオン注入とを組み合わせることにより、おのおの異なる不純物元素をイオン注入した。例えば、第一領域１００にはＢを注入し、第二領域２００にはＡｓを注入した。各々の注入エネルギー及びドーズ量は、Ｂ注入の場合２ｋｅＶ及び６×１０１５ｃｍ−２、Ａｓ注入の場合５ｋｅＶ及び５×１０１５ｃｍ−２であった。【００７５】
このイオン注入後、例えば５００℃かつ３０分程度のアニールを行うことによって、第一領域１００の結晶化ＮｉＳｉ２電極１２中の添加元素（Ｂ）は、図１８（ｉ）のように電極／絶縁膜界面に偏析する（偏析不純物１１３）。また、第二領域２００の結晶化ＮｉＳｉ２電極１２の添加元素（Ａｓ）も、図１８（ｉ）のように電極／絶縁膜界面に偏析する（偏析不純物２１３）。一方、第三領域３００の多結晶Ｓｉ電極では、ドーパントは添加されていないため、電極／絶縁膜界面にドーパントは偏析しない。その後、通常の配線工程を行った。【００７６】
以上のような工程を経ることにより、図１に示すような第一領域１００、第二領域２００、及び第三領域３００に応じて電極／絶縁膜界面に異なる添加元素が偏析したフルシリサイド電極をもつＭＯＳＦＥＴを形成した。本例の場合においても、第一例で示した優れたトランジスタ特性を得ることができた。【００７７】
また、本例の製造方法によれば、ゲート絶縁膜上に多結晶Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。また、本例の製造方法によれば、不純物添加をＰＲ工程及びイオン注入工程によって簡便に行うことができるため、簡便に所望のデバイスを得ることができる。【００７８】
また、一般に、ドープされた多結晶Ｓｉ電極をエッチングすると、ドーパントの種類によってエッチング速度が違うためゲート寸法が異なったり、ゲート端部のラフネスがノンドープの場合に比べて大きくなったりするので、特性ばらつきを引き起こす。本例の製造方法によれば、ゲート多結晶Ｓｉのエッチング時にはゲート多結晶Ｓｉをノンドープにしておけるため、上記のドーピングによるゲート寸法・形状に関わる問題を回避できる。【００７９】
図２に示す第二実施形態の半導体装置は、半導体基板としてのＳｉ基板１上に、ゲート絶縁膜４とゲート電極としてのｐ型ドープ多結晶Ｓｉ膜１０５、ｎ型ドープ多結晶Ｓｉ膜２０５及びノンドープフルシリサイド電極３１２とが設けられた複数のトランジスタ構造を有する。そして、ノンドープフルシリサイド電極３１２は、ゲート絶縁膜４に接する部分が金属シリサイド層になっている。複数のトランジスタ構造のそれぞれは、第一領域１００、第二領域２００及び第三領域３００のいずれかに属する。第一領域１００は、ｐ型ドープ多結晶Ｓｉ膜１０５とゲート絶縁膜４との界面に、シリコン中でｐ型となる不純物元素を含む。第二領域２００は、ｎ型ドープ多結晶Ｓｉ膜２０５とゲート絶縁膜４との界面に、シリコン中でｎ型となる不純物元素を含む。第三領域３００は、ノンドープフルシリサイド電極３１２とゲート絶縁膜４との界面にいずれの不純物元素も実質的に含まない。ここでいう「いずれの不純物元素も実質的に含まない」とは、両方の不純物元素を等量含むことにより、実質的に真性になっている場合も含むものとする。【００８０】
図１９（ａ）〜図２１（ｈ）は、本発明に係る第二実施形態に係るＭＯＳＦＥＴの製造工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ技術を用いてＭＯＳＦＥＴを作製する。また、本実施形態に係るＭＯＳＦＥＴは、第一領域１００上に作製されるｐＭＯＳＦＥＴと、第二領域２００上に作製されるｎＭＯＳＦＥＴと、第三領域３００上に作製されるｎＭＯＳＦＥＴ（又はｐＭＯＳＦＥＴ）とからなる。【００８１】
まず、第一領域１００、第二領域２００、及び第三領域３００のＳｉ基板１の表面領域に、ＳＴＩ技術を用いて素子分離領域２を形成した。続いて、素子分離されたＳｉ基板表面に犠牲絶縁膜３を形成した。犠牲絶縁膜３としては例えば厚さ１０ｎｍ程度のＳｉ熱酸化膜を用いることができる。【００８２】
続いて、図１９（ａ）に示すように、犠牲絶縁膜３を通して、第一領域１００、第二領域２００、及び第三領域３００のＳｉ基板１の表面領域に対して、チャネル不純物として各々ｎ型、ｐ型、及びｐ（又はｎ）型のドーパント元素をイオン注入法で添加し、熱処理によって前記ドーパントを電気的に活性化させた。【００８３】
続いて、犠牲絶縁膜３を除去し、ゲート絶縁膜４を形成した。ゲート絶縁膜４には、ＳｉＯＮを用いた。そして、ゲート絶縁膜４上に厚さ８０ｎｍ程度の多結晶Ｓｉ膜５を形成した。【００８４】
その後、図１９（ｂ）に示すように、第一領域１００及び第二領域２００上の多結晶Ｓｉに対しレジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることにより、おのおの異なる不純物元素をイオン注入した。例えば、第一領域１００にはＢを、第二領域２００にはＰを注入した。各々の注入エネルギー及びドーズ量は、Ｂ注入の場合２ｋｅＶ及び６×１０１５ｃｍ−２、Ａｓ注入の場合５ｋｅＶ及び５×１０１５ｃｍ−２であった。【００８５】
その結果、図１９（ｃ）に示すように、第一領域１００、第二領域２００、及び第三領域３００上の多結晶Ｓｉ膜５は各々、ｐ型ドープ多結晶Ｓｉ膜１０５、ｎ型ドープ多結晶Ｓｉ膜２０５、及びノンドープ多結晶Ｓｉ膜３０５となった。その後、多結晶Ｓｉ膜１０５，２０５，３０５上に、厚さ１５０ｎｍのＳｉ酸化膜６を形成した。この多結晶Ｓｉ膜５と１５０ｎｍのＳｉ酸化膜６とからなる積層膜を、図２０（ｄ）に示すように、リソグラフィー技術及びＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、第一領域１００、第二領域２００、及び第三領域３００のＳｉ表面上に、おのおのエクステンション拡散層領域１０７，２０７，３０７を、ゲート電極をマスクとして自己整合的に形成した。【００８６】
更に、図２０（ｅ）に示すように、Ｓｉ窒化膜とＳｉ酸化膜とを順次堆積し、その後エッチバックすることによってゲート側壁８を形成した。この状態で再度イオン注入を行い、活性化アニールを経て、第一領域１００、第二領域２００、及び第三領域３００のＳｉ表面上に、おのおのソース・ドレイン拡散層１０９，２０９，３０９を形成した。【００８７】
続いて、厚さ２０ｎｍの金属膜をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極、ゲート側壁膜及びＳＴＩをマスクとして、ソース・ドレイン拡散層のみに厚さ約４０ｎｍのシリサイド層１０を形成した（図２０（ｆ））。このシリサイド層１０は、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【００８８】
更に、図２１（ｇ）に示すように、ＣＶＤ法によってＳｉ酸化膜の層間絶縁膜１１を形成した。この層間絶縁膜１１をＣＭＰ技術によって平坦化し、更に、第三領域３００上の層間絶縁膜を、レジストマスクを用いて選択的にエッチバックを行うことで、第三領域３００上のゲート電極の多結晶Ｓｉ膜３０５を露出させた。【００８９】
続いて、ゲート電極の多結晶Ｓｉ膜３０５とのシリサイドを形成させるＮｉ膜を堆積した。この工程でのＮｉ膜厚は、多結晶ＳｉとＮｉとが十分反応してシリサイド化したときに、ゲート絶縁膜に接している側の組成がＮｉＳｉ２となるような膜厚を設定する。本実施形態では、ＤＣマグネトロンスパッタ法により室温でＮｉを２５ｎｍ成膜した。その後、６５０℃かつ２分の熱処理により、多結晶ＳｉとＮｉとを十分に反応させて結晶化ＮｉＳｉ２電極を形成した。最後に、図２１（ｈ）に示すように、前述の熱処理においてシリサイド化反応しなかった余剰のＮｉ膜を、硫酸過酸化水素水溶液を用いてウェットエッチング除去した。【００９０】
次いで、再び図２１（ｉ）に示すように、ＣＶＤ法によってＳｉ酸化膜の層間絶縁膜１１を形成した。その後通常の配線工程を行った。【００９１】
以上のような工程を経ることにより、図２に示すような第一領域１００、第二領域２００、及び第三領域３００に応じてゲート電極／ゲート絶縁膜界面に各々ｐ型ドープ多結晶Ｓｉ膜１０５、ｎ型ドープ多結晶Ｓｉ膜２０５、及びノンドープＮｉＳｉ２３１２が形成されたゲート電極をもつＭＯＳＦＥＴを形成した。【００９２】
このようにして作製したＭＯＳＦＥＴにおいて、ＮｉＳｉ２フルシリサイド電極３１２の実効仕事関数は４．６ｅＶであった。実効仕事関数が４．６ｅＶであるノンドープＮｉＳｉ２フルシリサイド電極３１２をゲート電極としたｎＭＯＳＦＥＴにおいて、ドレイン電流のゲート電圧依存性は図１３に示すものと同等であり、Ｖｔｈ＝０．６Ｖが得られている。このトランジスタの電子移動度の実効電界依存性は、図１４に示すものと同等であり、ゲート電極にｎドープ多結晶Ｓｉ電極を用いＶｔｈ＝０．６Ｖを得るためにチャネル不純物濃度を２×１０１８ｃｍ−３に増加させたトランジスタの電子移動度と比較すると、ゲート電圧Ｖｇ＝１Ｖのとき、電子移動度が１２％程度増加することを確認した。【００９３】
ノンドープＮｉＳｉ２を電極としたｎＭＯＳトランジスタのしきい値ばらつきは、各々２ｍＶであった。この値は、ゲート電極にｎドープ多結晶Ｓｉ電極を用いＶｔｈ＝０．６Ｖを得るためにチャネル不純物濃度を２×１０１８ｃｍ−３に増加させたトランジスタのしきい値ばらつき（４ｍＶ）の半分になっている。これは、Ｎｃｈを低減したためにチャネル中の不純物濃度の揺らぎによるしきい値ばらつきが抑制できたためである。【００９４】
なお、ｐＭＯＳ用Ｎｉフルシリサイド電極にＢ以外のｐ型ドーパント不純物（Ａｌ、Ｉｎ、Ｇａ、Ｔｌなど）を添加した場合、及びｎＭＯＳ用Ｎｉフルシリサイド電極にＡｓ以外のｎ型ドーパント不純物（Ｎ、Ｐ、Ｓｂ、Ｂｉなど）を添加した場合であっても、同じ効果が得られた。【００９５】
ＣＭＯＳデバイスを作製する場合、工程の簡便化によるコスト低減のため一回のシリサイド化でｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのＮｉフルシリサイド電極を形成できることが好ましいが、不純物を添加した結晶化ＮｉＳｉ２をゲート電極に用いればそれが達成される。【００９６】
以上より本実施形態で示した構成をとれば、低しきい値を持つｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ並びに高しきい値を持つＭＯＳトランジスタを１チップ上に作製する際、基板中の不純物濃度を一定として低いしきい値をドーパントが添加された多結晶Ｓｉ電極で実現し、高いしきい値をＳｉミッドギャップの仕事関数を有するシリサイド電極で実現する。この結果、特に高しきい値を持つトランジスタにおいて、従来に比べチャネル中の不純物濃度が低減できる。また、同時にメタルゲート使用によってゲート空乏化抑制も実現できる。この結果、移動度の向上及びしきい値ばらつきの抑制を実現でき、トランジスタの高性能化が図れる。【００９７】
また、本実施形態の製造方法によれば、ゲート絶縁膜上に多結晶Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。【００９８】
また、本実施形態の製造方法によれば、最も特性ばらつきを抑制したい高しきい値を持つＭＯＳトランジスタのゲート多結晶Ｓｉを、ノンドープにしておける。一般に、ドープされた多結晶Ｓｉ電極をエッチングすると、ゲート端部のラフネスがノンドープの場合に比べて大きくなるので、特性ばらつきを引き起こす。したがって、本実施形態によれば、ドーピングによるゲート形状に関わる問題を回避できるため、特性ばらつきを抑制することができる。【００９９】
以上、本発明の実施形態を説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。例えば、Ｓｉ基板の代わりに、ＧａＡｓ基板、Ｇｅ基板、ＳｉＧｅ基板、ＳｉＣ基板、ＳＯＩ（Silicon On Insulator）基板などを用いてもよい。【０１００】
例えば、ゲートリーク電流を低減したい場合には、絶縁膜としてＨｆＳｉＯＮなどのいわゆる高誘電率ゲート絶縁膜を用いることもできる。この場合、Ｓｉ酸化膜又はＳｉ酸窒化膜を用いた場合に比べ、しきい値変化は減少する。しかし、例えば図２２に示すように、ゲート電極と接する部分に、Ｓｉ酸化膜、Ｓｉ酸窒化膜層又はＳｉ窒化膜層を挿入することにより、実効仕事関数を小さくすることができ、その結果ｎＭＯＳＦＥＴにおいて低いしきい値を実現できることを確認した。図２２に示す第三実施形態では、ＨｆＳｉＯＮを最表面に持つゲート絶縁膜２１とＳｉＯ２又はＳｉＯＮキャップ膜２２との積層構造になっている。【０１０１】
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。【０１０２】
なお、本発明は次のように表現することもできる。【０１０３】
本発明の１観点によれば、Ｓｉ基板上に、ゲート絶縁膜とゲート電極とをこの順に有する相補型電界効果型トランジスタにおいて、少なくとも、前記ゲート電極の前期ゲート絶縁膜に接する部分の組成はＭＸＳｉ１−Ｘ（０＜ｘ＜１）で表される金属Ｍの金属シリサイドを主成分とし、第一領域上のゲート電極に含まれる前記金属シリサイドとゲート絶縁膜との界面及びその付近には第一不純物元素が添加されており、かつ第二領域上のゲート電極に含まれる前記金属シリサイドとゲート絶縁膜との界面及びその付近には第二不純物元素が添加されており、かつ第三領域上のゲート電極に含まれる前記金属シリサイドと前記ゲート絶縁膜との界面及びその付近は実質的に前記第一及び第二不純物元素を含まないことを特徴とする半導体装置が提供される。【０１０４】
また、前記半導体装置において、第一、第二、及び第三領域上のチャネル中の不純物量が実質的に同一であることが好ましい。前記半導体装置において、前記第一不純物元素は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくとも一つの元素からなる。また、前記半導体装置において、前記第二不純物元素は、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくとも一つの元素からなる。更に、前記金属Ｍが、サリサイドプロセスが可能であるシリサイドを形成しうる金属であることが好ましい。【０１０５】
また更に、前記金属Ｍが、Ｎｉであることが好ましい。前記金属ＭがＮｉであるシリサイドの、前記ゲート絶縁膜に接する部分がＮｉＸＳｉ１−Ｘ（０＜ｘ＜１）で表されるとき、０．６≦ｘ＜１であるようすることができる。この場合、更に、前記金属ＭがＮｉであるシリサイドの、前記ゲート絶縁膜に接する部分がＮｉ３Ｓｉ相を主成分として含むことが好ましい。また、前記金属ＭがＮｉであるシリサイドの、前記ゲート絶縁膜に接する部分がＮｉＸＳｉ１−Ｘ（０＜ｘ＜１）で表されるとき、０．４≦ｘ＜０．６とすることができる。この場合、更に、前記金属ＭがＮｉであるシリサイドの、前記ゲート絶縁膜に接する部分がＮｉＳｉ相を主成分として含むことが好ましい。また、前記金属ＭがＮｉであるシリサイドの、前記ゲート絶縁膜に接する部分がＮｉＸＳｉ１−Ｘ（０＜ｘ＜１）で表されるとき、０＜ｘ＜０．４とすることができる。この場合、更に、前記金属ＭがＮｉであるシリサイドの、前記ゲート絶縁膜に接する部分がＮｉＳｉ２相を主成分として含むことが好ましい。【０１０６】
また、前記第一及び第二不純物元素の濃度が、ゲート絶縁膜界面近傍において、１×１０２０ｃｍ−３以上であることが好ましい。また、前記ゲート絶縁膜としてＳｉ酸化膜又はＳｉ酸窒化膜を用いることができる。また、前記ゲート絶縁膜はＨｆＳｉＯＮであってもよい。この場合ゲート絶縁膜の前記ゲート電極と接する部分に、Ｓｉ酸化膜、Ｓｉ酸窒化膜層、又はＳｉ窒化膜層を有することが好ましい。【０１０７】
本発明の他の１観点によれば、Ｓｉ基板上に、ゲート絶縁膜とゲート電極とをこの順に有する相補型電界効果型トランジスタにおいて、第一領域上の前記ゲート電極の少なくともゲート絶縁膜と接する部分はｐ型にドープされた多結晶Ｓｉからなり、第二領域上の前記ゲート電極の少なくともゲート絶縁膜と接する部分はｎ型にドープされた多結晶Ｓｉからなり、かつ第三領域上のゲート電極の少なくともゲート絶縁膜と接する部分は実質的に前記ｐ型及びｎ型ドーパントを含まないことを特徴とする半導体装置が提供される。【０１０８】
前記半導体装置において、第一、第二、及び第三領域上のチャネル中の不純物量が実質的に同一であることが好ましい。更に、前記金属Ｍが、サリサイドプロセスが可能であるシリサイドを形成しうる金属であることが好ましい。また更に、前記金属Ｍが、Ｎｉであることが好ましい。また、前記ゲート絶縁膜としてＳｉ酸化膜又はＳｉ酸窒化膜を用いることができる。また、前記ゲート絶縁膜はＨｆＳｉＯＮであってもよい。この場合ゲート絶縁膜の前記ゲート電極と接する部分に、Ｓｉ酸化膜、Ｓｉ酸窒化膜層、又はＳｉ窒化膜層を有することが好ましい。【０１０９】
本発明に係る第一の半導体装置の製造方法は、前記ゲート絶縁膜上に多結晶Ｓｉ（多結晶Ｓｉ）を堆積し、第一領域上の多結晶Ｓｉに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくとも一つの元素をレジストマスクとイオン注入法を用いて選択的に添加し、また第二領域上の多結晶Ｓｉに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくとも一つの元素をレジストマスクとイオン注入法を用いて選択的に添加した後、多結晶Ｓｉを所望のゲート寸法に加工する工程と、熱処理によって多結晶Ｓｉ中の添加元素を電気的に活性化する工程と、多結晶Ｓｉの上方に金属Ｍを成膜する工程と、それらを熱処理することによって、前記ゲート電極として金属シリサイドＭＸＳｉ１−Ｘ（０＜ｘ＜１）を形成するとともにイオン注入により添加した前記元素をゲート電極とゲート絶縁膜の界面に偏析させる工程と、シリサイド化しなかった金属部分を選択的にエッチング除去する工程と、を含むことを特徴とする。【０１１０】
また、本発明に係る第二の半導体装置の製造方法は、前記ゲート絶縁膜上に多結晶Ｓｉを堆積し、多結晶Ｓｉを所望のゲート寸法に加工する工程と、その上方に金属Ｍを成膜する工程と、それらを熱処理することによって、前記ゲート電極として金属シリサイドＭＸＳｉ１−Ｘ（０＜ｘ＜１）を形成する工程と、シリサイド化しなかった金属部分を選択的にエッチング除去する工程と、第一領域上の金属シリサイドＭＸＳｉ１−Ｘ（０＜ｘ＜１）に対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくとも一つの元素をレジストマスクとイオン注入法を用いて選択的に添加し、また第二領域上の金属シリサイドＭＸＳｉ１−Ｘ（０＜ｘ＜１）に対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくとも一つの元素をレジストマスクとイオン注入法を用いて選択的に添加した後、それらを熱処理することによって、イオン注入により添加した前記元素をゲート電極とゲート絶縁膜の界面に偏析させる工程と、を含むことを特徴とする。【０１１１】
また、本発明に係る第三の半導体装置の製造方法は、前記ゲート絶縁膜上に多結晶Ｓｉを堆積し、第一領域上の多結晶Ｓｉに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくとも一つの元素をレジストマスクとイオン注入法を用いて選択的に添加し、また第二領域上の多結晶Ｓｉに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくとも一つの元素をレジストマスクとイオン注入法を用いて選択的に添加した後、多結晶Ｓｉを所望のゲート寸法に加工する工程と、熱処理によって多結晶Ｓｉ中の添加元素を電気的に活性化する工程と、第三領域の多結晶Ｓｉ上にのみに金属Ｍを成膜する工程と、それを熱処理することによって、第三領域における前記ゲート電極として金属シリサイドＭＸＳｉ１−Ｘ（０＜ｘ＜１）を形成する工程と、シリサイド化しなかった金属部分を選択的にエッチング除去する工程と、を含むことを特徴とする。【０１１２】
第一の本発明によれば、低しきい値を持つＮ／ｐＭＯＳトランジスタ及び高しきい値を持つＭＯＳトランジスタを１チップ上に作製する際、基板中の不純物濃度を一定としてシリサイド電極中の不純物量を制御する。また、第二の本発明によれば、低しきい値を持つＮ／ｐＭＯＳトランジスタ及び高しきい値を持つＭＯＳトランジスタを１チップ上に作製する際、基板中の不純物濃度を一定として低いしきい値をドーパントが添加された多結晶Ｓｉ電極で、高いしきい値をＳｉミッドギャップの仕事関数を有するシリサイド電極で実現する。この結果、特に高しきい値を持つトランジスタにおいて従来に比べチャネル中の不純物濃度が低減できる。また、同時にメタルゲート使用によってゲート空乏化抑制も実現できる。この結果、移動度の向上及びしきい値ばらつきの抑制を実現でき、トランジスタの高性能化が図れる。また、本発明による作製方法によれば、不純物添加をＰＲ工程及びイオン注入工程によって簡便に行うことができるため、簡便に所望のデバイスを得ることができる。【０１１３】
以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【０１１４】
この出願は２００７年１２月２８日に出願された日本出願特願２００７−３３９５５６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０１１５】
本発明によれば、素子の特性や信頼性を向上させることが可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０１１６】
【図１】本発明に係る半導体装置の第一実施形態を示す断面図である。
【図２】本発明に係る半導体装置の第二実施形態を示す断面図である。
【図３】Ｎｉシリサイド結晶相とシリサイド化前のＮｉ膜厚／Ｓｉ膜厚との関係を示す図表である。
【図４】シリサイド電極中の厚み方向（深さ方向）の組成分布を示すグラフである。
【図５】結晶化Ｎｉシリサイド組成とシリサイド化前のＮｉ膜厚／Ｓｉ膜厚との関係を示すグラフである。
【図６】結晶化Ｎｉシリサイドの実効仕事関数の組成依存性を示すグラフである。
【図７】シリサイド電極の仕事関数により実現できるトランジスタのしきい値の範囲を示すグラフである。
【図８】図１の半導体装置を製造する方法の第一例を示す断面図（その１）である。
【図９】図１の半導体装置を製造する方法の第一例を示す断面図（その２）である。
【図１０】図１の半導体装置を製造する方法の第一例を示す断面図（その３）である。
【図１１】本発明に係るＭＯＳＦＥＴのドレイン電流−ゲート電圧特性の測定結果を示すグラフ（その１）である。
【図１２】本発明に係るＭＯＳＦＥＴのドレイン電流−ゲート電圧特性の測定結果を示すグラフ（その２）である。
【図１３】本発明に係るＭＯＳＦＥＴのドレイン電流−ゲート電圧特性の測定結果を示すグラフ（その３）である。
【図１４】本発明に係るＭＯＳＦＥＴの電子移動度の実効電界依存性の測定結果を示すグラフである。
【図１５】本発明に係るＭＯＳＦＥＴのしきい値ばらつきのチャネル不純物濃度依存性を示すグラフである。
【図１６】図１の半導体装置を製造する方法の第二例を示す断面図（その１）である。
【図１７】図１の半導体装置を製造する方法の第二例を示す断面図（その２）である。
【図１８】図１の半導体装置を製造する方法の第二例を示す断面図（その３）である。
【図１９】図２の半導体装置を製造する方法を示す断面図（その１）である。
【図２０】図２の半導体装置を製造する方法を示す断面図（その２）である。
【図２１】図２の半導体装置を製造する方法を示す断面図（その３）である。
【図２２】本発明に係る半導体装置の第三実施形態を示す断面図である。
【符号の説明】
【０１１７】
１００・・・・・・・第一領域
２００・・・・・・・第二領域
３００・・・・・・・第三領域
１０１・・・・・・・第一領域のチャネル不純物注入
２０１・・・・・・・第二領域のチャネル不純物注入
３０１・・・・・・・第三領域のチャネル不純物注入
１０２・・・・・・・第一領域電極への不純物注入
２０２・・・・・・・第二領域電極への不純物注入
１・・・・・・・Ｓｉ基板（半導体基板）
２・・・・・・・素子分離領域
３・・・・・・・犠牲酸化膜
４・・・・・・・ゲート絶縁膜
５・・・・・・・多結晶Ｓｉ膜
６・・・・・・・Ｓｉ酸化膜
１０７・・・・・・・第一領域のエクステンション拡散層領域
２０７・・・・・・・第二領域のエクステンション拡散層領域
３０７・・・・・・・第三領域のエクステンション拡散層領域
８・・・・・・・ゲート側壁
１０９・・・・・・・第一領域のソース・ドレイン拡散層
２０９・・・・・・・第二領域のソース・ドレイン拡散層
３０９・・・・・・・第三領域のソース・ドレイン拡散層
１０・・・・・・・シリサイド層
１１・・・・・・・層間絶縁膜
１１２・・・・・・・第一領域のｐ型フルシリサイド電極
２１２・・・・・・・第二領域のｎ型フルシリサイド電極
３１２・・・・・・・第三領域のノンドープフルシリサイド電極
１１３・・・・・・・第一領域の電極／絶縁膜界面に偏析したｐ型添加元素
２１３・・・・・・・第二領域の電極／絶縁膜界面に偏析したｎ型添加元素
１２・・・・・・・第１金属膜
２１・・・・・・・ＨｆＳｉＯＮを最表面に持つゲート絶縁膜
２２・・・・・・・ＳｉＯ２又はＳｉＯＮキャップ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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