(57)【要約】【課題】  ＩＣチップの最終レベル銅相互接続部と制御崩壊チップ接続部（controlled-collapse chip connection、Ｃ４）との間に界面キャップ構造体を製造する方法を提供すること。【解決手段】  本発明は、実質的にアルミニウムを含まない最終レベル銅・Ｃ４間接続部を含む半導体デバイスの製造方法に関する。具体的には、最終レベル銅・Ｃ４間接続部は、ＣｏＷＰ、ＮｉＭｏＰ、ＮｉＭｏＢ、ＮｉＲｅＰ、ＮｉＷＰ及びこれらの組み合わせを含む界面キャップ構造体（３０）を含む。界面キャップ構造体は、少なくとも１つのＣｏＷＰ層を含むことが好ましい。こうしたＣｏＷＰ層は、選択的な無電解めっきプロセスによって、最終レベル銅相互接続部（２２）の上に、容易に形成することができる。【選択図】      図９
2009524254.tif 000002
【特許請求の範囲】
【請求項１】
最終レベル誘電体層（２０）内に埋め込まれた最終レベル銅相互接続部（２２）を含む半導体デバイスを準備するステップと、
前記最終レベル銅相互接続部（２２）を選択的に覆う界面導電性キャップ構造体（３０）を形成するステップであって、前記界面導電性キャップ構造体は、ＣｏＷＰ、ＮｉＭｏＰ、ＮｉＭｏＢ、ＮｉＲｅＰ、ＮｉＷＰ、又はこれらの組み合わせを含む、ステップと、
前記界面導電性キャップ構造体（３０）及び前記最終レベル誘電体層（２０）の上に第１の誘電体キャップ層（３２）を形成するステップと、
前記第１の誘電体キャップ層（３２）の上に少なくとも１つの付加的な誘電体キャップ層（４０、５０、６０）を形成するステップと、
前記第１の誘電体キャップ層(３２)及び前記少なくとも１つの付加的な誘電体キャップ層（４０、５０、６０）を通るビア（６２‘）を形成して、前記界面導電性キャップ構造体（３０）を露出させるステップと、
前記界面導電性キャップ構造体（３０）の上に、前記ビア内に少なくとも１つのボール制限メタラジ（ＢＬＭ）層（７０）を形成するステップと、
前記少なくとも１つのＢＬＭ層の上に少なくとも１つの制御崩壊チップ接続部（Ｃ４）（８０）を形成するステップと
を含む方法。
【請求項２】
前記界面導電性キャップ構造体（３０）は、アルミニウムを含んでいない、請求項１に記載の方法。
【請求項３】
前記界面導電性キャップ構造体（３０）は、２００Åから１０００Åまでの範囲の厚さを有するＣｏＷＰ層を含む、請求項１に記載の方法。
【請求項４】
前記界面導電性キャップ構造体（３０）は、前記第１の誘電体キャップ層（３２）内に埋め込まれている、請求項１に記載の方法。
【請求項５】
前記第１の誘電体キャップ層（３２）は、窒化シリコンを含み、１００Åから３００Åまでの範囲の厚さを有する、請求項１に記載の方法。
【請求項６】
前記最終レベル銅相互接続部（２２）、前記界面導電性キャップ構造体（３０）、前記少なくとも１つのＢＬＭ層（７０）及び前記少なくとも１つのＣ４接続部は、前記第１の誘電体キャップ層（３２）及び前記少なくとも１つの付加的な誘電体キャップ層を通って延びる導電性経路を形成する、請求項１に記載の方法。
【請求項７】
前記第１の誘電体キャップ層（３２）の上に、二酸化シリコン層、窒化シリコン層及び感光性ポリイミド層を含む前記少なくとも３つの付加的な誘電体キャップ層が形成される、請求項１に記載の方法。
【請求項８】
前記最終レベル銅相互接続部（２２）は太線を含む、請求項１に記載の方法。
【請求項９】
前記最終レベル誘電体層（２０）はフッ化ケイ酸塩ガラスを含む、請求項１に記載の方法。
【請求項１０】
前記界面導電性キャップ構造体（３０）は、選択的な無電解めっきによって形成される、請求項１に記載の方法。
【請求項１１】
前記ビアは、最初に前記少なくとも１つの付加的な誘電体キャップ層（４０、５０、６０）の部分を選択的に除去して前記第１の誘電体キャップ層（３２）を露出させ、次に前記第１の誘電体キャップ層（３２）の露出された部分を選択的に除去し、前記界面導電性キャップ構造体（３０）で停止することによって形成される、請求項１に記載の方法。
【請求項１２】
前記第１の誘電体キャップ層（３２）の前記部分は、事前ＢＬＭスパッタ洗浄プロセスによって選択的に除去される、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電性メタライゼーションを含む高速集積回路（ＩＣ）デバイスに関する。より具体的には、本発明は、ＩＣチップの最終レベル銅相互接続部と制御崩壊チップ接続部（controlled-collapse chip connection、Ｃ４）との間に界面キャップ構造体を製造する方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造においては、特に製造プロセスの後半段階（「バック・エンド・オブ・ライン（backend of line）」すなわち「ＢＥＯＬ」）において、金属ラインが、多層構造体の誘電体層内に埋め込まれることが多い。金属パッドが上に形成された金属ラインの最後の層は（当技術分野においては、端末ビア(terminal via)又はＴＶ層と呼ばれることもある）、一般に、「ファー・バック・エンド・オブ・ライン（far back end of process）すなわち「ＦＢＥＯＬ」と呼ばれるプロセスによって製造される。パッド及び金属ラインは共に、ＩＣチップから他のシステム部品への最終レベルの相互接続を提供する。ＩＣチップの大部分は、相互接続部を形成するのにアルミニウム（Ａｌ）を使用するが、最近では、銅（Ｃｕ）の相互接続部が用いられる。ＡｌではなくＣｕの相互接続部を用いる利点は、導電率（より低い抵抗を有する）がより高く、容量性負荷がより小さく、電力消費がより小さく、クロストークがより少なく、金属層がより少なく、潜在的な製造ステップがより少ないことである。
【０００３】
銅相互接続部を含むＩＣチップは、一般にフリップ・チップ・ボンディング（flip chip bond）とも呼ばれるはんだバンプによって、基板又は他の電気部品に電気的に接続することが可能である。はんだバンプ技術（当技術分野においては、フリップ・チップ技術としても知られる）は、より高密度及びより高性能の接続をもたらす。はんだバンプ技術の一例は、制御崩壊チップ接続（Ｃ４）であり、ここでは、はんだバンプがＩＣチップ及び基板の両方の上に設けられ、ＩＣチップ及び基板のはんだバンプを位置合わせし、接続のためにはんだをリフローすることによって、接続が確立される。典型的なＣ４接続においては、最初に、基板内に配置された銅相互接続部の上に形成されるボール制限メタラジ（ball-limiting metallurgy、ＢＬＭ）上にはんだを付着させ、続いて、はんだをその融解温度より上に加熱し、その結果、はんだがリフローされてボールになることによって、はんだバンプが形成される。表面張力のために、このように形成されたはんだボールのサイズ及び形状は、ＢＬＭの寸法によって制限される。
【０００４】
しかしながら、はんだバンプ内に含まれるスズ（Ｓｎ）が銅相互接続部内に拡散することがあり、一般に、スズ（Ｓｎ）はＣｕと相互作用して脆いＣｕ／Ｓｎ金属間界面を形成することから、はんだバンプから銅相互接続部が分離される。はんだが銅相互接続部内に拡散するのを防ぐために、はんだバンプと銅相互接続部との間に少なくとも１つのアルミニウム・キャッピング層が設けられる。さらに、銅がアルミニウム・キャッピング層内に拡散するのを防ぐために、アルミニウム・キャピング層と銅相互接続部との間に、窒化チタン又は窒化タンタルのような材料を含む付加的な拡散バリア層が設けられる。このようなアルミニウム・キャッピング層及び関連した拡散バリア層の製造には、多数の処理ステップが必要であり、そのことが、ＩＣチップの製造コストを著しく増大させる。
【０００５】
【特許文献１】米国特許出願第１０／７０７，８９６号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、最終レベル銅・Ｃ４間接続において改善されたキャッピング構造体に対する必要性が引き続き存在する。こうした改善されたキャッピング構造体は、（１）最終レベル銅相互接続部とＣ４はんだバンプとの間に良好な電気的接続を提供し、（２）Ｓｎが銅相互接続部内に拡散するのを排除又は低減し、（３）従来のアルミニウム・ベースのキャッピング構造体と比較すると、より低コストでより簡単な製造プロセスによって製造できることが好ましい。
【課題を解決するための手段】
【０００７】
一態様において、本発明は、
最終レベル誘電体層内に埋め込まれた最終レベル銅相互接続部を含む半導体デバイスを準備するステップと、
最終レベル銅相互接続部を選択的に覆う界面導電性キャップ構造体を形成するステップであって、界面導電性キャップ構造体は、ＣｏＷＰ、ＮｉＭｏＰ、ＮｉＭｏＢ、ＮｉＲｅＰ、ＮｉＷＰ、又はこれらの組み合わせを含む、ステップと、
界面導電性キャップ構造体及び最終レベル誘電体層の上に第１の誘電体キャップ層を形成するステップと、
第１の誘電体キャップ層の上に少なくとも１つの付加的な誘電体キャップ層を形成するステップと、
第１の誘電体キャップ層及び少なくとも１つの付加的な誘電体キャップ層を通るビアを形成して、界面導電性キャップ構造体を露出させるステップと、
界面導電性キャップ構造体の上に、ビア内に少なくとも１つのボール制限メタラジ（ＢＬＭ）層を形成するステップと、
少なくとも１つのＢＬＭ層の上に少なくとも１つの制御崩壊チップ接続部（Ｃ４）を形成するステップと
を含む方法に関する。
【０００８】
界面導電性キャップ構造体は、好ましくは約２００Åから約１０００Åまでの厚さ、より好ましくは約４００Åから約５００Åまでの厚さのＣｏＷＰ層を含み、最も好ましくは、界面導電性キャップ構造体は、実質的にアルミニウムを含まない。
このような界面導電性キャップ構造体は、窒化シリコンを含み、約１００Åから約３００Åまでの厚さであることが好ましい、第１の誘電体キャップ層内に埋め込むことができる。
【０００９】
さらに、最終レベル銅相互接続部、界面導電性キャップ構造体、少なくとも１つのＢＭＬ層及び少なくとも１つのＣ４接続部は、第１の誘電体キャップ層及び少なくとも１つの付加的な誘電体キャップ層を通って延びる導電性経路を形成する。必須ではないが、本発明の好ましい実施形態においては、第１の誘電体キャップ層の上に配置された、二酸化シリコン層、窒化シリコン層及び感光性ポリイミド層を含む３つの付加的な誘電体キャップ層が存在する。
【００１０】
界面導電性キャップ構造体は、選択的な無電解めっきプロセスによって形成することができる。さらに、ビアは、最初に少なくとも１つの付加的な誘電体キャップ層の部分を選択的に除去して第１の誘電体キャップ層を露出させ、次に第１の誘電体キャップ層の露出された部分を選択的に除去し、界面導電性キャップ構造体で停止することによって形成される。第１の誘電体キャップ層の露出された部分は、事前ＢＬＭスパッタ洗浄プロセスによって選択的に除去されることがより好ましい。
【００１１】
別の態様においては、本発明は、
最終レベル誘電体層内に埋め込まれた最終レベル銅相互接続部を含む半導体デバイスを準備するステップと、
最終レベル銅相互接続部を選択的に覆う界面導電性キャップ構造体を形成するステップと、
界面導電性キャップ構造体及び最終レベル誘電体層の上に第１の誘電体キャップ層を形成するステップと、
第１の誘電体キャップ層の上に少なくとも１つの付加的な誘電体キャップ層を形成するステップと、
少なくとも１つの付加的な誘電体キャップ層の部分を選択的に除去して、第１の誘電体キャップ層を露出させるステップと、
第１の誘電体キャップ層の露出された部分を選択的に除去し、少なくとも１つの付加的な誘電体キャップ層で停止する、インサイチュ（in-situ）スパッタ洗浄を行なうステップと、
界面導電性キャップ構造体の上に少なくとも１つのボール制限メタラジ（ＢＬＭ）層を形成するステップと、
少なくとも１つのＢＬＭ層の上に少なくとも１つの制御崩壊チップ接続部（Ｃ４）を形成するステップと
を含む方法に関する。
【００１２】
本発明の他の態様、特徴及び利点は、以下の開示及び添付の特許請求の範囲からより完全に明らかになるであろう。
【発明を実施するための最良の形態】
【００１３】
次の米国特許出願は、全ての目的のために、その全体が引用として組み込まれる。
米国特許出願公開第２００５／０１６５７５  Ａ１号として２００５年７月２８日に公開され、２００４年１月２２日に出願された、「ＩＮＴＥＧＲＡＴＩＯＮ  ＯＦ  ＨＩＧＨ  ＰＥＲＦＯＲＭＡＮＣＥ  ＣＯＰＰＥＲ  ＩＮＤＵＣＴＯＲＳ  ＷＩＴＨ  ＢＯＮＤ  ＰＡＤＳ」という名称の特許文献１。
【００１４】
以下の説明においては、本発明が完全に理解されるように、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術などの多くの具体的な細部が述べられる。しかしながら、当業者であれば、本発明はこれらの具体的な細部がなくても実施できることが分かるであろう。他の例においては、本発明を不明瞭にするのを避けるために、周知の構造体又は処理ステップは、詳しくは説明していない。
【００１５】
層、領域、又は基板としてある要素が別の要素の「上（on）」にあるというときは、その要素が、他の要素の上に直接あるものとすることができ、又は、介在する要素が存在する場合があることが分かるであろう。それに対して、ある要素が別の要素の「直接上に（directly on）」あるというときは、介在する要素は存在しない。ある要素が別の要素に「接続する（connected）」又は「結合する（coupled）」というときは、その要素は、他の要素に直接的に接続又は結合することができ、又は、介在する要素が存在する場合があることも分かるであろう。それに対して、ある要素が「直接接続する（directly connected）」、又は「直接結合する（directlycoupled）」というときは、介在する要素は存在しない。
【００１６】
本発明は、最終レベル銅・Ｃ４間接続部において、新規な界面導電性キャッピング構造体を提供するものである。具体的には、銅相互接続部をキャッピングするために、界面導電性キャッピング構造体は、通常、従来の最終レベル銅・Ｃ４間接続部に用いられるアルミニウムを含んでいない。代わりに、本発明の界面導電性キャッピング構造体は、選択的な無電解めっき法によって銅相互接続部の上に形成された薄いＣｏＷＰ層を含む。このように、本発明は、アルミニウム・キャップ層及び関連した拡散バリア層に対する必要性をなくし、よって、最終レベル銅・Ｃ４間接続部のための製造プロセスを簡単化し、製造コストを著しく低減させるものである。
【００１７】
本発明は、事前のＢＬＭスパッタ洗浄からＣｏＷＰ層を保護するために、薄いＣｏＷＰ層の上に薄い誘電体キャップ層をさらに提供する。誘電体キャップ層が存在しない場合には、事前ＢＬＭスパッタ洗浄プロセスにより、ＣｏＷＰ層の一部分が除去され得る。薄い誘電体キャップ層は犠牲保護層として働き、即ち、ＣｏＷＰ層の代わりに、薄い誘電体キャップ層の一部分が、事前ＢＬＭスパッタ洗浄により除去される。薄い誘電体キャップ層は、窒化シリコンから形成されることが好ましい。しかしながら、薄い誘電体キャップ層は、事前ＢＬＭスパッタ洗浄プロセスからＣｏＷＰ層を保護することができる他のいずれの適切な誘電体材料から形成されてもよい。
【００１８】
ここで、添付の図１〜図９を参照することによって、本発明の界面導電性キャッピング構造体を形成するための処理ステップが、より詳細に説明される。
【００１９】
これらの図面は縮尺通りに描かれておらず、図面中、同様の要素及び／又は対応する要素は、同様の参照番号によって表されることに留意されたい。図においては、１つの銅相互接続部及び１つのＣ４はんだバンプしか示されていないことにも留意すべきである。このような１つの実施形態が説明されているが、本発明は、いずれか特定の数の銅相互接続部及びＣ４はんだバンプの形成に限定されるものではない。
【００２０】
まず、層間誘電体層１０の上に形成された、最終レベル誘電体層２０を含む半導体デバイスの部分図を示す図１を参照する。最終レベル銅相互接続部２２の上面が露出された状態で、少なくとも１つの最終レベル銅相互接続部２２が、最終レベル誘電体層２０内に埋め込まれる。
【００２１】
層間誘電体層１０は、一般に、例えば、二酸化シリコン、窒化シリコン及び酸窒化シリコン等といった層間誘電体を形成するために用いられる、いずれかの適切な誘電体材料を含むことができる。ポリアリレン・エーテル、ドープされたシリケート及び炭素がドープされた酸化物などの有機誘電体を用いることもできる。層間誘電体層１０は、テトラエチルオルトシリケート（ＴＥＯＳ）ベースの化学的物質を用いる化学気相堆積プロセスによって形成された二酸化シリコンを含むことが好ましい。層間誘電体層１０の厚さは、典型的には、約５０００Åから約１００００Åまで、より典型的には、約７０００Åから約９０００Åまでの範囲である。
【００２２】
最終レベル誘電体層２０は、これらに限定されるものではないが、二酸化シリコン、窒化シリコン、酸窒化シリコン、フッ化ケイ酸塩ガラス（fluorinated silicate glass、ＦＳＧ）などを含む、いずれかの適切な誘電体材料を含むことができる。最終レベル誘電体層２０は、ＦＳＧを含むことが好ましい。最終レベル誘電体層２０の厚さは、典型的には、約２０００Åから約５０００Åまで、より典型的には、約３０００Åから約４０００Åの範囲である。
【００２３】
最終レベル銅相互接続部２２は、約１倍（１×）で示される、リソグラフィの最小加工寸法（minimum lithographic featuresize）で製造された配線（「細線（thinwire）」と呼ばれる）を含むことができ、細線の最小幅の約２倍（２×）及び／又は約４倍（４×）に等しい幅で製造された約２〜４の配線レベル（「太線（fatwire）」と呼ばれる）が、これらのレベルの上にある。最終レベル銅相互接続部２２は、太線を含むことが好ましい。
【００２４】
最終レベル銅相互接続部２２及び最終レベル誘電体層２０は、誘電体堆積、トレンチ・パターン形成、Ｃｕ堆積及び化学機械研磨（ＣＭＰ）を含む従来の処理ステップによって形成することができる。随意的に、Ｃｕを堆積させる前に、トレンチの上に、ＴａＮ又はＴｉＮを含むライナ（図示せず）を堆積させることができる。
【００２５】
図２は、銅相互接続部２２を選択的に覆う薄い界面導電性キャップ層３０の形成を示す。薄い界面導電性キャップ層３０は、選択的な無電解めっきによって容易に形成することができるＣｏＷＰを含むことが好ましい。ＮｉＭｏＰ、ＮｉＭｏＢ、ＮｉＲｅＰ及びＮｉＷＰなどの他の導電性材料を、無電解めっきにより銅相互接続部の上に選択的に堆積させることもでき、従って、これらを本発明において使用し、Ｃ４はんだバンプ（後の処理ステップにおいて形成される）から最終レベル銅相互接続部２２へのＳｎの拡散を防ぎ、かつ、最終レベル銅相互接続部２２とＣ４はんだバンプとの間に良好な電気的接続も提供するように機能する界面導電性キャップ層３０を形成することもできる。
【００２６】
引き続き、図３に示されるように、薄い界面導電性キャップ層３０及び最終レベル誘電体層２０の上に、薄い誘電体キャップ層３２が形成される。薄い誘電体キャップ層３２は、これらに限定されるものではないが、二酸化シリコン、窒化シリコン、酸窒化シリコン及びこれらの組み合わせを含むいずれかの適切な誘電体材料を含むことができる。薄い誘電体キャップ層３２は、窒化シリコンを含むことが好ましく、後続の事前ＢＬＭスパッタ洗浄の際に犠牲保護層として働き、それにより、事前ＢＬＭスパッタ洗浄から界面導電性キャップ層３０を保護する。
【００２７】
最終レベル誘電体層２０及び薄い誘電体キャップ層３２の両方とも、これらに限定されるものではないが、高密度プラズマ堆積（ＨＤＰ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）等を含むいずれかの適切な誘電体堆積プロセスによって形成することができる。薄い誘電体キャップ層３２は、下にある構造体に良好な整合性（conformity）を与えるＨＤＰプロセスによって形成されることが好ましい。
【００２８】
次に、図４に示されるように、薄い誘電体キャップ層３２の上に、少なくとも二酸化シリコン層４０、窒化シリコン層５０及び感光性ポリイミド層６０を含む付加的な誘電体キャッピング層が連続的に堆積される。二酸化シリコン層４０は、好ましくは約２５００Åから約６５００Åまで、より好ましくは約４０００Åから約５０００Åまでの厚さを有し、窒化シリコン層５０は、好ましくは約２０００Åから約６０００Åまで、より好ましくは約３５００Åから約４５００Åまでの厚さを有する。
【００２９】
図５に示されるように、本発明においてパッシベーション（passivation）層として機能する感光性ポリイミド層６０を直接パターン形成し、エッチングして、コンタクト開口部６２を形成することができ、これにより窒化シリコン層５０の上面が露出される。近年では、感光性ポリイミドは、フォトレジスト・マスクのようにパターン形成することができ、かつ、パターン形成及びエッチングの後、パッシベーション層として働くように堆積された表面上に残り得るという事実のため、半導体デバイスにおいて頻繁に用いられている。典型的には、ポリイミド前駆体層は、最初に、例えば、従来のフォトレジスト・スピン・コーティングによって堆積され、引き続き、低温のプリベーク及び紫外線（ＵＶ）への露光を含む処理ステップが行なわれる。ＵＶ光に露光されたポリイミド前駆体の一部分が架橋され、これにより架橋されていない未露光の領域が残され、１組のコンタクト開口部を規定する。後の現像の際、未露光領域内の架橋されていないポリイミド前駆体材料が溶解され、これにより望ましいコンタクト開口部が形成される。最終ステップの熱硬化により、内部にコンタクト開口部が形成された、パターン形成されたポリイミドの恒久的な高品質パッシベーション層が残される。
【００３０】
引き続き、図６に示されるように、パターン形成された感光性ポリイミド層６０をマスクとして用い、窒化シリコン層５０及び二酸化シリコン層４０の部分を選択的に除去して、薄い誘電体キャップ層３２の上面を露出するトレンチ（ビア）６２’を形成する。窒化シリコン層５０及び二酸化シリコン層４０の選択的な除去は、１又は複数の乾式エッチング・ステップを用いて容易に行うことができる。トレンチ６２’を形成する際に本発明において用い得る適切な乾式エッチング・プロセスは、これらに限定されるものではないが、反応性イオン・エッチング（ＲＩＥ）、イオンビーム・エッチング、プラズマ・エッチング、又はレーザ・アブレーションを含む。窒化シリコン層５０及び二酸化シリコン層４０の一部分は、ＲＩＥ技術を用いて選択的に除去される。
【００３１】
次に、トレンチ６２’の露出された表面において、スパッタ・イオンミリング・ツールを用いて、洗浄剤としてＨ２と混合されたＡｒを用いるインサイチュ（in situ）スパッタ洗浄が行なわれる。図７に示されるように、スパッタ洗浄により、薄い誘電体キャップ層３２の上部が除去され、その下にある界面導電性キャップ層３０が露出される。
【００３２】
図８及び図９は、トレンチ６２’の上への１又は複数のＢＬＭ層７０の形成と、それに続いて行なわれる従来のＣ４処理ステップを用いるＢＬＭ層７０の上へのＣ４はんだボール８０の形成とを示す。
【００３３】
図９に示される完全な構造は、界面導電性キャッピング構造体、即ち、最終レベル銅相互接続２２とＢＬＭ層７０との間に挟まれた界面導電性キャップ層３０を含む。こうした界面導電性キャッピング構造体は、いずれのアルミニウム層も、又は銅がアルミニウム内に拡散するのを防ぐために必要とされるいずれの拡散バリア層も含んでおらず、本発明のこうした界面導電性キャッピング構造体を製造するために用いられるプロセスは、従来のアルミニウム・キャップ層及び関連した拡散バリア層を製造するために用いられるものより、著しく簡単なものである。その結果、本発明の界面導電性キャッピング構造体を含む半導体デバイスについての全体的な製造コストが、著しく削減される。
【００３４】
本発明の最終レベル銅・Ｃ４間接続構造体は、これらに限定されるものではないが、トランジスタ、ダイオード、レジスタ、インダクタ、キャパシタ等を含む様々な電気装置と共に容易に用いることができる。例えば、本発明による最終レベル銅・Ｃ４間接続構造体は、その内容の全体が引用により組み入れられる特許文献１により述べられるようなインダクタと統合することができる。代替的に、本発明による最終レベル銅・Ｃ４間接続構造体は、いずれかのインダクタと結合せずに、トランジスタ、ダイオード、レジスタ、キャパシタ等といった他のデバイスと共に用いることができる。
【００３５】
本発明が、特定の実施形態、特徴及び態様に関してここに説明されたが、本発明は、これらに制限されるものではなく、寧ろ、他の変更、変形、用途及び実施形態への使用にも適用され、従って、こうした他の変更、変形、用途及び実施形態の全てを、本発明の精神及び範囲内にあるとみなすべきであることが理解されるであろう。
【００３６】
本発明は、半導体分野、より特定的には、こうした半導体についての最終レベル銅・Ｃ４間接続部におけるキャッピング構造体の分野内に産業上の利用性を有する。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態による、アルミニウムが含まれていない界面導電性キャップ構造を有する、例示的な銅・Ｃ４間接続部を形成する処理ステップを示す断面図である。
【図２】本発明の一実施形態による、アルミニウムが含まれていない界面導電性キャップ構造を有する、例示的な銅・Ｃ４間接続部を形成する処理ステップを示す断面図である。
【図３】本発明の一実施形態による、アルミニウムが含まれていない界面導電性キャップ構造を有する、例示的な銅・Ｃ４間接続部を形成する処理ステップを示す断面図である。
【図４】本発明の一実施形態による、アルミニウムが含まれていない界面導電性キャップ構造を有する、例示的な銅・Ｃ４間接続部を形成する処理ステップを示す断面図である。
【図５】本発明の一実施形態による、アルミニウムが含まれていない界面導電性キャップ構造を有する、例示的な銅・Ｃ４間接続部を形成する処理ステップを示す断面図である。
【図６】本発明の一実施形態による、アルミニウムが含まれていない界面導電性キャップ構造を有する、例示的な銅・Ｃ４間接続部を形成する処理ステップを示す断面図である。
【図７】本発明の一実施形態による、アルミニウムが含まれていない界面導電性キャップ構造を有する、例示的な銅・Ｃ４間接続部を形成する処理ステップを示す断面図である。
【図８】本発明の一実施形態による、アルミニウムが含まれていない界面導電性キャップ構造を有する、例示的な銅・Ｃ４間接続部を形成する処理ステップを示す断面図である。
【図９】本発明の一実施形態による、アルミニウムが含まれていない界面導電性キャップ構造を有する、例示的な銅・Ｃ４間接続部を形成する処理ステップを示す断面図である。
【符号の説明】
【００３８】
１０：層間誘電体層
２０：最終レベル誘電体層
２２：最終レベル相互接続部
３０：界面導電性キャップ層
３２：薄い誘電体キャップ層
４０：二酸化シリコン層
５０：窒化シリコン層
６０：感光性ポリイミド層
６２：コンタクト開口部
６２’：トレンチ
７０：ボール制限メタラジ（ＢＬＭ）
８０：Ｃ４はんだボール
【図１】
2009524254.tif 000003
【図２】
2009524254.tif 000004
【図３】
2009524254.tif 000005
【図４】
2009524254.tif 000006
【図５】
2009524254.tif 000007
【図６】
2009524254.tif 000008
【図７】
2009524254.tif 000009
【図８】
2009524254.tif 000010
【図９】
2009524254.tif 000011
【手続補正書】
【提出日】平成21年3月13日(2009.3.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
最終レベル誘電体層（２０）内に埋め込まれた最終レベル銅相互接続部（２２）を含む半導体デバイスを準備するステップと、
前記最終レベル銅相互接続部（２２）を選択的に覆う界面導電性キャップ構造体（３０）を形成するステップであって、前記界面導電性キャップ構造体は、ＣｏＷＰ、ＮｉＭｏＰ、ＮｉＭｏＢ、ＮｉＲｅＰ、ＮｉＷＰ、又はこれらの組み合わせを含む、ステップと、
前記界面導電性キャップ構造体（３０）及び前記最終レベル誘電体層（２０）の上に第１の誘電体キャップ層（３２）を形成するステップと、
前記第１の誘電体キャップ層（３２）の上に少なくとも１つの付加的な誘電体キャップ層（４０、５０、６０）を形成するステップと、
前記第１の誘電体キャップ層(３２)及び前記少なくとも１つの付加的な誘電体キャップ層（４０、５０、６０）を通るビア（６２‘）を形成して、前記界面導電性キャップ構造体（３０）を露出させるステップと、
前記界面導電性キャップ構造体（３０）の上に、前記ビア内に少なくとも１つのボール制限メタラジ（ＢＬＭ）層（７０）を形成するステップと、
前記少なくとも１つのＢＬＭ層の上に少なくとも１つの制御崩壊チップ接続部（Ｃ４）（８０）を形成するステップと
を含む方法。
【請求項２】
前記界面導電性キャップ構造体（３０）は、アルミニウムを含んでいない、請求項１に記載の方法。
【請求項３】
前記界面導電性キャップ構造体（３０）は、２００Åから１０００Åまでの範囲の厚さを有するＣｏＷＰ層を含む、請求項１に記載の方法。
【請求項４】
前記界面導電性キャップ構造体（３０）は、前記第１の誘電体キャップ層（３２）内に埋め込まれている、請求項１に記載の方法。
【請求項５】
前記第１の誘電体キャップ層（３２）は、窒化シリコンを含み、１００Åから３００Åまでの範囲の厚さを有する、請求項１に記載の方法。
【請求項６】
前記最終レベル銅相互接続部（２２）、前記界面導電性キャップ構造体（３０）、前記少なくとも１つのＢＬＭ層（７０）及び前記少なくとも１つのＣ４接続部は、前記第１の誘電体キャップ層（３２）及び前記少なくとも１つの付加的な誘電体キャップ層を通って延びる導電性経路を形成する、請求項１に記載の方法。
【請求項７】
前記第１の誘電体キャップ層（３２）の上に、二酸化シリコン層、窒化シリコン層及び感光性ポリイミド層を含む前記少なくとも３つの付加的な誘電体キャップ層が形成される、請求項１に記載の方法。
【請求項８】
前記最終レベル銅相互接続部（２２）は太線を含む、請求項１に記載の方法。
【請求項９】
前記最終レベル誘電体層（２０）はフッ化ケイ酸塩ガラスを含む、請求項１に記載の方法。
【請求項１０】
前記界面導電性キャップ構造体（３０）は、選択的な無電解めっきによって形成される、請求項１に記載の方法。
【請求項１１】
前記ビアは、最初に前記少なくとも１つの付加的な誘電体キャップ層の部分を選択的に除去して前記第１の誘電体キャップ層（３２）を露出させ、次に前記第１の誘電体キャップ層（３２）の露出された部分を選択的に除去し、前記界面導電性キャップ構造体（３０）で停止することによって形成される、請求項１に記載の方法。
【請求項１２】
前記第１の誘電体キャップ層（３２）の前記部分は、事前ＢＬＭスパッタ洗浄プロセスによって選択的に除去される、請求項１１に記載の方法。
【国際調査報告】
2009524254.tif 000012