(57)【要約】  磁気抵抗記憶素子は、第１の磁性体１と、第２の磁性体３と、第１のトンネル絶縁体２と、第３の磁性体５と、第２のトンネル絶縁体４とを備える。第１の磁性体１は、磁化方向を固定されている。第２の磁性体３は、データにより磁化状態が変化する。第１のトンネル絶縁体２は、第１の磁性体１と第２の磁性体３との間に設けられている。第３の磁性体５は、データの書込み時と読出し時とで磁化状態が異なりかつ磁気異方性が第２の磁性体３の磁気異方性より小さい。第２のトンネル絶縁体４は、第２の磁性体３と第３の磁性体５との間に設けられている。
2009044609.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向を固定された第１の磁性体と、
データにより磁化状態が変化する第２の磁性体と、
前記第１の磁性体と前記第２の磁性体との間に設けられた第１のトンネル絶縁体と、
前記データの書込み時と読出し時とで磁化状態が異なりかつ磁気異方性が第２の磁性体の磁気異方性より小さい第３の磁性体と、
前記第２の磁性体と前記第３の磁性体との間に設けられた第２のトンネル絶縁体と
を備える
磁気抵抗記憶素子。
【請求項２】
請求の範囲１に記載の磁気抵抗記憶素子において、
前記第３の磁性体の平面のアスペクト比は、前記第２の磁性体の平面のアスペクト比より小さい
磁気抵抗記憶素子。
【請求項３】
請求の範囲１に記載の磁気抵抗記憶素子において、
前記第２の磁性体及び前記第３の磁性体の少なくとも一方の磁化方向は、積層面方向に向いている
磁気抵抗記憶素子。
【請求項４】
請求の範囲１に記載の磁気抵抗記憶素子において、
前記第２の磁性体及び前記第３の磁性体の少なくとも一方の磁化方向は、積層面に垂直な方向に向いている
磁気抵抗記憶素子。
【請求項５】
請求の範囲１に記載の磁気抵抗記憶素子において、
導電体と、
前記第３の磁性体と前記導電体との間に設けられた第３のトンネル絶縁体と
を更に備える
磁気抵抗記憶素子。
【請求項６】
請求の範囲５に記載の磁気抵抗記憶素子において、
前記第３の磁性体は、粒状に散在する磁性体である
磁気抵抗記憶素子。
【請求項７】
請求の範囲１乃至６のいずれか一項に記載の磁気抵抗記憶素子と、
前記磁気抵抗記憶素子に対するデータの書込み時と読出し時で、前記磁気抵抗記憶素子の第３の磁性体の磁化状態を変える制御手段と
を具備する
磁気抵抗記憶装置。
【請求項８】
請求の範囲７に記載の磁気抵抗記憶装置において、
前記制御手段は、前記第３の磁性体の近傍に延在する配線に電流を流すことで磁場を発生する
磁気抵抗記憶装置。
【請求項９】
磁気抵抗記憶装置の動作方法であって、
ここで、前記磁気抵抗記憶装置は、磁気抵抗記憶素子を具備し、
前記磁気抵抗記憶素子は、
磁化方向を固定された第１の磁性体と、
データにより磁化状態が変化する第２の磁性体と、
前記第１の磁性体と前記第２の磁性体との間に設けられた第１のトンネル絶縁体と、
磁化状態が変更可能でありかつ磁気異方性が第２の磁性体の磁気異方性より小さい第３の磁性体と、
前記第２の磁性体と前記第３の磁性体との間に設けられた第２のトンネル絶縁体と
を備え、
書込み時に、前記第３の磁性体の磁化方向を、書込み電流により前記第１の磁性体から前記第２の磁性体に注入または蓄積されるスピン電子と同様のスピン電子を前記第３の磁性体から前記第２の磁性体に注入または蓄積する方向に設定する手順と、
前記磁気抵抗記憶素子に書込み電流を流す手順と
を含む
磁気抵抗記憶装置の動作方法。
【請求項１０】
磁気抵抗記憶装置の動作方法であって、
ここで、前記磁気抵抗記憶装置は、磁気抵抗記憶素子を具備し、
前記磁気抵抗記憶素子は、
磁化方向を固定された第１の磁性体と、
データにより磁化状態が変化する第２の磁性体と、
前記第１の磁性体と前記第２の磁性体との間に設けられた第１のトンネル絶縁体と、
磁化状態が変更可能でありかつ磁気異方性が第２の磁性体の磁気異方性より小さい第３の磁性体と、
前記第２の磁性体と前記第３の磁性体との間に設けられた第２のトンネル絶縁体と
を備え、
読出し時に、前記第３の磁性体の磁化方向を、読出し電流により前記第１の磁性体から前記第２の磁性体に注入または蓄積されるスピン電子と同様のスピン電子を前記第３の磁性体から前記第２の磁性体に注入または蓄積する方向とは異なる方向に設定する手順と、
前記磁気抵抗記憶素子に読出し電流を流す手順と
を含む
磁気抵抗記憶装置の動作方法。
【請求項１１】
請求の範囲９または１０に記載の磁気抵抗記憶装置の動作方法において、
前記第３の磁性体の磁化方向を設定する手順は、
前記書込み時と前記読出し時とで、前記第３の磁性体の磁化方向を異なる方向に設定する
磁気抵抗記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗記憶素子、磁気抵抗記憶装置及び磁気抵抗記憶装置の動作方法に関し、特にスピン注入方式に基づく磁気ランダムアクセスメモリに適用可能な磁気抵抗記憶素子、磁気抵抗記憶装置及び磁気抵抗記憶装置の動作方法に関する。
【背景技術】
【０００２】
ＭＲＡＭ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、高集積・高速動作の観点から有望な不揮発性メモリである。ＭＲＡＭにおいては、ＴＭＲ（Ｔｕｎｎｅｌ  ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果などの「磁気抵抗効果」を示す磁気抵抗素子が利用される。その磁気抵抗素子には、例えばトンネルバリヤ層が二層の強磁性体層で挟まれた磁気トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）が形成される。その二層の強磁性体層は、磁化の向きが固定されたピン層（磁化固定層）と、磁化の向きが反転可能なフリー層（磁化自由層）から構成される（例えば、Ｒｏｙ  Ｓｃｈｅｕｅｒｌｅｉｎ  ｅｔ  ａｌ．，“Ａ  １０ｎｓ  Ｒｅａｄ  ａｎｄ  Ｗｒｉｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｕｓｉｎｇ  ａ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ａｎｄ  ＦＥＴ  Ｓｗｉｔｃｈ  ｉｎ  ｅａｃｈ  Ｃｅｌｌ”，２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ，ｐｐ．１２８−１２９を参照）。【０００３】
ピン層とフリー層の磁化の向きが“反平行”である場合のＭＴＪの抵抗値（Ｒ＋ΔＲ）は、磁気抵抗効果により、それらが“平行”である場合の抵抗値（Ｒ）よりも大きくなることが知られている。ＭＲＡＭは、このＭＴＪを有する磁気抵抗素子をメモリセルとして用い、その抵抗値の変化を利用することによってデータを不揮発的に記憶する。メモリセルに対するデータの書込みは、フリー層の磁化の向きを反転させることによって行われる。【０００４】
ＭＲＡＭに対するデータの書込み方法として、アステロイド方式が知られている（例えば、Ｍ．  Ｄｕｒｌａｍ  ｅｔ  ａｌ．，“Ｎｏｎｖｏｌａｔｉｌｅ  ＲＡＭ  ｂａｓｅｄ  ｏｎ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  Ｅｌｅｍｅｎｔｓ”，２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ，ｐｐ．１３０−１３１を参照）。アステロイド方式によれば、メモリセルサイズにほぼ反比例して、フリー層の磁化を反転させるために必要な反転磁界が大きくなる。つまり、メモリセルが微細化されるにつれて、書込み電流が増加する傾向にある。【０００５】
微細化に伴う書込み電流の増加を抑制することができる書込み方式として、「スピン注入方式」が提案されている（例えば、Ｙａｇａｍｉ  ａｎｄ  Ｓｕｚｕｋｉ，“Ｒｅｓｅａｒｃｈ  Ｔｒｅｎｄｓ  ｉｎ  Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｍａｇｎｅｔｉｚａｔｉｏｎ  Ｓｗｉｔｃｈｉｎｇ（スピン注入磁化反転の研究動向）”、日本応用磁気学会誌，Ｖｏｌ．２８，Ｎｏ．９，２００４，ｐｐ．９３７−９４８を参照）。スピン注入（ｓｐｉｎ  ｔｒａｎｓｆｅｒ）方式によれば、強磁性導体にスピン偏極電流（ｓｐｉｎ−ｐｏｌａｒｉｚｅｄ  ｃｕｒｒｅｎｔ）が注入され、その電流を担う伝導電子のスピンと導体の磁気モーメントとの間の直接相互作用によって磁化が反転する（以下、「スピン注入磁化反転：Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｍａｇｎｅｔｉｚａｔｉｏｎ  Ｓｗｉｔｃｈｉｎｇ」と参照される）。スピン注入磁化反転の概略を、図１を参照することによって説明する。【０００６】
図１は、典型的なスピン注入方式の磁気抵抗素子の構成を示す断面図である。図１において、磁気抵抗素子は、フリー層１０１、ピン層１０３、及び、フリー層１０１とピン層１０３とに挟まれた非磁性層であるトンネルバリヤ層１０２を備えている。ここで、磁化の向きが固定されたピン層１０３は、フリー層１０１よりも厚くなるように形成されている。それにより、ピン層１０３は、スピン偏極電流を作る機構（スピンフィルター）としての役割を果たす。フリー層１０１とピン層１０３の磁化の向きが平行である状態は、データ“０”に対応付けられ、それらが反平行である状態は、データ“１”に対応付けられている。【０００７】
図１に示されるスピン注入磁化反転は、ＣＰＰ（Ｃｕｒｒｅｎｔ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ｔｏ  Ｐｌａｎｅ）方式により実現される。すなわち、書込み電流は膜面に垂直に注入される。具体的には、データ“０”からデータ“１”への遷移時、書込み電流はピン層１０３からフリー層１０１へ流れる。この場合、スピンフィルターとしてのピン層１０３と同じスピン状態を有する電子が、フリー層１０１からピン層１０３に移動する。そして、スピントランスファー（スピン角運動量の授受）効果により、フリー層１０１の磁化が反転する。一方、データ“１”からデータ“０”への遷移時、電流の方向は逆転し、電流はフリー層１０１からピン層１０３へ流れる。この場合、スピンフィルターとしてのピン層１０３と同じスピン状態を有する電子が、ピン層１０３からフリー層１０１に移動する。スピントランスファー効果により、フリー層１０１の磁化が反転する。【０００８】
このように、スピン注入磁化反転では、スピン電子の移動によりデータの書込みが行われる。膜面に垂直に注入されるスピン偏極電流の方向により、フリー層１０１の磁化の向きを規定することが可能である。ここで、書込み（磁化反転）の閾値は電流密度に依存することが知られている。従って、メモリセルサイズが縮小されるにつれ、磁化反転に必要な書込み電流が減少する。メモリセルの微細化に伴って書込み電流が減少するため、スピン注入磁化反転は、ＭＲＡＭの大容量化の実現にとって重要である。【０００９】
関連する技術として、特開２００４−２０７７０７号公報（対応米国出願ＵＳ２００６０４４７０３）にスピン注入デバイス及びこれを用いた磁気装置が開示されている。このスピン注入デバイスは、スピン偏極部と注入接合部とを有するスピン注入部と、非磁性層を介して磁気的に反平行に結合した磁化の大きさが異なる第１の磁性層及び第２の磁性層を有するＳｙＡＦと、を備える。上記ＳｙＡＦと上記注入接合部とが接合している。上記スピン注入部からスピン偏極電子を注入し上記第１の磁性層及び上記第２の磁性層の磁化が反平行状態を維持したまま磁化反転する。【００１０】
関連する技術として、特開２００５−１５０３０３号公報に磁気抵抗効果素子および磁気メモリが開示されている。この磁気抵抗素子は、第１の強磁性層／トンネル障壁層／第２の強磁性層の３層構造を含む強磁性トンネル接合を有する。前記第１の強磁性層は前記第２の強磁性層よりも保磁力が大きい。前記２つの強磁性層の磁化の相対的角度によりトンネルコンダクタンスが変化する。前記第２の強磁性層の端部の磁化が前記第２の強磁性層の磁化容易軸方向と直交する成分を持つ方向に固着されている。【００１１】
関連する技術として、特開２００６−１９６６１２号公報に記憶素子及びメモリが開示されている。この記憶素子は、情報を磁性体の磁化状態により保持する記憶層を有する。前記記憶層に対して、中間層を介して磁化固定層が設けられている。前記中間層が酸化マグネシウムから成っている。前記中間層の下側に接する強磁性層が、ＣｏＦｅＢを主成分とする磁性材料から成っている。積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる。
【発明の開示】
【００１２】
スピン注入方式を用いた磁気抵抗素子の微細化を行う場合、書込みに於いては、磁気抵抗素子の単位面積あたりの抵抗を変えなければ、同じ電流密度、及び同じ書込み電圧で書き込むことができる。このときサイズが小さくなっているので素子抵抗は上昇する。この場合、読出しに於いては、データによる読出し電流差にある程度の電流量が必要と考えると、上昇している素子抵抗に比例して読出し電圧を上げる必要がある。通常読出し電圧は書込み電圧より小さいが、読出し電圧が書込み電圧と同程度になれば、当然読出し電圧により書込みが行われデータが破壊される虞があることになる。つまり書込み電圧と読出し電圧との間には電圧マージンが必要である。しかし、微細化時には書込み電圧が一定でも、読出し電圧が上昇してしまうため、電圧マージンがなくなる可能性がある。このように、スピン注入方式を用いた磁気抵抗素子では、読出し時に誤書込みが発生してしまう虞があるため、微細化が困難という問題があった。
【００１３】
本発明の目的は、読出し時の誤書込み発生を抑制することができるスピン注入方式の磁気抵抗記憶素子、磁気抵抗記憶装置及び磁気抵抗記憶装置の動作方法を提供することにある。
【００１４】
本発明の磁気抵抗記憶素子は、第１の磁性体と、第２の磁性体と、第１のトンネル絶縁体と、第３の磁性体と、第２のトンネル絶縁体とを備える。第１の磁性体は、磁化方向を固定されている。第２の磁性体は、データにより磁化状態が変化する。第１のトンネル絶縁体は、第１の磁性体と第２の磁性体との間に設けられている。第３の磁性体は、データの書込み時と読出し時とで磁化状態が異なりかつ磁気異方性が第２の磁性体の磁気異方性より小さい。第２のトンネル絶縁体は、第２の磁性体と第３の磁性体との間に設けられている。
【００１５】
本発明の磁気抵抗記憶装置は、磁気抵抗記憶素子と制御手段とを具備する。磁気抵抗記憶素子は、上述されている。制御手段は、前記磁気抵抗記憶素子に対するデータの書込み時と読出し時で、前記磁気抵抗記憶素子の第３の磁性体の磁化状態を変える。
【００１６】
本発明は、磁気抵抗記憶装置の動作方法である。ここで、前記磁気抵抗記憶装置は、磁気抵抗記憶素子を具備する。前記磁気抵抗記憶素子は、磁化方向を固定された第１の磁性体と、データにより磁化状態が変化する第２の磁性体と、前記第１の磁性体と前記第２の磁性体との間に設けられた第１のトンネル絶縁体と、磁化状態が変更可能でありかつ磁気異方性が第２の磁性体の磁気異方性より小さい第３の磁性体と、前記第２の磁性体と前記第３の磁性体との間に設けられた第２のトンネル絶縁体とを備える。磁気抵抗記憶装置の動作方法は、書込み時に、前記第３の磁性体の磁化方向を、書込み電流により前記第１の磁性体から前記第２の磁性体に注入または蓄積されるスピン電子と同様のスピン電子を前記第３の磁性体から前記第２の磁性体に注入または蓄積する方向に設定する手順と、前記磁気抵抗記憶素子に書込み電流を流す手順とを含む。
【００１７】
本発明は、磁気抵抗記憶装置の動作方法である。ここで、前記磁気抵抗記憶装置は、磁気抵抗記憶素子を具備する。前記磁気抵抗記憶素子は、磁化方向を固定された第１の磁性体と、データにより磁化状態が変化する第２の磁性体と、前記第１の磁性体と前記第２の磁性体との間に設けられた第１のトンネル絶縁体と、磁化状態が変更可能でありかつ磁気異方性が第２の磁性体の磁気異方性より小さい第３の磁性体と、前記第２の磁性体と前記第３の磁性体との間に設けられた第２のトンネル絶縁体とを備える。磁気抵抗記憶装置の動作方法は、読出し時に、前記第３の磁性体の磁化方向を、読出し電流により前記第１の磁性体から前記第２の磁性体に注入または蓄積されるスピン電子と同様のスピン電子を前記第３の磁性体から前記第２の磁性体に注入または蓄積する方向とは異なる方向に設定する手順と、前記磁気抵抗記憶素子に読出し電流を流す手順とを含む。
【００１８】
本発明により、書込み電圧と読出し電圧のマージンを大きくでき、読出し時の誤書込み発生を抑制することができる。これにより、半導体記憶装置の微細化が可能となる。
【図面の簡単な説明】
【００１９】
【図１】図１は、典型的なスピン注入方式の磁気抵抗素子の構成を示す断面図である。
【図２】図２は、本発明の磁気抵抗記憶装置の第１の実施例における磁気抵抗記憶装置の構成を示す断面図である。
【図３】図３は、本発明の磁気抵抗記憶装置の第２の実施例における磁気抵抗記憶装置の構成を示す断面図である。
【図４】図４は、本発明の磁気抵抗記憶装置の実施例に関する具体例の構成を示す概略ブロック図である。
【図５】図５は、本実施例の磁気抵抗記憶素子に関する具体例の構成を示す主要部断面図である。
【図６】図６は、本実施例の磁気抵抗記憶素子の実施例の構成を示すメモリアレイ主要部平面図である。
【図７】図７は、本発明の書込み動作時及び読出し動作時における制御層の磁化方向とフリー層の磁化方向との関係を示す表である。
【図８】図８は、本実施例の磁気抵抗記憶素子に関する具体例の構成を示す主要部断面図である。
【図９】図９は、本実施例の磁気抵抗記憶素子の実施例の構成を示すメモリアレイ主要部平面図である。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の磁気抵抗記憶装置及び磁気抵抗記憶装置の動作方法の実施例に関して、添付図面を参照して説明する。【００２１】
（第１の実施例）
図２は、本発明の磁気抵抗記憶装置の第１の実施例における磁気抵抗記憶装置の構成を示す断面図である。第１の実施例の磁気抵抗記憶装置は、複数の磁気抵抗記憶素子を有している。図２は、その磁気抵抗記憶素子５２の一つについて主要部を示している。【００２２】
磁気抵抗記憶素子５２は、第１の磁性体１と、第１のトンネル絶縁体２と、第２の磁性体３と、第２のトンネル絶縁体４と、第３の磁性体５とが積層された構造と、第１の電極７と、第２の電極８とを有する。第１の磁性体１は、磁化方向が固定されている。第１のトンネル絶縁体２は、第１の磁性体１と第２の磁性体３との間に設けられている。第２の磁性体３は、データにより磁化状態（磁化方向）が変化する。第１の磁性体１と第１のトンネル絶縁体２と第２の磁性体３とは磁気トンネル接合を形成している。第２のトンネル絶縁体４は、第２の磁性体３と第３の磁性体５との間に設けられている。第３の磁性体５は、書込み動作時と読出し動作時とで磁化状態（磁化方向）が異なる。磁気抵抗記憶装置に含まれている制御手段６は、磁気抵抗記憶素子５２の近傍に位置し、第３の磁性体５の磁化状態（磁化方向）を書込み動作時と読出し動作時とで異なるように制御する。第３の磁性体５の磁気異方性は、第２の磁性体３の磁気異方性より小さい。第１の電極７は、第１の磁性体１に電気的に接続されている。第２の電極８は、第３の磁性体５に電気的に接続されている。【００２３】
次に、本発明の磁気抵抗記憶装置の書込み動作及び読出し動作について説明する。
最初に、書込み動作として、磁気抵抗記憶素子５２に対する書込み動作について説明する。書込み動作は、まず、制御手段６により第３の磁性体５の磁化方向を設定する。次に、第１の電極７と第２の電極８との間に電流を流す。それにより、第１の磁性体１と第２の磁性体３との間、及び、第２の磁性体３と第３の磁性体５との間で、それぞれスピン電子の授受が行われる。その結果、第２の磁性体３の磁化方向が設定される。【００２４】
例えば、第１の磁性体１から第２の磁性体３に電子を流す場合、第２の磁性体３の磁化方向は第１の磁性体１の磁化方向と同じ向き（平行）となる。逆に、第２の磁性体３から第１の磁性体１に電子を流す場合、第２の磁性体３の磁化方向は第１の磁性体１の磁化方向と逆向き（反平行）となる。そして、第１の磁性体１と第２の磁性体３の磁化の向きが“平行”である場合を例えば“０”とし、“反平行”である場合を例えば“１”とする。このようにして、第２の磁性体３の磁化方向を設定することでデータを書き込む。【００２５】
第３の磁性体５は、第２の磁性体３の磁化方向が変化しようとする向きのスピン電子を注入もしくは反射するように、制御手段６を用いて磁化方向を設定する。この方向は、書き込むデータに依らず同一方向である。すなわち、第３の磁性体５の磁化の方向は、第１の磁性体１の磁化の方向と逆にする。例えば、第１の磁性体１から第２の磁性体３に電子を流す場合、第３の磁性体５の磁化の方向が第１の磁性体１の磁化の方向と逆になっていると、第３の磁性体５から第２の磁性体３へ反射するスピン電子の向きは第１の磁性体１の磁化の方向と同じになり、書込みを補助する機能を発揮する。一方、第２の磁性体３から第１の磁性体１に電子を流す場合、第３の磁性体５の磁化の方向が第１の磁性体１の磁化の方向と逆になっていると、第３の磁性体５から第２の磁性体３へ注入するスピン電子の向きは第１の磁性体１の磁化の方向と逆になり、同様に書込みを補助する機能を発揮する。【００２６】
次に、磁気抵抗記憶素子５２からの読出し動作について説明する。読出し動作は、まず、制御手段６により第３の磁性体５の磁化方向を、書込み時とは異なる方向に設定する。すなわち、第３の磁性体５の磁化の方向は、第１の磁性体１の磁化の方向と同じにする。次に、第１の電極７と第２の電極８との間に電流を流す。それにより、磁気抵抗記憶素子５２の抵抗を評価し、書き込まれていたデータを判断する。具体的な例としては、まず、電圧を印加して両者間に流れる電流、又は、電流を流して発生する電圧を取得する。次に、取得した値を前もって設定した標準値と比較する。このようにすることで、磁気抵抗記憶素子５２の抵抗状態を判別することができる。その結果、第２の磁性体３の磁化方向、すなわち書き込まれていたデータを判定する。【００２７】
例えば、磁気抵抗記憶素子５２に“０”が記憶されていた場合、第１の磁性体１と第２の磁性体３の磁化の向きが“平行”である。例えば、その抵抗値はＲ１となる。更に、第２の磁性体３と第５の磁性体５の磁化の向きも“平行”である。例えば、その抵抗値はＲ２となる。従って、磁気抵抗記憶素子５２に“０”が記憶されていた場合、抵抗値は（Ｒ１＋Ｒ２）となる。一方、磁気抵抗記憶素子５２に“１”が記憶されていた場合、第１の磁性体１と第２の磁性体３の磁化の向きが“反平行”である。例えば、その抵抗値は、（Ｒ１＋ΔＲ１）となる。更に、更に、第２の磁性体３と第５の磁性体５の磁化の向きも“反平行”である。例えば、その抵抗値は（Ｒ２＋ΔＲ２）となる。従って、磁気抵抗記憶素子５２に“１”が記憶されていた場合、抵抗値は（Ｒ１＋Ｒ２）＋（ΔＲ１＋ΔＲ２）となる。よって、“０”が記憶されていた場合と“１”が記憶されていた場合とで、十分なＭＲ比を取ることができる。【００２８】
本実施例に依れば、第３の磁性体５は、書込み動作時には第２の磁性体３の磁化方向が変化しようとする向きのスピン電子を注入もしくは反射する磁化方向に設定される。そのため、磁化反転を補佐する効果がある。一方、第３の磁性体５は、読出し動作時には書込み動作時とは異なる磁化方向に設定される。そのため、磁化反転を補佐する効果が書込み動作時より小さい。このため、書込み動作時の設定に比較して、読出し動作時の設定では書込みに必要な電流が大きくなる。その結果、読出し動作時の誤書込みが起こり難くすることができる。【００２９】
本実施例において、各磁性体は単層でも良く、複数の磁性体を積層した構成や、複数の磁性体を非磁性体を介して磁気的に結合させて積層した構成であっても良い。【００３０】
本発明に依れば、第３の磁性体（以後、制御層ともいう）の磁化状態を書込み動作時と読出し動作時に異ならせる。そのため、読出し動作時に誤書込みが起こる可能性を抑制することが可能となる。それにより、微細化を図ることが可能となる。【００３１】
（第２の実施例）
図３は、本発明の磁気抵抗記憶装置の第２の実施例における磁気抵抗記憶装置の構成を示す断面図である。第２の実施例の磁気抵抗記憶装置は、複数の磁気抵抗記憶素子を有している。図２は、その磁気抵抗記憶素子５２ａの一つについて主要部を示している。【００３２】
磁気抵抗記憶素子５２ａは、第１の磁性体１と、第１のトンネル絶縁体２と、第２の磁性体３と、第２のトンネル絶縁体４と、第３の磁性体５と、第３のトンネル絶縁体９と、導電体１０とが積層された構造と、第１の電極７と、第２の電極８とを有する。第１の磁性体１は、磁化方向が固定されている。第１のトンネル絶縁体２は、第１の磁性体１と第２の磁性体３との間に設けられている。第２の磁性体３は、データにより磁化状態（磁化方向）が変化する。第１の磁性体１と第１のトンネル絶縁体２と第２の磁性体３とは磁気トンネル接合を形成している。第２のトンネル絶縁体４は、第２の磁性体３と第３の磁性体５との間に設けられている。第３の磁性体５は、書込み動作時と読出し動作時とで磁化状態（磁化方向）が異なる。第３のトンネル絶縁体９は、第３の磁性体５と導電体との間に設けられている。導電体１０は、第３のトンネル絶縁体９の上部全面を覆うように設けられている。それにより、第３の磁性体５が第２のトンネル絶縁体４上にまばらに存在する磁性体粒であっても、第１の電極７と第２の電極８との間に電流を流したとき、主な電流が第３の磁性体５を経由するようにすることができる。磁気抵抗記憶装置に含まれている制御手段６は、磁気抵抗記憶素子５２ａの近傍に位置し、第３の磁性体５の磁化状態（磁化方向）を書込み動作時と読出し動作時とで異なるように制御する。第３の磁性体５の磁気異方性は、第２の磁性体３の磁気異方性より小さい。第１の電極７は、第１の磁性体１に電気的に接続されている。第２の電極８は、導電体８に電気的に接続されている。【００３３】
次に、本発明の磁気抵抗記憶装置の書込み動作及び読出し動作については、第１の実施の形態と同様であるのでその説明を省略する。【００３４】
本実施例において、各磁性体は単層でも良く、複数の磁性体を積層した構成や、複数の磁性体を非磁性体を介して磁気的に結合させて積層した構成であっても良い。【００３５】
本発明に依れば、制御層（第３の磁性体）の磁化状態を書込み動作時と読出し動作時に異ならせる。そのため、読出し動作時に誤書込みが起こる可能性を抑制することが可能となる。それにより、微細化を図ることが可能となる。【００３６】
上記図２、図３において、各磁性体における磁化し易い方向としての容易軸方向は、磁性体面に水平でも垂直でも良い。また、読出し動作時の第３の磁性体５の磁化方向は、書込み動作時の磁化方向と異なっていれば良い。例えば、磁性体面に水平な方向にずらしても、磁性体面に垂直な方向にずらしても良い。また、第２の磁性体３には、書込み動作時に少なくとも一部が移動して磁化方向を変化させる磁壁が存在しても良い。【００３７】
次に、本発明の磁気抵抗記憶装置の第１の実施例に関し、その具体例を説明する。
図４は、本発明の磁気抵抗記憶装置の第１の実施例に関する具体例の構成を示す概略ブロック図である。図５は、本実施例の磁気抵抗記憶素子に関する具体例の構成を示す主要部断面図である。図６は、本実施例の磁気抵抗記憶素子の実施例の構成を示すメモリアレイ主要部平面図である。図５は、図６のＡＡ’断面図である。また、図５中のＮｉＦｅ膜７６、ＮｉＦｅ膜７８、ＣｏＦｅ膜８０、ＣｏＦｅ膜８２において、矢印は磁化の方向を示し、両方向の矢印はいずれの磁化の方向もとることができることを示し、白丸点は手前向きの磁化の方向を示す。以下本明細書において同様である。【００３８】
まず、図４を参照して回路構成について説明する。磁気抵抗記憶装置４０は、磁気ランダムアクセスメモリである。磁気抵抗記憶装置４０は、複数のメモリセル４８、複数のワード線５０、複数のビット線５１、複数のワード制御線５３、複数のビット終端線５４、ワード制御回路５６、制御回路５７、制御終端回路５８、ビット制御回路５９、ビット終端回路６０、センスアンプ６１を具備する。【００３９】
複数のワード線５０は、Ｘ方向に延在している。ワード線５０は、一端を制御回路５７に、他端を制御終端回路５８に接続されている。複数のワード制御線５３は、Ｘ方向に延在している。ワード制御線５３は、一端をワード制御回路５６に、他端をメモリセル４８の選択トランジスタ５５のゲートにそれぞれ接続されている。ワード線５０とワード制御線５３とは組になっている。複数のビット線５１は、Ｘ方向と異なるＹ方向に延在している。ビット線５１は、一端をビット線制御回路５９に接続されている。複数のビット終端線５４は、Ｙ方向に延在している。ビット終端線５４は、一端をビット終端回路６０に接続されている。ビット線５１とビット終端線５４とは組になっている。ビット制御回路５９は、出力電位をセンスアンプ６１の一方の入力に接続している。センスアンプ６１は、他方の入力に参照電位Ｖｒｅｆが供給される。【００４０】
複数のメモリセル４８は、複数のワード線５０と複数のビット線５１との交点の各々の近傍にアレイ状（行列状）に配置されている（Ｃ１１，Ｃ１２，・・・，Ｃ２１，Ｃ２２，・・・）。メモリセル４８は、磁気抵抗素子５２（、５２ａ）と選択トランジスタ５５とを備える。磁気抵抗記憶素子５２（、５２ａ）は、フリー層（例示：第２の磁性体３）とピン層（例示：第１の磁性体１）とにそれぞれ電気的に接続された端子を２つ有する。一方の端子はビット線５１に、他方の端子は選択トランジスタ５５のソース／ドレインの一方にそれぞれ接続されている。選択トランジスタ５５は、ゲートをワード制御線５３に、ソース／ドレインの一方を磁気抵抗記憶素子５２に、他方をビット終端線５４にそれぞれ接続されている。【００４１】
制御回路５７と制御終端回路５８は、書込み動作時に、データを書き込むワードアドレスのワード線５０に、制御層（例示：第３の磁性体５）の磁化方向が所定の向きになる磁場が発生する向きの電流を流す。また、制御回路５７と制御終端回路５８は、読出し動作時に、データを読み出すワードアドレスのワード線５０に、制御層（例示：第３の磁性体５）の磁化方向が所定の向きになる磁場が発生する向きの電流を流す。すなわち、図４の具体例では、制御回路５７と制御終端回路５８とワード線５０は、図２及び図３の制御手段６とみなすことができる。【００４２】
ワード制御回路５６は、書込み動作時に、ワード制御線５３の電位を制御し、書込みを行うワードアドレスのすべての選択トランジスタ５５をオン状態にし、他の選択トランジスタ５５をオフ状態にする。また、ワード制御回路５６は、読出し動作時に、データを読み出すワードアドレスの選択トランジスタ５５をワード制御線５３によりオン状態にする。【００４３】
ビット制御回路５９とビット終端回路６０は、書込み動作時に、データを書き込むビットアドレスのビット線５１とビット終端線５４との間に電位差を与え、データを書き込むメモリセル４８に書込み電流を流す。ビット終端回路６０は、読出し動作時に、データを読み出すワードアドレスのビット終端線５４を０Ｖにする。ビット線制御回路５９は、読出し動作時に、データを読み出すワードアドレスのビット線５１に読出し電流を印加する。そして、メモリセルのデータに対応する出力電圧をセンスアンプ６１に出力する。センスアンプ６１は、読出し動作時に、ビット制御回路５９からの出力電圧と参照電位Ｖｒｅｆとの比較結果を出力する。【００４４】
次に、図５及び図６を参照して磁気抵抗記憶素子の構成について説明する。磁気抵抗記憶素子５２は、第２の電極８としてのＴａ膜７３及びＲｕ膜７５、第３の磁性体５（制御層）としてのＮｉＦｅ膜７６、第２のトンネル絶縁体４としてのＭｇＯ膜７７、第２の磁性体３（フリー層）としてのＮｉＦｅ膜７８、第１のトンネル絶縁体２（トンネルバリア層）としてのＭｇＯ膜７９、第１の磁性体１（ピン層）としてのＣｏＦｅ膜８０（第１ピン層磁性体）、Ｒｕ膜８１（反強磁性結合導電層）及びＣｏＦｅ膜８２（第２ピン層磁性体）、第１の電極７としてのＰｔＭｎ膜８３及びＴａ膜８４を備える。【００４５】
第２の電極８のＴａ膜７３は、素子が形成された半導体基板（図示されず）上の選択トランジスタ５５に、Ｗビア７２を介して接続されている。第１の電極７のＴａ膜８４は、ビット線５１としてのＡｌＣｕ配線９０に、Ｃｕプラグ８９を介して接続されている。第３の磁性体５（制御層）としてのＮｉＦｅ膜７６の近傍には、ワード線５０としてのＡｌＣｕ配線７０が配置されている。それにより、ＡｌＣｕ配線７０の電流により発生する磁場が、ＮｉＦｅ膜７６の磁化方向を変更することができる。【００４６】
図６に示すように、第２の磁性体３（フリー層）としてのＮｉＦｅ膜７８の平面形状（ＸＹ平面）は、長軸がＡｌＣｕ配線９０（ビット線５１）に平行な楕円形である。一方、第３の磁性体５（制御層）としてのＮｉＦｅ膜７６の平面形状（ＸＹ平面）は、長軸がＡｌＣｕ配線７０（ワード線５０）に平行な楕円形である。なお、ＮｉＦｅ膜７８（フリー層）と、ＭｇＯ膜７９（トンネル層）と、ピン層（ＣｏＦｅ膜８０、ＣｏＦｅ膜８２）とは、概ね同じ（ピン層がやや小さい）形状である。【００４７】
すなわち、ＮｉＦｅ膜７６（制御層）の長軸方向とＮｉＦｅ膜７８（フリー層）の長軸方向とは、略直角に交わっている。このとき、ＮｉＦｅ膜７６（制御層）の楕円形のアスペクト比は、ＮｉＦｅ膜７８（フリー層）の楕円形のアスペクト比より小さい。加えて、ＮｉＦｅ膜７８（フリー層）をＮｉＦｅ膜７６（制御層）に投射したとき、その射影はＮｉＦｅ膜７６（制御層）に含まれている。すなわち、ＮｉＦｅ膜７６（制御層）は、ＮｉＦｅ膜７８（フリー層）よりも大きい。【００４８】
次に、図５を参照して、磁気抵抗記憶素子の製造方法について説明する。選択トランジスタ５５のような素子や配線が設けられた半導体基板（図示されず）上に、層間絶縁膜としてのＳｉＯ２膜７１を３００ｎｍの膜厚で形成する。そのＳｉＯ２膜７１の所定の位置には、Ｗビア７２及びＡｌＣｕ配線７０を形成する。その後、ＡｌＣｕ配線７０上のＳｉＯ２膜７１上に、膜厚３０ｎｍのＴａ膜７３をスパッタリング法により成膜する。続いて、フォトリソグラフィ技術と反応性イオンエッチング技術（以下ＲＩＥ）により引き出し線形状に加工する。次に、膜厚２００ｎｍのＳｉＯ２膜７４をＣＶＤ法により形成する。そして、化学的機械研磨技術（以下ＣＭＰ）により平坦化し、Ｔａ膜７３の表面を露出させる。【００４９】
続いて、膜厚２ｎｍのＲｕ膜７５、膜厚２ｎｍのＮｉＦｅ膜７６（制御層）、膜厚０．５ｎｍのＭｇＯ膜７７（制御トンネル層）、膜厚２ｎｍのＮｉＦｅ膜７８（フリー層）、膜厚１ｎｍのＭｇＯ膜７９（トンネル層）、膜厚２ｎｍのＣｏＦｅ膜８０（第１ピン層磁性体）、膜厚０．８ｎｍのＲｕ膜８１（ピン層同士を反強磁性結合させる導電体層）、膜厚２ｎｍのＣｏＦｅ膜８２（第２ピン層磁性体）、膜厚２０ｎｍのＰｔＭｎ膜８３（反強磁性体）、膜厚２０ｎｍのＴａ膜８４、膜厚５０ｎｍのＳｉＯ２膜８５を、それぞれスパッタリング法で成膜する。その後、１Ｔ（テスラ）程度の磁場中で、２７５℃・２時間のアニールを行い、ピン層（ＣｏＦｅ膜８０、ＣｏＦｅ膜８２）の磁化方向を設定する。この場合、フリー層の磁化しやすい方向である長軸方向に設定すると、フリー層の磁化方向で記憶したデータによる抵抗差が大きく取れるため、望ましい。【００５０】
次に、フォトリソグラフィ技術によりパターニングしたレジストをマスクとして、ＳｉＯ２膜８５をＲＩＥによりフリー層形状に加工し、レジストをアッシングと有機洗浄により除去する。その後、ＳｉＯ２膜８５をマスクとしてミリング法とＲＩＥによりＴａ膜８４からＣｏＦｅ膜８０をフリー層形状に加工する。その後、酸化防止のために、膜厚２０ｎｍのＳｉＮ膜８６を全面に成膜する。本実施例のフリー層（ＮｉＦｅ膜７８）の形状は図６に示すように、長軸が０．２μｍ、短軸が０．１μｍの楕円形である。その後、更にＳｉＯ２膜８５をマスクとして加工を進め、ピン層の側壁はＳｉＮ膜８６で保護したまま、ＭｇＯ膜７９、ＮｉＦｅ膜７８をフリー層形状に加工する。その後、酸化防止のためのカバー膜として、膜厚２０ｎｍのＳｉＮ膜８７を全体に成膜する。【００５１】
続いて、フォトリソグラフィ技術とミリング技術によりＭｇＯ膜７７からＲｕ膜７５を制御層形状に加工する。制御層形状は図６に示すように、フリー層の短軸方向に長軸を有し、長軸が０．３２μｍ、短軸が０．２８μｍの楕円形である（ＮｉＦｅ膜７６の形状で表示）。制御層形状のアスペクト比は、フリー層アスペクト比より小さい。その後、層間絶縁膜として、膜厚４００ｎｍのＳｉＯ２膜８８をＣＶＤ法により全体に成膜する。磁気抵抗記憶素子５２上のＳｉＯ２膜８８、ＳｉＮ膜８６、ＳｉＮ膜８７、ＳｉＯ２膜８５をＲＩＥにより除去してビアを形成し、Ｃｕプラグ８９を形成する。その後、ビット線５１としてのＡｌＣｕ膜を成膜、加工し、ＡｌＣｕ配線９０とする。これにより磁気抵抗記憶素子が製造できる。【００５２】
次に、磁気抵抗記憶装置４０のメモリセル４８へのデータ書込み動作について説明する。まず、制御回路５７及び制御終端回路５８は、データを書き込むワードアドレスのワード線５０（ＡｌＣｕ配線７０）に電流として例えば５００μＡを流す。電流の向きは、図６の制御層（ＮｉＦｅ膜７６）の磁化方向が右向き（＋Ｙ方向）になる磁場が発生する向き（−Ｘ方向）とする。制御層（ＮｉＦｅ膜７６）はフリー層（ＮｉＦｅ膜７８）の短軸方向に容易軸があり、アスペクト比も小さいため、電流磁場により磁化方向が容易に右方向に傾斜する。このため、ワード線５０に流れる電流による磁場が小さくても、磁化方向を設定できる。右向き（＋Ｙ方向）は、ピン層（ＣｏＦｅ膜８０）の磁化の方向（左向き（−Ｙ方向））と反対の向きである。【００５３】
さらに、ワード制御回路５６は、ワード制御線５３の電位を制御し、書込みを行うワードアドレスのすべての選択トランジスタ５５をオン状態にし、他の選択トランジスタ５５をオフ状態にする。さらに、ビット制御回路５９とビット終端回路６０は、データを書き込むビットアドレスのビット線５１（ＡｌＣｕ配線９０）とビット終端線５４との間に電位差を与え、磁気抵抗記憶素子５２のフリー層（ＮｉＦｅ膜７８）とピン層（ＣｏＦｅ膜８０）との間に書込み電流として例えば５００μＡを流す。【００５４】
ピン層（ＣｏＦｅ膜８０）から電子を流し込むことにより、フリー層（ＮｉＦｅ膜７８）には直上のピン層から左向き（−Ｙ方向）のスピン電子が注入され、さらに制御層（ＮｉＦｅ膜７６）からは左向き（−Ｙ方向）のスピン電子が反射され蓄積される。これによりフリー層の磁化方向を左向き（−Ｙ方向）にすることができる。一方、逆方向に電流を流すと、フリー層には制御層からは右向き（＋Ｙ方向）のスピン電子が注入され、ピン層からは右向き（＋Ｙ方向）のスピン電子が反射され蓄積される。これによりフリー層の磁化方向を右向き（＋Ｙ方向）にすることができる。書込み後、ビット線５１の電流を停止し、ワード線５０の電流も停止する。ワード線５０の電流の停止により、制御層の磁化方向は初期状態に戻る。すなわち、制御層の磁化方向とフリー層の磁化方向は直交した状態（図５）に戻る。
このように磁気抵抗記憶素子５２に流す電流方向により、所望のデータの書込みができる。【００５５】
次に、磁気抵抗記憶装置４０のメモリセル４８からのデータ読出し動作について説明する。まず、ワード制御回路５６は、データを読出すワードアドレスの選択トランジスタ５５をワード制御線５３によりオン状態にする。さらに、ビット終端回路６０は、ビット終端線５４を０Ｖにする。ビット線制御回路５９は、ビット線５１（ＡｌＣｕ配線９０）に読出し電流２０μＡを印加する。磁気抵抗記憶素子５２は、記憶しているデータにより１０ｋΩ及び２０ｋΩのいずれかの抵抗値となっている。したがって、選択トランジスタのオン抵抗を１ｋΩとすると、ビット制御回路５９の出力電位は、データに応じて０．２１Ｖ及び０．４１Ｖのいずれかを示す。ビット制御回路５９は、その出力電位をセンスアンプ６１に出力する。センスアンプ６１は、その出力電位と０．３Ｖに設定された参照電位Ｖｒｅｆとを比較することでデータを判別することができる。【００５６】
読出し動作時には、ワード線５０（ＡｌＣｕ配線７０）に電流を流さないので、制御層（ＮｉＦｅ膜７６）の磁化方向は初期状態のまま変化しない。すなわち、フリー層（ＮｉＦｅ膜７８）の磁化方向に依らず制御層の磁化方向とフリー層の磁化方向とは直交している。そのため、フリー層と制御層との間の抵抗は、どの磁気抵抗記憶素子５２でも一定である。このため、磁気抵抗記憶素子５２の抵抗はフリー層とピン層（ＣｏＦｅ膜８０）との間の抵抗で変化する。読出し動作に於いても書込み動作と同様、ピン層とフリー層との間でスピン電子のやりとりが行われる。しかし、制御層とフリー層との間では書込み動作とは異なり、制御層の磁化方向は、フリー層の磁化方向と直角を成す制御層の容易軸方向を向いている。そのため、フリー層の磁化方向変化を助けるスピン電子のやりとりがない。このため、読出し条件下では書込み現象が起こり難くなる。シミュレーションの結果、書込み条件下でピン層からスピン電子を注入したときにフリー層の磁化反転が起こる電流値に対して、読出し条件下では１０倍の電流を流しても誤書込みが発生しないことが確かめられた。このように、本実施例の素子構成、回路構成と書込み・読出し方法を用いることで、読出し動作の誤書込みと通常の書込みとのマージンを大きくすることができる。【００５７】
本実施例では、書込み動作と読出し動作の制御層の磁化方向を異ならせ、制御層とフリー層とのスピン電子のやりとりの状況を異ならせる。それにより、書込み動作と読出し動作とでフリー層の磁化方向反転の起こり易さを変えることができる。この結果、読出し動作に於ける誤書込みを起こり難くすることができ、磁気抵抗記憶素子の微細化を図ることが可能となる。本実施例に依れば書込み動作に於いては、フリー層の磁化反転を助ける向きのスピン電子がピン層からだけではなく、制御層からも供給されるため、効率的な書込みが可能となる。【００５８】
図７は、本発明の書込み動作時及び読出し動作時における制御層の磁化方向とフリー層の磁化方向との関係を示す表である。（ａ）〜（ｃ）は上面図、（ｄ）〜（ｆ）は断面図である。また、（ａ）〜（ｃ）の制御層上の矢印は、制御層の磁化方向を示している。（ｄ）〜（ｆ）の制御層及びフリー層上の矢印は、それぞれ制御層及びフリー層の磁化方向を示している。本実施例では、（ａ）に示されるように、書込み動作時に外部磁場Ｈ０により、制御層の磁化方向をフリー層の長軸方向（フリー層の容易軸方向）の右向きにする。一方、読出し動作時には、制御層の磁化方向をフリー層の短軸方向（制御層の長軸方向＝容易軸方向）にする。ただし、本発明はこのような例に限定されるものではなく、以下に示すような他の場合にも同様に適用可能である。【００５９】
（ｂ）に示される例では、書込み動作時に外部磁場Ｈ１により、制御層の磁化方向をフリー層の長軸方向の右向きにする。一方、読出し動作時には外部磁場Ｈ２により、フリー層の長軸方向の左向きにすることも可能である。この場合、フリー層が右向きではフリー層とピン層との間も、フリー層と制御層と間も高抵抗となる。一方、フリー層が左向きではフリー層とピン層との間も、フリー層と制御層との間も低抵抗となる。そのため、「１」を記憶している場合の抵抗と「０」を記憶している場合の抵抗とで、大きな抵抗差を得ることができる。また、読出し動作時に制御層とフリー層との間で起こるスピン電子のやりとりは、フリー層とピン層で起こるやりとりと逆になるため、フリー層の誤書込みを防ぐ効果を有する。シミュレーションの結果、フリー層の磁化反転が起こる電流値に対して、こちらも読出し条件下では１０倍の電流を流しても誤書込みが発生しないことが確かめられた。この場合、書込み動作時にも読出し動作時にも書込み電流磁場で制御層の磁化方向を設定するため、制御層の形状は、フリー層の長軸方向に長い形状や真円形状でもよい。【００６０】
（ｃ）に示される例では、制御層を、２つの磁性体を非磁性体層を介して反強磁性結合させた積層フェリ構成とする。そして、その制御層を、フリー層の長軸方向と同じ方向に長軸をもつ形状としている。この場合、書込み動作時には外部磁場（電流磁場）Ｈ３により、制御層の２つの層とも磁化方向を右向きにする。一方、読出し動作時には小さい電流磁場（電流磁場）Ｈ４により、制御層の２つの層の磁化方向がほぼ逆向きのまま９０度回転させる。この場合、ワード線５０の電流量により制御層の磁化方向が変化する。
なお、制御層ではなく、フリー層を積層フェリ構成とすることも可能である。その場合、フリー層の磁化方向はピン層側と制御層側で異なるため、前述のピン層と制御層の磁化方向の関係を逆にすれば同様の効果が得られる。【００６１】
さらに、（ｄ）に示される例では、制御層に垂直磁化膜を用い、読出し動作時の制御層の磁化方向を磁性体面に対し垂直な方向にすることも可能である。この場合、書込み動作時には外部磁場Ｈ５により、制御層の磁化方向を磁性体面方向に設定し、（ａ）の場合と同様とする。一方、読出し動作時には外部磁場なしで自発的に垂直方向に戻ることを利用できる。読出し動作時において、制御層を、フリー層と異なる垂直方向に磁化させることで、制御層のスピン電子による誤書き込みの発生を著しく抑制することができる。初期設定として制御層を垂直方向に磁化させるには、ＮｉＦｅ膜等を厚くして当該垂直な方向の外部磁場Ｈ６を印加することで可能である。また、本構成の場合、制御層の形状異方性を利用していない。そのため、フリー層の形状と制御層の形状とを同じにしても良い。それにより、磁気抵抗記憶素子サイズを小さくすることができる。【００６２】
さらに、（ｅ）に示される例では、フリー層に垂直磁化膜を用い、読出し動作時の制御層の磁化方向を磁性体面に対し平行な方向にすることも可能である。この場合、書込み動作時には外部磁場Ｈ７により、制御層の磁化方向は、磁性体面に対し垂直な方向に設定する。一方、読出し動作時には外部磁場なしで自発的に水平方向に戻ることを利用できる。読出し動作時において、制御層を、フリー層と異なる磁性対面方向に磁化させることで、制御層のスピン電子による誤書き込みの発生を著しく抑制することができる。初期設定として制御層を水平方向に磁化させるには、当該水平な方向の外部磁場Ｈ８を印加することで可能である。制御層にＮｉＦｅ膜等の磁化膜を用い、制御層を厚くすることで、書込み動作時に垂直方向へ変化させる磁場を小さくできる。垂直方向の磁場を印加するには制御層に隣接して水平方向に延在する配線を配置し、ここに電流を流せばよい。【００６３】
さらに、（ｆ）に示される例では、フリー層に垂直磁化膜を用い、読出し動作時の制御層の磁化方向を磁性体面に対し逆向きの垂直方向にすることも可能である。この場合、書込み動作時には外部磁場Ｈ９により、制御層の磁化方向は、磁性体面に対し垂直な方向に設定する。一方、読出し動作時には外部磁場なしで自発的に垂直方向に戻ることを利用できる。初期設定として制御層を垂直方向に磁化させるには、ＮｉＦｅ膜等を厚くして当該垂直な方向の外部磁場Ｈ１０を印加することで可能である。垂直方向の磁場を印加するには制御層に隣接して水平方向に延在する配線を配置し、ここに電流を流せばよい。【００６４】
次に、本発明の磁気抵抗記憶装置の第２の実施例に関し、その具体例を説明する。
図４は、本発明の磁気抵抗記憶装置の第２の実施例に関する具体例の構成を示す概略ブロック図である。図８は、本実施例の磁気抵抗記憶素子に関する具体例の構成を示す主要部断面図である。図９は、本実施例の磁気抵抗記憶素子の実施例の構成を示すメモリアレイ主要部平面図である。図８は、図９のＢＢ’断面図である。【００６５】
図４に示される回路構成については、第１の実施例の具体例と同じであるのでその説明を省略する。【００６６】
次に、図８及び図９を参照して磁気抵抗記憶素子の構成について説明する。磁気抵抗記憶素子５２ａは、第２の電極８及び導電体１０としてのＴａ膜８４、第３のトンネル絶縁体９としてのＭｇＯ膜９７、第３の磁性体５（制御層）としてのＮｉＦｅ９６、第２のトンネル絶縁体４としてのＭｇＯ膜７７、第２の磁性体３（フリー層）としてのＮｉＦｅ膜７８、第１のトンネル絶縁体２（トンネルバリア層）としてのＭｇＯ膜７９、第１の磁性体１（ピン層）としてのＣｏＦｅ膜８０（第１ピン層磁性体）、Ｒｕ膜８１（反強磁性結合導電層）及びＣｏＦｅ膜８２（第２ピン層磁性体）、第１の電極７としてのＰｔＭｎ膜８３、ＮｉＦｅ膜９５及びＴａ膜７３を備える。【００６７】
第１の電極７のＴａ膜７３は、素子が形成された半導体基板（図示されず）上の選択トランジスタ５５に、Ｗビア７２を介して接続されている。第２の電極８（及び導電体１０）としてのＴａ膜８４は、ビット線５１としてのＡｌＣｕ配線９０に接続されている。第３の磁性体５（制御層）としてのＮｉＦｅ９６は、ワード線５０としてのＡｌＣｕ配線７０が発生する電流磁場が影響を及ぼせる範囲に配置されている。それにより、ＡｌＣｕ配線７０の電流磁場が、ＮｉＦｅ７６の磁化方向を変更することができる。【００６８】
図９に示すように、第２の磁性体３（フリー層）としてのＮｉＦｅ７８の平面形状（ＸＹ平面）は、長軸がＡｌＣｕ配線９０（ビット線５１）に平行な楕円形である。一方、第３の磁性体５（制御層）としてのＮｉＦｅ９６は非常に薄いため、粒状の磁性体が散在する状態である。ただし、その粒状の磁性体が散在する範囲は、平面（ＸＹ平面）内において長軸がＡｌＣｕ配線９０（ビット線５１）に平行な楕円形である。すなわち、フリー層と同じである。なお、ＮｉＦｅ膜７８（フリー層）は、ＭｇＯ膜７９（トンネル層）及びピン層（ＣｏＦｅ膜８０、ＣｏＦｅ膜８２）よりも小さい、平面形状である。【００６９】
次に、図８を参照して、磁気抵抗記憶素子の製造方法について説明する。選択トランジスタ５５のような素子や配線が設けられた半導体基板（図示されず）上に、層間絶縁膜としてのＳｉＯ２膜７１を３００ｎｍの膜厚で形成する。そのＳｉＯ２膜７１の所定の位置には、Ｗビア７２及びＡｌＣｕ配線７０を形成する。その後、ＡｌＣｕ配線７０上のＳｉＯ２膜７１上に、膜厚１０ｎｍのＴａ膜７３、膜厚１ｎｍのシードＮｉＦｅ膜９５、膜厚２０ｎｍの反強磁性体ＰｔＭｎ膜８３、膜厚２ｎｍのＣｏＦｅ膜８２（第２ピン層磁性体）、膜厚０．８ｎｍのＲｕ膜８１（ピン層同士を反強磁性結合させる導電体層）、膜厚２ｎｍのＣｏＦｅ膜８０（第１ピン層磁性体）、膜厚１ｎｍのＭｇＯ膜７９（トンネル層）、膜厚２ｎｍのＮｉＦｅ膜７８（フリー層）、膜厚０．７ｎｍのＭｇＯ膜７７（制御トンネル層）、膜厚０．５ｎｍＮｉＦｅ９６（制御層）、膜厚０．５ｎｍのＭｇＯ膜９７（制御トンネル層）、膜厚５０ｎｍのＴａ膜８４（導電体）を、それぞれスパッタリング法により成膜する。その後、１Ｔ（テスラ）程度の磁場中で、２７５℃・２時間のアニールを行い、ピン層（ＣｏＦｅ膜８０、ＣｏＦｅ膜８２）の磁化方向を設定する。【００７０】
次に、フォトリソグラフィ技術によりパターニングしたレジストをマスクとして、Ｔａ膜８４をＲＩＥによりフリー層形状に加工し、レジストをアッシングと有機洗浄により除去する。その後、側壁ショート防止のための膜厚２０ｎｍのＳｉＮ膜８６を全面に成膜する。その後、Ｔａ膜８４をマスクとしてミリング法とＲＩＥによりＭｇＯ膜９７からＮｉＦｅ膜７８をフリー層形状に加工する。その後、酸化防止のための膜厚２０ｎｍのＳｉＮ膜８７を全面に成膜する。本実施例のフリー層（ＮｉＦｅ膜７８）及び制御層（ＮｉＦｅ９６）の形状は図９に示すように、長軸が０．２μｍ、短軸が０．１μｍの楕円形である。続いて、フォトリソグラフィ技術とミリング技術によりＭｇＯ膜７９からＴａ膜７３を引き出し線形状に加工する。その後、全体に層間絶縁膜として膜厚４００ｎｍのＳｉＯ２膜８８をＣＶＤ法により成膜する。磁気抵抗記憶素子５２ａ上の層間絶縁膜ＳｉＯ２膜８８とカバー膜ＳｉＮ膜８７をＣＭＰにより除去してＴａ膜８４を露出させる。そして、ビット線５１としてのＡｌＣｕ膜を成膜、加工し、ＡｌＣｕ配線９０とする。これにより磁気抵抗記憶素子が製造できる。【００７１】
次に、磁気抵抗記憶装置４０のメモリセル４８へのデータ書込み動作について説明する。まず、制御回路５７及び制御終端回路５８は、データを書き込むワードアドレスのワード線５０（ＡｌＣｕ配線７０）に電流を流す。電流の向きは、図８の制御層（ＮｉＦｅ９６）の磁化方向が右向き（＋Ｙ方向）になる磁場が発生する向き（−Ｘ方向）とする。制御層は非常に薄いため、粒状の磁性体が散在する状態である。このため、個々の粒はスーパーパラと呼ばれる状態となり、その磁化方向は印加磁場の方向に容易に変化する。また、磁性体の粒同士が離れているため、結合が弱く、全体としては楕円形になっている（又は楕円形の範囲に分布している）が、形状異方性が小さい。このため、ワード線５０による電流磁場が小さくても、磁化方向を設定できる。【００７２】
さらに、ワード制御回路５６は、ワード制御回路５３の電位を制御し、書込みを行うワードアドレスのすべての選択トランジスタ５５をオン状態にし、他の選択トランジスタ５５をオフ状態にする。さらに、ビット制御回路５９とビット終端回路６０は、データを書き込むビットアドレスのビット線５１（ＡｌＣｕ配線９０）とビット終端線５４との間に電位差を与え、磁気抵抗記憶素子５２のフリー層（ＮｉＦｅ膜７８）とピン層（ＣｏＦｅ膜８０）との間に書込み電流として例えば５００μＡを流す。このとき、制御層（ＮｉＦｅ９６）を介さずに、Ｔａ膜８４からフリー層へ直接流れる電流成分もあるが、ほとんどが制御層の粒を経由する。これは、トンネル膜（ＭｇＯ膜７７）と制御トンネル膜（ＭｇＯ膜９７）とが重なっているため、低抵抗な電流経路は必ず制御層を含むからである。【００７３】
ピン層（ＣｏＦｅ膜８０）から電子を流し込むことにより、フリー層（ＮｉＦｅ膜７８）には直下のピン層から左向き（−Ｙ方向）のスピン電子が注入され、さらに制御層（ＮｉＦｅ９６）からは左向き（−Ｙ方向）のスピン電子が反射され蓄積される。これによりフリー層の磁化方向を左向き（−Ｙ方向）にすることができる。一方、逆方向に電流を流すと、フリー層には制御層からは右向き（＋Ｙ方向）のスピン電子が注入され、ピン層からは右向き（＋Ｙ方向）のスピン電子が反射され蓄積される。これによりフリー層の磁化方向を右向き（＋Ｙ方向）にすることができる。書込み後、ビット線５１の電流を停止し、ワード線５０の電流も停止する。このように磁気抵抗記憶素子５２ａに流す電流方向により、所望のデータの書込みができる。【００７４】
次に、磁気抵抗記憶装置４０のメモリセル４８からのデータ読出し動作について説明する。まず、制御回路５７及び制御終端回路５８は、データを読み出すワードアドレスのワード線５０（ＡｌＣｕ配線７０）に電流を流す。電流の向きは、図８の制御層（ＮｉＦｅ９６）の磁化方向が左向き（−Ｙ方向）になる磁場が発生する向き（＋Ｘ方向）とする。さらに、ワード制御回路５６は、読出しを行うワードアドレスの選択トランジスタ５５をワード制御線５３によりオン状態にする。次に、ビット終端回路６０は、ビット終端線５４を０Ｖにする。ビット線制御回路５９は、ビット線５１（ＡｌＣｕ配線９０）に読出し電流２０μＡを印加する。磁気抵抗記憶素子５２ａは、記憶しているデータにより１０ｋΩ及び２０ｋΩのいずれかの抵抗値となっている。したがって、選択トランジスタのオン抵抗を１ｋΩとすると、ビット制御回路５９の出力電位は、データに応じて０．２１Ｖ及び０．４１Ｖのいずれかを示す。ビット制御回路５９は、その出力電位をセンスアンプ６１に出力する。センスアンプ６１は、その出力電位と０．３Ｖに設定された参照電位Ｖｒｅｆとを比較することでデータを判別することができる。【００７５】
読出し動作に於いても書込み動作と同様にピン層とフリー層との間でスピン電子のやりとりが行われる。ただし、読出し動作は書込み動作と異なり、制御層とフリー層の間ではフリー層の磁化方向の変化を妨げる向きのスピン電子のやりとりである。このため、読出し条件下では誤書込みが起こり難くなる。このように、本実施例の素子構成、回路構成と書込み・読出し方法を用いることで、読出し時の誤書込みと通常の書込みとのマージンを大きくすることができる。【００７６】
本実施例では、制御層として、多結晶磁性体の粒界に酸素等の不純物を析出させることで粒間の結合を弱めた構造の膜を用いても良い。また、フリー層、ピン層、制御層とも成膜面に対しほぼ垂直に磁化する場合も、前述した実施例と同様の構成が可能である。膜として垂直磁化膜材料を用いても良いが、制御層の磁化方向を容易に制御するため、直径０．１μｍで高さが０．１３μｍの円柱状のＮｉＦｅを用い、形状異方性で上下方向に磁化させることも可能である。【００７７】
以上説明したように、本発明によれば、書込み動作時と読出し動作時のフリー層へのスピン電子注入状態を変えることで、読出し動作時の誤書込み発生を抑制することが可能となる。このため微細化を図ることができる。【００７８】
この出願は、２００７年１０月２日に出願された特許出願番号２００７−２５８４７９号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。【００７９】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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