(57)【要約】アナログ・デジタル変換器は、基準電圧源により給電される一組の等間隔の基準電圧を供給する抵抗ストリングと、アナログ入力信号を基準電圧と比較するための一組の比較器とを具える。一組のスイッチは、コンポーネント間のミスマッチの影響を軽減するアルゴリズムを実行するために配置および制御される。このスイッチは、基準電圧源と前記抵抗ストリングとの間に配置されるので、比較器に対する基準入力のスイッチングが回避される。抵抗ストリングは好ましくは環状である。変換器は差動信号を処理できる。
2009524949.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を、前記入力信号を表すデジタル出力コードに変換するフラッシュ型アナログ・デジタル変換器であって、
略等しい値の抵抗からなり、基準電圧源により給電されて複数の等間隔の基準電圧を供給する抵抗ストリングと、
前記アナログ入力信号を前記複数の基準電圧と比較するための一組の比較器と、
前記一組の比較器の結果を受信して、それからデジタル出力コードを出力するエンコーダと、
ミスマッチ軽減アルゴリズムを実行するように構成および制御されるスイッチ手段と、
を具えたアナログ・デジタル変換器において、
前記スイッチ手段は、前記基準電圧源と前記抵抗ストリングとの間に配置され、前記基準電圧源を、異なるクロックサイクルにおいて、前記抵抗ストリングの異なる部分の両端間に切り替えるように構成され、前記部分の各々は、固定数の抵抗を具える、
ことを特徴とするアナログ・デジタル変換器。
【請求項２】
略等しい抵抗値の抵抗からなる前記抵抗ストリングは、環状の抵抗ストリングであることを特徴とする請求項１に記載のフラッシュ型アナログ・デジタル変換器。
【請求項３】
任意のクロックサイクルにおいて、前記基準電圧源は前記環状の抵抗ストリングの対角方向に対向する２つのタップ間に切り替えられることを特徴とする請求項２に記載のフラッシュ型アナログ・デジタル変換器。
【請求項４】
前記アナログ入力信号は差動信号であり、
前記差動信号の一方は、前記基準電圧源の接続の一方の側の前記環状の抵抗ストリングの半分のタップにより供給される前記基準電圧と比較され、
前記差動信号の他方は、前記基準電圧源の接続の他方の側の前記環状の抵抗ストリングの半分のタップにより供給される前記基準電圧と比較される、
ことを特徴とする請求項３に記載のフラッシュ型アナログ・デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号を、入力信号を表すデジタル出力コードに変換するフラッシュ型アナログ・デジタル変換器に関するものであり、前記アナログ・デジタル変換器は、略等しい値の抵抗からなり、基準電圧源により給電されて複数の等間隔の基準電圧を供給する抵抗ストリングと、アナログ入力信号を前記複数の基準電圧と比較するための一組の比較器と、一組の比較器の結果を受信して、それからデジタル出力コードを出力するエンコーダと、ミスマッチ軽減アルゴリズムを実行するように構成および制御されるスイッチ手段と、を具える。
【背景技術】
【０００２】
このようなフラッシュ型アナログ・デジタル変換器は、例えば米国特許６２８１８２８号から知られている。フラッシュ型アナログ・デジタル変換器の各比較器は、アナログ入力信号が比較器に印加される基準電圧より高いか低いかを判定するためにある。アナログ入力信号より高い基準電圧を有する全比較器は例えば「０」を生成し、アナログ入力信号より低い基準電圧を有する全比較器は「１」を生成する。従って、完全な一組の比較器は、入力信号のデジタル表現をサーモメータコードの形で提供する。このサーモメータコードは、その後、エンコーダにおいて、例えばＰＣＭコードに変換されうる。全比較器がデジタル出力コードのサンプルを生成するために１つのクロックエッジで同時に動作できるので、アナログ・デジタル変換器は非常に高速に動作する。
【０００３】
このようなアナログ・デジタル変換器の精度は、比較器のＭＯＳトランジスタのミスマッチによって、大いに損なわれる。なぜなら、これらのミスマッチによって、比較器の入力端にランダムなオフセット電圧が生じるためである。今日の信号処理においては、１ｍＶ未満の精度が要求されているが、１つの比較器のオフセット電圧と、それと等しく設計された隣の比較器のオフセット電圧との差分は容易に５〜１０ミリボルトのオーダーになりうる。特定の入力レベルが１つの比較器により判定されるので、この比較器のオフセットは常にその特定の入力レベルにおける判定の精度を低下させる。これは、変換信号の許容できない程大きい非線形歪を引き起こす。
【０００４】
従って、上述した米国特許は、ある入力レベルが１つの特定の比較器により判定されず、その代わり、１クロックサイクル中に、ある入力レベルを判定するために用いられた１つの特定の比較器が、次のクロックサイクル中に、他の入力レベルを判定するために使用されるように、比較器が交換される構成を開示する。より詳細には、各比較器は、（疑似）ランダムミスマッチ軽減アルゴリズムに従って、多くのまたは全ての入力レベルを判定するのに選択される。その結果、ミスマッチ軽減なしのフラッシュ型アナログ・デジタル変換器において生じる非直線歪が周波数範囲内において高周波ノイズに変換され、変換信号に歪がより小さくなる。
【０００５】
上述した米国特許（図８）において、ミスマッチ軽減アルゴリズムは、各比較器の基準入力端を抵抗ストリングの各タップに接続可能にするスイッチング回路により実行される。しかし、このようなの従来技術のアナログ・デジタル変換器の重要な課題は、抵抗ストリングのタップと比較器の基準入力端との間の多数のスイッチング・トランジスタが、これらの比較器の入力端と、スイッチが導通するときこれらのスイッチング・トランジスタのゲートが接続される供給電圧レベルとの間に大きいキャパシタンス（１０〜２０ｐＦの総スイッチ・キャパシタンス）を示すということである。これらのキャパシタンスは、アナログ・デジタル変換器の速度を著しく低下させる。他の課題は、電源電圧上に常に存在する変動がこれらのキャパシタンスを通して比較器の入力端に結合され、変換動作の精度を損なうということである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上述した従来技術のアナログ・デジタル変換器の不利な点を解消することを目的とする。
【課題を解決するための手段】
【０００７】
それゆえ、本発明のアナログ・デジタル変換器は、ミスマッチ軽減アルゴリズムを実行するスイッチング手段が基準電圧源と抵抗ストリングとの間に配置され、基準電圧源を、異なるクロックサイクルにおいて、抵抗ストリングの異なる部分の両端間に切り替えるように構成され、前記ストリングの異なる部分の各々は固定数の抵抗を具える、ことを特徴とする。
【０００８】
このようにすると、アナログ入力信号の各レベルは複数の比較器により判定されるので、比較器オフセットのミスマッチは平均化され、高周波雑音に変換される。しかし、抵抗タップと比較器入力端と間の接続にスイッチがないので、これらのスイッチのゲート・チャネル・キャパシタンスによって生じる障害はもはや存在しない。さらに、各アナログ入力レベルは複数のストリング抵抗により判定されるので、これらの抵抗間のミスマッチもまた平均化される。これらの利点に支払うべき代償は、従来技術のフラッシュ型アナログ・デジタル変換器よりかなり多くの数の抵抗を有する抵抗ストリングを使われなければならないということである。
【０００９】
本発明のフラッシュ型アナログ・デジタル変換器は、略等しい抵抗値の抵抗からなる抵抗ストリングが環状の抵抗ストリングであることをさらに特徴とすることができる。言い換えると、線形ストリングの２つの端同士は接続される。線形ストリングには、基準電圧源の正端子はストリングの下部に接続できず、同様に、基準電圧源の負端子はストリングの上部に接続できないという制限がある。従って、ミスマッチ軽減に必要なコンポーネントの変動範囲は制限される。環状のストリングでは、この制限は存在しない。
【００１０】
環状の抵抗ストリングを有する本発明のフラッシュ型アナログ・デジタル変換器は、任意のクロックサイクルで、基準電圧源が環状の抵抗ストリングの対角線上のタップ間に切り替えられる点を更に特徴とすることができる。この実施形態は、ストリングに含まれる抵抗の数とストリングの電力消費との間の最適トレードオフを与える。さらに、この実施形態は、アナログ入力信号を抵抗ストリングにより出力される基準電圧と比較するために、環状のストリングの両半分の同時使用を可能にする。この実施形態の特別な有利な用途は、アナログ入力信号が差動信号であり、差動信号の一方は、基準電圧源の接続の一方の側の環状の抵抗ストリングの半分のタップにより供給される基準電圧と比較され、差動信号の他方は、基準電圧源の接続の他方の側の環状の抵抗ストリングの半分のタップにより供給される基準電圧と比較されることを特徴とする。このように、環状の抵抗ストリングの各タップは、各クロックサイクルで、アナログ入力信号のアナログ・デジタル変換のために使用される。
【００１１】
本出願人の米国特許６６２１４４０Ｂ２には、線形あるいは環状の抵抗ストリングを有し、抵抗ストリングの制御可能な部分に、基準電圧源がスイッチを介して接続される装置が開示されている点に注意されたい。この装置では、スイッチはデジタル入力信号により制御され、アナログ信号出力端がストリングに接続されている。この装置の目的は、デジタル入力信号をデジタルからアナログに変換し、変換されたアナログ信号をストリングの出力端から得ることである。この従来技術のデジタル・アナログ変換器には比較器はなく、スイッチ目的はコンポーネントのミスマッチを軽減することではない。
【発明を実施するための最良の形態】
【００１２】
本発明は、添付の図面を参照して更に説明される。
【００１３】
図１のフラッシュ型アナログ・デジタル変換器は、偶数２ｎ個の等しい抵抗値の抵抗Rからなる環状の抵抗ストリングRSを有する。これらの抵抗間の接続は、２ｎ個のタップT1…T2nを形成する。これらのタップの各々は、比較器C1…C2nの基準入力端に接続されている。これらの比較器C1…C2nの各々は、アナログ入力信号Viを受信するように接続された信号入力端を有する。比較器の出力端子は、比較器の出力信号をデジタルＰＣＭコードDに変換するクロック制御されたエンコーダEに接続されている。
【００１４】
抵抗ストリングRSの２ｎ個のタップT1…T2nは、同数の３位置スイッチS1…S2nに接続されている。これらのスイッチの各々は、そのそれぞれのタップを、第１位置で基準電圧源Vrの＋端子に接続し、第２位置で基準電圧源Vrの−端子に接続し、第３位置では無接続になる。クロック制御コントローラCOはスイッチS1…S2nを制御する。デジタル出力信号Dの各サンプルに対して、このコントローラCOは、スイッチのうちの１つを第１位置に、このスイッチに対して環状ストリングの対角線上に位置するスイッチを第２位置に設定する。その他の全スイッチは、第３位置、すなわち無接続に設定される。図１の装置では、スイッチS5が第１位置にあり、対角線上のスイッチSn＋5が第２位置にあり、その他のスイッチS1…S4、S6…Sn＋4およびSn＋6…S2nは第３位置ある。その結果、このサンプルに対して、基準電圧源Vrが環状の抵抗ストリングRSのタップT5とTn＋5との間に接続されるので、ｎ個の抵抗Rからなる環状ストリングの２つの半部は、基準電圧源Vrにより給電される。
【００１５】
アナログ入力電圧Viは、環状ストリングの一方の半部に接続された比較器により比較されることにより、アナログ入力電圧より低い基準電圧を有する比較器は、例えば「１」を生成し、アナログ入力電圧より高い基準電圧を有する比較器は「０」を生成する。従って、比較器C5…Cn＋5の出力は、共にアナログ入力信号のデジタル・サーモメータコードを生成し、その後、このサーモメータコードはエンコーダE内でデジタルＰＣＭ信号Dのサンプルに変換されうる。もう１つの実質的に同一のサーモメータコードが、環状ストリングの他方の半部に接続された比較器の出力端に生成されるが、このもう１つのサーモメータコードは使われないままである点に注意されたい。
【００１６】
この特許出願明細書の導入部において、すでに述べたように、比較器によって生成されるサーモメータコードおよびエンコーダEによって生成されるデジタルコードは、コンポーネントのミスマッチによって、特に比較器のオフセット電圧のミスマッチによって破損されうる。このミスマッチ破損を軽減するために、基準電圧源Vrは、次のサンプルの生成のために、環状ストリングの他の２つの対角線上のタップ（例えばタップT6およびTn＋6）間に接続される。それに対して、コントローラCOは、スイッチS5およびSn＋5を無接続位置に設定し、スイッチS6の位置を基準電圧源Vrの＋端子に接続し、スイッチSn＋6の位置を基準電圧源Vrの−端子に接続する。基準電圧源の変更された位置はリードLを通してエンコーダEに伝達されるので、エンコーダEは比較器C6…Cn＋6のサーモメータコードを符号化する。
【００１７】
次のサンプルの生成のために、基準電圧源Vrを、環状ストリングのタップT7およびTn＋7等に接続できる。全比較器は等しく設計されているので、ストリングの全抵抗は略等しい値であり、基準電圧源Vrは常に同数（ｎ個）の抵抗の両端間に接続されるので、アナログ・デジタル変換器の構成、したがって基本的なアナログ・デジタル変換動作は環状ストリングの基準電圧源のスイッチングの影響を受けない。このスイッチングの影響は、個々のコンポーネント（比較器および抵抗）がアナログ・デジタル変換器の構成内の接続位置を変化するだけであり、その結果、コンポーネントのミスマッチから生ずるエラーが変換信号の非直線歪としてではなく高周波雑音として現れる。スイッチング動作が規則的ではなくランダムに実行されると、ミスマッチはより軽減される。ランダムジェネレータを必要とせずに擬似ランダムにスイッチング動作を実行するための単純かつ簡単なアルゴリズムは、基準電圧源を、前のクロックサイクルにおいてサーモメータコードの急上昇が発生したストリングのタップに切り替えることである。このスイッチ・シーケンスは、低周波数でノイズを選択的に低減し、信号処理の観点から、デジタル・アナログ変換において、「回転データ加重平均」として知られているものと同一である。例えば、Radke, R.E.、Eshraghi, A.、Fiez, T.S.著の「A 14-bit current mode SD DAC Based Upon Rotated Data Weighted Averaging」（IEEE Journal of Solid−State Circuits、第３５巻、２０００年８月８日発行、１０７４〜１０８４頁）を参照されたい。
【００１８】
一般に、デジタル・アナログ変換の選択的なノイズリダクションのために開示されているスイッチングシーケンスは、本発明のアナログ・デジタル変換器に同一の効果をもって適用できる。例えば、デジタル・アナログ変換器のノイズをバンドパス内に除去するスイッチングシーケンスは、以下の論文、Barkin, D.B.、Lin, A.C.Y.、Su, D.K.およびWooley, B.A.著の「A CＭＯＳ Oversampling Bandpass Cascaded D/A Converter with Digital FIR and Current−Mode Semi Digital Filtering」（Journal of Solid−State Circuits、第３９巻、２００４年４月４日発行、５８５〜５９３頁）に示されている。対応するスイッチングシーケンスを、バンドパスからノイズを除去するために、本発明のアナログ・デジタル変換器において用いることができる。
【００１９】
図１の装置において、さまざまな変更を本発明の範囲内で行うことができる。例えば、基準電圧源を、必ずしも環状ストリングの対向するタップに接続する必要はない。アナログ・デジタル変換に用いられる環状のストリングの一部分がｎ個の抵抗を含み、このストリングの使われない他部分がｍ個の抵抗を有するとき、ｍとｎとは異なってもよい。ｍがｎより大きくなるように選択すると、ストリングの電力消費を減らし、ストリングにおける基準電圧源の接続範囲、すなわち可能な位置の数を増やすが、より多くの抵抗が犠牲になる。他方、環状ストリングの抵抗の数を減らす（ｍ＜ｎ）と、電力消費を増やし、基準電圧源の接続範囲を減少させる。従って、実際には、基準電圧源がストリングを各々ｎ個の抵抗を有する２つの半部に２等分にする環状のストリングが最適である。
【００２０】
図１の装置の他の変更は環状のストリングを、例えば、タップT1とT2nと間の抵抗を取り除くことにより切り離し、その結果、ストリングは環状ではなく線形とすることである。この変更により、ストリングの未使用部分の電力消費はゼロにまで減少する。他方、ストリングの未使用部分にある抵抗の数（ｍ）が使用部分の抵抗の数（ｎ）より大幅に少ない￥とき、この変更は基準電圧源の接続範囲（ｎ＋ｍから２ｍ＋１まで）を大幅に減らす。
【００２１】
図１のアナログ・デジタル変換器では、環状のストリングの片側半分だけが入力信号をデジタル・サンプルにアナログ・デジタル変換するために使われ、他の半分は使われないままであるが、ミスマッチ軽減のための接続範囲を形成するために存在しなければならない。図２のアナログ・デジタル変換器では、環状のストリングの使われていない半分は、差動のアナログ入力信号Vi＋、Vi−の他方の部分の変換のために、有利に使われる。このために、各比較器C1…C2nは、比較器の信号入力端をVi＋端子からVi−端子に、またはその逆に切り替えるために、極性スイッチU1…U2nを有する。環状ストリングの基準電圧源Vrの位置を変更することは、比較器の入力端も２つの入力端子の間に切り替えられなければならないことを意味する。図２では、基準電圧源が環状のストリングのタップT5とTn＋5との間に接続された状態が仮に例示されており、極性スイッチU5〜Un＋4は、それらの比較器の信号入力端をVi＋信号入力端子に接続し、極性スイッチU1〜U4、Un＋5〜U2nは、それらの比較器の信号入力端をVi−信号入力端子に接続する。極性スイッチU1…U2nは、コントローラCOからその情報を受信する。
【００２２】
図２の差動のアナログ・デジタル変換器では、環状のストリングを切り離して線形ストリングにすることができないこと、および、ストリングが常に２等分されるように基準電圧源を環状のストリングの対角線位置に常に接続しなければならないことが明らかである。
【００２３】
本願明細書の序文で説明したように、比較器の基準入力端のスイッチは、このようなスイッチの寄生容量がアナログ・デジタル変換器の速度および精度に悪影響を与えるが、その使用は避けられる。比較器の信号入力端のスイッチU1…U2nの同様の影響は、アナログ信号Vi＋、Vi−を供給する低インピーダンス源を用いることにより、避けることができる。
【００２４】
要約すると、本発明は、基準電圧源により給電される一組の等間隔の基準電圧を供給する抵抗ストリングと、アナログ入力信号を基準電圧と比較するための一組の比較器とを具えるフラッシュ型アナログ・デジタル変換器に関する。一組のスイッチが、コンポーネント間のミスマッチの影響を軽減するアルゴリズムを実行するために配置され制御される。これらのスイッチは基準電圧源と抵抗ストリングとの間に配置されるので、比較器に対する基準入力のスイッチングが回避される。抵抗ストリングは好ましくは環状である。変換器は、差動信号を処理できる。
【図面の簡単な説明】
【００２５】
【図１】本発明に従うフラッシュ型アナログ・デジタル変換器の第１実施例である。
【図２Ｉ】本発明に従うフラッシュ型アナログ・デジタル変換器の第２実施例である。
【図２ＩＩ】本発明に従うフラッシュ型アナログ・デジタル変換器の第２実施例である。
【図１】
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【図２Ｉ】
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【図２ＩＩ】
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【国際調査報告】
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