(57)【要約】  画素回路(Aij)は、一端側をＤＴＦＴ（駆動用ＴＦＴ）のゲート端子に接続され、他端側を容量帰還ライン(CSi)に接続されたコンデンサ(Cs)を有し、選択期間中の画素回路(Aij)におけるＤＴＦＴと実質的に同一のＴＦＴ特性を有するＤＤＴＦＴ（ダミー駆動回路）のゲート端子に所定電位を供給したときにＤＤＴＦＴに流れる帰還電流を入力端子に入力され、この帰還電流を電圧に変換し、該電圧に応じた電位を出力端子から出力する電流電圧変換回路(14)と、選択期間中の画素回路(Aij)に対応する容量帰還ライン(CSi)を電流電圧変換回路(14)の出力端子に接続し、非選択期間中の画素回路(Aij)に対応する容量帰還ライン(CSi)を一定電位(Vref)を供給する一定電位供給ラインに接続する切替スイッチ(CSW)とを備える。これにより、電流制御型の表示装置において、回路規模の増大を抑制しつつ画素回路のＤＴＦＴの特性のばらつきに起因する表示品質の低下を抑制できる。
2009075129.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数の走査ラインおよび複数のデータラインと、走査ラインとデータラインとの各交点に対応して配置された画素回路と、画像データに応じたデータ電位を上記データラインに供給するソースドライバと、上記各画素回路をソースドライバから出力されたデータ電位を供給される選択期間と供給されない非選択期間とに切り替えるための走査信号を上記走査ラインに供給する走査ドライバとを備え、上記画素回路は、ゲート端子を上記走査ラインに接続され、ソース端子を上記データラインに接続されたスイッチ用ＴＦＴと、ゲート端子を上記スイッチ用ＴＦＴのドレイン端子に接続され、電源電位に保たれた電流供給ラインにソース端子を接続された駆動用ＴＦＴと、上記駆動用ＴＦＴのドレイン端子に接続された、電流量に応じて発光状態が変化する光学素子とを備えており、上記データ電位に応じて上記駆動用ＴＦＴを介して上記光学素子に流れる電流量を制御することによって画像データに応じた画像を表示する電流制御型の表示装置であって、
上記各画素回路は、一端側を上記駆動用ＴＦＴのゲート端子に接続され、他端側を容量帰還ラインに接続された保持容量を有しており、
選択期間中の画素回路における上記駆動用ＴＦＴのゲート端子に所定電位を供給したときにこの駆動用ＴＦＴに流れる電流である帰還電流を入力端子に入力され、入力された帰還電流を電圧に変換し、変換した電圧に応じた電位を出力端子から出力する電流電圧変換回路と、
選択期間中の上記画素回路に対応する上記容量帰還ラインを上記電流電圧変換回路の出力端子に接続し、非選択期間中の画素回路に対応する上記容量帰還ラインを、一定電位を供給する一定電位供給ラインに接続する切替スイッチとを備えていることを特徴とする表示装置。
【請求項２】
上記走査ラインの延伸方向の端部に備えられる画素回路は表示領域の外部に設けられたダミー画素回路であり、
上記走査ラインに接続された表示領域内の画素回路が選択期間中であるときに、上記ダミー画素回路に備えられた上記駆動用ＴＦＴのゲート端子に所定電位を印加したときにこの駆動用ＴＦＴに流れる電流を上記帰還電流として上記電流電圧変換回路に入力することを特徴とする請求項１に記載の表示装置。
【請求項３】
上記ダミー画素回路は上記光学素子を備えておらず、
上記ダミー画素回路に備えられる駆動用ＴＦＴは、ドレイン端子を上記電流電圧変換回路の入力端子に接続された、当該ダミー画素回路に対応する走査ラインに接続されている表示領域内の画素回路の駆動用ＴＦＴと実質的に同じＴＦＴ特性を有するダミー駆動ＴＦＴであり、
選択期間中の画素回路が接続されている走査ラインに対応する上記ダミー画素回路における上記ダミー駆動ＴＦＴのゲート端子に所定電位を供給したときにこのダミー駆動ＴＦＴに流れる電流を上記帰還電流として上記電流電圧変換回路に入力することを特徴とする請求項２に記載の表示装置。
【請求項４】
上記ダミー画素回路は、
上記ダミー駆動ＴＦＴと、
ゲート端子を上記走査ラインに接続され、所定電位を供給するためのダミーデータラインにソース端子を接続され、ドレイン端子を上記ダミー駆動ＴＦＴのゲート端子に接続されたダミースイッチ用ＴＦＴと、
上記ダミー駆動ＴＦＴと上記電流電圧変換回路の入力端子との間に、上記走査ラインに接続されたスイッチング素子とを備えており、
当該ダミー画素回路に対応する走査ラインに接続された表示領域内の画素回路が選択期間であるときに上記ダミースイッチ用ＴＦＴおよび上記スイッチング素子が導通し、非選択期間であるときに上記ダミースイッチ用ＴＦＴおよび上記スイッチング素子が遮断されることを特徴とする請求項３に記載の表示装置。
【請求項５】
上記ダミー画素回路は、上記ダミー駆動ＴＦＴのゲート端子に接続された第２スイッチング素子をさらに備え、
上記第２スイッチング素子を、当該ダミー画素回路に対応する走査ラインに接続された表示領域内の画素回路が選択期間であるときには上記ダミー駆動ＴＦＴのゲート端子に所定電位を供給する一方、非選択期間であるときには上記ダミー駆動ＴＦＴのゲート端子にこのダミー駆動ＴＦＴを遮断させるための電位を供給することを特徴とする請求項４に記載の表示装置。
【請求項６】
上記各駆動用ＴＦＴはレーザーアニールによる結晶化工程を経て形成されたものであり、上記レーザーアニールはレーザー照射スポットを走査ラインの延伸方向に沿って移動させるスキャン処理を、走査ラインの延伸方向に垂直な方向に位置をずらして順次繰り返すことによって行われており、
上記ダミー画素回路は、走査ライン毎、または、１回の上記スキャン処理におけるレーザー照射スポット内に上記駆動用ＴＦＴが含まれる画素回路が接続されている走査ライン毎に設けられていることを特徴とする請求項２に記載の表示装置。
【請求項７】
上記ダミー駆動ＴＦＴの形状およびサイズは、当該ダミー駆動ＴＦＴを備えたダミー画素回路に対応する走査ラインに接続されている表示領域内の画素回路に備えられている駆動用ＴＦＴの形状およびサイズと略同一であることを特徴とする請求項２に記載の表示装置。
【請求項８】
同一の走査ラインに接続されている画素回路のうちの少なくとも１つの画素回路は、上記駆動用ＴＦＴのドレイン端子と上記光学素子との間に接続され、当該ドレイン端子の接続先を上記光学素子と上記電流電圧回路の入力端子とのいずれかに切り替えるスイッチ手段を備えており、
上記走査ラインに接続された画素回路の選択期間における前半期間に、上記データラインを介して上記駆動用ＴＦＴのゲート端子に所定電位を供給するとともに、上記ドレイン端子の接続先を上記電流電圧回路の入力端子にするように上記スイッチ手段を切り替えて上記駆動用ＴＦＴに流れる電流を上記帰還電流として上記電流電圧変換回路に入力し、
上記選択期間における後半期間に、上記データラインを介して駆動用ＴＦＴのゲート端子に画像データに応じたデータ電位を供給するとともに、上記ドレイン端子の接続先を上記光学素子にするように上記スイッチ手段を切り替えることを特徴とする請求項１に記載の表示装置。
【請求項９】
前記電流電圧変換回路は、
ダイオード接続されたトランジスタからなる電流電圧変換素子と、
上記入力端子に入力された上記帰還電流と同じ量の電流を上記電流電圧変換素子に流すカレントミラー回路とを備え、
上記電流電圧変換素子によって上記帰還電流を電圧に変換し、変換した電圧に応じた電位を上記出力端子から出力することを特徴とする請求項１に記載の表示装置。
【請求項１０】
上記電流電圧変換回路は、上記電流電圧変換素子と上記出力端子との間に接続された、ゲインが１以上のアンプを備えていることを特徴とする請求項９に記載の表示装置。
【請求項１１】
上記電流供給ラインは、共通のデータラインに接続されている各画素回路の駆動用ＴＦＴのソース端子に接続されており、
上記各画素回路の駆動用ＴＦＴのゲート端子に所定電位を供給したときにこの駆動用ＴＦＴに流れる電流量をあらかじめ測定した結果に基づいて、共通の電流供給ラインに接続されている各画素回路についての上記電流量の平均値または総和を算出した結果を上記電流供給ライン毎に記憶する記憶手段と、
上記各電流供給ラインに対応する上記各データラインに供給する画像データに応じたデータ電位を、上記記憶手段に記憶されている上記平均値または上記総和に基づいて、上記走査ラインの延伸方向に並ぶ各画素回路間における駆動用ＴＦＴのＴＦＴ特性のばらつきを補償するように補正する補正手段とを備えていることを特徴とする請求項１に記載の表示装置。
【請求項１２】
請求項２に記載の表示装置の製造方法であって、
上記各駆動用ＴＦＴをレーザーアニールによる結晶化工程を経て形成し、
上記結晶化工程を、レーザー照射スポットを走査ラインの延伸方向に沿って移動させるスキャン処理を、走査ラインの延伸方向に垂直な方向に位置をずらして順次繰り返すことによって行い、
上記ダミー画素回路を、走査ライン毎、または、１回の上記スキャン処理におけるレーザー照射スポット内に上記駆動用ＴＦＴが含まれる画素回路が接続されている走査ライン毎に設けることを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電流量に応じて発光状態が変化する素子を用いた電流制御型の表示装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、軽量、薄型、高速応答のディスプレイの需要が高まるにつれ、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）の研究開発が活性化してきている。【０００３】
有機ＥＬ素子では、輝度と電圧との関係が、駆動時間や周辺温度などよって容易に変動してしまうため、電圧制御型の駆動方法では輝度のばらつきを抑えることが困難である。一方、有機ＥＬ素子では、輝度と電流とは比例関係にあり、周辺温度などの外的要因の影響も少ない。このため、有機ＥＬディスプレイの駆動方式としては主に電流制御型が用いられている。【０００４】
ところで、これらのディスプレイにおいては、画素回路および駆動回路を構成するスイッチング素子としてＴＦＴ（Thin Film Transistor）が用いられている。そして、このようなＴＦＴには、アモルファスシリコン、低温多結晶シリコン、ＣＧ（Continuous Grain）シリコン等が用いられている。【０００５】
しかしながら、ＴＦＴには、一般に、閾値（閾値電圧）や移動度といった特性（駆動能力）にばらつきが生じやすいという問題がある。【０００６】
特に、主として携帯電話などの小型用途として使用される多結晶シリコン（ｐ−Ｓｉ）は、その形成過程においてレーザーアニールを行うため、レーザースキャンの継ぎ目において特性のばらつきが生じやすい。すなわち、パネル化した場合、１回のレーザースキャン（レーザー照射）でアニールされた範囲は比較的均一だが、レーザースキャンの境界面におけるＴＦＴの特性のばらつきが筋状の画像欠陥として観察されやすい。また、１回のレーザースキャン（レーザー照射）でアニールされた範囲内においても、ＴＦＴの特性のばらつきが生じる場合があり、画像の表示むらが生じてしまう場合がある。【０００７】
このような特性のばらつきを補償する方法として、（１）画素回路内にばらつきを補償するための回路を設ける方法、あるいは（２）外部に補償機能を設ける方法などが提案されている。【０００８】
例えば、特許文献１には、上記（１）の方法を採用した有機ＥＬディスプレイの画素回路構成が開示されている。【０００９】
図９は、特許文献1に開示されている画素回路の回路構成を示す説明図である。この図に示す画素回路１００は、駆動用ＴＦＴ１１０、スイッチ用ＴＦＴ１２０，１３０，１４０、コンデンサ１５０，１６０、および有機ＥＬ素子（ＯＬＥＤ）１７０から構成されている。なお、上記ＴＦＴはいずれもＰチャネル型である。【００１０】
駆動用ＴＦＴ１１のソース端子は電源ライン１８４（＋ＶＤＤ）に接続されており、駆動用ＴＦＴ１１のドレイン端子はスイッチ用ＴＦＴ１３０のソース端子に接続されている。また、スイッチ用ＴＦＴ１３０のドレイン端子は有機ＥＬ素子１７０を介してＧＮＤ（共通陰極）に接続されている。また、駆動用ＴＦＴ１１０のゲート端子は、コンデンサ１６０の一端に接続され、コンデンサ１６０の他端はスイッチ用ＴＦＴ１４０のドレイン端子に接続されている。また、スイッチ用ＴＦＴ１４０のソース端子はデータライン１８０に接続されており、スイッチ用ＴＦＴ１４０のゲート端子はセレクトライン１８１に接続されている。また、スイッチ用ＴＦＴ１２０のソース端子は駆動用ＴＦＴ１１０のゲート端子とコンデンサ１６０との間に接続され、スイッチ用ＴＦＴ１２０のドレイン端子は駆動用ＴＦＴ１１０のドレイン端子とスイッチ用ＴＦＴ１３０のソース端子との間に接続され、スイッチ用ＴＦＴ１２０のゲート端子はオートゼロライン１８２に接続されている。また、スイッチ用ＴＦＴ１３０のゲート端子は照明ライン１８３に接続されている。また、コンデンサ１５０の一端は電源ライン１８４に接続され、他端は駆動用ＴＦＴ１１０のゲート端子とコンデンサ１６０との間に接続されている。【００１１】
図１０は、画素回路１００における動作タイミングを示す説明図である。【００１２】
まず、第１期間に、オートゼロライン１８２および照明ライン１８３をＬｏｗ電位にする。これにより、スイッチ用ＴＦＴ１２０および１３０が導通状態となり、駆動用ＴＦＴ１１０のドレイン端子とゲート端子とが同電位になる。この際、駆動用ＴＦＴ１１０も導通状態になり、電源ライン１８４から駆動用ＴＦＴ１１０およびスイッチ用ＴＦＴ１３０を介して有機ＥＬ素子１７０に向けて電流が流れる。このとき、データライン１８０を基準電位Ｖｓｔｄにセットしておき、セレクトライン１８１をＬｏｗ電位にしてコンデンサ１６０のスイッチ用ＴＦＴ１４０側の端子を基準電位Ｖｓｔｄとしておく。【００１３】
次いで、第２期間に、照明ライン１８３をＨｉ電位にすることにより、スイッチ用ＴＦＴ１３０を非導通状態にする。この状態では、駆動用ＴＦＴ１１０のゲート端子には、駆動用ＴＦＴ１１０およびスイッチ用ＴＦＴ１２０を通じて電源ライン１８４からの電流が流れる。そして、駆動用ＴＦＴ１１０のゲート端子の電位は徐々に上昇し、閾値電圧Ｖｔｈ（Ｖｔｈは駆動用ＴＦＴ１１０のゲート・ソース間電圧であって負の値）に対応した値（＋ＶＤＤ＋Ｖｔｈ）となったときに駆動用ＴＦＴ１１０は非導通状態となる。【００１４】
第３期間においては、オートゼロライン１８２をＨｉ電位にすることにより、スイッチ用ＴＦＴ１２０を非導通状態にする。これにより、そのときのスイッチ用ＴＦＴ１２０のゲート端子電位と基準電位との差がコンデンサ１６０に記憶される。すなわち、駆動用ＴＦＴ１１０のゲート端子の電位は、データライン１８０の電位が基準電位Ｖｓｔｄであるときに、閾値状態（ゲート・ソース間の電圧差が閾値電圧Ｖｔｈとなる状態）に対応した値（＋ＶＤＤ＋Ｖｔｈ）となる。【００１５】
第４期間では、データライン１８０の電位が基準電位Ｖｓｔｄからデータ電位Ｖｄａｔａに変更される。この状態では、駆動用ＴＦＴ１１０のゲート端子の電位は、基準電位Ｖｓｔｄとデータ電位Ｖｄａｔａとの電位差だけ変動する。【００１６】
第３期間において、駆動用ＴＦＴ１１０は閾値状態に設定されており、この基準電位Ｖｓｔｄとデータ電位Ｖｄａｔａとの電位差に対応した電流が流れるように設定される。したがって、駆動用ＴＦＴ１１０の閾値電圧Ｖｔｈに関係なく、基準電位Ｖｓｔｄとデータ電位Ｖｄａｔａとの電位差によって電流値を決定することができる。【００１７】
その後、第５期間において、セレクトライン１８１をＨｉ電位にすることにより、スイッチ用ＴＦＴ１４０を非導通状態として、この駆動用ＴＦＴ１１０のゲート端子の電位をコンデンサ１５０の端子間電圧として保持し、画素回路１００の選択期間を終了する。【００１８】
その後、照明ライン１８３をＬｏｗ電位にすることによって、前記第４期間において設定した電流値が駆動用ＴＦＴ１１０を介して有機ＥＬ素子１７０に流れる。【００１９】
これにより、図９に示す画素回路１００では、駆動用ＴＦＴ１１０に流れる電流は閾値電圧Ｖｔｈのばらつきに影響されることなく決定されるため、ＴＦＴの閾値電圧のばらつきに左右されることなく、有機ＥＬ素子１７０へ出力する電流値を設定することができるようになっている。【００２０】
また、特許文献２には、上記（２）の一例として、各駆動素子の電流能力を測定して外部回路に設けたメモリに記憶させ、パネル表示時に各画素に供給するデータ電位を、駆動素子の能力に応じて変化させる技術が開示されている。具体的には、特許文献２には、各画素回路の有機ＥＬ素子に電流を供給する電流供給ライン毎に電流測定素子を設け、１本の走査線に走査電圧を与え、それと同期して各データ線に所定のデータ電位を供給して電流測定素子により有機ＥＬ素子に流れる電流値を測定し、その後、同一の走査線に走査電圧を与え、それと同期して各データ線に電気光学素子を０階調にするデータ信号を供給して電流測定素子により有機ＥＬ素子に流れる電流値を測定する動作を各走査線に対して行い、得られた電流測定値に基づいて各画素のアクティブ素子に与えるデータ電位を補正する技術が開示されている。
【特許文献１】日本国公表特許公報「特表２００２−５１４３２０号公報（平成１４年５月１４日公表）」
【特許文献２】日本国公開特許公報「特開２００２−２７８５１３号公報（平成１４年９月２７日公開）」
【発明の開示】
【００２１】
しかしながら、上記特許文献１の技術では、各画素回路１００に４つのＴＦＴと２つのコンデンサとを備える必要があるので、画素の開口率が低下するという問題、および歩留まりが低下するという問題がある。
【００２２】
また、特許文献２の技術では、外部回路によって電流補正を行うことにより、画素回路の回路構成の増大を最小限に抑えることができるものの、全ての画素回路の電流能力を記憶するメモリを外部回路に設ける必要があるため、表示装置全体としての製造コストが増大するという問題、および外部回路の実装面積が増大するという問題がある。
【００２３】
本発明は、上記問題点を解決するものであり、その目的は、電流制御型の表示装置において、画素回路および外部回路の回路規模の増大を最小限に留めつつ、画素回路に備えられる駆動用ＴＦＴの特性のばらつきに起因する表示品質の低下を抑制することにある。
【００２４】
本発明の表示装置は、上記の課題を解決するために、互いに交差する複数の走査ラインおよび複数のデータラインと、走査ラインとデータラインとの各交点に対応して配置された画素回路と、画像データに応じたデータ電位を上記データラインに供給するソースドライバと、上記各画素回路をソースドライバから出力されたデータ電位を供給される選択期間と供給されない非選択期間とに切り替えるための走査信号を上記走査ラインに供給する走査ドライバとを備え、上記各画素回路は、ゲート端子を上記走査ラインに接続され、ソース端子を上記データラインに接続されたスイッチ用ＴＦＴと、ゲート端子を上記スイッチ用ＴＦＴのドレイン端子に接続され、電源電位に保たれた電流供給ラインにソース端子を接続された駆動用ＴＦＴと、上記駆動用ＴＦＴのドレイン端子に接続された、電流量に応じて発光状態が変化する光学素子とを備えており、上記データ電位に応じて上記駆動用ＴＦＴを介して上記光学素子に流れる電流量を制御することによって画像データに応じた画像を表示する電流制御型の表示装置であって、上記画素回路は、一端側を上記駆動用ＴＦＴのゲート端子に接続され、他端側を容量帰還ラインに接続された保持容量を有しており、選択期間中の画素回路における上記駆動用ＴＦＴのゲート端子に所定電位を供給したときにこの駆動用ＴＦＴに流れる電流である帰還電流を入力端子に入力され、入力された帰還電流を電圧に変換し、変換した電圧に応じた電位を出力端子から出力する電流電圧変換回路と、選択期間中の上記画素回路に対応する上記容量帰還ラインを上記電流電圧変換回路の出力端子に接続し、非選択期間中の画素回路に対応する上記容量帰還ラインを、一定電位を供給する一定電位供給ラインに接続する切替スイッチとを備えていることを特徴としている。
【００２５】
上記の構成によれば、電流電圧変換回路が、選択期間中の画素回路における駆動用ＴＦＴのゲート端子に所定電位を供給したときにこの駆動用ＴＦＴに流れる電流である帰還電流を入力端子に入力され、入力された帰還電流を電圧に変換し、変換した電圧に応じた電位を出力端子から出力する。そして、切替スイッチが、選択期間中の上記画素回路に対応する上記容量帰還ラインを上記電流電圧変換回路の出力端子に接続する。これにより、選択期間中の画素回路における保持容量の一端に当該画素回路に備えられる駆動用ＴＦＴのＴＦＴ特性に応じた電位が供給され、この保持容量の他端にはデータ電位が供給される。また、上記画素回路が非選択期間になると、切替スイッチによって容量帰還ラインは一定電位を供給する一定電位供給ラインに接続される。その結果、容量帰還ラインに接続された保持容量の一端に供給される電位は一定電位分だけシフトする。これにより、選択期間中に、画像データに応じたデータ電位を駆動用ＴＦＴのＴＦＴ特性に応じて補正した電位を駆動用ＴＦＴのゲート端子に供給することができる。したがって、画素回路に備えられる駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する画像欠陥が生じることを防止できる。
【００２６】
また、画素回路内にＴＦＴ特性のばらつきを補償するための回路を設けた従来の構成に比べて画素回路の構成を簡略化することができるので、表示領域の開口率を向上させることができる。また、表示領域の外部に備えられる外部回路として電流電圧変換回路を設けるだけでよいので、外部回路の回路規模の増大を最小限に抑えることができる。
【００２７】
また、上記走査ラインの延伸方向の端部に備えられる画素回路は表示領域の外部に設けられたダミー画素回路であり、上記走査ラインに接続された表示領域内の画素回路が選択期間中であるときに、上記ダミー画素回路に備えられた上記駆動用ＴＦＴのゲート端子に所定電位を印加したときにこの駆動用ＴＦＴに流れる電流を上記帰還電流として上記電流電圧変換回路に入力する構成としてもよい。
【００２８】
上記の構成によれば、走査ラインの延伸方向に垂直な方向に隣接する画素間において画素回路に備えられる駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥が生じることを防止できる。また、表示領域の外部に備えられたダミー画素回路に帰還電流を電流電圧変換回路に出力するための電流出力回路を設ければよく、表示領域内の各画素回路に帰還電流を電流電圧変換回路に出力するための電流出力回路を設ける必要がないので、表示領域の開口率を向上させることができる。
【００２９】
また、上記ダミー画素回路は上記光学素子を備えておらず、上記ダミー画素回路に備えられる駆動用ＴＦＴは、ドレイン端子を上記電流電圧変換回路の入力端子に接続された、当該ダミー画素回路に対応する走査ラインに接続されている表示領域内の画素回路の駆動用ＴＦＴと実質的に同じＴＦＴ特性を有するダミー駆動ＴＦＴであり、選択期間中の画素回路が接続されている走査ラインに対応する上記ダミー画素回路における上記ダミー駆動ＴＦＴのゲート端子に所定電位を供給したときにこのダミー駆動ＴＦＴに流れる電流を上記帰還電流として上記電流電圧変換回路に入力する構成としてもよい。
【００３０】
上記の構成によれば、上記ダミー駆動ＴＦＴは上記駆動用ＴＦＴと実質的に同じＴＦＴ特性を有している。したがって、このダミー駆動ＴＦＴのゲート端子に所定電位を印加したときにこのダミー駆動ＴＦＴに流れる電流を上記帰還電流として電流電圧変換回路に入力することにより、このダミー駆動ＴＦＴが備えられているダミー画素回路に対応する走査ラインに接続された表示領域内の各画素回路に備えられている駆動用ＴＦＴのゲート端子に、画像データに応じたデータ電位を当該駆動用ＴＦＴのＴＦＴ特性に応じて補正した電位を供給することができる。これにより、走査ラインの延伸方向に垂直な方向に隣接する画素間において画素回路に備えられる駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥が生じることを防止できる。また、電流電圧回路を走査ライン毎または複数の走査ライン毎に設ければよく、各画素回路に帰還電流を電流電圧変換回路に出力するための電流出力回路を設ける必要がないので、各画素回路の回路構成を簡略化することができる。
【００３１】
また、上記ダミー画素回路は、上記ダミー駆動ＴＦＴと、ゲート端子を上記走査ラインに接続され、所定電位を供給するためのダミーデータラインにソース端子を接続され、ドレイン端子を上記ダミー駆動ＴＦＴのゲート端子に接続されたダミースイッチ用ＴＦＴと、上記ダミー駆動ＴＦＴと上記電流電圧変換回路の入力端子との間に、上記走査ラインに接続されたスイッチング素子とを備えており、当該ダミー画素回路に対応する走査ラインに接続された表示領域内の画素回路が選択期間であるときに上記ダミースイッチ用ＴＦＴおよび上記スイッチング素子が導通し、非選択期間であるときに上記ダミースイッチ用ＴＦＴおよび上記スイッチング素子が遮断される構成であってもよい。また、上記ダミー画素回路は、上記ダミー駆動ＴＦＴのゲート端子に接続された第２スイッチング素子をさらに備え、上記第２スイッチング素子を、当該ダミー画素回路に対応する走査ラインに接続された表示領域内の画素回路が選択期間であるときには上記ダミー駆動ＴＦＴのゲート端子に所定電位を供給する一方、非選択期間であるときには上記ダミー駆動ＴＦＴのゲート端子にこのダミー駆動ＴＦＴを遮断させるための電位を供給する構成であってもよい。
【００３２】
上記の各構成によれば、上記ダミー画素回路を簡単な構成で実現できるとともに、駆動用ＴＦＴのゲート端子に所定電位を供給したときにこの駆動用ＴＦＴに流れる電流を高精度に検出できる。
【００３３】
また、上記各駆動用ＴＦＴはレーザーアニールによる結晶化工程を経て形成されたものであり、上記レーザーアニールはレーザー照射スポットを走査ラインの延伸方向に沿って移動させるスキャン処理を、走査ラインの延伸方向に垂直な方向に位置をずらして順次繰り返すことによって行われており、上記ダミー画素回路は、走査ライン毎、または、１回の上記スキャン処理におけるレーザー照射スポット内に上記駆動用ＴＦＴが含まれる画素回路が接続されている走査ライン毎に設けられている構成としてもよい。
【００３４】
上記の構成によれば、ダミー駆動ＴＦＴと、このダミー駆動ＴＦＴを備えたダミー画素回路に対応する走査ラインに接続されている各画素回路の駆動用ＴＦＴとは、１回のスキャン処理によって結晶化されたものである。したがって、当該ダミー駆動ＴＦＴのＴＦＴ特性を当該各駆動用ＴＦＴのＴＦＴ特性とを実質的に同じにできる。このため、走査ラインの延伸方向に垂直な方向に隣接する画素間において画素回路に備えられる駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥が生じることをより高精度に防止できる。特に、異なるスキャン処理におけるレーザー照射スポットの境界部において駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥が生じやすいが、上記の構成によればこのようなレーザー照射スポットの境界部における筋状の画像欠陥を防止できる。
【００３５】
また、上記ダミー駆動ＴＦＴの形状およびサイズは、当該ダミー駆動ＴＦＴを備えたダミー画素回路に対応する走査ラインに接続されている表示領域内の画素回路に備えられている駆動用ＴＦＴの形状およびサイズと略同一である構成としてもよい。
【００３６】
上記の構成によれば、ダミー駆動ＴＦＴのＴＦＴ特性を、当該ダミー駆動ＴＦＴを備えたダミー画素回路に対応する走査ラインに接続されている表示領域内の画素回路に備えられている駆動用ＴＦＴのＴＦＴ特性と実質的に同じにできる。このため、走査ラインの延伸方向に垂直な方向に隣接する画素間において画素回路に備えられる駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥が生じることをより高精度に防止できる。特に、異なるスキャン処理におけるレーザー照射スポットの境界部において駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥が生じやすいが、上記の構成によればこのようなレーザー照射スポットの境界部における筋状の画像欠陥を防止できる。
【００３７】
また、同一の走査ラインに接続されている画素回路のうちの少なくとも１つの画素回路は、上記駆動用ＴＦＴのドレイン端子と上記光学素子との間に接続され、当該ドレイン端子の接続先を上記光学素子と上記電流電圧回路の入力端子とのいずれかに切り替えるスイッチ手段を備えており、上記走査ラインに接続された画素回路の選択期間における前半期間に、上記データラインを介して上記駆動用ＴＦＴのゲート端子に所定電位を供給するとともに、上記ドレイン端子の接続先を上記電流電圧回路の入力端子にするように上記スイッチ手段を切り替えて上記駆動用ＴＦＴに流れる電流を上記帰還電流として上記電流電圧変換回路に入力し、上記選択期間における後半期間に、上記データラインを介して駆動用ＴＦＴのゲート端子に画像データに応じたデータ電位を供給するとともに、上記ドレイン端子の接続先を上記光学素子にするように上記スイッチ手段を切り替える構成としてもよい。
【００３８】
上記の構成によれば、走査ラインの延伸方向に垂直な方向に隣接する画素間において画素回路に備えられる駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥が生じることを防止できる。また、従来の一般的な画素回路に上記スイッチ手段を設けるだけでよいので、画素回路の回路構成の増大を最小限に抑えることができる。
【００３９】
また、上記電流電圧変換回路は、ダイオード接続されたトランジスタからなる電流電圧変換素子と、上記入力端子に入力された上記帰還電流と同じ量の電流を上記電流電圧変換素子に流すカレントミラー回路とを備え、上記電流電圧変換素子によって上記帰還電流を電圧に変換し、変換した電圧に応じた電位を上記出力端子から出力する構成であってもよい。
【００４０】
上記の構成によれば、電流電圧変換回路を簡単な構成で実現できるので、外部回路の回路構成の増大を最小限に抑えることができる。
【００４１】
また、上記電流電圧変換回路は、上記電流電圧変換素子と上記出力端子との間に接続された、ゲインが１以上のアンプを備えている構成であってもよい。
【００４２】
上記の構成によれば、電流電圧変換素子の出力電位を増幅して上記容量帰還ラインに供給することができる。これにより、各画素回路に備えられる駆動用ＴＦＴおよびスイッチ用ＴＦＴの寄生容量に起因する駆動用ＴＦＴのゲート端子の電位が減衰することを補償することができる。
【００４３】
また、上記電流供給ラインは、共通のデータラインに接続されている各画素回路の駆動用ＴＦＴのソース端子に接続されており、上記各画素回路の駆動用ＴＦＴのゲート端子に所定電位を供給したときにこの駆動用ＴＦＴに流れる電流量をあらかじめ測定した結果に基づいて、共通の電流供給ラインに接続されている各画素回路についての上記電流量の平均値または総和を算出した結果を上記電流供給ライン毎に記憶する記憶手段と、上記各電流供給ラインに対応する上記各データラインに供給する画像データに応じたデータ電位を、上記記憶手段に記憶されている上記平均値または上記総和に基づいて、上記走査ラインの延伸方向に並ぶ各画素回路間における駆動用ＴＦＴのＴＦＴ特性のばらつきを補償するように補正する補正手段とを備えている構成としてもよい。
【００４４】
上記の構成によれば、走査ラインの延伸方向に垂直な方向に並ぶ画素間における駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥を防止できるという効果に加えて、走査ラインの延伸方向に並ぶ画素間における駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する画像欠陥（画像の表示むら）を防止できる。また、１画素あたりの電流のばらつきは走査ライン毎にＴＦＴ特性のばらつきを補償をした分小さくなる。このため、１画素あたりの電流値を記憶するメモリのビット数を削減できるので、記憶手段に要求される記憶容量を上記特許文献２における上記メモリよりも低減できる。したがって、表示装置の製造コストを低減できる。
【００４５】
本発明の表示装置の製造方法は、上記のダミー画素回路を備えた表示装置の製造方法であって、上記各駆動用ＴＦＴをレーザーアニールによる結晶化工程を経て形成し、上記結晶化工程を、レーザー照射スポットを走査ラインの延伸方向に沿って移動させるスキャン処理を、走査ラインの延伸方向に垂直な方向に位置をずらして順次繰り返すことによって行い、上記ダミー画素回路を、走査ライン毎、または、１回の上記スキャン処理におけるレーザー照射スポット内に上記駆動用ＴＦＴが含まれる画素回路が接続されている走査ライン毎に設けることを特徴としている。
【００４６】
上記の方法によれば、ダミー駆動ＴＦＴと、このダミー駆動ＴＦＴを備えたダミー画素回路に対応する走査ラインに接続されている各画素回路の駆動用ＴＦＴとを、１回のスキャン処理によって結晶化する。したがって、当該ダミー駆動ＴＦＴのＴＦＴ特性を当該各駆動用ＴＦＴのＴＦＴ特性とを実質的に同じにできる。このため、走査ラインの延伸方向に垂直な方向に隣接する画素間において画素回路に備えられる駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥が生じることをより高精度に防止できる。特に、異なるスキャン処理におけるレーザー照射スポットの境界部において駆動用ＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥が生じやすいが、上記の構成によればこのようなレーザー照射スポットの境界部における筋状の画像欠陥を防止できる。
【図面の簡単な説明】
【００４７】
【図１】図２に示す表示装置に備えられる画素回路、電流出力回路、および電流電圧変換回路の構成を示す回路図である。
【図２】本発明の一実施形態にかかる表示装置の概略構成を示す説明図である。
【図３】図１に示した画素回路、電流出力回路、および電流電圧変換回路の動作タイミングを示すタイミングチャートである。
【図４】図１に示した電流電圧変換回路の変形例を示す回路図である。
【図５】本発明の他の実施形態にかかる表示装置の概略構成を示す説明図である。
【図６】図５に示した表示装置に備えられる画素回路および電流電圧変換回路の構成を示す回路図である。
【図７】図６に示した画素回路および電流電圧変換回路の動作タイミングを示すタイミングチャートである。
【図８】本発明のさらに他の実施形態にかかる表示装置の概略構成を示す説明図である。
【図９】従来の表示装置に備えられる画素回路の構成を示す説明図である。
【図１０】図９に示した従来の表示装置に備えられる画素回路１００における動作タイミングを示す説明図である。
【符号の説明】
【００４８】
１，１ｂ，１ｃ  表示装置
ＤＳＷ１，ＤＳＷ２，ＤＳＷ３  スイッチ用ＴＦＴ
１１  ソースドライバ回路
１２  コントロール回路
１３  ゲートドライバ回路
１４  電流電圧変換回路
２１  シフトレジスタ
２２  レジスタ
２３  ラッチ
２４  Ｄ／Ａコンバータ
３１  電流ラッチ回路
４１  電源
４２  メモリ素子
４３  演算素子
Ａｉｊ  画素回路
Ｂｉ  電流出力回路
ＣＭ  カレントミラー回路
Ｃｓ  コンデンサ
ＣＳＷ  切替スイッチ
ＣＳｉ  容量帰還ライン
Ｃｇｓ  寄生容量
ＤｒＤＴＦＴ  電流電圧変換素子
ＥＬ  有機ＥＬ素子
Ｅｉ  切替信号ライン、切替信号
ＦＢｉ  電流帰還ライン
Ｇｉ  走査ライン
Ｍｊ  電流測定素子
ＯＡ  アンプ
Ｓｊ  データライン
ＶＰｊ  電流供給ライン
Ｖｄａｔａ  データ電位
【発明を実施するための最良の形態】
【００４９】
〔実施形態１〕
本発明の一実施形態について説明する。なお、本実施形態では、有機ＥＬ素子を用いた表示装置に本発明を適用する場合について説明する。ただし、本発明の適用対象はこれに限るものではなく、電流制御型の表示装置、すなわち電流量に応じて発光状態が変化する素子を用いた表示装置であれば適用できる。例えば、ＦＥＤ（Field Emission Display）に適用してもよい。【００５０】
（１−１．表示装置１の全体構成）
図２は、本実施形態にかかる表示装置１の構成を示す説明図である。この図に示すように、表示装置１は、複数の画素回路Ａｉｊ（ｉは１〜ｎの整数、ｊは１〜ｍの整数）と電流出力回路（ダミー画素回路）Ｂｉ（ｉは１〜ｎの整数）と、ソースドライバ回路１１と、ゲートドライバ回路１３と、コントロール回路１２と、電流電圧変換回路１４とを備えている。【００５１】
画素回路Ａｉｊは、複数の互いに平行に配されたデータラインＳｊと、これらに直交する複数の互いに平行に配された走査ラインＧｉとの各交差点に対応してマトリクス状に配置されている。電流出力回路Ｂｉは、走査ラインＧｉ毎に設けられており、画素回路Ａｉｊからなる表示領域の外部に配置されており、走査ラインＧｉに接続された各画素回路Ａｉ１〜Ａｉｍに備えられる駆動用ＴＦＴの特性に応じた電流を電流電圧変換回路１４に帰還させるものである。電流電圧変換回路１４は、電流出力回路Ｂｉから帰還した電流を電圧に変換する回路である。なお、画素回路Ａｉｊ、電流出力回路Ｂｉ、および電流電圧変換回路１４の詳細については後述する。【００５２】
データラインＳｊは、ソースドライバ回路１１から画素回路Ａｉｊに表示する画像データに応じたデータ信号を供給するための信号線である。また、走査ラインＧｉは、ゲートドライバ回路１３から画素回路Ａｉｊに走査信号を供給するための信号線である。【００５３】
ソースドライバ回路１１は、ｍビットのシフトレジスタ２１と、レジスタ２２と、ラッチ２３と、ｍ個のＤ／Ａコンバータ２４とを備えている。【００５４】
シフトレジスタ２１は、縦続接続されたｍ個のレジスタ（図示せず）を有している。このシフトレジスタ２１では、コントロール回路１２から先頭のレジスタに入力されるスタートパルスＳＰが、コントロール回路１２から入力されるクロックＣＬＫに同期して各段のレジスタを順次転送され、各段のレジスタへのスタートパルスＳＰの入力タイミングに応じて各段のレジスタからタイミングパルスＤＬＰがレジスタ２２へ出力される。【００５５】
レジスタ２２には、タイミングパルスＤＬＰが入力されるタイミングでコントロール回路１２から表示データＤＡが入力される。レジスタ２２に表示データＤＡが一列分記憶されると、コントロール回路１２からラッチ２３に入力されるラッチパルスＬＰに同期して上記一列分の表示データＤＡがラッチ２３に入力される。ラッチ２３に保持された表示データＤＡのそれぞれは対応するＤ／Ａコンバータ２４へ出力される。【００５６】
Ｄ／Ａコンバータ２４は、各データラインＳｊに対し１つずつ設けられており、ラッチ２３から入力される表示データＤＡをアナログの信号電圧に変換して対応するデータラインＳｊに出力する。【００５７】
ゲートドライバ回路１３は、シフトレジスタ回路と、論理演算回路と、バッファとを含んでいる（いずれも図示せず）。【００５８】
シフトレジスタ回路はｎ個の継続接続されたレジスタからなり、コントロール回路１２からゲートドライバ回路１３の先頭のレジスタに入力されたスタートパルスＹＩが、コントロール回路１２から入力されるクロックＹＣＫに同期して各段のレジスタ回路を順次転送され、各段のレジスタから論理演算回路に順次出力される。【００５９】
論理演算回路は、各段のレジスタに対応してそれぞれ設けられており、各段のレジスタ入力されたパルスとコントロール回路１２から入力されたタイミング信号ＯＥとに基づいて論理演算を行い、論理演算の結果に応じた電圧を各段の論理演算回路に対応して設けられたバッファを介して各段に対応する走査ラインＧｉに出力する。【００６０】
各走査ラインＧｉにはｍ個の画素回路Ａｉ１〜Ａｉｍと電流出力回路Ｂｉとが接続されており、画素回路Ａｉ１〜Ａｉｍはこれらのグループ単位で走査ラインＧｉによって走査される。これにより、各走査ラインＧｉに対して、ソースドライバ回路１１から各データラインを介して供給されるデータ電位を当該各走査ラインＧｉに接続された各画素回路Ａｉ１〜Ａｉｍに書き込むタイミングに応じた信号電圧が印加される。【００６１】
このように、ソースドライバ回路１１は、ある走査ライン１行分の画素回路へデータを一度に送信する線順次走査型の回路である。ただし、ソースドライバ回路１１の構成はこれに限るものではなく、画素１つ１つに順次データを送信する点順次走査型の回路であっても構わない。点順次走査型の回路の場合、ある走査ラインの選択中は、データラインＳｊの電圧はデータラインの容量により保持される。なお、ここでは点順次走査型の回路についての詳細な説明は省略する。【００６２】
コントロール回路１２は、ソースドライバ回路１１に、上記のスタートパルスＳＰ、クロックＣＬＫ、表示データＤＡ、ラッチパルスＬＰを出力するとともに、ゲートドライバ回路１３に上記のタイミング信号ＯＥ、スタートパルスＹＩ、クロックＹＣＫを出力する。【００６３】
（１−２．画素回路、電流出力回路、および電流電圧変換回路の構成）
次に、表示装置１に備えられる画素回路Ａｉｊ、電流出力回路Ｂｉ、および電流電圧変換回路１４の構成について説明する。図１は、画素回路Ａｉｊ、電流出力回路Ｂｉ、および電流電圧変換回路１４の構成を示す回路図である。なお、図１は、画素回路Ａｉｊ、電流出力回路Ｂｉ、および電流電圧変換回路１４のうち、１本の走査ラインＧｉに対応する部分のみを示している。【００６４】
図１に示すように、画素回路Ａｉｊは、駆動用ＴＦＴであるＤＴＦＴ、スイッチ用ＴＦＴであるＳＷ、コンデンサ（保持容量）Ｃｓ、および有機ＥＬ素子ＥＬを備えている。なお、図１では、走査ラインＧｉに対応する画素回路Ａｉ１〜Ａｉｍのうち、電流出力回路Ｂｉと隣接する画素回路Ａｉｍ（走査ドライバ回路１３から最も離れた画素回路Ａｉｍ）のみを示しているが、他の画素回路Ａｉ１〜Ａｉｍ−１についても同様の構成である。また、有機ＥＬ素子ＥＬとしては、従来から公知の種々の有機ＥＬ素子を用いることができる。【００６５】
電流出力回路Ｂｉは、ダミー駆動ＴＦＴであるＤＤＴＦＴ、スイッチ用ＴＦＴであるＤＳＷ１，ＤＳＷ２，ＤＳＷ３、および切替スイッチＣＳＷを備えている。なお、本実施形態では切替スイッチＣＳＷを電流出力回路Ｂｉに設けているが、これに限らず、電流電圧変換回路１４に設けてもよく、電流出力回路Ｂｉと電流電圧変換回路１４との間に独立して設けてもよい。【００６６】
また、各画素回路Ａｉｊおよび各電流出力回路Ｂｉは、共通のガラス基板上に形成されており、各画素回路Ａｉｊが備えられる領域が表示領域となり、各電流出力回路Ｂｉは表示領域の外部に備えられている。また、共通の走査ライン上に備えられる画素回路と電流出力回路とについて、当該画素回路に備えられるＤＴＦＴと、当該電流出力回路に備えられるＤＤＴＦＴとは、その製造工程において、レーザーアニールによる結晶化工程を同一のレーザースキャン（１回のレーザー照射）によって行われたものである。具体的には、レーザーアニールによる結晶化工程におけるレーザースキャンの主走査方向（各回のレーザースキャンにおけるレーザースポットの移動方向；長尺方法）が走査ラインＧｉの延伸方向と平行になっており、共通の走査ライン上に備えられる画素回路のＤＴＦＴと電流出力回路のＤＤＴＦＴとは、同一のレーザースキャンによって結晶化されたものである。また、これら各ＤＴＦＴとＤＤＴＦＴとは形状（アスペクト比）およびサイズが同一になるように形成されている。このため、走査ラインＧｉ上の画素回路Ａｉ１〜Ａｉｍに備えられるＤＴＦＴと、この走査ラインＧｉ上の電流出力回路Ｂｉに備えられるＤＤＴＦＴとは、閾値（閾値電圧）や移動度といった特性（駆動能力）が実質的に同一である。【００６７】
電流電圧変換回路１４は、カレントミラー回路ＣＭ、およびダイオード接続された電流電圧変換素子であるＤｒＤＴＦＴを備えている。なお、電流電圧変換回路１４は、画素回路Ａｉｊ毎に備えられる必要はなく、全画素回路Ａｉｊに対して少なくとも１つ備えていればよい。【００６８】
なお、本実施形態では、画素回路Ａｉｊ、電流出力回路Ｂｉ、および電流電圧変換回路１４に備えられる各ＴＦＴ（スイッチング素子）として、低温ポリシリコンＴＦＴ、ＣＧ（Continuous Grain）シリコンＴＦＴ、あるいはアモルファスシリコンＴＦＴを用いる。これらのＴＦＴの構成および作成プロセスは公知であるため、本実施形態ではその説明を省略する。なお、各ＴＦＴの構成はこれに限らず、他のＴＦＴを用いてもよい。【００６９】
また、本実施形態では、画素回路Ａｉｊに備えられるＳＷ（スイッチ用ＴＦＴ）、電流出力回路Ｂｉに備えられるＤＳＷ１，ＤＳＷ２（スイッチ用ＴＦＴ）、および電流電圧変換回路１４に備えられるカレントミラー回路ＣＭに備えられるＴＦＴａ，ＴＦＴｂとしてＮチャネル型のＴＦＴを用いた。また、画素回路Ａｉｊに備えられるＤＴＦＴ（駆動用ＴＦＴ）、電流出力回路Ｂｉに備えられるＤＤＴＦＴ（ダミー駆動ＴＦＴ）およびＤＳＷ３（スイッチ用ＴＦＴ）、および電流電圧変換回路１４に備えられるＤｒＤＴＦＴ（電流電圧変換素子）としてＰチャネル型のＴＦＴを用いた。ただし、各ＴＦＴの構成はこれに限らず、本実施形態における各回路と同様の動作を実現できる構成であればよい。【００７０】
電流電圧変換回路１４に備えられるＤｒＤＴＦＴのソース端子は電源電位Ｖｐを供給するラインに接続されている。また、このＤｒＤＴＦＴのドレイン端子は、カレントミラー回路ＣＭを構成するＴＦＴｂのソース端子と、ＤｒＤＴＦＴ自身のゲート端子と、電流出力回路Ｂｉに備えられる切替スイッチＣＳＷの端子ｃとに接続されている。【００７１】
カレントミラー回路ＣＭは、ＴＦＴａおよびＴＦＴｂの２つのＴＦＴによって構成されている。ＴＦＴｂのソース端子は上記したようにＤｒＤＴＦＴのドレイン端子に接続されており、ＴＦＴｂのドレイン端子はＧＮＤ（共通陰極）に接続されている。また、ＴＦＴｂのゲート端子は、ＴＦＴａのゲート端子に接続されている。また、ＴＦＴａのドレイン端子はＧＮＤに接続されており、ＴＦＴａのソース端子は、電流帰還ラインＦＢ１〜ＤＢｎを介して各電流出力回路Ｂｉに備えられるＤＳＷ２のドレイン端子に接続されている。【００７２】
電流出力回路Ｂｉに備えられる切替スイッチＣＳＷの端子ａは、容量帰還ラインＣＳｉを介して走査ラインＧｉに接続された各画素回路Ａｉ１〜ＡｉｍにおけるコンデンサＣｓの一端に接続されている。また、切替スイッチＣＳＷの端子ｂは、電流電圧変換回路１４に備えられるＤｒＤＴＦＴのゲート端子およびドレイン端子に接続されており、切替スイッチＣＳＷの端子ｃは一定電位Ｖｒｅｆを供給するラインに接続されている。この一定電位Ｖｒｅｆは表示装置１に備えられたＶｒｅｆ生成部（図示せず）が電源電圧等に基づいて生成する。そして、切替スイッチＣＳＷは、走査ラインＧｉに供給される電圧に応じて、端子ａ−端子ｂ間を接続した状態と、端子ａ−端子ｃ間を接続した状態とに切り替えられる。具体的には、走査ラインＧｉに供給される制御信号ＧｉがＬ（ローレベル）の場合に端子ａ−端子ｃ間が接続された状態になり、制御信号ＧｉがＨ（ハイレベル）の場合に端子ａ−端子ｂ間が接続された状態になる。【００７３】
電流出力回路Ｂｉに備えられるＤＤＴＦＴのソース端子は、電源電位Ｖｐを供給する端子、およびＤＳＷ３のソース端子に接続されている。また、ＤＤＴＦＴのドレイン端子は、ＤＳＷ２のソース端子に接続されている。また、ＤＤＴＦＴのゲート端子は、ＤＳＷ３のドレイン端子、およびＤＳＷ１のソース端子に接続されている。【００７４】
ＤＳＷ１〜ＤＳＷ３のゲート端子は、いずれも走査ラインＧｉに接続されている。また、ＤＳＷ１のドレイン端子は、ＤＤＴＦＴを駆動するダミーデータ電位Ｖｉｎｉを供給するラインに接続されている。なお、ダミーデータ電位Ｖｉｎｉは、画素回路Ａｉｊに対する中間調のデータ電位に相当する電位に設定することが好ましい。また、ダミーデータ電位Ｖｉｎｉは、ソースドライバ回路１１において生成されてもよく、図示しない他の回路によって生成されてもよい。【００７５】
画素回路Ａｉｊに備えられるＤＴＦＴのソース端子は、電源電位Ｖｐを供給するライン（電流供給ラインＶＰｉ）に接続される。また、ＤＴＦＴのドレイン端子は、有機ＥＬ素子ＥＬを介してＧＮＤに接続されている。また、ＤＴＦＴのゲート端子は、コンデンサＣｓの他端、およびＳＷのドレイン端子に接続されている。なお、コンデンサＣｓの一端は、上記したように、電流出力回路Ｂｉに備えられる切替スイッチＣＳＷの端子ａに接続されている。【００７６】
ＳＷのソース端子はデータラインＳｊに接続されており、ＳＷのゲート端子は走査ラインＧｉに接続されている。【００７７】
（１−３．画素回路、電流出力回路、および電流電圧変換回路の動作）
次に、表示装置１に備えられる画素回路Ａｉｊ、電流出力回路Ｂｉ、および電流電圧変換回路１４の動作について説明する。図３は、画素回路Ａｉｊ、電流出力回路Ｂｉ、および電流電圧変換回路１４の動作を示すタイミングチャートであり、この図には、走査ラインＧｉ−１，Ｇｉ，Ｇｉ＋１、容量帰還ラインＣＳｉ−１，ＣＳｉ，ＣＳｉ＋１の信号変化のタイミングが示されている。【００７８】
なお、この図に示した各走査ラインＧｉ−１，Ｇｉ，Ｇｉ＋１、および各容量帰還ラインＣＳｉ−１，ＣＳｉ，ＣＳｉ＋１の信号は、同じデータラインＳｊに接続された画素回路Ａ（ｉ−１）ｊ，Ａｉｊ，Ａ（ｉ＋ｊ）ｊについての信号を示している。また、走査ラインＧｉ−１および各容量帰還ラインＣＳｉ−１の信号は、走査ラインＧｉの前に走査される走査ラインＧｉ−１に接続される画素回路Ａ（ｉ−１）ｊに対応しており、走査ラインＧｉ＋１および各容量帰還ラインＣＳｉ＋１の信号は、走査ラインＧｉの次に走査される走査ラインＧｉ＋１に接続される画素回路Ａ（ｉ＋１）ｊに対応している。【００７９】
まず、走査ラインＧｉに供給する信号をＨにする。これにより、画素回路ＡｉｊのＳＷが導通し、データラインＳｊに供給されているデータ電位ＶｄａｔａがＤＴＦＴのゲート端子およびコンデンサＣｓの一端に供給される。また、走査ラインＧｉがＨになったことにより、電流出力回路ＢｉのＤＳＷ１，ＤＳＷ２が導通し、ＤＳＷ３が遮断される。また、切替スイッチＣＳＷが切り替えられて容量帰還ラインＣＳｉがＤｒＤＴＦＴの出力側に接続される。これにより、ＤＤＴＦＴのゲート端子の電位はダミーデータ電位Ｖｉｎｉになり、電流帰還ラインＦＢｉを介してＤＤＴＦＴのコンダクタンス（ＤＤＴＦＴのＴＦＴ特性）に応じた電流が電流電圧変換回路１４にフィードバックされる。電流電圧変換回路１４にフィードバックされた電流と同じ量の電流がカレントミラー回路ＣＭによってＤｒＤＴＦＴに流され、ＤｒＤＴＦＴで電圧に変換され、容量帰還ラインＣＳｉを介してコンデンサＣｓの他端の電位を変化させる。この際のコンデンサＣｓの他端における電位の変化量は、電流出力回路Ｂｉに備えられたＤＤＴＦＴのＴＦＴ特性に依存した量になる。なお、上記変化後のコンデンサＣｓの他端における電位をＶＣＳｉとする。【００８０】
これにより、ＤＴＦＴのゲート端子およびコンデンサＣｓの一端にデータラインＳｊに供給されているデータ電位Ｖｄａｔａに応じた電位が書き込まれるとともに、ＤＤＴＦＴのＴＦＴ特性が検出されてこのＴＦＴ特性に応じた電位がコンデンサＣｓの他端に書き込まれる。【００８１】
その後、走査ラインＧｉの選択期間が終了し、走査ラインＧｉがＬになると、電流出力回路Ｂｉから電流電圧変換回路１４への電流帰還ラインＦＢｉを介した電流の帰還が遮断されるとともに、切替スイッチＣＳＷが切り替えられて容量帰還ラインＣＳｉが一定電位Ｖｒｅｆを供給するラインに接続される。その結果、ＤＴＦＴのゲート電位はＶＣＳｉ−Ｖｒｅｆだけシフト（変化）する。これにより、ＤＴＦＴのＴＦＴ特性のばらつきが補償される。【００８２】
上記の動作によってＤＴＦＴのＴＦＴ特性のばらつきが補償される理由について以下に説明する。【００８３】
一般に、ＴＦＴの飽和領域においては、ドレーン−ソース間を流れる電流ＩＥＬは、ゲート−ソース間電圧をＶｇｓとしたとき、チャネル長変調効果を無視すれば、
ＩＥＬ＝１／２・Ｗ／Ｌ・Ｃｏｘ・μ（Ｖｇｓ−Ｖｔｈ）２  ・・・（１）
で表される。ここで、Ｗ／ＬはＴＦＴのアスペクト比、ＣｏｘはＴＦＴのゲート容量、μはＴＦＴの移動度、ＶｔｈはＴＦＴの閾値（閾値電圧）である。したがって、ＤＴＦＴのドレーン−ソース間を流れる電流ＩＥＬは、ＤＴＦＴの閾値に依存したものとなる。【００８４】
ここで、あらかじめゲート−ソース間に与える信号電圧Ｖｇｓを、データ電位ＶｄａｔａにＶｔｈだけオフセットを加えた電圧、すなわち、Ｖｇｓ＝Ｖｄａｔａ＋Ｖｔｈとしておけば、
ＩＥＬ＝１／２・Ｗ／Ｌ・Ｃｏｘ・μ（Ｖｄａｔａ）２ ・・・（２）
となり、ドレーン−ソース間を流れる電流ＩＥＬは、閾値Ｖｔｈのばらつきの影響を受けることがなくなる。なお、上記（１）式は、ＤＤＴＦＴについてもそのまま適用できる。また、上述したように、ＤＴＦＴとＤＤＴＦＴの閾値Ｖｔｈは、略同一の値である。【００８５】
上記したように、走査ラインＧｉがＨになったとき、ＤＤＴＦＴを流れる電流は電流帰還ラインＦＢｉを介して電流電圧変換回路１４に帰還し、帰還した電流と同じ量の電流がカレントミラー回路ＣＭによってＤｒＤＴＦＴに流れる。この時、ダイオード接続されたＤｒＤＴＦＴの両端の電圧ＶｇｓＤｒは、【００８６】
【数１】
2009075129.tif 000003
【００８７】
となる。ここで、ＩＥＬはＤｒＴＦＴのドレーン−ソース間を流れる電流、μｎはＤｒＴＦＴの移動度、ＣｏｘはＤｒＴＦＴのゲート容量、ＷＤ／ＬＤはＤｒＴＦＴのアスペクト比、ＶｔｈＤｒはＤｒＤＴＦＴの閾値である。【００８８】
ここで、ＤｒＴＦＴとＤＤＴＦＴのアスペクト比が同一ならば、
ＶｇｓＤｒ＝ＶｇｓＤ−ＶｔｈＤ＋ＶｔｈＤｒ
が成り立つ。したがって、選択期間中、容量帰還ラインＣＳｉの電位ＶＣＳｉは、
ＶＣＳｉ＝Ｖｐ−ＶｇｓＤｒ
＝Ｖｐ−ＶｇｓＤ＋ＶｔｈＤ−ＶｔｈＤｒ
となる。ここで、選択期間中（走査ラインＧｉがＨの期間中）は、ＤＤＴＦＴのゲート電位はダミーデータ電位Ｖｉｎｉなので、
Ｖｉｎｉ＝Ｖｐ−ＶｇｓＤである。したがって、
ＶＣＳｉ＝Ｖｉｎｉ＋ＶｔｈＤ−ＶｔｈＤｒ
となっている。【００８９】
また、選択期間中、ＤＴＦＴのゲート端子にはデータラインＳｊに供給されたデータ電位Ｖｄａｔａが書き込まれている。【００９０】
その後、選択期間が終了し（走査ラインＧｉがＬになり）、容量帰還ラインＣＳｉの電位が一定電位Ｖｒｅｆに変化すると、ＤＴＦＴのゲート電位Ｖｇは、理想的には、
Ｖｇ＝Ｖｄａｔａ＋Ｖｉｎｉ＋ＶｔｈＤ−ＶｔｈＤｒ−Ｖｒｅｆ
ＩＥＬ＝ｋ・（Ｖｄａｔａ＋Ｖｉｎｉ＋ＶｔｈＤ−ＶｔｈＤｒ−Ｖｒｅｆ−Ｖｔｈ）２・・・（３）
となる。ここで、ＤＴＦＴの閾値ＶｔｈとＤＤＴＦＴの閾値ＶｔｈＤは等しいので、
ＩＥＬ＝ｋ・（Ｖｄａｔａ＋Ｖｉｎｉ−ＶｔｈＤｒ−Ｖｒｅｆ）２
である。【００９１】
したがって、各画素回路Ａｉｊに備えられたＤＴＦＴの閾値Ｖｔｈ（ＴＦＴ特性）のばらつきを補償できる。つまり、表示画面の各行（各走査ライン）について、これら各行間におけるＤＴＦＴのＴＦＴ特性のばらつきを補償し、ＤＴＦＴのＴＦＴ特性のばらつきに起因して筋状の画像欠陥が生じることを防止できる。【００９２】
以上のように、本実施形態にかかる表示装置１は、走査ラインＧｉ毎に、この走査ラインＧｉに接続された画素回路Ａｉｊに備えられるＤＴＦＴと実質的に同じＴＦＴ特性を有するＤＤＴＦＴ（ダミー駆動ＴＦＴ）を備えている。そして、ＤＤＴＦＴのゲート端子にダミーデータ電位Ｖｉｎｉを供給したときにＤＤＴＦＴを流れる電流を電流電圧変換回路１４に帰還させ、この電流を電圧に変換した結果に基づいて各画素回路ＡｉｊのＤＴＦＴのゲート電位を制御する。【００９３】
これにより、走査ラインＧｉ毎のＤＴＦＴのＴＦＴ特性のばらつきを補償することができるので、ＤＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像欠陥を防止できる。【００９４】
また、従来の補正型画素回路（画素回路にばらつき補償機能を設けた従来の構成）に比べて、画素回路の構成を簡略化して回路規模を小さくできる。また、電流出力回路Ｂｉ、および電流電圧変換回路１４を表示領域の外部に配置することができるので、従来の補正型画素回路を備えた表示装置よりも画素の開口率を向上させることができる。【００９５】
また、電流電圧変換回路１４は、カレントミラー回路ＣＭと電流電圧変換素子ＤｒＤＴＦＴとによって構成される簡便な構成で実現できる。また、電流電圧変換回路１４は、全画素回路Ａｉｊに対して１つだけ備えればよい。このため、外部回路の回路規模の増大を最小限に抑えることができる。ただし、電流電圧変換回路１４の数はこれに限るものではない。【００９６】
また、本実施形態では、電流出力回路Ｂｉを走査ラインＧｉ毎に１つずつ設けるだけでいいので、外部回路の回路規模の増大を抑制できる。なお、本実施形態は、電流出力回路Ｂｉを走査ラインＧｉ毎に設けているが、これに限らず、例えば複数の走査ライン毎に設けてもよい。ただし、切替スイッチＣＳＷについては走査ライン毎に設けることが好ましい。【００９７】
また、本実施形態では、共通の走査ラインに接続されている各画素回路Ａｉｊおよび電流出力回路Ｂｉについて、当該各画素回路ＡｉｊのＤＴＦＴと当該電流出力回路ＢｉのＤＤＴＦＴとは、レーザーアニールによる結晶化工程を同一のレーザースキャンによって行われたものであり、その形状およびサイズが同じである。このため、共通の走査ラインＧｉに対応するＤＴＦＴとＤＤＴＦＴとは、閾値や移動度といった駆動能力が実質的に同一である。したがって、ＤＤＴＦＴを流れる電流に基づいてこのＤＤＴＦＴが備えられる電流出力回路Ｂｉと同じ走査ラインＧｉに接続される画素回路ＡｉｊのＤＴＦＴのゲート電位を制御することにより、副走査方向（データラインＳｊの延伸方向）についてのＤＴＦＴの閾値特性のばらつきを精度よく補償することができる。また、レーザーの継ぎ目でのＤＴＦＴの閾値特性のばらつきを精度よく補償することができる。【００９８】
なお、レーザーアニールの幅（同一のレーザースキャンにおける副走査方向の幅）が各画素回路Ａｉｊの副走査方向の幅よりも大きい場合、このレーザーアニールの幅に含まれる走査ライン毎に、電流出力回路を１つずつ設けるようにしてもよい。この場合、１回のレーザースキャンのスキャン範囲に含まれる各走査ラインに対応する各画素回路のＤＴＦＴのＴＦＴ特性と、このスキャン範囲に含まれる電流出力回路のＤＤＴＦＴのＴＦＴ特性とは実質的に同じになる。したがって、副走査方向（データラインＳｊの延伸方向）についてのＤＴＦＴの閾値特性のばらつき、特にレーザーの継ぎ目でのＤＴＦＴの閾値特性のばらつきを精度よく補償することができる。また、電流出力回路の数を削減し、回路規模を低減することができる。【００９９】
また、本実施形態では、上述したように、走査ラインＧｉの選択期間後にこの走査ラインＧｉに接続された各画素回路Ａｉ１〜Ａｉｍに備えられるＤＴＦＴのゲート電位をこれら各ＤＴＦＴの駆動能力（閾値）に応じて変化させる。ところが、このゲート電位の変化量は、コンデンサＣｓとＤＴＦＴの寄生容量Ｃｇｓ（図１参照）とによって減衰してしまう場合がある。【０１００】
そこで、このゲート電位の変化量の減衰を補うために、図４に示すように、電流電圧変換回路１４に備えられるＤｒＤＴＦＴの出力側（ＤｒＤＴＦＴのゲート端子）に、アンプ（バッファアンプ）ＯＡを設け、このアンプＯＡのゲインＡｖを１以上に設定してもよい。なお、このアンプＯＡのゲインＡｖは、コンデンサＣｓの容量をＣｓ、ＤＴＦＴの寄生容量をＣｇｓとすると、Ａｖ＝Ｃｓ＋Ｃｇｓ／Ｃｓ程度に設定することが好ましい。これにより、カップリングによる上記変化量の減衰を補償することができる。また、ＤｒＤＴＦＴからの出力信号を、アンプＯＡを介して出力することにより、容量帰還ラインＣＳｉを低出力インピダンスにしてその駆動能力を上昇させることができる。【０１０１】
〔実施形態２〕
本発明の他の実施形態について説明する。なお、説明の便宜上、実施形態１と同じ機能を有する部材については同じ符号を付し、その説明を省略する。【０１０２】
実施形態１では、各画素回路Ａｉｊによって構成される表示領域（有効表示エリア）に隣接する位置に電流出力回路（ダミー画素）Ｂｉを設け、この電流出力回路Ｂｉから電流電圧変換回路１４への帰還電流に基づいて各画素回路Ａｉｊに備えられるＤＴＦＴ（駆動ＴＦＴ）のゲート電位を制御していた。これに対して、本実施形態では、電流出力回路Ｂｉを設けず、画素回路Ａｉｊから電流電圧変換回路１４に電流を帰還させ、この帰還電流に基づいて各画素回路Ａｉｊに備えられるＤＴＦＴのゲート電位を制御する。【０１０３】
図５は、本実施形態にかかる表示装置１ｂの概略構成を示す説明図である。この図に示すように、表示装置１ｂは、電流出力回路（ダミー画素）Ｂｉが設けられていない点、電流電圧変換回路１４への電流帰還ラインＦＢｉが共通の走査ラインＧｉに対応する各画素回路Ａｉ１〜Ａｉｍと電流電圧変換回路１４とを結ぶように設けられている点、およびゲートドライバ回路１３から共通の走査ラインＧｉに対応する各画素回路Ａｉ１〜Ａｉｍに切替信号Ｅｉを供給するための切替信号ラインＥｉが設けられている点が異なっている。上記の切替信号の詳細については後述する。【０１０４】
図６は、表示装置１ｂに備えられる画素回路Ａｉｊおよび電流電圧変換回路１４の構成を示す回路図である。【０１０５】
この図に示すように、各画素回路Ａｉｊは、実施形態１の表示装置１における各画素回路Ａｉｊの構成に加えて、スイッチ用ＴＦＴであるＳＷ２，ＳＷ３を備えている。本実施形態では、ＳＷ２としてＮチャネル型のＴＦＴ、ＳＷ３としてＰチャネル型のＴＦＴを用いた。【０１０６】
ＳＷ２のソース端子はＤＴＦＴのドレイン端子に接続されており、ドレイン端子は電流帰還ラインＦＢｉに接続されており、ゲート端子は切替信号ラインＥｉに接続されている。ＳＷ３のソース端子はＤＴＦＴのドレイン端子に接続されており、ドレイン端子は有機ＥＬ素子ＥＬに接続されており、ゲート端子は切替信号ラインＥｉに接続されている。【０１０７】
切替信号ラインＥｉは、ゲートドライバ回路１３に接続されており、ゲートドライバ回路１３から走査ラインＧｉに接続された各画素回路Ａｉｊへ、走査ラインＧｉの選択期間を前半期間と後半期間とに分割するための切替信号Ｅｉを供給する。上記の切替信号Ｅｉは、Ｇｉ同様、ゲートドライバ回路１３がコントロール回路１２から入力される信号に基づいて生成する。具体的には、例えば、周期がクロックＹＣＫと同一であるゲーテドクロックＥＣＫをコントロール回路１２からゲートドライバ１３に入力し、制御信号ＧｉとゲーテドクロックＥＣＫとの論理積により切替信号Ｅｉを生成する方法が考えられる。この場合、切替信号Ｅｉの幅（周期）はゲーテドクロックＥＣＫの幅（周期）に等しくなる。前半期間および後半期間の長さは同じでなくてもよい。【０１０８】
電流電圧変換回路１４は、実施形態１の表示装置１における電流電圧変換回路１４の構成に加えて、電流ラッチ回路３１を備えている。電流ラッチ回路３１の詳細については後述する。なお、本実施形態では、実施形態１と異なり、走査ラインＧｉに接続された各画素回路Ａｉｊからの帰還電流が電流電圧変換回路１４に帰還することになるので、カレントミラー回路ＣＭの面積比やＤｒＤＴＦＴのサイズを適宜調整すればよい。例えば、１走査行あたりｍ個の電流出力回路が設けられている場合、ＤｒＤＴＦＴとＤＴＦＴのアスペクト比を同一にし、カレントミラーの面積比をＴＦＴａ：ＴＦＴｂ＝ｍ：１とするように調整してもよい。【０１０９】
図７は、表示装置１ｂにおける画素回路Ａｉｊ、および電流電圧変換回路１４の動作を示すタイミングチャートである。【０１１０】
まず、走査ラインＧｉに供給する信号および切替信号ラインＥｉに供給する切替信号ＥｉをＨにする。これにより、画素回路ＡｉｊのＳＷが導通し、データラインＳｊに供給されているデータ電位ＶｄａｔａがＤＴＦＴのゲート端子およびコンデンサＣｓの一端に供給される。また、ＳＷ２が導通し、ＳＷ３が遮断される。これにより、電流帰還ラインＦＢｉを介してＤＴＦＴのコンダクタンス（ＤＴＦＴのＴＦＴ特性）に応じた電流が電流電圧変換回路１４にフィードバックされる。これにより、電流電圧変換回路１４にフィードバックされた電流と同じ量の電流が電流電圧変換回路１４のカレントミラー回路ＣＭによって電流ラッチ回路３１でラッチされるとともに、ＤｒＤＴＦＴに流れる。これにより、ＤｒＤＴＦＴで電流が電圧に変換され、実施形態１と同様に、容量帰還ラインＣＳｉを介してコンデンサＣｓの他端の電位がＶＣＳｉに変化する。このときのコンデンサＣｓの他端における電位の変化量は、画素回路Ａｉ１〜Ａｉｍに備えられた各ＤＴＦＴの閾値（ＴＦＴ特性）の平均値に依存した量になる。なお、選択期間の前半期間には、データラインＳｊにはダミーデータ電位Ｖｉｎｉが供給される。ダミーデータ電位Ｖｉｎｉは、画素回路Ａｉｊに対する中間調のデータ電位に相当する電位に設定することが好ましい。【０１１１】
その後、切替信号ＥｉをＬにして選択期間の後半期間に切り替える。切替信号ＥｉがＬになると、ＳＷ２が遮断され、ＳＷ３が導通する。また、電流電圧変換回路１４に備えられた電流ラッチ回路３１の動作が切り替えられ、電流ラッチ回路３１にラッチされていた電流がＤｒＤＴＦＴに流れる。そして、この電流がＤｒＤＴＦＴで電圧に変換される。なお、選択期間の前半期間に電流帰還ラインＦＢｉを介して電流電圧変換回路１４に帰還した電流は電流ラッチ回路３１でラッチされているので、容量帰還ラインＣＳｉの電位は選択期間の前半期間と後半期間とで変わらない。選択期間の後半期間には、データラインＳｊには画像データに応じたデータ電位Ｖｄａｔａが供給される。【０１１２】
これにより、ＤＴＦＴのゲート端子およびコンデンサＣｓの一端にデータラインＳｊに供給されているデータ電位Ｖｄａｔａに応じた電位が書き込まれるとともに、ＤＴＦＴのＴＦＴ特性が検出されてこの閾値に応じた電位がコンデンサＣｓの他端に書き込まれる。【０１１３】
その後、走査ラインＧｉの選択期間が終了し、走査ラインＧｉがＬになると、各画素回路Ａｉ１〜Ａｉｍから電流電圧変換回路１４への電流帰還ラインＦＢｉを介した電流の帰還が遮断されるとともに、切替スイッチＣＳＷが切り替えられて容量帰還ラインＣＳｉが一定電位Ｖｒｅｆを供給するラインに接続される。その結果、ＤＴＦＴのゲート電位は、実施形態１と同様、ＶＣＳｉ−Ｖｒｅｆだけシフトする。これにより、ＤＴＦＴのＴＦＴ特性のばらつきが補償される。【０１１４】
以上のように、本実施形態にかかる表示装置１では、同一の走査ラインＧｉに接続されている各画素回路Ａｉ１〜Ａｉｍから電流電圧変換回路１４にＤＴＦＴのコンダクタンスに応じた電流を帰還させ、この帰還電流に基づいて各ＤＴＦＴのゲート電位を制御する。これにより、同一の走査ラインＧｉに接続されている全画素回路に備えられるＤＴＦＴのコンダクタンスに応じた電流の平均値に基づいて各ＤＴＦＴの駆動電圧を制御できる。したがって、各画素回路に備えられるＤＴＦＴのＴＦＴ特性のばらつきに起因する表示品位の低下をより高精度に補償することができる。【０１１５】
なお、図４に示した例と同様、電流電圧変換回路１４に備えられるＤｒＤＴＦＴの出力側（ＤｒＤＴＦＴのゲート端子）に、アンプＯＡを設け、ゲインＡｖが１以上のアンプＯＡの設定してもよい。【０１１６】
また、本実施形態では、同一の走査ラインＧｉに接続された各画素回路Ａｉ１〜Ａｉｍを全て電流帰還ラインＦＢｉに接続することにより、これら各画素回路Ａｉ１〜Ａｉｍに備えられるＤＴＦＴのコンダクタンスに応じた電流の平均値に基づいてこれら各ＤＴＦＴのＴＦＴ特性のばらつきを補償しているが、これに限るものではない。【０１１７】
実施形態１で説明したように、共通の走査ラインＧｉに接続されている各画素回路Ａｉｊは、当該各画素回路ＡｉｊのＤＴＦＴの製造工程において、レーザーアニールによる結晶化工程を同一のレーザースキャンによって行い、その形状およびサイズが同じになるように形成されている。この場合、共通の走査ラインＧｉに対応する各ＤＴＦＴは、ＴＦＴ特性が実質的に同一でなる。【０１１８】
そこで、例えば、同一の走査ラインＧｉに接続された各画素回路Ａｉｊのうちの１つ以上の画素回路を電流帰還ラインＢＦｉに接続し、当該画素回路に備えられるＤＴＦＴのコンダクタンスに応じた電流に基づいて画素回路Ａｉｊに備えられるＤＴＦＴのＴＦＴ特性のばらつきを補償するようにしてもよい。【０１１９】
これにより、画素回路に備えられるＤＴＦＴのＴＦＴ特性のばらつき（レーザースキャンの副走査方向（データラインＳｊの延伸方向）についてのＤＴＦＴのＴＦＴ特性のばらつき）に起因する筋状の画像欠陥を精度よく防止するとともに、電流帰還ラインＦＢｉに接続されていない画素回路の回路構成を簡略化することができる。また、表示領域内に設けられる電流帰還ラインＦＢｉの長さ（占有面積）を短くすることができる。【０１２０】
〔実施形態３〕
本発明のさらに他の実施形態について説明する。なお、説明の便宜上、上述の実施形態と同様の機能を有する部材には同じ符号を付し、その説明を省略する。【０１２１】
実施形態１，２では、同一の走査ラインに接続されている各画素回路に備えられる各ＤＴＦＴの電流能力（各ＤＴＦＴのコンダクタンスに応じた電流）を検出し、この電流能力に応じてＤＴＦＴのゲート電位を制御することで走査ライン毎のＤＴＦＴの閾値のばらつきを補償していた。ただし、実施形態１，２では、同一の走査ラインに接続されている画素回路毎のＤＴＦＴのＴＦＴ特性のばらつきについては補償していなかった。これに対して、本実施形態では、走査ライン毎のＤＴＦＴの閾値のばらつきに加えて、同一の走査ラインに接続されている画素回路毎のＤＴＦＴのＴＦＴ特性のばらつきをも補償する。【０１２２】
図８は、本実施形態にかかる表示装置１ｃの概略構成を示す説明図である。なお、本実施形態では、実施形態１にかかる表示装置１に同一の走査ラインに接続されている画素回路毎のＤＴＦＴにおけるＴＦＴ特性のばらつきを補償するための構成を付加した実施例について説明するが、実施形態２にかかる表示装置１ｂに同様の構成を付加してもよい。【０１２３】
図８に示すように、表示装置１ｃは、実施形態１における表示装置１の構成に加えて、電流測定素子Ｍｊ、メモリ素子４２、および演算素子４３を備えている。【０１２４】
電流測定素子Ｍｊは、電源４１から各画素回路Ａｉｊの有機ＥＬ素子ＥＬに電流を供給するための電流供給ラインＶｐｉ毎に備えられ、これら各電流供給ラインＶｐｉに流れる電流を測定する。なお、各電流供給ラインＭ１〜Ｍｍは、それぞれ、データラインＳ１〜Ｓｍに接続された画素回路に電流を供給するようになっている。【０１２５】
メモリ素子４２は、各電流測定素子Ｍｊによる電流測定結果を記憶するためのものであり、このメモリ素子４２は、演算素子４３を介してソースドライバ回路１１に接続されている。【０１２６】
演算素子４３は、コントロール回路１２とソースドライバ回路１１のレジスタ２２との間に備えられている。そして、この演算素子４３は、コントロール回路１２から出力された各データラインＳｊに対応する表示データＤＡをメモリ素子４２に記憶されている各電流供給ラインＭｊについての電流測定結果に基づいて各画素回路に備えられるＤＴＦＴのＴＦＴ特性のばらつきを補償するように補正してソースドライバ回路１１のレジスタ２２に出力する。【０１２７】
次に、電流測定素子Ｍｊによる電流測定方法、およびメモリ素子４２に記憶させる電流測定結果について説明する。【０１２８】
まず、走査ラインＧ１に走査電圧（Ｈの電圧）を与えて、走査ラインＧ１上の各画素回路Ａ１１〜Ａｍ１に備えられているＳＷを導通させる。なお、この際の電流出力回路Ｂｉおよび電流電圧変換回路１４の動作は実施形態１で説明した動作と同様である。また、これと同期して、各データラインＳｊを介して所定のデータ電位（例えば、電流−輝度特性において輝度を等分割した場合に相当する電流を実現するための電圧）を入力する。実施形態１と同様の補償が行われた後、各画素回路Ａ１１〜Ａｍ１におけるＤＴＦＴには、コンデンサＣｓに蓄積された電荷量に応じて、電流供給ラインＶＰｊから各画素回路Ａ１１〜Ａｍ１に備えられた有機ＥＬ素子ＥＬに電流が流れ込む。このときのＤＴＦＴのゲート電位は、データ電位を選択行のＤＴＦＴの電流能力（たとえば平均値）により補償した電位になっており、それに応じた電流が有機ＥＬ素子ＥＬに流れる。この際、各有機ＥＬ素子ＥＬに流れる電流量を電流測定素子Ｍｊによって測定する。なお、上記の測定結果をメモリ素子４２あるいはメモリ素子４２とは異なる他の記憶素子（図示せず）に一端記憶させておくようにしてもよい。また、電流測定素子Ｍｊの構成は特に限定されるものではなく、電流量を測定できるものであればよい。【０１２９】
その後、再び走査ラインＧ１に走査電圧を与えて、走査ラインＧ１上の各画素回路Ａ１１〜Ａｍ１に備えられているＳＷを導通させる。なお、この際の電流出力回路Ｂｉおよび電流電圧変換回路１４の動作は実施形態１で説明した動作と同様である。また、これと同期して、各データラインＳｊを介して有機ＥＬ素子ＥＬを０階調にするためのデータ電位を入力する。これにより、走査ラインＧ１上の各画素回路Ａ１１〜Ａｍ１に備えられた有機ＥＬ素子ＥＬに電流が流れなくなる。【０１３０】
走査ラインＧ１に対して行った上記の走査を、走査ラインＧ２〜Ｇｎについても順次行っていく。これにより、各有機ＥＬ素子ＥＬに流れる電流値を全て測定する。そして、各電流供給ラインＶＰｊに接続されている各画素回路の有機ＥＬ素子ＥＬに流れる電流量の平均値あるいは総和を電流供給ラインＶｐｉ毎に算出して算出結果をメモリ素子４２に記憶させる。【０１３１】
なお、上記電流量の測定処理、上記平均値あるいは上記総和の算出処理、および算出結果の記憶処理は、例えば、表示装置１ｃの製造時、ユーザーからの指示があったとき、メンテナンス時、これらの処理を前回行ったときからの経過時間あるいは表示装置１ｃの累積使用時間が所定時間に達した時などに行うようにすればよい。【０１３２】
表示装置１ｃにおいて画像表示を行うときには、まず、コントロール回路１２から出力された各データラインＳｊに対応する表示データＤＡを、演算素子４３が、メモリ素子４２に記憶させておいた電流供給ラインＶＰｊ毎の電流量の平均値あるいは総和に基づいて、走査ラインＧｉの延伸方向に並ぶ各画素回路ＡｉｊのＤＴＦＴのＴＦＴ特性のばらつきを補償するように補正し、ソースドライバ回路１１に出力する。その後、実施形態１で説明した動作と同様の動作を行って画像表示を行う。【０１３３】
以上のように、本実施形態にかかる表示装置１ｃは、所定のデータ電位を供給したときに有機ＥＬ素子ＥＬに流れる電流量を各画素回路について測定し、同一の電流供給ラインＶＰｊに接続されている各画素回路についての上記電流量の平均値あるいは総和をメモリ素子４２に記憶させておく。そして、画像表示を行う際、演算素子４３が、コントロール回路１２から出力される各データラインＳｊに対応する表示データＤＡを、メモリ素子４２に記憶させておいた上記電流量の平均値あるいは総和に基づいて補正する。その後、実施形態１と同様の駆動を行って画像表示を行う。【０１３４】
これにより、実施形態１にかかる表示装置１と同様、走査ラインＧｉ毎のＤＴＦＴのＴＦＴ特性のばらつきに起因する筋状の画像結果を防止できる。さらに、走査ラインＧｉの延伸方向に並ぶ各画素回路におけるＤＴＦＴのＴＦＴ特性のばらつきに起因する画像欠陥（画像の表示むら）についても抑制することができる。したがって、ＤＴＦＴのＴＦＴ特性のばらつきに起因する画像欠陥をより高精度に補償できる。【０１３５】
また、表示装置１ｃでは、実施形態１にかかる表示装置１と同様の補償を行った上での電流値をメモリ素子に記憶させる。したがって、上記特許文献２と比較して、１画素あたりの電流のばらつきは行単位の補償をした分小さくなる。このため、１画素あたりの電流値を記憶するメモリのビット数の削減が可能であり、結果としてメモリ素子４２の記憶容量を低減できる。【０１３６】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１３７】
本発明は、電流制御型の表示装置に適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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