(57)【要約】  クロック信号への同期化における高速性と高信頼性を両立する。非同期信号とクロック信号を入力し、該クロック信号に同期する同期信号を出力する同期化装置であって、記憶制御信号によって非同期信号を記憶する記憶手段と、記憶手段から出力される出力信号の値と非同期信号の値とを比較して等しいか否かを示す比較結果信号を出力する信号比較手段と、比較結果信号における一方への変化に対応して記憶制御信号を生成すると共に、記憶制御信号の生成タイミングをクロック信号の信号レベルに応じて変更する記憶制御手段と、を備え、記憶手段の出力信号を元に同期信号を出力する。（図１）
2009069597.tif 000002
【特許請求の範囲】
【請求項１】
非同期信号とクロック信号を入力し、該クロック信号に同期する同期信号を出力する同期化装置であって、
記憶制御信号によって前記非同期信号を記憶する記憶手段と、
前記記憶手段から出力される出力信号の値と前記非同期信号の値とを比較して等しいか否かを示す比較結果信号を出力する信号比較手段と、
前記比較結果信号における一方への変化に対応して前記記憶制御信号を生成すると共に、前記記憶制御信号の生成タイミングを前記クロック信号の信号レベルに応じて変更する記憶制御手段と、
を備え、
前記記憶手段の出力信号を元に前記同期信号を出力することを特徴とする同期化装置。
【請求項２】
前記記憶制御手段は、前記比較結果信号が一致から不一致に変化した場合において、
前記クロック信号が第１のレベルにある場合には前記記憶制御信号をアクティブとし、
前記クロック信号が第２のレベルにある場合には前記クロック信号が前記第１のレベルに遷移したタイミングで前記記憶制御信号をアクティブとするように構成され、
前記記憶手段は、
前記記憶制御信号がアクティブの場合に前記非同期信号を前記出力信号として出力し、
前記記憶制御信号がアクティブでなくなった場合には、アクティブの場合における前記非同期信号のレベルを保持するように構成されることを特徴とする請求項１に記載の同期化装置。
【請求項３】
前記記憶手段は、１つ以上のラッチ回路あるいはフリップ・フロップ回路で構成されることを特徴とする請求項１に記載の同期化装置。
【請求項４】
前記信号比較手段は、排他的論理和ゲートを含むことを特徴とする請求項１に記載の同期化装置。
【請求項５】
前記信号比較手段は、比較演算回路により構成されることを特徴とする請求項１に記載の同期化装置。
【請求項６】
前記記憶制御手段は、
前記比較結果信号が不一致を示すと共に前記クロック信号が第１のレベルにある場合には前記記憶制御信号としてアクティブであることを示す論理値を出力し、
前記比較結果信号が一致を示す場合には前記クロック信号のレベルに関わらず前記記憶制御信号としてアクティブでないことを示す論理値を出力し、
前記比較結果信号が不一致を示すと共に前記クロック信号が第２のレベルにある場合には直前までに出力していた論理値を前記記憶制御信号として出力すると共に、直前までに出力していた論理値を保持する、
非対称型Ｃ素子で構成されることを特徴とする請求項２に記載の同期化装置。
【請求項７】
前記非対称型Ｃ素子は、
２入力論理和ゲートと２入力論理積ゲートを備え、
前記論理和ゲートは、一方の入力を前記比較結果信号が与えられる前記非対称型Ｃ素子の一方の入力とし、他方の入力を前記論理積ゲートの出力に接続し、
前記論理積ゲートは、一方の入力を前記クロック信号が与えられる前記非対称型Ｃ素子の他方の入力とし、他方の入力を前記論理和ゲートの出力に接続し、
前記論理和ゲートの出力を前記記憶制御信号が出力される前記非対称型Ｃ素子の出力とするように構成されること特徴とする請求項６に記載の同期化装置。
【請求項８】
前記非対称型Ｃ素子は、
第１、第２および第３のスイッチ素子と、記憶回路を備え、
前記第１のスイッチ素子は、一端を接地し、他端を前記記憶回路の一端に接続し、制御端に前記比較結果信号を与え、
前記第２のスイッチ素子は、一端を前記記憶回路の一端に接続し、他端を前記第３のスイッチ素子の一端に接続し、制御端に前記比較結果信号を与え、
前記第３のスイッチ素子は、他端を正の電源に接続し、制御端に前記クロック信号を与え、
前記記憶回路は、一端と他端とに相反する論理値を与えるように記憶すると共に、他端から前記記憶制御信号を出力するように構成されること特徴とする請求項６に記載の同期化装置。
【請求項９】
前記第１のスイッチング素子としてｎＭＯＳトランジスタを用い、
前記第２、第３のスイッチング素子としてｐＭＯＳトランジスタを用い、
前記記憶回路を、偶数個の否定ゲートを環状に接続する回路を用いて構成することを特徴とする請求項８に記載の同期化装置。
【請求項１０】
非同期信号とクロック信号を入力し、出力信号を元に該クロック信号に同期する同期信号を出力する方法であって、
前記出力信号の値と前記非同期信号の値とを比較して等しいか否かを示す比較結果信号を求めるステップと、
前記比較結果信号における一方への変化に対応して記憶制御信号を生成すると共に、前記記憶制御信号の生成タイミングを前記クロック信号の信号レベルに応じて変更するステップと、
前記記憶制御信号によって前記非同期信号を記憶するステップと、
を含むことを特徴とする同期化方法。
【請求項１１】
前記変更するステップにおいて、前記比較結果信号が一致から不一致に変化した場合、前記クロック信号が第１のレベルにある場合には前記記憶制御信号をアクティブとし、前記クロック信号が第２のレベルにある場合には前記クロック信号が前記第１のレベルに遷移したタイミングで前記記憶制御信号をアクティブとし、
前記記憶するステップにおいて、前記記憶制御信号がアクティブの場合に前記非同期信号を前記出力信号として出力し、前記記憶制御信号がアクティブでなくなった場合には、アクティブの場合における前記非同期信号のレベルを保持することを特徴とする請求項１０に記載の同期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００７−３０５９６７号（２００７年１１月２７日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。【０００２】
本発明は、同期化装置および同期化方法に関し、特に非同期信号とクロック信号を入力し、クロック信号に同期する同期信号を出力する同期化装置および同期化方法に関する。
【背景技術】
【０００３】
クロック信号に同期して動作する同期化回路は、このクロック信号とは無関係に生成された非同期信号を入力するとき、非同期信号をクロック信号に合わせて変化する同期信号に変換する必要がある。【０００４】
従来の同期化回路の一例を図８に示す。この同期化回路１３０は、フリップ・フロップ（ＦＦ）１３１、１３２を２段直列に接続した構成となっている。同期化回路１３０がこの構成をとっている理由は、クロック・エッジの前後でＦＦへの入力信号が変化した場合、そのＦＦの出力信号が高電圧状態にも低電圧状態にも充分に振れない状態が続くためである。この状態をメタ・ステーブル状態という。メタ・ステーブル状態の信号が同期化回路内へ伝播すると、同期式回路が誤動作する虞がある。誤動作を防ぐため、２段目のＦＦ１３２を設けて、ＦＦ１３１がメタ・ステーブル状態になっても、不正な出力信号が回路内へ伝播させないように一時的に遮断する。【０００５】
同期化回路１３０の動作におけるタイミングチャートを図９に示す。ＦＦ１３１へ入力される非同期信号（ＦＦ１３１のＤ）がクロック・エッジｔ１４０の時点で低電圧状態から高電圧状態へ変化したとする。このとき、ＦＦ１３１は出力信号が信号遷移ｔ１４４あるいはｔ１４５に示すように高電圧状態にも低電圧状態にも充分に振れないメタ・ステーブル状態になる。【０００６】
ＦＦ１３２は、次のクロック・エッジｔ１４１までこの不正な信号を同期化回路内部から遮断しておく。クロック・エッジｔ１４１の時点でＦＦ１３１の出力信号（Ｑ）が信号遷移ｔ１４４に示すように高電圧状態になっていれば、同期化回路１３０は、クロック・エッジｔ１４１の時点でこの非同期信号の同期化を完了する。また、ＦＦ１３１の出力信号が信号遷移ｔ１４５に示すように低電圧状態になっていれば、同期化回路１３０は、クロック・エッジｔ１４２の時点でこの非同期信号の同期化を完了する。【０００７】
非同期信号を受信する同期化回路のクロック周波数が低い場合、一般に１段目のＦＦがメタ・ステーブル状態から脱するまでの時間がクロックサイクル時間の半分よりも短い確率が高い。そのため、１段目のＦＦに入力されるクロック入力端子に２段目のＦＦに入力されるクロック信号を反転させた信号を入力する構成（特許文献１参照）をとっても、不正な信号の伝播による同期化回路の誤動作の確率を低く、言い換えれば、平均故障間隔時間を充分に長くすることができる。【０００８】
一方、非同期信号を受信する同期化回路のクロック周波数が高い場合、一般に１段目のＦＦがメタ・ステーブル状態から脱するまでの時間がクロックサイクル時間よりも短い確率がそれほど高くない。したがって、２段目のＦＦが不正な信号を同期化回路内に伝播させて、同期化回路が誤動作してしまう確率がそれほど低くならず、平均故障間隔時間が想定される回路の使用期間（製品寿命）に比べて充分に長くならない。そのため、クロック周波数が高い場合、直列接続されるＦＦを３段以上にする必要がある。【０００９】
従来の同期化回路の一例が特許文献１に記載されている。この同期化回路の構成を図１０に示す。図１０において、同期化回路１５０は、ＮＡＮＤゲート１５１および１５２、ＳＲラッチ１５３、ＮＯＴゲート１５４および１５５、立ち上がりエッジで記憶動作を行うＤフリップ・フロップ（ＤＦＦ）１５６で構成され、以下のように動作する。【００１０】
クロック信号ＣＬＫがＬＯＷ（低電圧状態）であるとき、ＮＯＴゲート１５４によってクロック信号ＣＬＫが反転され、ＮＡＮＤゲート１５１および１５２のそれぞれの一方の入力端にＨＩＧＨ（高電圧状態）の信号が入力される。ＮＡＮＤゲート１５１および１５２は、それぞれ非同期入力信号Ｓｉｎの否定およびＳｉｎの肯定を出力する。このとき、ＳＲラッチ１５３は、出力ＱがＳｉｎと同じになるように状態遷移する。【００１１】
一方、クロック信号ＣＬＫがＨＩＧＨであるとき、ＮＯＴゲート１５４によってクロック信号ＣＬＫが反転され、ＮＡＮＤゲート１５１および１５２にＬＯＷの信号が入力される。ＮＡＮＤゲート１５１および１５２は、ともにＨＩＧＨの信号を出力する。このとき、ＳＲラッチ１５３は、ＮＡＮＤゲートの出力が変化する直前に出力していた信号を保持する。すなわち、ＤＦＦ１５６の入力信号の遷移が起こるのは、クロック信号がＬＯＷであるときのみである。【００１２】
このように動作する同期化回路によれば、クロック信号が立ち上がるときにはＤＦＦ１５６の入力信号の遷移が完了している。したがって、ＤＦＦ１５６がメタ・ステーブル状態に陥ることなく、非同期信号Ｓｉｎが同期化回路１５０に到着した次のクロック・エッジでＳｉｎの同期化を完了する。【００１３】
なお、関連する技術として、特許文献２に記載の半導体集積回路装置が知られている。この半導体集積回路装置において、複数のフリップフロップのいずれかにおいてデータの転送が実行される場合（入力信号と出力信号が異なる場合）にのみ、クロック制御回路は、クロック信号を複数のフリップフロップに供給する。従って、各フリップフロップのクロック入力端子につながる２つのドライバの動作が抑制されると共に、その機能の実現に必要なブロックの数の増加が抑制され、効率的に消費電力を低減することが可能となる。【００１４】
【特許文献１】特開平５−１９１２２４号公報
【特許文献２】特開２００６−２２９７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
なお、上記特許文献１及び２の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は本発明において与えられる。【００１６】
第１の問題点は、従来の技術においては、同期化回路内での不正な信号の発生の可能性を排除できないことである。例えば、図８に示す同期化回路１３０ではＦＦ１３１でのタイミング違反の可能性を完全に排除することができない。また、図１０に示す同期化回路１５０内のＳＲラッチ１５３は、Ｓ＝Ｒ＝１（ＨＩＧＨ）の入力が禁止されており、この信号の組合せが入力される場合、出力信号が発振してしまうことがある。【００１７】
第２の問題点は、同期化完了までの時間がかかることである。不正な信号が発生した場合、不正な信号が正常な信号へと収束するまでの時間、同期化回路は同期信号を出力できない。クロックの周波数が高いほど、不正な信号の継続時間の期待値がクロック周期に対して相対的に大きくなるため、同期化に要する時間が顕在化する。【００１８】
本発明の目的は、高速性と高信頼性を両立することができる同期化装置および同期化方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の１つのアスペクト（側面）に係る同期化装置は、非同期信号とクロック信号を入力し、該クロック信号に同期する同期信号を出力する同期化装置であって、記憶制御信号によって非同期信号を記憶する記憶手段と、記憶手段から出力される出力信号の値と非同期信号の値とを比較して等しいか否かを示す比較結果信号を出力する信号比較手段と、比較結果信号における一方への変化に対応して記憶制御信号を生成すると共に、記憶制御信号の生成タイミングをクロック信号の信号レベルに応じて変更する記憶制御手段と、を備え、記憶手段の出力信号を元に同期信号を出力する。【００２０】
本発明の他のアスペクト（側面）に係る同期化方法は、非同期信号とクロック信号を入力し、出力信号を元に該クロック信号に同期する同期信号を出力する方法であって、出力信号の値と非同期信号の値とを比較して等しいか否かを示す比較結果信号を求めるステップと、比較結果信号における一方への変化に対応して記憶制御信号を生成すると共に、記憶制御信号の生成タイミングをクロック信号の信号レベルに応じて変更するステップと、記憶制御信号によって非同期信号を記憶するステップと、を含む。
【発明の効果】
【００２１】
本発明によれば、クロック信号への同期化における高速性と高信頼性を両立することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例に係る同期化装置の構成を示す図である。
【図２】本発明の実施例に係る同期化装置の動作を表すフローチャートである。
【図３】本発明の実施例に係る同期化装置の回路図である。
【図４】本発明の実施例に係る非対称型Ｃ素子の回路図および状態遷移表である。
【図５】本発明の実施例に係る同期化装置の第１のタイミングチャートである。
【図６】本発明の実施例に係る同期化装置の第２のタイミングチャートである。
【図７】本発明の実施例に係る非対称型Ｃ素子の他の回路図である。
【図８】従来の同期化装置の回路図である。
【図９】従来の同期化装置の動作を表すタイミングチャートである。
【図１０】特許文献１に記載の同期化装置の回路図である。
【符号の説明】
【００２３】
１０、６０  同期化装置
１１  信号比較手段
１２  記憶制御手段
１３  記憶手段
６１  ＸＮＯＲゲート
６２  非対称型Ｃ素子
６３  Ｄラッチ
６４、ＩＮＶ１、ＩＮＶ２  ＮＯＴゲート
６５  フリップフロップ回路
７１  ＯＲゲート
７２  ＡＮＤゲート
７３  フィードバック・ループ
ＭＮ１  ｎＭＯＳトランジスタ
ＭＰ１、ＭＰ２  ｐＭＯＳトランジスタ
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態に係る同期化装置は、非同期信号とクロック信号を入力し、同期信号を出力する回路であって、記憶手段と、記憶手段からの出力信号の値と非同期信号の値を比較して等しいか否かを示す比較結果信号を出力する信号比較手段と、比較結果信号とクロック信号を待ち合せて直近のクロック・エッジまでの時間に応じて記憶手段を制御する記憶制御信号を生成する記憶制御手段と、を備える。【００２５】
本発明の同期化装置において、記憶手段を１つ以上のラッチあるいはフリップ・フロップで構成するようにしてもよい。【００２６】
本発明の同期化装置において、信号比較手段を排他的論理和ゲートあるいは排他的論理和の否定ゲートにより構成するようにしてもよい。【００２７】
本発明の同期化装置において、信号比較手段を比較演算回路により構成するようにしてもよい。【００２８】
本発明の同期化装置において、記憶制御手段は、２入力および１出力を持ち、入力信号の双方の値が論理値０の場合に論理値０を出力し、入力信号のうち一方の値が論理値１の場合には他方の値に関わらず論理値１を出力し、入力信号のうち前者の値が論理値０で後者の値が論理値１になる場合には直前までに出力していた値を保持する２入力非対称型Ｃ素子で構成するようにしてもよい。【００２９】
本発明の同期化装置において、非対称型Ｃ素子を、論理ゲートの組合せにより構成するようにしてもよい。【００３０】
本発明の同期化装置において、非対称型Ｃ素子を、２入力論理和ゲートと２入力論理積ゲートを用いて、論理和ゲートの入力の一方を当該素子への入力と接続して他方を論理積ゲートの出力と接続して、論理積ゲートの入力の一方を当該素子への入力と接続して他方を論理和ゲートの出力と接続して構成するようにしてもよい。【００３１】
本発明の同期化装置において、非対称型Ｃ素子を、３つの端子を持ち、１つの端子への入力信号が高電位である場合には、残り２つの端子間の信号を通過させ、前者の端子への入力信号が低電位である場合には、後者の２つの端子間の信号を遮断する第１のスイッチング素子と、３つの端子を持ち、１つの端子への入力信号が低電位である場合には、残り２つの端子間の信号を通過させ、前者の端子への入力信号が高電位である場合には、後者の２つの端子間の信号を遮断する第２のスイッチング素子と、入力が電源あるいは接地に接続されているときは電源電圧あるいは接地電圧を出力し、入力が電源にも接地にも接続されていないときは出力信号を保持する記憶回路を用いて構成するようにしてもよい。【００３２】
本発明の同期化装置において、第１のスイッチング素子としてｐＭＯＳトランジスタを用い、第２のスイッチング素子としてｎＭＯＳトランジスタを用い、記憶回路を偶数個の否定ゲートを環状に接続する回路を用いて構成するようにしてもよい。【００３３】
本発明の同期化装置は、信号比較手段と、記憶制御手段と、記憶手段とを備え、記憶手段に記憶されている信号と当該システムへ入力される非同期信号とを信号比較手段によって比較し、非同期信号の状態遷移を検知して比較結果信号を生成して、記憶制御手段により当該システムへ入力されるクロック信号と比較結果信号を待ち合せることにより、直近のクロック・エッジまでクロック周期の半分以上の時間があれば即座に記憶制御信号を生成し、直近のクロック・エッジまでクロック周期の半分未満しかなければ当該エッジの後に記憶制御信号を生成して、記憶制御信号により記憶手段に非同期信号を記憶するように動作する。【００３４】
このような構成の同期化装置によれば、記憶手段により入力される非同期信号の状態遷移を一時的に当該システムの出力から遮断して、記憶制御手段によりクロック信号と比較結果信号の待ち合わせを行うことでクロック・エッジ近傍の時間帯を避けて記憶制御信号を出力して記憶手段に非同期信号を記憶させることにより、クロック・エッジ近傍の時間帯に当該システムの出力同期信号の状態を遷移させることを避けることができる。【００３５】
また、入力非同期信号の検知から記憶手段への記憶制御信号入力までに、信号比較手段と記憶制御手段の遅延時間分だけ時間差を確保できるため記憶手段でのタイミング違反による不正な信号の発生を防ぐことができるとともに、禁止組合せのない待合せ手段で実現できる記憶制御手段を用いることにより不正な信号の発生を防ぐことができるため、高い信頼性を実現することができる。【００３６】
さらに、不正な信号が発生しないため、不正な信号が正常な信号へ収束するまでの時間的余裕を確保する必要がなくなり、高速性を実現することができる。【００３７】
また、本発明の同期化装置において、記憶制御手段は、比較結果信号が一致から不一致に変化した場合において、クロック信号が第１のレベルにある場合には記憶制御信号をアクティブとし、クロック信号が第２のレベルにある場合にはクロック信号が第１のレベルに遷移したタイミングで記憶制御信号をアクティブとするように構成され、記憶手段は、記憶制御信号がアクティブの場合に非同期信号を出力信号として出力し、記憶制御信号がアクティブでなくなった場合には、アクティブの場合における非同期信号のレベルを保持するように構成されてもよい。【００３８】
本発明の同期化装置において、記憶手段は、１つ以上のラッチ回路あるいはフリップ・フロップ回路で構成されてもよい。【００３９】
本発明の同期化装置において、信号比較手段は、排他的論理和ゲートを含んでもよい。【００４０】
本発明の同期化装置において、信号比較手段は、比較演算回路により構成されてもよい。【００４１】
本発明の同期化装置において、記憶制御手段は、比較結果信号が不一致を示すと共にクロック信号が第１のレベルにある場合には記憶制御信号としてアクティブであることを示す論理値を出力し、比較結果信号が一致を示す場合にはクロック信号のレベルに関わらず記憶制御信号としてアクティブでないことを示す論理値を出力し、比較結果信号が不一致を示すと共にクロック信号が第２のレベルにある場合には直前までに出力していた論理値を記憶制御信号として出力すると共に、直前までに出力していた論理値を保持する、非対称型Ｃ素子で構成されてもよい。【００４２】
本発明の同期化装置において、非対称型Ｃ素子は、２入力論理和ゲートと２入力論理積ゲートを備え、論理和ゲートは、一方の入力を比較結果信号が与えられる非対称型Ｃ素子の一方の入力とし、他方の入力を論理積ゲートの出力に接続し、論理積ゲートは、一方の入力をクロック信号が与えられる非対称型Ｃ素子の他方の入力とし、他方の入力を論理和ゲートの出力に接続し、論理和ゲートの出力を記憶制御信号が出力される非対称型Ｃ素子の出力とするように構成されてもよい。【００４３】
本発明の同期化装置において、非対称型Ｃ素子は、第１、第２および第３のスイッチ素子と、記憶回路を備え、第１のスイッチ素子は、一端を接地し、他端を記憶回路の一端に接続し、制御端に比較結果信号を与え、第２のスイッチ素子は、一端を記憶回路の一端に接続し、他端を第３のスイッチ素子の一端に接続し、制御端に比較結果信号を与え、第３のスイッチ素子は、他端を正の電源に接続し、制御端にクロック信号を与え、記憶回路は、一端と他端とに相反する論理値を与えるように記憶すると共に、他端から記憶制御信号を出力するように構成されてもよい。【００４４】
本発明の同期化装置において、第１のスイッチング素子としてｎＭＯＳトランジスタを用い、第２、第３のスイッチング素子としてｐＭＯＳトランジスタを用い、記憶回路を、偶数個の否定ゲートを環状に接続する回路を用いて構成してもよい。【００４５】
本発明の第１の効果は、クロック・エッジのタイミングを回避して、入力非同期信号の変化を出力同期信号の変化として伝えることができることにある。その理由は、記憶制御手段がクロック信号と比較結果信号の待ち合わせを行い、直近のクロック・エッジまでに充分な時間があれば即座に入力非同期信号の変化を出力同期信号の変化として伝えるための記憶制御信号を生成し、直近のクロック・エッジまでに充分な時間がなければさらに次のクロック・エッジまで信号変化伝達を待機させるよう記憶制御信号の生成を遅らせるためである。【００４６】
第２の効果は、同期化装置内での不正な信号の発生を抑制できることにある。その理由は、信号比較手段、記憶制御手段および記憶手段として仕様上の禁止入力組合せを持たない構成要素を用いるとともに、非同期信号の入力から記憶制御信号の生成までに信号比較手段および記憶制御手段の遅延時間の時間差を確保することによって記憶手段におけるタイミング違反を回避するためである。【００４７】
第３の効果は、高速な同期化を実現できることにある。その理由は、禁止入力やタイミング違反による不正な信号の発生を防ぎ、不正な信号が正常な信号へ収束するまでの時間的余裕を確保することなく動作するためである。【００４８】
以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００４９】
図１は、本発明の実施例に係る同期化装置の構成を示す図である。図１において、同期化装置１０は、信号比較手段１１と、記憶制御手段１２と、記憶手段１３とを備える。【００５０】
信号比較手段１１は、同期化装置１０に入力される非同期信号Ｄと記憶手段１３から出力される出力信号Ｑとを入力してＤとＱの値を比較し、比較結果としてＤとＱの値が同一であるか否かを示す比較結果信号Ｃｍｐを出力する。【００５１】
記憶制御手段１２は、比較結果信号Ｃｍｐとクロック信号ＣＬＫを入力し、比較結果信号Ｃｍｐにおける一方への変化時において、クロック信号ＣＬＫが第１のレベルにある場合には記憶制御信号Ｇをアクティブとし、クロック信号ＣＬＫが第２のレベルにある場合にはクロック信号ＣＬＫが第１のレベルに遷移したタイミングで記憶制御信号Ｇをアクティブとする。ここで、クロック信号ＣＬＫがデューティ比５０％であるとする。クロック信号ＣＬＫの直近立ち上がりエッジまでクロック周期の半分以上の時間がある場合、記憶手段１３に信号経路を開いて出力信号Ｑの値がＤの値と同じにするよう動作させるための記憶制御信号Ｇを生成して出力する。また、クロック信号ＣＬＫの直近立ち上がりエッジまでクロック周期の半分未満の時間しかなければ、記憶手段１３に信号経路を閉じて出力信号Ｑの値がＤの値と同じにするのを立ち上がりエッジの直後まで遅らせてから記憶制御信号Ｇを生成して出力する。【００５２】
記憶手段１３は、非同期信号Ｄと記憶制御信号Ｇを入力し、記憶制御信号Ｇの値に応じて、入出力間の信号経路を開いて出力信号Ｑの値がＤの値と同じになるように動作するか、入出力間の信号経路を閉じて出力信号Ｑの値を保持するように動作するかのいずれかを行う。すなわち、記憶制御信号Ｇがアクティブの場合に出力信号Ｑとして非同期信号Ｄを出力し、憶制御信号Ｇがアクティブでなくなった場合には、アクティブの場合における非同期信号Ｄのレベルを保持するように構成される。【００５３】
次に、図１の構成図及び図２のフローチャートを参照して同期化装置１０の動作について説明する。【００５４】
同期化装置１０の内部において、比較結果信号Ｃｍｐは、「等値」あるいは「相違」のいずれかに対応する値をとる。また、記憶制御信号Ｇは、「開」あるいは「閉」のいずれかに対応する値をとる。さらに、クロック信号ＣＬＫは、「ＨＩＧＨ」あるいは「ＬＯＷ」のいずれかの値をとり、デューティ比が５０％であるとする。尚、同期化装置１０により出力される出力信号Ｑは、クロック信号ＣＬＫの立ち上がりエッジでの信号遷移が禁止されているものとする。【００５５】
同期化装置１０の初期状態において、非同期信号Ｄと出力信号Ｑの値が等しく（Ｄ＝Ｑ）、比較結果信号Ｃｍｐの値が「等値」で、記憶制御信号Ｇの値が「閉」である（図２のステップＳ２０）。【００５６】
同期化装置１０において、非同期信号Ｄの値に変化がない限りは（図２のステップＳ２１のＮｏ）、クロック信号ＣＬＫの値にかかわらず初期状態が維持される。非同期信号Ｄの値に変化がありＤ≠Ｑとなったとき（図２のステップＳ２１のＹｅｓ）、信号比較手段１１は、ＤおよびＱの値の比較を行い比較結果信号Ｃｍｐの値を「相違」に変化させる（図２のステップＳ２２）。【００５７】
記憶制御手段１２は、比較結果信号Ｃｍｐの変化の時点でクロック信号ＣＬＫの値が「ＨＩＧＨ」であるときは（図２のステップＳ２３のＹｅｓ）、直ちに記憶制御信号Ｇを「開」（アクティブ状態）に変化させる（図２のステップＳ２４）。比較結果信号Ｃｍｐの変化の時点でクロック信号ＣＬＫの値が「ＬＯＷ」であるときは（図２のステップＳ２３のＮｏ）、記憶制御信号Ｇの値を「閉」のまま保持して、クロック信号ＣＬＫの値が「ＨＩＧＨ」になるのを待つ。【００５８】
記憶制御信号Ｇの変化により、記憶手段１３は、入出力間の信号経路を開いて、出力信号Ｑの値を非同期信号Ｄの値と同じになるように変化させる（図２のステップＳ２５）。【００５９】
出力信号Ｑの変化により、信号比較手段１１は、比較結果信号Ｃｍｐの値を「等値」に変化させる（図２のステップＳ２６）。【００６０】
比較結果信号Ｃｍｐの変化により、記憶制御手段１２は、クロック信号ＣＬＫの値に関わらず、記憶制御信号Ｇの値を「閉」に変化させる（図２のステップＳ２７）。【００６１】
記憶制御信号Ｇの変化により、記憶手段１３は、入出力間の信号経路を閉じて、出力信号Ｑの値を記憶して（図２のステップＳ２８）、初期状態に戻る（図２のステップＳ２０）。【００６２】
同期化装置１０は、入力される非同期信号Ｄの値に変化があったときに、記憶手段１３によって非同期信号Ｄの変化を一時的に遮断しておき、非同期信号Ｄの変化を信号比較手段１１で検出することで同期化を開始する。【００６３】
このときクロック信号ＣＬＫの値がＨＩＧＨであれば、次のクロックの立ち上がりエッジまでにクロックサイクルの半周期以上かつ１周期未満の時間があるため、記憶手段１３に入出力間の信号経路を開かせる。【００６４】
一方、クロック信号ＣＬＫの値がＬＯＷであれば、次のクロックの立ち上がりエッジまでにクロックサイクルの半周期未満の時間しかないため、記憶制御手段１２によってクロック信号ＣＬＫの値がＨＩＧＨになるのを待たせて、クロック信号ＣＬＫの値がＨＩＧＨになったときに記憶手段１３に入出力間の信号経路を開かせる。【００６５】
同期化装置１０は、このように動作することで、クロック信号ＣＬＫの立ち上がりエッジの前後の時間帯に出力信号Ｑの値が変化することを回避することができる。【００６６】
記憶制御手段１２は、比較結果信号Ｃｍｐおよびクロック信号ＣＬＫの値の組合せのいずれに対しても動作が定義されており禁止入力を持たない。また、非同期信号Ｄの値が変化してから記憶制御信号Ｇが生成されるまでに信号比較手段１１および記憶制御手段１２の遅延時間がかかるため、記憶手段１３の入力である非同期信号Ｄおよび記憶制御信号Ｇの間でタイミング違反が起こることがない。したがって、同期化装置１０は内部で不正な信号を発生させることなく動作することが可能である。【００６７】
さらに、同期化装置１０は、クロック信号ＣＬＫが高い周波数であっても、信頼性を損なうことなく、同期化装置１０へ入力される非同期信号Ｄの変化が起こってから平均で１クロックサイクル後に同期化を完了させることが可能である。【００６８】
次に、具体的な回路例およびタイミングチャートを用いて同期化装置の詳細について説明する。【００６９】
図３は、本発明の実施例に係る同期化装置の回路図である。図３において、同期化装置６０は、ＸＮＯＲゲート（出力に論理否定の付いた排他的論理和回路）６１、非対称型Ｃ素子６２、Ｄラッチ６３、ＮＯＴゲート（論理反転回路）６４を備える。同期化装置６０は、信号比較手段１１としてＸＮＯＲゲート６１を用い、記憶制御手段１２として非対称型Ｃ素子６２およびＮＯＴゲート６４を用い、記憶手段１３としてＤラッチ６３を用いる。ＮＯＴゲート６４は、クロック信号ＣＬＫを反転して、非対称型Ｃ素子６２の一方の入力端に与える。【００７０】
また、同期化装置６０は、外部にフリップフロップ回路６５を備える。フリップフロップ回路６５は、同期化装置６０の出力信号Ｑをクロック信号ＣＬＫの立ち上がりでラッチし、クロック信号ＣＬＫに同期化した出力信号Ｓｏｕｔを出力する。【００７１】
尚、Ｄラッチ６３は、記憶制御信号Ｇの値がＬＯＷであるとき、出力信号Ｑの値を非同期信号Ｄの値と同一とし、記憶制御信号Ｇの値がＨＩＧＨであるときには、記憶制御信号Ｇの立ち上がりの時点での出力信号Ｑの信号状態を保持するように動作する。【００７２】
以下、クロック信号ＣＬＫおよび記憶制御信号Ｇの値がＨＩＧＨである場合を論理値１と表記し、信号の値がＬＯＷである場合を論理値０として表記する。【００７３】
非対称型Ｃ素子６２は、図４（Ａ）に示されるように２入力のＯＲゲート７１および２入力のＡＮＤゲート７２とフィードバック・ループ７３とを備える。ＯＲゲート７１は、一方の入力端をＡとし、他方の入力端をＡＮＤゲート７２の出力端と接続する。ＡＮＤゲート７２は、一方の入力端をＢとし、他方の入力端をＯＲゲート７１の出力端であるＹと接続する（フィードバック・ループ７３）。このような構成の非対称型Ｃ素子６２において、図４（Ｂ）の動作表に示されるようにＡ、Ｂの論理値によってＹの論理値が決定される。ここで、Ａ、Ｂ、Ｙには、比較結果信号Ｃｍｐ、クロック信号ＣＬＫの反転信号、記憶制御信号Ｇがそれぞれ与えられる。【００７４】
なお、同期化装置６０において、クロック信号ＣＬＫの入力から、非対称型Ｃ素子６２およびＤラッチ６３を経由して、出力信号Ｑの出力までの信号遅延は、クロック信号ＣＬＫのサイクル時間の半分以下であるとする。【００７５】
同期化装置６０は、図５および図６のタイミングチャートに示されるように動作する。【００７６】
図５のタイミングチャートは、クロック信号ＣＬＫが１のときに、非同期信号Ｄの値が変化した場合の動作を示している。【００７７】
クロック・エッジｔ８０からクロック・エッジｔ８３の間に、非同期信号Ｄの値が０から１に変化したとする。【００７８】
このとき、ＸＮＯＲゲート６１は、比較結果信号Ｃｍｐの値を１から０に変化させる（図２のステップＳ２１およびステップＳ２２、図５の信号遷移ｔ８４）。【００７９】
比較結果信号Ｃｍｐの値が０になったとき、クロック信号ＣＬＫの値が１であるため、非対称型Ｃ素子６２は、図４（Ｂ）の動作表に基づき（Ａ＝Ｃｍｐ＝０かつＢ＝ＣＬＫの否定＝０ならば、Ｙ＝Ｇ＝０）、記憶制御信号Ｇの値を１から０に変化させる（図２のステップＳ２３およびステップＳ２４、図５の信号遷移ｔ８５）。【００８０】
記憶制御信号Ｇの値が０となったため、Ｄラッチ６３は、入出力間の信号経路を開いて出力信号Ｑの値を１に変化させる（図２のステップＳ２５、図５の信号遷移ｔ８６）。【００８１】
出力信号Ｑの値が１となり非同期信号Ｄの値と等しくなったため、ＸＮＯＲゲート６１は、比較結果信号Ｃｍｐの値を０から１に変化させる（図２のステップＳ２６、図５の信号遷移ｔ８７）。【００８２】
比較結果信号Ｃｍｐの値が１になったとき、非対称型Ｃ素子６２は、図４（Ｂ）の動作表に基づき（Ａ＝Ｃｍｐ＝１ならばＹ＝Ｇ＝１）、入力信号ＣＬＫの値に関わらず、記憶制御信号Ｇの値を０から１に変化させる（図２のステップＳ２７、図５の信号遷移ｔ８８）。【００８３】
記憶制御信号Ｇの値が１となったため、Ｄラッチ６３は、入出力間の信号経路を閉じて出力信号Ｑの値１を記憶して保持する（図２のステップＳ２８）。【００８４】
ここで、同期化装置６０から出力される出力信号Ｑの値は、クロック信号ＣＬＫの立ち上がりエッジｔ８１以前に変化している。したがって、フリップフロップ回路６５は、出力信号Ｑを、クロック信号ＣＬＫに同期してタイミングｔ８１の時点でタイミング違反をおかすことなく取り込むことができる。【００８５】
図６のタイミングチャートは、クロック信号が０のときに、非同期信号Ｄの値が変化した場合の動作を示している。【００８６】
クロック・エッジｔ９３からクロック・エッジｔ９１の間に、非同期信号Ｄの値が０から１に変化したとする。【００８７】
このとき、ＸＮＯＲゲート６１は、比較結果信号Ｃｍｐの値を１から０に変化させる（図２のステップＳ２１およびステップＳ２２、図６の信号遷移ｔ９４）。【００８８】
比較結果信号Ｃｍｐの値が０になったとき、クロック信号ＣＬＫの値が０であるため、非対称型Ｃ素子６２は、図４（Ｂ）の動作表に基づき（Ａ＝Ｃｍｐ＝０かつＢ＝ＣＬＫの否定＝１ならば、Ｙ＝Ｇは前状態保持）、記憶制御信号Ｇの値を１のまま保持する（図２のステップＳ２３およびステップＳ２４）。【００８９】
その後、クロック信号ＣＬＫの値が１となったとき、記憶制御信号Ｇの値を１から０に変化させる（図２のステップＳ２３およびステップＳ２４、図６の信号遷移ｔ９５）。【００９０】
記憶制御信号Ｇの値が０となったため、Ｄラッチ６３は、入出力間の信号経路を開いて出力信号Ｑの値を１に変化させる（図２のステップＳ２５、図６の信号遷移ｔ９６）。【００９１】
出力信号Ｑの値が１となり非同期信号Ｄの値と等しくなったため、ＸＮＯＲゲート６１は、比較結果信号Ｃｍｐの値を０から１に変化させる（図２のステップＳ２６、図６の信号遷移ｔ９７）。【００９２】
比較結果信号Ｃｍｐの値が１になったとき、非対称型Ｃ素子６２は、図４（Ｂ）の動作表に基づき（Ａ＝Ｃｍｐ＝１ならばＹ＝Ｇ＝１）、クロック信号ＣＬＫの値に関わらず、記憶制御信号Ｇの値を０から１に変化させる（図２のステップＳ２７、図６の信号遷移ｔ９８）。【００９３】
記憶制御信号Ｇの値が１となったため、Ｄラッチ６３は、入出力間の信号経路を閉じて出力信号Ｑの値１を記憶して保持する（図２のステップＳ２８）。【００９４】
ここで、同期化装置６０から出力される出力信号Ｑの値は、クロック信号ＣＬＫの立ち上がりエッジｔ９１以後で、かつ立ち上がりエッジｔ９２以前に変化している。したがって、フリップフロップ回路６５は、出力信号Ｑを、クロック信号ＣＬＫに同期してタイミングｔ９２の時点でタイミング違反をおかすことなく取り込むことができる。【００９５】
本実施例において、同期化装置６０は、ＸＮＯＲゲート６１、非対称型Ｃ素子６２およびＤラッチ６３を用いている。これらの構成要素における入力信号の組合せには、仕様上禁止されているものはない。Ｄラッチ６３の入力である記憶制御信号Ｇは、ＸＮＯＲゲート６１および非対称型Ｃ素子６２によってＤラッチ６３の入力である非同期信号Ｄから生成されている。すなわち、非同期信号Ｄの変化は、記憶制御信号Ｇの変化に対して充分な時間差を持って先行している。したがって、Ｄラッチ６３においてタイミング違反は発生せず、同期化装置６０内で不正な信号を発生させない効果が得られる。【００９６】
また、非対称型Ｃ素子６２を用いて、クロック信号ＣＬＫの値が１であって次のクロック信号ＣＬＫの立ち上がりエッジまでクロック信号ＣＬＫの半周期以上の時間がある場合は、Ｄラッチ６３に非同期信号Ｄの変化を通過させる。一方、クロック信号ＣＬＫの値が０であって次の信号ＣＬＫの立ち上がりエッジまでクロック信号ＣＬＫの半周期未満の時間しかない場合は、Ｄラッチ６３において非同期信号Ｄの変化を一時的に遮断させる。同期化装置６０は、このように動作することで、クロック・エッジの時点で非同期信号Ｄの変化が出力信号Ｑの変化として出力されることを回避する。すなわち、出力信号Ｑを入力とする同期式回路内の素子でタイミング違反が起こることを防ぐ効果が得られる。【００９７】
さらに、クロック信号ＣＬＫの周波数に関わらず、非同期信号Ｄの値の変化があった次の立ち上がりエッジあるいはさらに次の立ち上がりエッジで同期化を完了するため、高速な同期化を実現するという効果が得られる。【００９８】
本実施例の同期化装置６０の他の構成例としては、Ｄラッチ６３を一つだけではなく複数用いる構成も可能である。この場合、図１の信号比較手段１１は、ＸＮＯＲゲート６１の代わりに、比較演算回路を用いる構成となる。【００９９】
本実施例の同期化装置６０のさらに他の構成例としては、Ｄラッチ６３の代わりにアナログ信号の信号伝達と遮断および記憶を行う記憶素子による構成も可能である。この場合、図１の信号比較手段１１は、ＸＮＯＲゲート６１の代わりに、同期化装置６０へ入力される非同期アナログ信号および同期化装置６０より出力される同期アナログ信号の比較を行うアナログ演算回路を用いる構成となる。【０１００】
本実施例の同期化装置６０のまたさらに他の構成例としては、Ｄラッチ６３の代わりにエッジ・トリガ型のフリップ・フロップ（ＦＦ）を用いる構成が可能である。エッジ・トリガ型のフリップ・フロップが立ち上がりエッジで駆動される素子であるならば、非対称型Ｃ素子６２およびフリップ・フロップの間にＮＯＴゲートを挿入する構成となる。この場合の動作は、図２のステップＳ２４において、エッジ・トリガ型のフリップ・フロップを駆動させるエッジを生成するように記憶制御信号Ｇを変化させる。また、ステップＳ２５でエッジ・トリガ型のフリップ・フロップが非同期信号Ｄの記憶を行う。さらに、ステップＳ２７で単純に記憶制御信号Ｇを初期状態に戻した後にステップＳ２０へ戻るように変更した動作となる。【０１０１】
本実施例の同期化装置６０における非対称型Ｃ素子６２の他の構成例としては、図７に示されるような、ｐＭＯＳトランジスタＭＰ１、ＭＰ２、ｎＭＯＳトランジスタＭＮ１およびＮＯＴゲートＩＮＶ１、ＩＮＶ２による構成が可能である。ｐＭＯＳトランジスタＭＰ１は、ソースを電源に接続し、ゲートをノードＢに接続し、ドレインをｐＭＯＳトランジスタＭＰ２のソースに接続する。ｐＭＯＳトランジスタＭＰ２は、ゲートをノードＡに接続し、ドレインをｎＭＯＳトランジスタＭＮ１のドレインであるノードＸに接続する。ｎＭＯＳトランジスタＭＮ１は、ゲートをノードＡに接続し、ソースを接地する。ＮＯＴゲートＩＮＶ１は、入力端をノードＸに接続し、出力端をノードＹに接続する。ＮＯＴゲートＩＮＶ２は、入力端をノードＹに接続し、出力端をノードＸに接続する。【０１０２】
なお、複数個のＮＯＴゲートを用いて、ノードＸと出力Ｙの間のＮＯＴゲートの個数を奇数とするように構成してもよい。【０１０３】
このような構成の非対称型Ｃ素子６２においても、図４（Ｂ）に示したと同様の状態遷移動作がなされる。【０１０４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組合せないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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