(57)【要約】  要求性能に基づき所望の演算処理を複数の演算要素で分担する構成である並列処理半導体集積回路装置において、要求処理性能と半導体集積回路装置特性と動作環境によらず各条件において消費電力を最小化可能な並列処理半導体集積回路装置を提供する。  並列処理半導体集積回路装置を構成する制御部６が、電力モニタ部５のモニタ結果に応じて、電源スイッチ部２とクロック生成部３と電源電圧変換部４を用いて、演算処理部１の並列度を変化させ、並列度に応じた電源周波数制御を行う。
2009119727.tif 000002
【特許請求の範囲】
【請求項１】
複数の演算処理手段と、
前記複数の演算処理をそれぞれ電源に接続する複数の電源スイッチ手段と、
スイッチング電流とリーク電流の電流比を検出する電流比検出手段と、
クロック周波数を制御するクロック生成手段と、
電源電圧を制御する電源電圧変換手段と、
前記電流比検出手段による検出の結果に応じて、前記複数の電源スイッチ手段を制御する制御手段と、を有することを特徴とする並列処理半導体集積回路装置。
【請求項２】
前記制御手段は、前記電流比検出手段による検出の結果、前記電流比が所定値より大きい場合、前記複数の電源スイッチ手段の電源接続数を増加させ、前記複数の演算処理手段の並列度を増加させ、
前記クロック生成手段は、前記複数の演算処理手段の並列度の増加にあわせて、クロック周波数を減少させ、
前記電源電圧変換手段は、前記クロック周波数の減少にあわせて、電源電圧を減少させることを特徴とする請求項１記載の並列処理半導体集積回路装置。
【請求項３】
前記制御手段は、前記電流比検出手段による検出の結果、前記電流比が所定値より小さい場合、前記複数の電源スイッチ手段の電源接続数を減少させ、前記複数の演算処理手段の並列度を減少させ、
前記電源電圧変換手段は、前記複数の演算処理手段の並列度の減少にあわせて、電源電圧を増加させ、
前記クロック生成手段は、前記電源電圧の増加にあわせて、前記クロック周波数を増加させることを特徴とする請求項１又は２記載の並列処理半導体集積回路装置。
【請求項４】
前記電流比検出手段は、電力又は温度のいずれかをモニタし、モニタした電力又は温度のいずれかに基づいて前記電流比を検出することを特徴とする請求項１から３のいずれか１項に記載の並列処理半導体集積回路装置。
【請求項５】
前記電流比検出手段に加えて、前記クロック生成手段により出力される内部クロック信号周期と内部回路遅延の大小を比較する遅延検出手段を有し、
前記電源電圧変換手段は、前記遅延検出手段による比較の結果に応じて、前記複数の演算処理手段の並列度から決まる内部クロック周波数にあわせて、電源電圧を制御することを特徴とする請求項１から４のいずれか１項に記載の並列処理半導体集積回路装置。
【請求項６】
複数の演算処理手段を備えた装置回路の並列処理方法であって、
スイッチング電流とリーク電流の電流比を検出する電流比検出ステップと、
前記電流比検出ステップの検出結果に応じて、前記複数の演算処理手段の並列度を制御する第１の制御ステップと、
前記第１の制御ステップの制御結果に応じて、クロック周波数及び電源電圧を制御する第２の制御ステップと、
を有することを特徴とする並列処理方法。
【請求項７】
前記第１の制御ステップでは、前記電流比検出ステップによる検出の結果、前記電流比が所定値より大きい場合、前記複数の演算処理手段の並列度を増加させ、
前記第２の制御ステップでは、前記複数の演算処理手段の並列度の増加にあわせて、クロック周波数及び電源電圧を減少させることを特徴とする請求項６記載の並列処理方法。
【請求項８】
前記第１の制御ステップでは、前記電流比検出ステップによる検出の結果、前記電流比が所定値より小さい場合、前記複数の演算処理手段の並列度を減少させ、
前記第２の制御ステップでは、前記複数の演算処理手段の並列度の減少にあわせて、クロック周波数及び電源電圧を増加させることを特徴とする請求項６又は７記載の並列処理方法。
【請求項９】
前記検出ステップでは、電力又は温度のいずれかをモニタし、モニタした電力又は温度のいずれかに基づいて前記電流比を検出することを特徴とする請求項６から８のいずれか１項に記載の並列処理方法。
【請求項１０】
前記電流比検出ステップに加えて、内部クロック信号周期と内部回路遅延の大小を比較する遅延検出ステップを有し、
前記第２の制御ステップでは、前記遅延検出ステップによる比較の結果に応じて、前記複数の演算処理手段の並列度から決まる内部クロック周波数にあわせて、電源電圧を制御することを特徴とする請求項６から９のいずれか１項に記載の並列処理方法。
【請求項１１】
複数の演算処理手段の並列処理を実行させるためのプログラムであって、
スイッチング電流とリーク電流の電流比を検出する電流比検出処理と、
前記電流比検出処理の検出結果に応じて、前記複数の演算処理手段の並列度を制御する第１の制御処理と、
前記第１の制御処理の制御結果に応じて、クロック周波数及び電源電圧を制御する第２の制御処理と、
をコンピュータに実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、要求性能に基づき所望の演算処理をするための並列処理半導体集積回路装置に関し、特に、要求処理性能と半導体集積回路装置特性と動作環境に対応し、各条件において、消費電力の最小化を図るための並列処理半導体集積回路装置、並列処理方法及びプログラムに関する。
【背景技術】
【０００２】
デバイスの微細化に伴い、演算処理手段を複数持った並列処理半導体集積回路装置が提案されている。例えば、非特許文献１の図５．２．１に記載されている並列処理半導体集積回路装置では８０ヶの演算処理手段を集積している。【０００３】
また、演算処理手段の低電力化を進めるため、特許文献１では、電源電圧としきい値電圧を最適制御するためにスイッチング電流とリーク電流を一定比とするモニタ方式が提案されている。
【特許文献１】国際公開第２００６／０７３１７６号パンフレット
【非特許文献１】Ｓ．Ｖａｎｇａｌ，他，「Ａｎ  ８０−Ｔｉｌｅ  １．２８ＴＦＬＯＰＳ  Ｎｅｔｗｏｒｋ−ｏｎ−Ｃｈｉｐ  ｉｎ  ６５ｎｍ  ＣＭＯＳ」，ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．９８−９９，Ｆｅｂ．２００７．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１と特許文献１に開示された並列処理半導体集積回路装置には以下に示す問題がある。【０００５】
第１の問題点は、先端デバイスで並列度を増やすとリーク電流が増加するということである。この問題が発生する原因は、先端デバイスでは、微細化により、デバイス寸法と電源電圧としきい値電圧をスケーリングすることに起因する。リーク電流は、低速、高電源電圧、低しきい値電圧、高温、時に、顕在化する。【０００６】
第２の問題点は、トランジスタのしきい値電圧制御が容易でないということである。この問題が発生する原因は、基板バイアスによりトランジスタのしきい値電圧を制御する場合、基板バイアス制御回路や基板バイアス供給配線が必要で、面積オーバーヘッドや電力オーバーヘッドが存在することに起因する。また、基板バイアス変化に対するトランジスタしきい値変化の割合を示す基板効果係数はデバイスに依存することにも起因する。基板効果係数が極めて小さいデバイスでは、十分なしきい値電圧制御が困難となるためである。【０００７】
本発明は、上記事情に鑑みてなされたものであり、スイッチング電流とリーク電流の比を調整可能で動作時の消費電力を低減できる並列処理半導体集積回路装置、並列処理方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる目的を達成するために、本発明の並列処理半導体集積回路装置は、複数の演算処理手段と、複数の演算処理をそれぞれ電源に接続する複数の電源スイッチ手段と、スイッチング電流とリーク電流の電流比を検出する電流比検出手段と、クロック周波数を制御するクロック生成手段と、電源電圧を制御する電源電圧変換手段と、電流比検出手段による検出の結果に応じて、複数の電源スイッチ手段を制御する制御手段と、を有することを特徴とする。【０００９】
本発明の並列処理方法は、複数の演算処理手段を備えた装置回路の並列処理方法であって、スイッチング電流とリーク電流の電流比を検出する電流比検出ステップと、電流比検出ステップの検出結果に応じて、複数の演算処理手段の並列度を制御する第１の制御ステップと、第１の制御ステップの制御結果に応じて、クロック周波数及び電源電圧を制御する第２の制御ステップと、を有することを特徴とする。【００１０】
本発明のプログラムは、複数の演算処理手段の並列処理を実行させるためのプログラムであって、スイッチング電流とリーク電流の電流比を検出する電流比検出処理と、電流比検出処理の検出結果に応じて、複数の演算処理手段の並列度を制御する第１の制御処理と、第１の制御処理の制御結果に応じて、クロック周波数及び電源電圧を制御する第２の制御処理と、をコンピュータに実行させることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、スイッチング電流とリーク電流の比を調整でき、動作時の消費電力を低減することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について添付図面を参照して詳細に説明する。【００１３】
〔本発明の実施形態の特徴〕
本発明の一実施形態としての並列処理半導体集積回路装置では、電力モニタ部がスイッチング電流（Ｉ＿ＳＷ）とリーク電流（Ｉ＿ＬＥＡＫ）の電流比を検出する。電流比がある値ａより大きければ消費電力最小点よりもＩ＿ＳＷが大きくＩ＿ＬＥＡＫが小さいと判断し、制御部は、Ｉ＿ＳＷを小さくしＩ＿ＬＥＡＫを大きくするため演算処理部の並列度を増加させる。電源スイッチ部のオン数を増加して演算処理部の通電稼動数を増やすことでＩ＿ＬＥＡＫは増加するが、並列度（稼動数）の増加にあわせて、クロック生成部はクロック周波数を低減し、電源電圧変換部は電源電圧を低下することでＩ＿ＳＷを削減する。一方、電流比がある値ａより小さければ消費電流最小点よりもＩ＿ＳＷが小さくＩ＿ＬＥＡＫが大きいと判断し、制御部は、Ｉ＿ＳＷを大きくしＩ＿ＬＥＡＫを小さくするために演算処理部の並列度（通電稼動数）を減少させる。電源電圧変換部は並列度（通電稼動数）の減少にあわせて電源電圧を上昇し、クロック生成部はクロック周波数を増加し、電源スイッチ部のオン数を減少し、消費電力最小を実現するＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比を実現する制御を行う。【００１４】
上記構成により、本発明の実施形態では、以下の効果を奏する。
第１の効果は、Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比に応じて並列度を変化させることで、電力最小のＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比を実現可能な並列処理半導体集積回路装置を提供することができる。その理由は、並列度の増減により、Ｉ＿ＬＥＡＫは同様に増減可能で、一方、同じ演算処理性能においては、並列度を増加するとクロック周波数と電源電圧を低減できるためＩ＿ＳＷを低減でき、また、並列度を減少するとクロック周波数と電源電圧を増加する必要があるためＩ＿ＳＷを増加できる、すなわち、並列度に基づく電源周波数制御によりＩ＿ＳＷとＩ＿ＬＥＡＫにトレードオフ関係を発生可能となるからである。【００１５】
第２の効果は、トランジスタデバイスの基板バイアス制御、及び基板効果に依存せずに、Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比を制御し、低電力化可能な制御方法を提供することができる。その理由は、演算処理部の並列度とクロック周波数と電源電圧というデバイスプロセスとは関係のないパラメータを制御パラメータとして消費電力を制御することが可能となるからである。【００１６】
〔第１の実施形態〕
図１は、本発明の第１の実施形態による並列処理低電力半導体集積回路装置の全体構成を示すブロック図である。１は演算処理部、２は電源スイッチ部、３はクロック生成部、４は電源電圧変換部、５は電力モニタ部、６は制御部、である。【００１７】
図２に示すように、演算処理部１、電源スイッチ部２は、演算要素ＰＥ（１０〜１７）毎に電源スイッチ（２０〜２７）と１対１に対応し、制御部６の出力に応じて制御される。電源スイッチ（２０〜２７）がオフされると、対応する演算要素ＰＥ（１０〜１７）のリーク電流が遮断され、電源スイッチ（２０〜２７）がオンされると、対応する演算要素ＰＥ（１０〜１７）は動作可能で、クロック信号が入力されれば演算処理を実行する。すなわち、電源スイッチ部２の制御により通電し稼動する演算処理部の数（並列度）を制御可能でオフ時にはリーク電流を遮断する。【００１８】
図３を用いて、クロック生成部３の詳細について説明する。クロック生成部３は、クロック生成コア部３１、分周部３２、から構成可能である。【００１９】
クロック生成部３は、クロック生成コア部３１において、外部クロックＣＬＫに同期し、必要な逓倍数を実現するため、内部で生成したクロック信号を分周した後、外部クロックと比較し、最終的な内部クロックを得る。並列処理においては、演算要素ＰＥ数Ｍ個を稼動させる場合、演算要素ＰＥ数１個の場合に対して、内部クロックをＭ分周可能であり、この分周機能を実現するのが分周部３２である。【００２０】
図４を用いて、電源電圧変換部４の詳細について説明する。電源電圧変換部４は、電源電圧変換コア部４１、参照電圧生成部４２、から構成可能である。【００２１】
電源電圧変換部４は、参照電圧に応じて出力電圧値を決定する電源電圧変換コア部４１と、制御入力に応じて参照電圧を変化させる参照電圧生成部４２により実現可能である。いずれもオンチップでもオフチップでも構成可能である。参照電圧制御信号であるＣＴＲＬ＿ＶＤＤは制御部６から供給される。詳細は後述する。参照電圧については、あらかじめ分周後のクロック周波数に対応する電源電圧等をルックアップテーブルに用意する手法と、遅延モニタを設けて分周後のクロック周期に対して十分な遅延マージンを確保可能な電源電圧を制御する手法（後述する第２の実施形態）がある。【００２２】
図５を用いて、電力モニタ部５の詳細について説明する。電力モニタ部５は、スイッチング電流レプリカ部５１、リーク電流レプリカ部５２、比較部５３、から構成可能である。【００２３】
電力モニタ部５は、スイッチング電流（Ｉ＿ＳＷ）レプリカ部５１とリーク電流（Ｉ＿ＬＥＡＫ）レプリカ部５２で生成した電流を、電流比較部５３でＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比が電力最小条件を与えるある値ａより大きいか小さいかを比較する。通電し稼動する演算要素数（並列度）が増加するとリーク電流Ｉ＿ＬＥＡＫは増加する。一方、通電し稼動する演算要素数（並列度）が増加すると、同じ処理性能を実現するためのクロック周波数を低減可能であり、あわせて電源電圧も低減できるためスイッチング電流Ｉ＿ＳＷは低下する。Ｉ＿ＬＥＡＫも電源電圧依存性を有し、低電源電圧では低下するが、特にサブスレッショルドリーク電流の電源電圧依存性は限定され、並列度の増加により総リーク電流は増加する。従って、並列度に基づく電源周波数制御により、Ｉ＿ＳＷとＩ＿ＬＥＡＫにはトレードオフの関係が生じ、ある並列度で消費電流（電力）が最小になる。特許文献１では片対数グラフ上で交差する２直線に近似できれば、最小条件は、２直線の傾きの比で一意に求まることが知られる。スイッチング電流レプリカ部５１とリーク電流レプリカ部５２、電流比較部５３は、この最小条件を検出する電力モニタを構成する。電力モニタ部５は、例えば、Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がある値ａより大きい場合は１０を、小さい場合は０１を、等しい場合は００を出力する。【００２４】
図６を用いて、制御部６の詳細について説明する。制御部６はシフトレジスタ６１、ＳＷエンコーダ６２、ＣＬＫエンコーダ６３、ＶＤＤエンコーダ６４、から構成可能である。【００２５】
制御部６は、電力モニタ部５のモニタ結果を受けて、電源スイッチ部２とクロック生成部３と電源電圧変換部４を制御する。シフトレジスタ部６１は、並列度を決めるための手段の一例で（演算要素数−１）ビット分のレジスタを用意する。内部クロックＣＬＫよりも周波数の低いシステムクロックＣＬＫ＿Ｓで制御する。シフトレジスタ６１は制御入力１０で左シフトアップ、制御入力０１で右シフトダウン、制御入力００でホールドとする。電力モニタ部５でＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比が電力最小条件を与えるある値ａより大きい場合は１０（ＵＰ）を出力するためシフトレジスタ部６１は１を下位ビットからシフトアップし、小さい場合は０１（ＤＯＷＮ）を出力するためシフトレジスタ部６１は０を上位ビットからシフトダウンし、等しい場合は００（ＨＯＬＤ）を出力するためシフトレジスタ部６１は停止する。最下位ビットは必ず１とし、１の数は１から演算要素数までの範囲で変化可能である。この各ビットを、ＳＷエンコーダ６２、ＣＬＫエンコーダ６３、ＶＤＤエンコーダ６４、で適宜変換することにより、電源スイッチ部２のオン／オフ数とクロック生成部３のクロック周波数（分周比）と電源電圧変換部４の参照電圧の制御信号を得る。本例の符号表現においては、図２の電源スイッチ部２については、そのまま入力信号を出力に割り当てれば、通電し稼動する演算要素ＰＥ数（並列度）を制御可能である。図７の分周部３２の構成例についても同様に制御可能である。図８の参照電圧生成部４２の構成例については１の最上位以外の１を０にする符号化を行うことで制御可能である。他の例としては、シフトレジスタ６１の代わりにアップダウンカウンタでも構成可能で、この場合、レジスタ数を削減可能であり、エンコーダ（６２、６３、６４）は仕様変更が必要である。【００２６】
次に、図９のタイミングチャート及び図１０のフローチャートを用いて、並列処理半導体集積回路装置の動作について説明する。図９は、電力モニタ部５の電力モニタ結果に応じて、通電し稼動する演算要素ＰＥ数（並列度）が変化する様子を示す。システムクロック信号ＣＬＫ＿Ｓに同期して電力モニタ結果が更新される。Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がある値ａより大きい場合（１０）は、制御部６のシフトレジスタ６１に１埋め左シフトアップし、１の最上位ビット位置が左に変化し、１の数が増加する。そして、電源スイッチ部２のオン数が増加し、演算処理部１の通電稼動数が増加する。クロック生成部は分周比を増加し、出力クロック周波数を低下させる。この時、クロック信号にヒゲを生じないように制御される。出力クロック周波数にあわせて、電源電圧変換部は参照電圧を下げ電源電圧を低下させる。以上によりＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比は低下する。次に、Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がある値ａより小さい場合（０１）は、０埋め右シフトダウンし、１の最上位ビット位置が右に変化し、１の数が減少する。そして、電源スイッチ部２のオン数が減少し、演算処理部１の通電稼動数が減少する。これに伴い、電源電圧変換部は参照電圧を上げ電源電圧を上昇させる。そして、クロック生成部は分周比を減少し、出力クロック周波数を上昇させる。以上によりＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比は増加する。【００２７】
図１０のフローチャートは、図９のタイミングチャートで説明した本実施形態の並列処理半導体集積回路装置の動作を、処理フローに分解して説明するものである。図１０に示すフローチャートにおいて、電力モニタリングをＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比がある値ａより大きいか及び小さいかの２段階で行う。Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がａより大きい場合、まず、並列度を上げ、クロック周波数を下げ、電源電圧を低下させる処理を行う。Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がａより小さい場合、まず、電源電圧を上げ、クロック周波数を上げ、並列度を下げる処理を行う。回路動作を保証するため、電源電圧の低下は後で、上昇は先に行う。【００２８】
〔第２の実施形態〕
図１５は、本発明の第２の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。上記第１の実施形態においては、電力モニタ部２の検出結果に基づき電源電圧を決めていたが、本実施形態ではそれに加えて遅延モニタ部７を有する。その遅延モニタ部７は、遅延レプリカ部７１、比較部７２から構成される。よって、本実施形態の電源電圧制御では、上記第１の実施形態のように、電力モニタや温度モニタにより、クロック周波数を決定する際にあらかじめ決定しておいた電流電圧値を選択できるだけでなく、遅延モニタにより、クロック周期よりも内部遅延回路が小さくなる最低電流電圧に決定することもできる。【００２９】
〔第３の実施形態〕
図１８は、本発明の第３の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。第１の実施形態においては、電力モニタ部２を構成ブロックの一部としていたが、本実施形態ではその代わりに温度モニタ部８を有する。【００３０】
〔第４の実施形態〕
図２０は、本発明の第４の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。第３の実施形態においては、温度モニタ部８の検出結果に基づき電源電圧を決めていたが、本実施形態ではその代わりに遅延モニタ部７を有する。【００３１】
〔第５の実施形態〕
図２２は、本発明の第５の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。第１の実施形態においては、電源スイッチ部２を電源（ＶＤＤ＿ＣＯＲＥ）と演算処理部１の間に配置していたが、本実施形態ではその代わりにＧＮＤ側に配置する。その演算処理部１と電源スイッチ部２の様子を図２３に示す。【００３２】
以上、本発明の各実施形態について説明したが、上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変形が可能である。【００３３】
例えば、上述した各実施形態における動作（本発明の一実施形態である並列処理方法）は、ハードウェア、または、ソフトウェア、あるいは、両者の複合構成によって実行することも可能である。【００３４】
ソフトウェアによる処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させてもよい。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させてもよい。【００３５】
例えば、プログラムは、記録媒体としてのハードディスクやＲＯＭ（Read Only Memory）に予め記録しておくことが可能である。あるいは、プログラムは、ＣＤ−ＲＯＭ(Compact Disc Read Only Memory)，ＭＯ(Magneto optical)ディスク，ＤＶＤ(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体に、一時的、あるいは、永続的に格納（記録）しておくことが可能である。このようなリムーバブル記録媒体は、いわゆるパッケージソフトウエアとして提供することが可能である。【００３６】
なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールする他、ダウンロードサイトから、コンピュータに無線転送してもよい。または、ＬＡＮ(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送してもよい。コンピュータでは、転送されてきたプログラムを受信し、内蔵するハードディスク等の記録媒体にインストールすることが可能である。【００３７】
また、上記実施形態で説明した処理動作に従って時系列的に実行されるのみならず、処理を実行する装置の処理能力、あるいは、必要に応じて並列的にあるいは個別に実行するように構築することも可能である。【００３８】
この出願は、２００８年３月２８日に出願された日本出願特願２００８−０８６６２２を基礎とする優先権を主張し、その開示を全てここに取り込む。
【産業上の利用可能性】
【００３９】
本発明の活用例として、低電力化の必要な携帯電話のようなバッテリー駆動のモバイル機器が挙げられる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態の構成を示すブロック図である。
【図２】本発明の第１の実施形態における並列処理半導体集積回路装置において、演算処理部１と電源スイッチ部２の構成を示すブロック図である。
【図３】本発明の第１の実施形態における並列処理半導体集積回路装置において、クロック生成部３の構成を示すブロック図である。
【図４】本発明の第１の実施形態における並列処理半導体集積回路装置において、電源電圧変換部４の構成を示すブロック図である。
【図５】本発明の第１の実施形態における並列処理半導体集積回路装置において、電力モニタ部５の構成を示すブロック図である。
【図６】本発明の第１の実施形態における並列処理半導体集積回路装置において、制御部６の構成を示すブロック図である。
【図７】本発明の第１の実施形態における並列処理半導体集積回路装置において、クロック生成部３の分周部３２の構成を示すブロック図である。
【図８】本発明の第１の実施形態における並列処理半導体集積回路装置において、電源電圧変換部４の参照電圧生成部４２の構成を示すブロック図である。
【図９】本発明の第１の実施形態における並列処理半導体集積回路装置の動作を示すタイミングチャートである。
【図１０】本発明の第１の実施形態における並列処理半導体集積回路装置の処理フローを示すフローチャートである。
【図１１】本発明の第１の実施形態における並列処理半導体集積回路装置において、電力最小の並列度を検出する電力モニタの原理を示すグラフである。
【図１２】本発明の第１の実施形態における並列処理半導体集積回路装置において、制御部６の出力信号の対応を示す表である。
【図１３】本発明の第１の実施形態における並列処理半導体集積回路装置において、クロック生成部３の分周部３２の各分周クロック信号を示す波形図である。
【図１４】本発明の第１の実施形態における並列処理半導体集積回路装置において、クロック周波数と電源電圧の関係を示すグラフである。
【図１５】本発明の第２の実施形態における並列処理半導体集積回路装置の構成を示すブロック図である。
【図１６】本発明の第２の実施形態における並列処理半導体集積回路装置において、遅延モニタ部７の構成を示すブロック図である。
【図１７】本発明の第２の実施形態における並列処理半導体集積回路装置において、制御部６の構成を示すブロック図である。
【図１８】本発明の第３の実施形態における並列処理半導体集積回路装置の構成を示すブロック図である。
【図１９】本発明の第３の実施形態における並列処理半導体集積回路装置において、制御部６の構成を示すブロック図である。
【図２０】本発明の第４の実施形態における並列処理半導体集積回路装置の構成を示すブロック図である。
【図２１】本発明の第４の実施形態における並列処理半導体集積回路装置において、制御部６の構成を示すブロック図である。
【図２２】本発明の第５の実施形態における並列処理半導体集積回路装置の構成を示すブロック図である。
【図２３】本発明の第５の実施形態における並列処理半導体集積回路装置において、演算処理部１と電源スイッチ部２の構成を示すブロック図である。
【図２４】従来の並列処理半導体集積回路装置の構成を示すブロック図である。
【符号の説明】
【００４１】
１    演算処理部
２    電源スイッチ部
３    クロック生成部
４    電源電圧変換部
５    電力モニタ部（電流比検出手段の一例）
６    制御部
７    遅延モニタ部
８    温度モニタ部（電流比検出手段の一例）
１１〜１８    演算要素ＰＥ
２１〜２８    電源スイッチ
３１    クロック生成コア部
３２    分周部
４１    電源電圧生成コア部
４２    参照電圧生成部
５１    スイッチング電流レプリカ部
５２    リーク電流レプリカ部
５３    電流比較部
６１    シフトレジスタ
６２    スイッチ（ＳＷ）エンコーダ
６３    クロック（ＣＬＫ）エンコーダ
６４    電源電圧（ＶＤＤ）エンコーダ
３２０１〜３２０８    分周器
３２１１〜３２１７    セレクタ
４２０１〜４２０８    抵抗
４２１１〜４２１８    スイッチ
７１    遅延レプリカ
７２    遅延比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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