(57)【要約】ＴＭＯＳ素子（４０）のための方法及び装置が提供されており、この素子は、第１表面でＮ−型ＪＦＥＴ領域（５６）によって分離された複数のＰ−ボディ領域（４６）の中に電気的に平行に設置されている複数のＮ−型ソース領域（５０）を備えている。ゲート（５３）は、ボディチャネル領域（４６）と、ボディ領域の間に位置するＪＦＥＴ領域（５６）との上に載っている。ＪＦＥＴ領域（５６）は、Ｎ−エピ領域（４４）を介して下にあるドレイン領域（４２）と連通している。イオン注入及び熱処理は、長さＬａｃｃのＪＥＦＴ領域（５６）内の正味活性ドーピング濃度Ｎｄと、長さＬｂｏｄｙのＰ−ボディ領域（４６）内の正味活性ドーピング濃度Ｎａとを調整して、Ｐ−ボディ及びＪＦＥＴ領域間の電荷平衡関係（Ｌｂｏｄｙ＊Ｎａ）＝ｋ１＊（Ｌａｃｃ＊Ｎｄ）が満足され、ここにｋ１は、約０．６＜ｋ１＜１．４である、とするために使用される。【選択図】図２
2009520365.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ素子において、
第１主面を有する第１導電率型の半導体基板と、
前記第１導電率型の第１領域であって、前記第１主面から前記基板の中に第１距離だけ伸長しており、前記第１主面と実質的に平行な方向に長さＬａｃｃを有していて、約Ｎｆｉｒｓｔの正味活性ドーパント濃度を有している、第１領域と、
第２の逆の導電率型の少なくとも一対の間隔を空けて配置されているボディ領域であって、前記第１主面から前記基板の中に第２距離だけ伸張しており、前記第１導電率型の前記第１領域によって分離されていて、それぞれが、前記第１主面と実質的に平行な方向に長さＬｂｏｄｙを有していて、約Ｎｓｅｃｏｎｄの正味活性ドーパント濃度を有している、ボディ領域と、
前記間隔を空けて配置されているボディ領域の中の実質的に前記第１面に設置されており、前記第１領域まで伸張している、チャネル領域と、
前記間隔を空けて配置されているボディ領域の中の実質的に前記第１面に設置されており、前記チャネル領域によって前記第１領域と分離されている、前記第１導電率型のソース領域と、
前記チャネル領域と前記第１領域の上にある前記第１面の上に設置されている絶縁ゲートと、
前記基板の前記第１領域の下に設置されている前記第１導電率型のドレイン領域と、を備えており、
（Ｌｂｏｄｙ＊Ｎｓｅｃｏｎｄ）＝ｋ１＊（Ｌａｃｃ＊Ｎｆｉｒｓｔ）であり、ｋ１は、約０．６＜ｋ１＜１．４の範囲の値を有している、素子。
【請求項２】
ｋ１は、約０．８＜ｋ１＜１．２の範囲の値を有している、請求項１に記載の素子。
【請求項３】
ｋ１は、約０．９＜ｋ１＜１．１の範囲の値を有している、請求項２に記載の素子。
【請求項４】
前記第１距離は、Ｄｂｏｄｙの値を有しており、前記第２距離は、ＤＪＦＥＴの値を有しており、Ｄｂｏｄｙ＝ｋ２＊ＤＪＦＥＴであり、ｋ２は、０．８＜ｋ２＜１．２の範囲にある、請求項１に記載の素子。
【請求項５】
ｋ２は、約０．９＜ｋ２＜１．１の範囲にある、請求項４に記載の素子。
【請求項６】
前記ボディ領域の少なくとも幾つかの中の前記正味活性ドーパント濃度Ｎｓｅｃｏｎｄは、スロープｄＮｓｅｃｏｎｄ／ｄｙ＝ｋ３が、前記ボディ領域の幾つかの深さの少なくとも約半分に亘って、約３Ｅ２０＜ｋ３＜５Ｅ２０アトム／ｃｍ４の範囲にあるようになっている、請求項１に記載の素子。
【請求項７】
前記第１領域に隣接する領域内の前記正味活性ドーパント濃度Ｎｆｉｒｓｔは、スロープｄＮｆｉｒｓｔ／ｄｙ＝ｋ４が、前記ボディ領域の幾つかの深さの少なくとも約半分に亘って、約２Ｅ２０＜ｋ４＜４Ｅ２０アトム／ｃｍ４の範囲にあるようになっている、請求項１に記載の素子。
【請求項８】
或る工程で作成されているＡＭＯＳ素子であって、前記工程は、
第１導電率型の基板を提供する段階と、
前記基板の中に第１導電率型のドレイン領域を形成する段階と、
第１表面に前記第１導電率型の複数の第１領域を形成する段階であって、前記複数の第１領域は、前記第１表面と実質的に平行に測定して第１長さＬａｃｃを有していて、前記ドレイン領域とは分離されており、第１距離ＤＪＦＥＴだけ前記基板の中に伸長しており、前記複数の第１領域の少なくとも幾つかにおいて正味活性ドーパント濃度Ｎｆｉｒｓｔを有している、複数の第１領域を形成する段階と、
前記基板内の前記第１表面に、第２の逆の導電率型の複数のボディ領域を形成する段階であって、前記複数のボディ領域は、前記第１表面と実質的に平行に測定して第２長さＬｂｏｄｙを有していて、前記第１表面から第２距離Ｄｂｏｄｙだけ前記基板の中に伸長しており、前記複数のボディ領域の少なくとも幾つかにおいて正味活性ドーパント濃度Ｎｓｅｃｏｎｄを有しており、間隔を空けて配置されている前記ボディ領域の対は、前記第１領域の１つによって分離されている、複数のボディ領域を形成する段階と、から成り、
間に第１領域が挟まっている少なくとも一対の前記複数のボディ領では、（Ｌｂｏｄｙ＊Ｎｓｅｃｏｎｄ）＝ｋ１＊（Ｌａｃｃ＊Ｎｆｉｒｓｔ）の関係が満足されており、ここにｋ１は、約０．６＜ｋ１＜１．４の範囲の値を有している、工程で作成されているＭＯＳ素子。
【請求項９】
前記第１領域を形成する方法は、前記第1導電率型のドーパントイオンを前記第1領域の中に注入する段階を含んでいる、請求項８に記載の素子。
【請求項１０】
前記第１領域を形成する方法は、２つ以上の注入エネルギーを使用して前記ドーパントイオンを注入する段階を含んでいる、請求項９に記載の素子。
【請求項１１】
前記複数のボディ領域を形成する方法は、２つ以上の注入エネルギーを使用してドーパントイオンを注入する段階を含んでいる、請求項８に記載の素子。
【請求項１２】
Ｄｂｏｄｙ＝ｋ２＊ＤＪＦＥＴであり、ここにｋ２は、０．８＜ｋ２＜１．２の範囲にある、請求項１１に記載の素子。
【請求項１３】
ＤｂｏｄｙとＤＪＦＥＴとの間の領域、及びドレイン領域は、単一の導電率型である、請求項８に記載の素子。
【請求項１４】
Ｌａｃｃは、＜約０．３マイクロメートルである、請求項８に記載の素子。
【請求項１５】
Ｌａｃｃは、＜約０．２マイクロメートルである、請求項８に記載の素子。
【請求項１６】
ＭＯＳ素子を形成するための方法において、
上面を有する第１導電率型の半導体基板を提供する段階と、
前記上面を通して、第１導電率型の第１線量を第１段階として注入し、第１ドープ処理領域を形成する段階と、
前記上面上にゲート誘電体を形成する段階と、
前記ゲート誘電体上にゲート導電体及び上を覆う誘電体層を堆積させる段階と、
前記ゲート導電体及び上を覆う誘電体層をマスクキング及びエッチング処理して、前記ゲート誘電体まで伸長し、前記ゲートの横方向の範囲を画定する少なくとも２つの第１の間隔を空けて配置されている開口部を提供する段階と、
前記少なくとも２つの第１の間隔を空けて配置されている開口部内の前記上面を通して第２の逆の導電率型の第２線量を第２段階として注入し、前記基板に第２の逆の導電率型の第２領域を形成する段階と、
前記第２注入段階の後何時でもよいが、前記素子に熱処理を施す段階であって、前記第１及び第２線量の組み合わせで、前記第１及び第２ドープ処理領域が拡大して互いに出会うように、更に、拡大後の横方向長さＬｆｉｒｓｔの前記第１ドープ処理領域内の前記正味活性不純物濃度Ｎｆｉｒｓｔと、拡大後の横方向長さＬｓｅｃｏｎｄの前記第２ドープ処理領域内の前記正味活性不純物濃度Ｎｓｅｃｏｎｄは、（Ｎｓｅｃｏｎｄ＊Ｌｓｅｃｏｎｄ）＝ｋ１＊（Ｎｆｉｒｓｔ＊Ｌｆｉｒｓｔ）の関係を満足し、ここにｋ１は、約０．６＜ｋ１＜１．４の範囲の値を有する、となるように、熱処理を施す段階と、から成る方法。
【請求項１７】
前記第２注入段階の前に、前記ゲート導電体の側方エッジ上に第１誘電体スペーサを形成する段階を更に含んでいる、請求項１６に記載の方法。
【請求項１８】
前記第２注入段階の後に、前記少なくとも２つの第１の間隔を空けて配置されている開口部の中に第２の間隔を空けて配置されている開口部を画定するマスクを提供する段階と、
前記第２の間隔を空けて配置されている開口部を通して前記第２領域に前記第１導電率型のソース領域を第３段階として注入する段階と、を更に含んでいる、請求項１６に記載の方法。
【請求項１９】
前記第３注入段階の後に、前記ソース領域の間の前記第２領域に前記第２導電率型のボディ接点領域を第４段階として注入する段階を更に含んでいる、請求項１８に記載の方法。
【請求項２０】
前記ソース領域及び前記ボディ接点領域の上に導電性障壁層の材料を堆積させる段階を更に含んでいる、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、電界効果トランジスタ（ＦＥＴＳ）に関し、より厳密には、ＴＭＯＳ型のＦＥＴＳに関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴＳ）は、今日では広く使用されている。一般的な種類は、しばしば金属酸化物半導体（ＭＯＳ）素子と呼ばれているが、「金属」は、単純な金属以外のもので構成されていてもよいし、「酸化物」も、単純な酸化物以外のもので構成されていてもよい。従って、ここで使用する「金属」及び「酸化物」の用語は、それぞれ、好都合で安定した導電性及び絶縁性を有するあらゆる材料を含んでいるものとする。特定の種類の、電力供給に関する用途に有用なＭＯＳ素子は、電流経路が「Ｔ」字型になっているのでＴＭＯＳ素子と呼ばれている。
【０００３】
図１は、先行技術による超接合ＴＭＯＳ素子２０を示している。ＴＭＯＳ素子は、例えば抵抗率が０．０１Ｏｈｍ―ｃｍ、厚さＤdrainが約３５０マイクロメートルで、下側表面がドレイン接点２３に連結されている、Ｎ＋ドレイン領域２２を有する基板２１の中及び上に形成されている。Ｎ−エピ領域２４は、ドレイン領域２２の上方に位置し、通常は約３０から５０マイクロメートルの厚さＤｅｐｉを有している。Ｐ−ボディ領域２６は、基板２１の上面２５からＮ−エピ領域２４の中へ約１から３マイクロメートルの距離Ｄｂｏｄｙだけ伸長している。Ｐ＋ボディ接点領域２８及びＮ＋ソース領域３０は、上面２５からＰ−ボディ領域２６の中へ伸長している。Ｎ＋ソース領域３０は、通常は約０．３マイクロメートルの厚さＤ５を有している。ゲート３４で覆われているゲート絶縁体３２は、Ｐ−ボディ領域２６内のチャネル領域２７上のソース領域３０の間を伸長し、中間ボディ領域３６は、Ｐ−ボディ領域２６の間に位置している。接点３１は、Ｐ＋ボディ接点領域２８とＮ＋ソース領域３０に設けられ、接続３５は、ゲート３４に設けられている。Ｐ−ボディ領域２６の下には、横方向幅がＬＰのＰ−パーティション領域３８が、Ｎ−エピ領域２４を貫通してドレイン２２まで伸長している。中間ボディＮ領域３６の下には、深さＤｄｒｉｆｔ、横方向幅ＬＮのＮ−ドリフト領域３９が、Ｎ−エピ領域２４を貫通しドレイン２２まで伸長している。ＬＰとＬＮは、通常約５から８マイクロメートルである。Ｐ―パーティション領域３８とＮ―ドリフト領域３９は、一組の実質的に同じ幅の縦方向チャネルを形成しており、それぞれ、Ｐ＋ボディ領域２６及び中間ボディ領域３６から、Ｎ−エピ層２４を貫通してＮ＋ドレイン接点２２まで、距離Ｄｄｒｉｆｔだけ伸長しており、この距離は、およそＤｄｒｉｆｔ＝３２―４８マイクロメートルである。従来技術の素子２０で超接合作用を得るためには、Ｎ―ドリフト領域３８内の不純物の量は、Ｐ―パーティション領域３９内の不純物の量の１００％から１５０％以内でなければならない。適切なバイアスが印加されると、矢印３７で示すように、電流がソース３０からドレイン２２へと流れる。ＷＧはゲート長さであり、Ｌａｃｃは、Ｐ−ボディ領域２６に面する部分間の距離である。従って、チャネル長さＬＣＨは、約（１／２）＊（ＷＧ−Ｌａｃｃ）となる。従来技術においては、ＷＧは、通常、約４マイクロメートル又はそれ以上程度であり、Ｌａｃｃは、約２．４マイクロメートル又はそれ以上程度である。
【０００４】
従来型のＴＭＯＳ素子は、大変有用ではあるが、当技術では周知の多くの制限に悩まされている。例えば、オン抵抗ＲＤＳ（ＯＮ）は、しばしば所望値より高く、ゲートソース及びゲートドレインキャパシタンスＣＧＳ及びＣＤＧは、しばしば所望値より大きく、またゲートチャージＱＧは、所望値より大きいことがあり、更に他の素子特性も、最適値を下回ることがある。過去において、これら及びその他の問題点を改良するため、超接合構造を採用する等の（例えば、Yasushi Miyasaka他による米国特許第６，２９１，８５６Ｂ１号参照）様々な改善が行われてきたが、或る特性を改善するためになされたことが、別の重要な特性を低下させたり、実質的に製造時の困難さを増す結果となることが多かった。例えば、ＲＤＳ（ON）は、エピ―領域２４でドーピングを増すことによって改善されるが、ＣＧＤ及び／又はＱＧを不本意にも増し、及び／又は降伏電圧ＢＶＤＳＳを不本意にも低下させる傾向がある。反対に、ＣＧＤ及びＱＧは、領域３６上方のゲート酸化物の濃度を上げることによって下げることができるが、ＲＤＳ（ＯＮ）を上げ、及び／又は不本意に閾値電圧を不安定化する傾向がある。図１に示すような超接合構造を使用すると、電荷平衡ドリフト領域３８、３９を形成することによって、その様な混乱の幾つかを回避することができるが、図１に示すように、高さ（Ｄｄｒｉｆｔ）が幅（Ｌｐ、ＬＮ）の概ね４倍から５倍となるような、ＰとＮが密接してパッケージされた平行六面体３８、３９の、要求される並列配置を製造するのは、難しく費用が掛かる。横方向素子寸法（例えば、ＷＧ、ＬＰ、ＬＮ等）を全体的に小さくしなければならない時に、高周波数で作動させるのは、ＬＰ及びＬＮの値が小さいほどＤｄｒｉｆｔの値のが大きくなってしまうことが多いので、これを達成するのは更に困難である。縦横比（例えば、ＬＮ／Ｄｄｒｉｆｔ）が大きい程、素子、特により高電流を扱うために改良されたより大面積の素子の製造は、更に困難で費用が掛かる。これら及びその他の要因が組み合わさって、大量の電力を高速で切り替えるための従来型の素子の能力を制限している。而して、これら及びその他の困難さを回避する構造及び製造様式を備えたＭＯＳ素子が引き続き必要とされている。従って、より高い電流とより高速な切り替え速度の両方を有するＭＯＳ素子を提供することが望まれている。加えて、素子を改良するための素子の構造及び製造方法の変更は、既存の素子製造技法、特にプレーナ技術と互換性のあるのが望ましい。更に、本発明の他の望ましい特徴及び特性は、以下の詳細な説明及び特許請求の範囲を、添付図面及び上に述べた技術分野及び背景と併せて読めば、明白となるであろう。
【特許文献１】米国特許第６，２９１，８５６Ｂ１号
【発明を実施するための最良の形態】
【０００５】
以下、本発明を、添付図面と関連付けながら説明してゆくが、各図中、類似の番号は類似の要素を表す。
【０００６】
以下の詳細な説明は、単に、事実上の具体例に過ぎず、本発明又は本発明の適用及び使用を制限することを意図していない。更に、先に述べた技術分野、背景、概要、又は以下の詳細説明に提示されている、明示又は暗示されている理論によって拘束されることを意図していない。
【０００７】
表示を簡潔且つ明瞭にするため、各図は、構造の一般的な様式を示しており、周知の特徴及び技法に関する説明及び詳細は、本発明を不必要に不明瞭にするのを避けるために省略している。更に、各図中の各要素は、必ずしも縮尺を合わせて描いてはいない。例えば、図中の幾つかの要素又は領域の寸法は、本発明の実施形態の理解を深めるために、他の要素又は領域に対して強調されている。
【０００８】
説明及び請求項の中における用語「第１」「第２」「第３」「第４」などは、使用する場合は、同様の要素間の識別のために使用しており、必ずしも特定の逐次的又は年代的順序を記述するものではない。この様に使用されている用語は、適切な状況の下では置き換えることができるため、ここで説明している本発明の実施形態は、例えば、図解又は他の方法で説明されている順番とは違う順序で作動させることができるものと理解されたい。更に、用語「備える」「含む」「有する」及びそれらの派生語も、非排他的な含有を包含する様に意図されているため、要素の一覧を備えている過程、方法、部品、又は装置は、それらの要素に限定されるわけではなく、明示的に一覧に載っていない、又はそのような過程、方法、部品、又は装置に本来的な他の要素を含んでいる場合もある。      
【０００９】
説明及び請求項の中における用語「左」「右」「中」「外」「前」「後」「上」「下」「最上」「底」「真上」「真下」「上方」「下方」及び類似用語は、使用する場合は、説明する目的で使用しており、必ずしも不変的な相対的位置を記述するものではない。その様に使用している用語は、適切な状況の下では置き換えることができるため、ここで説明している本発明の実施形態は、例えば、図解又は他の方法で説明している方向性とは違う方向性で作動させることもできるものと理解されたい。ここで使用している用語「連結されている」は、電気的な又は非電気的な様式で、直接的に又は間接的に接続されていることと定義される。
【００１０】
ＭＯＳ素子は、ＰＭＯＳ素子と呼ばれるＰ−チャネル型素子、又はＮＭＯＳ素子と呼ばれるＮ―チャネル型素子である。本発明は、有用なことにＮＭＯＳ素子に関しており、ここではその様な構造に関して説明している。しかしながら、これは説明上便宜的なものであり、限定することを意図するものではなく、ここで教示する原理は、ＰＭＯＳ素子にも同様に適用される。従って、ここで使用する用語「Ｐ−型」及び「Ｎ−型」は、等価であることを意図しており、それぞれより一般的な用語「第１導電率型」及び「第２導電率型」を含んでおり、ここに「第１」「第２」は、Ｐ又はＮ導電率型の何れかを指している。更に、Ｎａが単位体積当りのアクセプタの数を指し、Ｎｄが単位体積当りのドナーの数を指す場合、当業者にはここでの説明を基に理解頂けるように、より一般的な記述子Ｎｆｉｒｓｔ及びＮｓｅｃｏｎｄを使って、単位体積当りのドナー又はアクセプタの数を指すこともでき、その際「第１」及び「第２」は、ドナー又はアクセプタの何れかを指すことになる。更に、上に述べたように、用語「金属」「酸化物」及び金属酸化物半導体、並びに略語「ＭＯＳ」は、あらゆる合理的に安定した導電性及び絶縁性材料を、ここで説明しているように但しそれに限定されることなく、それぞれ含む様に意図している。
【００１１】
図２は、本発明の実施形態によるＴＭＯＳ素子４０の簡略化した概略断面図である。素子４０は、シリコン製であれば好都合であるが、他の半導体も使用することができる基板４１を備えており、この基板は、下面４３と上面４５を有している。代表的には抵抗率が０．００４オームｃｍのＮ＋＋ドレイン領域４２は、概ね下面４１に又は下面４１に隣接して設けられている。ドレイン接点４５は、好都合に、Ｎ＋＋ドレイン領域４２の下面４１上に接続部Ｄを備えて設けられている。しかしながら、ドレイン領域４２は、下面４３から、又は埋め込み層として形成されていれば上面４５から、の何れかから接触することができるので、これに限定されるものではない。Ｎ―エピ領域４４は、Ｎ＋＋ドレイン領域４２から上向きに伸長している。Ｐ―ボディ領域４６は、Ｎ―エピ領域４４の中に上面４５から下向きに伸長しており、距離Ｌａｃｃで横方向に間隔を空けて配置されている。Ｐ＋＋ボディ接点領域４８とＮ＋＋ソース領域５０は、Ｐ―ボディ領域４６の中に伸長している。（例えば二酸化シリコン製の）ゲート誘電体５２は、チャネル領域４７の上方及び所謂ＪＦＥＴ領域５６の上方に、表面４５の上に重なっており、更に、好都合に、ソース領域５０を若干覆うように伸長している。幅ＷＧの導電性ゲート電極５３は、ゲート誘電体５２の上に重なっている。ゲート電極５３は、複合体サンドイッチであることが望ましく、その際、層５４は、ドープ処理ポリシリコン製であることが望ましく、層５５は、例えば、一般的には１．５＜ｘ＜２であるが他の組成範囲及び他のポリサイドも使用することができるタングステンシリサイドＷＳixの様なポリサイド製であることが望ましい。ポリＳｉ層５４とポリサイド層５５の組み合わせは、低いゲート抵抗を提供し、良好な切り替え速度を得るのに役立っている。外部ゲート接点１６２は、ゲート電極５３まで遠隔的に設けられている。（例えば二酸化シリコン製の）誘電体層６０は、電極５３を覆うように設けられているので、例えばＡｌ、Ｃｕ、Ａｕ、Ｓｉ及び／又はその合金製のソース及びボディ接点金属化部６４は、作動チャネル領域４７とＪＦＥＴ領域５６の上方でゲート電極５３を橋渡ししており、ゲート電極５３の両側でソース領域５０とボディ領域接点４８に連結されている。微量のＣｕを含むＡｌは、金属化部６４に好適であるが、これに限定する意図はない。説明の便宜上、金属化部６４を指す際にここで使用する略語「Ａｌ：Ｃｕ」は、好適な組み合わせを指すだけではなく、使用可能な多くの他の可能性のある金属の組み合わせも指しており、上に記載したものを、これらに限定するわけではないが、含んでいる。外部接点６５は、ソース金属化部６４に対し遠隔的になっている。
【００１２】
ソース及びボディ接点領域５０、４８と、ソース／ボディ金属化部６４との間に、例えばＴｉ／ＴｉＮ又は他の導電性金属間化合物の導電障壁金属５１を設け、ポリサイド５５と金属化部６４の相互拡散を抑制するのは、望ましいことではあるが、不可欠というわけではない。これは、ソース／ボディ接点領域５０、４８への低抵抗接続を維持するのに役立つ。上記のように、他の導電性材料を、ソース／ボディ金属化部６４用に使用することもできる。或いは、金属化部６４は、ソース／ボディ接続領域５０、４８に直接的に貼り付けてもよいが、好ましくはない。側壁スペーサ６１、６２は、ソース／ボディ接点５１とソース／ボディ金属化部６４からゲート電極５３の横方向端部を隔てるために設けられている。チャネル長さＬＣＨは、約（１／２）＊（ＷＧ―Ｌａｃｃ）である。或る好適な実施形態では、ＬａｃｃとＬＣＨ（チャネル４７）は、それぞれ約０．２から０．３ミクロン程度なので、ＷＧは、約０．６から１．０ミクロン又はそれ以下程度である。しかしながら、Ｌａｃｃは、０．２ミクロン未満でもよい。小さい値のＬａｃｃとＷＧを使用すると、高速切り替え性能を実質的に強化することができる。適切にバイアスが掛けられると、電流は、矢印５７で示すようにソース５０からドレイン４２へ流れる。ＷＧの値を１から２ミクロン程度に、Ｌａｃｃを１ミクロン未満に下げ、図３から図１２に関連付けて更に詳細に説明するが、ＪＦＥＴ領域５６及びＰ―ボディ領域４６のドーピングを注意深く制御することによって、優れた性能を有する素子が、降伏電圧ＢＶＤＳＳに妥協すること無く、また、図１の素子２０で使用されている様な、深く幅の狭いＰ―パーティション及びＮ―ドリフトピラー３８、３９を形成する負担も無く、得られることが分かった。例えば、図２の構造の分析によると、他のことは同じで、ＪＦＥＴ領域５６の抵抗を約５０％又はそれ以上下げることができ、その結果ＲＤＳ（ＯＮ）が少なくとも２５％下がると期待される。更に、この改良は、ＢＶＤＳＳ又はＱｇに悪影響を及ぼすことなく実施することができる。その上、ＱｇとＲＤＳ（ＯＮ）の間の望ましい相殺の柔軟性を利用することができる。例えば、最高切り替え速度が最も重要な場合、最小の素子寸法を使用して、同じＲＤＳ（ＯＮ）で低いＱｇを獲得することができ、又は、代わりに、（例えば極めて高い電流における）低損失が最も重要な場合、より大きな寸法を使用して、同じＱｇで低いＲＤＳ（ＯＮ）を獲得することができ、これら全てをＢＶＤＳＳに悪影響を及ぼすこと無く行うことができる。而して、全体的な性能の改善のみならず、速度と電力取扱性能のトレードオフ能力を利用して、特定の用途に最適化された素子を設計できるようになる。これは先行技術に勝る有意な改良点である。
【００１３】
図３から図１２は、更なる詳細を示す、本発明の別の実施形態による簡略化した概略断面図であり、図２の素子４０を製作する方法の順次工程１０１−１１０を説明している。図３は順次工程１０１を示していて、半導体ウェーハ又は望ましくはシリコン製の基板４１が提示されており、Ｎ−型層４４が上に載っているＮ＋＋ドープ層４２を備えている。高度にドープ処理された層４２と、上に載っている実質的に均一にドープ処理された層４４の組み合わせは、当技術では周知の様々な方法で実現することができる。例えば、層４２は開始基板で、その上に層４４がエピタキシャル成長で形成され、又は、層４４が開始基板で、その中で層４２がドーピング又は他の方法で形成される。或いは、層又は領域４２は、所定の深さで層４４の中に設けられている、表面４５又は他の所からの高度にドープ処理されたシンカー領域に接触している埋め込み層である。どちらの配置も実用的である。層４４は、エピ層であるのが望ましいが、必須要件ではなく、更に図３から図１２での「Ｎ−エピ」層としての層４４の識別は、単に一例であり、限定を課す意図はない。層４２は、約０．００４オームｃｍに砒素でドープ処理されていると好都合であるが、ドーピングレベルはこれ以上でも以下でもよい。層４４は、約０．１から１．０オームｃｍに、望ましくは約０．３オームｃｍに、燐でドープ処理されていれば好都合であるが、ドーピングレベルはこれ以上でも以下でもよい。層４４は、厚さ約３から４マイクロメートルであるのが望ましいが、層の厚さはこれ以上でも以下でもよい。初期酸化物層１１１は、通常数千オングストローム単位厚さで、上面４５上に設けられる。例えばフォトレジストのマスク層１１５が、初期酸化物層１１１上に塗布され、半導体表面４５まで伸長する開口部１１３を設けるようにパターン化される。Ｐ−型エッジ領域１２３は、開口部１１３を通ってＮ―型層４４の中に導入され、図３に示すような構造を提供することになる。ボロンを使用するイオン注入１１７は、好適なドープ処理法であるが、Ｐ−型エッジ領域１２３を設けるための当技術では周知の他のドープ処理も使用可能である。当業者には理解頂けるように、図３から図１２は、製作される素子構造の一部分のみを示しており、ドープ領域１２３に類似したこの他のドープ領域（図示せず）が、基板４１の他の場所に設けられている。図４の工程１０２では、マスク層１１５は取り除かれ、電界酸化層１２０が、初期酸化物層１１１の約２倍の厚さまで成長又は他の方法で形成されているが、この厚さは、これ以上でも以下でもよい。マスク層１２６が塗布され、電界酸化物層１２０の部分１１９が露出するようにパターン化されている。部分１１９は、マスク層１２６の開口部１２５を通るエッチング処理によって好都合に取り除かれる。電界酸化物１２０の堆積又は成長の間に遭遇する高温は、初期エッジ領域１２３にＮ−層４４の中へ下方向及び横方向への拡散を引き起こさせ、その結果、図４に示すように拡大したＰ―型エッジ領域１２４’が形成される。
【００１４】
図５の工程１０３では、スクリーン酸化物層１３０が、表面４５上に形成され、例えばフォトレジストのマスク層１２７が、好都合にスクリーン酸化物層１３０と電界酸化物層１２０を覆って設けられ、開口部１２９を有する様にパターン化されており、この開口部にはＮ―ドープ領域５６が設けられるのが望ましい。Ｎ−型注入１３３が施され、マスク層開口部１２９の下のＮ―エピ層４４の中に初期Ｎ―ドープ処理領域５６’が形成される。１平方ｃｍ当たり約１Ｅ１３から１Ｅ１４アトムの線量が好都合であり、１平方ｃｍ当り約３Ｅ１３アトムが望ましい。約１００から３５０ｋｅＶの範囲の注入エネルギーが好都合であり、約２００ｋｅＶが望ましい。
【００１５】
さて図６から図１２を参照してゆくが、工程１０５では、スクリーン酸化物層１３０は、簡単なエッチング処理で好適に取り除かれ、ゲート酸化物５２が、所定の場所に好都合に形成されているが、これは必須要件ではなく、スクリーン酸化物１３０は、ゲート酸化物としての役割も果たす。ゲート酸化物５２は、熱成長によって素子の所望の電圧容量とゲートキャパシタンスに応じた厚さまで好適に形成される。１００から５００オングストローム単位の範囲のゲート酸化物の厚さは好都合であり、高電圧電力素子では、３５０から５００オングストローム単位の範囲の厚さが望ましいが、厚さはこれ以上でも以下でもよい。ポリシリコン又は他のブランケット多結晶半導体（ＳＣ）層１１２は、酸化物層１２０、５２を覆って設けられる。次に、例えば、タングステンシリサイドＷＳｉｘ（１．５＜ｘ＜２）又は他のポリサイドから成るブランケットポリサイド層１１４が、ポリ―ＳＣ層１１２を覆って設けられる。次に、例えば二酸化シリコンから成るブランケット誘電体層１１６が、ポリサイド層１１４を覆って設けられる。層１１２、１１４、１１６は、化学蒸着（ＣＶＤ）又はプラズマ化学蒸着（ＰＥＣＶＤ）によって形成されるのが好都合であるが、必須要件ではない。しかしながら、他の形成技法も使用することができる。スパッタリング及び真空蒸着は、層１１２、１１４、１１６の何れか又は全ての層に対する代替的な堆積方法の例であるが、これに限定されるものではない。導電層１１２、１１４の厚さは、それらの層の材料の選定と併せて、比較的低抵抗のゲート電極５３を提供できるように選定されるべきである。一般的には、数千オングストローム単位程度が好都合である。誘電体層１１６の厚さは、素子設計者によって、ソース及びゲート導体４９、５３（図２参照）の間の静電結合を、過度に密集した素子上部構造を作ること無く許容可能な水準に制限できるように、選定される。当業者には、その様な選定の方法が理解できるであろう。例えばフォトレジストから成るマスク層１２８は、誘電体層１１６の上に塗布され、開口部１２１、１２２を提供するようにパターン化され、この開口部では、層１１２、１１４、１１６の下層部が、好都合にエッチング処理によって取り除かれ、図６の構造が作り出される。層１１２、１１４、１１６は、図２及び図１２の層５４、５５、６０に対応している。図７の工程１０５では、マスク層１２８は、取り除かれ、側壁の酸化が施されて、ポリ―ＳＣ層とポリサイド層１１４の露出した側方エッジ上に第１側壁スペーサ６１が形成される。第１側壁スペーサ６１を形成するためのこの熱酸化工程の途上で、埋め込まれたドープ処理領域５６’が、幾らか外向きに拡散する。図８の工程１０６では、例えばボロンのＰ―型注入１３６が、開口部１２１、１２２を通して、約４０ＫｅＶから１００ＫｅＶの範囲のエネルギーで、平方ｃｍ当り約１Ｅ１２から１Ｅ１３アトムの範囲の有効な線量で施されており、約６０ＫｅＶの範囲のエネルギーで、平方ｃｍ当り約６Ｅ１２アトムの線量で施されるのが望ましい。注入１３６は、開口部１２１、１２２の下方にドープ処理領域４６’を形成して、図８に示す構造を提供する。注入された領域４６’から形成されるＰ−ボディ領域４６に最終的に望ましい実質的に均一なドーピングを達成する、或る範囲のエネルギーを使用することが望ましい。図９の工程１０７では、高温駆動が、例えば約９００℃から１２００℃で施され、約９５０℃から１，１００℃で約７０分間施されるのが望ましい。駆動工程１０７は、各種Ｎ及びＰドーパントを再分配し、その結果、Ｐ―ドープ処理領域４６’は、拡大してＰ−ドープ処理ボディ領域４６を形成し、Ｎ−ドープ領域５６’は、更に拡大してＪＦＥＴ領域５６を形成し、領域１２４’は、更に拡大して図２及び図１３のＰ−エッジ領域１２４を形成する。
【００１６】
図１０の工程１０８では、開口部１２１、１２２のほぼ中央に位置するマスク領域１６６が設けられて、マスク領域１６６と第１側壁スペーサ６１の間に開口部１７０が残される。次に、例えば砒素のＮ＋注入１６３が、約４０から１２０ｋｅＶの範囲の有効なエネルギーで、平方ｃｍ当り約１Ｅ１５から５Ｅ１５アトムの範囲の有効な線量で施されるが、約９０ｋｅＶで平方ｃｍ当り約４Ｅ１５アトムの線量で施されるのが望ましい。注入１６３は、図１０に示すように、酸化物層５２を通して施され、ソース領域５０’を形成するのが好都合である。イオン注入が好ましいが、当技術で周知の他のドーピング手段も使用することができる。図１１の工程１０９では、例えば酸化ケイ素の様な誘電体のブランケット層が、図１０の構造を覆って（例えばＣＶＤ、ＰＥＣＶＤ、真空蒸着、又はスパッタリングで）堆積され、その後、当技術で周知の用法を用いて差別的にエッチング処理され、開口部１２１、１２２内で、層１１２、１１４、１１６の側方エッジと第１側壁スペーサ６１の上に第２側壁スペーサ６２が設けられる。同時に、この異方性エッチング処理は、側壁スペーサ６２の間の開口部１２１、１２２の中の酸化物層５２も除去する。次いで、Ｐ型注入１８６を、開口部１２１、１２２を通して表面４５の中へ施し、Ｐ型領域４８’を形成する。どの様な好都合なＰ型ドーパントを使用してもよいが、ボロンが望ましい。注入１８６は、約２０から６０ｋｅＶの範囲のエネルギーで、平方ｃｍ当り約５Ｅ１４から５Ｅ１５アトムの線量で有用に実施される。約４０ｋｅＶのエネルギーで平方ｃｍ当り約１Ｅ１５アトムの線量が望ましい。この結果、図１１に示す構造が提供される。
【００１７】
図１２の工程１１０では、開口部１９３が、誘電体層１１６を通してエッチング処理され、ポリサイド層１１４と接触できるようになる。次に、金属間導電障壁層が、開口部１２１、１２２及び１９３を通して堆積され、マスクされ、エッチング処理されて、開口部１２１と１２２の下にソース領域５０及びボディ接点領域４８と接触する金属間障壁領域５１が、そして開口部１９４の下にポリサイド層１１４と接触する金属間障壁領域１９２が残される。その後、Ａｌ：Ｃｕ又は他の高導電性材料の層６４が、本構造の上に堆積され、マスクされ、エッチング処理されて、図１２に示すように、導電障壁層領域５１と接触するソース／ボディ金属化部６４と、導電障壁層領域１９２と接触するゲートリード１９６が提供される。これで、図２に示す構造が実質的に完成する。更に、図１２は、ゲート金属化部５３との実用的な接続方法を示している。当業者には理解頂ける様に、ゲート接点１９６の下の導電領域１１２、１１４は、図２及び１３の面の外側で領域５４、５５に電気的に連結されている。
【００１８】
次に図２と図１２を参照してゆくが、本発明の恩恵は、Ｐ−ボディ領域４６の長さＬｂｏｄｙにその様な領域内の単位体積当りの正味活性アクセプタ濃度Ｎａを掛けた積が、ＪＦＥＴ領域５６の長さＬａｃｃに領域５６内の単位体積当りの正味活性ドナー濃度Ｎｄを掛けた積と実質的に等しい時、即ち、（Ｌｂｏｄｙ＊Ｎａ）＝ｋ１＊（Ｌａｃｃ＊Ｎｄ）、（但し、ＬｂｏｄｙとＬａｃｃは同じユニットで測定され、ｋｌは無次元のパラメータである）の時に最も良好に達成される。ｋ１は、約０．６＜ｋ１＜１．４の範囲にあれば実用的であり、０．８＜ｋ１＜１．２の範囲にあれば好都合であり、約０．９＜ｋ１＜１．１の範囲にあれば望ましく、約ｋ１〜１．０であれば好適である。更に、ＪＦＥＴ領域５６の深さ９４（以後ＤＪＦＥＴ）及びＰ−ボディ領域４６の深さ６３（以後Ｄｂｏｄｙ）はほぼ等しく、即ち、Ｄｂｏｄｙ＝ｋ１＊ＤＪＦＥＴ、（但し、ｋ２は、望ましくは０．８＜ｋ２＜１．２の範囲、望ましくは０．９＜ｋ２＜１．１の範囲にある無次元の定数）であるのが望ましい。更に、領域５６と４６のドーピング処理は、深さ９４、６３の大部分に対して領域２４内への深さの関数として実質的に一定であること、即ち、スロープｄＮａ／ｄｙ＝ｋ３は、少なくともＰ−ボディ４６の約半分の深さに亘って、約３Ｅ２０＜ｋ３＜５Ｅ２０アトム/ｃｍ４の範囲にあり、スロープｄＮｄ／ｄｙ＝ｋ４は、少なくともＮ−型ＪＦＥＴ領域５６の約半分の深さに亘って、約２Ｅ２０＜ｋ４＜４Ｅ２０アトム/ｃｍ４の範囲にあるのが望ましい（但し、ｙは、表面４５から測った距離である）。上記条件は、図５の工程１０３における注入１３３のエネルギーと線量、工程１０８における注入１３６のエネルギーと線量、及び少なくとも工程１０４から１０７に関係する熱処理、及び素子４０の製作の間に実施される他の処理、を適切に調節することにより実現される。ｋ１の範囲を上記の通りとし、条件（Ｌｂｏｄｙ＊Ｎａ）＝ｋ１＊（Ｌａｃｃ＊Ｎｄ）を最も良好に実現する注入及び熱処理は、素子設計者によって選定される具体的な不純物ドーパントによって決まる。その様な調節は、必要以上の実験を行うことなく、ここでの教示に基づいて行う当業者の力量の範囲内にある。電荷品質条件（Ｌｂｏｄｙ＊Ｎａ）＝ｋ１＊（Ｌａｃｃ＊Ｎｄ）は、素子４０の表面領域近くにのみ、つまりＰ−ボディ４６及びＪＦＥＴ領域５６に、実質的に適用され、Ｐ−ボディ領域２６及びＪＦＥＴ領域５６の下の、ドレイン領域４２の上にあるＮ−エピ領域２４の（深さ２６２、６７の）部分４９には要求されないことに留意されたい。従って、先行技術の素子２０で使用されるＰ−パーティション領域３８及びＮ−ドリフト領域３９の平行六面体の複雑な配置は、必要ではない。更に、素子４０は、専ら利用できる平坦面製作技術を使用することで、実質的に製作することができることにも留意されたい。図１の素子２０の様な先行技術の素子にしばしば付帯するより複雑なトレンチ・アンド・リフィル技法は、必要ではない。これは、本発明の更なる実質的な利点である。
【００１９】
第１の実施形態によれば、ＭＯＳ素子が提供されており、この素子は、第１主面を有する第１導電率型の半導体基板と、第１導電率型の第１領域であって、第１主面から基板の中に第１距離だけ伸長しており、第１主面と実質的に平行な方向に長さＬａｃｃを有していて、約Ｎｆｉｒｓｔの正味活性ドーパント濃度を有している、第１領域と、第２の逆の導電率型の少なくとも一対の間隔を空けて配置されているボディ領域であって、第１主面から基板の中に第２距離だけ伸張しており、第１導電率型の第１領域によって分離されていて、それぞれが、第１主面と実質的に平行な方向に長さＬｂｏｄｙを有していて、約Ｎｓｅｃｏｎｄの正味活性ドーパント濃度を有している、ボディ領域と、間隔を空けて配置されているボディ領域の中の実質的に第１面に設置されており、第１領域まで伸張している、チャネル領域と、間隔を空けて配置されているボディ領域の中の実質的に第１面に設置されており、チャネル領域によって第１領域と分離されている、第１導電率型のソース領域と、チャネル領域と第１領域の上にある第１面の上に設置されている絶縁ゲートと、基板の第１領域の下に設置されている第１導電率型のドレイン領域と、を備えており、（Ｌｂｏｄｙ＊Ｎｓｅｃｏｎｄ）＝ｋ１＊（Ｌａｃｃ＊Ｎｆｉｒｓｔ）であり、ｋ１は、約０．６＜ｋ１＜１．４の範囲の値を有している。別の実施形態によれば、ｋ１は、約０．８＜ｋ１＜１．２の範囲の値を有している。更に別の実施形態によれば、ｋ１は、約０．９＜ｋ１＜１．１の範囲の値を有している。更に別の実施形態によれば、第１距離は、Ｄｂｏｄｙの値を有しており、第２距離は、ＤＪＦＥＴの値を有しており、Ｄｂｏｄｙ＝ｋ２＊ＤＪＦＥＴであり、ここにｋ２は、０．８＜ｋ２＜１．２の範囲にあることが望ましい。更に別の実施形態によれば、ｋ２は、０．９＜ｋ２＜１．１の範囲にあることが望ましい。別の実施形態によれば、ボディ領域の少なくとも一部における正味活性ドーパント濃度Ｎｓｅｃｏｎｄは、スロープｄＮｓｅｃｏｎｄ／ｄｙ＝ｋ３が、ボディ領域の少なくとも約半分の深さに亘って、約３Ｅ２０＜ｋ３＜５Ｅ２０アトム／ｃｍ４の範囲にあるようになっている。更に別の実施形態によれば、第１領域に隣接する領域の正味活性ドーパント濃度Ｎｆｉｒｓｔは、スロープｄＮｆｉｒｓｔ／ｄｙ＝ｋ４が、ボディ領域の少なくとも約半分の深さに亘って、約２Ｅ２０＜ｋ４＜４Ｅ２０アトム／ｃｍ４の範囲にあるようになっている。
【００２０】
第２実施形態によれば、或る工程で作られるＭＯＳ素子が提供されており、この工程は、第１導電率型の基板を提供する段階と、基板内に第１導電率型のドレイン領域を形成する段階と、第１表面に、第１導電率型の複数の第１領域を形成する段階であって、この複数の第１領域は、第１表面と実質的に平行に測定して第１長さＬａｃｃを有していて、ドレイン領域とは分離されており、第１距離ＤＪＦＥＴだけ基板の中に伸長しており、前記複数の領域の少なくとも幾つかにおいて正味活性ドーパント濃度Ｎｆｉｒｓｔを有している、複数の第１領域を形成する段階と、基板内の第１表面に、第２の逆の導電率型の複数のボディ領域を形成する段階であって、この複数のボディ領域は、第１表面に実質的に平行に測定して第２長さＬｂｏｄｙを有していて、第１表面から第２距離Ｄｂｏｄｙだけ基板の中に伸長しており、前記複数のボディ領域の少なくとも幾つかにおいて正味活性ドーパント濃度Ｎｓｅｃｏｎｄを有しており、間隔を空けて配置されている前記ボディ領域の対は、第１領域によって分離されている、複数のボディ領域を形成する段階と、から成り、前記複数のボディ領域の少なくとも一対と、間に挟まっている第１領域では、（Ｌｂｏｄｙ＊Ｎｓｅｃｏｎｄ）＝ｋ１＊（Ｌａｃｃ＊Ｎｆｉｒｓｔ）の関係が満足されており、ここにｋ１は、約０．６＜ｋ１＜１．４の範囲の値を有している。別の実施形態によれば、第１領域を形成する方法は、第１領域の中に第１導電率型のドーパントを注入する段階を更に含んでいる。更に別の実施形態によれば、第１領域を形成する方法は、２つ以上の注入エネルギーを使用して前記ドーパントイオンを注入する段階を更に含んでいる。更に別の実施形態によれば、複数のボディ領域を形成する方法は、２つ以上の注入エネルギーを使用してドーパントイオンを注入する段階を更に含んでいる。更に別の実施形態によれば、Ｄｂｏｄｙ＝ｋ２＊ＤＪＦＥＴであり、ここにｋ２は、０．８＜ｋ２＜１．２の範囲にあることが望ましい。更に別の実施形態によれば、Ｄｂｏｄｙ及びＤＪＦＥＴとドレイン領域の間の領域は、単一の導電率型である。別の実施形態によれば、Ｌａｃｃは、＜約０．３マイクロメートルである。更に別の実施形態によると、Ｌａｃｃは、＜約０．２マイクロメートルである。
【００２１】
第３の実施形態によれば、ＭＯＳ素子を形成するための方法が提供されており、その方法は、上面を有する第１導電率型の半導体基板を提供する段階と、上面を通して第１導電率型の第１線量を第１段階として注入し、第１ドープ処理領域を形成する段階と、上面上にゲート誘電体を形成する段階と、ゲート誘電体上にゲート導電体及び上を覆う誘電体層を堆積させる段階と、ゲート導電体及び上を覆う誘電体層をマスキング及びエッチング処理して、ゲート誘電体まで伸長し、ゲートの横方向の範囲を画定する少なくとも２つの第１の間隔を空けて配置されている開口部を提供する段階と、少なくとも２つの第１の間隔を空けて配置されている開口部内の上面を通して、第２の逆の導電率型の第２線量を第２段階として注入し、基板に第２の逆の導電率型の第２領域を形成する段階と、素子に熱処理を施す段階であって、第１及び第２線量の組み合わせで、第１及び第２ドープ処理領域が拡大して互いに出会うように、更に、拡大後の横方向長さＬｆｉｒｓｔの第１ドープ処理領域内の正味活性不純物濃度Ｎｆｉｒｓｔと、拡大後の横方向長さＬｓｅｃｏｎｄの第２ドープ処理領域内の正味活性不純物濃度Ｎｓｅｃｏｎｄは、（Ｎｓｅｃｏｎｄ＊Ｌｓｅｃｏｎｄ）＝ｋ１＊（Ｎｆｉｒｓｔ＊Ｌｆｉｒｓｔ）の関係を満足し、ここにｋ１は、約０．６＜ｋ１＜１．４の範囲の値を有する、となるように、素子に熱処理を施す段階を含んでいる。別の実施形態も提供されており、この実施形態は、第２注入段階の前に、ゲート導電体の側方エッジ上に第１誘電体スペーサを形成する段階を含んでいる。更に別の実施形態が提供されており、第２注入段階の後に、少なくとも２つの第１の間隔を空けて配置されている開口部の中に第２の間隔を空けて配置されている開口部を画定するマスクを提供する段階と、第２の間隔を空けて配置されている開口部を通して第２領域に第１導電率型のソース領域を、第３段階として注入する段階と、を含んでいる。更に別の実施形態が提供されており、第３注入段階の後に、ソース領域の間の第２領域に第２導電率型のボディ接点領域を第４段階として注入する段階を含んでいる。更に別の実施形態が提供されており、ソース領域及びボディ接点領域の上に導電性障壁層の材料を堆積させる段階を備えている。
【００２２】
以上の詳細な説明では、少なくとも１つの代表的な実施形態を提示してきたが、多数のバリエーションが存在するものと理解されたい。例えば、本発明はＮＭＯＳ型素子に例を採って説明してきたが、これは、単に説明の便宜上のためで、制限を課す意図はない。当業者には理解頂けるように、ＰＭＯＳ素子は、導電率型を適切に置き換えながら、ここに説明した教示を利用して構築することができる。従って、導電率型に関するより一般的な用語「第１」及び「第２」は、Ｎ又はＰ型何れかのドーパントを指すことを意図しており、同様に、Ｎｆｉｒｓｔ及びＮｓｅｃｏｎｄは、それぞれ、第１及び第２型ドーパントのドーピング濃度を指しており、ここに「第１」及び「第２」も、Ｎ又はＰ型何れかのドーパントアトムを示している。代表的な実施形態又は代表的な複数の実施形態は、単なる実施例に過ぎず、本発明の範囲、適用性、又は構成に何らかの制限を課すことを意図するものではない。そうではなく、以上の詳細な説明は、当業者に、代表的な実施形態又は代表的な複数の実施形態を実施するのに都合の良い道筋を提供することになるであろう。請求請求の範囲及びその法的等価物に述べる本発明の範囲を逸脱すること無く、各要素の機能及び配置に様々な変更を加えることができるものと理解されたい。
【図面の簡単な説明】
【００２３】
【図１】先行技術による超接合ＴＭＯＳ素子の簡略化した概略断面図である。
【図２】本発明の実施形態による超接合ＴＭＯＳ素子の簡略化した概略断面図である。
【図３】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図４】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図５】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図６】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図７】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図８】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図９】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図１０】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図１１】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図１２】本発明の別の実施形態による、更に詳細を示している簡略化した概略断面図であり、図２に示す型式の素子を製造する方法における順次工程を図解している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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