(57)【要約】連続時間シグマ−デルタ・アナログ−ディジタル変換器が、i)信号経路(SP)及びii)フィードバック経路(FP)を具え、信号経路(SP)は、変換すべきアナログ信号をフィードバック・アナログ信号と結合させる少なくとも１つの結合器(C1)と、結合されたアナログ信号を積分する直列に実装された少なくとも２つの積分器(H1,H5)と、積分した信号をディジタル信号に変換する量子化器(Q)と、ディジタル信号をフィルタ処理するデシメーションフィルタ(DF)とを具え、フィードバック経路(FP)は、量子化器(Q)が出力するディジタル信号を、結合器(C1)用に意図されたフィードバック・アナログ信号に変換する少なくとも１つのディジタル−アナログ変換器(DAC)を具えている。各積分器(H1,H5)は、ディジタルワードの値によって規定される選定した状態に設定されて、選定した容量を示すように構成された可変容量手段を具えている。変換器(CV)は自己較正制御手段(CCM)も具え、自己較正制御手段(CCM)は、a)選定した第１の値のディジタルワードを生成し、b)フィルタ処理したディジタル信号から帯域内雑音(IBN(n))を推定して、このIBN(n)を前の値IBN(n-1)と比較し、c)IBN(n)がIBN(n-1)より小さい際に、ディジタルワードを変更して、各積分器の容量を選定した減少分だけ減少させ、d)IBN(n)がIBN(n-1)より大きくなるまで、ステップb)及びc)を反復して、IBN(n-1)に対応する値を較正ディジタルワード値として選定して、可変容量手段の較正状態を設定する。
2009524966.tif 000002
【特許請求の範囲】
【請求項１】
信号経路とフィードバック経路とを具えた、アナログ信号をディジタル信号に変換する連続時間シグマ−デルタ・アナログ−ディジタル変換器であって、
前記信号経路が、
前記アナログ信号をフィードバック・アナログ信号と結合するように構成された少なくとも１つの結合器と；
直列に実装され、前記結合したアナログ信号を積分するように構成された少なくとも２つの積分器と；
前記積分したアナログ信号をディジタル信号に変換する量子化器と；
前記ディジタル信号をフィルタ処理するデシメーションフィルタとを具え、
前記フィードバック経路が、
前記量子化器が出力する前記ディジタル信号を、前記結合器用の前記フィードバック・アナログ信号に変換するように構成された少なくとも１つのディジタル−アナログ変換器を具えている連続時間シグマ−デルタ・アナログ−ディジタル変換器において、
前記積分器の少なくとも１つが、ディジタルワードの値に応じて、選定した状態に設定され、選定した容量及び／または選定した抵抗値を示すように構成された可変容量手段及び／または可変抵抗手段を具え、
前記連続時間シグマ−デルタ・アナログ−ディジタル変換器が、自己較正制御手段も具え、
前記自己較正制御手段は、
ａ）選定した第１の値を有するディジタルワードを生成するステップと；
ｂ）前記フィルタ処理したディジタル信号から帯域内雑音を推定して、前記帯域内雑音を前の帯域内雑音と比較するステップと；
ｃ）前記帯域内雑音が前記前の帯域内雑音より小さい際に、前記ディジタルワードの値を変更して、関係する前記積分器の各々の前記容量及び／または前記抵抗値を、選定した減少分だけ減少させるステップと；
ｄ）前記帯域内雑音が前記前の帯域内雑音以上になるまで、ステップｂ）及びｃ）を反復して、前記前の帯域内雑音に対応する値を較正ディジタルワード値として選定するステップと
を実行するように構成されていることを特徴とする連続時間シグマ−デルタ・アナログ−ディジタル変換器。
【請求項２】
前記可変容量手段の各々が、選定した数のコンデンサのバンクを具え、前記コンデンサは、選定した容量を有し、前記ディジタルワードの１つのビット値によって制御される二状態スイッチと直列に実装されていることを特徴とする請求項１に記載の変換器。
【請求項３】
ステップａ）において、前記自己較正制御手段が、選定した開始容量に等しい第１容量に対応する第１の値を有するディジタルワードを生成するように構成され、前記開始容量は、選定した増加ステップを伴うことを特徴とする請求項２に記載の変換器。
【請求項４】
前記開始容量が、前記積分器の抵抗値と容量値の積の所定の拡散に対応することを特徴とする請求項３に記載の変換器。
【請求項５】
前記選定した増加ステップが、前記開始容量の33%に等しいことを特徴とする請求項３または４に記載の変換器。
【請求項６】
前記減少分が、前記開始容量の選定した割合に等しく、プロセス変動、温度拡散、及び最終目標精度に依存することを特徴とする請求項３〜５のいずれかに記載の変換器。
【請求項７】
前記コンデンサの数が９であり、前記９個のコンデンサが一緒になって前記開始容量の４／３に等しい最大容量値を与え、前記９個のコンデンサの第１のコンデンサは、前記開始容量の２／３の容量値を有し、前記９個のコンデンサの他の８個のコンデンサの各々は、前記開始容量の１／１２に等しい容量値を有し、前記減少分は前記開始容量の１／１２であることを特徴とする請求項５または６に記載の変換器。
【請求項８】
前記可変抵抗手段が、それぞれの抵抗値を有する選定した数の抵抗器と、前記抵抗器と同数の二状態スイッチとを具え、前記抵抗器は直列接続され、前記二状態スイッチの各々が、前記ディジタルワードの１つのビット値によって制御され、前記抵抗器のそれぞれへのアクセスを制御することを特徴とする請求項１〜７のいずれかに記載の変換器。
【請求項９】
ステップａ）において、前記自己較正制御手段が、選定した開始抵抗値に等しい第１抵抗値に対応する第１の値を有するディジタルワードを生成するように構成され、前記開始抵抗値は、選定した増加ステップを伴うことを特徴とする請求項８に記載の変換器。
【請求項１０】
前記開始抵抗値が、前記積分器の抵抗値と容量値の積の拡散の選定した値に対応することを特徴とする請求項９に記載の変換器。
【請求項１１】
前記選定した増加ステップが、前記開始抵抗値の33%に等しいことを特徴とする請求項９または１０に記載の変換器。
【請求項１２】
前記減少分が、前記開始抵抗値の選定した割合に等しいことを特徴とする請求項９〜１１のいずれかに記載の変換器。
【請求項１３】
前記抵抗器の数が９であり、前記９個の抵抗器が一緒になって前記開始抵抗値の４／３に等しい最大抵抗値を与え、前記９個の抵抗器の第１の抵抗器は、前記開始抵抗値の２／３の抵抗値を有し、前記９個の抵抗器の他の８個の抵抗器の各々は、前記開始抵抗値の１／１２に等しい抵抗値を有し、前記減少分は前記開始抵抗値の１／１２であることを特徴とする請求項１１または１２に記載の変換器。
【請求項１４】
差動モードで動作し、変換すべき差動アナログ信号を供給されるように構成された２つの差動入力ノードを具えていることを特徴とする請求項１〜１３のいずれかに記載の変換器。
【請求項１５】
ステップａ）〜ｄ）中に、前記２つの差動入力ノードが短絡されることを特徴とする請求項１４に記載の変換器。
【請求項１６】
前記信号経路が、直列に実装された５つの異なる積分器を具えていることを特徴とする請求項１〜１５のいずれかに記載の変換器。
【請求項１７】
前記ディジタル−アナログ変換器及び前記量子化器が、シングルビット型またはマルチビット型であることを特徴とする請求項１〜１６のいずれかに記載の変換器。
【請求項１８】
単一のフィルタループの形に構成されていることを特徴とする請求項１〜１７のいずれかに記載の変換器。
【請求項１９】
カスケード接続された複数の連続時間シグマ−デルタ・アナログ−ディジタル変換器段によって構成され、前記連続時間シグマ−デルタ・アナログ−ディジタル変換器段の各々が、１次の連続時間シグマ−デルタ・アナログ−ディジタル変換器または二次の連続時間シグマ−デルタ・アナログ−ディジタル変換器のいずれかであることを特徴とする請求項１〜１７のいずれかに記載の変換器。
【請求項２０】
高周波安定化手段を具えていることを特徴とする請求項１〜１９のいずれかに記載の変換器。
【請求項２１】
請求項１〜２０のいずれかに記載の変換器を具えていることを特徴とする集積回路。
【請求項２２】
ベースバンド集積回路を規定することを特徴とする請求項２１に記載の集積回路。
【請求項２３】
請求項２１または２２に記載の集積回路を具えていることを特徴とする受信装置。
【請求項２４】
請求項１〜２０のいずれかに記載の変換器を具えていることを特徴とするトランシーバ装置。
【請求項２５】
請求項１〜２４のいずれかに記載の変換器、集積回路、受信装置、またはトランシーバ装置を具えていることを特徴とする移動無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は無線信号処理の領域に関するものであり、より詳細には、アナログ無線信号を変換するために使用される連続時間（ＣＴ：Continuous-Time）シグマ−デルタ（ΣΔ）アナログ−ディジタル変換器（ＡＤＣ：Analog-to-Digital Converter）に関するものである。
【背景技術】
【０００２】
（発明の背景）
当業者に知られているように、ＣＴΣΔＡＤＣは、選択したアナログ無線信号を復調する前にディジタル信号に変換する必要のある多数の領域、特に、携帯電話機のような無線通信装置内で使用される無線受信機（またはトランシーバ）において頻繁に使用されている。
【０００３】
【非特許文献１】K. Philips et al.: “A 2mW 89dB DR Continuous-Time ΣΔ ADC with Increased Immunity to Wide-Band Interferes”, ICCC Dig. Tech. Papers, pp.86-87, 2004年2月
【特許文献１】国際公開第０１／０３３１２号パンフレット
【０００４】
こうした変換器は特に、K. Philips et al.による文献： “A 2mW 89dB DR Continuous-Time ΣΔ ADC with Increased Immunity to Wide-Band Interferes”, ICCC Dig. Tech. Papers, pp.86-87, 2004年2月、及び国際公開第０１／０３３１２号パンフレットに記載されている。
【０００５】
これらの変換器は、離散時間（ＤＴ：Discrete-Time）の実現に対するいくつかの有意味な利点を提供し、これらの利点は特に、暗黙的なアンチエリアシング・フィルタ、フロントエンド・サンプル／ホールド（Ｓ／Ｈ）がないこと（Ｓ／Ｈは存在するが、ループフィルタの後段に配置され、従って離散時間ではなく連続時間であり、ΣΔＡＤＣループ内でアンチエリアシング特性を形成する）、ｋＴ／Ｃ雑音（ノイズ）が存在しないこと、及び速度の利点であり、これらのすべてがより低い電力消費をもたらす。
【０００６】
それにもかかわらず、（半導体）ベースラインの深サブミクロンＣＭＯＳ技術（例えば、CMOS90LPにおける1.2Vの低電圧電源）では、ＣＴΣΔＡＤＣの連続時間ループフィルタがＲＣ積分器で形成され、ＲＣ積分器は、そのアナログ構成部品のプロセス変動及び温度拡散に非常に敏感である。
【０００７】
実際に、これらのＲＣ積分器の時定数、従って単一ゲイン周波数はそのＲＣの積に依存し、従ってその抵抗器及びコンデンサの種類（例えば、ＣＭＯＳ技術の場合にはＰ＋ポリまたはＮ＋ポリ抵抗及びフリンジコンデンサ）に依存し、これらはプロセス変動及び温度拡散に非常に敏感である。ＣＭＯＳ技術では、技術がスケールダウン（微細化）すると共にプロセス拡散が増加する。例えば、ＲＣ積についての最悪の場合の拡散は、90nmＣＭＯＳ技術では約+/-25%であり、65nmＣＭＯＳ技術では約+/-40%である。
【０００８】
フルスケール入力信号の存在下では、ＲＣ時定数の変動はＣＴΣΔＡＤＣの出力スペクトルを２つの異なる様式で変化させる。第１に、積分器のＲＣ時定数が大き過ぎる際には、量子化雑音が帯域幅内にシフトし、信号対雑音比（ＳＮＲ：Signal-to-Noise Ratio）性能を低下させる。第２に、積分器のＲＣ時定数が小さ過ぎる際には、雑音伝達関数が「悪性」になるので、ループフィルタが不安定になる。両方の状況において、帯域内雑音（ＩＢＮ：In-Band Noise）が増加し、その結果、信号対雑音比が低下する。
【０００９】
例えば、288MHzでクロック動作し、4MHzにおいて70dBのＳＮＲを有する１ビット単ループ・フィードフォワード型ＣＴΣΔＡＤＣが、高度にディジタル化されたＺＩＦ ＤＶＢ Ｈ受信機に適している。この場合には、シミュレーション計算した信号対量子化雑音比（ＳＱＮＲ：Signal-to-Quantization Noise Ratio）は、ＲＣ時定数が公称値である際に80dBに等しく、回路雑音（熱雑音、1/f雑音、及びクロックジッタ）を考慮に入れれば、公称ＳＮＲは72dBに等しい。従って、ＲＣ時定数について+/-10%の拡散しか許容することができない。90nmＣＭＯＳ技術では、ＲＣ積の拡散は+/-25%であり、このことは、ＲＣ時定数を較正する必要があることを意味する。
【００１０】
【非特許文献２】J.H.Shim et al.: “A Hybrid Delta-Sigma Modulator with Adaptive Calibration”, proc. IEEE ISCAS, 2003年5月, pp.1025-1028
【００１１】
文献：J.H.Shim et al.: “A Hybrid Delta-Sigma Modulator with Adaptive Calibration”, proc. IEEE ISCAS, 2003年5月, pp.1025-1028には、アナログ及びディジタル積分器を使用すること、及びディジタル積分器をアナログ積分器に整合するように較正すること、そして良好なＳＮＲ性能を保つことが提案されている。より詳細には、デシメーション（間引き）フィルタの出力を監視してディジタル積分器を制御し、これにより、デシメーションされた出力のＳＮＲが最大化される。
【００１２】
較正中のＳＮＲ測定を簡略化するためには、特別な入力パターンを使用しなければならない。この入力パターンはインパルス列であり、その基本周波数は帯域外にある。この特定の入力パターンにより、デシメーションされた出力は信号内容を含まず、このためＩＢＮは、出力スペクトルの分散を計算することによって推定しなければならない（最も急勾配の下降アルゴリズムは、ディジタル積分器のディジタル係数を、この分散を最小化するように更新する）。較正値に収束するために約４００回の反復が必要であり、この反復は過大な時間を要し（例えば、288MHzの216個のサンプルでは４００回の反復に91msを要し（400×216/(288×106)＝91ms））、ＣＴΣΔＡＤＣの各回の使用前の較正を妨げる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
（発明の概要）
従って、本発明の目的は、こうした状況を少なくとも部分的に改善することにあり、特に、容量及び／または抵抗値のディジタル自己較正手段を有するＣＴΣΔＡＤＣを提供することにある。
【課題を解決するための手段】
【００１４】
この目的のために、本発明は、アナログ信号をディジタル信号に変換する連続時間シグマ−デルタ・アナログ−ディジタル変換器（ＣＴΣΔＡＤＣ）を提供し、このＣＴΣΔＡＤＣは：
ｉ）変換すべきアナログ信号をフィードバック・アナログ信号と結合させる少なくとも１つの結合器と、直列に実装され、結合されたアナログ信号を積分するように構成された少なくとも２つの積分器と、積分された信号をディジタル信号に変換する量子化器と、非常に大きな帯域外量子化雑音をフィルタ処理で除去してビットストリームのデータレートを低減するデシメーションフィルタとを具えた（主）信号経路と；
ii）上記量子化器によって出力されるディジタル信号を、上記結合器用に意図されたフィードバック・アナログ信号に変換するディジタル−アナログ変換器（ＤＡＣ：Digital-to-Analog Converter）とを具えている。
【００１５】
この変換器（ＣＴΣΔＡＤＣ）は、次のことを特徴とする：
上記積分器の少なくとも１つが、ディジタルワードの値に応じて、選定した状態に設定され、選定した容量及び／または選定した抵抗値を示すように構成された可変容量手段及び／または可変抵抗手段を具え；
自己較正制御手段も具え、この自己較正制御手段は：
ａ）選定した第１の値を有するディジタルワードを生成し；
ｂ）上記フィルタ処理したディジタル信号から帯域内雑音ＩＢＮ(ｎ)を推定し、この帯域内雑音ＩＢＮ(ｎ)を前の帯域内雑音ＩＢＮ(ｎ−１)と比較し；
ｃ）ＩＢＮ(ｎ)がＩＢＮ(ｎ−１)より小さい際に、上記ディジタルワードの値を変更して、関係する各積分器の容量及び／または抵抗値を選定した減少分だけ減少させ、
ｄ）ＩＢＮ(ｎ)がＩＢＮ(ｎ−１)以上になるまで、ステップｂ）及びｃ）を反復し、前の帯域内雑音ＩＢＮ(ｎ−１)に対応する値を較正ディジタルワード値として選定して、上記可変容量手段及び／または可変抵抗手段の較正状態を設定するように構成されている。
【００１６】
本発明による変換器（ＣＴΣΔＡＤＣ）は、別個または組合せで考えられる追加的特徴を含むことができ、特に：
各可変容量手段は、前提した数の、選定した容量を有するコンデンサのバンクを具えることができ、これらのコンデンサは、上記ディジタルワードの１つのビット値によって制御される二状態スイッチ（Ｓ）と直列に実装され、
ステップａ）では、上記自己較正制御手段は、次のように、選定した開始容量に等しい第１容量に対応する第１の値を有するディジタルワードを生成することができ、この開始容量は選定した（容量の）増加ステップを伴う：
上記開始容量は、積分器のＲＣ積の所定の拡散に対応させることができる；
上記選定した増加ステップは、例えば上記開始容量の33%にすることができる；
上記減少分は、上記開始容量の選定した割合にすることができ、プロセス変動値、温度拡散、及び最終目標の精度に依存する；
コンデンサの数は例えば９にすることができる。この場合には、これら９個のコンデンサが一緒になって上記開始容量の4/3に等しい最大値を与え、これら９個のコンデンサの第１のものは開始容量の2/3に等しく、他の８個のコンデンサの各々は開始容量の1/12に等しく、上記減少分は上記開始容量の1/12に等しい。
各可変抵抗手段は、選定した数の抵抗器及び同数の二状態スイッチを具えることができ、これらの抵抗器は直列に接続され、選定したそれぞれの抵抗値を有し、上記二状態スイッチの各々は、上記ディジタルワードの１つのビット値によって制御され、それぞれのスイッチがそれぞれの抵抗器へのアクセスを制御し、
ステップａ）では、上記自己較正制御手段は、次のように、選定した開始抵抗値に等しい第１抵抗値に対応する第１の値を有するディジタルワードを生成することができ、この開始抵抗値は選定した（抵抗値の）増加ステップを伴う：
上記開始抵抗値は、積分器のＲＣ積の拡散の選定した値に対応させることができる；
上記選定した増加ステップは、例えば上記開始抵抗値の33%にすることができる；
上記減少分は、上記開始抵抗値の選定した割合にすることができる；
抵抗器の数は例えば９にすることができる。この場合には、これら９個の抵抗器が一緒になって上記開始抵抗値の4/3に等しい最大値を与え、これら９個の抵抗器の第１のものは開始抵抗値の2/3に等しく、他の８個の抵抗器の各々は開始抵抗値の1/12に等しく、上記減少分は上記開始抵抗値の1/12に等しい。
上記変換器（ＣＴΣΔＡＤＣ）は差動モードで動作するように構成することができる。この場合には、この変換器は、変換すべき差動アナログ信号を供給されるように構成された２つの差動入力ノードを具え、これら２つの差動入力ノードは、較正ステップａ）〜ｄ）中に短絡させることができる。
上記変換器の信号経路は、直列に実装された３つ、４つまたは５つ（あるいは、６つ以上）の積分器を具えることができる。
ＣＴΣΔＡＤＣのフィルタループは、単一のフィルタループ、あるいは、いくつかのＣＴΣΔＡＤＣ段をカスケード接続して構成されたカスケード型フィルタループ（ＭＡＳＨ（Multi-Stage Noise Shaping：多段ノイズ整形）とも称する）とすることができ、各段は１次ＣＴΣΔＡＤＣまたは２次ＣＴΣΔＡＤＣのいずれかである。
上記変換器は、高周波安定化手段（フィードフォワードまたはフィードバック型、あるいはフィードフォワード及びフィードバック係数の混合）を具えている。
上記ＤＡＣ及び上記量子化器は、シングル（単）ビット型またはマルチ（多）ビット型とすることができる。
【００１７】
本発明は、以上に記載したもののような変換器を具えた集積回路、できればベースバンド集積回路を提供することもできる。こうした（ベースバンド）集積回路は、受信装置またはトランシーバ装置の一部とすることができる。
【００１８】
本発明は、以上に記載したもののような変換器、（ベースバンド）集積回路、受信装置、またはトランシーバ装置を具えた移動無線通信装置も提供する。
【発明を実施するための最良の形態】
【００１９】
本発明の他の特徴及び利点は、以下の図面を参照した詳細な説明を検討すれば明らかになる。
各図面は、本発明を完全にするだけでなく、必要ならばその定義にも寄与し得る。
【００２０】
（好適な実施例の詳細な説明）
最初に図１を参照して、本発明を適用することのできる受信装置Ｒの例を説明する。なお重要なこととして、本発明は受信装置に限定されない。実際に、本発明はトランシーバ装置にも適用され、より一般的には、ディジタル信号に変換すべきアナログ無線信号を受信するように構成されたあらゆる種類の装置に適用される。
【００２１】
以下の説明では、受信（またはトランシーバ）装置Ｒは、携帯電話機のような移動通信装置、例えばＧＳＭ、ＧＰＲＳ／ＥＤＧＥ、またはＵＭＴＳ携帯電話機、あるいはブルートゥース（登録商標）またはＷＬＡＮ（無線ローカルエリア・ネットワーク）用を意図している。しかし、重要なこととして、本発明はこの種の無線通信装置に限定されない。例えば、本発明は、移動アプリケーション（応用製品）上のテレビジョン（ＤＶＢ−Ｈ）用、及びすべてのＤＶＢ規格（例えばＤＶＢ−Ｓ、ＤＶＢ−Ｔ、またはＤＶＢ−Ｃ）用にも利用することができる。これらの応用の例は排他的ではなく、他のいくつかの規格も本発明の利益を得る。
【００２２】
図１に概略的に示すように、本発明による受信機（受信装置）Ｒは特に、アナログ変調信号を受信するように構成されたアンテナＡＮ、及び受信したアナログ信号を供給される処理モジュールＰＭを具えている。
【００２３】
処理モジュールＰＭは、アンテナＡＮによって受信されたアナログ信号を増幅してミキサＭＸに供給するように構成された低雑音増幅器（ローノイズアンプ）ＬＮＡを具え、ミキサＭＸは、本発明による連続時間シグマ−デルタ・アナログ−ディジタル変換器またはＣＴΣΔＡＤＣ（以下、「変換器」と称する）ＣＶに信号を供給し、変換器ＣＶは、増幅されたアナログ信号をディジタル信号に変換しフィルタ処理してモジュールＭ１に供給するように構成され、モジュールＭ１は、チャンネル・フィルタリング及びノイズ整形（ノイズ・シェーピング）のディジタルフィルタ処理、及びディジタル復調器ＤＤへの信号供給専用であり、ディジタル復調器ＤＤは、フィルタ処理されたディジタル信号を復調するように構成されている。
【００２４】
ここで図２を参照して、本発明による変換器の例を説明する。
【００２５】
図に示すように、変換器ＣＶは少なくとも信号経路ＳＰを具え、信号経路ＳＰは、変換すべき増幅されたアナログ信号をフィードバック・アナログ信号と結合する少なくとも１つの結合器Ｃ1と、結合器Ｃ1が出力する結合されたアナログ信号を積分する直列に実装された少なくとも２つの積分器Ｈ1及びＨ2と、積分器Ｈ1及びＨ2が出力する積分された信号をディジタル信号Ｙに変換する量子化器Ｑと、高周波量子化雑音をフィルタ処理してビットストリームのデータレートを低減し、フィルタ処理したディジタル信号Ｙdを出力するデシメーションフィルタＤＦとを具えている。
【００２６】
図２に示す例では、変換器ＣＶは、信号経路ＳＰ内に直列に実装された５つの積分器Ｈ1〜Ｈ5を具えている。しかし、積分器の数（従って、フィルタの次数）はこの例に限定されない。この数は、信号経路ＳＰ内に少なくとも２次のフィルタを規定するための２より大きい任意の値とすることができる。
【００２７】
各積分器 Ｈj（ｊ＝１〜５）は、ＯＴＡ−ＲＣ（Operational Transconductance Amplifier-RC：演算トランスコンダクタンス増幅器−ＲＣ）のようなアクティブ（能動型）ＲＣフィルタであり、優れた線形性（直線性、リニアリティ）性能を達成する。
【００２８】
変換器ＣＶはさらにフィードバック経路ＦＰを具え、フィードバック経路ＦＰは、少なくとも、量子化器Ｑが出力するディジタル信号Ｙを、（少なくとも）結合器Ｃ1用に意図されたフィードバック・アナログ信号に変換するように構成された少なくとも１つのＤＡＣを具えている。
【００２９】
図２には示していないが、フィードバック経路ＦＰには、少なくとも１つのアナログ重み付け手段を設けることができ、このアナログ重み付け手段は、選定した重み付け係数を上記ＤＡＣが出力するフィードバック・アナログ信号に適用して、これらのアナログ信号を、結合器Ｃ1用に意図された重み付けフィードバック・アナログ信号に変換するように構成されている。実際に、フィードバック経路ＦＰには、積分器Ｈj（ｊ＝１〜５）と同数のアナログ重み付け手段（異なる重み付け係数を適用する）を設けることができる。このアナログ重み付け手段は、例えばトランスコンダクタンスまたは電圧減衰器（アテネータ）とすることができる。これらの重み付け手段はＡＤＣループを安定化させるために使用される。この場合には、信号経路ＳＰは、受信したアナログ信号と重み付きフィードバック・アナログ信号とを結合した信号を各積分器に供給するために、各積分器の前段に１つの結合器を具えていなければならない。従って各結合器は、関連するアナログ重み付け手段から受信した重み付きフィードバック・アナログ信号を、ミキサＭＸまたは前段の積分器Ｈj-1のいずれかから受信したアナログ信号から減算するように構成されている。
【００３０】
高周波フィルタ処理を提供するために、変換器ＣＶはフィードバック及び／またはフィードフォワード技術を有することができる。
【００３１】
図２には、必須ではないが、１ビット、単ループのフィードバック・トポロジを示す。より詳細には、この実施例では、変換器ＣＶは、単一経路ＳＰに並列に実装された２つの局部共振器フィードバック手段ｂ1及びｂ2を具えている。これらの局部共振器フィードバック手段は、例えばトランスコンダクタンスまたは電圧減衰器とすることができる。これらは、雑音伝達関数（ＮＴＦ：Noise Transfer Function）におけるノッチを生成して、帯域内の信号対量子化雑音比（ＳＱＮＲ）を最適化するために使用される。
【００３２】
各局部共振器フィードバック手段ｂ1またはｂ2は、選定した係数を有する選定した積分器Ｈ3またはＨ5が出力する積分されたアナログ信号に重み付けして、結合器Ｃ2またはＣ4に重み付きアナログ信号を供給するように構成され、この結合器は、信号経路ＳＰ内の積分器Ｈ2またはＨ4の前段に配置され、積分器Ｈ2またはＨ4自体は、上記選定した積分器Ｈ3またはＨ5の前段に配置されている。
【００３３】
この場合には、各結合器（ここではＣ2及びＣ4）は、前段の積分器（Ｈ1またはＨ3）が出力する積分されたアナログ信号を、局部共振器フィードバック手段ｂ1またはｂ2が出力する重み付きアナログ信号と結合する（できれば、上記アナログ重み付け手段が出力する重み付きフィードバック・アナログ信号と結合する）ための追加的な加算入力端子を有する。
【００３４】
変換器ＣＶは、積分器Ｈjの数（またはフィルタの次数）が４以上である際に、１つだけの局部共振器フィードバック手段（例えばｂ1またはｂ2）、あるいは３つ以上の局部共振器を具えることができる。
【００３５】
図２に示す非限定的な実施例では、変換器ＣＶはさらに、信号経路ＳＰと並列に実装された４つの重み付けフィードフォワード総和経路ａ1〜ａ4、及び信号経路ＳＰと直列に実装された他の重み付けフィードフォワード総和経路ａ5を具え、重み付けフィードフォワード総和経路ａ1〜ａ4はそれぞれ、第１積分器Ｈ1、第２積分器Ｈ2、第３積分器Ｈ3、及び第４積分器Ｈ4と、第４結合器Ｃ4との間にあり、重み付けフィードフォワード総和経路ａ5は、第５積分器Ｈ5の出力端子と第４結合器Ｃ4との間に実装されている。
【００３６】
各重み付けフィードフォワード総和経路または手段ａjは、前段の積分器（ここではＨj）が出力する積分されたアナログ信号に選定した係数の重み付けをして、重み付きアナログ信号を第４結合器Ｃ4に供給する。この目的のために、第４結合器Ｃ4は、重み付けフィードフォワード総和経路と同数（ここでは５つ）の加算入力端子または手段ａjを有して、積分器Ｈ1〜Ｈ5が出力する重み付け積分されたアナログ信号のすべての総和を量子化器Ｑに供給する。
【００３７】
重み付けフィードフォワード総和経路または手段ａjは、ＡＤＣループを安定化させるためにも使用される。従って、これらをアナログ重み付け手段ｄjと混合して、２つの技術の利点を最大化し欠点を最小化することができる。しかし、重み付けフィードフォワード総計経路または手段ａj、及びアナログ重み付け手段の累計数は、フィルタ次数（Ｌ）に等しくなければならない。
【００３８】
本発明は、ディジタル自己較正手段を変換器ＣＶ内に統合して、少なくとも１つのＲＣ積分器Ｈjのアナログコンデンサ及び／または抵抗器の較正を可能にして、プロセス変動及び温度拡散を補償する。
【００３９】
本発明によれば、変換器ＣＶの少なくとも１つの積分器Ｈjが、可変容量手段Ｃj及び／または可変抵抗手段Ｒjを具えている。図３〜６に示す例では、積分器Ｈ1及びＨ5（図２の積分器Ｈ2〜Ｈ4の場合にも当てはまる）のみが、ディジタルワードの値に応じて、選定した状態に設定されるように構成された可変容量手段Ｃjを具えている。従って、各積分器Ｈjの各可変容量手段Ｃjの特定容量値が各ディジタルワード値に対応する。
【００４０】
実際には、すべてのコンデンサが同じ種類（例えばフリンジコンデンサまたはゲート酸化物コンデンサ）のものであり、従って、各可変コンデンサに同じ変更を適用する（以下で図１１を参照して説明するアルゴリズムの例に記載する）。
【００４１】
図３では、フィードフォワード係数Ａjを抵抗器で実現しているが、これらの係数はコンデンサでも実現することができる。
【００４２】
図３及び５では、第１積分器Ｈ1及び最終積分器Ｈ5を差動動作モードで示している。従って、各積分器Ｈjは、差動入力及び差動出力を有するトランスコンダクタンスＴjで構成される。
【００４３】
各差動入力は、変換器ＣＶの差動入力ノードＮ1及びＮ2のいずれかから来る（Ｈ1の場合）、あるいは前段の積分器Ｈj-1から来る（Ｈ2〜Ｈ5の場合）差動アナログ信号を、（ディジタルワードによってアドレス指定可能な）抵抗器Ｒjを通して受信する。二状態制御スイッチＳＷは、第１作動ノードＮ1と第２差動ノードＮ2との間に設けることができる。
【００４４】
図４及び図６では、第１積分器Ｈ1及び最終積分器Ｈ5をシングルエンド動作モードで示している。従って、各積分器Ｈjは、アナログ信号を供給されるシングルエンド入力端子及びシングルエンド出力端子を有するトランスコンダクタンスで構成される。
【００４５】
図７に、可変容量手段Ｃjの非限定的な具体例を示す。この例では、可変容量手段Ｃjは、並列接続された９対から成り、各対が、選定した容量を有する１つのコンデンサ及びこのコンデンサに直列に実装された二状態スイッチＳを具えている。各二状態スイッチＳは、自己較正制御モジュールＣＣＭが生成するディジタルワードの１つのビット値によって制御され、ＣＣＭについては以下で説明する。
【００４６】
例えば、図７に示すように、対の数は９にすることができる。この場合には、並列に実装された９個のコンデンサが一緒になって、開始容量Ｃiの4/3に等しい最大容量値（4Ｃi/3）を与える。
【００４７】
例えば、これら９個のコンデンサの第１のものは、開始容量Ｃiの2/3に等しい値（2Ｃi/3）を有し、他の８個のコンデンサの１つは、開始容量Ｃiの1/12に等しい値（Ｃi/12）を有する。
【００４８】
図に示すように、（2Ｃi/3の容量値を有する）１番目のコンデンサに接続されたスイッチＳは、最も大きな重みを有する（最上位）ビット（ＭＳＢ）によって制御されることが好ましく、（Ｃi/12の容量値を有する）最終（または９番目の）コンデンサに接続されたスイッチＳは、最下位ビット（ＬＳＢ）であるビットによって制御されることが好ましい。
【００４９】
こうした構成により、可変容量手段Ｃj内に第１部分及び第２部分を規定することができる。第１部分は、１番目〜５番目の対で構成され、開始容量Ｃiに等しい最大容量値を与え、第２部分は６番目〜９番目の対で構成され、開始容量の1/3に等しい値（Ｃi/3）を与える。
【００５０】
さらに、この構成は、開始容量Ｃiの1/12に等しい減少分（または増分）（Ｃi/12）だけ、各可変容量手段Ｃjの容量値を変化させることを可能にする。
【００５１】
図８に、可変抵抗手段Ｒj（以下に説明するように、ｊ≠１）の非限定的な具体例を示す。この例では、可変抵抗手段Ｒjは、選定したそれぞれの抵抗値を有する直列に接続された９個の抵抗器、及び最終の抵抗器と２つの連続する抵抗器のそれぞれとの間に並列接続された二状態スイッチから成る。
【００５２】
各二状態スイッチＳは、自己較正モジュールＣＣＭが生成したディジタルワードの１つのビット値によって制御される。
【００５３】
例えば、図７に示すように、対の数は９にすることができる。この場合には、直列に実装された９個の抵抗器が一緒になって、開始抵抗値Ｒiの4/3に等しい最大抵抗値（4Ｒi/3）を与える。
【００５４】
例えば、これら９個の抵抗器の１番目のものは、開始抵抗値Ｒiの2/3に等しい値（2Ｒi/3）を有し、他の８個の抵抗器の各々は、開始抵抗値Ｒiの1/12に等しい値（Ｒi/12）を有する。
【００５５】
図に示すように、１番目の抵抗器の右側に接続された（4Ｒi/3に等しい累計抵抗値を与えるための）スイッチＳは、ディジタルワードの最上位ビット（ＭＳＢ）によって制御されることが好ましく、最終（または９番目）の抵抗器の左側に接続された（2Ｒi/3に等しい累計抵抗値を与えるための）スイッチＳは、ディジタルワードの最下位ビット（ＬＳＢ）によって制御されることが好ましい。この構成では、１つのスイッチのみが「オン」状態であり、他のすべてのスイッチは「オフ」状態である。
【００５６】
こうした構成により、可変抵抗手段Ｒj内に第１部分及び第２部分を規定することができる。第１部分は１番目〜５番目の抵抗器から成り、開始抵抗値Ｒiに等しい最大抵抗値を与え、第２部分は６番目〜９番目の抵抗器から成り、開始抵抗値の1/3に等しい抵抗値（Ｒi/3）を与える。
【００５７】
さらに、この構成は、各可変抵抗手段Ｒj（ｊ≠１）を開始抵抗値Ｒiの1/12に等しい減少分（または増分）だけ変化させることを可能にする。
【００５８】
差動動作モード（図３及び図５）では、フィードバック経路ＦＰのディジタル−アナログ変換器ＤＡＣは、信号経路ＳＰに接続されてディジタル信号Ｙを供給される１つの入力端子、及び第１積分器Ｈ1の差動入力端子に接続された差動出力端子を有する。こうしたＤＡＣは、例えばスイッチトキャパシタＤＡＣとすることができる。
【００５９】
シングルエンド動作モード（図４及び図６）では、フィードバック経路ＦＰのディジタル−アナログ変換器ＤＡＣは、信号経路ＳＰに接続されてディジタル信号Ｙを供給される１つの入力端子、及び第１積分器Ｈ1のシングルエンド入力端子に接続された１つの出力端子を有する。
【００６０】
さらに、差動動作モードでは、各積分器Ｈjが可変コンデンサＣjの２つのバンクを具え、それぞれのコンデンサは抵抗器ｒj（可変ではなく、各抵抗器ｒjはＯＴＡ−ＲＣ構造を安定化させる手助けをし、積分器Ｈj毎に異なる値を有することが好ましい）に直列接続されて差動フィードバック経路をなす。シングルエンド動作モードでは、各積分器Ｈjは可変コンデンサＣjの１つのバンクを具え、このコンデンサは、シングルエンド経路内の抵抗器ｒjに直列接続されている。
【００６１】
さらに、差動動作モードでは、随意的な重み付けフィードフォワード総和経路または手段ａ1〜ａ5だけでなく、随意的な局部共振器フィードバック手段ｂ1及びｂ2も差動型である。
【００６２】
図２〜６に示すように、本発明による変換器ＣＶは自己較正制御モジュールＣＣＭも具え、自己較正制御モジュールＣＣＭは、デシメーションフィルタＤＦの後段の単一経路ＳＰに接続され、フィルタ処理されたディジタル信号Ｙdを供給される入力端子、及び各可変容量手段Ｃj及び／または各可変抵抗手段Ｒjに結合され、これらの可変容量手段または可変抵抗手段に選定したディジタルワードを供給してこれらの容量及び／または抵抗値を制御する出力端子を有する。
【００６３】
自己較正制御モジュールＣＣＭは、次の４つの主要ステップを具えた較正アルゴリズムを実現するように構成されている。
【００６４】
最初の主要ステップａ）では、自己較正制御モジュールＣＣＭは、選定した第１の値を有するディジタルワードを生成する。この値は、各可変抵抗手段Ｃj及び／または各可変抵抗手段Ｒj（ここにｊ≠１、即ちＲ２〜Ｒ５）の選定した第１容量値及び／または第１抵抗値に対応する。
【００６５】
例えば、変換器ＣＶが図３に示すもののような積分器Ｈjを具えている場合には、ディジタルワードの第１の値は、選定した開始容量Ｃiに等しい各可変容量手段Ｃjの第１容量に対応し、開始容量Ｃiは選定した（容量の）増加ステップを伴う。
【００６６】
この開始容量Ｃiは、積分器のＲＣ積（または時定数）の選定した拡散に対応することが好ましい。アナログ集積回路（ＩＣ）の設計では、構成部品の公称値（例えばＲopt及びＣopt）、並びに、プロセス変動及び温度拡散によるこの公称値からの標準偏差は周知の入力値であり、構成部品のモデル化に含まれる。これらの入力値を用いて、開始容量Ｃiを設定する。プロセス変動及び温度拡散がなければ、Ｃi＝Ｃoptである。
【００６７】
例えば、帯域内ノイズ（ＩＮＢ）（dB）の進展の例をＲＣ拡散（%）の関数として図１０に示す例では、実効容量Ｃiは、-20%の容量拡散に相当するＣi＝0.8Ｃopt、あるいは、+20%の容量拡散に相当するＣi＝1.2Ｃopt、とすることができる。しかし、容量（増加）ステップは、容量変動を補償するだけでなく、抵抗変動及び温度拡散も補償しなければならない。プロセス変動及び温度拡散は技術に依存する（例えば、90nmのＣＭＯＳと65nmのＣＭＯＳとで異なる）。従って、Ｃiの値は、設計に用いるＣＭＯＳ技術に応じて選定しなければならない。
【００６８】
開始容量Ｃiの選定した増加ステップは、この開始容量Ｃiの33%（1/3）に等しく、例えばＣi/3にすることができる。従って、この場合には、ディジタルワードの第１の値は、各可変容量手段Ｃjの第１容量（4Ｃi/3（Ｃi＋Ｃi/3）に等しい）に対応する。選定した増加ステップ（+33%）のこの例は、図７及び図８を参照して上述した可変容量手段Ｃj及び可変抵抗手段Ｒjに良好に適合する。図７及び図８に示す可変容量手段Ｃj及び可変抵抗手段Ｒjのこれらの具体例は、[-25%〜+33%]の範囲内に含まれるＲＣ拡散に対応する容量をカバーすることを可能にする。
【００６９】
33%の増加ステップは、アルゴリズム及び較正時間を簡略化する。実際に、誰も、局所的最適値を有するリスクを伴って最適化問題（即ち、ＩＢＮを最適化すること）を解決しようとせず、単にＩＢＮを最小化するに過ぎない。こうしたものとして、とるべき方向は既知であるので、即ち、容量及び／または抵抗値を常に減少させるので、現在技術におけるように勾配を探索する必要はない。
【００７０】
他のＣＭＯＳ技術を設計に用いる場合、及び／または、+/-10%より良好な精度を必要とする場合には、開始容量Ｃiの他の増加ステップの値を選択することができる。
【００７１】
第２主要ステップｂ）では、自己較正制御モジュールＣＣＭは、帯域内雑音ＩＢＮ(ｎ)（ここにｎ＝１）を、デシメーションフィルタＤＦが現在出力中のフィルタ処理されたディジタル信号Ｙdから推定し、ディジタル信号Ｙdは、生成されたディジタルワードによって規定される可変容量手段Ｃjまたは可変抵抗手段Ｒjの新たな値に対応する。
【００７２】
図１０に示すように、ＲＣ拡散によるＩＢＮの変動は単調ではない。ＩＢＮの最小値は公称のＲＣの値（拡散なし）に相当する。さらに、ＩＢＮの絶対値は回路雑音に依存する。回路雑音は温度依存であるので、ＩＢＮの絶対値は、較正プロセス中のダイ温度に依存して変化する。従って、一定の回路雑音下でＲＣの積を較正することが望ましい。
【００７３】
各積分器Ｈjの抵抗値Ｒjをトリガすることによって較正を達成する場合には、積分器の雑音も変化する、というのは、電力消費について設計を最適化する際には、第１積分器Ｈ1の抵抗器Ｒ1は通常、主な雑音寄与源であるからである。従って、抵抗器Ｒ1の抵抗値を増加させてその熱雑音の寄与分を増加させることは、総帯域内雑音（ＩＢＮ）を増加させ信号対雑音比（ＳＮＲ）を低下させるので望ましくない。この状況は、積分器Ｈjの単一ゲインの周波数が過度に高くなり次第（即ち、ＲＣの積が公称値より小さくなると）生じる。
【００７４】
従って、各積分器ＨjのコンデンサＣjの値を変化させることによってＲＣの値を較正することが好ましい。しかし、ループフィルタ・トポロジは、第１積分器Ｈ1の単一ゲインの変動に不感応であるが、第２〜第５積分器の単一ゲイン周波数に対して非常に敏感であり、第１積分器Ｈ1を除いた各積分器Ｈjの抵抗器Ｒjの較正を実行することができる。第１積分器Ｈ1を除いた各積分器ＨjのコンデンサＣjの容量値及び抵抗器Ｒjの抵抗値を較正することも可能である。
【００７５】
例えば、ＩＢＮは、次の関係式によって定義される、フィルタ処理したディジタル信号Ｙdの分散ＰQを計算することによって推定される：
【数１】
2009524966.tif 000003
ここに、ＮSはＩＢＮ(ｎ)の推定に使用するサンプル数である。
【００７６】
こうした分散の計算を達成するために、自己較正制御モジュールＣＣＭは、図９の例に示すもののような推定モジュールを具えることができる。
【００７７】
この実施例では、上部の分岐（サブモジュールＳＭ1〜ＳＭ4）は、上記の関係式（ＰQ）の右辺の第１項を決定し、下部の分岐（サブモジュールＳＭ5〜ＳＭ8）は、上記の関係式の右辺の第２項を決定し、結合器ＳＭ9は、第２分岐のサブモジュールＳＭ5〜ＳＭ8が供給する値を、第１分岐のサブモジュールＳＭ1〜ＳＭ4が供給する値から減算する。
【００７８】
帯域内雑音ＩＢＮ(ｎ)を推定すると、自己較正制御モジュールＣＣＭはこの推定値をレジスタＡに記憶して、レジスタＢに記憶されている前に推定した帯域内雑音ＩＢＮ(ｎ−１)と比較する。ｎ＝１である際には、ＩＢＮ(１)が最初の推定値である。従って、任意のＩＢＮ(ｎ−１)＝ＩＢＮ(０)を０に設定することができる。
【００７９】
次の第３主要ステップｃ）では、ＩＢＮ(ｎ)がＩＢＮ(ｎ−１)より小さい際に、自己較正制御モジュールＣＣＭは、最後に生成されたディジタルワードの値を変更して、各積分器Ｈjの各可変容量手段Ｃjの現在の容量値Ｃiを選定した減少分Ｃstepだけ減少させ、かつ／あるいは、第１積分器Ｈ1以外の各積分器Ｈjの各可変抵抗手段Ｒjの抵抗値を減少させる。
【００８０】
減少分Ｃstep（またはＲstep）は、開始容量Ｃi（または開始抵抗値Ｒi）の選定した割合に等しくすることができる。その値は最終的な精度に依存する。
【００８１】
例えば、ＲＣ拡散について+/-10%の精度を達成しなければならない際には、減少分Ｃstep（またはＲstep）はＣi/12（またはＲi/12）に等しくすることができる。なお注目すべきこととして、ＩＢＮはより低い精度で予測しなければならず、このことはＩＢＮの推定に必要なサンプル数ＮSを固定する。この減少分の例は、図７及び図８を参照して上述した可変容量手段Ｃj及び可変抵抗手段Ｒjの例に良好に適合する。図７及び図８に示すこれらの可変容量手段Ｃj及び可変抵抗手段Ｒjの具体例は、33%に等しい初期容量（または抵抗）増分ステップについて、精度が[5%〜10%]の範囲内にある際に、[Ｃopt/15〜Ｃopt/10]（または[Ｒopt/15〜Ｒopt/10]）の範囲内にある減少分Ｃstep（またはＲstep）を選定することを可能にする。従って、減少分の値は必要とする減少分の値に依存する。
【００８２】
次の第４主要ステップｄ）では、自己較正制御モジュールＣＣＭは、現在推定したＩＢＮ(ｎ)が前に推定したＩＢＮ(ｎ−１)以上になるまで、主要ステップｂ）及びｃ）を反復する。ディジタルワードの最終較正値に収束するまでに最大９回の反復が必要である。従って、周波数ｆS＝288MHzにおけるサンプル数ＮS＝216に基づく最大較正時間ｔcalは、関係式ｔcal＝9×(ＮS／ｆS)≒2msで与えられる。
【００８３】
ＩＢＮ(ｎ)がＩＢＮ(ｎ−１)以上である際に、自己較正制御モジュールＣＣＭは、ディジタルワードの最終較正値として、ＩＢＮ(ｎ−１)に対応する値を選定する。そして自己較正制御モジュールＣＣＭは、この最終較正値を生成して、各可変容量手段Ｃj及び／または各可変抵抗手段Ｒjの較正状態を設定する。
【００８４】
図１０には２つの較正の例を示す。
第１の例は、-25%のＲＣ拡散（Ｃi＝0.8Ｃoptに対応する）に相当する。較正は、開始容量Ｃiの33%の増加で始まり、Ｃiの値を減少分Ｃstep＝6.66%Ｃopt（Ｃoptの6.66%）だけ減少させることに相当する１回目の反復が続き、Ｃiの値を増分Ｃstep＝6.66%Ｃoptだけ増加させることによって終了する。この場合には、ＮS＝216及びｆS＝288MHzである際には、較正時間は約455μsである。
【００８５】
第２の例は、+25%のＲＣ拡散（Ｃi＝1.2Ｃoptに対応する）に相当する。較正は、開始容量Ｃiの33%の増加で始まり、各々がＣiの値を減少分Ｃstep＝10%Ｃoptだけ減少させることに相当する８回の反復が続き、Ｃiの値を増分Ｃstep＝10%Ｃoptだけ増加させることによって終了する。
【００８６】
ここで、可変容量手段Ｃjに特化した較正アルゴリズムのより詳細な例を、図１１を参照して説明する。
【００８７】
予備的な開始ステップ１０では、自己較正制御モジュールＣＣＭにおいて、ＩＢＮを推定するために使用するサンプル数ＮS、及びそれぞれが現在のＩＢＮ推定値（ＩＢＮ(ｎ)）及び前のＩＢＮ推定値（ＩＢＮ(ｎ−１)）を記憶することを意図した２つのレジスタＡ及びＢの長さを指定する。
【００８８】
ステップ２０では、自己較正制御モジュールＣＣＭは、較正を開始しなければならないか否かを判定するテストを実行する。
【００８９】
較正を開始する必要がない場合には、ステップ３０で較正アルゴリズムを終了し、自己較正制御モジュールＣＣＭは、例えば変換器ＣＶの差動入力ノードＮ1及びＮ2を短絡させないことを決定する。
【００９０】
較正を開始しなければならない場合には、ステップ４０において、自己較正制御モジュールＣＣＭは、変換器ＣＶの差動入力ノードＮ1及びＮ2を図３に示すスイッチＳＷにより短絡させることによって始動することができる。変換器ＣＶはフィードバック・メカニズムによって自己バイアスされているので、この短絡動作は必須ではない。しかし、このことは、ＩＢＮの推定に悪影響を与え得る歪み効果を回避するために好適である。
【００９１】
そして、自己較正制御モジュールＣＣＭは、レジスタＡ及びＢの値、及びカウンタの値をリセットし（Ｃount＝０）、選定した第１の値を有するディジタルワードを生成する。例えば、この第１の値は、各積分器Ｈjの各可変容量手段Ｃjの開始容量Ｃiの33%の増加に相当する。従って、ディジタルワードの第１の値は、各可変容量手段Ｃjの容量値を4Ｃi/3（Ｃi＋Ｃi/3）に設定する。
【００９２】
ステップ５０では、自己較正制御モジュールＣＣＭは、レジスタＡの値をレジスタＢに記憶し、カウンタの値を１だけ増加させる（Ｃount＝Ｃount＋１）。
【００９３】
ステップ６０では、自己較正制御モジュールＣＣＭは、フィルタ処理したディジタル信号Ｙdから帯域内雑音ＩＢＮ(ｎ)（ここではｎ＝１）を推定する。
【００９４】
ステップ７０では、自己較正制御モジュールＣＣＭは、推定したＩＢＮの値（ＩＢＮ(１)）をレジスタＡに記憶する。
【００９５】
ステップ８０では、自己較正制御モジュールＣＣＭは、カウンタの値が１より大きい（Ｃount＞１）か否かを判定するテストを実行する。
【００９６】
カウンタの値が１より小さい（Ｃount＜１）場合には、自己較正制御モジュールＣＣＭはステップ５０に戻る。
【００９７】
カウンタの値が１より大きい場合には（Ｃount＞１）、自己較正制御モジュールＣＣＭはステップ９０において、レジスタＡに記憶された値がレジスタＢに記憶された値より小さいか否かを判定する他のテストを実行する。
【００９８】
レジスタＡの値がレジスタＢの値より小さい場合には（Ａ＜Ｂ、即ちＩＢＮ(ｎ)＜ＩＢＮ(ｎ−１)）、このことは、最終的な較正値がまだ見つかっていないことを意味する。そして、自己較正制御モジュールＣＣＭはステップ１００を実行し、ステップ１００では、最後に生成したディジタルワードの値を変更して、各積分器Ｈjの各可変容量手段Ｃjの現在の容量値Ｃiを、選定した減少分Ｃstepだけ減少させる。従って、新たな各容量値ＣiはＣi−Ｃstepに等しくなる（Ｃi＝Ｃi−Ｃstep）。
【００９９】
レジスタＡの値がレジスタＢの値より大きい場合には（Ａ＞Ｂ、即ちＩＢＮ(ｎ)＞ＩＢＮ(ｎ−１)）、このことは較正値を通り過ぎたばかりであることを意味する。そして、自己較正制御モジュールＣＣＭはステップ１１０を実行し、ステップ１１０では、較正制御モジュールＣＣＭは、レジスタＢに記憶されているＩＢＮ(ｎ−１)に対応する値を、ディジタルワードの最終較正値として選定する。従って、較正制御モジュールＣＣＭはこの最終較正値を生成して、各可変容量手段Ｃjの較正状態を設定する。そして、較正アルゴリズムはステップ１２０で終了する。
【０１００】
なお重要なこととして、図２〜図６に示すディジタル−アナログ変換器ＤＡＣ及び量子化器Ｑはシングル（単）ビット型のものである。しかし本発明は、マルチ（多）ビット型のディジタル−アナログ変換器ＤＡＣ及び量子化器Ｑにも適用される。
【０１０１】
変換器ＣＶは集積回路、できればベースバンド集積回路であることが好ましい。こうした集積回路は、ＣＭＯＳ技術、またはチップ製造において現在利用されているあらゆる技術、特にＧaＡsまたはＢi-ＣＭＯＳ技術で実現することができる。
【０１０２】
本発明による変換器ＣＶはいくつかの利点、特に次の利点を提供する：
較正専用の特別な入力パターンを必要としない。
プロセス及び／または温度変動を較正するために使用することができる。
非常に速い収束（最大でも９回の反復）により、使用する必要がある都度（例えばバースト毎、あるいはタイムスロット毎）の較正を可能にする。
フィードフォワード・トポロジだけでなく、任意のトポロジにより構成することができる。
【０１０３】
本発明は、例示目的のみで以上で説明した連続時間シグマ−デルタ・アナログ−ディジタル変換器、（ベースバンド）集積回路、受信装置、トランシーバ装置、及び無線通信装置の実施例に限定されず、当業者が請求項の範囲内であるものと考えることのできるすべての代案実施例を含む。
【図面の簡単な説明】
【０１０４】
【図１】本発明による受信装置の例を概略的に示す図である。
【図２】本発明による１ビット単ループ・フィードフォワード型連続時間シグマ−デルタ・アナログ−ディジタル変換器（ＣＴΣΔＡＤＣ）の例を概略的に示す図である。
【図３】差動動作モードにおける、図２に示すＣＴΣΔＡＤＣの第１積分器の具体例を概略的に示す図である。
【図４】シングルエンド動作モードにおける、図２に示すＣＴΣΔＡＤＣの第１積分器の具体例を概略的に示す図である。
【図５】差動動作モードにおける、図２に示すＣＴΣΔＡＤＣを１ビット単ループ・フィードバックＣＴΣΔＡＤＣにした変形例の第５（ＣＴΣΔＡＤＣが５次であれば最終）積分器の具体例を概略的に示す図である。
【図６】シングルエンド動作モードにおける、図２に示すＣＴΣΔＡＤＣを１ビット単ループ・フィードバックＣＴ型ΣΔＡＤＣにした変形例の第５（ＣＴΣΔＡＤＣが５次であれば最終）積分器の具体例を概略的に示す図である。
【図７】図３に示す積分器用の可変容量手段の具体例を概略的に示す図である。
【図８】本発明によるＣＴΣΔＡＤＣの積分器（第１積分器Ｈ1を除く）用の可変抵抗手段の具体例を概略的に示す図である。
【図９】本発明によるＣＴΣΔＡＤＣの自己較正制御モジュールの具体例を概略的に示す図である。
【図１０】積分器の開始容量（Ｃi）が0.8Ｃopt（Ｃoptは公称容量）または1.2Ｃoptのいずれかである際の、帯域内ノイズ（ＩＮＢ）（dB）の進展の例をＲＣ拡散（%）の関数として概略的に示し、必要な較正の反復回数を示す図である。
【図１１】自己較正制御モジュールによって実現することを意図した容量較正アルゴリズムの例を概略的に示す図である。
【図１】
2009524966.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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