(57)【要約】  半導体装置はゲート電極（１０８）を備えている。ゲート電極（１０８）は、ポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層を含む。
2009101763.tif 000002
【特許請求の範囲】
【請求項１】
ポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層を含むゲート電極を備えていることを特徴とする半導体装置。
【請求項２】
ＮｃｈトランジスタとＰｃｈトランジスタとを有する半導体装置であって、
前記Ｎｃｈトランジスタは第１のシリサイド層を含む第１のゲート電極を備え、
前記Ｐｃｈトランジスタは第２のシリサイド層を含む第２のゲート電極を備え、
前記第１のシリサイド層は、第１のシリコン含有材料をシリサイド化することにより形成されており、
前記第２のシリサイド層は、第１のシリコン含有材料と異なる第２のシリコン含有材料をシリサイド化することにより形成されており、
前記第２のシリコン含有材料の密度は、前記第１のシリコン含有材料の密度よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のシリコン含有材料はシリコンであり、
前記第２のシリコン含有材料はポーラスシリコン又は有機シリコンであることを特徴とする半導体装置。
【請求項４】
第１のシリサイド層を含む第１のゲート電極を備えた第１のトランジスタと、第２のシリサイド層を含む第２のゲート電極を備えた第２のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に絶縁性素子分離領域を形成し、第１のトランジスタ領域と第２のトランジスタ領域とを区画する工程（ａ）と、
前記半導体基板上に第１のシリコン含有材料膜を形成した後、前記第１のトランジスタ領域及び前記第２のトランジスタ領域のそれぞれの上において前記第１のシリコン含有材料膜をゲート電極形状にパターニングする工程（ｂ）と、
パターニングされた前記第１のシリコン含有材料膜の上面を除く他の部分が埋まるように前記半導体基板上に絶縁膜を形成する工程（ｃ）と、
前記第２のトランジスタ領域の上においてパターニングされた前記第１のシリコン含有材料膜を除去して開口部を形成する工程（ｄ）と、
前記開口部に、前記第１のシリコン含有材料膜と異なる密度を有する第２のシリコン含有材料膜を形成する工程（ｅ）と、
前記第１のトランジスタ領域の上においてパターニングされた前記第１のシリコン含有材料膜をシリサイド化して前記第１のシリサイド層を形成すると共に、前記開口部に形成された前記第２のシリコン含有材料膜をシリサイド化して前記第２のシリサイド層を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１のトランジスタはＮｃｈトランジスタであり、
前記第２のトランジスタはＰｃｈトランジスタであり、
前記第２のシリコン含有材料膜の密度は前記第１のシリコン含有材料膜の密度よりも小さいことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１のシリコン含有材料膜はシリコンからなり、
前記第２のシリコン含有材料膜はポーラスシリコン又は有機シリコンからなることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４に記載の半導体装置の製造方法において、
前記第１のトランジスタはＰｃｈトランジスタであり、
前記第２のトランジスタはＮｃｈトランジスタであり、
前記第１のシリコン含有材料膜の密度は前記第２のシリコン含有材料膜の密度よりも小さいことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１のシリコン含有材料膜はポーラスシリコン又は有機シリコンからなり、
前記第２のシリコン含有材料膜はシリコンからなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項４に記載の半導体装置の製造方法において、
前記第２のゲート電極は、前記第２のシリサイド層の下に形成された金属層を含み、
前記工程（ｄ）と前記工程（ｅ）との間に、少なくとも前記開口部の底部に前記金属層を形成する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項４に記載の半導体装置の製造方法において、
前記第１のトランジスタは、前記第１のゲート電極の下に第１のゲート絶縁膜を備え、
前記第２のトランジスタは、前記第２のゲート電極の下に第２のゲート絶縁膜を備え、
前記工程（ａ）と前記工程（ｂ）との間に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項４に記載の半導体装置の製造方法において、
前記第１のトランジスタは、前記第１のゲート電極の下に第１のゲート絶縁膜を備え、
前記第２のトランジスタは、前記第２のゲート電極の下に第２のゲート絶縁膜を備え、
前記工程（ａ）と前記工程（ｂ）との間に、前記第１のゲート絶縁膜を形成する工程（ｉ）をさらに備え、
前記工程（ｄ）と前記工程（ｅ）との間に、少なくとも前記開口部の底部に前記第２のゲート絶縁膜を形成する工程（ｊ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第２のゲート電極は、前記第２のシリサイド層の下に形成された金属層を含み、
前記工程（ｊ）と前記工程（ｅ）との間に、前記開口部における前記第２のゲート絶縁膜の上に前記金属層を形成する工程（ｋ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の少なくとも一方は高誘電率絶縁膜を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
ゲート電極を備えた半導体装置であって、
前記ゲート電極は、
ポーラスシリコン又は有機シリコンからなるシリコン層と、
前記シリコン層上に形成されたシリサイド層とを有することを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記ゲート電極は、前記シリコン層の下に形成された金属層をさらに有していることを特徴とする半導体装置。
【請求項１６】
ゲート電極を備えた半導体装置であって、
前記ゲート電極は、有機物を含むシリサイド層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模集積回路（Large Scale Integrated Circuit：ＬＳＩ）等の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、次世代半導体プロセスとして、トランジスタの性能を向上させるためのフルシリサイド（Fully Silicided：ＦＵＳＩ ）電極構造やメタルゲート電極構造を形成するプロセスが注目されている。【０００３】
ＦＵＳＩ電極構造を形成する従来の方法について図１８を参照しながら説明する。図１８は、従来の一般的なＦＵＳＩ電極構造を有するトランジスタの断面図である。まず、半導体基板１上にゲート酸化膜２を介してポリシリコンゲート電極を形成した後、ポリシリゲート電極の側壁にサイドウォール絶縁膜４を形成する。その後、ポリシリコンゲート電極及びサイドウォール絶縁膜４をマスクとしたイオン注入により、ソース・ドレイン領域６を形成する。その後、ポリシリコンゲート電極を被覆するように半導体基板１上に高融点金属膜を堆積させた後、アニール処理を行うことにより、ポリシリコンゲート電極を完全にシリサイド化（フルシリサイド化）してＦＵＳＩゲート電極３ａを形成すると共にソース・ドレイン領域６の表面部にシリサイド層７ａを形成する。【０００４】
このＦＵＳＩ電極構造によれば、ポリシリコンゲート電極の問題点であったゲート電極の空乏化を抑制できるので、トランジスタのオン電流を増大させることができる。【０００５】
さらに、トランジスタ能力を向上させるために応力制御を用いたプロセスが採用されており、その方法の一つである、ライナー窒化膜（応力ライナー膜）を用いた従来の方法について図１９を参照しながら説明する。図１９は、従来の応力ライナー膜を使用してトランジスタのチャンネル領域に応力を印加することによってキャリア移動度を向上させたトランジスタの断面構造の概要を示す。まず、シリコン基板１１における絶縁分離領域１２に囲まれた活性領域上にポリシリコンゲート電極１３を形成した後、ポリシリコンゲート電極１３の両側面上にオフセットスペーサ１４及び酸化物層１５を介して側壁スペーサ（図示省略）を形成する。次に、ポリシリコンゲート電極１３、オフセットスペーサ１４及び側壁スペーサをマスクとしたイオン注入により、ポリシリコンゲート電極１３の両側に位置する部分のシリコン基板１１に一対のソース・ドレイン領域１７を形成する。次に、ポリシリコンゲート電極１３及びソース・ドレイン領域１７のそれぞれの上部にシリサイド層１８を形成した後、側壁スペーサを除去し、その後、ポリシリコンゲート電極１３を覆うように応力ライナー窒化膜１９を形成する。
【特許文献１】特開２００６−２６１２８２号公報（特に図１）
【特許文献２】特開２００７−０４９１６６号公報（特に図１Ｂ）
【非特許文献１】Tatsuya Shimoda他、Solution-processed silicon films and transistors 、Nature 440、2006年４月６日、p.783-786
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述のＦＵＳＩ電極を用いたデバイスや、ライナー窒化膜を用いた応力制御方法においては、以下のような問題が考えられる。【０００７】
まず、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極として、ポリシリコンをフルシリサイド化したＦＵＳＩ電極を用いた場合、Ｎｃｈトランジスタにはシリサイド化時の電極の膨張に起因して引っ張り応力がかかるため、Ｎｃｈトランジスタ性能が向上する。しかし、Ｐｃｈトランジスタにも同様の引っ張り応力がかかるため、Ｐｃｈトランジスタ性能の向上が阻害されてしまうという問題が生じる。【０００８】
さらに、トランジスタの応力制御の方法としてトランジスタを覆うように堆積したライナー窒化膜を用いる場合、このライナー窒化膜による応力の作用を向上させるためにはライナー窒化膜の膜厚をなるべく厚くする必要がある。ところが、ライナー窒化膜の膜厚を厚くすると、ゲート電極側面のサイドウォールスペーサ上やゲート電極間に形成されたライナー窒化膜の膜厚は、他の箇所に形成されたライナー窒化膜の膜厚よりも厚くなってしまうので、微細化に伴ってコンタクト形成が著しく困難になるという加工上の問題が懸念される。また、ライナー窒化膜の膜厚を厚くすると、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生する。【０００９】
以上の問題に鑑み、本発明は、微細化されても応力制御が可能な半導体装置及びその製造方法を提供することを目的とし、特に、シリサイド層を有するゲート電極を備えた半導体装置を微細化した場合にも、トランジスタ性能を向上させるための応力制御を可能とすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本願発明者らは、Ｐｃｈトランジスタのゲート電極をシリサイド化するときの体積膨張を抑制することにより、ゲート電極内部の応力制御を可能とする半導体装置及びその製造方法を発明するに至った。【００１１】
すなわち、本発明に係る第１の半導体装置は、ポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層を含むゲート電極を備えている。【００１２】
本発明の第１の半導体装置によると、Ｐｃｈトランジスタのゲート電極として、通常のシリコンと比べて密度が低いポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層を含むゲート電極を用いることにより、シリサイド化時のゲート電極材料の体積膨張を抑制できる。このため、Ｐｃｈトランジスタに引っ張り応力がかかることを防止できるので、Ｐｃｈトランジスタ性能を向上させることができる。すなわち、微細化された場合にもゲート電極内部の応力を制御することによって、ＦＵＳＩゲートプロセス又はそれ以外のプロセスにおいてもＰｃｈトランジスタの性能を向上させることができる。また、厚いライナー窒化膜を用いることなく応力制御を行うことができるので、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生することを防止することができると共に、ゲート電極周辺でのコンタクト形成を容易に行うことができる。尚、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜を併用することも可能である。【００１３】
また、本発明に係る第２の半導体装置は、ＮｃｈトランジスタとＰｃｈトランジスタとを有する半導体装置であって、前記Ｎｃｈトランジスタは第１のシリサイド層を含む第１のゲート電極を備え、前記Ｐｃｈトランジスタは第２のシリサイド層を含む第２のゲート電極を備え、前記第１のシリサイド層は、第１のシリコン含有材料をシリサイド化することにより形成されており、前記第２のシリサイド層は、第１のシリコン含有材料と異なる第２のシリコン含有材料をシリサイド化することにより形成されており、前記第２のシリコン含有材料の密度は、前記第１のシリコン含有材料の密度よりも小さい。【００１４】
本発明の第２の半導体装置によると、Ｎｃｈトランジスタのゲート電極のシリサイド層を形成するためのシリコン含有材料（例えばシリコン）よりも低密度のシリコン含有材料（例えばポーラスシリコン又は有機シリコン）を用いて、Ｐｃｈトランジスタのゲート電極のシリサイド層が形成されている。このため、Ｎｃｈトランジスタにはシリサイド化時の電極の膨張に起因する引っ張り応力を十分に印加することができるため、Ｎｃｈトランジスタの性能を向上させることができる。一方、Ｐｃｈトランジスタにこのような引っ張り応力がかかることを防止できるので、Ｐｃｈトランジスタの性能を向上させることができる。すなわち、微細化された場合にもゲート電極内部の応力を制御することによって、ＦＵＳＩゲートプロセス又はそれ以外のプロセスにおいてもＰｃｈトランジスタ及びＮｃｈトランジスタのそれぞれの性能を向上させることができる。また、厚いライナー窒化膜を用いることなく応力制御を行うことができるので、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生することを防止することができると共に、ゲート電極周辺でのコンタクト形成を容易に行うことができる。尚、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜を併用することも可能である。【００１５】
また、本発明に係る半導体装置の製造方法は、第１のシリサイド層を含む第１のゲート電極を備えた第１のトランジスタと、第２のシリサイド層を含む第２のゲート電極を備えた第２のトランジスタとを有する半導体装置の製造方法であって、半導体基板上に絶縁性素子分離領域を形成し、第１のトランジスタ領域と第２のトランジスタ領域とを区画する工程（ａ）と、前記半導体基板上に第１のシリコン含有材料膜を形成した後、前記第１のトランジスタ領域及び前記第２のトランジスタ領域のそれぞれの上において前記第１のシリコン含有材料膜をゲート電極形状にパターニングする工程（ｂ）と、パターニングされた前記第１のシリコン含有材料膜の上面を除く他の部分が埋まるように前記半導体基板上に絶縁膜を形成する工程（ｃ）と、前記第２のトランジスタ領域の上においてパターニングされた前記第１のシリコン含有材料膜を除去して開口部を形成する工程（ｄ）と、前記開口部に、前記第１のシリコン含有材料膜と異なる密度を有する第２のシリコン含有材料膜を形成する工程（ｅ）と、前記第１のトランジスタ領域の上においてパターニングされた前記第１のシリコン含有材料膜をシリサイド化して前記第１のシリサイド層を形成すると共に、前記開口部に形成された前記第２のシリコン含有材料膜をシリサイド化して前記第２のシリサイド層を形成する工程（ｆ）とを備えている。【００１６】
具体的には、本発明の半導体装置の製造方法において、前記第１のトランジスタはＮｃｈトランジスタであり、前記第２のトランジスタはＰｃｈトランジスタであり、前記第２のシリコン含有材料膜の密度は前記第１のシリコン含有材料膜の密度よりも小さい。この場合、前記第１のシリコン含有材料膜は例えばシリコンからなり、前記第２のシリコン含有材料膜は例えばポーラスシリコン又は有機シリコンからなる。【００１７】
或いは、本発明の半導体装置の製造方法において、前記第１のトランジスタはＰｃｈトランジスタであり、前記第２のトランジスタはＮｃｈトランジスタであり、前記第１のシリコン含有材料膜の密度は前記第２のシリコン含有材料膜の密度よりも小さい。この場合、前記第１のシリコン含有材料膜は例えばポーラスシリコン又は有機シリコンからなり、前記第１のシリコン含有材料膜は例えばシリコンからなる。【００１８】
すなわち、本発明の半導体装置の製造方法によると、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極のシリサイド層を形成するために共通のシリコン含有材料、例えばポリシリコンを用いるのではなく、Ｎｃｈトランジスタのゲート電極のシリサイド層には例えば通常のポリシリコンを使用する一方、Ｐｃｈトランジスタのゲート電極のシリサイド層には、Ｎｃｈトランジスタと比べて低密度のシリコン含有材料、例えばポーラスシリコン又は有機シリコンを用いる。このため、Ｎｃｈトランジスタにはシリサイド化時のシリコン含有材料の体積膨張に起因する引っ張り応力を十分に印加することができるため、Ｎｃｈトランジスタの性能を向上させることができる。一方、Ｐｃｈトランジスタにシリサイド化時のシリコン含有材料の体積膨張に起因する引っ張り応力がかかることを抑制できるので、Ｐｃｈトランジスタの性能を向上させることができる。すなわち、微細化された場合にもゲート電極内部の応力を制御することによって、ＦＵＳＩゲートプロセス又はそれ以外のプロセスにおいてもＰｃｈトランジスタ及びＮｃｈトランジスタのそれぞれの性能を向上させることができる。また、厚いライナー窒化膜を用いることなく応力制御を行うことができるので、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生することを防止することができると共に、ゲート電極周辺でのコンタクト形成を容易に行うことができる。尚、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜を併用することも可能である。【００１９】
本発明の半導体装置の製造方法において、前記第２のゲート電極は、前記第２のシリサイド層の下に形成された金属層を含み、前記工程（ｄ）と前記工程（ｅ）との間に、少なくとも前記開口部の底部に前記金属層を形成する工程（ｇ）をさらに備えていることが好ましい。このようにすると、トランジスタの閾値電圧（Ｖｔ）の制御を容易に行うことができる。【００２０】
本発明の半導体装置の製造方法において、前記第１のトランジスタは、前記第１のゲート電極の下に第１のゲート絶縁膜を備え、前記第２のトランジスタは、前記第２のゲート電極の下に第２のゲート絶縁膜を備え、前記工程（ａ）と前記工程（ｂ）との間に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程（ｈ）をさらに備えていてもよい。このようにすると、工程を簡単化することができる。【００２１】
本発明の半導体装置の製造方法において、前記第１のトランジスタは、前記第１のゲート電極の下に第１のゲート絶縁膜を備え、前記第２のトランジスタは、前記第２のゲート電極の下に第２のゲート絶縁膜を備え、前記工程（ａ）と前記工程（ｂ）との間に、前記第１のゲート絶縁膜を形成する工程（ｉ）をさらに備え、前記工程（ｄ）と前記工程（ｅ）との間に、少なくとも前記開口部の底部に前記第２のゲート絶縁膜を形成する工程（ｊ）をさらに備えていてもよい。このようにすると、ゲート電極形成前に予めゲート絶縁膜を形成しておく場合のように、工程（ｄ）、つまり第２のトランジスタ領域の上においてパターニングされた第１のシリコン含有材料膜を除去して開口部を形成する工程でゲート絶縁膜がダメージを受けることがないので、トランジスタの信頼性を向上させることができる。この場合、前記第２のゲート電極は、前記第２のシリサイド層の下に形成された金属層を含み、前記工程（ｊ）と前記工程（ｅ）との間に、前記開口部における前記第２のゲート絶縁膜の上に前記金属層を形成する工程（ｋ）をさらに備えていると、トランジスタの閾値電圧（Ｖｔ）の制御を容易に行うことができる。【００２２】
本発明の半導体装置の製造方法において、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の少なくとも一方は高誘電率絶縁膜を含んでいてもよい。このようにすると、ゲート絶縁膜の酸化膜換算膜厚を小さくしつつ物理膜厚を大きくすることができるので、リーク電流を抑制しながら、トランジスタを高性能化することができる。【００２３】
本発明に係る第３の半導体装置は、ゲート電極を備えた半導体装置であって、前記ゲート電極は、ポーラスシリコン又は有機シリコンからなるシリコン層と、前記シリコン層上に形成されたシリサイド層とを有する。【００２４】
すなわち、本発明の第３の半導体装置は、本発明の第１の半導体装置の構成において、ポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層の下に、ポーラスシリコン又は有機シリコンからなるシリコン層を残存させた構成を有しており、本発明の第１の半導体装置と同様の効果を得ることができる。【００２５】
本発明の第３の半導体装置において、前記ゲート電極は、前記シリコン層の下に形成された金属層をさらに有していてもよい。このようにすると、ゲート電極の空乏化を抑制できるため、トランジスタのオン電流を増大させることができるので、集積回路の動作速度を向上させることができる。【００２６】
本発明に係る第４の半導体装置は、ゲート電極を備えた半導体装置であって、前記ゲート電極は、有機物を含むシリサイド層を有する。【００２７】
すなわち、本発明の第４の半導体装置は、本発明の第１の半導体装置の構成のうち、特に有機シリコンをシリサイド化させたシリサイド層を有する構成に該当し、本発明の第１の半導体装置と同様の効果を得ることができる。
【発明の効果】
【００２８】
以上のように、本発明によれば、Ｐｃｈトランジスタのゲート電極をシリサイド化するときの体積膨張を選択的に抑制することによりゲート電極内部の応力制御を行うことができるので、微細化された場合にも応力制御によってトランジスタ性能を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図１３】図１３（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】図１４（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】図１５は本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。
【図１６】図１６（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１７】図１７（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１８】図１８は従来の方法により形成したＦＵＳＩ電極構造を有する半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図１９】図１９は従来の方法により形成したライナー窒化膜を有する半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図２０】図２０（ａ）及び（ｂ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２１】図２１は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の工程を示す断面図である。
【図２２】図２２（ａ）及び（ｂ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２３】図２３は本発明の第１の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２５】図２５（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２６】図２６（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２７】図２７は本発明の第２の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図２８】図２８は本発明の第２の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図２９】図２９は本発明の第２の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３０】図３０は本発明の第２の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３１】図３１は本発明の第３の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図３２】図３２は本発明の第３の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図３３】図３３は本発明の第３の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３４】図３４は本発明の第３の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３５】図３５は本発明の第４の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図３６】図３６は本発明の第４の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図３７】図３７は本発明の第４の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３８】図３８は本発明の第４の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【符号の説明】
【００３０】
１００    半導体基板
１０１    ゲート絶縁膜（第１のゲート絶縁膜）
１０２    絶縁性素子分離領域
１０３    サイドウォール酸化膜
１０４    サイドウォール窒化膜
１０５    ソース・ドレイン領域
１０６    絶縁膜
１０７    第１のＦＵＳＩ電極
１０７ａ  再シリサイド層
１０８    第２のＦＵＳＩ電極
１０８ａ  再シリサイド層
１０９    オフセットスペーサ
１１０    金属層
１１１    第２のゲート絶縁膜
１５１    第１のシリコン含有材料膜
１５２    ハードマスク膜
１５３    レジストマスク
１５４    シリコン酸化膜
１５５    シリコン酸化膜
１５６    シリコン窒化膜
１５７    レジストマスク
１５８    第２のシリコン含有材料膜
１５９    金属膜
１６１、１６２    ソース・ドレインエクステンション領域
１６３、１６４    ソース・ドレイン領域
１７１    第１のシリサイド層（シリサイド化電極部分）
１７２    第２のシリサイド層（シリサイド化電極部分）
１７３、１７４    シリサイド層
１７５    ライナー窒化膜
１７６    層間絶縁膜
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。【００３２】
図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。【００３３】
図１に示すように、例えば（１００）面を主面とするシリコン基板である半導体基板１００に絶縁性素子分離領域１０２を設けることにより、Ｎｃｈトランジスタ領域とＰｃｈトランジスタ領域とが区画されている。Ｎｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上にはゲート絶縁膜１０１を介して第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成されている。第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８のそれぞれの側面にはオフセットスペーサ１０９、サイドウォール酸化膜１０３及びサイドウォール窒化膜１０４が順次形成されている。第１のＦＵＳＩ電極１０７の各サイドウォール膜の下側に位置する半導体基板１００の表面部にはソース・ドレインエクステンション領域１６１が形成されていると共に、第２のＦＵＳＩ電極１０８の各サイドウォール膜の下側に位置する半導体基板１００の表面部にはソース・ドレインエクステンション領域１６２が形成されている。また、第１のＦＵＳＩ電極１０７の各サイドウォール膜の外側に位置する半導体基板１００の表面部にはソース・ドレイン領域１６３が形成されていると共に、第２のＦＵＳＩ電極１０８の各サイドウォール膜の外側に位置する半導体基板１００の表面部にはソース・ドレイン１６４が形成されている。半導体基板１００の表面部における第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８のそれぞれの両側にはソース・ドレイン領域１０５が形成されている。さらに、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８のそれぞれの上面を除いて半導体基板１００を覆うように例えばシリコン酸化膜からなる絶縁膜１０６が形成されている。【００３４】
本実施形態の特徴は、Ｐｃｈトランジスタの第２のＦＵＳＩ電極１０８が、Ｎｃｈトランジスタの第１のＦＵＳＩ電極１０７と比べて低密度のシリコン含有材料をシリサイド化することにより形成されていることである。具体的には、Ｎｃｈトランジスタの第１のＦＵＳＩ電極１０７が通常のポリシリコンをシリサイド化することにより形成されているのに対して、Ｐｃｈトランジスタの第２のＦＵＳＩ電極１０８はポーラスシリコン又は有機シリコンをシリサイド化することにより形成されている。【００３５】
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。【００３６】
まず、図２（ａ）に示すように、例えば（１００）面を主面とするシリコン基板である半導体基板１００に絶縁性素子分離領域１０２を設けることにより、Ｎｃｈトランジスタ領域とＰｃｈトランジスタ領域とを区画した後、各トランジスタ領域にウェル領域（図示省略）を形成する。次に、各トランジスタ領域の上を含む半導体基板１００の上に例えばシリコン酸化膜からなるゲート絶縁膜１０１を形成する。【００３７】
次に、図２（ｂ）に示すように、例えば減圧ＣＶＤ（chemical vapor deposition ）装置等を用いて、ゲート絶縁膜１０１の上に、例えば厚さ３０〜１００ｎｍ程度のポリシリコン膜からなる第１のシリコン含有材料膜１５１を堆積する。第１のシリコン含有材料膜１５１の堆積条件は、例えば温度が５００〜６２０℃であり、圧力が０．５〜５Ｔｏｒｒ（６６．５〜６６５Ｐａ）である。次に、図２（ｃ）に示すように、例えば縦型バッチ式炉等を用いて、第１のシリコン含有材料膜１５１の上に、例えば厚さ３０〜１００ｎｍ程度のハードマスク膜１５２を形成する。【００３８】
次に、図３（ａ）に示すように、ハードマスク膜１５２の上に、Ｎｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれにおけるゲート電極形成領域を覆うレジストマスク１５３を形成する。その後、図３（ｂ）に示すように、レジストマスク１５３を用いて、ハードマスク膜１５２、第１のシリコン含有材料膜１５１及びゲート絶縁膜１０１に対して異方性ドライエッチングを行う。これにより、レジストマスク１５３の外側の第１のシリコン含有材料膜１５１が除去され、それによって第１のシリコン含有材料膜１５１がゲート電極形状にパターニングされる。その後、図３（ｃ）に示すように、例えば硫酸と過酸化水素水との混合液を用いた洗浄により、レジストマスク１５３を除去する。【００３９】
次に、図４（ａ）に示すように、パターニングされた第１のシリコン含有材料膜１５１等の上を含む半導体基板１００の上に全面に亘って、例えば厚さ１０〜２０ｎｍ程度のシリコン酸化膜１５４を形成する。その後、シリコン酸化膜１５４に対してエッチバックを行って、各トランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１等の側面のみにシリコン酸化膜１５４を残存させることにより、図４（ｂ）に示すように、オフセットスペーサ１０９を形成する。その後、Ｎｃｈトランジスタ領域にはＮ型不純物をイオン注入してソース・ドレインエクステンション領域１６１を形成し、Ｐｃｈトランジスタ領域にはＰ型不純物をイオン注入してソース・ドレインエクステンション領域１６２を形成する。【００４０】
次に、図４（ｃ）に示すように、パターニングされた第１のシリコン含有材料膜１５１等の上を含む半導体基板１００の上に全面に亘って、例えば厚さ１０〜２０ｎｍ程度のシリコン酸化膜１５５を形成した後、図５（ａ）に示すように、シリコン酸化膜１５５の上に、例えば厚さ５０〜１００ｎｍ程度のシリコン窒化膜１５６を形成する。その後、シリコン窒化膜１５６及びシリコン酸化膜１５５に対してエッチバックを行って、図５（ｂ）に示すように、各トランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１等の側面にオフセットスペーサ１０９を介してサイドウォール酸化膜１０３及びサイドウォール窒化膜１０４を形成する。このとき、サイドウォール窒化膜１０４の厚さ（ゲート長方向の幅）を５０〜９０ｎｍ程度に設定することにより、ゲート間活性領域に露出する半導体基板（シリコン基板）１００の幅を２０〜６０ｎｍ程度に設定する。【００４１】
次に、Ｎｃｈトランジスタ領域にはＮ型不純物をイオン注入してソース・ドレイン領域１６３を形成し、Ｐｃｈトランジスタ領域にはＰ型不純物をイオン注入してソース・ドレイン領域１６４を形成する。【００４２】
次に、図５（ｃ）に示すように、例えばＣＶＤ装置等を用いて、パターニングされた第１のシリコン含有材料膜１５１等を覆うように、半導体基板１００の上に全面に亘って、例えば厚さ３００〜５００ｎｍ程度のシリコン酸化膜からなる絶縁膜１０６を形成した後、例えば化学的機械研磨を用いて絶縁膜１０６の表面を平坦化する。【００４３】
次に、図６（ａ）に示すように、絶縁膜１０６の厚さが例えば５０〜１００ｎｍ程度になるまで絶縁膜１０６に対してエッチバックを行う。本実施形態では、各トランジスタ領域においてパターニングされたハードマスク膜１５２の上面が露出するまで、絶縁膜１０６のエッチバックを行う。次に、図６（ｂ）に示すように、Ｐｃｈトランジスタ領域以外の他の領域を覆うレジストマスク１５７を形成した後、図６（ｃ）に示すように、レジストマスク１５７を用いて、Ｐｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２及び第１のシリコン含有材料膜１５１を例えば反応性イオンエッチング法によって選択的に除去する。このとき、本実施形態では、Ｐｃｈトランジスタ領域においてパターニングされたゲート絶縁膜１０１が残存するようにエッチングを行う。また、ハードマスク膜１５２のエッチングは、ＣＦ4 を混合したガスを用いて、ガス流量が２０〜１００ｃｃ／ｍｉｎ（標準状態）、温度が２０〜５０℃の条件により行う。また、第１のシリコン含有材料膜１５１のエッチングは、例えば、ＳＦ6 とＣＨＦ3 との混合ガス、Ｃｌ2 とＯ2 とＨＢｒとの混合ガス、及び、Ｃｌ2 とＨＢｒとＡｒとの混合ガスをこの順番で用いて、それぞれガス流量が２０〜１００ｃｃ／ｍｉｎ（標準状態）、温度が２０〜５０℃の条件により行う。その後、図７（ａ）に示すように、酸素アッシングを用いることによりレジストマスク１５７を除去する。【００４４】
次に、図７（ｂ）に示すように、図６（ｃ）に示す工程で形成された開口部（以下、Ｐｃｈトランジスタ領域の開口部という）を含む半導体基板１００上の全面に、第１のシリコン含有材料（ポリシリコン）膜１５１よりも低密度の第２のシリコン含有材料膜１５８を堆積する。第２のシリコン含有材料膜１５８は、例えばポーラスシリコン又は有機シリコンからなり、厚さ３０〜１００ｎｍ程度である。【００４５】
例えば、シクロペンタシランを紫外線により重合させたポリシランを有機溶剤に混合したものを５００〜５５０℃程度の温度でスピンコート法又はインクジェット法によって半導体基板１００上に塗布することにより、ポーラスシリコンからなる第２のシリコン含有材料膜１５８を堆積することができる。【００４６】
また、有機シリコンからなる第２のシリコン含有材料膜１５８を堆積する場合には、有機系シリコン含有レジスト材料（例えばシクロペンタシラン）、シリコン含有塗布研磨用材料又は金属含有混合物等を用いることができる。シクロペンタシランを用いる場合には、リン変性シラン化合物である１−ホスホシクロペンタン１ｍｇとオクタシラキュバン１ｇとを、トルエン１０ｇとテトラヒドロナフタレンとの混合溶媒に溶解させることにより塗布溶媒を調整し、当該塗布溶媒をアルゴン雰囲気中でスピンコート法により基板上に塗布した後、１５０℃で乾燥させ、その後、水素３体積％含有アルゴン雰囲気中で４５０℃の熱分解処理を行うことにより、有機シリコンからなる第２のシリコン含有材料膜１５８を堆積することができる。【００４７】
シクロペンタシランは炭素を含まない構造を有しているので、シクロペンタシランを用いて形成された有機シリコン膜中にも溶媒中に含まれていた残留炭素だけが含まれことになるので、当該有機シリコン膜を用いると、比較的抵抗の小さいゲート電極を形成できるという利点がある。尚、シクロペンタシランと同様の効果が得られる材料として、ＳｉＨ3 −（ＳｉＨ2 ）n −ＳｉＨ3 などの直鎖構造のシラン化合物や、シクロペンタシラン以外の環状構造のシラン化合物を用いてもよいし、例えば非特許文献１に記載されている液体シリコン材料を用いてもよい。【００４８】
尚、有機シリコンからなる第２のシリコン含有材料膜１５８をシリサイド化した場合、得られるシリサイド層は、有機シリコン中に含まれていた有機物を含有する。【００４９】
次に、図７（ｃ）に示すように、Ｐｃｈトランジスタ領域の開口部の外側に堆積されている第２のシリコン含有材料膜１５８を例えば化学的機械研磨により除去する。次に、図８（ａ）に示すように、Ｎｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２を除去した後、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１、及びＰｃｈトランジスタ領域の開口部に残存する第２のシリコン含有材料膜１５８のそれぞれと接するように形成する。【００５０】
次に、半導体基板１００に対してシリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれを金属膜１５９と反応させて完全にシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰ（Rapid Thermal Process ）を２ステップに分けて行うプロセスを用いる。これにより、図８（ｂ）に示すように、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成される。その後、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８の表面を例えば化学的機械研磨により平坦化する。【００５１】
以上に説明したように、第１の実施形態によると、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極を構成するシリサイドを形成するために共通のシリコン含有材料、例えばポリシリコンを用いるのではなく、ＮｃｈトランジスタのＦＵＳＩ電極１０７のシリサイド化には例えば通常のポリシリコン（第１のシリコン含有材料膜１５１）を使用する一方、ＰｃｈトランジスタのＦＵＳＩ電極１０８のシリサイド化には、ＮｃｈトランジスタのＦＵＳＩ電極１０７と比べて低密度のシリコン含有材料（第２のシリコン含有材料膜１５８）、例えばポーラスシリコン又は有機シリコンを用いる。このため、シリサイド化時の第１のシリコン含有材料膜１５１の体積膨張に起因する引っ張り応力をＮｃｈトランジスタに十分に印加することができるため、Ｎｃｈトランジスタの性能を向上させることができる。一方、シリサイド化時の第２のシリコン含有材料膜１５８の体積膨張に起因する引っ張り応力がＰｃｈトランジスタにかかることを抑制できるので、Ｐｃｈトランジスタの性能を向上させることができる。すなわち、微細化された場合にもゲート電極内部の応力を制御することによって、ＦＵＳＩゲートプロセス又はそれ以外のプロセスにおいてもＰｃｈトランジスタ及びＮｃｈトランジスタのそれぞれの性能を向上させることができる。【００５２】
また、第１の実施形態によると、厚いライナー窒化膜を用いることなく応力制御を行うことができるので、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生することを防止することができると共に、ゲート電極周辺でのコンタクト形成を容易に行うことができる。尚、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜を併用することも可能である。【００５３】
また、第１の実施形態によると、各トランジスタのゲート電極としてＦＵＳＩ電極を用いているため、各ゲート電極の空乏化を抑制できる。このため、各トランジスタのオン電流を増大させることができるので、集積回路の動作速度を向上させることができる。【００５４】
尚、第１の実施形態において、第１のシリコン含有材料膜１５１を堆積する前に、各トランジスタ領域の上に同じゲート絶縁膜１０１を形成したが、これに代えて、各トランジスタ領域の上に形成するゲート絶縁膜を各トランジスタ領域の特性に応じて作り分けてもよい。【００５５】
また、第１の実施形態において、ＮｃｈトランジスタのＦＵＳＩ電極１０７を形成するための第１のシリコン含有材料膜１５１を先に形成し、ＰｃｈトランジスタのＦＵＳＩ電極１０８を形成するための第２のシリコン含有材料膜１５８を後に形成したが、これに代えて、各シリコン含有材料膜の形成順を逆にしてもよい。すなわち、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態に係る半導体装置の製造方法において、Ｎｃｈトランジスタ領域とＰｃｈトランジスタ領域とを入れ替え、第１のシリコン含有材料膜１５１の構成材料と第２のシリコン含有材料膜１５８の構成材料とを入れ替えても、本実施形態と同様の効果が得られる。【００５６】
また、第１の実施形態において、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれをシリサイド化するために同じ金属膜１５９を用いたが、これに代えて、各シリコン含有材料膜のシリサイド化に異なる金属膜を用いてもよい。【００５７】
（第１の実施形態の第１変形例）
第１の実施形態においては、金属膜１５９を堆積した段階（図８（ａ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していないので、ソース・ドレイン領域１６３及び１６４の表面部はシリサイド化されない。それに対して、本変形例においては、ＦＵＳＩ電極１０７及び１０８を形成した段階（図８（ｂ））以降に、絶縁膜１０６の除去、シリサイド形成用の金属膜の堆積、シリサイド化熱処理、未反応金属の除去などを順次実施することにより、ソース・ドレイン領域１６３及び１６４の表面部にシリサイド層を形成する。【００５８】
本変形例によれば、ゲート電極を完全にシリサイド化するＦＵＳＩゲートプロセスの課題である、ソース・ドレイン領域表面に薄いシリサイド層を形成することが可能となる。従って、より浅い接合を形成できるので、いわゆる短チャンネル効果を抑制することができる。【００５９】
図２０（ａ）、（ｂ）及び図２１は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図２０（ａ）、（ｂ）及び図２１において、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【００６０】
まず、図８（ｂ）に示す第１の実施形態におけるＦＵＳＩ電極１０７及び１０８の形成工程までが終了した後、図２０（ａ）に示すように、半導体基板１００の表面を覆う絶縁膜１０６を除去し、その後、ソース・ドレイン領域１６３及び１６４の表面上を含む半導体基板１００の表面上に金属膜（図示省略）を形成した後、シリサイド化熱処理を行う。これにより、当該金属膜と各ソース・ドレイン領域表面部のシリコン材料とを反応させて、図２０（ｂ）に示すように、ソース・ドレイン領域１６３の表面部にシリサイド層１７３を形成すると共にソース・ドレイン領域１６４の表面部にシリサイド層１７４を形成する。このとき、ＦＵＳＩ電極１０７及び１０８のそれぞれの表面部に再シリサイド層１０７ａ及び１０８ａが形成される。その後、未反応の金属膜を選択的に除去する。【００６１】
次に、図２１に示すように、ＦＵＳＩ電極１０７及び１０８上を含む半導体基板１００上に、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を形成した後、ライナー窒化膜１７５上に層間絶縁膜１７６を形成する。【００６２】
尚、本変形例の図２０（ａ）に示す工程で絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、本変形例と同様に、図２２（ａ）に示すシリサイド層１７３及び１７４の形成工程と、図２２（ｂ）に示すライナー窒化膜１７５及び層間絶縁膜１７６の形成工程とを実施してもよい。このようにすると、ディスポーザブルサイドウォール構造を得ることができる。【００６３】
（第１の実施形態の第２変形例）
第１の実施形態においては、金属膜１５９を堆積した段階（図８（ａ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していなかったが、本変形例では、金属膜１５９の堆積前に絶縁膜１０６を除去することにより、金属膜１５９を用いてシリサイド化電極を形成すると同時にソース・ドレイン領域１６３及び１６４の表面部をシリサイド化する。シリサイド化電極の形成に際しては、第１の実施形態と同様に、ゲート電極を完全にシリサイド化したＦＵＳＩ電極を形成しても良いが、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極の一方又は両方の表面近傍だけをシリサイド化しても、言い換えると、ゲート電極を完全にシリサイド化しなくても、第１の実施形態と同様の効果を得ることができる。この構成は、例えば、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８の膜厚と、金属膜１５９の材料及び膜厚と、シリサイド化熱処理条件とを調整することによって実現することができる。【００６４】
図２３は、本変形例に係る半導体装置の構造を示す断面図である。尚、図２３において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【００６５】
本変形例が図１に示す第１の実施形態と異なっている点は次の通りである。まず、図２３に示すように、Ｎｃｈトランジスタ領域の第１のＦＵＳＩ電極１０７に代えて、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されている。また、Ｐｃｈトランジスタ領域の第２のＦＵＳＩ電極１０８に代えて、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成されている。【００６６】
尚、前述の第１変形例と同様に、本変形例においても、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。【００６７】
本変形例のように、ＦＵＳＩ電極を用いない場合、Ｐｃｈトランジスタ領域のゲート電極を構成する第２のシリコン含有材料膜１５８（例えば有機シリコン膜）のヤング率が小さいため、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を併用したとしても、つまり、ゲート電極の一部となる第２のシリコン含有材料膜１５８に内在する引っ張り応力に、ライナー窒化膜１７５による引っ張り応力が加わったとしても、引っ張り応力が過剰になることはない。【００６８】
図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）において、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付し、重複する説明を省略する。【００６９】
まず、図７（ｃ）に示す第１の実施形態における第２のシリコン含有材料膜１５８の研磨工程までが終了した後、図２４（ａ）に示すように、Ｎｃｈトランジスタ領域のハードマスク膜１５２を除去すると共に、半導体基板１００の表面を覆う絶縁膜１０６を除去する。【００７０】
次に、図２４（ｂ）に示すように、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域の第１のシリコン含有材料膜１５１及びソース・ドレイン領域１６３、並びにＰｃｈトランジスタ領域の第２のシリコン含有材料膜１５８及びソース・ドレイン領域１６４のそれぞれと接するように形成する。【００７１】
次に、シリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれの表面部を金属膜１５９と反応させてシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰ（Rapid Thermal Process ）を２ステップに分けて行うプロセスを用いる。これにより、図２５（ａ）に示すように、Ｎｃｈトランジスタ領域では、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されると共に、Ｐｃｈトランジスタ領域では、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成される。また、このシリサイド化熱処理において、金属膜１５９と各ソース・ドレイン領域表面部のシリコン材料とが反応して、ソース・ドレイン領域１６３の表面部にシリサイド層１７３が形成されると共にソース・ドレイン領域１６４の表面部にシリサイド層１７４が形成される。【００７２】
次に、図２５（ｂ）に示すように、各トランジスタ領域のゲート電極上を含む半導体基板１００上に、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を形成した後、ライナー窒化膜１７５上に層間絶縁膜１７６を形成する。【００７３】
尚、本変形例の図２４（ａ）に示す工程で絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、本変形例と同様に、図２６（ａ）に示すシリサイド層１７１〜１７４の形成工程、及び図２６（ｂ）に示すライナー窒化膜１７５及び層間絶縁膜１７６の形成工程を実施してもよい。【００７４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。【００７５】
図９は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。尚、図９において、図１に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【００７６】
図９に示すように、第２の実施形態に係る半導体装置が図１に示す第１の実施形態に係る半導体装置と異なっている点は、Ｐｃｈトランジスタの第２のＦＵＳＩ電極１０８と、ゲート絶縁膜１０１及びオフセットスペーサ１０９のそれぞれとの間に、例えば厚さ５〜１５ｎｍ程度のＴｉＮ膜からなる金属層１１０が形成されていることである。すなわち、第２の実施形態においては、Ｐｃｈトランジスタのゲート電極は、第２のＦＵＳＩ電極１０８と金属層１１０との積層構造を有する。【００７７】
図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）においては、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態と同一の部材には同一の符号を付すことにより、重複する説明を省略する。【００７８】
第２の実施形態に係る半導体装置の製造方法においては、まず、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）及び図７（ａ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を順次実施する。【００７９】
次に、図１０（ａ）に示すように、Ｐｃｈトランジスタ領域の開口部を含む半導体基板１００上の全面に、例えば厚さ５〜１５ｎｍ程度のＴｉＮ膜からなる金属層１１０を形成する。【００８０】
次に、図１０（ｂ）に示すように、金属層１１０上の全面に、第１のシリコン含有材料（ポリシリコン）膜１５１よりも低密度の第２のシリコン含有材料膜１５８を堆積する。第２のシリコン含有材料膜１５８は、例えばポーラスシリコン又は有機シリコンからなり、厚さ３０〜１００ｎｍ程度である。第２のシリコン含有材料膜１５８の堆積方法の詳細は、第１の実施形態（図７（ｂ）に示す工程）と同様である。【００８１】
次に、図１０（ｃ）に示すように、Ｐｃｈトランジスタ領域の開口部の外側に堆積されている第２のシリコン含有材料膜１５８及び金属層１１０を例えば化学的機械研磨により除去する。次に、図１１（ａ）に示すように、Ｎｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２を除去した後、図１１（ｂ）に示すように、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１、及びＰｃｈトランジスタ領域の開口部に残存する第２のシリコン含有材料膜１５８のそれぞれと接するように形成する。【００８２】
次に、半導体基板１００に対してシリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれを金属膜１５９と反応させて完全にシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰを２ステップに分けて行うプロセスを用いる。これにより、図１１（ｃ）に示すように、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成される。その後、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８の表面を例えば化学的機械研磨により平坦化する。【００８３】
以上に説明した第２の実施形態によると、第１の実施形態と同様の効果に加えて、Ｐｃｈトランジスタのゲート電極が、第２のＦＵＳＩ電極１０８とゲート絶縁膜１０１との間に形成された金属層１１０を有することにより、Ｐｃｈトランジスタの閾値電圧（Ｖｔ）の制御を容易に行うことができるという効果を得ることができる。【００８４】
尚、第２の実施形態において、金属層１１０の材料としてＴｉＮを用いたが、これに代えて、例えば仕事関数（Ｗ）が４．７ｅＶ以上である他の金属材料を用いてもよい。具体的には、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ及びＷからなる金属群から選ばれた少なくとも１つの金属よりなる金属膜（金属が２つ以上の場合は合金膜）の単層膜、前記金属群から選ばれた少なくとも１つの金属の珪化物、炭化物若しくは窒化物からなる単層膜、又はこれらの金属膜（金属が珪化、炭化若しくは窒化されている場合を含む）の積層膜を用いてもよい。【００８５】
また、第２の実施形態において、Ｐｃｈトランジスタのゲート電極が、第２のＦＵＳＩ電極１０８とゲート絶縁膜１０１との間に形成された金属層１１０を有していたが、これに代えて、又はこれに加えて、Ｎｃｈトランジスタのゲート電極が、第１のＦＵＳＩ電極１０７とゲート絶縁膜１０１との間に形成された金属層を有していてもよい。【００８６】
（第２の実施形態の第１変形例）
第２の実施形態においては、金属膜１５９を堆積した段階（図１１（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していないので、ソース・ドレイン領域１６３及び１６４の表面部はシリサイド化されない。それに対して、本変形例においては、ＦＵＳＩ電極１０７及び１０８を形成した段階（図１１（ｃ））以降に、絶縁膜１０６の除去、シリサイド形成用の金属膜の堆積、シリサイド化熱処理、未反応金属の除去などを順次実施することにより、ソース・ドレイン領域１６３及び１６４の表面部にシリサイド層を形成する。【００８７】
本変形例によれば、ゲート電極を完全にシリサイド化するＦＵＳＩゲートプロセスの課題である、ソース・ドレイン領域表面に薄いシリサイド層を形成することが可能となる。従って、より浅い接合を形成できるので、いわゆる短チャンネル効果を抑制することができる。【００８８】
図２７は、本変形例に係る半導体装置の構造を示す断面図である。尚、図２７において、図９に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【００８９】
本変形例が図９に示す第２の実施形態と異なっている点は次の通りである。まず、図２７に示すように、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。尚、ＦＵＳＩ電極１０７及び１０８のそれぞれの表面部には再シリサイド層１０７ａ及び１０８ａが形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。【００９０】
尚、図２７に示す本変形例に係る半導体装置の製造方法は、基本的に、図２０（ａ）、（ｂ）及び図２１に示す第１の実施形態の第１変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７３及び１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図２８に示すように、ディスポーザブルサイドウォール構造を得ることができる。【００９１】
（第２の実施形態の第２変形例）
第２の実施形態においては、金属膜１５９を堆積した段階（図１１（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していなかったが、本変形例では、金属膜１５９の堆積前に絶縁膜１０６を除去することにより、金属膜１５９を用いてシリサイド化電極を形成すると同時にソース・ドレイン領域１６３及び１６４の表面部をシリサイド化する。シリサイド化電極の形成に際しては、第２の実施形態と同様に、ゲート電極を完全にシリサイド化したＦＵＳＩ電極を形成しても良いが、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極の一方又は両方の表面近傍だけをシリサイド化しても、言い換えると、ゲート電極を完全にシリサイド化しなくても、第２の実施形態と同様の効果を得ることができる。この構成は、例えば、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８の膜厚と、金属膜１５９の材料及び膜厚と、シリサイド化熱処理条件とを調整することによって実現することができる。【００９２】
図２９は、本変形例に係る半導体装置の構造を示す断面図である。尚、図２９において、図９に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【００９３】
本変形例が図９に示す第２の実施形態と異なっている点は次の通りである。まず、図２９に示すように、Ｎｃｈトランジスタ領域の第１のＦＵＳＩ電極１０７に代えて、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されている。また、Ｐｃｈトランジスタ領域の第２のＦＵＳＩ電極１０８に代えて、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成されている。但し、Ｐｃｈトランジスタ領域のゲート電極は、第２のシリコン含有材料膜（シリコン電極部分）１５８とゲート絶縁膜１０１との間に介在する金属層１１０をさらに有している。【００９４】
尚、前述の第１変形例と同様に、本変形例においても、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。【００９５】
本変形例のように、ＦＵＳＩ電極を用いない場合、Ｐｃｈトランジスタ領域のゲート電極を構成する第２のシリコン含有材料膜１５８（例えば有機シリコン膜）のヤング率が小さいため、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を併用したとしても、つまり、ゲート電極の一部となる第２のシリコン含有材料膜１５８に内在する引っ張り応力に、ライナー窒化膜１７５による引っ張り応力が加わったとしても、引っ張り応力が過剰になることはない。【００９６】
また、本変形例のように、ＦＵＳＩ電極を用いない場合であっても、Ｐｃｈトランジスタのゲート電極は、第２のシリコン含有材料膜（シリコン電極部分）１５８とゲート絶縁膜１０１との間に介在する金属層１１０をさらに有しているため、Ｐｃｈトランジスタのゲート電極の空乏化を抑制できる。このため、Ｐｃｈトランジスタのオン電流を増大させることができるので、集積回路の動作速度を向上させることができる。また、Ｎｃｈトランジスタのゲート電極についても、第１のシリコン含有材料膜（シリコン電極部分）１５１とゲート絶縁膜１０１との間に金属層を介在させることによって、同様の効果を得ることができることは言うまでもない。【００９７】
尚、図２９に示す本変形例に係る半導体装置の製造方法は、基本的に、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）に示す第１の実施形態の第２変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７１〜１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３０に示すように、ディスポーザブルサイドウォール構造を得ることができる。【００９８】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。【００９９】
図１２は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。尚、図１２において、図１に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【０１００】
第３の実施形態に係る半導体装置が図１に示す第１の実施形態に係る半導体装置と異なっている点は、次の通りである。すなわち、第１の実施形態においては、図１に示すように、Ｎｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上に例えばシリコン酸化膜からなる同一のゲート絶縁膜１０１が形成されていた。それに対して、第３の実施形態においては、Ｎｃｈトランジスタ領域の上には第１の実施形態と同様のゲート絶縁膜１０１（以下、第１のゲート絶縁膜１０１という）が形成されていると共に、Ｐｃｈトランジスタ領域の上には例えば厚さ１ｎｍ程度のラジカル酸化膜と厚さ２ｎｍ程度のハフニウムシリコンオキサイド膜とからなる第２のゲート絶縁膜１１１が形成されていることである。尚、第２のゲート絶縁膜１１１は、第２のＦＵＳＩ電極１０８と半導体基板１０１との間だけではなく、第２のＦＵＳＩ電極１０８とオフセットスペーサ１０９との間にも形成されている。【０１０１】
図１３（ａ）〜（ｃ）及び図１４（ａ）〜（ｃ）は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１３（ａ）〜（ｃ）及び図１４（ａ）〜（ｃ）においては、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態と同一の部材には同一の符号を付すことにより、重複する説明を省略する。【０１０２】
第３の実施形態に係る半導体装置の製造方法においては、まず、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を順次実施する。【０１０３】
次に、図１３（ａ）に示すように、レジストマスク１５７を用いて、Ｐｃｈトランジスタ領域においてパターニングされた第１のゲート絶縁膜１０１を例えば反応性イオンエッチング法によって選択的に除去する。これにより、Ｐｃｈトランジスタ領域の開口部内に半導体基板１０１の表面が露出する。エッチング条件は、例えば、エッチングガスがＣ4 Ｆ8 含有ガスであり、ガス流量が２０〜１００ｃｃ／ｍｉｎ（標準状態）であり、温度が２０〜５０℃である。その後、図１３（ｂ）に示すように、酸素アッシングを用いることによりレジストマスク１５７を除去する。【０１０４】
次に、図１３（ｃ）に示すように、Ｐｃｈトランジスタ領域の開口部を含む半導体基板１００上の全面に、例えば厚さ１ｎｍ程度のラジカル酸化膜と厚さ２ｎｍ程度のハフニウムシリコンオキサイド膜とからなる第２のゲート絶縁膜１１１を形成する。続いて、第２のゲート絶縁膜１１１上の全面に、第１のシリコン含有材料（ポリシリコン）膜１５１よりも低密度の第２のシリコン含有材料膜１５８を堆積する。第２のシリコン含有材料膜１５８は、例えばポーラスシリコン又は有機シリコンからなり、厚さ３０〜１００ｎｍ程度である。第２のシリコン含有材料膜１５８の堆積方法の詳細は、第１の実施形態（図７（ｂ）に示す工程）と同様である。【０１０５】
次に、図１４（ａ）に示すように、Ｐｃｈトランジスタ領域の開口部の外側に堆積されている第２のシリコン含有材料膜１５８及び第２のゲート絶縁膜１１１を例えば化学的機械研磨により除去する。次に、図１４（ｂ）に示すように、Ｎｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２を除去した後、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１、及びＰｃｈトランジスタ領域の開口部に残存する第２のシリコン含有材料膜１５８のそれぞれと接するように形成する。【０１０６】
次に、半導体基板１００に対してシリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれを金属膜１５９と反応させて完全にシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰを２ステップに分けて行うプロセスを用いる。これにより、図１４（ｃ）に示すように、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成される。その後、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８の表面を例えば化学的機械研磨により平坦化する。【０１０７】
以上に説明した第３の実施形態によると、第１の実施形態と同様の効果が得られる。また、第１の実施形態においては、ゲート電極形成前にＮｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上に予めゲート絶縁膜１０１を形成するため、工程を簡単化することができるものの、Ｐｃｈトランジスタ領域の上においてパターニングされた第１のシリコン含有材料膜１５１を除去して開口部を形成する際に、Ｐｃｈトランジスタ領域のゲート絶縁膜１０１がダメージを受けることが避けられない。それに対して、第３の実施形態によると、Ｐｃｈトランジスタ領域の第１のゲート絶縁膜１０１を除去して新たに第２のゲート絶縁膜１１１を形成するので、前述の問題が発生することを回避して、トランジスタの信頼性を向上させることができる。【０１０８】
尚、第３の実施形態において、第２のゲート絶縁膜１１１として、ラジカル酸化膜とハフニウムシリコンオキサイド膜との積層膜を用いたが、第２のゲート絶縁膜１１１の絶縁膜材料は特に限定されるものではない。具体的には、第２のゲート絶縁膜１１１として、ＨｆＯ2  膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜（ＨｆＯ2  膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜にＺｒが添加されていてもよい）、ＳｉＯ2 膜にＺｒを添加した膜、ＺｒＯ2 膜、及びこれらの膜に窒素を添加した膜からなる絶縁膜群から選ばれた１つの絶縁膜の単層膜、又は前記絶縁膜群から選ばれた少なくとも１つの絶縁膜を含む積層絶縁膜（前記絶縁膜群に含まれる絶縁膜以外の絶縁膜（例えばシリコン酸化膜）を含んでいてもよい）を用いてもよい。本実施形態のように、第２のゲート絶縁膜１１１が高誘電率絶縁膜（例えばハフニウムシリコンオキサイド膜）を含むと、ゲート絶縁膜の酸化膜換算膜厚を小さくしつつ物理膜厚を大きくすることができるので、リーク電流を抑制しながら、トランジスタを高性能化することができる。【０１０９】
また、第３の実施形態において、第２のゲート絶縁膜１１１が高誘電率絶縁膜を含んでいたが、これに代えて、又はこれに加えて、第１のゲート絶縁膜１０１が高誘電率絶縁膜を含んでいてもよい。【０１１０】
（第３の実施形態の第１変形例）
第３の実施形態においては、金属膜１５９を堆積した段階（図１４（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していないので、ソース・ドレイン領域１６３及び１６４の表面部はシリサイド化されない。それに対して、本変形例においては、ＦＵＳＩ電極１０７及び１０８を形成した段階（図１４（ｃ））以降に、絶縁膜１０６の除去、シリサイド形成用の金属膜の堆積、シリサイド化熱処理、未反応金属の除去などを順次実施することにより、ソース・ドレイン領域１６３及び１６４の表面部にシリサイド層を形成する。【０１１１】
本変形例によれば、ゲート電極を完全にシリサイド化するＦＵＳＩゲートプロセスの課題である、ソース・ドレイン領域表面に薄いシリサイド層を形成することが可能となる。従って、より浅い接合を形成できるので、いわゆる短チャンネル効果を抑制することができる。【０１１２】
図３１は、本変形例に係る半導体装置の構造を示す断面図である。尚、図３１において、図１２に示す第３の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【０１１３】
本変形例が図１２に示す第３の実施形態と異なっている点は次の通りである。まず、図３１に示すように、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。尚、ＦＵＳＩ電極１０７及び１０８のそれぞれの表面部には再シリサイド層１０７ａ及び１０８ａが形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。【０１１４】
尚、図３１に示す本変形例に係る半導体装置の製造方法は、基本的に、図２０（ａ）、（ｂ）及び図２１に示す第１の実施形態の第１変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７３及び１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３２に示すように、ディスポーザブルサイドウォール構造を得ることができる。【０１１５】
（第３の実施形態の第２変形例）
第３の実施形態においては、金属膜１５９を堆積した段階（図１４（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していなかったが、本変形例では、金属膜１５９の堆積前に絶縁膜１０６を除去することにより、金属膜１５９を用いてシリサイド化電極を形成すると同時にソース・ドレイン領域１６３及び１６４の表面部をシリサイド化する。シリサイド化電極の形成に際しては、第３の実施形態と同様に、ゲート電極を完全にシリサイド化したＦＵＳＩ電極を形成しても良いが、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極の一方又は両方の表面近傍だけをシリサイド化しても、言い換えると、ゲート電極を完全にシリサイド化しなくても、第３の実施形態と同様の効果を得ることができる。この構成は、例えば、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８の膜厚と、金属膜１５９の材料及び膜厚と、シリサイド化熱処理条件とを調整することによって実現することができる。【０１１６】
図３３は、本変形例に係る半導体装置の構造を示す断面図である。尚、図３３において、図１２に示す第３の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【０１１７】
本変形例が図１２に示す第３の実施形態と異なっている点は次の通りである。まず、図３３に示すように、Ｎｃｈトランジスタ領域の第１のＦＵＳＩ電極１０７に代えて、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されている。また、Ｐｃｈトランジスタ領域の第２のＦＵＳＩ電極１０８に代えて、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成されている。【０１１８】
尚、前述の第１変形例と同様に、本変形例においても、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。【０１１９】
本変形例のように、ＦＵＳＩ電極を用いない場合、Ｐｃｈトランジスタ領域のゲート電極を構成する第２のシリコン含有材料膜１５８（例えば有機シリコン膜）のヤング率が小さいため、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を併用したとしても、つまり、ゲート電極の一部となる第２のシリコン含有材料膜１５８に内在する引っ張り応力に、ライナー窒化膜１７５による引っ張り応力が加わったとしても、引っ張り応力が過剰になることはない。【０１２０】
尚、図３３に示す本変形例に係る半導体装置の製造方法は、基本的に、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）に示す第１の実施形態の第２変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７１〜１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３４に示すように、ディスポーザブルサイドウォール構造を得ることができる。【０１２１】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。【０１２２】
図１５は本発明の第４の実施形態に係る半導体装置のゲート電極形成領域の構造を示す断面図である。尚、図１５において、図１に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【０１２３】
図１５に示すように、第４の実施形態に係る半導体装置が図１に示す第１の実施形態に係る半導体装置と異なっている第１の点は、次の通りである。すなわち、第１の実施形態においては、図１に示すように、Ｎｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上に例えばシリコン酸化膜からなる同一のゲート絶縁膜１０１が形成されていた。それに対して、第４の実施形態においては、Ｎｃｈトランジスタ領域の上には第１の実施形態と同様のゲート絶縁膜１０１（以下、第１のゲート絶縁膜１０１という）が形成されていると共に、Ｐｃｈトランジスタ領域の上には例えば厚さ１ｎｍ程度のラジカル酸化膜と厚さ２ｎｍ程度のハフニウムシリコンオキサイド膜とからなる第２のゲート絶縁膜１１１が形成されていることである。尚、第２のゲート絶縁膜１１１は、第２のＦＵＳＩ電極１０８と半導体基板１０１との間だけではなく、第２のＦＵＳＩ電極１０８とオフセットスペーサ１０９との間にも形成されている。【０１２４】
また、図１５に示すように、第４の実施形態に係る半導体装置が図１に示す第１の実施形態に係る半導体装置と異なっている第２の点は、Ｐｃｈトランジスタの第２のＦＵＳＩ電極１０８と第２のゲート絶縁膜１１１との間に、例えば厚さ５〜１５ｎｍ程度のＴｉＮ膜からなる金属層１１０が形成されていることである。すなわち、第２の実施形態においては、Ｐｃｈトランジスタのゲート電極は、第２のＦＵＳＩ電極１０８と金属層１１０との積層構造を有する。【０１２５】
図１６（ａ）〜（ｃ）及び図１７（ａ）〜（ｃ）は第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１６（ａ）〜（ｃ）及び図１７（ａ）〜（ｃ）においては、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態、図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）に示す第２の実施形態、又は図１３（ａ）〜（ｃ）及び図１４（ａ）〜（ｃ）に示す第３の実施形態と同一の部材には同一の符号を付すことにより、重複する説明を省略する。【０１２６】
第４の実施形態に係る半導体装置の製造方法においては、まず、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を順次実施する。【０１２７】
次に、図１３（ａ）及び図１３（ｂ）に示す第３の実施形態に係る半導体装置の製造方法の各工程を順次実施する。【０１２８】
次に、図１６（ａ）に示すように、Ｐｃｈトランジスタ領域の開口部を含む半導体基板１００上の全面に、例えば厚さ１ｎｍ程度のラジカル酸化膜と厚さ２ｎｍ程度のハフニウムシリコンオキサイド膜とからなる第２のゲート絶縁膜１１１を形成する。【０１２９】
次に、図１６（ｂ）に示すように、第２のゲート絶縁膜１１１上の全面に、例えば厚さ５〜１５ｎｍ程度のＴｉＮ膜からなる金属層１１０を形成した後、金属層１１０上の全面に、第１のシリコン含有材料（ポリシリコン）膜１５１よりも低密度の第２のシリコン含有材料膜１５８を堆積する。第２のシリコン含有材料膜１５８は例えばポーラスシリコン又は有機シリコンからなり、厚さ３０〜１００ｎｍ程度である。第２のシリコン含有材料膜１５８の堆積方法の詳細は、第１の実施形態（図７（ｂ）に示す工程）と同様である。【０１３０】
次に、図１６（ｃ）に示すように、Ｐｃｈトランジスタ領域の開口部の外側に堆積されている第２のシリコン含有材料膜１５８、金属層１１０及び第２のゲート絶縁膜１１１を例えば化学的機械研磨により除去する。次に、図１７（ａ）に示すように、Ｎｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２を除去した後、図１７（ｂ）に示すように、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１、及びＰｃｈトランジスタ領域の開口部に残存する第２のシリコン含有材料膜１５８のそれぞれと接するように形成する。【０１３１】
次に、半導体基板１００に対してシリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれを金属膜１５９と反応させて完全にシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰを２ステップに分けて行うプロセスを用いる。これにより、図１７（ｃ）に示すように、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成される。その後、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８の表面を例えば化学的機械研磨により平坦化する。【０１３２】
以上に説明した第４の実施形態によると、第１の実施形態と同様の効果が得られる。また、第１の実施形態においては、ゲート電極形成前にＮｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上に予めゲート絶縁膜１０１を形成するため、工程を簡単化することができるものの、Ｐｃｈトランジスタ領域の上においてパターニングされた第１のシリコン含有材料膜１５１を除去して開口部を形成する際に、Ｐｃｈトランジスタ領域のゲート絶縁膜１０１がダメージを受けることが避けられない。それに対して、第４の実施形態によると、Ｐｃｈトランジスタ領域の第１のゲート絶縁膜１０１を除去して新たに第２のゲート絶縁膜１１１を形成するので、前述の問題が発生することを回避して、トランジスタの信頼性を向上させることができる。【０１３３】
また、第４の実施形態によると、Ｐｃｈトランジスタのゲート電極が、第２のＦＵＳＩ電極１０８とゲート絶縁膜１０１との間に形成された金属層１１０を有することにより、Ｐｃｈトランジスタの閾値電圧（Ｖｔ）の制御を容易に行うことができるという効果を得ることができる。【０１３４】
尚、第４の実施形態において、第２のゲート絶縁膜１１１として、ラジカル酸化膜とハフニウムシリコンオキサイド膜との積層膜を用いたが、第２のゲート絶縁膜１１１の絶縁膜材料は特に限定されるものではない。具体的には、第２のゲート絶縁膜１１１として、ＨｆＯ2  膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜（ＨｆＯ2  膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜にＺｒが添加されていてもよい）、ＳｉＯ2 膜にＺｒを添加した膜、ＺｒＯ2 膜、及びこれらの膜に窒素を添加した膜からなる絶縁膜群から選ばれた１つの絶縁膜の単層膜、又は前記絶縁膜群から選ばれた少なくとも１つの絶縁膜を含む積層絶縁膜（前記絶縁膜群に含まれる絶縁膜以外の絶縁膜（例えばシリコン酸化膜）を含んでいてもよい）を用いてもよい。本実施形態のように、第２のゲート絶縁膜１１１が高誘電率絶縁膜（例えばハフニウムシリコンオキサイド膜）を含むと、ゲート絶縁膜の酸化膜換算膜厚を小さくしつつ物理膜厚を大きくすることができるので、リーク電流を抑制しながら、トランジスタを高性能化することができる。【０１３５】
また、第４の実施形態において、第２のゲート絶縁膜１１１が高誘電率絶縁膜を含んでいたが、これに代えて、又はこれに加えて、第１のゲート絶縁膜１０１が高誘電率絶縁膜を含んでいてもよい。【０１３６】
また、第４の実施形態において、金属層１１０の材料としてＴｉＮを用いたが、これに代えて、例えば仕事関数（Ｗ）が４．７ｅＶ以上である他の金属材料を用いてもよい。具体的には、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ及びＷからなる金属群から選ばれた少なくとも１つの金属よりなる金属膜（金属が２つ以上の場合は合金膜）の単層膜、前記金属群から選ばれた少なくとも１つの金属の珪化物、炭化物若しくは窒化物からなる単層膜、又はこれらの金属膜（金属が珪化、炭化若しくは窒化されている場合を含む）の積層膜を用いてもよい。【０１３７】
また、第４の実施形態において、Ｐｃｈトランジスタのゲート電極が、第２のＦＵＳＩ電極１０８と第２のゲート絶縁膜１１１との間に形成された金属層１１０を有していたが、これに代えて、又は、これに加えて、Ｎｃｈトランジスタのゲート電極が、第１のＦＵＳＩ電極１０７と第１のゲート絶縁膜１０１との間に形成された金属層を有していてもよい。【０１３８】
（第４の実施形態の第１変形例）
第４の実施形態においては、金属膜１５９を堆積した段階（図１７（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していないので、ソース・ドレイン領域１６３及び１６４の表面部はシリサイド化されない。それに対して、本変形例においては、ＦＵＳＩ電極１０７及び１０８を形成した段階（図１７（ｃ））以降に、絶縁膜１０６の除去、シリサイド形成用の金属膜の堆積、シリサイド化熱処理、未反応金属の除去などを順次実施することにより、ソース・ドレイン領域１６３及び１６４の表面部にシリサイド層を形成する。【０１３９】
本変形例によれば、ゲート電極を完全にシリサイド化するＦＵＳＩゲートプロセスの課題である、ソース・ドレイン領域表面に薄いシリサイド層を形成することが可能となる。従って、より浅い接合を形成できるので、いわゆる短チャンネル効果を抑制することができる。【０１４０】
図３５は、本変形例に係る半導体装置の構造を示す断面図である。尚、図３５において、図１５に示す第４の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【０１４１】
本変形例が図１５に示す第４の実施形態と異なっている点は次の通りである。まず、図３５に示すように、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。尚、ＦＵＳＩ電極１０７及び１０８のそれぞれの表面部には再シリサイド層１０７ａ及び１０８ａが形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。【０１４２】
尚、図３５に示す本変形例に係る半導体装置の製造方法は、基本的に、図２０（ａ）、（ｂ）及び図２１に示す第１の実施形態の第１変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７３及び１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３６に示すように、ディスポーザブルサイドウォール構造を得ることができる。【０１４３】
（第４の実施形態の第２変形例）
第４の実施形態においては、金属膜１５９を堆積した段階（図１７（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していなかったが、本変形例では、金属膜１５９の堆積前に絶縁膜１０６を除去することにより、金属膜１５９を用いてシリサイド化電極を形成すると同時にソース・ドレイン領域１６３及び１６４の表面部をシリサイド化する。シリサイド化電極の形成に際しては、第４の実施形態と同様に、ゲート電極を完全にシリサイド化したＦＵＳＩ電極を形成しても良いが、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極の一方又は両方の表面近傍だけをシリサイド化しても、言い換えると、ゲート電極を完全にシリサイド化しなくても、第４の実施形態と同様の効果を得ることができる。この構成は、例えば、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８の膜厚と、金属膜１５９の材料及び膜厚と、シリサイド化熱処理条件とを調整することによって実現することができる。【０１４４】
図３７は、本変形例に係る半導体装置の構造を示す断面図である。尚、図３７において、図１５に示す第４の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。【０１４５】
本変形例が図１５に示す第４の実施形態と異なっている点は次の通りである。まず、図３７に示すように、Ｎｃｈトランジスタ領域の第１のＦＵＳＩ電極１０７に代えて、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されている。また、Ｐｃｈトランジスタ領域の第２のＦＵＳＩ電極１０８に代えて、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成されている。但し、Ｐｃｈトランジスタ領域のゲート電極は、第２のシリコン含有材料膜（シリコン電極部分）１５８と第２のゲート絶縁膜１１１との間に介在する金属層１１０をさらに有している。【０１４６】
尚、前述の第１変形例と同様に、本変形例においても、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。【０１４７】
本変形例のように、ＦＵＳＩ電極を用いない場合、Ｐｃｈトランジスタ領域のゲート電極を構成する第２のシリコン含有材料膜１５８（例えば有機シリコン膜）のヤング率が小さいため、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を併用したとしても、つまり、ゲート電極の一部となる第２のシリコン含有材料膜１５８に内在する引っ張り応力に、ライナー窒化膜１７５による引っ張り応力が加わったとしても、引っ張り応力が過剰になることはない。【０１４８】
また、本変形例のように、ＦＵＳＩ電極を用いない場合であっても、Ｐｃｈトランジスタのゲート電極は、第２のシリコン含有材料膜（シリコン電極部分）１５８と第２のゲート絶縁膜１１１との間に介在する金属層１１０をさらに有しているため、Ｐｃｈトランジスタのゲート電極の空乏化を抑制できる。このため、Ｐｃｈトランジスタのオン電流を増大させることができるので、集積回路の動作速度を向上させることができる。また、Ｎｃｈトランジスタのゲート電極についても、第１のシリコン含有材料膜（シリコン電極部分）１５１と第１のゲート絶縁膜１０１との間に金属層を介在させることによって、同様の効果を得ることができることは言うまでもない。【０１４９】
尚、図３７に示す本変形例に係る半導体装置の製造方法は、基本的に、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）に示す第１の実施形態の第２変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７１〜１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３８に示すように、ディスポーザブルサイドウォール構造を得ることができる。
【産業上の利用可能性】
【０１５０】
本発明は、半導体装置及びその製造方法に関し、Ｐｃｈトランジスタのゲート電極をシリサイド化するときの体積膨張を選択的に抑制することによりゲート電極内部の応力制御を行うことができるので、微細化された場合にも応力制御によってトランジスタ性能を向上させることができ、非常に有用である。
【図１】
2009101763.tif 000003
【図２】
2009101763.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009101763.tif 000009
【図８】
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【図９】
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【図１０】
2009101763.tif 000012
【図１１】
2009101763.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2009101763.tif 000034
【図３３】
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【図３４】
2009101763.tif 000036
【図３５】
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【図３６】
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【図３７】
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【図３８】
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【手続補正書】
【提出日】平成21年8月25日(2009.8.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模集積回路（Large Scale Integrated Circuit：ＬＳＩ）等の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、次世代半導体プロセスとして、トランジスタの性能を向上させるためのフルシリサイド（Fully Silicided：ＦＵＳＩ ）電極構造やメタルゲート電極構造を形成するプロセスが注目されている。
【０００３】
ＦＵＳＩ電極構造を形成する従来の方法について図１８を参照しながら説明する。図１８は、従来の一般的なＦＵＳＩ電極構造を有するトランジスタの断面図である。まず、半導体基板１上にゲート酸化膜２を介してポリシリコンゲート電極を形成した後、ポリシリゲート電極の側壁にサイドウォール絶縁膜４を形成する。その後、ポリシリコンゲート電極及びサイドウォール絶縁膜４をマスクとしたイオン注入により、ソース・ドレイン領域６を形成する。その後、ポリシリコンゲート電極を被覆するように半導体基板１上に高融点金属膜を堆積させた後、アニール処理を行うことにより、ポリシリコンゲート電極を完全にシリサイド化（フルシリサイド化）してＦＵＳＩゲート電極３ａを形成すると共にソース・ドレイン領域６の表面部にシリサイド層７ａを形成する。
【０００４】
このＦＵＳＩ電極構造によれば、ポリシリコンゲート電極の問題点であったゲート電極の空乏化を抑制できるので、トランジスタのオン電流を増大させることができる。
【０００５】
さらに、トランジスタ能力を向上させるために応力制御を用いたプロセスが採用されており、その方法の一つである、ライナー窒化膜（応力ライナー膜）を用いた従来の方法について図１９を参照しながら説明する。図１９は、従来の応力ライナー膜を使用してトランジスタのチャンネル領域に応力を印加することによってキャリア移動度を向上させたトランジスタの断面構造の概要を示す。まず、シリコン基板１１における絶縁分離領域１２に囲まれた活性領域上にポリシリコンゲート電極１３を形成した後、ポリシリコンゲート電極１３の両側面上にオフセットスペーサ１４及び酸化物層１５を介して側壁スペーサ（図示省略）を形成する。次に、ポリシリコンゲート電極１３、オフセットスペーサ１４及び側壁スペーサをマスクとしたイオン注入により、ポリシリコンゲート電極１３の両側に位置する部分のシリコン基板１１に一対のソース・ドレイン領域１７を形成する。次に、ポリシリコンゲート電極１３及びソース・ドレイン領域１７のそれぞれの上部にシリサイド層１８を形成した後、側壁スペーサを除去し、その後、ポリシリコンゲート電極１３を覆うように応力ライナー窒化膜１９を形成する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２６１２８２号公報（特に図１）
【特許文献２】特開２００７−０４９１６６号公報（特に図１Ｂ）
【非特許文献】
【０００７】
【非特許文献１】Tatsuya Shimoda他、Solution-processed silicon films and transistors 、Nature 440、2006年４月６日、p.783-786
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述のＦＵＳＩ電極を用いたデバイスや、ライナー窒化膜を用いた応力制御方法においては、以下のような問題が考えられる。
【０００９】
まず、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極として、ポリシリコンをフルシリサイド化したＦＵＳＩ電極を用いた場合、Ｎｃｈトランジスタにはシリサイド化時の電極の膨張に起因して引っ張り応力がかかるため、Ｎｃｈトランジスタ性能が向上する。しかし、Ｐｃｈトランジスタにも同様の引っ張り応力がかかるため、Ｐｃｈトランジスタ性能の向上が阻害されてしまうという問題が生じる。
【００１０】
さらに、トランジスタの応力制御の方法としてトランジスタを覆うように堆積したライナー窒化膜を用いる場合、このライナー窒化膜による応力の作用を向上させるためにはライナー窒化膜の膜厚をなるべく厚くする必要がある。ところが、ライナー窒化膜の膜厚を厚くすると、ゲート電極側面のサイドウォールスペーサ上やゲート電極間に形成されたライナー窒化膜の膜厚は、他の箇所に形成されたライナー窒化膜の膜厚よりも厚くなってしまうので、微細化に伴ってコンタクト形成が著しく困難になるという加工上の問題が懸念される。また、ライナー窒化膜の膜厚を厚くすると、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生する。
【００１１】
以上の問題に鑑み、本発明は、微細化されても応力制御が可能な半導体装置及びその製造方法を提供することを目的とし、特に、シリサイド層を有するゲート電極を備えた半導体装置を微細化した場合にも、トランジスタ性能を向上させるための応力制御を可能とすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本願発明者らは、Ｐｃｈトランジスタのゲート電極をシリサイド化するときの体積膨張を抑制することにより、ゲート電極内部の応力制御を可能とする半導体装置及びその製造方法を発明するに至った。
【００１３】
すなわち、本発明に係る第１の半導体装置は、ポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層を含むゲート電極を備えている。
【００１４】
本発明の第１の半導体装置によると、Ｐｃｈトランジスタのゲート電極として、通常のシリコンと比べて密度が低いポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層を含むゲート電極を用いることにより、シリサイド化時のゲート電極材料の体積膨張を抑制できる。このため、Ｐｃｈトランジスタに引っ張り応力がかかることを防止できるので、Ｐｃｈトランジスタ性能を向上させることができる。すなわち、微細化された場合にもゲート電極内部の応力を制御することによって、ＦＵＳＩゲートプロセス又はそれ以外のプロセスにおいてもＰｃｈトランジスタの性能を向上させることができる。また、厚いライナー窒化膜を用いることなく応力制御を行うことができるので、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生することを防止することができると共に、ゲート電極周辺でのコンタクト形成を容易に行うことができる。尚、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜を併用することも可能である。
【００１５】
また、本発明に係る第２の半導体装置は、ＮｃｈトランジスタとＰｃｈトランジスタとを有する半導体装置であって、前記Ｎｃｈトランジスタは第１のシリサイド層を含む第１のゲート電極を備え、前記Ｐｃｈトランジスタは第２のシリサイド層を含む第２のゲート電極を備え、前記第１のシリサイド層は、第１のシリコン含有材料をシリサイド化することにより形成されており、前記第２のシリサイド層は、第１のシリコン含有材料と異なる第２のシリコン含有材料をシリサイド化することにより形成されており、前記第２のシリコン含有材料の密度は、前記第１のシリコン含有材料の密度よりも小さい。
【００１６】
本発明の第２の半導体装置によると、Ｎｃｈトランジスタのゲート電極のシリサイド層を形成するためのシリコン含有材料（例えばシリコン）よりも低密度のシリコン含有材料（例えばポーラスシリコン又は有機シリコン）を用いて、Ｐｃｈトランジスタのゲート電極のシリサイド層が形成されている。このため、Ｎｃｈトランジスタにはシリサイド化時の電極の膨張に起因する引っ張り応力を十分に印加することができるため、Ｎｃｈトランジスタの性能を向上させることができる。一方、Ｐｃｈトランジスタにこのような引っ張り応力がかかることを防止できるので、Ｐｃｈトランジスタの性能を向上させることができる。すなわち、微細化された場合にもゲート電極内部の応力を制御することによって、ＦＵＳＩゲートプロセス又はそれ以外のプロセスにおいてもＰｃｈトランジスタ及びＮｃｈトランジスタのそれぞれの性能を向上させることができる。また、厚いライナー窒化膜を用いることなく応力制御を行うことができるので、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生することを防止することができると共に、ゲート電極周辺でのコンタクト形成を容易に行うことができる。尚、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜を併用することも可能である。
【００１７】
また、本発明に係る半導体装置の製造方法は、第１のシリサイド層を含む第１のゲート電極を備えた第１のトランジスタと、第２のシリサイド層を含む第２のゲート電極を備えた第２のトランジスタとを有する半導体装置の製造方法であって、半導体基板上に絶縁性素子分離領域を形成し、第１のトランジスタ領域と第２のトランジスタ領域とを区画する工程（ａ）と、前記半導体基板上に第１のシリコン含有材料膜を形成した後、前記第１のトランジスタ領域及び前記第２のトランジスタ領域のそれぞれの上において前記第１のシリコン含有材料膜をゲート電極形状にパターニングする工程（ｂ）と、パターニングされた前記第１のシリコン含有材料膜の上面を除く他の部分が埋まるように前記半導体基板上に絶縁膜を形成する工程（ｃ）と、前記第２のトランジスタ領域の上においてパターニングされた前記第１のシリコン含有材料膜を除去して開口部を形成する工程（ｄ）と、前記開口部に、前記第１のシリコン含有材料膜と異なる密度を有する第２のシリコン含有材料膜を形成する工程（ｅ）と、前記第１のトランジスタ領域の上においてパターニングされた前記第１のシリコン含有材料膜をシリサイド化して前記第１のシリサイド層を形成すると共に、前記開口部に形成された前記第２のシリコン含有材料膜をシリサイド化して前記第２のシリサイド層を形成する工程（ｆ）とを備えている。
【００１８】
具体的には、本発明の半導体装置の製造方法において、前記第１のトランジスタはＮｃｈトランジスタであり、前記第２のトランジスタはＰｃｈトランジスタであり、前記第２のシリコン含有材料膜の密度は前記第１のシリコン含有材料膜の密度よりも小さい。この場合、前記第１のシリコン含有材料膜は例えばシリコンからなり、前記第２のシリコン含有材料膜は例えばポーラスシリコン又は有機シリコンからなる。
【００１９】
或いは、本発明の半導体装置の製造方法において、前記第１のトランジスタはＰｃｈトランジスタであり、前記第２のトランジスタはＮｃｈトランジスタであり、前記第１のシリコン含有材料膜の密度は前記第２のシリコン含有材料膜の密度よりも小さい。この場合、前記第１のシリコン含有材料膜は例えばポーラスシリコン又は有機シリコンからなり、前記第１のシリコン含有材料膜は例えばシリコンからなる。
【００２０】
すなわち、本発明の半導体装置の製造方法によると、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極のシリサイド層を形成するために共通のシリコン含有材料、例えばポリシリコンを用いるのではなく、Ｎｃｈトランジスタのゲート電極のシリサイド層には例えば通常のポリシリコンを使用する一方、Ｐｃｈトランジスタのゲート電極のシリサイド層には、Ｎｃｈトランジスタと比べて低密度のシリコン含有材料、例えばポーラスシリコン又は有機シリコンを用いる。このため、Ｎｃｈトランジスタにはシリサイド化時のシリコン含有材料の体積膨張に起因する引っ張り応力を十分に印加することができるため、Ｎｃｈトランジスタの性能を向上させることができる。一方、Ｐｃｈトランジスタにシリサイド化時のシリコン含有材料の体積膨張に起因する引っ張り応力がかかることを抑制できるので、Ｐｃｈトランジスタの性能を向上させることができる。すなわち、微細化された場合にもゲート電極内部の応力を制御することによって、ＦＵＳＩゲートプロセス又はそれ以外のプロセスにおいてもＰｃｈトランジスタ及びＮｃｈトランジスタのそれぞれの性能を向上させることができる。また、厚いライナー窒化膜を用いることなく応力制御を行うことができるので、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生することを防止することができると共に、ゲート電極周辺でのコンタクト形成を容易に行うことができる。尚、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜を併用することも可能である。
【００２１】
本発明の半導体装置の製造方法において、前記第２のゲート電極は、前記第２のシリサイド層の下に形成された金属層を含み、前記工程（ｄ）と前記工程（ｅ）との間に、少なくとも前記開口部の底部に前記金属層を形成する工程（ｇ）をさらに備えていることが好ましい。このようにすると、トランジスタの閾値電圧（Ｖｔ）の制御を容易に行うことができる。
【００２２】
本発明の半導体装置の製造方法において、前記第１のトランジスタは、前記第１のゲート電極の下に第１のゲート絶縁膜を備え、前記第２のトランジスタは、前記第２のゲート電極の下に第２のゲート絶縁膜を備え、前記工程（ａ）と前記工程（ｂ）との間に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程（ｈ）をさらに備えていてもよい。このようにすると、工程を簡単化することができる。
【００２３】
本発明の半導体装置の製造方法において、前記第１のトランジスタは、前記第１のゲート電極の下に第１のゲート絶縁膜を備え、前記第２のトランジスタは、前記第２のゲート電極の下に第２のゲート絶縁膜を備え、前記工程（ａ）と前記工程（ｂ）との間に、前記第１のゲート絶縁膜を形成する工程（ｉ）をさらに備え、前記工程（ｄ）と前記工程（ｅ）との間に、少なくとも前記開口部の底部に前記第２のゲート絶縁膜を形成する工程（ｊ）をさらに備えていてもよい。このようにすると、ゲート電極形成前に予めゲート絶縁膜を形成しておく場合のように、工程（ｄ）、つまり第２のトランジスタ領域の上においてパターニングされた第１のシリコン含有材料膜を除去して開口部を形成する工程でゲート絶縁膜がダメージを受けることがないので、トランジスタの信頼性を向上させることができる。この場合、前記第２のゲート電極は、前記第２のシリサイド層の下に形成された金属層を含み、前記工程（ｊ）と前記工程（ｅ）との間に、前記開口部における前記第２のゲート絶縁膜の上に前記金属層を形成する工程（ｋ）をさらに備えていると、トランジスタの閾値電圧（Ｖｔ）の制御を容易に行うことができる。
【００２４】
本発明の半導体装置の製造方法において、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の少なくとも一方は高誘電率絶縁膜を含んでいてもよい。このようにすると、ゲート絶縁膜の酸化膜換算膜厚を小さくしつつ物理膜厚を大きくすることができるので、リーク電流を抑制しながら、トランジスタを高性能化することができる。
【００２５】
本発明に係る第３の半導体装置は、ゲート電極を備えた半導体装置であって、前記ゲート電極は、ポーラスシリコン又は有機シリコンからなるシリコン層と、前記シリコン層上に形成されたシリサイド層とを有する。
【００２６】
すなわち、本発明の第３の半導体装置は、本発明の第１の半導体装置の構成において、ポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層の下に、ポーラスシリコン又は有機シリコンからなるシリコン層を残存させた構成を有しており、本発明の第１の半導体装置と同様の効果を得ることができる。
【００２７】
本発明の第３の半導体装置において、前記ゲート電極は、前記シリコン層の下に形成された金属層をさらに有していてもよい。このようにすると、ゲート電極の空乏化を抑制できるため、トランジスタのオン電流を増大させることができるので、集積回路の動作速度を向上させることができる。
【００２８】
本発明に係る第４の半導体装置は、ゲート電極を備えた半導体装置であって、前記ゲート電極は、有機物を含むシリサイド層を有する。
【００２９】
すなわち、本発明の第４の半導体装置は、本発明の第１の半導体装置の構成のうち、特に有機シリコンをシリサイド化させたシリサイド層を有する構成に該当し、本発明の第１の半導体装置と同様の効果を得ることができる。
【発明の効果】
【００３０】
以上のように、本発明によれば、Ｐｃｈトランジスタのゲート電極をシリサイド化するときの体積膨張を選択的に抑制することによりゲート電極内部の応力制御を行うことができるので、微細化された場合にも応力制御によってトランジスタ性能を向上させることができる。
【図面の簡単な説明】
【００３１】
【図１】図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図１３】図１３（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】図１４（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】図１５は本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。
【図１６】図１６（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１７】図１７（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１８】図１８は従来の方法により形成したＦＵＳＩ電極構造を有する半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図１９】図１９は従来の方法により形成したライナー窒化膜を有する半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図２０】図２０（ａ）及び（ｂ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２１】図２１は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の工程を示す断面図である。
【図２２】図２２（ａ）及び（ｂ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２３】図２３は本発明の第１の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２５】図２５（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２６】図２６（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２７】図２７は本発明の第２の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図２８】図２８は本発明の第２の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図２９】図２９は本発明の第２の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３０】図３０は本発明の第２の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３１】図３１は本発明の第３の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図３２】図３２は本発明の第３の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図３３】図３３は本発明の第３の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３４】図３４は本発明の第３の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３５】図３５は本発明の第４の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図３６】図３６は本発明の第４の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図３７】図３７は本発明の第４の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図３８】図３８は本発明の第４の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００３２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３３】
図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【００３４】
図１に示すように、例えば（１００）面を主面とするシリコン基板である半導体基板１００に絶縁性素子分離領域１０２を設けることにより、Ｎｃｈトランジスタ領域とＰｃｈトランジスタ領域とが区画されている。Ｎｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上にはゲート絶縁膜１０１を介して第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成されている。第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８のそれぞれの側面にはオフセットスペーサ１０９、サイドウォール酸化膜１０３及びサイドウォール窒化膜１０４が順次形成されている。第１のＦＵＳＩ電極１０７の各サイドウォール膜の下側に位置する半導体基板１００の表面部にはソース・ドレインエクステンション領域１６１が形成されていると共に、第２のＦＵＳＩ電極１０８の各サイドウォール膜の下側に位置する半導体基板１００の表面部にはソース・ドレインエクステンション領域１６２が形成されている。また、第１のＦＵＳＩ電極１０７の各サイドウォール膜の外側に位置する半導体基板１００の表面部にはソース・ドレイン領域１６３が形成されていると共に、第２のＦＵＳＩ電極１０８の各サイドウォール膜の外側に位置する半導体基板１００の表面部にはソース・ドレイン１６４が形成されている。半導体基板１００の表面部における第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８のそれぞれの両側にはソース・ドレイン領域１０５が形成されている。さらに、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８のそれぞれの上面を除いて半導体基板１００を覆うように例えばシリコン酸化膜からなる絶縁膜１０６が形成されている。
【００３５】
本実施形態の特徴は、Ｐｃｈトランジスタの第２のＦＵＳＩ電極１０８が、Ｎｃｈトランジスタの第１のＦＵＳＩ電極１０７と比べて低密度のシリコン含有材料をシリサイド化することにより形成されていることである。具体的には、Ｎｃｈトランジスタの第１のＦＵＳＩ電極１０７が通常のポリシリコンをシリサイド化することにより形成されているのに対して、Ｐｃｈトランジスタの第２のＦＵＳＩ電極１０８はポーラスシリコン又は有機シリコンをシリサイド化することにより形成されている。
【００３６】
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３７】
まず、図２（ａ）に示すように、例えば（１００）面を主面とするシリコン基板である半導体基板１００に絶縁性素子分離領域１０２を設けることにより、Ｎｃｈトランジスタ領域とＰｃｈトランジスタ領域とを区画した後、各トランジスタ領域にウェル領域（図示省略）を形成する。次に、各トランジスタ領域の上を含む半導体基板１００の上に例えばシリコン酸化膜からなるゲート絶縁膜１０１を形成する。
【００３８】
次に、図２（ｂ）に示すように、例えば減圧ＣＶＤ（chemical vapor deposition ）装置等を用いて、ゲート絶縁膜１０１の上に、例えば厚さ３０〜１００ｎｍ程度のポリシリコン膜からなる第１のシリコン含有材料膜１５１を堆積する。第１のシリコン含有材料膜１５１の堆積条件は、例えば温度が５００〜６２０℃であり、圧力が０．５〜５Ｔｏｒｒ（６６．５〜６６５Ｐａ）である。次に、図２（ｃ）に示すように、例えば縦型バッチ式炉等を用いて、第１のシリコン含有材料膜１５１の上に、例えば厚さ３０〜１００ｎｍ程度のハードマスク膜１５２を形成する。
【００３９】
次に、図３（ａ）に示すように、ハードマスク膜１５２の上に、Ｎｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれにおけるゲート電極形成領域を覆うレジストマスク１５３を形成する。その後、図３（ｂ）に示すように、レジストマスク１５３を用いて、ハードマスク膜１５２、第１のシリコン含有材料膜１５１及びゲート絶縁膜１０１に対して異方性ドライエッチングを行う。これにより、レジストマスク１５３の外側の第１のシリコン含有材料膜１５１が除去され、それによって第１のシリコン含有材料膜１５１がゲート電極形状にパターニングされる。その後、図３（ｃ）に示すように、例えば硫酸と過酸化水素水との混合液を用いた洗浄により、レジストマスク１５３を除去する。
【００４０】
次に、図４（ａ）に示すように、パターニングされた第１のシリコン含有材料膜１５１等の上を含む半導体基板１００の上に全面に亘って、例えば厚さ１０〜２０ｎｍ程度のシリコン酸化膜１５４を形成する。その後、シリコン酸化膜１５４に対してエッチバックを行って、各トランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１等の側面のみにシリコン酸化膜１５４を残存させることにより、図４（ｂ）に示すように、オフセットスペーサ１０９を形成する。その後、Ｎｃｈトランジスタ領域にはＮ型不純物をイオン注入してソース・ドレインエクステンション領域１６１を形成し、Ｐｃｈトランジスタ領域にはＰ型不純物をイオン注入してソース・ドレインエクステンション領域１６２を形成する。
【００４１】
次に、図４（ｃ）に示すように、パターニングされた第１のシリコン含有材料膜１５１等の上を含む半導体基板１００の上に全面に亘って、例えば厚さ１０〜２０ｎｍ程度のシリコン酸化膜１５５を形成した後、図５（ａ）に示すように、シリコン酸化膜１５５の上に、例えば厚さ５０〜１００ｎｍ程度のシリコン窒化膜１５６を形成する。その後、シリコン窒化膜１５６及びシリコン酸化膜１５５に対してエッチバックを行って、図５（ｂ）に示すように、各トランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１等の側面にオフセットスペーサ１０９を介してサイドウォール酸化膜１０３及びサイドウォール窒化膜１０４を形成する。このとき、サイドウォール窒化膜１０４の厚さ（ゲート長方向の幅）を５０〜９０ｎｍ程度に設定することにより、ゲート間活性領域に露出する半導体基板（シリコン基板）１００の幅を２０〜６０ｎｍ程度に設定する。
【００４２】
次に、Ｎｃｈトランジスタ領域にはＮ型不純物をイオン注入してソース・ドレイン領域１６３を形成し、Ｐｃｈトランジスタ領域にはＰ型不純物をイオン注入してソース・ドレイン領域１６４を形成する。
【００４３】
次に、図５（ｃ）に示すように、例えばＣＶＤ装置等を用いて、パターニングされた第１のシリコン含有材料膜１５１等を覆うように、半導体基板１００の上に全面に亘って、例えば厚さ３００〜５００ｎｍ程度のシリコン酸化膜からなる絶縁膜１０６を形成した後、例えば化学的機械研磨を用いて絶縁膜１０６の表面を平坦化する。
【００４４】
次に、図６（ａ）に示すように、絶縁膜１０６の厚さが例えば５０〜１００ｎｍ程度になるまで絶縁膜１０６に対してエッチバックを行う。本実施形態では、各トランジスタ領域においてパターニングされたハードマスク膜１５２の上面が露出するまで、絶縁膜１０６のエッチバックを行う。次に、図６（ｂ）に示すように、Ｐｃｈトランジスタ領域以外の他の領域を覆うレジストマスク１５７を形成した後、図６（ｃ）に示すように、レジストマスク１５７を用いて、Ｐｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２及び第１のシリコン含有材料膜１５１を例えば反応性イオンエッチング法によって選択的に除去する。このとき、本実施形態では、Ｐｃｈトランジスタ領域においてパターニングされたゲート絶縁膜１０１が残存するようにエッチングを行う。また、ハードマスク膜１５２のエッチングは、ＣＦ4 を混合したガスを用いて、ガス流量が２０〜１００ｃｃ／ｍｉｎ（標準状態）、温度が２０〜５０℃の条件により行う。また、第１のシリコン含有材料膜１５１のエッチングは、例えば、ＳＦ6 とＣＨＦ3 との混合ガス、Ｃｌ2 とＯ2 とＨＢｒとの混合ガス、及び、Ｃｌ2 とＨＢｒとＡｒとの混合ガスをこの順番で用いて、それぞれガス流量が２０〜１００ｃｃ／ｍｉｎ（標準状態）、温度が２０〜５０℃の条件により行う。その後、図７（ａ）に示すように、酸素アッシングを用いることによりレジストマスク１５７を除去する。
【００４５】
次に、図７（ｂ）に示すように、図６（ｃ）に示す工程で形成された開口部（以下、Ｐｃｈトランジスタ領域の開口部という）を含む半導体基板１００上の全面に、第１のシリコン含有材料（ポリシリコン）膜１５１よりも低密度の第２のシリコン含有材料膜１５８を堆積する。第２のシリコン含有材料膜１５８は、例えばポーラスシリコン又は有機シリコンからなり、厚さ３０〜１００ｎｍ程度である。
【００４６】
例えば、シクロペンタシランを紫外線により重合させたポリシランを有機溶剤に混合したものを５００〜５５０℃程度の温度でスピンコート法又はインクジェット法によって半導体基板１００上に塗布することにより、ポーラスシリコンからなる第２のシリコン含有材料膜１５８を堆積することができる。
【００４７】
また、有機シリコンからなる第２のシリコン含有材料膜１５８を堆積する場合には、有機系シリコン含有レジスト材料（例えばシクロペンタシラン）、シリコン含有塗布研磨用材料又は金属含有混合物等を用いることができる。シクロペンタシランを用いる場合には、リン変性シラン化合物である１−ホスホシクロペンタン１ｍｇとオクタシラキュバン１ｇとを、トルエン１０ｇとテトラヒドロナフタレンとの混合溶媒に溶解させることにより塗布溶媒を調整し、当該塗布溶媒をアルゴン雰囲気中でスピンコート法により基板上に塗布した後、１５０℃で乾燥させ、その後、水素３体積％含有アルゴン雰囲気中で４５０℃の熱分解処理を行うことにより、有機シリコンからなる第２のシリコン含有材料膜１５８を堆積することができる。
【００４８】
シクロペンタシランは炭素を含まない構造を有しているので、シクロペンタシランを用いて形成された有機シリコン膜中にも溶媒中に含まれていた残留炭素だけが含まれことになるので、当該有機シリコン膜を用いると、比較的抵抗の小さいゲート電極を形成できるという利点がある。尚、シクロペンタシランと同様の効果が得られる材料として、ＳｉＨ3 −（ＳｉＨ2 ）n −ＳｉＨ3 などの直鎖構造のシラン化合物や、シクロペンタシラン以外の環状構造のシラン化合物を用いてもよいし、例えば非特許文献１に記載されている液体シリコン材料を用いてもよい。
【００４９】
尚、有機シリコンからなる第２のシリコン含有材料膜１５８をシリサイド化した場合、得られるシリサイド層は、有機シリコン中に含まれていた有機物を含有する。
【００５０】
次に、図７（ｃ）に示すように、Ｐｃｈトランジスタ領域の開口部の外側に堆積されている第２のシリコン含有材料膜１５８を例えば化学的機械研磨により除去する。次に、図８（ａ）に示すように、Ｎｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２を除去した後、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１、及びＰｃｈトランジスタ領域の開口部に残存する第２のシリコン含有材料膜１５８のそれぞれと接するように形成する。
【００５１】
次に、半導体基板１００に対してシリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれを金属膜１５９と反応させて完全にシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰ（Rapid Thermal Process ）を２ステップに分けて行うプロセスを用いる。これにより、図８（ｂ）に示すように、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成される。その後、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８の表面を例えば化学的機械研磨により平坦化する。
【００５２】
以上に説明したように、第１の実施形態によると、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極を構成するシリサイドを形成するために共通のシリコン含有材料、例えばポリシリコンを用いるのではなく、ＮｃｈトランジスタのＦＵＳＩ電極１０７のシリサイド化には例えば通常のポリシリコン（第１のシリコン含有材料膜１５１）を使用する一方、ＰｃｈトランジスタのＦＵＳＩ電極１０８のシリサイド化には、ＮｃｈトランジスタのＦＵＳＩ電極１０７と比べて低密度のシリコン含有材料（第２のシリコン含有材料膜１５８）、例えばポーラスシリコン又は有機シリコンを用いる。このため、シリサイド化時の第１のシリコン含有材料膜１５１の体積膨張に起因する引っ張り応力をＮｃｈトランジスタに十分に印加することができるため、Ｎｃｈトランジスタの性能を向上させることができる。一方、シリサイド化時の第２のシリコン含有材料膜１５８の体積膨張に起因する引っ張り応力がＰｃｈトランジスタにかかることを抑制できるので、Ｐｃｈトランジスタの性能を向上させることができる。すなわち、微細化された場合にもゲート電極内部の応力を制御することによって、ＦＵＳＩゲートプロセス又はそれ以外のプロセスにおいてもＰｃｈトランジスタ及びＮｃｈトランジスタのそれぞれの性能を向上させることができる。
【００５３】
また、第１の実施形態によると、厚いライナー窒化膜を用いることなく応力制御を行うことができるので、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生することを防止することができると共に、ゲート電極周辺でのコンタクト形成を容易に行うことができる。尚、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜を併用することも可能である。
【００５４】
また、第１の実施形態によると、各トランジスタのゲート電極としてＦＵＳＩ電極を用いているため、各ゲート電極の空乏化を抑制できる。このため、各トランジスタのオン電流を増大させることができるので、集積回路の動作速度を向上させることができる。
【００５５】
尚、第１の実施形態において、第１のシリコン含有材料膜１５１を堆積する前に、各トランジスタ領域の上に同じゲート絶縁膜１０１を形成したが、これに代えて、各トランジスタ領域の上に形成するゲート絶縁膜を各トランジスタ領域の特性に応じて作り分けてもよい。
【００５６】
また、第１の実施形態において、ＮｃｈトランジスタのＦＵＳＩ電極１０７を形成するための第１のシリコン含有材料膜１５１を先に形成し、ＰｃｈトランジスタのＦＵＳＩ電極１０８を形成するための第２のシリコン含有材料膜１５８を後に形成したが、これに代えて、各シリコン含有材料膜の形成順を逆にしてもよい。すなわち、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態に係る半導体装置の製造方法において、Ｎｃｈトランジスタ領域とＰｃｈトランジスタ領域とを入れ替え、第１のシリコン含有材料膜１５１の構成材料と第２のシリコン含有材料膜１５８の構成材料とを入れ替えても、本実施形態と同様の効果が得られる。
【００５７】
また、第１の実施形態において、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれをシリサイド化するために同じ金属膜１５９を用いたが、これに代えて、各シリコン含有材料膜のシリサイド化に異なる金属膜を用いてもよい。
【００５８】
（第１の実施形態の第１変形例）
第１の実施形態においては、金属膜１５９を堆積した段階（図８（ａ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していないので、ソース・ドレイン領域１６３及び１６４の表面部はシリサイド化されない。それに対して、本変形例においては、ＦＵＳＩ電極１０７及び１０８を形成した段階（図８（ｂ））以降に、絶縁膜１０６の除去、シリサイド形成用の金属膜の堆積、シリサイド化熱処理、未反応金属の除去などを順次実施することにより、ソース・ドレイン領域１６３及び１６４の表面部にシリサイド層を形成する。
【００５９】
本変形例によれば、ゲート電極を完全にシリサイド化するＦＵＳＩゲートプロセスの課題である、ソース・ドレイン領域表面に薄いシリサイド層を形成することが可能となる。従って、より浅い接合を形成できるので、いわゆる短チャンネル効果を抑制することができる。
【００６０】
図２０（ａ）、（ｂ）及び図２１は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図２０（ａ）、（ｂ）及び図２１において、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００６１】
まず、図８（ｂ）に示す第１の実施形態におけるＦＵＳＩ電極１０７及び１０８の形成工程までが終了した後、図２０（ａ）に示すように、半導体基板１００の表面を覆う絶縁膜１０６を除去し、その後、ソース・ドレイン領域１６３及び１６４の表面上を含む半導体基板１００の表面上に金属膜（図示省略）を形成した後、シリサイド化熱処理を行う。これにより、当該金属膜と各ソース・ドレイン領域表面部のシリコン材料とを反応させて、図２０（ｂ）に示すように、ソース・ドレイン領域１６３の表面部にシリサイド層１７３を形成すると共にソース・ドレイン領域１６４の表面部にシリサイド層１７４を形成する。このとき、ＦＵＳＩ電極１０７及び１０８のそれぞれの表面部に再シリサイド層１０７ａ及び１０８ａが形成される。その後、未反応の金属膜を選択的に除去する。
【００６２】
次に、図２１に示すように、ＦＵＳＩ電極１０７及び１０８上を含む半導体基板１００上に、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を形成した後、ライナー窒化膜１７５上に層間絶縁膜１７６を形成する。
【００６３】
尚、本変形例の図２０（ａ）に示す工程で絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、本変形例と同様に、図２２（ａ）に示すシリサイド層１７３及び１７４の形成工程と、図２２（ｂ）に示すライナー窒化膜１７５及び層間絶縁膜１７６の形成工程とを実施してもよい。このようにすると、ディスポーザブルサイドウォール構造を得ることができる。
【００６４】
（第１の実施形態の第２変形例）
第１の実施形態においては、金属膜１５９を堆積した段階（図８（ａ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していなかったが、本変形例では、金属膜１５９の堆積前に絶縁膜１０６を除去することにより、金属膜１５９を用いてシリサイド化電極を形成すると同時にソース・ドレイン領域１６３及び１６４の表面部をシリサイド化する。シリサイド化電極の形成に際しては、第１の実施形態と同様に、ゲート電極を完全にシリサイド化したＦＵＳＩ電極を形成しても良いが、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極の一方又は両方の表面近傍だけをシリサイド化しても、言い換えると、ゲート電極を完全にシリサイド化しなくても、第１の実施形態と同様の効果を得ることができる。この構成は、例えば、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８の膜厚と、金属膜１５９の材料及び膜厚と、シリサイド化熱処理条件とを調整することによって実現することができる。
【００６５】
図２３は、本変形例に係る半導体装置の構造を示す断面図である。尚、図２３において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００６６】
本変形例が図１に示す第１の実施形態と異なっている点は次の通りである。まず、図２３に示すように、Ｎｃｈトランジスタ領域の第１のＦＵＳＩ電極１０７に代えて、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されている。また、Ｐｃｈトランジスタ領域の第２のＦＵＳＩ電極１０８に代えて、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成されている。
【００６７】
尚、前述の第１変形例と同様に、本変形例においても、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。
【００６８】
本変形例のように、ＦＵＳＩ電極を用いない場合、Ｐｃｈトランジスタ領域のゲート電極を構成する第２のシリコン含有材料膜１５８（例えば有機シリコン膜）のヤング率が小さいため、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を併用したとしても、つまり、ゲート電極の一部となる第２のシリコン含有材料膜１５８に内在する引っ張り応力に、ライナー窒化膜１７５による引っ張り応力が加わったとしても、引っ張り応力が過剰になることはない。
【００６９】
図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）において、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付し、重複する説明を省略する。
【００７０】
まず、図７（ｃ）に示す第１の実施形態における第２のシリコン含有材料膜１５８の研磨工程までが終了した後、図２４（ａ）に示すように、Ｎｃｈトランジスタ領域のハードマスク膜１５２を除去すると共に、半導体基板１００の表面を覆う絶縁膜１０６を除去する。
【００７１】
次に、図２４（ｂ）に示すように、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域の第１のシリコン含有材料膜１５１及びソース・ドレイン領域１６３、並びにＰｃｈトランジスタ領域の第２のシリコン含有材料膜１５８及びソース・ドレイン領域１６４のそれぞれと接するように形成する。
【００７２】
次に、シリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれの表面部を金属膜１５９と反応させてシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰ（Rapid Thermal Process ）を２ステップに分けて行うプロセスを用いる。これにより、図２５（ａ）に示すように、Ｎｃｈトランジスタ領域では、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されると共に、Ｐｃｈトランジスタ領域では、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成される。また、このシリサイド化熱処理において、金属膜１５９と各ソース・ドレイン領域表面部のシリコン材料とが反応して、ソース・ドレイン領域１６３の表面部にシリサイド層１７３が形成されると共にソース・ドレイン領域１６４の表面部にシリサイド層１７４が形成される。
【００７３】
次に、図２５（ｂ）に示すように、各トランジスタ領域のゲート電極上を含む半導体基板１００上に、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を形成した後、ライナー窒化膜１７５上に層間絶縁膜１７６を形成する。
【００７４】
尚、本変形例の図２４（ａ）に示す工程で絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、本変形例と同様に、図２６（ａ）に示すシリサイド層１７１〜１７４の形成工程、及び図２６（ｂ）に示すライナー窒化膜１７５及び層間絶縁膜１７６の形成工程を実施してもよい。
【００７５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００７６】
図９は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。尚、図９において、図１に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００７７】
図９に示すように、第２の実施形態に係る半導体装置が図１に示す第１の実施形態に係る半導体装置と異なっている点は、Ｐｃｈトランジスタの第２のＦＵＳＩ電極１０８と、ゲート絶縁膜１０１及びオフセットスペーサ１０９のそれぞれとの間に、例えば厚さ５〜１５ｎｍ程度のＴｉＮ膜からなる金属層１１０が形成されていることである。すなわち、第２の実施形態においては、Ｐｃｈトランジスタのゲート電極は、第２のＦＵＳＩ電極１０８と金属層１１０との積層構造を有する。
【００７８】
図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）においては、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態と同一の部材には同一の符号を付すことにより、重複する説明を省略する。
【００７９】
第２の実施形態に係る半導体装置の製造方法においては、まず、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）及び図７（ａ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を順次実施する。
【００８０】
次に、図１０（ａ）に示すように、Ｐｃｈトランジスタ領域の開口部を含む半導体基板１００上の全面に、例えば厚さ５〜１５ｎｍ程度のＴｉＮ膜からなる金属層１１０を形成する。
【００８１】
次に、図１０（ｂ）に示すように、金属層１１０上の全面に、第１のシリコン含有材料（ポリシリコン）膜１５１よりも低密度の第２のシリコン含有材料膜１５８を堆積する。第２のシリコン含有材料膜１５８は、例えばポーラスシリコン又は有機シリコンからなり、厚さ３０〜１００ｎｍ程度である。第２のシリコン含有材料膜１５８の堆積方法の詳細は、第１の実施形態（図７（ｂ）に示す工程）と同様である。
【００８２】
次に、図１０（ｃ）に示すように、Ｐｃｈトランジスタ領域の開口部の外側に堆積されている第２のシリコン含有材料膜１５８及び金属層１１０を例えば化学的機械研磨により除去する。次に、図１１（ａ）に示すように、Ｎｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２を除去した後、図１１（ｂ）に示すように、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１、及びＰｃｈトランジスタ領域の開口部に残存する第２のシリコン含有材料膜１５８のそれぞれと接するように形成する。
【００８３】
次に、半導体基板１００に対してシリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれを金属膜１５９と反応させて完全にシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰを２ステップに分けて行うプロセスを用いる。これにより、図１１（ｃ）に示すように、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成される。その後、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８の表面を例えば化学的機械研磨により平坦化する。
【００８４】
以上に説明した第２の実施形態によると、第１の実施形態と同様の効果に加えて、Ｐｃｈトランジスタのゲート電極が、第２のＦＵＳＩ電極１０８とゲート絶縁膜１０１との間に形成された金属層１１０を有することにより、Ｐｃｈトランジスタの閾値電圧（Ｖｔ）の制御を容易に行うことができるという効果を得ることができる。
【００８５】
尚、第２の実施形態において、金属層１１０の材料としてＴｉＮを用いたが、これに代えて、例えば仕事関数（Ｗ）が４．７ｅＶ以上である他の金属材料を用いてもよい。具体的には、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ及びＷからなる金属群から選ばれた少なくとも１つの金属よりなる金属膜（金属が２つ以上の場合は合金膜）の単層膜、前記金属群から選ばれた少なくとも１つの金属の珪化物、炭化物若しくは窒化物からなる単層膜、又はこれらの金属膜（金属が珪化、炭化若しくは窒化されている場合を含む）の積層膜を用いてもよい。
【００８６】
また、第２の実施形態において、Ｐｃｈトランジスタのゲート電極が、第２のＦＵＳＩ電極１０８とゲート絶縁膜１０１との間に形成された金属層１１０を有していたが、これに代えて、又はこれに加えて、Ｎｃｈトランジスタのゲート電極が、第１のＦＵＳＩ電極１０７とゲート絶縁膜１０１との間に形成された金属層を有していてもよい。
【００８７】
（第２の実施形態の第１変形例）
第２の実施形態においては、金属膜１５９を堆積した段階（図１１（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していないので、ソース・ドレイン領域１６３及び１６４の表面部はシリサイド化されない。それに対して、本変形例においては、ＦＵＳＩ電極１０７及び１０８を形成した段階（図１１（ｃ））以降に、絶縁膜１０６の除去、シリサイド形成用の金属膜の堆積、シリサイド化熱処理、未反応金属の除去などを順次実施することにより、ソース・ドレイン領域１６３及び１６４の表面部にシリサイド層を形成する。
【００８８】
本変形例によれば、ゲート電極を完全にシリサイド化するＦＵＳＩゲートプロセスの課題である、ソース・ドレイン領域表面に薄いシリサイド層を形成することが可能となる。従って、より浅い接合を形成できるので、いわゆる短チャンネル効果を抑制することができる。
【００８９】
図２７は、本変形例に係る半導体装置の構造を示す断面図である。尚、図２７において、図９に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００９０】
本変形例が図９に示す第２の実施形態と異なっている点は次の通りである。まず、図２７に示すように、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。尚、ＦＵＳＩ電極１０７及び１０８のそれぞれの表面部には再シリサイド層１０７ａ及び１０８ａが形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。
【００９１】
尚、図２７に示す本変形例に係る半導体装置の製造方法は、基本的に、図２０（ａ）、（ｂ）及び図２１に示す第１の実施形態の第１変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７３及び１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図２８に示すように、ディスポーザブルサイドウォール構造を得ることができる。
【００９２】
（第２の実施形態の第２変形例）
第２の実施形態においては、金属膜１５９を堆積した段階（図１１（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していなかったが、本変形例では、金属膜１５９の堆積前に絶縁膜１０６を除去することにより、金属膜１５９を用いてシリサイド化電極を形成すると同時にソース・ドレイン領域１６３及び１６４の表面部をシリサイド化する。シリサイド化電極の形成に際しては、第２の実施形態と同様に、ゲート電極を完全にシリサイド化したＦＵＳＩ電極を形成しても良いが、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極の一方又は両方の表面近傍だけをシリサイド化しても、言い換えると、ゲート電極を完全にシリサイド化しなくても、第２の実施形態と同様の効果を得ることができる。この構成は、例えば、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８の膜厚と、金属膜１５９の材料及び膜厚と、シリサイド化熱処理条件とを調整することによって実現することができる。
【００９３】
図２９は、本変形例に係る半導体装置の構造を示す断面図である。尚、図２９において、図９に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００９４】
本変形例が図９に示す第２の実施形態と異なっている点は次の通りである。まず、図２９に示すように、Ｎｃｈトランジスタ領域の第１のＦＵＳＩ電極１０７に代えて、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されている。また、Ｐｃｈトランジスタ領域の第２のＦＵＳＩ電極１０８に代えて、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成されている。但し、Ｐｃｈトランジスタ領域のゲート電極は、第２のシリコン含有材料膜（シリコン電極部分）１５８とゲート絶縁膜１０１との間に介在する金属層１１０をさらに有している。
【００９５】
尚、前述の第１変形例と同様に、本変形例においても、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。
【００９６】
本変形例のように、ＦＵＳＩ電極を用いない場合、Ｐｃｈトランジスタ領域のゲート電極を構成する第２のシリコン含有材料膜１５８（例えば有機シリコン膜）のヤング率が小さいため、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を併用したとしても、つまり、ゲート電極の一部となる第２のシリコン含有材料膜１５８に内在する引っ張り応力に、ライナー窒化膜１７５による引っ張り応力が加わったとしても、引っ張り応力が過剰になることはない。
【００９７】
また、本変形例のように、ＦＵＳＩ電極を用いない場合であっても、Ｐｃｈトランジスタのゲート電極は、第２のシリコン含有材料膜（シリコン電極部分）１５８とゲート絶縁膜１０１との間に介在する金属層１１０をさらに有しているため、Ｐｃｈトランジスタのゲート電極の空乏化を抑制できる。このため、Ｐｃｈトランジスタのオン電流を増大させることができるので、集積回路の動作速度を向上させることができる。また、Ｎｃｈトランジスタのゲート電極についても、第１のシリコン含有材料膜（シリコン電極部分）１５１とゲート絶縁膜１０１との間に金属層を介在させることによって、同様の効果を得ることができることは言うまでもない。
【００９８】
尚、図２９に示す本変形例に係る半導体装置の製造方法は、基本的に、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）に示す第１の実施形態の第２変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７１〜１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３０に示すように、ディスポーザブルサイドウォール構造を得ることができる。
【００９９】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【０１００】
図１２は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。尚、図１２において、図１に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【０１０１】
第３の実施形態に係る半導体装置が図１に示す第１の実施形態に係る半導体装置と異なっている点は、次の通りである。すなわち、第１の実施形態においては、図１に示すように、Ｎｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上に例えばシリコン酸化膜からなる同一のゲート絶縁膜１０１が形成されていた。それに対して、第３の実施形態においては、Ｎｃｈトランジスタ領域の上には第１の実施形態と同様のゲート絶縁膜１０１（以下、第１のゲート絶縁膜１０１という）が形成されていると共に、Ｐｃｈトランジスタ領域の上には例えば厚さ１ｎｍ程度のラジカル酸化膜と厚さ２ｎｍ程度のハフニウムシリコンオキサイド膜とからなる第２のゲート絶縁膜１１１が形成されていることである。尚、第２のゲート絶縁膜１１１は、第２のＦＵＳＩ電極１０８と半導体基板１０１との間だけではなく、第２のＦＵＳＩ電極１０８とオフセットスペーサ１０９との間にも形成されている。
【０１０２】
図１３（ａ）〜（ｃ）及び図１４（ａ）〜（ｃ）は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１３（ａ）〜（ｃ）及び図１４（ａ）〜（ｃ）においては、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態と同一の部材には同一の符号を付すことにより、重複する説明を省略する。
【０１０３】
第３の実施形態に係る半導体装置の製造方法においては、まず、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を順次実施する。
【０１０４】
次に、図１３（ａ）に示すように、レジストマスク１５７を用いて、Ｐｃｈトランジスタ領域においてパターニングされた第１のゲート絶縁膜１０１を例えば反応性イオンエッチング法によって選択的に除去する。これにより、Ｐｃｈトランジスタ領域の開口部内に半導体基板１０１の表面が露出する。エッチング条件は、例えば、エッチングガスがＣ4 Ｆ8 含有ガスであり、ガス流量が２０〜１００ｃｃ／ｍｉｎ（標準状態）であり、温度が２０〜５０℃である。その後、図１３（ｂ）に示すように、酸素アッシングを用いることによりレジストマスク１５７を除去する。
【０１０５】
次に、図１３（ｃ）に示すように、Ｐｃｈトランジスタ領域の開口部を含む半導体基板１００上の全面に、例えば厚さ１ｎｍ程度のラジカル酸化膜と厚さ２ｎｍ程度のハフニウムシリコンオキサイド膜とからなる第２のゲート絶縁膜１１１を形成する。続いて、第２のゲート絶縁膜１１１上の全面に、第１のシリコン含有材料（ポリシリコン）膜１５１よりも低密度の第２のシリコン含有材料膜１５８を堆積する。第２のシリコン含有材料膜１５８は、例えばポーラスシリコン又は有機シリコンからなり、厚さ３０〜１００ｎｍ程度である。第２のシリコン含有材料膜１５８の堆積方法の詳細は、第１の実施形態（図７（ｂ）に示す工程）と同様である。
【０１０６】
次に、図１４（ａ）に示すように、Ｐｃｈトランジスタ領域の開口部の外側に堆積されている第２のシリコン含有材料膜１５８及び第２のゲート絶縁膜１１１を例えば化学的機械研磨により除去する。次に、図１４（ｂ）に示すように、Ｎｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２を除去した後、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１、及びＰｃｈトランジスタ領域の開口部に残存する第２のシリコン含有材料膜１５８のそれぞれと接するように形成する。
【０１０７】
次に、半導体基板１００に対してシリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれを金属膜１５９と反応させて完全にシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰを２ステップに分けて行うプロセスを用いる。これにより、図１４（ｃ）に示すように、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成される。その後、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８の表面を例えば化学的機械研磨により平坦化する。
【０１０８】
以上に説明した第３の実施形態によると、第１の実施形態と同様の効果が得られる。また、第１の実施形態においては、ゲート電極形成前にＮｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上に予めゲート絶縁膜１０１を形成するため、工程を簡単化することができるものの、Ｐｃｈトランジスタ領域の上においてパターニングされた第１のシリコン含有材料膜１５１を除去して開口部を形成する際に、Ｐｃｈトランジスタ領域のゲート絶縁膜１０１がダメージを受けることが避けられない。それに対して、第３の実施形態によると、Ｐｃｈトランジスタ領域の第１のゲート絶縁膜１０１を除去して新たに第２のゲート絶縁膜１１１を形成するので、前述の問題が発生することを回避して、トランジスタの信頼性を向上させることができる。
【０１０９】
尚、第３の実施形態において、第２のゲート絶縁膜１１１として、ラジカル酸化膜とハフニウムシリコンオキサイド膜との積層膜を用いたが、第２のゲート絶縁膜１１１の絶縁膜材料は特に限定されるものではない。具体的には、第２のゲート絶縁膜１１１として、ＨｆＯ2  膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜（ＨｆＯ2  膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜にＺｒが添加されていてもよい）、ＳｉＯ2 膜にＺｒを添加した膜、ＺｒＯ2 膜、及びこれらの膜に窒素を添加した膜からなる絶縁膜群から選ばれた１つの絶縁膜の単層膜、又は前記絶縁膜群から選ばれた少なくとも１つの絶縁膜を含む積層絶縁膜（前記絶縁膜群に含まれる絶縁膜以外の絶縁膜（例えばシリコン酸化膜）を含んでいてもよい）を用いてもよい。本実施形態のように、第２のゲート絶縁膜１１１が高誘電率絶縁膜（例えばハフニウムシリコンオキサイド膜）を含むと、ゲート絶縁膜の酸化膜換算膜厚を小さくしつつ物理膜厚を大きくすることができるので、リーク電流を抑制しながら、トランジスタを高性能化することができる。
【０１１０】
また、第３の実施形態において、第２のゲート絶縁膜１１１が高誘電率絶縁膜を含んでいたが、これに代えて、又はこれに加えて、第１のゲート絶縁膜１０１が高誘電率絶縁膜を含んでいてもよい。
【０１１１】
（第３の実施形態の第１変形例）
第３の実施形態においては、金属膜１５９を堆積した段階（図１４（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していないので、ソース・ドレイン領域１６３及び１６４の表面部はシリサイド化されない。それに対して、本変形例においては、ＦＵＳＩ電極１０７及び１０８を形成した段階（図１４（ｃ））以降に、絶縁膜１０６の除去、シリサイド形成用の金属膜の堆積、シリサイド化熱処理、未反応金属の除去などを順次実施することにより、ソース・ドレイン領域１６３及び１６４の表面部にシリサイド層を形成する。
【０１１２】
本変形例によれば、ゲート電極を完全にシリサイド化するＦＵＳＩゲートプロセスの課題である、ソース・ドレイン領域表面に薄いシリサイド層を形成することが可能となる。従って、より浅い接合を形成できるので、いわゆる短チャンネル効果を抑制することができる。
【０１１３】
図３１は、本変形例に係る半導体装置の構造を示す断面図である。尚、図３１において、図１２に示す第３の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【０１１４】
本変形例が図１２に示す第３の実施形態と異なっている点は次の通りである。まず、図３１に示すように、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。尚、ＦＵＳＩ電極１０７及び１０８のそれぞれの表面部には再シリサイド層１０７ａ及び１０８ａが形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。
【０１１５】
尚、図３１に示す本変形例に係る半導体装置の製造方法は、基本的に、図２０（ａ）、（ｂ）及び図２１に示す第１の実施形態の第１変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７３及び１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３２に示すように、ディスポーザブルサイドウォール構造を得ることができる。
【０１１６】
（第３の実施形態の第２変形例）
第３の実施形態においては、金属膜１５９を堆積した段階（図１４（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していなかったが、本変形例では、金属膜１５９の堆積前に絶縁膜１０６を除去することにより、金属膜１５９を用いてシリサイド化電極を形成すると同時にソース・ドレイン領域１６３及び１６４の表面部をシリサイド化する。シリサイド化電極の形成に際しては、第３の実施形態と同様に、ゲート電極を完全にシリサイド化したＦＵＳＩ電極を形成しても良いが、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極の一方又は両方の表面近傍だけをシリサイド化しても、言い換えると、ゲート電極を完全にシリサイド化しなくても、第３の実施形態と同様の効果を得ることができる。この構成は、例えば、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８の膜厚と、金属膜１５９の材料及び膜厚と、シリサイド化熱処理条件とを調整することによって実現することができる。
【０１１７】
図３３は、本変形例に係る半導体装置の構造を示す断面図である。尚、図３３において、図１２に示す第３の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【０１１８】
本変形例が図１２に示す第３の実施形態と異なっている点は次の通りである。まず、図３３に示すように、Ｎｃｈトランジスタ領域の第１のＦＵＳＩ電極１０７に代えて、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されている。また、Ｐｃｈトランジスタ領域の第２のＦＵＳＩ電極１０８に代えて、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成されている。
【０１１９】
尚、前述の第１変形例と同様に、本変形例においても、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。
【０１２０】
本変形例のように、ＦＵＳＩ電極を用いない場合、Ｐｃｈトランジスタ領域のゲート電極を構成する第２のシリコン含有材料膜１５８（例えば有機シリコン膜）のヤング率が小さいため、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を併用したとしても、つまり、ゲート電極の一部となる第２のシリコン含有材料膜１５８に内在する引っ張り応力に、ライナー窒化膜１７５による引っ張り応力が加わったとしても、引っ張り応力が過剰になることはない。
【０１２１】
尚、図３３に示す本変形例に係る半導体装置の製造方法は、基本的に、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）に示す第１の実施形態の第２変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７１〜１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３４に示すように、ディスポーザブルサイドウォール構造を得ることができる。
【０１２２】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【０１２３】
図１５は本発明の第４の実施形態に係る半導体装置のゲート電極形成領域の構造を示す断面図である。尚、図１５において、図１に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【０１２４】
図１５に示すように、第４の実施形態に係る半導体装置が図１に示す第１の実施形態に係る半導体装置と異なっている第１の点は、次の通りである。すなわち、第１の実施形態においては、図１に示すように、Ｎｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上に例えばシリコン酸化膜からなる同一のゲート絶縁膜１０１が形成されていた。それに対して、第４の実施形態においては、Ｎｃｈトランジスタ領域の上には第１の実施形態と同様のゲート絶縁膜１０１（以下、第１のゲート絶縁膜１０１という）が形成されていると共に、Ｐｃｈトランジスタ領域の上には例えば厚さ１ｎｍ程度のラジカル酸化膜と厚さ２ｎｍ程度のハフニウムシリコンオキサイド膜とからなる第２のゲート絶縁膜１１１が形成されていることである。尚、第２のゲート絶縁膜１１１は、第２のＦＵＳＩ電極１０８と半導体基板１０１との間だけではなく、第２のＦＵＳＩ電極１０８とオフセットスペーサ１０９との間にも形成されている。
【０１２５】
また、図１５に示すように、第４の実施形態に係る半導体装置が図１に示す第１の実施形態に係る半導体装置と異なっている第２の点は、Ｐｃｈトランジスタの第２のＦＵＳＩ電極１０８と第２のゲート絶縁膜１１１との間に、例えば厚さ５〜１５ｎｍ程度のＴｉＮ膜からなる金属層１１０が形成されていることである。すなわち、第２の実施形態においては、Ｐｃｈトランジスタのゲート電極は、第２のＦＵＳＩ電極１０８と金属層１１０との積層構造を有する。
【０１２６】
図１６（ａ）〜（ｃ）及び図１７（ａ）〜（ｃ）は第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１６（ａ）〜（ｃ）及び図１７（ａ）〜（ｃ）においては、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）に示す第１の実施形態、図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）に示す第２の実施形態、又は図１３（ａ）〜（ｃ）及び図１４（ａ）〜（ｃ）に示す第３の実施形態と同一の部材には同一の符号を付すことにより、重複する説明を省略する。
【０１２７】
第４の実施形態に係る半導体装置の製造方法においては、まず、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を順次実施する。
【０１２８】
次に、図１３（ａ）及び図１３（ｂ）に示す第３の実施形態に係る半導体装置の製造方法の各工程を順次実施する。
【０１２９】
次に、図１６（ａ）に示すように、Ｐｃｈトランジスタ領域の開口部を含む半導体基板１００上の全面に、例えば厚さ１ｎｍ程度のラジカル酸化膜と厚さ２ｎｍ程度のハフニウムシリコンオキサイド膜とからなる第２のゲート絶縁膜１１１を形成する。
【０１３０】
次に、図１６（ｂ）に示すように、第２のゲート絶縁膜１１１上の全面に、例えば厚さ５〜１５ｎｍ程度のＴｉＮ膜からなる金属層１１０を形成した後、金属層１１０上の全面に、第１のシリコン含有材料（ポリシリコン）膜１５１よりも低密度の第２のシリコン含有材料膜１５８を堆積する。第２のシリコン含有材料膜１５８は例えばポーラスシリコン又は有機シリコンからなり、厚さ３０〜１００ｎｍ程度である。第２のシリコン含有材料膜１５８の堆積方法の詳細は、第１の実施形態（図７（ｂ）に示す工程）と同様である。
【０１３１】
次に、図１６（ｃ）に示すように、Ｐｃｈトランジスタ領域の開口部の外側に堆積されている第２のシリコン含有材料膜１５８、金属層１１０及び第２のゲート絶縁膜１１１を例えば化学的機械研磨により除去する。次に、図１７（ａ）に示すように、Ｎｃｈトランジスタ領域においてパターニングされたハードマスク膜１５２を除去した後、図１７（ｂ）に示すように、半導体基板１００上の全面に、例えばスパッタ法を用いて厚さ８０〜１２０ｎｍ程度のニッケル膜からなる金属膜１５９を、Ｎｃｈトランジスタ領域においてパターニングされた第１のシリコン含有材料膜１５１、及びＰｃｈトランジスタ領域の開口部に残存する第２のシリコン含有材料膜１５８のそれぞれと接するように形成する。
【０１３２】
次に、半導体基板１００に対してシリサイド化熱処理を行うことにより、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８のそれぞれを金属膜１５９と反応させて完全にシリサイド化し、その後、未反応の金属膜１５９を選択的に除去する。シリサイド化熱処理としては、例えば、熱処理温度を４００〜６００℃程度とするＲＴＰを２ステップに分けて行うプロセスを用いる。これにより、図１７（ｃ）に示すように、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８が形成される。その後、第１のＦＵＳＩ電極１０７及び第２のＦＵＳＩ電極１０８の表面を例えば化学的機械研磨により平坦化する。
【０１３３】
以上に説明した第４の実施形態によると、第１の実施形態と同様の効果が得られる。また、第１の実施形態においては、ゲート電極形成前にＮｃｈトランジスタ領域及びＰｃｈトランジスタ領域のそれぞれの上に予めゲート絶縁膜１０１を形成するため、工程を簡単化することができるものの、Ｐｃｈトランジスタ領域の上においてパターニングされた第１のシリコン含有材料膜１５１を除去して開口部を形成する際に、Ｐｃｈトランジスタ領域のゲート絶縁膜１０１がダメージを受けることが避けられない。それに対して、第４の実施形態によると、Ｐｃｈトランジスタ領域の第１のゲート絶縁膜１０１を除去して新たに第２のゲート絶縁膜１１１を形成するので、前述の問題が発生することを回避して、トランジスタの信頼性を向上させることができる。
【０１３４】
また、第４の実施形態によると、Ｐｃｈトランジスタのゲート電極が、第２のＦＵＳＩ電極１０８とゲート絶縁膜１０１との間に形成された金属層１１０を有することにより、Ｐｃｈトランジスタの閾値電圧（Ｖｔ）の制御を容易に行うことができるという効果を得ることができる。
【０１３５】
尚、第４の実施形態において、第２のゲート絶縁膜１１１として、ラジカル酸化膜とハフニウムシリコンオキサイド膜との積層膜を用いたが、第２のゲート絶縁膜１１１の絶縁膜材料は特に限定されるものではない。具体的には、第２のゲート絶縁膜１１１として、ＨｆＯ2  膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜（ＨｆＯ2  膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜にＺｒが添加されていてもよい）、ＳｉＯ2 膜にＺｒを添加した膜、ＺｒＯ2 膜、及びこれらの膜に窒素を添加した膜からなる絶縁膜群から選ばれた１つの絶縁膜の単層膜、又は前記絶縁膜群から選ばれた少なくとも１つの絶縁膜を含む積層絶縁膜（前記絶縁膜群に含まれる絶縁膜以外の絶縁膜（例えばシリコン酸化膜）を含んでいてもよい）を用いてもよい。本実施形態のように、第２のゲート絶縁膜１１１が高誘電率絶縁膜（例えばハフニウムシリコンオキサイド膜）を含むと、ゲート絶縁膜の酸化膜換算膜厚を小さくしつつ物理膜厚を大きくすることができるので、リーク電流を抑制しながら、トランジスタを高性能化することができる。
【０１３６】
また、第４の実施形態において、第２のゲート絶縁膜１１１が高誘電率絶縁膜を含んでいたが、これに代えて、又はこれに加えて、第１のゲート絶縁膜１０１が高誘電率絶縁膜を含んでいてもよい。
【０１３７】
また、第４の実施形態において、金属層１１０の材料としてＴｉＮを用いたが、これに代えて、例えば仕事関数（Ｗ）が４．７ｅＶ以上である他の金属材料を用いてもよい。具体的には、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ及びＷからなる金属群から選ばれた少なくとも１つの金属よりなる金属膜（金属が２つ以上の場合は合金膜）の単層膜、前記金属群から選ばれた少なくとも１つの金属の珪化物、炭化物若しくは窒化物からなる単層膜、又はこれらの金属膜（金属が珪化、炭化若しくは窒化されている場合を含む）の積層膜を用いてもよい。
【０１３８】
また、第４の実施形態において、Ｐｃｈトランジスタのゲート電極が、第２のＦＵＳＩ電極１０８と第２のゲート絶縁膜１１１との間に形成された金属層１１０を有していたが、これに代えて、又は、これに加えて、Ｎｃｈトランジスタのゲート電極が、第１のＦＵＳＩ電極１０７と第１のゲート絶縁膜１０１との間に形成された金属層を有していてもよい。
【０１３９】
（第４の実施形態の第１変形例）
第４の実施形態においては、金属膜１５９を堆積した段階（図１７（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していないので、ソース・ドレイン領域１６３及び１６４の表面部はシリサイド化されない。それに対して、本変形例においては、ＦＵＳＩ電極１０７及び１０８を形成した段階（図１７（ｃ））以降に、絶縁膜１０６の除去、シリサイド形成用の金属膜の堆積、シリサイド化熱処理、未反応金属の除去などを順次実施することにより、ソース・ドレイン領域１６３及び１６４の表面部にシリサイド層を形成する。
【０１４０】
本変形例によれば、ゲート電極を完全にシリサイド化するＦＵＳＩゲートプロセスの課題である、ソース・ドレイン領域表面に薄いシリサイド層を形成することが可能となる。従って、より浅い接合を形成できるので、いわゆる短チャンネル効果を抑制することができる。
【０１４１】
図３５は、本変形例に係る半導体装置の構造を示す断面図である。尚、図３５において、図１５に示す第４の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【０１４２】
本変形例が図１５に示す第４の実施形態と異なっている点は次の通りである。まず、図３５に示すように、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。尚、ＦＵＳＩ電極１０７及び１０８のそれぞれの表面部には再シリサイド層１０７ａ及び１０８ａが形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。
【０１４３】
尚、図３５に示す本変形例に係る半導体装置の製造方法は、基本的に、図２０（ａ）、（ｂ）及び図２１に示す第１の実施形態の第１変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７３及び１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３６に示すように、ディスポーザブルサイドウォール構造を得ることができる。
【０１４４】
（第４の実施形態の第２変形例）
第４の実施形態においては、金属膜１５９を堆積した段階（図１７（ｂ））で、ソース・ドレイン領域１６３及び１６４を覆う絶縁膜１０６を除去していなかったが、本変形例では、金属膜１５９の堆積前に絶縁膜１０６を除去することにより、金属膜１５９を用いてシリサイド化電極を形成すると同時にソース・ドレイン領域１６３及び１６４の表面部をシリサイド化する。シリサイド化電極の形成に際しては、第４の実施形態と同様に、ゲート電極を完全にシリサイド化したＦＵＳＩ電極を形成しても良いが、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極の一方又は両方の表面近傍だけをシリサイド化しても、言い換えると、ゲート電極を完全にシリサイド化しなくても、第４の実施形態と同様の効果を得ることができる。この構成は、例えば、第１のシリコン含有材料膜１５１及び第２のシリコン含有材料膜１５８の膜厚と、金属膜１５９の材料及び膜厚と、シリサイド化熱処理条件とを調整することによって実現することができる。
【０１４５】
図３７は、本変形例に係る半導体装置の構造を示す断面図である。尚、図３７において、図１５に示す第４の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【０１４６】
本変形例が図１５に示す第４の実施形態と異なっている点は次の通りである。まず、図３７に示すように、Ｎｃｈトランジスタ領域の第１のＦＵＳＩ電極１０７に代えて、第１のシリコン含有材料膜（シリコン電極部分）１５１と、第１のシリコン含有材料膜１５１がシリサイド化された第１のシリサイド層（シリサイド化電極部分）１７１とを有するゲート電極が形成されている。また、Ｐｃｈトランジスタ領域の第２のＦＵＳＩ電極１０８に代えて、第２のシリコン含有材料膜（シリコン電極部分）１５８と、第２のシリコン含有材料膜１５８がシリサイド化された第２のシリサイド層（シリサイド化電極部分）１７２とを有するゲート電極が形成されている。但し、Ｐｃｈトランジスタ領域のゲート電極は、第２のシリコン含有材料膜（シリコン電極部分）１５８と第２のゲート絶縁膜１１１との間に介在する金属層１１０をさらに有している。
【０１４７】
尚、前述の第１変形例と同様に、本変形例においても、ソース・ドレイン領域１６３の表面部にはシリサイド層１７３が形成されていると共にソース・ドレイン領域１６４の表面部にはシリサイド層１７４が形成されている。また、各トランジスタ領域のゲート電極上を含む半導体基板１００上には、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５が形成されており、ライナー窒化膜１７５上には層間絶縁膜１７６が形成されている。
【０１４８】
本変形例のように、ＦＵＳＩ電極を用いない場合、Ｐｃｈトランジスタ領域のゲート電極を構成する第２のシリコン含有材料膜１５８（例えば有機シリコン膜）のヤング率が小さいため、クラックが発生しない程度の薄い又は応力の小さいライナー窒化膜１７５を併用したとしても、つまり、ゲート電極の一部となる第２のシリコン含有材料膜１５８に内在する引っ張り応力に、ライナー窒化膜１７５による引っ張り応力が加わったとしても、引っ張り応力が過剰になることはない。
【０１４９】
また、本変形例のように、ＦＵＳＩ電極を用いない場合であっても、Ｐｃｈトランジスタのゲート電極は、第２のシリコン含有材料膜（シリコン電極部分）１５８と第２のゲート絶縁膜１１１との間に介在する金属層１１０をさらに有しているため、Ｐｃｈトランジスタのゲート電極の空乏化を抑制できる。このため、Ｐｃｈトランジスタのオン電流を増大させることができるので、集積回路の動作速度を向上させることができる。また、Ｎｃｈトランジスタのゲート電極についても、第１のシリコン含有材料膜（シリコン電極部分）１５１と第１のゲート絶縁膜１０１との間に金属層を介在させることによって、同様の効果を得ることができることは言うまでもない。
【０１５０】
尚、図３７に示す本変形例に係る半導体装置の製造方法は、基本的に、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）に示す第１の実施形態の第２変形例と同様である。また、本変形例に係る半導体装置の製造において、絶縁膜１０６を除去した後にサイドウォール窒化膜１０４を除去し、その後、シリサイド層１７１〜１７４の形成と、ライナー窒化膜１７５及び層間絶縁膜１７６の形成とを実施してもよい。このようにすると、図３８に示すように、ディスポーザブルサイドウォール構造を得ることができる。
【産業上の利用可能性】
【０１５１】
本発明は、半導体装置及びその製造方法に関し、Ｐｃｈトランジスタのゲート電極をシリサイド化するときの体積膨張を選択的に抑制することによりゲート電極内部の応力制御を行うことができるので、微細化された場合にも応力制御によってトランジスタ性能を向上させることができ、非常に有用である。
【符号の説明】
【０１５２】
１００    半導体基板
１０１    ゲート絶縁膜（第１のゲート絶縁膜）
１０２    絶縁性素子分離領域
１０３    サイドウォール酸化膜
１０４    サイドウォール窒化膜
１０５    ソース・ドレイン領域
１０６    絶縁膜
１０７    第１のＦＵＳＩ電極
１０７ａ  再シリサイド層
１０８    第２のＦＵＳＩ電極
１０８ａ  再シリサイド層
１０９    オフセットスペーサ
１１０    金属層
１１１    第２のゲート絶縁膜
１５１    第１のシリコン含有材料膜
１５２    ハードマスク膜
１５３    レジストマスク
１５４    シリコン酸化膜
１５５    シリコン酸化膜
１５６    シリコン窒化膜
１５７    レジストマスク
１５８    第２のシリコン含有材料膜
１５９    金属膜
１６１、１６２    ソース・ドレインエクステンション領域
１６３、１６４    ソース・ドレイン領域
１７１    第１のシリサイド層（シリサイド化電極部分）
１７２    第２のシリサイド層（シリサイド化電極部分）
１７３、１７４    シリサイド層
１７５    ライナー窒化膜
１７６    層間絶縁膜
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層を含むゲート電極を備えていることを特徴とする半導体装置。
【請求項２】
ＮｃｈトランジスタとＰｃｈトランジスタとを有する半導体装置であって、
前記Ｎｃｈトランジスタは第１のシリサイド層を含む第１のゲート電極を備え、
前記Ｐｃｈトランジスタは第２のシリサイド層を含む第２のゲート電極を備え、
前記第１のシリサイド層は、第１のシリコン含有材料をシリサイド化することにより形成されており、
前記第２のシリサイド層は、第１のシリコン含有材料と異なる第２のシリコン含有材料をシリサイド化することにより形成されており、
前記第２のシリコン含有材料の密度は、前記第１のシリコン含有材料の密度よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のシリコン含有材料はシリコンであり、
前記第２のシリコン含有材料はポーラスシリコン又は有機シリコンであることを特徴とする半導体装置。
【請求項４】
第１のシリサイド層を含む第１のゲート電極を備えた第１のトランジスタと、第２のシリサイド層を含む第２のゲート電極を備えた第２のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に絶縁性素子分離領域を形成し、第１のトランジスタ領域と第２のトランジスタ領域とを区画する工程（ａ）と、
前記半導体基板上に第１のシリコン含有材料膜を形成した後、前記第１のトランジスタ領域及び前記第２のトランジスタ領域のそれぞれの上において前記第１のシリコン含有材料膜をゲート電極形状にパターニングする工程（ｂ）と、
パターニングされた前記第１のシリコン含有材料膜の上面を除く他の部分が埋まるように前記半導体基板上に絶縁膜を形成する工程（ｃ）と、
前記第２のトランジスタ領域の上においてパターニングされた前記第１のシリコン含有材料膜を除去して開口部を形成する工程（ｄ）と、
前記開口部に、前記第１のシリコン含有材料膜と異なる密度を有する第２のシリコン含有材料膜を形成する工程（ｅ）と、
前記第１のトランジスタ領域の上においてパターニングされた前記第１のシリコン含有材料膜をシリサイド化して前記第１のシリサイド層を形成すると共に、前記開口部に形成された前記第２のシリコン含有材料膜をシリサイド化して前記第２のシリサイド層を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１のトランジスタはＮｃｈトランジスタであり、
前記第２のトランジスタはＰｃｈトランジスタであり、
前記第２のシリコン含有材料膜の密度は前記第１のシリコン含有材料膜の密度よりも小さいことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１のシリコン含有材料膜はシリコンからなり、
前記第２のシリコン含有材料膜はポーラスシリコン又は有機シリコンからなることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４に記載の半導体装置の製造方法において、
前記第１のトランジスタはＰｃｈトランジスタであり、
前記第２のトランジスタはＮｃｈトランジスタであり、
前記第１のシリコン含有材料膜の密度は前記第２のシリコン含有材料膜の密度よりも小さいことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１のシリコン含有材料膜はポーラスシリコン又は有機シリコンからなり、
前記第２のシリコン含有材料膜はシリコンからなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項４に記載の半導体装置の製造方法において、
前記第２のゲート電極は、前記第２のシリサイド層の下に形成された金属層を含み、
前記工程（ｄ）と前記工程（ｅ）との間に、少なくとも前記開口部の底部に前記金属層を形成する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項４に記載の半導体装置の製造方法において、
前記第１のトランジスタは、前記第１のゲート電極の下に第１のゲート絶縁膜を備え、
前記第２のトランジスタは、前記第２のゲート電極の下に第２のゲート絶縁膜を備え、
前記工程（ａ）と前記工程（ｂ）との間に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項４に記載の半導体装置の製造方法において、
前記第１のトランジスタは、前記第１のゲート電極の下に第１のゲート絶縁膜を備え、
前記第２のトランジスタは、前記第２のゲート電極の下に第２のゲート絶縁膜を備え、
前記工程（ａ）と前記工程（ｂ）との間に、前記第１のゲート絶縁膜を形成する工程（ｉ）をさらに備え、
前記工程（ｄ）と前記工程（ｅ）との間に、少なくとも前記開口部の底部に前記第２のゲート絶縁膜を形成する工程（ｊ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第２のゲート電極は、前記第２のシリサイド層の下に形成された金属層を含み、
前記工程（ｊ）と前記工程（ｅ）との間に、前記開口部における前記第２のゲート絶縁膜の上に前記金属層を形成する工程（ｋ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の少なくとも一方は高誘電率絶縁膜を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
ゲート電極を備えた半導体装置であって、
前記ゲート電極は、
ポーラスシリコン又は有機シリコンからなるシリコン層と、
前記シリコン層上に形成されたシリサイド層とを有することを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記ゲート電極は、前記シリコン層の下に形成された金属層をさらに有していることを特徴とする半導体装置。
【請求項１６】
ゲート電極を備えた半導体装置であって、
前記ゲート電極は、有機物を含むシリサイド層を有することを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
2009101763.tif 000042
【図３】
2009101763.tif 000043
【図４】
2009101763.tif 000044
【図５】
2009101763.tif 000045
【図６】
2009101763.tif 000046
【図７】
2009101763.tif 000047
【図８】
2009101763.tif 000048
【図９】
2009101763.tif 000049
【図１０】
2009101763.tif 000050
【図１１】
2009101763.tif 000051
【図１２】
2009101763.tif 000052
【図１３】
2009101763.tif 000053
【図１４】
2009101763.tif 000054
【図１５】
2009101763.tif 000055
【図１６】
2009101763.tif 000056
【図１７】
2009101763.tif 000057
【図１８】
2009101763.tif 000058
【図１９】
2009101763.tif 000059
【図２０】
2009101763.tif 000060
【図２１】
2009101763.tif 000061
【図２２】
2009101763.tif 000062
【図２３】
2009101763.tif 000063
【図２４】
2009101763.tif 000064
【図２５】
2009101763.tif 000065
【図２６】
2009101763.tif 000066
【図２７】
2009101763.tif 000067
【図２８】
2009101763.tif 000068
【図２９】
2009101763.tif 000069
【図３０】
2009101763.tif 000070
【図３１】
2009101763.tif 000071
【図３２】
2009101763.tif 000072
【図３３】
2009101763.tif 000073
【図３４】
2009101763.tif 000074
【図３５】
2009101763.tif 000075
【図３６】
2009101763.tif 000076
【図３７】
2009101763.tif 000077
【図３８】
2009101763.tif 000078
【国際調査報告】
2009101763.tif 000079
2009101763.tif 000080
2009101763.tif 000081
2009101763.tif 000082
2009101763.tif 000083
2009101763.tif 000084
2009101763.tif 000085