(57)【要約】  デルタ配列に設けられた複数の画素電極の間に交互に屈曲しながら互いに平行に延びるように設けられた複数のソース線が、各画素電極の側辺に沿って延びる複数の第１線状部、各第１線状部に連結して各画素電極の側辺に沿ってその側辺の中間部分まで延びる複数の第２線状部、及び各第２線状部の一方端から各画素電極の側辺に沿って延びる複数の突出部を有する構成とした。
2009087705.tif 000002
【特許請求の範囲】
【請求項１】
デルタ配列に設けられた複数の画素電極と、
上記各画素電極の間に互いに平行に延びるように線状に設けられた複数のゲート線と、
上記各画素電極の間に交互に屈曲しながら上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、
上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、
上記各ソース線は、上記各画素電極の側辺に沿って延びるように設けられた複数の第１線状部、該各第１線状部に連結して上記各画素電極の側辺に沿って該側辺の中間部分まで延びるように設けられた複数の第２線状部、及び該各第２線状部の一方端から上記各画素電極の側辺に沿って延びるように設けられた複数の突出部を有し、
上記各薄膜トランジスタは、上記各ソース線に沿って、上記各第１線状部又は上記各第２線状部と上記各突出部とに交互に接続されている
ことを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１に記載のアクティブマトリクス基板において、
上記各突出部は、互いに同じ長さで形成されている
ことを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１に記載のアクティブマトリクス基板と、
上記アクティブマトリクス基板に対向して配置された対向基板と、
上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを有する
ことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及び液晶表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置は、従来から、薄型で低消費電力であるという特徴を生かして、テレビ、パーソナルコンピュータ、携帯電話及びＰＤＡ（Personal Digital Assistant）等のディスプレイとして広く使用されている。【０００３】
アクティブマトリクス駆動の液晶表示装置は、複数の画素電極及びＴＦＴ（Thin Film Transistor）が形成されたアクティブマトリクス基板と、アクティブマトリクス基板に対向して配置されて共通電極が形成された対向基板と、これら両基板の間で枠状のシール材の内側に封入された液晶層とを備え、複数の画素から構成されて画像表示を行う表示部を有している。【０００４】
表示部を構成する画素の配列として、動画表示に適したデルタ配列が知られている（例えば、特許文献１参照）。図１１は、従来のデルタ配列の液晶表示装置におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。尚、図１１及び後に参照する図１２では、絶縁膜１０６を透過して各配線１０３，１０４及びＴＦＴ１０５を示す。【０００５】
デルタ配列の液晶表示装置におけるアクティブマトリクス基板には、図１１に示すように、各画素を構成する複数の画素電極１０１がデルタ配列に設けられている。各画素電極１０１は、線状に整列した複数の行１０２を規定し、隣り合う各行１０２ａ，１０２ｂにおいて、行方向（図中横方向）に互いに半ピッチずれて設けられている。【０００６】
また、各画素電極１０１の間には、各行１０２ａ，１０２ｂに沿って互いに平行に延びるように設けられた複数のゲート線１０３と、図中左右交互に屈曲しながら各ゲート線１０３と交差する方向に延びるように設けられた複数のソース線１０４とが形成されている。【０００７】
各画素電極１０１には、ＴＦＴ１０５がそれぞれ接続されている。各ＴＦＴ１０５には絶縁膜１０６が積層されており、絶縁膜１０６に形成されたコンタクトホール１０６ａを介してドレイン電極１０７が画素電極１０１に接続されている。これら各ＴＦＴ１０５は、各画素の開口率を高める観点から各ゲート線１０３と各ソース線１０４との交差部付近に設けられている。【０００８】
各ソース線１０４は、各画素電極１０１の図中左側の側辺に沿って延びるように設けられた複数の第１線状部１０４ａと、それら各第１線状部１０４ａに連結して各画素電極１０１の図中上下両側の側辺に沿ってそれら側辺の中間部分まで延びるように設けられた複数の第２線状部１０４ｂとを有している。各ソース線１０４に沿って設けられた各第２線状部１０４ｂは、１つおきに、その一方端に各画素電極１０１の図中上側又は図中下側の側辺に沿って延びる複数の突出部１０４ｃが設けられている。そして、上記各ＴＦＴ１０５は、各ソース線１０４に沿って、各突出部１０４ｃ及び各第２線状部１０４ｂに交互に接続されている。このように、アクティブマトリクス基板は、各画素電極１０１に対して、これら各画素電極１０１に接続されたＴＦＴ１０５の位置が同一である非反転構造を有している。【０００９】
上述したような非反転構造を有するデルタ配列の液晶表示装置は、アクティブマトリクス基板及び対向基板の各画素を構成する領域が互いにずれたとしても、各カラーフィルタと各画素電極との重なり合う面積の減少が隣り合う行の各画素で同じになるので、画像表示に横縞模様やざらつきが生じにくい。
【特許文献１】特開平１１−１１９２５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、各画素電極とソース線との間には寄生容量が生じている。寄生容量は、画素電極とソース線との距離が近いほど大きくなり、また画素電極に沿うソース線の長さが長いほど大きくなる。この寄生容量は、その大きさに応じて、画素電極と共通電極との間に印加される電圧を低下させ、液晶層の透過率を低下させる。【００１１】
上述したような非反転構造を有するデルタ配列の液晶表示装置では、図１１に示すように、各ソース線１０４において、隣り合う行１０２ａ，１０２ｂにおける一方の行１０２ａの各画素電極１０１の図中上側の側辺に沿う部分１０４ｄと図中下側の側辺に沿う部分１０４ｅとの長さに差が生じ、他方の行１０２ｂの各画素電極１０１の図中上側の側辺に沿う部分１０４ｆと図中下側の側辺に沿う部分１０４ｇとの長さに差が生じている。具体的には、各ソース線１０４において、上記一方の行１０２ａの各画素電極１０１に図中上側で沿う部分１０４ｄが図中下側で沿う部分１０４ｅよりも突出部１０４ｃの分長くなっており、上記他方の行１０２ｂの各画素電極１０１に図中下側で沿う部分１０４ｇも図中上側で沿う部分１０４ｆよりも突出部１０４ｃの分長くなっている。【００１２】
このアクティブマトリクス基板は、図中に示すように、各画素電極１０１と各ソース線１０４との距離が図中上下方向の両側で一定になるように各画素電極１０１及び各ソース線１０４が所望の位置に形成されている場合に、各画素電極１０１とソース線１０４との間の寄生容量が互いに同じになるように設計されている。【００１３】
しかし、図１２に示すように、各ソース線１０４に対する各画素電極１０１の形成位置が、例えば図中左上方向にずれた場合には、隣り合う行１０２ａ，１０２ｂにおいて、一方の行１０２ａの各画素電極１０１が、各ソース線１０４における比較的長い部分１０４ｄに近づくと共に比較的短い部分１０４ｅから遠ざかる。また、他方の行１０２ｂの各画素電極１０１が、各ソース線１０４における比較的短い部分１０４ｆに近づくと共に比較的長い部分１０４ｇから遠ざかる。これにより、隣り合う行１０２ａ，１０２ｂにおける互いの各画素電極１０１とソース線１０４との間の寄生容量に差が生じる。【００１４】
このように、隣り合う行における互いの各画素電極とソース線との間の寄生容量に差が生じると、隣り合う行における一方の行の各画素電極が構成する画素の透過率が他方の行の各画素電極が構成する画素の透過率に対して低下する結果、画像表示に横縞模様やざらつきが生じやすくなり、表示品位が低下してしまう。【００１５】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、デルタ配列に設けられた複数の画素電極の隣り合う行において、互いの各画素電極とソース線との間の寄生容量の差を抑制することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、この発明では、デルタ配列に設けられた複数の画素電極の間に交互に屈曲しながら延びるように設けられ、各画素電極の側辺に沿って延びる複数の第１線状部、及び各第１線状部に連結して各画素電極の側辺に沿ってその側辺の中間部分まで延びる複数の第２線状部を有する複数のソース線が、各第２線状部の一方端から各画素電極の側辺に沿って延びる複数の突出部を有するようにした。【００１７】
具体的に、本発明に係るアクティブマトリクス基板は、デルタ配列に設けられた複数の画素電極と、上記各画素電極の間に互いに平行に延びるように線状に設けられた複数のゲート線と、上記各画素電極の間に交互に屈曲しながら上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、上記各ソース線は、上記各画素電極の側辺に沿って延びるように設けられた複数の第１線状部、該各第１線状部に連結して上記各画素電極の側辺に沿って該側辺の中間部分まで延びるように設けられた複数の第２線状部、及び該各第２線状部の一方端から上記各画素電極の側辺に沿って延びるように設けられた複数の突出部を有し、上記各薄膜トランジスタは、上記各ソース線に沿って、上記各第１線状部又は上記各第２線状部と上記各突出部とに交互に接続されている。【００１８】
上記各突出部は、互いに同じ長さで形成されていることが好ましい。【００１９】
また、本発明に係る液晶表示装置は、上記アクティブマトリクス基板と、上記アクティブマトリクス基板に対向して配置された対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを有する。【００２０】
−作用−
次に、本発明の作用について説明する。【００２１】
本発明に係るアクティブマトリクス基板によると、デルタ配列に設けられた複数の画素電極の間で交互に屈曲しながら延びるように設けられ、画素電極の側辺に沿って延びる複数の第１線状部、各第１線状部に連結して各画素電極の側辺に沿ってその側辺の中間部分まで延びる複数の第２線状部を有する複数のソース線が、各第２線状部の一方端から各画素電極の側辺に沿って延びる複数の突出部を有しているため、各ソース線において、各画素電極における各行の並ぶ方向の両側でそれら各画素電極に沿う部分の長さの差が小さくなる。これによって、各画素電極と各ソース線との形成位置がずれたとしても、隣り合う行において、互いの各画素電極とソース線との間の寄生容量の差が抑制される。【００２２】
特に、各突出部が互いに同じ長さで形成されている場合には、各ソース線において、各画素電極における各行の並ぶ方向の両側でそれら各画素電極に沿う部分の長さに差がなくなるため、隣り合う行において、互いの各画素電極とソース線との間の寄生容量の差が可及的に抑制される。【００２３】
また、本発明に係る液晶表示装置によると、上記アクティブマトリクス基板と、そのアクティブマトリクス基板に対向して配置された対向基板と、これら両基板の間に設けられた液晶層とを有しているため、各画素電極と各ソース線との形成位置がずれたとしても、隣り合う行において、互いの各画素電極とソース線との間の寄生容量の差が抑制される。そして、画像表示に横縞模様やざらつきが生じることが抑制され、表示品位が向上する。
【発明の効果】
【００２４】
本発明によれば、デルタ配列に設けられた複数の画素電極の間に交互に屈曲しながら延びるように設けられ、画素電極の側辺に沿って延びる複数の第１線状部、及び各第１線状部に連結して各画素電極の側辺に沿ってその側辺の中間部分まで延びる複数の第２線状部を有する複数のソース線が、各第２線状部の一方端から各画素電極の側辺に沿って延びる複数の突出部を有しているので、各画素電極と各ソース線との形成位置がずれたとしても、隣り合う行において、互いの各画素電極とソース線との間の寄生容量の差を抑制できる。
【図面の簡単な説明】
【００２５】
【図１】図１は、実施形態１の液晶表示装置を概略的に示す平面図である。
【図２】図２は、図１のII−II線断面を概略的に示す断面図である。
【図３】図３は、アクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図４】図４は、図３のIV−IV線に沿ってＴＦＴを概略的に示す断面図である。
【図５】図５は、対向基板の一部を拡大して概略的に示す平面図である。
【図６】図６は、ゲート線及びゲート絶縁膜が形成された状態のガラス基板を概略的に示す断面図である。
【図７】図７は、半導体層が形成された状態のガラス基板を概略的に示す断面図である。
【図８】図８は、ソース電極及びドレイン電極が形成された状態のガラス基板を概略的に示す断面図である。
【図９】図９は、半導体層にチャネル部が形成された状態のガラス基板を概略的に示す断面図である。
【図１０】図１０は、積層絶縁膜にコンタクトホールが形成された状態のガラス基板を概略的に示す断面図である。
【図１１】図１１は、従来のアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１２】図１２は、画素電極がずれて形成された場合の従来のアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【符号の説明】
【００２６】
（s）  液晶表示装置
（10）  アクティブマトリクス基板
（11）  画素電極
（13）  ゲート線
（14）  ソース線
（14a）  第１線状部
（14b）  第２線状部
（14c,14d）  突出部
（15）  ＴＦＴ（薄膜トランジスタ）
（25）  対向基板
（30）  液晶層
（31）  シール材
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の各実施形態に限定されるものではない。【００２８】
《発明の実施形態１》
図１〜図１０は、本発明の実施形態１を示している。図１は、液晶表示装置Ｓを概略的に示す平面図である。図２は、図１のII−II線に沿って液晶表示装置Ｓを概略的に示す断面図である。図３及び図５は、液晶表示装置Ｓを構成する一対の基板１０，２５の一部をそれぞれ拡大して示す図である。図４は、図３のIV-IV線に沿って薄膜トランジスタ１５を概略的に示す断面図である。【００２９】
液晶表示装置Ｓは、図１及び図２に示すように、アクティブマトリクス基板１０と、アクティブマトリクス基板１０に対向して配置された対向基板２５と、これらアクティブマトリクス基板１０と対向基板２５との間に設けられた液晶層３０とを備えている。この液晶表示装置Ｓは、デルタ配列に設けられた複数の画素（図示省略）から構成されて画像表示を行う表示部Ｄを有している。【００３０】
アクティブマトリクス基板１０及び対向基板２５は、例えば矩形状等に形成され、図示は省略するが、液晶層３０側の表面に配向膜がそれぞれ設けられていると共に、液晶層３０とは反対側の表面に偏光板がそれぞれ設けられている。これらアクティブマトリクス基板１０と対向基板２５との間には、エポキシ樹脂等からなる枠状のシール材３１が配置されており、このシール材３１の内側に液晶材料が封入されていることにより、上記液晶層３０が構成されている。【００３１】
アクティブマトリクス基板１０は、図１に示すように、一辺側に対向基板２５よりも外側に突出して対向基板２５から外部に露出した突出部１０ａを実装領域として有している。この突出部１０ａには、図示は省略するが、液晶駆動用の集積回路チップと、この集積回路チップへの給電及び画像表示を行うための信号等を外部回路からアクティブマトリクス基板１０及び対向基板２５に供給するためのフレキシブルプリント配線基板とが実装されている。【００３２】
また、アクティブマトリクス基板１０は、図３に示すように、表示部Ｄに、デルタ状に設けられた複数の画素電極１１と、各画素電極１１の間に互いに平行に延びるように設けられた複数のゲート線１３と、各画素電極１１の間に各ゲート線１３と直交する方向に互いに平行に延びるように設けられた複数のソース線１４と、各画素電極１１にそれぞれ接続された複数の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、以下、ＴＦＴと称する）１５とを備えている。【００３３】
デルタ状に設けられた各画素電極１１は、互いに平行に並んで整列した複数の行１２を規定し、隣り合う各行１２ａ，１２ｂにおいて、行方向（図中横方向）に互いに半ピッチずれて設けられている。各画素電極１１は、例えば矩形状に形成されている。このアクティブマトリクス基板１０は、各画素電極１１に対してＴＦＴ１５の位置が同一である非反転構造を有している。【００３４】
尚、本実施形態では、各画素電極１１が矩形状に形成されているとしているが、各画素電極１１は、矩形状の電極を一部切り欠いた形状や一部突出させた形状等の種々の形状に形成することが可能である。【００３５】
各ゲート線１３は、各画素電極１１の間に行方向へそれぞれ延びるように線状に設けられている。また、各ゲート線１３の間には、これら各ゲート線１３に沿ってそれぞれ延びて各行における後述するＴＦＴ１５のドレイン電極２１に重なるように補助容量線（図示省略）が設けられている。各ソース線１４は、各画素電極１１の間に図中左右交互に屈曲しながら、言い換えればクランク状に蛇行しながら各ゲート線１３と交差する方向に互いに平行に延びるように設けられている。【００３６】
各ソース線１４は、各画素電極１１の図中左側の側辺に沿って延びるように設けられた複数の第１線状部１４ａと、それら各第１線状部１４ａに連結して各画素電極１１の図中上下両側の側辺に沿ってそれら側辺の中間部分まで延びるように設けられた複数の第２線状部１４ｂとを有している。各ソース線１４は、これら各第１線状部１４ａ及び各第２線状部１４ｂが交互に連結されて設けられている。【００３７】
さらに、各ソース線１４は、各第２線状部１４ｂにおける図中右側の一方端から各画素電極１１の図中上下両側の側辺に沿って延びるように設けられた複数の突出部１４ｃ，１４ｄを有している。これら各突出部１４ｃ，１４ｄは、互いに同じ長さで形成されている。【００３８】
各ソース線１４は、それら各ソース線１４の図中右側に配置された各画素電極１１にＴＦＴ１５を介して接続されている。各ＴＦＴ１５は、各ソース線１４に沿って、各第２線状部１４ｂと各突出部１４ｃとに交互に接続されている。【００３９】
各ＴＦＴ１５は、各画素の開口率を高める観点から、各ゲート線１３と各ソース線１４との交差部付近に設けられている。これら各ＴＦＴ１５は、図４に示すように、ボトムゲート型のＴＦＴであり、各ＴＦＴ１５の半導体層１９は、各ゲート線１３及び各補助容量線を覆うように設けられたゲート絶縁膜１８上に形成されている。ゲート絶縁膜１８上には、上記各ソース線１４も形成されている。【００４０】
各半導体層１９は、各ゲート線１３の一部を跨ぐようにゲート絶縁膜１８上に島状に形成されている。そうして、ゲート絶縁膜１８を介して各半導体層１９に重なる各ゲート線１３の一部が、各ＴＦＴ１５のゲート電極１７を構成している。【００４１】
各半導体層１９は、例えば真性アモルファスシリコン層１９ａとｎ＋アモルファスシリコン層１９ｂとが積層されて構成されている。ｎ＋アモルファスシリコン層１９ｂはゲート電極１７に重なる領域が一部除去されて２つに分断され、ｎ＋アモルファスシリコン層１９ｂから露出した真性アモルファスシリコン層１９ａの領域がチャネル部１９ｃを構成している。【００４２】
そして、一方のｎ＋アモルファスシリコン層１９ｂ及びゲート絶縁膜１８上には、ソース線１４に接続されたソース電極２０が形成されている。また、他方のｎ＋アモルファスシリコン層１９ｂ及びゲート絶縁膜１８上には、画素電極１１に接続されたドレイン電極２１が形成されている。【００４３】
尚、本実施形態では、各ＴＦＴ１５がボトムゲート型のＴＦＴであるとしているが、各ＴＦＴ１５は、トップゲート型のＴＦＴであってもよい。【００４４】
これら各ＴＦＴ１５には、窒化シリコン膜及びアクリル系樹脂膜（共に図示省略）が順に積層されてなる積層絶縁膜２２が積層されている。積層絶縁膜２２の表面には、各画素電極１１が形成されている。この積層絶縁膜２２には各ＴＦＴ１５におけるドレイン電極２１の一部を底に露出する複数のコンタクトホール２３が形成されており、各コンタクトホール２３を介して各ドレイン電極２１が各画素電極１１に接続されている。【００４５】
上記対向基板２５は、図５に示すように、表示部Ｄに、上記各画素電極１１にそれぞれ重なり合うように複数のカラーフィルタ２６が設けられている。複数のカラーフィルタ２６は、例えば赤色のカラーフィルタ２６ｒ、緑色のカラーフィルタ２６ｇ及び青色のカラーフィルタ２６ｂの三色のカラーフィルタ等によって構成され、上記各画素電極１１と同様に複数の行２７を規定している。【００４６】
具体的には、行方向に赤色、緑色及び青色の各カラーフィルタ２６ｒ，２６ｇ，２６ｂが周期的に線状に配列されている。これら各カラーフィルタ２６は、１行毎に行方向に１．５ピッチずれて同色のカラーフィルタ２６が配置されるように配列されている。【００４７】
また、対向基板２５には、各カラーフィルタ２６を区画するようにブラックマトリクス２８が形成されており、さらに各カラーフィルタ２６及びブラックマトリクス２８を覆うように共通電極（図示省略）が形成されている。【００４８】
こうして、液晶表示装置Ｓは、外部回路から入力される所定のゲート信号に応じて、各ゲート線１３に接続された各ＴＦＴ１５を順次オン状態に切り替え、各ソース線１４に所定のソース信号を供給することによって、ドレイン電極２１を介して特定の画素電極１１に所定の電荷を書き込んで、特定の画素電極１１と共通電極との間で液晶層３０に所定の電圧を印加することにより、液晶分子の配向を制御して所望の表示を行うようになっている。【００４９】
−製造方法−
次に、上記アクティブマトリクス基板１０の作製方法及び上記液晶表示装置Ｓの製造方法について説明する。【００５０】
液晶表示装置Ｓは、アクティブマトリクス基板１０及び対向基板２５をそれぞれ作製し、これら両基板１０，２５をシール材３１を介して互いに貼り合わせると共に、そのシール材３１によってアクティブマトリクス基板１０と対向基板２５との間に液晶層３０を封入した後、アクティブマトリクス基板１０への集積回路チップ及びフレキシブルプリント配線基板の実装、及び両基板１０，２５に対する偏光板の貼り付けを行うことによって製造する。本発明に係る液晶表示装置Ｓは、特にアクティブマトリクス基板１０に特徴があるため、アクティブマトリクス基板１０の作製方法について、以下に図６〜図１０を参照しながら詳述する。図６〜図１０は、アクティブマトリクス基板１０の作製方法を説明するための図であり、ＴＦＴ１５が形成されるガラス基板１６の領域を拡大して概略的に示す断面図である。【００５１】
アクティブマトリクス基板１０を製造するには、まず、ガラス基板１６の一方の表面全体に、例えばアルミニウムを含む金属膜（例えば厚さ５０ｎｍ〜５００ｎｍ程度）をスパッタリング法によって成膜した後、その金属膜をフォトリソグラフィーによってパターニングして、図６に示すように、各ゲート線（各ゲート電極１７）１３及び各補助容量線を形成する。【００５２】
続いて、各ゲート線（各ゲート電極１７）１３及び各補助容量線が形成された表面全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法によって窒化シリコン膜（例えば厚さ１００ｎｍ〜５００ｎｍ程度）等を成膜することにより、ゲート絶縁膜１８を形成する。【００５３】
次に、各ゲート絶縁膜１８の全面に、プラズマＣＶＤ法によって真性アモルファスシリコン膜（例えば厚さ５０ｎｍ〜１００ｎｍ程度）と、リン等のｎ型不純物元素がドープされたｎ＋アモルファスシリコン膜（例えば厚さ５０ｎｍ〜１００ｎｍ程度）とを連続して成膜した後に、これら真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜をフォトリソグラフィーによってゲート電極１７上に島状にパターニングして、図７に示すように、各半導体層１９を形成する。【００５４】
ここで、各半導体層１９は、上述したようにアモルファスシリコン膜から形成してもよいが、ポリシリコン膜から形成してもよい。また、アモルファスシリコン膜又はポリシリコン膜にレーザーアニール処理を行って結晶性を向上させてもよい。【００５５】
続いて、各半導体層１９が形成されたゲート絶縁膜１８の全面に、例えばアルミニウムを含む金属膜（例えば厚さ５０ｎｍ〜５００ｎｍ程度）をスパッタリング法によって成膜した後、その金属膜をフォトリソグラフィーによってパターニングすることにより、図８に示すように各ソース電極２０及び各ドレイン電極２１を形成すると共に、各ソース線１４を形成する。このとき、各第１線状部１４ａ及び各第２線状部１４ｂと共に各突出部１４ｃ，１４ｄも形成される。【００５６】
次に、各ソース電極２０及び各ドレイン電極２１をマスクとして、各半導体層１９のｎ＋アモルファスシリコン層１９ｂの一部をエッチングによって除去して、図９に示すように、チャネル部１９ｃを形成することにより、各ＴＦＴ１５を形成する。【００５７】
次に、プラズマＣＶＤ法によって各ＴＦＴ１５を覆うように窒化シリコン膜（例えば厚さ１００ｎｍ〜３００ｎｍ程度）等を成膜した後、スピンコーティング法によってアクリル系樹脂膜（例えば厚さ１０００ｎｍ〜５０００ｎｍ程度）等を成膜することにより、積層絶縁膜２２を形成する。【００５８】
次に、積層絶縁膜２２における各ドレイン電極２１に重なる領域の一部をエッチングによって除去して、図１０に示すように、各コンタクトホール２３を形成する。そして、各コンタクトホール２３が形成された積層絶縁膜２２の全面に、ＩＴＯ（Indium Tin Oxide）等からなる透明導電膜（例えば厚さ１００ｎｍ〜２００ｎｍ程度）をスパッタリング法によって成膜した後、その透明導電膜をフォトリソグラフィーによってパターニングすることにより、各画素電極１１を形成する。【００５９】
その後、各画素電極１１を覆うように、印刷法によってポリイミド系樹脂を塗布した後、ラビング処理を行って配向膜を形成する。以上のようにして、非反転構造を有するアクティブマトリクス基板１０が作製される。【００６０】
−実施形態１の効果−
したがって、この実施形態１によると、デルタ配列に設けられた複数の画素電極１１の間で交互に屈曲しながら延びるように設けられ、各画素電極１１の側辺に沿って延びる複数の第１線状部１４ａ、及び各第１線状部１４ａに連結して各画素電極１１の側辺に沿ってその側辺の中間部分まで延びる複数の第２線状部１４ｂを有する複数のソース線１４が、各第２線状部１４ｂの一方端から各画素電極１１の側辺に沿って延びる複数の突出部１４ｃ，１４ｄを有しているため、図３に示すように、各ソース線１４において、各画素電極１１における各行１２の並ぶ方向の両側でそれら各画素電極１１に沿う部分１４ｅ，１４ｆ，１４ｇ，１４ｈの長さの差を小さくできる。これによって、各画素電極１１と各ソース線１４との形成位置がずれたとしても、隣り合う行１２ａ，１２ｂにおいて、互いの各画素電極１１とソース線１４との間の寄生容量の差を抑制できる。そして、画像表示に横縞模様やざらつきが生じることを抑制でき、表示品位を向上させることができる。【００６１】
さらに、各突出部１４ｃ，１４ｄが互いに同じ長さで形成されているため、各ソース線１４において、各画素電極１１における各行１２の並ぶ方向の両側でそれら各画素電極１１に沿う部分１４ｅ，１４ｆ，１４ｇ，１４ｈの長さに差をなくすことができる。その結果、隣り合う行１２ａ，１２ｂにおいて、互いの各画素電極１１とソース線１４との間の寄生容量の差を可及的に抑制できる。【００６２】
《その他の実施形態》
上記実施形態１では、各突出部１４ｃ，１４ｄの互いの長さが同じになっているとしたが、本発明はこれに限られず、各突出部１４ｃ，１４ｄは、互いの長さが異なっていてもよい。このように各突出部１４ｃ，１４ｄの互いの長さが異なっていても、各ソース線１４において、各画素電極１１における各行１２の並ぶ方向の両側でそれら各画素電極１１に沿う部分１４ｅ，１４ｆ，１４ｇ，１４ｈの長さの差を小さくでき、隣り合う行１２ａ，１２ｂにおいて、互いの各画素電極１１とソース線１４との間の寄生容量の差を抑制することが可能になる。【００６３】
上記実施形態１では、各ＴＦＴ１５が各第２線状部１４ｂ及び各突出部１４ｃに交互に接続されているとしたが、本発明はこれに限られず、各ＴＦＴ１５は、各第１線状部１４ａ及び各突出部１４ｃに交互に接続されていてもよい。【００６４】
上記実施形態１では、アクティブマトリクス基板１０を有する液晶表示装置Ｓについて説明したが、本発明はこれに限られず、有機エレクトロルミネッセンス表示装置等のアクティブマトリクス基板を有する他の表示装置にも適用することが可能である。【００６５】
上記実施形態１では、各ゲート線１３が各画素電極１１の間に線状に延びるように設けられ、各ソース線１４が各画素電極１１の間に交互に屈曲しながら延びるように設けられているとしたが、各ソース線が各画素電極の間に線状に延びるように設けられ、各ゲート線が各画素電極の間に交互に屈曲しながら各ソース線と交差する方向に延びるように設けられていてもよい。すなわち、各ゲート線が、各画素電極の側辺に沿って延びるように設けられた複数の第１線状部、それら各第１線状部に連結して各画素電極の側辺に沿ってその側辺の中間部分まで延びるように設けられた複数の第２線状部、及び各第２線状部の一方端から各画素電極の側辺に沿って延びるように設けられた複数の突出部を有していてもよい。【００６６】
上記構成によると、各画素電極と各ゲート線との形成位置がずれたとしても、各ゲート線において、各画素電極における各行の並ぶ方向の両側でそれら各画素電極に沿う部分の長さの差を小さくでき、隣り合う行において、互いの各画素電極とゲート線との間に生じる寄生容量の差を抑制することが可能になる。
【産業上の利用可能性】
【００６７】
以上説明したように、本発明は、アクティブマトリクス基板及び液晶表示装置について有用であり、特に、デルタ配列に設けられた複数の画素電極の隣り合う行において、互いの各画素電極とソース線との間の寄生容量の差を抑制することが要望されるアクティブマトリクス基板及び液晶表示装置に適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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