(57)【要約】積層された電界効果トランジスタ部とフォトダイオード部のそれぞれに最適な設計や独立のバイアス印加をなし得る光ＦＥＴを提供する。  フォトダイオード部（５０）のカソード半導体層（１０）の上に光吸収層（４１）となる半導体層を設ける。光吸収層（４１）の上に光吸収層（４１）より広いバンドギャップでフォトダイオード部（５０）のアノード層ともなる電子バリア層（４０）を設ける。電子バリア層（４０）の上に電子バリア層（４０）より狭いバンドギャップで電界効果トランジスタ部のチャネル領域を構成するチャネル層（１５）を設ける。チャネル層（１５）の上にチャネル層（１５）を構成する半導体より広いバンドギャップの正孔バリア層（１６）を設ける。正孔バリア層（１６）の上に互いに離間したソース電極（３０）及びドレイン電極（３２）を設ける。光の照射により光吸収層（４１）から電子バリア層（４０）を介してチャネル層（１５）に注入された正孔は正孔バリア層（１６）により、また、チャネル層（１５）中の電子は電子バリア層（４０）により、それぞれチャネル層（１５）中に閉じ込める。
2009107568.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオード部の上に電界効果トランジスタ部を積層した光電界効果トランジスタであって；
該フォトダイオード部のカソードを構成するカソード半導体層の上に形成され、該フォトダイオード部の光吸収層となる半導体層と；
該光吸収層の上に形成され、該光吸収層よりも広いバンドギャップの半導体層であって、前記フォトダイオード部のアノード層ともなる電子バリア層と；
該電子バリア層の上に形成され、該電子バリア層よりも狭いバンドギャップの半導体であって、前記電界効果トランジスタ部のチャネル領域を構成するチャネル層と；
該チャネル層の上に形成され、該チャネル層を構成する半導体よりも広いバンドギャップの半導体から成る正孔バリア層と；
該正孔バリア層の上に形成され、互いに離間したソース電極、ドレイン電極と；
を少なくとも有して成り、光の照射により前記光吸収層から前記電子バリア層を介して前記チャネル層に注入された正孔は前記正孔バリア層により該チャネル層中に閉じ込められ、該チャネル層中の電子も前記電子バリア層により該チャネル層中に閉じ込められること；
を特徴とする光電界効果トランジスタ。
【請求項２】
前記チャネル層はメサ構造中に設けられてその側面を露呈側面としており；
該チャネル層の露呈側面、及び前記メサ構造の下の前記電子バリア層にあって該メサ構造を取り囲む部分の露出した表面には、該チャネル層と逆極性の導電型の不純物をドーピングした拡散層が形成されていること；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項３】
前記カソード半導体層は、前記光吸収層より広いバンドギャップを有し；
前記電子バリア層及び該光吸収層は第二メサ構造中に設けられてその側面を露呈側面としており；
該電子バリア層の露呈側面と該光吸収層の露呈側面、及び該第二メサ構造の下のカソード半導体層にあって該第二メサ構造を取り囲む部分の露出した表面に、該光吸収層と逆極性の導電型の不純物をドーピングした拡散層が形成されていること；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項４】
前記カソード半導体層はｎ型半導体層、前記光吸収層はｎ型あるいはノンドープの半導体層、前記電子バリア層はｐ型半導体層、前記チャネル層はｎ型あるいはノンドープの半導体層、前記正孔バリア層はｎ型あるいはノンドープの半導体層であること；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項５】
前記カソード半導体層はｎ型半導体層、前記光吸収層は表面がｐ型にドープされたｎ型あるいはノンドープの半導体層、該光吸収層の該表面に接する前記電子バリア層はノンドープの半導体層、前記チャネル層はｎ型あるいはノンドープの半導体層、前記正孔バリア層はｎ型あるいはノンドープの半導体層であること；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項６】
前記カソード半導体層は、基板と、該基板の上に形成されたバッファ層と、その上に形成され、前記電子バリア層に接するステップグレード層とを含むこと；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項７】
前記チャネル層は、前記電子バリア層に接するステップグレード層と、該ステップグレード層の上で主たるチャネル領域となる層と、該主たるチャネル領域となる層の上で前記正孔バリア層の下に介在するステップグレード層の三層構造を含むこと；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項８】
前記ソース電極と前記ドレイン電極の間には、前記正孔バリア層に接してｐｎ接合型ゲート電極が設けられていること；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項９】
前記ソース電極と前記ドレイン電極の間には、前記正孔バリア層に接してショットキ接合型ゲート電極が設けられていること；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項１０】
平面的に見て前記チャネル層の面積が前記光吸収層の面積よりも小さいこと；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項１１】
前記ソース電極と前記ドレイン電極は同心円状に配置されていること；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項１２】
前記ソース電極、前記ゲート電極、そして前記ドレイン電極は同心円状に配置されていること；
を特徴とする請求項１記載の光電界効果トランジスタ。
【請求項１３】
フォトダイオード部の上に電界効果トランジスタ部を積層する光電界効果トランジスタの製造方法であって；
該フォトダイオード部のカソードを構成するカソード半導体層の上に該フォトダイオード部の光吸収層となる半導体層を、該光吸収層の上に該光吸収層より広いバンドギャップの半導体層であって前記フォトダイオード部のアノード層ともなる電子バリア層を、該電子バリア層の上に該電子バリア層より狭いバンドギャップの半導体であって前記電界効果トランジスタ部のチャネル領域を構成するチャネル層を、該チャネル層の上に該チャネル層を構成する半導体より広いバンドギャップの半導体から成る正孔バリア層を順次エピタキシャル成長させる工程と；
前記正孔バリア層の上に互いに離間したソース電極及びドレイン電極を形成する工程と；
前記電子バリア層をエッチストッパとして前記チャネル層を規定の形状に切り出す工程と；
を含んで成る光電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオード（ＰＤ）と電界効果トランジスタ（ＦＥＴ）とが一体化された光電界効果トランジスタ（以下、“光ＦＥＴ”と略称することもある）の改良と、その製造方法に関する。
【背景技術】
【０００２】
シリコン系の素子では適用不可能な近紫外及び赤外領域に感度を有する化合物半導体系フォトディテクタやそのアレイは、光通信や分光システム用検出器あるいは赤外線カメラとして、医療、防災、工業検査用途等に広範な需要がある。
半導体ｐｎ接合から成るフォトダイオードは動作原理が簡単で定量性にも優れているが、フォトン一個に対して高々電子正孔対が一対しか生成されないため、微少光の検出時に電流出力が小さく、電気増幅器の雑音特性により検出限界が生ずる問題があった。そこで、化合物半導体系フォトディテクタとしても、内部に増幅作用を持つフォトトランジスタが開発されている。
従来の研究においては、高速光通信用のフォトディテクタを念頭におき、数ＧＨｚから数十ＧＨｚの応答速度を達成することを目的に、下記文献１に開示されているように、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に光を照射して１．５μｍ帯において数十Ａ／Ｗの光応答を得たものがある。
文献１：  Ｃ．Ｓ．Ｃｈｏｉ，Ｈ．Ｓ．Ｋａｎｇ，Ｗｏｏ−Ｙｏｕｎｇ  Ｃｈｏｉ，Ｈ．Ｊ．Ｋｉｍ，Ｗ．Ｊ．Ｃｈｏｉ，Ｄ．Ｈ．Ｋｉｍ，Ｋ．Ｃ．Ｊａｎｇ，ａｎｄ  Ｋ．Ｓ．Ｓｅｏ，“Ｈｉｇｈ  Ｏｐｔｉｃａｌ  Ｒｅｓｐｏｎｓｉｖｉｔｙ  ｏｆ  ＩｎＡｌＡｓ−ＩｎＧａＡｓ  Ｍｅｔａｍｏｒｐｈｉｃ  Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ  ｏｎ  ＧａＡｓ  Ｓｕｂｓｔｒａｔｅ  Ｗｉｔｈ  Ｃｏｍｐｏｓｉｔｅ  Ｃｈａｎｎｅｌｓ”，ＩＥＥＥ  Ｐｈｏｔｏｎｉｃｓ  Ｔｅｃｈｏｎｏｌｇｙ  Ｌｅｔｔｅｒｓ  ｖｏｌ．１５  Ｎｏ．６（２００３）ｐ．８４６．
また、素子の応答速度を改善するために、下記文献２に開示されているように、速度の遅い正孔を急速に排出する構造も開発されている。しかし、正孔を意図的に排出した場合に感度が低下することや、感光面がＦＥＴのゲート近傍という狭い領域に限られるという問題が発生している。
文献２：特開平５−３４３７３２号公報
さらに、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）をヘテロ接合バイポーラフォトトランジスタ（ＨＰＴ）として用いようとする研究も１９８０年代からなされている。ＨＰＴでは、ベース電流として注入された正孔に見合う再結合割合を得るまで、電子電流がエミッタ領域からベース領域に注入され、その割合が電流増幅率となる。この場合、ベースとワイドバンドギャップエミッタ領域の境界に電子及び正孔に対するバリアが存在し、正孔に対する充満帯のバリアが十分大きくて、正孔のエミッタ領域への移動が阻害されること、かつ、電子に対する伝導帯バリアの高さが光照射により低下することが、高い電流増幅率を得るためには重要である。
ＨＰＴは簡単な構造で高い利得が得られやすい利点があるが、ベースを定電圧に保持すると光に対する感度が消滅するため、画素選択用マトリクススイッチを構成するためには高抵抗素子を介してベースバイアス電圧を設定する必要がある。
一方、理化学計測では、正確な計測を行うために数秒〜数分を掛けることは日常的である。また撮像素子においても、各画素においては、視認可能な１フレームあたり１／３０秒程度の比較的長い時間に亘り光励起電荷を積分することが求められる。すなわち、光通信分野を除いた大多数の用途では、速い素子よりも、感度が高く集積化が容易な素子の方が必要とされる。
本件発明者等は、既にＰＣＴ／ＪＰ２００７／０５２９１３なる出願番号で出願し、下記文献３にて公開されたＰＣＴ出願において、ｐｉｎフォトダイオードと電界効果トランジスタとを組み合わせた光ＦＥＴを開示した。この文献３に開示の光ＦＥＴにおいては、正孔を意図的に蓄積することにより素子の応答速度を数十ＫＨｚ程度に押さえる代わり、計測、撮像用途に適した積分時間と大きな利得を得ることができる。この素子の構造を簡明に示すと図１４に示すようになり、半絶縁性基板１００上に構築されたＦＥＴのソース電極３００とドレイン電極３２０間の電流経路となるチャネル層１５０がフォトダイオードとしてのカソードとしても感光領域としても機能し、チャネル層１５０とは逆極性の半導体で構成されたバックゲート１３０がフォトダイオードのアノードとして機能するようになっている。ソース，ドレイン電極３００，３２０、及びそれらの間に設けられるゲート電極３１０はチャネル層１５０の上に形成されたバリア層上に設けられ、特にゲート電極３１０はさらにｐｎ接合型ゲートを形成するための表面空乏層生成層２１０の上に形成されていて、この層２１０の下のチャネル層領域に空乏層３４０が伸びるようになっている。
文献３：国際公開（ＷＯ）第２００７／０９４４９３号パンフレット
従来、化合物半導体を用いた赤外撮像素子では、シリコン集積化回路による二次元電荷アンプアレイと化合物半導体二次元フォトディテクタアレイとを貼り合わせるフォーカルプレーンアレイ（ＦＰＡ：Ｆｏｃａｌ  Ｐｌａｎｅ  Ａｒｒａｙｓ）構造が採用されてきた。しかし、ＦＰＡにおいては、薄片化されたｐｉｎフォトディテクタアレイとシリコンアンプアレイを貼り合わせるという困難なプロセスが必要であること、二次元に配列されたｐｉｎフォトディテクタの一つ一つに電荷読み出し用アンプを設ける必要があること等の不利があった。また、二次元電荷アンプアレイが大規模となるとか、各セルに割り当て可能な面積が制限されるために高度な信号処理が難しいという問題もあった。
一方、上掲の文献３に開示の構造では、各セルにＦＥＴの設けられた光ＦＥＴアレイ構造も開示していて、選択したＦＥＴのゲートを負にバイアスすることでそのセルの出力を遮断することができる。従って、一次元電荷アンプアレイを用いて平面的なハイブリッドモジュールを構成することにより、コラムごとの画素の読み出しが可能になる。さらに、光照射時にはバックゲート１３０からチャネル層１５０の内部に小数キャリアとなる正孔が注入されるが、この正孔に対する選択的なバリア層１６０が設けられているので当該正孔はチャネル１５０の内部に蓄積され、それに呼応し、チャネル内部の電荷中性条件を満たそうとしてチャネル内部に蓄積された正孔数に応じた等量の電子が誘起される。実際にはこの光ＦＥＴ内に誘起された電子はソース電極３００から電子に対しては透過性のバリア層１６０を通して注入され、チャネル層１５０を通ってドレイン電極３２０に排出される。つまり、一個の正孔に対し、正孔の滞在時間を電子の走行時間で除した１万〜１０万倍もの電子がチャネル層１５０内を走行することとなり、それまでの素子では実現し得ない増幅率を得ることができる。
さらに、当該文献３にて開示の光ＦＥＴでは、励起された正孔の量に比例する電子電流が得られ、ｆＷレベルからｍＷレベルまでの広範な光量レンジに亘り光誘起電流を増幅することができる。すなわち、このような光ＦＥＴ構造とすることで、高い感度と広い感光スペクトラムを有し、さらに、ゲート電極３１０に印加するゲート電圧を適当に操作するで空乏層３４０を制御することにより、二次元マトリクスのアドレシング機能を付加することも可能になった。
一方、下記文献４に認められるように、ｐｉｎフォトダイオードの出力をＦＥＴのゲートに接続したモノリシック光ＩＣ等では、フォトダイオードにバイアス電圧を加えつつ、同時に最適な利得を得るためのゲートバイアス条件を得るには抵抗等を用いたバイアス回路が必要となる。また、ＦＥＴを半絶縁性基板上に形成し、かつ光吸収層の十分厚いフォトダイオードを同一基板上に形成するためには、二回のエピタキシャル成長を必要とする。このようなプロセス及び動作条件設定の煩雑さにより、異なる基板上に作成された個別ＦＥＴとフォトダイオードを配線接続した場合と比べても、明瞭な優位性は得られていない。
文献４：特開平６−２４４４５２号公報
他の従来構造素子としては、下記文献５に開示された、シリコンＣＭＯＳ撮像素子の発展形である電圧変調型撮像素子（ＶＭＩＳ）がある。この素子では、フォトダイオードの出力電圧をｐチャネルウェルを通じてＭＯＳＦＥＴのバックゲート電圧として利用することで高感度なフォトディテクタを実現している。しかし、イオンインプランテーション技術による横方向のドーピングプロファイルを利用して初めて機能する構造であり、ヘテロ半導体バリアを利用した化合物半導体素子プロセス技術では、イオンインプランテーション後のアニール工程により結晶欠陥が発生したり、界面の構造が乱れるため適応困難である。
文献５：特開２００４−２４１４８７号公報
これに対して上掲の文献３に開示の光ＦＥＴでは、エッチング及び電極形成のみの比較的簡単なプロセスにより、平面的に均一な化合物半導体エピタキシャル層の電子特性を損なうことなく、ＦＥＴとフォトディテクタを同一基板上に集積し、高感度な光ディテクタを実現できている。
ここで、フォトダイオードの出力をＦＥＴのバックゲートに接続するような構造を考えて見ると、フォトダイオードの高性能化も重要となる。フォトダイオード部分で発生した雑音は、そのままＦＥＴ部分で増幅されてしまうからである。従来のフォトダイオードを構造的に大別すると、あらかじめ結晶成長によりｐｎ接合を形成し、その後に必要な素子領域を切り出すようにエッチングを行うメサ構造と、ｎ型エピタキシャル層表面から選択的に不純物を添加し、アノード側をｐ型に反転させるプレーナ構造とがある。メサ構造は、素子構造を小さくし、浮遊容量を抑制できる利点があり、高速フォトディテクタに適しているが、側面に露出したｐｎ接合の表面リークが大きいという問題がある。一方、プレーナ構造は、光吸収層を含むｐｎ接合が表面に露出しないため、表面リーク電流が抑制される利点がある。
一般に、結晶の表面は結晶内部に比較して結晶欠陥密度が大きいが、狭いバンドギャップを有する光吸収層が表面に露出し、空乏状態に置かれると、表面生成・再結合電流が顕著となる。そこで、広いエネルギバンドギャップからなるキャップ層から不純物を拡散することにより、表面露出するｐｎ接合を広いエネルギバンドギャップを持つ半導体から構成することにより、暗電流を抑制することができる。
メサ構造を有するフォトダイオードにおいても、下記文献６に認められるように、広いバンドギャップを有する半導体層の上部に狭いバンドギャップを有する光吸収層からなるメサ構造を形成するか、下記文献７に認められるように、狭いバンドギャップを有する光吸収層を広いバンドギャップを有する半導体層が上下に挟むエピタキシャル構造を準備し、広いバンドギャップを有する半導体層と狭いバンドギャップを有する光吸収層によるメサ構造を形成した後、メサ構造全体と、メサ構造下側の広いバンドギャップを有する半導体層を取り囲んで不純物を選択ドープすることで、暗電流を抑制しようとする工夫があった。
文献６：Ｋｉｙｏｓｈｉ  ＯＨＮＡＫＡ，Ｍｉｎｏｒｕ  ＫＵＢＯ，ａｎｄ  Ｊｕｎ  ＳＨＩＢＡＴＡ，’Ａ  Ｌｏｗ  Ｄａｒｋ  Ｃｕｒｒｅｎｔ  ＩｎＧａＡｓ／ＩｎＰ  ｐ−ｉ−ｎ  Ｐｈｏｔｏｄｉｏｄｅ  ｗｉｔｈ  Ｃｏｖｅｒｅｄ  Ｍｅｓａ  Ｓｔｒｕｃｔｕｒｅ’，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．ＥＤ−３４，Ｎｏ．２，Ｆｅｂｒｕａｒｙ  １９８７，ｐ．１９９−２０４
文献７：米国特許第４，９０４，６０８号公報，Ｆｉｇ．１ｂ
確かに、Ｚｎ拡散層が下側のＩｎＰ層の表面まで拡張され、表面に露出したｐｎ接合が広いバンドギャップを有するＩｎＰ層部分に限定されれば、暗電流を抑制することができる。また、メサ構造においては、光吸収層をひとつの素子ごとに物理的に分離することが可能となり、アレイ型ディテクタにおける各エレメント間のクロストークを低減する効果も期待できる。
このような従来例群の中にあって、既掲の文献３に開示の光ＦＥＴには、それ以前の他の素子には無い様々な利点がある。しかし、それでもいくつかの設計上、プロセス上の問題点が認識された。例えば、この文献３に開示の光ＦＥＴでは、ＦＥＴのチャネル１５０はフォトダイオードのカソードを、ＦＥＴのバックゲート１３０はフォトダイオードのアノードを兼ねている。そして、ＦＥＴのソース電極３００，ドレイン電極３２０とフォトダイオードのアノード電位、すなわちバックゲート層１３０の電位がチャネル層１５０を介して連結されている。そのため、フォトダイオード部分に印可されるバイアスを外部から制御することができない等、増幅器としての素子形状の最適化、最適動作条件と、フォトダイオードとしてのそれらを各々個別に最適化することが難しい。
具体的に言えば、ＦＥＴとしては寄生抵抗を減少させるため、ソース電極３００、ドレイン電極３２０は高濃度ｎ型ドープされたバンドギャップの狭い、例えばＩｎＧａＡｓ層上に形成することが望ましいが、一方、フォトダイオードとしては、感光面を狭いバンドギャップ材料で覆う訳に行かないので、最表面は、検出対象となる光の波長帯域を透過可能な窓材となる例えばＩｎＰやＩｎＡｌＧａＡｓ層とする必要がある。
また、ＦＥＴのチャネル層１５０がダイオードのカソードと共有されているため、暗電流を抑制するためにノーマリオフ条件を確保しようとキャリア濃度を下げると、フォトダイオードのカソード側の導電性が低下し、フォトダイオードからの信号が有効にＦＥＴに伝達されない傾向がある。そのため、チャネル層１５０のドープ量の最適値が狭いという材料設計上の問題があった。
さらに別の問題もある。ＦＥＴとしてはソース、ドレイン電極（３００，３２０）間の距離を短くした短チャンネルＦＥＴ構造により伝達コンダクタンス（ｇｍ）の高いＦＥＴを実現すると共に、インパクトイオン化による暗電流（光が未照射時のリーク電流）を抑制するために、０．５Ｖ以下の低いソース・ドレイン電圧で駆動させるのが望ましい。一方、フォトダイオードとしては、空乏層をある程度広げて光生成キャリアをドリフト移動させることが望ましく、通常、バイアス電圧は１〜２Ｖ以上が適当である。しかし、フォトダイオードはこの光ＦＥＴ素子の内部でＦＥＴのソース・ドレインにカスケード接続されているため、ＦＥＴのソース・ドレイン間バイアス電圧よりもフォトダイオードのアノード・カソード間電圧は常に低い状態に設定されてしまう。すなわち、ＦＥＴ部分でインパクトイオン化が発生しない電界の範囲でバイアス電圧を制限すると、フォトダイオードにおいて空乏層が十分に広がらず、そのため、光ＦＥＴの利得や暗電流の抑制が十分ではないという問題があったのである。
また、光ＦＥＴを構成するＦＥＴ部の露呈したメサ側面において、注入された正孔が再結合するとＦＥＴの利得が低下する。フォトダイオード部の側面において、空乏層が存在すると、バンドギャップの狭い光吸収層において少数キャリアの生成が顕著となる。
本発明はこれらの点の解決を主たる目的としてなされたもので、ＦＥＴ部とフォトダイオード部のそれぞれに最適な設計や独立のバイアス印加をなし得る光ＦＥＴを提供すると共に、フォトダイオード部における暗電流、ＦＥＴ部における利得の低下を抑制する構造を持つ光ＦＥＴを提供せんとする。
【発明の開示】
【０００３】
本発明は前記目的を達成するために、まず、基本的な構造として、
フォトダイオード部のカソードを構成するカソード半導体層の上に形成され、フォトダイオード部の光吸収層となる半導体層と；
光吸収層の上に形成され、光吸収層より広いバンドギャップの半導体層であってフォトダイオード部のアノード層ともなる電子バリア層と；
電子バリア層の上に形成され、電子バリア層より狭いバンドギャップの半導体であってＦＥＴ部のチャネル領域を構成するチャネル層と；
チャネル層の上に形成され、チャネル層を構成する半導体より広いバンドギャップの半導体から成る正孔バリア層と；
正孔バリア層の上に形成され、互いに離間したソース電極及びドレイン電極と；
を少なくとも有して成り、光の照射により光吸収層から電子バリア層を介してチャネル層に注入された正孔は正孔バリア層によりチャネル層中に閉じ込められ、またチャネル層中の電子も電子バリア層によりチャネル層中に閉じ込められることを特徴とする光ＦＥＴを提案する。
この基本構成を満たした上で、本発明はまた、チャネル層はメサ構造中に設けられてその側面を露呈側面としており、チャネル層の露呈側面、及びメサ構造の下の電子バリア層にあってこのメサ構造を取り囲む部分の露出した表面には、チャネル層と逆極性の導電型の不純物をドーピングした拡散層が形成されている光ＦＥＴや、カソード半導体層は光吸収層より広いバンドギャップを有し、電子バリア層及び光吸収層は第二メサ構造中に設けられてその側面を露呈側面としており、電子バリア層の露呈側面と光吸収層の露呈側面、及び第二メサ構造の下のカソード半導体層にあって第二メサ構造を取り囲む部分の露出した表面に、光吸収層と逆極性の導電型の不純物をドーピングした拡散層が形成されている光ＦＥＴも提案する。
さらなる下位構成として、本発明の特定の態様においては、カソード半導体層はｎ型半導体層、光吸収層はｎ型あるいはノンドープの半導体層、電子バリア層はｐ型半導体層、チャネル層はｎ型あるいはノンドープの半導体層、正孔バリア層はｎ型あるいはノンドープの半導体層となっている光ＦＥＴや、光吸収層は表面がｐ型にドープされたｎ型あるいはノンドープの半導体層で、この光吸収層の表面に接する電子バリア層はノンドープの半導体層となっている光ＦＥＴも提案する。
上記した本発明のいずれの態様においても、カソード半導体層は、基板と、この基板の上に形成されたバッファ層と、その上に形成され、電子バリア層に接するステップグレード層とを含むように構成することもできる。
また、チャネル層も、電子バリア層に接するステップグレード層と、このステップグレード層の上で主たるチャネル領域となる層と、この主たるチャネル領域となる層の上で正孔バリア層の下に介在するステップグレード層の三層構造を含むように構成できる。
また、本発明の光ＦＥＴは、最も基本的な構成ではゲート電極は必須としないが、要すればソース電極とドレイン電極の間に正孔バリア層に接してｐｎ接合型か、またはショットキ接合型のゲート電極を設けて良い。
形状的にも、本発明の光ＦＥＴでは、平面的に見てチャネル層の面積が光吸収層の面積よりも小さくなるように構成でき、電極配置関係についても、ソース電極とドレイン電極を同心円状に配置したり、さらにゲート電極を設ける場合には、ソース電極、ゲート電極、そしてドレイン電極を同心円状に配置することができる。
本発明はまた、製造方法に係る発明としても規定できる。すなわち、
フォトダイオード部の上に電界効果トランジスタ部を積層する光電界効果トランジスタの製造方法であって；
フォトダイオード部のカソードを構成するカソード半導体層の上にフォトダイオード部の光吸収層となる半導体層を、光吸収層の上にこの光吸収層より広いバンドギャップの半導体層であってフォトダイオード部のアノード層ともなる電子バリア層を、この電子バリア層の上に電子バリア層より狭いバンドギャップの半導体であって電界効果トランジスタ部のチャネル領域を構成するチャネル層を、このチャネル層の上にチャネル層を構成する半導体より広いバンドギャップの半導体から成る正孔バリア層を順次エピタキシャル成長させる工程と；
正孔バリア層の上に互いに離間したソース電極及びドレイン電極を形成する工程と；
電子バリア層をエッチストッパとして前記チャネル層を規定の形状に切り出す工程と；
を含んで成る光電界効果トランジスタの製造方法を提案できる。
（発明の効果）
本発明によることの効果は大きく、従来技術群に比し、下記に掲げるような多くの利点を得ることができる。
従来のｐｉｎ型フォトダイオードにおいても、冷却を行うことにより素子単体の等価雑音ノイズを数十ｆＷ／√Ｈｚレベル以下に抑制することは可能ではあったが、光検出システムとしては、外部電気アンプによる付加ノイズに制約されていた。対して本発明による光ＦＥＴでは、フォトダイオードの出力をモノリシックに形成されたＦＥＴに配線なしに接続したのと等価な構造が得られている。ＦＥＴ部の利得は、ＦＥＴチャネル内の正孔寿命を電子の走行時間で除した１万〜１０万倍となる。すなわち、ＦＥＴ部の利得は、正孔と電子の物性定数により決定されるため、安定性が良く、チャネル層のドーピングを低く設定することにより、極微弱光から数桁の光量変化に対して外部検出回路の変更なしに増幅することができる。
本発明によると、フォトダイオード部から電子バリア層を介してチャネル層内に注入された正孔を正孔バリア層にて閉じ込めると共に、チャネル層中の電子をも電子バリア層により閉じ込めることができる。そのため、正孔がチャネル内に蓄積される間、電子はチャネル内部を走行するため、正孔寿命を電子走行時間で除した値に相当する、従来の素子群に比し、大きな増幅率を有する光ＦＥＴが実現される。しかも、ＦＥＴ部のバイアスとフォトダイード部のバイアスは独立に設定でき、暗電流の抑制と感度、増幅率の設定が独立に最適化できる。
本発明の特定の態様においては、メサ構造中に設けられているチャネル層の露呈側面と、メサ構造の下の電子バリア層にあってこのメサ構造を取り囲む部分の露出した表面には、チャネル層と逆極性の導電型の不純物をドーピングした拡散層が形成されている光ＦＥＴや、第二メサ構造中に設けられている電子バリア層の露呈側面と光吸収層の露呈側面、及び第二メサ構造の下のカソード半導体層にあって第二メサ構造を取り囲む部分の露出した表面に、光吸収層と逆極性の導電型の不純物をドーピングした拡散層が形成されている光ＦＥＴが提供される。
そうした光ＦＥＴにおいては、各層の露呈側面に露呈したｐｎ接合をワイドバンドギャップ半導体のみに限定することができる。一般に、直径数十μｍのＩｎＧａＡｓ／ＩｎＰ系ＰＩＮフォトダイオードにおいて、プレーナ拡散型のリーク電流はメサ型に比べ数十分の一程度に抑制されるが、光ＦＥＴにおいても、フォトダイオード部における暗電流のノイズ成分が素子の検出限界を決めるため、露呈したｐｎ接合露呈側面からワイドバンドギャップ半導体を含んで不純物を導入することにより、表面リーク電流の主な原因となる、表面に露出した狭いバンドギャップを有する半導体によるｐｎ接合を除去することができるので、大幅な検出感度の向上を図ることができる。
また、ＦＥＴ部のチャネル層の面積をフォトダイオード部の光吸収層の面積より小さくした本発明の特定の態様においては、カソード電圧をドレイン電圧よりも正電位に設定することで、正孔に対し周囲からソースへのドリフト電界が形成される。フォトダイオードで発生した全ての正孔が面積の小さいＦＥＴ部のチャネル領域に集中することにより、正孔電流の増加、すなわち感度、増幅率の増加を図ることもできる。チャネル層の周りの電子バリア層の面積も広くなり、ここが感光面となるので、感光面積の大きな減少もなく、ＦＥＴ部のために最適な不透明材料を独立に設定した光ＦＥＴも提供できる。
本発明のさらに別な態様における光ＦＥＴでは、ソース、ドレイン電極、またはソース、ゲート、ドレインの各電極が同心円状に配置されているので、局所的な電界集中、及びそれに伴う暗電流の増加を避けることができる。なお、ソース電極をドレイン電極に対して低い電位に保てば、ＦＥＴの中心部に正孔を蓄積することができ、ＦＥＴの増幅効果を増強することができる。
光ＦＥＴの製造方法としても、本発明によれば、少なくとも正孔バリア層までは一回の連続したＭＯＣＶＤ等、エピタキシャル成長により構成でき、その後に各領域を切り出すときには電子バリア層をエッチストッパとして利用したエッチングが行える。製造方法上も簡易であり、歩留り向上も見込める。
【図面の簡単な説明】
【０００４】
図１（Ａ）は本発明の第一の実施形態の平面図である。
図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面端面図である。
図２は図１（Ａ），（Ｂ）に示した光ＦＥＴの光照射前後のバンドプロファイルの説明図である。
図３は本発明による光ＦＥＴの等価回路図である。
図４（Ａ）は本発明の他の実施形態として、ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰ系材料で構成し、メサ構造露呈側面における表面リーク電流を抑制した光ＦＥＴの平面図である。
図４（Ｂ）は図４（Ａ）中のＢ−Ｂ線に沿う断面端面図である。
図５（Ａ）は本発明のまた別な実施形態として、プレーナ型フォトダイオード構造を一部に採用し、その上で表面リーク電流を抑制した光ＦＥＴの平面図である。
図５（Ｂ）は図５（Ａ）中のＢ−Ｂ線に沿う断面端面図である。
図６は図４（Ａ），（Ｂ）に示した光ＦＥＴの基板電流、ドレイン電流を素子中に発生した光励起電流に対してプロットした特性図である。
図７は図４（Ａ），（Ｂ）に示した光ＦＥＴの表面リーク電流を抑制する機構を説明した図である。
図８（Ａ）は図５（Ａ），（Ｂ）に示した光ＦＥＴ素子を製作するための工程における最初の工程図である。
図８（Ｂ）は図８（Ａ）の工程に続く工程図である。
図８（Ｃ）は図８（Ｂ）の工程に続く工程図である。
図８（Ｄ）は図８（Ｃ）の工程に続く工程図である。
図９は図１（Ａ），（Ｂ）に示した光ＦＥＴのゲート部分をショットキ接合型に置き換えた本発明の一実施形態における光ＦＥＴの一部断面による斜視図である。
図１０はゲート電極を持たない構造の本発明のさらに他の実施形態における光ＦＥＴＴの一部断面による斜視図である。
図１１は本発明光ＦＥＴを集積した二次元マトリクス構造の一例の概略構成図である。
図１２は中赤外波長領域に感度を有する本発明光ＦＥＴにおける光照射時と暗状態でのバンドプロファイルの説明図である。
図１３は中赤外波長領域に感度を有する本発明光ＦＥＴの素子特性の温度依存性を示す説明図である。
図１４は本発明者の既発明になる従来の光ＦＥＴの概略構成図である。
【発明を実施するための最良の形態】
【０００５】
以下、図１以降に即し本発明の望ましい実施形態につき説明する。全図を通じ、同じ符号は同じか、または同様の構成要素を示す。従って、本明細書中、各図に即しての個別的な説明の中でその図面に記載されている符号付きの構成要素に就き説明が無い場合でも、要すれば他の図面に関する説明の中でなされている同じ符号の構成要素に関する説明を援用することができる。
まず、図１（Ａ），（Ｂ）には本発明に従って構成された基本的一実施形態としての光ＦＥＴの構造断面図が示されている。本発明光ＦＥＴはフォトダイオード部５０とＦＥＴ部５１とから成るが、まず、ｎ型半導体基板１２とその上に必要に応じて形成される低濃度ｎ型半導体層であるバッファ層１１とで、フォトダイオード部５０のカソードとなるカソード半導体層１０を構成している。このカソード半導体層１０の上に、低濃度のｎ型あるいはノンドープの半導体から成る光吸収層４１と、当該光吸収層４１よりも広いバンドギャップの半導体層から成り、フォトダイオード部５０のアノードともなる電子バリア層４０が順次積層され、この電子バリア層４０がｐ型にドープされることでｐｎあるいはｐｉｎフォトダイオード部５０が構成されている。電子バリア層４０は、プロセスの便宜やバリア性能の向上のために、例えばｐ−ＩｎＡｌＧａＡｓ層４０ａとｐ−ＩｎＰ層４０ｂ等に分割する場合がある。この電子バリア層４０の存在は本発明による特徴的な構成であり、後述のように極めて大きな働きをなす。
電子バリア層４０の上には、この電子バリア層４０より狭いバンドギャップのｎ型またはノンドープの半導体から成り、ＦＥＴ部のチャネル領域を構成するチャネル層１５が形成され、このチャネル層１５の上に、当該チャネル層１５を構成する半導体より広いバンドギャップの半導体から成るｎ型あるいはノンドープの正孔バリア層１６が形成される。さらに必要に応じ、ショットキバリア層１７及びエッチストップ層１８も形成される。正孔バリア層１６は電子バリア層４０と協働し、後述するように重要な役割を担うが、この上には互いに離間してソース電極３０、ドレイン電極３２が形成され、それらの間にあってショットキバリア層１７の上にゲート電極３１が形成されている。ショットキバリア層１７はこの構造では表面側空乏層３４を生成する層ともなる。また、平面的に見てチャネル層１５の面積の方が光吸収層４１のそれよりも小さいので、電子バリア層４０の表面にあってチャネル層１５の周りの面積部分が十分に広い感光面３６となっている。
図２には、このような本発明の基本的一実施形態における光ＦＥＴの光照射前後のバンドプロファイルが示されている。図中、実線は強度０．１Ｗ／ｃｍ２の光を照射した場合、破線は暗状態のバンドプロファイルである。計算を実行する上での具体的材料パラメータには、一例として後述するＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＧａＡｓＰ／ＩｎＰ系材料を用いている。ゲート電圧及びソース電圧は０Ｖ、ドレイン電圧は１Ｖ、カソード電極は２Ｖに印可されている。ノンドープＩｎＧａＡｓから成るチャネル層１５の表面側には、ｎ型ＩｎＰから成る正孔バリア層１６およびＩｎＡｌＧａＡｓからなるショットキバリア層１７およびゲート電極３１が設けられている。一方、チャネル層１５の基板側の境界、すなわち光吸収層４１との境界にもＰ型ＩｎＡｌＧａＡｓ層４０ａおよびＰ型ＩｎＰ層４０ｂから成る電子バリア層４０を設けたことにより、チャネル層１５中の電子に対してはチャネル層１５と光吸収層４１との間に伝導帯上で電子に対する障壁Ｂｅを持つバンドプロファイルが形成され、また、正孔に対してはショットキバリア層１７とチャネル層１５との間に正孔バリア層１６が形成され、充満帯上で正孔に対する障壁Ｂｈを持つバンドプロファイルが形成されている。
そのため、ソース電極３０に対し、カソード電極１３を正にバイアスすると、チャネル層１５内の電子は当該基板１２側に、また正孔は表面側にそれぞれドリフト電界を受けるが、電子は光吸収層４１とチャネル層１５との境界に設けられた電子バリア層４０で、また、正孔はチャネル層１５とＦＥＴ電極との境界に設けられた正孔バリア層１６にて、それぞれチャネル層１５空の抜け出しを止められ、チャネル層１５内に閉じ込められた状態になる。
従って、光を照射することにより光吸収層４１内に生成した正孔は、カソード半導体層１０（基板１２）に正のバイアス電圧を印加することにより、フォトダイオードのアノードともなる電子バリア層４０からチャネル層１５に注入されて正孔バリア層１６によりチャネル層１５内に閉じ込められる。一方、チャネル層１５に正孔が注入されると、チャネル層１５のバンドプロファイル全体が約０．５ｅＶ低下するとともに、電荷中性条件満たすべく正孔を補償するために電子がソース電極３０より注入され、こうして注入された電子も電子バリア層４０によりチャネル層１５内に閉じ込められる。
一般に電子バリア層は、コンダクションバンドのオフセットが大きい材料、正孔バリア層１６には、バレンスバンドのオフセットが大きい材料が選ばれる。基板１２としてのＩｎＰ基板に格子整合したＩｎＧａＡｓを光吸収層４１に用いる場合は、それぞれＩｎＡｌＧａＡｓおよびＩｎＰが適している。なお、選択ウェットエッチプロセスやショットキコンタクトを形成するために、電子バリア層４０にはＩｎＡｌＧａＡｓ／ＩｎＰ積層構造層を選び、正孔バリア層１６にはＩｎＰ／ＩｎＡｌＧａＡｓ積層構造を選ぶのが有効である。また、界面の結晶欠陥密度やバンドの不連続性を緩和するために、光吸収層４１と電子バリア層４０との境界に、ＩｎＧａＡｓＰによるグレード層を設けることも有効である。
ＶＭＩＳに認められるように、ＦＥＴチャネルのポテンシャルをバックゲートバイアス効果により変調することも可能であったが、電荷の伝達効率は周囲の寄生容量によって低下していた。これに対し、本発明ではチャネル層内部に直接正孔を注入することで、より効率的にチャネルの導電率を制御できる。すなわち、電流駆動型のバイポーラＦＥＴという全く新しい電流増幅デバイスが実現されている。このような結果をもたらす本発明の特徴的な構成は、電子バリア層４０を介して中心付近のＦＥＴ部５１とｐｎフォトダイオード部５０とが分離されていることにある。
図３は本発明の光ＦＥＴの動作を等価回路で示しており、バイアス条件は図２に示したバンドプロファイルと同じとしてある。予めフォトダイオード部５０のカソード半導体層１０にドレイン電圧よりは高いバイアス電圧（２Ｖ程度）を印可し、ソース電極３０を接地した条件でドレイン電極３２に約１Ｖを掛け、ゲート電極３１には正孔バリア層１６のドーピング濃度に応じてＦＥＴチャネル１５が空乏するように、０ないし−０．５Ｖ程度の負バイアスを加える。光照射によってフォトダイオード部５０で発生した電子・正孔対の中、正孔は基板バイアスによりＦＥＴ側に加速され、フォトダイオード部５０のアノードとなる電子バリア層４０からＦＥＴチャネル層１５側に注入される。このような構造を取ることにより、図示等価回路から明らかなように、カソード半導体層１０とソース電極３０間にソース・ドレイン電圧とは独立してそれぞれに最適なバイアス電圧を加えることが可能になる。
既述した文献３に開示の光ＦＥＴでは、キャリア濃度プロファイル、素子サイズにも依るが、ｐｎフォトダイオードのアノード−カソード間の降伏電圧はＦＥＴのソース−ドレイン間でインパクトイオン化が発生するバイアス電圧よりも大きいため、アノード−カソード間に十分なバイアスを与えるとソース−ドレイン間で過剰暗電流が発生し、感度の低下を招いていた。これに対し、本発明では上述のように独立にバイアス電圧が印加できるようになったため、フォトダイオード部５０のバイアス電圧をＦＥＴ部５１のソース−ドレイン間バイアス電圧よりも大きく設定することができるようになった。
また、本発明の光ＦＥＴでは、フォトダイオード部５０のアノード層４０及びカソード半導体層１０を通常のｐｎフォトダイオード同様、ドーピング濃度の十分高いｐ型及びｎ型半導体から構成できるため、素子面積に大きな制限が無い。すなわち、光照射により生成された電子・正孔対は、それぞれアノード４０及びカソード半導体層１０に向け、素子の厚さ方向に数μｍドリフトし、拡散移動した後は、多数キャリア電流として、ほとんど減衰なしに横方向に伝達可能であるから、フォトマルチプライアの感光面に匹敵する数ｍｍ以上の径の感光面を持つフォトダイオードを形成することも可能である。
さらに、フォトダイオード出力をゲートに接続したゲート電圧を入力とする従来のＦＥＴの場合は、周辺あるいはフォトダイオード自身の静電容量が光生成電荷を遮蔽し、感度の低下をもたらすのに対し、本発明による電流入力型の光ＦＥＴにおいては、フォトダイオードにより生成された光励起電流を少数キャリアとして直接チャネル層１５に導入することにより、素子形状に依存しない増幅作用が得られる。光ディテクタの場合、感度の安定性や精度は重要な性能指標であるが、後述するように、電流駆動型ＦＥＴの場合、フォトダイオードの光起電流にほぼ比例した電流出力が得られており、校正も容易である。
図４（Ａ），（Ｂ）は、図１図示の基本的な本発明光ＦＥＴにおいて、ＦＥＴ部５１のメサ構造の露呈側面に不純物をドーピングし、導電型を変換したものである。例えば、図１図示の光ＦＥＴ構造に対し、所定の開口パタンを有するＳｉＮ等から成る拡散マスク９を介してＦＥＴ部５１を構成するメサ構造の露呈側面を含み電子バリア層４０ｂまで到達する領域まで、亜鉛（Ｚｎ）等のドーパントを熱拡散することで、ＦＥＴ部５１を構成する第一メサ構造５１中のチャネル層１５の露呈側面に当該チャネル層１５とは逆極性、すなわち電子バリア層４０と同極性のｐ型半導体に転換された拡散層６が形成されている。第一メサ構造の下の電子バリア層４０ｂにあってメサ構造を取り囲む部分の露出した表面にもまた、この拡散層６が形成される。
さらにこの実施形態では、光吸収層４１の露呈側面を含みカソード半導体層１０（この場合はカソード半導体層１０を構成する上下積層構造の上層であるバッファ層１１）に到達する領域まで、やはり亜鉛ドーピング等により、第二の拡散層１４も形成されている。すなわち、これもフォトダイオード部５０を構成する第二メサ構造５０中に設けられている光吸収層４１の露呈側面と、その下のカソード半導体層１０（この場合はバッファ層１１）にあって当該メサ構造を取り囲む部分の露出した表面に、この第二の拡散層１４が形成される。こうすると、カソード電極１３をソース電極３０に対して正電位に付けることにより、拡散層１４とこれとは逆極性の導電型の光吸収層４１の境界に空乏層が形成される。一方、光照射により光吸収層４１で生成した正孔は電子バリア層４０を経由してチャネル１５まで注入され、電荷中性条件を満たすため、ソース電極３０から電子の供給により増幅された電流が引き出せる。図１の構成においては、狭いバンドギャップを有する光吸収層４１と電子バリア層４０の間のｐｎ接合がフォトダイオード部５０のメサ構造の露呈側面に露出していた。一方、図４図示の光ＦＥＴでは第二メサ構造５０の露呈側面を全周に亘りリング状に囲む拡散層１４の存在により、狭いバンドギャップを有する光吸収層４１から成るｐｎ接合は結晶内部に移動し、広いバンドギャップから成る電子バリア層４０とバッファ層１１の表面上に露出したｐｎ接合部が形成されるため、表面空乏層からの暗電流が抑制される。
なお、図中では第一、第二メサ構造の平面形状が矩形であるが、本書でリング状とは後述する実施形態に認められるような円形に限らず、この実施形態に認められる矩形形状その他、任意形状であって良く、要は始点，終点で途切れることなく、ぐるりと一周する閉じた形状のことを言う。
図５（Ａ），（Ｂ）は本発明のまた別な実施形態を示しており、素子表面の段差を小さくすることで製造プロセスを簡素化できる構造となっている。図４に示されているｐ−ＩｎＰからなる電子バリア層４０ｂに代えて、ｎ−ＩｎＰ電子バリア層４０ｃとｐ−ＩｎＡｌＧａＡｓ層からなるｐ−電子バリア層４０ａを電子バリア層４０としてエピタキシャル成長させた後、選択エッチングによりＦＥＴ部５１を所定面積領域に残して第一メサ構造を作り、その下の周囲にｎ−ＩｎＰ層のバリア層４０ｃを露出させる。その後、ＳｉＮｘマスク９により、開口部からＺｎ拡散をしてＦＥＴ部５１のメサ構造露呈側面とそれを平面的に見てリング状に取り囲むバリア層４０ｃの一部をｐ型領域６に変換する。この図５に示す本発明光ＦＥＴにおいては、フォトダイオード部５０は、ｐ型反転したＩｎＰとＮ型ＩｎＧａＡｓ光吸収層から成るプレーナ型ＩｎＰ／ＩｎＧａＡｓ系ｐｉｎフォトダイオード構造と実質的に同一の構造となり、表面には比較的バンドギャップの大きなＩｎＰによるｐｎ接合４６，４７が形成される。フォトダイオード部５０で生成された正孔は、Ｚｎ拡散層６、ｐ−電子バリア層４０ａを経由して、チャネル１５に導かれる。すなわち、フォトダイオード部５０の出力は、そのアノードとなるＺｎ拡散層６から、ＦＥＴ部５１のバックゲートとして働くｐ−ＩｎＡｌＧａＡｓ層から成るｐ−電子バリア層４０ａへ接続され、チャネル中の電子濃度を制御する。
図６は、図１，４に示した光ＦＥＴにおいてＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰ系材料を用いた場合の当該光ＦＥＴの基板電流、ドレイン電流を、その光ＦＥＴ中に発生した光励起電流に対する変化としてシミュレーションし、プロットした特性図を示している。
シミュレート対象の光ＦＥＴの基板１２はｎ−ＩｎＰ基板（１ｘ１０１８ｃｍ−３）、基板１２と相俟ってカソード半導体層１０を構成するバッファ層１１はｎ−ＩｎＰ（５ｘ１０１５ｃｍ−３、０．５μｍ）層とし、その上に形成される光吸収層４１はｎ−ＩｎＧａＡｓ（１．５ｘ１０１５ｃｍ−３、１．５μｍ）層、電子バリア層４０はｐ−Ｉｎ０．５２Ａｌ０．３６Ｇａ０．１２Ａｓ（５ｘ１０１７ｃｍ−３，０．１μｍ）層４０ａとｐ−ＩｎＰ（３ｘ１０１７ｃｍ−３，０．２μｍ）層４０ｂの積層構造とした。電子バリア層４０上のチャネル層１５はｎ−ＩｎＧａＡｓ（１．５ｘ１０１４ｃｍ−３、０．２μｍ）層とし、正孔バリア層１６はｎ−ドープＩｎＰ（３ｘ１０１６ｃｍ−３，５０ｎｍ）層、ショットキバリア層１７はｎ−ドープＩｎＡｌＧａＡｓ（３ｘ１０１６ｃｍ−３，５０ｎｍ）とした。ｐ型の拡散層６の表面濃度は１ｘ１０１９ｃｍ−３としている。
また、半導体内部でのキャリアのライフタイムは１０−５ｓｅｃ、半導体表面でのトラップ密度は３ｘ１０１１ｃｍ−２、半導体表面でのキャリアのライフタイムは１０−１０ｓｅｃと仮定した。寸法的条件としては、ＦＥＴ部５１の直径を１１．４μｍ、フォトダイオード部５０の直径を２８μｍとした。相対電位差はソース電極３０に対してカソード電極１３の電圧を２Ｖ、ドレイン電極３２の電圧を１Ｖに設定し、また、ゲート電圧を−０．３Ｖとしている。最適なゲート電圧は、チャネルドープ量や入射光量によって調節することが可能である。
図６において曲線Ｓａは図４に対応する光ＦＥＴで、チャネル１５、光吸収層４１のメサ構造露呈側面とそれに隣接する正孔バリア層１６、電子バリア層４０ｂ及びカソード半導体層１０の表面（ワイドバンドギャップバッファ層１１の表面）をＺｎ拡散によりｐ型に反転させた場合の計算値、Ｓｂは図１に対応するメサ型光ＦＥＴの場合に相当する計算値で、Ｚｎ拡散をおこなわず、半導体表面のトラップを加味した計算値、Ｓｃは同じくＺｎ拡散を行なわないメサ型光ＦＥＴにおいて、半導体表面のトラップを除外した場合の計算値である。破線で示す基板電流は、フォトダイオード部５０で生成された光励起正孔電流に対応している。基板電流は、表面欠陥を導入したリッジタイプ（Ｓｂ）の場合、数百ｐＡ程度まで、光電流に応答していない。一方、Ｚｎ拡散を行った場合（Ｓａ）は、１ｐＡ付近から光応答が得られ、メサ露呈側面に沿った選択Ｚｎ拡散により、暗電流が二桁以上低減されている。この特性は、リッジタイプで表面欠陥を導入しなかった場合（Ｓｃ）にほぼ一致することから、選択Ｚｎ拡散により、表面結晶欠陥に起因する暗電流の発生がほぼ完全に抑制されていることが分かる。また、光励起によって発生した正孔（基板）電流は、ＦＥＴ部５１のチャネル１５において約１０万倍にも増幅されたドレイン電流を生成する。フォトダイオード出力に相当する基板電流の１ｐＡから１μＡの変化に追随して、ドレイン電流も数十ｎＡから数ｍＡの範囲で変化しており、極めて広い電流レンジにて増幅作用を発揮していることが分かる。
ただし、ＦＥＴ部５１の増幅作用は、光励起電流、暗電流の区別無く、フォトダイオード部５０からの正孔電流に対して行わる。従って、光ＦＥＴにおいても、従来のｐｉｎフォトダイオードと同じく、暗電流のノイズ成分が検出限界を決定する。表面欠陥準位の消滅は、ＦＥＴの増幅効果を増進するにも有効であり、選択的なＺｎ拡散をメサ露呈側面に施すことにより、光ＦＥＴの検出感度を二、三桁向上させる。
一方、ゲートバイアスを−１〜−２Ｖとすると、ドレイン電流が数ｎＡ以下に抑え込まれる。従って、本発明による光ＦＥＴは、後段に述べるように、表面側にゲート電極を設けることでＦＥＴとしてのスイッチング機能を備え、自己コラム掃引可能な二次元フォトディテクタアレイを作製することも可能であるし、中間的なゲート電圧を設定することにより、増幅率を広範囲に変化させることも可能である。すなわち、対象光の強度により感度を変化させる電子的な虹彩絞りを備えることが可能になる。
一般にｐｉｎフォトダイオードは感度が低いという欠点があるが、一個のフォトンが一組の電子・正孔対を発生するという簡単な動作原理のため、特性が安定であるという利点も有している。本発明光ＦＥＴの基板電流はｐｉｎフォトダイオードの出力に対応することから、光ＦＥＴの基板電流とソース電流を同時に測定することにより、入射光量とＦＥＴによる増幅信号とを同一素子で計測することができる。この機能を利用して、光ＦＥＴの測定サイトにおける校正が可能になる。また、ＦＥＴからの出力が飽和する光量においては、基板電流を計測することにより、ｆＷレベルの微少光からｍＷレベルの比較的強い光まで、同一素子により連続的に測定することができる。
光ＦＥＴのＦＥＴ部５１の機能を明確にするために、ＦＥＴ部の基板側から仮想的にそれぞれ正孔及び電子を注入した場合のドレイン電流と正孔、電子成分の基板バイアス電流を計算した結果、ＦＥＴ部５１に正孔を注入した場合には、光励起電流に対する応答と同様に、増幅されたドレイン電流が得られているが、電子を注入した場合にはほとんど利得が得られていない。すなわち、本発明光ＦＥＴでは、少数キャリアとなる正孔を選択的に蓄積し、等量の電子を高速走行させることにより増幅作用を得る、電流駆動型のバイポーラＦＥＴあるいは導電率変調素子が実現されている。
図７（Ａ），（Ｂ）は、本発明の特定の態様により拡散層１４（図４）を設けた場合とそうでない場合の暗電流抑制効果を比較対象的に図示したものである。図７（Ａ）に示す構造では、この拡散層１４が設けられていない。この場合、光ＦＥＴにおける光吸収層４１の露呈側面は、カソード電極１３を逆バイアスすることにより電子バリア層４０との間で形成されるｐｎ接合付近から空乏化している。光吸収層４１の露呈側面に生成される表面欠陥４２は、狭いバンドギャップ中の結晶欠陥であるので、空乏条件においては、活発な少数キャリア発生源として働き、暗電流の発生要因となる。
一方、本発明の特定の態様に従い、露呈したｐｎ接合部の側面に所定のドーパントを導入することで高濃度の単一極性半導体層に転換させた拡散層１４を設けた図７（Ｂ）図示構造の場合には、ｐｎ接合部は、素子内部と、広いバンドギャップを有する電子バリア層４０の表面４６、カソード半導体層１０（ワイドバンドギャップバッファ層１１）の表面４７に形成される。高濃度のｐ型半導体層で覆われたメサ構造露呈側面においては、空乏層あるいは少数キャリア蓄積層は存在せず、熱平衡状態に近くなる。そのため、当該メサ構造露呈側面においては、少数キャリア生成は、例え高濃度表面欠陥が残存していても抑制される。真性エミッタの表面４６およびワイドバンドギャップバッファ層１１の表面４７に露出するｐｎ接合は、大きなバンドギャップを有する半導体層で形成されている。従って、周知のＳＲＨ統計において、ｎｉが小さくなるとともに、バンドギャプエネルギの中心付近に存在するトラップからバンドエッジまでのエネルギ差が大きくなり、表面における暗電流が抑制される。
図１，４，５に示した本発明光ＦＥＴでは構造的にも有利な構造となっている。ＦＥＴ部５１のチャンネル層１５の面積がフォトダイオード部５０の電子バリア層４０の面積より小さくなっているので、光励起により生成した正孔を小面積のＦＥＴチャネルに集中させることができ、ＦＥＴ部５１のチャネル電子濃度を相対的に大きく変化させることにより、感度及び増幅率の改善が図られる。
一般にＦＥＴにおいてはチャネル長の短い方がトランスコンダクタンスが大きい。また、本発明光ＦＥＴに用いた電流駆動型のバイポーラＦＥＴにおいては、チャネルの体積が小さい方が、フォトダイオード部で発生した正孔電流が局所的に集中するため、導電率の変化割合が大きく、光励起電流と暗電流との比を改善することができる。既掲の本実施形態における光ＦＥＴ構造では、ソース電極３０、ドレイン電極３２、カソード電極３３の順番に設定電圧を高く設定することで、正孔に対して周囲からソース電極３０へのドリフト電界が形成され、光励起電荷のＦＥＴ部への効率的な輸送が図られている。さらにソース電極３０に対してゲート電極３１及びドレイン電極３２が同心円状に配置されている。このような電極構造により、ＦＥＴ部５１においてはドレイン電極３２を正電位に設定して正孔を中心部にドリフト移動させることで、感度、増幅率の増加を図ると共に、各電極間の特定の部位に電界が集中することがないようにでき、局所的な電界集中による暗電流を抑制することができる。
ＦＥＴ部５１の利得は、ＦＥＴチャネル内の正孔寿命を電子の走行時間で除した１万から１０万倍となる。既に述べたように、本光ＦＥＴでは、ＦＥＴ部５１の利得を増加するために、ヘテロバリア、側面からの不純物導入あるいは、電極によるバイアス電界を用いて作為的に正孔をチャネル内部に閉じこめている。その結果、ＦＥＴ部５１における高い利得の代償として、光ＦＥＴの応答速度は制限され、シミュレーションおよび試作素子の周波数応答は、１００ｋＨｚ程度となる。すなわち、本発明光ＦＥＴは、本質的には低速デバイスであって、１００ｋＨｚ程度の周波数応答は高速光通信には適さない。しかし、通常の理化学計測や撮像デバイスへの広範な用途に対応しては十分な応答速度を示す。
図８（Ａ）〜（Ｄ）には、図５に示された本発明光ＦＥＴを製作するための製造工程例が示されている。まず同図（Ａ）に示されているように、基板１２とバッファ層１１の積層構造から成るカソード半導体層１０上に一回のＭＯＣＶＤ等、エピタキシャル成長で形成したフォトダイオード部５０とＦＥＴ部５１の積層構造の表面のｎ−ＩｎＧａＡｓコンタクト層２２，２３の一部を燐酸（８５％水溶液）：過酸化水素水（３０％水溶液）：水＝１：１：３８の溶液によるウェットエッチングで選択除去し、さらに、ＩｎＡｌＧａＡｓショットキバリア層１７、ＩｎＰエッチストップ層１８を望ましくは設けた場合には、塩酸（３５％水溶液）：酒石酸（０．５モル水溶液）：水＝２：３：２により、ＩｎＰエッチストップ層１８を選択除去し、ソースおよびドレインコンタクト層を形成する。その結果、ソースおよびドレインコンタクト層以外の領域では、ＩｎＡｌＧａＡｓショットキバリア層１７あるいはＩｎＰ正孔バリア層１６が選択的に露出される。
次いで図８（Ｂ）に示すように、ＦＥＴ部５１となる円筒領域を残して臭化水素酸（４７％水溶液）：飽和ブロム水溶液：水＝５：１：４０溶液によりＩｎＰ層から成る正孔バリア層１６を除去した後、燐酸、過酸化水素、水＝１：１：３８溶液によりＩｎＧａＡｓチャネル層１５の残部及び積層構造にある電子バリア層４０の上層のｐ−ＩｎＡｌＧａＡｓ電子バリア層４０ｂを除去し、下層のｎ−ＩｎＰ電子バリア層４０ａを選択的に露出させる。露出した電子バリア層４０（４０ｂ）は光を感知する窓として機能する感光面３６となる。図１に示した光ＦＥＴを製作する場合は、同様な手順により、すなわち、ＩｎＰ結晶に対してエッチング性の有るエッチャントと非エッチング性のエッチャントの組み合わせで表面が感光面３６となっているｐ−ＩｎＰ電子バリア層４０ｂ、ＩｎＧａＡｓ光吸収層４１を選択的に除去し、ｎ−ＩｎＰから成るバッファ層１０ｂを露出させ、素子周囲に隣接素子間分離用の分離溝３８を形成する。
その後、図８（Ｃ）に示すように、全面に２００ｎｍの厚さのＳｉＮｘ膜９をプラズマＣＶＤ等により形成した後、ドライエッチング等により、Ｚｎ拡散窓を形成し、閉管中にてＺｎ拡散領域６を形成する。続いて、再度、Ｚｎ拡散領域をＳｉＮｘ膜で覆った後、図８（Ｄ）に示すように、順次、ゲート電極３１および、ソース電極３０、ドレイン電極３２を形成し、また、ＩｎＰ基板１２の裏面にカソード電極１３を形成して、図５に示した本発明光ＦＥＴを完成させる。
このような製造工程では、ＩｎＰエッチストップ層１８あるいはＩｎＰ正孔バリア層１６、及びｐ−ＩｎＰ電子バリア層４０ｂは、ショットキバリア層１７やチャネル層１５の選択エッチ用エッチストッパとしてそれぞれ機能している。すなわち、燐酸：過酸化水素：水＝１：１：３８の溶液はＩｎＰ層をエッチングしないことを利用して、ＩｎＰエッチストップ層１８あるいはｎ−ドープＩｎＰ正孔バリア層１６に加えｐ−ＩｎＰ電子バリア層４０ｂ及びＩｎＰバッファ層１１をエッチストッパに利用し、一回のＭＯＣＶＤ結晶成長により形成したフォトダイオード部５０とＦＥＴ部５１の積層構造を有するエピタキシャル積層構造から三回の選択エッチング工程を経るだけで、ソース、ドレインコンタクト層２２、２３、ＦＥＴ部５１、フォトダイオード部５０のそれぞれの構成領域を規定の形状に切り出し、分離できている。このような手法は製造歩留りを大きく向上させる。
図９には本発明の他の実施形態の部分断面斜視図が示されている。図示構造では、図１におけるゲート電極３１の下部にｐ−ＩｎＡｌＧａＡｓ／ＩｎＧａＡｓゲートコンタクト層２１が予めエピタキシャル成長されていて、ショットキ接合に代えてｐｎ接合ゲートが形成されるようになっている。また、平面形状的には、ソース電極３０をゲート電極３１およびドレイン電極３２が半径方向に適宜離間しながら同心円状に取り囲んでいる。断面構造的には、エピタキシャル工程により、ｎ型（５ｘ１０１８ｃｍ−３）のＩｎＰ基板１２上にｎ−ＩｎＰ（１ｘ１０１７ｃｍ−３、０．１〜１μｍ）から成るバッファ層１１ｂと、ｎ−ＩｎＧａＡｓＰ（例えば１１００ｎｍと１３００ｎｍの発光波長を持つＩｎＰに格子整合したＩｎ０．８６Ｇａ０．１４Ａｓ０．３１Ｐ０．６９、Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６１Ｐ０．３９をそれぞれ５０ｎｍ）から成るステップグレード層１１ａとの三層構造によりカソード半導体層１０が構成され、このカソード半導体層１０の上にノンドープのｎ−ＩｎＧａＡｓ（バックグラウンドドープ：ｎ型約５ｘ１０１４ｃｍ−３）から成る光吸収層４１が形成され、ＩｎＧａＡｓＰから成るステップグレード層１４を介し、ｐ−ＩｎＰ（３ｘ１０１７ｃｍ−３，０．２μｍ）から成る電子バリア層（フォトダイオード部５０のアノード層を兼ねる）４０が形成されている。また、その上に形成されるチャネル層１５は、ＩｎＧａＡｓＰから成る第二ステップグレード層１５ａ、実質的にここが主なチャネル領域となるｎ−ＩｎＧａＡｓチャネル層１５ｂ（バックグラウンドドープ：ｎ型約５ｘ１０１４ｃｍ−３）、そしてＩｎＧａＡｓＰから成る第三ステップグレード層１５ｃの三層構造から構成されている。
チャネル層１５の上には、ｎドープＩｎＰ（３ｘ１０１７ｃｍ−３，４０ｎｍ）正孔バリア層１６、ＩｎＧａＡｓＰステップグレード層２０を介して、ｐ−ＩｎＡｌＧａＡｓ層及びｐ−ＩｎＧａＡｓ（３ｘ１０１７ｃｍ−３／３ｘ１０１８ｃｍ−３）層の積層構造から成るゲートコンタクト層２１が積層されている。エピタキシャル成長で形成したｐｎ接合においても、空乏層となる部分は、バンドギャップの相対的に広いＩｎＰまたはＩｎＡｌＧａＡｓで構成することが望ましい。なお、光吸収層４１の厚さは、対象となる光波長に対する光吸収係数に依存し、通常１〜３μｍの厚さとする。また、光吸収層４１に逆バイアスを加えた時に発生する空乏層と電子バリア層４０内に発生する空乏層内の固定電荷が電気的中性条件を満たすべきことから、電子バリア層４０のｐ型ドープ濃度と厚さの積（面ドープ密度）は、光吸収層４１の面ドープ密度よりは大きく設定する必要がある。
光吸収層４１の表面側をｐ型とし、ｐｎ接合型フォトダイオードを形成した上に、ｐ−ＩｎＰ電子バリア層４０を形成した場合も、電子バリア層４０の機能は担保される。すなわち、電子バリア層４０はＦＥＴ部５１のチャネル層１５からフォトダイオード部５０側への電子の流入を阻止し、一方、フォトダイオード部５０からチャネル層１５へ正孔を注入する。
さらに、本実施形態では、ＦＥＴ部５１のチャネル層１５に誘起される電子濃度を正孔バリア層１６の変調ドープ量により調整している。光ＦＥＴとしては、暗状態においてｐ型ゲートコンタクト層２１及びｐ型電子バリア層４０から上下に伸びる空乏層によりチャネルが閉鎖されることで暗電流が抑制され、一方で光照射により徐々に上下の空乏層が縮小することで電子電流が誘起されるようになっていることが望ましい。本発明光ＦＥＴではＦＥＴ部５１のチャネル層１５ではなく、正孔バリア層１６に変調ドープを加えることができ、これによってチャネルの電子移動度を低下させることなく電子を誘起することができると共に、ソース、ドレインの各コンタクト抵抗を低減することができる。
本発明光ＦＥＴを単体素子として提供する場合、あるいは一次元素子アレイとして提供する場合には、ショットキゲート層１９，ゲートコンタクト層２１及びゲート電極３１を省略し、製作プロセスや素子の駆動回路を簡素化することも可能である。図１０には本発明のさらに他の実施形態が示されており、ここでは図９に示した光ＦＥＴの改変型として、ゲート電極が省かれている。その他の構造部分は図４あるいは図９に示した光ＦＥＴと同様で良い。ゲート電極を設けないようにすることで当然、製造プロセスは簡単化するが、ｐｎ接合やショットキ接合を形成した場合よりも表面電位が低くなる傾向がある。そこで、ＩｎＰ正孔バリア層１６をノンドープとすることでこれに表面側空乏層生成層の機能を兼ねさせ、暗状態における表面側空乏層３４をＦＥＴ部５１のチャネル層１５全域に伸展させれば、効果的にソース電流を抑制できる。
なお、隣接して素子を配置する場合、素子の境界の拡散層１４（図４）あるいは６（図５）の外周からバイアス電圧によって発生する空乏層と、正孔拡散長に相当する距離以上、例えばキャリア濃度が１０１５ｃｍ−３程度の場合ならば、概ね８〜１０μｍ程度離す必要がある。
文献３に開示されている既に説明した図１４図示の光ＦＥＴと本発明素子とを本発明者において比較検証した所、本発明素子では暗電流と光励起電流の比に大きな改善（素子サイズにも依るが１０〜１００倍程度）が認められた。これは、ＦＥＴのソース−ドレインバイアス電圧を低く抑えつつ、フォトダイオード部への逆バイアス電圧の印可が可能になったため、感光層となるフォトダイオード部分に正孔をドリフト移動させる電圧を加えながら、ＦＥＴ部での走行キャリアによるインパクトイオン化を防止できたから、及びフォトダイオード部における暗電流成分がフォトダイオードメサ端面をＺｎ拡散によりＰ型に反転することにより抑制されたからである。また、周波数応答特性も改善されたことを確認した。これは、フォトダイオードの電流出力を直接ＦＥＴのチャネル部分に接続することにより、時定数の長い浮遊電荷成分が減少したためと考えられる。
第１１図は本発明素子を集積した二次元マトリクス構造の一例を示している。図１に示した本発明光ＦＥＴが行列に複数個並べられ、各々のソース電極３０は同じ行に属するもの同士が相互にソース配線３０’により導通され、適当な基板上に設けられているソース電極用ボンディングパッド６０に接続する一方、同様に各々のゲート電極３１は同じ列に属するもの同士が相互にゲート配線３１’で導通されてゲート電極用のボンディングパッド６１に接続されている。またドレイン電極３２は、各素子共通のドレイン配線３２’によりドレイン電極用ボンディングパッド６２に接続されている。
本発明光ＦＥＴは、既述のようにフォトディテクタとＦＥＴを積層して成っているので、ゲート下に光生成したホールを集め、ＦＥＴチャネルを通過する電子電流を変化させることで光誘起電荷を増幅して読み出す機能に加え、光が照射されている場合でもゲート電圧を負にバイアスすることにより、光電流出力を遮断するマトリクススイッチの機能を持つ。
なお、図９，１０に示した本発明各実施形態における光ＦＥＴでは、ソース電極３０をドレイン電極３２と、図１０図示実施形態の場合にはさらにゲート電極３１とが囲繞（いにょう）しており、ＦＥＴ部分においても正孔が中心部にドリフト移動するように工夫されていたが、素子面積に制限が有る場合は、図１あるいは図４，５に示した実施形態の素子構造を用いて、ソース、ゲート、ドレインの各電極を平行に面内配置しても良い。そして、ゲート電極３１の直下のみにおいて、正孔バリア層１６をＺｎ拡散などでｐ型に反転させることにより、ソース、ドレインコンタクト層２２，２３による良好なソース、ドレインオーミックコンタクト特性を確保しつつ、ｐｎ接合による安定なゲート特性を得ることも可能である。
本発明による光ＦＥＴは、ヘテロエピタキシャル成長が可能な広範な化合物半導体材料系に適用可能である。すなわち、実施例で示したＩｎＧａＡｓ／ＩｎＰ系（約１．６μｍ、約２．５μｍ歪み系）に加え、０．８μｍ波長帯における、ＡｌＧａＡｓ／ＧａＡｓ及びＩｎＧａＰ／ＧａＡｓ系、中赤外フォトディテクタとする場合に特に有効なＩｎＡｓ／ＩｎＡｓＰ系及びＩｎＡｓ／ＡｌＧａＡｓＳｂ（約３．５μｍ，ＩｎＡｓ基板）、ＩｎＡｓＳｂ／ＩｎＡｌＧａＳｂ／ＡｌＧａＡｓＳｂ及びＩｎＡｓＳｂ／ＩｎＡｓＰ（約５μｍ，ＧａＳｂ基板）系、可視域におけるＩｎＧａＰ／ＡｌＧａＰ系、青色、紫外におけるＡｌＧａＮ／ＧａＮ系等への適用が可能である。もっとも、光ＦＥＴの特色は、感光層が浅く、長波長吸収材料を用いた赤外用光ＦＥＴにおいても短波長の感度を保持することにあり、従来は複数の材料から成る光ディテクタを必要とする波長帯域を、一つの光ディテクタで対応できるという利点がある。
下記の表１には、光ＦＥＴの材料系と対応波長を示している。正孔バリア層は充満帯に対しバンドオフセットの大きい材料、電子バリア層は伝導帯に対しバンドオフセットの大きい材料を選ぶ。ただし、正孔バリア層をｎ型、電子バリア層をｐ型にドーピングすることにより、ビルトインポテンシャルが発生するため、その場合には前記のバンドオフセット条件は必須ではなくなる。また、電子および正孔バリア層は厚さ数十ｎｍ以下で機能するため、必ずしも基板や光吸収層に対し格子整合条件を満たす必要がない。移動度が高い材料が高い感度をもたらすため、チャネル材料としてはアロイ散乱の無い、バイナリ材料の方が望ましい。素子を低温にすることにより、低温における移動度の増加に比例した高い感度を得ることができる。
【表１】
2009107568.tif 000003
ＣＯ２やメタン、ＮＯｘ、ＣＯ等の有毒ガスや環境ガスの光吸収波長は、波長２μｍから５μｍの中赤外波長域に存在するため、この波長帯域で高感度かつ使用温度ができるだけ高い光受光素子の需要が高まっている。これまでは、中赤外波長域に対応する化合物半導体材料系としてＩｎＳｂが一般的に利用されて来たが、バンドギャップが狭いために暗電流が大きく、液体窒素あるいは機械式冷凍機が必要な１００〜１５０Ｋ程度に冷却する必要があった。フォトダイオード部にＩｎＡｓ（１−ｘ）Ｓｂｘを用いると、使用素子温度に対応したバンドギャプを設計することができるので、ペルチェ冷却可能な２００Ｋ程度で大気の窓に相当する５μｍまでに適合したＳｂ組成を調節して、過剰な暗電流の生成を抑えることができる。中赤外波長域に受光感度を持つためには、必然的に狭いバンドギャップを持つ半導体を利用するため、熱平衡状態における少数キャリア密度が大きくなり、必然的に、逆方向飽和電流も大きくなる。そこで、下記文献８に認められるように、ｎＢｎフォトダイオードと呼ばれる暗電流抑制構造が提案されている。このｎＢｎフォトダイオードでは、バレンスバンドは連続するように設計されており、光励起により生成された正孔が障壁なしに、ベース領域に導かれる。一方、コンダクションバンドにおいては、ｎ−ＡｌＧａＳｂ層による障壁を設け、光吸収層からの電子電流を遮断している。さらに、ＩｎＡｓＳｂ光吸収層をｎ型にドープすることにより、少数キャリアとなる正孔濃度を減少させ暗電流成分を抑制している。
文献８：Ｈ．Ｓｈａｏ，Ｗ．Ｌｉ，Ａ．Ｔｏｒｆｉ，Ｄ．Ｍｏｓｃｉｃｋａ，ａｎｄ  Ｗ．Ｉ．Ｗａｎｇ，’Ｒｏｏｍ−Ｔｅｍｐｅｒａｔｕｒｅ  ＩｎＡｓＳｂ  Ｐｈｏｔｏｖｏｌｔａｉｃ  Ｄｅｔｅｃｔｏｒｓ  ｆｏｒ  Ｍｉｄ−Ｉｎｆｒａｒｅｄ  Ａｐｐｌｉｃａｔｉｏｎｓ’，ＩＥＥＥ  ＰＨＯＴＯＮＩＣＳ  ＴＥＣＨＮＯＬＯＧＹ  ＬＥＴＴＥＲＳ，ＶＯＬ．１８，ＮＯ．１６，ＡＵＧＵＳＴ  １５，（２００６）ｐ．１７５６−１７５８．
また、Ｓｂ系ヘテロバイポーラトランジスタ（ＨＢＴ）においては、Ｉｎ０．５２Ａｌ０．４８Ａｓ０．２５Ｓｂ０．７５層をエミッタに、Ｉｎ０．２７Ｇａ０．７３Ｓｂ層をベースとすることにより、エミッタ−ベース間に０．３６ｅＶのバレンスバンドオフセットを得ることが下記文献９に開示されている。
文献９：Ｒ．Ｍａｇｎｏ，ａ＿  Ｅ．Ｒ．Ｇｌａｓｅｒ，Ｂ．Ｐ．Ｔｉｎｋｈａｍ，Ｊ．Ｇ．Ｃｈａｍｐｌａｉｎ，Ｊ．Ｂ．Ｂｏｏｓ，Ｍ．Ｇ．Ａｎｃｏｎａ，ａｎｄ  Ｐ．Ｍ．Ｃａｍｐｂｅｌｌ，’Ｎａｒｒｏｗ  ｂａｎｄ  ｇａｐ  ＩｎＧａＳｂ，ＩｎＡｌＡｓＳｂ  ａｌｌｏｙｓ  ｆｏｒ  ｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅｓ’，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ  ２４（３），Ｍａｙ／Ｊｕｎ  ２００６  ｐ．１６２２．
図１２はフォトダイオード部５０をｎ−ＩｎＡｓ層とｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ０．２５Ｓｂ０．７５層から成るｎＢｎ構造とし、電子バリア層４０をＡｌ０．１４ＧａＳｂ層、チャネル層１５をＧａＳｂ層とした場合の本発明光ＦＥＴにおける光照射時、暗状態でのバンドプロファイル、図１３は、素子特性の温度依存性のシミュレーション結果を示す。
シミュレート対象の本発明光ＦＥＴとして、基板１２はｎ−ＩｎＡｓ基板（１ｘ１０１８ｃｍ−３）、バッファ層１１はｎ−ＩｎＡｓ（５ｘ１０１６ｃｍ−３，０．５μｍ）層、光吸収層４１はｎ−ＩｎＡｓ（２ｘ１０１６ｃｍ−３，２．３μｍ）層であるとし、電子バリア層４０はｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ０．２５Ｓｂ０．７５（２ｘ１０１６ｃｍ−３，０．１μｍ）層とｐ−Ａｌ０．１４ＧａＳｂ（２ｘ１０１７ｃｍ−３，０．１μｍ）層の積層構造、チャネル層１５はｎ−ＧａＳｂ（〜５ｘ１０１５ｃｍ−３、０．３μｍ）層、正孔バリア層１６はｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ０．２５Ｓｂ０．７５（６ｘ１０１６ｃｍ−３，０．１μｍ）層であって、ショットキバリア層１９を兼ねるものとした。半導体内部でのキャリアのライフタイムは１０−５ｓｅｃと仮定した。寸法的にはＦＥＴ部５１の直径を１１．４μｍ、フォトダイオード部５０の直径を２８μｍとした。相対電位差はソース電極３０に対してカソード電極１３の電圧を２Ｖ、ドレイン電極３２の電圧を０．５Ｖに設定し、また、ゲート電圧を０Ｖとした。
図１２において、ＩｎＡｓ光吸収層４１からＧａＳｂチャネル層１５に亘ってバレンスバンドにはバリアが存在せず、光励起された正孔はチャネル層１５に導かれ、正孔バリア層１６によりチャネル層１５内に停留する一方、チャネル層１５からＩｎＡｓ光吸収層４１への電子流は、ｐ−Ａｌ０．１４ＧａＳｂ層とｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ０．２５Ｓｂ０．７５層からなる電子バリア層４０により阻止される。すなわち、ｎＢｎ構造による低暗電流フォトダイオードと、少数キャリアとなる正孔を選択的に蓄積し、等量の電子を高速走行させることにより増幅作用を得る、電流駆動型のバイポーラＦＥＴが同一エピタキシャル成長層中に集積されている。
図１３を見ると、その横軸は光照射により光吸収層に励起された電子・正孔対の電流換算値、縦軸はドレインおよび基板電流を示すが、素子温度２５０Ｋ、２００Ｋ、１５０Ｋに応じて、素子内に発生した電子・正孔電流値がそれぞれ１ｎＡ、５ｐＡ及び１０ｆＡ付近からドレイン電流が立ち上がり始めている。すなわち、ペルチェ冷却で到達可能な２００Ｋにおいて、暗電流相当光パワー１ｐＷ程度、機械冷凍機による１５０Ｋでは数ｆＷレベルの検出限界となる。またドレイン電流は、励起電流に対応する基板電流の１〜５万倍に増幅されている。通常、ｐＡ以下の光誘起電流を正確に読み出すことは困難であるが、本光ＦＥＴの場合は、内部増幅作用により数ｐＡが数十ｎＡまで増幅されるため、特に低照度においては、外部電気増幅器によるノイズの影響を除去することが可能になる。
本シミュレーションにおいては、表面準位による再結合、生成電流の影響は考慮していないが、感光層の両側をＩｎＡｌＡｓＳｂやＡｌＧａＳｂ等のワイドバンドギャップ半導体で挟み、露呈側面から層内部に向けてＺｎ拡散することにより、表面の影響を抑制することができる。光吸収層をＩｎＡｓ０．８Ｓｂ０．２層とした場合等、格子整合条件を厳密に取るためにはＧａＳｂ層、ＡｌＧａＳｂ層をそれぞれＧａＳｂＡｓ層、ＡｌＧａＡｓＳｂ層とすることが有効である。
一般に、バンドギャップの狭い長波長帯光ディテクタの場合には、ｐｎフォトダイオードの逆方向飽和電流が大きくなる傾向があり、素子を冷却することが有効である。本光ＦＥＴは、低暗電流のｎＢｎフォトダイオードと組み合わせることにより、従来のＩｎＳｂダイオード系ＦＰＡに比べて、感度は同等で１００Ｋ程度使用温度を上昇することが可能になった。したがって、検出感度を低下させることなく、従来の機械式冷凍機をペルチェ冷却に置き換えることができる。
【図１（Ａ）】
2009107568.tif 000004
【図１（Ｂ）】
2009107568.tif 000005
【図２】
2009107568.tif 000006
【図３】
2009107568.tif 000007
【図４（Ａ）】
2009107568.tif 000008
【図４（Ｂ）】
2009107568.tif 000009
【図５（Ａ）】
2009107568.tif 000010
【図５（Ｂ）】
2009107568.tif 000011
【図６】
2009107568.tif 000012
【図７（Ａ）】
2009107568.tif 000013
【図７（Ｂ）】
2009107568.tif 000014
【図８（Ａ）】
2009107568.tif 000015
【図８（Ｂ）】
2009107568.tif 000016
【図８（Ｃ）】
2009107568.tif 000017
【図８（Ｄ）】
2009107568.tif 000018
【図９】
2009107568.tif 000019
【図１０】
2009107568.tif 000020
【図１１】
2009107568.tif 000021
【図１２】
2009107568.tif 000022
【図１３】
2009107568.tif 000023
【図１４】
2009107568.tif 000024
【国際調査報告】
2009107568.tif 000025
2009107568.tif 000026