(57)【要約】  配線の断線やショートを生じずに、低コスト化と素子間の電気的絶縁を図ることができる半導体装置を提供する。  半導体素子、並びに、半導体素子の直下に存在する低抵抗層を、接地された貫通ビアで囲むため、半導体素子は電気的に遮蔽される。そのため、隣接素子間との電気的絶縁が可能になる。従って、再成長技術や溝を形成する必要が無いため、配線の断線やショートを生じずに、低コストで電気的絶縁が可能になる。
2009101870.tif 000002
【特許請求の範囲】
【請求項１】
基板と、この基板上に形成され、抵抗率が所定の値より低い低抵抗層と、この低抵抗層上に形成されたバッファ層と、このバッファ層上に形成されたチャネル層と、このチャネル層上に形成されたバリア層と、前記バッファ層上に形成された複数の半導体素子とを有し、前記バッファ層表面から前記低抵抗層まで前記バッファ層を貫通し、各々の前記半導体素子を囲むように設けると共に、接地電位に接続した貫通ビアを備えたことを特徴とする半導体装置。
【請求項２】
前記貫通ビアが周期的に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通ビアの配置間隔は、使用周波数で決まる波長をλとした場合、λ/４〜λ/12であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数の半導体素子の少なくとも１つが、電界効果トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記Si基板の抵抗率が1000 Ωcm以上であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記低抵抗層はSiからなり、前記バッファ層は窒素化化合物半導体層からなることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Si基板上に設けた窒素化化合物半導体を材料とする半導体装置に関する。
【背景技術】
【０００２】
GaNを代表とする窒素化化合物半導体からなる半導体装置は、高い電子飽和速度や高い絶縁破壊耐圧を有しているため、高周波・高出力半導体装置として広く用いられている。
しかしながら、窒素化化合物半導体を積層する際に用いられた、GaN基板、SiC基板、あるいは、サファイア基板は、大口径化が難しく、高価であり、従って、半導体装置のコストを下げることが難しい。【０００３】
そこで、低コスト化のため、Si基板上に窒素化化合物半導体層をエピタキシャル成長させる方法が注目されている。【０００４】
しかしながら、Si基板上に窒素化化合物半導体層をエピタキシャル成長した場合、窒素化化合物半導体を構成するIII族の元素とV族の元素とが、Siに対するドーパントとして機能するため、Si基板表面に低抵抗層が形成され、この低抵抗層を介して素子間が電気的に導通するという新たな問題が生じた。【０００５】
この低抵抗層形成の解決策が特許文献１に開示されている。この特許文献１に記載の技術は、複数の半導体素子を形成した半導体装置において、複数の半導体素子間におけるSi基板表面部に、半導体層が存在しない溝を設けた点、溝を絶縁膜で埋めた点、もしくは不活性な不純物イオン注入を施した点を特徴としている。【０００６】
しかしながら、溝を設けた場合、段差が大きいため、段差を越えて配線を形成することが困難であった。
また、絶縁膜を設けた場合、溝を絶縁膜で平坦に埋めることが難しく、配線のショートや断線を引き起こすという問題があった。
さらに、Siからなる低抵抗層を、不純物イオン注入のみで絶縁化することは困難であり、電気的絶縁に関し、十分とはいえない。【０００７】
そこで、この電気的絶縁問題の解決策が特許文献２に開示されている。この特許文献２の技術では、再エピタキシャル成長技術を用いることで、溝を設けずに、隣接素子間の電気的絶縁を得ることができた。
しかながら、再エピタキシャル成長技術は、コストが高く、低コスト化という点で十分といえない。
また、低抵抗層に起因し、かつ、隣接素子間の絶縁不良以外の問題点を解決する技術が特許文献３に開示されている。【０００８】
この特許文献３には、Si基板上にp-GaAs接地層を設け、p-GaAs層とソース電極を接続することで、低抵抗層に起因した寄生容量や電流リークを低減する技術が提示されている。
しかしながら、この技術では、電流リークの低減がはかれるが、低減隣接素子間の電気的絶縁を得ることは困難である。【０００９】
この他、半導体装置に関連する技術の一例が特許文献４、５に記載されている。
特許文献４の「半導体装置」は、高抵抗率である第１導電型の第１層及び第１層の上に形成された第２導電型の第２層を有する半導体基板と、第２層に形成された素子と、素子を取り囲むように第２層を縦方向に分断し、第１層に達する深さを有するように形成されたトレンチ型絶縁領域と、を備えたものである。【００１０】
この半導体装置によれば、半導体基板の所定の部分に形成された素子を発生源とするノイズの横方向への伝搬に係るクロストークの発生を抑制でき、ＱファクターのＱ値の低下を防止して信号損失を小さくでき、シリコン基板のような結晶性の良くない基板でもLSI(Large Scale Integration:集積回路)を形成できるという効果が得られるとしている。【００１１】
特許文献５の「半導体装置」は、高濃度で低抵抗の不純物層を有する半導体基板上にデジタル回路を構成する第１の半導体素子およびアナログ回路を構成する第２の半導体素子を形成してなる半導体装置において、第１の半導体素子と第２の半導体素子とを分離するトレンチが設けられ、トレンチの内部には、側壁に絶縁膜が設けられ、その内側に導電体が埋設されており、導電体がトレンチの底面部で半導体基板の不純物層と電気的に接続されているものである。【００１２】
この半導体装置によれば、デジタル回路より発生した基板ノイズはトレンチにより遮断でき、基板ノイズのうち高濃度の不純物層を伝搬する基板ノイズについてはトレンチ内に設けられた導電体を通じて吸収することができるので、基板ノイズの影響によるアナログ回路特性の劣化を防止できるとしている。
【特許文献１】特開平１１−２８４２２２号公報
【特許文献２】特開２０００−１３８２３５号公報
【特許文献３】特開平１０−１３５２４１号公報
【特許文献４】特開２００４−２５３６３３号公報
【特許文献５】特開平９−３２６４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献４、５に記載の技術では、窒素化化合物半導体をSi基板上に設けた場合に生じる素子間の電気的導通の問題について改善が望まれる。
そこで、本発明の目的は、配線の断線やショートを生じずに、低コスト化と素子間の電気的絶縁を図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の装置は、基板と、この基板上に形成され、抵抗率が所定の値より低い低抵抗層と、この低抵抗層上に形成されたバッファ層と、このバッファ層上に形成されたチャネル層と、このチャネル層上に形成されたバリア層と、バッファ層上に形成された複数の半導体素子とを有し、バッファ層表面から低抵抗層までバッファ層を貫通し、各々の半導体素子を囲むように設けると共に、接地電位に接続した貫通ビアを備えたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、半導体素子、並びに、半導体素子の直下に存在する低抵抗層を、接地された貫通ビアで囲むため、半導体素子は電気的に遮蔽される。そのため、隣接素子間との電気的絶縁が可能になる。従って、再成長技術や溝を形成する必要が無いため、配線の断線やショートを生じずに、低コストで電気的絶縁が可能になる。
【発明を実施するための最良の形態】
【００１６】
以下実施例につき本発明を詳細に説明する。
本発明に係る半導体装置の一実施の形態は、基板と、この基板上に形成され、抵抗率が所定の値より低い低抵抗層と、この低抵抗層上に形成されたバッファ層と、このバッファ層上に形成されたチャネル層と、このチャネル層上に形成されたバリア層と、バッファ層上に形成された複数の半導体素子とを有する半導体装置において、バッファ層表面から低抵抗層までバッファ層を貫通し、各々の半導体素子を囲むように設けると共に、接地電位に接続した貫通ビアを備えたことを特徴とする。【００１７】
上記構成によれば、半導体素子、並びに、半導体素子の直下に存在する低抵抗層を、接地された貫通ビアで囲むため、半導体素子は電気的に遮蔽される。そのため、隣接素子間との電気的絶縁が可能になる。従って、再成長技術や溝を形成する必要が無いため、配線の断線やショートを生じずに、低コストで電気的絶縁が可能になる。【００１８】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、貫通ビアが周期的に配置されていることを特徴とする。【００１９】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、貫通ビアの配置間隔は、使用周波数で決まる波長をλとした場合、λ/４〜λ/12であることを特徴とする。【００２０】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、複数の半導体素子の少なくとも１つが、電界効果トランジスタであることを特徴とする。【００２１】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、Si基板の抵抗率が1000 Ωcm以上であることを特徴とする。【００２２】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、低抵抗層はSiからなり、バッファ層は窒素化化合物半導体層からなることを特徴とする。【００２３】
すなわち、窒素化化合物半導体層上に形成された半導体素子、並びに、半導体素子の直下に存在する低抵抗層を、接地された貫通ビアで囲むため、半導体素子は電気的に遮蔽される。そのため、隣接素子間との電気的絶縁が可能になる。従って、再成長技術や溝を形成する必要が無いため、配線の断線やショートを生じずに、低コストで電気的絶縁が可能になる。【００２４】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【実施例１】
【００２５】
次に本発明の実施例１について図を参照して説明する。
図１（ａ）は、本発明に係る半導体装置の一実施例を示す平面図であり、図１（ｂ）は、図１（ａ）のIb―Ib線断面図であり、図１（ｃ）は、図１（ａ）のIc―Ic線断面図である。
同図に示す半導体装置は、電界効果トランジスタを含んだ半導体装置の一実施例である。【００２６】
1はSi基板であり、3はGaNからなるバッファ層、2はバッファ層3を形成する際にバッファ層3からSi基板にオートドープしたSiからなり、抵抗率が所定の値（例えば、１Ωcm）より低い低抵抗層、4はGaNからなるチャネル層、5はAlGaNからなるバリア層、6はGNDと同電位となる接地電極である。
7は低抵抗層2と接地電極6とを接続する貫通ビア、8は絶縁イオン注入領域、9はゲート電極、10はドレイン電極、11はソース電極、12はゲート配線、13はドレイン配線、14はソース配線、15は接地配線、16は絶縁膜である。【００２７】
バッファ層3は、GaNなどからなり、0.5〜3μmの厚みに形成される。【００２８】
また、バッファ層3は、AlGaN、InGaN、もしくは、InAlGaNで構成してもよい。【００２９】
チャネル層4は、GaN、InGaN、もしくは、InAlGaNで構成しても構わない。【００３０】
バリア層5は、AlGaN、InGaN、もしくは、InAlGaNで構成しても構わない。【００３１】
貫通ビア7は、金、銅、もしくは、タングステンで構成されることが好適である。【００３２】
貫通ビア7は、シリコンイオンを窒素化化合物半導体層に注入して形成してもよい。【００３３】
このように、窒素化化合物半導体層上に形成された電界効果トランジスタ17a、並びに、電界効果トランジスタ17aの直下に存在する低抵抗層2を、接地された貫通ビア7で囲むため、電界効果トランジスタ17aは電気的に遮蔽され、隣接する半導体素子との電気的絶縁が可能になる。【００３４】
さらに、本発明に係る半導体装置の実施例では、溝を形成することが無いため、配線のショートや断線を生じさせることは無い。【００３５】
さらに、本発明に係る半導体装置の実施例では、再成長エピタキシャル技術を用いていないため、抵コストで半導体装置を作製することが可能になる。
【実施例２】
【００３６】
次に本発明の実施例２について図を参照して説明する。
図２は、本発明に係る半導体装置の他の実施例を示す断面図である。
同図に示す半導体装置は、複数の電界効果トランジスタを含んだ半導体装置の実施例を示す。
同図において、1は抵抗率が1000〜10000 ΩcmのSi基板、3はGaNからなるバッファ層、2はバッファ層3を形成する際にバッファ層3からSi基板にオートドープしたSiからなり、抵抗率が所定の値（例えば、１Ωcm）より低い低抵抗層、4はGaNからなるチャネル層、5はAlGaNからなるバリア層、6はGNDと同電位となる接地電極である。
7は低抵抗層2と接地電極6とを接続する貫通ビア、8は絶縁イオン注入領域、9はゲート電極、10はドレイン電極、11はソース電極、15は接地配線、16は絶縁膜である。【００３７】
Si基板1の抵抗率は1000〜10000Ωcmが好適に用いられるが、1000Ωcm以上であればかまわない。
このように、窒素化化合物半導体層上に形成された電界効果トランジスタ17b、17c、並びに、電界効果トランジスタ17b、17cの直下に存在する低抵抗層2を、接地された貫通ビア7で囲むため、電界効果トランジスタ17bと電界効果トランジスタ17cとは互いに電気的に絶縁される。【００３８】
［作用効果］
以下に本実施例の効果について説明する。
本実施例によれば、窒素化化合物半導体層上に形成された半導体素子、並びに、半導体素子の直下に存在する低抵抗層を、接地された貫通ビアで囲むため、素子は電気的に遮蔽される。そのため、隣接素子間との電気的絶縁が可能になる。【００３９】
従って、再成長技術や溝を形成する必要が無いため、配線の断線やショートを生じずに、低コストで電気的絶縁が可能になる。【００４０】
また、Si基板の抵抗率を1000 Ωcm以上とすることで、Si基板を介した隣接素子間の電気的絶縁も確保できるため、より高い電気的絶縁が得られる。【００４１】
また、貫通ビアをイオン注入技術により形成することで、簡便に、貫通ビアを作成することが可能になる。【００４２】
この出願は、２００８年０２月１２日に出願された日本出願特願２００８−０３０５８８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図面の簡単な説明】
【００４３】
【図１】（ａ）は、本発明に係る半導体装置の一実施例を示す平面図であり、（ｂ）は、（ａ）のIb―Ib線断面図であり、（ｃ）は、（ａ）のIc―Ic線断面図である。
【図２】本発明に係る半導体装置の他の実施例を示す断面図である。
【符号の説明】
【００４４】
１    Si基板
２    低抵抗層
３    バッファ層
４    チャネル層
５    バリア層
６    接地電極
７    貫通ビア
８    絶縁イオン注入領域
９    ゲート電極
１０    ドレイン電極
１１    ソース電極
１２    ゲート配線
１３    ドレイン配線
１４    ソース配線
１５    接地配線
１６    絶縁膜
１７ａ、１７ｂ、１７ｃ    電界効果トランジスタ
【図１】
2009101870.tif 000003
【図２】
2009101870.tif 000004
【手続補正書】
【提出日】平成21年6月18日(2009.6.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、このＳｉ基板上に形成され、抵抗率が所定の値より低い低抵抗層と、この低抵抗層上に形成された窒素化化合物半導体からなるバッファ層と、このバッファ層上に形成された窒素化化合物半導体からなるチャネル層と、このチャネル層上に形成された窒素化化合物半導体からなるバリア層と、前記バッファ層上に形成された複数の半導体素子を有し、前記バッファ層表面から前記低抵抗層まで前記バッファ層を貫通し、各々の前記半導体素子を囲むように設けるとともに、接地電位に接続した貫通ビアを備えたことを特徴とする半導体装置。
【請求項２】
前記低抵抗層がシリコン半導体からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｓｉ基板の抵抗率が１０００Ωｃｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記貫通ビアは、金、銅、タングステン、もしくは、シリコンイオンを注入した窒素化化合物半導体、で構成されたことを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記貫通ビアが周期的に配置されており、その配置間隔が、使用周波数に応じた波長をλとした場合、λ／４〜λ／１２であることを特徴とする、請求項１または４に記載の半導体装置。
【請求項６】
前記複数の半導体素子の少なくとも１つが、電界効果型トランジスタであることを特徴とする請求項１に記載の半導体装置。
【国際調査報告】
2009101870.tif 000005
2009101870.tif 000006
2009101870.tif 000007
2009101870.tif 000008