(57)【要約】電圧制御発振器（ＶＣＯ）（４０）は、複数の直列接続されたインバータ（４２，４４，４６）を有する。各インバータ内で、第１のトランジスタ（４８）は、第１の電源電圧端子（ＶＤＤ）に結合された第１の制御電極と、第２の制御電極と、複数の直列接続されたインバータのうちの別のインバータの出力端子に結合された第１の制御電極と、第１のバイアス信号を受け取る第２の制御電極とを有する。第２のトランジスタ（５０）は、第１のトランジスタの第２の電流電極に結合された第１の電流電極と、第２の電源電圧端子（ＶＳＳ）に結合された第２の電流電極と、第１のトランジスタの第１の制御電極に結合された第１の制御電極とを有する。各インバータの第１のトランジスタの第２の制御電極は、同じ又は別個のアナログ制御信号（ＶＧＰ，ＶＰＰ又はＤＮＰ）を受け取って、その第１のトランジスタのスレッショルド電圧を調整して、ＶＣＯの信号の周波数及び位相に影響を与える。
2009512344.tif 000002
【特許請求の範囲】
【請求項１】
複数の直列接続されたインバータを備え、
前記複数の直列接続されたインバータのそれぞれが、
第１の電源電圧端子に結合された第１の電流電極と、第２の電流電極と、前記複数の直列接続されたインバータのうちの自身より前にあるインバータの出力端子に結合された第１の制御電極と、第１のバイアス信号を受け取る第２の制御電極とを備える第１のトランジスタと、
前記第１のトランジスタの第２の電流電極に結合された第１電流電極と、第２の電源電圧端子に結合された第２の電流電極と、前記第１のトランジスタの第１の制御電極に結合された第１の制御電極とを有する第２のトランジスタと
を備える、電圧制御発振器。
【請求項２】
前記第１のバイアス信号は、前記第１のトランジスタの第１の制御電極での入力信号に応答して前記第１のトランジスタにチャネルを形成するため必要とされる電圧であるスレッショルド電圧を調整するためのものである請求項１記載の電圧制御発振器。
【請求項３】
それぞれの第１のトランジスタの第２の制御電極が、前記第１のバイアス信号を受け取るよう一緒に結合されている請求項１記載の電圧制御発振器。
【請求項４】
それぞれの第１のトランジスタの第２の制御電極が、異なるバイアス信号を受け取る請求項１記載の電圧制御発振器。
【請求項５】
前記第１のバイアス信号が、前記電圧制御発振器の発振周波数を調整するための所定の電圧範囲内で可変である請求項１記載の電圧制御発振器。
【請求項６】
前記第１のバイアス信号が、前記第１のトランジスタの導電率を変えるため可変である請求項１記載の電圧制御発振器。
【請求項７】
前記第２のトランジスタが更に、第２のバイアス信号を受け取る第２の制御電極を備える請求項１記載の電圧制御発振器。
【請求項８】
第３のトランジスタを更に備え、
前記第３のトランジスタが、第１の電源電圧端子に結合された第１の電流電極と、前記第１のトランジスタの第２の電流電極に結合された第２の電流電極と、前記第１のトランジスタの第１の制御電極に結合された第１の制御電極と、第２のバイアス信号を受け取る第２の制御電極とを有し、
前記第２のバイアス信号が、前記第１のバイアス信号とは別に与えられる
請求項１記載の電圧制御発振器。
【請求項９】
前記第２のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である請求項８記載の電圧制御発振器。
【請求項１０】
電圧制御発振器を制御する方法であって、
一緒に直列に結合された複数のインバータを設けるステップであって、前記複数のインバータのそれぞれが、第１の電源電圧端子と第２の電源電圧端子との間で一緒に直列に結合された第１のトランジスタ及び第２のトランジスタを有し、前記第１のトランジスタ及び第２のトランジスタの両方は、前記複数のインバータのうちの別の１つのインバータの出力端子に結合された第１の制御電極を有し、前記第１のトランジスタが、第１のバイアス信号を受け取る第２の制御電極を有する、前記設けるステップと、
前記第１のバイアス信号の電圧を変えて、前記電圧制御発振器の発振周波数を調整するステップと
を備える方法。
【請求項１１】
複数のインバータを設ける前記ステップが更に、異なるバイアス信号を、前記複数のインバータの各第１のトランジスタの第２の制御電極に与えるステップを備える請求項１０記載の方法。
【請求項１２】
複数のインバータを設ける前記ステップが更に、第２のバイアス信号を受け取る第２の制御電極を前記複数のインバータのそれぞれの第２のトランジスタに設けるステップを備える請求項１０記載の方法。
【請求項１３】
第３のトランジスタを設けるステップであって、前記第３のトランジスタが、前記第１の電源電圧端子に結合された第１の電流電極と、前記第１のトランジスタの第２の電流電極に結合された第２の電流電極と、前記第１のトランジスタの第１の制御電極に結合された第１の制御電極と、第２のバイアス信号を受け取る第２の制御電極とを有する、前記設けるステップを更に備え、
前記第２のバイアス信号が、前記第１のバイアス信号とは別に与えられる
請求項１０記載の方法。
【請求項１４】
前記第２のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である請求項１３記載の方法。
【請求項１５】
第４のトランジスタを設けるステップであって、前記第４のトランジスタが、前記第１のトランジスタの第２の電流電極に結合された第１の電流電極と、前記第２のトランジスタの第１の制御電極に結合された第１の制御電極と、第３のバイアス信号を受け取る第２の制御電極とを有する、前記設けるステップを更に備え、
前記第３のバイアス信号が、前記第１のバイアス信号とは別に与えられる
請求項１３記載の方法。
【請求項１６】
前記第３のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である請求項１５記載の方法。
【請求項１７】
集積回路の表面に形成され且つ当該表面より上方に或る高さを有するフィン構造であって、複数の電流電極及び複数のチャネル領域を備え、その単一のチャネル領域は、前記複数の電流電極の中の所定のもののうちのいずれか２つの間にある、前記フィン構造と、
前記フィン構造の第１の側部に隣接して形成された第１の制御電極構造であって、前記複数のチャネル領域を制御する連続の導電性材料の第１のストリップを備える前記第１の制御電極構造と、
前記フィン構造の第１の側部と反対の前記フィン構造の第２の側部に隣接して形成された第２の制御電極構造であって、物理的に分離している導電性材料の複数のストリップを備え、前記導電性材料の複数のストリップのそれぞれが前記複数のチャネル領域のうちの別々で単一のチャネル領域を制御する、前記第２の制御電極構造と
を備える集積回路。
【請求項１８】
前記複数の電流電極が、複数のソース及び複数のドレインを備え、
前記フィン構造が、物理的に接続されていない第１のソースに隣接して配置された第１のドレインと、物理的に接続されていない第３のドレインに隣接して配置された第２のドレインとを備える
請求項１７記載の集積回路。
【請求項１９】
前記第１のフィン構造、及び前記第１及び第２の制御電極構造が、複数のマルチプル・ゲート・トランジスタを形成する請求項１７記載の集積回路。
【請求項２０】
前記第２の制御電極構造の導電性材料の複数のストリップのそれぞれが、別個の電圧信号を受け取るよう構成されている請求項１７記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の分野］
本発明は、一般的に、電子回路に関し、詳細には、電圧制御発振器（ＶＣＯ）に関する。
【０００２】
［発明の背景］
電圧制御発振器（ＶＣＯ）は、一般的に、入力電圧に応答して周期的クロック信号を発生する。同調可能な周波数発生器におけるような、ＶＣＯに対する多くの応用が存在する。更に、ＶＣＯは、多くの場合、入力基準信号と動的に位相及び周波数について比較される出力信号を発生するフェーズ・ロックト・ループ（ＰＬＬ）回路に用いられる。入力基準信号と整合された発生出力信号を保つため、位相差が、モニタリングされ、そして訂正回路を用いて、発生されたクロック信号の位相又は周波数（或いはこれら両方）を変えて、基準クロックの位相及び周波数と整合させる。ＶＣＯの設計者は、広範囲の周波数動作及び広範囲の位相訂正を有しながら低電力電源電圧（例えば、１．０−１．５ボルト）で動作する比較的小さく且つ実現が容易である位相訂正回路を提供する問題に直面してきた。
【０００３】
従って、小さく且つ実現が容易である位相訂正回路を有する集積回路ＶＣＯを提供することが望ましい。
【発明を実施するための最良の形態】
【０００４】
一般的に、本発明は、１又はそれより多いインバータを有するＶＣＯを或る１つの形式で提供する。インバータは、２つの独立ゲート（インデペンデント・ゲート）又は制御電極を有するＭＩＧＦＥＴ（マルチプル・インデペンデント・ゲート電界効果トランジスタ（ｍｕｌｔｉｐｌｅ  ｉｎｄｅｎｄｅｎｔ  ｇａｔｅ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ））を用いて形成される。ＶＣＯは、複数の直列に結合されたインバータとして実現されるリング発振器を含む。各インバータは、第２のトランジスタに接続された第１のトランジスタを有し、そこにおいて、第１のトランジスタは、自身より前のインバータの出力に接続された第１のゲートと、バイアス信号を受け取る第２のゲートとを有する。図示の実施形態においては、ＭＩＧＦＥＴは、アナログ電圧によりバイアスされて、所定量の駆動電流を与えて、ＶＣＯの位相又は周波数を調整する。
【０００５】
開示されるＶＣＯは、表面積が比較的少なくてすみ、且つ単純で、実現することが容易である。また、従来技術の位相訂正回路と比較して、開示されるＶＣＯは、導体及び接点がより少なくてすみ、従って、抵抗及び寄生キャパシタンスを低減し、回路を単純にし、そして動作周波数範囲を改善する。
【０００６】
図１は、図２に示されるＶＣＯ４０と共に用いられることができ、以下で説明されるマルチプル・インデペンデント・ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）１０の一実施形態を一部等角投影形式で示す。ＭＩＧＦＥＴ１０は、基板、例えば、バルク基板又はシリコン・オン・インシュレータ（ＳＯＩ）の上に形成されたフィン構造１２を含む。フィン構造１２は、第１及び第２の側壁を有する。フィン構造１２は、半導体材料から形成される。誘電体層１３は、基板及びフィン構造の表面に形成され、そしてゲート材料の層は、図１に示されるように誘電体層１３の上に形成されて、ゲート電極をフィン構造１２の反対側上に形成する。詳細には、ゲート材料は、基板上で、フィンの第１の側部上に形成されて、第１のゲート１８を形成し、そしてフィンの第２の側部上に形成されて、第２のゲート２０を形成する。第１のゲート１８及び第２のゲート２０は、フィン構造１２の側壁上に所定の高さを有し、そして互いに電気的に絶縁されている。一実施形態において、ゲート材料は、フィン構造の頂部に被着され、そして選択的に除去されて、第１のゲート１８と第２のゲート２０との間に絶縁（電気的分離）を与える。フィン構造１２は、当該フィン構造１２の各端部に配置された電流端子領域１４及び１６を含む。結果として得られるトランジスタ構造が電界効果トランジスタ（ＦＥＴ）である一実施形態においては、電流端子領域１４及び１６は、ソース領域及びドレイン領域のそれぞれとして働く。接点２２、２４、２６及び２８は、ＭＩＧＦＥＴ１０への電気的接続を与える。当該接点は、ゲート端子及びソース／ドレイン端子の上に形成される金属層に接続する（図示せず）。図示の実施形態において、１つの接点は、それぞれのゲート構造及びソース／ドレイン接続のため示されているが、許容可能な電気的接続を行うことができる限り任意の数の接点が存在してもよいことに注目されたい。窒化物層３０が、フィン構造１２の頂部表面の上に形成される。他の実施形態において、窒化物層３０は、他の材料（例えば、他の誘電体）から作られる。
【０００７】
ＭＩＧＦＥＴ１０の動作中に、電圧が第１のゲート１８及び第２のゲート２０のうちの１つに印加されたとき、チャネル領域が、フィン構造１２のゲートの下側に形成されて、電流経路をソース電流端子領域１４とドレイン電流端子領域１６との間に与える。チャネル領域は、Ｎ型半導体又はＰ型半導体或いはＮ型半導体とＰ型半導体の組み合わせであるよう未ドーピングのままか又はドーピングされていることに注目されたい。
【０００８】
図示の実施形態は、２つの独立ゲートを有するトランジスタ構造を開示する。他の実施形態においては、トランジスタ構造は、３以上のゲート構造を有する。例えば、ＭＩＧＦＥＴ１０は、窒化物層３０の代わりにフィン構造１２の頂部上に追加のゲートを有し得る。また、他の実施形態においては、ＭＩＧＦＥＴ１０のような複数のトランジスタが、追加の駆動強度が要求される場合一緒に並列に接続される。
【０００９】
図２は、本発明の一実施形態に従ったＶＣＯ４０を概略図形式で示す。ＶＣＯ４０は、インバータ４２、４４及び４６を含む。インバータ４２は、ＰチャネルＭＩＧＦＥＴ４８及びＮチャネルＭＩＧＦＥＴ５０により形成される。インバータ４４は、ＰチャネルＭＩＧＦＥＴ５４及びＮチャネルＭＩＧＦＥＴ５６により形成される。インバータ４６は、ＰチャネルＭＩＧＦＥＴ６６及びＮチャネルＭＩＧＦＥＴ６２により形成される。ＰチャネルＭＩＧＦＥＴ４８は、供給電圧ＶＤＤに接続されたソースと、ＮチャネルＭＩＧＦＥＴ５０のドレインに接続されたドレインとを有する。ＰチャネルＭＩＧＦＥＴ４８の第１の制御電極又はゲートは、ノード５２と、ＮチャネルＭＩＧＦＥＴ５０の第１のゲートとに接続される。ＰチャネルＭＩＧＦＥＴ４８の第２のゲートは、ＶＧＰ１とラベルを付された第１のバイアス電圧に接続される。ＮチャネルＭＩＧＦＥＴ５０の第２のゲートは、ＶＧＮ１とラベルを付されたバイアス電圧に接続される。ＮチャネルＭＩＧＦＥＴ５０のソースは、ＶＳＳとラベルを付された供給電圧端子に接続される。同様に、ＰチャネルＭＩＧＦＥＴ５４は、供給電圧ＶＤＤに接続されたソースと、ＮチャネルＭＩＧＦＥＴ５６のドレインに接続されたドレインとを有する。ＰチャネルＭＩＧＦＥＴ５４の第１のゲートは、ノード５８でＮチャネルＭＩＧＦＥＴ５６のゲートに接続される。ＰチャネルＭＩＧＦＥＴ５４の第２のゲートは、ＶＧＰ２とラベルを付されたバイアス電圧に接続される。ＮチャネルＭＩＧＦＥＴ５６の第２のゲートは、ＶＧＮ２とラベルを付されたバイアス電圧に接続される。ＰチャネルＭＩＧＦＥＴ６６のソースは、供給電圧ＶＤＤに接続される。ＰチャネルＭＩＧＦＥＴ６６のドレインは、ノード５２でＮチャネルＭＩＧＦＥＴ６２のドレインに接続される。従って、インバータ４６の出力は、インバータ４２の入力に接続される。ＰチャネルＭＩＧＦＥＴ６６の第１のゲートは、ＮチャネルＭＩＧＦＥＴ６２の第１のゲートに接続される。ＰチャネルＭＩＧＦＥＴ６６の第２のゲートは、バイアス電圧ＶＧＰＭに接続される（なお、Ｍは整数である。）。任意の数の追加のインバータがインバータ４４とインバータ４６との間で直列に結合されてもよく、それによりインバータ状態の合計数が奇数であることが理解される筈である。一実施形態においては、そのような追加のインバータは、図２の図示されたインバータと同じ形態を有するであろう。また、１つの直列接続されたインバータだけを用いてＶＣＯを形成することが認められる筈である。ＮチャネルＭＩＧＦＥＴ６２の第２のゲートは、バイアス信号ＶＧＮＭに接続される。各インバータがノード５２を介したインバータ４６からインバータ４２へのフィードバック接続の結果としてＶＣＯ４０の入力に結合された自身より前のインバータを有するので、ＶＣＯ４０の出力がノード５２、５８及び６４のうちのいずれかで取られ得ることに注目されたい。
【００１０】
動作において、ＶＣＯ４０は、発振信号を与えるよう機能する。インバータ４２、４４及び４６の各インバータは、その信号の論理状態を変え、従って不安定な又は発振信号を生成するよう機能する。例えば、ノード５２で、論理ハイ信号は、ノード５８での論理ロー信号に変換される。同様に、インバータ４４とインバータ４６との間に介挿のインバータ段が無いと仮定すると、ノード５８での論理ロー信号は、ノード６４での論理ハイ信号に戻されるよう変換される。ＰチャネルＭＩＧＦＥＴ４８の第２のゲートに印加されるバイアス信号ＶＧＰ１は、ＰチャネルＭＩＧＦＥＴ４８の導電率を変える。一実施形態において、その導電率は、ＰチャネルＭＩＧＦＥＴ４８に対するトランジスタのスレッショルド電圧を変えることにより変えられる。ＭＩＧＦＥＴのスレッショルド電圧を変更することにより、トランジスタが切り替わる速度が、変更される。トランジスタのスイッチング速度が変えられるにつれ、トランジスタを用いる回路の動作周波数が、変わる。ＰチャネルＭＩＧＦＥＴ４８のようなＰチャネルＭＩＧＦＥＴについては、第２のゲートに印加される電圧が低下されるにつれ、ＭＩＧＦＥＴは、より高い電圧が第１のゲートに印加されたとき切り替わる。従って、トランジスタが第１のゲートに印加されるバイアス電圧が論理ハイから論理ローに遷移するより早いポイントで切り替わるので、ＰチャネルＭＩＧＦＥＴ４８のスイッチング速度は、増大される。ＮチャネルＭＩＧＦＥＴ５０のようなＮチャネルＭＩＧＦＥＴについては、その逆が真である。ＮチャネルＭＩＧＦＥＴ５０の第２のゲートに印加される電圧が増大されるので、そのＭＩＧＦＥＴは、より低い電圧が第１のゲートに印加されたとき切り替わり、従って、ＮチャネルＭＩＧＦＥＴ５０は、第１のゲートに印加された所与のバイアスに対して一層高い導電率を有する。従って、トランジスタが第１のゲートに印加されるバイアス電圧が論理ローから論理ハイへ遷移するより早いポイントで切り替わるので、ＮチャネルＭＩＧＦＥＴ５０のスイッチング速度は、増大される。従って、インバータ４２、４４及び４６の各インバータに対する切り替えポイントは、別個の第２のゲート・バイアス電圧を用いて個々に変更され得る。インバータのスイッチング速度の変更は、ノード５２、５８及び６４に存在する発振信号間の位相関係を変更し、そしてＶＣＯ４０の動作周波数を変えるよう機能する。
【００１１】
図３には、図２のＶＣＯ４０の代替形態であるＶＣＯ４０′が示されている。比較及び説明の便宜のため、２つの図面間の共通の回路構成要素には、同じ構成要素の参照番号が与えられている。図示のように、ＰチャネルＭＩＧＦＥＴ４８、５４及び６０のそれぞれの第２のゲートは、一緒に、単一のバイアス電圧ＶＧＰに接続される。同様に、ＮチャネルＭＩＧＦＥＴ５０、５６及び６２のそれぞれの第２のゲートは、一緒に、単一のバイアス電圧ＶＧＮに接続される。
【００１２】
動作において、単一のバイアス電圧が、全てのＰチャネルＭＩＧＦＥＴの第２のゲートに接続され、そして別個の単一のバイアス電圧は、全てのＮチャネルＭＩＧＦＥＴの第２のゲートに接続される。図示の形態においては、回路の周波数を変更する２つの制御又はバイアス信号のみが存在するので、ＶＣＯ４０′は、ＶＣＯ４０の単純化した形態である。ＶＣＯ４０′が単純化された制御を有するのに対し、周波数変化設定の数はより少ないことに注目されたい。しかしながら、バイアス信号Ｖｇｐ及びＶｇｎが多数の値を有することができるアナログ制御信号であるので、ＶＣＯ４０′における可能な周波数調整の量は、相当に柔軟である。
【００１３】
図４には、ＶＣＯの更に別の形態が示されている。図４のＶＣＯは、信号の瞬時位相の制御を可能にするトランジスタを有する。一実施形態において、ＶＣＯは、基準信号とフェーズ・ロックト・ループ（図示せず）のフィードバック信号との間の検知された又は測定された位相差に応答して瞬時位相を変えるため用いられる。第１の発振器段４３は、ＰチャネルＭＩＧＦＥＴ４８及びＮチャネルＭＩＧＦＥＴ５０により形成された第１のインバータと、ＰチャネルＭＩＧＦＥＴ６６及びＮチャネルＭＩＧＦＥＴ６８により形成された第２のインバータとを有する。ＰチャネルＭＩＧＦＥＴ４８は、ＶＤＤとラベルを付された供給電圧を受け取る端子に接続されたソースと、ノード５２及びＮチャネルＭＩＧＦＥＴ５０の第１のゲートに接続された第１のゲートと、ノード５８でＮチャネルＭＩＧＦＥＴ５０のドレインに接続されたドレインと、第２のゲートとを有する。ＰチャネルＭＩＧＦＥＴ４８の第２のゲートは、ＵＰＰとラベルを付されたアナログ制御バイアス信号に接続される。ＮチャネルＭＩＧＦＥＴ５０の第２のゲートは、ＵＰＮとラベルを付されたアナログ制御バイアス信号に接続され、そしてＮチャネルＭＩＧＦＥＴ５０のソースは、ＶＳＳとラベルを付された接地基準電圧を受け取る端子に接続される。第１の発振器段４３はまた、ＰチャネルＭＩＧＦＥＴ６６及びＮチャネルＭＩＧＦＥＴ６８により形成された第２のインバータを有する。ＰチャネルＭＩＧＦＥＴ６６は、ＶＤＤを受け取る端子に接続されたソースと、ノード５２でＰチャネルＭＩＧＦＥＴ４８の第１のゲートに接続された第１のゲートと、ＤＮＰとラベルを付されたアナログ制御バイアス信号に接続された第２のゲートと、ノード５８に接続されたドレインとを有する。ＰチャネルＭＩＧＦＥＴ６６のドレインは、ＮチャネルＭＩＧＦＥＴ６８のドレインに接続される。ＮチャネルＭＩＧＦＥＴ６８の第１のゲートは、ノード５２でＮチャネルＭＩＧＦＥＴ５０の第１のゲートに接続され、そしてＮチャネルＭＩＧＦＥＴ６８の第２のゲートは、ＤＮＮとラベルを付された制御バイアス信号に接続される。ＮチャネルＭＩＧＦＥＴ６８のソースは、ＶＳＳを受け取る端子に接続される。従って、第１の発振器段４３は、別々に制御される第２のゲートを有する直列接続されたＭＩＧＦＥＴトランジスタから形成された２つの並列接続のインバータを有する。
【００１４】
第２の段４５は、ＰチャネルＭＩＧＦＥＴ６０及びＮチャネルＭＩＧＦＥＴ６２から形成された第１のインバータを有する。ＰチャネルＭＩＧＦＥＴ６０は、ＶＤＤを受け取る電圧端子に接続されたソースと、ノード６４に接続された第１のゲートと、ＵＰＰとラベルを付された制御バイアス信号に接続された第２のゲートと、ドレインとを有する。ＮチャネルＭＩＧＦＥＴ６２は、ＰチャネルＭＩＧＦＥＴ６０のドレインに接続されたドレインと、ノード６４でＰチャネルＭＩＧＦＥＴ６０の第１のゲートに接続された第１のゲートと、ＵＰＮとラベルを付された制御バイアス信号に接続された第２のゲートと、電圧ＶＳＳを受け取る端子に接続されたソースとを有する。ＰチャネルＭＩＧＦＥＴ７０及びＮチャネルＭＩＧＦＥＴ７２から形成された第２のインバータは、第２の段４５の第１のインバータと並列に接続される。ＰチャネルＭＩＧＦＥＴ７０のソースは、ＶＤＤを受け取る電圧端子に接続される。ＰチャネルＭＩＧＦＥＴ７０は、ノード６４に接続された第１のゲートと、ＤＮＰとラベルを付された制御バイアス信号に接続された第２のゲートと、ドレインとを有する。ＰチャネルＭＩＧＦＥＴ７０のドレインは、ＮチャネルＭＩＧＦＥＴ７２のドレインに接続される。ＮチャネルＭＩＧＦＥＴ７２の第１のゲートは、ノード６４でＰチャネルＭＩＧＦＥＴ６０、６２及び７０の第１のゲートに接続される。ＮチャネルＭＩＧＦＥＴ７２の第２のゲートは、ＤＮＮとラベルを付されたバイアス制御電圧に接続される。ＮチャネルＭＩＧＦＥＴ７２のソースは、電圧ＶＳＳを受け取る端子に接続される。図示の形態においては、１以上の追加の数の段が、段の合計数が奇数である限り、第１の段と第２の段との間の点々で示されるように設けられ得る。段数は、希望される動作周波数の範囲に一部依存する。段数が少なければ少ない程、より高い動作周波数をもたらす。
【００１５】
動作において、図４のＶＣＯのインバータにより処理される信号は、各インバータの入力と出力との間の論理状態を変える。ノード５２がＰチャネルＭＩＧＦＥＴ７０及びＮチャネルＭＩＧＦＥＴ７２から形成されたインバータの出力を、ＰチャネルＭＩＧＦＥＴ４８及びＮチャネルＭＩＧＦＥＴ５０から形成されたインバータの入力へ接続するので、信号が状態を連続的に変えるための連続の経路が与えられる。ＶＣＯの出力は、ノード５２か又はノード６４で取り出される。この出力は、遅延ロックト・ループ（ｄｅｌａｙ  ｌｏｃｋｅｄ  ｌｏｏｐ）（ＤＬＬ）又はフェーズ・ロックト・ループ（ＰＬＬ）のような他の回路（図示せず）に接続される。信号の位相は、基準信号の位相と比較される。図４のＶＣＯからの信号の位相が変更されることが希望される場合、位相は、アップ・バイアス信号ＵＰ及びダウン・バイアス信号ＤＮの使用を通じて変えられる。バイアス信号がＰチャネル・トランジスタ又はＮチャネル・トランジスタのいずれに印加されるかに依存して、ＵＰＰ信号又はＵＰＮ信号のいずれがアップ信号のため用いられるかを決定する。バイアス電圧ＵＰＰ及びＵＰＮは、ＭＩＧＦＥＴ４８及び５０が導通しないように設定され、且つバイアス電圧ＤＮＰ及びＤＮＮは、ＭＩＧＦＥＴ６６及び６８が導通するように設定されると最初に仮定する。信号と基準信号との間の位相差が存在する場合、アナログ・バイアス信号が変更されて、ＭＩＧＦＥＴ４８及び５０が僅かに導通となるようにし、そして駆動強度を第１の段の集約的インバータ機能に加える。追加の電流がＭＩＧＦＥＴ４８及び５０から形成されたインバータにより供給され又は吸い込まれる結果として、第１の発振器段４３により伝導された信号の位相は、必要に応じて調整される。ＵＰＰ信号及びＵＰＮ信号を用いて、信号の周波数を増大させる。周波数の増大は、信号の位相を正の方向にシフトさせる。逆に、ＤＮＰ信号及びＤＮＮ信号を用いて、信号の周波数を低減する。周波数の低減は、信号の位相を負の方向にシフトさせる。図４のＶＣＯのＵＰＰ、ＵＰＮ、ＤＮＰ及びＤＮＮの信号を用いて、信号の位相及び周波数の両方のシフトを実現することが認められる筈である。例えば、信号ＵＰＰ及びＤＮＰが、一定に保たれ、そして信号ＵＰＮ及びＤＮＮが、信号の周波数を主として変更するため変えられる。その上、これらの信号の４つ全ての変化又は４つ全ての組み合わせが、ＶＣＯの信号の周波数及び位相の両方を変えるため行われる。
【００１６】
図５には、ＶＣＯの第１の段のＵＰＮ信号である制御信号ＵＰＮ０を与えるための制御信号回路８０の例示的実施形態が示されている。制御信号回路８０は、電圧ドライバ部分８２及び駆動出力部分８４を有する。電圧ドライバ８２は、供給電圧ＶＤＤと基準電圧端子ＶＳＳとの間に接続されている複数のダイオード接続されたＰチャネル・トランジスタ８６、８８、９０、９２、９４及び９６により形成される。Ｐチャネル・トランジスタ８６、８８、９０、９２、９４及び９６のそれぞれのドレインには、それにスイッチが接続されるタップがある。例えば、スイッチ１００は、トランジスタ８６のドレインに接続される。スイッチ１０２は、トランジスタ８８のドレインに接続される。スイッチ１０４は、トランジスタ９０のドレインに接続される。スイッチ１０６は、トランジスタ９２のドレインに接続される。スイッチ１０８は、トランジスタ９４のドレインに接続される。図示の形態において、スイッチ１００、１０２、１０４、１０６及び１０８は、図５においてアスタリスクにより示される「真」の相補制御信号を有するＣＭＯＳ伝達ゲートとして実現される。選択電圧ＶＳ０、ＶＳ１、ＶＳ２、ＶＳ３及びＶＳ４をそれぞれ用いて、スイッチ１００、１０２、１０４、１０６及び１０８を導通させる。スイッチ１００、１０２、１０４、１０６及び１０８のそれぞれは、ノード１１０とＮチャネル・トランジスタ１１２のゲートとに一緒に接続された端子を有する。Ｎチャネル・トランジスタ１１２は、ＶＤＤを受け取る供給電圧端子に接続されるドレインを有する。Ｎチャネル・トランジスタ１１２のソースは、Ｐチャネル・トランジスタ１１４のソースに接続される。Ｐチャネル・トランジスタ１１４のドレインは、Ｎチャネル・トランジスタ１１６のドレインに接続され、そして制御信号ＵＰＰ０を第１の段に与える。Ｎチャネル・トランジスタ１１６のソースは、ＶＳＳ基準電圧端子に接続される。トランジスタ１１４及び１１６はそれぞれ、フェーズ・ロックト・ループ（図示せず）の位相検出器から「位相検出」とラベルを付されたイネーブル信号を受け取るため一緒に接続されているゲートを有する。その上、Ｐチャネル・トランジスタ１１８は、ＶＤＤ供給電圧端子に接続されたソースと、フル供給電圧制御信号ＶＳＦを受け取るためのゲートと、Ｐチャネル・トランジスタ１１４のソースに接続されたドレインとを有する。
【００１７】
動作において、位相検出器は、位相誤差がＶＣＯの信号の中に検出されたとき、トランジスタ１１４及び１１６のゲートに論理ロー・イネーブル信号を与える。位相検出器はまた、信号ＵＰＰ０がどのアナログ電圧値を取るべきかを決定するよう機能する。フル供給電圧ＶＤＤが必要とされる場合、信号ＶＳＦは、論理ローとアサートされる。より低い値の電圧が検出された位相誤差を訂正するため必要とされる場合、ＶＳ０からＶＳ４までの信号のうちの１つが、アサートされ、そしてＶＤＤの所定の端数分を用いて、Ｎチャネル・トランジスタ１１２を駆動する。Ｎチャネル・トランジスタ１１２のためのバイアス電圧の駆動強度は、制御信号ＵＰＰ０の電圧の値を決定する。ＵＰＰ０の信号値は、制御信号ＶＳ０からＶＳ４及びＶＳＦを変えることにより位相検出器により容易に変えられ得る。同様の回路（図示せず）を用いて、図４のＶＣＯの制御信号ＵＰＮ０、ＤＮＰ０、ＤＮＮ０等を発生し得る。
【００１８】
図６には、信号ＵＰＰ０及びＵＰＮ０の一形態を示すグラフが示されている。ｔ１とラベルを付された時刻とｔ２とラベルを付された時刻との間で、位相訂正動作が実行される。位相検出器により与えられる制御信号ＶＳ０からＶＳ４（及びその相補）及びＶＳＦの値に依存して、アナログ電圧制御信号ＵＰＰ０は、０ボルトと供給電圧ＶＤＤとの間のいずれかの値を取る。例えば、ＶＤＤより小さいＶ１、Ｖ２又はＶＺの電圧が、図４のＰチャネルＭＩＧＦＥＴ４８の第２のゲートに接続される。同様に、位相訂正動作中に、アナログ電圧制御信号ＵＰＮ０は、０ボルトとＶＤＤとの間の値を有するよう選択される。Ｖ１、Ｖ２又はＶＺの電圧は、ＮチャネルＭＩＧＦＥＴ５０の第２のゲートをバイアスするための制御信号回路８０により与えられる。アナログ電圧が用いられるので、位相及び周波数の誤差の精密な同調が達成される。
【００１９】
図７には、図３のＶＣＯ４０′のような様々な回路を実現するため用いられる３つのＭＩＧＦＥＴトランジスタを有する集積回路のレイアウトが示されている。一例において、ＭＩＧＦＥＴ１２０は、ＭＩＧＦＥＴ１２２に隣接して配置される。ＭＩＧＦＥＴ１２４は、ＭＩＧＦＥＴ１２２に隣接して配置されるが、しかしいずれの数の介挿するＭＩＧＦＥＴデバイスが、図７において切れ線により示されるように挿入されてもよい。ＭＩＧＦＥＴ１２０は、ゲート１３０である第１のゲートＧ１を有する。ゲート１３０は、ＭＩＧＦＥＴ１２２及びＭＩＧＦＥＴ１２４と共通であり、そして導電性材料からなる連続した１個の部分である。ＭＩＧＦＥＴ１２０はまた、ゲート１３２である第２のゲートＧ２を有する。ＭＩＧＦＥＴ１２０内のゲート１３２とゲート１３０との間に、チャネルにより分離されたソース（Ｓ）及びドレイン（Ｄ）がある。同様に、ＭＩＧＦＥＴ１２２は、ゲート１３４である第２のゲートＧ３を有する。ゲート１３４とゲート１３０との間に、チャネルにより分離されたソース（Ｓ）及びドレイン（Ｄ）がある。ＭＩＧＦＥＴ１２４は、ゲート１３６である第２のゲートＧ４を有する。ゲート１３６とゲート１３０との間には、チャネルにより分離されたドレイン（Ｄ）及びソース（Ｓ）がある。ＭＩＧＦＥＴ１２２及び１２４のドレインは、互いに隣接して位置されるのに対し、隣接したＭＩＧＦＥＴ１２０及び１２２は、ソースに隣接して位置されたドレインを有することに注目すべきである。ＭＩＧＦＥＴ１２０、１２２及び１２４のそれぞれのソース、ドレイン及びチャネルは、ゲート１３０、１３２、１３４及び１３６が存在する平面の上方に延長する高さを有する上昇されたフィン構造を形成する。図示のレイアウトでは、単一の連続したゲート材料は、集積回路の異なるレベルで各ＭＩＧＦＥＴの第２のゲートへ接続するよりむしろ、又は図７に示されるレイアウトの部分から横方向に延在するよりむしろ、ゲートが形成されるレベルで用いられる。従って、レイアウトは、コンパクトであり、そしてしかも各ＭＩＧＦＥＴの第１のゲートが物理的に分離した状態で別個であることを可能にする。図７の図示のソース（Ｓ）及びドレイン（Ｄ）電極は、集積回路の表面に形成されそしてその表面より上方に或る高さを有する図１の領域１４及び１６に似ている。フィン構造は、複数の電流電極（即ち、ソース及びドレイン）から形成され、それは、一形態においては、一列に配列される。例えば、図７におけるラインは、図示のソース（Ｓ）及びドレイン（Ｄ）のそれぞれと交わるラインである（明示的に示されていない）。しかしながら、他の形態においては、複数のトランジスタのソース及びドレインの配置が、「Ｌ」字形状、湾曲した形状、又はオフセット・パターンであってもよい。チャネル領域は、各ソースとドレインとの間で且つ図示のゲートのそれぞれに隣接して、接続材料により形成される。従って、複数のチャネル領域は、ソースとドレインとの間に形成され、１つのチャネル領域が、各ソースとドレインとの間にある。一形態において、複数のチャネル領域は、集積回路の表面に平行に形成される。他の形態においては、チャネル領域は、異なる面にあり得る。
【００２０】
これまでで、マルチプル・インデペンデント・ゲートを有するＭＩＧＦＥＴデバイスを用いた改善された電圧制御発振器が提供されたことが認められる筈である。より低い供給電圧を、本明細書で説明したＶＣＯと関係して用い得る。それは、トランジスタのスレッショルド電圧を変更し、従ってトランジスタの導通電極間のインピーダンスを正確に制御するための正確な能力があるからである。本発明が好適な実施形態の文脈で説明されたが、本発明が多くの方法で変更され、そして上記で詳細に説明された実施形態以外の多くの実施形態を想定していることが当業者には明らかであろう。例えば、トランジスタの伝導性のタイプを逆にし得る。従って、本発明の真の範囲に入る本発明の全ての変更をカバーすることが、添付の特許請求の範囲により意図されている。本明細書において説明のため選定された実施形態に対する様々な変化及び変更は、当業者により容易に行われであろう。例えば、図１の特定のトランジスタ構造がマルチプル・インデペンデント・ゲートを有するトランジスタの一例として説明されたが、２又はそれより多い独立ゲートを有する他のタイプのトランジスタ構造を本明細書で用い得ることが容易に理解されるであろう。特定の例示的回路が示されたが、多数のＶＣＯ回路形態を用いて、本明細書で説明した機能を具現化し得る。そのような変更及び変化が本発明の趣旨から逸脱しない程度まで、それらは、添付の特許請求の範囲の公正な解釈によってのみ評価される本発明の範囲内に含まれることを意図している。
【００２１】
一実施形態において、本明細書では、複数の直列接続されたインバータを有する電圧制御発振器が与えられる。前記複数の直列接続されたインバータのそれぞれのインバータが、第１のトランジスタ及び第２のトランジスタを有する。第１のトランジスタは、第１の電源電圧端子に結合された第１の電流電極と、第２の電流電極と、前記複数の直列接続されたインバータのうちの自身より前にあるインバータの出力端子に結合された第１の制御電極と、第１のバイアス信号を受け取る第２の制御電極とを有する。第２のトランジスタは、前記第１のトランジスタの第２の電流電極に結合された第１電流電極と、第２の電源電圧端子に結合された第２の電流電極と、前記第１のトランジスタの第１の制御電極に結合された第１の制御電極とを有する。一実施形態において、前記第１のバイアス信号は、前記第１のトランジスタの第１の制御電極での入力信号に応答して前記第１のトランジスタにチャネルを形成するため必要とされる電圧であるスレッショルド電圧を調整するためのものである。別の実施形態において、それぞれの第１のトランジスタの第２の制御電極は、前記第１のバイアス信号を受け取るよう一緒に結合されている。更に別の実施形態において、それぞれの第１のトランジスタの第２の制御電極は、異なるバイアス信号を受け取る。一実施形態において、前記第１のバイアス信号が、前記電圧制御発振器の発振周波数を調整するための所定の電圧範囲内で可変である。別の実施形態において、前記第１のバイアス信号が、前記第１のトランジスタの導電率を変えるため可変である。別の実施形態において、前記第２のトランジスタは、第２のバイアス信号を受け取る第２の制御電極を備える。別の実施形態において、電圧制御発振器は更に、第３のトランジスタを備え、前記第３のトランジスタが、第１の電源電圧端子に結合された第１の電流電極と、前記第１のトランジスタの第２の電流電極に結合された第２の電流電極と、前記第１のトランジスタの第１の制御電極に結合された第１の制御電極と、第２のバイアス信号を受け取る第２の制御電極とを有し、前記第２のバイアス信号が、前記第１のバイアス信号とは別に与えられる。更に別の実施形態において、前記第２のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である。
【００２２】
また、電圧制御発振器を制御する方法が提供される。複数のインバータが、一緒に直列に結合され、前記複数のインバータのそれぞれが、第１の電源電圧端子と第２の電源電圧端子との間で一緒に直列に結合された第１のトランジスタ及び第２のトランジスタを有し、前記第１のトランジスタ及び第２のトランジスタの両方は、前記複数のインバータのうちの別の１つのインバータの出力端子に結合された第１の制御電極を有し、前記第１のトランジスタが、第１のバイアス信号を受け取る第２の制御電極を有する。前記第１のバイアス信号の電圧が、前記電圧制御発振器の発振周波数を調整するため変えられる。一実施形態において、異なるバイアス信号が、前記複数のインバータの各第１のトランジスタの第２の制御電極に与えられる。更に別の実施形態において、第２のバイアス信号を受け取る第２の制御電極が、前記複数のインバータのそれぞれの第２のトランジスタに設けられる。一実施形態において、第３のトランジスタが設けられ、前記第３のトランジスタが、前記第１の電源電圧端子に結合された第１の電流電極と、前記第１のトランジスタの第２の電流電極に結合された第２の電流電極と、前記第１のトランジスタの第１の制御電極に結合された第１の制御電極と、第２のバイアス信号を受け取る第２の制御電極とを有し、前記第２のバイアス信号が、前記第１のバイアス信号とは別に与えられる。一実施形態において、前記第２のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である。別の実施形態において、第４のトランジスタが設けられ、前記第４のトランジスタが、前記第１のトランジスタの第２の電流電極に結合された第１の電流電極と、前記第２のトランジスタの第１の制御電極に結合された第１の制御電極と、第３のバイアス信号を受け取る第２の制御電極とを有し、前記第３のバイアス信号が、前記第１のバイアス信号とは別に与えられる。更に別の実施形態において、前記第３のバイアス信号が、前記電圧制御発振器の出力信号の位相を調整するための所定の電圧範囲内で可変である。
【００２３】
別の実施形態において、集積回路の表面に形成され且つ当該表面より上方に或る高さを有するフィン構造を有する当該集積回路が提供される。前記フィン構造は、複数の電流電極及び複数のチャネル領域を備え、その単一のチャネル領域は、前記複数の電流電極の中の所定のもののうちのいずれか２つの間にある。第１の制御電極構造は、前記フィン構造の第１の側部に隣接して形成され、そして前記複数のチャネル領域を制御する連続の導電性材料の第１のストリップを有する。第２の制御電極構造が、前記フィン構造の第１の側部と反対の前記フィン構造の第２の側部に隣接して形成される。前記第２の制御電極構造は、物理的に分離している導電性材料の複数のストリップを有する。前記導電性材料の複数のストリップのそれぞれは、前記複数のチャネル領域のうちの別々で単一のチャネル領域を制御する。一実施形態において、前記複数の電流電極は、複数のソース及び複数のドレインを有し、そして前記フィン構造は、物理的に接続されていない第１のソースに隣接して配置された第１のドレインと、物理的に接続されていない第３のドレインに隣接して配置された第２のドレインとを有する。別の実施形態において、前記第１のフィン構造、及び前記第１及び第２の制御電極構造が、複数のマルチプル・ゲート・トランジスタを形成する。別の実施形態において、前記第２の制御電極構造の導電性材料の複数のストリップのそれぞれが、別個の電圧信号を受け取るよう構成されている。
【００２４】
恩恵、他の利点、及び問題に対する解法が、特定の実施形態について上記で説明された。しかしながら、恩恵、他の利点、問題に対する解法、及び恩恵、他の利点又は問題に対する解法を生じさせる又はより顕著となるいずれの構成要素は、特許請求の範囲のいずれか又はその全ての重要な、必要な、本質的特徴、又は構成要素として解釈されるべきでない。本明細書で用いられているように、用語「備える」、「有する」、又はそれらのいずれのあの変形は、非排他的包含をカバーすることを意図しており、それにより構成要素のリストを備えるプロセス、方法、物品、又は装置は、それらの構成要素のみを含むものではなく、明示的にリストされた、又はそのようなプロセス、方法、物品又は装置に固有の他の構成要素を含み得る。本明細書で用いられるように、用語「ａ（１つ）」又は「ａｎ（１つ）」は、１又は１よりより多くとして定義されている。本明細書で用いられているように、用語「複数の」は、２又はそれより多くとして定義されている。本明細書で用いられているように、用語「含む」及び／又は「有する」は、備える（即ち、排他的でない用語）として定義されている。本明細書で用いられているように、用語「結合される」は、「接続される」として定義されているが、しかし必ずしも直接であることでなく、また必ずしも機械的であることではない。
【図面の簡単な説明】
【００２５】
【図１】図１は、マルチプル・インデペンデント・ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）の一実施形態を一部等角投影形式で示す。
【図２】図２は、本発明の一実施形態に従ったＶＣＯを概略図形式で示す。
【図３】図３は、本発明の別の実施形態に従ったＶＣＯを概略図形式で示す。
【図４】図４は、本発明の更に別の実施形態に従ったＶＣＯを概略図形式で示す。
【図５】図５は、図４のＶＣＯと使用のための制御信号発生回路を概略図形式で示す。
【図６】図６は、図５の制御信号発生回路により供給される例示的制御信号をグラフ形式で示す。
【図７】図７は、図２から図４のＶＣＯのいずれかを実現するため用いられる、独立ゲートを有する複数のトランジスタのレイアウトを透視図形式で示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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