(57)【要約】  集積回路内に形成される受動電気コンポーネントおよび能動電気コンポーネントを製造するのに創出した加工処理群に、半導体不和合性材料を統合する手順を記載する。この手順は、半導体製造に対するバイポーラ、ＭＯＳまたはＢｉＭＯＳプロセスのような既知の技術に適用できる。記載した手順のモジュール概念は、互いに異なる材料で形成したコンポーネントであるダイオード、抵抗器およびキャパシタを組み合わせる。半導体不和合性材料に対してカプセル化材料を設けることは、半導体不和合性材料から生じる汚染の影響を受け易い環境中でさえ集積回路の製造を可能にする。カプセル化は、汚染の危険を最小限に減らすように、製造プロセス内の早期に行う。更に、カプセル封入した半導体不和合性材料を含む集積回路素子および集積回路を記載する。半導体不和合性材料としては、鉛含有セラミック、とくにチタン酸ジルコン酸鉛ランタン（ＰＬＺＴ:Lead Lanthanum Zirconium Titanate）があり、これは強誘電体キャパシタに対して使用され、とくに「重金属の影響を受け易い」環境に対する重度の汚染材料となる。
2009524926.tif 000002
【特許請求の範囲】
【請求項１】
集積回路素子、とくに半導体電気コンポーネントおよび非半導体電気コンポーネントの双方を有する集積回路を製造する方法において、
基板上に半導体不和合性材料の層を形成するステップと、
前記半導体不和合性材料をカプセル化材料でカプセル化するステップと、および、
集積回路を加工処理し、この集積回路に、半導体不和合性材料を有するコンポーネントに接触するための接点電極を形成するステップと、
を有することを特徴とする方法。
【請求項２】
請求項１に記載の方法において、基板上に半導体不和合性材料の層を形成するステップは、
前記基板上に第１金属層を形成するステップと、および
前記第１金属層上に前記半導体不和合性材料を形成するステップと
を有するものとした、方法。
【請求項３】
請求項２に記載の方法において、前記基板上に半導体不和合性材料の層を形成するステップは、さらに、半導体不和合性材料上に第２金属層を形成するステップを有するものとした、方法。
【請求項４】
請求項２に記載の方法において、さらに、少なくとも１個の孤島状部が基板上に残るように、半導体不和合性材料を部分的に除去するステップを有する、方法。
【請求項５】
請求項４に記載の方法において、少なくとも１個の半導体不和合性材料の孤島状部が前記第１金属層上に位置し、
前記孤島状部が下側の前記第１金属層の面積より少なくとも僅かに小さい面積を被覆し、
前記孤島状部が前記第１金属層（１８）の側方端縁で画定される二次元領域内に位置するものとした、
方法。
【請求項６】
請求項３に記載の方法において、前記カプセル化材料を、保護膜、とくに窒化物膜とした、方法。
【請求項７】
請求項６に記載の方法において、さらに、前記保護膜を部分的に除去するステップを有する、方法。
【請求項８】
請求項３に記載の方法において、集積回路は、前記第１金属層と前記第２金属層との間に位置する半導体不和合性材料で構築したキャパシタ（３１）を有するものとした、方法。
【請求項９】
請求項８に記載の方法において、前記キャパシタを強誘電体キャパシタとした、方法。
【請求項１０】
請求項９に記載の方法において、前記半導体不和合性材料を、鉛含有セラミック、とくに半導体不和合性材料をチタン酸ジルコン酸鉛ランタンとした、方法。
【請求項１１】
請求項１０に記載の方法において、前記キャパシタを、１種類の誘電体層を前記第１金属層と第２金属層（との間に挿入した、対称的組立体とした、方法。
【請求項１２】
集積回路素子、請求項１〜１１のうちいずれか１項に記載の方法を適応して製造した集積回路素子において、
基板と、
この基板（１１）上に形成した半導体不和合性材料と、および
この半導体不和合性材料をカプセル化するカプセル化材料と
を備えたことを特徴とする集積回路素子。
【請求項１３】
請求項１２に記載の集積回路素子において、さらに、
前記半導体不和合性材料（２１）の下側表面上に直接形成した第１金属層と、および
前記半導体不和合性材料の上側表面上に直接形成した第２金属層とを
備えた、集積回路素子。
【請求項１４】
請求項１３に記載の集積回路素子において、半導体不和合性材料を鉛含有セラミック、特に半導体不和合性材料をチタン酸ジルコン酸鉛ランタンとした、集積回路素子。
【請求項１５】
請求項１２に記載の集積回路素子において、さらに、
第１半導体電気コンポーネントと、および
前記半導体不和合性材料を有する第１非半導体電気コンポーネント（３１）と
を備えた、集積回路素子。
【請求項１６】
請求項１５に記載の集積回路素子において、さらに、
第２半導体電気コンポーネントおよび／または第２非半導体電気コンポーネントを備えた、集積回路素子。
【請求項１７】
請求項１２〜１６のうちいずれか一項に記載の複数個の集積回路素子を備えた、ことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路を製造する分野に関する。とくに本発明は、半導体不和合性（インコンパチブル）材料（semiconductor incompatible material）で形成した電子コンポーネントを含む集積回路を製造する分野に関する。このような材料は、集積回路上に半導体コンポーネントを形成する他の加工処理ステップに対して潜在汚染源となる材料である。本発明は、さらに、上述の製造方法で製造する回路素子および回路に関する。
【０００２】
例えば、強誘電体キャパシタを有する信頼性が高い集積電子回路を製造するために、強誘電体材料をカプセル化し、強誘電体キャパシタを有する電子製品の寿命サイクルにおける強誘電体材料の劣化を回避することが良く知られている。
【０００３】
特許文献１（米国特許第６，３４４，３６３号）は、強誘電体フィルムを下側の基板の主表面上に形成する方法が記載されている。高密度プラズマを使用する蒸着によって、絶縁保護フィルムを堆積し、これによって強誘電体フィルムを被覆する。堆積した保護フィルムは、強誘電体フィルムが劣化するのを防ぐ。
【０００４】
特許文献２（米国特許出願公開第２００５／０２０５９０６号）には、強誘電体キャパシタを半導体素子における水素拡散から保護する方法が記載されている。したがって、窒化した酸化アルミニウムを強誘電体キャパシタ上に形成し、１層またはそれ以上の窒化ケイ素層を窒化した酸化アルミニウム上に形成する。酸化アルミ二ウムを強誘電体キャパシタ上に形成してなる水素バリアには、さらに、２層以上の酸化アルミニウム上に形成した２層またはそれ以上の数の第２窒化ケイ素層を設け、この第２窒化ケイ素層は、低濃度シリコン−水素の窒化ケイ素材料を有するものとする。
【特許文献１】米国特許第６３４４３６３号明細書
【特許文献２】米国特許出願公開第２００５／０２０５９０６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
集積回路上に強誘電体キャパシタを形成するための製造方法を改善する必要がある。
【０００６】
この必要性は、請求項１に記載の集積回路の製造方法によって満たされる。本発明の第１の態様によれば、半導体電気コンポーネントおよび非半導体電気コンポーネントの両方を有する集積回路素子を製造する。この製造方法は、
（ａ）基板上に半導体不和合性材料の層を形成するステップと、
（ｂ）半導体不和合性材料をカプセル化材料でカプセル化するステップと、および
（ｃ）集積回路を加工処理し、この集積回路に、半導体不和合性材料を有するコンポーネントに接触するための接点電極を形成するステップと、を有する。
【０００７】
本明細書において、半導体不和合性（インコンパチブル）材料は、半導体形成プロセスに対して汚染源となり得る材料であるが、この材料によって半導体コンポーネント、例えばダイオード、トランジスタ等を基板上に形成するものである。
【０００８】
半導体に対して不和合性を示す材料は、基板上に直接または間接的に形成することができる。本明細書において、間接的形成とは、基板と半導体不和合性材料との間に中間層を設けることを意味する。
【０００９】
カプセル化は、集積回路の他の部分に対するいかなる汚染も排除し、この汚染は半導体不和合性材料に起因して生ずる。集積回路製造プロセスの最大の信頼性を得るために、カプセル化は、できるだけ早期に行って、集積回路の他の部分またはコンポーネントを汚染する危険を減少しなければならない。
【００１０】
半導体不和合性材料の緊密なカプセル化により、新たなタイプの材料を将来の半導体製造プロセス（加工処理）に使用する可能性をもたらす。したがって、プロセス環境に対して望ましくない汚染の確率が高すぎるので現状技術では許容されない材料の使用が可能となるであろう。
【００１１】
半導体不和合性材料の早期カプセル化には、半導体不和合性材料に接触するプロセス設備が、少しの装置だけに限定されるという利点がある。したがって、本明細書に記載する方法は、バイポーラ、パイポーラ金属酸化物半導体（ＢｉＭＯＳ：Bipolar Metal Oxide Semiconductor）、金属酸化物半導体（ＭＯＳ：Metal Oxide Semiconductor）集積回路を製造する既知のプロセスに対して和合性があり、また適用することができる。このことは、本明細書に記載する製造方法は、既知の製造方法に対して大きな変更なしに使用できるという利点がある。
【００１２】
本明細書に記載する製造方法の他の利点は、この方法を異なる場所、すなわち異なる半導体工場）で実施することが可能な点にある。したがって、集積回路の製造は、高い工場稼動率および、その結果として、高い生産効率を達成するように、異なる工場において、随意的に集積回路素子を製造することによって、極めて高い融通性をもって行うことができる。
【発明を実施するための最良の形態】
【００１３】
請求項２に記載の本発明の実施形態によれば、基板上に半導体不和合性材料の層を形成するステップは、
（ｂ１）基板上に第１金属層を形成するステップと、および
（ｂ２）第１金属層上に半導体不和合性材料を形成するステップと
を有するものとする。半導体不和合性材料は、第１金属層上に形成されるので、カプセル化は半導体不和合性材料および第１金属層の双方を封入する。これは、半導体不和合性材料に対する下部接点または下部電極を生ずるという利点をもたらす。好適には、第１金属層を、プラチナまたはアルミニウムで形成する。
【００１４】
請求項３に記載の本発明の更なる実施形態によれば、基板上に半導体不和合性材料の層を形成するステップは、さらに、（ｂ３）半導体不和合性材料上に第２金属層を形成するステップを有するものとする。言い換えれば、半導体不和合性材料上への第２層形成は、半導体不和合性材料をカプセル化するステップを完成する前に行う。このことは、第２金属層は、第１金属層および半導体不適合材料によって封入されることを意味する。
【００１５】
第２金属層もカプセル化することは、半導体不和合性材料のための上部接点または上部電極を生ずるという利点をもたらす。好適には、第２金属層も、プラチナまたはアルミニウムで形成する。
【００１６】
請求項４に記載の本発明の更なる実施形態によれば、本発明方法は、さらに、少なくとも１つの孤島状部が基板上に残るように、半導体不和合性材料を部分的に除去する他のステップを有するものとする。原則として、個々の孤島状部を使用して、半導体不和合性材料を有する１個のコンポーネントを構築することができる。カプセル化によって、半導体材料から他のコンポーネントを形成するプロセスが影響を受けないようになる。このことは、とくにカプセル化が半導体不和合性材料に由来する粒子に対して緊密なバリアとなる場合に言える。
【００１７】
集積回路のタイプに基づいて、除去は、半導体不和合性材料に関してだけ、第２金属層と共に半導体不和合性材料に関して、または両金属層と共に半導体不和合性材料に関して行うことができる。
【００１８】
本明細書において、部分的な除去は、単独ステップだけでなく、達成できる点に注意しなければならない。除去は、むしろ、２回またはそれ以上の単独ステップで行うことができ、例えば第２金属層、半導体不和合性材料および第１金属層を個々に除去することができる。
【００１９】
請求項５に記載の本発明の更なる実施形態によれば、少なくとも１個の半導体不和合性材料の孤島状部が第１金属層上に位置し、孤島状部が下側の第１金属層面積より少なくとも僅かに小さい面積を被覆し、孤島状部が第１金属層の側方端縁で画定される二次元領域内に位置するものとする。言い換えれば、半導体不和合性材料と第１金属層が完全にオーバーラップする。このことは、金属および半導体不和合性材料の異なる熱膨張係数によって起こり得る破断および亀裂を回避するという利点をもたらす。その理由は、集積回路の平面図で見て、半導体不和合性材料の端縁が金属層の端縁と一致する場合、このような破断や亀裂は、優先的に金属層の端縁で生ずるという事実による。
【００２０】
請求項６に記載の本発明の更なる実施形態によれば、カプセル化材料を、保護膜、とくに窒化物膜とする。材料のタイプに基づいて、薄膜で十分緊密なカプセル化を生ずる。このことにより、現代の電子製品の小型化に関する要求を満たすように、集積回路をコンパクトな回路設計内で構築できるという利点が得られる。
【００２１】
請求項７に記載の本発明の更なる実施形態によれば、本発明方法は、さらに、保護膜を部分的に除去するステップを有する。このことは、例えば金属導体経路上、第１スズパッド上、およびまたは、ｐ型またはｎ型にドープした半導体層上に形成する接合部領域を被覆しないでおき、これにより、集積回路の更なる加工処理を、半導体回路装置を構築する周知の技術を使用して行うことができるという利点が得られる。半導体不和合性材料上に位置する第２金属層の一部に対して電気的に接触することができるようにするため、半導体不和合性材料の側方端縁ではなく、第２金属層だけに開口する開口部をもたらす窪みを形成しなければならない。このことにより、半導体不和合性材料を有するコンポーネントに対して電気的に接触することができる。緊密なカプセル化バリアによって、このコンポーネントは、半導体および／または半導体不和合性材料でから形成した非半導体コンポーネントの双方を有する集積回路素子内に存在することができる。
【００２２】
カプセル化材料が窒化物膜である場合、除去は、プラズマエッチング処理を適用することで効果的に達成される。とくに、プラズマエッチング処理は、いわゆる「接触開口（Contact Opening)マスク」を使用して行われる。
【００２３】
請求項８に記載の本発明の更なる実施形態によれば、集積回路は、第１金属層と第２金属層と間に位置する半導体不和合性材料で構築されたキャパシタとする。このことは、キャパシタの構造がサンドイッチ状の構造を呈していることを示すことを意味する。これによって、精密に規定されたキャパシタンスを有するキャパシタを有する集積回路の製造を可能とする。したがって、少なくとも１つのサンドイッチ状のキャパシタを有する高精細集積回路を効果的方法で構築できる。
【００２４】
請求項９に記載の本発明の更なる実施形態によれば、キャパシタを強誘電体キャパシタとする。強誘電体キャパシタは、自己分極を示すコンポーネントである。分極の指向性は、電界の影響を受けて変化する。強誘電体キャパシタによれば、新しいタイプの超小型電子回路が得られる。極めて興味深い新しいタイプの超小型電子回路の例としては、コンピュータ製品において不揮発メモリとして使用される強誘電体ランダムアクセスメモリ（ＦＲＡＭ:Ferroelectric Random Access Memories）を挙げることができる。
【００２５】
請求項１０に記載の本発明の更なる実施形態によれば、半導体不和合性材料を、鉛含有セラミック、とくに半導体不和合性材料をチタン酸ジルコン酸鉛ランタン（ＰＬＺＴ:Lead Lanthanum Zirconium Titanate）とする。これら種類の材料は、強い自己分極を示す。したがって、これらの材料は、強誘電体コンポーネントにおいて使用するのに好ましい誘電材料である。特に重金属鉛原子は、半導体加工処理に対してとても強い汚染材料なので、本明細書に記載する方法は、鉛含有セラミックおよび半導体材料の双方を有する集積回路を効果的に製造することができる。したがって、汚染材料の緊密なカプセル化によって、高い信頼性を備えた集積回路の製造プロセスが可能となる。
【００２６】
安定した金属層（キャパシタの電極板をなす）を得るために、金属層を、好適にはプラチナで形成する。しかし、当然のことながら、他の金属を使用して、安定なキャパシタプレートを得ることができる。
【００２７】
好適には、ＰＬＺＴ層は、基板の端縁が半導体不和合性材料で覆われないように、基板全体を被覆しない。これは、基板から半導体不和合性材料の剥がれ落ち（peel off）の確率を低くするという利点をもたらす。その理由は、基板および半導体不和合性材料が共通の端縁を有するときに、剥がれ落ちがより起こりやすいという事実による。
【００２８】
請求項１１に記載の本発明の更なる実施形態によれば、キャパシタは、１種類の誘電体層を第１金属層と第２金属層との間に挿入した、対称的組立体とする。誘電体／強誘電体層に関してキャパシタを対称的に形成することは、キャパシタのキャパシタンスが印加電圧の符号に影響を受けないという利点をもたらす。言い換えれば、正の電圧に対するキャパシタンスは、同じ大きさの負の電圧に対するキャパシタンスと同じである。
【００２９】
更にまた、対称に形成したキャパシタに対して予想される寿命サイクルは、誘電体層が異なる材料でできた２個の電極間に提供される、非対称に形成されたキャパシタに対する寿命サイクルよりも長い。このような非対称のキャパシタの例としては、ＰＬＺＴ層を、プラチナで形成した第１電極と窒化タングステンチタン（ＴｉＷＮ:Titan Tungsten Nitride）で形成した第２電極との間に設ける、強誘電体キャパシタを挙げることができる。推定される寿命の延長は、キャパシタに負の８Ｖ以上の電圧を印加する場合、とくに重要である。
【００３０】
キャパシタの電極材料としてＴｉＷＮを回避することは更なる利点をもたらす。ＴｉＷＮは電気抵抗を形成する材料としても使用されるので、ＴｉＷＮ膜の構築プロセス中に、信頼性の高いキャパシタの接触を生ずるために金属層の下方に形成した下塗り層も損傷を受ける可能性がある。キャパシタを接続する金属層は、通常プラチナで形成する。下塗り層も通常はチタンでできているので、そのような損傷は当然である。下塗り層の損傷は、下塗り層と金属層との間における付着性が減る原因となり、対応するキャパシタが剥がれ落ちすることにつながる。
【００３１】
上述の必要性は、さらに、請求項１２に記載の集積回路素子によって満たされる。本発明の第２の態様によれば、集積回路素子を提供する。とくに、集積回路素子を、請求項１〜１１のいずれか一項の請求項に記載の方法で製造する。集積回路素子は、基板、基板上に形成された半導体不和合性材料および半導体不和合性材料をカプセル化するカプセル化材料を有する。
【００３２】
カプセル化材料は、集積回路素子の製造プロセス中、集積回路素子の半導体材料が汚染されることを確実に回避する。
【００３３】
請求項１３に記載の本発明の更なる実施形態によれば、第１金属層を半導体不和合性材料の下側表面上に直接形成し、第２金属層を半導体不和合性材料の上側表面上に直接形成する。好適には、金属層をプラチナまたはアルミニウムで形成する。半導体不和合性材料と共に、２つの金属層はキャパシタをなすサンドイッチ状構体を呈する。
【００３４】
請求項１４に記載の本発明の更なる実施形態によれば、半導体不和合性材料を鉛含有セラミック、とくに半導体不和合性材料をチタン酸ジルコン酸鉛ランタン（ＰＬＺＴ:Lead Lanthanum Zirconium Titanate）とする。そのような種類の強い自己電気分極を示す誘電材料を使用して、強誘電体コンポーネントを有する集積回路素子が構築する。
【００３５】
好適には、強誘電体キャパシタを集積回路素子内に形成する。半導体不和合性材料の緊密なカプセル化は、製造プロセス内における汚染を防ぐ。そのような汚染は、とくに重金属鉛原子または重金属鉛クラスタが集積回路素子の半導体領域に侵入するとき、破壊的である。
【００３６】
請求項１５に記載の本発明の更なる実施形態によれば、集積回路素子は、さらに、第１半導体電気コンポーネントと、および半導体不和合性材料を有する第１非半導体電気コンポーネントとを備える。
【００３７】
電子回路素子は、能動電気コンポーネントおよびまたは受動電気コンポーネントの双方を有することがある点に注意しなければならない。電子コンポーネントの分野における能動および受動の既知の定義によれば、受動コンポーネントは、例えば抵抗器、キャパシタ、コイルまたはダイオードである。能動電気コンポーネントは、例えばトランジスタである。したがって、様々なタイプの電子回路素子を集積回路素子内に構築することが可能である。例えば、第１半導体電気コンポーネントをダイオードとし、第１非半導体電気コンポーネントを誘電体または強誘電体のキャパシタとすることができる。
【００３８】
請求項１６に記載の本発明の更なる実施形態によれば、集積回路素子は、さらに、第２半導体電気コンポーネントおよび／または第２非半導体電気コンポーネントを備える。第２半導体電気コンポーネントはシリコン抵抗とすることができる。第２非半導体電気コンポーネントを金属抵抗とすることができる。このことにより、集積回路素子を構築して、例えば低域通過フィルタ、高域通過フィルタおよび／または集積回路設計内に形成するこれらタイプの電気コンポーネントを有する他の任意の電子回路にすることができる。
【００３９】
上述の必要性は、請求項１７に記載の集積回路素子の製造方法によって更に満たされる。本発明の第３の態様によれば、集積回路は、集積回路素子を記載した請求項１２〜１６いずれか一項に記載の複数個の集積回路素子を有する。望ましくは直接ウエハ基板上に形成する集積回路は、いわゆる「ウエハ・レベル・パッケージ」または「チップ・サイズ・パッケージ」とすることができる。
【００４０】
複数個の回路素子を有する高品質の集積回路は、半導体不和合性材料のカプセル化が、集積回路製造の加工処理中および加工処理後に、半導体不和合性材料からいかなる汚染も確実に生じないようにするので、品質が保証される。
【００４１】
この点で、本発明の特定の実施実施形態は、製造方法につき説明し、別の本発明の実施形態は集積回路素子につき説明している点に注意しなければならない。しかし、当業者は、上述のおよび以下の説明から、他に告知しない限り、方法請求項の特徴と回路素子請求項の特徴との間における任意の組み合せも可能であり、このような組み合わせも、本件出願で開示されていると見なすことができる。
【００４２】
上述のように定義した態様、および本発明の更なる態様は、以下に説明する実施例から明らかであり、これら実施例を図面につき説明する。本発明は、実施例につき以下により詳細に記載するが、本発明はそれらに限定するものではない。
【００４３】
図１〜８は、複数個の受動電気コンポーネントを有し、このうち１個の受動コンポーネントに半導体不和合性（インコンパチブル）材料を形成する、集積回路素子を構築する様々な加工処理段階の断面図を示す。
【００４４】
図面は略図的に示す。異なる図において、類似のまたは同一の要素は同じ参照符号で示す点に留意されたい。
【実施例】
【００４５】
集積回路素子を構築するプロセスの説明は、図１において略図的に示した構造体（構体）から始まる。この構体は、ｐ＋ にドープしたシリコン基板である基板１１上に構築する。基板１１は、シリコンウエハディスク（silicon wafer disk）の一部を示す。集積回路素子の完成後、ウエハ鋸引き（wafer sawing）、レーザー切断（laser cutting）などのような適切な技術を適用することによって、ウエハを個別の回路素子に切り分ける。
【００４６】
基板１１上に、深くｐ型にドープした領域である２個の領域１２を形成する。これら２個の領域１２間に、エピタキシャル成長手順で生成したｐ型ドープ領域１３を設ける。このようなエピタキシャル成長手順は当業界で既知である。
【００４７】
ｐ型ドープ領域１３の上および２個の領域１２間に、ｎ型にドープした領域１４を形成する。図示の構体の左側に位置する深くｐ型にドープした領域１２およびｎ型にドープした領域１４がダイオード１５を形成する。ダイオード１５は後に図２〜８に関する説明で示す、後続の加工処理段階に接触する。
【００４８】
構体は、さらに、２個の深くｐ型にドープした領域１２上およびｎ型にドープした領域１４上に層として形成した中立ポイントクランプマスク（ＮＰＣ:neutral point clamp）１６を含む。ＮＰＣマスク１６は凹部１６ａを有する。ＮＰＣマスク１６上に、さらにスパッタリングによって形成したチタン層１７を設ける。このチタン層は約２０ｎｍの厚さを有する。
【００４９】
代案として、この層１７は、窒化チタン／チタン層とすることができ、この層は、後続の加工処理ステップ中、とくにアニール処理ステップ中に起こり得るバリア酸化（barrier oxidation）を防ぐことができる。
【００５０】
チタン層１７上に、好適には、やはりスパッタリングによって形成したプラチナ層１８を設ける。プラチナ層１８は約１４０ｎｍの厚さを有する。
【００５１】
当然図１に示した構体を形成するのに適切な種々の方法が存在することを指摘しなければならない。半導体コンポーネントおよび集積回路を製造する当業者には、図示の構体にいたる適切な加工処理を定義することが可能であることは明らかである。
【００５２】
図２から明らかなように、製造プロセスは、鉛含有セラミックであり、強い強誘電体特性を示すチタン酸ジルコン酸鉛ランタン（ＰＬＺＴ:Lead Lanthanum Zirconium Titanate）層２１の形成を続ける。したがって、ＰＬＺＴは、強誘電体キャパシタを構築するのに最も好ましい材料の１つと考えられている。
【００５３】
ここに説明する実施形態によれば、ＰＬＺＴ層２１は、コーティング処理および硬化処理のシーケンスで形成する。硬化処理中、ＰＬＺＴを約７００℃まで加熱する。このシーケンスを、４〜５回行う。このシーケンスが完了した後、最終的なアニール処理を行い、構体を約７００℃まで加熱する。このことにより、約３５０ｎｍの厚さの安定したＰＬＺＴ層２１をプラチナ層１８上に形成することができる。
【００５４】
さらに、図２から分かるように、製造プロセスは、好適には、やはりスパッタリングによって形成するプラチナ層２２の形成を続ける。プラチナ層２２は約１００ｎｍの厚さを有する。
【００５５】
この後、ＰＬＺＴ層２１および上側のプラチナ層２２の両方における推移面は、ＮＰＣマスク１６に形成した凹部１６ａに追随する。したがって、これら２個の層２１および２２は、凹部１６ａの幅を狭くする。
【００５６】
図３は、製造プロセスの次のステップを説明する。この場合、上側のプラチナ層２２を部分的に除去し、プラチナ層２２を比較的小さな領域内だけに残るようにする。好適には、この除去を、ＰＬＺＴマスクを使用してプラズマエッチング処理によって行う。プラズマエッチング処理のパラメータは、対応する領域におけるプラチナ２２が完全に除去されたとき、材料除去が自動的に止まるように選択する。この結果、図４〜８につき説明する他の加工処理で形成されると想定される強誘電体キャパシタ３１を、初期に作り出すことができる。図３からすでに認識されるように、キャパシタはプラチナ層２２の下方に展開する。
【００５７】
図４には、どのように集積回路素子の製造プロセスを続行するかを示す。対応するさらなる加工処理ステップにおいて、ＰＬＺＴ層２１を部分的に除去し、ＰＬＺＴ材料２１が、残存しているプラチナ層２２の下方領域においてのみ残るようにする。このＰＬＺＴの除去は、好適には、ウェットエッチング処理により行い、この場合、処理のパラメータは、プラチナ材料が上側のプラチナ層２２からも下側のプラチナ層１８からも全く除去されないように選択する。
【００５８】
集積回路素子の製造プロセスは、図５に示すステップに続く。この場合、プラチナ層１８およびチタン層１７を、好適には、単独の除去処理によって部分的に除去する。これら層の除去を、プラズマエッチング処理によって行い、このとき、底部プラチナマスクを使用する。プラズマエッチング処理のパラメータは、ＮＰＣマスク１６を形成する材料であるＳｉＯ２ で材料除去が自動的に停止するように選択する。
【００５９】
図６は、集積回路素子製造プロセスの次のステップを示す。このステップ中、カプセル化層６１を構体全体上に形成する。カプセル化層６１は、好適には、窒化物で形成する。本明細書に記載する本発明の実施形態によれば、この窒化物層６１を、１００〜５００ｎｍの間の厚さを有する層を形成するよう、プラズマ窒化物堆積によって形成する。
【００６０】
カプセル化層６１は、まだ完成されていない構体の他の領域を汚染するかもしれない、原子のクラスタ、または単独の原子、とくに鉛原子に対してさえ緊密なバリアを生ずるよう、できるだけ早期に形成することを指摘しなければならない。したがって、ＰＬＺＴ材料２１に由来する粒子による汚染の危険が最小限に減少する。
【００６１】
本発明は、強誘電体コンポーネントを形成するために選択した材料としてＰＬＺＴに制限するものではないことを指摘しなければならない。本発明の実施形態によれば、集積回路製造プロセスにおいて、早期にカプセル化しなければならない材料は、有害であるおよび／または危険物の直接的な環境において利用される半導体材料に対して汚染源となり得る材料。したがって、カプセル化しなければならない材料は、カプセル化がない場合、処理環境の望ましくない汚染の確率が高すぎて、今まで集積回路を製造するのに使用されなかった任意の新材料とすることができる。
【００６２】
図７は、集積回路製造プロセスのカプセル化ステップに続く次のステップを示す。このステップ中、カプセル化層６１を部分的に除去する。好適には、この除去を、プラズマエッチング処理によって行う。この場合、いわゆる「接触開口（Contact Opening)マスク」を使用することができ、このマスクにより、カプセル化層６１の除去を、残存する上側のプラチナ層２２上の領域、深くｐ型にドープした領域１２上の領域、ｎ型にドープした領域１４上の領域、およびプラチナ層１８上の領域のそれぞれにおいてのみ、実行することを確実にする。
【００６３】
カプセル化層６１の除去面積は、それぞれ、下方に位置する対応領域の面積より少なくとも僅かに小さいことが指摘しなければならない。このことは、ＰＬＺＴ材料２１上で直接行われるカプセル化層６１の除去にとって、とくに重要である。本明細書で説明する本発明の実施形態によれば、いかなる汚染もＰＬＺＴ材料２１から生ずることがないように、ＰＬＺＴ材料２１をカプセル化することが極めて重要である。
【００６４】
図８から分かるように、次のステップ内で、集積回路素子上に形成したコンポーネント（すなわち、ダイオード１５およびキャパシタ３１）に電気的に接触することができるようにするために、接点端子を形成する。このステップ内で、ダイオード１５のための第１端子８１ａ、ダイオードのための第２端子８１ｂ、キャパシタ３１のための第１端子８１ｃおよびキャパシタ３１のための第２端子８１ｄを創出する。これら端子８１ａ，８１ｂ，８１ｃおよびまたは８１ｄは、好適には、インジウム金属化および次のインジウム構造化処理によって、インジウム（ＩＮ）で形成する。インジウム構造化処理は、適切なマスクを使用してウェットエッチング処理によって行うことができる。
【００６５】
図８において示した集積回路構体を形成した後、２つの付加的ステップを行うことができる。すなわち、
Ａ）第１の付加的ステップによって、抵抗層、好適には、ＴｉＷＮ層を図８に示した構体の上面に被覆する（図示せず）。集積回路素子のタイプに基づいて、抵抗層を適切な方法で構成する。構造化は、プラズマエッチング処理によって行うことができる。これにより、集積回路素子のコンポーネントでもある抵抗器が形成される。抵抗層のジオメトリ、すなわち厚さ、および面積に基づいて、オーム抵抗を調整することができる。
【００６６】
代案として、抵抗層は、図８において示した構体の上側表面上に直接スパッタすることができる。この場合、適切なマスクを使用する。本明細書に参考として付記する国際公開第２００５／０２４９１４号に記載のように、スパッタリング技術は、抵抗器コンポーネントが、それらが正確に規定されたオーム抵抗を有するように、極めて精密に構築できるという利点をもたらす。
【００６７】
Ｂ）第２の付加的ステップによって、不動態化保護層（図示せず）を形成し、製造された集積構体を保護する。不動態化保護層は、機械的および／または化学的損傷から集積回路素子を保護する、保護シールドとしての作用する。
【００６８】
「備える（comprising）」という用語は、他の要素またはステップを除外するものではなく、「ａ」または「ａｎ」は複数を除外しない点に注意されたい。異なる実施例に関連して記載の要素も組み合わされる。請求項における参照符号は、請求項の範囲を限定するものとして解釈すべきでない点に注意にもされたい。
【００６９】
上述した本発明の実施形態を要約すると、以下のように述べることができる。
集積回路内に形成される受動電気コンポーネントおよび能動電気コンポーネントを製造するのに創出される処理群において、半導体不和合性材料を集積する手順を記載している。この手順は、半導体製造に対するバイポーラ、ＭＯＳまたはＢｉＭＯＳプロセスのような既知の技術に適用できる。記載した手順のモジュール概念は、互いに異なる材料で形成したコンポーネントであるダイオード、抵抗器およびキャパシタを組み合わせる。半導体不和合性材料に対してカプセル化材料を設けることは、半導体不和合性材料から生じる汚染の影響を受けやすい環境中でさえ集積回路の製造を可能にする。カプセル化は、汚染の危険を最小限に減らすように、製造プロセス内の早期に行う。更に、カプセル化された半導体不和合性材料を含む集積回路素子および集積回路を記載する。半導体不和合性材料としては、鉛含有セラミック、とくにチタン酸ジルコン酸鉛ランタン（ＰＬＺＴ:Lead Lanthanum Zirconium Titanate）があり、これは強誘電体キャパシタに対して使用され、とくに「重金属の影響を受けやすい」環境に対する重度の汚染材料となる。
【図面の簡単な説明】
【００７０】
【図１】複数個の受動電気コンポーネントを有し、このうち１個の受動電気コンポーネントに半導体不和合性材料を形成する、集積回路素子を構築する加工処理段階を示す断面図である。
【図２】複数個の受動電気コンポーネントを有し、このうち１個の受動電気コンポーネントに半導体不和合性材料を形成する、集積回路素子を構築する加工処理段階を示す断面図である。
【図３】複数個の受動電気コンポーネントを有し、このうち１個の受動電気コンポーネントに半導体不和合性材料を形成する、集積回路素子を構築する加工処理段階を示す断面図である。
【図４】複数個の受動電気コンポーネントを有し、このうち１個の受動電気コンポーネントに半導体不和合性材料を形成する、集積回路素子を構築する加工処理段階を示す断面図である。
【図５】複数個の受動電気コンポーネントを有し、このうち１個の受動電気コンポーネントに半導体不和合性材料を形成する、集積回路素子を構築する加工処理段階を示す断面図である。
【図６】複数個の受動電気コンポーネントを有し、このうち１個の受動電気コンポーネントに半導体不和合性材料を形成する、集積回路素子を構築する加工処理段階を示す断面図である。
【図７】複数個の受動電気コンポーネントを有し、このうち１個の受動電気コンポーネントに半導体不和合性材料を形成する、集積回路素子を構築する加工処理段階を示す断面図である。
【図８】複数個の受動電気コンポーネントを有し、このうち１個の受動電気コンポーネントに半導体不和合性材料を形成する、集積回路素子を構築する加工処理段階を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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