(57)【要約】  この発明は、半導体メモリに関し、特に、メモリアレイ（３０１）においていかなる過消去メモリセルの効果をも低減させる不揮発性メモリまたはフラッシュメモリおよびその方法に関する。メモリセル（Ｍ１  ２３１，Ｍ２  ２３２）が読出されたとき、読出電圧（３０６）は少なくとも１つの目標メモリセルを制御ゲート（ＣＧN）に印加され、過消去メモリセルのしきい値電圧より低い負のバイアス電圧（３０８）もまた、目標メモリセルと同じ行における少なくとも１つの他のメモリセルの制御ゲート（ＣＧN-2，ＣＧN+2，…）に印加される。負のバイアス電圧をこれらの他のメモリセルに印加することにより、近くのセルを遮断し、読出、プログラムまたは消去動作の間、過消去メモリセルから来る電流を分離する。
2009502001.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置であって、
行および列のアレイで配列された複数のメモリセルを含み、複数のメモリセルの各々は少なくとも１つの制御ゲートをさらに含み、
前記メモリセルの制御ゲートの各々に結合された複数の制御ゲート回路と、
前記複数の制御ゲート回路に結合された読出電圧ドライバおよび前記複数の制御ゲート回路に結合された負のバイアス電圧ドライバを含み、前記複数の制御ゲート回路は、少なくとも１つの選択された行における少なくとも１つの目標メモリセルの制御ゲートに前記読出電圧ドライバを選択的に結合するように構成され、前記複数の制御ゲート回路は、前記少なくとも１つの目標メモリセルのように前記少なくとも１つの選択された行の各々における少なくとも１つのメモリセル制御ゲートに前記負のバイアス電圧ドライバを選択的に結合するように構成される、不揮発性メモリ装置。
【請求項２】
前記複数の制御ゲート回路の各々は、制御ゲート論理回路および制御ゲートブロックをさらに含む、請求項１に記載のメモリ装置。
【請求項３】
前記複数の制御ゲート回路の各々は、前記目標メモリセルに隣接する少なくとも１つのメモリセル制御ゲートに前記負のバイアス電圧ドライバを選択的に結合するようにさらに構成されている、請求項１に記載のメモリ装置。
【請求項４】
前記複数の制御ゲート回路の各々は、前記目標メモリセルに近接するが隣接しない少なくとも１つのメモリセル制御ゲートに前記負のバイアス電圧ドライバを選択的に結合するようにさらに構成されている、請求項１に記載のメモリ装置。
【請求項５】
少なくとも１つのサービス読出電圧ドライバをさらに備える、請求項１に記載のメモリ装置。
【請求項６】
前記複数の制御ゲート回路の各々は、少なくとも１つの目標メモリセルに隣接する少なくとも１つのメモリセル制御ゲートに前記サービス読出電圧ドライバを選択的に結合するようにさらに構成されている、請求項５に記載のメモリ装置。
【請求項７】
前記複数の制御ゲート回路の各々は、前記少なくとも１つの目標メモリセルのように前記少なくとも１つの選択された行の各々においておよびそれと隣接する少なくとも１つのメモリセル制御ゲートに前記サービス読出電圧ドライバを選択的に結合するようにさらに構成され、
前記複数の制御ゲート回路の各々は、前記少なくとも１つの選択された行の各々においておよび前記少なくとも１つの目標メモリセルに近接する、少なくとも１つのメモリセル制御ゲートに前記負のバイアス電圧ドライバを選択的に結合するように構成されている、請求項５に記載のメモリ装置。
【請求項８】
前記複数のメモリセルに結合されるワード線をさらに含み、前記ワード線はメモリセルの行を活性化または選択するように構成されている、請求項１に記載のメモリ装置。
【請求項９】
前記負のバイアス電圧ドライバは、過消去メモリセルのしきい値電圧より低いか小さい電圧を与える、請求項１に記載のメモリ装置。
【請求項１０】
過消去された不揮発性メモリセルの効果を低減する方法であって、
行および列のアレイにおいて制御ゲートを有する複数の不揮発性メモリを配列するステップと、
読出電圧を少なくとも１つの目標メモリセルの制御ゲートに印加するステップと、
前記少なくとも１つの目標メモリセルに近接しかつ同じ行の少なくとも１つのメモリセル制御ゲートに負のバイアス電圧を印加するステップとを備える、方法。
【請求項１１】
前記負のバイアス電圧を印加するステップは、前記少なくとも１つの目標メモリセルに隣接する前記少なくとも１つのメモリセル制御ゲートに適用される、請求項１０に記載の方法。
【請求項１２】
負のバイアス電圧は、前記少なくとも１つの目標メモリセルに近接するが隣接しない前記少なくとも１つのメモリセル制御ゲートに印加される、請求項１０に記載の方法。
【請求項１３】
前記少なくとも１つの目標メモリセルに近接しかつ同じ行の少なくとも１つの他のメモリセル制御ゲートにサービス読出電圧を印加するステップをさらに備える、請求項１０に記載の方法。
【請求項１４】
メモリセルの行を選択するワード線を活性化するステップをさらに備える、請求項１０に記載の方法。
【請求項１５】
負のバイアス電圧を印加するステップは、過消去メモリセルのしきい値電圧より低いか小さい電圧を印加する、請求項１０に記載の方法。
【請求項１６】
少なくとも１つのメモリセル制御ゲートに負のバイアス電圧を印加するステップは、少なくとも１つの過消去メモリセルを遮断する、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリに関し、特に、過消去メモリセルの効果を低減させるか過消去メモリセルに耐性を有する不揮発性メモリまたはフラッシュメモリに関する。
【背景技術】
【０００２】
フラッシュメモリ動作では、メモリセルの論理状態は、電気的に分離されたフローティングゲート上に蓄えられた電子電荷によって支配される。センス動作は、記憶されたデータ値を表わす蓄えられた電荷の量を決定するために行なわれる。フローティングゲート上に存在する電荷は、フローティングゲートを取囲むエネルギー障壁または酸化層の固有の性質によってある時間保持され、蓄えられた電荷の量の正確さは、表わされたデータが正確で信用できるものであり続けるために決定的に重要である。正確さはまた、複数状態または多重データビットのメモリセルに対してより一層重要になっている。
【０００３】
ファウラー・ノードハイム（Fowler-Nordheim）トンネリングおよびチャネルホットエレクトロン注入は、フラッシュメモリセルを消去および／またはプログラムするのに用いられる方法である。メモリセルの大多数は通常、ブロック消去方式を用いて消去されるので、より速い消去スピードを有するメモリセルは過消去となるかもしれず、より遅い消去スピードを有するメモリセルはうまく消去されないかもしれない。メモリセルにおいて異なる記憶状態を表わす種々のしきい値電圧分布が存在する。普通に消去されたメモリセルに対する第１のしきい値電圧は、通常０ボルトかそれより少し上となり、プログラムされたメモリセルに対する第２のしきい値電圧は、通常およそ２ボルトかそれより上となる。しかしながら、過消去メモリセルに対するしきい値電圧は、通常０ボルトより下となる。過消去状態が起こったとき、０ボルトはもはや過消去メモリセルのしきい値電圧より下ではない。もし過消去状態のメモリセルが修復されなければ、過消去メモリセルは、メモリアレイの他の領域で漏れ電流を起こし、他の動作エラーとともにセンスアンプまたはビット線の誤動作の原因となる。
【０００４】
過消去状態が起こった後、過消去メモリセルの問題に対処する共通のアプローチは、消去回復処置を用いることである。消去回復処置は、典型的にはメモリコントローラ回路またはマイクロプロセッサによって遂行され、それにより負のしきい値電圧シフトが修復される。回復処置は、過消去しきい値電圧を通常消去のしきい値電圧に変化させる。典型的な処置は、プログラムパルスを利用し、低い電圧レベルにおいて、過消去メモリセルを部分的にプログラムし、その負のしきい値電圧を是正するのに、当該プログラムパルスが印加される。過消去メモリセルの負のしきい値電圧をちょうど所望の消去セルのしきい値電圧の限度内に是正することができる効果的な部分プログラムパルスを実現するには、非常に高い正確さが要求される。また、消去回復処置の実行は、無限の回復および消去ループに入る可能性をもたらす。
【０００５】
代替的なアプローチとして、可能性のある過消去メモリセルを低減または削減するものが考案されている。たとえば、「過消去保護を備えたフラッシュメモリ」と題されたプラール（Prall）の米国特許第６，４４２，０６６号は、過消去エラーを低減する。しかしながら、プラールは、メモリアレイの各行において、分離トランジスタを与えなければならない。「過消去問題を除去し書込動作を高めるための最大および最小のしきい値電圧を検出する機能を備えたフラッシュメモリアレイ」と題されたリー（Lee）他の米国特許第６，３８１，６７０号は、過消去エラーを低減するが、ワード線に負の電圧を印加しなければならず、メモリセルの全体の行に影響を及ぼす。プラールおよびリーの双方とも、メモリアレイにおける全ワード線またはメモリセルの行を選択しているに過ぎず、メモリア
レイ内の行より小さい個々の領域またはエリアを分離することはできない。
【発明の開示】
【課題を解決するための手段】
【０００６】
この発明の例示的な実施例は、不揮発性メモリセルの過消去の効果を低減または防止する方法およびメモリ装置を提供する。複数の不揮発性メモリセルは、行および列のアレイで配列されている。メモリセルが読出されたとき、少なくとも１つの目標メモリセルに読出電圧が印加され、過消去メモリセルのしきい値電圧より低い負のバイアス電圧もまた、目標メモリセルと同じ行における少なくとも１つの他の選択されたメモリセルに印加される。
【０００７】
本願発明の利点は、メモリコントローラまたはマイクロコントローラが、それぞれ個々の過消去メモリセルを識別してそれらに対する回復動作を行なう必要性を除去し、これにより、マイクロコントローラに記憶された命令の数を低減することである。さらに、この発明は、過消去メモリセルへの耐性を備えるためにメモリ回路の能力を改善し、より広い動作窓を有するプログラム電圧の印加を可能にし、より速い全体の消去時間を提供する。また、プログラムされたメモリセルと消去されたセルとの間のしきい値電圧のより大きな分離は、メモリセルの記憶状態を区別するためのマージンを増大させる。
【発明を実施するための最良の形態】
【０００８】
例示的なメモリアレイでは、多くの不揮発性メモリセルが行および列のアレイに配置されている。メモリアレイは、行のメモリセルのゲートに結合されるか、メモリセルに結合される制御装置に結合されるワード線を含む。ワード線は通常、メモリアレイ内のメモリセルの行を選択するのに用いられる。ビット線は通常、列のメモリセルのドレインまたはソースに結合され、メモリセルの記憶状態を決定するセンス回路に選択的に結合される。単一のメモリセルは、ビット線または列とワード線または行とが交差する交点において選択される。
【０００９】
図１を参照して、１対のＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型のメモリアレイの行の例示的な回路構成２００は、複数の不揮発性メモリセルを含む。１対のＭＯＮＯＳメモリ部２３５は、Ｍ１  ２３１およびＭ２  ２３２のような２つの分離したメモリセルからなり、各々は両方のメモリセルを駆動するＣＧN２１０のような共通の制御ゲート信号を有する。（センシング）ビット線ＢＬN２２０は、Ｍ１／Ｍ２の共通のソース／ドレインに結合される。独立したワード線選択装置２３３、２３４は、隣接する１対のＭＯＮＯＳメモリ部の間に結合される。読出、プログラムまたは消去動作の間、１対のメモリセルを含むメモリ部が選択される。２つのメモリセルＭ１  ２３１およびＭ２  ２３２のメモリ状態は、ワード線ＷＬ２１５選択装置２３３、２３４を通じて結合される２つのセンスビット線ＢＬN-1２２１、ＢＬN+1２２２上で読出される。たとえば、メモリセルＭ１  ２３１に対する１つのセンスビット線経路では、ＢＬN-1２２１とＢＬN２２０との間を電流が流れ、グラウンドにバイアスされ得る。隣接するメモリセルＭ２  ２３２では、ＢＬN+1２２２とＢＬN２２０との間を電流が流れる。
【００１０】
読出、プログラム、または消去動作の前、メモリアレイは典型的には休止状態で動作し、制御ゲート線２１０〜２１４およびビット線２２０〜２２４のすべてはグラウンドにバイアスされ、ワード線ＷＬ２１５はグラウンドに結合される。センス回路（図示せず）は、選択されたメモリセルの状態を読出すためにビット線２２０〜２２４に結合される。
【００１１】
この発明のある実施例では、選択された（または目標）メモリセル（たとえば、Ｍ１  ２３１）のための読出動作の間、読出電圧は、制御ゲート線ＣＧN２１０を介して、メモリセル対Ｍ１  ２３１およびＭ２  ２３２の制御ゲートに結合される。サービス読出電圧
もまた隣接するメモリ部に結合されるか、または隣接する制御ゲート線ＣＧN-1２１１およびＣＧN+1２１２を介してメモリセル対２４０、２４１に結合される。ＣＧ線２１０〜２１４に対するデフォルト電圧は、典型的にはグラウンドに結合される。しかしながら、制御ゲートＣＧN２１０上の「読出」電圧は、典型的にはＶddより下（またはアレイのすべてのプログラムされたセルの可能な限り最も低いしきい値電圧より下）に設定され、一方、制御ゲートＣＧN+1２１２およびＣＧN-1２１１上の「サービス読出」電圧は、典型的にはＶddより上（またはアレイのすべてのプログラムされたセルの可能な限り高いしきい値電圧より上）に設定されなければならない。この実施例では、約１．４から２．０ボルトのＶDDでメモリが動作するとき、読出電圧は通常１．４から２．０ボルトの範囲で動作し、サービス読出電圧は通常３．６から４．５ボルトの範囲で動作する。
【００１２】
Ｍ１  ２３１に結合されたビット線ＢＬN２２０は、それからグラウンドに結合され、隣接するビット線ＢＬN-1２２１、ＢＬN+1２２２は、現在ＶDDであって、フローティング状態にあり、それからセンス回路に結合される。少なくとも１つの選択されたメモリセルを含む行を選択するため、選択されたワード線は、約１．６から２．０ボルトの読出電圧に設定される。隣接するビット線ＢＬN-1２２１、ＢＬN+1２２２は、選択されたメモリセルＭ１  ２３１、Ｍ２  ２３２のしきい値電圧に応じて、約ＶDDに維持されるか、または電圧が低下する。２つのメモリセルは同時に選択されるが、２つの隣接するセンスビット線ＢＬN-1２２１、ＢＬN+1２２２上の信号は、互いに独立して発展する。たとえば、メモリセルＭ１  ２３１およびＭ２  ２３２の両方が「１」または高い論理状態を記憶するとき、メモリセルＭ１  ２３１およびＭ２  ２３２を通じて、および共通のビット線ＢＬN２２０を通じて、ビット線ＢＬN-1２２１、ＢＬN+1２２２から電流が流れる。
【００１３】
隣接するメモリ部２４０、２４１または近接するメモリ部２４２、２４３における隣り合うメモリセルが過消去されたとき、隣接するビット線ＢＬN-2２２３、ＢＬN+2２２４に追加の不要な電流が流れ、ビット線ＢＬN-1２２１、ＢＬN+1２２２に結合するセンス回路を流れる電流の量に影響を与える。０ボルトより低いしきい値電圧を有する可能性のある過消去メモリセルの効果をカウントするため、隣接するおよび近接するメモリセルは、過消去メモリセルが遮断されるかオフに維持されることを信頼をもって確保するため、負の電圧にバイアスされる。負のバイアス電圧は、過消去メモリセルのしきい値電圧よりおおむね低く、−０．５から−２．０ボルトの範囲内に入るように選択される。選択された近接するまたは隣接する制御ゲート線に負のバイアス電圧を印加することにより、過消去メモリセルからの不要な電流の流れまたは電荷から、選択された（またはアドレス指定された）メモリセルを分離し保護する。
【００１４】
図２を参照して、制御ゲート回路は、メモリアレイ３０１内のメモリセル制御ゲートにバイアス電圧を印加または結合する。メモリアレイ３０１は、複数の制御ゲート線３１０〜３１４を介して、複数の制御ゲートブロックであるＣＧブロック３０４に結合される。複数の制御ゲートブロックであるＣＧブロック３０４は、複数のバイアス電圧ドライバ３０３からそれぞれの制御ゲート線３１０〜３１４へ（読出電圧、サービス読出電圧または負のバイアス電圧のような）電圧源に選択的に結合される。制御ゲート論理回路であるＣＧ論理３０２は、単一線または複数線の結合された制御線３０５を介して、各ＣＧブロック３０４を活性化または制御する。
【００１５】
制御ゲート線３１０〜３１４は、メモリセル動作を行なう目的で、選択された行の特定のメモリセルを選択または活性化する。メモリアレイ３０１内のメモリセルの行は、通常ワード線（図示せず）を介して選択または活性化され、ワード線を介して特定の行が選択されたとき、当該行内の少なくとも１つのメモリセルは、たとえば読出動作を行なうためにそのとき選択される。選択された行上の複数のメモリセルは目標とされ、負のバイアス電圧は、複数の隣接するまたは近接するメモリセルに印加され得る。読出動作では、目標
メモリセルでの記憶された論理状態にアクセスするためメモリセルに電圧が印加される。メモリセルが活性化されたとき、ビット線およびセンス回路（図示せず）は、目標メモリセルにおける記憶された値を読出す。
【００１６】
例示的な実施例では、目標メモリセル（Ｎ）の読出動作が行なわれる。上述した例示的な１対のＭＯＮＯＳメモリアレイに対しては、目標メモリセル（Ｎ）、隣接するメモリ部（または対）、および近接するメモリ部（または対）にバイアス電圧が印加される。読出電圧は、目標メモリセル（Ｎ）に印加される。ＣＧ論理回路３０２は、バイアス電圧ドライバであるＣＧドライバAから制御ゲート線３１０および目標メモリセル（Ｎ）制御ゲートに読出電圧線３０６を結合するため、制御ゲートブロックであるＣＧブロックNを活性化する。サービス読出電圧は、隣接するメモリ部に印加される。ＣＧ論理回路３０２は、バイアス電圧ドライバであるＣＧドライバBから、制御ゲート線３１１、３１２および目標メモリセル（Ｎ）に隣接するメモリセルの制御ゲートに、サービス読出電圧線３０７を結合する制御ゲートブロックであるＣＧブロックN-1、ＣＧブロックN+1を活性化する。過消去メモリセルのしきい値電圧より低い負のバイアス電圧は、近接するメモリ部に印加される。ＣＧ論理回路３０２は、バイアス電圧ドライバであるＣＧドライバCから、制御ゲート線３１３、３１４および目標メモリセル（Ｎ）に近接するメモリセルの制御ゲートに、負のバイアス線３０８を結合する制御ゲートブロックであるＣＧブロックN-2、ＣＧブロックN+2を活性化する。
【００１７】
上記の実施例において、読出電圧、選択読出電圧または負のバイアス電圧は、目標メモリセルおよび目標メモリセルに隣接および近接するメモリセルに印加される。図３を参照して、行および列に配列されたメモリセルのアレイからの目標メモリセル（またはセル）は、４１０において識別される。たとえば、目標メモリセルは、目標メモリセルの行を活性化するためにワード線を活性化し、目標メモリセルの列を活性化するためにビット線を活性化することによって活性化される。読出電圧は、４２０において目標メモリセルたとえば目標メモリセルの制御ゲートに印加される。図１の例示的な二重のＭＯＮＯＳ構造に対しては、サービス読出電圧は、目標メモリセル（図示せず）と同じ行およびそれに隣接するメモリセルに印加される。サービス読出電圧を印加することは、他のメモリセル構成に対して選択的である。負のバイアス電圧は、４３０において目標メモリセルと同じ行における他の近接するメモリセルに印加される。印加された負のバイアス電圧は、過消去メモリセルのしきい値電圧よりも小さい、負のバイアス電圧が印加されるメモリセルは、目標メモリセルに隣接するかまたは（その近隣において）近接し得る。負のバイアス電圧を印加することは、たとえ過消去条件が存在する場合であっても、隣接するまたは近接するメモリセルが遮断され、それによってデータが４４０において目標メモリセルで読出されるような時に、目標メモリセルの動作に対する信頼性が向上するということを保証する。代替的な実施例では、たとえば他のメモリ構成では、読出電圧は目標メモリセルに印加され、負のバイアス電圧は隣接するまたは近接するメモリセルに印加される。
【００１８】
この発明は、目標メモリセルと同じメモリアレイの行において選択されたセルに負のバイアス電圧を印加する。目標メモリセルに隣接するまたは近接するメモリセルへの負のバイアス電圧の印加は、隣接するおよび／または近接するメモリセルが読出またはプログラム動作の間遮断されるということを保証する。隣接するまたは近接するメモリセルを遮断することは、過消去された隣接セルから来る電流を分離する。一般的に、印加された負のバイアス電圧は、過消去メモリセルのしきい値電圧よりも低いか小さい。制御ゲート回路は、過消去メモリセルからの不要な電荷の流れまたは電流から、アドレス指定され、選択されまたは目標のメモリセルを分離し保護するために電圧を印加する。ＭＯＮＯＳメモリアレイおよびメモリセル構成に対するバイアス条件が上記で例示されたが、この発明は他のメモリ構成にも同様に適用され得る。
【００１９】
ここに記載された実施例は、この発明を具体化するいかなる適応または変形をも包含するように意図されている。この分野の当業者は、付属の特許請求の範囲の精神および範囲内での修正および変更を伴ってこの発明が実践され得ることを認識するとともに、これまでの記載を読んで理解することにより多くの他の実施例がこの分野の当業者にとって明白であることを認識するであろう。たとえば、１対のＭＯＮＯＳ構成以外のメモリ回路が用いられ得、各メモリセルに対して複数のビットまたは複数の論理状態を記憶するようにメモリセルが構築または動作され得るであろう。加えて、他のメモリアレイ構成に対し、読出電圧は目標メモリセルに印加され得、負のバイアス電圧は、サービス読出電圧を印加することなく、隣接するまたは近接するメモリセルに印加されるであろう。他のしきい値電圧、読出電圧、消去電圧またはプログラム電圧もまた、この発明の精神または範囲から逸脱することなく用いられるであろう。
【図面の簡単な説明】
【００２０】
【図１】図１は、ＭＯＮＯＳメモリアレイの例示的な回路構成である。
【図２】図２は、図１のＭＯＮＯＳメモリアレイに結合され得る制御ゲート論理回路の例示的なブロック構成である。
【図３】図３は、図１の目標メモリセルを読出す際の例示的なフロー図である。
【図１】
2009502001.tif 000003
【図２】
2009502001.tif 000004
【図３】
2009502001.tif 000005
【国際調査報告】
2009502001.tif 000006
2009502001.tif 000007