(57)【要約】巡回型Ａ／Ｄ変換器２１は、複数のキャパシタ及び演算増幅器を共用して、複雑な処理を避けて増幅型ノイズキャンセル処理及び巡回型Ａ／Ｄ変換を提供する。巡回型Ａ／Ｄ変換器２１では、ゲインステージ２３は、第１〜第３のキャパシタ３３、３５、３７及び演算増幅回路３９を用いて、ノイズキャンセル処理及び増幅を行って第１及び第２の信号レベルの差分信号を生成する。ノイズキャンセル処理では、第１の信号レベルＶＲと第２の信号レベルＶＳとの差分が生成される。この差分の増幅は、ノイズキャンセル処理に伴って行われる。ゲインステージ２３は、第１〜第３のキャパシタ３３、３５、３７及び演算増幅回路３９を用いて、差分信号の巡回型Ａ／Ｄ変換のための処理を行う。サブＡ／Ｄ変換回路２５は、演算増幅回路３９の出力（例えば、非反転出力）３９ａからの信号ＶＯＰを受ける。
2009088041.tif 000002
【特許請求の範囲】
【請求項１】
ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器であって、
第１、第２及び第３のキャパシタ並びに演算増幅回路を有し、ノイズキャンセル処理及び増幅を行って前記第１及び第２の信号レベルの差分信号を生成すると共に前記差分信号の巡回型Ａ／Ｄ変換のための処理を行うゲインステージと、
前記演算増幅回路の出力からの信号を受けるサブＡ／Ｄ変換回路と、
前記サブＡ／Ｄ変換回路に接続された論理回路と、
前記論理回路からの制御信号に応じて動作するＤ／Ａ変換回路と、
前記ゲインステージの前記ノイズキャンセル処理及び増幅並びに前記巡回型Ａ／Ｄ変換の動作を制御するためのタイミング回路と
を備え、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第１及び第２の信号レベルのいずれか一方を前記第１及び第２のキャパシタの各々に標本化すると共に、前記第３のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第１及び第２のキャパシタを介して前記第１及び第２の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第１及び第２のキャパシタの各々に格納し、
前記巡回型Ａ／Ｄ変換のための処理では、前記ゲインステージは、前記第２及び第３のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記Ｄ／Ａ変換回路からの信号を前記第１のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第１のキャパシタに前記演算値を標本化する、ことを特徴とする巡回型アナログ・ディジタル変換器。
【請求項２】
前記差分信号の増幅率は、前記第３のキャパシタの容量値と前記第１及び第２のキャパシタの容量値の和との比によって規定される、ことを特徴とする請求項１に記載された巡回型アナログ・ディジタル変換器。
【請求項３】
前記ノイズキャンセル処理では、前記第１及び第２のキャパシタは並列に接続されており、前記第３のキャパシタは前記演算増幅回路の前記入力と前記出力との間に接続されており、
前記ゲインステージは、前記演算増幅回路の前記入力と前記出力とをリセットして前記第１及び第２のキャパシタに前記第１及び第２の信号レベルのいずれか一方を受けて前記第１及び第２のキャパシタの各々に標本化電荷を格納し、
前記ゲインステージは、前記第１及び第２の信号レベルのいずれか他方を前記演算増幅回路の前記入力に前記第１及び第２のキャパシタを介して受けたことに応答して前記第１〜第３のキャパシタに前記標本化電荷を再配置して前記演算増幅回路の前記出力に前記差分信号を生成し、
前記ゲインステージは、前記差分信号を前記第１及び第２のキャパシタに標本化して、前記差分信号に応じた電荷を前記第１及び第２のキャパシタの各々に格納する、ことを特徴とする請求項１又は請求項２に記載された巡回型アナログ・ディジタル変換器。
【請求項４】
前記巡回型Ａ／Ｄ変換処理では、前記第２及び第３のキャパシタが並列に接続されており、前記第２及び第３のキャパシタが前記演算増幅回路に接続され、
前記ゲインステージは、前記Ｄ／Ａ変換回路からの信号を前記第１のキャパシタを介して前記演算増幅回路の前記入力に受けたことに応答して、前記第１のキャパシタ上の電荷を前記第２及び第３のキャパシタに転送して電荷を再配置することによって前記演算増幅回路の前記出力に前記演算値を生成し、
前記第１のキャパシタは、前記演算値を受けて前記演算値に対応した電荷を格納し、
前記巡回型Ａ／Ｄ変換処理を所望の回数で繰り返すことによって、前記サブＡ／Ｄ変換回路がビット列を提供する、ことを特徴とする請求項１〜請求項３のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項５】
前記ゲインステージは全差動構成であり、
前記ゲインステージは、第４、第５及び第６のキャパシタを更に有し、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第１及び第２の信号レベルのいずれか一方を前記第４及び第５のキャパシタの各々に標本化すると共に、前記第６のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第４及び第５のキャパシタを介して前記第１及び第２の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第４及び第５のキャパシタの各々に標本化し、
前記巡回型Ａ／Ｄ変換のための処理では、前記ゲインステージは、前記第５及び第６のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記Ｄ／Ａ変換回路からの信号を前記第４のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第４のキャパシタに前記演算値を標本化する、ことを特徴とする請求項１〜請求項４のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項６】
ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器であって、
第１、第２及び第３のキャパシタ並びに演算増幅回路を含み、前記第１及び第２の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型Ａ／Ｄ変換のための処理を行うゲインステージと、
前記演算増幅回路の出力からの信号を受けるサブＡ／Ｄ変換回路と、
前記サブＡ／Ｄ変換回路に接続された論理回路と、
前記論理回路からの制御信号に応じて動作するＤ／Ａ変換回路と、
前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型Ａ／Ｄ変換の動作を制御するためのタイミング回路と
を備え、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第１及び第２の信号レベルのいずれか一方を第１の標本化キャパシタに標本化すると共に、第１の帰還キャパシタが接続された前記演算増幅回路の入力に前記第１の標本化キャパシタを介して前記第１及び第２の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第１の標本化キャパシタ及び前記第１の帰還キャパシタに格納し、
前記巡回型Ａ／Ｄ変換のための処理では、前記ゲインステージは、第２の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記Ｄ／Ａ変換回路からの信号を第２の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第２の標本化キャパシタに前記演算値を格納し、
前記ノイズキャンセル処理は、排他的に実行可能な第１及び第２の処理モードを含み、
前記タイミング回路は、前記ゲインステージの前記第１及び第２の処理モードの動作を選択すると共に該選択された処理モードの動作を制御し、
前記第１の処理モードにおける前記ゲインステージの第１の利得は、前記第３のキャパシタの容量値と前記第１及び第２のキャパシタの容量値の和との比によって規定され、
前記第２の処理モードにおける前記ゲインステージの第２の利得は、前記第３のキャパシタの容量値と前記第１のキャパシタの容量値との比によって規定され、
前記ゲインステージは、
前記第２の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第２の帰還キャパシタが前記第２及び第３のキャパシタによって構成されるように前記第２及び第３のキャパシタの接続を提供するための第１のスイッチ手段と、
前記第１の標本化キャパシタが前記第１及び第２のキャパシタによって構成されるように前記第１及び第２のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第３のキャパシタによって構成されるように前記第３のキャパシタの接続を提供するための第２のスイッチ手段と、
前記第１の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第３のキャパシタによって構成されるように前記第３のキャパシタの接続を提供し、前記差分信号を標本化するために、前記第１の標本化キャパシタへの前記第２のキャパシタの並列接続を提供するための第３のスイッチ手段と
を含む、ことを特徴とする巡回型アナログ・ディジタル変換器。
【請求項７】
前記ノイズキャンセル処理は、第１及び第２の処理モードに対して排他的に実行可能な第３の処理モードを含み、
前記第３の処理モードにおける前記ゲインステージの第３の利得は、前記第２及び第３のキャパシタの容量値の和と前記第１のキャパシタの容量値との比によって規定され、
前記タイミング回路は、前記ゲインステージの前記第１及び第２の処理モードに加えて前記第３の処理モードの動作を選択し、
前記ゲインステージは、前記第１の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第２及び第３のキャパシタによって構成されるように前記第２及び第３のキャパシタの接続を提供するための第４のスイッチ手段を更に含む、ことを特徴とする請求項６に記載された巡回型アナログ・ディジタル変換器。
【請求項８】
ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器であって、
第１、第２及び第３のキャパシタ並びに演算増幅回路を含み、前記第１及び第２の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型Ａ／Ｄ変換のための処理を行うゲインステージと、
前記演算増幅回路の出力からの信号を受けるサブＡ／Ｄ変換回路と、
前記サブＡ／Ｄ変換回路に接続された論理回路と、
前記論理回路からの制御信号に応じて動作するＤ／Ａ変換回路と、
前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型Ａ／Ｄ変換の動作を制御するためのタイミング回路と
を備え、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第１及び第２の信号レベルのいずれか一方を第１の標本化キャパシタに標本化すると共に、第１の帰還キャパシタが接続された前記演算増幅回路の入力に前記第１の標本化キャパシタを介して前記第１及び第２の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第１の標本化キャパシタ及び前記第１の帰還キャパシタに格納し、
前記巡回型Ａ／Ｄ変換のための処理では、前記ゲインステージは、第２の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記Ｄ／Ａ変換回路からの信号を第２の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第２の標本化キャパシタに前記演算値を格納し、
前記ノイズキャンセル処理は、排他的に実行可能な第１及び第３の処理モードを含み、
前記タイミング回路は、前記ゲインステージの前記第１及び第３の処理モードの動作を選択すると共に該選択されたノイズキャンセル処理の動作を制御し、
前記第１の処理モードにおける前記ゲインステージの第１の利得は、前記第３のキャパシタの容量値と前記第１及び第２のキャパシタの容量値の和との比によって規定され、
前記第３の処理モードにおける前記ゲインステージの第３の利得は、前記第２及び第３のキャパシタの容量値の和と前記第１のキャパシタの容量値との比によって規定され、
前記ゲインステージは、
前記第２の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第２及び第３のキャパシタによって構成されるように前記第２及び第３のキャパシタの接続を提供するための第１のスイッチ手段と、
前記第１の標本化キャパシタが前記第１及び第２のキャパシタによって構成されるように前記第１及び第２のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第３のキャパシタによって構成されるように前記第３のキャパシタの接続を提供するための第２のスイッチ手段と、
前記第１の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第２及び第３のキャパシタによって構成されるように前記第２及び第３のキャパシタの接続を提供するための第４のスイッチ手段と、
を含む、ことを特徴とする巡回型アナログ・ディジタル変換器。
【請求項９】
前記サブＡ／Ｄ変換回路は、前記ゲインステージからの信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成する、ことを特徴とする請求項１〜請求項８のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項１０】
前記第２のキャパシタと前記第３のキャパシタとの比（Ｃ２／Ｃ３）はｍ−１であり、
前記第１のキャパシタと前記第３のキャパシタとの比（Ｃ１／Ｃ３）はｍであり、
ｍは２以上の数である、ことを特徴とする請求項１〜請求項９のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項１１】
前記巡回型Ａ／Ｄ変換における前記ゲインステージの利得は２である、ことを特徴とする請求項１〜請求項１０のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項１２】
前記巡回型Ａ／Ｄ変換における前記ゲインステージの利得は２未満であり、
当該巡回型アナログ・ディジタル変換器は、前記利得に関連づけられた補正係数を用いて、Ｎ回の巡回型Ａ／Ｄ変換動作による前記サブＡ／Ｄ変換回路からのディジタル値を補正して、前記Ｍ＋１（Ｎ＞Ｍ＋１）ビットのディジタル値を生成する補正回路を更に備える、ことを特徴とする請求項１〜請求項８のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項１３】
前記サブＡ／Ｄ変換回路は、前記ゲインステージからの信号を所定の基準信号と比較するコンパレータを含む、ことを特徴とする請求項１、請求項１０または請求項１２に記載された巡回型アナログ・ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、巡回型アナログ・ディジタル変換器に関する。
【背景技術】
【０００２】
特許文献１には、イメージセンサ用Ａ／Ｄ変換アレイが記載されている。同文献の図１１の示されたＡ／Ｄ変換器は、キャパシタ（Ｃ１、Ｃ２、Ｃ３）及び反転増幅器を用いてリセットノイズをノイズキャンセルすると共に、キャパシタ（Ｃ１、Ｃ２）及び反転増幅器を引き続き用いて巡回型Ａ／Ｄ変換を行う。巡回型Ａ／Ｄ変換では、キャパシタ（Ｃ３）は用いられていない。【０００３】
特許文献２には、ノイズキャンセル機能付きＡ／Ｄ変換器が記載されている。同文献の図４に示されたＡ／Ｄ変換器では、差動入力−差動出力アンプは複数のスイッチを介してキャパシタ（Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５）に接続される。キャパシタ（Ｃ５）はアンプのゲインを決定する。このＡ／Ｄ変換器は、同文献の図６に示されるように、ノイズキャンセルに５ステップを必要とする。キャパシタ（Ｃ１）にリセットレベルを格納すると共にキャパシタ（Ｃ２）に信号レベルを格納する。キャパシタ（Ｃ１）の一方の端子およびキャパシタ（Ｃ２）の一方の端子を各差動入力に接続すると共にキャパシタＣ１,Ｃ２の他方の端子同士をお互いに接続することによって、リセットレベルと信号レベルとの差分信号をアンプの出力に生成する。次いで、巡回型Ａ／Ｄ変換のためにアンプへのキャパシタ（Ｃ１〜Ｃ４）の接続を複数のスイッチを介して切り替えて、この差分信号の巡回型Ａ／Ｄ変換を２ステップで行う。巡回型Ａ／Ｄ変換の繰り返しによって、ランダムノイズが軽減されたＡ／Ｄ変換値を得る。
【特許文献１】特開２００５−１３６５４０号公報
【特許文献２】特開２００７−１０４６５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
巡回型アナログ・ディジタル変換器は、例えばＣＭＯＳイメージセンサのカラムにアレイとして集積化することに適している。しかしながら、巡回型アナログ・ディジタル変換器には増幅機能はない。低ノイズ読み出しの求めに応じるために、増幅型ノイズキャンセル回路とこれとは別の巡回型Ａ／Ｄ変換器とをカラムに集積化することはできるものの、実装面積が大きくなる。一方、特許文献１では、画素からの信号のノイズキャンセルと巡回型Ａ／Ｄ変喚との２機能を提供するために単一の回路内の構成部品の一部分を共用している。特許文献２では、増幅型ノイズキャンセル機能と巡回型Ａ／Ｄ変換との２機能を提供するために単一の回路内の構成部品の一部分を共用している。しかしながら、特許文献２における方式では回路が複雑であり、ノイズキャンセル処理のためのタイミングが複雑であり且つ処理ステップも多い。【０００５】
本発明は、複数のキャパシタ及び演算増幅器を共用して、複雑な処理を避けて増幅型ノイズキャンセル処理及び巡回型アナログ・ディジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面は、ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器（以下、「巡回型Ａ／Ｄ変換器」と記す）である。巡回型Ａ／Ｄ変換器は、（ａ）第１、第２及び第３のキャパシタ並びに演算増幅回路を有し、ノイズキャンセル処理及び増幅を行って前記第１及び第２の信号レベルの差分信号を生成すると共に前記差分信号の巡回型Ａ／Ｄ変換のための処理を行うゲインステージと、（ｂ）前記演算増幅回路の出力からの信号を受けるサブＡ／Ｄ変換回路と、（ｃ）前記サブＡ／Ｄ変換回路に接続された論理回路と、（ｄ）前記論理回路からの制御信号に応じて動作するＤ／Ａ変換回路と、（ｅ）前記ゲインステージの前記ノイズキャンセル処理及び増幅並びに前記巡回型Ａ／Ｄ変換の動作を制御するためのタイミング回路とを備える。【０００７】
前記ノイズキャンセル処理では、前記ゲインステージは、前記第１及び第２の信号レベルのいずれか一方を前記第１及び第２のキャパシタの各々に標本化すると共に、前記第３のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第１及び第２のキャパシタを介して前記第１及び第２の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第１及び第２のキャパシタの各々に格納する。【０００８】
前記巡回型Ａ／Ｄ変換のための処理では、前記ゲインステージは、前記第２及び第３のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記Ｄ／Ａ変換回路からの信号を前記第１のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第１のキャパシタに前記演算値を標本化する。【０００９】
この巡回型Ａ／Ｄ変換器によれば、ゲインステージは、第１、第２及び第３のキャパシタ並びに演算増幅回路を用いて、ノイズキャンセル処理及び増幅を行って差分信号を生成する。ゲインステージは、ノイズキャンセル処理に伴って増幅を行う。また、ゲインステージは、第１、第２及び第３のキャパシタ並びに演算増幅回路を用いて、差分信号の巡回型Ａ／Ｄ変換のための処理を行う。ノイズキャンセル処理及び増幅では、第１及び第２のキャパシタを組み合わせて用いると共に、巡回型Ａ／Ｄ変換のための処理では、第２及び第３のキャパシタを組み合わせて用いる。これよって、第１、第２及び第３のキャパシタ並びに演算増幅回路は、ノイズキャンセル処理及び増幅並びに巡回型Ａ／Ｄ変換のための処理において共用されている。【００１０】
本発明に係る巡回型Ａ／Ｄ変換器では、前記差分信号の増幅は、前記第３のキャパシタの容量値と前記第１及び第２のキャパシタの容量値の和との比によって規定される増幅率で行われる。【００１１】
この巡回型Ａ／Ｄ変換器によれば、第２及び第３のキャパシタのグループと第１のキャパシタとのキャパシタンスは、巡回型Ａ／Ｄ変換のための処理用に規定されている。この組み合わせを第１及び第２のキャパシタのグループと第３のキャパシタとに変更すると、ノイズキャンセル処理に伴って増幅が可能になる。【００１２】
本発明に係る巡回型Ａ／Ｄ変換器では、前記ノイズキャンセル処理において、前記第１及び第２のキャパシタは並列に接続されており、前記第３のキャパシタは帰還キャパシタとした前記演算増幅回路に接続されており、前記ゲインステージは、前記演算増幅回路の前記入力と前記出力とをリセットして前記第１及び第２のキャパシタに前記第１及び第２の信号レベルのいずれか一方を受けて前記第１及び第２のキャパシタの各々に標本化電荷を格納し、前記第１及び第２の信号レベルのいずれか他方を前記演算増幅回路の前記入力に前記第１及び第２のキャパシタを介して受けたことに応答して前記第１〜第３のキャパシタに前記標本化電荷を再配置して前記演算増幅回路の前記出力に前記差分信号を生成し、前記ゲインステージは、前記差分信号を前記第１及び第２のキャパシタに標本化して、前記差分信号に応じた電荷を前記第１及び第２のキャパシタの各々に格納する。【００１３】
この巡回型Ａ／Ｄ変換器によれば、ノイズキャンセル処理に用いるキャパシタを第１及び第２のキャパシタによって構成し、差分信号に応じた電荷を第１及び第２のキャパシタの各々に格納するので、引き続く巡回型Ａ／Ｄ変換のための処理において第２のキャパシタを第３のキャパシタと組み合わせできる。【００１４】
また、本発明に係る巡回型Ａ／Ｄ変換器では、前記巡回型Ａ／Ｄ変換処理において、前記第２及び第３のキャパシタが並列に接続されており、前記第２及び第３のキャパシタが帰還キャパシタとして前記演算増幅回路に接続されており、前記ゲインステージは、前記Ｄ／Ａ変換回路からの信号を前記第１のキャパシタを介して前記演算増幅回路の前記入力に受けたことに応答して、前記第１のキャパシタ上の電荷を前記第２及び第３のキャパシタに転送して電荷を再配置することによって前記演算増幅回路の前記出力に前記演算値を生成し、前記第１のキャパシタは、前記演算値を前記第１のキャパシタに標本化して前記演算値に対応した電荷を格納し、前記巡回型Ａ／Ｄ変換処理を所望の回数で繰り返すことによって、前記サブＡ／Ｄ変換回路がビット列を提供する。【００１５】
この巡回型Ａ／Ｄ変換器によれば、演算値は、演算値の生成において演算増幅回路の入力と出力との間に接続された第２及び第３のキャパシタの容量値の和と第１のキャパシタの容量値との比によって規定される比率で処理される。【００１６】
本発明の別の側面は、ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルとを有する入力信号を処理する巡回型Ａ／Ｄ変換器である。巡回型Ａ／Ｄ変換器は、（ａ）第１、第２及び第３のキャパシタ並びに演算増幅回路を含み、前記第１及び第２の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型Ａ／Ｄ変換のための処理を行うゲインステージと、（ｂ）前記演算増幅回路の出力からの信号を受けるサブＡ／Ｄ変換回路と、（ｃ）前記サブＡ／Ｄ変換回路に接続された論理回路と、（ｄ）前記論理回路からの制御信号に応じて動作するＤ／Ａ変換回路と、（ｅ）前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型Ａ／Ｄ変換の動作を制御するためのタイミング回路とを備える。前記ノイズキャンセル処理では、前記ゲインステージは、前記第１及び第２の信号レベルのいずれか一方を第１の標本化キャパシタに標本化すると共に、第１の帰還キャパシタが接続された前記演算増幅回路の入力に前記第１の標本化キャパシタを介して前記第１及び第２の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第１の標本化キャパシタ及び前記第１の帰還キャパシタに格納する。前記巡回型Ａ／Ｄ変換のための処理では、前記ゲインステージは、第２の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記Ｄ／Ａ変換回路からの信号を第２の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第２の標本化キャパシタに前記演算値を格納する。前記ノイズキャンセル処理は、排他的に実行可能な第１及び第２の処理モードを含む。前記タイミング回路は、前記ゲインステージの前記第１及び第２の処理モードの動作を選択すると共に該選択された処理モードの動作を制御する。前記第１の処理モードにおける前記ゲインステージの第１の利得は、前記第３のキャパシタの容量値と前記第１及び第２のキャパシタの容量値の和との比によって規定され、前記第２の処理モードにおける前記ゲインステージの第２の利得は、前記第３のキャパシタの容量値と前記第１のキャパシタの容量値との比によって規定される。前記ゲインステージは、前記第２の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第２の帰還キャパシタが前記第２及び第３のキャパシタによって構成されるように前記第２及び第３のキャパシタの接続を提供するための第１のスイッチ手段と、前記第１の標本化キャパシタが前記第１及び第２のキャパシタによって構成されるように前記第１及び第２のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第３のキャパシタによって構成されるように前記第３のキャパシタの接続を提供するための第２のスイッチ手段と、前記第１の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第３のキャパシタによって構成されるように前記第３のキャパシタの接続を提供し、前記差分信号を標本化するために、前記第１の標本化キャパシタへの前記第２のキャパシタの並列接続を提供するための第３のスイッチ手段とを含む。【００１７】
この巡回型Ａ／Ｄ変換器によれば、本発明の一側面に係る巡回型Ａ／Ｄ変換器におけるノイズキャンセル処理及び巡回型Ａ／Ｄ変換のための処理に加えて、キャパシタの組み合わせにより、追加の処理モードを実行可能である。キャパシタの組み合わせの変更により、第１及び第２の処理モードおける増幅率Ａ（＞１）を変更できる。ゲインステージは、タイミング回路からの信号に応答して動作するスイッチ手段を更に備えることができる。【００１８】
本発明に係る巡回型Ａ／Ｄ変換器では、前記ノイズキャンセル処理は、第１及び第２の処理モードに対して排他的に実行可能な第３の処理モードを含む。前記第３の処理モードにおける前記ゲインステージの第３の利得は、前記第２及び第３のキャパシタの容量値の和と前記第１のキャパシタの容量値との比によって規定され、前記タイミング回路は、前記ゲインステージの前記第１及び第２の処理モードに加えて前記第３の処理モードの動作を選択する。前記ゲインステージは、前記第１の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第２及び第３のキャパシタによって構成されるように前記第２及び第３のキャパシタの接続を提供するための第４のスイッチ手段を更に含む。【００１９】
この巡回型Ａ／Ｄ変換器によれば、ゲインステージは、更なる追加の処理モードを実行可能である。第３の処理モードでは、ノイズキャンセル処理に伴って増幅Ａ（＝１）は行われない。ゲインステージは、タイミング回路からの信号に応答して動作するスイッチ手段を更に備えることができる。【００２０】
本発明に係る更なる別の側面に係る巡回型Ａ／Ｄ変換器は、ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルとを有する入力信号を処理する巡回型Ａ／Ｄ変換器である。この巡回型Ａ／Ｄ変換器は、（ａ）第１、第２及び第３のキャパシタ並びに演算増幅回路を含み、前記第１及び第２の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型Ａ／Ｄ変換のための処理を行うゲインステージと、（ｂ）前記演算増幅回路の出力からの信号を受けるサブＡ／Ｄ変換回路と、（ｃ）前記サブＡ／Ｄ変換回路に接続された論理回路と、（ｄ）前記論理回路からの制御信号に応じて動作するＤ／Ａ変換回路と、（ｅ）前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型Ａ／Ｄ変換の動作を制御するためのタイミング回路とを備える。前記ノイズキャンセル処理では、前記ゲインステージは、前記第１及び第２の信号レベルのいずれか一方を第１の標本化キャパシタに標本化すると共に、第１の帰還キャパシタが接続された前記演算増幅回路の入力に前記第１の標本化キャパシタを介して前記第１及び第２の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第１の標本化キャパシタ及び前記第１の帰還キャパシタに格納する。前記巡回型Ａ／Ｄ変換のための処理では、前記ゲインステージは、第２の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記Ｄ／Ａ変換回路からの信号を第２の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第２の標本化キャパシタに前記演算値を格納する。前記ノイズキャンセル処理は、排他的に実行可能な第１及び第３の処理モードを含む。前記タイミング回路は、前記ゲインステージの前記第１及び第３の処理モードの動作を選択すると共に該選択されたノイズキャンセル処理の動作を制御する。前記第１の処理モードにおける前記ゲインステージの第１の利得は、前記第３のキャパシタの容量値と前記第１及び第２のキャパシタの容量値の和との比によって規定され、前記第３の処理モードにおける前記ゲインステージの第３の利得は、前記第２及び第３のキャパシタの容量値の和と前記第１のキャパシタの容量値との比によって規定される。前記ゲインステージは、前記第２の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第２及び第３のキャパシタによって構成されるように前記第２及び第３のキャパシタの接続を提供するための第１のスイッチ手段と、前記第１の標本化キャパシタが前記第１及び第２のキャパシタによって構成されるように前記第１及び第２のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第３のキャパシタによって構成されるように前記第３のキャパシタの接続を提供するための第２のスイッチ手段と、前記第１の標本化キャパシタが前記第１のキャパシタによって構成されるように前記第１のキャパシタの接続を提供すると共に、前記第１の帰還キャパシタが前記第２及び第３のキャパシタによって構成されるように前記第２及び第３のキャパシタの接続を提供するための第４のスイッチ手段とを含む。【００２１】
このＡ／Ｄ変換器によれば、ゲインステージは、タイミング回路からの信号に応答して動作するスイッチ手段を更に備えることができる。【００２２】
本発明に係る巡回型Ａ／Ｄ変換器では、前記巡回型Ａ／Ｄ変換処理において、前記第２及び第３のキャパシタが並列に接続されており、前記第２及び第３のキャパシタが帰還キャパシタとして前記演算増幅回路に接続されており、前記ゲインステージは、前記Ｄ／Ａ変換回路からの信号を前記第１のキャパシタを介して前記演算増幅回路の前記入力に受けたことに応答して、前記第１のキャパシタ上の電荷を前記第２及び第３のキャパシタに転送して電荷を再配置することによって前記演算増幅回路の前記出力に前記演算値を生成し、前記第１のキャパシタは、前記演算値を前記第１のキャパシタに標本化して前記演算値に対応した電荷を格納し、前記巡回型Ａ／Ｄ変換処理を所望の回数で繰り返すことによって、前記サブＡ／Ｄ変換回路がビット列を提供する。【００２３】
本発明に係る巡回型Ａ／Ｄ変換器では、前記サブＡ／Ｄ変換回路は、前記ゲインステージからの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む。この巡回型Ａ／Ｄ変換器によれば、サブＡ／Ｄ変換回路は、ゲインステージからの演算値に対応したディジタル値を生成する。また、本発明に係る巡回型Ａ／Ｄ変換器では、前記サブＡ／Ｄ変換回路は、前記ゲインステージからの信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成することができる。巡回型Ａ／Ｄ変換器は冗長ディジタルコードを提供する。【００２４】
本発明に係る巡回型Ａ／Ｄ変換器では、前記第２のキャパシタと前記第３のキャパシタとの比（Ｃ２／Ｃ３）はｍ−１であり、前記第１のキャパシタと前記第３のキャパシタとの比（Ｃ１／Ｃ３）はｍであり、ｍは２以上の正数であることができる。また、本発明に係る巡回型Ａ／Ｄ変換器では、前記巡回型Ａ／Ｄ変換における前記ゲインステージの利得は２であることができる。或いは、本発明に係る巡回型Ａ／Ｄ変換器では、前記巡回型Ａ／Ｄ変換における前記ゲインステージの利得は２未満であることができる。当該巡回型Ａ／Ｄ変換器は、前記利得に関連づけられた補正係数を用いて、Ｎ回の巡回型Ａ／Ｄ変換動作による前記サブＡ／Ｄ変換回路からのディジタル値を補正して、前記Ｍ＋１（Ｎ＞Ｍ＋１）ビットのディジタル値を生成する補正回路を更に備えることができる。この巡回型Ａ／Ｄ変換器は、前記サブＡ／Ｄ変換回路からのＮ個のディジタル値を補正して、前記Ｍ＋１（Ｎ＞Ｍ＋１）ビットのディジタル値を生成する補正回路を更に備えることができる。【００２５】
本発明に係る巡回型Ａ／Ｄ変換器では、前記ゲインステージは全差動構成であることができる。前記ゲインステージは、第４、第５及び第６のキャパシタを更に有し、前記ノイズキャンセル処理では、前記ゲインステージは、前記第１及び第２の信号レベルのいずれか一方を前記第４及び第５のキャパシタの各々に標本化すると共に、前記第６のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第４及び第５のキャパシタを介して前記第１及び第２の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第４及び第５のキャパシタの各々に標本化する。前記巡回型Ａ／Ｄ変換のための処理では、前記ゲインステージは、前記第５及び第６のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記Ｄ／Ａ変換回路からの信号を前記第４のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第４のキャパシタに前記演算値を標本化する。【００２６】
この巡回型Ａ／Ｄ変換器によれば、単純な動作により、全差動構成のゲインステージにおいても、増幅型ノイズキャンセル処理及び巡回型Ａ／Ｄ変換のための処理を行うことができ、しかも低ノイズ化が可能である。
【発明の効果】
【００２７】
以上説明したように、本発明によれば、複数のキャパシタ及び演算増幅器を共用して、複雑な処理を避けて増幅型ノイズキャンセル処理及び巡回型Ａ／Ｄ変換が提供される。
【図面の簡単な説明】
【００２８】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【図１】図１は本実施の形態の巡回型Ａ／Ｄ変換器の回路を概略的に示す図面である。
【図２】図２は、図１に示された巡回型Ａ／Ｄ変換器のタイミングチャートを概略的に示す図面である。
【図３】図３は、図１に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。
【図４】図４は、本実施の形態に係るＣＭＯＳイメージセンサ回路を概略的に示す図面である。
【図５】図５は、本実施の形態に係る巡回型Ａ／Ｄ変換器の変形例の回路を概略的に示す図面である。
【図６】図６は、図５に示された巡回型Ａ／Ｄ変換器の一の動作タイミングチャートを概略的に示す図面である。
【図７】図７は、図５に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。
【図８】図８は、図５に示された巡回型Ａ／Ｄ変換器の別の動作タイミングチャートを概略的に示す図面である。
【図９】図９は、図８に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。
【図１０】図１０は、本実施の形態に係る巡回型Ａ／Ｄ変換器の全差動構造の回路を示す図面である。
【図１１】図１１は、本実施の形態の巡回型Ａ／Ｄ変換器の回路を概略的に示す図面である。
【符号の説明】
【００２９】
ＶＩＮ…入力信号、ＶＲ…第１の信号レベル、ＶＳ…第２の信号レベル、Ｒｉ、Ｓｉ、ＴＸｉ…制御信号、１１…垂直シフトレジスタ、１２…イメージアレイ、１３…画素、１４…巡回型Ａ／Ｄ変換器のアレイ、１５…データレジスタ、１６…水平シフトレジスタ、１７…冗長表現−非冗長表現変換回路、２１…巡回型Ａ／Ｄ変換器、２３…ゲインステージ、２５…サブＡ／Ｄ変換回路、２７…論理回路、２９…Ｄ／Ａ変換回路、３１、３１ａ、３１ｂ…タイミング回路、３３、３５、３７…キャパシタ、３９…演算増幅回路、４１…電圧源
【発明を実施するための最良の形態】
【００３０】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の巡回型Ａ／Ｄ変換器に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
図１は、本実施の形態に係る巡回型Ａ／Ｄ変換器の回路を概略的に示す図面である。図２は、図１に示された巡回型Ａ／Ｄ変換器のタイミングチャートを概略的に示す図面である。図３は、図１に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。【００３１】
巡回型Ａ／Ｄ変換器２１は入力信号ＶＩＮを処理する。入力信号ＶＩＮは、ノイズ成分を含む第１の信号レベルＶＲと該ノイズ成分に重畳した信号成分を含む第２の信号レベルＶＳとを有する。第２の信号レベルＶＳはノイズ成分を含む。【００３２】
巡回型Ａ／Ｄ変換器２１は、ゲインステージ２３と、サブＡ／Ｄ変換回路２５と、論理回路２７と、Ｄ／Ａ変換回路２９と、タイミング回路３１とを備える。ゲインステージ２３は、第１、第２及び第３のキャパシタ３３、３５、３７並びに演算増幅回路３９を有する。ゲインステージ２３は、第１〜第３のキャパシタ３３、３５、３７及び演算増幅回路３９を用いて、ノイズキャンセル処理及び増幅を行って第１及び第２の信号レベルＶＲ、ＶＳの差分信号を生成する。ノイズキャンセル処理では、第１の信号レベルＶＲと第２の信号レベルＶＳとの差分が生成される。この差分の増幅は、ノイズキャンセル処理に伴って行われ、回路動作として同時に行われる。また、ゲインステージ２３は、第１〜第３のキャパシタ３３、３５、３７及び演算増幅回路３９を用いて、差分信号の巡回型Ａ／Ｄ変換のための処理を行う。巡回型Ａ／Ｄ変換処理は、ゲインステージ２３からの信号に応答して、サブＡ／Ｄ変換回路２５、論理回路２７及びＤ／Ａ変換回路２９によって行われる。サブＡ／Ｄ変換回路２５は、演算増幅回路３９の出力（例えば、非反転出力）３９ａからの信号ＶＯＰを受ける。サブＡ／Ｄ変換回路２５は、巡回型Ａ／Ｄ変換のための処理によりゲインステージ２３によって提供される演算値ＶＯＰを処理して、一巡回分に応じたディジタル信号ＳＤＩＧを生成する。【００３３】
この巡回型Ａ／Ｄ変換器２１によれば、ゲインステージ２３は、キャパシタ３３、３５、３７及び演算増幅回路３９を用いて、ノイズキャンセル処理・増幅を行って差分信号を生成する。また、ゲインステージ２３は、キャパシタ３３、３５、３７及び演算増幅回路３９を用いて、差分信号の巡回型Ａ／Ｄ変換のための処理を行う。巡回型Ａ／Ｄ変換におけるゲインステージの利得は２又は２未満の値であることができる。ノイズキャンセル処理及び増幅ではキャパシタ３３、３５の並列接続を用いると共に、巡回型Ａ／Ｄ変換のための処理ではキャパシタ３５、３７の並列接続を用いる。これよって、キャパシタ３３、３５、３７及び演算増幅回路３９が、ノイズキャンセル処理及び増幅並びに巡回型Ａ／Ｄ変換のための処理において共用されている。キャパシタ３３、３５、３７の値は、例えば図１に示されるように、
キャパシタ３３：Ｃ１＝（ｍ−ｎ）×Ｃ
キャパシタ３５：Ｃ２＝（ｍ−１）×Ｃ
キャパシタ３７：Ｃ３＝Ｃ
である（ｍ＞ｎ、ｎ≧０）。ｎ＝０及びｍ≧２（２以上の数）である実施例では、Ｃ１＝Ｃ２＋Ｃ３が満たされる。このとき、巡回型Ａ／Ｄ変換におけるゲインステージの利得が２である。しかしながら、後ほど説明されるように、巡回型Ａ／Ｄ変換におけるゲインステージの利得が２未満であることができる。【００３４】
サブＡ／Ｄ変換回路２５は、例えば１つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定の基準信号と比較すると共に、比較結果を示す信号を提供する。この変換回路２５を用いて、１ビットのディジタル値が得られる。コンパレータの数を増やせば、１ビットを越えるビット数のディジタル信号が得られる。サブＡ／Ｄ変換回路２５は、例えば２つのコンパレータ２５ａ、２５ｂを含むことができる。コンパレータ２５ａ、２５ｂは、それぞれ、演算値ＶＯＰ（最初の比較だけ、差分信号であるが、以下の説明では「演算値」を用いる）を基準信号＋ＶＲｅｆ／４、−ＶＲｅｆ／４と比較すると共に、図１に示されるように、比較結果信号Ｂ０、Ｂ１を提供する。
演算値ＶＯＰの範囲                    ディジタル信号
（１）−ＶＲｅｆ／４＞ＶＯＰ、          −１（Ｂ１＝０、Ｂ０＝０）
（２）ＶＲｅｆ／４≧ＶＯＰ≧−ＶＲｅｆ／４、０（Ｂ１＝０、Ｂ０＝１）
（３）ＶＯＰ＞＋ＶＲｅｆ／４、          ＋１（Ｂ１＝１、Ｂ０＝１）
となる。サブＡ／Ｄ変換回路２５が演算値ＶＯＰを所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成できる。この変換回路２５によれば、入力アナログ信号を所定の２つの基準信号と比較するので、３値のディジタル信号が得られる。【００３５】
論理回路２７は、サブＡ／Ｄ変換回路２５に接続されており、巡回型Ａ／Ｄ変換のためにＤ／Ａ変換回路２９を制御する制御信号ＳＣＯＮＴを生成する。Ｄ／Ａ変換回路２９は制御信号ＳＣＯＮＴに応じて動作し、最新の巡回型Ａ／Ｄ変換の結果に応じたＤ／Ａ信号ＳＤ／Ａを生成する。Ｄ／Ａ信号ＳＤ／Ａは、本実施例では、論理回路２７からの制御信号に応答して、例えば
（１）条件（−ＶＲｅｆ／４＞ＶＯＰ）が満たされるとき、ＳＡ／Ｄ＝ＶＲｅｆを提供する。
（２）条件（＋ＶＲｅｆ／４≧ＶＯＰ≧−ＶＲｅｆ／４）が満たされるとき、ＳＡ／Ｄ＝０を提供する。
（３）条件（ＶＯＰ＞＋ＶＲｅｆ／４）が満たされるとき、ＳＡ／Ｄ＝−ＶＲｅｆを提供する。
図４（ａ）に示されるように、これらの３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードＤを割り当てる。最初のコードは最上位桁になる。Ｄ／Ａ信号ＳＤ／Ａは、次の巡回型Ａ／Ｄ変換のためにゲインステージ２３に提供される。サブＡ／Ｄ変換回路２５及びＤ／Ａ変換回路２９には、電圧源４１が、参照信号＋ＶＲｅｆ、−ＶＲｅｆ、＋ＶＲｅｆ／４、−ＶＲｅｆ／４を供給する。【００３６】
タイミング回路３１は、ゲインステージ２３のノイズキャンセル処理・増幅及び巡回型Ａ／Ｄ変換の動作を制御する。このため、タイミング回路３１は、図２に示される制御信号及びタイミング信号をゲインステージ２３及びサブＡ／Ｄ変換回路２５に供給する。ゲインステージ２３は、タイミング回路３１からの信号に応答して動作するスイッチ手段（φＳ、φ０〜φ５）を備えることができる。このスイッチ手段は、ノイズキャンセル処理におけるキャパシタ３３、３５、３７及び演算増幅回路３９の接続を提供する。また、スイッチ手段は、巡回型Ａ／Ｄ変換のための処理におけるキャパシタ３３、３５、３７及び演算増幅回路３９の接続を提供する。【００３７】
Ａ／Ｄ変換処理は、図２に示される期間ＴＳＡＭに行われるノイズキャンセル処理・増幅と、期間ＴＡ／Ｄに行われる巡回型Ａ／Ｄ変換のための処理とを含む。【００３８】
ノイズキャンセル処理・増幅では、ゲインステージ２３は、第１及び第２の信号レベル（ＶＲ、ＶＳ）のいずれか一方（例えば、第１の信号レベルＶＲ）をキャパシタ３３、３５の各々に標本化すると共に、キャパシタ３７を帰還キャパシタとした演算増幅回路３９の入力（例えば、反転入力）３９ｂにキャパシタ３３、３５を介して第１及び第２の信号レベル（ＶＲ、ＶＳ）のいずれか他方（例えば、第２の信号レベルＶＳ）を受ける。ゲインステージ２３は、この第２番目信号の受信に応答して、演算増幅回路３９の出力３９ａに差分信号β×（ＶＲ−ＶＳ）を生成し、この差分信号をキャパシタ３３、３５の各々に標本化する。係数β（＞１）は、増幅率を示す。巡回型Ａ／Ｄ変換のための処理では、ゲインステージ２３は、キャパシタ３５、３７の各々を帰還キャパシタとした演算増幅回路３９の入力２９ｂにＤ／Ａ変換回路２９からのＤ／Ａ信号ＳＤ／Ａをキャパシタ３３を介して受けて演算増幅回路３９の出力３９ａに演算値ＶＯＰを生成すると共に、キャパシタ３３に演算値ＶＯＰを標本化する。本実施例では、演算増幅回路３９の非反転入力３９ｃは、仮想接地（或いは接地線）に接続されている。【００３９】
差分信号β×（ＶＲ−ＶＳ）の増幅は、キャパシタ３７の容量値とキャパシタ３３、３５の容量値の和との比（Ｃ１＋Ｃ２）／Ｃ３によって規定される増幅率で行われる。キャパシタ３５、３７の合成キャパシタンスと第１のキャパシタ３３とのキャパシタンスは、巡回型Ａ／Ｄ変換のための処理用に規定されている。この組み合わせをキャパシタ３３、３５のグループとキャパシタ３７とに変更すると、ノイズキャンセル処理に伴って増幅が可能になる。【００４０】
図３を参照すると、ノイズキャンセル処理・増幅に期間（ａ）、（ｂ）、（ｃ）が規定されており、巡回型Ａ／Ｄ変換のための処理には、期間（ｄ）、（ｅ）が規定されている。ゲインステージ２３のスイッチ手段によって、ノイズキャンセル処理・増幅では、キャパシタ３３、３５を組み合わせるように接続すると共に、巡回型Ａ／Ｄ変換のための処理ではキャパシタ３５、３７を組み合わせるように接続する。【００４１】
図３に示されたステップ（ａ）では、図２に示されるように、スイッチφＳ、φ０、φ２〜φ４はターンオンしており、スイッチφ１、φ５はターンオフしている。クロックφＣは、サブＡ／Ｄ変換回路（例えば２つのコンパレータ２５ａ、２５ｂ）２５の動作タイミングを決定している。スイッチ手段により以下の接続が提供される。スイッチ手段１Ａは、リセットレベルＶＲの標本化のために、キャパシタ３３、３５を標本化容量として当該アナログ・ディジタル変換器２１の信号入力２２に選択的に接続すると共に、リセットするために、帰還キャパシタとして演算増幅回路３９の入力３９ｂと出力３９ａと接続されたキャパシタ３７の両端並びに演算増幅回路３９の入力３９ｂ及び出力３９ａを選択的に接続するために設けられる。また、スイッチ手段１Ｂは、演算増幅回路３９の出力３９ａを信号入力２２から切り離すと共に、演算増幅回路３９の入力３９ｂを接地線Ｇから切り離すために設けられている。キャパシタ３３、３５は並列に接続されており、キャパシタ３３、３５の一端は演算増幅回路３９の動作により仮想接地されている。ゲインステージ２３は、演算増幅回路３９の入力３９ｂと出力３９ａとを接続してキャパシタ３７の電荷をリセットし、巡回型Ａ／Ｄ変換器２１の入力２２からリセット信号ＶＲをキャパシタ３３、３５の各々に標本化電荷を格納する。【００４２】
図３に示されたステップ（ｂ）では、図２に示されるように、スイッチφ０、φ２〜φ４はターンオンしており、スイッチφＳ、φ１、φ５はターンオフしている。スイッチ手段２Ａは、信号レベルＶＳの標本化のために、キャパシタ３３、３５を演算増幅回路３９の入力３９ｂと信号入力２２との間に選択的に接続すると共に、キャパシタ３７を演算増幅回路３９の入力３９ｂと出力３９ａとの間に帰還容量として選択的に接続するために設けられる。スイッチ手段２Ｂは、演算増幅回路３９のリセットの解除のために入力３９ｂと出力３９ａとを選択的に切り離す（以後の工程においても同様）と共に、演算増幅回路３９の出力３９ａを信号入力２２から切り離し、演算増幅回路３９の入力３９ｂを接地線Ｇから切り離すために設けられる。ゲインステージ２３は、信号レベルＶＳを演算増幅回路３９の入力３９ｂにキャパシタ３３、３５を介して受けたことに応答してキャパシタ３３、３５、３７に標本化電荷を再配置して、演算増幅回路３９の出力３９ａに差分信号を生成する。【００４３】
図３に示されたステップ（ｃ）では、図２に示されるように、スイッチφ１〜φ３、φ５はターンオンしており、スイッチφＳ、φ０、φ４はターンオフしている。スイッチ手段３Ａは、差分信号の標本化のために、キャパシタ３３、３５を演算増幅回路３９の出力３９ａと接地線Gとの間に選択的に接続し、キャパシタ３７を演算増幅回路３９の入力３９ｂと出力３９ａとを選択的に接続するために設けられている。スイッチ手段３Ｂは、信号入力２２をゲインステージ２３の入力２３ａと切り離すと共に、キャパシタ３３、３５を演算増幅回路３９の入力３９ｂから切り離すために設けられている。キャパシタ３３、３５はスイッチφ１、φ２を介して接地されており、演算増幅回路３９の出力３９ａに生成された差分信号は、スイッチφ３、φ５を介してキャパシタ３３、３５に標本化されて、差分信号に応じた電荷がキャパシタ３３、３５の各々に格納される。この差分信号は、信号φＣに応答するサブＡ／Ｄ変換回路２５に出力２３ｃを介して提供される。【００４４】
図３に示されたステップ（ｄ）では、図２に示されるように、スイッチφ２、φ４、φ５はターンオンしており、スイッチφＳ、φ０、φ１、φ３はターンオフしている。演算値ＶＯＰの生成のために、スイッチ手段４Ａは、キャパシタ３３を演算増幅回路３９の入力３９ｂとＤ／Ａ変換回路２９との間に選択的に接続すると共に、キャパシタ３５、３７を演算増幅回路３９の入力３９ｂと出力３９ａとの間に帰還容量として選択的に接続するために設けられている。スイッチ手段４Ｂは、信号入力２２をゲインステージ２３の入力２３ａと切り離すと共に、キャパシタ３３をキャパシタ３５から切り離すために設けられている。ゲインステージ３９は、Ｄ／Ａ変換回路２９からの信号を演算増幅回路３９の入力３９ｂにキャパシタ３３を介して受けて、これに応答してキャパシタ３３上の電荷をキャパシタ３５、３７に転送して電荷を再配置することによって、演算増幅回路３９の出力３９ｂに演算値ＶＯＰを生成する。演算値ＶＯＰは、演算増幅回路３９の入力３９ｂと出力３９ａとの間に接続されたキャパシタ３５、３７の容量値の和とキャパシタ３３の容量値との比によって規定される比率で処理される。【００４５】
図３に示されたステップ（ｅ）では、図２に示されるように、スイッチφ１、φ３〜φ５はターンオンしており、スイッチφＳ、φ０、φ２はターンオフしている。スイッチ手段５Ａは、演算値ＶＯＰの格納のために、標本化キャパシタとしてキャパシタ３３を演算増幅回路３９の出力３９ａと接地線Ｇとの間に選択的に接続すると共に、帰還容量としてキャパシタ３５、３７を演算増幅回路３９の入力３９ｂと出力３９ａとの間に選択的に接続するために設けられる。スイッチ手段５Ｂは、キャパシタ３３を演算増幅回路３９に入力３９ｂから切り離すと共に、キャパシタ３３をキャパシタ３５から切り離し、信号入力２２からキャパシタ３３、３５を切り離すため設けられている。キャパシタ３３は、演算値ＶＯＰをキャパシタ２２に標本化して演算値ＶＯＰに対応した電荷を格納する。図２に示されるように、巡回型Ａ／Ｄ変換処理のステップ（ｄ）及び（ｅ）を所望の回数で繰り返すステップによってサブＡ／Ｄ変換回路２５がビット列（ＢＤ０、ＢＤ１、ＢＤＮ−２）を提供する引き続く巡回型Ａ／Ｄ変換においては、キャパシタ３３、３５、３７上の電荷が、サブＡ／Ｄ変換回路２５からの信号によって制御されるＤ／Ａ信号ＳＤ／Ａに応答して再配置される。【００４６】
以上説明したように、巡回型Ａ／Ｄ変換器２１によれば、ノイズキャンセル処理に用いる標本化キャパシタをキャパシタ３３、３５により構成すると共に帰還キャパシタをキャパシタ３７により構成し、差分信号に応じた電荷をキャパシタ３３、３５の各々に格納するので、引き続く巡回型Ａ／Ｄ変換のための処理においてキャパシタ３５をキャパシタ３７と組み合わせできる。巡回型Ａ／Ｄ変換処理において、標本化キャパシタをキャパシタ３３により構成すると共に、キャパシタ３５、３７が並列に接続されており、キャパシタ３５、３７が帰還キャパシタとして演算増幅回路３９に接続されている。キャパシタの利用に無駄がない。また、スイッチφ５はキャパシタ３５と演算増幅回路３９の出力３９ａとの間に接続されている。スイッチφ５のターンオフにより、ノイズキャンセル処理及び増幅において、キャパシタ３５を演算増幅回路３９の出力３９ａから切り離している。スイッチφ３はキャパシタ３５とキャパシタ３３との間に接続されている。スイッチφ３のターンオフにより、ノイズキャンセル処理及び増幅において、キャパシタ３５をキャパシタ３３から切り離している。スイッチφ２及びφ３により、キャパシタ３３、３５の並列接続を可能にしている。スイッチφ４、φ５のターンオンにより、キャパシタ３５を演算増幅回路３９の入力３９ｂと出力３９ａとの間に接続して、キャパシタ３５、３７の並列接続を可能にしている。【００４７】
簡単のために、ｎ＝０とするとき、巡回型Ａ／Ｄ変換器２１では、キャパシタ３５とキャパシタ３７との比（Ｃ２／Ｃ３）はｍ−１であり、キャパシタ３３とキャパシタ３７との比（Ｃ１／Ｃ３）はｍである。ｍは２以上の数である。ゲインステージ２３は、キャパシタンス比（Ｃ１＋Ｃ２＋Ｃ３）／（Ｃ２＋Ｃ３）により巡回型Ａ／Ｄ変換のための処理を行う。ノイズキャンセルの際における増幅は、キャパシタ３７の容量値とキャパシタ３３、３５の容量値の和との比（Ｃ１＋Ｃ２）／Ｃ３によって規定される。【００４８】
図４（ｂ）は、図１に示されたＡ／Ｄ変換器を含むＣＭＯＳイメージセンサ回路の回路ブロックを概略的に示す図面である。垂直シフトレジスタ１１は、イメージアレイ１２を構成する画素１３に与えられる制御信号Ｒｉ、Ｓｉ、ＴＸｉを供給し、各画素１３において得られた光電荷による信号を巡回型Ａ／Ｄ変換器２１のアレイ１４へ伝送する。巡回型Ａ／Ｄ変換器２１のアレイ１４は、図１に示される複数の基本回路を含み、また各画素１３からの信号を並列して処理できる。巡回型Ａ／Ｄ変換における巡回ごとのＡ／Ｄ変換結果は、データレジスタ１５に格納され、水平シフトレジスタ１６からの制御信号により水平走査によってＡ／Ｄ変換後に読み出される。そのディジタル値は３値を取る、すなわち冗長表現になっている。これらを水平走査で読み出したディジタル値は、冗長表現−非冗長表現変換回路１７によって非冗長表現の２進数に変換される。【００４９】
図４を参照すると、巡回型Ａ／Ｄ変換器２１が、アレイ状に配置された画素を含むイメージセンサ回路に用いられている。画素１３は、フォトダイオードＰＤｉを含むセンサ回路１３ａと、センサ回路１３ａからのセンサ信号を増幅する増幅回路１３ｂとを含む。画素１３は、リセット信号を受けて内部状態を初期化する。この初期化の後に、画素１３は、フォトダイオードＰＤｉが受けた光に対応する電気信号を提供する。電気信号は、有意な信号成分だけでなくリセットノイズ等のノイズ成分も含む。各画素１３は光を電荷に変換するためのフォトダイオードＰＤｉと、いくつかのＭＯＳトランジスタＴ１〜Ｔ４とを備える。また、制御信号ＴＸｉに応答するトランジスタＴ１より電荷の移動が制御され、制御信号Ｒｉに応答するトランジスタＴ２より電荷の初期化が制御され、制御信号Ｓｉに応答するトランジスタＴ３より画素の選択が制御される。トランジスタＴ４はトランジスタＴ１とＴ２との接続点Ｊ１の電位に応答する。各画素１３では、リセット動作に応答してリセットノイズが発生される。また、各画素１３から出力される電圧には、画素毎に固有の固定パターンノイズが含まれる。また、ランダムノイズは、Ａ／Ｄ変換器２１の入力に接続される素子等により発生される。各画素１３はマトリクス状に配置され、画素１３からの信号ＶＲ、ＶＳは、増幅回路１３ｂに接続された信号線を介して、巡回型Ａ／Ｄ変換器２１のアレイ１４に伝送される。【００５０】
図５は、本実施の形態に係る巡回型Ａ／Ｄ変換器の変形例の回路を概略的に示す図面である。図６は、図５に示された巡回型Ａ／Ｄ変換器の一の動作タイミングチャートを概略的に示す図面である。図７は、図５に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。図８は、図５に示された巡回型Ａ／Ｄ変換器の別の動作タイミングチャートを概略的に示す図面である。図９は、図８に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。巡回型Ａ／Ｄ変換器２１ａは、図２、図６及び図８に示された何れのタイミングチャートによっても動作可能である。【００５１】
巡回型Ａ／Ｄ変換器２１ａは、ゲインステージ２３に替えて、差分信号の巡回型Ａ／Ｄ変換のための処理を行うゲインステージ２４を含む。ゲインステージ２４は、差分信号を生成するために、ノイズキャンセル処理を第１及び第２の処理モードで実行可能である。或いは、ゲインステージ２４は、差分信号の生成のために、ノイズキャンセル処理を第１及び第３の処理モードで実行可能である。或いは、ゲインステージ２４は、差分信号の生成のために、ノイズキャンセル処理を第１〜第３の処理モードで実行可能である。タイミング回路３１ａは、ゲインステージ２４における処理モードの動作を選択すると共に該選択されたノイズキャンセル処理の処理モードの動作及び前記巡回型Ａ／Ｄ変換の動作を制御するための制御信号を供給する。タイミング回路３１ａは、第１の処理モードにおいては、図２に示されたタイミングチャートを実行するための制御信号をゲインステージ２４に供給する。タイミング回路３１ａは、第２の処理モードにおいては、図６に示されたタイミングチャートを実行するための制御信号をゲインステージ２４に供給する。タイミング回路３１ａは、第３の処理モードにおいては、図８に示されたタイミングチャートを実行するための制御信号をゲインステージ２４に供給する。【００５２】
巡回型Ａ／Ｄ変換器２１ａでは、第１及び第２の処理モードでは、それぞれ、第１及び第２の増幅率により増幅が行われる。第１の増幅率は第２の増幅率と異なる。第１の増幅率は、キャパシタ３７の容量値とのキャパシタ３３、３５の容量値の和との比（Ｃ１＋Ｃ２）／Ｃ３によって規定される。第２の増幅率はキャパシタ３７の容量値とキャパシタ３３の容量値との比Ｃ１／Ｃ３によって規定される。例えば巡回型Ａ／Ｄ変換におけるゲインステージ２４の利得が２であるとき、この巡回型Ａ／Ｄ変換器２１ａの実施例によれば、キャパシタ３３、３５、３７の組み合わせの変更により、第１及び第２の処理モードおける増幅率（利得Ａ＞１）を変えることができる。また、第３の処理モードでは、ノイズキャンセル処理に伴って増幅（利得Ａ＝１）は行われない。例えば巡回型Ａ／Ｄ変換におけるゲインステージ２４の利得が２未満であるとき、第１及び第２の処理モードにおいて、増幅率（利得Ａ＞１）が達成される。【００５３】
第２の処理モードは、図６に示されるタイミングチャートに従う。ゲインステージ２４は、例えばリセットレベルＶＲをキャパシタ３３に標本化すると共に、キャパシタ３７を帰還キャパシタとした演算増幅回路３９の入力３９ｂにキャパシタ３３を介して、例えば信号レベルＶＳを受けたことに応答して、演算増幅回路３９の出力３９ａに差分信号の生成及び増幅を行う。この差分信号は、同様にキャパシタ３３、３５の各々に標本化される。【００５４】
第３の処理モードは、図８に示されるタイミングチャートに従う。ゲインステージ２４は、例えばリセットレベルＶＲをキャパシタ３３に標本化すると共に、キャパシタ３５、３７を帰還キャパシタとした演算増幅回路３９の入力３９ｂにキャパシタ３３を介して、例えば信号レベルＶＳを受けたことに応答して、演算増幅回路３９の出力３９ａに差分信号を生成する。この差分信号は、同様に、キャパシタ３３、３５の各々に標本化される。【００５５】
第２の処理モードをより詳細に説明する。ゲインステージ２４は、ゲインステージ２３の回路に追加されたスイッチφ６を含む。スイッチφ６はキャパシタ３５（ノードＪ２）と接地線との間に接続されている。スイッチφ６を追加するとき、図６に示されたタイミングチャートによりノイズキャンセル処理・増幅における動作が変更される。タイミング回路３１ａが、図６に示されたタイミングチャートのための制御信号を供給するとき、タイミングチャートの制御信号により、図３に示されたステップ（ａ）及び（ｂ）に替えてステップ（ｆ）及び（ｇ）が行われる。【００５６】
図７を参照すると、ノイズキャンセル処理・増幅に期間ステップ（ｆ）及び（ｇ）が規定されており、標本化にはステップ（ｃ）が用いられる。巡回型Ａ／Ｄ変換のための処理には、期間（ｄ）、（ｅ）が用いられる。【００５７】
図７に示されたステップ（ｆ）では、図７に示されるように、スイッチφＳ、φ０、φ２、φ４、φ６はターンオンしており、スイッチφ１、φ３、φ５はターンオフしている。クロックφＣは、サブＡ／Ｄ変換回路（例えば２つのコンパレータ２５ａ、２５ｂ）２５の動作タイミングを決定している。スイッチ手段により以下の接続が提供される。スイッチ手段６Ａは、リセットレベルＶＲの標本化のために、キャパシタ３３を標本化容量として当該アナログ・ディジタル変換器２１の信号入力２２と演算増幅回路３９の入力３９ｂとの間に選択的に接続し、演算増幅回路３９の入力３９ｂと仮想接地線Ｇとの間にキャパシタ３５を選択的に接続すると共に、リセットするために、演算増幅回路３９の入力３９ｂと出力３９ａとに接続されたキャパシタ３７の両端並びに演算増幅回路３９の入力３９ｂと出力３９ａとを選択的に接続するために設けられる。また、スイッチ手段６Ｂは、演算増幅回路３９の出力３９ａを接地線から切り離すと共に、キャパシタ３３を接地線Ｇから切り離し、信号入力２２ａを接地線から切り離すために設けられている。キャパシタ３３、３５の一端は演算増幅回路３９の動作により仮想接地に接続されており、キャパシタ３５の他端はスイッチφ６を介して接地線に接続されている。ゲインステージ２３は、演算増幅回路３９の入力３９ｂ及び出力３９ａ並びにキャパシタ３７の電荷をリセットし、巡回型Ａ／Ｄ変換器２１ａの入力２２からリセット信号ＶＲを受けてキャパシタ３３に標本化電荷を格納する。【００５８】
図７に示されたステップ（ｇ）では、図７に示されるように、スイッチφ０、φ２、φ４、φ６はターンオンしており、スイッチφＳ、φ１、φ３、φ５はターンオフしている。スイッチ手段７Ａは、信号レベルＶＳの標本化のために、キャパシタ３３を演算増幅回路３９の入力３９ｂと信号入力２２との間に選択的に接続すると共に、キャパシタ３７を演算増幅回路３９の入力３９ｂと出力３９ａとの間に帰還容量として選択的に接続するために設けられる。スイッチ手段７Ｂは、演算増幅回路３９のリセットを解除して入力３９ｂと出力３９ａとを選択的に切り離し、キャパシタ３５を信号入力２２ａから切り離すと共に、キャパシタ３５を演算増幅回路３９の出力３９ａから切り離し、演算増幅回路３９の入力３９ｂを接地線から切り離すために設けられる。ゲインステージ２４は、信号レベルＶＳを演算増幅回路３９の入力３９ｂにキャパシタ３３を介して受けたことに応答してキャパシタ３３、３７において標本化電荷を再配置して、演算増幅回路３９の出力３９ａに差分信号を生成する。差分信号は、ステップ（ｃ）に従って、キャパシタ３３、３５に格納される。キャパシタ３３、３５、３７に格納された電荷を用いて、巡回型Ａ／Ｄ変換をステップ（ｄ）及び（ｅ）に従って行う。【００５９】
簡単のために、ｎ＝０とするとき、巡回型Ａ／Ｄ変換器２１では、キャパシタ３５とキャパシタ３７との比（Ｃ２／Ｃ３）はｍ−１であり、キャパシタ３３とキャパシタ３７との比（Ｃ１／Ｃ３）はｍである。ｍは２以上の数である。ゲインステージ２４は、キャパシタンス比（Ｃ１＋Ｃ２＋Ｃ３）／（Ｃ２＋Ｃ３）により巡回型Ａ／Ｄ変換のための処理を行う。ノイズキャンセルの際における増幅は、キャパシタ３７の容量値とキャパシタ３３、３５の容量値の和との比Ｃ１／Ｃ３によって規定される。【００６０】
第３の処理モードをより詳細に説明する。図８に示されたタイミングチャートによりノイズキャンセル処理における動作が変更される。タイミング回路３１ａが、図８に示されたタイミングチャートのための制御信号を供給するとき、タイミングチャートの制御信号により、図３に示されたステップ（ａ）及び（ｂ）に替えてステップ（ｈ）及び（ｉ）が行われる。【００６１】
図９参照すると、ノイズキャンセル処理に期間ステップ（ｈ）及び（ｉ）が規定されており、標本化にはステップ（ｃ）が用いられる。巡回型Ａ／Ｄ変換のための処理には、期間（ｄ）、（ｅ）が用いられる。全期間を通してスイッチφ５はターンオンであり、スイッチφ６はターンオフである。【００６２】
図９に示されたステップ（ｈ）では、図９に示されるように、スイッチφＳ、φ０、φ２、φ４、φ５はターンオンしており、スイッチφ１、φ３、φ６はターンオフしている。クロックφＣは、サブＡ／Ｄ変換回路（例えば２つのコンパレータ２５ａ、２５ｂ）２５の動作タイミングを決定している。スイッチ手段により以下の接続が提供される。スイッチ手段８Ａは、リセットレベルＶＲの標本化のために、キャパシタ３３を標本化容量として当該アナログ・ディジタル変換器２１の信号入力２２に選択的に接続すると共に、リセットするために、演算増幅回路３９の入力３９ｂと出力３９ａとの間に帰還キャパシタとして選択的に接続されたキャパシタ３５、３７の両端並びに演算増幅回路３９の入力３９ｂ及び出力３９ａを選択的に接続するために設けられる。また、スイッチ手段８Ｂは、キャパシタ３３の一端を接地線Ｇから切り離し、演算増幅回路３９の入力３９ｂを接地線Ｇから切り離すと共に、演算増幅回路３９の出力３９ａを信号入力２２ａから切り離すために設けられている。キャパシタ３３の一端は演算増幅回路３９の動作により仮想接地に接続されている。ゲインステージ２３は、演算増幅回路３９の入力３９ｂと出力３９ａとを接続してキャパシタ３５、３７の電荷をリセットし、巡回型Ａ／Ｄ変換器２１の入力２２からリセットレベルＶＲを受けてキャパシタ３３に標本化電荷を格納する。【００６３】
図９に示されたステップ（ｉ）では、図９に示されるように、スイッチφ０、φ２、φ４、φ５はターンオンしており、スイッチφＳ、φ１、φ３、φ６はターンオフしている。スイッチ手段９Ａは、信号レベルＶＳの標本化のために、キャパシタ３３を演算増幅回路３９の入力３９ｂと信号入力２２との間に選択的に接続すると共に、キャパシタ３５、３７を演算増幅回路３９の入力３９ｂと出力３９ａとの間に帰還キャパシタとして選択的に接続するために設けられる。スイッチ手段９Ｂは、演算増幅回路３９のリセットを解除して入力３９ｂと出力３９ａとを選択的に切り離し、演算増幅回路３９の出力３９ａを信号入力２２から切り離すと共に、キャパシタ３３を接地線Ｇから切り離し、演算増幅回路３９の入力３９ｂを接地線Ｇから切り離すために設けられる。ゲインステージ２４は、信号レベルＶＳを演算増幅回路３９の入力３９ｂにキャパシタ３３を介して受けたことに応答してキャパシタ３３、３５、３７に標本化電荷を再配置して、演算増幅回路３９の出力３９ａに差分信号を生成する。差分信号は、ステップ（ｃ）に従って、キャパシタ３３、３５に格納される。キャパシタ３３、３５、３７に格納された電荷を用いて、巡回型Ａ／Ｄ変換をステップ（ｄ）及び（ｅ）に従って行う。【００６４】
巡回型Ａ／Ｄ変換器２１ａにおいて、簡単のために、ｎ＝０とするとき、巡回型Ａ／Ｄ変換器２１では、キャパシタ３５とキャパシタ３７との比（Ｃ２／Ｃ３）はｍ−１であり、キャパシタ３３とキャパシタ３７との比（Ｃ１／Ｃ３）はｍである。ｍは２以上の正数である。ノイズキャンセル処理における利得は、キャパシタ３７の容量値とキャパシタ３３、３５の容量値の和との比Ｃ１／（Ｃ２＋Ｃ３）＝１によって規定される。【００６５】
第１〜第３の処理モードおけるゲインステージの利得Ｇ０、Ｇ１、Ｇ２に典型例な値を示す。ｎ＝０である実施では、Ｇ０＝Ｃ１／（Ｃ２＋Ｃ３）＝１、Ｇ１＝（Ｃ１＋Ｃ２）／Ｃ３＝２ｍ−１、Ｇ２＝Ｃ１／Ｃ３＝ｍである。例えば
ｍ、利得Ｇ０、利得Ｇ１、利得Ｇ２
２、      １、      ３、      ２
３／２    １、      ５、      ３／２
である。Ａ／Ｄ変換器が同じ回路接続であるが、異なる利得で用途に応じて使い分けできる。この利得切換及びＡ／Ｄ変換のために、スイッチφ０がゲインステージ２４の入力２４ａとキャパシタ端３３ａとの間に接続され、スイッチφ１がキャパシタ端３３ｂと仮想接地Ｇとの間に接続され、スイッチφ２がキャパシタ端３３ｂとキャパシタ端３５ｂとの間に接続され、スイッチφ３がキャパシタ端３３ａとキャパシタ端３５ａとの間に接続され、スイッチφ４がキャパシタ端３３ｂ、３５ｂと入力３９ｂとの間に接続され、スイッチφ５がキャパシタ端３５ａと出力３９ａとの間に接続され、スイッチφ６がキャパシタ端３５ａと接地線との間に接続されている。これに加えて、スイッチφＳが入力３９ｂと出力３９ａとの間に接続されている。【００６６】
図１０は、本実施の形態に係る巡回型Ａ／Ｄ変換器の全差動構造の回路を示す図面である。２個のスイッチφ６を全ての期間にターンオフすれば、図１に示される回路と同様に、タイミング回路３１にから提供される制御信号によって、巡回型Ａ／Ｄ変換器２１ｂは、図２に示されるタイミングチャートに従って動作可能である。同様に、タイミング回路３１ａにから提供される制御信号によって、巡回型Ａ／Ｄ変換器２１ｂは、図６及び図９に示されるタイミングチャートに従って動作可能である。【００６７】
巡回型Ａ／Ｄ変換器２１ｂは、ゲインステージ２３に替えてゲインステージ２６を含み、論理回路２７に替えて論理回路２８を含む、Ｄ／Ａ変換回路２９に替えてＤ／Ａ変換回路３０を含む。巡回型Ａ／Ｄ変換器２１ｂでは、ゲインステージ２６は全差動構成であり、サブＡ／Ｄ変換回路は全差動構成のコンパレータを含む。ゲインステージ２６は、第４、第５及び第６のキャパシタ４３、４５、５７を更に有する。第４、第５及び第６のキャパシタタ４３、４５、４７は、それぞれ、第１、第２及び第３のキャパシタ３３、３５、３７に相補的な対応に従って接続されている。ノイズキャンセル処理・増幅では、ゲインステージ２６は、例えばリセットレベルＶＲをキャパシタ３３、３５の各々及びキャパシタ４３、４５の各々に標本化すると共に、キャパシタ３７及び４７を帰還キャパシタとした演算増幅回路４９の入力４９ｂ、４９ｃにキャパシタ３３、３５及びキャパシタ４３、４５を介して信号レベルＶＳを受けたことに応答して、演算増幅回路４９の出力４９ａ、４９ｄに差分信号及びその相補信号を生成し、これらの信号をそれぞれキャパシタ３３、３５の各々及びキャパシタ４３、４５の各々に標本化する。巡回型Ａ／Ｄ変換のための処理では、ゲインステージ２６は、キャパシタ３５、３７の各々及びキャパシタ４５、４７の各々を帰還キャパシタとした演算増幅回路４９の入力４９ｂ、４９ｃにＤ／Ａ変換回路３０からの信号をキャパシタ３３及び４３を介して受けて演算増幅回路４９の出力４９ａ、４９ｄに演算値ＶＯＰ＋、ＶＯＰ−を生成すると共に、キャパシタ３３及び４３に演算値ＶＯＰ＋、ＶＯＰ−を標本化する。巡回型Ａ／Ｄ変換器２１ｂによれば、単純な動作により、全差動構成のゲインステージ２６においても、増幅型ノイズキャンセル処理及び巡回型Ａ／Ｄ変換のための処理を実行でき、しかも低ノイズ化が可能である。【００６８】
図１１は、本実施の形態の巡回型Ａ／Ｄ変換器の回路を概略的に示す図面である。この実施例では、巡回型Ａ／Ｄ変換処理における利得が２未満であり、これを「２−ａ」と表す。シンボル「ａ」は１未満の正の数である。２未満の利得を用いることによって３値のディジタル冗長コードを用いることが不要になり、回路規模の縮小が可能になる。２未満の利得は、図１１に示された回路において、ｎ＝１、ｍ＝８と設定すると、利得（Ｃ１＋Ｃ２＋Ｃ３）／（Ｃ２＋Ｃ３）＝１＋（ｍ−ｎ）／ｍ＝１．８７５（ａ＝０．１２５）を得る。このキャパシタ比を用いるとき、ノイズキャンセル処理では、１を越える利得として、Ｇ１＝１４及びＧ２＝７を選択的に用いることができる。図１１（ａ）を参照すると、巡回型Ａ／Ｄ変換器２１ｂは、サブＡ／Ｄ変換回路２５からの信号ＳＤＩＧ（Ｂ０）のＮ個のディジタル値を補正して、Ｍ＋１ビットのディジタル値を生成する補正回路７０を含む。但し、Ｎ＝（Ｍ＋１）×ｌｏｇ（２）／ｌｏｇ（１−ａ）である。このために、巡回型Ａ／Ｄ変換器は、Ｍ＋１ビットのディジタル値を生成するためにＮ回（Ｎ＞Ｍ＋１）の巡回動作を行う。サブＡ／Ｄ変換回路（例えば２つのコンパレータ２５ａ、２５ｂ）２５はクロックφｃの動作タイミングに応じて動作する。例えば、ａ＝０．１２５、Ｍ＝１４であるとき、Ｎ＝１６．５４ビット、すなわち１７ビットに相当する巡回が必要である。【００６９】
ゲインステージ１３の利得が２未満であるので、
【数１】
2009088041.tif 000003
アナログ入力信号に対応する真のディジタル値を「Ｘ０」と記す。ディジタル値Ｘ０はＶＩＮ／ＶＲ、（ＶＲ＝ＶＲｅｆ）をディジタル化した値である。
【数２】
2009088041.tif 000004
第ｉ回目の演算増幅器の出力Ｘｉと記し、１ビットのＡ／Ｄ変換値を「＋１」又は「−１」をとるＤｉを用いて表すと共に、式（２）からＸ２〜ＸＮを求めて、これらを順に代入すると、
【数３】
2009088041.tif 000005
となる。第１項は残差であるので、十分に小さい。この項を無視すると、
【数４】
2009088041.tif 000006
が得られる。総和記号は積和演算である。ｕｉ＝（２−ａ）−１−ｉと定義すると、総和記号の項は、
【数５】
2009088041.tif 000007
と書くことができる。故に、補正回路７０は、積和演算回路、或いは等価的な積和演算を行う回路を含む。【００７０】
補正回路７０における補正は、巡回型Ａ／Ｄ変換における利得に関連づけられた補正係数を用いてビット列（Ｎビット）の演算処理を行う。サブＡ／Ｄ変換回路２５は、演算値ＶＯＰを比較するための単一のコンパレータ２５ｃを含む。論理回路２７は、サブＡ／Ｄ変換回路２５からの信号ＳＤＩＧ（Ｂ０）に応答して、巡回型Ａ／Ｄ変換のためにＤ／Ａ変換回路２９を制御する制御信号ＳＣＯＮＴ（φＤＮ、φＤＰ）を生成する。Ｄ／Ａ変換回路２９は制御信号ＳＣＯＮＴに応じて動作し、最新の巡回型Ａ／Ｄ変換の結果に応じたＤ／Ａ信号ＳＤ／Ａを生成する。Ｄ／Ａ信号ＳＤ／Ａは、本実施例では、論理回路２７からの制御信号に応答して、例えば下記の２値を提供する。
（１）条件（０≧ＶＯＰ）が満たされるとき、ＳＡ／Ｄ＝ＶＲｅｆ
（２）条件（ＶＯＰ＞０）が満たされるとき、ＳＡ／Ｄ＝−ＶＲｅｆ
図１１（ｂ）には、タイミング回路からの信号に応じて動作するゲインステージ２３が示されている。ノイズキャンセル処理は、上記の実施例と同様に、図１１（ｂ）示される回路によって行われる。なお、必要な機能に応じたスイッチ手段が、スイッチ手段１Ａ〜９Ｂから選択される。【００７１】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【００７２】
以上説明したように、本実施の形態に係る発明は、ゲインを持つノイズキャンセル機能を設けた巡回型Ａ／Ｄ変換に関する。ＣＭＯＳイメージセンサのカラムにおいて、増幅機能をもつノイズキャンセル回路を用いることによって、低ノイズの読み出しを行うことができる。画素からの読出信号を増幅することによって、読み出し以降の信号線において重畳されるノイズ振幅を相対的に下げると共に、またノイズキャンセル回路のアンプ自身により発生されるノイズやＣＭＯＳイメージセンサの画素内のアンプにより発生される熱ノイズからの影響を低減できる。結果として、低ノイズの読み出しが提供される。また、イメージセンサのカラムにＡ／Ｄ変換器をアレイ状に配列して集積化回路を構成し、Ａ／Ｄ変換器を並列に動作させることによって高速のＡ／Ｄ変換が実現される。一旦ディジタル信号に変換された後は、ノイズが重畳しないため低ノイズの信号読み出しに有効である。これまで回路方式では増幅型ノイズキャンセル器とＡ／Ｄ変換器との両方をカラムに集積化することはできる。しかしながら、増幅型ノイズキャンセル器とＡ／Ｄ変換器は別々の回路であるので、実装面積が大きくなる。【００７３】
一方、本実施の形態では、ゲインを持たせたノイズキャンセル処理と巡回型Ａ／Ｄ変換処理を共通のキャパシタとオペアンプを用いて行うことができ、小さい面積の回路で実現できる。また、ゲインを持たせたノイズキャンセル処理により、低ノイズのイメージセンサが実現できる。【００７４】
したがって、本発明によれば、単純な動作により、効果的に増幅型ノイズキャンセル処理を行うことができ、しかも低ノイズ化が可能な巡回型Ａ／Ｄ変換器が提供される。増幅型ノイズキャンセル処理及び巡回型Ａ／Ｄ変換処理のために、複数のキャパシタ及び１個の演算増幅回路を無駄なく共有できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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