(57)【要約】  クロックの位相を調整する位相制御装置において、位相制御装置は、第１のクロック、第２のクロック及び制御コードを受けて、前記制御コードに対応した位相のクロックを出力する位相調整器（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ−３が備えられる。これらの位相調整器は、縦列接続となるように３段に設けられる。これらの位相調整器（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ−３の制御コードは、互いに連動して変化させられる。従って、位相調整器単体でクロックの位相を調整する場合に比べて、各位相調整器の解像度（調整粒度）をＮとすると、Ｎの段数乗まで位相の調整粒度を微少にすることができる。よって、ＳＳＣに使用した場合は、ピークパワー低減値が改善され、また、クロックリカバリ回路に適用した場合は高速化される。
2009107173.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック、第２のクロック及び制御コードを受け、その制御コードに対応した位相のクロックを出力する位相調整器を備えた位相制御装置において、
前記位相調整器は、縦列接続となるように多段に設けられ、
前記多段の位相調整器の制御コードは、互いに連動して変化させられる
ことを特徴とする位相制御装置。
【請求項２】
前記請求項１記載の位相制御装置において、
前記多段の位相調整器の制御コードを時系列的に周期的に変化させることにより、当該周期で出力クロックの周波数変調を実施させる
ことを特徴とする位相制御装置。
【請求項３】
前記請求項１記載の位相制御装置を備え、
前記位相制御装置がクロックの位相調整用に供されている
ことを特徴とするデータ通信システム。
【請求項４】
前記請求項２記載の位相制御装置を備え、
前記位相制御装置からのクロックにより、通信データの周波数変調が実施される
ことを特徴とするデータ通信システム。
【請求項５】
前記請求項３記載のデータ通信システムにおいて、
前記位相制御装置からの位相調整の調整量を入力データに応じて動的に変化させるようにした
ことを特徴とするデータ通信システム。
【請求項６】
前記請求項５記載のデータ通信システムにおいて、
前記入力データを等化するイコライザを備え、
前記位相調整器への複数クロックにより入力データをオーバーサンプリングし、このオーバーサンプリングの結果に基づいて、前記イコライザの強度設定を実施する
ことを特徴とするデータ通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩの内部クロックの位相調整を行う位相調整装置、及びその位相調整機能を利用したデータ通信システムに関するものである。
【背景技術】
【０００２】
近年の高速インターフェースＬＳＩにおいては、クロックの位相を調整してクロックリカバリやＳｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ−Ｃｌｏｃｋｉｎｇ（ＳＳＣ）を実施する場合がある（例えば、非特許文献１参照）。【０００３】
このように、クロックの位相を調整する位相制御装置は、図３（ａ）に示すように、フェーズインターポレータＰＩを使用し、このフェーズインターポレータＰＩにデジタル制御コードＰＩＣＴＲＬ、ＮＰＩＣＴＲＬを入力することにより、一対の差動クロック入力（Ａ＋，Ａ−，Ｂ＋，Ｂ−）の位相補間をして、図３（ｂ）に示すように、その制御コードに対応した位相のクロック（ＯＵＴ＋，ＯＵＴ−）を出力する。【０００４】
ところで、このようなフェーズインターポレータＰＩを使用して高速データの位相を調整する場合、通常の１ビット当りの調整の粒度は、１０ｐｓ程度である。この粒度で周波数変調をする場合、数十ＭＨｚのクロックであれば、１０ｐｓ程度の毎回のシフトで０．５％（５０００ｐｐｍ）の変調が可能であるが、１．５ＧＨｚのクロックであれば、図１２に示すように、０．５％（５０００ｐｐｍ）の変調で約０．１ｐｓの粒度が必要となる。従って、従来では、毎回クロックのシフトをさせるのではなく、数回に１回だけシフトするようにして、平均値として０．１ｐｓ程度のシフト量になるようにしている。
【非特許文献１】M. Aoyama, K. Ogasawara, M. Sugawara, T. Ishibashi, T. Ishibashi, S. Shimoyama, K. Yamaguchi, and T. Yanagida, “3Gbps, 5000ppm Spread Spectrum SerDes PHY with frequency tracking Phase Interpolator for Serial ATA," 2003 Symposium on VLSI Circuits Digest of Technical Papers pp. 107-110, June 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の方式では、間欠的なシフトであるため、周波数変調によるピークパワーの低減値が、５ｄＢ程度に留まっていた。【０００６】
また、従来のように、フェーズインターポレータＰＩのような位相調整器を用いてクロックデータリカバリ（ＣＤＲ）を行う場合は、やはり位相シフトの粒度がネックになって、クロックリカバリの高速化に限界があった。【０００７】
本発明の目的は、位相制御装置において、位相調整の粒度を微細にして、Ｓｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ−Ｃｌｏｃｋｉｎｇ（ＳＳＣ）のピークパワー低減値を改善したり、クロックリカバリの高速化を図ることにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明では、位相制御装置において、位相調整器を縦列接続となるように多段に設け、これらの位相調整器の制御コードを互いに連動して変化させることにより、前記位相調整器単独の場合に比べて、位相調整量を微少にすることとする。【０００９】
すなわち、本発明の位相制御装置は、第１のクロック、第２のクロック及び制御コードを受け、その制御コードに対応した位相のクロックを出力する位相調整器を備えた位相制御装置において、前記位相調整器は、縦列接続となるように多段に設けられ、前記多段の位相調整器の制御コードは、互いに連動して変化させられることを特徴とする。【００１０】
本発明は、前記位相制御装置において、前記多段の位相調整器の制御コードを時系列的に周期的に変化させることにより、当該周期で出力クロックの周波数変調を実施させることを特徴とする。【００１１】
本発明のデータ通信システムは、前記位相制御装置を備え、前記位相制御装置がクロックの位相調整用に供されていることを特徴とする。【００１２】
本発明のデータ通信システムは、前記位相制御装置を備え、前記位相制御装置からのクロックにより、通信データの周波数変調が実施されることを特徴とする。【００１３】
本発明は、前記データ通信システムにおいて、前記位相制御装置からの位相調整の調整量を入力データに応じて動的に変化させるようにしたことを特徴とする。【００１４】
本発明は、前記データ通信システムにおいて、前記入力データを等化するイコライザを備え、前記位相調整器への複数クロックにより入力データをオーバーサンプリングし、このオーバーサンプリングの結果に基づいて、前記イコライザの強度設定を実施することを特徴とする。【００１５】
以上により、本発明では、位相調整器単体で位相を調整する場合に比べて、各位相調整器の解像度（調整粒度）をＮとすると、Ｎの段数乗まで位相の調整粒度を微少にすることができるので、ＳＳＣに使用した場合は、ピークパワー低減値を改善できるし、クロックリカバリ回路に適用した場合は、高速化することができる。【００１６】
つまり、前記位相調整器の制御コードを時系列的に周期的に変化させることによって、当該周期で出力クロックの周波数変調を実施させるようにすれば、クロックのピークパワーの低減が図れるし、クロックの位相調整に供すれば、微小にクロックを制御することができるので、データ通信システムの高速化が図れるのである。【００１７】
また、本発明では、本位相調整装置をデータ通信システムに適用して、通信データの周波数変調を実施するので、伝送線路におけるデータからの電磁放射（ＥＭＩ）のピークパワーを下げることができる。【００１８】
更に、本発明では、位相調整の調整量を動的に変化させるので、データ通信システムのデータ受信において、入力データの周波数変動が大きい場合は、クロックのシフト量も大きくできるので、入力データに対するクロックの追随性能、つまり、いわゆるジッタトレランスを向上させることができる。【００１９】
加えて、本発明では、入力データをオーバーサンプリングし、その結果に基づいてイコライザの強度設定を実施するので、イコライザを外部の伝送線路の特性に合わせて適応的に制御することができ、通信品質を向上させることができる。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、位相調整器単体で位相を調整する場合に比べて、位相調整器の位相の解像度（調整粒度）を微少にすることができるので、ＳＳＣに使用した場合は、ピークパワー低減値を改善できると共に、クロックリカバリ回路に適用した場合は、高速化することが可能である。
【図面の簡単な説明】
【００２１】
【図１】図１は本発明の実施形態１の位相制御装置を示す図である。
【図２】図２は同位相制御装置に備えるクロックセレクタの回路図である。
【図３】図３（ａ）は同位相制御装置に備えるフェーズインターポレータの回路図、同図（ｂ）はそのフェーズインターポレータによる位相補間のシミュレーション結果を示す図である。
【図４】図４は同位相制御装置に備えるコードジェネレータの回路図である。
【図５】図５（ａ）は同位相制御装置に備えるステートマシンのステートダイヤグラムを示す図、同図（ｂ）は同ステートマシンによる周波数の変調の様子を示す図である。
【図６】図６（ａ）は同位相制御装置の位相調整においてＢｕｄｄｙ ＣｌｏｃｋをΔＴずつ加算して位相シフトを繰り返す様子を説明する図、同図（ｂ）はＢｕｄｄｙ Ｃｌｏｃｋが３１ΔＴまでシフトした場合の位相調整の様子を説明する図である。
【図７】図７は同位相制御装置に備えるデューティサイクルコレクタの動作説明図である。
【図８】図８は同位相制御装置を備えたデータ通信システムのブロックダイヤグラムを示す図である。
【図９】図９は同データ通信システムに備える位相制御装置（ＤＰＣ）のブロック図である。
【図１０】図１０は同データ通信システムに備えるレシーバのステートダイヤグラムを示す図である。
【図１１】図１１は同レシーバにおいて動的に位相のシフト量を変更した場合のジッタトレランスのシミュレーション結果を示す図である。
【図１２】図１２は周波数変調のコンセプト図である。
【図１３】図１３（ａ）は同レシーバに備えるイコライザの回路図、同図（ｂ）は同イコライザに備えるレシーバアンプの回路図である。
【図１４】図１４は同イコライザの調整シーケンスを示す図である。
【符号の説明】
【００２２】
ＤＦＣ、ＤＰＣ              位相制御装置
ＰＩ-１１，ＰＩ-１２，
ＰＩ-２，ＰＩ-３        フェーズインターポレータ（位相調整器）
ＣＰＳ-ｔ，ＣＰＳ-ｃ        クロックフェーズシフタ
ＤＣＣ                      デューティサイクルコレクタ
ＤｔｏＳ                    差動シングル変換器
ＣＳ１,ＣＳ２              クロックセレクタ
ＣＧ                       コードジェネレータ
ＳＭ                       ステートマシン
ＴＸ                       トランスミッタ
ＲＸ                       レシーバ
３０                       イコライザ
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好適な実施の形態について詳細に説明する。【００２４】
尚、以下に説明する本発明の実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。【００２５】
図１に示す位相制御装置ＤＦＣは、ＰＬＬ１からの７５０ＭＨｚの６相のクロックを受ける正補のクロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃと、デューティサイクルコレクタＤＣＣとを備えている。【００２６】
クロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃは、各々、前記ＰＬＬ１からの６相のクロックから２対の差動クロックを選択する２個のクロックセレクタＣＳ１、ＣＳ２と、このクロックセレクタで選択された差動クロックから位相が制御された差動クロックを生成する縦列接続された１段目に２個及び２段目に１個のフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２と、これらフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２とクロックセレクタＣＳ１、ＣＳ２とに制御コードａ−ｆ_ｓ、ａ−ｆ_ｅ、ｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅを供給するコードジェネレータＣＧと、このコードジェネレータＣＧを制御するステートマシンＳＭとを備えており、２段目フェースインターポレータＰＩ-２からの位相を制御したクロックが前記デューティサイクルコレクタＤＣＣへ供給される。【００２７】
前記デューティサイクルコレクタＤＣＣは、正補のクロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃからのクロックを補間する３段目のフェーズインターポレータＰＩ-３と、このフェーズインターポレータＰＩ-３の差動クロックを差動／シングル変換するＤＳ変換器（ＤｔｏＳ）とを備えている。【００２８】
前記クロックセレクタＣＳ１、ＣＳ２は、図２に示すように、正補のクロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃに対応した第１セレクタ１０及び第２セレクタ１１での複数のスイッチの組み合わせであり、制御信号ａ−ｆに従って、２対の差動クロック（第１及び第２のクロック）Ａ＋，Ａ−、Ｂ＋，Ｂ−を選択する。【００２９】
前記３段のフェーズインターポレータ（位相調整器）（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ-３は、図３に示すような従来と同様なものが使用され、５ビットの位相制御が実施される。このフェーズインターポレータは、図１に示すように縦列に接続して使用されており、１段目フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）で３２階調の粒度をもち、２段目フェーズインターポレータＰＩ-２では、３２ｘ３２で１０２４階調の粒度を持つ。また、前記デューティサイクルコレクタＤＣＣ内の３段目フェーズインターポレータＰＩ-３では、デューティ補正のために中央の位相を選択しているので、２階調の粒度を持つことなり、結局、前記の３段のフェーズインターポレータで２０４８階調の位相シフトが可能になるのである。【００３０】
前記コードジェネレータＣＧは、図４に示すように、５ビットのカウンタ５、６と３ビットのカウンタ７と、２個のアダー８、９を備えており、ステートマシンＳＭからの制御信号ｕｐ_ｄｎ、 ｍｏｄｅ、ＳＭ_ｃａｒｒｙに応じて、カウントを実施する。モードデコーダＭＤでカウンタのステップを制御し、アップダウン信号ｕｐ_ｄｎに応じてカウントのインクリメントとデクリメントを切り替える。【００３１】
前記クロックセレクタＣＳ１、ＣＳ２の制御コードａ−ｆ_ｓ、ａ−ｆ_ｅと、１段目フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）の制御コードｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅは、クロックセレクタＣＳ１、ＣＳ２の制御コードａ−ｆ_ｓ、ａ−ｆ_ｅが上位で、フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）の制御コードｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅが下位のビットの関係になり、下位の制御コードｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅがｆｕｌｌになると、ｃａｒｒｙをたてて、上位の制御コードａ−ｆ_ｓ、ａ−ｆ_ｅを変化させるのである。これは、大枠はクロックセレクタＣＳ１、ＣＳ２で位相補間するクロックを選択し、この選択されたクロックの位相をフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）で微妙に補間するのである。【００３２】
これらのコード生成は、フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）からの合計２対の差動クロックＢａｓｅ Ｃｌｏｃｋ、Ｂｕｄｄｙ Ｃｌｏｃｋの各々について実施される。【００３３】
図５に、ステートマシンＳＭのステートダイヤグラムを示す。このステートマシンＳＭは、同図（ａ）に示すように３３個のステートを有し、各ステートが、同図（ｂ）に示すような周波数の変調量（シフト量）が０〜３２ΔＴの各々に対応している。つまり、３０μｓ周期で微妙に周波数を変調させながら、ピークで０．５２％の周波数変調を実現している。【００３４】
最小シフト量は、前記の粒度の計算に示すように、３段のフェーズインターポレータで２０４８階調を持っており、更に選択される差動クロックがＴ／３（Ｔは１ビットタイム、１Ｔ＝６６７ｐｓ）の位相差を持っているので、Ｔ／６１４４（２０４８ｘ３）となる。つまり、約０．１６ｐｓのシフト量が実現できるのである。【００３５】
この位相制御装置ＤＦＣの動作を説明する。図６に示すように、７５０ＭＨｚ（２Ｔ周期）のクロックＢａｓｅ Ｃｌｏｃｋ、Ｂｕｄｄｙ Ｃｌｏｃｋは、Ｔ／３の位相差になるように選ばれており、図６（ａ）に示すように、Ｂｕｄｄｙ ＣｌｏｃｋをΔＴ（Ｔ／３／３２）ずつ加算して位相シフトを繰り返す。これにより、２段目のフェーズインターポレータＰＩ-２の出力は、ΔＴ／３２のシフト量に応じた周波数変調されたクロックが出力される。また、図６（ｂ）に示すように、Ｂｕｄｄｙ Ｃｌｏｃｋが３１ΔＴまでシフト、すなわち、制御コードｐｉ_ｃｏｄｅ_ｅがｆｕｌｌになった場合は、Ｂａｓｅ Ｃｌｏｃｋの制御コードｐｉ_ｃｏｄｅ_ｓがインクリメントされて、ΔＴだけシフトする。そして、Ｂｕｄｄｙ Ｃｌｏｃｋのシフト量は、ΔＴに戻って、またインクリメントを繰り返すのである。このように、２段のフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２でＴ／３／３２／３２＝Ｔ／３０７２のシフトが実現でき、デューティサイクルコレクタＤＣＣでＴ／６１４４の位相シフトが最終的に実現できるのである。【００３６】
次に、図７に制御コードとデューティサイクルコレクタＤＣＣとについて説明する。制御コードｐｉ_ｃｏｄｅ_ｅについて例示すると、この制御コードｐｉ_ｃｏｄｅ_ｅは７５０ＭＨｚで動作し、正補のクロックをインターリーブ動作させることにより、実質１．５ＧＨｚを実現している。このため、制御コードのアップデートが２Ｔ周期毎になるので、クロックのＨｉの期間とＬｏの期間とがΔＴだけずれてしまう。これを補うため、デューティサイクルコレクタＤＣＣにより、中央の位相選択をすることによって、Ｈｉの期間とＬｏの期間とを揃えてデューティを補正しているのである。【００３７】
上述のように、フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ-３を多段に縦列に組み合わせて、それ等の制御コードの後段用を下位ＬＳＢに、前段用を上位ＭＳＢに割り当てるように制御することによって、非常に微少なフェーズのシフトを実現できるのである。これにより、たとえ１．５ＧＨｚという高速のクロックであっても、毎回フェーズシフトさせて０．５％（５０００ｐｐｍ）という微少でダイレクトなクロック周波数変調を実現できるのである。【００３８】
続いて、上述の位相制御装置ＤＦＣを利用したデータ通信システムを図８に示す。【００３９】
図８に示したデータ通信システムは、６相のＰＬＬ１と、トランスミッタＴＸと、レシーバＲＸとからなる。【００４０】
前記トランスミッタＴＸは、上述の位相制御装置ＤＦＣを備えており、前述の動作により周波数の変調を実施したクロックによりパラレル／シリアル変換器（Ｐ／Ｓ）２０を動作させて、ドライバ２１からデータＴＤ、ＮＴＤを送信する。このデータは、周波数が微妙に変調されることとなるので、送信データにおけるＥＭＩのピークパワーの低減が達成されるのである。【００４１】
また、前記レシーバＲＸは、前記トランスミッタＴＸに設けた位相制御装置ＤＦＣとは別の位相制御装置ＤＰＣを備えている。この位相制御装置ＤＰＣは、入力されたデータの位相に応じて、クロックの位相をシフトさせてクロックリカバリを実現する。【００４２】
この位相制御装置ＤＰＣは、図９に示すように、基本的には、トランスミッタＴＸの位相制御装置ＤＦＣと同様な動作をするのであるが、コードジェネレータＣＧが、フェーズデテクタ３０ａ、３０ｂの検知結果により制御コードを生成する。すなわち、入力データとリカバリクロックＲ_ＣＬＫとを比較して、その遅れ／進みＵＰ／ＤＮをデジタルフィルタでフィルタリングし、その結果でもってステートマシンのステートを移動させて制御コードを生成している。【００４３】
これにより、入力データの位相に応じたリカバリクロックを生成してクロックリカバリを実現するとともに、非常に微少なシフト量により高速で安定した動作が実現できるのである。【００４４】
図１０にレシーバＲＸ側のステートダイヤグラムを示す。このように、ステートによって、フェーズのシフト量を変えるようになっており、遅れＤＮや進みＵＰの連続する回数Ｎ_ｓｔｅｐをカウントして、ステート遷移をしている。【００４５】
すなわち、初期状態（０．０１ＵＩ）は、シフト量は微少であるが、遅れや進みが所定回数（Ｋ１）以上連続すると、シフト量を倍増させるステート（０．０２ＵＩ）に遷移する。これは、進みや遅れが連続するということは周波数的なズレが大きいと判断して、そのズレに追随できるようシフト量を増大させるのである。この考え方を適用して、４つのステートを設けて、随時シフト量を増大又は減少させているのである。ステートの遷移の基準回数Ｋ１，Ｋ２，Ｋ３は、プログラム可能となっている。尚、値としては、Ｋ１＜Ｋ２＜Ｋ３である。【００４６】
このように動的に位相のシフト量を変更できるようにすると、図１１のシミュレーション結果に示すように、微少なシフト量（０．０１ＵＩ）に固定する場合に比べて、低周波側の追随性能が向上する。これは、遅れ、進みの繰り返し回数をカウントしてシフト量を変更しているので、低周波（カウント値大）なほど追随量が増大するからである。【００４７】
尚、大きなシフト量に固定すると、高周波側での安定性が損なわれるので、高周波側、すなわちカウント値が小さい場合は、微少シフト量に留める。【００４８】
すなわち、このように動的にシフト量を変更することによって、高周波側での安定性と低周波側での追随性能とを両立させているのである。【００４９】
尚、図８において、レシーバＲＸには、入力データを等化するイコライザ３０が設けられており、ＰＬＬ１からの多相クロックを用いてオーバーサンプリングされた結果に基づいてイコライザ３０の強度を変更することによって、良好なデータを位相制御装置ＤＰＣに入力している。【００５０】
前記イコライザ３０は、図１３(ａ)に示すように、１ビットタイム（１Ｔ）だけ遅れた入力信号をレシーバアンプ３０ａで減算しており、いわゆるＩＩＲ型で構成されている。この１ビットタイム（１Ｔ）の遅延は、同図（ａ）に示すように、ＰＬＬ１からのバイアス電流をＶＣＯレプリカのディレイライン３０ｂに与えることによって生成している。また、このディレイは外部からの調整ビットｄｅｌａｙ_ｃｔｒｌによって微調整可能となっている。また、図１３（ｂ）に示すように、前記レシーバアンプ３０ａは、ディレイライン３０ｂを通ってきた信号を、デジタルの制御ビットｅｑ_ｃｔｒｌに応じた強度にし、入力データから減算をして、ＩＩＲ型の等化を実施している。【００５１】
この制御ビットｄｅｌａｙ_ｃｔｒｌ，ｅｑ_ｃｔｒｌの制御は、図１４に示す通りである。先ず、初期値を０として、入力データを３倍のオーバーサンプリングし、そのサンプリング結果のうち最短の連続ビットを見極めて、それが３かどうかを判断する。そして、最短連続ビット＝３の場合は、制御ビットを固定する。一方、３で無い場合は、ｄｅｌａｙ_ｃｔｒｌをインクリメントして行って、最短の連続ビット長が３になるまで繰り返す。もし、ｄｅｌａｙ_ｃｔｒｌが１１（２ビットの場合）になれば、ｄｅｌａｙ_ｃｔｒｌ を０に戻すと共に、ｅｑ_ｃｔｒｌをインクリメントして、最短の連続ビットが３になるまで繰り返すのである。もし、３になるポイントが無ければ、エラーフラグを出す。【００５２】
以上説明したように、本実施形態によれば、非常に微少な位相シフトを実現できるので、高速なクロックであっても、毎回ダイレクトに位相シフトして微少な周波数変調を実現できる。これにより、従来の間欠的な位相シフトに比べて良好なＥＭＩのピークパワー低減ができるのである。また、この微少なシフトにより、ビットタイムが短いデータであっても最適ポイントにクロックのエッジを調整できるので、クロックリカバリの性能を向上させて高速化できるようになる。更に、シフト量を動的に変更することによって、ジッタトレランスにおける高周波側の安定性と低周波側の追随性能を両立させることができる。
【産業上の利用可能性】
【００５３】
以上説明したように、本発明は、位相調整器単体で位相を調整する場合に比べて、位相調整器の位相の解像度（調整粒度）を微少にすることができるので、ＳＳＣに使用した場合のピークパワー低減値を改善したり、クロックリカバリ回路に適用した場合の高速化を図るなど、位相調整装置として有用であり、またこの位相調整装置を用いて、伝送線路におけるデータからの電磁放射（ＥＭＩ）のピークパワーの低減や、ジッタトレランスの向上を図るデータ通信システムとしての用途にも適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009107173.tif 000011
【図１０】
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【図１１】
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【図１２】
2009107173.tif 000014
【図１３】
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【図１４】
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【手続補正書】
【提出日】平成22年4月15日(2010.4.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩの内部クロックの位相調整を行う位相調整装置、及びその位相調整機能を利用したデータ通信システムに関するものである。
【背景技術】
【０００２】
近年の高速インターフェースＬＳＩにおいては、クロックの位相を調整してクロックリカバリやＳｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ−Ｃｌｏｃｋｉｎｇ（ＳＳＣ）を実施する場合がある（例えば、非特許文献１参照）。
【０００３】
このように、クロックの位相を調整する位相制御装置は、図３（ａ）に示すように、フェーズインターポレータＰＩを使用し、このフェーズインターポレータＰＩにデジタル制御コードＰＩＣＴＲＬ、ＮＰＩＣＴＲＬを入力することにより、一対の差動クロック入力（Ａ＋，Ａ−，Ｂ＋，Ｂ−）の位相補間をして、図３（ｂ）に示すように、その制御コードに対応した位相のクロック（ＯＵＴ＋，ＯＵＴ−）を出力する。
【０００４】
ところで、このようなフェーズインターポレータＰＩを使用して高速データの位相を調整する場合、通常の１ビット当りの調整の粒度は、１０ｐｓ程度である。この粒度で周波数変調をする場合、数十ＭＨｚのクロックであれば、１０ｐｓ程度の毎回のシフトで０．５％（５０００ｐｐｍ）の変調が可能であるが、１．５ＧＨｚのクロックであれば、図１２に示すように、０．５％（５０００ｐｐｍ）の変調で約０．１ｐｓの粒度が必要となる。従って、従来では、毎回クロックのシフトをさせるのではなく、数回に１回だけシフトするようにして、平均値として０．１ｐｓ程度のシフト量になるようにしている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】M. Aoyama, K. Ogasawara, M. Sugawara, T. Ishibashi, T. Ishibashi, S. Shimoyama, K. Yamaguchi, and T. Yanagida, “3Gbps, 5000ppm Spread Spectrum SerDes PHY with frequency tracking Phase Interpolator for Serial ATA," 2003 Symposium on VLSI Circuits Digest of Technical Papers pp. 107-110, June 2003.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の方式では、間欠的なシフトであるため、周波数変調によるピークパワーの低減値が、５ｄＢ程度に留まっていた。
【０００７】
また、従来のように、フェーズインターポレータＰＩのような位相調整器を用いてクロックデータリカバリ（ＣＤＲ）を行う場合は、やはり位相シフトの粒度がネックになって、クロックリカバリの高速化に限界があった。
【０００８】
本発明の目的は、位相制御装置において、位相調整の粒度を微細にして、Ｓｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ−Ｃｌｏｃｋｉｎｇ（ＳＳＣ）のピークパワー低減値を改善したり、クロックリカバリの高速化を図ることにある。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明では、位相制御装置において、位相調整器を縦列接続となるように多段に設け、これらの位相調整器の制御コードを互いに連動して変化させることにより、前記位相調整器単独の場合に比べて、位相調整量を微少にすることとする。
【００１０】
すなわち、請求項１記載の発明の位相制御装置は、第１のクロック、第２のクロック及び制御コードを受け、その制御コードに対応した位相のクロックを出力する位相調整器を備えた位相制御装置において、前記位相調整器は、縦列接続となるように多段に設けられ、前記多段の位相調整器の制御コードは、互いに連動して変化させられることを特徴とする。
【００１１】
請求項２記載の発明は、前記位相制御装置において、前記多段の位相調整器の制御コードを時系列的に周期的に変化させることにより、当該周期で出力クロックの周波数変調を実施させることを特徴とする。
【００１２】
請求項３記載の発明のデータ通信システムは、前記位相制御装置を備え、前記位相制御装置がクロックの位相調整用に供されていることを特徴とする。
【００１３】
請求項４記載の発明のデータ通信システムは、前記位相制御装置を備え、前記位相制御装置からのクロックにより、通信データの周波数変調が実施されることを特徴とする。
【００１４】
請求項５記載の発明は、前記データ通信システムにおいて、前記位相制御装置からの位相調整の調整量を入力データに応じて動的に変化させるようにしたことを特徴とする。
【００１５】
請求項６記載の発明は、前記データ通信システムにおいて、前記入力データを等化するイコライザを備え、前記位相調整器への複数クロックにより入力データをオーバーサンプリングし、このオーバーサンプリングの結果に基づいて、前記イコライザの強度設定を実施することを特徴とする。
【００１６】
以上により、本発明では、位相調整器単体で位相を調整する場合に比べて、各位相調整器の解像度（調整粒度）をＮとすると、Ｎの段数乗まで位相の調整粒度を微少にすることができるので、ＳＳＣに使用した場合は、ピークパワー低減値を改善できるし、クロックリカバリ回路に適用した場合は、高速化することができる。
【００１７】
つまり、前記位相調整器の制御コードを時系列的に周期的に変化させることによって、当該周期で出力クロックの周波数変調を実施させるようにすれば、クロックのピークパワーの低減が図れるし、クロックの位相調整に供すれば、微小にクロックを制御することができるので、データ通信システムの高速化が図れるのである。
【００１８】
また、本発明では、本位相調整装置をデータ通信システムに適用して、通信データの周波数変調を実施するので、伝送線路におけるデータからの電磁放射（ＥＭＩ）のピークパワーを下げることができる。
【００１９】
更に、本発明では、位相調整の調整量を動的に変化させるので、データ通信システムのデータ受信において、入力データの周波数変動が大きい場合は、クロックのシフト量も大きくできるので、入力データに対するクロックの追随性能、つまり、いわゆるジッタトレランスを向上させることができる。
【００２０】
加えて、本発明では、入力データをオーバーサンプリングし、その結果に基づいてイコライザの強度設定を実施するので、イコライザを外部の伝送線路の特性に合わせて適応的に制御することができ、通信品質を向上させることができる。
【発明の効果】
【００２１】
以上説明したように、本発明によれば、位相調整器単体で位相を調整する場合に比べて、位相調整器の位相の解像度（調整粒度）を微少にすることができるので、ＳＳＣに使用した場合は、ピークパワー低減値を改善できると共に、クロックリカバリ回路に適用した場合は、高速化することが可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態１の位相制御装置を示す図である。
【図２】同位相制御装置に備えるクロックセレクタの回路図である。
【図３】（ａ）は同位相制御装置に備えるフェーズインターポレータの回路図、同図（ｂ）はそのフェーズインターポレータによる位相補間のシミュレーション結果を示す図である。
【図４】同位相制御装置に備えるコードジェネレータの回路図である。
【図５】（ａ）は同位相制御装置に備えるステートマシンのステートダイヤグラムを示す図、同図（ｂ）は同ステートマシンによる周波数の変調の様子を示す図である。
【図６】（ａ）は同位相制御装置の位相調整においてＢｕｄｄｙ ＣｌｏｃｋをΔＴずつ加算して位相シフトを繰り返す様子を説明する図、同図（ｂ）はＢｕｄｄｙ Ｃｌｏｃｋが３１ΔＴまでシフトした場合の位相調整の様子を説明する図である。
【図７】同位相制御装置に備えるデューティサイクルコレクタの動作説明図である。
【図８】同位相制御装置を備えたデータ通信システムのブロックダイヤグラムを示す図である。
【図９】同データ通信システムに備える位相制御装置（ＤＰＣ）のブロック図である。
【図１０】同データ通信システムに備えるレシーバのステートダイヤグラムを示す図である。
【図１１】同レシーバにおいて動的に位相のシフト量を変更した場合のジッタトレランスのシミュレーション結果を示す図である。
【図１２】周波数変調のコンセプト図である。
【図１３】（ａ）は同レシーバに備えるイコライザの回路図、同図（ｂ）は同イコライザに備えるレシーバアンプの回路図である。
【図１４】同イコライザの調整シーケンスを示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施の形態について詳細に説明する。
【００２４】
尚、以下に説明する本発明の実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２５】
図１に示す位相制御装置ＤＦＣは、ＰＬＬ１からの７５０ＭＨｚの６相のクロックを受ける正補のクロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃと、デューティサイクルコレクタＤＣＣとを備えている。
【００２６】
クロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃは、各々、前記ＰＬＬ１からの６相のクロックから２対の差動クロックを選択する２個のクロックセレクタＣＳ１、ＣＳ２と、このクロックセレクタで選択された差動クロックから位相が制御された差動クロックを生成する縦列接続された１段目に２個及び２段目に１個のフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２と、これらフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２とクロックセレクタＣＳ１、ＣＳ２とに制御コードａ−ｆ_ｓ、ａ−ｆ_ｅ、ｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅを供給するコードジェネレータＣＧと、このコードジェネレータＣＧを制御するステートマシンＳＭとを備えており、２段目フェースインターポレータＰＩ-２からの位相を制御したクロックが前記デューティサイクルコレクタＤＣＣへ供給される。
【００２７】
前記デューティサイクルコレクタＤＣＣは、正補のクロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃからのクロックを補間する３段目のフェーズインターポレータＰＩ-３と、このフェーズインターポレータＰＩ-３の差動クロックを差動／シングル変換するＤＳ変換器（ＤｔｏＳ）とを備えている。
【００２８】
前記クロックセレクタＣＳ１、ＣＳ２は、図２に示すように、正補のクロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃに対応した第１セレクタ１０及び第２セレクタ１１での複数のスイッチの組み合わせであり、制御信号ａ−ｆに従って、２対の差動クロック（第１及び第２のクロック）Ａ＋，Ａ−、Ｂ＋，Ｂ−を選択する。
【００２９】
前記３段のフェーズインターポレータ（位相調整器）（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ-３は、図３に示すような従来と同様なものが使用され、５ビットの位相制御が実施される。このフェーズインターポレータは、図１に示すように縦列に接続して使用されており、１段目フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）で３２階調の粒度をもち、２段目フェーズインターポレータＰＩ-２では、３２ｘ３２で１０２４階調の粒度を持つ。また、前記デューティサイクルコレクタＤＣＣ内の３段目フェーズインターポレータＰＩ-３では、デューティ補正のために中央の位相を選択しているので、２階調の粒度を持つことなり、結局、前記の３段のフェーズインターポレータで２０４８階調の位相シフトが可能になるのである。
【００３０】
前記コードジェネレータＣＧは、図４に示すように、５ビットのカウンタ５、６と３ビットのカウンタ７と、２個のアダー８、９を備えており、ステートマシンＳＭからの制御信号ｕｐ_ｄｎ、 ｍｏｄｅ、ＳＭ_ｃａｒｒｙに応じて、カウントを実施する。モードデコーダＭＤでカウンタのステップを制御し、アップダウン信号ｕｐ_ｄｎに応じてカウントのインクリメントとデクリメントを切り替える。
【００３１】
前記クロックセレクタＣＳ１、ＣＳ２の制御コードａ−ｆ_ｓ、ａ−ｆ_ｅと、１段目フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）の制御コードｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅは、クロックセレクタＣＳ１、ＣＳ２の制御コードａ−ｆ_ｓ、ａ−ｆ_ｅが上位で、フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）の制御コードｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅが下位のビットの関係になり、下位の制御コードｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅがｆｕｌｌになると、ｃａｒｒｙをたてて、上位の制御コードａ−ｆ_ｓ、ａ−ｆ_ｅを変化させるのである。これは、大枠はクロックセレクタＣＳ１、ＣＳ２で位相補間するクロックを選択し、この選択されたクロックの位相をフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）で微妙に補間するのである。
【００３２】
これらのコード生成は、フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）からの合計２対の差動クロックＢａｓｅ Ｃｌｏｃｋ、Ｂｕｄｄｙ Ｃｌｏｃｋの各々について実施される。
【００３３】
図５に、ステートマシンＳＭのステートダイヤグラムを示す。このステートマシンＳＭは、同図（ａ）に示すように３３個のステートを有し、各ステートが、同図（ｂ）に示すような周波数の変調量（シフト量）が０〜３２ΔＴの各々に対応している。つまり、３０μｓ周期で微妙に周波数を変調させながら、ピークで０．５２％の周波数変調を実現している。
【００３４】
最小シフト量は、前記の粒度の計算に示すように、３段のフェーズインターポレータで２０４８階調を持っており、更に選択される差動クロックがＴ／３（Ｔは１ビットタイム、１Ｔ＝６６７ｐｓ）の位相差を持っているので、Ｔ／６１４４（２０４８ｘ３）となる。つまり、約０．１６ｐｓのシフト量が実現できるのである。
【００３５】
この位相制御装置ＤＦＣの動作を説明する。図６に示すように、７５０ＭＨｚ（２Ｔ周期）のクロックＢａｓｅ Ｃｌｏｃｋ、Ｂｕｄｄｙ Ｃｌｏｃｋは、Ｔ／３の位相差になるように選ばれており、図６（ａ）に示すように、Ｂｕｄｄｙ ＣｌｏｃｋをΔＴ（Ｔ／３／３２）ずつ加算して位相シフトを繰り返す。これにより、２段目のフェーズインターポレータＰＩ-２の出力は、ΔＴ／３２のシフト量に応じた周波数変調されたクロックが出力される。また、図６（ｂ）に示すように、Ｂｕｄｄｙ Ｃｌｏｃｋが３１ΔＴまでシフト、すなわち、制御コードｐｉ_ｃｏｄｅ_ｅがｆｕｌｌになった場合は、Ｂａｓｅ Ｃｌｏｃｋの制御コードｐｉ_ｃｏｄｅ_ｓがインクリメントされて、ΔＴだけシフトする。そして、Ｂｕｄｄｙ Ｃｌｏｃｋのシフト量は、ΔＴに戻って、またインクリメントを繰り返すのである。このように、２段のフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２でＴ／３／３２／３２＝Ｔ／３０７２のシフトが実現でき、デューティサイクルコレクタＤＣＣでＴ／６１４４の位相シフトが最終的に実現できるのである。
【００３６】
次に、図７に制御コードとデューティサイクルコレクタＤＣＣとについて説明する。制御コードｐｉ_ｃｏｄｅ_ｅについて例示すると、この制御コードｐｉ_ｃｏｄｅ_ｅは７５０ＭＨｚで動作し、正補のクロックをインターリーブ動作させることにより、実質１．５ＧＨｚを実現している。このため、制御コードのアップデートが２Ｔ周期毎になるので、クロックのＨｉの期間とＬｏの期間とがΔＴだけずれてしまう。これを補うため、デューティサイクルコレクタＤＣＣにより、中央の位相選択をすることによって、Ｈｉの期間とＬｏの期間とを揃えてデューティを補正しているのである。
【００３７】
上述のように、フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ-３を多段に縦列に組み合わせて、それ等の制御コードの後段用を下位ＬＳＢに、前段用を上位ＭＳＢに割り当てるように制御することによって、非常に微少なフェーズのシフトを実現できるのである。これにより、たとえ１．５ＧＨｚという高速のクロックであっても、毎回フェーズシフトさせて０．５％（５０００ｐｐｍ）という微少でダイレクトなクロック周波数変調を実現できるのである。
【００３８】
続いて、上述の位相制御装置ＤＦＣを利用したデータ通信システムを図８に示す。
【００３９】
図８に示したデータ通信システムは、６相のＰＬＬ１と、トランスミッタＴＸと、レシーバＲＸとからなる。
【００４０】
前記トランスミッタＴＸは、上述の位相制御装置ＤＦＣを備えており、前述の動作により周波数の変調を実施したクロックによりパラレル／シリアル変換器（Ｐ／Ｓ）２０を動作させて、ドライバ２１からデータＴＤ、ＮＴＤを送信する。このデータは、周波数が微妙に変調されることとなるので、送信データにおけるＥＭＩのピークパワーの低減が達成されるのである。
【００４１】
また、前記レシーバＲＸは、前記トランスミッタＴＸに設けた位相制御装置ＤＦＣとは別の位相制御装置ＤＰＣを備えている。この位相制御装置ＤＰＣは、入力されたデータの位相に応じて、クロックの位相をシフトさせてクロックリカバリを実現する。
【００４２】
この位相制御装置ＤＰＣは、図９に示すように、基本的には、トランスミッタＴＸの位相制御装置ＤＦＣと同様な動作をするのであるが、コードジェネレータＣＧが、フェーズデテクタ３０ａ、３０ｂの検知結果により制御コードを生成する。すなわち、入力データとリカバリクロックＲ_ＣＬＫとを比較して、その遅れ／進みＵＰ／ＤＮをデジタルフィルタでフィルタリングし、その結果でもってステートマシンのステートを移動させて制御コードを生成している。
【００４３】
これにより、入力データの位相に応じたリカバリクロックを生成してクロックリカバリを実現するとともに、非常に微少なシフト量により高速で安定した動作が実現できるのである。
【００４４】
図１０にレシーバＲＸ側のステートダイヤグラムを示す。このように、ステートによって、フェーズのシフト量を変えるようになっており、遅れＤＮや進みＵＰの連続する回数Ｎ_ｓｔｅｐをカウントして、ステート遷移をしている。
【００４５】
すなわち、初期状態（０．０１ＵＩ）は、シフト量は微少であるが、遅れや進みが所定回数（Ｋ１）以上連続すると、シフト量を倍増させるステート（０．０２ＵＩ）に遷移する。これは、進みや遅れが連続するということは周波数的なズレが大きいと判断して、そのズレに追随できるようシフト量を増大させるのである。この考え方を適用して、４つのステートを設けて、随時シフト量を増大又は減少させているのである。ステートの遷移の基準回数Ｋ１，Ｋ２，Ｋ３は、プログラム可能となっている。尚、値としては、Ｋ１＜Ｋ２＜Ｋ３である。
【００４６】
このように動的に位相のシフト量を変更できるようにすると、図１１のシミュレーション結果に示すように、微少なシフト量（０．０１ＵＩ）に固定する場合に比べて、低周波側の追随性能が向上する。これは、遅れ、進みの繰り返し回数をカウントしてシフト量を変更しているので、低周波（カウント値大）なほど追随量が増大するからである。
【００４７】
尚、大きなシフト量に固定すると、高周波側での安定性が損なわれるので、高周波側、すなわちカウント値が小さい場合は、微少シフト量に留める。
【００４８】
すなわち、このように動的にシフト量を変更することによって、高周波側での安定性と低周波側での追随性能とを両立させているのである。
【００４９】
尚、図８において、レシーバＲＸには、入力データを等化するイコライザ３０が設けられており、ＰＬＬ１からの多相クロックを用いてオーバーサンプリングされた結果に基づいてイコライザ３０の強度を変更することによって、良好なデータを位相制御装置ＤＰＣに入力している。
【００５０】
前記イコライザ３０は、図１３(ａ)に示すように、１ビットタイム（１Ｔ）だけ遅れた入力信号をレシーバアンプ３０ａで減算しており、いわゆるＩＩＲ型で構成されている。この１ビットタイム（１Ｔ）の遅延は、同図（ａ）に示すように、ＰＬＬ１からのバイアス電流をＶＣＯレプリカのディレイライン３０ｂに与えることによって生成している。また、このディレイは外部からの調整ビットｄｅｌａｙ_ｃｔｒｌによって微調整可能となっている。また、図１３（ｂ）に示すように、前記レシーバアンプ３０ａは、ディレイライン３０ｂを通ってきた信号を、デジタルの制御ビットｅｑ_ｃｔｒｌに応じた強度にし、入力データから減算をして、ＩＩＲ型の等化を実施している。
【００５１】
この制御ビットｄｅｌａｙ_ｃｔｒｌ，ｅｑ_ｃｔｒｌの制御は、図１４に示す通りである。先ず、初期値を０として、入力データを３倍のオーバーサンプリングし、そのサンプリング結果のうち最短の連続ビットを見極めて、それが３かどうかを判断する。そして、最短連続ビット＝３の場合は、制御ビットを固定する。一方、３で無い場合は、ｄｅｌａｙ_ｃｔｒｌをインクリメントして行って、最短の連続ビット長が３になるまで繰り返す。もし、ｄｅｌａｙ_ｃｔｒｌが１１（２ビットの場合）になれば、ｄｅｌａｙ_ｃｔｒｌ を０に戻すと共に、ｅｑ_ｃｔｒｌをインクリメントして、最短の連続ビットが３になるまで繰り返すのである。もし、３になるポイントが無ければ、エラーフラグを出す。
【００５２】
以上説明したように、本実施形態によれば、非常に微少な位相シフトを実現できるので、高速なクロックであっても、毎回ダイレクトに位相シフトして微少な周波数変調を実現できる。これにより、従来の間欠的な位相シフトに比べて良好なＥＭＩのピークパワー低減ができるのである。また、この微少なシフトにより、ビットタイムが短いデータであっても最適ポイントにクロックのエッジを調整できるので、クロックリカバリの性能を向上させて高速化できるようになる。更に、シフト量を動的に変更することによって、ジッタトレランスにおける高周波側の安定性と低周波側の追随性能を両立させることができる。
【産業上の利用可能性】
【００５３】
以上説明したように、本発明は、位相調整器単体で位相を調整する場合に比べて、位相調整器の位相の解像度（調整粒度）を微少にすることができるので、ＳＳＣに使用した場合のピークパワー低減値を改善したり、クロックリカバリ回路に適用した場合の高速化を図るなど、位相調整装置として有用であり、またこの位相調整装置を用いて、伝送線路におけるデータからの電磁放射（ＥＭＩ）のピークパワーの低減や、ジッタトレランスの向上を図るデータ通信システムとしての用途にも適用できる。
【符号の説明】
【００５４】
ＤＦＣ、ＤＰＣ              位相制御装置
ＰＩ-１１，ＰＩ-１２，
ＰＩ-２，ＰＩ-３        フェーズインターポレータ（位相調整器）
ＣＰＳ-ｔ，ＣＰＳ-ｃ        クロックフェーズシフタ
ＤＣＣ                      デューティサイクルコレクタ
ＤｔｏＳ                    差動シングル変換器
ＣＳ１,ＣＳ２              クロックセレクタ
ＣＧ                       コードジェネレータ
ＳＭ                       ステートマシン
ＴＸ                       トランスミッタ
ＲＸ                       レシーバ
３０                       イコライザ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のクロック、第２のクロック及び制御コードを受け、その制御コードに対応した位相のクロックを出力する位相調整器を備えた位相制御装置において、
前記位相調整器は、縦列接続となるように多段に設けられ、
前記多段の位相調整器の制御コードは、互いに連動して変化させられる
ことを特徴とする位相制御装置。
【請求項２】
前記請求項１記載の位相制御装置において、
前記多段の位相調整器の制御コードを時系列的に周期的に変化させることにより、当該周期で出力クロックの周波数変調を実施させる
ことを特徴とする位相制御装置。
【請求項３】
前記請求項１記載の位相制御装置を備え、
前記位相制御装置がクロックの位相調整用に供されている
ことを特徴とするデータ通信システム。
【請求項４】
前記請求項２記載の位相制御装置を備え、
前記位相制御装置からのクロックにより、通信データの周波数変調が実施される
ことを特徴とするデータ通信システム。
【請求項５】
前記請求項３記載のデータ通信システムにおいて、
前記位相制御装置からの位相調整の調整量を入力データに応じて動的に変化させるようにした
ことを特徴とするデータ通信システム。
【請求項６】
前記請求項５記載のデータ通信システムにおいて、
前記入力データを等化するイコライザを備え、
前記位相調整器への複数クロックにより入力データをオーバーサンプリングし、このオーバーサンプリングの結果に基づいて、前記イコライザの強度設定を実施する
ことを特徴とするデータ通信システム。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009107173.tif 000017
【図２】
2009107173.tif 000018
【図３】
2009107173.tif 000019
【図４】
2009107173.tif 000020
【図５】
2009107173.tif 000021
【図６】
2009107173.tif 000022
【図７】
2009107173.tif 000023
【図８】
2009107173.tif 000024
【図９】
2009107173.tif 000025
【図１０】
2009107173.tif 000026
【図１１】
2009107173.tif 000027
【図１２】
2009107173.tif 000028
【図１３】
2009107173.tif 000029
【図１４】
2009107173.tif 000030
【国際調査報告】
2009107173.tif 000031
2009107173.tif 000032