(57)【要約】  完全に集積されたプログラム可能混合信号送受信機は、デジタル入力および出力を有する、周波数およびプロトコルにとらわれない無線周波数集積回路（ＲＦＩＣ）を備え、送受信機は、多数の無線周波数帯域および標準についてプログラム可能であるとともに構成可能であり、多くのネットワークおよびサービスプロバイダに接続することができる。ＲＦＩＣは、スパイラルインダクタを使用せず、その代りに向上された拡張性を可能にする伝送路インダクタを含む。送受信機の構成要素は、送受信機が異なる動作周波数帯域間で切り替わることを可能にするようにプログラム可能である。構成要素に結合されるデジタルレジスタのコンテンツを通じて周波数切り替えを達成することができる。
2009505517.tif 000002
【特許請求の範囲】
【請求項１】
プログラム可能送受信機であって、
多数の周波数帯域および多数の動作プロトコルとの間で切り替えできるように、プログラム可能送受信機の動作周波数帯域を動的に選択かつ制御するように適合されたコントローラと、
プログラミングバスを介してコントローラに結合された複数のデジタル的にプログラム可能な構成要素であって、前記複数のデジタル的にプログラム可能な構成要素は各々、前記プログラミングバスを介して前記コントローラからデジタル制御データを受信するように適合されたデジタルレジスタを含み、前記デジタルデータは、前記各デジタル的にプログラム可能な構成要素のための動作周波数帯域およびプロトコルを制御する、複数のデジタル的にプログラム可能な構成要素と、
前記複数のデジタル的にプログラム可能な構成要素の前記デジタルレジスタに結合され、前記デジタル制御データに作動的に応答する複数のＭＯＳスイッチと、
前記複数のＭＯＳスイッチに結合された対応する複数の容量性素子とを備え、
前記コントローラは、前記デジタル制御データを前記複数のデジタル的にプログラム可能な構成要素の前記デジタルレジスタに供給することにより、前記動作周波数帯域の選択を制御し、
前記複数のＭＯＳスイッチは、前記デジタル制御データに応じて、前記対応する複数の容量性素子を間断なく切り替えることを制御して、前記動作周波数帯域の選択を実行する、プログラム可能送受信機。
【請求項２】
前記複数の容量性素子は、複数の固定コンデンサを含む、請求項１に記載のプログラム可能送受信機。
【請求項３】
前記複数のＭＯＳスイッチは、前記デジタル制御データに応答する前記複数のデジタル的にプログラム可能な構成要素の少なくとも１つのゲート幅を調整するように適合されて、前記少なくとも１つのデジタル的にプログラム可能な構成要素について前記動作周波数帯域の選択を実行する、請求項１に記載のプログラム可能送受信機。
【請求項４】
前記少なくとも１つの複数のデジタル的にプログラム可能な構成要素は、プログラム可能ノッチフィルタ、プログラム可能低ノイズ増幅器、プログラム可能利得増幅器、プログラム可能Ｉ／Ｑモジュレータの少なくとも１つを含む、請求項３に記載のプログラム可能送受信機。
【請求項５】
前記複数のデジタル的にプログラム可能な構成要素は、低ノイズ増幅器、ミキサ、ノッチフィルタ、電圧制御発振器、プログラム可能利得増幅器、Ｉ／Ｑモジュレータ、アナログデジタル変換器、デジタルアナログ変換器および局部発振器の少なくとも１つを含む、請求項１に記載のプログラム可能送受信機。
【請求項６】
前記容量性素子の少なくとも１つは、バラクタダイオードを含み、前記少なくとも１つの容量性素子の容量値は、前記デジタル制御データに応答して前記バラクタダイオードのバイアス電圧を調整することにより制御される、請求項１に記載のプログラム可能送受信機。
【請求項７】
前記多数の周波数帯域は、約７０メガヘルツから６ギガヘルツの周波数範囲をカバーする、請求項１に記載のプログラム可能送受信機。
【請求項８】
前記多数の動作プロトコルは、ＧＳＭ、ＵＭＴＳ、８０２．１１ｂ、８０２．１１ｇ、８０２．１６、ＣＤＭＡ、ＣＤＭＡ２ｋ、Ｄｅｎおよびデジタルビデオ放送（ハンドヘル
ド）のうちの少なくとも２つを含む、請求項１に記載のプログラム可能送受信機。
【請求項９】
前記送受信機回路は、スパイラルインダクタを含まない、請求項１に記載のプログラム可能送受信機。
【請求項１０】
送信信号を生成するトランスミッタチェインをさらに備え、
前記複数のデジタル的にプログラム可能な構成要素は、低ノイズ増幅器と、前記低ノイズ増幅器に結合されたノッチフィルタとを含み、
前記複数のＭＯＳスイッチは、前記低ノイズ増幅器の前記デジタルレジスタに結合された少なくとも１つの第１のスイッチと、前記ノッチフィルタの前記デジタルレジスタに結合された少なくとも１つの第２のスイッチとを含み、
前記複数の切り替え可能容量性素子は、前記少なくとも１つの第１のスイッチに結合された第１の複数の切り替え可能容量性素子と、前記少なくとも１つの第２のスイッチに結合された複数の第２の切り替え可能容量性素子とを含み、
前記コントローラは、前記デジタル制御データを前記低ノイズ増幅器の前記デジタルレジスタに供給することにより、前記低ノイズ増幅器の動作周波数帯域を同調して、前記少なくとも１つの第１のスイッチを制御して、前記第１の複数の切り替え可能容量性素子を間断なく切り替え、
前記コントローラは、前記低ノイズ増幅器への前記送信信号の漏出を防ぐように、前記送信信号の中心周波数と整合する前記ノッチフィルタの中心動作周波数を提供するように、前記ノッチフィルタの前記デジタルレジスタにデジタル制御データを供給して、前記少なくとも１つの第２のスイッチを制御して、前記第２の複数の切り替え可能容量性素子を切り替える、請求項１に記載のプログラム可能送受信機。
【請求項１１】
異なる動作周波数帯域間でプログラム可能送受信機を切り替える方法であって、
所望の動作周波数帯域を特定するデジタル制御データを準備するステップと、
前記デジタル制御データをプログラム可能構成要素のデジタルレジスタにロードするステップと、
前記デジタル制御データに基づいて、少なくとも１つのスイッチを制御するステップと、
複数の容量性素子を前記少なくとも１つのスイッチで間断なく切り替えて、前記所望の動作周波数帯域の選択を実行するステップとを含む、方法。
【請求項１２】
前記複数の容量性素子を間断なく切り替えるステップは、少なくとも１つの能動ＭＯＳ素子のゲートに結合されたコンデンサを間断なく切り替えることにより、プログラム可能構成要素に含まれた前記少なくとも１つの能動ＭＯＳ素子のゲート幅を調整するステップを含む、請求項１１に記載の方法。
【請求項１３】
前記複数の容量性素子は、少なくとも１つのバラクタダイオードを含み、
前記少なくとも１つのバラクタダイオードの容量値を調整して、前記所望の動作周波数帯域の選択をさらに制御するステップをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記少なくとも１つのバラクタダイオードの前記容量値を調整するステップは、前記少なくとも１つのバラクタダイオードのバイアス電圧を調整するステップを含む、請求項１１に記載の方法。
【請求項１５】
ミキサなしでフェイズロックループとして実施される周波数合成器であって、
前記フェイズロックループは、
第１の電圧制御発振器と、
第２の電圧制御発振器と、
前記第１の電圧制御発振器に結合され、前記第１の電圧制御発振器によって生成された第１の周波数信号の周波数範囲を同調するための第１の同調信号を生成するように適合された第１の共振回路と、
前記第２の電圧制御発振器に結合され、前記第２の電圧制御発振器によって生成された第２の周波数信号の周波数範囲を同調するための第２の同調信号を生成するように適合された第２の共振回路と、
スイッチと、
前記スイッチを介して前記第１および第２の電圧制御発振器に結合された２つの縦続接続されたＮ除算回路であって、前記スイッチが、前記縦続接続されたＮ除算回路に前記第１の周波数信号および前記第２の周波数信号の少なくとも１つを結合するように動作可能である、２つの縦続接続されたＮ除算回路と、
前記第１および第２の電圧制御発振器を有するフィードバックループにおいて、前記縦続接続されたＮ除算回路に結合されたＭ除算回路とを備える、周波数合成器。
【請求項１６】
前記Ｍ除算回路と、前記第１および第２の電圧制御発振器との間で、前記フィードバックループにおいて前記Ｍ除算回路に結合された位相検出器と、
前記位相検出器と前記第１および第２の電圧制御発振器との間で結合されたループフィルタとをさらに備える、請求項１５に記載の周波数合成器。
【請求項１７】
いかなるスパイラルインダクタも使用することなく半導体集積回路において製造されるとともに、多数の動作周波数帯域および多数のプロトコルについて構成可能なプログラム可能送受信機であって、
インダクタンスを有する少なくとも１つの伝送路と、
前記少なくとも１つの伝送路がデジタル制御信号に応答する状態で、接続性を間断なく切り替えられて、前記少なくとも１つの伝送路に接続された多数の複数の切り替え可能容量性素子および前記少なくとも１つの伝送路の前記インダクタンスに少なくとも部分的に依存する同調可能な中心共振周波数を有する共振回路を提供することができる複数の切り替え可能容量性素子とを備え、
前記制御信号は、前記複数の切り替え可能コンデンサのうちの適切なものを間断なく切り替えることにより、前記送受信機の所望の動作周波数帯域への前記中心共振周波数の同調を制御する、送受信機。
【請求項１８】
前記少なくとも１つの伝送路に結合され、前記共振回路の一部を構成する少なくとも１つの可変コンデンサをさらに備え、
前記少なくとも１つの可変コンデンサは、前記中心共振周波数の同調をさらに制御する同調信号に応答して調整可能な容量値を有する、請求項１７に記載のプログラム可能送受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
１．発明の分野
本発明は、共振ＬＣ回路、広帯域プログラム可能局部発振器、および組込み制御モジュールを含むプログラム可能送受信機に関する。
【背景技術】
【０００２】
２．関連技術の検討
無線通信は、前例のない割合で成長し続けている。今日、１０億台以上の携帯無線装置が世界的に存在する。携帯電話用の多数の周波数帯域および通信標準／プロトコル、ワイドエリアネットワーク、ローカルエリアネットワーク、公的セーフティ通信および軍事通信が世界中に存在し、ユビキタス通信を最も困難にしている。
【０００３】
これらの集中型サービスの組み合わせを使用するための個々の装置の需要は、急速に増大している（ＴＡＭは、２００６年までに３０億ドルを越えると予想される）。より良好な性能、多重特徴集積回路を達成するために、多くの半導体および機器の会社が、この成長市場のニーズを認識し、シリコンゲルマニウム（ＳｉＧｅ）または微小電気機械システム（ＭＥＭＳ）などの新しい高価な材料に目を向けている。解決策を生み出すために、高周波サンプリングなどの高電力消費技術に目を向けている者もいる。
【０００４】
現在、２つより多い周波数帯域および異なるプロトコルに対応できる加入者装置を構築することは、コストがかかり物理的に大きかった。ほとんどの装置メーカーは、単一媒体上に２つの異なるチップセットを置くことにより試みている。特に、１つの最新設計としては、例えば、ノキアＤ２１１  ＷＬＡＮ＆ＧＰＲＳ  ＰＣＭＣＩＡカードが挙げられる。このカードは、ＷＬＡＮ部にマルチチップチップセットを、ＧＰＲＳ機能にＳＴマイクロエレクトロニクスチップセットを共に使用する。この方法はコスト高であり、生じるカードは大きく、異なる周波数帯域で、または異なるプロトコルで操作するために容易に再構成することができないという点で柔軟性がない。
【０００５】
ＧＨｚ範囲で高密度、広帯域、同調可能な集積回路の設計における障害は、広い周波数範囲にわたって同調できる低損失な共振回路に供給する必要性である。現在の技術基準は、磁気エネルギを保存する構造の長方形またはスパイラルタイプの平坦な形状を形成するように変更できる特定用途向け集積回路（ＡＳＩＣ）およびシステムオンチップ（ＳｏＣ）素子の半導体製造において金属層からなるインダクタを含む回路に依存する。これらの素子は、スパイラルインダクタと称する。そのような素子のインダクタンス量は、チップ面積に関して巻き数およびそれらの物理的な大きさによって決まる。残念ながら、これらのタイプのインダクタのインプリメンテーションの１つの欠点は、技術ノードの大きさ（素子ゲート長などのパラメータを定義する）による拡張性がないことである。実際、アナログＣＭＯＳ（相補型金属酸化膜半導体）におけるノードの大きさについて、技術は１３０ｎｍ以下のゲート長寄りになっているので、誘導素子の物理的寸法は、実質的に同じままであり、それによって、全体チップ面積の低減を妨げる。スパイラルインダクタに関連するさらなる問題として、コンダクターロス（低線質係数同調回路をもたらす）を生成し、放射を誘発し、基板中に電磁界拡散（渦電流）効果を誘発する傾向が挙げられる。
【０００６】
例えば、２００４年１０月１９日に発行されたトラウブ（Ｔｒａｕｂ）の米国特許第６，８０６，７８５号において検討されるように、ボンドワイヤを備えたＬＣ共振回路を構成する試みがなされてきた。’７８５特許は、電圧可変静電容量、ボンドワイヤインダクタ、および非減衰増幅器を含んでいると発振器回路を説明して、狭帯域発振器回路の一部
であるインダクタを形成するために、ボンドワイヤの使用を開示する。
【０００７】
多くの電気通信送受信機回路中の基本構築ブロックは，周波数合成器である。周波数合成器の目的は、トランスミッタにおける周波数アップ変換およびレシーバにおける周波数ダウン変換のために必要な高調波信号を生成することである。周波数合成は、バンドおよびチャネル選択を可能にするために、ミキサで続いて使用される小さく正確なステップ（例えば、ＧＳＭについて２００ｋＨｚ、ＤＥＣＴ（デジタル強化コードレス電話）について１．７２８ＭＨｚなど）において調整可能な周波数の生成を可能にする。
【０００８】
周波数合成における現在の技術基準は、フィードバックループにおいて位相検出器、低域通過フィルタおよびプログラム可能デバイダを有するフェイズロックループ（ＰＬＬ）回路で実現された整数Ｎまたは分数Ｎアーキテクチャのいずれかに依存する。プログラム可能ディビジョンファクタ周波数デバイダを有するＰＬＬ、フィルタを有する位相コンパレータ、基準周波数発振器、および基準デバイダを含む従来の周波数合成回路の一実施例は、２００２年７月１８日に発行されたＤ．ガプスキ（Ｄ．Ｇａｐｓｋｉ）のドイツ特許第ＤＥ１０１３１０９１号に記載されている。多重ＶＣＯ構成の発振器に結合された多周波帯周波数発生器を含む周波数合成器の他の例は、２００４年８月３１日に発行されたリース（Ｒｉｅｓ）の米国特許第６，７８５，５２５号に記載されている。通信および信号強度モニタリングのためのデュアル周波数合成の一例は、２００４年１２月３０日付のＷ．トルビョルン（Ｗ．Ｔｏｒｂｊｏｒｎ）のイギリス特許第２２５４９７１号、２００４年０９月０９日に公開されたフランク（Ｆｒａｎｋ）の米国特許出願第２００４１７６０４５号、１９９１年０１月２３日に公表されたワタナベノゾム（Ｗａｔａｎａｂｅ  Ｎｏｚｏｍｕ）のヨーロッパ特許第ＥＰ０４０９１２７号に記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、従来技術は、柔軟性がない、狭帯域周波数同調能力、および高構成要素数の実装などの理由のために、スペース、コストおよび広帯域周波数操作が異常に高い値段である単一マルチバンドおよびマルチスタンダード送受信機への使用には不適である。
【課題を解決するための手段】
【００１０】
発明の概要
したがって、先行技術の欠点を考慮して、多数の周波数帯域での使用に供されるように、スパイラルインダクタを含まず、広帯域同調ができる局部発振器を有するＲＦＩＣを設計および実施することが望ましい。さらに、ＲＦＩＣのパラメータのその場モニタリングをもたらし、多数の電気通信標準に従うためにＲＦＩＣのパラメータを動的に調整できる組込みテスト評価モジュールをＲＦＩＣに組み入れることが望ましい。
【００１１】
本発明の態様および実施の形態は、低コスト無線周波数集積回路（ＲＦＩＣ）を含むプログラム可能混合信号送受信機を対象とし、該送受信機は周波数およびプロトコルにとらわれない。ＲＦＩＣの実施の形態は、多数の無線周波数帯域および多数の標準についてプログラム可能であるとともに構成可能であり、多くのネットワーク、サービスプロバイダまたは標準に接続できる、デジタル入出力を有する完全集積送受信機を提供する。例えば、本発明の種々の態様および実施の形態によるプログラム可能送受信機のアーキテクチャは、７０〜６０００メガヘルツにわたる多数の周波数帯域間で切り替えることができ、ＧＳＭ、ＵＭＴＳ、８０２．１１ｂ／ｇ、ＣＤＭＡ２ｋ、８０２．１６、ＤｅｎおよびＤｖｂ−Ｈ（デジタルビデオ放送−ハンドヘルド）などの多くのプロトコル間で切り替えることができる。
【００１２】
一実施形態によれば、プログラム可能送受信機は、プログラム可能送受信機が、多数の
周波帯域と操作プロトコル間で切り替えることができるように、プログラム可能送受信機の動作周波数帯域を動的に選択するとともに制御するように適合されたコントローラと、プログラミングバスを介してコントローラに結合された複数のデジタルプログラム可能構成要素とを含み、各複数のデジタルプログラム可能構成要素は、プログラミングバスを介してコントローラからデジタル制御データを受けるように適合されたデジタルレジスタを含み、デジタルデータは、動作周波数帯域および各デジタルプログラム可能構成要素のためのプロトコルを制御する。多数の周波数帯域は、約７０メガヘルツ〜６ギガヘルツの周波数範囲をカバーしてよい。プログラム可能送受信機は、複数のデジタルプログラム可能構成要素のデジタルレジスタに結合され、デジタル制御データに作動可能に応答する複数のＭＯＳスイッチと、複数のＭＯＳスイッチに結合された対応する複数の容量性素子とをさらに含み、コントローラは、複数のデジタルプログラム可能構成要素のデジタルレジスタにデジタル制御データを供給することにより、動作周波数帯域の選択を制御し、複数のＭＯＳスイッチは、デジタル制御データに応じて対応する複数の容量性素子を間断なく切り替えて、動作周波数帯域の選択を実行する。
【００１３】
一実施例において、複数のＭＯＳスイッチは、デジタル制御データに応答する複数のデジタルプログラム可能構成要素の少なくとも１つのゲート幅を調整して、少なくとも１つのデジタルプログラム可能構成要素のために動作周波数帯域の選択を実行するように適合されている。送受信機の一部を形成してよいデジタル構成要素の例としては、プログラム可能ノッチフィルタ、プログラム可能低ノイズ増幅器、プログラム可能利得増幅器、プログラム可能Ｉ／Ｑモジュレータ、ミキサ、電圧制御発振器、アナログデジタル変換器、デジタルアナログ変換器、および局部発振器が挙げられるが、これらに限定されない。
【００１４】
他の実施例によれば、プログラム可能送受信機は、送信信号を生成するトランスミッタチェインをさらに含んでよく、複数のデジタルプログラム可能構成要素は、低ノイズ増幅器、および低ノイズ増幅器に結合されたノッチフィルタをさらに含んでよい。複数のＭＯＳスイッチは、低ノイズ増幅器のデジタルレジスタに結合された少なくとも１つの第１のスイッチ、ノッチフィルタのデジタルレジスタに結合された少なくとも１つの第２のスイッチを含んでもよく、複数の切り替え可能容量性素子は、少なくとも１つの第１のスイッチに結合された複数の第１の切り替え可能容量性素子および少なくとも１つの第２のスイッチに結合された第２の複数の切り替え可能容量性素子を含んでもよい。コントローラは、低ノイズ増幅器のデジタルレジスタにデジタル制御データを供給して、少なくとも１つの第１のスイッチを制御して、第１の複数の切り替え可能容量性素子を間断なく切り替えることにより、低ノイズ増幅器の動作周波数帯域を同調し、かつコントローラは、ノッチフィルタのデジタルレジスタにデジタル制御データを供給し、少なくとも１つの第２のスイッチを制御して第２の複数の切り替え可能容量性素子を切り替え、低ノイズ増幅器への送信信号の漏出を防ぐように送信信号の中心周波数を一致させるノッチフィルタの中心動作周波数を提供する。
【００１５】
他の実施の形態によれば、異なる動作周波数帯域間でプログラム可能送受信機を切り替える方法は、所望の動作周波数帯域を特定するデジタル制御データを提供するステップと、プログラム可能構成要素のデジタルレジスタにデジタル制御データをロードするステップと、デジタル制御データに基づいて、少なくとも１つのスイッチを制御するステップと、少なくとも１つのスイッチで複数の容量性素子を間断なく切り換えて、所望の動作周波数帯域の選択を実行するステップとを含む。
【００１６】
他の実施の形態は、ミキサなしでフェイズロックループとして実施される周波数合成器を対象とし、フェイズロックループは、第１の電圧制御発振器と、第２の電圧制御発振器と、第１の電圧制御発振器に結合され、第１の電圧制御発振器によって生成された第１の周波数信号の周波数範囲を同調するために第１の同調信号を生成するように適合された第
１の共振回路と、第２の電圧制御発振器に結合され、第２の電圧制御発振器によって生成された第２の周波数信号の周波数範囲を同調するために第２の同調信号を生成するように適合された第２の共振回路と、スイッチと、スイッチを介して第１および第２の電圧制御発振器に結合された２つの縦続接続されたＮ除算回路であって、スイッチは、縦続接続されたＮ除算回路に第１の周波数信号および第２の周波数信号の少なくとも１つを結合するよう動作可能である、２つの縦続接続されたＮ除算回路と、第１および第２の電圧制御発振器を有するフィードバックループにおいて、縦続接続されたＮ除算回路に結合されたＭ除算回路とを含む。
【００１７】
他の実施の形態では、プログラム可能送受信機は、いかなるスパイラルインダクタも使用することなく半導体集積回路において加工されるとともに、多数の動作周波数帯域およびプロトコルについて構成可能である。送受信機は、インダクタンスを有する少なくとも１つの伝送路と、複数の切り替え可能容量性素子とを含み、複数の切り替え可能容量性素子は、少なくとも１つの伝送路がデジタル制御信号に応答する状態で、接続を間断なく切り替えられて、少なくとも１つの伝送路に接続された多数の切り替え可能な容量性素子および少なくとも１つの伝送路のインダクタンスに少なくとも部分的に依存する同調可能な中心共振周波数を有する共振回路を提供することができる。制御信号は、複数の切り替え可能コンデンサのうちの適切なものを間断なく切り替えることにより、送受信機の所望の動作周波数帯域への中心共振周波数の同調を制御する。
【００１８】
図面において、縮尺どおり描かれることは意図されず、様々な図で説明される同一またはほぼ同一の構成要素は、それぞれ同様の数字によって表される。明瞭さのために、すべての図面において、すべての構成要素に名前を付けなくてもよい。図面は、例示と説明に用いられ、本発明の範囲の定義として意図されるものではない。
【発明を実施するための最良の形態】
【００１９】
発明の詳細な説明
様々な例示的実施形態およびその態様を、添付の図面を参照して以下に詳細に説明する。本発明の適用において、以下の説明で述べられ、または図面で図示された構成の詳細および構成要素の構造および配置の詳細に限定されないことが理解されるべきである。本発明は、他の実施の形態を行うことができ、実践でき、または様々なインプリメンテーションで行なわれることができる。また、本明細書で使用される語法および用語は、説明のためであり、限定と見なされるべきではない。本明細書において、「ｉｎｃｌｕｄｉｎｇ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｈａｖｉｎｇ」、「ｃｏｎｔａｉｎｉｎｇ」、「ｉｎｖｏｌｖｉｎｇ」およびそれらの変化を使用することは、後に記載される項目およびそれらの均等物ならびに追加の項目を包含することを意味する。
【００２０】
本発明の態様および実施の形態は、低コスト無線周波数集積回路（ＲＦＩＣ）を含むプログラム可能混合信号無線送受信機を対象とし、該送受信機は周波数およびプロトコルにとらわれない。ＲＦＩＣの実施の形態は、多数の無線周波数帯域および標準についてプログラム可能であるとともに構成可能であり、多くのネットワーク、サービスプロバイダまたは標準に接続できる、デジタル入出力を有する完全集積送受信機を提供する。例えば、本発明の種々の態様および実施の形態に係るプログラム可能送受信機は、７０〜６０００メガヘルツにわたる多数の周波数帯域間で切り替えることができ、ＧＳＭ、ＵＭＴＳ、８０２．１１ｂ／ｇ、ＣＤＭＡ２ｋ、８０２．１６、ＤｅｎおよびＤｖｂ−Ｈ（デジタルビデオ放送−ハンドヘルド）などの多くのプロトコル間で切り替えることができる。特に、本発明のいくつかの態様および実施の形態によれば、かかる送受信機は、完全に従来のスパイラルインダクタを使用することなく実施されてよい。
【００２１】
低コストであり、サイズの小さい多重モードまたは単一モード装置を構成するために、
ＲＦＩＣは、装置メーカーによって使用されてよい。ＲＦＩＣは、例えば、ラップトップ、スマートフォン、携帯情報端末装置（ＰＤＡ）、マルチメディア装置、公的セーフティ無線、マシン同士の通信装置などにおいて使用することができる。この装置は、例えば、ＩＣソリューションプロバイダまたは装置デザイナによって使用されることが可能であり、それらの設計のコストおよび複雑さを低下させるとともに、特徴を増大させるために、メーカーが単一の低コストＣＭＯＳ再構成可能ＲＦＩＣを使用することを可能にする。例えば、ＲＦＩＣは、様々なベンダーから入手される数種のチップと交換してもよく、それによって、無線送受信機装置の大きさおよびコストを低減する。
【００２２】
ＲＦＩＣの再構成可能アーキテクチャは、本発明の実施の形態によれば、単一チップＩＣでマルチスタンダード互換性、周波数柔軟性および特注生産を提供する問題の解決へのアプローチにおいて特有である。例えば、１つのアプローチは、特にスパイラルインダクタを必要としない設計において、極めて高いレベルの集積および小さなダイの大きさを可能にするために、標準１３０ｎｍのバルクＣＭＯＳ技術および本発明の種々の態様の高い性能と低いコストを利用することができる。以下により詳細に検討するように、ＲＦＩＣは、完全な送受信機を集積してもよく、それは例えば約４００ＭＨｚ〜６ＧＨｚで動作し、例えば、周波数生成および合成構成要素、アナログデジタル変換器、デジタルアナログ変換器、デジタルフィルタリングを含むことができる。
【００２３】
図１を参照して、本発明の態様によるＲＦＩＣの一実施形態のブロック図を説明する。図１に示すように、ＲＰＩＣ１０１アーキテクチャは、プログラミングバス１１０を介して結合された、構成可能レシーバ１００、構成可能トランスミッタ１０２、周波数合成器１０４、プログラミングバス１１０を介して結合された組込みテスト評価（ＢＩＴＥ）モジュール１０６、および集積マイクロコントローラ１０８を含む。周波数合成器は、シグマ−デルタ周波数合成器および／またはデジタル遅延ロックループクロック発生器周波数合成器を含んでよい。一実施形態では、周波数合成器は、以下に詳細に検討するように、無線送受信機のための局部発振器信号を生成するために、プログラム可能デバイダと組み合わされた狭帯域ＶＣＯを含む広帯域局部発振器アーキテクチャを使用する。マイクロコントローラ１０８で動作する処理の使用を通じて、プログラム可能レシーバ１００およびプログラム可能トランスミッタ１０２は、中心動作周波数およびダイナミックレンジについて構成することができ、多くのパラメータがプログラムできる。例えば、プログラム可能レシーバ１００は、入力中心周波数、電力利得、ノイズ指数、帯域幅、サンプリングレート、ビットの有効数（ＥＮＯＢ）、および電力消費などの選択性、感度および様々なレシーバパラメータについて構成されてよい。同様に、以下に詳細に検討するように、入出力中心周波数、スプリアス出力レベル、ノイズ、およびダイナミックレンジなどのプログラム可能トランスミッタのパラメータは、マイクロコントローラによって構成されてよい。マイクロコントローラは、ＲＦＩＣに対して集中的制御をもたらし、以下に検討するように、制御信号を供給して、多数のシステムパラメータを制御してよい。プログラム可能レシーバおよびプログラム可能トランスミッタの所望の構成の動作は、テストおよび較正に組込まれた閉ループを実行するＢＩＴＥモジュール１０６によって容易になる。一実施形態では、ＢＩＴＥモジュール１０６は、以下に検討するように、回路性能パラメータのモニタリングおよび調整と共に、種々の通信標準に対するＲＦアナログチェインの正確な切り替えを可能にする。
【００２４】
ＲＦＩＣアーキテクチャは、デジタルバス１１４を介してマイクロコントローラ１０８（および他の構成要素）に結合されたプログラム可能デジタルインターフェース１１２をさらに含むことができる。プログラム可能デジタルインターフェースは、マイクロコントローラによって制御されてよく、かつＩ／Ｏの数、共通のモードレベル、信号レベル、クロック速度、極性、信号コンテンツなどのパラメータについてプログラムされてよい。ＲＦＩＣは、同調可能低ノイズ増幅器（ＬＮＡ）１１６およびドライバ増幅器１１８、アナ
ログデジタル変換器（ＡＤＣ）１２０およびデジタルアナログ変換器（ＤＡＣ）１２２、デジタルベースバンドプロセッサモジュール１２４、メモリ素子１２６、マスタインピーダンスモジュール１２８、およびマスタクロック１３０のうちのいずれかまたはこれらすべてを含むこともできる。さらに、送受信機は、図示しないデジタルダウン変換器およびアップ変換器（それぞれ、レシーバチェインおよびトランスミッタチェインにおける）、デジタルフィルタおよび発振器、プログラム可能利得増幅器、およびＩ／Ｑモジュレータを含んでよい。これらの構成要素は、さらに以下で検討するように、性能および動作特性についてデジタル的にプログラム可能であってよい。例えば、ＬＮＡ１１６は、プログラム可能動作周波数範囲、電力伝達およびノイズ特性を有してよい。特に、本発明のいくつかの態様によれば、これらの構成要素のいくつかまたはすべては、デジタル構成要素であってよく、以下により詳細に検討するように、マイクロコントローラおよび／またはＢＩＴＥモジュールからの命令によってセットされるデジタルレジスタを介してプログラム可能であってよい。
【００２５】
一実施形態によれば、ＲＦＩＣは、プログラミングバス１１０、ＬＮＡ１１６およびドライバ増幅器１１８に結合されたプログラム可能アンテナアセンブリ１７４をさらに含んでよい。プログラム可能アンテナアセンブリは、ＲＦ信号（例えば、無線放送、無線電話、またはデータ信号など）を受信し、かつＲＦ信号を送信するように適合されてよい。プログラム可能アンテナアセンブリ１７４は、ＲＦ信号の同時送信および受信を可能にするデュプレクサ、増幅器およびバンド選択回路などの構成要素を含んでよく、アンテナアセンブリが適切な周波数帯域で信号を送受信することを可能にする。これらの構成要素は、プログラミングバスを介して、マイクロコントローラからの信号によって制御されてよい。
【００２６】
本発明の実施の形態によるＲＦＩＣは、混合信号素子、すなわち、ＲＦ信号およびデジタル信号の両方を入力、出力および処理する素子である。マイクロコントローラ、ＡＤＣ、ＤＡＣ、ＢＩＴＥモジュールおよび他のデジタル構成要素によって生成されたノイズを最小限にするために、トライステート出力を使用してもよい。トライステート出力は、次段の入力からデジタル回路の出力を本質的に分断するデジタル回路において浮動する高抵抗インピーダンス値である。トライステート出力は、ＲＦＩＣのＲＦ部分などのアナログ回路に高インピーダンスを付与する。その結果、いかなるデジタル信号（つまり、論理ローから論理ハイへの遷移またはその逆）も、アナログ回路に結合されてアナログ回路中でノイズを引き起こすことが防止される。
【００２７】
一実施形態によれば、図１のＲＦＩＣを使用する無線送受信機装置は、スパイラルインダクタの使用を除くまたは低減するアーキテクチャを有して提供され得、それによって無線送受信機を、向上する半導体技術でより拡張可能にする。具体的には、少なくとも１つの実施形態が、相補型金属酸化膜半導体（ＣＭＯＳ）技術などの超小型電子集積回路において、例えば、ボンドワイヤ、マイクロストリップラインまたはコプレナー導波路などの伝送路を使用して、広い帯域幅（例えば、８００ＭＨｚ〜２．５ＧＨｚ）にわたって同調可能な共振回路を実施するための方法および素子を含む。インダクタ素子は、従来のスパイラルインダクタに代わり、様々なボンドワイヤ（または他の伝送路）の構成から形成されてよい。
【００２８】
一実施形態によれば、プログラム可能共振ＬＣ回路は、固定され同調可能な容量性素子と連動して、伝送路によって形成された固定インダクタを使用して生成されてよい。このアーキテクチャは、共振回路またはタンク回路において、現状の技術基準のスパイラルインダクタを取り除きつつ、ギガヘルツの範囲でアナログ回路について広帯域同調回路の効率的な実施を可能にする。同調可能な共振回路は、例えば、プログラム可能送受信機装置において、電圧制御発振器およびアナログ増幅器ブロックの一部を形成するために使用す
ることができる。
【００２９】
図８を参照して、リードフレーム１４８などの半導体ベースに回路を結合するために使用されるボンドワイヤ１５０の一実施形態のブロック図を示す。ボンドワイヤ１５０は、回路１８０を支持する半導体基板上およびリードフレーム１４８上にプリントまたはエッチングされるボンディングパッド１５２に接続される（例えば、はんだ付けされる）。一実施形態によれば、さらに以下に検討するように、回路１８０は、共振周波数および入力インピーダンスについて同調されることが可能なリアクタンス性（ＬＣ）タンク回路を含んでもよい。
【００３０】
図２を参照して、インダクタと可変静電容量を使用するプログラム可能共振回路１３２の一実施形態のブロック図を示す。
共振回路１３２は、ボンドワイヤ、マイクロストリップラインまたはコプレナー導波管線路などの伝送路構造によって形成され得るインダクタ１３４を含む。インダクタ１３４は、他の構成要素および／または回路に共振回路を結合するために使用される第１のノード４０と第２のノード１４２との間で同調可能な容量性素子１３６および１３８と並列に接続されている。一実施形態では、以下により詳細に検討するように、可変容量性素子１３６および１３８の静電容量は、例えば、マイクロコントローラおよび／またはＢＩＴＥモジュールからの制御信号１４４によって制御されてもよい。
【００３１】
一実施形態によれば、インダクタ１３４は、半導体パッケージングに関連した寄生インダクタンスによって提供されてよい。より具体的には、図３を参照して、本発明のＲＦＩＣなどの半導体集積回路１４６は、複数のボンドワイヤ１５０を使用して、リードフレーム１４８に典型的に結合される。これらの各ボンドワイヤ１５０には、ボンドワイヤの長さ、ボンドワイヤの断面積および隣接するボンドワイヤ間の間隔に依存する特定のインダクタンスを関連させた。ボンドワイヤ１５０は、ボンドワイヤの長さおよび断面からほぼ決定され得る固定自己インダクタンスを有する。さらに、密集したボンドワイヤ間の相互誘導結合は、各ボンドワイヤのインダクタンスに影響する。したがって、個々のインダクタンスは、ボンドワイヤの長さ、断面および間隔を好適に調整することにより実施できる。
【００３２】
図３および４を参照して、図２の共振ＬＣ回路は、ＲＦＩＣ１４６およびリードフレーム１４８上でボンディングパッド１５２を相互接続する固定インダクタンスの１以上のかかるボンドワイヤ１５０を使用して実施されてよい。一実施例において、共振回路１３２は、少なくとも２つの相互に結合されたボンドワイヤコンダクタ１５０を含んでよい。しかし、本発明は、２つのボンドワイヤの使用に限定されず、１以上のワイヤが様々な用途で使用されてもよいことが理解されるべきである。例えば、図１１を参照して、本発明の態様によるボンドワイヤインダクタの構成の他の実施形態の代表的な回路図を説明する。３以上のボンドワイヤ１５０が、図１１に示すように蛇行して端から端まで接続されてもよい。例えば、第１のボンドワイヤ１５０ａは、結合コンデンサ１６６およびボンディングパッド１５２を介して、半導体チップ上で回路（例えば、回路１４６）に結合されてよい。第１のボンドワイヤインダクタ１５０ａは、ボンディングパッド１５２および第１の静電容量１８８ａを介して第２のボンドワイヤインダクタ１５０ｂに結合されてよい。第２のボンドワイヤインダクタンスは、次に、ボンディングパッド１５２および第２の静電容量１８８ｂを介して第３のボンドワイヤインダクタ１５０ｃに結合されてよく、図１１に示すように、次に、ボンディングパッドおよび第３の静電容量１８８ｃを介して、第４のボンドワイヤインダクタ１５０ｄに結合されてもよい。パターンは、任意の所与の用途について所望されるのと同数のボンドワイヤインダクタを無限に結合し続けてもよい。次いで、第４のボンドワイヤインダクタは、ボンディングパッド１５２および他の結合コンデンサ１６６を介して、半導体回路１４６に結合されてよい。図１１で示された蛇行状の
構成は、設けられたボンドワイヤのインダクタンスを増加させるために使用されてよい。静電容量１８８ａ〜ｃは、可変であってよく、一連のボンドワイヤインダクタによって設けられる全体リアクタンスを制御するために使用されてよい。リアクタンスを制御する能力は、例えばボンドワイヤインダクタが属する共振回路の入力インピーダンスの制御や、ボンドワイヤインダクタが接続され得る他の回路構成要素へのインピーダンス整合における、さらなる柔軟性などの多くの理由で望ましい。
【００３３】
他の実施の形態によれば、図３８および３９に示すように、ボンドワイヤ１５０は接続されてよい。図３８を参照して、数本のボンドワイヤ１５０が、図示されるように「螺旋」タイプで端から端まで接続され得る本発明の態様による他のボンドワイヤインダクタ構成の一例を示す。例えば、上記で検討したように、第１のボンドワイヤ１５０ａは、結合コンデンサ１６６およびボンディングパッド１５２を介して半導体チップ上で回路１４６に結合されてよい。第１のボンドワイヤインダクタ１５０ａは、ボンディングパッド１５２を介して第３のボンドワイヤインダクタ１５０ｃに結合されてよい。図３８に示すように、第３のボンドワイヤ１５０ｃは、次に、ボンディングパッド１５２を介して、第２のボンドワイヤインダクタ１５０ｄに結合されてよく、次に、ボンディングパッドを介して、第４のボンドワイヤインダクタ１５０ｄに結合されてもよい。上記で検討したように、第４のボンドワイヤインダクタ１５０ｄも、ボンディングパッド１５２および他の結合コンデンサ１６６を介して、半導体回路１４６に結合されてよい。図３８で示された螺旋状の構成は、隣接するボンドワイヤ（例えば、ボンドワイヤ１５０ａおよび１５０ｂ）中の電流フローが、同じ方向にあることを可能にし、それによって、隣接するボンドワイヤ間で相互インダクタンスを増加させる。
【００３４】
同様に、図３９を参照して、例示の代替構成において、隣接するボンドワイヤインダクタ（例えば、１５０ａおよび１５０ｂ）を介する電流フローも、隣接するボンドワイヤ間で相互インダクタンスの増加を可能とする接続構成によって同じ方向である。さらに以下に検討するように、線質係数は全抵抗に対する全インダクタンスの比として定義されるので、ボンドワイヤによって提供される全インダクタンスを増加させることによって、これらの配置は、回路の全体線質係数を増加させる。図３８および３９では４つのボンドワイヤを説明したが、パターンが任意の所与の用途について所望されるのと同数のボンドワイヤインダクタを無限に結合し続けることが可能であり、ボンドワイヤの他の多くの構成も可能なことは理解されるべきである。
【００３５】
さらに、チップボンディングパッド１５２とリードフレームとの間でエネルギを輸送するために、ボンドワイヤ１５０が伝送路として機能することが理解されるべきである。したがって、本発明は、マイクロストリップラインなどのボンドワイヤおよび他のタイプの伝送路の使用に限定されず、コプレナー導波管線路が、ボンドワイヤの代わりに、またはこれに加えて使用されてよい。従って、明瞭さのために下記における検討では主としてボンドワイヤに言及するが、検討された原理が等しく他のタイプの伝送路に当てはまることは理解されるべきである。
【００３６】
ボンドワイヤ１５０は、図２の共振回路の一部を形成する固定可変静電容量を含み得る同調回路と結合されてよい。図５を参照して、図２および図３、４で表されたＬＣタンク回路の分散型の性質のまとめられた素子モデルを表わす回路図を説明する。本質的に、ボンドワイヤ１５０は、同調回路１５４のコンデンサによって、ソース側１７６で終端し、負荷側１７８では、半導体基板材料から発生する小さなインダクタンスＬｐｃｂを介して、互いまたはアースのいずれかに結合される伝送路のように機能する。特定の周波数では、ボンドワイヤ１５０を表す伝送路は、固定インダクタンスＬｂＷを有するリアクタンスとして近似できる。これは、図２の共振回路１３２において固定インダクタ１３４を実施するために使用されるインダクタンスである。さらに、ボンディングパッド１５２は、接
地面に関するプレートであり、したがって、寄生コンデンサＣｓｔｒａｙおよびＣｐａｄとして機能する。所望の共振を達成するために、同調回路１５４において固定コンデンサＣ１、Ｃ２、Ｃ３および可変コンデンサＣｖを選択する場合、これらの寄生コンデンサＣｓｔｒａｙ、Ｃｐａｄを考慮すべきであることは理解されるべきである。
【００３７】
図２に示すように、一実施形態によれば、同調回路１５４は、２つの同調可能容量性素子１３６および１３８を含む。一実施形態で、図５に示すように、第１の同調可能容量性素子１３６は、固定コンデンサ１５６（Ｃ１、Ｃ２、Ｃ３）の切り替え可能バンクを含んでよく、第２の容量性素子１３８は、１以上の可変コンデンサ１５８ａ、１５８ｂを含んでよい。固定コンデンサおよび可変コンデンサは、二重の目的、すなわち、特定の共振中心周波数（例えば、マルチプロトコル携帯電話標準の帯域選択のために）の選択と、製造プロセスのばらつきに対する補償の役目を果たす。固定コンデンサまたは可変コンデンサのいずれかの使用が可能ではあるが、柔軟性を最大限にし、広い周波数範囲にわたるコースおよび微調整の両方を可能にするために、これらの両方が本発明の少なくとも一実施形態において設けられる。
【００３８】
一実施形態によれば、固定コンデンサ１５６の切り替え可能バンクは、制御信号１４４によって電子的に切り替えられ得る複数のＭＯＳ（金属酸化膜半導体）またはＭＩＭ（金属−絶縁体−金属）キャパシタバンクを含んでよい（図２参照）。任意のタイプの固定コンデンサを使用してよいことが理解されるべきである。しかし、ＭＯＳまたはＭＩＭコンデンサは、ＣＭＯＳおよび他の半導体集積回路では一般的であり、それゆえ１つの好ましい実施の形態で使用されてよい。共振回路１３２の共振周波数は、１以上のＭＯＳキャパシタバンクを間断なく切り替えることにより、広い範囲にわたって調整または同調させてよい。これらの固定コンデンサは、例えば数十ピコファラド程度の比較的大きな静電容量を有してよく、したがって、例えば動作の周波数帯域（例えば、８００ＭＨｚ、１９００ＭＨｚ、２４００ＭＨｚなど）を選択するために、コース同調をもたらすために使用されてよい。共振回路の微調整は、可変コンデンサ１５８の静電容量を制御することにより達成され得る。一実施形態では、可変コンデンサ１５８は、可変制御電圧によって静電容量を調整できる１以上のバラクタダイオードを使用して実施されてよい。具体的には、バラクタダイオードについては、接合容量は、下記式による逆バイアス電圧ＶＲに依存する。
【００３９】
【数１】
2009505517.tif 000003
【００４０】
ここで、Ｃ（ＶＲ）が接合容量である場合、Ｃｊ０はゼロボルトのバイアス電圧下での接合容量であり、ψ０はいわゆる「内蔵電位」であっておよそ０．５Ｖであってよく、ｎは０．５にほぼ等しい技術パラメータ（半導体製造技術に依存する）である。一般に、半導体製造技術に応じて、バイアス電圧ＶＲは、およそ０〜１．５Ｖで調整可能であってよい。したがって、バラクタダイオードの静電容量値は、通常約１ｐＦ未満であってよいので、共振回路１３２の全体の静電容量を微調整するのに適する。一実施例において、バラクタダイオードの１以上のバンクが、固定キャパシタバンクを間断なく切り替えることによりより粗く選択された帯域において、数メガヘルツの範囲にわたって共振回路の共振周波数を微調整するために使用されてよい。さらに、異なるバラクタダイオードは、異なるゼロバイアス接合容量値を有してよく、したがって同調におけるさらなる柔軟性が、異なるゼロバイアス接合容量を有するバラクタダイオードの１以上のバンクを生成することにより達成され得る。
【００４１】
図６を参照して、図５の共振回路のシミュレーションとして、印加されたバイアス電圧ＶＲの関数としての共振周波数の例示的なグラフを説明する。さらなる固定コンデンサが、図５の回路に切り替えられるので、図６は、バラクタダイオード上で同じバイアス電圧に関して共振周波数が減少することを示す。したがって、図６に示すように、コース同調（例えば、周波数帯域選択）は、１以上の固定コンデンサを間断なく切り替えることにより達成され得る。固定コンデンサ（例えば、スロープＣ１）の所与の選択について、図６は、バイアス電圧ＶＲを変えると共振周波数が少しだけ変わり、したがって選択された周波数帯域内の微調整に使用できることを示す。
【００４２】
図３１を参照して、２つのボンドワイヤインダクタ３４８を組み込む共振回路３４６の他の実施の形態を説明する。スイッチ３５０は、ボンドワイヤインダクタ３４８がさらなるボンドワイヤに結合されることを可能にし、それによって、共振回路３４６の全インダクタンスを調整する。さらなるスイッチ３５２により、容量リアクタンスを有するボンドワイヤ３４８の誘導リアクタンスを増大する目的で、共振回路にコンデンサ３５４およびバラクタダイオード３５６の追加を可能としてもよい。一実施形態では、スイッチ３５０および／または３５２は、図３２に示すように、２つのＭＯＳ型トランジスタ３５８ａ、３５８ｂを使用して実施されてよい。デジタル信号Ｂ０およびその論理インバースＢ０は、デジタル信号Ｂ０によって付与される電圧を制御することにより、電流フローまたはノー電流フローを各々可能として、ＭＯＳ型トランジスタの閾値電圧を越えてよい。デジタル電圧信号Ｂ０の値は、例えばプログラミングバス１１０を介してマイクロコントローラ１０８によって供給されてよい。さらに以下に検討するように、電圧信号は、例えばＢＩＴＥモジュール１０６（図１参照）から供給されて、バラクタダイオードのリアクタンスを調整してよい。図３１に示された共振回路が、例えば図５の共振回路と直列または並列に結合されてよいことは理解されるべきである。加えて、さらなるコンデンサおよびバラクタダイオードが、分路または直列で互いに構成できる。
【００４３】
したがって、共振回路１３２の共振周波数の同調は、コース同調（例えば、帯域選択）については１以上の個々の固定値コンデンサまたは固定値コンデンサのバンク（例えば、ＭＯＳまたはＭＩＭコンデンサ）を間断なく切り替え、微調整については１以上のバラクタダイオードのバイアス電圧を変えることにより達成し得る。微調整は、ある帯域内の特定の所望の中心周波数を選択するだけでなく、インダクタ値、周波数ドリフト（例えば温度による）などにおける差を作る温度のばらつきを補償するために使用されてよい。
【００４４】
本発明のいくつかの実施の形態によれば、低コストで、高体積、高ピンカウント半導体アセンブリに固有の寄生インダクタンスは、ＲＦＩＣ上の共振回路の従来のスパイラルインダクタを交換するために利用される。特に、本発明のかかる実施形態は、超小型電子回路のリードフレームと接着パッドとの間でボンドワイヤを活用し、固定コンデンサおよび可変コンデンサと共に、スパイラルインダクタを使用することなく高線質係数（Ｑ）共振回路を提供する。回路のＱは、共振回路からの消散エネルギに対する共振回路での蓄積エネルギの比として定義され、インダクタコンデンサ（ＬＣ）ループ回路における寄生抵抗が低減される場合に強化される。典型的には、２０を越えるＱ値は、負荷下の回路条件のもとで高く考慮される。より高い抵抗はより多くの消散エネルギをもたらし得る傾向があるので、素子のＱは、素子の抵抗によって影響され得る。従来の単一または２重層集積スパイラルインダクタ、ボンドワイヤは、一般には１ｍｍ当たり２５ｍΩ未満の低抵抗を示す。上記で検討したように、ボンドワイヤ１５０は、長さ、断面、および隣接するワイヤとの相互結合などの様々なパラメータに依存し、周波数によっても可変であるリアクタンス（インダクタンス）も有する。図９を参照して、０．８ＧＨｚ〜２．４ＧＨｚの範囲にわたって、周波数の関数としてのボンドワイヤのシミュレートされた入力インピーダンスのグラフを説明する。図９に示すように、抵抗（ライン１８２で示された）は小さく、周
波数でかなり一定である。リアクタンス（ライン１８４で示された）は、周波数が増加するとともに増加する。
【００４５】
ボンドワイヤは、一般には、約３０〜６０の無負荷Ｑを示す。図１０を参照して、ボンドワイヤ１５０の一実施形態に関して、０．８ＧＨｚ〜２．４ＧＨｚの範囲にわたる周波数の関数としてシミュレートされた無負荷Ｑのグラフを説明する。以下の式に示すように、無負荷Ｑは、ボンドワイヤ（つまり、抵抗１８２）の入力インピーダンスの実数部に対するボンドワイヤ（つまり、リアクタンス１８４）の入力インピーダンスの虚数部の比として算出される。
【００４６】
【数２】
2009505517.tif 000004
【００４７】
図１０に示すように、ボンドワイヤについての無負荷Ｑは、周波数とともに増加し、３．５ＧＨｚ（外挿法に基づいて）で容易に４０を超え得る。バラクタダイオードは、一般的に、２００未満の無負荷Ｑを有する。しかし、Ｑはいくつかのバラクタダイオードを並列接続することによって向上できる。図２に示すように、共振回路の全体的な負荷下のＱは、インダクタおよびコンデンサと並列に抵抗器１６０を含めることにより制御されてよい。Ｑは、この並列抵抗器をプログラムと可能することにより広範囲にわたって調整されてもよい。例えば、抵抗器１６０は、制御信号１４４を介してプログラム可能であってよい（図２参照）。
【００４８】
従来のスパイラルインダクタに対するボンドワイヤインダクタの１つの利点は、ボンドワイヤインダクタが大きなチップ面積を占めないということである。さらに、ボンドワイヤは集積回路チップ１４６の外側にあるので、チップ面積への電磁界妨害または結合がほとんど引き起こされない。しかし、欠点は、ワイヤ長１６２、ワイヤ高さ１６４（図４参照）、はんだ付け条件のばらつきなどのプロセスのばらつきにより、種々の組立て工程の間に、ボンドワイヤの自己インダクタンスが大幅に、例えば約３０％まで変動し得るということである。しかし、固定静電容量（例えば、ＭＯＳコンデンサおよび／またはＭＩＭコンデンサ）および可変静電容量（例えば、バラクタダイオード）のいずれかまたは両方の変化によってインダクタンス変動を補償できるので、この欠点は本発明の共振回路で緩和され得る。
【００４９】
上記で検討したように、ボンドワイヤインダクタを組み込む狭帯域同調回路を開発する試みがあった。しかし、先行技術とは対照的に、本発明の様々な実施の形態によるユニークな共振回路は、ボンドワイヤ（または他の伝送路）インダクタを含んで従来のスパイラルインダクタを取替え、かつ制御信号によって制御される複数の固定コンデンサおよび可変コンデンサを利用して広帯域同調を達成する。制御信号は、切り替え可能コンデンサのバンクを制御することにより、また共振で使用されるバラクタダイオードの数を選択することにより、共振回路の共振周波数を設定するために使用される。さらに、さらなる制御信号が、バラクタダイオードに印加されたバイアス電圧を設定して微調整を達成し、かつ製造による可変性によるボンドワイヤインダクタンスの変化を説明するために使用される。さらに、以下に詳細に検討するように、閉ループフィードバック制御が、変化する動作状況を動的に補償し、かつ共振回路の共振周波数の範囲で自動プログラム可能とするために使用されてよい。
【００５０】
多くの用途では、同調可能共振回路１３２（図２参照）は、例えば電圧制御発振器（Ｖ
ＣＯ）、低ノイズ増幅器（ＬＮＡ）、ベースバンド増幅器等の他の回路に結合される。かかる結合は、適切な整合条件を確立するために、同調可能結合コンデンサによって促進されてよい。図２を参照して、ＬＣタンク回路１３２の第１のノード１４０および第２のノード１４２は、結合コンデンサ１６６を介して、例えばＶＣＯである外部回路に結合できる。これらの結合コンデンサは、バラクタダイオードおよびＶＣＯのためのＤＣバイアスからＲＦパスを分離する。一実施形態によれば、結合コンデンサ１６６は、所与の周波数でＬＣ回路の入力インピーダンスを変えるように可変であってよく（つまり、同調可能容量値を有する）、これにより、外部回路（例えば、ＶＣＯ）に対するＬＣ回路の適合が向上する。１つの回路から他の回路への効率的な電力伝達を促進し、ＲＦＩＣの全体出力効率を向上するので、良好な適合は有利であり得る。一例として、本発明の一実施形態の利点は、例えばＶＣＯにＬＣタンク回路を結合することによって、ＬＣタンク回路の共振を制御することにより、ＶＣＯの同調範囲および周波数帯域を制御できるということである。
【００５１】
ＶＣＯなどの他のアナログ機能回路を有する同調可能共振回路１３２の集積をさらに促進するために、マイクロコントローラおよびフェイズロックループ（ＰＬＬ）回路を含む回路を用いて自動共振周波数選択および微調整を可能にする制御ユニットを使用することができる。かかる制御回路の一実施例のブロック図を図７に示す。上記で検討したように、ある特定の動作の周波数帯域は、特定の数の固定値コンデンサを間断なく切り替えることにより選択されてよい。一実施形態によれば、帯域選択は、マイクロコントローラ１０８から、ライン１８０上で制御信号によって制御されてよい。マイクロコントローラは、所望の動作周波数帯域を特定する入力（例えば、インターフェース１１２を介して−図１参照）を受け付けてよい。動作の選択された周波数帯域に基づいて、マイクロコントローラ１０８は、固定および可変コンデンサの数を決定してよく、スイッチ１６８に制御信号を送って固定値コンデンサおよび可変コンデンサ（例えば、バラクタダイオード）の適切なものまたはバンクにおいて切り替えてよい。上記で検討したように、マイクロコントローラは、バラクタダイオードのバイアス電圧をさらに制御して、動作周波数範囲を狭く、またはより正確に定義してよい。図７のデコーダ１７０は、マイクロコントローラからのデジタル信号をアナログ制御信号に変換して、スイッチ１６８を操作し、バラクタダイオードのバイアス電圧を調整する。このように、固定ボンドワイヤインダクタンスと並列に結合される静電容量を制御して所望の共振周波数を選択することにより、マイクロコントローラはプログラム可能周波数選択を可能にする。
【００５２】
一実施形態によれば、以下に詳細に検討するように、動作の変動（例えば、温度ドリフト）の補償は、組込みテスト評価（ＢＩＴＥ）モジュール１０６でフィードバック制御を使用して実施されてもよい。特に、ＢＩＴＥモジュール１０６は、その場較正スキームに基づいて、周波数偏差および動作ドリフトについて監視し補正してもよい。一実施例において、バラクタが環境的な変動（温度、湿度など）ならびに動作上の変動（電力変動）に対して選択された周波数を安定させるバイアス電圧の動的調整は、マイクロコントローラ１０８からの誤差信号に基づいて、補正電圧を生成する標準フェイズロックループ（ＰＬＬ）回路１７２によって実施される。可変動作状況の較正および動的補償に関してＢＩＴＥモジュール１０６によって実現された閉ループフィードバック制御方法を、さらに以下に詳細に検討する。
【００５３】
上記で検討したように、一実施形態によれば、本発明のＬＣタンク回路は、低ノイズ増幅器（ＬＮＡ）に結合されてよい。受信信号の信号対ノイズ比を向上して信号処理を促進するように受信ＲＦ信号を増幅するために、低ノイズ増幅器が一般的に無線送受信機で使用される。ＬＮＡによって信号伝達を促進するために、ＬＮＡが接続される構成要素にインピーダンス整合をもたらすことが重要である。典型的には５０Ωのソースインピーダンスへのインピーダンス整合は、集積高性能マルチバンドＬＮＡにとって特に重要であり得
、広い周波数帯域にわたって必要とされ得る。
【００５４】
図１２を参照して、ＬＣタンク回路１９０を使用して、トランジスタベースの回路の入力にＲＦソース１９２を整合させる一実施形態の回路図を説明する。ＭＯＳ型トランジスタＭ１およびＭ２は、ＲＦソース１９２がＬＣタンク回路１９０を使用して整合されているＬＮＡ１１６の一部を形成してよい。図１２は、ＬＣタンク回路１９０がＭＯＳ型トランジスタＭ１のゲートに対する入力の一部である誘導縮退共通ソースカスケードＣＭＯＳの構成を説明する。他のＬＮＡ構成を使用してもよく、本発明の原理は、図１２に示される例に限定されないことが理解されるべきである。ＬＣタンク回路１９０が、１以上のボンドワイヤインダクタ、および図２〜５を参照して上記で検討された素子のいずれかを含んでいてよいことが理解されるべきである。ポートＶｄｃ１およびＶｄｃ２は、トランジスタＭｌおよびＭ２のためのＤＣバイアス電圧をそれぞれ供給する。抵抗Ｒｄは、トランジスタとドレイン電圧供給Ｖｄｄとの間に結合される電流制限抵抗であってよい。
【００５５】
図１２で示された構成について、ＲＦソース（つまり、ノード２７８で）によって見られる入力インピーダンスは以下のように表わすことができる。
【００５６】
【数３】
2009505517.tif 000005
【００５７】
ここで、Ｚｉｎは入力インピーダンス、Ｌｓはソース縮退インダクタンス、ｇｍｌはトランジスタＭｌの相互コンダクタンス、Ｃｇｓ１はＭ１の全ゲート−ソース静電容量、ωは角振動数、ＸはＬＣタンク回路１９０によってもたらされるリアクタンスである。一実施例において、１８０ｎｍのノードの大きさのＣＭＯＳプロセスについて、ソース縮退インダクタンスは約０．５ｎＨ〜１ｎＨであってよく、相互コンダクタンスは約３０ｍＳ〜１００ｍＳの範囲であってよく、ゲート−ソース静電容量は約０．７ｐＦ〜１．５ｐＦの範囲であってよい。これらの値は、１８０ｎｍのノードの大きさのＣＭＯＳプロセスには典型的であり得、他の技術ノードの大きさについて同様の値を見ることができることが理解されるべきである。さらに、ＲＦソース１９２は、典型的には、５０オームのインピーダンスを有してよく、したがって、入力インピーダンスＺｉｎが５０オームに近似し得るように整合させることが望ましい。
【００５８】
一実施例において、下記条件が満たされるなら、５０オームのソースインピーダンスへの整合を達成し得る。
【００５９】
【数４】
2009505517.tif 000006
【００６０】
言いかえれば、ボンドワイヤインダクタの構成を含むＬＣタンク回路のリアクタンスは、ほぼ目標周波数で、トランジスタ回路（ソース縮退インダクタンスおよび全ゲート−ソース静電容量の直列組み合わせ）のリアクタンスをほぼ相殺するように制御されてよい。
【００６１】
本発明の素子を含む集積ＲＦＩＣのための共通目標周波数のいくつかの例としては、デジタル強化コードレス電話（ＤＥＣＴ）用の１．９ＧＨｚ、ブルートゥース適用用の２．４ＧＨｚが挙げられる。１つのＤＥＣＴの実施例を検討すると、５０オームの入力インピーダンス整合は、Ｘ＝１１２．６８オームであるようにリアクタンスを制御することによって１．９ＧＨｚのＤＥＣＴ用途に提供されてよく、ここでＬｓ＝０．５７ｎＨ、Ｃｇｓ１＝１．３３２ｐＦである。他の実施例において、５０オームの入力インピーダンス整合は、Ｘ＝２０８．３オームであるようにＬＣタンク回路のリアクタンスを制御することにより、Ｌｓ＝１．２ｎＨおよびＣｇｓ１＝０．７０３ｐＦを有する２．４ＧＨｚブルートゥース標準に提供されてよい。同様の方法で、ＧＳＭおよびＣＤＭＡのような他の標準のための整合も実施できる。
【００６２】
図５、１１を参照して上記で検討したように、ＬＣタンク回路に対する目標リアクタンス値は、ボンドワイヤ１５０を縦続接続することにより、および静電容量１５６、１５８、１８８を変えることにより実施されてよい。さらに、図９を参照して上記で検討したように、曲線１８４で示すように、リアクタンスは周波数に応じて変化してよく、Ｘの目標リアクタンスが到達されるように固定および可変静電容量によって増大されてよい。
【００６３】
他の実施の形態によれば、ボンドワイヤインダクタの構成を含むＬＣタンク回路は、差動段低ノイズ増幅器に結合されてよく、例えば、５０オームまたは１００オームのＲＦソース（図１３でＲＦｉｎ＋およびＲＦｉｎ−）に差動ＬＮＡの入力インピーダンスを整合させるために使用されてよい。上記で検討したように、本発明のいくつかの態様によるプログラム可能送受信機の構成要素（例えば、低ノイズ増幅器）は、様々な性能および動作特性について個々にプログラム可能であってよい。さらに、ＬＣタンク回路は、例えば構成要素の動作周波数帯域が変えられるにつれて、構成要素（例えば、ＬＮＡ）の入力インピーダンスと制御可能に整合することにより、これらの構成要素のプログラム可能性を促進するために使用されてよい。
【００６４】
図１３を参照して、誘導直列フィードバック（Ｌ２、Ｌ３、Ｌ４、Ｌ５によって提供された）を含み、ｐ型、ｎ型ＭＯＳ型トランジスタ１９４ａ、１９４ｂ、１９４ｃ、１９４ｄを使用する平衡ＬＮＡの一実施例を説明する。図１３に示すように、電圧ＶＢＰおよびＶＢＮによって制御された電流ソースを有する差動平衡入力段を使用してよい。かかる回路は、例えば、０．３５ｎｍのＣＭＯＳプロセスで実施されてよい。本発明の原理は、図１３に示す例示的なＬＮＡの構成に限定されず、他のタイプのトランジスタおよび構成を使用してもよいことが理解されるべきである。さらに、他のノードの大きさのＣＭＯＳプロセスも使用してよい。
【００６５】
一実施形態によれば、ＬＮＡは、例えばマイクロコントローラ（図１参照）またはＢＩＴＥモジュール（図１参照）からの適切なデジタル制御情報でＬＮＡのデジタルレジスタをロードすることにより、異なる中心周波数で動作するようにデジタル的にプログラムされてよい。図４０を参照して、ＬＮＡ１１６は、バイナリ形式（つまり、「０」および／または「１」）で制御データ４５１でロードされ得るデジタルレジスタ４５０を含んでよい。デジタルレジスタ３５０は、調整可能容量性ネットワーク４５２、４５４に結合され、その入力点（ＩＮ−およびＩＮ＋）は、インダクタＬ１−とＬ２−との間およびＬ１＋とＬ２＋との間でそれぞれ接続されている。スパイラルインダクタまたは他のワイヤ形状を回避することは、多くの用途において好ましい可能性があるが、インダクタは、ボンドワイヤインダクタ（本明細書で検討するように）、スパイラルインダクタであってよい。図１３、４０に示すように、容量性ネットワークおよびインダクタは、ＬＮＡのためのプログラム可能差動入力ネットワークＲＦｉｎ＋およびＲＦｉｎ−を供給する３つの素子整合回路（各整合ネットワークは、容量性ネットワークおよび２つのインダクタを含む）を
構成する。
【００６６】
図４１を参照して、本発明の態様による容量性ネットワーク４５２および４５４の一実施形態の代表的な回路図を説明する。デジタルレジスタ４５０は、抵抗器４５６（Ｒ０、Ｒ１およびＲ２）を介して、容量性ネットワーク４５２のＭＯＳスイッチ４５８（Ｍ１−、Ｍ２−、Ｍ３−）のゲートに、および容量性ネットワーク４５４のＭＯＳスイッチ４６０（Ｍ１＋、Ｍ２＋、Ｍ３＋）のゲートに結合される。整数長Ｎのレジスタは、デジタルコンテンツＢ０、Ｂ１、…ＢＮ−１でデジタルバス（図１参照）を介してプログラムされてよい。例示の実施例において、レジスタは長さＮ＝３を有し、よってデジタルコンテンツＢ０、Ｂ１およびＢ２を含む。しかし、本発明がそのように限定されず、デジタルレジスタが任意の適切な整数長を有してよく、対応する数のＭＯＳスイッチに対応する数の抵抗器４５６を介して結合されてよいことが理解されるべきである。デジタルレジスタ４５０のデジタルコンテンツ（つまり、バイナリデータ）は、このように、ＭＯＳスイッチ４５８、４６０に与えられて、容量性ネットワーク４５２、４５４の各々のコンデンサ４６２（Ｃ１−、Ｃ２−、Ｃ３−）およびコンデンサ４６４（Ｃ１＋、Ｃ２＋、Ｃ３＋）の様々な組み合わせを間断なく切り換えることを可能にする。デジタルレジスタ４５０のデジタルコンテンツは、容量性ネットワーク４５２、４５４によって提供される全体静電容量を制御することにより、ＬＮＡの入力に接続された３つの素子整合ネットワークによって提供されるリアクタンスを制御する（図４０参照）。整合ネットワークの容量値および誘導値に応じて、最適電力伝達およびノイズ状態が異なる中心周波数について動的にプログラムでき、様々な周波数範囲にわたってＬＮＡの最適性能を可能とする。コンデンサ４６２および４６４は固定コンデンサであってよく、または当業者に知られているように、調整可能バイアス電圧を介して微調整を可能にするバラクタダイオードであってよい。デジタルコンテンツは、マイクロコントローラ１０８またはＢＩＴＥモジュール１０６の制御下で、メモリ１２６を介してプログラミングバス１１０（図１を参照）を通ってデジタルレジスタ４５０にロードされてよい。
【００６７】
従来の集積差動ＬＮＡでは、上記で検討したように、インダクタＬ１〜Ｌ６（図１３参照）は、いくつかの関連する欠点を有し得るスパイラルインダクタとして実施され得る。本発明の一実施形態によれば、上記で検討したように、インダクタＬ１〜Ｌ６のうちのいずれかまたはすべては、ボンドワイヤ、または他のタイプの伝送路を使用して実施されてよい。図１４を参照して、図１３の回路のためのボンドワイヤインダクタの構成の一実施例を説明する。各インダクタＬ１〜Ｌ６は、上記で検討したように、ボンディングパッド１５２に各端部で接続された１以上のボンドワイヤを含んでよい。コンデンサ１９６は、ボンディングパッドによってもたらされた静電容量を示す。一実施例において、リードフレーム上でボンディングパッド１５２を接続するショート１９８は、固定または可変コンデンサに交換されてよい。さらに、チップ側で、ボンドワイヤへの接続は、固定または可変（または両方の）コンデンサを含むこともできる。これらのコンデンサは、上記で検討したように、特定の動作周波数または動作周波数帯域で、回路全体の性能を最適化し、かつ／または差動増幅器とＲＦ入力ポートとの間に入力インピーダンス整合をもたらすように、個々のリアクタンス値を達成するために使用されてよい。
【００６８】
これらの構成要素のプログラム可能な同調を達成し、所望の動作周波数帯域にＲＦＩＣ全体を同調するように、図１の構成可能ＲＦＩＣの様々なＲＦ構成要素に、本明細書に記載されるようなプログラム可能ＬＣタンク回路の様々な実施の形態を結合できることは理解されるべきである。
【００６９】
送受信機が、完全二重モードで使用される場合、例えば、ＣＤＭＡプロトコル下で動作して、トランスミッタチェインとレシーバチェインの両方が同時に動作しているが、周波数では、ずれている。言いかえれば、トランスミッタは、当業者に知られているように、
第１の中心周波数で信号を送信することができ、レシーバは、異なる中心周波数で信号を受信することができる。多くの用途、例えば、多くの携帯電話プロトコルでは、送信中心周波数と受信中心周波数との差は比較的小さい可能性があり、したがって、送信電力の一部がレシーバチェインに漏れ、レシーバ感度の低下を引き起こし得るという危険がある。したがって、トランスミッタチェインとレシーバチェインとの間に絶縁を設けることが望ましい。
【００７０】
一実施形態によれば、不要な周波数の阻止を向上するために、プログラム可能ノッチフィルタがレシーバチェインに挿入され低ノイズ増幅器に結合されてもよい。例えば、図２３を参照して、ノッチフィルタ４７３は、ＬＮＡ１１６とミキサ２８０との間に挿入されてよい。ノッチフィルタは、任意の所与の動作プロトコルおよび周波数帯域のために、トランスミッタ中心周波数を整合させる中心阻止周波数を有するようにプログラムされてよい。例えばＣＤＭＡプロトコルでは、ノッチフィルタは、１９３５ＭＨｚの中心周波数および４ＭＨｚの帯域幅を有するようにプログラムされてよい。少なくとも２０ｄＢの十分な阻止があれば、かかるフィルタは、レシーバチェインにおけるミキサ２８０にいかなるトランスミッタの漏れが入り込むことも除くことができる。
【００７１】
図４２を参照して、本発明の態様による差動ノッチフィルタ４６２の一実施形態を説明する。ＬＮＡ１１６（ＲＦｏｕｔ−およびＲＦｏｕｔ＋）の各差動出力は、結合コンデンサ４６４を介して並列共振回路４６６に接続されている。各共振回路４６６は、インダクタ４６８およびコンデンサ４７０を含む。共振回路４６６の中心共振周波数は、トランスミッタチェインの動作特性（中心周波数および帯域幅）に応じた所望の中心周波数にプログラムされてよい。本発明は、図４２に示された正確な構成に限定されていないことは理解されるべきである。例えば、共振回路４６６は、多数のインダクタおよび／またはコンデンサを含んでよく、並列共振回路以外に構成を有していてよい。本明細書で検討するように、インダクタは、ボンドワイヤインダクタ、スパイラルインダクタ（いくつかの用途ではスパイラルインダクタの使用を回避することが望ましい可能性があるのだが）、または他のワイヤ構成であってよい。
【００７２】
一実施形態によれば、共振回路（したがって、ノッチフィルタ全体）の中心周波数は、マイクロコントローラまたはＢＩＴＥモジュールからデジタル的にプログラムされてよい。コンデンサ４７０は、共振中心周波数のプログラミングを可能とするようにプログラム可能であってよい。図４３を参照して、図４２のノッチフィルタのより詳細な区分を説明する。図示するように、デジタルレジスタ４７２は、ＭＯＳスイッチ４７４を介してコンデンサ４７０に結合されてよい。デジタルレジスタは、プログラミングバス１１０を介して、マイクロコントローラまたはＢＩＴＥモジュールからバイナリデータでロードされる。例示の実施例において、デジタルレジスタは長さＮ＝３を有し、コンデンサ４７０は、３つの対応するＭＯＳスイッチを介してレジスタの各ビットに結合された３つの固定コンデンサ（Ｃ１、Ｃ２、Ｃ３）を含む。しかし、回路はそのように限定されておらず、もちろん任意の好適な数のコンデンサを含んでいてよく、レジスタは任意の好適な長さを有してよいことは理解されるべきである。ＭＯＳスイッチ４７４は、デジタルレジスタ４７２に記憶されたバイナリデータに応じた固定コンデンサＣ１、Ｃ２、Ｃ３の様々な組み合わせをスイッチ入れすることができる。例えば、レジスタのデジタルコンテンツが、Ｂ０＝１、Ｂ１＝０およびＢ２＝ｌである場合、ＭＯＳスイッチＭ１、Ｍ２、Ｍ３は、コンデンサＣ１およびＣ３をアースに接続し、それによって、Ｃｎ＝Ｃ１＋Ｃ３に等しいコンデンサ４７０の全静電容量値を生成する。共振周波数Ｆ０は、インダクタ４６８のインダクタンスＬｎおよびコンデンサ４７０の静電容量Ｃｎの分路組み合わせに基づき、下記式によって決まる。
【００７３】
【数５】
2009505517.tif 000007
【００７４】
この概念は、４以上の固定コンデンサに広げることができることが理解されるべきである。さらに、固定コンデンサのうちのいずれも、同調可能バラクタダイオードと取り替えられて、共振周波数およびノッチフィルタの中心周波数のより繊細な同調を可能としてもよい。
【００７５】
図１を再び参照して、少なくとも一実施形態によれば、集積無線送受信機チップは、ＲＦＩＣの様々な構成要素によって使用するために、１以上の基準周波数を生成するように適合された周波数合成器１０４を含んでよい。より詳細には、一実施形態によれば、マルチバンドおよびマルチ標準送受信機の動作を可能にするように、広範囲の安定した周波数を生成し得るプログラム可能周波数合成器を供給し得る。一実施形態では、周波数合成器は、以下に詳細に検討するように、プログラム可能デバイダと組み合わされた狭帯域ＶＣＯを含む広帯域局部発振器アーキテクチャを使用して、無線送受信機の局部発振器信号を生成する。広範囲の安定した局部発振器周波数は、マルチバンドおよびマルチ標準送受信機にとって望ましい。しかし、多数のＶＣＯおよび／または基準信号ソース（例えば、基準結晶）を有すると、より大きな大きさおよび構成要素点数の増加により、大きなチップ表面積が要求され、無線送受信機のコストが増加する可能性がある。したがって、ＲＦＩＣについて高度の集積および高性能を得るために、ＶＣＯおよび基準ソースの数を最小限にすることが望ましい。
【００７６】
図１５を参照して、本発明の態様による周波数合成器１０４の一実施形態のブロック図を説明する。周波数合成器１０４は、多数の安定した基準周波数を生成する際に柔軟性をもたらすように、広帯域プログラム可能局部発振器（ＬＯ）アーキテクチャを実施し、順方向ループパス２０２内部に単一または多数のデジタル帯域切り替えデバイダを組み込む改良直接デジタル合成フェイズロックループ（ＰＬＬ）に基づく。図１５に示すように、周波数合成器１０４は、上記に説明したようなプログラム可能ＬＣタンク回路２００に結合された電圧制御発振器（ＶＣＯ）１９８を含んでよい。上記で検討したように、プログラム可能ＬＣタンク回路２００は、ＬＣタンク回路の共振周波数帯域の選択を可能にし、ＶＣＯ１９８の同調範囲を制御するために使用できる。一実施例において、ＶＣＯは、例えば約１ＧＨｚ〜３ＧＨｚの範囲で設定できる中心周波数に関して±２０％までの同調範囲を有していてよい。基準周波数源２０４は、位相検出器２２８およびループフィルタ２３０を介して、合成器ループに基準周波数ｆｒｅｆを供給する。プログラム可能周波数合成器は、順方向ループ２０２内のプログラム可能Ｎ除算回路２３２およびミキサ２３４と、上側波帯または下側波帯選択フィルタ２３６と、Ｍ除算回路２３８と、をさらに含み、それぞれを以下により詳細に検討する。一実施形態では、狭帯域信号ｆｖｃｏ（ＬＣタンク回路と組み合わせてＶＣＯによって提供された）は、単側波帯または両側波帯モジュレータ２３４のいずれかにおいて、それ自身のＮ除算されたバージョンと混合されてよい。混合の結果は、ＶＣＯ周波数ｆｖｃｏの両側で局部発振器信号を提供し得る上側波帯および下側波帯をもたらす。これら各側波帯は、ＶＣＯ信号と同じ割合の帯域幅を有してよく、これによりＶＣＯ帯域幅およびディビジョン比の両方の関数である広範囲の周波数範囲を提供する。
【００７７】
一実施形態によれば、基準周波数信号源２０４は、結晶源からその基準周波数を引き出し基準周波数を生成する直接デジタル合成器（ＤＤＳ）を含んでよい。例えば、多数標準
無線送受信機については、いくつかの望ましい基準周波数としては、１３ＭＨｚ、２６ＭＨｚ、１９．２ＭＨｚ、１９．６ＭＨｚ、２０ＭＨｚ、２２ＭＨｚ、４０ＭＨｚおよび４４ＭＨｚが挙げられる。もちろん、他の多くの基準周波数値も生成されてもよく、本発明は上記の実施例に限定されないことは理解されるべきである。本発明の態様による基準周波数源２０２の一実施形態を図１６で説明する（ブロック図形式で）。数値的に制御された結晶発振器２０６は、直接デジタル合成（ＤＤＳ）回路２１０に供給されるライン２０８上で出力信号を生成する。結晶発振器２０６は、発振器２１４に取り付けられて１以上の可変コンデンサ２１６を介して制御される結晶２１２を含んでよい。ＤＤＳ回路２１０は、ライン２０８上で結晶発振器２０６から信号を受ける。ＤＤＳ回路２１０は、例えばＲＦＩＣマイクロコントローラ（図１参照）からのデジタルプログラミング信号も受ける。プログラミング信号は、ＤＤＳ回路に対し、生成対象の基準周波数の所望の周波数値を示してもよい。プログラミング信号２１８に基づいて、ＤＤＳ回路は、デジタル基準周波数信号を生成する（ライン２０８上で信号から）。ＤＤＳは、ライン２２０上でサンプリングされたアナログキャリアを生成するデジタルアナログ変換器（ＤＡＣ、図示せず）も含む。一実施例において、ＤＡＣは、クロック信号２２２から決まる基準クロック周波数でサンプリングされる。したがって、低域通過フィルタ（ＬＰＦ）２２４は、必要ならば、エイリアシングを取り除くために使用されてもよい。生成された基準周波数ｆｒｅｆは、ライン２２６上で生成される。一実施例において、ＤＤＳ回路は、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）で実施できる。
【００７８】
一実施形態によれば、多数の基準周波数は、順に多数の局部発振器信号を作成するために使用されてよく、固定出力周波数値を有して良好な安定性能を有する単結晶２１２を使用して生成されてよい。本発明の周波数合成器アーキテクチャは、上記の基準周波数源を使用して、多数の基準周波数を生成する。各基準信号は、元の結晶信号の安定性を保持することが可能であり、これは無線送受信機用途には非常に望ましい。
【００７９】
図１５を再び参照して、ＬＣタンク回路２００によって同調されたＶＣＯ１９８は、図示の周波数ｆｖｃｏを有する信号を生成する。ｆｖｃｏ＋ｆｖｃｏ／Ｎ（上側波帯）およびｆｖｃｏ−ｆｖｃｏ／Ｎ（下側波帯）のスペクトルが生成されるように、周波数ｆｖｃｏは、Ｎ除算回路２３２およびミキサ２３４によって改変される。後続の側波帯選択フィルタ２３６は、ｆｏｕｔになる帯域のうちの１つを選択してよい。側波帯選択フィルタは、局部発振器が元のＶＣＯ周波数から実質的に離れた周波数範囲を有することを可能にするので、側波帯選択フィルタは、周波数合成器によって提供される局部発振器の周波数範囲を著しく拡張し得る。生成された周波数の安定性は、位相検出器２２８にＭ除算回路２３８を介して出力信号ｆｏｕｔをフィードバックすることにより維持され得る。位相検出器は、基準周波数源２０４によって生成された基準周波数信号と選択された側波帯信号（ｆｖｃｏ±ｆｖｃｏ／Ｎ）／Ｍ）を比較して、ＶＣＯ１９８に与えられる前に低域通過フィルタ２３０によって条件付けられ得るループ信号をライン２４０上で生成してよい。このように、ＶＣＯは、正確に所望の信号周波数を維持するように調整され得る。一実施例において、位相検出器２２８は、標準的な電荷ポンプ回路として実施されてよい。
【００８０】
一実施形態によれば、プログラム可能なＮ除算回路（ここでＮはプログラム可能高速順方向移送除算比である）は、単一デバイダ、またはデバイダの組み合わせとして実施されてよい。さらに、プログラム可能Ｎ除算回路２３２は、単一出力ＶＣＯまたは直交出力ＶＣＯ（ＱＶＣＯ）と共に実施されてよい。
【００８１】
図１７を参照して、Ｎ除算回路を含む順方向ループ２０２の一部の一実施形態を説明する。図示の実施例において、生成された周波数ｆｖｃｏは、固定２除算回路２４４およびプログラム可能Ｎ除算回路２３２の分路構成が後続する標準バッファ２４２に供給される。Ｎの値は、整数または非整数であってよく、例えばＲＦＩＣマイクロコントローラから
の制御信号によって決められてよい（図１参照）。固定２除算回路２４４の出力信号は、「同相」信号である周波数成分Ｉ１、および直交信号でありＩ１とは９０度位相の異なるＱ１である。プログラム可能Ｎ除算回路２３２の出力は、同様に同相周波数成分信号Ｉ２および直交成分信号Ｑ２を含む。これら４つの信号は、側波帯選択フィルタ２３６の一部を構成し得る下側波帯選択回路および上側波帯選択回路２４８に提供されてよい（図１５参照）。下側波帯選択回路の出力は、下側波帯（ＬＳＢ）周波数を含み、上側波帯選択回路２４８の出力は、上側波帯（ＵＳＢ）周波数を含む。図１７に示すように、ＵＳＢ周波数およびＬＳＢ周波数は、ライン２５２上でのデジタル制御信号の設定に応じて、ＵＳＢ周波数信号またはＬＳＢ周波数信号のいずれかの選択を可能とするように適合されるマルチプレクサ２５０に供給されてよい。例えば、デジタル制御信号の「０」への設定はＬＳＢ信号を選択してもよく、一方、デジタル制御信号の「１」への設定はＵＳＢ信号を選択してもよく、またはその逆であってもよい。マルチプレクサは、側波帯選択フィルタ２３６の一部を構成してもよい。
【００８２】
他の実施の形態によれば、図１８で示されるように、ＶＣＯは直交ＶＣＯ２５４であってよい。直交ＶＣＯ２５４は、同相信号Ｉ１（例えば、余弦信号ｃｏｓ（ω１ｔ）、ここで、ω１は入力周波数ｆｖｃｏの角振動数である）、および直交信号Ｑ１（例えば、正弦信号ｓｉｎ（ω１ｔ））を生成してよい。下側波帯選択回路および上側波帯選択回路のための回路インプリメンテーションの一実施例は、図１９ａおよび１９ｂでそれぞれ説明される。両方の回路は、同じ機能ブロック、すなわち第１のミキサ２５６、第２のミキサ２５８、アナログ加算器２６０を含む。下側波帯選択回路については、信号Ｉ１およびＩ２は第１のミキサ２５６に与えられ、信号Ｑ１およびＱ２は第２のミキサ２５８に与えられ、一方、上側波帯選択回路については、信号Ｉ１およびＱ２は第１のミキサに与えられ、信号Ｑ１およびＩ２は第２のミキサに与えられる。
【００８３】
側波帯選択回路の動作の例示的説明に関して、信号は、Ｉ１＝ｃｏｓ（ω１ｔ）、Ｉ２＝ｃｏｓ（ω２ｔ）、Ｑ１＝ｓｉｎ（ω１ｔ）、Ｑ２＝ｓｉｎ（ω２ｔ）であると仮定できる。次いで、図１９ａの回路構成から、下側波帯出力は、次のとおりである。
【００８４】
【数６】
2009505517.tif 000008
【００８５】
同様に、図１９ｂの回路構成から、上側波帯出力は、次のとおりである。
【００８６】
【数７】
2009505517.tif 000009
【００８７】
したがって、ＵＳＢおよびＬＳＢのうちの１つを選択することによって、ω１およびω２の値に応じて、元のＶＣＯ周波数から周波数が近いか、または周波数が実質的に離れている可能性がある局部発振器信号が提供される。側波帯選択フィルタは、このように、局部発振器周波数範囲において大きな柔軟性をもたらして、広帯域局部発振器を提供する。よって、本発明の態様による周波数合成器は、比較的狭帯域の結晶基準周波数から極めて広帯域の局部発振器信号の生成することを可能にする。ノイズと損失を最小限にし、かつ性能を向上するために、多くの無線送受信機用途が、ベースバンド（０−ＩＦ）アーキテクチャに、低中間周波数（低−ＩＦ）または直接変換を必要とする。これらのタイプの用途については、基本ＶＣＯ周波数から遠くにあり無関係な（つまり、その直接倍数でない
）局部発振器出力周波数を有することが望ましい。このアーキテクチャは、ディビジョン比および側波帯選択フィルタをプログラムして、ＶＣＯ信号から周波数が離れておりＶＣＯ中心周波数の整数倍でない局部発振器信号を生成することにより、本発明の周波数合成器を使用して容易に実施される。
【００８８】
一実施形態によれば、順方向ループ２０２において、Ｎ除算回路２３２およびミキサ２３４は、図２０に示すように、２以上のデバイダおよびミキサの構成を含むように縦続接続されてよい。第１段２６２（Ｎ除算回路２３２およびミキサ２３４を含む）は、バンドスイッチ２６６によって分離された、第２段２６４（Ｎ除算回路２３２およびミキサ２３４も含む）と縦続接続されてよい。同様に、さらなる段が、任意の所望のディビジョン比を達成するように縦続接続されてよい。第２段および後段は、同じ除算比または異なる除算比のいずれかを有してよい。バンドスイッチ２６６は、後段に与えるべき１以上の周波数を選択するために使用されてよい。
【００８９】
図１５を再び参照して、本技術分野で公知のように、フェイズロックループのフィードバックループは、Ｍ除算回路２３８を含んでよい。Ｍは、固定またはプログラム可能除算比であってよい。プログラム可能なら、Ｍの値は、例えばＲＦＩＣマイクロコントローラ１０８からの制御信号によって設定されてよい（図１参照）。Ｍ除算回路２３８は、本技術分野で公知のように、デジタル的にプログラム可能なマルチステージノイズ形成（ＭＡＳＨ）デルタシグマモジュレータを含む多数の標準的な除算回路に基づいて実施されてよい。デバイダのタイプを選択する際に考慮し得る因子は、デバイダの修正時間であってよい。例えば周波数範囲が８８０ＭＨｚ〜９１５ＭＨｚに及び、２００ｋＨｚのチャネル間隔に基づく、ＧＳＭ−９００標準について、修正時間は約１０μｓであってよい。
【００９０】
広帯域プログラム可能ＬＯアーキテクチャの様々な実施の形態で達成され得るいくつかの例示的な同調範囲は、説明図および実施例を提供するために以下に検討する。しかし、発明の原理は、本明細書で検討される特定の実施例に限定されず、所望の周波数範囲にわたって同調されてよいプログラム可能ＬＯに広く当てはまることが理解されるべきである。以下の表１は、中心周波数が２ＧＨｚであり、同調範囲が±１５％であるＶＣＯで可能な中心周波数（ｆｃｅｎｔｅｒ）、下限周波数（ｆｌｏｗ）および上限周波数（ｆｈｉｇｈ）の例を示す。中心周波数が任意であり、単に本発明の広帯域プログラム可能ＬＯアーキテクチャの同調比（ｆｈｉｇｈ／ｆｌｏｗ）を示す機能をすることは理解されるべきである。任意の中心周波数が選択されてよく、例えばＬＯが使用される用途に基づいて選択されてよい。種々の周波数範囲は、ＶＣＯ中心周波数をスケーリングすることにより容易に達成できる。同調比は種々の中心周波数に対して同じままである。ＮはＮ除算回路の除算値である（図１５参照）。示されるように、Ｎの値を変更することによって、ＶＣＯ中心周波数をスケーリングしてよい。
【００９１】
【表１】
2009505517.tif 000010
【００９２】
図２１を参照して、表１から得られるＮの値の関数としての周波数同調範囲のグラフを説明する。ライン２６８ａ、２６８ｂ、２６８ｃおよび２６８ｄは、１〜８のＮの各値について上側波帯周波数範囲をそれぞれ表し、ライン２７０ａ、２７０ｂ、２７０ｃ、２６０ｄは、１〜８のＮの各値についての下側波帯周波数範囲をそれぞれ表す。表１および図２１から分かるように、最も低い２つの周波数範囲以外（ライン２７０ａおよび２７０ｂによって表わされる）は重なり、したがって、約６３７．５ＭＨｚ〜約２．３ＧＨｚの連続した周波数範囲が利用可能であり、他の個別の周波数範囲を提供することができる。図２１は、本発明の広帯域プログラム可能ＬＯアーキテクチャが、中心周波数が１４６８．７５ＭＨｚであり、同調範囲が±５７％である発振器の均等物を提供することを示す。言いかえれば、本発明の周波数合成器は、元のＶＣＯ（ＶＣＯについて１５％に対して全体として５７％）と比較して、実質的に増加した周波数同調帯域をもたらす。本発明の周波数合成器は、同じ同調感度（図２１に示すように、実際、同調が合成広帯域を提供するために縦続接続される各狭帯域内で生じるので）を維持しつつ、周波数のほとんど２オクターブをカバーし得る広帯域プログラム可能ＬＯを提供し、それにより良好な位相ノイズを維持し得る。
【００９３】
下記の表２は、２ＧＨｚの中心周波数および±２０％の同調範囲を有するＶＣＯで可能な例としての中心周波数、下限周波数および上限周波数を示す。上記で検討したように、ＶＣＯの同調範囲は、共振ＬＣタンク回路を使用して調整されてよい（例えば、１５％〜２０％に変更された）。再び、Ｎは図１５のＮ除算回路に対するデバイダ値である。
【００９４】
【表２】
2009505517.tif 000011
【００９５】
図２２は、図２１と同様に、Ｎの関数としての表２の周波数帯域を図示する。ライン２７２ａ、２７２ｂ、２７２ｃおよび２７２ｄは、１〜８のＮの各値にそれぞれ対応する上側波帯周波数範囲を表し、ライン２７６ａ、２７６ｂ、２７６ｃ、２７６ｄは、１〜８のＮの各値についての下側波帯周波数範囲をそれぞれ表す。図示されるように、ＬＣタンク回路でＶＣＯ同調範囲を２０％に増加させることによって、ＬＯ周波数の一連なりは、４００ＭＨｚ〜２．４ＧＨｚで利用可能である。
【００９６】
これらの実施例は、本明細書に記載された周波数合成器アーキテクチャが、非常に広い周波数範囲にわたって同調可能な広帯域プログラム可能局部発振器を生成できることを示す。これは、ＬＯの同調範囲がいくつかの周波数帯域をカバーするのに十分な程度に広いので、マルチバンド、マルチ標準の無線送受信機について単一ＬＯの使用を可能とする。連続する広い周波数範囲が、いくつかのプログラム可能な狭い範囲のカスケードによってもたらされるので、同調感度および位相ノイズ性能は、狭帯域局部発振器に匹敵するレベルで維持される。狭帯域のうちのいずれか１つにおける同調は、Ｎの値を設定することにより選択されてよい。さらに、上記で検討したように、ＶＣＯ中心周波数および同調は、ＬＣタンク回路を使用して調整されてよい。これは、利用可能な局部発振器周波数において、さらなる柔軟性をもたらす。
【００９７】
図４４に示す他の実施の形態では、図４４に示すように、ミキサ素子（図１５の２３４）は、代わりに２つの電圧制御発振器（ＶＣＯ）４７６および４７８を使用することにより取り除かれてよい。この実施形態では、スイッチ４８０および４８２は、２つの縦続接続されたＮ除算回路２３２と連動して、ミキサを必要とすることなく、広い周波数範囲のプログラミングを可能にする。上記で検討したように側波帯を混合するのではなく、２つの電圧制御発振器４７６および４７８は、Ｎ除算回路の１つまたは両方との接続性を間断なく切り替えられて、広い動作周波数帯域を生成することができる。信号Ｆｏｕｔは、上記と同様に、ＶＣＯ信号（ＶＣＯ４７６からのＦ０またはＶＣＯ４７８からのＦ１のいずれか）およびＮ除算回路２３２から生成され、次いで、図１５を参照して上記で検討したように、Ｍ除算回路２３８および他のループ構成要素に供給される。図１５のミキサは、２つの電圧制御発振器４７６および４７８、ならびにスイッチと取り替えられ、上記で検討したように、ループの残りが動作して局部発振器周波数を生成する。このように、広帯域局部発振器信号は、ミキサを必要とすることなく生成することができる。例えば、おのおの±１８％の同調範囲で、そして各Ｎ除算回路についてＮ＝２で、ＶＣＯ４７６が中心周波数Ｆ０＝３３００ＭＨｚを生成するように設計され、ＶＣＯ４７８が中心周波数Ｆ０＝２３７５ＭＨｚを生成するように設計されている場合、４８８ＭＨｚ〜３９００ＭＨｚに及ぶ周波数範囲を達成することができる。
【００９８】
図３０を参照して、差動ＶＣＯ回路で配置されたＬＣタンク回路２００の一実施形態の回路図を説明する。例示の実施例において、差動ＶＣＯは、２つのバラクタダイオード３３４ａ、３３４ｂおよび２つのＬＣ共振回路２００に接続された、たすきがけＭＯＳ型トランジスタペア３３２ａ、３３２ｂを含む。ループフィルタ２３０（図１５参照）からの信号を、２つのバラクタダイオード３３４ａ、３３４ｂ間の入力ポート３３６で受信する。トランジスタ３３８ａおよび３３８ｂは、ＶＣＯについてバイアス電流を設定する電流ミラーとして構成される。出力信号ｆｖｃｏ（図１５参照）は、抵抗器３４０ａおよび３４０ｂにわたる電圧降下として差動出力ＶＣＯ＋およびＶＣＯ−で得られ、トランジスタ３４２ａおよび３４２ｂは、出力においてバッファとして機能する。図１５に示すように、周波数ｆｖｃｏでの差分電圧信号は、Ｎ除算回路２３２への入力である。
【００９９】
一実施形態によれば、ＶＣＯ回路１９８の同調は、入力ポート３３６で、ループフィルタから供給される制御電圧を介して、バラクタダイオード３３４ａ、３３４ｂを使用して達成される。一実施例において、Ｖｄｄ＝１．８ボルト（Ｖ）について、バラクタダイオ
ード３３４ａ、３３４ｂは、同調電圧がおよそ０．５Ｖに達すると、順方向バイアスされ始める。しかし、ＭＯＳ型トランジスタ３３２ａ、３３２ｂのためのオーバードライブ電圧がおよそ０．５Ｖであると仮定すると、Ｖｄｄとバラクタダイオードの陽極（３４４ａ、３４４ｂ）との間で少なくとも０．５Ｖの電圧降下がある。したがって、陽極でのＤＣ電圧は、およそ１．３Ｖ（Ｖｄｄ＝１．８Ｖと仮定する）である。その結果、入力ポート３３６でループフィルタ２３０によって提供される同調電圧は、バラクタダイオード３３２ａ、３３２ｂ（陽極電圧が１．３Ｖであり、ダイオード閾値が０．５Ｖであるので）を順方向バイアスせずに、０Ｖ〜Ｖｄｄ（例えば、１．８Ｖ）に及んでよい。従って、同調電圧を変えることは、ＶＣＯ利得を増加させず、バラクタダイオードが順方向バイアスされないので、ＶＣＯは位相ノイズ性能劣化を受けない。
【０１００】
一実施形態では、ＶＣＯ同調範囲は、バラクタダイオード３３２ａ、３３２ｂの静電容量をループフィルタ２３０からの信号で変えること、およびＬＣタンク回路の静電容量を変えることの組み合わせによって制御される。上記で検討したように、バラクタダイオード３３２ａ、３３２ｂの静電容量を調整することは、帯域内での微細な周波数同調をもたらす。上記で検討したように、より粗い同調は、ＬＣ共振回路２００のコンデンサのバンクを間断なく切り替えることにより達成される。したがって、ＬＣタンク回路２００の適切な設定で、ＶＣＯは約２０％までの非常に広い同調範囲を有することができる。
【０１０１】
上記で検討したように、図１のＲＦＩＣは、アナログレシーバチェインにおける利得、ダイナミックレンジおよび選択性などの性能パラメータの設定、モニタリングおよび補正を可能にする組込みテスト評価（ＢＩＴＥ）デジタル分析および較正モジュール１０６を含んでよい。一実施形態によれば、ＢＩＴＥモジュールは、レシーバチェインおよび／またはトランスミッタチェインのモニタリングおよび較正のための、無線送受信機チップに埋め込むことができる集積システム構成要素であってもよい。図１に示すように、ＲＦ送受信機のアナログフロントエンドは、例えば低ノイズ増幅器１１６、ミキサ２８０、低域通過フィルタ２８２、ベースバンド増幅器２８４およびアナログデジタル変換器１２０を含む多数の正確に同調され最適化された機能ブロックを含んでよい。これらまたは同様のアナログ構築ブロックは、典型的には、ヘテロダイン、低ＩＦおよびゼロ−ＩＦレシーバを含むほとんどのレシーバアーキテクチャで見ることができる。動作周波数、チャネル間隔、感度、ダイナミックレンジなどの異なる帯域を要求する異なる設定（例えば、異なる携帯電話標準）でアナログレシーバチェインが動作することを可能にするために、ある動作構成から他の構成に切り替える場合、レシーバおよび／またはトランスミッタチェインの性能特性が新しい電気通信標準に準拠しているかどうかを監視することが重要になり得る。偏差が検知される場合、さらに、所望の性能要件にシステムを準拠させるレシーバチェインのパラメータを調整することは重要である。さらに、一旦特定の設定（例えば、ＧＳＭ携帯電話標準）がユーザによって選択されると、レシーバチェインのパラメータを、例えば一定の時間間隔で監視して所望の性能からのあらゆる偏差を検知し、またかかる偏差が検知されるならば、それらを補正することが望ましい。性能パラメータを監視することができ、かつ無線送受信機の動作の間、つまり集積（組込み）モニタリングおよび較正システムを介して、調整を行うことができることは特に有利である。
【０１０２】
図２３を参照して、本発明の態様によるレシーバチェインの機能性を監視し調整するための組込みテスト評価（ＢＩＴＥ）モジュール１０６を含む無線送受信機のレシーバチェインの一実施形態のブロック図を説明する。ＢＩＴＥモジュールは、以下に検討するように、レシーバチェインにおける、利得、ダイナミックレンジおよび選択性などのパラメータを監視し調整してよい。例示の実施例において、レシーバチェインは、ＲＦ入力２８８、低ノイズ増幅器１１６、ミキサ２８０、バンドパスフィルタ２８２、ベースバンド増幅器２８４およびアナログデジタル変換器（ＡＤＣ）１２０を含む。これらの各構成要素は、プログラミングバス１１０を介して受信され得るデジタルコマンドを介してプログラム
可能であってよい。これらのデジタルコマンドは、例えばプログラム可能バンドパスフィルタ２８２の中心周波数およびフィルタオーダー、ＡＤＣ１２０のビットの有効数、およびさらに以下に検討する他のパラメータなどの構成要素の動作パラメータを特定し得る。各構成要素は、動作パラメータを設定するためにデジタルコマンドがロードされ得るデジタルレジスタを含んでよい。ＢＩＴＥモジュール１０６は、１対の相補的な低挿入損失スイッチ２９０ａおよび２９０ｂにより、レシーバチェインから間断なく切り替えできる。レシーバチェインの通常動作中に、ＲＦ信号はＲＦ入力２８８で受信され、ライン２９６上でデジタル出力を提供するために、レシーバチェインを介して処理される。ＢＩＴＥモジュールが動作可能な場合、スイッチ２９０ａ、２９０ｂは、ＲＦ入力２８８およびデジタル出力ノード２９６からレシーバチェインを切断し、その代りにＢＩＴＥモジュール１０６にレシーバチェインを結合する。
【０１０３】
一実施形態によれば、レシーバチェインのテスト、モニタリングまたは較正については、ＢＩＴＥモジュールを起動するために、例えばマイクロコントローラ１０８（図１参照）からデジタルプログラミングバス１１０を介してトリガ信号がＢＩＴＥモジュール１０６に送られてもよい。例えばマイクロコントローラがアナログレシーバチェインを監視するコマンドを出したとき、ＢＩＴＥモジュールチェインが動作を開始してよい。あるいは、マイクロコントローラは、例えばＧＳＭからＣＤＭＡのような異なる標準に切り替えるシステムにコマンドを送ってよい。この場合、マイクロコントローラは、選択された電気通信基準に準拠する特定の中心周波数、利得設定、帯域幅および線形性についてレシーバを同調するコマンドを出してよい。その結果、ＢＩＴＥモジュールは、無線送受信機のレシーバチェインおよびトランスミッタチェインのいずれかまたは両方の１以上の構成要素の性能をチェックするために起動されて、送受信機を確実に新しい標準の性能要件に従って動作させるようにしてよい。両方の上記実施例において、さらに以下に検討するように、ＢＩＴＥモジュールは、ＧＳＭ、ＥＤＧＥ−ＧＳＭ、ＣＤＭＡなどの特定の標準を設定する情報をそのコンテンツが含む固有データワードを、マイクロコントローラから受信する。ＢＩＴＥモジュールを作動することに加えて、マイクロコントローラは、一時的にＲＰ入力２８８をレシーバチェインから切断するために、スイッチ２９０ａに信号を送ってよく、その代りにライン２９２上でテスト入力信号がレシーバチェインに入力されることを可能とする。同時に（またはほとんど同時に）、マイクロコントローラはスイッチ２９０ｂに信号を送って、一時的に後続のデジタルベースバンドプロセッサインターフェース（例えば、デジタルベースバンドプロセッサ１２４およびデジタルインターフェース１１２−図１参照）からデジタル出力ノード２９６を切断し、代わりにライン２９８を介してＢＩＴＥモジュール１０６にデジタル出力を接続してよい。
【０１０４】
図２４を参照して、本発明の態様による組込みテスト評価（ＢＩＴＥ）モジュールの一実施形態を説明する。ＢＩＴＥモジュール１０６は、離散フーリエ変換（ＤＦＴ）モジュール３００、データテーブルルックアップモジュール３０２、コンパレータ３０４、マクロモデル３０６、直並列変換モジュール３０８、および任意でライン２９２上で適用されるテスト入力信号を生成するトランスミッタチェイン３１０を含んでよい。テスト信号が、個別のトランスミッタ３１０によって生成されてもよく、または無線送受信機アーキテクチャのトランスミッタ部から得られてもよいことが理解されるべきである（図１参照）。ＢＩＴＥモジュール１０６は、デジタルバス１１４を介して、マイクロコントローラ１０８に結合されてよい（図１参照）。一実施形態では、ＢＩＴＥモジュール１０６は、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）論理において利用可能なものとして、またはセルベースの特定用途向け集積回路（ＡＳＩＣ）超小型電子設計の一部として、ハードウェアに組み込まれている埋め込み論理で実施される。
【０１０５】
一実施形態によれば、ＢＩＴＥモジュール１０６の目的は、アナログレシーバチェインをテストするために使用できる好適なテスト信号を生成することである。これらのテスト
信号は、例えばＧＳＭ、ＥＤＧＥ−ＧＳＭ、ＣＤＭＡなどの携帯電話標準のような特有の設定に依存し、選択された設定について性能準拠を達成するために必要なレシーバチェイン（例えばＬＮＡ、バンドパスフィルタなど）における個々の機能ブロックの特有のパラメータ設定に基づく。テストされ得るレシーバチェインブロック内のパラメータのいくつかの例としては、所望の電力レベルおよび利得を設定するためのバイアス電圧または電流、特定の動作周波数帯域のための構成要素間での適切な入力／出力インピーダンス整合を維持するための入出力整合回路のインピーダンス、動作周波数を変えるための能動素子の素子サイズ、線形性を特定するための三次入力遮断点（ＩＩＰ３ｓ）が挙げられる。
【０１０６】
図２８は、無線送受信機が受け得る処理ステップの一実施例を説明し、選択された動作標準へ切り替えられる場合、ＢＩＴＥモジュールが、例えばＬＮＡ１１６などのレシーバ構成要素をテストするために実施してもよいステップを含むフローチャートである。無線送受信機のレシーバチェインおよび／またはトランスミッタチェインの任意のプログラム可能構成要素をテストおよび／または監視するためにＢＩＴＥモジュールが使用されてもよいことが理解されるべきである。簡潔さのために、以下の検討は、主としてレシーバチェインの構成要素のテストに言及する。しかし、記載された本発明の原理および処理ステップは、トランスミッタチェインの構成要素にも当てはまることが理解されるべきである。
【０１０７】
第１ステップ３２０で、無線送受信機は、初期化モードに入ってよい。初期化モードの目的は、選択されたレシーバ設定（例えばＣＤＭＡモード、ＧＳＭモードなど）における動作について所望されるレシーバチェインの状態について最良の初期「推測」（例えば、工場較正データに基づく）を表す状態にレシーバチェインを構成またはプログラムすることである。例えば、図１を参照して、プログラム可能無線送受信機１０１は、選択された動作モードにアナログレシーバチェインを構成または再構成するために、外部ホストコントローラ（図示せず）からインターフェース１１２を介してコマンドを受信してよい。これに応答して、集積マイクロコントローラは、選択されたモードに関連するデジタルレジスタ値をロードし（例えば、メモリ１２６から）、それらをプログラミングバス１１０上にクロックして無線送受信機の構成要素に送信してよい。一実施形態では、マイクロコントローラは、レシーバチェインの構成要素に対してレジスタ値を直接特定するデジタルワードをロードしてよい。他の実施の形態では、一旦ＢＩＴＥモジュール１０６がアナログチェインに接続されれば、ＢＩＴＥモジュールはデジタルレジスタをロードし、そのコンテンツは、デジタルプログラミングバス１１０を介して、各アナログブロック、例えば、低ノイズ増幅器１１６、ミキサ２８０、バンドパスフィルタ２８２、ベースバンド増幅器２８４、ＡＤＣ１２０に伝達される。デジタルワードは、それが適用されるレシーバチェインにおける各アナログブロックの動作特性を特定し得る制御信号として機能する。例えば、デジタルワードは、バンドパスフィルタの中心周波数、増幅器の利得などを特定してもよい。デジタルワードは、レシーバチェイン内の個々のブロックが、電気通信標準の特有の機能を実行するように設定することを可能にする。一実施例において、デジタルワードのコンテンツは、マイクロコントローラ１０８またはベースバンドプロセッサ１２４によって特定されてよい。一実施形態では、メモリ１２６は、１以上の電気通信標準のための動作パラメータを特定する１以上のデジタルワードを記憶してよい。マイクロコントローラは、メモリにアクセスして、適切なデジタルワードを検索し、ＢＩＴＥモジュールにそれを供給してよい。
【０１０８】
図２３に示すように、ＢＩＴＥモジュール１０６は、例えば図１５〜１８に示すような周波数ｆｏｕｔを有する高調波出力信号を提供する周波数合成器１０４（図１参照）の一部を構成するデジタル的にプログラム可能な発振器３１４にも結合されてよい。一実施形態によれば、デジタルワードによって特定されたレジスタ値の初期設定から、上記で検討したように、周波数合成器１０４は、所望の周波数帯域にプログラムされてよく、基準周
波数信号ｆｒｅｆを生成してよい。次いで、レシーバＶＣＯ１９８（図１５参照）は、図１５および１６を参照して記載されたフェイズロックループ動作と関連する負のフィードバックを使用して、基準周波数信号ｆｒｅｆ（ライン２２６上、図１５参照）に位相固定されてよい。この処理の結果は、正確な所望の局部発振器周波数ｆｏｕｔの生成であり、図２３に示すように、ライン３１６上でミキサ２８０に供給されてよい。
【０１０９】
選択された動作設定のための局部発振器周波数を設定することに加えて、送受信機の他の構成要素のあるパラメータも同様にプログラムされてよい。例えば、デジタルレジスタ値は、フィルタオーダー、フィルタタイプ（例えば、高域通過、低域通過またはバンドパス）、フィルタ形状（例えば、バターワース、チェビシェフなど）および中心周波数などのプログラム可能バンドパスフィルタ２８２（図２３を参照）のパラメータを制御するために伝えられてよい（プログラミングバスを介して）。初期化中に、プログラム可能バンドパスフィルタ２８２のデジタルレジスタは、所望の動作モードに関連する値でロードされる。これらの初期設定から、中心周波数およびフィルタオーダー値は、閉じた負のフィードバックループにおいて調整されてよい。例えば、中心周波数は、精密マスタクロック１３０（図１を参照）にスレーブされてよく、フィルタオーダー値は、マスタインピーダンス１２８にスレーブされてよい。この処理の結果は、フィルタ周波数の精密なセンタリングおよびフィルタオーダーの精密な制御である。さらに、アナログデジタル変換器１２０もプログラム可能であってよく、レジスタ値は、所望の動作モードに必要な値を反映するように、サンプリングレート（Ｆｓ）およびビットの有効数（ＥＮＯＢ）を制御するように設定されてよい。例えばバイアス電流、入力整合回路網および負荷インピーダンスなどの局部負フィードバックループによって調整されないレシーバにおけるあらゆるプログラミングレジスタが、所望の動作モードのためにメモリに記憶された初期値に設定できることが理解されるべきである。
【０１１０】
図２８を再び参照して、第２のステップ３２２で、無線送受信機は、ＢＩＴＥモジュール１０６が起動され得るテストモードに入ってよい。テストモードの目的は、実際の性能レベルを決定するために、例えばレシーバチェインのテストを促進するためのテスト信号を合成することである。一実施形態では、ＢＩＴＥモジュール１０６は、ライン２９２上でアナログレシーバチェインの入力にテスト入力信号を与えることにより、レシーバチェインのテストを開始する。ミキサ２８０は、テスト信号の周波数コンテンツを下側波帯および下側波帯を有するベースバンド周波数に変換するために、テスト入力信号をライン３１６の信号と混合する。次いで、バンドパスフィルタ２８２は、ＢＩＴＥモジュール１０６によってバンドパスフィルタに供給されたデジタルワードコンテンツに基づいて、周波数の特定の範囲を選択し、例えばリップルおよび／またはスキューなどの特性を伝達する。アナログレシーバチェインの対応する出力は、ＡＤＣ１２０によってデジタル化され、処理のためにライン２９８上でＢＩＴＥモジュールに与えられる。テスト入力信号は、アナログチェインの様々な性能特徴（利得、周波数、線形性のような）がテストされ得るように、特有の特性（例えば、周波数、振幅など）で生成されてよい。一実施形態では、デジタルフィルタ（図示せず）は、例えばマスタクロック１３０（図１参照）からのクロック周波数によって決定される定期的または同期の間隔でデジタル出力信号をフィルタしモニタ信号を生成するものであり、ライン２９８に置かれてよい。
【０１１１】
一実施形態によって、ライン２９２上のテスト信号は、トランスミッタ２８０によって半導体チップ上で生成されてよい。一般には、性能が選択された通信標準に従うかどうかを判断するためにレシーバチェインの構成要素をテストするため、テスト信号は対象の無線周波数で生成されて変調されてよいし変調されなくてもよく、または連続波（ＣＷ）信号であってもよい。例えば、ＲＦ中心周波数準拠および利得についてテストするために、所望の中心周波数で、およびその中心周波数近くで、ＣＷ信号が使用されてよい。
【０１１２】
図３３を参照して、精密ＲＦ出力周波数を有するテスト信号を生成するために使用され得る精密基準信号源と組み合わせて、位相固定ＶＣＯ３６６の一例を説明する。一実施例において、入力ランプ信号が、例えばマイクロコントローラ１０８（図１参照）によってデジタル的に生成されてよく、ライン３６０上でデジタルアナログ変換器（ＤＡＣ）１２０に与えられてアナログ信号に変換されてよい。ライン３６２上のこのアナログ信号は、アナログ加算器３６４を介して、フィードバックループ３６３に導入されてよい。Ｎ除算カウンタは、プログラミングバス１００上の信号を介してプログラムされてよく、Ｎの適切な値を設定してＶＣＯ３６６からの信号を除算し、ライン３６８で所望の出力周波数を生成する。位相検出器２２８は、除算された出力周波数ｆｔｅｓｔ／Ｎを、ライン２２６上の基準周波数ｆｒｅｆと比較し、図３２に示すように、低域通過フィルタ２３０によってフィルタをかけられアナログ加算器３６４に与えられる、異なる周波数信号を生成してよい。基準周波数ｆｒｅｆの生成は、図１５および１６を参照して上記で検討された。アナログ加算器３６４は、位相検出器２２８からのフィルタをかけられた信号およびＤＡＣ１２０からの信号を組み合わせて、ＶＣＯ出力周波数を設定する同調電圧Ｖｔｕｎｅを生成する。このように、信号ｆｔｅｓｔの中心周波数が、基準周波数源２０４（図１５参照）およびフィードバックループ３６３によって精密に制御され得るので、精密なテスト信号ｆｔｅｓｔが生成され得る。
【０１１３】
一実施形態によれば、テスト信号電力レベルは、様々な送受信機構成要素の利得較正に使用されてよく、図３４に示すような電源制御ループを使用して制御されてよい。ライン３７４上の信号ｆｔｅｓｔは、特定の電力レベルＰｔｅｓｔを有するライン３７２上のテスト信号を提供するように、信号を増幅または減衰し得る可変利得増幅器３７０に供給されてよい。可変利得増幅器３７０によってライン３７４上で信号に与えられた利得は、ライン３７６上の可変利得増幅器に供給されるループ信号によって制御されてよい。電力制御ループでは、出力信号電力レベルＰｔｅｓｔは、電力検出器ユニット（ＰＤＵ）３７８を介して精密に既知の基準電流ＩＲＥＦおよび基準電圧ＶＲＥＦにスレーブされてよい。図示されるように、ＰＤＵ３７８の出力は、信号コンパレータ３８０の１つのポートに供給されてよい。信号コンパレータは、その他のポートでシステムマイクロコントローラ１０８（図示せず）から制御信号も受信してよい。例えば、マイクロコントローラは、デジタルアナログ変換器（ＤＡＣ）１２０に、プログラミングバス１１０を介して制御信号（ライン３７２上の信号のための所望の電力レベルを特定し得る）を送ってよく、デジタルアナログ変換器（ＤＡＣ）１２０は、次いで信号コンパレータ３８０に制御信号を与える。信号コンパレータは、制御信号によって特定された電力レベルおよびＰＤＵ３７８からの信号の電力レベルを比較し、ライン３８２上に異なる信号を生成してもよい。この異なる信号は、低域通過フィルタ３８４によってフィルタをかけられて、可変利得増幅器の利得を調整するために可変利得増幅器３７０に与えられてよい。得られるテスト信号３８６（図３３参照）は、全体の送受信機システムについて特定され受信可能な許容範囲内であることが分かっている、精密に制御された中心周波数（ループ３６３から）および電力レベルＰｔｅｓｔを有してよい。
【０１１４】
図２４を再び参照して、ＢＩＴＥモジュールは、アナログレシーバチェインの入力に特定のテスト信号を与えるのと同時に、ライン２９８上でＢＩＴＥモジュールに供給されたデジタル監視信号のサンプリングを通して出力を監視する。同期または非同期にサンプリングされたデジタルデータがＢＩＴＥモジュール１０６に入力される場合、該データはＤＦＴモジュール３００を介して周波数領域に変換される。さらに以下に検討するように、この変換は、ＢＩＴＥモジュールが受信信号の周波数成分を分析し、それらを理想的な応答信号と比較することを可能にする。一実施形態では、ＤＦＴ３００は、さらに以下に検討するように、例えば６４、１２８、２５６または５１２点変換として実施されてよく、これにより、特定の電気通信標準について、受信デジタル信号の同相（Ｉ）および直交（Ｑ）成分を描写する複雑な配置図の算出が可能になる。
【０１１５】
一旦ＤＦＴモジュール３００がデジタル出力信号ＤＯを生成すると、これはコンパレータ３０４に与えられる。コンパレータ３０４は、データテーブル３０２からのデジタル信号ＤＴも受ける。デジタル信号ＤＴは、特定のテスト入力信号に対するレシーバチェインの理想的な応答を表す。一実施例において、基準信号ＤＴは、マイクロコントローラ１０８の付属のメモリ１２６からロードされてよい。マイクロコントローラは、次に、例えば、レシーバチェインがテストされている電気通信標準を特定し得るベースバンドプロセッサ１２４から出されるコマンドに応じてＢＩＴＥモジュールへの基準信号ＤＴの伝達を開始してよい。さらに以下に検討するように、理想的な性能からの偏差は、デジタルレジスタ（図示せず）にロードされデジタルバスを介して様々なアナログブロックに伝達される、補正応答の生成をもたらしてよい。
【０１１６】
上記に検討したように、トランスミッタによって、中心周波数および電力レベルなどの精密に制御されたパラメータを有するテスト信号を生成することができる。この信号が周波数領域に変換されると、これは送受信機の構成要素を評価するために使用し得る精密に知られている周波数特性を有し得る。図２５を参照して、トランスミッタ３１０によって生成されライン２９２上でアナログレシーバチェインに供給され得るデュアルトーンアナログテスト信号（周波数領域で説明された）の一実施例を説明する。テスト入力信号は、同じ振幅Ａ１または異なる振幅Ａ１およびＡ２を有し得、かつ周波数ｆ１およびｆ２に位置する、２つの密集した高調波信号（ライン２９４ａ、２９４ｂによって表わされた）を含んでよい。一実施例で、トーン２９４ａ、２９４ｂは、無作為の位相関係を有してよく、選択された対象の標準についておよそ１つのチャネル幅ほど隔てられていてよい。テスト入力信号が図２５に挙げられた例に限定されず、異なる構造を有してよいことは理解されるべきである。例えば、Ａ２はＡ１より大きいというよりむしろ小さくてよい。一実施例において、テスト入力信号は、データテーブル３０２によって供給されたデジタル入力に応じてトランスミッタ３１０によって生成されてよく、データテーブル３０２は、次に、マイクロコントローラ１０８を介して、メモリ１２６に記憶されたデータから制御入力を受信してよい（図２４参照）。例えばテスト信号は、トランスミッタ３１０で同相および直交単一側波帯モジュレータによって生成されてよく、周波数帯域の下端にアップ変換されて、本明細書でｆｌｏｗとして言及される特定の周波数にロックされる位相固定された局部発振器によってテストされてもよい。得られたライン２９２上のテスト入力信号は、２つの主要な周波数成分、すなわちｆ１、ｆ２を有してよく、スイッチ２９０ａ（図２３参照）を介して、プログラム可能レシーバチェインの入力に与えられてよい。
【０１１７】
テスト入力信号が、レシーバチェインに与えられる場合、テスト入力信号は、上記で検討したように、レシーバチェインの構成要素によって増幅され、混合され、フィルタをかけられ、デジタル化される。この処理は、アナログレシーバチェインの設定によって決定され得る増幅因子ｇ１およびｇ２によってテスト入力信号を含む元のトーンの振幅の増加をもたらしてよい。図２６を参照して、増幅されたトーンは、周波数領域のライン３１６ａおよび３１６ｂによって説明される。これらのトーンは、受信されたデジタル化信号に離散フーリエ変換を行うＤＦＴモジュール３００によって生成されて、サンプリングされた信号を周波数領域に変換し、かつ受信信号の周波数成分（トーン）の分析を可能とする。さらに、任意のレシーバ構成要素およびベースバンドへのダウン変換に存在する三次非線形により、該処理は、図２６に示すように、例えば周波数位置２ｆ１〜ｆ２および２ｆ２〜ｆ１（ライン３１８ａ、３１８ｂ）で振幅ＢおよびＣの高調波であるさらなる高調波信号の生成を生起してよい。これらの高調波信号の振幅および周波数の位置は、全体アナログレシーバチェインの線形性挙動と直接関係がある。したがって、ＢＩＴＥモジュールは、ＡＤＣ１２０の出力およびその後のＤＦＴブロック３００における周波数領域変換を監視することにより、アナログレシーバチェインの分析を行うことができる。デジタル出力信号ＤＯと基準信号ＤＴとの詳細な比較は、レシーバチェインの評価を可能とする。
【０１１８】
データテーブル３０２から異なるデジタル出力を提供することに基づいて、異なる入力周波数を有する異なるテスト信号を生成できることは明らかである。その結果、周波数範囲、周波数安定性、利得および線形性をテストすることができる。帯域の下端の利得は、ｆ１またはｆ２でのトーンの電力を、テスト入力信号（内部アップ変換処理の利得／損失について調整された）の元のトーンの電力と比較することにより決定されてよい。
線形性は、三次遮断点（ＩＰ３）の形式で、ＩＭ３すなわちｆ１および２ｆ１〜ｆ２またはｆ２および２ｆ２〜ｆ１の電力差を算出してその関係を使用することにより決定できる。
【０１１９】
【数８】
2009505517.tif 000012
【０１２０】
ここでｄＢｍはミリワットに関してデシベルを表し、ｄＢｃは搬送周波数のデシベルであり、Ａは元のテスト入力信号の周波数領域（つまり、トーン２９４ａに存在する電力）の振幅である。
【０１２１】
また、ｆｌｏｗが対象の帯域幅（レシーバの見込み中心周波数生成許容範囲と名目上等しい幾分超過の帯域幅ファクタを超える）にわたって個別のステップで変えられ、利得計算が各ステップでなされるなら、周波数応答の知識が発展させられる。この周波数応答データから、レシーバの中心周波数および帯域幅の良好な推測をなすことができる。
【０１２２】
一実施形態によれば、より高度なテスト状況は、１以上の変調されたシンボルを含むテスト入力信号の生成を含み得る。シンボルは、直交振幅変調（ＱＡＭ）、二相位相変調（ＢＰＳＫ）などの特定の変調技術の固有表現である。シンボルは、トランスミッタ、例えば、ＢＩＴＥモジュールのトランスミッタ３１０またはＲＦＩＣのトランスミッタチェインで生成されてよい（図１参照）。一実施例において、シンボルは、例えばデータテーブル３０２またはマイクロコントローラ１０８によって提供されるデジタルコマンドに応じて生成されてよい。
【０１２３】
一実施例において、テスト信号は、同相（Ｉ）および直交（Ｑ）モジュレータを使用して変調されてよい。テスト信号は、振幅変調、周波数変調または位相変調されてよい。信号の振幅（例えば、位相変調または周波数変調）に情報が含まれていない一実施例において、ベースバンドまたは低周波数、整形されたデジタル信号またはアナログ信号は、通常ループフィルタ３６９の前後に、図３３のフェイズロックループ３６３に加えられてよい。ある情報がテスト信号の振幅に含まれ得る他の例においては、図３５に示すように、ＩＱモジュレータがテスト信号を生成するために使用されてよい。図３５を参照して、電圧制御発振器（ＶＣＯ）３６６によって生成された信号は、９０度移相器３８８を介して２つのミキサ３９０ｑ、３９０ｂに供給されてよい。変調信号は、ミキサ３９０ａ、３９０ｂで位相がシフトされたＶＣＯ信号と結合してよい。図３５に示すように、Ｉデータストリーム（変調信号の）は、ミキサ３９０ａ内で混合されてよく、Ｑデータストリーム（変調信号の）は、ミキサ３９０ｂ内で混合されてよい。ＩおよびＱデータストリームは、マイクロコントローラ１０８（図１参照）の制御下でメモリ１２６（図１参照）から入手されてよい（図１を参照）。ミキサからの出力信号は、テスト信号ｆｔｅｓｔを生成するために、アナログ加算器３９２にて組み合わせられてよい。一実施例において、信号ｆｔｅｓｔの電力レベルは、図３４を参照して検討されたように、可変利得増幅器３７０を介して制御されてよい。
【０１２４】
図２７を参照して、図２３で図示されたレシーバチェインのシミュレーションから生成された配置図の一実施例を説明する。図２７に示すように、各伝達されたシンボルについて、ＩおよびＱ成分の両方は、ベクトルとして表わすことができる。具体的には、図２７は、整数添字ｎおよびｎ＋１によって特定されたシンボル（Ｓ）を表わす２つのベクトル（配置図は複数のベクトルを含んでよいことは理解されるべきであるが）を示し、図の位置ＳＩｎ、ＳＱｎおよびＳＩｎ＋１、ＳＱｎ＋１に位置する。ＢＩＴＥモジュールは、モニタ信号パス２９８を介して実際の信号の応答を記録し、デジタルデータを離散フーリエ変換動作にかけ、デジタル出力信号ＤＯを記録する。このデジタル出力は、図２７に示す添字ｎおよびｎ＋１でラベルが付けられた実際の受信シンボル（Ｓ）に対応する情報Ｉ（ｔｎ）、Ｑ（ｔｎ）およびＩ（ｔｎ＋１）、Ｑ（ｔｎ＋１）を提供する。
【０１２５】
図２８を再び参照して、処理における次のステップは、比較モード３２３であってよい。比較モードの目的は、所望の応答と比較されたときの電流性能構成に存在するエラー量を決定することである。一旦テストモードが完了すると、デジタル出力信号（Ｄｏ）は、ＤＦＴモジュール３００からコンパレータ３０４に提供されて、基準デジタル信号ＤＴと比較される。基準デジタル信号ＤＴは、データテーブル３０２に記憶されてよく、対象の電気通信標準と関係付けられる。この基準デジタル信号は、目標中心周波数、信号についての目標帯域幅、目標利得および目標ＩＰ３を含んでよい。目標値に加えて、各パラメータは、それに関連する許容可能なエラーバーを有してよい。一実施形態では、これらの値は、実際の値が許容可能エラーバー内の目標値と等しい場合、全体的なシステム性能準拠が生じることを示唆する統計ベースの基準設計に由来したものであってよい。
【０１２６】
一実施形態では、各時間増分ｔｎ、ｔｎ＋１では、コンパレータ３０４は、アナログチェイン（ＤＯ）の測定された出力を基準信号（ＤＴ）と比較して、エラーベクトル絶対値信号ＥＶＭを生成する。時間増分は、例えば、マスタクロック周波数に由来し得るデジタル出力信号のサンプリングレートによって定義されてよい。一実施形態によれば、エラーベクトル絶対値（ＥＶＭ）は、例えば以下の式によるいわゆる「Ｌ２」基準に基づく各シンボルについて算出できる。
【０１２７】
【数９】
2009505517.tif 000013
【０１２８】
しかし、本発明はＬ２基準の使用に限定されず、他の基準も同様に定義できることは理解されるべきである。コンパレータ３０４は、ＤＦＴモジュール２００によって提供されるデジタル出力信号ＤＯおよびデータテーブル３０２によって提供される基準信号ＤＴの全体配置図の表示を監視してよい。コンパレータは、信号ＤＯとＤＴとの偏差、すなわち、ある定義されたエラー許容範囲のしきい値内でＤＯ＝ＤＴであるか否かをチェックする。図２４を再び参照して、コンパレータが偏差（例えば、ある許容範囲内でＤＯ＝ＤＴ）に直面しないなら、ブランチＹが取られ、これにより直並列変換回路３０８にアナログレシーバチェインに関する性能パラメータを設定するデジタルレジスタのコンテンツが再発行される。直並列変換モジュールは、図２３に示すように、ライン３１２で受信された直列デジタル信号を、デジタルバス１１４を介してアナログレシーバチェイン中の各構成要素に与えられ得る並列信号に変換する。コンパレータが偏差に直面する場合、ブランチＮが取られる。この場合、コンパレータはマクロモデル３０６にＥＶＭ信号を供給する。一
実施例において、一旦電流値およびエラーがテストモードの少なくとも１反復について算出され、これらの値がマクロモデルモジュール３０６に送られたなら、比較モードは完了されてよい。
【０１２９】
図２８を再び参照して、次の処理ステップは、算出モード３２６であってもよい。算出モードの目的は、測定された応答と所望の応答との間のエラーに基づいて設定される、レジスタ値の次の設定を決定することである。一実施形態では、算出モードの目的は、マクロモデル３０６によって主に果たされてよい。多くの場合、レシーバチェインは、比較モードで見られる効果（例えば、偏差）の原因を決定するために、モデル化され得る（ハードウェアまたはソフトウェアで）複合伝達関数を有してよい。したがって、マクロモデル３０６は、レシーバチェインのモデルを含んでよい。一実施形態では、マクロモデルは、数学アルゴリズム、レシーバチェインの性能を補正するための調整に基づいて演算する。これらの調整は、デジタルレジスタに対する新しい値を含んでよく、それらのコンテンツは、直並列変換モジュール３０８を介して様々なアナログブロックに発行されてよく、その結果、レシーバチェインの１以上の構成要素の機能性を調整する。一実施例において、マクロモデル３０６は、有限状態機械として実施されてよい。
【０１３０】
例えば、電流比較モードテストがプログラム可能ＬＮＡ１１６の中心周波数が２０％低いと決定したなら、マクロモデル３０６は、ＬＮＡ１１６の入力整合に関連するＬＣ共振回路１３６のある個別の並列静電容量をスイッチ切りするのに必要なデジタルレジスタ値を算出して、周知のトムプソン共振式によってＬＮＡ１１６の中心周波数を２０％増加させてよい。
【０１３１】
【数１０】
2009505517.tif 000014
【０１３２】
ここで、ＬおよびＣは、ＬＮＡ回路およびＬＣ共振回路によってそれぞれ示された組み合わされたインダクタンスおよび静電容量である。
【０１３３】
あるいは、ＬＮＡ１１６の中心周波数は、ゲート切り替え技術の実施によりＬＮＡ入力回路で使用される全素子幅を減少させることにより再同調されてよい。図２９を参照して、４つの相互に接続されたＭＯＳ型トランジスタ３２８ａ、３２８ｂ、３２８ｃ、３２８ｄを含むＬＮＡ１１６の一実施形態を説明する。ＬＮＡ１１６は、バイナリデジタル入力Ｂ０〜Ｂ３から各ＭＯＳ型トランジスタの入力ゲート（Ｇ）を分離する４つのコンデンサ３３０ａ、３３０ｂ、３３０ｃ、３３０ｄも含む。個々のゲートコンタクトＧ１、Ｇ２、Ｇ３、Ｇ４は、全ゲートコンタクトＧに結合コンデンサを介して結合される。一実施例において、結合コンデンサは、およそ０．５ｐＦの容量値を有してよい。図２９に示すように、デジタル接続Ｂ０〜Ｂ３は、抵抗器Ｒ０〜Ｒ３を介して４つのＭＯＳ型トランジスタの個々のゲートコンタクトにプログラム可能デジタルバス１１０（図２３参照）を結合する。一実施例において、これらの抵抗器は約３ｋΩの値を各々有してよい。各トランジスタの個々のドレインは、ともに結合されて、ＬＮＡ１１６の出力を提供する全体のドレイン（Ｄ）コンタクトを提供する。各トランジスタの個々のソースコンタクトもともに結合されて、適切なＤＣバイアス条件を設定するために使用される全体のソース（Ｓ）コンタクトを構成する。
【０１３４】
一実施形態によれば、各４つのＭＯＳ型トランジスタ３２８ａ、３２８ｂ、３２８ｃ、３２８ｄは、本明細書でＷ１（ＭＯＳ型トランジスタ３２８ａについて）、Ｗ２（ＭＯＳ
型トランジスタ３２８ｂについて）、Ｗ３（ＭＯＳ型トランジスタ３２８ｃについて）、およびＷ４（ＭＯＳ型トランジスタ３２８ｄについて）と称せられる特定のゲート幅を有してよい。一般に、トランジスタのゲート幅の寸法は、回路レイアウトおよびＲＦＩＣを製造するために使用されるＣＭＯＳプロセス技術に応じて広範囲にわたり変化してよい。一実施例において、ゲート幅は、約８０ミクロンから約７００ミクロンの範囲で変化し得る。個々のトランジスタのゲートが分離される（コンデンサ３３０ａ、３３０ｂ、３３０ｃ、３３０ｄによって）ので、各４つのバイナリ入力Ｂ０〜Ｂ３に対する論理「１」または論理「０」のいずれかのデジタルプログラミングは、素子全体の合成ゲート幅が１６の異なる大きさのいずれかであるように変化できる全体的な素子挙動をもたらしてよい。
【０１３５】
一実施例において、任意の入力Ｂ０〜Ｂ３の論理「０」がトランジスタの閾値電圧より低い電圧を意味し、論理「１」がトランジスタの閾値電圧より高い電圧を意味するように、信号電圧レベルが選択されてよい。したがって、論理「０」が任意のトランジスタ３２８ａ〜ｄの個々のゲートに適用されるなら、その機能がオフされ、一方論理「１」があるゲートに適用されるなら、対応するトランジスタはオンされる。ＬＮＡの全ゲート幅は、オンされる各トランジスタの個々のゲート幅を合計することにより決定されてよい。したがって、Ｂ０〜Ｂ３の値を制御するデジタルビットパターンに応じて、以下の表３に示すように、全体のゲート幅を、１６の値のうちのいずれか１つに制御できる。
【０１３６】
【表３】
2009505517.tif 000015
【０１３７】
各Ｗ１、Ｗ２、Ｗ３、Ｗ４が異なる場合、表３は、１６の値のうちのいずれか１つであるようにＬＮＡの全体の素子幅をプログラムできる方法を説明する。しかし、本発明は、上記の表に示すように、４つのゲート幅および４つのデジタル入力を有する４つのトランジスタの例に限定されていないことは理解されるべきである。むしろ、本発明の原理は、
任意の数のトランジスタおよびデジタル入力信号に適用されてよく、異なるトランジスタのゲート幅は、同一または異なっていてもよい。
【０１３８】
さらに、図２９を再び参照して、電流ソース３９４は、適切なバイアス電流が起動された各トランジスタのソースに個々の電流を合計することにより設定され得るように、適用されたデジタルパターン（したがって、「オン」トランジスタの数）に基づいて調整されてよい。例えば、ビットパターン１０１１が適用されるなら、各トランジスタ３２８ａ、３２８ｂ、３２８ｄの個々のバイアス電流の合計に対応するバイアス電流が供給されてよい。
【０１３９】
当業者には公知のように、全ゲート幅を低減させる、または増加させることによって、ＬＮＡの中心周波数は、それぞれ増加または減少できる。所望の中心周波数に基づいて適切なゲート幅を設定するように、各バイナリ入力Ｂ０〜Ｂ３に適用されたデジタル値は、マクロモデルによって制御されてよい。さらに、プログラム可能ＬＮＡ１１６の利得、したがってレシーバチェイン全体の利得は、バイアス制御回路および以下の式で示すような負荷インピーダンスの制御を介して、ＬＮＡに対するバイアス電流を変更することにより調整することができる。
【０１４０】
【数１１】
2009505517.tif 000016
【０１４１】
ここで、Ａは利得、ｇｍは相互コンダクタンス、Ｚ１は負荷インピーダンスである。上記で検討したように、負荷インピーダンスは、例えば、プログラム可能ＬＣ共振回路１３６の使用を通じて制御されてよい。インピーダンスを制御することは、次いでＬＮＡの利得を修正またはプログラムするために使用できる。
【０１４２】
多くの場合、ＬＮＡ１１６の線形性は、レシーバチェイン全体の線形性に大きな影響を及ぼすことができる。所与のＬＮＡトポロジについての線形性への最も直接的な効果を有するパラメータは、通常、バイアス電流および負荷ラインである。図２７を参照して、例えば、線形性が低く利得が高いなら、両方の条件に十分な構成を見つけるために、バイアス電流および負荷インピーダンスの両方において調整を行うことができる。一実施形態では、線形性と利得の程度は、例えば図２６を参照して上記で検討したような信号出力ＤＯを観察することにより評価できる。ｇ１Ａ１とｇ２Ａ２に関してＢおよびＣの影響が小さいほど、ＬＮＡの線形性は良好である。さらに、入力信号強度Ａ１およびＡ２との関係で、出力信号ｇ１Ａ１およびｇ２Ａ２を観察することによって、周波数ｆ１およびｆ２で利得ｇ１およびｇ２を決定することができる。
【０１４３】
いくつかの実施の形態では、レシーバチェイン内の各機能ブロックの個別のパラメータ調整を可能とし得ないレシーバチェインの内の構成要素間の複雑な相互作用があってよい。かかる場合、マクロモデル３０６は、特定の誤差関数およびその経時発展に基づいて、１セットのレジスタ値を算出してよい。これは典型的には、反復プロセス調整処理を含んでよい。例えば、図２８を参照して、テストモード３２２、比較モード３２３、および算出モード３２６は、デジタル出力信号ＤＯが基準信号ＤＴの定義された許容範囲内となるまで、繰り返されてもよい。
【０１４４】
上記で検討したように、一実施形態では、マクロモデル３０６は、状態機械として実施されてよい。これは、調整計算について高度の組込み柔軟性をもたらす。例えば、工場較正は、初期レジスタ値を生成するために使用することができる。さらにレジスタ値は、構
成が次回初期化される時に新しい値を使用できるように、一旦実時間解法が見つかれば更新することができる。言いかえれば、マクロモデル３０６は、無線送受信機の性能に適合させるためのある種の学習プロセスを実行できる。
【０１４５】
一旦デジタル出力信号が許容可能な誤差範囲内で基準信号ＤＴと整合すれば、図２８を参照して、ＢＩＴＥモジュール１０６は「保持」モード３２７に入ってよい。保持モードの目的は、マイクロコントローラ（またはベースバンドプロセッサ）が次のコマンドを発行して異なる電気通信標準を監視するまで、または異なる電気通信標準に切り替えるまで、それらの電流値でレジスタを保持することである。さらに、電流レジスタ値は新しい初期値としてメモリ１２６に書き込まれて、初期モードが次回呼び出されたときに使用されてよい。
【０１４６】
上記で検討したように、ＢＩＴＥモジュール１０６は、ＬＮＡ１１６、ミキサ２８０、バンドパスフィルタ２８２およびベースバンド増幅器２８４を含むレシーバチェイン２８６のいずれかまたはすべての構成要素を監視、調整してよい。同様の処理が、レシーバチェインの他の構成要素のいずれか、およびトランスミッタチェイン３２４の任意のプログラム可能構成要素にも当てはまることは理解されるべきである（図１を参照）。例えば、図３６を参照して、本発明の態様によるトランスミッタチェインの性能パラメータをテストする方法の一実施形態のフロー図を説明する。第１ステップ３９６で、トランスミッタチェインの性能がテストされる特定の電気通信標準（例えば、ＣＤＭＡ、ＧＳＭなど）が選択されてよい。次いで、ベースバンドプロセッサは、マイクロコントローラにテストモードを起動させるために、マイクロコントローラに対して割込みを生成してよい。マイクロコントローラ１０８（図１参照）は、レシーバチェインを参照して上記で検討したものに類似する方法で、プログラミングバス１１０を介してトランスミッタチェインの１以上の構成要素に対し選択されたモードに相当する初期データ値および較正設定（ステップ３９８）をロードしてよい。一実施例において、これらの初期値は、メモリ１２６から入手されてよい。マイクロコントローラは、次いでＢＩＴＥモジュール１０６を起動し、トランスミッタチェインの１以上の構成要素のテスト／評価を開始してもよい。
【０１４７】
図３７を参照して、本発明の態様によるＲＦＩＣのトランスミッタチェインに結合されたＢＩＴＥモジュール１０６の一実施形態のブロック図を説明する。マイクロコントローラ１０８がＢＩＴＥモジュール１０６を起動する場合、制御信号もスイッチ４００に送られて、ライン４０２ａ、４０２ｂ上のトランスミッタ１０２へ送られている正常なデータストリームＩｄａｔａおよびＱｄａｔａを中断し、その代わりに図示のように（図３６のステップ４０６）、テストデータ（ＩｔｅｓｔおよびＱｔｅｓｔ）をＢＩＴＥモジュールからライン４０４ａ、４０４ｂ上でトランスミッタ１０２に送らせる。テストデータ（ＩｔｅｓｔおよびＱｔｅｓｔ）は、レシーバチェインをテストするためのテスト信号の生成を参照して上記で検討したものに類似する方法で、データテーブル３０２に記憶された情報から生成されてよい。テストデータもコンパレータ３０４に供給されてよい。一実施例において、デジタルテストは、低域通過フィルタ４０８を通ってフィルタをかけられ、ミキサ４１０ａ、４１０ｂ内で局部発振器信号ｆｌｏと混合されてよい。局部発振器信号ｆｌｏは、上記で検討したように、周波数合成器１０４によって生成されてよい。局部発振器信号は、適切な同相信号および直交信号を生成するために、プログラム可能９０度移相器４１２を介して、ミキサ４１０ａ、４１０ｂにも供給されてよい。ミキサ４１０ａおよび４１０の出力からの結果として生じる同相信号および直交信号は、トランスミッタ１０２からの合成出力信号を生成するために、コンバイナ４１４で足されてよい。
【０１４８】
通常動作（つまり、信号ＩｄａｔａおよびＱｄａｔａがトランスミッタに付与される）下では、トランスミッタ１０２からの出力信号は、ライン４１６上でアンテナモジュール１７４（図１参照）に送られる。テストモードにおいて、アンテナからトランスミッタの
出力を分断し、代わりにライン４２０上でＢＩＴＥモジュール１０６にトランスミッタ（測定された信号であるので、本明細書ではＳｍｅａｓと称する）からの出力信号を与えるために、マイクロコントローラは、スイッチ４１８に制御信号を送ってよい（図３６のステップ４２６）。ＢＩＴＥモジュール内でＤＡＴＡテーブル３０２から利用可能になった、プログラムされたデータストリームＩｔｅｓｔ／Ｑｔｅｓｔに応じて、信号Ｓｍｅａｓは、単一周波数キャリア、マルチ周波数キャリア（トーン）、または変調信号を含んでよい。信号Ｓｍｅａｓは、トランスミッタチェイン中心周波数、高調波周波数生成およびダイナミックレンジのテストを可能にする。例えば、ドライバ増幅器の出力で隣接するチャネル電力比（ＡＣＰＲ）（変調信号Ｓｍｅａｓを使用して）または第３の高調波コンテンツ（単一トーンＳｍｅａｓを使用して）のいずれかを測定し、スプリアスのないダイナミックレンジ（ＳＦＤＲ）を算出または評価することにより、トランスミッタチェインのダイナミックレンジが推定されてよい。一旦フィードバックループ中の較正されたレシーバチェインをトランスミッタチェインと接続することによりレシーバチェインが較正されれば、トランスミッタからの局部発振器の漏出は直接測定され得る。トランスミッタチェインの他のパラメータも、レシーバチェインについて記載されたものに類似する方法を用いて、決定、較正されてよい。一実施例において、トランスミッタからの出力信号は、可変利得増幅器４２２によって増幅されてよく、かつ／またはアンテナまたはＢＩＴＥモジュールのいずれかに供給される前にプログラム可能減衰器４２４によって減衰されてよい。
【０１４９】
一実施形態によれば、処理のために無線周波数信号をより低いベースバンド周波数に変換するために、トランスミッタからの信号Ｓｍｅａｓは、ＢＩＴＥモジュール中のダウン変換器４２８によってダウン変換されてよい（図３６のステップ４３０）。一実施例において、当業者には公知のように、ダウン変換器４２８は、標準的なミキサを含んでいてよい。次いで、ダウン変換された信号は、デジタル処理のために離散フーリエ変換（ＤＦＴ）モジュール３００に供給されてよい。測定されたデジタルデータストリームＩｍｅａｓおよびＱｍｅａｓ（図３６のステップ４３２）を生成するために、レシーバチェインのテストに関して上記で検討したように、ＤＦＴモジュール３００は、受信信号を処理し、信号にフーリエ変換を行ってもよく、該デジタルデータストリームＩｍｅａｓおよびＱｍｅａｓは、同相および直交デジタル信号成分をそれぞれ表わす。レシーバチェインを参照して上記したものに類似する方法で、コンパレータ３０４にデジタル信号ＩｍｅａｓおよびＱｍｅａｓが与えられてよく、コンパレータ３０４においては、次いでそれらをテストデータＩｔｅｓｔおよびＱｔｅｓｔ（図３６のステップ４３４）と比較することができる。測定されたデータＩｍｅａｓ、Ｑｍｅａｓおよびテストデータ（Ｉｔｅｓｔ、Ｑｔｅｓｔ）との比較が、許容可能な誤差マージン内にあるなら、上記で検討したように、ＢＩＴＥモジュールは、「保持」モードに入ってよい。保持モードでは、マイクロコントローラ（またはベースバンドプロセッサ）が異なる電気通信標準を監視するための、または異なる電気通信標準に変えるための次のコマンドを発行するまで、デジタルレジスタはそれらの電流値でロックされてよい（図３６のステップ４３６）。さらに、電流レジスタ値は、テストが次回開始される時に使用される新しい初期値として、メモリ１２６に書き込まれてよい（図３６のステップ４３８）。
【０１５０】
コンパレータがデジタルデータの差を検出するなら、コンパレータは上記で検討したように、調整を算出するソフトウェアアルゴリズムを実行するためにマクロモデル３０６を開始する。マクロモデルは、例えば、プログラム可能減衰器４２２、ＶＧＡ４２４、または周波数合成器１０４などのトランスミッタチェイン構成要素についての新しい設定を算出してよい。該調整は、例えば、プログラム可能周波数合成器１０４へのデジタル入力による周波数および位相シフト、プログラム可能減衰器４２４への入力による信号減衰、またはプログラム可能ＶＧＡ４２２への入力による可変利得調整をもたらしてよい。さらに、マクロモデルは、テストの他の反復のためにトランスミッタ１０２へテストデータが再度送られてよいことを合図してよい（図３６のステップ４４０）。
【０１５１】
このように、本発明の少なくとも一実施形態のいくつかの態様について記載してきたが、様々な変更、修正および改良は、容易に当業者に着想されることが理解されるべきである。そのようなものおよび他の変更、修正、および改良は、この開示の一部であることが意図され、本発明の範囲内であることが意図される。従って、先の記述および図面は例示のみであり、限定は意図されない。本発明の範囲は添付の請求の範囲の適切な解釈およびそれらの均等物から決定されるべきである。
【図面の簡単な説明】
【０１５２】
【図１】本発明の態様によるＲＦＩＣの一実施形態のブロック図である。
【図２】本発明の態様によるＬＣ共振回路の一実施形態のブロック図である。
【図３】本発明の態様によるボンドワイヤインダクタの一実施形態の斜視図を示す図である。
【図４】図３の断面図である。
【図５】図２、３、４の組み合わせで表されたＬＣタンク回路の分散型の性質をまとめた素子モデルの一実施形態を示す回路図である。
【図６】本発明の態様による図５のＬＣタンク回路のためのバイアス電圧の関数としての共振周波数の一般的関係を示すグラフである。
【図７】本発明の態様による共振回路のための制御回路の一実施形態のブロック図である。
【図８】本発明の態様による半導体リードフレームに対するＬＣタンク回路の結合を示すブロック図である。
【図９】本発明の態様によるボンドワイヤインダクタの一実施形態のための周波数の関数としての入力インピーダンスを示すグラフである。
【図１０】本発明の態様によるボンドワイヤインダクタの一実施形態のための周波数の関数としての無負荷線質係数を示すグラフである。
【図１１】本発明の態様による１以上のボンドワイヤからなるインダクタの一実施形態の回路図モデルである。
【図１２】本発明の態様によるＬＣタンク回路を低ノイズ増幅器に適合するインピーダンスの一実施例を示す回路図である。
【図１３】本発明の態様によるボンドワイヤインダクタを使用する差動低ノイズ増幅器の一実施形態を示す回路図である。
【図１４】本発明の態様によるボンドワイヤインダクタを使用する差動低ノイズ増幅器の一実施形態を示す回路図である。
【図１５】本発明の態様による周波数合成器の他の実施形態のブロック図である。
【図１６】本発明の態様による直接デジタル合成器の一実施形態のブロック図である。
【図１７】本発明の態様によるＮ除算回路を含む周波数合成器の一実施形態のブロック図である。
【図１８】本発明の態様による直交ＶＣＯおよびＮ除算回路を含む周波数合成器の他の実施形態のブロック図である。
【図１９Ａ】本発明の態様による下側波帯選択回路の一実施形態のブロック図である。
【図１９Ｂ】本発明の態様による上側波帯選択回路の一実施形態のブロック図である。
【図２０】本発明の態様による多数のＮ除算回路のカスケードの一実施形態のブロック図である。
【図２１】本発明の態様による１つの例示的ＶＣＯの種々の分割比についての局部発振器周波数同調帯域を示すグラフである。
【図２２】本発明の態様による他の例示的なＶＣＯの種々の分割比についての局部発振器周波数同調帯域を示すグラフである。
【図２３】本発明の態様による組込みテスト評価モジュールを含むレシーバチェインの一実施形態のブロック図である。
【図２４】本発明の態様によるＢＩＴＥモジュールの一実施形態のブロック図である。
【図２５】本発明の態様による２つのトーンを含むテスト入力信号の一実施例の説明図である。
【図２６】図２５の例示的なテスト入力信号に基づくレシーバチェインからの出力信号の一実施例の説明図である。
【図２７】２つの所望の配置点および実際に記録された配置点を示す配置図である。
【図２８】本発明の態様による送受信機をテストするための工程の一実施例を示すフロー図である。
【図２９】ＬＮＡなどの構成要素のゲート幅を変えるために使用できるゲート切り替え技術の一実施形態の回路図である。
【図３０】本発明の態様によるＬＣタンク回路を組み込む差動電圧制御発振器の一実施形態の回路図である。
【図３１】本発明の態様による共振回路の回路図の一実施例である。
【図３２】本発明の態様による図３１の回路と共に使用可能なスイッチの一実施形態の回路図である。
【図３３】本発明の態様によるテスト信号を生成するために使用可能な回路の一実施形態のブロック図である。
【図３４】本発明の態様による電力制御ループの一実施例のブロック図である。
【図３５】本発明の態様による変調されたテスト信号を生成するための手段の一実施例のブロック図である。
【図３６】本発明の態様による無線送受信機のトランスミッタチェインをテストするための方法の一実施例を示すフロー図である。
【図３７】本発明の態様によるトランスミッタチェインをテストするために使用されている組込みテスト評価モジュールの一実施形態のブロック図である。
【図３８】本発明の態様によるボンドワイヤインダクタの構成の一実施形態の回路図モデルである。
【図３９】本発明の態様によるボンドワイヤインダクタの構成の他の実施形態の回路図モデルである。
【図４０】本発明の態様による低ノイズ増幅器のための整合回路の一実施形態の回路ブロック図である。
【図４１】図４０の整合回路の一部の回路図である。
【図４２】本発明の態様による低ノイズ増幅器とレシーバチェインのミキサとの間に結合されたノッチフィルタの一実施形態の回路図である。
【図４３】図４２のノッチフィルタの一部のより詳細な回路図である。
【図４４】本発明の態様による周波数合成器の一実施形態のブロック図である。
【図１】
2009505517.tif 000017
【図２】
2009505517.tif 000018
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【国際調査報告】
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