(57)【要約】本発明による回路は、第１のデータ保持素子（２０１）に並列に接続された第２のデータ保持素子（２０２）を有する第１のデータ保持素子（２０１）を有する。該第２のデータ保持素子（２０２）は、該第１のデータ保持素子（２０１）よりも長いセットアップ時間を有する。
2009512200.tif 000002
【特許請求の範囲】
【請求項１】
第１のセットアップ時間を有する、データを保持する少なくとも１つの第１のデータ保持素子と、
第２のセットアップ時間を有する、上記データを保持する少なくとも１つの第２のデータ保持素子とを有し、
上記少なくとも１つの第２のデータ保持素子は、上記少なくとも１つの第１のデータ保持素子に並列に接続されており、
上記第２のデータ保持素子は、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように構成されているか、または、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように上記第２のデータ保持素子のデータ入力部を介して駆動される、集積回路。
【請求項２】
集積データ処理回路として構成されている、請求項１に記載の集積回路。
【請求項３】
上記少なくとも１つの第１のデータ保持素子、および、上記少なくとも１つの第２のデータ保持素子は、同一のクロック信号に結合されている、請求項１または請求項２に記載の集積回路。
【請求項４】
上記少なくとも１つの第１のデータ保持素子、および、上記少なくとも１つの第２のデータ保持素子は、不揮発性メモリ素子、または、
フリップフロップ、特に状態が制御されたフリップフロップ、または、クロックエッジが制御されたフリップフロップのセットから成るデータ保持素子である、請求項１〜３のいずれか１項に記載の集積回路。
【請求項５】
上記少なくとも１つの第１のデータ保持素子の出力信号と、上記少なくとも１つの第２のデータ保持素子の出力信号とを比較する、上記第１のデータ保持素子と上記第２のデータ保持素子との後段に接続されたコンパレータを有し、
上記コンパレータは、比較結果信号を供給する、請求項１〜４のいずれか１項に記載の集積回路。
【請求項６】
少なくとも１つの動作パラメータを制御する制御ユニットを有し、上記少なくとも１つの動作パラメータに基づいて、上記集積データ処理回路は、動作する、請求項５に記載の集積回路。
【請求項７】
上記制御ユニットは、
上記集積データ処理回路の少なくとも一部を動作させる動作電圧と、
上記集積データ処理回路の少なくとも一部を動作させる動作周波数と、
上記集積データ処理回路のボディに印加されるボディ電圧と、
上記集積データ処理回路の少なくとも一部が動作する温度とのうちの少なくとも１つの動作パラメータを制御するように構成されている、請求項６に記載の集積回路。
【請求項８】
上記制御ユニットは、上記コンパレータに結合されている、請求項６または請求項７に記載の集積回路。
【請求項９】
上記制御ユニットは、上記比較結果信号に基づいて上記少なくとも１つの動作パラメータを制御するように構成されている、請求項８に記載の集積回路。
【請求項１０】
複数のデータ処理経路を有し、
各データ処理経路では、上記データ処理経路にそれぞれ供給された入力データが、出力データに処理され、各データ処理経路は、
上記入力データを供給する少なくとも１つのデータ経路入力部と、
この供給された入力データを処理する少なくとも１つのデータ処理論理ユニットと、
第１のセットアップ時間を有すると共に少なくとも１つの第１データ経路出力信号を供給し、上記データ処理論理ユニットによって処理されたデータを保持する少なくとも１つの第１のデータ保持素子と、
第２のセットアップ時間を有すると共に少なくとも１つの第２データ経路出力信号を供給し、上記データ処理論理ユニットによって処理されたデータを保持する少なくとも１つの第２のデータ保持素子とを有し、
上記少なくとも１つの第２のデータ保持素子は、上記少なくとも１つの第１のデータ保持素子に並列に接続されており、
上記第２のデータ保持素子は、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように構成されているか、または、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように上記データ入力部を介して駆動される、請求項１〜９のいずれか１項に記載の集積回路。
【請求項１１】
上記第２のデータ保持素子を、上記第１のデータ保持素子に無関係に遮断することが可能であるように、上記第２のデータ保持素子に結合されている遮断素子を有する、請求項１〜１０のいずれか１項に記載の集積回路。
【請求項１２】
上記遮断素子は、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように設計されている、請求項１１に記載の集積回路。
【請求項１３】
上記第２のデータ保持素子のデータ入力部に供給されたデータを、上記第１のデータ保持素子に供給されたデータに対して遅延させる、上記第２のデータ保持素子のデータ入力部の前段に接続された遅延素子を有する、請求項１〜１２のいずれか１項に記載の集積回路。
【請求項１４】
上記遅延素子の遅延特性は、可変に形成されている、請求項１〜１３のいずれか１項に記載の集積回路。
【請求項１５】
上記遅延素子は、少なくとも１つのインバータを有する、請求項１〜１３のいずれか１項に記載の集積回路。
【請求項１６】
上記遅延素子は、少なくとも２つの直列接続されたインバータを有する、請求項１５に記載の集積回路。
【請求項１７】
上記遅延素子は、上記少なくとも２つの直列接続されたインバータの間に接続された可変の静電容量を有する、請求項１６に記載の集積回路。
【請求項１８】
上記遅延素子は、上記少なくとも２つの直列接続されたインバータの間に接続されたトランスミッションゲートを有する、請求項１６または請求項１７に記載の集積回路。
【請求項１９】
データが、上記データを保持すると共に第１のセットアップ時間を有する少なくとも１つの第１のデータ保持素子に供給され、
上記データが、上記データを保持すると共に第２のセットアップ時間を有する少なくとも１つの第２のデータ保持素子に供給され、
上記少なくとも１つの第２のデータ保持素子は、上記少なくとも１つの第１のデータ保持素子に並列に接続されており、
上記第２のデータ保持素子は、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように構成されるか、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように上記第２のデータ保持素子のデータ入力部を介して駆動される、集積回路の動作方法。
【請求項２０】
上記少なくとも１つの第１のデータ保持素子、および、上記少なくとも１つの第２のデータ保持素子には、同一のクロック信号が供給されている、請求項１９に記載の集積回路の動作方法。
【請求項２１】
上記少なくとも１つの第１のデータ保持素子、および、上記少なくとも１つの第２のデータ保持素子は、不揮発性メモリ素子、または、
フリップフロップ、特に状態が制御されたフリップフロップ、または、クロックエッジが制御されたフリップフロップのセットから成るデータ保持素子である、請求項１９または２０に記載の集積回路の動作方法。
【請求項２２】
上記少なくとも１つの第１のデータ保持素子の出力信号は、上記少なくとも１つの第２のデータ保持素子の出力信号と比較されて、比較結果信号が生成される、請求項１９〜２１のいずれか１項に記載の集積回路の動作方法。
【請求項２３】
上記集積データ処理回路は、
上記集積データ処理回路の少なくとも一部を動作させる動作電圧と、
上記集積データ処理回路の少なくとも一部を動作させる動作周波数と、
上記集積データ処理回路のボディに印加されるボディ電圧と、
上記集積データ処理回路の少なくとも一部が動作する温度とのうちの少なくとも１つの動作パラメータを用いて制御される、請求項２２に記載の集積回路の動作方法。
【請求項２４】
上記集積データ処理回路を、上記比較結果信号に基づいて制御する、請求項２２および請求項２３に記載の集積回路の動作方法。
【請求項２５】
上記第２のデータ保持素子は、上記集積データ処理回路のテスト動作では、遮断されており、
上記第２のデータ保持素子は、上記集積データ処理回路の通常動作では、遮断されている、請求項１９〜２４のいずれか１項に記載の集積回路の動作方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、集積回路およびその動作方法に関する。
【０００２】
集積データ処理回路にとって、データ処理の間に生成される電力損失を低減することは、現在のシステムオンチップデザインにおける基本的な課題のうちの１つである。全電力損失量、つまり、ダイナミックな電力損失量およびリーク電力損失量を可能な限り少なく保持するために、多くの場合、上記集積データ処理回路を、可能な限り低い電源電圧によって、動作させることが望ましい。該可能な限り低い電源電圧とは、特定のタイミング要件に関するような所望の機能がまだ保証される程度の電源電圧である。
【０００３】
集積データ処理回路を製造するための現製造技術では、技術パラメータのばらつきが益々重要になっている。これら、たびたび製造を左右する能動集積素子および受動集積素子のための技術パラメータの変動は、寄生効果を含み、例えば信号遅延またはリーク電流のばらつきのような、より抽象的なレベルにおけるデザインパラメータのばらつきに反映される。集積データ処理回路を製造する際の技術パラメータのばらつきは、通常、グローバルな成分とローカルな成分とを有する。つまり、全チップ、つまり全集積データ処理回路にも、上記チップ間の名目上同一である特性間のばらつきにも関係する差異が存在する。
【０００４】
上記技術パラメータのばらつきに加えて、性能変数の変動も存在する。該性能変数の変動は、例えば電源電圧の変動によって、例えば電流抵抗降下（ＩＲ降下）によって、または、クロストークによって生じる。これらの効果は、それ自体が確定系ではあるが、根本的に複雑であること、および／または、対応するデザインツールにおける表示方法のために、そのようなものとして取り扱われることは不可能である。その代わりに、これらは通常、統計上の変動のようにみなされて、モデリングされる。
【０００５】
最近の技術世代では、統計上著しく変動している技術パラメータの数は、益々増大し、変動の幅は広がっている。例えば、電界効果トランジスタの場合には、変動は、その幅（Ｗ）、長さ（Ｌ）、酸化物の厚み（ｔｏｘ）、その閾値電圧（Ｖｔｈ）、または、そのチャネルの移動度（μ）にも生じる。生成される相互接続では、変動は、例えば、それらの幅（Ｗ）、厚み（Ｄ）、それらの層抵抗（ρ）、それらの結合容量（Ｃ）、および、それらの誘導係数（Ｌ）に生じる。動作環境における変動も考慮する必要がある。これは、例えば、電源電圧（ＶＤＤ）、支配的な温度（Ｔ）、存在するノイズ、存在する外部放射線、動作モード、活量、アプリケーション等における変動である。
【０００６】
ワーストケース解析およびコーナ解析は、極めて悲観的に解釈される。これはつまり、例えば上記電圧のためのリードが個々の変動変数に設けられる場合に、デザインウィンドウが徐々に閉じていくことを意味している。統計的静的タイミング解析（ＳＳＴＡ）は、個々に分布している技術パラメータの分布関数を考慮し、従って、保守的なアプローチよりも極めて現実的な結果を提供する。このような統計的静的タイミング解析の効果は、主として、この分布をより良好にモデリングすることが出来る点にあり、これによって、より良い収益を得ることが可能である。しかしながら、統計的アプローチは、適応性のある回路コンセプトと組み合わせてはじめて現実に意味を持ち、許容可能である。
【０００７】
適応性のある電力供給が実証され、例えば［１］および［２］に記載されている。該適応性のある電力供給の基本的な特徴は、如何に上記ばらつきを特徴付けるか、つまり、如何にチップが早過ぎるか遅すぎるかを認識するかということである。
【０００８】
このため、［１］および［２］に記載された方法では、いわゆるオンチップスピードモニタが用いられている。該オンチップスピードモニタを用いて、上記回路内において、求められるスイッチングスピードが実現されたか否かを決定する。このため、いわゆるオーバークリティカルパスが再び形成され、信号が、システムサイクル中に、該オーバークリティカルパスを通ることが出来るかどうかが確認される。あるいは、リング発振器の周波数を測定することが可能である。この解決方法の欠点は、例えば、スピードモニタは、グローバルばらつきしか表すことが出来ない点である。益々重要となっているローカルばらつきについては、スピードモニタでは対応不可能である。このため、［１］および［２］に記載された方法では、スピードモニタを用いているにもかかわらず、かなりの安全マージンを、上記回路のデザインの一部として組み込む必要がある。なぜなら、上記チップの別の箇所におけるクリティカルパスは、場合によっては対立する（ローカルな）ばらつきの対象となるからである。分布された極めて多くのスピードモニタを用いる場合であっても、ローカルばらつきを検出することは不可能である。このような方法では、大きなオーバーヘッドを用いても、隣接するクリティカルパスにおけるタイミングを確実に守ることを保証することは出来ない。
【０００９】
［３］および［４］は、レイザー（剃刀）コンセプトとも呼ばれる回路コンセプトを記載している。該回路コンセプトを用いて、グローバルばらつきおよびローカルばらつきの両方を表すことが出来る。論理回路がわずかに遅すぎるならば、同期回路デザインの場合には、セットアップ侵害が、遅すぎる経路が終了するフリップフロップにおいて生じる。［３］に記載されるように、上記レイザーコンセプトの基本的な原理は、標準クロックエッジの直後に、上記フリップフロップの入力信号を、並列のラッチ／フリップフロップを用いて再びサンプリングすることである。このフリップフロップのクロックが遅延するので、つまり上記信号が後でサンプリングされるので、このフリップフロップからの信号は、極めて高い確率で有効である。この標準フリップフロップからの出力信号と、遅延されたフリップフロップからの出力信号とを比べるならば、タイミングエラーが発生したかどうかを確認することが可能である。この場合、この信号処理を停止させることが可能であり、このエラー動作を繰り返すことが可能である。このエラー率は、上記回路の動作電圧のようなシステムパラメータを調整、または、設定するために用いられる。このコンセプトの１つの欠点は、例えば、エラー率が０よりも大きいことが求められる点であり、つまり、後に修正する必要のあるエラーが実際に発生するという点である。この欠点は、特にリアルタイムのアプリケーションにおいては、容認され得ない。なぜなら、特に、ある時間間隔において、これらいくつのエラーが実際に発生するかを確実には保証できないからである。例えば、携帯無線電話におけるプロトコルスタックの実行のようなリアルタイムアプリケーションでは、この実行時間は、所定のレイテンシのために、常に決定可能である必要がある。元の上記レイザーコンセプト内にエラーが検出された場合には、例えば、１つ以上の命令が再実行される必要があり、このプログラムの全実行は遅延される。さらに、上記エラーの訂正には、追加的に電力が必要である。
【００１０】
さらに、［５］には、集積データ処理回路内のクリティカルパスを確定する方法が記載されている。
【００１１】
［６］には、プログラマブルなタイマー回路（タイミング回路）が開示されている。該タイマー回路は、集積回路のためのチップ上に形成されて、該チップ上の機能回路のクロック時間を確認するために用いられる。上記タイマー回路は、少なくとも２つのソースを備える選択可能な入力部を有し、これら２つのソースのうちのいずれか１つは、トグル回路である。上記タイマー回路はさらに、コントロールラッチを含む最小限に遅延された制御経路と、該制御経路に並列であると共に、サンプリングタッチを含むプログラマブルな遅延経路とを有する。上記タイマー回路はさらに、上記制御ラッチの状態と上記サンプリングラッチの状態とを比較して、信号を供給するコンパレータを有する。該信号は、上記遅延経路が上記制御経路よりも長い場合を示す。
【００１２】
［７］には、一時的な干渉の影響から保護されている回路が開示されている。該回路は、少なくとも１つの出力部を備える組み合わせ論理回路を有する。該回路はさらに、この出力部のためのエラーモニタリングコードを提供する回路を有する。該回路はさらに、この出力部に設けられたメモリ素子を有し、該メモリ素子は、上記制御コードを提供する回路によって、上記制御コードが正しい場合にはユーザから見えず、上記制御コードが正しくない場合にはその状態を保持するように制御される。
【００１３】
［８］には、クロック発生器が開示されており、該クロック発生器は、入力クロック信号によってクロックされた周波数発生器と、該周波数発生器に結合されたデスキューワ回路とを有する。該デスキューワ回路は、上記入力クロック信号と比べて傾斜が少ない出力クロック信号を供給するためのものである。
【００１４】
［９］には、周波数モニタリング回路が開示されており、該周波数モニタリング回路は、少なくとも１つの遅延セルを備えるプログラマブルな遅延回路を有する。該遅延セルは、選択的に、アクティブ、または、非アクティブにすることが可能である。
（特許文献）
［１］  Ｔｓｃｈａｎｚ  ｅｔ  ａｌ．，Ｅｆｆｅｃｔｉｖｅｎｅｓｓ  ｏｆ  Ａｄａｐｔｉｖｅ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ  ａｎｄ  Ｂｏｄｙ  Ｂｉａｓ  ｆｏｒ  Ｒｅｄｕｃｉｎｇ  Ｉｍｐａｃｔ  ｏｆ  Ｐａｒａｍｅｔｅｒ  Ｖａｒｉａｔｉｏｎｓ  ｉｎ  Ｌｏｗ−Ｐｏｗｅｒ  ａｎｄ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ，  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．  ３８，  Ｎｏ．５，  ２００３
［２］  Ｔｓｃｈａｎｚ  ｅｔ  ａｌ．，Ａｄａｐｔｉｖｅ  Ｂｏｄｙ  Ｂｉａｓ  ｆｏｒ  Ｒｅｄｕｃｉｎｇ  Ｉｍｐａｃｔ  ｏｆ  Ｄｉｅ−ｔｏ−Ｄｉｅ  Ｐａｒａｍｅｔｅｒ  Ｖａｒｉａｔｉｏｎｓ  ｏｎ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  Ｆｒｅｑｕｅｎｃｙ  ａｎｄ  Ｌｅａｋａｇｅ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，２００２
［３］  ＷＯ  ２００４／０８４０７０  Ａ１
［４］  Ｄ．  Ｅｒｎｓｔ  ｅｔ  ａｌ．，  Ｒａｚｏｒ：Ａ  Ｌｏｗ−Ｐｏｗｅｒ  Ｐｉｐｅｌｉｎｅ  Ｂａｓｅｄ  ｏｎ  Ｃｉｒｃｕｉｔ−Ｌｅｖｅｌ  Ｔｉｍｉｎｇ  Ｓｐｅｃｕｌａｔｉｏｎ，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ３６ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｍｉｃｒｏ−ａｒｃｈｉｔｅｃｔｕｒｅ，  ２００３
［５］  Ｈ．Ｙａｌｃｉｎ  ｅｔ  ａｌ．，  Ｈｉｅｒａｒｃｈｉｃａｌ  Ｔｉｍｉｎｇ  Ａｎａｌｙｓｉｓ  Ｕｓｉｎｇ  Ｃｏｎｄｉｔｉｏｎａｌ  Ｄｅｌａｙｓ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｄｅｓｉｇｎ，  １９９５
［６］  ＵＳ  ２００１／００１３１１１  Ａ１
［７］  ＷＯ  ００／５４４１０  Ａ１
［８］  ＵＳ  ６  ５０７  ２３０  Ｂ１
［９］  ＵＳ  ６  ２７２  ４３９  Ｂ１
本発明は、集積回路の特性を改善するための代替手段を提供するという課題に基づいている。
【００１５】
この課題を、独立請求項に基づいた特徴を有する、集積回路およびその動作方法によって解決する。
【００１６】
集積回路、例えば第１の集積データ処理回路は、データを保持する少なくとも１つのデータ保持素子を有し、この少なくとも１つの第１のデータ保持素子は、第１のセットアップ時間を有する。さらに、上記集積回路は、データを保持する少なくとも１つの第２のデータ保持素子を有し、該少なくとも１つの第２のデータ保持素子は、第２のセットアップ時間を有する。該少なくとも１つの第２のデータ保持素子は、上記少なくとも１つの第１のデータ保持素子に、並列に接続されている。該少なくとも１つの第２のデータ保持素子は、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように構成されるか、または、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように、そのデータ入力部を介して動作される。
【００１７】
集積回路、例えば集積データ処理回路の動作方法では、データは、該データを保持する少なくとも１つの第１のデータ保持素子に提供され、該少なくとも１つの第１のデータ保持素子は、第１のセットアップ時間を有する。さらに、上記データは、該データを保持する少なくとも１つの第２のデータ保持素子に提供され、該少なくとも１つの第２のデータ保持素子は、第２のセットアップ時間を有する。該少なくとも１つの第２のデータ保持素子は、上記少なくとも１つの第１のデータ保持素子に並列に接続されており、該第２のデータ保持素子は、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように、構成されるか、または、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように、そのデータ入力部を介して動作される。
【００１８】
本発明の一形態では、例えば[３]と同様に、元の標準フリップフロップ（一般的には第１のデータ保持素子）に並列に接続された第２のラッチ／フリップフロップ（一般的には第２のデータ保持素子）を用いているが、[３]では、クロックが遅延されて上記第２のデータ保持素子に供給され、本発明の一形態では、上記クロックは遅延されず、例えばこれら両方のデータ保持素子、つまり例えば両方のフリップフロップには、同一のクロック信号が供給されることが明らかである。上記第２のデータ保持素子（例えば上記フリップフロップのような、一般的には並列に接続されたデータ保持素子）のセットアップ時間は、適した手段によって人為的に遅延される。該適した手段とは、例えば、上記セットアップ時間について、上記第２のデータ保持素子を上記第１のデータ保持素子に対して悪化させるか、または、該データ信号（一般的にはデータ）が上記少なくとも１つの第２のデータ保持素子のデータ入力部に供給されるよりも前に、上記データ経路上のデータ信号を適宜遅延させることである。
【００１９】
従って、本発明の一形態は、適応性のある回路コンセプトに関し、該回路コンセプトによって、如何に、存在するばらつきが、考慮しているチップの性能、および、従って多次元ランダムプロセスからの考慮している実現方法に影響を及ぼすかを確認することが可能であると共に、この情報によってシステムパラメータを再び調整して、性能仕様を再び満たすことが可能である。これは、特に、本発明を、クリティカルデータパスを有するデータ処理回路に適用する場合、および、動作パラメータ（システムパラメータとも呼ばれる）を最適化する場合である。システムパラメータとしては、例えば動作電圧が用いられるか、または選択的に、例えば、通常上記集積データ処理回路にも含まれる、上記データ保持素子および／または上記論理回路がクロックされるクロック周波数が用いられる。
【００２０】
本発明の一形態による回路コンセプトに従えば、グローバルばらつき、および、ローカルばらつきの両方が、その源に関係なく考慮される。
【００２１】
本発明のさらなる利点は、例えば、上記データ処理時に、１つのエラーが実際に発生する必要は無いという点である。従って本発明は、特に、リアルタイムアプリケーションに好適であり、例えば携帯無線電話において、例えばＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）、ＵＭＴＳ（Ｕｎｉｖｅｒｓａｌ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｓｙｓｔｅｍ）、ＣＤＭＡ２０００（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ  ２０００）、ＦＯＭＡ（Ｆｒｅｅｄｏｍ  ｏｆ  Ｍｏｂｉｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ａｃｃｅｓｓ）等に基づいて、例えば３ＧＰＰ（３ｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ）または３ＧＰＰ２（３ｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ  ２）のような携帯無線通信規格に基づいた一般的な第２世代携帯無線通信規格および第３世代携帯無線通信規格に基づいて、プロトコルスタックを実行する場合のようなリアルタイムアプリケーションに好適である。
【００２２】
本発明の実施形態を、従属請求項に記載する。以下に記載する形態は、上記集積回路、および、有意義である場合のみ、該集積回路の動作方法にも関する。
【００２３】
上記少なくとも１つの第１のデータ保持素子、および、上記少なくとも１つの第２のデータ保持素子は、同一のクロック信号に結合されていることが可能であり、従って、これらは、同一のクロック信号によって作動されていることが可能である。
【００２４】
さらに、上記少なくとも１つの第１のデータ保持素子、および、上記少なくとも１つの第２のデータ保持素子は、次のようなデータ保持素子のセットから成るデータ保持素子であり得る。
・不揮発性メモリ素子、または、
・フリップフロップ、特に状態が制御されたフリップフロップ、または、クロックエッジが制御されたフリップフロップ、例えば、Ｄ型フリップフロップ、ＲＳ型フリップフロップ、または、ＪＫ型フリップフロップ。
【００２５】
さらに、上記第１のデータ保持素子および上記第２のデータ保持素子の後段に接続されると共に、上記少なくとも１つの第１のデータ保持素子の出力信号と、上記少なくとも１つの第２のデータ保持素子の出力信号とを比較するコンパレータが設けられていることが可能であり、該コンパレータは、これら２つの出力信号を比較した比較結果を提供する。従って、例えば、該コンパレータは、上記少なくとも１つの第１のデータ保持素子の出力部に結合された、該コンパレータの第１の入力部を有すると共に、上記少なくとも１つの第２のデータ保持素子の出力部に結合された、該コンパレータの第２の入力部を有する。これによって、これら２つの出力信号が、該コンパレータに供給されることが可能である。該コンパレータは、該２つの出力信号を互いに比較し、該コンパレータの出力部に供給された該コンパレータからの出力信号は、この比較結果信号を表す。
【００２６】
従って一般的には、上記少なくとも１つの第１のデータ保持素子からの出力信号は、通常上記少なくとも１つの第２のデータ保持素子からの出力信号と比較され、比較結果信号が生成されることが明らかである。
【００２７】
上記コンパレータは、排他的ＯＲ論理機能（ＸＯＲ）を提供するコンパレータとして構成されていることが可能である。これは、例えば偶数個のインバータを、上記第２のデータ保持素子の前段に接続して、例えば上記データ信号が該第２のデータ保持素子に供給される前に該データ信号のタイミングを遅延させる場合に有効である。しかしながら、選択的に、上記コンパレータは、非排他的ＯＲ論理機能（ＮＸＯＲ）を提供するコンパレータとして構成されていてもよい。これは、例えば奇数個のインバータを、上記第２のデータ保持素子の前段に接続して、例えば上記データ信号が該第２のデータ保持素子に供給される前に該データ信号のタイミングを遅延させる場合に有効である。従って、偶数個のインバータ、および、奇数個のインバータが、上記第２のデータ保持素子の前段に接続されることが可能である。
【００２８】
さらに、上記集積回路は、該集積回路を動作させる少なくとも１つの動作パラメータを制御する制御ユニットを有することが可能である。
【００２９】
本発明の一形態に従って、上記制御ユニットは、以下の動作パラメータのうちの少なくとも１つのパラメータを制御するために構成されている。
・上記集積回路の少なくとも一部を動作させる動作電圧
・上記集積回路の少なくとも一部を動作させる動作周波数
・上記集積回路のボディに印加されるボディ電圧
・上記集積回路の少なくとも一部が動作する温度
上記制御ユニットは、上記コンパレータに結合されていることが可能であり、上記制御ユニットは、上記少なくとも１つの動作パラメータを、上記比較結果信号に基づいて制御するために構成されていることが可能である。
【００３０】
このようにして、上記動作パラメータ、例えば上記集積回路の動作電圧または動作周波数を、該集積回路の製造工程におけるローカルばらつきおよびグローバルばらつきを考慮して、最適に動作させることが可能であり、その結果、例えば、上記集積回路が偶発的に動作され得るデザインウィンドウを、さらに縮小させることが可能である。上記集積回路のさらに良好な特徴づけが続くことが明らかであり、この際に、上記第１のデータ保持素子につながるデータ経路においてエラーを生じさせる必要はない。
【００３１】
上記集積回路は、複数のデータ処理経路を有することが可能であり、該データ処理経路にそれぞれ供給された入力データは、各該データ処理経路において、出力データに処理され、各該データ処理経路は、
・上記入力データを供給する少なくとも１つのデータ経路入力部と、
・この供給された入力データを処理する少なくとも１つのデータ処理論理ユニットと、
・第１のセットアップ時間を有すると共に少なくとも１つの第１データ経路出力信号を供給し、上記データ処理論理ユニットによって処理されたデータを保持する少なくとも１つの第１のデータ保持素子と、
・第２のセットアップ時間を有すると共に少なくとも１つの第２データ経路出力信号を供給し、上記データ処理論理ユニットによって処理されたデータを保持する少なくとも１つの第２のデータ保持素子とを有し、
・上記少なくとも１つの第２のデータ保持素子は、上記少なくとも１つの第１のデータ保持素子に並列に接続されており、
・上記第２のデータ保持素子は、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように、構成されているか、または、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように、上記データ入力部を介して動作されている。
【００３２】
従って、上記集積回路は、具体的には、多数、例えば複数のデータ経路を有する。ここでは、例えばこのデータ処理経路のうちの１つのデータ処理経路、または、該データ処理経路のうちの数個のデータ処理経路は、タイミング動作に関してクリティカルであり、これらのデータ経路を、以下ではクリティカルパスとも呼ぶ。従って、本発明の本実施形態では、上記データ保持素子によって「保護された」クリティカルパスを、該タイミング動作に対して安全であるように構成すると共に、該タイミング動作がまだ保証されている間に、最小化された各動作電圧によって、該クリティカルパスを動作させることを最適化することが、容易に可能である。
【００３３】
さらに電力を削減するために、本発明の一形態では、上記集積回路は、遮断素子を有するように設けられている。該遮断素子は、上記第１のデータ保持素子に無関係に上記第２のデータ保持素子を遮断することが可能であるように、該第２のデータ保持素子に結合されている。
【００３４】
さらに、上記遮断素子は、上記第２のセットアップ時間が上記第１のセットアップ時間よりも長いように設計されている。これは例えば、上記第２のデータ保持素子に上記動作電圧を供給している遮断素子（例えば電界効果トランジスタのような、例えばトランジスタ）に高い割合の上記動作電圧が降下するように、該遮断素子を構成することによって可能である。これは例えば、上記遮断素子が増大した電気抵抗を有し、その結果、上記第２のデータ保持素子は、上記第１のデータ保持素子よりも低い動作電圧によって動作されることが可能であり、これによって、該第２のデータ保持素子が、該第１のデータ保持素子よりも長いセットアップ時間を有することを実現する。
【００３５】
本発明の他の一形態では、上記第２のデータ保持素子のデータ入力部の前段には、遅延素子が接続されて、該第２のデータ保持素子のデータ入力部に供給されたデータを、上記第１のデータ保持素子のデータ入力部に供給されたデータと比べて遅延させるように提供されている。上記遅延素子は、その遅延特性が可変であるように形成されていることが可能である。該遅延素子は、本発明の一形態では、少なくとも１つのインバータを有し、本発明の他の一形態では、少なくとも２つの直列接続されたインバータを有する。
【００３６】
本発明の他のさらなる一形態では、上記第２のデータ保持素子のデータ入力部は、上記第１のデータ保持素子の第１のインバータに結合されているように設けられていることが可能である。従って、いずれにしても該第１のデータ保持素子内に既に存在する素子、つまり、該第１のデータ保持素子の入力インバータは、上記第２のデータ保持素子のデータ入力部に供給されたデータの遅延素子として機能することが明らかである。本発明の本形態では、上記回路には、追加的な遅延素子は全く必要でない。本発明の本形態のさらなる利点は、これら２つのデータ保持素子内に発生し得るローカルばらつきが共に対象となる点と、上記第２の保持素子は、確実に該第１の保持素子の後に上記データ信号を確認する点である。なぜなら、ローカルばらつきによって、並列のフリップフロップのデータ入力インバータが標準のフリップフロップのデータ入力インバータよりも極めて速くなることが可能であると共に、これによって遅延の規模縮小が均一になることが可能であるからである。
【００３７】
本発明の他の一形態では、上記集積データ処理回路において、可変の静電容量が、追加的に設けられており、これら少なくとも２つの直列接続されたインバータの間に接続されている。
【００３８】
さらに、上記遅延素子は、上記少なくとも２つの直列接続されたインバータの間に接続されたトランスミッションゲート（通常は任意のスイッチ）を有していてもよい。上述のように、任意の数のインバータが、上記第２のデータ保持素子の前段に接続されていることが可能であり、偶数個の前段に接続されたインバータの場合には、上記コンパレータはＸＯＲ機能を提供し、奇数個の前段に接続されたインバータの場合には、上記コンパレータは非ＸＯＲ機能を提供する。
【００３９】
本発明は、例えば信号プロセッサ、メモリデバイス（ここでは、例えばメモリセルアレイ内に記憶された情報を高速で読み出すため）、または、複数の直列に接続されたデータ経路を有するパイプライン構造に利用可能であり、いずれの場合にも、処理論理ユニット、該処理論理ユニットの出力部に設けられたデータ保持素子、これに対応して該データ保持素子の出力部の後段に接続された処理論理ユニット、これに続く該処理論理ユニットの出力部に接続されたデータ保持素子、つまり並列に接続された複数のデータ保持素子などが設けられている。
【００４０】
本発明の一形態は、上記データ保持素子、例えばクリティカルデータパスにおけるフリップフロップでは、実際に信号を供給しているデータ保持素子（例えばフリップフロップ）に並列に、さらなるデータ保持素子（例えばさらなるフリップフロップ）が備えられていることが明らかであり、該さらなるデータ保持素子は、上記第１のデータ保持素子に比べてより増大された、つまりより長いセットアップ時間を有する。上記タイミングがクリティカルになり始める場合、例えば、上記集積データ処理回路を動作させるための動作電圧（電源電圧とも呼ばれる）が低くなっている間、上記並列に接続されたデータ保持素子（例えば並列に接続されたフリップフロップ）は、まず、タイミング侵害を確認するか、または、認識する。すなわち、この場合、まず上記並列に接続されたデータ保持素子は、タイミング侵害を知認する。この動作状態がさらに悪化して初めて、例えば電源電圧がさらに降下して初めて、この標準的なデータ保持素子（例えば標準的なフリップフロップ）も降下する。従って、本発明の一形態では、上記２つのデータ保持素子出力信号（例えばフリップフロップ出力信号）を比較することによって、いつ上記タイミングがクリティカルになり始めるか、および、従って観察されるチップの動作パラメータを設定（同調）し始めるかを認識して、さらなるタイミング侵害に対処することが可能である。上述の回路コンセプトでは、この同調プロセスを、システムコンフィギュレーション中に一度行うか、または、連続的な制御ループまたは離散的な制御ループにおいて断続的に行うかは、問題ではない。
【００４１】
本発明のさらなる他の一形態では、上記第２のデータ保持素子に上記データ信号を供給する並列経路が、上記「標準的な」信号経路の第１のインバータの前、つまり上記第１のデータ保持素子のデータ信号経路の前に分岐して、上記データ信号遅延が、該第１のデータ保持素子のデータ信号経路における上記データ信号の伝播とは全く無関係に発生するように設けられている。すなわち、これは、上記「標準的な」信号経路の第１のインバータの前段に、例えば、上記第１のデータ保持素子のマスターステージの第１のインバータの前段に、分岐ノードが配置されていることを意味している。該分岐ノードからは、上記データ信号が上記並列経路、および、従って上記第２のデータ保持素子に供給される。
【００４２】
従来技術によるコンセプトと比べると、上述の回路では、グローバルばらつき、および、ローカルばらつきの両方が考慮される。この機能の原理には、エラーは必要ではなく、発生しない。なぜなら、絶対限度の前に既に、限界が認識され、対処策を講じることが可能であるからである。
【００４３】
本発明の実施形態を図面に示し、以下に、より詳細に説明する。
【００４４】
図１は、本発明の一実施形態による集積データ処理回路を示す図である。
【００４５】
図２は、本発明の第１の実施形態によるフリップフロップ回路を示す図である。
【００４６】
図３は、図２に示した上記フリップフロップ回路の異なる２つのセットアップ特性を示す図である。
【００４７】
図４は、上記集積データ処理回路の動作電圧の低減、および、その際に生成されるエラー信号を示す第１のグラフである。
【００４８】
図５は、上記集積データ処理回路の動作電圧の低下、および、その際に生成されるエラー信号を示す第２のグラフである。
【００４９】
図６は、本発明の第２の実施形態によるフリップフロップ回路を示す図である。
【００５０】
図７は、ゲートレベルにおける、図６に示したフリップフロップ回路の一形態を示す図である。
【００５１】
図８は、ゲートレベルにおける、本発明の第３の実施形態によるフリップフロップ回路を示す図である。
【００５２】
図９は、ゲートレベルにおける、本発明の第４の実施形態によるフリップフロップ回路を示す図である。
【００５３】
図１０は、ゲートレベルにおける、本発明の第５の実施形態によるフリップフロップ回路を示す図である。
【００５４】
図１１は、ゲートレベルにおける、本発明の第６の実施形態によるフリップフロップ回路を示す図である。
【００５５】
図１２は、遅延回路の他の一代替形態を示す図である。
【００５６】
図１３は、上記遅延回路のさらなる他の一代替形態を示す図である。
【００５７】
図１４は、本発明の一実施形態による動作パラメータを調整する制御アルゴリズムを示すフローチャートである。
【００５８】
図１５は、本発明の一実施形態による電源電圧制御回路を示すブロック図である。
【００５９】
図１６は、本発明の一実施形態による動作パラメータを選択する他の一代替アルゴリズムを示すフローチャートである。
【００６０】
図１７は、上記動作電圧の連続値の調整手段を有する回路を示すブロック図である。
【００６１】
図１８は、上記動作電圧の離散的値の調整手段を有する回路を示すブロック図である。
【００６２】
図１９は、本発明の第１の実施形態による回路テストアレンジメントを示すブロック図である。
【００６３】
図２０は、本発明の他の実施形態によるデータ処理回路を示す図である。
【００６４】
図２１は、本発明の他の一形態による、ゲートレベルにおける、図６に示したフリップフロップ回路の一形態を示す図である。
【００６５】
本図面では、有意義である限り、同じ素子または類似の素子に、同じまたは同一の参照番号を用いている。
【００６６】
図１は、本発明の第１の実施形態による集積データ処理回路１００を示す図である。
【００６７】
集積データ処理回路１００は、多数のデータ処理経路１０１、１０２、１０３、１０４を有する。これは、一般的にはｎ個のデータ処理経路であり、ｎは１以上の自然数である。
【００６８】
各データ処理経路１０１、１０２、１０３、１０４には、各データ処理経路１０１、１０２、１０３、１０４によって処理されるデータ１０５、１０６、１０７、１０８が、それぞれ供給される。ここでは、各データ１０５、１０６、１０７、１０８は、まず、各第１のデータ処理論理ユニット１０９、１１０、１１１、１１２に供給される。ここでは、各第１のデータ処理論理ユニット１０９、１１０、１１１、１１２は、複数または多数の論理ゲートによって、場合によっては異なる論理機能を実現する。
【００６９】
各第１のデータ処理論理ユニット１０９、１１０、１１１、１１２によって処理されたデータは、各第１のフリップフロップ回路１１３、１１４、１１５、１１６に供給される。該第１のフリップフロップ回路のデザインを、以下により詳細に説明する。
【００７０】
各第１のフリップフロップ回路１１３、１１４、１１５、１１６によって保持されたデータは、出力側において、各第２のデータ処理論理ユニット１１７、１１８、１１９、１２０に供給される。ここでは、各第２のデータ処理論理ユニット１１７、１１８、１１９、１２０内の上記データは、予め設定可能な機能に応じて、つまり、再び上述のように接続された対応する数の論理ゲートによって実現されている。個々のデータ処理経路１０１、１０２、１０３、１０４の第２のデータ処理論理ユニット１１７、１１８、１１９、１２０は、個々のデータ処理経路１０１、１０２、１０３、１０４の第１のデータ処理論理ユニット１０９、１１０、１１１、１１２と同じく、それぞれ異なって設計されていることが可能である。
【００７１】
各第２のデータ処理論理ユニット１１７、１１８、１１９、１２０における論理プロセスの後には、処理されたデータは、各第２のフリップフロップ回路１２１、１２２、１２３、１２４に供給される。該第２のフリップフロップ回路は、各第１のフリップフロップ回路１１３、１１４、１１５、１１６と同一のデザインを有している。
【００７２】
各データ処理論理ユニット、および、各データ処理論理ユニットの出力側において後段に接続されたフリップフロップ回路のデザインは、１つのデータ処理経路において、任意の数だけ繰り返して設けられている。つまり例えば、任意のｍ個のデータ処理論理ユニットと、該データ処理論理ユニットの後段にそれぞれ接続されたフリップフロップ回路とが、データ処理経路１０１、１０２、１０３、１０４内には設けられている。ここでは、ｍは、１よりも大きい任意の自然数である。
【００７３】
図１の実施形態に従って、各第２のフリップフロップ回路１２１、１２２、１２３、１２４には、各第３のデータ処理論理ユニット１２５、１２６、１２７、１２８が設けられており、該第３のデータ処理論理ユニットは、同じく、論理ゲートによって実現された上述の機能を実施している。個々のデータ処理経路１０１、１０２、１０３、１０４の第３のデータ処理論理ユニット１２５、１２６、１２７、１２８は、同じく、異なって設計されていることが可能である。
【００７４】
出力側に、つまり、各第３のデータ処理論理ユニット１０１、１０２、１０３、１０４の後段に接続された状態で、第３のフリップフロップ回路１２９、１３０、１３１、１３２が設けられている。
【００７５】
第３のフリップフロップ回路１２９、１３０、１３１、１３２によって供給された出力信号は、任意の予め設定可能な方法によって、例えばマイクロプロセッサ１３３によって、または、デジタル信号プロセッサ等によって、さらに処理される。
【００７６】
さらに、集積データ処理回路１００の各フリップフロップ回路は、エラー信号出力部１３４をそれぞれ有し、該エラー信号出力部では、場合によって、エラー信号が供給される。各該エラー信号出力部は、同様に設けられているコントローラユニット１３５の入力部に結合されている。該コントローラユニットは、上記エラー信号を受信し、該エラー信号に基づいて、以下により詳細に説明するように、動作パラメータ、例えばこの場合は用いられているクロック周波数、または、集積データ処理回路１００を動作させる動作電圧を調整する。コントローラユニット１３５は、出力側において、クロック発生器１３６に結合されており、該クロック発生器は、上記フリップフロップ回路をクロックする第１のクロック信号を供給する。クロック発生器１３６は、出力側において、各フリップフロップ回路の各クロック入力部に結合されている。これについては、以下により詳細に説明する。選択的または追加的に第２のクロック発生器を設けるか、またはそうでなければ、クロック発生器１３６自体を設けて、上記データ処理論理ユニットをクロックするクロック信号を供給させてもよい。この場合、該データ処理論理ユニットを、上記各フリップフロップ回路と同一のクロック信号または異なる複数のクロック信号によってクロックするように提供してもよい。
【００７７】
データ処理経路１０１、１０２、１０３、１０４は、タイミング動作に関してクリティカルであると想定される。従って、上記集積データ処理回路内のデータ処理経路１０１、１０２、１０３、１０４は、いわゆるクリティカルパスを示すものである。該クリティカルパスは、例えば、［５］に記載された方法のうちのいずれか１つに従って確定される。データ処理回路１００には、任意の非クリティカルパスを設けてもよいことに留意されたい。該非クリティカルパスの場合には、以下に詳細に記載する各フリップフロップ回路は必要でなく、１つの標準フリップフロップを備えた簡潔なフリップフロップ回路を、フリップフロップ回路として設けることが可能である。
【００７８】
各データ処理経路１０１、１０２、１０３、１０４が、クリティカルであると認識されるならば、上記フリップフロップ回路は、以下に詳細に説明するように構成される。
【００７９】
図２は、各クリティカルパス、または、各クリティカルパスのデータ処理論理ユニットを保護するためのフリップフロップ回路１１３を、詳細に示す図である。
【００８０】
クリティカルパス、または、各クリティカルパスのデータ処理論理ユニットを保護するための他のフリップフロップ回路も同様に設計されるが、一例として、フリップフロップ回路１１３を記載する。
【００８１】
第１のフリップフロップ回路１１３は、上述のように、第１のデータ処理論理ユニット１０９の後段に接続されて、第１のデータ処理論理ユニット１０９によって生成されたデータ信号を受信する。第１のフリップフロップ回路１１３は、状態が制御された第１のＤ型フリップフロップ２０１と、状態が制御された第１のＤ型フリップフロップ２０１に並列に接続された、状態が制御された第２のＤ型フリップフロップ２０２とを有する。さらに、コンパレータ２０３が設けられている。
【００８２】
第１のＤ型フリップフロップ２０１のデータ入力部２０４は、第１のデータ処理論理ユニット１０９のデータ出力部に結合されており、第１のデータ処理論理ユニット１０９によって処理されたデータ信号１０５が、第１のＤ型フリップフロップ２０１のデータ入力部２０４に供給される。さらに、第１のデータ処理論理ユニット１０９のデータ出力部には、第２のＤ型フリップフロップ２０２のデータ入力部２０５が結合されており、第１のデータ処理論理ユニット１０９から供給されたデータ信号は、同じく、第２のＤ型フリップフロップ２０２にも供給される。つまり、そのデータ入力部２０５に供給される。
【００８３】
第１のＤ型フリップフロップ２０１は、さらに、クロック発生器１３６に結合されたクロック入力部２０６を有し、上記クロック信号は、上記第１のＤ型フリップフロップのクロック入力部２０６に供給される。同様に、第２のＤ型フリップフロップ２０２は、同じくクロック発生器１３６に結合されたクロック入力部２０７を有し、第１のＤ型フリップフロップ２０１に供給される上記クロック信号は、第２のＤ型フリップフロップ２０２のクロック入力部２０７にも供給される。従って、両Ｄ型フリップフロップ２０１、２０２は、同一のクロック信号によってクロックされる。さらに、第１のＤ型フリップフロップ２０１は、コンパレータ２０３の第１の入力部２０９、および、フリップフロップ回路１１３のデータ出力部２１０に結合されたデータ出力部２０８を有する。第１のＤ型フリップフロップ２０１のデータ出力部２０８において、第１のＤ型フリップフロップ２０１のデータ出力信号が供給される。
【００８４】
同じく、第２のＤ型フリップフロップ２０２は、データ出力部２１１を有し、該データ出力部において、該第２のＤ型フリップフロップのデータ出力信号が供給される。第２のＤ型フリップフロップ２０２のデータ出力部２１１は、コンパレータ２０３の第２の入力部２１２に結合されている。従って、コンパレータ２０３は、両Ｄ型フリップフロップ２０１、２０２の両データ出力信号を互いに比較して、以下ではエラー信号とも称する比較結果信号を生成する。該比較結果信号は、コンパレータ２０３の出力部２１３において供給される。ここでは、コンパレータ２０３の出力部２１３は、上述のように、フリップフロップ回路１１３のエラー出力部であり、コントローラ回路１３５に結合されている。
【００８５】
第２のＤ型フリップフロップ２０２は、第１のＤ型フリップフロップ２０１と比べて、人為的に悪化させたセットアップ時間、すなわち人為的に延長させたセットアップ時間を有する。両Ｄ型フリップフロップ２０１、２０２には、上述のように、同一のデータ信号および同一のクロック信号が供給される。コンパレータ２０３を用いることによって、両Ｄ型フリップフロップ２０１、２０２の出力信号の比較が表示される。該比較は、両Ｄ型フリップフロップ２０１、２０２においてデータ転送が成功したか否かを示すものである。この並列に接続された第２のＤ型フリップフロップ２０２が機能しなくなると、これは、システムレベルにとって、上記タイミングがクリティカルになっており、上記動作電圧をさらに低下させてはいけないことを示している。
【００８６】
好ましい一実施形態では、Ｄ型フリップフロップ２０１、２０２の両出力信号の比較は、クロック周期ＣＰ＝０の間に同時に行われる。このようにして、両Ｄ型フリップフロップ２０１、２０２の異なる信号伝播時間が原因となって生じ得るいわゆるグリッチの影響は、回避される。
【００８７】
上記動作電圧がゆっくりと低下するならば、まず、新たに並列に接続された第２のＤ型フリップフロップ２０２が機能しなくなるが、その一方で、標準の第１のＤ型フリップフロップ２０１は、なお機能する。これは、タイミングがクリティカルになっている場合には、第２のＤ型フリップフロップ２０２は、最初に、セットアップ侵害を確認、または、認識するからである。
【００８８】
図３は、標準の第１のＤ型フリップフロップ２０１、および、延長されたセットアップ時間を有する並列に接続された第２のＤ型フリップフロップ２０２のセットアップ特性をプロットしたグラフ３００を示す図である。両Ｄ型フリップフロップ２０１、２０２の後段に接続されたコンパレータ２０３は、上記タイミングがクリティカルになる恐れがあることを認識して、これを、例えば上記動作電圧がさらに低下しないように上記エラー信号は論理値１に設定することによって、上記システム、例えばテストアレンジメントに報告することが可能である。
【００８９】
グラフ３００は、セットアップ時間軸３０１に対する、クロックツーアウトプット信号（Ｑ）遅延軸３０２を詳細に示している。さらに、第１のＤ型フリップフロップ２０１の時間応答を示す第１の特性曲線３０３、および、第２のＤ型フリップフロップ２０２の時間応答を示す第２の特性曲線３０４が示されている。並列に接続された第２のＤ型フリップフロップ２０２が、より早く機能しなくなり、これによって、発生する恐れのあるタイミング侵害が遅れないで表示されるように、該第２のＤ型フリップフロップは、設定されるか、または、駆動されていることが認められる。
【００９０】
従って、並列に接続された第２のＤ型フリップフロップ２０２は、いつ実際のクリティカルパスがタイミングクリティカルになるかを信号で伝えることによって、スピードに関連するシステムパラメータの設定プロセス、例えば動作電圧および／またはクロック周波数の設定プロセスをサポートする。ここでは、従来技術における重要な識別特徴は、実際に上記クリティカルパス自体を表示器として用いて、モニタコンセプトとは対照的に、特に全速度テストの場合において、ローカルなパラメータのばらつき、または、全電圧ディップのような全ローカルな効果を共に考慮することである。この各並列に接続された第２のフリップフロップを、考慮されるブロックの電圧を準連続の小ステップによって理想的な値に調整するか、または、そうでなければ、離散的な動作電圧値間の値に切換える方法に用いることが可能である。これについては、以下にさらに詳細に説明する。
【００９１】
この設定工程を、好ましい一実施形態では、上記チップのテストの間に行うか、または、ビルトインセルフテスト、および、コンフィギュレーションモードの間に切換えた後に行う。
【００９２】
従ってこれに関連して、用語「テスト」は、例えば上記チップの製造後の外部のテスタ、または、集積テスタ、つまり上記チップ自体に集積されたテスト回路に関連する。
【００９３】
一代替実施形態では、テスト手順およびコンフィギュレーション手順を、所定の周期的間隔、または、非周期的間隔において行う。
【００９４】
一代替実施形態では、連続的な調整方法を同様に提供する。これについては、以下にさらに詳細に説明する。
【００９５】
上記テスト周期中、つまり速度テストが行われると共に理想的な電圧値が確定される周期中には、データ処理回路１００のクリティカルパスが、実際に敏感になって、トリガされることが認められる。これが最も容易に行われ得るのは、上記クリティカルパスが、所定のテスト周期および特徴付けの周期に、つまり例えばスイッチを入れた後に、または、上述の所定の間隔の後に、アクティブに敏感にされて、開始される場合である。その後、生成される電力損失を削減するために、並列に接続された各第２のフリップフロップ２０２のスイッチを切ることが可能である。あるいは、モニタの機能において、例えば温度変化によってこの動作条件が悪化したかどうかを監視するために、並列に接続された全ての第２のフリップフロップ２０２、または、そのうちの一部を、スイッチを入れた状態に保持することが可能である。１つのフリップフロップ、または、複数のフリップフロップが、クリティカルになっているタイミングを示すならば、これによって、コンフィギュレーションモードが再び開始されて、個々のブロックを再びテストすると共に最適な電圧値にする。
【００９６】
本発明の本実施形態に従って、上記クリティカルパスの確定工程を実施する。これは、例えば「５」に記載されている通りである。
【００９７】
以下に同じく記載する一代替実施形態では、上記システムが動作している間にこの調整工程を行うことを提供する。この場合、クリティカルパスを十分な頻度で切換えて、これによって実際にこの調整工程のためのクリティカルなタイミングを用いることを、確実に行う必要がある。これは、クリティカルパスを規則的にアクティブにトリガするか、または、そうでなければ、論理ユニットによって、クリティカルパスが敏感にされたか否かを確定することによって、実現することが可能である。その後、この論理ユニットの出力信号は、エラー信号と論理的に組み合わされて、上記コントローラを制御するために用いられる。
【００９８】
異なる動作電圧間に切換えることによって、回路ブロックに離散的な電源電圧値を供給することを、より小さな回路ブロックに適用し、この方法をよりきめ細かに適用することが可能である。このようにして、グローバルな調整方法の場合よりも、ローカルばらつきについてより良好に検討することが可能である。さらに、個々のエラー信号の論理ＯＲ機能を、より容易に実施することが可能である。なぜなら、該論理ＯＲ機能は、ローカルに実施可能であるからである。
【００９９】
例えばレベル変換を、セミダイナミックレベルシフタフリップフロップを用いて、時間効率的およびエネルギー効率的に行うことが可能である。なぜなら、いずれにしても、本発明の本実施形態による回路コンセプトによって、電圧割り付けは全データ処理経路のために行われるからである。この電圧差が小さいならば、例えば１５０ｍＶよりも小さいならば、場合によってはレベルシフタを省いてもよい。この場合、各電圧インターフェースでは、高閾値ゲートが有効である。電源スイッチによって、離散的な電圧値への割り当てを行うことが可能である。該電源スイッチは、スタンバイ状態における回路ブロックを、電源電圧から分離させるために用いられ得る。
【０１００】
本発明の本実施形態を、異なる動作モードを有するシステムに用いてもよい。
【０１０１】
この場合、遅延の延長を適応した状態で実施することが有効である。以下に、いくつかの実施形態をさらに詳細に説明する。基本的には、上記セットアップ時間に従って、それ自体が公知の多数の方法を、離散的（切換可能な静電容量、遅延素子の異なる段階数など）、または、連続的（制御可能なパスゲート抵抗、制御可能な電荷静電容量など）に行うことが可能である。
【０１０２】
上記エラー信号を、様々な方法によって論理的に組み合わすことが可能である。１つの容易な方法は、全エラー信号を生成するための、個々の信号の論理的なＯＲ機能である。この場合、上記フリップフロップ回路における並列に接続された第２のフリップフロップの排他的ＯＲ機能と、ワイヤードＯＲゲートにおける個々のＯＲ機能とを、組み合わせることが有効である。あるいは、上記エラー信号を数えること、および、これによって、如何に上記タイミングは、実際に割り当てられた電圧においてクリティカルであるかを示す基準を生成することも可能である。
【０１０３】
要約すると、従来技術に対する、本発明の本実施形態の一利点は、該実施形態では、エラーは発生しない、つまりこの方法の機能にとってエラーは必要でない点である。本実施形態では、上記クリティカルパスの延長、または、ホールド時間要件の延長も、発生しない。
【０１０４】
上述の並列に接続された第２のフリップフロップを、クリティカルパスの終端部においてのみ用いる必要があるので、本発明の本実施形態のオーバーヘッドは、容認され得る。
【０１０５】
図２に示した第２のＤ型フリップフロップ２０２は、第１のＤ型フリップフロップ２０１のセットアップ時間と比べて、悪化したセットアップ時間を有しており、これは、第１のＤ型フリップフロップ２０１と比べて、より長いセットアップ時間を有することを意味している。
【０１０６】
図４は、グラフ４００において、線形的に低下する動作電圧（以下では電源電圧とも称する）４０１を、時間軸４０２と電圧軸４０３との座標軸にプロットした図である。さらに、第１のＤ型フリップフロップ２０１のエラー信号４０４が、図４には示されている。カットオフ電圧４０５よりも先では、エラーが、第１のＤ型フリップフロップ２０１において発生し、電圧は、カットオフ電圧４０５よりも低下してはいけないことを意味している。
【０１０７】
第１の軸に沿って同じく時間５０１をプロットし、第２の軸に沿って電圧をプロットした、図５のグラフ５００に示したように、動作電圧５０３は、同じく線形的に低下した状態を示すと共に、第２のフリップフロップ２０２のエラー信号５０４の発生を示している。図５に示すように、動作電圧５０３が低下する場合、または、他の性能に関連する動作パラメータが悪化する場合には、並列に接続された第２のフリップフロップ２０２が、最初に機能しなくなり、対応するエラー信号５０４が生成される。図示したように、これによって、エラー信号５０４が発生する。動作電圧５０３がさらに低下すると、両フリップフロップ２０１、２０２は機能しなくなる。この場合、一般的にはもうエラー信号は発生しない。最適な動作電圧を設定する場合、好ましくは該回路をテストする場合、または、開始する場合には、通常は、上記電圧が非意図的に低すぎる値に選択されていないこと、および、両フリップフロップ２０１、２０２が機能しないことと、従ってエラー信号が存在しないこととによって、これが見落とされていないことを確認する。このために、上記システムのクロック周波数を、例えば短時間、わずかに低下させてもよい。該クロック周波数を低下させる場合には、並列に接続された第２のＤ型フリップフロップ２０２がまだ機能していない間に、元のフリップフロップの動作、つまり第１のＤ型フリップフロップ２０１の動作をまず再開する。これによって、上述のエラーが発生したことを示すエラー信号が発生する。
【０１０８】
選択的にエラーを算出するために、望ましい場合には、追加的な１つのフリップフロップを接続させると共に、遅延されたクロック信号によって動作させてもよい。これは、例えば「３」に示されている通りである。
【０１０９】
図６は、本発明の一実施形態によるフリップフロップ回路６００を示す図であり、この基本的なデザインは、図２に示したフリップフロップ回路１１３の場合に類似している。
【０１１０】
本発明の本代替実施形態によるフリップフロップ回路６００は、図２に示したフリップフロップ回路１１３とは異なり、並列に接続された第２のフリップフロップ６０１を有する。該第２のフリップフロップは、第１のＤ型フリップフロップ２０１に比べて、悪化されておらず、従って、それ自体は、時間応答に関して、第１のフリップフロップ２０１と同一の特性を有する。
【０１１１】
さらに、遅延素子６０２が、データ処理論理ユニット１０９と第２のＤ型フリップフロップ６０１のデータ入力部６０３との間に接続されて、供給されたデータ信号を遅延させる。従って、両Ｄ型フリップフロップ２０１、６０１には、同一のデータが供給されているけれども、該データは、第２のＤ型フリップフロップ６０１に、遅延素子６０２によって供給、つまり、設定された時間遅延に基づいて遅延された状態で供給される。従ってこの場合、並列に接続された第２のＤ型フリップフロップ６０１のセットアップ時間は、供給されたデータ信号の遅延によって増大することが明らかである。
【０１１２】
並列に接続された２つのフリップフロップ２０１、６０１は、異なるセットアップ時間のために、異なるクロックアウトプット信号遅延（Ｑ）を有し、第１のフリップフロップ２０１の出力部２０８、および、第２のＤ型フリップフロップ６０１のデータ出力部６０４に供給されたこれら両方の出力信号を比較する場合には、グリッチとも呼ばれる過渡的誤動作が発生し得る。これらは、例えば電圧コントローラを干渉し得る。
【０１１３】
このため、本発明の本実施形態では、上記両方の出力信号を、立ち上がりクロックエッジの直後には比較せず、むしろ、少し後の、両方の出力信号が確実に有効である場合に比較する。これは、追加的な遅延素子によって、または、そうでなければ、好ましい一実施形態において、クロック周期がＣＰ＝０である間の出力信号を比較することによって実現することが可能である。このクロック周期の間には、両方の出力部は、確実に有効であり、この比較は、クロック信号によって同時に制御される。これによって、該比較は、ばらつきに対して感度が低くなる。本発明の本実施形態によるクロック発生器１３６は、第２のＤ型フリップフロップ６０１のクロック入力部６０５にも結合されている。
【０１１４】
フリップフロップ回路６００のさらなる部材は、図２に示したように、フリップフロップ回路１１３の部材に対応するので、新たな説明は省略する。
【０１１５】
図７は、ゲートレベルにおける、フリップフロップ回路７００の一形態を示す図である。
【０１１６】
データ処理論理ユニット１０９には、該データ処理論理ユニットの後段に接続された第１のインバータ７０１が設けられている。該インバータは、出力側において、第１のトランスミッションゲート７０２、および、第２のトランスミッションゲート７０３に接続されており、これら両方のトランスミッションゲート７０２、７０３は、クロック発生器１３６によって生成されたクロック信号ＣＰ、または、／ＣＰによって、動作されている。第１のトランスミッションゲート７０１の後段には、マスターラッチの第２のインバータ７０４が接続されており、該第２のインバータは、出力側において、第１のＤ型フリップフロップ２０１のスレーブラッチ７０５に結合されている。さらに、第２のインバータ７０４には、第１のトランジスタ回路７０６が並列に接続されており、第１のトランジスタ回路７０６は、動作電位７０７とグランド電位７０８との間に接続された４つのＭＯＳトランジスタから成る直列回路、より厳密に言うと、第１のＰＭＯＳ電界効果トランジスタ７０９と、これに直列に接続された第２のＰＭＯＳ電界効果トランジスタ７１０とを有し、第２のＰＭＯＳ電界効果トランジスタ７１０の側では、第２のＮＭＯＳ電界効果トランジスタ７１１と、グランドに結合された第１のＮＭＯＳ電界効果トランジスタ７１２とに、直列に接続されている。
【０１１７】
第１のＰＭＯＳ電界効果トランジスタ７０９と、第１のＮＭＯＳ電界効果トランジスタ７１２とは、それらの各ゲート端子によって互いに結合されていると共に、第２のインバータ７０４の出力部、および、第１のＤ型フリップフロップ２０１のスレーブラッチの入力部に結合されている。
【０１１８】
さらに、第２のＰＭＯＳ電界効果トランジスタ７１０の第１のソース／ドレイン領域と、第２のＮＭＯＳ電界効果トランジスタ７１１の第１のソース／ドレイン領域とは、互いに結合されており、さらに、第２のインバータ７０４の入力部、および、第１のトランスミッションゲート７０２の出力部に、結合されている。
【０１１９】
第２のＰＭＯＳ電界効果トランジスタ７１０のゲート端子は、反転されたクロック信号／ＣＰに接続され、第２のＮＭＯＳ電界効果トランジスタ７１１のゲート端子には、クロック信号ＣＰ自体が供給されている。
【０１２０】
さらに、第２のトランスミッションゲート７０３の後段には、遅延素子７１３が接続されており、該遅延素子は、本発明の本実施形態では、第３のインバータ７１４、および、第４のインバータ７１５を有する。遅延素子７１３の後段には、第５のインバータ７１６が接続されており、該第５のインバータは、第２のＤ型フリップフロップ６０１のスレーブラッチ７１７のデータ入力部に結合されている。
【０１２１】
さらに、第５のインバータ７１６には、第２のトランジスタ回路７１８が並列に接続されており、該第２のトランジスタ回路は、第１のトランジスタ直列回路７０６と同一のデザインを有している。
【０１２２】
基本的には、２つの動作モードが設けられており、この場合、集積データ処理回路１００の電源電圧が、その動作において、連続的に絶えず調整される必要がある（適応性のある電圧スケーリング）場合には、並列に接続された第２のＤ型フリップフロップ６０１は、同じく絶えずアクティブに動作されている。
【０１２３】
しかしながら、この方法が、初期化段階中に、様々な動作モードの適した動作電圧を設定するためにのみ用いられるならば、並列に接続されたフリップフロップ２０２、６０１は、通常動作では遮断されていてもよく、これによって電力損失が削減される。
【０１２４】
本発明の他の一代替実施形態では、並列に接続された第２のＤ型フリップフロップ２０１、６０１のごく一部は、それでもなおスイッチが入れられた状態を保持して、上記動作条件が状況によっては変化したかどうかを監視することが可能であり、結果として、再びモニタ機能が提供される。
【０１２５】
本発明の他の一代替形態は、第１のＤ型フリップフロップ２０１を含む標準のデータ信号経路の電源電圧とは無関係に、第２の電源電圧の供給を用いることによって、遅延規模縮小を実現するように提供している。
【０１２６】
図８は、第２のＤ型フリップフロップ２０２を含む並列に接続されたデータ信号経路のこのような別々の電源電圧の一例として、本発明のさらなる一代替実施形態によるフリップフロップ回路８００を示す図である。ここでは、フリップフロップ回路８００は、図７によるフリップフロップ回路７００に対応しているが、少なくとも１つの遮断トランジスタ８０１が、該データ信号経路の回路部材を遮断するために設けられている点が異なっている。該データ信号経路は、第１のＤ型フリップフロップ２０１を含む標準のデータ信号経路に並列に接続されている。遮断トランジスタ８０１は、この並列に接続されたデータ信号経路の部材を、選択的に、個々にアクティブにするか、または、非アクティブにすることが可能である。本実施形態によれば、遮断可能な部材８０２とは、第２のトランスミッションゲート７０３、遅延素子７１３、第５のインバータ７１６、第２のトランジスタ回路７１８、第２のＤ型フリップフロップ６０１のスレーブラッチ、および、コンパレータ２０３である。
【０１２７】
遮断素子としての遮断トランジスタ８０１は、供給電位７０７と、遮断される部材８０２との間に結合されており、該遮断トランジスタは、そのゲート端子において遮断信号８０３によって動作されている。該遮断信号は、上記動作モードが上記回路の特徴付け動作モードであるか、または、該回路の通常動作モードであるかを示す。これが、該特徴付け動作モードの特徴である場合、ＰＭＯＳ電界効果トランジスタとして形成された遮断トランジスタ８０１は起動し、この並列経路の複数の部材にはエネルギーが供給される。通常動作の場合には、遮断トランジスタ８０１は非アクティブになり、部材８０２にはエネルギーが供給されない。
【０１２８】
図示していない他の一代替実施形態では、遅延素子７１３を置き換えることを提供する。これは、多くの電圧が動作電圧７０６から遮断トランジスタ８０１に降下して、第２のＤ型フリップフロップ６０１のセットアップ時間が、所望の機能を実現するために十分な長さに延長されるように、遮断トランジスタ８０１を小さく設計することによって提供する。これを、例えば、遮断トランジスタ８０１によって形成された対応する電気抵抗を上昇させることによって実現する。
【０１２９】
一般的には、これら並列に接続された第２のＤ型フリップフロップ２０１、６０１、または、上記並列経路内の追加的な部材を遮断する、様々な遮断方法が提供されている。例えば、並列に接続された第２のＤ型フリップフロップ２０１、６０１の入力部と出力部とをＣ２ＭＯＳインバータ、トライステートバッファ、トランスミッションゲート等、または、クロックゲートおよびパワーゲートによって遮断する方法である。これらの技術を組み合わせた方法も、本発明の他の一代替実施形態において提供されている。
【０１３０】
さらに、第１のＤ型フリップフロップ２０１の出力部とコンパレータ２０３の第１の入力部２０９との間には、第３のトランスミッションゲート８０４が接続されており、ここでは、第３のトランスミッションゲート８０４は、遮断信号８０３によって切り替えられている。
【０１３１】
図９は、図７のフリップフロップ回路７００に類似して設計された、さらなるフリップフロップ回路９００を示す図である。ここでは、第１のＤ型フリップフロップ２０１は、増強された利点を有し、これによって、第２のＤ型フリップフロップ６０１のセットアップ時間の延長が、実現される。
【０１３２】
従って、フリップフロップ回路９００の並列経路には、第２のトランスミッションゲート７０３のための第６のインバータ９０１が設けられており、該第６のインバータに並列に、第７のインバータ９０２が、フィードバックされている。本実施形態では、追加的な遅延素子は省かれている。
【０１３３】
図１０は、フリップフロップ回路１０００の他のさらなる一代替形態を示す図である。フリップフロップ回路１０００では、遅延素子７０８が、第２のトランスミッションゲート７０３の前段に接続されている。それ以外には、図１０のフリップフロップ回路１０００は、図７のフリップフロップ回路７００と同一のデザインを有する。
【０１３４】
図１１は、フリップフロップ回路１１００の他のさらなる一代替形態を示す図である。フリップフロップ回路１１００では、上記遅延素子は省かれている。
【０１３５】
本実施形態では、第２のインバータ７０４の出力部は、第２のトランスミッションゲート７０３の入力部に追加的に結合されており、上記データ信号の所望の遅延、および、従って所望のセットアップ時間遅延が、第２のＤ型フリップフロップ２０１、６０１において、実現される。それ以外は、図１１のフリップフロップ回路１１００は、図７のフリップフロップ回路７００と同一のデザインを有している。
【０１３６】
図示していない他の一実施形態では、図１１のフリップフロップ回路１１００の拡大部に、上記遅延素子が設けられており、この場合、第２のインバータ７０４の出力部は、該遅延素子の入力部に追加的に結合されている。
【０１３７】
図１２は、遅延素子１２００の他の一代替形態を示す図であり、直列に接続された両インバータ７１４、７１５間には、可変の静電容量（同調可能な静電容量）１２０１が接続されている。同調可能な静電容量１２０１を用いることによって、並列に接続された第２のＤ型フリップフロップ６０１のセットアップ時間を、設定可能に出来る。このようにして、同じく、この方法を様々な動作モードに適合させることが可能である。
【０１３８】
図１３は、遅延素子１３００のさらなる他の一代替形態を示す図であり、第２のインバータ７１４と第３のインバータ７１５との間には、第４のトランスミッションゲート１３０１が接続されている。該第４のトランスミッションゲートの第１の制御入力部は、動作電位ＶＤＤ１３０２に結合されており、該第４のトランスミッションゲートの第２の制御入力部は、第２の動作電位ＶＳＳ１２０３に接続されている。同調可能な静電容量、または、第４のトランスミッションゲート１３０１のための制御信号を同調させることによって、第２のＤ型フリップフロップ６０１のセットアップ時間を適応させることが可能である。
【０１３９】
図１４は、フローチャート１４００において、集積データ処理回路１００の動作パラメータを調整する方法を示す図であり、該方法に従って、上記電源電圧を最小許容値に調整する。該最小許容値とは、該電源電圧が比較的わずかであるにもかかわらず、集積データ処理回路１００において、まだエラーが発生しない値である。この方法を、例えば、上記テストの間、または、初期化プロセスに、実施する。
【０１４０】
上記システムを開始した後（ステップ１４０１）、上記動作電圧を、通常の最大値に設定して（ステップ１４０２）、テストモードを開始する（ステップ１４０３）。後に続くステップにおいて、該動作電圧（ＶＤＤ）の値を低減させて（ステップ１４０４）、上述のフリップフロップ回路に基づいて、各データ処理経路１０１、１０２、１０３、１０４においてエラーの発生が予測されるかどうかを調べる（ステップ１４０５）。該エラーの発生が予測されないならば、この方法を、ステップ１４０４において続行し、動作電圧ＶＤＤをさらに低減する。該エラーが予測されることが、検査ステップ１４０５において確認されたならば（この場合、エラーがまだ発生していないことが認められるならば）、動作電圧ＶＤＤの値を再びわずかに上昇させ（ステップ１４０６）、上記方法を検査ステップ１３０５において続行する。つまり、集積データ処理回路１００においてエラーが発生しないことを、再び検査ステップ１４０５において確認するまで、動作電圧ＶＤＤの値を再び上昇させる。
【０１４１】
図１５は、フローチャート１５００において、上記動作電圧（すなわち電源電圧）を調整する個々の素子を示す図である。各フリップフロップ回路、または、その前段に接続されたデータ処理論理ユニット１５０１のために、エラー信号１５０２が生成されたかどうかが確定される。該データ処理論理ユニットは、所定の、つまりクロック発生器１３６によって予め規定されたクロック周波数ｆで動作されている。エラー信号１５０２が生成されたことが判別した場合には、生成されたエラー信号１５０２は、デジタル／アナログコンバータ１５０３において、デジタル／アナログに変換され、このアナログに変換されたエラー信号１５０４は、１／ｓコントローラ１５０５、つまり微分コントローラに、供給される。該微分コントローラは、アナログ変数１５０６を生成し、これを電圧コンバータ１５０７に供給する。該電圧コンバータは、コントローラ信号１５０６に基づいて、各データ処理論理ユニット１５０１に動作電圧ＶＤＤ１５０８を供給する。
【０１４２】
この調整工程は、例えば永続的、つまり連続的に行われるか（適応性のある供給スケーリング）、または、他の一代替実施形態では、予め設定可能な所定の初期化プロセス、または、コンフィギュレーションプロセスの間のみ行われる。
【０１４３】
図１６は、他のフローチャート１６００において、動作電圧ＶＤＤを設定する他の一代替方法、一般的には、上記集積データ処理回路を動作させる任意の動作パラメータを設定する一代替方法を示す図である。
【０１４４】
上記方法に従って、システムが開始された（ステップ１６０１）後、電源電圧ＶＤＤの値を、通常の最大値に設定して（ステップ１６０２）、テスト動作モードを開始する（ステップ１６０３）。
【０１４５】
次に続くステップでは、これを、離散的な所定の低電源電圧値に切換えて（ステップ１６０４）、各上記フリップフロップ回路からの詳細に従って、エラーが予期されているかどうか、または、エラーが予測されるかどうかを調べる（検査ステップ１６０５）。
【０１４６】
上記エラーの発生が予測されないならば、上記方法を、再び低動作電源電圧値レベルまで切換えるステップ１６０４において続行する（ステップ１６０４）。
【０１４７】
しかしながら、検査ステップ１６０５において、エラーが予測されることが判別されるならば、次に続くステップ（ステップ１６０６）では、次により高い離散的的な電源電圧値まで切換えて、上記方法を検査ステップ１６０５において続行する。
【０１４８】
従って、この方法では、利用可能なオプションの離散的なセットから、つまり、用いられる予め設定可能な電源電圧値の離散的なセットから、１つの電源電圧値を選択し、エラーが予期されるか否かをそれぞれ調べ、エラーが予期されない場合には、次のより低い電源電圧値を選択する。エラーが予測されるならば、次のより高い電源電圧値がそれぞれ選択され、各上記データ処理回路に供給される。
【０１４９】
図１７は、ブロック図１７００において、テストされる集積回路１７０１を有するテスタアレンジメントを示す図であり、該テスタアレンジメントは、例えば図１の集積回路１００、テストパタン生成器１７０２、評価ユニット１７０３、電圧コントローラ１７０４に従って、設計されている。
【０１５０】
テストパタン生成器１７００は、集積回路１７０１をテストするテストパタンを生成し、テストパタン１７０５を集積回路１７０１に供給する。テスト結果信号１７０６が、集積回路１７０１から生成され、評価ユニット１７０３に供給されて、該評価ユニットにおいて評価される。このテスト評価、および、評価ユニット１７０３のレベルにおいて生成されたと共に、電圧コントローラ１７０４に供給されたテスト評価信号１７０７に応じて、集積回路１７０１に供給された電圧１７０８は、電圧コントローラ１７０４によって調整される。これは、例えば、コンフィギュレーション段階の間に行われる。テストパタン１７０５は、通常、集積回路１７０１のタイミングに関して、クリティカルなテストパタンである。
【０１５１】
図１８は、他のテスタアレンジメント１８００を示す図であり、該テスタアレンジメントは、テスタアレンジメント１７００とは、特に複数（本発明の本実施形態では３つ）の異なる電源電圧源１８０１、１８０２、１８０３が設けられている点が異なっており、第１の電源電圧源１８０１は、第１の電源電圧ＶＤＤ、１を提供し、第２の電源電圧源１８０２は、第２の電源電圧ＶＤＤ、２を提供し、第３の電源電圧源１８０３は、第３の電源電圧ＶＤＤ、ｎを提供する。
【０１５２】
一般的には、任意の数の電源電圧源、および、これによって供給された、異なる電源電圧が設けられている。このようにして、異なる動作電圧値を個別に割り当てることが可能である。各電源電圧源１８０１、１８０２、１８０３は、本実施形態に従って、対応する適切なスイッチングオン素子を用いて電源スイッチ１８０４、１８０５、１８０６として実現され、対応する制御信号によって制御され、選択され、集積回路１７０１に供給される。
【０１５３】
コンフィギュレーション段階では、同じく本発明の本実施形態に従って、タイムクリティカルなテストパタン１７０５が、各ブロックに、または、集積回路１７０１に適用され、上記フリップフロップ回路のエラー信号１７０６が評価されて、理想的に最適化された電源電圧が、離散的な電源電圧の予め設定された多数の値から選択される。電源スイッチ１８０４、１８０５、１８０６は、スタンバイモードにおいても用いられて、上記回路ブロック、つまり集積回路１７０１を、上記電源電圧から遮断、つまり分離させて、これによって、この全回路のリーク電流を低減させる。
【０１５４】
ｎ個の電源スイッチ１８０４、１８０５、１８０６における面積の拡大（およそｎ×チップ面積の５％が必要）を回避するために、上記テスト中に、電源電圧ＶＤＤを、対応する最小可能電圧値まで低下させることが可能であると共に、電気ヒューズまたはレーザーヒューズをこれに応じてプログラムすることによって、電源電圧ＶＤＤを、例えば上記チップ上、つまり集積回路１７０１上に記憶することが可能である。
【０１５５】
図１９は、電気ヒューズ制御ユニット１９０１を有する、さらなる代替テスタアレンジメント１９００を示す図であり、該電気ヒューズ制御ユニットは、電気回路１７０１において、評価ユニット１７０３の制御信号に応えて、電気ヒューズ１９０２を飛ばす。
【０１５６】
適した入力信号を印加することによって上記クリティカルパスを敏感にする。例えば、テストパタン生成器１７０２によって生成された信号１７０５を用いて、その後、該当する排他的ＯＲゲートのレベルを調べる。ここでは、電圧１７０８は、最大値から、エラーが発生するか、または、エラーが予測される値まで、徐々に低減される。このようにして決定された電圧値１７０８は、例えば、コンフィギュレーションヒューズ１９０２によって、回路ブロック１７０１内に設置される。後に利用する際に、回路ブロック１７０１は、この値を、通常個別のチップ（電力チップとも呼ばれる）上にある電圧発生器１７０４に供給する。この手順を、各必要最低電圧を決定する全動作モードにおいて実行してもよい。
【０１５７】
実際のチップ特性の改善された特徴付け、すなわち上記集積回路の特性の改善された特徴付けが、本発明の本実施形態に従って実現され、上記動作電圧、つまり上記電源電圧のリードを低減することが可能である。このようにして、実際には、上記集積回路の機能性を保証するために必要とされる電圧だけが用いられる。これによって、多数の全チップが消費する電力は、極めてわずかであり、その結果、より厳しい電力仕様も守ることが可能である。非常に緩慢なチップは、高い電源電圧を有する実施形態によって供給され、これによって、これらチップを機能的に許容される以上のものとして、提供し、販売することが可能である。
【０１５８】
これは、この適応性のある方法を用いずには不可能である。なぜなら、いずれにせよ、上昇された電圧は、上記集積回路の極めて速い実例を上記電力仕様から除去するからである。
【０１５９】
これは、極めて遅いチップ、または、極めて遅い集積回路の場合には、電圧の上昇によっては通常発生し得ない。なぜなら該チップは、遅いだけでなく、リーク電流も少ないからである。
【０１６０】
図２０は、メモリ回路２０００を示す図であり、該メモリ回路は、メモリセル２００１のアレイを有する。本実施形態では、メモリセル２００１の３つの行を、一般的な有効性を制限することなく示すが、該メモリセルアレイ内には、任意の数の行と列とを設けてもよい。
【０１６１】
メモリセルアレンジメント２０００の通常の動作では、デコーダ２００２から、メモリアドレスが受信される。該メモリアドレスによって、メモリセル２００１のアドレスが表示されると共に、該メモリアドレスは、ワード線２００３のうちのいずれか１つがアクティブになるように復号される。ワード線２００３は、各ビット線対２００４を有する線のメモリセル２００１を結合するように機能する。
【０１６２】
１つのビットが各メモリセル２００１内に記憶されているか否かに応じて、各ビット線対２００４のビット線では、電流フローの変動が引き起こされる。ここでは、ビット線中に流れる電流は、上記ビット線に接続された電流検出アンプ２００５（センスアンプ）から検出される。電流検出アンプ２００５の出力は、並列に記憶された第２のＤ型フリップフロップ６０１内と同様に、第１のＤ型フリップフロップ２０１内に記憶される。
【０１６３】
設けられたコンパレータ２０３は、センスアンプ１９０６の後段に接続されたフリップフロップ回路の後段に接続されて、センスアンプ２００５によって検出された信号が正確に検出されたかどうかを比較するように機能している。
【０１６４】
センスアンプ２００５によって検出された信号が正確に検出されている場合には、コンパレータ２０３の出力部に接続されたマルチプレクサ２００６が、検出されて第１のＤ型フリップフロップ２０１内に記憶されたメモリセル電流信号を、読み出して出力する。
【０１６５】
図２１は、ゲートレベルにおける、フリップフロップ回路２１００のさらなる一形態を示す図である。フリップフロップ回路２１００は、図７のフリップフロップ回路７００に対応しているが、上記データ信号を上記第２のデータ保持素子に供給する並列経路が、「標準」信号経路の第１のインバータ７０１の前に、つまり上記第１のデータ保持素子のデータ信号経路の前に、分岐している点が異なっている。その結果、該データ信号の遅延は、該データ信号の伝播に全く無関係に、該第１のデータ保持素子において発生する。すなわち、これは、分岐ノードが、「標準」信号経路の第１のインバータ７０１の前に、例えば、上記第１のデータ保持素子のマスターステージの第１のインバータの前に、配置されていることを意味している。該分岐ノードからは、上記データ信号が、上記並列経路内に、および、従って上記第２のデータ保持素子内に供給される。
【０１６６】
本発明の他の一実施形態では、上記データ信号を上記第２のデータ保持素子に供給する並列経路を第１のインバータ７０１の前に分岐させることを、図８、図９、図１０、図１１の回路にも適用してもよい。
【０１６７】
本発明を、例えば任意のパイプライン構造を有する任意のデータ処理回路に用いてもよい。
【０１６８】
本発明は、特に、リアルタイムアプリケーションの領域、例えば信号プロセッサの分野における使用に適している。
【０１６９】
上述の実施形態を、有意義である限り、任意の方法によって、互いに組み合わせてもよいことに留意されたい。
【図面の簡単な説明】
【０１７０】
【図１】本発明の一実施形態による集積データ処理回路を示す図である。
【図２】本発明の第１の実施形態によるフリップフロップ回路を示す図である。
【図３】図２に示した上記フリップフロップ回路の異なる２つのセットアップ特性を示す図である。
【図４】上記集積データ処理回路の動作電圧の低減、および、その際に生成されるエラー信号を示す第１のグラフである。
【図５】上記集積データ処理回路の動作電圧の低下、および、その際に生成されるエラー信号を示す第２のグラフである。
【図６】本発明の第２の実施形態によるフリップフロップ回路を示す図である。
【図７】ゲートレベルにおける、図６に示したフリップフロップ回路の一形態を示す図である。
【図８】ゲートレベルにおける、本発明の第３の実施形態によるフリップフロップ回路を示す図である。
【図９】ゲートレベルにおける、本発明の第４の実施形態によるフリップフロップ回路を示す図である。
【図１０】ゲートレベルにおける、本発明の第５の実施形態によるフリップフロップ回路を示す図である。
【図１１】ゲートレベルにおける、本発明の第６の実施形態によるフリップフロップ回路を示す図である。
【図１２】遅延回路の他の一代替形態を示す図である。
【図１３】上記遅延回路のさらなる他の一代替形態を示す図である。
【図１４】本発明の一実施形態による動作パラメータを調整する制御アルゴリズムを示すフローチャートである。
【図１５】本発明の一実施形態による電源電圧制御回路を示すブロック図である。
【図１６】本発明の一実施形態による動作パラメータを選択する他の一代替アルゴリズムを示すフローチャートである。
【図１７】上記動作電圧の連続値の調整手段を有する回路を示すブロック図である。
【図１８】上記動作電圧の不連続値の調整手段を有する回路を示すブロック図である。
【図１９】本発明の第１の実施形態による回路テストアレンジメントを示すブロック図である。
【図２０】本発明の他の実施形態によるデータ処理回路を示す図である。
【図２１】本発明の他の一形態による、ゲートレベルにおける、図６に示したフリップフロップ回路の一形態を示す図である。
【符号の説明】
【０１７１】
１００  データ処理回路
１０１  データ処理経路
１０２  データ処理経路
１０３  データ処理経路
１０４  データ処理経路
１０５  第１のデータ
１０６  第２のデータ
１０７  第３のデータ
１０８  第４のデータ
１０９  第１のデータ処理論理ユニット
１１０  第１のデータ処理論理ユニット
１１１  第１のデータ処理論理ユニット
１１２  第１のデータ処理論理ユニット
１１３  第１のフリップフロップ回路
１１４  第１のフリップフロップ回路
１１５  第１のフリップフロップ回路
１１６  第１のフリップフロップ回路
１１７  第２のデータ処理論理ユニット
１１８  第２のデータ処理論理ユニット
１１９  第２のデータ処理論理ユニット
１２０  第２のデータ処理論理ユニット
１２１  第２のフリップフロップ回路
１２２  第２のフリップフロップ回路
１２３  第２のフリップフロップ回路
１２４  第２のフリップフロップ回路
１２５  第３のデータ処理論理ユニット
１２６  第３のデータ処理論理ユニット
１２７  第３のデータ処理論理ユニット
１２８  第３のデータ処理論理ユニット
１２９  第３のフリップフロップ回路
１３０  第３のフリップフロップ回路
１３１  第３のフリップフロップ回路
１３２  第３のフリップフロップ回路
１３３  マイクロプロセッサ
１３４  エラー信号出力部
１３５  コントローラユニット
１３６  クロック発生器
２０１  第１のＤ型フリップフロップ
２０２  第２のＤ型フリップフロップ
２０３  コンパレータ
２０４  第１のＤ型フリップフロップのデータ入力部
２０５  第２のＤ型フリップフロップのデータ入力部
２０６  第１のＤ型フリップフロップのクロック入力部
２０７  第２のＤ型フリップフロップのクロック入力部
２０８  第１のＤ型フリップフロップのデータ出力部
２０９  第１の入力コンパレータ
２１０  フリップフロップ回路のデータ出力部
２１１  第２のＤ型フリップフロップのデータ出力部
２１２  第２の入力コンパレータ
２１３  フリップフロップ回路のエラー信号出力部
３００  グラフ
３０１  時間軸
３０２  クロックトゥ出力信号遅延
３０３  第１のＤ型フリップフロップの特性曲線
３０４  第２のＤ型フリップフロップの特性曲線
４００  グラフ
４０１  電源電圧プロファイル
４０２  時間軸
４０３  電圧軸
４０４  エラー信号
４０５  カットオフ電圧
５００  グラフ
５０１  時間軸
５０２  電圧軸
５０３  電源電圧
５０４  エラー信号
６００  フリップフロップ回路
６０１  第２のＤ型フリップフロップ
６０２  遅延素子
６０３  第２のＤ型フリップフロップのデータ入力部
６０４  第２のＤ型フリップフロップのデータ出力部
６０５  第２のＤ型フリップフロップのクロック入力部
７００  フリップフロップ回路
７０１  第１のインバータ
７０２  第１のトランスミッションゲート
７０３  第２のトランスミッションゲート
７０４  第２のインバータ
７０５  第１のＤ型フリップフロップのスレーブラッチ
７０６  第１のトランジスタ回路
７０７  供給電位
７０８  グランド電位
７０９  第１のＰＭＯＳ電界効果トランジスタ
７１０  第２のＰＭＯＳ電界効果トランジスタ
７１１  第２のＮＭＯＳ電界効果トランジスタ
７１２  第１のＮＭＯＳ電界効果トランジスタ
７１３  遅延素子
７１４  第３のインバータ
７１５  第４のインバータ
７１６  第５のインバータ
７１７  第２のＤ型フリップフロップのスレーブラッチ
７１８  第２のトランジスタ回路
８００  フリップフロップ回路
８０１  切断トランジスタ
８０２  部材並列経路
８０３  切断信号
８０４  第３のトランスミッションゲート
９００  フリップフロップ回路
９０１  第６のインバータ
９０２  第７のインバータ
１０００  フリップフロップ回路
１１００  フリップフロップ回路
１２００  遅延素子
１２０１  同調可能な静電容量
１３００  遅延素子
１３０１  第４のトランスミッションゲート
１３０２  第１の基準グランド電位
１３０３  第２の基準グランド電位
１４００  フローチャート
１４０１  システムを開始する
１４０２  電源電圧を最大値に設定する
１４０３  テストモードを開始する
１４０４  電源電圧を低減する
１４０５  エラーは予測されるか？
１４０６  電源電圧を上昇させる
１５００  コントローラ回路
１５０１  集積回路
１５０２  エラー信号
１５０３  デジタル／アナログコンバータ
１５０４  アナログに変換されたエラー信号
１５０５  コントローラユニット
１５０６  コントローラ信号
１５０７  電圧コンバータ
１５０８  電源電圧
１６００  フローチャート
１６０１  システムを開始する
１６０２  電源電圧を最大値に設定する
１６０３  テストモードを開始する
１６０４  低電源電圧に切換える
１６０５  エラーは予測されるか？
１６０６  高電源電圧に切換える
１７００  テスタアレンジメント
１７０１  集積回路
１７０２  テストパタン生成器
１７０３  評価ユニット
１７０４  電圧信号
１７０５  テストパタン信号
１７０６  テスト結果信号
１７０７  評価結果信号
１７０８  電源電圧
１８００  テスタアレンジメント
１８０１  第１の電源電圧源
１８０２  第２の電源電圧源
１８０３  第３の電源電圧源
１８０４  第１の電源スイッチ
１８０５  第２の電源スイッチ
１８０６  第３の電源スイッチ
１９００  テスタアレンジメント
１９０１  電気ヒューズ制御ユニット
１９０２  電気ヒューズ
２０００  メモリセルアレンジメント
２００１  メモリセル
２００２  デコーダ
２００３  ワード線
２００４  ビット線
２００５  電流検出アンプ
２００６  マルチプレクサ
２１００  フリップフロップ回路
【図１】
2009512200.tif 000003
【図２】
2009512200.tif 000004
【図３】
2009512200.tif 000005
【図４】
2009512200.tif 000006
【図５】
2009512200.tif 000007
【図６】
2009512200.tif 000008
【図７】
2009512200.tif 000009
【図８】
2009512200.tif 000010
【図９】
2009512200.tif 000011
【図１０】
2009512200.tif 000012
【図１１】
2009512200.tif 000013
【図１２】
2009512200.tif 000014
【図１３】
2009512200.tif 000015
【図１４】
2009512200.tif 000016
【図１５】
2009512200.tif 000017
【図１６】
2009512200.tif 000018
【図１７】
2009512200.tif 000019
【図１８】
2009512200.tif 000020
【図１９】
2009512200.tif 000021
【図２０】
2009512200.tif 000022
【図２１】
2009512200.tif 000023
【国際調査報告】
2009512200.tif 000024
2009512200.tif 000025
2009512200.tif 000026
2009512200.tif 000027