(57)【要約】  可変遅延回路(101)は、複数の遅延信号(D(1),D(2),…,D(n))を生成する。出力保持回路(102)は、基準信号(Sref)の遷移に同期して複数の遅延信号(D(1),D(2),…,D(n))を取り込む。セレクタ(104)は、通常モードにおいて入力信号(Sin)を可変遅延回路(101)に供給し、キャリブレーションモードにおいて複数の遅延信号(D(1),D(2),…,D(n))のいずれか１つを可変遅延回路(101)に供給する。周波数測定回路(105)は、所定の周波数測定期間内において複数の遅延信号(D(1),D(2),…,D(n))のいずれか１つの遷移回数を計数する。遅延量校正回路(106)は、キャリブレーションモードにおいて周波数測定回路(105)によって計数された遷移回数が入力信号(Sin)の周波数に対応する目標値に近づくように可変遅延回路(101)の遅延時間を調整する。
2009110172.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と入力信号との時間差をデジタル値に変換する装置であって、
自己に供給された信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、
前記基準信号の遷移に同期して前記複数の遅延信号を取り込み、前記基準信号と前記可変遅延回路に供給された信号との時間差に対応するビット列として保持する出力保持回路と、
通常モードにおいて前記入力信号を前記可変遅延回路に供給する一方、キャリブレーションモードにおいて前記可変遅延回路がリング発振状態になるように、前記複数の遅延信号のいずれか１つを前記可変遅延回路に供給するセレクタと、
所定の周波数測定期間内において前記複数の遅延信号のいずれか１つの遷移回数を計数する周波数測定回路と、
前記キャリブレーションモードにおいて、前記周波数測定回路によって計数された遷移回数が前記入力信号の周波数に対応する目標値に近づくように、前記可変遅延回路の遅延時間を調整する遅延量校正回路とを備える
ことを特徴とする時間デジタル変換器。
【請求項２】
請求項１において、
前記周波数測定回路は、
前記基準信号の遷移回数を計数する期間カウンタと、
前記期間カウンタによる計数の開始とともに前記複数の遅延信号のいずれか１つの遷移回数の計数を開始し、前記期間カウンタのカウント値が前記周波数測定期間を設定するための期間設定値に到達すると計数結果を出力する周波数カウンタとを含む
ことを特徴とする時間デジタル変換器。
【請求項３】
請求項２において、
前記可変遅延回路は、縦続接続された複数の可変遅延素子を含み、
前記セレクタは、前記通常モードにおいて前記入力信号を前記初段の可変遅延素子に供給し、前記キャリブレーションモードにおいて発振ループが形成されるように、前記複数の可変遅延素子のいずれか１つの出力を初段の可変遅延素子に供給する
ことを特徴とする時間デジタル変換器。
【請求項４】
請求項３において、
前記可変遅延素子の各々は、インバータであり、
前記セレクタは、前記キャリブレーションモードにおいて奇数段目の前記インバータの出力を初段の前記インバータに供給する
ことを特徴とする時間デジタル変換器。
【請求項５】
請求項３において、
前記可変遅延素子の各々は、バッファであり、
前記可変遅延回路は、前記複数のバッファのうちいずれか１つの出力を反転するインバータをさらに含み、
前記セレクタは、前記キャリブレーションモードにおいて前記インバータの出力を初段の前記バッファに供給する
ことを特徴とする時間デジタル変換器。
【請求項６】
請求項３において、
前記可変遅延素子のバイアス電流が増減されることにより、前記可変遅延素子の遅延時間が変化する
ことを特徴とする時間デジタル変換器。
【請求項７】
請求項３において、
前記可変遅延素子の負荷容量が増減されることにより、前記可変遅延素子の遅延時間が変化する
ことを特徴とする時間デジタル変換器。
【請求項８】
請求項１において、
前記遅延量校正回路は、前記可変遅延回路の遅延時間を増加または減少できないことを検出すると、キャリブレーションエラー情報を出力する
ことを特徴とする時間デジタル変換器。
【請求項９】
請求項１〜８のいずれか１項において、
前記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、前記可変遅延回路の遅延時間を制御する遅延量制御回路をさらに備える
ことを特徴とする時間デジタル変換器。
【請求項１０】
請求項９において、
前記遅延量制御回路は、前記出力保持回路の保持結果に含まれる遷移ビット数が遅延過剰閾値よりも多いことを検出すると、前記可変遅延回路の遅延時間を減少させる
ことを特徴とする時間デジタル変換器。
【請求項１１】
請求項９において、
前記遅延量制御回路は、前記出力保持回路の保持結果に含まれる遷移ビット数が遅延不足閾値よりも少ないことを検出すると、前記可変遅延回路の遅延時間を増加させる
ことを特徴とする時間デジタル変換器。
【請求項１２】
請求項９において、
前記遅延量制御回路は、前記可変遅延回路の遅延時間を増加または減少できないことを検出すると、制御エラー情報を出力する
ことを特徴とする時間デジタル変換器。
【請求項１３】
基準信号と入力信号との時間差をデジタル値に変換する装置であって、
前記入力信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、
前記基準信号の遷移に同期して前記複数の遅延信号を取り込み、前記基準信号と前記入力信号との時間差に対応するビット列として保持する出力保持回路と、
前記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、前記可変遅延回路の遅延時間を制御する遅延量制御回路とを備える
ことを特徴とする時間デジタル変換器。
【請求項１４】
所望周波数の発振周波数信号を生成する装置であって、
前記所望周波数に対応する基準位相値を出力する基準位相累積器と、
前記発振周波数信号の遷移回数を計数し、その計数値を発振位相値として出力する発振位相累積器と、
基準周波数信号，前記発振周波数信号をそれぞれ前記基準信号，前記入力信号として受け、前記基準周波数信号と前記発振周波数信号との時間差に対応するデジタル値を出力する請求項１または１３に記載の時間デジタル変換器と、
前記基準位相累積器からの基準位相値と前記発振位相累積器からの発振位相値との差および前記基準位相値と前記時間デジタル変換器からのデジタル値との差に基づいて、位相差値を設定する位相差検出器と、
前記位相差値に応じて前記発振周波数信号の周波数を設定するデジタル制御発振器とを備える
ことを特徴とするデジタルＰＬＬ周波数シンセサイザ。
【請求項１５】
請求項１４に記載のデジタルＰＬＬ周波数シンセサイザと、
送信信号を出力する送信処理回路と、
前記デジタルＰＬＬ周波数シンセサイザからの発振周波数信号に基づいて前記送信処理回路からの送信信号の周波数を変換する送信周波数変換回路と、
前記送信周波数変換回路によって周波数変換された送信信号を出力する一方、外部から受信信号を入力する入出力回路と、
前記デジタルＰＬＬ周波数シンセサイザからの発振周波数信号に基づいて前記入出力回路によって入力された受信信号の周波数を変換する受信周波数変換回路と、
前記受信周波数変換回路によって周波数変換された受信信号を処理する受信処理回路とを備える
ことを特徴とする送受信装置。
【請求項１６】
請求項１４に記載のデジタルＰＬＬ周波数シンセサイザと、
外部から受信信号を入力する入力回路と、
前記デジタルＰＬＬ周波数シンセサイザからの発振周波数信号に基づいて前記入力回路によって入力された受信信号の周波数を変換する受信周波数変換回路と、
前記受信周波数変換回路によって周波数変換された受信信号を処理する受信処理回路とを備える
ことを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２信号間の時間差をデジタル値に変換する時間デジタル変換器、およびそれを備えるデジタルＰＬＬ周波数シンセサイザに関し、さらに詳しくは、時間デジタル変換器の遅延時間を調整する技術に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳプロセスの微細化技術の発展に伴い、アナログ回路のデジタル化によって低電圧駆動，特性ばらつきの低減，回路の小型化などが図られるようになってきている。例えば、特許文献１には、位相差検出器やループフィルタなどの構成要素を全てデジタル化した全デジタルＰＬＬ周波数シンセサイザ（all-digital PLL frequency synthesizer）が開示されている。このシンセサイザは、アナログ電圧によって制御される電圧制御発振器の代わりに、離散的な数値情報（デジタル値）によって制御可能なデジタル制御発振器を備え、デジタル制御発振器によって出力された発振周波数信号の位相情報を数値化し、発振周波数信号と基準周波数信号との位相差を数値演算によって算出する。さらに、特許文献１に開示された全デジタルＰＬＬ周波数シンセサイザは、位相差検出の分解能を向上させるために、基準周波数信号と発振周波数信号との位相差をデジタル値に変換する時間デジタル変換器（time-to-digital converter）を備える。時間デジタル変換器は、２信号間の時間差を計測するための装置として様々な技術分野に適用可能である。【０００３】
図１４のように、従来の時間デジタル変換器９０において、遅延回路９００は、複数の遅延素子９０１，９０１，…を含み、入力信号Ｓｉｎを順次遅延させて位相がτ（τ：遅延素子９０１の遅延時間）ずつずれた遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を生成する。複数のフリップフロップ９０２，９０２，…は、それぞれ、基準信号Ｓｒｅｆの立ち上がりエッジに同期して、遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を取り込み、ビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）として保持する。デコーダ９０３は、ビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）からなるビット列に対応するデジタル値を出力する。このビット列において、遷移ビット（直前のビット値と符号が異なるビット値）の位置は、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差によって一義的に決定される。【０００４】
例えば、図１５のように、基準信号Ｓｒｅｆの立ち上がりエッジに同期して、ビット列“００１１１１００００”が得られる。このビット列Ｑ［１：１０］のうち“０”から“１”に遷移するビット値の位置は、基準信号Ｓｒｅｆの立ち上がりエッジと入力信号Ｓｉｎの立ち下がりエッジとの時間差に対応し、“１”から“０”に遷移するビット値の位置は、基準信号Ｓｒｅｆの立ち上がりエッジと入力信号Ｓｉｎの立ち上がりエッジとの時間差に対応する。また、入力信号Ｓｉｎの２つの立ち上がりエッジの発生時点を把握することにより、入力信号Ｓｉｎの周期を推定することができる。【０００５】
このように、遅延素子９０１の遅延時間に相当する分解能で、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差を検出することができる。すなわち、遅延素子９０１，９０１，…のそれぞれの遅延時間が長い程、時間差検出の分解能が粗くなる。
【特許文献１】特開２００２-７６８８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
基準信号と入力信号の時間差を検出するためには、遅延回路の遅延時間（遅延素子の総遅延時間）を入力信号の周波数に適合させることが重要である。入力信号の周期に対して遅延回路の遅延時間が長すぎる場合、時間差検出の分解能が粗く、時間差検出の精度が低い。また、入力信号の周期に対して遅延回路の遅延時間が短すぎる場合、入力信号の１周期分に相当するビット値を取得できないので、入力信号の周期を推定することができない。そのため、基準信号と入力信号との時間差を検出できなくなってしまう。【０００７】
しかしながら、入力信号の周波数が広範囲に変動する場合、その周波数の全範囲に対応するように遅延回路の遅延時間を設定することは非常に困難である。例えば、入力信号の周波数が最小値であるときでも遅延回路の遅延時間が入力信号の周期よりも十分長くなるように、遅延素子を多めに設けることが考えられる。しかし、遅延素子の個数が多くなる程、回路規模が増大するだけでなくデコーダによる処理も複雑化してしまう。【０００８】
また、遅延素子の総遅延時間が所望値になるように設計したとしても、回路素子の特性ばらつき（製造プロセスにおけるばらつきなど）や、周辺環境の変化（温度変化，電圧変化など）により、遅延回路の遅延時間が所望値になるとは限らない。そのため、時間差検出の精度が劣化し、場合によっては、時間差検出が不可能になるおそれがあった。【０００９】
そこで、この発明は、遅延時間を入力信号の周波数に適合した量に調整できる時間デジタル変換器、およびそれを備えるデジタルＰＬＬ周波数シンセサイザ、送受信装置、受信装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の１つの局面に従うと、時間デジタル変換器は、基準信号と入力信号との時間差をデジタル値に変換する装置であって、自己に供給された信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、上記基準信号の遷移に同期して上記複数の遅延信号を取り込み、上記基準信号と上記可変遅延回路に供給された信号との時間差に対応するビット列として保持する出力保持回路と、通常モードにおいて上記入力信号を上記可変遅延回路に供給する一方、キャリブレーションモードにおいて上記可変遅延回路がリング発振状態になるように上記複数の遅延信号のいずれか１つを上記可変遅延回路に供給するセレクタと、所定の周波数測定期間内において上記複数の遅延信号のいずれか１つの遷移回数を計数する周波数測定回路と、上記キャリブレーションモードにおいて、上記周波数測定回路によって計数された遷移回数が上記入力信号の周波数に対応する目標値に近づくように上記可変遅延回路の遅延時間を調整する遅延量校正回路とを備える。上記時間デジタル変換器では、通常モードにおいて、出力保持回路は、基準信号と入力信号との時間差に対応するビット列を保持する。また、キャリブレーションモードにおいて可変遅延回路の遅延時間を入力信号の周波数に適合した量に設定することができるので、通常モードにおいて基準信号と入力信号との時間差を適切に検出することができる。これにより、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。【００１１】
上記可変遅延回路は、縦続接続された複数の可変遅延素子を含んでいても良く、上記セレクタは、上記通常モードにおいて上記入力信号を上記初段の可変遅延素子に供給し、上記キャリブレーションモードにおいて発振ループが形成されるように、上記複数の可変遅延素子のいずれか１つの出力を初段の可変遅延素子に供給しても良い。【００１２】
好ましくは、上記時間デジタル変換器は、上記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、上記可変遅延回路の遅延時間を制御する遅延量制御回路をさらに備える。出力保持回路の保持結果において、遷移ビットの位置は、基準信号と入力信号との時間差によって一義的に決定される。上記時間デジタル変換器では、可変遅延回路の遅延時間を制御することにより、可変遅延回路の遅延時間が入力信号の周波数に適合した量に補正することができる。これにより、周辺環境の動的変化に対する耐性を向上させることができる。【００１３】
この発明の別の局面に従うと、時間デジタル変換器は、基準信号と入力信号との時間差をデジタル値に変換する装置であって、上記入力信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、上記基準信号の遷移に同期して上記複数の遅延信号を取り込み、上記基準信号と上記入力信号との時間差に対応するビット列として保持する出力保持回路と、上記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、上記可変遅延回路の遅延時間を制御する遅延量制御回路とを備える。上記時間デジタル変換器では、可変遅延回路の遅延時間が入力信号の周波数に適合した量に補正することができるので、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。また、周辺環境の動的変化に対する耐性を向上させることができる。【００１４】
この発明のさらに別の局面に従うと、デジタルＰＬＬ周波数シンセサイザは、所望周波数の発振周波数信号を生成する装置であって、上記所望周波数に対応する基準位相値を出力する基準位相累積器と、上記発振周波数信号の遷移回数を計数し、その計数値を発振位相値として出力する発振位相累積器と、基準周波数信号，上記発振周波数信号をそれぞれ上記基準信号，上記入力信号として受け、上記基準周波数信号と上記発振周波数信号との時間差に対応するデジタル値を出力する上記時間デジタル変換器と、上記基準位相累積器からの基準位相値と上記発振位相累積器からの発振位相値との差および上記基準位相値と上記時間デジタル変換器からのデジタル値との差に基づいて、位相差値を設定する位相差検出器と、上記位相差値に応じて上記発振周波数信号の周波数を設定するデジタル制御発振器とを備える。上記デジタルＰＬＬ周波数シンセサイザでは、可変遅延回路の遅延時間を所望量（周波数信号の周波数に適合した量）に調整できるので、発振周波数信号の周波数可変範囲を広くすることができるとともに位相雑音をさらに低減することができる。
【発明の効果】
【００１５】
以上のように、遅延時間を入力信号の周波数に適合した量に調整できるので、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。
【図面の簡単な説明】
【００１６】
【図１】図１は、実施形態１による時間デジタル変換器の構成を例示する図である。
【図２】図２は、図１に示した時間デジタル変換器による時間デジタル変換処理について説明するためのタイミングチャートである。
【図３】図３は、図１に示した時間デジタル変換器によるキャリブレーション動作について説明するためのフローチャートである。
【図４】図４は、入力周波数と遅延素子の遅延時間との対応関係を例示するグラフである。
【図５】図５は、遅延素子の所望遅延時間とリング発振周波数との対応関係を例示すグラフである。
【図６】図６は、図３に示したキャリブレーション動作の変形例について説明するためのフローチャートである。
【図７】図７は、図１に示した時間デジタル変換器の変形例について説明するための図である。
【図８】図８は、実施形態２による時間デジタル変換器の構成を例示する図。
【図９】図９は、遅延過剰検出部による動作について説明するためのタイミングチャートである。
【図１０】図１０は、遅延不足検出部による動作について説明するためのタイミングチャートである。
【図１１】図１１は、図８に示した遅延量制御回路の変形例について説明するための図である。
【図１２】図１２は、図１に示した時間デジタル変換器を備える全デジタルＰＬＬ周波数シンセサイザの構成例を例示する図である。
【図１３】図１３は、図１２に示した全デジタルＰＬＬ周波数シンセサイザを備える送受信装置の構成を例示する図である。
【図１４】図１４は、従来の時間デジタル変換器の構成を示す図である。
【図１５】図１５は、図１４に示した時間デジタル変換器による動作について説明するためのタイミングチャートである。
【符号の説明】
【００１７】
１０，２０    時間デジタル変換器
１０１    可変遅延回路
１０２    出力保持回路
１０３    デコーダ
１０４    セレクタ
１０５    周波数測定回路
１０６    遅延量校正回路
ＤＤＤ    遅延素子
ＦＦ    フリップフロップ
１１１    期間カウンタ
１１２    周波数カウンタ
１１３    目標値設定部
１１４    差分値算出部
１１５    キャリブレーション制御部
１１６    遅延量設定部
２０１    遅延量制御回路
２１１    遅延過剰検出部
２１２    遅延不足検出部
２１３    遅延量設定部
２１４    遷移ビット計数部
３    全デジタルＰＬＬ周波数シンセサイザ
３０    動作クロック生成器
３１    基準位相累積器
３２    発振位相累積器
３３    位相差検出器
３４    デジタルフィルタ
３５    デジタル制御発振器
４    送受信装置
４１    送信処理回路
４２    送信周波数変換回路
４３    ＲＦ入出力回路
４４    受信周波数変換回路
４５    受信処理回路
【発明を実施するための最良の形態】
【００１８】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。【００１９】
（実施形態１）
図１は、この発明の実施形態１による時間デジタル変換器の構成例を示す。時間デジタル変換器１０は、基準信号Ｓｒｅｆと入力信号Ｓｉｎの時間差（ここでは、立ち上がりエッジの時間差）をデジタル値ＤＡＴＡに変換する。また、時間デジタル変換器１０は、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に設定するために、キャリブレーション動作を実行する。時間デジタル変換器１０は、可変遅延回路１０１と、出力保持回路１０２と、デコーダ１０３と、セレクタ１０４と、周波数測定回路１０５と、遅延量校正回路１０６とを備える。【００２０】
〔可変遅延回路〕
可変遅延回路１０１は、縦続接続されたｎ個（ｎは、２以上の整数）の遅延素子ＤＤＤ，ＤＤＤ，…を含み、セレクタ１０４から供給された信号を順次遅延させることにより、それぞれ位相が異なるｎ個の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を生成する。なお、ここでは、遅延素子ＤＤＤ，ＤＤＤ，…は、それぞれ、インバータによって構成され、“ｎ”は３以上の奇数であるものとする。すなわち、奇数段目の遅延素子ＤＤＤ，ＤＤＤ，…は、それぞれ、セレクタ１０４からの信号に対して逆の極性を有する遅延信号Ｄ（１），Ｄ（３），…，Ｄ（ｎ）を出力する。【００２１】
〔出力保持回路〕
出力保持回路１０２は、ｎ個のフリップフロップＦＦ，ＦＦ，…を含み、基準信号Ｓｒｅｆの遷移（ここでは、立ち上がりエッジ）に同期して可変遅延回路１０１からの複数の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を取り込み、ｎ個のビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）として保持する。なお、ここでは、奇数番目の遅延信号Ｄ（１），Ｄ（３），…，Ｄ（ｎ）を元の極性に戻すために、デコーダ１０３には、奇数段目のフリップフロップＦＦの反転出力端子（すなわち、ＮＱ端子）が接続される。一方、遅延信号Ｄ（２），Ｄ（４），…，Ｄ（ｎ−１）は、セレクタ１０４からの信号と同極性であるので、デコーダ１０３には、偶数段目のフリップフロップＦＦの正転出力端子（すなわち、Ｑ端子）が接続される。なお、フリップフロップＦＦの個数は、遅延素子ＤＤＤの個数と同数であっても良いし少なくても良い。【００２２】
〔デコーダ〕
デコーダ１０３は、出力保持回路１０２の保持結果（ｎ個のビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）によって構成されるｎビット列）に対応するデジタル値ＤＡＴＡを出力する。出力保持回路１０２の保持結果において、遷移ビット（直前のビット値と符号が異なるビット値）の位置は、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差によって一義的に決定される。すなわち、出力保持回路１０２の保持結果における遷移ビットの位置に基づいて、入力信号Ｓｉｎの立ち上がりエッジおよび立ち下がりエッジの発生時点や、入力信号Ｓｉｎの周期の長さを求めることができる。【００２３】
〔セレクタ〕
セレクタ１０４は、制御回路（図示せず）からのモード制御信号ＭＯＤＥに応答して、時間デジタル変換処理を実行するための通常モードと、可変遅延回路１０１の遅延時間を調整するためのキャリブレーションモードとを切り換える。セレクタ１０４は、通常モードに設定されると、入力信号Ｓｉｎを可変遅延回路１０１（初段の遅延素子ＤＤＤ）に供給する。これにより、可変遅延回路１０１，出力保持回路１０２，デコーダ１０３において時間デジタル変換処理が実行される。一方、セレクタ１０４は、キャリブレーションモードに設定されると、第ｎ番目の遅延信号Ｄ（ｎ）を可変遅延回路１０１に供給する。このように、ｎ個の遅延素子ＤＤＤ，ＤＤＤ…（ここでは、奇数個のインバータ）がループ状に接続され、可変遅延回路１０１は、リング発振状態になる。【００２４】
〔周波数測定回路〕
周波数測定回路１０５は、所定の周波数測定期間内においてｎ個の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）のいずれか１つの遷移回数を計数する。ここでは、周波数測定回路１０５は、第ｎ番目の遅延信号Ｄ（ｎ）の立ち上がりエッジの発生回数を計数する。周波数測定回路１０５は、期間カウンタ１１１と、周波数カウンタ１１２とを含む。期間カウンタ１１１は、基準信号Ｓｒｅｆの遷移回数（ここでは、立ち上がりエッジの発生回数）を計数する。周波数カウンタ１１２は、期間カウンタ１１１による計数の開始とともに遅延信号Ｄ（ｎ）の遷移回数の計数を開始し、期間カウンタ１１１のカウント値が期間設定値（周波数測定期間を設定するための値）に到達すると計数結果（周波数カウント値Ｃ１０５）を出力する。【００２５】
〔遅延量校正回路〕
遅延量校正回路１０６は、モード制御信号ＭＯＤＥに応答して、通常モードとキャリブレーションモードとを切り換える。遅延量校正回路１０６は、キャリブレーションモードに設定されると、周波数測定回路１０５によって計数された遷移回数が目標値に近づくように、可変遅延回路１０１の遅延時間（詳しくは、遅延素子ＤＤＤ，ＤＤＤ，…のそれぞれの遅延時間）を調整する。遅延量校正回路１０６は、目標値設定部１１３と、差分値算出部１１４と、キャリブレーション制御部１１５と、遅延量設定部１１６とを含む。【００２６】
目標値設定部１１３は、遅延信号Ｄ（ｎ）の遷移回数の目標値（目標カウント値Ｃ０）を設定する。遷移回数の目標値は、入力信号Ｓｉｎの周波数に対応する値であり、具体的には、可変遅延回路１０１の遅延時間が所望量（入力信号Ｓｉｎの周波数に適合する量）に設定されているときに周波数測定回路１０５によって計数される遷移回数に相当する。差分値算出部１１４は、周波数測定回路１０５によって計数された遷移回数と目標値設定部１１３によって設定された目標値との差分値△Ｃを算出する。キャリブレーション制御部１１５は、モード制御信号ＭＯＤＥに応答して期間カウンタ１１１，周波数カウンタ１１２，および遅延量設定部１１６を制御する。また、キャリブレーション制御部１１５は、差分値算出部１１４によって算出された差分値△Ｃに基づいて、遅延量設定部１１６の制御やキャリブレーションエラーの判定などを実行する。遅延量設定部１１６は、キャリブレーション制御部１１５による制御に応答して、可変遅延回路１０１の遅延時間を設定する。例えば、遅延量設定部１１６は、遅延素子ＤＤＤのバイアス電流を増減することにより、遅延素子ＤＤＤの遅延時間を変化させる。遅延素子ＤＤＤのバイアス電流が大きくなる程、遅延素子ＤＤＤの遅延時間は短くなる。また、遅延素子ＤＤＤの負荷容量を増減することにより、遅延素子ＤＤＤの遅延時間を変化させても良い。なお、ここでは、遅延量設定部１１６は、可変遅延回路１０１の遅延時間を段階的に変化させるものとする。【００２７】
〔時間デジタル変換処理〕
次に、図２を参照しつつ、時間デジタル変換器１０による時間デジタル変換処理について説明する。なお、ここでは、ｎ＝１１とし、遅延素子ＤＤＤ，ＤＤＤ，…のそれぞれの遅延時間を“τ”とする。また、図２では、説明の便宜上、奇数番目の遅延信号Ｄ（１），Ｄ（３），…，Ｄ（１１）を反転させて図示している。【００２８】
可変遅延回路１０１は、入力信号Ｓｉｎを順次遅延させて、位相がτずつずれた１１個の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（１１）を生成する。フリップフロップＦＦ，ＦＦ，…は、それぞれ、基準信号Ｓｒｅｆの立ち上がりエッジに同期して、遅延信号Ｄ（１），Ｄ（２），…，Ｄ（１１）を取り込む。これにより、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差に対応するビット値Ｑ（１），Ｑ（２），…，Ｑ（１１）が得られる。【００２９】
ここで、出力保持回路１０２の保持結果Ｑ［１：１１］は、“００１１１１００００１”を示す。保持結果Ｑ［１：１１］の符号は、第７番目のビット値において“１”から“０”に遷移している。これは、入力信号Ｓｉｎの立ち上がりエッジが発生した時点から“６×τ”経過した後に、基準信号Ｓｒｅｆの立ち上がりエッジが発生していることを示す。また、保持結果Ｑ［１：１１］の符号は、第３番目および第１１番目のビット値において“０”から“１”に遷移している。これは、入力信号Ｓｉｎの周期が“８×τ”に相当することを示す。ここで、入力信号Ｓｉｎの周期を“Ｔｉｎ”とすると、入力信号Ｓｉｎは、基準信号Ｓｒｅｆよりも“０．７５×Ｔｉｎ（＝６／８×Ｔｉｎ）”だけ進んでいることになる。デコーダ１０３は、“０．７５”を示すデジタル値ＤＡＴＡを出力する。このようにして、時間デジタル変換器１０は、通常モードにおいて、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差に対応するデジタル値ＤＡＴＡを出力する。【００３０】
〔キャリブレーション動作〕
次に、図３を参照しつつ、図１に示した時間デジタル変換器１０によるキャリブレーション動作について説明する。キャリブレーション動作を実行させるために、制御回路（図示せず）は、キャリブレーションモードを示すモード制御信号ＭＯＤＥを供給する。これにより、セレクタ１０４，遅延量校正回路１０６は、キャリブレーションモードに設定される。【００３１】
〈ステップＳＴ１０１〉
キャリブレーション制御部１１５は、モード制御信号ＭＯＤＥに応答して、遅延量設定部１１６を初期化する。これにより、遅延量設定部１１６は、可変遅延回路１０１の遅延時間を初期値（ここでは、最大値）に設定する。【００３２】
〈ステップＳＴ１０２〉
セレクタ１０４は、モード制御信号ＭＯＤＥに応答して、遅延信号Ｄ（ｎ）を選択して可変遅延回路１０１の初段の遅延素子ＤＤＤに供給する。これにより、可変遅延回路１０１は、リング発振状態に設定される。リング発振周波数（すなわち、遅延信号Ｄ（ｎ）の周波数）は、［式１］のように表現できる。【００３３】
ｆｒｉｎｇ＝１／τ×ｎ×２  …［式１］
ｆｒｉｎｇ：リング発振周波数［Ｈｚ］
τ：遅延素子１段当たりの遅延時間［ｓｅｃ］
ｎ：遅延素子の個数
［式１］のように、可変遅延回路１０１の遅延時間“τ×ｎ”が増加する程、リング発振周波数“ｆｒｉｎｇ”が低くなる。遅延素子の個数が固定値である場合、図４のように、遅延素子１段当たりの遅延時間“τ”が長い程、リング発振周波数“ｆｒｉｎｇ”が低い。なお、図４では、ｎ＝４１である。【００３４】
〈ステップＳＴ１０３〉
次に、キャリブレーション制御部１１５は、カウント開始信号ＳＴＡＲＴを期間カウンタ１１１，周波数カウンタ１１２に出力して、期間カウンタ１１１，周波数カウンタ１１２のそれぞれのカウント値を“０”にリセットする。これにより、遅延信号Ｄ（ｎ）の遷移回数の測定が開始される。【００３５】
〈ステップＳＴ１０４〉
期間カウンタ１１１は、基準信号Ｓｒｅｆの立ち上がりエッジに同期してカウント値をインクリメントし、カウント値が期間設定値に到達するとカウント完了フラグＦ１１１を立てる。このようにして、期間カウンタ１１１は、周波数測定期間を設定する。周波数測定期間は、［式２］のように表現できる。【００３６】
Ｔｃ＝Ｃｒｅｆ／ｆｒｅｆ  …［式２］
Ｔｃ：周波数測定期間［ｓｅｃ］
ｆｒｅｆ：基準周波数（基準信号Ｓｒｅｆの周波数）［Ｈｚ］
Ｃｒｅｆ：期間設定値
［式２］のように、基準周波数“ｆｒｅｆ”と期間設定値“Ｃｒｅｆ”とを設定することにより、周波数測定期間“Ｔｃ”を決定することができる。なお、周波数測定期間は、基準信号Ｓｒｅｆではなく他の信号に基づいて設定されても良い。【００３７】
〈ステップＳＴ１０５〉
周波数カウンタ１１２は、遅延信号Ｄ（ｎ）の立ち上がりエッジに同期してカウント値をインクリメントし、期間カウンタ１１１によってカウント完了フラグＦ１１１が立てられるとカウント値を周波数カウント値Ｃ１０５として遅延量校正回路１０６に出力する。周波数カウント値Ｃ１０５（すなわち、周波数測定期間内における遅延信号Ｄ（ｎ）の遷移回数）は、［式３］のように表現することができる。【００３８】
Ｃｒｉｎｇ＝Ｔｃ×ｆｒｉｎｇ  …［式３］
Ｃｒｉｎｇ：周波数カウント値
Ｔｃ：周波数測定期間［ｓｅｃ］
ｆｒｉｎｇ：リング発振周波数［Ｈｚ］
［式３］のように、リング発振周波数“ｆｒｉｎｇ”が低くなる程、周波数カウント値“Ｃｒｉｎｇ”が少なくなる。【００３９】
〈ステップＳＴ１０６〉
次に、差分値算出部１１４は、周波数カウンタ１１２からの周波数カウント値Ｃ１０５から目標値設定部１１３によって設定された目標値（目標カウント値Ｃ０）を減算して、差分値△Ｃ（＝Ｃ１０５−Ｃ０）を算出する。目標カウント値Ｃ０は、可変遅延回路１０１の遅延時間が所望量に設定されているときの周波数カウント値Ｃ１０５に相当する。目標カウント値Ｃ０は、［式４］のように表現できる。【００４０】
Ｃ０＝Ｔｃ×ｆｒｉｎｇ＝Ｔｃ／（τ０×ｎ×２）  …［式４］
Ｔｃ：周波数測定期間［ｓｅｃ］
τ０：遅延素子１段当たりの所望遅延時間［ｓｅｃ］
ｎ：遅延素子の個数
［式４］のように、遅延素子１段当たりの所望遅延時間“τ０”，遅延素子の個数（詳しくは、発振ループを構成する遅延素子の個数）“ｎ”，および周波数測定期間“Ｔｃ”とを決定することにより、目標カウント値Ｃ０を設定することができる。【００４１】
ここで、可変遅延回路１０１の遅延時間の所望量について説明する。時間デジタル変換処理において時間差を検出するために、可変遅延回路１０１の遅延時間は、入力信号Ｓｉｎの周期の所定倍に設定される。すなわち、可変遅延回路１０１の所望遅延時間“τ０×ｎ”は、下記の［式５］のように表現できる。【００４２】
τ０×ｎ＝Ｋ／ｆｓｅｔ  …［式５］
τ０：遅延素子１段当たりの所望遅延時間［ｓｅｃ］
ｎ：遅延素子の個数
Ｋ：遅延倍率
ｆｓｅｔ：入力周波数（入力信号Ｓｉｎの周波数）［Ｈｚ］
なお、「遅延倍率」は、入力信号Ｓｉｎの１周期に対する可変遅延回路１０１の所望遅延時間の倍率を示す。［式５］のように、入力周波数“ｆｓｅｔ”，遅延倍率“Ｋ”，遅延素子の個数“ｎ”を決定することにより、遅延素子１段当たりの所望遅延時間“τ０”を設定することができる。遅延倍率および遅延素子の個数が固定値である場合、図５のように、入力周波数“ｆｓｅｔ”が低い程、所望遅延時間“τ０”が長い。なお、図５では、ｎ＝４１，Ｋ＝１．５である。【００４３】
また、［式１］，［式４］，［式５］より、
Ｃ０＝Ｔｃ×｛ｆｓｅｔ／（Ｋ×２）｝  …［式６］
［式６］のように、周波数測定期間“Ｔｃ”，入力周波数“ｆｓｅｔ”，遅延倍率“Ｋ”を決定することにより、目標カウント値“Ｃ０”を設定することができる。【００４４】
〈ステップＳＴ１０７〉
次に、キャリブレーション制御部１１５は、差分値算出部１１４によって算出された差分値△Ｃが“０”よりも大きいか否かを判定する。差分値△Ｃが“０”よりも大きい場合にはステップＳＴ１１２へ進み、そうでない場合にはステップＳＴ１０８へ進む。【００４５】
〈ステップＳＴ１０８〉
次に、キャリブレーション制御部１１５は、差分値算出部１１４によって算出された差分値△Ｃを比較値Ｃｃｏｍｐとして設定する。比較値Ｃｃｏｍｐは、今回の差分値△Ｃと次回の差分値△Ｃとを比較するために使用される。【００４６】
〈ステップＳＴ１０９〉
また、キャリブレーション制御部１１５は、遅延量設定部１１６による遅延時間の設定状況を確認し、可変遅延回路１０１の遅延時間が可変範囲の限界値（ここでは、最小値）に設定されているか否かを判定する。例えば、キャリブレーション制御部１１５は、遅延量設定部１１６によってバイアス電流が最大値に設定されているか否かを判定する。可変遅延回路１０１の遅延時間が可変範囲の限界値に設定されている場合にはステップＳＴ１１５へ進み、そうでない場合にはステップＳＴ１１０へ進む。【００４７】
〈ステップＳＴ１１０〉
次に、キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間を１段階分減少させるように、遅延量設定部１１６を制御する。【００４８】
〈ステップＳＴ１１１〉
次に、キャリブレーション制御部１１５は、カウント開始信号ＳＴＡＲＴを期間カウンタ１１１，周波数カウンタ１１２に再出力して、期間カウンタ１１１，周波数カウンタ１１２のそれぞれのカウント値を“０”にリセットする。これにより、遅延信号Ｄ（ｎ）の測定が再度開始される。次に、ステップＳＴ１０４へ進む。【００４９】
〈ステップＳＴ１１２〉
一方、ステップＳＴ１０７において差分値△Ｃが“０”よりも大きい場合、キャリブレーション制御部１１５は、差分値△Ｃと比較値Ｃｃｏｍｐ（すなわち、前回の差分値△Ｃ）とを比較する。この比較により、今回の周波数カウント値Ｃ１０５および前回の周波数カウント値Ｃ１０５のどちらが目標カウント値Ｃ０に近いのかを判定することができる。差分値△Ｃが比較値Ｃｃｏｍｐよりも小さい場合にはステップＳＴ１１４へ進み、大きい場合にはステップＳＴ１１３へ進む。【００５０】
〈ステップＳＴ１１３〉
差分値△Ｃが比較値Ｃｃｏｍｐよりも大きい場合、今回の周波数カウント値Ｃ１０５よりも前回の周波数カウント値Ｃ１０５の方が目標カウント値Ｃ０に近いことになる。キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間を１段階分増加させるように、遅延量設定部１１６を制御する。これにより、可変遅延回路１０１の遅延時間は、前回の設定値に戻る。【００５１】
〈ステップＳＴ１１４〉
次に、キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間の設定が完了したことを示す設定完了信号ＥＮＤを出力する。これにより、制御回路（図示せず）から通常モードを示すモード制御信号ＭＯＤＥが供給され、セレクタ１０４，遅延量校正回路１０６は、通常モードに設定される。セレクタ１０４は、モード制御信号ＭＯＤＥに応答して、入力信号Ｓｉｎを選択して可変遅延回路１０１に供給する。これにより、時間デジタル変換処理が実行される。【００５２】
〈ステップＳＴ１１５〉
一方、ステップＳＴ１０９において可変遅延回路１０１の遅延時間が可変範囲の限界値に設定されている場合（すなわち、可変遅延回路１０１の遅延時間をこれ以上減少させることができない場合）、キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間を調整できないことを示すキャリブレーションエラー情報ＥＲＲ１を出力する。次に、ステップＳＴ１１４へ進む。【００５３】
このように、可変遅延回路１０１の遅延時間を段階的に減少させて周波数カウント値Ｃ１０５と目標カウント値Ｃ０との差分を最小にすることにより、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に設定する。【００５４】
以上のように、キャリブレーションモードにおいて可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に設定することにより、通常モードにおいて基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差を適切に検出することができる。これにより、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。【００５５】
また、キャリブレーションエラー情報ＥＲＲ１を出力することにより、可変遅延回路１０１の遅延時間を調整できないことを外部（例えば、ユーザや、主制御回路など）に通知することができる。これにより、時間デジタル変換器の動作品質を確認することができ、例えば、工場出荷時に不良判別をすることができる。【００５６】
〔可変遅延回路の変形例〕
キャリブレーションモードにおいて、セレクタ１０４が、最終段のインバータの出力に代えて、他の奇数段目のインバータの出力を初段のインバータに供給しても良い。または、偶数段目のインバータの出力を反転させる別のインバータを可変遅延回路１０１にさらに設け、セレクタ１０４がその別のインバータの出力を初段のインバータに供給するように構成しても良い。また、遅延素子ＤＤＤは、インバータの他に、バッファや、論理素子（ＮＯＲ回路など）によって構成されていても良い。例えば、図６のように、遅延素子ＤＤＤがバッファである場合、複数バッファのうちのいずれか１つの出力を反転させるインバータＩＮＶを可変遅延回路１０１にさらに設け、セレクタ１０４によってインバータＩＮＶの出力を初段のバッファに供給しても良い。この場合、遅延信号の極性を反転させる必要がないので、デコーダ１０３には、フリップフロップＦＦ，ＦＦ，…のそれぞれの正転端子を接続すれば良い。このように、キャリブレーションモードにおいて発振ループが形成されるように可変遅延回路１０１およびセレクタ１０４を構成すれば、可変遅延回路１０１をリング発振状態に設定することができる。【００５７】
〔キャリブレーション動作の変形例〕
図７のように、可変遅延回路１０１の遅延時間を最小値に設定した後（ステップＳＴ１０１ａ）、可変遅延回路１０１の遅延時間を段階的に増加させても良い（ステップＳＴ１１０ａ）。この場合、差分値△Ｃは、目標カウント値Ｃ０から周波数カウント値Ｃ１０５を減算して算出される（ステップＳＴ１０６ａ）。また、差分値△Ｃが比較値Ｃｃｏｍｐよりも大きいかまたは等しい場合には、可変遅延回路１０１の遅延時間が１段階分減少される（ステップＳＴ１１３ａ）。この場合も、周波数測定回路１０５によって計数された遷移回数が目標値に近づくように可変遅延回路１０１の遅延時間を調整できる。このように、キャリブレーション動作の工程を適宜変更しても良い。また、機能拡張や性能向上のために他の工程を追加しても良い。【００５８】
〔目標カウント値の設定〕
目標カウント値Ｃ０の設定するために、目標値設定部１１３が［式６］のような計算式を用いて目標カウント値Ｃ０を算出しても良い。また、目標値設定部１１３が目標カウント値Ｃ０と入力周波数“ｆｓｅｔ”との対応関係をテーブルデータとして予め格納しておき、設定された入力周波数に対応する目標カウント値を読み出しても良い。さらに、遅延素子ＤＤＤ，ＤＤＤ，…の遅延時間だけでなく他の遅延要素（セレクタ１０４や、遅延素子間を接続する配線など）の遅延時間も考慮して目標カウント値Ｃ０を設定すれば、可変遅延回路１０１の遅延時間を精度良く調整できる。【００５９】
（実施形態２）
図８は、この発明の実施形態２による時間デジタル変換器の構成を示す。時間デジタル変換器２０は、図１に示したセレクタ１０４，周波数測定回路１０５，遅延量校正回路１０６に代えて、遅延量制御回路２０１を備える。その他の構成は、図１と同様である。遅延量制御回路２０１は、出力保持回路１０２の保持結果Ｑ［１：ｎ］に含まれる遷移ビット数が許容範囲内に収まるように、可変遅延回路１０１の遅延時間を制御する。保持結果Ｑ［１：ｎ］は、ｎ個のビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）によって構成されるビット列である。遅延量制御回路２０１は、遅延過剰検出部２１１と、遅延不足検出部２１２と、遅延量設定部２１３とを含む。【００６０】
〔遅延過剰検出〕
図９のように、可変遅延回路１０１の遅延時間が過剰である場合（すなわち、入力信号Ｓｉｎの周期に対して可変遅延回路１０１の遅延時間が長すぎる場合）、時間差検出の分解能が粗くなり、出力保持回路１０２の保持結果Ｑ［１：ｎ］には多数の遷移ビットが含まれることになる。例えば、入力信号Ｓｉｎの周波数が“８００ＭＨｚ”、遅延素子の個数が“４１”、遅延素子１段当たりの遅延時間が“１００ｐｓ（ピコセカンド）”である場合、遅延倍率（Ｋ）は、次のようになる。【００６１】
Ｋ＝τ×ｎ×ｆｉｎ＝１００×１０−１２×４１×８００×１０６＝３．２８
τ：遅延素子１段当たりの所望遅延時間［ｓｅｃ］
ｎ：遅延素子の個数
ｆｉｎ：入力信号Ｓｉｎの周波数［Ｈｚ］
このように、可変遅延回路１０１の遅延時間は、入力信号Ｓｉｎの１周期の３倍よりも長くなるので、保持結果Ｑ［１：４１］が６個の遷移ビットを含むことが予想される。このような状況では、時間差検出の分解能は入力信号Ｓｉｎの周期の１／３程度であるので、量子化雑音が大きくなり、時間差検出の精度が劣化する。【００６２】
遅延過剰検出部２１１は、保持結果Ｑ［１：ｎ］に含まれる遷移ビット数が遅延過剰閾値（遅延時間が過剰であるかを判断するための基準値）よりも多いことを検出すると、遅延過剰検出信号Ｓ２１１を出力する。遅延量設定部２１３は、遅延過剰検出信号Ｓ２１１を受けると可変遅延回路１０１の遅延時間を減少させる。これにより、時間差検出の精度劣化を抑制することができる。【００６３】
〔遅延不足検出〕
一方、図１０のように、可変遅延回路１０１の遅延時間が不足している場合（すなわち、入力信号Ｓｉｎの周期に対して可変遅延回路１０１の遅延時間が短すぎる場合）、保持結果Ｑ［１：ｎ］に含まれる遷移ビット数は少なくなる。例えば、可変遅延回路１０１の遅延時間が入力信号Ｓｉｎの周期以下である場合、遷移ビット数は、２回以下になる。このような状況では、出力保持回路１０２の保持結果Ｑ［１：ｎ］に入力信号Ｓｉｎの１周期分に相当するビット値が含まれないので、デコーダ１０３において入力信号Ｓｉｎの周期を推定することができない。そのため、時間差を検出することができなくなってしまう。【００６４】
遅延不足検出部２１２は、保持結果Ｑ［１：ｎ］に含まれる遷移ビット数が遅延不足閾値（遅延時間が不足しているかを判断するための基準値）よりも少ないことを検出すると、遅延不足検出信号Ｓ２１２を出力する。遅延量設定部２１３は、遅延不足検出信号Ｓ２１２を受けると可変遅延回路１０１の遅延時間を増加させる。これにより、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの１周期分よりも長くすることができ、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差を検出することができる。【００６５】
〔制御エラー検出〕
また、遅延量設定部２１３は、可変遅延回路１０１の遅延時間を増加または減少できないことを検出すると、可変遅延回路１０１の遅延時間の制御が不可能であることを示す制御エラー情報ＥＲＲ２を出力する。具体的には、遅延量設定部２１３は、可変遅延回路１０１の遅延時間が最小値に設定されている場合に遅延過剰検出信号Ｓ２１１を受けると、制御エラー情報ＥＲＲ２を出力する。同様に、遅延量設定部２１３は、可変遅延回路１０１の遅延時間が最大値に設定されている場合に遅延不足検出信号Ｓ２１２を受けると、制御エラー情報ＥＲＲ２を出力する。【００６６】
以上のように、可変遅延回路１０１の遅延時間を動的に制御することにより、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に補正することができる。これにより、従来よりも広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制することができる。また、周辺環境の動的変化（温度変化や電圧変化など）によって可変遅延回路１０１の遅延時間が変動しても、時間デジタル変換処理を適切に実行することができる。このように、周辺環境の動的変化に対する耐性を向上させることができる。【００６７】
また、制御エラー情報ＥＲＲ２を出力することにより、可変遅延回路１０１の遅延時間の制御が不可能であることを外部（例えば、ユーザや、主制御回路など）に通知することができる。これにより、時間デジタル変換器の動作品質を確認することができ、例えば、工場出荷時に不良判別をすることができる。【００６８】
なお、出力保持回路の保持結果Ｑ［１：ｎ］における遷移ビット数を計数する際に、“０”から“１”に遷移するビット値と“１”から“０”に遷移するビット値の両方を計数しても良いし、いずれか一方のみを計数しても良い。【００６９】
また、時間デジタル変換器２０が、図８に示した構成に加えて、図１に示したセレクタ１０４，周波数測定回路１０５，遅延量校正回路１０６をさらに備えていても良い。この場合、キャリブレーション動作時においてセレクタ１０４，周波数測定回路１０５，遅延量校正回路１０６によって遅延時間の校正を実行し、通常動作時において遅延量制御回路２０１によって遅延時間の動的制御を実行すれば良い。【００７０】
〔遅延量制御回路の変形例〕
また、図１１のように、遅延量制御回路２０１が、出力保持回路１０２の保持結果Ｑ［１：ｎ］に含まれる遷移ビット数を計数する遷移ビット計数部２１４をさらに含んでいても良い。この遅延量制御回路２０１では、遅延過剰検出部２１１，遅延不足検出部２１２は、それぞれ、遷移ビット計数部２１４によって計数された遷移ビット数と所定値（遅延過剰閾値，遅延不足閾値）とを比較する。また、遅延量制御回路２０１が遅延過剰検出部２１１，遅延不足検出部２１２の両方を含んでいる必要はなく、いずれか一方のみを含む構成であっても良い。【００７１】
（全デジタルＰＬＬ周波数シンセサイザ）
図１２のように、各実施形態による時間デジタル変換器は、全デジタルＰＬＬ周波数シンセサイザ（all-digital PLL frequency synthesizer）に適用可能である。図１２に示した全デジタルＰＬＬ周波数シンセサイザ３は、時間デジタル変換器１０の他に、動作クロック生成器３０と、基準位相累積器３１と、発振位相累積器３２と、位相差検出器３３と、デジタルフィルタ３４と、デジタル制御発振器３５とを備え、所望周波数の発振周波数信号ＳＦｏｓｃを生成する。【００７２】
動作クロック生成器３０は、発振周波数信号ＳＦｏｓｃの遷移（ここでは、立ち上がりエッジ）に同期して基準周波数信号ＳＦｒｅｆを取り込む。これにより、動作クロックＣＬＫが生成される。基準位相累積器３１は、発振周波数信号ＳＦｏｓｃの所望周波数に対応する制御値ＦＣＷを受ける。例えば、制御値ＦＣＷは、基準周波数に対する出力周波数の倍率（ｆｏｓｃ／ｆｒｅｆ）を示す。ここで、“ｆｒｅｆ”は、基準周波数信号ＳＦｒｅｆの周波数を示し、“ｆｏｓｃ”は、発振周波数信号ＳＦｏｓｃの周波数を示す。また、基準位相累積器３１は、動作クロックＣＬＫの遷移（ここでは、立ち上がりエッジ）が発生する毎に、制御値ＦＣＷを累積するとともに累積値を基準位相値Ｐｒｅｆとして位相差検出器３３に供給する。例えば、制御値ＦＣＷが“１０．３”を示す場合、基準位相値Ｐｒｅｆは、動作クロックＣＬＫの立ち上がりエッジが発生する毎に、“１０．３”，“２０．６”，“３０．９”，…と順番に増加していく。発振位相累積器３２は、発振周波数信号ＳＦｏｓｃの遷移回数（ここでは、立ち上がりエッジの発生回数）を累積する。また、発振位相累積器３２は、動作クロックＣＬＫの遷移が発生する毎に、累積値を発振位相値Ｐｏｓｃとして位相差検出器３３に供給する。発振位相累積器３２は、例えば、発振周波数信号ＳＦｏｓｃの遷移に同期してカウント値をインクリメントするカウンタや、動作クロックＣＬＫの遷移が発生する毎にカウンタのカウント値を出力するレジスタなどによって構成される。【００７３】
時間デジタル変換器１０は、基準周波数信号ＳＦｒｅｆ，発振周波数信号ＳＦｏｓｃをそれぞれ基準信号Ｓｒｅｆ，入力信号Ｓｉｎ（図１参照）として受け、基準周波数信号ＳＦｒｅｆと発振周波数信号ＳＦｏｓｃとの時間差をデジタル値ＤＡＴＡに変換する。また、時間デジタル変換器１０（詳しくは、デコーダ１０３（図１参照））は、動作クロックＣＬＫの遷移が発生する毎にデジタル値ＤＡＴＡを位相差検出器３３に供給する。【００７４】
位相差検出器３３は、基準位相値Ｐｒｅｆと発振位相値Ｐｏｓｃとの差および基準位相値Ｐｒｅｆとデジタル値ＤＡＴＡとの差に基づいて、基準周波数信号ＳＦｒｅｆと発振周波数信号ＳＦｏｓｃとの位相差に対応する位相差値Ｐｄを設定する。例えば、位相差検出器３３は、基準位相値Ｐｒｅｆの整数部から発振位相値Ｐｏｓｃを減算して整数差分値を算出するとともに、基準位相値Ｐｒｅｆの小数部からデジタル値ＤＡＴＡを減算して小数差分値を算出し、整数差分値と小数差分値との合計を位相差値Ｐｄとして出力する。デジタルフィルタ３４は、動作クロックＣＬＫの遷移に同期して動作し、位相差検出器３３によって設定された位相差値Ｐｄからノイズ成分（高域位相雑音）を除去する。デジタル制御発振器３５は、デジタルフィルタ３４を介して供給された位相差値Ｐｄに応じて、発振周波数信号Ｄｏｓｃの周波数を設定する。デジタル制御発振器３５は、位相差値Ｐｄが大きい程、発振周波数信号ＳＦｏｓｃの周波数を高くする。【００７５】
基準位相値Ｐｒｅｆと発振位相値Ｐｏｓｃとの比較では、発振周波数信号ＳＦｏｓｃの周期に相当する分解能でしか位相差を検出できない。一方、時間デジタル変換器１０では、発振周波数信号ＳＦｏｓｃの周期よりも細かい分解能（すなわち、遅延素子ＤＤＤの遅延時間（τ）に相当する分解能）で位相差を検出することができる。これにより、位相差検出の精度を向上させることができ、結果として位相雑音を低減することができる。さらに、可変遅延回路１０１の遅延時間を所望量（周波数信号ＳＦｏｓｃの周波数に適合した量）に調整できるので、発振周波数信号ＳＦｏｓｃの周波数可変範囲を広くすることができるとともに位相雑音をさらに低減することができる。【００７６】
なお、全デジタルＰＬＬ周波数シンセサイザ３が、他の構成要素（例えば、発振周波数信号ＳＦｏｓｃを分周する分周器や、発振周波数信号ＳＦｏｓｃをデジタル信号に変換するための２値変換器など）を備えていても良い。また、図１に示した時間デジタル変換器１０を全デジタルＰＬＬ周波数シンセサイザ３に適用する場合、発振周波数信号ＳＦｏｓｃの生成を開始する前に、時間デジタル変換器１０によるキャリブレーション動作を実行することが好ましい。【００７７】
（送受信装置、受信装置）
また、図１３のように、図１２に示した全デジタルＰＬＬ周波数シンセサイザは、携帯電話端末のような無線送受信装置や、電灯線通信（ＰＬＣ）などに使用される有線送受信装置に適用可能である。図１３に示した送受信装置４は、全デジタルＰＬＬ周波数シンセサイザ３の他に、送信処理回路４１と、送信周波数変換回路４２と、ＲＦ入出力回路４３と、受信周波数変換回路４４と、受信処理回路４５とを備える。送信処理回路４１は、送信信号を供給する。送信周波数変換回路４２は、全デジタルＰＬＬ周波数シンセサイザ３からの発振周波数信号ＳＦｏｓｃを用いて、送信処理回路４１からの送信信号の周波数を変換する。ＲＦ入出力回路４３は、送信周波数変換回路４２によって周波数変換された送信信号をアンテナや伝送線路に出力する。また、ＲＦ入出力回路４３は、アンテナや伝送線路から受信信号を入力する。受信周波数変換回路４４は、全デジタルＰＬＬ周波数シンセサイザ３からの発振周波数信号ＳＦｏｓｃを用いて、ＲＦ入出力回路４３からの受信信号の周波数を変換する。受信処理回路４５は、受信周波数変換回路４４によって周波数変換された受信信号を処理する。この送受信装置４では、全デジタルＰＬＬ周波数シンセサイザ３によって広範囲の周波数を精度良く生成することができるので、従来よりも対応可能な周波数範囲を拡大することができる。また、図１２に示した全デジタルＰＬＬ周波数シンセサイザは、テレビ，ラジオ，ＧＰＳなどに使用されるチューナのような無線受信装置や、ケーブルテレビ受信機などの有線受信装置などにも適用可能である。【００７８】
（その他の実施形態）
以上の説明において、時間デジタル変換器や全デジタルＰＬＬ周波数シンセサイザなどが立ち上がりエッジを基準にして動作する例について説明したが、立ち下がりエッジを基準として動作しても良い。例えば、周波数測定回路１０５が、遅延信号Ｄ（ｎ）の立ち下がりエッジの発生回数を計数しても良い。【００７９】
また、デコーダ１０３，周波数測定回路１０５，遅延量校正回路１０６，遅延量制御回路２０１の各々は、ハードウェア（専用回路）によって構成されても良いし、ＣＰＵやＤＳＰによって実行されるソフトウェア（プログラム）によって実現されても良い。【００８０】
また、各実施形態による時間デジタル変換器は、全デジタルＰＬＬ周波数シンセサイザの他に、２信号間の時間差を高精細に検出することが要求される装置にとって非常に有用である。例えば、複数のパス間で遅延時間が異なる場合、この時間デジタル変換器を用いて各パスにおける遅延時間を計測することにより、パス間における遅延時間差を小さくするように制御することができる。
【産業上の利用可能性】
【００８１】
以上のように、この発明による時間デジタル変換器は、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制することができるので、送受信装置や受信装置に搭載される全デジタルＰＬＬ周波数シンセサイザなどに有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成21年12月21日(2009.12.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２信号間の時間差をデジタル値に変換する時間デジタル変換器、およびそれを備えるデジタルＰＬＬ周波数シンセサイザに関し、さらに詳しくは、時間デジタル変換器の遅延時間を調整する技術に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳプロセスの微細化技術の発展に伴い、アナログ回路のデジタル化によって低電圧駆動，特性ばらつきの低減，回路の小型化などが図られるようになってきている。例えば、特許文献１には、位相差検出器やループフィルタなどの構成要素を全てデジタル化した全デジタルＰＬＬ周波数シンセサイザ（all-digital PLL frequency synthesizer）が開示されている。このシンセサイザは、アナログ電圧によって制御される電圧制御発振器の代わりに、離散的な数値情報（デジタル値）によって制御可能なデジタル制御発振器を備え、デジタル制御発振器によって出力された発振周波数信号の位相情報を数値化し、発振周波数信号と基準周波数信号との位相差を数値演算によって算出する。さらに、特許文献１に開示された全デジタルＰＬＬ周波数シンセサイザは、位相差検出の分解能を向上させるために、基準周波数信号と発振周波数信号との位相差をデジタル値に変換する時間デジタル変換器（time-to-digital converter）を備える。時間デジタル変換器は、２信号間の時間差を計測するための装置として様々な技術分野に適用可能である。
【０００３】
図１４のように、従来の時間デジタル変換器９０において、遅延回路９００は、複数の遅延素子９０１，９０１，…を含み、入力信号Ｓｉｎを順次遅延させて位相がτ（τ：遅延素子９０１の遅延時間）ずつずれた遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を生成する。複数のフリップフロップ９０２，９０２，…は、それぞれ、基準信号Ｓｒｅｆの立ち上がりエッジに同期して、遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を取り込み、ビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）として保持する。デコーダ９０３は、ビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）からなるビット列に対応するデジタル値を出力する。このビット列において、遷移ビット（直前のビット値と符号が異なるビット値）の位置は、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差によって一義的に決定される。
【０００４】
例えば、図１５のように、基準信号Ｓｒｅｆの立ち上がりエッジに同期して、ビット列“００１１１１００００”が得られる。このビット列Ｑ［１：１０］のうち“０”から“１”に遷移するビット値の位置は、基準信号Ｓｒｅｆの立ち上がりエッジと入力信号Ｓｉｎの立ち下がりエッジとの時間差に対応し、“１”から“０”に遷移するビット値の位置は、基準信号Ｓｒｅｆの立ち上がりエッジと入力信号Ｓｉｎの立ち上がりエッジとの時間差に対応する。また、入力信号Ｓｉｎの２つの立ち上がりエッジの発生時点を把握することにより、入力信号Ｓｉｎの周期を推定することができる。
【０００５】
このように、遅延素子９０１の遅延時間に相当する分解能で、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差を検出することができる。すなわち、遅延素子９０１，９０１，…のそれぞれの遅延時間が長い程、時間差検出の分解能が粗くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２-７６８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
基準信号と入力信号の時間差を検出するためには、遅延回路の遅延時間（遅延素子の総遅延時間）を入力信号の周波数に適合させることが重要である。入力信号の周期に対して遅延回路の遅延時間が長すぎる場合、時間差検出の分解能が粗く、時間差検出の精度が低い。また、入力信号の周期に対して遅延回路の遅延時間が短すぎる場合、入力信号の１周期分に相当するビット値を取得できないので、入力信号の周期を推定することができない。そのため、基準信号と入力信号との時間差を検出できなくなってしまう。
【０００８】
しかしながら、入力信号の周波数が広範囲に変動する場合、その周波数の全範囲に対応するように遅延回路の遅延時間を設定することは非常に困難である。例えば、入力信号の周波数が最小値であるときでも遅延回路の遅延時間が入力信号の周期よりも十分長くなるように、遅延素子を多めに設けることが考えられる。しかし、遅延素子の個数が多くなる程、回路規模が増大するだけでなくデコーダによる処理も複雑化してしまう。
【０００９】
また、遅延素子の総遅延時間が所望値になるように設計したとしても、回路素子の特性ばらつき（製造プロセスにおけるばらつきなど）や、周辺環境の変化（温度変化，電圧変化など）により、遅延回路の遅延時間が所望値になるとは限らない。そのため、時間差検出の精度が劣化し、場合によっては、時間差検出が不可能になるおそれがあった。
【００１０】
そこで、この発明は、遅延時間を入力信号の周波数に適合した量に調整できる時間デジタル変換器、およびそれを備えるデジタルＰＬＬ周波数シンセサイザ、送受信装置、受信装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の１つの局面に従うと、時間デジタル変換器は、基準信号と入力信号との時間差をデジタル値に変換する装置であって、自己に供給された信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、上記基準信号の遷移に同期して上記複数の遅延信号を取り込み、上記基準信号と上記可変遅延回路に供給された信号との時間差に対応するビット列として保持する出力保持回路と、通常モードにおいて上記入力信号を上記可変遅延回路に供給する一方、キャリブレーションモードにおいて上記可変遅延回路がリング発振状態になるように上記複数の遅延信号のいずれか１つを上記可変遅延回路に供給するセレクタと、所定の周波数測定期間内において上記複数の遅延信号のいずれか１つの遷移回数を計数する周波数測定回路と、上記キャリブレーションモードにおいて、上記周波数測定回路によって計数された遷移回数が上記入力信号の周波数に対応する目標値に近づくように上記可変遅延回路の遅延時間を調整する遅延量校正回路とを備える。上記時間デジタル変換器では、通常モードにおいて、出力保持回路は、基準信号と入力信号との時間差に対応するビット列を保持する。また、キャリブレーションモードにおいて可変遅延回路の遅延時間を入力信号の周波数に適合した量に設定することができるので、通常モードにおいて基準信号と入力信号との時間差を適切に検出することができる。これにより、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。
【００１２】
上記可変遅延回路は、縦続接続された複数の可変遅延素子を含んでいても良く、上記セレクタは、上記通常モードにおいて上記入力信号を上記初段の可変遅延素子に供給し、上記キャリブレーションモードにおいて発振ループが形成されるように、上記複数の可変遅延素子のいずれか１つの出力を初段の可変遅延素子に供給しても良い。
【００１３】
好ましくは、上記時間デジタル変換器は、上記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、上記可変遅延回路の遅延時間を制御する遅延量制御回路をさらに備える。出力保持回路の保持結果において、遷移ビットの位置は、基準信号と入力信号との時間差によって一義的に決定される。上記時間デジタル変換器では、可変遅延回路の遅延時間を制御することにより、可変遅延回路の遅延時間が入力信号の周波数に適合した量に補正することができる。これにより、周辺環境の動的変化に対する耐性を向上させることができる。
【００１４】
この発明の別の局面に従うと、時間デジタル変換器は、基準信号と入力信号との時間差をデジタル値に変換する装置であって、上記入力信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、上記基準信号の遷移に同期して上記複数の遅延信号を取り込み、上記基準信号と上記入力信号との時間差に対応するビット列として保持する出力保持回路と、上記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、上記可変遅延回路の遅延時間を制御する遅延量制御回路とを備える。上記時間デジタル変換器では、可変遅延回路の遅延時間が入力信号の周波数に適合した量に補正することができるので、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。また、周辺環境の動的変化に対する耐性を向上させることができる。
【００１５】
この発明のさらに別の局面に従うと、デジタルＰＬＬ周波数シンセサイザは、所望周波数の発振周波数信号を生成する装置であって、上記所望周波数に対応する基準位相値を出力する基準位相累積器と、上記発振周波数信号の遷移回数を計数し、その計数値を発振位相値として出力する発振位相累積器と、基準周波数信号，上記発振周波数信号をそれぞれ上記基準信号，上記入力信号として受け、上記基準周波数信号と上記発振周波数信号との時間差に対応するデジタル値を出力する上記時間デジタル変換器と、上記基準位相累積器からの基準位相値と上記発振位相累積器からの発振位相値との差および上記基準位相値と上記時間デジタル変換器からのデジタル値との差に基づいて、位相差値を設定する位相差検出器と、上記位相差値に応じて上記発振周波数信号の周波数を設定するデジタル制御発振器とを備える。上記デジタルＰＬＬ周波数シンセサイザでは、可変遅延回路の遅延時間を所望量（周波数信号の周波数に適合した量）に調整できるので、発振周波数信号の周波数可変範囲を広くすることができるとともに位相雑音をさらに低減することができる。
【発明の効果】
【００１６】
以上のように、遅延時間を入力信号の周波数に適合した量に調整できるので、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１による時間デジタル変換器の構成を例示する図。
【図２】図１に示した時間デジタル変換器による時間デジタル変換処理について説明するためのタイミングチャート。
【図３】図１に示した時間デジタル変換器によるキャリブレーション動作について説明するためのフローチャート。
【図４】入力周波数と遅延素子の遅延時間との対応関係を例示するグラフ。
【図５】遅延素子の所望遅延時間とリング発振周波数との対応関係を例示すグラフ。
【図６】図３に示したキャリブレーション動作の変形例について説明するためのフローチャート。
【図７】図１に示した時間デジタル変換器の変形例について説明するための図。
【図８】実施形態２による時間デジタル変換器の構成を例示する図。
【図９】遅延過剰検出部による動作について説明するためのタイミングチャート。
【図１０】遅延不足検出部による動作について説明するためのタイミングチャート。
【図１１】図８に示した遅延量制御回路の変形例について説明するための図。
【図１２】図１に示した時間デジタル変換器を備える全デジタルＰＬＬ周波数シンセサイザの構成例を例示する図。
【図１３】図１２に示した全デジタルＰＬＬ周波数シンセサイザを備える送受信装置の構成を例示する図。
【図１４】従来の時間デジタル変換器の構成を示す図。
【図１５】図１４に示した時間デジタル変換器による動作について説明するためのタイミングチャート。
【発明を実施するための形態】
【００１８】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１９】
（実施形態１）
図１は、この発明の実施形態１による時間デジタル変換器の構成例を示す。時間デジタル変換器１０は、基準信号Ｓｒｅｆと入力信号Ｓｉｎの時間差（ここでは、立ち上がりエッジの時間差）をデジタル値ＤＡＴＡに変換する。また、時間デジタル変換器１０は、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に設定するために、キャリブレーション動作を実行する。時間デジタル変換器１０は、可変遅延回路１０１と、出力保持回路１０２と、デコーダ１０３と、セレクタ１０４と、周波数測定回路１０５と、遅延量校正回路１０６とを備える。
【００２０】
〔可変遅延回路〕
可変遅延回路１０１は、縦続接続されたｎ個（ｎは、２以上の整数）の遅延素子ＤＤＤ，ＤＤＤ，…を含み、セレクタ１０４から供給された信号を順次遅延させることにより、それぞれ位相が異なるｎ個の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を生成する。なお、ここでは、遅延素子ＤＤＤ，ＤＤＤ，…は、それぞれ、インバータによって構成され、“ｎ”は３以上の奇数であるものとする。すなわち、奇数段目の遅延素子ＤＤＤ，ＤＤＤ，…は、それぞれ、セレクタ１０４からの信号に対して逆の極性を有する遅延信号Ｄ（１），Ｄ（３），…，Ｄ（ｎ）を出力する。
【００２１】
〔出力保持回路〕
出力保持回路１０２は、ｎ個のフリップフロップＦＦ，ＦＦ，…を含み、基準信号Ｓｒｅｆの遷移（ここでは、立ち上がりエッジ）に同期して可変遅延回路１０１からの複数の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を取り込み、ｎ個のビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）として保持する。なお、ここでは、奇数番目の遅延信号Ｄ（１），Ｄ（３），…，Ｄ（ｎ）を元の極性に戻すために、デコーダ１０３には、奇数段目のフリップフロップＦＦの反転出力端子（すなわち、ＮＱ端子）が接続される。一方、遅延信号Ｄ（２），Ｄ（４），…，Ｄ（ｎ−１）は、セレクタ１０４からの信号と同極性であるので、デコーダ１０３には、偶数段目のフリップフロップＦＦの正転出力端子（すなわち、Ｑ端子）が接続される。なお、フリップフロップＦＦの個数は、遅延素子ＤＤＤの個数と同数であっても良いし少なくても良い。
【００２２】
〔デコーダ〕
デコーダ１０３は、出力保持回路１０２の保持結果（ｎ個のビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）によって構成されるｎビット列）に対応するデジタル値ＤＡＴＡを出力する。出力保持回路１０２の保持結果において、遷移ビット（直前のビット値と符号が異なるビット値）の位置は、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差によって一義的に決定される。すなわち、出力保持回路１０２の保持結果における遷移ビットの位置に基づいて、入力信号Ｓｉｎの立ち上がりエッジおよび立ち下がりエッジの発生時点や、入力信号Ｓｉｎの周期の長さを求めることができる。
【００２３】
〔セレクタ〕
セレクタ１０４は、制御回路（図示せず）からのモード制御信号ＭＯＤＥに応答して、時間デジタル変換処理を実行するための通常モードと、可変遅延回路１０１の遅延時間を調整するためのキャリブレーションモードとを切り換える。セレクタ１０４は、通常モードに設定されると、入力信号Ｓｉｎを可変遅延回路１０１（初段の遅延素子ＤＤＤ）に供給する。これにより、可変遅延回路１０１，出力保持回路１０２，デコーダ１０３において時間デジタル変換処理が実行される。一方、セレクタ１０４は、キャリブレーションモードに設定されると、第ｎ番目の遅延信号Ｄ（ｎ）を可変遅延回路１０１に供給する。このように、ｎ個の遅延素子ＤＤＤ，ＤＤＤ…（ここでは、奇数個のインバータ）がループ状に接続され、可変遅延回路１０１は、リング発振状態になる。
【００２４】
〔周波数測定回路〕
周波数測定回路１０５は、所定の周波数測定期間内においてｎ個の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）のいずれか１つの遷移回数を計数する。ここでは、周波数測定回路１０５は、第ｎ番目の遅延信号Ｄ（ｎ）の立ち上がりエッジの発生回数を計数する。周波数測定回路１０５は、期間カウンタ１１１と、周波数カウンタ１１２とを含む。期間カウンタ１１１は、基準信号Ｓｒｅｆの遷移回数（ここでは、立ち上がりエッジの発生回数）を計数する。周波数カウンタ１１２は、期間カウンタ１１１による計数の開始とともに遅延信号Ｄ（ｎ）の遷移回数の計数を開始し、期間カウンタ１１１のカウント値が期間設定値（周波数測定期間を設定するための値）に到達すると計数結果（周波数カウント値Ｃ１０５）を出力する。
【００２５】
〔遅延量校正回路〕
遅延量校正回路１０６は、モード制御信号ＭＯＤＥに応答して、通常モードとキャリブレーションモードとを切り換える。遅延量校正回路１０６は、キャリブレーションモードに設定されると、周波数測定回路１０５によって計数された遷移回数が目標値に近づくように、可変遅延回路１０１の遅延時間（詳しくは、遅延素子ＤＤＤ，ＤＤＤ，…のそれぞれの遅延時間）を調整する。遅延量校正回路１０６は、目標値設定部１１３と、差分値算出部１１４と、キャリブレーション制御部１１５と、遅延量設定部１１６とを含む。
【００２６】
目標値設定部１１３は、遅延信号Ｄ（ｎ）の遷移回数の目標値（目標カウント値Ｃ０）を設定する。遷移回数の目標値は、入力信号Ｓｉｎの周波数に対応する値であり、具体的には、可変遅延回路１０１の遅延時間が所望量（入力信号Ｓｉｎの周波数に適合する量）に設定されているときに周波数測定回路１０５によって計数される遷移回数に相当する。差分値算出部１１４は、周波数測定回路１０５によって計数された遷移回数と目標値設定部１１３によって設定された目標値との差分値△Ｃを算出する。キャリブレーション制御部１１５は、モード制御信号ＭＯＤＥに応答して期間カウンタ１１１，周波数カウンタ１１２，および遅延量設定部１１６を制御する。また、キャリブレーション制御部１１５は、差分値算出部１１４によって算出された差分値△Ｃに基づいて、遅延量設定部１１６の制御やキャリブレーションエラーの判定などを実行する。遅延量設定部１１６は、キャリブレーション制御部１１５による制御に応答して、可変遅延回路１０１の遅延時間を設定する。例えば、遅延量設定部１１６は、遅延素子ＤＤＤのバイアス電流を増減することにより、遅延素子ＤＤＤの遅延時間を変化させる。遅延素子ＤＤＤのバイアス電流が大きくなる程、遅延素子ＤＤＤの遅延時間は短くなる。また、遅延素子ＤＤＤの負荷容量を増減することにより、遅延素子ＤＤＤの遅延時間を変化させても良い。なお、ここでは、遅延量設定部１１６は、可変遅延回路１０１の遅延時間を段階的に変化させるものとする。
【００２７】
〔時間デジタル変換処理〕
次に、図２を参照しつつ、時間デジタル変換器１０による時間デジタル変換処理について説明する。なお、ここでは、ｎ＝１１とし、遅延素子ＤＤＤ，ＤＤＤ，…のそれぞれの遅延時間を“τ”とする。また、図２では、説明の便宜上、奇数番目の遅延信号Ｄ（１），Ｄ（３），…，Ｄ（１１）を反転させて図示している。
【００２８】
可変遅延回路１０１は、入力信号Ｓｉｎを順次遅延させて、位相がτずつずれた１１個の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（１１）を生成する。フリップフロップＦＦ，ＦＦ，…は、それぞれ、基準信号Ｓｒｅｆの立ち上がりエッジに同期して、遅延信号Ｄ（１），Ｄ（２），…，Ｄ（１１）を取り込む。これにより、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差に対応するビット値Ｑ（１），Ｑ（２），…，Ｑ（１１）が得られる。
【００２９】
ここで、出力保持回路１０２の保持結果Ｑ［１：１１］は、“００１１１１００００１”を示す。保持結果Ｑ［１：１１］の符号は、第７番目のビット値において“１”から“０”に遷移している。これは、入力信号Ｓｉｎの立ち上がりエッジが発生した時点から“６×τ”経過した後に、基準信号Ｓｒｅｆの立ち上がりエッジが発生していることを示す。また、保持結果Ｑ［１：１１］の符号は、第３番目および第１１番目のビット値において“０”から“１”に遷移している。これは、入力信号Ｓｉｎの周期が“８×τ”に相当することを示す。ここで、入力信号Ｓｉｎの周期を“Ｔｉｎ”とすると、入力信号Ｓｉｎは、基準信号Ｓｒｅｆよりも“０．７５×Ｔｉｎ（＝６／８×Ｔｉｎ）”だけ進んでいることになる。デコーダ１０３は、“０．７５”を示すデジタル値ＤＡＴＡを出力する。このようにして、時間デジタル変換器１０は、通常モードにおいて、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差に対応するデジタル値ＤＡＴＡを出力する。
【００３０】
〔キャリブレーション動作〕
次に、図３を参照しつつ、図１に示した時間デジタル変換器１０によるキャリブレーション動作について説明する。キャリブレーション動作を実行させるために、制御回路（図示せず）は、キャリブレーションモードを示すモード制御信号ＭＯＤＥを供給する。これにより、セレクタ１０４，遅延量校正回路１０６は、キャリブレーションモードに設定される。
【００３１】
〈ステップＳＴ１０１〉
キャリブレーション制御部１１５は、モード制御信号ＭＯＤＥに応答して、遅延量設定部１１６を初期化する。これにより、遅延量設定部１１６は、可変遅延回路１０１の遅延時間を初期値（ここでは、最大値）に設定する。
【００３２】
〈ステップＳＴ１０２〉
セレクタ１０４は、モード制御信号ＭＯＤＥに応答して、遅延信号Ｄ（ｎ）を選択して可変遅延回路１０１の初段の遅延素子ＤＤＤに供給する。これにより、可変遅延回路１０１は、リング発振状態に設定される。リング発振周波数（すなわち、遅延信号Ｄ（ｎ）の周波数）は、［式１］のように表現できる。
【００３３】
ｆｒｉｎｇ＝１／τ×ｎ×２  …［式１］
ｆｒｉｎｇ：リング発振周波数［Ｈｚ］
τ：遅延素子１段当たりの遅延時間［ｓｅｃ］
ｎ：遅延素子の個数
［式１］のように、可変遅延回路１０１の遅延時間“τ×ｎ”が増加する程、リング発振周波数“ｆｒｉｎｇ”が低くなる。遅延素子の個数が固定値である場合、図４のように、遅延素子１段当たりの遅延時間“τ”が長い程、リング発振周波数“ｆｒｉｎｇ”が低い。なお、図４では、ｎ＝４１である。
【００３４】
〈ステップＳＴ１０３〉
次に、キャリブレーション制御部１１５は、カウント開始信号ＳＴＡＲＴを期間カウンタ１１１，周波数カウンタ１１２に出力して、期間カウンタ１１１，周波数カウンタ１１２のそれぞれのカウント値を“０”にリセットする。これにより、遅延信号Ｄ（ｎ）の遷移回数の測定が開始される。
【００３５】
〈ステップＳＴ１０４〉
期間カウンタ１１１は、基準信号Ｓｒｅｆの立ち上がりエッジに同期してカウント値をインクリメントし、カウント値が期間設定値に到達するとカウント完了フラグＦ１１１を立てる。このようにして、期間カウンタ１１１は、周波数測定期間を設定する。周波数測定期間は、［式２］のように表現できる。
【００３６】
Ｔｃ＝Ｃｒｅｆ／ｆｒｅｆ  …［式２］
Ｔｃ：周波数測定期間［ｓｅｃ］
ｆｒｅｆ：基準周波数（基準信号Ｓｒｅｆの周波数）［Ｈｚ］
Ｃｒｅｆ：期間設定値
［式２］のように、基準周波数“ｆｒｅｆ”と期間設定値“Ｃｒｅｆ”とを設定することにより、周波数測定期間“Ｔｃ”を決定することができる。なお、周波数測定期間は、基準信号Ｓｒｅｆではなく他の信号に基づいて設定されても良い。
【００３７】
〈ステップＳＴ１０５〉
周波数カウンタ１１２は、遅延信号Ｄ（ｎ）の立ち上がりエッジに同期してカウント値をインクリメントし、期間カウンタ１１１によってカウント完了フラグＦ１１１が立てられるとカウント値を周波数カウント値Ｃ１０５として遅延量校正回路１０６に出力する。周波数カウント値Ｃ１０５（すなわち、周波数測定期間内における遅延信号Ｄ（ｎ）の遷移回数）は、［式３］のように表現することができる。
【００３８】
Ｃｒｉｎｇ＝Ｔｃ×ｆｒｉｎｇ  …［式３］
Ｃｒｉｎｇ：周波数カウント値
Ｔｃ：周波数測定期間［ｓｅｃ］
ｆｒｉｎｇ：リング発振周波数［Ｈｚ］
［式３］のように、リング発振周波数“ｆｒｉｎｇ”が低くなる程、周波数カウント値“Ｃｒｉｎｇ”が少なくなる。
【００３９】
〈ステップＳＴ１０６〉
次に、差分値算出部１１４は、周波数カウンタ１１２からの周波数カウント値Ｃ１０５から目標値設定部１１３によって設定された目標値（目標カウント値Ｃ０）を減算して、差分値△Ｃ（＝Ｃ１０５−Ｃ０）を算出する。目標カウント値Ｃ０は、可変遅延回路１０１の遅延時間が所望量に設定されているときの周波数カウント値Ｃ１０５に相当する。目標カウント値Ｃ０は、［式４］のように表現できる。
【００４０】
Ｃ０＝Ｔｃ×ｆｒｉｎｇ＝Ｔｃ／（τ０×ｎ×２）  …［式４］
Ｔｃ：周波数測定期間［ｓｅｃ］
τ０：遅延素子１段当たりの所望遅延時間［ｓｅｃ］
ｎ：遅延素子の個数
［式４］のように、遅延素子１段当たりの所望遅延時間“τ０”，遅延素子の個数（詳しくは、発振ループを構成する遅延素子の個数）“ｎ”，および周波数測定期間“Ｔｃ”とを決定することにより、目標カウント値Ｃ０を設定することができる。
【００４１】
ここで、可変遅延回路１０１の遅延時間の所望量について説明する。時間デジタル変換処理において時間差を検出するために、可変遅延回路１０１の遅延時間は、入力信号Ｓｉｎの周期の所定倍に設定される。すなわち、可変遅延回路１０１の所望遅延時間“τ０×ｎ”は、下記の［式５］のように表現できる。
【００４２】
τ０×ｎ＝Ｋ／ｆｓｅｔ  …［式５］
τ０：遅延素子１段当たりの所望遅延時間［ｓｅｃ］
ｎ：遅延素子の個数
Ｋ：遅延倍率
ｆｓｅｔ：入力周波数（入力信号Ｓｉｎの周波数）［Ｈｚ］
なお、「遅延倍率」は、入力信号Ｓｉｎの１周期に対する可変遅延回路１０１の所望遅延時間の倍率を示す。［式５］のように、入力周波数“ｆｓｅｔ”，遅延倍率“Ｋ”，遅延素子の個数“ｎ”を決定することにより、遅延素子１段当たりの所望遅延時間“τ０”を設定することができる。遅延倍率および遅延素子の個数が固定値である場合、図５のように、入力周波数“ｆｓｅｔ”が低い程、所望遅延時間“τ０”が長い。なお、図５では、ｎ＝４１，Ｋ＝１．５である。
【００４３】
また、［式１］，［式４］，［式５］より、
Ｃ０＝Ｔｃ×｛ｆｓｅｔ／（Ｋ×２）｝  …［式６］
［式６］のように、周波数測定期間“Ｔｃ”，入力周波数“ｆｓｅｔ”，遅延倍率“Ｋ”を決定することにより、目標カウント値“Ｃ０”を設定することができる。
【００４４】
〈ステップＳＴ１０７〉
次に、キャリブレーション制御部１１５は、差分値算出部１１４によって算出された差分値△Ｃが“０”よりも大きいか否かを判定する。差分値△Ｃが“０”よりも大きい場合にはステップＳＴ１１２へ進み、そうでない場合にはステップＳＴ１０８へ進む。
【００４５】
〈ステップＳＴ１０８〉
次に、キャリブレーション制御部１１５は、差分値算出部１１４によって算出された差分値△Ｃを比較値Ｃｃｏｍｐとして設定する。比較値Ｃｃｏｍｐは、今回の差分値△Ｃと次回の差分値△Ｃとを比較するために使用される。
【００４６】
〈ステップＳＴ１０９〉
また、キャリブレーション制御部１１５は、遅延量設定部１１６による遅延時間の設定状況を確認し、可変遅延回路１０１の遅延時間が可変範囲の限界値（ここでは、最小値）に設定されているか否かを判定する。例えば、キャリブレーション制御部１１５は、遅延量設定部１１６によってバイアス電流が最大値に設定されているか否かを判定する。可変遅延回路１０１の遅延時間が可変範囲の限界値に設定されている場合にはステップＳＴ１１５へ進み、そうでない場合にはステップＳＴ１１０へ進む。
【００４７】
〈ステップＳＴ１１０〉
次に、キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間を１段階分減少させるように、遅延量設定部１１６を制御する。
【００４８】
〈ステップＳＴ１１１〉
次に、キャリブレーション制御部１１５は、カウント開始信号ＳＴＡＲＴを期間カウンタ１１１，周波数カウンタ１１２に再出力して、期間カウンタ１１１，周波数カウンタ１１２のそれぞれのカウント値を“０”にリセットする。これにより、遅延信号Ｄ（ｎ）の測定が再度開始される。次に、ステップＳＴ１０４へ進む。
【００４９】
〈ステップＳＴ１１２〉
一方、ステップＳＴ１０７において差分値△Ｃが“０”よりも大きい場合、キャリブレーション制御部１１５は、差分値△Ｃと比較値Ｃｃｏｍｐ（すなわち、前回の差分値△Ｃ）とを比較する。この比較により、今回の周波数カウント値Ｃ１０５および前回の周波数カウント値Ｃ１０５のどちらが目標カウント値Ｃ０に近いのかを判定することができる。差分値△Ｃが比較値Ｃｃｏｍｐよりも小さい場合にはステップＳＴ１１４へ進み、大きい場合にはステップＳＴ１１３へ進む。
【００５０】
〈ステップＳＴ１１３〉
差分値△Ｃが比較値Ｃｃｏｍｐよりも大きい場合、今回の周波数カウント値Ｃ１０５よりも前回の周波数カウント値Ｃ１０５の方が目標カウント値Ｃ０に近いことになる。キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間を１段階分増加させるように、遅延量設定部１１６を制御する。これにより、可変遅延回路１０１の遅延時間は、前回の設定値に戻る。
【００５１】
〈ステップＳＴ１１４〉
次に、キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間の設定が完了したことを示す設定完了信号ＥＮＤを出力する。これにより、制御回路（図示せず）から通常モードを示すモード制御信号ＭＯＤＥが供給され、セレクタ１０４，遅延量校正回路１０６は、通常モードに設定される。セレクタ１０４は、モード制御信号ＭＯＤＥに応答して、入力信号Ｓｉｎを選択して可変遅延回路１０１に供給する。これにより、時間デジタル変換処理が実行される。
【００５２】
〈ステップＳＴ１１５〉
一方、ステップＳＴ１０９において可変遅延回路１０１の遅延時間が可変範囲の限界値に設定されている場合（すなわち、可変遅延回路１０１の遅延時間をこれ以上減少させることができない場合）、キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間を調整できないことを示すキャリブレーションエラー情報ＥＲＲ１を出力する。次に、ステップＳＴ１１４へ進む。
【００５３】
このように、可変遅延回路１０１の遅延時間を段階的に減少させて周波数カウント値Ｃ１０５と目標カウント値Ｃ０との差分を最小にすることにより、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に設定する。
【００５４】
以上のように、キャリブレーションモードにおいて可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に設定することにより、通常モードにおいて基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差を適切に検出することができる。これにより、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。
【００５５】
また、キャリブレーションエラー情報ＥＲＲ１を出力することにより、可変遅延回路１０１の遅延時間を調整できないことを外部（例えば、ユーザや、主制御回路など）に通知することができる。これにより、時間デジタル変換器の動作品質を確認することができ、例えば、工場出荷時に不良判別をすることができる。
【００５６】
〔可変遅延回路の変形例〕
キャリブレーションモードにおいて、セレクタ１０４が、最終段のインバータの出力に代えて、他の奇数段目のインバータの出力を初段のインバータに供給しても良い。または、偶数段目のインバータの出力を反転させる別のインバータを可変遅延回路１０１にさらに設け、セレクタ１０４がその別のインバータの出力を初段のインバータに供給するように構成しても良い。また、遅延素子ＤＤＤは、インバータの他に、バッファや、論理素子（ＮＯＲ回路など）によって構成されていても良い。例えば、図６のように、遅延素子ＤＤＤがバッファである場合、複数バッファのうちのいずれか１つの出力を反転させるインバータＩＮＶを可変遅延回路１０１にさらに設け、セレクタ１０４によってインバータＩＮＶの出力を初段のバッファに供給しても良い。この場合、遅延信号の極性を反転させる必要がないので、デコーダ１０３には、フリップフロップＦＦ，ＦＦ，…のそれぞれの正転端子を接続すれば良い。このように、キャリブレーションモードにおいて発振ループが形成されるように可変遅延回路１０１およびセレクタ１０４を構成すれば、可変遅延回路１０１をリング発振状態に設定することができる。
【００５７】
〔キャリブレーション動作の変形例〕
図７のように、可変遅延回路１０１の遅延時間を最小値に設定した後（ステップＳＴ１０１ａ）、可変遅延回路１０１の遅延時間を段階的に増加させても良い（ステップＳＴ１１０ａ）。この場合、差分値△Ｃは、目標カウント値Ｃ０から周波数カウント値Ｃ１０５を減算して算出される（ステップＳＴ１０６ａ）。また、差分値△Ｃが比較値Ｃｃｏｍｐよりも大きいかまたは等しい場合には、可変遅延回路１０１の遅延時間が１段階分減少される（ステップＳＴ１１３ａ）。この場合も、周波数測定回路１０５によって計数された遷移回数が目標値に近づくように可変遅延回路１０１の遅延時間を調整できる。このように、キャリブレーション動作の工程を適宜変更しても良い。また、機能拡張や性能向上のために他の工程を追加しても良い。
【００５８】
〔目標カウント値の設定〕
目標カウント値Ｃ０の設定するために、目標値設定部１１３が［式６］のような計算式を用いて目標カウント値Ｃ０を算出しても良い。また、目標値設定部１１３が目標カウント値Ｃ０と入力周波数“ｆｓｅｔ”との対応関係をテーブルデータとして予め格納しておき、設定された入力周波数に対応する目標カウント値を読み出しても良い。さらに、遅延素子ＤＤＤ，ＤＤＤ，…の遅延時間だけでなく他の遅延要素（セレクタ１０４や、遅延素子間を接続する配線など）の遅延時間も考慮して目標カウント値Ｃ０を設定すれば、可変遅延回路１０１の遅延時間を精度良く調整できる。
【００５９】
（実施形態２）
図８は、この発明の実施形態２による時間デジタル変換器の構成を示す。時間デジタル変換器２０は、図１に示したセレクタ１０４，周波数測定回路１０５，遅延量校正回路１０６に代えて、遅延量制御回路２０１を備える。その他の構成は、図１と同様である。遅延量制御回路２０１は、出力保持回路１０２の保持結果Ｑ［１：ｎ］に含まれる遷移ビット数が許容範囲内に収まるように、可変遅延回路１０１の遅延時間を制御する。保持結果Ｑ［１：ｎ］は、ｎ個のビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）によって構成されるビット列である。遅延量制御回路２０１は、遅延過剰検出部２１１と、遅延不足検出部２１２と、遅延量設定部２１３とを含む。
【００６０】
〔遅延過剰検出〕
図９のように、可変遅延回路１０１の遅延時間が過剰である場合（すなわち、入力信号Ｓｉｎの周期に対して可変遅延回路１０１の遅延時間が長すぎる場合）、時間差検出の分解能が粗くなり、出力保持回路１０２の保持結果Ｑ［１：ｎ］には多数の遷移ビットが含まれることになる。例えば、入力信号Ｓｉｎの周波数が“８００ＭＨｚ”、遅延素子の個数が“４１”、遅延素子１段当たりの遅延時間が“１００ｐｓ（ピコセカンド）”である場合、遅延倍率（Ｋ）は、次のようになる。
【００６１】
Ｋ＝τ×ｎ×ｆｉｎ＝１００×１０−１２×４１×８００×１０６＝３．２８
τ：遅延素子１段当たりの所望遅延時間［ｓｅｃ］
ｎ：遅延素子の個数
ｆｉｎ：入力信号Ｓｉｎの周波数［Ｈｚ］
このように、可変遅延回路１０１の遅延時間は、入力信号Ｓｉｎの１周期の３倍よりも長くなるので、保持結果Ｑ［１：４１］が６個の遷移ビットを含むことが予想される。このような状況では、時間差検出の分解能は入力信号Ｓｉｎの周期の１／３程度であるので、量子化雑音が大きくなり、時間差検出の精度が劣化する。
【００６２】
遅延過剰検出部２１１は、保持結果Ｑ［１：ｎ］に含まれる遷移ビット数が遅延過剰閾値（遅延時間が過剰であるかを判断するための基準値）よりも多いことを検出すると、遅延過剰検出信号Ｓ２１１を出力する。遅延量設定部２１３は、遅延過剰検出信号Ｓ２１１を受けると可変遅延回路１０１の遅延時間を減少させる。これにより、時間差検出の精度劣化を抑制することができる。
【００６３】
〔遅延不足検出〕
一方、図１０のように、可変遅延回路１０１の遅延時間が不足している場合（すなわち、入力信号Ｓｉｎの周期に対して可変遅延回路１０１の遅延時間が短すぎる場合）、保持結果Ｑ［１：ｎ］に含まれる遷移ビット数は少なくなる。例えば、可変遅延回路１０１の遅延時間が入力信号Ｓｉｎの周期以下である場合、遷移ビット数は、２回以下になる。このような状況では、出力保持回路１０２の保持結果Ｑ［１：ｎ］に入力信号Ｓｉｎの１周期分に相当するビット値が含まれないので、デコーダ１０３において入力信号Ｓｉｎの周期を推定することができない。そのため、時間差を検出することができなくなってしまう。
【００６４】
遅延不足検出部２１２は、保持結果Ｑ［１：ｎ］に含まれる遷移ビット数が遅延不足閾値（遅延時間が不足しているかを判断するための基準値）よりも少ないことを検出すると、遅延不足検出信号Ｓ２１２を出力する。遅延量設定部２１３は、遅延不足検出信号Ｓ２１２を受けると可変遅延回路１０１の遅延時間を増加させる。これにより、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの１周期分よりも長くすることができ、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差を検出することができる。
【００６５】
〔制御エラー検出〕
また、遅延量設定部２１３は、可変遅延回路１０１の遅延時間を増加または減少できないことを検出すると、可変遅延回路１０１の遅延時間の制御が不可能であることを示す制御エラー情報ＥＲＲ２を出力する。具体的には、遅延量設定部２１３は、可変遅延回路１０１の遅延時間が最小値に設定されている場合に遅延過剰検出信号Ｓ２１１を受けると、制御エラー情報ＥＲＲ２を出力する。同様に、遅延量設定部２１３は、可変遅延回路１０１の遅延時間が最大値に設定されている場合に遅延不足検出信号Ｓ２１２を受けると、制御エラー情報ＥＲＲ２を出力する。
【００６６】
以上のように、可変遅延回路１０１の遅延時間を動的に制御することにより、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に補正することができる。これにより、従来よりも広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制することができる。また、周辺環境の動的変化（温度変化や電圧変化など）によって可変遅延回路１０１の遅延時間が変動しても、時間デジタル変換処理を適切に実行することができる。このように、周辺環境の動的変化に対する耐性を向上させることができる。
【００６７】
また、制御エラー情報ＥＲＲ２を出力することにより、可変遅延回路１０１の遅延時間の制御が不可能であることを外部（例えば、ユーザや、主制御回路など）に通知することができる。これにより、時間デジタル変換器の動作品質を確認することができ、例えば、工場出荷時に不良判別をすることができる。
【００６８】
なお、出力保持回路の保持結果Ｑ［１：ｎ］における遷移ビット数を計数する際に、“０”から“１”に遷移するビット値と“１”から“０”に遷移するビット値の両方を計数しても良いし、いずれか一方のみを計数しても良い。
【００６９】
また、時間デジタル変換器２０が、図８に示した構成に加えて、図１に示したセレクタ１０４，周波数測定回路１０５，遅延量校正回路１０６をさらに備えていても良い。この場合、キャリブレーション動作時においてセレクタ１０４，周波数測定回路１０５，遅延量校正回路１０６によって遅延時間の校正を実行し、通常動作時において遅延量制御回路２０１によって遅延時間の動的制御を実行すれば良い。
【００７０】
〔遅延量制御回路の変形例〕
また、図１１のように、遅延量制御回路２０１が、出力保持回路１０２の保持結果Ｑ［１：ｎ］に含まれる遷移ビット数を計数する遷移ビット計数部２１４をさらに含んでいても良い。この遅延量制御回路２０１では、遅延過剰検出部２１１，遅延不足検出部２１２は、それぞれ、遷移ビット計数部２１４によって計数された遷移ビット数と所定値（遅延過剰閾値，遅延不足閾値）とを比較する。また、遅延量制御回路２０１が遅延過剰検出部２１１，遅延不足検出部２１２の両方を含んでいる必要はなく、いずれか一方のみを含む構成であっても良い。
【００７１】
（全デジタルＰＬＬ周波数シンセサイザ）
図１２のように、各実施形態による時間デジタル変換器は、全デジタルＰＬＬ周波数シンセサイザ（all-digital PLL frequency synthesizer）に適用可能である。図１２に示した全デジタルＰＬＬ周波数シンセサイザ３は、時間デジタル変換器１０の他に、動作クロック生成器３０と、基準位相累積器３１と、発振位相累積器３２と、位相差検出器３３と、デジタルフィルタ３４と、デジタル制御発振器３５とを備え、所望周波数の発振周波数信号ＳＦｏｓｃを生成する。
【００７２】
動作クロック生成器３０は、発振周波数信号ＳＦｏｓｃの遷移（ここでは、立ち上がりエッジ）に同期して基準周波数信号ＳＦｒｅｆを取り込む。これにより、動作クロックＣＬＫが生成される。基準位相累積器３１は、発振周波数信号ＳＦｏｓｃの所望周波数に対応する制御値ＦＣＷを受ける。例えば、制御値ＦＣＷは、基準周波数に対する出力周波数の倍率（ｆｏｓｃ／ｆｒｅｆ）を示す。ここで、“ｆｒｅｆ”は、基準周波数信号ＳＦｒｅｆの周波数を示し、“ｆｏｓｃ”は、発振周波数信号ＳＦｏｓｃの周波数を示す。また、基準位相累積器３１は、動作クロックＣＬＫの遷移（ここでは、立ち上がりエッジ）が発生する毎に、制御値ＦＣＷを累積するとともに累積値を基準位相値Ｐｒｅｆとして位相差検出器３３に供給する。例えば、制御値ＦＣＷが“１０．３”を示す場合、基準位相値Ｐｒｅｆは、動作クロックＣＬＫの立ち上がりエッジが発生する毎に、“１０．３”，“２０．６”，“３０．９”，…と順番に増加していく。発振位相累積器３２は、発振周波数信号ＳＦｏｓｃの遷移回数（ここでは、立ち上がりエッジの発生回数）を累積する。また、発振位相累積器３２は、動作クロックＣＬＫの遷移が発生する毎に、累積値を発振位相値Ｐｏｓｃとして位相差検出器３３に供給する。発振位相累積器３２は、例えば、発振周波数信号ＳＦｏｓｃの遷移に同期してカウント値をインクリメントするカウンタや、動作クロックＣＬＫの遷移が発生する毎にカウンタのカウント値を出力するレジスタなどによって構成される。
【００７３】
時間デジタル変換器１０は、基準周波数信号ＳＦｒｅｆ，発振周波数信号ＳＦｏｓｃをそれぞれ基準信号Ｓｒｅｆ，入力信号Ｓｉｎ（図１参照）として受け、基準周波数信号ＳＦｒｅｆと発振周波数信号ＳＦｏｓｃとの時間差をデジタル値ＤＡＴＡに変換する。また、時間デジタル変換器１０（詳しくは、デコーダ１０３（図１参照））は、動作クロックＣＬＫの遷移が発生する毎にデジタル値ＤＡＴＡを位相差検出器３３に供給する。
【００７４】
位相差検出器３３は、基準位相値Ｐｒｅｆと発振位相値Ｐｏｓｃとの差および基準位相値Ｐｒｅｆとデジタル値ＤＡＴＡとの差に基づいて、基準周波数信号ＳＦｒｅｆと発振周波数信号ＳＦｏｓｃとの位相差に対応する位相差値Ｐｄを設定する。例えば、位相差検出器３３は、基準位相値Ｐｒｅｆの整数部から発振位相値Ｐｏｓｃを減算して整数差分値を算出するとともに、基準位相値Ｐｒｅｆの小数部からデジタル値ＤＡＴＡを減算して小数差分値を算出し、整数差分値と小数差分値との合計を位相差値Ｐｄとして出力する。デジタルフィルタ３４は、動作クロックＣＬＫの遷移に同期して動作し、位相差検出器３３によって設定された位相差値Ｐｄからノイズ成分（高域位相雑音）を除去する。デジタル制御発振器３５は、デジタルフィルタ３４を介して供給された位相差値Ｐｄに応じて、発振周波数信号Ｄｏｓｃの周波数を設定する。デジタル制御発振器３５は、位相差値Ｐｄが大きい程、発振周波数信号ＳＦｏｓｃの周波数を高くする。
【００７５】
基準位相値Ｐｒｅｆと発振位相値Ｐｏｓｃとの比較では、発振周波数信号ＳＦｏｓｃの周期に相当する分解能でしか位相差を検出できない。一方、時間デジタル変換器１０では、発振周波数信号ＳＦｏｓｃの周期よりも細かい分解能（すなわち、遅延素子ＤＤＤの遅延時間（τ）に相当する分解能）で位相差を検出することができる。これにより、位相差検出の精度を向上させることができ、結果として位相雑音を低減することができる。さらに、可変遅延回路１０１の遅延時間を所望量（周波数信号ＳＦｏｓｃの周波数に適合した量）に調整できるので、発振周波数信号ＳＦｏｓｃの周波数可変範囲を広くすることができるとともに位相雑音をさらに低減することができる。
【００７６】
なお、全デジタルＰＬＬ周波数シンセサイザ３が、他の構成要素（例えば、発振周波数信号ＳＦｏｓｃを分周する分周器や、発振周波数信号ＳＦｏｓｃをデジタル信号に変換するための２値変換器など）を備えていても良い。また、図１に示した時間デジタル変換器１０を全デジタルＰＬＬ周波数シンセサイザ３に適用する場合、発振周波数信号ＳＦｏｓｃの生成を開始する前に、時間デジタル変換器１０によるキャリブレーション動作を実行することが好ましい。
【００７７】
（送受信装置、受信装置）
また、図１３のように、図１２に示した全デジタルＰＬＬ周波数シンセサイザは、携帯電話端末のような無線送受信装置や、電灯線通信（ＰＬＣ）などに使用される有線送受信装置に適用可能である。図１３に示した送受信装置４は、全デジタルＰＬＬ周波数シンセサイザ３の他に、送信処理回路４１と、送信周波数変換回路４２と、ＲＦ入出力回路４３と、受信周波数変換回路４４と、受信処理回路４５とを備える。送信処理回路４１は、送信信号を供給する。送信周波数変換回路４２は、全デジタルＰＬＬ周波数シンセサイザ３からの発振周波数信号ＳＦｏｓｃを用いて、送信処理回路４１からの送信信号の周波数を変換する。ＲＦ入出力回路４３は、送信周波数変換回路４２によって周波数変換された送信信号をアンテナや伝送線路に出力する。また、ＲＦ入出力回路４３は、アンテナや伝送線路から受信信号を入力する。受信周波数変換回路４４は、全デジタルＰＬＬ周波数シンセサイザ３からの発振周波数信号ＳＦｏｓｃを用いて、ＲＦ入出力回路４３からの受信信号の周波数を変換する。受信処理回路４５は、受信周波数変換回路４４によって周波数変換された受信信号を処理する。この送受信装置４では、全デジタルＰＬＬ周波数シンセサイザ３によって広範囲の周波数を精度良く生成することができるので、従来よりも対応可能な周波数範囲を拡大することができる。また、図１２に示した全デジタルＰＬＬ周波数シンセサイザは、テレビ，ラジオ，ＧＰＳなどに使用されるチューナのような無線受信装置や、ケーブルテレビ受信機などの有線受信装置などにも適用可能である。
【００７８】
（その他の実施形態）
以上の説明において、時間デジタル変換器や全デジタルＰＬＬ周波数シンセサイザなどが立ち上がりエッジを基準にして動作する例について説明したが、立ち下がりエッジを基準として動作しても良い。例えば、周波数測定回路１０５が、遅延信号Ｄ（ｎ）の立ち下がりエッジの発生回数を計数しても良い。
【００７９】
また、デコーダ１０３，周波数測定回路１０５，遅延量校正回路１０６，遅延量制御回路２０１の各々は、ハードウェア（専用回路）によって構成されても良いし、ＣＰＵやＤＳＰによって実行されるソフトウェア（プログラム）によって実現されても良い。
【００８０】
また、各実施形態による時間デジタル変換器は、全デジタルＰＬＬ周波数シンセサイザの他に、２信号間の時間差を高精細に検出することが要求される装置にとって非常に有用である。例えば、複数のパス間で遅延時間が異なる場合、この時間デジタル変換器を用いて各パスにおける遅延時間を計測することにより、パス間における遅延時間差を小さくするように制御することができる。
【産業上の利用可能性】
【００８１】
以上のように、この発明による時間デジタル変換器は、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制することができるので、送受信装置や受信装置に搭載される全デジタルＰＬＬ周波数シンセサイザなどに有用である。
【符号の説明】
【００８２】
１０，２０    時間デジタル変換器
１０１    可変遅延回路
１０２    出力保持回路
１０３    デコーダ
１０４    セレクタ
１０５    周波数測定回路
１０６    遅延量校正回路
ＤＤＤ    遅延素子
ＦＦ    フリップフロップ
１１１    期間カウンタ
１１２    周波数カウンタ
１１３    目標値設定部
１１４    差分値算出部
１１５    キャリブレーション制御部
１１６    遅延量設定部
２０１    遅延量制御回路
２１１    遅延過剰検出部
２１２    遅延不足検出部
２１３    遅延量設定部
２１４    遷移ビット計数部
３    全デジタルＰＬＬ周波数シンセサイザ
３０    動作クロック生成器
３１    基準位相累積器
３２    発振位相累積器
３３    位相差検出器
３４    デジタルフィルタ
３５    デジタル制御発振器
４    送受信装置
４１    送信処理回路
４２    送信周波数変換回路
４３    ＲＦ入出力回路
４４    受信周波数変換回路
４５    受信処理回路
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基準信号と入力信号との時間差をデジタル値に変換する装置であって、
自己に供給された信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、
前記基準信号の遷移に同期して前記複数の遅延信号を取り込み、前記基準信号と前記可変遅延回路に供給された信号との時間差に対応するビット列として保持する出力保持回路と、
通常モードにおいて前記入力信号を前記可変遅延回路に供給する一方、キャリブレーションモードにおいて前記可変遅延回路がリング発振状態になるように、前記複数の遅延信号のいずれか１つを前記可変遅延回路に供給するセレクタと、
所定の周波数測定期間内において前記複数の遅延信号のいずれか１つの遷移回数を計数する周波数測定回路と、
前記キャリブレーションモードにおいて、前記周波数測定回路によって計数された遷移回数が前記入力信号の周波数に対応する目標値に近づくように、前記可変遅延回路の遅延時間を調整する遅延量校正回路とを備える
ことを特徴とする時間デジタル変換器。
【請求項２】
請求項１において、
前記周波数測定回路は、
前記基準信号の遷移回数を計数する期間カウンタと、
前記期間カウンタによる計数の開始とともに前記複数の遅延信号のいずれか１つの遷移回数の計数を開始し、前記期間カウンタのカウント値が前記周波数測定期間を設定するための期間設定値に到達すると計数結果を出力する周波数カウンタとを含む
ことを特徴とする時間デジタル変換器。
【請求項３】
請求項２において、
前記可変遅延回路は、縦続接続された複数の可変遅延素子を含み、
前記セレクタは、前記通常モードにおいて前記入力信号を前記初段の可変遅延素子に供給し、前記キャリブレーションモードにおいて発振ループが形成されるように、前記複数の可変遅延素子のいずれか１つの出力を初段の可変遅延素子に供給する
ことを特徴とする時間デジタル変換器。
【請求項４】
請求項３において、
前記可変遅延素子の各々は、インバータであり、
前記セレクタは、前記キャリブレーションモードにおいて奇数段目の前記インバータの出力を初段の前記インバータに供給する
ことを特徴とする時間デジタル変換器。
【請求項５】
請求項３において、
前記可変遅延素子の各々は、バッファであり、
前記可変遅延回路は、前記複数のバッファのうちいずれか１つの出力を反転するインバータをさらに含み、
前記セレクタは、前記キャリブレーションモードにおいて前記インバータの出力を初段の前記バッファに供給する
ことを特徴とする時間デジタル変換器。
【請求項６】
請求項３において、
前記可変遅延素子のバイアス電流が増減されることにより、前記可変遅延素子の遅延時間が変化する
ことを特徴とする時間デジタル変換器。
【請求項７】
請求項３において、
前記可変遅延素子の負荷容量が増減されることにより、前記可変遅延素子の遅延時間が変化する
ことを特徴とする時間デジタル変換器。
【請求項８】
請求項１において、
前記遅延量校正回路は、前記可変遅延回路の遅延時間を増加または減少できないことを検出すると、キャリブレーションエラー情報を出力する
ことを特徴とする時間デジタル変換器。
【請求項９】
請求項１〜８のいずれか１項において、
前記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、前記可変遅延回路の遅延時間を制御する遅延量制御回路をさらに備える
ことを特徴とする時間デジタル変換器。
【請求項１０】
請求項９において、
前記遅延量制御回路は、前記出力保持回路の保持結果に含まれる遷移ビット数が遅延過剰閾値よりも多いことを検出すると、前記可変遅延回路の遅延時間を減少させる
ことを特徴とする時間デジタル変換器。
【請求項１１】
請求項９において、
前記遅延量制御回路は、前記出力保持回路の保持結果に含まれる遷移ビット数が遅延不足閾値よりも少ないことを検出すると、前記可変遅延回路の遅延時間を増加させる
ことを特徴とする時間デジタル変換器。
【請求項１２】
請求項９において、
前記遅延量制御回路は、前記可変遅延回路の遅延時間を増加または減少できないことを検出すると、制御エラー情報を出力する
ことを特徴とする時間デジタル変換器。
【請求項１３】
基準信号と入力信号との時間差をデジタル値に変換する装置であって、
前記入力信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、
前記基準信号の遷移に同期して前記複数の遅延信号を取り込み、前記基準信号と前記入力信号との時間差に対応するビット列として保持する出力保持回路と、
前記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、前記可変遅延回路の遅延時間を制御する遅延量制御回路とを備える
ことを特徴とする時間デジタル変換器。
【請求項１４】
所望周波数の発振周波数信号を生成する装置であって、
前記所望周波数に対応する基準位相値を出力する基準位相累積器と、
前記発振周波数信号の遷移回数を計数し、その計数値を発振位相値として出力する発振位相累積器と、
基準周波数信号，前記発振周波数信号をそれぞれ前記基準信号，前記入力信号として受け、前記基準周波数信号と前記発振周波数信号との時間差に対応するデジタル値を出力する請求項１または１３に記載の時間デジタル変換器と、
前記基準位相累積器からの基準位相値と前記発振位相累積器からの発振位相値との差および前記基準位相値と前記時間デジタル変換器からのデジタル値との差に基づいて、位相差値を設定する位相差検出器と、
前記位相差値に応じて前記発振周波数信号の周波数を設定するデジタル制御発振器とを備える
ことを特徴とするデジタルＰＬＬ周波数シンセサイザ。
【請求項１５】
請求項１４に記載のデジタルＰＬＬ周波数シンセサイザと、
送信信号を出力する送信処理回路と、
前記デジタルＰＬＬ周波数シンセサイザからの発振周波数信号に基づいて前記送信処理回路からの送信信号の周波数を変換する送信周波数変換回路と、
前記送信周波数変換回路によって周波数変換された送信信号を出力する一方、外部から受信信号を入力する入出力回路と、
前記デジタルＰＬＬ周波数シンセサイザからの発振周波数信号に基づいて前記入出力回路によって入力された受信信号の周波数を変換する受信周波数変換回路と、
前記受信周波数変換回路によって周波数変換された受信信号を処理する受信処理回路とを備える
ことを特徴とする送受信装置。
【請求項１６】
請求項１４に記載のデジタルＰＬＬ周波数シンセサイザと、
外部から受信信号を入力する入力回路と、
前記デジタルＰＬＬ周波数シンセサイザからの発振周波数信号に基づいて前記入力回路によって入力された受信信号の周波数を変換する受信周波数変換回路と、
前記受信周波数変換回路によって周波数変換された受信信号を処理する受信処理回路とを備える
ことを特徴とする受信装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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