(57)【要約】  上側の拡張されたドレインＭＯＳドライバ・トランジスタ(Ｔ２)が提供される。このトランジスタ内では、拡張されたドレイン(108、156)が、第２の埋められた層(130)によって第１の埋められた層（120）から分離される。なお、内部又は外部のダイオード(148)が、第１の埋められた層(120)と拡張されたドレイン(108、156)の間にカップルされて、降伏電圧を増大させる。【選択図】図３Ａ
2009502041.tif 000002
【特許請求の範囲】
【請求項１】
半導体本体(body)に形成される、第１の導電型のソース、
前記半導体本体内で、前記ソースから横方向に間隔が空けられた、第１の導電型のドレイン、
前記半導体本体内で、前記ドレインと前記ソースの間に配置された、第１の導電型のドリフト領域、
前記半導体本体内で、前記ドリフト領域と前記ソースの間で延在する、第２の導電型のチャンネル領域であって、前記ドリフト領域が、当該チャンネル領域と前記ドレインの間で延在するものであり、
前記チャンネル領域の上に配置されるゲート、
前記ソース、チャンネル領域、及び、前記ドリフト領域の下に配置された、前記第１の導電型の第１の埋められた層であって、当該第１の埋められた層が、前記ドリフト領域から、及び、前記ドレインから分離されるものであり、及び、
前記第１の埋められた層とカップルされたアノード、及び、前記ドリフト領域と前記ドレインの少なくとも１つとカップルされたカソードを有するダイオード、
を備えるドレイン拡張されたＭＯＳトランジスタ。
【請求項２】
前記ソース、前記チャンネル領域、及び、前記ドリフト領域の下に配置された、第２の導電型の第２の埋められた層であって、当該第２の埋められた層が、前記第１の埋められた層を、前記ドレイン及び前記ドリフト領域から分離し、前記ダイオードが、前記第２の埋められた層から分離される、
を更に備える、請求項１に記載のトランジスタ。
【請求項３】
前記半導体本体が、シリコン基板、及び、当該シリコン基板の上に形成されたエピタキシャル・シリコン層を備え、前記ソース、前記ドレイン、前記チャンネル領域、及び、前記ドリフト領域が、当該エピタキシャル・シリコン層内に配置され、前記第２の埋められた層の少なくとも一部が、前記シリコン基板内に配置される、
請求項２に記載のトランジスタ。
【請求項４】
前記ダイオードが、前記エピタキシャル・シリコン層内に形成される、請求項３に記載のトランジスタ。
【請求項５】
前記第１の埋められた層が、前記第２の埋められた層の少なくとも一部の下に配置される、請求項２に記載のトランジスタ。
【請求項６】
前記ソース、前記ドレイン、及び、前記チャンネルの下の前記半導体本体内に延在する、前記第１の導電型の第１の井戸を備え、
前記第２の埋められた層が、前記第１の井戸の下に配置される、
請求項２に記載のトランジスタ。
【請求項７】
前記第１の井戸内に配置される、前記第２の導電型の第２の井戸であって、当該第２の井戸が、前記ソース及び前記ゲートの下に延在し、前記第１の井戸の一部が、前記第２の井戸と前記第２の埋められた層の間に延在する、
を備える請求項６に記載のトランジスタ。
【請求項８】
前記ダイオードが前記半導体本体内に形成される、請求項１に記載のトランジスタ。
【請求項９】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項１に記載のトランジスタ。
【請求項１０】
前記トランジスタが、ドレイン拡張されたＭＯＳトランジスタを備える、請求項１又は２に記載のトランジスタ。
【請求項１１】
半導体素子の製造方法であって、
シリコン基板を準備し、
第１の導電型の第１の埋められた層を、前記シリコン基板に注入し、
第２の導電型の第２の埋められた層を、前記シリコン基板に注入し、
前記第２の埋められた層を注入した後に、前記シリコン基板の上に、エピタキシャル・シリコン層を形成し、そして、
前記エピタキシャル・シリコン層内の、前記第２の埋められた層の上に、ドレイン拡張されたＭＯＳトランジスタを形成し、当該ドレイン拡張されたＭＯＳトランジスタが、前記第１の埋められた層から分離された、前記第１の導電型の拡張されたドレインを含むものであり、
を含む方法。
【請求項１２】
前記第１の埋められた層と前記拡張されたドレインの間に外部ダイオードをカップリングするために、前記第１の埋められた層、及び、拡張されたドレインへの外部接続を形成するステップを更に含む、
請求項１１に記載の方法。
【請求項１３】
前記エピタキシャル・シリコン層内にダイオードを形成し、当該ダイオードが、アノード及びカソードを含むものであり、
前記アノードを、前記第１の埋められた層にカップリングし、そして、
前記カソードを、前記拡張されたドレインにカップリングする、
ステップを更に含む、請求項１１に記載の方法。
【請求項１４】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全体的に半導体素子に関連し、より詳細には、拡張されたドレインのＭＯＳトランジスタ素子、及び、その製造方法に関連する。
【背景技術】
【０００２】
パワー半導体製品は、高電力スイッチングへの応用のために、しばしば、横方向拡散(lateral diffused）ＭＯＳ(ＬＤＭＯＳ)素子、又は、低減表面電界(REduced SURface Field:RESURF)トランジスタのような、Ｎ又はＰのチャンネルのドレイン拡張されたメタル・オキサイド半導体(ＤＥＭＯＳ)トランジスタ素子を用いて製造される。ＤＥＭＯＳ素子は、有利に、短チャンネル作動に、高電流ハンドリング能力、比較的低いドレインからソースへのオン状態抵抗(Ｒdson)、及び、電圧破壊故障(voltage breakdown failure)を被ること無く高阻止電圧へ耐久する能力、を組み合わせる。破壊電圧は、一般的に、ゲートとソースが一緒にショートされた状態(ＢＶdss)での、ドレインからソースへの破壊電圧として測定される（ここで、ＤＥＭＯＳ素子の設計は、しばしば、破壊電圧ＢＶdssとＲdsonの間のトレードオフを伴う）。動作上の利点に加えて、ＤＥＭＯＳ素子製造は、比較的、ＣＭＯＳプロセス・フローへの組み立てが容易であり、ロジック、低電力アナログ、又は、他の回路においても、単一の集積回路(ＩＣ)内で製造されるべきような素子での使用を促進する。
【０００３】
Ｎチャンネルドレイン拡張されたトランジスタ(ＤＥＮＭＯＳ)は、しばしば、ｎ井戸内に形成されたｐ井戸(時として、ｐボディーと呼ばれる)を伴うｎ井戸で形成される、非対称な(asymmetrical)素子である。ｐ井戸内にｎ型のソースが形成される。ここで、ｐ井戸は、ソースと拡張されたｎ型ドレインの間にｐ型のチャンネル領域を提供する。拡張されたドレインは、一般的に、ｎ井戸内に注入されたｎ型のドレイン、及び、チャンネル領域とドレインの間に拡張しているｎ井戸内のドリフト領域を含む。ドレイン側の上への低ｎ型のドーピングは、高い阻止電圧能力を持つ大きな空乏層（depletion layer）を提供する。ここで、ｐ井戸は、一般的に、ｐ型のバックゲート接続によって、ソースに接続されて、ｐ井戸がフローティングすることを防ぎ、これによって、素子スレッシュホールド電圧(Ｖｔ)を安定化する。素子ドレイン領域は、チャンネルから間隔を空けられ(例えば拡張され(extended))、その間のｎ型半導体材料内にドリフト領域又はドレイン拡張を提供する。作動において、ドレインとチャンネルの間隔(spacing)は、電界を拡げ(spread out)、それによって、素子の降伏電圧定格を増加させる(高ＢＶdss)。しかし、ドレイン拡張は、ドレインからソースへの電流パスの抵抗(Ｒdson)を増加させることによって、ＤＥＭＯＳ素子の設計は、しばしば、高降伏電圧ＢＶdssと低Ｒdsonの間のトレードオフを伴う。
【０００４】
ＤＥＭＯＳ素子は、高阻止電圧、及び、高電流運搬能力、を必要とする、パワー・スイッチング・アプリケーション、特に、ソレノイド又は他の誘導性の負荷が駆動されるべき場合のために広く用いられてきた。１つの共通の構成において、２つ或いは４つのｎチャンネルＤＥＭＯＳ素子が、ハーフ又はフルの「Ｈブリッジ」回路として配置され(arranged)、負荷を駆動する。ハーフＨブリッジ配置において、負荷が、２つのトランジスタの間の中間ノードから接地にカップルされた状態で、２つのＤＥＭＯＳトランジスタが、供給電圧ＶＣＣと接地の間に直列にカップルされる。この構成で、中間ノードと接地の間のトランジスタは、「下側(low-side)」トランジスタと呼ばれ、他のトランジスタは、「上側(high-side)」トランジスタと呼ばれる。ここで、これらのトランジスタは、交互に起動されて、負荷に電流を提供する。フルのＨブリッジ・ドライバ回路において、負荷が、２つの中間ノードの間にカップルされた状態で、２つの上側ドライバ及び２つの下側ドライバが提供される。
【０００５】
作動において、上側ＤＥＭＯＳは、供給電圧とカップルしたドレイン、及び、負荷にカップルされたソースを持つ。「オン」状態において、上側ドライバは、供給電源から負荷に電流を伝導する。ここで、ソースは、本質的に、供給電圧に引き上げられる(pulled up)。一般的に、ＤＥＭＯＳ素子は、ｐドープされたシリコン基板を有し、エピタキシャル・シリコン層が基板の上(over)に形成されたウェーハで製造される。ここで、基板は、接地され、トランジスタのソース、ドレイン、及び、チャンネル(例えば、ｎ井戸とｐ井戸を含む)が、エピタキシャル・シリコン内に形成される。従って、ｐ井戸と基板の間のパンチ・スルー電流を防ぐために、上側ＤＥＭＯＳ素子に対するオン状態において、ソースを包囲するｐ井戸を、接地された、下にある(underlying)ｐ型基板から分離することが望ましい。ｎ井戸は、ｐ井戸の下に拡張し得るが、ｎ井戸は、一般的に、軽くドープされるだけであり、それ故、ソースから基板へのオン状態パンチ・スルー電流に対して、適切な障壁を提供しない。それ故、ｎ井戸を基板から分離するために、そしてそれ故、上側ＤＥＭＯＳドライバにおいてｐ井戸から基板への、オン状態パンチ・スルー電流を禁止するために、エピタキシャル・シリコン層を形成する前に、重くドープされたｎ埋め込みされた層(例えばＮＢＬ)が、しばしば、基板内に形成される。
【０００６】
ｎ埋め込み層は、オン状態パンチ・スルー電流を防ぐために作動するが、ＮＢＬは、上側ＤＥＭＯＳドライバの、オフ状態の降伏電圧定格を制限する。「オフ」状態において、上側ドライバは、本質的に、接地に引き上げられる(pulled)一方、下側ドライバが、導電する。ここで、上側ＤＥＭＯＳに亘るドレインからソースへの電圧は、本質的に、供給電圧ＶＣＣである。高電圧スイッチング・アプリケーションにおいて、ｐ井戸の下のｎ埋め込みされた層の存在は、素子のドレインからソースへの降伏を制限する。何故なら、ｎ埋め込みされた層は、ＶＣＣでドレインに結ばれる(tied to)からである。この状態で、ソースは、オフ状態でロー(low)であるのでｐ井戸は接地にあり、供給電圧ＶＣＣは、ｐ井戸の底部とｎ埋め込みされた層の間に、及び、ｐ井戸のチャンネル側とドレインの間に、延在するｎ井戸部分に亘って、本質的に(essentially)降下される(dropped)。更に、誘導性の負荷を駆動しているときに上側ドライバがシャットオフされるにつれて、トランジエントのドレインからソースへの電圧が、供給電圧レベルＶＣＣを超えて増加し得る。
【０００７】
これらの状況において、ドレインの、ｐ井戸からの横方向(lateral)の間隔空け（spacing）が調整されて、ｐ井戸からドレインへの降伏(breakdown)を回避し得る。しかし、ｐ井戸の底部とｎ埋め込みされた層の間の垂直の間隔空けは、増加させることが、より困難である。１つのアプローチは、エピタキシャル・シリコン層の厚さを増加させることである。しかし、これは、プロセスの複雑さ、特に、ｎ埋め込みされた層をドレインに接続するための深い拡散の形成における観点でコストがかかる。従って、改善されたＤＥＭＯＳドライバ及び製造方法であって、当該製造方法によって、エピタキシャル・シリコン厚さを増加させること無しに、そして、素子性能を犠牲にすること無しに、増加された電圧降伏耐性能力が実現できる製造方法のための必要性が存在する。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明は、ｎ又はｐチャンネルのドレイン拡張されたＭＯＳ(ＤＥＭＯＳ)トランジスタ及び製造方法であって、当該製造方法において、拡張されたドレインが、第１の埋め込まれた層から分離され、内部又は外部ダイオードによって、そこにカップルされる製造方法に関連する。本発明は、より厚いエピタキシャル・シリコン層を要求すること無しに、及び、Ｒdsonに不利に影響を与えること無しに、上側ドライバ及び他のＤＥＭＯＳ素子の増大された降伏電圧オペレーションを容易にすることによって、現存する製造プロセス・フローへの最小の変更で、増加されたドライバ作動電圧が実現され得る。第１の埋められた層は、エピタキシャル成長の前に形成された、反対の導電性タイプの第２の埋められた層によって、拡張されたドレインから分離され得る。ダイオードは、アノードから第１の埋められた層への接続、及び、カソードから拡張されたドレインへの接続(相互接続層又は金属化層に形成される)を伴って、エピタキシャル層内で別個(separately)に形成され得る。或いは、外部接続が、外部ダイオードを、第１の埋められた層と拡張されたドレインの間でカップリングするために形成され得る、
【発明を実施するための最良の形態】
【０００９】
本発明は、改善されたＤＥＭＯＳトランジスタ、及び、そのための製造方法を提供する。これらにより、エピタキシャル・シリコン厚さを増加させること無しに、高い降伏電圧定格が実現され得る。ここで、埋められた層は、拡張されたドレインにカップルされたダイオードである。本発明に対するトランジスタ及び方法は、次のような応用に限定されないが、本発明は、フル又はハーフ・ブリッジ回路における、上側ドライバ・トランジスタでのアプリケーションにおける特定の有用性を見出す。ｐドープされた領域が、ｎドープされた領域で置換されること、及び、その逆によって、ＰＭＯＳによる実施もまた可能であるが、以後、本発明の種々の特徴が、ＮＭＯＳドライバ・トランジスタの文脈で説明され、記述される。更に、以下の模範的素子が、シリコン基板及びその上にあるエピタキシャル・シリコン層を有する半導体本体(body)を用いて形成される一方、標準半導体ウェーハ、ＳＯＩウェーハ等を含むがこれに限定されない、他の半導体本体が使用され得る。ここで、全てのそのような修正実施は、本発明及びその請求項の範囲内に入るものとして考えられる。
【００１０】
図１は、ＤＣ電源ＶＣＣによって電源供給される、フルのＨブリッジ・ドライバ半導体素子102を示す。この中で、本発明の種々の特徴が実施され得る。図６Ｅを参照して、以下に示され、説明されるように、半導体素子102は、４つのドライバ・トランジスタＴＴ４、及び、電源，ゲート信号，及び，負荷端子，のための接続、及び、上側ドライバＴ２及び／又はＴ３のための外部ダイオードのための接続、をオプショナルに提供し得る外部接続、を有する単一ＩＣ102ａとして構築され得る。図６Ｆは、ドレイン、ソース、ゲート、バック・ゲート、及び、オプショナルのアノード接続のための外部接続を有するＩＣ内に提供される、単一の上側ドライバを有する、他のあり得る素子102ｂを示す。或いは、本発明は、その中に何らかの数の要素(components)を有する他の集積回路内に採用され得る。ここでは、高い降伏電圧の拡張されたドレインのＭＯＳトランジスタが望ましい。
【００１１】
図１に示されるように、模範的素子102は、中間ノードＮ１及びＮ２の間にカップルされた負荷をドライブするためにＨブリッジ内でカップルされた、対応するソースＳ１−Ｓ４、ドレインＤ１−Ｄ４、及び、ゲートＧ１−Ｇ４をそれぞれ有する、４つのｎチャンネル・ドレイン拡張されたＭＯＳ(ＤＥＭＯＳ)素子Ｔ１−Ｔ４を含む。トランジスタＴ１−Ｔ４は、負荷が、２つの組の中間ノードの間にカップルされることによって、「Ｈ形状」回路を形成する、下側及び上側ドライバの２つの組(Ｔ１＆Ｔ２、及び、Ｔ４＆Ｔ３)として配置される(arranged)。半ブリッジ・ドライバ回路は、負荷の右手ノードｎ２が接地にカップルされるような形で、トランジスタＴ１及びＴ２を用いて実施され得る(ここで、Ｔ３及びＴ４は削除され得る)。１つの例において、自動車、ポータブルな電子機器等での応用では、供給電圧ＶＣＣは、バッテリー源の正の端子であり得、接地はバッテリーの負の端子であり得る。
【００１２】
図１のＨブリッジの左側において、下側ドライバＴ１及び上側ドライバＴ２は、供給電源ＶＣＣと接地の間に直列にカップルされ、他の組Ｔ４及びＴ３は同様に接続される。上側ドライバ・トランジスタＴ２は、ＶＣＣにカップルされたドレインＤ２、及び、中間ノードＮ１及び負荷とカップルされたソースＳ２、を有する。下側トランジスタＴ１は、ノードＮ１にカップルされたドレインＤ１、及び、接地にカップルされたソースＳ１を有する。トランジスタＴ１及びＴ２の間のノードＮ１は、負荷の第１の端子にカップルされ、他の負荷端子Ｎ２は、他のトランジスタの組Ｔ３及びＴ４にカップルされる。ここで、負荷は、一般的に、素子102の組ではない。上側及び下側トランジスタ・ゲートＧ１−Ｇ４は、交代的(aletrnating）なやり方で、負荷をドライブするように制御される。トランジスタＴ２及びＴ４が、オンのときに、電流は、上側トランジスタＴ２及び負荷を通じて、第１の方向(図１の右に)に流れる。そして、トランジスタＴ３及びＴ１の双方がオンのときに、電流は、負荷及び下側トランジスタＴ１を通じて、第２の反対の方向に流れる。
【００１３】
図１のＨブリッジのような応用における、従来的なＤＥＭＯＳトランジスタの１つあるいはそれより多い課題を理解するために、図２Ａ、及び、図２Ｂは、従来的な上側ＤＥＭＯＳトランジスタ3を有する半導体素子2を示す。ここで、図２Ｂは、オフ状態における、上側ドライバ3のドリフト領域における、等ポテンシャルの電圧ラインを示す(その降伏電圧制限を説明するための)。本発明の、あり得る利点の理解を促進するために、従来的な上側ドライバ・トランジスタ3が、以下、Ｈブリッジ・ドライバ回路の文脈で、簡略的に説明される。ここで、ＤＥＭＯＳトランジスタ3は、図１のＨブリッジ回路におけるＴ２のような、フル又はハーフ・ブリッジ・ドライバ回路構成で、負荷をドライブするためにカップルされ得る。
【００１４】
図２Ａに示されるように、素子2は、ｐドープされたシリコン基板4(その上にエピタキシャル・シリコン層6が形成される)を含む。ｎ埋め込みされた層(ＮＢＬ)20は、上側素子3の下にあり、部分的に、エピタキシャル・シリコン6の中に延在する、基板４内に配置される。ｎ井戸8は、ｎ型ドーパントで、ｎ埋め込みされた層20の上のエピタキシャル・シリコン6内に注入され、そして、ｎ井戸8内にｐ井戸又はｐ本体(body)18が形成される。フィールド・オキサイド(ＦＯＸ)隔離された構造34は、下側及び上側トランジスタ1と3のトランジスタ素子端子の間のエピタキシャル・シリコン6の上側部分内に形成される。ｐ型バック・ゲート52及びｎ型ソース54が、ｐ井戸18内に形成され、ｎ型ドレイン56が、ｎ井戸8内に形成される。ゲート構造は、ゲート・オキサイド40とゲート電極42を含むｐ井戸18のチャンネル部分の上に形成される。ここで、従来的上側ＤＥＮＭＯＳトランジスタ3のゲートＧ２、ソースＳ２、及び、ドレインＤ２は、説明の目的のために、上述の図１のようにハーフ又はフルのＨブリッジを形成するように、符号付け(labeled)される。
【００１５】
そのようなドライバのアプリケーションにおいて、上側素子56は供給電圧ＶＣＣに接続され、ソース54は、中間ノードＮ１において負荷に接続される。上側トランジスタ3がオンのときに、ソース54とドレイン56の双方が、供給電圧ＶＣＣにあるか、又は、その近傍にある。ここで、ｎ埋め込みされた層20は、ｐ井戸18と接地されたｐ型基板4の間でパンチ・スルー電流が流れることを防ぐことを助ける(ここで、ｎ埋め込みされた層20は、ドレイン56に(例えばＶＣＣに)結ばれる(tied to))。しかし、上側トランジスタ3がオフのときに、ソース54は、下側トランジスタを「介して」、本質的に(essentially)、接地に引き上げられる(pulled to)ことによって、上側ＤＥＮＭＯＳ3に亘るドレインからソース電圧は、本質的に、供給電圧ＶＣＣである。更に、オン状態からオフ状態へのスイッチング時に、負荷が誘導性の場合に、上側ドライバ3は、ＶＣＣより大きい、トランジエントなドレインからソースへの電圧を経験し得る。図２Ｂは、オフ状態において、上側トランジスタ3のｎ井戸8のドリフト領域における等ポテンシャル電圧線を示す。そのような高い、ドレインからソースへの電圧レベルにおいて、領域21及び22(ここにおいて、等ポテンシャル線の間隔が密になっている)において高い電界が生成される。ここで、上側ドライバ3は、降伏レベルの、ほんの少し下のＶdsで、図２Ｂに示される。
【００１６】
発明者は、少なくとも部分的に、ｎ井戸8の下(beneath)に配置されたｎ埋め込みされた層20に起因して、これらの領域21及び22が、上側ドライバのオフ状態における、より高い供給電圧で降伏しやすい(susceptable)ことを理解した。ここで、説明された従来的ＤＥＮＭＯＳ3の降伏電圧ＢＶdssは、比較的低い。従って、ｎ埋め込みされた層20が、ｐ井戸18から基板4へのオン状態のパンチ・スルー電流を禁止する一方、上側ドライバ3のオフ状態の降伏電圧ＢＶdssが、ＮＢＬ20の存在によって制限される。この点で、発明者は、ドレイン・ポテンシャル(ＶＣＣ)におけるｎ埋め込みされた層20の存在が、高いドレインからソースへの電圧レベル、特に、図２Ｃの領域21及び22における、図２Ｃの等ポテンシャル線の密状態(crowding)に寄与することを理解した。設計変更無しの場合、オフ状態又はトランジエント電圧降伏のリスク無しには、供給電圧ＶＣＣは増加させられ得ない。１つのアプローチは、改善された降伏電圧性能のために、ｎ井戸8のドーパント密度を低減することである。しかし、このアプローチは、Ｒdsonを増加させることによって、オン状態ドライブ電流に不利に影響を与える。他のアプローチは、エピタキシャル・シリコン層６の厚さを増加させることである。しかし、上述のように、より厚いエピタキシャル層6を製造することは、プロセスの複雑さを引き起こし、一定の量を越えては、実現可能ではないかもしれない。
【００１７】
本発明は、Ｒdson又はエピタキシャル・シリコン層の厚さを増加させること無しに、改善された降伏電圧定格を容易にするＤＥＭＯＳトランジスタを与える。このようにして、本発明は、図１のようなフル又はハーフのＨブリッジ構成を含むがこれに限定されない、より高い供給電圧を必要とする新しいアプリケーションにおける、そのような素子の使用を容易にする一方、現存する製造プロセス・フローの大きな変更無しに、ドレイン拡張されたＭＯＳ素子におけるＲdsonとＢＶdssの間の通常のトレードオフを回避又は緩和する。図３Ａ−３Ｃは、図１のＨブリッジ・ドライバ素子102における、模範的なＤＥＮＭＯＳ上側ドライバ・トランジスタＴ２を示す。ここで、ｎ埋め込みされた層120は、素子の拡張されたドレインから、ｐ埋め込みされた層130によって分離される。そして、ｎ埋め込みされた層120とドレイオンの間で、ダイオード148がカップルされて、エピタキシャルの厚さを増加させる必要性無しに、降伏電圧を増加させる。シリコン基板及びその上に配置されるエピタキシャル・シリコン層を有する半導体本体に形成されるＤＥＮＭＯＳ上側ドライバの文脈で説明されるが、例えば、ＰＭＯＳ実装、他の半導体本体(body)構造を用いて製造される素子、他のドレイン拡張されたＭＯＳトランジスタ(例えば、ＲＥＳＵＲＦ素子等)、及び／又は、上側ドライバ・アプリケーションで採用されないトランジスタ、のような、本発明の範囲内での、他の実装が可能である。更に、後述のように、ダイオード148が、素子102内に組み込まれ得るか、或いは、外部に存在し得る。
【００１８】
図３Ａに説明されるように、素子102は、ｐドープされたシリコン基板104、及び、基板104の上に形成されたエピタキシャル・シリコン層106を備える半導体本体内に形成される。エピタキシャル・シリコン106の形成前に、その上側ドライバ領域になる予定の部分(prospective)の下の基板104内に、ｎ埋め込みされた層（ＮＢＬ）120が形成(例えば、注入又は拡散されて)され、そして、ｐ埋め込みされた層(ＰＢＬ)130が、上側ドライバ領域のｎ埋め込みされた層の上に形成される(例えば、注入)ことによって、ｐ埋め込みされた層130が、ｎ埋め込みされた層120とその上にある上側ＤＥＮＭＯＳトランジスタＴ２の間に配置される。ここで、ｐ埋め込みされた層130の注入されたｐ型ドーパントのいくつかは、そのエピタキシャル成長中に、及び／又は、熱エネルギーが素子102に加えられる後続の製造プロセス・ステップ中に、上に向かって、エピタキシャル・シリコン106内に拡散し得る。更に、ｐ埋め込みされた層130が、そのような熱処理中に、ｎ埋め込みされた層120のｎ型ドーパントの上向きの拡散を防ぎ、又は、禁止し得る。
【００１９】
トランジスタＴ２は、エピタキシャル・シリコン106内に、ｎ型ドーパント(例えば、砒素、燐、等)で注入されたｎ井戸108、及び、ｎ井戸108内に形成されたｐ井戸又はｐ本体118をも備え、トランジスタ・ソース、ドレイン、及び、バック・ゲート端末の間に、エピタキシャル・シリコン106の上側部分内にフィールド・オキサイド(ＦＯＸ)構造134が形成される。例えば、バック・ゲートが、直接、ソースに接続され得るような、他の実装も可能である。ここでは、分離構造は、浅い溝(trench)分離(ＳＴＩ：shallow trench isolation)技術、蒸着されたオキサイド等を用いて形成される。ここで、反対導電性型の第２の埋められた層(例えばＰＢＬ130)によってＤＥＭＯＳから分離された第１の埋められた層(例えばＮＢＬ120)を有する、その間にカップルされたダイオード（例えば、ダイオード148）を伴う、そのような代替的実装の全ては、本発明及び添付の請求項の範囲内に入るものと解釈される。
【００２０】
トランジスタＴ２は、ｐ井戸118内に形成されたｐ型バック・ゲート152及びｎ型ソース154、及び、ｎ井戸内に形成されたｎ型ドレイン156、を含む。ここで、ドレイン150とｐ井戸118の間のｎ井戸108の一部は、ドレイン拡張又は(or)ドリフト領域を与える。従って、トランジスタＴ３は、ｎ井戸108のドリフト領域とドレイン56を備える、拡張されたドレインを含む。作動において、バック・ゲート152は、上に配置される(overlying)金属化層（不図示）において、ソース154にカップルされ得るが、必ずしもその必要は無い。あり得る、代替的な実装において、バックゲート152のソース154への直接接続のために、バックゲート152とソース154の間のフィールド・オキサイド(ＦＯＸ)構造134は削除され得る。ゲート・オキサイド140とゲート電極142を含むゲート構造は、ｐ井戸118のチャンネル部分の上に、及び、ｎ井戸108のドリフト領域の部分の上に形成される。そこでは、ゲート電極142の部分が、更に、模範的トランジスタＴ２内のｎ井戸108のドレイン拡張又はドリフト領域の上で、フィールド・オキサイド構造134の上を拡張する。
【００２１】
ハーフ又はフルのＨブリッジ負荷ドライバ構成において、ドレイン156は、内部又は外部ダイオード148のカソードと共に、供給電圧ＶＣＣに接続される。そして、ソース154は、図１の中間ノードＮ１において負荷にカップルされる。上側ＤＥＮＭＯＳトランジスタＴ２のオン状態において、ソース154は、供給電圧ＶＣＣの近傍に引っ張られる(pulled to)。ここで、ｎ埋め込みされた層120は、ｐ井戸118と接地されたｐ型基板104の間にパンチ・スルー電流が流れることを防ぐことを助ける。オフ状態において、供給電圧ＶＣＣの大部分は、ドレイン156とソース154の間に現れる。しかし、従来的な上側ドライバ(その中で、ｎ埋め込みされた層(例えば、図２ＡのＮＢＬ20)が、ドレインにカップルされる)とは異なって、ｐ埋め込みされた層130によって、模範的素子102内のｎ埋め込みされた層20が、拡張されたドレインから分離される(例えば、ドレイン156及びｎ井戸108のドリフト領域から分離される)。ここで、ダイオード148は、ｎ埋め込みされた層120と拡張されたドレインの間でカップルされる。従って、ｎ埋め込みされた層120のオフ状態電圧ポテンシャルは、ＶＣＣより低い。
【００２２】
下側ｎ埋め込み層ポテンシャル、及び、介在(intervening)ｐ埋め込み層の存在は、従来的な上側ドライバの電界プロファイルに比して、オフ状態での、素子における、大きく異なった電界プロファイルをもたらした。図３Ｂは、電圧降伏を持たない、上述の図２Ｂの電圧より約６０％高い、高いドレインからソースへの電圧における上側素子Ｔ２を示す。ここで、ｎ埋め込みされた層120は、ドレイン156に比して、より低い電圧にある。ここで、供給電圧の一部は、ダイオード148に亘って(across)現れる。この例では、模範的上側ＤＥＮＭＯＳトランジスタＴ２の設計パラメータ(例えば、寸法、ドーパント濃度、等)は、本質的に、図２Ａの従来的素子3と同じであるが、ｐ埋め込みされた層130及びダイオード148が追加されている。従って、ｐ埋め込みされた層130、及び、ｎ埋め込みされた層120のダイオード・カップリングの追加、及び、拡張されたドレインは、オフ状態電圧降伏を被ること無しに、より高い供給電圧ＶＣＣにおける作動を容易にする。ここで、ＢＶdssは、エピタキシャル・シリコン厚さを増加させることこと無しに、そして、Ｒdsonを変更すること無しに、十分に増加される。
【００２３】
図３Ｃは、それぞれ、図２Ａの従来的な上側ＤＥＮＭＯＳ3、及び、図３Ａの模範的上側ＤＥＮＭＯＳトランジスタＴ２に対する、ドレイン電流(Ｉｄ)．ｖｓ．ドレインからソースへの電圧(Ｖds)曲線162及び164を説明するグラフ160を与える。グラフ160に見られるように、図３ＡのトランジスタＴ３は、より高い電圧において、降伏無しに、安全に作動され得る。ここで、対応するＢＶdss164は、図２Ａの従来的な上側ＤＥＮＭＯＳ3のＢＶdss162より、６０％以上大きい。従って、ｎ埋め込みされた層120の、拡張されたドレイン156、108からの分離、及び、その間でのダイオード148のカップリングは、十分に、より高い、降伏電圧を与え、エピタキシャル・シリコン層106の厚さを増加させること無しに、そして、Ｒdsonに対する大きな不利なインパクト無しに、より高い供給電圧ＶＣＣでの使用を可能にする。
【００２４】
好ましい実装において、ｎ埋め込みされた層120のドーパント濃度は、ｐ埋め込みされた層130の濃度より高いことによって、ｎ井戸108が、ｐ井戸118とｐ埋め込みされた層130の間で空乏化された(depleted)ときに、オン状態パンチ・スルー電流が、ｐ井戸118とｐ型基板104の間を流れることが阻止される。１つの例において、ｐ埋め込みされた層130は、約５Ｅ１５cm-3又はそれより大きい、そして、約５Ｅ１７cm-3又はそれより少ないピーク・ドーパント濃度を持つ。ここで、ｎ埋め込みされた層120は、約１Ｅ１７cm-3又はそれより大きい、及び、約１Ｅ２０ｃｍ-3又はそれより小さいピーク濃度を持ち、ｎ埋め込みされた層のピーク濃度が、ｐ埋め込みされた層130のピーク濃度より高い。
【００２５】
本発明の他の特徴は、改善された降伏電圧性能を有する、ＮＭＯＳ、及び／又は、ＰＭＯＳの拡張されたドレイン・トランジスタを持つ素子を製造するために使用され得る、半導体素子製造のための方法を提供する。本発明のこの特徴において、第１の伝導型の第１の埋め込まれた層が基板内に注入され、そして、第２の伝導型の第２の埋め込まれた層が、次に注入される。エピタキシャル・シリコン層が、注入された基板の上に形成される。そして、ドレイン拡張されたＭＯＳトランジスタが、エピタキシャル・シリコン層内の第２の埋められた層の上に形成される。ここで、トランジスタの拡張されたドレインは、第１の埋められた層から分離される。本方法は、エピタキシャル層内にダイオードを形成して、第１の埋められた層を、拡張されたドレインにカップルすることを含み得るし、或いは、第１の埋められた層と拡張されたドレインへの外部接続を形成すること(その間で外部ダイオードをカップリングするために)を含み得る。
【００２６】
図４は、本発明のこの特徴に従って、半導体素子及びＤＥＭＯＳトランジスタを製造するための模範的方法202を示し、図５Ａ−５Ｈは、内部ダイオード148が提供されるような場合の、一般的に、図４の方法202による、製造の種々の段階における模範的半導体素子102を示す。図６Ａ−６Ｄは、素子102及び方法202の他の実装の製造を示す。ここで、接続は、外部ダイオード148のために提供される。ｐ型ドーパントがｎ型ドーパントに対して置換された、又はその逆の、ＰＭＯＳ素子を形成するために本発明の他の方法が採用され得る。更に、方法202は、第１の埋められた層を、ＤＥＭＯＳトランジスタの拡張されたドレインにカップリングするための内部ダイオードを持つ素子を形成するため、及び／又は、第１の埋められた層と拡張されたドレインの間で外部ダイオードをカップリングするために外部的にアクセス可能な接続を有する素子を製造するために採用され得る。ここで、全てのそのような実装は、本発明と添付の請求項の範囲内に入ると解釈される。
【００２７】
以下に、模範的方法202が、一連の動作又は事象として説明され、記述される一方、本発明が、そのような動作又は事象の説明された順序によって限定されないことが解釈されるべきである。例えば、いくつかの動作は、本発明に従って、ここに説明されたもの、及び／又は、ここに記載されるものから離れて、他の動作又は事象と異なった順序で、及び／又は、同時に発生し得る。更に、本発明に従った方法を実行するために説明されたステップの全てが必要な訳ではない。更に、本発明による方法は、ここに説明され、記述される素子の製造と関連して、及び、説明されていない他の素子及び構造と関連して、実行され得る。
【００２８】
方法202は、図４の204において開始する。そして、ｎ埋め込みされた層(例えば、ＮＢＬ)が、206で基板に注入され、これは、208で、オプションで拡散され得る。模範的半導体素子102において、上側素子Ｔ２に対して、ドライバ領域112にｎ埋め込みされた層120が提供され、そして、ｎ埋め込みされた層120は、ダイオード領域111内の別個の(separate)ｎ埋め込み層120ａを含む、素子102内の他の部分にも、注入され得る。図５Ａにおいて、素子102は、上側ドライバ領域112になる予定の場所における基板104の上側表面の部分を暴露する(expose)一方、内部ダイオード領域111になる予定の場所の一部を覆うための、シリコン基板104の部分の上に形成されたＮＢＬ注入マスク302を伴って説明される。ｎ型ドーパント(例えば、燐、砒素等)を、基板104の暴露された部分に注入するためにマスク302が置かれた状態で、注入プロセス304が実行されることによって、ドライバ領域112(例えば、第１の導電型の第１の埋められた層)にｎ埋め込みされた層120が形成されるとともに、ダイオード領域111に別個のｎ埋め込みされた層120ａが形成される。拡散アニール（不図示）は、208においてオプションで実行され得、ｎ型ドーパントを更に基板104内にドライブし、それにより、ｎ埋め込みされた層120、120ａを、下方向に及び横方向に、初期注入された領域から外側に向けて拡張する。
【００２９】
図４の210において、第２の導電型の第２の埋められた層が注入され(例えば、素子102におけるｐ埋め込みされた層130)、これは、212において、オプションで拡散され得る。図５Ｂにおいて、マスク312が形成され、これは、上側領域112になる予定の場所において、ｎ埋め込みされた層120の一部を暴露する。そして、注入プロセス314が実行されて、基板104の暴露された部分内にｐ型ドーパント(例えば、ホウ素)を提供する。図５Ｂに示されるように、上側領域112における模範的ｐ埋め込みされた層130は、素子102内のｎ埋め込みされた層120内に配置される。なお、212において、他の拡散アニールがオプションで実行されて、注入されたｐ型ドーパントを横方向及び下に向かってドライブし、ｐ埋め込みされた層130を拡張させ得る。
【００３０】
図４の214のように、エピタキシャル成長プロセスが実行されて、エピタキシャル・シリコン層106を、基板104の上に成長させる。214において、如何なる、適切なエピタキシャル成長プロセシングもが採用され得る(この工程では、エピタキシャル・シリコン層106が、基板104の上側表面の上に形成される)。図５Ｃにおいて、エピタキシャル・シリコン層106が、プロセス322を「介して」基板104の上に形成される。なお、エピタキシャル成長プロセス322に関連する熱エネルギーは、ｐ埋め込みされた層130のｐ型ドーパントの部分の上側への拡散を引き起こすことによって、ｐ埋め込みされた層130の部分が、エピタキシャル・シリコン106内に拡張する。同様に、ｎ埋め込みされた層120の終端(end)部分が、上側ドライバ領域112の外側で、上側に、エピタキシャル・シリコン106内に拡散し得る。そして、ダイオード領域のｎ埋め込みされた層120ａもまた、上側に、エピタキシャル・シリコン106内に拡張する。しかし、214でのエピタキシャル・プロセス322中と、その後の双方において、ｐ埋め込みされた層130は一般的に、上側ドライバ領域112において、ｎ埋め込みされた層120の少なくとも一部の上向きの拡散を制限又は阻止し、ｎ埋め込みされた層120と、後に形成される、ＤＥＭＯＳの拡張されたドレインの間に(例えば、図３Ａにおけるドレイン156及びｎ井戸108)物理的障壁を提供する。
【００３１】
216において、上側領域112において、ｎ井戸がエピタキシャル・シリコン106に注入され、これは次に、218で、熱的に拡散され得る。216におけるｎ井戸形成の前か後かのいずれかに、深いｎ型拡散(例えば、シンカー(sinker))が、エピタキシャル・シリコン106に形成されて、ｎ埋め込みされた層120への接続を提供する。図５Ｄ及び６Ａにおいて、マスク324が、エピタキシャル層106の上に形成され、熱拡散アニール（不図示）と共に、ｎ型注入326が実行され、領域111内で、ｎ埋め込みされた層120へのｎ型シンカ107接続を形成する。図５Ｅ及び６Ｂで、上側ドライバ領域112になる予定の部分の全て又は一部を暴露するマスク332が形成され、注入334が実行されて、そこにｎ井戸108を形成する(例えば、図５Ｅにおけるｎ井戸108ａ−108ｃ、及び、図６Ｂにおけるｎ井戸108)。素子102内に内部ダイオード148が形成されるべき場合には、図５Ｅに示されるように、マスク332がダイオード領域111の２つの部分を暴露し、それによって、注入218が、下に、ダイオード領域111内のｎ埋め込みされた層120ａまで拡張する、カソードｎ井戸108ａ及び108ｃを形成し、また、上側ドライバ領域112にＤＥＭＯＳｎ井戸108ｂをも形成し、その後に、218において、熱拡散アニーリングが採用され得る。
【００３２】
220において、ｐ井戸又はｐベース領域118が、トランジスタｎ井戸108の部分内に注入される。このステップの後に、他の熱拡散アニール（不図示）が後続し得る。図５Ｆは、内部ダイオード148に対する場合を示す。なお、マスク342が形成されて、ＤＥＭＯＳｎ井戸108ｂ内の、及び、ｎ井戸108ａと108ｃの間のダイオード領域112内の、エピタキシャル層106のｐ井戸領域になる予定の場所を暴露する。注入プロセス344が次に実行されて、アノードｐ井戸118ａを形成することによって、エピタキシャル層106内に内部ダイオード148、及び、トランジスタｐ井戸118ｂを形成する。なお、ｎ井戸108ｂは、ｐ井戸118ｂとｐ埋め込みされた層130の間で、ｐ井戸118ｂの下に拡張する。この構成において、ｎ井戸180ａ及び108ｃ、並びに、ダイオード領域ｎ埋め込み層120ａは、ダイオードｐ井戸118ａを、エピタキシャル層106の残りの部分から、及び、ｐ基板104から、隔離する役目を果たす。図６Ｃは、外部ダイオード148が用いられる場合を示す。なお、単一のｐ井戸118が、トランジスタｎ井戸108内に形成される(マスク342は、領域111を覆う)。本発明の範囲内で、如何なる、埋められた層120、130、及び、井戸108、118、を形成するために、注入プロセスも採用され得る。この場合、注入のいずれか、若しくは、すべてに引き続いて、又は、全く注入せずに、専用の拡散アニールがオプションで実行され得る。なお、全てのそのような修正的な注入が、本発明の範囲内に入るものとして考えられる。
【００３３】
図４の222において、シリコンの局所的酸化(ＬＯＣＯＳ)、浅い溝の隔離技術(ＳＴＩ)、蒸着されるオキサイド等、のような、如何なる適切な技術を用いても、隔離構造134が形成される。図５Ｇに示されるように、模範的素子102において、それぞれ、ダイオードと上側領域111及び112の双方に対して、フィールド・オキサイド(ＦＯＸ)構造134が形成される。図５Ｈと６Ｄに示されるように、素子上側表面の上に、例えば、熱酸化プロセッシングによって、薄いゲート・オキサイド140が形成される(例えば、方法202内の224において)。そして、226において、ゲート・ポリシリコン層142が、薄いゲート・オキサイド140の上に蒸着される。ゲート・オキサイド140及びポリシリコン142は、228で、パターン化されて、図５Ｈのｐ井戸118ｂ(図６Ｄでのｐ井戸118）のチャンネル領域の上に拡張するゲート構造を形成する。
【００３４】
形成されたパターン化されたゲート構造を用いて(with)、ＬＤＤ及び／又はＭＤＤ注入が実行され得、230において、パターン化されたゲート構造の横の側壁に沿って、側壁スペーサが形成される。232において、ソース及びドレイン領域154及び156が、ｎ型ドーパントで注入される。そして、234で、バック・ゲート152がｐ型ドーパントで注入される。なお、ｎ型ソース154及びドレイン156、並びに、ｐ型バックゲート152を形成する際に、如何なる、適切なマスク及び注入プロセスも使用され得る。シリサイド、金属化（metalization）、及び、他のバックエンド(back-end）プロセッシングが、次に、236と238で、それぞれ実行されて、ゲート142、ソース154、ドレイン156、及び、ＤＥＭＯＳトランジスタＴ２のバックゲート152の上の、（内部ダイオード148(図５Ｈ)の場合には、ｐ型アノード118ａ及びｎ型カソード118ａの上の、）第１のプリ・メタル誘電（ＰＭＤ）層174の中に、導電性の金属シリサイド材料172及び導電性のプラグ178（例えばタングステン等）を形成する。
【００３５】
240において、更なる金属化層（不図示）が、次に形成されて、マルチ・レベルの相互接続ルーティング構造を生成する。その後に、方法202は、図４の240で終了する。内部ダイオードの場合において、ｎ埋め込みされた層120が、ｎ型シンカ107及び導電性コンタクト・プラグ178（シンカ107とアノード118ａの上の）を通じて、アノードｐ井戸118ａとカップルされ、導電性コンタクト・プラグ178は、次に、概略的に図５Ｈに示されるように、上に載せられる（overlying）金属化層で接続され得る。外部ダイオード148が使用される場合には、金属化ルーティングから、外部アノード接続が提供されて、ダイオード148を、ｎ埋め込みされた層120に接続する。そして、図６Ｄに示されるように、Ｄ２から外部ドレイン接続が提供されて、ダイオード148のカソードと接続する。
【００３６】
図６Ｅ及び６Ｆは、それぞれ、あり得る(possible)完成した、半導体素子102ａ及び102ｂ(外部ダイオード148のアノード及びカソードに対する外部接続を提供する）を示す。図６Ｅは、本発明によって、ｎ埋め込みされた層120（アノード）と、上側ドライバＤＥＭＯＳトランジスタＴ２及びＴ３の拡張されたドレイン(カソード)のそれぞれの間でダイオード148ａと148ｂをカップリングするための外部ダイオード接続を有する、図１のフルＨブリッジ回路素子の、模範的な単一チップの実装102ａを示す。図６Ｆは、外部ダイオード148の、ｎ埋め込みされた層120とドレイン156の間のカップリングのための外部アノード接続を有する単一の上側ドライバ・トランジスタ(例えば、Ｔ２)を備える、他の模範的素子102ｂを示す。
【００３７】
本発明は、１つあるいはそれより多い実装との関係で、説明され、記述されてきたが、本発明の範囲から離れること無しに、説明された例に対して、代替、及び／又は、修正が為され得る。
【図面の簡単な説明】
【００３８】
【図１】下側及び上側ドレイン拡張されたＮＭＯＳ素子(この中で、本発明の１つあるいはそれより多い特徴が、実施され得る)の２つの組を用いて負荷をドライブするためのフルのＨブリッジ回路素子を示す概略図である。
【図２Ａ】従来的な上側ＤＥＮＭＯＳトランジスタを示す部分の部分側面正面図である。
【図２Ｂ】ドリフト領域、及び、オフ状態でドレインからソースへの高電圧で降伏し易い領域における等ポテンシャルの電圧線を示す、図２Ａの従来的な上側トランジスタの側面正面図である。
【図３Ａ】本発明の１つあるいはそれより多い特徴による、拡張されたドレインを下にあるｎ埋め込みされた層から分離するｐ埋め込みされた層を伴う模範的上側ＤＥＮＭＯＳトランジスタ、及び、拡張されたドレインを伴うｎ埋め込みされた層をカップリングするダイオード・クランプ、を示す部分における部分側面正面図である。
【図３Ｂ】オフ状態でのドリフト領域における等ポテンシャル電圧線を示す、図３Ａの模範的上側(high-side)ＤＥＮＭＯＳトランジスタの正面図である。
【図３Ｃ】図２Ａ及び３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタに対する相対的な降伏電圧性能を示すために、ドレイン電流(Ｉｄ)．対．ドレインからソースへの電圧(Ｖds)曲線を示すグラフである。
【図４】本発明による半導体素子及びその上側ＤＥＮＭＯＳドライバ・トランジスタの製造の模範的方法を示す図である。
【図５Ａ】全体的に図４の方法による製造の種々の段階で示される、拡張されたドレインでｎ埋め込み層をカップリングする内部ダイオードを有する、図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの模範的実施を示す部分における部分側面正面図である。
【図５Ｂ】全体的に図４の方法による製造の種々の段階で示される、拡張されたドレインでｎ埋め込み層をカップリングする内部ダイオードを有する、図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの模範的実施を示す部分における部分側面正面図である。
【図５Ｃ】全体的に図４の方法による製造の種々の段階で示される、拡張されたドレインでｎ埋め込み層をカップリングする内部ダイオードを有する、図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの模範的実施を示す部分における部分側面正面図である。
【図５Ｄ】全体的に図４の方法による製造の種々の段階で示される、拡張されたドレインでｎ埋め込み層をカップリングする内部ダイオードを有する、図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの模範的実施を示す部分における部分側面正面図である。
【図５Ｅ】全体的に図４の方法による製造の種々の段階で示される、拡張されたドレインでｎ埋め込み層をカップリングする内部ダイオードを有する、図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの模範的実施を示す部分における部分側面正面図である。
【図５Ｆ】全体的に図４の方法による製造の種々の段階で示される、拡張されたドレインでｎ埋め込み層をカップリングする内部ダイオードを有する、図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの模範的実施を示す部分における部分側面正面図である。
【図５Ｇ】全体的に図４の方法による製造の種々の段階で示される、拡張されたドレインでｎ埋め込み層をカップリングする内部ダイオードを有する、図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの模範的実施を示す部分における部分側面正面図である。
【図５Ｈ】全体的に図４の方法による製造の種々の段階で示される、拡張されたドレインでｎ埋め込み層をカップリングする内部ダイオードを有する、図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの模範的実施を示す部分における部分側面正面図である。
【図６Ａ】全体的に、図４の方法による、製造の種々の段階で示される、ｎ埋め込みされた層と拡張されたドレインの間で外部ダイオードをカップリングするための外部接続を有する図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの他のあり得る実施を示す部分における部分的側面図である。
【図６Ｂ】全体的に、図４の方法による、製造の種々の段階で示される、ｎ埋め込みされた層と拡張されたドレインの間で外部ダイオードをカップリングするための外部接続を有する図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの他のあり得る実施を示す部分における部分的側面図である。
【図６Ｃ】全体的に、図４の方法による、製造の種々の段階で示される、ｎ埋め込みされた層と拡張されたドレインの間で外部ダイオードをカップリングするための外部接続を有する図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの他のあり得る実施を示す部分における部分的側面図である。
【図６Ｄ】全体的に、図４の方法による、製造の種々の段階で示される、ｎ埋め込みされた層と拡張されたドレインの間で外部ダイオードをカップリングするための外部接続を有する図３Ａの上側ＤＥＮＭＯＳドライバ・トランジスタの他のあり得る実施を示す部分における部分的側面図である。
【図６Ｅ】本発明による外部ダイオード接続を有する図１のフルＨブリッジ回路素子の単一チップの実装を示す上面図である。
【図６Ｆ】本発明による外部ダイオードのための外部接続を有する単一の上側ドライバ・トランジスタの実装を示す上面図である。
【符号の説明】
【００３９】
Ｔ１、Ｔ２、Ｔ３、Ｔ４  ｎチャンネル・ドレイン拡張されたＭＯＳ(ＤＥＭＯＳ)素子
１０２  フルのＨブリッジ・ドライバ半導体素子
【図１】
2009502041.tif 000003
【図２Ａ】
2009502041.tif 000004
【図２Ｂ】
2009502041.tif 000005
【図３Ａ】
2009502041.tif 000006
【図３Ｂ】
2009502041.tif 000007
【図３Ｃ】
2009502041.tif 000008
【図４】
2009502041.tif 000009
【図５Ａ】
2009502041.tif 000010
【図５Ｂ】
2009502041.tif 000011
【図５Ｃ】
2009502041.tif 000012
【図５Ｄ】
2009502041.tif 000013
【図５Ｅ】
2009502041.tif 000014
【図５Ｆ】
2009502041.tif 000015
【図５Ｇ】
2009502041.tif 000016
【図５Ｈ】
2009502041.tif 000017
【図６Ａ】
2009502041.tif 000018
【図６Ｂ】
2009502041.tif 000019
【図６Ｃ】
2009502041.tif 000020
【図６Ｄ】
2009502041.tif 000021
【図６Ｅ】
2009502041.tif 000022
【図６Ｆ】
2009502041.tif 000023
【国際調査報告】
2009502041.tif 000024