(57)【要約】  マイクロプロセッサを有するダイとレベル４キャッシュを有するダイとの間に設けられる集積回路を有するパッケージを備えた方法、装置及びシステム。
2009505435.tif 000002
【特許請求の範囲】
【請求項１】
第１ダイがマイクロプロセッサを有し、第２ダイがメモリデバイスを有する２以上の電気的に接続されたダイに設けられる集積回路を有するパッケージと、
前記ダイの１つに電気的に接続されたＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）、ＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）及びそれらの組み合わせから構成されるグループから選択された１つを有する前記パッケージの基板と、
を有する装置。
【請求項２】
前記メモリデバイスに電気的に接続されるメモリコントローラをさらに有する、請求項１記載の装置。
【請求項３】
前記基板に一体的な薄膜キャパシタをさらに有する、請求項１記載の装置。
【請求項４】
前記第２ダイは、前記基板のランドサイドに設けられる、請求項１記載の装置。
【請求項５】
第２マイクロプロセッサを有する第３ダイと、
第３マイクロプロセッサを有する第４ダイと、
第４マイクロプロセッサを有する第５ダイと、
を有する、請求項１記載の装置。
【請求項６】
前記第２ダイはさらに、ワイヤボンド電気インターコネクト、フリップチップボールグリッドアレイ電気インターコネクト、リードフレームインターコネクト及びそれらの組み合わせを含むグループから選択される１つにより電気的に接続される、請求項５記載の装置。
【請求項７】
メモリデバイス、メモリコントローラ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、グラフィックプロセッサ、信号プロセッサ、無線送受信機及びそれらの組み合わせを含むグループから選択される１つを含むダイをさらに有する、請求項１記載の装置。
【請求項８】
レベル４キャッシュをさらに有する、請求項７記載の装置。
【請求項９】
前記パッケージはさらに、前記ダイの１以上と熱接続された一体化されたヒートスプレッダを有する、請求項１記載の装置。
【請求項１０】
パッケージに２以上の電気的に接続されたダイに設けられる集積回路を含めるステップと、
ＬＧＰ、ＰＧＡ及びそれらの組み合わせから構成されるグループから選択された１つを有する前記パッケージの基板を前記ダイの少なくとも１つに電気的に接続するステップと、
を有する方法。
【請求項１１】
メモリコントローラと前記メモリデバイスとを電気的に接続するステップをさらに有する、請求項１０記載の方法。
【請求項１２】
前記メモリデバイスはさらに、レベル４キャッシュを有する、請求項１０記載の方法。
【請求項１３】
薄膜キャパシタを前記基板と一体化するステップをさらに有する、請求項１０記載の方法。
【請求項１４】
前記基板のランドサイドに前記第２ダイを設けるステップをさらに有する、請求項１０記載の方法。
【請求項１５】
第２マイクロプロセッサを有する第３ダイと、第３マイクロプロセッサを有する第４ダイと、第４マイクロプロセッサを有する第５ダイとを前記パッケージに含めるステップをさらに有する、請求項１０記載の方法。
【請求項１６】
前記第２ダイは、ワイヤボンド電気インターコネクト、フリップチップボールグリッドアレイ電気インターコネクト、リードフレームインターコネクト及びそれらの組み合わせを含むグループから選択される１つにより電気的に接続される、請求項１５記載の方法。
【請求項１７】
一体化されたヒートスプレッダを前記ダイの１以上に熱接続するステップをさらに有する、請求項１０記載の方法。
【請求項１８】
第１ダイがマイクロプロセッサを有し、第２ダイがメモリデバイスを有する２以上の電気的に接続されたダイに設けられる集積回路を有するパッケージと、
前記ダイの少なくとも１つに電気的に接続されたＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）、ＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）及びそれらの組み合わせから構成されるグループから選択された１つを有する前記パッケージの基板と、
前記パッケージに接続されたマスストレージデバイスと、
を有するシステム。
【請求項１９】
前記メモリデバイスはさらに、レベル４キャッシュを有する、請求項１８記載のシステム。
【請求項２０】
前記集積回路に接続されたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、
前記集積回路に接続された入出力インタフェースと、
をさらに有する、請求項１８記載のシステム。
【請求項２１】
前記入出力インタフェースは、ネットワーキングインタフェースを有する、請求項２０記載のシステム。
【請求項２２】
当該システムは、セットトップボックス、メディアセンターパーソナルコンピュータ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）プレーヤー、サーバ、パーソナルコンピュータ、モバイルパーソナルコンピュータ、ネットワークルータ及びネットワークスイッチングデバイスからなるグループから選択された１つである、請求項１８記載のシステム。
【請求項２３】
前記メモリデバイスは、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）ソケットにより構成される凹部に設けられ、
前記パッケージは、前記ＬＧＡコネクタに電気的に接続される、請求項１８記載のシステム。
【請求項２４】
前記ＬＧＡコネクタは、マザーボードにさらに接続可能なプリント回路ボードアセンブリに接続される、請求項２３記載のシステム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［技術分野］
本発明は、マイクロエレクトロニクスの分野に関し、より詳細には、限定されるものではないがマイクロプロセッサとレベル４キャッシュのパッケージングに関する。
【０００２】
［背景］
集積回路設計の進化は、より高い動作周波数、より多くのトランジスタ及び物理的に小型のデバイスをもたらしてきた。この持続的なトレンドはさらに、バススピード及び信号インテグリティに対する要求のさらなる向上をもたらしてきた。さらに、これらの要求は、より多くの信号から生じるトレースルーティング密度の増大を含むインターコネクト要素に対する要求のさらなる増大と、増加するピンカウントによるインダクタンス及びキャパシタンスコネクタ要素の減少とを生じさせてきた。記載される競合する技術要求の進化は、予見可能な将来に継続することが予想される。
【０００３】
現在のコンピュータシステムは、様々なサブシステム及びサブシステムパーティションを有している。典型的には、システムは、メインメモリ（メモリサブシステム）キャパシティの一部を複数のサブシステムのそれぞれに割り当てるメモリコントローラを使用するかもしれない。典型的なシステム１００は、１以上のマイクロプロセッサ及び１以上のグラフィックプロセッサの間でメモリサブシステムを共有するかもしれない。例えば、図１は、システムメモリキャパシティのフレキシビリティを可能にするマイクロプロセッサと個別に置換可能な複数のメモリモジュール１０４とを備えた典型的なシングルプロセッサマザーボード１０８を示す。
【０００４】
メモリ１０４とプロセッサ１０２との間の信号は、コネクタ１０６、マザーボード１０８及びプロセッサのためのコネクタ（図示せず）を伝搬し、プロセッサ１０２の内部でターミネートするかもしれない。この信号は、例えば、バス非効率性、コネクタ不連続性、トレース長及び隣接するトレースからの干渉などの結果として、それがモジュール１０４のメモリデバイスから出発した時点から劣化するかもしれない。
【０００５】
信号の劣化は、マイクロプロセッサが一般にキャッシュと呼ばれる小さなサイズのメモリを搭載している場合には、回避されるかもしれない。キャッシュは、一般には異なる“レベル”を有するものとして分類されるかもしれない。例えば、マイクロプロセッサ回路の内部又は近傍では、いわゆる“レベル１”キャッシュが最も速いメモリの要求を処理するかもしれない。レベル１キャッシュは、典型的には、極めて小さなキャパシティであるが、極めて高速なメモリとして特徴付けされるかもしれない。一例となるレベル１キャッシュは、３２キロバイト（３２ＫＢ）のオーダーであるかもしれない。１キロバイトは、２１０バイト、すなわち、１，０２４バイトである。
【０００６】
“レベル２”キャッシュはまた、マイクロプロセッサを有するダイ上に搭載されるかもしれない。一般に、レベル２キャッシュを有する回路は、マイクロプロセッサを有する回路から分離されるが、同一ダイ上に設けられるため、システムメモリよりはるかに高速であるが、レベル１キャッシュより低速にマイクロプロセッサと通信するかもしれない。レベル２キャッシュのキャパシティは、典型的には、ダイエリア全体の考慮とウェハー毎のマイクロプロセッサダイの増加要求とによって制限されるかもしれないが、レベル２キャッシュは、典型的には、レベル１キャッシュより大きく、システムメモリキャパシティより小さなメモリキャパシティオーダーを有するかもしれない。一例となるレベル２キャッシュは、典型的なレベル１キャッシュより大きな２５６ＫＢのオーダーであるかもしれない。
【０００７】
同様に、“レベル３”キャッシュは、レベル２キャッシュより大きいが、システムメモリより小さなキャッシュオーダーを有するかもしれない。さらに、レベル３キャッシュは、レベル２キャッシュより低速な信号処理スピードを有し、各種トレース長、コネクタなどを通過する従って信号が劣化するシステムメモリより高速な信号処理スピードのオーダーを有するかもしれない。一例となるレベル３キャッシュは、数メガバイトのオーダーであるかもしれない。メガバイトは、２０２０バイト、すなわち、１，０２４キロバイトであり、キロバイトより約３オーダー大きなものである。
【０００８】
バススピード、システムメモリキャパシティ、プロセス技術、信号処理電圧及び他の信号処理属性に応じて、マイクロプロセッサは、システムメモリとマイクロプロセッサダイの一方又は両方が収容可能であるものより高速でより大きなメモリストレージを要求するかもしれない。一例となるシステムレベルメモリキャパシティは、モバイルアプリケーションのための数ギガバイトからサーバアプリケーションのための数百ギガバイトまでの範囲があるかもしれない。ギガバイトは、２３０バイト、すなわち、１，０２４メガバイトである。ギガバイトは、メガバイトより約３オーダー大きく、キロバイトより約６オーダー大きい。
【０００９】
通常使用されている現在利用可能なパッケージング技術は、一般にすべての利用可能なスペースを使用し、追加的なコンポーネントの使用する排除する。例えば、図２は、マイクロプロセッサ２０６を有する典型的なパッケージ２００を示す。パッケージ２００は、当該パッケージの基板２０８上に設けられたキャパシタ２０２と、高周波数電流変動の下でマイクロプロセッサへの電力供給を支援するキャパシタ２０２とを有するかもしれない。キャパシタ２０２は、コネクタ２１０により形成されるキャビティに設けられるかもしれない。基板２０８は、コネクタピン２１２を介しマザーボード２１４に接続されるＬａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ電気インターコネクトを有するかもしれない。さらに、ダイ２０６は、一体化されたヒートスプレッダ２０４に熱接続されるかもしれない。このため、高速メモリのキャパシティを増大させる潜在的な要求にもかかわらず、追加的なコンポーネントのためのスペースは、しばしばマイクロプロセッサを含む典型的なパッケージ上では利用可能でないかもしれない。
【００１０】
［詳細な説明］
以下の詳細な説明では、その一部を構成する添付した図面が参照される。そこでは、その全体を通じて、同様の番号は同様の部分を示し、本発明が実現可能な特定の実施例が例示的に示されている。他の実施例もまた利用可能であり、構成的又は論理的変更が、提供された実施例の意図した範囲から逸脱することなく可能であることが理解されるべきである。また、図面の説明を容易に知るため、各方向及び各参照（上下、トップサイド、底部、プライマリサイド、バックサイドなど）が利用可能であり、本発明の実施例の適用を制限することを意図するものでないことに留意すべきである。このため、以下の詳細な説明は、限定的な意味に解釈されるべきでなく、本発明の実施例の範囲は、添付した請求項及びそれらに均等なものにより規定される。
【００１１】
システムパフォーマンスを向上させるため、マイクロプロセッサは、レベル３キャッシュ（おそらく数メガバイトのオーダー）又はシステムメモリ（おそらく数ギガバイトから数百ギガバイトまでの範囲）により容易に提供可能なものより大きなキャパシティの高速メモリを必要とするかもしれない。追加的なコンポーネントのスペースは、しばしばマイクロプロセッサを含むパッケージ上に搭載することが困難であるかもしれないが、マイクロプロセッサパッケージに接続される１以上のメモリコンポーネントの追加は望ましいかもしれない。アーキテクチャ的にはレベル３キャッシュとシステムメモリとの間に設けられるメモリは、レベル４キャッシュと呼ばれるかもしれない。典型的なレベル４キャッシュは、システムメモリに対して高速であり、マイクロプロセッサを有するダイ上に一体化されたレベル３キャッシュに対して大きなキャパシティを有することにより特徴付けされるかもしれない。典型的なレベル４キャッシュは、一実施例によると、数百メガバイト（ＭＢ）のオーダーのキャパシティを有するかもしれない。他の実施例は、５１２ＭＢと１ギガバイト（ＧＢ）の間のレベル４キャッシュを有するかもしれない。
【００１２】
現在の技術によると、使用される場合、レベル４キャッシュは、マイクロプロセッサを有するダイ上か、ダイを有するパッケージが接続されるマザーボード上に一体化される必要があるかもしれない。レベル４キャッシュを実現するためダイエリアを増大させることは経済的でなく、レベル４キャッシュとマイクロプロセッサをコネクタを介し接続することは、信号処理速度とクオリティの一方又は両方を劣化させるかもしれない。
【００１３】
図３は、２以上の電気的に接続されたダイ３０８上に設けられる集積回路を含むパッケージ３００の実施例の断面図を示す。一実施例では、第１ダイ３０８はマイクロプロセッサを有し、第２ダイ３０２はメモリデバイスを有するかもしれない。メモリデバイス３０２の実施例は、レベル４キャッシュを有するかもしれない。他の実施例のパッケージ３００はさらに、図示されないメモリコントローラを有するかもしれない。さらなる他の実施例は、ダイ３０８及び／又は３０２に電気的に接続された薄膜キャパシタ３１２を有するかもしれない。一実施例では、薄膜キャパシタ３１２は、パッケージ基板３１０に一体的なものとされるかもしれない。
【００１４】
図３に示されるように、ダイ３０２は、パッケージ基板３１０のランドサイドに設けられるかもしれない。一実施例では、パッケージのランドサイドに設けられたダイ３０２は、メモリデバイスであるかもしれない。他の実施例では、パッケージのランドサイドに設けられるダイ３０２は、１以上のソルダーボール３０４を利用してパッケージ基板３１０に接続されるかもしれない。ダイ３０２の実施例は、レベル４キャッシュを有するかもしれない。
【００１５】
図３に示されるように、パッケージのさらなる実施例は、ダイ３０８及び／又は３０２の１つに電気的に接続される図示されないＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）を含む基板３１０を有するかもしれない。他の実施例では、この基板は、ＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）電気インターコネクトを有するかもしれない。さらなる実施例は、第３、第４、第５などのさらなるダイ３０８を有するかもしれない。一実施例では、複数のダイ３０８は、個別に及び独立して、マイクロプロセッサ、メモリデバイス、メモリコントローラ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、グラフィックプロセッサ、信号プロセッサ、無線送受信機、又は他の集積回路を含むかもしれない。
【００１６】
図３にさらに示されるように、一実施例は、ダイ３０８に熱接続された一体化されたヒートスプレッダ３０６を有するかもしれない。さらなる実施例は、基板３１０上のＬＧＡとプリント回路ボード３１８とを接続可能な電気接続要素３１６を含むＬＧＡコネクタ３１４に接続された基板３１０を有するかもしれない。他の実施例では、基板３１０は、基板３１０上のＰＧＡとプリント回路ボード３１８とを接続可能な電気接続要素を含むＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）コネクタ（図示せず）に接続されるかもしれない。一実施例では、プリント回路ボード３１８はマザーボードであってもよい。他の実施例では、プリント回路ボード３１８は、マザーボードにさらに接続可能なサブアセンブリを形成するボードであってもよい。サーバでは、マザーボードはまたベースボードとも呼ばれるかもしれない。
【００１７】
図４に示される実施例は、図３に関連して説明された実施例と類似しているかもしれない。図４は、２以上の電気的に接続されたダイ４０８に設けられる集積回路を有するパッケージ４００の実施例の断面図を示す。一実施例では、第１ダイ４０８はマイクロプロセッサを有し、第２ダイ４０２はメモリデバイスを有するかもしれない。第２ダイ４０２は、パッケージ基板４１０のランドサイドに設けられてもよい。一実施例では、パッケージのランドサイドに設けられるダイ４０２は、メモリデバイスである。さらに、メモリデバイス４０２の実施例はレベル４キャッシュを有するかもしれない。他の実施例では、パッケージのランドサイドに設けられるダイ４０２は、１以上のワイヤリードフレーム４０４を使用してパッケージ基板４１０に接続されてもよい。図４に示される実施例はさらに、薄膜キャパシタ４１２、一体化されたヒートスプレッダ４０６、パッケージ基板４１０に一体化されたＬＧＡ（図示せず）、ＬＧＡコネクタ４１４、及びＬＧＡのランドパッド（図示せず）とプリント回路ボード４１８との間に設けられる電気接続要素４１６を有するかもしれない。
【００１８】
図５は、他のダイ５０４と同一のパッケージ基板５０２のサイドに設けられたメモリデバイス５０６を有するパッケージ５００の実施例の平面図を示す。実施例では、ダイ５０４は、マイクロプロセッサ、メモリデバイス、メモリコントローラ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、グラフィックプロセッサ、信号プロセッサ、無線送受信機、又は他の集積回路を含むかもしれない。他の実施例では、メモリデバイス５０６はレベル４キャッシュを有するかもしれない。
【００１９】
図６は、パッケージ基板６０２のランドサイドに設けられたメモリデバイス６０６と、パッケージ基板６０２のトップサイドに設けられた他のダイ６０４とを有するパッケージ６００の実施例の平面図を示す。実施例では、ダイ６０４は、マイクロプロセッサ、メモリデバイス、メモリコントローラ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、グラフィックプロセッサ、信号プロセッサ、無線送受信機、又は他の集積回路を含むかもしれない。
【００２０】
図７は、多数の可能なシステムの実施例の１つの概略図を示す。実施例では、集積回路７００を有するパッケージは、図３〜６に示されるように、マイクロプロセッサを有する第１ダイとメモリデバイスを有する第２ダイとを含むかもしれない。他の実施例では、集積回路パッケージは、ＡＳＩＣを有するかもしれない。チップセット（グラフィックス、サウンド、コントロールチップセットなど）又はメモリにある集積回路はまた、本発明の実施例によりパッケージ処理されるかもしれない。
【００２１】
図７に示される実施例と同様の実施例について、システム７０はまた、図示されるように互いにバス７１０を介し接続されるメインメモリ７０２、グラフィックプロセッサ７０４、マスストレージデバイス７０６及び入出力モジュール７０８を有するかもしれない。メモリ７０２の具体例として、以下に限定されるものではないが、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などがあげられる。マスストレージデバイス７０６の具体例として、以下に限定されるものではないが、ハードディスクドライブ、フラッシュドライブ、ＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｋ）ドライブ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）ドライブなどがあげられる。入出力モジュール７０８の具体例として、以下に限定されるものではないが、キーボード、カーソルコントロールデバイス、ディスプレイ、ネットワークインタフェースなどがあげられる。バス７１０の具体例として、以下に限定されるものではないが、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｎｔｒｏｌ  Ｉｎｔｅｒｆａｃｅ）バス、ＰＣＩ  Ｅｘｐｒｅｓｓバス、ＩＳＡ（Ｉｎｄｕｓｔｒｙ  Ｓｔａｎｄａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ）バスなどがあげられる。各種実施例では、システム７０は、無線携帯電話、携帯情報端末、ポケットＰＣ、タブレットＰＣ、ノートブックＰＣ、デスクトップコンピュータ、セットトップボックス、オーディオ／ビデオコントローラ、ＤＶＤプレーヤー、ネットワークルータ、ネットワークスイッチングデバイス、又はサーバなどがあげられる。
【００２２】
図８は、マイクロプロセッサをさらに有するパッケージにメモリデバイスをパッケージ処理する方法の一実施例を示す。一実施例による方法は、複数のダイをパッケージに一体化し、複数のダイの１つをＬＧＡインターコネクト８０２を有する基板に接続するかもしれない。他の実施例は、マイクロプロセッサ８０４を有するダイを含むかもしれない。さらなる他の実施例は、マイクロプロセッサ８０６を有するダイを含むかもしれない。さらなる実施例は、メモリコントロール８０８を有するダイを含むかもしれない。さらなる他の実施例は、パッケージ基板８１０のレイヤに薄膜キャパシタを一体化するかもしれない。一実施例は、基板８１２のランドサイドにダイを一体化するかもしれない。さらに、実施例はダイと一体化されたヒートスプレッダ８１４とを接続するかもしれない。
【００２３】
実施例を説明するため、特定の実施例が図示及び説明されたが、本開示の範囲から逸脱することなく、同様の目的を実現するため計算される他の及び／又は均等な広範な実現形態が、図示及び記載された特定の実施例と置換されるかもしれないということは、当業者に認識されるであろう。例えば、一体化されたヒートスプレッダがコールドプレートなどのクーリング手段を一体化した他の実施例が存在するかもしれない。他の実施例は、パッケージ基板のランドサイドに複数のダイを接続するかもしれない。さらなる他の実施例は、基板に一体化された薄膜キャパシタの代わりに又は加えて、離散的なキャパシタコンポーネントを利用するかもしれない。パッケージがさらに、保持機構コンポーネント、電力供給コンポーネント又は熱溶解コンポーネントなど、マザーボード上の各構成とインタフェースをとるためのサブアセンブリを構成する他のコンポーネントと接続されるさらなる他の実施例が存在するかもしれない。さらなる他の実施例は、ＬＧＡと関連してＰＧＡを有する基板を利用するかもしれない。
【００２４】
当業者は、本発明が広範な実施例を利用して実現可能であることを容易に認識するであろう。この詳細な説明は、ここに記載された実施例の何れかの改良又は変形をカバーすることが意図される。従って、本発明は、請求項及びそれに均等なものにのみ限定されることが明白に意図される。
【図面の簡単な説明】
【００２５】
【図１】図１は、各コンポーネントとしてマイクロプロセッササブシステム、メモリサブシステム及びメモリコントローラを有する従来技術によるマザーボードアセンブリを示す。
【図２】図２は、ＬＧＡコネクタに電気的に接続され、複数のダイ及びランドサイドキャパシタを有する従来のパッケージの側面断面図を示す。
【図３】図３は、ＬＧＡコネクタに電気的に接続され、複数のダイ、薄膜キャパシタ及びメモリデバイスに搭載されたランドサイドフリップチップボールグリッドアレイを含むパッケージの実施例の側面断面図を示す。
【図４】図４は、ＬＧＡコネクタに電気的に接続され、複数のダイ、薄膜キャパシタ及びメモリデバイスに搭載されたランドサイドワイヤリードフレームを含むパッケージの実施例の側面断面図を示す。
【図５】図５は、パッケージ基板のトップサイドに搭載されたメモリデバイスを含む複数のダイを含むパッケージの実施例の平面図を示す。
【図６】図６は、パッケージ基板のトップサイドに搭載された複数のダイと、パッケージ基板のランドサイドに搭載されたメモリデバイスとを有するパッケージの実施例の平面図を示す。
【図７】図７は、メモリデバイスを含むダイを有する複数のダイを含むパッケージの実施例を有したシステム概略を示す。
【図８】図８は、パッケージに２以上の電気的に接続されたダイに搭載された集積回路を備え、さらにシステムに当該パッケージを備える方法を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009505435.tif 000009
【図８】
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【国際調査報告】
2009505435.tif 000011
2009505435.tif 000012