(57)【要約】  シリコン・オン・インシュレータ装置は、埋設した絶縁層（１２）上にシリコン層（１０）を有する。ニッケル層を、ゲート（１６）上に、ゲート（１６）側面における側壁スペーサ（２２）上に、また、ゲート（１６）両側方でシリコン層（１０）上のキャビティに、堆積する。ドープしたアモルファスシリコン層により、キャビティを充填する。つぎに、アニール処理を行って、側壁スペーサ（２２）およびゲート（１６）上にポリシリコン（４０）を形成するが、ニッケルが単結晶シリコン（１０）に隣接している箇所では、ＮｉＳｉ層（４４）が、背後にドープした単結晶シリコン（４２）の表面に移行し、ソース、ドレイン、ならびにソース接点およびドレイン接点を１ステップで形成する。
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【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ半導体装置を製造する方法において、
支持層上にシリコン層（１０）を有する基板を設けるステップと、
シリコン層上にゲート誘電層を形成し、ゲート誘電層上にゲートを形成し、ゲート誘電層およびゲートをパターン形成するステップと、
ゲートの頂面、ゲートおよびゲート誘電層の側壁、ならびにゲートに隣接するシリコン層上に絶縁スペーサ層を堆積するステップと、
絶縁スペーサ層をエッチングしてゲートの側壁上に側壁スペーサを形成するスペーサ・エッチング処理を実行するステップと、
シリコン層上、ゲート上、およびスペーサ上にＮｉ層を堆積するステップと、
Ｎｉ層上およびゲート上のＮｉ層上に、ドープしたアモルファスシリコンを形成するステップと、
装置を４５０°Ｃから５５０°Ｃの温度でアニール処理して、シリコン層に隣接するＮｉ層からアモルファスシリコンをドープした結晶シリコンとして再結晶させ、またゲートおよびスペーサ上のアモルファスシリコンをポリシリコンとして再成長させるステップと、
選択的にポリシリコンをエッチングして、スペーサおよびゲートからポリシリコンを除去し、ドーピングした結晶シリコンを、ソースとドレインとして残すステップと、
を有する方法。
【請求項２】
請求項１に記載の方法において、スペーサ・エッチング処理ステップは、ゲートに隣接するシリコン層をエッチングして、シリコン層にキャビティを形成し、またＮｉ層上のドープしたアモルファスシリコンを形成するステップは、キャビティを充填するものとした方法。
【請求項３】
請求項２に記載の方法において、スペーサ・エッチング処理ステップは、シリコン層の厚さ全体をエッチングせずにキャビティを形成し、これによりキャビティの側壁および底面上にシリコン層が残るものとした方法。
【請求項４】
請求項１又は２に記載の方法において、アニール処理ステップは、ドープした結晶シリコン上に、ドープした結晶シリコンソースおよびドレインに対するソース接点およびドレイン接点を形成するＮｉシリサイド接点が残るようにするものとした方法。
【請求項５】
請求項１〜４のうちいずれか一項に記載の方法において、ドープしたアモルファスシリコンを形成するステップは、ニッケル層の表面上にアモルファスシリコンを堆積するステップと、およびこの後アモルファスシリコンの表面全体にわたりアモルファスシリコンをドープするステップとを有するものとした方法。
【請求項６】
請求項１〜５のうちいずれか一項に記載の方法において、前記支持層は、シリコン・オン・インシュレータ構造の絶縁層を形成する絶縁層とした方法。
【請求項７】
請求項１〜５のうちいずれか一項に記載の方法において、さらに、シリコン層の少なくとも一部における支持層をエッチング除去して、シリコン・オン・ナッシング構造を形成するステップを有するものとした方法。
【請求項８】
半導体装置において、
埋設された絶縁層上の結晶シリコン層と、
シリコン層上におけるゲート誘電層上のゲート、およびゲート側壁上の側壁スペーサを有するゲート構造と、
ソース領域、およびゲートの反対側におけるドレイン領域であって、高濃度にドープした結晶シリコンとした該ソース領域およびドレイン領域と、および
ソースおよびドレインの双方に対するＮｉＳｉ接点であって、ゲート構造の１０ｎｍ以内の範囲にわたり延在するＮｉＳｉ接点と、
を備え、また、前記ソース領域およびドレイン領域は、結晶シリコン層を有する階段接合部を画定することを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、シリコン層を有するソース領域およびドレイン領域の階段接合部は、ソース領域およびドレイン領域のドープした再成長結晶シリコンと結晶シリコン層と間における接合部とした半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）装置におけるソース、およびドレインの製造方法に関する。
【背景技術】
【０００２】
トランジスタ寸法が減少し続けるにつれて、トランジスタが１００ｎｍのゲート長以下で正確に機能し続けることを保証しなければならないという課題がある。
【０００３】
一つの手法は、異なるトランジスタ構造を設けることであり、このような手法の例としては、非特許文献１（電子デバイスＩＥＥＥ議事録、２００３年、第５０巻、第２２９４〜２２９７頁チュン−シン・シー（Chun-Hsing Shih）氏らの発表）に記載されているものがある。しかしながら、この種の構造は、製造するのが困難である。
【０００４】
代替的手法としては、装置性能を改善するためにさまざまなトランジスタ特性を改善することである。例えば、特許文献１（米国特許出願公開第２００５／０１２１７３１号）には、階段接合を成長させるプロセスが記載されており、このプロセスは、ゲート側壁上に側壁スペーサを形成し、選択エピタキシーおよび注入によってドープしたソース領域およびドレイン領域を形成し、つぎにソース領域およびドレイン領域にシリサイドを形成する。他の手法としては、特許文献２（米国特許第６，３６８，９４９号）または特許文献３（米国特許第６，７７７，２７５号）に記載されているものがある。
【０００５】
とくに有望な手段は、シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）装置を使用することである。これらは、絶縁体、代表的には埋込酸化物層（ＢＯＸ）上における薄い結晶シリコン層に形成するＦＥＴ装置である。
【非特許文献１】電子デバイスＩＥＥＥ議事録、２００３年、第５０巻、第２２９４〜２２９７頁チュン−シン・シー（Chun-Hsing Shih）氏らの発表
【特許文献１】米国特許出願公開第２００５／０１２１７３１号明細書
【特許文献２】米国特許第６，３６８，９４９号明細書
【特許文献３】米国特許第６，７７７，２７５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、先進的な相補金属酸化物半導体（ＣＭＯＳ）ＳＯＩ装置の製造に関する問題は、いかに薄いシリコン層に対して接点および接合形成を制御するかである。ソースとボディとの間における、また、ドレインとボディとの間における階段接合、ならびにソースおよびドレインに対する良好な接点を達成することが望ましい。
【０００７】
接合を達成する周知の方法としては、適切な接点を製造するために、ソースお域よびドレイン域にシリコンまたはシリコン−ゲルマニウム（ＳｉＧｅ）をエピタキシャル成長させることである。しかしながら、この方法は、極めて複雑で、プロセス（加工）の不利な段階での、エピタキシー使用が必要になる。
【０００８】
他の難点としては、シリコン・オン・インシュレータ装置で起こり得る薄いソースおよびドレインに対して接触するのが困難になる点である。
【０００９】
したがって、ソースとボディとの間、およびドレインとボディとの間に接合を形成する方法、ならびにソースおよびドレインに接触する方法を提供することが望ましい。
【課題を解決するための手段】
【００１０】
本発明によれば、請求項１に記載した半導体装置を製造する方法提供する。
【００１１】
本発明者は、チェン（Cheng）、ＣＦ氏らによって報告された発見（電子デバイスＩＥＥＥ議事録、２００３年、第５０巻、第６号、第１４６７）を使用した。チェン氏らは、頂面に堆積させた結晶シリコンおよびアモルファスシリコン層上に薄いニッケル層を堆積する場合、温度によりアモルファスシリコンを移動するＮｉ（ニッケル）シリサイド前縁でエピタキシャルなシリコン成長を生ずることができるということを発見した。アモルファスシリコンはＮｉシリサイドによって吸収され、また、ＮｉＳｉは過剰なシリコン原子をその背後の結晶領域に退ける。
【００１２】
本発明者は、ＣＭＯＳ装置の界面が際立ちかつよく位置決めされた接合を形成することができ、このことを本発明方法によって極めて有利に行われるということを発見した。
【００１３】
アニール処理ステップは、ドープした再結晶シリコンソースおよびドレイン上にＮｉ（ニッケル）シリサイド接点を残すことができ、従ってソースおよびドレイン自体の形成と同一ステップで、再結晶シリコンに対する接点を形成することができる。このことは、製造上の問題点、したがってコストを大幅に軽減する。
【００１４】
好適には、スペーサ・エッチング処理ステップは、キャビティを形成するために、シリコン層の厚さ全体をエッチングせず、これによりキャビティの側壁および底面上にシリコン層を残す。
【００１５】
本発明は、さらに、上述の方法によって製造した装置にも関する。
【００１６】
したがって、本発明の他の態様において、請求項８に記載の装置を提供する。
【００１７】
ゲートの１０ｎｍ以内（好適には５ｎｍ以内）に延在しているＮｉＳｉ接点は、この方法を使用して達成できる。本発明者は、ゲートの極めて近傍にＮｉＳｉ接点を有する他の装置を知らない。結晶シリコン層と再成長結晶シリコン層との間における接合によって形成されるとき、この接合は界面が際立ち（急峻であり）、そしてこの接合は従来達成できたものより急峻であるので、本発明を使用する良好な指標である。
【発明を実施するための最良の形態】
【００１８】
本発明のよりよく理解するために、実施形態を、単に例として添付図面につき説明する。
異なる図面において、同一および類似の構成部分には同一の参照符号を付して示す。図面は縮尺通りではない。とくに、分かり易くするため、垂直方向を誇張して示す。
【００１９】
図１につき説明すると、シリコン・オン・インシュレータ基板は、埋設酸化物層１２（すなわち絶縁層１２）の形式とした支持層１２上にシリコン層１０を有する。埋設酸化物層１２は、それ自体が、例えばやはりシリコンまたはシリコン−ゲルマニウムで形成される支持基板２上に配置することができる点に留意されたい。支持基板２は、説明を分かり易くするため残りの図面には示さない点に留意されたい。
【００２０】
シリコン層１０は、８ｎｍまたはそれ以上（好適には１０ｎｍまたはそれ以上）の厚さとし、次のステップでＮｉＳｉ層を形成することができるようにする。
【００２１】
例えば、二酸化ケイ素または窒化ケイ素のゲート誘電層１４をシリコン層１０上に形成し、この後金属ベースのゲート１６を形成する。当業者はこの種の層の堆積技術に精通しており、したがって、これらについては説明しない。
【００２２】
用語「金属ベース」は、金属材料、例えば金属窒化物、金属シリサイド、合金および／または多層構造を含み、また、金属ゲート１６は、例えばタングステン、タングステンシリサイド、タングステン窒化物、チタン、プラチナ、モリブデン、モリブデンシリサイドまたは合金もしくは層とすることができる。層は、必要に応じてさまざまな種を植設することができる。用語「金属ベース」は、ポリシリコンまたはアモルファスシリコンを含まない。
【００２３】
次に、ゲート１６およびゲート誘電層１４をパターン形成する。本明細書に記載する実施形態において、このパターン形成ステップは単一ステップであるが、必要に応じてゲートおよび誘導体を個別にパターン形成することもできる。
【００２４】
つぎに、スペーサ層２０を、シリコン層１０、ゲート１６の頂面、ならびにゲート１６およびゲート誘電層１４の双方における側壁を含む全面にわたり堆積する。このことにより、図１に示した構造を生ずる。
【００２５】
異方的に、垂直スペーサ・エッチングを行って、ゲート１６の頂面およびシリコン層の頂面からスペーサ層２０を除去するが、ゲート１６およびゲート誘電層１４の側壁上に薄いスペーサ２２が残るようにする。このステップは単にスペーサ層２０をエッチングするが、図２に示すように、ゲート１６の両側におけるシリコン層１０にキャビティ２４をエッチングするに十分な時間にわたり実行する。
【００２６】
図３につき説明すると、つぎに、Ｎｉ（ニッケル）層３０を、キャビティ２４の側壁および底面、スペーサ２２の側壁、ならびにゲート１６の頂面を含む全面に堆積する。
【００２７】
Ｎｉ層は、任意な普通の手段、例えばスパッタリング、有機金属化学蒸着（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）またはパルスレーザ堆積（ＰＬＤ）によって堆積することができる。キャビティ２４にＮｉ層を堆積することが重要であるので、側壁被覆は重要でない。
【００２８】
つぎに、ドープしたアモルファスシリコン層３２を、再び全面にわたって堆積し、キャビティ２４を充填し、キャビティ２４内、側壁スペーサ２２およびゲート１６の頂面上、におけるニッケル層３０を被覆する。このことにより、図３に示した構造となる。
【００２９】
アモルファスシリコン層は、任意な普通の手段によって堆積することができる。Ｎｉ層と同様に、キャビティ２４の底面にアモルファスシリコンを堆積することが重要であるので、側壁被覆は重要でない。
【００３０】
アモルファスシリコン層のドーピングは、ｐ型ＭＯＳ電界効果トランジスタ（ＰＭＯＳ）を生じるボロン（Ｂ）、または、ｎ型ＭＯＳ電界効果トランジスタ（ＮＭＯＳ）を生じるリンまたはヒ素（ＰまたはＡｓ）とすることができる。ドープ剤は、任意な普通の方法、例えば注入によって、またはドープ剤とともに層を形成することによって導入することができる。
【００３１】
この後、アニール処理ステップを、４５０°Ｃから５５０°Ｃの温度で行う。
【００３２】
スペーサ２２またはゲート１６上方のＮｉ層３０上にあるアモルファスシリコン層３２領域において、このアニール処理ステップは、単にゲート１６およびスペーサ２２上にポリシリコン４０として、アモルファスシリコンを再成長させる。
【００３３】
しかしながら、シリコン層１０の単結晶シリコン上にあるニッケル層３０領域で、Ｎｉは、アモルファスシリコン３２と反応してＮｉＳｉ層４４を形成する。この層は、アモルファスシリコン３２を経て単結晶シリコン層１０から上方に移行し、移行につれて、層の背後にドーピングした単結晶シリコン４２を残す。図４に示すように、ＮｉＳｉ層４４がキャビティ２４内のドープしたアモルファスシリコン層３２の上側表面に到達するまで、アニール処理を続行する。
【００３４】
つぎに、ポリシリコン４０の選択エッチングを行って、ゲート１６およびスペーサ２２からポリシリコン４０を除去し、頂部にＮｉＳｉ層４４とともに背後にドープした単結晶シリコン４２が残るようにする。
【００３５】
ＮｉＳｉ層４４は、下層のドープした単結晶シリコン４２に対する良好な接点を形成する接点層である。ゲートの両側における単結晶シリコン４２はソース５０およびドレイン５２を形成し、またゲートの下側における当初シリコン層１０からのシリコンはボディ５４を形成する。
【００３６】
このことは、結果として図５に示す装置となる。
【００３７】
この装置は、つぎに、ゲート１６、ソース５０およびドレイン５２に接続することによって仕上げることができる。
【００３８】
上述の手法は、単一ステップの接点４４と同様に、ソース５０とボディ５４との間における、およびドレイン５２とボディ５４との間における接合、ならびに接点４４の形成を可能にうる。結果として生じる接合は、高度に作動し、高度に界面が際立ち（急峻であり）、正確な位置決めが極めて容易である。
【００３９】
シリサイド化は極めてよく制御され、このことはＳＯＩ処理に使用する薄いシリコン層上におけるシリサイド化ステップにとっては希有である。
【００４０】
さらに、この手法は、先進的なＣＭＯＳプロセスフローに組み込むのが容易である。上述の実施形態は、絶縁基板上におけるシリコン・オン・インシュレータ装置を意図するものであるが、本発明は、また、絶縁層として空気を使用する、すなわちシリコン・オン・ナッシング（ＳＯＮ）装置にも用いることができ、そして用語「シリコン・オン・インシュレータ」は、このようなＳＯＮ装置をも含むと解釈されることを意図する。
【００４１】
この手法の実施例として、層１２の一部をエッチング除去し、図６に示すように、最終的な装置におけるトランジスタの下方にキャビティ６０を残す。このエッチング除去ステップは、上述したように、トランジスタを形成する前または後のいずれかで、行うことができる。トランジスタを最初に形成する場合、層１２をエッチング除去するために選択するエッチングステップは、例えばシリサイドに対する損傷を回避するよう選択する必要があるが、このシリサイドは実際かなりエッチングしづらいので、このことは十分可能であることに留意されたい。
【００４２】
絶縁層をエッチング除去するステップは、最終段階で行う必要はないが、初期段階では行うことができることに留意されたい。
【００４３】
当業者は、この手法を使用して多くの異なる形式のｐ型またはｎ型トランジスタを形成できることが分かるであろう。多数のトランジタを、単一の基板上に製造して集積回路を形成することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態による方法の段階を示す断面図である。
【図２】本発明の一実施形態による方法の段階を示す断面図である。
【図３】本発明の一実施形態による方法の段階を示す断面図である。
【図４】本発明の一実施形態による方法の段階を示す断面図である。
【図５】本発明の一実施形態による方法の段階を示す側面図である。
【図６】本発明の他の実施形態を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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