(57)【要約】半導体基板に、第１の配線層と、第１の配線層よりも厚さが薄い複数の第２の配線層とが積層して形成されている。複数の第２の配線層によって構成されたインダクタを有している。インダクタは、インダクタとインバータ回路の寄生容量とが共振する周波数で発振する。インバータ回路のｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴは、互いのドレイン同士が接続されていると共に、この接続点にインダクタの出力が接続されている。
2009041304.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に搭載されたオンチップ型の発振回路であって、該半導体基板には、第１の配線層と、該第１の配線層よりも厚さが薄い複数の第２の配線層とが相互に積層して形成されており、
前記複数の第２の配線層によって構成されたインダクタと、
ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを含むインバータ回路とを有し、
前記インダクタは、前記インバータ回路の負荷として働くように該インバータ回路に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量とが共振する周波数で発振し、
前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴは、互いのドレイン同士が接続されていると共に、当該接続点に前記インダクタの出力が接続されていることを特徴とする発振回路。
【請求項２】
半導体素子もしくは前記第１または前記第２の配線層を利用して構成されたキャパシタをさらに有し、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されている請求項１に記載の発振回路。
【請求項３】
前記インダクタと磁気的に結合した追加インダクタをさらに有し、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される請求項１に記載の発振回路。
【請求項４】
半導体素子もしくは前記第１または前記第２の配線層を利用して構成されたキャパシタと、前記インダクタと磁気的に結合した追加インダクタとをさらに有し、
前記キャパシタは、容量値固定であり、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されており、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される請求項１に記載の発振回路。
【請求項５】
前記インダクタを構成する前記複数の第２の配線層は、相互に積層する第１〜第ｎの層（ｎは、２以上の整数）を含み、
前記第１〜前記第ｎの層は、それぞれ最外周の第１の周回から最内周の第ｍの周回（ｍは、２以上の整数）まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記複数の第２の配線層のうちの上下に隣り合う配線層は、互いの電流方向が同じになるように、各々途切れた位置で互いにビアによって接続されており、
前記複数の第２の配線層のうちの最上層または最下層の配線層における内側と外側に隣り合う周回は、互いの電流方向が互いに同じになるように、各々途切れた位置で互いに接続されており、
前記第１の層の前記第１の周回のうち他の周回に接続されていない端から、該第１の層または前記第ｎの層の第ｍの周回のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、前記複数の第２の配線層のそれぞれにおいて互いに隣り合って並ぶ周回同士の電流方向が同じである請求項１に記載の発振回路。
【請求項６】
前記インダクタを構成する前記複数の第２の配線層は、相互に積層する第１〜第ｎの層（ｎは、２以上の整数）を含み、
前記第１〜前記第ｎの層は、それぞれ最外周の第１の周回から最内周の第ｍの周回（ｍは、２以上の整数）まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記第１〜前記第ｎの層はさらに、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されており、
第ｊ−１の層（ｊは、２以上ｎ以下の整数）の第ｋ−１の周回（ｋは、２以上ｍ以下の整数）の一端は、前記第ｊの層の前記第ｋ−１の周回の一端に、ビアを介して接続されており、
第ｊの層の前記第ｋ−１の周回の他端は、ｊがｎよりも小さい場合は第ｊ＋１の層の前記第ｋ−１の周回の一端と接続されており、
前記第１の層の第ｋの周回の第２の層の接続されている側と逆の一端は、ｋがｍと同じ場合は該第１の層の前記第ｋ−１の周回の一端に接続されている一方、ｋがｍよりも小さい場合は該第１の層の第ｋ＋１の周回の一端に接続されており、
前記第ｎの層の第ｋの周回のうち前記第ｎ−１の層には接続されていない端は、ｋがｍと同じ場合は該第ｎの層の第ｋ−１の周回の一端に接続されている一方、ｋがｍよりも小さい場合は該第ｎの層の第ｋ＋１の周回の一端に接続されており、
前記第１の層の前記第１の周回のうち他の周回に接続されていない端から、該第１の層または前記第ｎの層の第ｍの周回のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、
同一層において互いに隣り合って並ぶ周回同士の電流方向が同じである請求項１に記載の発振回路。
【請求項７】
前記インダクタを構成する前記複数の第２の配線層は、上下に隣り合って積層する配線間の単位長さ辺りの容量が、同一層において隣り合って並ぶ配線間の単位長さ辺りの容量よりも、大きい請求項５に記載の発振回路。
【請求項８】
前記インダクタを構成する前記複数の第２の配線層は、同一層において隣り合って並ぶ配線間の間隔が、上下に隣り合って積層する配線間の間隔よりも、大きい請求項７に記載の発振回路。
【請求項９】
前記インダクタの配線幅は、該インダクタの配線厚である前記第２の配線層の厚さよりも、大きい請求項７に記載の発振回路。
【請求項１０】
前記インダクタのインダクタンス値を前記キャパシタの容量値で割った後に発振周波数を掛けた値は、１０１１以上である請求項２または３に記載の発振回路。
【請求項１１】
前記インダクタの配線幅は、２μｍ以下である請求項１に記載の発振回路。
【請求項１２】
前記インバータ回路に含まれるＭＩＳＦＥＴのゲート幅は、２０μｍ以下である請求項１に記載の発振回路。
【請求項１３】
必要な周波数の整数ｎ倍の周波数で発振し、この出力をｎ分周することで前記必要な周波数を出力するように構成された請求項１に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ用途のトランジスタと受動素子とを有する発振回路に関し、特に、半導体基板に搭載されたオンチップ型の発振回路に関する。
【背景技術】
【０００２】
近年、デジタル回路は高速化が進展し、ＧＨｚ以上の高速な動作のチップが一般に使用されている。このような高速なクロック周波数においては、クロック信号の安定性がチップ動作の安定に不可欠である。ＧＨｚ以上の高速なクロックはチップ間で伝送させることが難しいため、チップ上のクロック発生回路で発生させる方式が一般に用いられる。このためには、チップ上に安定して動作する発振回路を搭載する必要がある。
チップ上に構成する発振回路としては、低周波の発振用にはリングオシレータが使用されている。しかし、リングオシレータの発振周波数は半導体回路であるインバータの遅延時間で決まるため、温度・電圧・ノイズ・製造ばらつきなどの影響を受け易く、動作が不安定であった。
リングオシレータよりも高精度な発振回路を実現するためには、インダクタ（Ｌ）とキャパシタ（Ｃ）の共振を用いたＬＣＶＣＯ（ＬＣ  Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）回路が適している。オンチップでＬＣＶＣＯ回路を実現するためには、インダクタとキャパシタをチップ上に実装する必要がある。ところが、ＧＨｚ程度の発振周波数を実現するために必要なインダクタンス値は数ｎＨ程度であり、この程度のインダクタンス値を持つインダクタは数１００μｍ角の大きさとなってしまうために、チップ上で大きい面積を占めていた。
図１は、一般的なＬＶＣＶＯ回路のブロック図である。図１において、ＬＣＶＣＯ回路は、インバータ回路とインダクタとキャパシタで構成される発振回路とによって構成される。この回路の発振周波数ｆｏは、インダクタのインダクタンス値をＬ、キャパシタの容量値をＣとすると、単純には、以下の式（１）で表される。
2009041304.tif 000003
この回路が発振するための最低限必要な条件は、図１の矢印のループを一周したときの利得が発振周波数において１を超えることである。しかし、オンチップのインダクタにおいては、インダクタ配線の持つ寄生抵抗や寄生容量が無視できない。このうちの寄生容量は、インダクタと並列に接続されているキャパシタと並列接続となるためにキャパシタの容量の一部みなすことができるが、直列抵抗は利得を低下させるために、十分に低い必要がある。
図２と図３は、図１のブロック図を実現するＬＣＶＣＯ回路の例を示している。図２はｎＭＯＳ（ｎｅｇａｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型を、図３はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）型を示している。
図２を参照すると、ｎＭＯＳ型においては、インバータ回路は、ｎ型ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のみで構成される。インダクタは、２つのｎ型ＭＩＳＦＥＴそれぞれのドレイン端子ＯＵＴ３，ＯＵＴ４と電源ＶＤＤとの間に接続される。電流源を流れる電流をＩｃとすると、発振時には、ＯＵＴ３，ＯＵＴ４の電圧は、ＶＤＤ−インダクタの直列抵抗×Ｉｃ／２の電圧を中心として変化する。一般的なＬＣＶＣＯにおいてはインダクタの直列抵抗は数Ωと低いため、この中心電圧は、ほぼＶＤＤとなる。
図３を参照すると、ＣＭＯＳ型においては、インバータ回路は、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴとの双方で構成される。インダクタは、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴとの双方のドレイン端子の接続点ＯＵＴ３とＯＵＴ４を結ぶ形で接続される。このときのＯＵＴ１，ＯＵＴ２の電圧は、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴとの駆動力のバランス点で決定され、一般的には、ＶＤＤの半分程度である。
図４は、従来のオンチップインダクタを用いた発振回路としてのＬＣＶＣＯの概念的な平面図ある。図４においては、インダクタ配線は、多層配線構造の配線層の最上層を使用している。また、キャパシタには、容量を固定とする場合には配線の寄生容量やＭＩＳＦＥＴのゲート容量が使用され、可変とする場合にはＭＩＳＦＥＴのゲート容量もしくはシリコン基板のｐ＋とｎ＋の接合容量が使用されている。一般的なシリコン基板上の多層メタル配線構造においては、上層の配線の膜厚は下層の膜厚よりも大きいため、配線の直列抵抗低減のために、最も膜厚の大きい最上層配線が使用される。また、直列抵抗低減のために、膜厚が最大よりも小さい最上層よりも下層の配線層が最上層配線と共に使用されることもあるが、この場合、下層の配線のみが使用されることはなく、最上層の配線と並列または直列に接続される。また、最も膜厚の大きい配線層を複数持つ配線構造の場合においては、これらの配線が最上層の配線と並列もしくは直列に接続されている。さらに、低い直列抵抗を実現するために、総延長１ｍｍ程度で配線幅を１０μｍ程度の幅広としている。この場合、一般的なオンチップインダクタであって、１ｎＨ程度のインダクタンスを持つものにおいては、直列抵抗は５Ω以下である。しかし、幅広の配線を総延長１ｍｍ程度の長さにわたって配線するため、オンチップインダクタは大きいチップ面積を使用することなる。また、このインダクタを駆動するために使用するインバータ回路に使用されるＭＩＳＦＥＴは、ゲインを大きくするためにゲート幅の大きいものが使用され、一般的にはゲート幅１００μｍ前後の大きさが使用される。
尚、特開２００５−３４１３３２号公報には、インバータ、インダクタ、およびキャパシタを有し、インダクタとキャパシタとの共振周波数でオン／オフする発振回路が開示されている。また、特開平０６−０６１０５８号公報には、多層に亘る配線層によって立体的に構成されたオンチップ型のインダクタ素子が開示されている。さらに、「Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ，２００６，ｐ６７１−６７４」には、従来のＬＣＶＣＯにおいては、６ＧＨｚ程度の発振周波数を得るために１ｎＨ程度のインダクタンスを使用することが記載されている。
図４に示された例をも含め、従来のＬＣＶＣＯ用のオンチップインダクタにおいては、直列抵抗を下げつつ十分なインダクタンス値を実現するためには、大きいチップ面積を必要とする。このため、ＬＣＶＣＯも大面積化し、ひいては、チップ型半導体装置も大面積化してしまう。
【発明の開示】
【０００３】
それ故、本発明の課題は、占有面積が小さい発振回路を提供することである。
本発明によれば、半導体基板に搭載されたオンチップ型の発振回路であって、該半導体基板には、第１の配線層と、該第１の配線層よりも厚さが薄い複数の第２の配線層とが相互に積層して形成されており、前記複数の第２の配線層によって構成されたインダクタと、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを含むインバータ回路とを有し、前記インダクタは、前記インバータ回路の負荷として働くように該インバータ回路に接続されており、前記インダクタは、該インダクタと、前記インバータ回路の寄生容量とが共振する周波数で発振し、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴは、互いのドレイン同士が接続されていると共に、当該接続点に前記インダクタの出力が接続されていることを特徴とする発振回路が得られる。
半導体素子もしくは前記第１または前記第２の配線層を利用して構成されたキャパシタをさらに有し、前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されていてもよい。
前記前記インダクタと磁気的に結合した追加インダクタをさらに有し、前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化されてもよい。
半導体素子もしくは前記第１または前記第２の配線層を利用して構成されたキャパシタと、前記インダクタと磁気的に結合した追加インダクタとをさらに有し、前記キャパシタは、容量値固定であり、前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されており、前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化されてもよい。
尚、前記インダクタを構成する前記複数の第２の配線層は、相互に積層する第１〜第ｎの層（ｎは、２以上の整数）を含み、前記第１〜前記第ｎの層は、それぞれ最外周の第１の周回から最内周の第ｍの周回（ｍは、２以上の整数）まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、前記複数の第２の配線層のうちの上下に隣り合う配線層は、互いの電流方向が同じになるように、各々途切れた位置で互いにビアによって接続されており、前記複数の第２の配線層のうちの最上層または最下層の配線層において、内側と外側に隣り合う周回は、互いの電流方向が互いに同じになるように、各々途切れた位置で互いに接続されており、前記第１の層の前記第１の周回のうち他の周回に接続されていない端から、該第１の層または前記第ｎの層の第ｍの周回のうち他の周回に接続されていない端まで、一続きに接続され、上下に隣り合って積層する周回同士の電流方向が同じであり、前記複数の第２の配線層のそれぞれにおいて互いに隣り合って並ぶ周回同士の電流方向が同じであってもよい。
また、前記インダクタを構成する前記複数の第２の配線層は、相互に積層する第１〜第ｎの層（ｎは、２以上の整数）を含み、前記第１〜前記第ｎの層は、それぞれ最外周の第１の周回から最内周の第ｍの周回（ｍは、２以上の整数）まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、前記第１〜前記第ｎの層はさらに、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されており、第ｊ−１の層（ｊは、２以上ｎ以下の整数）の第ｋ−１の周回（ｋは、２以上ｍ以下の整数）の一端は、前記第ｊの層の前記第ｋ−１の周回の一端に、ビアを介して接続されており、第ｊの層の前記第ｋ−１の周回の他端は、ｊがｎよりも小さい場合は第ｊ＋１の層の前記第ｋ−１の周回の一端と接続されており、前記第１の層の第ｋの周回の第２の層の接続されている側と逆の一端は、ｋがｍと同じ場合は該第１の層の前記第ｋ−１の周回の一端に接続されている一方、ｋがｍよりも小さい場合は該第１の層の第ｋ＋１の周回の一端に接続されており、前記第ｎの層の第ｋの周回のうち前記第ｎ−１の層には接続されていない端は、ｋがｍと同じ場合は該第ｎの層の第ｋ−１の周回の一端に接続されている一方、ｋがｍよりも小さい場合は該第ｎの層の第ｋ＋１の周回の一端に接続されており、前記第１の層の前記第１の周回のうち他の周回に接続されていない端から、該第１の層または前記第ｎの層の第ｍの周回のうち他の周回に接続されていない端まで、一続きに接続され、上下に隣り合って積層する周回同士の電流方向が同じであり、同一層において互いに隣り合って並ぶ周回同士の電流方向が同じであってもよい。
さらに、前記インダクタを構成する前記複数の第２の配線層は、上下に隣り合って積層する配線間の単位長さ辺りの容量が、同一層において隣り合って並ぶ配線間の単位長さ辺りの容量よりも、大きくてもよい。
また、前記インダクタを構成する前記複数の第２の配線層は、同一層において隣り合って並ぶ配線間の間隔が、上下に隣り合って積層する配線間の間隔よりも、大きくてもよい。
さらに、前記インダクタの配線幅は、該インダクタの配線厚である前記第２の配線層の厚さよりも、大きくてもよい。
また、前記インダクタのインダクタンス値を前記キャパシタの容量値で割った後に発振周波数を掛けた値は、１０１１以上であってもよい。
さらに、前記インダクタの配線幅は、２μｍ以下であってもよい。
また、前記インバータ回路に含まれるＭＩＳＦＥＴのゲート幅は、２０μｍ以下であってもよい。
尚、必要な周波数の整数ｎ倍の周波数で発振し、この出力をｎ分周することで前記必要な周波数を出力するように構成されてもよい。
【図面の簡単な説明】
【０００４】
図１は、一般的なＬＣＶＣＯ発振回路のブロック図である。
図２は、一般的なｎＭＯＳ型の発振回路の回路図である。
図３は、一般的なＣＭＯＳ型の発振回路の回路図である。
図４は、従来の発振回路の平面図である。
図５は、本発明の一実施形態、とりわけ、本発明の実施例２による発振回路の概念的な平面図である。
図６は、図５に示された発振回路におけるインダクタの切断線α−βに沿った断面図である。
図７は、積層スパイラル型インダクタの斜視図である。
図８は、３Ｄソレノイド型インダクタの斜視図である。
図９は、図７または図８に示されたインダクタの配線、とりわけ、本発明の実施例５による発振回路におけるインダクタ配線の断面図である。
図１０は、図７のインダクタの寄生容量を表す等価回路図である。
図１１は、図８のインダクタの寄生容量を表す等価回路図である。
図１２は、図５に示された発振回路におけるインダクタの等価回路図である。
図１３は、図５に示された発振回路の等価回路図である。
図１４は、インダクタの配線幅とインダクタンスの関係を示す図である。
図１５は、インダクタの配線幅とインダクタの面積の関係を示す図である。
図１６は、インダクタの配線幅とインダクタンス値／容量値×周波数の関係を示す図である。
図１７は、動作シミュレーションに用いた発振回路の回路図である。
図１８は、比較例としての従来の発振回路の動作のシミュレーション波形を示す図である。
図１９は、高抵抗のインダクタを使用した時の比較例としての従来の発振回路の動作のシミュレーション波形を示す図である。
図２０は、本発明による発振回路の動作のシミュレーション波形を示す図である。
図２１は、インダクタのＱ値の比較である
図２２は、発振周波数の分周によるスペクトラムの変化を示す図である。
図２３は、発振周波数を分周する回路、とりわけ、本発明の実施例６による発振回路の発振周波数を分周する回路のブロック図である。
図２４は、本発明による発振回路のチップの写真を模した図である。
図２５は、本発明による発振回路の発振周波数のコントロール電圧依存性を示す図である。
図２６は、発振周波数を分周する回路の回路図である。
図２７は、発振周波数を分周するようにした本発明による発振回路のチップの写真を模した図である。
図２８は、本発明による発振回路の位相ノイズを示す図である。
図２９は、本発明の実施例１による発振回路の概念的な平面図である。
図３０は、図２９に示された発振回路におけるインダクタの切断線α−βに沿った断面図である。
図３１は、本発明の実施例３による発振回路としてのＬＣＶＣＯの概念的な平面図である。
図３２は、本発明の実施例４による発振回路としてのＬＣＶＣＯの概念的な平面図である。
【発明を実施するための最良の形態】
【０００５】
図５を参照すると、本発明によるＬＣＶＣＯは、２つのインバータを使用したインバータ回路と、インダクタと、キャパシタとによって構成されている。ここで、インダクタ配線は、図示のごとく、最上層（第１の配線層）の配線よりも下に位置し、いずれも最上層よりも膜厚が小さい複数の配線層（複数の第２の配線層）の配線によって構成されている。また、キャパシタには、固定もしくは可変の容量素子が使用されている。ここで、容量を固定とする場合には配線の寄生容量やＭＩＳＦＥＴのゲート容量が使用され、可変とする場合にはＭＩＳＦＥＴのゲート容量もしくはシリコン基板のｐ＋とｎ＋の接合容量が使用される。
図６は、図５におけるインダクタの切断線α−βに沿った断面図である。図６から分かるように、インダクタ配線には、最上層よりも下層に位置し、最上層よりも膜厚が小さい配線層が使用される。下層の配線層においては最小線幅が最上層配線よりも細いものが使用できるために、インダクタの線幅を小さくすることができ、結果的にインダクタの面積を低減できる。さらに、インダクタ配線には多層の配線層が使用され、各配線層のインダクタはそれぞれが直列に接続されている。このために、１層のみを使用するよりもインダクタの面積を低減できる。
図５において、このインダクタ配線は、１周する毎にビアを介して上または下の配線層に移動する。点Ａからインダクタに入力された信号は、中層配線を１周して点Ｂで下層配線に移動し、下層配線を１周してから内側の周回に移動して１周してから、点Ｃで中層配線に移動し、中層配線１周してから内側の周回に移動して１周してから、点Ｄで下層配線に移動し、下層配線を１周してから内側の周回に移動して１周してから、点Ｅで中層配線に移動し、中層配線１周してから点Ｆでインダクタから出力される。
次に、インダクタ配線の巻き方について説明する。図７および図８は、異なる巻き構造のインダクタを示している。両者とも、２層のメタル配線であり、各層毎に２周回している。図７のインダクタは、平面のスパイラルインダクタを２つ積層した形となっている（以後、積層スパイラルとも呼ぶ）。図８のインダクタにおいては、１周回毎に配線に切れ目があり、ビアで上または下の配線に移動する形（以後、３Ｄ（３−Ｄｉｍｅｎｓｉｏｎ）ソレノイドとも呼ぶ）となっている。
３Ｄソレノイド構造の具体的な例を図８を参照して説明すると、本発明による発振回路におけるインダクタを構成する複数の第２の配線層は、相互に積層する第１〜第ｎの層（ｎは、２以上の整数であればよい）、即ち、上下に隣り合って積層する上層の第１の層Ｌ１０と、下層の第２の層Ｌ２０とを含んでいる（つまり、本例においては、ｎ＝２）。
第１の層Ｌ１０は、最外周の第１の周回から最内周の第ｍの周回（ｍは、２以上の整数であればよい）まで共通の中心点に関して略同心状に延びていると共に、周回毎に途切れている。即ち、第１の層Ｌ１０は、最外周の第１の周回Ｌ１１から最内周の第２の周回Ｌ１２まで共通の中心点に関して略同心状に延びている（つまり、本例においては、ｍ＝２）と共に、周回毎に途切れている。第２の層Ｌ２０も、最外周の第１の周回Ｌ２１から最内周の第２の周回Ｌ２２まで共通の中心点に関して略同心状に延びていると共に、周回毎に途切れている。
さらに、第１の層Ｌ１０と、第２の層Ｌ２０とは、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されている。
そして、第１の層Ｌ１０の第１の周回Ｌ１１の出力端ｏｕｔと、第２の層Ｌ２０の第１の周回Ｌ２１の入力端ｉｎとは、ビアを介して接続されている。
また、第２の層Ｌ２０の第１の周回Ｌ２１の出力端ｏｕｔと、第２の層Ｌ２０の第２の周回Ｌ２２の入力端ｉｎとは、第２の層Ｌ２０中において接続されている。
さらに、第２の層Ｌ２０の第２の周回Ｌ２２の出力端ｏｕｔと、第１の層Ｌ１０の第２の周回Ｌ１２の入力端ｉｎとは、もう１つのビアを介して接続されている。
このような３Ｄソレノイド構造により、第１の層Ｌ１０の第１の周回Ｌ１１の入力端ｉｎ（ＩＮ）から、第１の層Ｌ１０の第２の周回Ｌ１２の出力端ｏｕｔ（ＯＵＴ）まで、一続きに接続されることになる。また、上下に隣り合って積層する周回同士の電流方向が、同じになる。さらに、同一層において隣り合って並ぶ周回同士の電流方向も、同じになる。ちなみに、図５に示されたものも、３Ｄソレノイド構造の一種である。
ここで、図７および図８に示された両巻き構造の寄生容量について説明する。
図９は、配線の断面の模式図である。インダクタ配線においては配線の直列抵抗を低減するために、一般的に幅広の配線が使用される。このため、配線幅ｗは、配線厚さｔよりも大きい。よって、配線層の絶縁体の誘電率が配線層全体で同じであるならば、配線の上下間の容量Ｃｖは、左右間の容量Ｃｈよりも大きい。即ち、一般的な多層構造のインダクタにおけるインダクタ配線の寄生容量の支配的な成分は、配線の上下間の容量Ｃｖである。さらに、配線の層間膜厚ｈよりも、横に並んでいる配線間の間隔ｓを大きくすることにより、配線の上下間の容量Ｃｖ以外の容量をさらに小さくすることができる。
この容量Ｃｖを、図７および図８中に示している。配線の上下間の容量Ｃｖを含むインダクタの等価回路が、図１０および図１１である。図１０は図７の等価回路、図１１は図８の等価回路である。図１０においては、配線の上下間の容量Ｃｖが入力点ＩＮと出力点ＯＵＴに直接つながる形となるため、インダクタ外部からは容量Ｃｖが直接観測される。これに対し、図１１においては、配線の上下間の容量Ｃｖがインダクタ配線の途中につながるために、インダクタ外部からはＣｖが直接は観測されず、この影響は小さくなる。即ち、インダクタ両端からみた実効的な寄生容量は、図１１、即ち図８の３Ｄソレノイド構造の方が小さくなり、図５の構造においても点Ａ−Ｂ間の寄生容量が低減されている。
図５において、本ＬＣＶＣＯのインバータ回路は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを使用するＣＭＯＳ型となっている。前述のように、ｎＭＯＳ型においては、図２の点ＯＵＴ３，点ＯＵＴ４の中心電圧、即ち動作点はＶＤＤよりも、インダクタの直列抵抗と電流源の電流の積／２の分だけ低い電圧となるが、本発明のインダクタは、直列抵抗が従来のＬＣＶＣＯのインダクタよりも高く、この直列抵抗による電圧降下で中心電圧が下がるとＭＩＳＦＥＴのソース−ドレイン間の電圧が下がってＭＩＳＦＥＴのゲインが低下する。本発明においては、ＣＭＯＳ型のインバータを使用することで、中心電圧がインダクタの直列抵抗の影響を受けない。
ここで、このインダクタの直列抵抗とインダクタンスとの関係について述べる。図５のインダクタの等価回路は、図１２のように表すことができる。図１２において、インダクタは、インダクタンスＬ０と抵抗Ｒ０との直列接続であり、グラウンド、即ち基板に対してＣ０の寄生容量を持つとする。また、図５のキャパシタは、キャパシタンスＣｖを持ち、直列抵抗は無視できるものとする。図１２を用いると、図５の小信号等価回路は、図１３のように表すことができる。ここで、インバータ回路としては、ｎ型ＭＩＳＦＥＴのみを考慮し、ｐ型ＭＩＳＦＥＴは無視している。キャパシタは、キャパシタンスＣ０を持ち、直列抵抗は無視できるものとする。この仮定は、一般的なＬＣＶＣＯ回路におけるインダクタとキャパシタで成り立つ。図１３における回路定数と、図５のインダクタ、キャパシタの値との間には、Ｌ１＝Ｌ０／２，Ｒ１＝Ｒ０／２，Ｃ１＝２Ｃｖ＋Ｃ０の関係がある。図１３中のｇＤは、ＭＯＳＦＥＴの出力コンダクタンスである。
この回路の利得は、共振回路の直列インピーダンスをＺ、トランジスタのトランスコンダクタンスをＧｍとすると、Ｇｍ×Ｚである。ここで、Ｚは、以下の式（２）で表される。
2009041304.tif 000004
また、発振周波数ｆ０は、Ｚの虚数成分が０となる時であるため、下記の式（３）で表される。
2009041304.tif 000005
式（３）は、Ｒ１→０の時、式（１）と等しくなる。
これにより、ゲインは、下記の式（４）となる。
2009041304.tif 000006
図１３の回路が発振するのに必要な条件は、発振周波数において式（４）の利得が１を超えることである。即ち、発振周波数における利得は大きい方が望ましい。本発明においては、インダクタ配線は配線膜厚が薄いことと、配線幅が狭いことにより、従来のインダクタ配線よりも直列抵抗Ｒ１が大きくなる。このため、同じインダクタンス値を持つインダクタ配線を使用すると、従来のＬＣＶＣＯよりも利得が下がり、発振しにくくなる。しかし、式（４）よりも利得を上げるためには、Ｌ大、Ｃ小であることが望ましいことが分かる。即ち、同じ発振周波数を実現するために必要なＬとＣの組み合わせにおいては、Ｌを大きく、Ｃが小さい方が利得が高い。即ち、従来のＬＣＶＣＯに比べてＬを大きく、Ｃを小さくすることで、発振が可能であることが分かる。
ここで、単純にはインダクタのインダクタンス値と直列抵抗値、寄生容量値は配線長に比例するため、配線長を伸ばすとＬとＲは同時に増加するがインダクタの寄生容量値も増加してしまい、所望の発振周波数を実現することができなくなる。また、インダクタの配線長を伸ばすとインダクタの占有面積が大きくなり、実用的ではない。式（４）においては、ＧｍとｇＤは共にＭＯＳＦＥＴのゲート幅Ｗｇに比例するため、ゲインを上げるためにＧｍを大きくするとトランジスタのゲート幅が大きくなり、占有面積が増大する。
インダクタの正方形のインダクタのインダクタンス値Ｌは、例えば、平面型のインダクタにおいては実験的には、以下の式（５）で与えられる。
2009041304.tif 000007
Ａｔｏｔ：インダクタの配線部分と配線の隙間、インダクタ中心部を含む全面積
ｗ：インダクタ配線の幅
ｌ：インダクタ配線の総延長
ｇａｐ：インダクタ配線の隙間の幅
式（５）において、ＬＣＶＣＯに使用されるインダクタの配線長の場合は、括弧内の第３項は、無視できる。式（５）により、配線の幅ｗを小さくすると、インダクタンス値は増加することが分かる。
また、この配線の直列抵抗Ｒは以下の式（６）ように表される。
2009041304.tif 000008
ここで、ρは配線の抵抗率、ｎはインダクタを構成する複数の配線層の層数である。
本発明においては、多層の配線層を使用するが、各層の配線は上下に近接して配置されるため、上下配線間に大きい磁気的結合が発生し、インダクタンス値が大きくなる。ここで、例えば、上下配線間の結合係数を１と仮定すると、インダクタに使用する配線層の層数がｎの時、インダクタンス値は１層の場合インダクタンスをＬｌ１とすると、以下の式（７）となる。
2009041304.tif 000009
例えば、メタル配線の膜厚を０．３μｍ、シート抵抗を３０−７Ωｃｍ、配線の隙間の幅を２μｍ、ＭＩＳＦＥＴのゲート幅を１００μｍとし、ゲート幅１μｍ当たりのＧｍを０．００１Ｓ／ｕｍ２、ｇＤを０．０００１Ｓ／ｕｍ２と仮定する。この値は、ゲート長０．１μｍ程度のＭＯＳＦＥＴにおいては一般的な値である。ここで、発振周波数を１ＧＨｚとして、ゲインを１とするために必要なインダクタンス値を、式（５）、（６）、および（７）によって計算すると、図１４のようになる。さらに、このインダクタンスのために必要な面積を求めると、図１５のようになる。ここで、面積Ａは、配線部分のみの面積とし、以下の式（８）によって求めた。
2009041304.tif 000010
図１４および図１５において、横軸は配線幅ｗ、縦軸はインダクタンスと面積、実線は従来構造の配線層１層でインダクタを形成した場合（ｎ＝１）、点線は本発明で配線層２層でインダクタを形成した場合（ｎ＝２）である。これにより、同じ発振周波数を実現するために必要な面積は、配線幅を小さくしてインダクタンスを大きくする方が小さい面積となることが分かる。また、インダクタの層数が多い方が面積が小さいことも分かる。
本発明においては、配線幅の狭い下層の配線を使用することで、インダクタ配線の配線幅を小さくすることが可能となり、面積を縮小できる。配線幅を縮小することにより、配線の寄生容量を小さくすることができ、インダクタ配線自体の寄生容量はさほど増加しない。さらに、多層の配線層を使用することで、インダクタ面積を単層の配線に比べて縮小できる。
配線幅が１μｍと１０μｍの場合に対し、配線長を変化させることでインダクタンス値を変化させた場合のゲインをプロットしたものが、図１６である。従来のＬＣＶＣＯにおいてはインダクタに最上層配線を用いていたために、図１６における横軸は、インダクタンス値Ｌを容量値Ｃで割ったものに発振周波数を掛けたもの、即ち、Ｌ／Ｃ×ｆである。ここで、図１０および図１１と同じくメタル配線の膜厚を０．３μｍ、シート抵抗を３０−７Ωｃｍ、ゲート幅１μｍ当たりのＧｍを０．００１Ｓ／ｕｍ、ｇＤを０．０００１Ｓ／ｕｍとする。また、発振周波数を１ＧＨｚとしている。図１６のように、配線幅が一定であれば、ゲインはｎの値に依らず、Ｌ／Ｃ×ｆでほぼ決定されることが分かる。図１６により、配線幅を小さくすると、配線層が何層であっても、ゲインが１を超えるためのＬ／Ｃ×ｆが大きくなる。
従来のＬＣＶＣＯにおいては、製造上の制約から線幅を細くすることができず、配線幅１０μｍ前後が一般的であった。このため、この値は１０１０程度であった。これに対し、本発明においては、配線幅が１〜２μｍ程度の配線を使用するため、１桁大きく１０１１程度の値となる。さらに、本発明においては、インダクタの面積を縮小すると同時に、ＭＩＳＦＥＴのゲート幅も小さくすることが可能（例えば、ゲート幅は、２０μｍ以下）であるため、面積縮小の効果を高めることができる。この場合は、さらにＬ／Ｃ×ｆが大きくなり、１０１３程度となる。
実際の回路例として、背景技術欄で言及した「Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ，２００６，ｐ６７１−６７４」に記載されているように従来のＬＣＶＣＯにおいては６ＧＨｚ程度の発振周波数を得るために１ｎＨ程度のインダクタンスを使用するが、本発明においては１０ｎＨ程度の値を使用する。このときの容量値は、従来構造においては０．５ｐＦ程度の容量となるのに対して、本発明においては０．０５ｐＦ程度となる。このため、従来構造においてはインダクタンス値／容量値×周波数は１．２×１０１１程度であるのに対して、本発明においては１．２×１０１３程度と非常に大きい比率となる。
式（１）により、発振周波数は、Ｌ１とＣ１との積で決定される。ここで、Ｃ１＝２Ｃｖ＋Ｃ０であるため、Ｃ０があまりに大きいとＣｖを変化させた時の発振周波数の変化量が小さくなる。しかし、本発明においてはインダクタ配線の寄生容量が小さいため、この問題を回避できる。
図１７は、シミュレーションに用いたＬＣＶＣＯの回路例である。インダクタ、可変容量とＭＩＳＦＥＴで構成されている。インバータはｎ型ＭＩＳＦＥＴ  ＭＮ１，ＭＮ２とｐ型ＭＩＳＦＥＴ  ＭＰ１およびＭＰ２で構成され、さらに、電流源として使用するｐ型ＭＩＳＦＥＴ  ＭＰ３を持つ。発振周波数は可変容量の直列容量変化により可変となっており、制御電圧ＶＣＮＴで容量と周波数を変化させる。回路シミュレータＳＰＩＣＥにより、この回路をシミュレーションした結果について述べる。９０ｎｍノードのＣＭＯＳプロセスで、１Ｖで動作させることを仮定する。
図１８は、比較例としての従来構造の最上層配線を用いた０．５５ｎＨのインダクタンス値のインダクタ素子を用いた場合のＬＣＶＣＯ回路の発振波形のシミュレーション結果である。この回路においては、インバータと電流源のＭＩＳＦＥＴはゲート幅が１００μｍから１０００μｍの大きいものを使用している。図１８において、横軸は経過時間、縦軸は出力端子Ｏ１の電圧である。このインダクタの直列抵抗は、約１．９Ωである。図１８のように、出力端子Ｏ１の電圧は時系列で振動しており、５ＧＨｚ近辺の発振が起こる。
これを同じ０．５５ｎＨのインダクタンス値の最上層よりも下の配線層で形成したインダクタを用いた場合（本発明）のシミュレーション波形が、図１９である。このインダクタの直列抵抗は約２７Ωである。図のように振幅は徐々に減衰して行き、発振が停止する。これは、インダクタの直列抵抗により、図１において破線で示されたループにおける利得が１以下となるためである。
これに対し、最上層よりも下の配線層で形成したインダクタで、特にインダクタンス値を約２０倍の１０ｎＨとした場合（本発明）のシミュレーション結果が、図２０である。ここで、インダクタのインダクタンス値を約２０倍とすると共に、インバータと電流源を構成するＭＩＳＦＥＴのゲート幅を元の１／１０〜１／２０に縮小している。また、インダクタの直列抵抗は、約１８５Ωである。この回路においては、図２０のように発振が持続する。これは、式（４）により、インダクタンス値を大きくすることで高い利得が得られるためである。
次に、ＬＣＶＣＯの位相ノイズについて述べる。ＬＣＶＣＯの位相ノイズはオフセット周波数によって傾向が変化するが、１ＭＨｚ程度のオフセット周波数においては解析的には、以下の式（９）で与えられる。
2009041304.tif 000011
Ｑ：ＬＣ共振器のＱ値
Ｐｓｉｇ：ＬＣ共振器の信号の電力
ｆ０：中心周波数
Δｆ：オフセット周波数
また、インダクタのＱ値は簡単な近似においては図１３の等価回路より、以下の式（１０）で与えられる。
2009041304.tif 000012
即ち、同じインダクタンス値を持つインダクタであれば、直列抵抗が大きいほどＱ値が小さくなる。図２１は、図１８と図１９とのシミュレーションのインダクタのＱ値を比較したものである。図２１のように、本発明のインダクタのＱ値は直列抵抗が高いため、同じインダクタンス値の従来のＬＣＶＣＯのインダクタよりも小さい。ただし、Ｑ値が０となる周波数である自己共振周波数で比較すると、本発明のインダクタの方が高い。これは、前述のように配線幅を縮小することによって配線の寄生容量を小さくすることができるためである。このため、本発明のインダクタは、従来のインダクタよりも高い周波数で発振させることができる。
Ｑ値の小さい本発明のインダクタを使用すると、式（９）により、位相ノイズが大きくなる。しかし、式（９）により、位相ノイズはオフセット周波数Δｆに対してΔｆが大きいほど小さくなることが分かる。即ち、必要な周波数のｎ倍の周波数で発振させてからこの出力をｎ分周すると、図２２のように位相ノイズを小さくできる。図２２においては、４倍の周波数で発振させ、それを４分周した場合と、１倍の周波数で発振させた場合との発振のスペクトラムである。図２２のように、分周することでスペクトラムの半値幅が狭まり、位相ノイズが改善する。式（９）によってｎ倍で発振させてｎ分周した場合は、位相ノイズは、２０×ｌｏｇ（ｎ）ｄＢ小さくなる。図２３は、これを実現する回路のブロック図である。発振器の発振周波数ｎ×ｆをｎ分周器に入力して、ｆの周波数を出力する。この方式を実現するためには、ＬＣＶＣＯを必要以上に高い周波数で発振させなければならない。しかし、本発明のＬＣＶＣＯで使用するインダクタは自己共振周波数が高いため、従来のインダクタよりも高い発振周波数を実現可能である。
次に、ＬＣＶＣＯ回路を試作した結果について述べる。６層のＣｕ配線を持つ９０ｎｍノードのＣＭＯＳプロセスで試作した。このプロセスにおいては、最上層のＭ６のみが膜厚０．９μｍと厚膜の配線で、他の配線は０．３μｍ以下の薄膜配線である。インダクタは、６層のうち、薄膜配線Ｍ２〜Ｍ５の４層を使用して形成した。インダクタとしては、図２０のシミュレーションに用いた約１０ｎＨのものを使用している。図２４は、このチップの写真を模した図である。回路の大きさは４４×２７μｍと、従来の最上層の厚膜配線を用いたＬＣＶＣＯに比べて１／２０以下の面積となっている。図２５は、発振周波数の制御電圧ＶＣＮＴ依存性を示している。電源電圧は１．２Ｖとしている。図２５のようにインダクタの配線抵抗が高いにも拘わらず、正常な発振が得られており、ＶＣＮＴを０〜１Ｖに変化させることで４．７〜６．０ＧＨｚの発振周波数の変化が得られている。
図２６は、図２３のブロック図を実現する回路図である。ＶＣＯは、約２１ＧＨｚで発振する。これに使用するインダクタのインダクタンス値は、約２ｎＨである。この出力をＤ型フリップフロップで構成されたスタティック型の２分周器２個を用いて約５．２５ＧＨｚに分周する。これにより、位相ノイズの改善が可能である。図２７は、図２６の回路を試作したチップの写真を模した図である。使用したプロセスは図２４と同じであって、インダクタも同じくＭ２〜Ｍ５の４層を使用している。インダクタンスが小さい分だけインダクタの面積は小さくなるが、分周器の面積が加わるため、回路の大きさは３２×３９μｍであり、図２４とほぼ同じである。
図２８は、約５ＧＨｚの信号を図２４のチップで直接発振させる場合と、図２７の４分周させる場合とでの、位相ノイズのオフセット周波数依存性である。オフセット周波数１ＭＨｚ近辺の位相ノイズを比較すると、４分周回路は、１０ｄＢ程度低ノイズ化しており、分周の効果が現れている。
以下、本発明の実施例を説明する。
【実施例１】
【０００６】
図２９は、本発明の実施例１による発振回路としてのＬＣＶＣＯの概念的な平面図である。図３０は図２９のインダクタの切断線α−βに沿った断面図である。図２９において、本ＬＣＶＣＯは、２つのインバータＩＮＶ１およびＩＮＶ２を使用したインバータ回路と、インダクタと、容量可変のキャパシタ（バラクタ）とによって構成されている。
ここで、インダクタ配線は、図示のごとく、最上層配線よりも下の複数の配線層で形成されている。このインダクタ配線は、各配線層で複数周回してから他の配線層に移動する。これにより、インダクタの面積縮小が可能となる。図２９において、点Ａからインダクタに入力された信号は、中層配線を３周して点Ｂで下層配線に移動し、下層配線を３周してから点Ｃでインダクタから出力される。点Ａおよび点Ｃはインダクタに隣接するインバータ回路の出力点ＯＵＴ１，ＯＵＴ２に接続される。このインバータ回路は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとの双方を用いたＣＭＯＳ型とする。
【実施例２】
【０００７】
図５は本発明の実施例２による発振回路としてのＬＣＶＣＯの概念的な平面図である。図５は、図５のインダクタの切断線α−βに沿った断面図である。図５において、本ＬＣＶＣＯは、２つのインバータＩＮＶ１およびＩＮＶ２を使用したインバータ回路と、インダクタと、容量可変のキャパシタ（バラクタ）とによって構成されている。
インダクタ配線は、図示のように、最上層配線よりも下の複数の配線層で形成されている。このインダクタ配線は、１周する毎にビアを介して上または下の配線層に移動する。点Ａからインダクタに入力された信号は、中層配線を１周して点Ｂで下層配線に移動し、下層配線を１周してから内側の周回に移動して１周してから、点Ｃで中層配線に移動し、中層配線１周してから内側の周回に移動して１周してから、点Ｄで下層配線に移動し、下層配線を１周してから内側の周回に移動して１周してから、点Ｅで中層配線に移動し、中層配線１周してから点Ｆでインダクタから出力される。このような配線構造とすることで、各配線層で複数周回してから他の配線層に移動する構造よりも配線容量を低減できる。このＬＣＶＣＯのインバータ回路は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとの双方を用いたＣＭＯＳ型とする。
【実施例３】
【０００８】
図３１は、本発明の実施例３による発振回路としてのＬＣＶＣＯの概念的な平面図である。図３１において、本ＬＣＶＣＯは、２つのインバータＩＮＶ１およびＩＮＶ２を使用したインバータ回路と、２つのインダクタ、即ち、インダクタＬ１および追加インダクタＬ２と、追加インダクタＬ２の入出力端ＧおよびＪ間に両端が接続された可変抵抗とによって構成されている。インダクタＬ１は、インバータ回路と共に発振器を構成している。可変抵抗は、例えば、ＭＩＳＦＥＴのソースとドレインとの間の抵抗を使用する。インダクタＬ１およびＬ２はそれぞれ、最上層配線よりも下の複数の配線層（複数の第２の配線層）によって形成されている。
図３１において、点ＡからインダクタＬ１に入力された信号は、中層配線を１周して点Ｂで下層配線に移動し、下層配線を１周してから内側の周回に移動して１周してから、点Ｃで中層配線に移動し、中層配線１周してから内側の周回に移動して１周してから、点Ｄで下層配線に移動し、下層配線を１周してから内側の周回に移動して１周してから、点Ｅで中層配線に移動し、中層配線１周してから点ＦでインダクタＬ１から出力される。
一方、点Ｇから追加インダクタＬ２に入力された信号は、中層配線を１周して点Ｈで下層配線に移動し、下層配線を１周してから内側の周回に移動して１周してから、Ｉ点で中層配線に移動し、中層配線１周してから点ＪでインダクタＬ２から出力される。
このとき、インダクタＬ１，Ｌ２の自己インダクタンスをＬ１，Ｌ２、インダクタＬ１およびＬ２の相互インダクタンスをＭ、インダクタＬ１の直列抵抗をＲ１、インダクタＬ２の直列抵抗をＲ２、可変抵抗の抵抗値をＲｖとすると、インダクタＬ１側の両端からみたインダクタンスならびに直列抵抗は、以下の式（１１）ならびに式（１２）となる。
2009041304.tif 000013
結合係数ｋは、Ｌ１とＬ２との磁気的カップリングの度合いを表し、０〜１の値をとる。この式（１３）により、インダクタＬ１のインダクタンス値は、抵抗値Ｒｖで変化させることができることが分かる。さらに、式（２）により、ＬＣＶＣＯの発振周波数は、Ｌ１の平方根に反比例するため、抵抗値ＲｖによってＬＣＶＣＯの発振周波数が制御できる。このときのＬＣＶＣＯの発振周波数は、式（１１）のインダクタンス値と、インバータと、インダクタＬ１が持つ寄生容量とによって決定される。
【実施例４】
【０００９】
本発明の実施例４による発振回路は、容量固定のキャパシタを有している点で、図３に示された実施例３による発振回路と異なっている。このため、同一または同様の部分については、説明を省略する。
図３２は、本発明の実施例４による発振回路としてのＬＣＶＣＯの概念的な平面図である。図３２において、本ＬＣＶＣＯは、２つのインバータＩＮＶ１およびＩＮＶ２を使用したインバータ回路と、２つのインダクタ、即ち、インダクタＬ１および追加インダクタＬ２と、容量固定のキャパシタと、可変抵抗とによって構成されている。本発振回路の発振周波数も、可変抵抗の抵抗値で変化させることができる。
【実施例５】
【００１０】
図９は、本発明の実施例５による発振回路としてのＬＣＶＣＯにおけるインダクタ配線の断面図である。図９において、配線幅ｗを配線厚ｔよりも大きくすると、縦に重なるインダクタ配線間の容量Ｃｖを、横に並ぶインダクタ配線間の容量Ｃｈよりも大きくすることができる。よって、３Ｄソレノイド構造による実効的な配線寄生容量の低減が期待できる。また、図９において、インダクタ配線間の間隔ｓをインダクタ配線の層間膜の膜厚ｈよりも大きくすることにより、さらにＣｖをＣｈよりも大きくすることができる。
【実施例６】
【００１１】
図２３は、本発明の実施例６による発振回路としてのＬＣＶＣＯの発振周波数を分周する回路のブロック図である。図２３においては、本ＬＣＶＣＯの出力を分周器に入力して、１／ｎ（ｎは整数）倍とする。ＬＣＶＣＯの発振周波数は式（１）のようにＬ１の平方根に反比例するため、低い周波数で発振させるには大きいインダクタンス値が必要となり、チップ面積が増大する。しかし、本実施例のごとく分周器を用いることによってＬＣＶＣＯ発振周波数を高くすることができ、チップ面積を縮小することができる。さらに、分周することによって位相ノイズを改善できる。
以下に、本願発明の実施の態様１〜１３を列挙する。
１）  半導体基板に搭載されたオンチップ型の発振回路であって、該半導体基板には、第１の配線層（図５の上層）と、該第１の配線層よりも厚さが薄い複数の第２の配線層（図５の中層、下層）とが相互に積層して形成されており、
前記複数の第２の配線層によって構成されたインダクタ（図５のインダクタ）と、
ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを含むインバータ回路（図５のインバータ回路）とを有し、
前記インダクタは、前記インバータ回路の負荷として働くように該インバータ回路に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量とが共振する周波数で発振し、
前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴは、互いのドレイン同士が接続されていると共に、当該接続点に前記インダクタの出力（図５のＡ、Ｂ）が接続されていることを特徴とする発振回路。
２）  半導体素子もしくは前記第１または前記第２の配線層（図５の上層もしくは中層および下層）を利用して構成されたキャパシタをさらに有し、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されている態様１に記載の発振回路。
３）  前記インダクタと磁気的に結合した追加インダクタ（図３１のＬ２）をさらに有し、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子（図３１の可変抵抗）の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される態様１に記載の発振回路。
４）  半導体素子もしくは前記第１または前記第２の配線層を利用して構成されたキャパシタ（図３２の可変抵抗）と、前記インダクタと磁気的に結合した追加インダクタ（図３２のＬ２）とをさらに有し、
前記キャパシタは、容量値固定であり、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴ（図３２のインバータＩＮＶ１およびＩＮＶ２に含まれる）のドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されており、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される態様１に記載の発振回路。
５）  前記インダクタを構成する前記複数の第２の配線層は、相互に積層する第１〜第ｎの層（図８のＬ１０、Ｌ２０（ｎ＝２））を含み、
前記第１〜前記第ｎの層（図８のＬ１０、Ｌ２０）は、それぞれ最外周の第１の周回（図８のＬ１１、Ｌ２１）から最内周の第ｍの周回（図８のＬ１２、Ｌ２２（ｍ＝２））まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記複数の第２の配線層のうちの上下に隣り合う配線層は、互いの電流方向が同じになるように、各々途切れた位置で互いにビア（図８のビア）によって接続されており、
前記複数の第２の配線層のうちの最上層または最下層の配線層における内側と外側に隣り合う周回は、互いの電流方向が互いに同じになるように、各々途切れた位置で互いに接続されており、
前記第１の層の前記第１の周回のうち他の周回に接続されていない端から、該第１の層または前記第ｎの層の第ｍの周回のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、前記複数の第２の配線層のそれぞれにおいて互いに隣り合って並ぶ周回同士の電流方向が同じである態様１に記載の発振回路。
６）  前記インダクタを構成する前記複数の第２の配線層は、相互に積層する第１〜第ｎの層（図８のＬ１０、Ｌ２０（ｎ＝２））を含み、
前記第１〜前記第ｎの層は、それぞれ最外周の第１の周回（図８のＬ１１、Ｌ２１）から最内周の第ｍの周回（図８のＬ１２、Ｌ２２（ｍ＝２））まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記第１〜前記第ｎの層（図８のＬ１０、Ｌ２０）はさらに、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されており、
第ｊ−１の層（図８のＬ１０（ｊ＝２））の第ｋ−１の周回（図８のＬ１１、Ｌ２１（ｋ＝２））の一端は、前記第ｊの層（図８のＬ２０）の前記第ｋ−１の周回（図８のＬ１１、Ｌ２１）の一端に、ビア（図８のビア）を介して接続されており、
第ｊの層（図８のＬ２０）の前記第ｋ−１の周回（図８のＬ１１、Ｌ２１）の他端は、ｊがｎよりも小さい場合は第ｊ＋１の層の前記第ｋ−１の周回の一端と接続されており、
前記第１の層（図８のＬ１０）の第ｋの周回（図８のＬ１２）の第２の層（図８のＬ２０）の接続されている側と逆の一端は、ｋがｍと同じ場合は該第１の層（図８のＬ１０）の前記第ｋ−１の周回（図８のＬ１１）の一端に接続されている一方、ｋがｍよりも小さい場合は該第１の層（図８のＬ１０）の第ｋ＋１の周回の一端に接続されており、
前記第ｎの層（図８のＬ２０）の第ｋの周回（図８のＬ２２）のうち前記第ｎ−１の層（図８のＬ１０）には接続されていない端は、ｋがｍと同じ場合は該第ｎの層（図８のＬ２０）の第ｋ−１の周回（図８のＬ２１）の一端に接続されている一方、ｋがｍよりも小さい場合は該第ｎの層（図８のＬ２０）の第ｋ＋１の周回の一端に接続されており、
前記第１の層（図８のＬ１０）の前記第１の周回（図８のＬ１１）のうち他の周回に接続されていない端から、該第１の層（図８のＬ１０）または前記第ｎの層（図８のＬ２０）の第ｍの周回（図８のＬ１０またはＬ２０）のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、
同一層において互いに隣り合って並ぶ周回同士の電流方向が同じである態様１に記載の発振回路。
７）  前記インダクタを構成する前記複数の第２の配線層（図８のＬ１０、Ｌ２０）は、上下に隣り合って積層する配線間の単位長さ辺りの容量（図９のＣｖ）が、同一層において隣り合って並ぶ配線間の単位長さ辺りの容量（図９のＣｈ）よりも、大きい態様５に記載の発振回路。
８）  前記インダクタを構成する前記複数の第２の配線層（図８のＬ１０、Ｌ２０）は、同一層において隣り合って並ぶ配線間の間隔（図９のｓ）が、上下に隣り合って積層する配線間の間隔（図９のｈ）よりも、大きい態様７に記載の発振回路。
９）  前記インダクタの配線幅（図９のｗ）は、該インダクタの配線厚である前記第２の配線層の厚さ（図９のｔ）よりも、大きい態様７に記載の発振回路。
１０）  前記インダクタのインダクタンス値を前記キャパシタの容量値で割った後に発振周波数を掛けた値は、１０１１以上である態様２または３に記載の発振回路。
１１）  前記インダクタの配線幅（図９のｗ）は、２μｍ以下である態様１に記載の発振回路。
１２）  前記インバータ回路に含まれるＭＩＳＦＥＴのゲート幅は、２０μｍ以下である態様１に記載の発振回路。
１３）  必要な周波数（図２３のｆ）の整数ｎ倍の周波数で発振し（図２３のｎ×ｆ）、この出力をｎ分周することで前記必要な周波数（図２３のｆ）を出力するように構成された態様１に記載の発振回路（図２３）。
【産業上の利用可能性】
【００１２】
以上説明した実施例に限定されることなく、本発明は、当該特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。
この出願は、２００７年９月２８日に出願された日本出願特願第２００７−２５６８３７号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２５】
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【図２６】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図２４】
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【図２７】
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【国際調査報告】
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