(57)【要約】  アクティブマトリクス基板に光センサを備えた表示装置において、前記光センサが、入射光を受光する光検出素子（Ｄ１）と、当該光センサへリセット信号を供給するリセット信号配線（ＲＳＴ）と、当該光センサへ読み出し信号を供給する読み出し信号配線（ＲＷＳ）と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子（Ｄ１）から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子（Ｍ２）とを備えている。前記センサスイッチング素子（Ｍ２）は、例えばダブルゲートＴＦＴまたはフローティングゲートＴＦＴなどの、２つの制御電極を有する４端子アンプである。
2009148084.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板に光センサを備えた表示装置であって、
前記光センサが、
入射光を受光する光検出素子と、
当該光センサへリセット信号を供給するリセット信号配線と、
当該光センサへ読み出し信号を供給する読み出し信号配線と、
前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備え、
前記センサスイッチング素子が、２つの制御電極を有する４端子アンプであることを特徴とする表示装置。
【請求項２】
前記４端子アンプが、前記制御電極としてトップゲートとボトムゲートとを有するダブルゲートＴＦＴである、請求項１に記載の表示装置。
【請求項３】
前記トップゲートが前記光検出素子の出力に接続され、前記ボトムゲートが前記読み出し信号配線に接続された、請求項２に記載の表示装置。
【請求項４】
前記トップゲートが前記読み出し信号配線に接続され、前記ボトムゲートが前記光検出素子の出力に接続された、請求項２に記載の表示装置。
【請求項５】
バックライトをさらに備え、
前記光センサが、前記光検出素子と前記バックライトとの間に遮光層をさらに備え、
前記遮光層と前記ボトムゲートとが同じ金属材料で形成されている、請求項２〜５のいずれか一項に記載の表示装置。
【請求項６】
前記遮光層と前記ボトムゲートとが同じ厚さを有する、請求項５に記載の表示装置。
【請求項７】
前記４端子アンプが、前記制御電極として２つのフローティングゲートを有するフローティングゲートＴＦＴである、請求項１に記載の表示装置。
【請求項８】
前記光検出素子が、光を受光する受光素子と、遮光層により遮光され暗電流を検出する参照用素子とを含み、
前記参照用素子からの出力を用いて前記受光素子の出力を補正する補正回路をさらに備えた、請求項１〜７のいずれか一項に記載の表示装置。
【請求項９】
前記受光素子と前記参照用素子とが、前記アクティブマトリクス基板の画素領域に設けられた、請求項８に記載の表示装置。
【請求項１０】
前記遮光層が、前記アクティブマトリクス基板に形成されたいずれかの金属層と同じ材料で形成された、請求項８または９に記載の表示装置。
【請求項１１】
前記遮光層が、前記アクティブマトリクス基板または対向基板に形成されたブラックマトリクスと同じ材料で形成された、請求項８または９に記載の表示装置。
【請求項１２】
前記光検出素子がフォトダイオードである、請求項１〜１１のいずれか一項に記載の表示装置。
【請求項１３】
前記制御電極の一方が前記読み出し信号配線に接続され、
前記制御電極の他方が前記フォトダイオードのカソードに接続された、請求項１２に記載の表示装置。
【請求項１４】
前記４端子アンプにおける制御電極以外の２端子の一方が定電位配線に接続され、
前記４端子アンプにおける制御電極以外の２端子の他方が、当該光センサからのセンサ信号出力配線に接続された、請求項１２に記載の表示装置。
【請求項１５】
前記フォトダイオードのアノードが、前記リセット信号配線に接続された、請求項１２〜１４のいずれか一項に記載の表示装置。
【請求項１６】
前記光検出素子がフォトトランジスタである、請求項１〜１１のいずれか一項に記載の表示装置。
【請求項１７】
前記光検出素子が、前記アクティブマトリクス基板の画素領域内に設けられた、請求項１〜１６のいずれか一項に記載の表示装置。
【請求項１８】
前記アクティブマトリクス基板に対向する対向基板と、
前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１〜１７のいずれか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光検出素子を有する光センサ付きの表示装置に関する。
【背景技術】
【０００２】
従来、例えばフォトダイオード等の光検出素子を画素内に備えたことにより、ディスプレイに近接した物体の画像を取り込むことが可能な、画像取り込み機能付の表示装置が提案されている。このような画像取り込み機能付き表示装置は、双方向通信用表示装置や、タッチパネル機能付き表示装置としての利用が想定されている。【０００３】
従来の画像取り込み機能付き表示装置では、アクティブマトリクス基板において、信号線および走査線、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、画素電極等の周知の構成要素を半導体プロセスによって形成する際に、同時に、フォトダイオードを画素内に作り込む（特許文献１、非特許文献１参照）。【０００４】
アクティブマトリクス基板上に形成される従来の光センサ（特許文献２，３）の一例を、図２３に示す。図２３に示す従来の光センサは、フォトダイオードＰＤ、コンデンサＣＩＮＴ、トランジスタＭ２から構成される。フォトダイオードＰＤのアノードには、リセット信号を供給するための配線ＲＳＴが接続されている。フォトダイオードＰＤのカソードには、コンデンサＣＩＮＴの電極の一方と、トランジスタＭ２のゲートが接続されている。トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。図２３において、フォトダイオードＰＤのカソードと、コンデンサＣＩＮＴの電極の一方と、トランジスタＭ２のゲートとの接続点の電位をＶＩＮＴと表記した。コンデンサＣＩＮＴの電極の他方は、読み出し信号を供給するための配線ＲＷＳに接続されている。【０００５】
この構成において、配線ＲＳＴへリセット信号、配線ＲＷＳへ読み出し信号を、それぞれ所定のタイミングで供給することにより、フォトダイオードで受光した光の量に応じたセンサ出力を得ることができる。ここで、図２４を参照し、図２３に示した従来の光センサの動作について説明する。なお、リセット信号のローレベル（例えば−４Ｖ）をＶＲＳＴ．Ｌ、リセット信号のハイレベル（例えば０Ｖ）をＶＲＳＴ．Ｈ、読み出し信号のローレベル（例えば０Ｖ）をＶＲＷＳ．Ｌ、読み出し信号のハイレベル（例えば８Ｖ）をＶＲＷＳ．Ｈ、とそれぞれ表す。【０００６】
まず、配線ＲＳＴへハイレベルのリセット信号ＶＲＳＴ．Ｈが供給されると（図２４においてｔ＝ＲＳＴのタイミング）、フォトダイオードＰＤは順方向バイアスとなり、トランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（１）で表される。【０００７】
ＶＩＮＴ  ＝  ＶＲＳＴ．Ｈ−ＶＦ      ・・・（１）
式（１）において、ＶＦはフォトダイオードＰＤの順方向電圧、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ−ＶＲＳＴ．Ｌ）であり、このときのＶＩＮＴはトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２はリセット期間において非導通状態となっている。【０００８】
次に、リセット信号がローレベルＶＲＳＴ．Ｌに戻ることにより、光電流の積分期間（図２４に示すＴＩＮＴの期間）が始まる。積分期間においては、フォトダイオードＰＤへの入射光量に比例した光電流がコンデンサＣＩＮＴから流れ出し、コンデンサＣＩＮＴを放電させる。これにより、積分期間の終了時におけるトランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（２）で表される。【０００９】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＦ−ΔＶＲＳＴ・ＣＰＤ／ＣＴ−ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ  …（２）
式（２）において、ＩＰＨＯＴＯは、フォトダイオードＰＤの光電流、ＴＩＮＴは、積分期間の長さである。積分期間においても、ＶＩＮＴがトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２は非導通状態となっている。ＣＰＤはフォトダイオードＰＤの容量である。ＣＴは、コンデンサＣＩＮＴの容量、フォトダイオードＰＤの容量ＣＰＤと、トランジスタＭ２の容量ＣＴＦＴとの総和である。【００１０】
積分期間が終わると、図２４に示すｔ＝ＲＷＳのタイミングで読み出し信号ＲＷＳが立ち上がることにより、読み出し期間が始まる。ここで、コンデンサＣＩＮＴに対して電荷注入が起こる。この結果、トランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（３）で表される。【００１１】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＦ−ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ＋ΔＶＲＷＳ・ＣＩＮＴ／ＣＴ  …（３）
ΔＶＲＷＳは、読み出し信号のパルスの高さ（ＶＲＷＳ．Ｈ−ＶＲＷＳ．Ｌ）である。これにより、トランジスタＭ２のゲートの電位ＶＩＮＴが閾値電圧よりも高くなるので、トランジスタＭ２は導通状態となり、各列において配線ＯＵＴの端部に設けられているバイアストランジスタ（図２４には図示せず）と共に、ソースフォロアアンプとして機能する。すなわち、トランジスタＭ２からの出力信号電圧は、積分期間におけるフォトダイオードＰＤの光電流の積分値に比例する。【００１２】
なお、図２４において、波線で示した波形は、フォトダイオードＰＤに光の入射が少ない場合の電位ＶＩＮＴの変化を表し、実線で示した波形は、フォトダイオードＰＤに外光が入射した場合の電位ＶＩＮＴの変化を表している。図２４のΔＶが、フォトダイオードＰＤへ入射した光の量に比例した電位差である。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−３８５７号公報
【特許文献２】国際公開第２００７／１４５３４６号パンフレット
【特許文献３】国際公開第２００７／１４５３４７号パンフレット
【非特許文献】
【００１４】
【非特許文献１】“Ａ  Ｔｏｕｃｈ  Ｐａｎｅｌ  Ｆｕｎｃｔｉｏｎ  Ｉｎｔｅｇｒａｔｅｄ  ＬＣＤ  Ｉｎｃｌｕｄｉｎｇ  ＬＴＰＳ  Ａ/Ｄ  Ｃｏｎｖｅｒｔｅｒ”，  Ｔ．Ｎａｋａｍｕｒａ等，  ＳＩＤ  ０５  ＤＩＧＥＳＴ，  ｐｐ１０５４−１０５５，  ２００５
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記した従来の光センサは、光電流を蓄積するためのコンデンサを有している。しかし、アクティブマトリクス基板上に光センサを作り込む場合に、光センサのサイズは極力小さく、また、光センサの構成部品が極力少ない方が良い。例えば、上述のように光センサを画素内に形成する場合は、光センサの構成部品の占有面積が小さい方が、開口率が高くなるので好ましい。また、光センサを画素領域外に配置する場合であっても、額縁領域が狭い方が良い等の理由により、光センサは小さい方が良い。【００１６】
そこで、本発明は上記の課題を鑑み、光センサ付き表示装置において、光センサのサイズを低減することを目的とする。
【課題を解決するための手段】
【００１７】
本発明にかかる表示装置は、上記の課題を解決するために、アクティブマトリクス基板に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備え、前記センサスイッチング素子が、２つの制御電極を有する４端子アンプであることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、光センサ付き表示装置において、光センサのサイズを低減することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の一実施形態にかかる表示装置の概略構成を示すブロック図である。
【図２】図２は、本発明の第１の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。
【図３】図３（ａ）は、第１の実施形態の光センサの平面図である。図３（ｂ）は、図３（ａ）におけるＡ−Ｂ断面を示す断面図である。
【図４】図４（ａ）は、トランジスタＭ２のトップゲートの電位ＶＴＧと、ドレイン電流ＩＤと、ボトムゲートの電位ＶＢＧ（単位はＶ）との関係を示す特性図である。図４（ｂ）は、トランジスタＭ２のドレイン−ソース間の電位差ＶＤＳと、ドレイン電流ＩＤと、ボトムゲートの電位ＶＢＧとの関係を示す特性図である。
【図５】図５は、リセット信号と読み出し信号の波形をそれぞれ示すタイミングチャートである。
【図６】図６は、接続点ＩＮＴの電位ＶＩＮＴと、出力信号電圧ＶＳＯＵＴとの関係を示す説明図である。
【図７】図７は、本発明の一実施形態にかかる表示装置におけるセンサ駆動タイミングを示すタイミングチャートである。
【図８】図８は、センサ画素読み出し回路の内部構成を示す回路図である。
【図９】図９は、読み出し信号と、センサ出力と、センサ画素読み出し回路の出力との関係を示す波形図である。
【図１０】図１０は、センサカラムアンプの構成例を示す回路図である。
【図１１】図１１は、第２の実施形態にかかる光センサの等価回路図である。
【図１２】図１２（ａ）は、第２の実施形態の光センサの平面図である。図１２（ｂ）は、図１２（ａ）におけるＡ−Ｂ断面を示す断面図である。
【図１３】図１３は、第２の実施形態にかかる表示装置が備える光センサ回路と参照回路の等価回路図である。
【図１４】図１４は、図１３に示した構成の変形例にかかる光センサ回路と参照回路の等価回路図である。
【図１５】図１５は、第３の実施形態にかかる表示装置が備える光センサ回路と参照回路の等価回路図である。
【図１６】図１６は、第３の実施形態の光センサにおける入力信号（ＲＳＴ，ＲＷＳ）とＶＩＮＴとの関係を示す波形図である。
【図１７】図１７は、第３の実施形態の変形例にかかる表示装置が備える光センサ回路と参照回路の等価回路図である。
【図１８】図１８は、第３の実施形態の変形例にかかる光センサに印加される各種信号とＶＩＮＴとの関係を示す波形図である。
【図１９】図１９は、比較例として、図１５に示した構成においてリセット信号ＲＳＴの電位降下が急峻でなかった場合のＶＩＮＴの変化を示す波形図である。
【図２０】図２０は、第４の実施形態にかかる表示装置が備える一画素の構成の等価回路図である。
【図２１】図２１（ａ）は、フローティングゲートＴＦＴＭ６のコントロールゲートＣＧ１の電位ＶＣＧ１と、ドレイン電流ＩＤと、コントロールゲートＣＧ２の電位ＶＣＧ２との関係を示す特性図である。図２１（ｂ）は、フローティングゲートＴＦＴＭ６のドレイン−ソース間の電位差ＶＤＳと、ドレイン電流ＩＤと、コントロールゲートＣＧ２の電位ＶＣＧ２との関係を示す特性図である。
【図２２】図２２（ａ）は、フローティングゲートＴＦＴＭ６の構成を示す平面図である。図２２（ｂ）は、図２２（ａ）におけるＡ−Ａ矢視断面図である。図２２（ｃ）は、図２２（ａ）におけるＢ−Ｂ矢視断面図である。
【図２３】図２３は、従来の光センサの構成例を示す等価回路図である。
【図２４】図２４は、従来の光センサにリセット信号ＲＳＴと読み出し信号ＲＷＳが印加された場合のＶＩＮＴの波形図である。
【発明を実施するための形態】
【００２０】
本発明の一実施形態にかかる表示装置は、アクティブマトリクス基板に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備えている。なお、前記センサスイッチング素子は、２つの制御電極を有する４端子アンプである。
【００２１】
この構成によれば、センサスイッチング素子の制御電極のいずれかが、光電流を蓄積する容量として機能するので、従来のように別個に容量を形成する必要がない。このため、光センサ付き表示装置において、光センサのサイズを低減することができる。
【００２２】
前記４端子アンプとしては、前記制御電極としてトップゲートとボトムゲートとを有するダブルゲートＴＦＴを用いることができる。この構成において、前記トップゲートが前記光検出素子の出力に接続され、前記ボトムゲートが前記読み出し信号配線に接続された形態としても良いし、前記トップゲートが前記読み出し信号配線に接続され、前記ボトムゲートが前記光検出素子の出力に接続された形態としても良い。
【００２３】
また、ダブルゲートＴＦＴを備えた前記の表示装置において、バックライトをさらに備え、前記光センサが、前記光検出素子と前記バックライトとの間に遮光層をさらに備え、前記遮光層と前記ボトムゲートとが同じ金属材料で形成されている構成とすることが好ましい。遮光層とボトムゲートとを、同一工程で形成することが可能となり、製造効率が向上するからである。さらに、前記遮光層と前記ボトムゲートとが同じ厚さを有することがさらに好ましい。
【００２４】
あるいは、前記４端子アンプとしては、前記制御電極として２つのフローティングゲートを有するフローティングゲートＴＦＴを用いることもできる。
【００２５】
また、前記の表示装置において、前記光検出素子が、光を受光する受光素子と、遮光層により遮光され暗電流を検出する参照用素子とを含み、前記参照用素子からの出力を用いて前記受光素子の出力を補正する補正回路をさらに備えたことが好ましい。環境温度の変化によって光検出素子の特性が変化した場合に、これを補償できるからである。なお、前記受光素子と前記参照用素子とは、前記アクティブマトリクス基板の画素領域に設けられていても良いし、画素領域外にあっても良い。
【００２６】
前記遮光層が、前記アクティブマトリクス基板に形成されたいずれかの金属層（これらに限定されないが、例えば、アクティブ素子の電極、各種の配線、あるいは、半透過型液晶パネル等の場合に用いられる反射層、等）と同じ材料で形成された構成とすることが、より好ましい。同じ材料を利用することにより、遮光層とアクティブマトリクス基板上の他の金属層とを同一工程で形成することも可能となるので、製造工程を簡略化することができるからである。あるいは、前記遮光層を、前記アクティブマトリクス基板または対向基板に形成されたブラックマトリクスと同じ材料で形成することも、同じ理由により好ましい。
【００２７】
また、前記光検出素子としては、フォトダイオードを用いることができる。この場合に、前記制御電極の一方が前記読み出し信号配線に接続され、前記制御電極の他方が前記フォトダイオードのカソードに接続された構成とすることができる。あるいは、前記４端子アンプにおける制御電極以外の２端子の一方が定電位配線に接続され、前記４端子アンプにおける制御電極以外の２端子の他方が、当該光センサからのセンサ信号出力配線に接続された構成としても良い。あるいは、前記光検出素子として、フォトトランジスタを用いることも可能である。
【００２８】
前記光検出素子は、前記アクティブマトリクス基板の画素領域内に設けられていても良いし、画素領域外であっても良い。
【００２９】
また、前記の表示装置は、アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた液晶表示装置として実施することができる。
【００３０】
以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、画像取り込み機能を有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
【００３１】
また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
【００３２】
［第１の実施形態］
最初に、図１および図２を参照しながら、本発明の第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の構成について説明する。
【００３３】
図１は、本発明の一実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板１００の概略構成を示すブロック図である。図１に示すように、アクティブマトリクス基板１００は、ガラス基板上に、画素領域１、ディスプレイゲートドライバ２、ディスプレイソースドライバ３、センサカラム（ｃｏｌｕｍｎ）ドライバ４、センサロウ（ｒｏｗ）ドライバ５、バッファアンプ６、ＦＰＣコネクタ７を少なくとも備えている。また、画素領域１内の光検出素子（後述）で取り込まれた画像信号を処理するための信号処理回路８が、前記ＦＰＣコネクタ７とＦＰＣ９とを介して、アクティブマトリクス基板１００に接続されている。
【００３４】
なお、アクティブマトリクス基板１００上の上記の構成部材は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図１においてアクティブマトリクス基板１００上に示した上記の構成部材の少なくとも一部が、ＦＰＣ９上に実装されることも考えられる。アクティブマトリクス基板１００は、全面に対向電極が形成された対向基板（図示せず）と貼り合わされ、その間隙に液晶材料が封入される。
【００３５】
画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサが設けられている。図２は、アクティブマトリクス基板１００の画素領域１における画素と光センサとの配置を示す等価回路図である。図２の例では、１つの画素が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の絵素によって形成され、この３絵素で構成される１つの画素内に、１つの光センサが設けられている。画素領域１は、Ｍ行×Ｎ列のマトリクス状に配置された画素と、同じくＭ行×Ｎ列のマトリクス状に配置された光センサとを有する。なお、上述のとおり、絵素数は、Ｍ×３Ｎである。
【００３６】
このため、図２に示すように、画素領域１は、画素用の配線として、マトリクス状に配置されたゲート線ＧＬおよびソース線ＣＯＬを有している。ゲート線ＧＬは、ディスプレイゲートドライバ２に接続されている。ソース線ＣＯＬは、ディスプレイソースドライバ３に接続されている。なお、ゲート線ＧＬは、画素領域１内にＭ行設けられている。以下、個々のゲート線ＧＬを区別して説明する必要がある場合は、ＧＬｉ（ｉ＝１〜Ｍ）のように表記する。一方、ソース線ＣＯＬは、上述のとおり、１つの画素内の３絵素にそれぞれ画像データを供給するために、１画素につき３本ずつ設けられている。ソース線ＣＯＬを個々に区別して説明する必要がある場合は、ＣＯＬｒｊ，ＣＯＬｇｊ，ＣＯＬｂｊ（ｊ＝１〜Ｎ）のように表記する。
【００３７】
ゲート線ＧＬとソース線ＣＯＬとの交点には、画素用のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）Ｍ１が設けられている。なお、図２では、赤色、緑色、青色のそれぞれの絵素に設けられている薄膜トランジスタＭ１を、Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと表記している。薄膜トランジスタＭ１のゲート電極はゲート線ＧＬへ、ソース電極はソース線ＣＯＬへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、図２に示すように、薄膜トランジスタＭ１のドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＬＣが形成される。また、ドレイン電極とＴＦＴＣＯＭとの間に補助容量ＬＳが形成されている。
【００３８】
図２において、１本のゲート線ＧＬｉと１本のソース線ＣＯＬｒｊとの交点に接続された薄膜トランジスタＭ１ｒによって駆動される絵素は、この絵素に対応するように赤色のカラーフィルタが設けられ、ソース線ＣＯＬｒｊを介してディスプレイソースドライバ３から赤色の画像データが供給されることにより、赤色の絵素として機能する。また、ゲート線ＧＬｉとソース線ＣＯＬｇｊとの交点に接続された薄膜トランジスタＭ１ｇによって駆動される絵素は、この絵素に対応するように緑色のカラーフィルタが設けられ、ソース線ＣＯＬｇｊを介してディスプレイソースドライバ３から緑色の画像データが供給されることにより、緑色の絵素として機能する。さらに、ゲート線ＧＬｉとソース線ＣＯＬｂｊとの交点に接続された薄膜トランジスタＭ１ｂによって駆動される絵素は、この絵素に対応するように青色のカラーフィルタが設けられ、ソース線ＣＯＬｂｊを介してディスプレイソースドライバ３から青色の画像データが供給されることにより、青色の絵素として機能する。
【００３９】
なお、図２の例では、光センサは、画素領域１において、１画素（３絵素）に１つの割合で設けられている。ただし、画素と光センサの配置割合は、この例のみに限定されず、任意である。例えば、１絵素につき１つの光センサが配置されていても良いし、複数画素に対して１つの光センサが配置された構成であっても良い。
【００４０】
光センサは、図２に示すように、光検出素子としてのフォトダイオードＤ１と、トランジスタＭ２とから構成される。図２の例では、ソース線ＣＯＬｒが、センサカラムドライバ４から定電圧ＶＤＤを光センサへ供給するための配線ＶＤＤを兼ねている。また、ソース線ＣＯＬｇが、センサ出力用の配線ＯＵＴを兼ねている。
【００４１】
トランジスタＭ２は、２つのゲートを有するＴＦＴ（以下、ダブルゲートＴＦＴと称する）である。ここで、トランジスタＭ２において、下層（ガラス基板側）にあるゲートをボトムゲート、上層にあるゲートをトップゲートと称する。図２の例では、トップゲートは、配線ＲＷＳに接続されて読み出し信号が印加される。ボトムゲートは、フォトダイオードＤ１のカソードに接続される。トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。フォトダイオードＤ１のアノードには、リセット信号を供給するための配線ＲＳＴが接続されている。
【００４２】
ここで、図３（ａ）および図３（ｂ）を参照し、本実施形態の光センサの一構成について説明する。図３（ａ）は、本実施形態の光センサの平面図である。図３（ｂ）は、図３（ａ）におけるＡ−Ｂ断面を示す断面図である。
【００４３】
図３（ａ）および図３（ｂ）に示すように、フォトダイオードＤ１およびトランジスタＭ２は、アクティブマトリクス基板１００のガラス基板３０上に、半導体プロセスによって形成されている。フォトダイオードＤ１は、遮光層１１、ゲート絶縁膜３１、半導体層１２、ゲート絶縁膜３２、絶縁層３３が、この順に積層されて構成されている。なお、ここに図示した各層の他に、ベースコート層などが設けられていても良い。フォトダイオードＤ１の半導体層１２は、例えば、ラテラル構造のＰＮ接合またはＰＩＮ接合を有する。半導体層１２のアノードが、コンタクト１３を介してリセット信号配線ＲＳＴに接続されている。トランジスタＭ２は、ガラス基板３０上に、ボトムゲート２１、ゲート絶縁膜３１、半導体層２２、ゲート絶縁膜３２、トップゲート２４、絶縁層３３が、この順に積層されて構成されている。フォトトランジスタＤ１の半導体層１２のカソードが、コンタクト１３，配線１５、コンタクト２３を介して、トランジスタＭ２のボトムゲート２１に接続されている。トップゲート２４は、読み出し信号配線ＲＷＳに接続されている。
【００４４】
遮光層１１は、バックライト（図示せず）からの光がフォトダイオードＤ１の半導体層１２へ入射しないようにするために設けられている。トランジスタＭ２のボトムゲート２１は、遮光層１１と同じ材料を用いて、同じ膜厚に、同一工程によって形成されていることが好ましい。
【００４５】
上記の構成にかかるトランジスタＭ２において、ボトムゲートに印加する電圧を変化させることにより、トランジスタＭ２の閾値電圧を制御することができる。図４（ａ）は、トランジスタＭ２のトップゲートの電位ＶＴＧ（単位はＶ）と、ドレイン電流ＩＤ（単位はＡ）と、ボトムゲートの電位ＶＢＧ（単位はＶ）との関係を示す特性図である。また、図４（ｂ）は、トランジスタＭ２のドレイン−ソース間の電位差ＶＤＳ（単位はＶ）と、ドレイン電流ＩＤ（単位はＡ）と、ボトムゲートの電位ＶＢＧ（単位はＶ）との関係を示す特性図である。なお、図４（ａ）においては、ドレインとソースとの間の電位差が０．１Ｖの場合の特性を示し、図４（ｂ）においては、トランジスタＭ２のトップゲートの電位ＶＴＧが５Ｖの場合の特性を示したが、これらはあくまでも一例であって、本発明に適用可能なダブルゲートＴＦＴの特性をこの例にのみ限定する趣旨ではない。
【００４６】
なお、トランジスタＭ２としてダブルゲートＴＦＴを用いることによる利点は、以下のとおりである。まず、ボトムゲートの容量が、フォトダイオードＤ１からの光電流を放電する容量ＣＢＧとして機能するので、図２３に示した従来の光センサのように、コンデンサＣＩＮＴを別途に設ける必要がない。本実施形態の光センサは、上記従来の光センサに比べて、コンデンサが不要な分だけ構成部品の点数が少なくて済み、画素の開口率を向上させることができる。
【００４７】
また、本実施形態の容量ＣＢＧは、トランジスタＭ２のトップゲートにより、その上層に形成されている画素電極からシールドされている。したがって、画素への書き込みに伴う画素電極の電位変動によって容量ＣＢＧが影響を受けることなく、安定したセンサ出力が可能となる。さらに、本実施形態の光センサによれば、以下の利点もある。すなわち、図２３に示した従来の構成では、光の感受性の大きさ（ダイオードサイズ）が読み出し電圧と読み出しスピードに直接影響を与えるため、両者のバランスを考慮して、容量とダイオードサイズを決定する必要があった。一方、本実施形態の構成によれば、受光によるボトムゲートの電圧変化によりトランジスタの閾値を制御した上で読み出しを行うため、光感受性（図２３の構成におけるダイオードサイズ）とは関係なく、読み出し電圧と読み出しスピードとを設定でき、両者を別個に最適化することができる。
【００４８】
配線ＲＳＴ，ＲＷＳは、センサロウドライバ５に接続されている。これらの配線ＲＳＴ，ＲＷＳは１行毎に設けられているので、以降、各配線を区別する必要がある場合は、ＲＳＴｉ，ＲＷＳｉ（ｉ＝１〜Ｍ）のように表記する。
【００４９】
センサロウドライバ５は、所定の時間間隔ｔｒｏｗで、図２に示した配線ＲＳＴｉとＲＷＳｉとの組を順次選択していく。これにより、画素領域１において信号電荷を読み出すべき光センサの行（ｒｏｗ）が順次選択される。
【００５０】
なお、図２に示すように、配線ＯＵＴの端部には、絶縁ゲート型電界効果トランジスタＭ３のドレインが接続されている。また、このトランジスタＭ３のドレインには、出力配線ＳＯＵＴが接続され、トランジスタＭ３のドレインの電位ＶＳＯＵＴが、光センサからの出力信号としてセンサカラムドライバ４へ出力される。トランジスタＭ３のソースは、配線ＶＳＳに接続されている。トランジスタＭ３のゲートは、参照電圧配線ＶＢを介して、参照電圧電源（図示せず）に接続されている。
【００５１】
ここで、図５を参照し、画素領域１からのセンサ出力の読み出しについて説明する。図５は、光センサへ配線ＲＳＴから供給されるリセット信号と配線ＲＷＳから供給される読み出し信号の波形をそれぞれ示すタイミングチャートである。図５に示すように、リセット信号のハイレベルＶＲＳＴ．Ｈは０Ｖ、ローレベルＶＲＳＴ．Ｌは−２Ｖである。この例では、リセット信号のハイレベルＶＲＳＴ．ＨはＶＳＳに等しい。また、読み出し信号のハイレベルＶＲWＳ．Ｈは５Ｖ、ローレベルＶＲWＳ．Ｌは０Ｖである。この例では、読み出し信号のハイレベルＶＲWＳ．ＨがＶＤＤに等しく、ローレベルＶＲWＳ．ＬがＶＳＳに等しい。
【００５２】
まず、センサロウドライバ５から配線ＲＳＴへ供給されるリセット信号がローレベル（−２Ｖ）から立ち上がってハイレベル（０Ｖ）になると、フォトダイオードＤ１は順方向バイアスとなり、接続点ＩＮＴの電位ＶＩＮＴは、下記の式（４）で表される。なお、接続点ＩＮＴの電位ＶＩＮＴは、トランジスタＭ２のボトムゲートの電位に等しい。
【００５３】
ＶＩＮＴ  ＝  ＶＲＳＴ．Ｈ−ＶＦ      ・・・（４）
式（４）において、ＶＲＳＴ．Ｈは、リセット信号のハイレベルである０Ｖであり、ＶＦはフォトダイオードＤ１の順方向電圧、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ−ＶＲＳＴ．Ｌ）であり、このリセット時にトップゲートに印加されている読み出し信号ＲＷＳは０Ｖであるので、トランジスタＭ２はリセット期間において非導通状態となっている。
【００５４】
次に、リセット信号がローレベルＶＲＳＴ．Ｌに戻ることにより、光電流の積分期間（ｔＩＮＴ）が始まる。積分期間においては、フォトダイオードＤ１への入射光量に比例した光電流がボトムゲートから流れ出し、ボトムゲートの容量ＣＢＧを放電させる。これにより、積分期間の終了時における接続点ＩＮＴの電位ＶＩＮＴは、下記の式（５）で表される。
【００５５】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＦ−ΔＶＲＳＴ・ＣＰＤ／ＣＴ−ＩＰＨＯＴＯ・ｔＩＮＴ／ＣＴ  …（５）
式（５）において、ＩＰＨＯＴＯは、フォトダイオードＤ１の光電流、ｔＩＮＴは、積分期間の長さである。積分期間においても、トップゲートに印加されている読み出し信号ＲＷＳは０Ｖであるので、トランジスタＭ２は非導通状態のままである。ＣＰＤはフォトダイオードＤ１の容量である。ＣＴは、接続点ＩＮＴの総容量であり、ボトムゲートの容量ＣＢＧと、フォトダイオードＤ１の容量ＣＰＤと、トランジスタＭ２の寄生容量ＣＰＡＲとの総和である。
【００５６】
積分期間が終わると、図５に示すように、読み出し信号ＲＷＳがハイレベルに切り替わることにより、読み出し期間が始まる。読み出し信号ＲＷＳがハイレベル（５Ｖ）になると、トランジスタＭ２は導通状態となる。トランジスタＭ２は、導通状態となると、各列において配線ＯＵＴの端部に設けられているバイアストランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧ＶＳＯＵＴは、積分期間ｔＩＮＴにおいてフォトダイオードＤ１が受光した光量の関数となる。
【００５７】
図６は、接続点ＩＮＴの電位ＶＩＮＴと、出力信号電圧ＶＳＯＵＴとの関係を示す説明図である。積分期間における電位ＶＩＮＴの変化率は、周囲の明るさに依存する。周囲がかなり明るい場合、図６の上側のグラフにおいてラインＨで示すように、接続点ＩＮＴの電位ＶＩＮＴは急激に降下し、積分期間の途中で飽和状態となる。また、周囲の明るさが中程度である場合は、同グラフにおいてラインＭで示すように、接続点ＩＮＴの電位ＶＩＮＴは比較的ゆるやかに降下する。周囲が暗い場合、同グラフにおいてラインＬに示すように、接続点ＩＮＴの電位ＶＩＮＴはさらにゆるやかに降下する。また、図６の下側のグラフに示すように、トランジスタＭ２からの出力電流値ＩＭ２を表すラインＬ，Ｍ，Ｈと、トランジスタＭ３に流れる電流値ＩＭ３との交点が、出力信号電圧ＶＳＯＵＴを表す。図６の下側のグラフに示すように、出力信号電圧ＶＳＯＵＴの値は、積分期間における周囲光の明るさに応じて、ＶＤＤからＶＳＳまでの間で一意の値をとる。したがって、出力信号電圧ＶＳＯＵＴの値を、周囲の明るさを示す指標として用いることができる。
【００５８】
本実施形態では、前述したように、ソース線ＣＯＬｒ，ＣＯＬｇ，ＣＯＬｂを光センサ用の配線ＶＤＤ，ＯＵＴとして共用しているので、図７に示すように、ソース線ＣＯＬｒ，ＣＯＬｇ，ＣＯＬｂを介して表示用の画像データ信号を入力するタイミングと、センサ出力ＶＳＯＵＴを読み出すタイミングとを区別する必要がある。図７の例では、水平走査期間において表示用画像データ信号の入力が終わった後に、水平ブランキング期間等を利用して、センサ出力ＶＳＯＵＴの読み出しが行われる。
【００５９】
センサカラムドライバ４は、図１に示すように、センサ画素読み出し回路４１と、センサカラムアンプ４２と、センサカラム走査回路４３とを含む。センサ画素読み出し回路４１には、画素領域１からセンサ出力ＶＳＯＵＴを出力する配線ＳＯＵＴ（図２参照）が接続されている。図１において、配線ＳＯＵＴｊ（ｊ＝１〜Ｎ）により出力されるセンサ出力を、ＶＳＯＵＴｊと表記している。センサ画素読み出し回路４１は、センサ出力ＶＳＯＵＴｊのピークホールド電圧ＶＳｊを、センサカラムアンプ４２へ出力する。センサカラムアンプ４２は、画素領域１のＮ列の光センサにそれぞれ対応するＮ個のカラムアンプを内蔵しており、個々のカラムアンプでピークホールド電圧ＶＳｊ（ｊ＝１〜Ｎ）を増幅し、ＶＣＯＵＴとしてバッファアンプ６へ出力する。センサカラム走査回路４３は、センサカラムアンプ４２のカラムアンプをバッファアンプ６への出力へ順次接続するために、カラムセレクト信号ＣＳｊ（ｊ＝１〜Ｎ）を、センサカラムアンプ４２へ出力する。
【００６０】
ここで、図８および図９を参照し、画素領域１からセンサ出力ＶＳＯＵＴが読み出された後のセンサカラムドライバ４およびバッファアンプ６の動作について説明する。図８は、センサ画素読み出し回路４１の内部構成を示す回路図である。図９は、読み出し信号ＶＲＷＳと、センサ出力ＶＳＯＵＴと、センサ画素読み出し回路の出力ＶＳとの関係を示す波形図である。前述のように、読み出し信号がハイレベルＶＲＷＳ．Ｈになったとき、トランジスタＭ２が導通することにより、トランジスタＭ２，Ｍ３によりソースフォロアアンプが形成され、センサ出力ＶＳＯＵＴがセンサ画素読み出し回路４１のサンプルキャパシタＣＳＡＭに蓄積される。これにより、読み出し信号がローレベルＶＲＷＳ．Ｌになった後も、その行の選択期間（ｔｒｏｗ）中、センサ画素読み出し回路４１からセンサカラムアンプ４２への出力電圧ＶＳは、図８に示すように、センサ出力ＶＳＯＵＴのピーク値と等しいレベルに保持される。
【００６１】
次に、センサカラムアンプ４２の動作について、図１０を参照しながら説明する。図１０に示すように、センサ画素読み出し回路４１から、各列の出力電圧ＶＳｊ（ｊ＝１〜Ｎ）が、センサカラムアンプ４２のＮ個のカラムアンプへ入力される。図１０に示すように、各カラムアンプは、トランジスタＭ６，Ｍ７から構成されている。センサカラム走査回路４３によって生成されるカラムセレクト信号ＣＳｊが、１つの行の選択期間（ｔｒｏｗ）中に、Ｎ列のカラムのそれぞれに対して順次ＯＮとなることにより、センサカラムアンプ４２中のＮ個のカラムアンプのうちいずれか１つのみのトランジスタＭ６がＯＮとなり、そのトランジスタＭ６を介して、各列の出力電圧ＶＳｊ（ｊ＝１〜Ｎ）のいずれかのみが、センサカラムアンプ４２からの出力ＶＣＯＵＴとして出力される。バッファアンプ６は、センサカラムアンプ４２から出力されたＶＣＯＵＴをさらに増幅し、パネル出力（光センサ信号）Ｖｏｕｔとして信号処理回路８へ出力する。
【００６２】
なお、センサカラム走査回路４３は、上述のように光センサの列を１列ずつ走査するようにしても良いが、これに限定されず、光センサの列をインタレース走査する構成としても良い。また、センサカラム走査回路４３が、例えば４相等の多相駆動走査回路として形成されていても良い。
【００６３】
以上の構成により、本実施形態にかかる表示装置は、画素領域１において画素毎に形成されたフォトダイオードＤ１の受光量に応じたパネル出力ＶＯＵＴを得る。パネル出力ＶＯＵＴは、信号処理回路８に送られてＡ／Ｄ変換され、パネル出力データとしてメモリ（図示せず）に蓄積される。つまり、このメモリには、画素領域１の画素数（光センサ数）と同数のパネル出力データが蓄積されることとなる。信号処理回路８では、メモリに蓄積されたパネル出力データを用いて、画像取り込みやタッチ領域の検出等の各種信号処理を行う。なお、本実施形態では、信号処理回路８のメモリに、画素領域１の画素数（光センサ数）と同数のパネル出力データを蓄積するものとしたが、メモリ容量等の制約により、必ずしも画素数と同数のパネル出力データを蓄積することを要しない。
【００６４】
なお、上記の説明においては、トランジスタＭ２のボトムゲートにフォトダイオードＤ１のカソードが接続され、トップゲートに読み出し信号配線ＲＷＳが接続された構成を例示した。しかし、図１１に示すように、トランジスタＭ２のトップゲートにフォトダイオードＤ１のカソードが接続され、ボトムゲートに読み出し信号配線ＲＷＳが接続された構成も、第１の実施形態（変形例）である。この場合のトランジスタＭ２の平面図および断面図を、図１２（ａ）および（ｂ）に示す。図１２（ａ）および（ｂ）に示すように、この変形例では、トランジスタＭ２は、ボトムゲート２１が、コンタクト２６を介して読み出し信号配線ＲＷＳに接続されている。また、トップゲート２４が、コンタクト２５を介してフォトダイオードＤ１のカソードに接続されている。なお、この構成にかかる光センサの動作は、上述した動作と同様であるため、説明を省略する。
【００６５】
［第２の実施形態］
本発明の第２の実施形態にかかる表示装置について、以下に説明する。なお、上述の第１の実施形態において説明した構成と同様の機能を有する構成については、同じ参照符号を付記し、その詳細な説明を省略する。
【００６６】
第２の実施形態にかかる表示装置は、第１の実施形態で説明したように外光の明るさを検出する光センサ（受光素子）以外に、アクティブマトリクス基板１００の画素領域１における少なくとも一部の画素に、外光が入射しないよう遮光されたフォトダイオード（参照用素子）が設けられた構成である。すなわち、この構成においては、前記の遮光されたフォトダイオード（参照用素子）で暗電流を検出し、その検出結果を用いて光センサ（受光素子）の出力を補正する。すなわち、フォトダイオードの温度依存性を、参照用素子で検出した暗電流値で補償しようというものである。
【００６７】
参照用素子の遮光層は、アクティブマトリクス基板１００の画素領域１における画素駆動用のＴＦＴ（図２に示すＭ１ｒ，Ｍ１ｇ，Ｍ１ｂ）の電極と同じ材料、または、アクティブマトリクス基板１００または対向基板に設けられているブラックマトリクスと同じ材料を用いて、これらと同じプロセスによって同時に形成することが可能である。あるいは、アクティブマトリクス基板１００における各種の配線（例えばソース配線や、多層配線の場合にソース配線の上層に設けられる配線等）と同じ材料によって、この遮光層を形成することもできる。また、表示装置を半透過型液晶パネルとして構成する場合、反射層と同じ材料を用いても良い。
【００６８】
図１３は、第２の実施形態にかかる表示装置の一例であって、外光を受光するフォトダイオードＤ１（受光素子）を有する光センサ回路と、外光が入射しないよう遮光されたフォトダイオードＤ２（参照用素子）を有する参照回路とが、共通のＶＤＤ配線に接続するよう隣接して配置された構成の等価回路図である。なお、受光素子と参照用素子とを、どのような密度および割合で配置するかは、適宜の設計事項である。例えば、１列の参照用素子を用いて、隣接する１列の受光素子の出力を補正しても良いし、１列の参照用素子を用いて、近傍の複数列の受光素子の出力を補正しても良い。
【００６９】
図１３の構成において、参照回路においてはフォトダイオードＤ２が遮光されているので、外光の明るさに関わらず、暗電流成分のみがＶＳＯＵＴ（ＤＡＲＫ）として出力される。一方、光センサ回路においてはフォトダイオードＤ１は外光を受光し、その明るさに応じたＶＳＯＵＴ（ＰＨＯＴＯ）を出力する。したがって、ＶＳＯＵＴ（ＤＡＲＫ）によってＶＳＯＵＴ（ＰＨＯＴＯ）を補正することによって、温度依存性のない光センサ出力を得ることができる。
【００７０】
なお、図１３では、光センサ回路と参照回路とが共通のＶＤＤ配線に接続された構成を例示したが、図１４に示すように、光センサ回路と参照回路とが別個の隣接するＶＤＤ配線に接続された構成としても良い。この場合も、動作は図１３の構成と同様である。また、図１３および図１４に示す構成において、ＶＤＤ配線は、第１の実施形態において図２に示したようにいずれかのソースラインを兼用していても良いし、ソースラインとは別個の独立した配線であっても良い。
【００７１】
［第３の実施形態］
本発明の第３の実施形態にかかる表示装置について、以下に説明する。なお、上述の第１または第２の実施形態において説明した構成と同様の機能を有する構成については、同じ参照符号を付記し、その詳細な説明を省略する。
【００７２】
第３の実施形態にかかる表示装置は、図１５に示すように、第１の実施形態で説明した光センサにおいて、フォトダイオードＤ１の代わりにフォトトランジスタ（フォトＴＦＴ）Ｍ４を備えている点において、第１の実施形態と異なっている。
【００７３】
フォトトランジスタＭ４のゲートとソースは、共にリセット配線ＲＳＴへ接続されている。フォトトランジスタＭ４としては、移動度の高いポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴを用いることが可能である。なお、トランジスタＭ２も、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで実現することが可能である。したがって、トランジスタＭ２とフォトトランジスタＭ４とを同じ材料を用いて同時に形成することが可能である。
【００７４】
ここで、図１６を参照し、本実施形態にかかる光センサの動作について説明する。図１６は、第３の実施形態の光センサにおける入力信号（ＲＳＴ，ＲＷＳ）とＶＩＮＴとの関係を示す波形図である。なお、リセット信号ＲＳＴおよび読み出し信号ＲＷＳは、第１の実施形態において図５に示したものと同じである。本実施形態にかかる光センサにおいては、リセット信号ＲＳＴがハイレベルになったとき、トランジスタＭ２のゲート電極の電位ＶＩＮＴは、下記の式（６）で表される。
【００７５】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＴ，Ｍ２      …（６）
式（６）において、ＶＴ，Ｍ２はトランジスタＭ２の閾値電圧、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ−ＶＲＳＴ．Ｌ）であり、このとき、読み出し信号ＲＷＳは０Ｖであるので、トランジスタＭ２は非導通状態となっている。
【００７６】
次に、リセット信号がローレベルＶＲＳＴ．Ｌに戻ることにより、光電流の積分期間が始まる。積分期間においては、フォトトランジスタＭ４への入射光量に比例した光電流がボトムゲートの容量ＣＢＧから流れ出し、容量ＣＢＧを放電させる。これにより、積分期間の終了時におけるトランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（７）で表される。
【００７７】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＴ，Ｍ２−ΔＶＲＳＴ・ＣＳＥＮＳＯＲ／ＣＴ
−ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ                          …（７）
式（７）において、ＩＰＨＯＴＯは、フォトトランジスタＭ４の光電流、ＴＩＮＴは、積分期間の長さである。積分期間においても、読み出し信号ＲＷＳは０Ｖであるので、トランジスタＭ２は非導通状態となっている。ＣＳＥＮＳＯＲはフォトトランジスタＭ４の容量である。ＣＴは、ボトムゲートの容量ＣＢＧ、フォトトランジスタＭ４の容量ＣＳＥＮＳＯＲと、トランジスタＭ２の寄生容量ＣＴＦＴとの総和である。
【００７８】
積分期間が終わると、読み出し信号ＲＷＳが立ち上がることにより、読み出し期間が始まる。なお、読み出し期間は、読み出し信号ＲＷＳがハイレベルの間、継続する。ここでの読み出し原理は、第１の実施形態で説明したものと同様であるため、重複した説明を省略する。
【００７９】
以上のとおり、本実施形態にかかる表示装置によれば、光センサの光検出素子としてフォトダイオードの代わりにフォトトランジスタＭ４を用いても、光センサ出力を得ることができる。また、特に、トランジスタＭ２とフォトトランジスタＭ４とをアモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで形成すれば、ポリシリコンを用いるよりも安価に製造できる、という利点がある。
【００８０】
ここで、第３の実施形態の変形例について、図１７〜図１９を参照して説明する。この変形例にかかる表示装置は、図１７に示すように、図１５に示したフォトトランジスタＭ４の代わりにフォトトランジスタＭ５を備えている。フォトトランジスタＭ５は、ゲートがリセット配線ＲＳＴに接続されている点ではフォトトランジスタＭ４と同じであるが、ソースが、リセット信号ＲＳＴとは異なる第２のリセット信号ＶＲＳＴを供給する配線に接続されている。
【００８１】
ここで、図１８および図１９を参照し、この変形例にかかる光センサの動作について説明する。図１８は、この変形例にかかる光センサに印加される各種信号とＶＩＮＴとの関係を示す波形図である。図１９は、比較例として、図１５に示した構成においてリセット信号ＲＳＴの電位降下が急峻でなかった場合のＶＩＮＴの変化を示す波形図である。
【００８２】
図１９に示すように、図１５に示した構成においてリセット信号ＲＳＴの電位降下が急峻でなかった場合、トランジスタＭ２のゲート電極の電位ＶＩＮＴは、リセット信号ＲＳＴの電位降下期間において相当量（図１９に示すΔＶＢＡＣＫ）低下してしまう。この理由は、フォトトランジスタＭ４が、フォトダイオードとは異なって双方向導通性を有することにある。この場合、前記ΔＶＢＡＣＫの低下分だけ、画素のダイナミックレンジが小さくなり、少ない光量で飽和してしまうという問題が生じる。
【００８３】
本実施形態の構成では、この問題を改善するために、上述のように、フォトトランジスタＭ５のゲートとソースにそれぞれ別個のリセット信号ＲＳＴ，ＶＲＳＴを印加する。図１８に示すように、フォトトランジスタＭ５のソースに印加される第２のリセット信号ＶＲＳＴは、リセット信号ＲＳＴが完全にローレベルになってから、すなわちフォトトランジスタＭ５がオフ状態に切り替わってから、電位降下がはじまる。これにより、図１８と図１９とを比較することから分かるように、上記の変形例にかかる構成では、図１９で見られた電位ＶＩＮＴの低下（ΔＶＢＡＣＫ）が生じず、ダイナミックレンジの広い光センサを実現することができる。
【００８４】
なお、上記の説明では、第１の実施形態の構成において、フォトダイオードをフォトトランジスタに置き換えた構成を例示した。しかし、第２の実施形態のフォトダイオードをフォトトランジスタに置き換えた構成も可能であり、本発明の一実施形態である。
【００８５】
［第４の実施形態］
本発明の第４の実施形態にかかる表示装置について、以下に説明する。なお、上述の第１〜第３の実施形態において説明した構成と同様の機能を有する構成については、同じ参照符号を付記し、その詳細な説明を省略する。
【００８６】
本実施形態にかかる表示装置は、第１の実施形態にかかる表示装置が備えるダブルゲートＴＦＴを、図２０に示すように、フローティングゲートＴＦＴ（Ｍ６）に置き換えた構成である。
【００８７】
フローティングゲートＴＦＴＭ６は、２つのコントロールゲートＣＧ１，ＣＧ２を備えている。コントロールゲートＣＧ１は、読み出し信号配線ＲＷＳに接続されている。コントロールゲートＣＧ２は、フォトダイオードＤ１のカソードに接続されている。コントロールゲートＣＧ２は、コントロールゲートＣＧ１の閾値電圧を制御するために用いることができる。
【００８８】
図２１（ａ）は、フローティングゲートＴＦＴＭ６のコントロールゲートＣＧ１の電位ＶＣＧ１（単位はＶ）と、ドレイン電流ＩＤ（単位はＡ）と、コントロールゲートＣＧ２の電位ＶＣＧ２（単位はＶ）との関係を示す特性図である。また、図２１（ｂ）は、フローティングゲートＴＦＴＭ６のドレイン−ソース間の電位差ＶＤＳ（単位はＶ）と、ドレイン電流ＩＤ（単位はＡ）と、コントロールゲートＣＧ２の電位ＶＣＧ２（単位はＶ）との関係を示す特性図である。なお、図２１（ａ）においては、ドレインとソースとの間の電位差が０．１Ｖの場合の特性を示し、図２１（ｂ）においては、コントロールゲートＣＧ１の電位ＶＣＧ１が５Ｖの場合の特性を示したが、これらはあくまでも一例であって、本発明に適用可能なフローティングゲートＴＦＴの特性をこの例にのみ限定する趣旨ではない。
【００８９】
図２２（ａ）は、フローティングゲートＴＦＴＭ６の構成を示す平面図である。図２２（ｂ）は、図２２（ａ）におけるＡ−Ａ矢視断面図である。図２２（ｃ）は、図２２（ａ）におけるＢ−Ｂ矢視断面図である。図２２（ａ）〜図２２（ｃ）に示すように、フローティングゲートＴＦＴＭ６は、アクティブマトリクス基板１００のガラス基板５０上に、ベースコート５１、半導体層５２、ゲート絶縁膜５３，フローティングゲート５７、層間絶縁膜５４が順次形成された構成である。コントロールゲートＣＧ１，ＣＧ２は、層間絶縁膜５４上に形成されている。半導体層５２には、ソース電極５５とドレイン電極５６が接続されている。
【００９０】
フローティングゲート５７上の電圧ＶＦＧは、以下の式（８）で表される。
【００９１】
ＶＦＧ  ＝  ＣＣＧ１／ＣＴ×ＶＣＧ１  ＋  ＣＣＧ２／ＣＴ×ＶＣＧ２ 
＋  Ｃｇｓ／ＣＴ×ＶＳ  ＋  Ｃｇｄ／ＣＴ×ＶＤ    ・・・（８）
なお、ＣＴ＝ＣＣＧ１＋ＣＣＧ２＋Ｃｇｄ＋  Ｃｇｓである。
【００９２】
また、ＣｇｄとＣｇｓが、ＣＣＧ１とＣＣＧ２に比較して極めて小さい場合は、上記の式（８）より、フローティングゲート５７上の電圧ＶＦＧは、以下の式（９）のように表すことができる。
【００９３】
ＶＦＧ  ＝  ＣＣＧ１／ＣＴ×ＶＣＧ１  ＋  ＣＣＧ２／ＣＴ×ＶＣＧ２  ・・・（９）
なお、ＣＣＧ１とＣＣＧ２の大きさは、コントロールゲートＣＧ１，ＣＧ２の面積を調整することによって適宜に調整することができる。
【００９４】
なお、本実施形態にかかる光センサの動作は、第１の実施形態において説明した光センサと同様であるため、重複した説明は省略する。
【００９５】
なお、本実施形態にかかる表示装置において、フローティングゲートＴＦＴを用いることによる利点は、以下のとおりである。まず、コントロールゲートＣＧ２とフローティングゲートとの間に形成される容量ＣＣＧ２が、フォトダイオードＤ１からの光電流を蓄積する容量して機能するので、図２３に示した従来の光センサのように、コンデンサＣＩＮＴを別途に設ける必要がない。本実施形態の光センサは、上記従来の光センサに比べて、コンデンサが不要な分だけ構成部品の点数が少なくて済み、画素の開口率を向上させることができる。
【００９６】
以上、本発明についての第１〜第４の実施形態を説明したが、本発明は上述の各実施形態にのみ限定されず、発明の範囲内で種々の変更が可能である。
【００９７】
例えば、上記の実施形態では、光センサに接続された配線ＶＤＤおよびＯＵＴが、ソース配線ＣＯＬと共用されている構成を例示した。この構成によれば、画素開口率が高いという利点がある。しかしながら、光センサ用の配線ＶＤＤおよびＯＵＴをソース配線ＣＯＬとは別個に設けた構成としても良い。
【産業上の利用可能性】
【００９８】
本発明は、光センサを有する表示装置として、産業上利用可能である。
【符号の説明】
【００９９】
１      画素領域
２      ディスプレイゲートドライバ
３      ディスプレイソースドライバ
４      センサカラム（ｃｏｌｕｍｎ）ドライバ
４２    センサカラムアンプ
４３    センサカラム走査回路
５      センサロウ（ｒｏｗ）ドライバ
６      バッファアンプ
７      ＦＰＣコネクタ
８      信号処理回路
９      ＦＰＣ
１１    遮光層
１２    半導体層
１３    コンタクト
２１    ボトムゲート
２２    半導体層
２３    コンタクト
２４    トップゲート
３０    ガラス基板
３１    ゲート絶縁膜
３２    ゲート絶縁膜
３３    絶縁層
４１    センサ画素読み出し回路
１００  アクティブマトリクス基板
Ｍ２    ダブルゲートＴＦＴ
Ｍ６    フローティングゲートＴＦＴ
ＣＧ１，ＣＧ２  コントロールゲート
【図１】
2009148084.tif 000003
【図２】
2009148084.tif 000004
【図３】
2009148084.tif 000005
【図４】
2009148084.tif 000006
【図５】
2009148084.tif 000007
【図６】
2009148084.tif 000008
【図７】
2009148084.tif 000009
【図８】
2009148084.tif 000010
【図９】
2009148084.tif 000011
【図１０】
2009148084.tif 000012
【図１１】
2009148084.tif 000013
【図１２】
2009148084.tif 000014
【図１３】
2009148084.tif 000015
【図１４】
2009148084.tif 000016
【図１５】
2009148084.tif 000017
【図１６】
2009148084.tif 000018
【図１７】
2009148084.tif 000019
【図１８】
2009148084.tif 000020
【図１９】
2009148084.tif 000021
【図２０】
2009148084.tif 000022
【図２１】
2009148084.tif 000023
【図２２】
2009148084.tif 000024
【図２３】
2009148084.tif 000025
【図２４】
2009148084.tif 000026
【手続補正書】
【提出日】平成22年6月25日(2010.6.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板に光センサを備えた表示装置であって、
前記光センサが、
入射光を受光する光検出素子と、
当該光センサへリセット信号を供給するリセット信号配線と、
当該光センサへ読み出し信号を供給する読み出し信号配線と、
前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備え、
前記センサスイッチング素子が、２つの制御電極を有する４端子アンプであり、
前記４端子アンプが、前記制御電極としてトップゲートとボトムゲートとを有するダブルゲートＴＦＴであることを特徴とする表示装置。
【請求項２】
前記トップゲートが前記光検出素子の出力に接続され、前記ボトムゲートが前記読み出し信号配線に接続された、請求項１に記載の表示装置。
【請求項３】
前記トップゲートが前記読み出し信号配線に接続され、前記ボトムゲートが前記光検出素子の出力に接続された、請求項１に記載の表示装置。
【請求項４】
バックライトをさらに備え、
前記光センサが、前記光検出素子と前記バックライトとの間に遮光層をさらに備え、
前記遮光層と前記ボトムゲートとが同じ金属材料で形成されている、請求項１〜３のいずれか一項に記載の表示装置。
【請求項５】
前記遮光層と前記ボトムゲートとが同じ厚さを有する、請求項４に記載の表示装置。
【請求項６】
前記光検出素子が、光を受光する受光素子と、遮光層により遮光され暗電流を検出する参照用素子とを含み、
前記参照用素子からの出力を用いて前記受光素子の出力を補正する補正回路をさらに備えた、請求項１〜５のいずれか一項に記載の表示装置。
【請求項７】
前記受光素子と前記参照用素子とが、前記アクティブマトリクス基板の画素領域に設けられた、請求項６に記載の表示装置。
【請求項８】
前記遮光層が、前記アクティブマトリクス基板に形成されたいずれかの金属層と同じ材料で形成された、請求項６または７に記載の表示装置。
【請求項９】
前記遮光層が、前記アクティブマトリクス基板または対向基板に形成されたブラックマトリクスと同じ材料で形成された、請求項６または７に記載の表示装置。
【請求項１０】
前記光検出素子がフォトダイオードである、請求項１〜９のいずれか一項に記載の表示装置。
【請求項１１】
前記制御電極の一方が前記読み出し信号配線に接続され、
前記制御電極の他方が前記フォトダイオードのカソードに接続された、請求項１０に記載の表示装置。
【請求項１２】
前記４端子アンプにおける制御電極以外の２端子の一方が定電位配線に接続され、
前記４端子アンプにおける制御電極以外の２端子の他方が、当該光センサからのセンサ信号出力配線に接続された、請求項１１に記載の表示装置。
【請求項１３】
前記フォトダイオードのアノードが、前記リセット信号配線に接続された、請求項１０〜１２のいずれか一項に記載の表示装置。
【請求項１４】
前記光検出素子がフォトトランジスタである、請求項１〜９のいずれか一項に記載の表示装置。
【請求項１５】
前記光検出素子が、前記アクティブマトリクス基板の画素領域内に設けられた、請求項１〜１４のいずれか一項に記載の表示装置。
【請求項１６】
前記アクティブマトリクス基板に対向する対向基板と、
前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１〜１５のいずれか一項に記載の表示装置。
【国際調査報告】
2009148084.tif 000027
2009148084.tif 000028
2009148084.tif 000029
2009148084.tif 000030