(57)【要約】【課題】  安定したマイグレーション及び速度を提供するために、単一の応力ライナを適用すること。【解決手段】  単一の応力ライナが、異なるタイプの半導体デバイスの上に適用される。単一の応力ライナは、合流領域をなくすことによって、デュアル／ハイブリッド応力ライナ・スキームの問題を回避する。単一の応力ライナは、引張型のものししても、又は圧縮型のものにしてもよい。一実施形態においては、半導体デバイスは、多数のＮＦＥＴ及びＰＦＥＴを有する静的ランダム・アクセス・メモリ（ＳＲＡＭ）を含む。【選択図】      図１
2009524219.tif 000002
【特許請求の範囲】
【請求項１】
複数のｎ型電界効果トランジスタ（ＮＦＥＴ）（１１０）と、
複数のｐ型電界効果トランジスタ（ＰＦＥＴ）（１１２）と、
前記複数のｎ型電界効果トランジスタ（ＮＦＥＴ）（１１０）及び前記複数のｐ型電界効果トランジスタ（ＰＦＥＴ）（１１２）の上に適用された単一の応力ライナ（１２０）と
を備える半導体デバイス。
【請求項２】
前記単一の応力ライナ（１２０）は圧縮材料を含む、請求項１に記載の半導体デバイス。
【請求項３】
前記半導体デバイスは静的ランダム・アクセス・メモリ（ＳＲＡＭ）セルを含み、前記単一の応力ライナ（１２０）は前記複数のＮＦＥＴ（１１０）の動作を遅くする、請求項２に記載の半導体デバイス。
【請求項４】
前記単一の応力ライナ（１２０）は引張材料を含む、請求項１に記載の半導体デバイス。
【請求項５】
前記半導体デバイスは静的ランダム・アクセス・メモリ（ＳＲＡＭ）セルを含み、前記単一の応力ライナ（１２０）は前記ＳＲＡＭセルの速度を増大させる、請求項２に記載の半導体デバイス。
【請求項６】
前記複数のＰＦＥＴ（１１２）は少なくとも２つのＰＦＥＴ（１１２）を含み、前記複数のＮＦＥＴ（１１０）は少なくとも４つのＮＦＥＴ（１１０）を含む、請求項１に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスに関し、より特定的には、安定したマイグレーション及び速度を提供するために、単一の応力ライナを適用することに関する。
【背景技術】
【０００２】
性能を向上させるために、電界効果トランジスタ（ＦＥＴ）のような特定の半導体デバイスに応力を印加することは、周知のことである。長手方向（すなわち、電流の方向）に印加されたとき、引張応力は電子移動度を高めることが知られており、一方、圧縮応力は正孔移動度（すなわち、ｐチャネルＦＥＴ（ＰＦＥＴ）の駆動電流）を高めることが知られている。こうした応力をＦＥＴに印加する１つの方法は、内因性応力が加えられたバリアの窒化シリコン・ライナを使用することである。例えば、引張応力が加えられた窒化シリコン・ライナを用いて、ＮＦＥＴチャネル内に張力を生じさせることができ、圧縮応力が加えられた窒化シリコンを用いて、ＰＦＥＴチャネル内に圧縮を生じさせることができる。従って、典型的には、デュアル／ハイブリド・ライナ・スキームを用いて、隣接するＮＦＥＴ及びＰＦＥＴ内に所望の応力を誘起する。
【０００３】
デュアル／ハイブリッド・ライナ・スキームを形成するための１つの問題は、これが２つのライナ間に明確な接触領域（meeting area）を必要とすることであり、この接触領域を縮小されたレイアウト内に生成することは非常に困難である。デュアル／ハイブリッド・ライナに関する別の問題は、コンタクトをライナ境界付近に適合させることである。特に、でこぼこの輪郭のために、多くのデバイスにおけるＮＦＥＴとＰＦＥＴとの間の間隔は、コンタクトを接触領域付近に適合させるには、小さすぎるものである。コンタクトは、例えば、ポリシリコン導体層に接続することが必要である。場合によっては、単に、高信頼コンタクトを作製できない。他の状況においては、構造体を調整して、コンタクトを、ライナ境界からさらに遠ざかるように適合させることができる。しかしながら、後者の場合、構造体は、依然としてあいまいな歪みを有するデバイスをもたらす。ライナ境界の周囲に、ＰＦＥＴは部分的な引張歪みを得ることができ、或いは、ＮＥＴは部分的な圧縮歪みを得ることができる。
【０００４】
特に静的ランダム・アクセス・メモリ（ＳＲＡＭ）セルにおいて、デュアル／ハイブリッド応力ライナの使用に関する別の問題は、安定性の維持である。特に、特定のＳＲＡＭを引き続き小型化することは不安定さをもたらさし、このため、高閾値電圧（ＨＶＴ）の注入を用いて内部のＮＦＥＴを遅くすることが必要になる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記に鑑みて、当技術分野において、上述の問題に直面することなく、応力を特定の半導体デバイスに印加する必要性が存在する。
【課題を解決するための手段】
【０００６】
単一の応力ライナが、異なるタイプの半導体デバイスの上に適用される。単一の応力ライナは、合流領域をなくすことによって、デュアル／ハイブリッド応力ライナ・スキームの問題を回避する。単一の応力ライナは、引張型のものししても、又は圧縮型のものにしてもよい。一実施形態においては、半導体デバイスは、多数のＮＦＥＴ及びＰＦＥＴを有する静的ランダム・アクセス・メモリ（ＳＲＡＭ）を含む。この場合、一実施形態においては、圧縮ライナがＳＲＡＭセルの上に配置され、このことは、ＳＲＡＭを引き続き小型化することが、一般に、安定性の維持のためにＳＲＡＭのＮＦＥＴを遅くすることを必要とするため、通常、内部のＮＦＥＴには理想的でないが、ＳＲＡＭセルには望ましいことである。ＳＲＡＭセルの速度を上げる必要がある場合には、単一の応力ライナを実装すると同時に、他の手段によって安定性を維持することができる。
【０００７】
本発明の第１の態様は、複数のｎ型電界効果トランジスタ（ＮＦＥＴ）と、複数のｐ型電界効果トランジスタ（ＰＦＥＴ）と、複数のＮＦＥＴ及び複数のＰＦＥＴの上に適用された単一の応力ライナとを含む静的ランダム・アクセス・メモリ（ＳＲＡＭ）を提供することである。
【０００８】
本発明の第２の態様は、複数のｎ型電界効果トランジスタ（ＮＦＥＴ）及び複数のｐ型電界効果トランジスタ（ＰＦＥＴ）を含む静的ランダム・アクセス・メモリ（ＳＲＡＭ）を安定化させる方法であって、ＳＲＡＭセルを準備するステップと、複数のＮＦＥＴ及び複数のＰＦＥＴの上に単一の圧縮応力ライナを形成するステップとを含む方法を提供することである。
【０００９】
本発明の第３の態様は、複数のｎ型電界効果トランジスタ（ＮＦＥＴ）及び複数のｐ型電界効果トランジスタ（ＰＦＥＴ）を含む静的ランダム・アクセス・メモリ（ＳＲＡＭ）の速度を上げる方法であって、ＳＲＡＭセルを準備するステップと、複数のＮＦＥＴ及び複数のＰＦＥＴの上に単一の引張応力ライナを形成するステップとを含む方法を提供することである。
【００１０】
本発明の第４の態様は、複数のｎ型電界効果トランジスタ（ＮＦＥＴ）と、複数のｐ型電界効果トランジスタ（ＰＦＥＴ）と、複数のＮＦＥＴ及び複数のＰＦＥＴの上に適用された単一の応力ライナとを含む半導体デバイスを提供することである。
【００１１】
本発明の例証となる態様は、ここに述べられた問題、及び、当業者であれば発見することができる、述べられていない他の問題を解決することを目的とするものである。
【発明を実施するための最良の形態】
【００１２】
本発明のこれら及び他の特徴は、本発明の様々な実施形態を示す添付の図面と関連してなされる本発明の様々な態様に関する以下の詳細な説明からより容易に理解されるであろう。
【００１３】
本発明の図面は、尺度通りに描かれていないことに注意されたい。図面は、本発明の典型的な態様だけを示すためのものであり、それゆえ、本発明の範囲を限定するものと考えるべきではない。図面中、同様の番号付けは図面間で同様の要素を表す。
【００１４】
図１及び図２を参照すると、本発明の一実施形態による半導体デバイス１００が示される。図面は縮尺通りに描かれていないこと、及び明確にするために、図２は図１と比べて簡単化されていることを理解すべきである。一実施形態において、半導体デバイス１００は、静的ランダム・アクセス・メモリ（ＳＲＡＭ）セル１０２を含む。しかしながら、本発明の教示は、本発明の範囲内であると考えられる種々の他の半導体デバイスにも適用できることを認識すべきである。半導体デバイス１００は、複数のｎ型電界効果トランジスタ（ＮＦＥＴ）１１０及び複数のｐ型電界効果トランジスタ（ＰＦＥＴ）１１２を含む。ＳＲＡＭセル１０２の場合、例えば、少なくとも２つのＰＦＥＴ１１２及び少なくとも４つのＰＦＥＴ１１０を有する６つのトランジスタ構造体において、デバイスは、高密度のＮＦＥＴ１１０及びＰＦＥＴ１１２を含むことができる。「高密度」とは、一般的な技術の基本原則を約５０％下回る寸法を有する特別なレイアウトを指す。しかしながら、従来のデバイスと比べると、半導体デバイス１００は、複数のＮＦＥＴ１１０及び複数のＰＦＥＴ１１２の上に適用された単一の応力ライナ１２０を含む。
【００１５】
単一の応力ライナ１２０の形態は変わり得る。一実施形態においては、単一の応力ライナ１２０は、例えば、圧縮窒化シリコン（Ｓｉ３Ｎ４）などの圧縮材料を含む。この場合、単一の応力ライナ１２０は、ＮＦＥＴ１１０の動作を遅くし、よって、ＳＲＡＭセル１０２をより安定したものにする。別の実施形態においては、単一の応力ライナ１２０は、例えば、引張窒化シリコン（Ｓｉ３Ｎ４）などの引張材料を含む。この場合、単一の応力ライナ１２０は、ＳＲＡＭセル１０２の速度を上げる。
【００１６】
本発明はまた、ＮＦＥＴ１１０及びＰＦＥＴ１１２を含むＳＲＡＭセル１０２を安定化させる方法の一実施形態も含む。この実施形態において、方法は、ＳＲＡＭセル１０２を準備するステップ、すなわち、何らかの現在知られている又は後に開発される処理を使用し、ＮＦＥＴ１１０及びＰＦＥＴ１１２の上に単一の圧縮応力ライナ１２０を形成するステップを含む。上述のように、準備するステップは、高密度のＮＦＥＴ及びＰＦＥＴを準備するステップを含むことができる。本発明はまた、ＮＦＥＴ１１０及びＰＦＥＴ１１２を含むＳＲＡＭセル１０２の速度を上げる方法の一実施形態も含む。この実施形態においては、方法は、上述のようにＳＲＡＭセル１０２を準備するステップと、ＮＦＥＴ１１０及びＰＦＥＴ１１２の上に単一の引張応力ライナ１２０を形成するステップとを含む。
【００１７】
図３〜図５は、従来の半導体デバイスの平面図を示す。図３は、圧縮ライナ２２０及び引張ライナ２２２を有する従来の設計についての、正にライナ接触領域においてデュアル・ライナ境界及びコンタクト２２４の輻輳があるデバイス２００を含む。圧縮ライナ２２０の縁部が、引張ライナ２２２の縁部の上に張り出す(overhang)ことがある。ここで、でこぼこの輪郭のために、信頼できる金属コンタクト２２４が可能でなくなる。図４は、他の従来の設計２０２における類似した問題を示す。図５は、ライナ境界付近にコンタクトがない、別の従来の設計２０４を示す。この場合、デュアル・ライナの問題は、あまり重大なものではない。しかしながら、境界は、依然としてＮＦＥＴ及びＰＦＥＴに近すぎ、所望の歪みを保証することができない。上述の従来の半導体デバイスの各々は、本発明による単一の応力ライナにより支援される。
【００１８】
単一の圧縮ライナの他の幾つかの利点が、図６の表に示される。表内の数は、様々な温度及びＶｄｄにおけるシグマの単位のアクセス外乱マージン（Access Disturb Margin、ＡＤＭ）を表す。５．２シグマより低いＡＤＭを有するＳＲＡＭセルは、安定していないと考えられる。５．２シグマにおいて、ＳＲＡＭセルの故障率は、５百万セルのうち約１の外乱である。１２５℃及び８５℃においてＡＤＭが５．２シグマより低い場合、デュアル・ライナを有する従来のレイアウトは、０．７Ｖにおける低いＶｄｄ動作をサポートすることができない。単一の圧縮ライナ設計は、５．２シグマより上でセル安定性を向上させる。単一の引張ライナの付加的な利点は、幾らかの安定性劣化という代償を払ってのより速いアクセスである。
【００１９】
本発明の種々の態様の上記の説明は、例証及び説明のために与えられたものである。これらは、網羅的であること、又は本発明を開示された精密な形態に制限することを意図するものではない。当業者には明らかなこうした変更及び変形は、添付の特許請求の範囲により定められるような本発明の範囲内に含まれることが意図される。
【産業上の利用可能性】
【００２０】
本発明は、半導体の分野内に、より特定的には、こうした半導体についての応力ライナの分野内に産業上の利用可能性を有する。
【図面の簡単な説明】
【００２１】
【図１】本発明による半導体デバイスの一実施形態の平面図を示す。
【図２】図１の半導体デバイスの一実施形態の簡単化された側面図を示す。
【図３】本発明の教示から利益を得る従来の代替的な半導体デバイスの平面図を示す。
【図４】本発明の教示から利益を得る従来の代替的な半導体デバイスの平面図を示す。
【図５】本発明の教示から利益を得る従来の代替的な半導体デバイスの平面図を示す。
【図６】本発明の利益の一部を示すデータ表を示す。
【符号の説明】
【００２２】
１００：半導体デバイス
１０２：ＳＲＡＭセル
１１０：ＮＦＥＴ
１１２：ＰＦＥＴ
１２０：応力ライナ
２２０：圧縮ライナ
２２２：引張ライナ
【図１】
2009524219.tif 000003
【図２】
2009524219.tif 000004
【図３】
2009524219.tif 000005
【図４】
2009524219.tif 000006
【図５】
2009524219.tif 000007
【図６】
2009524219.tif 000008
【国際調査報告】
2009524219.tif 000009