(57)【要約】  選択されたビットラインと選択されていないビットラインの間の寄生結合を排除し、選択されていないビットラインのメモリセルを保護するメモリアレイ内の書き込み操作を実行するためのメモリアレイおよび方法。メモリアレイ（１００）は、複数のメモリセル（１４８、１５０、１５２、１５４）を有し、それぞれ固有のアレイビットライン（１０４、１０６、１０８、１１０）に結合する。固有のリカバリトランジスタ（１３８、１４０、１４２、１４４）は、それぞれのアレイビットライン（１０４、１０６、１０８、１１０）に結合する。奇数のビットライン（１４０、１４４）のリカバリトランジスタ（１４０、１４４）は、第１および第２の電圧（１２８、１４４）に結合し、偶数のビットラインのリカバリトランジスタは、第１および第３の電圧（１２８、１２６）に結合する。書き込み操作中、選択されていないビットラインに結合したそれぞれのリカバリトランジスタは、書き込み操作およびリカバリ操作中にアクティブになり、選択されたビットラインに結合したそれぞれのリカバリトランジスタは、リカバリ操作中にアクティブになる。第１の電圧（１２８）は、書き込み操作中の選択されたビットラインと選択されていないビットラインの間の寄生結合を防止するには十分である。
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【特許請求の範囲】
【請求項１】
ａ）複数のメモリセルと、
ｂ）複数のアレイビットラインとを含む、メモリアレイであって、前記複数のメモリセルのそれぞれは、前記複数のアレイビットラインの固有のラインに結合し、それぞれの奇数ビットラインは、第１の電圧および第２の電圧に結合するように構成される固有のリカバリトランジスタに結合し、それぞれの偶数ビットラインは、前記第１の電圧および第３の電圧に結合するように構成される固有のリカバリトランジスタに結合し、前記リカバリトランジスタのそれぞれは、書き込み操作およびリカバリ操作中にアクティブになるように構成される選択されていないビットラインに結合するように構成され、前記リカバリトランジスタのそれぞれは、前記リカバリ操作中にアクティブになるように構成される選択されたビットラインに結合するように構成され、前記リカバリトランジスタのそれぞれは、書き込み操作中に、それぞれの選択されていないビットラインが前記第１の電圧に結合するように構成されるように構成され、前記第１の電圧は、前記書き込み操作中に、前記選択されたビットラインと選択されていないビットラインとの間の寄生結合を防止するには十分である、メモリアレイ。
【請求項２】
前記第１の電圧は、アレイソースラインの電圧である、請求項１に記載のメモリアレイ。
【請求項３】
前記第２の電圧は、奇数の高圧リカバリラインの電圧である、請求項１に記載のメモリアレイ。
【請求項４】
前記第３の電圧は、偶数の高圧リカバリラインの電圧である、請求項１に記載のメモリアレイ。
【請求項５】
前記メモリセルは、フローティングゲートＭＯＳＦＥＴトランジスタを含む、請求項１に記載のメモリアレイ。
【請求項６】
前記第１の電圧は、前記フローティングゲートＭＯＳＦＥＴトランジスタのフローティングゲートの電圧である、請求項５に記載のメモリアレイ。
【請求項７】
前記第１の電圧は、５から６ボルトの間である、請求項１に記載のメモリアレイ。
【請求項８】
それぞれの選択されていないビットラインは、書き込み操作中にフロートしないように構成される、請求項１に記載のメモリアレイ。
【請求項９】
プログラミング操作を実行する方法であって、
ａ）プログラミング電圧を、メモリアレイの選択されたビットラインに印加するステップであって、前記選択されたビットラインは、メモリアレイ内の奇数または偶数のビットラインのいずれかである、ステップと、
ｂ）前記プログラミング電圧を、選択されたビットラインに印加しつつ、書き込み操作中にそれぞれの選択されていないビットラインを電圧にショートさせ、それによりそれぞれの選択されていないビットラインを、前記選択されていないビットラインと選択されたビットラインの間の寄生結合を防止する電位まで上昇させる、ステップと、を含む、方法。
【請求項１０】
前記電位は、５から６ボルトの間である、請求項９に記載の方法。
【請求項１１】
選択されていないビットラインは、プログラミング操作中にフロートしていない、請求
項９に記載の方法。
【請求項１２】
書き込み操作中に、それぞれの選択されていないビットラインを第１の電圧にショートさせるステップは、前記プログラミング電圧を印加させつつ、第１のリカバリ電圧を、それぞれの選択されていないビットラインに結合したトランジスタに印加するステップを含む、請求項１１に記載の方法。
【請求項１３】
リカバリ操作中にそれぞれの選択されたビットラインに結合したトランジスタに、第２のリカバリ電圧を印加するステップをさらに含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、メモリアレイに関し、具体的にはリカバリトランジスタを有するメモリアレイに関する。
【背景技術】
【０００２】
背景技術
不揮発性メモリは、多くの電気機器の重要なコンポーネントである。電気的消去可能読み出し専用メモリ（「ＥＥＰＲＯＭ」）は、特に有用な不揮発性メモリである。ＥＥＰＲＯＭメモリの１種であるフラッシュメモリにより、１つの操作中に複数の場所に書き込みまたは消去が可能になる。
【０００３】
フラッシュメモリでは、情報はフローティングゲートトランジスタ（通常フローティングゲートＭＯＳＦＥＴトランジスタ）またはセルのアレイに保存される。フローティングゲートＭＯＳＦＥＴは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングまたはドレイン領域におけるチャネルホット電子注入によりプログラムされる場合がある。
【０００４】
一部のメモリアレイにおいては、選択されていないビットラインのメモリセルは、読み込み操作中に選択されたビットラインに影響を及ぼす場合がある。図１では、例示的メモリアレイ１０の一部は、ＢＬ０１４、ＢＬ１１６、ＢＬ２１８、ＢＬ３２０の４つのビットラインを含む（以下のメモリアレイ構成の説明は、例示目的のみであり、この特定の構成に関連する条件は、メモリアレイの他の構成にも見られることは当業者には明らかであろう）。それぞれのビットラインは、メモリセル８０、７８、８２、８４に結合する。例えばメモリセル７８などのそれぞれのメモリセルは、フローティングゲート７２および制御ゲート７４を有する２重ゲートＮＭＯＳトランジスタ５４を含む。メモリセル７８は、ワードライン５０に結合した制御ゲート７６およびビットライン１６に結合したドレイン末端を有するＮＭＯＳ選択トランジスタ６６も有する。２重ゲートＮＭＯＳトランジスタ５４のソース末端は、電位ＶＡＶＳＳを有するアレイＶＳＳラインＡＶＳＳ５２に結合する。２重ゲートＮＭＯＳトランジスタ５４の制御ゲート７４は、選択ライン５６に結合する。ＢＬ１１６は、コンデンサＰｂｕｌｋ４８も有する。
【０００５】
高圧プログラミングの偶数ビットライン（「ＨＶ＿ＰＲＯＧ＿Ｅ」）ライン６０および高圧プログラミングの奇数ビットライン（「ＨＶ＿ＰＲＯＧ＿Ｏ」）ライン６２は、それぞれ、偶数および奇数ビットラインのプログラミングを可能にする。例えば、低圧がＨＶ＿ＰＲＯＧ＿Ｅ  ６０にアサートされると、ＢＬ０１４およびＢＬ２１８のＰＭＯＳトランジスタ２６および３０は、それぞれ、電源１２から電流を伝導し、ビットラインＢＬ０１４およびＢＬ２１８の電位を、ＰＭＯＳトランジスタ２６、３０のソース末端に印加された電源１２からの高圧プログラミング電圧Ｖｍｍに対応する電位まで上昇させる。ＨＶ＿ＰＲＯＧ＿Ｏ  ６２に低圧がアサートされない限り伝導しないＰＭＯＳトランジスタ２８および３２のため、奇数ビットラインＢＬ１１６およびＢＬ３２０は、電位Ｖｍｍまで上昇されない。本実施例では、ＢＬ０１４、ＢＬ１１６の２つのビットラインにつき１つの２２があり（ＢＬ２１８およびＢＬ３２０のビットラインにもラッチ２４がある）、ビットラインのゲートトランジスタ４２および４０（または、ラッチ２４を用いる場合、３８および３６）に印加された電圧Ｑを介して選択されたビットラインのメモリセルに書き込むデータを決定する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
書き込み操作がＢＬ０１４およびＢＬ２１８である偶数ビットラインで実行され、ＢＬ１１６およびＢＬ３２０の奇数ビットラインは選択されず、フローティング性、寄生性、または容量性である場合、選択されたビットラインと選択されていないビットラインの間の結合は、選択されていないビットラインのメモリセルに影響を及ぼす場合がある。例えば、偶数ビットラインＢＬ０１４およびＢＬ２１８が１２Ｖ前後の高圧に駆動すると、選択されたビットラインＢＬ０１４およびＢＬ２１８と選択されていないビットラインＢＬ１の間の容量結合４４、４６は、ＢＬ１のコンデンサ４８が、電荷再分散の結果として、電荷を開始するため、フローティングの選択されていないビットラインＢＬ１を高圧に駆動することもできる。選択されていないビットラインＢＬ１のメモリセル７８は、この電荷再分散により影響を受ける場合もある。メモリセル７８の閾値が約７Ｖである場合、選択されていないビットライン１６の過剰７Ｖにおける、いかなる電荷再分散は、メモリセル７８のフローティングゲート７２のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを引き起こす。メモリセル７８が、強く消去されると、トンネリングは、フローティングゲート７２の負電荷を分解して、メモリセル７８が弱く消去される原因となる場合がある。これは長期にわたり、メモリセルに永久的損傷、すなわち、セルの「反転」を引き起こす場合がある。
【０００７】
従って、メモリアレイにおいて書き込み操作中に、選択されたビットラインと選択されていないビットラインの間の寄生結合を防止する手段が必要とされる。選択されたビットラインの書き込み操作中に、選択されていないビットラインのフローティングを防止することも望ましいであろう。
【課題を解決するための手段】
【０００８】
発明の開示
例示的実施形態において、メモリアレイは、複数のメモリセルを有し、それぞれ固有のアレイビットラインに結合する。固有のリカバリトランジスタは、それぞれのアレイビットラインに結合する。奇数ビットラインのリカバリトランジスタは、第１および第２の電圧に結合し、偶数ビットラインのリカバリトランジスタは、第１および第３の電圧に結合する。書き込み操作中、選択されていないビットラインに結合した、それぞれのリカバリトランジスタは、書き込み操作およびリカバリ操作中にアクティブであり、選択されたビットラインに結合した、それぞれのリカバリトランジスタは、リカバリ操作中にアクティブである。第１の電圧は、書き込み操作中に、選択されたビットラインと選択されていないビットラインの間の寄生結合を防止するのに十分である。
【０００９】
別の例示的実施形態において、プログラミング操作を実行する方法は、プログラミング電圧をメモリアレイの選択（奇数または偶数）ビットラインに印加するステップを含む。選択されていないビットラインのそれぞれは、書き込み操作中の電圧にショートされ、プログラミング電圧は、選択されたビットラインに印加され、それにより、選択されていないビットラインのそれぞれは、選択されていないビットラインと選択されたビットラインの間の寄生結合を防止する電位まで上昇する。
【００１０】
さらに別の例示的実施形態において、メモリアレイは、プログラミング電圧を複数の選択ビットラインに印加するための手段を含み、それぞれ、固有のメモリセルに結合する。メモリアレイは、選択されたビットラインのプログラミング操作中に、複数の選択されていないビットラインを第１のラインの電圧にショートするための手段も含み、それにより、選択されたビットラインのプログラミング操作中の選択されたビットラインと選択されていないビットラインの間の寄生結合を防止する。
【発明を実施するための最良の形態】
【００１１】
詳細な説明
図２において、例示的メモリアレイ１００の一部は、ＢＬ０１０４、ＢＬ１１０６、ＢＬ２１０８、およびＢＬ３１１０の４つのビットラインを含む。ビットラインのそれぞれは、メモリセル１４８、１５０、１５２および１５４に結合する。本実施形態において、メモリセルは、上記の図１に記載するメモリセルと同様であり、ビットライン１０４、１０６、１０８、１１０に結合した、それぞれのＮＭＯＳ選択トランジスタのドレイン末端と、アレイＶＳＳラインＡＶＳＳ１２８に結合したそれぞれの２重ゲートＮＭＯＳトランジスタのソース末端と、プログラミング操作中に接地される選択ライン１３４に結合したそれぞれの２重ゲートＮＭＯＳトランジスタの制御ゲートを有する（異なるメモリセルは、別の実施形態に使用されてもよい）。
【００１２】
高圧プログラミング偶数ビットライン（「ＨＶ＿ＰＲＯＧ＿Ｅ」）ライン１１２および高圧プログラミング奇数ビットライン（「ＨＶ＿ＰＲＯＧ＿Ｏ」）ライン１１４は、それぞれ、偶数および奇数ビットラインのプログラミングを可能にする。例えば、低圧がＨＶ＿ＰＲＯＧ＿Ｅ  １１２にアサートされると、ＢＬ０１０４およびＢＬ２１０８のＰＭＯＳトランジスタ１１６および１２０は、それぞれ、ＰＭＯＳトランジスタ１１６および１２０のソース末端に印加された電源１２０からの高圧プログラミング電圧Ｖｍｍを伝導する。ＨＶ＿ＰＲＯＧ＿Ｏ  １１４に低圧がアサートされない限り伝導しないＰＭＯＳトランジスタ１１８および１２２のため、Ｖｍｍは、奇数ビットラインＢＬ１１０６およびＢＬ３１１０に伝導されない。本実施形態において、２つのビットラインＢＬ０１０４、ＢＬ１１０６につき１つのラッチ１５６（また、ビットラインＢＬ２１０８、ＢＬ３１１０にはラッチ１５８）があり、ビットラインのゲートトランジスタ１６２および１６４に印加された電圧Ｑ１５６（または、ラッチ１５８を用いる場合、ゲートランジスタ１６６および１６８に印加された電圧Ｑ１５８）を介して選択されたビットラインのメモリセルに書き込むデータを決定する。
【００１３】
リカバリトランジスタ１３８、１４０、１４２、および１４４は、それぞれビットライン１０４、１０６、１０８、１１０に結合する。本実施形態において、リカバリトランジスタは、ＮＭＯＳトランジスタであり、そのドレイン末端はメモリアレイのビットラインに結合し、ソース末端は、アレイＶＳＳライン１２８に結合する。偶数ビットライン１０４、１０８のリカバリトランジスタ１３８、１４２のゲートは、偶数ビットライン用に、高圧リカバリライン（「ＨＶ＿ＲＣＶＲＹ＿Ｅ」）１２６に結合し、偶数ビットラインのリカバリトランジスタ１４０、１４４のゲートは、偶数ビットライン用に、高圧リカバリライン（「ＨＶ＿ＲＣＶＲＹ＿Ｏ」）１２４に結合する。これらのリカバリトランジスタ１３８、１４０、１４２、１４４は、選択されたビットラインの書き込み操作中に、選択されていないビットラインをＶＡＶＳＳにショートし、選択されたビットラインと選択されていないビットラインの間の寄生容量結合を完全に防止する。以下に、より詳細に記載するが、ＶＡＶＳＳが、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネルが開始する閾値以下である場合、選択されていないビットラインのメモリセルはＶＡＶＳＳに妨害されない。
【００１４】
書き込み操作中、アクティブビットラインにより、ＡＶＳＳの電圧は上昇する。例えば、偶数ビットラインＢＬ０１０４およびＢＬ２１０８は、プログラミング用に選択され、奇数ビットラインＢＬ１１０６およびＢＬ３１１０は、ＶＡＶＳＳに繋がれる。低圧は、ＨＶ＿ＰＲＯＧ＿Ｅ  １１２にアサートされ、選択された偶数ビットラインＢＬ０１０４およびＢＬ２１０８のＰＭＯＳトランジスタ１１６、１２０は作動し、高圧プログラミング電圧Ｖｍｍを伝導する。低圧がＨＶ＿ＰＲＯＧ＿Ｏ  １１４にアサートされない場合、選択されていない偶数ビットラインＢＬ１１０６およびＢＬ３１１０のＰＭＯＳトランジスタ１０６、１１０は、Ｖｍｍを伝導しない。本実施形態において、１２Ｖの電位は、ワードライン１３０により、ワードラインに結合するメモリセルの１４８、１５０ＮＭＯＳ
選択トランジスタのゲートに印加される。正電荷は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングのため、それぞれ選択されたメモリセルの２重ゲートＮＭＯＳトランジスタのフローティングゲートに注入される。２重ゲートＮＭＯＳトランジスタは、ゲート上の電圧を伝導し、ＡＶＳＳ１２８の電圧を電荷する。本実施形態において、ＶＡＶＳＳは、約５．５Ｖに電荷される（書き込み操作前は、トランジスタ１７４のため、ＡＶＳＳはＶＤＤである）。ＡＶＳＳはコンデンサ１４６に結合する。ＡＶＳＳは、ラインＡＶＳＳ＿ＴＯ＿ＧＲＯＵＮＤ１３６に印加された低電位により、書き込み中に、トランジスタ１７２を停止するＡＶＳＳ１２８に結合したトランジスタ１７２のゲートに放出される。同時に、ＶＤＤレベルは、ＡＶＳＳ１２８を電圧ＶＤＤ−Ｖｔ（ここでは、Ｖｔはトランジスタ１７０の閾値レベルである）に電荷するＮＭＯＳトランジスタ１７０を停止する、ラインＡＶＳＳ＿ＴＯ＿ＶＤＤ１７６に印加される。トランジスタ１７０は、ＮＭＯＳトランジスタであるため、ＡＶＳＳは、ＡＶＳＳ１２８をＶＤＤ以下にクランプするトランジスタ１７０なしで、ＶＤＤ以上に電荷されてもよい。ＡＶＳＳ１２８がＶＤＤ以上のアクティブビットラインで電荷されると、トランジスタの１７０ゲートおよびドレインはＶＤＤであるため、トランジスタ１７０は自動的に停止する。
【００１５】
高圧は、選択されたビットライン１０４、１０８の書き込み操作中に、選択されていないビットライン１０６、１１０のリカバリトランジスタのゲートに印加される。本実施形態において、高圧は、ラインＨＶ＿ＲＣＶＲＹ＿Ｏ  １２４により、リカバリトランジスタ１４０、１４４のゲートに印加される。上述の通り、すべてのリカバリトランジスタのソース末端は、ＡＶＳＳに結合する。高圧がリカバリトランジスタのゲートに印加される場合、リカバリトランジスタは、伝導し、リカバリトランジスタに関連するビットライン、本実施例においては奇数ビットラインＢＬ１１０６およびＢＬ３１１０は、ＶＡＶＳＳにショートされる。これは、選択されていないビットラインのフローディングを防止する。供給されたＶＡＶＳＳは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング（すなわち、約７Ｖ）用の閾値以下であり、ＶＡＶＳＳは選択されていないビットラインのメモリセルを妨害しない。選択されたビットラインでの書き込み操作中に接地に繋がれる選択されていないビットラインの事前にプログラムされたセルは、ショートされるため、ＡＶＳＳを、接地に繋いではならない。
【００１６】
書き込み操作後のリカバリ操作中、パルスは、選択ビットラインを放電するために、リカバリトランジスタ１３８、１４２のゲートに運ばれる。本実施形態において、パルスは、ＨＶ＿ＲＣＶＲＹ＿Ｅ  １２６に運ばれる。電圧も、これらのビットラインを放電するために、選択されていないビットラインのＨＶ＿ＲＣＶＲＹ＿Ｏ  １２４により、リカバリトランジスタ１４０、１４４のゲートに印加される。
【００１７】
図３を参照すると、ＶＤＤ＝３Ｖと仮定すると、書き込み操作中、Ｖｍｍは、３Ｖから１２Ｖになる。同様に、選択されたビットライン（ここでは、偶数ビットライン）の電圧である、ＢＬ０（２）は、３Ｖから１２Ｖになる。ＡＶＳＳの電位は、３Ｖから５．５Ｖになる。書き込み操作の完了後、すなわち書き込み操作後のリカバリ期間中に、ＢＬ０（２）の電圧およびＡＶＳＳは、３Ｖに戻る。選択されていないビットライン（ここでは、奇数ビットライン）である、ＢＬ１（３）は、リカバリ期間中、５．５Ｖ（すなわち、ＶＡＶＳＳ）のままである。これは、書き込み操作、および書き込み操作後のリカバリ操作中に、ＨＶ＿ＲＣＶＲＹ＿Ｏによりアサートされる高圧によるものである。高信号は、書き込み操作後のリカバリ期間のみにＨＶ＿ＲＣＶＲＹ＿Ｅによりアサートされる。書き込み操作中、低信号は、ＡＶＳＳ＿ＴＯ＿ＧＲＯＵＮＤにアサートされる。
【００１８】
前述の説明は特定の実施形態によって記載されるが、これらの実施形態に様々な変更および修正を行うことができることは、当業者には明らかであろう。例えば、メモリアレイの異なる構成および異なる電圧ならびに閾値を使用してもよい。したがって、明細書およ
び図面は、限定的意味ではなく、むしろ例証的とみなされるものである。
【図面の簡単な説明】
【００１９】
【図１】図１は、メモリアレイの一部の図である。
【図２】図２は、本発明に従ったメモリアレイの一部の図である。
【図３】図３は、書き込み操作および書き込み操作後のリカバリ操作のタイミング図である。
【図１】
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【図２】
2009520311.tif 000004
【図３】
2009520311.tif 000005
【手続補正書】
【提出日】平成20年8月20日(2008.8.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ａ）複数のメモリセルと、
ｂ）複数のアレイビットラインと、を含むメモリアレイであって、前記複数のメモリセルのそれぞれは、前記複数のアレイビットラインの固有のラインに結合し、奇数のビットラインは、第１の電圧および第２の電圧に結合するように構成される固有のリカバリトランジスタに結合し、偶数のビットラインは、前記第１の電圧および第３の電圧に結合するように構成される固有のリカバリトランジスタに結合し、前記リカバリトランジスタは、選択されていないビットラインに結合するように構成され、かつ書き込み操作およびリカバリ操作中にアクティブになるように構成され、前記リカバリトランジスタは、選択されたビットラインに結合するように構成され、かつ前記リカバリ操作中にアクティブになるように構成され、前記リカバリトランジスタは、選択されていないビットラインが書き込み操作中に前記第１の電圧に結合するように構成されるように構成され、前記第１の電圧は、前記書き込み操作中に前記選択されたビットラインと選択されていないビットラインとの間の寄生結合を防止するには十分である、メモリアレイ。
【請求項２】
前記第１の電圧は、アレイソースラインの電圧である、請求項１に記載のメモリアレイ。
【請求項３】
前記第２の電圧は、偶数の高圧リカバリラインの電圧である、請求項１に記載のメモリアレイ。
【請求項４】
前記第３の電圧は、偶数の高圧リカバリラインの電圧である、請求項１に記載のメモリアレイ。
【請求項５】
前記メモリセルは、フローティングゲートＭＯＳＦＥＴトランジスタを含む、請求項１に記載のメモリアレイ。
【請求項６】
前記第１の電圧は、前記フローティングゲートＭＯＳＦＥＴトランジスタのフローティングゲートの電圧である、請求項５に記載のメモリアレイ。
【請求項７】
前記第１の電圧は、５から６ボルトの間である、請求項１に記載のメモリアレイ。
【請求項８】
それぞれの選択されていないビットラインは、書き込み操作中にフロートしないように構成される、請求項１に記載のメモリアレイ。
【請求項９】
プログラミング操作を実行する方法であって、
ａ）プログラミング電圧を、メモリアレイの選択されたビットラインに印加するステップであって、前記選択されたビットラインは、メモリアレイ内の奇数または偶数のビットラインのいずれかである、ステップと、
ｂ）前記プログラミング電圧を、選択されたビットラインに印加しつつ、書き込み操作中にそれぞれの選択されていないビットラインを電圧にショートさせ、それによりそれぞれの選択されていないビットラインを、前記選択されていないビットラインと選択されたビットラインの間の寄生結合を防止する電位まで上昇させるステップとを含む、方法。
【請求項１０】
前記電位は、５から６ボルトの間である、請求項９に記載の方法。
【請求項１１】
選択されていないビットラインは、プログラミング操作中にフローとしていない、請求項９に記載の方法。
【請求項１２】
書き込み操作中に、それぞれの選択されていないビットラインを第１の電圧にショートさせるステップは、前記プログラミング電圧を印加させつつ、第１のリカバリ電圧を、それぞれの選択されていないビットラインに結合したトランジスタに印加するステップを含む、請求項１１に記載の方法。
【請求項１３】
リカバリ操作中にそれぞれの選択されたビットラインに結合したトランジスタに、第２のリカバリ電圧を印加するステップをさらに含む、請求項９に記載の方法。
【請求項１４】
前記奇数のビットラインのそれぞれは、第１の電圧および第２の電圧に結合するように構成される固有のリカバリトランジスタに結合し、
前記偶数のビットラインのそれぞれは、前記第１の電圧および第３の電圧に結合するように構成される固有のリカバリトランジスタに結合し
前記リカバリトランジスタのそれぞれは、選択されていないビットラインに結合するように構成され、かつ、書き込み操作およびリカバリ操作中にアクティブになるように構成され、
前記リカバリトランジスタのそれぞれは、選択されたビットラインに結合するように構成され、かつ、前記リカバリ操作中にアクティブになるように構成され、
前記リカバリトランジスタのそれぞれは、それぞれの選択されていないビットラインが書き込み操作中に前記第１の電圧に結合されるように構成されるように構成される、請求項１に記載のメモリアレイ。
【国際調査報告】
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