(57)【要約】  集積回路の漏れ電流を抑制する回路及び方法が記載される。これら回路及び方法の多くは、ダイナミック・メモリー回路での使用に特に良く適する。例として、電源、接地、又は電源及び接地供給トランジスターの両方を仮想電圧を生成するために用いることが記載される。本発明の態様はリフレッシュ電流を低減する。ある態様はスタンバイ電流を低減する。本発明のある態様は、行デコーダー及びワード線ドライバのような冗長回路から生じる漏れを低減する。ある態様は供給トランジスターの早期起動を実行する方法を記載する。多くの供給トランジスター制御機構が教示される。供給トランジスターを用い集積回路配置を最適化する回路配置方法が教示される。
2009512961.tif 000002
【特許請求の範囲】
【請求項１】
回路素子であって、
メモリー・セル、及び
前記メモリーと結合された少なくとも１つのメモリー・アクセス・トランジスター、を有し、
前記メモリー・アクセス・トランジスターは、前記回路素子の動作モードに応じて変化するゲート−ソース電位を有するよう構成される、回路素子。
【請求項２】
前記メモリー・セルは、ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）を、メモリー状態がリフレッシュ動作の実行に応じて維持される複数のＤＲＡＭメモリー・セル内に有する、請求項１記載の回路素子。
【請求項３】
前記メモリー・セルの前記ゲート−ソース電位はゲート電位より高いソース電位を有する、請求項１記載の回路素子。
【請求項４】
前記ソース電位は０Ｖより高いか、又は前記ゲート電位は０Ｖより低いか、又は前記ソース電位は０Ｖより高く且つ前記ゲート電位は０Ｖより低い、請求項３記載の回路素子。
【請求項５】
前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する回路を更に有する請求項１記載の回路素子。
【請求項６】
前記回路はビット線検知増幅器である、請求項５記載の回路素子。
【請求項７】
前記回路はＣＭＯＳラッチ及び供給トランジスターを有し、並びに
前記供給トランジスターは電源供給トランジスター又は接地供給トランジスターの何れかを有する、請求項５記載の回路素子。
【請求項８】
前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する接地供給トランジスターとしてのＰＭＯＳトランジスター、を更に有し、
前記ＰＭＯＳトランジスターのソースはＣＭＯＳラッチの２つのＮＭＯＳトランジスターの共通節点と結合され、前記ＰＭＯＳトランジスターのドレインは接地と接続される、請求項１記載の回路素子。
【請求項９】
前記ＰＭＯＳトランジスターのゲート電位は動作モードに応じて変化する、請求項８記載の回路素子。
【請求項１０】
前記ＰＭＯＳトランジスターのゲート電位の変化はパルス信号の受信に応じて制御される、請求項９記載の回路素子。
【請求項１１】
前記メモリー・セルはダイナミック・メモリー・セルであり、及び
前記ＰＭＯＳトランジスターのゲート電位は通常動作モードで０Ｖより低く、前記ゲート電位はリフレッシュ・モードで０Ｖである、請求項９記載の回路素子。
【請求項１２】
前記リフレッシュ・モードはメモリー制御部又はメモリー素子により制御される、請求項１１記載の回路素子。
【請求項１３】
前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する接地供給トランジスターとしてのＮＭＯＳ供給トランジスター、を更に有し、
前記ＮＭＯＳ供給トランジスターのドレインはＣＭＯＳラッチの２つのＮＭＯＳトランジスターの共通節点と結合され、前記ＮＭＯＳ供給トランジスターのソースは接地と接続される、請求項１記載の回路素子。
【請求項１４】
前記ＮＭＯＳ供給トランジスターのゲート電位は前記回路素子の動作モードに応じて変化する、請求項１３記載の回路素子。
【請求項１５】
前記ＮＭＯＳ供給トランジスターの前記ゲート電位はパルス信号により、又は誤り検出器を通じ基準電圧により制御される、請求項１４記載の回路素子。
【請求項１６】
前記メモリー・セルはダイナミック・メモリー・セルであり、及び
前記ＮＭＯＳ供給トランジスターのゲート電位は通常動作モードよりリフレッシュ・モードの方が低い、請求項１４記載の回路素子。
【請求項１７】
前記リフレッシュ・モードはメモリー制御部又はメモリー素子により制御される、請求項１６記載の回路素子。
【請求項１８】
前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する接地供給トランジスターとしてのＰＭＯＳ及びＮＭＯＳ供給トランジスターの組、を更に有し、
前記ＰＭＯＳ供給トランジスターのソースはＣＭＯＳラッチの２つのＮＭＯＳトランジスターの共通節点と接続され、
前記ＮＭＯＳ供給トランジスターのドレインはＣＭＯＳラッチの２つのＮＭＯＳトランジスターの共通節点と結合され、及び前記ＮＭＯＳ供給トランジスターのソースは接地と接続される、請求項１記載の回路素子。
【請求項１９】
前記ＰＭＯＳ及びＮＭＯＳ供給トランジスターのゲート電位は前記回路素子の動作モードに応じて変化する、請求項１８記載の回路素子。
【請求項２０】
前記ＮＭＯＳ供給トランジスターのゲート電位はパルス信号により制御される、請求項１９記載の回路素子。
【請求項２１】
前記ＰＭＯＳ供給トランジスターをオンに切り替えている時間は前記ＮＭＯＳ供給トランジスターをオンに切り替えている時間より長い、請求項１８記載の回路素子。
【請求項２２】
前記メモリー・セルはダイナミック・メモリー・セルであり、及び
前記ＮＭＯＳ供給トランジスターのゲート電位は通常動作モードよりリフレッシュ・モードの方が低い、請求項１８記載の回路素子。
【請求項２３】
前記リフレッシュ・モードはメモリー制御部又はメモリー素子により制御される、請求項２２記載の回路素子。
【請求項２４】
前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する回路、を更に有し、
前記回路はＣＭＯＳラッチ及び接地供給トランジスターを有し、
前記メモリー・セルは２つの接地経路を有するよう構成され、第１の経路は接地になり、第２の経路は接地電位より高い電位になる、請求項１記載の回路素子。
【請求項２５】
前記接地経路は、
ドレインがＣＭＯＳラッチの２つのトランジスターの共通節点と結合されソースが接地と結合された第１のＮＭＯＳトランジスターを有する第１の接地経路、
接地より高い電位と接続する第２の接地経路、を有し、
前記第２の接地経路はドレインがＣＭＯＳラッチの２つのＮＭＯＳトランジスターの共通節点と接続されソースが接地より高い電位を有する節点と接続された第２のＮＭＯＳトランジスターを有する、請求項２４記載の回路素子。
【請求項２６】
前記節点の接地より高い電位はダイオード電圧降下又は電圧源に応じて生成される、請求項２５記載の回路素子。
【請求項２７】
ＮＭＯＳ又はＰＭＯＳダイオードは前記ダイオード電圧降下を生成するために用いられる、請求項２６記載の回路素子。
【請求項２８】
前記第１のＮＭＯＳトランジスターのゲートはパルス信号により制御される、請求項２４記載の回路素子。
【請求項２９】
前記第２のＮＭＯＳトランジスターをオンに切り替えている時間は前記第１のＮＭＯＳトランジスターをオンに切り替えている時間より長い、請求項２４記載の回路素子。
【請求項３０】
前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する回路、を更に有し、
前記回路はＣＭＯＳラッチ及び電源供給トランジスターを有し、
前記電源供給トランジスターはＮＭＯＳ供給トランジスターを有し、及び
前記ＮＭＯＳ供給トランジスターのソースはＣＭＯＳラッチの２つのＰＭＯＳトランジスターの共通節点と接続され、前記ＮＭＯＳ供給トランジスターのドレインは電源と接続される、請求項１記載の回路素子。
【請求項３１】
前記ＮＭＯＳ供給トランジスターのゲート電位は動作モードに応じて変化する、請求項３０記載の回路素子。
【請求項３２】
前記ＮＭＯＳ供給トランジスターのゲート電位はパルス信号の受信に応じて変化する、請求項３１記載の回路素子。
【請求項３３】
前記メモリー・セルはダイナミック・メモリー・セルであり、及び
前記ＮＭＯＳ供給トランジスターのゲート電位は通常動作モードではＶＤＤより高く、リフレッシュ・モードの間はＶＤＤ以下である、請求項３１記載の回路素子。
【請求項３４】
前記リフレッシュ・モードはメモリー制御部又はメモリー素子により制御される、請求項３３記載の回路素子。
【請求項３５】
前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する電源供給トランジスターとしてのＰＭＯＳ供給トランジスター、を更に有し、
前記ＰＭＯＳ供給トランジスターのドレインはＣＭＯＳラッチの２つのＰＭＯＳトランジスターの共通節点と結合され、前記ＰＭＯＳ供給トランジスターのソースは電源と接続される、請求項１記載の回路素子。
【請求項３６】
前記ＰＭＯＳ供給トランジスターのゲート電位は動作モードの変化に応じて変化する、請求項３５記載の回路素子。
【請求項３７】
前記ＰＭＯＳ供給トランジスターの前記ゲート電位はパルス信号により、又は誤り検出器を通じ基準電圧により制御される、請求項３６記載の回路素子。
【請求項３８】
前記ＰＭＯＳ供給トランジスターのゲート電位は通常動作モードよりリフレッシュ・モードの方が高い、請求項３６記載の回路素子。
【請求項３９】
前記リフレッシュ・モードはメモリー制御部又はメモリー素子により制御される、請求項３８記載の回路素子。
【請求項４０】
前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する電源供給トランジスターとしてのＰＭＯＳ及びＮＭＯＳ供給トランジスターの組、を更に有し、
前記ＮＭＯＳ供給トランジスターのドレインはＣＭＯＳラッチの２つのＰＭＯＳトランジスターの共通節点と結合され、前記ＮＭＯＳ供給トランジスターのドレインは電源と接続され、前記ＰＭＯＳ供給トランジスターのドレインはＣＭＯＳラッチの２つのＰＭＯＳトランジスターの共通節点と結合され、及び前記ＰＭＯＳ供給トランジスターのソースは電源と接続される、請求項１記載の回路素子。
【請求項４１】
前記電源供給トランジスターとしてのＮＭＯＳ及びＰＭＯＳ供給トランジスターの組のゲート電位は動作モードの変化に応じて変化する、請求項４０記載の回路素子。
【請求項４２】
前記ＰＭＯＳ供給トランジスターのゲート電位はパルス信号により制御される、請求項４０記載の回路素子。
【請求項４３】
前記ＮＭＯＳ供給トランジスターをオンに切り替えている時間は前記ＰＭＯＳトランジスターをオンに切り替えている時間より長い、請求項４０記載の回路素子。
【請求項４４】
前記ゲート−ソース電位の差は前記セル・データを読み出す回路により制御され、
前記回路はＣＭＯＳラッチ、及び接地供給トランジスター若しくは電源供給トランジスターである供給トランジスターを有し、
２つの電源経路が支持され、第１の経路は電源になり、第２の経路は電源電位より低い電位になる、請求項１記載の回路素子。
【請求項４５】
前記２つの電源経路は、
ドレインがＣＭＯＳラッチの２つのＰＭＯＳトランジスターの共通節点と接続されソースが電源と接続された第１のＰＭＯＳ供給トランジスターを有する第１の電源経路、
電源より低い電位を有する第２の電源経路、を有し、
前記第２の電源経路はドレインがＣＭＯＳラッチの２つのＰＭＯＳトランジスターの共通節点と接続されソースが電源より低い電圧を有する特定の節点と接続された第２のＰＭＯＳ供給トランジスターを有する、請求項４４記載の回路素子。
【請求項４６】
前記節点の電源電位より低い電位は電圧源により又はダイオード電圧降下に応じて生成される、請求項４５記載の回路素子。
【請求項４７】
ＮＭＯＳ又はＰＭＯＳダイオードは前記ダイオード電圧降下を生成するために用いられる、請求項４６記載の回路素子。
【請求項４８】
前記ＰＭＯＳ供給トランジスターのゲート電位はパルス信号により制御される、請求項４４記載の回路素子。
【請求項４９】
前記第２のＰＭＯＳ供給トランジスターをオンに切り替えている時間は前記第１のＰＭＯＳ供給トランジスターをオンに切り替えている時間より大きい、請求項４４記載の回路素子。
【請求項５０】
ダイナミック・メモリー（ＤＲＡＭ）素子であって、
複数のメモリー・セル、
前記メモリー・セルと結合されたビット線対、を有し、
前記メモリー・セルはリフレッシュ動作の実行に応じてメモリー状態を維持するよう構成され、及び
前記メモリー・セルは自己リフレッシュ又はシステム制御リフレッシュ・モードでブーストされるセル・データの高位電位を有するよう構成される、ダイナミック・メモリー。
【請求項５１】
前記均等化されたビット線電圧レベルは通常動作モードより自己リフレッシュ・モードの方が高い、請求項５０記載のダイナミック・メモリー。
【請求項５２】
自己リフレッシュ・モードの、より高い均等化されたビット線レベルは、ビット線プリチャージ・レベル生成器により制御される、請求項５１記載のダイナミック・メモリー。
【請求項５３】
前記均等化されたビット線電圧レベルは、ビット線プリチャージ・レベル生成器の出力レベルより高い、請求項５０記載のダイナミック・メモリー。
【請求項５４】
前記ブーストされた電位は誤り検出器を通じた基準電圧信号、パルス信号、既存の信号の組み合わせ、又は基準電圧信号とパルス信号とモード進入及び／又は終了信号の組み合わせにより制御される、請求項５０記載のダイナミック・メモリー。
【請求項５５】
セル・データの高位電位を生成する前記供給トランジスターは、少なくとも第１、第２、及び第３の供給トランジスターを有する、請求項５０記載のダイナミック・メモリー。
【請求項５６】
前記第１の供給トランジスターはＰＭＯＳ供給トランジスターを有し、前記第２及び第３の供給トランジスターはＮＭＯＳ供給トランジスターを有する、請求項５５記載のダイナミック・メモリー。
【請求項５７】
前記第１のトランジスターは電力供給速度を上げるよう構成される、請求項５６記載のダイナミック・メモリー。
【請求項５８】
前記第１の供給トランジスターは、第２、及び第３の供給トランジスターの供給電圧より高い電源供給と接続される、請求項５７記載のダイナミック・メモリー。
【請求項５９】
前記第２の供給トランジスターは主電源を生成する、請求項５６記載のダイナミック・メモリー。
【請求項６０】
前記第３の供給トランジスターは補助電源を生成する、請求項５６記載のダイナミック・メモリー。
【請求項６１】
前記第１のＰＭＯＳ供給トランジスターのソース及び前記第１のＮＭＯＳ供給トランジスターのドレインは内部生成電源と接続され、前記第２のＮＭＯＳ供給トランジスターのドレインは外部供給電源と接続される、請求項５６記載のダイナミック・メモリー。
【請求項６２】
前記第２のＮＭＯＳ供給トランジスターのゲートはパルス又はパルスとモード進入及び／又は終了信号との組み合わせにより制御される、請求項６１記載のダイナミック・メモリー。
【請求項６３】
前記第２のＮＭＯＳ供給トランジスターは通常動作モードでオンに切り替えられている時間より自己リフレッシュ・モードでオンに切り替えられている時間の方が長い、請求項６２記載のダイナミック・メモリー。
【請求項６４】
ダイナミック・メモリー（ＤＲＡＭ）素子であって、
リフレッシュ動作の実行に応じてメモリー状態が維持される複数のメモリー・セル、
前記メモリー・セルと結合されたビット線対、
前記ビット線と結合され、前記メモリー・セルの状態を検知するビット線検知増幅器、
前記ビット線検知増幅器と結合された複数の供給トランジスター、を有し、
前記複数の供給トランジスターは第１のＰＭＯＳ供給トランジスター、第１のＮＭＯＳ供給トランジスター、及び第２のＮＭＯＳ供給トランジスターを有し、
前記供給トランジスターは前記ビット線検知増幅器内のラッチと接続される、ダイナミック・メモリー。
【請求項６５】
前記第１のＰＭＯＳ供給トランジスターのソース及び前記第１のＮＭＯＳ供給トランジスターのドレインは内部生成電源と接続され、
前記第２のＮＭＯＳ供給トランジスターのドレインは外部供給電源と接続される、請求項６４記載のダイナミック・メモリー。
【請求項６６】
前記第２のＮＭＯＳ供給トランジスターのゲートはパルス又はパルスとモード進入及び／又は終了信号との組み合わせにより制御される、請求項６４記載のダイナミック・メモリー。
【請求項６７】
ダイナミック・メモリー（ＤＲＡＭ）素子であって、
リフレッシュ動作の実行に応じて前記ダイナミック・メモリーのメモリー状態が維持される複数のメモリー・セル、
前記メモリー・セルと結合されたビット線対、
前記ビット線と結合され、前記メモリー・セルの状態を検知するビット線検知増幅器、
前記ビット線検知増幅器と結合され、メモリー・セルの高位データの電位を増大するよう構成された複数の供給トランジスター、を有するダイナミック・メモリー。
【請求項６８】
前記複数の供給トランジスターは３個の供給トランジスターを有する、請求項６７記載のダイナミック・メモリー。
【請求項６９】
前記複数の供給トランジスターは、第１のＰＭＯＳ供給トランジスター、第１のＮＭＯＳ供給トランジスター、及び第２のＮＭＯＳ供給トランジスターを有し、
前記供給トランジスターは前記ビット線検知増幅器内のラッチと接続される、請求項６８記載のダイナミック・メモリー。
【請求項７０】
前記複数の供給トランジスターの中の第１の供給トランジスターは、前記複数の供給トランジスターの中の第２の供給トランジスター及び第３の供給トランジスターの供給電圧より高い電位を有し構成される電源と接続されることにより電源供給速度を上げるために用いられ、
前記第２の供給トランジスターは主電源を分配するよう構成され、
前記第３の供給トランジスターは補助電源を分配するよう構成される、請求項６８記載のダイナミック・メモリー。
【請求項７１】
ダイナミック・メモリー回路内の電流を低減する方法であって、
仮想電源供給からの動作のため、少なくとも１つの供給トランジスターを前記ダイナミック・メモリー回路の検知増幅器と結合する段階、
関連する信号の受信に応じて、アクティブ・スタンバイ・モードに入るためメモリー・ブロックへの読み出し及び／又は書き込みアクセスを延期する段階、及び
前記メモリー・セル内のデータを維持する間、前記メモリー・ブロックの動作電流を低減するために前記供給トランジスターの状態を変化する段階、を有する方法。
【請求項７２】
前記少なくとも１つの供給トランジスターは少なくとも１つの電源供給トランジスター、少なくとも１つの接地供給トランジスター、又は電源及び接地供給トランジスターの組を有する、請求項７１記載の方法。
【請求項７３】
前記供給トランジスターはパルス信号、又は誤り検出器を通じ受信した基準電圧、又はモード進入及び／又は終了信号、又はパルスと基準電圧と若しくはモード進入及び／又は終了信号との組み合わせの受信に応じて制御される、請求項７１記載の方法。
【請求項７４】
前記供給トランジスターの状態の変化は、アクティブ・スタンバイ・モードでビット線ラッチへ供給される電圧を低下する、請求項７１記載の方法。
【請求項７５】
前記少なくとも１つの供給トランジスターは少なくとも１つのＮＭＯＳ供給トランジスター、又は少なくとも１つのＰＭＯＳ供給トランジスター、又はＮＭＯＳ及びＰＭＯＳ供給トランジスターの組を有する、請求項７１記載の方法。
【請求項７６】
前記供給トランジスターは少なくとも１つのＮＭＯＳ電源供給トランジスターを有し、前記ＮＭＯＳ電源供給トランジスターは前記ダイナミック・メモリー回路がアクティブ・スタンバイ・モードの場合に、前記ダイナミック・メモリー回路が通常動作モードの場合より低いゲート電位を有するよう構成される、請求項７１記載の方法。
【請求項７７】
前記供給トランジスターは少なくとも１つの接地供給トランジスターを有し、前記接地供給トランジスターは前記接地供給トランジスターの状態の制御に応じて接地電圧をビット線ラッチへ供給し、前記接地電圧はアクティブ・スタンバイ・モードの場合に通常動作モードの場合より高い電位を有する、請求項７１記載の方法。
【請求項７８】
前記接地供給トランジスターはＮＭＯＳ供給トランジスター、ＰＭＯＳ供給トランジスター、又はＮＭＯＳ及びＰＭＯＳ供給トランジスターの両方を有する、請求項７７記載の方法。
【請求項７９】
前記接地供給トランジスターはパルス信号、又は誤り検出器を通じ受信した基準電圧、又はモード進入及び／又は終了信号、又はパルスと基準電圧と若しくはモード進入及び／又は終了信号との組み合わせの受信に応じて制御される、請求項７７記載の方法。
【請求項８０】
第１の回路にワード線のアドレス情報を格納する段階、
アクティブ・スタンバイ・モード又は他の低電力モードに入ると、電流消費を低減するために第２の回路により前記ワード線をディスエーブルする段階、及び
前記アクティブ・スタンバイ・モード又は他の低電力モードを終了すると、前記ワード線を前記格納されたアドレス情報でリストアする段階、を更に有する請求項７１記載の方法。
【請求項８１】
前記アドレス情報を格納する段階及び／又はワード線をディスエーブルする段階は、モード進入及び／又は終了信号の受信に応じて実行される、請求項８０記載の方法。
【請求項８２】
前記第２の回路は供給トランジスターを有し、前記供給トランジスターは、アドレス・ドライバ、アドレス前段デコーダー、アドレス・デコーダー及びワード線ドライバを有する回路のグループから選択された１又は複数の回路と結合され、
前記供給トランジスターは前記ワード線をディスエーブルするために不活性化され、及び
前記供給トランジスターはＮＭＯＳトランジスター、ＰＭＯＳトランジスター、又はＮＭＯＳ及びＰＭＯＳトランジスターの組を有する、請求項８０記載の方法。
【請求項８３】
前記第２の回路の状態は制御信号の受信に応じてプリチャージ状態に入り、前記第２の回路と接続された供給トランジスターは同一の又は他の制御信号により不活性化される、請求項８２記載の方法。
【請求項８４】
前記格納する段階、ディスエーブルする段階、及びリストアする段階は、モード進入及び／又は終了信号の受信に応じて前記第１及び第２の回路により実行される、請求項８２記載の方法。
【請求項８５】
ダイナミック・メモリー回路内の電流を低減する方法であって、
仮想電源供給から動作するよう構成するため、少なくとも１つの供給トランジスターを前記ダイナミック・メモリー回路の検知増幅器と結合する段階、及び
前記メモリー・セル内のデータを維持する間、前記メモリー・ブロックの動作電流を低減するため、前記少なくとも１つの供給トランジスターの状態を変化する段階、を有し、
前記供給トランジスターの状態は、第１のクロックに関する正の設定時間を有する非同期信号、又は前記第１のクロックに関する正の設定時間を有する第２のクロックに基づく同期信号の受信に応じて変化される、方法。
【請求項８６】
前記非同期信号はコマンド信号である、請求項８５記載の方法。
【請求項８７】
前記第２のクロック及び前記第１のクロックは同一周波数で動作し、異なる位相関係を有する、請求項８５記載の方法。
【請求項８８】
前記第２のクロック及び前記第１のクロックは互いに異なる周波数で動作する、請求項８５記載の方法。
【請求項８９】
前記供給トランジスターは電源供給トランジスターを有し、
前記電源供給トランジスターはＮＭＯＳ及びＰＭＯＳ供給トランジスターの組を有し、
２以上の非同期信号は前記電源供給トランジスターを制御し、より早い非同期信号が前記ＰＭＯＳ供給トランジスターのゲートに印加される、請求項８５記載の方法。
【請求項９０】
前記ＮＭＯＳ供給トランジスターをイネーブルする前記非同期信号は、電源電位より高い電位を有する、請求項８９記載の方法。
【請求項９１】
前記供給トランジスターは接地供給トランジスターを有し、
前記接地供給トランジスターはＮＭＯＳ及びＰＭＯＳ供給トランジスターの組を有し、
２以上の非同期信号は前記接地供給トランジスターを制御し、より早い非同期信号が前記ＮＭＯＳ供給トランジスターのゲートに印加される、請求項８５記載の方法。
【請求項９２】
前記ＰＭＯＳ供給トランジスターをイネーブルする前記非同期信号は、接地電位より低い電位を有する、請求項９１記載の方法。
【請求項９３】
前記供給トランジスターは電源供給トランジスターを有し、
前記電源供給トランジスターはＮＭＯＳ及びＰＭＯＳ供給トランジスターの組を有し、
２以上の同期信号は前記電源供給トランジスターを制御し、より早い同期信号が前記ＰＭＯＳ供給トランジスターのゲートに印加される、請求項８５記載の方法。
【請求項９４】
前記ＮＭＯＳ供給トランジスターをイネーブルする前記同期信号は、電源電位より高い電位を有する、請求項９３記載の方法。
【請求項９５】
前記供給トランジスターは接地供給トランジスターを有し、
前記接地供給トランジスターはＮＭＯＳ及びＰＭＯＳ供給トランジスターの組を有し、
２以上の同期信号は前記接地供給トランジスターを制御し、より早い同期信号が前記ＮＭＯＳ供給トランジスターのゲートに印加される、請求項８５記載の方法。
【請求項９６】
前記ＰＭＯＳ供給トランジスターをイネーブルする前記同期信号は、接地電位より低い電位を有する、請求項９５記載の方法。
【請求項９７】
前記供給トランジスターは電源供給トランジスターを有し、
前記電源供給トランジスターはＮＭＯＳ及びＰＭＯＳ供給トランジスターの組を有し、
非同期信号は前記ＰＭＯＳ供給トランジスターを制御し、同期信号は前記ＮＭＯＳ供給トランジスターを制御し、
前記非同期信号は前記同期信号より前に生成される、請求項８５記載の方法。
【請求項９８】
前記供給トランジスターは接地供給トランジスターを有し、
前記接地供給トランジスターはＮＭＯＳ及びＰＭＯＳ供給トランジスターの組を有し、
非同期信号は前記ＮＭＯＳ供給トランジスターを制御し、同期信号は前記ＰＭＯＳ供給トランジスターを制御し、
前記非同期信号は前記同期信号より前に生成される、請求項８５記載の方法。
【請求項９９】
ダイナミック・メモリー回路内の電流を低減する方法であって、
仮想電源供給から動作するよう構成するため、少なくとも１つの供給トランジスターを前記ダイナミック・メモリー回路の検知増幅器と結合する段階、及び
前記メモリー・セル内のデータを維持する間、前記メモリー・ブロックの動作電流を低減するため、前記少なくとも１つの供給トランジスターの状態を変化する段階、を有し、
前記供給トランジスターの状態は、クロックに関し正の設定時間を有する非同期信号及び前記クロックに基づく同期信号の受信に応じて変化される、方法。
【請求項１００】
前記非同期信号はコマンド信号である、請求項９９記載の方法。
【請求項１０１】
前記ダイナミック・メモリー回路を論理的又は物理的にセクションに分割する段階、
前記セクションの第１の部分の供給トランジスターを非同期信号により制御し、及び前記セクションの第２の部分の供給トランジスターを同期信号により制御する段階、を更に有する請求項９９記載の方法。
【請求項１０２】
前記非同期信号は前記同期信号より前に受信される、請求項９９記載の方法。
【請求項１０３】
前記供給トランジスターはＮＭＯＳ及びＰＭＯＳ供給トランジスターの組を有し、
２以上の非同期信号又は同期信号は前記供給トランジスターを制御し、
前記非同期信号又は同期信号のより早い方が、電源供給トランジスターである前記ＰＭＯＳ供給トランジスターのゲート、又は接地供給トランジスターである前記ＮＭＯＳ供給トランジスターのゲートに印加される、請求項９９記載の方法。
【請求項１０４】
前記ＮＭＯＳ供給トランジスターをイネーブルする非同期又は同期信号は、電源電位より高い電位を有し、及び
前記ＰＭＯＳ供給トランジスターをイネーブルする非同期又は同期信号は、接地電位より低い電位を有する、請求項１０３記載の方法。
【請求項１０５】
前記非同期信号は前記ＰＭＯＳ供給トランジスターを制御し、前記同期信号は前記ＮＭＯＳ供給トランジスターを制御し、並びに
前記非同期信号は前記同期信号より前に受信される、請求項１０３記載の方法。
【請求項１０６】
前記非同期信号は前記ＮＭＯＳ供給トランジスターを制御し、前記同期信号は前記ＰＭＯＳ供給トランジスターを制御し、並びに
前記非同期信号は前記同期信号より前に受信される、請求項１０３記載の方法。
【請求項１０７】
集積回路であって、
複数のロジック・トランジスターを有する少なくとも１つのメモリー・セル・ブロック、
前記メモリー・セル・ブロックを縁取る少なくとも１つの電源経路及び少なくとも１つの接地経路、
前記少なくとも１つのメモリー・セル・ブロック内の各メモリー・セル・ブロックと結合された行デコーダー、
前記少なくとも１つのメモリー・セル・ブロック内の各メモリー・セル・ブロックと結合された列デコーダー、
前記少なくとも１つのメモリー・セル・ブロックの各メモリー・セルと結合された少なくとも１つのビット線対、
前記ビット線対と結合され、前記メモリー・セル内のメモリー・セルの電位差を検知し及び前記メモリー・セルの高位又は低位状態をリフレッシュするよう構成されたビット線検知増幅器、
前記メモリー・ブロックの前記複数のロジック・トランジスターの中の、少なくとも１つの仮想電圧レベルを生成するよう構成された少なくとも１つの供給トランジスター、及び
前記少なくとも１つの仮想電圧レベルと結合された少なくとも１つの仮想電源経路、仮想接地経路、又は仮想電源及び接地経路の組み合わせ、を有する集積回路。
【請求項１０８】
少なくとも１つの供給トランジスターが前記ロジック・トランジスターより対応する電源又は接地線の近くに配置される、請求項１０７記載の集積回路。
【請求項１０９】
前記供給トランジスターは電源供給トランジスター、接地供給トランジスター、又は電源及び接地供給トランジスターの組を有する、請求項１０７記載の集積回路。
【請求項１１０】
前記電源供給トランジスターはＮＭＯＳ供給トランジスターを有するか、又は接地供給トランジスターはＰＭＯＳ供給トランジスターを有するか、又は電源供給トランジスターはＮＭＯＳ供給トランジスターを有し且つ接地供給トランジスターはＰＭＯＳ供給トランジスターを有する、請求項１０９記載の集積回路。
【請求項１１１】
前記電源供給トランジスターはＮＭＯＳ及びＰＭＯＳ供給トランジスターを有するか、又は接地供給トランジスターはＰＭＯＳ及びＮＭＯＳ供給トランジスターを有するか、又は電源及び供給トランジスターの両方はＰＭＯＳ及びＮＭＯＳ供給トランジスターを有する、請求項１０９記載の集積回路。
【請求項１１２】
少なくとも１つの供給トランジスターがロジック・トランジスターを有する前記メモリー・ブロックの外側に位置付けられる、請求項１０７記載の集積回路。
【請求項１１３】
前記供給トランジスターは電源線の下に位置付けられ、前記メモリー・セル・ブロックの前記複数のロジック・トランジスターを横切らない、請求項１１２記載の集積回路。
【請求項１１４】
前記供給トランジスターはロジック・ブロック全体に対し纏めて配置される、請求項１１２記載の集積回路。
【請求項１１５】
前記供給トランジスターは分散して配置され、電源及び供給トランジスターは各配置ブロックに隣接する、請求項１１２記載の集積回路。
【請求項１１６】
前記供給トランジスターは電源供給トランジスター及び配置ブロック全体を駆動する接地供給トランジスターを有する、請求項１１２記載の集積回路。
【請求項１１７】
前記メモリー・セル・ブロックは区分化され、電源供給トランジスター及び接地供給トランジスターは区分毎に配置される、請求項１１２記載の集積回路。
【請求項１１８】
前記仮想電源線は、前記集積回路の１又は複数の電源線より、前記メモリー・セルのロジック・トランジスターの近くに位置付けられる、請求項１０７記載の集積回路。
【請求項１１９】
前記少なくとも１つの供給トランジスターは、サブワード線ドライバの交点にある列デコーダー対の間隙に位置付けられるか、又はストラッピングによる、請求項１０７記載の集積回路。
【請求項１２０】
前記集積回路はダイナミック・メモリー集積回路を有し、及び
前記少なくとも１つの供給トランジスターは、ビット線検知増幅器を有する交点にある第１及び第２の行デコーダーの間の間隙に位置付けられる、請求項１０７記載の集積回路。
【請求項１２１】
前記集積回路はダイナミック・メモリー集積回路を有し、及び
前記少なくとも１つの供給トランジスターは、ビット線検知増幅器を有する交点にある第１及び第２のサブワード線ドライバの間の間隙に位置付けられる、請求項１０７記載の集積回路。
【請求項１２２】
前記集積回路はダイナミック・メモリー集積回路を有し、
前記供給トランジスターは前記ビット線検知増幅器のラッチ内の交差接続されたＮＭＯＳトランジスターの対と結合されたＰＭＯＳ接地供給トランジスターを有し、及び
前記供給トランジスターは前記ビット線検知増幅器のラッチ内の交差接続されたＰＭＯＳトランジスターのＮウェルに配置される、請求項１０７記載の集積回路。
【請求項１２３】
前記集積回路はダイナミック・メモリー集積回路を有し、
前記供給トランジスターは前記ビット線検知増幅器のラッチ内の交差接続されたＰＭＯＳトランジスターの対と結合されたＮＭＯＳ電源供給トランジスターを有し、及び
前記供給トランジスターは前記ビット線検知増幅器のラッチ内の交差接続されたＮＭＯＳトランジスターのＰウェル、又はＰ型基板に配置される、請求項１０７記載の集積回路。
【請求項１２４】
前記集積回路はダイナミック・メモリー集積回路を有し、及び
前記供給トランジスターは、前記ビット線対毎又はビット線対のグループ毎に配置される、請求項１０７記載の集積回路。
【請求項１２５】
メモリー又は論理回路内の適正な供給トランジスター接続を決定する方法であって、
前記メモリー又は論理回路を特徴付けるシミュレーション・ルーチンを実行する段階、
前記シミュレーションの間に、ＶＤＤ又はＶＳＳ以外の知られている状態を供給トランジスターがロジック・トランジスターと接続する節点に割り当てる段階、を有し、
前記知られている状態は所定の入力状態に対し論理出力に出力される、方法。
【請求項１２６】
前記知られている状態は高インピーダンス（Ｈｉ−Ｚ）状態である、請求項１２５記載の方法。
【請求項１２７】
前記所定の入力状態はスタンバイ・モードで定められた知られている状態である、請求項１２５記載の方法。
【請求項１２８】
前記供給トランジスターは前記メモリー又は論理回路のブロック内の１つおきの論理ゲートと接続された供給トランジスターと同一の種類である、請求項１２５記載の方法。
【請求項１２９】
前記方法の前記シミュレーション・ルーチンは、ピン特性配置、及び他の結線図、外部テキスト・ファイルから抽出されたポート特性、又はポート名を有する、請求項１２５記載の方法。
【請求項１３０】
漏れ経路又は誤った回路接続を発見するために送信ゲートの何れかの側の論理状態を比較する段階、を更に有する請求項１２５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にメモリー素子に関し、より詳細にはメモリー素子内の制御回路に関する。
【０００２】
［関連出願の相互参照］
本願は、米国仮出願番号６０／７２０,１８５、２００５年９月２３日出願に基づき優先権を主張する。当該米国仮出願は、参照されることにより全体が本願明細書に組み込まれる。
【０００３】
［著作権保護に従う資料の通知］
本願明細書の内容の一部は米国及び他の国の著作権法の著作権保護に従う。著作権者は、特許文献又は特許開示の如何なるものによる複製が米国特許商標局内で公的に入手可能なファイル又は記録を生じる場合、これに異議を申し立てないが、その他の場合の全ての著作権は如何なる場合にも保護される。著作権者は、著作権者の如何なる権利も放棄せず、本願明細書を安全に有し、またＣ．Ｆ．Ｒ．§１．１４に従う著作権者の権利を制限しない。
【０００４】
本願明細書の内容の一部は米国及び他の国の回路配置利用権法の著作権保護に従う。回路配置利用権の権者は、特許文献又は特許開示の如何なるものによる複製が米国特許商標局内で公的に入手可能なファイル又は記録を生じる場合、これに異議を申し立てないが、その他の場合の全ての回路配置利用権は如何なる場合にも保護される。回路配置利用権の権者は、回路配置利用権の権者の如何なる権利も放棄せず、本願明細書を安全に有し、またＣ．Ｆ．Ｒ．§１．１４に従う著作権者の権利を制限しない。
【背景技術】
【０００５】
メモリー素子は他の電子回路と同様にメモリー・セルを組み込み、メモリー・セル内部にはデジタル・データのビットが保持されている。これらのメモリー・セルは現実には静的又は動的である。ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）では、メモリー・セルは揮発性なので、セルの情報を維持するために電荷回復動作が必要である。この電荷回復動作はリフレッシュ動作として参照され、例えばメモリー制御部により実行される。メモリー・セルからの電荷の減少は、いくつかの漏れの原因を通じて生じる。漏れの主な部分は閾値下の漏れ電流から生じ、全漏れ電流の主な部分を構成する。従来のＤＲＡＭセル機構では、多くのメモリー・セル間でビット線を共有し、メモリー・ブロックがアクティブの間に最も短いデータ保持時間が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、メモリー回路、特に動的メモリー回路内の漏れ電流を減少する回路及び方法が必要である。本発明はこれら及び他の必要を満たし、従来開発された回路及び方法の欠陥を克服する。
【課題を解決するための手段】
【０００７】
メモリー回路、特にダイナミック・メモリー回路内の電力消費を低減する多数の回路及び方法が知られている。ダイナミック・メモリー回路は、本願明細書ではＬＡ及びＬＡｂとして参照される第１及び第２の回路節点の間の電位差を検知及び増幅する第１の交差結合トランジスター対を有する。電位差の検知に応じ、前記第１又は第２の回路節点の何れかは第１の電圧に引き上げられる。この電圧を引き上げられる節点は、第１の電圧に最も近い電圧の回路節点である。
【０００８】
本発明は、以下の記載を含むがこれらに限定されない多数の方法で実施されるよう変更可能である。
【０００９】
本発明の実施例は一般的に回路素子として記載される。前記回路素子は、（ａ）メモリー・セル、（ｂ）前記メモリーと結合された少なくとも１つのメモリー・アクセス・トランジスター、を有し、（ｃ）前記メモリー・アクセス・トランジスターは、前記回路素子の動作モードに応じて変化するゲート−ソース電位を有するよう構成される。
【００１０】
電力消費を低減する回路及び方法は、複数のダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）メモリー・セル内のメモリー状態がリフレッシュ動作の実行に応じて維持されるＤＲＡＭに特に良く適する。
【００１１】
回路内で、メモリー・セルのゲート−ソース電位は、ゲート電位より高いソース電位を有する。例えばソース電位は０Ｖより高くて良く、又はゲート電位は０Ｖより低くて良く、又はソース電位は０Ｖより高く且つゲート電位は０Ｖより低くても良い。
【００１２】
ある実施例では、回路は、前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化するよう構成される。例として、回路は、供給トランジスターを制御するよう構成されたビット線検知増幅器を有して良い。回路は、ラッチ素子（つまりＣＭＯＳ）及び供給トランジスターを有して良い。それらは電源供給トランジスター、接地供給トランジスター、又は電源及び接地供給トランジスターの組を有して良い。
【００１３】
本発明のこれらの態様は、異なる形式の供給トランジスターを用い実施されて良い。例として、ＰＭＯＳトランジスターは、前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する接地供給トランジスターとして用いられて良い。ある実施例では、ＰＭＯＳトランジスターのソースはＣＭＯＳラッチの２つのＮＭＯＳトランジスターの共通節点と結合され、ＰＭＯＳトランジスターのドレインは接地と接続される。この例では、前記ＰＭＯＳトランジスターのゲート電位はメモリー素子の動作モードに応じて変化する。ＰＭＯＳトランジスターのゲート電位は、望ましくはパルス信号の受信に応じて制御されるが、他の駆動信号が利用されても良い。
【００１４】
供給トランジスターはメモリーの動作モードに応じて調整されて良い。例えば、ダイナミック・メモリー・セルは、前記ＰＭＯＳトランジスターのゲート電位が通常動作モードで０Ｖより低く、前記ゲート電位がリフレッシュ・モードで０Ｖであるように構成される。リフレッシュ・モードは、メモリー制御部又はメモリー素子、又は同様の回路により制御されて良い。
【００１５】
供給トランジスターはＮＭＯＳ及びＰＭＯＳトランジスターの種々の構成を有して良い。ある例では、ＮＭＯＳ供給トランジスターは、前記ゲート−ソース電位を前記メモリー・セル内のデータ状態の読み出しに応じて変化する接地供給トランジスターとして用いられて良い。ある実施では、ＮＭＯＳ供給トランジスターのドレインはＣＭＯＳラッチの２つのＮＭＯＳトランジスターの共通節点と結合され、ＮＭＯＳ供給トランジスターのソースは接地と接続される。この場合、前記ＮＭＯＳ供給トランジスターのゲート電位は回路素子の動作モードに応じて変化する。このＮＭＯＳ供給トランジスターのゲート電位は、望ましくはパルス信号により、又は誤り検出器若しくは素子状態に応答する他の回路を通じて基準電圧により制御される。
【００１６】
本発明のある実施例は、メモリー保持率を向上したダイナミック・メモリー（ＤＲＡＭ）素子を記載する。前記ＤＲＡＭは、（ａ）複数のメモリー・セル、（ｂ）前記メモリー・セルと結合されたビット線対、を有し、（ｃ）前記メモリー・セルはリフレッシュ動作の実行に応じてメモリー状態を維持するよう構成され、及び（ｄ）前記メモリー・セルは自己リフレッシュ又はシステム制御リフレッシュ・モードでブーストされるセル・データの高位電位を有するよう構成される。
【００１７】
ある実施例では、均等化されたビット線レベルは、例えばビット線プリチャージ・レベル生成器により制御されることにより、自己リフレッシュ・モードの場合に通常動作モードの場合より高い。ビット線レベルの前記ブーストされた電位は誤り検出器を通じた基準電圧信号、パルス信号、既存の信号の組み合わせ、又は基準電圧信号とパルス信号とモード進入及び／又は終了信号の組み合わせにより制御されて良い。セル・データの高位電位は、例えば少なくとも第１、第２、及び第３の供給トランジスターを有する供給トランジスターを用いることにより生成されて良い。例えば、前記第１の供給トランジスターはＰＭＯＳ供給トランジスターを有し、前記第２及び第３の供給トランジスターはＮＭＯＳ供給トランジスターを有する。
【００１８】
ある例では、前記第１のトランジスターは電力供給速度を上げるよう構成され、望ましくは第２及び第３の供給トランジスターの供給電圧より高い電位を有する電源供給と接続される。前記第２の供給トランジスターは、この例では主電源を生成し、前記第３の供給トランジスターは補助電源を生成する。前記第１のＰＭＯＳ供給トランジスターのソース及び前記第１のＮＭＯＳ供給トランジスターのドレインは望ましくは内部生成電源と接続され、前記第２のＮＭＯＳ供給トランジスターのドレインは外部供給電源と接続される。前記第２のＮＭＯＳ供給トランジスターのゲートはパルス又はパルスとモード進入及び／又は終了信号との組み合わせにより制御されて良い。前記第２のＮＭＯＳ供給トランジスターは通常動作モードでオンに切り替えられている時間より自己リフレッシュ・モードでオンに切り替えられている時間の方が長い。
【００１９】
本発明のある実施例はダイナミック・メモリー（ＤＲＡＭ）素子を記載する。前記ＤＲＡＭ素子は、（ａ）複数のメモリー・セル、を有し、（ｂ）前記ダイナミック・メモリーのメモリー状態はリフレッシュ動作の実行に応じて維持され、前記ＤＲＡＭ素子は（ｃ）前記メモリー・セルと結合されたビット線対、（ｄ）前記ビット線と結合され、前記メモリー・セルの状態を検知するビット線検知増幅器、（ｅ）前記ビット線検知増幅器と結合された複数の供給トランジスター、を有し、（ｆ）前記複数の供給トランジスターは望ましくは第１のＰＭＯＳ供給トランジスター、第１及び第２のＮＭＯＳ供給トランジスターを有し、前記供給トランジスターは前記ビット線検知増幅器内のラッチと接続される。  ある実施例によると、前記第１のＰＭＯＳ供給トランジスターのソース及び前記第１のＮＭＯＳ供給トランジスターのドレインは内部生成電源と接続され、前記第２のＮＭＯＳ供給トランジスターのドレインは外部供給電源と接続される。第２のＮＭＯＳ供給トランジスターのゲートは多数の方法、例えばパルス又はパルスとモード進入及び／又は終了信号との組み合わせにより制御されて良い。
【００２０】
本発明のある実施例はダイナミック・メモリー（ＤＲＡＭ）素子を記載する。前記ＤＲＡＭ素子は、（ａ）リフレッシュ動作の実行に応じてメモリー状態が維持される複数のメモリー・セル、（ｂ）前記メモリー・セルと結合されたビット線対、（ｃ）前記ビット線と結合され、前記メモリー・セルの状態を検知するビット線検知増幅器、（ｄ）前記ビット線検知増幅器と結合され、メモリー・セルの高位データの電位を増大するよう構成された複数の供給トランジスター、を有する。
【００２１】
例として、複数の供給トランジスターは３つの供給トランジスターを有して良い。ある場合には、供給トランジスターは第１のＰＭＯＳ供給トランジスター、並びに第１及び第２のＮＭＯＳ供給トランジスターを有する。供給トランジスターはビット線検知増幅器内のラッチと接続される。前記複数のソース・トランジスターの中の第１の供給トランジスターは、前記複数のソース・トランジスターの中の第２の供給トランジスター及び第３の供給トランジスターの供給電圧より高い電位を有するよう構成された電源供給と接続されることにより、電源供給速度を上げるために用いられる。この場合には、前記第２の供給トランジスターは主電源を分配するよう構成され、前記第３の供給トランジスターは補助電源を供給するよう構成されて良い。
【００２２】
ある実施例はダイナミック・メモリー回路内の電流を低減する方法を記載する。前記方法は、（ａ）仮想電源供給からの動作のため、少なくとも１つの供給トランジスターを前記ダイナミック・メモリー回路の検知増幅器と結合する段階、（ｂ）関連する信号の受信に応じて、アクティブ・スタンバイ・モードに入るためメモリー・ブロックへの読み出し及び／又は書き込みアクセスを延期する段階、及び（ｃ）前記メモリー・セル内のデータを維持する間、前記メモリー・ブロックの動作電流を低減するために前記供給トランジスターの状態を変化する段階、を有する。  ある実施例では、前記供給トランジスターは少なくとも１つの電源供給トランジスター、少なくとも１つの接地供給トランジスター、又は電源及び接地供給トランジスターの組を有する。前記供給トランジスターはパルス信号、又は誤り検出器を通じ受信した基準電圧、又はモード進入及び／又は終了信号、又はパルスと基準電圧と若しくはモード進入及び／又は終了信号との組み合わせの受信のような素子信号に応じて制御される。前記供給トランジスターの状態の変化は、アクティブ・スタンバイ・モードでビット線ラッチへ供給される電圧を低下する。
【００２３】
前記供給トランジスターは異なる方法で構成されて良い。ある場合には、前記供給トランジスターは少なくとも１つのＮＭＯＳ供給トランジスター、又は少なくとも１つのＰＭＯＳ供給トランジスター、又はＮＭＯＳ及びＰＭＯＳ供給トランジスターの組を有する。例えば、前記供給トランジスターは少なくとも１つのＮＭＯＳ電源供給トランジスターを有し、前記ＮＭＯＳ電源供給トランジスターは前記ダイナミック・メモリー回路がアクティブ・スタンバイ・モードの場合に、前記ダイナミック・メモリー回路が通常動作モードの場合より低いゲート電位を有するよう構成されて良い。前記供給トランジスターは少なくとも１つの接地供給トランジスターを有し、前記接地供給トランジスターは前記接地供給トランジスターの状態の制御に応じて接地電圧をビット線ラッチへ供給し、前記接地電圧はアクティブ・スタンバイ・モードの場合に通常動作モードの場合より高い電位を有して良い。前記接地供給トランジスターはＮＭＯＳ供給トランジスター、ＰＭＯＳ供給トランジスター、又はＮＭＯＳ及びＰＭＯＳ供給トランジスターの両方を有して良い。
【００２４】
本発明のある実施例はダイナミック・メモリー回路内の電流を低減する方法を記載する。前記方法は、（ａ）仮想電源供給から動作するよう構成するため、少なくとも１つの供給トランジスターを前記ダイナミック・メモリー回路の検知増幅器と結合する段階、及び（ｂ）前記メモリー・セル内のデータを維持する間、前記メモリー・ブロックの動作電流を低減するため、前記少なくとも１つの供給トランジスターの状態を変化する段階、を有し、（ｃ）第１のクロックに関し正の設定時間を有する非同期信号（つまりコマンド信号）、又は前記第１のクロックに関し正の設定時間を有する第２のクロックに基づく同期信号を受信し、前記供給トランジスターの状態を変化する段階、を有する。ある場合には、前記第２のクロック及び前記第１のクロックは同一周波数で動作し、異なる位相関係を有する。別の場合には、前記第２のクロック及び前記第１のクロックは異なる周波数で動作する。
【００２５】
前記方法のある実施では、供給トランジスターは電源供給トランジスターを、例えばＮＭＯＳ及び／又はＰＭＯＳ供給トランジスターの組として有する。例として、２以上の非同期信号は電源供給トランジスターを制御し、より早い非同期信号がＰＭＯＳ供給トランジスターのゲートに印加される。前記ＮＭＯＳ供給トランジスターをイネーブルする前記非同期信号は、電源電位より高い電位を有する。
【００２６】
前記方法のある実施では、供給トランジスターは接地供給トランジスターを、例えばＮＭＯＳ及び／又はＰＭＯＳトランジスターの組として有する。例えば、供給トランジスターは接地供給トランジスターを有して良い。２以上の非同期信号は設置供給トランジスターを制御し、より早い非同期信号がＮＭＯＳ供給トランジスターのゲートに印加され、より遅い信号がＰＭＯＳトランジスターに印加される。前記ＰＭＯＳ供給トランジスターをイネーブルする前記非同期信号は、接地電位より低い電位を有する。
【００２７】
他の実施も記載される。例えば、電源供給トランジスター及び接地供給トランジスターを同期信号、又は非同期信号と同期信号との組み合わせを用い制御することである。
【００２８】
ある実施例はダイナミック・メモリー回路内の電流を低減する方法を記載する。前記方法は、（ａ）仮想電源供給から動作するよう構成するため、少なくとも１つの供給トランジスターを前記ダイナミック・メモリー回路の検知増幅器と結合する段階、及び（ｂ）前記メモリー・セル内のデータを維持する間、前記メモリー・ブロックの動作電流を低減するため、前記少なくとも１つの供給トランジスターの状態を変化する段階、を有し、（ｃ）前記供給トランジスターの状態は、クロックに関し正の設定時間を有する非同期信号及び前記クロックに基づく同期信号（つまりコマンド）の受信に応じて変化される。
【００２９】
更に、前記ダイナミック・メモリー回路は論理的又は物理的にセクションに分割されて良く、前記セクションの第１の部分の供給トランジスターは非同期信号により制御され、及び前記セクションの第２の部分の供給トランジスターは同期信号により制御される。同期及び非同期制御及び用いられるトランジスターの異なる組み合わせが記載される。
【００３０】
ある実施例は集積回路を記載する。前記集積回路は、（ａ）複数のロジック・トランジスターを有する少なくとも１つのメモリー・セル・ブロック、（ｂ）前記メモリー・セル・ブロックを縁取る少なくとも１つの電源経路及び少なくとも１つの接地経路、（ｃ）前記少なくとも１つのメモリー・セル・ブロック内の各メモリー・セル・ブロックと結合された行デコーダー、（ｄ）前記少なくとも１つのメモリー・セル・ブロック内の各メモリー・セル・ブロックと結合された列デコーダー、（ｅ）前記少なくとも１つのメモリー・セル・ブロックの各メモリー・セルと結合された少なくとも１つのビット線対、（ｆ）前記ビット線対と結合され、前記メモリー・セル内のメモリー・セルの電位差を検知し及び前記メモリー・セルの高位又は低位状態をリフレッシュするよう構成されたビット線検知増幅器、（ｇ）前記メモリー・ブロックの前記複数のロジック・トランジスターの中の、少なくとも１つの仮想電圧レベルを生成するよう構成された少なくとも１つの供給トランジスター、及び（ｈ）前記少なくとも１つの仮想電圧レベルと結合された少なくとも１つの仮想電源経路、仮想接地経路、又は仮想電源及び接地経路の組み合わせ、を有する。  前記集積回路の配置では、少なくとも１つの供給トランジスターは前記ロジック・トランジスターより対応する電源又は接地線の近くに配置されて良い。前記供給トランジスターは、電源供給トランジスター、接地供給トランジスター、又は電源及び接地供給トランジスターの組を有して良い。ある場合には、電源供給トランジスターはＮＭＯＳ供給トランジスターを有し、又は接地供給トランジスターはＰＭＯＳ供給トランジスターを有し、又は電源及び接地供給トランジスターの両方が含まれて良い。
【００３１】
供給トランジスターは、ロジック・トランジスターを有するメモリー・ブロックの外側に位置付けられて良い。ある実施例は集積回路を記載する。前記集積回路では、前記供給トランジスターは電源線の下に位置付けられ、前記メモリー・セル・ブロックの前記複数のロジック・トランジスターを横切らない。ある実施では、前記供給トランジスターはロジック・ブロック全体に対し纏めて配置されるか、又は電源及び供給トランジスターは各配置ブロックに隣接し分散して配置される。供給トランジスターは、電源供給トランジスター及び配置ブロック全体を駆動する接地供給トランジスターの如何なる組み合わせを有しても良い。或いは、メモリー・セル・ブロックは区分化されて良く、電源及び／又は接地供給トランジスターが区分毎に配置される。
【００３２】
供給トランジスターは、例えば集積回路の１又は複数の電源線よりメモリー・セルのロジック・トランジスターに近い仮想電源線に電位を生成して良い。ある実施では、供給トランジスターは、サブワード線ドライバの交点にある列デコーダー対の間隙に位置付けられるか、又はストラッピングによる。他の実施では、供給トランジスターは、ビット線検知増幅器との交点のような行デコーダーの間の間隙に位置付けられる。供給トランジスターは、ビット線検知増幅器との交点にある第１及び第２のサブワード線ドライバの間の間隙に位置付けられて良い。
【００３３】
供給トランジスターはビット線検知増幅器のラッチ内の交差接続されたＰＭＯＳトランジスターの対のＮウェルに配置されたＰＭＯＳ供給トランジスターを有して良い。又は供給トランジスターはＰウェル、又はＰ型基板の一部に配置されたＮＭＯＳ電源供給トランジスターを有して良い。供給トランジスターはビット線対毎、又はビット線対のグループ毎に配置されて良い。
【００３４】
本発明のある実施例はメモリー又は論理回路内の適正な供給トランジスター接続を決定する方法を記載する。前記方法は、（ａ）前記メモリー又は論理回路を特徴付けるシミュレーション・ルーチンを実行する段階、（ｂ）前記シミュレーションの間に、ＶＤＤ又はＶＳＳ以外の知られている状態を供給トランジスターがロジック・トランジスターと接続する節点に割り当てる段階、を有し、前記知られている状態は所定の入力状態に対し論理出力に出力される。
【００３５】
本発明のある態様は、メモリー回路、特にリフレッシュを行うダイナミック・メモリー回路内の漏れ電流を低減する。
【００３６】
本発明の別の態様は、仮想電源及び仮想接地電位を供給し、動作モードに応じて回路の部分に電力を供給する種々の供給トランジスター構成を組み込む。
【００３７】
本発明の別の態様は、供給トランジスター構成の選択を組み込むことによりアクティブ・パワーダウン・スタンバイ・モード（ＩＣＣ３Ｐ）のようなスタンバイ電流を低減する。
【００３８】
本発明の別の態様は、行デコーダー、ワード線ドライバ等のような冗長回路から生じる漏れを低減する。このような冗長回路は再活性化されると回路をリロードするために用いられる状態情報を格納した後に不活性化される。
【００３９】
本発明の別の態様は、供給トランジスターを制御する異なる回路を提供し、仮想電源線を駆動する。
【００４０】
本発明の別の態様は、使用されるチップ面積を最小化すると同時に電源供給トランジスターの使用を向上する配置方法を提供する。
【００４１】
本発明の更に別の態様は、集積回路設計及び配置の間に、供給トランジスターの使用を検証する方法である。
【００４２】
本発明の別の態様は、本願明細書の以下の部分で説明される。本願明細書では、詳細な説明は本発明の好適な実施例を完全に開示する目的のためであり、本発明を限定しない。
【００４３】
本発明は、単に説明を目的とした以下の図面を参照することにより一層理解されるだろう。
【発明を実施するための最良の形態】
【００４４】
説明を目的として図を更に詳細に参照すると、本発明は一般に図１乃至図２７に示された装置で実施される。理解されるべき点は、本願明細書に開示された基本的概念から逸脱することなく、当該装置が構成及び部分の詳細に関し変化して良いこと、及び方法が特定の段階及びシーケンスに関し変化して良いことである。
【００４５】
［１．自己リフレッシュ電流を低減する方法］
図１は本発明によるダイナミック・メモリー・コアの例である実施例を示す。メモリーのプリチャージ状態の間、ビット線対（ＢＬ＿Ｒ、ＢＬＢ＿Ｒ、ＢＬ＿Ｌ、及びＢＬＢ＿Ｌ）は、標準的にメモリー・コアの動作電圧であるＶＤＤ電位の約半分の電位である。データＬｏｗ及びＨｉｇｈはメモリー記憶節点ＮＳ１及びＮＳ１にそれぞれ格納される。プリチャージ状態では、ＷＬ０及びＷＬ１のようなワード線は接地（ゼロ）電位に設定される。従って、トランジスターＭＮＡ１（記憶節点ＮＳ１のメモリー・セル・アクセス・トランジスター）のＶＧＳ及びＶＧＤはそれぞれ−１／２×ＶＤＤ及び−ＶＤＤである。従って、メモリー・セル・トランジスターＭＮＡ１を通じて流れる漏れ電流は僅かであり、メモリー・セル節点ＮＳ１に格納されたＨｉｇｈデータは有意に劣化しない。
【００４６】
しかしながら、メモリー・セルＣ０がアクセスされると、ＭＮＡ１への有意な漏れ電流経路が形成される。ワード線ＷＬ０がアクティブにされ、メモリー・セルＣ０とビット線ＢＬ＿Ｒとの間の電荷が共有された後、ＭＰＳ１、ＭＰＳ２、及びＭＮＳ２を有するビット線検知増幅器対は、ビット線対ＢＬ及びＢＬＢに展開された信号差を検出し増幅する。メモリー・セルＣ０に格納されたデータがＬｏｗである結果として、ＢＬ＿ＲはＬｏｗ（ＶＳＳ）になり、ＢＬＢ＿ＲはＨｉｇｈ（ＶＤＤ）になる。ここで、ＭＮＡ１のＶＧＤが−ＶＤＤである間、ＭＮＡ１のＶＧＳは、プリチャージ状態の−１／２×ＶＤＤの代わりにゼロになる。ＭＮＡ１のＶＧＳが逆バイアス状態でないので、ＭＮＡ１を通じる漏れ電流は有意に増加し、従ってＮＳ１に格納されたＨｉｇｈデータのデータ回復時間は大幅に減少され得る。この漏れ電流はＤＲＡＭ動作モード、例えば自己リフレッシュ・モードでは深刻な問題である。何故ならＤＲＡＭセルのリフレッシュ期間は純粋にどれだけ長くデータがメモリー・セルに格納できるかに基づき決定され、リフレッシュ期間が長いほどリフレッシュ電流が小さいからである。この自己リフレッシュ電流は従って、モバイル用途の素子のような低電力素子では重要な要素である。
【００４７】
本願明細書は、アクセスされていないメモリー・セル内の漏れ電流を抑制する回路及び方法を記載する。理解されるべき点は、記載される電圧レベルがある特定の実施例の例として提供されることである。当業者は、回路及び方法が如何なる所望の電源線の電位にも対応するよう実施され得ることを理解するだろう。
【００４８】
第１の方法では、ワード線レベルはゼロより僅かに低い電圧に維持される。例えば、プリチャージ状態では、ワード線レベルは０Ｖではなく−０．３Ｖに設定される。メモリー・セルがアクセスされる場合、ビット線電圧がＶＳＳになっても、アクセスされていないメモリー・アクセス・トランジスターのＶＧＳは０Ｖではなく−０．３Ｖである。この方法の不利点は自己リフレッシュ・モードで負電圧が要求されること、及び自己リフレッシュ・モードの漏れ電流を更に抑制するために−０．６Ｖのような低い電圧を達成することが困難なことである。
【００４９】
第２の方法では、展開されたビット線レベルはブーストされ、その間、ワード線電圧はゼロに維持され、従ってメモリー・アクセス・トランジスターのＶＧＳは負の値になる。これを達成する１つの方法は、ビット線をＶＳＳにではなく０Ｖより高い電圧まで放電することである。例えば、メモリー配列がアクセスされる場合、ビット線ＢＬ＿Ｒは、通常０ＶであるＶＳＳまでではなく０．３Ｖまで放電される。従って、アクセスされていないメモリー・セルのワード線レベルがゼロでなくても、対応するメモリー・アクセス・トランジスターのＶＧＳは−０．３Ｖである。
【００５０】
ビット線電圧のクランプは、如何なる適切な手段により達成されても良い。このような機構の１つは図１に示される。標準的なＮＭＯＳトランジスターをＮＭＯＳ供給制御トランジスターとして用いる代わりに、ＰＭＯＳトランジスター、例えばＭＰＳＲＣ１が用いられて良い。例として限定ではなく、ＰＭＯＳ供給トランジスターのある制御方法は次のように実施されて良い。通常動作では、ＳＡＮは負電圧まで低下され、ＰＭＯＳのＶＴ降下を克服する。ＰＭＯＳ閾電圧によるＶＳＳより低い電圧がＶＳＳを完全に転送するために必要なので、ＳＡＮの電圧レベルは完全なＶＳＳ転送のために最大でＶＳＳ―ＶＴＰである。しかしながら、自己リフレッシュ・モードでは、ＳＡＮは、負電圧になる代わりにＶＳＳになり、ＢＬ＿ＲレベルをＭＰＳＲＣ１のＶＴＰにクランプする。自己リフレッシュ・モードのこの状態では、ＭＮＡ１のＶＧＳは負の値であり、漏れ電流を抑制する。
【００５１】
展開されたビット線レベルをブーストする不利点は、検知増幅器の検知速度が遅くなることである。例えば、ビット線対がＶＤＤの半分（１Ｖ）に設定され、且つ節点ＬＡｂが通常の値０Ｖではなく特定の電圧（０．３Ｖ）だけブーストされると仮定する。ブーストなしの場合には、検知動作が開始するとＭＮＳ１のＶＧＳは１／２×ＶＤＤ（１Ｖ）であり、ブーストありの場合には僅か０．７Ｖであり得る。このように、検知トランジスターの電流容量の低下は検知速度を低下させる。この短所を克服するため、新たな電力ブースト方式が以下に開示される。通常動作では、ＤＲＡＭコア電圧はＶＤＤ及びＶＳＳである。自己リフレッシュ・モードでは、ＤＲＡＭコア電圧はＶＤＤＨ及びＶＳＳＨである。ＶＤＤＨ及びＶＳＳＨはそれぞれ特定量だけブーストされた電源及び接地電圧である。
【００５２】
図２（Ａ）及び（Ｂ）は図１に示されたＤＲＡＭコア構成に上述の電力ブースト方法を実施するタイミング図を示す。図２（Ａ）に示される通常動作では、ＳＡＰはＶＳＳからＶＰＰＺになる。ＶＰＰＺは、ＮＭＯＳトランジスターによる閾電圧降下を克服するために予め定められた、ＶＤＤより高い電圧である。ＳＡＮはＶＤＤからＶＢＢＺになる。ＶＢＢＺはＰＭＯＳトランジスターによる閾電圧降下を克服するために予め定められた、ＶＳＳより低い電圧である。従って、ビット線対は完全にＶＤＤ及びＶＳＳまで展開される。データＬｏｗがセルＣ０に格納されるとすると、ワード線ＷＬ０がアクティブにされた場合、ＢＬ＿ＲはＶＳＳになり、ＢＬＢ＿ＲはＶＤＤになる。図２（Ｂ）の自己リフレッシュ・モードでは、ＳＡＰはＶＰＰＺＨになる。ＶＰＰＺＨは、ビット線電圧をＶＤＤＨにブーストするために予め定められた、ＶＰＰＺより高い電圧である。
【００５３】
ここで必要なのは、ＤＲＡＭコア電圧ＶＤＤが自己リフレッシュ・モードの方が通常動作モードより高いという前提である。例えば、ＶＤＤは通常動作モードで２Ｖであり、自己リフレッシュ・モードで２．５Ｖである。ＰＭＯＳトランジスターが電源供給トランジスターに用いられる場合、ＰＭＯＳ電源供給トランジスターをイネーブルする期間は一層長くなり、より多くの電流を検知増幅器へ供給し得る。従って、ＢＬＢ＿Ｒは通常動作より高い電圧（ＶＤＤＨ）になる。ＳＡＮはＶＢＢＺでなくＶＳＳになり、ＢＬ＿ＲのレベルはＶＳＳでなく、ＰＭＯＳ供給トランジスターＭＰＳＲＣ１のＶＴＰ（つまりＶＳＳＨ電圧レベル）にクランプされる。従ってＷＬ０がアクティブにされ、メモリー・セルＣ０が読み出される。留意すべき点は、ＢＬ＿ＲがＶＳＳでなくＶＳＳＨなので、ＭＮＡ１のＶＧＳはゼロでなく−ＶＳＳＨであり、漏れ電流は有意に抑制される。検知動作が終わり、ビット線対が等しくなると、ビット線プリチャージ・レベルは１／２×ＶＤＤでなく、高位電圧の１／２×ＶＤＤＨである。従って、ＮＭＯＳトランジスターＮＭＳ１のＶＧＳが低下しないので、素子の検知速度は低下しない。
【００５４】
本発明による、節点ＬＡ及びＬＡｂの電圧レベルを制御する多くの方法が存在する。以下の方法は例として提供され、限定ではない。
【００５５】
［節点ＬＡの電圧レベルの制御］
ＰＭＯＳトランジスターが電源供給トランジスターとして用いられる場合、ＰＭＯＳトランジスターをオンに切り替えている期間は、望ましくは延長され、モードへの進入及び／又は終了信号に応じてパルスを制御しＰＭＯＳトランジスターをイネーブルすることにより、又はモードへの進入及び／又は終了信号を直接用いることにより、より高い電圧を検知増幅器に供給する。例として及び限定でなく、２つの異なる供給トランジスターの種類（純粋なＰＭＯＳ、及びダイオードを有するＰＭＯＳ）が用いられて良い。通常動作では、純粋なＰＭＯＳトランジスター及び／又はダイオードを有するＰＭＯＳは通常動作でオンに切り替えられる。一方、ダイオードを有するＰＭＯＳトランジスターのみが自己リフレッシュ・モードでオンに切り替えられる。
【００５６】
ＮＭＯＳトランジスターが電源供給トランジスターとして用いられる場合、ゲート電圧は制御され（例えば通常動作より高い電圧に）、より高い電圧を検知増幅器へ、パルス幅又はモード及び／又は終了信号の形式で供給する。
【００５７】
図３（Ａ）−（Ｄ）はメモリー回路の電力レベルを制御する例を示す。図３（Ａ）ではＰＭＯＳトランジスターが用いられ、ゲート信号は従ってパルス又はモード進入及び／又は終了信号又は信号の組み合わせにより制御されて良い。図３（Ｂ）ではＮＭＯＳトランジスターが用いられ制御される。図３（Ｃ）ではＰＭＯＳトランジスターが用いられ、誤り検出器を有し、ＬＡのレベルはＶＲＥＦＰにより設定される。図３（Ｄ）では異なる種類のＰＭＯＳ供給トランジスターが制御される。
【００５８】
［接地レベルの電圧レベルの制御］
ＰＭＯＳトランジスターが電源供給トランジスターとして用いられる場合、ゲート電圧は、ＰＭＯＳ閾電圧降下、例えばＶＢＢＺではなくＶＳＳを超えないように印加される。ゲートはパルス、又はモード進入及び／又は終了信号、又は信号の組み合わせの形式を用い制御されて良い。
【００５９】
ＮＭＯＳトランジスターが接地供給トランジスターとして用いられる場合、ＮＭＯＳトランジスターをオンに切り替える期間はより短く制御されて良く、従って接地レベルがＶＳＳまで放電するのを防ぐ。この期間はパルス、又はモード進入及び／又は終了信号、又は信号の組み合わせの形式を用い制御されて良い。好適な実施例では、２つの異なる供給トランジスター種類（純粋なＮＭＯＳ、及びダイオードを有するＮＭＯＳ）が用いられて良い。通常動作では、純粋なＮＭＯＳトランジスター及び／又はダイオードを有するＮＭＯＳは通常動作でオンに切り替えられる。一方、ダイオードを有するＮＭＯＳトランジスターのみが自己リフレッシュ・モードでオンに切り替えられ、ＶＳＳをＶＤＩＯＤＥにクランプする。
【００６０】
図４（Ａ）−（Ｄ）はメモリー回路の電力レベルを制御する例を示す。図４（Ａ）ではＮＭＯＳトランジスターが用いられ、ゲート信号は従ってパルス又はモード進入及び／又は終了信号又は信号の組み合わせにより制御されて良い。図４（Ｂ）ではＰＭＯＳトランジスターが用いられ制御される。図４（Ｃ）ではＮＭＯＳトランジスターが用いられ、誤り検出器を有し、ＬＡｂのレベルはＶＲＥＦＮにより設定される。図４（Ｄ）では異なる種類のＮＭＯＳ供給トランジスターが制御される。
【００６１】
第３の方法は、上述の２つの方法、つまり負のワード線方式と新たなビット線レベル制御方式との組み合わせを用いる。この方法が用いられる場合、当該方法を実施するための回路変更は、上述の２つの方法の１つを用いる場合ほど複雑でなく困難でもない。この方法では、プリチャージのワード線レベルを第１の方法ほど低下させないことにより、設計の複雑性が低減される。またビット線レベルを第２の方法ほどブーストしないことにより、検知速度が有意に妥協することがなく、及び電源レベルをブーストする必要がない。この低いレベルの電圧ブーストは重要である。何故なら、動作電圧が低下すると、外部電圧と内部ＤＲＡＭコア動作電圧とが感知できるほど異ならないからである。
【００６２】
図５Ａ及び図５Ｂはある実施例による接地レベル制御方法の例である実施例の概略図及びタイミング図である。図５ＡではＮＭＯＳ及びＰＭＯＳトランジスターが用いられ、接地レベル制御を提供する。ＬＶＴ−ＰＭＯＳクランプはＳＡＮ線の各端に示され、ＳＡＰｂ線によりゲート制御される。図５Ａから分かるように、ＰＭＯＳトランジスターのゲートはＳＡＰｂ線と接続され、ＮＭＯＳトランジスターはＳＡＮ線と接続される。図５Ｂで分かるように、制御信号ＳＡＮ及びＳＡＰｂは同時にアクティブにされ、ＳＡＰｂはＶＤＤから０Ｖへ変化し、ＳＡＮは０ＶからＶＤＤへ変化する。しかしながら、他の実施例では、一方の信号は他方の前に開始して良く、高及び低電圧はそれぞれＶＤＤ及び０Ｖ以外であって良い。また留意すべき点は、この例では、制御信号ＳＡＮがパルス制御を用いることである。しかし他の種類の制御方法も用いられて良いことが理解されるべきである。例えば、パルスと他の既存の信号との組み合わせが用いられて良い。ＮＭＯＳ及びＰＭＯＳトランジスターの両方が接地レベル制御に用いられる場合、この例ではＰＭＯＳトランジスターは接地レベルを実際にクランプする。
【００６３】
図６Ａ及び図６Ｂは代案の接地レベル制御方法の例である概略図及びタイミング図を示す。この例は図５Ａ及び図５Ｂと同様だが、ＮＭＯＳ供給トランジスターを電源供給トランジスターとして用い、ＳＡＰｂ線の反対極性を提供する。理解されるべき点は、ＬＶＴ−ＰＭＯＳクランプがＳＡＮ線の各端に示され、ＳＡＰｂ線からの反転信号によりゲート制御される。
【００６４】
［２．ＩＣＣ３Ｐ電流を低減する方法］
ＤＲＡＭ動作で重要なパラメーターにＩＣＣ３Ｐモードがある。ＩＣＣ３Ｐモードは動作モードであり、「アクティブ・パワーダウン・スタンバイ・モード」としても参照される。ＩＣＣ３Ｐモードではメモリー・バンクがアクティブにされ、ＣＫＥ（クロック・イネーブル信号）はＬｏｗ（ディスエーブル）であり、ＣＳＢはＨｉｇｈ（ディスエーブル）である。しかしアドレス及び制御入力は、データ・バス入力が安定している間、切り替えられる。
【００６５】
この動作モードに応じて、ＷＬ０がイネーブルされ、且つメモリー・セルＣ０がアクセスされセル・データＬｏｗを有すると仮定すると、セル・データを読み出した後、図１に示された検知増幅器はアクティブにされる。図１を参照すると、セル・データを読み出した後、ＢＬＢ＿ＲはＬｏｗになり、ＢＬＢ＿ＲはＨｉｇｈになる。ここでＭＮＳＲＣ１及びＭＰＳＲＣ１はオンに切り替えられる。ＭＰＳ２及びＭＮＳ１もオンに切り替えられるが、ＭＰＳ１及びＭＮＳ２はオフに切り替えられる。
【００６６】
理解されるべき点は、電源及び接地供給トランジスターは図１と異なって良いことである。例えば図１の電源供給トランジスターはＮＭＯＳトランジスターではなくＰＭＯＳトランジスターであって良い。ＢＬ＿Ｒ及びＢＬＢ＿ＲがそれぞれＶＳＳ及びＶＤＤなのでＭＰＳ１及びＭＮＳ２はオフに切り替えられるが、漏れ電流はＭＰＳ１及びＭＮＳ２を流れる。漏れ電流の大きさは、９０ｎｍ技術のような高度プロセス技術では数マイクロアンペア程度であり、その大きさは技術が８０ｎｍ及び６５ｎｍプロセスへ向かうにつれ大きくなる。９０ｎｍ技術で、８Ｋ（８×１０２４）個のアクティブされている検知増幅器を有し、各検知増幅器が５μＡの漏れ電流を有すると仮定すると、全漏れ電流は非常に大きく約４０ｍＡである。
【００６７】
図７は図１に示されたＤＲＡＭコア構成に基づくＤＲＡＭメモリー設計のタイミング図を示す。アクティブ・モードではＷＬ０はイネーブルされ、ＳＡＮ及びＳＡＰはそれぞれＶＢＢＺ及びＶＰＰＺになる。データＬｏｗであると仮定すると、それぞれＢＬ＿ＲはＶＳＳになり、ＢＬＢ＿ＲはＶＤＤになる（ＶＣＯＲＥ：ＤＲＡＭコア動作電圧）。パワーダウン・モードが開始すると、ＣＫＥはＬｏｗになるが、メモリー・バンクはアクティブのままであり、検知増幅器はオンに切り替えられ、そしてオフに切り替えられたトランジスターを流れる漏れ電流は許容できないほど大きくなり得る。本発明では、ＩＣＣ３Ｐのようなアクティブ・パワーダウン・スタンバイ電流を抑制するいくつかの方法が記載され、同様の状況に適用されて良い。
【００６８】
図８はＤＲＡＭコア回路のアクティブ・パワーダウン・スタンバイ電流を抑制する方法を示す。この方法では、検知増幅器トランジスターの実効閾電圧はソース−ボディ間電圧ＶＳＢを増加することにより増加される。パワーダウン・モードが開始すると、それぞれ電源供給トランジスターのゲートはＶＰＰＺからＶＣＯＲＥへバイアスされ、接地供給トランジスターのゲートはＶＢＢＺからＶＳＳへバイアスされる。結果として、それぞれＢＬＢ＿ＲレベルはＮＭＯＳトランジスターの電圧降下によりＶＣＯＲＥからＶＣＯＲＥ−ＶＣへ、ＢＬ＿ＲレベルはＰＭＯＳトランジスター閾電圧ＶＴＰだけ上昇される。従って、ＭＰＳ１及びＭＮＳ２のＶＳＢは、それぞれＶＴＮ及びＶＴＰの量だけ増加され得る。従って、オフに切り替えられたトランジスター、つまりＭＰＳ１及びＭＮＳ２を流れる漏れ電流は効果的に低減され得る。パワーダウン・モードが終了した後、ＳＡＰ及びＳＡＮのレベルはそれぞれＶＰＰＺ及びＶＢＢＺの通常値へ戻る。
【００６９】
図９はアクティブ・パワーダウン電流を抑制するメモリー素子構成のブロック図を示す。理解されるべき点は、メモリー回路内の別の主要な漏れ電流は、行デコーダー及びワード線ドライバのような冗長回路の使用により、それら回路の数が多いため生じる。従って、ＩＣＣ３Ｐモードで漏れ電流を抑制する第２の方法は、供給トランジスターをこれらの冗長回路に追加し、それら冗長回路の状態（オン／オフ）を素子モードに応じて例えばモード進入及び／又は終了信号を受信することにより変化できるようにすることである。電源及び接地供給トランジスターの如何なる所望の組み合わせが、重複する回路の電力消費を制御するために用いられても良い。
【００７０】
例として、供給トランジスターの組み合わせは、ＮＭＯＳ電源供給トランジスターとＰＭＯＳ接地供給トランジスター、ＮＭＯＳ電源供給トランジスターとＮＭＯＳ接地供給トランジスター、ＰＭＯＳ電源供給トランジスターとＮＭＯＳ接地供給トランジスター、ＰＭＯＳ電源供給トランジスターとＰＭＯＳ接地供給トランジスター、ＮＭＯＳ及びＰＭＯＳ電源／接地供給トランジスター、ＮＭＯＳ及びＰＭＯＳ電源供給トランジスターとＮＭＯＳ接地供給トランジスター、等である。本発明のこの態様によると、チップがＩＣＣ３Ｐモードで動作する場合、行デコーダー及びワード線ドライバとしてこのような重複する回路と接続された供給トランジスターは、漏れ電流を抑制するためにオフに切り替えられる。
【００７１】
本発明のある態様によると、ワード線がオフに切り替えられ読み出されるときに、及びワード線が再びオンに切り戻されるときに、ワード線の状態を維持する代わりに、ワード線（状態）情報が回路内に格納される。ある実施によると、ワード線情報は、図９に示されるように前段デコーダーの出力で前段デコード信号ラッチ内に格納される。チップがＩＣＣ３Ｐモードを終了すると、ワード線は前段デコーダーの出力で格納された情報を用い再びアクティブにされ、セル・データは検知増幅器によりリフレッシュされる。理解されるべき点は、パワーダウン・モードを終了すると、短いがしかしワード線を再びアクティブにしセル・データをリフレッシュするのに十分な時間（つまり数１０ナノ秒）があることである。重複する回路では、供給トランジスターを追加及び制御する代わりに、特に高いＶＴのトランジスターが用いられ得る。
【００７２】
図１０は、重複した回路内の制御ビット線検知増幅器と供給トランジスターの組み合わせを用いアクティブ・パワー・ダウン電流を抑制する第３の方法のタイミング図を示す。ＩＣＣ３Ｐモードに入ると、供給トランジスターは行デコーダーと接続され、ワード線ドライバはオフに切り替えられ、そしてワード線情報は行前段デコーダー又は行デコーダーの出力に格納される。検知節点（図１のＬＡ及びＬＡｂ）のレベルはそれぞれ低下及びブーストされ、検知増幅器トランジスターの実効閾電圧を増大する。ＩＣＣ３Ｐモードが終了すると、ワード線は再びアクティブにされ、検知節点のレベルは通常に戻され（それぞれＶＣＯＲＥ及びＶＳＳ）、セル・データはリフレッシュされる。
【００７３】
理解されるべき点は、各検知節点の所望のトランジスター種類の使用を通じ、検知節点の電圧レベルが低下されて良いことである。例えばＮＭＯＳを電源供給トランジスターに及びＰＭＯＳを接地ソースに、ＰＭＯＳを電源ソースに及びＮＭＯＳを接地ソースに、又はＮＭＯＳを電源ソースに及びＮＭＯＳを接地ソース、等である。留意すべき点は、図９の例では、ＮＭＯＳ及びＰＭＯＳ供給トランジスターの両方がそれぞれ電源及び接地供給トランジスターに用いられることである。ＩＣＣ３Ｐモードが開始すると、ＮＭＯＳ電源供給トランジスターのゲート信号、つまりＳＡＰはＶＰＰＺからＶＣＯＲＥへ下がり、ＰＭＯＳ接地供給トランジスターのゲート信号、つまりＳＡＮはＶＢＢＺからＶＳＳへ上がる。留意すべき点は、検知節点ＬＡ及びＬＡｂのレベルが図３（Ａ）−（Ｄ）及び図４（Ａ）−（Ｄ）に関連して記載された異なる方法を用いることにより制御され得ることである。
【００７４】
ＩＣＣ３Ｐモードが開始すると、行デコーダー及びワード線ドライバ内のより高いＶＴのトランジスターがオンに切り替えられ、その間、より高い性能のトランジスター（通常又は低いＶＴのトランジスター）がオフに切り替えられる。検知節点（図１のＬＡ及びＬＡｂ）のレベルはそれぞれ低下及びブーストされ、検知増幅器トランジスターの実効閾電圧を増大する。ＩＣＣ３Ｐモードが終了すると、検知節点の電圧レベルは通常に戻され（それぞれＶＣＯＲＥ及びＶＳＳ）、セル・データはリフレッシュされる。
【００７５】
ＩＣＣ３Ｐモードに入ると、供給トランジスターは行デコーダーと接続され、ワード線ドライバはオフに切り替えられ、そしてワード線情報は行前段デコーダー又は行デコーダーの出力に格納される。ビット線検知増幅器の電源及び接地供給トランジスターはオフに切り替えられる。ＩＣＣ３Ｐモードが終了すると、ワード線は再びアクティブにされ、ビット線検知増幅器の電源及び接地供給トランジスターはオンに切り替えられ、検知節点のレベルを通常レベルに回復させ（それぞれＶＣＯＲＥ及びＶＳＳ）、そしてセル・データはリフレッシュされる。
【００７６】
［３．早期起動方法］
供給トランジスターは低ＶＴのトランジスターを実装された回路ブロックに追加され、速度を向上し及び供給トランジスターを切ることにより漏れ電流を低減する。本発明による電源／接地供給トランジスターのいくつかの例である組み合わせは、ＮＭＯＳ／ＰＭＯＳ、ＮＭＯＳ／ＮＭＯＳ、ＰＭＯＳ／ＰＭＯＳ、ＰＭＯＳ／ＮＭＯＳ、ＮＭＯＳとＰＭＯＳ／ＰＭＯＳとＮＭＯＳ、を含む。供給トランジスターのゲート電圧は、特定の用途に従いＶＰＰＺからＶＢＢＺまで変化して良い。従って、本発明による供給トランジスター回路構成では、供給トランジスターの制御は重要であり、しばしば回路用途に応じ異なる制御方法を用いることが適当である。
【００７７】
供給トランジスターを制御する第１の方法は、コマンド情報のクロックの立ち上がり端又は立ち下がり端でそれら供給トランジスターをオフに切り替えることである。例えば、クロックの立ち上がり端がコマンドの受け取りに用いられる場合、供給トランジスターはコマンドが有効かどうかを決定された後でオンに切り替えられて良い。しかしながら、この場合、図８のＶＤＤＺ及びＶＳＳＺの電位のような仮想電源及び接地レベルがＶＤＤ及びＶＳＳレベルへ戻るのに時間がかかるので、いくらかの動作遅延が存在し、チップの準備が整わず、従って素子の誤動作の可能性が生じる。
【００７８】
図１０を再び参照すると、起動手段のための方法が示される。標準的に、クロック端、つまり図中の立ち上がり端の前にコマンドはメモリー素子へ提供され、そして設定時間で区切られる。内部同期信号Ｎ１は、アクティブ・コマンドのようなコマンドを受信した後に生成される。信号ＰＥＳの有効性は、クロックより早く供給トランジスターをオフに切り替えさせる。
【００７９】
クロックの立ち上がり端で、内部クロック及び内部同期信号Ｎ２が生成される。内部クロックが生成されるとき、コマンドの状態は有効であり（この図ではＬｏｗ）、制御信号ＰＥＳは有効状態を維持する。プリチャージ・コマンドのようなコマンドがチップにより受信される場合、当該コマンドはチップをアクティブにしないので、内部同期信号Ｎ１は生成されない（この図の２番目のクロックでＨｉｇｈである）。クロックの立ち上がり端で、Ｎ１の状態は有効でないので、内部クロックが生成され、内部同期信号Ｎ２はディスエーブルされる（Ｈｉｇｈになる）。制御信号ＰＥＳもディスエーブルされ（この図ではＬｏｗ）、供給トランジスターはオフに切り替えられる。理解されるべき点は、記載された回路が供給トランジスターをクロック信号の到来より早くイネーブルし及びそれら供給トランジスターをコマンド状態に基づき制御する手段を提供することである。
【００８０】
いくつかの用途では、チップはコマンドをアイドル又はドンドケア状態ではなく切り替え可能にする。この場合には、如何なる特定のチップ動作がなくても、供給トランジスターは繰り返しオンとオフを切り替わり、容量性充電及び放電の繰り返しにより電力が不要に消費される。不要な切り替えによる電力消費を低減するために、本発明の態様は電力供給トランジスターを制御する別の方法を教示する。
【００８１】
図１１はソース制御信号を生成する例である実施例を示す。しかし当業者は本願明細書の教示に基づき多数の代替の機構が実施し得る。この図では、回路ブロック図は２つの（又は複数の）ソース制御信号を生成する方法を図示する。初期段階の制御信号ＰＥＳは、回路の初期段階を制御するために図１０に示された案に基づき生成される。信号ＰＥＳが生成され、電源供給トランジスターをクロックの立ち上がり端の前にイネーブルする。これはコマンド信号を遅延されたコマンド信号と信号Ｎ２でゲート制御することにより示される。後期段階の別の制御信号ＰＬＳは、回路の後期段階を制御するためにクロックとコマンドの組み合わせで生成される。
【００８２】
図１２は本発明のある態様による、初期段階及び後期段階の回路ブロックへの制御信号のゲート制御を説明する。これらの制御信号は、各回路をイネーブルするタイミングに依存して、回路又は回路ブロックのゲート制御に用いられる。動作の初期段階で用いられる回路では、非同期及び同期情報を有する早期起動信号ＰＥＳがそれらブロックと接続された供給トランジスターを制御するためにゲート制御に用いられ、クロックより早く供給トランジスターをアクティブにする。回路の動作の後期段階では、同期情報を有する制御信号ＰＬＳが不要な切り替えによる電力消費を防ぐためにゲート制御に用いられる。留意すべき点は、制御信号が異なる種類の供給トランジスターを適正に制御するために異なる極性を有して良いことである。アドレス・バッファー・ドライバ及びコマンド生成器は早期起動信号ＰＥＳにより制御され、他の回路は後期起動信号ＰＬＳにより制御される。
【００８３】
図１３は、本発明による制御生成回路の別の用途の例を図示する。図は、ＣＬＫにより同期されるバッファー制御信号ブロックを示す。バッファー制御信号ブロックから、早期起動信号ブロックは前段デコーダー、デコーダー、及び機能制御回路を有するメモリー回路ブロックへの信号を生成する。更に、供給トランジスター制御回路Ａ及び供給トランジスター制御回路Ｂが示され、これらは漏れ電流を低減する。
【００８４】
これまでに多数の重要な態様が議論されてきた。以下には例として部分的概要を示す。起動信号を生成し、クロック信号より早く受信された信号に基づき供給トランジスターをイネーブルする。起動信号の状態はクロック端でコマンドにより決定されて良い。信号タイミング・フローに従い、異なる回路ブロックを制御するために異なる起動信号が生成されて良い。早期起動信号が生成され、供給トランジスターをイネーブルし、コマンドの非同期情報及びクロックを参照する同期コマンドを用い供給トランジスターをクロックより早くアクティブにして良い。遅い起動信号がコマンド及びクロック情報で生成され、供給トランジスターのオンとオフの不要な切り替えによる不要な切り替え電力消費を防いで良い。早期起動信号は初期タイミング段階で回路に印加され、及び遅い起動信号は後期タイミング段階で回路に印加される。各制御信号は、異なる供給トランジスター種類に対し適正なレベル及び極性を有して良い。
【００８５】
[４．供給トランジスターを制御する方法]
図１４Ａ及びＢは電源ソース制御の例である実施例を示し、それぞれ概略図及びタイミング図である。電源供給トランジスターを用いる場合、理解されるべき点は、供給トランジスターと関連付けられた仮想電源線が早期に十分に充電され、及び回路が目的通り機能するように必要な供給電流を供給する準備ができていている必要があることである。本発明に従いこれを達成する１つの方法は、外部から供給される電圧が常に内部で生成される供給電圧より高いという事実を利用することである。図を参照すると、図１に示されたメモリー・コア構成が用いられる。供給トランジスターは節点ＬＡと接続され、検知増幅器に供給する。この例では、ＮＭＯＳトランジスターは望ましくは連結領域に位置付けられ、ＰＭＯＳトランジスターは望ましくは他の場所に位置付けられる。例えば必要に応じ、用途に応じて別の位置が用いられて良い。
【００８６】
示された例では、ＥＶＣは外部供給電圧であり、ＩＶＣは内部生成電圧である。制御信号ＳＡＰ２は特定の期間の間、オンに切り替わり、ＮＭＯＳトランジスターをオンに切り替えるのに十分な高さであるＶＰＰＺ２レベルである。このトランジスターは、ＥＶＣと接続されているので仮想電源線の迅速な充電を助ける。これは大量の電流が流れ得ることを意味する。信号ＳＡＰ１により制御されるＮＭＯＳトランジスターは、同時に仮想電源線も充電し、ＩＶＣの安定特性により仮想電源線の最終的な電圧を確立する。ＰＭＯＳトランジスターの重要な機能は、仮想電源線の充電に加え、回路誤動作、環境の影響、プロセス変動、等によりＶＰＰＺ１が十分に高い電圧に達しない場合にも最終的な仮想電源線電圧が目的通りになることを保証することである。ＰＭＯＳトランジスターは完全にオンに切り替わるためにＶＳＳ電圧レベルを必要とするだけであり、仮想電源線電圧が適正レベルに確立されることを保証する。この例は、制御信号ＳＡＰＢ１、ＳＡＰ１、及びＳＡＰ２が同時にオンに切り替わることを示すが、それらは他の用途では如何なる組み合わせでオンに切り替わっても良い。
【００８７】
［５．配置に関する指針］
以下では、本発明のある態様による、ｚロジックとして参照される単位配置、ブロック配置、及びコア配置を記載する。
【００８８】
少なくとも１つの電源／接地供給トランジスターを、ロジック・トランジスターを有する配置ブロックの内側に配置する配置方法が提供される。例えば、少なくとも１つの電源／接地供給トランジスターがロジック・トランジスターより電源／接地線の近くに配置される。理解されるべき点はこれが、（１）少なくとも１つのＮＭＯＳトランジスターを有する電源供給トランジスター、（２）ＰＭＯＳトランジスターを有する接地供給トランジスター、（３）少なくとも１つのＮＭＯＳトランジスターを有する電源供給トランジスター及び少なくとも１つのＰＭＯＳトランジスターを有する接地供給トランジスター、（４）ＮＭＯＳ及びＰＭＯＳトランジスターを有する電源供給トランジスター、又は（５）ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有する接地供給トランジスター、と共に実施されて良いことである。
【００８９】
方法は、少なくとも１つの電源／接地供給トランジスターを、ロジック・トランジスターを有する配置ブロックの外側に配置する。ある実施例では、供給トランジスターは、ロジック・トランジスターを有する配置ブロックを横切らない電源線の下に配置される。供給トランジスターは上述の（１）乃至（５）のように構成されて良い。更に、供給トランジスターはロジック・ブロック全体又はその如何なる所望の部分に纏められて良い。ある実施例では、供給トランジスターは分散形式で配置されて良く、電源及び供給トランジスターは各配置ブロックに隣接して位置付けられる。ある実施例では、電源供給トランジスター及び接地供給トランジスターは配置ブロック全体を駆動する。ある実施例では、配置ブロックは区分化され、電源供給トランジスター及び接地供給トランジスターは区分毎に配置される。
【００９０】
本発明の態様に従い記載されたように、仮想電源線、つまり供給トランジスターをロジック・トランジスターと接続する電源線の配置は、電源線よりもロジック・トランジスターに近い。
【００９１】
ある実施例では、供給トランジスターはサブワード線ドライバにより形成される列デコーダーの間の間隙又はストラッピングに配置される。或いは、供給トランジスターはビット検知増幅器により形成される行デコーダーの間の間隙に配置されて良い。或いは、ビット線検知増幅器に付随する供給トランジスターはビット線検知増幅器により形成されるサブワード線ドライバの間の間隙に配置されて良い。
【００９２】
ＤＲＡＭのビット線検知増幅器のある実施例では、ＮＭＯＳラッチのＰＭＯＳ接地供給トランジスターはＰＭＯＳラッチのＮウェルに配置される。同様に、ＰＭＯＳラッチのＮＭＯＳ電源供給トランジスターはＮＭＯＳラッチのＰウェル又はＰ型基板に配置されて良い。
【００９３】
ＤＲＡＭのある実施例では、供給トランジスターは各ビット線対又はビット線対のグループ毎に配置される。
【００９４】
図１５は種類１として参照される単位配置図を示す。仮想電源線ＶＤＺ及びＶＳＺは電源線ＶＤＤ及びＶＳＳと共に示される。供給トランジスターは別個に配置される。図から分かるように、ＰＭＯＳ領域（上部の破線で囲まれた部分）はその下にあるＮＭＯＳ領域と分かれている。半導体層は、Ｍ１Ｃ、Ｍ２Ｃ、及びＭ３Ｃのように示される。更に、３つの金属層が示される。例えば金属１は相互接続のため、金属２はローカル電源及び全体の相互接続のため、及び金属３は全体のバス及び主電源のためである。
【００９５】
図１６Ａ及び図１６Ｂは配置の中央を通じて図１５に示された単位ブロックを複数個有する回路ブロックの配置図である。供給トランジスターのグループが電源線の下に配置され、配置の不利益（使用領域の浪費）を除去している。仮想電源ドライバは各ブロックに示され、配置図の上部から延びる分解図１６Ｂに示されるバスを有する。
【００９６】
図１７は本願明細書で種類２として参照される別の単位配置図を示す。供給トランジスターはロジック・トランジスターの上と下に縦に配置されるか、及び／又はロジック・トランジスターの隣に横に配置される。供給トランジスターはバスを有する配置の上部及び下部領域に見られる。ＮＭＯＳ仮想電源ドライバは上部の供給トランジスター領域に示され、ＰＭＯＳ仮想電源ドライバは下部の供給トランジスター領域に示される。示されたバスは、ＶＳＳ、ｓｔｄ、ＶＤＤ、ＶＤＺ、ＶＳＺ、ＶＳＳ、ｓｔｄｂ、ＶＤＤを有する。ＰＭＯＳ領域は配置図の上半分に示され、下側部分に配置されたＮＭＯＳ領域を有する。
【００９７】
図１８は、図１７に示された単位配置を複数個有する種類２のブロック配置図である。仮想電源ドライバの配置は、図１８のブロックの上側と下側部分に示される。この種類のブロック配置は、所謂「ヒューズ・ボックス回路」での使用に特に良く適する。
【００９８】
図１９Ａ及び図１９Ｂは本発明のある態様によるｚロジック列デコーダーの配置図であり、供給トランジスターが列デコーダーのホールに配置される。セル配列はサブワード線ドライバ、ビット線検知増幅器（Ｓ／Ａ）、列ドライバ等により横切られる。仮想電源ドライバの配置は、列デコーダーのホールの中に、サブワード線ドライバと列デコーダー領域との交点に示される。図１９Ｂはデコーダー領域内のバス線の分解図を示し、ＶＳＳ、ｓｔｄｂ、ＶＳＺ、ＶＤＺ、ｓｔｄ、及びＶＤＤが示される。
【００９９】
図２０Ａ及び図２０Ｂはｚロジック行デコーダーの例である配置の実施例を示す。この例では、ロジック・供給トランジスターはデコーダーのホールに配置される。ビット線検知増幅器の供給トランジスターはビット線対に関連して、例えば線毎、いくつかの線毎、ブロック毎、等に配置されるか、又は領域Ａにより示されるような検知増幅器領域及びサブワード線ドライバにより横切られる領域内に配置される。図２０Ｂは再びバス領域を示す。特にＶＳＳ、ｓｔｄｂ、ＶＳＺ、ＶＰＺ、ｓｔｄ及びＶＰＰが示される。
【０１００】
図２１はＮウェルに関する第１の分散型種類を示す。
【０１０１】
図２２は、第１の側にＰサンプル僧服器（Ｓ／Ａ）、反対側にＮサンプル増幅器（Ｓ／Ａ）を有するｚロジック分散型の例である実施例を示す。Ｎウェルの領域は左側に点線で囲まれて示される。供給トランジスターはビット線対に関して、例えば線毎、いくつかの線毎、ブロック毎、等のように配置されるか、又は検知増幅器領域とサブワード線ドライバにより横切られる領域に配置されて良い。Ｎ  Ｓ／Ａの接地供給トランジスター（例えばＰＭＯＳトランジスター）はＰ  Ｓ／ＡのＮウェルに配置される。Ｐ  Ｓ／Ａの電源供給トランジスター（例えばＮＭＯＳトランジスター）はＮ  Ｓ／ＡのＰウェルに配置される。配置図にはＰａｃｔ及びＮａｃｔ領域が示される。
【０１０２】
図２３はサブワード線ドライバ及びビット線Ｓ／Ａ経路の交差部分にあるホールの下のセル配列内に配置された供給トランジスターを示す。
【０１０３】
［６．経路発見供給トランジスターの検査］
ＶＤＤ又はＶＳＳ以外の知られている状態を、供給トランジスターがロジック・トランジスターと接続する節点に割り当てることにより、適正な供給トランジスター接続を検査する方法が記載される。この知られている状態は特定の入力状態に対し論理出力に出力される。例として、知られている状態はＨｉ−ｚ状態、又はスタンバイ・モードで定められた知られている状態であって良い。ある実施例では、同一種類の供給トランジスターは１つおきにロジック・ゲートと接続される。
【０１０４】
ある実施例によると、方法は、結線図自体、外部テキスト・ファイル、又はポート名から得られるピン特性配置及びポート特性を有する。
【０１０５】
ある実施例では、送信ゲートの何れかの側の論理状態を比較することにより漏れ経路又は回路の誤接続を発見する方法が記載される。
【０１０６】
本発明による経路発見方法は、本願明細書ではｚ技術として参照される。スタンバイ状態が既に設計者に分かっている回路、例えばＤＲＡＭ回路でｚ技術を用いる場合、設計者は入力／出力ポートの値及びブロックの内部節点の値を既に知っている。この場合、ジグザグ形式のｚロジック・ゲートが用いられる。ジグザグ形式のｚロジック・ゲートを用いることにより、ブロックがスタンバイ・モードの場合、全ての節点はそれら自身のスタンバイの値に設定される。漏れ経路が発生する条件は、ｚロジック・ゲートをスイッチのレベルにモデル化しシミュレーター（つまりＶｅｒｉｌｏｇシミュレーション）を実行することにより発見され得る。
【０１０７】
図２４はジグザグのゲートを有する例である設計を示す。図２５は図２４に示されたゲートのトランジスターのレベルの図である。図２６はスタンバイ・モードの場合の適切なトランジスター構成を示す。また図２７はスタンバイ・モードの場合の粗悪な結果を生成する構成を示す。図２７では、ポートＡの入力レベルがスタンバイ・モードでＬｏｗならば、節点Ｂの値はＨｉ−ｚであり、ポートＺの値は不明になる。この例では、大きい漏れ電流が予期しない漏れ電流経路で生じる。本発明による経路発見方法は、Ｖｅｒｉｌｏｇシミュレーションのようなシミュレーションの実行に応じて、ジグザグ形式のｚロジック実装の不適切な構成を検出できる。スタンバイ・モードの場合の漏れ経路の検査に加え、初期状態（例えば起動シーケンスの間）が同様の方法により検査できる。経路発見方法を用いるために、所定の情報がスタンバイ・モードのときに全ての入力／出力ポートで利用可能でなければならない。また所定の情報は結線図自体のポート特性、外部テキスト・ファイル、又はポート名自体を有して良い。不適切な構成はブロックのレベルで経路発見器により検査され、従来のシミュレーション（つまりＶｅｒｉｌｏｇシミュレーション）により本発明のｚロジック・ライブラリ・セットを用い直ちにチップ全体に検査され得る。ｚロジック・ライブラリ・セットは、ユニットの遅延シミュレーションの使用の精度を上げるために各ゲートのタイミング情報を有しても良い。
【０１０８】
以上の記載は多くの詳細を含むが、これらは本発明の範囲を制限しない。これらは単に本発明のいくつかの現在好適な実施例の説明を提供するだけである。従って理解されるべき点は、本発明の範囲が当業者に明らかな他の実施例を完全に包含すること、及び本発明の範囲が特許請求の範囲以外により限定されないこと、特許請求の範囲では単数表現の要素が明示されない限り「１及び唯１つ」を意味せずむしろ「１又は複数」を意味することである。当業者に知られている上述の好適な実施例の要素の全ての構造的及び機能的等価物は、参照されることにより本願明細書に明示的に組み込まれ、現在の請求項により包含される。更に、装置又は方法は必ずしも本発明により解決されるべき各及び全ての追求された問題を解決せず、必ずしも現在の請求項により網羅されない。更に、本願明細書の如何なる要素、構成要素、又は方法の段階も、当該要素、構成要素、又は方法の段階が請求項に明示的に引用されているか否かに関わらず、一般のために設けられたものではない。本願明細書の如何なる請求項の要素も、構成要素が明示的に「の手段」の表現を用いて引用されない限り、３５Ｕ．Ｓ．Ｃ．１１２、第６項の規定に従う。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施例による、自己リフレッシュ電流を低減する、ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）の図である。
【図２】図１の回路の通常動作モード及び自己リフレッシュ・モードのタイミング図である。
【図３】本発明によるメモリー回路内の電力レベルを制御する回路の図である。
【図４】本発明によるメモリー回路内の接地レベルを制御する回路の図である。
【図５Ａ】本発明のある態様による接地レベル制御方法の図であり、ＬＡｂと接地との間のクランプ（ＬＶＴ−ＰＭＯＳ）を有するＰＭＯＳ及びＮＭＯＳを組み合わせたＳＡＮ制御部を示す。
【図５Ｂ】図５Ａに示された接地レベル制御方法のタイミング図を示す。
【図６Ａ】本発明のある態様による接地レベル制御方法の図であり、ＬＡｂと接地との間のクランプ（ＬＶＴ−ＰＭＯＳ）を有するＮＭＯＳのみのＳＡＮ制御部を示す。
【図６Ｂ】図６Ａに示された接地レベル制御方法のタイミング図を示す。
【図７】図１に示された回路に用いられる電源制御のタイミング図を示す。
【図８】ＤＲＡＭコア回路のアクティブ・パワー・ダウン・スタンバイ電流を抑制する方法のタイミング図を示す。
【図９】本発明のある態様によるアクティブ・パワー・ダウン電流を抑制するメモリー素子機構のブロック図であり、前段信号デコード・ラッチを有する冗長回路内の電力の制御を示す。
【図１０】本発明のある態様による重複した回路内の制御ビット線検知増幅器と供給トランジスターの組み合わせを用いアクティブ・パワー・ダウン電流を抑制する方法のタイミング図である。
【図１１】本発明のある態様による前及び後段の制御信号生成の図である。
【図１２】本発明による回路制御のために、ＰＥＳ（初期段階）及びＰＬＳ（後期段階）制御信号を用いるブロック図である。
【図１３】本発明のある態様による、バッファー制御信号に基づき制御を生成するブロック図である。
【図１４Ａ】本発明のある態様による電源供給トランジスター制御の図である。
【図１４Ｂ】図１４Ａの電源供給トランジスター制御のタイミング図を示す。
【図１５】回路単位（種類１）の配置図であり、本発明の実施例による仮想電源線に対応するメモリー・ブロックにある供給トランジスターの配置を示す。
【図１６Ａ】図１５に示された単位ブロックを複数個有する回路ブロックの配置図である。
【図１６Ｂ】図１５に示された単位ブロックを複数個有する回路ブロックの配置図である。
【図１７】回路単位（種類２）の配置図であり、本発明の実施例による仮想電源ドライバに対応するメモリー・ブロックにある供給トランジスターの配置を示す。
【図１８】図１７に示された単位ブロックを複数個有する回路ブロックの配置図である。
【図１９Ａ】本発明のある態様によるｚロジック列デコーダーの配置図であり、デコーダーのホールに配置された仮想電源線を示す。
【図１９Ｂ】本発明のある態様によるｚロジック列デコーダーの配置図であり、デコーダーのホールに配置された仮想電源線を示す。
【図２０Ａ】本発明のある態様によるｚロジック行デコーダーの配置図であり、行デコーダーのホールに配置された仮想電源ドライバ、及びビット線対（単一又は種々の組み合わせで）に関して配置された又は検知増幅器及びサブワード線ドライバの領域により横切られる領域に配置されたビット線検知増幅器の供給トランジスターを示す。
【図２０Ｂ】本発明のある態様によるｚロジック行デコーダーの配置図であり、行デコーダーのホールに配置された仮想電源ドライバ、及びビット線対（単一又は種々の組み合わせで）に関して配置された又は検知増幅器及びサブワード線ドライバの領域により横切られる領域に配置されたビット線検知増幅器の供給トランジスターを示す。
【図２１】通常の分散型のＮ及びＰ検知増幅器トランジスターの配置図である。
【図２２】本発明のある態様によるｚロジック分散型のＮ及びＰ検知増幅器トランジスターの配置図である。
【図２３】メモリー・セル配列内のサブワード線ドライバ及びビット線Ｓ／Ａの交差部分に配置されたドライバの配置図である。
【図２４】本発明のある態様によるジグザグのｚロジック・ゲートを用い表現された設計の図である。
【図２５】図２４に示された設計のトランジスターのレベルの表現の図である。
【図２６】良い及び悪いスタンバイ・モード構成を表す図である。
【図２７】良い及び悪いスタンバイ・モード構成を表す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2009512961.tif 000033
【図２６】
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【図２７】
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【手続補正書】
【提出日】平成21年1月6日(2009.1.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
メモリー素子は他の電子回路と同様にメモリー・セルを組み込み、メモリー・セル内部にはデジタル・データのビットが保持されている。これらのメモリー・セルは現実には静的又は動的である。ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）では、メモリー・セルは揮発性なので、セルの情報を維持するために電荷回復動作が必要である。この電荷回復動作はリフレッシュ動作として参照され、例えばメモリー制御部により実行される。メモリー・セルからの電荷の減少は、いくつかの漏れの原因を通じて生じる。漏れの主な部分は閾値下の漏れ電流から生じ、全漏れ電流の主な部分を構成する。従来のＤＲＡＭセル機構では、多くのメモリー・セル間でビット線を共有し、メモリー・ブロックがアクティブの間に最も短いデータ保持時間が生じる。
【特許文献１】米国特許第５，８１４，８５１号明細書
【特許文献２】米国特許第６，０５８，０６１号明細書
【特許文献３】米国特許第６，２０５，０６８号明細書
【特許文献４】米国特許第６，３０７，７７３号明細書
【特許文献５】米国特許第６，３８５，１１５号明細書
【特許文献６】米国特許第６，４２４，５８５号明細書
【特許文献７】米国特許第６，４５２，８５４号明細書
【特許文献８】米国特許第６，４５９，６３９号明細書
【特許文献９】米国特許第６，８１９，６００号明細書
【特許文献１０】米国特許第７，００２，８６３号明細書
【特許文献１１】米国特許第７，００２，８６４号明細書
【特許文献１２】米国特許第７，０２３，７２１号明細書
【特許文献１３】米国特許第７，０２７，３３４号明細書