(57)【要約】少なくとも１つのＩ信号経路（Ｉ）および少なくとも１つのＱ信号経路（Ｑ）と、少なくとも１つのＩ信号経路（Ｉ）に配置される少なくとも１つの第１のシグマ‐デルタ変調器（ＤＳＤＭＩ）および少なくとも１つの第１のデジタル／アナログ変換器ユニット（ＤＡＣＩ）と、少なくとも１つのＱ信号経路（Ｑ）に配置される少なくとも１つの第２のシグマ‐デルタ変調器（ＤＳＤＭＱ）および少なくとも１つの第２のデジタル／アナログ変換器ユニット（ＤＡＣＱ）と、を備える電子直交装置を提供する。少なくとも１つの第１のシグマ‐デルタ変調器（ＤＳＤＭＩ）は、複素フィルタを成す少なくとも１つの複素信号経路（Ｃ1−Ｃ4）を経て、少なくとも１つの第２のシグマ‐デルタ変調器（ＤＳＤＭＱ）に結合されるようにする。
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【特許請求の範囲】
【請求項１】
−  少なくとも１つのＩ信号経路および少なくとも１つのＱ信号経路と、
−  前記少なくとも１つのＩ信号経路に配置される少なくとも１つの第１のシグマ‐デルタ変調器および少なくとも１つの第１のデジタル／アナログ変換器ユニットと、
−  前記少なくとも１つのＱ信号経路に配置される少なくとも１つの第２のシグマ‐デルタ変調器および少なくとも１つの第２のデジタル／アナログ変換器ユニットと、を具え、
−  前記少なくとも１つの第１のシグマ‐デルタ変調器は、複素フィルタを成す少なくとも１つの複素信号経路を経て、前記少なくとも１つの第２のシグマ‐デルタ変調器に結合されるようにした電子直交装置。
【請求項２】
−  前記シグマ‐デルタ変調器の出力を補正するために、前記少なくとも１つのＩ信号経路および少なくとも１つのＱ信号経路の各々に配置される補正ユニットと、
−  前記デジタル／アナログ変換器ユニットを切り換えることによって、動的要素マッチングを行うための動的要素マッチングユニットと、を具え、
−  前記補正ユニットの出力は、ＩＱ補正ユニットに結合し、
前記Ｉ信号経路の補正ユニットの出力は、前記少なくとも１つの第１のデジタル／アナログ変換器ユニットに結合し、
前記Ｑ信号経路の補正ユニットの出力は、前記少なくとも１つの第２のデジタル／アナログ変換器ユニットに結合し、
前記少なくとも１つの第１および第２のデジタル／アナログ変換器ユニットの出力、および前記ＩＱ補正ユニットの出力は、前記動的要素マッチングユニットに結合するようにした、請求項１に記載の電子直交装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子直交装置に関する。
【背景技術】
【０００２】
高分解能のシグマ‐デルタアナログ／デジタル変換器（ＡＤＣ）は、通常、帰還経路にマルチビットのデジタル／アナログ変換器（ＤＡＣ）を具えている。このようなＤＡＣ変換器は、ＤＡＣが実装される集積回路の物理量から導出されるパラメータのミスマッチによる非線形性およびノイズの影響を受けやすい。ＤＡＣの分解能は、ビットを追加することによって向上できるも、このようにするとミスマッチの問題が増す。したがって、マルチビットのデジタル／アナログ変換器を用いる場合、特に、異なるＤＡＣ要素間にミスマッチが発生する。それゆえ、シグマ‐デルタ変調器は、Ａ／Ｄ変換器に高い分解能および高い帯域幅を提供して、オーディオおよび通信システムにおける統合レベルを増大させるために、マルチビットの量子化器およびＤ／Ａ変換器を具えるようにすることができる。
【０００３】
シグマ‐デルタ変調器を直交装置のＩ経路およびＱ経路に用いる場合、ＩＱイメージのリークが生じる。このようなＩＱリークに対処する１つの解決策は、動的要素マッチング法ＤＥＭを用いることである。
【０００４】
ＵＳ６，９０９，７５４には、並列経路におけるミスマッチを補償するための直交装置が開示されている。この直交装置は、データに応じてＩおよびＱ経路のＩおよびＱ信号を交換する切り換え回路を具えている。ＩおよびＱ経路を交互に切り換えることによって、発生し得るミスマッチにより生じる振幅および位相エラーの悪影響を低減させることができる。特に、帰還経路にシグマ‐デルタＤ／Ａ変換器を設けて、ＩおよびＱ帰還信号を交換している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ミスマッチエラーのマッチングを改良したデジタル／アナログ変換器を具える電子直交装置を提供することにある。
【課題を解決するための手段】
【０００６】
この目的は、請求項１に記載の電子直交装置によって達成される。
【０００７】
したがって、少なくとも１つのＩ信号経路と少なくとも１つのＱ信号経路とを具える電子直交装置が提供される。少なくとも１つの第１のシグマ‐デルタ変調器および少なくとも１つの第１のデジタル／アナログ変換器ユニットは、Ｉ信号経路に配置される。少なくとも１つの第２のシグマ‐デルタ変調器および少なくとも１つの第２のデジタル／アナログ変換器ユニットは、Ｑ信号経路に配置される。少なくとも１つの第１のシグマ‐デルタ変調器は、複素フィルタを成す少なくとも１つの複素信号経路を経て、少なくとも１つの第２のシグマ‐デルタ変調器に結合される。
【０００８】
したがって、特定の正の（または負の）周波数帯にて、ＤＡＣのエラーのより効果的なノイズシェーピングを達成できる。
【０００９】
本発明の一実施態様によれば、電子直交装置は、シグマ‐デルタ変調器の出力を補正するための、少なくとも１つのＩ信号経路および少なくとも１つのＱ信号経路の各々に配置される補正ユニットを具えている。動的要素マッチングユニットは、デジタル／アナログ変換器ユニットを切り換えることによって、動的要素マッチングを行う。補正ユニットの出力は、ＩＱ補正ユニットに結合される。Ｉ信号経路における補正ユニットの出力は、少なくとも１つの第１のデジタル／アナログ変換器ユニットに結合される。Ｑ信号経路における補正ユニットの出力は、少なくとも１つの第２のデジタル／アナログ変換器ユニットに結合される。少なくとも１つの第１および第２のデジタル／アナログ変換器ユニットの出力、およびＩＱ補正ユニットの出力は、動的要素マッチングユニットに結合される。したがって、デジタル／アナログ変換器は、複素マルチビットシグマ‐デルタ変調器におけるミスマッチエラーの複素ノイズシェーピングのための複素共役ノイズシェーピングフィルタで複素ＤＥＭアルゴリズムを実行する。
【００１０】
本発明によれば、Ｉ経路のシグマ‐デルタ変調器とＱ経路のシグマ‐デルタ変調器との間の複素信号経路によって実装される複素フィルタによって、非対称のノイズシェーピングを達成することができる。動的要素マッチングおよびノイズシェーピングに悪影響を及ぼすＩ経路およびＱ経路におけるデジタル／アナログ変換器間のミスマッチから生じるＩＱイメージの問題は、Ｉ経路およびＱ経路のデジタル／アナログ変換器の動的要素マッチングによって対処される。したがって、ＩＱリークは低減し、ＩおよびＱ経路に対するイメージサプレッションが改善される。さらに、複素ノイズシェーピングの特性を、複素フィルタによって規定することができる。
【００１１】
本発明の他の態様は、従属請求項に記載した通りのものである。
【００１２】
以下、本発明およびその実施例を、図面を参照して詳細に説明する。
【発明を実施するための最良の形態】
【００１３】
以下に記載する本発明の実施例は、シグマ‐デルタ変調器を有するデジタル／アナログ変換器ＤＡＣに関する。
【００１４】
図１は、単純な２ビットのデジタル／アナログ変換器ＤＡＣのブロック図を示す。この変換器は、４ユニットのＤＡＣセルＤＡＣＣ０−ＤＡＣＣ３を具えている。デジタル信号Ｄ＜０：３＞は、セルＤＡＣ０−ＤＡＣ３にそれぞれ入力され、ユニットセルＤＡＣＣ０−ＤＡＣＣ３を制御する。例えば電流とすることができるＤＡＣセルＤＡＣＣ０−ＤＡＣＣ３の出力信号は、加算ユニットＳＵにて共に加えられて、アナログ出力信号Ｙを生成する。全てのユニットセルＤＡＣＣ０−ＤＡＣＣ３を同じものとするのが理想的である。しかしながら、処理が不完全であるために、ユニットのＤＡＣセル間にミスマッチエラーが存在することがあり、このためＤＡＣセルＤＡＣＣ０−ＤＡＣＣ３のビヘイビアが非線形になる。
【００１５】
ミスマッチの影響を減らすために、基準ソースをデジタルのノイズシェーパによって制御することができる。このようなミスマッチシェーピングの技法は、Norsworthy等による、参考に本願明細書に含めるDelta-Sigma Data Converters, IEEE press, 1997に記載されているような、データ加重平均化（ＤＷＡ）によるものである。
【００１６】
図２は、２ビットのデジタル／アナログ変換器のブロック図を示している。ここでは、４つのＤＡＣセルＤＡＣＣを示してあり、これらの出力は加算ユニットＳＵにて共に加えられて、アナログの出力信号Ｙを生成する。デジタルシグマ‐デルタ変調器ＤＳＤＭは、ＤＡＣセルＤＡＣＣの入力の各々に関連している。ここでは、ミスマッチエラーにノイズシェーピングを行うために、１ビットの二次シグマ‐デルタ変調器ＤＳＤＭを用いる。デジタルシグマ‐デルタ変調器ＤＳＤＭは、自走式の各ユニットセルＤＡＣＣを制御する。その結果、全てのシグマ‐デルタ変調器ＤＳＤＭは、ノイズシェーピングされた１ビットの出力信号を生成する。しかしながら、デジタル入力コードＤ＜０，３＞に対応する正しい出力信号Ｙを生成するために、デジタルシグマ‐デルタ変調器の出力コードＡ＜０，３＞を補正して、ＡおよびＤの合計が等しくなるようにしなければならない。
【００１７】
図３は、補正アルゴリズムユニットＣＡＵを有するようにした図２の２ビットＤ／Ａ変換器である。補正アルゴリズムユニットＣＡＵは、デジタルシグマ‐デルタ変調器ＤＳＤＭと、関連するＤＡＣセルＤＡＣＣとの間に、それぞれ配置される。補正アルゴリズムユニットＣＡＵは、入力コードＱ＜０＞−Ｑ＜３＞およびＤ＜０＞−Ｄ＜３＞に基づいて補正アルゴリズムを実行し、コードＤ’＜０＞−Ｄ’＜３＞を出力する。コードＡ＜０，３＞の補正は、デジタルシグマ‐デルタ変調器のノイズシェーピングに及ぼす影響をできるだけ小さくするために実行される。これは、量子化器の入力信号の振幅Ｑ＜０，３＞を増大させて、シグマ‐デルタ変調器をソートすることによって行うことができる。以下の例を想定する。
Ｑ＜０，３＞＝［−０．０１  −０．４  ０．２５  −０．３］
Ａ＜０，３＞＝［０  ０  １  ０］
Ｄ＜０，３＞＝［０  １  １  ０］
【００１８】
デジタルシグマ‐デルタ変調器によって生成されるコードＡは、３つの「０」および１つの「１」を有している。Ｄ／Ａ変換器の入力コードＤは、２つの「０」および２つの「１」を有している。したがって、コードＡ＜０，３＞を補正するためには、コードＡのゼロを「１」に変更して、Ｄ＜０，３＞の場合のように、等しい個数の「０」および「１」を有するようにする必要がある。量子化器の入力の振幅（絶対値）を最小にして、デジタルシグマ‐デルタ変調器の出力コードを変化させることによって、ノイズシェーピングに及ぶ影響は最小化される。この例では、Ｑ＜０＞が最小の入力振幅（０．０１）を有している。補正した後、コードＡ＜０，３＞は［１  ０  １  ０］に変化して、２つのゼロおよび２つの１を含むようになる。このようにして、動的要素マッチング技法を実行する。
【００１９】
図４は、図３に示した変換器の出力スペクトルのグラフを示す。ＤＡＣミスマッチエラーの二次ノイズシェーピングを用いるＤＥＭアルゴリズムの結果として得られる出力スペクトルＯを、周波数範囲Ｆ（ＭＨｚ）にわたって示してある。
【００２０】
図５は、第１実施例によるデジタル／アナログ変換器のブロック図の一部を示す。ここでは、直交構成の２つのシグマ‐デルタ変調器ＤＳＤＭＩ，ＤＳＤＭＱを有する直交システムを示す。なお、図５には、単にＩ経路の１つの基準セルおよびＱ経路の１つの基準セルのみを、すなわち、図１と比較するに、セルＤＡＣＣ０のような１つのセルのみを示す。したがって、図１の２ビットＤＡＣの場合、図５のシステムは、４倍に、すなわち各々の直交ＤＡＣセルに対して実装される。補正ユニットＣＵは、直交構成のシグマ‐デルタ変調器ＤＳＤＭＩ，ＤＳＤＭＱに、それぞれ直列に接続される。Ｉ信号経路には、デジタル／アナログ変換器セルＤＡＣＩが設けられ、Ｑ信号経路には、デジタル／アナログ変換器セルＤＡＣＱが設けられる。直交構成のシグマ‐デルタ変調器のＤ／Ａ変換器のセルＤＡＣＩ，ＤＡＣＱの各々は、デジタルシグマ‐デルタ変調器ＤＳＤＭＩ，ＤＳＤＭＱによって制御されて、シグマ‐デルタ変調器のマルチビットＤＡＣ変換器を線形化するための動的要素マッチングＤＥＭのアルゴリズムを実行する。Ｉ経路の帰還ループＦＢＩは、デジタルシグマ‐デルタ変調器ＤＳＤＭの量子化器ユニットＱＵの手前から加算ユニットＳＵまでの帰還ループを実装することによって設けられる。Ｑ信号経路にも、量子化器ユニットＱＵの手前から加算ユニットＳＵまでの別の帰還ループＦＢＱが設けられる。Ｉ経路の帰還経路ＦＢＩは帰還係数ｃｉを有し、Ｑ信号経路の帰還経路ＦＢＱは帰還係数ｃｑを有する。
【００２１】
したがって、各ノイズシェーピングデジタルシグマ‐デルタ変調器ＤＳＤＭの出力は、補正ユニットＣＵによって補正され、出力Ｄ’＜０：ｎ＞が入力信号Ｄ＜０：ｎ＞に対応するようになる。このような補正アルゴリズムは、２０００年２月のＩＥＥＥ  ＩＳＳＣＣ  ２０００のｐ．３４４−３４５において、Ｘ．Ｍ．Ｇｏｎｇ等（Ｃｉｒｒｕｓ）による「A 120dB Multi-bit SC Audio DAC with Second-Order Noise Shaping」に更に詳細に記載されている。この文献は、参考までに本願明細書に取り込む。
【００２２】
図６は、図５の回路の出力スペクトルを、周波数についてグラフにしたものを示す。ここでは、スペクトルＯは、ＤＣ成分（Ｆ＝０ＭＨｚ）を中心に対称になっている。負および正の周波数帯にノッチが存在する。このノッチは、帰還経路ＦＢＩ，ＦＢＱのローカル帰還係数ｃｉおよびｃｑによって導入される。
【００２３】
図７は、第２実施例によるデジタル／アナログ変換器のブロック図の一部を示す。図５のように、図７に示すデジタル／アナログ変換器は、直交構成の２つのシグマ‐デルタ変調器ＤＳＤＭＩ，ＤＳＤＭＱを有する直交システムを構成する。デジタルシグマ‐デルタ変調器ＤＳＤＭＩ，ＤＳＤＭＱの各々は、補正ユニットＣＵと、Ｉ信号経路のデジタル／アナログ変換器セルＤＡＣＩと、Ｑ信号経路のデジタル／アナログ変換器セルＤＡＣＱとに結合される。この第２実施例では、２つのＤＡＣセルＤＡＣＩ，ＤＡＣＱのデジタルシグマ‐デルタ変調器ＤＳＤＭＩ，ＤＳＤＭＱの間に直交経路（計数Ｃ１−Ｃ４）を加える。係数Ｃ1−Ｃ４により、非対称の複素ノイズシェーピングの特性（Ｄｑ＜ｎ＞＋ｊ＊Ｄｉ＜ｎ＞）を、２つのデジタルシグマ‐デルタ変調器ＤＳＤＭＩ，ＤＳＤＭＱによって実現することができる。これは、全ての直交ＤＡＣセルのペアに対して行うことができる。したがって、それらの係数を有する複素信号経路によって、特定の正の（または負の）周波数帯で、ＤＡＣ変換器のエラーをより効果的にノイズシェーピングすることができる。
【００２４】
しかしながら、図７によるＤＥＭ方式には若干の欠点があり、ＤＡＣセルｎｑおよびｎｉの間のミスマッチのため、複素ノイズシェーピングの特性が破壊され、ＩおよびＱのＤＡＣセルがミスマッチであると、イメージバンドからのノイズが信号バンドにリークする（そしてその逆もある）。
【００２５】
図８は、ＤＡＣＩおよびＤＡＣＱセル間にミスマッチがある図７の直交デジタル／アナログ変換器の出力スペクトルを示す。この出力スペクトルは非常にノイズが多く、直交経路Ｃ１−Ｃ４による複素ノイズシェーピングが、上述したイメージリークの問題のために損なわれる。
【００２６】
図９は、第３実施例によるデジタル／アナログ変換器のブロック図の一部を示す。図５および７に示したデジタル／アナログ変換器のように、ここでは、それぞれが補正ユニットＣＵに各々結合される２つのデジタルシグマ‐デルタ変調器ＤＳＤＭＩ，ＤＳＤＭＱを示す。それら２つの補正ユニットＣＵの出力は、排他的論理和ユニットＥＸＯＲに結合される。さらに、補正ユニットＣＵの出力は、デジタル／アナログ変換器セルＤＡＣＩｎおよびＤＡＣＱｎに、それぞれ接続される。図３について述べたように、デジタルシグマ‐デルタ変調器の出力は、補正ユニットＣＵにて補正が行われる。２つのデジタル／アナログ変換器セルＤＡＣＩｎ，ＤＡＣＱｎの出力、および排他的論理和ユニットＥＸＯＲの出力は、動的要素マッチングユニットＤＥＭＵに結合される。しかしなから、Ｄｑ＜ｎ＞およびＤｉ＜ｎ＞は１ビットのデータストリームであるので、イメージリークの問題は、参考までに本願に取り込むＥＰ  １  １８３  ８４１‐Ｂ１（特に段落［００１２］−[００１９]）に記載されているようなＤＥＭ法を用いて解決することができる。したがって、並列経路におけるミスマッチを補償するための直交装置を示す。この直交装置は、ＩおよびＱ経路のＩおよびＱ信号をデータに応じて交換するスイッチング回路を具えている。ＩおよびＱ経路を交互に切り換えることによって、ミスマッチによって起こり得る振幅および位相エラーの悪影響を低減させることができる。したがって、イメージリークの問題を解決すべく複素ＤＥＭを用いることによる複素ＤＥＭスキームを示す。１ビット信号Ｄｑ＜ｎ＞およびＤｉ＜ｎ＞が等しい場合（両方とも０または両方とも１）、ＤＡＣセルｎｑおよびｎｉは交差結合される。信号Ｄｑ＜ｎ＞およびＤｉ＜ｎ＞が異なる場合には、ＤＡＣセルｎｑおよびｎｉは直に結合される。このようにして、２つのＤＡＣセル間のミスマッチもまた、ノイズシェーピングされる。
【００２７】
複素信号経路に関連するＩ経路およびＱ経路のデジタルシグマ‐デルタ変調器ＤＳＤＭＩ，ＤＳＤＭＱはノイズシェーパとして機能して、シグマ‐デルタ変調器の各々により１ビットのデータストリームを出力する。補正ユニットの出力は、デジタル／アナログ変換器ＤＡＣＩ，ＤＡＣＱを制御する。複素信号経路による複素フィルタを設けることにより、正または負の周波数帯に１つまたはそれ以上のノッチを有する非対称の周波数スペクトルが得られる。
【００２８】
図１０は、図９によるデジタル／アナログ変換器の出力スペクトルのグラフを示す。特に、エラーのスペクトルを記す。したがって、図９に基づくＤＥＭスキームにより、マルチビットの複素シグマ‐デルタ変調器内で、非常に効率的な非対称の直交ノイズシェーピングが可能になる。
【００２９】
特に、Ｉ経路とＱ経路との間のエラーの周波数スペクトルを示す。０ＭＨｚと２０ＭＨｚとの間の範囲内では、複素フィルタを設けることによりエラーは抑制され、一方、５０ＭＨｚを超える周波数ではエラーが増す。したがって、Ｉ経路とＱ経路との間のマッチングは、０〜２０ＭＨｚの周波数範囲に対して効果的に行うことができる。さらに、エラーの周波数スペクトルにおけるノッチは０と２０ＭＨｚとの間に生じるので、非対称のノイズシェーピングを行うことができる。図８では、複素信号経路Ｃ１−Ｃ４により実装される複素フィルタによって生じるノッチは、Ｉ経路およびＱ経路の間のイメージリークに起因するノイズでカバーされ、このようなリークは図１０の周波数スペクトルでは著しく低減される。
【００３０】
上述したデジタル／アナログ変換器は、複素マルチビットシグマ‐デルタ変調器におけるミスマッチエラーの複素ノイズシェーピングのための複素共役ノイズシェーピングフィルタで複素ＤＥＭアルゴリズムを実行する。複素ＤＥＭのアルゴリズムは、ＥＰ  １  １８３  ８４１に記載されているようなＩＱ補正スキームを使用する。排他的ＯＲに基づく交換は、ＩおよびＱ経路をＤＥＭユニットＤＥＭＵに結合し、かつＩＱ補正を行うように機能する。代わりに、他の任意のＩＱ補正スキームを実装することもできる。
【００３１】
上記したＤＥＭのアルゴリズムは、シグマ‐デルタ変調器を、例えばカーラジオ用に使用するＮＺＩＦ変換システムに適用できる。
【００３２】
図９によるＤＥＭスキームは、マルチビット複素シグマ‐デルタ変調器にて非常に有効な非対称の直交ノイズシェーピング（図１０）を実現する。
【００３３】
シグマ‐デルタ変調器を有する上記したＤＡＣ変換器は、受信機、送信機、トランシーバ、電話、変調器、および復調器のような、種々の直交装置に実装することができる。
【００３４】
以上、複素マルチビットのシグマ‐デルタ変調器のための線形化法を説明した。
【００３５】
なお、上述した実施例は、本発明を説明するものであり、制限するものではないことに留意すべきである。また、当業者であれば、添付の特許請求の範囲内において、幾多の別の実施例を設計することができることにも留意すべきである。「具える」という用語は、請求項に列挙した以外の要素またはステップの存在を排除するものではない。いくつかの手段を列挙している装置の請求項において、これらの手段のいくつかは、同一のハードウェアによって実現することができる。特定の手段が互いに異なる従属請求項において繰り返し記載されている場合でも、これらの手段を有効に組み合せて用いることができないことを示すものではない。
【図面の簡単な説明】
【００３６】
【図１】単純な２ビットのデジタル／アナログ変換器ＤＡＣのブロック図である。
【図２】２ビットのデジタル／アナログ変換器のブロック図である。
【図３】補正アルゴリズムユニットＣＡＵを有する２ビットのデジタル／アナログ変換器を示す図である。
【図４】図３による変換器の出力スペクトルを示すグラフである。
【図５】第１実施例によるデジタル／アナログ変換器のブロック図の一部を示す図である。
【図６】図５の回路の出力スペクトルを示すグラフである。
【図７】第２実施例によるデジタル／アナログ変換器のブロック図の一部を示す図である。
【図８】図７の直交デジタル／アナログ変換器の出力スペクトルを示す図である。
【図９】第３実施例によるデジタル／アナログ変換器のブロック図の一部を示す図である。
【図１０】図９によるデジタル／アナログ変換器の出力スペクトルを示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
2009524948.tif 000013
2009524948.tif 000014
2009524948.tif 000015