(57)【要約】本発明は、ソース(24)およびドレイン(29)、並びにこれらのソースとドレインの間に配置されたバリア領域(27)を備えたトランジスタ(21)を提案する。バリア領域は、半導体材料の真性または低濃度ドーピング領域(26,28)によってソースおよびドレインから分離されている。バリア領域と真性または低濃度ドーピング領域との界面にポテンシャルバリアが形成される。ゲート電極(32)はポテンシャルバリアの付近に設けられ、ゲート電極に適切な電圧を印加することによって、ポテンシャルバリアの実効的な高さおよび／または幅を調整することができる。
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【特許請求の範囲】
【請求項１】
ソースおよびドレイン、並びに前記ソースと前記ドレインとの間に配置されたバリア領域を備えたトランジスタにおいて、
前記バリア領域が、半導体材料の真性または低濃度ドーピング領域によって前記ソースおよび前記ドレインから分離され、前記バリア領域と前記真性または低ドーピング領域との界面にポテンシャルバリアが形成され、前記ポテンシャルバリアの付近にゲート電極が設けられ、前記ゲート電極に適切な電圧を印加することによって、前記ポテンシャルバリアの実効的な高さおよび／または幅を調整することができることを特徴とするトランジスタ。
【請求項２】
請求項１に記載のトランジスタにおいて、前記バリア領域が高濃度ドーピング半導体材料であることを特徴とするトランジスタ。
【請求項３】
請求項２に記載のトランジスタにおいて、前記バリア領域を形成する半導体材料がインジウムヒ素であり、前記バリア領域に隣接する前記真性または低濃度ドーピング領域が、シリコンまたはガリウムヒ素製であることを特徴とするトランジスタ。
【請求項４】
請求項１に記載のトランジスタにおいて、前記バリア領域が金属製であることを特徴とするトランジスタ。
【請求項５】
請求項１に記載のトランジスタにおいて、前記トランジスタがナノワイヤとして実現されることを特徴とするトランジスタ。
【請求項６】
請求項５に記載のトランジスタにおいて、前記ナノワイヤが半導体基板上に成長することを特徴とするトランジスタ。
【請求項７】
請求項５に記載のトランジスタにおいて、前記ナノワイヤが、前記トランジスタの前記ソースおよび前記ドレインを形成する高濃度にドーピングされた終端部を有することを特徴とするトランジスタ。
【請求項８】
請求項５に記載のトランジスタにおいて、前記ナノワイヤの外面が絶縁層で覆われていることを特徴とするトランジスタ。
【請求項９】
請求項８に記載のトランジスタにおいて、前記絶縁層の表面に金属層が堆積されて前記ゲート電極を形成することを特徴とするトランジスタ。
【請求項１０】
請求項８に記載のトランジスタにおいて、前記絶縁層が誘電層であるか、前記ゲート電極に対するショットキーバリアを形成するワイドバンドギャップ半導体であることを特徴とするトランジスタ。
【請求項１１】
請求項１０に記載のトランジスタにおいて、前記ゲート電極に対する前記ショットキーバリアを形成する前記ワイドバンドギャップ半導体がデルタドーピング層を含むことを特徴とするトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネルトランジスタに関するものである。本発明はとくに、請求項１に記載のトンネルトランジスタに関するものである。
【背景技術】
【０００２】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のチャネル長がナノメートルの大きさになると共に、短チャネル効果は一層顕著になる。したがってナノスケールのＭＯＳＦＥＴを良好なデバイス性能で実現するために、効果的なゲート制御が必要になる。この理由により、マルチゲート、つまり「ゲートオールアラウンド型」または「ラップアラウンド型」のゲートトランジスタを可能にするシリコンナノワイヤが探求されている。
【０００３】
縦型エピタキシャル半導体ナノワイヤデバイスは、将来可能なトランジスタデバイスの候補として探求されてきた。研究されてきた多くの装置の中で、「ラップアラウンド型」ゲートデバイスは最も広範に検討されている。後者のデバイスは、ナノワイヤの周囲に環状のゲート電極を設けられてナノワイヤ内部の電気特性を制御する。
【０００４】
気−液−固（ＶＬＳ：Vapor-Liquid-Solid）技術によって、多種多様な半導体材料（ＳiＧe、ＺnＯ、ＧaＡs、ＩnＡs等）の単結晶ナノワイヤを成長させることが可能である。
【０００５】
ＶＬＳ技術は縦のヘテロ構造ナノワイヤ（ＬＯＨＮ：Longitudinal Heterostructure Nanowire）を成長させることも可能にする。ＬＯＨＮ構造は、実質的な結晶材料の少なくとも１つのセグメントを備え、組成の異なる材料の少なくとも１つの他のセグメントがこれに隣接し、これらのセグメント間に接合が形成される。ＬＯＨＮ構造は、２つの隣接するセグメントのみに限定されず、組成の異なる複数の材料を含むことができる。「組成の異なる」という用語によって、次の可能性が包括される：
ａ）真性でもドーピングされたものでも、化学組成の異なる材料、および
ｂ）異なる結晶方向を有する材料、例えば同一材料であるが異なる結晶方向を有する材料。
【０００６】
ナノワイヤのヘテロ構造は、異なる材料が交互するか周期的に存在する場合、あるいは、セグメントの少なくとも２つが異なる材料から成るマルチ（多）セグメント・ナノワイヤの場合のように、長軸方向に見ると組成の異なる材料を含みうる。
【０００７】
しかし、ナノメートルスケールの寸法を有するデバイスは、多くの明らかな欠点を有する。具体的には：
１．活性領域内の不純物ドーピングの変動は、大きくかつ不可避であるものと想定される。
２．デバイスのトランスコンダクタンスは、ゲート長に依存する。ナノワイヤ電界効果トランジスタデバイスでは、非常に短いゲート長は、大きな技術的困難性を伴って初めて作製することができる。
【０００８】
【非特許文献１】服部、中江、白藤：応用物理学会誌、第３１巻、Ｌ１４６７〜Ｌ１４６９頁、１９９２年
【０００９】
ドーピング濃度およびチャネル長により依存しない横型ＭＯＳＦＥＴデバイスの概念は１９９２年に提案され、服部、中江、白藤による、応用物理学会誌、第３１巻、Ｌ１４６７〜Ｌ１４６９頁、１９９２年に記載されている。このデバイスは、金属のソース領域およびドレイン領域を使用している。これらの領域間のショットキーバリアは、ゲート電極に印加されるゲート電圧によって調整することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
なされてきたすべての進歩にかかわらず、改良型トランジスタの必要性はまだ残されている。
【課題を解決するための手段】
【００１１】
本発明は、ソースおよびドレイン、並びにこれらのソースとドレインの間に位置するバリア（障壁）領域を備えたトランジスタを提案する。このバリア領域は、半導体材料の真性または低濃度ドーピング領域によってソースおよびドレインから分離されている。ポテンシャルバリア（電位障壁）は、バリア領域と上記真性または低濃度ドーピング領域との界面に形成される。ゲート電極はポテンシャルバリアの付近に設けられ、ゲート電極に適切な電圧を印加することによって、ポテンシャルバリアの実効的な高さおよび／または幅を、調整することができる。
【００１２】
本発明によれば、バリア領域は高濃度にドーピングされた半導体材料とすることができる。バリア領域の材料は、隣接する低濃度ドーピングまたは真性の半導体領域に対する狭いバリアを形成するように選択しなければならない。このような材料の例として、トランジスタの適切な動作を保証するための適切な電子親和力を有する種々の金属および高濃度ドーピング半導体領域がある。
【００１３】
本発明のトランジスタの実用的な好適例では、上記バリア領域を形成する半導体材料はインジウムヒ素であり、これに隣接する上記真性または低濃度ドーピング領域はシリコンまたはガリウムヒ素製である。
【００１４】
他の好適例では、上記バリア領域は金属製である。この場合には、バリア領域の界面におけるポテンシャルバリアは、通常ショットキーバリアと称される。
【００１５】
１つの好適例では、上記トランジスタは半導体基板上で成長可能なナノワイヤとして実現される。
【００１６】
本発明の有利な改良では、上記ナノワイヤが高濃度にドーピングされた端部を有して上記トランジスタのソースおよびドレインを形成する。
【００１７】
本発明のトランジスタの１つの実用的な好適例では、上記ナノワイヤの外面が絶縁層によって覆われている。この場合には、この絶縁層上に金属層が堆積されてゲート電極を形成することが好ましい。特定の好適例では、上記絶縁層は誘電体層またはワイドバンドギャップ半導体であり、ゲート電極に対するショットキーバリアを形成する。特定の好適例の１つでは、ゲート電極に対するショットキーバリアを形成するワイドバンドギャップ半導体は、デルタドーピング層を含む。
【発明を実施するための最良の形態】
【００１８】
図面を参照した以下の説明を読めば、本発明をより良く理解することができ、本発明の他の特徴および利点が明らかになる。同様または対応する要素は同一の参照番号で表す。
【００１９】
図１に、服部、中江、白藤による、応用物理学会誌、第３１巻（１９９２年）、Ｌ１４６７〜Ｌ１４６９頁に記載されたトンネル効果トランジスタを示す。この既知のトランジスタは横型トランジスタ構造であり、このトランジスタはショットキーバリア接合の内部電界放出を用いる。このトランジスタは、その全体を参照番号１で表し、通常のｐ型シリコン基板２上に製造される。高濃度にｎ型ドーピングされたチャンネル層３を、通常のリンまたはヒ素イオンの注入によって基板の上側に実現する。チャネル層３は、マスキングステップによって横方向に規定される。さらなるマスキングステップによって、ソース４およびドレイン６が、パラジウムシリサイド（ＰdＳi）をチャンネル層３上に成長させることによって堆積される。ソース４とドレイン６とは、酸化シリコン（ＳiＯ２）製の絶縁体層７によって分離され、絶縁層７上に金属ゲート８が堆積される。
【００２０】
図２ａに、図１に示すバンド構造を示し、ここではソース４とドレイン６との間にバイアス電圧が印加されず、かつゲート電圧は０である。通常のように、フェルミレベルＥＦは、トランジスタ構造全体のバンド図を横切る直線である。ソース４とチャネル層３との間に界面１１が存在する。ドレイン６とチャネル層３との間に界面１２が存在する。界面１１、１２にショットキーバリアが形成される。図２ａには、ショットキーバリアの高さをeΦで示す。図２ｂに同じバンド構造を示し、ここではバイアス電圧がソース４とドレイン６との間に印加されているが、ゲート電圧はまだ印加されていない。ソース４とチャネル３の間のショットキーバリアは、電子がソース４からドレイン６へ流れることを防止する。
【００２１】
最後に、図２ｃに、ソース‐ドレイン間のバイアス電圧および正のゲート電圧が印加されたトランジスタ１を示す。図に示すように、ソース４とチャネル３との間のショットキーバリアはより薄くなり、これにより、電子ｅ−はソース４からショットキーバリアを通ってトンネル移動し、チャネル３の導電バンドを通ってドレイン６へ流れることができる。従って、図２ｃに示す状態はオン状態として表されるのに対し、図２ｂに示す状態はオフ状態として表される。このようにして、ソース４からドレイン６への電流がゲート電圧によって制御される。
【００２２】
図３ａは、従来のショットキー型ソース‐ドレインＭＯＳＦＥＴを示す。明瞭にするために、基板およびチャネルはこの図には示していない。ソース４とチャネル３との間、並びにドレイン６とチャネル３との間に、ショットキーバリアによりダイオードが形成され、このショットキーバリアは、ソース４の金属及びドレイン６の金属のそれぞれと、チャネル３を形成するｎ型ドーピングシリコンとの間に展開する。
【００２３】
図３ｂでは、ショットキー型ソース−ドレインＭＯＳＦＥＴを、高濃度にドーピングされたチャネル１３で補完する。図３ｃでは、ある種の「思考実験」を例証し、ここでは、図３ｂに示す構造をチャネル１３の中央で切断し、図３ｃ中の矢印１４で示すように、ソース４とドレイン６とを並べて合わせる。半分にしたチャネル１３を、それぞれ参照番号１３ａおよび１３ｂで示す。この「思考実験」は、図３ｄに示すデバイスを生じさせる。この「思考実験」は、これらのダイオードの動作原理を変更せずに、図３ａのデバイスの左側と右側とを交換することができることを例証する。図３ａに示すトランジスタと図３ｄに示すトランジスタの違いは、前者ではダイオードのカソード（陰極）どうしが接続されるのに対し、後者ではダイオードのアノード（陽極）どうしが接続されることにある。図３ｄのトランジスタでは、ソース４とドレイン６とが互いに接触してバリア１６を形成する。バリア１６は、ショットキーバリアによって高濃度ドーピング領域１３ａおよび１３ｂから分離される。ショットキーバリアの高さは、ゲート電圧をゲート８に印加することによって調整することができる。明らかに、図３ｄに示すトランジスタは、本発明の第１実施例を形成する横型デバイスである。
【００２４】
トランジスタ１は、当業者に既知の従来技術によって製造することができる。
【００２５】
この装置の動作を、本発明による縦型トランジスタの構造を示す図４に関して説明する。電子搬送原理は、横型および縦型トランジスタについて同様である。
【００２６】
図４に、本発明による垂直トランジスタの概略構造を断面図で示す。トランジスタ全体を参照番号２１で示す。トランジスタ２１はナノワイヤ２２を備え、ナノワイヤ２２は基板２３の上に直接成長し、縦型のヘテロ構造として実現される。本発明は、約１００ｎｍ以下、好適には約５ｎｍ〜５０ｎｍの範囲内の直径、及び約５０ｎｍ〜約２００μｍの範囲内の長さを有するナノワイヤの構造に関するものである。基板２３に隣接した所では、ナノワイヤ２２は高濃度にｎ型ドーピングされたシリコンから成り、トランジスタ２１のソース２４を形成する。基板２３から離れた所では、ナノワイヤ２２は真性または低濃度ドーピング領域２６が軸方向に続き、ソース２４をバリア領域２７から分離する。バリア領域２７は金属材料製である。本実施例では、この金属材料はコバルトシリサイド（ＣoＳi２）である。しかし、他の具体例では、シリコンナノワイヤ２２と相性が良いインジウムヒ素（ＩnＡs）のような小さいバンドギャップを有する他の金属材料または高濃度ドーピング半導体も同様に使用することができる。基板２３からさらに軸方向に離れた所では、縦型のナノワイヤ２２のヘテロ構造は、第２の真性または低濃度ドーピング領域２８が再び続き、これにより、バリア２７は第１と第２の真性領域２６、２８の間にはさまれる。ナノワイヤ２２は、高濃度にｎ型ドーピングされたシリコン領域で終端して、トランジスタ２１のドレイン２９を形成する。ナノワイヤ２２の周囲は、電気絶縁性の誘電層３１で覆われる。誘電層３１の外面上に金属ゲート層３２が堆積される。ゲート層３２は例えばアルミニウム製である。しかし、アルミニウムは一例にすぎず、他の金属層も同様に使用することができる。ドレイン２９の上には抵抗接点３３が存在する。
【００２７】
他の実施例では、誘電層３１がワイドバンドギャップ半導体層（例えばＡl１−ｘＧaｘＡs）に置き換えられ、このワイドバンドギャップ半導体層はゲート電極の界面にショットキーバリアを形成する。この実施例の代案の変形例では、ワイドバンドギャップ半導体層は、デルタドーピング層（図４には図示せず）を含むことも含まないこともできる。このデルタドーピング層は、追加的な不純物をナノワイヤの内部に導入することなしにナノワイヤ２２の内部の電荷担体密度を増加させる。
【００２８】
図１に関連して説明した横型トランジスタ構造のように、ショットキーバリアはバリア２７と真性または低濃度ドーピング層２６、２８との間に形成される。バイアス電圧がソース２４とドレイン２９との間に印加されず、かつゲート電圧が印加されなければ、ショットキーバリアは電子がソース２４からドレイン２９に流れることを防止する。ショットキーバリアの高さは、ゲート３２に印加されるゲート電圧によって調整することができる。ソース−ドレイン・バイアス電圧が印加され、ゲート電圧がショットキーバリアを低くすると、ソース２４からドレイン２６に電流が流れる。図４の右側には、トランジスタ２１の電子構造を概略的に示す。バリア２７と真性または低濃度ドーピング領域２６、２８との界面にショットキーバリアが形成される。
【００２９】
電流は、ショットキーバリアを横切る熱電子放出電流およびショットキーバリアを通るトンネル電流から成る。全電流はショットキーバリアの実効的な高さおよび幅に指数関数的に依存し、これらはゲート電圧によって調整することができる。このようにして、トランジスタ動作を達成することができる。明らかにわかるように、実効ゲート長はバリア領域の厚さによって規定され、したがって非常に薄くなり得る。したがって、ゲート容量を非常に小さくすることができ、トランジスタが高周波で動作するのに適する。換言すれば、ゲートの長さが従来のマスキング技術によって規定されず、エピタキシャル成長するバリア領域２７の厚さによって規定されるので、本発明によるトランジスタのゲート長は従来のトランジスタ構造に比べてずっと短くすることができる。
【００３０】
なお完全な説明のため、「ショットキーバリア」という用語は一般に、金属−半導体の界面に用いられる。したがって、バリア領域２７が高濃度にドーピングされた低バンドギャップの半導体（例えばInＡs）から成る場合、このバリア領域はより一般的なポテンシャルバリアによって真性または低濃度ドーピング領域から分離される。
【００３１】
縦型トランジスタ構造の寸法も、図４から同様に理解することができる。シリコン基板２３の表面に対する法線方向のトランジスタ構造の全長は１０５ｎｍである。ナノワイヤ２２の直径は約３０ｎｍであり、その周囲は１ｎｍの厚さを有する電気絶縁性の誘電層３１で覆われている。従って誘電層３１に覆われたナノワイヤの総径は３２ｎｍである。ゲート電極３２の長さは、ナノワイヤの長軸方向に４５ｎｍであるのに対し、バリア領域２７の厚さは長軸方向に５ｎｍしかない。しかし、これらの寸法は例として提示するに過ぎず、本発明の範囲を制限するものとして理解すべきではない。
【００３２】
また、本発明の他の実施例では、真性または低濃度ドーピング領域２６、２８は、シリコン（Ｓi）製の代わりにガリウムヒ素（ＧaＡs）製である。
【００３３】
図５a〜図５hを参照する以下の説明では、図４に示すトランジスタ２１を製造するために処理ステップの１つの可能な順序を提案する。なお、説明する処理方法は１つの好適な方法に過ぎず、当業者は、作製するデバイスの特定パラメータに応じて、開示する処理方法から多数の変形例を考案することができる。
【００３４】
製造プロセスは、標準的なｎ型シリコン基板２３から始まり、この基板は注入によって高濃度にｎ型ドーピングされる。ドーピングレベルは1O+19cm−3のオーダーであり、このレベルはヒ素（Ａs）イオンまたはリン（Ｐ）イオンの注入によって達成される。このステップ用には、市販の注入装置を使用する。
【００３５】
標準的な光リソグラフィによって触媒領域を規定し、この触媒領域は、成長触媒３４として作用する前駆物質の金属層を含む。触媒３４は、半導体ナノワイヤの成長のために使用する。金または鉄によるシリコン含有ガスの触媒分解によってナノワイヤを形成することができることはよく知られている。この技術は、一般に気−液−固（ＶＬＳ）メカニズムと称される。金属およびシリコンを含むナノ液滴は、成長するワイヤの先端に配置する。不都合なことに、金および鉄はシリコン中で大きな拡散係数を有し、深い電子準位を発生させ、このことは仕上がったデバイスの電子性能にとって不利である。したがって、金属層が必要な際には常に、半導体処理技術では金属シリサイドがより好適である。本発明用に、ニッケルシリサイドおよびコバルトシリサイドを使用したが、以下では簡単のため、コバルトに基づくプロセスを説明するが、このことは本発明の範囲を制限するものではない。
【００３６】
提案する方法によれば、コバルト層は、化学気相成長法（ＣＶＤ）によって市販のシリコン基板上に堆積される。ＣoＣl４ガスは、Ｈ２雰囲気の反応装置内に導入する。ＣoＣl４の分圧は０，０６Ｐaであり、反応装置の全圧は６７０Ｐaである。シリコン基板の表面では、ＣoＣl４は基板のシリコンと反応しＣoＳi２を形成する。基板の堆積温度は６００〜７００℃の範囲内になるように選定する。後続するアニーリング（アニール加熱）ステップでは、９００℃のオーダーまで上昇させた温度でコバルトシリサイドの形成を終了する。コバルトシリサイド上にシリコンナノワイヤを成長させるために、約６５０℃、２．７kＰaの水素雰囲気中に分圧７０ＰaのＳiＨ２Ｃl２を有する反応装置内の雰囲気中に基板を曝露させる。これらの条件下で、シリコンナノワイヤがコバルトシリサイド上に成長する。
【００３７】
シリコン／ゲルマニウムヘテロ構造としてナノワイヤを成長させることが望ましい場合には、レーザーを利用して、加熱炉内で目標物質（ターゲット）からゲルマニウムを蒸散させる。レーザー光線は、ゲルマニウム原子が蒸散するまで、加熱炉内に配置されたゲルマニウム目標物質の表面を加熱する。蒸散したゲルマニウム原子はナノワイヤ内に取り込まれる。成長条件次第で、ナノワイヤをＳi／Ｇeヘテロ構造として軸方向に成長させることができ、すなわち、ナノワイヤの組成は軸方向に変化する。コバルトシリサイドとナノワイヤとの界面において好適に分解反応が行われる限り、１次元の成長が維持される。同様に、Ｇe目標物質から蒸散するＧe原子も、コバルトシリサイドとナノワイヤとの界面において、成長するナノワイヤ内に取り込まれる。シリコンとゲルマニウムの供給を交互にオン／オフ切り替えすることによって、Ｓi／Ｇeヘテロ構造を有するナノワイヤが、ナノワイヤの軸方向に成長する。
【００３８】
ナノワイヤは、流入するガス流にアルシン（ＡsＨ３）またはホスフィン（ＰＨ３）を添加することによってｎ型にドーピングされる。そのドーピングレベルは、アルシンまたはホスフィンガスの分圧によって決まる。
【００３９】
成長パラメータを適切に選択することによって、図５aに示すヘテロ接合を成長させることができる。この場合のバリア領域２７は、高濃度ｎ型ドーピングＧeによって形成される。他の具体例では、バリア領域２７は、ＩnＡs、あるいはナノワイヤとして気相から成長させることのできる他の小バンドギャップの半導体から成る。
【００４０】
なお、「ヘテロ構造」とは、本発明の関係では、シリコン及びゲルマニウムのような異なる材料の組成、例えばｎ型ドーピング及びｐ型ドーピングのような異なるドーピング型を有するシリコンのような同一材料の組成、そして最後に、ナノワイヤの軸方向または放射方向に異なる結晶方向を有するシリコンのような同一材料の組成を有するナノワイヤを意味する。例えばナノワイヤの表面を変調ドーピングしたナノワイヤの放射方向のヘテロ構造は、高いキャリア移動度の意味で非常に有利になりうる。
【００４１】
ナノワイヤ２２の成長を終了すると、その構造を酸化シリコン（ＳiＯ２）層３６で覆う（図５b）。そして、金属層３７（例えばアルミニウム）を、ＳiＯ２層３６上に堆積させる（図５c）。次のステップでは、金属層３７は、厚い高濃度にｎ型ドーピングされた多結晶シリコン層３８によって覆うが、ナノワイヤ２２の最上部は除く（図５d）。金属層３７の多結晶シリコン層によって覆われていない所を、適切なウェットエッチングによってエッチング除去する（図５e）。そして、他のＳiＯ２層３９を堆積させる（図５f）。平坦化ステップ後に（図５g）、ドレイン２９に抵抗接点３３を作製する。ゲート電極を形成する金属層３８への接点は、多結晶シリコン層に接触させることによる従来の方法で作製する。ソース２４は、多結晶シリコン層およびシリコン酸化層３８、３９内に窓を開口して高濃度にｎ型ドーピングされた基板２３への接点を作製するよって接触させる。
【００４２】
他の実施例では、多結晶シリコン層を金属層に置き換える。また、誘電層３６を形成する酸化シリコンは、ゲート電極３８に対する界面にショットキーバリアを形成するワイドバンドギャップ半導体のような他の材料に置き換えることができる。ワイドバンドギャップ半導体の成長中に、デルタドーピング層を含めることができる。
【図面の簡単な説明】
【００４３】
【図１】従来技術において知られている横型ショットキー・ソース‐ドレインＭＯＳＦＥＴトランジスタの構造略図を示す図である。
【図２】図２(ａ)〜(ｃ)は、異なるバイアス電圧を印加した、図１に示すトランジスタの電子バンド構造を示す図である。
【図３】図３(ａ)〜(ｄ)は、既知のショットキーＭＯＳＦＥＴトランジスタの本発明によるトランジスタ構造に向けた進化を示す概略図である。
【図４】本発明によるナノワイヤトランジスタの概略構造、およびそのバンド構造を示す図である。
【図５−１】図５(ａ)、５(ｂ)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図５−２】図５(ｃ)、５(ｄ)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図５−３】図５(ｅ)、５(ｆ)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図５−４】図５(ｇ)、５(ｈ)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図１】
2009524923.tif 000003
【図２ａ】
2009524923.tif 000004
【図２ｂ】
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【図２ｃ】
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【図３ａ】
2009524923.tif 000007
【図３ｂ】
2009524923.tif 000008
【図３ｃ】
2009524923.tif 000009
【図３ｄ】
2009524923.tif 000010
【図４】
2009524923.tif 000011
【図５ａ】
2009524923.tif 000012
【図５ｂ】
2009524923.tif 000013
【図５ｃ】
2009524923.tif 000014
【図５ｄ】
2009524923.tif 000015
【図５ｅ】
2009524923.tif 000016
【図５ｆ】
2009524923.tif 000017
【図５ｇ】
2009524923.tif 000018
【図５ｈ】
2009524923.tif 000019
【国際調査報告】
2009524923.tif 000020
2009524923.tif 000021
2009524923.tif 000022
2009524923.tif 000023