(57)【要約】本発明の好適例は、内蔵メモリー(42)、メモリー(42)に動作的に結合された波形制御回路(44)、いくつかの端子(52)、及びプログラマブル・プロセッサ(30)を含むマイクロコントローラ(24)である。プロセッサ(30)は、第１命令シーケンスの実行に応答して、波形ビットパターンを所望の伝送タイミングと共にメモリー(42)に記憶する。波形制御回路(42)はプロセッサ(30)に応答して、メモリー(42)に記憶された波形ビットパターンの、端子(52)を通した上記タイミングに従う伝送を制御し、その間にプロセッサ(30)は異なる処理用の第２命令シーケンスを実行する。
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【特許請求の範囲】
【請求項１】
プログラマブル・プロセッサ、該プログラマブル・プロセッサに動作的に結合された内蔵メモリー、前記プログラマブル・プロセッサ及び前記内蔵メモリーに動作的に結合された波形制御回路、及び複数の端子を含むマイクロコントローラ集積回路を用意するステップであって、前記端子の各々が前記マイクロコントローラ集積回路への結合用の構造をなすステップと；
前記プログラマブル・プロセッサによって実行されるプログラミングに従って、前記内蔵メモリーに波形ビットパターンを記憶するステップと；
前記波形制御回路によって、前記内蔵メモリーに記憶された前記波形ビットパターンの、前記マイクロコントローラの外部にある前記端子の１つ以上を通した伝送を所望の同期タイミングに従って制御するステップと；
前記伝送中に、異なる処理用の命令シーケンスを前記プログラマブル・プロセッサによって実行するステップと
を具えていることを特徴とする波形発生方法。
【請求項２】
前記プログラマブル・プロセッサ、前記内蔵メモリー、及び前記波形制御回路が、共通のバスに結合されていることを特徴とする請求項１に記載の方法。
【請求項３】
前記プログラマブル・プロセッサに応答して、前記波形制御回路による前記伝送を開始することを含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記プログラマブル・プロセッサによって実行されるプログラミングに応答して、前記波形ビットパターンの伝送を反復することを含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記異なる処理が、前記プログラマブル・プロセッサによって割込のサービスを行うことを含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記プログラマブル・プロセッサによって、１つ以上のレジスタに記憶された値に従って前記端子の１つ以上を選択することを含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記端子が汎用入力／出力ピンとして設けられ、前記汎用入力／出力ピンの各々を、前記内蔵メモリーと１つ以上の他の内蔵デバイスとのいずれかに切換接続することを含むことを特徴とする請求項１に記載の方法。
【請求項８】
前記波形ビットパターンの伝送に応答して、前記マイクロコントローラ集積回路の外部にある回路装置から前記マイクロコントローラ集積回路への情報の入力を制御することを含むことを特徴とする請求項１に記載の方法。
【請求項９】
内蔵メモリーと；
前記内蔵メモリーに動作的に結合された波形制御回路と；
各々が、前記マイクロコントローラ集積回路の外部への接続を提供するための構造をなす複数の端子と；
第１命令シーケンスの実行に応答して、波形ビットパターンを所望の伝送タイミングと共に前記内蔵メモリーに記憶するプログラマブル・プロセッサと
を含むマイクロコントローラ集積回路を具えた波形発生装置であって、
前記波形制御回路が、前記プログラマブル・プロセッサに応答して、前記内蔵メモリーに記憶された前記波形ビットパターンの前記端子の１つ以上を通した同期伝送を前記所望の伝送タイミングに従って制御し、この間に、前記プログラマブル・プロセッサが、当該プログラマブル・プロセッサによる異なる処理を行うための第２命令シーケンスを実行することを特徴とする波形発生装置。
【請求項１０】
前記プログラマブル・プロセッサ、前記内蔵メモリー、及び前記波形制御回路が共通のバスに結合されていることを特徴とする請求項９に記載の装置。
【請求項１１】
前記端子の各々が共用の汎用入力／出力ピンであり、前記マイクロコントローラ集積回路が、１つ以上の他の内蔵デバイス及び１つ以上のレジスタを含み、該１つ以上のレジスタは、前記端子の各々を前記内蔵メモリーと前記１つ以上の他の内蔵デバイスとのいずれかに選択的に切換接続すべく動作することを特徴とする請求項９に記載の装置。
【請求項１２】
前記波形制御回路が、前記プログラマブル・プロセッサによる命令の実行に同期するタイマーを含むことを特徴とする請求項９に記載の装置。
【請求項１３】
前記マイクロコントローラ集積回路が、前記異なる処理の実行中に割込のサービスを行うことを特徴とする請求項９に記載の装置。
【請求項１４】
さらに、前記マイクロコントローラ集積回路の前記端子の１つ以上に接続された外部回路装置を具え、前記マイクロコントローラ集積回路が、前記波形ビットパターンに応答して前記外部回路装置から入力データを受信する手段を具えていることを特徴とする請求項９に記載の装置。
【請求項１５】
プログラマブル・プロセッサ、該プログラマブル・プロセッサに動作的に結合された内蔵メモリー、前記プログラマブル・プロセッサ及び前記内蔵メモリーに動作的に結合された波形制御回路、及び複数の入力／出力ピンを含むマイクロコントローラ集積回路を用意するステップであって、前記入力／出力ピンの各々が、前記内蔵メモリーと少なくとも１つの異なる内蔵デバイスとのいずれかに選択的に切換接続される構造をなすステップと；
前記プログラマブル・プロセッサによって第１命令シーケンスを実行するステップと；
前記第１命令シーケンスの実行に応答して、前記波形制御回路が、前記内蔵メモリーに記憶された波形ビットパターンの前記入力／出力ピンの１つ以上を通した伝送を開始し、前記伝送のタイミングを制御するステップと；
前記伝送中に、前記プログラマブル・プロセッサによって第２命令シーケンスを実行し、前記伝送は前記波形制御回路の制御下で行われるステップと
を具えていることを特徴とする波形発生方法。
【請求項１６】
前記第２命令シーケンスの実行中に、前記波形ビットパターンの伝送を反復することを含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第２命令シーケンスを実行することが、前記プログラマブル・プロセッサによって割込のサービスを行うことを含むことを特徴とする請求項１５に記載の方法。
【請求項１８】
前記プログラマブル・プロセッサによって、レジスタに記憶された値に従って前記入力／出力ピンの１つ以上を選択することを含むことを特徴とする請求項１５に記載の方法。
【請求項１９】
前記波形ビットパターンの伝送に応答して、前記マイクロコントローラ集積回路の外部にある回路装置から前記プログラマブル・マイクロプロセッサへの情報の入力を制御することを含むことを特徴とする請求項１５に記載の方法。
【請求項２０】
内蔵メモリーと；
前記内蔵メモリーに動作的に結合された波形制御回路と；
各々が、前記内蔵メモリーと少なくとも１つの異なる内蔵デバイスとのいずれかに選択的に切換接続される構造をなす複数の入力／出力ピンと；
第１命令シーケンスを実行して、波形ビットパターン及び当該波形ビットパターン用に指定されたタイミングを前記内蔵メモリーに記憶する手段を含むプログラマブル・プロセッサと
を含むマイクロコントローラ集積回路を具え、
前記波形制御回路が、前記内蔵メモリーに記憶された前記波形ビットパターンの、前記入力／出力ピンの１つ以上を通した同期伝送を前記タイミングに従って制御する手段を含み、前記伝送の間に、前記プログラマブル・プロセッサが、当該プログラマブル・プロセッサによる異なる処理を行うための第２命令シーケンスを実行することを特徴とする波形発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子デバイスに関するものであり、特に、これに限らないがマイクロコントローラによる波形の発生に関するものである。
【背景技術】
【０００２】
予測可能なタイミング及び／または周波数を有するシーケンシャル・ビットパターン（ビットパターン列）をマイクロコントローラで発生する要望は頻繁に存在する。不都合なことに、中央処理装置（ＣＰＵ）の命令実行の直接的な結果としての、こうした所望パターンの発生は、ＣＰＵの命令タイミングの変動、より高いプライオリティ（優先度）のＣＰＵタスク、非同期割込のサービス、等により実用的でないことが多い。実際に、オペレーティングシステム、及び多くのマイクロコントローラ用アプリケーションにおけるオーバーヘッドのあるタスクはしばしば、ＣＰＵによる直接的なシーケンシャル・ビットパターンの発生を妨げる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、この技術領域へのさらなる寄与の要求があり続ける。
【課題を解決するための手段】
【０００４】
本発明の１つの好適例は、ビットパターンを発生する独自の電子デバイスである。本発明の他の好適例は、マイクロコントローラで波形を発生する独自のデバイス、方法、システム、及び装置である。
【０００５】
本発明の他の好適例は、プログラマブル・プロセッサ、このプロセッサに動作的に結合された内蔵メモリー、これらのプロセッサ及びメモリーに動作的に結合された波形制御回路、及び外部回路に結合するためのいくつかの端子を有するマイクロコントローラ集積回路を提供することを含む。上記プロセッサによって実行されるプログラミングにより、波形ビットパターンが上記メモリーに記憶される。上記波形制御回路は、上記メモリーに記憶された波形ビットパターンの上記端子の１つ以上を通した同期伝送を指定タイミングに従って制御する。この伝送中に、上記プロセッサは異なるプロセス用の命令シーケンスを実行することができる。
【０００６】
本発明のさらに他の好適例は、プログラマブル・プロセッサ、内蔵メモリー、波形制御回路、及びいくつかの入力／出力ピンを有するマイクロコントローラ集積回路を用意するステップと；上記プロセッサで第１命令シーケンスを実行するステップと；上記メモリーに記憶された波形ビットパターンの上記ピンの１つ以上を通した伝送を開始し、この伝送のタイミングを制御するステップと；上記プロセッサで第２命令シーケンスを実行するステップとを具えている。
【０００７】
本発明のさらに他の好適例は装置に指向したものであり、この装置は、内蔵メモリー、このメモリーに動作的に結合された波形制御回路、いくつかの入力／出力ピン、及びプログラマブル・プロセッサを含むマイクロコントローラ集積回路デバイスを具えている。上記入力／出力ピンの各々は、上記メモリーと少なくとも１つの異なる内蔵デバイスとのいずれかに選択的に切換接続される構造になっている。上記プロセッサは、波形ビットパターンを上記内蔵メモリーに記憶し、この波形ビットパターン用のタイミングを指定するための第１命令シーケンスを実行する手段を含む。上記波形制御回路は、上記メモリーに記憶された波形ビットパターンの、上記端子の１つ以上を通した同期伝送を上記タイミングに従って制御する手段を含み、この間に、上記プロセッサは第２命令シーケンスを実行して異なる処理を実行する。
【０００８】
本発明の１つの目的は、ビットパターンを発生する独自の電子デバイスを提供することにある。
【０００９】
本発明の他の目的は、マイクロコントローラで波形を発生する独自のデバイス、方法、システム、または装置を提供することにある。
【００１０】
本発明のさらなる目的、好適例、形態、特徴、利益、及び利点は、本明細書に含まれる実施例の説明及び図面より明らかになる。
【発明を実施するための最良の形態】
【００１１】
本発明は多くの異なる形態で具体化することができるが、本発明の原理の理解を促進する目的で、以下、図面に示す実施例を参照し、詳細な文言で説明する。それにもかかわらず、これにより、本発明の範囲を制限することを意図するものではないことは明らかである。説明する実施例における代案及びさらなる変形、及び本明細書に説明する本発明の原理の別な応用は、本発明に関係する技術を有する者が通常なし得るものと考えられる。
【００１２】
本発明の一実施例は、プログラマブル・プロセッサ、このプロセッサに動作的に結合された内蔵メモリー、及びこのメモリーに動作的に結合された波形制御論理回路を含むマイクロコントローラ集積回路に指向したものである。このプロセッサは、波形ビットパターンを指定された波形伝送タイミングと共に上記内蔵メモリーに記憶することを含む第１処理を実行する。上記メモリーからの１つ以上の端子を通した波形ビットパターンの伝送は、上記波形制御論理回路の制御下で実行される。この伝送が発生すると、上記プロセッサは異なる処理を実行する。
【００１３】
図１に、電子デバイスシステムの形態の、本発明の他の実施例を示す。システム２０はマイクロコントローラ集積回路２２を含み、マイクロコントローラ集積回路２２は半導体品種であり、標準的なフォトリソグラフィー技術を用いて製造することができる。マイクロコントローラ集積回路２２は、マイクロコントローラの種々の演算を実行すべく動作する内蔵回路を含むマイクロコントローラ２４を規定する。この回路は、プロセッサ３０、割込制御論理回路３２、入力／出力設定レジスタ３４、及び他の内蔵デバイス３６を含む。プロセッサ３０はプログラム型であり、複合命令セット・コンピュータ（ＣＩＳＣ：Complex Instruction Set Computer）型、縮小命令セット・コンピュータ（ＲＩＳＣ：Reduced Instruction Set Computer）型、あるいは当業者が考え付く異なる種類の命令を実行する。１つの形態では、ローカルバス経由でプロセッサ３０に結合されたメモリーに命令を記憶する。こうしたメモリーは、スタティック・ランダムアクセスメモリー（ＳＲＡＭ）、不揮発性フラッシュメモリー、ダイナミック・ランダムアクセスメモリー（ＤＲＡＭ）、及び／または当業者が考え付く異なる種類のものとすることができる。
【００１４】
割込制御論理回路３２は、マイクロコントローラ２４に関連する内部及び外部割込を管理し、適切な内部バスによってプロセッサ３０に結合することができる。
【００１５】
デバイス３６は、種々の標準的な入力デバイス、出力デバイス、入力／出力（Ｉ／Ｏ）デバイス、及び／または異なる専用回路デバイスを含む。デバイス３６は、１つ以上のタイマー、リアルタイム・クロック、アナログ−ディジタル（Ａ／Ｄ）変換器、ディジタル−アナログ（Ｄ／Ａ）変換器、汎用非同期送受信回路（ＵＡＲＴ：Universal Asynchronous Receiver/Transmitter）インタフェース、及び／または他の種々のシリアル通信ポート、外部割込経路（パス）、パルス幅変調器、等を含むことができ、これらは少数を挙げたに過ぎない。高速内部バスを用いてプロセッサ３０とデバイス３６とを一緒に結合して、これらの間に選択的な双方向通信を提供することができる。この形態の１つの変形では、インタフェースブリッジ（図示せず）経由でバスをプロセッサ３０に結合する。フィリップス・セミコンダクタ社のモデルLPC2114及びモデルLPC2124は、プロセッサ、割込制御論理回路、Ｉ／Ｏ、及びマイクロプロセッサ回路２２内に含めることのできる型の種々の専用内蔵デバイスを含むマイクロコントローラ構成の非限定的な例である。
【００１６】
マイクロコントローラ２４はさらに、波形発生回路４０を含む。回路４０は、バス３８によってプロセッサ３０に結合された波形ビットパターン記憶メモリー４２及び波形制御論理回路４４を含む。プロセッサ３０はメモリー４２への読出し／書込みアクセスを行う。メモリー４２は、プログラミングデータ及び／またはプロセッサデータの記憶用にプロセッサ３０に結合された他のメモリーと同一または異なるものとすることができ、バス３８は、こうしたプロセッサメモリー、割込制御論理回路３２、デバイス３６、等に結合されたバスと同一または異なるものとすることができる。波形制御論理回路４４はメモリー４２に動作的に結合されて、バス３８上に感知可能なトラフィックを追加することなしにメモリー４２の制御を行う。波形制御論理回路４４は、プロセッサ３０の動作に標準的な方法で同期する少なくとも１つのタイマー４６を含む。例えば、プロセッサ３０及びタイマー４６は共通のクロック、及び／または異なるタイムベース回路（図示せず）を共用することができる。波形制御論理回路４４は、プロセッサ３０からバス３８経由で受信した入力に応答し、メモリー４２に記憶されたパターン情報に基づいて波形発生の特定の態様を制御することができ、これについては後に図２を参照しながらより詳細に説明する。
【００１７】
マイクロコントローラ２４は、いくつかの共用入力／出力ピン４８、より詳細には指定されたピンＰ0, Ｐ1,...,ＰNも含み、ここに変数「Ｎ」は合計Ｎ＋１個のピンに関係する。図１では、各ピン４８がピンレベルの論理選択ブロック５０に接続され、これらのブロックはPIN SEL 0, PIN SEL 1,...,PIN SEL Nと指定され、図１の縦向きの省略記号（点々）は、Ｐ2〜ＰN-1、及びブロックPIN SEL 2〜PIN SEL N-1を表す。特に、PIN SEL 0、PIN SEL 1、及びPIN SEL Nを参照すべく参照番号５０ａ、５０ｂ、及び５０ｃも設けている。
【００１８】
ブロック５０の各々は、メモリー４２からの経路と、装置３６からの「ｘ」個の経路との間で選択を行うように構成され、ここにｘは少なくとも１の整数値である。ブロック４２の出力の一部または全部を入力／出力ピンに直接接続することも、どの出力も入力／出力ピンに接続しないこともできる。メモリー４２とデバイス３６との間の選択または切換接続は、プロセッサ３０によってロードされてレジスタ３４の１つに記憶され、ここから供給される選択ビット入力値に基づいて実行される。なお、矢印の向きは他のデバイス３６から出る信号を表すが、特定実施例については、これらの矢印の向きの１つ以上をピン４８を通る入力とすることがあり、ピン４８の少なくとも一部は入力動作と出力動作との間で切換可能である。非限定的な特別な例では、ピン４８の一部または全部が汎用の入力／出力型である。同様に、他の実施例では、ピン４８の一部または全部を出力専用にすることができる。その代わりに、あるいはこれに加えて、上記「ｘ」個の経路の少なくとも一部を、メモリーまたはデバイス３６以外の他の装置（図示せず）に関連付けることができる。ピン４８はマイクロコントローラ２２の端子５２に対応し、より詳細には、ピンＰ0、Ｐ1、及びＰNに対応して端子５２ａ、５２ｂ、及び５２ｃと指定する。ピン４８（端子５２）は、マイクロコントローラ集積回路２２の外部の回路及び／または信号経路に結合するために配置されている。
【００１９】
マイクロコントローラ２２の外部では、バス６０がピン４８及び回路装置６２に結合されている。バス６０は入力データラッチ７０にも結合されている。ラッチ７０は、マイクロコントローラ集積回路２２に内蔵されている。なお、ラッチ７０はデバイス３６のどれかに含めることができるが、図１では明瞭さを保つために別個に示している。さらに、バス６０及び／または装置６２からラッチ７０への入力は、汎用入力／出力ピン等を経由して供給することができる。ラッチ７０は装置６２からの入力も受信する。１つの特定構成では、装置６２がメモリーを含み、バス６０を利用して、この外部メモリーからデータをラッチ７０内にストローブする。
【００２０】
図２に、システム２０の動作手順１２０の１つの形をフローチャート形式で示し、前に説明した特徴は同じ参照番号で参照する。手順１２０は操作１２２で始まる。操作１２２では、プロセッサ３０は、所望の波形を、ピン４８の１つ以上を通して所望のタイミング／周波数関係でバス６０上に発生することを指示する命令シーケンスを有するルーチンを含むプログラミングを実行する。この波形は、命令をプロセッサ３０によって実行して発生するのではなく、波形発生回路４０を利用して発生する。詳細には、プロセッサ３０によって実行されるルーチンは、データをバス３８経由でメモリー４２に記憶することを指示する。このデータは、バス６０上で伝送される波形ビットパターンを提供する。１つの非限定的な応用では、この波形ビットパターンは、データを装置６２からラッチ７０内にストローブするように選択する。
【００２１】
操作１２２から、手順１２０は操作１２４に続き、操作１２４は波形生成をさらに設定する。操作１２４における波形生成の設定は、選択データをレジスタ３４の１つに記憶して、ブロック５０でメモリー４２を入力ソース（入力源）として選択する。これに対応して、メモリー４２からの出力がブロック５０を通って、選択ピン４８（端子５２）を経由してバス６０に供給される。なお操作１２４では、選択ブロック５０を用いて、メモリー４２からの入力を受信するピン４８の数を変化させることができる。あるいはまた、所定実施例についてはこの数を固定することができる。
【００２２】
操作１２４から、操作１２６を実行する。操作１２６では、波形制御論理回路４４がプロセッサ３０からの入力に応答して、メモリー４２からの波形ビットパターンのピン４８を通した伝送を開始する。この入力は、周波数または他の伝送タイミングパラメータのような伝送の態様の数を指示する１つ以上のコマンドを含むことができる。例えば、この伝送は「１回のみ」型として指定するか、あるいは反復するように設定することができる。反復型の一具体例では、マイクロコントローラ２４は、波形制御論理回路４４が認識するプロセッサコマンド構造を有するように構成することができ、このコマンド構造は、有限の反復回数、または無限に反復することを指定する。この代わりに、あるいはこれに加えて、プロセッサ３０及び波形制御論理回路４４は、伝送を開始する前、及び／または伝送を繰り返す前に可変の遅延を与えるように構成することができる。波形制御論理回路４４は、タイマー４６を利用して、周波数及び（存在すれば）他のタイミング態様を制御して、バス６０への波形ビットパターンの伝送を、少なくともプロセッサ３０の動作に対して同期させる。
【００２３】
操作１２６から、手順１２０は少なくとも時間的に互いに重複（オーバーラップ）する操作１３０及び１４０に続き、これらは一般に大部分が同時に（即ち並列的に）実行される。操作１３０では、波形制御論理回路４４の制御下で波形の伝送を実行する。これに並行して、操作１４０では、プロセッサ３０はルーチンの異なるセグメントまたは命令シーケンスを実行し続け、この異なるセグメントまたは命令シーケンスは異なる処理または機能に対応させることができる、というのは、波形は回路４０によって独立して伝送されるからである。１つの特別な形態では、上記異なる処理は、操作１４０中の割込のサービスを含むか割込のサービスに指向したものである、というのは、波形発生は操作１３０において継続されるからである。
【００２４】
手順１２０は条件分岐１４５に続き、条件分岐１４５は操作を継続するか否かをテストする。条件分岐１４５のテストが真（肯定）であれば、手順１２０を中止する。条件分岐１４５のテストが偽（否定）であれば、手順１２０は条件分岐１５０に続く。なお、条件分岐１４５のテストはソフトウェア駆動及び／またはハードウェア駆動にして、このテストをプロセッサ３０によって実行されるルーチンで行うこともこのルーチンとは独立して行うこともできる。
【００２５】
条件分岐１５０は、異なる波形を送信するか否かをテストする。条件分岐１５０のテストが真（肯定）であれば、手順１２０は操作１２２にループバックして、異なる波形の発生用の次のビットパターンを記憶し、新たな波形について操作１２２、１２４、１２６、１３０及び１４０を繰り返す。条件分岐１５０のテストが偽（否定）であれば、手順１２０は条件分岐１６０に進む。
【００２６】
条件分岐１６０は、波形伝送を終了するか否かをテストする。条件分岐１６０のテストが真（肯定）であれば、操作１６２で波形伝送を終了する。一具体例では、操作１６２の波形伝送の終了を波形制御論理回路４４によって、バス３８及び／またはプロセッサ３０を介したさらなる入力または指示なしに実行する。他の具体例では、プロセッサ３０は、波形制御論理回路４４に伝送を停止させる１つ以上の入力をバス３８経由で供給する。操作１６２から、手順１２０は条件分岐１４５に戻る。条件分岐１６０のテストが偽（否定）であれば、手順１２０は操作１３０及び１４０に戻る。なお、条件分岐１５０及び／または１６０はプロセッサ３０のプログラミングによって実現することができるが、こうしたテスト及びその結果はハードウェア入力によって、あるいはさもなければ当業者に知られているように実現することができる。
【００２７】
本発明の他の多くの実施例が考えられる。例えば、本発明の教示は多くの異なる集積回路構成に適用することができる。他の例は、集積回路にプログラマブル・プロセッサ、メモリー、これらのプロセッサ及びメモリーに動作的に結合された波形制御論理回路、及びいくつかの端子を設けること、上記メモリーに記憶された波形ビットパターンの、上記端子の１つ以上を通した指定タイミングに従う伝送を制御すること、及び異なる処理用の命令シーケンスを上記プロセッサで実行することを含む。
【００２８】
さらに他の例は、プログラマブル・プロセッサ、このプロセッサに動作的に結合されたメモリー、これらのプロセッサ及びメモリーに動作的に結合された波形制御論理回路、及びいくつかの端子を有する集積回路を含む。このプロセッサは、第１命令シーケンスに従って波形ビットパターンをメモリーに記憶する手段、及び上記波形制御論理回路の制御下での上記ビットパターンに対応する波形の伝送中に、異なる処理用の第２命令シーケンスを実行する手段を含む。上記波形制御論理回路は、上記メモリーに記憶された波形ビットパターンの上記端子の１つ以上を通した伝送を所望のタイミングに従って制御する手段を含む。
【００２９】
本明細書に記載の理論、動作のメカニズム、証明、または発見は本発明の理解をさらに強化する意味であり、多少なりとも本発明をこうした理論、動作のメカニズム、証明、または発見に限定することを意図したものではない。本発明は図面及び以上の記載において例示及び詳細に説明してきたが、例示したのと同じもので特徴を限定されないものが考えられ、選択した実施例のみが図示及び説明され、本明細書及び請求項に規定する本発明の範囲内に入る等価なもの、変更、及び変形が保護されることが要望されることは明らかである。
【図面の簡単な説明】
【００３０】
【図１】電子デバイスシステムの概略図である。
【図２】図１のシステムの動作に対応するフローチャートである。
【図１】
2009505302.tif 000003
【図２】
2009505302.tif 000004
【国際調査報告】
2009505302.tif 000005
2009505302.tif 000006
2009505302.tif 000007