(57)【要約】第１の面に第１の外部電極、第２の面に第２、第３の外部電極が設けられた可撓性回路基板と、複数のメモリデバイスと受動部品と、一方の面に溝が設けられた支持体と、演算処理プロセッサーデバイスとを含む半導体装置。メモリデバイスと受動部品は第１の外部電極に接続され、溝がメモリデバイスと受動部品を収容するように支持体の一方の面が可撓性回路基板の第１面に接着され、可撓性回路基板は支持体の周囲に沿って折り曲げられ、支持体の側面と他方の面とを包む。可撓性回路基板の第１の外部電極に対向する第２の面には第２の外部電極が、また支持体の他方の面に折り曲げられた第２の面には第３の外部電極がそれぞれ設けられ、第２の外部電極には演算処理プロセッサーデバイスが接続され、第３の外部電極にはんだバンプが形成されている。
2009119904.tif 000002
【特許請求の範囲】
【請求項１】
第１の面に第１の外部電極、第２の面に第２、第３の外部電極が設けられ、配線層を少なくとも２層以上有する１つの可撓性回路基板と、複数のメモリデバイスと、抵抗、コンデンサおよびインダクタのうちの少なくとも１種類以上を含む複数の受動部品と、前記複数のメモリデバイスおよび前記複数の受動部品とを収納する少なくとも１つ以上の溝が設けられた支持体と、１つの演算処理プロセッサーデバイスと、を含み、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスと前記複数の受動部品とは前記可撓性回路基板の第１の面に平面的に実装されるとともに前記第１の面の第１の外部電極に電気的に接続され、且つ前記受動部品は前記メモリデバイスの近傍に実装され、
前記支持体が前記複数のメモリデバイスと前記複数の受動部品とを囲うように前記可撓性回路基板の第１の面に接着され、または第１の面に設けられた第１の外部電極に電気的に接続されて、該複数のメモリデバイスと該受動部品とが該支持体の溝の内側に収容され、
前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、
前記複数のメモリデバイスと前記受動部品とが実装された前記第１の外部電極の表裏反対側の第２の面に前記可撓性回路基板の第２の外部電極を有し、前記演算処理プロセッサーデバイスが前記第２の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面および複数の受動部品と互いに対面するように実装され、
前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第３の外部電極を有し、前記第３の外部電極上にはんだバンプが形成され、
前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、
ことを特徴とする半導体装置。
【請求項２】
前記演算処理プロセッサーデバイスの面積が、前記複数のメモリデバイスと前記複数の受動部品との合計の面積よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１の面に第１の外部電極、第２の面に第２、第３の外部電極が設けられ、配線層を少なくとも２層以上有する１つの可撓性回路基板と、抵抗、コンデンサおよびインダクタのうちの少なくとも１種類以上を含む複数の受動部品と、前記複数の受動部品を収納する少なくとも１つ以上の溝が設けられた支持体と、１つの演算処理プロセッサーデバイスと、
を含み、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数の受動部品が前記可撓性回路基板の第１の面に平面的に実装されるとともに前記第１の面の第１の外部電極に電気的に接続され、
前記支持体が前記複数の受動部品を囲うように前記可撓性回路基板の第１の面に接着され、または第１の面に設けられた第１の外部端子に電気的に接続されて、前記複数の受動部品が前記支持体の溝の内側に収容され、
前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、
前記複数の受動部品が実装された前記第１の外部電極の表裏反対側の第２の面に前記可撓性回路基板の第２の外部電極を有し、前記演算処理プロセッサーデバイスが前記第２の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数の受動部品と互いに対面するように実装され、
前記支持体の表面のうち溝が形成されている面と表裏反対側の面に前記可撓性回路基板の第３の外部電極を有し、前記第３の外部電極上にはんだバンプが形成され、
前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、
ことを特徴とする半導体装置。
【請求項４】
第１の面に第１の外部電極、第２の面に第２、第３の外部電極が設けられ、配線層を少なくとも２層以上有する１つの可撓性回路基板と、複数のメモリデバイスと、前記複数のメモリデバイスを収納する少なくとも１つ以上の溝が設けられた支持体と、１つの演算処理プロセッサーデバイスと、を含み、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスが前記可撓性回路基板の第１の面に平面的に実装されるとともに前記第１の面の第１の外部電極に電気的に接続され、
前記支持体が前記複数のメモリデバイスを囲うように前記可撓性回路基板の第１の面に接着され、または前記第１の面に設けられた第１の外部電極に電気的に接続されて、前記複数のメモリデバイスが前記支持体の溝の内側に収容され、
前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部を包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、
前記複数のメモリデバイスが実装された前記第１の外部電極の表裏反対側の第２の面に前記可撓性回路基板の第２の外部電極を有し、前記演算処理プロセッサーデバイスが前記第２の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面と互いに対面するように実装され、
前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第３の外部電極を有し、前記第３の外部電極上にはんだバンプが形成され、
前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、
ことを特徴とする半導体装置。
【請求項５】
前記演算処理プロセッサーデバイスが、ヒートスプレッダーおよびヒートシンクのうち少なくともどちらかを有することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記演算処理プロセッサーデバイスおよび複数のメモリデバイス、または前記演算処理プロセッサーデバイスが、ＢＧＡタイプのパッケージであることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数のメモリデバイスがＤＲＡＭで、且つ前記演算処理プロセッサーデバイスが画像処理プロセッサーであることを特徴とする請求項１、２、４から６のいずれか１項に記載の半導体装置。
【請求項８】
前記複数のメモリデバイスの少なくとも１つは、マルチチップパッケージまたは互いに積層されたパッケージ・オン・パッケージ構造であることを特徴とする請求項１、２、４から７のいずれか１項に記載の半導体装置。
【請求項９】
前記支持体は金属材料からなり、前記可撓性回路基板のグランドに電気的に接続されていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記支持体は、少なくともその一部が４２アロイ、コバール等のＮｉを含んだ合金、セラミックス、およびＳｉのうちいずれかの材料で構成されていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記支持体は、前記複数のメモリデバイスおよび前記複数の受動部品を収容するための少なくとも１つ以上の貫通穴が設けられた少なくとも１枚以上の板と、１枚の平板とを積層して作製されていることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記支持体のうち少なくとも貫通穴が設けられた板の部分は、４２アロイ、コバール等のＮｉを含んだ合金を用いて作製されたものであることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記支持体を構成する材料のうち少なくとも前記１枚の平板は、アルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、およびＳｉのうちいずれかの材料で作製されたものであることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記支持体を構成している積層された材料は、少なくとも一部が互いに導電性材料または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されていることを特徴とする請求項１１から１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記支持体を構成している積層された材料のうち一方の材料の表面には突起が形成されており、前記材料と互いに重なり合うもう一方の材料には前記突起を受け入れる貫通穴または溝が形成されており、積層された材料どうしが前記突起と前記貫通穴または溝の部分で接続されていることを特徴とする請求項１１から１３のいずれか１項に記載の半導体装置。
【請求項１６】
前記支持体の溝の周囲、前記支持体を構成している貫通穴が設けられた板において前記貫通穴の周囲、および前記支持体を構成している１枚の平板内、のうち少なくともいずれかの箇所に複数の貫通穴が設けられていることを特徴とする請求項１から１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記メモリデバイスと前記支持体とが、熱伝導材料を介して接触していることを特徴とする請求項１から１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記可撓性回路基板の第１の面の一部に、前記支持体の表面に接着させるための熱可塑性接着樹脂フィルムまたは硬化処理前の熱硬化性接着樹脂フィルムが貼り付けられていることを特徴とする請求項１から１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記演算処理プロセッサーデバイスにはヒートシンクが取り付けられ、該ヒートシンクは半導体モジュール全体を覆うような形状であることを特徴とする請求項１から１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記可撓性回路基板のうち、前記支持体に沿って折り曲げる領域の配線層数が、折り曲げられない他の領域の配線層数よりも少ないことを特徴とする請求項１から１９のいずれか１項に記載の半導体装置。
【請求項２１】
請求項１から２０のいずれか１項に記載の半導体装置を搭載したプリント回路基板。
【請求項２２】
請求項１から２０のいずれか１項に記載の半導体装置を搭載した電子機器。
【請求項２３】
請求項２１に記載のプリント回路基板を搭載した電子機器。
【請求項２４】
（ａ）可撓性回路基板の第１の面に、複数の受動部品を実装する工程と、
（ｂ）前記可撓性回路基板の第１の面に、複数のメモリデバイスを実装する工程と、
（ｃ）前記複数のメモリデバイスと前記複数の受動部品とを収納するための溝を有する支持体の、前記可撓性回路基板の第１の面への実装を、該可撓性回路基板の第１の面に実装された前記複数のメモリデバイスと前記複数の受動部品とを覆うように行う工程と、
（ｄ）前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、
（ｅ）前記複数のメモリデバイスと前記複数の受動部品とが実装された前記可撓性回路基板の第１の外部電極と表裏反対側の第２の面に形成されている前記可撓性回路基板の第２の外部電極に、演算処理プロセッサーデバイスを実装する工程と、
（ｆ）前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第３の外部電極上にはんだバンプを形成する工程と、
を含んでいることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法であって、（ａ）と（ｂ）の工程、（ａ）と（ｂ）と（ｃ）の工程、（ｅ）と（ｆ）の工程のうち少なくともいずれかの工程が同時に行われることを特徴とする半導体装置の製造方法
【請求項２６】
（ａ）可撓性回路基板の第１の面に、複数の受動部品を実装する工程と、
（ｂ）前記複数の受動部品を収納するための溝を有する支持体の、前記可撓性回路基板の第１の面への実装を、該可撓性回路基板の第１の面に実装された前記複数の受動部品を覆うように行う工程と、
（ｃ）前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、
（ｄ）前記複数の受動部品が実装された前記可撓性回路基板の第１の外部電極と表裏反対側の第２の面に形成されている前記可撓性回路基板の第２の外部電極に、演算処理プロセッサーデバイスを実装する工程と、
（ｅ）前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第３の外部電極上にはんだバンプを形成する工程と、
を含んでいることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法であって、（ａ）と（ｂ）の工程、（ｄ）と（ｅ）の工程のうち少なくともいずれかの工程が同時に行われることを特徴とする半導体装置の製造方法。
【請求項２８】
（ａ）可撓性回路基板の第１の面に、複数のメモリデバイスを実装する工程と、
（ｂ）前記複数のメモリデバイスを収納するための溝を有する支持体の、前記可撓性回路基板の第１の面への実装を、該可撓性回路基板の第１の面に実装された前記複数のメモリデバイスを覆うように行う工程と、
（ｃ）前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、
（ｄ）前記複数のメモリデバイスが実装された前記可撓性回路基板の第１の外部電極と表裏反対側の第２の面に形成されている前記可撓性回路基板の第２の外部電極に、演算処理プロセッサーデバイスを実装する工程と、
（ｅ）前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第３の外部電極上にはんだバンプを形成する工程と、
を含んでいることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８に記載の半導体装置の製造方法であって、（ａ）と（ｂ）の工程、（ｄ）と（ｅ）の工程のうち少なくともいずれかの工程が同時に行われることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法、および、その半導体装置を搭載したプリント回路基板および電子機器に関する。特に演算処理プロセッサーデバイスと複数のメモリデバイスおよび／または複数の受動部品とを組み合わせて作製した小型半導体装置とその製造方法等に関するものである。
【背景技術】
【０００２】
図２０は、関連する実装技術（表面実装技術［ＳＭＴ：Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｔｅｃｈｎｏｌｏｇｙ］）を用いて半導体部品を実装したプリント回路基板であり、関連する半導体装置（その１）を示すものである。演算処理プロセッサーパッケージ１０１の周囲に、複数のメモリパッケージ１０２（例えばＤＲＡＭパッケージ）と複数の受動部品１０３（コンデンサ、抵抗、インダクタ等）とを２次元的に並列実装させた構造を特徴としており、多くの電子機器に用いられている。
また、図２１は、関連する半導体装置（その２）の断面図を示すものであり、半導体のベアチップ２０４、２０５をピラミッド状に積層し（ベアチップ間はダイアタッチフィルムと呼ばれる接着フィルムで接着させている）、それぞれのベアチップの外部端子をインターポーザー基板２０６の外部端子にワーヤーボンディングで接続し、全体を樹脂封止した構造を特徴としている。これは、複数のデバイスを用いた半導体装置でありながらデバイスの実装面積を小型化できるパッケージ技術であり、携帯電話において広く使用されている３次元実装型半導体装置の一つである。
また、図２２は、特許文献１（特開２００６−１９０８３４号公報）に記載されている半導体装置（その３）の断面図を示すものであり、外形サイズの異なる第１の半導体チップ３０１と第２の半導体チップ３０２の外部端子（パッド３０４）同士を対面させてそれぞれをバンプ３０３で接続させ、また、中心部に穴３０９を設けたインターポーザー基板（可撓性回路基板３０６）と外形サイズが大きい方の半導体チップ（図では３０１）の外周部にある外部端子（パッド３０４）同士をバンプ３０３で接続させ、前記穴３０９には外形サイズが小さい方の半導体チップ（図２２では３０２）が収納されたことを特徴とする３次元実装型半導体装置である。
また、図２３は、特許文献２（特開２００７−１８８９２１号公報）に記載されている半導体装置（その４）の断面図を示すものであり、リジッド配線基板４０２とフレキシブル配線基板４０３とを合体させたインターポーザー基板を用いて、リジッド配線基板４０２の部分の両面に半導体素子（ＬＳＩ４０１）を実装し、フレキシブル配線基板４０３の部分を折り曲げて、一方のＬＳＩ４０１の裏面側（外部端子面とは反対面側）にフレキシブル基板４０３を固定したことを特徴とする３次元実装型半導体装置である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図２０に示す半導体装置（その１）の構造では、演算処理プロセッサーパッケージ１０１の周囲に複数のＤＲＡＭパッケージ１０２と複数の受動部品１０３（抵抗、コンデンサ、インダクタ等）とを２次元的に並列実装させた構造（いわゆる表面実装技術（ＳＭＴ）を用いた構造）になっており、前記した演算処理プロセッサーや複数のＤＲＡＭの実装総面積が大きくなってしまい、これを適用する電子機器を小型化するのは困難であるという課題がある。また、演算処理プロセッサーやＤＲＡＭの動作クロック周波数が高くなると（例えば１００ＭＨｚ以上）、図２０に示す構造では演算処理プロセッサーとＤＲＡＭとの間の配線距離が長いため、信号遅延の問題が顕著になり、また信号損失が大きくなり動作不良が起こるという課題もある。また、半導体装置の外形サイズを小さくするため、およびデバイス間の配線距離を短くするために複数のデバイスにベアチップを用いる場合は、半導体のベアチップをＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）として入手することが不可能または非常に困難であるため、半導体装置の組み立て歩留まりが低くなってしまい、製造コストが高くなるという課題がある。
また、図２１に示すチップスタック型半導体装置（その２）の構造を用いて演算処理プロセッサー（ベアチップ）２０４とメモリ（ベアチップ）２０５とを３次元実装した半導体装置を作製すると、その構造は、ベアチップ同士が薄い接着層２０７を介して接触している構造になる。例えば演算処理プロセッサーに３次元画像処理プロセッサーを用いてメモリにＤＲＡＭを用いた場合では、３次元画像処理プロセッサーの発熱量が一般的に約５Ｗ以上と大きいため、プロセッサーから発生した熱が直接ＤＲＡＭに伝わってしまい、ＤＲＡＭの動作保証温度（一般に約７０〜８０℃以下）以上となってしまい、半導体装置が動作できないという課題がある。
また、図２２に示す特許文献１に記載の半導体装置（その３）では、外形サイズの異なる半導体チップ（図中では３０１と３０２）の外部端子（パッド３０４）同士を対向させてそれぞれの外部端子をバンプ３０３で接続させ、中心部に穴３０９を設けたインターポーザー基板（可撓性回路基板３０６）と外形サイズが大きい方の半導体チップ（図中では３０１）の外周部にある外部端子（バンプ３０３）とを接続させ、外形サイズの小さい半導体チップ（図中では３０２）をインターポーザー基板３０６の中心に設けた穴３０９に収容した構造になっている。しかし、本構造を実現することができる複数の半導体チップは互いにあらかじめ外部端子のレイアウトを専用に設計したものに限定されてしまい、半導体装置の設計の自由度が低いという課題がある。また、半導体チップを専用に設計する必要があるため、長い開発期間を要して製造コストが高くなることや、メモリ容量を顧客のニーズに合わせて自由に変更できないという課題もある。また、さらには、半導体チップ（特にメモリチップ）の近くに抵抗、コンデンサ、インダクタ等の複数の受動部品を実装することが困難であるため、高速の演算処理プロセッサーと高速のＤＲＡＭ等のメモリとを組み合わせた半導体装置を動作させることが困難であるという課題がある。
また、図２３に示す特許文献２に記載の半導体装置（その４）では、リジッド配線基板４０２とフレキシブル配線基板４０３とを合体させたインターポーザー基板を用いて、リジッド配線基板４０２の部分の両面に半導体素子（ＬＳＩ４０１）を実装し、フレキシブル配線基板４０３の部分を折り曲げて、一方のＬＳＩ４０１の裏面側（外部端子面とは反対面側）にフレキシブル基板４０３を固定した構造になっている。しかし、先ず初めに、リジッド配線基板４０２とフレキシブル配線基板４０３とを合体させたインターポーザー基板の製造コストが高いという課題がある。また、インターポーザー基板に実装するデバイスの外形が大きい場合や、実装するデバイスが複数である場合、インターポーザー基板の面積が大きくなり、基板の反りが大きくなってしまい、実装不良を招きやすいという課題がある。また、これを改善しようとしてインターポーザー基板を厚くする方法も考えられるが、そうすると今度は半導体装置の厚さが増えてしまうという課題がある。
また、上記で述べた技術と関連しているが、メモリデバイスを使用する、使用しないに係わらず、例えばクロック周波数が数百ＭＨｚを超えるような高速で動作する演算処理プロセッサーデバイスを回路基板や電子機器に使用する場合、演算処理プロセッサーデバイスが高速でスイッチング（動作のＯＮ、ＯＦＦ）すると、例えば図２４に示すように、直流電源５０５からデバイスまでの配線、およびプリント回路基板のビア、スルーホールに存在する寄生インダクタンス（Ｌ）によって、デバイスに供給される直流電圧Ｖが瞬時的に低下（変動；△Ｖ）し、動作不良を起こすという課題がある。
図２４は、立ち上がり時間ｔ１で高速にスイッチングする演算処理プロセッサーデバイス５０４をプリント回路基板５０７に実装した場合、演算処理プロセッサーデバイス５０４に供給される直流電圧（Ｖ）の変動（△Ｖ）を示したものである。図２４中には、プリント回路基板５０７上に直流電圧Ｖの変動（△Ｖ）を抑制または補償するデカップリングコンデンサが実装されていない。図２５に図２４の等価回路を示す。演算処理プロセッサーデバイス５０４が高速でスイッチングすると、直流電源と演算処理プロセッサーデバイス５０４との間の配線、またはプリント回路基板５０７のビア、スルーホール５０６に存在する寄生インダクタンスＬ（＝Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５＋Ｌ６）によって、演算処理プロセッサーデバイス５０４に供給される直流電圧Ｖが変動（△Ｖ）する。ここで、直流電圧の変動量△Ｖは（１）式で表される。Ｌの符号が−なのは、誘導起電力が瞬時に発生した電流ｉを打ち消すように生じるからである。
△Ｖ＝−Ｌ×ｄｉ／ｄｔ  ……（１）
したがって、配線５０１、５０２、５０３、ビア、スルーホール５０６に存在する寄生インダクタンスと、電流の時間的変動率（ｄｉ／ｄｔ）とが大きいほど、電圧変動量△Ｖが大きくなる。クロック周波数が高くなると立ち上がり時間ｔ１が短くなるため、（１）式より電圧変動量△Ｖはより大きくなる。また、これに加えて、近年演算処理プロセッサーデバイス５０４では消費電力を小さくするために入力電圧Ｖの低電圧化（例えば３．３Ｖから１．８Ｖへ）が進んでおり、電圧の変動率（△Ｖ／Ｖ）が益々大きくなる傾向にあり、△Ｖ／Ｖが演算処理プロセッサーデバイスの動作仕様許容値（例えば一般的に約５％）を超えるようになっている。スイッチング電源がこの電圧の変動を補償できれば良いが、スイッチング電源で補償するには１００ｎｓ〜数十μｓの時間を要するため、高速でスイッチング（数百ｐｓ〜１ｎｓ）するデバイスの電圧変動に追従できない。
そこで、このような電圧変動による誤動作を防ぐため、図２６に示すように演算処理プロセッサーデバイス６０４の電源ライン−グランド（接地）ライン間にいわゆるデカップリングコンデンサ６０７を並列に接続している。デカップリングコンデンサ６０７には、演算処理プロセッサーデバイス６０４から発生する高速スイッチング信号をバイパスさせて高速信号の経路を短くし、寄生インダクタンスＬを小さくさせる（その結果、△Ｖ＝−Ｌ×ｄｉ／ｄｔを小さくさせる）効果（効果１）と、高速スイッチングの際に一時的に降下した電圧を、デカップリングコンデンサ６０７から電荷を供給（放電）することによって補償する効果（効果２）の２つがある。（１）式より、△Ｖを小さくするためには高速信号の経路に存在するインダクタンスＬ（配線、ビア、スルーホールに存在するＬ等）を最小にすれば良く、一般的にこのＬを最小にするため、図２６に示すようにデカップリングコンデンサ６０７を演算処理プロセッサーデバイス６０４の真横や、プリント回路基板６０８を介して演算処理プロセッサーデバイス６０４の真下に実装している。その結果、デカップリングコンデンサ６０７の効果１及び効果２により、演算処理プロセッサーデバイス６０４に供給される直流電圧の変動△Ｖは低減される。
図２７に図２６の等価回路を示す。デカップリングコンデンサ（図２７ではＤＣＣと略す）の効果１及び効果２により、演算処理プロセッサーデバイスに供給される直流電圧の変動△Ｖは図２７右上のグラフ中の点線のように低減される。しかしながら、一般に、このような直流電圧の変動を抑えるために用いるデカップリングコンデンサの数量は多く、実装占有面積が大きくなり、プリント回路基板の大面積化とそれに伴いコスト高を招くという課題がある。また、デカップリングコンデンサと演算処理プロセッサーとの配線距離が長いと、配線経路に存在する寄生インダクタンスが大きくなってしまい、瞬時の電圧低下を防ぐことができず、半導体装置の安定した動作を実現できないという課題がある。つまり、デカップリングコンデンサと演算処理プロセッサーとの配線距離は短いほど動作の安定した半導体装置を実現できる。
本発明は、以上のような課題に鑑みてなされたものであり、演算処理プロセッサーデバイス、複数のメモリデバイス、複数の受動部品など、多数のデバイスを組み合わせた半導体装置でありながら小型薄型であり、高速で動作するプロセッサーやメモリを用いた場合でも動作が可能であり、放熱特性にも優れ、プロセッサーの消費電力に左右されることなくプロセッサーを自由に選択でき、組み立て歩留まりが高く、且つ実装信頼性が高く、低コストな、３次元実装型半導体装置およびその製造方法を提供することを目的としている。
また、このような３次元実装型半導体装置を搭載することによって、より外形面積や体積が小さくなり、その結果、より低コストを実現できる、プリント回路基板および電子機器を提供することを目的としている。
【課題を解決するための手段】
【０００４】
（１）上記の目的を達成するために、本発明の第１の観点に係る半導体装置は、第１の面に第１の外部電極、第２の面に第２、第３の外部電極が設けられ、配線層を少なくとも２層以上有する１つの可撓性回路基板と、複数のメモリデバイスと、抵抗、コンデンサおよびインダクタのうちの少なくとも１種類以上を含む複数の受動部品と、前記複数のメモリデバイスおよび前記複数の受動部品とを収納する少なくとも１つ以上の溝が設けられた支持体と、１つの演算処理プロセッサーデバイスとを含む半導体装置であって、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスと前記複数の受動部品とは前記可撓性回路基板の第１の面に平面的に実装されるとともに前記第１の面の第１の外部電極に電気的に接続され、且つ前記受動部品は前記メモリデバイスの近傍に実装され、前記支持体が前記複数のメモリデバイスと前記複数の受動部品とを囲うように前記可撓性回路基板の第１の面に接着され、または第１の面に設けられた第１の外部電極に電気的に接続されて、該複数のメモリデバイスと該受動部品とが該支持体の溝の内側に収容され、前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、前記複数のメモリデバイスと前記受動部品とが実装された前記第１の外部電極の表裏反対側の第２の面に前記可撓性回路基板の第２の外部電極を有し、前記演算処理プロセッサーデバイスが前記第２の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面および複数の受動部品と互いに対面するように実装され、前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第３の外部電極を有し、前記第３の外部電極上にはんだバンプが形成され、前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、ことを特徴とする。
この発明によれば、複数のメモリデバイスと複数の受動部品とが可撓性回路基板の一方の面に平面的に実装され、電気的に接続されており、複数のメモリデバイスと複数の受動部品とが実装された面の表裏反対側の面に演算処理プロセッサーデバイスが電気的に接続され、プロセッサーデバイスの外部端子面が可撓性回路基板を挟んで複数のメモリデバイスの外部端子面および複数の受動部品と互いに対面するように実装された３次元実装構造であるので、複数のデバイスを用いた半導体装置でありながら小型の半導体装置を実現でき、また複数のメモリデバイスおよび複数の受動部品は可撓性回路基板の同一面上に平面的に実装されているので薄型の半導体装置を実現でき、且つ演算処理プロセッサーデバイスと複数のメモリデバイスとの配線距離を短くできるので、使用するデバイスの動作周波数が高速（例えば約１００ＭＨｚ以上）になった場合でも信号遅延や信号損失を少なくでき、安定した動作を実現することができる。
また、この発明によれば、演算処理プロセッサーデバイスの消費電力が大きい場合でも、演算処理プロセッサーデバイスが半導体装置の最上面にあるので放熱させやすい構造であり、その結果、演算処理プロセッサーデバイスが発熱しても隣接するメモリデバイスの温度上昇を抑えることができ、環境温度をメモリデバイスの動作保証温度以下に保つことが容易となる。また、この発明によれば、複数の受動部品（コンデンサ、抵抗など）が演算処理プロセッサーデバイスおよびメモリデバイスの近傍に実装されているので、使用するデバイスの動作周波数が例えば約１００ＭＨｚ以上の高速になった場合でも高速信号伝播におけるスイッチングノイズをはじめとする各種ノイズを効果的に低減することができ、半導体装置の安定した動作を実現することができる。また、この発明によれば、溝が設けられた支持体によって複数のメモリデバイスと複数の受動部品とを囲い、支持体の周囲を可撓性回路基板で包み、支持体の表面のうち溝が形成されている面の表裏反対側の面（こちら側は平坦な面）に半導体装置の外部電極を設けた構造であるので、平坦性が良好で実装歩留まりの高い半導体装置を得ることができる。
（２）本発明の半導体装置は、上記第１の観点に係る半導体装置において、演前記演算処理プロセッサーデバイスの面積が、前記複数のメモリデバイスと前記複数の受動部品との合計の面積よりも大きいように構成する。
上記第１の観点に係る半導体装置では、最上面に演算処理プロセッサーデバイスが搭載されているが、この発明によれば、本発明の半導体装置の核となっている演算処理プロセッサー（半導体装置の設計の一番はじめに演算処理プロセッサーのデバイス仕様を決定するため、核となっていると定義した。）の面積を基本として、複数のメモリデバイスと複数の受動部品との合計の面積が演算処理プロセッサーの面積よりも小さくなるように半導体装置を設計すれば、半導体装置全体の外形サイズを最小限に抑えることができる。
（３）上記の目的を達成するために、本発明の第２の観点に係る半導体装置は、第１の面に第１の外部電極、第２の面に第２、第３の外部電極が設けられ、配線層を少なくとも２層以上有する１つの可撓性回路基板と、抵抗、コンデンサおよびインダクタのうちの少なくとも１種類以上を含む複数の受動部品と、前記複数の受動部品を収納する少なくとも１つ以上の溝が設けられた支持体と、１つの演算処理プロセッサーデバイスとを含む半導体装置であって、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数の受動部品が前記可撓性回路基板の第１の面に平面的に実装されるとともに前記第１の面の第１の外部電極に電気的に接続され、前記支持体が前記複数の受動部品を囲うように前記可撓性回路基板の第１の面に接着され、または第１の面に設けられた第１の外部端子に電気的に接続されて、前記複数の受動部品が前記支持体の溝の内側に収容され、前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、前記複数の受動部品が実装された前記第１の外部電極の表裏反対側の第２の面に前記可撓性回路基板の第２の外部電極を有し、前記演算処理プロセッサーデバイスが前記第２の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数の受動部品と互いに対面するように実装され、前記支持体の表面のうち溝が形成されている面と表裏反対側の面に前記可撓性回路基板の第３の外部電極を有し、前記第３の外部電極上にはんだバンプが形成され、前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、ことを特徴とする。
この発明によれば、本来、演算処理プロセッサーデバイスの真横、もしくはプリント回路基板を挟んで演算処理プロセッサーデバイスの反対面に実装していた主に複数のデカップリングコンデンサ（またはバイパスコンデンサとも言う。）を半導体装置の中に取り込むことができるので、プリント回路基板の小型化が実現できる。また、特に本発明ではインターポーザーに配線層数が２層以上の可撓性回路基板を用いており、従来のリジッド回路基板（厚さ：約０．８ｍｍ〜１，０ｍｍ）と比べて可撓性回路基板の厚さは通常、約０．０９ｍｍ〜０．１５ｍｍと薄く、基板内部の配線、ビア、スルーホールなどに存在する寄生インダクタンスも小さくできるので高周波信号のノイズをより低減できるという特長がある。
また、プリント回路基板（マザーボード）と演算処理プロセッサーデバイスとの間であり、且つ演算処理プロセッサーデバイスの電源端子およびグランド端子の近傍にデカップリングコンデンサを配置させることができるので、従来の実装形態よりも演算処理プロセッサーデバイスとデカップリングコンデンサとの間に存在する寄生インダクタンスを小さくすることができ、演算処理プロセッサーデバイスのスイッチング時に発生する電圧変動を小さくでき、動作の安定した半導体装置を得ることができる。
（４）上記の目的を達成するために、本発明の第３の観点に係る半導体装置は、第１の面に第１の外部電極、第２の面に第２、第３の外部電極が設けられ、配線層を少なくとも２層以上有する１つの可撓性回路基板と、複数のメモリデバイスと、前記複数のメモリデバイスを収納する少なくとも１つ以上の溝が設けられた支持体と、１つの演算処理プロセッサーデバイスとを含む半導体装置であって、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスが前記可撓性回路基板の第１の面に平面的に実装されるとともに前記第１の面の第１の外部電極に電気的に接続され、前記支持体が前記複数のメモリデバイスを囲うように前記可撓性回路基板の第１の面に接着され、または前記第１の面に設けられた第１の外部電極に電気的に接続されて、前記複数のメモリデバイスが前記支持体の溝の内側に収容され、前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部を包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、前記複数のメモリデバイスが実装された前記第１の外部電極の表裏反対側の第２の面に前記可撓性回路基板の第２の外部電極を有し、前記演算処理プロセッサーデバイスが前記第２の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面と互いに対面するように実装され、前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第３の外部電極を有し、前記第３の外部電極上にはんだバンプが形成され、前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、ことを特徴とする。
この構成は上記第１の観点に係る半導体装置と類似しているが、複数の受動部品が半導体装置内部に実装されていないところが異なっている。例えば、半導体装置がモバイル機器向けに用いられ、演算処理プロセッサーデバイスおよび複数のメモリデバイスの動作周波数が約１００ＭＨｚ以下であるような場合など、受動部品を半導体装置内部に有していなくても半導体装置の動作が可能である場合は、この第３の観点に係る構成であっても構わない。複数の受動部品が半導体装置内部に実装されなければ、それだけ半導体装置を小型化できるというメリットがある。また、ユーザー側の都合で受動部品を後からマザーボード上の半導体装置の周囲に実装するというケースもありうるので、そのような場合は、この第３の観点に係る構成が好ましい。
（５）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置において、前記演算処理プロセッサーデバイスが、ヒートスプレッダーおよびヒートシンクのうち少なくともどちらかを有するように構成する。
この発明によれば、半導体装置の冷却効果がより一層高まり、半導体装置の温度上昇をより抑えることが可能になり、動作の安定した半導体装置を実現できる。
（６）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置において、前記演算処理プロセッサーデバイスおよび複数のメモリデバイス、または前記演算処理プロセッサーデバイスが、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）タイプのパッケージであるように構成する。
この発明によれば、複数のメモリデバイスと１つの演算処理プロセッサーデバイス、または１つの演算処理プロセッサーデバイスが、ベアチップではなく、品質保証済みのＢＧＡタイプのパッケージであるように構成したので、高い組み立て歩留まりの半導体装置を得ることができる。また、品質保証済みのパッケージとしては、ＢＧＡタイプの他にもＴＳＯＰ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、ＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅ）、ＧＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）タイプ等、いろいろな形態のパッケージがあるが、中でもＢＧＡタイプのパッケージは特に小型であるので、これを用いることによって半導体装置をより小型化できる。なお、ＢＧＡタイプのパッケージとは、例えばμ（マイクロ）−ＢＧＡ、ＦＢＧＡ（Ｆｉｎｅ  ｐｉｔｃｈ  ＢＧＡ）、ウエハレベルＣＳＰなどがあるが、その他のＢＧＡタイプのパッケージも含めて、外部端子としてはんだボール（または、はんだバンプ）を持ったパッケージを指している。
（７）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置（上記（３）の発明を除く。）において、前記複数のメモリデバイスがＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で、且つ前記演算処理プロセッサーデバイスが画像処理プロセッサーであるように構成する。
この発明によれば、メモリデバイスに複数のＤＲＡＭを用いて、演算処理プロセッサーデバイスに画像処理プロセッサーを用いており、大容量な情報を高速で処理できるので、高精細な画像や３次元的に動く画像を画面に映し出すことができる小型の画像処理モジュールを実現することができる。
（８）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置（上記（３）の発明を除く。）において、前記複数のメモリデバイスの少なくとも１つは、マルチチップパッケージまたは互いに積層されたパッケージ・オン・パッケージ構造であるように構成する。
この発明によれば、メモリデバイスの少なくとも１つにマルチチップパッケージ、または互いに積層されたパッケージ・オン・パッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）構造を用いているので、同じ面積の中でより多くのメモリデバイスを実装することができ、半導体装置のメモリの大容量化を実現することができる。
（９）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置において、前記支持体は金属材料からなり、前記可撓性回路基板のグランドに電気的に接続されているように構成する。
この発明によれば、支持体に金属材料を用いており、且つその支持体を可撓性回路基板のグランドと接続しているので、支持体に金属材料を用いた場合でも、支持体の電位が不安定になることなく、また半導体装置のグランド全体を強化できるので電位の変動の無い、または電位変動が少ないグランドを実現でき、半導体装置の安定した動作を実現できる。
（１０）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置において、前記支持体は、少なくともその一部が４２アロイ、コバール等のＮｉを含んだ合金、セラミックス、およびＳｉのうちいずれかの材料で構成する。
この発明によれば、支持体の少なくとも一部が４２アロイ、コバール等のＮｉを含んだ合金、セラミック、Ｓｉのいずれかの材料で構成されており、これらの材料の線膨張率は約３ｐｐｍ〜５ｐｐｍと小さいので、支持体の溝の上に配置される可撓性回路基板の弛みや凹凸を防止でき、溝の上の可撓性回路基板上に実装する演算処理プロセッサーデバイスの実装不良を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。
（１１）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置において、前記支持体は、前記複数のメモリデバイスおよび前記複数の受動部品を収容するための少なくとも１つ以上の貫通穴が設けられた少なくとも１枚以上の板と、１枚の平板とを積層して作製されているように構成する。
この発明によれば、溝を有する支持体を複数のメモリデバイスと複数の受動部品を収容するための少なくとも１つ以上の貫通穴が設けられた少なくとも１枚以上の板と、１枚の平板とを積層して作製しているので、１つの平板材料にエッチングまたは金型を用いて溝を形成する方法に比べて安価で製造することができる。また複数の材料を組み合わせて支持体を作製することができるので、１つの材料で支持体を作製する場合と比べて、支持体に要望される低線膨張率であること、軽量であること、安価であることなどを容易に実現することができる。
（１２）本発明の半導体装置は、上記（１１）の発明に係る半導体装置において、前記支持体のうち少なくとも貫通穴が設けられた板の部分は、４２アロイ、コバール等のＮｉを含んだ合金を用いて作製されたものであるように構成する。
この発明によれば、可撓性回路基板と接着または接続される少なくとも貫通穴が設けられた板の部分が４２アロイ、コバール等のＮｉを含んだ合金を用いて作製されており、これらの材料の線膨張率は約３ｐｐｍ〜５ｐｐｍと小さいので、支持体の溝の上に配置される可撓性回路基板の撓みや凹凸を防止でき、溝の上の可撓性回路基板上に実装する演算処理プロセッサーデバイスの実装不良を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。また、可撓性回路基板と接着または接続される少なくとも貫通穴が設けられた板の部分が４２アロイ、コバール等のＮｉを含んだ合金であるので、これを可撓性回路基板のグランドと接続して、グランドを強化させることができる。その結果、グランド電位の変動の無い、または電位変動が少ないグランドを実現でき、半導体装置の安定した動作を実現できる。
（１３）本発明の半導体装置は、上記（１１）の発明に係る半導体装置において、前記支持体を構成する材料のうち少なくとも前記１枚の平板は、アルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、およびＳｉのうちいずれかの材料で作製されたものであるように構成する。
この発明によれば、支持体を構成する材料のうち少なくとも１枚の平板はアルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、Ｓｉのうちいずれかの材料で作製され、これらの材料は比重が小さいので支持体を軽量化することができる。支持体の重量が増えると、半導体装置をプリント基板に２次実装するときに、半導体装置の自重によって外部端子のはんだボールの潰れ量が大きくなってしまい、隣のはんだボールとショートしやすくなり、実装歩留まりが低下するという課題があるが、この構成を用いることにより、ショート不良を改善でき、組み立て歩留まりの高い半導体装置を実現することができる。
（１４）本発明の半導体装置は、上記（１１）〜（１３）の発明に係る半導体装置において、前記支持体を構成している積層された材料は、少なくとも一部が互いに導電性材料または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されているように構成する。
この発明によれば、支持体を構成している貫通穴が設けられた板および平板において、それぞれの少なくとも一部が互いに導電性または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されているので、可撓性回路基板を折り曲げて支持体の周囲に接着させる工程において、安定した形状の支持体を実現することができ（可撓性回路基板を接着させる工程で支持体がバラバラに分解されない）、その結果、組み立て歩留まりの高い半導体装置を実現することができる。
（１５）本発明の半導体装置は、上記（１１）〜（１３）の発明に係わる半導体装置において、前記支持体を構成している積層された材料のうち一方の材料の表面には突起が形成されており、前記材料と互いに重なり合うもう一方の材料には前記突起を受け入れる貫通穴または溝が形成されており、積層された材料どうしが前記突起と前記貫通穴または溝の部分で接続されているように構成する。
この発明によれば、前記支持体を構成している積層された材料のうち一方の材料の表面には突起が形成されており、前記材料と互いに重なり合うもう一方の材料には前記突起を受け入れる貫通穴または溝が形成されており、積層された材料どうしが前記突起と前記貫通穴または溝の部分で接続されているので、（１４）と同様に安定した形状の支持体を実現することができ、且つ接着材料や溶接プロセスを用いないで支持体を実現できるので、（１４）の半導体装置よりも低コストで支持体を製造することができる。
（１６）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置において、前記支持体の溝の周囲、前記支持体を構成している貫通穴が設けられた板において前記貫通穴の周囲、および前記支持体を構成している１枚の平板内、のうち少なくともいずれかの箇所に複数の貫通穴が設けられているように構成する。
この発明によれば、支持体の溝の周囲、または支持体を構成している貫通穴が設けられた板において貫通穴の周囲、または支持体を構成している１枚の平板内、のうち少なくともいずれかの箇所に複数の貫通穴を設けることによって、支持体を構成している材料の実質的な体積を減らすことができるので、支持体の重量を減少させることができる。その結果、半導体装置をプリント基板に２次実装するときに、半導体装置の自重による外部端子のはんだボールの潰れ量の増加を抑制することができ、隣のはんだボールとのショート不良という課題を改善でき、組み立て歩留まりの高い半導体装置を実現することができる。
（１７）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置において、前記メモリデバイスと前記支持体とが、熱伝導材料を介して接触しているように構成する。
この発明によれば、メモリデバイスの消費電力が大きくなった場合でも、熱伝導材料を介してメモリデバイスから発生する熱を支持体に逃がすことができる（支持体がメモリデバイスのヒートシンクの役割を果たす）ので、半導体装置の安定した動作を実現することができる。
（１８）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置において、前記可撓性回路基板の第１の面の一部に、前記支持体の表面に接着させるための熱可塑性接着樹脂フィルムまたは硬化処理前の熱硬化性接着樹脂フィルムが貼り付けられているように構成する。
この発明によれば、可撓性回路基板の第１の面の１部であり、支持体の表面に接着させる領域に、熱可塑性接着樹脂フィルムまたは硬化処理前の熱硬化性接着樹脂フィルムが貼り付けられているので、可撓性回路基板を加熱しながら折り曲げて支持体の表面に容易に接着させることが可能になり、組み立て歩留まりの高い半導体装置を実現することができる。また、接着材料にフィルム形態の材料を用いることにより、接着層の厚さをほぼ一定にでき、支持体の表面に接着させた可撓性回路基板の表面の凹凸を小さくすることができ、平坦性に優れた半導体装置が得られ、その結果、半導体装置をプリント基板に２次実装する際に高い実装組み立て歩留まりを得ることができる。
また、接着層に熱可塑性接着樹脂フィルムを用いることにより、可撓性回路基板を加熱するとこれらの材料の弾性率が著しく小さくなり（数ＭＰａ〜数十ＭＰａ程度）、柔らかくなるため、接着層の分だけ可撓性回路基板の厚さが増えても可撓性回路基板を容易に折り曲げることができ、支持体と容易に接着させることができる。また、接着層に熱硬化前（いわゆるＢステージ状態）の熱硬化性接着樹脂フィルムを用いることにより、この材料が熱可塑性樹脂と同様に弾性率が小さい（一般に１００ＭＰａ以下）ため、可撓性回路基板の厚さが増えても可撓性回路基板を容易に折り曲げることができ、支持体と容易に接着させることができる。
（１９）本発明の半導体装置は、上記第１〜第３の観点に係る半導体装置において、前記演算処理プロセッサーデバイスにはヒートシンクが取り付けられ、該ヒートシンクは半導体モジュール全体を覆うような形状であるように構成する。
この発明によれば、半導体装置の最上面側にある演算処理プロセッサーデバイスにはヒートシンクが取り付けられており、且つヒートシンクは半導体モジュール全体を覆うような形状であるので、ヒートシンク全体の表面積を広く取ることができ、放熱性能の優れた半導体装置を実現することができる。
（２０）本発明の半導体装置は、上記第１〜第３の観点に係わる半導体装置において、前記可撓性回路基板のうち、前記支持体に沿って折り曲げる領域の配線層数が、折り曲げられない他の領域の配線層数よりも少ないように構成する。
一般に可撓性回路基板では配線層数が増えると、配線材料（一般に金属材料）の体積が増えるため、可撓性回路基板を折り曲げて支持体の表面に接着させるという工程が困難になる（可撓性回路基板の配線層数が増えると、折り曲げた時に、可撓性回路基板が元の形状に戻ろうとする反発力がより大きくなるので、支持体の表面に接着固定することが困難になる）。
この発明によれば、可撓性回路基板のうち、支持体に沿って折り曲げる領域の配線層数が、折り曲げられない他の領域の配線層数よりも少なくなっているので、可撓性回路基板が多層配線基板の場合でも、より容易に折り曲げが可能になり、組み立て歩留まりの高い半導体装置を実現することができる。
（２１）上記の目的を達成するために、本発明のプリント回路基板は、上記第１〜第３の観点に係る（１）〜（２０）のいずれかの半導体装置を搭載していることを特徴とする。
この発明によれば、本発明のいずれかの半導体装置を搭載したプリント回路基板であるので、従来のような表面実装タイプのプリント回路基板よりも外形サイズを小さくすることができる。
（２２）上記の目的を達成するために、本発明の電子機器は、上記第１〜第３の観点に係る（１）〜（２０）のいずれかの半導体装置を搭載していることを特徴とする。
（２３）上記の目的を達成するために、本発明の電子機器は、上記（２１）に係るプリント回路基板を搭載していることを特徴とする。
これら（２２）（２３）の発明によれば、本発明のいずれかの半導体装置またはプリント回路基板を搭載した電子機器であるので、従来の半導体装置や従来のプリント基板を搭載した電子機器よりも小型の電子機器を実現することができる。
（２４）上記の目的を達成するために、本発明の第１の観点に係る半導体装置の製造方法は、（ａ）可撓性回路基板の第１の面に、複数の受動部品を実装する工程と、（ｂ）前記可撓性回路基板の第１の面に、複数のメモリデバイスを実装する工程と、（ｃ）前記複数のメモリデバイスと前記複数の受動部品とを収納するための溝を有する支持体の、前記可撓性回路基板の第１の面への実装を、該可撓性回路基板の第１の面に実装された前記複数のメモリデバイスと前記複数の受動部品とを覆うように行う工程と、（ｄ）前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、（ｅ）前記複数のメモリデバイスと前記複数の受動部品とが実装された前記可撓性回路基板の第１の外部電極と表裏反対側の第２の面に形成されている前記可撓性回路基板の第２の外部電極に、演算処理プロセッサーデバイスを実装する工程と、（ｆ）前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第３の外部電極上にはんだバンプを形成する工程と、を含んでいることを特徴とする。なお、以下の製造方法の発明は、上記第１〜第３の観点に係る半導体装置にそれぞれ対応する製造方法であることから、第１、第２、第３の観点に係る半導体装置で用いた文言をそのまま使っている。
この発明によれば、演算処理プロセッサーデバイスと複数のメモリデバイスと複数の受動部品とを組み合わせた３次元実装型半導体装置を容易に作製することができる。
（２５）本発明の半導体装置の製造方法は、上記第１の観点に係る半導体装置の製造方法において、（ａ）と（ｂ）の工程、（ａ）と（ｂ）と（ｃ）の工程、（ｅ）と（ｆ）の工程のうち少なくともいずれかの工程が同時に行われるように構成する。
この発明によれば、上記（２４）の半導体装置の製造工程よりも製造工程を減らすことができ、製造コストを低減できる。また、リフロー工程を減らすことができるので、メモリデバイスや受動部品や演算処理プロセッサーデバイスの熱履歴を最小限に減らすことができ、高い組み立て歩留まりの半導体装置を得ることができる。
（２６）上記の目的を達成するために、本発明の第２の観点に係る半導体装置の製造方法は、（ａ）可撓性回路基板の第１の面に、複数の受動部品を実装する工程と、（ｂ）前記複数の受動部品を収納するための溝を有する支持体の、前記可撓性回路基板の第１の面への実装を、該可撓性回路基板の第１の面に実装された前記複数の受動部品を覆うように行う工程と、（ｃ）前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、（ｄ）前記複数の受動部品が実装された前記可撓性回路基板の第１の外部電極と表裏反対側の第２の面に形成されている前記可撓性回路基板の第２の外部電極に、演算処理プロセッサーデバイスを実装する工程と、（ｅ）前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第３の外部電極上にはんだバンプを形成する工程と、を含んでいることを特徴とする。
この発明によれば、演算処理プロセッサーデバイスと複数の受動部品とを組み合わせた３次元実装型半導体装置を容易に作製することができる。
（２７）本発明の半導体装置の製造方法は、上記第２の観点に係る半導体装置の製造方法において、（ａ）と（ｂ）の工程、（ｄ）と（ｅ）の工程のうち少なくともいずれかの工程が同時に行われるように構成する。
この発明によれば、上記（２６）の半導体装置の製造方法よりも製造工程を減らすことができ、製造コストを低減できる。また、リフロー回数を減らすことができるので、受動部品や演算処理プロセッサーデバイスの熱履歴を最小限に減らすことができ、高い組み立て歩留まりの３次元実装型半導体装置を得ることができる。
（２８）上記の目的を達成するために、本発明の第３の観点に係る半導体装置の製造方法は、（ａ）可撓性回路基板の第１の面に、複数のメモリデバイスを実装する工程と、（ｂ）前記複数のメモリデバイスを収納するための溝を有する支持体の、前記可撓性回路基板の第１の面への実装を、該可撓性回路基板の第１の面に実装された前記複数のメモリデバイスを覆うように行う工程と、（ｃ）前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の１つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、（ｄ）前記複数のメモリデバイスが実装された前記可撓性回路基板の第１の外部電極と表裏反対側の第２の面に形成されている前記可撓性回路基板の第２の外部電極に、演算処理プロセッサーデバイスを実装する工程と、（ｅ）前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第３の外部電極上にはんだバンプを形成する工程と、を含んでいることを特徴とする。
この発明によれば、演算処理プロセッサーデバイスと複数のメモリデバイスとを組み合わせた３次元実装型半導体装置を容易に作製することができる。
（２９）本発明の半導体装置の製造方法は、上記第３の観点に係る半導体装置の製造方法において、（ａ）と（ｂ）の工程、（ｄ）と（ｅ）の工程のうち少なくともいずれかの工程が同時に行われるように構成する。
この発明によれば、上記（２８）の半導体装置の製造方法よりも製造工程を減らすことができ、製造コストを低減できる。またリフロー回数を減らすことができるので、演算処理プロセッサーデバイスの熱履歴を最小限に減らすことができ、高い組み立て歩留まりの３次元実装型半導体装置を得ることができる。
【発明の効果】
【０００５】
以上説明したように本発明によれば、演算処理プロセッサーデバイス、複数のメモリデバイス、複数の受動部品など、多数のデバイスを組み合わせた半導体装置でありながら、小型薄型であり、高速で動作するプロセッサーやメモリを用いた場合でも動作が可能であり、複数のメモリを用いているのでより高性能であり、放熱特性にも優れプロセッサーの消費電力に左右されることなくプロセッサーを自由に選択でき、組み立て歩留まりが高く、且つ実装信頼性の高い低コストな３次元実装型半導体装置を提供できるという効果がある。
また、本発明のような小型な半導体装置をプリント回路基板に搭載することによって、より外形面積の小さいプリント回路基板を提供でき、外形面積が小さくなることによりプリント回路基板をより低コストにすることができる効果がある。
また、本発明のような小型な半導体装置やプリント回路基板をアミューズメント機器、家庭用ゲーム機、医療機器、パーソナルコンピューター、カーナビゲーション、車載モジュールなどを代表とする電子機器に搭載することによって、これらの電子機器の小型化、軽量化、高性能化を実現できるという効果がある。
【図面の簡単な説明】
【０００６】
図１Ａ〜図１Ｃは、本発明の実施の形態１に係わる半導体装置を示す断面図である。
図２は、本発明の本発明の半導体装置に用いる可撓性回路基板の第１の面に複数のメモリデバイスと複数の受動部品を平面的に実装したときの図（真上視）である。
図３は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第１の面に接着または第１の面に形成された第１の外部電極と接続した後の図（真上視）であり、可撓性回路基板を支持体の２辺で折り曲げることを想定した図である。
図４は、図３におけるＡ−Ａ’の断面を示す図である。
図５は、本発明の半導体装置に用いる可撓性回路基板の一例の断面図である。
図６は、本発明の実施の形態１の変形例を示す断面図である。
図７は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第１の面に接着または第１の面に形成された第１の外部電極と接続した後の図（真上視）であり、可撓性回路基板を支持体の１辺で折り曲げることを想定した図である。
図８は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第１の面に接着または第１の面に形成された第１の外部電極と接続した後の図（真上視）であり、可撓性回路基板を支持体の３辺で折り曲げることを想定した図である。
図９は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第１の面に接着または第１の面に形成された第１の外部電極と接続した後の図（真上視）であり、可撓性回路基板を支持体の４辺で折り曲げることを想定した図である。
図１０Ａ〜図１０Ｅは、本発明の実施の形態１の製造方法を説明する図である。
図１１は、本発明の実施の形態２を示す半導体装置の断面図である。
図１２は、本発明の実施の形態３を示す半導体装置の断面図である。
図１３Ａ〜図１３Ｅは、本発明の実施の形態４に用いる支持体の特徴を示す図であり、図１３Ａ〜図１３Ｄは断面図を示し、図１３Ｅは溝側の真上から見た平面図である。
図１４は、本発明の実施の形態５を示す半導体装置の断面図である。
図１５Ａ及び図１５Ｂは、本発明の実施の形態６を示す半導体装置の断面図である。
図１６は、本発明の実施の形態７を示す半導体装置の断面図である。
図１７は、本発明の実施の形態８を示す半導体装置の断面図である。
図１８は、本発明の実施の形態９として、本発明の半導体装置を搭載したプリント基板を示す図である。
図１９Ａは、本発明の実施例１の半導体装置に用いたＢＧＡタイプのＤＤＲ−ＤＲＡＭパッケージである。
図１９Ｂは、本発明の実施例１の半導体装置に用いたＢＧＡタイプの３次元画像処理プロセッサーパッケージである。
図１９Ｃは、本発明の実施例１の半導体装置に用いた支持体である。
図１９Ｄは、本発明の実施例１の半導体装置に用いた可撓性回路基板の断面図である。
図１９Ｅは、本発明の実施例１の半導体装置の断面図である。
図１９Ｆは、本発明の実施例２の半導体装置に用いる支持体を説明するための図である。
図２０は、関連する実装技術（表面実装技術）を用いて作製された半導体部品を実装したプリント回路基板であり、従来の半導体装置（その１）を示すものである。
図２１は、関連する半導体装置（その２）の断面図を示すものである。
図２２は、特許文献１（特開２００６−１９０８３４号公報）に記載されている半導体装置（その３）の断面図を示すものである。
図２３は、特許文献２（特開２００７−１８８９２１号公報）に記載されている半導体装置（その４）の断面図を示すものである。
図２４は、立ち上がり時間ｔ１で高速にスイッチングする演算処理プロセッサーデバイスをプリント回路基板に実装した場合、演算処理プロセッサーデバイスに供給される直流電圧（Ｖ）の変動（△Ｖ）を示した図である。
図２５は、図２４の等価回路を示す図である。
図２６は、プリント回路基板に演算処理プロセッサーデバイスを実装し、且つ演算処理プロセッサーデバイスの電源ラインーグランド（接地）ライン間にデカップリングコンデンサを接続している図を示すものである。
図２７は、図２６の等価回路を示す図である。
図２８は、本発明の実施の形態１０の半導体装置の可撓性回路基板の折り曲げ部の拡大断面図である。
【符号の説明】
【０００７】
１：演算処理プロセッサーデバイス
２：メモリデバイス
３：可撓性回路基板
４：支持体
５：受動部品
６：溝
７：ヒートシンク
８：はんだバンプ（または、はんだボール）
９：半導体装置の外部端子
１０：可撓性回路基板の第１の面
１１：可撓性回路基板の第２の面
１２：可撓性回路基板の第１の面側にある第１の外部電極
１３：可撓性回路基板の第２の面側にある第２の外部電極
１４：可撓性回路基板の第２の面側にある第３の外部電極
１５：ヒートスプレッダー
１６：支持体の側面
１７：支持体において溝が形成されている面とは表裏反対側の面
１８：支持体の辺
１９：演算処理プロセッサーデバイスの外部端子面
２０：メモリデバイスの外部端子面
２１：貫通穴が設けられた板（支持体の一部）
２２：平板
２３：貫通穴
２４：熱伝導材料
２５：プリント回路基板
２６：本発明の半導体装置
２７：本発明の実施例１を示す半導体装置
２８：ＤＤＲ−ＤＲＡＭのベアチップ
２９：接着層
３０：配線パターン
３１：第１絶縁層
３２：第２絶縁層
３３：第３絶縁層
３４：第４絶縁層
３５：第５絶縁層
３６：第６絶縁層
３７：第７絶縁層
３８：ビアまたはスルーホール
３９：突起
４０：突起と接続される貫通穴、または溝
４１：可撓性回路基板を支持体に沿って折り曲げる領域
４２：配線層数が少ない領域
４３：外側
１０１：演算処理プロセッサーパッケージ
１０２：メモリパッケージ
１０３：受動部品
１０４：プリント回路基板
２０１：封止樹脂
２０２：はんだバンプ
２０３：Ａｕワイヤー線
２０４：半導体ベアチップ、または演算処理プロセッサー（ベアチップ）
２０５：半導体ベアチップ、またはメモリ（ベアチップ）
２０６：インターポーザー基板
２０７：接着層
３０１：第１の半導体チップ
３０２：第２の半導体チップ
３０３：バンプ
３０４：パッド
３０５：中央補強部材
３０６：可撓性回路基板（フレキシブル基板）
３０７：はんだボール
３０８：板状補強部材
３０９：穴
４０１：ＬＳＩ
４０２：リジッド配線基板
４０３：フレキシブル配線基板
４０４：アンダーフィル
４０５：はんだボール
４０６：マザーボード
４０７：接着樹脂
５０１：プリント基板の１層目の配線
５０２：プリント基板の２層目および３層目の配線
５０３：プリント基板の４層目の配線
５０４：演算プロセッサーデバイス
５０５：直流電源
５０６：ビア、スルーホール
５０７：プリント回路基板
６０１：プリント基板の１層目の配線
６０２：プリント基板の２層目および３層目の配線
６０３：プリント基板の４層目の配線
６０４：演算処理プロセッサーデバイス
６０５：直流電源
６０６：ビア、スルーホール
６０７：デカップリングコンデンサ
６０８：プリント回路基板
【発明を実施するための最良の形態】
【０００８】
［実施の形態］
以下、図面を参照し、本発明の実施の形態について詳しく述べる。
（実施の形態１）
図１Ａ〜図１Ｃは、本発明の実施の形態１を示す半導体装置の断面図である。図２は、本発明の半導体装置に用いる可撓性回路基板３の第１の面に複数のメモリデバイス２と複数の受動部品５とを平面的に実装したときの平面図（真上から見た図）である。図３は、複数のメモリデバイス２と複数の受動部品５とを可撓性回路基板３に実装した後に、これらの部品を囲うように、これらの部品を収容する溝６が設けられた支持体４を可撓性回路基板３の第１の面１０に接着、または第１の面１０に形成された第１の外部電極１２と接続した後の平面図（真上から見た図）である。図４は、図３におけるＡ−Ａ’の断面を示す図である。
図１Ａに示す本発明の実施の形態１の半導体装置は、第１の面１０に第１の外部電極１２が設けられ、第２の面１１に第２の外部電極１３と第３の外部電極１４が設けられた配線層を少なくとも２層以上有する１つの可撓性回路基板３と、複数のメモリデバイス２と、抵抗、コンデンサ、インダクタのうちの少なくとも１種類以上を含む複数の受動部品５と、複数のメモリデバイス２および複数の受動部品５とを収納する少なくとも１つ以上の溝６が設けられた支持体４と、ヒートスプレッダー１５およびヒートシンク７を有する１つの演算処理プロセッサーデバイス１とを備えている。
図１Ｂに示す本発明の実施の形態１の半導体装置は、図１Ａに示す構造の中でヒートスシンク７のみを取り去った構造になっている。演算処理プロセッサーデバイス１に備わっているヒートスプレッダー１５だけで半導体装置を動作可能な温度まで冷却できるようであれば、図１Ｂに示すようにヒートシンク７が無い構造であっても構わない。
図１Ｃに示す本発明の実施の形態１の半導体装置は、図１Ｂに示す構造の中でヒートスプレッダー１５のみを取り去った構造になっている。演算処理プロセッサーデバイスにヒートスプレッダー１５やヒートシンク７が備わっていないものであっても、外付けの冷却ファンや水冷機構などを用いて半導体装置を動作可能な温度まで冷却できるようであれば、図１Ｃに示すようにヒートシンク７やヒートスプレッダー１５が無い構造であっても構わない。これらのことは以下の実施の形態全てにおいて言えることである。
可撓性回路基板３は、信号配線／グランド（マイクロストリップライン）の構造を実現できるように少なくとも２層以上の配線層構造になっている。配線層数は、配線幅／スペースの製造マージンや配線ルールの制約などによって例えば３層、４層などのように決められる。一方、配線層数をできるだけ少なくできれば、可撓性回路基板３の製造工程を減らすことができ、低コストで製造することができるので好ましい。
複数のメモリデバイス２は、ベアチップまたはバーンインテストやファンクションテストが可能なパッケージ形態（ＴＳＯＰ、ＢＧＡタイプのパッケージ等）であるＤＲＡＭ、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ等の揮発性または不揮発性メモリからなり、例えば複数のＤＲＡＭだけで構成されても良いし、ＤＲＡＭとフラッシュメモリ、ＤＲＡＭとＳＲＡＭなど、複数の種類のメモリで構成されても良い。
さらに言えば、演算処理プロセッサーデバイス１と複数のメモリデバイス２としては、ベアチップよりもバーンインテストやファンクションテストが可能なパッケージ形態（ＴＳＯＰ、ＢＧＡ等）を用いる方が、半導体装置全体の組み立て歩留まりが高い、検査に必要な設備投資を削減できる、品質保証が容易である、信頼性が高い、等の点で好ましい。演算処理プロセッサーデバイス１は一般に消費電力が大きい（例えば約５Ｗ以上）ものが多く、ヒートスプレッダー１５やヒートシンク７を取り付ける必要がある。そのため、これらを後から実装するよりも、あらかじめヒートスプレッダー１５またはヒートシンク７を具備したＢＧＡタイプのパッケージを用いることが好ましい。また、メモリデバイス２にもＴＳＯＰより外形サイズを小さくできるＢＧＡタイプのパッケージを用いる方が好ましい。
また、半導体装置の高性能化を実現させるには、メモリデバイス２として、演算処理プロセッサーデバイス１と高速でランダムアクセスが可能なＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）−ＤＲＡＭ、ＤＤＲ２−ＤＲＡＭ、ＤＤＲ３−ＤＲＡＭといった高速（クロック周波数：１００ＭＨｚ以上）で動作するＤＲＡＭで、且つ記憶容量ができるだけ大容量なＤＲＡＭを用いることが好ましい。
受動部品５は、抵抗、コンデンサ、インダクタの機能を持つものであり、チップ形状のものや薄膜形状のものや、コンデンサに関しては電界コンデンサなどのような円柱状の形態であっても良い。また、演算処理プロセッサーデバイス１は、画像処理プロセッサー、音声処理プロセッサー等、各種中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）等で構成される。
特に本発明は、演算処理プロセッサーデバイス１と複数のメモリデバイス２との配線距離を短くできるという本発明の奏する利点を生かして、大容量で且つ高速のメモリを必要とする３次元画像処理モジュールや高精細な画像処理が可能な電子機器などに適用されるのが好ましい。その場合、複数のメモリデバイス２がＤＲＡＭであり、さらに言えばＤＤＲ、ＤＤＲ２、ＤＤＲ３といった高速のＤＲＡＭであり、且つ演算処理プロセッサーデバイス１が画像処理プロセッサーであることが好適である。
支持体４は、金属材料、セラミックス材料、ガラス、Ｓｉ、樹脂基板、樹脂と金属箔との積層材料などで構成され、安価で平坦性が良い材料が好ましい。これらの材料を化学薬品でエッチングして溝６を形成する、また、金属材料、樹脂基板、樹脂と金属箔との積層材料であれば、金型で溝６を形成しても良い。支持体４に平坦性が良く、安価な材料を用いることにより、はんだボールを用いて形成されたバンプ８を実装しても平坦性（コプラナリティ）の優れた半導体装置を実現でき、２次実装歩留まりの高い半導体装置を提供することができる。
さらには、支持体４は、少なくともその一部が４２アロイ、コバール等のＮｉを含んだ合金、セラミック、Ｓｉのいずれかの材料で構成されていることが好ましい。特に可撓性回路基板３と接着または接続されている支持体の一部が、４２アロイ、コバール等のＮｉを含んだ合金、セラミックス、Ｓｉのいずれかの材料で構成されていることが好ましい。これらの材料の線膨張率は約３ｐｐｍ〜５ｐｐｍと小さいので、支持体４の溝６の上に配置される可撓性回路基板３の撓み、凹凸を防止でき、溝６の上の可撓性回路基板３上に実装する演算処理プロセッサーデバイス１の実装不良（オープン不良）を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。
また支持体４に金属材料を用いる場合、または支持体４の一部に金属材料を用いる場合は、その金属材料が導体であるので、可撓性回路基板３のグランドと電気的に接続されていることが好ましい。金属材料からなる支持体４が可撓性回路基板３のグランドと電気的に接続されていれば、支持体４の電位が不安定になることがなく、また、半導体装置のグランド全体を強化できるので電位の変動の無いまたは電位変動の少ないグランドを実現でき、半導体装置の安定した動作を実現できる。
図２および図３に示すように、可撓性回路基板３は支持体４よりも大きい面積を有し（図３）、複数のメモリデバイス２と複数の受動部品５とが可撓性回路基板３の第１の面１０に平面的に実装され（図２）、第１の面１０の第１の外部電極１２と電気的に接続され（図２中では第１の面１０に第１の外部電極１２が形成されているが、真上から見た平面図なのでメモリデバイス２や受動部品の下に隠れている。）、且つ受動部品５はメモリデバイス２の近傍に実装され、支持体４が複数のメモリデバイス２と複数の受動部品５とを囲うように可撓性回路基板３の第１の面１０に接着され、または第１の面１０に設けられた第１の外部電極１２に電気的に接続され、複数のメモリデバイス２と受動部品５は支持体４の溝６の内側に収容されている。
可撓性回路基板３は、支持体４の辺１８（図３中では支持体４の向かい合う２辺）に沿って折り曲げられている。そして、その可撓性回路基板３は、支持体４の側面１６（図３中では２つの側面）と、支持体４の表面のうち溝が形成されている面の表裏反対側の面１７とを包み、支持体４の表面に接着されている。
ここで、可撓性回路基板３と支持体４との接着方法であるが、あらかじめ支持体４の表面に熱硬化性接着剤を塗布しておき、可撓性回路基板３を折り曲げて仮接着させ、最後に熱硬化（キュア）させるという方法がある。ただし、このような方法では、接着剤の厚さを均一にすることが難しく、支持体４の表面に接着させた可撓性回路基板３の表面の凹凸が大きくなるという課題がある。また、液状またはゲル状の熱硬化性接着剤が支持体４と可撓性回路基板３との隙間から外部にはみ出し、それを後で除去するという工程に手間がかかり、製造コストが高くなるという課題がある。
そこで、このような課題を改善するため、可撓性回路基板３の第１の面において、支持体４の表面に接着させる箇所の対応部分に、あらかじめ熱可塑性接着樹脂フィルム、または硬化処理前の熱硬化性接着樹脂フィルムを貼り付けておいた可撓性回路基板３を用いることが好ましい。このような構造を用いることにより、可撓性回路基板３を加熱しながら折り曲げて支持体４の表面に容易に接着させることが可能になり、且つ接着材が可撓性回路基板３や支持体４の外部にはみ出すという不具合も改善でき、接着材層の厚さのばらつきも小さくできるので可撓性回路基板３の表面の凹凸も改善でき、組み立て歩留まりやプリント基板への２次実装信頼性の高い半導体装置を実現することができる。
また、図１に示すように、複数のメモリデバイス２と受動部品５とが実装された第１の外部電極１２を備えた第１の面１０の表裏反対側の面は、可撓性回路基板３の第２の外部電極１３を有し、演算処理プロセッサーデバイス１が第２の外部電極１３に電気的に接続され、演算処理プロセッサーデバイス１の外部端子面１９が可撓性回路基板３を挟んで複数のメモリデバイス２の外部端子面２０および複数の受動部品と互いに対面するように実装されている。ここで、本発明の半導体装置では、半導体装置の設計の一番はじめに演算処理プロセッサーデバイス１の仕様を決定することが多く、演算処理プロセッサーデバイス１が例えばＦＣＢＧＡ（Ｆｌｉｐ  ｃｈｉｐ  ＢＧＡ）のような大型のデバイスであることが多い。このような場合は、演算処理プロセッサーデバイス１の面積を基本として、複数のメモリデバイス２と複数の受動部品５との合計の面積が演算処理プロセッサーデバイス１の面積よりも小さくなるように半導体装置を設計することが好ましく、その結果、半導体装置全体の外形サイズを最小限に抑えることができるので好ましい。
また、支持体４の表面のうち溝６が形成されている面の表裏反対側の面１７は、可撓性回路基板３の第３の外部電極１４を有し、第３の外部電極１４上にはんだバンプ８が形成され、このはんだバンプ８が半導体装置の外部端子９となっている。
ここで、はんだバンプ８（半導体装置の外部端子９）を下面と定義したとき、演算処理プロセッサーデバイス１が最上面に実装されており、さらに言えば演算処理プロセッサーデバイス１に取り付けられたヒートシンクが最上面になっている。本発明の半導体装置を構成しているデバイスの中で最も消費電力の大きいデバイスは、一般に演算処理プロセッサーデバイス１であるが、演算処理プロセッサーデバイス１が半導体装置の最上面にある構造とすることにより、演算処理プロセッサーデバイス１からの発熱を効率良く外部へ逃がし、且つ近傍に実装されているメモリにできるだけ熱が伝わらないようにすることができる。
図５は、本発明の半導体装置に用いる可撓性回路基板の一例を示す断面図である。図５では、可撓性回路基板３の配線層数が４層の場合を例に挙げている。図５中において、第１絶縁層３１と第７絶縁層３７は、例えばソルダーレジストやプリプレグ材料が用いられ、ソルダーレジストはリフロー時の温度（ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＣｕ等のＰｂフリーはんだの場合、ピーク温度が約２５０℃〜２６０℃）に耐えられる材料を用いる。また、可撓性回路基板３を折り曲げるときにクラックや断裂が生じないような材料を用いる。また、第２絶縁層３２、第４絶縁層３４および第６絶縁層３６は、一般にポリイミド基材を用いるのが好ましい。また、第３絶縁層３３と第５絶縁層３５は、両側の絶縁層を接着させるための接着剤であり、こちらも耐熱温度がリフロー時の温度（ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＣｕ等のＰｂフリーはんだの場合、ピーク温度が約２５０℃〜２６０℃）に耐えられる材料を用いる。
また、可撓性回路基板３のうち支持体４に沿って折り曲げる領域の部分は、可撓性回路基板３の折り曲げを容易にするため（より小さな外力で折り曲げられるようにするため）、および可撓性回路基板３を折り曲げた時に生じる元の形状に戻ろうとする反発力を小さくするため（反発力を小さくして支持体との接着をより容易にするため）、折り曲げる部分の領域だけ配線材料の占有率を少なくする（例えば約５０％以下とする）ことが好ましい。あるいは同様な目的で、折り曲げる領域だけ配線層数が他の折り曲げない領域の配線層数よりも少なくした構造（その結果、配線材料の占有率が小さくなる）であることが好ましく、例えば折り曲げない領域は配線層数が４層で、折り曲げる領域だけ配線層数を３層にするなどが好ましい。
また、各層の配線パターン３０間の接続は、ビアまたはスルーホール３８によって行われている。可撓性回路基板３は、第１の面１０と第２の面１１とを有し、第１の面１０側には第１の外部電極１２があり、第２の面１１側には第２の外部電極１３と第３の外部電極１４がある。第１の外部電極１２には、本実施の形態１の場合、複数のメモリデバイス２と複数の受動部品５とが接続される。一方、第２の外部電極１３には、演算処理プロセッサーデバイス１が接続され、第４の外部電極１４には、半導体装置の外部端子９となるはんだボール（または、はんだバンプ）８が形成される。
さらに、可撓性回路基板３の第１の面１０には、半導体装置の構成資材の一つである接着層２９が、支持体４の表面と可撓性回路基板３とを接着させる部分に形成されている。接着層２９としては、熱可塑性接着樹脂フィルム、または硬化処理前の熱硬化性接着樹脂フィルムが好ましい。図５では、配線層数が４層の例を示しているが、伝送線路としてマイクロストリップラインを形成でき、且つ配線の引き回しが可能であれば、配線層数が２層、３層であっても構わない。また５層以上であっても構わない。また、図５では、第１の面１０上に接着層２９が形成されている例が示されているが、接着層２９がない可撓性回路基板３を用い、支持体４の表面にあらかじめ接着層を形成しておいても構わない。また、図５中では、第１の外部電極１２が２箇所、第２の外部電極１３が２箇所、第３の外部電極１４が２箇所であるように例示しているが、実際は使用するデバイスの外部端子数に合わせて多数あることは言うまでもない。
図６は、本発明の実施の形態１の簡単な変形例を示す図である。図１に示す本発明の実施の形態１では演算処理プロセッサーデバイス１にヒートシンク７が取り付けられているが、ヒートシンク７を取り付けずに、ヒートスプレッダー１５だけで冷却機能が十分であれば、図６に示す例のようにヒートシンク７が無い構造であっても良い。
図７〜図９は、可撓性回路基板３の折り曲げ構造の例を示す説明図である。本実施の形態１においては、可撓性回路基板３を支持体４の２辺で折り曲げる方法をとっているが、図７に示すように可撓性回路基板３を支持体の１辺で折り曲げる構造、または図８に示すように可撓性回路基板３を支持体４の３辺で折り曲げる構造、あるいは図９に示すように可撓性回路基板３を支持体４の４辺で折り曲げる構造であっても良い。これらについては、配線の層数をより少なくできる、または、可撓性回路基板３の折り曲げ工程がより容易にできる、などを考慮した上で最適な可撓性回路基板３の折り曲げ方法を選択するのが好ましい。
次に、本発明の実施の形態１の製造方法について説明する。図１０Ａ〜図１０Ｅは、本発明の実施の形態１の製造方法の一例を示す工程図である。
先ず初めに、可撓性回路基板３の第１の面１０の第１の外部電極１２上にフラックスまたははんだペーストを塗布し、第１の外部電極に複数のメモリデバイス２と複数の受動部品５とを仮実装し、リフロー工程によってはんだを溶融させ、これらのデバイスを可撓性回路基板３の第１の面に実装する（図１０Ａ）。この可撓性回路基板３の製造工程において、可撓性回路基板３の第１の面１０にあらかじめ複数の受動部品５を実装する方が半導体装置を安く製造できるということであればそれでも良い。
次に、複数のメモリデバイス２と複数の受動部品５とを収納するための溝６を有する支持体４を、可撓性回路基板３の第１の面１０上の第１の外部電極１２（可撓性回路基板３内のグランドと連結されている）に、はんだまたは導電性接着剤を用いて接続させる（図１０Ｂ）。支持体４は複数の受動部品５を囲うように実装される。支持体４と可撓性回路基板３とをはんだで接続させる場合はリフロー装置を用いるので、熱履歴を減らすためにも、複数のメモリデバイス２と複数の受動部品５の実装と支持体４の実装とを同時に行うことが好ましい。導電性接着剤で接着させる場合は、支持体４を可撓性回路基板３に接着させた直後にオーブンまたはホットプレートなどを用いて熱硬化させても良いし、これ以降の半導体装置の製造工程の途中や最後の工程で熱硬化させても構わない。また、熱硬化の時間が短い材料を用いれば、途中のリフロー工程で熱硬化が行われ、特に改めて熱硬化プロセスを加える必要は無い。
また、支持体４は、可撓性回路基板３の表面（絶縁層）と絶縁性接着剤を用いて接着させても構わない。熱硬化させる工程については、上記に述べたように導電性接着剤を用いた場合と同様である。
次に、可撓性回路基板３を支持体４の外周に沿って折り曲げて、支持体４の側面１６、および支持体４の表面のうち溝が形成されている面の表裏反対側の面１７に接着させる（図１０Ｃ）。
次に、複数の受動部品５が実装された可撓性回路基板３の第１の外部電極１２の表裏反対側の面に形成されている可撓性回路基板３の第２の面１１の第２の外部電極１３に、フラックスまたははんだペーストを塗布し、演算処理プロセッサーデバイス１を重ねて（積層して）、リフロー装置を用いてはんだ接続させる（図１０Ｄ）。
最後に、支持体４の表面のうち溝６が形成されている面の表裏反対側の面１７側に接着された可撓性回路基板３上の第３の外部電極１４に、フラックスを塗布し、はんだボール転写法、またはフラックスは塗布せずに第３の外部電極上に直接はんだペーストを印刷する印刷法により塗布し、リフロー装置を用いてはんだバンプ８を形成する（図１０Ｅ）。こうして、本発明の実施の形態１（図１Ａ）が完成する。
ここで、複数のメモリデバイス２および複数の受動部品５を支持体４で囲い、支持体４の周りを可撓性回路基板３で包んだ形態のパッケージと演算処理プロセッサーデバイス１とを積層する工程（図１０Ｄ）と、第３の外部電極１４上にはんだバンプ８を形成する工程（図１０Ｅ）は、リフロー装置を用いて同時に行われることが好ましい。半導体装置の製造工程ではできるだけ熱履歴を少なくした方が半導体装置の信頼性をより高めることができる。
このような構成の製造方法を用いることにより、本発明のような演算処理プロセッサーデバイスと複数の受動部品とを組み合わせた３次元実装型半導体装置を容易に作製することができ、且つ信頼性の高い３次元実装型半導体装置を得ることができる。
以上、本発明に実施の形態１を用いれば、演算処理プロセッサーデバイス１、複数のメモリデバイス２、複数の受動部品５など、多数のデバイスを組み合わせた半導体装置でありながら、小型薄型であり、高速で動作するプロセッサーやメモリを用いた場合でも動作が可能であり、複数のメモリを用いているのでより高性能であり、放熱特性にも優れプロセッサーの消費電力に左右されることなくプロセッサーを自由に選択でき、組み立て歩留まりが高く、且つ実装信頼性の高い低コストな３次元実装型半導体装置を提供できる。
（実施の形態２）
図１１は、本発明の実施の形態２を示す半導体装置の断面図である。図１１に示す本発明の実施の形態２は、図１に示す本発明の実施の形態１に類似した構造になっているが、その実施の形態１とは、ＢＧＡタイプのパッケージを積層したもの（いわゆるＰａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ構造）を複数用いているところが異なっている。
図１１ではＢＧＡタイプのパッケージを２段に積層した構造を示しているが、ＢＧＡタイプのパッケージに限定しているわけではなく、外部端子にリードを有したＴＳＯＰタイプのパッケージを積層したものであっても良い。また、図１１ではパッケージを２段に積層したものを２組用いている態様を示しているが、面積制限の許す限り３組以上用いても構わない。また、高さ制限の許す限り、パッケージが３段以上に積層されていても良いし、積層されていないパッケージ単体が含まれていても構わない。さらには、パッケージ単体であっても、内部に複数のメモリベアチップが含まれているようなマルチチップパッケージが含まれているものでも構わない。マルチチップパッケージは、パッケージ単体の内部に複数のベアチップが３次元的に積層された形態で実装されているものや、複数のベアチップが平面的に並んで実装されているような形態などを指している。要は、半導体装置に必要なメモリ容量を実現できればどのような形態のデバイスを組み合わせても良い。本実施形態を用いることにより、半導体装置のメモリ容量を大容量化できるという特長がある。
（実施の形態３）
図１２は、本発明の実施の形態３を示す半導体装置の断面図である。図１２に示す本発明の実施の形態３は、図１に示す本発明の実施の形態１に類似した構造になっているが、その実施の形態１とは、支持体４として、貫通穴が設けられた板２１と、平板２２とを積層して作製したものであるところが異なっている。本実施形態を用いれば、図１の本発明の実施の形態１に示したような１つの平板材料にエッチングまたは金型を用いて溝６を形成する方法に比べて安価で製造することができる。また、複数の材料を組み合わせて支持体を作製することができるので、１つの材料で支持体を作製する場合と比べて、支持体に要望される低線膨張率であること、軽量であること、安価であること、などを容易に実現することができる。
また、本発明の実施の形態３においては、支持体４のうち少なくとも貫通穴が設けられた板２１の部分は、４２アロイ、コバール等のＮｉを含んだ合金を用いて作製されたものであることが好ましい。これらの合金材料の線膨張率は約３ｐｐｍ〜５ｐｐｍと小さいので、支持体４の溝６の上に配置される可撓性回路基板３の弛み、凹凸を防止でき、溝６の上の可撓性回路基板３上に実装する演算処理プロセッサーデバイス１の実装不良（オープン不良）を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。
また、本発明の実施の形態３においては、支持体４を構成する材料のうち少なくとも平板２２は、アルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、Ｓｉのうちいずれかの材料で作製されたものであることが好ましい。これらの材料は比重が小さいので支持体４を軽量化することができる。支持体４の重量が増えると、半導体装置をプリント基板に２次実装するときに、半導体装置の自重によって外部端子９のはんだボールの潰れ量が大きくなってしまい、隣のはんだボールとショートしやすくなり、実装歩留まりが低下するという課題があるが、このような構成にすることにより、ショート不良を改善でき、組み立て歩留まりの高い半導体装置を実現することができる。
図１２では貫通穴が設けられた板２１、および平板２２どちらも１枚ずつであり、それらを積層した構造を示しているが、貫通穴が設けられた板２１、および平板２２がそれぞれ１枚ずつと限定しているわけではなく、それぞれが２枚以上ある場合や、例えば貫通穴が設けられた２枚の板と１枚の平板を積層した構造であっても良い。要は、支持体４の溝の上に配置される可撓性回路基板３の弛みや凹凸を防止でき、且つ支持体４の軽量化が実現できればどのような組み合わせで支持体４が作製されても良い。
また、支持体４を構成している積層された材料は、それぞれの少なくとも一部が互いに導電性または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されていること（例えばスポット溶接など）が好ましい。積層された材料が互いに固定されていないと、可撓性回路基板３を折り曲げて支持体４の周囲に接着させる工程において、積層された複数の材料が動いてしまい組み立て不良が発生しやすいが、本実施の形態を用いることで安定した形状の支持体４を実現することができ、その結果、組み立て歩留まりの高い半導体装置を実現することができる。
（実施の形態４）
図１３Ａ〜図１３Ｅは、本発明の実施の形態４に用いる支持体４の特徴を示す図であり、図１３Ａ〜図１３Ｄは断面図を示し、図１３Ｅは溝６側の真上から見た平面図である。
本発明の実施の形態４では、他の実施の形態と比べて支持体の構造だけが異なっている。この実施の形態４では、支持体４の軽量化を目的として、支持体４の溝６の周囲、または支持体４を構成している貫通穴が設けられた板２１における貫通穴の周囲、または支持体を構成している平板２２、のうち少なくともいずれかの箇所に複数の貫通穴２３が設けられている。支持体４を構成している材料に複数の貫通穴２３を設けることによって、材料の実効的な体積を低減できるので、支持体４の軽量化を実現できる。
また、支持体４の体積が大きいと熱容量も大きくなるため、リフロー工程において外部加熱温度を高くしないと半田を溶融させて半田バンプ８を形成することが困難になる。しかしながら、外部加熱温度を高くすると、可撓性回路基板３を構成しているソルダーレジストが剥離するという課題や、可撓性回路基板３の内部で層間接着剤が剥離するという課題があり好ましくない。特に、ＳｎＡｇ系のＰｂフリー半田を使用する場合は、支持体４の熱容量が大きいと支持体４に熱が奪われてしまい、外部温度を約２６０℃以上まで上げないと十分に半田を溶融させることができないため、前記のような課題が顕著となる。一方、支持体４を本実施の形態４のような構造を用いれば支持体４の熱容量を低減できるので、リフロー工程における外部加熱温度をできるだけ低くすることができ、可撓性回路基板３におけるソルダーレジストの剥離や層間接着剤の剥離を防止することができる。
（実施の形態５）
図１４は、本発明の実施の形態５を示す半導体装置の断面図である。本発明の実施の形態５と他の実施の形態との構造上の相違点は、複数のメモリデバイス２と支持体４とが熱伝導材料２４を介して接触しているというところである。熱伝導材料２４は、導電性または絶縁性の材料で熱硬化性の材料や、ゲル状の材料、ゴム材料などで構成される。図１４中では、メモリデバイス２の表面のうち表面積が大きいメモリデバイスの外部端子面２０の表裏反対側の面と、支持体４とを熱伝導材料２４を介して接触させている。
このような構造を用いることにより、メモリデバイス２の消費電力が大きくなった場合でも、熱伝導材料２４を介してメモリデバイス２から発生する熱を支持体に逃がすことができるので（支持体４がメモリデバイス２のヒートシンクの役割を果たす）、半導体装置の安定した動作を実現することができる。
支持体４の材料、特にメモリデバイス２と熱伝導材料２４を介して接触する部分の材料としては、熱伝導率の高く、安価で製造可能なＣｕやＡｌ、あるいはこれらの元素を主原料とした合金であることが好ましい。さらに、軽量化を実現させるには、ＡｌまたはＡｌを主原料とする合金であることが好ましい。
また、このような構造を用いることにより、メモリデバイス２自身の冷却効果だけでなく、複数のメモリデバイス２に演算処理プロセッサー１から伝わる熱を支持体４に逃がすことも可能となり、メモリデバイス２を動作保証温度以下の環境に保つことができるので、半導体装置の安定した動作を実現することができる。
また、熱伝導材料２４としては、ゲル状の材料やゴム材料（放熱用ゲル、放熱用ゴムとして市販されているもの等）が好ましい。熱伝導材料２４に導電性または絶縁性の接着材で且つ熱硬化性の材料を用い、支持体４とメモリデバイス２とを固定してしまうと、支持体４とメモリデバイス２との熱膨張率の差に起因する応力によって熱伝導材料２４にクラックが生じ、冷却効果が低減するという課題や、前記応力によってメモリデバイス２と可撓性回路基板３との接続不良が生じるという課題がある。そこで、熱伝導材料２４にゲル状の材料を用いて支持体４とメモリデバイス２とを固定せず、ただ接触させているだけという状態にすれば、前記応力を緩和できるので、信頼性の高い半導体装置を実現することができる。
（実施の形態６）
図１５Ａ及び図１５Ｂは、本発明の実施の形態６を示す半導体装置の断面図である。本発明の実施の形態６と他の実施の形態との構造上の相違点は、演算処理プロセッサーデバイス１に取り付けられているヒートシンク７が半導体モジュール全体を覆っているような形状であることである。このようなヒートシンク７の形状にすることにより、先ずはヒートシンク全体の表面積をより広く取ることができ、放熱性の優れた半導体装置を得ることができる。図１５Ａ及び図１５Ｂは断面図であるため、メモリデバイス２や受動部品５が見えているが、実際は支持体４の４辺方向をヒートシンクが覆った構造となっている。
また、図１５Ａのような構造にすれば、ヒートシンク７を含めた半導体装置の実装高さを低くできるという長所もある。ここで、図１５のような構造によりヒートシンク７の体積が大きくなるため、ヒートシンク７の材料としては、熱伝導率が高く、且つ軽量なＡｌまたはＡｌを主成分とした合金であることが好ましい。
（実施の形態７）
図１６は、本発明の実施の形態７を示す半導体装置の断面図である。本発明の実施の形態７の半導体装置は、第１の面１０に第１の外部電極１２が設けられ、第２の面１１に第２、第３の外部電極（それぞれ１３、１４）が設けられ、配線層を少なくとも２層以上有する１つの可撓性回路基板３と、抵抗、コンデンサ、インダクタのうちの少なくとも１種類以上を含む複数の受動部品５と、複数の受動部品５を収納する少なくとも１つ以上の溝６が設けられた支持体４と、ヒートスプレッダー１５またはヒートシンク７を有する１つの演算処理プロセッサーデバイス１とを含む半導体装置である。
そして、可撓性回路基板３は、支持体４よりも大きい面積を有している。複数の受動部品５は、可撓性回路基板３の第１の面１０に平面的に実装され、その第１の面１０の第１の外部電極１２に電気的に接続されている。支持体４は、複数の受動部品５を囲うように可撓性回路基板３の第１の面１０に接着され、または第１の面１０に設けられた第１の外部端子１２と電気的に接続されている。複数の受動部品５は、支持体４の溝６の内側に収容されている。可撓性回路基板３は、支持体４の外周に沿って折り曲げられて、少なくとも支持体４の１つ以上の側面１６と、支持体４の表面のうち溝６が形成されている面の表裏反対側の面１７の少なくとも一部とを包み、支持体４の表面の少なくとも一部と接着されている。
複数の受動部品５が実装された第１の外部電極１２の表裏反対側の面は、可撓性回路基板３の第２の外部電極１３を有している。演算処理プロセッサーデバイス１は、その第２の外部電極１３に電気的に接続され、演算処理プロセッサーデバイス１の外部端子面１９が可撓性回路基板３を挟んで複数の受動部品５と互いに対面するように実装されている。支持体４の表面のうち溝６が形成されている面の表裏反対側の面１７は、可撓性回路基板３の第３の外部電極１４を有している。その第３の外部電極１４上には、はんだバンプ８が形成され、そのはんだバンプ８を下面と定義したとき、演算処理プロセッサーデバイス１が最上面に実装されている構造になっている。
本実施の形態７は他の実施の形態と類似しているが、電子デバイスとしてメモリデバイス２が含まれていないところが構造上異なっている。
この構成によれば、本来、演算処理プロセッサーデバイス１の真横に実装していた、もしくはプリント回路基板（マザーボード）を挟んで演算処理プロセッサーデバイス１の反対面に実装していた、主に複数のデカップリングコンデンサを半導体装置の中に取り込むことができる。そのため、プリント回路基板の小型化が実現できる。また、プリント回路基板と演算処理プロセッサーデバイス１との間であって、且つ演算処理プロセッサーデバイス１の電源端子およびグランド端子の近傍にデカップリングコンデンサを配置させることができるので、従来の実装形態よりも演算処理プロセッサーデバイス１とデカップリングコンデンサとの間の配線に存在している寄生インダクタンスを小さくすることができ、演算処理プロセッサーデバイス１のスイッチング時に発生する電圧変動を小さくでき、動作の安定した半導体装置を得ることができる。
また、本実施の形態７においては、ヒートシンク７を取り付けた構造となっているが、動作時の環境温度を演算処理プロセッサーデバイス１の動作保証温度以下に冷却できるのであれば、ヒートスプレッダー１５のみを有する構造、つまりヒートシンク７が無い構造でも構わない。
次に、本発明の実施の形態７の製造方法について説明する。この製造方法の説明の図は、図１０Ａ〜図１０Ｅに示す本発明の実施の形態１の製造方法に類似しているので割愛する。図１０Ａ〜図１０Ｅのうち、複数のメモリデバイス２を取り去ったものが本発明の実施の形態７の製造方法を説明する図となる。
先ず初めに、可撓性回路基板３の第１の面１０の第１の外部電極１２上にはんだペーストを塗布し、第１の外部電極１２に複数の受動部品５を仮実装し、リフロー装置を用いて受動部品５と可撓性回路基板３とのはんだ接続を行う。
次に、複数の受動部品５を収納するための溝６を有する支持体４を、可撓性回路基板３の第１の面１０上の第１の外部電極１２（可撓性回路基板３内のグランドと連結されている）に、はんだまたは導電性接着剤を用いて接続させる。支持体４は複数の受動部品５を囲うように実装される。支持体４と可撓性回路基板３とをはんだで接続させる場合はリフロー装置を用いるので、熱履歴を減らすためにも、受動部品５の実装と支持体４の実装とを同時に行うことが好ましい。導電性接着剤で接着させる場合は、支持体４を可撓性回路基板３と接着させた直後にオーブンまたはホットプレートなどを用いて熱硬化させても良いし、これ以降の半導体装置の製造工程の途中や最後の工程で熱硬化させても構わない。
また、熱硬化の時間が短い材料を用いれば、途中のリフロー工程で熱硬化が行われ、特に改めて熱硬化プロセスを加える必要は無い。
また、支持体４は、可撓性回路基板３の表面（絶縁層）と絶縁性接着剤を用いて接着させても構わない。熱硬化させる工程については、上記に述べたように導電性接着剤を用いた場合と同様である。
次に、可撓性回路基板３を支持体４の外周に沿って折り曲げて、支持体４の側面１６、および支持体４の表面のうち溝が形成されている面の表裏反対側の面１７に接着させる。
次に、複数の受動部品５が実装された可撓性回路基板３の第１の外部電極１２の表裏反対側の面に形成されている可撓性回路基板３の第２の面１１の第２の外部電極１３に、フラックスまたははんだペーストを塗布し、演算処理プロセッサーデバイス１を重ねて（積層して）、リフロー装置を用いてはんだ接続させる。
最後に、支持体４の表面のうち溝６が形成されている面の表裏反対側の面１７側に接着された可撓性回路基板３上の第３の外部電極１４に、フラックスを塗布し、はんだボール転写法、またはフラックスは塗布せずに第３の外部電極上に直接はんだペーストを印刷する印刷法により塗布し、リフロー装置を用いてはんだバンプ８を形成することにより、本発明の実施の形態７が完成する。
ここで、複数の受動部品５を支持体４で囲い、支持体４の周りを可撓性回路基板３で包んだ形態のパッケージと演算処理プロセッサーデバイス１とを積層する工程と、第３の外部電極１４上にはんだバンプ８を形成する工程は、リフロー装置を用いて同時に行われることが好ましい。半導体装置の製造工程ではできるだけ熱履歴を少なくした方が半導体装置の信頼性をより高めることができる。
このような構成の製造方法を用いることにより、本発明のような演算処理プロセッサーデバイスと複数の受動部品とを組み合わせた３次元実装型半導体装置を容易に作製することができ、且つ信頼性の高い３次元実装型半導体装置を得ることができる。
（実施の形態８）
図１７は、本発明の実施の形態８を示す半導体装置の断面図である。本実施の形態８は、図１Ｂに示す本発明の実施の形態１と類似しているが、その実施の形態１とは、半導体装置の内部に複数の受動部品が実装されていないところだけが構造上異なっている。
本実施の形態８を用いるケースとしては、例えば半導体装置がモバイル機器向けに用いられ、演算処理プロセッサーデバイス１および複数のメモリデバイス２の動作周波数が約１００ＭＨｚ以下であるような場合など、受動部品を半導体装置内部に有していなくても半導体装置が単独で動作可能である場合などがあり、より小型の半導体装置を必要とする用途に向いている。
また、ユーザー側の都合で受動部品を後からマザーボード上の半導体装置の周囲に実装したいというケースもありうるので、そのような場合は、本実施の形態の構成が好ましい。製造方法についてはこれまでに述べた他の実施の形態とほぼ同様であるので割愛する。
また、図１７においては、演算処理プロセッサーデバイス１にヒートスプレッダー１５を有するデバイスを用いた例を示しているが、半導体装置を動作保証温度以下に冷却できるのであれば、ヒートシンク７が搭載された例や、あるいはヒートスプレッダー１５もヒートシンク７も無い構造であっても良いことは言うまでもない。
（実施の形態９）
図１８は、本発明の実施の形態９として、本発明の半導体装置を搭載したプリント基板を示す断面図である。図１８は、表面実装技術により、演算処理プロセッサーデバイス１、複数のメモリデバイス２、複数の受動部品を搭載したプリント回路基板を示している。
本発明の半導体装置は３次元実装を用いている。これまでデバイスの実装面積はそれぞれのデバイスの実装面積の和であったが、本発明によれば、図１８に示すようにほぼ演算処理プロセッサーデバイス１の外形サイズにすることができる。その結果、複数のメモリデバイス２の実装総面積、および複数の受動部品５の実装総面積の合計分、プリント回路基板２５を小型化でき、製造コストも安くできる。また、従来の表面実装では、実装面積が足りないこと、あるいは配線距離を短くしたいために、プリント回路基板２５に両面実装していたデバイスが、本発明を用いることにより片面実装で済まされるので、プリント回路基板２５の配線層数を減らすこともでき、その結果、プリント回路基板２５の製造コストを安くできる。
（実施の形態１０）
図を用いた説明は割愛するが、これまでに述べた本発明の半導体装置、または図１８に示す本発明の実施の形態９のような本発明の半導体装置を実装したプリント回路基板を用いて電子機器を組み立てれば、従来よりも小型の電子機器や、プリント回路基板の小型化や配線層数を減らすことができる。その結果、低コストな電子機器を実現することができる。適用する電子機器としては、例えば高精細な画像や３次元的に動く画像を画面に映し出す必要があるアミューズメント機器、家庭用ゲーム機、医療機器、パーソナルコンピューター、カーナビゲーション、車載モジュールなどが好適である。
（実施の形態１１）
図２８は、本発明の実施の形態１０の半導体装置の可撓性回路基板３の折り曲げ部の拡大断面図である。本発明の半導体装置の可撓性回路基板３では、可撓性回路基板３を支持体１６に沿って折り曲げる領域４１だけ、配線３の層数が可撓性回路基板３を折り曲げていない他の領域の配線３の層数よりも少なくなっている。一般に可撓性回路基板３では配線３の層数が増えると、配線材料（一般に金属材料）の体積が増えるため、可撓性回路基板３を折り曲げて支持体１６の表面に接着させるという工程が困難になる（可撓性回路基板の配線層数が増えると、折り曲げた時に、可撓性回路基板が元の形状に戻ろうとする反発力がより大きくなるので、支持体の表面に接着固定することが困難になる）。
この発明によれば、図２８に示すように可撓性回路基板３のうち、支持体１６に沿って折り曲げる領域４１の配線３の層数（図２８中では３層になっている）が、折り曲げられない他の領域の配線３の層数（図２８では４層になっている）よりも少なくなっているので、可撓性回路基板３が多層配線基板の場合でも、より容易に折り曲げが可能になり、組み立て歩留まりの高い半導体装置を実現することができる。
図２８では一例だけを示したが、例えば支持体に沿って折り曲げる領域４１の配線３の層数が１層または２層であっても構わない。
また支持体に沿って折り曲げる領域４１のうち配線３の層数を他の領域よりも少なくする場所は、特に限定されることは無いが、可撓性回路基板３を折り曲げた時に、支持体１６から最も遠い位置にある最も外側４３の配線層を無くすことが好ましい。可撓性回路基板３を折り曲げた時に外側４３に位置する配線層が最も機械的に伸ばされるので断裂しやすが、外側４３に位置する配線を無くすことにより配線が断裂するという不具合を改善できる。
以上、実施の形態を複数述べたが、その他、本発明はその要旨を超えない限り、上記の実施の形態に限定されるものではないことは言うまでも無い。
【実施例】
【０００９】
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳しく説明するが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではない。
（実施例１）
本発明の半導体装置を製造するために、
図１９Ａに示すようなＢＧＡタイプのＤＤＲ−ＤＲＡＭパッケージ（外形サイズ：約１３ｍｍ×１３ｍｍ×高さ０．７ｍｍ、メモリ容量：２５６Ｍｂｉｔ、外部クロック周波数：１６６ＭＨｚ、外部端子数：約１７０ピン、半田ボールピッチ：０．８ｍｍ）を４個と、図１９Ｂに示すようなＢＧＡタイプの３次元画像処理プロセッサーパッケージ（約３８ｍｍ×３８ｍｍ×高さ２．０ｍｍ、外部クロック周波数：１６６ＭＨｚ、外部端子数：約８００ピン、半田ボールピッチ：１．２７ｍｍ）を１個と、１００５タイプのチップコンデンサ（１．０ｍｍ×０．５ｍｍ）を１６個（１００ｐＦ〜１００ｎＦ）と、１００５タイプのチップ抵抗（３３Ω：１．０ｍｍ×０．５ｍｍ）を４個と、図１９Ｃに示すようなＡｌから成る支持体（４４ｍｍ×４４ｍｍ×厚さ１．３ｍｍ）を１個と、
図１９Ｄに示すような配線層数が４層の可撓性回路基板（外形サイズ約４４ｍｍ×９１ｍｍ×厚さ０．１４ｍｍ）を１個と、本発明の半導体装置の外部端子として用いる半田ボールとして、直径約０．８ｍｍのＳｎＡｇＣｕはんだボールを約８００個用意した。
ここでＤＤＲ−ＤＲＡＭパッケージは、図１９Ａに示すようにパッケージ内部にＤＤＲ−ＤＲＡＭのベアチップ２８が平面的に並んで２つ実装されているものを用いた。また、ＤＤＲ−ＤＲＡＭパッケージには、ＤＤＲ−ＤＲＡＭパッケージ内の各ベアチップ２８におけるデータ端子（一般的にＤＱと表示されている端子）がそれぞれ独立してＤＤＲ−ＤＲＡＭパッケージの外部端子（図１９Ａ中では、はんだバンプ（ボール）８が外部端子となる）と電気的に接続された仕様のものを用いた。２つのＤＤＲ−ＤＲＡＭベアチップのデータ端子をそれぞれ共通に接続しないで、このように独立させることにより（外部端子数はその分増える）、データバス幅を広げて、より高速な信号伝送を実現させることができる。また、図１９Ｄに示すように、可撓性回路基板３の第１の面１０には、あらかじめ支持体４の表面に接着させる箇所に対応する部分に、接着層２９として厚さ２５μｍの熱可塑性の接着シートを貼っておいた。熱可塑性シートには約１５０℃以上で接着できる材料を用いた。また、支持体は、貫通穴が設けられたＡｌ板とＡｌ平板とをスポット溶接で部分的に接続させて作製した。
先ず、可撓性回路基板の第１の面の外部電極上にクリームはんだ（はんだペースト）を塗布し、フリップチップ実装マウンター、およびチップマウンターを用いて、それぞれＤＤＲ−ＤＲＡＭパッケージおよびチップコンデンサとチップ抵抗を可撓性回路基板に仮搭載した。その後、リフロー装置を用いてこれらのデバイスを可撓性回路基板とはんだ接続させた。
次に、ＤＤＲ−ＤＲＡＭパッケージ、チップコンデンサ、チップ抵抗を囲うように支持体を可撓性回路基板の第１の面の外部電極（グランドと接続されている外部電極）に導電性接着剤を用いて接着させた。支持体と可撓性回路基板との接着は、実装マウンターを用いて行った。
次に、サンプルを１８０℃に加熱したヒーターステージ上に吸着固定させ、加圧ツールを用いて可撓性回路基板を支持体の２辺で折り曲げ、支持体の表面に接着させ、複数のＤＤＲ−ＤＲＡＭパッケージと複数のコンデンサ、抵抗を支持体で囲い、支持体の周りに可撓性回路基板を接着させたパッケージを作製した。このようにして作製したパッケージの面のうち、ＤＤＲ−ＤＲＡＭパッケージの外部端子面側に演算処理プロセッサーパッケージを重ね、ＤＤＲ−ＤＲＡＭパッケージの外部端子の表裏反対側の面に、半導体装置の外部端子となるはんだボールをフラックスで仮搭載した後、リフロー炉に投入してはんだ接続を行い、図１９Ｅに示す半導体装置を完成させた。
こうして作製した半導体パッケージの外形寸法は、約４４ｍｍ×４４ｍｍ×高さ４ｍｍであった。また、外形サイズが大きいことにもかかわらず、組み立て性は良好であり、パーソナルコンピューター（ＰＣ）のマザーボードに搭載したところ、通常の製品どおりの画像が立ち上がることを確認できた。
また、本実施例を用いることにより、パーソナルコンピューターのマザーボードの面積を小さくすることができた。尚、図１９Ｅでは省略しているが、本実施例１の半導体装置をパーソナルコンピューターのマザーボードに実装した後、ヒートスプレッダー１５上にヒートシンクを導電性接着剤で接着させた。
（実施例２）
本発明の半導体装置を製造するために、支持体には、図１９Ｆに示すように一方の表面上にＡｌの突起が複数設けられ、且つ貫通穴が設けられたＡｌ板２１と、複数の貫通穴が設けられた平板とを、「突起−貫通穴」の部分を接続させることによって作製した支持体を作製した。このような支持体を用いて、その他は実施例１と同じ資材、および製造方法を用いて半導体装置を製造した。
こうして作製した半導体パッケージの組み立て性は実施例１と同様に良好であり、パーソナルコンピューター（ＰＣ）のマザーボードに搭載したところ、通常の製品どおりの画像が立ち上がることを確認できた。
また実施例１で用いた支持体よりも、上記の方法で作製した支持体の方がより安く製造でき、実施例１の半導体装置よりも低コストな半導体装置を実現することができた。
以上、本発明の実施例について述べたが、本発明は前記実施例に限定されるものではなく、発明の要旨を逸脱しない範囲でさらに多くの改変を施しえるのは言うまでも無いことである。
以上、実施の形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施の形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００８年３月２８日に出願された、日本出願特願２００８−０８７１３８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１Ａ】
2009119904.tif 000003
【図１Ｂ】
2009119904.tif 000004
【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
2009119904.tif 000031
【図１９Ａ】
2009119904.tif 000032
【図１９Ｂ】
2009119904.tif 000033
【図１９Ｃ】
2009119904.tif 000034
【図１９Ｄ】
2009119904.tif 000035
【図１９Ｅ】
2009119904.tif 000036
【図１９Ｆ】
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【図２０】
2009119904.tif 000038
【図２１】
2009119904.tif 000039
【図２２】
2009119904.tif 000040
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【手続補正書】
【提出日】平成21年7月27日(2009.7.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（削除）
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
（削除）
【請求項５】
（削除）
【請求項６】
（削除）
【請求項７】
（削除）
【請求項８】
（削除）
【請求項９】
（削除）
【請求項１０】
（削除）
【請求項１１】
（削除）
【請求項１２】
（削除）
【請求項１３】
（削除）
【請求項１４】
（削除）
【請求項１５】
（削除）
【請求項１６】
（削除）
【請求項１７】
（削除）
【請求項１８】
（削除）
【請求項１９】
（削除）
【請求項２０】
（削除）
【請求項２１】
（削除）
【請求項２２】
（削除）
【請求項２３】
（削除）
【請求項２４】
（削除）
【請求項２５】
（削除）
【請求項２６】
（削除）
【請求項２７】
（削除）
【請求項２８】
（削除）
【請求項２９】
（削除）
【請求項３０】
少なくとも１つ以上の溝を有する板状の支持体と、
前記支持体の溝の設けられた面とその裏面の少なくとも一部分を覆い、少なくとも一つ以上の電子部品を実装可能な可撓性回路基板と、
前記可撓性回路基板上で、前記支持体の溝に対向する領域に実装された、少なくとも１つ以上の第１の電子部品と、
前記可撓性回路基板上で、前記支持体の溝に対向する面と反対側の面に実装された、少なくとも１つ以上の第２の電子部品と、
前記支持体のうち、溝が設けられた面と表裏反対側の面を覆う前記可撓性回路基板上に実装されたはんだバンプとを含むことを特徴とする半導体装置。
【請求項３１】
前記第２の電子部品の消費電力の方が、前記第１の電子部品の消費電力よりも大きいことを特徴とする請求項３０に記載の半導体装置。
【請求項３２】
前記第２の電子部品の実装面積の方が、前記第１の電子部品の実装面積よりも大きいことを特徴とする請求項３０に記載の半導体装置。
【請求項３３】
前記第２の電子部品が演算処理プロセッサーデバイスであることを特徴とする請求項３０に記載の半導体装置。
【請求項３４】
前記演算処理プロセッサーデバイスが、画像処理プロセッサーデバイスであることを特徴とする請求項３３に記載の半導体装置。
【請求項３５】
前記第１の電子部品がメモリデバイス、または抵抗、コンデンサ、インダクタのうち少なくとも１種以上を含む受動部品、のうち少なくとも１つを含んでいることを特徴とする請求項３０に記載の半導体装置。
【請求項３６】
前記第１の電子部品のうち少なくとも１つがＤＲＡＭであることを特徴とする請求項３０に記載の半導体装置。
【請求項３７】
前記第１の電子部品が複数のメモリデバイスであり、且つそれらの少なくとも１つがマルチチップパッケージ、または互いに積層されたパッケージ・オン・パッケージ構造であることを特徴とする請求項３０に記載の半導体装置。
【請求項３８】
前記第２の電子部品がヒートスプレッダーおよびヒートシンクのうち少なくともどちらかを有することを特徴とする請求項３０に記載の半導体装置。
【請求項３９】
前記第２の電子部品にはヒートシンクが取り付けられ、前記ヒートシンクは半導体装置全体を覆うような形状であることを特徴とする請求項３０に記載の半導体装置。
【請求項４０】
前記第１の電子部品および前記第２の電子部品のうち少なくとも１つがＢＧＡタイプのパッケージであることを特徴とする請求項３０に記載の半導体装置。
【請求項４１】
前記支持体は金属材料からなり、前記可撓性回路基板のグランドと電気的に接続されていることを特徴とする請求項３０に記載の半導体装置。
【請求項４２】
前記支持体の少なくとも一部が４２アロイ、コバール等のＮｉを含んだ合金、セラミックス、およびＳｉのうちいずれかの材料で構成されていることを特徴とする請求項３０に記載の半導体装置。
【請求項４３】
前記支持体は、前記第１の電子部品を収容するための少なくとも１つ以上の貫通穴が設けられた少なくとも１枚以上の板と、１枚の平板とを積層して作製されていることを特徴とする請求項３０に記載の半導体装置。
【請求項４４】
前記支持体を構成する材料のうち少なくとも貫通穴が設けられた板の部分は、４２アロイ、コバール等のＮｉを含んだ合金を用いて作製されていることを特徴とする請求項４３に記載の半導体装置。
【請求項４５】
前記支持体を構成する材料のうち少なくとも１枚の平板は、アルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、およびＳｉのうちいずれかの材料で作製されたものであることを特徴とする請求項４３に記載の半導体装置。
【請求項４６】
前記支持体を構成している積層された材料は、少なくとも一部が互いに導電性材料または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されていることを特徴とする請求項４３に記載の半導体装置。
【請求項４７】
前記支持体を構成している積層された材料のうち、一方の材料の表面には突起が形成されており、前記材料と互いに重なり合うもう一方の材料には前記突起を受け入れる貫通穴または溝が形成されており、積層された材料どうしが突起と貫通穴または溝の部分で接続されていることを特徴とする請求項４３に記載の半導体装置。
【請求項４８】
前記支持体の溝の周囲に１つ以上の貫通穴が設けられていることを特徴とする請求項３０に記載の半導体装置。
【請求項４９】
前記支持体を構成している貫通穴が設けられた板における貫通穴の周囲、および前記支持体を構成している１枚の平板内、のうち少なくともいずれかの箇所に１つ以上の貫通穴が設けられていることを特徴とする請求項４３に記載の半導体装置。
【請求項５０】
前記第１の電子部品と前記支持体とが、熱伝導材料を介して接触していることを特徴とする請求項３０に記載の半導体装置。
【請求項５１】
前記可撓性回路基板のうち前記第１の電子部品を実装する面の一部に、前記支持体の表面に接着させるための熱可塑性接着樹脂フィルムまたは硬化処理前の熱硬化性接着樹脂フィルムが貼り付けられていることを特徴とする請求項３０に記載の半導体装置。
【請求項５２】
前記可撓性回路基板のうち、前記支持体に沿って折り曲げる領域の配線層数が、折り曲げない他の領域の配線層数よりも少ないことを特徴とする請求項３０に記載の半導体装置。
【請求項５３】
請求項３０に記載の半導体装置を搭載したプリント回路基板。
【請求項５４】
請求項５３に記載のプリント回路基板を搭載した電子機器。
【請求項５５】
請求項３０に記載の半導体装置を搭載した電子機器。
【請求項５６】
（ａ）可撓性回路基板の一方の面に第１の電子部品を実装する工程と、
（ｂ）前記第１の電子部品を収容するための溝を有する支持体を、前記第１の電子部品を覆うように前記可撓性回路基板の前記一方の面に実装する工程と、
（ｃ）前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、前記支持体の少なくとも１つ以上の側面と、前記支持体の表面のうち溝が形成されている面の表裏反対面の少なくとも一部を包み、前記可撓性回路基板を前記支持体の表面の少なくとも一部に接着させる工程と、
（ｄ）前記可撓性回路基板のうち前記第１の電子部品が実装された面と表裏反対側の面に第２の電子部品を実装する工程と、
（ｅ）前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板上にはんだバンプを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５７】
前記（ａ）の工程と前記（ｂ）の工程、または前記（ｄ）の工程と前記（ｅ）の工程が同時に行われることを特徴とする請求項５６に記載の半導体装置の製造方法。
【国際調査報告】
2009119904.tif 000047
2009119904.tif 000048