(57)【要約】画像センサにおける偽電荷から暗補正ピクセルを分離するためのバリア。前記バリアは、電圧源端子に電気的に接続された基板に電荷吸収領域を備える。電荷吸収領域は、ピクセルアレイの暗補正領域を完全に取り囲む。電荷吸収領域は、側方拡散によって発生するキャリア、及び、シリコン基板の底部及びその他の源から反射された近赤外及び赤外光を吸収する。この吸収領域は、キャリアが、暗補正ピクセルセルへ吸収されること及び画像補正歪曲効果を引き起こすことを防止する。【選択図】図５
2009505437.tif 000002
【特許請求の範囲】
【請求項１】
ピクセルアレイであって、
基板上の複数のアクティブアレイピクセルと、
前記基板上の複数の暗補正ピクセルと、
キャリアを吸収するための、前記複数の暗補正ピクセルに隣接するインプラント領域とを備える、ピクセルアレイ。
【請求項２】
前記インプラント領域は、ｎ型導電性を有し、電圧源に接続される、請求項１に記載のピクセルアレイ。
【請求項３】
前記インプラント領域は、少なくとも前記複数の暗補正ピクセルと前記基板の底部との間に位置する、請求項１に記載のピクセルアレイ。
【請求項４】
前記インプラント領域は、少なくとも前記複数の暗補正ピクセルと前記複数のアクティブアレイピクセルとの間に位置する、請求項１に記載のピクセルアレイ。
【請求項５】
更に、前記複数の暗補正ピクセルと前記インプラント領域との間の接地電圧への接続部を備える、請求項１に記載のピクセルアレイ。
【請求項６】
前記インプラント領域は、前記複数の暗補正ピクセルを取り囲む連続領域である、請求項４に記載のピクセルアレイ。
【請求項７】
前記インプラント領域は、前記複数の暗補正ピクセルと前記基板の底部との間の第１の領域と、前記複数の暗補正ピクセルと前記複数のアクティブアレイピクセルとの間の第２の領域を備える、請求項４に記載のピクセルアレイ。
【請求項８】
前記第１の領域は、前記第２の領域に接続されていない、請求項７に記載のピクセルアレイ。
【請求項９】
前記第２の領域は、前記第１の領域よりも高いドーピング濃度を有する、請求項７に記載のピクセルアレイ。
【請求項１０】
前記第２の領域は、約１×１０１７アトム／ｃｍ３乃至約１×１０１８アトム／ｃｍ３の範囲内のドーピング濃度を有し、前記第１の領域は、約１×１０１５アトム／ｃｍ３乃至約１×１０１７／ｃｍ３の範囲内のドーピング濃度を有する、請求項９に記載のピクセルアレイ。
【請求項１１】
前記第２の領域は、側部及び底部に約１×１０１６アトム／ｃｍ３乃至約１×１０１７アトム／ｃｍ３のドーパント濃度を有するインプラント領域を有する、請求項７に記載のピクセルアレイ。
【請求項１２】
前記第２の領域は、前記第１の領域と等しいドーピング濃度を有する、請求項７に記載のピクセルアレイ。
【請求項１３】
前記第２の領域は、前記第１の領域より低いドーピング濃度を有する、請求項７に記載のピクセルアレイ。
【請求項１４】
前記第２の領域は、互いに離間した複数の開口を有する、請求項７に記載のピクセルアレイ。
【請求項１５】
画像センサであって、
入射光から画像信号を発生するための、基板上のアクティブアレイ領域と、
暗電流及び行方向の一時的なノイズを補正するために暗補正信号を発生するための、前記基板上の暗補正領域と、
前記アクティブアレイ領域からの側方拡散からキャリアを吸収するための、前記暗補正領域を取り囲む外周分離構造と、
前記基板の下部を介して移動するキャリアを吸収するための、前記暗補正領域と前記基板の底部との間の、下方分離構造と
を備える、画像センサ。
【請求項１６】
前記下方分離構造は、第１のドーピング濃度を有する第１のｎ型インプラントである、請求項１５に記載の画像センサ。
【請求項１７】
前記外周分離構造は、第２のドーピング濃度を有する第２のｎインプラント領域と、側部及び底部が前記第２のｎインプラント領域を取り囲む第３のドーピング濃度を有するｎウェル領域とを備える、請求項１６に記載の画像センサ。
【請求項１８】
前記外周分離構造は、前記下方分離構造と接触している、請求項１５に記載の画像センサ。
【請求項１９】
前記外周分離構造は、前記下方分離構造に接触していない、請求項１５に記載の画像センサ。
【請求項２０】
前記第１のドーピング濃度は、約１×１０１５アトム／ｃｍ３乃至約１×１０１８アトム／ｃｍ３の範囲内であり、前記第２のドーピング濃度は、約１×１０１７アトム／ｃｍ３乃至約１×１０１８アトム／ｃｍ３の範囲内であり、前記第３のドーピング濃度は、約１×１０１６アトム／ｃｍ３乃至約１×１０１７アトム／ｃｍ３の範囲内である、請求項１７に記載の画像センサ。
【請求項２１】
前記外周分離構造は、電圧源に接続される、請求項１５に記載の画像センサ。
【請求項２２】
前記下方分離構造は、複数の離間した開口を有する、請求項１５に記載の画像センサ。
【請求項２３】
画像プロセッサシステムであって、
プロセッサと、
画像センサと
を備え、前記画像センサは、
基板上のピクセルセルのアクティブアレイと、
前記基板上の暗補正領域と、
キャリアを吸収するための、前記暗補正領域に隣接するインプラント領域と
を備える、画像プロセッサシステム。
【請求項２４】
前記インプラント領域は、電圧源に接続される、請求項２３に記載の画像プロセッサシステム。
【請求項２５】
前記インプラント領域は、ｎ型導電性を有する、請求項２３に記載の画像プロセッサシステム。
【請求項２６】
前記インプラント領域は、不連続のドーピング濃度を有し、第１のドーピング濃度を有
する少なくとも１つの第１のセクション及び第２のドーピング濃度を有する第２のセクションを備える、請求項２３に記載の画像プロセッサシステム。
【請求項２７】
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高い、請求項２６に記載の画像プロセッサ。
【請求項２８】
前記インプラント領域は、少なくとも１つの開口を有する、請求項２３に記載の画像プロセッサ。
【請求項２９】
ピクセルアレイを形成する方法であって、当該方法は、
基板を設ける動作と、
ピクセルのアクティブアレイを形成する動作と、
ピクセルの前記アクティブアレイの少なくとも１つの側部に複数の暗補正ピクセルを形成する動作と、
前記複数の暗補正ピクセルの下の前記基板に、水平なドーピングインプラントを形成する動作と、
前記複数の暗補正ピクセルとピクセルの前記アクティブアレイとの間で、前記複数の暗補正ピクセルの外周周りの前記基板に、垂直なドーピングインプラントを形成する動作と、
前記垂直なインプラントに電圧源を連結する接続部を形成する動作と
を備える、方法。
【請求項３０】
更に、前記垂直なドーピングインプラントの側部及び底部の周囲に、それらと接触して、第１の導電性を有するウェルを形成する動作を備える、請求項２９に記載の方法。
【請求項３１】
水平なドーピングインプラントを形成する前記ステップ及び前記ウェルを形成する前記ステップは、互いに接触するべき前記水平ドーピングインプラントと前記ウェルを形成することを含む、請求項３０に記載の方法。
【請求項３２】
水平なドーピングインプラントを形成する前記ステップ及び前記ウェルを形成する前記ステップは、前記水平ドーピングインプラントが前記ウェルと接触しないように前記水平ドーピングインプラントを形成することを含む、請求項３０に記載の方法。
【請求項３３】
水平なドーピングインプラントを形成する前記ステップ及び前記ウェルを形成する前記ステップは、互いに接触しないように前記水平ドーピングインプラントと前記ウェルを形成することを含む、請求項２９に記載の方法。
【請求項３４】
前記第１の導電性は、ｎ型導電性である、請求項３０に記載の方法。
【請求項３５】
前記第１の導電性は、ｐ型導電性である、請求項３０に記載の方法。
【請求項３６】
ピクセルアレイであって：
基板上の複数のアクティブアレイピクセルと、
前記基板上の複数の暗補正ピクセルと、
キャリアを吸収するための、前記複数の暗補正ピクセルの下の前記基板の底部領域と、
キャリアを吸収するための、前記複数の暗補正ピクセルを取り囲む前記基板の周囲領域と
を備える、ピクセルアレイ。
【請求項３７】
前記底部領域は、前記周囲領域に接続されない、請求項３６に記載のピクセルアレイ。
【請求項３８】
前記底部領域は、前記周囲領域に接続される、請求項３６に記載のピクセルアレイ。
【請求項３９】
前記底部領域は、複数の離間した開口を有する、請求項３６に記載のピクセルアレイ。
【請求項４０】
前記周囲領域は、第１のドーピング濃度を有する第１の領域と、第２のドーピング濃度を有し、側部及び底部で前記第１の領域を取り囲む第２の領域とを有する、請求項３６に記載のピクセルアレイ。
【請求項４１】
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも大きい、請求項３７に記載のピクセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの分野に関し、特に、画像センサのための改良された電荷分離技術に関する。
【背景技術】
【０００２】
画像センサは、一般に、ピクセルセルのアレイを含む。各ピクセルセルは、アレイに入射する光を電気信号に変換するための光変換デバイスを含む。画像センサは、典型的に、アレイのデバイスを制御するため及び電気信号をデジタル画像に変換するための周辺回路も含む。
【０００３】
図１は、典型的なＣＭＯＳ画像センサ１０の一部の平面図ブロック図である。画像センサ１０は、列及び行に配列されたピクセルセル（図示せず）のアレイ１１を含む。アレイ１１は、アクティブアレイ領域１２にピクセルセル２０（図２Ａ）を、暗補正領域１３にノイズ又は暗補正のために使用されるピクセルセル２０’（図３）を含む。図２Ａは、典型的なピクセルセル２０の概略図であり、図２Ｂは、ピクセルセル２０の平面図である。暗補正ピクセルセル２０’は、同一の構造を有し、アクティブアレイピクセルセル２０と同様の方法で動作する。従って、暗補正ピクセルセル２０’は、図２Ａに示されるように構成されることができる。
【０００４】
図３において１４として描かれる、例えば、金属層、黒色フィルタアレイ、又はあらゆる不透明材料によって、光が暗補正ピクセルセル２０’の光変換デバイスに到達することを妨げる点以外は、暗補正領域１３はアクティブアレイ領域１２と同様である。暗補正ピクセルセル２０’からの信号は、ピクセルセル２０からの信号から暗補正ピクセルセル２０’によって発生した信号を減算することによって、画像センサ１０によって生成された結果の画像を調整するために使用される、アレイ１１の暗補正レベルを決定するために使用されることができ、画像キャプチャのために使用される。
【０００５】
図２Ａ及び２Ｂに例示されるピクセルセル２０は、典型的なＣＭＯＳ４トランジスタ（４Ｔ）ピクセルセルである。典型的に、ピクセルセル２０は、図３に概略的に示されるように、基板の表面に形成される。当該技術において知られるように、ピクセルセル２０は、光の光子を受け取ってそれら光子を電子電荷に変換することによって機能する。この動作のために、ピクセルセル２０の各々は、光変換デバイス２１を含み、光変換デバイス２１は、埋め込みフォトダイオードであるが、フォトゲート、フォトコンダクタ、又はその他の感光性デバイスであることができる。フォトダイオード光変換デバイス２１は、典型的に、ｎ型フォトダイオード電荷蓄積領域２２及びｐ型表面層を含む。
【０００６】
各ピクセルセル２０は、転送トランジスタ２７も含み、転送トランジスタ２７は、そのゲート２７ａで転送制御信号ＴＸを受け取る。転送トランジスタ２７は、フォトダイオード光変換デバイス２１と浮遊拡散領域２５との間に接続される。動作中、ＴＸ信号は、転送トランジスタ２７を作動して、電荷蓄積領域２２からの電荷を浮遊拡散領域２５へ転送させる。
【０００７】
ピクセルセル２０は、更に、リセットトランジスタ２８を含み、リセットトランジスタ２８は、そのゲート２８ａでリセット制御信号ＲＳＴを受け取る。リセットトランジスタ２８は、浮遊拡散領域２５に接続され、コンタクト２３を介して電圧源、Ｖａａ  ｐｉｘに結合されたソース／ドレイン領域６０を含む。ＲＳＴ信号に応答して、リセットトランジスタ２８が作動されて、電源電圧、Ｖａａ  ｐｉｘを介して所定の電荷レベルに拡散領
域２５をリセットする。
【０００８】
コンタクト２３を介して浮遊拡散領域２５に結合されたゲート２９ａを有するソースフォロワトランジスタ２９は、拡散領域２５から電荷レベルを受け取って増幅する。ソースフォロワトランジスタ２９は、電源電圧Ｖａａ  ｐｉｘに結合された第１のソース／ドレイン領域６０、及び行選択トランジスタ２６に接続された第２のソース／ドレイン領域６０も含む。行選択トランジスタ２６は、そのゲート２６ａで行選択制御信号ＲＯＷ＿ＳＥＬを受け取る。ＲＯＷ＿ＳＥＬ信号に応答して、行選択トランジスタ２６は、ピクセルセル２０を、行選択トランジスタ２６のソース／ドレイン領域６０に結合された列ライン２２に結合する。行選択トランジスタ２６ａが作動されると、出力電圧が、列ライン２２を介してピクセルセル２０から出力される。
【０００９】
再度図１を参照すると、アレイ１１のピクセルセルが入射光に応答して電荷を発生させた後、電荷レベルを示す電気信号が読み出されてアレイ１１の周辺の回路１５によって処理される。周辺回路１５は、典型的に、アレイ１１における特定の行及び列を作動するための行選択回路１６及び列選択回路１７；及び、アナログ信号処理回路、アナログ・デジタル変換回路、及びデジタル論理処理回路を含むことができる、その他の周辺回路１８を含む。周辺回路１５は、図１に示すように、アレイ１１に隣接して位置することができる。
【００１０】
高品質画像を得るために、アレイ１１の正確な暗補正レベルを得ることが重要である。従来の画像センサ１０において直面する一つの問題は、図１の線Ｘ‐Ｘに沿う断面である図３に示すように、アクティブアレイピクセルセル２０を包含するアレイの領域１２に入っていく光子によって引き起こされる、暗電流ピクセルセル２０’によって生成された信号への干渉である。暗補正領域１３は、シールド１４によって入射光から保護される。８００〜１５００μｍの近赤外又は赤外光等の、より長い波長光は、基板５の底部９から反射され、暗補正ピクセルセル２０’によって吸収される可能性があるキャリアＢを発生させる可能性がある。加えて、非常に明るい光が、暗補正領域１３に隣接するアクティブアレイピクセルセル２０に入射すると、ブルーミングが発生し、キャリアＡによって表されるアクティブアレイピクセルセル２０からの過剰電荷が、隣接する暗補正領域１３に移動して、その暗補正ピクセルセル２０’によって吸収される可能性がある。加えて、隣接する回路、例えば、周辺回路１５からの過剰電荷が、隣接する暗補正領域１３のピクセルセル２０’に移動して、そのピクセルセル２０’に干渉する可能性がある。
【００１１】
これらの原因等は、不正確な暗補正レベルを引き起こす。十分なキャリアが暗補正ピクセルセル２０’によって吸収されると、暗補正ピクセルセル２０’によって発生した信号は、人工的に高くなり、これらピクセル２０’の各々に対応するアクティブアレイ領域１２における行が過剰補正される。ピクセル２０’の各々に対応するアクティブアレイ領域１２における行は、ノイズ又は暗補正に実際必要な量よりも多い量減算された信号を有する。これは、不正確な暗補正レベルを引き起こし、結果として生じる画像の行バンディング及び行歪曲を引き起こす。明るい対象に対応して明るく見えるべき行であっても、暗い行が画像に出現する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、暗補正ピクセルセルへの干渉が減少された改良された画像センサを有することは有利である。
【課題を解決するための手段】
【００１３】
本発明の例示的な実施形態は、画像センサの暗補正ピクセルを分離するためのバリアを
提供する。前記バリアは、電圧源端子に電気的に接続された基板において電荷吸収領域を備える。電荷吸収領域は、ピクセルアレイの暗補正領域を完全に包囲する。電荷吸収領域は、側方拡散によって発生するキャリア、シリコン基板の底部から反射された近赤外及び赤外光、及び暗補正ピクセルへ拡散する可能性があるその他の源からの電荷を吸収する。この吸収領域は、キャリアが、暗補正ピクセルセルに吸収され、行バンディング及びその他の画像歪みの影響を引き起こすことを防止する。
【００１４】
本発明の前述及びその他の利益は、添付の図面を参照して以下に提供される例示的な実施形態の詳細な記述からより明らかになる。
【発明を実施するための最良の形態】
【００１５】
以下の詳細な記述において、添付の図面を参照し、その図面は、詳細な記述の一部を形成し、本発明が実践される具体的な実施形態を例示する。図面において、同様の参照番号は、各図面を通して実質的に同様なコンポーネントを表す。これらの実施形態は、十分に詳細に記述され、当業者が本発明を実施できるようにし、また、その他の実施形態が利用されること、及び、構造的、論理的、電気的変更が本発明の精神及び範囲から逸脱することなくなされることは、理解されるべきである。
【００１６】
”ウエハ”及び”基板”という用語は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、又はシリコン・オン・サファイア（ＳＯＳ）技術、ドープ及び非ドープ半導体、ベース半導体基板によって支持されたシリコンのエピタキシャル層、及びその他の半導体構造を含むものとして理解されるべきである。更に、以下の記述において“ウエハ”及び“基板”に言及するとき、前の処理ステップを利用して、ベース半導体の構造又は基板における領域又は接合を形成する。加えて、半導体は、シリコンベースである必要はないが、シリコンゲルマニウム、ゲルマニウム、又はガリウムヒ素ベースが可能である。
【００１７】
”ピクセル”又は”ピクセルセル”という用語は、電磁放射線を電気信号に変換するための光変換デバイスを包含するピクチャエレメント（画像要素）ユニットセルをいう。
【００１８】
図面を参照すると、図４は、本発明の例示的実施形態に従って構成された画像センサ４００の平面図を描く。画像センサ４００は、列及び行に配列されたピクセルセルのアレイ４１１を含む。アレイ４１１は、アクティブアレイ領域４１２にピクセルセル４２０（図５）を、暗補正領域４１３にピクセルセル４２０’を含み、ピクセルセル４２０’は、ノイズからの追加的な防御を有する一方で、行方向のノイズ（row-wise noise）又は暗補正のために使用される。
【００１９】
アレイ４１１のピクセルセルが、入射光に応答して電荷を発生した後、電荷レベルを示す電気信号は読み出されてアレイ４１１の周辺の回路４１５によって処理される。周辺回路４１５は、典型的に、アレイ４１１における特定の行及び列を作動するための行選択回路４１６及び列選択回路４１７；及び、アナログ信号処理回路、アナログ・デジタル変換回路、及びデジタル論理処理回路を含むことができるその他の周辺回路１８を含む。周辺回路４１５は、アレイ４１１に隣接して位置することができる。画像センサ４００の構成は、単なる例示である。従って、画像センサ４００は、アレイ４１１に隣接した周辺回路４１５を含む必要はない。
【００２０】
図５は、図４の線Ｙ‐Ｙに沿うアレイ４１１の断面図である。図５は、暗補正領域４１３の一部及びアクティブアレイ領域４１２の一部を描いている。暗補正領域１３（図１及び３）のように、例示の暗補正領域４１３は、暗補正ピクセルセル４２０’を含む。入射光は、例えば金属層、黒色フィルタアレイ、又はあらゆる不透明材料からなるシールド４１４によって、暗補正領域４１３におけるピクセルセル４２０’の光変換デバイスに到達
することを妨げられる。暗補正領域４１３が３つの暗補正ピクセル４２０’を有するものとして示され、アクティブアレイ領域４１２が３つのピクセル４２０を有するものとして示されるが、当該例示は、単純化された断面図であること、及び、本発明は各領域に３つのピクセルを有するものに限定されないことは、留意すべきである。暗補正領域４１３及びアクティブアレイ領域４１２は両方とも、画像センサにとって望ましく且つ適するように、上記よりも多くの又は上記よりも少ないピクセルを有してもよい。
【００２１】
上述された自由電荷キャリアによって引き起こされる一時的なノイズからの保護は、アクティブアレイピクセルセル４２０におけるブルーミングによって引き起こされる側方拡散によって発生するキャリア又はシリコン基板４０５の底部４０９から反射される近赤外又は赤外光を吸収するための構造又は複数の構造を形成することによって、暗補正ピクセルセル４２０’に提供される。図５に描かれた実施形態では、キャリアを吸収するための２組の構造がある。第１のｎ型インプラント９が暗補正ピクセル４２０’の下方に形成されて、暗補正ピクセル４２０’の下方に効果的なキャリア吸収領域を提供する。第１のｎ型インプラント９は、シリコン基板のシリコン底部４０９から反射された光によって及びその他の源によって発生されたキャリアの影響を受けることから暗補正ピクセル４２０’を保護する。第２のｎ型インプラント７は、暗補正ピクセル４２０’の両側（又は外周）上に形成される。第２のｎ型インプラント７の回りにはｎウェル８も形成され、ｎウェル８がインプラント７と接触するようにする。この構成は、暗補正ピクセル４２０’を取り囲んでいる連続的なｎ型領域を提供して、暗補正ピクセル４２０’の周囲に効果的なキャリア吸収領域を提供する。
【００２２】
第２のｎ型インプラント７は、ｎウェル８及び第１のｎ型インプラント９よりも高ドーピング濃度でよく、ｎウェル８は、第１のｎ型インプラント９よりも高ドーピング濃度を有してもよい。第１のｎ型インプラント９は、暗補正ピクセル４２０’の真下のエピタキシャル層に発生するキャリアの低エネルギー蓄積を提供する。第２のｎ型インプラント７及びｎウェル８は、第１のｎ型インプラント９よりも高いドーピング濃度を有するので、キャリアは、第１のｎ型インプラント９からｎウェル８及び第２のｎ型インプラント７へ流出する。第２のｎ型インプラント７から、第２のｎ型インプラント７に接続された電源Ｖｃｃを介してキャリアが引き出される。第１のｎ型インプラント９のドーピング濃度は、約１×１０１５アトム／ｃｍ３乃至約１×１０１７アトム／ｃｍ３である。ｎウェル８のドーピング濃度は、約１×１０１６アトム／ｃｍ３乃至約１×１０１７アトム／ｃｍ３である。第２のｎ型インプラント７のドーピング濃度は、約１×１０１７アトム／ｃｍ３乃至約１×１０１８アトム／ｃｍ３である。ドーピング濃度、ピクセルアレイの構成に適したあらゆる濃度に修正して最適化されてもよい。
【００２３】
一例示的実施形態では、第１のｎ型インプラント９は、約０．８μｍ乃至約１．２μｍ、より好ましくは１．０μｍの深さｄに形成され、約０．５μｍの厚みｔを有する。ｎウェル８は、約０．５μｍの幅ｗを有する。しかしながら、第１のｎ型インプラント９は、あらゆる深さを有してよく、ｎウェル８は、ピクセルアレイの構成に適したあらゆる幅を有してよい。
【００２４】
本発明のその他の実施形態において、第１のｎ型インプラント５９は、図６に示すように、画像センサ５００の暗補正ピクセルセル５２０’の下に形成される。図５と同様に、図６に例示された実施形態が、各領域において３つのピクセルを有することに限定されないことは、留意すべきである。暗補正領域５１３及びアクティブアレイ領域５１２は両方とも、画像センサにとって望ましく且つ適するように、より多く又はより少ないピクセルを有してもよい。第１のｎ型インプラント５９は、暗補正ピクセル５２０’の下に形成される。第２のｎ型インプラント５７は、暗補正ピクセル５２０’の両側（又は外周）に形成される。ｎウェル５８は、第２のｎ型インプラント５７の下に形成され、ｎウェル５８
が、第２のｎ型インプラント５７のほかに第１のｎ型インプラント５９とも接触するようにする。これによって、暗補正ピクセルセル５２０’を取り囲む連続ｎ型領域が提供される。インプラント５７、５８、及び５９は、図６に対して上述されたように異なるドーピング濃度で形成され、第２のｎ型インプラント５７及びｎウェル５８は、第１のｎ型インプラント５９よりも高いドーピング濃度を有するようにする。或いは、インプラント５７、５８、及び５９は、等しい又はより低いドーピング濃度を有するように形成される。インプラント５７、５８、及び５９が電気的に接続されるので、キャリアは、第１のｎ型インプラント５９からｎウェル５８及び第２のｎ型インプラント５７へ流れ、また、キャリアは第２のｎ型インプラント５７へ接続された電源Ｖｃｃを介して引き出されるので、第２のｎ型インプラント５７から流れる。
【００２５】
その他の例示的実施形態を、図７〜９に例示する。図７は、底部が第１のｎ型インプラント６９の最上部まで延出するように形成されたｎウェル領域６８を例示する。図６の実施形態とは異なり、第１のｎ型インプラント６９の表面と接触する表面を有さないｎウェル６８がある。
【００２６】
図８は、底部が第１のｎ型インプラント７９の最下部に延出し、且つｎウェル領域７８の底部がｎ型インプラント７９の外縁と接触するように形成されたｎウェル領域７８を例示する。これによって、第１のｎ型インプラント７９の表面と接触する表面を有するｎウェル７８を有する暗補正ピクセル７２０’の周囲に連続的なｎ型領域を形成する。
【００２７】
図９は、交差するｎ型領域８０において第１のｎ型インプラント８９と交差するｎウェル領域８８を例示する。これによって、暗補正ピクセルセル８２０’の側部の周囲及び暗補正ピクセルセル８２０’の下方に連続的なｎ型領域を形成する。交差するｎ型領域８０のドーピング濃度は、ｎウェル領域８８及び第１のｎ型インプラント８９のドーピング濃度の合計でもよい。
【００２８】
暗補正ピクセルセルと基板の底部との間のｎ型領域に互いから離間した複数の開口を有することも可能である。しかしながら、暗補正ピクセルセルは、隣接する領域を介してキャリアを引き出す電源Ｖｃｃのため、ｎ型領域間の空間における空乏領域によって完全に包囲されていることに留意すべきである。
【００２９】
図５〜９の暗補正ピクセル４２０’、５２０’、６２０’、７２０’、８２０’は、それぞれ、空乏領域及び／又はｎウェル及びｎ型インプラント領域によって完全に包囲されるので、暗補正ピクセル４２０’、５２０’、６２０７、７２０’、８２０’は、もはやｐ型基板４０５、５０５、６０５、７０５、８０５の残りと連通していないので、暗補正ピクセル４２０’、５２０’、６２０’、７２０’、８２０’はあらゆる接地源から分離される。従って、ｐ＋コンタクト４が提供されて、暗補正領域４１３、５１３、６１３、７１３、８１３を接地に接続する。
【００３０】
ピクセルセル２０，２０’、４２０、４２０’、５２０、５２０’、６２０、６２０’、７２０、７２０’、８２０、８２０’の構成は、単に例示であること、及び、当該技術において知られるように様々な変更がなされてもよく、画像センサのピクセルセルがその他の構成を有してもよいことに、留意すべきである。例えば、本発明は、４トランジスタ（４Ｔ）ピクセルセル２０、２０’に関連して記述されるが、本発明は、異なる数のトランジスタを有するその他のピクセル回路に組み込まれてもよい。限定することなしに、そのような回路は、５トランジスタ（５Ｔ）ピクセルセル、６トランジスタ（６Ｔ）ピクセルセル、及び７トランジスタ（７Ｔ）、又はそれより多くのピクセルセルを含んでもよい。５Ｔ、６Ｔ、及び７Ｔのピクセルセルは、それぞれ、１つ以上のシャッタートランジスタ、変換利得トランジスタ、及びアンチブルーミングトランジスタ等の、１つ、２つ、又
は３つのトランジスタの追加によって４Ｔピクセルセルとは異なる。回路は、３トランジスタ（３Ｔ）ピクセルセルを含んでもよい。
【００３１】
また、上記の実施形態は、フォトセンサとしてｐ‐ｎ‐ｐ型フォトダイオードに関連して記述されるが、本発明は、それらの実施形態に限定されない。本発明は、その他の種類の光変換デバイスを採用するイメージャに対する適用性も有する。加えて、記述且つ例示された上記の実施形態は、ｐ型基板及びｎ型インプラントを有するが、本発明はｐ型基板に限定されない。本発明は、同様に、ｐ型インプラントを有するｎ型基板に対して適用可能である。
【００３２】
図１０は、ＣＭＯＳイメージャ４００のブロック図を例示する。イメージャ４００は、アクティブアレイ領域４１２及び暗補正領域４１３を有するピクセルアレイ４１１を含む。アレイ４１１における各行のピクセルは、行選択線によって全て同時にオンされ、各列のピクセルは、列選択線によって選択的に出力される。複数の行及び列線がアレイ４１１全体に提供される。
【００３３】
行線は、行アドレスデコーダ３０に応答して行ドライバ３２によって選択的に作動され、列選択線は、列アドレスデコーダ３４に応答して列ドライバ３６によって選択的に作動される。このようにして、行及び列アドレスが各ピクセルに提供される。ＣＭＯＳイメージャ４００は、制御回路４０によって作動され、制御回路４０は、ピクセル読み出しのため適切な行及び列線を選択するためのアドレスデコーダ３０、３４、及び、選択された行及び列線の駆動トランジスタに駆動電圧を印加する行及び列ドライバ回路３２、３６を制御する。
【００３４】
各列は、サンプリングキャパシタを含み、各選択されたピクセルのピクセルリセット信号Ｖｒｓｔ及びピクセル画像信号Ｖｓｉｇを読み出す列ドライバ３６に関連するサンプルホールド（Ｓ／Ｈ）回路３８を切替える。差分信号（Ｖｒｓｔ−Ｖｓｉｇ）が、各ピクセルについて差動増幅器４２によって生成される。前記信号は、アナログ・デジタル変換器４５（ＡＤＣ）によってデジタル化される。アナログ・デジタル変換器４５は、デジタル化されたピクセル信号を、デジタル画像出力を形成する画像プロセッサ５０へ供給する。
【００３５】
図１１は、本発明の実施形態に従うシールドされた暗補正ピクセルセルを有する図４の画像センサ４００を含むプロセッサベースのシステム１０００を例示する。プロセッサベースのシステム１０００は、画像センサデバイスを含むデジタル回路を有するシステムの例示である。限定することなしに、そのようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシン・ビジョン、車両ナビゲーション、テレビ電話、監視システム、オートフォーカスシステム、星追跡システム、動き検出システム、画像安定化システム、及びイメージャを採用するその他のシステムを含む。
【００３６】
プロセッサベースのシステム１０００、例えば、カメラシステムは、一般的に、バス１０６３を介して入力／出力（Ｉ／Ｏ）デバイス１０６１と通信する、マイクロプロセッサ等の、中央処理装置（ＣＰＵ）１０６０からなる。画像センサ４００も、バス１０６３を介してＣＰＵ１０６０を通信する。プロセッサベースのシステム１０００は、ランダムアクセスメモリ（ＲＡＭ）１０６２も含み、バス１０６３を介してＣＰＵ１０６０と通信するフラッシュメモリなどのリムーバブルメモリ１０６４を含むこともできる。画像センサ４００は、単一の集積回路上又はプロセッサとは異なるチップ上に、メモリストレージを有し又は有さずに、ＣＰＵやデジタル信号プロセッサ等のプロセッサ又はマイクロプロセッサと組み合わせてもよい。
【００３７】
上記の記述及び図面は、例示であり、本発明の目的、特徴及び利益を達成する好適な実
施形態を例示することに再度留意すべきである。本発明を、例示された実施形態に限定することは意図していない。請求項の精神及び範囲内の本発明の改良は、本発明の一部と見なされるべきである。
【図面の簡単な説明】
【００３８】
【図１】従来の画像センサの平面図ブロック図である。
【図２Ａ】従来のＣＭＯＳピクセルセルの概略図である。
【図２Ｂ】図２Ａのピクセルセルの平面図である。
【図３】線Ｘ‐Ｘに沿う、図１の画像センサの断面図である。
【図４】本発明の例示的実施形態に従う画像センサの平面図ブロック図である。
【図５】線Ｙ‐Ｙに沿う、図４の画像センサの実施形態の断面図である。
【図６】線Ｙ‐Ｙに沿う、図４の画像センサのその他の実施形態の断面図である。
【図７】線Ｙ‐Ｙに沿う、図４の画像センサのその他の実施形態の断面図である。
【図８】線Ｙ‐Ｙに沿う、図４の画像センサのその他の実施形態の断面図である。
【図９】線Ｙ‐Ｙに沿う、図４の画像センサのその他の実施形態の断面図である。
【図１０】本発明の例示的実施形態に従うプロセッサシステムのブロック図である。
【図１１】本発明の例示的実施形態に従うプロセッサベースのシステムである。
【図１】
2009505437.tif 000003
【図２Ａ】
2009505437.tif 000004
【図２Ｂ】
2009505437.tif 000005
【図３】
2009505437.tif 000006
【図４】
2009505437.tif 000007
【図５】
2009505437.tif 000008
【図６】
2009505437.tif 000009
【図７】
2009505437.tif 000010
【図８】
2009505437.tif 000011
【図９】
2009505437.tif 000012
【図１０】
2009505437.tif 000013
【図１１】
2009505437.tif 000014
【国際調査報告】
2009505437.tif 000015
2009505437.tif 000016
2009505437.tif 000017