(57)【要約】  本発明は、媒体アクセス制御デバイス（２）からデジタルインタフェース（ＩＦ１）を介して物理層（４）及びアンテナ（５）にデータを伝送する方法（及びシステム）であって、前記物理層（４）がベースバンド制御器（７）に対するベースバンド（４）と、複数の機能ブロック（ＦＢ１〜１３）を具えるデータ処理パイプライン（３）とを有し、この方法が、前記アンテナ（５）から送信されるペイロードデータのフレームの終了を、前記データ処理パイプライン（３）内の予め決定した地点（Ｐ１〜Ｐ３）で、特に前記データ処理パイプライン（３）の終端部で検出するステップと、その後、前記物理層（４）の能動信号（PHY_ACTIVE）のデアサートを遅延させるためのタイマ（Ｔ１）を起動するステップと、前記タイマ（Ｔ１）の動作終了後、前記能動信号（PHY_ACTIVE）をデアサートするステップとを有する方法（及びシステム）に関するものである。
2009520428.tif 000002
【特許請求の範囲】
【請求項１】
媒体アクセス制御デバイスからデジタルインタフェースを介して物理層及びアンテナにデータを伝送する方法であって、前記物理層がベースバンド制御器に対するベースバンドと、複数の機能ブロックを具えるデータ処理パイプラインとを有し、この方法が、
‐  前記アンテナから送信されるペイロードデータのフレームの終了を、前記データ処理パイプラインの終端部とするのが好ましい、前記データ処理パイプライン内の予め決定した地点で検出するステップと、
‐  その後、前記物理層の能動信号をデアサートするまでフレームの信号伝達の終了を遅延させるためのタイマを起動するステップと、
‐  前記タイマの動作終了後、前記能動信号をデアサートするステップと
を有する方法。
【請求項２】
請求項１に記載の方法において、ペイロードデータのフレームの終了を検出するための第１の予め決定した地点を、最後の機能ブロックの内部とするのが好ましい、ベースバンド伝送エンコーダの前記データ処理パイプラインの終端部にする方法。
【請求項３】
請求項１又は２に記載の方法において、前記最後の機能ブロックを、前記物理層の能動信号のデアサートを遅延させるためのガードスペース挿入ブロックとして設計する方法。
【請求項４】
請求項１に記載の方法において、ペイロードデータのフレームの終了を検出するための第２の予め決定した地点を、補間フィルタブロックの内部又はその後とするのが好ましい、高速ベースバンド伝送エンコーダの終端部にする方法。
【請求項５】
請求項１に記載の方法において、ペイロードデータのフレームの終了を検出するための第３の予め決定した地点を、デジタル‐アナログコンバータの内部とするのが好ましい、高速エンコーダの終端部にする方法。
【請求項６】
請求項１〜５のいずれか一項に記載の方法において、前記最後の機能ブロック、前記補間フィルタブロック、前記デジタル‐アナログコンバータ、ベースバンド制御器又は個別の遅延ラインの内部タイマを、遅延を計測するために用いる方法。
【請求項７】
媒体アクセス制御デバイスからデジタルインタフェースを介して物理層及びアンテナにデータを伝送するシステムであって、前記物理層がベースバンド制御器に対するベースバンドと、複数の機能ブロックを具えるデータ処理パイプラインとを有し、このシステムが、
‐  前記アンテナから送信されるペイロードデータのフレームの終了を、前記データ処理パイプラインの終端部とするのが好ましい、前記データ処理パイプライン内の予め決定した地点で検出し、
‐  その後、前記物理層の能動信号のデアサートを遅延させるためのタイマを起動し、且つ
‐  前記タイマの動作終了後、前記能動信号をデアサートするようにした
システム。
【請求項８】
請求項７に記載のシステムにおいて、ペイロードデータのフレームの終了を検出するための第１の予め決定した地点が、最後の機能ブロックの内部とするのが好ましい、前記データ処理パイプラインの終端部であるシステム。
【請求項９】
請求項７又は８に記載のシステムにおいて、前記最後の機能ブロックが、前記物理層の能動信号のデアサートを遅延させるためのガードスペース挿入ブロックとして設計されているシステム。
【請求項１０】
請求項７に記載のシステムにおいて、ペイロードデータのフレームの終了を検出するための第２の予め決定した地点が、補間フィルタブロックの内部又はその後とするのが好ましい、高速エンコーダの終端部であるシステム。
【請求項１１】
請求項７に記載のシステムにおいて、ペイロードデータのフレームの終了を検出するための第３の予め決定した地点が、デジタル‐アナログコンバータの内部とするのが好ましい、高速エンコーダの終端部であるシステム。
【請求項１２】
請求項７〜１１のいずれか一項に記載のシステムにおいて、前記タイマが、前記最後の機能ブロック、前記補間フィルタブロック、前記デジタル‐アナログコンバータ、ベースバンド制御器又は個別の遅延ラインの内部タイマであるシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、媒体アクセス制御デバイスからデジタルインタフェースを介して物理層及びアンテナにデータを伝送する方法及びシステムであって、物理層が、ベースバンド制御器に対するベースバンドと、複数の機能ブロックを具えるデータ処理パイプラインとを有している当該方法及びシステムに関するものである。
【背景技術】
【０００２】
かかる特徴を有する伝送システムは、特に通信デバイス（ＵＷＢ（超広帯域）送信機とも称される）で用いられる。このような伝送システムは、超広帯域無線トランシーバのようなトランシーバの一部であり、超広帯域無線トランシーバはポケットパーソナルコンピュータ、携帯電話、デジタルカメラ等のいくつかの電子デバイス内に集積化しうる。
【０００３】
媒体アクセス制御デバイス（ＭＡＣと略称される）と物理層（ＰＨＹと略称される）との間のデジタルインタフェース（ＭＡＣ−ＰＨＹインタフェースと略称される）に関する技術的仕様には、標準規格を常に満足する相互利用可能なデバイスを実現するために伝送経路のあるタイミング調節が必要となる。
【０００４】
通常、物理層は、「PHY_ACTIVE」と称される標準能動信号による能動送信回路を表わす。物理層がプリアンブルの第１のサンプルをアンテナで空中に送信する場合、「PHY_ACTIVE」信号がアサートされ、符号化されたペイロードパターンの最後のサンプルがアンテナで送信された時点で、「PHY_ACTIVE」信号はデアサート（ディアサート）されるものと思われる。
【０００５】
しかし、「PHY_ACTIVE」信号をアサートするためには、送信器の動的レジスタセットの技術的仕様にとって、（伝送遅延に関する）標準のパラメータ「TxDelay 」が必要となる。このパラメータは、媒体アクセス制御デバイスの伝送イネーブル信号「TX_EN 」のアサートと、物理層の「PHY_ACTIVE」信号のアサートとの間の待ち時間を伝えるものである。媒体アクセス制御デバイスは、内部のタイミングの計算を調節するために物理層独自の「TxDelay 」パラメータを必要とする場合がある。
【０００６】
「PHY_ACTIVE」信号をデアサートする場合、技術的仕様では、最後のサンプルがアンテナから送信されるまさにその時点で、「PHY_ACTIVE」信号をリアルタイムでデアサートする必要もある。
【０００７】
（５２８ＭＨｚ又は１０５６ＭＨｚで動作する）高速フロントエンド回路の為に、最後のサンプルをアンテナまで追跡することは困難である。最後のサンプルを追跡するには、物理層ハードウェアの面で多大なる努力が必要となる。更に、超広帯域無線システムの場合、様々なデータ転送速度が規定される。従って、物理層のデジタルチャネルエンコーダデバイスは代表的に、様々な転送速度に対して様々な待ち時間を有している。このようなことから、様々なモードやデータ転送速度で動作する送信機回路全体に対して１つの固定された遅延値を割り当てるのは困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、媒体アクセス制御デバイスからデジタルインタフェースを介して物理層及びアンテナにデータを伝送する方法及びシステムであって、従来技術でみられる「PHY_ACTIVE」信号伝達に対する正確なタイミング調節の要件を実行する困難性を解消することができる、すなわち伝送中に物理層の正確なタイミング動作を媒体アクセス制御デバイスに反映させることができる方法及びシステムを提供することにある。
【課題を解決するための手段】
【０００９】
この課題は、請求項１に記載した特徴を具える方法及び請求項７に記載した特徴を具えるシステムにより解決される。
【００１０】
本発明の好適例は各従属請求項に記載してある。
【００１１】
本発明によれば、アンテナから送信されるペイロードデータのフレームの終了が、データ処理パイプライン内の予め決定した地点で検出される。パイプライン内のこの地点は、可能な限りパイプラインの終端部や、デジタル‐アナログコンバータや、アンテナの近くに配置するのが好ましい。この検出後、物理層の能動信号のデアサートを遅延させるためにタイマを起動させる。タイマの動作終了後、能動信号はデアサートされる。能動信号をデアサートする前のこの遅延により、ベースバンド制御器が、いかなるその後に続くベンダー独自の高速フィルタ及びデジタル‐アナログコンバータの双方又はいずれか一方に独自の遅延を、フレームの終了を検出した伝送エンコーダパイプライン内の予め決定した地点に依存して補償することができる。「PHY_ACTIVE」信号のデアサートは、フレーム伝送の実際の終了の正確な時点で媒体アクセス制御デバイスに提示される。従って、本発明によれば、伝送モードにおいて、標準規格に従って正確にデータが送信されるように、物理層と媒体アクセス制御デバイスとの間で常に正確なタイミングの信号伝達を可能にする。
【００１２】
第１の変形例では、前記データのフレームの終了を検出するための第１の予め決定した地点を、前記伝送エンコーダの時間領域関連部分内の、特にこの時間領域の最後の機能ブロック内のデータ処理パイプラインの終端部とする。この予め決定した地点は、代表的に、高速デジタルフロントエンドモジュールよりも遅い速度で動作するチャネルエンコーダデジタル論理回路内のデータパッケージの終了を検出するための最終瞬時である。この地点の経過後は、データ転送速度に依存する待ち時間はもはや生じない。この地点とアンテナとの間にあるデータ信号の他の待ち時間は、代表的に高速デジタルフロントエンド、コンバータ及びアナログフロントエンドの全てのモジュールの待ち時間によって表わされる。
【００１３】
最後の機能ブロックは、ガードスペース挿入ブロック（ＺＳＩ又は「ゼロサフィックス挿入」とも称される）として設計するとともに、物理層の能動信号のデアサートを遅延させることに応答し、特に最後の機能ブロックで又はその後でペイロードデータのフレームの終了を追跡しうるようにするのが好ましい。この目的のために本発明では、最後の機能ブロックに、ペイロードデータのフレームの終了を識別するための検出機能と、能動信号のデアサートを遅延させるためのタイマとを設ける。
【００１４】
第２の変形例では、ペイロードデータのフレームの終了を検出するための第２の予め決定した地点を、高速エンコーダの終端部に、特に補間フィルタブロックの内部又はその後に配置する。この第２の地点の経過後も、待ち時間は依然としてデータ転送速度に依存しない。
【００１５】
第３の変形例では、ペイロードデータのフレームの終了を検出するための第３の予め決定した地点を、高速エンコーダの終端部に、特にデジタル‐アナログコンバータの内部に設ける。この第３の地点の経過後も、待ち時間は依然としてデータ転送速度に依存しない。
【００１６】
能動信号のデアサートを遅延させるタイマは、ベースバンド制御器の内部構成ブロックとするのが有利である。タイマは、最後の機能ブロック、補間フィルタブロック、デジタル‐アナログコンバータ、ベースバンド制御器又は個別の遅延ラインのモジュール内に設けることもできる。これにより、タイミング制御における時間差及び潜在的な遅延が減少する。
【００１７】
以上要するに、本発明によれば、媒体アクセス制御デバイス及び物理層デバイスのタイミング仕様を融通性に富んだ方法で廉価に満足なものとする手段を提供する。
【発明を実施するための最良の形態】
【００１８】
図１は、超広帯域無線送信機１（以下では「送信機１」と略記する）の概略的なブロック線図を示している。送信機１は、例えば無線通信デバイス内に設置される。（この送信機はＵＷＢ（超広帯域）送信機とも称される。）送信機１は、超広帯域無線トランシーバのようなトランシーバの一部とすることができ、超広帯域無線トランシーバは、ポケットパーソナルコンピュータ、携帯電話、デジタルカメラ等のような種々の電子デバイス内に集積化しうる。
【００１９】
送信機１は、媒体アクセス制御デバイス２からデジタルインタフェースＩＦ１を介して物理層４（簡潔にＰＨＹとも称される）及びアンテナ５にデータを転送する。物理層４は、ベースバンド制御器７に対するベースバンドと、複数の機能ブロックＦＢ１〜ＦＢ１３を具えるデータ処理パイプライン３とを有する。
【００２０】
基本的には、時間領域又は周波数領域でデータを処理する全ての機能ブロックＦＢ１〜ＦＢ１３は、時間領域から周波数領域に、又はその逆にシフトさせることができる。例えば、機能ブロックＦＢ１〜ＦＢ１０は周波数領域で機能し、高速フーリエ変換機能ブロックＦＢ１０よりも後の機能ブロックＦＢ１１〜ＦＢ１３は時間領域で機能する。
【００２１】
データは特に、媒体アクセス制御デバイス２からデジタルインタフェース、又はいわゆるＭＡＣ−ＰＨＹインタフェースＩＦ１のパラレルインタフェース部を介して物理層４に、且つ複数の機能ブロックＦＢ１〜ＦＢ１３を具えるデータ処理パイプライン３を通ってアンテナ５に伝送される。ペイロードデータのフレームを伝送する場合には、常にアンテナ５に、データ処理パイプライン３のプリアンブル機能ブロックＦＢ１２により生成されたプリアンブルを伝送することから開始する。
【００２２】
概して、伝送モードでは、タイミング制御が、物理層４のベースバンド制御器７内で行われる。媒体アクセス制御デバイス２は、命令信号「TX_EN 」（TX_EN は伝送イネーブルであり、以下では「TX_EN 」信号と略記する）を設定することによりデジタルインタフェースＩＦ１のシリアル部を介してフレームの伝送を開始する。通常は、この事象により、ベースバンド制御器７がトリガされ、「TX_EN 」信号のアサートと物理層４の能動信号「PHY_ACTIVE」（以下では「PHY_ACTIVE」信号と略記する）のアサートとの間の待ち時間を遅延させるための予め決定された遅延「TxDelay 」後に、「PHY_ACTIVE」信号をアサートする。
【００２３】
ベースバンド制御器７は、開始プリアンブル信号を利用することによりすぐにプリアンブルの伝送を開始する。プリアンブル機能ブロックＦＢ１２のプリアンブルは固定シーケンスであるので、他の伝送経路機能ブロックＦＢ１〜ＦＢ１１によりこのプリアンブルを符号化する必要はない。従って、高速デジタルフロントエンドデバイス１０及び無線周波サブシステム１１を介してアンテナ５までプリアンブルを伝送している間、プリアンブルブロックＦＢ１２に符号化されたデータ信号が届くまで、データ処理パイプライン３を具える伝送エンコーダ８には、データ処理パイプライン３をデータで満たすための時間が十分にある。
【００２４】
プリアンブルの伝送が完了すると、符号化されたヘッダ及びペイロードデータのフレームを、高速デジタルフロントエンドデバイス１０及び無線周波サブシステム１１を介してアンテナ５に伝送する必要がある。従って、プリアンブル機能ブロックＦＢ１２は、プリアンブルメモリの読取りから、データ処理パイプライン３内のプリアンブルブロックＦＢ１２の前段の機能ブロックＦＢ１〜ＦＢ１１から到来するデータの読取りに切り換わり、符号化されたヘッダ及びペイロードデータのフレームがアンテナ５に伝送される。
【００２５】
上述したように、ベースバンド制御器７はペイロードデータのフレームの伝送を開始し、そして終了させる。通常、物理層４がプリアンブルの第１のサンプルをアンテナ５で空中に送信する場合には、この物理層４は、ベースバンド制御器７によりアサートされる「PHY_ACTIVE」信号によって能動伝送回路を表わすようになる。ペイロードパターンの符号化されたフレームの最後のサンプルがアンテナ５で送信された時点で、ベースバンド制御器７は「PHY_ACTIVE」信号をデアサートする。
【００２６】
「PHY_ACTIVE」信号のデアサートの技術的仕様では、実時間でのデアサートが必要とされる。換言すれば、符号化されたペイロードパターンの最後のサンプルがアンテナ５で確実に送信されるようにするには、「PHY_ACTIVE」信号をデアサートする際に、この「PHY_ACTIVE」信号のデアサートを遅延させる必要がある。高速フロントエンド回路は５２８ＭＨｚ又は１０５６ＭＨｚで動作するので、最後のサンプルをアンテナ５まで実時間で追跡することは困難である。更に、超広帯域無線システムでは、様々なデータ転送速度が規定されている。従って、物理層４のデジタルチャンネルエンコーダ回路８は、様々なデータ転送速度に対して様々な遅延時間を呈するおそれがある。よって、送信機回路全体に対して１つの固定の遅延値を割り当てるのは困難である。
【００２７】
本発明は、アンテナ５から出るペイロードデータのフレームの終了を検出することに関するものである。この最後のサンプルをアンテナ５まで実時間で追跡するために、ペイロードデータのフレームの終了を、データ処理パイプライン３内の予め決定された地点Ｐ１〜Ｐ３で、特にデータ処理パイプライン３の終端部で検出する。予め決定された地点Ｐ１〜Ｐ３でのペイロードデータのフレームの終了の検出を、「PHY_ACTIVE」信号のデアサートを遅延させるために用いる。従って、データ処理パイプライン３の終端部にできるたけ近づけて配置された予め決定された地点Ｐ１〜Ｐ３でペイロードデータのフレームの終了が検出され、この終了が「PHY_ACTIVE」信号のデアサートを遅延させるための新たな伝送フロントエンド遅延「TxFeDly 」を規定する。
【００２８】
より詳細には、「PHY_ACTIVE」信号をアサートするために、技術的仕様に従って既知のパラメータ「TxDelay 」を送信機の動的レジスタＲ１セットに割り当て、プリアンブル及びペイロードデータの伝送前に、媒体アクセス制御デバイス２の「TX_EN 」信号のアサートと物理層４の「PHY_ACTIVE」信号のアサートとの間の待ち時間に回路特有の遅延時間を割り当てるようにする。
【００２９】
本発明は、例えばデータ処理パイプライン内の中速部に対して、すなわち、最後の機能ブロックＦＢ１３に対して又は送信機１の高速フロントエンド部１０、１１、１２若しくは１３の１つに対して、伝送フロントエンド遅延「TxFeDly 」（TxFeDly は伝送フロントエンド遅延のことであり、以後「TxFeDly 」遅延と略記する）を規定する付加的な機能を有するベンダー独自の新規なレジスタＲ１を提供する。「TxFeDly 」遅延は遅延ライン１４のタイマＴ１により計測することができる。レジスタＲ１は、ベースバンド制御器７内に配置しうる。この場合、レジスタＲ１を、媒体アクセス制御デバイス２の上位のソフトウェア層、例えばアプリケーション層によりデジタルインタフェースＩＦ１を介して設定することができる。
【００３０】
「TxFeDly 」遅延の値は、高速デジタルフロントエンドデバイス１０と、デジタル‐アナログコンバータ１２を含むアナログフロントエンドデバイス１３との双方、又はいずれか一方が、アンテナ５までの信号経路に加わる付加的な遅延に相当する。更に、データ処理パイプライン３における最後の機能ブロックＦＢ１３より後の、予め決定された地点Ｐ１〜Ｐ３の１箇所でペイロードデータのフレームの終了を追跡することを提供する。例えば、予め決定された地点Ｐ１〜Ｐ３の一箇所から、「EOF_PAYLOAD 」信号を遅延ライン１４に伝送しうる。「EOF_PAYLOAD 」信号により開始する遅延「TxFeDly 」の経過後のみに能動信号「PHY_ACTIVE」をデアサートするために割り当てられた遅延ライン１４により、最後のサンプルがアンテナ５から送信された際に、「PHY_ACTIVE」信号が確実にデアサートされるようになる。
【００３１】
第１の変形例として、伝送エンコーダ８の時間領域の関連部分内のデータ処理パイプラインの終端部、例えばこの時間領域の最後の機能ブロックＦＢ１３の内部又はその後に、予め決定した地点Ｐ１を配置することができる。第２の変形例として、高速エンコーダ９の終端部、例えば補間フィルタブロック１１の内部又はその後に、予め決定された地点Ｐ２を配置することができる。第３の変形例として、高速エンコーダ９の終端部、例えばデジタル‐アナログコンバータ１２の内部又はその後に、予め決定された地点Ｐ３を配置することができる。
【００３２】
「TxFeDly 」遅延に対するベンダー独自のレジスタＲ１により制御される融通性のある遅延ライン１４をアーキテクチャ内のいくつかの箇所に配置することができる。この遅延ラインは、ペイロードフレームの終了を追跡するために、予め決定された地点Ｐ１〜Ｐ３の１箇所の近くに、すなわちデータ処理パイプライン３の最後の機能ブロックＦＢ１３の内部若しくはその後に、又はデータ処理パイプライン３の最後の機能ブロックＦＢ１３より後の機能ブロックの内部若しくはその後に配置することができる。かかる機能ブロックを補間フィルタ１１又はデジタル‐アナログコンバータ１２としうる。また遅延ライン１４を、機能ブロックＦＢ１３、補間フィルタ１１又はデジタル‐アナログコンバータ１２とは別に配置することもできる。
【００３３】
いかなるベンダー独自の高速フィルタ１１及びデジタルアナログコンバータ１２をも用いることができる。その理由は、遅延ライン１４に関連する遅延レジスタＲ１がその特定の「TxFeDly 」遅延を補償することができる為である。
【００３４】
図２は、データ通信に関わる関連信号を含む伝送を行なう場合の本発明の原理による送信機遅延間隔を示している。これらの信号は、媒体アクセス制御デバイス２の６６ＭHz領域の視点で示されていることに留意すべきである。より高い周波数領域の信号を表わす場合、それらは６６ＭHz領域に合せて示す。
【００３５】
伝送過程は、媒体アクセス制御デバイス２が命令信号「TX_EN 」をアサートすることにより開始される。内部的には、ベースバンド制御器７が伝送イネーブル信号「TX_EN 」を用いて、物理層能動信号「PHY_ACTIVE」をアサートすることにより、媒体アクセス制御デバイス２までの能動伝送経路を提示する。標準パラメータ「TxDelay 」により、「PHY_ACTIVE」信号のアサートは遅延される。
【００３６】
これにより、ベースバンド制御器７の内部の状態マシンが状態を伝送する。状態の伝送が行なわれると、ベースバンド制御器７は、プリアンブル信号をアサートすることによりプリアンブルの発生及び伝送を開始することをサフィックス挿入機能ブロックＦＢ１３に指示する。
【００３７】
更に、伝送データ遅延「TxDataDelay 」を用いてペイロードデータの伝送を遅延させるためのベンダー独自のレジスタＲ１によりプリアンブル信号が用いられる。より詳細には、制御信号「TX_EN 」のアサートにより、ベースバンド制御器７内、遅延ライン１４内又は機能ブロックＦＢ１３内に配置されたタイマモジュールＴ１をもトリガし、伝送データ遅延「TxDataDelay 」の計測を開始する。タイマブロックＴ１が伝送データ遅延「TxDataDelay 」を計測し終えると、ベースバンド制御器７がトリガされ、「DATA_EN 」で示されるデータイネーブル信号をアサートすることにより媒体アクセス制御デバイス２からヘッダデータの読取りが開始される。それと同時に、開始伝送信号をアサートすることによりＰＬＣＰフレーマモジュール（ＰＦＲ）への次の送信経路が提示される。この時点では、機能ブロックＦＢ８（＝マッパーモジュールＭＡＰ）より後ろの伝送経路は依然として、プリアンブル「PRE 」の伝送でビジー状態にある。プリアンブル機能ブロックＦＢ１２までは、送信経路、つまりデータ処理パイプライン３はアイドル状態である。従って、プリアンブル機能ブロックＦＢ１２がプリアンブルパターンを送り終えた後、途切れなく伝送し続けるために、プリアンブル機能ブロックＦＢ１２までのデータ処理パイプライン３が満たされるまで、データを前処理する必要がある。従って、伝送経路内の内蔵機構により、データ処理パイプライン３をプリアンブル機能ブロックＦＢ１２までデータで満たし、プリアンブル「PRE 」が完全に送信されるまで処理を停止するのを確実に行なうようにする。
【００３８】
この指針に応じて、媒体アクセス制御デバイス２は、プリアンブル「PRE 」をアンテナ５から送信する前に、マイクロ秒単位の伝送データ遅延「TxDataDelay 」を伴ってデータをベースバンド制御器７に供給し、データ処理パイプライン３がデータで満たされるようにする必要がある。伝送データ遅延「TxDataDelay 」の値は、以下のように設定すべきである。
４μｓ＞TxDataDelay ＞τBBC ＋τPFR ＋τTXB ＋τEPB ＋τITL ＋τMAP ＋３＋TxDelay 
４μｓ＞TxDataDelay ＞２．１０μｓ＋TxDelay 
４μｓ＞TxDataDelay ＞３．６２μｓ
ただし、ＢＢＣはベースバンド制御器、ＰＦＲはＰＬＣＰフレーマ、ＴＸＢはＴＸバッファ、ＥＰＢは畳み込みエンコーダ及びパンクチュアラー、ＩＴＬはインターリーバ、ＭＡＰはマッパー、TxDelay は伝送遅延（時間）である。
【００３９】
伝送データ遅延「TxDataDelay 」の値は、下限値に近い値に選択する必要がある。
【００４０】
更に、８ビット幅のデータバスであるデータ信号と、データバス上の有効なデータを示すデータ有効信号と、ＰＦＲモジュールがクロックサイクルでデータを処理できないことを示すＭＡＣ要求信号とをアサートしている間、ベースバンド制御器７は媒体アクセス制御デバイス２から受けたデータをＰＦＲモジュールに供給する。
【００４１】
本発明による遅延ラインブロック１４がなく、クロックサイクルがデジタルインタフェースＩＦ１に与えられるものと同じではない場合には、ＭＡＣ要求信号のデアサートにより、データ処理パイプライン３を不安定にする点に留意すべきである。ＭＡＣ要求信号のデアサートを処理するにはベースバンド制御器７のクロックサイクルが６サイクル必要となる。これは、ベースバンド制御器７の１サイクルの内部遅延と、媒体アクセス制御デバイス２へのデータイネーブル信号「DATA_EN 」をデアサートする際の２サイクルの遅延とによるものである。そのため、このような場合には、データが失われ、このデータの損失が検出されると、データを再送する必要がある。
【００４２】
本発明によれば、例えばデータ処理パイプライン３の内部の機能ブロックＦＢ１３により、又は高速フロントエンド部の１つの内部にある補間フィルタ１１若しくはデジタル‐アナログコンバータ１２により発生される中速領域信号「EOF_PAYLOAD 」の終了は、送信フロントエンド遅延「TxFeDly 」である所定の又は決定された遅延後に、最後の符号化されたパターンがアンテナ５に近づいていることを示している。「TxFeDly 」遅延の値は、予め決定された検出地点Ｐ１〜Ｐ３の位置、データ転送速度、送信モード等の様々なパラメータ及び伝送特性に依存するものである。
【００４３】
中速領域信号又は高速領域信号「EOF_PAYLOAD 」の終了部のエッジが正であると、伝送フロントエンド遅延「TxFeDly 」用のプログラミング可能な遅延ライン１４（遅延ライン１４の内部に伝送フロントエンド遅延「TxFeDly 」は設けられている）がトリガされる。プログラミング可能な遅延ライン１４は、伝送フロントエンド遅延「TxFeDly 」に設定されているプログラミング可能な時間値により中速領域信号又は高速領域信号「EOF_PAYLOAD 」の終了を遅延させる。このプログラミング可能な伝送フロントエンド遅延「TxFeDly 」の目的は、高速デジタルフロントエンド１０のタイミング及びアナログフロントエンド１３のタイミングを互いに調整できるように融通性をもたせることにある。
【００４４】
プログラミング可能な伝送フロントエンド遅延「TxFeDly 」の経過後、物理層能動信号「PHY_ACTIVE」は、中速領域信号又は高速領域信号「EOF_PAYLOAD 」の終了に対応する。
【００４５】
より詳細な本発明の実施例では、伝送遅延を以下のように算出することができる。
データ処理パイプライン３がトリガされると、第１のプリアンブルパターンがアンテナ５に到達するまでに、ほぼ伝送遅延「TxDelay 」を要する。この伝送遅延「TxDelay 」をマイクロ秒単位で以下のように算出することができる。
TxDelay ＝τSIX ＋τFFT ＋τZSI ＋τIFI ＋τAFE＋２  又は
＝τSIX ＋τFFT ＋τZSI ＋TxFeDly ＋２
ただし、ＳＩＸはシンボル整形、ＦＦＴは高速フーリエ変換、ＺＳＩはゼロサフィックス挿入、ＩＦＩは補間フィルタ、ＡＦＥはアンテナ５を含むフロントエンドモジュール、TxFeDly は送信フロントエンド遅延時間である。
【００４６】
以上要するに、図２は本発明により提供する変形例を明らかにしたものである。本発明によれば、伝送モードで、アンテナ５から送信されるペイロードデータの各フレームの終了が、例えばデータ処理パイプライン３の最後の機能ブロックＦＢ１３の出力側で遅延ライン１４に送られる信号「EOF_PAYLOAD 」を発生する予め決定された地点Ｐ１〜Ｐ３の一箇所、例えば、地点Ｐ１で検出される。その後、能動信号「PHY_ACTIVE」のデアサートを伝送フロントエンド遅延「TxFeDly 」だけ遅らせるために遅延ライン１４内のタイマＴ１が起動する。タイマＴ１の動作終了後、能動信号「PHY_ACTIVE」がデアサートされる。よって、フレーム伝送が実際に終了した時点で、データイネーブル信号「DATA_EN 」のデアサートが媒体アクセス制御デバイス２に提示される。
【図面の簡単な説明】
【００４７】
【図１−Ｉ】図１‐Ｉは、媒体アクセス制御デバイスと、アンテナに結合されている物理層デバイスとを具えるデバイスのアーキテクチャの第１部分を示すブロック線図である。
【図１−ＩＩ】図１‐IIは、媒体アクセス制御デバイスと、アンテナに結合されている物理層デバイスとを具えるデバイスのアーキテクチャの第２部分を示すブロック線図である。
【図２】図２は、本発明による遅延ラインを用いてバーストを伝送する場合の送信機の遅延間隔を示す展開図である。
【符号の説明】
【００４８】
１                送信機
２                媒体アクセス制御デバイス
３                デジタルベースバンドのデータ処理パイプライン
４                物理層モジュール（ＰＨＹ）
５                アンテナ
７                ベースバンド制御器
８                送信エンコーダ
１０              高速デジタルフロントエンド
１１              補間フィルタ
１２              デジタル‐アナログコンバータ
１３              アナログフロントエンド
１４              遅延ライン
ＩＦ１            媒体アクセス制御デバイスとベースバンドとを接続するシリアル管理インタフェース及びパラレルデータインタフェースを含むＭＡＣ−ＰＨＹインタフェース
ＦＢ１〜ＦＢ１１  機能ブロック
ＦＢ１２          プリアンブル機能ブロック
ＦＢ１３          サフィックス挿入機能ブロック
TX_EN             制御信号「伝送イネーブル」
DATA_EN           制御信号「データイネーブル」
PHY_ACTIVE        制御信号「物理層能動信号」
EOF_PAYLOAD       ペイロード信号の終了
【図１−Ｉ】
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【図１−ＩＩ】
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【図２】
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【国際調査報告】
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