(57)【要約】本実施の形態では、システムは、メモリコントローラチップ、第一の基板上のメモリチップ、及びモジュールコネクタを含む。第一のグループのコネクタは、少なくとも幾つかのメモリチップからの読取りデータ信号をメモリコントローラチップに供給するために含まれ、第二のグループのコネクタは、コネクタからメモリコントローラチップに読取りデータ信号を供給するために含まれる。モジュールコネクタは、バスの終端用のカード又はメモリモジュールを受ける。他の実施の形態も記載される。
2009520303.tif 000002
【特許請求の範囲】
【請求項１】
メモリコントローラチップ、第一の基板上のメモリチップ、及びモジュールコネクタと、
前記メモリチップの少なくとも幾つかから前記メモリコントローラチップに読取られたデータ信号を供給する第一の導体のグループと、
前記コネクタから前記メモリコントローラチップに読取られたデータ信号を供給する第二の導体のグループと、
を有することを特徴とシステム。
【請求項２】
前記メモリチップの少なくとも幾つかから前記第二の導体のグループに導体を結合するために前記コネクタに挿入されるバスの終端用のモジュールを更に有し、
前記メモリコントローラチップ及び前記コネクタは、前記第一の基板上にある、
請求項１記載のシステム。
【請求項３】
前記第一の導体のグループと前記第二の導体のグループは、ポイントツーポイント導体であり、前記第一の基板は、マザーボードである、
請求項２記載のシステム。
【請求項４】
前記コネクタに挿入され、第二の基板上のメモリチップを含むメモリモジュールを更に有し、前記第二の基板上のメモリチップの少なくとも幾つかは、前記第一の基板上のメモリチップの少なくとも幾つかからの信号を受け、前記第二の基板上のメモリチップの少なくとも幾つかは、前記第二の導体のグループに供給されるべき読取られたデータ信号を供給する、
請求項１記載のシステム。
【請求項５】
前記第一の導体のグループと前記第二の導体のグループは、ポイントツーポイント導体であり、前記第一の基板はマザーボードである、
請求項４記載のシステム。
【請求項６】
それぞれマザーボード上にあるメモリコントローラチップ、メモリチップ及びモジュールコネクタと、
前記メモリコントローラチップから前記メモリチップの少なくとも幾つかに信号を供給する第一の導体のグループ、前記メモリチップの少なくとも幾つかから前記コネクタに信号を供給する第二の導体のグループ、前記メモリチップの少なくとも幾つかから前記メモリコントローラチップに読取られた信号を供給する第三の導体のグループ、及び前記コネクタから前記メモリコントローラチップに読取られたデータ信号を供給する第四の導体のグループとを有し、
前記第三の導体のグループと前記第四の導体のグループは、ポイントツーポイントの導体である、
ことを特徴とするシステム。
【請求項７】
前記第一の導体のグループから信号を受ける少なくとも幾つかのメモリチップ、前記第二の導体のグループに信号を供給する少なくとも幾つかのメモリチップ、及び、前記第三の導体のグループに読取られたデータ信号を供給する少なくとも幾つかのメモリチップは、同じメモリチップである、
請求項６記載のシステム。
【請求項８】
前記第一の導体のグループから信号を受ける少なくとも幾つかのメモリチップは、前記第三の導体のグループに読取られたデータ信号を供給する少なくとも幾つかのメモリチップとは異なるメモリチップである、
請求項６記載のシステム。
【請求項９】
前記第二の導体のグループと前記第四の導体のグループとを結合するために前記コネクタに挿入されるバスの終端用のモジュールを更に有する、
請求項６記載のシステム。
【請求項１０】
前記コネクタに挿入され、メモリチップを含むメモリモジュールを更に有し、
前記メモリチップの少なくとも幾つかは、前記第二の導体のグループから信号を受け、前記メモリチップの少なくとも幾つかは、前記第四の導体のグループについて前記コネクタに読み取られたデータ信号を供給する、
請求項６記載のシステム。
【請求項１１】
前記第二の導体のグループから信号を受ける少なくとも幾つかのメモリモジュールのメモリチップ、及び第四の導体のグループについて前記コネクタに読取られたデータ信号を供給する少なくとも幾つかのメモリモジュールのメモリチップは、同じメモリチップである、
請求項１０記載のシステム。
【請求項１２】
前記第二の導体のグループから信号を受ける少なくとも幾つかのメモリモジュールのメモリチップは、前記第四の導体のグループについて前記コネクタに読取られたデータ信号を供給する少なくとも幾つかのメモリモジュールのメモリチップとは異なるメモリチップである、
請求項１０記載のシステム。
【請求項１３】
前記第一の導体のグループと前記コネクタの間に接続される第五の導体のモジュールを更に有する、
請求項６記載のシステム。
【請求項１４】
前記コネクタに挿入され、前記第五の導体のグループに結合する終端回路を含むバスの終端用のモジュールを更に有する、
請求項１３記載のシステム。
【請求項１５】
前記コネクタに挿入され、メモリチップを含むメモリモジュールを更に有し、
前記メモリチップの少なくとも幾つかは、前記第五の導体のグループの信号を受け、前記メモリチップの少なくとも幾つかは、前記第四の導体のグループについて前記コネクタに読取られたデータ信号を供給する、
請求項１３記載のシステム。
【請求項１６】
前記コネクタに挿入され、前記第二の導体のグループから信号を受けるために終端回路を含むメモリモジュールを更に有する、
請求項６記載のシステム。
【請求項１７】
前記第一の導体のグループの信号は、コマンド、アドレス、書込みデータ及びクロック信号を含み、前記第二の導体のグループ、前記第三の導体のグループ及び前記第四の導体のグループの信号は、クロック信号を含む、
請求項６記載のシステム。
【請求項１８】
前記メモリコントローラチップが結合される無線送信回路及び無線受信回路を更に有する、
請求項６記載のシステム。
【請求項１９】
メモリコントローラチップから少なくとも幾つかのメモリチップに第一の導体のグループの信号を供給するステップと、
少なくとも幾つかのメモリチップからモジュールコネクタに第二の導体グループの信号を供給するステップと、
少なくとも幾つかのメモリチップから前記メモリコントローラチップに第三の導体のグループの読取られたデータ信号を供給するステップと、
前記コネクタから前記メモリコントローラチップに第四の導体のグループの読取られたデータ信号を供給するステップとを含み、
前記メモリモジュールチップ、メモリチップ及びモジュールコネクタはそれぞれマザーボード上にあり、前記第三の導体のグループ及び前記第四の導体のグループは、ポイントツーポイント導体である、
ことを特徴とする方法。
【請求項２０】
バスの終端用のモジュールを前記コネクタに挿入し、これにより前記第二の導体のグループと前記第四の導体のグループとを結合するステップを更に含む、
請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マザーボード上にメモリチップ（下）と、バスの終端用のモジュール（continuity  module）又は更なるメモリチップ（上）をもつメモリモジュールを受けるコネクタとを有するメモリシステムに関する。
【背景技術】
【０００２】
メモリシステムにおけるメモリチップの様々なアレンジメントが提案されている。たとえば、典型的なダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）システムでは、メモリチップは、双方向性のデータバスを通してデータを伝達し、コマンドバス及びアドレスバスを通してコマンド及びアドレスを受ける。メモリチップは、（３以上のポイントを結合する）マルチドロップコンフィギュレーションにおいてバスを接続するスタブを有する。他のデザインは、（２つのポイントを結合する）ポイントツーポイントシグナリングを含む。ポイントツーポイントシグナリングは、単方向又は双方向である場合がある。シグナリングは、シングルエンド又はディファレンシャルである場合がある。幾つかのシステムでは、アドレス、コマンド及びワイヤデータは、同じ導体上にある場合がある。
【０００３】
多くのコンピュータシステムは、様々なチップ及びコネクタが付属されるマザーボードを含む。マザーボードは、典型的にプリント回路ボード（ＰＣＢ）である。マザーボード上のチップとコネクタ間の導体は、マザーボードの表面上にあるか、マザーボードのレイヤ間にある。導体は、たとえばレイヤ間のビアを含んで異なる材料から形成される場合がある。
【０００４】
マザーボード上のコネクタは、典型的にＰＣＢであるカードを受ける。カードの例は、メモリモジュール及びバスの終端用のモジュールである。メモリモジュールは、一方又は両方の基板上に基板を支持するメモリチップを含む。デュアルインラインメモリモジュール（ＤＩＭＭ）は、メモリモジュールの例である。メモリモジュールが使用されないとき、バスの終端用のモジュールは、信号を終端するか、又は導体を他の導体に接続するためにコネクタに挿入されることがある。メモリモジュールは、メモリモジュールにより受信された信号を終端するために終端回路を含む。コネクタは、典型的に、メモリ又はバスの終端用のモジュールのフィンガー又は他の導電性の表面を受けるパッド又は他の導電性の表面を典型的に含む。（コスト、技術、又は規格上の理由といった）様々な理由のため、コネクタ及びモジュールのフィンガー又は導電性の表面の数に関する制限が存在する。
【０００５】
コンピュータシステムのなかには、マザーボード上に幾つかのメモリチップを含み、マザーボードのコーナにおけるメモリモジュール又は他のカード上に他のメモリチップを含んでいるものがある。
【０００６】
チャネルは、メモリコントローラとメモリチップの間に導体のグループを含む。あるチャネルに一連のメモリチップが存在する場合がある。メモリシステムのなかには、１つのチャネルと、モジュールをもつ１を超えるチャネルとをパラレルに有するものがある。モジュールは直列である場合がある。
【０００７】
ランクは、互いにアクセスされるメモリチップを示す。１を超えるランクは、メモリモジュールに示されるが、モジュール当たり更なるランクは高価なものとなる。
【０００８】
メモリシステムでは、メモリチップは、信号を受け、それを他のチップに繰り返し、要求されたデータ信号を次のメモリチップに供給する。データ信号は、最後のメモリチップからループされるやり方でバック又はリターンで繰り返されるポイントツーポイントの単方向の戻りリンクを通してメモリコントローラに供給される。
【０００９】
メモリコントローラは、チップセットハブにおいて、及びプロセッサコアを含むチップにおいて使用されている。コンピュータシステムのなかには、無線送信機と受信機の回路を含むものがある。
【発明の開示】
【課題を解決するための手段】
【００１０】
本発明に係るシステムは、メモリコントローラチップ、第一の基板上のメモリチップ、及びモジュールコネクタと、前記メモリチップの少なくとも幾つかから前記メモリコントローラチップに読取られたデータ信号を供給する第一の導体のグループと、前記コネクタから前記メモリコントローラチップに読取られたデータ信号を供給する第二の導体のグループとを有する。
【００１１】
また、本発明に係るシステムは、それぞれマザーボード上にあるメモリコントローラチップ、メモリチップ及びモジュールコネクタと、前記メモリコントローラチップから前記メモリチップの少なくとも幾つかに信号を供給する第一の導体のグループ、前記メモリチップの少なくとも幾つかから前記コネクタに信号を供給する第二の導体のグループ、前記メモリチップの少なくとも幾つかから前記メモリコントローラチップに読取られた信号を供給する第三の導体のグループ、及び前記コネクタから前記メモリコントローラチップに読取られたデータ信号を供給する第四の導体のグループとを有し、前記第三の導体のグループと前記第四の導体のグループは、ポイントツーポイントの導体である。
【発明を実施するための最良の形態】
【００１２】
本発明は、本発明を記載される特定の実施の形態に限定されるべきではなく、説明及び理解のみに解釈されるべきである、以下に説明される詳細な説明及び本発明の実施の形態の添付図面から十分に理解されるであろう。
【００１３】
図１を参照して、メモリコントローラチップ１２、メモリチップ２０−１，．．．２０−Ｎ，及びモジュールコネクタ２４は、マザーボード１０上にある。メモリチップの２０−１，．．．，２０−Ｎのボックスは、特定の実施の形態に依存して１以上のメモリチップをそれぞれ現す。導体１４−１，．．．，１４−Ｎ及び１６−１，．．．，１６−Ｎは、様々な導体のアレンジメントを表し、書き込みデータ、コマンド、アドレス、読取りデータ及びクロック信号を伝達する。導体１８−１，．．．，１８−Ｎは、読取られたデータ信号及びクロック信号を伝達する。コネクタ２４は、メモリモジュール又はバスの終端用のモジュールを受けるためのスロット２６を含む。図２及び図５〜１４におけるメモリチップ４２−１，２１０−１，２１２−１，２１４−１及び２１６−１は、ボックス２０−１の例である。メモリチップは、ＤＲＡＭ又は他のタイプのメモリチップである場合がある。図１〜３及び図５〜１における様々なメモリチップは全て同一であるか、それらの幾つかは異なる。
【００１４】
メモリチップ２０−１，．．．，２０−Ｎ及び本実施の形態で記載される少なくとも幾つかの他のメモリチップは、異なる数のアクティブな読取られたデータレーン間で切り換える機能を有する。例として、メモリチップは、（チップ当たり４つのアクティブな読取りデータレーンが存在する）Ｘ４モードと（チップ当たり８つのアクティブなデータレーンが存在する）Ｘ８モードとの間で切り換えることができる。これらのモード間の切換の例は、以下に提供される。Ｘ４モードとＸ８モード間以外のモード間の切換が存在する場合がある。幾つかの実施の形態では、モードは、システムが動作中である間、ブートアップ後に変化することができず、他の実施の形態では、この変化は、ホットプラグ動作においてメモリモジュールがコネクタスロット２６に挿入されるか、該スロットから取り外されたときに生じる場合がある。
【００１５】
図２では、メモリコントローラチップ３２、メモリチップ４２−１，．．．，４２−Ｎ及びモジュールコネクタ４４は、マザーボード３０上にある。メモリチップ４２−１，．．．，４２−Ｎのボックスは、１つのメモリチップをそれぞれ表す。導体３４−１，．．．，３４−Ｎは、メモリコントローラ３２からメモリチップ４２−１，．．．，４２−Ｎにコマンド、アドレス、書込みデータ及びクロック信号を伝達する。メモリチップ４２−１，．．．，４２−Ｎからの読取りデータ信号は、導体３８−１，．．．３８−Ｎを通してメモリコントローラチップ３２に供給される。バスの終端用のモジュールがスロット４６に挿入された場合、メモリチップ４２−１，．．．，４２−Ｎは、導体３６−１，．．．，３６−Ｎの読取りデータ信号をバスの終端用のモジュールに供給し、このモジュールは、導体４０−１，．．．，４０−Ｎを通してメモリコントローラチップ３２に読取りデータ信号を送出する。メモリモジュールがスロット４６にある場合、導体３６−１，．．．，３６−Ｎは、モジュール上のメモリチップにより受信されるべきアドレス、コマンド、書き込みデータ、及びクロック信号をコネクタ４４に伝達する。メモリモジュールから読取られたデータは、導体４０−１，．．．，４０−Ｎを通してメモリコントローラ３２に供給される。導体３４−１，．．．，３４−Ｎ，３６−１，．．．，３６−Ｎ，３８−１，．．．，３８−Ｎ及び４０−１，．．．，４０−Ｎは、ポイントツーポイントの導体である場合がある。他の実施の形態では、幾つかの導体はポイントツーポイントである。チップ３２、コネクタ４４及びスロット４６は、チップ１２、コネクタ２４及びスロット２６に同一であるか又は異なる。
【００１６】
図３は、基板５４、（コネクタスロットにおいて導電性エレメントと接触する）フィンガー５６、（図１及び図２におけるメモリチップと同じ又は異なる場合がある）メモリチップ６０−１，．．．，６０−Ｎ、及び（全ての実施の形態に含まれることが必要とされない）終端回路５８をもつメモリモジュール５０を示す。メモリチップ６０−１，．．．，６０−Ｎのボックスは、特定の実施の形態に依存して１以上のメモリチップをそれぞれ表す。図６，８，１０，１２及び１４におけるメモリチップ２６２−１，２６４−１，２６６−１及び２６８−１は、ボックス６０−１の例である。メモリチップの幾つかは、基板５４の他のサイドにある場合がある。
【００１７】
図４は、（全ての実施の形態で含まれることが必要とされない）基板７４、フィンガー７６及び終端回路７８をもつバスの終端用のモジュール７０を示す。
【００１８】
図５及び図６は、図２の例に関して更なる詳細を示す。図５では、（バスの終端用のモジュール７０と同じ又は異なる）バスの終端用のモジュール１００はコネクタ４４に挿入される。メモリチップ４２−１は、読取りデータ信号を導体３６−１及び３８−１に供給する。チップ４２−１の２つの出力は、バスの終端用のモジュール１００で非アクティブ又は終端される。バスの終端用のモジュール１００は、導体３６−１から、導電性のエレメント１０４−１、バスの終端用のモジュール１００の導体１０６−１、導体４０−１へのパスを完結する。導体３８−１及び４０−１は、図２に示されるメモリコントローラチップ３２に接続される。類似するが異なるやり方で、図６では、メモリモジュール１２０がコネクタ４４にあるとき、アドレス、制御データ、書き込みデータ及びクロック信号は、導体３６−１及び導電性エレメント１０４−１を通してメモリチップ２６２−１に供給される。メモリチップ２６２−１から読取られたデータは、導体１２４−１、導電性エレメント１０８−１及び導体４０−１を通してメモリコントローラ３２に供給される。したがって、図５及び図６では、メモリコントローラ３２は、バスの終端用のカードがコネクタにあるか又はメモリモジュールがコネクタにあるかで、同じビット数の読取りデータを取得する。しかし、図５では、メモリチップ４２−１は、８レーンの読取りデータを供給するＸ８モードにあり、図６では、メモリチップ４２−１及び２６２−１は、それぞれＸ４モードにあり、８レーンの読取りデータについて互いに結合する。導体レーンは、１つの導体を含むか、又は差動信号を伝達する２つの導体を含む場合がある。
【００１９】
以下は、図５〜図１４で使用される用語の説明である。（図５におけるチップ４２−１のような）メモリチップは、番号“２＋４”，“４”，“４”及び“６”を含む。これらの番号は、メモリチップの多数のデータ、アドレス、及び、コマンド信号入力又は出力を表す。また、クロック入力及び出力があり、これらは、チップ上の番号により示されていないが、番号“６．１”及び“４．１”に含まれる。番号“６．１”は、６つのアドレス、コマンド、及び書込みデータ信号、並びに１クロック信号を示す。番号“４．１”は、４つの読取りデータ信号及び１つのクロック信号を示す。たとえば、導体３４−１は、７つの導体レーンを含み、６つが書き込みデータ、アドレス及びコマンド信号であり、１つがクロック信号である。導体３６−１は、読取りデータについて４つの導体レーンと、チップ４２−１からの１クロック信号の導体レーンとを表す。図５及び図６の例では、チップ４２−１及び２６２−１は、使用されていないが、他の実施の形態で使用される場合がある４つの入力を含む。これらの入力は、含まれる必要はないが、これらの入力が含まれる場合にメモリチップは更に多様途になる。勿論、本発明は、図示又は記載される特定の数の信号又はレーン若しくは他の詳細に限定されない。
【００２０】
図７及び図８は、図５及び図６に類似する。しかし、図５及び図６のシステムは、あるポイントから２ポイントへのやり方で導電性エレメント１３８−１を通して、導体３４−１とコネクタ１４４の間を接続するために導体１４０−１を含む。バスの終端用のモジュール１３０がコネクタ１４４に挿入されるとき、導体１４０−１での信号は、終端回路１３４−１で終端される。メモリモジュール１５０がコネクタ１４４に挿入されるとき、導体１４０−１の信号は、チップ２６２−１に供給される。チップ４２−１は、その“２＋４”出力を非アクティブにするか、導体３６−１の信号は、メモリモジュール１５０で終端される。バスの終端用のモジュール１００及び１３０、メモリモジュール１２０及び１５０、並びにコネクタ４４及び１４４は、同一であるか又は異なる場合がある。
【００２１】
図９〜図１４では、導体３４−１及び３８−１は、図１の導体１４−１の例であり、導体３６−１は、図１の導体１６−１の例であり、導体４０−１は、図１の導体１８−１の例である。
【００２２】
図９及び図１０は、２つのメモリチップ２１０−１及び２０１−１が図７及び図８におけるメモリチップ４２−１の代わりに使用され、２つのメモリチップ２６２−１及び２６４−１がメモリモジュール２６０で使用されるシステムを示す。実際のシステムでは、チップ２１０−１及び２１２−１と、チップ２６２−１及び２６４−１パラレルであるメモリチップの更なるペアが存在する。チップ２１０−１，２１２−１，２６２−１及び２６４−１は、図８におけるチップ４２−１及び２６２−１と同じキャパシティをそれぞれ有する場合、図９のメモリシステムのキャパシティは、図５及び図７のメモリシステムのキャパシティの倍であり、図１０のメモリシステムのキャパシティは、図６及び図８のメモリシステムのキャパシティの倍であり、他の全ては等しい。
【００２３】
図９を参照して、バスの終端用のモジュール１３０がコネクタ１４４に挿入されるとき、ある実施の形態では、読み取り要求に応答して、チップ２１０−１は、導体２２４−１，導体３６−１，導電性エレメント１０４−１，導体１０６−１、導電性エレメント１０８−１、導体４０−１を通して、図１におけるメモリコントローラ１２のようなメモリコントローラに読取りデータ信号を供給する。アドレス、コマンド、書き込みデータ、及びクロック信号は、導体３６−１を通して供給され、導体２２０−１を通してチップ２１０−１からチップ２１２−１に繰り返される。導体２２０−１の信号は、バスの終端用のもジュ０ル１３０の終端回路１３４−１に導体１４０−１を通して供給される。
【００２４】
図１０を参照して、以下では、メモリモジュール２６０はコネクタ１４４に挿入されるときの異なる実施の形態を記載する。ある実施の形態では、特定のトランザクションについて、読み取り要求は、チップ２１０−１又はチップ２１２−１の何れかに向けられ、チップ２６２−１又はチップ２６４−１の何れかに向けられる。読み取り要求がチップ２１０−１のみに向けられる場合、読取りデータ信号は、導体２２４−１を通してチップ２１２−１に送出され、チップ２１２−１により導体３８−１に繰り返される。導体３６−１により送出される読取りデータ信号は、終端回路２８２−１により終端される。読み取り要求がチップ２１２−１のみに向けられる場合、その要求は、導体２２０−１を通してチップ２１２−１に繰り返される。同様に、チップ２６２−１に向けられる読み取り要求は、導体３４−１で開始し、チップ２１０−１を通して導体２２０−１及び１４０−１、チップ２６２−１に繰り返される。チップ２６２−１からの読取りデータ信号は、チップ２６４−１を通して導体２７０−１に繰り返される。導体２７０−１の信号は、導体エレメント１０８−１を通して導体４０−１に送出される。チップ２６４−１に向けられる読み取り要求は、チップ２６２−１を通してチップ２６４−１に繰り返され、読み取りデータ信号は、導体２７０−１に供給される。チップ２１２−１への書込みデータは、チップ２１０−１を通して繰り返され、導体２２０−１を通して送出される。チップ２６２−１への書き込みデータは、チップ２１０−１を通して繰り返され、導体１４０−１を通して送出される。チップ２６４−１への書き込みデータは、チップ２１０−１及びチップ２６２−１を通して繰り返され、導体１４０−１を通して送出される。
【００２５】
他の実施の形態では、特定のトランザクションにおいて、読み取り要求は、チップ２１０−１及び２１２−１の両者に向けられ、チップ２６２−１及び２６４−１の両者に向けられる。読取りデータ信号の一部は、メモリチップのそれぞれから到来する。チップ２１０−１における読取りデータ信号の一部は、チップ２１２−１を通して繰り返され、チップ２６２−１における読取りデータ信号の一部は、チップ２６４−１を通して繰り返される。同様に、書き込みデータの一部は、それぞれに書き込まれる。幾つかの実施の形態では、システムは、（１）特定のトランザクションにおいて、チップ２１０−１及び２１２−１の何れか、チップ２６２−１及び２６４−１の何れかへの読取りと書き込みとの間でスイッチし、（２）特定のトランザクションにおいて、チップ２１０−１及び２１２−１の両者、並びに、チップ２６２−１及び２６４−１の両者への読み取りと書き込みとの間でスイッチする。
【００２６】
図１１及び図１２のシステムは、図１１及び図１２において、導体１４０−１が導体３４−１に接続され、図９及び図１０において、導体１４０−１が導体２２０−１に接続される点を除いて、図９及び図１０のシステムと同じである。図５，６，９，１０，１３及び１４は、コマンド、アドレス、及び書き込みデータ信号がチップ２１０−１により繰り返される点でカスケードアレンジメントと呼ばれ、図７，８，１１及び１２のシステムは、最初のコマンド、アドレス及び書込みデータ信号がチップ２１０−１及びモジュールコネクタにパラレルに送出されるために、あるポイントから２つのポイントへのアレンジメントと呼ばれる。
【００２７】
図１３及び図１４のシステムは、図１３及び図１４のシステムが、マザーボード上に２つの更なるメモリクリップ（２１４−１及び２１６−１）を含み、メモリモジュール３００に２つの更なるメモリチップ（２６６−１２及び２６８−１）を含む点を除いて図９及び図１０のシステムに同じである。図１３及び図１４を参照して、導体３６−１は、チップ２１２−１と２１４−１との間で導体３０８−１に結合される。メモリモジュール３００では、終端回路２８２−１は、導体３６−１で信号を終端する。図９及び図１０と同様に、特定のトランザクションは、ダウンメモリチップ２１０−１，．．．，２１６−１のうちの１つに向けられ、１つのアップメモリチップ２６２−１，．．．，２６８−１、又は１を超えるチップ２１０−１，．．．，２１６−１及び１を超えるチップ２６２−１，．．．，２６８−１に向けられる。
【００２８】
図１３のケースでは（バスの終端用のモジュール１３０がコネクタ１４４に挿入されているとき）、読取りトランザクションに応答して、４つの読取りデータ信号ビットは（チップ２１０−１及び／又は２１２−１から）導体４０−１上にあり、４つの読取りデータ信号ビットは（チップ２１４−１及び／又は２１６−１から）導体３８−１上にある。図１４のケースでは（メモリモジュール３００がコネクタ１４４に挿入されているとき）、読取りトランザクションに応答して、４つの読取りデータ信号ビットは（チップ２１０−１，２１２−１，２１４−１及び／又は２１６−１から）導体３８−１にあり、４つの読取りデータ信号ビットは（チップ２６２−１，２６４−１，２６６−１及び／又は２１６−１）導体４０−１にある。
【００２９】
図５〜図１４のシステムは、（８つのデータ導体レーンと２つのクロックレーンを含む場合がある）唯一のビットレーンを示す。実際に、更に多くのバイトレーンは存在することもできる。たとえば、４バイトレーン（図１におけるＮ＝４）又は他の数のバイトレーンが存在する場合がある。誤り訂正コード（ＥＣＣ）のメモリクリップについて更なるバイトレーンが存在する場合があるが、これは必要とされない。任意のＥＣＣは別のやり方で実現される場合がある。
【００３０】
図１５は、メモリクリップ２０−１，．．．，２０−Ｎ及び３２０−１，．．．，３２０−Ｎを通して導体２４及び３２４に結合される（メモリコントローラクリップ１２及び３２と同じ又は異なる）メモリコントローラクリップ３２２を例示する。第一のチャネルは、メモリコントローラチップ３２２とコネクタ２４の間に導体を含む。第二のチャネルは、メモリコントローラチップ３２２とコネクタ３２４の間に導体を含む。他の可能性も存在する。
【００３１】
図１６及び図１７は、本発明のメモリコントローラチップが使用される場合があるシステムを示す。図１６におけるメモリコントローラチップ２５０及び図１７におけるメモリコントローラチップ３７４は、本実施の形態で記載されるメモリコントローラチップの何れかを表す。図１６を参照して、チップ３５０は、メモリコントローラ３５２及び少なくとも１つのプロセッサコア３５４を含む。チップ３５０は、入力／出力コントローラ３５６に結合され、このコントローラは、無線送信機回路及び受信機回路に結合される、図１７では、チップ３７４は、チップ３７０に結合されるメモリコントローラ３７６を含み、このチップは、少なくとも１つのプロセッサコア３７２を含み、入力／出力コントローラ３７８に結合される。入力／出力コントローラ３７８は、無線送信機回路及び受信機回路３５８に結合される。無線送信機及び受信機回路３５８は、全ての実施の形態について必要とされない。図１６及び図１７におけるチップのそれぞれは、マザーボード上にある又は他の表面にある。
【００３２】
バスの終端用のモジュール又はメモリモジュールがコネクタにあるがに関してメモリチップが通知される様々な方法が存在する。例は、バスの終端用のモジュール又はメモリモジュールの不揮発性メモリから、それらが何であるかを示すデータを読み出すメモリコントローラを含む。次いで、メモリコントローラは、適切なコマンドをメモリチップに送出する。別のアプローチは、メモリコントローラについて、モジュールにメモリチップが存在するかを判定することである。幾つかの実施の形態では、ブートアップの前にのみ変化が許容され、他の実施の形態では、ホットプラギングも許容される。
【００３３】
幾つかの実施の形態では、マザーボードは、マザーボードに直接的又は間接的に接続されるメモリコントローラチップ、メモリチップ、コネクタの位置を含む。位置は、これらのチップ及びコネクタがマザーボードの導電性エレメントと適切に接触する位置とすることができる。
【００３４】
図１と共に記載されたように、メモリコントローラチップ１２、メモリチップ２０−１，．．．，２０−Ｎ，及びモジュールコネクタ２４は、マザーボード１０上にある。チップ又はコネクタが「マザーボード上にある」と言うことで、チップ又はコネクタは、（メモリモジュールのような）別のカードではなくマザーボード上にあることを意味する。マザーボード、メモリコントローラチップ、メモリチップ及びコネクタとの間に（カード以外の）中間的な構造が存在する場合がある。たとえば、チップは、チップはパッケージにされ、リードを有する場合があり、チップとマザーボードの間にヒートシンク又は他のマテリアルが存在し、マザーボードに上になおチップが存在する場合がある。
【００３５】
マザーボード１０は、基板の例である。幾つかの実施の形態では、メモリチップ２０−１，．．．，２０−Ｎ及びモジュールコネクタ２４は、マザーボード以外の基板に存在する場合がある。幾つかの実施の形態では、メモリコントローラチップ１２は、メモリチップ２０−１，．．．，２０−Ｎをサポートする基板によりサポートされるカード上にある。
【００３６】
［他の情報と実施の形態］
本実施の形態で記載される導体は、連続性のあるマテリアルからなる必要がない。たとえば、導体は、ビア又は他の接続構造を含む場合がある。  
メモリチップは、同じランクの全ての部分であるか、又は異なるランクの部分である場合がある。直列のメモリモジュールが存在することもできる。
【００３７】
本発明は、特定のシグナリング技術又はプロトコルに制限されない。たとえばシグナリングは、シングルエンド又はディファレンシャルである場合がある。シグナリングは、２つの電圧レベル又は２を超える電圧レベルを含む場合がある。シグナリングは、１倍のデータレート、２倍のデータレート、４倍のデータレート、又は８倍のデータ等である場合がある。シグナリングは、エンコードされたシンボル及び／又はパケット化された信号を含む場合がある。クロック（又はストローブ）信号は、他の信号から個別に送信されるか、又は他の信号に埋め込まれる場合がある。様々な符号化技術が使用される場合がある。ストローブ信号は、クロック信号よりも使用される。書き込みバッファは、メモリチップに含まれる場合がある。書込みデータ信号は、アドレス及びコマンド信号と同じ導体レーンにある必要はない。
【００３８】
メモリコントローラチップ、メモリチップ、コネクタ及びマザーボード間の中間の構造が存在する。本実施の形態で記載及び例示される様々なチップは、例示又は記載されていない更なる入力又は出力を有する場合がある。図面のシステムの実際の実現では、説明されていない更なる回路、制御ライン及びおそらく相互接続が存在する。図面が導体を通して接続される２つのブロックを示すとき、説明されていない中間回路が存在する。ブロックの形状及び相対的なサイズは、実際の形状及び相対的なサイズに関連することが意図されていない。
【００３９】
実施の形態は、本発明の実現又は例である。「ある実施の形態」、「１実施の形態」、「幾つかの実施の形態」、又は「他の実施の形態」への明細書における参照は、実施の形態に関して記載される特定の特徴、構造又は特性が少なくとも幾つかの実施の形態に含まれるが、必ずしも全ての実施の形態に含まれないことを意味する。「ある実施の形態」、「１実施の形態」、又は「幾つかの実施の形態」の様々な外観は、必ずしも同じ実施の形態を全て引用していない。
【００４０】
エレメント“Ａ”がエレメント“Ｂ”に結合されると言ったとき、エレメント“Ａ”はエレメントＢに直接に結合されるか、又はたとえばエレメントＣを通して間接的に結合される場合がある。
【００４１】
明細書又は請求項において、コンポーネント、特徴、構造、プロセス又は特性“Ａ”がコンポーネント、特徴、構造、プロセス又は特性“Ｂ”を「生じさせる」ことが記載されるとき、“Ａ”は“Ｂ”の少なくとも部分的な原因であるが、“Ｂ”を生じさせるのを支援する少なくとも１つの他のコンポーネント、特徴、構造、プロセス、又は特性が存在する場合があることを意味する。
【００４２】
明細書において、コンポーネント、特徴、構造、プロセス又は特性が含まれる「場合がある“may”,“might”」又は「ことができる“could”」と記載される場合、その特定のコンポーネント、特徴、構造、プロセス、又は特性が含まれることが必要とされない。明細書又は請求項が「“a”又は“an”」エレメントを示す場合、唯一のエレメントが存在することを意味しない。
【００４３】
本発明は、本実施の形態に記載される特定の詳細に限定されない。確かに、上述の説明及び図面の多数の他のバリエーションは、本発明の範囲で行われる場合がある。したがって、本発明は、本発明の範囲を定義する、請求項に対する補正を含む以下の特許請求の範囲である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態に係る、それぞれがマザーボード上にあるメモリコントローラチップ、メモリチップ、モジュールコネクタを含むシステムのブロック図である。
【図２】本発明の実施の形態に係る、それぞれがマザーボード上にあるメモリコントローラチップ、メモリチップ、モジュールコネクタを含むシステムのブロック図である。
【図３】本発明の実施の形態に係る、メモリモジュールのブロック図である。
【図４】本発明の実施の形態に係るバスの終端用のモジュールのブロック図である。
【図５】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図６】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図７】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図８】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図９】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図１０】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図１１】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図１２】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図１３】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図１４】本発明の実施の形態に係る、少なくとも１つのメモリチップ、コネクタ及びモジュールを含むシステムのブロック図である。
【図１５】本発明の実施の形態に係る、メモリコントローラチップ、メモリチップ、コネクタを含むシステムのブロック図である。
【図１６】本発明の実施の形態に係る、メモリコントローラチップをもつシステムのブロック図である。
【図１７】本発明の実施の形態に係る、メモリコントローラチップをもつシステムのブロック図である。
【図１】
2009520303.tif 000003
【図２】
2009520303.tif 000004
【図３】
2009520303.tif 000005
【図４】
2009520303.tif 000006
【図５】
2009520303.tif 000007
【図６】
2009520303.tif 000008
【図７】
2009520303.tif 000009
【図８】
2009520303.tif 000010
【図９】
2009520303.tif 000011
【図１０】
2009520303.tif 000012
【図１１】
2009520303.tif 000013
【図１２】
2009520303.tif 000014
【図１３】
2009520303.tif 000015
【図１４】
2009520303.tif 000016
【図１５】
2009520303.tif 000017
【図１６】
2009520303.tif 000018
【図１７】
2009520303.tif 000019
【国際調査報告】
2009520303.tif 000020
2009520303.tif 000021