(57)【要約】シールドゲートトレンチＦＥＴは、以下のように形成される。第１の導電型のシリコン領域内にトレンチが形成される。トレンチは、シールド絶縁膜によってシリコン領域から絶縁されたシールド電極を含む。熱酸化物層およびコンフォーマルな絶縁体層からなるインターポリ絶縁膜（ＩＰＤ）がシールド電極上面に沿って形成される。少なくともトレンチ側壁上方を覆うゲート絶縁膜が形成される。ゲート電極がトレンチ内に形成される。ゲート電極は、ＩＰＤによってシールド電極から絶縁される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電界効果トランジスタの製造方法であって、
第１の導電型のシリコン領域内にシールド絶縁膜によって前記シリコン領域から絶縁されたシールド電極を有するトレンチを形成するステップと、
前記シールド電極の上面に沿って熱酸化物層およびコンフォーマルな絶縁体層からなるインターポリ絶縁膜（以下ＩＰＤという）を形成するステップと、
少なくともトレンチ側壁上方を覆うゲート絶縁膜を形成するステップと、
前記ＩＰＤによってシールド電極から絶縁されたゲート電極を前記トレンチ内に形成するステップと、を含むことを特徴とする製造方法。
【請求項２】
前記ＩＰＤは凹状の上面を有することを特徴とする請求項１に記載の製造方法。
【請求項３】
前記ＩＰＤの前記ゲート絶縁膜に対する厚さの比率は、３：１よりも大であることを特徴とする請求項１に記載の製造方法。
【請求項４】
前記ゲート絶縁膜は、前記ＩＰＤ形成後に形成されることを特徴とする請求項１に記載の製造方法。
【請求項５】
前記ＩＰＤを形成するステップは、
前記トレンチの側壁上方に沿っておよび前記シールド電極の上面に沿って熱酸化物層を形成するステップと、
前記トレンチをコンフォーマルな絶縁体層で満たすステップと、
前記コンフォーマルな絶縁体層および前記熱酸化物層を部分的に除去するステップと、を含み、
前記ＩＰＤは、前記熱酸化物層の残存部分と前記コンフォーマルな絶縁体層の残存部分とからなることを特徴とする請求項１に記載の製造方法。
【請求項６】
前記熱酸化物層を形成するステップは、前記トレンチの側壁に沿う部分よりも前記シールド絶縁膜の上面に沿う部分の方がより厚い熱酸化物層が形成されるように熱的にシリコンを酸化するステップを含むことを特徴とする請求項５に記載の製造方法。
【請求項７】
前記部分的に除去するステップは、前記トレンチに隣接するシリコン表面および前記トレンチ側壁の上方に沿った全ての絶縁膜を完全に除去するステップであることを特徴とする請求項５に記載の製造方法。
【請求項８】
前記満たすステップは、コンフォーマルな酸化物層を堆積し、前記トレンチを満たすステップを含むことを特徴とする請求項５に記載の製造方法。
【請求項９】
前記部分的に除去するステップは、前記コンフォーマルな絶縁体層および前記熱酸化物層を前記トレンチ内の所望深さにまで等方的にエッチバックするステップを含み、
前記コンフォーマルな絶縁体層の残存部分が、その底面および前記コンフォーマルな絶縁体層の残存部分の側壁に沿った前記熱酸化物層の残存部分に囲まれていることを特徴とする請求項５に記載の製造方法。
【請求項１０】
前記トレンチを形成するステップは、
前記トレンチの側壁および底面を覆うシールド絶縁膜を形成するステップと、
前記トレンチ内に埋め込まれたシールド電極を形成するステップと、
少なくともトレンチの側壁上方に沿って前記シールド絶縁膜の薄い層が残るように前記シールド絶縁膜の露出部分を部分的に除去するステップと、を含むことを特徴とする請求項１に記載の製造方法。
【請求項１１】
前記シリコン領域内に第２の導電型のウェル領域を形成するステップと、
ソース領域が前記トレンチの側方に位置するように前記ウェル領域内にソース領域を形成するステップと、を更に含むことを特徴とする請求項１に記載の製造方法。
【請求項１２】
前記ゲート電極、前記ソース領域および前記ウェル領域上に延在するプレメタル絶縁体層を形成するステップと、
前記プレメタル絶縁体層の所定の部分を除去して前記ウェル領域の表面に対応する部分を露出させるステップと、
前記ソース領域の側壁が露出するように露出した表面に沿って前記ウェル領域にリセスを形成するステップと、
前記ウェル領域および前記ソース領域の露出した側壁に電気的に接続するメタル層を形成するステップと、を更に含むことを特徴とする請求項１１に記載の製造方法。
【請求項１３】
電界効果トランジスタ（ＦＥＴ）であって、
第１の導電型のシリコン領域内部に伸長するトレンチと、
前記トレンチの下方部分に設けられてシールド絶縁膜によって前記シリコン領域から絶縁されたシールド電極と、
前記トレンチ内に設けられてＩＰＤによって前記シールド電極から絶縁されたゲート電極と、を含み、
前記ＩＰＤは、コンフォーマルな絶縁体層と熱酸化物層からなることを特徴とするＦＥＴ。
【請求項１４】
前記ゲート電極は、トレンチ側壁の上方に沿って延在するゲート絶縁膜によって前記シリコン領域から絶縁されており、前記ＩＰＤの厚さの前記ゲート絶縁膜の厚さに対する比率は３：１よりも大であることを特徴とする請求項１３に記載のＦＥＴ。
【請求項１５】
前記ＩＰＤはその上面に沿って凹状の輪郭を有していることを特徴とする請求項１３に記載のＦＥＴ。
【請求項１６】
前記ゲート電極は、その底面に沿って凹状の輪郭を有していることを特徴とする請求項１３に記載のＦＥＴ。
【請求項１７】
前記コンフォーマルな絶縁体層は、その底面および側壁に沿って熱絶縁膜によって囲まれていることを特徴とする請求項１３に記載のＦＥＴ。
【請求項１８】
前記コンフォーマルな絶縁体層は、凸状の底面および凹状の上面を有していることを特徴とする請求項１３に記載のＦＥＴ。
【請求項１９】
前記シールド電極は曲面状の上面を有していることを特徴とする請求項１３に記載のＦＥＴ。
【請求項２０】
前記シリコン領域は、第１の導電型のサブストレート上に延在する第１の導電型のエピタキシャル層と、前記エピタキシャル層内に設けられた第２の導電型のウェル領域と、前記ウェル領域内に設けられた第１の導電型のソース領域とを含み、前記ソース領域は前記トレンチの側方に位置していることを特徴とする請求項１３に記載のＦＥＴ。
【請求項２１】
前記トレンチは、前記エピタキシャル層内まで伸長し終端していることを特徴とする請求項２０に記載のＦＥＴ。
【請求項２２】
前記トレンチは前記エピタキシャル層を貫通し、前記サブストレート内において終端するように伸長していることを特徴とする請求項２０に記載のＦＥＴ。
【請求項２３】
電界効果トランジスタ（ＦＥＴ）であって、
第１の導電型のシリコン領域内に伸長するトレンチと、
前記トレンチの下方部分に設けられてシールド絶縁膜によって前記シリコン領域から絶縁されたシールド電極と、
前記トレンチ内に設けられて、その上面に沿った凹状の輪郭を有するＩＰＤによって前記シールド電極から絶縁されたゲート電極と、を含むことを特徴とするＦＥＴ。
【請求項２４】
前記シールド電極は曲面状の上面を有していることを特徴とする請求項２３に記載のＦＥＴ。
【請求項２５】
前記シリコン領域は、第１の導電型のサブストレート上に延在する第１の導電型のエピタキシャル層と、前記エピタキシャル層内に設けられた第２の導電型のウェル領域と、前記ウェル領域内に設けられた第１の導電型のソース領域とを含み、前記ソース流域は前記トレンチの側方に位置していることを特徴とする請求項２３に記載のＦＥＴ。
【請求項２６】
前記トレンチは前記エピタキシャル層内まで伸長し終端していることを特徴とする請求項２５に記載のＦＥＴ。
【請求項２７】
前記トレンチは前記エピタキシャル層を貫通し、前記サブストレート内において終端するように伸長していることを特徴とする請求項２５に記載のＦＥＴ。
【請求項２８】
電界効果トランジスタ（ＦＥＴ）であって、
第１の導電型のシリコン領域内部に伸長するトレンチと、
前記トレンチの下方部分に設けられてシールド絶縁膜によって前記シリコン領域から絶縁されたシールド電極と、
前記トレンチ内に設けられてＩＰＤによって前記シールド電極から絶縁されたゲート電極と、を含み、
前記ＩＰＤは、その底面に沿った凸状の輪郭とその上面に沿った凹状の輪郭を有するコンフォーマルな絶縁体層を含むことを特徴とするＦＥＴ。
【請求項２９】
前記ゲート電極は、その底面に沿って凹状の輪郭を有していることを特徴とする請求項２８に記載のＦＥＴ。
【請求項３０】
前記ＩＰＤは、その底面および側壁に沿って前記コンフォーマルな絶縁体層を囲む熱絶縁膜を更に含むことを特徴とする請求項２８に記載のＦＥＴ。
【請求項３１】
前記シリコン領域は、第１の導電型のサブストレート上に延在する第１の導電型のエピタキシャル層と、前記エピタキシャル層内に設けられた第２の導電型のウェル領域と、前記ウェル領域内に設けられた第１の導電型のソース領域とを含み、前記ソース流域は前記トレンチの側方に位置していることを特徴とする請求項２８に記載のＦＥＴ。
【請求項３２】
前記トレンチは前記エピタキシャル層内まで伸長し終端していることを特徴とする請求項３１に記載のＦＥＴ。
【請求項３３】
前記トレンチは前記エピタキシャル層を貫通し、前記サブストレート内において終端するように伸長していることを特徴とする請求項３１に記載のＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してパワー電界効果トランジスタ（ＦＥＴｓ）半導体に関し、特にシールドゲートＦＥＴにおける改良されたインターポリ絶縁膜（inter-poly dielectric）（ＩＰＤ）の構造および製造方法に関する。
【背景技術】
【０００２】
シールドゲートトレンチＦＥＴは、シールドされた電極がゲート−ドレイン間容量（Ｃｇｄ）を低減し、トランジスタのブレークダウン電圧を向上させるという点で有利である。図１は、従来のシールドゲートトレンチＭＯＳＦＥＴの簡略化した断面図である。トレンチ１１０は、ゲート電極１２２直下にシールド電極１１４を含んでいる。シールド電極１１４は、一般的にゲート絶縁膜１２０よりも厚いシールド絶縁膜１１２によって隣接するシリコン領域から絶縁されている。ゲートおよびシールド電極は、一般にインターポリ絶縁膜すなわちＩＰＤと称される絶縁体層１１６によって互いに分離されている。ＩＰＤ層はゲートとシールド電極間の要求電圧をサポートするために十分な質と厚さを有していなければならない。
【０００３】
図１の従来のシールドゲートＦＥＴは、多くの欠点を抱えている。第１に、ゲート電極１２２は、シールド電極１１４の平坦な上面に連なる鋭いボトムコーナーを有し、これらの領域において高電界を生ぜしめる。第２に、従来のＩＰＤの形成方法は、一般的にトレンチの間のメサ上に酸化物層を導入する。この酸化物層は、ゲート電極を形成した後に、いくつかのポイントにおいて除去しなければならない。この酸化物層の除去の際に、トレンチ側壁方向へのゲート酸化膜のエッチングが不可避的に起り、ゲートショートおよびゲートリークを招来する。他の公知の手法は、ＩＰＤの形成をゲート絶縁膜の形成と結合する。その結果、ＩＰＤの厚さはゲート絶縁膜の厚さのセット倍数に制限される。これは、ゲート絶縁膜およびＩＰＤを独立に最適化することを許容しない。ＩＰＤとゲート絶縁膜との間の厚さにおいて得られる最も大きい差異は、およそ３対１である（すなわち、与えられた目標ゲート絶縁膜厚に対し得られたＩＰＤ膜厚は、目標ゲート絶縁膜厚よりも３倍厚い。）
従って、改良されたＩＰＤおよびゲート絶縁膜を有するシールドゲートトレンチＦＥＴの構造およびその製造方法が必要とされる。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明の実施例に一致して、ＦＥＴの製造方法は以下のとおりである。第１の導電型のシリコン領域内においてトレンチが形成される。トレンチは、シールド絶縁膜によってシリコン領域から絶縁されたシールド電極を含む。熱酸化物層およびコンフォーマルな絶縁体層からなるインターポリ絶縁膜（以下ＩＰＤと称する）は、シールド電極の上面に沿って形成されている。少なくともトレンチ側壁の上方を覆うゲート絶縁膜が形成される。ゲート電極がトレンチ内に形成される。ゲート電極はＩＰＤによってシールド電極から絶縁される。
【０００５】
一例として、ＩＰＤは凹状の上面を有する。
【０００６】
他の例として、ＩＰＤの厚さのゲート絶縁膜の厚さに対する比率は３：１よりも大きい。
【０００７】
更に他の例としては、ゲート絶縁膜はＩＰＤ形成後に形成される。
【０００８】
他の例として、ＩＰＤは以下のように形成される。熱酸化物層がトレンチの側壁上方およびシールド電極の上面に沿って形成される。トレンチは、コンフォーマルな絶縁体層で満たされる。コンフォーマルな絶縁体層および熱酸化物層は部分的に除去されて、熱絶縁体層の残存部分とコンフォーマルな絶縁体層の残存部分を含むＩＰＤが形成される。
【０００９】
本発明の他の実施例に一致して、ＦＥＴは第１の導電型のシリコン領域内まで伸長するトレンチを含む。シールド電極は、トレンチの下方部分に延在するシールド絶縁膜によってシリコン領域から絶縁される。ゲート電極は、トレンチ内に形成され、インターポリ絶縁膜（ＩＰＤ）によってシールド電極から絶縁される。ＩＰＤはコンフォーマルな絶縁体層および熱酸化物層を含む。
【００１０】
一例として、ゲート電極はトレンチ側壁の上方に沿って延在するゲート絶縁膜によってシリコン領域から絶縁される。そして、ＩＰＤの厚さのゲート絶縁膜の厚さに対する比率は、３：１よりも大きい。
【００１１】
他の例として、ＩＰＤはその上面に沿って凹状の輪郭を有している。
【００１２】
さらに他の例として、ゲート電極はその底面に沿って凹状の輪郭を有している。
【００１３】
他の例として、コンフォーマルな絶縁体層は、その底面および側壁に沿って熱絶縁膜によって囲まれている。
【００１４】
他の例として、コンフォーマルな絶縁体層は、凸状の底面および凹状の上面を有している。
【００１５】
他の例として、シールド電極は曲面状の上面を有している。
【００１６】
他の例として、シリコン領域は、第１の導電型のサブストレート上に延在する第１の導電型のエピタキシャル層と、エピタキシャル層内に設けられた第２の導電型のウェル領域と、ウェル領域内に形成された第１の導電型のソース領域と、を有する。ソース領域は、トレンチ側方に位置する。
【００１７】
一例として、トレンチはエピタキシャル層内まで伸長し、終端している。
【００１８】
他の例として、トレンチはエピタキシャル層を貫通し、サブストレート内において終端するように伸張している。
【００１９】
以下に示す詳細な説明および添付図面は、本発明の本質および利点のさらなる理解を提供する。
【発明を実施するための形態】
【００２０】
本発明に一致して、シールドゲートＦＥＴのＩＰＤ層は、熱酸化の実施後にコンフォーマルな絶縁体層が堆積されることにより形成される。ゲート絶縁膜はその後形成され、ゲート電極の形成が後に続く。この方法は、ＩＰＤ層の形成工程をゲート絶縁膜の形成工程から分離する。これにより、これらの絶縁体層の各々が単独に最適化されることを可能とする。その結果、ゲート絶縁膜の質又は厚さを損なうことなくゲートおよびシールド電極間の要求電圧をサポートする高品質且つ厚いＩＰＤを形成することが可能となる。更に、コンフォーマルな絶縁体層がＩＰＤの上面に沿った滑らかに凹んだ輪郭（すなわち、ボウルの内部ような）をもたらすのに役立つ。換言すれば、ゲート電極に滑らかな底面形状をもたらす。これは、底面において鋭いコーナーを有するゲート電極に係る図１に示された従来構造のＦＥＴと比較して電界緩和に役立つ。
【００２１】
図２Ａ−２Ｌは、本発明の実施例である改良されたＩＰＤおよびゲート絶縁膜を有するシールドゲートトレンチＦＥＴを形成するための典型的なプロセスシーケンスの各段階における簡略化された断面図である。図２Ａに示すように、トレンチ２０２が公知のマスキングおよびシリコンエッチ法によりシリコン領域２０４内に形成される。一例として、シリコン領域２０４は、高濃度の導電性ｎ型サブストレート上に延在する比較的ライトドープされたｎ型エピタキシャル層を含む。この実施例においては、トレンチは、設計目標に応じてエピタキシャル層内あるいはさらに深く伸長しサブストレート内において終端するようにエッチングすることができる。図２Ｂに示すように、トレンチに隣接するメサ領域の表面のみならずトレンチの側壁および底部を覆うシールド絶縁膜２０６（例えば酸化物からなる）が公知の製法により形成される。一例として、シールド酸化膜は高温ドライ酸化（例えば１１５０℃）を使用して形成される。高温は、トレンチのボトムコーナーに丸みをつけるのを助け、デバイスのブレークダウンをサポートするのに十分な１２５０Åのシールド酸化膜を形成する。
【００２２】
図２Ｃに示すように、ポリシリコンの層が公知のポリシリコン堆積法によりトレンチを満たすように堆積される。堆積されたポリシリコンはその後トレンチ内に埋め込まれ、その結果、シールド電極２０８が形成される。その後、シールド絶縁膜の露出した部分は例えば６５０Åにまで薄くされる。酸化物を含むシールド電極における一実施例は、シールド酸化膜を薄くするのにウェット緩衝酸化膜エッチが用いられる。シールド絶縁膜の残った露出部分２０６ａは、その後の熱酸化ステップにおいてトレンチ側壁およびメサ表面に沿った酸化物の過大な成長を阻止し、トレンチキャビティの輪郭を制御するのに役立つ。熱酸化膜の過大な成長は、その後に堆積されるコンフォーマルな絶縁体層内にボイドの形成をもたらす。一例として、シールド絶縁膜２０６の露出部分は、完全に除去されるか、代替としてシールド絶縁膜２０６全体は原型が保たれたままである。
【００２３】
図２Ｄに示すように、熱酸化ステップを実行し、トレンチ側壁に沿って、トレンチに隣接するメサ領域の表面上およびシールド電極２０８上に熱酸化物層２１０を形成する。熱酸化はシールド電極２０８の表面部分を有利に酸化し、その結果、曲線的な輪郭となる。この曲線的な上面は、シールド電極２０８と後に形成されるゲート電極との間の領域における電界を最小限に抑える。一例として、熱酸化物層２１０は、低温ウェット酸化に続いて高温ドライ酸化を実行することにより形成される。他の例においては、熱酸化は厚さが１０００−１５００Åの範囲の厚さを有する熱酸化物層２１０を形成する。更に他の例においては、低温熱酸化（例えば約８５０℃）が実行され、トレンチ側壁およびメサ表面上よりも厚い酸化物層がシールド電極の上面に沿って形成される。そのような実施例において、厚さの比率は１．５：１ないし２：１の範囲が望ましい。具体的な例としては、熱酸化はシールド電極の上面に沿って、約１８５０Åの厚さの熱酸化物層をもたらし、トレンチ側壁とメサ表面に沿って約１２５０Åの厚さの熱酸化物層をもたらす。
【００２４】
図２Ｅに示すように、コンフォーマルな絶縁体層２１２（例えば酸化物からなる）がトレンチを満たすように堆積される。一例として、コンフォーマルな絶縁体層２１２は、約５１０℃の温度、４８０Torrの圧力で準常圧化学気相成長（sub- atmospheric chemical vapor deposition (SACVD)）TEOS（tetraethylorthosilicate）/オゾンプロセスを用いて堆積される。堆積された酸化物は、空隙を形成することなく完全にトレンチを満たす。
【００２５】
図２Ｆに示すように、コンフォーマルな絶縁体層２１２および熱酸化物層２１０は、トレンチ内部に向けて所望の深さにまでエッチングされる。メサ表面上およびトレンチ側壁上方に沿った全ての絶縁膜は完全に除去される。そして、凹状の上面を有するインターポリ絶縁膜（ＩＰＤ）層２１４がシールド電極２０８上に残る。従って、ＩＰＤ層２１４は、熱酸化物層およびコンフォーマルな絶縁体層の積層（stack）により構成される。一例として、絶縁膜スタックの等方的なエッチバックがトレンチ内に絶縁膜スタックを埋め込む際に実行される。所望の厚さのＩＰＤを得るためにそして、トレンチ側壁に沿った酸化膜およびメサ上の酸化膜を完全に除去するために異方性プラズマドライエッチング又はウェットエッチングが実行される。ＳＡＣＶＤ酸化膜を緻密にするために、公知の緻密化ステップを実行することができる。一例として、ドライエッチおよびその後の緻密化が行われ、その後にウェットエッチが続く。
【００２６】
図２Ｇに示すように、トレンチ側壁、ＩＰＤ上およびトレンチに隣接するメサ領域上に延在するゲート絶縁体層２１６（例えば酸化物からなる）が公知の製法により形成される。ＩＰＤ形成は、ゲート絶縁膜形成から完全に分断されるので、ゲート絶縁膜は所望の特性を得るために単独で最適することが可能となる。図２Ｈに示すように、公知の製法により、トレンチを満たすようにポリシリコンの層が堆積され、その後エッチバックされ、トレンチ２０２内に埋め込みゲート電極２１８が形成される。
【００２７】
図２Ｉに示すように、メサ上に延在するゲート絶縁膜２１６の一部は、ボディ注入およびソース注入に適した厚みにまでエッチバックされる。全面的なボディ注入およびドライブインプロセスが行われ、シリコン領域２０４の上方部分に沿ったｐ型ボディ領域が形成される。その後、マスキング層（図示せず）を伴った公知のソース注入が行われ、トレンチ２０２の側方に位置するソース領域２２２が形成される。図２Ｊに示すように、プレメタル絶縁体層２２４（たとえばＢＰＳＧからなる）が公知の製法により構造体上に形成される。図２Ｋに示すように、マスキング層（図示せず）を用いてマスキング層によって位置決めされて絶縁体層２２４が部分的に除去され、ボディ領域２２０およびソース領域２２２が露出する。その後、公知のシリコンエッチ（例えばドライエッチ）が行われ、露出した表面領域にリセスを形成する。その結果、リセス形成されたシリコン領域はコンタクト開口２２６を形成する。
【００２８】
図２Ｌに示すように、全面な高濃度ボディ注入が行われ、ボディ領域２２０内にセルフアラインされた高濃度ｐ型ボディ領域２２８が形成される。その後、コンタクト開口のより良好なアスペクト比をもたらすため、また、高濃度ボディ領域２２８およびソース領域２２２に電気的に接続する後のステップにおいて形成されるメタル層２２６のより良好なステップカバレージをもたらすために絶縁体２２４のリフローが行われる。図２Ｌに含まれる水平方向の破線は、エピタキシャル層２０３がサブストレート２０１上に延在し、トレンチ２０２がエピタキシャル層２０３を貫通してサブストレート２０１内で終端している実施例を図示したものである。代替として、トレンチ２０２はエピタキシャル層２０３で終端していてもよい。図２Ａ−２Ｌにおける断面図によって示されたプロセスシーケンスは、単に典型例であり、各ステップが変更され、以上において示されたものとは異なる手順で実行され得る。特に、所望の特性および特徴を有するシールドゲート構造を得るための図２Ｉ−２Ｌによって示されるステップの代わりに、多くの公知のプロセスステップのいずれを使用することも可能である。
【００２９】
本発明の構造および方法によれば、熱成長絶縁膜およびコンフォーマルに堆積された絶縁膜の積層膜からなる改良されたＩＰＤ層を得ることができる。熱成長絶縁膜は高品質な絶縁膜を提供し、シールド電極のトップコーナーを丸くする役割を果たす。コンフォーマルに堆積された絶縁膜は（１）シールド電極の上方のギャップを満たし、（２）トレンチ側壁に沿った絶縁膜がエッチングされる際にシールド電極上の熱絶縁膜を保護するためのハードマスクとしての役割を果たし、（３）その上方にゲート電極が形成される滑らかな凹状の輪郭を形成する。シールド電極の上面およびゲート電極の底面に沿った曲線的な輪郭は、局部における電界低下という結果をもたらす。
【００３０】
更に、本発明によるＩＰＤの形成方法は、ゲート酸化膜の形成からＩＰＤの形成を分断することによりＩＰＤとゲート絶縁膜とを独立に最適化できる。例えば、厚くて高品質なＩＰＤと薄くて高品質なゲート絶縁膜を達成できる。一例として、ＩＰＤの厚さとゲート絶縁膜の厚さの比率を５：１にすることによって最適なトランジスタ特性を得ることができる。例えば、約２０００Å以上のＩＰＤの厚さと、少なくとも約４００Å以上のゲート絶縁膜の厚さが最適なトランジスタ特性を提供するために見出される。薄いゲート絶縁膜を形成する技術が低オン抵抗を得るために有利に使用され得る。
【００３１】
本発明の様々な構造および方法は、他の利点や特徴との間で低オン抵抗でありながら高阻止能力および高効率を達成するために他のシールドゲート構造のみならず１つ又はそれ以上の多くの普及した技術や、同一出願人による２００４年１２月２９日に出願され、その全体を本願に援用する出願番号11/026,276と組み合わせることが可能である。
【００３２】
以上において多くの特定の実施例を示し、説明したが、本発明の実施例はこれらに限定されるものではない。例えば、示され、説明された構造体のドーピング極性は逆であってもよく、そして／又は各構成要素におけるドーピング濃度は、本発明から逸脱しない範囲で変更可能であることが理解されるべきである。図２Ａ−２Ｌによって示されるプロセスシーケンスはｎチャンネルＦＥＴを形成するためのものであるが、ｐチャンネルＦＥＴを形成するためのプロセスシーケンスに変更することは、この開示を見た当業者であれば明白である。また、以上においては、通常のシリコンを用いた様々な実施例について説明したが、これらの実施例およびこれらの明白な変形例は、シリコンカーバイド、ガリウムヒ素、窒化ガリウム、ダイアモンド又は他の半導体材料において実施することも可能である。更に、各断面図は一定比率ではなく、また、類似する構造体のレイアウトデザインにおいて可能な変形を限定することを意図しない。また、上記した如きＦＥＴおよびその明白な変形は、六角形又は四角形のトランジスタセルを含むストライプ構造又はセル構造で形成することができる。更に、本発明の１つ又はそれ以上の特徴は、本発明の範囲から逸脱することなく本発明の他の実施例の１つ又はそれ以上の特徴と組み合わせることとしてもよい。従って、本発明の範囲は、実施例の記載に限定されるべきではなく、以下の請求項によって定められる。
【図面の簡単な説明】
【００３３】
【図１】図１は、従来のシールドゲートトレンチＭＯＳＦＥＴの簡略化された断面図である。
【図２】図２Ａ−２Ｌは、本発明の実施例である改良されたインターポリ絶縁膜およびゲート絶縁膜を有するシールドゲートトレンチＦＥＴを形成するための典型的なプロセスシーケンスの各段階における簡略化された断面図である。
【図１】
2009505403.tif 000003
【図２Ａ】
2009505403.tif 000004
【図２Ｂ】
2009505403.tif 000005
【図２Ｃ】
2009505403.tif 000006
【図２Ｄ】
2009505403.tif 000007
【図２Ｅ】
2009505403.tif 000008
【図２Ｆ】
2009505403.tif 000009
【図２Ｇ】
2009505403.tif 000010
【図２Ｈ】
2009505403.tif 000011
【図２Ｉ】
2009505403.tif 000012
【図２Ｊ】
2009505403.tif 000013
【図２Ｋ】
2009505403.tif 000014
【図２Ｌ】
2009505403.tif 000015
【国際調査報告】
2009505403.tif 000016
2009505403.tif 000017
2009505403.tif 000018