(57)【要約】本発明は、高誘電率誘電体層を作製する方法を提供する。当該方法は、第１の膜厚を有する高誘電率誘電体材料層を基板上に析出させる工程を含む。当該高誘電率誘電体材料は、バルク密度値を有し、上記第１の膜厚は、上記高誘電率誘電体層が、高誘電率誘電体材料の少なくともバルク密度値マイナス１０％の密度を有するように選択する。次の工程においては、本発明に係る方法は、高誘電率誘電体層を第２の膜厚まで薄膜化する工程を含む。本発明はまた本発明の実施の形態に係る方法により作製された高誘電率誘電体層を含む半導体デバイスを提供する。
2009512995.tif 000002
【特許請求の範囲】
【請求項１】
高誘電率誘電体層を作製するための方法であって、
基板上に高誘電率誘電体材料を析出させて、第１の膜厚を有する高誘電率誘電体層を形成する工程と、
上記高誘電率誘電体層を第２の膜厚まで薄膜化する工程と、を備え、
第２の膜厚まで高誘電率誘電体材料を成長させることにより得られるより高い密度を有する高誘電率誘電体を形成することを特徴とする方法。
【請求項２】
上記高誘電率誘電体材料はバルク密度値を有し、上記第１の膜厚は、高誘電率誘電体層が、高誘電率誘電体材料の少なくともバルク密度値マイナス１０％の密度を有するように選択される請求項１記載の方法。
【請求項３】
上記第２の膜厚は、上記高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する膜厚の少なくとも１／５であることを特徴とする請求項１または２記載の方法。
【請求項４】
上記の高誘電率誘電体層を第２の膜厚まで薄膜化する工程が、上記高誘電率誘電体層をエッチングすることにより実行されることを特徴とする請求項１〜３のいずれかに記載の方法。
【請求項５】
上記の高誘電率誘電体層をエッチングする工程が、ウェットエッチングプロセスにより実行されることを特徴とする請求項４記載の方法。
【請求項６】
上記第２の膜厚が、所望の層品質を有するように選択されることを特徴とする請求項１〜５のいずれかに記載の方法。
【請求項７】
上記層品質が、密度、フィルムクロージャー、粗さ、および電気リーク等のパラメータにより規定されることを特徴とする請求項６記載の方法。
【請求項８】
上記高誘電率誘電体層が、金属酸化物、金属シリケート、金属オキシナイトライド、金属シリコンオキシナイトライド、もしくはこれらを任意に組み合わせたもののいずれかであることを特徴とする請求項１〜７のいずれかに記載の方法。
【請求項９】
上記の高誘電率誘電体層を第１の膜厚で析出する工程と、上記の高誘電率誘電体層を第２の膜厚まで薄膜化する工程とが連続的に繰り返されることを特徴とする請求項１〜８のいずれかに記載の方法。
【請求項１０】
密度がバルク密度値と等しい高誘電率誘電体の析出層の膜厚より小さい膜厚を有し、同等の膜厚の、同じ高誘電率誘電体材料からなる析出層に比して密度が増加するとともに電気リークが減少した、請求項１〜８のいずれかにより作製された高誘電率誘電体材料層。
【請求項１１】
請求項１０に係る高誘電率誘電体材料層を含む半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率誘電体層（高ｋ誘電体層）を形成するための方法、特に電界効果トランジスタにおいてゲート誘電体として使用される高誘電率誘電体層を形成するための方法に関する。
【背景技術】
【０００２】
今日、回路密度を増加させることがマイクロエレクトロニクス産業の主な要求の一つとなっている。これは、デバイスを、絶え間なく、より小型化しなければならないことを意味する。電界効果トランジスタの特性サイズを減少させるためには、ゲート誘電体層の膜厚を減少させることが必要であり、シリコン酸化物、もしくはシリコンオキシナイトライド等の従来のゲート誘電体材料では、上記ゲート誘電体層膜厚は実質的に限界に達している。わずか数ナノメートルの誘電体層膜厚が将来一般に使用されることが予想されているため、数ナノメートルのＥＯＴ（等価酸化膜厚）しか有さず、実際はより大きな物理的膜厚を有することが可能な代替の材料が検討されている。シリコン酸化物（ｋ＝３．９）に比してより高い誘電定数により特徴付けられるこれらの材料は、高誘電率誘電体材料と呼ばれている。これらの材料のいくつかの具体例としては、酸化ハフニウム、酸化タンタル、酸化ジルコニウムがあり、これらは２０〜２５の範囲のｋ値を有する。
【０００３】
例えばトランジスタ分野において、これらの高誘電率誘電体材料層を用いる際、２つの主要な要件、すなわち、誘電体チャンネル界面が極めて高い品質を有すること、および、上記層が、その形成の後、半導体プロセスコンディションに耐えられることが非常に重要である。
【０００４】
高誘電率誘電体層は、ＰＶＤ（物理気相成長法）やＣＶＤ（化学気相成長法）等の幾つかの技術により析出させることができる。
【０００５】
ＣＶＤにより高誘電率誘電体層を析出させるとき、およそ２つの技術、つまり原子層堆積法（ＡＬＤ）および有機金属ＣＶＤ（ＭＯＣＶＤ）が使用される。
【０００６】
ＡＬＤは、基板表面を、前駆ガス、例えば金属ハライドおよびＨ２Ｏに順次さらすこと（subsequent exposure）に基づく。２つの前駆パルス(precursor pulses)の間において、Ｎ２パルスにより、非反応性試薬および反応生成物が浄化される。前駆パルスは十分に長く、そのため化学吸着反応において全ウェハ表面が前駆体分子で飽和される。
【０００７】
ＭＯＣＶＤ反応は、前駆体、典型的には有機金属前駆体および酸素が同時に注入される典型的な熱駆動システム(thermally driven system)である。
【０００８】
薄い高誘電率誘電体層は、バルク、すなわち厚い高誘電率誘電体層よりも電気リークが発生しやすいということが主な問題となっている。
【０００９】
図１ａおよびｂは、ＡＬＤシーケンスの析出サイクルの回数に対する、ＡＬＤで析出されたＨｆＯ２層の密度（ｇ／ｃｍ３）を示している。参照のため、立方晶（Ｃ）、正方晶（Ｔ）、単斜晶（Ｍ）系のバルク、すなわち厚い層についての値を、図１ｂに示したサークルＢに追加している。ＨｆＯ２層の密度は、透過型電子顕微鏡（ＴＥＭ）とともにラザフォード散乱分光法（ＲＢＳ）を使用して（四角）、もしくはＸ線反射率法（ＸＲＲ）を使用して（ダイヤモンド）決定した。図１ａは、最初の１００回の析出サイクルの間における、ＡＬＤ析出されたフィルムの密度を示している。当該密度は析出サイクルの回数の関数である。析出されたフィルムの幾つかはアニールされ（開口マーク）、一方他の析出されたフィルムは、析出されたままの状態にある（黒塗りのマーク）。図１ｂは、最初の１０００回の析出サイクルの間における密度を示している。図面からは分からないが、４０サイクルの回数は、約２ｎｍの膜厚に相当し、１００サイクルは約５ｎｍに相当し、２００サイクルは約１０ｎｍに相当する。図１ｂにおいて、囲まれたデータポイントＢにより示される、バルク相の密度の値は、約１０ｇ／ｃｍ３である。このバルク密度値は、約２００回超の析出サイクル後の、ＡＬＤ析出された層によってのみ達成することができる。より薄い層を意味する、より少ないサイクルにおいては、ＡＬＤ析出された層の密度は、サイクルの数が減少するとともに劇的に減少し、その結果、高誘電率誘電体層において電気的にリークしやすい領域となる。このような薄い高誘電率誘電体層を使用するとき、例えば半導体デバイスにおけるゲート誘電体として、電気的に漏れやすい領域を有し、デバイスの電気的性能は劇的に減少する。
【００１０】
図２は、２ｎｍの膜厚のＭＯＣＶＤハフニウムシリケート（ＨｆＳｉＯＸ）層を１０００ｎｍ以上スキャンして得られたものの、導電性原子間力顕微鏡（Ｃ−ＡＦＭ）による写真である。トポグラフィーマップ（図２の上部）は、実効粗さ値（ＲＭＳ）０．１７５ｎｍの層粗さを示している。電流マップ（図２の下部）は、黒いスポットの数量が多いことを示している。そのうちの一つの具体例が矢印により示されており、これは当該層において電気リークしやすい領域を示している。
【００１１】
「先進的なゲートスタック誘電体のための高誘電率誘電体材料：析出技術としてのＡＬＣＶＤとＭＯＣＶＤの比較（マテリアルリサーチソサイアティシンポジウムの議事録（2003 Vol. 765, カイマックス等）に発表されている）」において、析出温度が上昇するに従って、薄い高誘電率誘電体層の密度が増加するということが報告されている。
【００１２】
図３は、ＡＬＤ析出温度と膜厚（Å）との関係を示している。当該膜厚は、偏光解析膜厚測定を使用して決定されている。図３は、ＡＬＤに関して、析出サイクルが同数の場合に、析出温度が増加するに従って、ＨｆＯ２層の膜厚が減少することを示している。１サイクル当たりの、析出されたＨｆＯ２量は、あらゆる析出温度について非常に類似しているので、これは、結果として、析出温度が増加するに従って、ＡＬＤ析出層の密度が増加することを示唆している。
【００１３】
図４は、ＭＯＣＶＤ析出のＨｆＯ２層の密度（ｇ／ｃｍ３）を示している。これは層の膜厚（ｎｍ）の関数である。当該層の膜厚は、ＴＥＭを使用して決定した。ＨｆＯ２層は、３００℃（四角）、４８５℃（三角）、６００℃（円形）でそれぞれ析出させた。図４は、ＭＯＣＶＤの場合において、析出温度が増加するに従って、ＨｆＯ２層の密度が増加することを示している。
【００１４】
しかしながら、析出温度が増加することにより、高誘電率誘電体層及び例えばシリコン基板表面等の基板表面間において、界面の誘電体層、例えば、シリコン酸化物層がより厚くなる。図５は、シリコン酸化物の界面層の厚さを示している。これはＭＯＣＶＤ析出のＨｆＯ２層の析出時間の関数である。ＨｆＯ２層は、１ｎｍのシリコン酸化物により被覆されたシリコン基板上に形成した。シリコン酸化物は、急速熱的酸化（ＲＴＯ）（点線）（開口マーク）により形成するか、もしくはＨＦ浸漬（実線）（閉じたマーク）により洗浄する。これらの層は、３００℃（三角）、４８５℃（洗浄された条件では、閉じた円、洗浄されない条件では、開口した円）もしくは６００℃（四角）で析出させた。図５において、６０秒の析出時間の後、析出時間が増加するに従って、ＭＯＣＶＤによるＨｆＯ２層の下のシリコン酸化物界面層が、極めて大きくなることが示されている。界面層がより厚くなることにより、結果的に全体のゲート誘電体層のｋ値が減少することとなる。これは、約３．９のｋ値を有するシリコン酸化物層と高誘電率誘電体層との積層体であるからである。このようにして形成された高誘電率誘電体層を、例えば半導体デバイスにおいてゲート誘電体層として使用することにより、当該デバイスの電気的特性は低下してしまう。
【００１５】
さらに、高誘電率誘電体層の事前析出アニールにより密度が増加することも知られている。しかしながら、このアニールの間、高誘電率誘電体層と基板表面との間の界面層の厚さも増加し、その結果ｋ値がより低くなる。
【００１６】
さらに、半導体装置、例えば電界効果トランジスタにおいてゲート誘電体層として使用しうる高品質の高誘電率誘電体層を、好ましくは薄く、すなわちナノメートルの範囲で形成する方法が必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、高誘電率誘電体層を作製するための方法を提供すること、これにより得られる層を提供すること、およびこの高誘電率誘電体層を含むデバイスを提供することにある。
【課題を解決するための手段】
【００１８】
上記目的は、本発明に係る方法およびデバイスにより達成することができる。
本発明の第１の発明では、高誘電率誘電体層、例えば薄いナノメートルスケールの誘電体層を作製するための方法であって、
基板上に高誘電率誘電体材料を析出させて、第１の膜厚で、高誘電率誘電体層を形成する工程と、
第２の膜厚を有する誘電体層となるまで上記高誘電率誘電体層を薄膜化する工程と、を備える方法を提供する。上記高誘電率誘電体層は、バルクの密度値を有し、第１の膜厚は高誘電率誘電体層が少なくとも高誘電率誘電体材料のバルク密度値マイナス１０％の密度を有するような膜厚である。
【００１９】
本発明の実施の形態では、上記第２の膜厚は、上記高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する膜厚の少なくとも１／５であってもよい。本発明の別の実施の形態では、高誘電率誘電体材料は、シリコン酸化物（ｋ＝３．９）と比較してより高い誘電定数により特徴付けられる。上記高誘電率誘電体材料は、３．９より大きいｋ値、例えば４〜３０の範囲のように、４より高いｋ値を有してもよい。
【００２０】
本発明の別の実施の形態によれば、上記の高誘電率誘電体層を第２の膜厚まで薄膜化する工程が、高誘電率誘電体層をエッチングすることにより実行してもよい。
【００２１】
本発明の別の実施の形態によれば、上記の高誘電率誘電体層をエッチングする工程は、ウェットエッチングプロセスにより実行してもよい。
【００２２】
上記第２の膜厚は、所望の層品質を有するように選択することができる。上記層品質は、これらに限定されるものではないが、密度、フィルムクロージャー、粗さ、及び電気リーク等のパラメータにより定義することができる。
【００２３】
上記高誘電率誘電体層は、金属酸化物、金属シリケート、金属オキシナイトライド、金属シリコンオキシナイトライド、もしくはそれらのいずれかを組み合わせたもののいずれであってもよい。
【００２４】
本発明の実施の形態によれば、第１の膜厚で上記高誘電率誘電体層を析出させる工程および上記高誘電率誘電体層を第２の膜厚まで薄膜化する工程を連続して繰り返してもよい。
【００２５】
本発明の実施の形態において、「基板」なる用語は、使用される構成材料、もしくはこれの上にデバイス、回路もしくはエピタキシャル層が形成されたものを含む。他の実施の形態では、当該「基板」は、半導体基板、例えばドープされたシリコン、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、もしくはシリコンゲルマニウム（ＳｉＧｅ）基板等を含んでいてもよい。当該「基板」は、例えば、半導体基板部分に付加して、ＳｉＯ２もしくはＳｉ３Ｎ４層等の絶縁層を含んでいてもよい。このため、基板なる用語は、シリコン−オン−グラス、シリコン−オン−サファイヤ基板も含む。そのため、「基板」なる用語は、概して、目的の層もしくは部分の下にある層についての構成要素を定義するために使用される。
【００２６】
本発明の第２発明は、層の密度がバルクの密度値に等しくなる膜厚より小さい膜厚を有し、好ましくは、上記層の密度がバルク密度値マイナス１０％に等しい膜厚未満の厚さ、例えば８ｎｍ未満、好ましくは６ｎｍ未満、より好ましくは４ｎｍ未満、最も好ましくは３ｎｍ未満の膜厚を有する高誘電率誘電体材料層を提供することにある。本発明の実施の形態に係る方法により作製された高誘電率誘電体材料層によれば、同じ膜厚を有する、同じ高誘電率誘電体材料の析出層と比較して、密度は増加し、電子リークは減少する。本発明の実施の形態に係る方法により作製された高誘電率誘電体材料層は、当該層の膜厚が高誘電率誘電体材料の析出層の密度がバルクの値に達する膜厚未満であるにもかかわらず、バルク密度マイナス１０％以上のバルク密度値に等しい密度を有する。
【００２７】
本発明の第３発明では、本発明の実施の形態に係る高誘電率誘電体材料層を含む半導体デバイスを提供する。
【００２８】
添付の独立クレーム及び従属クレームには、本発明のある特定の好ましい形態が記載されている。従属クレームの特徴は、クレームに明確に記載されたものだけでなく、必要に応じて、独立クレームの特徴および他の従属クレームの特徴と組み合わせることができる。
【００２９】
当該分野において、デバイスの絶え間ない改良、変更、革新があったけれども、本コンセプトは、実質的に新しい新規な改良（従来のプラクティスからの脱却を含む）を示すものであり、結果としてより効率的で安定的な信頼性の高いデバイスを提供するものであると信じている。
【００３０】
本発明に係る上述のおよび他の特徴、特性及び利点は、添付の図面と併用して、次の詳細な説明により明確となるであろう。当該図面は、本発明の原則を具体例により例示するものである。当該記載は、本発明の範囲を限定するのではなく、例示するためだけに与えられる。以下に引用される参照図は、添付の図面を参照する。
【発明を実施するための最良の形態】
【００３１】
本発明は、特定の実施の形態に関して、図面を参照しながら詳細に説明するが、本発明は、これらにより制限されるのではなく、クレームだけにより制限される。記載された図面は、単に概略するためのものであり、制限するためのものではない。図面において、幾つかの構成要素の大きさが誇張され、そして例示のため、同一縮尺では描かれていない。大きさや相対的な大きさは、本発明のプラクティスでは、実際の縮尺と対応していない。
【００３２】
さらに、本明細書および特許請求の範囲における第１、第２等の用語は、同様の構成要素間の区別のために使用されるものであって、必ずしも、順列等において時間的、空間的に連続することを記載するために使用したものではない。このように使用された用語は、適切な条件の下交換可能であって、ここに記載された本発明の実施の形態は、ここで記載され例示されたもの以外の手順で実施可能であることは理解されよう。
【００３３】
さらに、本明細書および特許請求の範囲の、上部、下部、上方等の用語は、説明のために使用され、必ずしも相対的な位置を記載するために使用される訳ではない。このように使用される用語は、適切な条件の下交換可能であり、ここに記載された発明の実施の形態は、ここに記載され例示されたものと異なる方向に実施可能であることは理解されよう。
【００３４】
特許請求の範囲において使用される「含む(comprising)」なる用語は、以下に挙げた意味に限定されると解釈すべきではないことに留意すべきである。すなわち、それは、他の構成要素および工程を排除するものではない。そのため、上述のような規定の特徴、整数、工程、もしくはコンポーネントの存在を明確にするものと解釈されるべきであり、１以上の他の特徴、整数、工程、もしくはコンポーネントまたはそれらの群が存在することもしくは追加することを排除しない。そのため、「手段ＡおよびＢを含む装置」なる表現の範囲は、構成要素ＡおよびＢのみからなる装置に限定されるべきではない。これは、本発明に関しては、装置の関連する構成要素がＡおよびＢであることを意味する。
【００３５】
本発明の実施の形態の記載において、開示を簡素化するため、１以上のさまざまな発明を理解する際の補助のため、本発明のさまざまな特徴が、一つの実施の形態、図面、その記載に纏められている。しかしながら、この開示方法は、クレームされた発明が、それぞれのクレームに明確に列挙されたものより多くの特徴を必要とするという意図を反映したものと解すべきではない。そうではなく、次のクレームに反映されているように、本発明の特徴は、上記開示している一つの実施の形態の全ての特徴のうちの一部である。そのため、詳細な説明につづく特許請求の範囲は、本発明の別の実施の形態として独自に有効であるそれぞれのクレームを用いて、この詳細な説明に明確に組み込まれている。
【００３６】
さらに、当業者であれば理解されるように、ここで記載された幾つかの実施の形態は、別の実施の形態において含まれる幾つかの他の特徴を含む一方、異なる実施の形態の特徴を組み合わせたものも本発明の技術的範囲にあり、他の異なる実施の形態を構成する。例えば、次の特許請求の範囲、クレームされた実施の形態の全てを組み合わせて使用することができる。
【００３７】
ここに記載された記載において、多数の具体的な詳細を説明する。しかしながら、これらの具体的な詳細が無くても本発明の実施の形態を実施することができることは理解されよう。他の例では、この記載の理解を曖昧にしないように、よく知られた方法、構造、技術については詳細に説明していない。
【００３８】
本発明の幾つかの実施の形態の詳細な記載により以下本発明を説明する。本発明の他の実施の形態が、本発明の真の精神、もしくは技術的な教示から離れることなく、当該技術分野における当業者の知識に従って構成することができることは明らかである。本発明は、添付の特許請求の範囲だけにより制限される。
【００３９】
当該詳細な説明において、高誘電率誘電体層、例えば薄い誘電体層を作製するための方法であって、基板、例えば半導体基板を準備する工程と、上記基板上に高誘電率誘電体材料を析出させて、第１の膜厚で、高誘電率誘電体層を形成する工程と、第２の膜厚まで上記高誘電率誘電体層を薄膜化する工程と、を備える方法を開示している。上記高誘電率誘電体層はバルクの密度値を有し、第１の膜厚は、高誘電率誘電体層が少なくとも高誘電率誘電体材料のバルク密度値マイナス１０％の密度を有するような膜厚である。
【００４０】
上記第１の膜厚は、材料に依存しうる。すなわち、いくつかの材料については、バルクの密度値マイナス１０％は、他の材料より早く到達しうる。
【００４１】
本発明の実施の形態によれば、第２の膜厚は、上記高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する膜厚の少なくとも１／５であってもよい。第２の膜厚は、高誘電率誘電体層が、少なくとも高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する膜厚より小さいことが好ましい。
【００４２】
析出された薄い高誘電率誘電体層が、アニールされるか否かに拘わらず、バルク、すなわち厚い高誘電率誘電体層より電気リークしやすい主な理由の一つが、薄い高誘電率誘電体層の密度が、バルクの高誘電率誘電体層の密度より格段に低いということにあるということが本発明により分かってきた。そのため、本発明では、高誘電率誘電体層を作製する際、それが、実質的に欠陥やホールを有さないような厚さを有すべきである。そのような欠陥もしくはホールの存在により、高誘電率誘電体層が、半導体デバイスにおいて使用される場合にリークが発生しうる。そのため、本発明の実施の形態に係る方法によれば、最初第１の膜厚で高誘電率誘電体材料層を形成する。第１の膜厚は、少なくとも、使用される高誘電率誘電体材料のバルクの密度値マイナス１０％に等しい密度を有する高誘電率誘電体層が得られるような厚さである。材料のバルク密度値は、全体の体積に対する、当該材料の重量の比として定義され、あらゆる材料について明確に規定される。第１の膜厚の下限のマージンは、使用される高誘電率誘電体材料に依存する。高誘電率誘電体材料層が、使用される高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する場合、当該高誘電率誘電体層に存在するホールもしくは欠陥が全くもしくは実質的に全く無いことが予想される。その後、本発明によれば、第１の膜厚より小さい、好ましくはバルク密度値が得られる厚さより小さい第２の膜厚まで、高誘電率誘電体層を薄膜化することにより、高い密度を有し、それによりその中にホールもしくは欠陥を全くもしくは実質的に全く含まない高誘電率誘電体材料の’薄い’層が得られる。第２の膜厚は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する膜厚の少なくとも１／５であってもよい。第２の膜厚についての上限マージンは、バルクの密度値が得られるような厚さであってもよいし、バルクの密度値が得られる厚さマイナス１０％であってもよい。上記第２の膜厚は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい（バルク密度値に対して１０％のマージンを有する）密度となる膜厚の１／５〜１／２にあることが好ましく、上記第２の膜厚は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい（バルク密度値に対して１０％のマージンを有する）密度となる膜厚の１／５〜１／３にあることがより好ましく、上記第２の膜厚は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい（バルク密度値に対して１０％のマージンを有する）密度となる膜厚の１／５〜１／４にあることが最も好ましい。
【００４３】
好ましくは、上記の第２の膜厚まで高誘電率誘電体層を薄膜化する工程は、例えばウェットエッチングプロセスを用いて、析出された高誘電率誘電体層をエッチングすることにより実行することができる。
【００４４】
高誘電率誘電体層を形成するための高誘電率誘電体材料は、以下のものに限定されるわけではないが、酸化チタン、酸化タンタル、酸化アルミニウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化ハフニウムスカンジウム等の金属酸化物、以下のものに限定されるわけではないが、ハフニウムシリケート、およびジルコニウムシリケート等の金属シリケート、以下のものに限定されるわけではないが、オキシナイトライドチタン、オキシナイトライドタンタル、オキシナイトライドアルミニウム、オキシナイトライドジルコニウム、オキシナイトライドランタン、オキシナイトライドハフニウム、オキシナイトライドハフニウムスカンジウム等の金属オキシナイトライド、以下のものに限定されるわけではないが、ハフニウムシリコンオキシナイトライド、ジルコニウムシリコンオキシナイトライド等の金属シリコンオキシナイトライド、もしくはこれらを任意に組み合わせたものからなる群から選択することができる。
【００４５】
以下、具体例を基に、第１および第２の膜厚の値の幾つかの例を挙げる。これは、本発明を限定することを意図したものではないことは理解されよう。適当な膜厚は、材料に依存する。
【００４６】
例えば、上記第１の膜厚は、１５ｎｍ未満、１０ｎｍ未満、８ｎｍ未満、もしくは６ｎｍ未満であってもよい。上記第１の膜厚は、ＡＬＤ堆積法の場合では、少なくとも２ｎｍであってもよい。上記第２の膜厚は、６ｎｍ未満、４ｎｍ未満、もしくは２ｎｍ未満であってもよい。
【００４７】
当該方法は、さらに所望の層品質を有するように、第１の膜厚を選択する工程を備えていてもよい。上記層品質は、以下のものに限定されるわけではないが、フィルム密度、フィルムクロージャー(film closure)、フィルム粗さ、および特にフィルム電気リーク等のパラメータにより定義される。
【００４８】
上記の第１の膜厚で高誘電率誘電体層を析出させる工程と、高誘電率誘電体層を第２の膜厚まで薄膜化、例えばエッチングする工程と、を連続的に繰り返してもよい。これは、最終膜厚が２ｎｍ以下であり、フィルムクロージャーが増加した高誘電率誘電体層を得るのに有益であるだろう。
【００４９】
さらに、当該記載は、８ｎｍ未満、６ｎｍ未満、４ｎｍ未満もしくは３ｎｍ未満の膜厚を有する高誘電率誘電体材料であって、同じ膜厚の析出層と比較して密度が増加し電気リークが減少した高誘電率誘電体材料を開示する。高誘電率誘電体材料を、半導体装置、より好ましくはＭＯＳＦＥＴＳもしくはメモリーデバイスに使用することができる。
【００５０】
誘電体層として高誘電率誘電体層を使用するメモリーデバイスは、当該技術分野において知られている。このようなメモリーデバイスの具体例としては、例えば、アメリカ特許出願ＵＳ２００５／００５１１１９に開示された、例えばダイナミックランダムアクセスメモリーデバイス（ＤＲＡＭ）が挙げられる。ＤＲＡＭセルは、一般的に、キャパシタに接続されたトランジスタを含み、当該キャパシタは電荷を蓄積することができる。当該キャパシタの誘電体は高誘電率誘電体であってもよい。
【００５１】
そのようなメモリーデバイスの他の具体例としては、非揮発性メモリー（ＮＶＭ）デバイスが挙げられる。このようなＮＶＭデバイスにおいて、電荷は、電界効果トランジスタのゲートスタックに埋設された貯蔵ゲートに蓄積される。欧州特許出願ＥＰ０１２０４１０６には、異なる膜厚および誘電定数（ｋ）値を有する誘電体層を備える誘電体スタックを電荷貯蔵領域と電荷供給領域例えばメモリーデバイスのチャンネルとの間において備え、それらの間において、設計されたトンネル障壁が形成されたメモリーデバイスが開示されている。当該設計された誘電体障壁は、オフ状態において高いトンネル障壁を与えるが、貯蔵ゲートへの書き込みおよび／または消去時に当該トンネル障壁を減少させるために低いオン電圧を必要とする。
【実施例】
【００５２】
８ｎｍのＨｆＳｉＯＸ層および２ｎｍのＨｆＳｉＯＸ層をＭＯＣＶＤにより異なるシリコンウェハ上に析出させた。当該シリコンウェハは、クリーニングプロセスシーケンスにより予め処理されている。当該シーケンスは、シリコン基板上におけるウェットシリコン酸化物の成長で終わる。ＨｆＳｉＯＸは、Ｘ線光電子分光（ＸＰＳ）測定によるとＨｆを５５％含んでいる。
【００５３】
その後、いくつかの８ｎｍＨｆＳｉＯＸ層を、約２ｎｍまで、約０．６ｎｍまで、希釈フッ化水素溶液によりエッチングする。
【００５４】
好ましくは、当該エッチングは、室温で実行してもよい。
【００５５】
異なるＨｆＳｉＯＸ層を評価するために、いくつかの特徴的な技術を使用してもよい。
【００５６】
本発明の実施の形態に従って形成された２ｎｍのエッチングされたＨｆＳｉＯＸ層、および２ｎｍの析出層を、角度分解型Ｘ線光電子分光法（ＡＲ−ＸＰＳ）により詳細に調査した。ＡＲ−ＸＰＳでは、測定が測定角の関数として実行される。角度が零に等しいとき、Ｘ線の光束は基板に対して垂直な方向に入射され、深部測定、および基板と高誘電率誘電体材料の界面における上述の測定が実行される。上記角度が零と異なるとき、例えば８０°に等しいとき、Ｘ線の光束は、基板の平面に関して実質的に垂直な方向に対して例えば８０°の角度をなす方向に入射され、より表面近くで測定が実行される。
【００５７】
図６ａは、本発明の実施の形態に係る、析出されエッチングされたハフニウムシリケート層におけるハフニウム（Ｈｆ）およびシリコン（Ｓｉ）の原子パーセントと、測定角度との関係を示しており、高誘電率誘電体層と半導体基板との間の界面から高誘電率誘電体の表面へと進む。シリコン基板上の誘電体層の全膜厚は、９ｎｍであり、ＳｉＯ２（すなわち、実行されたクリーニング方法に由来する界面の酸化層）は、１ｎｍであり、析出されたＨｆＳｉＯＸは８ｎｍであることに留意すべきである。当該層は、析出された９ｎｍの全膜厚から約３ｎｍ（ＳｉＯ２は１ｎｍ、ＨｆＳｉＯＸは２ｎｍ）までエッチングした。図６ｂは、析出させたハフニウムシリケート層におけるハフニウム（Ｈｆ）およびシリコン（Ｓｉ）の原子パーセントと、測定角度との関係を示しており、高誘電率誘電体層と半導体基板との間の界面から高誘電率誘電体の表面へと進む。半導体基板上の析出された層は、約３ｎｍの膜厚を有する。エッチングされた層（図６ａ）および析出された層（図６ｂ）について、当該層表面が、当該層のバルクより多くのＨｆを含有することが図６ａおよび６ｂから分かる。エッチングされた層のバルクについては、Ｈｆ：Ｓｉ比率が５０：５０であり、一方、析出された層のバルクについては、Ｈｆ：Ｓｉ比率が４０：６０である。これは、エッチングされた層は、析出された層と比較してより均一であることを意味し、析出層は、高誘電率誘電体層と半導体基板との間の界面同様より大きなＳｉＯ２を有する。上述のように、界面層がより大きいことにより、例えば半導体デバイスに使用される場合にゲート誘電体のエレクトリカルパフォーマンスが低下する。
【００５８】
使用される他の特徴的技術は、原子間力顕微鏡（ＡＦＭ）であり、８ｎｍのＨｆＳｉＯＸ層の表面粗さを測定する。このとき、サンプルを異なる化学薬品でエッチングし、その後第２の表面粗さを測定した。エッチングは、室温（ＲＴ）で実行した。
【００５９】
【表１】
2009512995.tif 000003
【００６０】
二乗平均粗さ（ＲＭＳ）および算術平均粗さ（Ｒａ）の結果を表１に示す。エッチング後の表面粗さは、用いられるエッチング溶液に依存せず、減少するようである。これは、適切な化学溶液を選択することにより粗さを減少させるとともに、エッチングレートの制御をより良好なものとすることができる可能性を示している。
【００６１】
Ｃ−ＡＦＭ測定は、ＨｆＳｉＯＸ層の電気的特性とともにトポグラフィを詳細に調べるために実行する。
【００６２】
図７は、８ｎｍのＨｆＳｉＯＸ層（もしくは９ｎｍの全膜厚を有する誘電体層）の５Ｖバイアス電圧におけるＣ−ＡＦＭトポグラフィおよび電流マップを示している。当該層は、２ｎｍのＨｆＳｉＯＸ層（もしくは全膜厚３ｎｍの誘電体層）までエッチングされ１０００ｎｍに亘ってスキャンされる。図２に示すように、４Ｖバイアス電圧で測定された２ｎｍの析出ＨｆＳｉＯＸ層と比較して、当該トポグラフィマップは、表面粗さがより大きいことを示すが、電流マップは、より高いバイアス電圧においてさえもウィークスポット密度が非常に低いことを示しており、これは、エッチングされた層が、ほとんど電気リークしないことを意味する。図７のトポグラフィマップは、０．２４４ｎｍのＲＭＳ値を有するより粗い表面を示している。図２の電流マップと比較して、約２ｎｍまでエッチングされ、析出後においては約２ｎｍ以上とされる層は、誘電体層を介して流れる電流フローを表すダークスポットがほとんど無いことが示されている。しかしながら、図２は、２ｎｍの膜厚の析出層に対する粗さを示しており、図７は、９ｎｍ（ＳｉＯ２が１ｎｍでＨｆＳｉＯＸが８ｎｍ）の析出層であって、３ｎｍ（ＳｉＯ２が１ｎｍでＨｆＳｉＯＸが２ｎｍ）の層になるまでエッチングされた析出層の粗さを示している。後者は、すでに開始時からより高い粗さを有するので（より厚い層）、結果として得られるエッチングされた層はより大きな粗さを有するであろう。
【００６３】
図８ａおよびｂは、ＨｆＳｉＯＸ層の３Ｖバイアス電圧でのＣ−ＡＦＭマップであって、ＨｆＳｉＯＸの少なくともバルク密度値に等しい値マイナス１０％の密度を当該層が有するような厚さから、８ｎｍの具体例では、０．６ｎｍまでエッチングされ、５００ｎｍに亘ってスキャンされたものを示している。トポグラフィーマップセクション（上部）についての黒い領域は、クレーターに相当し、電流マップセクション（下部）についての黒い領域は、電流ピークに相当する。図８ｂにおいて、トポグラフィ（上部）および電流（下部）についてのスキャンプロファイルが示されている。３つの矢印で示されているように、層が最も薄い、すなわちトポグラフィスキャンにおけるより低いレベルの箇所において、最も大きなリーク電流が測定される。２つのマップセクション間で一致させることにより、局所的に薄くされた領域は、漏れ領域と整合することが証明された。局所的な薄膜化の可能性として考えられる原因は、非均一エッチングもしくは８ｎｍ層析出の間、最初のアイランド析出（island deposition）にあるかもしれない。
【００６４】
図９は、約７．５ｎｍの膜厚を有する析出されたＨｆＳｉＯＮ高誘電率誘電体層のウェハの分布を示している。この層は、傾斜ウェットエッチングを使用してエッチングされる。エッチングの時間は、ウェハ上の放射パターンにおいて変化させた。すなわち、ウェハのセンター近くの領域は最も少ないエッチング時間を有する一方、ウェハのエッジ近くの領域は最も長いエッチング時間を有する。図９は、所望の高誘電率誘電体層膜厚までの制御されたエッチングが、適切なエッチング時間を選択することにより達成することができることを示している。当該適当なエッチング時間は、エッチング溶液を放出するノズルの外側への動きの速度から計算することができる。外側への動きとはノズルがウェハのセンターからウェハのエッジまで移動することを意味する。
【００６５】
図１０ａ−ｃは、本発明の実施の形態に係る、電界効果トランジスタを製造する方法のプロセスステップにおける概略断面図を示している。基板３、好ましくはシリコン、シリコン−オン−インシュレータ、ゲルマニウム、ゲルマニウム−オン−インシュレータ、III−Ｖ基板（例えばＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓ基板）等の半導体基板上に、高誘電率誘電体材料層１を析出する。当該高誘電率誘電体材料は、以下のものに限定されるわけではないが、酸化チタン、酸化タンタル、酸化アルミニウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化ハフニウムスカンジウム等の金属酸化物、以下のものに限定されるわけではないが、ハフニウムシリケート、およびジルコニウムシリケート等の金属シリケート、以下のものに限定されるわけではないが、オキシナイトライドチタン、オキシナイトライドタンタル、オキシナイトライドアルミニウム、オキシナイトライドジルコニウム、オキシナイトライドランタン、オキシナイトライドハフニウム、オキシナイトライドハフニウムスカンジウム等の金属オキシナイトライド、以下のものに限定されるわけではないが、ハフニウムシリコンオキシナイトライド、ジルコニウムシリコンオキシナイトライド等の金属シリコンオキシナイトライド、もしくはこれらを任意に組み合わせたものからなる群から選択することができる。当該高誘電率誘電体は、ＡＬＤもしくはＭＯＣＶＤまたは当該技術分野における当業者により知られた任意の技術を使用して形成することができる。高誘電率誘電体層１は、図１０ａに示されているように、選択された第１の膜厚ｔ１を有する。選択された第１の膜厚ｔ１は、高誘電率誘電体層が、高誘電率誘電体材料の少なくともバルク密度値マイナス１０％に等しい密度を有するような膜厚である。選択された第１の膜厚ｔ１は、使用される高誘電率誘電体材料に依存する。
【００６６】
高誘電率誘電体層１を析出した後、当該層は例えばエッチングプロセス、好ましくはウェットエッチングプロセスを使用することにより、選択された第２の膜厚まで薄膜化する。第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの少なくとも１／５であってもよい。好ましくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい密度を有する厚さの１／５〜１／２の間にあることが好ましく、もしくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの１／５〜１／２の間にあることが好ましく、また、選択された第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい密度を有する厚さの１／５〜１／３の間、もしくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの１／５〜１／３の間にあることがより好ましく、さらに選択された第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい密度を有する厚さの１／５〜１／４の間、もしくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの１／５〜１／４の間にあることが最も好ましい。このことは、図１０ｂに示されており、図１０ｂには、エッチング前の層１（点線）およびエッチング後の層２を示している。ウェットエッチング剤はＨＦを含んでいてもよい。
【００６７】
所望の膜厚が得られた後、半導体デバイス、例えば電界効果トランジスタのプロセスを当該技術分野の当業者にとって知られている通りに続けてもよい。図１０ｃに示すように、ゲート電極層４は、薄膜化された誘電体層２上に形成してもよい。当該ゲート電極層４は、当該技術分野における当業者により理解されるように、例えば多結晶性シリコン等の半導体材料、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ等の金属材料に形成することができる。ゲート電極４および薄膜化されたゲート誘電体２のスタックをその後エッチングし、半導体デバイス、例えば電界効果トランジスタを形成する。さらに、プロセスは、ゲートスタック２、４の近くの基板３に、ソース／ドレイン接合領域を形成し、ゲートスタック２、４に近接して配置された誘電体側壁スペーサを形成する工程を含んでいる。ソース／ドレインもしくはゲート電極の露出された半導体領域はシリサイド化してもよい。
【００６８】
図１１は、本発明の実施の形態に係る、薄い高誘電率誘電体層を作製する方法のステップの手順を示すフローチャートを示している。ステップ１１０に例示するように、基板３、好ましくはシリコン、シリコン−オン−インシュレータ、ゲルマニウム、ゲルマニウム−オン−インシュレータ、III−Ｖ基板（例えばＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓ基板）等の半導体基板上に、高誘電率誘電体材料層１を析出する。高誘電率誘電体材料は、以下のものに限定されるわけではないが、酸化チタン、酸化タンタル、酸化アルミニウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化ハフニウムスカンジウム等の金属酸化物、以下のものに限定されるわけではないが、ハフニウムシリケート、およびジルコニウムシリケート等の金属シリケート、以下のものに限定されるわけではないが、オキシナイトライドチタン、オキシナイトライドタンタル、オキシナイトライドアルミニウム、オキシナイトライドジルコニウム、オキシナイトライドランタン、オキシナイトライドハフニウム、オキシナイトライドハフニウムスカンジウム等の金属オキシナイトライド、以下のものに限定されるわけではないが、ハフニウムシリコンオキシナイトライド、ジルコニウムシリコンオキシナイトライド等の金属シリコンオキシナイトライド、もしくはこれらを任意に組み合わせたものからなる群から選択することができる。当該高誘電率誘電体は、ＡＬＤもしくはＭＯＣＶＤまたは当該技術分野における当業者により知られた任意の技術を使用して形成することができる。高誘電率誘電体層１は、高誘電率誘電体層が、高誘電率誘電体材料の少なくともバルク密度値マイナス１０％に等しい密度を有するような、選択された第１の膜厚ｔ１を有する。選択された第１の膜厚ｔ１は、使用される高誘電率誘電体材料に依存する。当該高誘電率誘電体層１は、ステップ１１１に例示しているように、選択された第２の膜厚ｔ２を有する膜厚まで薄膜化する。第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの少なくとも１／５であってもよい。好ましくは、選択された第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい密度を有する厚さの１／５〜１／２の間、もしくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの１／５〜１／２の間にあることが好ましく、また、選択された第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい密度を有する厚さの１／５〜１／３の間、もしくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの１／５〜１／３の間にあることがより好ましく、さらに選択された第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい密度を有する厚さの１／５〜１／４の間、もしくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの１／５〜１／４の間にあることが最も好ましい。高誘電率誘電体層１は、エッチングプロセス、より好ましくはウェットエッチングプロセスを使用して薄膜化することが好ましい。ウェットエッチング混合物はＨＦを含んでいてもよい。
【００６９】
図１２は、本発明の他の実施の形態に係る、薄い高誘電率誘電体層を作製する方法のステップの手順を示すフローチャートを示している。ステップ１２０に例示するように、基板３、好ましくはシリコン、シリコン−オン−インシュレータ、ゲルマニウム、ゲルマニウム−オン−インシュレータ、III−Ｖ基板（例えばＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓ基板）等の半導体基板上に、高誘電率誘電体材料層１を析出する。高誘電率誘電体材料は、以下のものに限定されるわけではないが、酸化チタン、酸化タンタル、酸化アルミニウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化ハフニウムスカンジウム等の金属酸化物、以下のものに限定されるわけではないが、ハフニウムシリケート、およびジルコニウムシリケート等の金属シリケート、以下のものに限定されるわけではないが、オキシナイトライドチタン、オキシナイトライドタンタル、オキシナイトライドアルミニウム、オキシナイトライドジルコニウム、オキシナイトライドランタン、オキシナイトライドハフニウム、オキシナイトライドハフニウムスカンジウム等の金属オキシナイトライド、以下のものに限定されるわけではないが、ハフニウムシリコンオキシナイトライド、ジルコニウムシリコンオキシナイトライド等の金属シリコンオキシナイトライド、もしくはこれらを任意に組み合わせたものからなる群から選択することができる。当該高誘電率誘電体は、ＡＬＤもしくはＭＯＣＶＤまたは当該技術分野における当業者により知られた任意の技術を使用して形成することができる。高誘電率誘電体層１は、選択された第１の膜厚ｔ１を有する。選択された第１の膜厚ｔ１は、高誘電率誘電体層が、高誘電率誘電体材料の少なくともバルク密度値マイナス１０％に等しい密度を有するようになされる。選択された第１の膜厚ｔ１は、使用される高誘電率誘電体材料に依存する。当該高誘電率誘電体層１は、ステップ１１１に例示しているように、選択された第２の膜厚ｔ２を有する層まで薄膜化する。第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの少なくとも１／５であってもよい。
【００７０】
好ましくは、選択された第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい密度を有する厚さの１／５〜１／２の間、もしくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの１／５〜１／２の間にあることが好ましく、また、選択された第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい密度を有する厚さの１／５〜１／３の間、もしくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの１／５〜１／３の間にあることがより好ましく、さらに選択された第２の膜厚ｔ２は、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値に等しい密度を有する厚さの１／５〜１／４の間、もしくは、高誘電率誘電体層が、高誘電率誘電体材料のバルク密度値マイナス１０％に等しい密度を有する厚さの１／５〜１／４の間にあることが最も好ましい。高誘電率誘電体層１は、エッチングプロセス、より好ましくはウェットエッチングプロセスを使用して薄膜化することが好ましい。ウェットエッチング混合物はＨＦを含んでいてもよい。選択された第１の膜厚ｔ１で高誘電率誘電体層１を析出する工程と、好ましくはウェットエッチングプロセスを使用して、選択された第２の膜厚ｔ２まで膜厚を減少させる工程とからなるシーケンスを所望の全膜厚の高誘電率誘電体層が得られるまで繰り返してもよい。そのとき、当該高誘電率誘電体は、高誘電率誘電体材料の析出およびエッチングされた層の連続体を含んでいてもよい。当該膜厚は、析出され、析出後選択された均一性をもって高誘電率誘電体材料層が形成されるように選択され、デバイスパフォーマンスが改善される。
【００７１】
好ましい実施の形態、特定の構成および配置並びに材料は、ここでは本発明に係るデバイスについて議論しているけれども、本発明の技術的範囲および精神から離れない範囲で、形式および詳細について様々な変更もしくは修正を行うことができることは理解されよう。
【産業上の利用可能性】
【００７２】
本発明の方法およびデバイスは、高品質の高誘電率誘電体層を、好ましくは薄くすなわちナノメートル範囲で形成するために使用することができる。当該層は、半導体デバイス、例えば電界効果トランジスタにおけるゲート誘電体層として使用することができる。
【図面の簡単な説明】
【００７３】
【図１ａ】図１ａは、ＡＬＤサイクルの回数と、従来型のＡＬＤ析出ＨｆＯ２層の密度（ｇ／ｃｍ３）との関係を示している。
【図１ｂ】図１ｂは、ＡＬＤサイクルの回数と、従来型のＡＬＤ析出ＨｆＯ２層の密度（ｇ／ｃｍ３）との関係を示している。
【図２】図２は、従来技術であるＭＯＣＶＤ析出ハフニウムシリケートを導電性ＡＦＭを使用してマッピングしたトポグラフィ（上部）および電流（下部）を示している。
【図３】図３は、析出温度（℃）と、従来技術のＡＬＤ析出ＨｆＯ２層の膜厚（オングストローム）との関係を示している。
【図４】図４は、層の膜厚と、従来技術のＭＯＣＶＤ析出ＨｆＯ２層の密度（ｇ／ｃｍ３）との関係を３つの析出温度（℃）について示している。
【図５】図５は、従来技術のＭＯＣＶＤ析出ＨｆＯ２層の析出時間と界面のシリコン酸化物層の膜厚（ｎｍ）との関係を異なる出発基板および異なる析出温度について示している。
【図６ａ】図６ａは、当該層における位置と、ハフニウムシリケート誘電体層の原子パーセントとの関係を（ａ）本発明の実施の形態に係る析出されエッチングされた層について示している。
【図６ｂ】図６ｂは、当該層における位置と、ハフニウムシリケート誘電体層の原子パーセントとの関係を（ｂ）従来から知られた析出層について示している。
【図７】図７は、本発明の実施の形態に係るＭＯＣＶＤ析出されエッチングされたハフニウムシリケート層を導電性ＡＦＭを使用してマッピングしたトポグラフィ（上部）および電流（下部）を示している。
【図８ａ】図８ａは、（ａ）本発明の実施の形態に係るＭＯＣＶＤ析出されエッチングされたハフニウムシリケート層のトポグラフィ（上部）および電流（下部）の表面スキャンであって、導電性ＡＦＭを使用することにより得られたものを示している。
【図８ｂ】図８ｂは、（ｂ）上記に対応するトポグラフィ（上部）と電流（下部）のラインスキャンを示している。
【図９】図９は、本発明の実施の形態に係る、析出後及びエッチング後のＨｆＳｉＯＮ層のウェハ分布を示している。
【図１０ａ】図１０ａは、本発明の実施の形態に係る、電界効果トランジスタを製造する方法のプロセス工程における概略断面図を示すものである。
【図１０ｂ】図１０ｂは、本発明の実施の形態に係る、電界効果トランジスタを製造する方法のプロセス工程における概略断面図を示すものである。
【図１０ｃ】図１０ｃは、本発明の実施の形態に係る、電界効果トランジスタを製造する方法のプロセス工程における概略断面図を示すものである。
【図１１】図１１は、本発明の実施の形態に係る薄い高誘電率誘電体層を製造するための方法の工程手順を例示したフローチャートを示している。
【図１２】図１２は、本発明の実施の形態に係る薄い高誘電率誘電体層を製造するための方法の工程手順を例示したフローチャートを示している。
【図１ａ】
2009512995.tif 000004
【図１ｂ】
2009512995.tif 000005
【図２】
2009512995.tif 000006
【図３】
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【図４】
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【図５】
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【図６ａ】
2009512995.tif 000010
【図６ｂ】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０ａ】
2009512995.tif 000016
【図１０ｂ】
2009512995.tif 000017
【図１０ｃ】
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【図１１】
2009512995.tif 000019
【図１２】
2009512995.tif 000020
【国際調査報告】
2009512995.tif 000021
2009512995.tif 000022
2009512995.tif 000023