(57)【要約】【課題】  極薄ＳＯＩベースのデュアルゲートＣＭＯＳキャパシタ及び製造方法を提供すること。【解決手段】  デュアルゲートＣＭＯＳ構造体のための製造方法及びデバイスである。この構造体は、絶縁層（１００）内の第１プレート（１０６ａ−１０６ｄ）と、第１プレートに電気的に対応する絶縁層の上方の第２プレート（１１０ａ−１１０ｄ）とを含む。分離構造体（１０８ａ−１０８ｄ）が、第１プレートと第２プレートとの間にある。【選択図】      図１０
2009502042.tif 000002
【特許請求の範囲】
【請求項１】
デュアルゲートＣＭＯＳ構造体を製造する方法であって、
絶縁層内に埋め込まれた第１プレートを形成するステップと、
前記絶縁層の上方に、前記第１プレートに電気的に対応する第２プレートを形成するステップと、
前記第１プレートと前記第２プレートとの間に分離構造体を準備するステップと、
を含む方法。
【請求項２】
前記分離構造体は、前記第１プレートの上方に第１の誘電体層を形成する、請求項１に記載の方法。
【請求項３】
前記分離構造体をドープし、前記第１プレートと前記第２プレートとの間に拡散領域を形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記分離構造体は、５０Åから４００Åまでの厚さである、請求項１に記載の方法。
【請求項５】
前記第１プレート及び前記第２プレートのいずれかの高さは、１０００Åから２０００Åまでである、請求項３に記載の方法。
【請求項６】
前記分離構造体は、誘電体層及びシリコン・アイランドを含み、前記絶縁層は、前記第１プレートと前記シリコン・アイランドとの間にバックプレート絶縁構造体を形成する、請求項３に記載の方法。
【請求項７】
前記誘電体層は、前記シリコン・アイランド上に熱成長される、請求項６に記載の方法。
【請求項８】
前記誘電体層及び前記バックプレート絶縁構造体の各々は、１０Åから１００Åまでの厚さである、請求項６に記載の方法。
【請求項９】
前記シリコン・アイランド上に形成された拡散領域を用いて、前記第１プレート及び前記シリコン・アイランドの両側に接続された第１端子を形成するステップと、
前記第２プレートに接続された第２端子を形成するステップと
をさらに含む、請求項６に記載の方法。
【請求項１０】
前記拡散領域において前記シリコン・アイランドの両側に接続された第１端子を形成するステップと、
前記第１プレート及び前記第２プレートに接続された第２端子を形成するステップと
をさらに含む、請求項６に記載の方法。
【請求項１１】
前記シリコン・アイランドに接続された第１端子を形成するステップと、
前記第１プレートに接続された第２端子を形成するステップと、
前記第２プレートに接続された第３端子を形成するステップと、
前記第２端子又は前記第３端子より高い電位を前記第１端子に与えるステップと
をさらに含む、請求項６に記載の方法。
【請求項１２】
前記分離構造体は、前記第１プレートと前記第２プレートとの間の完全にエッチングにより除去されたシリコン層から形成され、前記第２プレートは、前記絶縁層のすぐ上に形成され、
前記第１プレートに接続された第１端子を形成するステップと、
前記第２プレートに接続された第２端子を形成するステップと
をさらに含む、請求項６に記載の方法。
【請求項１３】
前記プレートの間の前記シリコン本体が完全に空乏化されたとき、前記第１プレートと前記第２プレートとの間で容量を直接与えるステップをさらに含む、請求項１に記載の方法。
【請求項１４】
前記拡散領域の１つの拡散領域に対して前記分離構造体上に形成された拡散領域間で短絡するワイヤの電位がチャネルの反転を引き起こすとき、前記絶縁層の上部の下に反転層を形成するステップと、
前記ワイヤの前記電位が前記１つの拡散領域に対して高いとき、前記絶縁層の前記上部の下に蓄積層を形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項１５】
前記絶縁層内に少なくとも別のプレートを形成するステップと、
前記絶縁層の上方に、前記絶縁層内の前記少なくとも別のプレートに対応する少なくとも別のプレートを形成するステップと、
前記絶縁層内の前記少なくとも別のプレートと前記絶縁層の上方の前記少なくとも別のプレートとの間に分離アイランド及び誘電体構造体を準備するステップと
をさらに含む、請求項１に記載の方法。
【請求項１６】
デュアルゲートＣＭＯＳ構造体を製造する方法であって、
絶縁層内に少なくとも１つのバックプレートを形成するステップと、
前記絶縁層の上方に、前記少なくとも１つのバックプレートに対応する少なくとも１つのフロントプレートを形成するステップと、
前記少なくとも１つのバックプレートと前記少なくとも１つのフロントプレートとの間に誘電体構造体を準備するステップと、
を含む方法。
【請求項１７】
前記誘電体構造体はバックゲート誘電体層及びフロントゲート誘電体層であり、前記フロントゲート誘電体層は、シリコンベースのアイランドと前記少なくとも１つのフロントプレートとの間に形成される、請求項１６に記載の方法。
【請求項１８】
前記誘電体構造体内に形成された分離アイランドをドープして拡散領域を形成するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記少なくとも１つのバックプレートと前記フロントプレートとの間の前記誘電体構造体内にシリコン層を形成するステップと、
前記シリコン層の部分をエッチングして、前記少なくとも１つのバックプレート及び前記少なくとも１つのフロントプレートに対応する分離アイランドを形成するステップと、
前記分離アイランドの部分をドープして拡散領域を形成するステップと
をさらに含み、
前記誘電体構造体は、前記バックプレートと前記分離アイランドとの間に形成されたバックゲート誘電体層、及び、前記分離アイランドと前記フロントプレートとの間に形成されたフロントゲート誘電体層である、請求項１６に記載の方法。
【請求項２０】
前記少なくとも１つのバックプレート及びフロントプレートと関連した拡散領域をドープするステップをさらに含む、請求項１６に記載の方法。
【請求項２１】
前記誘電体構造体は、拡散領域によって分離されるフロントプレート誘電体及びバックプレート誘電体である、請求項２０に記載の方法。
【請求項２２】
前記バックプレート及び前記拡散領域の両側に接続された第１端子を形成し、前記拡散領域を短絡させるステップと、
前記フロントプレートに接続された第２端子を形成するステップと
をさらに含む、請求項２１に記載の方法。
【請求項２３】
前記拡散領域に接続された第１端子を形成するステップと、
前記フロントプレート及び前記バックプレートに接続された第２端子を形成するステップと
をさらに含む、請求項２１に記載の方法。
【請求項２４】
前記拡散領域の前記１つの拡散領域に接続された第１端子を形成するステップと、
前記フロントプレートに接続された第２端子を形成するステップと、
前記バックプレートに接続された第３端子を形成するステップと、
前記第２端子又は前記第３端子より高い電位を前記第１端子に与えるステップと
をさらに含む、請求項２１に記載の方法。
【請求項２５】
前記誘電体は、両方が１０Åから１００Åまでの厚さである第１の誘電体及び第２の誘電体であり、
前記フロントプレート及び前記バックゲートは、１０００Åから２０００Åまでの限界寸法を有する、請求項１６に記載の方法。
【請求項２６】
前記少なくとも１つのバックプレートは、少なくとも２つのバックプレートであり、
前記少なくとも１つのフロントプレートは、少なくとも２つのフロントプレートであり、
前記誘電体構造体は、第１の誘電体及び第２の誘電体を含む、請求項１６に記載の方法。
【請求項２７】
前記少なくとも２つのフロントプレートは、少なくとも第１のフロントプレート及び第２のフロントプレートであり、前記第１のフロントプレート及び第２のフロントプレートは、同じプロセスで同時に形成される、請求項２６に記載の方法。
【請求項２８】
前記少なくとも２のフロントプレートは、第１のフロントプレート及び第２のフロントプレートであり、前記第１のフロントプレート及び前記第２のフロントプレートは別個に形成される、請求項２６に記載の方法。
【請求項２９】
埋め込み絶縁体層及び前記絶縁体層上のデバイス層を有する基板上に形成されたキャパシタであって、
埋め込み絶縁体層内に形成された下部プレートと、
第１のキャパシタ誘電体を形成するために前記下部プレート上に形成された前記埋め込み絶縁体層の部分と、
前記第１のキャパシタ誘電体上に形成されたデバイス層の部分と、
前記デバイス層の前記部分上に形成された第２のキャパシタ誘電体と、
前記第２のキャパシタ誘電体上に形成された上部プレートと
を備えるキャパシタ。
【請求項３０】
前記デバイス層の前記部分は、第１の電圧レベルに電気的に接続された少なくとも１つの端子を有する、請求項２９に記載のキャパシタ。
【請求項３１】
前記上部プレートは、第２の電圧レベルで電気的に接続される、請求項２９に記載のキャパシタ。
【請求項３２】
前記下部プレートは、前記第１の電圧レベルで電気的に接続される、請求項３１に記載のキャパシタ。
【請求項３３】
前記下部プレートは、前記第２の電圧レベルで電気的に接続される、請求項３１に記載のキャパシタ。
【請求項３４】
前記下部プレートは、第３の電圧レベルで電気的に接続される、請求項３１に記載のキャパシタ。
【請求項３５】
前記第１の電圧レベルは、ＭＯＳチャネルの反転を防止するのに十分に高い電圧源を含む、請求項３４に記載のキャパシタ。
【請求項３６】
埋め込み絶縁体層内に形成された少なくとも１つのバックプレートと、
前記埋め込み絶縁体層の上方に形成された少なくとも１つのフロントプレートと、
前記少なくとも１つのフロントプレートと前記少なくとも１つのバックプレートとの間に形成された誘電体層と、
前記少なくとも１つのバックプレートに隣接してドープされた拡散領域と
を備えるデュアルゲート・キャパシタ。
【請求項３７】
前記埋め込み絶縁体層の部分は第１のキャパシタ誘電体であり、前記誘電体は第２のキャパシタ誘電体である、請求項３６に記載のデュアルゲート・キャパシタ。
【請求項３８】
前記拡散領域を短絡させるために、前記少なくともバックプレート及び前記拡散領域に接続された第１端子と、
前記少なくとも１つのフロントプレートに接続された第２端子と
をさらに備える、請求項３６に記載のデュアルゲート・キャパシタ。
【請求項３９】
前記拡散領域に接続された第１端子と、
前記少なくとも１つのフロントプレート及び前記少なくとも１つのバックプレートに接続された第２端子と
をさらに備える、請求項３６に記載のデュアルゲート・キャパシタ。
【請求項４０】
前記拡散領域の前記１つの拡散領域に接続された第１端子と、
前記少なくともフロントプレートに接続された第２端子と、
前記少なくともバックプレートに接続された第３端子と
をさらに備える、請求項３６に記載のデュアルゲート・キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より具体的には、極薄ＳＯＩベースのデュアルゲートＣＭＯＳキャパシタ及び製造方法に関する。
【背景技術】
【０００２】
従来のＭＯＳ（金属酸化物半導体）キャパシタは、平行板キャパシタとしてモデル化することができる。このタイプの構造体においては、１つのプレートは、金属又は高濃度にドープされた多結晶シリコン（「ポリ」）で作製することができ、１つのプレートは、半導体（例えば、ＭＯＳキャパシタが高い順方向バイアスを受けるときに形成される反転層）で作製することができる。例えば、ＳｉＯ２又は「酸化物」のような絶縁体を用いて２つのプレートを分離することができる。大きくスケーリングされた極薄ＳＯＩ（シリコン・オン・インシュレータ）デバイスにおいては、ＭＯＳトランジスタの性能を改善するために、ソース及びドレイン領域の下にある、例えば酸化物のような絶縁層が、薄くされる。このことはより高速なトランジスタをもたらすが、より薄いチャネル領域及びドーパントの固溶度により、チャネル内に配置することができる活性ドーパントの量が制限される。このことにより、キャパシタにおいて有効な直列抵抗が極めて大きくなる。このことは、回路の観点から多くの問題を引き起こすことがある。
【０００３】
より具体的には、極薄ＳＯＩ  ＭＯＳデバイスにおいて、ｎＭＯＳトランジスタのｎ−チャネルＦＥＴは、ｐ型シリコンで作製され、ｐＭＯＳトランジスタのｐ−チャネルＦＥＴは、ｎ型シリコンで作製される。高濃度にドープされたソース及びドレイン領域は、前述のチャネル領域に接触するための電極を提供する。ＳＯＩ  ＭＯＳデバイスにおいては、チャネルの下に酸化物領域が形成される。酸化物領域は、基板からデバイスのソース、ドレイン及びチャネル領域を電気的に絶縁する。有意量の電荷キャリアがチャネルを通ってソースからドレインに流れることができるときの、チャネルのＭＯＳ閾値電圧すなわちゲート電位は、ゲートの仕事関数、任意のチャネル・ドーパント及びトランジスタ構造体の寸法などの要因によって決定される。しかしながら、特定の条件下では、ＳＯＩ  ＭＯＳデバイスにおける低い可動チャネル電荷は、大きい実効抵抗（等価直列抵抗（ＥＳＲ））を有することがある。この大きいＥＳＲは、キャパシタの性能に大きな影響を与える。例えば、キャパシタの実効抵抗の増大は、キャパシタの周波数特性を悪化させることになる。
【０００４】
ＭＯＳ構造体のより詳細なモデルは、垂直型ゲート・誘電体・基板のゲート「スタック」を、例えば、線形の酸化膜容量と非線形のチャネル容量のような２つの直列接続のキャパシタに分解する。一例として、ゲートにおける電圧がＮ型ＭＯＳ構造体において強い負である場合には、正孔は、誘電体・基板の界面に引きつけられ、そこに蓄積する。蓄積のレジームにおいて、ＭＯＳキャパシタは、ほぼ線形キャパシタとして働く。他方、Ｎ型ＭＯＳ構造体においてゲート電圧が正にされる場合には、表面は可動正孔が空乏化し、露出されたドーパント・イオンを有する空乏化領域を形成する。空乏電荷量はゲート誘電体の下の電位にほぼ指数的に依存するため、空乏容量は非線形である。しかしながら、ゲート電圧がさらに高くなると、ソース端子とチャネルとの間の電位障壁が静電的により低くなり、チャネルが、ソースからの可動電子であふれる。例えば、ＮＦＥＴチャネルがｎ型になり、同じようにＰＦＥＴチャネルがｐ型になるなどの、表面付近のシリコンの反転を示すのは、チャネル内の電子の存在である。
【０００５】
極薄ＳＯＩデバイスにおいては、ゲートの下にあるシリコン領域の下部が埋め込み酸化物によって制限されるというトランジスタのスケーリング規則のために、ゲートスタックの下にあるシリコン領域の深さは、非常に薄くされる。固溶度の限界値付近のチャネル・ドーピング・レベルにおいてさえ、ゲートによって誘起された空乏領域は、ゲートからバック酸化物まで延び、可動キャリアが空乏化された（「完全に空防化された」）領域を形成する。
【０００６】
可動電子（反転電荷）の数が空乏領域（空乏電荷）内の露出したドーパント・イオンの数よりずっと少ないとき、弱反転が生じる。他方、反転電荷が空乏電荷を大きく超えるとき、強反転が生じる。また、反転電荷と空乏電荷が同等であるときの条件として、強反転と中反転の間の移行を定めることができる。ゲートの下方のチャネル領域が強く反転するとき、ゲート電荷は、主として反転層の電荷によって相殺される。反転層の電荷が支配する電圧は、閾値電圧Ｖｔと呼ばれ、Ｖｔ０は、ソース電圧がゼロに等しいときの閾値電圧を示す。
【０００７】
ＳＯＩ  ＭＯＳ技術において、ＳＯＩチャネル領域（シリコン本体とも呼ばれる）への外部バイアスの印加による、幾つかの動作モードが存在する。シリコン本体は、埋め込みバック酸化物によって基板から分離される。この場合、すなわち浮遊する本体の場合、本体の電位は、ソース及びドレインからのダイオード接合電流、ドレイン付近の衝突イオン化、ゲートの漏れ、バイポーラ効果、並びにゲート、ソース、ドレイン及び本体のデバイスの電気端子への容量結合を含む、多くの物理的要因によって制御される。ＳＯＩ本体の電位は、ソースの電位に対して定めることができ、かつ、通常の動作中、ソースの電位に対して、大きい順方向バイアスをかけることができる。外部の電位がＳＯＩ本体に印加される場合には（本体コンタクトと呼ばれる）、本体の電位は、外部の電位と、外部の本体コンタクトとＳＯＩ本体との間の抵抗とにより制約される。しかしながら、完全に空乏化される程度までスケーリングされたシリコン本体を有する極薄ＳＯＩデバイスの場合、外部抵抗を高くすることができるため、本体コンタクトが作用しないことに留意されたい。
【０００８】
上述の極薄ＳＯＩ  ＭＯＳデバイスの延長が、デュアルゲートＳＯＩ  ＭＯＳトランジスタである。この構造体において、バック酸化物は、バック酸化物の下方の領域が本体に無視し得ない電場をかけ、バック酸化物に隣接した反転層又は蓄積層の形成が可能になる程度まで薄層化された。第２のゲート電極がバック酸化物の中又はその下に配置されたとき、デュアルゲート・デバイスのＳＯＩ  ＭＯＳトランジスタが形成される。さらに、第２のゲート電極（バックゲート）は、典型的には、基板、ソース、ドレイン及びトップゲート（フロントゲート）などの他の導電性素子から分離される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＳＯＩ又はバルク（非ＳＯＩ）のような従来技術のＭＯＳプロセス技術において、反転又は蓄積レジームでバイアスがかけられた通常のＭＯＳトランジスタを用いることにより、著しい余分なプロセス段階なしで、意図的なキャパシタ回路素子を形成することができる。このことにより、通常のＭＯＳゲート酸化物の使用による、相対的に一定の高価値キャパシタが与えられる。これらのキャパシタは、減結合キャパシタとして、又はアナログ用途におけるリアクタンス素子として機能することができる。しかしながら、デュアルゲート極薄ＳＯＩにおいては、このように形成された意図的な容量素子は、何らかの動作範囲において完全に空乏化された本体によって支配される寄生抵抗を含むことがあり、回路設計素子としての有用性が低減する。しかしながら、デュアルゲートＳＯＩは極薄シングルゲートＳＯＩ技術に優る特定の性能上の利点を有するので、従来の回路設計技術及び最先端の回路設計技術は、依然として意図的な容量素子に対する必要性を有する。従って、意図的な容量回路素子を、寄生抵抗が低く、高容量を有し、製造が容易なデュアルゲート技術に導入することが望ましい。
【課題を解決するための手段】
【００１０】
本発明の第１の態様において、デュアルゲートＣＭＯＳ構造体を製造する方法は、絶縁層に第１プレートを形成するステップと、絶縁層の上方に第１プレートに電気的に対応する第２プレートを形成するステップとを含む。この方法はさらに、第１プレートと第２プレートとの間に分離構造体を準備するステップを含む。
【００１１】
本発明の別の態様において、デュアルゲートＣＭＯＳ構造体を製造する方法は、絶縁層内に少なくとも１つのバックプレート（バックゲート）を形成するステップと、絶縁層の上方に、少なくとも１つのバックプレートに対応する少なくとも１つのフロントプレート（フロントゲート）を形成するステップとを含む。この方法はさらに、少なくとも１つのバックプレートと少なくとも１つのフロントプレートとの間に誘電体を準備するステップを含む。
【００１２】
本発明のさらに別の態様において、埋め込み絶縁体層及び絶縁体層上のデバイス層とを有する基板上に形成されたキャパシタが、埋め込み絶縁体層内に形成された下部プレート（下部ゲート）を含む。埋め込み絶縁体層の一部分が下部プレート上に形成され、第１のキャパシタ誘電体を形成する。デバイス層の一部分が第１のキャパシタ誘電体上に形成され、第２のキャパシタ誘電体がデバイス層の一部分の上に形成される。上部プレート（上部ゲート）が第２のキャパシタ誘電体上に形成される。
【００１３】
別の態様において、本発明は、埋め込み絶縁体層内に形成された少なくとも１つのバックゲートと、埋め込み絶縁体層の上方に形成された少なくとも１つのフロントゲートとを有するデュアルゲート・キャパシタを含む。誘電体層は、少なくとも１つのフロントゲートと少なくとも１つのバックゲートとの間に形成される。拡散領域が、少なくとも１つのバックゲートに隣接してドープされる。
【発明を実施するための最良の形態】
【００１４】
本発明は、ＣＭＯＳ構造体に向けられ、より具体的には、スケーリングされたデュアルゲートＳＯＩにおける、低抵抗で高価値のキャパシタ及び製造方法に向けられる。本発明のデュアルゲート・デバイス及び製造方法を用いることによって、機能が向上した極薄ＳＯＩキャパシタが達成される。一例として、１つの用途において、高周波作動の際の直列抵抗を低くすることができ、他の用途において、単位面積当たりの高容量を達成することができる。
【００１５】
本発明によると、スケーリングされたデュアルゲートＳＯＩ技術に基づいて、必要に応じて、４つの別個のＣＭＯＳキャパシタ構造体を同時に製造することができる、すなわち、異なる配線構造体を有する初期構造体を実質的に同じプロセスで形成し、所望の結果を得ることができる。１つの用途において、２つの構造体は、直列抵抗が無視できるほど減少した状態で、フロントゲートとバックゲートとの間に高容量を直接与えるように設計される。別の構造体においては、例えば、互いに電気的に接続されたフロントゲート及びバックゲートの両方を用いて、直列抵抗が低減した状態で高容量が与えられ、活性シリコンが反転も蓄積もされず、よって、２つのプレートの間に、完全に空乏化されたチャネル領域を通して、容量素子を垂直方向に提供される。
【００１６】
図１は、本発明による初期構造体を示す。この構造体において、いずれかの従来の方法を用いて、基板１０２上に酸化物又は誘電体層１００を形成することができる。１つのこのような従来の方法は、酸化物層１００を有する別のウェハ（図示せず）を、ファン・デル・ワールス（van der Waals）力によって基板に接合する、ウェハ接合を含むことができる。基板ウェハ１０２は、シリコン、ゲルマニウム、又は他の容易に知られる材料からなることができ、製造プロセスのために、厚さが約５００ミクロンであることが好ましい。薄いシリコン層１０４が、酸化物層１００の表面上に形成される。一実施形態において、シリコン層１０４は、約５０Åから４００Åまでの厚さであり、本発明により他の寸法も考慮される。図１は、全ての実施形態を近接した状態で示すが、これは用途のための要件ではなく、１つ又は複数の実施形態を、チップ領域の周りの任意の位置に配置することができる。
【００１７】
層１００、１０２を接合する前に、酸化物層内に１つ又は複数のバックゲート１０６ａ−１０６ｄ（プレートとしても知られる）が形成される。特定の用途のために設計された配線構造体に応じて、類似した又は異なるキャパシタを形成するために、各々のバックゲート１０６ａ−１０６ｄを用い得ることを理解すべきである。例えば、図１に示される実施形態においては、領域ａ−ｄにおいて、それぞれ４つのバックゲート１０６ａ−１０６ｄが形成される。さらに、同じく所望の用途に応じて、４つより多い又は４つより少ないバックゲートを形成することもできる。従って、バックゲート１０６ａ−１０６ｄの説明は例示的なものであり、本発明の特徴を制限するものと考えるべきでないことを理解すべきである。
【００１８】
バックゲート１０６ａ−１０６ｄを形成する際に、全てが当業者には周知のものである従来の標準的なリソグラフィ及びエッチング・プロセスを含むプロセス段階を用いることができる。例えば、特定の用途において、プロセスは、反応性イオン・エッチング（ＲＩＥ）と組み合わせて用いられるブロックマスクを含むことができる。実施において、バックゲート１０６ａ−１０６ｄは、ポリシリコンとしてもよく、例えば、リン、ホウ素、又はヒ素を用いて従来の方法でドープしてもよい。また、実施形態においては、バックゲート１０６ａ−１０６ｄの断面は、いずれの大きいゲート抵抗も最小にするような寸法にされる。本発明によって他の限界寸法も考慮されるが、例えば、バックゲート１０６ａ−１０６ｄの高さは、約１０００Åから２０００Åまでとすることができる。酸化物層１００の上面とバックゲート１０６ａ−１０６ｄとの間に約１０Åから１００Åまでの空間が設けられる。この距離は、バックゲート酸化物又は誘電体層と呼ぶことのできる領域の境界を定め、直接トンネル電流のようないずれの電位寄生効果も最小にするような大きさにすることができる。
【００１９】
図２は、本発明による更なる処理段階を表す。図２において、シリコン層１０４は、従来のプロセスを用いてエッチングにより取り去られる。例えば、図２は、チャネル、ドレイン及びソース領域を含むことができる各々の分離したキャパシタ素子を定めるために用いられる活性領域マスクを例証する。１つの用途において、活性領域マスクは、「ａ」、「ｂ」及び「ｃ」として表される領域の上に配置される。次に、シリコン分離プロセスにおいて構造体がエッチングされ、シリコン本体又はアイランド１０４ａ、１０４ｂ及び１０４ｃがもたらされる。領域「ｄ」においては、シリコン層１０４を完全にエッチングすることができる。
【００２０】
次に、ゲート酸化物又は誘電体層１０８ａ、１０８ｂ、１０８ｃが、それぞれシリコン本体１０４ａ、１０４ｂ及び１０４ｃ上に熱成長又は堆積される。１つの実施形態においては、ゲート酸化物層１０８ａ、１０８ｂ、１０８ｃは、バックゲート１０６ａ−１０６ｄとシリコン層１０４との間の酸化物層１００の間隔に類似した、約１０Åから１００Åまでの厚さに形成される。この酸化物層を用いて、本発明の実際のキャパシタを形成することができる。
【００２１】
図３は、図２の構造体上に堆積されるゲート材料１１０（例えば、ポリシリコン）を示す。この材料１１０は、下記に説明される次のステップを用いて、フロントゲートを形成するために用いられる。ゲート材料１１０は、高濃度に（例えば、１０２０ｃｍ−３）ドープすることができるが、必ずしもバックゲート１０６ａ−１０６ｂで用いられたものと同じドーパント種である必要はない。ポリシリコンの空乏効果を最小にするために、リン、ホウ素、又はヒ素のような高いドーパント・レベルの種が用いられる。ポリシリコン材料１１０の寸法に関する考慮事項も、バックゲート１０６ａ−１０６ｃのものと実質的に同じである。本発明によって他の限界寸法も考慮されるが、例えば、ポリ材料１１０の断面は、例えば、約１０００Åから２０００Åまでのような、いずれの大きいゲート抵抗も最小にするような寸法にされる。
【００２２】
図４は、フロントゲート１１０ａ−１１０ｄを形成するための、例示的なパターン付け及びエッチング・プロセスを例証する。１つのプロセスにおいて、部分「ｄ」のフロントゲート１１０ｄの形成は、残りのフロントゲート１１０ａ−１１０ｃのものとは別個に形成することができる。これは、シリコン層１０４及び次の酸化物層がこの領域の上に形成されないため、フロントゲート１１０ｄがより深くエッチングされるためである。一例においては、フロントゲート１１０ａ−１１０ｃを形成するプロセスの間、領域「ｄ」の上に保護マスクを配置することができる。同様に、フロントゲート１１０ｄの形成中、領域「ａ」、「ｂ」、「ｃ」の上に保護マスクを配置することができる。これらのプロセスは、当業者に周知であるため、本発明の完全な理解のために、ここで更なる説明は必要とされない。
【００２３】
図５は、スペーサ、ソース及びドレイン領域、並びにシリサイドの形成を含む、幾つかの処理段階を示す。図５の例示においては、領域「ａ」についてのＣＭＯＳ構造体だけが示されるが、部分「ａ」に関して説明されるプロセスは、領域「ｂ」、「ｃ」及び「ｄ」における構造体の形成にも等しく適用可能であることを理解すべきである。従って、図５の例示的な説明は、図６−図１０に示される構造体のいずれかの上へのソース、ドレイン、側壁の形成、及びシリサイドの形成のために用いることができる。
【００２４】
一例として、領域「ａ」を参照すると、ソース領域１１２１及びドレイン領域１１２２が、任意の従来の方法でシリコン本体内に形成される。分離領域１０５が、ソース領域１１２１及びドレイン領域１１２２に隣接している。スペーサ１１４が、フロントゲート１１０ａ及びフロント酸化物層１０８ａの側壁上に形成され、それぞれドープされたソース領域１１２１及びドレイン領域１１２２まで延びる。リン、ホウ素、又はヒ素を用いて、これらの領域をドープすることができ、好ましくは、ソース及びドレインについて１×１０２０粒子／ｃｍ３の範囲をもたらすが、典型的には、デュアルゲートＭＯＳキャパシタが含まれる従来のトランジスタ・プロセスの一部とすることができる、ハロ注入部又は延長注入部のような他のドープされた領域についてはより低いレベルである。フロントゲート１１０ａの上面に加えて、ドープされたソース領域１１２１及びドレイン領域１１２２における露出されたシリコン層上にシリサイド層１１６が形成される。シリサイド及びスペーサの形成は、当業者には周知である。
【００２５】
図６−図９は、図１−図５を参照して説明された異なる構造体「ａ」乃至「ｄ」の配線図の平面図を示す。図６においては、部分「ａ」について説明された製造プロセスに対応する、デュアルゲートＦＥＴキャパシタが示される。図６のＦＥＴキャパシタにおいて、第１のワイヤ「Ａ」は、フロントゲート１１０ａに接触し、キャパシタの第１端子を形成する。第２のワイヤ「Ｂ」は、シリコン層の両側に加えて、バックゲート１０６ａに接触し、キャパシタの第２端子を形成する。従って、この構造体においては、キャパシタは、「Ａ」電極から、構造体を通って「Ｂ」電極まで形成され、互いに短絡したソース及びドレインをもたらす。代替的に、「Ｂ」電極がバックゲートからなり、「Ａ」端子がフロントゲートにつながれた拡張領域からなるように、バックゲート及びフロントゲートの役割を逆にすることができる。
【００２６】
図７は、図１−図５の領域「ｂ」内に形成された構造体を用いるデュアルゲート・キャパシタであり、配線図がここに示される。図７の高密度キャパシタにおいては、第１のワイヤ「Ａ」は、シリコン層の拡散領域の両側に接触し、キャパシタの第１端子を形成する。第２のワイヤ「Ｂ」は、フロントゲート１１０ｂ及びバックゲート１０６ｂに接触し、キャパシタの第２端子を形成する。従って、この構造体において、ワイヤ「Ａ」は、シリコンの２つの側をつなぎ合わせ、ワイヤ「Ｂ」は、フロントゲート１１０ｂ及びバックゲート１０６ｂをつなぎ合わせる。フロントチャネル電荷領域及びバックチャネル電荷領域が互いに電気的に機能するために、図７のデバイスは、図６のデバイスのように増大した容量を提供する。
【００２７】
図６及び図７のキャパシタ構造体においては、フロントゲート１０６ａとバックゲート１１０ａのちょうど間の薄い誘電体層（これらのデュアルゲート・キャパシタを含む従来のＭＯＳトランジスタ・プロセスと潜在的に共有されるプロセス段階）のために、高容量が可能である。また、シリコンの外縁部（拡散部）がワイヤ「Ｂ」によって互いに結合されるので、構造体の上部は、従来のＭＯＳＦＥＴと同様に見える。この場合、上部酸化物層１０８ａの下に反転層を形成することができる。すなわち、デュアルゲート型構造体は、両方のデバイスが、酸化物層１０８ａの下方に反転チャネルの形態を有することを可能にする。
【００２８】
また、シリコンの上にフロントゲートが形成され、フロントゲートとは電気的に異なる電位で外部に配線された２つの拡散部が存在するので、蓄積又は拡散効果が生じることもある。このように、この配線図により理解されるべきであるように、「Ｂ」ワイヤの電位が、拡散部に対してフロントゲート又はバックゲートの閾値電圧より高い場合には、反転層が形成され、ワイヤ「Ｂ」の電位が拡散電位に対して十分に低いバイアスを有する場合には、キャパシタ酸化物の一方又は両方の下方に蓄積層が生じる。ｐ型デバイス及びｎ型デバイスにおいて、反対のバイアス結果が生じることが認識される。
【００２９】
図８は、図１−図５の領域「ｃ」内に形成された構造体を用いるデュアルゲート・キャパシタであり、配線図がここに示される。図８の配線構造体において、第１のワイヤ「Ａ」は、フロントゲート１１０ｃに接触し、キャパシタの第１端子を形成する。第２のワイヤ「Ｂ」は、バックゲート１０６ｃに接触し、キャパシタの第２端子を形成する。高電位（例えば、Ｖｄｄ）が、シリコン層の両側（拡散部）に接触する。電気的な観点から、図８の薄い本体構造体は、完全に空乏化され、例えば、フロントゲート１１０ｃからバックゲート１０６ｃまでなど、「Ａ」から「Ｂ」まで構造体を実質的に貫通するフィールド・ラインを有する。図８のデュアルゲート・キャパシタは、高周波作動（図９のものに類似した）の際に低い直列抵抗を提供する。
【００３０】
図８のデバイスにおいては、ゲート上の電位が拡散電位を超えないため、反転層を形成することができない。反転層は、外部の拡散電位の１つに対して、ゲート電位がＭＯＳ  ＦＥＴ閾値より上であり、ソース及びドレインであるキャリアのソースが存在するときに形成可能である。しかしながら、このことは、抵抗問題のために望ましくは。拡散部上の電位が高く、「Ａ」及び「Ｂ」上の電位がその電位より下で作動されるので、図８のデバイスにおいては、この現象が削除される。また、ゲート端子が低すぎる場合、蓄積は生じ得るが、高い拡散電位と蓄積が生じるバイアスとの間におよそ１．２ボルト（又はバンドギャップ電位）が存在するため、図８のデバイスは作動されず、蓄積は生じないと推定される。
【００３１】
図９は、図１−図５の領域「ｃ」内に形成された構造体を用いるゲートキャパシタであり、配線図がここに示される。図９のキャパシタにおいて、第１のワイヤ「Ａ」は、フロントゲート１１０ｄに接触し、キャパシタの第１端子を形成する。第２のワイヤ「Ｂ」は、バックゲート１０６ｄに接触し、キャパシタの第２端子を形成する。図９のデバイスは、高周波作動の際の低い直列抵抗と、バック酸化物の厚さのスケーリングに基づいた単位面積当たりの高容量とを提供する。
【００３２】
図１０は、図６−図９のそれぞれの構造体の側面図を示す。第１のワイヤ「Ａ」及び第２のワイヤ「Ｂ」は、図６−図９に示されるデバイスのそれぞれの端子を示す。図１０はまた、それぞれ図６−図９に示され、説明されるデバイスを表す領域「ａ」、「ｂ」、「ｃ」、「ｄ」を明白に示す。この例証において、２つの誘電体又は酸化物層は、フロントゲート１１０ａ−１１０ｃ及びバックゲート１０６ａ−１０６ｃを分離する。フロントゲート又はバックゲートのいずれかを直接通る、寄生抵抗への寄与は、漏れ電流を最小にするように適切な酸化物の厚さを選択することによって制御される。
【００３３】
例示的な実施形態に本発明を説明したが、当業者であれば、本発明は、変更を加えて、かつ、添付の特許請求の範囲及び精神で実施できることを理解するであろう。
【図面の簡単な説明】
【００３４】
【図１】本発明によるデバイスを製造する際のステップを示す。
【図２】本発明によるデバイスを製造する際のステップを示す。
【図３】本発明によるデバイスを製造する際のステップを示す。
【図４】本発明によるデバイスを製造する際のステップを示す。
【図５】本発明によるデバイスを製造する際のステップを示す。
【図６】本発明のステップに従って製造される、本発明の異なる構造体の平面図又は配線図を示す。
【図７】本発明のステップに従って製造される、本発明の異なる構造体の平面図又は配線図を示す。
【図８】本発明のステップに従って製造される、本発明の異なる構造体の平面図又は配線図を示す。
【図９】本発明のステップに従って製造される、本発明の異なる構造体の平面図又は配線図を示す。
【図１０】図６−図９のそれぞれの構造体の側面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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