(57)【要約】  半導体装置における信号線を、ラッチ回路を追加することなく階層化し、面積を増大することなく高い周波数で動作する半導体装置を提供する。複数の階層で構成される階層ビット線を有し、階層ビット線のそれぞれが、タイミングパルス信号に応答する充電または放電によって、入力に受ける信号に応じた信号を出力する回路を備え、該複数の階層のうち、第一階層ビット線にセンスアンプと複数のメモリセルとが接続され、該第一階層ビット線が備える回路は、第１のタイミングパルス信号に応答して、入力に受ける信号を該第一階層の次の第二階層の回路の入力へ出力し、該第二階層の回路は、第２のタイミングパルス信号に応答して、入力に受ける信号を前記第三階層の回路の入力へ出力し、前記第１のタイミングパルス信号は、クロックの第１の有効エッジに基づいて規定され、前記第２のタイミングパルス信号は、前記クロックの第２の有効エッジに基づいて規定される。（図１）
2009044795.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作する半導体記憶装置であって、
前記半導体記憶装置は、複数の階層で構成される階層ビット線を有し、
前記階層ビット線のそれぞれが、タイミングパルス信号に応答する充電または放電によって、入力に受ける信号に応じた信号を出力する回路を備え、
前記複数の階層のうち、第一階層ビット線にセンスアンプと複数のメモリセルとが接続され、
それぞれの前記階層が備える回路は、異なる複数の種類のタイミングパスル信号のいずれかによって駆動されうることで、前記複数の階層で構成される階層ビット線がパイプライン動作を行うように構成される半導体記憶装置。
【請求項２】
前記第一階層ビット線が備える回路は、第１のタイミングパルス信号に応答して、入力に受ける信号を次の階層の回路の入力へ出力し、
前記第一階層ビット線に続く階層ビット線若しくは前記第一階層ビット線に続く一連の複数の階層ビット線が備える回路は、第２のタイミングパルス信号に応答して、入力に受ける信号をそれぞれの階層の次の階層の回路の入力へ出力し、
前記第１のタイミングパルス信号は、前記クロック信号の第１の有効エッジに基づいて規定され、
前記第２のタイミングパルス信号は、前記クロック信号の第２の有効エッジに基づいて規定される、
請求項１記載の半導体記憶装置。
【請求項３】
前記第一階層ビット線を含む一連の複数の階層ビット線が備える回路は、第１のタイミングパルス信号に応答して、入力に受ける信号をそれぞれの階層の次の階層の回路の入力へ出力し、
前記第一階層ビット線を含む一連の複数の階層ビット線に続く階層ビット線若しくは前記第一階層ビット線を含む一連の複数の階層ビット線に続く一連の複数の階層ビット線が備える回路は、第２のタイミングパルス信号に応答して、入力に受ける信号をそれぞれの階層の次の階層の回路の入力へ出力し、
前記第１のタイミングパルス信号は、前記クロック信号の第１の有効エッジに基づいて規定され、
前記第２のタイミングパルス信号は、前記クロック信号の第２の有効エッジに基づいて規定される、
請求項１記載の半導体記憶装置。
【請求項４】
前記第１の有効エッジは、前記クロック信号の立ち上がりエッジまたは立ち下がりエッジの一方であり、
前記第２の有効エッジは、前記クロック信号の立ち上がりエッジまたは立ち下がりエッジの他方である、
ことを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記第１のタイミングパルス信号と前記第２のタイミングパルス信号との間に重なる期間がある、ことを特徴とする請求項２から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記タイミングパルス信号は、前記半導体記憶装置の内部で前記クロック信号から生成される、ことを特徴とする請求項１から５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記階層ビット線が、充電後のフローティング状態の電位を保持する保持手段を備える、ことを特徴とする請求項１から６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記タイミングパルス信号をマスクする手段を備える、ことを特徴とする請求項１から７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記第一階層ビット線は、第１の第一階層ビット線と第２の第一階層ビット線からなる一対の信号線であり、
前記センスアンプと前記複数のメモリセルとは、前記第１の第一階層ビット線と前記第２の第一階層ビット線とに接続され、
前記第一階層ビット線が備える回路は、第１の電位の電源にソースが接続され、ゲートに前記第１の第一階層ビット線からの信号を受ける第１のトランジスタと、第２の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第２のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第２の第一階層ビット線からの信号を受ける第３のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第４のトランジスタと、を備え、
前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第１の第二階層ビット線としてなり、前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第２の第二階層ビット線としてなり、
第二階層ビット線は、前記第１の第二階層ビット線と前記第２の第二階層ビット線からなる一対の信号線であり、
前記第二階層ビット線が備える回路は、前記第１の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号を受ける第５のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第１の第二階層ビット線を受ける第６のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号を受ける第７のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第２の第二階層ビット線を受ける第８のトランジスタと、を備え、
前記第５のトランジスタのドレインと前記第６のトランジスタのドレインとが、第１の第三階層ビット線としてなり、前記第７のトランジスタのドレインと前記第８のトランジスタのドレインとが、第２の第三階層ビット線としてなる、
ことを特徴とする請求項２から８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記第１のトランジスタと、前記第３のトランジスタと、前記第５のトランジスタと、前記第７のトランジスタとは、ｐＭＯＳトランジスタであり、
前記第２のトランジスタと、前記第４のトランジスタと、前記第６のトランジスタと、前記第８のトランジスタとは、ｎＭＯＳトランジスタである、ことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１の第二階層ビット線がドレインに接続され、前記第２の電位の電源にソースが接続され、ゲートに前記第２の第二階層ビット線を受ける第９のトランジスタと、前記第２の第二階層ビット線がドレインに接続され、前記第２の電位の電源にソースが接続され、ゲートに前記第１の第二階層ビット線を受ける第１０のトランジスタと、前記第１の第三階層ビット線がドレインに接続され、前記第１の電位の電源にソースが接続され、ゲートに前記第２の第三階層ビット線を受ける第１１のトランジスタと、前記第２の第三階層ビット線がドレインに接続され、前記第２の電位の電源にソースが接続され、ゲートに前記第１の第三階層ビット線を受ける第１２のトランジスタと、をさらに備える、
ことを特徴とする請求項９または１０に記載の半導体記憶装置。
【請求項１２】
前記第９のトランジスタと、前記第１０のトランジスタとは、ｎＭＯＳトランジスタであり、
前記第１１のトランジスタと、前記第１２のトランジスタとは、ｐＭＯＳトランジスタである、
ことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第一階層ビット線は、第１の第一階層ビット線と第２の第一階層ビット線からなる一対の信号線であり、
前記センスアンプと前記複数のメモリセルとは、前記第１の第一階層ビット線と前記第２の第一階層ビット線とに接続され、
前記第一階層ビット線が備える回路は、第１の電位の電源にソースが接続され、ゲートに前記第１の第一階層ビット線からの信号を受ける第１のトランジスタと、第２の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第２のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第２の第一階層ビット線からの信号を受ける第３のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第４のトランジスタと、を備え、
前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第１の第二階層ビット線としてなり、前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第２の第二階層ビット線としてなり、
第二階層ビット線は、前記第１の第二階層ビット線と前記第２の第二階層ビット線からなる一対の信号線であり、
前記第二階層ビット線が備える回路は、前記第１の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号を受ける第５のトランジスタと、ゲートに前記第１の第二階層ビット線を受ける第１３のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号を受ける第７のトランジスタと、ゲートに前記第２の第二階層ビット線を受ける第１４のトランジスタと、前記第１３のトランジスタのソースと前記第１４のトランジスタのソースとがドレインに接続され、前記第２の電位の電源にドレインが接続され、ゲートに前記第２のタイミングパルス信号を受ける第１５のトランジスタと、を備え、
前記第５のトランジスタのドレインと前記第１３のトランジスタのドレインとが、第１の第三階層ビット線としてなり、前記第７のトランジスタのドレインと前記第１４のトランジスタのドレインとが、第２の第三階層ビット線としてなり、
前記第１の第三階層ビット線と前記第２の第三階層ビット線とは、一対の信号線であり、
前記第１の第二階層ビット線がドレインに接続され、前記第２の電位の電源にソースが接続され、ゲートに前記第２の第二階層ビット線を受ける第９のトランジスタと、前記第２の第二階層ビット線がドレインに接続され、前記第２の電位の電源にソースが接続され、ゲートに前記第１の第二階層ビット線を受ける第１０のトランジスタと、前記第１の第二階層ビット線がドレインに接続され、ゲートに前記第２の第二階層ビット線を受ける第１６のトランジスタと、前記第２の第二階層ビット線がドレインに接続され、ゲートに前記第１の第二階層ビット線を受ける第１７のトランジスタと、前記第１６のトランジスタのソースと前記第１７のトランジスタのソースとがドレインに接続され、前記第１の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第１８のトランジスタと、前記第１の第三階層ビット線がドレインに接続され、前記第１の電位の電源にソースが接続され、ゲートに前記第２の第三階層ビット線を受ける第１１のトランジスタと、前記第２の第三階層ビット線がドレインに接続され、前記第１の電位の電源にソースが接続され、ゲートに前記第１の第三階層ビット線を受ける第１２のトランジスタと、前記第１の第三階層ビット線がドレインに接続され、ゲートに前記第２の第三階層ビット線を受ける第１９のトランジスタと、前記第２の第三階層ビット線がドレインに接続され、ゲートに前記第１の第三階層ビット線を受ける第２０のトランジスタと、前記第１９のトランジスタのソースと前記第２０のトランジスタのソースとがドレインに接続され、前記第２の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号を受ける第２１のトランジスタと、をさらに備える、
ことを特徴とする請求項２から８のいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記第１のトランジスタと、前記第３のトランジスタと、前記第５のトランジスタと、前記第７のトランジスタとは、ｐＭＯＳトランジスタであり、
前記第２のトランジスタと、前記第４のトランジスタと、前記第１３のトランジスタと、前記第１４のトランジスタと、前記第１５のトランジスタとは、ｎＭＯＳトランジスタであり、
前記第９のトランジスタと、前記第１０のトランジスタとは、ｎＭＯＳトランジスタであり、
前記第１１のトランジスタと、前記第１２のトランジスタとは、ｐＭＯＳトランジスタであり、
前記第１６のトランジスタと、前記第１７のトランジスタと、前記第１８のトランジスタとは、ｐＭＯＳトランジスタであり、
前記第１９のトランジスタと、前記第２０のトランジスタと、前記第２１のトランジスタとは、ｎＭＯＳトランジスタである、
ことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記第一階層ビット線は、第１の第一階層ビット線と第２の第一階層ビット線からなる一対の信号線であり、
前記センスアンプと前記複数のメモリセルとは、前記第１の第一階層ビット線と前記第２の第一階層ビット線とに接続され、
前記第一階層ビット線が備える回路は、第１の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第１のトランジスタと、第２の電位の電源にソースが接続され、ゲートに前記第１の第一階層ビット線からの信号の反転信号を受ける第２のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第３のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第２の第一階層ビット線からの信号の反転信号を受ける第４のトランジスタと、を備え、
前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第１の第二階層ビット線としてなり、前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第２の第二階層ビット線としてなり、
第二階層ビット線は、前記第１の第二階層ビット線と前記第２の第二階層ビット線からなる一対の信号線であり、
前記第二階層ビット線が備える回路は、前記第１の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号を受ける第５のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第１の第二階層ビット線の反転信号を受ける第６のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号を受ける第７のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第２の第二階層ビット線の反転信号を受ける第８のトランジスタと、を備え、
前記第５のトランジスタのドレインと前記第６のトランジスタのドレインとが、第１の第三階層ビット線としてなり、前記第７のトランジスタのドレインと前記第８のトランジスタのドレインとが、第２の第三階層ビット線としてなる、
ことを特徴とする請求項２から８のいずれか１項に記載の半導体記憶装置。
【請求項１６】
前記第１のトランジスタと、前記第３のトランジスタと、前記第５のトランジスタと、前記第７のトランジスタとは、ｐＭＯＳトランジスタであり、
前記第２のトランジスタと、前記第４のトランジスタと、前記第６のトランジスタと、前記第８のトランジスタとは、ｎＭＯＳトランジスタである、ことを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
第１のラッチ回路と、第２のラッチ回路と、をさらに備え、
前記第１のラッチ回路と、前記第２のラッチ回路とは、それぞれが、入力端子と、クロック端子と、出力端子と、を備え、前記クロック端子が第１の値のとき、前記入力端子の信号を前記出力端子にスルーで伝播し、前記クロック端子が前記第１の値と異なる第２の値のとき、前記クロック端子が前記第２の値に遷移する直前の前記入力端子の信号を保持して前記出力端子に出力し、
前記第１のラッチ回路は、前記入力端子にクロックイネーブル信号を受け、前記クロック端子に前記クロック信号を受け、
前記第２のラッチ回路は、前記入力端子に前記第１のラッチ回路の出力端子からの信号を受け、前記クロック端子に前記クロック信号の反転信号を受け、
前記第１のタイミングパルス信号は、前記クロック信号と前記第１のラッチ回路の出力端子からの信号との論理演算結果に基づき生成され、
前記第２のタイミングパルス信号は、前記クロック信号の反転信号と、前記第２のラッチ回路からの信号との論理演算結果に基づき生成される、
ことを特徴とする請求項２から１６に記載の半導体記憶装置。
【請求項１８】
前記第一階層ビット線は、第１の第一階層ビット線と第２の第一階層ビット線からなる一対の信号線であり、
前記センスアンプと前記複数のメモリセルとは、前記第１の第一階層ビット線と前記第２の第一階層ビット線とに接続され、
前記第一階層ビット線が備える回路は、第１の電位の電源にソースが接続され、ゲートに前記第１の第一階層ビット線からの信号を受ける第１のトランジスタと、第２の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第２のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第２の第一階層ビット線からの信号を受ける第３のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第４のトランジスタと、を備え、
前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第１の第二階層ビット線としてなり、前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第２の第二階層ビット線としてなり、
第二階層ビット線は、前記第１の第二階層ビット線と前記第２の第二階層ビット線からなる一対の信号線であり、
前記第二階層ビット線が備える回路は、前記第１の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号を受ける第５のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第１の第二階層ビット線を受ける第６のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号を受ける第７のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第２の第二階層ビット線を受ける第８のトランジスタと、を備え、
前記第５のトランジスタのドレインと前記第６のトランジスタのドレインとが、第１の第三階層ビット線としてなり、前記第７のトランジスタのドレインと前記第８のトランジスタのドレインとが、第２の第三階層ビット線としてなり、
第三階層ビット線は、前記第１の第三階層ビット線と前記第２の第三階層ビット線からなる一対の信号線であり、
前記第三階層ビット線が備える回路は、前記第１の電位の電源にソースが接続され、ゲートに前記第１の第三階層ビット線を受ける第２２のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号の反転信号を受ける第２３のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第２の第三階層ビット線を受ける第２４のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号の反転信号を受ける第２５のトランジスタと、を備え、
前記第２２のトランジスタのドレインと前記第２３のトランジスタのドレインとが、第１の第四階層ビット線としてなり、前記第２４のトランジスタのドレインと前記第２５のトランジスタのドレインとが、第２の第四階層ビット線としてなり、
第四階層ビット線は、前記第１の第四階層ビット線と前記第２の第四階層ビット線からなる一対の信号線であり、
前記第四階層ビット線が備える回路は、前記第１の電位の電源にソースが接続され、ゲートに前記第３のタイミングパルス信号を受ける第２６のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第１の第四階層ビット線を受ける第２７のトランジスタと、前記第１の電位の電源にソースが接続され、ゲートに前記第３のタイミングパルス信号を受ける第２８のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第１の第四階層ビット線を受ける第２９のトランジスタと、を備え、
前記第２６のトランジスタのドレインと前記第２７のトランジスタのドレインとが、第１の第五階層ビット線としてなり、前記第２８のトランジスタのドレインと前記第２９のトランジスタのドレインとが、第２の第五階層ビット線としてなり、
前記第３のタイミングパルス信号は、前記クロック信号の第１の有効エッジに基づいて規定される、
ことを特徴とする請求項２から８のいずれか１項に記載の半導体記憶装置。
【請求項１９】
前記第１のトランジスタと、前記第３のトランジスタと、前記第５のトランジスタと、前記第７のトランジスタと、前記第２２のトランジスタと、前記第２４のトランジスタと、前記第２６のトランジスタと、前記第２８のトランジスタとは、ｐＭＯＳトランジスタであり、
前記第２のトランジスタと、前記第４のトランジスタと、前記第６のトランジスタと、前記第８のトランジスタと、前記第２３のトランジスタと、前記第２５のトランジスタと、前記第２７のトランジスタと、前記第２９のトランジスタとは、ｎＭＯＳトランジスタである、
ことを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２０】
第１のラッチ回路と、第２のラッチ回路と、第３のラッチ回路と、をさらに備え、
前記第１のラッチ回路と、前記第２のラッチ回路と、前記第３のラッチ回路とは、それぞれが、入力端子と、クロック端子と、出力端子と、を備え、前記クロック端子が第１の値のとき、前記入力端子の信号を前記出力端子にスルーで伝播し、前記クロック端子が前記第１の値と異なる第２の値のとき、前記クロック端子が前記第２の値に遷移する直前の前記入力端子の信号を保持して前記出力端子に出力し、
前記第１のラッチ回路は、前記入力端子にクロックイネーブル信号を受け、前記クロック端子に前記クロック信号を受け、
前記第２のラッチ回路は、前記入力端子に前記第１のラッチ回路の出力端子からの信号を受け、前記クロック端子に前記クロック信号の反転信号を受け、
前記第３のラッチ回路は、前記入力端子に前記第２のラッチ回路の出力端子からの信号を受け、前記クロック端子に前記クロック信号を受け、
前記第１のタイミングパルス信号は、前記クロック信号と前記第１のラッチ回路の出力端子からの信号との論理演算結果に基づき生成され、
前記第２のタイミングパルス信号は、前記クロック信号の反転信号と、前記第２のラッチ回路からの信号との論理演算結果に基づき生成され、
前記第３のタイミングパルス信号は、前記クロック信号と前記第３のラッチ回路からの信号との論理演算結果に基づき生成される、
ことを特徴とする請求項１８または１９に記載の半導体記憶装置。
【請求項２１】
前記第一階層ビット線は、単一の信号線であり、
前記センスアンプと前記複数のメモリセルとは、前記第一階層ビット線に接続され、
前記第一階層ビット線が備える回路は、第１の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第３０のトランジスタと、第２の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号を受ける第３３のトランジスタと、ゲートに前記第一階層ビット線からの信号の反転信号を受ける第３１のトランジスタと、前記第３１のトランジスタのソースがドレインに接続され、前記第３３のトランジスタのドレインがソースに接続され、ゲートに前記第一階層ビット線を所定のタイミングで充電するためのトランジスタのゲートに入力される信号を受ける第３２のトランジスタと、を備え、
前記第３０のトランジスタのドレインと前記第３１のトランジスタのドレインとが、第二階層ビット線としてなり、
前記第二階層ビット線が備える回路は、前記第１の電位の電源にソースが接続され、ゲートに前記第二階層ビット線を受ける第３４のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第１のタイミングパルス信号の反転信号を受ける第３５のトランジスタと、を備え、
前記第３４のトランジスタのドレインと前記第３５のトランジスタのドレインとが、第三階層ビット線としてなり、
前記第三階層ビット線が備える回路は、前記第１の電位の電源にソースが接続され、ゲートに前記第２のタイミングパルス信号の反転信号を受ける第３６のトランジスタと、前記第２の電位の電源にソースが接続され、ゲートに前記第三階層ビット線を受ける第３７のトランジスタと、を備え、
前記第３６のトランジスタのドレインと前記第３７のトランジスタのドレインとが、第四階層ビット線としてなる、
ことを特徴とする請求項２から８のいずれか１項に記載の半導体記憶装置。
【請求項２２】
前記第３０のトランジスタと、前記第３４のトランジスタと、前記第３６のトランジスタとは、ｐＭＯＳトランジスタであり、
前記第３３のトランジスタと、前記第３１のトランジスタと、前記第３２のトランジスタと、前記第３５のトランジスタと、前記第３７のトランジスタとは、ｎＭＯＳトランジスタである、
ことを特徴とする請求項２１に記載の半導体記憶装置。
【請求項２３】
第１のラッチ回路と、第２のラッチ回路と、をさらに備え、
前記第１のラッチ回路と、前記第２のラッチ回路とは、それぞれが、入力端子と、クロック端子と、出力端子と、を備え、前記クロック端子が第１の値のとき、前記入力端子の信号を前記出力端子にスルーで伝播し、前記クロック端子が前記第１の値と異なる第２の値のとき、前記クロック端子が前記第２の値に遷移する直前の前記入力端子の信号を保持して前記出力端子に出力し、
前記第１のラッチ回路は、前記入力端子にクロックイネーブル信号を受け、前記クロック端子に前記クロック信号を受け、
前記第２のラッチ回路は、前記入力端子に前記第１のラッチ回路の出力端子からの信号を受け、前記クロック端子に前記クロック信号の反転信号を受け、
前記第１のタイミングパルス信号は、前記クロック信号と前記第１のラッチ回路の出力端子からの信号との論理演算結果に基づき生成され、
前記第２のタイミングパルス信号は、前記クロック信号の反転信号と、前記第２のラッチ回路からの信号との論理演算結果に基づき生成される、
ことを特徴とする請求項２１または２２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００７−２５８８５１号（２００７年１０月２日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、複数の階層で構成される階層信号線を備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置に対して動作の高速化及び高集積化がますます求められるようになってきている。その要求にこたえるために、半導体装置は、プロセッサの動作周波数を高くすることで処理性能を向上させたり、１クロック周期に処理する作業量を短くしてパイプライン構造の段数を増やすことによって、演算処理性能を高めている。縮小命令セットコンピュータ（ＲＩＳＣ）のプロセッサにおけるスーパーパイプライン構造は、その一例である。動作周波数を高くするために、ますます１段のパイプラインステージの処理量が少なくなっている。このため、半導体装置において、メモリマクロについてもパイプライン動作が求められるようになってきている。【０００３】
メモリマクロの内部では、１ビットのデータを記憶するメモリセルが行方向および列方向に並べられ、指定したアドレスに対応するメモリセルが活性化されてデータが書き込まれたり読み出されたりする。入力されたアドレス情報はデコーダによってデコードされ、１本のワード線を動作させると、それにつながる１行のメモリセルが、列方向に配置されているビット線につながり、アクセス可能な状態となる。読み出しの場合は、メモリセルの情報がビット線に伝えられ、出力バッファを経てメモリマクロ外部へ出力される。【０００４】
図１７に、メモリマクロの一例を示す。図１７に示すような構造のメモリマクロでは、１クロック周期に処理を終える必要があるため、やがてメモリアクセスがクリティカルパスとなり、周波数の向上を妨げる原因となる。【０００５】
かかる問題点を解決するため、ワード線ドライバの直前にラッチ回路を入れて、アドレスデコードした結果を一度パイプラインレジスタに保持する構成が知られている。例えば、図１８に示す特許文献１の図２に記載された回路は、ワード線ドライバの直前にラッチ回路を入れて、アドレスデコードした結果を一度パイプラインレジスタに保持するパイプライン構造５３を取っている。ワード線ドライバから出力までを１ステージとすることが出来るため、動作周波数の向上に寄与できる。【０００６】
別の例としては、図１９に示す特許文献２の図１に記載された回路が挙げられる。メモリマクロの出力に直接接続して動作させるバッファ回路で、モード切替信号Ｐをハイ電位にすることによって、メモリマクロの出力ノードＮ６０と中間ノードＮ６３を切断し、２段のラッチ回路６５と６６によるフリップフロップを、パイプラインレジスタとすることが可能である。これによって、メモリマクロ自体をパイプライン化して、高いクロック周波数の動作に対応する。【０００７】
【特許文献１】特許第３８２２１０４号公報
【特許文献２】特開平７−６５５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上の特許文献１〜２の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下に本発明による関連技術の分析を与える。
しかしながら、特許文献１および特許文献２に開示された構造のパイプライン化には、いくつかの問題がある。【０００９】
第１の問題点は、メモリマクロの面積が大きくなることである。この問題が発生する原因は、メモリマクロ内に多数のラッチ回路を追加することに起因する。図１８の構成の場合は、アドレスデコーダとワード線ドライバの間にラッチ回路が挿入される。メモリマクロでは、アドレスビットをデコードして、多数のワード線を制御することになる。この位置のラッチは、ワード線の本数と等しい数となり、大量のラッチ回路を挿入することになる。また、図１９の構成でも出力バッファの数と等しい量のラッチ回路が挿入されることになり、面積の増加につながる。【００１０】
第２の問題点は、パイプライン化の段数に制限があるということである。この問題が発生する原因は、パイプラインレジスタとなるラッチの挿入箇所が限定されていることに起因する。全体の面積を小さくするためにメモリセルのサイズは制限されるため、セル内部のトランジスタも小さく、ビット線を駆動するために時間がかかる。よって、メモリセルから出力までの時間が、メモリマクロのアクセス時間の多くを占めている。図１８の構成にしても、図１９の構成にしても、このパスの間にパイプラインレジスタを設定していないため、パイプラインステージの処理時間の限界に早く到達してしまう。パイプライン構造では、一番時間のかかるパイプラインステージによって全体の動作周波数が決まってしまうため、周波数を高くすることが出来ない。【００１１】
本発明は、かかる問題点に鑑みてなされたものであって、その目的は、半導体記憶装置における信号線を、ラッチ回路を追加することなく階層化し、面積を増大することなく高い周波数で動作する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の視点に係る半導体記憶装置は、クロック信号に同期して動作する半導体記憶装置であって、前記半導体記憶装置は、複数の階層で構成される階層ビット線を有し、前記階層ビット線のそれぞれが、タイミングパルス信号に応答する充電または放電によって、入力に受ける信号に応じた信号を出力する回路を備え、前記複数の階層のうち、第一階層ビット線にセンスアンプと複数のメモリセルとが接続され、それぞれの前記階層が備える回路は、異なる複数の種類のタイミングパスル信号のいずれかによって駆動されうることで、前記複数の階層で構成される階層ビット線がパイプライン動作を行うように構成される。【００１３】
本発明の半導体記憶装置において、該第一階層ビット線が備える回路は、第１のタイミングパルス信号に応答して、入力に受ける信号を次の階層の回路の入力へ出力し、該第一階層ビット線に続く階層ビット線若しくは該第一階層ビット線に続く一連の複数の階層ビット線が備える回路は、第２のタイミングパルス信号に応答して、入力に受ける信号をそれぞれの階層の次の階層の回路の入力へ出力し、上記第１のタイミングパルス信号は、上記クロックの第１の有効エッジに基づいて規定され、上記第２のタイミングパルス信号は、上記クロックの第２の有効エッジに基づいて規定されてもよい。【００１４】
本発明の半導体記憶装置において、該第一階層ビット線を含む一連の複数の階層ビット線が備える回路は、第１のタイミングパルス信号に応答して、入力に受ける信号をそれぞれの階層の次の階層の回路の入力へ出力し、該第一階層ビット線を含む一連の複数の階層ビット線に続く階層ビット線若しくは該第一階層ビット線を含む一連の複数の階層ビット線に続く一連の複数の階層ビット線が備える回路は、第２のタイミングパルス信号に応答して、入力に受ける信号をそれぞれの階層の次の階層の回路の入力へ出力し、上記第１のタイミングパルス信号は、上記クロックの第１の有効エッジに基づいて規定され、上記第２のタイミングパルス信号は、上記クロックの第２の有効エッジに基づいて規定されてもよい。
【発明の効果】
【００１５】
本発明によれば、面積を増加させることなく、高い周波数で動作する半導体記憶装置とすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態及び第１の実施例における半導体記憶装置の構成の一例を示す図である。
【図２】本発明の第１の実施例における半導体記憶装置の各種タイミング信号を示す図である。
【図３】本発明の第１の実施例における比較参考例の半導体記憶装置の構成を示す図である。
【図４】本発明の第１の実施例における比較参考例の半導体記憶装置の各種タイミング信号を示す図である。
【図５】本発明の第２の実施例における半導体記憶装置の構成の一例を示す図である。
【図６】本発明の第３の実施例における半導体記憶装置の構成の一例を示す図である。
【図７】本発明の第３の実施例における半導体記憶装置の各種タイミング信号を示す図である。
【図８】本発明の第３の実施例における半導体記憶装置の構成の他の一例を示す図である。
【図９】本発明の第４の実施例における半導体記憶装置の構成の一例を示す図である。
【図１０】本発明の第５の実施例における半導体記憶装置の構成の一例を示す図である。
【図１１】本発明の第６の実施例における半導体記憶装置の構成の一例を示す図である。
【図１２】本発明の第６の実施例における半導体記憶装置の各種タイミング信号を示す図である。
【図１３】本発明の第７の実施例における半導体記憶装置の構成の一例を示す図である。
【図１４】本発明の第７の実施例における半導体記憶装置の各種タイミング信号を示す図である。
【図１５】本発明の第８の実施例における半導体記憶装置の構成の一例を示す図である。
【図１６】本発明の第８の実施例における半導体記憶装置の各種タイミング信号を示す図である。
【図１７】従来のメモリマクロの一例を示す図である。
【図１８】従来のパイプライン構造による構成を示す図である。
【図１９】従来のパイプライン構造による他の構成を示す図である。
【符号の説明】
【００１７】
１０  メモリセルアレイ
１１、１１’  メモリセル
１２  センスアンプ
１３  出力バッファ
１４  ライトバッファ
１５  入力バッファ
１６  ワード線ドライバ
１７  アドレスデコーダ
１８  アドレスプリデコーダ
１９、１９ａ  タイミング制御回路
２０  ワード線
２１  入力データ線
２２  ビット線
２３  グローバルビット線
３１  プリチャージ回路
３２  出力ラッチ
３３、３４  ＮＡＮＤ回路
３５、３５ａ、３５ｃ  クロックバッファ
３５ｂ  インバータタイプのクロックバッファ
３６ａ、３６ｂ、３６ｃ  遅延器
３７、３７ａ、３７ｂ、３８、４０、４１  インバータ
３９  バッファ
４２ａ、４２ｂ、４２ｃ  ロースルーラッチ
４３ａ、４３ｂ  インバータ
４４ａ、４４ｂ、４４ｃ  ＡＮＤ回路
４５ａ、４５ｂ、４６ａ、４６ｂ  インバータ
４７  インバータ
４８  ハイスルーラッチ
５１  チャンネル
５２  部分活性化構造
５３  パイプライン構造
５４  行バッファ
５５  データ出力部
６１、６２、６３  スイッチ手段
６５、６６  ラッチ回路
６７  出力バッファ
６１ａ、６２ａ、６３ａ、６７ｅ、６７ｆ  ｎＭＯＳトランジスタ
６１ｂ、６２ｂ、６３ｂ  ｐＭＯＳトランジスタ
６４、６５ａ、６５ｂ、６６ａ、６６ｂ、６７ｃ、６７ｄ  インバータ
６７ａ、６７ｂ  ＮＡＮＤ回路
１０１〜１２１  ｐＭＯＳトランジスタ
２０１〜２２５  ｎＭＯＳトランジスタ
３００  第一階層ビット線
３０１  第１の階層の回路
３０２  第２の階層の回路
３０３  第３の階層の回路
３０４  第１の第一階層ビット線
３０５  第２の第一階層ビット線
３０６  第４の階層の回路
３０７  第５の階層の回路
３０８  第１の第二階層ビット線
３０９  第２の第二階層ビット線
３１０  第二階層ビット線
３１１  第１の第三階層ビット線
３１２  第２の第三階層ビット線
３１３  第三階層ビット線
３１４  第１の第四階層ビット線
３１５  第２の第四階層ビット線
３１６  第四階層ビット線
３１７  第１の第五階層ビット線
３１８  第２の第五階層ビット線
３１９  第五階層ビット線
【発明を実施するための最良の形態】
【００１８】
本発明を実施するための最良の形態について、以下、図面を参照しながら詳細に説明する。【００１９】
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示す図である。図１を参照すると、本発明の実施の形態に係る半導体記憶装置は、クロック信号に同期して動作し、複数の階層で構成される階層ビット線３００を有し、階層ビット線３００のそれぞれが、タイミングパルス信号に応答する充電または放電によって、入力に受ける信号に応じた信号を出力する回路を備え、該複数の階層のうち、第一階層ビット線にセンスアンプと複数のメモリセルとが接続され、該第一階層ビット線が備える回路３０１は、第１のタイミングパルス信号に応答して、入力に受ける信号を該第一階層の次の第二階層の回路３０２の入力へ出力し、該第二階層の回路３０２は、第２のタイミングパルス信号に応答して、入力に受ける信号を前記第三階層の回路３０３の入力へ出力し、前記第１のタイミングパルス信号は、クロックの第１の有効エッジに基づいて規定され、前記第２のタイミングパルス信号は、前記クロックの第２の有効エッジに基づいて規定される。【００２０】
ここで、上記第１の有効エッジは、上記クロックの立ち上がりエッジまたは立ち下がりエッジの一方であり、上記第２の有効エッジは、上記クロックの立ち上がりエッジまたは立ち下がりエッジの他方である構成とすることができる。【００２１】
また、上記第１のタイミングパルス信号と、上記第２のタイミングパルス信号との間に重なる期間があることが好ましい。かかる重複期間を設けてタイミングウィンドウを形成することにより、確実なデータ転送が可能となる。【００２２】
なお、上記タイミングパルス信号は、上記半導体記憶装置の内部で上記クロック信号から生成させてもよい。【００２３】
また、上記階層ビット線３００は、充電後のフローティング状態の電位を保持する保持手段を備えることが望ましい。かかる構成により、クロック周波数が低い場合に、階層ビット線３００内にデータを長時間保持しなければならない場合においても、リーク電流等によるデータ消失を防ぐことができる。【００２４】
また、上記タイミングパルス信号をマスクする手段をさらに備えていてもよい。
【実施例】
【００２５】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下、詳細に説明する。【００２６】
[実施例１]  図１は、センスアンプ側からデータ読み出し用のラッチ回路の間のビット線を、３段の階層ビット線とした場合の一例である。第一階層ビット線３００は、第１の第一階層ビット線３０４と第２の第一階層ビット線３０５からなる一対の信号であり、センスアンプと複数のメモリセルとは、第１の第一階層ビット線３０４と第２の第一階層ビット線３０５とに接続され、第一階層ビット線３００が備える回路は、第１の電位の電源にソースが接続され、ゲートに第１の第一階層ビット線３０４からの信号を受ける第１のトランジスタ１０５と、第２の電位の電源にソースが接続され、ゲートに第１のタイミングパルス信号を受ける第２のトランジスタ２０５と、上記第１の電位の電源にソースが接続され、ゲートに第２の第一階層ビット線３０５からの信号を受ける第３のトランジスタ１０６と、上記第２の電位の電源にソースが接続され、ゲートに上記第１のタイミングパルス信号を受ける第４のトランジスタ２０６と、を備え、第１のトランジスタ１０５のドレインと第２のトランジスタ２０５のドレインとが、第１の第二階層ビット線３０８としてなり、第３のトランジスタ１０６のドレインと第４のトランジスタ２０６のドレインとが、第２の第二階層ビット線３０９としてなり、第一階層ビット線３００の次の階層の第二階層ビット線３１０が備える回路は、上記第１の電位の電源にソースが接続され、ゲートに第２のタイミングパルス信号を受ける第５のトランジスタ１０７と、上記第２の電位の電源にソースが接続され、ゲートに上記第１の第二階層ビット線３０８からの出力を受ける第６のトランジスタ２０７と、上記第１の電位の電源にソースが接続され、ゲートに上記第２のタイミングパルス信号を受ける第７のトランジスタ１０８と、上記第２の電位の電源にソースが接続され、ゲートに上記第２の第二階層ビット線３０９からの出力を受ける第８のトランジスタ２０８と、を備え、第５のトランジスタ１０７のドレインと第６のトランジスタ２０７のドレインとが、第１の第三階層ビット線としてなり、第７のトランジスタ１０８のドレインと第８のトランジスタ２０８のドレインとが、第２の第三階層ビット線としてなる、構成とされる。【００２７】
ここで、第１のトランジスタ１０５と、第３のトランジスタ１０６と、第５のトランジスタ１０７と、第７のトランジスタ１０８とは、ｐＭＯＳトランジスタであり、第２のトランジスタ２０５と、第４のトランジスタ２０６と、第６のトランジスタ２０７と、第８のトランジスタ２０８とは、ｎＭＯＳトランジスタである、構成とされる。【００２８】
初期状態では、１対のビット線ＢＬＴとＢＬＢは、プリチャージ回路３１の２つのｐＭＯＳトランジスタ１０１と１０２によってハイ電位にプリチャージされている。【００２９】
ワード線ＷＬが活性化すると、メモリセル１１は、記憶された情報に従って、第一階層であるビット線ＢＬＴとＢＬＢの一方の電荷を少しずつディスチャージする。やがて、センスアンプ１２を活性化させる信号ＳＥがハイ電位となると、ビット線の電位差が増幅され、一方のビット線がロー電位となる。【００３０】
第二階層であるグローバルビット線ＤＬＴとＤＬＢは、ビット線と同時にプリディスチャージされロー電位となっている。ビット線の一方がロー電位になると、ｐＭＯＳトランジスタ１０５と１０６のいずれかがオンして、グローバルビット線の一方をチャージしてハイ電位にする。【００３１】
本実施例１においては、クロックの第１の有効エッジは、クロックの立ち上がりエッジであり、クロックの第２の有効エッジは、クロックの立ち下がりエッジである。第二階層のグローバルビット線までは、クロックの立ち上がりエッジから遅延器３６ａによって決定される第１のタイミングパルス信号ＳＥにより制御される。続いて、第三階層のグローバルビット線ＤＯＴとＤＯＢは、半導体記憶装置の内部においてクロックの立ち下がりエッジからインバータ型のクロックバッファ３５ｂで反転した後に、遅延器３６ｂによって決定される第２のタイミングパルス信号ＯＥにより制御される。なお、設計によっては、クロックの第１の有効エッジをクロックの立ち下がりエッジとし、クロックの第２の有効エッジをクロックの立ち上がりエッジとすることも可能である。【００３２】
なお、上記第１のタイミングパルス信号ＳＥ及び上記第２のタイミングパルス信号ＯＥは、本実施例１のように半導体記憶装置の内部において上記クロック信号から生成させることが好ましい。かかる構成とすることにより、タイミングの調整を容易にすることができる。【００３３】
クロックＣＬＫがハイの間、第三階層のグローバルビット線ＤＯＴとＤＯＢは、ハイ電位にプリチャージされている。クロックが立ち下がった後、ＯＥ信号がハイ電位となると、グローバルビット線ＤＬＴとＤＬＢの情報を元に、第三階層のグローバルビット線ＤＯＴとＤＯＢの一方は、ディスチャージされる。最終段の非同期ラッチ回路３３は、ＤＯＴとＤＯＢがプリチャージ中は前の値を保持するが、一方がロー電位になると、それに合わせて出力ＯＵＴの値を変化させる。【００３４】
なお、図１には簡単のため示していないが、ビット線ＢＬＴとＢＬＢには複数のメモリセルが接続されていて、一本のワード線ＷＬが活性化されることによって、１つのメモリセルのデータがビット線に現れる。また、第二階層のグローバルビット線ＤＬＴとＤＬＢにも複数のｐＭＯＳトランジスタ１０５と１０６に相当するものが接続されている。これらには同様に、複数のメモリセルとセンスアンプが接続されて、選択されていればデータが反映される。【００３５】
ｐＭＯＳトランジスタがワイヤードＯＲ回路を構成することによって、ワード線ＷＬやＹＳ信号によって、一箇所のみが活性されることから、その結果のみがグローバルビット線ＤＬＴとＤＬＢに現れる。さらに第三階層のグローバルビット線ＤＯＴとＤＯＢでは、グローバルビット線ＤＬＴとＤＬＢに相当する信号がゲートにつながるｎＭＯＳトランジスタが、２０７と２０８に並列につながることによってワイヤードＮＯＲを構成し、活性化された１つのデータが第三階層グローバルビット線ＤＯＴとＤＯＢに反映される構成となっている。【００３６】
次に、図２を用いて、本実施例１の半導体記憶装置のプリチャージとディスチャージのタイミング信号を詳細に説明する。ビット線ＢＬＴとＢＬＢは、ＹＳ信号がロー電位の間にプリチャージされる。ＹＳ信号がハイ電位になり、ワード線ＷＬがハイ電位になると、ビット線の一方をメモリセルの情報に合わせてディスチャージする。センスアンプを活性化させる信号ＳＥがハイ電位になると、ビット線電位差は増幅され、一方がロー電位になるまで下がる。【００３７】
グローバルビット線ＤＬＴとＤＬＢは、ＳＥ信号を反転した信号であるＳＥＢがハイ電位の間にプリディスチャージされて、ロー電位になっている。ビット線の一方がロー電位になると、それに合わせてグローバルビット線の一方がハイ電位にチャージされる。この状態は、ＳＥＢがハイ電位になるまで維持される。【００３８】
ＹＳ信号、ＳＥ信号、ＳＥＢ信号は、クロックの立ち上がりエッジから遅延器によってタイミングが作られて生成される信号である。よって、ここまでの動作は、クロック信号ＣＬＫがハイ電位の間、つまりＴ１Ｈの期間で行われる。次の階層にデータを確実に伝播させる必要があるため、ＳＥＢ信号はＴ１Ｌの期間に入ってしばらくはロー電位を維持する。【００３９】
第三階層のグローバルビット線ＤＯＴとＤＯＢは、信号ＯＥがロー電位の間プリチャージされ、共にハイ電位になっている。ＯＥ信号がハイ電位になると、グローバルビット線ＤＬＴとＤＬＢの情報に従って、第三階層グローバルビット線ＤＯＴとＤＯＢの一方がディスチャージされてロー電位になる。ＤＯＴとＤＯＢの一方がロー電位になると、最終段の非同期ラッチ回路がセットされ、出力ＯＵＴが変化する。【００４０】
ＯＥ信号はクロック信号ＣＬＫの立ち下がりエッジから生成される信号であり、ＤＯＴとＤＯＢやＯＵＴ信号はクロック立ち下がりエッジから決まるタイミングで変化する。この図ではＴ１Ｌの期間に変化しているが、遅延によってはＴ２Ｈの期間に入ってからＯＵＴ信号が変化する場合がある。【００４１】
非同期ラッチ回路の出力は、１クロック周期保持されることになるので、出力はＴ２Ｌのクロック立ち下がりエッジでラッチやフリップフロップ等で保持して渡せばよい。つまり、このメモリマクロはパイプライン化され、１．５クロックで動作していることになる。即ち、高いクロック周波数での動作が可能となる。【００４２】
なお、上記第１のタイミングパルス信号ＳＥと、上記第２のタイミングパルス信号ＯＥとの間には、図２に示すように重なる期間があることが好ましい。かかる重複期間を設けてタイミングウィンドウを形成することにより、確実なデータ転送が可能となる。【００４３】
かかる重複期間を設けるために、上記第１または第２のタイミングパルス信号と、それ自身を少し遅らせた信号の論理和を取ることによって、タイミングパルスの幅を広げるのは一般的に行われている手法である。【００４４】
（参考比較例）図３は、本実施例１の図１の半導体記憶装置の階層信号線をほとんど変更することなく、クロック信号からプリチャージやディスチャージ信号を生成する部分が異なる回路の例である。そして、図４は、図３の回路構成の信号のタイミングチャートである。【００４５】
ビット線ＢＬＴとＢＬＢはＹＳ信号がロー電位の間プリチャージが行われる。ＹＳ信号がハイ電位になるのと合わせて、ワード線ＷＬがハイ電位になるとメモリセルの情報がビット線ＢＬＴとＢＬＢに現れ、一方がゆっくりディスチャージされる。ＳＥ信号がハイ電位になるとセンスアンプが動作開始し、急速にＢＬＴとＢＬＢの電位差が増幅され広がる。グローバルビット線ＤＬＴとＤＬＢはＳＥが反転したＳＥＢ信号によってプリディスチャージが制御されていて、ＳＥＢ信号がハイ電位の間プリディスチャージされる。センスアンプが動作してビット線ＢＬＴとＢＬＢの電位差が開くのと同時にプリディスチャージは完了し、ＤＬＴとＤＬＢの電位差が開く。第三階層のグローバルビット線ＤＯＴとＤＯＢは出力制御信号ＯＥによってプリチャージが制御される。ＯＥ信号がロー電位の間プリチャージされ、ＯＥがハイ電位になった後、ＤＬＴとＤＬＢの一方がハイ電位になるとデータが伝達して一方をディスチャージしてロー電位に下げる。これが最終の出力ラッチを動かしＯＵＴに出力される。プリチャージとディスチャージを制御する信号であるＹＳ信号、ＳＥ信号、ＳＥＢ信号、ＯＥ信号はクロック信号ＣＬＫを遅延させて作られているため、出力信号もＣＬＫ信号の立ち上がりからある一定の時間を経て出力される。終段のラッチ回路で次のデータが読み出されるまで値が保持されているが、Ｔ１ＨのＣＬＫ信号立ち上がりから読み出された出力は、Ｔ１ＨかＴ１Ｌの期間で変化する。次のステージではＴ２Ｈのクロック立ち上がりでフリップフロップ等により値を保持して利用することになる。【００４６】
図４から分かるように、図３の回路構成の場合は、上記第１及び第２のタイミングパルス信号に相当する信号を、ともにクロックの立ち上がりエッジから生成している。これに対して、図１に示す本実施例１の回路は、第１のタイミングパルス信号をクロックの立ち上がりエッジから生成し、第２のタイミングパルス信号をクロックの立ち下がり信号から生成しているため、本実施例１の回路の場合は、図３の回路読み出しパスの構成が同じ、つまり遅延が同じにもかかわらず、１．５クロックで動作させることができる。このため、クロック周期を短くしても正常に動作させることが可能である。即ち、高いクロック周波数でも動作させることが可能となる。【００４７】
[実施例２]  図５は、実施例１における最終段（第三階層）の非同期ラッチ回路の構成を変更した一例である。メモリセル１１の周辺、ビット線ＢＬＴとＢＬＢの周辺、グローバルビット線ＤＬＴとＤＬＢの周辺の回路は変更がないため、動作は一緒である。最終段のプリチャージトランジスタ１０７、１０８と、ディスチャージトランジスタ２０７、２０８も同じであるので、ＯＥがロー電位の期間で第三階層グローバルビット線ＤＯＴとＤＯＢはプリチャージされ、ハイ電位となる。【００４８】
ｐＭＯＳトランジスタ１０９のゲートはハイ電位、ｎＭＯＳトランジスタ２０９のゲートは、ＤＯＴがインバータ３８で反転されロー電位となるため、いずれもオフする。よって、インバータ４０と４１による保持機構によって値が保持され、出力バッファ３９を経てＯＵＴ信号には前の出力値が出力される。【００４９】
ＤＯＢがディスチャージされてロー電位になると、出力ＯＵＴはハイ電位に、ＤＯＴがディスチャージされてロー電位になると、出力はロー電位にかわり、また、ＤＯＴとＤＯＢがプリチャージされると値が保持される。非同期ラッチの回路がどのような構成になっていても、それ以前の回路構成が同じであれば、同様にパイプライン化され、１．５クロックで動作することになる。【００５０】
図５の回路の動作の詳細は、図２のタイミングチャートと同じである。【００５１】
[実施例３]   図６は、さらに規模の大きなメモリマクロを備えた場合の一例であり、センスアンプ側からデータ読み出し用のラッチ回路の間のビット線を、５段の階層ビット線とした場合の一例である。第一階層ビット線３００は、第１の第一階層ビット線３０４と第２の第一階層ビット線３０５からなる一対の信号であり、センスアンプと複数のメモリセルとは、第１の第一階層ビット線３０４と第２の第一階層ビット線３０５とに接続される。そして、実施例１における回路３０３のさらに次の階層の回路として、順に回路３０６と回路３０７とを備える。回路３０３は、上記第１の電位の電源にソースが接続され、ゲートに第１の第三階層ビット線３１１からの信号を受ける第２２のトランジスタ１０９と、上記第２の電位の電源にソースが接続され、ゲートに第２のタイミングパルス信号を受ける第２３のトランジスタ２０９と、上記第１の電位の電源にソースが接続され、ゲートに第２の第三階層ビット線３１２からの信号を受ける第２４のトランジスタ１１０と、上記第２の電位の電源にソースが接続され、ゲートに上記第２のタイミングパルス信号を受ける第２５のトランジスタ２１０と、を備え、第２２のトランジスタ１０９のドレインと第２３のトランジスタ２０９のドレインとが、第１の第四階層ビット線３１４としてなり、第２４のトランジスタ１１０のドレインと第２５のトランジスタ２１０のドレインとが、第２の第四階層ビット線３１５としてなる。回路３０６は、上記第１の電位の電源にソースが接続され、ゲートに上記第４のタイミングパルス信号を受ける第２６のトランジスタ１１１と、上記第２の電位の電源にソースが接続され、ゲートに上記第１の第四階層ビット線３１４からの出力を受ける第２７のトランジスタ２１１と、上記第１の電位の電源にソースが接続され、ゲートに上記第３のタイミングパルス信号を受ける第２８のトランジスタ１１２と、上記第２の電位の電源にソースが接続され、ゲートに上記第２の第四階層ビット線３１５からの出力を受ける第２９のトランジスタ２１２と、を備え、第２６のトランジスタ１１１のドレインと第２７のトランジスタ２１１のドレインとが、第１の第五階層ビット線３１７としてなり、第２８のトランジスタ１１２のドレインと第２９のトランジスタ２１２のドレインとが、第２の第五階層ビット線３１８としてなる。【００５２】
ここで、第１のトランジスタ１０５と、第３のトランジスタ１０６と、第５のトランジスタ１０７と、第７のトランジスタ１０８と、第２２のトランジスタ１０９と、第２４のトランジスタ１１０と、第２６のトランジスタ１１１と、第２８のトランジスタ１１２とは、ｐＭＯＳトランジスタであり、第２のトランジスタ２０５と、第４のトランジスタ２０６と、第６のトランジスタ２０７と、第８のトランジスタ２０８と、第２３のトランジスタ２０９と、第２５のトランジスタ２１０と、第２７のトランジスタ２１１と、第２９のトランジスタ２１２とは、ｎＭＯＳトランジスタである、構成とされる。【００５３】
本実施例２においても、クロックの第１の有効エッジは、クロックの立ち上がりエッジであり、クロックの第２の有効エッジは、クロックの立ち下がりエッジである。【００５４】
メモリセル１１の周辺、ビット線ＢＬＴとＢＬＢの周辺、第二階層のグローバルビット線Ｄ１ＴとＤ１Ｂ、第三階層のグローバルビット線Ｄ２ＴとＤ２Ｂまでの動作は、実施例１の場合と同じである。三階層の時に非同期ラッチ回路がつながっていた部分に、さらに第四階層のグローバルビット線Ｄ３ＴとＤ３Ｂ、第五階層のグローバルビット線Ｄ４ＴとＤ４Ｂが配設される。【００５５】
第二階層のグローバルビット線までは、半導体記憶装置の内部においてクロックの立ち上がりエッジから遅延器３６ａによって決定される第１のタイミングパルス信号ＳＥにより制御される。続いて、第三階層のグローバルビット線Ｄ２ＴとＤ２Ｂは、半導体記憶装置の内部においてクロックの立ち下がりエッジからインバータ型のクロックバッファ３５ｂで反転した後に、遅延器３６ｂによって決定される第２のタイミングパルス信号ＯＥにより制御される。続いて、第四階層グローバルビット線Ｄ３ＴとＤ３Ｂは、半導体記憶装置の内部においてクロックの立ち下がりエッジから規定されるＯＥ信号を反転した第２のタイミングパルス信号ＯＥＢにより制御される。ここまではインバータ型クロックバッファ３５ｂと遅延器３６ｂによって生成されたタイミング信号に同期して動作する部分である。続いて第五階層のグローバルビット線Ｄ４ＴとＤ４Ｂはクロックバッファ３５ｃと遅延器３６ｃによって生成される第３のタイミングパルス信号ＯＥ２により制御される。第四階層グローバルビット線Ｄ３ＴとＤ３Ｂの値に合わせて、第五階層グローバルビット線Ｄ４ＴとＤ４Ｂのいずれかがディスチャージされてロー電位になると、最終段の非同期ラッチ回路がセットされて出力ＯＵＴが変化する。【００５６】
なお、上記第１から第３のタイミングパルス信号は、本実施例３のように該半導体記憶装置の内部において上記クロック信号から生成させることが好ましい。かかる構成とすることにより、タイミングの調整を容易にすることができる。【００５７】
図６には簡単のため図示していないが、ビット線ＢＬＴとＢＬＢには複数のメモリセルがつながり、ワード線ＷＬが活性化された１つのセルが選択されてビット線に記憶内容を反映させる。また、グローバルビット線Ｄ１ＴとＤ１Ｂには複数のｎＭＯＳトランジスタが２０５と２０６と並列し、複数のビット線からの情報をワイヤードＯＲで伝達する。ワード線ＷＬとＹＳ信号で１つのセルが選択されるため、ワイヤードＮＯＲによってそのメモリセルの情報が引き出せる。【００５８】
さらに、第三階層、第四階層、第五階層のグローバルビット線でも複数の前階層グローバルビット線からの情報がワイヤードＯＲまたはＮＯＲによって伝達されるように、複数のｐＭＯＳトランジスタやｎＭＯＳトランジスタが並列する回路になっている。【００５９】
図７は図６に示した５段の階層ビット線の場合のタイミングチャートである。ＯＥ信号までは、図２に示した３段の階層ビット線の場合と一緒である。ＯＥ信号がハイ電位になって第三階層グローバルビット線Ｄ２ＴとＤ２Ｂのいずれかがディスチャージされ、ロー電位になる。第四階層グローバルビット線Ｄ３ＴとＤ３Ｂは、ＯＥ信号が反転して作られるＯＥＢ信号がハイ電位の時にロー電位にプリディスチャージされ、第三階層グローバルビット線Ｄ２ＴとＤ２Ｂに合わせて、一方がチャージされハイ電位となる。ここまではクロック信号ＣＬＫの立ち下がりエッジによって生成されるタイミング信号ＯＥとＯＥＢによって規定される。【００６０】
次の階層にデータを確実に送るために、ＯＥＢの信号はＣＬＫ信号がハイ電位になるＴ２Ｈの期間になっても少しの間ロー電位を維持すると、その期間まで、第四階層グローバルビット線Ｄ３ＴとＤ３Ｂの値も保持される。【００６１】
第五階層グローバルビット線Ｄ４ＴとＤ４Ｂは、タイミング信号ＯＥ２がロー電位の間プリチャージされハイ電位となり、ＯＥ２信号がハイ電位となると、第四階層グローバルビット線Ｄ３ＴとＤ３Ｂの値に応じて、一方がディスチャージされてロー電位となる。ＯＥ２信号はクロック立ち下がりエッジから決まる信号であるため、Ｄ４ＴとＤ４Ｂの一方にデータが出るのはＴ２Ｈの期間以降となる。第五階層グローバルビット線の一方がロー電位になると、最終段の非同期ラッチ回路がセットされて、出力ＯＵＴに読み出しデータが出力される。出力されるのはＴ２Ｈの期間以降で、１クロックの間、非同期ラッチ回路は値を保持するので、Ｔ３Ｈのクロック信号ＣＬＫの立ち上がりエッジでフリップフロップ等で値を保持して次のステージにデータを渡せばよい。つまり、２クロック期間でメモリマクロのアクセスが行われたことになる。【００６２】
以上のように階層ビット線の階層を増やすことによってパイプラインステージの段数を増やすことが可能である。半周期タイミングがずれる階層間では、データ転送を確実に行うため、必ず次の半周期までデータが保持されるよう、タイミングのウィンドウを確保しなくてはならない。【００６３】
なお、本実施例３では、第二階層ビット線と第三階層ビット線とが、第２のタイミングパルス信号により制御される例により説明したが、図８に示すように、第一階層ビット線と第二階層ビット線とが、第１のタイミングパルス信号により制御されるような構成とすることももちろん可能である。同様にして、所定の一連の複数の階層ビット線が、所定のタイミングパルス信号により制御されるような構成とすることが可能である。【００６４】
本実施例３では、５段の階層ビット線の例を示したが、このように拡張をすることによって、任意の段の階層ビット線とすることができる。また、２段ずつを半周期のパイプラインに割り当てているが、１段のみを割り当ててもよいし、３段を割り当てても良い。その場合、プリチャージとプリディスチャージは階層ごと交互にする必要があるが、同じ半周期のタイミングに割り当てるタイミング信号は、同じ位相のクロックを遅延させて作ることができる。【００６５】
[実施例４]  図９は、図１に示す実施例１の半導体記憶装置の第二階層ビット線３１０と第三階層ビット線３１３に、充電後のフローティング状態の電位を保持する保持手段を付加した場合の一例である。【００６６】
図１に示したような回路では、グローバルビット線ＤＬＴとＤＬＢのプリディスチャージを終えたロー電位側ノードや、第三階層グローバルビット線ＤＯＴとＤＯＢのプリチャージを終えたハイ側ノードは、フローティング状態となる。半クロック期間ほどデータを保持する必要があるが、クロック周波数が低い場合は特に長い時間保持することになるので、リーク電流等の影響でプリチャージやプリディスチャージした電荷を保つことが出来ない。そこで、電荷を保持するための手段が必要である。【００６７】
即ち、図１の構成に加えて、上記第１の第二階層ビット線３０８がドレインに接続され、上記第２の電位の電源にソースが接続され、ゲートに上記第２の第二階層ビット線３０９からの出力を受ける第９のトランジスタ２１３と、上記第２の第二階層ビット線３０９からの出力がドレインに接続され、上記第２の電位の電源にソースが接続され、ゲートに上記第１の第二階層ビット線３０８からの出力を受ける第１０のトランジスタ２１４と、をさらに備える。同様に、上記第１の第三階層ビット線３１１からの出力がドレインに接続され、上記第１の電位の電源にソースが接続され、ゲートに上記第２の第三階層ビット線３１２からの出力を受ける第１１のトランジスタ１１３と、上記第２の第三階層ビット線３１２からの出力がドレインに接続され、上記第２の電位の電源にソースが接続され、ゲートに上記第１の第三階層ビット線３１１からの出力を受ける第１２のトランジスタ１１４と、をさらに備える。【００６８】
ここで、第９のトランジスタ２１３と、第１０のトランジスタ２１４とは、ｎＭＯＳトランジスタであり、第１１のトランジスタ１１３と、第１２のトランジスタ１１４とは、ｐＭＯＳトランジスタである、構成とされる。【００６９】
動作に関わる主要構成回路に関しては図１と全く同じであり、動作タイミングについても図２に示すタイミングチャートと同一である。プリディスチャージ直後はグローバルビット線ＤＬＴとＤＬＢは共にロー電位であるため、第９のトランジスタ２１３と第１０のトランジスタ２１４のゲートは共にロー電位で、オフ状態である。メモリセル１１の値が読み出されセンスアンプ１２が動作し、仮にＢＬＢの電位がロー電位になったとする。ｐＭＯＳトランジスタ１０５はオンとなり、グローバルビット線ＤＬＴはハイ電位にチャージされる。ｎＭＯＳトランジスタ２１４のゲートがハイ電位となるためオンとなり、フローティング状態であったロー電位のグローバルビット線ＤＬＢがプルダウンされる。逆に、ビット線ＢＬＴがロー電位になった場合は、グローバルビット線ＤＬＢがハイ電位となり、ｎＭＯＳトランジスタ２１３がグローバルビット線ＤＬＴをプルダウンする。【００７０】
同様に、第三階層グローバルビット線ＤＯＴとＤＯＢにはｐＭＯＳトランジスタ１１３と１１４が付加されている。ｐＭＯＳトランジスタ１１３のソースはＶＤＤ電位に、ドレインは第三階層グローバルビット線ＤＯＢに、ゲートはもう一方の第三階層グローバルビット線ＤＯＴに接続される。ｐＭＯＳトランジスタ１１４のドレインとゲートは、ｎＭＯＳトランジスタ１１３とは入れ替わって第三階層グローバルビット線に接続される。第三階層グローバルビット線がプリチャージを終えるとハイ電位となるため、ｐＭＯＳトランジスタ１１３と１１４はオフ状態である。プリチャージを終える頃には、グローバルビット線のＤＬＴとＤＬＢの一方はハイ電位にチャージされている。仮に、グローバルビット線ＤＬＴがハイ電位であるとすると、ｎＭＯＳトランジスタ２０７はオンとなり、ＤＯＢをディスチャージする。ｐＭＯＳトランジスタ１１４のゲート電位がロー電位でオンするため、フローティング状態であった第三階層グローバルビット線ＤＯＴをプルアップする。逆にグローバルビット線ＤＬＢがハイ電位になると、ｐＭＯＳトランジスタ１１３が第三階層グローバルビット線ＤＯＢをプルアップする。【００７１】
本実施例４の場合は、グローバルビット線はクロック信号ＣＬＫの立ち上がりエッジからの制御信号によって動作が開始され、第三階層グローバルビット線はクロック信号ＣＬＫの立ち下がりエッジからの制御信号によって動作が開始されるため、第三階層グローバルビット線はクロック周波数によりフローティングとなる時間が変化する。周波数が低い場合は長時間保持する必要があるため、電位を保持する機構は特に重要になる。同じクロックの位相から作られた制御信号により動作する階層が続く場合は、タイミングが設計時に決定するので、電荷の保持が設計保証できるなら保持する機構を省略することも可能である。【００７２】
[実施例５]  図１０は、図１に示す実施例１の半導体記憶装置の第二階層ビット線３１０と第三階層ビット線３１３に、充電後のフローティング状態の電位を保持する保持手段を付加した場合の他の一例である。【００７３】
グローバルビット線ＤＬＴ、ＤＬＢと第三階層グローバルビット線ＤＯＴ、ＤＯＢの制御信号が作られるクロックの位相が異なるため、第三階層グローバルビット線が値を保持している間にグローバルビット線のプリディスチャージが開始されることがある。そうなると、第三階層グローバルビット線のロー電位側のノードはＯＥ信号からのプリチャージもなく、ＤＬＴとＤＬＢがロー電位でｎＭＯＳトランジスタ２０７、２０８がオフになるためフローティング状態になる。よって、長時間保持することはトランジスタのリーク電流の影響もあって困難である。ハイ側のノードはｐＭＯＳトランジスタ１１３か１１４によってプルアップされている。【００７４】
また、第三階層グローバルビット線ＤＯＴとＤＯＢがプリチャージ中に、グローバルビット線ＤＬＴとＤＬＢのいずれかがチャージされると、プリチャージｐＭＯＳトランジスタ１０７と１０８がオンしている最中に、ディスチャージｎＭＯＳトランジスタ２０７と２０８のいずれかがオンするため、貫通パスが出来る。周波数が高く、短時間なら電力への影響は少ないが、周波数が低い場合は常に電流が流れるため消費電力が増加するばかりか、電源電圧ドロップが生じる可能性がある。【００７５】
本実施例５は、上記の問題を解決するものである。図１０に示すとおり、主な回路構成は図１や図９と同様である。即ち、回路３０２は、上記第１の電位の電源にソースが接続され、ゲートに上記第２のタイミングパルス信号を受ける第５のトランジスタ１０７と、ゲートに上記第１の第二階層ビット線３０８からの出力を受ける第１３のトランジスタ２２４と、上記第１の電位の電源にソースが接続され、ゲートに上記第２のタイミングパルス信号を受ける第７のトランジスタ１０８と、ゲートに上記第２の第二階層ビット線３０９からの出力を受ける第１４のトランジスタ２２５と、第１３のトランジスタ２２４のソースと第１４のトランジスタ２２５のソースとがドレインに接続され、上記第２の電位の電源にドレインが接続され、ゲートに上記第２のタイミングパルス信号を受ける第１５のトランジスタ２１８と、を備え、第５のトランジスタ１０７のドレインと第１３のトランジスタ２２４のドレインとが、第１の第三階層ビット線３１１としてなり、第７のトランジスタ１０８のドレインと第１４のトランジスタ２２５のドレインとが、第２の第三階層ビット線３１２としてなる、構成とされる。【００７６】
そして、充電後のフローティング状態の電位を保持する保持手段として、さらに、上記第１の第二階層ビット線３０８からの出力がドレインに接続され、上記第２の電位の電源にソースが接続され、ゲートに上記第２の第二階層ビット線３０９からの出力を受ける第９のトランジスタ２１３と、上記第２の第二階層ビット線３０９からの出力がドレインに接続され、上記第２の電位の電源にソースが接続され、ゲートに上記第１の第二階層ビット線３０８からの出力を受ける第１０のトランジスタ２１４と、上記第１の第二階層ビット線３０８からの出力がドレインに接続され、ゲートに上記第２の第二階層ビット線３０９からの出力を受ける第１６のトランジスタ１１６と、上記第２の第二階層ビット線３０９からの出力がドレインに接続され、ゲートに上記第１の第二階層ビット線３０８からの出力を受ける第１７のトランジスタ１１７と、上記第１６のトランジスタ１１６のソースと上記第１７のトランジスタ１１７のソースとがドレインに接続され、上記第１の電位の電源にソースが接続され、ゲートに上記第１のタイミングパルス信号を受ける第１８のトランジスタ１１５と、上記第１の第三階層ビット線３１１からの出力がドレインに接続され、上記第１の電位の電源にソースが接続され、ゲートに上記第２の第三階層ビット線３１２からの出力を受ける第１１のトランジスタ１１３と、上記第２の第三階層ビット線３１２からの出力がドレインに接続され、上記第１の電位の電源にソースが接続され、ゲートに上記第１の第三階層ビット線３１１からの信号を受ける第１２のトランジスタ１１４と、上記第１の第三階層ビット線３１１からの出力がドレインに接続され、ゲートに上記第１の第三階層ビット線３１１からの出力を受ける第１９のトランジスタ２１５と、上記第２の第三階層ビット線３１２からの出力がドレインに接続され、ゲートに上記第１の第三階層ビット線３１１からの出力を受ける第２０のトランジスタ２１６と、第１９のトランジスタ２１５のソースと第２０のトランジスタ２１６のソースとがドレインに接続され、上記第２の電位の電源にソースが接続され、ゲートに上記第２のタイミングパルス信号を受ける第２１のトランジスタ２１７と、を備える。【００７７】
動作タイミングについても、図２と同じである。第三階層グローバルビット線の一方がディスチャージされた後、残りのハイ側ノードをプルアップするのはｐＭＯＳトランジスタ１１３か１１４のいずれかで行われる。さらに、グローバルビット線がプリディスチャージに入りｎＭＯＳトランジスタ２０７、２０８が共にオフになった場合でも、ｎＭＯＳトランジスタ２１５、２１６、２１７によってプルダウンされるためフローティング状態にはならない。【００７８】
動作は以下のようになる。即ち、第三階層グローバルビット線は、ＯＥ信号がロー電位の時にｐＭＯＳトランジスタ１０７、１０８によってプリチャージされ、ＯＥ信号がハイ電位になるとプリチャージは終了し、グローバルビット線からの情報にしたがって、第三階層グローバルビット線の一方をディスチャージする。例えば、ｎＭＯＳトランジスタ２０７によってＤＯＢがディスチャージされたとすると、ｐＭＯＳトランジスタ１１４によってハイ側ノードＤＯＴはプルアップされるため、フローティングとならない。【００７９】
一方、ＯＥ信号がハイ電位であるため、ｎＭＯＳトランジスタ２１７はオンしている。ハイ電位側のノードＤＯＴによってｎＭＯＳトランジスタ２１５はオンするため、ＤＯＢはプルダウンする。よって、グローバルビット線ＤＬＴ、ＤＬＢがプリディスチャージされて、ｎＭＯＳトランジスタ２０７、２０８がオフ状態になっても、第三階層グローバルビット線は共にフローティング状態にはならない。ＯＥ信号がロー電位になってプリチャージを開始すると、ｎＭＯＳトランジスタ２１７はオフするため、貫通電流も流れない。【００８０】
また、第三階層グローバルビット線ＤＯＴとＤＯＢがプリチャージされている間は、ｎＭＯＳトランジスタ２１８がオフしているため、グローバルビット線ＤＬＴとＤＬＢの一方がチャージされたとしても、貫通電流が流れるパスが切れる。【００８１】
グローバルビット線ＤＬＴとＤＬＢに関しても、ＹＳ信号が早くロー電位になり、ビット線ＢＬＴ、ＢＬＢがプリチャージを開始しても、ｐＭＯＳトランジスタ１１５、１１６、１１７によってグローバルビット線はフローティング状態にはならない。ＳＥＢ信号がロー電位の間は、ｐＭＯＳトランジスタ１１５がオンし、１１６と１１７の一方のゲートがロー電位であるため、ハイ側ノードはプルアップされる。ロー側ノードはｎＭＯＳトランジスタ２１３か２１４によってプルダウンされる。【００８２】
ＹＳ信号とＳＥ信号は、共に同じクロック位相から作られるタイミング信号であるため、立ち上がりエッジのタイミング、立ち下がりエッジのタイミング関係が設計で決められる。ＹＳ信号が先にハイ電位になってグローバルビット線ＤＬＴとＤＬＢがプリディスチャージをしている間に、ｐＭＯＳトランジスタ１０５か１０６によって一方がチャージされるが、それが短期間であるため、貫通電流を抑えていない。もちろん、ｐＭＯＳトランジスタ１０５と１０６のソース側を共通にして、別のｐＭＯＳトランジスタのドレインにつなぎ、ソースをＶＤＤに、ゲートをＳＥＢ信号につないで貫通電流は抑えてもよい。【００８３】
フローティングノードのデータを保持するために付加されたトランジスタ１１３〜１１７と２１３〜２１７は、リーク電流分の電荷をオンの時に補償すればいいため、小さく、弱いトランジスタで十分である。逆に大きすぎるとリーク電流が貫通するため電力を消費する。トランジスタの電流のオンオフ比を元にリーク電流と同程度よりやや大きくなるようサイズを求め、プロセス上の最小サイズと比較し大きい方を選択すればよい。【００８４】
[実施例６]   図１１は、図６のタイミング制御回路１９ａにクロックイネーブル信号ＣＥを適用した別のタイミング制御回路の一例である。ここでは、ラッチ回路としてロースルーラッチを用いた一例にて説明する。【００８５】
即ち、本実施例６のタイミング制御回路は、第１のラッチ回路４２ａと、第２のラッチ回路４２ｂと、第３のラッチ回路４２ｃと、をさらに備え、第１のラッチ回路４２ａと、第２のラッチ回路４２ｂと、第３のラッチ回路４２ｃとは、それぞれが、入力端子と、クロック端子と、出力端子と、を備え、該クロック端子が第１の値のとき、該入力端子の信号を該出力端子にスルーで伝播し、該クロック端子が該第１の値と異なる第２の値のとき、該クロック端子が該第２の値に遷移する直前の該入力端子の信号を保持して該出力端子に出力し、第１のラッチ回路４２ａは、該入力端子にクロックイネーブル信号を受け、該クロック端子にクロック信号を受け、第２のラッチ回路４２ｂは、該入力端子に第１のラッチ回路４２ａの出力端子からの信号を受け、該クロック端子にクロック信号の反転信号を受け、第３のラッチ回路４２ｃは、該入力端子に第２のラッチ回路４２ｂの出力端子からの信号を受け、該クロック端子にクロック信号を受け、第１のタイミングパルス信号が、クロック信号と第１のラッチ回路４２ａの出力端子からの信号との論理演算結果に基づき生成され、第２のタイミングパルス信号が、クロックの反転信号と、第２のラッチ回路４２ｂからの信号との論理演算結果に基づき生成され、第３のタイミングパルス信号は、クロック信号と第３のラッチ回路４２ｃからの信号との論理演算結果に基づき生成される。【００８６】
メモリマクロはパイプライン動作をするため、クロックイネーブル信号もパイプライン化する必要があり、それに合わせて、ＳＥ信号、ＯＥ信号、ＯＥ２信号がパイプライン化される。クロック信号をＣＥ信号でマスクするが、クロック信号ＣＬＫのハイのパルス幅が狭まらないよう、ＣＥ信号はＣＬＫ信号によるロースルーラッチ４２ａを通して成型した後、ＡＮＤ回路４４ａでマスクする。次のステージは半クロック遅れた信号とするため、ＣＥ１信号をさらにラッチを通して遅らせる。【００８７】
インバータ４３ａで反転したクロックを使ってロースルーラッチ４２ｂを通し、ＡＮＤ回路４４ｂでマスクする。さらに次のステージでは、もう半クロック遅れた信号とするため、ＣＥ２信号をさらにラッチを通して遅らせる。再度クロック信号をインバータ４３ｂで反転して、ロースルーラッチ４２ｃを通し、ＡＮＤ回路４４ｃでマスクする。このようにして得られたクロック信号ＣＫ１、ＣＫ２、ＣＫ３をそれぞれのタイミングを作る遅延器３６ａ、３６ｂ、３６ｃを使って遅らせて、ＳＥ信号、ＯＥ信号、ＯＥ２信号を生成する。【００８８】
図１２は、図１１の回路の主要信号のタイミングチャートである。クロック信号ＣＬＫに対し、クロックイネーブル信号ＣＥがＴ１、Ｔ２の２クロック分ハイ電位になっている。ＣＥはＴ１Ｈの前のロー期間にハイ電位に変化しているので、ロースルーラッチを通したＣＥ１はすぐにハイ電位に変化し、Ｔ１Ｈでホールドされる。ＣＥ信号がＴ２Ｈの期間内にロー電位に変化するが、Ｔ２Ｈの期間は値がホールドされるため、ＣＥ１はそのままハイ電位を保持し、Ｔ２Ｌになってからロー電位に変化する。従って、ＣＫ１信号のパルス幅は、ＣＬＫ信号のハイのパルス幅を維持し、２クロック分だけパルスとなる。ここから、遅延調整されてＳＥ信号が作られるため、ＳＥ信号も２パルス分出力される。【００８９】
続いて、ＣＥ１信号を次のラッチ回路で受ける。クロックを反転してロースルーラッチ回路を通すので、クロックがハイ電位の期間にＣＥ１を通し、ロー電位の期間はホールドする。そのため、ＣＥ２信号はＴ１Ｈで立ち上がって、Ｔ３Ｈの最初で立ち下がる信号となる。これと反転したクロック信号ＣＬＫの論理積を取るため、ＣＬＫ２のパルスはＴ１Ｌ、Ｔ２Ｌの期間に現れる。この信号から遅延器によってタイミングが決まるＯＥ信号はやはり２クロック分のパルスとなる。【００９０】
さらに、ＣＥ２信号を次のラッチ回路で受ける。クロック信号は２回反転するので元の信号と同じ位相となる。ロースルーラッチはＣＥ２を半クロック遅らせてＣＥ３信号を生成する。これと論理積してクロック信号をマスクするため、ＣＫ３信号はＴ２ＨとＴ３Ｈにパルスが出る信号となる。ちょうど、ＣＬ１とは１クロック周期遅れた信号である。この信号から遅延器によってタイミングを決められ、ＯＥ２が生成される。【００９１】
本実施例のようなクロックイネーブル信号を適用したタイミング制御回路とすることで、メモリマクロの非動作時の内部信号の変化を抑制して、電力を削減することができる。【００９２】
なお、本実施例では、図６の５段の階層ビット線で、２クロックのパイプライン化されたメモリマクロの制御信号を一例として述べたが、図１、図５、図９、図１０のような１．５クロックのパイプライン化されたメモリマクロの場合は、ＣＫ２、ＯＥ信号を生成するところまで、２段のラッチ回路でタイミング信号を作ればよい。ＣＥ３、ＣＫ３、ＯＥ２の信号は不要である。また、さらに深いパイプラインにするには、ラッチの段数を半クロックあたり１段ずつ同様な手法で増やせばよい。【００９３】
[実施例７]  図１３は、センスアンプ側からデータ読み出し用のラッチ回路の間のビット線を、３段の階層ビット線とした場合の一例であり、プリチャージロジック回路を別の形態にした場合の一例である。第一階層ビット線３００は、第１の第一階層ビット線３０４と第２の第一階層ビット線３０５からなる一対の信号であり、センスアンプと複数のメモリセルとは、第１の第一階層ビット線３０４と第２の第一階層ビット線３０５とに接続され、第一階層ビット線３００が備える回路は、第１の電位の電源にソースが接続され、ゲートに第１のタイミングパルス信号を受ける第１のトランジスタ１０５と、第２の電位の電源にソースが接続され、ゲートに上記第１の第一階層ビット線３０４からの信号の反転信号を受ける第２のトランジスタ２０５と、上記第１の電位の電源にソースが接続され、ゲートに上記第１のタイミングパルス信号を受ける第３のトランジスタ１０６と、前記第２の電位の電源にソースが接続され、ゲートに上記第２の第一階層ビット線３０５からの信号の反転信号を受ける第４のトランジスタ２０６と、を備え、第１のトランジスタ１０５のドレインと第２のトランジスタ２０５のドレインとが、第１の第二階層ビット線３０８としてなり、第３のトランジスタ１０６のドレインと第４のトランジスタ２０６のドレインとが、第２の第二階層ビット線３０９としてなり、上記第一の階層の回路３０１の次の第二の階層の回路３０２は、上記第１の電位の電源にソースが接続され、ゲートに第２のタイミングパルス信号を受ける第５のトランジスタ１０７と、上記第２の電位の電源にソースが接続され、ゲートに上記第１の第一階層ビット線３０４からの出力の反転信号を受ける第６のトランジスタ２０７と、上記第１の電位の電源にソースが接続され、ゲートに上記第２のタイミングパルス信号を受ける第７のトランジスタ１０８と、上記第２の電位の電源にソースが接続され、ゲートに上記第２の第一階層ビット線３０５からの出力の反転信号を受ける第８のトランジスタ２０８と、を備え、第５のトランジスタ１０７のドレインと第６のトランジスタ２０７のドレインとが、第１の第三階層ビット線３１１としてなり、第７のトランジスタ１０８のドレインと第８のトランジスタ２０８のドレインとが、第２の第三階層ビット線３１２としてなる、構成とされる。【００９４】
ここで、第１のトランジスタ１０５と、第３のトランジスタ１０６と、第５のトランジスタ１０７と、第７のトランジスタ１０８とは、ｐＭＯＳトランジスタであり、第２のトランジスタ２０５と、第４のトランジスタ２０６と、第６のトランジスタ２０７と、第８のトランジスタ２０８とは、ｎＭＯＳトランジスタである、構成とされる。【００９５】
ビット線ＢＬＴとＢＬＢはセンスアンプ１２で増幅された後、インバータ４５ａ、４５ｂで反転することにより、プリチャージ時はロー電位に、信号の評価後は一方の電位がハイ電位となり、次段のプリチャージロジックに信号を伝達する。２段目のプリチャージロジックはｐＭＯＳトランジスタ１０５と１０６でグローバルビット線ＤＬＴとＤＬＢをプリチャージし、ハイ電位にプリチャージした後、前の信号が伝達するとｎＭＯＳトランジスタ２０５か２０６がオンして一方のみディスチャージされる。その出力はインバータ４６ａ、４６ｂによって反転されるので、プリチャージ時はロー電位、信号が伝播すると一方がハイ電位となって次段に信号を伝達する。３段目は図１と同じ回路となっており、第三階層グローバルビット線ＤＯＴとＤＯＢは、ｐＭＯＳトランジスタ１０７と１０８でプリチャージされた後、信号が伝達するとｎＭＯＳトランジスタ２０７か２０８によって一方がディスチャージされる。ロー電位になった側が出力ラッチ３２をセットして出力を変化させる。３段目のプリチャージロジックはクロックの立ち下がりエッジから決まる信号ＯＥによって制御されるため、半クロック後に動作する。【００９６】
図１４は、図１３の回路の信号のタイミングチャートである。ＣＬＫ信号によってタイミングが決まるＷＬ信号、ＹＳ信号、ＳＥ信号（第１のタイミングパルス信号）によって、メモリセルが読み出されてビット線ＢＬＴとＢＬＢの一方の信号がロー電位に変化する。【００９７】
ＳＥＢ信号がロー電位になると、その結果がグローバルビット線ＤＬＴとＤＬＢのプリチャージを終えて一方をディスチャージする。ここまではクロック立ち上がりエッジからの信号で動作し、第三階層グローバルビット線ＤＯＴとＤＯＢ以降はクロック立ち下がりエッジからの第２のタイミングパルス信号ＯＥによって制御される。【００９８】
ＯＥがロー電位の間、第三階層グローバルビット線ＤＯＴとＤＯＢはプリチャージされハイ電位になっている。プリチャージが終了すると前の階層の結果を受けて、一方の電荷がディスチャージされる。ＳＥＢ信号がローになっている期間と、ＯＥがハイになっている期間が重なっていることによって、この階層間に信号が伝播する。【００９９】
最後に第三階層グローバルビット線ＤＯＴ、ＤＯＢの一方がディスチャージし、出力ラッチをセットすることによって出力ＯＵＴが変化する。出力ＯＵＴは１クロック期間保持されるので、Ｔ２ＬのＣＬＫ信号立ち下がりエッジまでは確実に保持されている。このタイミングで信号をラッチして、次のステージにデータを送ればよい。つまり１．５クロックでこのメモリマクロは動作することになる。【０１００】
なお、上記第１のタイミングパルス信号ＳＥと、上記第２のタイミングパルス信号ＯＥとの間には、図１４に示すように重なる期間があることが好ましい。かかる重複期間を設けてタイミングウィンドウを形成することにより、確実なデータ転送が可能となる。【０１０１】
かかる重複期間を設けるために、上記第１または第２のタイミングパルス信号と、それ自身を少し遅らせた信号の論理和を取ることによって、タイミングパルスの幅を広げるのは一般的に行われている手法である。【０１０２】
また、上記第１のタイミングパルス信号ＳＥ及び上記第２のタイミングパルス信号ＯＥは、本実施例７のように半導体記憶装置の内部において上記クロック信号から生成させることが好ましい。かかる構成とすることにより、タイミングの調整を容易にすることができる。【０１０３】
なお、本実施例ではプリチャージロジック回路の他の一例を説明したが、プリチャージロジック回路はここに示した例だけではなく、他の形態を取っても本発明の動作を違えるものではない。【０１０４】
また、本実施例においても、タイミング制御回路を実施例６に示したようなクロックイネーブル信号を適用したタイミング制御回路として、メモリマクロの非動作時の内部信号の変化を抑制して、電力削減を図ることはもちろん可能である。【０１０５】
[実施例８]  図１５は、センスアンプ側からデータ読み出し用のラッチ回路の間のビット線を、４段の階層ビット線とした場合の一例であるが、ビット線が差動ではなく、単信号の場合の例である。【０１０６】
第一階層ビット線３００は、単信号であり、センスアンプと複数のメモリセルとは、第一階層ビット線３００に接続され、第一階層ビット線３００が備える回路は、第１の電位の電源にソースが接続され、ゲートに第１のタイミングパルス信号を受ける第３０のトランジスタ１１９と、第２の電位の電源にソースが接続され、ゲートに上記第１のタイミングパルス信号を受ける第３３のトランジスタ２２１と、ゲートに第一階層ビット線３００からの信号の反転信号を受ける第３１のトランジスタ２１９と、第３１のトランジスタ２１９のソースがドレインに接続され、第３３のトランジスタ２２１のドレインがソースに接続され、ゲートに第一階層ビット線３００を所定のタイミングで充電するためのトランジスタのゲートに入力される信号を受ける第３２のトランジスタ２２０と、を備え、第３０のトランジスタ１１９のドレインと第３１のトランジスタ２１９のドレインとが、第二階層ビット線３０８としてなり、上記第一の階層の回路３０１の次の第二の階層の回路３０２は、上記第１の電位の電源にソースが接続され、ゲートに上記第二階層ビット線３０８からの出力を受ける第３４のトランジスタ１２０と、上記第２の電位の電源にソースが接続され、ゲートに上記第１のタイミングパルス信号の反転信号を受ける第３５のトランジスタ２２２と、を備え、第３４のトランジスタ１２０のドレインと第３５のトランジスタ２２２のドレインとが、第三階層ビット線３１１としてなり、上記次の階層の回路３０２の次の階層の回路３０３は、上記第１の電位の電源にソースが接続され、ゲートに上記第２のタイミングパルス信号の反転信号を受ける第３６のトランジスタ１２１と、上記第２の電位の電源にソースが接続され、ゲートに上記第三階層ビット線３１１からの出力を受ける第３７のトランジスタ２２３と、を備え、第３６のトランジスタ１２１のドレインと第３７のトランジスタ２２３のドレインとが、第四階層ビット線３１４としてなる、構成とされる。【０１０７】
単一信号構成の場合、第一の階層３０１のインバータ４７と、第３０のトランジスタと、第３１のトランジスタと、第３２のトランジスタと、第３３のトランジスタとによって、センスアンプが構成されるので、改めてセンスアンプを付加する必要はない。【０１０８】
ここで、第３０のトランジスタ１１９と、第３４のトランジスタ１２０と、第３６のトランジスタ１２１とは、ｐＭＯＳトランジスタであり、第３３のトランジスタ２２１と、第３１のトランジスタ２１９と、第３２のトランジスタ２２０と、第３５のトランジスタ２２２と、第３７のトランジスタ２２３とは、ｎＭＯＳトランジスタである、構成とされる。【０１０９】
初期状態では、ＹＳ信号がロー電位で、ｐＭＯＳトランジスタ１１８によってビット線ＢＬＢはハイ電位にプリチャージされている。ＳＥ信号もロー電位でＤ１Ｂがプリチャージされる。インバータ４７の出力がロー電位になるため、ｎＭＯＳトランジスタ２１９がオフし、次の段のノードＤ１Ｂはハイ電位を保つ。また、インバータ３７で反転されＳＥＢはハイ電位となるため、Ｄ２はプリディスチャージされている。ワード線ＷＬが活性化されセル１１’が読み出される。同時にＹＳ信号もハイ電位となり、ｐＭＯＳトランジスタ１１８はオフし、ｎＭＯＳトランジスタ２２０はオンする。セルに１が記憶されていたらＢＬＢはディスチャージされ、インバータ４７を通してｎＭＯＳトランジスタ２１９はオンする。ＳＥ信号がハイ電位になると、ｎＭＯＳトランジスタ２２１がオンするため、Ｄ１Ｂはディスチャージされる。ｐＭＯＳトランジスタ１２０がオンすることによって、Ｄ２がチャージされる。さらに、ＣＬＫ立ち下がりエッジから生成される信号ＯＥがハイ電位になると、Ｄ３Ｂのプリチャージが終了し、ｎＭＯＳトランジスタ２２３によりＤ３Ｂがディスチャージされるため、ロー電位となる。メモリセル１１’に０が保持されている場合は、ＢＬＢはディスチャージされずハイ電位を保ち、結果、Ｄ１Ｂはハイ電位、Ｄ２はロー電位、Ｄ３Ｂはハイ電位のままとなる。【０１１０】
ハイスルーラッチ４８はＯＥ信号がハイ電位の期間にＤ３Ｂの値をスルーし、ＯＥ信号がロー電位になると値を保持するため、最終段のプリチャージロジックがちょうどプリチャージ中に前の出力値を保持する動作をする。インバータ４９を通して反転され、セルの保持内容が出力ＯＵＴに出る。【０１１１】
図１６は、図１５の回路のタイミングチャートである。クロック信号ＣＬＫの立ち上がりエッジからＷＬ信号、ＹＳ信号が生成される。ＷＬがハイ電位になると、メモリの保持内容がＢＬＢに現れる。またＣＬＫ信号の立ち上がりエッジから生成されるＳＥ信号がハイ電位になると、ＢＬＢ信号の内容がＤ１Ｂに伝播する。さらに、ＳＥ信号の反転信号ＳＥＢがローになると、Ｄ２に伝播する。【０１１２】
続いて、クロック信号立ち下がりエッジから生成される信号ＯＥがロー電位の間、Ｄ３Ｂはプリチャージされハイ電位となるが、プリチャージが終了すると、前の階層の結果Ｄ２を受けてＤ３Ｂはディスチャージされる。ＳＥＢ信号がロー電位となる期間と、ＯＥ信号がハイ電位になる期間が重なっているため、Ｄ２の内容はＤ３Ｂに確実に伝播する。Ｄ３Ｂの結果は出力ＯＵＴに現れるが、ＯＥ信号がローの期間ラッチされるため、１クロック期間保持される。従って、Ｔ２Ｌの先頭でデータ出力が保証され、このタイミングでラッチすれば次のステージにデータを送ることが可能となる。このように、１．５クロックで読み出しが完了する。【０１１３】
本実施例のパイプライン方式は、階層ビット線をパイプライン化するものであるので、さらにデコーダ部にラッチを挿入するなどのパイプライン化を同時に行うことも可能である。その場合にクロックイネーブル信号を使うには、パイプラインの深さに合わせて、クロックイネーブル信号を遅らせて、タイミング信号をマスクする時間を調整する。【０１１４】
なお、本実施例ではビット線が単信号の場合の一例を説明したが、図１５の回路構成に限らず、他の形態の単信号のビット線の場合にも有効である。【０１１５】
以上、本発明を上記実施の形態、及び実施例に即して説明したが、本発明は、上記実施の形態、及び実施例の構成のみに限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。【０１１６】
また、本発明の活用例としては、高性能が要求されるスーパーパイプライン構造等のプロセッサの一次キャッシュに採用するメモリマクロ等が挙げられる。このようなプロセッサではデータパスが細かくパイプラインステージに分けられ、メモリアクセスも複数のパイプラインステージに渡って行われるが、本発明のメモリマクロも複数のパイプラインステージに割り当てることが可能で、動作周波数を高めることが可能となり、その結果、プロセッサの演算性能を向上させることが可能となる。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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