(57)【要約】  半導体記憶装置に対して、データ記憶部のアクセス先を示すアドレスと、アドレスに対する処理内容を示すコマンドが入力されると、情報保持部から、入力されたアドレスに対応するブロック情報が出力される。半導体記憶装置は、出力されたブロック情報と入力されたコマンドに基づいて、アドレスに対するコマンドの実行可否を決定する。
2009060495.tif 000002
【特許請求の範囲】
【請求項１】
データを保持する記憶部と、
前記記憶部のアクセス先を示すアドレスが入力されるアドレス入力部と、
前記アドレスに対する処理内容を示すコマンドが入力されるコマンド入力部と、
各アドレスに対するブロック情報を保持し入力された前記アドレスに対応するブロック情報を出力する情報保持部と、
前記アドレスに対する前記情報保持部からの出力結果と前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定する決定部と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記情報保持部は、不良ブロックのアドレスを保持し前記アドレス入力部より入力されたアドレスが不良ブロックのアドレスであるか否かを示す前記ブロック情報を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記情報保持部は、前記アドレス入力部より入力されたアドレスと一致するアドレスを検出すると前記アドレスに対応づけられる前記ブロック情報を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記情報保持部は、各アドレスに対するアクセス禁止ブロック情報をさらに保持し前記アドレス入力部より入力されたアドレスがアクセス禁止ブロックのアドレスであるか否かを示す前記アクセス禁止ブロック情報を出力することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記情報保持部に保持されるブロック情報を出力する出力部を備えることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記決定部は、前記コマンド入力部より一括消去コマンドが入力されると、前記情報保持部からの出力結果と前記アドレスに対する前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項７】
データを保持する記憶部と、
前記記憶部のアクセス先を示すアドレスが入力されるアドレス入力部と、
前記アドレスに対する処理内容を示すコマンドが入力されるコマンド入力部と、
各アドレスに対するブロック情報を保持し入力された前記アドレスに対応するブロック情報を出力する情報保持部と、
前記アドレスに対する前記情報保持部からの出力結果と前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定する決定部と、
を備えたことを特徴とする電子機器。
【請求項８】
前記情報保持部は、不良ブロックのアドレスを保持し前記アドレス入力部より入力されたアドレスが不良ブロックのアドレスであるか否かを示す前記ブロック情報を出力することを特徴とする請求項７に記載の電子機器。
【請求項９】
前記情報保持部は、前記アドレス入力部より入力されたアドレスと一致するアドレスを検出すると前記アドレスに対応づけられる前記ブロック情報を出力することを特徴とする請求項７に記載の電子機器。
【請求項１０】
前記情報保持部は、各アドレスに対するアクセス禁止ブロック情報をさらに保持し前記アドレス入力部より入力されたアドレスがアクセス禁止ブロックのアドレスであるか否かを示す前記アクセス禁止ブロック情報を出力することを特徴とする請求項７乃至９のいずれかに記載の電子機器。
【請求項１１】
前記情報保持部に保持されるブロック情報を出力する出力部を備えることを特徴とする請求項７乃至１０のいずれかに記載の電子機器。
【請求項１２】
前記決定部は、前記コマンド入力部より一括消去コマンドが入力されると、前記情報保持部からの出力結果と前記アドレスに対する前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定することを特徴とする請求項７乃至１０のいずれかに記載の電子機器。
【請求項１３】
データのアクセス先を示すアドレスが入力されるアドレス入力部と、
前記アドレスに対する処理内容を示すコマンドが入力されるコマンド入力部と、
各アドレスに対するブロック情報を保持し入力された前記アドレスに対応するブロック情報を出力する情報保持部と、
前記アドレスに対する前記情報保持部からの出力結果と前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定する決定部と、
を備えたことを特徴とする制御装置。
【請求項１４】
前記情報保持部は、不良ブロックのアドレスを保持し前記アドレス入力部より入力されたアドレスが不良ブロックのアドレスであるか否かを示す前記ブロック情報を出力することを特徴とする請求項１３に記載の制御装置。
【請求項１５】
前記情報保持部は、前記アドレス入力部より入力されたアドレスと一致するアドレスを検出すると前記アドレスに対応づけられる前記ブロック情報を出力することを特徴とする請求項１３に記載の制御装置。
【請求項１６】
前記情報保持部は、各アドレスに対するアクセス禁止ブロック情報をさらに保持し前記アドレス入力部より入力されたアドレスがアクセス禁止ブロックのアドレスであるか否かを示す前記アクセス禁止ブロック情報を出力することを特徴とする請求項１３乃至１５のいずれかに記載の制御装置。
【請求項１７】
前記情報保持部に保持されるブロック情報を出力する出力部を備えることを特徴とする請求項１３乃至１６のいずれかに記載の制御装置。
【請求項１８】
前記決定部は、前記コマンド入力部より一括消去コマンドが入力されると、前記情報保持部からの出力結果と前記アドレスに対する前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定することを特徴とする請求項１３乃至１６のいずれかに記載の制御装置。
【請求項１９】
半導体記憶装置に保持されたデータのアクセス先を示すアドレスと、前記アドレスに対する処理内容を示すコマンドを入力し、
各アドレスに対するブロック情報を保持する情報保持部から、入力された前記アドレスに対応するブロック情報を出力し、
前記アドレスに対する前記情報保持部からの出力結果と前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定する
ことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特定のアドレスに対するコマンドの実行可否を決定する機能を有する半導体記憶装置と、その制御方法に関する。
【背景技術】
【０００２】
情報処理装置等の電子機器において、近年、メインメモリ以外の不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリやＡＮＤ型フラッシュメモリが用いられるようになっている。【０００３】
図１は、従来のＮＡＮＤ型フラッシュメモリの構成図である。このＮＡＮＤ型フラッシュメモリは、論理制御回路１０１、制御回路１０２、カラムバッファ１０３、カラムデコーダ１０４、ロウデコーダ１０５、メモリセルアレイ１０６、データレジスタ１０７、ステータスレジスタ１０８、コマンドレジスタ１０９、Ｉ／Ｏ制御回路１１０、およびアドレスレジスタ１１１を備える。【０００４】
Ｉ／Ｏ制御回路１１０には、Ｉ／Ｏ０−７の８ビットのインタフェースを介して、各種のコマンド、アドレス、および書き込みデータが入力され、メモリセルアレイ１０６から読み出されたデータが、Ｉ／Ｏ０−７を介してＩ／Ｏ制御回路１１０から出力される。入力されたアドレスは、アドレスレジスタ１１１を介してカラムバッファ１０３およびロウデコーダ１０５に転送され、コマンドは、コマンドレジスタ１０９を介して制御回路１０２に転送される。また、書き込みデータは、データレジスタ１０７に転送される。【０００５】
カラムバッファ１０３は、カラムアドレスを保持し、カラムデコーダ１０４は、カラムアドレスをデコードし、ロウデコーダ１０５は、ロウアドレスをデコードする。データレジスタ１０７は、デコードされたアドレスから読み出されたデータ、および、デコードされたアドレスに書き込まれるデータを保持する。【０００６】
論理制御回路１０１には、外部からチップ・イネーブル信号／ＣＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、ライト・イネーブル信号／ＷＥ、リード・イネーブル信号／ＲＥ、およびライト・プロテクト信号／ＷＰ等の制御信号が入力される。論理制御回路１０１および制御回路１０２は、入力された制御信号に基づいて、フラッシュメモリの読み出し、書き込み、消去、ベリファイ等の各種動作を制御する。【０００７】
制御回路１０２は、コマンドおよび制御信号に基づいて、カラムデコーダ１０４およびロウデコーダ１０５の動作を制御するとともに、メモリセルアレイ１０６の消去制御を行う。また、制御回路１０２は、動作状態を示すレディ・ビジー信号ＲＤ／ＢＹを外部に出力し、書き込み／消去が正常に終了したか否かを示す情報を、ステータスレジスタ１０８に格納する。この情報は、Ｉ／Ｏ制御回路１１０を介して外部に出力される。【０００８】
このようなフラッシュメモリでは、大容量・低価格を追求するため、メモリセルに不良ビットが存在するブロックを不良ブロック（Bad Block ）として定義し、データ保持には使用しないようにすることが要求される。不良ブロックを定義することにより、製品自体を不良品とはみなさずに出荷することが可能になる。【０００９】
不良ブロックの識別方法は様々であるが、通常、メーカでは、該当ブロックに論理“１”以外のデータを書き込むことで不良ブロックをマークして、フラッシュメモリを出荷している。このため、不良ブロックを検出するには、一旦、すべての領域のデータ若しくはあらかじめ決められたアドレスのデータを読み出さなくてはならない。【００１０】
図２は、従来の試験装置による不良ブロック生成処理のフローチャートである。試験装置は、まず、ブロック番号を０として（ステップ２０１）、そのブロックのリードチェックを行い（ステップ２０２）、チェック結果が合格の場合は、ブロック番号が最後か否かをチェックする（ステップ２０３）。最後でなければ、ブロック番号に１を加算し（ステップ２０４）、ステップ２０２以降の処理を繰り返す。【００１１】
ステップ２０２においてチェック結果が不合格の場合は、そのブロックに不良ブロックを示す管理コードを書き込み（ステップ２０５）、ステップ２０３以降の処理を繰り返す。そして、ブロック番号が最後に達すると、処理を終了する。【００１２】
このような不良ブロック生成処理によれば、不良ブロックに書き込まれた管理コードは消去可能なため、ユーザが誤って該当ブロックのデータを消去してしまうと、メーカ出荷時点の不良ブロックが判別できなくなる。このため、本来は使用してはならないブロックを使用することになり、使用しているうちにデータ化け等が発生する危険性がある。【００１３】
下記の特許文献１は、テストモード時に不良ブロックに高電圧が印加されない回路構成の半導体記憶装置に関し、特許文献２は、フラッシュメモリに記憶されている初期不良情報を破壊することなくメモリカードの検査を行う方法に関する。特許文献３は、不揮発性半導体メモリのテスト時間を短縮する方法に関する。
【特許文献１】特開平８−１０６７９６号公報
【特許文献２】特開平７−３０６９２２号公報
【特許文献３】特開２００１−２７３７９８号公報
【発明の開示】
【００１４】
本発明の課題は、フラッシュメモリのような半導体記憶装置において、不良ブロックのような特定の領域のデータをユーザによる誤操作から保護することである。
本発明の半導体記憶装置は、記憶部、アドレス入力部、コマンド入力部、情報保持部、および決定部を備える。記憶部は、データを保持する。アドレス入力部には、記憶部のアクセス先を示すアドレスが入力され、コマンド入力部には、アドレスに対する処理内容を示すコマンドが入力される。情報保持部は、各アドレスに対するブロック情報を保持し、入力されたアドレスに対応するブロック情報を出力する。決定部は、アドレスに対する情報保持部からの出力結果とコマンドに基づいて、アドレスに対するコマンドの実行可否を決定する。
【００１５】
記憶部のデータ操作のためのコマンドが入力されると、アクセス先のアドレスに対するブロック情報が情報保持部から出力され、ブロック情報とコマンドに基づいてそのコマンドの実行可否が決定される。
【００１６】
例えば、不良ブロックが生成されたときに、該当ブロックを保護するブロック情報が情報保持部に設定される。これにより、誤って消去コマンドが実行された場合でも、保護されている不良ブロックのデータは消去されず、再度不良ブロックを判別して管理コードを書き込む必要もなくなる。
【００１７】
記憶部は、例えば、後述する図３のメモリセルアレイ３０６に対応し、アドレス入力部およびコマンド入力部は、例えば、Ｉ／Ｏ制御回路３１０に対応する。情報保持部は、例えば、ブロック情報レジスタ３１４に対応し、決定部は、例えば、ＡＮＤ回路３１２に対応する。
【図面の簡単な説明】
【００１８】
【図１】従来のＮＡＮＤ型フラッシュメモリの構成図である。
【図２】従来の不良ブロック生成処理のフローチャートである。
【図３】本発明のＮＡＮＤ型フラッシュメモリの構成図である。
【図４】メモリセルアレイの構成図である。
【図５】読み出し動作のシーケンスを示す図である。
【図６】書き込み動作のシーケンスを示す図である。
【図７】消去動作のシーケンスを示す図である。
【図８】本発明の不良ブロック生成処理のフローチャートである。
【図９】第１の消去コマンド実行時の動作を示す図である。
【図１０】第１のブロック情報を示す図である。
【図１１】第２の消去コマンド実行時の動作を示す図である。
【図１２】第２のブロック情報を示す図である。
【図１３】一括消去コマンド実行時の動作のフローチャートである。
【図１４】第１の読み出し動作を示す図である。
【図１５】第２の読み出し動作を示す図である。
【図１６】第３の消去コマンド実行時の動作を示す図である。
【図１７】第３のブロック情報を示す図である。
【図１８】情報処理装置の構成図である。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら、本発明を実施するための最良の形態を詳細に説明する。
本実施形態の不揮発性半導体記憶装置には、メモリセルアレイに不良ブロックが存在するか否かを示すブロック情報を保持する情報レジスタが設けられる。これにより、不良ブロックに対するＰＲＯＧＲＡＭコマンドやＥＲＡＳＥコマンドが発行されても、該当ブロックに対するコマンドの実行を適切に禁止する。【００２０】
図３は、このような保護機能を有するＮＡＮＤ型フラッシュメモリの構成例を示している。このＮＡＮＤ型フラッシュメモリは、論理制御回路３０１、制御回路３０２、カラムバッファ３０３、カラムデコーダ３０４、ロウデコーダ３０５、メモリセルアレイ３０６、データレジスタ３０７、ステータスレジスタ３０８、コマンドレジスタ３０９、Ｉ／Ｏ制御回路３１０、アドレスレジスタ３１１、ＡＮＤ回路３１２、アドレスデコーダ３１３、およびブロック情報レジスタ３１４を備える。このうち、構成要素３０１〜３１１の基本的な機能は、図１の構成要素１０１〜１１１と同様である。【００２１】
ブロック情報レジスタ３１４は、メモリセルアレイ３０６のそれぞれのブロックが不良ブロックか否かを示すブロック情報を保持する。アドレスデコーダ３１３は、アドレスレジスタ３１１に保持されたアドレスをデコードしてブロック情報レジスタ３１４に出力し、ブロック情報レジスタ３１４は、デコードされたアドレスに対応するブロック情報を出力する。ＡＮＤ回路３１２は、そのブロック情報と制御回路３０２から出力された消去信号の論理積をメモリセルアレイ３０６に出力することで、不良ブロック以外のブロックのデータを消去する。【００２２】
制御回路３０２は、入力されたコマンドに基づいて、ブロック情報レジスタ３１４にブロック情報を書き込む制御と、ブロック情報レジスタ３１４からブロック情報を読み出す制御を行う。読み出されたブロック情報は、Ｉ／Ｏ制御回路３１０を介して外部に出力される。【００２３】
図４は、２Ｇビットの容量を持つメモリセルアレイの構成例を示している。このメモリセルアレイは、２０４８個のブロックから構成され、各ブロックは、６４ページに分割されている。１ページは、２０４８バイトのメインエリア４０１と６４バイトのスペアエリア４０２からなり、２１１２バイトの容量を持つ。不良ブロックを示す管理コードは、スペアエリア４０２に書き込まれる。【００２４】
図５は、図３のフラッシュメモリにおけるページ単位の読み出し動作のシーケンスを示している。まず、Ｉ／Ｏ制御回路３１０に第１のコマンド００ｈが入力され、続いて、読み出しアドレスが入力される。次に、第２のコマンド３０ｈが入力されると、読み出し動作が開始され、Ｉ／Ｏ制御回路３１０からデータが出力される。【００２５】
図６は、図３のフラッシュメモリにおけるページ単位の書き込み（ＰＲＯＧＲＡＭ）動作のシーケンスを示している。まず、Ｉ／Ｏ制御回路３１０に第１のコマンド８０ｈが入力され、続いて、書き込みアドレスと書き込みデータが入力される。次に、第２のコマンド１０ｈが入力されると、書き込み動作が開始される。【００２６】
図７は、図３のフラッシュメモリにおけるブロック単位の消去動作のシーケンスを示している。まず、Ｉ／Ｏ制御回路３１０に第１のコマンド６０ｈが入力され、続いて、ブロックアドレスが入力される。次に、第２のコマンドＤ０ｈが入力されると、消去動作が開始される。【００２７】
図８は、図３のフラッシュメモリに対する不良ブロック生成処理のフローチャートである。ステップ８０１〜８０５の処理は、図２のステップ２０１〜２０５の処理と同様である。ステップ８０５において不良ブロックに管理コードが書き込まれると、試験装置は、次に、ブロック情報レジスタ３１４に、不良ブロックの位置を示すブロック情報を書き込む（ステップ２０５）。そして、ステップ８０３以降の処理を繰り返す。このような不良ブロック生成処理によれば、それぞれの不良ブロックの位置を示すブロック情報がブロック情報レジスタ３１４に設定される。【００２８】
このように、不良ブロックが生成されたときに該当ブロックを保護するブロック情報を設定することで、誤って消去を実行しても、保護されている不良ブロックのデータは消去されない。したがって、再度不良ブロックを判別して管理コードを書き込む必要がなくなる。【００２９】
次に、図９から図１２までを参照しながら、ブロック情報を用いた保護機能の具体例について説明する。
図９は、図３のフラッシュメモリにおける消去コマンド実行時の動作を示している。ブロック情報レジスタ３１４は、図１０に示すように、各ブロック番号に対応するブロック情報を保持する。この例では、ブロック情報が論理“１”のとき、対応するブロックが正常ブロック（Good Block）であることを示し、ブロック情報が論理“０”のとき、対応するブロックが不良ブロックであることを示す。【００３０】
フラッシュメモリに消去対象のブロックアドレス９０１と消去コマンドが入力されると、制御回路３０２は、論理“１”の消去信号９０２をＡＮＤ回路３１２に出力する。アドレスデコーダ３１３は、ブロックアドレス９０１をデコードして、デコード結果をブロック情報レジスタ３１４に出力する。【００３１】
ブロック情報レジスタ３１４は、アドレスデコーダ３１３の出力が示すブロック番号に対応するブロック情報を出力する。ＡＮＤ回路３１２は、そのブロック情報と消去信号９０２の論理積を、消去制御信号としてメモリセルアレイ３０６に出力する。消去制御信号が論理“１”のとき、ブロックアドレス９０１のデータが消去され、消去制御信号が論理“０”のときは、ブロックアドレス９０１のデータは消去されない。【００３２】
例えば、ブロック２のブロック情報は“０”であるため、ブロック２に対する消去コマンドが発行されたとき、消去制御信号は“０”となる。したがって、不良ブロック２のデータは、消去されずに保護される。【００３３】
図１１は、ブロック情報を用いた保護機能の別の構成例を示している。この場合、図３のアドレスデコーダ３１３は設けられず、入力されたブロックアドレス９０１は、直接、ブロック情報レジスタ３１４に転送される。【００３４】
また、ブロック情報レジスタ３１４は、２＾ｎ個のブロックアドレスを保持できるｎビットのレジスタを含む。例えば、ｎ＝１１の場合、図１２に示すように、ブロック情報レジスタ３１４は、１ビットのフラグと１１ビットのブロックアドレスを保持する。この例では、フラグが論理“０”のとき、対応するブロックアドレスが不良ブロックのアドレスであることを示す。フラグが論理“１”のとき、対応するブロックアドレスとしては初期値が格納される。【００３５】
ブロック情報レジスタ３１４は、ブロックアドレス９０１と一致するブロックアドレスを検出すると、そのブロックアドレスに対応するフラグの値を、ブロック情報として出力する。また、ブロックアドレス９０１と一致するブロックアドレスを検出しなければ、ブロック情報として“１”を出力する。ＡＮＤ回路３１２は、そのブロック情報と消去信号９０２の論理積を、消去制御信号としてメモリセルアレイ３０６に出力する。【００３６】
例えば、ブロック２のブロックアドレスは“０００００００００１０”であるため、ブロック２に対する消去コマンドが発行されたとき、フラグ“０”がブロック情報レジスタ３１４から出力される。したがって、消去制御信号は“０”となり、不良ブロック２のデータは消去されない。【００３７】
なお、図１２のフラグは必ずしも必須の情報ではなく、ブロック情報レジスタ３１４には、不良ブロックのブロックアドレスのみを保持するようにしてもよい。この場合、ブロック情報レジスタ３１４は、ブロックアドレス９０１と一致するブロックアドレスを検出すると、ブロック情報として“０”を出力し、ブロックアドレス９０１と一致するブロックアドレスを検出しなければ、ブロック情報として“１”を出力する。【００３８】
図１３は、チップイレースのような一括消去コマンドが入力されたときの消去動作のフローチャートである。まず、制御回路３０２は、ブロック番号を０として、消去信号をＡＮＤ回路３１２に出力する（ステップ１３０１）。これにより、ブロック０を対象とする消去制御が行われ、ＡＮＤ回路３１２は、入力されるブロック情報の値に応じた消去制御信号を出力する（ステップ１３０２）。【００３９】
ブロック情報が“１”であれば、消去制御信号“１”が出力され、対象ブロックのデータが消去される（ステップ１３０３）。一方、ブロック情報が“０”であれば、消去制御信号“０”が出力され、対象ブロックのデータは消去されない。【００４０】
次に、制御回路３０２は、ブロック番号が最後か否かをチェックする（ステップ１３０４）。最後でなければ、ブロック番号に１を加算し（ステップ１３０５）、ステップ１３０２以降の処理を繰り返す。そして、ブロック番号が最後に達すると、動作を終了する。【００４１】
このように、一括消去コマンドが入力されたときでも、ブロック情報により不良ブロックのデータが保護され、それ以外のブロックのデータは一度に消去することが可能になる。したがって、メモリセルアレイ３０６の領域を効率的に使用することができる。【００４２】
図１４は、図１０に示したブロック情報を読み出す動作を示している。フラッシュメモリにブロック情報読み出しコマンドが入力されると、制御回路３０２は、ブロック情報読み出し信号をブロック情報レジスタ３１４に出力する。ブロック情報レジスタ３１４は、すべてのブロック番号０〜５に対応するブロック情報を、Ｉ／Ｏ制御回路３１０に出力する。そして、Ｉ／Ｏ制御回路３１０は、ブロック番号０〜５のブロック情報をＩ／Ｏ０−５に割当てて、コマンド発行元に出力する。【００４３】
図１５は、図１２に示したブロック情報を読み出す動作を示している。フラッシュメモリにブロック情報読み出しコマンドが入力されると、制御回路３０２は、ブロック情報読み出し信号をブロック情報レジスタ３１４に出力する。ブロック情報レジスタ３１４は、フラグ“０”に対応する不良ブロックのブロックアドレスを、Ｉ／Ｏ制御回路３１０に出力する。そして、Ｉ／Ｏ制御回路３１０は、そのブロックアドレスをＩ／Ｏ０−７を介してコマンド発行元に出力する。【００４４】
コマンド発行元は、読み出されたブロック情報を確認することで、消去対象となったブロックが保護されていることを認識できる。
以上説明した実施形態では、ブロック情報を用いて不良ブロックを保護しているが、同様の構成により不良ブロック以外のブロックのデータを保護することも可能である。例えば、図１０に示したブロック情報を、各ブロック毎に複数のビットで構成することで、保護対象のブロックの種類を追加することができる。【００４５】
図１６は、このようなブロック情報を用いた保護機能の別の構成例を示している。この場合、図３のアドレスデコーダ３１３の代わりにアドレスデコーダ１６０１および１６０２が設けられ、ブロック情報レジスタ３１４とＡＮＤ回路３１２の間にＡＮＤ回路１６０３が設けられる。【００４６】
ブロック情報レジスタ３１４は、図１７に示すように、各ブロック番号に対応するブロック情報１７０１および１７０２を保持する。このうち、ブロック情報１７０１は、図１０に示したブロック情報に対応する。また、ブロック情報１７０２が論理“１”のとき、対応するブロックがアクセス許可ブロックであることを示し、ブロック情報１７０２が論理“０”のとき、対応するブロックがアクセス禁止ブロックであることを示す。【００４７】
フラッシュメモリに消去対象のブロックアドレス９０１と消去コマンドが入力されると、制御回路３０２は、論理“１”の消去信号９０２をＡＮＤ回路３１２に出力する。アドレスデコーダ１６０１および１６０２は、ブロックアドレス９０１をそれぞれデコードして、同一のデコード結果をブロック情報レジスタ３１４に出力する。【００４８】
ブロック情報レジスタ３１４は、アドレスデコーダ１６０１の出力が示すブロック番号に対応するブロック情報１７０１と、アドレスデコーダ１６０２の出力が示すブロック番号に対応するブロック情報１７０２を出力する。ＡＮＤ回路１６０３は、ブロック情報レジスタ３１４から出力される２種類のブロック情報の論理積を、ＡＮＤ回路３１２に出力する。ＡＮＤ回路３１２は、ＡＮＤ回路１６０３の出力と消去信号９０２の論理積を、消去制御信号としてメモリセルアレイ３０６に出力する。【００４９】
このような構成によれば、ブロック情報１７０１および１７０２のいずれか一方が“０”であれば、そのブロックのデータは消去されず、両方が“１”である場合のみデータが消去される。例えば、ブロック４のブロック情報１７０２は“０”であるため、ブロック４に対する消去コマンドが発行されたとき、消去制御信号は“０”となる。したがって、アクセス禁止ブロック４のデータは、消去されずに保護される。【００５０】
不良ブロックとアクセス禁止ブロックを異なるブロック情報で表示することで、ブロック情報読み出しコマンドにより読み出したときに、アクセス不可の要因を容易に判別することが可能になる。【００５１】
なお、図１２の形式のブロック情報を用いた場合も、不良ブロックを示すフラグとアクセス禁止ブロックを示すフラグの２種類のフラグを設けることで、図１６と同様の制御を行うことが可能である。【００５２】
ところで、図９、図１１、および図１６では消去コマンドが入力された場合の動作が示されているが、書き込みコマンドが入力された場合も、同様にして不良ブロックおよびアクセス禁止ブロックのデータが保護される。この場合、消去制御信号の代わりに書き込み制御信号がメモリセルアレイ３０６に出力され、入力された書き込みアドレスに書き込みデータが書き込まれる。ただし、書き込み先が不良ブロックまたはアクセス禁止ブロックであれば、書き込み動作は行われない。【００５３】
図１８は、ブロック情報レジスタを有する半導体記憶装置を備えた情報処理装置の構成例を示している。この情報処理装置は、ＣＰＵ（中央処理装置）１８０１、表示装置１８０２、チップセット１８０３、１８０７、メインメモリ１８０４、ＵＳＢ（Universal Serial Bus）インタフェース１８０５、ＰＣＩ（Peripheral Components Interconnect）インタフェース１８０６、および半導体記憶装置１８０８を備える。【００５４】
ＣＰＵ１８０１は、半導体記憶装置１８０８を外部記憶装置として利用し、半導体記憶装置１８０８からメインメモリ１８０４にデータを読み出して、情報処理を行う。処理結果は、表示装置１８０２の画面に表示され、半導体記憶装置１８０８に格納される。ＣＰＵ１８０１は、上述したブロック情報読み出しコマンドにより、半導体記憶装置１８０８からブロック情報を定期的に取得して、半導体記憶装置１８０８に対するコマンドの発行を制御することができる。【００５５】
なお、本発明の半導体記憶装置は、情報処理装置、携帯電話機、ゲーム機、家電製品、メモリカード等を含む電子機器に、幅広く使用される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2009060495.tif 000015
【図１４】
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【図１５】
2009060495.tif 000017
【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成22年2月16日(2010.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを保持する記憶部と、
前記記憶部のアクセス先を示すアドレスが入力されるアドレス入力部と、
前記アドレスに対する処理内容を示すコマンドが入力されるコマンド入力部と、
各アドレスに対するブロック情報を保持し入力された前記アドレスに対応するブロック情報を出力する情報保持部と、
前記アドレスに対する前記情報保持部からの出力結果と前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定する決定部と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記情報保持部は、不良ブロックのアドレスを保持し前記アドレス入力部より入力されたアドレスが不良ブロックのアドレスであるか否かを示す前記ブロック情報を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記情報保持部は、各アドレスに対するアクセス禁止ブロック情報をさらに保持し前記アドレス入力部より入力されたアドレスがアクセス禁止ブロックのアドレスであるか否かを示す前記アクセス禁止ブロック情報を出力することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
データを保持する記憶部と、
前記記憶部のアクセス先を示すアドレスが入力されるアドレス入力部と、
前記アドレスに対する処理内容を示すコマンドが入力されるコマンド入力部と、
各アドレスに対するブロック情報を保持し入力された前記アドレスに対応するブロック情報を出力する情報保持部と、
前記アドレスに対する前記情報保持部からの出力結果と前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定する決定部と、
を備えたことを特徴とする電子機器。
【請求項５】
データのアクセス先を示すアドレスが入力されるアドレス入力部と、
前記アドレスに対する処理内容を示すコマンドが入力されるコマンド入力部と、
各アドレスに対するブロック情報を保持し入力された前記アドレスに対応するブロック情報を出力する情報保持部と、
前記アドレスに対する前記情報保持部からの出力結果と前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定する決定部と、
を備えたことを特徴とする制御装置。
【請求項６】
半導体記憶装置に保持されたデータのアクセス先を示すアドレスと、前記アドレスに対する処理内容を示すコマンドを入力し、
各アドレスに対するブロック情報を保持する情報保持部から、入力された前記アドレスに対応するブロック情報を出力し、
前記アドレスに対する前記情報保持部からの出力結果と前記コマンドに基づいて前記アドレスに対するコマンドの実行可否を決定する
ことを特徴とする半導体記憶装置の制御方法。
【国際調査報告】
2009060495.tif 000021
2009060495.tif 000022