(57)【要約】  動作に対応して放熱を積極的に行うことができる半導体装置を提供する。熱電変換素子としてゼーベック素子３１０が埋設されている。ゼーベック素子３１０は、一端が半導体素子の発熱部に近接した位置に配置されるとともに他端が発熱部の遠位側に配置された状態で半導体素子の内部に設けられている。さらに、放熱素子としてのペルチエ素子３２０が埋設されている。ペルチエ素子３２０は、一端が発熱部に近接した位置に配置されるとともに他端が発熱部の遠位側に配置された状態で半導体素子の内部に設けられている。ゼーベック素子３１０にて生じた熱起電力に応じた電流がペルチエ素子３２０に印加される。
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【特許請求の範囲】
【請求項１】
一または複数の半導体素子を有し、
一端が前記半導体素子の発熱部に近接した位置に配置されるとともに他端が前記発熱部の遠位側に配置された状態で前記半導体素子の内部に設けられており、前記一端と前記他端との温度差に応じて熱起電力を発生する熱電変換素子と、
一端が前記発熱部に近接した位置に配置されるとともに他端が前記発熱部の遠位側に配置された状態で前記半導体素子の内部に設けられており、前記熱電変換素子にて生じた熱起電力に応じた電流が印加されることにより前記一端側から前記他端側へ熱を移動させる放熱素子と、を備えている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記熱電変換素子の熱起電力に基づいて求められる前記発熱部の温度に応じて前記放熱素子に入力される電流値が制御される
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記熱電変換素子の熱起電力から得た電流をそのまままたは増幅して前記放熱素子に通電させる
ことを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれかに記載の半導体装置において、
当該半導体装置を構成する前記半導体素子の動作量に基づく発熱量に応じて、発熱が大きい前記半導体素子の付近に前記熱電変換素子および前記放熱素子を集中的に配置するとともに動作量および発熱量が高くない前記半導体素子の付近では前記熱電変換素子および前記放熱素子の密度を小さくする
ことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれかに記載の半導体装置において、
前記熱電変換素子はゼーベック素子であり、
前記放熱素子はペルチエ素子である
ことを特徴とする半導体装置。
【請求項６】
請求項１から請求項５のいずれかに記載の半導体装置において、
前記熱電変換素子および前記放熱素子の少なくとも一方はＳｉＧｅを構成材料に含む
ことを特徴とする半導体装置。
【請求項７】
請求項１から請求項５のいずれかに記載の半導体装置において、
前記熱電変換素子および前記放熱素子の少なくとも一方はＢｉ２Ｔｅ３を構成材料に含む
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
コンピュータ制御用、電力増幅器用、大電流用の半導体装置は、極めて大量の熱を発生する。そこで、このような半導体装置から放熱するための手段が種々知られている。例えば、特許文献１では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の放熱のためにペルチエ素子をＩＧＢＴに熱的に接合させる技術が開示されている。また、特許文献２では、パワー素子を内部から積極的に放熱するためにＩＧＢＴ素子にペルチエ素子を埋め込む技術が開示されている。【０００３】
【特許文献１】特開２０００−３４０７２３号公報
【特許文献２】特開２００７−２２７６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示される技術では、ＩＧＢＴの外部にペルチエ素子を熱的に接合させている。すると、ＩＧＢＴとペルチエ素子との間に絶縁基板と導電体部とが介在するので、ＩＧＢＴとペルチエ素子間の熱抵抗が高くなる。その結果、放熱効率が低くなるので、素子内部で高温状態が長く続き、最悪の場合、素子破壊が生じてしまうという問題が生じる。【０００５】
特許文献２では、ＩＧＢＴ素子にペルチエ素子を埋め込む構成をとるので、発熱する半導体装置を内部から積極的に放熱することが可能となる。また、埋め込むペルチエ素子の配列に疎密をつけることにより、一様に発熱しない半導体装置において発熱量または蓄熱量の大きい部分から積極的に放熱させることが可能となる。【０００６】
しかしながら、半導体装置では動作状態に伴って発熱量または蓄熱量の大きさと面内分布が時間とともに大きく変化する。【０００７】
特許文献２の構成にあってはペルチエ素子の配置によって放熱効率の面内分布が一義的に決まってしまうため、半導体装置の動作に全く対応できず、素子内部に熱がこもってしまうことが避けられない。【０００８】
本発明の目的は、動作に対応して放熱を積極的に行うことができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、一または複数の半導体素子を有する半導体装置において、一端が前記半導体素子の発熱部に近接した位置に配置されるとともに他端が前記発熱部の遠位側に配置された状態で前記半導体素子の内部に設けられており、前記一端と前記他端との温度差に応じて熱起電力を発生する熱電変換素子と、一端が前記発熱部に近接した位置に配置されるとともに他端が前記発熱部の遠位側に配置された状態で前記半導体素子の内部に設けられており、前記熱電変換素子にて生じた熱起電力に応じた電流が印加されることにより前記一端側から前記他端側へ熱を移動させる放熱素子と、を備えていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体素子の発熱部に近接した位置の温度に応じて積極的に発熱部から放熱させることができる。その結果、動作に対応した放熱を積極的に行うことで素子動作が安定する半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の構成を示す図。
【図２】第１実施形態において、ゼーベック素子の拡大断面図。
【図３】第１実施形態において、ペルチエ素子の拡大断面図。
【図４】第２実施形態において、一の半導体素子を互いに平行な異なる面で断面した図であり、図４（ａ）はゼーベック素子を示し、図４（ｂ）はペルチエ素子を示す。
【図５】第３実施形態の構成を示す図。
【図６】第３実施形態の構成を示す図。
【図７】第３実施形態の構成を示す図。
【図８】本発明を最小限の要素で実現した構成を示す図。
【符号の説明】
【００１２】
２０…半導体素子部、３１…ゼーベック素子（熱電変換素子）、３２…ペルチエ素子（放熱素子）、２００…半導体素子部、２０１…シリコン基板、２０２…高濃度ｎ型サブコレクタ層、２０３…ｎ型コレクタ層、２０４…選択的イオン注入コレクタ、２０５…ｎ型コレクタ層、２０６…ｐ型ベース層、２０７…ｎ型エミッタ層、２０８、２０９…素子分離層、２１０、２１１…層間絶縁層、２１２…ＤＴＩ（deep trench isolation）、２１３…シリコン酸化膜、３００…熱対応手段、３１０…ゼーベック素子、３１１…ｎ型半導体、３１２…ｐ型半導体、３１３…層間絶縁膜、３２０…ペルチエ素子、３３０…増幅回路、４００…熱対応手段、４１０…ゼーベック素子、４１１…ｎ型半導体、４１２…ｐ型半導体、４１３…層間絶縁層、４１４…電極、４２０…ペルチエ素子、４３０…増幅回路、５００…半導体装置、５０１…半導体基板、５１０…バイポーラトランジスタ、５２０…ゼーベック素子、５３０…ペルチエ素子、５４０…マルチフィンガーデバイスの発熱部
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。【００１４】
（第１実施形態）
図１は、本発明の半導体装置に係る第１実施形態の構成を示す図である。
第１実施形態においては半導体装置としてバイポーラトランジスタを例にして説明するが、これに限定されず、例えば、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)、ＳｉＬＤＭＯＳ(Silicon Laterally Diffused MOS)、化合物ＦＥＴ(Field Effect Transistor)、ＳｉＢＴ(Silicon Bipolar Transistor)、ＳｉＧｅＨＢＴ(Silicon Germanium Heterojunction Bipolar Transistor)、化合物ＨＢＴ、ＩＧＢＴなどにも本発明は適用できることはもちろんである。【００１５】
本実施形態に係る半導体装置（バイポーラトランジスタ）１００は、半導体素子として機能するための半導体素子部２００と、この半導体素子部内に内蔵されて半導体素子部の動作に応じて発せられる熱に対応するための熱対応手段３００と、を備えている。【００１６】
半導体素子部２００は、図１の断面図に示されるように、シリコン基板２０１と、高濃度ｎ型サブコレクタ層２０２と、ｎ型コレクタ層２０３と、選択的イオン注入コレクタ２０４と、ｎ型コレクタ層２０５と、ｐ型ベース層２０６と、ｎ型エミッタ層２０７と、素子分離層２０８、２０９と、層間絶縁層２１０、２１１と、を備えており、いわゆるＮＰＮ型のトランジスタの構造である。そして、このような構造において、動作時に最も発熱するのは、ＳＩＣ（選択的イオン注入コレクタ）２０４およびｎ型コレクタ層２０５である。【００１７】
熱対応手段３００は、熱電変換素子としてのゼーベック素子３１０と、放熱素子としてのペルチエ素子３２０と、ゼーベック素子３１０からの電流値に応じてペルチエ素子３２０に電流を印加する増幅回路３３０と、を備える。【００１８】
図２は、ゼーベック素子３１０の拡大断面図であり、図３はペルチエ素子３２０の拡大断面図である。【００１９】
ゼーベック素子３１０およびペルチエ素子３２０は、ｎ型コレクタ層２０３に隣接する素子分離層（ＳＴＩ；Shallow Trench Isolation）２０８に埋設されている。【００２０】
ゼーベック素子３１０およびペルチエ素子３２０は基本的に同じ構成であり、直列に接続されたｎ型半導体３１１とｐ型半導体３１２とを有し、同じ枚数のｎ型半導体３１１とｐ型半導体３１２とが交互に積層されている。そして、電気的な直列を保ちつつ接合部が一端と他端とにのみ形成されるように互い違いに一端と他端とを開放して層間絶縁膜３１３がｎ型半導体３１１とｐ型半導体３１２との層間に設けられている。【００２１】
このようなゼーベック素子３１０およびペルチエ素子３２０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｖｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成することができる。【００２２】
なお、ｎ型半導体、ｐ型半導体としては、ＳｉＧｅまたはＢｉ２Ｔｅ３が例として挙げられる。【００２３】
ＳｉＧｅを材料とした場合、シリコンプロセスと親和性が高く、ゼーベック素子およびペルチエ素子を埋設した半導体装置をワンチップ化できる。【００２４】
また、Ｂｉ２Ｔｅ３を材料とした場合、４００Ｋ近辺で最も性能が高くでるので、半導体装置の熱対応手段を構成するのに効率的で好適である。【００２５】
図２において、ゼーベック素子３１０は素子分離層（ＳＴＩ）２０８に埋設されており、一端を選択的イオン注入コレクタ２０４およびｎ型コレクタ層２０５に近位させ、他端を選択的イオン注入コレクタ２０４およびｎ型コレクタ層２０５から遠位させた状態で配設されている。そして、他端側は一定温度であることが好ましい。他端側は、熱源から遠位していることによって温度が一定となるようにしてもよく、あるいは、放熱フィンや冷媒などによって一定温度になるように冷却されてもよい。【００２６】
また、他端においてｎ型半導体３１１とｐ型半導体３１２との接続の先頭と最後尾にあたるそれぞれの端部には電極が形成され、増幅回路３３０に接続されている。【００２７】
なお、図２中においては、熱起電力の発生をわかりやすく示すために抵抗の記号を合わせて示している。【００２８】
図３において、ペルチエ素子３２０は、素子分離層（ＳＴＩ）２０８に埋設されており、一端を選択的イオン注入コレクタ２０４およびｎ型コレクタ層２０５に近位させ、他端を選択的イオン注入コレクタ２０４およびｎ型コレクタ層２０５から遠位させた状態で配設されている。【００２９】
他端においてｎ型半導体３１１とｐ型半導体３１２との接続の先頭と最後尾にあたるそれぞれの端部には電極が形成され、増幅回路３３０に接続されている。【００３０】
このとき、一端側においてはｎｐ方向に電流が流れ、他端側においてはｐｎ方向に電流が流れるように増幅回路内の直流電源がペルチエ素子３２０に接続されている。【００３１】
なお、図３中においては、電流の正負の接続をわかりやすく示すために直流電源の記号を合わせて示している。【００３２】
このような構成を備える第１実施形態の動作を説明する。
所定の信号が与えられて半導体素子部２００が動作を行う。すると、選択的イオン注入コレクタ２０４およびｎ型コレクタ層２０５に熱が生じる。生じた熱は近位しているゼーベック素子３１０の一端に瞬時に伝熱する。このようにゼーベック素子３１０の一端に伝熱して一端側が高温になる一方、他端側が一定温度に保たれている。すると、ゼーベック素子３１０の一端においてはｎｐ方向（ｎ型半導体からｐ型半導体に向かう方向）に電流が流れ、他端においてはｐｎ方向に電流が流れる熱起電力が生じる。このように生じた熱起電力による電流ｉは増幅回路３３０に入力される。【００３３】
増幅回路３３０はこの熱起電力による電流ｉを増幅してペルチエ素子３２０に電流Ｉを印加する。すると、ペルチエ素子３２０の一端側では吸熱が生じ、他端側では放熱が生じる。ペルチエ素子３２０の一端側は発熱部である選択的イオン注入コレクタ２０４およびｎ型コレクタ層２０５に近位しているところ、この発熱部からの熱が瞬時に吸収されて、発熱部の温度が下がる。【００３４】
このような構成を備える第１実施形態によれば、次の効果を奏することができる。
（１）ゼーベック素子３１０が半導体素子部のなかの発熱部に対して一端を近位させた状態で埋設されている。このようにゼーベック素子の一端が発熱部に極めて近いため、半導体素子部の発熱部でわずかでも昇温があれば、ゼーベック素子の一端と他端とで温度差が生じる。すると、すぐにゼーベック素子に熱起電力が生じる。この熱起電力によりペルチエ素子に電流を印加して発熱部の熱を放熱させることができる。このように発熱部の昇温に対して鋭敏であるため、半導体素子の動作にすぐに反応して放熱させ、半導体内に蓄熱することが防止される。【００３５】
（２）ペルチエ素子３２０の一端が半導体素子部の発熱部に近位して配置されているので、ペルチエ素子３２０による吸熱によって瞬時に発熱部が冷却され、半導体素子の蓄熱を防止することができる。【００３６】
（第２実施形態）
次に、本発明の第２実施形態について図４を参照して説明する。【００３７】
図４（ａ）と図４（ｂ）とは、一の半導体素子を互いに平行な異なる面で断面した図であり、図４（ａ）はゼーベック素子を示し、図４（ｂ）はペルチエ素子を示す。【００３８】
第２実施形態においても、熱対応手段４００として、熱電変換素子（ゼーベック素子）４１０と、放熱素子（ペルチエ素子）４２０と、増幅回路４３０と、を備えている。【００３９】
第２実施形態においては、シリコン基板２０１にＤＴＩ（deep trench isolation）２１２が複数本形成され、これらＤＴＩ ２１２にｎ型半導体４１１とｐ型半導体４１２とが交互に埋め込まれている。【００４０】
なお、ＤＴＩ ２１２の内壁とｎ型半導体４１１／ｐ型半導体４１２との間には層間絶縁層４１３が介在配置されている。【００４１】
そして、ｎ型半導体４１１とｐ型半導体４１２とが直列に接続されるように上部と下部に金属電極４１４が設けられている。【００４２】
上部の電極４１４の上にシリコン酸化膜２１３が配置され、ＳＯＩ（Silicon on Insulator）基板が形成される。これにより、ゼーベック素子４１０とペルチエ素子４２０とが埋め込まれたＳＯＩ基板が得られる。そして、ゼーベック素子４１０およびペルチエ素子４２０の直上においてＳＯＩ層の上に残りの半導体素子部を形成する。特に、発熱部である選択的イオン注入コレクタ２０４およびｎ型コレクタ層２０５がゼーベック素子４１０およびペルチエ素子４２０の直上にくるように配置する。【００４３】
なお、第１実施形態と同様に、ゼーベック素子４１０に生じた熱起電力による電流は増幅回路４３０に入力され、増幅回路４３０からの直流電流はペルチエ素子４２０に印加される。【００４４】
このような構成によれば、シリコン基板２０１に埋設されたゼーベック素子４１０およびペルチエ素子４２０の直上に半導体素子の発熱部（選択的イオン注入コレクタ２０４およびｎ型コレクタ層２０５）が形成されているので、発熱部とゼーベック素子４１０およびペルチエ素子４２０とが極めて近接する。よって、上記第１実施形態と同様の作用効果を奏する。【００４５】
（第３実施形態）
次に、本発明の第３実施形態について図５、図６、図７を参照して説明する。【００４６】
第３実施形態に係る半導体装置５００は、本発明をマルチフィンガータイプのトランジスタに適用した場合を示す例である。【００４７】
図５では、一の半導体基板５０１に多数のバイポーラトランジスタ５１０が行列をなして配置されている。このような場合にあっても、図５に示すように、チップ内において複数のゼーベック素子５２０およびペルチエ素子５３０の組を所定の位置に配設する。【００４８】
このような構成によれば、広い範囲での半導体素子の動作に対して能動的放熱が可能となるので、チップ内において局所的に蓄熱されるなど温度の不均一な偏りを防止し、全体を適切な温度に管理することができる。【００４９】
上記第３実施形態のごとく多数の半導体素子と多数の熱対応手段とを組み合わせる場合には、マルチセルデバイスの動作の特徴に合わせて、発熱が大きいと想定される部分に集中的に熱対応手段を配置するなど、熱対応手段の配置に粗密をつけることが好ましい。【００５０】
配置密度の高い低いについては特に数値等で限定するものではないが、平面的に見たときに配置に粗密が生じている状態であれば、本発明の趣旨に入る。【００５１】
ここで、図６、図７は、細長い形状のフィンガー５４０を複数有するマルチフィンガーデバイスにおいて、前記実施形態で説明したペルチエ素子（放熱素子）５３０およびゼーベック素子（熱電変換素子）５２０を所定位置に配置した様子を示す図である。５４０は、フィンガーとなるゲートであり、マルチフィンガーデバイスの発熱部を表す。【００５２】
図６では前記第１実施形態にて説明したペルチエ素子（放熱素子）およびゼーベック素子（熱電変換素子）の配置を適用し、図７では前記第２実施形態にて説明したペルチエ素子（放熱素子）およびゼーベック素子（熱電変換素子）の配置を適用している。【００５３】
長い形状のフィンガー５４０を複数本有する半導体装置においては、中央の領域で発熱が多く昇温しやすいため、図６、図７に示すように、中央の領域に集中的にペルチエ素子５３０およびゼーベック素子５２０を配置した構成とする。【００５４】
このような構成によれば、広い範囲での半導体素子の動作に対して能動的放熱が可能となり、特に、発熱が大きい領域において集中的に放熱を行うので、チップ内において局所的に蓄熱されるなど温度の不均一な偏りを防止し、全体を適切な温度に管理することができる。【００５５】
なお、ゼーベック素子５２０とペルチエ素子５３０とは一対一の組でなくてもよく、複数のゼーベック素子５２０から得られる電流によってペルチエ素子５３０を駆動させてもよい。【００５６】
あるいは、一のゼーベック素子５２０を温度モニターとし、複数のペルチエ素子５３０の動作を制御してもよい。【００５７】
なお、本発明は上記実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えうることはもちろんである。【００５８】
上記実施形態においては、ゼーベック素子とペルチエ素子との間に増幅回路を備え、ゼーベック素子からの電流を増幅回路に入力させるとともに増幅された直流電流をペルチエ素子に印加する構成としたが、増幅回路は必須の要素ではなく無くてもよい。【００５９】
すなわち、図８に示すように、放熱素子（ペルチエ素子）３２と熱電変換素子（ゼーベック素子）３１とが半導体素子部２０に埋設されており、放熱素子（ペルチエ素子）３２が熱電変換素子（ゼーベック素子）３１からの電流に相関して駆動される構成であればよい。【００６０】
このとき、熱電変換素子（ゼーベック素子）３１からの電流をそのまま放熱素子（ペルチエ素子）３２の入力としてもよい。【００６１】
本発明においては、ゼーベック素子３１の一端が発熱部に極めて近位しているため非常に大きな温度が得られる。これにより、ゼーベック素子３１によって大きな起電力が得られるので、ペルチエ素子３２にそのままゼーベック素子３１からの電流を印加しても十分な冷却効果を奏することができる。すると、増幅回路等の複雑な構成を必要とすることなく、能動的かつ効果的に半導体素子を冷却できるという画期的な効果を奏する。【００６２】
または、熱電変換素子（ゼーベック素子）と放熱素子（ペルチエ素子）との間に温度制御部を設け、この温度制御部は、熱電変換素子からの電流によって半導体素子の発熱部における昇温を検出する昇温検出部と、この昇温検出部による昇温検知に基づいて放熱素子（ペルチエ素子）に印加する電流を制御する電流制御部と、によって構成してもよい。【００６３】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【００６４】
この出願は、２００８年３月２６日に出願された日本出願特願２００８−０８０７４３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００６５】
本発明は、半導体装置に利用できる。特に発熱が大きい半導体装置に好適である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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2009119175.tif 000012
2009119175.tif 000013
2009119175.tif 000014
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