(57)【要約】  半導体基板上の不揮発性メモリデバイスは、半導体ベースと、電荷ストレージ層スタック、制御ゲート、ソースおよびドレイン領域、ならびにソース領域とドレイン領域との間におけるチャネルを有するプログラム可能メモリトランジスタとを有する。電荷ストレージ層スタックは、第１絶縁層（９）、トラップ層（１０）、および第２絶縁層（１１）を有する。第１絶縁層はチャネル上に、トラップ層は第１絶縁層上に、第２絶縁層はトラップ層上に位置する。次に、制御ゲートは電荷ストレージ層スタック上に配置する。電荷ストレージ層スタックは、電荷キャリアのトンネル現象によりチャネルからｈｉｇｈ−Ｋ材料で構成した第１絶縁層を通過した電荷をトラップ層内にトラップするよう構成する。ｈｉｇｈ−Ｋ材料は、電子のバリヤ高さエネルギーと正孔のバリヤ高さエネルギーの差が、二酸化シリコンにおける電子のバリヤ高さエネルギーと正孔のバリヤ高さエネルギーの差と比べて比較的小さい。
2009512211.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上における不揮発性メモリデバイスにおいて、
半導体ベース層および少なくとも１個のプログラム可能メモリトランジスタを備え、
前記プログラム可能メモリトランジスタは、電荷ストレージ層および制御ゲートを有し、
前記半導体ベース層は、ソース領域およびドレイン領域、ならびにソース領域とドレイン領域との間に位置する電流搬送チャネル領域を有し、
前記電荷ストレージ層は、第１絶縁層、電荷トラップ層、および第２絶縁層を有し、前記第１絶縁層を前記電流搬送チャネル領域上に、前記電荷トラップ層を前記第１絶縁層上に、前記第２絶縁層を前記電荷トラップ層上に配置し、
前記制御ゲートを電荷ストレージ層上に配置し、
前記電荷ストレージ層は、電荷キャリアの直接トンネリングによって、電流搬送チャネル領域から前記第１絶縁層を通過してきた電荷トラップ層内に電荷をトラップするように構成し、
前記第１絶縁層は、ｈｉｇｈ−Ｋ材料であって、電子のバリヤ高さと正孔のバリヤ高さのエネルギー準位差が二酸化ケイ素における電子のバリヤ高さと正孔のバリヤ高さのエネルギー準位差と比べて相対的に小さい該ｈｉｇｈ−Ｋ材料を有するものとした、
ことを特徴とする不揮発性メモリデバイス。
【請求項２】
プログラム可能メモリトランジスタを、ディプレッション型トランジスタとした、請求項１に記載の不揮発性メモリデバイス。
【請求項３】
第１絶縁層に用いるｈｉｇｈ−Ｋ材料は、比較的広い組成範囲を有し、組成変化の関数としてｈｉｇｈ−Ｋ材料のバリヤ高さ特性を変化および／または調整できる構成とした、請求項１または２に記載の不揮発性メモリデバイス。
【請求項４】
第１絶縁層に用いるｈｉｇｈ−Ｋ材料は、ハフニウムシリケート(Ｈｆ1-xＳｉxＯ2)を含むものとした、上の請求項１〜３のいずれか一項に記載の不揮発性メモリデバイス。
【請求項５】
電子のバリヤ高さと正孔のバリヤ高さを、Ｈｆ1-xＳｉxＯ2化合物におけるハフニウム含有量に対するシリコン含有量ｘ（０≦ｘ≦１）を変化させることによって、変化および調整する、請求項４に記載の不揮発性メモリデバイス。
【請求項６】
ハフニウムシリケート化合物を、窒化ハフニウムシリケート(Ｈｆ1-xＳｉxＯ2(Ｎ))とした、請求項４または５に記載の不揮発性メモリデバイス。
【請求項７】
第１絶縁層に用いるハフニウムシリケート化合物は、約ｘ＝０．６９〜約ｘ＝０．９０の範囲におけるケイ素含有量を有する、請求項４〜６のうちいずれか一項に記載の不揮発性メモリデバイス。
【請求項８】
第１絶縁層に用いるハフニウムシリケート化合物は、約ｘ＝０．７７のケイ素含有量を有する、請求項４〜７のうちいずれか一項に記載の不揮発性メモリデバイス。
【請求項９】
電子のバリヤ高さを約２．５ｅＶ〜３．１ｅＶの範囲とし、正孔のバリヤ高さを約３．０ｅＶ〜３．６ｅＶの範囲とした、請求項４〜８のうちいずれか一項に記載の不揮発性メモリデバイス。
【請求項１０】
第１絶縁層に用いるｈｉｇｈ−Ｋ材料は、Ｋ≒４〜Ｋ≒８の範囲のＫ値とした、請求項４〜９のうちいずれか一項に記載の不揮発性メモリデバイス。
【請求項１１】
第２絶縁層は第２ｈｉｇｈ−Ｋ材料を含むものとし、この第２ｈｉｇｈ−Ｋ材料は、第１絶縁層のｈｉｇｈ−Ｋ材料のＫ値とほぼ等しい、または大きいＫ値を有するものとした、請求項１〜１０のうちいずれか一項に記載の不揮発性メモリデバイス。
【請求項１２】
第２絶縁層に用いる第２ｈｉｇｈ−Ｋ材料は、ハフニウムシリケート(Ｈｆ1-xＳｉxＯ2)を含むものとした、請求項１１に記載の不揮発性メモリデバイス。
【請求項１３】
第２ｈｉｇｈ−Ｋ材料のハフニウムシリケート(Ｈｆ1-xＳｉxＯ2)のケイ素含有量は、第１絶縁層のｈｉｇｈ−Ｋ材料におけるシリコン含有量よりも低いものとした、請求項１２に記載の不揮発性メモリデバイス。
【請求項１４】
第２ｈｉｇｈ−Ｋ材料のハフニウムシリケート(Ｈｆ1-xＳｉxＯ2)のシリコン含有量は約ｘ＝０．４７とした、請求項１２または１３に記載の不揮発性メモリデバイス。
【請求項１５】
第２ｈｉｇｈ−Ｋ材料は、ＺｒＯ2およびそのシリケート(ケイ酸塩)、ＨｆＯ2, Ｔａ2Ｏ5，Ａｌ2Ｏ3, ＨｆxＡｌyＯzおよびＸ-ＳｃＯ3（ただしＸ=Ｇｄ,ＤｙまたはＬａのうちの一つとする）のうちの一つを含むものとした、請求項１１に記載の不揮発性メモリデバイス。
【請求項１６】
第１絶縁層は、約２ｎｍ〜約６ｎｍの範囲における層厚を有するものとした、請求項４〜１５のうちいずれか一項に記載の不揮発性メモリデバイス。
【請求項１７】
半導体基板上に不揮発性メモリデバイスを製造する方法であって、
半導体ベース層および少なくとも１個のプログラム可能メモリトランジスタを備え、
前記プログラム可能メモリトランジスタは、電荷ストレージ層および制御ゲートを有し、
前記半導体ベース層は、ソース領域およびドレイン領域、ならびにソース領域とドレイン領域との間に位置する電流搬送チャネル領域を有し、
前記電荷ストレージ層は、第１絶縁層、電荷トラップ層、および第２絶縁層を有し、前記第１絶縁層を前記電流搬送チャネル領域上に、前記電荷トラップ層を前記第１絶縁層上に、前記第２絶縁層を前記電荷トラップ層上に配置し、
前記制御ゲートを電荷ストレージ層上に配置し、
前記電荷ストレージ層は、電荷キャリアの直接トンネリングによって、電流搬送チャネル領域から前記第１絶縁層を通過してきた電荷トラップ層内に電荷をトラップするように構成した不揮発性メモリデバイスを製造する方法において、
プログラム可能メモリトランジスタを形成するステップと、
前記第１絶縁層としてｈｉｇｈ−Ｋ材料を堆積するステップであって、このｈｉｇｈ−Ｋ材料は、二酸化ケイ素における電子および正孔のバリヤ高さと比べて、電子のバリヤ高さおよび正孔のバリヤ高さが比較的改善された対称性を有するものとしたｈｉｇｈ−Ｋ材料堆積ステップと
を有することを特徴とする不揮発性メモリデバイスの製造方法。
【請求項１８】
請求項１７に記載の半導体基板上に不揮発性メモリデバイスを製造する方法において、さらに、プログラム可能メモリトランジスタとしてディプレッション型トランジスタを設けるステップを有するものとした方法。
【請求項１９】
請求項１〜１６のうちいずれか一項に記載の少なくとも１個の不揮発性メモリデバイスを有することを特徴とするメモリデバイスアレイ。
【請求項２０】
前請求項１〜１６のうちいずれか一項に記載の少なくとも１個の不揮発性メモリデバイスを有することを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリデバイスに関するものである。さらに、本発明は不揮発性メモリデバイスの製造方法に関するものである。また、本発明は不揮発性メモリデバイスを少なくとも１個有する半導体デバイスに関するものでもある。
【背景技術】
【０００２】
次世代不揮発性半導体メモリは、第１の底部側絶縁層と第２の頂部側絶縁層との間に位置する電荷トラップ層により構成される電荷ストレージ層を使用することが予想されている。そのような電荷ストレージ層は、底部側二酸化ケイ素層、電荷をトラップする窒化ケイ素層、および頂部側二酸化ケイ素層を有し、ＯＮＯスタックとしても知られている。電荷ストレージ層としてこのようなＯＮＯスタックをベースにする半導体メモリデバイスは、よくＳＯＮＯＳ（Semiconductor Oxide-Nitride-Oxide Semiconductor）メモリデバイスと称される。
【０００３】
これらＯＮＯスタックを有する不揮発性半導体デバイスにおいては、電荷は、電流搬送チャネルから電子が底部側二酸化ケイ素層（トンネル酸化物層）を通過して窒化ケイ素層に移動する直接トンネリングのメカニズム（ファウラー−ノルドハイム(Fowler-Nordheim)理論）によって、窒化ケイ素層に蓄積することができる。
【０００４】
窒化ケイ素層の電荷トラップ特性は、トンネル酸化物層の層厚を小さくすることを可能にし、結果としてより低いプログラミング／消去電圧が得られる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
不利なことに、ｎ型ＭＯＳのＳＯＮＯＳメモリデバイス（ｎ型チャンネルをベースとする）は、読み出し阻害を受けまた低品質データ保持能力が低いという問題がある。
【０００６】
読み出し阻害は、いわゆる消去飽和効果と密接に関係する。電荷トラップ層中での電荷（電子）の消去は、底部側絶縁層を経る正孔のトンネリングと電荷トラップ層における電子とトンネル正孔の再結合によってなされる。消去飽和効果によると、頂部側絶縁層からの寄生電子流が発生し、比較的大きな電流が底部側および頂部側絶縁層に流れ、底部側および頂部側の絶縁層を劣化させる。メモリデバイスの寿命にわたって、消去操作は絶縁膜中に蓄積する欠陥（いわゆるディープトラップ）を生ずる。結果として、閾値電圧のレベルは、メモリデバイスのメモリ状態、またはビット値を規定するものであり（メモリデバイスの実際の電圧が閾値電圧より低いか高いかに基づいて、「０」または「１」になる）、デバイスの寿命にわたり徐々に増加する傾向がある。  明らかに、消去で誘発される閾値電圧の変化はメモリデバイスでの読み出しに悪影響を与える。
【０００７】
ＳＯＮＯＳメモリにおける他の問題点はデータ保持品質に関するものである。電荷ストレージ層中に電荷を保持するため、絶縁層によるエネルギーバリヤは、より長い期間にわたり電荷トラップ層中に電荷を保持するよう十分高くなければならない。しかし二酸化ケイ素絶縁層を用いるＳＯＮＯＳメモリデバイスにおいては、プログラム／消去操作を使用可能にするため、底部側層の層厚は厳密に約２ｎｍに制限されている。底部側絶縁層の層厚を小さくすると、電荷の保持は最適にならない。このようにして前述の保持能力を改善するため、電荷トラップ層に対する電荷輸送は依然直接トンネリングのメカニズムに依拠しなければならないが、設計段階では、比較的厚い底部側二酸化ケイ素層を画定することが望ましい。しかし、ＳＯＮＯＳメモリデバイス中の底部側二酸化ケイ素層を増大する場合、プログラミングは依然可能であることが観測されるが、消去は底部側絶縁層を通過する（電子よりも）正孔の輸送に基づき、また正孔トンネリングのバリヤ高さは電子のバリヤ高さより高いという事実によって、消去は事実上不可能になる。
【０００８】
本発明の目的は、読み出し阻害およびデータ保持能力という双方の問題を改善することにある。
【課題を解決するための手段】
【０００９】
本発明は、半導体基板上の不揮発性メモリデバイスに関するものであり、
半導体ベース層および少なくとも１個のプログラム可能メモリトランジスタを備え、
前記プログラム可能メモリトランジスタは、電荷ストレージ層および制御ゲートを有し、
前記半導体ベース層は、ソース領域およびドレイン領域、ならびにソース領域とドレイン領域との間に位置する電流搬送チャネル領域を有し、
前記電荷ストレージ層は、第１絶縁層、電荷トラップ層、および第２絶縁層を有し、前記第１絶縁層を前記電流搬送チャネル領域上に、前記電荷トラップ層を前記第１絶縁層上に、前記第２絶縁層を前記電荷トラップ層上に配置し、
前記制御ゲートを電荷ストレージ層上に配置し、
前記電荷ストレージ層は、電荷キャリアの直接トンネリングによって、電流搬送チャネル領域から前記第１絶縁層を通過してきた電荷トラップ層内に電荷をトラップするように構成し、
前記第１絶縁層は、ｈｉｇｈ−Ｋ材料であって、電子のバリヤ高さと正孔のバリヤ高さのエネルギー準位差が二酸化ケイ素における電子のバリヤ高さと正孔のバリヤ高さのエネルギー準位差と比べて相対的に小さい該ｈｉｇｈ−Ｋ材料を有するものとした、
ことを特徴とする。
【発明の効果】
【００１０】
有利なことに、本発明によって比較的厚い底部側絶縁層を用いることができるようになり、それによって電荷トラップ層中での電荷保持能力が改善される。同時に、正孔トンネリングのバリヤ高さのエネルギー準位が減少するから、正孔トンネリングのメカニズムによって、より厚い底部側絶縁層を通過し電荷トラップ層に蓄積された電荷の消去能力も維持することができる。これによって低い読み出し電圧での使用が可能となり、それゆえ読み出し阻害効果の減少が得られる。
【００１１】
さらに、本発明は、半導体基板上に、半導体ベース層および上述のような少なくとも１個のプログラム可能メモリトランジスタを有する不揮発性メモリデバイスを製造する方法に関するものでもあり、前記第１絶縁層としてｈｉｇｈ−Ｋ材料を堆積するステップであって、このｈｉｇｈ−Ｋ材料は、二酸化ケイ素における電子および正孔のバリヤ高さと比べて、電子のバリヤ高さおよび正孔のバリヤ高さが比較的改善された対称性を有するものとしたｈｉｇｈ−Ｋ材料堆積ステップと
を有することを特徴とする。
【００１２】
本発明は、さらに、上述のような不揮発性メモリデバイスを少なくとも１個有するメモリアレイに関するものでもある。
【００１３】
さらまた、本発明は上述のような不揮発性メモリデバイスを少なくとも１個有する半導体デバイスに関するものである。
【００１４】
本発明を教示するために、本発明による方法およびデバイスの一実施例を以下に説明する。当業者には、本発明の他のおよび等価な実施例を、本発明の主精神から逸脱することなく想到し実施することができるであろう。本発明の範囲は添付特許請求の範囲によってのみ限定される。
【発明を実施するための最良の形態】
【００１５】
図１は、電荷ストレージ層スタックを有する不揮発性メモリデバイスの一実施例を図式的に示す。
【００１６】
例示した不揮発性メモリデバイスのこの実施例は、半導体基板２上における平面的２トランジスタ構造１である。このトランジスタ構造１は、アクセストランジスタＴ１とプログラム可能メモリトランジスタＴ２とを有する。
【００１７】
アクセストランジスタＴ１は、第１ソース／ドレイン領域３ａ、第２ソース／ドレイン領域３ｂ、アクセスゲートＡＧ４、スペーサ５を有する。アクセスゲートＡＧ４は、第１、第２のソース／ドレイン領域３ａ，３ｂ間のチャネル領域Ｃ１にオーバーラップするように規定する。スペーサ５は、アクセスゲート材料４の側壁をカバーするように規定する。本発明に関し、アクセストランジスタ、その詳細な特徴、プログラム可能メモリトランジスタＴ２に関する形態は、これに限定しない単なる一例としてのみ示し、本発明に関するものではなく、これ以上説明しないことに留意されたい。
【００１８】
プログラム可能メモリトランジスタＴ２は、制御ゲートＣＧ、第２ソース／ドレイン領域３ｂ、および第３ソース／ドレイン領域３ｃを有する。制御ゲートＣＧは、第２ソース／ドレイン領域３ｂと第３ソース／ドレイン領域３ｃと間における第２チャネル領域Ｃ２にオーバーラップするように規定する。制御ゲートＣＧは、電荷ストレージ層スタックＣＴ、およびゲート材料６を有する。さらに、制御ゲートＣＧは、ゲート材料６の頂面上に接点層７を有するものとすることができる。スペーサ８は制御ゲートＣＧの側壁をカバーする。ゲート材料６は、例えば（不純物をドープした）多結晶シリコンとすることができる。接点層７は、例えば（不純物をドープした）多結晶シリコン、ケイ素化合物または金属とすることができる。
【００１９】
電荷ストレージ層スタックＣＴは、底部側の絶縁層９、電荷トラップ層１０および頂部側の絶縁層１１を有する。
【００２０】
関連技術では、電荷ストレージ層ＣＴは、底部側の絶縁層９としての二酸化ケイ素層、電荷トラップ層１０としての窒化ケイ素層、頂部側の絶縁層１１としての二酸化ケイ素層を有し、ＯＮＯスタックとしても知られている。それゆえ、このようなＯＮＯスタックに基づく半導体メモリデバイスは、ＳＯＮＯＳ不揮発性メモリデバイスとして知られている。
【００２１】
図２は、従来技術であるＳＯＮＯＳメモリデバイスのエネルギーバリヤを図式的に示す。
【００２２】
この図は、水平方向では、第２チャネル領域Ｃ２および電荷ストレージ層スタックＣＴにおける各層９，１０，１１の位置を垂直方向バーとして示す。垂直方向に、エネルギー準位を図式的に示す。伝導帯の準位ｂ１と価電子帯の準位ｂ２を示す。各バーの高さはスタックにおける各層９，１０，１１の相対的エネルギー準位を示し、各バーの幅は各層の厚さを表す。上向き矢印は電子のバリヤ高さ（ｂ１に対する）を、下向き矢印は正孔のバリヤ高さ（ｂ２に対する）を示す。
【００２３】
ＳＯＮＯＳメモリデバイス１のＯＮＯ層スタック９，１０，１１では、トンネル現象（トンネリング）で、第２チャンネル領域Ｃ２から底部側の二酸化ケイ素の層９を経て窒化ケイ素の電荷トラップ層１０に達する電子にとって、バリヤ高さは約３．１ｅＶである。正孔のバリヤ高さは４ｅＶ〜５ｅＶ間の値、典型的には約４．８ｅＶである。頂部側の絶縁層は二酸化ケイ素層１１であるので、バリヤ高さは基本的には底部側の二酸化ケイ素層９と同一である。
【００２４】
明らかに、（窒化ケイ素）電荷トラップ層１０のエネルギー準位は、底部側の絶縁層９および頂部側の絶縁層１１のエネルギー準位より若干低くし、電荷トラップ層からの（自然発生的な）電荷漏れを防ぐ。
【００２５】
上述のように、底部側の二酸化ケイ素層９の厚さは、それぞれ電子と正孔によるプログラミングおよび消去性能間の妥協により決まり、電荷保持能力としては最適ではない。従来技術におけるＳＯＮＯＳメモリデバイスの信頼性改善（すなわち電荷保持の改善）は、底部側の二酸化ケイ素層９の厚さを厚くすることによって可能である。
【００２６】
例えば、従来技術のＳＯＮＯＳメモリデバイスでは、底部側の二酸化ケイ素層９は、典型的には２．０ｎｍの厚さである。データ保持能力の改善のためには、酸化膜の層厚を３．０ｎｍまで増大させることが望ましい。しかし、このことは、正孔トンネリングによる消去操作に比較的強い影響を及ぼしてしまう。一方、電子および正孔のバリヤ高さ準位における非対称性のため、電子のトンネリングによるプログラミングはわずかに影響を受けるだけである。
【００２７】
電子および正孔のバリヤ高さ間における非対称性の低減は、より薄い底部側の絶縁層におけるプログラミングおよび消去の双方を可能にすると考えられる。
【００２８】
図３は、本発明ＳＯＮＯＳメモリデバイスにおけるエネルギーバリヤを図式的に示す。
【００２９】
本発明においては、少なくとも、底部側の二酸化ケイ素層を、以下に詳述するｈｉｇｈ−Ｋ材料に置き換える。
【００３０】
少なくとも底部側の層としてのｈｉｇｈ−Ｋ材料は、二酸化ケイ素における電子および正孔のバリヤ高さと比べて電子および正孔のバリヤ高さの対称性を比較的改善するように選択する、換言すれば、ｈｉｇｈ−Ｋ材料は、その電子トンネリングのためのバリヤ高さおよび正孔トンネリングのバリヤ高さが、二酸化ケイ素における電子および正孔のバリヤ高さよりも低く、約３０％以下ほど低くなるよう選択する。バリヤ高さの対称性を改善した結果、底部側のｈｉｇｈ−Ｋ材料層の厚さを比較的増大することによりデータ保持能力は有利に改善されるとともに、正孔の比較的低いバリヤ高さにより電荷消去は依然として可能である。
【００３１】
ｈｉｇｈ−Ｋ材料を選んでも電荷トラップ層からの電荷漏れを防ぐ上で電子にとってバリヤ高さが低すぎるものではないことに留意されたい。
【００３２】
さらに、このようなｈｉｇｈ−Ｋ材料は、比較的広い組成範囲を有するよう選択することができ、これにより組成の関数としてのｈｉｇｈ−Ｋ材料の関連特性（例えば、物理的、化学的、電気的）の変化や調節を可能にする。
【００３３】
一実施例では、電荷ストレージ層スタックにおける底部側の絶縁層９はハフニウムシリケートを含む。ハフニウムシリケート化合物は、化学量論的組成（ＨｆＳｉＯ4 ）または非化学量論的組成（ＨｆＳｉＯと表される）のどちらかをとり得る。説明を分かり易くするために、以下に、双方の組成とも化学量論的組成で示す。
【００３４】
このＨｆＳｉＯ化合物における電子または正孔のバリヤ高さの大きさはＨｆＳｉＯ化合物中のシリコン含有量によって変化、調整することができる。
【００３５】
他の一実施例では、ｈｉｇｈ−Ｋ材料を窒化ＨｆＳｉＯ4(Ｎ)とし、ｈｉｇｈ−Ｋ材料中の欠陥を窒素によってデコレーションすることにより、底部側における絶縁層９の品質（すなわち、物理的／化学的安定性）を改善する。さらに、ＨｆＳｉＯ4 層の窒化物形成は有利に正孔トンネリングのバリヤ高さをより一層下げ、電子トンネリングのバリヤ高さ準位に近づけ、電子および正孔のバリヤ高さをより一層対称的にすることが観測される。繰り返すが、窒化ハフニウムシリケート化合物は化学量論的、または非化学量論的組成のどちらか一方の組成とすることができることに留意すべきである。以下では、双方の組成を化学量論的化合物で示す。
【００３６】
もっと詳しく言えば、ハフニウムシリケートのＳｉ含有量を変化させることによって、シリコン含有量が約ｘ＝０．７７のときＨｆ1-xＳｉxＯ2（０≦ｘ≦１）の電子のバリヤ高さは、約２．５ｅＶ〜約３．１ｅＶの範囲内で、正孔のバリヤ高さは約３．０ｅＶ〜約３．６ｅＶの範囲内である。（ただし、Ｈｆ1-xＳｉxＯ2 はＳｉ含有量が可変な化学量論的化合物の性質を示すものでであるが、本発明においてはＳｉ含有量が可変であるこの化合物は非化学量論的化合物の場合もありうることに留意されたい。）
【００３７】
（窒化）ハフニウムシリケート化合物中のＳｉ含有量が低いほど、電子のバリヤ高さはより低くなり、正孔のバリヤ高さはより高くなる。
【００３８】
このＨｆ1-xＳｉxＯ2層のＫ値は（シリコン含有量ｘ≒０．７７として）約Ｋ≒６である。（二酸化ケイ素ではＫ≒４である。）使用中に、主に底部側の（窒化）ハフニウムシリケート絶縁層を横断して電位が加わるようにするために、頂部側の絶縁層１１は同等またはそれより大きいＫ値にすることができる。
【００３９】
このようにして、本発明によるＳＯＮＯＳメモリデバイスでは頂部側の絶縁層１１は、底部側の絶縁層９のＫ値より大きいＫ値を有するｈｉｇｈ−Ｋ材料で構成することができる。
【００４０】
ある実施例では、頂部側のｈｉｇｈ−Ｋ材料は、Ｓｉ含有量ｘ≒０．４７のＨｆ1-xＳｉxＯ2とする。この化合物のＫ値は約Ｋ≒１２である。この場合も、頂部側ｈｉｇｈ−Ｋ材料を窒化することができる。
【００４１】
例えば、ｈｉｇｈ−Ｋ絶縁層を有する電荷ストレージ層スタックを備えるＳＯＮＯＳメモリデバイスは、シリコン含有量がｘ≒０．６０〜ｘ≒０．９０の範囲における値で、厚さが約２ｎｍ〜約６ｎｍの底部側Ｈｆ1-xＳｉxＯ2(Ｎ)層９と、厚さが約４ｎｍ〜約１０ｎｍの窒化ケイ素電荷トラップ層１０とを有する構成とする。頂部側絶縁層１１は、底部側ｈｉｇｈ−Ｋ層と同等またはそれより大きいＫ値を有し、層厚もより厚いＨｆ1-xＳｉxＯ2(Ｎ)層とすることができる。頂部側絶縁層１１に用いる他のｈｉｇｈ−Ｋ材料としては、例えばＺｒＯ2およびそのシリケート(ケイ酸塩)、ＨｆＯ2, Ｔａ2Ｏ5、Ａｌ2Ｏ3, ＨｆxＡｌyＯz、およびＸ-ＳｃＯ3（Ｘ=Ｇｄ,ＤｙまたはＬａ）も使用することができる。ただし、選択したｈｉｇｈ−Ｋ材料のバリヤ高さは、電荷漏れを防ぐために、低すぎないようにすることに留意されたい。
【００４２】
Ｈｆ0.23Ｓｉ0.77Ｏ2(Ｎ)のようなｈｉｇｈ−Ｋ材料を使用する結果、従来技術の二酸化ケイ素層（Ｋ≒4）と比べて、所定印加電位下では、底部側Ｈｆ0.23Ｓｉ0.77Ｏ2(Ｎ)層９の両側に加わる電界は、同一厚さの二酸化ケイ素層の両側に加わる電界よりも小さくなる。したがって、本発明のＳＯＮＯＳメモリデバイスではトンネル電流がより少なくなる。しかし、同一厚さの二酸化ケイ素層のバリヤ高さと比べてとくに正孔バリヤ高さが比較的大きく低減したことにより、消去効率の改善は、ＨｆＳｉＯ4(Ｎ)層の方が二酸化ケイ素層より閾値電圧（ＶＴ）窓を比較的大きくすることができる。本明細書ではこの閾値電圧窓を、プログラミング電圧Ｖｐと消去電圧Ｖｅ間の差として定義する。
【００４３】
より大きいＶＴ窓を使用することにより、底部側Ｈｆ1-xＳｉxＯ2(Ｎ)絶縁層の層厚を増大し、電荷トラップ層の保持能力も改善することができる。
【００４４】
図４は保持時間の関数としての正規化閾値電圧窓を示す。
【００４５】
図４では、厚さ２．２ｎｍの底部側二酸化ケイ素層９を有するＳＯＮＯＳメモリデバイスと、厚さ４．０ｎｍの（窒化）Ｈｆ0.23Ｓｉ0.77Ｏ4を有するＳＯＮＯＳメモリデバイスとを比較して示す。水平方向に保持時間をプロットしている。垂直方向に正規化閾値電圧窓ΔＶＴをプロットしている。各ＳＯＮＯＳメモリデバイス（それぞれ底部側絶縁層９として二酸化ケイ素層またはＨｆＳｉＯ層を有する）において、ＶＴ窓をＶＴ窓の初期値に対して正規化する。
【００４６】
二酸化ケイ素層９をもつＳＯＮＯＳメモリデバイスに対して、ΔＶＴを破線でプロットしている。ハフニウムシリケートをベースにしたＳＯＮＯＳメモリデバイスのΔＶＴを実線でプロットしている。保存時間１０年にいたる両曲線の外挿を一点鎖線でプロットしている。図４に示すように、時間の経過につれ、どちらのタイプのＳＯＮＯＳメモリデバイスでもΔＶＴは徐々に減少する。外挿保持時間が１０年にいたると二酸化ケイ素層９では４５％、Ｈｆ0.23Ｓｉ0.77Ｏ2層９では７５％の窓となる。
【００４７】
図５は、エンハンスメント型トランジスタＳＯＮＯＳメモリデバイスの耐久性を示す。
【００４８】
図５では、厚さ４．０ｎｍの底部側Ｈｆ0.23Ｓｉ0.77Ｏ2 誘電層９を有するＳＯＮＯＳメモリデバイスの耐久性測定を示す。このＳＯＮＯＳメモリデバイスは、エンハンスメント型トランジスタ、すなわちゲート電圧が０ボルトのとき、デバイスのドレイン電流がなく、デバイスはオフ状態になるものである。
【００４９】
図５のプロット中で、プログラミングの閾値電圧Ｖｔｐと消去の閾値電圧Ｖｔｅはプログラミング／消去サイクルＰＥの回数の関数として示す。プログラミング電圧Ｖｐの大きさは０．５ｍｓで１２Ｖである。消去電圧Ｖｅの大きさは０．５ｍｓで−１３Ｖである。図示のように、プログラミングの閾値電圧Ｖｔｐはおよそ５Ｖであり、消去の閾値電圧Ｖｔｅは約２．５Ｖであり、後者は約３．５Ｖの高読み出し電圧の使用が必要である。
【００５０】
図５に示すような条件を有する多くの用途では、約３．５Ｖの読み出し電圧を得るためにブースター回路を適用することに留意されたい。低電力用途では特に、このことは不利である。
【００５１】
図５に示すように、プログラミングの閾値電圧Ｖｔｐと消去の閾値電圧Ｖｔｅは、既に説明した消去飽和効果により、プログラミング／消去サイクルの回数とともに徐々に増加する。しかし、ＶＴ窓は約２．５Ｖから約１．８Ｖ（約７２％）に徐々に変化する。約 １Ｅ６(１００万)ＰＥサイクルにおいて、消去の閾値電圧Ｖｔｅと読み出し電圧との差が減少することによって読み出しに困難が生ずることが観測される。実際は、この条件はデバイス寿命の終わりを示すものである。
【００５２】
図5につき要約すると、厚さ４．０ｎｍの底部側Ｈｆ0.23Ｓｉ0.77Ｏ2絶縁層９を有するエンハンスメント型ＳＯＮＯＳメモリデバイスは保持能力の著しい改善を示す。しかし、読み出し阻害要因（消去飽和）は改善されたものの、課題として残存する。
【００５３】
読み出し阻害要因をもっと完全に克服するために、ディプレッション型トランジスタをベースにしたＳＯＮＯＳメモリデバイスを用いることが考えられる。ディプレッション型トランジスタはゲート電圧が０ボルトでもドレイン電流がゼロではない。
【００５４】
有利なことに、プログラミングの閾値電圧Ｖｔｐと消去の閾値電圧Ｖｔｅの双方とも、ディプレッション型トランジスタの場合にはより低くなり、よってVT窓の上限および下限がより低い値にそれぞれシフトする。
【００５５】
さらに、読み出し電圧を著しく下げることができる。原理的には、読み出し電圧は０ボルトにすることができる。実用上の理由から、約１Ｖの読み出し電圧を使用することができ、この場合、読み出し阻害は事実上生じない。また、６５ｎｍ世代の、およびそれより小さいデバイスにおいてこの電圧を発生させるためのブースター回路は不要となる。低電力用途では、ブースター回路を省略することでこのような用途でエネルギー節約を大いに促進できる。
【００５６】
また、底部側二酸化ケイ素誘電層９の用途と比較して底部側ｈｉｇｈ−Ｋ誘電層９の用途は、底部側誘電層９と半導体チャネル領域Ｃ２との間の界面トラップにおける不動態化が不完全であることにより、より低いキャリア移動度となる。しかし、ディプレッション型ＳＯＮＯＳメモリデバイスは埋め込みチャネル領域Ｃ２を有し、この領域では底部側誘電層９と半導体基板２との界面での界面状態に基づくキャリアの散乱は強力に減少する。事実、ディプレッション型ＳＯＮＯＳメモリデバイスの移動度はエンハンスメント型ＳＯＮＯＳメモリデバイスの移動度と比べて増大する。
【００５７】
ディプレッション型ＳＯＮＯＳメモリデバイスでは、ディプレッション型ＳＯＮＯＳメモリデバイスにおける移動度がより高いため、最大相互コンダクタンスがエンハンスメント型デバイスより高くなることが観測されうる。
【００５８】
普通、エンハンスメント型デバイスにおいて、底部側ＳｉＯ2 誘電体を他の誘電体、たとえばｈｉｇｈ−Ｋ材料に置換する場合、移動度に深刻な減少が観測される。しかしディプレッション型デバイスでは、そのような置換は比較的に高い読み出し電流をもたらす。
【００５９】
したがって、本発明によればＳＯＮＯＳメモリデバイスはディプレッション型トランジスタとして形成したプログラム可能メモリトランジスタＴ２によって実現できる。
【００６０】
本発明によるＳＯＮＯＳメモリデバイスにおいて、電荷ストレージ層ＣＴは以下に説明する方法によって製造することができる。ただし、この方法は、このような不揮発性メモリデバイスを製造する上で非限定的実施例として認識されたい。
【００６１】
半導体基板２を準備する。半導体基板２上にアクティブ領域（Ｃ２を含む）を画定する。アクティブ領域Ｃ２および基板２の特徴は、プログラム可能メモリトランジスタＴ２がディプレッション型トランジスタとなるものとする。
【００６２】
次に、底部側ｈｉｇｈ−Ｋ誘電層９（Ｈｆ1-xＳｉxＯ2）の全面的堆積を実施する。堆積技術は、例えば、ＭＯＣＶＤ（metal-organic chemical vapor deposition:有機金属化学気相蒸着）法または、ＡＬＤ（atomic layer deposition：原子層堆積）法とすることができる。Ｈｆ1-xＳｉxＯ2(Ｎ)の組成は、約０．６〜約０．９のケイ素含有量ｘとなるよう制御可能である。約２ｎｍ〜約６ｎｍの厚さとすることができる。
【００６３】
そして、アニーリング（焼きなまし）ステップを行うとともに、同時に窒素をｈｉｇｈ−Ｋ層Ｈｆ1-xＳｉxＯ2に供給して窒化ｈｉｇｈ−Ｋ層Ｈｆ1-xＳｉxＯ2(Ｎ)を形成する。窒素は任意の先駆物質によって（例えば、ＮＨ3 の供給によって）供給することができる。アニーリング温度は約６００゜Ｃ〜約９００°Ｃの温度とすることができる。
【００６４】
続いて、窒化ケイ素を含む典型的な電荷トラップ層１０を、当業界で既知の任意の適当な方法、例えばＣＶＤ法やＰＶＤ法、によって堆積させる。電荷トラップ層１０の層厚は約４ｎｍ〜約１０ｎｍの範囲内とする。代案として、他の電荷トラップ層材料、例えばシリコンナノクリスタル層またはｈｉｇｈ−Ｋ材料層をここに適用することができる。
【００６５】
この後、頂部側の絶縁層１１を堆積させる。この頂部層１１は、他のｈｉｇｈ−Ｋ材料、例えばまたＨｆ1-xＳｉxＯ2(Ｎ)により構成する。その層厚は、少なくとも底部側の誘電層９と等しくするか、または底部側ｈｉｇｈ−Ｋ誘電層９のＫ値と比較した頂部側誘電層１１のＫ値に基づいて、底部側のｈｉｇｈ−Ｋ層９の層厚より大きい厚さとする。Ｈｆ1-xＳｉxＯ2(Ｎ)の場合、この層は、底部側のＨｆ1-xＳｉxＯ2(Ｎ)誘電層９と同様の方法で堆積する。代案として、他のｈｉｇｈ−Ｋ材料、ＺｒＯ2およびそのシリケート(ケイ酸塩)、ＨｆＯ2, Ｔａ2Ｏ5、Ａｌ2Ｏ3, ＨｆxＡｌyＯz、およびＸ-ＳｃＯ3（Ｘ=Ｇｄ,ＤｙまたはＬａ）も使用することができる。
【００６６】
次のステップで、制御ゲート材料６を形成するための全面ポリシリコン層を当業界で知られている方法により堆積する。代案として、制御ゲート材料６は、例えば金属としてチタニウム、タンタルまたはコバルトを含む金属シリサイドのような金属間化合物、またはＴｉＮもしくはＴａＮのような金属化合物を含むことができる。
【００６７】
次に、全面金属層を接点層７として設ける。
【００６８】
そして、全面層を、適当なリソグラフィ処理によってパターン形成し、プログラム可能メモリトランジスタＴ２の本体を形成する。さらに、スペーサ８をプログラム可能メモリトランジスタＴ２の側壁上形成する。
【００６９】
さらに、当業者には既知のように、ソース／ドレイン領域を形成し、また最終工程処理中に不動態層を堆積させてトランジスタ構造１を被覆し、ソース／ドレイン領域ならびにアクセスおよび制御ゲートに対する接点を形成し、そして相互配線接続をいくつかの金属化処理によって設けることができる。
【図面の簡単な説明】
【００７０】
【図１】電荷ストレージ層スタックを有する不揮発性メモリデバイスの一実施例を示す図式的説明図である。
【図２】従来技術のＳＯＮＯＳメモリデバイスにおけるエネルギーバリヤを示す図式的な説明図である。
【図３】本発明のＳＯＮＯＳメモリデバイスにおけるエネルギーバリヤを示す図式的な説明図である。
【図４】保持時間の関数としての正規化閾値電圧窓を示すグラフである。
【図５】エンハンスメント型トランジスタＳＯＮＯＳメモリデバイスの耐久性を示すグラフである。
【図１】
2009512211.tif 000003
【図２】
2009512211.tif 000004
【図３】
2009512211.tif 000005
【図４】
2009512211.tif 000006
【図５】
2009512211.tif 000007
【国際調査報告】
2009512211.tif 000008
2009512211.tif 000009
2009512211.tif 000010