(57)【要約】  スキャン付ラッチ回路１は、データ入力Ｄ１〜４に対応する主ラッチ回路Ｍａｓｔｅｒ１〜４を直列に接続し、最終段以外の主ラッチ回路（Ｍａｓｔｅｒ４）について自回路のスキャン出力を次段の主ラッチ回路のスキャン入力とし、最終段の主ラッチ回路（Ｍａｓｔｅｒ４）は自回路のスキャン出力を前記従ラッチ回路Ｓｌａｖｅのスキャン入力とすることで、情報処理装置に使用されるスキャン付きラッチにおいて、面積の縮小をはかり、小規模回路でスキャンを実行可能とする。
2009110086.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ信号に各々割り当てられる複数の主ラッチ回路と、前記複数の主ラッチ回路をスキャンする従ラッチ回路とを備え、
前記複数の主ラッチ回路の各々は、対応するデータ信号のデータ入力端、データ出力端に加え、スキャン用データを入力するスキャン入力端、スキャン結果を出力するスキャン出力端、自ラッチ回路に前記スキャン用データを入力するタイミングを制御するクロック信号を受け付けるクロック信号端を有し、
前記複数の主ラッチ回路は直列接続され、最終段以外の主ラッチ回路は自回路のスキャン出力を次段の主ラッチ回路のスキャン入力とし、最終段の主ラッチ回路は自回路のスキャン出力を前記従ラッチ回路のスキャン入力とし、
前記従ラッチ回路は、前記最終段の主ラッチ回路からのスキャン入力を受けるスキャン入力端、当該スキャン入力端からの信号入力タイミングを制御するクロック信号を受け付けるクロック信号端、自ラッチ回路のラッチ内容をスキャン結果として出力するスキャン結果出力端を有したことを特徴とするスキャン付ラッチ装置。
【請求項２】
請求項１に記載のスキャン付ラッチ装置を複数直列に接続したスキャンチェイン装置であって、最終段以外のスキャン付ラッチ装置は自装置のスキャン結果出力を次段のスキャン付ラッチ装置における最初の主ラッチ回路のスキャン入力とし、最終段のスキャン付ラッチ装置のスキャン結果出力をスキャンチェイン出力とすることを特徴とするスキャンチェイン装置。
【請求項３】
主ラッチ回路の数が異なる複数の前記スキャン付ラッチ装置を直列接続したことを特徴とする請求項２に記載のスキャンチェイン装置。
【請求項４】
複数のデータ信号に各々割り当てられる複数の主ラッチ回路を直列接続し、最終段に前記複数の主ラッチ回路をスキャンする従ラッチ回路と接続したラッチ回路のスキャン実行方法であって、
前記従ラッチ回路にクロック信号を与えてスキャン結果出力を得るスキャン結果取得ステップを実行した後、
前ステップでクロック信号を与えた回路の前段の回路に対してクロック信号を与えてラッチ内容を後段の回路にシフトするシフトステップを前記主ラッチ回路の回数分繰り返して実行することを特徴とするラッチ回路のスキャン実行方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、順序回路を含む情報処理装置において内部データを保持するとともに、保持内容をスキャン可能なスキャン付ラッチ装置、スキャン付ラッチ装置を直列接続したスキャンチェイン装置およびラッチ回路のスキャン実行方法に関するものである。
【背景技術】
【０００２】
従来から、順序回路を含む情報処理装置において、内部データを保持するためにクロックで同期したラッチ回路（ラッチ装置）が大量に存在する。かかるラッチ回路では、回路が正しく製造されているかを確認したり、内部データを確認したり、任意のデータを内部にセットしたりするために、スキャンチェインを予め回路に仕込んでおくことが広く行われている（例えば特許文献１参照。）。このスキャン機能を持たせたラッチ回路をスキャン付ラッチ回路と呼ぶ。【０００３】
従来のスキャン付ラッチ回路１００の構成例を図５に示す。通常のシステム動作では、同図に示したデータ入力端Ｄから入力されたデータが、データ用のクロック信号ＣＬＫ,ＸＣＬＫに同期して主ラッチ回路であるＭａｓｔｅｒ部に記憶されると同時にデータ出力端ＭＳから出力される。【０００４】
そして、スキャン動作時には、クロック信号ＣＬＫ，ＸＣＬＫはｏｆｆのまま、スキャン出力用のクロック信号ＡＣＫ，ＸＡＣＫがｏｎになりＭａｓｔｅｒ部に記憶されていたデータが従ラッチ回路であるＳｌａｖｅ部にコピーされると同時にスキャン結果出力端ＳＯから出力される。【０００５】
さらにクロック信号ＡＣＫ，ＸＡＣＫがｏｆｆになり、スキャン入力用のクロック信号ＢＣＫ，ＸＢＣＫがｏｎになるとＳｌａｖｅ部にコピーされたデータは保持したまま、スキャン信号入力端ＳＩから入力されたデータがＭａｓｔｅｒ部に取り込まれる。【０００６】
この従来のスキャン動作のタイムチャートを図６に示す。同図に示したように、クロック信号ＡＣＫ，ＸＡＣＫによってＭａｓｔｅｒ部のデータがＳｌａｖｅ部に移ってラッチされ、クロック信号ＢＣＫ，ＸＢＣＫによってスキャン入力がＭａｓｔｅｒ部にラッチされる。この処理を１サイクルとなる。【０００７】
図７は、スキャン付ラッチ回路１００をｍ個、直列に接続したスキャンチェインであり、スキャン付ラッチ回路のスキャン出力ＳＯが次のスキャン付ラッチ回路のスキャン入力ＳＩとなっている。【０００８】
このスキャンチェイン上で、上述の１サイクルを実行することで、データが１ｂｉｔシフトすることになる。したがってＡＣＫ，ＢＣＫのｏｎ／ｏｆｆをスキャンチェイン上につながったラッチの個数回（同図ではｍ回）繰り返すと、内部データをＳＯから取り出すことができるし、ＳＩから内部ラッチにデータをセットできる。【０００９】
【特許文献１】特開２００２−１３９５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来のスキャン付ラッチ回路では、図５に示したＳｌａｖｅ部の全体と、Ｍａｓｔｅｒ部の内のスキャンクロック入力部が、スキャンのためだけに設けられており、システム動作上必要な部分はＭａｓｔｅｒ部のうちスキャンクロック入力部を除いた部分だけである。そのため、スキャン回路をラッチに付加することにより、大幅な面積増加を伴うことになるという問題点があった。【００１１】
本発明は、上述した従来技術における問題点を解消し、課題を解決するためになされたものであり、情報処理装置に使用されるスキャン付きラッチにおいて、面積の縮小をはかること、すなわち小規模回路でスキャンを実行可能なスキャン付ラッチ装置、スキャンチェイン装置およびラッチ回路のスキャン実行方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本スキャン付ラッチ装置は、複数のデータ信号に各々割り当てられる複数の主ラッチ回路と前記複数の主ラッチ回路をスキャンする従ラッチ回路とを備え、前記複数の主ラッチ回路の各々は、対応するデータ信号のデータ入力端、データ出力端に加え、スキャン用データを入力するスキャン入力端、スキャン結果を出力するスキャン出力端、自ラッチ回路に前記スキャン用データを入力するタイミングを制御するクロック信号を受け付けるクロック信号端を有し、前記複数の主ラッチ回路は直列接続され、最終段以外の主ラッチ回路は自回路のスキャン出力を次段の主ラッチ回路のスキャン入力とし、最終段の主ラッチ回路は自回路のスキャン出力を前記従ラッチ回路のスキャン入力とし、前記従ラッチ回路は、前記最終段の主ラッチ回路からのスキャン入力を受けるスキャン入力端、当該スキャン入力端からの信号入力タイミングを制御するクロック信号を受け付けるクロック信号端、自ラッチ回路のラッチ内容をスキャン結果として出力するスキャン結果出力端を有したことを要件とする。【００１３】
また、本スキャンチェイン装置は、上記のスキャン付ラッチ装置を複数直列に接続したスキャンチェイン装置であって、最終段以外のスキャン付ラッチ装置は自装置のスキャン結果出力を次段のスキャン付ラッチ装置における最初の主ラッチ回路のスキャン入力とし、最終段のスキャン付ラッチ装置のスキャン結果出力をスキャンチェイン出力とすることを要件とする。【００１４】
また、本スキャンチェイン装置は、上記装置において、主ラッチ回路の数が異なる複数の前記スキャン付ラッチ装置を直列接続したことを要件とする。【００１５】
また、本ラッチ回路のスキャン実行方法は、複数のデータ信号に各々割り当てられる複数の主ラッチ回路を直列接続し、最終段に前記複数の主ラッチ回路をスキャンする従ラッチ回路と接続したラッチ回路のスキャン実行方法であって、前記従ラッチ回路にクロック信号を与えてスキャン結果出力を得るスキャン結果取得ステップを実行した後、前ステップでクロック信号を与えた回路の前段の回路に対してクロック信号を与えてラッチ内容を後段の回路にシフトするシフトステップを前記主ラッチ回路の回数分繰り返して実行することを要件とする。
【発明の効果】
【００１６】
本スキャンラッチ装置、スキャンチェイン装置およびラッチ回路のスキャン実行方法によれば、情報処理装置に使用されるスキャン付きラッチにおいて、面積の縮小をはかり、小規模回路でスキャンを実行可能なスキャン付ラッチ装置、スキャンチェイン装置およびラッチ回路のスキャン実行方法を得ることができるという効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】図１は、本実施例にかかるスキャン付ラッチ回路の概要構成を示す概要構成図である。
【図２】図２は、主ラッチ回路と従ラッチ回路の構成を説明する説明図である。
【図３】図３は、本実施例にかかるスキャン付ラッチ装置の処理動作を説明する説明図である。
【図４】図４は、本実施例にかかるスキャンチェインの概要構成を示す概要構成図である。
【図５】図５は、従来のスキャン付ラッチ回路の概要構成を示す概要構成図である。
【図６】図６は、従来のスキャン付ラッチ回路の処理動作を説明する説明図である。
【図７】図７は、従来のスキャンチェインの概要構成を示す概要構成図である。
【符号の説明】
【００１８】
１，１−１〜１−ｍ  スキャン付ラッチ回路
Ｄ１〜４  データ入力
ＭＳ１〜４  データ出力
ＳＩ，ＳＩ１〜４，ＳＩＳ  スキャン入力
ＳＯ，ＳＯ１〜４  スキャン出力
Ｍａｓｔｅｒ  主ラッチ装置
Ｓｌａｖｅ    従ラッチ装置
ＡＣＫ，ＸＡＣＫ，ＢＣＫ，ＸＢＣＫ，ＣＣＫ，ＸＣＣＫ，ＤＣＫ，ＸＤＣＫ，ＥＣＫ，ＸＥＣＫ  スキャンクロック信号
【発明を実施するための最良の形態】
【００１９】
以下に、スキャン付ラッチ装置、スキャンチェイン装置およびラッチ回路のスキャン実行方法の実施例を図面に基づいて詳細に説明する。
【実施例】
【００２０】
図１は、スキャン付ラッチ回路の実施例の概要構成を示す。図１に示したスキャン付ラッチ回路１は、４つのデータ入力をラッチする回路であり、４つのデータ入力端Ｄ１〜４、４つのデータ出力端ＭＳ１〜４を有するとともに、４つのデータ入力端Ｄ１〜４にそれぞれ対応してデータをラッチする４つの主ラッチ回路Ｍａｓｔｅｒ１〜４を有する。【００２１】
また、これに加えて、主ラッチ回路Ｍａｓｔｅｒ１〜４のラッチ結果をスキャンするための従ラッチ回路Ｓｌａｖｅ、スキャン入力端ＳＩ、スキャン結果の出力端ＳＯを有する。【００２２】
主ラッチ回路Ｍａｓｔｅｒ１〜４および従ラッチ回路Ｓｌａｖｅは、図２に示したように、従来技術において説明したＭａｓｔｅｒ部およびＳｌａｖｅ部とそれぞれ同一の回路構成を有する。【００２３】
主ラッチ回路Ｍａｓｔｅｒ１は、対応するデータ信号のデータ入力端Ｄ１、データ出力端ＭＳ１に加え、スキャン用データを入力するスキャン入力端ＳＩ１、スキャン結果を出力するスキャン出力端ＳＯ１、自ラッチ回路に前記スキャン用データを入力するタイミングを制御するクロック信号ＥＣＫ，ＸＥＣＫを受け付けるクロック信号端を有する。【００２４】
同様に、主ラッチ回路Ｍａｓｔｅｒ２は、対応するデータ信号のデータ入力端Ｄ２、データ出力端ＭＳ２に加え、スキャン用データを入力するスキャン入力端ＳＩ２、スキャン結果を出力するスキャン出力端ＳＯ２、自ラッチ回路に前記スキャン用データを入力するタイミングを制御するクロック信号ＤＣＫ，ＸＤＣＫを受け付けるクロック信号端を有する。【００２５】
ここで、主ラッチ回路Ｍａｓｔｅｒ１のスキャン入力端ＳＩ１は、装置外部からスキャン入力ＳＩを受ける。そして、主ラッチ回路Ｍａｓｔｅｒ２のスキャン入力端ＳＩ２は、主ラッチ回路Ｍａｓｔｅｒ１のスキャン出力端ＳＯ１と接続され、主ラッチ回路Ｍａｓｔｅｒ１のスキャン出力を主ラッチ回路Ｍａｓｔｅｒ２のスキャン入力として受ける。【００２６】
主ラッチ回路Ｍａｓｔｅｒ３は、対応するデータ信号のデータ入力端Ｄ３、データ出力端ＭＳ３に加え、スキャン用データを入力するスキャン入力端ＳＩ３、スキャン結果を出力するスキャン出力端ＳＯ３、自ラッチ回路に前記スキャン用データを入力するタイミングを制御するクロック信号ＣＣＫ，ＸＣＣＫを受け付けるクロック信号端を有する。【００２７】
そして、主ラッチ回路Ｍａｓｔｅｒ３のスキャン入力端ＳＩ３が、主ラッチ回路Ｍａｓｔｅｒ２のスキャン出力端ＳＯ２と接続され、主ラッチ回路Ｍａｓｔｅｒ２のスキャン出力を主ラッチ回路Ｍａｓｔｅｒ３のスキャン入力として受ける。【００２８】
主ラッチ回路Ｍａｓｔｅｒ４は、対応するデータ信号のデータ入力端Ｄ４、データ出力端ＭＳ４に加え、スキャン用データを入力するスキャン入力端ＳＩ４、スキャン結果を出力するスキャン出力端ＳＯ４、自ラッチ回路に前記スキャン用データを入力するタイミングを制御するクロック信号ＢＣＫ，ＸＢＣＫを受け付けるクロック信号端を有する。【００２９】
そして、主ラッチ回路Ｍａｓｔｅｒ４のスキャン入力端ＳＩ４が、主ラッチ回路Ｍａｓｔｅｒ３のスキャン出力端ＳＯ３と接続され、主ラッチ回路Ｍａｓｔｅｒ３のスキャン出力を主ラッチ回路Ｍａｓｔｅｒ４のスキャン入力として受ける。【００３０】
従ラッチ回路Ｓｌａｖｅは、データ入力端とデータ出力端は持たず、スキャン用データを入力するスキャン入力端ＳＩＳ、スキャン結果を出力するスキャン出力端ＳＯ、自ラッチ回路に前記スキャン用データを入力するタイミングを制御するクロック信号ＡＣＫ，ＸＡＣＫを受け付けるクロック信号端を有する。【００３１】
そして、従ラッチ回路Ｓｌａｖｅスキャン入力端ＳＩＳは、主ラッチ回路Ｍａｓｔｅｒ４のスキャン出力端ＳＯ４と接続され、主ラッチ回路Ｍａｓｔｅｒ４のスキャン出力を従ラッチ回路Ｓｌａｖｅのスキャン入力として受ける。また、従ラッチ回路Ｓｌａｖｅのスキャン出力ＳＯは、そのままスキャン付ラッチ回路１のスキャン結果出力として外部出力される。【００３２】
すなわち、主ラッチ回路Ｍａｓｔｅｒ１〜４は直列接続され、最終段以外の主ラッチ回路（Ｍａｓｔｅｒ４）は自回路のスキャン出力を次段の主ラッチ回路のスキャン入力とし、最終段の主ラッチ回路（Ｍａｓｔｅｒ４）は自回路のスキャン出力を前記従ラッチ回路Ｓｌａｖｅのスキャン入力とする。【００３３】
従って、スキャン付ラッチ回路１では、主ラッチ回路Ｍａｓｔｅｒ２〜４は、従来構成におけるＭａｓｔｅｒ部として機能するとともに、前段の主ラッチ回路Ｍａｓｔｅｒに対するＳｌａｖｅ部としても機能することとなる。そのため、各主ラッチ回路ごとにそれぞれ対応するＳｌａｖｅ部を設ける必要がなく、回路面積を縮小することができる。【００３４】
一方で、動作の制御については、スキャン付ラッチ回路１は、４つの主ラッチ回路と１つの従ラッチ回路を直列に接続しているため、５つのスキャンクロック信号によって動作を制御されることとなる。なお、主ラッチ回路の数は４つに限らず、任意の数とすることができる。【００３５】
スキャンクロック本数ｎをとすると、主ラッチ回路Ｍａｓｔｅｒをｎ−１個並べ、互いのＳＯ−ＳＩをつなぎ、最後に従ラッチ回路Ｓｌａｖｅを１個置き、ＳＯ−ＳＩをつなげばよい。ｎ＝５の場合の構成がスキャン付ラッチ回路１である。【００３６】
ｎはスキャンクロックの本数となるので、あまり大きすぎるとスキャンクロックの面積が増大し、逆に効率が悪くなるが、ｎ＝５程度であれば、スキャン付きラッチの面積減少効果が大きい。【００３７】
つぎに、スキャン付ラッチ回路１の処理動作を説明する。まず、システム動作時はＡＣＫ〜ＥＣＫがｏｆｆなので、主ラッチ回路Ｍａｓｔｅｒ１〜４が動き、従ラッチ回路Ｓｌａｖｅは動かない。【００３８】
スキャン動作時には、ＣＬＫ，ＸＣＬＫがｏｆｆの状態で、図３のタイムチャートに示したように、先ずＡＣＫ，ＸＡＣＫがｏｎになり、主ラッチ回路Ｍａｓｔｅｒ４に記憶しているデータが従ラッチ回路Ｓｌａｖｅにコピーされる。次に、ＡＣＫ，ＸＡＣＫがｏｆｆに、ＢＣＫ，ＸＢＣＫがｏｎになり、主ラッチ回路Ｍａｓｔｅｒ３に記憶しているデータが主ラッチ回路Ｍａｓｔｅｒ４にコピーされる。【００３９】
これをＥＣＫまで繰り返すことによりスキャンシフトが実現される。すなわち、スキャン付ラッチ回路１では、ＡＣＫとＸＡＣＫ，ＢＣＫとＸＢＣＫ，ＣＣＫとＸＣＣＫ，ＤＣＫとＸＤＣＫ，ＥＣＫとＸＥＣＫを順次入力して１サイクルとなる。【００４０】
図１に示したスキャン付ラッチ回路をつないで構成したスキャンチェインを図４に示す。図４に示した構成では、スキャン付ラッチ回路１−１，スキャン付ラッチ回路１−２・・・スキャン付ラッチ回路１−ｍのｍ個のスキャン付ラッチ回路を直列に接続している。【００４１】
なお、スキャン付ラッチ回路１−１はスキャンクロックの本数ｎ＝５，スキャン付ラッチ回路１−２はｎ＝２、スキャン付ラッチ回路１−ｍはｎ＝３である。このように、スキャンチェインはスキャンクロックの本数ｎの異なるスキャン付ラッチ回路を組み込むことができる。【００４２】
その際、スキャンチェインに対するスキャンクロックの信号数は、スキャン付ラッチ回路毎のｎのうち最大のｎ（図４ではスキャン付ラッチ回路１−１のｎ＝５）となる。【００４３】
このようにｎが異なるスキャン付ラッチ回路を接続したスキャンチェインであっても、問題なくスキャンシフトすることができる。なぜなら、どのスキャン付ラッチ回路も最初のＡＣＫ，ＸＡＣＫがｏｎになったときに自回路のＳＯからシフトすべきデータを出力しており、ｎ＝２のスキャン付ラッチ回路はＢＣＫ，ＸＢＣＫで、ｎ＝３のマクロはＣＣＫ，ＸＣＣＫで、ｎ＝４のマクロはＤＣＫ，ＸＤＣＫで、ｎ＝５のマクロはＥＣＫ，ＸＥＣＫで、マクロのＳＩからシフトすべきデータを取り込むからである。【００４４】
上述してきたように、本実施例にかかるスキャン付ラッチ回路１は、主ラッチ回路Ｍａｓｔｅｒ１〜４を直列に接続し、最終段以外の主ラッチ回路（Ｍａｓｔｅｒ４）について自回路のスキャン出力を次段の主ラッチ回路のスキャン入力とし、最終段の主ラッチ回路（Ｍａｓｔｅｒ４）は自回路のスキャン出力を前記従ラッチ回路Ｓｌａｖｅのスキャン入力とすることで、情報処理装置に使用されるスキャン付きラッチにおいて、面積の縮小をはかり、小規模回路でスキャンを実行可能とすることができる。
【産業上の利用可能性】
【００４５】
以上のように、本発明にかかるスキャン付ラッチ装置、スキャンチェイン装置およびラッチ回路のスキャン実行方法は、情報処理装置において面積の縮小が必要な場合において有用である。
【図１】
2009110086.tif 000003
【図２】
2009110086.tif 000004
【図３】
2009110086.tif 000005
【図４】
2009110086.tif 000006
【図５】
2009110086.tif 000007
【図６】
2009110086.tif 000008
【図７】
2009110086.tif 000009
【国際調査報告】
2009110086.tif 000010
2009110086.tif 000011