(57)【要約】  選択可能なトリガおよび保持電圧を備えたシリコン整流器半導体デバイスは、トリガ素子（５２２）を含む。半導体母材（５０２）中に形成された第１の電導形の第１のウエル領域（５０４）。第１のウエル領域中に第１の電導形の第１の領域（５１０）が形成される。第１のウエル領域中に第２の電導形の第２の領域（５１２）が形成される。半導体母材中に第１のウエル領域に隣接して第２の電導形を有する第２のウエル領域（５０６）が形成される。第２のウエル領域中に第１の電導形の第３の領域（５１４）が形成される。第２のウエル領域中に第２の電導形の第４の領域（５１６）が形成される。トリガ素子は、第１の領域に接続されて、ベース・トリガ電圧およびベース保持電圧を変更されたトリガ電圧および変更された保持電圧に変更する。第１の端子又はパッド（５１８）は、第２の領域に接続される。第２の端子（５２０）は、第３の領域、第４の領域およびトリガ素子に接続される。動作時に、第１の端子は、変更されたトリガ電圧が第１の端子に供給されるのに応答して、低インピーダンス状態において第２の端子に電流を流す。
2009512217.tif 000002
【特許請求の範囲】
【請求項１】
シリコン整流器半導体デバイスであって、
半導体母材中に形成された第１の電導形の第１のウエル領域と、
該第１のウエル領域中に形成された第１の電導形の第１の領域と、
前記第１のウエル領域中に形成された第２の電導形の第２の領域と、
前記半導体母材中に前記第１のウエル領域に隣接して形成された第２の電導形の第２のウエル領域と、
該第２のウエル領域中に形成された第１の電導形の第３の領域と、
前記第２のウエル領域中に形成された第２の電導形の第４の領域と、
ベース・トリガ電圧およびベース保持電圧を、変更されたトリガ電圧および変更された保持電圧に変更する、前記第１の領域に接続されたトリガ素子と、
前記第２の領域に接続された第１の端子と、
前記第３の領域、前記第４の領域および前記トリガ素子に接続された第２の端子と、
を含み、
前記第１の端子は、前記第１の端子に供給される変更されたトリガ電圧に応答して、低インピーダンス状態において前記第２の端子に電流を流す、
デバイス。
【請求項２】
請求項１記載のデバイスであって、第１の電導形がｎ形であり、第２の電導形がｐ形であって、前記第１の端子がアノードであり、前記第２の端子がカソードであって、前記第１の端子がパッドであり、前記第２の端子がアースである前記デバイス。
【請求項３】
請求項１又は２記載のデバイスであって、前記変更された保持電圧よりも低い電圧が前記第１の端子に供給されるのに応答して、低インピーダンス状態から脱して高インピーダンス状態に入る前記デバイス。
【請求項４】
請求項１又は２記載のデバイスであって、更に、前記第１の端子に接続された保護される回路を含む前記デバイス。
【請求項５】
請求項４記載のデバイスであって、前記変更された保持電圧は、前記保護される回路の動作電圧よりも低く、また前記変更されたトリガ電圧は、前記保護される回路の動作電圧よりも高く、前記保護される回路のブレークダウン電圧よりも低い前記デバイス。
【請求項６】
請求項１記載のデバイスであって、前記トリガ素子は、前記半導体母材中に形成されて前記第２の端子に接続された第１の電導形の第５の領域と、前記半導体母材中に形成されて前記第５の領域および前記第１の領域に接続された第２の電導形の第６の領域とを含む前記デバイス。
【請求項７】
請求項１記載のデバイスであって、前記トリガ素子は、複数のダイオードを含む前記デバイス。
【請求項８】
請求項１記載のデバイスであって、前記トリガ素子は、アースされたドレイン又はアースされたゲート構造のＭＯＳデバイスを含む前記デバイス。
【請求項９】
トリガ素子を備えたシリコン制御整流器デバイスを作製および動作させる方法であって、
半導体母材中に第１の電導形の第１のウエル領域を形成する工程と、
該第１のウエル領域中に第１の電導形の第１の領域を形成する工程と、
前記第１のウエル領域中に第２の電導形の第２の領域を形成する工程と、
前記半導体母材中に前記第１のウエル領域に隣接して第２の電導形の第２のウエル領域を形成する工程と、
前記第２のウエル領域中に第１の電導形の第３の領域を形成する工程と、
前記第２のウエル領域中に第２の電導形の第４の領域を形成する工程と、
変更されたトリガ電圧および変更された保持電圧に従って、前記第１の領域に接するようにトリガ素子を形成する工程と、
前記第２の領域に接続された第１の端子を形成する工程と、
前記第３の領域、前記第４の領域および前記トリガ素子に接続された第２の端子を形成する工程と、
前記変更されたトリガ電圧よりも低い電圧を前記第１の端子に供給することによって、前記第１の端子と前記第２の端子との間に高インピーダンス状態を維持する工程と、
少なくとも前記変更されたトリガ電圧の電圧を前記第１の端子に供給することによって、前記第１の端子と前記第２の端子との間で低インピーダンス状態に入る工程と、
前記変更された保持電圧よりも低い電圧を前記第１の端子に供給することによって、前記第１の端子と前記第２の端子との間で低インピーダンス状態から脱する工程と、
を含む方法。
【請求項１０】
請求項９記載の方法であって、更に保護されるデバイスに従って、前記変更されたトリガ電圧および前記変更された保持電圧を選択する工程を含む前記方法。
【請求項１１】
請求項９又は１０記載の方法であって、第１の電導形がｎ形で、第２の電導形がｐ形である前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関するものであって、更に詳細には、トリガ素子を組み入れたシリコン制御整流器（ＳＣＲ）デバイスとその製造および動作方法に関する。
【背景技術】
【０００２】
（背景）
集積回路（ＩＣ）は、デバイス両端に比較的大きい電圧を印加させる静電気放電（ＥＳＤ）事象によって重大な損傷を蒙る。ＥＳＤ事象によって印加される電圧は、一般に回路の動作電圧よりも大きい。ＥＳＤ事故は、人体や金属物体に帯電した電荷の放電によって発生する。ＥＳＤ事故は、またＩＣそのものに蓄積した電荷の放電によっても起こる。
【０００３】
ＩＣにおけるＥＳＤ現象は、より早い動作速度、より低い動作電圧、より高い実装密度およびコスト低減への要求に従ってすべてのデバイス寸法の縮小が進むにつれて、重要度を増してきた。これは、一般的に、より薄い誘電体層、より急峻なドーピング遷移を伴うより高いドーピング濃度およびより高い電界など、損傷を与えるＥＤＳ事象に対する感度を高めることに寄与するすべての因子を意味する。
【０００４】
金属−酸化物−半導体（ＭＯＳ）ＩＣに用いられるいくつかの一般的な保護法式は、ドレインを保護すべきピンに接続され、ソースをアースに接続されたｎＭＯＳデバイスに付随する寄生のバイポーラ・トランジスタに依存している。保護レベル又は故障の閾値は、ｎＭＯＳデバイスのゲート酸化物下のドレインからソースまでのｎＭＯＳデバイス幅を変えることによって設定できる。ストレス条件下で、保護されるピンとアースとの間の主たる電流経路には、ｎＭＯＳデバイスの寄生バイポーラ・トランジスタが含まれる。この寄生バイポーラ・トランジスタは、ピンがアースに対して正となるストレス事象で、スナップ・バック領域で動作する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
スナップ・バック状態で寄生バイポーラ・トランジスタとして動作するｎＭＯＳ保護デバイスに見出される主たる故障機構は、第２のブレークダウンの開始である。第２のブレークダウンは、衝突電離電流の減少がキャリアの熱発生により相殺される場合に常にデバイス中で熱的暴走を誘起する現象である。第２のブレークダウンは、自己加熱の結果としてストレス下のデバイスで始まる。第２のブレークダウンが始まるｎＭＯＳデバイスのピーク温度は、ストレスとなる電流レベルとともに増大することが知られている。
【０００６】
別の一般的なＥＳＤ保護法式は、ＥＳＤに対する保護デバイスとしてシリコン制御整流器（ＳＣＲ）を使用するもので、トリガ機構は、保護デバイスの一部分を取り囲むｎウエルとｐ形基板との間の境界でのアバランシェ電導である。高濃度にドープされた領域が寄生抵抗に接続され、それが次に保護されるノードに接続される。寄生抵抗およびｎウエルと基板との交差点における高濃度にドープされた領域は、より低い電圧でのアバランシェを起こすための付加的電流源を提供する。しかし、そのように形成されたＳＣＲデバイスは、多くの半導体デバイス用として十分速くない。
【課題を解決するための手段】
【０００７】
（概要）
本発明は、低および／又は極低容量の要求に応えながら、静電気放電保護を容易にする。結果として、性能に関して悪影響を与えることなく高速度の動作が実現できる。本発明は、新しい構成とトリガ素子を備えるシリコン制御整流器（ＳＣＲ）を採用する。新しい構成は、高速度動作での低および／又は極低容量を可能とする。更に、新しい構成は過度に大きなトリガ電圧の使用を回避する。トリガ素子は、例えば保護すべきデバイスの動作特性に従って、ＳＣＲデバイスのトリガおよび保持電圧の調節および／又は選択を可能とする。
【０００８】
本発明の１つの態様に従えば、選択可能なトリガおよび保持電圧を備えたシリコン制御整流器半導体デバイスは、トリガ素子を含む。半導体母材中に第１の電導形の第１のウエル領域が形成される。第１のウエル領域中に第１の電導形の第１の領域が形成される。第１のウエル領域中に第２の電導形の第２の領域も形成される。半導体母材中に第１のウエル領域に隣接して第２の電導形を有する第２のウエル領域が形成される。第２のウエル領域中に第１の電導形の第３の領域が形成される。第２のウエル領域中に第２の電導形の第４の領域が形成される。第１の領域に対してトリガ素子が接続されて、ベース・トリガ電圧およびベース保持電圧を、変更されたトリガ電圧および変更された保持電圧に変化させる。第２の領域に対して第１の端子又はパッドが接続される。第３の領域、第４の領域およびトリガ素子に対して第２の端子が接続される。動作時に、第１の端子は第１の端子に供給される変更されたトリガ電圧に応答して、低インピーダンス状態において第２の端子に電流を流す。その他のデバイスおよび方法が開示される。
【０００９】
（実施の形態の詳細な説明）
本発明は、低および／又は極低容量の要求に応えながら、静電気放電保護を容易にする。結果として、性能に対して悪影響を与えることなく高速度動作が実現できる。本発明は、新しい構成とトリガ素子を備えたシリコン制御整流器（ＳＣＲ）を採用する。新しい構成は、高速度動作での低および／又は極低容量を可能とする。更に、新しい構成は、過度に大きなトリガ電圧の使用を回避する。トリガ素子は、例えば保護すべきデバイスの動作特性に従って、ＳＣＲデバイスのトリガおよび保持電圧の調節および／又は選択を可能とする。
【００１０】
図１Ａは、従来のシリコン制御整流器（ＳＣＲ）デバイス１００の断面図である。デバイス１００は、従来のＳＣＲデバイスの例として提供されている。デバイス１００はｎｐｎｐ構造であり、半導体デバイスに採用されて、静電気放電事象の間にターン・オン又は動作して電流を放散させることによって、静電気放電からの損傷を和らげる。結果として、半導体デバイスが静電気放電事象から保護される。
【００１１】
デバイス１００は、シリコンなどの半導体基板を含む１又は複数の半導体層を含む半導体母材１０２を含む。ｎ形ドーパントを選択的にインプラントすることによって半導体母材１０２中にｎウエル領域１０４が形成される。ｐ形ドーパントを選択的にインプラントすることにより、半導体母材１０２中にｎウエル領域１０４に隣接してｐウエル領域１０６が形成される。半導体母材１０２中に１又は複数の分離構造１０８が形成されて、デバイス１００の領域を分離し、能動領域を定義する。
【００１２】
ｎウエル領域１０４中にｎ形電導度を有する第１の領域１１０が形成される。ｎウエル領域１０４には、ｐ形電導度を有する第２の領域１１２も形成され、分離構造１０８の１つによって第１の領域から分離される。ｐウエル領域１０６中にｎ形電導度を有する第３の領域１１４が形成され、分離構造１０８の１つによって第２の領域１１２から分離される。ｐウエル領域１０６中には、ｐ形電導度を有する第４の領域１１６も形成されて、分離構造１０８の別の１つによって第３の領域１１４から分離される。
【００１３】
第１の領域１１０および第２の領域１１２は、保護すべきデバイスのパッド１１８に接続される。第３の領域および第４の領域は、典型的には、アースである基準電位にある第２の端子に接続される。デバイス１００は、高インピーダンス状態および低インピーダンス状態で動作し、高インピーダンスはパッド１１８と第２の端子１２０との間に存在し、低インピーダンスもパッド１１８と端子１２０との間に存在する。デバイス１００は、低インピーダンス状態に置かれて、保護すべきデバイスに対して高電圧が供給されることを防止又は緩和する。
【００１４】
最初、電圧が印加されていない状態で、デバイス１００は高インピーダンス状態にある。しかし、トリガ電圧又はそれより高い電圧が第２の端子１２０とパッド１１８との間に供給されると、デバイス１００は高インピーダンス状態から低インピーダンス状態に変化する。この時点で、ｎウエル領域１０４は逆バイアスされることになり、ブレークダウンを起こす。ブレークダウンの効果は、第２の端子１２０に集められた正のキャリアの注入である。結果として、デバイスは低インピーダンス状態に入り、パッド１１８から第２の端子１２０に電流が流れる。保持電圧又はそれより高い電圧が第２の端子１２０とパッド１１８との間に印加されている限り、デバイス１００は低インピーダンス状態に留まる。
【００１５】
図１Ａは、またデバイスの断面図に重ねられた等価回路図を含んでいる。ｎウエル領域１０４の抵抗はＲＮとして示され、半導体母材１０２の抵抗はＲＳＵＢとして示され、第２の領域１１２、ｎウエル領域１０４および半導体母材１０２で構成されるｐｎｐトランジスタはＴＮとして示され、ｎウエル領域１０４、ｐウエル領域１０６および第３の領域１１４で構成されるｎｐｎトランジスタは、ＴＰとして示されている。
【００１６】
図１Ｂは、図１Ａのデバイス１００の等価回路図を示す。等価回路図は本質的に例示であって、必ずしもデバイス１００の動作特性をすべて捕らえているわけではない。
【００１７】
図１Ｂの回路は、ＲＮ抵抗、ＴＮトランジスタ、ＴＰトランジスタおよびＲＳＵＢ抵抗を含んでおり、これらは図１Ａに関して上でも説明した。パッド１１８は、ＲＮ抵抗の第１の端子と、ＰＮＰ形のバイポーラ接合トランジスタであるＴＮトランジスタのエミッタに接続される。ＴＮトランジスタのベースは、ＲＮ抵抗の第２の端子と、ＮＰＮ形のバイポーラ接合トランジスタであるＴＰトランジスタのコレクタに接続される。ＴＮトランジスタのコレクタは、ＲＳＵＢ抵抗の第１の端子とＴＰトランジスタのベースに接続される。ＴＰトランジスタのエミッタとＲＳＵＢ抵抗の第２の端子とは、第２の端子１２０に接続される。
【００１８】
回路は、初期には、パッド１１８および第２の端子１２０に電圧が供給されない状態で高インピーダンスである。ＴＮトランジスタおよびＴＰトランジスタは、両方ともにオフ状態で、それらを通って電流が流れることを本質的に阻止する。第２の端子１２０とパッド１１８との間に対してトリガ電圧又はそれより高い電圧が印加されると、回路は、高インピーダンス状態から低インピーダンス状態に遷移する。トリガ電圧又はそれよりも高い電圧が印加されると、ｎウエル領域１０４のブレークダウンが始まって、ＴＮトランジスタおよびＲＳＵＢ抵抗を通って実質的に並列に電流が流れる。ＴＮトランジスタをオン状態に保つことによって低インピーダンス状態を維持するために、少なくとも保持電圧がパッド１１８に供給される。パッド１１８に供給される電圧が保持電圧以下に低下すると、ＴＮトランジスタはオフとなり、回路は高インピーダンス状態に戻る。
【００１９】
図２は、図１Ａのデバイス１００のような従来のＳＣＲデバイスの典型的な電流対電圧特性を示すグラフである。このグラフは、図１Ａのデバイス１００のような従来のＳＣＲデバイスに付随する問題点を指摘するために、例示的な目的で提供されている。
【００２０】
ｘ軸は、図１Ａのデバイス１００のパッド１１８のような従来のＳＣＲデバイスのパッドに供給される電圧に関する。ｘ軸は、電圧を示している。ｙ軸は、図１のデバイス１００でパッド１１８から第２の端子１２０へのように、従来のＳＣＲデバイスを通って流れる電流に関する。ライン２０１は、従来のＳＣＲデバイスの例示的な電流対電圧応答を表す。
【００２１】
最初、トリガ電圧２０２より低い電圧がパッドに印加されて、それによりデバイスは高インピーダンス状態に留まる。結果として、高インピーダンス状態のため、デバイスを通る電流はゼロ又はわずかである。印加される電圧がトリガ電圧２０２に達するとすぐに、デバイスはターン・オンして、高インピーダンス状態から低インピーダンス状態に変化する。例示した従来のＳＣＲデバイスでは、トリガ電圧は１０ボルトを超える程度である。デバイスが低インピーダンス状態になるとすぐに、ライン２０１で示されるように、デバイスを通る電流が増大し始める。デバイスを通る電流は印加電圧を引き下げ、電流および電力を消費して、それによって別の半導体デバイスや回路を保護するように働く。少なくともこの例では、２ボルトを下回る程度である保持電圧２０３がパッドに印加される限り、デバイスは低インピーダンス状態に留まる。
【００２２】
一般に、ＥＳＤ保護に関して、適正なＥＳＤデバイスは、損傷を与える電圧レベルに達する前に活性化されて、過剰な電圧および電流を散逸させるべきであり、安全な電圧レベルが回復され次第ターン・オフされるか、又は不活性化されるべきである。従来のＳＣＲデバイスは、それらが限られたダイ面積で比較的高い性能、すなわち単位面積当たり高いＥＳＤ性能を提供するという理由から、ＥＳＤ保護のためにしばしば採用される。しかし、ライン２０１は、本発明の発明人が従来のＳＣＲデバイスに関して注目する複数の問題点を示している。従来のＳＣＲデバイスに付随する１つの問題は、必要とされるトリガ電圧が、例えば、トリガ電圧２０２の場合に１０ボルトを超えるように、高すぎるということである。このように高いトリガ電圧は、保護すべき回路および／又はデバイスに対して十分な電圧保護を提供できない。一例として、多くの回路および／又は半導体デバイスは、１０ボルトより十分低い電圧、例えば６ボルト以上の印加電圧で損傷されたり破壊されたりする。例えば、薄い酸化物は、６ボルトに等しいかそれよりも高い電圧によって損傷されたり破壊されたりする。従来のＳＣＲデバイスに付随する別の問題は、必要とされる保持電圧が、例えば保持電圧２０３の場合に２ボルトを下回るように低すぎることである。このように低い保持電圧は、従来のＳＣＲデバイスがターン・オフすることを、あるいは、通常動作に戻るために不活性化されるのを妨げて、ラッチ・アップを起こす傾向がある。
【実施例】
【００２３】
図３Ａは、発明の１つの態様に従うシリコン制御整流器（ＳＣＲ）デバイス３００の断面図である。デバイス３００は、単位面積当たり低い容量と高い性能を有するデバイスである。更に、デバイス３００は、図１Ａの従来のＳＣＲデバイス１００によって採用された電気的ブレークダウン機構のような電気的ブレークダウンの代わりに、順方向注入トリガ機構を採用している。デバイス３００は、ＰＮＰＮ構造であり、半導体デバイスに採用されて、静電気放電事象の間にターン・オン又は動作して電流を散逸させることによって、静電気放電事象からの損傷を緩和する。結果として、半導体デバイスが静電気放電事象から保護される。
【００２４】
デバイス３００は半導体基板を含み、シリコンおよび／又は１又は複数のエピタキシャル層のような１又は複数の半導体層を含む半導体母材３０２を含む。ｎ形ドーパントを選択的にインプラントすることによって、半導体母材３０２中にｎウエル領域３０４が形成される。半導体母材３０２中には、ｐ形ドーパントを選択的にインプラントすることによって、ｎウエル領域３０４に隣接してｐウエル領域３０６も形成される。半導体母材３０２中には、１又は複数の分離構造３０８が形成されて、デバイス３００の領域を分離し、能動領域を画定する。
【００２５】
ｎウエル領域３０４中にｎ形電導度を有する第１の領域３１０が形成される。ｎウエル領域３０４には、ｐ形電導度を有する第２の領域３１２も形成され、分離構造３０８の１つによって第１の領域から分離される。ｐウエル領域３０６中にｎ形電導度を有する第３の領域３１４が形成され、分離構造３０８の１つによって第２の領域３１２から分離される。ｐウエル領域３０６中には、ｐ形電導度を有する第４の領域３１６も形成されて、分離構造３０８の別の１つによって第３の領域３１４から分離される。
【００２６】
第２の領域３１２は保護すべきデバイスのパッド３１８に接続される。第１の領域３１０、第３の領域３１４および第４の領域３１６は、典型的には、アースである基準電位にある第２の端子３２０に接続される。デバイス３００は、高インピーダンス状態および低インピーダンス状態で動作し、高インピーダンスはパッド３１８と第２の端子３２０との間に存在し、低インピーダンスもパッド３１８と端子３２０との間に存在する。デバイス３００は、低インピーダンス状態に置かれて、保護すべきデバイスに対して高電圧が供給されることを防止又は緩和する。
【００２７】
パッド３１８と第２の端子３２０間に電圧が印加されていない状態で、デバイス３００は、オフ状態又は不活性化状態とも呼ばれる高インピーダンス状態にある。しかし、トリガ電圧又はそれより高い電圧が第２の端子３２０とパッド３１８との間に供給されると、デバイス３００は、高インピーダンス状態からオン状態又は活性化状態とも呼ばれる低インピーダンス状態に変化する。この時点で、順方向注入が起こって低インピーダンス状態をもたらし、パッド３１８から第２の端子３２０に電流を流す。保持電圧又はそれより高い電圧が第２の端子３２０とパッド３１８との間に印加されている限り、デバイス３００は低インピーダンス状態に留まる。
【００２８】
デバイス３００によって得られるトリガ電圧および保持電圧は、ベースあるいは未修正のトリガおよび保持電圧と呼ばれる。一般に、ベース・トリガおよび保持電圧は、ある種のデバイスのＥＳＤ保護のために採用するには低すぎる。別の態様では、以下に述べるように、トリガおよび保持電圧の選択および／又は調節を可能とするトリガ素子が追加される。
【００２９】
図３Ａは、デバイスの断面図に重ねて等価回路図を含む。ｎウエル領域３０４の抵抗はＲＮとして示され、半導体母材３０２の抵抗はＲＳＵＢとして示され、第２の領域３１２、ｎウエル領域３０４および半導体母材３０２で構成されるｐｎｐトランジスタはＴＮとして示され、ｎウエル領域３０４、ｐウエル領域３０６および第３の領域３１４で構成されるｎｐｎトランジスタはＴＰとして示されている。
【００３０】
本発明が電導形を逆にしたＮＰＮＰ構造をもたらす代替態様も含むことを指摘しておく。
【００３１】
図３Ｂは、本発明の１つの態様に従う図３Ａのデバイス３００の等価回路図を示す。等価回路図は本質的に例示であって、必ずしもデバイス３００の動作特性をすべて捕らえているわけではない。
【００３２】
図３Ｂの回路は、ＲＮ抵抗、ＴＮトランジスタ、ＴＰトランジスタおよびＲＳＵＢ抵抗を含んでおり、これらはまた上で図３Ａに関して説明した。パッド３１８は、ＰＮＰ形のバイポーラ接合トランジスタであるＴＮトランジスタのエミッタに接続される。ＴＮトランジスタのベースは、ＲＮ抵抗の第１の端子と、ＮＰＮ形のバイポーラ接合トランジスタであるＴＰトランジスタのコレクタに接続される。ＴＮトランジスタのコレクタは、ＲＳＵＢ抵抗の第１の端子とＴＰトランジスタのベースに接続される。ＴＰトランジスタのエミッタ、ＲＳＵＢ抵抗の第２の端子およびＲＮ抵抗の第２の端子は、第２の端子３２０に接続される。
【００３３】
回路は、初期には、パッド３１８と第２の端子３２０との間に電圧が供給されない状態で高インピーダンスである。ＴＮトランジスタおよびＴＰトランジスタは両方ともにオフ状態で、それらを通って電流が流れることを実質的に阻止する。第２の端子３２０とパッド３１８との間にトリガ電圧又はそれより高い電圧が印加されると、回路は高インピーダンス状態から低インピーダンス状態に遷移する。トリガ電圧又はそれよりも高い電圧が印加されると、順方向注入が起こってＴＮトランジスタおよびＲＳＵＢ抵抗を通るかなりの電流が流れる。ＴＮトランジスタをオン状態に保つことによって、低インピーダンス状態を維持するために、少なくとも保持電圧がパッド３１８に供給される。パッド３１８に供給される電圧が保持電圧以下に低下すると、ＴＮトランジスタは、ターン・オフし、回路は高インピーダンス状態に戻る。
【００３４】
図４は、図３Ａのデバイス３００のような本発明に従うＳＣＲデバイスの例示的な電流対電圧特性を示すグラフである。このグラフは、本発明の理解を容易にするために、例示的な目的で提供されている。
【００３５】
ｘ軸は、図３Ａのデバイス３００のパッド３１８のような、ＳＣＲデバイスのパッドに供給される電圧に関する。ｙ軸は、図３のデバイス３００でパッド３１８から第２の端子３２０へのように、ＳＣＲデバイスを通って流れる電流に関する。ライン４０１は、ＳＣＲデバイスの例示的な電流対電圧応答を表す。
【００３６】
最初に、トリガ電圧４０２より低い電圧がパッドに印加されて、それによってデバイスは高インピーダンス状態に留まる。結果として、高インピーダンス状態のせいで、デバイスを通る電流はゼロ又はわずかである。パッドと第２の端子との間に印加される電圧は、それがトリガ電圧４０２に達するまで増大する。この時点で、デバイスは活性化して、高インピーダンス状態から低インピーダンス状態に変化する。この例で、トリガ電圧４０２が比較的低い（約２ボルト）ことに注目されたい。このトリガ電圧４０２は、従来のＳＣＲデバイスのトリガ電圧２０２よりもずっと低い。しかし、トリガ電圧４０２は、ある種の半導体デバイスおよび／又は回路を保護するためには低すぎる。結果として、ＳＣＲデバイスは、必要ないときに活性化又は干渉によってそのようなデバイスの通常動作に干渉することがある。
【００３７】
デバイスが低インピーダンス状態又は活性化状態になるとすぐに、ライン４０１で示すようにデバイスを通って電流が流れる。デバイスを通って流れる電流は、印加電圧を引き下げ、電流および電力を散逸させて、それによって別の半導体デバイス又は回路を保護するように働く。少なくとも、この例で１ボルトを上回る程度である保持電圧４０３がある限り、デバイスは低インピーダンス状態に留まる。この例で、保持電圧４０３は図２の従来のＳＣＲデバイスの保持電圧２０３よりも低いが、本発明は、従来のＳＣＲデバイスよりも低い保持電圧に限ることはなく、従来のＳＣＲデバイスに等しいか、あるいはそれよりも大きい保持電圧を含むことができる。保持電圧４０３は、この例では比較的低く、ラッチ・アップ状態のような問題につながる可能性がある。
【００３８】
図５Ａは、本発明の１つの態様に従うシリコン制御整流器（ＳＣＲ）デバイス５００の断面図である。デバイス５００は単位面積当たり低い容量と高い性能を有するデバイスであり、ベース・トリガおよび保持電圧以外の変更されたトリガおよび保持電圧の選択および／又は調節を許容するトリガ素子を含む。デバイス５００は、図３のデバイス３００と同じものの代わりに、順方向注入トリガ機構を採用する。デバイス５００はＰＮＰＮ構造であり、半導体デバイスに採用されて、静電気放電事象の間にターン・オン又は動作して電流を散逸させることによって静電気放電事象からの損傷を緩和する。結果として、対象の半導体デバイスが静電気放電事象から保護される。
【００３９】
デバイス５００は、構造および構成に関して図３のデバイス３００に似ているが、第１の領域５１０と第２の端子５２０との間にトリガ素子５２２が存在する点が異なる。従って、共通する要素のいくつかの説明は省略する。
【００４０】
デバイス５００は半導体母材５０２を含み、その中で、ｎ形ドーパントを選択的にインプラントすることによって、半導体母材５０２中にｎウエル領域５０４が形成される。半導体母材５０２中にはｐ形ドーパントを選択的にインプラントすることによって、ｎウエル領域５０４に隣接してｐウエル領域５０６も形成される。半導体母材５０２中には１又は複数の分離構造５０８が形成されて、デバイス５００の領域を分離し、能動領域を画定する。
【００４１】
ｎウエル領域５０４中にｎ形電導度を有する第１の領域５１０が形成される。ｎウエル領域５０４には、ｐ形電導度を有する第２の領域５１２も形成され、分離構造５０８の１つによって第１の領域から分離される。ｐウエル領域５０６中にｎ形電導度を有する第３の領域５１４が形成され、分離構造５０８の１つによって第２の領域５１２から分離される。ｐウエル領域５０６中には、ｐ形電導度を有する第４の領域５１６も形成されて、分離構造５０８の別の１つによって第３の領域５１４から分離される。半導体母材５０２の上又は中にトリガ素子５２２が形成される。本発明の別の態様では、トリガ素子を半導体母材５０２から離して形成することもできる。
【００４２】
第２の領域５１２は、保護すべきデバイスのパッド５１８に接続される。トリガ素子５２２、第３の領域５１４および第４の領域５１６は、典型的には、アースである基準電位にある第２の端子５２０に接続される。第１の領域５１０は、トリガ素子５２２に接続される。デバイス５００は高インピーダンス状態および低インピーダンス状態で動作し、高インピーダンスはパッド５１８と第２の端子５２０との間に存在し、低インピーダンスもパッド５１８と端子５２０との間に存在する。デバイス５００は低インピーダンス状態に置かれ、保護すべきデバイスに対して高電圧が供給されることを防止又は緩和する。
【００４３】
トリガ素子５２２は、図３のデバイス３００のベース・トリガおよび保持電圧の代わりに、デバイス５００のための変更されたトリガ電圧および保持電圧を生成および許容する。変更されたトリガ電圧は、ベース・トリガ電圧に等しいかそれよりも高く、また変更された保持電圧は、ベース保持電圧に等しいかそれよりも高い。
【００４４】
トリガ素子５２２は、第１の領域５１０と第２の端子５２０との間に電圧差又は電圧オフセットを生成する。生成された電圧オフセットは、ベース・トリガ電圧およびベース保持電圧に加えられて、変更されたトリガ電圧および変更された保持電圧を与える。トリガ素子５２２は、電圧オフセットを得るために、１又は複数の個別コンポネントを含むことができる。一例として、トリガ素子５２２は、ベース・トリガ電圧に等しい変更されたトリガ電圧およびベース保持電圧に等しい変更された保持電圧を生成する単なる短絡回路でよい。別の例では、トリガ素子５２２は、より高い変更されたトリガ電圧および変更された保持電圧を得る１又は複数のダイオードを含む。更に別の例では、変更されたトリガおよび保持電圧を得るために、アースされたゲート又はゲート結合を備えたＮＭＯＳ又はＰＭＯＳトランジスタ・デバイスが採用される。トリガ素子５２２として採用できる適当な構成のより特殊ないくつかの例について、以下で説明する。
【００４５】
パッド５１８と第２の端子５２０との間に電圧が印加されていない状態で、デバイス５００は、オフ状態又は不活性化状態とも呼ばれる高インピーダンス状態にある。しかし、変更されたトリガ電圧又はそれより高い電圧が第２の端子５２０とパッド５２８との間に印加されると、デバイス５００は、高インピーダンス状態からオン状態又は活性化状態とも呼ばれる低インピーダンス状態に変化する。この時点で順方向注入が起こり、低インピーダンス状態が実現されて、パッド５１８から第２の端子５２０に電流が流れるようにされる。第２の端子５２０とパッド５１８との間に変更された保持電圧又はそれよりも高い電圧が印加されている限り、デバイス５００は低インピーダンス状態に留まる。
【００４６】
デバイス５００によって得られるトリガ電圧および保持電圧は、トリガ素子５２２によって選択可能および／又は構成可能である。結果として、特定のデバイスに対してＥＳＤ保護を提供するように、変更されたトリガ電圧を選択できる。典型的には、変更されたトリガ電圧は動作電圧よりも高いが、その特定のデバイスの破壊又は損傷電圧よりも低くなるように選ばれる。同様に、変更された保持電圧はラッチ・アップ状態をもたらすことなく、ＥＳＤ保護を提供できるように選ぶことができる。典型的には、変更された保持電圧は特定の保護されるデバイスの動作電圧範囲よりも低くなるように選ばれる。
【００４７】
更に、図５Ａはデバイスの断面図に重ねて等価回路図を含む。等価回路図は、例示的な目的のために提供されている。ｎウエル領域５０４の抵抗はＲＮとして示され、半導体母材５０２の抵抗はＲＳＵＢとして示され、第２の領域５１２、ｎウエル領域５０４および半導体母材５０２で構成されるｐｎｐトランジスタはＴＮとして示され、ｎウエル領域５０４、ｐウエル領域５０６および第３の領域５１４で構成されるｎｐｎトランジスタはＴＰとして示されている。
【００４８】
図５Ｂは、本発明の１つの態様に従う、図５Ａのデバイス５００の等価回路図を示す。等価回路図は本質的に例示であって、必ずしもデバイス５００の動作特性をすべて捕らえているわけではない。
【００４９】
図５Ｂの回路は、ＲＮ抵抗、トリガ素子５２２、ＴＮトランジスタ、ＴＰトランジスタおよびＲＳＵＢ抵抗を含んでおり、これらはまた、上で図５Ａに関して説明した。パッド５１８は、ＰＮＰ形のバイポーラ接合トランジスタであるＴＮトランジスタのエミッタに接続される。ＴＮトランジスタのベースは、ＲＮ抵抗の第１の端子と、ＮＰＮ形のバイポーラ接合トランジスタであるＴＰトランジスタのコレクタに接続される。ＴＮトランジスタのコレクタは、ＲＳＵＢ抵抗の第１の端子とＴＰトランジスタのベースに接続される。ＴＰトランジスタのエミッタおよびＲＳＵＢ抵抗の第２の端子は、第２の端子５２０に接続される。ＲＮ抵抗の第２の端子は、それ自身も第２の端子５２０につながるトリガ素子５２２に接続される。
【００５０】
回路は、初期には、パッド５１８と第２の端子５２０との間に電圧が供給されない状態で高インピーダンス状態にある。ＴＮトランジスタおよびＴＰトランジスタは両方ともにオフ状態で、それらを通って電流が流れることを実質的に阻止する。第２の端子５２０とパッド５１８との間にトリガ電圧又はそれより高い電圧が印加されると、回路は、高インピーダンス状態から低インピーダンス状態に遷移する。変更されたトリガ電圧は、トリガ素子のおかげで少なくともトリガ電圧に等しい。ここで、変更されたトリガ電圧に等しいかそれよりも高い電圧が印加されると、順方向注入が起こって、ＴＮトランジスタおよびＲＳＵＢ抵抗を通ってかなりの電流が流れる。ＴＮトランジスタをオン状態に保つことによって低インピーダンス状態を維持するために、少なくとも保持電圧がパッド５１８に供給される。パッド５１８に供給される電圧が保持電圧以下に低下すると、ＴＮトランジスタはターン・オフし、回路は高インピーダンス状態に戻る。
【００５１】
図６は、図５Ａのデバイス５００のような本発明に従う、トリガ素子を備えたＳＣＲデバイスの例示的な電流対電圧特性を示すグラフである。デバイスのトリガ素子は、変更されたトリガおよび保持電圧をＳＣＲデバイスに採用することを許容する。このグラフは、本発明の理解を容易にするために、例示的な目的で提供されている。
【００５２】
ｘ軸は、図５Ａのデバイス５００のパッド５１８のようなＳＣＲデバイスのパッドに供給される電圧に関する。ｙ軸は、図５のデバイス５００でパッド５１８から第２の端子５２０へのように、ＳＣＲデバイスを通って流れる電流に関する。
【００５３】
図６には、トリガ素子の各種の実施を示す３つの異なるプロットが示されている。ライン６０１は、トリガ素子としての短絡回路を備えた第１のＳＣＲデバイスの例示的な電流対電圧応答を表す。この第１のＳＣＲデバイスは、ベース・トリガ電圧６０２およびベース保持電圧６０３で動作する。別のライン６１１は、トリガ素子としての１個のダイオードを備えた第２のＳＣＲデバイスの例示的な電流対電圧応答を表す。この第２のＳＣＲデバイスは、ベース・トリガおよび保持電圧よりもダイオード両端の電圧降下１個分だけ大きい変更されたトリガ電圧６１２および変更された保持電圧６１３で動作する。更に別のライン６２１は、トリガ素子として直列接続された２個のダイオードを備えた第３のＳＣＲデバイスの例示的な電流対電圧応答を表す。第３のＳＣＲデバイスは、ベース・トリガおよび保持電圧よりも、直列接続された２つのダイオード両端の電圧降下分だけ大きく、第２のＳＣＲデバイスのものの２倍に等しい、変更されたトリガ電圧６２２および変更された保持電圧６２３で動作する。
【００５４】
図６のグラフは、トリガ素子を交換することで、どのように変更されたトリガ電圧および保持電圧が得られるかを示す。すなわち、トリガ素子は、保護すべき半導体デバイスに適した、あるいは適切な変更されたトリガおよび保持電圧を得るように構成することが可能である。
【００５５】
図７Ａから図７Ｇは、以下に本発明に従って採用できる適当なトリガ素子の例を示すために提供される。これらの例は、本質的に例示のためだけのものであって、本発明に従って採用されるその他の適当なトリガ素子を制限したり排除したりする意図はない。更に、以下の例の多様な変形が本発明に従って許容される。
【００５６】
図７Ａは、発明の１つの態様による、トリガ素子７２２として直列ダイオードを備えたＳＣＲデバイス７００の断面図である。デバイス７００は、単位面積当たり低容量で高性能なデバイスであり、ベース・トリガおよび保持電圧と異なる変更されたトリガおよび保持電圧を調節および／又は選択することを可能とするトリガ素子を含む。
【００５７】
デバイス７００は、構造および構成に関して図３のデバイス５００と似ているが、トリガ素子７２２が第１の領域７１０と第２の端子７２０との間に存在する点が異なる。従って、共通する要素に関するいくつかの説明は省略する。
【００５８】
デバイス７００は半導体母材７０２を含み、その中で、ｎ形ドーパントを選択的にインプラントすることによって、半導体母材７０２中にｎウエル領域７０４が形成される。半導体母材７０２中には、ｐ形ドーパントを選択的にインプラントすることによって、ｎウエル領域７０４に隣接してｐウエル領域７０６も形成される。半導体母材７０２中には、１又は複数の分離構造７０８が形成されて、デバイス７００の領域を分離し、能動領域を画定する。
【００５９】
ｎウエル領域７０４中にｎ形電導度を有する第１の領域７１０が形成される。ｎウエル領域７０４中には、ｐ形電導度を有する第２の領域７１２も形成され、分離構造７０８の１つによって第１の領域から分離される。ｐウエル領域７０６中にｎ形電導度を有する第３の領域７１４が形成され、分離構造７０８の１つによって第２の領域７１２から分離される。ｐウエル領域７０６中には、ｐ形電導度を有する第４の領域７１６も形成されて、分離構造７０８の別の１つによって第３の領域７１４から分離される。半導体母材７０２の上又は中にトリガ素子７２２が形成される。本発明の別の態様では、トリガ素子を半導体母材７０２から離して形成することもできる。
【００６０】
第２の領域７１２は保護すべきデバイスのパッド７１８に接続される。トリガ素子７２２、第３の領域７１４および第４の領域７１６は、典型的には、アースである基準電位にある第２の端子７２０に接続される。第１の領域７１０はトリガ素子７２２に接続される。第２の領域７１２と第３の領域７１４との間には、デバイスの正しい動作を得るために最小の間隔７２４が必要である。
【００６１】
トリガ素子７２２は第１の領域７１０と第２の端子７２０との間に接続された直列ダイオードを含む。存在するダイオードの数がトリガ電圧を決める。ダイオードは、例えば、ｎウエル領域中に形成されたｐ形電導度領域として半導体母材中に形成できる。
【００６２】
図７Ｂは、本発明の１つの態様による、トリガ素子７２２としてゲートをアースされたＮＭＯＳトランジスタを備えたＳＣＲデバイス７００の断面図である。この図は、本質的に例示のためのものであり、発明の理解を容易にするために提供される。
【００６３】
ここで、ゲートをアースされたＮＭＯＳトランジスタは、直列ダイオードの代わりのトリガ素子として採用されている。ＮＭＯＳトランジスタのゲートは、第２の端子（又はアース）に接続される。ゲートをアースされたＮＭＯＳトランジスタのブレークダウンが、デバイス７００のトリガおよび保持電圧を変更する。
【００６４】
図７Ｃは、本発明の１つの態様による、トリガ素子７２２としてゲート結合されたＮＭＯＳトランジスタを備えたＳＣＲデバイス７００の断面図である。この図は、本質的に例示のためのものであり、発明の理解を容易にするために提供される。
【００６５】
ここで、ゲート結合されたＮＭＯＳトランジスタはトリガ素子７２２として採用されている。キャパシタの第１の端子とＮＭＯＳトランジスタのソースは、第１の領域７１０に接続される。トランジスタのゲートは、キャパシタの第２の端子、抵抗の第１の端子および第２の端子７２０に接続される。抵抗の第２の端子およびトランジスタのドレインも第２の端子７２０に接続される。ＮＭＯＳトランジスタのブレークダウン電圧が、変更されたトリガ電圧および変更された保持電圧を決める。
【００６６】
図７Ｄは、本発明の１つの態様による、トリガ素子７２２としてカスコード接続されたＮＭＯＳ回路を備えたＳＣＲデバイス７００の断面図である。この図は、本質的に例示のためのものであり、発明の理解を容易にするために提供される。
【００６７】
カスコード回路は、第１のＮＭＯＳトランジスタ７２６と第２のＮＭＯＳトランジスタ７２８とを含む。第１のＮＭＯＳトランジスタ７２６のソースは、第１の領域７１０に接続される。第１のＮＭＯＳトランジスタ７２６のドレインは、第２のＮＭＯＳトランジスタ７２８のソースに接続される。第１のＮＭＯＳトランジスタ７２６のゲート、第２のＮＭＯＳトランジスタ７２８のゲートおよび第２のＮＭＯＳトランジスタのドレインは、第２の端子７２０に接続される。カスコード回路のブレークダウン値が、デバイス７００の変更されたトリガおよび保持電圧を決める。
【００６８】
図７Ｅは、本発明の１つの態様による、トリガ素子７２２としてドレインをアースされたＰＭＯＳトランジスタを備えたＳＣＲデバイス７００の断面図である。この図は、本質的に例示のためのものであり、発明の理解を容易にするために提供される。
【００６９】
トリガ素子７２２は、ＰＭＯＳトランジスタを含む。トランジスタのドレインは第２の端子７２０に接続され、トランジスタのソースおよびゲートは、第１の領域７１０に接続される。ドレインをアースされたＰＭＯＳトランジスタのブレークダウン値が、デバイス７００のトリガおよび保持電圧を決める。
【００７０】
図７Ｆは、本発明の１つの態様による、トリガ素子７２２としてゲート結合されたＰＭＯＳトランジスタを備えたＳＣＲデバイス７００の断面図である。この図は、本質的に例示のためのものであり、発明の理解を容易にするために提供される。
【００７１】
トリガ素子７２２はＰＭＯＳトランジスタを含む。トランジスタのドレインは第２の端子７２０に接続される。トランジスタのソースは第１の領域７１０と抵抗の第１の端子とに接続される。トランジスタのゲートは抵抗の第２の端子とキャパシタの第１の端子とに接続される。キャパシタの第２の端子も第２の端子７２０に接続される。ゲート結合されたＰＭＯＳトランジスタのブレークダウン値が、デバイス７００のトリガおよび保持電圧を決める。
【００７２】
図７Ｇは、本発明の１つの態様による、トリガ素子７２２としてカスコード接続されたＰＭＯＳ回路を備えたＳＣＲデバイス７００の断面図である。この図は本質的に例示のためのものであり、発明の理解を容易にするために提供される。
【００７３】
カスコード回路は、第１のＰＭＯＳトランジスタ７２６と第２のＰＭＯＳトランジスタ７２８とを含む。第１のＰＭＯＳトランジスタ７２６および第２のＰＭＯＳトランジスタ７２８は、別々のｎウエル領域に、あるいは同じｎウエル領域に形成できる。別々のｎウエル領域に形成した場合、同じｎウエル領域に形成した場合よりもトリガ電圧は高くなる。
【００７４】
第１のＮＭＯＳトランジスタ７２６のソースは、第１の領域７１０に接続される。第１のＮＭＯＳトランジスタ７２６のドレインは、第２のＮＭＯＳトランジスタ７２８のソースに接続される。第１のＮＭＯＳトランジスタ７２６のゲート、第２のＮＭＯＳトランジスタ７２８のゲートおよび第２のＮＭＯＳトランジスタのドレインは第１の領域７１０に接続される。カスコード接続されたＰＭＯＳ回路のブレークダウン値が、デバイス７００の変更されたトリガおよび保持電圧を決める。
【００７５】
図８は、本発明の１つの態様による、トリガ素子を備えたＳＣＲデバイスを作製および利用する方法８００のフロー図である。方法８００により、単位面積当たり比較的低い容量と高性能を実現する構成を有するＳＣＲが作製される。方法８００は、トリガおよび保持電圧の調節および／又は選択を許容するトリガ素子の形成を含む。
【００７６】
しばらくの間、説明を簡単にするために、方法８００は逐次的に実行するものとして説明する。本発明が例示した順序に限定されないこと、本発明に従ういくつかの態様では、ここに例を挙げて説明するものと異なる順序で実行されたり、あるいは、他の態様と同時に実行されたりする場合があることを理解および解釈されるべきである。更に、本発明の１つの態様に従って方法を実施する場合に、ここに提示するすべての工程を必要とするわけではない。
【００７７】
方法８００はブロック８０２から始まり、ここで、半導体母材中に分離領域が形成されて、それらの間に能動領域を画定する。分離領域は、浅いトレンチ分離領域（ＳＴＩ）として、あるいはその他適当な分離構造として形成できる。半導体母材は、シリコン基板、エピタキシャル層、ドープされた層、未ドープの層等のような１又は複数の半導体層を含む。
【００７８】
ブロック８０４では、半導体母材の能動領域中にｎウエル領域が形成される。ｎウエル領域は、ｎ形ドーパントを選択的にインプラントすることによって形成される。半導体母材の能動領域には、ブロック８０６においてｐウエル領域も形成される。ｐウエル領域は、ｐ形ドーパントを選択的にインプラントすることによって形成される。ｎウエルおよびｐウエルの一方は、別のやり方として、例えばｐウエル領域のためにｐ形にドープされたエピタキシャル層を採用することによるなど、本発明の代替方法に従って適当にドープされた基板材料を採用することによって形成することもできる。
【００７９】
ブロック８０８では、ｎウエル領域中にｎ形電導度を有する第１の領域が形成される。第１の領域は、選ばれた注入量および濃度でｎ形ドーパントを選択的にインプラントすることによって形成される。ブロック８１０では、ｎウエル領域中にｐ形電導度を有する第２の領域が形成されて、分離構造の１つによって第１の領域から分離される。第２の領域は、選ばれた注入量および濃度にｐ形ドーパントを選択的にインプラントすることによって形成される。
【００８０】
ブロック８１２では、ｐウエル領域中にｎ形電導度を有する第３の領域が形成され、分離構造の１つによって第２の領域から分離される。第３の領域は、選ばれた注入量および濃度にｎ形ドーパントを選択的にインプラントすることによって形成される。ブロック８１４では、ｐウエル領域中にｎ形電導度を有する第４の領域も形成されて、分離構造の別の１つによって第３の領域から分離される。
【００８１】
ブロック８１６では、第１の領域に接するようにトリガ素子が形成される。トリガ素子は、１つの例として半導体母材の上又は中に形成することができる。別の例では、トリガ素子は別のデバイス中に形成できる。
【００８２】
トリガ素子は、一緒になって変更されたトリガ電圧および変更された保持電圧を提供するように構成される、ダイオード、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ等の１又は複数の個別デバイスとして形成される。トリガ素子は、変更されたトリガ電圧および変更された保持電圧が保護されるデバイスに適したものとなるように形成される。
【００８３】
典型的には、保護すべきデバイス又は回路に接続されるパッドがブロック８１８で形成され、第２の領域に接続される。パッドは、銅やタングステンのような導電性材料を含む。第２の領域へのこの接続は、例えば、導電性プラグ又はコンタクト、導電層および／又はそれらの組合せでよい。
【００８４】
ブロック８２０では、トリガ素子、第３の領域および第４の領域に接するように第２の端子が形成される。典型的には、第２の端子は、アース又はパッドが位置するものよりも典型的には、低い別の基準電位に接続される。トリガ素子、第３の領域および第４の領域へのこの接続は、例えば、導電性プラグ又はコンタクト、導電層および／又はそれらの組合せでよい。第２の端子もまた導電性材料を含む。
【００８５】
図９は、本発明の１つの態様による、ＳＣＲ  ＥＳＤデバイスに採用できるトリガ素子を形成する方法９００である。方法９００では、保護されるデバイスの動作特性に従って選ばれた変更されたトリガ電圧、および変更された保持電圧を提供するようにトリガ素子が形成される。
【００８６】
しばらくの間、説明を簡単にするために、方法９００は逐次的に実行するものとして説明する。本発明が例示した順序に限定されないこと、本発明に従ういくつかの態様では、ここに例を挙げて説明するものと異なる順序で実行されたり、あるいは、他の態様と同時に実行されたりする場合があることを理解および解釈されるべきである。更に、本発明の１つの態様に従って方法を実施する場合に、ここに提示するすべての工程を必要とするわけではない。
【００８７】
方法はブロック９０２で始まり、ここでベース・トリガ電圧およびベース保持電圧を有し、順方向注入によってトリガされるＳＣＲ  ＥＳＤデバイスが提供される。ＳＣＲデバイスは図８の方法によって形成されるもの、図３のデバイス３００、図５のデバイス５００およびそれらの適切な変形と類似している。
【００８８】
保護されるデバイスの動作特性がブロック９０４で提供される。動作特性には、最大又はブレークダウン電圧、動作電圧範囲等が含まれる。
【００８９】
ブロック９０６においてベース・トリガ電圧からベース保持電圧を差し引くことによってデバイスのＳＣＲオフセット電圧が決まる。代替的な態様では、オフセット電圧はブロック９０２で与えられ、従ってブロック９０６における決定が回避される。
【００９０】
変更されたトリガ電圧および変更された保持電圧は、少なくとも動作特性およびＳＣＲオフセット電圧に従ってブロック９０８で選ばれる。一般に、変更されたトリガ電圧は、保護されるデバイスの最大又はブレークダウン電圧に等しいかそれより低く選ばれる。これによって、ＳＣＲ  ＥＳＤデバイスは、保護されるデバイスに対して損傷を与える電圧レベルが印加される前にトリガされることが可能になる。変更された保持電圧は、典型的には、保護されるデバイスの動作電圧範囲より低くなるように選ばれる。結果として、ラッチ・アップ状態等が緩和される。本発明のこの態様において、変更されたトリガ電圧と変更された保持電圧との差分が、ほぼオフセット値に等しいことに注意すべきである。
【００９１】
トリガ素子の成分は、変更されたトリガ電圧および変更された保持電圧に従ってブロック９１０において選ばれる。一般にトリガ素子は、ベース・トリガ電圧およびベース保持電圧に加えられることによって変更されたトリガ電圧および変更された保持電圧をもたらす代替電圧オフセットを与えるように構成される。この代替電圧オフセットはトリガ素子のコンダクタンス特性の関数である。
【００９２】
例えば、複数のダイオードはそれぞれ個々に約０．７ボルトの電圧降下、約２ボルトのベース・トリガ電圧および約１ボルトのベース保持電圧を有する。また、約４．１ボルトの変更されたトリガ電圧および約３．１ボルトの変更された保持電圧が選ばれる。直列に接続されたダイオードの３個で２．１ボルトの代替電圧オフセットが与えられ、本例の変更されたトリガ電圧および変更された保持電圧が与えられる。
【００９３】
次にブロック９１２において、選ばれた成分に従ってトリガ素子が形成される。トリガ素子は、ブロック９０２で提供されたＳＣＲ  ＥＳＤデバイスの第１の領域および第２の端子に接するように形成される。一例として、ダイオードは半導体母材中に１又は複数のｎ形ウエル領域を形成し、その中にｐ形領域を形成することによって形成できる。次に、ダイオードを直列に接続し、ダイオード群をＳＣＲ  ＥＳＤデバイスに接続するように、導電層および／又はコンタクトが形成される。注意すべきことは、ＳＣＲデバイスの容量値に対してトリガ素子が寄与する分は、全くないか比較的小さいことである。これは、ＳＣＲデバイスを通って流れる、あるいは散逸する電流が実質的にトリガ素子を通らないという事実のためである。
【００９４】
本発明が関係する当該分野の者であれば理解されるように、特許請求される本発明に分野から外れることなく、ここに説明した実施の形態例およびその他の実施例に対して修正を施すことが可能である。
【図面の簡単な説明】
【００９５】
【図１Ａ】従来のシリコン制御整流器（ＳＣＲ）デバイスの断面図。
【図１Ｂ】図１Ａのデバイスの等価回路図。
【図２】従来のＳＣＲデバイスの典型的な電流対電圧特性を示すグラフ。
【図３Ａ】発明の１つの態様によるシリコン制御整流器（ＳＣＲ）デバイスの断面図。
【図３Ｂ】発明の１つの態様による図３Ａのデバイスの等価回路図。
【図４】発明に従うＳＣＲデバイスの例示的電流対電圧特性を示すグラフ。
【図５Ａ】発明の１つの態様によるシリコン制御整流器（ＳＣＲ）デバイスの断面図。
【図５Ｂ】発明の１つの態様による図５Ａのデバイスの等価回路図。
【図６】発明による、トリガ素子を備えたＳＣＲデバイスの例示的電流対電圧特性を示すグラフ。
【図７Ａ】発明の１つの態様による、トリガ素子として直列接続されたダイオードを備えたＳＣＲデバイスの断面図。
【図７Ｂ】発明の１つの態様による、トリガ素子としてゲートをアースされたＮＭＯＳトランジスタを備えたＳＣＲデバイスの断面図。
【図７Ｃ】発明の１つの態様による、トリガ素子としてゲート結合されたＮＭＯＳトランジスタを備えたＳＣＲデバイスの断面図。
【図７Ｄ】発明の１つの態様による、トリガ素子としてカスコード接続されたＮＭＯＳ回路を備えたＳＣＲデバイスの断面図。
【図７Ｅ】発明の１つの態様による、トリガ素子としてドレインをアースされたＰＭＯＳトランジスタを備えたＳＣＲデバイスの断面図。
【図７Ｆ】発明の１つの態様による、トリガ素子としてゲート結合されたＰＭＯＳトランジスタを備えたＳＣＲデバイスの断面図。
【図７Ｇ】発明の１つの態様による、トリガ素子としてカスコード接続されたＰＭＯＳ回路を備えたＳＣＲデバイスの断面図。
【図８】発明の１つの態様による、トリガ素子を備えたＳＣＲデバイスを製造および利用する方法のフロー図。
【図９】発明の１つの態様による、ＳＣＲ  ＥＳＤデバイスに採用できるトリガ素子を形成する方法を示す図。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８】
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【図９】
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【国際調査報告】
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