(57)【要約】  データ内容を読み出すために復号またはアドレス指定する必要がないワンタイム・プログラマブル（ＯＴＰ）不揮発性ヒューズ・メモリ・セル。各ヒューズ・メモリ・セルは、その出力のところにラッチされ、その内容をいつでも使用することができる。  例えば、コード格納メモリ、直列構成メモリ用に、またＩＤ（識別）、トリミング、および他の製造後のシステム・オン・チップ（ＳｏＣ）カスタム化ニーズのための個々のヒューズ・ビットとして使用することができる。一時的にデータを格納し、設計を試験するための手段も含む。他の実施形態の場合には、１つのメモリ・セルで２つの差動的にプログラムしたヒューズを使用して、選択およびプログラミング回路がマージされる。
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【特許請求の範囲】
【請求項１】
復号またはアドレス指定しないで連続的に入手可能なデータ内容を有する不揮発性プログラマブル・リード・オンリー・メモリ・セルであって、同メモリ・セルが、
ソース、ドレインおよびゲートを有する選択トランジスタであって、前記選択トランジスタのソースまたはドレインが第１の電圧と接続され、他方のソースとドレインが第１の接続点を形成する選択トランジスタと、
ソース、ドレインおよびゲートを有するヒューズ・トランジスタであって、
同ヒューズ・トランジスタのソース、ドレイン、またはソースとドレインが第２の接続点を形成し、前記第２の接続点が前記メモリ・セルの出力ポートであることと、
前記第１および前記第２の接続点が、電気的に接続されていることと、
ある論理レベルのデータが、前記選択トランジスタをオンにし、所定の期間中、前記ヒューズ・トランジスタのゲートに制御された高電圧を印加することにより、前記ヒューズ・トランジスタの少なくとも１つの物理的特徴を永続的に変えることにより前記セル内にプログラムされる、
ヒューズ・トランジスタと、
を備えるメモリ・セル。
【請求項２】
前記第１および第２の接続点が、ソース、ドレイン、およびゲートを有する少なくとも１つの高電圧保護トランジスタを通して接続され、前記高電圧保護トランジスタのソースまたはドレインが、前記第１の接続点に接続され、前記高電圧保護トランジスタのソースおよびドレインの他方が、前記第２の接続点に接続される請求項１に記載のメモリ・セル。
【請求項３】
前記メモリ・セルが、ＣＭＯＳプロセスにより実施される請求項１に記載のメモリ・セル。
【請求項４】
前記メモリ・セル・データが、前記ヒューズ・トランジスタのゲートに、前記プログラミング電圧よりも低い電圧を印加することにより確認される請求項１に記載のメモリ・セル。
【請求項５】
前記トランジスタの少なくとも１つの物理的特徴の変更が、前記ヒューズ・トランジスタの誘電体またはゲート酸化物を破壊することにより達成される請求項１に記載のメモリ・セル。
【請求項６】
トランジスタが、ＮＭＯＳトランジスタである請求項１に記載のメモリ・セル。
【請求項７】
トランジスタが、ＰＭＯＳトランジスタである請求項１に記載のメモリ・セル。
【請求項８】
前記メモリ・セルのＣＭＯＳ実施態様において、Ｎ型ウエル・インプラントが、Ｎ−ＷＥＬＬインプラントの存在により、傾斜接合を生成するＮ＋ソース／ドレイン・インプラントと一緒に共注入される請求項１に記載のメモリ・セル。
【請求項９】
前記メモリ・セルのＣＭＯＳ実施態様において、前記ヒューズおよび選択トランジスタが、「ネイティブ」である請求項１に記載のメモリ・セル。
【請求項１０】
マルチビット・メモリ・ブロックの一部となるように構成されるプログラマブル・リード・オンリー・メモリ回路であって、前記メモリ回路が、
少なくとも１つの選択装置、高電圧保護装置およびヒューズ装置が直列に接続している単一ビット・コア・メモリ・セルであって、前記選択装置をオンにして所定の期間中、前記ヒューズ装置のゲートに制御された高電圧を印加することによって、前記ヒューズ装置
の少なくとも１つの物理的特徴を永続的に変えることにより、データが前記セル内にプログラムされる単一ビット・コア・メモリ・セルと、
前記単一ビット・コア・メモリ・セルの出力または外部からのデータ・ビットをラッチするための単一ビット・ラッチと、
前記単一ビット・ラッチ内容を制御するためのセットおよびリセット入力ラインと、
複数のメモリ・ブロックの中からメモリ・ブロックを選択するためのブロック選択入力ラインと、
メモリ・ブロックの複数のメモリ回路の中からメモリ回路を選択するための多重アドレス入力ラインと、
選択したメモリ・ブロックのメモリ回路のプログラミングを可能にするプログラミング入力ラインと、
を備えるプログラマブル・リード・オンリー・メモリ回路。
【請求項１１】
前記単一ビット・ラッチが、２つのクロスカップル型ＮＡＮＤゲートにより実施される請求項１０に記載のメモリ回路。
【請求項１２】
前記ヒューズ・データが、前記単一ビット・ラッチへの途中の少なくとも１つのトランジスタを通過し、前記トランジスタ・ゲートのところの信号が前記データの前記通過を制御する請求項１１に記載のメモリ回路。
【請求項１３】
前記単一ビット・ラッチの入力が、２つの直列トランジスタを通してアースと接続し、前記２つの直列トランジスタのうちの１つのトランジスタのゲートが、前記ヒューズ・データにより制御される請求項１１に記載のメモリ回路。
【請求項１４】
前記ヒューズ・データにより制御される前記トランジスタ・ゲートが、少なくとも１つのリーク制御トランジスタによりアースに接続される請求項１３に記載のメモリ回路。
【請求項１５】
前記ヒューズ装置が、トランジスタであり、前記ヒューズ・トランジスタの少なくとも１つの物理的特徴の変更が、前記ヒューズ・トランジスタの誘電体またはゲート酸化物の破壊により行われる請求項１０に記載のメモリ回路。
【請求項１６】
前記コア・メモリ・セルのＣＭＯＳ実施態様において、Ｎ型ウエル・インプラントが、ＮＷＥＬＬインプラントの存在により傾斜接合を生成するＮ＋ソース／ドレイン・インプラントと一緒に共注入される請求項１０に記載のメモリ回路。
【請求項１７】
前記コア・メモリ・セルのＣＭＯＳ実施態様において、前記ヒューズおよび前記選択装置が、「ネイティブ」である請求項１０に記載のメモリ回路。
【請求項１８】
前記メモリ回路が、前記単一ビット・ラッチ内にデータを一時的に格納するために、前記セットおよび前記リセット入力ラインを使用することにより、前記ヒューズ装置を破壊しないで、一時的にプログラムされる請求項１０に記載のメモリ回路。
【請求項１９】
個々のメモリ回路が、アドレス入力ライン、前記ブロック選択入力ライン、および前記プログラミング入力ラインの組合せにより、プログラミングまたは確認のために選択される請求項１０に記載のメモリ回路。
【請求項２０】
２つの差動プログラム可能なヒューズを使用するプログラマブル・リード・オンリー単一ビット・メモリ・セルであって、前記メモリ・セルが、
第１および第２のラッチされた出力を含むセット−リセット・ラッチであって、前記第１のラッチされた出力が、前記第２のラッチされた出力の補数であり、前記ラッチされた
出力のうちの１つが、前記メモリ・セル内に格納しているデータ値を示し、他方のラッチされた出力が、前記メモリ・セル内に格納しているデータ値の補数を示すセット−リセット・ラッチと、
２つの差動的にプログラムしたコア・メモリ・セルであって、それぞれが、
ソース、ドレインおよびゲートを有する選択トランジスタであって、前記２つの選択トランジスタの一方のソースまたはドレインが、前記セット−リセット・ラッチの前記第１または第２の出力に接続され、他方の選択トランジスタのソースまたはドレインが、前記セット−リセット・ラッチの前記第１および前記第２の出力の他方に接続される選択トランジスタと、
ソース、ドレインおよびゲートを有するヒューズ・トランジスタであって、
前記２つのヒューズ・トランジスタのそれぞれのソース、ドレイン、またはソースおよびドレインが、前記２つの選択トランジスタの他方のソースまたはドレインに接続され、
前記セット−リセット・ラッチのセットおよびリセット入力のところに適当な論理値を保持しながら、所定の期間中、前記選択および前記ヒューズ・トランジスタの前記ゲートに、第１および第２の制御下の電圧を接続することにより、差動的な方法で、前記２つのヒューズ・トランジスタの一方の少なくとも１つの物理的特徴を永続的に変更することにより、データが前記メモリ・セル内にプログラムされるヒューズ・トランジスタと、
を備える２つの差動的にプログラムしたコア・メモリ・セルと、
を有するメモリ・セル。
【請求項２１】
前記メモリ・セルが、２つの鏡像半減回路を備える請求項２０に記載のメモリ・セル。
【請求項２２】
前記メモリ・セルが、ＣＭＯＳプロセスにより実施される請求項２０に記載のメモリ・セル。
【請求項２３】
前記トランジスタの少なくとも１つの物理的特徴の変更が、前記ヒューズ・トランジスタの誘電体またはゲート酸化物を破壊することである請求項２０に記載のメモリ・セル。
【請求項２４】
前記コア・メモリ・セルのＣＭＯＳ実施態様において、標準ＰＭＯＳトランジスタ本体用に使用するものと同じインプラントであるＮ型ウエル・インプラントが、ＮＷＥＬＬインプラントの存在により傾斜接合を生成するＮ＋ソース／ドレイン・インプラントと一緒に共注入される請求項２０に記載のメモリ・セル。
【請求項２５】
前記コア・メモリ・セルのＣＭＯＳ実施態様において、前記ヒューズおよび前記選択トランジスタが、「ネイティブ」である請求項２０に記載のメモリ・セル。
【請求項２６】
前記メモリ・セルが、前記単一ビット・ラッチ内にデータを一時的に格納するために、前記セットおよび前記リセット入力ラインを使用することにより、前記ヒューズ・トランジスタを破壊しないで、一時的にプログラムされる請求項２０に記載のメモリ・セル。
【請求項２７】
２つの差動的にプログラムしたヒューズを使用する単一ビット不揮発性プログラマブル・メモリ・セルであって、前記メモリ・セルが、
第１および第２のラッチした出力を含むセット−リセット・ラッチであって、前記第１の出力が、前記第２の出力の補数であって、前記ラッチした出力のうちの一方が、前記メモリ・セル内に格納している論理値を示し、前記他方のラッチした出力が、前記メモリ・セル内に格納している論理値の補数を示すセット−リセット・ラッチと、
それぞれが、ソース、ドレインおよびゲートを含む２つの差動プログラマブル・トランジスタであって、
前記２つのプログラマブル・トランジスタのソース、ドレイン、またはソースおよび
ドレインが、制御可能な電圧に接続され、前記２つのプログラマブル・トランジスタの一方のゲートが、前記セット−リセット・ラッチの第１の出力に接続され、他方のプログラマブル・トランジスタのゲートが、前記セット−リセット・ラッチの第２の出力に接続され、
前記セット−リセット・ラッチのセットおよびリセット入力のところに適当な論理値を保持しながら、所定の期間中、前記制御可能な電圧を所定の電圧に維持することにより、前記差動的にプログラムしたトランジスタの一方のトランジスタ特性を永続的に変えることにより前記メモリ・セル内にデータがプログラムされる、
２つの差動プログラマブル・トランジスタと、
を備えるメモリ・セル。
【請求項２８】
前記メモリ・セルが、２つの鏡像半減回路を備える請求項２７に記載のメモリ・セル。
【請求項２９】
前記メモリ・セルが、ＣＭＯＳプロセスにより実施される請求項２７に記載のメモリ・セル。
【請求項３０】
前記プログラマブル・トランジスタの特性の変更が、前記プログラマブル・トランジスタの誘電体またはゲート酸化物を破壊することである請求項２７に記載のメモリ・セル。
【請求項３１】
前記プログラマブル・トランジスタのＣＭＯＳ実施態様において、標準ＰＭＯＳトランジスタ本体用に使用するものと同じインプラントであるＮ型ウエル・インプラントが、傾斜接合を生成するＮ＋ソース／ドレイン・インプラントと一緒に共注入される請求項２７に記載のメモリ・セル。
【請求項３２】
前記プログラマブル・トランジスタのＣＭＯＳ実施態様において、前記トランジスタが、「ネイティブ」である請求項２７に記載のメモリ・セル。
【請求項３３】
前記メモリ・セルが、前記単一ビット・ラッチ内にデータを一時的に格納するために、前記セットおよび前記リセット入力ラインを使用することにより、前記プログラマブル・トランジスタを破壊しないで、一時的にプログラムされる請求項２７に記載のメモリ・セル。
【請求項３４】
データ・ビット格納方法であって、
２つの差動プログラマブル・コア・メモリ・セルの各出力を、セット−リセット・ラッチの２つの相補出力のうちの一方に接続するステップであって、各コア・メモリ・セルが、
ソース、ドレイン、およびゲートを有する選択トランジスタであって、前記２つの選択トランジスタの一方のソースまたはドレインが、前記セット−リセット・ラッチの前記第１または第２の出力に接続され、他方の選択トランジスタのソースまたはドレインが、セット−リセット・ラッチの前記第１および第２の出力の他方に接続される選択トランジスタと、
ソース、ドレインおよびゲートを有するヒューズ・トランジスタであって、前記２つのヒューズ・トランジスタそれぞれのソース、ドレイン、またはソースおよびドレインが、前記２つの選択トランジスタの他方のソースまたはドレインに接続されるヒューズ・トランジスタと、
を備えるステップと、
前記セット−リセット・ラッチのセットおよびリセット入力のところに適当な論理値を保持しながら、所定の期間中、第１および第２の制御下の電圧を前記選択および前記ヒューズ・トランジスタのゲートに接続することにより、差動的な方法で、前記２つのヒューズ・トランジスタのうちの一方の物理的特性を永続的に変えることによりデータ値を格納
するステップであって、前記ラッチした出力のうちの一方が、前記格納しているデータを示し、他方のラッチした出力が、前記格納しているデータ値の補数を示すステップと、
を含むデータ・ビット格納方法。
【請求項３５】
データ格納方法であって、
２つの差動プログラマブル・コア・メモリ・セルの各出力をセット−リセット・ラッチの２つの相補出力のうちの一方に接続するステップであって、各コア・メモリ・セルが、それぞれがソース、ドレインおよびゲートをさらに備える２つの差動プログラマブル・トランジスタを備え、前記２つのプログラマブル・トランジスタのソース、ドレイン、またはソースおよびドレインが、制御可能な電圧に接続され、前記２つのプログラマブル・トランジスタのうちの一方の前記ゲートが、前記セット−リセット・ラッチの第１の出力に接続され、他方のプログラマブル・トランジスタのゲートが、セット−リセット・ラッチの第２の出力に接続されるステップと、
前記セット−リセット・ラッチの前記セットおよび前記リセット入力のところに適当な論理値を保持しながら、所定の期間中、前記制御可能な電圧を所定の電圧に維持することにより、前記差動的にプログラムしたトランジスタのうちの一方の特性を永続的に変えることによりデータを格納するステップと、
を含むデータ格納方法。
【請求項３６】
データ格納素子と直列に結合している選択トランジスタを備える不揮発性メモリ・セルであって、
前記データ格納素子が、その導電率が制御できるように変わる導電性構造を備え、
前記選択トランジスタが、プログラミングのために前記メモリ・セルにアドレス指定するために制御することができるゲートを有し、
前記格納素子が、前記２つのトランジスタの結合点のところの前記格納素子を通る電流を検出することによりいつでも読み出される不揮発性メモリ・セル。
【請求項３７】
前記選択トランジスタおよび格納素子が、直列高電圧保護トランジスタを通して結合され、前記格納素子が、前記高電圧保護トランジスタを含む格納素子の結合点のところの格納素子を通る電流を検出することによりいつでも読み出される請求項３６に記載のメモリ・セル。
【請求項３８】
前記データ格納素子が、導電性構造と、データを物理的に格納するための導電性構造の下に位置する極薄誘電体と、前記極薄誘電体および前記導電性構造両方の下に位置する第１のドープした半導体領域とを備え、前記格納素子が、前記極薄誘電体を破壊することによりプログラムされる請求項３６に記載のメモリ・セル。
【請求項３９】
データ格納素子が、コンデンサである請求項３６に記載のメモリ・セル。
【請求項４０】
前記データ格納素子が、ゲート、前記ゲートの下に位置するゲート誘電体、およびその間のチャネル領域を形成するために、間隔をおいて位置する前記ゲート誘電体および前記ゲート両方の下に位置する第１および第２のドープした半導体領域を有するＭＯＳ電界効果トランジスタである請求項３６に記載のメモリ・セル。
【請求項４１】
ワンタイム・プログラマブル・メモリ回路であって、
単一データ・ビットを格納するための単一ビット・コア・メモリ手段であって、前記データ・ビットが、ヒューズ装置のキャパシタンスを永続的に変えることにより前記メモリ手段内にプログラムされる単一ビット・コア・メモリ手段と、
前記単一ビット・コア・メモリ手段の出力または外部からのデータ・ビットをラッチするための単一ビット・ラッチ手段であって、
前記単一ビット・ラッチが、２つのクロスカップル型ＮＡＮＤゲートにより実施され、
前記ヒューズ・データが、少なくとも１つのトランジスタを通して前記単一ビット・ラッチと接続され、前記トランジスタ・ゲートのところの信号が、前記ヒューズ・データの通過を制御し、
前記単一ビット・ラッチの入力が、少なくとも１つのトランジスタを通してアースに接続され、そのゲートが、前記ヒューズ・データにより制御され、また少なくとも１つのリーク制御トランジスタによりアースに接続される単一ビット・ラッチ手段と、
前記単一ビット・ラッチ内容を制御するためのセットおよびリセット手段と、
複数のメモリ回路ブロックの中から複数のメモリ回路のブロックを選択するためのブロック選択入力手段と、
メモリ回路ブロックの複数のメモリ回路の中からメモリ回路を選択するための多重アドレス入力手段と、
選択したメモリ回路ブロックのメモリ回路のプログラミングをできるようにするためのプログラミング入力手段と、
を備えるワンタイム・プログラマブル・メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワンタイム・プログラマブル（ＯＴＰ）不揮発性メモリ・セルの分野に関し、特に、自己感知型不揮発性ＯＴＰヒューズ素子のＣＭＯＳ実施態様に関する。
【背景技術】
【０００２】
不揮発性メモリは、電源をオフにしたても格納しているデータを保持するが、このことは多くの異なるタイプの電子装置で望ましいことである。一般に入手可能なタイプの不揮発性メモリの例としては、ヒューズ、アンチヒューズ、および論理情報を格納するための浮動ゲート・アバランシェ注入型金属酸化物半導体（「ＦＡＭＯＳ」）トランジスタのような捕捉荷電装置（ｔｒａｐｐｅｄ  ｃｈａｒｇｅ  ｄｅｖｉｃｅ）のようなワードライン−ビットライン交点素子を使用するプログラマブル読み込み専用メモリ（「ＰＲＯＭ」）がある。「交点」という用語は、ビットラインとワードラインの交点を意味する。
【０００３】
Ｒｅｉｓｉｎｇｅｒ他の米国特許第６，２１５，１４０号に、デジタル・データを格納するために、コンデンサの二酸化シリコン層の絶縁破壊を使用する、あるタイプのＰＲＯＭセルの一例が開示されている。Ｒｅｉｓｉｎｇｅｒ他が開示している基本ＰＲＯＭは、交点素子として酸化物コンデンサと接合ダイオードとの直列組合せを使用する。電気的に破壊されていないコンデンサは、論理値０を表し、電気的に破壊されたコンデンサは、論理値１を表す。二酸化シリコン層の厚さは、所望の動作特性を得るために調整される。
【０００４】
異なるタイプの不揮発性メモリを製造するために使用する種々のプロセスでの改善は、高度ＣＭＯＳ論理プロセスのような広く使用されているプロセスでの改善を遅らせる傾向がある。例えば、フラッシュＥＥＰＲＯＭ装置のためのプロセスは、標準高度ＣＭＯＳ論理プロセスと比較した場合、約３０％以上のマスク・ステップを使用する傾向がある。これらのプロセスは、高電圧生成回路、トリプル・ウエル、浮動ゲート、ＯＮＯ層、およびこのような装置で通常使用される特殊なソースおよびドレイン接合のために必要な特殊な領域および構造を形成するためのものである。
【特許文献１】米国特許第６，２１５，１４０号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、フラッシュ装置用のプロセスは、標準高度ＣＭＯＳ論理プロセスと比較すると一世代または二世代遅れのものとなり、ウェハ当たりのコストが約３０％割高になる傾向がある。もう１つの例を挙げると、種々のアンチヒューズ構造および高電圧回路を製造するのに適していなければならないアンチヒューズ用のプロセスも、標準高度ＣＭＯＳプロセスと比較すると約一世代時代遅れのものになる傾向がある。これらの例は、従来技術のメモリ技術と比較するといくつかの不利な点を示している。
【課題を解決するための手段】
【０００６】
本明細書で説明する実施形態は、そのデータ内容を読み出すために復号またはアドレス指定する必要がないワンタイム・プログラマブル（ＯＴＰ）不揮発性ヒューズ・メモリ・セルを開示している。開示のヒューズ・メモリ・セルは、小さなエリアを占めるだけであり、低ビット・カウント用途のために最適化される。各ヒューズ・メモリ・セルは、その出力のところにコンテンツがラッチされていて、いつでも使用することができる。これらのメモリ・セルは、コード格納メモリ、直列構成メモリ用に、またＩＤ（識別）、トリミング、および他の製造後のシステム・オン・チップ（ＳｏＣ）カスタム化ニーズのための個々のヒューズ・ビットとして使用することができる。
【０００７】
通常、これらのメモリ・セルのうちの１つをプログラムする目的で、トランジスタを破壊するために（ヒューズを切るために）メモリ・セルの特定のトランジスタに高電圧が印加される。ヒューズ・メモリ・セルを読み出すために、トランジスタを通過する電流が検出される。ヒューズを通過する電流は、同意した取り決めによるそのデータ内容、すなわち「１」または「０」の表示である。
【０００８】
開示のヒューズ・メモリ・セルの基本構成ブロックは、図１に示すカリフォルニア州サンタクララ所在のＫｉｌｏｐａｓｓ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社のＸＰＭメモリ・セル類似のものである。図１のヒューズ・メモリ・セルは、「選択」トランジスタＭ１およびプログラミング・トランジスタＭ０を含む。これらのトランジスタは、追加のマスキングを行わなくても、標準ＣＭＯＳプロセスにより製造することができる。このメモリ・セルにおいては、トランジスタＭ１はスイッチとして機能し、トランジスタＭ０は電流リミッタとして機能する。この場合、Ｍ０を通過する電流は、そのプログラムされた論理レベル（データ内容）の表示である。
【０００９】
プログラミング・トランジスタＭ０のゲートは、コンデンサの１つのプレートとして機能し、ゲートに電圧を印加すると、コンデンサの他方のプレートとして機能するゲートの下の層が反転し、ソース／ドレイン領域と一緒にコンデンサの第２の端子を形成する。選択トランジスタＭ１のゲート酸化物を破壊するのは好ましくないので、選択トランジスタＭ１のゲート酸化物は、ある実施形態の場合には、プログラミング・トランジスタＭ０のゲート酸化物よりも厚いゲート酸化物になるように作ることができる。
【００１０】
図１のメモリ・セルをプログラミングする場合には、プログラミング・トランジスタＭ０のゲート酸化物を破壊するために、ＷＬＰが、ＶＰＰ（所定の高電圧）に昇圧され、ＷＬＲがオンになり、ＢＬが指定の時間（例えば、５０μｓ）の間アースされる。これによりメモリ・セルのリーク電流レベル、それ故、その論理レベルが決まる。
【００１１】
メモリ・セルの内容を読み出すために、Ｍ０をビットラインＢＬに接続しているＭ０およびＭ１トランジスタのゲートに適当な電圧が印加される。次に、メモリ・セルの論理レベルを分類するために、Ｍ０により制限されるＭ１およびＢＬを通過する電流が、センス増幅器により検出される。
【００１２】
本発明の種々の実施形態について以下に説明する。下記の説明は、完全に理解してもらうために、またこれらの実施形態を説明することができるように特定の詳細を記述するためのものである。しかし、当業者であれば、本発明をこれら詳細の多くを使用しないでも実行することができることを理解することができるだろう。さらに、種々の実施形態の関連する説明が不必要に分かりにくくなるのを避けるために、いくつかの周知の構造および機能については詳細に図示していないし、説明もしていない。
【発明を実施するための最良の形態】
【００１３】
図１に示す標準ＸＰＭメモリ・セルは、プログラミング・トランジスタＭ０および選択トランジスタＭ１の間のノードと接触していないが、図２に示すヒューズ・メモリ・セルは、「自己感知型」電圧レベルを供給するためにこのノードに接続している。ヒューズ・メモリ・セルの出力の「自己感知型」およびラッチについてさらに詳細に説明する。この構成の場合には、センス増幅器を必要としない。さらに、ヒューズ・メモリ・セルは標準論理設計ルールにより設計することができる。図２の実施形態または任意の他の開示の実施形態の場合には、プログラミング・トランジスタＭ０は、ヒューズを実施するために、そのソースとそのゲートの間の、そのドレインとそのゲートの間の、またはそのソースとドレインおよびそのゲートの間のキャパシタンスを使用するように構成することができる
。
【００１４】
少なくとも１つの高電圧保護トランジスタＭ１を含むヒューズ・メモリ・セルを示す図３の場合には、ヒューズ・トランジスタＭ０のプログラミング中、薄い酸化物Ｍ２のためにカスケード保護が行われる。図２の回路類似の図３の回路においては、出力は、Ｍ０およびＭ１トランジスタ間の一点から取り出される。
【００１５】
以下の説明で使用する用語は、本発明のある特定の実施形態の詳細な説明と一緒に使用されている場合でも、その最も広い合理的な方法で解釈するためのものである。いくつかの用語は以下にさらに強調することができるが、任意の限定的な方法で解釈するための任意の用語は、この詳細な説明の部分でそのように明白に詳細に定義される。
【００１６】
マルチビット・メモリ実施態様
例示としてのマルチビット・メモリ実施形態の場合には、ヒューズ回路は、図４の高レベル図に示す、カスケード接続可能な１６ビット・ヒューズ・メモリ・ブロック（「ヒューズ・ブロック」）からなる。各ヒューズ・ブロックは、その特定のヒューズ・ブロックのヒューズ・メモリ・セルをプログラムするために使用されるＰＧＭ入力ピンを有する。さらに、ヒューズ・ブロックのヒューズ・メモリ・セルをプログラムするために、各ヒューズ・ブロックは、Ａ［３：０］入力ピンを使用するアドレス指定回路を有する。ＰＧＭ入力ピンを使用すれば、任意のヒューズ・ブロック内で任意のヒューズ・メモリ・セルをプログラムすることができる複数のヒューズ・ブロックをカスケード接続することができる。各ヒューズ・ブロックの１６個の出力ピン、ＲＥＧ［１５：０］は、ヒューズ・ブロックの１６メモリ・ビット（ヒューズ・メモリ・セル）のラッチされた出力である。この例は１６ビットのヒューズ・メモリ・ブロックについて説明しているが、他のデータ・ワード幅（例えば、１、４、８、３２等）は、この例を拡張したものである。
【００１７】
ヒューズ・メモリ・ブロックのプログラミング動作
ヒューズ・メモリ・ブロックは、ヒューズ・ブロックの１つのヒューズに動作上のアクセスをすることができるようにするＡ［３：０］ピンおよびブロック選択ピンＢＳ上に選択したヒューズ・アドレスをアサートしながら、ｔＰＧＭ秒（例えば、５０マイクロ秒）間、「ＰＧＭ」およびＶＰＰピンをパルスで駆動することにより、１回でプログラムした１つのヒューズ・メモリ・セルである。メモリのプログラミングは、物理的にそのヒューズを切断すること、または特定のトランジスタを破壊することを意味するものであることに留意されたい。ＶＰＰピンは、また実際のヒューズ毎のプログラミング・タイミングを提供し、一方、ＰＧＭピンは、ＶＰＰ電圧値に依存するセットアップおよび保持要件を有する。表１に異なるプロセス・ノードのためのＶＰＰ電圧の一例を示す。図５Ａは、対応するプログラム・タイミング図を示す。これらのプログラム・タイミングを使用すれば、図５Ｂに示すように、いくつかのヒューズ・メモリ・セルを順次プログラムすることができる。
【００１８】
【表１】
2009524899.tif 000003
【００１９】
プログラム確認動作
プログラミング・プロセス中に、メモリ・ヒューズ・セルの出力を直接読み出すことができない場合もあるが、正しくプログラムされているか否かを確認するために、ヒューズ・メモリ・セルを試験するのが望ましい場合がある。そのような場合、メモリ・セル・ヒューズが正しく切断しているか否かを確認するための方法が必要になる。それ故、プログラミングを行った後で、プログラミングが成功したか否かを判定するために、ヒューズ内への電流（ＩＲＥＡＤ）が監視される。この目的のために、ウェハ・レベル・テスタのようなテスタを使用することができる。
【００２０】
この例の場合には、専用の確認モード・ピンがないので、ＶＰＰピンが、下記のように低い電圧で使用される。
ＶＰＰピン≧ＶＰＰ電圧（表１参照）：プログラム・モード
ＶＰＰピン≧ＶＤＤＩＯ、しかし≦ＶＰＰ電圧：確認モード
ＶＰＰピン＝ＶＤＤＩＯ：ヒューズ読出モード（正規動作）
図６は、Ａ［３：０］＝Ａ０によりアドレス指定されたヒューズであるヒューズ「０」のＰＧＭ／確認サイクルのタイミング図である。それ故、ＶＰＰピンに流れる電流およびプログラムされたトランジスタＭ０を通して流れる電流が、実際にヒューズ・メモリ・セルが必要に応じてプログラムされているか否かを判定するために測定される。
【００２１】
ＳＥＴおよびＲＥＳＥＴ動作
例えば、試作またはプログラム確認中に、そのヒューズを切断しないでヒューズ・メモリ・セルを一時的にプログラムしたい場合がある。ヒューズ・ブロックのいくつかの実施形態で使用することができるＳＥＴおよびＲＥＳＥＴラインを使用すれば、そのヒューズを永続的にプログラミングしないで、ヒューズ・メモリ・セル・ラッチ内にデータを一時的に格納することができ、またメモリ・セルの出力のところでデータを入手することができる。ヒューズ・メモリ・ブロックを使用すれば、各ヒューズ・メモリ・セル・ラッチの個々のＳＥＴおよびＲＥＳＥＴオプションを、機能試験のため、およびラッチ内容に重ね書きするために使用することができる。図７は必要なタイミングを示す。
【００２２】
図８は、２つのクロス結合しているＮＡＮＤゲートＡ１およびＡ２によるヒューズＭ０の出力のラッチングの一例、およびＳＥＴおよびＲＥＳＥＴ信号によるラッチ操作の可能性を詳細に示す。
【００２３】
ヒューズ・メモリ・セル回路の詳細
図８は、ヒューズ・メモリ・セルのある実施形態の回路である。図８の回路では、アドレス・ピンＡ［３：０］、ＢＳおよびプログラミングまたは確認のためのＰＧＭの組合せにより個々のヒューズＭ０が選択される。プログラミングまたは確認のために選択されたヒューズは、オプションとしての高電圧レベル・シフタ回路Ｘ６を通って流れた後で、ＶＰＰピンにより供給されたその高電圧を有する。高電圧レベル・シフタＸ６は、同じブロック内の異なるヒューズがプログラミングされている場合に、プログラミング電圧からアクセスされなかったヒューズを絶縁するためのものである。本発明の他の実施形態は、以下に説明するようにレベル・シフタを含んでいない。この回路の他の実施形態の場合には、３つのトランジスタ・メモリの代わりに、図２の２つのトランジスタ・メモリ・セルを使用している。
【００２４】
図８は、また、ヒューズＭ０の内容が、クロスカップル型ＮＡＮＤゲートＡ１およびＡ２により出力のところにラッチされる開示の実施形態の「自己感知型」属性も示す。ヒューズをプログラムする際に、対応する出力値（ＲＥＧ）は静的なものであり、動的に検出する必要はない。
【００２５】
差動ヒューズ回路
他の実施形態の場合には、１つのメモリ・セルで２つの差動的にプログラムしたヒューズを使用することにより、図８の選択およびプログラミング回路を１つにまとめることができる。さらに、コンデンサＣ１およびＣ２を使用しないですむ。何故なら、差動的にプログラムしたヒューズ・メモリ・セルが、いつでもラッチを有効な状態にパワーアップするからである。図９は、図１のメモリ・コアを使用する差動ヒューズ・メモリ・セルの回路図である。
【００２６】
この実施態様の場合には、プログラムしていないヒューズ・メモリ・セル上の「ＳＥＴ」動作（すなわち、￣ＳＥＴ＝０）により、プログラム動作の後で、論理「０」の「Ｑ」出力になり、プログラムしていないヒューズ・メモリ・セル上の「ＲＥＳＥＴ」動作（すなわち、￣ＲＳＴ＝０）により、プログラム動作の後で、論理「１」の「Ｑ」出力になる。
【００２７】
図１０の他の実施形態は、ヒューズ素子（Ｍ６およびＭ７）としてＮＭＯＳトランジスタではなく、ＰＭＯＳトランジスタを使用している。この構造を使用すれば、図９の実施形態のＳＥＴ／ＲＥＳＥＴ行動を克服することができる。他の実施形態は、また、Ｍ６およびＭ７装置により低電圧トランジスタの外部に高電圧を維持する機能を提供する。この実施形態の場合には、ＶＰＰは、ゲートではなくて、ソースおよびドレインに印加されるので、図９のＭ２およびＭ３のような絶縁装置は必要としない。
【００２８】
図１４は、図９の回路の別の変形版である。図１４の場合には、Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７からなるフロップ（鏡像回路）は、ＱおよびＱＢ出力のところで反射されるｓｅｔｂまたはｒｓｔｂラインによりＳＥＴまたはＲＥＳＥＴされる。ｓｅｔおよびｒｅｓｅｔオプションを使用することにより、ユーザは、特定の論理レベルがユーザの望むものであるか否かを判定し、その後で、回路をプログラミングすることによりそれを永続的なものにすることができる。
【００２９】
Ｑ＝１およびＱＢ＝０になるようにフロップがセットされていると仮定しよう。その場合、Ｐ３＝０、Ｐ０＝１であり、ｓｅｌおよびｐｇｍは１であり、ｐｇｍｂは０であり、ｖｐｒはバイアスである。この場合、ＶＰＰは、その最も高い電圧に上昇する。ヒューズ酸化物は破裂し、電流は、（Ｐ０＝１であるために）Ｎ２１、Ｎ１１、Ｎ１８およびＮ３６（最善のプログラミングの電流の窓を有する電流リミッタである）を通って流れる。他のヒューズ用のアースへの経路がないのでプログラムすることができず、そのため高イン
ピーダンスになる。プログラムしたヒューズは、遥かに低いインピーダンスを有する。
【００３０】
この回路のもう１つの利点は、プログラミングした後で、この回路が、その後に電力の供給を受けた場合に正しい状態にいつでもなることである。これは、プログラムされたヒューズが、フロップをアンバランスにし、フロップのプログラムされたヒューズ側をプルアップするからである。
【００３１】
高電圧トレラント回路
図８の回路においては、同じブロック内の異なるヒューズがプログラミングされている場合に、アクセスされていないヒューズをプログラミング電圧から絶縁するために、高電圧レベル・シフタＸ６が設けられている。ヒューズ・トランジスタＭ０のソース／ドレインで接合が破壊する恐れがあるためにこの絶縁が必要になる。接合が破壊した場合には、この回路は、セル特性を劣化させるアースへの過度の電流の流れに対して優先経路を提供することができる。それはまたすでにプログラムされているかなりの数のヒューズ・トランジスタ（すなわち、導通ビット）にＶＰＰが印加された場合に、ＶＰＰ供給源からの過度の電流を引き出す恐れがある。
【００３２】
Ｍ０の酸化物の電圧と等しいかまたはそれより低い電圧で、選択トランジスタＭ１のヒューズ・トランジスタＭ０のソース／ドレイン接合部が破壊した場合には、上記の状態が発生し、望ましくない電流が、図１１のＰＮ接合ダイオードＤ２およびＤ０を介してＶＰＰからアースに流れる。この場合、Ｄ０およびＤ２は、それぞれ、トランジスタＭ０のドレインおよびソース拡散を表す。またダイオードＤ３は、トランジスタＭ１のドレイン拡散を表す。これら各ダイオードは、破壊電圧ＢＶＪ（最大逆方向ダイオード電位）を有する。これらダイオードのいずれかのＢＶＪがＭ０のＢＶＯＸ（酸化物破壊電圧）と等しいかまたはそれより低い場合には、ＶＰＰを少数のヒューズ・トランジスタに制限しなければならないし、または接合破壊からの電流がＶＰＰ供給源の最大電流容量を超える恐れがある。これを解決するには、ダイオードＤ０、Ｄ２およびＤ３のＢＶＪを増大しなければならない。ダイオードＤ０、Ｄ２およびＤ３のＢＶＪを増大するための２つの方法について以下に説明する。
【００３３】
ＮＷＥＬＬ接合インプラント
この方法の２つの実施形態の場合、図１２Ａおよび図１２Ｂに示すように、標準ＰＭＯＳトランジスタ本体用に使用するインプラントと同じＮ型ウエル・インプラントがＮ＋ソース／ドレイン・インプラントと一緒に共注入される。これにより、ＮＷＥＬＬインプラントが存在しているために傾斜接合ができる。図１２Ｂの方法（ポリの下のＮＷＥＬＬ）は、この用途のために許容することができる解決方法である。何故なら、Ｍ０のトランジスタの動作が必要ないからである。このクラスの解決方法は、追加のマスクまたはプロセス・ステップを必要としないで、Ｄ０、Ｄ２、およびＤ３の破壊電圧を、Ｍ０のＢＶＯＸより遥かに高く、所望の基準を満足する（０．１８μｍＣＭＯＳプロセスで）約１８Ｖに高める。
【００３４】
「ＮＡＴＩＶＥ」接合
図１３は、本発明のさらに他の実施形態による基本ヒューズ・メモリ・セルのＣＭＯＳ実施態様用のもう１つのオプションである。この方法の場合、トランジスタＭ０およびＭ１は、「ネイティブ」からできている。すなわち、ＶＴ（ＶＴは、「０」または若干マイナス）調整インプラント（ＰＷＥＬＬ）が処理中にブロックされる。この場合も、従来のＣＭＯＳ以上の追加のマスキングまたは処理ステップを必要としない。この手順により、標準Ｐ基板よりも低い濃度で、トランジスタの下にＰ領域ができ、そのためＢＶＪがもっと高くなる。
【００３５】
ヒューズ・ブロック
他の例示としてのマルチビット・メモリの実施形態の場合には、ヒューズ回路は、図１５の高レベル図が示すカスケード接続可能な８ビット・ヒューズ・メモリ・ブロック（「ヒューズ・ブロック」）からなる。図４のヒューズ・ブロック類似のこの図の各ヒューズ・ブロックは、その特定のヒューズ・ブロックのヒューズ・メモリ・セルをプログラムするために使用するｐｇｍ入力ピンを有する。さらに、ヒューズ・ブロックのヒューズ・メモリ・セルをプログラムするために、各ヒューズ・ブロックは、［３：０］入力ピンを使用するアドレス指定回路を有する。ｐｇｍ入力ピンを使用すれば、任意のヒューズ・ブロック内で任意のヒューズ・メモリ・セルをプログラムすることができる、複数のヒューズ・ブロックをカスケード接続することができる。各ヒューズ・ブロックの８つの出力ピンｒｅｇ［７：０］は、ヒューズ・ブロックの８つのメモリ・ビット（ヒューズ・メモリ・セル）のラッチされた出力である。図１５の他のピンの目的については、図１６に示すこのヒューズ・ブロックの内部回路を説明する際に詳細に説明する。この例は、８ビットのヒューズ・メモリ・ブロックについて説明しているが、他のデータ線の幅はこの例の延長である。
【００３６】
図１６は、図１５のヒューズ・ブロックで使用するヒューズ・メモリ・セルの他の実施形態の回路である。図１６のこの回路においては、個々のヒューズＸＸは、アドレス・ピンａ［３：０］、ｂｓおよびプログラミングまたは確認のためのｐｇｍの組合せにより選択される。一実施形態の場合には、ヒューズは、トランジスタのような装置である。プログラミングまたは確認のために選択されたヒューズは、「バイアス」入力ピンが供給する高電圧を有する。この回路の他の実施形態の場合には、３つの装置メモリ・セルＭＣの代わりに、図２の２つのトランジスタ・メモリ・セルが使用される。
【００３７】
プログラミング・プロセスは、（１）ノード「ｓｒｃ」をアースするノード「ｓｅｌ」が「高」である場合、（２）信号ｐｇｍが「高」（約３．３ｖ）である場合、および（３）信号「バイアス」が「高」（約８．５ｖ）である場合に開始する。この配置はヒューズＸＸをプログラムする。この場合、プログラムした電流は、装置Ｎ１２のインピーダンスにより制限される。
【００３８】
この回路の読出プロセスは、とりわけ、「ｐｕｌｇｅｎｂ」ブロックに入り、「ｄｕｍｐ」と呼ばれる短い幅のＶｄｄレベル信号を生成する、正の縁部「ｂｓ」信号で開始する。ｄｕｍｐ信号は、２つのＮＡＮＤゲートにより、ノード「ｆｕｓ」上のすべてのリーク蓄積を放出し、生成されたラッチをリセットする。ｄｕｍｐ信号のマイナスの縁部により、ブロックｐｕｌｇｅｎｂは、ノードｆｕｓ上の電圧を評価し、ｆｕｓが１であるならラッチをセットするもっと幅の広いＶｄｄレベル・パルス「ｅｖａｌ」を生成する。ｅｖａｌは、ｆｕｓモードに対して十分広いので、ｆｕｓがプログラムされている場合には、ｆｕｓは再度充電するのに十分な時間を有する。信号「ｌｅａｋ」は、装置Ｎ１４をオンにするために、低い正の電圧を供給し、ヒューズがプログラムされていない場合には、ノードｆｕｓをアースに確実にクランプする。
【００３９】
信号「ｂｉａｓ」は、入力信号ｐｇｍが「高」である場合には、プログラミングのために高電圧を供給し、ｐｇｍが「低」である場合には、読出しのために低電圧を供給する。ｐｇｍが「高」である場合には、ブロック１５０１のレベルは、Ｖｄｄ（１．８ｖ）から３．３ｖにシフトし、ｐｇｍが「低」であるか、または信号Ｖｄｄが「低」である場合には、０ｖにシフトする。信号ｐｇｍｈｉが「低」である場合には、ブロック１５０３は８．５ｖを出力し、ｐｇｍｈｉが「高」である場合には、１．８ｖを出力する。
【００４０】
メモリ・ヒューズおよびメモリ・セル・ラッチの間で２つの直列ゲートとして機能する装置Ｎ０およびＮ４は、固有または本来のものであり、ノード「ｆｕｓｅ」からノード「
ｆｕｓ」へのしきい値降下を低減する。装置Ｎ７は、プログラミング・プロセスが開始したが、セルが選択されていない場合をカバーするためのものである。図１６のメモリ回路の他の実施形態の場合には、トランジスタのうちのあるものおよびその機能を省略することができる。
【００４１】
結論
文脈が別趣旨のことをはっきりと要求していない限りは、説明および特許請求の範囲全体を通して、「備える」、「備えている」等の用語は、排他的または網羅的の意味とは反対に、包括的な意味に解釈すべきである。すなわち、「含んでいるが、これに限定されない」の意味に解釈すべきである。本明細書で使用する場合、「接続している」、「結合している」という用語またはそのすべての派生語は２つ以上の要素間の直接または間接のすべての接続および結合を意味する。要素間の結合または接続は、物理的なものであってもよいし、論理的なものであってもよいし、またはこれらの組合せであってもよい。
【００４２】
さらに、本願で使用する場合、「本明細書内（ｈｅｒｅｉｎ）」、「上（ａｂｏｖｅ）」、「下（ｂｅｌｏｗ）」という用語、および類似の意味の用語は、この出願全体を意味するもので、この出願の任意の特定の部分を意味するものではない。文脈が許す場合には、単数または複数を使用する上記詳細な説明の用語も、それぞれ複数または単数の数を含むことができる。２つ以上の項目のリストを参照する場合の「または」という用語は、用語の下記の解釈のすべて、リスト内の項目のうちの任意のもの、リスト内の項目のすべて、およびリストの項目の任意の組合せをカバーする。
【００４３】
本発明の実施形態の上記詳細な説明は、すべてを網羅するためのものでもなければ、本発明を上記の正確な形状に限定するためのものでもない。説明のために本発明の特定の実施形態および例について記述してきたが、当業者であれば理解することができると思うが、本発明の範囲内で種々の等価の修正を行うことができる。
【００４４】
本明細書に説明した本発明の内容は、上記システムばかりでなく他のシステムにも適用することができる。上記種々の実施形態の要素および行為は、他の実施形態を提供するために組み合わせることができる。
【００４５】
上記詳細な説明により本発明を変更することができる。上記説明においては本発明のいくつかの実施形態について説明してきたし、考えられる最善の形態について説明してきたが、本文において上記説明が如何に詳細に見えようとも、本発明は多くの方法で実行することができる。上記補償システムの詳細は、本明細書に開示している本発明により依然として包括しながら、その実施態様の詳細においてかなり変更することができる。
【００４６】
すでに説明したように、本発明の機能および態様を記述する際に使用する特定の用語は、その用語が、その用語が関連する本発明の任意の特定の特性、機能、または態様に限定するために本明細書においては再度定義されていることを意味するものと解釈すべきではない。一般に、添付の特許請求の範囲で使用する用語は、上記詳細な説明がその用語をはっきりと定義していない限りは、本発明を本明細書で開示している特定の実施形態に限定するものであると解釈すべきではない。それ故、本発明の実際の範囲は、開示の実施形態ばかりでなく、特許請求の範囲に記載する本発明を実行または実施するためのすべての等価の方法も含む。
【００４７】
添付の提出書類に列挙することができるすべてのものを含む上記特許および出願および他の参照文献のすべては、参照により本明細書に組み込むものとする。本発明の態様は、本発明のさらに他の実施形態を提供するために、上記種々の参照文献のシステム、機能およびコンセプトを使用するために必要に応じて修正することができる。
【００４８】
本発明のいくつかの態様がいくつかの請求項の形で添付されているが、本発明者らは、任意の数の請求項の形で本発明の種々の態様を考えている。それ故、本発明者らは、本発明の他の態様のためにこのような追加の請求項の形を追跡するために本願を提出した後でも追加の請求項を追加する権利を保留する。
【図面の簡単な説明】
【００４９】
【図１】従来技術のメモリ・セル。
【図２】本発明のある実施形態によるヒューズ・メモリ・セル。
【図３】本発明の他の実施形態による高電圧保護トランジスタを含むヒューズ・メモリ・セル。
【図４】本発明の他の実施形態によるヒューズ・メモリ・セルを使用している１６ビット・ヒューズ・ブロックの高レベルのブロック図。
【図５Ａ】図４のヒューズ・ブロックのヒューズ・プログラミングのタイミング図。
【図５Ｂ】図４のヒューズ・ブロックのためのシーケンシャルなヒューズ・プログラミングのタイミング図。
【図６】ヒューズ・メモリ・セルのためのプログラミングおよび確認のタイミング図。
【図７】ＳＥＴおよびＲＥＳＥＴタイミング図。
【図８】ヒューズ・メモリ・セルの内部回路。
【図９】本発明の他の実施形態による差動ヒューズ・メモリ・セル回路。
【図１０】本発明のさらに他の実施形態による別の差動ヒューズ・メモリ・セル回路。
【図１１】ヒューズ・メモリ・セル・トランジスタのソースおよびドレインの詳細図。
【図１２】本発明の他の実施形態による基本ヒューズ・メモリ・セルのＣＭＯＳ実施態様の２つのオプション。
【図１３】本発明のさらに他の実施形態による基本ヒューズ・メモリ・セルのＣＭＯＳ実施態様の他のオプション。
【図１４】図９の回路の別の変形版。
【図１５】本発明の他の実施形態によるヒューズ・メモリ・セルを使用する、１８ビットヒューズ・ブロックの高レベルのブロック図。
【図１６】図１５のヒューズ・ブロックの回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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