(57)【要約】本発明は、さまざまな実施例において、画素セル部品を共有する複数の画素セルを有する画素配列アーキテクチャを提供する。この画素アーキテクチャは、画素配列の可能なフィルファクタ、ひいては量子効率を向上させる。共通画素部品は、配列内の複数の画素によって共有され、従来の画素に勝る耐ブルーミング特性を提供する共有ゲートを含みうる。複数の実施態様には、高ダイナミックレンジ／耐ブルーミングゲートの多方向の共有および動作方法も含まれる。【選択図】図５
2009505438.tif 000002
【特許請求の範囲】
【請求項１】
画素配列であって、
加えられた光に応じて電荷を生成する第１の光センサと、
加えられた光に応じて電荷を生成する第２の光センサと、
前記生成された電荷を前記光センサから共通ドレイン領域に流出するために、前記第１および第２の光センサにそれぞれ結合され、共通のＨＤＲ／ＡＢゲートを有する第１および第２の高ダイナミックレンジ／耐ブルーミング（「ＨＤＲ／ＡＢ」）トランジスタと、を備えることを特徴とする画素配列。
【請求項２】
請求項１に記載の画素配列であって、前記第１および前記第２の光センサが前記配列の第１の行にあることを特徴とする画素配列。
【請求項３】
請求項１に記載の画素配列であって、前記第１および前記第２の光センサが、前記第１および前記第２の光センサから転送された電荷の量を表す信号を読み出すための共通の読み出し回路を共有する、ことを特徴とする画素配列。
【請求項４】
請求項３に記載の画素配列であって、前記読み出し回路が、前記電荷を前記光センサから転送するために第１の能動領域に配置された少なくとも第１および第２のトランジスタと、前記信号を第２の能動領域に生成するために第２の能動領域に配置された少なくとも１つの第３のトランジスタとを備える、ことを特徴とする画素配列。
【請求項５】
請求項４に記載の画素配列であって、前記第１の能動領域と前記第２の能動領域とが互いに物理的に分離されているが電気的に互いに接続されている、ことを特徴とする画素配列。
【請求項６】
請求項４に記載の画素配列であって、前記少なくとも第１および第２のトランジスタが前記電荷を中間蓄積ノードに転送するための蓄積トランジスタを備える、ことを特徴とする画素配列。
【請求項７】
請求項６に記載の画素配列であって、前記電荷を前記中間蓄積ノードから共通浮遊拡散領域に転送するための第１および第２の転送トランジスタをさらに備えることを特徴とする画素配列。
【請求項８】
請求項４に記載の画素配列であって、前記少なくとも１つの第１および第２のトランジスタが転送ゲートを備える、ことを特徴とする画素配列。
【請求項９】
請求項１に記載の画素配列であって、
加えられた光に応じて電荷をそれぞれ生成する第３および第４の光センサと、
前記生成された電荷を前記第３および第４の光センサから前記共通ドレイン領域に流出するために前記第３および第４の光センサにそれぞれ結合され、前記共通のＨＤＲ／ＡＢゲートを含む第３および第４のＨＤＲ／ＡＢトランジスタと、
をさらに備えることを特徴とする画素配列。
【請求項１０】
請求項９に記載の画素配列であって、前記４つの光センサのうちの少なくとも２つが前記生成された電荷を浮遊拡散領域に転送するための共通の転送トランジスタゲートを共有する、ことを特徴とする画素配列。
【請求項１１】
請求項１０に記載の画素配列であって、前記共通の転送トランジスタゲートが前記少なくとも２つの光センサの前記共通ＨＤＲ／ＡＢゲートとは反対の側に配置される、ことを
特徴とする画素配列。
【請求項１２】
請求項９に記載の画素配列であって、前記第１および前記第２の光センサが前記配列の第１の行内の行隣接光センサである、ことを特徴とする画素配列。
【請求項１３】
請求項１２に記載の画素配列であって、前記第３および前記第４の光センサが前記配列の第２の行内の行隣接光センサである、ことを特徴とする画素配列。
【請求項１４】
請求項９に記載の画素配列であって、前記第１、第２、第３、および第４の光センサがそれぞれ第１、第２、第３、および第４の読み出し回路に対応付けられる、ことを特徴とする画素配列。
【請求項１５】
複数の行と列とに配置された複数の画素セルを備える画素配列であって、第１の行が、
光センサをそれぞれ備える２つの画素セルを備える画素対であって、前記２つの画素セルが共通の画素部品を共有し、前記共通の画素部品が、
前記光センサによって生成された電荷を蓄積する蓄積ノードと、
前記蓄積ノードにおいて前記電荷をリセットするためのリセットトランジスタと、
前記蓄積ノードから値を読み出すための少なくとも１つのトランジスタと、
電荷を前記光センサから前記ＨＤＲ／ＡＢゲートの第２の側にあるドレイン領域に流出するために、第１の側で前記光センサに電気的に接続されるＨＤＲ／ＡＢゲートと、を含む、
ことを特徴とする画素配列。
【請求項１６】
請求項１５に記載の画素配列であって、電荷を前記光センサから第１および第２の中間蓄積ノードに転送するための第１および第２の蓄積ゲートをさらに備える、ことを特徴とする画素配列。
【請求項１７】
請求項１６に記載の画素配列であって、電荷を前記中間蓄積ノードから前記蓄積ノードに転送するための少なくとも１つの転送トランジスタゲートをさらに備える、ことを特徴とする画素配列。
【請求項１８】
請求項１５に記載の画素配列であって、前記ドレイン領域が、第２の行のリセットトランジスタのためのドレイン領域である、ことを特徴とする画素配列。
【請求項１９】
請求項１５に記載の画素配列であって、前記蓄積ノードが前記光センサに前記ＨＤＲ／ＡＢゲートとは反対の側で隣接する、ことを特徴とする画素配列。
【請求項２０】
請求項１９に記載の画素配列であって、前記ＨＤＲ／ＡＢゲートの少なくとも一部が前記第１および第２の光センサに対して斜めに配置される、ことを特徴とする画素配列。
【請求項２１】
請求項１５に記載の画素配列であって、前記ＨＤＲ／ＡＢゲートがコンデンサの電極である、ことを特徴とする画素配列。
【請求項２２】
請求項２１に記載の画素配列であって、前記コンデンサが隣接画素対に電気的に接続される、ことを特徴とする画素配列。
【請求項２３】
画素セルの配列であって、
複数の行と列とに配置された複数の画素を備え、前記複数の画素が、
光電荷を生成するための第１、第２、第３、および第４の光センサをそれぞれ有する第１、第２、第３、および第４の画素と、
前記第１、第２、第３、および第４の光センサから過剰な光電荷をドレイン領域に流出するための第１、第２、第３、および第４のＨＤＲ／ＡＢトランジスタと、
前記生成された光電荷を蓄積するための共通の蓄積ノードと、
生成された光電荷の量を表す信号を前記共通の蓄積ノードから列線に読み出すための少なくとも１つの共通トランジスタと、
を含むことを特徴とする画素セルの配列。
【請求項２４】
請求項２３に記載の画素配列であって、生成された電荷を前記第１、第２、第３、および第４の光センサからそれぞれの蓄積領域にそれぞれ転送するための第１、第２、第３、および第４の蓄積ゲートをさらに備える、ことを特徴とする画素配列。
【請求項２５】
請求項２４に記載の画素配列であって、電荷を第１、第２、第３、および第４の蓄積領域からそれぞれ前記共通の蓄積ノードにそれぞれための転送する第１、第２、第３、および第４の転送トランジスタをさらに備える、ことを特徴とする画素配列。
【請求項２６】
請求項２３に記載の画素配列であって、前記列線上に出力された信号を蓄積するために少なくとも２つのコンデンサセットを含む読み出し回路をさらに備える、ことを特徴とする画素配列。
【請求項２７】
請求項２５に記載の画素配列であって、第１の信号を第１のコンデンサセットに導き、第２の信号を第２のコンデンサセットに導くためのスイッチをさらに備える、ことを特徴とする画素配列。
【請求項２８】
画素配列を備える撮像素子であって、前記画素配列が、
当てられた光に応じて電荷を生成する第１および第２の光センサをそれぞれ有する第１および第２の画素と、
前記生成された電荷を前記光センサから共通のドレイン領域に流出するために、前記第１および第２の光センサにそれぞれ結合され、共通のＨＤＲ／ＡＢゲートを有する第１および第２のＨＤＲ／ＡＢトランジスタと、
を備えることを特徴とする撮像素子。
【請求項２９】
請求項２８に記載の撮像素子であって、前記配列が、第３および第４の光センサにそれぞれ対応する第３および第４のＨＤＲ／ＡＢトランジスタをそれぞれ備える第３および第４の画素を備え、前記第３および第４のＨＤＲ／ＡＢトランジスタも前記共通のＨＤＲ／ＡＢゲートを共有する、
ことを特徴とする撮像素子。
【請求項３０】
請求項２８に記載の撮像素子であって、前記撮像素子がＣＭＯＳ撮像素子であり、前記画素セルがＣＭＯＳ画素セルである、ことを特徴とする撮像素子。
【請求項３１】
請求項２８に記載の撮像素子であって、前記電荷の流出を制御するために動作信号を前記共通ＨＤＲ／ＡＢゲートに印加する回路をさらに備える、ことを特徴とする撮像素子。
【請求項３２】
請求項３１に記載の撮像素子であって、前記回路が、前記配列内の複数のＨＤＲ／ＡＢゲートにそれぞれグローバル動作信号を印加するように構成される、ことを特徴とする撮像素子。
【請求項３３】
処理システムであって、
プロセッサと、
画素配列を備える撮像素子と、を備え、前記画素配列が、
加えられた光に応じて電荷を生成する第１および第２の光センサをそれぞれ有する第１および第２の画素と、
前記生成された電荷を前記光センサから前記ゲートの第２の側にあるドレイン領域に流出するために、前記第１および前記第２の光センサに第１の側で電気的に接続されるＨＤＲ／ＡＢゲートと、
を備えることを特徴とする処理システム。
【請求項３４】
請求項３３に記載の処理システムであって、前記配列が第３および第４の光センサをそれぞれ備える第３および第４の画素セルを備え、前記第３および第４の光センサも前記ＨＤＲ／ＡＢゲートの第１の側に電気的に接続される、ことを特徴とする処理システム。
【請求項３５】
請求項３３に記載の処理システムであって、前記撮像素子がＣＭＯＳ撮像素子であり、前記画素セルがＣＭＯＳ画素セルである、ことを特徴とする処理システム。
【請求項３６】
請求項３３に記載の処理システムであって、前記電荷の流出を制御するために動作信号を前記共通のＨＤＲ／ＡＢゲートに印加する回路をさらに備える、ことを特徴とする処理システム。
【請求項３７】
画素配列を動作させる方法であって、
第１および第２の光センサ上の残留電荷が前記光センサから第１の共有ドレイン領域に流出されるように、第１および第２のＨＤＲ／ＡＢトランジスタの第１の共有ＨＤＲ／ＡＢトランジスタゲートを駆動することによって前記第１および第２の光センサのリセットを開始する工程と、
同時に、第３および第４の光センサ上の残留電荷が前記光センサから第２の共有ドレイン領域に流出されるように、第３および第４のＨＤＲ／ＡＢトランジスタの第２の共有ＨＤＲ／ＡＢトランジスタゲートを駆動することによって前記第３および第４の光センサのリセットを開始する工程と、
を含むことを特徴とする方法。
【請求項３８】
請求項３７に記載の方法であって、前記第１、第２、第３、および第４の光センサの前記リセットによって前記光センサに対する集積期間が開始される、ことを特徴とする方法。
【請求項３９】
請求項３８に記載の方法であって、前記リセットの開始と同時に、前記第１および前記第２の光センサに対応付けられた共有の読み出し回路が前記光センサによって生成された電荷の量を表す信号を読み出す、ことを特徴とする方法。
【請求項４０】
請求項３８に記載の方法であって、
前記集積期間中に前記第１、第２、第３、および第４の光センサに電荷を生成させる工程と、
前記集積期間の最後に前記電荷を前記光センサからそれぞれの蓄積ノードに転送する工程と、
を含むことを特徴とする方法。
【請求項４１】
請求項４０に記載の方法であって、前記電荷を前記光センサから転送する工程が、前記電荷をそれぞれの蓄積領域に転送するために第１、第２、第３、および第４の蓄積ゲートを駆動する工程を含む、ことを特徴とする方法。
【請求項４２】
請求項４０に記載の方法であって、前記電荷を前記第１、第２、第３、および第４の光センサから転送する工程が、前記電荷をそれぞれの浮遊拡散領域に転送するために第１、
第２、第３、および、第４の転送ゲートを駆動する工程を含む、ことを特徴とする方法。
【請求項４３】
画素配列を動作させる方法であって、
複数のＨＤＲ／ＡＢトランジスタの複数のＨＤＲ／ＡＢゲートを同時に動作させることによって、前記配列内の複数の画素のそれぞれに対する第１の集積期間を開始する工程であって、前記複数のＨＤＲ／ＡＢゲートのそれぞれが少なくとも２つの隣接画素にそれぞれ対応付付けられた前記少なくとも２つのＨＤＲ／ＡＢトランジスタによって共有される工程と、
前記複数の画素に形成された光センサに第１の集積期間中に光電荷を集積させる工程と、
前記光センサによって生成された光電荷をそれぞれの蓄積領域に転送することによって、前記複数の画素に対する前記第１の集積期間を終了する工程と、
を含むことを特徴とする方法。
【請求項４４】
請求項４３に記載の方法であって、前記ＨＤＲ／ＡＢゲートがＨＤＲ／ＡＢトランジスタにそれぞれ対応付けられた２つの行隣接画素によって共有される、ことを特徴とする方法。
【請求項４５】
請求項４３に記載の方法であって、前記ＨＤＲ／ＡＢゲートがＨＤＲ／ＡＢトランジスタにそれぞれ対応する４つの画素によって共有される、ことを特徴とする方法。
【請求項４６】
請求項４３に記載の方法であって、前記光電荷を転送する工程が、前記電荷をそれぞれの中間蓄積領域に転送するために、各光センサに対する蓄積ゲートを駆動する工程を含む、ことを特徴とする方法。
【請求項４７】
請求項４３に記載の方法であって、前記光電荷を転送する工程が、前記光電荷を浮遊拡散領域に転送するために、転送ゲートを駆動する工程を含む、ことを特徴とする方法。
【請求項４８】
請求項４３に記載の方法であって、第２の集積期間を開始する工程をさらに含む、ことを特徴とする方法。
【請求項４９】
請求項４８に記載の方法であって、前記第１の集積期間の最後に前記転送された電荷を表す信号を前記第２の集積期間に少なくとも１つの画素から読み出す工程をさらに含む、ことを特徴とする方法。
【請求項５０】
請求項４８に記載の方法であって、前記開始する工程が、前記共有ＨＤＲ／ＡＢゲートを駆動する工程を含む、ことを特徴とする方法。
【請求項５１】
画素配列を動作させる方法であって、
第１の電荷集積期間中に第１および第２の光センサに電荷を集積する工程と、
過剰に生成された電荷を前記第１の集積期間中に前記第１および第２の光センサのための共通のドレイン領域に流出させる工程と、
前記生成された電荷を前記第１の集積期間の最後に前記第１および第２の光センサから少なくとも１つの蓄積ノードに転送する工程と、
を含むことを特徴とする方法。
【請求項５２】
請求項５１に記載の方法であって、
前記第１の電荷集積期間中に第３および第４の光センサに電荷を集積する工程と、
過剰に生成された電荷を前記第１の集積期間中に前記第３および第４の光センサから共通のドレイン領域に流出させる工程と、
をさらに含むことを特徴とする方法。
【請求項５３】
請求項５１に記載の方法であって、前記電荷を流出させる工程が、対応する第１および第２のＨＤＲ／ＡＢトランジスタを動作させる工程を含み、前記第１および第２のトランジスタが共通の耐ブルーミングトランジスタゲートを共有する、ことを特徴とする方法。
【請求項５４】
請求項５１に記載の方法であって、第２の集積期間中に前記生成された電荷を表す前記第１および第２の信号を読み出す工程をさらに含む、ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的には画像センサに関し、具体的には、配列の画素セル間で共有される部品を有する画素配列アーキテクチャに関する。
【背景技術】
【０００２】
一般には、デジタル撮像素子の配列は、複数の画素セルから成る焦点面配列を含み、各セルは光センサとして、たとえばフォトゲート、光伝導体、またはフォトダイオードを含む。ＣＭＯＳ撮像素子においては、読み出し回路は、ソースフォロワー出力トランジスタを一般に含む各画素セルに接続される。光センサは、光子を電子に変換する。これらの電子は、一般に、ソースフォロワー出力トランジスタのゲートに接続された浮遊拡散領域に転送される。電荷を光センサから浮遊拡散領域に転送するための電荷転送素子（たとえば、トランジスタ）を含めることができる。さらに、このような撮像素子のセルは、一般に、電荷の転送の前に、浮遊拡散領域を所定の電荷レベルにリセットするためのトランジスタを有する。ソースフォロワートランジスタの出力は、行選択トランジスタによって画素出力信号としてゲート制御される。
【０００３】
例示的ＣＭＯＳ撮像回路、その処理工程、撮像回路、およびさまざまなＣＭＯＳ素子の機能の詳細説明は、たとえば、米国特許第６，１４０，６３０号、米国特許第６，３７６，８６８号、米国特許第６，３１０，３６６号、米国特許第６，３２６，６５２号、米国特許第６，２０４，５２４号、および米国特許第６，３３３，２０５号に記載されている。これらの各特許は、マイクロン・テクノロジー社（Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．）に譲渡されている。上記各特許の開示内容の全体を参照により本願に援用するものとする。
【０００４】
図１、図２、および図３を参照すると、従来のＣＭＯＳ画素１００の上面図、部分断面図、および模式的電気回路図が示されている。入射光１８７がフォトダイオードなどの光センサ１２０の表面に当たると、電子／正孔対がフォトダイオードのｐ−ｎ接合部（ｎ型蓄積領域１２２とｐ型表面層１２３との境界に表されている）に生成される。生成された電子（光電荷）は、フォトダイオード、すなわち光センサ１２０のｎ型蓄積領域１２２に集められる。光電荷は、初期電荷蓄積領域１２２から転送トランジスタ１０６経由で浮遊拡散領域１１０に移動する。浮遊拡散領域１１０において、電荷は、一般に、ソースフォロワートランジスタ１０８によって画素出力電圧に変換され、その後に行選択トランジスタ１０９経由で列出力線１１１に出力される。
【０００５】
図１に示す画素１００など、従来のＣＭＯＳ撮像素子の設計で提供されるフィルファクタは、約５０パーセントにすぎない。すなわち、光から電荷キャリアへの変換に用いられるのは画素１００の半分でしかない。図示のように、セル１００の小さな部分のみが光センサ１２０を備える。画素１００の残りの部分は、基板１０１内のＳＴＩ領域として示される分離領域１０２、転送トランジスタ１０６の転送ゲート１０６’に結合された浮遊拡散領域１１０、およびゲート１０７’、１０８’、および１０９’をそれぞれ有するリセットトランジスタ１０７、ソースフォロワートランジスタ１０８、および行選択トランジスタ１０９のためのソース／ドレイン領域１１５を含む。画素の総面積は減り続ける（所望されるスケーリングのため）ので、最小の表面積を使用する高感度光センサを作成すること、または光センサの面積を増やすために画素配列における画素セルの非感光性要素のより効率的なレイアウトを見つけることがますます重要になっている。
【０００６】
さらに、従来の画素１００を用いる画像センサなど、複数の画像センサは特有のダイナミックレンジを有する。ダイナミックレンジとは、画像センサが単一フレームの画素データで対応できる入射光の範囲を言う。屋外に面した窓を持つ屋内の部屋、影と明るい陽光とが混在する屋外シーン、人口照明と影とが組み合わされた夜間シーン等の高いダイナミックレンジの入射信号を発生させるシーンを撮像するには、高いダイナミックレンジを有する画像センサを備えることが望ましい。
【０００７】
画像センサのダイナミックレンジは、一般に、暗黒条件下でのノイズの標準偏差に対する最大の非飽和信号の比率として定義される。ダイナミックレンジの上限はセンサの電荷飽和レベルによって制限され、下限はデジタル画像を作成するために使用されるアナログデジタル変換器の量子化限度および／またはノイズによって課せられる制限によって制限される。撮像されたシーンの光強度のバラツキに適応できないほど画像センサのダイナミックレンジが小さい場合、たとえば飽和レベルが低い場合などは、画像に歪みが生じる。したがって、多くの場合は、ダイナミックレンジの高い画素セルが望ましい。
【０００８】
画素１００など従来の画素における電荷生成に伴う関連の問題が発生するのは、集積期間中に捕捉されて電荷に変換される入射光が光センサ１２０の容量より大きい場合である。比較的低い照度レベルで画素の最大電荷容量に達するため、画素１００が容易に飽和状態になり、画素１００のダイナミックレンジが制限される。検知領域（フォトダイオード光センサ１２０）が飽和状態になった後に光子から電荷への変換をさらに行うには、光センサ１２０の電荷蓄積領域１２２から一部の電荷を漏出させる必要がある。多くの場合、この漏出によって、画素１００の望ましくない部分または複数の隣接画素に電荷が拡散するため、クロストークが発生する。
【０００９】
また、集積期間中に生成された電荷が電荷転送中に光センサ１２０から出力されるときに、少量の電荷が光センサ１２０に残留しうる。この残留電荷によって集積期間中に光センサ１２０の最大容量を超えると、上記の場合と同様、過剰な電荷が隣接画素に溢れることもある。この望ましくない現象は「ブルーミング」として公知であり、得られた出力画像に収差として現れる。
【００１０】
上記のブルーミング問題を克服するために提案された１つの解法は、提案された画素５０の上面図である図１Ａに示すように、耐ブルーミングトランジスタ４７を有する画素５０を設けることである。図１Ａに示すように、画素５０は、図１、図２、および図３の４Ｔ画素１００に似ているが、上記のブルーミング現象を軽減するためのトランジスタ４７が追加されている。画素５０の集積期間中に、感光領域４１（フォトダイオード、フォトゲート、または光伝導体の何れか）が電荷で飽和されると、耐ブルーミング（ＡＢ）トランジスタ４７は、過剰な電荷の一部を、ＡＢトランジスタ４７に対応付けられたドレイン領域４９に転送する。このドレイン領域４９は、電圧供給源に結合されている。提案された設計は、従来の画素１００に比べ、セル５０のダイナミックレンジの拡大には効果的である。ただし、提案された画素５０のフィルファクタは、従来の画素１００より低くなる。その理由は、画素５０が別のトランジスタ４７を収容することにより、画素５０の感光可能な面積が減るためである。
【００１１】
したがって、ダイナミックレンジが高く、ブルーミングの影響が極力抑えられ、高いフィルファクタを可能にする効率的なレイアウトの画素セルを有する配列が望まれている。このような画素配列を動作させる方法も説明する。
【発明の開示】
【課題を解決するための手段】
【００１２】
本発明は、さまざまな実施例において、画素部品を共有する複数の画素を有する画素配
列アーキテクチャを提供する。この画素アーキテクチャは、画素配列のフィルファクタを向上させ、ひいては量子効率を向上させる。画素セル共通の部品は、配列内の複数の画素によって共有されうる部品であり、このような共通部品として、これらの画素からの信号の読み出しに関わる部品と、これらの画素に対して耐ブルーミング特性を提供する共有ゲート等が挙げられる。
【００１３】
本発明の第１の実施例によると、高ダイナミックレンジ／耐ブルーミング（「ＨＤＲ／ＡＢ」）トランジスタゲートを含むゲート構造を共有する２つの行隣接画素間での２方向共有を有する画素配列が提供される。２方向に共有される画素を動作させる方法は、共有されるＨＤＲ／ＡＢトランジスタゲートのグローバル動作を含む。
【００１４】
本発明の第２の実施例によると、高ダイナミックレンジ／耐ブルーミング（「ＨＤＲ／ＡＢ」）トランジスタゲートを含むいくつかの共通ゲート構造を有する、４つの隣接画素間での４方向共有を有する画素セル配列が提供される。４方向に共有される画素を動作させる方法は、共有されるＨＤＲ／ＡＢトランジスタゲートの動作を含む。
【００１５】
本発明の前記および他の態様は、添付図面と共に本発明の以下の詳細説明からより良く理解されるであろう。
【発明を実施するための最良の形態】
【００１６】
以下の詳細説明において、参照される添付図面は、この詳細な説明の一部を構成し、本発明を実施しうる特定の実施形態を例として示す。これらの実施形態は、当業者が本発明を実施できるように十分に詳細に説明されるが、他の実施形態も使用しうること、および本発明の精神および範囲から逸脱することなく、構造的、論理的、および電気的な変更を行いうることを理解されたい。記載の処理工程の推移は、本発明の実施形態を例示する。ただし、工程のシーケンスは、一定の順番での実施が必要な工程を除いては、本願明細書に記載の順番に限定されるものではなく、当技術分野で公知のように変更してもよい。
【００１７】
本願明細書で使用する述語「ウェーハ」および「基板」は、シリコン、エピタキシャル、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・オン・サファイア（ＳＯＳ）技術、ドープ半導体およびノンドープ半導体、および他の半導体構造を含むものと理解されたい。さらに、以下の説明において「ウェーハ」または「基板」に言及するときは、領域、接合部、または材料層を半導体の基底構造すなわち基礎の内部または表面上に形成するために先行処理工程が用いられている場合もありうる。また、半導体は、シリコン系である必要はなく、シリコン・ゲルマニウム、ゲルマニウム、ガリウムヒ素、または他の半導体をベースとすることもできる。
【００１８】
本願明細書で使用する述語「画素」は、光センサと、光子を電気信号に変換するための対応するトランジスタとを収容した光素子の単位セルを言う。例示を目的として、本願明細書の説明および図には代表的な画素が少数図示されているが、一般には、多数の同様の画素の製造が同時に進行する。したがって、以下の詳細説明は、限定的な意味では解釈されないものとし、本発明の範囲は、添付の特許請求の範囲によって定義されるものとする。
【００１９】
本願明細書で使用する用語「斜め」、「傾いている」、および「傾斜している」は、記述されている何れかの基準点に対して何れかの角度で傾いており、厳密な平行または厳密な直角にはなっていないことを意味するものと解釈されたい。したがって、物体の少なくとも一部と何れかの基準点とが出会う角度が０°、９０°、または１８０°でないとき、その物体は当該基準点に対して「傾いている」か、「斜めである」か、または「傾斜している」。
【００２０】
次に各図を参照すると、同様の数字は同様の要素を指している。図４は、本発明の第１の実施例による画素レイアウト設計によってシリコン基板内または上に構成された画素配列２５０の一部分の上面図を示す。図５は、図４の画素配列２５０の各部分を示す回路図である。
【００２１】
画素配列２５０の図示の各部分において、光センサ２０１、２０３を有する２つの行隣接画素２００ａ、２００ｂは、以下により詳述するように、共通の高ダイナミックレンジ／耐ブルーミングゲート２０８を含む、共通の画素部品を共有する。光センサ２０１、２０３は、光子を電子（光電荷）に変換するための何れかの感光構造でよく、好適な一実施形態においては、光センサ２０１、２０３はフォトダイオード領域である。各光センサ２０１、２０３は、電荷の読み出しに先立って、生成された光電荷をそれぞれの蓄積領域２１３、２１５に蓄積するために蓄積ゲート２１２、２１４に例示的に対応付けられている。蓄積ゲート２１２、２１４および対応する蓄積領域２１３、２１５は、配列２５０内の画素の電荷容量を増やす。これらの蓄積領域は、主に、基板内でそれぞれの蓄積ゲート２１２、２１４の下に位置するドープ領域（ｎ型）を備えることを理解されたい。
【００２２】
さらに、蓄積領域２１３、２１５は、光センサ２０１、２０３が第２の集積期間中に光電荷を生成している間に、第１の集積期間からの第１の画素信号を蓄積するためにも使用できる。本発明を実現する撮像素子にとって豊富な電荷蓄積容量が課題でない場合は、配列２５０内の各共有画素２００ａ、２００ｂに対する光センサ２０１、２０３のサイズを最大化することによって撮像素子の感光領域を最大化するために、このレイアウトから蓄積ゲート２１２、２１４を削除できる。
【００２３】
各画素２００ａ、２００ｂは、蓄積された光電荷を光センサ２０１、２０３から、浮遊拡散領域２１０として図示されている共通の蓄積ノードに転送するための転送トランジスタ２０２’、２０４’の一部として転送ゲート２０２、２０４を有する。蓄積ゲート２１２、２１４を使用する場合、転送トランジスタ２０２’、２０４’は、電荷を蓄積ゲート２１２、２１４の下の電荷蓄積領域２１３、２１５から共有の浮遊拡散領域２１０に、それぞれの転送ゲート２０２、２０４を介して転送する。図示のように、個々の転送ゲート２０２、２０４の代わりに、図４に破線で示すように、１つの共有転送ゲート２０５を使用してもよい。共有転送ゲート２０５の場合は、２つの行隣接光センサ２０１、２０３に対して生成される信号が１つになるため、画素配列２５０の解像度が多少低下する。
【００２４】
蓄積領域２１３、２１５と共に蓄積ゲート２１２、２１４を使用することは任意である。ただし、蓄積ゲート２１２、２１４を使用すると、次の画像フレームに対する集積時間中に、図６を参照して以下に説明する読み出し動作が可能になるので、メカニカルシャッターが不要になる。具体的には、蓄積ゲート２１２、２１４は、光センサ２０１、２０３によって集積期間中に生成された電荷を対応する蓄積領域２１３、２１５に転送する。電荷は蓄積領域２１３、２１５に蓄積され、次の集積期間中に読み出される。このように、光センサ２０１、２０３が電荷を生成している間に、前に生成された電荷を蓄積領域２１３、２１５から共有浮遊拡散領域２１０に転送することによって、読み出し動作を開始することができる。
【００２５】
各蓄積ゲート２１２、２１４（使用される場合）および各転送ゲート２０２、２０４は、ゲートの少なくとも一部が対応する光センサ２０１、２０３に対して傾斜していることが好ましい。たとえば、図示の蓄積ゲート２１２、２１４の縁端部２２７は、対応する光センサ２０１、２０３の長さＬおよび幅Ｗに対して斜めになっている。同様に、各転送ゲート２０２、２０４（または２０５）の縁端部２７２は、光センサ２０１、２０３の長さＬおよび幅Ｗに対して同様に斜めになっている。ゲート２１２、２１４、２０２、２０４
（および／または２０５）のこの好適な傾斜した形状によって、ゲート２１２、２１４、２０２、２０４（および／または２０５）の効率的なレイアウトか可能になるため、配列２５０内の画素２００ａ、２００ｂの漏出および遅延性能が向上されうる。さらに、この傾斜したレイアウトは、光センサ２０１、２０３の面積が最大化されるため、配列２５０内の画素２００ａ、２００ｂのフィルファクタを最大化するためにも好都合である。
【００２６】
本発明によると、共有のＨＤＲ／ＡＢゲート２０８は、過剰な電荷を光センサ２０１、２０３から流出するために設けられる。共有ＨＤＲ／ＡＢゲート２０８の一方の側は光センサ２０１、２０３に隣接して配置され、ＨＤＲ／ＡＢトランジスタ２０８’、２３８’を形成する。配列２５０の感光面積が最大になるように、ＨＤＲ／ＡＢゲート２０８の縁端部２２７の少なくとも一部が、図示のように、光センサ２０１、２０３に対して斜めに形成されることが好ましい。ＨＤＲ／ＡＢゲート２０８の他方の側は、ＨＤＲ／ＡＢゲート２０８が電荷を流出する先のドレイン領域２１８である。ドレイン領域２１８は、配列画素電圧Ｖａａ-ｐｉｘに接続２２８で接続される。なお、ドレイン領域２１８は、配列５５０内の隣接行内の浮遊拡散領域３１０をリセットするためのリセットトランジスタゲート３０７に対するドレインでもある。このレイアウトは、光センサ２０１、２０３のサイズを大きくすることによって、配列２５０の非感光面積を最小化する。
【００２７】
光センサ２０１、２０３から共有ＨＤＲ／ＡＢゲート２０８経由でのドレイン領域２１８への漏出の程度は、多くの要因に依存する。これらの要因として、ＨＤＲ／ＡＢトランジスタ２０８’、２３８’の閾値電圧特性、およびＨＤＲ／ＡＢトランジスタ２０８’、２３８’のゲート２０８に印加される電圧等が挙げられる。これらの要因は、共有ＨＤＲ／ＡＢゲート２０８を実装する撮像素子１３００の機能を最適化するために、所望に応じて調整可能であることを理解されたい。たとえば、ＨＤＲ／ＡＢゲート２０８の動作は配列２５０内のすべての画素に対してグローバルに行われうるが、本願明細書に説明するように、ＨＤＲ／ＡＢトランジスタ２０８’、２３８’の動作パラメータを調整するための回路を実装することができる。さらに、トランジスタ２０８’、２３８’の最適性能に応じてＨＤＲ／ＡＢトランジスタ２０８’、２３８’の閾値電圧を変更するために、所望に応じてＨＤＲ／ＡＢゲート２０８の下の基板のドーピングプロファイルを製造できる。
【００２８】
１つの動作形態においては、ＨＤＲ／ＡＢトランジスタ２０８’、２３８’を配列に対するグローバルリセットとして動作させることによって、フレームシャッター動作を可能にする。一般には、ＣＭＯＳ画素センサ（たとえば、図１〜図３の画素１００）の動作には、「ローリング」シャッターが使用される。ローリングシャッターの動作では、各行の画素が順次読み出され、集積期間に対応する行数分、この読み出された行に先行する読み出し済みの行がハードリセットされてから次の行に移動して、読み出しが行われ、集積期間に等しい行数分先行する別の行がハードリセットされる。したがって、各画素は等価の集積期間を有する。ただし、これらの行に対するそれぞれの集積期間は、開始時刻および終了時刻が大幅に異なることもある。そのような場合は、撮像素子内で高速移動する物体の画像がぼやけることがある。画素撮像素子の用途によっては、要求される集積時間間の時間の一貫性は、ローリングシャッター方式を用いた場合に可能なレベルより厳しいこともある。したがって、配列２５０の各光センサ２０１、２０３に対するグローバルリセットとしてＨＤＲ／ＡＢトランジスタ２０８’、２３８’の使用が好都合になりうる。この場合、集積期間は、ＨＤＲ／ＡＢゲート２０８による光センサ２０１、２０３のリセットによって開始される。すなわち、トランジスタ２０８’、２３８’に対する閾電圧より大きな電圧ＶＨＤＲをゲート２０８に印加することによって、光センサ２０１、２０３等を一斉にハードリセットする。したがって、光センサ２０１、２０３内の残留電荷はＨＤＲ／ＡＢトランジスタ２０８’、２３８’経由でドレイン領域２１８にすべて流出される。撮像素子のタイミングおよび制御回路１２５０（図１０）は、配列２５０のすべてのＨＤＲ／ＡＢゲート２０８への電圧ＶＨＤＲの同時印加を協調させることができるので、配列
２５０の光センサ２０１、２０３は同時に開始する集積期間を有するため、ローリングシャッターが不要になる。ＨＤＲ／ＡＢゲート２０８に印加された電圧が低下すると、光センサ２０１、２０３は電荷を蓄積できるようになる。集積期間後に蓄積ゲート２１２、２１４をグローバルに動作させることによって、光センサに蓄積された電荷を蓄積領域２１３、２１５に蓄積し、後で転送トランジスタ２０２、２０４を介して読み出すこともできる。
【００２９】
本発明の別の動作形態によると、ＨＤＲ／ＡＢトランジスタ２０８’、２３８’は、配列２５０内の画素に対して高ダイナミックレンジを得るための手段として動作しながら、ブルーミングも防止する。電荷集積中に光センサ２０１、２０３上の一定量の電荷をドレイン領域２１８に流出できるようにすると、光センサ２０１、２０３は、従来の光センサ１２０に比べ、より高い照度レベルで飽和する。これによって、より高いダイナミックレンジが提供される。この結果、画素配列２５０を用いてさまざまな光強度を有するシーンの撮像を行えるようになり、画素配列２５０の望ましくない位置へのブルーミングが軽減されるので好都合である。耐ブルーミング特性を最適化するために印加される電圧の具体的な値は、０．０Ｖと蓄積ゲート２１２、２１４に印加される動作電圧との間の差であり、蓄積ゲート２１２、２１４が使用されない場合は、０．０Ｖと転送ゲート２０２、２０４に印加される動作電圧との間の値である。電圧の印加によって光センサ２０１、２０３とドレイン領域２１８との間の電位差が小さくなるので、ドレイン領域２１８への過剰な光電荷の移動が制御される。
【００３０】
本発明の別の動作形態によると、共有ＨＤＲ／ＡＢゲート２０８をコンデンサの１つの電極として用いた共有コンデンサ２４８を構成しうる。したがって、ＨＤＲ／ＡＢゲートに印加された電圧によってこれらの過剰な電荷が共通ドレイン領域２１８に流出されない限り、過剰な電荷をコンデンサ２４８に蓄積することによって各画素２００ａ、２００ｂの静電容量を増やすことができる。コンデンサ２４８の第２の電極は、隣接画素対に対するソースフォロワートランジスタのゲートに電気的に接続される。このコンデンサ２４８の採用は随意であり、画素２００ａ、２００ｂが十分な静電容量を有する場合は不要である。
【００３１】
画素の残りの部品は、図４および図５に示すように、行隣接画素間で共有される。これらの部品は、配列２５０に対する読み出し動作で使用される。共有の浮遊拡散領域２１０は、共通の蓄積ノードとして働き、光センサ２０１、２０３から転送ゲート２０２、２０４経由で、場合によっては蓄積ゲート２１２、２１４経由で、電荷を受け取る。浮遊拡散領域２１０の光センサ２０１、２０３とは反対の側に、ゲート２０７を有するリセットトランジスタが配置されている。リセットゲート２０７の第２の側にあるソース／ドレイン領域２０６は、供給電圧Ｖａａ-ｐｉｘを受電できる。浮遊拡散領域２１０は、供給電圧Ｖａａ-ｐｉｘに結合されたドレイン２１３を有するソースフォロワートランジスタ２０９’のゲート２０９にも電気的に接続される。ソースフォロワートランジスタ２０９は、浮遊拡散領域２１０に蓄積された電荷に基づき、電圧出力信号を作成する。ゲート２１１を有する行選択トランジスタは、画素信号を列線２２０に選択的に読み出すために、ソースフォロワートランジスタ２０９’のソースに接続されたドレイン２１３を有する。
【００３２】
図４に示すように、画素配列２５０の好適なレイアウトによると、共有される読み出し部品はトランク（または幹線：ｔｒｕｎｋ）分割設計で配置されている。第１の幹線２４３は、浮遊拡散領域２１０、およびリセットゲート２０７とを含む。リセットゲート２０７は、隣接行に対する共有ＨＤＲ／ＡＢゲート３０８とドレイン領域２０６を共有する。第２のトランク２４２は、第１のトランク２４３から物理的に分離され、一方の光センサ２０３に隣接する分離領域２４１に配置されている。第２のトランク２４２は、ソースフォロワートランジスタ２０９’と行選択トランジスタ２１１’とを含む。第２のトランク
２４２は、浮遊拡散領域２１０をソースフォロワートランジスタ２０９’のゲート２０９に相互接続する電気配線２４０によって第１のトランク２４１に電気的に接続されている。
【００３３】
次に図６において、さらに図１０を参照して画素配列２５０の例示的動作方法を説明する。図１０は、例示的配列２５０に基づく画素配列１２００を組み込んだＣＭＯＳ撮像素子１３００のブロック図である。この例示的動作方法は、上記のように、蓄積ゲート２１２、２１４の特徴を使用する。この特徴により、集積期間中に画素信号の読み出しが可能になるため、メカニカルシャッターまたはパルス光源を不要になる。ただし、本発明は、本願明細書に記載の蓄積ゲートの使用または例示的動作方法に限定されるものではないことを理解されたい。画素配列２５０の場合、各画素の集積期間は、ＨＤＲ／ＡＢゲート２０８による各光センサ２０１、２０３のリセットと光センサ２０１、２０３から蓄積ゲート２１２、２１４経由での蓄積領域２１３、２１５への光電荷の転送との間の時間によって画定される。なお、蓄積ゲートを使用しない場合は、読み出し動作にローリングシャッターを使用してもよい。ローリングシャッター配列を動作させる方法は、参照によってその内容を本願に援用するものとする、マイクロン・テクノロジー社に譲渡された米国特許出願第（１１／ｘｘｘ，ｘｘｘ）号に記載されている。
【００３４】
光センサ２０１、２０３に対する集積期間が開始され、生成された電荷が光センサ２０１、２０３内の電荷蓄積領域からそれぞれ蓄積領域２１３、２１５に転送されたと想定する。図６に示すように、タイミングおよび制御回路１２５０（図１０）は、行選択信号ＲＳを高レベルにアサートすることによって、行選択ゲート２１１を「オン」にする。Ｒｅｓｅｔ信号が高レベルに移行すると、リセットゲート２０７がオンにされ、浮遊拡散領域２１０に対するリセット条件が作成される。次に、回路１２５０は、画素からのリセット信号Ｖｒｓｔの読み出しを開始するために、サンプルホールドリセット（ＳＨＲ）信号を高レベルに移行させる。該当する転送ゲート信号ＴＸ０の駆動によって転送ゲート２０４が「オン」になる前に、リセット（Ｒｅｓｅｔ）信号およびサンプルホールドリセット（ＳＨＲ）信号は低レベルに移行する。その後の何れかの時点において、制御回路１２５０は、サンプルホールド画素信号（ＳＨＳ）を高レベルにすることによって列出力線２２０上の画素信号Ｖｓｉｇの読み出しを開始させる。次に、以下により詳細に説明するように、さらなる信号処理が行われる。
【００３５】
上記の各工程は次の隣接画素に対しても繰り返されるが、ＴＸ０ではなく、この画素ＴＸ１に対する転送信号が高レベルに移行することを理解されたい。このプロセスは、配列２５０内のすべての行に対して行単位で繰り返される。したがって、行内の１つ置きの画素センサに対して偶数の転送信号（配列の偶数番号の列に対する信号）ＴＸ０が偶数列転送ゲートをオンにし、奇数の転送信号ＴＸ１（配列内の奇数番号列に対する信号）が奇数列転送ゲートをオンにする。
【００３６】
次に図７および図８を参照して、本発明の第２の実施例を説明する。図７は、本発明の第２の実施例による画素レイアウト設計によってシリコン基板の内部または上に構成された画素配列５５０の一部の上面図を示す。図８は、例示的画素配列５５０の各部分を模式的な電子回路の形態で示す回路図である。本発明の第２の実施例によると、画素配列５５０のアーキテクチャは、画素部品の４方向の共有を含む。共有される部品は、４つの光センサ５０１、５０２、５０３、５０４の間の領域内に直線的に延在するトランク５５１上に配置された画素信号読み出し部品を含む。さらに、ＨＤＲ／ＡＢゲート５１８、５１９、５２１、５２２も、配列５５０内の４つの画素によって共有される。
【００３７】
図８に示すように、各画素は、対応するゲート５０５、５０６、５０７、５０８を備えた転送トランジスタ５０５’、５０６’５０７’、５０８’を有する。各ゲート５０５、
５０６、５０７、５０８の少なくとも一部は、図７に示すように、光センサ５０１、５０２、５０３、５０４に対して傾斜していることが好ましい。なお、この実施形態の転送トランジスタゲート５０５、５０６、５０７、５０８は、配列５５０内の２つの列隣接画素間でそれぞれ共有される。たとえば、図７に示すように、列隣接光センサ５０１、５４１は、転送トランジスタゲート５０５を共有しうる。ただし、図示された２つの画素（光センサ５０１、５４１を有する画素）は、浮遊拡散領域または読み出し回路を共有しない。代わりに、この実施形態は、第１の浮遊拡散領域５２０を共有する光センサ５０１、５０２と、第２の浮遊拡散領域５１０を共有する２つの行隣接光センサ５０３、５０４とを有する２つの行隣接画素を有する。２つの浮遊拡散領域５１０、５２０は、基板内のドープ領域または導電性トレースのどちらかによって互いに電気的に接続される。さらに、所望に応じて、電気配線５１５を介して対応するデュアル変換利得ゲート５１１にも電気的に接続される。たとえば、電気相互配線５１５は、画素配列５５０の表面上の第１のメタライズ層に形成してもよい。デュアル変換利得ゲート５１１（図８には図示せず）は、コンデンサＣ（図８）の電極としても働きうる。コンデンサＣは、接続された浮遊拡散領域５１０、５２０の電荷蓄積容量を増やすために役立つ。
【００３８】
図８に示すように、蓄積ゲート５５２（図８）は、上記と同様、この第２の例示的実施形態にも実装できる。簡略化のために図７の配列５５０内の画素は図示されていないが、破線５５２は、所望された場合の蓄積ゲートの位置を示す。各光センサ５０１、５０２、５０３、５０４に蓄積ゲートを設けることもできる。このゲートは、光センサ５０１、５０２、５０３、５０４と対応する転送ゲート５０５、５０６、５０７、５０８との間に配置される。上記のように、蓄積ゲート５５２などの蓄積ゲートは、配列５５０内の画素からの読み出しを対応する光センサ５０１の集積期間中に可能にするため、メカニカルシャッターまたはパルス光源を不要にする。
【００３９】
両浮遊拡散領域５１０、５２０における電荷のリセットには、ゲート５１２を有する１つのリセットトランジスタ５１２’が使用される。リセットゲート５１２の一方の側は、供給電圧Ｖａａ-ｐｉｘを受電できるソース／ドレイン領域５１３である。光センサ５０１、５０２、５０３、５０４間で共有されるトランク５５１上の残りの読み出し部品は、浮遊拡散領域５１０、５２０に接続されたゲート５１４を有するソースフォロワートランジスタと、ゲート５１６を有する行選択トランジスタとを含む。基板内の分離領域５３０は、トランク５５１上の能動領域を各光センサから分離するために使用されるほか、光センサ５０１、５０２、５０３、５０４の個々の電荷蓄積領域を相互に分離するためにも使用される。分離領域５３０の形成には、何れか公知の分離手法を使用してよい。一例としてシャロウトレンチ分離（ＳＴＩ）手法が挙げられるが、これだけに限定されるものではない。
【００４０】
本願明細書で例示的に説明する４方向に共有される画素レイアウトは、光センサ５０１、５０２（図７）をそれぞれ有する第１の列隣接画素対と、光センサ５０３、５０４をそれぞれ有する第２の列隣接画素対とを有し、これらは１組の読み出し回路を共有する。したがって、この例示的実施形態によると、列出力線５８０は、画素配列５５０の１列おきにのみ必要となる。したがって、２つの列隣接画素は同じ出力線５８０上にほぼ同時に順次読み出されるので、画素配列５５０に対して最大の解像度を維持するには、それぞれの信号をそれぞれ別個に処理する必要がある。これは、図８に示すように、各列出力線５８０が２つのサンプルホールドコンデンサセット７１５、７１６を使用することを意味する（合計で４つのコンデンサ）。ｉｎ＿ｓｅｌ信号（図９）によって駆動されるスイッチ７１２は、入来信号の行き先を第１のコンデンサセット７１５にするか、または第２のコンデンサセット７１６にするかを決めるために使用される。信号が列線５８０に読み出される２つの画素は、同じ読み出し回路（行選択トランジスタ５１６など）を共有しないが、代わりに同じ転送ゲート信号、たとえば信号ＴＸ＿ＥＶＥＮ＜１＞（図８）など、を共有
する。残りの制御回路（図１０を参照して以下に詳細に説明）は、各コンデンサセット７１５、７１６に蓄積された信号から差分信号を各画素に対して生成し、以降の処理のために出力する。
【００４１】
各ＨＤＲ／ＡＢゲート５１８、５１９、５２１、５２２は、４つの隣接画素間で共有され、これらの画素のコーナーに部分的に重なる。例示的ＨＤＲ／ＡＢゲート５１８の下側の縁端部５６１は第１の対の行隣接光センサ５０１、５４１の間にあり、第２の対の行隣接光センサ（図示せず）は、隣接行にあり、ＨＤＲ／ＡＢゲート５１８の上側の縁端部５６２は第２の対の行隣接光センサの間にある。ＨＤＲ／ＡＢゲートの少なくとも１つの縁端部５７１は、各光センサ５０１、５４１との交差位置において斜めに配置されることが好ましい。上記のように、この斜めの形状は、配列５５０内の各画素のフィルファクタを最大化する。各ＨＤＲ／ＡＢゲート５１８、５１９、５２１、５２２は、一方の側にドレイン領域５２８への接続を有する。このドレイン領域５２８は、ＨＤＲ／ＡＢゲート５１８が過剰な電荷を光センサ５０１、５４１からドレイン領域５２８に流出できるように、画素供給電圧Ｖａａ-ｐｉｘに接続される。さらに、十分な電圧がＨＤＲ／ＡＢゲート５１８、５１９、５２１、５２２に供給されると、ゲートが動作できるようになるので、対応する光センサ、たとえば、５０１、５０２、５０３、５０４をリセットする。
【００４２】
画素配列５５０を動作させる例示的方法においては、蓄積ゲート（ＳＧ）信号と高ダイナミックレンジ（ＨＤＲ）ゲート信号とが、画素配列５５０内のすべての行にわたってグローバルに動作する。各光センサ（５０１、５０２、５０３、５０４など）の集積期間は、それぞれのＨＤＲ／ＡＢゲート５１８、５１９、５２１、５２２を介して光センサをリセットすることにより開始される。光センサ５０１、５０２、５０３、５０４に生成された電荷が蓄積ゲート５５２経由で蓄積領域５５３に転送されると、各画素に対する集積時間は終了する。本発明で蓄積ゲート５５２を使用する場合は、前の集積時間からの電荷が蓄積領域５５３に蓄えられるので、画素読み出しは配列５５０に対する次の集積時間中に行うことができる。
【００４３】
次に、画素読み出し工程について説明する。なお、図８および図９に示す転送ゲート信号線ＴＸ＿ＯＤＤ、ＴＸ＿ＥＶＥＮで使用される命名法では、ＯＤＤまたはＥＶＥＮは配列内の奇数または偶数の画素列を表す。さらに、この命名法では、Ｒｏｗｘｘｘは、配列の行番号「ｘｘｘ」を指定するために使用される。
【００４４】
図９を参照すると、光センサ５０２、５０４を収容する配列５５０の行Ｒｏｗ００１の場合は、行選択信号（ＲＳ）を高レベルにすることによって行選択トランジスタ５１６を駆動する。浮遊拡散領域５１０のリセットは、リセット信号Ｒｅｓｅｔによってリセットゲート５１２を駆動することによって行う。サンプルホールドリセット信号ＳＨＲをアクティブにすることによって、リセット条件を表す信号Ｖｒｓｔが列線５８０に読み出される。上記のｉｎ＿ｓｅｌ信号は低レベルのとき、２つのサンプルホールドコンデンサセット７１５、７１６（図８）の一方への信号の蓄積を制御する。次に、次の行Ｒｏｗ００２に対して、この同じシーケンスの工程が繰り返される。すなわち、隣接行の第２の光センサ６０２のリセット条件のための信号を列線５８０に読み出すために、第２の行Ｒｏｗ００２に該当する行選択（ＲＳ）信号、リセット（Ｒｅｓｅｔ）信号、およびサンプルホールドリセット（ＳＨＲ）信号が高レベルにされる。ただし、今度は、ｉｎ＿ｓｅｌ信号が高レベルになり、信号は２つのサンプルホールドコンデンサセット７１５、７１６の他方に蓄積される。
【００４５】
次に、２つの隣接行内で偶数列の転送トランジスタゲート５０６を駆動するために、転送信号ＴＸｅｖｅｎが高レベルにされる。したがって、蓄積領域５５３に蓄積されていた電荷は、転送トランジスタ５０６’経由で浮遊拡散領域５１０に転送される。同様に、転
送ゲート６０６を「オン」にすると、次の行のフォトセンサ６０２によって生成された電荷が転送される。次に、Ｒｏｗ００１に対して、画素電圧信号Ｖｓｉｇを列線５８０に読み出すために、ＲＳ信号とサンプルホールドＳＨＳ信号とを高レベルにすることによって行選択トランジスタ５１６を駆動する。これはｉｎ＿ｓｅｌ信号が低レベルの間に行われるので、Ｒｏｗ００１からのリセット信号Ｖｒｓｔは、１つのサンプルホールドコンデンサセット７１５、７１６内でこの行からサンプリングされた画素信号Ｖｓｉｇと一致する。行選択信号ＲＳおよびサンプルホールド信号ＳＨＳは低レベルに戻る。次に、Ｒｏｗ００２に対して、画素電圧信号Ｖｓｉｇが読み出され、行選択信号（ＲＳ）およびサンプルホールド信号（ＳＨＳ）のパルス出力が繰り返される。浮遊拡散領域６１０から、ソースフォロワートランジスタゲート６１４によって信号が生成され、行選択トランジスタ６１６経由で列線５８０に出力される。ただし、この読み出し中、Ｒｏｗ００２からの信号を該当するコンデンサセット７１５、７１６に蓄積するために、ｉｎ＿ｓｅｌ信号は高レベルに戻る。
【００４６】
この例示的方法は、１つの行内で１列置きに同時に実行され、代替転送ゲート信号ＴＸ＿ｏｄｄを用いて配列の奇数列内の転送トランジスタゲートを駆動する。この方法は、この順番で信号が配列５５０内の各画素に対して読み出されるまで、各対の行（ＲｏＷ００１およびＲｏｗ００２）に対して繰り返される。これらの工程は単なる例示のためであり、本発明は本願明細書に記載の読み出し動作方法に限定されないことを理解されたい。
【００４７】
図１０は、上記の実施形態のうちの１つにより構成される画素配列１２００を有する例示的ＣＭＯＳ撮像素子１３００のブロック図を示す。画素配列１２００は、所定数の列と行（図示せず）とに配置された複数の画素を含む。配列１２００には、本願明細書に説明されているように、信号処理回路が取り付けられ、この回路の少なくとも一部は基板内に形成しうる。配列１２００内の各行の画素、および／または配列１２００内の１対の行内のすべての画素は、行選択線によってすべて同時にオンにされ、各列の画素はそれぞれの列選択線によって選択的に出力される。配列１２００全体に対して複数の行および列線が設けられる。行線は、行アドレスデコーダ１２２０に応じて、行ドライバ１２１０によって選択的に駆動される。列選択線は、列アドレスデコーダ１２７０に応じて、列ドライバ１２６０によって選択的に駆動される。したがって、各画素に対して行および列アドレスが設けられる。
【００４８】
ＣＭＯＳ撮像素子１３００は、タイミングおよび制御回路１２５０によって操作される。タイミングおよび制御回路１２５０は、画素読み出しのために適切な行線および列線を選択するためのアドレスデコーダ１２２０、１２７０を制御する。制御回路１２５０は、選択した行線および列線の駆動トランジスタに駆動電圧を印加するために、行および列駆動回路１２１０、１２６０も制御する。画素列信号は、一般には画素リセット信号（Ｖｒｓｔ）と画素画像信号（Ｖｓｉｇ）とを含み、列装置１２６０に対応付けられたサンプルホールド回路１２６５によって読み出される。各画素に対する差動増幅器１２６７によって差分信号（Ｖｒｓｔ−Ｖｓｉｇ）が生成され、アナログデジタル変換器１２７５（ＡＤＣ）によってデジタル化される。アナログデジタル変換器１２７５は、デジタル化された画素信号を画像プロセッサ１２８０に供給し、画像プロセッサ１２８０によってデジタル画像が形成される。
【００４９】
図１１は、本発明の一実施形態により構成された撮像素子１３００を含むプロセッサシステム１３０８を示す。プロセッサシステム１３０８は、デジタルカメラまたは他の撮像システムの一部でもよい。撮像素子１３００は、制御または他のデータをシステム１３０８から受け取る。システム１３０８は、画像処理または他の画像処理操作のための中央処理装置（ＣＰＵ）を有するプロセッサ１３０２を含む。プロセッサ１３０２は、バス１３０４経由でさまざまな装置と通信する。バス１３０４に接続された装置のいくつかは、シ
ステム１３０８内外との通信を提供する。このような通信装置として、入／出力（Ｉ／Ｏ）装置１３０６および撮像素子１３００等が挙げられる。バス１３０４に接続された他の装置は、ランダムアクセスメモリ（ＲＡＭ）１３１０、または取り外し可能メモリ１３１５等のメモリを提供する。
【００５０】
上記のプロセスおよび装置は、使用および製造が可能な多くの方法および装置のうちの好適な方法および典型的な装置を例示している。上記の説明および図面は、本発明の目的、特徴、および利点を達成する実施形態を例示している。ただし、本発明は、上記および図示の実施形態に厳密に限定されるものではない。たとえば、本発明は、構成部品を２方向または４方向に共有する画素配列にのみ言及しているが、他の多方向共有を有する画素配列も本発明の範囲に含まれるものとする。また、本発明の変更は、現時点では予測し得ないものであっても、添付の特許請求の範囲および精神に含まれるものであれば、本発明の一部と見なされるものとする。
【図面の簡単な説明】
【００５１】
【図１】４つのトランジスタを有する（４Ｔ）従来型ＣＭＯＳ画素の上面図である。
【図１Ａ】耐ブルーミングトランジスタを含む提案の５Ｔ型ＣＭＯＳ画素の上面図である。
【図２】図１の画素の線１−１’に沿った断面図である。
【図３】図１および図２の従来型ＣＭＯＳ画素の回路図である。
【図４】本発明の第１の実施例により構成された画素配列の一部分の上面図である。
【図５】本発明の第１の実施例により構成された画素配列の一部分の回路図である。
【図６】本発明の第１の実施例により構成された画素配列を動作させる例示的方法を説明するタイミング図である。
【図７】本発明の第２の実施例により構成された画素配列の一部分の上面図である。
【図８】本発明の第２の実施例により構成された画素配列の一部分の回路図である。
【図９】本発明の第１の実施例により構成された画素配列を動作させる例示的方法を説明するタイミング図である。
【図１０】本発明により構成された画素セルの配列を有するＣＭＯＳ撮像素子チップのブロック図である。
【図１１】本発明により構成されたＣＭＯＳ撮像素子を使用した処理システムのブロック図である。
【図１】
2009505438.tif 000003
【図１Ａ】
2009505438.tif 000004
【図２】
2009505438.tif 000005
【図３】
2009505438.tif 000006
【図４】
2009505438.tif 000007
【図５】
2009505438.tif 000008
【図６】
2009505438.tif 000009
【図７】
2009505438.tif 000010
【図８】
2009505438.tif 000011
【図９】
2009505438.tif 000012
【図１０】
2009505438.tif 000013
【図１１】
2009505438.tif 000014
【国際調査報告】
2009505438.tif 000015
2009505438.tif 000016