(57)【要約】【課題】    パワーＭＯＳＦＥＴのような、パワー半導体デバイスの安価で収率の高い製造方法を提供する。【解決手段】    ４つのマスク、即ち、ゲートトレンチ及び終端トレンチを決定づけるトレンチマスクと、ソースマスクと、コンタクトマスクと、ソース電極及びゲート電極を定めるマスクを使用する。【選択図】    図１
2009505434.tif 000002
【特許請求の範囲】
【請求項１】
半導体の表面をマスク体で被覆する工程と、
前記マスク体の一部を除去して、前記半導体に達する孔を形成する工程と、
前記孔の底部から半導体を除去し、複数のゲートトレンチ及びこのゲートトレンチ周辺に位置する１つの終端トレンチを、メサにより、間隔を空けて配置させる工程と、
前記マスク体を除去する工程と、
前記ゲートトレンチの側壁を酸化させる工程と、
ゲート電極材を堆積する工程と、
前記ゲート電極材をエッチバックし、前記トレンチの内部にゲート電極を残す工程と、
チャネルドーパントを注入して、前記トレンチに隣接する半導体領域を定める工程と、
前記半導体領域上にソースマスクを形成する工程と、
前記ソースマスクを介してソースドーパントを注入して、ソース注入領域を形成する工程と、
前記半導体上に低濃度酸化物を堆積する工程と、
コンタクトマスクを堆積する工程と、
前記コンタクトマスクを介して、前記低濃度酸化物をエッチングする工程と、
前記半導体の最上部に金属層を堆積する工程と、
前記金属層の最上部に表面金属マスクを形成する工程と、
前記金属層をエッチングして、少なくともソースコンタクトとゲートランナを形成する工程とを有するパワー半導体デバイスの製造方法。
【請求項２】
さらに、
少なくとも前記ゲートトレンチの側壁、及び少なくとも前記終端トレンチの側壁に酸化抑制体を形成する工程と、
前記ゲートトレンチ及び前記終端トレンチの底部に厚酸化物を成長させる工程とを有する、請求項１記載のパワー半導体デバイスの製造方法。
【請求項３】
さらに、
前記酸化抑制体を除去した後、前記ゲートトレンチの側壁を酸化させる工程と、
前記メサを酸化させる工程と、
前記メサ上にゲート電極材を堆積する工程と、
前記メサからゲート電極材をエッチングする工程と、
前記メサから酸化物をエッチングした後、ソースを埋め込む工程とを有する、請求項１記載のパワー半導体デバイスの製造方法。
【請求項４】
前記半導体は、エピタキシャル成長したシリコンである、請求項１記載のパワー半導体デバイスの製造方法。
【請求項５】
前記マスク体は、窒化珪素よりなるハードマスクである、請求項１記載のパワー半導体デバイス製造方法。
【請求項６】
前記酸化抑制体は、窒化珪素よりなる、請求項１記載のパワー半導体デバイスの製造方法。
【請求項７】
前記低濃度酸化物は、ＴＥＯＳよりなる、請求項１記載のパワー半導体デバイスの製造方法。
【請求項８】
前記ゲート材は、ポリシリコンよりなる、請求項１記載のパワー半導体デバイスの製造方法。
【請求項９】
さらに、前記マスク体にＥＱＲ開口部を設ける工程と、前記半導体の一部を除去し、前記終端トレンチ周辺にＥＱＲを定める工程とを備える、請求項１記載のパワー半導体デバイスの製造方法。
【請求項１０】
前記パワー半導体デバイスは、ＭＯＳＦＥＴである、請求項１記載のパワー半導体デバイスの製造方法。
【請求項１１】
前記半導体を半導体基板上に位置する工程と、前記基板上に裏面金属層を形成する工程とを有する、請求項１記載のパワー半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造、より詳しく言うと、パワーＭＯＳＦＥＴのようなパワー半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
フォトリソグラフィ法は、パワーＭＯＳＦＥＴその他のパワー半導体デバイスの製造分野において、周知であり、広く使用されている技術である。概説すると、フォトリソグラフィ法では、半導体の表面上へのマスク材の堆積及びマスク材を部分的に除去して、内部に開口部を有するマスクを形成する。次に、マスクは、半導体の特性を決定するべく使用される。例えば、ドーパントを、マスクの開口部を介して、半導体内へ注入することができ、また、半導体の一部を、開口部を介して除去することができ、半導体に、リセス若しくはトレンチを、所望のように形成することが可能である。
【０００３】
代表的な製造過程では、複数のマスクが必要とされる。例えば、１つのマスクが、ゲートトレンチを決定するのに必要であり、また、別のマスクが、ソース領域を決定するのに必要である。
【０００４】
一般的に言って、マスクの数が増えると、製造過程がより複雑となり、それに付随して、コストも増大する。また、欠陥部分を有する確率が高くなる可能性も増大し、そのため、収率は減少し、全体的なコストが増大するため、マスクの数を減らすことは、望ましいことである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、パワーＭＯＳＦＥＴのような、パワー半導体デバイスの製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明による製造方法は、半導体の表面をマスク体で被覆する工程と、マスク体の一部を除去して、半導体に達する孔を形成する工程と、この孔の底部から半導体を除去して、複数のゲートトレンチ及びその周辺に位置する終端トレンチを、メサにより、間隔を空けて配置させる工程と、マスク体を除去する工程と、ゲートトレンチの側壁を酸化させる工程と、ゲート電極材を堆積する工程と、ゲート電極材をエッチバックし、トレンチの内部にゲート電極を残す工程と、チャネルドーパントを注入して、トレンチに隣接する半導体領域を定める工程と、半導体領域上にソースマスクを形成する工程と、ソースマスクを介してソースドーパントを注入して、ソース注入領域を形成する工程と、半導体上に低濃度酸化物を堆積する工程と、コンタクトマスクを堆積する工程と、コンタクトマスクを介して、低濃度酸化物をエッチングする工程と、半導体の最上部に金属層を堆積する工程と、金属層の最上部に表面金属マスクを形成する工程と、金属層をエッチングして、少なくともソースコンタクトとゲートランナを形成する工程とを含んでいる。
【０００７】
従って、本発明による製造方法においては、パワー半導体デバイスを得るためには、４つのマスク、即ち、ゲートトレンチ及び終端トレンチを定めるトレンチマスクと、ソースマスクと、コンタクトマスクと、ソース電極及びゲート電極を決定づけるマスクがあればよい。
【０００８】
本発明による製造方法においては、少なくともゲートトレンチ及び終端トレンチの側壁に酸化抑制体を形成する工程と、ゲートトレンチ及び終端トレンチの底部に厚酸化物を成長させる工程とを備えていることもある。次に、酸化抑制体を除去した後、ゲートトレンチの側壁を酸化させ、さらに、本発明の方法においては、メサを酸化させる工程と、メサ上にゲート電極材を堆積する工程と、メサからゲート電極材をエッチングする工程と、メサから酸化物をエッチングした後、ソースを埋め込む工程とを備えているのがよい。
【０００９】
他の実施例では、孔を、マスク体の内部に設け、半導体の一部を除去して、終端トレンチの周辺に、等電位リング（ＥＱＲ）トレンチを定めるようになっている。
【００１０】
本発明の他の特徴及び利点については、添付の図面に基づく以下の説明により、明らかになると思う。
【発明を実施するための最良の形態】
【００１１】
図１において、本発明による好適なパワー半導体デバイスは、パワーＭＯＳＦＥＴであり、活性領域１０及び終端領域１２を備えている。活性領域１０は、少なくとも１つのゲートトレンチ１４を備えており、このゲートトレンチ１４は、ベース領域１６を貫通して、ドリフト領域１８に達している。例えばＳｉＯ2よりなるゲート酸化膜２０が、ゲートトレンチ１４の側壁に、例えば１０００Åのような適切な膜厚で形成されている。例えばＳｉＯ2よりなる、ゲート酸化膜２０より厚い、厚肉酸化物２２が、ゲートトレンチ１４の底部に形成され、電導性のあるポリシリコンで好適に形成されたゲート電極２４は、ゲートトレンチ１４の内部に形成される。
【００１２】
活性領域は、ゲートトレンチ１４に隣接し、ベース領域１６に形成される、ソース領域２６と、ベース領域１６に形成された高電導コンタクト領域２８とを備えている。ソースコンタクト３０は、ソース領域２６及び高電導コンタクト領域２８にオーミック接合されている。周知のように、ベース領域１６及び高電導コンタクト領域２８は、ソース領域２６及びドリフト領域１８と異なる極性をもっている。従って、Ｎチャネルデバイスにおいては、ベース領域１６及び高電導コンタクト領域２８はＰ型であり、ドリフト領域１８及びソース領域２６はＮ型である。
【００１３】
さらに、本発明によるパワー半導体デバイスは、ドリフト領域１８と同じ極性の、シリコンよりなる基板３２と、この基板３２にオーミック接合されているドレインコンタクト３４とを備えている。周知のように、ドリフト領域１８及びベース領域１６は、基板３２上に、エピタキシャル成長させたシリコン体３１の一部をなしている。
【００１４】
終端領域１２は、活性領域１０の周辺に配置され、ベース領域１６より深く延びる終端トレンチ３６と、終端トレンチ３６の底面及び側壁上に位置する第１ＳｉＯ2体３８と、この第１ＳｉＯ2体３８に重合された第２ＳｉＯ2体４０とを備えている。第１ＳｉＯ2体３８は、エピタキシャル成長させたシリコン体３１の酸化を介してＳｉＯ2が成長することにより形成された、成長した酸化物であり、第２ＳｉＯ2体４０は、ＴＥＯＳのような、低濃度のＳｉＯ2を堆積することにより形成される。第１ＳｉＯ2体３８及び第２ＳｉＯ2体４０により、電界絶縁体が形成されている。ソースコンタクト３０は、第２ＳｉＯ2体４０上に広がり、これによりフィールドプレート４２を形成する。
【００１５】
さらに、終端領域１２は、終端トレンチ３６周辺に位置する等電位リング（ＥＱＲ）構造体４４を備えているのが好ましい。ＥＱＲトレンチ構造体４４は、ＥＱＲトレンチ４６を備え、この側壁と底部にはＳｉＯ2が配置され、内部にはポリシリコンが配置されている。
【００１６】
図２Ａ〜図２Ｈは、本発明によるパワー半導体デバイス製造方法の好ましい一実施例を示す。
【００１７】
図２Ａに示すように、上面にエピタキシャル製法で形成されたシリコン体３１を備える基板３２を出発材料とし、例えばＮ型にエピタキシャル成長したシリコン体３１の表面上に、ハードマスク５０を形成する。ハードマスク５０は、例えば窒化珪素（Ｓｉ3Ｎ4）で作られたハードマスク体を配置することにより形成され、ハードマスク体には孔５２が形成され、孔５２の底部からシリコンを除去し、ゲートトレンチ１４、終端トレンチ３６及びＥＱＲトレンチ構造体４４を形成する。
【００１８】
次に、図２Ｂにおいて示す、Ｓｉ3Ｎ4のような酸化抑制体５４が、ゲートトレンチ１４、終端トレンチ３６及びＥＱＲトレンチ構造体４４の側壁に形成される。その後、ゲートトレンチ１４、終端トレンチ３６及びＥＱＲトレンチ構造体４４の底部は酸化され、厚肉酸化物２２が形成される。
【００１９】
次に、図２Ｃに示すように、ハードマスク５０及び酸化抑制体５４を除去すると、露出したシリコンは酸化され、その結果、ゲートトレンチ１４の側壁にゲート酸化膜２０が形成され、かつ、終端トレンチ３６及びＥＱＲトレンチ構造体４４の側壁と、ゲートトレンチ１４、終端トレンチ３６及びＥＱＲトレンチ構造体４４の間のメサとを含む、露出したシリコンに酸化物ライナ５６が形成される。終端トレンチ３６の側壁の酸化物ライナ５６、及び終端トレンチ３６の底部の厚肉酸化物２２は、第１ＳｉＯ2体３８を最初に形成する。
【００２０】
その後、図２Ｄに示すように、ポリシリコン５８を堆積させる。ポリシリコン５８は、配置後に行われるドーピング、又は配置前に行われるドーピングにより、電導性を帯びているのがよい。
【００２１】
次に、図２Ｅに示すように、ポリシリコン５８を除去して、ゲートトレンチ１４にゲート電極２４を残し、かつ、ＥＱＲトレンチ構造体４４にポリシリコン体４８を残す。
【００２２】
あるいは、図２Ｅ(a)に示すように、異方性エッチングを使用して、終端トレンチ３６の側壁にポリシリコンスペーサ５９を残すこともできる。ポリシリコンスペーサ５９は、電気的に絶縁されているのがよい。
【００２３】
図２Ｆに示すように、ポリシリコン５８を、ゲートトレンチ１４、終端トレンチ３６及びＥＱＲトレンチ構造体４４の間において、メサの最上部から除去し、ドーパントを注入して、ベース領域１６を形成させる。終端トレンチ３６の底部の厚肉酸化物２２は、ドーパントが、終端トレンチ３６の底部の下のシリコン体３１内に進入するのを防ぐ。ベースドーパント注入後、ソース領域２６を形成するためのマスクを適用して、ソースドーパントを注入する。すると、ソース及びベースドーパントは活性化して、ベース領域１６及びソース領域２６が形成される。
【００２４】
その後、図２Ｇに示すように、ＴＥＯＳのような低濃度酸化物層６０が堆積される。
【００２５】
次に、図２Ｈに示すように、低濃度酸化物層６０は、マスキング段階でパターン化されて、その一部は除去され、図２Ｈに示すように、内部にコンタクト開口部６２が形成される。その結果、第２ＳｉＯ2体４０及び酸化物プラグ２５が形成される。各コンタクト開口部６２を経て、シリコンの一部は除去され、リセスとなり、例えばＰ型のベース領域１６と同じ電導性のドーパントを注入して、活性化させ、高電導コンタクト領域２８を形成する。
【００２６】
その後、例えばアルミニウムよりなる金属層を、シリコン体３１の上面に堆積し、別のマスキング段階でパターン化させて、デバイス用のソースコンタクト３０及びゲートコンタクトを得る。ついで、ドレインコンタクト３４が基板３２上に形成されて、図１に示すデバイスが得られる。
【００２７】
以上本発明を、特定の実施例に基づき説明したが、本発明は、特許請求の範囲を逸脱しない限り、当業者にとって明白な他の変形例も含むものである。すなわち本発明は、明細書における実施例に限定されるものではなく、特許請求の範囲のみによって限定されるものである。
【図面の簡単な説明】
【００２８】
【図１】本発明により製造されたパワー半導体デバイスの部分的な略断面図である。
【００２９】
【図２Ａ】本発明により製造されたパワー半導体デバイスの製造過程を示す図である。
【図２Ｂ】本発明により製造されたパワー半導体デバイスの製造過程を示す図である。
【図２Ｃ】本発明により製造されたパワー半導体デバイスの製造過程を示す図である。
【図２Ｄ】本発明により製造されたパワー半導体デバイスの製造過程を示す図である。
【図２Ｅ】本発明により製造されたパワー半導体デバイスの製造過程を示す図である。
【図２Ｅ（ａ）】本発明により製造されたパワー半導体デバイスの製造過程を示す図である。
【図２Ｆ】本発明により製造されたパワー半導体デバイスの製造過程を示す図である。
【図２Ｇ】本発明により製造されたパワー半導体デバイスの製造過程を示す図である。
【図２Ｈ】本発明により製造されたパワー半導体デバイスの製造過程を示す図である。
【符号の説明】
【００３０】
１０：活性領域
１２：終端領域
１４；ゲートトレンチ
１６：ベース領域
１８：ドリフト領域
２０：ゲート酸化膜
２２：厚肉酸化物
２４：ゲート電極
２５：酸化物プラグ
２６：ソース領域
２８：高電導コンタクト領域
３０：ソースコンタクト
３１：シリコン体
３２：基板
３４：ドレインコンタクト
３６：終端トレンチ
３８：第１ＳｉＯ2体
４０：第２ＳｉＯ2体
４２：フィールドプレート
４４：ＥＱＲトレンチ構造体
４６：ＥＱＲトレンチ
４８：ポリシリコン体
５０：ハードマスク
５２：孔
５４：酸化抑制体
５６：酸化物ライナ
５８：ポリシリコン
５９：ポリシリコンスペーサ
６０：低濃度酸化物層
６２：コンタクト開口部
【図１】
2009505434.tif 000003
【図２Ａ】
2009505434.tif 000004
【図２Ｂ】
2009505434.tif 000005
【図２Ｃ】
2009505434.tif 000006
【図２Ｄ】
2009505434.tif 000007
【図２Ｅ】
2009505434.tif 000008
【図２Ｅ（ａ）】
2009505434.tif 000009
【図２Ｆ】
2009505434.tif 000010
【図２Ｇ】
2009505434.tif 000011
【図２Ｈ】
2009505434.tif 000012
【手続補正書】
【提出日】平成20年4月14日(2008.4.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体の表面をマスク体で被覆する工程と、
前記マスク体の一部を除去して、前記半導体に達する孔を形成する工程と、
前記孔の底部から半導体を除去し、複数のゲートトレンチ及びこのゲートトレンチ周辺に位置する１つの終端トレンチを、メサにより、間隔を空けて配置させる工程と、
前記マスク体を除去する工程と、
前記ゲートトレンチの側壁を酸化させる工程と、
ゲート電極材を堆積する工程と、
前記ゲート電極材をエッチバックし、前記トレンチの内部にゲート電極を残す工程と、
チャネルドーパントを注入して、前記トレンチに隣接する半導体領域を定める工程と、
前記半導体領域上にソースマスクを形成する工程と、
前記ソースマスクを介してソースドーパントを注入して、ソース注入領域を形成する工程と、
前記半導体上に低濃度酸化物を堆積する工程と、
コンタクトマスクを堆積する工程と、
前記コンタクトマスクを介して、前記低濃度酸化物をエッチングする工程と、
前記半導体の最上部に金属層を堆積する工程と、
前記金属層の最上部に表面金属マスクを形成する工程と、
前記金属層をエッチングして、少なくともソースコンタクトとゲートランナを形成する工程とを有するパワー半導体デバイスの製造方法。
【請求項２】
さらに、
少なくとも前記ゲートトレンチの側壁、及び少なくとも前記終端トレンチの側壁に酸化抑制体を形成する工程と、
前記ゲートトレンチ及び前記終端トレンチの底部に厚酸化物を成長させる工程とを有する、請求項１記載のパワー半導体デバイスの製造方法。
【請求項３】
さらに、
前記酸化抑制体を除去した後、前記ゲートトレンチの側壁を酸化させる工程と、
前記メサを酸化させる工程と、
前記メサ上にゲート電極材を堆積する工程と、
前記メサからゲート電極材をエッチングする工程と、
前記メサから酸化物をエッチングした後、ソースを埋め込む工程とを有する、請求項１記載のパワー半導体デバイスの製造方法。
【請求項４】
前記半導体は、エピタキシャル成長したシリコンである、請求項１記載のパワー半導体デバイスの製造方法。
【請求項５】
前記マスク体は、窒化珪素よりなるハードマスクである、請求項１記載のパワー半導体デバイス製造方法。
【請求項６】
前記酸化抑制体は、窒化珪素よりなる、請求項１記載のパワー半導体デバイスの製造方法。
【請求項７】
前記低濃度酸化物は、ＴＥＯＳよりなる、請求項１記載のパワー半導体デバイスの製造方法。
【請求項８】
前記ゲート材は、ポリシリコンよりなる、請求項１記載のパワー半導体デバイスの製造方法。
【請求項９】
さらに、前記マスク体にＥＱＲ開口部を設ける工程と、前記半導体の一部を除去し、前記終端トレンチ周辺にＥＱＲを定める工程とを備える、請求項１記載のパワー半導体デバイスの製造方法。
【請求項１０】
前記パワー半導体デバイスは、ＭＯＳＦＥＴである、請求項１記載のパワー半導体デバイスの製造方法。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009505434.tif 000013
【図２Ａ】
2009505434.tif 000014
【図２Ｂ】
2009505434.tif 000015
【図２Ｃ】
2009505434.tif 000016
【図２Ｄ】
2009505434.tif 000017
【図２Ｅ】
2009505434.tif 000018
【図２Ｅ（ａ）】
2009505434.tif 000019
【図２Ｆ】
2009505434.tif 000020
【図２Ｇ】
2009505434.tif 000021
【図２Ｈ】
2009505434.tif 000022