(57)【要約】  アドレス遷移検出回路は、入力ノードと、出力ノードと、バンドギャップリファレンスと、バンドギャップリファレンスノードとから得られる電圧を有するＰｂｉａｓ及びＮｂｉａｓノードを備えている。カスケード接続された第１乃至第５インバータは、Ｐｂｉａｓノード及びＮｂｉａｓノードとそれぞれ接続されたゲートを有するｐチャネル及びｎチャネルＭＯＳトランジスタによって、それぞれ電源供給される。第１インバータの入力は、入力ノードに接続されている。第１及び第２キャパシタは、カスケード接続された第１及び第４インバータの出力からグランドにそれぞれ接続されている。ＮＡＮＤゲートは、入力ノードに接続された第１入力と、カスケード接続された第５インバータの出力に接続された第２入力と、出力ノードに接続された出力とを備えている。
2009520415.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードと、
出力ノードと、
安定電圧供給ノードと、
バンドギャップリファレンスノードにおける電圧から得られる第１の電圧を有するＰｂｉａｓノードと、
バンドギャップリファレンスノードにおける電圧から得られ、前記第１の電圧よりも低い第２の電圧を有するＮｂｉａｓノードと、
カスケード接続された第１乃至第５インバータと、
カスケード接続された第１インバータの出力とグランドとの間に接続された第１キャパシタと、
カスケード接続された第４インバータの出力とグランドとの間に接続された第２キャパシタと、
入力ノードに接続された第１入力、カスケード接続された第５インバータの出力に接続された第２入力、及び出力ノードに接続された出力を有するＮＡＮＤゲートと
を具備し、
前記カスケード接続された第１インバータは、入力ノードに接続され、カスケード接続された各インバータは、ｐチャネルＭＯＳバイアストランジスタ及びｎチャネルＭＯＳバイアストランジスタによって電源が供給され、各ｎチャネルＭＯＳバイアストランジスタのゲートは、Ｎｂｉａｓノードに接続され、各ｐチャネルＭＯＳバイアストランジスタのソースは、バンドギャップリファレンスノードに接続され、各ｎチャネルＭＯＳバイアストランジスタのソースは、グランドに接続されることを特徴とするアドレス遷移検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリデバイスに関し、さらに詳細には、フラッシュメモリデバイスのアドレス遷移検出器に関する。
【０００２】
本願は、２００５年１２月１６日に出願された米国特許出願第１１／３０３,８６３号の優先権を主張するものであり、引用によりその全文が本明細書に組み込まれる。
【背景技術】
【０００３】
２０ｎｓの速度で、又は５０ＭＨｚの範囲に等価で、読み出し動作を行うフラッシュメモリデバイスにおいて、パルス幅の一貫性は、非常に重要である。この新しい環境においては、タイミングの変化がむしろ重要になるため、現在の構成は、この周波数における読み出し速度に適していない。
【０００４】
特許文献１は、入力信号の立ち上がり時間及び立ち下がり時間とともに変化する出力パルス幅の手段を開示している。この構成では、一定のタイミングパルスを生成するのは不可能である。
【０００５】
特許文献２は、良質な温度補償を有するアドレス遷移検出器を開示している。
【０００６】
特許文献３は、クロック発生器を駆動するパルス発生器を開示している。
【０００７】
特許文献４は、出力おいて遷移が起きる度にパルス幅を終了させるアドレス遷移検出器を開示している。
【０００８】
特許文献５は、ＶＣＣ、温度、及びプロセス変化に対して欠点があるパルス幅を有するアドレス遷移検出器を開示している。
【特許文献１】米国特許第４,６３３,１０２号明細書
【特許文献２】米国特許第４,７４２,２４７号明細書
【特許文献３】米国特許第４,９２２,４６１号明細書
【特許文献４】米国特許第４,９８２,１１７号明細書
【特許文献５】米国特許第ＵＳ０５０５７７１２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
フラッシュメモリ製品は、５０ＭＨｚ未満で読み出し動作を行うため、産業上使用される代替的な構成又は方法はない。したがって、そのような構成要求を適えるため、この要求に適した新たな構成を行うことを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、高速読み出し動作のために構成された、パルス生成器のタイミングを調節するアドレス遷移検出器に関する。この回路は、様々な動作条件において一定のパルス幅を出力するように構成されている。読み出し動作では、２つタイミングパルスが、プリイコライゼーションの期間及び実際の検知時間を定める。検知動作の終了時、ワンショット信号が、センス増幅器の出力をラッチするために出力される。
【００１１】
アドレス遷移検出回路は、入力ノードと、出力ノードと、バンドギャップリファレンスノードと、バンドギャップリファレンスノードから得られる電圧を有するＰｂｉａｓノード及びＮｂｉａｓノードとを備えている。各カスケード接続された第１乃至第５インバータは、Ｐｂｉａｓノード及びＮｂｉａｓノードにそれぞれ接続されたゲートを有するｐチャネル及びｎチャネルＭＯＳバイアストランジスタによって、電源がそれぞれ供給される。第１インバータの入力は、入力ノードに接続されている。第１及び第２キャパシタは、カスケードされた第１乃至第４インバータの出力からグランドにそれぞれ接続されている。ＮＡＮＤゲートは、入力ノードに接続された第１入力と、カスケード接続された第５インバータの出力に接続された第２入力と、出力ノードに接続された出力を有している。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明によるアドレス遷移検出器の概略図である。
【００１３】
図２は、図１に示した回路における使用のために、バンドギャップリファレンスからバイアス電圧を生成するように使用され得る回路の概略図である。
【００１４】
本発明の以下の記載は、単に実施例であって、いかようにも限定されないことは、当業者にとって自明である。本発明の他の実施形態は、当業者にとって容易に示唆される。
【００１５】
“フラッシュ”メモリという用語は、多くの場合ページ単位、セクタ単位、又はアレイ全体ベースで消去されるバルク（bulk）である不揮発性メモリを指すが、この用語は、一般的に当業者では電気的消去可能プログラム可能（及び再プログラム可能）な不揮発性メモリ技術を指すのに使用され、特別な消去手段は考慮されない。当業者には、他のタイプのトラジスタベースのフラッシュメモリ技術（たとえば、シリコンナノクリスタルＭＯＳトランジスタ、ＳＯＮＯＳ、及びＭＯＮＯＳトランジスタのようなフローティングトラップデバイス）が知られているが、現在のフラッシュメモリは、フローティングゲートトランジスタを典型的に使用している。
【００１６】
本発明は、高速読み出し動作のために構成されたタイミングパルス生成器に関する。この回路は、様々な動作条件においてほぼ一定のパルス幅を出力する。読み出し動作では、プリイコライゼーションの期間及び実際の検知時間を定めるのに２つのタイミングパルスが必要である。検知の終了時、センス増幅器の出力をラッチするためにワンショット信号が出力される。
【００１７】
前記パルス幅の一貫性は、読み出し動作を２０ｎｓ（又はほぼ５０ＭＨｚ）といった高速で行うように構成されたような環境において非常に重要である。この新しい環境では、タイミングの変化がより顕著になるため、現在の構成は、この周波数における読み出し速度に適していない。したがって、この要求に適う新たな構成を実施することは、高速な読み出し時間を要求する構成仕様の要求を適えるために重要になる。
【００１８】
ここで図１を参照すると、本発明によるアドレス遷移検出回路１０は、ＮＡＮＤゲート１２と、連続した直列のインバータ１４，１６，１８，２０，２２とを備えている。インバータ１４，１６，１８，２０，２２の正の電力接続は、ｐチャネルＭＯＳバイアストランジスタ２４，２６，２８，３０，３２（これらのソースは、参照符号３４で示されたＶＳＣＣとして図１に示した安定供給電圧（バンドギャップリファレンス電圧から生成される）によって駆動される）に対して直列に接続されている。バンドギャップリファレンス電圧の生成は、従来から知られている。たとえば、約０.９６Ｖから１.６Ｖの間で変化する供給電圧（ＶＣＣ）を有するデバイスでは、たとえデバイスのＶＣＣが不安定でも、０.９Ｖの安定供給電圧ＶＳＣＣを安定して供給し得る。
【００１９】
前記ｐチャネルＭＯＳバイアストランジスタ２４，２６，２８，３０，３２は、参照符号３６で示されたＰｂｉａｓ信号によって駆動される。インバータ１４，１６，１８，２０，２２の負の電力接続は、ｎチャネルＭＯＳバイアストランジスタ３８，４０，４２，４４，４６（これらのソースは、グランドに接続されている）に対して直列に接続されている。ｎチャネルＭＯＳバイアストランジスタ３８，４０，４２，４４，４６のゲートは、参照符号４８で示されたＮｂｉａｓ信号によって駆動される。バンドギャップリファレンス回路は、従来から知られている。Ｐｂｉａｓ及びＮｂｉａｓ信号の両方は、バンドギャップリファレンスから得られる。バンドギャップリファレンスは、両方のバイアス信号を生成するので、インバータ１４，１６，１８，２０，２２の電流能力は、温度及びプロセスコーナーの変化に渡ってより一定になる。これは、本発明の回路の第１の特性であり、一定のタイミングを出力するのに寄与する。
【００２０】
前記電力供給電圧ＶＣＣが０.９６Ｖから１.６Ｖの範囲である統合された回路では、安定したバンドギャップリファレンス電圧は、バンドギャップリファレンスの出力電圧（たとえば、0.6Ｖ）及び従来のアナログバッファの構成を使用することによって、０.9Ｖで出力することができる。インバータ１４，１６，１８，２０，２２の供給は、ＶＣＣの変化によって生じるタイミングの変化を除去するためにＶＢＧＲに接続されている。これは、一定のタイミングを出力する第２の特性である。
【００２１】
前記インバータ１４，１６，１８，２０，２２は、単に入力信号を反転する同一のインバータである。連続したインバータを通してより遅延を生成するために、キャパシタ５０，５２は、インバータ１４，２０の出力からグランドに接続されているとともに、典型的に同一の値である。これらキャパシタの典型的な値は、約０.０５ｐＦから約0.2ｐＦの間の範囲である。インバータ１４，２０は、インバータ１６，２２がそうであるように、同一のデバイスである。インバータ１４，２０、並びにキャパシタ５０，５２は、遅延を生成するとともに、インバータ１６，２２は、出力を単にバッファする。インバータ１６，２２は、インバータ１４，２０よりも、比較的強力である。いずれのインバータもＶｏｕｔ／Ｖｉｎ曲線において、インバータのトリップ点は、状態から状態へと変化する。加えて、インバータ１４，２０に接続されたＭＯＳバイアストランジスタ２４，３０，３８，４４は、ＭＯＳバイアストランジスタ２６，２８，３２，４０，４２，４６に比べて小型化され、それらの電流能力を低下するようにインバータ１６，１８，２２を駆動する。本発明によると、小型化されたトランジスタと他のバイアストランジスタとのサイズ差は、約１：４である。
【００２２】
図１の回路の動作を説明する目的のため、前記インバータ１４の出力はノード５４として区別され、インバータ１６の出力はノード５６として区別され、インバータ１８の出力はノード５８として区別され、インバータ２０の出力はノード６０として区別されるとともに、インバータ２２の出力はノード６２として区別される。
【００２３】
前記ノード５４の立ち上がり遅延“Ｔｒ”及びノード６２の立ち下がり遅延“Ｔｆ”は、インバータのトリップ点に依存する。ｎチャネルＭＯＳバイアストランジスタが、ｐチャネルＭＯＳバイアストランジスタよりも強力である場合、比較的弱いｐチャネルＭＯＳバイアストランジスタ２４，３０が、電流容量を充電する以上に、ｎチャネルＭＯＳバイアストランジスタ３８，４４は、容量を運ぶ電流を放電するため、キャパシタ５０，５２はどちらも、それらの充電よりも速く放電する。したがって、ノード５４の立ち上がり時間Ｔｒは、ノード６２の立ち下がり時間Ｔｆよりも比較的短くなる。これは、キャパシタ４８が、ｎチャネルＭＯＳバイアストランジスタ３８を通して放電されることによって、インバータ１６の出力を素早く立ち上げるとともに、キャパシタ５０が、比較的弱いｐチャネルＭＯＳバイアストランジスタ３０によって充電されるために、起きる。しかし、ｐチャネルＭＯＳバイアストランジスタが、ｎチャネルＭＯＳバイアストランジスタよりも強力な場合、ノード５４の立ち下がり時間Ｔｒは、ノード６２の立ち下がり時間Ｔｆよりも比較的長くなる。いずれかの場合で、Ｔｒ＋Ｔｆの値は、比較的一定に保たれる。
【００２４】
前記インバータ１８は、入力信号を反転するのに使用される。そのため、ノード５４の立ち下がり遅延及びノード６２の立ち上がり遅延は、それぞれキャパシティ５０，５２を用いて調節される。これを行う理由は、インバータのトリップ点のずれによって生じる遅延時間の差を相殺することである。プロセス変化（ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタのそれぞれ異なる駆動能力を生じる）のため、インバータのトリップ点は、ずれる。電子及びホールの可動性が、様々な割合で変化するため、温度変化も同様の効果を有している。
【００２５】
アドレス遷移が起きるときは常に、信号“ＩＮ”は、ハイ（high）になる。定義によって、これは、新しいアドレスの読み出しの初期化として扱われる。一旦、信号“ＩＮ”がハイになると、インバータ２２の出力のおけるノード６２は、ノード６２をロー（low）に駆動するために連続したインバータを通して“ＩＮ”信号遷移が伝播するまで、ハイのままであるため、“ＯＵＴ”は、インバータ６４を通ってハイになる。ロー状態へノード６２をトグルするのにかかるその時間は、ＡＴＤ回路によって生成された実際のパルスの幅である。
【００２６】
本発明のアドレス遷移検出回路の利点は、タイミングの変化をより招くアナログ比較器の必要性を除去したことである。同様に、本発明は、プロセスの問題によって生じる回路素子における物理的な違いと同様に、様々な供給電圧及び温度変化の下で、高い堅牢性を示す。
【００２７】
ここで図２を参照すると、バンドギャップリファレンスからＶＢＧＲ、Ｐｂｉａｓ、及びＮｂｉａｓ信号を生成するのに使用される代表的な回路７０が示されている。２つのセンス増幅器７２，７４が、回路７０で使用されている。これらの主な特徴は、これらの出力からこれらの入力電圧を駆動する回路へのフィードバックによって、これら正及び負の入力における電圧を等価することである。
【００２８】
前記センス増幅器７２は、ｐチャネルＭＯＳトランジスタ７６のドレインとＰＮＰトランジスタ７８のエミッタとの共通接続に接続された非反転入力を有している。ＰＮＰトランジスタ７８のベースは、そのコレクタに接続されている。ｐチャネルＭＯＳトランジスタ７６のゲートは、センス増幅器７２の出力に接続されている。センス増幅器７２の反転入力は、ｐチャネルＭＯＳトランジスタ８０のドレインに接続され、続いて抵抗器８４を通してＰＮＰトランジスタ８２のエミッタに接続されている。ＰＮＰトランジスタ８0のベースは、コレクタに接続されている。ｐチャネルＭＯＳトランジスタ８０のゲートは、センス増幅器７２の出力に接続されている。
【００２９】
前記センス増幅器７４は、ｐチャネルＭＯＳトランジスタ７６のドレインとＰＮＰトランジスタ７８のエミッタとの共通接続に接続された非反転入力を有している。センス増幅器７４の反転入力は、ｐチャネルＭＯＳトランジスタ８６のドレイン、及び抵抗器８８の共通接続に接続され、続いて、グランドに接続されている。センス増幅器７４の出力は、ｐチャネルＭＯＳトランジスタ８６のゲートに接続されている。
【００３０】
前記センス増幅器７２の出力は、同様にｐチャネルＭＯＳトランジスタ９０，９２のゲートに接続されている。ｐチャネルＭＯＳトランジスタ９０のドレインは、抵抗器９４を通してグランドに接続されている。ｐチャネルＭＯＳトランジスタのドレイン９０と抵抗器９４との共通接続は、出力ノードＶＢＧＲである。ｐチャネルＭＯＳトランジスタ９２のドレインは、ｎチャネルＭＯＳトランジスタ９６のドレインに接続されている。ｎチャネルＭＯＳトランジスタ９８は、ｎチャネルＭＯＳトランジスタ９６とともに、電流ミラーを形成する。ｎチャネルＭＯＳトランジスタ９６のゲート及びドレイン、並びにｎチャネルＭＯＳトランジスタ９８のゲートとの共通接続は、Ｎｂｉａｓノードであり、電圧Ｎｂｉａｓの出力である。ｎチャネルＭＯＳトランジスタ９８のドレインは、ｐチャネルＭＯＳトランジスタ１００のゲート及びドレインに接続されているとともに、電圧Ｐｂｉａｓの出力であるＰｂｉａｓノードを形成している。
【００３１】
前記センス増幅器７４の出力は、ｐチャネルＭＯＳトランジスタ１０２及び１０４のゲートに接続されている。ｐチャネルＭＯＳトランジスタ１０２のドレインは、ｐチャネルＭＯＳトランジスタ９０のドレインに接続されているとともに、ｐチャネルＭＯＳトランジスタ１０４のドレインは、ｐチャネルＭＯＳトランジスタ９２のドレインに接続されている。抵抗器９４における電圧ＶＢＧＲは、抵抗器１０８，１１０を備える分圧器とともに、その反転入力に対してフィードバック電圧を得るエラー増幅器１０６の使用によって、安定供給電圧ＶＳＣＣを生成するために使用してもよい。図２に示した例では、抵抗器１１０は、抵抗器１０８の値の２倍である。ＶＢＧＲが０.６である場合、増幅器１０６の出力（安定電圧供給ノード）における出力電圧ＶＳＣＣは、当業者には自明であるように０.９Ｖとなる。
【００３２】
図２の回路では、システムが平衡に達した場合、前記センス増幅器７２の非反転入力及びセンス増幅器７４の反転入力における電圧は、両方ともＶＢＥ１に等しい。センス増幅器７２，７４の出力の両方は、各部分に電流が供給されるように多数のＰＭＯＳトランジスタに接続されている。
【００３３】
前記電流ミラーは、ＶＣＣに接続されているｐチャネルＭＯＳトランジスタ７６，８０，９０，９２のゲートと、グランドに接続されているｎチャネルＭＯＳトランジスタ９６，９８のゲートと互いに接続されることによって形成されている。全てのトランジスタが、飽和モードで動作する場合、これらトランジスタの駆動電流は、ドレイン電圧のレベルと関係なく、ほぼ等しくなる。
【００３４】
図２に表された回路では、前記ｐチャネルＭＯＳトランジスタ７６、８０、９０，９２のゲートは、互いに接続されている。電流ミラーの他の２つのグループは、ｐチャネルＭＯＳトランジスタ８６，１０２，１０４と、ｎチャネルＭＯＳトランジスタ９６，９８とから形成される。同様に、それぞれのグループにおいて、これらトランジスタのサイズは、同じである。電流ミラーの機能は、１つのレグから他のレグへと電流を再現することと、他のレグへ付加的な電流を出力することとである。したがって、ｐチャネルＭＯＳトランジスタ７６，８０，９０，９２を流れる電流は、等しい。ｐチャネルＭＯＳトランジスタ９６，９８を流れる電流は、等しい。ｎチャネルＭＯＳトランジスタ９６を通る電流は、ｐチャネルＭＯＳトランジスタ９２，１０４を流れる電流の総和に等しい。抵抗器９４を通る電流は、ｐチャネルＭＯＳトランジスタ９０，１０２を流れる電流の総和に等しい。
【００３５】
前記一定な電圧出力ＶＢＧＲは、適切な重みとともに逆温度係数を用いて２つの量（増幅器７２，７４の出力）を追加することによって生成される。たとえば、０.１３μｍプロセスの典型的なベース−エミッタ間電圧は、負の温度依存によって約４００ｍＶである。ＶＢＥ＝３００ｍＶ、Ｔ＝３００°ＫのＰＮＰトランジスタの場合、∂ＶＢＥ／∂Ｔ≒−１.５ｍＶ／°Ｋであり、ＶＢＥは負の温度係数となる。ＰＮＰトランジスタ８２は、３つのトランジスタから形成され、ＰＮＰトランジスタ７８の各サイズは、ＰＮＰトランジスタ７８を流れる電流よりも３倍の電流をＰＮＰトランジスタ８２に流すためである。
【００３６】
前記抵抗器８４，８８，９４のサイジングを適切にした後、一定な電圧ＶＢＧＲは、生成される。抵抗器のサイジングは、次の方程式を検討することで理解できる。すなわち、ＶＢＧＲ＝ＡＴＲ９４／Ｒ８４＋ＶＢＥ／Ｒ９４／Ｒ８８である。方程式の第１項は、正の係数であるとともに、方程式の第２項は、負の係数である。定数“Ａ”は、トランジスタ８２が並列に接続された３つのバイポーラトランジスタによって構成されているという事実から、ｌｎ（３）を乗じた通常のＶｔ式ＫＴ／Ｑをから得られた定数であるとともに、“Ｔ”は、ケルビン度数の絶対温度である。方程式から明らかのように、温度の関数としての抵抗変化は、どれも相殺される。
【００３７】
前記抵抗器９４を流れる電流は、ｎチャネルＭＯＳトランジスタ９６を流れる電流と等しいので、ｐチャネルＭＯＳトランジスタ９２のドレインにそのゲートとドレインの両方が接続されたｎチャネルＭＯＳトランジスタ９６を設けることによって、“Ｎｂｉａｓ”信号は、ｎチャネルＭＯＳトランジスタのバイアス電圧として生成される。さらに、ｎチャネルＭＯＳトランジスタ９６のゲートをｎチャネルＭＯＳトランジスタ９８のゲートに接続するとともに、ｎチャネルＭＯＳトランジスタ９８のドレインをｐチャネルＭＯＳトランジスタ１００のドレイン及びゲートに接続することによって、“Ｐｂｉａｓ”信号は、ｐチャネルＭＯＳトランジスタのバイアス電圧として生成される。
【００３８】
本発明の実施形態及び適用を、図示しながら記載したが、本明細書にある発明の概念から逸脱することなく、以上の記載よりもさらに多くの変更が可能であることは、当業者にとって自明である。したがって、本発明は、添付の特許請求の範囲の趣旨以外には限定されない。
【図面の簡単な説明】
【００３９】
【図１】本発明によるアドレス遷移検出器の概略図である。
【図２】図１に示した回路における使用のために、バンドギャップリファレンスからバイアス電圧を生成するように使用される得る回路の概略図である。
【符号の説明】
【００４０】
１０  アドレス遷移検出回路
１２  ＮＡＮＤゲート
１４，１６，１８，２０，２２直列インバータ  
２４，２６，２８，３０，３２  ＰチャネルＭＯＳバイアストランジスタ
３４  安定供給電圧（ＶＳＣＣ）
３６  Ｐｂｉａｓ信号
３８，４０，４２，４４，４６  ＮチャネルＭＯＳバイアストランジスタ
４８  Ｎｂｉａｓ信号
５０，５２  キャパシタ
５４，５６，５８，６０，６２  ノード
７０  回路
７２，７４  センス増幅器
７６，８０，８６，９０，９２，１００，１０２，１０４  ｐチャネルＭＯＳトランジスタ
７８，８２  ＰＮＰトランジスタ
８４，８８，９４，１０８，１１０  抵抗器
９６，９８  ｎチャネルＭＯＳトランジスタ
【図１】
2009520415.tif 000003
【図２】
2009520415.tif 000004
【国際調査報告】
2009520415.tif 000005