(57)【要約】  本発明の一実施の形態は、論理回路の個々のナノワイヤ（１０１１〜１０１７）に入力信号を分配するために、或る特定のナノスケール及び混在スケールの論理回路において用いることができるナノスケールシフトレジスタである。記載される一実施の形態では、ナノスケールシフトレジスタは、ナノスケールラッチの２つのシリーズ（１０３０〜１０３７）を含み、各シリーズは、共通のラッチ制御信号によって制御される。ラッチの各シリーズ（１０３０〜１０３３）の内部ラッチが、ゲートの２つのシリーズ（１０２３、１０２５、１０２７、１０２９、１０２２、１０２４、１０２６、１０２８）によって、他方のシリーズ（１０３４〜１０３７）の前のラッチ及び他方のシリーズの次のラッチに選択的に相互接続され、ゲートの各シリーズは１つのゲート信号線（１００６及び１００４）によって制御される。
2009512966.tif 000002
【特許請求の範囲】
【請求項１】
ナノスケールシフトレジスタであって、
第１の１組のラッチ（１０３０〜１０３３）を通じて、第１のラッチ制御信号線（１００２）に相互接続される第１の１組のナノワイヤ（１０１０、１０１２、１０１４、１０１６）と、
第２の１組のラッチ（１０３４〜１０３７）を通じて、第２のラッチ制御信号線（１００８）に相互接続される第２の１組のナノワイヤ（１０１１、１０１３、１０１５、１０１７）とを備え、
前記第２の１組のナノワイヤの各内部ナノワイヤは、第１のゲート信号線（１００６）によって制御される第１の１組のゲート（１０２３、１０２５、１０２７、１０２９）のうちの１つのゲートを通じて、前記第１の１組のナノワイヤの先行するナノワイヤに相互接続され、且つ第２のゲート信号線（１００４）によって制御される第２の１組のゲート（１０２２、１０２４、１０２６、１０２８）のうちの１つのゲートを通じて、前記第１の１組のナノワイヤの次のナノワイヤに相互接続されることを特徴とするナノスケールシフトレジスタ。
【請求項２】
前記第１のラッチ制御信号線（１００２）、前記第２のラッチ制御信号線（１００８）、前記第１のゲート信号線（１００６）及び前記第２のゲート信号線（１００４）は、全てマイクロスケール信号線であるか、全てナノスケール信号線であるか、又はマイクロスケール信号線及びナノスケール信号線の組み合わせを含むことを特徴とする請求項１に記載のナノスケールシフトレジスタ。
【請求項３】
各ラッチ（１０１０〜１０１７）は、可逆的に切り替えることができる層によって、前記第１のラッチ制御信号線（１００２）又は前記第２のラッチ制御信号線（１００８）のいずれかから切り離されるナノワイヤを含む、ヒステリシスのある抵抗器であることを特徴とする請求項１に記載のナノスケールシフトレジスタ。
【請求項４】
各ゲート（１０２２〜１０２９）は、半導体層によって第２のナノワイヤに接続される第１のナノワイヤを含む電界効果トランジスタであり、
前記第１のナノワイヤ及び前記第２のナノワイヤ並びに前記半導体層は、誘電体絶縁層によって、前記第１のゲート信号線又は前記第２のゲート信号線のいずれかから切り離されることを特徴とする請求項１に記載のナノスケールシフトレジスタ。
【請求項５】
前記ラッチ制御信号線（１００２、１００８）上に１つ又は複数の信号を入力し、全ての前記ラッチ（１０１０〜１０１７）を２つのブール値のうちの１つを表す第１の状態にすることによって初期化され、
１ビットデータ値を、前記第１の１組のラッチ（１０３０〜１０３３）のうちの第１のラッチに相互接続される第１のナノワイヤに入力すると共に、１つ又は複数の制御信号を、前記第１のラッチ制御信号線に入力して、前記入力された１ビットデータ値を前記第１のラッチに格納することによって、次の１ビットデータ値をロードされることを特徴とする、請求項１に記載のナノスケールシフトレジスタ。
【請求項６】
信号を前記第１のゲート信号線（１００６）及び前記第２のゲート信号線（１００４）のうちの一方に入力することであって、ナノワイヤ対を電気的に相互接続し、各ナノワイヤ対は、前記第１のゲート信号線（１００６）及び前記第２のゲート信号線（１００４）のうちの一方によって制御されるゲート（１０２２〜１０２９）によって、前記第２の１組のナノワイヤ（１０１１、１０１３、１０１５、１０１７）のうちの隣接するナノワイヤに可逆的に接続される前記第１の１組のナノワイヤ（１０１０、１０１２、１０１４、１０１６）のうちの１つのナノワイヤを含む、入力することと、
１つ又は複数の制御信号を前記ラッチ制御信号線（１００２、１００８）に入力することであって、前記相互接続されるナノワイヤ対を通じて、前記第１の１組のラッチ（１０３０〜１０３３）及び前記第２の１組のラッチ（１０３４〜１０３７）のうちの一方から、前記第１の１組のラッチ及び前記第２の１組のラッチのうちの他方にデータを転送する、入力することとによって、前記第１のナノワイヤに続く各ナノワイヤに１ビットデータ値を逐次的に出力するように動作することを特徴とする、請求項５に記載のナノスケールシフトレジスタ。
【請求項７】
前記第１の１組のラッチ（１０３０〜１０３３）のうちのラッチから、前記第２の１組のラッチ（１０３４〜１０３７）のうちの次に続くラッチに、且つ前記第２の１組のラッチのうちのラッチから前記第１の１組のラッチのうちの次に続くラッチにデータが選択的に転送され、その結果、規則的な間隔で、前記第１のラッチに最初に入れられているデータ値が、前記第１の１組のナノワイヤ及び前記第２の１組のナノワイヤの各ナノワイヤに逐次的に出力されることを特徴とする請求項６に記載のナノスケールシフトレジスタ。
【請求項８】
受信したデータ値を１組のナノワイヤ（１０１１〜１０１７）のそれぞれに分配する方法であって、
前記受信したデータ値をナノスケールシフトレジスタの第１のラッチに入力することと、
前記ナノスケールシフトレジスタのラッチ制御信号線（１００２、１００８）及びゲート信号線（１００４、１００６）に信号を入力することであって、前記１組のナノワイヤのうちの各ナノワイヤに前記受信したデータ値を逐次的に出力する、入力することとを含むことを特徴とする方法。
【請求項９】
前記ナノスケールシフトレジスタは、
第１の１組のラッチ（１０３０〜１０３３）を通じて、第１のラッチ制御信号線（１００２）に相互接続される第１の１組のナノワイヤ（１０１０、１０１２、１０１４、１０１６）と、
第２の１組のラッチ（１０３４〜１０３７）を通じて、第２のラッチ制御信号線（１００８）に相互接続される第２の１組のナノワイヤ（１０１１、１０１３、１０１５、１０１７）とを備え、
前記第２の１組のナノワイヤの各内部ナノワイヤは、第１のゲート信号線（１００６）によって制御される第１の１組のゲート（１０２３、１０２５、１０２７、１０２９）のうちの１つのゲートを通じて、前記第１の１組のナノワイヤの先行するナノワイヤに相互接続され、且つ第２のゲート信号線（１００４）によって制御される第２の１組のゲート（１０２２、１０２４、１０２６、１０２８）のうちの１つのゲートを通じて、前記第１の１組のナノワイヤの次のナノワイヤに相互接続されることを特徴とする方法。
【請求項１０】
前記受信したデータ値を前記ナノスケールシフトレジスタの前記第１のラッチに入力することは、
前記ラッチ制御信号線（１００２、１００８）上に１つ又は複数の信号を入力することであって、全ての前記ラッチを、２つのブール値のうちの１つを表す第１の状態にする、入力すること、及び
前記受信したデータ値を前記第１の１組のラッチ（１０３０〜１０３３）のうちの第１のラッチに相互接続される第１のナノワイヤに入力すると共に、１つ又は複数の制御信号を前記第１のラッチ制御信号線（１００２）に入力することであって、前記受信したデータ値を前記第１のラッチに格納する、入力すること
をさらに含み、
前記ナノスケールシフトレジスタの前記ラッチ制御信号線（１００２、１００８）及び前記ゲート信号線（１００４、１００６）に信号を入力することであって、前記１組のナノワイヤ（１０１１〜１０１７）の各ナノワイヤに前記受信したデータ値を逐次的に出力する、入力することは、別法では、
前記第１のゲート信号線（１００６）に信号を入力することであって、ナノワイヤ対を電気的に相互接続し、各ナノワイヤ対は、前記第１のゲート信号線（１００６）によって制御されるゲートによって前記第２の１組のナノワイヤ（１０１１、１０１３、１０１５、１０１７）の次に続くナノワイヤに可逆的に接続される前記第１の１組のナノワイヤ（１０１０、１０１２、１０１４、１０１６）のうちの１つのナノワイヤを含む、入力すること、及び１つ又は複数の制御信号を前記ラッチ制御信号線（１００２、１００８）に入力することであって、前記相互接続されるナノワイヤ対を通じて、前記第１の１組のラッチ（１０３０〜１０３３）から前記第２の１組のラッチ（１０３４〜１０３７）にデータを転送する、入力することと、
前記第２のゲート信号線（１００４）に信号を入力することであって、ナノワイヤ対を電気的に相互接続し、各ナノワイヤ対は、前記第２のゲート信号線（１００４）によって制御されるゲートによって前記第１の１組のナノワイヤ（１０１０、１０１２、１０１４、１０１６）の次に続くナノワイヤに可逆的に接続される前記第２の１組のナノワイヤ（１０１１、１０１３、１０１５、１０１７）のうちの１つのナノワイヤを含む、入力すること、及び１つ又は複数の制御信号を前記ラッチ制御信号線（１００２、１００８）に入力することであって、前記相互接続されるナノワイヤ対を通じて、前記第２の１組のラッチ（１０３４〜１０３７）から前記第１の１組のラッチ（１０３０〜１０３３）にデータを転送する、入力することとをさらに含むことを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は分子エレクトロニクスに関し、より詳細には、複数のナノスケールラッチ対、並びに共通のラッチ制御及びゲート信号を次々に電気的に接続して、入力信号を、多数の個別のナノワイヤのそれぞれに分配するために用いることができるナノスケールシフトレジスタに関する。
【背景技術】
【０００２】
この７０年の間に、コンピュータ科学の理論的基礎、材料科学及び集積回路製造、並びにシステムの設計及びインテグレーションが大きく進歩したので、最新のコンピュータシステムでは、サイズ、電力の消費及び損失が驚くほど且つ一様に桁外れに小さくなると共に、コンピュータの計算能力、柔軟性及び値ごろ感も大幅に高まっている。現在市販されている安価なデスクトップパーソナルコンピュータは、２０年前のスーパーコンピュータよりもはるかに高い計算能力を提供する。コンピューティングの進歩のほとんどは、集積回路内に製造することができる回路の密度が着実に高くなってきた結果であると考えることができ、これは、フォトリソグラフィ工程によって製造することができる信号線の幅及びサブマイクロスケール電子部品の寸法が着実に小さくなってきたことに起因する。ただ残念ながら、信号線及びサブマイクロスケール電子部品を製造することができる寸法はかなり小さくなっており、これ以上サイズを小さくするには、物理的に限界に近づきつつある。製造されるサブマイクロスケール電子部品の密度をさらに高めるには、フォトリソグラフィに基づく方法ではなく、大きく異なる製造方法を用いる必要があるかもしれない。コンピューティングを引き続き進歩させることは、新たな集積回路製造方法及び材料を開発することによるか、代わりに、量子コンピューティング、超並列コンピュータアーキテクチャ又は他のそのような技術革新などの、コンピューティングのための全く新たな方法を見つけることによるであろう。
【０００３】
ここ１０年の間に、ナノスケール電子回路及びナノスケール電子部品のための全く新しい製造方法が開発され始めており、分子エレクトロニクスの新興分野の基礎になってきた。１つの有望なタイプのナノスケール部品製造工程は、複数のナノワイヤから構成されるナノスケールクロスバー、並びにマイクロスケール信号線及びナノワイヤの両方から構成される混在スケールクロスバーを基にしており、抵抗器、ダイオード及び種々のタイプのトランジスタを含む受動電子部品及び能動電子部品が、ナノワイヤクロスバーの場合には、平行なナノワイヤが積重され、直交するように向けられた層内にある概ね垂直なナノワイヤが重なり合う部分のうちの選択された箇所に形成され、混在スケールクロスバーの場合には、平行なナノワイヤ及び平行なマイクロスケール信号線の直交するように向けられた交互層内にあるマイクロスケール信号線及びナノワイヤが重なり合う部分のうちの選択された箇所に製造される。機能するナノワイヤクロスバー回路及び混在スケールクロスバー回路は、研究所では既に製作されており、従来のサブマイクロスケール回路と集積して、非常に小さな高密度のメモリ及び論理回路が作り出されている。ナノワイヤクロスバーは、分子寸法においてコンピュータ部品を製造するための刺激的で有望な手法を具現するが、ナノワイヤクロスバーを基にするコンピュータ部品を市販するために製造し、集積するためには、なお一層の研究及び開発の努力が求められる。ナノワイヤ接合部に受動電子部品及び能動電子部品を製造する際の信頼性に関する数多くの問題はそのままであり、分子寸法において高密度の回路を効率的に構成するには、多大な努力が必要とされるであろう。さらに、１組のナノワイヤのうちの個々のナノワイヤに入力信号を分配する逆多重化部品を含む、耐久性があり、安価なナノスケール及び混在スケールの部品を製造するための課題が残されている。これらの理由から、サブマイクロスケールエレクトロニクスの研究者、開発者及び製造業者は、ナノスケール又は混在スケールの回路内の個々のナノワイヤに信号を向けることができるようにするための、デマルチプレクサ又は他の信号分配部品のような、簡単なナノスケール回路及び混在スケール回路の部品の必要性を認識している。
【発明の開示】
【０００４】
本発明の一実施の形態は、論理回路の個々のナノワイヤに入力信号を分配するために、或る特定のナノスケール及び混在スケールの論理回路において用いることができるナノスケールシフトレジスタである。記載される一実施の形態では、ナノスケールシフトレジスタは、ナノスケールラッチの２つのシリーズを含み、各シリーズは、共通のラッチ制御信号によって制御される。ラッチの各シリーズの内部ラッチが、ゲートの２つのシリーズによって、他方のシリーズの前のラッチ及び他方のシリーズの次のラッチに選択的に相互接続され、ゲートの各シリーズは１つのゲート信号線によって制御される。
【発明を実施するための最良の形態】
【０００５】
本発明の実施形態は、ナノスケールシフトレジスタ、及びナノスケールシフトレジスタを製造するための方法を対象とする。本発明のナノスケールシフトレジスタは、混在ナノスケール回路又はナノスケール回路の個々のナノワイヤに入力信号を逆多重化するために特に役に立つことがある。用語「ナノスケール」は、１００ｎｍ未満の部品寸法を指している。或る特定の事例では、部品寸法は約５０ｎｍ未満にすることができ、場合によっては、部品寸法は１０ｎｍ未満にすることができる。記載される実施形態のうちの特定の実施形態は混在スケールシフトレジスタであり、そのシフトレジスタでは、ラッチ制御信号線又はゲート信号線のうちの１つ又は複数が、ナノスケール信号線ではなく、マイクロスケール又はサブマイクロスケールの信号線である。この説明では、「ナノスケールシフトレジスタ」という言い回しは、かなりの数のナノスケール部品を含む混在スケールシフトレジスタ、又は主にナノスケール部品を含む混在スケールシフトレジスタ、又はナノスケール部品だけを含むシフトレジスタのいずれかを指している。以下に記載される実施形態では、１ビットのデータが、ナノスケールラッチ対間で次々に転送される。以下の第１のサブセクションでは、ヒステリシスのある抵抗器に基づくナノスケールラッチ、及び対を成すナノスケールラッチ間でのデータ転送動作が最初に説明される。これらの記載されるナノスケールラッチは、数多くの実現可能なナノスケールラッチの実施態様のうちの１つにすぎないことに留意されたい。さらなるタイプのナノスケールラッチは、非線形抵抗器、種々のタイプのナノスケールダイオード、トランジスタ、及び他のタイプの知られている電子部品、及びナノスケールにおけるマイクロスケール電子部品類似物、及び新たなタイプのデバイスを基にすることができる。第１のサブセクションはナノスケールラッチを記載するが、マイクロスケールラッチ制御信号線を含む、本発明の記載される実施形態において用いられるナノスケールラッチの動作及び機能も概ね同じである。第１のサブセクションの後に、第２のサブセクションは、ナノスケールシフトレジスタの一実施形態と、そのナノスケールシフトレジスタを製造するための方法とを記載する。最後のサブセクションは、本発明の一実施形態を表すナノスケールシフトレジスタを用いる、混在スケール又はナノスケールの論理回路における信号逆多重化を記載する。
【０００６】
［データ信号バスによって接合されるナノスケールラッチ対］
図１Ａ〜図１Ｃは、抵抗性ナノワイヤ接合部の種々の例示を提供する。図１Ａでは、抵抗性ナノワイヤ接合部の物理的な表現が提供され、このことによって抵抗性ナノワイヤ接合部の図が表され、これは、ナノワイヤ接合部を撮像するために利用可能である十分な倍率の光学顕微鏡がある場合に得ることができる。図１Ａに示されるように、第１のナノワイヤ１０２が第２のナノワイヤ１０４の下にあり、２つのナノワイヤ１０２及び１０４は互いに対して概ね垂直に位置する。抵抗性素子１０６が、２つのナノワイヤが重なり合う領域内の２つのナノワイヤ間に存在する。ナノワイヤは、導電性ポリマー、カーボンナノチューブ、金属若しくは半導体の原子若しくは分子のポリマー状の鎖、又は分子寸法において製造することができる他の導電性若しくは半導電性材料から成る数本の平行なストランドから構成することができる。ナノワイヤの形状及び断面形状は、それらのナノワイヤを構成する分子によって決定されるが、一般的には、分子寸法では、図１Ａにおいて示される単純な長方形の形状ではなく、むしろ複雑である。２つのナノワイヤ間の最も近い接点に位置する抵抗性素子１０６は、電気抵抗器として挙動する１つ又は少数の分子から構成することができる。ナノワイヤ接合部の両端には電圧を印加することができ、その結果、抵抗が線形であると仮定すると、オームの法則に従って、印加される電圧に比例すると共に抵抗性素子１０６の抵抗に反比例する量の電流が接合部の中に流れる。多くの場合に、抵抗性ナノワイヤ接合部は非線形の抵抗を示し、電流と印加される電圧との間の関係はさらに複雑である。図１Ｂは、図１Ａに示される抵抗性ナノワイヤ接合部をさらに概略化した図を示す。図１Ｃは、図１Ａに示される抵抗性ナノワイヤ接合部の完全な概略図を示す。図１Ｃに示される概略図の取り決めは、抵抗性ナノワイヤ接合部を表す残りの図全体を通じて用いられる。
【０００７】
現時点で利用可能な技法によって製造することができる１つの特に重要なタイプの抵抗性接合部は、ヒステリシスのある抵抗性ナノワイヤ接合部である。ヒステリシスのある抵抗性ナノワイヤ接合部の抵抗は、ヒステリシスのある抵抗性ナノワイヤ接合部に状態遷移電圧を印加することによって制御することができ、その抵抗は２つの双安定抵抗状態間で入れ替わる。一方の抵抗状態では、ナノワイヤ接合部は、相対的に低い抵抗又はインピーダンスを有し、他方の抵抗状態では、ナノワイヤ接合部は、相対的な高い抵抗又はインピーダンスを有する。この説明では、内部キャパシタンス及び他の特性に起因してナノワイヤ接合部が時間と共に変化する挙動は無視されるので、用語「抵抗」と「インピーダンス」は入れ替えて用いることができる。
【０００８】
図２は、ヒステリシスのある抵抗性ナノワイヤ接合部の双安定抵抗状態と、動作制御電圧下での抵抗状態遷移とを示す。図２は、縦の電流軸２０２及び横の電圧軸２０４に対してプロットされた電流／電圧の関係を示す。縦の電流軸はマイクロアンペア（μＡ）単位で増加し、電圧軸２０４はボルト（Ｖ）単位で増加する。ヒステリシスのある抵抗性ナノワイヤ接合部の高抵抗状態は、「開いた状態」と呼ばれ、負の電圧軸の部分の上にあるナノワイヤ接合部の開いたスイッチのような表現２０６によって概略的に表される。ヒステリシスのある抵抗性ナノワイヤ接合部の低抵抗状態は、「閉じた状態」と呼ばれ、図２の電圧軸の正の部分の上に示される閉じたスイッチのような概略図２０８によって表される。図２は、研究所において製造された実際のヒステリシスのある抵抗性ナノワイヤ接合部の動作特性を示す。閉じた状態の場合の電流／電圧の関係は、真直ぐな線分２１０としてプロットされ、開いた状態の電流／電圧の関係は、真直ぐな線分２１２としてプロットされており、横軸に対して、わずかではあるが、正に傾いている。閉じた状態では、ヒステリシスのある抵抗性ナノワイヤ接合部は、概ねメガオームの抵抗を有し、開いた状態では、ヒステリシスのある抵抗性ナノワイヤ接合部は概ねギガオームの抵抗を有する。
【０００９】
ヒステリシスのある抵抗性ナノワイヤ接合部の場合の最大動作電圧範囲２１４は、負の破壊電圧２１６Ｖ-dの直ぐ上から正の破壊電圧２１８Ｖ+dの直ぐ下にまでわたる。ヒステリシスのある抵抗性ナノワイヤ接合部が開いている、すなわち高抵抗状態にあるとき、その電圧は、ヒステリシスのある抵抗性ナノワイヤ接合部が閉じた状態への抵抗状態遷移を受けることなく、最小動作電圧範囲２２０にわたることができる。最小動作範囲は、負の電圧Ｖopen２２２から正の電圧Ｖclose２２４に及ぶ。印加される電圧がＶclose２２４まで増加するとき、ヒステリシスのある抵抗性ナノワイヤ接合部は突然、閉じた状態に遷移し（２２６）、それは図２において、開いた電流／電圧関係及び閉じた電流／電圧関係の動作電圧範囲線分をそれぞれ表す２つの電圧線分２３０及び２３２の端点を結ぶ破線の矢印２２６によって表される。その電圧は、Ｖcloseを超えて、正の破壊電圧Ｖ+dの直ぐ下まで増加することができるが、正の破壊電圧からさらに電圧が増加すると、ヒステリシスのある抵抗性ナノワイヤ接合部は不可逆的に破壊されてしまうであろう。ヒステリシスのある抵抗性ナノワイヤ接合部が閉じた状態にあるときに、電圧が減少すると、対応する電流が０まで減少し、その後、反対の方向において増加し始める。印加される負の電圧がＶopenの大きさに近づくとき、ヒステリシスのある抵抗性ナノワイヤ接合部は突然、閉じた状態から開いた状態に遷移し、それは図２の破線の縦の矢印２３４によって表される。その電圧は、ヒステリシスのある抵抗性ナノワイヤ接合部が開いた状態のままで、負の電圧Ｖ-dに達するまで、さらに減少することができるが、その電圧よりもさらに電圧が減少すると、ヒステリシスのある抵抗性ナノワイヤ接合部が不可逆的に破壊される。
【００１０】
それゆえ、ヒステリシスのある抵抗性ナノワイヤ接合部は、電圧Ｖ-dとＶopenとの間の、最大動作電圧範囲の極端な負の電圧部分では、開いた状態、すなわち高抵抗状態を占有し、Ｖcloseと電圧Ｖ+dとの間の、最大動作電圧範囲の極端な正の電圧部分では、閉じた状態、すなわち低抵抗状態を占有し、最小動作電圧範囲２２０では、最後に生じた状態遷移、すなわち閉じた状態から開いた状態への遷移２３４又は開いた状態から閉じた状態への遷移２２６に応じて、開いた状態又は閉じた状態のいずれかを占有することができる。
【００１１】
図３Ａ及び図３Ｂは、ヒステリシスのある抵抗性ナノスケール接合部において１ビットのデータを格納することを示す概略図である。開いたスイッチとして表される開いた状態３０２は、ヒステリシスのある抵抗性ナノワイヤ接合部の高抵抗状態に対応し、論理値「１」又は論理値「０」のいずれを割り当てられることができる。この説明を始めるに当たって、開いた状態が任意に論理値「１」を割り当てられる。研究所において準備された一実施形態では、開いた状態は１ＧΩの抵抗を有する。この準備された実施形態では、閉じた状態３０４は、１ＭΩの抵抗を有し、論理値「０」を割り当てられる。
【００１２】
ヒステリシスのある抵抗性ナノワイヤ接合部は、付加的な部品と共に、ナノスケールラッチ、又は１ビットレジスタとして利用することができる。図４は、ナノスケールラッチを示す。そのナノスケールラッチは、制御線４０２と、１ビットデータバス４０４とを備える。縦方向の制御線４０２と、１ビットナノワイヤバス４０４とが重なり合う場所には、ヒステリシスのある抵抗性ナノワイヤ接合部４０６がある。１ビットナノワイヤデータバスは、これ以降の説明においてデータバスと呼ばれ、並列に接続される抵抗器４１０及びダイオード４１２を介して、さらにグランド４０８に接続される。混在スケールナノワイヤラッチは、ナノワイヤ制御線ではなく、マイクロスケール制御線を利用することがある。そのような混在スケールナノワイヤラッチが、本発明の一実施形態を表す後に説明されるナノスケールシフトレジスタにおいて用いられる。
【００１３】
図５Ａ〜図５Ｅは、図４に示されるナノスケールラッチの動作を示す。ナノスケールラッチ内に論理値を格納するために、Ｖが負であるときに順方向にバイアスをかけられるダイオードと並列である非常に高い抵抗の接続を通じて、データバス４０４がグランドに接続されている間に、Ｖopen＋Ｖdiode（ただし、Ｖdiodeは順方向バイアスをかけられたダイオードの両端における電圧降下である）未満の負の電圧を制御線４０２に印加することによって、又はデータバス４０４が、「フローティング」状態と呼ばれる、他の部品若しくは信号線に接続されていない間に、Ｖopen未満の負の電圧を制御線４０２に印加することによって、図５Ａに示されるように、ナノスケールラッチは最初に開いている。シリコンダイオードの場合、Ｖdiodeは、約０．７ボルトの値を有することができる。ナノスケールラッチが閉じた状態にあるとき、負の電圧を印加することによって、その状態が、強制的に開いた状態４０６に遷移する（図２の２３４）。ナノスケールラッチは、開いた状態にある場合は、開いた状態のままである。ダイオード４１２が必要とされるのは、図５Ａに示される開くステップの最中である。ダイオードが存在しない場合は、抵抗器４１０及び抵抗性ナノワイヤ接合部４１４が合わせて分圧器を形成することになり、接合部の抵抗及び抵抗器４１０の抵抗が等しい場合には、ナノワイヤ接合部４１４の両端でＶopenを降下させるために、２×Ｖopenの負の電圧が、制御線４０２に印加される必要があるであろう。しかしながら、ナノスケールラッチが開き始めると直ぐに、２×Ｖopenの負の電圧全体が、抵抗性ナノワイヤ接合部の両端で降下することになるであろう。一般的に、この大きな負の電圧はＶ-d、すなわち負の破壊電圧を超えることになり、抵抗性ナノワイヤ接合部を破壊することになるであろう。それゆえ、抵抗器４１０と並列に接続されるダイオード４１２によって、制御線４０２に負の電圧が印加されるときに、ダイオードとヒステリシスのある抵抗性ナノワイヤ接合部との間で電圧降下が分割されることが確実になる。ダイオード４１２によって、電流がグランド４０８から、制御線４０２をドライブしている負の電圧ドライバに流れているときにだけ、電流が流れるようにすることができる。
【００１４】
ナノスケールラッチは、開くと、１ビットの情報を受信できる状態にある。データバス４０４がグランド４１８に相互接続され、論理値０を表すときに、且つ電圧Ｖcloseよりも大きな書込み電圧Ｖwriteが縦方向の制御線４０２に印加されるときに、ヒステリシスのある抵抗性ナノワイヤ接合部の両端で、開いた状態から閉じた状態への状態遷移（図２の２２６）を引き起こすだけの十分な正の電圧が降下する。図３Ｂに関して説明されたように、閉じた状態は論理０を与える。したがって、論理「１」がデータバス４０４に入力されるときに、ナノスケールラッチには、論理値「０」が格納される。したがって、そのナノスケールラッチは反転ラッチであり、データバスに入力される値と反対の値を格納する。逆に、図５Ｃに示されるように、ＶwriteとＶcloseとの間の差よりも大きな電圧Ｖinによって表される論理値「０」がデータバス４０４に供給されるときに、ヒステリシスのある抵抗性ナノワイヤ接合部の両端での電圧降下４２０は、Ｖclose未満であり、ナノスケールラッチは開いたままである。言い換えると、データバスに論理「０」値が入力される結果として、反転ナノスケールラッチ内に論理「１」値が格納される。
【００１５】
そのナノスケールラッチは、図５Ｄ及び図５Ｅに示されるように読み出される。データバスがフローティング状態４０４にある間に、縦方向の制御線４０２に読出し電圧Ｖreadが入力される。ナノスケールラッチが閉じている、すなわち低抵抗状態にあるときに、読出し電圧Ｖreadよりもやや低い正の電圧によって表される論理値「０」が出力される（４２２）。一方、図５Ｅに示されるように、ナノスケールラッチが開いている場合には、データバスの出力値はフローティング状態であり、論理値「１」を表す。こうして、縦方向の制御線に読出し電圧Ｖreadが印加されるのに応答して、ナノスケールラッチの内容に、データバス上の電圧としてアクセスすることができる。
【００１６】
図５Ａ〜図５Ｃは、データバスを介して外部ソースからデータビットを入力することによって、ナノスケールラッチ内にデータビットを格納することを示す。データ値は、データバス上の第１のナノスケールラッチから、データバス上の第２のナノスケールラッチに転送することもできる。図６Ａ及び図６Ｂは、ナノワイヤデータバス上での第１のナノスケールラッチから第２のナノスケールラッチへのデータ値の転送を示す。図６Ａでは、第２の、すなわちターゲットナノスケールラッチ６０２が、開いた位置にあり、データ値を受信できる状態になっている。そのナノスケールラッチは、図５Ａに関して先に説明した方法によって開いている。ソース、すなわち第１のナノスケールラッチ６０４は閉じており、読出し電圧Ｖreadが、ソースナノスケールラッチの制御線６０６に印加される。データバスは、フロート６０８になることを許される。ソースナノスケールラッチが閉じており、論理値「０」を表すので、抵抗器６１０がヒステリシスのある抵抗性ナノワイヤ接合部６０４と概ね同じ抵抗値を有する場合には、電圧Ｖread／２がデータバス６０８に出力される。ナノスケールラッチ内に、データバス上の値Ｖread／２を格納するために、ターゲットナノスケールラッチ６０２の縦方向の制御線６１２に、正の電圧Ｖwriteが印加される。ターゲットのヒステリシスのある抵抗性ナノワイヤ接合部の両端における全電圧降下Ｖwrite−Ｖread／２  ６０２は、Ｖclose未満であるので、ターゲットナノスケールラッチは開いた位置のままであり、論理値「１」を表す。こうして、反転ターゲットナノスケールラッチは、ソースナノスケールラッチ６０４に格納される論理値とは反対の値を格納する。図６Ｂに示されるように、ソースナノスケールラッチが開いており、論理値「１」を表すとき、ターゲットナノスケールラッチ６０２の両端での電圧降下は、Ｖcloseよりも大きく、ターゲットナノスケールラッチは閉じた状態に遷移し（図２の２２６）、ソースナノスケールラッチに格納される論理値とは反対の論理値を格納する。
【００１７】
ナノスケールラッチの第２の実施形態は、異なる動作電圧を使用し、非反転ラッチとして動作する。図７Ａ〜図７Ｃは、非反転ナノスケールラッチの動作を示す。非反転ラッチがデータを受信できるようにするために、Ｖcloseよりも大きな電圧を印加することによって、非反転ナノスケールラッチを閉じる。論理値「０」を与える低電圧が、抵抗器７０６を通じてデータバスに印加され、２×Ｖopenよりも大きいが、Ｖopen未満である負の書込み電圧Ｖが縦方向の制御線７０４に印加されるときに、ヒステリシスのある抵抗性ナノワイヤ接合部７０８の両端で降下する電圧は、抵抗器７０６及びヒステリシスのある抵抗性ナノワイヤ接合部によって形成される分圧器に起因して、Ｖopenよりも大きくなり、ナノスケールラッチは閉じたままになる。したがって、そのナノスケールラッチは、当該ナノスケールラッチに入力される論理値「０」を忠実に格納する。対照的に、データバス上のフローティング状態によって表される、論理値「１」がデータバスに入力され、書込み電圧が縦方向の制御線７０４に印加されるときに、ヒステリシスのある抵抗性ナノワイヤ接合部の両端の電圧降下はＶopen未満であり、閉じた状態から開いた状態への遷移（図２の２３４）が生じ、結果として、ナノスケールラッチが、データバスに入力される論理値「１」を格納することになる。
【００１８】
図８Ａ及び図８Ｂは、非反転ラッチを相互接続するナノワイヤデータバスに沿った、ソースナノスケールラッチからターゲットナノスケールラッチへのデータの転送を示す。ターゲットナノスケールラッチ８０２は、図７Ａを参照しながら先に説明されたように、閉じた状態に入れられる。その際、ソースナノスケールラッチ８０８の縦方向の制御線８０６がグランド８１０にドライブされる間に、２×Ｖopenよりも大きいが、Ｖopen未満である負の書込み電圧Ｖが、ターゲットナノスケールラッチの縦方向の制御線８０４に印加される。図８Ａに示されるように、ソースナノスケールラッチが閉じているとき、ターゲットナノスケールラッチの両端で、Ｖopenよりも大きな電圧が得られ、これは、ソースナノスケールラッチ及びターゲットナノスケールラッチによって形成される分圧器に起因するものであり、また、ターゲットナノスケールラッチが閉じたままになる。対照的に、図８Ｂに示されるように、ソースナノスケールラッチ８０８が開いた状態にあるとき、負の書込み電圧全体がターゲットナノスケールラッチ８０２の両端で降下することになり、結果として、ターゲットナノスケールラッチが開いて、ソースナノスケールラッチの状態を反映する。
【００１９】
こうして、反転及び非反転の両方のナノスケールラッチをデータバスに沿って組み立てることができ、ターゲットナノスケールラッチに格納するために、論理値を外部ソースからデータバスに転送することができ、ソースナノスケールラッチに格納される論理値をデータバス上の外部ターゲットに読み出すことができ、データバスに沿って、ソースナノスケールラッチからターゲットナノスケールラッチに論理データ値を転送することができる。ナノスケールラッチ、ラッチアレイ、及びラッチ動作は、G. Snider著「Computing with hysteretic resistor crossbars」（Appl. Phys. A 80, 1165-1172 (2005)）にさらに記載される。
【００２０】
［本発明のマイクロスケール／ナノスケールシフトレジスタの実施形態、及びマイクロスケール／ナノスケールシフトレジスタを製造するための方法の実施形態］
先のサブセクションでは、現在のサブセクションにおいて説明される、本発明のナノスケールシフトレジスタの実施形態を理解するための基礎を提供するために、ヒステリシスのある抵抗器を基にするナノスケールラッチ、及びナノスケールラッチ間のデータ転送が説明された。記載されるナノスケールシフトレジスタは、ナノスケールラッチと共に、ナノスケール電界効果トランジスタを用いて、ナノスケールラッチ対の電気的な相互接続を制御する。その電気的な相互接続はそれぞれ、先のサブセクションにおいて説明されたように、概ね２つのラッチ間の１つのデータバスを構成する。記載されるナノスケールシフトレジスタでは、マイクロスケールのラッチ制御信号線及びゲート信号線が用いられるので、それらのラッチ及び電界効果トランジスタは実際には、混在スケールデバイスである。しかしながら、いずれの場合でも、ナノワイヤ信号線を用いて、純粋にナノスケールのシフトレジスタを形成することもできる。記載されるシフトレジスタが混在スケールであることは、マイクロスケール部品の制御下にある信号を１組のナノワイヤに逆多重化するのに特に有用であり、混在スケール回路又はデバイス内のマイクロスケール及びサブマイクロスケールの部品とナノスケール部品との間のインターフェースを提供する。
【００２１】
図９Ａ〜図９Ｃは、ナノスケールシフトレジスタにおいてゲートとして用いることができる１つのタイプの電界効果トランジスタを示す。図９Ａでは、ナノスケール電界効果トランジスタの斜視図が示される。その電界効果トランジスタ（「ＦＥＴ」）は、２つの導電性ナノワイヤ９０４と９０６との間で層を成すデプレション形半導体９０２を含む。デプレション形半導体９０２、並びにナノワイヤ９０４及び９０６は合わせて、二酸化シリコンのような絶縁性誘電体層９０８の下に内部層を形成する。導電性マイクロスケール信号線９１０が、誘電体層９０８の上に層を成し、その上には、封入層又は封止層を堆積して、デバイスを空気、水分及び他の環境的な危険から保護することができる。デプレション形半導体９０２及びナノワイヤ９０４によって形成される内部層は、結晶性シリコン層９１４の上に形成される二酸化シリコン層９１２の上に位置する。そのトランジスタは、スイッチ又はゲートとして動作し、そのトランジスタを制御して、２つのナノワイヤ９０４及び９０６を電気的に相互接続する、すなわちオン状態にすることができるか、又は２つのナノワイヤを互いから電気的に切り離す、すなわちオフ状態にすることができる。図９Ａの破線の長方形９１６、及び視点の矢印９１８に従って、図９Ｂ及び図９ＣにＦＥＴの断面図が示される。
【００２２】
図９Ｂは、図９Ａにおいて斜視図で示されるＦＥＴを断面図で示す。デプレション形半導体９０２は、２つのナノワイヤ９０２と９０４との間にあり、絶縁性誘電体層９０８及び導電性信号線９１０の下に内部層を形成する。図９Ｂはオフ状態にあるＦＥＴを示しており、２つのナノワイヤが互いから電気的に切り離されている。好都合な条件下で、半導体９０２において、正孔によって電流を搬送することができる。しかしながら、半導体はドープされ、その結果、電界が存在しない場合には、正孔キャリアが負に帯電した実在物と複合物を形成することになり、それゆえ、相対的に動かなくなる。図９Ｂでは、穴９２０のような空隙の丸によって正孔が示され、ドット９２２のようなドットによって、負に帯電した実在物が示される。マイクロスケール信号線９１０に電圧又は電流を加えることによって、ＦＥＴの中に電界を生成することができる。図９Ｃは、図９Ａ及び図９Ｂに関して先に説明された、オン状態にあるＦＥＴを示しており、２つのナノワイヤが電気的に相互接続されている。図９Ｃに示されるように、導電性信号線層９１０に電位又は電流を加えることによって、誘電体層９０８を越えて電界が生成され、半導体９０２内の正孔キャリアを引き寄せて、誘電体層９０８の近くに高密度の正孔層９２４が形成される。また、電界をかけることによって、負に帯電した実在物が、半導体９０２内の負に帯電した遠端層９２６の中にはねのけられる。正孔層９２４内の錯体を形成しない正孔は、相対的に高い移動度を有し、２つのナノワイヤ９０２と９０４との間に、図９Ｃにおいて矢印９２８によって示される電流を流すことができる。こうして、ＦＥＴの導電性信号線９１０に電圧又は電流を加えることによって、ＦＥＴがオンに切り替わり、２つのナノワイヤが電気的に相互接続される。加えられる電位又は電流が存在しなくなると、２つのナノワイヤは論理的に切り離される。
【００２３】
上記のＦＥＴは、複数のナノワイヤ対の相互接続を制御するために本発明のナノスケールシフトレジスタの実施形態において利用されることがある多数の異なるタイプの信号制御式ゲートの一例にすぎない。たとえば、他のタイプのトランジスタを用いることもできる。ナノスケール電気機械ゲート、トランジスタを基にしない電気的なゲート、及び他のタイプのゲートを含む、さらなるタイプの制御可能ゲートを利用することもできる。
【００２４】
図１０は、本発明の一実施形態を表すナノスケールシフトレジスタを示す。そのナノスケールシフトレジスタは、（１）第１のマイクロスケールラッチ制御信号線１００２と、（２）第１のマイクロスケールゲート信号線１００４と、（３）第２のマイクロスケールゲート信号線１００６と、（４）第２のマイクロスケールラッチ制御信号線１００８と、（５）８つのナノワイヤ１０１０〜１９１７と、（６）基板（図１０には示されない）と、（７）２つのマイクロスケールラッチ制御信号線１００２及び１００８の上にあり、且つナノワイヤ１０１０〜１０１７の下にあり、ラッチ抵抗性素子としての役割を果たす、構成可能な抵抗性層１０１８及び１０１９と、（８）２つのマイクロスケールゲート信号線１００４及び１００６の上にあり、且つ１０本のナノワイヤ１０１０〜１０１９の下にある絶縁性誘電体層１０２０と、（９）一対のナノワイヤの間の電気的接続をそれぞれ制御する８つのＦＥＴ１０２２〜１０２９とを備える。図１０に示されるナノスケールシフトレジスタは、本発明の一実施形態を表しており、１つのナノワイヤと１つのラッチ制御信号線との間の最も近い各接点に１つのナノスケールラッチがあることを特徴とする。したがって、図１０のナノスケールシフトレジスタは、ナノワイヤ１０１０、１０１２、１０１４及び１０１６とマイクロスケールラッチ制御信号線１００２との間の最も近い接点に４つのナノスケールラッチ１０３０〜１０３３を含み、同様に、マイクロスケールラッチ制御信号線１００８に沿って、４つのナノスケールラッチ１０３４〜１０３７を含む。本明細書において、「内部ナノワイヤ」という表現は、２つの異なるゲートを通じて、前のナノワイヤ及び次のナノワイヤに相互接続されるナノワイヤを指している。たとえば、ナノワイヤ１０１１〜１０１６は全て内部ナノワイヤである。対照的に、ナノワイヤ１０１０は、内部ナノワイヤではない。なぜなら、ナノワイヤ１０１０は、単一のゲート１０２２を通じて、１つの他のナノワイヤ、すなわちナノワイヤ１０１１にしか接続されないためである。デバイス内に、図１０には示されないさらに別のナノワイヤが存在する場合には、ナノワイヤ１０１７は内部ナノワイヤであり得るが、図１０に示されるように、ナノワイヤ１０１７は、ナノワイヤ１０１０と同様に、１つの他のナノワイヤにしか接続されないので、内部ナノワイヤではない。
【００２５】
ナノスケールシフトレジスタは以下のように動作する。最初に、全てのナノスケールラッチが開いた位置にされる。次に、データ入力線１０１０上で、１ビットのデータが第１のナノスケールラッチ１０３０に入力される。これにより、信号逆多重化動作の初期化が完了し、この信号逆多重化動作において、第１のナノスケールラッチ１０３０に入力されるデータが、残りのナノワイヤ信号線１０１１〜１０１７のそれぞれに次々に出力される。次のステップでは、ＦＥＴ１０２２、１０２４、１０２６及び１０２８をオン状態にし、ナノワイヤ１０１０及び１０１１、１０１２及び１０１３、１０１４及び１０１５、並びに１０１６及び１０１７を電気的に相互接続するために、第１のナノスケールゲート信号線１００４に電圧信号又は電流信号が加えられる。その後、ナノスケールラッチ１０３０に格納されるデータをナノスケールラッチ１０３４にコピーするために、２つのラッチ制御信号線に信号が加えられ、同時に、ナノワイヤ１０１１にデータが出力される。次に、第１のマイクロスケールゲート信号線１００４に加えられる信号が停止され、第２のマイクロスケールゲート信号線１００６に電圧又は電流信号が加えられ、それにより、各ＦＥＴ１０２３、１０２５、１０２７及び１０２９がオン状態にされ、ＦＥＴ１０２２、１０２４、１０２６及び１０２８がオフ状態にされる。こうして、この時点で、ナノワイヤ対１０１１と１０１２、１０１３と１０１４、１０１５と１０１６、及び図１０には示されない任意の付加的なこのようなナノワイヤ対間に、論理的な相互接続が確立される。その後、マイクロスケールラッチ制御信号線に信号が加えられて、ラッチ１０３４に格納されるデータがラッチ１０３１にコピーされ、同時に、ナノワイヤ１０１２にデータが出力される。この交互の過程を続けて、当初に入力されたデータがナノスケールラッチ１０３５、１０３２、１０３６、１０３３、１０３７及び図１０に示されない任意の付加的なラッチに逐次的に格納され、且つナノワイヤ信号線１０１３、１０１４、１０１５、１０１６及び１０１７にデータが逐次的に出力される。上記の逐次的なデータ制御及びラッチ制御過程によって、入力データ信号が各ナノワイヤに分配されると、ラッチを初期化し直すことができ、新たなデータビットが第１のナノスケールラッチ１０３０に入力され、もう一度、その過程が開始される。
【００２６】
次のサブセクションでは、記載されるナノスケールシフトレジスタの動作のさらに詳しい説明が提供される。ゲート信号及びラッチ制御信号の厳密なタイミングは、ナノスケールシフトレジスタ部品のサイズ及び間隔、それらの部品の材料組成、及びナノスケールシフトレジスタの他の機構及び特性によることに留意されたい。さらに、マイクロスケールラッチ制御信号線に入力される信号の数、タイミング及び大きさは、ナノスケール信号線において用いられるラッチのタイプによって決まる。本発明のナノスケールシフトレジスタには、任意の数のナノワイヤ信号線を組み込むことができ、それと共に、任意の数のナノワイヤ間の相互接続を制御するために対応するＦＥＴゲートを組み込むことができる。最後に、代替の実施形態は、サブマイクロスケール又はナノスケールのラッチ制御線及び／又はゲート信号線を用いることができる。
【００２７】
図１１Ａ〜図１１Ｎは、上記のナノスケールシフトレジスタを製造するための１つの方法を示す。その工程は、図１１Ａに示されるように、より厚みのある結晶性シリコン基板１１０６の上に形成される二酸化シリコン層１１０４の上にある相対的に薄い結晶性シリコン層１１０２で構成されるシリコン・オン・インシュレータ（「ＳＯＩ」）表面１１０２で開始する。相対的に薄い結晶性シリコン層１１０２は、ナノスケールシフトレジスタ内のナノワイヤ対間の電気的な接続を制御するＦＥＴトランジスタのソース／ドレイン素子として用いるのに適しているデプレション形半導体を形成するために適当にドープされているものと仮定される。図１１Ｂに示される第１のステップでは、ナノインプリントレジスト層１１０８が被着されて、相対的に薄い結晶性シリコン層１１０２上に層が形成される。ナノインプリント用レジスト層が堆積されると、図１１Ｃに示されるように、ナノインプリント用レジスト層は、ナノスケールインプリントスタンピングを用いて、インプリントされる。ナノスケールインプリントは、ナノインプリント用レジスト層内に、特定のパターンで、一連の相対的に長いトラフ１１１０〜１１１３、すなわちチャネルと、短いトラフセグメント１１１４〜１１１６とを形成する。次に、図１１Ｄに示されるように、エッチング技法を用いて、トラフ及びトラフセグメントの底部において露出している相対的に薄いシリコン層１１０２が、下層の二酸化シリコン層まで下方にエッチングされる。これは、図１１Ｄのトラフ１１１３の端部１１１８において最もわかりやすく示される。ナノインプリント用レジスト、及びシリコン層１１０２のナノインプリント用レジストの下にある部分はいずれも、エッチング技法によって除去されない。その後、図１１Ｅに示されるように、蒸着法によって、ナノインプリント用レジスト層上、及びナノインプリント加工されたトラフ内に、導電性材料が被着される。結果として形成される構造をエッチング又は平坦化して、図１１Ｆに示されるように、ナノインプリント用レジスト層内に埋め込まれるナノワイヤ１１２０〜１１２３、及び短いナノワイヤセグメント１１２４〜１１２６が形成される。１つの代替の実施形態では、リフトオフ工程によって、被着された余分な導電性材料、及びナノインプリント用レジスト層が除去される。図１１Ｆでは、シリコン層１１０２の表面から上方にわずかに突出しているナノワイヤが示されており、それらのナノワイヤは、下層の二酸化シリコン層１１０４までシリコン層の中に延在する。
【００２８】
次に、ナノワイヤセグメント１１２４〜１１２６ではなく、ナノワイヤ１１２０〜１１２３が、多数の異なる方法のいずれかによって電圧源に接続される。１つの方法では、マイクロスケール信号線が、ｙ方向（ｘ及びｙ方向は凡例１１２８によって示される）において、ナノワイヤセグメントの行から適当なマイクロスケールの距離を置いて、ナノワイヤの上方に、且つ直交して形成され、マイクロスケール信号線に電圧が印加される。図１１Ｇに示されるように、ナノワイヤセグメントに電圧を印加することなく、ナノワイヤに電圧を印加しながら、ナノワイヤ及びナノワイヤセグメントが電気めっき溶液に曝露され、結果として、ナノワイヤが電気めっきされるが、ナノワイヤセグメントは電気めっきされない。本発明の一実施形態では、ナノワイヤは、ナノワイヤの露出した表面上に導電性ポリマーを電気めっきされ、その導電性ポリマーは殻又はコーティングを形成する。電気めっきされたコーティングは、図１１Ｈに示されるように、次に用いられる、ナノワイヤセグメントを除去する金属エッチング技法に耐える。その後、図１１Ｉに示されるように、後続のエッチングステップにおいて、電気めっきされたコーティングがナノワイヤから除去される。電気めっき用の電圧を印加するために用いられたマイクロスケール信号線も、この時点で除去することができる。
【００２９】
次の一連のステップでは、その結果が図１１Ｊに示されているように、マスクを用いるフォトリソグラフィ工程を用いて、シリコンの薄い層（図１１Ａの１１０２）のうちのｙ方向に向けられる２つの列１１３０及び１１３１を除く全ての層がエッチングされる。それらの列は、トラフセグメント１１４〜１１１６によって切断されており、そこから、ナノワイヤセグメントは、図１１Ｈを参照しながら説明された、先行する金属エッチングステップにおいて除去される。この結果として、隣接するナノワイヤ間に、ＦＥＴトランジスタソース／ドレイン素子１１３２のような、長方形で、電気的に分離された、デプレション形シリコンＦＥＴトランジスタソース／ドレイン素子が形成される。
【００３０】
次に、図１１Ｋに示されるように、マスクを用いるフォトリソグラフィ法によって、ＦＥＴ素子の上に重なるように誘電体層１１３４が形成される。その後、図１１Ｌに示されるように、構成可能な抵抗性層１１３６及び１１３８が被着され、平坦化されて、誘電体層１１３４と共に、二酸化シリコン層上に連続した層を形成し、その中に、ナノワイヤ及びＦＥＴソース／ドレイン素子が埋め込まれる。その後、図１１Ｍに示されるように、２つのラッチ制御マイクロスケール信号線１１４２及び１１４４、並びに２つのマイクロスケールゲート信号線１１４６及び１１４８が、構成可能な抵抗性層１１３６及び１１３８、並びに誘電体層１１３４上に形成されて、ナノスケールシフトレジスタが形成される。図１１Ｎに示されるように、その後、保護コーティング又は封止層を付加して、ナノスケールシフトレジスタが、空気、水分、ＵＶ光及び他のそのような環境的な危険に晒されないように保護することができる。
【００３１】
上記の工程は、さらに複雑な回路及びデバイスの一部としてナノスケールシフトレジスタを製造するために、さらに大規模なナノスケール及び混在スケールデバイス製造工程に組み込むことができる。そのような事例では、ナノワイヤクロスバー及び信号線を含む、さらなるタイプの部品及び機構と共に、数多くのナノスケールシフトレジスタを、多数の行及び列の中に同時に製造することができる。
【００３２】
上記の工程では、インプリントされたトラフ及びトラフセグメントを、後続のステップを通じて２つの異なるタイプの機構を生成する２つの異なる区画に分割するために、電気めっきステップが用いられるが、さらに一般的には、導電性ナノスケール信号線のような、インプリントされたナノスケール機構を、異なるように加工される機構セットに分割するために、電気めっきステップを用いることができる。たとえば、インプリントされたナノスケール機構を、そのうちの２つに別個に電圧を印加することができる３つの異なるグループに編成することによって、さらに、２つの異なる電気めっきされたコーティングを用いることによって、後続の処理ステップにおいて、３つの異なるタイプの機構を作り出すことができる。
【００３３】
長く真直ぐなナノワイヤ及びＦＥＴスイッチの列と共に、図１０に示されるナノスケールシフトレジスタを製造するために、上記の工程が用いられたが、異なる構造、異なる寸法、異なる化学組成、及び他の異なる特性及びパラメータを有する、概ね無数の異なるナノスケールシフトレジスタ及び他のデバイスを作り出すために、類似の工程を用いることができる。
【００３４】
［多数のナノワイヤのそれぞれに入力信号を分配するための、本発明の一実施形態を表す上記のマイクロスケール／ナノスケールシフトレジスタの動作］
前のサブセクションでは、本発明の一実施形態を表す、ナノスケールシフトレジスタの実施態様、製造及び動作が記載された。このサブセクションでは、本発明のナノスケールシフトレジスタの実施形態の動作に関するさらに詳しい説明が提供される。
【００３５】
図１２Ａ〜図１２Ｊは、記載される本発明のナノスケールシフトレジスタの実施形態の動作を示す。図１２Ａ〜図１２Ｊは全て、図１２Ａに関して次に説明されるものと同じ実例の取り決めを用いる。そのナノスケールシフトレジスタは第１のラッチ制御信号線１２０２と、第２のラッチ制御信号線１２０４とを含み、それらのラッチ制御信号線はそれぞれ、一連のラッチを制御する。ラッチ制御信号線１２０２は、ラッチ１２０６〜１２０９を制御し、ラッチ制御信号線１２０４はラッチ１２１０〜１２１３を制御する。そのナノスケールシフトレジスタは、第１のゲート信号線１２１６と、第２のゲート信号線１２１８とを含む。各ゲート信号線は、一連のゲートを制御する。ゲート信号線１２１５はゲート１２２０〜１２２３を制御し、ゲート信号線１２１８はゲート１２２４〜１２２６を制御する。ナノスケールシフトレジスタは、１つの入力信号線１２３０と、７つの出力信号線１２３２〜１２３８とを含む。以下の図では、非反転ラッチが想定されるが、反転ラッチを利用するナノスケールシフトレジスタも簡単に実施され、入力信号を分配するために、いずれのタイプのナノスケールシフトレジスタとも同じように制御される。たとえば、反転ラッチを利用するナノスケールシフトレジスタにおいて、反転したデータを反転していない値に反転して戻すために、１組のラッチ又は出力信号線上にインバータを形成することができる。別法では、その回路は、別の信号線が反転した値を受信するものと仮定して構成することができる。
【００３６】
最初に、図１２Ａに示されるように、ラッチの状態は、概ねランダムなパターンにおいて、開いているか、又は閉じているかのいずれかである。最初に、ゲートを表す白抜きの丸、たとえば白抜きの丸１２２０によって示されるように、全てのゲートがオフ状態にある。
【００３７】
第１のステップでは、図１２Ｂに示されるように、２つのラッチ制御信号線１２０２及び１２０４に開信号を加えることによって、全てのラッチが開いている。次に、図１２Ｃに示されるように、１ビットのデータが、入力信号線１２３０上でラッチ１２０６に入力され、同時に、第１のラッチ制御信号線１２０２に書込み信号が加えられる。第１の一連の図１２Ｃ〜図１２Ｇでは、入力ビットは「１」ビットであるものと仮定され、非反転ラッチの開いた状態は、ブール値「０」を表すものと見なされる。したがって、図１２Ｃでは、入力信号線１２３０上にブール値「１」を入力する結果として、ラッチ１２０６が閉じて、ブール値「１」を表す。次に、図１２Ｄに示されるように、「ｔ＝１」と呼ばれる時点において、第１のゲート信号線１２１６に信号が加えられ、第１のゲート信号線によって制御されるゲートがオン状態になり、それは、ゲートを表す白抜きの丸の中に示される相互接続線分１２４０のような相互接続線分によって図１２Ｄにおいて表される。第１のラッチ制御線１２０２に読出し信号が加えられ、第２のラッチ制御線１２０４に書込み信号が加えられる。この結果として、ラッチ１２０６の内容がラッチ１２１０及び信号線１２３２に出力される。全ての残りのラッチが同じように制御されるので、ラッチ１２０７〜１２０９の内容も、このステップにおいて、ラッチ１２１１〜１２１３に出力される。しかしながら、記載されるナノスケールシフトレジスタの実施形態を用いて実行される逆多重化動作は、時間に基づく逆多重化であるので、時刻ｔ＝１では、入力信号線１２３０上に最初に入力されるブール値が信号線１２３２に出力されることは理解されたい。次に、図１２Ｅに示されるように、ゲート信号線１２１６に加えられる信号が取り除かれて、代わりに、ゲート信号線１２１８に信号が加えられる。それゆえ、第１の組のゲート１２２０〜１２２３はオフ状態にされ、第２の組のゲート１２２４〜１２２６がオン状態にされる。第２のラッチ制御線１２０４に読出し信号が加えられ、第１のラッチ制御線１２００２に書込み信号が加えられる。この結果として、ラッチ１２１０に格納される値がラッチ１２０７に転送され、同時に、データ値が信号線１２３３に出力される。信号線１２３３へのデータ値の出力は、時刻ｔ＝２において生じる。このように逐次的にゲートを開閉して、一方の１組のラッチから他方の１組のラッチにデータを転送するパターンは、図１２Ｆ及び図１２Ｇにおいて示されるように続けられ、図１２Ｆに示されるように、時刻ｔ＝３においてデータ値が信号線１２３４に出力され、時刻ｔ＝４において、データ値が信号線１２３５に出力される。図１２Ｈ〜図１２Ｊは、図１２Ｃ〜図１２Ｅに示されるデータ値「１」の入力及び分配と同じような、データ値「０」の入力及び出力信号線への分配の最初のいくつかのステップを示す。
【００３８】
動作に関して数多くの変形が可能である。たとえば、ラッチ間、及びナノワイヤ間からの入力データ値の転送は、データ値が任意の残りのラッチ及びナノワイヤに分配される必要がないことがわかった時点において、全てのラッチ及びナノワイヤにデータ値を分配する前に中断されることがある。言い換えると、その分配動作は、ラッチ及びナノワイヤの第１のサブセットだけにデータを分配するために打ち切られる。代替の実施形態では、逐次的なラッチ間動作によって、入力データ値を全てのナノワイヤに分配してから、分配するための次のデータ値を受信するのではなく、先行するデータ値が依然として分配されている間に、次のデータ値が受信されることができ、複数の受信されたデータ値が異なるナノワイヤに同時に分配される。こうして、たとえば、第２の受信データ値が第２のナノワイヤに分配されるのと同時に、第１の受信データ値が第４のナノワイヤに分配されることができる。一般的に、本発明のナノスケールシフトレジスタは、デマルチプレクサとして用いられるときに、時間／空間トレードオフ、時間／製造コストトレードオフ、及び時間／信頼性トレードオフを提供する。ナノスケールクロスバーマルチプレクサが、１組のナノワイヤに信号を逆多重化するために開発されている。しかしながら、ナノワイヤクロスバーは、著しい量の空間を占有することがあり、製造するのが難しく、コストがかかることがあり、本発明の小さく、簡単に製造されるナノスケールシフトレジスタよりも信頼性が低いことがある。しかしながら、混在スケールクロスバーデマルチプレクサは、１組のナノワイヤの全てのナノワイヤに直ちに信号を分配することができるが、図１２Ａ〜図１２Ｊに関して先に説明されたように動作するナノスケールシフトレジスタは、或る時間にわたって、１つずつナノワイヤに信号を分配する。
【００３９】
任意の概ねパターンのない信号を出力するために用いられるとき、ナノスケールシフトレジスタを使用することは、専用時間／空間トレードオフを表すことがあるが、本発明のナノスケールシフトレジスタが、従来のデマルチプレクサで実現可能な効率よりも高い効率の信号多重化を提供することができる場合がある。たとえば、ナノワイヤクロスバー接合部の状態を変更するために、２つのナノスケールシフトレジスタを用いて、２つの異なる方向ｘ及びｙからナノワイヤクロスバーに信号を入力する場合、及びナノワイヤ接合部の所望の状態が、「１」値及び「０」値のチェッカー盤、又はブロック直交行列、又は他のそのようなパターンのような規則的なパターンを表す場合には、読出し電圧を用いて、ナノスケールレジスタを、ｘ方向及びｙ方向のパターン仕様に基づいてロードすることができ、その後、２つのナノスケールシフトレジスタに同時に書込み電圧を印加することによって、１つのステップにおいて、そのパターンを生成することができる。
【００４０】
本発明のナノスケールシフトレジスタは、大きな１組のナノワイヤ用の信号を、時間的にさらに効率良く分配するために、さらに複雑なシフトレジスタに組み込むことができる。図１３は、１つのそのような逆多重化回路を示す。図１３では、４つのナノスケールデマルチプレクサ１３０２〜１３０５が、共用のラッチ制御線及びゲート信号線１３０６〜１３０９によって互いにリンクされる。入力データ線１３１０は、４つのナノスケールシフトレジスタのそれぞれへの入力に分割される。こうして、所与の時点において、単一のナノスケールシフトレジスタが用いられるときのただ１つのナノワイヤではなく、４つのナノスケールシフトレジスタによって、４つの異なるナノワイヤに入力データ値を分配することができる。こうして、ｎ個のナノスケールシフトレジスタを利用することによって、一般的に、１つのデータ値をｍ個の信号線に分配するための全時間を、ｍからｍ／ｎに短縮することができる。
【００４１】
本発明は特定の実施形態に関して説明されてきたが、本発明をこの実施形態に限定することは意図していない。本発明の精神の中にある変更が当業者には明らかであろう。たとえば、先に説明されたように、本発明の実施形態を表すナノスケールシフトレジスタの種々の実施形態において、多数の異なるタイプのラッチが用いることができる。ナノスケールシフトレジスタにおいて用いられるラッチのタイプによっては、ナノスケールシフトレジスタを初期化し、ラッチ間でデータを転送するために、異なる開信号、読出し信号及び書込み信号をラッチ制御信号線に加えることが必要とされることがある。種々の異なるタイプのＦＥＴゲートを用いることもできる。本発明のナノスケールは、任意の数のナノスケール信号線にデータ値を分配するように製造することができ、それらを組み合わせて、さらに複雑なナノスケール及び混在スケールの論理回路及びデバイスを構成し、これらの回路及びデバイスによって要求されるのに応じて、シフトレジスタ機能を実行することができる。ラッチ制御線及びゲート信号線のいずれか一方又は両方を、マイクロスケール線ではなく、ナノワイヤとして形成することができ、その結果として、純粋にナノスケールシフトレジスタを形成することができる。上記の混在スケールシフトレジスタは、マイクロスケール及びサブマイクロスケールのエレクトロニクス及び回路をナノスケールのエレクトロニクス及び回路に接続する際に特に有用であり、しかし、混在スケールシフトレジスタ及び純粋にナノスケールのシフトレジスタはいずれも、種々の用途及び応用形態を見つけることができる。
【００４２】
本発明を完全に理解してもらうために、これまでの記載は、説明の便宜上、特定の用語を用いてきた。しかしながら、本発明を実施するために、特定の細部が必要でないことは当業者には明らかであろう。本発明の具体的な実施形態のこれまでの説明は、例示及び説明のために提示される。それらの説明は、網羅的であること、又は本発明を開示されているものと全く同じ形態に限定することは意図していない。上記の教示に鑑みて、数多くの変更及び変形が可能であることは明らかである。それらの実施形態は、本発明の原理、及びその実用的な応用形態を最もわかりやすく説明し、それにより、当業者が、考えられる特定の用途に合うように、本発明及び種々の実施形態を様々に変更して最大限利用できるようにするために、図示及び記載される。本発明の範囲は、添付の特許請求の範囲及びその均等物によって定められることを意図している。
【図面の簡単な説明】
【００４３】
【図１Ａ】抵抗性ナノワイヤ接合部の図である。
【図１Ｂ】抵抗性ナノワイヤ接合部の異なる図である。
【図１Ｃ】抵抗性ナノワイヤ接合部の異なる図である。
【図２】ヒステリシスのある抵抗性ナノワイヤ接合部の双安定抵抗状態と、動作制御電圧下での抵抗状態遷移とを示す図である。
【図３Ａ】ヒステリシスのある抵抗性ナノワイヤ接合部内に１ビットのデータを格納することを示す概略図である。
【図３Ｂ】ヒステリシスのある抵抗性ナノワイヤ接合部内に１ビットのデータを格納することを示す概略図である。
【図４】ナノスケールラッチを示す図である。
【図５Ａ】図４に示されるナノスケールラッチの動作を示す図である。
【図５Ｂ】図４に示されるナノスケールラッチの動作を示す図である。
【図５Ｃ】図４に示されるナノスケールラッチの動作を示す図である。
【図５Ｄ】図４に示されるナノスケールラッチの動作を示す図である。
【図５Ｅ】図４に示されるナノスケールラッチの動作を示す図である。
【図６Ａ】第１のナノスケールラッチから第２のナノスケールラッチまでナノワイヤデータバス上でデータ値を転送することを示す図である。
【図６Ｂ】第１のナノスケールラッチから第２のナノスケールラッチまでナノワイヤデータバス上でデータ値を転送することを示す図である。
【図７Ａ】非反転ナノスケールラッチの動作を示す図である。
【図７Ｂ】非反転ナノスケールラッチの動作を示す図である。
【図７Ｃ】非反転ナノスケールラッチの動作を示す図である。
【図８Ａ】非反転ラッチを相互接続するナノワイヤデータバスに沿って、ソースナノスケールラッチからターゲットナノスケールラッチまでデータを転送することを示す図である。
【図８Ｂ】非反転ラッチを相互接続するナノワイヤデータバスに沿って、ソースナノスケールラッチからターゲットナノスケールラッチまでデータを転送することを示す図である。
【図９Ａ】本発明のナノスケールシフトレジスタの実施形態において用いることができる１つのタイプの電界効果トランジスタを示す図である。
【図９Ｂ】本発明のナノスケールシフトレジスタの実施形態において用いることができる１つのタイプの電界効果トランジスタを示す図である。
【図９Ｃ】本発明のナノスケールシフトレジスタの実施形態において用いることができる１つのタイプの電界効果トランジスタを示す図である。
【図１０】本発明の一実施形態を表すナノスケールシフトレジスタを示す図である。
【図１１Ａ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｂ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｃ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｄ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｅ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｆ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｇ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｈ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｉ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｊ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｋ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｌ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｍ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１１Ｎ】上記のナノスケールシフトレジスタを製造するための１つの方法を示す図である。
【図１２Ａ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１２Ｂ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１２Ｃ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１２Ｄ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１２Ｅ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１２Ｆ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１２Ｇ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１２Ｈ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１２Ｉ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１２Ｊ】本発明の記載されるナノスケールシフトレジスタの実施形態の動作を示す図である。
【図１３】本発明の一実施形態を表すマルチナノスケールシフトレジスタ逆多重化回路を示す図である。
【図１Ａ】
2009512966.tif 000003
【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2009512966.tif 000011
【図５Ｃ】
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【図５Ｄ】
2009512966.tif 000013
【図５Ｅ】
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【図６Ａ】
2009512966.tif 000015
【図６Ｂ】
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【図７Ａ】
2009512966.tif 000017
【図７Ｂ】
2009512966.tif 000018
【図７Ｃ】
2009512966.tif 000019
【図８Ａ】
2009512966.tif 000020
【図８Ｂ】
2009512966.tif 000021
【図９Ａ】
2009512966.tif 000022
【図９Ｂ】
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【図９Ｃ】
2009512966.tif 000024
【図１１Ａ】
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【図１１Ｂ】
2009512966.tif 000026
【図１１Ｃ】
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【図１１Ｄ】
2009512966.tif 000028
【図１１Ｆ】
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【図１１Ｈ】
2009512966.tif 000030
【図１１Ｉ】
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【図１１Ｊ】
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【図１１Ｋ】
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【図１１Ｌ】
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【図１１Ｍ】
2009512966.tif 000035
【図１１Ｎ】
2009512966.tif 000036
【図１２Ａ】
2009512966.tif 000037
【図１２Ｂ】
2009512966.tif 000038
【図１２Ｃ】
2009512966.tif 000039
【図１２Ｄ】
2009512966.tif 000040
【図１２Ｅ】
2009512966.tif 000041
【図１２Ｆ】
2009512966.tif 000042
【図１２Ｇ】
2009512966.tif 000043
【図１２Ｈ】
2009512966.tif 000044
【図１２Ｉ】
2009512966.tif 000045
【図１２Ｊ】
2009512966.tif 000046
【図１３】
2009512966.tif 000047
【図１０】
2009512966.tif 000048
【図１１Ｅ】
2009512966.tif 000049
【図１１Ｇ】
2009512966.tif 000050
【国際調査報告】
2009512966.tif 000051
2009512966.tif 000052
2009512966.tif 000053
2009512966.tif 000054