(57)【要約】テスト回路を用いて、集積回路コア又は集積回路コアの外部回路をテストする方法及び装置は、前記テスト回路のパラレル入力端からのテストベクトルをシフトレジスタ回路に沿って通過させる。シフトレジスタ回路は、テストしない１つ以上のコアをバイパスして、前記テストベクトルをテストするコアのコアスキャンチェーンに供給するように構成する。関連するシフトレジスタ回路部分がホールドモードへと駆動するようにバイパスコアを構成し、前記シフトレジスタ回路部分の格納要素の出力端を前記格納要素の入力端に結合させる。本方法は、テストモードでコアをバイパスする場合に、シフトレジスタ段を保持するようにし、これは、シフトレジスタ段に供給されるクロック信号の変化によるエラーをシフトレジスタ段で生じる傾向をなくすことを意味する。
2009512873.tif 000002
【特許請求の範囲】
【請求項１】
集積回路コア又は集積回路コアの外部回路をテストするテスト回路であって、
直列の複数のセルバンクとして配置した複数のセルを有し、テスト信号を通過させるためのシフトレジスタ回路と、
前記シフトレジスタ回路の入力端及び出力端にそれぞれ接続するシリアル入力端及びシリアル出力端と、
前記集積回路コアをテストするためのテスト信号を前記集積回路コアに通過させる複数のパラレル入力端、及び複数のパラレル出力端とを備え、
バイパス用マルチプレクサの第１のバンクは、前記集積回路コアの出力端を前記マルチプレクサの出力端に接続するか、又はパラレル入力端をマルチプレクサの出力端に接続して、前記集積回路コアをバイパスするかのいずれかに制御可能であり、
各セルは、前記テスト回路をテストモードで動作させる場合に、前記セルの格納要素の出力端をセルの格納要素の入力端に結合するホールド入力端を有し、
前記テスト回路は、前記集積回路コアをバイパスし、且つホールド信号を前記ホールド入力端に供給するバイパスモードで動作可能にした、テスト回路。
【請求項２】
前記テスト回路は、更に、
前記集積回路コアの出力端を、前記マルチプレクサを介して前記シフトレジスタ回路のセルのバンクに接続する、コア内部のテストモード、及び、
前記集積回路コアをバイパスし、且つシフトレジスタ回路のセルの前記バンクを直列に接続して前記シリアル入力端をシフトレジスタ回路のセルの第１のバンクに接続する、コア外部のテストモードで動作可能である、請求項１に記載のテスト回路。
【請求項３】
前記テスト回路は、更に、シフトモードでも動作可能である、請求項２に記載のテスト回路。
【請求項４】
前記テスト回路を、前記コア内部テストモード及び前記シフトモードにて、異なる周波数のクロックでクロックする、請求項３に記載のテスト回路。
【請求項５】
前記バイパス用マルチプレクサの出力端は、前記シフトレジスタセルのバンクに接続可能である、請求項１〜４のいずれか一項に記載のテスト回路。
【請求項６】
前記各セルは、シリアルテスト入力端、シリアルテスト出力端、機能入力端、及び機能出力端を有する、請求項１〜５のいずれか一項に記載のテスト回路。
【請求項７】
前記各セルは、
信号を前記集積回路コアに供給する入力セル、及び、
前記集積回路コアから信号を受信する出力セル、
のうちの１つとして構成されている、請求項１〜６のいずれか一項に記載のテスト回路。
【請求項８】
前記マルチプレクサの前記第１のバンクは、バイパス制御ラインによって制御可能にする、請求項１〜７のいずれか一項に記載のテスト回路。
【請求項９】
前記シフトレジスタ回路は、埋め込み式のコアテスト・アーキテクチャ用のラッパーバウンダリレジスタを備える、請求項１〜８のいずれか一項に記載のテスト回路。
【請求項１０】
前記シフトレジスタ回路は、ＩＥＥＥ ＳＴＤ  １５００の埋め込み式のコアテスト・アーキテクチャ用のラッパーバウンダリレジスタを備える、請求項９に記載のテスト回路。
【請求項１１】
前記シフトレジスタ回路のセルの各々は、第１のフリップフロップを備える、請求項１〜１０のいずれか一項に記載のテスト回路。
【請求項１２】
マルチプレクサの第２のバンクは、前記バイパス用マルチプレクサの出力端を、前記シフトレジスタ回路のセルのバンクに並列に接続するか、又は前記シフトレジスタ回路のセルのバンクに直列に接続するかのいずれかに制御可能であり、
前記マルチプレクサの前記第２のバンクの第１のマルチプレクサは、前記マルチプレクサの第１のバンクの第１のマルチプレクサの出力端を、前記シフトレジスタ回路のセルの第１のバンクに接続するか、又は前記シリアル入力端を前記シフトレジスタ回路のセルの前記第１のバンクに接続するかのいずれかを行う、請求項１〜１１のいずれか一項に記載のテスト回路。
【請求項１３】
前記シフトレジスタ回路のセルバンクの最後の出力端は、シリアル出力端を有する、請求項１〜１２のいずれか一項に記載のテスト回路。
【請求項１４】
前記パラレル出力端は、前記セルバンクの各出力端で規定されている、請求項１〜１３のいずれか一項に記載のテスト回路。
【請求項１５】
前記シフトレジスタ回路がラッパーバウンダリレジスタを有する、請求項１〜１４のいずれか一項に記載のテスト回路と、 
ラッパー命令レジスタと、
ラッパーバイパスレジスタとを備える、ＩＥＥＥ ＳＴＤ  １５００ラッパー。
【請求項１６】
回路コアと、請求項１５に記載のＩＥＥＥ ＳＴＤ  １５００ラッパーとを備える集積回路。
【請求項１７】
各々が請求項１５に記載のＩＥＥＥ ＳＴＤ  １５００ラッパーを有する複数の回路コアと、
複数のラップ化したコアを囲む別のラッパーとを備える集積回路。
【請求項１８】
テスト回路を用いて集積回路コア又は集積回路コアの外部回路をテストする方法であって、前記集積回路コアは、前記テスト回路によってラップされる複数の集積回路コアのうちの１つであり、
各集積回路コアに関連付けた部分を有するシフトレジスタ回路に沿って前記テスト回路のパラレル入力端からテストベクトルを通過させる通過ステップであって、前記シフトレジスタ回路の各部分は、テストしない１つ以上の集積回路コアをバイパスし、且つテストする集積回路コアのコアスキャンチェーンに前記テストベクトルを供給するようにする、テストベクトル通過ステップと、
前記関連するシフトレジスタ回路部分をホールドモードに駆動して、前記シフトレジスタ回路部分の格納要素の出力端を前記格納要素の入力端に結合させるように、コアをバイパスさせるステップと、
を含むテスト方法。
【請求項１９】
前記テスト回路は、シフトモードでは、前記シフトレジスタ回路に沿ってデータをシフトするように動作し、テストモードでは、集積回路コア又は外部回路をテストするように動作する、請求項１８に記載のテスト方法。
【請求項２０】
前記テストモードでは、１つ以上の集積回路コアをコア内部のテストモード又はコア外部のテストモードにする、請求項１９に記載のテスト方法。
【請求項２１】
前記テスト回路を、前記テストモード及び前記シフトモードにて、異なる周波数のクロックでクロックする、請求項２０に記載のテスト方法。
【請求項２２】
前記コア内部のテストモードでは、前記集積回路コアの出力端を、前記関連するシフトレジスタ回路部分に接続し、前記コア外部のテストモードでは、前記集積回路コアをバイパスし、且つシリアルテスト入力端を前記関連するシフトレジスタ回路部分に接続する、請求項２０又は２１に記載のテスト方法。
【請求項２３】
前記シフトレジスタ回路は、埋め込み式のコアテスト・アーキテクチャ用のラッパーバウンダリレジスタを備える、請求項１８〜２２のいずれか一項に記載のテスト方法。
【請求項２４】
前記シフトレジスタ回路は、ＩＥＥＥ ＳＴＤ  １５００の埋め込み式のコアテスト・アーキテクチャ用のラッパーバウンダリレジスタを備える、請求項２３に記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体集積回路のテストに関し、特に、コアのテスト方法及び装置に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）のテストのための１つの一般的なテスト技法に、スキャンテスト技法がある。これは、デバイスのクロック速度に依存して、或るテストパターン（“ベクトル”と称される）をデバイスパッケージのピンに入れ、特定時刻に出力応答をモニタすることを本質的に含んでいる。一組のテストベクトルを用いて、テスト下のデバイスの動作を判断することができる。これらのベクトルは、デバイスにおける製造欠陥を検出することができるように設計される。
【０００３】
集積回路で用いられるトランジスタの数が増大するにつれて、集積回路設計を再利用できるようにするのが益々重要になる。設計機能部（“コア”と称される）の再利用に関する１つの重要な課題は、テスト方法をリエンジニアリングすることなく、テストの再利用を設計の再利用と同様に実装するようにして、これらのコアをテストできるようにすることである。多数の機能コアを有するシステムオンチップ（ＳｏＣ）回路をテストする挑戦も増えている。
【０００４】
主としてこうした問題を対処するために、ＩＥＥＥ Ｐ１５００のワーキンググループが結成され、テストの統合及びテストの再利用を促進すべくコアレベルの解決策が開発された。この規格は、現在ＩＥＥＥ ＳＴＤ  １５００として採用されており、コアとコアの外部のロジックとの間のバウンダリを規定する、標準のインタフェースと、一組のルールとを提供している。このバウンダリは、“ラッパー（ｗｒａｐｐｅｒ）”と称され、チップ構体上のシステムの外部に送る必要がある最小信号での、コアの分離テストを可能にする。このラッパーは、コアの機能入力端及び機能出力端の各々に対する、いわゆる“ラッパーセル（ｗｒａｐｐｅｒ  ｃｅｌｌ）”を備える。
【０００５】
図１は、ＩＥＥＥ ＳＴＤ  １５００のラッパーの基本的なレイアウトを示している。コア１は、ラッパー２によって包囲され、ラッパー２は、全ての外部信号とコアとの間のインタフェースとして作用する。ラッパーは、コアの機能入力端（ＦＩ）／出力端（ＦＯ）とラッパーの機能入力端／出力端との間に、ラッパーバウンダリレジスタ（ＷＢＲ）を有する。コア端子は、４として示しており、これらの幾つかは機能入力端で、幾つかが機能出力端である。前記規格は、コア１を単方向端子で規定している。矢印６は、ラッパーバウンダリレジスタが、外部の機能入出力端とコアの機能入出力端との間のインタフェースとして機能することを、概略的に示している。
【０００６】
ラッパーバウンダリレジスタＷＢＲは、各々がコアの個々の機能入力端又は出力端に関連付けられた一連のセル８を備えている。これらのセルは、スキャンチェーン内に構成され、コアの機能入力端の制御に所望されるテストベクトルを供給するか、又はコアの機能出力端に現われる結果をシフトアウトする。従って、ＷＢＲのセルは、選択したテストベクトルをコアの機能入出力端に供給することによって、スキャンテスト技法を本質的に実装している。
【０００７】
ラッパー２は、ラッパーシリアル入力端（ＷＳＩ）とラッパーシリアル出力端（ＷＳＯ）とを有し、これらは、ラッパー命令レジスタ（ＷＩＲ）と称される命令レジスタ、及びラッパーバウンダリレジスタ（ＷＢＲ）と通信する。
【０００８】
ラッパーバウンダリレジスタ（ＷＢＲ）は、機能コアのポート４を制御し、且つ観測する。ＷＢＲのセル８は、ラッパー命令レジスタＷＩＲに供給される命令に応答するように構成され、ラッパー命令レジスタは、本来テスト処理を制御する。
【０００９】
特に、ＷＩＲ及びＷＢＲは、“セレクト（Ｓｅｌｅｃｔ）”、“キャプチャ（Ｃａｐｕｔｕｒｅ）”、“シフト（Ｓｈｉｆｔ）”、及び“アップデート（Ｕｐｄａｔｅ）”のコマンドを示す制御信号に応答して動作するように構成される。
【００１０】
シフトは、ＷＢＲのデータをテスト出力端に近い１つの格納位置に進めさせること（及び、ＷＩＲ又は他のレジスタのデータも進めさせること）である。従って、シフトコマンドは、所望のテストベクトルをＷＢＲセルにロードする。
【００１１】
キャプチャとは、ＷＢＲの機能入出力端に現われるデータをＷＢＲセルに格納することである。
【００１２】
アップデートとは、追加のアップデート用格納要素を用いて、データをＷＢＲセルのシフト用格納要素内に格納することである。
【００１３】
転送とは、データをＷＢＲセルのシフト用格納要素に移動させることである。
【００１４】
図１に示していないが、ラッパーは、ラッパーキャプチャ信号（ＣａｐｔｕｒｅＷＲ）、ラッパーシフト信号（ＳｈｉｆｔＷＲ）、及びアップデートラッパー信号（ＵｐｄａｔｅＷＲ）の形態で信号を受信する。更に、ラッパーは、ラッパークロック信号（ＷＲＣＫ）、ラッパーリセット信号（ＷＲＳＴＮ）、及び命令レジスタ選択信号（ＳｅｌｅｃｔＷＩＲ）によって制御される。
【００１５】
ラッパー命令レジスタ（ＷＩＲ）は、ラッパーを、ＷＩＲにシフトされた命令によって決定される所望の動作モードに設定するのに用いられる。この命令は、何十又は何百ものビット長とすることができ、且つ異なるテスト及び診断動作モードを規定することができる。 ＷＩＲの追加回路（図示せず）を用いて、ロードされるＷＩＲ命令を解釈して、コアとの相互作用を制御する適切な制御信号をＷＢＲに供給することができる。
【００１６】
ラッパーは、命令データのローディング用と同じシリアル入力を、ＷＢＲセルにシフトするべきシリアルテストベクトルのローディング用に使用し、ＳｅｌｅｃｔＷＩＲ信号は、どの動作モードを使用するかを決定する。
【００１７】
従って、ＷＩＲは、ロードした命令をデコードしてから、ラッパーバウンダリレジスタＷＢＲを制御して特定の制御を行う。ＷＩＲ回路は、上述したように、ＣａｐｔｕｒｅＷＲ，ＳｈｉｆｔＷＲ，ＵｐｄａｔｅＷＲ，クロック信号ＷＲＣＫ，リセット信号ＷＲＳＴＮ信号，及びＳｅｌｅｃｔＷＩＲ信号を受信する。
【００１８】
ラッパー命令レジスタは、ラッパーバイパスレジスタ（ＷＢＹ）を制御することもでき、ラッパーバイパスレジスタ（ＷＢＹ）は、コアとの相互作用なく、ラッパーシリアル入力（ＷＳＩ）をラッパーシリアル出力（ＷＳＯ）に通すように動作可能である。これは、ＷＩＲ命令に応答して行う。更に、外部テストをＷＩＲによって制御して、コアを外部のから制御し、且つ観測しうるようにすることができ、このテストは、ラッパーバウンダリレジスタＷＢＲをラッパーシリアル入出力端（ＷＳＩ及びＷＳＯ）に接続することを含む。これは、カスタマの特定のデータをＷＢＲセルにローディングすることを可能にする。
【００１９】
ラッパー命令レジスタは、ラッパーシリアル制御（ＷＳＣ）入力端から制御入力を受信する。この入力端は、シリアルポートからの端子である。ラッパーは、パラレルポートを有することもでき、これは、パラレル入力ポートＰＩ及びパラレル出力ポートＰＯとして図１に示してある。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、特に、ラッパーによって囲まれた多数のコアのテストに関する。 
【００２１】
この場合、テスト信号用の経路を多数のコア間に設けて、選択した１つ以上のコアを、テスト信号経路を使用することでテストできるようにする必要がある。１つの特定のコアをテストすべき場合には、他のコアをバイパスして、テストベクトルを所望のコアに送ることができるようにする必要がある。これを達成する１つの方法は、異なるラッパー用のスキャンチェーンを共に直列に結合することである。テストが不要なコアに対しては、例えば単一シフトレジスタのバイパス素子を用いて、内部のコアスキャンチェーンの周りをバイパスさせる。
【００２２】
このやり方では、バイパス経路は、シフトサイクルの間だけアクティブにする。典型的には、テストするコアに対してノーマルモードのテストを行った後にだけ、新たなテストベクトルをコアスキャンチェーンにロードする。これは、バイパスしたコアの数に対応するクロックサイクル数の遅延が各テストに導入されることを意味している。
【００２３】
この遅延は、シフト及びノーマルテストモードのサイクルの間にバイパス経路をアクティブにすることによって、テストの間、データをバイパス経路を経てシフトできるようにして減少させることができる。これには、パイプラインをより連続したものにする。
【００２４】
これらのやり方は、パイプラインのデータを無効しうるクロック問題に悩まされることになる。この問題は、内部チップに生成する位相ロックループのクロックとテストコントローラの外部クロックとの切り換え時に生じうる。このクロック信号間の切り換えは、ノーマルモードのテストサイクルを行うとき、即ちロードしたテストベクトルに対するコア応答のテスト時に起こる。ノーマルテストモードは、高周波で位相ロックループのクロック信号を使用するが、パイプラインに沿うデータのシフティングは、外部テストコントローラのクロックを使用する。
【００２５】
高速クロックを使用する場合には、このクロック信号を他のコアのクロック入力端に結合することができる。これは、コアの物理的なアーキテクチャに依存する。コア設計に不必要な制約を課さないラッパー設計を提供するためには、ラッパーが高周波のテストクロック信号を他のコアのラッパーのクロック入力端に結合させることができるようにする必要がある。
【００２６】
各コアは、多数のクロックドメインを有することもでき、これらのコアは極めて遅い外部基準信号からオンチップクロックを発生しているコアと一緒に、テストスキャンのクロッキングよりもはるかに高いレートで内部的に動作することができる。これらの高周波クロック、及びクロッキング信号の不連続な性質は、（クロック間での切り換えがあるので）パイプラインのデータを無効にしうる。
【課題を解決するための手段】
【００２７】
本発明によるテスト回路は、集積回路コア又は集積回路コアの外部回路をテストするテスト回路であって、
直列の複数のセルバンクとして配置した複数のセルを有し、テスト信号を通過させるためのシフトレジスタ回路と、
前記シフトレジスタ回路の入力端及び出力端にそれぞれ接続するシリアル入力端及びシリアル出力端と、
前記集積回路コアをテストするためのテスト信号を前記集積回路コアに通過させる複数のパラレル入力端、及び複数のパラレル出力端とを備え、
バイパス用マルチプレクサの第１のバンクは、前記集積回路コアの出力端を前記マルチプレクサの出力端に接続するか、又はパラレル入力端をマルチプレクサ出力端に接続して、前記集積回路コアをバイパスするかのいずれかに制御可能であり、
各セルは、前記テスト回路をテストモードで動作させる場合に、前記セルの格納要素の出力端をセルの格納要素の入力端に結合するホールド入力端を有し、
前記テスト回路は、前記集積回路コアをバイパスし、且つホールド信号を前記ホールド入力端に供給するバイパスモードで動作可能である。
【００２８】
この構成は、パラレルインタフェースの一部としてのバイパス機構を提供し、これは、パラレル入力をテストするべきコアに通すか、又は前記コアをバイパスさせる。テスト回路は、集積回路コアをバイパスするバイパスモードで動作させることができ、この間には、テストするコアからの高周波のテストクロックによってＷＢＲセルのデータが壊されないように、ホールド信号を供給する。
【００２９】
テスト回路は、シフトモード及びテストモードで動作可能にするのが好適であり、テストモード及びシフトモードにて異なる周波数のクロックでテスト回路をクロックすることができる。テストモードでは、シフトレジスタに沿うデータのシフティングを無能化させ、高めのクロック周波数を用いるようにする。ホールド機能は、シフトレジスタ回路に格納されるデータを安定に保つようにする。
【００３０】
多数のテスト回路を一緒に接続する場合、このアーキテクチャにより、１つのコアの内部コア・テストとＷＢＲセルのチェーンに沿うデータの通過とに対して、異なるクロックドメインの使用を容認することができる。１つのコアをテストしている間は、バイパスモードにある他のテスト回路にホールド機能を導入して、１つのコアの高速なテストが、別のテスト回路のシフトレジスタ回路に格納されたデータに影響を及ぼさないようにする。
【００３１】
各セルは、シリアルテスト入力端、シリアルテスト出力端、機能入力端、及び機能出力端を有することができる。
【００３２】
各セルは、信号をコアに供給する入力セル、及びコアから信号を受信する出力セルの１つとして構成するのが好適である。
【００３３】
マルチプレクサの第１のバンクは、バイパス制御ラインによって制御するのが好適である。
【００３４】
シフトレジスタ回路は、埋め込み式コアテスト・アーキテクチャ用のラッパーバウンダリレジスタ、例えば、ＩＥＥＥ ＳＴＤ  １５００の埋め込み式コアテスト・アーキテクチャ用のラッパーバウンダリレジスタを備えることができる。
【００３５】
バイパス用マルチプレクサの出力端をシフトレジスタのセルバンクに並列に接続するか、又はセルバンクに直列に接続するかを制御しうるマルチプレクサの第２のバンクを設けることができ、マルチプレクサの第２のバンクの第１のマルチプレクサは、マルチプレクサの第１のバンクの第１のマルチプレクサの出力端をセルの第１のバンクに接続するか、又はシリアル入力端をセルの第１のバンクに接続する。従って、マルチプレクサの第２のバンクは、シリアル入力端を第１のセルに接続することができるとともに、各セルを直列に接続して、シリアルスキャンチェーンのシフトレジスタとすることができる。この場合、最終セルバンクの出力端は、シリアル出力端を構成する。
【００３６】
パラレル出力端は、セルバンクの各出力端に規定するのが好適である。従って、パラレルインタフェースは、セルのバンクを介して接続するが、シリアルインタフェースは、全てのセルを経て直列に接続する。
【００３７】
本発明の構成は、３つのモードで動作させることができる。
コア内部のテストモードでは、集積回路コアの出力端を、マルチプレクサの第１及び第２バンクのマルチプレクサを介してシフトレジスタのセルのバンクに接続する。
コア外部テストモードでは、集積回路コアをバイパスし、且つシフトレジスタのセルのバンクを直列に接続して、シリアル入力端をシフトレジスタのセルの第１バンクに接続する。
バイパスモードでは、集積回路コアをバイパスし、且つホールド信号をホールド入力端に供給する。
【００３８】
本発明は、
前記シフトレジスタ回路がラッパーバウンダリレジスタを有する、本発明のテスト回路と、
ラッパー命令レジスタと、
ラッパーバイパスレジスタとを備える、ＩＥＥＥ ＳＴＤ  １５００ラッパーも提供する。
【００３９】
集積回路は、各々が本発明のＩＥＥＥ ＳＴＤ  １５００ラッパーを有する１つ以上の回路コアを備える。
【００４０】
また、本発明は、テスト回路を用いて集積回路コア又は集積回路コアの外部回路をテストする方法であって、前記集積回路コアは、前記テスト回路によってラップされる複数の集積回路コアのうちの１つであり、
各集積回路コアに関連付けた部分を有するシフトレジスタ回路に沿って前記テスト回路のパラレル入力端からテストベクトルを通過させる通過ステップであって、前記シフトレジスタ回路の各部分は、テストしない１つ以上の集積回路コアをバイパスし、且つテストする集積回路コアのコアスキャンチェーンに前記テストベクトルを供給するようにする、テストベクトル通過ステップと、
前記関連するシフトレジスタ回路部分をホールドモードに駆動して、前記シフトレジスタ回路部分の格納要素の出力端を前記格納要素の入力端に結合させるように、コアをバイパスさせるステップと、
を含むテスト方法も提供する。
【００４１】
本方法は、コアをバイパスする場合に、シフトレジスタ段をホールドするようにし、これは、シフトレジスタ段に供給されるクロック信号の変化によってシフトレジスタ段でエラーが生じる傾向をなくすことを意味する。
【００４２】
テスト回路は、データをシフトレジスタ回路に沿ってシフトするシフトモード、及びコア又は外部回路のテストを行うテストモードで動作させることができる。
【００４３】
テストモードでは、１つ以上のコアをコア内部又はコア外部のテストモードにする。 テストモード及びシフトモードにて異なる周波数のクロックでテスト回路をクロックすることができ、本方法は、クロッキング信号のこれらの変化を容認する。
【００４４】
コア内部のテストモードでは、集積回路コアの出力端を、関連するシフトレジスタ回路部分に接続するのが好適であり、コア外部のテストモードでは、集積回路コアをバイパスし、且つシリアルテスト入力端を関連するシフトレジスタ回路部分に接続するようにする。
【００４５】
以下、図面を参照して本発明の実施例を詳細に説明する。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の例として、パラレルラッパーポートからパラレルデータの受信を支援するように、ＷＢＲセルをパラレルバンクに配置したラッパーアーキテクチャを説明する。バイパス用マルチプレクサの第１のバンクは、パラレル入力がＷＢＲセルのバンクに直接通過するようにコアのバイパスを実現するのに用いられる。このバイパスの間、ＷＢＲセルは、ホールドモードにあり、これは、このアーキテクチャが内部コアのテスト用、及びＷＢＲセルのチェーンに沿うデータの通過用に、異なるクロックドメインの使用を容認可能にする。
【００４７】
本発明を更に詳細に説明する前に、ラッパー構造及びその動作のより詳細な概要を説明する。
【００４８】
上述したように、ラッパーバウンダリレジスタは、複数のセルとして形成され、図２は、図１に示すセル８の１つに対応する、このようなセル２０の１つの例を示している。
【００４９】
このセルは、入力セルとして、又は出力セルとして構成することができる。入力セルの場合、ホールド用入出力（ｈｏｌｄ＿ｉｎｐｕｔｓ/ｏｕｔｐｕｔｓ）信号は、“ｈｏｌｄ＿ｉｎｐｕｔｓ”であり、出力セルの場合、ホールド用入出力（ｈｏｌｄ＿ｉｎｐｕｔｓ/ｏｕｔｐｕｔｓ）信号は、“ｈｏｌｄ＿ｏｕｔｐｕｔｓ”である。
【００５０】
これらのホールド信号はＷＢＲセルを制御し、ホールド信号は静的であり、コア内部（内部向け）テストとコア相互接続（外部向け）テストとの選択をする。ホールド信号は、ＷＩＲ命令の解釈に応答して発生され、且つ選択したテスト（又は、診断又はアプリケーション）モードに依存して制御される。アプリケーションモードは、本来ラッパーを無能化して、コアの通常の機能性を許容することを含む。
【００５１】
セル２０は、セルテスト入力“ｃｔｉ”であるシリアル入力“ｓｉ”を受信する。このシリアル入力は、シフトイネーブル制御ライン“ｓｅ”がハイのときに、フリップフロップ２２によってセルテスト出力“ｃｔｏ”となるシリアル出力端“ｓｏ”にクロックされる。シフトイネーブル制御信号は、マルチプレクサ２３を制御する。従って、シフトイネーブル制御ラインは、スキャンチェーンに沿う信号のシフティングを制御する。シフトイネーブル制御ライン“ｓｅ”は、コマンド“ｓｈｉｆｔＷＲ”に関連付けられていることに留意する。 
【００５２】
入力セルの場合、信号をコアに供給するために、制御ライン“ｈｏｌｄ＿ｉｎｐｕｔｓ”におけるハイのホールド信号に応答して、フリップフロップ２２の出力は、マルチプレクサ２４を介してセルの機能出力端“ｃｆｏ”へと供給される。また、この信号は、マルチプレクサ２３にもフィードバックされ、且つシフトイネーブル制御ラインのローの信号でフリップフロップ２２に供給され、セルの機能出力端を安定に維持する。従って、フリップフロップに格納されるセルテスト入力信号は、セルのテスト出力端に保持される。入力セルは、コアに対する外部環境を観測し、これをシリアル出力端に送ることもできる。
【００５３】
出力セルの場合、セルの機能入力端でコアから信号を受信することができ、ローのｈｏｌｄ＿ｏｕｔｐｕｔｓ信号で、コアからの信号を（ローのシフトイネーブル制御ラインで）シリアル出力端に送ることができる。同様に、セルテスト入力をセルの機能出力端に送ることができる。
【００５４】
入力セルは、テスト信号をコアに供給することができ、出力セルは、コアから応答を受信することができ、且つ外部向けテスト信号をコアの外部回路に供給することもできることは明らかである。これらの機能は、ホールド信号の値によって制御することができ、これらの機能によって、ＷＢＲの動作を制御する。
【００５５】
図３は、図２の多数のセル２０を直列に接続してＷＢＲを規定する構成を示しており、図３は、Ｎ個のセル（番号０〜Ｎ−１）から形成されるものとして示している。これらのセルの幾つかは、（コアの入力端子に対する）入力セルとして構成し、他のセルは、（コアの出力端子に対する）出力セルとして構成している。従って、図３は、図１に示したＷＢＲの全てを表している。
【００５６】
図４は、ＷＩＲ用の構築ブロックを成す、命令レジスタブロックの１つの実装法を示している。
【００５７】
図４には、ラッパー命令レジスタの“キャプチャ”、“シフト”及び“アップデート”信号、並びにクロック“ｗｒｃｋ”及びリセット“ｗｒｓｔｎ”信号を示してある。
【００５８】
シリアル入力“ｓｉ”は、シフト信号によって制御されるマルチプレクサ３０の“１”の入力端に供給される。シフト信号がハイである場合、このシリアル入力は第１のフリップフロップ３２に供給され、このフリップフロップは、入力信号をシリアル出力端“ｓｏ”へとクロックする。これは、シリアルチェーン動作をもたらす。
【００５９】
このシリアル出力は、キャプチャ機能を実装する第２のマルチプレクサ３４にもフィードバックされる。キャプチャコマンドがなければ、この出力は、マルチプレクサ３０の“０”入力端に供給される。これは、マルチプレクサ３０に対する入力を次のシリアル入力値と取り替える次のハイのシフト信号がくるまで、この出力を安定に維持する。
【００６０】
シリアル出力は、第３のマルチプレクサ３６にも供給され、このマルチプレクサは、ハイのアップデート信号に応答して、この出力を第２のフリップフロップ３８に通す。アップデート信号の後、フリップフロップ３８の出力は、マルチプレクサ３６の“０”入力端にフィードバックされるので、安定化する。従って、アップデート作用の後、フリップフロップ３８の出力は、安定化し、且つその値をフリップフロップ３２に格納する。これは、ラッパー命令レジスタ（ＷＩＲ）出力を規定する。
【００６１】
リセット信号は、ＷＩＲ出力をリセットし、また、アプリケーションモードもリセット動作モードの間に実装する（ラッパーを事実上、無能化する）。
【００６２】
図４に示す回路の機能性によって、
シフト信号を用い、且つフリップフロップ３２を介して、シリアル入力をシリアル出力端にシフトすることと、
“外部”信号をフリップフロップ３２にロードし、次にフリップフロップ３８又はシリアル出力端に送ることができるようにすること、
とを選択可能である。
【００６３】
図４では、フリップフロップ３２は、シリアル命令レジスタの一部を形成し、フリップフロップ３８は、パラレルアップデートレジスタの一部を形成する。シリアル動作とは無関係に、データを並列にアップデートレジスタにロードすることができる。従って、テストモード条件はパラレルアップデートレジスタに格納することができ、一方、新たな組のテストモード条件（即ち、命令）は、シリアルシフトレジスタにロードすることができる。
【００６４】
図４の回路は、追加のテスト機能性を有し、このためにＷＩＲ出力は、インバータ４０を介してマルチプレクサ３４の“１”入力端にもフィードバックさせる。
【００６５】
この図４の回路は、内部テスト制御としてキャプチャ信号を用いる。キャプチャ信号がハイに向かうときに、ＷＩＲ出力の反転値が、マルチプレクサ３０に供給され、次いでシフト信号入力がない場合にフリップフロップ３２に供給される。従って、この反転したＷＩＲ出力は、アップデート制御信号を用いてＷＩＲ出力端への構成を経て伝えるように制御することができる。
【００６６】
図４は、ラッパー命令レジスタを形成する１つの構築ブロックを示し、図５は、図４の構築ブロックを用いて形成されるラッパー命令レジスタを示している。
【００６７】
図５に示すように、ＷＩＲは、図４の要素の直列チェーンを備え、１つの要素のシリアル出力端を次の要素のシリアル入力端に接続している。全てのユニットは、同じクロック、キャプチャ、シフト、アップデート、及びリセット信号を共有する。
【００６８】
このレジスタは、ＷＩＲシリアル入力（“ｓｉ”）ポートを用いてデータをシリアルローディングし、且つテスト下のコアに供給すべきテストベクトルを含むことができるＷＩＲ出力をパラレルに供給する。
【００６９】
しかしながら、このアーキテクチャは、特にシリアルフリップフロップ、及びキャプチャ及びシフトの各マルチプレクサを経る１及び０の伝搬と、アップデートフリップフロップ及びアップデートマルチプレクサを経る１及び０の伝搬とをモニタするために、ラッパー命令レジスタをテストすることもできる。ＷＩＲスライス間の直列スキャンチェーン接続を経る１及び０の伝搬も、シリアル出力を用いてモニタすることもできる。
【００７０】
前述したように、ＷＢＲセルは、内部向けテスト及び外部向けテストを（ホールド信号を用いて）実行するように制御される。効率的にコアベースのテストを行うためには、多数のスキャンチェーン構成とすることが、コア内部のテスト及びコア外部のテストを効率的に支援するのに必要である。
【００７１】
例えば、多数のコアを大きめのラッパー内に収容させることができ、コアのサブセットをテストできるようにするのが望ましい。これらの多数のコア用のテストチェーンをパイプライン化して、連続するトランスポートメカニズムを規定する場合には、パイプラインのデータを無効にしうるクロッキング問題が生じうる。この問題は、チップ内部に生成する位相ロックループのクロックと外部クロックとの切り換え時に生じうる。
【００７２】
図６は、本発明の構成を示している。
【００７３】
図６の構成は、バイパス機構を実装するようにパラレルのラッパー入力を用いる。これは、シリアルのＷＢＹレジスタを用いることなく、且つ実質上追加のハードウェアも用いることなく、パラレルのバイパスを実装することができる。例えば、追加のシリアルなスキャン要素の使用を避けることができる。
【００７４】
図６には、ｎ＋１個のパラレルのラッパー入力ｗｐｉ[０]〜ｗｐｉ[ｎ]を示してある。この個数は、ＷＢＲセルの個数より少ないため、各パラレル入力は、データをＷＢＲセルのサブセットに供給する必要がある。ＷＢＲセグメントと称する各ブロック６０は、ＷＢＲセルのサブチェーンである。
【００７５】
ＷＢＲは、前述したように、外部テストモード“ｅｘｔｅｓｔ”で用いることができ、図６は、如何にしてこれを実行するかを示している。このモードは、ラッパーのシリアル入出力端間にＷＢＲを接続する。図６では、マルチプレクサ６２のバンクを、“ｗｓ＿ｅｘｔｅｓｔ”（ラッパーのシリアル外部テスト）信号によって制御する。この信号がハイレベルの場合は、第１のマルチプレクサ６２ａを制御して、シリアル入力端ｗｂｒ＿ｓｉをＷＢＲセルの第１のサブセットの開始端に結合し、且つＷＢＲセルのサブセット６０を共に直列に結合して、直列の全てのＷＢＲセルを介してシリアル入力端ｗｂｒ＿ｓｉからシリアル出力端ｗｂｒ＿ｓｏまでが接続されるようにする。
【００７６】
パラレル動作モードを実行するためには、外部テスト信号“ｗｓ＿ｅｘｔｅｓｔ”は、ローにする必要がある。ラッパーに対するパラレル入力ｗｐｉ[０]〜ｗｐｉ[ｎ]は、コアスキャンチェーン６４（これは、ラップ化したコアの内部スキャンチェーンである）に通過させるか、又はこのコアをバイパスさせることができる。
【００７７】
コアをテストする場合には、内部バイパス（ｉｎｔｅｒｎａｌ＿ｂｙｐａｓｓ）信号をローにし、パラレル入力を各パラレル入力端に割り当てられたコアスキャンチェーンの各部分に供給する。コアスキャンチェーンの部分からの結果出力は、ｉｎｔｅｒｎａｌ＿ｂｙｐａｓｓ信号によって制御される第２のマルチプレクサ６６のバンク、及びマルチプレクサ６２の第１のバンクを経て、ＷＢＲセグメント６０に送られる。コアに対するテスト情報を供給する、この結果出力は、ＷＢＲセグメントを経てパラレル出力端ｗｐｏ[０]〜ｗｐｏ[ｎ]に送出される。
【００７８】
コアスキャンチェーン部分６４及びＷＢＲセグメント６０を通る信号の伝播は、シフトイネーブル信号“ｓｅ”で制御される。
【００７９】
バイパスモードでは、マルチプレクサ６６のバンクを制御して、パラレル入力ｗｐｉ[０]〜ｗｐｉ[ｎ]をＷＢＲセグメントに直接供給し、コアスキャンチェーンをバイパスさせる。
【００８０】
上に概略説明したように、（例えば、隣接コアの）ＷＢＲセルのデータは、内部テストの間に、クロッキング信号の変化により壊れうる。
【００８１】
パイプライン（ＷＢＲセルのチェーン）における他のデータを壊しうるクロッキング問題を克服するために、ノーマルテストモードの間には、データをパイプラインに保持する。
【００８２】
ノーマルテストモードの期間中は、シフトイネーブル信号をローにする。ハイのホールド信号を供給することによって、ＷＢＲセルをホールドモードにして、全ての外部の影響からＷＢＲセルのフリップフロップを事実上分離して、フィードバック制御経路によってＷＢＲパイプラインのデータを保有させ、クロッキング問題によって生じるエラーへの耐性を持たせるようにする。
【００８３】
所要のホールド信号は、適切なＷＩＲ命令に応答してＷＩＲによって制御される。
【００８４】
図６の多数の構成は、共に直列接続することができ、この配置構成は、直列配置内の１つのコアのテストを、隣接コアにおけるデータを損失するリスクなく行うことができる。特に、１つのコア用のホールド信号を用いて、ＷＢＲセグメント内のＷＢＲデータを変化しないように保つことができる。
【００８５】
図６に示すアーキテクチャは、以下のように、多くのテストモードで使用することができる。
【００８６】
コア内部のテストは、ローのバイパス信号を有し、パラレルポートに供給されるテストベクトルを、コアスキャンチェーンに送ることができるようにする。このモードの場合、ＷＢＲの入力セル（図２参照）は、これらのセルに供給するセルテスト入力（テストベクトル）が、セルの機能出力端に接続するコア入力ポートに供給されるように維持する（ｈｏｌｄ＿ｉｎｐｕｔｓは１）。
【００８７】
この場合の出力セルは、セルの機能入力端“ｃｆｉ”にて受信されるコア応答が、セルのフリップフロップを避けてシリアル出力端に送られるようにはならない。
【００８８】
コア相互接続（外部）テストは、ハイのバイパス信号を有し、パラレルポートに供給されるテストベクトルは、コアスキャンチェーンをバイパスして、ＷＢＲセグメントに直接供給することができるようにする。このモードの場合、ＷＢＲの入力セル（図２参照）は、これらの入力セルが、各セルの機能入力端で外部回路から受信した信号をシリアル出力端に送るようにはならない（ｈｏｌｄ＿ｉｎｐｕｔｓは０）。
【００８９】
この場合の出力セルは、（セルの機能入力端に接続される）コアが分離されるようにし（ｈｏｌｄ＿ｏｕｔｐｕｔｓ＝１）、セルテスト入力（テストベクトル）は、外部回路に接続されるセルの機能出力端に供給される。
【００９０】
コアバイパスモードでは、ハイのバイパス信号を有し、パラレルポートに供給されるテストベクトルは、コアスキャンチェーンをバイパスして、ＷＢＲセグメントに直接供給することができるようにする。
【００９１】
このコアバイパスモードの場合、ＷＢＲの入力セル及び出力セルが保持される（ｈｏｌｄ＿ｉｎｐｕｔｓ及びｈｏｌｄ＿ｏｕｔｐｕｔｓが１）。出力セルはコア出力端を分離し、入力セルは、セルの機能入力端を分離させているので、外部回路がフリップフロップのデータを変更するのを防ぐことになる。ホールド信号の入力は、セル内にフィードバック経路を導入し、この経路はシフトイネーブル信号“ｓｅ”がローの状態で、ＷＢＲセルのフリップフロップの内容を静的に保持し、且つクロッキング周波数の変化及び不規則性に対して耐性を持つ。このモードは、パイプラインからコアスキャンチェーンも分離する。
【００９２】
シフトイネーブル信号がハイである場合、ＷＢＲのセルチェーンに沿うデータのシリアルなシフティングに対して、ホールド入力信号及びホールド出力信号はハイに留まり、これは、シリアル入力端からシリアル出力端までのデータの正しいシリアルな通過を妨げなくする。
【００９３】
上述したアーキテクチャは、ラッパーチェーンセグメントを連続的にシフトさせて、連続シフト要素が追加されても遅延が全く導入されないようにすることができ、また、多数のラッパー配列内の他のコアのコア・テストの間、ＷＢＲのセル・データを確実に格納することができる。
【００９４】
このアーキテクチャは、ノーマルテストモードサイクルの間の高周波及び／又は不連続なクロックに対してロバストなパイプライン実装をもたらすことは明らかである。また、このアーキテクチャは、追加の連続要素を必要とせずに、効率的な相互接続テストを可能にする。
【００９５】
低周波のテスタークロックを用いる場合には、（例えば、数ＭＨｚ又は数十ＭＨｚの）データがＷＢＲのセルパイプラインでシフトされる。この場合のパイプラインは、ノーマルモードのテストサイクルの間に、そのデータを高周波 （例えば、数１０ＭＨｚ又は数百ＭＨｚ）に保持する。
【００９６】
従って、このアーキテクチャは、テストスケジュールの計算に必要とされる、予測可能なパイプラインの動作を提供する。
【００９７】
ＩＥＥＥ ＳＴＤ  １５００のラッパーキテクチャを参照して本発明を説明した。しかしながら、本発明は、より一般的に、パラレル及びシリアルの入力端が与えられるコア・テスト用アーキテクチャに使用されるレジスタに適用可能である。
【００９８】
用語「マルチプレクサ」を上述で用いたが、これは、特に、多くの入力端のうちの１つを１つ以上の出力端に送るための可制御のスイッチングデバイスとして解釈されることを単に意図したものである。
【００９９】
他の様々な変形は当業者に明らかである。
【図面の簡単な説明】
【０１００】
【図１】集積回路コア用の既知のテスト回路ラッパーを示す図である。
【図２】図１における回路の１つのラッパーバウンダリセルをより詳細に示す図である。
【図３】図１における回路のラッパーバウンダリレジスタを示す図である。
【図４】図１におけるラッパー命令レジスタ用の１つの可能なスライス構成を示す図である。
【図５】図４におけるスライスを用いて形成したラッパー命令レジスタを示す図である。
【図６】本発明のラッパーバウンダリレジスタ用の構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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