(57)【要約】  半導体素子は、基板上に形成された炭化珪素を含む半導体層１０と、半導体層１０の表面に形成された第１導電型半導体領域１５と、半導体層表面１０ｓにおいて、第１導電型半導体領域１５を包囲する第２導電型半導体領域１４と、第１導電型半導体領域１５および第２導電型半導体領域１４に接触する導電面１９ｓを有する導電体１９とを備え、半導体層表面１０ｓにおいて、第１導電型半導体領域１５は、第１の軸ｉに沿って延びる少なくとも１つの第１の帯状部分６０、６１を有しており、第１導電型半導体領域１５の第１の軸ｉに沿った幅Ｃ１は、導電面１９ｓの第１の軸ｉに沿った幅Ａ１よりも大きく、導電面１９ｓの輪郭は、少なくとも１つの第１の帯状部分６０、６１を横切っている。
2010004715.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された半導体層と、
前記半導体層の表面に形成された第１導電型半導体領域と、
前記半導体層の前記表面において、前記第１導電型半導体領域を包囲する第２導電型半導体領域と、
前記第１導電型半導体領域および第２導電型半導体領域に接触する導電面を有する導電体と
を備えた半導体素子であって、
前記半導体層は炭化珪素を含み、
前記半導体層の前記表面において、
前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分を有しており、
前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、
前記導電面の輪郭は、前記少なくとも１つの第１の帯状部分を横切っている半導体素子。
【請求項２】
前記半導体層の前記表面において、
前記第１導電型半導体領域は、前記第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分をさらに含み、
前記第１導電型半導体領域の前記第２の軸に沿った幅は、前記導電面の前記第２の軸に沿った幅よりも大きく、
前記導電面の輪郭は、前記少なくとも１つの第２の帯状部分を横切っている請求項１に記載の半導体素子。
【請求項３】
前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の軸に沿って互いに反対方向に延びる１対の第１の帯状部分と、前記第２の軸に沿って互いに反対方向に延びる１対の第２の帯状部分とを有している請求項２に記載の半導体素子。
【請求項４】
前記導電面は、前記第１の軸に平行な辺および前記第２の軸に平行な辺を有する多角形の形状を有している請求項３に記載の半導体素子。
【請求項５】
前記導電面は、前記第１の軸に平行な対角線および前記第２の軸に平行な対角線を有する多角形の形状を有している請求項３に記載の半導体素子。
【請求項６】
前記半導体層の前記表面において、前記第２導電型半導体領域は多角形の形状を有し、前記第１の軸および前記第２の軸は、それぞれ、前記第２導電型半導体領域の多角形の重心と頂点とを結ぶ線の少なくとも１つと平行である請求項３から５のいずれかに記載の半導体素子。
【請求項７】
前記多角形は四角形である請求項３から６のいずれかに記載の半導体素子。
【請求項８】
前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の帯状部分および前記第２の帯状部分に接続された主部をさらに有している請求項２から７のいずれかに記載の半導体素子。
【請求項９】
前記半導体層の前記表面において、前記第１導電型半導体領域は点対称形状を有する請求項１から８のいずれかに記載の半導体素子。
【請求項１０】
前記第１の帯状部分の前記第１の軸に垂直な方向の幅は、前記第１の軸に沿って略同一である請求項１から９のいずれかに記載の半導体素子。
【請求項１１】
前記第１の帯状部分の前記第１の軸に沿った長さは、１μｍ以上である請求項１から１０のいずれかに記載の半導体素子。
【請求項１２】
前記基板はオフカット基板であり、前記第１の軸は前記基板のオフカット方向と平行である請求項１から１１のいずれかに記載の半導体素子。
【請求項１３】
前記第１導電型半導体領域に電気的に接続され、かつ、前記半導体層の表面において前記第２導電型半導体領域を包囲する第１導電型ウェル領域と、
前記半導体層の一部を覆うゲート絶縁膜と、
前記ゲート絶縁膜によって前記半導体層から絶縁されたゲート電極と、
前記基板の裏面に形成されたドレイン電極と
をさらに備える請求項１から１２のいずれかに記載の半導体素子。
【請求項１４】
第１の注入マスクを用いて、炭化珪素を含む半導体層に対して第１導電型の不純物を注入することにより、前記半導体層の表面に第１導電型半導体領域を形成する工程（ａ）と、
第２の注入マスクを用いて、前記半導体層に対して第２導電型の不純物を注入することにより、前記半導体層の表面に第２導電型半導体領域を形成する工程（ｂ）と、
導電面を有する導電体を設ける工程（ｃ）と
を含み、
前記工程（ａ）および（ｂ）では、前記半導体層の前記表面において、前記第１導電型半導体領域を包囲するように前記第２導電型半導体領域を形成し、
前記工程（ｃ）は、前記導電面が前記第１導電型半導体領域および前記第２導電型半導体領域に接触するように、前記導電面と前記第１導電型半導体領域との間の位置合わせを行う工程を含んでおり、
前記半導体層の前記表面において、
前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分を有しており、
前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、
前記導電面の輪郭は、前記第１の帯状部分を横切っている半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関する。特に、高耐圧、大電流用に使用される、炭化硅素からなるパワー半導体デバイスに関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。【０００３】
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子はＭＯＳＦＥＴである。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。【０００４】
ＳｉＣを用いたスイッチング素子の構造は、例えば特許文献１や非特許文献１に提案されている。以下、図面を参照しながら、これらの文献に提案された縦型ＭＯＳＦＥＴの構造を説明する。【０００５】
図３８は、ＳｉＣを用いた縦型ＭＯＳＦＥＴにおけるユニットセル１０００を示す断面模式図である。なお、縦型ＭＯＳＦＥＴは、典型的には複数のユニットセルを備えている。なお、図３８では、厚み方向の縮尺は正確には表しておらず、例えば、基板１０１と半導体層１０２については波線を用いて厚み方向に縮小して記述している。【０００６】
縦型ＭＯＳＦＥＴのユニットセル１０００は、低抵抗のｎ型ＳｉＣ基板１０１の主面上に形成された炭化珪素エピタキシャル層１２０と、炭化珪素エピタキシャル層１２０の上に形成されたチャネル層１０６と、チャネル層１０６の上にゲート絶縁膜１０７を介して設けられたゲート電極１０８と、炭化珪素エピタキシャル層の表面１２０ｓに接するソース電極１０９と、ＳｉＣ基板１０１の裏面上に設けられたドレイン電極１１０とを備えている。【０００７】
炭化珪素エピタキシャル層１２０は、ＳｉＣ基板１０１の導電型と異なる導電型（ここではｐ型）を有するウェル領域１０３と、炭化珪素エピタキシャル層１２０のうちウェル領域１０３が形成されていない部分から構成されるドリフト領域１０２とを有している。ドリフト領域１０２は、例えば、ＳｉＣ基板１０１よりも低濃度でｎ型不純物を含むｎ-型の炭化珪素層である。【０００８】
ウェル領域１０３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０４、および、ウェル領域１０３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１０５が形成されている。ウェル領域１０３、ソース領域１０４およびコンタクト領域１０５は、炭化珪素エピタキシャル層１２０に対して不純物を注入する工程と、炭化珪素エピタキシャル層１２０に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。【０００９】
ソース領域１０４とドリフト領域１０２とは、チャネル層１０６を介して電気的に接続されている。チャネル層１０６は、例えば、エピタキシャル成長によって炭化珪素エピタキシャル層１０２の上に形成された４Ｈ−ＳｉＣ層である。また、コンタクト領域１０５およびソース領域１０４は、それぞれ、ソース電極１０９とオーミック接触を形成している。従って、ウェル領域１０３は、コンタクト領域１０５を介してソース電極１０９と電気的に接続される。【００１０】
ソース電極１０９は、炭化珪素エピタキシャル層１２０におけるソース領域１０４およびコンタクト領域１０５の上に導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。【００１１】
ゲート絶縁膜１０７は、例えばチャネル層１０６の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ2膜）である。ゲート電極１０８は、例えば導電性のポリシリコンを用いて形成されている。【００１２】
ゲート電極１０８は、層間絶縁膜１１１によって覆われている。層間絶縁膜１１１には開口部１１３が形成されており、各ユニットセルにおけるソース電極１０９は、この開口部１１３を介して、上部配線電極（例えばＡｌ電極）１１２に並列に接続されている。【００１３】
図３８に示す構成のユニットセル１０００を備えたＭＯＳＦＥＴでは、前述したように、ソース電極１０９は、ｎ型半導体領域であるソース領域１０４およびｐ型半導体領域であるコンタクト領域１０５のそれぞれに対してオーミック接触を形成する必要がある。この理由を以下に説明する。【００１４】
このＭＯＳＦＥＴでは、ゲート電極１０８に印加する電圧により、ゲート電極１０８の下にあるチャネル層１０６に電流を流すことができる。そのため、ドレイン電極１１０からの電流（ドレイン電流）は、ＳｉＣ基板１０１、ドリフト領域１０２、チャネル層１０６およびソース領域１０４を介してソース電極１０９へ流れる（オン状態）。【００１５】
このとき、ソース領域１０４とソース電極１０９との接触抵抗が大きいと、オン状態における抵抗（オン抵抗）が増大し、十分なドレイン電流を流すことができない。従って、ソース領域１０４とソース電極１０９との間に十分な接触面積を確保するとともに、これらの間にオーミック接触を形成し、ソース領域１０４とソース電極１０９との接触抵抗を小さく抑える必要がある。【００１６】
一方、このようなＭＯＳＦＥＴは、インバータやコンバータなどの電気回路に組み込まれることが多いが、このようなコイル等が組み込まれた電気回路には、スイッチングの際に誘導電流が生じる。そのため、ＭＯＳＦＥＴのスイッチング時に、この誘導電流が、ドレイン電極１１０からコンタクト領域１０５を介してソース電極１１０へ流れることがある。【００１７】
このとき、ソース電極１０９とコンタクト領域１０５との接触抵抗が大きいと、ソース領域１０４、ウェル領域１０３、ドリフト領域１０２からなる寄生バイポーラトランジスタがＯＮとなり、誘導電流の一部がチャネル層１０６の付近に瞬間的に流れてしまい、ＭＯＳＦＥＴのチャネルやゲート部分を破壊する可能性がある。また、この誘導電流が、ＭＯＳＦＥＴのスイッチング遅延を引き起こすことがある。従って、ソース電極１０９は、ソース領域１０４のみでなく、コンタクト領域１０５に対しても十分な接触面積を有し、良好なオーミック接触を形成する必要がある。【００１８】
ソース電極１０９と、ソース領域１０４およびコンタクト領域１０５のそれぞれとの接触面積を十分に確保するために、ソース電極１０９、ソース領域１０４およびコンタクト領域１０５は、例えば以下に説明するように設計されている。【００１９】
図３９（ａ）は、図３８に示すユニットセル１０００のうち、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面模式図である。図３９（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図であり、コンタクト領域１０５の表面１０５ｓ、ソース領域１０４の表面１０４ｓ、および、炭化珪素エピタキシャル層の表面１２０ｓに配置されるソース電極１０９の下面（導電面）１０９ｓが示されている。【００２０】
なお、以下の説明では、コンタクト領域１０５の表面１０５ｓ、ソース領域１０４の表面１０４ｓおよびソース電極１０９の導電面１０９ｓは、それぞれ、単に、コンタクト領域表面１０５ｓ、ソース領域表面１０４ｓおよび導電面１０９ｓという。【００２１】
図示するように、炭化珪素エピタキシャル層の表面１２０ｓにおいて、コンタクト領域１０５の周囲にソース領域１０４が配置されている。ソース領域表面１０４ｓの輪郭およびコンタクト領域表面１０５ｓは何れも四角形である。ソース電極１０９の導電面１０９ｓは、コンタクト領域表面１０５ｓの形状に相似であり、かつ、コンタクト領域表面１０５ｓよりも一回り大きい四角形である。【００２２】
導電面１０９ｓは、コンタクト領域表面１０５ｓを覆うように位置付けられている。従って、導電面１０９ｓは、その中央部でコンタクト領域表面１０５ｓに接し、かつ、その周縁部でソース領域表面１０４ｓに接する。【００２３】
この構成により、導電面１０９ｓとソース領域１０４との接触面積を確保できるので、ＭＯＳＦＥＴがオン状態のとき、矢印１１９に示すように、ソース電極１０９の導電面１０９ｓからソース領域表面１０４ｓの周囲全体に向かって電子を流すことができる。また、導電面１０９ｓとコンタクト領域１０５との接触面積を確保できるので、誘導電流によってチャネルやゲート部分が破壊されることを防止できる。【００２４】
このようなＭＯＳＦＥＴにおいて、ソース電極１０９は、例えば次のような方法で形成される。【００２５】
まず、ソース領域１０４およびコンタクト領域１０５が形成された炭化珪素エピタキシャル層１２０の上に導電材料膜（Ｎｉ膜など）を堆積する。続いて、フォトリソグラフィー工程によって導電材料膜のパターニングを行うことにより、導電材料層を形成する。【００２６】
このとき、後に導電面１０９ｓとなる導電材料層下面が、図３９（ｂ）を参照しながら上述したように、ソース領域表面１０４ｓおよびコンタクト領域表面１０５ｓに接するように位置合わせされる。【００２７】
この後、一般的には１０００℃程度の高温で熱処理を行い（Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ法）、ソース電極１０９を得る。この方法によると、高温熱処理により、導電材料層とソース領域１０４およびコンタクト領域１０５との界面に反応層が形成されるので、得られたソース電極１０９は、これらの領域１０４、１０５に対して良好なオーミック特性を有する。【００２８】
なお、本明細書における「ソース電極」は、上記界面に形成された反応層を含む導電層であってもよいし、反応層のみから構成されていてもよい。【００２９】
図３８に示すＭＯＳＦＥＴでは、ソース電極１０９は、上述したように、フォトリソグラフィー工程によって、炭化珪素エピタキシャル層１０２におけるコンタクト領域１０５およびソース領域１０４に対して位置合わせされる。一般的に、フォトリソグラフィー工程では、寸法シフトや合わせずれが発生する可能性がある。【００３０】
このうち、「寸法シフト」は、ソース電極１０９の平面サイズが設計値からずれることを指し、フォトリソグラフィー工程で使用するフォトマスクの寸法や露光条件などを最適化することによって低減できる。【００３１】
これに対し、「合わせずれ」は、レジスト膜を形成したい位置に対してフォトマスクの位置がずれることに起因して、ソース電極１０９の形成位置が設計された位置からずれることを指し、公知の露光装置を使用する限り、これを完全に防止することは極めて困難である。具体的には、コンタクトアライナーを用いる場合には１〜２μｍ、ステッパーを用いる場合には０．１〜０．２μｍ程度の合わせずれが起こり得る。マスク合わせのためには半導体層１２０等の上面にアライメントキーを形成しておく必要があるが、このアライメントキーが、素子形成工程の途中の熱処理やエッチング等で変形する場合がある。そして、この場合の合わせずれは、当初予想していたよりもかなり大きくなることがある。具体的にはステッパーを用いる場合であっても、０．５μｍ以上の合わせずれを生じることがある。【００３２】
ソース電極１０９を形成するためのフォトリソグラフィー工程において、このような合わせずれが発生すると、図３９（ｂ）に示すような位置にソース電極１０９の導電面１０９ｓを配置できなくなる。【００３３】
これに対し、本出願人による特許文献２には、導電体におけるソースおよびコンタクト領域に接する面（導電面）の形状と、半導体層表面におけるソースおよびコンタクト領域の形状とを制御することにより、合わせずれに起因するオン抵抗の増大を抑制することが提案されている。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開平１１−２６６０１７号公報
【特許文献２】国際公開第２００７／１３５９４０号パンフレット
【非特許文献】
【００３５】
【非特許文献１】Ｓ．  Ｈ．  Ｒｙｕ  ｅｔ  ａｌ．Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ、Ｖｏｌｓ．  ４８３−４８５（２００５）ｐｐ．７９７−８００
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明者らは、ソース電極１０９の合わせずれが生じた場合におけるＭＯＳＦＥＴ特性について検討を行ったので、以下に説明する。【００３７】
図４０（ａ）および（ｂ）は、それぞれ、図３９（ａ）および（ｂ）に示すように設計されたＭＯＳＦＥＴにおいて、ソース電極１０９の合わせずれが生じた場合の、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面模式図、および炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。【００３８】
図示するように、ソース電極１０９の導電面１０９ｓが右方向（ｘ方向）にΔｘずれて、導電面１０９ｓの端部がコンタクト領域表面１０５ｓの上に配置されると、ソース領域表面１０４ｓにおけるコンタクト領域表面１０５ｓの左側に位置する部分は導電面１０９ｓに接触しなくなる。【００３９】
そのため、図４０（ｂ）に示すように、ソース領域表面１０４ｓには、ソース電極１０９からの電子の流れにくい領域Ｘが生じてしまう。ここでいう「電子の流れにくい領域Ｘ」は、ソース領域表面１０４ｓにおける他の領域に比べて、電子の流れにくい領域を指し、他の領域よりも少ない量の電子が流れてもかまわない。【００４０】
ソース領域１０４の抵抗は抵いので、ソース電極１０９から流れる電子の一部は、矢印１２２に示すように回り込んでソース領域表面１０４ｓの左端部に到達するが、ソース領域表面１０４ｓの左端部の中心付近Ｘａには電子が流れにくい。【００４１】
一般的に、ソース領域表面１０４ｓの外周エッジの長さは、ＭＯＳＦＥＴのユニットセルにおいて、トランジスタ特性を規定するパラメータの１つである「ゲート幅」に相当するが、この長さが変わらなくても、ソース領域表面１０４ｓの端部に電子が流れない部分Ｘａが存在すると、実効的にゲート幅が小さくなったと同様の効果が発生し、オン電流が低減する。【００４２】
ここで、ソース領域表面１０４ｓに生じる電子が流れない領域Ｘの面積は、導電面１０９ｓの輪郭のうちｐ+型コンタクト領域１０５ｓを横切る部分の長さＺに依存する。すなわち、上記長さＺが大きいほど、ソース領域表面１０４ｓに生じる電子が流れにくい領域Ｘの面積が増大し、これに伴って、ソース領域表面１０４ｓの端部に部分的に電子が流れなくなるので（Ｘａ＞０）、実効的なゲート幅に与える影響が大きくなる。【００４３】
なお、ここでは、導電面１０９ｓがｘ方向にずれる場合について説明したが、導電面１０９ｓが−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。【００４４】
このように、図３８に示すＭＯＳＦＥＴでは、合わせずれが大きくなるとオン抵抗が増大し、ＭＯＳＦＥＴ特性を低下させるという問題がある。また、ＭＯＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じ、高い歩留まりが得られないという問題もある。【００４５】
本出願人は上記問題を解決するために、導電体におけるソースおよびコンタクト領域に接する面（導電面）の形状と、半導体層表面におけるソースおよびコンタクト領域の形状とを制御することにより、合わせずれに起因するオン抵抗の増大を抑制することを提案した。【００４６】
図４１は、特許文献２に提案されている半導体素子の構成を説明するための図であり、図４２は合わせずれが生じた場合の半導体素子の構成を例示する図である。図４１（ａ）および図４２（ａ）は、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面模式図であり、図４１（ｂ）および図４２（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。【００４７】
図４１（ｂ）に示すように、炭化珪素エピタキシャル層１２０ｓの表面において、ｘ、ｙ方向に延びる辺を有する正方形状のｎ型ソース領域表面１０４ｓの内側に、ｐ+型コンタクト領域表面１０５ｓが配置されている。ｐ+型コンタクト領域表面１０５ｓは、ｘ、ｙ方向と例えば４５°の角度をなす辺を有する正方形（または菱形）である。このような構成の場合、図４２（ａ）および（ｂ）に示すように、図示した程度の合わせずれ（Δｘ）が生じても、導電面１０９ｓの輪郭のうちｐ+型コンタクト領域１０５ｓを横切る部分の長さＺの変化を従来（例えば図４０（ｂ））よりも小さく抑えることができるので、ソース領域表面１０４ｓに生じる電子が流れにくい領域Ｙの増大を抑制できる。このため、電子が流れにくい領域Ｙが、ソース領域表面１０４ｓの左端部に達し難く、ソース領域表面１０４ｓの左端部全体に電子が流れる。したがって、ゲート幅は実質的に低減されないので、図４０（ｂ）を参照しながら前述したような素子特性（ＭＯＳＦＥＴ特性）の低下を抑制することができる。【００４８】
本発明は、上記課題を解決するために、特許文献２とは異なる手段に基づいてなされたものであって、その主な目的は、半導体層表面に形成されたｎ型およびｐ型の半導体領域と、これらの半導体領域に接触する導電面を有する導電体とを備えた半導体素子において、導電面と上記半導体領域との位置合わせにズレが生じた場合であっても、このようなズレに起因する素子特性の低下を抑制することにある。
【課題を解決するための手段】
【００４９】
本発明の半導体素子は、基板と、前記基板上に形成された半導体層と、前記半導体層の表面に形成された第１導電型半導体領域と、前記半導体層の前記表面において、前記第１導電型半導体領域を包囲する第２導電型半導体領域と、前記第１導電型半導体領域および第２導電型半導体領域に接触する導電面を有する導電体とを備えた半導体素子であって、前記半導体層は炭化珪素を含み、前記半導体層の前記表面において、前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分を有しており、前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、前記導電面の輪郭は、前記少なくとも１つの第１の帯状部分を横切っている。【００５０】
ある好ましい実施形態では、前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分をさらに含み、前記第１導電型半導体領域の前記第２の軸に沿った幅は、前記導電面の前記第２の軸に沿った幅よりも大きく、前記導電面の輪郭は、前記少なくとも１つの第２の帯状部分を横切っている。【００５１】
ある好ましい実施形態では、前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の軸に沿って互いに反対方向に延びる１対の第１の帯状部分と、前記第２の軸に沿って互いに反対方向に延びる１対の第２の帯状部分とを有している。【００５２】
前記導電面は、前記第１の軸に平行な辺および前記第２の軸に平行な辺を有する多角形の形状を有していてもよい。多角形の頂点は、実質的に頂点とみなすことができる程度であれば、丸みを帯びていてもよい。【００５３】
前記導電面は、前記第１の軸に平行な対角線および前記第２の軸に平行な対角線を有する多角形の形状を有していてもよい。【００５４】
ある好ましい実施形態において、前記半導体層の前記表面において、前記第２導電型半導体領域は多角形の形状を有し、前記第１の軸および前記第２の軸は、それぞれ、前記多角形の重心と頂点とを結ぶ線の少なくとも１つと平行である。【００５５】
前記多角形は四角形であってもよい。【００５６】
前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の帯状部分および前記第２の帯状部分に接続された主部をさらに有していてもよい。【００５７】
前記半導体層の前記表面において、前記第１導電型半導体領域は点対称形状を有することが好ましい。【００５８】
前記少なくとも１つの第１の帯状部分の前記第１の軸に垂直な方向の幅は、前記第１の軸に沿って略同一であることが好ましい。【００５９】
ある好ましい実施形態において、前記少なくとも１つの第１の帯状部分の前記第１の軸に沿った長さは、１μｍ以上である。【００６０】
前記基板はオフカット基板であり、前記第１の軸は前記基板のオフカット方向と平行であってもよい。【００６１】
上記半導体素子は、前記第１導電型半導体領域に電気的に接続され、かつ、前記半導体層の表面において前記第２導電型半導体領域を包囲する第１導電型ウェル領域と、前記半導体層の一部を覆うゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体層から絶縁されたゲート電極と、前記基板の裏面に形成されたドレイン電極とをさらに備えていてもよい。【００６２】
本発明の半導体素子の製造方法は、第１の注入マスクを用いて、炭化珪素を含む半導体層に対して第１導電型の不純物を注入することにより、前記半導体層の表面に第１導電型半導体領域を形成する工程（ａ）と、第２の注入マスクを用いて、前記半導体層に対して第２導電型の不純物を注入することにより、前記半導体層の表面に第２導電型半導体領域を形成する工程（ｂ）と、導電面を有する導電体を設ける工程（ｃ）とを含み、前記工程（ａ）および（ｂ）では、前記半導体層の前記表面において、前記第１導電型半導体領域を包囲するように前記第２導電型半導体領域を形成し、前記工程（ｃ）は、前記導電面が前記第１導電型半導体領域および第２導電型半導体領域に接触するように、前記導電面と前記第１導電型半導体領域との間の位置合わせを行う工程を含んでおり、前記半導体層の前記表面において、前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分を有しており、前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、前記導電面の輪郭は、前記第１の帯状部分を横切っている。
【発明の効果】
【００６３】
本発明によると、半導体層表面に形成されたｎ型およびｐ型の半導体領域と、これらの半導体領域に接触する導電面を有する導電体とを備えた半導体素子において、導電面と上記半導体領域との位置合わせにズレが生じた場合であっても、このようなズレによる特性低下を抑えることができるので、一定の素子特性を確保できる。【００６４】
特に、本発明を縦型ＭＯＳＦＥＴに適用すると、フォトリソグラフィーを用いて半導体層上にソース電極を形成する際に、半導体層表面に形成されたコンタクト領域とソース電極との位置合わせにズレが生じた場合であっても、ソース電極とコンタクト領域との接触面積を確保でき、接触抵抗を小さく抑えることができる。従って、縦型ＭＯＳＦＥＴ内部の寄生バイポーラトランジスタの動作によるスイッチング遅延を抑制できる。また、位置合わせのズレ量が増加しても、導電面の輪郭がコンタクト領域を横切る長さＺの変化を小さく抑えることが可能になるので、設計通りの実効的なゲート幅を確保できる。従って、十分なオン電流を確保できる。また、製品間におけるオン抵抗のばらつきを低減でき、歩留まりを高めることができる。【００６５】
さらに、本発明によると、製造プロセスを複雑にすることなく、上記のような半導体素子を製造することができる。
【図面の簡単な説明】
【００６６】
【図１】（ａ）は、本発明による第１の実施形態におけるユニットセルを示す模式的な断面図であり、（ｂ）は、複数のユニットセルの配列状態を説明するための平面図である。
【図２】（ａ）は、第１の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図であり、（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図であり、（ｃ）は、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。
【図３】（ａ）および（ｂ）は、ｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓの上に、設計どおりにソース電極１９の導電面１９ｓが配置された理想的な場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す模式的な断面図であり、（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【図４】（ａ）〜（ｃ）は、ソース電極１９の導電面１９ｓが設計された位置から右方向にΔｘだけずれて配置された場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す模式的な断面図であり、（ｂ）は、半導体層の表面１０ｓにおける平面図であり、（ｃ）は、電子の流れにくい領域を説明するための拡大平面図である。
【図５】（ａ）〜（ｃ）は、本発明による第１の実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを例示する平面図である。
【図６】（ａ）〜（ｃ）は、従来の半導体素子において、ズレ量Δｘを変化させた場合の導電面１０９ｓおよびコンタクト領域１０５ｓを例示する平面図である。
【図７】（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態および従来の半導体素子における、ズレ量Δｘ、Δｙと、導電面１９ｓ、１０９ｓの輪郭のうちｐ+型コンタクト領域表面１５ｓ、１０５ｓを横切る部分の長さＺとの関係を表すグラフである。
【図８】本発明による第１の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓの他の構成を例示する平面図である。
【図９】（ａ）〜（ｇ）は、本発明による第１の実施形態の半導体素子の製造方法を説明するための工程断面図である。
【図１０】本発明による第１の実施形態の他の半導体素子を示す模式的な断面図である。
【図１１】（ａ）は、本発明による第２の実施形態におけるユニットセルを示す模式的な断面図であり、（ｂ）は、複数のユニットセルの配列状態を説明するための平面図である。
【図１２】（ａ）は、第２の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図であり、（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図であり、（ｃ）は、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。
【図１３】（ａ）および（ｂ）は、ｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓの上に、設計どおりにソース電極１９の導電面１９ｓが配置された理想的な場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す模式的な断面図であり、（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【図１４】（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが設計された位置から右方向にΔｘだけずれて配置された場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す模式的な断面図であり、（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【図１５】（ａ）〜（ｃ）は、本発明による第２の実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを例示する平面図である。
【図１６】（ａ）は、比較例の半導体素子を示す平面図、（ｂ）は本発明による第２の実施形態の半導体素子を示す平面図である。
【図１７】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓの他の構成を示す平面図である。
【図１８】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図１９】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２０】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２１】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２２】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２３】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２４】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２５】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２６】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２７】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２８】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２９】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３０】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３１】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３２】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３３】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３４】（ａ）〜（ｇ）は、本発明の第２の実施形態の半導体素子の製造方法を説明するための工程断面図である。
【図３５】本発明の第２の実施形態の他の半導体素子を示す模式的な断面図である。
【図３６】（ａ）は、本発明による第３の実施形態におけるユニットセルを示す模式的な断面図であり、（ｂ）は、複数のユニットセルの配列状態を説明するための平面図である。
【図３７】（ａ）は、本発明による第３の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図であり、（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。
【図３８】ＳｉＣを用いた縦型ＭＯＳＦＥＴにおける従来のユニットセル１０００を示す模式的な断面図である。
【図３９】（ａ）および（ｂ）は従来のユニットセル１０００の構成を説明するための図であり、（ａ）は、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面図であり、（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【図４０】（ａ）および（ｂ）は、それぞれ、ソース電極１０９の合わせずれが生じた場合の、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面図、および、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【図４１】（ａ）および（ｂ）は、特許文献２に開示された半導体素子の構成を説明するための図であり、（ａ）は、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す模式的な断面図、（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【図４２】（ａ）および（ｂ）は、特許文献２に開示された半導体素子において、ソース電極１０９の合わせずれが生じた場合を説明するための図であり、（ａ）は、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す模式的な断面図、（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【図４３】（ａ）および（ｂ）は、それぞれ、特許文献２に開示された半導体素子において、ｎｐｎトランジスタ（１０４、１０３、１２０）がＯＮになることを説明するための断面図および平面図である。
【図４４】（ａ）はＳｉ−ＭＯＳＦＥＴのウェル領域の形成方法を説明するための平面図であり、（ｂ）は、Ｓｉ−ＭＯＳＦＥＴにおけるウェル領域およびソース領域の形状の一例を示す平面図である。
【発明を実施するための形態】
【００６７】
図４１、図４２を参照しながら前述したように、特許文献２に提案された半導体素子によると、合わせずれが生じても、実効的なゲート幅が減少することを防止できるので、オン抵抗の低下を抑制できる。しかしながら、位置合わせのズレ量（Δｘ）が増加するにつれて、コンタクト領域とソース電極との接触面積が減少する。このため、ズレ量が大きくなると、ソース領域とソース電極の接触面積が大きくなり、ソース領域とソース電極の間の接触抵抗が小さくなる。この結果、スイッチング素子のオン抵抗は低減することになるが、コンタクト領域とソース電極の間の接触抵抗は大きくなるため、スイッチング遅延が懸念される。
【００６８】
そこで、本発明者は、位置合わせのズレ量（Δｘ）が増加しても、コンタクト領域とソース電極の導電面との接触面積を確保しつつ、導電面の輪郭のうちコンタクト領域を横切る部分の長さＺの変化を小さく抑えることができるコンタクト領域およびソース電極の導電面の形状を検討し、本願発明に至った。
【００６９】
本願発明のある実施形態によると、炭化珪素を含む半導体層の表面において、コンタクト領域と、コンタクト領域を包囲するソース領域とが形成されている。コンタクト領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分を有している。コンタクト領域の第１の軸に沿った幅は、ソース電極の導電面の第１の軸に沿った幅よりも大きく、ソース電極の導電面は、その輪郭が第１の帯状部分を横切るように設計されている。このため、合わせずれが生じても、導電面の輪郭をコンタクト領域の第１の帯状部分上に位置させることが可能になる。したがって、合わせずれによって第１導電型の半導体領域と導電面との接触面積が減少することを抑制できる。また、導電面の輪郭が第１導電型の半導体領域を横切る長さＺの変化を小さく抑えることができるので、ソース領域のうち電子の流れない領域の面積は当初設計通り小さく押さえた状態を維持でき、設計通りの実効的なゲート幅を確保できる。
【００７０】
好ましくは、炭化珪素を含む層の表面において、コンタクト領域が、第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分をさらに含む。これにより、合わせずれの方向にかかわらず、上記効果を得ることが可能になる。より好ましくは、第２の軸は、第１の軸と垂直である。これにより、より効果的に、互いに直交する２方向（例えばｘ、ｙ方向）の合わせずれによるコンタクト領域とソース電極の導電面との接触抵抗およびオン抵抗の増大を防止できる。なお、第１および第２の軸は、ｘ、ｙ方向と平行でなくてもよいし、平行であってもよい。
【００７１】
また、コンタクト領域は、第１の軸に沿って互いに反対方向に延びる１対の第１の帯状部分と、第２の軸に沿って互いに反対方向に延びる１対の第２の帯状部分とを有していてもよい。これにより、ｘ、ｙ、−ｘ、−ｙ方向の合わせずれが生じても、コンタクト領域と導電面との接触面積をほぼ一定にできる。
【００７２】
第１の帯状部分の第１の軸に垂直な方向の幅は、第１の軸に沿って略同一であることが好ましい。同様に、第２の帯状部分の第２の軸に垂直な方向の幅は、第２の軸に沿って略同一であることが好ましい。これにより、合わせずれが生じた場合に、コンタクト領域と導電面との接触面積を略一定に維持することができる。
【００７３】
なお、本願発明の半導体素子は、上記のような縦型ＭＯＳＦＥＴに限定されない。本願発明は、炭化珪素を含む半導体層と、半導体層の表面に形成された第１導電型の半導体領域（例えばコンタクト領域）および第１導電型半導体領域を包囲する第２導電型の半導体領域（例えばソース領域）と、第１導電型の半導体領域および第２導電型の半導体領域に接触する導電面を有する導電体とを備えた半導体素子に適用できる。これにより、合わせずれに起因する第１導電型の半導体領域と導電面との接触面積の減少を抑制できる。
【００７４】
本発明による半導体素子では、ソース電極の導電面およびコンタクト領域表面が上記のような形状をそれぞれ有するように設計されていればよく、導電面とコンタクト領域との間にプロセス上の合わせずれが生じていてもかまわない。なお、本明細書では、「半導体素子」は、縦型ＭＯＳＦＥＴに限定されず、半導体層を用いて形成された素子を広く含むものとする。
【００７５】
以下、図面を参照しながら、本発明の実施の形態をより具体的に説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００７６】
（第１の実施形態）
図１から図４を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴである。
【００７７】
本実施形態の半導体素子は、半導体層と、半導体層に電気的に接続されたソース電極およびドレイン電極と、半導体素子をオン状態とオフ状態との間でスイッチングするために用いられるゲート電極とを備えたユニットセルから構成されている。また、典型的には複数のユニットセルが配列された構造を有している。ここでは、略四角形の平面形状を有する複数のユニットセルから構成された半導体素子を例に説明する。
【００７８】
図１（ａ）および（ｂ）は、それぞれ、本実施形態におけるユニットセルを示す断面模式図、および複数のユニットセルの配列状態を説明するための平面図である。
【００７９】
図１（ａ）に示すユニットセル１００は、基板１１、基板１１の表面に形成された半導体層１０、半導体層１０と電気的に接続されたソース電極１９、半導体層１０の少なくとも一部を覆うゲート電極１８、および、基板１１の裏面に電気的に接続されたドレイン電極２１を備える。半導体層１０とゲート電極１８との間には、チャネル層１６およびゲート絶縁膜１７がこの順で形成されている。
【００８０】
基板１１は炭化珪素からなるｎ型半導体基板である。ここでは、基板１１として、例えば４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より数度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板を用いる。
【００８１】
半導体層１０は、例えば、基板１１の上に形成された炭化珪素エピタキシャル層である。なお、半導体層１０は炭化珪素を含む層であればよく、炭化珪素エピタキシャル層に限定されない。半導体層１０は、ユニットセル毎に離間して形成されたｐ型ウェル領域１３と、半導体層１０のうちｐ型ウェル領域１３が形成されていない部分から構成されるｎ型ドリフト領域１２とを有している。ｐ型ウェル領域１３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１４と、ｐ型ウェル領域１３に電気的に接続され、ｐ型ウェル領域１３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１５とが形成されている。チャネル層１６は、例えば４Ｈ−ＳｉＣからなるｎ型のエピタキシャル層であり、隣接するｐ型ウェル領域１３を接続し、かつ、ｎ型ソース領域１４に接するように設けられている。
【００８２】
ソース電極１９は、ｎ型ソース領域１４とｐ+型コンタクト領域１５との両方に接触する導電面１９ｓを有しており、これらの領域１４、１５に対してオーミック接触を形成している。各ユニットセルにおけるソース電極１９は、上部配線電極２３によって並列接続されている。また、上部配線電極２３とゲート電極１８とは層間絶縁膜２２によって電気的に分離されている。
【００８３】
各ユニットセル１００は、図１（ｂ）に示すように２次元的に配列され、必要に応じて配線パッドや終端構造が付加されて、縦型ＭＯＳＦＥＴを構成する。
【００８４】
本実施形態では、ソース電極１９と、ｎ型ソース領域１４およびｐ+型コンタクト領域１５とは、例えば図２（ａ）〜（ｃ）に示す形状を有するように設計されている。
【００８５】
図２（ａ）は、第１の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図である。図２（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図であり、図２（ｃ）は、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。図２（ａ）は、図２（ｂ）および（ｃ）におけるＩＩ−ＩＩ’線に沿った断面模式図である。
【００８６】
図２に示す例では、半導体層の表面１０ｓにおいて、コンタクト領域表面１５ｓは十字型の形状を有している。より具体的には、第１の軸ｉに沿って延びる帯状部分６０と、第１の軸ｉに沿って帯状部分６０と反対方向に延びる帯状部分６１と、第１の軸ｉに直交する第２の軸ｉｉに沿って延びる帯状部分６２と、第２の軸ｉｉに沿って帯状部分６２と反対方向に延びる帯状部分６３とを有している。これらの帯状部分６０〜６３は、コンタクト領域表面１５ｓの中央に位置する主部６５に接続されている。また、帯状部分６０〜６３は、導電面１９ｓの輪郭のうち対応する辺を横切って、ソース領域１４の端（辺）に向かって延びている。
【００８７】
本実施形態では、帯状部分６０、６１の第１の軸ｉに垂直な幅６０ｗ、６１ｗおよび帯状部分６２、６３の第２の軸ｉｉに垂直な幅６２ｗ、６３ｗは互いに略等しく、例えば０．８μｍである。また、コンタクト領域表面１５ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ｃ１、Ｃ２は、例えば何れも４．４μｍである。帯状部分６０、６１の第１の軸ｉに沿った長さ６０ｕ、６１ｕおよび帯状部分６２、６３の第２の軸ｉｉに沿った長さ６２ｕ、６３ｕは何れも１．８μｍである。
【００８８】
ｎ型ソース領域表面１４ｓは、コンタクト領域表面１５ｓを完全に包囲するように形成されている。この例では、ソース領域表面１４ｓは、第１の軸ｉおよび第２の軸ｉｉに沿った辺を有する四角形の形状を有している。ここでは、ｎ型ソース領域表面１４ｓは、一辺の長さＷ１、Ｗ２が例えば５．６μｍの正方形である。また、ソース電極１９の導電面１９ｓも、第１の軸ｉおよび第２の軸ｉｉに沿った辺を有する四角形の形状を有している。ここでは、導電面１９ｓは、一辺の長さＡ１、Ａ２が例えば３μｍの正方形である。
【００８９】
コンタクト領域表面１５ｓ、ソース領域表面１４ｓおよび導電面１９ｓの形状およびサイズは特に限定されないが、コンタクト領域表面１５ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ｃ１およびＣ２が、ソース領域表面１４ｓの幅Ｗ１、Ｗ２よりも小さく、導電面１９ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ａ１、Ａ２よりも大きくなるように、適宜設定され得る。このため、合わせずれが生じた場合でも、帯状部分６０〜６３の最もソース領域側に位置する端部は、導電面１９ｓからはみ出すように配置される。帯状部分６０〜６３の残りの部分および主部６５は、導電面１９ｓと接触している。
【００９０】
なお、一般に、コンタクト領域１５は、ソース領域１４に対して相対的に位置合わせを行って形成されるため、フォトリソグラフィー工程の設備精度に応じて、コンタクト領域１５とソース領域１４との位置合わせが約０．２μｍ程度ずれる場合がある。このようなズレを考慮して、コンタクト領域表面１５ｓの輪郭（外周）とソース領域表面１４ｓの輪郭（外周）との最小距離が０．２μｍ以上となるように設計されていることが好ましい。これにより、合わせずれが生じた場合でも、半導体層表面１０ｓにおいて、コンタクト領域１５はソース領域１４によって確実に包囲されるので、実行チャネル幅を確保できる。
【００９１】
本実施形態におけるソース電極１９、ｎ型ソース領域１４およびｐ+型コンタクト領域１５は、上記のように設計されているため、ソース電極１９とｐ+型コンタクト領域１５との位置合わせにズレ（合わせずれ）が生じた場合でも一定の素子特性を確保できる。この理由を、図面を参照しながら以下に詳述する。
【００９２】
図３（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが半導体層の表面１０ｓに設計どおりに配置された理想的な場合、図４（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが設計された位置からｘ方向にΔｘだけずれて配置された場合を説明するための図である。図３（ａ）および図４（ａ）はユニットセル１００の一部を示す断面模式図、図３（ｂ）および図４（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【００９３】
なお、合わせずれは、前述したように、フォトマスクの位置がずれることに起因して、主に直交する２方向（ｘ、ｙ）およびその反対方向（−ｘ、−ｙ）に生じる。この例では、帯状部分の延びる方向（第１の軸ｉ、第２の軸ｉｉ）が、ｘ、ｙ方向とそれぞれ略平行となるように設計されている。
【００９４】
基板１１としてオフカット基板を用いる場合、あらかじめアライメントマーク（周辺に対して凹または凸の形状を有し、フォトリソグラフィー工程のマスク合わせに必須のマーク）が形成されたオフカット基板（ここではその基板上にあらかじめエピタキシャル層が堆積された、いわゆるエピ基板であってもよい）上にエピタキシャル層を形成する際にアライメントマークが変形し、その結果、オフカット方向と略平行に合わせずれが生じやすいという問題がある。このため、帯状部分６０〜６３のうち少なくとも１つは、オフカット方向に平行に延びるように、例えば第１の軸ｉがオフカット方向に平行となるように設計されていてもよい。これにより、本願発明の効果をより確実に得ることができる。
【００９５】
図３（ａ）および（ｂ）に示すように、合わせずれΔｘ、Δｙがゼロである場合、各帯状部分の端部が０．７μｍずつ導電面１９ｓからはみ出すように、半導体層上に導電面１９ｓが配置される。オン状態では、ソース電極１９からの電子は、ｎ型ソース領域１４のうち導電面１９ｓに接する部分からその周囲全体を流れて、チャネル層（図示せず）へ向かう。このとき、図３（ｂ）に矢印で示すように、ｎ型ソース領域表面１４ｓに亘って電子が流れるので、ゲート幅は実効的に低減されない。
【００９６】
これに対し、図４（ａ）および（ｂ）に示すように、導電面１９ｓが設計された位置からｘ方向にΔｘずれる場合、Δｘの絶対値が、コンタクト領域表面１５ｓのｘ方向の幅Ｃ１と導電面１９ｓのｘ方向の幅Ａ１との差の１／２以下であれば（０＜｜Δｘ｜≦（Ｃ１−Ａ１）／２）、導電面１９ｓの輪郭は帯状部分６０〜６３を横切るように配置される。このため、コンタクト領域表面１５ｓのうち導電面１９と接する部分の面積（以下、単に「接触面積」と呼ぶ。）Ｓ1は、合わせずれがゼロの場合の接触面積Ｓ0（図３（ｂ））と略同じになる。なお、ズレ量Δｘの絶対値がさらに大きくなると（｜Δｘ｜＞（Ｃ１−Ａ１）／２））、接触面積Ｓ1はＳ0よりも減少する。しかしながら、減少量は下記式で表され、従来の減少量（例えば図４０、図４２）よりも大幅に小さい。
接触面積の減少量＝帯状部分の幅×（｜Δｘ｜−（Ｃ１−Ａ１）／２）
【００９７】
したがって、本実施形態によると、合わせずれが生じても、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積を略一定に保つことが可能となり、接触面積が減少することによる接触抵抗の増大を抑制できる。ズレ量Δｘ、Δｙの範囲にもよるが、上記効果を確実に得るためには、コンタクト領域表面１５ｓのｘ、ｙ方向の幅Ｃ１、Ｃ２と導電面１９ｓのｘ、ｙ方向の幅Ａ１、Ａ２との差Ｃ１−Ａ１、Ｃ２−Ａ２は、例えば１．０μｍ以上２．０μｍ以下（この例では１．４μｍ）であることが好ましい。
【００９８】
また、図４（ｂ）に示すように、合わせずれが生じると、ｎ型ソース領域表面１４ｓにおけるｐ+型コンタクト領域表面１５ｓの左側に位置する部分には、ズレ量Δｘの大きさに依存して、ソース電極１９からの電子が流れにくい領域Ｙ１が形成される。なお、ｐ+型コンタクト領域表面１５ｓが、ｎ型ソース領域表面１４ｓから４方向にはみ出していると、電子が流れにくい領域は、４箇所存在する（Ｙ０、Ｙ１、Ｙ２、Ｙ３）。しかしながら、電子はｎ型ソース領域表面１４ｓをある程度回りこむため、電子が流れない領域Ｙ０〜Ｙ３は、図４０（ａ）および（ｂ）を参照しながら前述した従来の半導体素子における電子が流れない領域Ｘと比べると、極めて小さく抑えられる。図４（ｃ）に示すように、電子の流れにくい領域Ｙｎ（ｎ＝０，１，２，３）がｎ型ソース領域表面１４ｓの周端部分を横切る長さをそれぞれＹｍ（ｍ＝ａ，ｂ，ｃ，ｄ）とすると、ｐ+型コンタクト領域表面１５ｓのそれぞれの幅６０ｗ、６１ｗ、６２ｗ、６３ｗを適宜選択（例えば０．８μｍ）することで、Ｙａ＋Ｙｂ＋Ｙｃ＋Ｙｄ＜Ｘａとなる条件を見出すことができる。これは、導電面１９ｓがコンタクト領域表面１５ｓを横切る長さＺを、図４０（ｂ）に示す長さＺよりも小さく抑えることができるからである。この結果、実効的なゲート幅を従来よりも大きくできる。なお、ズレ量Δｘが例えば０．５μｍ程度であれば、電子が流れない領域Ｙ２はソース領域表面１４ｓの左端部まで達しないか、あるいは、達したとしてもＹｂは極めて小さくなるため、ソース領域表面１４ｓの左端部の略全体に電子が流れる。従って、実効的なゲート幅は、図３（ａ）および（ｂ）に示す理想的な場合と略等しくなる。
【００９９】
このように、本実施形態によると、合わせずれが生じても、コンタクト領域表面１５ｓと導電面１９ｓとの接触抵抗の増大を抑制しつつ、実効的なゲート幅を確保することができ、合わせずれがゼロの場合と同等の素子特性を実現できる。なお、ここでは、導電面１９ｓがｘ方向にずれる場合について説明したが、導電面１９ｓが−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。
【０１００】
ここで、図５から図７を参照しながら、本実施形態によると、合わせずれが生じた場合でも長さＺの値を抑えることができる理由をより詳しく説明する。
【０１０１】
図５（ａ）〜（ｃ）は、本実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを例示する平面図であり、図６（ａ）〜（ｃ）は、図３８〜図４０を参照しながら前述した従来の半導体素子において、ズレ量Δｘを変化させた場合の導電面１０９ｓおよびコンタクト領域１０５ｓを例示する平面図である。
【０１０２】
なお、図６（ａ）〜（ｃ）に示す従来の半導体素子では、導電面１０９ｓの形状は、それぞれ、本実施形態における導電面１９ｓの形状と同じとする。すなわち、導電面１０９ｓにおける一辺の長さをここでは３μｍとする。また、図７（ａ）および（ｂ）は、それぞれ、本実施形態および従来の半導体素子において、ズレ量Δｘ、Δｙと、導電面１９ｓ、１０９ｓの輪郭のうちｐ+型コンタクト領域表面１５ｓ、１０５ｓを横切る部分の長さＺとの関係を表すグラフである。
【０１０３】
図５（ａ）〜（ｃ）に示すように、本実施形態では、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの間の位置合わせのズレ量Δｘがゼロから増加しても、導電面１９ｓの輪郭のうちｐ+型コンタクト領域表面１５ｓを横切る部分の長さＺは変化しない。
【０１０４】
Δｘと長さＺとの関係をグラフに表すと、図７（ａ）に示す直線７２となり、ズレ量Δｘに対して長さＺは一定で、変化しないことがわかる。より具体的には、ズレ量Δｘに対して長さＺは、合わせずれ程度の範囲内では一定で変化しない。この例ではズレ量Δｘが１．１を超えるまでは一定で変化しない。但し、図５（ｃ）において、例えばΔｘ＝０．７のとき、ｐ+型コンタクト領域表面１５ｓの右側において、導電面１９ｓの輪郭がｐ+型コンタクト領域表面１５ｓを横切らなくなる。Δｘが０．７を超えると、ｐ+型コンタクト領域表面１５ｓと導電面１９ｓの接触面の面積が減少し始める。このため、この例では０≦｜Δｘ｜＜０．７であることが好ましい。なお、ここでは、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとがｘ方向にずれる場合について説明したが、ｘ方向に直交するｙ方向にずれる場合でも、ズレ量Δｙと長さＺとの関係は直線７２と同様になる。
【０１０５】
これに対し、従来の半導体素子では、図６（ａ）〜（ｃ）に示すように、導電面１０９ｓとコンタクト領域表面１０５ｓとの間の位置合わせのズレ量Δｘをゼロから増加させていくと、Δｘが０．４５μｍに達するまでは、導電面１０９ｓの輪郭はコンタクト領域表面１０５ｓと重ならないので、導電面１０９ｓのうちコンタクト領域表面１０５ｓを横切る部分の長さＺはゼロである。しかし、Δｘが０．４５μｍに達すると、長さＺは不連続に変化し、コンタクト領域表面１０５ｓの１辺の長さと等しくなる（Ｚ：例えば２．１μｍ）。その後、ズレ量Δｘを１．５μｍ（導電面１９ｓの幅Ａｘの１／２）まで変化させても、上記長さＺは２．１μｍのまま一定である。ズレ量Δｘと長さＺとの関係をグラフに表すと、図７（ｂ）に示す線７６となる。なお、導電面１０９ｓとｐ+型コンタクト領域表面１０５ｓとがｙ方向にずれる場合でも、ズレ量Δｙと長さＺとの関係は線７６と同様になる。
【０１０６】
図７（ａ）および（ｂ）からわかるように、ズレ量Δｘ、Δｙが０．４５μｍ未満では、従来の半導体素子における長さＺはゼロであり、本実施形態の半導体素子における長さＺよりも小さい。しかしながら、本実施形態の半導体素子でも、長さＺが導電面１９ｓの幅に対して十分に小さく（Ｚ＝０．８μｍ）、ｎ型ソース領域１４のうち導電面１９ｓの左側に位置する部分にも電子が回りこむ。このため、電子の流れない領域Ｙはソース領域表面１４ｓの左端部まで達しないので、実効的なゲート幅は低減されない。従って、ズレ量Δｘ、Δｙが０．４５μｍ未満では、本実施形態の半導体素子および従来の半導体素子は、何れも、合わせずれのない理想的な場合と同等のＭＯＳＦＥＴ特性を確保できる。
【０１０７】
一方、ズレ量Δｘ、Δｙが０．４５μｍ以上０．７μｍ未満では、従来の半導体素子では、長さＺが２．１μｍと大きく、実効的なゲート幅が低減する（図４０）。これに対し、本実施形態の半導体素子では、長さＺは、従来の半導体素子における長さＺ（２．１μｍ）よりも大幅に小さく抑えられており、電子の流れない領域Ｙが実効的なゲート幅に与える影響が従来よりも低減される。
【０１０８】
なお、実際のフォトリソグラフィー工程で生じるズレ量は一般的に１．０μｍ以下、好ましくは０．５μｍ以下である。実際のフォトリソグラフィー工程で生じるズレ量Δｘ、Δｙは、フォトリソグラフィーに用いる露光機の精度だけでなく、その他の要因にも影響される。例えば半導体基板の反り、エッチングやエピタキシャル成長等の加工ズレ、基板や膜、マスク等の膨張、収縮、寸法シフト等も要因となる。複数の要因が重なった結果、想定した量よりも大きいズレ（例えば０．５μｍ以上）が発生する場合もあるが、このような場合であっても、本実施形態の構成によれば、ズレ量が増加しても、長さＺを小さく抑えることができるので、従来よりもオン抵抗を低減できる。
【０１０９】
なお、半導体層としてＳｉ層を用いた縦型ＭＯＳＦＥＴにおいて、ソース電極と接触させるウェル領域の表面を十字型やＸ字型形状にすることが提案されている（特開平５−３３５５８４号公報、特開平１１−３３０４６９号公報、特開平７−６６３９２号公報、特開２００４−１０４００３号公報など）。これらのＳｉ−ＭＯＳＦＥＴでは、ＳｉＣ−ＭＯＳＦＥＴのように、ソース電極とウェル領域との接触抵抗を小さくするためにコンタクト領域を形成する必要がない。従って、ウェル領域およびソース領域とソース電極の導電面とを接触させている。
【０１１０】
上記の先行文献に提案されたＳｉ−ＭＯＳＦＥＴでは、十字型やＸ字型形状のウェル領域を形成し、これによって、ソース領域を４つに分割している。この理由を以下に説明する。
【０１１１】
Ｓｉ−ＭＯＳＦＥＴでは、図４４（ａ）に示すように、ウェル領域１２４は、開口部１２６を介してＳｉ層に注入された不純物の熱拡散により形成される。このため、ウェル領域１２４の角部では、他の部分と比べて不純物濃度が低くなる。よって、ウェル領域１２４の角部にチャネルを形成すると、角部のチャネルの閾値電圧は、他の部分に形成されたチャネルの閾値電圧よりも低くなり、チャネル表面がより反転しやすくなる。この結果、Ｓｉ−ＭＯＳＦＥＴのオフ状態における漏れ電流が発生しやすくなる。
【０１１２】
そこで、特開２００４−１０４００３号公報では、図４４（ｂ）に示すように、Ｓｉ層表面において、Ｘ字型形状を有するウェル領域１２４でソース領域１２５を分割し、ウェル領域１２４の角部にソース領域１２５を配置しない構成が提案されている。これにより、ウェル領域１２４の角部にチャネルが形成されないので、上述したような漏れ電流を低減できる。また、特開平７−６６３９２号公報では、ベース領域のうち不純物濃度の低い部分の接触抵抗を実質的に減少させるために、十字型形状を有するウェル領域でソース領域を分割する構成が提案されている。これにより、ゲート電圧オフ時に寄生トランジスタが導通することを抑制している。同様に、特開平１１−３３０４６９号公報にも、ソース領域を十字型形状を有するベース領域で分割する構成が開示されている。さらに、特開平５−３３５５８４号公報でも、寄生トランジスタを動作しにくくする目的で、Ｘ字型のウェル領域を形成することが開示されている。
【０１１３】
このように、上記の先行文献では、本願発明とは全く異なる目的で、Ｓｉ層表面において、例えば十字型形状を有するウェル領域を形成している。ウェル領域はソース領域を４つに分割するように形成されており、ソース領域によって包囲されていない。ソース領域によって包囲されていると、ウェル領域の角部にチャネルが形成されてしまうからである。
【０１１４】
一方、半導体層としてＳｉＣ層を用いたＭＯＳＦＥＴでは、ＳｉＣ層に注入された不純物は活性化処理を行ってもほとんど拡散しないため、ウェル領域の角部の不純物濃度は、他の部分の不純物濃度とほぼ同等となる。したがって、ウェル領域の角部にチャネルが形成されても、上述したような漏れ電流の問題は生じにくい。むしろ、実効的なゲート幅をより大きくするために、ウェル領域表面の周縁部全体にチャネルを形成することが好ましい。従って、上記の先行文献に開示されたような構成をＳｉＣ−ＭＯＳＦＥＴに適用しないと考えられる。
【０１１５】
本願発明では、合わせずれによって素子特性が低下するというＳｉＣ特有の問題を解決する目的で、ＳｉＣ層表面１０ｓにおいて、帯状部分を有するｐ+型コンタクト領域１５を形成している。また、このｐ+型コンタクト領域１５の回りをｎ+型ソース領域１４で完全に包囲している。従って、ウェル領域１３表面の全周縁部にチャネルを形成してゲート幅を確保しつつ、上記問題を解決することができる。
【０１１６】
本実施形態における導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓの形状は、ズレ量Δｘ、Δｙが増加しても、長さＺを小さく抑えることが可能であり、かつ、ｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓが導電面１９ｓに接する面積の比が略同一となる形状であればよい。
【０１１７】
本実施形態におけるｐ+型コンタクト領域表面１５ｓの形状は第１の軸ｉに沿って延びる少なくとも１つの第１の帯状部分を有していればよく、図１〜図４を参照しながら前述した形状に限定されない。また、コンタクト領域表面１５ｓのサイズも特に限定されない。コンタクト領域表面１５ｓの第１の軸ｉに沿った幅Ｃ１が、導電面１９ｓの第１の軸ｉに沿った幅Ａ１よりも大きく、かつ、導電面１９ｓの輪郭が少なくとも１つの第１の帯状部分６０、６１を横切っていればよい。従って、図示しないが、コンタクト領域表面１０５ｓは第１の軸ｉに平行な帯状部分のみから構成されていてもよい。このような構成であっても、導電面１９ｓとコンタクト領域表面１５ｓとの接触面積を確保でき、かつ、オン抵抗の増大を抑制する効果が得られる。
【０１１８】
本実施形態のように、コンタクト領域表面１５ｓが、第１の軸ｉに非平行な第２の軸ｉｉに沿って延びる少なくとも１つの第２の帯状部分６２、６３をさらに含んでいることが好ましい。これにより、合わせずれの方向にかかわらず、上記効果を得ることが可能になる。本実施形態では、第１の軸ｉおよび第２の軸ｉｉは、それぞれ、ｘ、ｙ方向と平行であるが、平行でなくてもよい。
【０１１９】
また、本実施形態では、コンタクト領域１５は、第１の軸ｉに沿って互いに反対方向に延びる１対の第１の帯状部分６０、６１と、第２の軸ｉｉに沿って互いに反対方向に延びる１対の第２の帯状部分６２、６３とを有している。このため、ｘ、ｙ、−ｘ、−ｙ方向の合わせずれが生じても、接触面積の変化をほぼ一定にできる。また、帯状部分６０、６１の第１の軸に垂直な方向の幅６０ｗ、６１ｗは第１の軸ｉに沿って略同一であり、帯状部分６２、６３の第２の軸ｉｉに垂直な方向の幅６２ｗ、６３ｗは、第２の軸ｉｉに沿って略同一である。これにより、合わせずれが生じても、より確実に、第１導電型の半導体領域１５と導電面１９ｓとの接触面積を略一定に維持することができる。なお、第１導電型の半導体領域１５と導電面１９ｓと接触面積を確保するためには、幅６０ｗ〜６３ｗは例えば０．４μｍ以上であることが好ましい。一方、ソース領域１４のうち電流の流れない領域Ｙを十分に小さく抑えてオン抵抗の増大を抑制するためには、幅６０ｗ〜６３ｗは、例えば導電面１９ｓの一辺の長さの１／３以下であることが好ましい。本実施例においては導電面１９ｓの一辺の長さは３μｍであるので、この場合、幅６０ｗ〜６３ｗは１μｍ以下であることが好ましい。もちろん、導電面１９ｓの大きさが大きくなれば、幅６０ｗ〜６３ｗも適宜大きくすることが出来る。
【０１２０】
第１の帯状部分６０、６１の第１の軸ｉに沿った長さ６０ｕ、６１ｕは、１．０μｍ以上であることが好ましい。これにより、ｘ方向および−ｘ方向にそれぞれ０．５μｍずれた場合であっても、確実に上記効果を得ることができる。同様に、第２の帯状部分６２、６３の第２の軸ｉｉに沿った長さ６２ｕ、６３ｕは、１．０μｍ以上であることが好ましい。一方、これらの長さの上限は特に限定せず、ソース領域表面１４ｓの第１の軸ｉおよび第２の軸ｉｉに沿った長さＣ１、Ｃ２の１／２未満であればよい。
【０１２１】
さらに、コンタクト領域表面１５ｓは点対称形状を有することが好ましい。これにより、合わせずれの方向にかかわらず、合わせずれに起因する素子特性の低下をより効果的に抑制できる。
【０１２２】
第１導電型の半導体領域１５の主部６５のサイズおよび形状も特に限定されない。主部６５における第１の軸ｉに沿った幅は、第２の帯状部分６２、６３の幅６２ｗ、６３ｗより長く、かつ、第２の軸ｉｉに沿った幅は、第１の帯状部分６０、６１の幅６０ｗ、６１ｗより長くてもよい。このような主部６５を有する構成を図８に例示する。
【０１２３】
図８に示す例では、ｐ+型コンタクト領域表面１５ｓは、ソース領域表面１４ｓに対して十字型に配置され、さらに十字型の交点（中心部）に、十字型の交点よりも大きいサイズの主部６５を配置している。このような構成により、ｐ+型コンタクト領域表面１５ｓと導電面１９ｓの中央付近での接触面積をより大きくすることができる。この例では、ｐ+型コンタクト領域表面１５ｓは、縦０．８μｍ、横４．４μｍの長方形２個を、その重心を重ねた状態で９０度直交させて配置し、さらに、その交点上に、一辺が１．６μｍの正方形を重ねたような形状を有する。ここでは、一辺が１．６μｍの正方形部分が主部となり、上記長方形のうち主部と重ならない部分がそれぞれ帯状部分６０〜６３となる。
【０１２４】
この例でも、ズレ量Δｘ、Δｙが増加しても、ｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓが導電面１９ｓに接する面積の比を略一定に保つことができる。帯状部分６０〜６３の長さや幅、主部の形状や大きさを変化させてもよい。また、上述した例では、導電面１９ｓは正方形であるが、上述の関係を満たすのであれば長方形あるいは他の形状であってもよい。
【０１２５】
図８に示す例のように、帯状部分６０〜６３の幅よりも大きな幅を有する主部６５を形成する場合、導電面１９ｓの幅は、主部６５の幅よりも大きく、かつ、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されていることが好ましい。これにより、合わせずれが生じても、主部６５の全体を導電面１９ｓと接触させやすくなるので、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積をより確実に確保できる。また、導電面１９ｓの輪郭が帯状部分６０〜６３上に配置されやすくなるので、合わせずれに起因する接触面積の減少を抑制できる。
【０１２６】
本実施形態におけるソース電極の導電面１９ｓやソース領域表面１４ｓも図示するような四角形に限定されない。本実施形態における導電面１９ｓは、第１の軸ｉに平行な辺および第２の軸ｉｉに平行な辺を有する多角形形状（例えば四〜八角形）であってもよい。これにより、導電面１９ｓの輪郭がコンタクト領域表面１５ｓを横切る長さＺを略一定にできる。具体的には、長さＺは、帯状部分の幅６０ｗ〜６３ｗと等しくなる。従って、帯状部分の幅６０ｗ〜６３ｗを制御することにより、電流の流れない領域Ｙを小さく抑えて、オン抵抗を抑制できる。さらに、合わせずれが大きくなっても、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積を略一定にできるので、寄生トランジスタの動作を抑えることもできる。なお、導電面１９ｓは、後述する実施形態のように、第１の軸ｉに平行な対角線および第２の軸ｉｉに平行な対角線を有する多角形の形状を有していてもよい。
【０１２７】
本実施形態では、簡単のため半導体層の表面１０ｓは平坦となっているが、実際は、半導体層の表面１０ｓのうちソース電極１９に接触する部分が、半導体層の表面１０ｓにおけるソース電極１９に接触していない部分よりも低くなっている場合がある。ソース電極１９は、前述したように、半導体層１０の上に導電材料を堆積した後、高温熱処理を行うことによって形成されている。
【０１２８】
この方法によって得られるソース電極１９は、半導体層１０における炭化珪素とソース電極１９を構成する導電材料とが反応して形成された反応層を含んでいる。この反応層の下面、すなわちソース電極１９における導電面１９ｓは、反応層形成前の半導体層の表面１０ｓよりも下に位置するからである。
【０１２９】
また、例えば装置トラブルや加工条件ズレ等の影響による寸法シフトがあって、導電面１９ｓ、１０９ｓが設計値よりも小さくなることもある。そのような場合には、導電面１９ｓ、１０９ｓに対するコンタクト領域表面１５ｓ、１０５ｓの割合が大きくなり、ズレ量Δｘ、Δｙが小さくても、導電面１０９ｓと、コンタクト領域表面１０５ｓとが重なりやすくなるため、本発明を適用することによって、より大きな効果が得られる。
【０１３０】
ｐ+型コンタクト領域１５やソース電極１９がフォトリソグラフィーを用いて形成される場合などには、フォトリソグラフィーの解像度の影響により、ｐ+型コンタクト領域表面１５ｓやソース電極１９における導電面１９ｓが設計どおりの形状を有さないことがある。具体的には、それらの形状が角形で設計されていても、実際に形成されると、角形の角が丸みを帯びることがある。このような場合であっても、本発明におけるズレ量Δｘ、Δｙと長さＺとの関係を満足する形状を有するように設計されていれば、合わせずれによる素子特性の低下を抑制できるので、本発明の範囲内である。
【０１３１】
＜製造方法＞
本実施形態の半導体素子は、例えば以下に説明するような方法で作製できる。
【０１３２】
まず、図９（ａ）に示すように、炭化珪素からなる基板１１の上に、半導体層１０として炭化珪素層を形成する。基板１１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径３インチの４Ｈ−ＳｉＣ基板を用いる。
【０１３３】
この基板１１の導電型はｎ型で、キャリア濃度は１×１０19ｃｍ-3である。半導体層１０の形成は、加熱炉を用いてＣＶＤ法で行うことができる。ここでは、基板１１の主面上にｎ型の不純物がドープされた炭化珪素層をエピタキシャル成長させる。半導体層１０の厚さは、半導体素子に要求される仕様によって異なるが、例えば５〜１００μｍの範囲内で調整される。また、半導体層１０の不純物濃度は、１×１０14〜１×１０17ｃｍ-3の範囲内で適宜調整される。なお、基板１１と半導体層１０との間に、ｎ型炭化珪素からなるバッファー層を有していてもよい。バッファー層は、例えば不純物濃度１×１０18ｃｍ-3、厚さ１μｍである。
【０１３４】
次に、図９（ｂ）に示すように、半導体層１０の選択された領域に第１の不純物イオン注入層（厚さ：例えば１μｍ）１３’を形成する。
【０１３５】
具体的には、まず半導体層１０の表面に例えばシリコン酸化膜（ＳｉＯ2）からなるマスク層３１を形成する。マスク層３１は、半導体層１０のうち、第１の不純物イオン注入層１３’となる領域を規定する開口部を有している。マスク層３１の形状は、フォトリソグラフィーおよびエッチングによって任意に形成され得る。ここでは、第１の不純物イオン注入層１３’の表面形状が正方形（一辺の長さ：例えば６．６μｍ）となるように、マスク層３１における開口部の形状を設計する。マスク層３１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましい。
【０１３６】
次いで、マスク層３１の上方から、半導体層１０にｐ型の不純物イオン（例えばＡｌイオン）を注入する。イオン注入の際の基板温度は、２００〜１０００℃の範囲内で調整されてもよいし、室温であってもよい。イオン注入後、マスク層３１を取り除く。これにより、半導体層１０のうち不純物イオンが注入された領域に第１の不純物イオン注入層１３’が形成される。また、半導体層１０のうち不純物イオンが注入されずに残った領域は、ｎ型ドリフト領域１２となる。
【０１３７】
続いて、図９（ｃ）に示すように、半導体層１０に第２の不純物イオン注入層（厚さ：例えば０．２μｍ）１４’を形成する。具体的には、まず半導体層１０の上に、第１の不純物イオン注入層１３’の表面の一部を露出する開口部を有するマスク層３３を形成する。
【０１３８】
ここでは、マスク層３３における開口部の形状は、第２の不純物イオン注入層１４’の表面が正方形（一辺の長さ：例えば５．６μｍ）となるように設計される。マスク層３３は、マスク層３１と同様の材料を用いて同様の方法で形成できる。次いで、マスク層３３の上方から、半導体層１０にｎ型の不純物イオン（例えば窒素イオンやリンイオン）を注入する。イオン注入後、マスク層３３を取り除く。これにより、第１の不純物イオン注入層１３’の内部に第２の不純物イオン注入層１４’が形成される。
【０１３９】
さらに、図９（ｄ）に示すように、半導体層１０に第３の不純物イオン注入層１５’を形成する。第３の不純物イオン注入層１５は、半導体層１０の上に１の不純物イオン注入層１３’の一部を露出する開口部を有するマスク層３５を形成し、その上方から半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入することによって形成される。マスク層３５における開口部の形状は、第３の不純物イオン注入層１５’の表面が、図２（ｃ）に示したような十字型になるように設計される。イオン注入後、マスク層３５を取り除く。
【０１４０】
続いて、図９（ｅ）に示すように、第１、第２および第３の不純物イオン注入層１３’、１４’、１５’に対して１７００℃程度の高温で活性化アニールを行い、それぞれｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ+型コンタクト領域１５を形成する。
【０１４１】
得られたｐ型ウェル領域１３およびｎ型ソース領域１４のキャリア濃度は、前述のイオン注入の際の条件によって決まり、それぞれ１×１０17〜１×１０19ｃｍ-3の範囲内、および１×１０18〜１×１０21ｃｍ-3の範囲内となるように調整されている。また、ｐ+型コンタクト領域１５のキャリア濃度は、ｐ型ウェル領域１３のキャリア濃度よりも高くなるように調整されている。
【０１４２】
続いて、図９（ｆ）に示すように、半導体層１０の上にｎ型の炭化珪素からなるチャネル層１６をエピタキシャル成長によって形成し、その一部を開口してｎ型ソース領域１４を露出する。チャネル層１６における平均の不純物濃度は、１×１０15〜１×１０18ｃｍ-3の範囲内となるように調整される。チャネル層１６は単層であってもよいし、積層構造を有していてもよい。
【０１４３】
この後、図９（ｇ）に示すように、ゲート絶縁膜１７、ソース電極１９、ドレイン電極２１、ゲート電極１８、層間絶縁膜２２および上部配線電極２３を形成し、半導体素子（縦型ＭＯＳＦＥＴ）１００が得られる。
【０１４４】
ゲート絶縁膜１７は、例えば、炭化珪素からなるチャネル層１６の表面を１１００〜１２００℃の温度で熱酸化することによって形成できる。代わりに、単層あるいは多層の絶縁膜をチャネル層１６の上に堆積することによって形成してもよい。ゲート絶縁膜１７の厚さは２０ｎｍ〜２００ｎｍの範囲内で調整される。ゲート電極１８は、ゲート絶縁膜１７の上に低抵抗のポリシリコン膜や金属膜を形成した後、パターニングを行うことによって形成される。
【０１４５】
ソース電極１９は、次のようにして形成できる。ゲート絶縁膜１７およびゲート電極１８を形成した後、ゲート電極１８を覆う層間絶縁膜２２を堆積する。この層間絶縁膜２２に、半導体層１０の表面の一部を露出する開口部を形成する。
【０１４６】
次いで、この開口部にＮｉなどの導電材料を堆積し、前述したように高温で熱処理を行うことによって、ソース電極１９が得られる。上記熱処理により、半導体層１０における炭化珪素と導電材料とが反応して反応層が形成されるため、得られたソース電極１９は、少なくとも一部に反応層を含んでいる。この反応層により、得られたソース電極１９と、半導体層１０におけるｐ+型コンタクト領域１５およびｎ型ソース領域１４との間に良好なオーミック接触が形成される。
【０１４７】
なお、この方法でソース電極１９を形成する場合には、ソース電極１９における導電面の形状は、層間絶縁膜２２に形成する開口部の形状によって調整できる。
【０１４８】
また、開口部を有する層間絶縁膜２２の前面に金属（例えばＮｉ）を堆積し、高温で熱処理を行って半導体層１０上に反応層を形成した後に、反応層形成に寄与しなかった層間絶縁膜２２上の金属を除去しても差し支えない。
【０１４９】
ドレイン電極２１は、例えば基板１１の裏面に金属材料（ＮｉやＴｉ等）を堆積し熱処理することによって形成できる。上部配線電極２３は、層間絶縁膜２２の開口部に形成され、ソース電極１９と電気的に接続される。上部配線電極２３の材料としては、例えばアルミニウムなどが用いられる。
【０１５０】
ソース電極１９の形成方法は、上記の方法に限定されない。例えば、層間絶縁膜２２を形成する前にソース電極１９を形成してもよい。具体的には、半導体層１０を覆う導電膜を形成した後、所定の形状にパターニングし、さらに、１０００℃程度の高温で熱処理を行うことによって形成できる。この方法によると、ソース電極１９の導電面の形状を導電膜に対するパターニングによって制御できるので、微細なサイズの導電面や四角形などの多角形状の導電面をより精確に形成できる。また、この方法でソース電極１９を形成する場合には、ソース電極１９の形成後に、基板表面を覆う層間絶縁膜２２を設ける。層間絶縁膜２２には、ドライエッチングなどの手法を用いて、ソース電極１９の一部を露出する開口部を形成し、この開口部に上部配線電極２３を形成すればよい。
【０１５１】
さらに、上記の方法では、マスク層３１を用いてウェル領域１３となる第１の不純物イオン注入層１３’を形成した後に、マスク層３３を用いてソース領域１４となる第２の不純物イオン注入層１４’を形成し、続いて、マスク層３５を用いてｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成しているが、これらの不純物イオン注入層１３’、１４’、１５’を形成する順序は特に限定されない。例えば、ｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成した後に、ソース領域１４となる第２の不鈍物イオン注入層１４’を形成してもよい。
【０１５２】
なお、本実施形態の半導体素子の構成は、図１に示す構成に限定されない。例えば、図１（ａ）に示す構成では、炭化珪素からなるチャネル層１６を半導体層１０の上に形成しているが、図１０に示す半導体素子のように、チャネル層１６を有していなくてもよい。このようなチャネル層１６を有していない構造の場合には、ゲート電極１８に与える電圧によって、ゲート電極下のドリフト領域部分の導電型を反転させることで、チャネルを形成することが可能となる。
【０１５３】
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態の半導体素子を説明する。本実施形態の半導体素子は縦型ＭＯＳＦＥＴであり、半導体層表面において、ソース領域が多角形形状を有し、コンタクト領域の帯状部分がソース領域の多角形の頂点に向かって延びている点で、前述の実施形態と異なる。
【０１５４】
本発明者らの更なる検討によると、図４１に示す従来の半導体素子では、位置合わせのズレ量の増加に伴って、コンタクト領域とソース電極の導電面との接触面積が減少することに加えて、次のような新たな課題があることを見出した。以下、この新たな課題について図４３（ａ）及び（ｂ）を参照しながら説明する。
【０１５５】
縦型ＭＯＳＦＥＴなどの半導体素子では、ＯＮ状態からＯＦＦ状態に変わる時、瞬時に電流が流れる。この時、ｐ型ウェル領域１０３の抵抗が高いと、図４３（ａ）に示した寄生トランジスタ（ｎｐｎトランジスタ（１０４、１０３、１２０））がＯＮ状態となり、スイッチング遅延や素子破壊が起こるおそれがある。このｎｐｎトランジスタがＯＮにならないようにするには、ｐ型ウェル領域１０３の抵抗を下げる必要がある。このために、濃度の高い（すなわち、抵抗の低い）ｐ+型コンタクト領域１０５をできるだけ広くとった形で、ｐ型ウェル領域１０３の上に配置し、ｐ型ウェル領域１０３の端の電位上昇を抑えて、ｎｐｎトランジスタ（１０４、１０３、１２０）がＯＮになることを抑制している。
【０１５６】
一方、図４３（ｂ）に示すような菱形形状のｐ+型コンタクト領域１０５の場合、ｐ型ウェル領域１０３とｐ+型コンタクト領域１０５との距離（矢印１３０参照）が図３９に示した構成と比べて離れている。そのため、ｐ型ウェル領域１０３の電位が上がりやすくなり、ｎｐｎトランジスタ（１０４、１０３、１２０）のＯＮの抑制効果が低減する。
【０１５７】
本発明者らは、上記知見に基づき、合わせずれが生じた場合であっても、導電面とソース電極およびコンタクト領域との接触面積を確保することに加えて、上述のｎｐｎのトランジスタがＯＮになることをより効果的に抑制できる構成を実現すべく鋭意検討した。この結果、半導体層の表面において、コンタクト領域の帯状部分が、ソース領域の各頂点に向かって延びていれば、上記問題を解決できることを見出した。
【０１５８】
本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴである。縦型ＭＯＳＦＥＴは、半導体層と、半導体層に電気的に接続されたソース電極およびドレイン電極と、半導体素子をオン状態とオフ状態との間でスイッチングするために用いられるゲート電極とを備えたユニットセルから構成されており、典型的には複数のユニットセルが配列された構造を有している。ここでは、略四角形の平面形状を有する複数のユニットセルから構成された半導体素子を例に説明する。
【０１５９】
本実施形態の半導体素子では、ソース電極の導電面およびコンタクト領域表面が後述する形状をそれぞれ有するように設計されていればよく、導電面とコンタクト領域との間にプロセス上の合わせずれが生じていてもかまわない。なお、本明細書では、「半導体素子」は、縦型ＭＯＳＦＥＴに限定されず、半導体層を用いて形成された素子を広く含むものとする。
【０１６０】
図１１（ａ）および（ｂ）は、それぞれ、本実施形態におけるユニットセル２００を示す断面模式図、および複数のユニットセル２００の配列状態を説明するための平面図である。図１２（ａ）〜（ｃ）は、ソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４の構成を説明するための図である。図１２（ａ）は、図１２（ｂ）および（ｃ）におけるＸＩＩ−ＸＩＩ’線に沿った断面模式図であり、図１２（ｂ）は、ソース領域表面１４ｓ、コンタクト領域表面１５ｓ、および、半導体層の表面１０ｓに配置されるソース電極１９の導電面１９ｓを例示する平面図である。また、図１２（ｃ）は、ソース領域表面１４ｓおよびコンタクト領域表面１５ｓを例示する平面図である。なお、図１２（ａ）において、ソース電極１９の導電面１９ｓとコンタクト領域表面１５ｓとの関係を示しやすいように、導電面１９ｓの四角形の対角線に沿って延びる線をＸＩＩ−ＸＩＩ’線とする。簡単のため、図１に示すユニットセル１００と同様の構成要素には同じ参照符号を付し、説明を省略する。
【０１６１】
本実施形態では、半導体層の表面１０ｓにおいて、コンタクト領域表面１５ｓはＸ字型であり、かつ、その一部が導電面１９ｓと接触していない（すなわち、はみ出した）形状を有している。これにより、導電面１９ｓとコンタクト領域表面１５ｓとの間の位置合わせのズレ量（Δｘ）が増加しても、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積を確保することができる。
【０１６２】
より具体的には、コンタクト領域表面１５ｓは、第１の軸ｉに沿って延びる帯状部分７０と、第１の軸ｉに沿って帯状部分７０と反対方向に延びる帯状部分７１と、第１の軸ｉに直交する第２の軸ｉｉに沿って延びる帯状部分７２と、第２の軸ｉｉに沿って帯状部分７２と反対方向に延びる帯状部分７３とを有している。これらの帯状部分７０〜７３は、コンタクト領域表面１５ｓの中央に位置する主部７９に接続されている。本実施形態では、帯状部分７０、７１の第１の軸ｉに垂直な幅７０ｗ、７１ｗおよび帯状部分７２、７３の第２の軸ｉｉに垂直な幅７２ｗ、７３ｗは略等しく、例えば０．７μｍである。また、コンタクト領域表面１５ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ｃ１、Ｃ２は何れも例えば５μｍである。帯状部分７０、７１の第１の軸ｉに沿った長さ７０ｕ、７１ｕおよび帯状部分７２、７３の第２の軸ｉｉに沿った長さ７２ｕ、７３ｕは何れも２．１５μｍである。
【０１６３】
本実施形態では、第１の軸ｉおよび第２の軸ｉｉは、それぞれ、ｘ、ｙ方向に対して４５°の角度をなす。これらの軸ｉ、ｉｉとｘ、ｙ方向とのなす角度は特に限定されない。
【０１６４】
ｎ型ソース領域表面１４ｓは、コンタクト領域表面１５ｓを完全に包囲するように形成されている。この例では、ソース領域表面１４ｓは、合わせずれの生じるｘ、ｙ方向に平行な辺を有する四角形の形状を有している。ソース領域表面１４ｓは、一辺の長さＷｘ、Ｗｙが例えば５．６μｍの正方形である。コンタクト領域表面１５ｓの各帯状部分７０〜７３は、それぞれ、コンタクト領域表面１５ｓの中央にある主部７９からｎ型ソース領域表面１４ｓに向かって延びている。各帯状部分７０〜７３の延びる方向は、多角形形状のｎ型ソース領域表面１４ｓの重心とｎ型ソース領域表面１４ｓの頂点とを結ぶ線のうち少なくとも１つと平行である。
【０１６５】
また、ソース電極１９の導電面１９ｓも、ｘ、ｙ方向に平行な辺を有する四角形の形状を有している。ここでは、導電面１９ｓは、一辺の長さＡｘ、Ａｙが例えば３μｍの正方形である。従って、図示する例では、導電面１９ｓは、第１の軸ｉに平行な対角線および第２の軸ｉｉに平行な対角線を有している。
【０１６６】
ソース領域表面１４ｓおよび導電面１９ｓの形状およびサイズは特に限定されないが、コンタクト領域表面１５ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ｃ１およびＣ２は、導電面１９ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅よりも大きく、ソース領域表面１４ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅よりも小さい。従って、合わせずれが生じていない場合、帯状部分７０〜７３は、図示するように、主部７９から導電面１９ｓの輪郭のうち対応する頂点を超えてソース領域１４ａの頂点に向かって延びている。帯状部分７０〜７３の最もソース領域側に位置する端部は、導電面１９ｓからはみ出しているが、帯状部分７０〜７３の残りの部分およびコンタクト領域表面１５ｓの主部６５は導電面１９ｓと接触している。
【０１６７】
なお、本実施形態のソース領域表面１４ｓの形状は、四角形、五角形、六角形、七角形、八角形のうちから選択される多角形であることが好ましい。このうち四角形、六角形、八角形であれば、重心と各頂点を結ぶ線と平行な複数の帯状部分を含み、かつ、点対称形状を有するコンタクト領域表面１５ｓを形成できるのでより好ましい。
【０１６８】
本実施形態におけるソース電極１９、ｎ型ソース領域１４およびｐ+型コンタクト領域１５は、上記のように設計されているため、ソース電極１９とｐ+型コンタクト領域１５との位置合わせにズレ（合わせずれ）が生じた場合でも一定の素子特性を確保できる。この理由を、図面を参照しながら以下に詳述する。
【０１６９】
図１３（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが半導体層の表面１０ｓに設計どおりに配置された理想的な場合、図１４（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが設計された位置からｘ方向にΔｘだけずれて配置された場合を説明するための図である。図１３（ａ）および図１４（ａ）はユニットセル２００の一部を示す断面模式図、図１３（ｂ）および図１４（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【０１７０】
図１３（ａ）および（ｂ）に示すような理想的な場合、４つの帯状部分の端部が導電面１９ｓからはみ出している。オン状態では、ソース電極１９からの電子は、ｎ型ソース領域１４のうち導電面１９ｓに接する部分からその周囲全体を流れて、チャネル層（図示せず）へ向かう。このとき、ｎ型ソース領域表面１４ｓに亘って電子が流れるので、ゲート幅は実効的に低減されない。
【０１７１】
これに対し、図１４（ａ）および（ｂ）に示すように、導電面１９ｓが設計された位置から右方向（ｘ方向）にΔｘずれても、ソース電極１９からの電子が流れない領域が実質的に生じない。この点、図４０（ａ）および（ｂ）を参照しながら前述した従来の半導体素子における電子が流れない領域Ｘと比べると顕著な差がある。例えば、図示する程度のズレ量（Δｘ：０．５μｍ）の場合、ソース領域表面１４ｓの左端部全体に電子が流れ、ゲート幅は実質的に低減されない。したがって、図１３（ａ）および（ｂ）に示す理想的な場合と略同等のＭＯＳＦＥＴ特性が得られる。
【０１７２】
また、導電面１９ｓの輪郭は、４つの帯状部分を横切るように配置されている。このため、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積Ｓ1は、ズレ量がゼロの場合の接触面積Ｓ0（図１３（ｂ））と略同じである。
【０１７３】
次に、図１５（ａ）〜（ｃ）を参照しながら、さらに説明を続ける。図１５（ａ）〜（ｃ）は、本実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを例示する平面図である。
【０１７４】
図１５（ａ）は、ズレ量Δｘ＝０の場合の例であり、そして、図１５（ｂ）及び（ｃ）は、ズレ量Δｘ＝０．２μｍ、Δｘ＝０．５μｍ場合の例である。これらの例からわかるとおり、いずれの場合でも、ソース領域表面１４ｓの左端部全体に電子が流れるので、ゲート幅は実効的に低減されない。
【０１７５】
ここでは、導電面１９ｓがｘ方向にずれる場合について説明したが、導電面１９ｓが−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。
【０１７６】
続いて、図１６（ａ）および（ｂ）を参照しながら、本実施形態におけるｎｐｎトランジスタのＯＮの抑制効果について説明する。図１６（ａ）は、図４１を参照しながら前述した従来の半導体素子の構成を示す平面図であり、図１６（ｂ）は、本実施形態の半導体素子の構成を示す平面図である。
【０１７７】
上述したように、図１６（ａ）に示す従来の構成では、ｐ+型コンタクト領域表面１０５ｓ、ソース領域表面１０４ｓおよびウェル領域表面１０３ｓが何れも正方形であり、ｐ+型コンタクト領域表面１０５ｓの各辺は、ソース領域表面１０４ｓおよびウェル領域表面１０３ｓの各辺に対して４５度の角度をなすように形成されている。このような構成によると、ｐ型ウェル領域１０３の角部において、ｐ型ウェル領域１０３とｐ+型コンタクト領域１０５との距離１３０が長くなる。したがって、ｐ型ウェル領域１０３の電位が上がりやすくなり、その結果、ｎｐｎトランジスタ（１０４、１０３、１２０）がＯＮ状態にならないように抑制する効果が低減する。
【０１７８】
一方、図１６（ｂ）に示す本実施形態の構成によると、ウェル領域表面１３ｓおよびソース領域表面１４ｓは正方形であり、ｐ+型コンタクト領域表面１５ｓは、ウェル領域表面１３ｓの中央部から、ウェル領域表面１３ｓおよびソース領域表面１４ｓの頂点に向かう４つの帯状部分からなるＸ字型形状を有している。この場合、ｐ型ウェル領域１３の角部とコンタクト領域表面１５ｓと間の距離１３６は小さくなる。また、この構成では、ｐ+型コンタクト領域１０５における主部（Ｘ字型形状の中央）から、ｐ型ウェル領域１３の辺の中央までの距離１３５が一番長くなる。しかしながら、この距離１３５は、図１６（ｂ）に示す距離１３０よりも短い。また、本実施形態では、ｐ型ウェル領域１３の辺の中央とコンタクト領域表面１５ｓとの距離１３７は距離１３５よりもさらに短い。距離１３７は、ｐ+型コンタクト領域１５の帯状部分の長手方向（ｉ、ｉｉ）に直交する幅を大きくすることにより、さらに短くできる。この結果、本実施形態の方が、図１６（ａ）に示す従来の構成よりも、ｎｐｎトランジスタ（１４、１３、１０）がＯＮ状態となることをより効果的に抑制することが可能となる。
【０１７９】
さらに、前述したように、ズレ量Δｘ、Δｙが増加しても、ソース電極の導電面１９ｓの輪郭が、４つの帯状部分７０〜７３上に位置する範囲内であれば、コンタクト領域表面１５ｓとソース電極の導電面１９ｓとの接触面積がほとんど変わらない。
【０１８０】
このように、本実施形態によると、ズレ量Δｘ、Δｙが増加しても、コンタクト領域表面１５ｓとソース電極の導電面１９ｓとの接触面積を確保しつつ、電子の流れない領域に起因する実効的なゲート幅の低下を抑制できる。さらに、ウェル領域表面１３ｓとコンタクト領域表面１５ｓとの距離を小さくできるので、ｎｐｎトランジスタ（１４、１３、１０）がＯＮ状態になることをより効果的に抑制できる。
【０１８１】
上記効果を呈する導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓの形状は、図１２に示した形状に限定されない。例えば、ソース領域表面１４ｓの形状は正方形に限定されず、四角形から八角形からなる何れかの多角形であってもよい。このとき、コンタクト領域表面１５ｓの形状は、ソース領域表面１４ｓの多角形の対応する頂点に延びる複数の帯状部分を有していればよい。また、少なくとも１つの帯状部分の延びる方向（例えば第１の軸）に沿って、コンタクト領域表面１５ｓの幅が、導電面１９ｓの幅よりも大きいことが必要である。
【０１８２】
図１７〜図３３は、本実施形態におけるｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓおよび導電面１９ｓの他の形状を例示する平面図である。
【０１８３】
図１７に示すソース領域表面１４ｓは、ｘ、ｙ方向に平行な辺を有する正方形状である。ｐ+型コンタクト領域表面１５ｓは、例えば縦０．７μｍ、横５μｍの長方形２個を、その重心を重ねて直交させたＸ字パターンと、Ｘ字パターンの中心部に配置され、各帯状部分よりも幅の大きい正方形パターン（一辺の長さ：１．６μｍ）とを重ね合わせた形状を有している。この正方形パターンが主部７９となり、Ｘ字パターンのうち主部７９と重ならない部分が、ｐ+型コンタクト領域表面１５ｓの中央からソース領域表面１４ｓの各頂点に向かう４つの帯状部分７０〜７３となる。ソース電極の導電面１９ｓは、ｘ、ｙ方向に平行な辺を有する正方形状であり、その一辺の長さは、主部７９の幅よりも大きく、かつ、ｘ、ｙ方向におけるｐ+型コンタクト領域表面１５ｓの幅よりも小さくなるように選択される。
【０１８４】
図１７に示す例のように、主部７９が帯状部分７０〜７３の幅７０ｗ〜７３ｗよりも大きい幅７９ｗを有していると、ｐ+型コンタクト領域表面１５ｓの中央付近において、ｐ+型コンタクト領域表面１５ｓと導電面１９ｓとの接触面積をより大きくできる。また、この例のように、ソース領域表面１４ｓが第ｎ角形（ｎ：４以上８以下の偶数）であれば、各頂点に向かう帯状部分７０〜７３の幅や長さを同じにすることによって、点対称形状を有するｐ+型コンタクト領域表面１５ｓを形成できるので好ましい。なお、ソース領域表面１４ｓが第ｎ角形（ｎ：４以上８以下の偶数）であれば、各帯状部分７０〜７３の延びる方向は、ｐ+型コンタクト領域表面１５ｓおよび導電面１９ｓの対角線と略平行になる。
【０１８５】
図１８に示す例は、ｐ+型コンタクト領域表面１５ｓの各帯状部分の先端１５ｅが尖っている（鋭角である）点で、図１２（ｂ）に示した構成と異なっている。また、ｐ+型コンタクト領域表面１５ｓの先端１５ｅの形状は、他の形にしてもよく、例えば丸形（例えば、半円形状）にすることも可能である。図１８に示す例では、帯状部分の幅は、図１２（ｂ）に示す幅よりも大きく、例えば０．５〜１．０μｍ程度である。このように、ｐ+型コンタクト領域表面１５ｓの帯状部分の幅は、導電面１９ｓとの接触面積を考慮して、適宜選択することができる。
【０１８６】
本実施形態におけるｐ+型コンタクト領域表面１５ｓは、ゲート電極１８（図１１（ａ）参照）と重ならないように設計されていることが好ましい。図１８を参照しながら説明すると、ｐ+型コンタクト領域表面１５ｓの帯状部分の先端１５ｅが、ゲート電極１８の端面１８ｅに達しないようすることが好ましい。ｐ+型コンタクト領域表面１５ｓは荒れており、欠陥を多く含むので、その表面１５ｓ上にチャネルエピ層１６およびゲート酸化膜１７を介してゲート電極１８を形成すると、ゲート電極１８の信頼性が低下するおそれがあるからである。なお、図１８に示す構成に限らず、本願発明における他の構成でも、同様に、ｐ+型コンタクト領域表面１５ｓがゲート電極１８と重ならないことが好ましい。
【０１８７】
図１９に示す例は、図１７に示す例と類似しているが、ｐ+型コンタクト領域表面１５ｓの帯状部分の先端１５ｅを尖らせた点で異なっている。また、図１９に示す例では、ｐ+型コンタクト領域表面１５ｓにおけるＸ字型の交点（中心部）に設けられた四角形（主部７９）の面積は、図１７に示す主部７９の面積よりも小さい。なお、主部７９の面積も、ｐ+型コンタクト領域表面１５ｓの帯状部分７０〜７３の幅と同様に、導電面１９ｓとの接触面積を考慮して、適宜選択することができる。
【０１８８】
図２０に示す例では、ｐ+型コンタクト領域表面１５ｓの主部７９が、帯状部分７０〜７３の延びる方向に平行な辺を有する菱形（ここでは正方形）の形状を有する点で、図１９に示す例と異なっている。また、図２１に示す例では、主部７９は丸形状である。このように、主部７９の形状は特に限定されない。
【０１８９】
さらに、図２２に示す例のように、コンタクト領域表面１５ｓは、ソース領域表面１４ｓの頂点に延びる帯状部分７０〜７３に加えて、コンタクト領域表面１５ｓの中央からソース領域表面１４ｓに向かって延びる他の帯状部分８０〜８３をさらに有していてもよい。ここでは、主部７９から、ソース領域表面１４ｓの各辺に向かって延びる、すなわちｘ、ｙ方向に沿って延びる４つの帯状部分８０〜８３をさらに有している。これらの帯状部分８０〜８３は、例えば第１の実施形態で説明した十字パターンを構成していてもよい。帯状部分７０〜７３、８０〜８３の幅は適宜選択される。例えば図２３に示すように、これらの帯状部分の幅が全て等しくてもよい。さらに、主部７９の形状も限定されない。図２４に示すように、主部７９は菱形（図２０参照）であってもよいし、図２５に示すように丸型（図２１参照）であってもよい。
【０１９０】
上述した例では、ソース領域表面１４ｓは四角形状であるが、ソース領域表面１４ｓは他の形状、例えば多角形形状を有していてもよい。図２６に示す例では、ソース領域表面１４ｓは六角形（特に、正六角形）の形状を有している。また、コンタクト領域表面１５ｓは、コンタクト領域表面１５ｓの中央から、ソース領域表面１４ｓの六角形の各頂点に向かって延びる６つの帯状部分７０〜７５を有している。この例では、導電面１９ｓも六角形である。導電面１９ｓの幅は、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されている。なお、図２７に示すように、各帯状部分の先端１５ｅは尖っていてもよい。また、コンタクト領域表面１５ｓの幅を大きくしてもよい。さらに、図２８および図２９に示すように、コンタクト領域表面１５ｓは、帯状部分の幅よりも大きい幅を有する主部７９を有していてもよい。主部７９は、六角形（図２８）であっても円形（図２９）であってもよい。
【０１９１】
帯状部分の幅よりも大きな幅を有する主部７９を形成する場合、導電面１９ｓの幅は、主部７９の幅よりも大きく、かつ、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されていることが好ましい。これにより、合わせずれが生じても、主部７９の全体を導電面１９ｓと接触させやすくなるので、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積をより確実に確保できる。また、導電面１９ｓの輪郭が帯状部分上に配置されやすくなるので、合わせずれに起因する接触面積の減少を抑制できる。
【０１９２】
図３０に示す例では、ソース領域表面１４ｓは八角形（特に、正八角形）の形状を有している。また、コンタクト領域表面１５ｓは、コンタクト領域表面１５ｓの中央から、ソース領域表面１４ｓの八角形の各頂点に向かって延びる８つの帯状部分７０〜７７を有している。この例では、導電面１９ｓも八角形である。導電面１９ｓの幅は、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されている。また、図３１に示すように、各帯状部分の先端１５ｅは尖っていてもよい。また、コンタクト領域表面１５ｓの幅を大きくしてもよい。
【０１９３】
さらに、図３２および図３３に示すように、コンタクト領域表面１５ｓは、帯状部分の幅よりも大きい幅を有する主部７９を有していてもよい。主部７９は、八角形（図３２）であっても円形（図３３）であってもよい。この場合でも、導電面１９ｓの幅は、主部７９の幅よりも大きく、かつ、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されていることが好ましい。
【０１９４】
図１７〜図３３に示す構成によると、図１１〜図１４を参照しながら前述した構成と同様に、導電面１９ｓとｐ+型コンタクト領域１５との間の位置合わせのズレ量Δｘ、Δｙが増加しても、電子の流れない領域に起因する実効的なゲート幅の低下を抑制できる。また、ズレ量Δｘ、Δｙが所定の範囲内であれば、導電面１９ｓの輪郭が帯状部分を横切るように配置されるので、ズレ量によって、ソース電極１９の導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの接触面積が大幅に変化しない。その上、ソース領域表面１４ｓとｐ+型コンタクト領域表面１５ｓとの距離を従来よりも小さくできるので、ｎｐｎトランジスタがオン状態になることを効果的に抑制できる。
【０１９５】
さらに、図１７〜図３３で例示した構成では、何れも、半導体層表面１０ｓにおいて、コンタクト領域表面１５ｓは点対称形状を有している。このような形状を有すると、合わせずれの方向（ｘ、―ｘ、ｙ、―ｙ）にかかわらず、合わせずれに起因する素子特性の低下をより効果的に抑制できるので好ましい。
【０１９６】
また、基板１１としてオフカット基板を用いる場合には、オフカット方向への合わせずれに起因する素子特性の低下を効果的に抑制するために、何れか１つの帯状部分がオフカット方向に平行になるように配置されていることが好ましい。あるいは、導電面１９ｓの輪郭が、オフカット方向に垂直な辺を有する多角形形状を有していてもよい。
【０１９７】
前述したように、実際のフォトリソグラフィー工程で生じるズレ量は一般的に１．０μｍ以下、好ましくは０．５μｍ以下である。なお、想定した量よりも大きいズレ（例えば０．５μｍ以上）が発生する場合もあるが、このような場合であっても、本実施形態の構成によれば、ズレ量が増加しても、電子の流れない領域に起因する実効的なゲート幅の低下を抑制できるので、オン抵抗を低減できる。
【０１９８】
ズレ量が例えば０．５μｍ以下の場合、合わせずれが生じる方向（ｘ、ｙ方向）に沿った各帯状部分の長さ７０ｕ〜７３ｕ（図１２）は、１．０μｍ以上であることが好ましい。
【０１９９】
なお、例えば装置トラブルや加工条件ズレ等の影響による寸法シフトがあって、導電面１９ｓが設計値よりも小さくなることもある。そのような場合には、導電面１９ｓに対するコンタクト領域表面１５ｓの割合が大きくなり、ズレ量Δｘ、Δｙが小さくても、導電面１９ｓと、コンタクト領域表面１５ｓとが重なりやすくなるため、本発明を適用することによって、より大きな効果が得られる。また、ｐ+型コンタクト領域１５やソース電極１９がフォトリソグラフィーを用いて形成される場合などには、フォトリソグラフィーの解像度の影響により、ｐ+型コンタクト領域表面１５ｓやソース電極１９における導電面１９ｓが設計どおりの形状を有さないことがある。具体的には、それらの形状が角形で設計されていても、実際に形成されると、角形の角が丸みを帯びることがある。このような場合であっても、上述したような形状を有するように設計されていれば、合わせずれによる素子特性の低下を抑制できるので、本発明の範囲内である。
【０２００】
図１１〜図３３に示す例では、簡単のため半導体層の表面１０ｓは平坦である。しかしながら、実際には、半導体層の表面１０ｓのうちソース電極１９に接触する部分は、半導体層の表面１０ｓにおけるソース電極１９に接触していない部分よりも低くなっている場合がある。ソース電極１９は、前述したように、半導体層１０の上に導電材料を堆積した後、高温熱処理を行うことによって形成されている。
【０２０１】
この方法によって得られるソース電極１９は、半導体層１０における炭化珪素とソース電極１９を構成する導電材料とが反応して形成された反応層を含んでいる。この反応層の下面、すなわちソース電極１９における導電面１９ｓは、反応層形成前の半導体層の表面１０ｓよりも下に位置するからである。
【０２０２】
＜製造方法＞
本実施形態の半導体素子は、例えば以下に説明するような方法で作製できる。図３４を参照しながら、本実施形態の製造方法について説明する。
【０２０３】
まず、図３４（ａ）に示すように、炭化珪素からなる基板１１の上に、半導体層１０として炭化珪素層を形成する。基板１１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角を有する直径３インチの４Ｈ−ＳｉＣ基板を用いる。
【０２０４】
この基板１１の導電型はｎ型で、不純物濃度は１×１０19ｃｍ-3である。半導体層１０の形成は、加熱炉を用いてＣＶＤ法で行うことができる。ここでは、基板１１の主面上にｎ型の不純物がドープされた炭化珪素層をエピタキシャル成長させる。半導体層１０の厚さは、半導体素子に要求される仕様によって異なるが、例えば５〜１００μｍの範囲内で調整される。また、半導体層１０の不純物濃度は、１×１０14〜１×１０17ｃｍ-3の範囲内で適宜調整される。不純物としては、例えば、窒素やリンを用いることができる。なお、基板１１と半導体層１０との間に、ｎ型炭化珪素からなるバッファー層を有していてもよい。バッファー層は、例えば不純物濃度１×１０18ｃｍ-3、厚さ１μｍである。
【０２０５】
次に、図３４（ｂ）に示すように、半導体層１０の選択された領域に第１の不純物イオン注入層（厚さ：例えば１μｍ）１３’を形成する。
【０２０６】
具体的には、まず半導体層１０の表面に例えばシリコン酸化膜（ＳｉＯ2）からなるマスク層３１を形成する。マスク層３１は、半導体層１０のうち、第１の不純物イオン注入層１３’となる領域を規定する開口部を有している。マスク層３１の形状は、フォトリソグラフィーおよびエッチングによって任意に形成され得る。ここでは、第１の不純物イオン注入層１３’の表面形状が正方形（一辺の長さ：例えば６．６μｍ）となるように、マスク層３１における開口部の形状を設計する。マスク層３１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましい。
【０２０７】
次いで、マスク層３１の上方から、半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入する。イオン注入の際の基板温度は、２００〜１０００℃の範囲内で調整されてもよいし、室温であってもよい。イオン注入後、マスク層３１を取り除く。これにより、半導体層１０のうち不純物イオンが注入された領域に第１の不純物イオン注入層１３’が形成される。また、半導体層１０のうち不純物イオンが注入されずに残った領域は、ｎ型ドリフト領域１２となる。
【０２０８】
続いて、図３４（ｃ）に示すように、半導体層１０に第２の不純物イオン注入層（厚さ：例えば０．２μｍ）１４’を形成する。具体的には、まず半導体層１０の上に、第１の不純物イオン注入層１３’の表面の一部を露出する開口部を有するマスク層３３を形成する。
【０２０９】
ここでは、マスク層３３における開口部の形状は、第２の不純物イオン注入層１４’の表面の外枠が正方形（一辺の長さ：例えば５．６μｍ）となるように、また後の工程で不純物イオン注入層１５’を注入する領域を保護するマスク３３’を同時に形成できるようにする。マスク層３３は、マスク層３１と同様の材料を用いて同様の方法で形成できる。次いで、マスク層３３の上方から、半導体層１０にｎ型の不純物イオン（例えば窒素イオンやリンイオン）を注入する。イオン注入後、マスク層３３を取り除く。これにより、第１の不純物イオン注入層１３’の内部に第２の不純物イオン注入層１４’が形成される。
【０２１０】
さらに、図３４（ｄ）に示すように、半導体層１０に第３の不純物イオン注入層１５’を形成する。第３の不純物イオン注入層１５’は、半導体層１０の上に第１の不純物イオン注入層１３’の一部を露出する開口部を有するマスク層３５を形成し、その上方から半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入することによって形成される。マスク層３５における開口部の形状は、第３の不純物イオン注入層１５’の表面が、図１２（ｃ）に示したようなＸ字型になるように形成される。イオン注入後、マスク層３５を取り除く。
【０２１１】
続いて、図３４（ｅ）に示すように、第１、第２および第３の不純物イオン注入層１３’、１４’、１５’に対して１７００℃程度の高温で活性化アニールを行い、それぞれｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ+型コンタクト領域１５を形成する。
【０２１２】
得られたｐ型ウェル領域１３およびｎ型ソース領域１４の不純物濃度は、前述のイオン注入の際の条件によって決まり、それぞれ１×１０17〜１×１０19ｃｍ-3の範囲内、および１×１０18〜１×１０21ｃｍ-3の範囲内となるように調整されている。また、ｐ+型コンタクト領域１５の不純物濃度は、ｐ型ウェル領域１３の不純物濃度よりも高く、かつ後に形成する導電層１９に対してオーミック接合となる程度の濃度（例えば１×１０19〜１×１０21ｃｍ-3の範囲内）になるように調整されている。
【０２１３】
続いて、図３４（ｆ）に示すように、半導体層１０の上にｎ型の炭化珪素からなるチャネル層１６をエピタキシャル成長によって形成し、その一部を開口してｎ型ソース領域１４を露出する。チャネル層１６における平均の不純物濃度は、１×１０15〜１×１０18ｃｍ-3の範囲内となるように調整される。チャネル層１６は単層であってもよいし、積層構造を有していてもよい。
【０２１４】
この後、図３４（ｇ）に示すように、ゲート絶縁膜１７、ソース電極１９、ドレイン電極２１、ゲート電極１８、層間絶縁膜２２および上部配線電極２３を形成し、半導体素子（縦型ＭＯＳＦＥＴ）１００が得られる。なお、マスク層（３１、３３など）のパターンを変更することによって、図１２に示した構成以外の、本実施形態における他の構成の半導体素子を作製することが可能である。
【０２１５】
ゲート絶縁膜１７は、例えば、炭化珪素からなるチャネル層１６の表面を１１００〜１２００℃の温度で熱酸化することによって形成できる。代わりに、単層あるいは多層の絶縁膜をチャネル層１６の上に堆積することによって形成してもよい。ゲート絶縁膜１７の厚さは２０ｎｍ〜２００ｎｍの範囲内で調整される。ゲート電極１８は、ゲート絶縁膜１７の上に低抵抗のポリシリコン膜や金属膜を形成した後、パターニングを行うことによって形成される。
【０２１６】
ソース電極１９は、次のようにして形成できる。ゲート絶縁膜１７およびゲート電極１８を形成した後、ゲート電極１８を覆う層間絶縁膜２２を堆積する。この層間絶縁膜２２に、半導体層１０の表面の一部を露出する開口部を形成する。
【０２１７】
次いで、この開口部にＮｉなどの導電材料を堆積し、前述したように高温で熱処理を行うことによって、ソース電極１９が得られる。上記熱処理により、半導体層１０における炭化珪素と導電材料とが反応して反応層（シリサイド層、カーバイド層やその混合層）が形成されるため、得られたソース電極１９は、少なくとも一部に反応層を含んでいる。この反応層により、得られたソース電極１９と、半導体層１０におけるｐ+型コンタクト領域１５およびｎ型ソース領域１４との間に良好なオーミック接触が形成される。
【０２１８】
なお、この方法でソース電極１９を形成する場合には、ソース電極１９における導電面の形状は、層間絶縁膜２２に形成する開口部の形状によって調整できる。
【０２１９】
また、開口部を有する層間絶縁膜２２の前面に金属（例えばＮｉ）を堆積し、高温で熱処理を行って半導体層１０上に反応層を形成した後に、反応層形成に寄与しなかった層間絶縁膜２２上の金属を除去しても差し支えない。
【０２２０】
ドレイン電極２１は、例えば基板１１の裏面に金属材料（ＮｉやＴｉ等）を堆積し熱処理することによって形成できる。上部配線電極２３は、層間絶縁膜２２の開口部に形成され、ソース電極１９と電気的に接続される。上部配線電極２３の材料としては、例えばアルミニウムなどが用いられる。
【０２２１】
ソース電極１９の形成方法は、上記の方法に限定されない。例えば、層間絶縁膜２２を形成する前にソース電極１９を形成してもよい。具体的には、半導体層１０を覆う導電膜を形成した後、所定の形状にパターニングし、さらに、１０００℃程度の高温で熱処理を行うことによって形成できる。この方法によると、ソース電極１９の導電面の形状を導電膜に対するパターニングによって制御できるので、微細なサイズの導電面や四角形などの多角形状の導電面をより精確に形成できる。また、この方法でソース電極１９を形成する場合には、ソース電極１９の形成後に、基板表面を覆う層間絶縁膜２２を設ける。層間絶縁膜２２には、ドライエッチングなどの手法を用いて、ソース電極１９の一部を露出する開口部を形成し、この開口部に上部配線電極２３を形成すればよい。
【０２２２】
さらに、上記の方法では、マスク層３１を用いてウェル領域１３となる第１の不純物イオン注入層１３’を形成した後に、マスク層３３を用いてソース領域１４となる第２の不純物イオン注入層１４’を形成し、続いて、マスク層３５を用いてｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成しているが、これらの不純物イオン注入層１３’、１４’、１５’を形成する順序は特に限定されない。例えば、ｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成した後に、ソース領域１４となる第２の不鈍物イオン注入層１４’を形成してもよい。
【０２２３】
なお、本実施形態の半導体素子の構成は、図１１に示す構成に限定されない。例えば、図１１（ａ）に示す構成では、炭化珪素からなるチャネル層１６を半導体層１０の上に形成しているが、図３５に示す半導体素子のように、チャネル層１６を有していなくてもよい。チャネル層１６を有していない場合には、ゲート電極１８に与える電圧によって、ゲート電極下のウェル領域部分の導電型を反転させることで、チャネルを形成することが可能となる。
【０２２４】
（第３の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第３の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴであり、ストライプ形状のユニットセルから構成されている点で、前述の実施形態の半導体素子と異なっている。ここでは、各ユニットセルが、チャネル内を電子が流れる方向に対して垂直な方向に延びたストライプ形状を有する櫛形のＭＯＳＦＥＴを例に説明する。
【０２２５】
図３６（ａ）は、本実施形態におけるユニットセルの一例を示す断面模式図であり、図３６（ｂ）は、本実施形態の半導体素子におけるユニットセルの配列を説明するための上面図である。簡単のため、図１（ａ）および（ｂ）に示す構成要素と同様の構成要素には同じ参照符号を付している。
【０２２６】
ユニットセル３００は、図１（ａ）に示すユニットセル１００と基本的に同様の構成し、同様に動作するので、説明は省略する。ただし、ユニットセル３００は、チャネル内を電子が流れる方向に対して垂直な方向に延びたストライプ型であり、ユニットセル３００におけるｐ+型コンタクト領域１５、ｎ型ソース領域１４、ソース電極１９などの構成要素も同様のストライプ形状を有している。また、このようなユニットセル３００は、図３６（ｂ）に示すように配列され、必要に応じて配線パッドや終端構造が付加されてＭＯＳＦＥＴを構成している。
【０２２７】
図３７（ａ）は、ソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を説明するための、図３７（ｂ）および（ｃ）におけるＸＩＶ−ＸＩＶ’線に沿った模式的な断面図である。図３７（ｂ）は、半導体層の表面１０ｓにおけるソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。
【０２２８】
本実施形態におけるソース電極１９の導電面１９ｓは、図３７（ｂ）に示すように、チャネル内を電子が流れる方向に垂直に延びるストライプ形状（幅：例えば３μｍ）を有する。本明細書では、半導体層表面１０ｓにおいて、チャネル内を電子が流れる方向と平行な軸を「ｐ軸」、ｐ軸に直交する軸を「ｑ軸」とする。
【０２２９】
ｐ+型コンタクト領域表面１５ｓは、ソース領域表面１４ｓの中央部に位置し、ｑ軸に沿って延びる主部９９と、主部９９からｐ軸に沿って互いに反対方向に延びる複数対の帯状部分９０、９１、９２、９３・・・とを有している。ｐ+型コンタクト領域表面１５ｓのｐ軸に沿った幅Ｃｐは、導電面１９ｓのｐ軸に沿った幅Ａｐよりも大きく、かつ、ソース領域表面１４ｓのｐ軸に沿った幅Ｗｐよりも小さい。また、導電面１９ｓのｐ軸に沿った幅Ａｐは主部９９のｐ軸に沿った幅よりも大きい。
【０２３０】
図３７（ｂ）および（ｃ）に示す平面図では、ユニットセルの端部におけるソース領域表面１４ｓやｐ+型コンタクト領域表面１５ｓの形状が省略されているが、ｐ+型コンタクト領域表面１５ｓはソース領域表面１４ｓによって取り囲まれていてもよいし、２つのストライプ形状のソース領域表面１４ｓによって挟まれているだけでもよい。言い換えれば、半導体層の表面１０ｓにおいて、ｐ+型コンタクト領域１５とウェル領域１３との間にソース領域１４が存在していればよい。本明細書において、「ｐ+型コンタクト領域表面１５ｓはソース領域表面１４ｓによって包囲されている」とは、ストライプ型のＭＯＳＦＥＴの場合、ｐ+型コンタクト領域表面１５ｓがソース領域表面１４ｓによって取り囲まれている場合のみでなく、ソース領域表面１４ｓに挟まれている場合も含む。
【０２３１】
本実施形態によると、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの間の位置合わせのズレ量（例えばチャネル方向に沿ったズレ量）Δｐが増加しても、ソース電極１９の導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの接触面積を略一定に保つことができる。よって、誘導電流による素子破壊を低減できる。また、ズレ量Δｐが増加しても、導電面１９ｓの輪郭はｐ+型コンタクト領域１５の帯状部分を横切るため、横切る部分の長さＺを小さく抑えることができるので、ソース領域表面１４ｓの端部に電子の流れない領域が生じにくい。よって、合わせずれの有無に関らず、実効的なゲート幅およびオン電流を確保できる。また、合わせずれによるオン抵抗のばらつきを低減して、歩留まりを高めることができる。
【産業上の利用可能性】
【０２３２】
本発明の半導体素子は、半導体層表面に形成されたｐ型およびｎ型の半導体領域と、これらの半導体領域に接触する導電体とを備えた半導体素子において、半導体領域と導電体との間の位置合わせにズレが生じた場合であっても、このようなズレに起因するオン抵抗の低下を抑制できる。また、オン抵抗のばらつきを低減できるので、半導体素子の歩留まりを高めることができる。さらに、誘導電流によるスイッチング遅延を抑制できる。【０２３３】
本発明は、高耐圧、大電流用に使用される、炭化硅素からなるパワー半導体デバイスに広く適用され得る。特に、フォトリソグラフィーによる合わせずれが大きく影響するような微細なサイズの半導体素子に好適に適用される。例えば、ソース電極の幅が５μｍ以下、より好ましくは３μｍ以下であるユニットセルから構成された半導体素子に適用すると有利である。
【符号の説明】
【０２３４】
１０    半導体層
１１    基板
１２    ｎ型ドリフト領域
１３    ｐ型ウェル領域
１４    ｎ型ソース領域
１４ｓ  ソース領域表面
１５    ｐ+型コンタクト領域
１５ｓ  コンタクト領域表面
１６    チャネル層
１７    ゲート絶縁膜
１８    ゲート電極
１９    ソース電極（導電体）
１９ｓ    導電面
２１    ドレイン電極
２２    層間絶縁膜
２３    上部配線電極
３１    マスク層
３３    マスク層
３５    マスク層
６０〜６３、７０〜７７、９１〜９３  帯状部分
６５、７９、９９  主部
１００、２００、３００、１０００    ユニットセル
【図１】
2010004715.tif 000003
【図２】
2010004715.tif 000004
【図３】
2010004715.tif 000005
【図４】
2010004715.tif 000006
【図５】
2010004715.tif 000007
【図６】
2010004715.tif 000008
【図７】
2010004715.tif 000009
【図８】
2010004715.tif 000010
【図９】
2010004715.tif 000011
【図１０】
2010004715.tif 000012
【図１１】
2010004715.tif 000013
【図１２】
2010004715.tif 000014
【図１３】
2010004715.tif 000015
【図１４】
2010004715.tif 000016
【図１５】
2010004715.tif 000017
【図１６】
2010004715.tif 000018
【図１７】
2010004715.tif 000019
【図１８】
2010004715.tif 000020
【図１９】
2010004715.tif 000021
【図２０】
2010004715.tif 000022
【図２１】
2010004715.tif 000023
【図２２】
2010004715.tif 000024
【図２３】
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【図２４】
2010004715.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
2010004715.tif 000030
【図２９】
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【図３０】
2010004715.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
2010004715.tif 000036
【図３５】
2010004715.tif 000037
【図３６】
2010004715.tif 000038
【図３７】
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【図３８】
2010004715.tif 000040
【図３９】
2010004715.tif 000041
【図４０】
2010004715.tif 000042
【図４１】
2010004715.tif 000043
【図４２】
2010004715.tif 000044
【図４３】
2010004715.tif 000045
【図４４】
2010004715.tif 000046
【手続補正書】
【提出日】平成21年11月18日(2009.11.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された半導体層と、
前記半導体層の表面に形成された第１導電型半導体領域と、
前記半導体層の前記表面において、前記第１導電型半導体領域を包囲する第２導電型半導体領域と、
前記第１導電型半導体領域および第２導電型半導体領域に接触する導電面を有する導電体と
を備えた半導体素子であって、
前記半導体層は炭化珪素を含み、
前記半導体層の前記表面において、
前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分と、前記第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分とを有しており、
前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、
前記第１導電型半導体領域の前記第２の軸に沿った幅は、前記導電面の前記第２の軸に沿った幅よりも大きく、
前記導電面の輪郭は、前記少なくとも１つの第１の帯状部分を横切っており、かつ、前記少なくとも１つの第２の帯状部分を横切っている半導体素子。
【請求項２】
（削除）
【請求項３】
前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の軸に沿って互いに反対方向に延びる１対の第１の帯状部分と、前記第２の軸に沿って互いに反対方向に延びる１対の第２の帯状部分とを有している請求項１に記載の半導体素子。
【請求項４】
前記導電面は、前記第１の軸に平行な辺および前記第２の軸に平行な辺を有する多角形の形状を有している請求項３に記載の半導体素子。
【請求項５】
前記導電面は、前記第１の軸に平行な対角線および前記第２の軸に平行な対角線を有する多角形の形状を有している請求項３に記載の半導体素子。
【請求項６】
前記半導体層の前記表面において、前記第２導電型半導体領域は多角形の形状を有し、前記第１の軸および前記第２の軸は、それぞれ、前記第２導電型半導体領域の多角形の重心と頂点とを結ぶ線の少なくとも１つと平行である請求項３から５のいずれかに記載の半導体素子。
【請求項７】
前記多角形は四角形である請求項３から６のいずれかに記載の半導体素子。
【請求項８】
前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の帯状部分および前記第２の帯状部分に接続された主部をさらに有している請求項１および３から７のいずれかに記載の半導体素子。
【請求項９】
前記半導体層の前記表面において、前記第１導電型半導体領域は点対称形状を有する請求項１および３から８のいずれかに記載の半導体素子。
【請求項１０】
前記第１の帯状部分の前記第１の軸に垂直な方向の幅は、前記第１の軸に沿って略同一である請求項１および３から９のいずれかに記載の半導体素子。
【請求項１１】
前記第１の帯状部分の前記第１の軸に沿った長さは、１μｍ以上である請求項１および３から１０のいずれかに記載の半導体素子。
【請求項１２】
前記基板はオフカット基板であり、前記第１の軸は前記基板のオフカット方向と平行である請求項１および３から１１のいずれかに記載の半導体素子。
【請求項１３】
前記第１導電型半導体領域に電気的に接続され、かつ、前記半導体層の表面において前記第２導電型半導体領域を包囲する第１導電型ウェル領域と、
前記半導体層の一部を覆うゲート絶縁膜と、
前記ゲート絶縁膜によって前記半導体層から絶縁されたゲート電極と、
前記基板の裏面に形成されたドレイン電極と
をさらに備える請求項１および３から１２のいずれかに記載の半導体素子。
【請求項１４】
第１の注入マスクを用いて、炭化珪素を含む半導体層に対して第１導電型の不純物を注入することにより、前記半導体層の表面に第１導電型半導体領域を形成する工程（ａ）と、
第２の注入マスクを用いて、前記半導体層に対して第２導電型の不純物を注入することにより、前記半導体層の表面に第２導電型半導体領域を形成する工程（ｂ）と、
導電面を有する導電体を設ける工程（ｃ）と
を含み、
前記工程（ａ）および（ｂ）では、前記半導体層の前記表面において、前記第１導電型半導体領域を包囲するように前記第２導電型半導体領域を形成し、
前記工程（ｃ）は、前記導電面が前記第１導電型半導体領域および前記第２導電型半導体領域に接触するように、前記導電面と前記第１導電型半導体領域との間の位置合わせを行う工程を含んでおり、
前記半導体層の前記表面において、
前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分と、前記第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分とを有しており、
前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、
前記第１導電型半導体領域の前記第２の軸に沿った幅は、前記導電面の前記第２の軸に沿った幅よりも大きく、
前記導電面の輪郭は、前記少なくとも１つの第１の帯状部分を横切っており、かつ、前記少なくとも１つの第２の帯状部分を横切っている半導体素子の製造方法。
【手続補正書】
【提出日】平成22年1月22日(2010.1.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関する。特に、高耐圧、大電流用に使用される、炭化硅素からなるパワー半導体デバイスに関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
【０００３】
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子はＭＯＳＦＥＴである。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
【０００４】
ＳｉＣを用いたスイッチング素子の構造は、例えば特許文献１や非特許文献１に提案されている。以下、図面を参照しながら、これらの文献に提案された縦型ＭＯＳＦＥＴの構造を説明する。
【０００５】
図３８は、ＳｉＣを用いた縦型ＭＯＳＦＥＴにおけるユニットセル１０００を示す断面模式図である。なお、縦型ＭＯＳＦＥＴは、典型的には複数のユニットセルを備えている。なお、図３８では、厚み方向の縮尺は正確には表しておらず、例えば、基板１０１と半導体層１０２については波線を用いて厚み方向に縮小して記述している。
【０００６】
縦型ＭＯＳＦＥＴのユニットセル１０００は、低抵抗のｎ型ＳｉＣ基板１０１の主面上に形成された炭化珪素エピタキシャル層１２０と、炭化珪素エピタキシャル層１２０の上に形成されたチャネル層１０６と、チャネル層１０６の上にゲート絶縁膜１０７を介して設けられたゲート電極１０８と、炭化珪素エピタキシャル層の表面１２０ｓに接するソース電極１０９と、ＳｉＣ基板１０１の裏面上に設けられたドレイン電極１１０とを備えている。
【０００７】
炭化珪素エピタキシャル層１２０は、ＳｉＣ基板１０１の導電型と異なる導電型（ここではｐ型）を有するウェル領域１０３と、炭化珪素エピタキシャル層１２０のうちウェル領域１０３が形成されていない部分から構成されるドリフト領域１０２とを有している。ドリフト領域１０２は、例えば、ＳｉＣ基板１０１よりも低濃度でｎ型不純物を含むｎ-型の炭化珪素層である。
【０００８】
ウェル領域１０３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０４、および、ウェル領域１０３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１０５が形成されている。ウェル領域１０３、ソース領域１０４およびコンタクト領域１０５は、炭化珪素エピタキシャル層１２０に対して不純物を注入する工程と、炭化珪素エピタキシャル層１２０に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。
【０００９】
ソース領域１０４とドリフト領域１０２とは、チャネル層１０６を介して電気的に接続されている。チャネル層１０６は、例えば、エピタキシャル成長によって炭化珪素エピタキシャル層１０２の上に形成された４Ｈ−ＳｉＣ層である。また、コンタクト領域１０５およびソース領域１０４は、それぞれ、ソース電極１０９とオーミック接触を形成している。従って、ウェル領域１０３は、コンタクト領域１０５を介してソース電極１０９と電気的に接続される。
【００１０】
ソース電極１０９は、炭化珪素エピタキシャル層１２０におけるソース領域１０４およびコンタクト領域１０５の上に導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。
【００１１】
ゲート絶縁膜１０７は、例えばチャネル層１０６の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ2膜）である。ゲート電極１０８は、例えば導電性のポリシリコンを用いて形成されている。
【００１２】
ゲート電極１０８は、層間絶縁膜１１１によって覆われている。層間絶縁膜１１１には開口部１１３が形成されており、各ユニットセルにおけるソース電極１０９は、この開口部１１３を介して、上部配線電極（例えばＡｌ電極）１１２に並列に接続されている。
【００１３】
図３８に示す構成のユニットセル１０００を備えたＭＯＳＦＥＴでは、前述したように、ソース電極１０９は、ｎ型半導体領域であるソース領域１０４およびｐ型半導体領域であるコンタクト領域１０５のそれぞれに対してオーミック接触を形成する必要がある。この理由を以下に説明する。
【００１４】
このＭＯＳＦＥＴでは、ゲート電極１０８に印加する電圧により、ゲート電極１０８の下にあるチャネル層１０６に電流を流すことができる。そのため、ドレイン電極１１０からの電流（ドレイン電流）は、ＳｉＣ基板１０１、ドリフト領域１０２、チャネル層１０６およびソース領域１０４を介してソース電極１０９へ流れる（オン状態）。
【００１５】
このとき、ソース領域１０４とソース電極１０９との接触抵抗が大きいと、オン状態における抵抗（オン抵抗）が増大し、十分なドレイン電流を流すことができない。従って、ソース領域１０４とソース電極１０９との間に十分な接触面積を確保するとともに、これらの間にオーミック接触を形成し、ソース領域１０４とソース電極１０９との接触抵抗を小さく抑える必要がある。
【００１６】
一方、このようなＭＯＳＦＥＴは、インバータやコンバータなどの電気回路に組み込まれることが多いが、このようなコイル等が組み込まれた電気回路には、スイッチングの際に誘導電流が生じる。そのため、ＭＯＳＦＥＴのスイッチング時に、この誘導電流が、ドレイン電極１１０からコンタクト領域１０５を介してソース電極１１０へ流れることがある。
【００１７】
このとき、ソース電極１０９とコンタクト領域１０５との接触抵抗が大きいと、ソース領域１０４、ウェル領域１０３、ドリフト領域１０２からなる寄生バイポーラトランジスタがＯＮとなり、誘導電流の一部がチャネル層１０６の付近に瞬間的に流れてしまい、ＭＯＳＦＥＴのチャネルやゲート部分を破壊する可能性がある。また、この誘導電流が、ＭＯＳＦＥＴのスイッチング遅延を引き起こすことがある。従って、ソース電極１０９は、ソース領域１０４のみでなく、コンタクト領域１０５に対しても十分な接触面積を有し、良好なオーミック接触を形成する必要がある。
【００１８】
ソース電極１０９と、ソース領域１０４およびコンタクト領域１０５のそれぞれとの接触面積を十分に確保するために、ソース電極１０９、ソース領域１０４およびコンタクト領域１０５は、例えば以下に説明するように設計されている。
【００１９】
図３９（ａ）は、図３８に示すユニットセル１０００のうち、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面模式図である。図３９（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図であり、コンタクト領域１０５の表面１０５ｓ、ソース領域１０４の表面１０４ｓ、および、炭化珪素エピタキシャル層の表面１２０ｓに配置されるソース電極１０９の下面（導電面）１０９ｓが示されている。
【００２０】
なお、以下の説明では、コンタクト領域１０５の表面１０５ｓ、ソース領域１０４の表面１０４ｓおよびソース電極１０９の導電面１０９ｓは、それぞれ、単に、コンタクト領域表面１０５ｓ、ソース領域表面１０４ｓおよび導電面１０９ｓという。
【００２１】
図示するように、炭化珪素エピタキシャル層の表面１２０ｓにおいて、コンタクト領域１０５の周囲にソース領域１０４が配置されている。ソース領域表面１０４ｓの輪郭およびコンタクト領域表面１０５ｓは何れも四角形である。ソース電極１０９の導電面１０９ｓは、コンタクト領域表面１０５ｓの形状に相似であり、かつ、コンタクト領域表面１０５ｓよりも一回り大きい四角形である。
【００２２】
導電面１０９ｓは、コンタクト領域表面１０５ｓを覆うように位置付けられている。従って、導電面１０９ｓは、その中央部でコンタクト領域表面１０５ｓに接し、かつ、その周縁部でソース領域表面１０４ｓに接する。
【００２３】
この構成により、導電面１０９ｓとソース領域１０４との接触面積を確保できるので、ＭＯＳＦＥＴがオン状態のとき、矢印１１９に示すように、ソース電極１０９の導電面１０９ｓからソース領域表面１０４ｓの周囲全体に向かって電子を流すことができる。また、導電面１０９ｓとコンタクト領域１０５との接触面積を確保できるので、誘導電流によってチャネルやゲート部分が破壊されることを防止できる。
【００２４】
このようなＭＯＳＦＥＴにおいて、ソース電極１０９は、例えば次のような方法で形成される。
【００２５】
まず、ソース領域１０４およびコンタクト領域１０５が形成された炭化珪素エピタキシャル層１２０の上に導電材料膜（Ｎｉ膜など）を堆積する。続いて、フォトリソグラフィー工程によって導電材料膜のパターニングを行うことにより、導電材料層を形成する。
【００２６】
このとき、後に導電面１０９ｓとなる導電材料層下面が、図３９（ｂ）を参照しながら上述したように、ソース領域表面１０４ｓおよびコンタクト領域表面１０５ｓに接するように位置合わせされる。
【００２７】
この後、一般的には１０００℃程度の高温で熱処理を行い（Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ法）、ソース電極１０９を得る。この方法によると、高温熱処理により、導電材料層とソース領域１０４およびコンタクト領域１０５との界面に反応層が形成されるので、得られたソース電極１０９は、これらの領域１０４、１０５に対して良好なオーミック特性を有する。
【００２８】
なお、本明細書における「ソース電極」は、上記界面に形成された反応層を含む導電層であってもよいし、反応層のみから構成されていてもよい。
【００２９】
図３８に示すＭＯＳＦＥＴでは、ソース電極１０９は、上述したように、フォトリソグラフィー工程によって、炭化珪素エピタキシャル層１０２におけるコンタクト領域１０５およびソース領域１０４に対して位置合わせされる。一般的に、フォトリソグラフィー工程では、寸法シフトや合わせずれが発生する可能性がある。
【００３０】
このうち、「寸法シフト」は、ソース電極１０９の平面サイズが設計値からずれることを指し、フォトリソグラフィー工程で使用するフォトマスクの寸法や露光条件などを最適化することによって低減できる。
【００３１】
これに対し、「合わせずれ」は、レジスト膜を形成したい位置に対してフォトマスクの位置がずれることに起因して、ソース電極１０９の形成位置が設計された位置からずれることを指し、公知の露光装置を使用する限り、これを完全に防止することは極めて困難である。具体的には、コンタクトアライナーを用いる場合には１〜２μｍ、ステッパーを用いる場合には０．１〜０．２μｍ程度の合わせずれが起こり得る。マスク合わせのためには半導体層１２０等の上面にアライメントキーを形成しておく必要があるが、このアライメントキーが、素子形成工程の途中の熱処理やエッチング等で変形する場合がある。そして、この場合の合わせずれは、当初予想していたよりもかなり大きくなることがある。具体的にはステッパーを用いる場合であっても、０．５μｍ以上の合わせずれを生じることがある。
【００３２】
ソース電極１０９を形成するためのフォトリソグラフィー工程において、このような合わせずれが発生すると、図３９（ｂ）に示すような位置にソース電極１０９の導電面１０９ｓを配置できなくなる。
【００３３】
これに対し、本出願人による特許文献２には、導電体におけるソースおよびコンタクト領域に接する面（導電面）の形状と、半導体層表面におけるソースおよびコンタクト領域の形状とを制御することにより、合わせずれに起因するオン抵抗の増大を抑制することが提案されている。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開平１１−２６６０１７号公報
【特許文献２】国際公開第２００７／１３５９４０号パンフレット
【非特許文献】
【００３５】
【非特許文献１】Ｓ．  Ｈ．  Ｒｙｕ  ｅｔ  ａｌ．Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ、Ｖｏｌｓ．  ４８３−４８５（２００５）ｐｐ．７９７−８００
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明者らは、ソース電極１０９の合わせずれが生じた場合におけるＭＯＳＦＥＴ特性について検討を行ったので、以下に説明する。
【００３７】
図４０（ａ）および（ｂ）は、それぞれ、図３９（ａ）および（ｂ）に示すように設計されたＭＯＳＦＥＴにおいて、ソース電極１０９の合わせずれが生じた場合の、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面模式図、および炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【００３８】
図示するように、ソース電極１０９の導電面１０９ｓが右方向（ｘ方向）にΔｘずれて、導電面１０９ｓの端部がコンタクト領域表面１０５ｓの上に配置されると、ソース領域表面１０４ｓにおけるコンタクト領域表面１０５ｓの左側に位置する部分は導電面１０９ｓに接触しなくなる。
【００３９】
そのため、図４０（ｂ）に示すように、ソース領域表面１０４ｓには、ソース電極１０９からの電子の流れにくい領域Ｘが生じてしまう。ここでいう「電子の流れにくい領域Ｘ」は、ソース領域表面１０４ｓにおける他の領域に比べて、電子の流れにくい領域を指し、他の領域よりも少ない量の電子が流れてもかまわない。
【００４０】
ソース領域１０４の抵抗は抵いので、ソース電極１０９から流れる電子の一部は、矢印１２２に示すように回り込んでソース領域表面１０４ｓの左端部に到達するが、ソース領域表面１０４ｓの左端部の中心付近Ｘａには電子が流れにくい。
【００４１】
一般的に、ソース領域表面１０４ｓの外周エッジの長さは、ＭＯＳＦＥＴのユニットセルにおいて、トランジスタ特性を規定するパラメータの１つである「ゲート幅」に相当するが、この長さが変わらなくても、ソース領域表面１０４ｓの端部に電子が流れない部分Ｘａが存在すると、実効的にゲート幅が小さくなったと同様の効果が発生し、オン電流が低減する。
【００４２】
ここで、ソース領域表面１０４ｓに生じる電子が流れない領域Ｘの面積は、導電面１０９ｓの輪郭のうちｐ+型コンタクト領域１０５ｓを横切る部分の長さＺに依存する。すなわち、上記長さＺが大きいほど、ソース領域表面１０４ｓに生じる電子が流れにくい領域Ｘの面積が増大し、これに伴って、ソース領域表面１０４ｓの端部に部分的に電子が流れなくなるので（Ｘａ＞０）、実効的なゲート幅に与える影響が大きくなる。
【００４３】
なお、ここでは、導電面１０９ｓがｘ方向にずれる場合について説明したが、導電面１０９ｓが−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。
【００４４】
このように、図３８に示すＭＯＳＦＥＴでは、合わせずれが大きくなるとオン抵抗が増大し、ＭＯＳＦＥＴ特性を低下させるという問題がある。また、ＭＯＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じ、高い歩留まりが得られないという問題もある。
【００４５】
本出願人は上記問題を解決するために、導電体におけるソースおよびコンタクト領域に接する面（導電面）の形状と、半導体層表面におけるソースおよびコンタクト領域の形状とを制御することにより、合わせずれに起因するオン抵抗の増大を抑制することを提案した。
【００４６】
図４１は、特許文献２に提案されている半導体素子の構成を説明するための図であり、図４２は合わせずれが生じた場合の半導体素子の構成を例示する図である。図４１（ａ）および図４２（ａ）は、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面模式図であり、図４１（ｂ）および図４２（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【００４７】
図４１（ｂ）に示すように、炭化珪素エピタキシャル層１２０ｓの表面において、ｘ、ｙ方向に延びる辺を有する正方形状のｎ型ソース領域表面１０４ｓの内側に、ｐ+型コンタクト領域表面１０５ｓが配置されている。ｐ+型コンタクト領域表面１０５ｓは、ｘ、ｙ方向と例えば４５°の角度をなす辺を有する正方形（または菱形）である。このような構成の場合、図４２（ａ）および（ｂ）に示すように、図示した程度の合わせずれ（Δｘ）が生じても、導電面１０９ｓの輪郭のうちｐ+型コンタクト領域１０５ｓを横切る部分の長さＺの変化を従来（例えば図４０（ｂ））よりも小さく抑えることができるので、ソース領域表面１０４ｓに生じる電子が流れにくい領域Ｙの増大を抑制できる。このため、電子が流れにくい領域Ｙが、ソース領域表面１０４ｓの左端部に達し難く、ソース領域表面１０４ｓの左端部全体に電子が流れる。したがって、ゲート幅は実質的に低減されないので、図４０（ｂ）を参照しながら前述したような素子特性（ＭＯＳＦＥＴ特性）の低下を抑制することができる。
【００４８】
本発明は、上記課題を解決するために、特許文献２とは異なる手段に基づいてなされたものであって、その主な目的は、半導体層表面に形成されたｎ型およびｐ型の半導体領域と、これらの半導体領域に接触する導電面を有する導電体とを備えた半導体素子において、導電面と上記半導体領域との位置合わせにズレが生じた場合であっても、このようなズレに起因する素子特性の低下を抑制することにある。
【課題を解決するための手段】
【００４９】
本発明の半導体素子は、基板と、前記基板上に形成された半導体層と、前記半導体層の表面に形成された第１導電型半導体領域と、前記半導体層の前記表面において、前記第１導電型半導体領域を包囲する第２導電型半導体領域と、前記第１導電型半導体領域および第２導電型半導体領域に接触する導電面を有する導電体とを備えた半導体素子であって、前記半導体層は炭化珪素を含み、前記半導体層の前記表面において、前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分と、前記第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分とを有しており、前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、前記第１導電型半導体領域の前記第２の軸に沿った幅は、前記導電面の前記第２の軸に沿った幅よりも大きく、前記導電面の輪郭は、前記少なくとも１つの第１の帯状部分を横切っており、かつ、前記少なくとも１つの第２の帯状部分を横切っている。
【００５０】
ある好ましい実施形態では、前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の軸に沿って互いに反対方向に延びる１対の第１の帯状部分と、前記第２の軸に沿って互いに反対方向に延びる１対の第２の帯状部分とを有している。
【００５１】
前記導電面は、前記第１の軸に平行な辺および前記第２の軸に平行な辺を有する多角形の形状を有していてもよい。多角形の頂点は、実質的に頂点とみなすことができる程度であれば、丸みを帯びていてもよい。
【００５２】
前記導電面は、前記第１の軸に平行な対角線および前記第２の軸に平行な対角線を有する多角形の形状を有していてもよい。
【００５３】
ある好ましい実施形態において、前記半導体層の前記表面において、前記第２導電型半導体領域は多角形の形状を有し、前記第１の軸および前記第２の軸は、それぞれ、前記多角形の重心と頂点とを結ぶ線の少なくとも１つと平行である。
【００５４】
前記多角形は四角形であってもよい。
【００５５】
前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の帯状部分および前記第２の帯状部分に接続された主部をさらに有していてもよい。
【００５６】
前記半導体層の前記表面において、前記第１導電型半導体領域は点対称形状を有することが好ましい。
【００５７】
前記第１の帯状部分の前記第１の軸に垂直な方向の幅は、前記第１の軸に沿って略同一であることが好ましい。
【００５８】
ある好ましい実施形態において、前記第１の帯状部分の前記第１の軸に沿った長さは、１μｍ以上である。
【００５９】
前記基板はオフカット基板であり、前記第１の軸は前記基板のオフカット方向と平行であってもよい。
【００６０】
上記半導体素子は、前記第１導電型半導体領域に電気的に接続され、かつ、前記半導体層の表面において前記第２導電型半導体領域を包囲する第１導電型ウェル領域と、前記半導体層の一部を覆うゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体層から絶縁されたゲート電極と、前記基板の裏面に形成されたドレイン電極とをさらに備えていてもよい。
【００６１】
本発明の半導体素子の製造方法は、第１の注入マスクを用いて、炭化珪素を含む半導体層に対して第１導電型の不純物を注入することにより、前記半導体層の表面に第１導電型半導体領域を形成する工程（ａ）と、第２の注入マスクを用いて、前記半導体層に対して第２導電型の不純物を注入することにより、前記半導体層の表面に第２導電型半導体領域を形成する工程（ｂ）と、導電面を有する導電体を設ける工程（ｃ）とを含み、前記工程（ａ）および（ｂ）では、前記半導体層の前記表面において、前記第１導電型半導体領域を包囲するように前記第２導電型半導体領域を形成し、前記工程（ｃ）は、前記導電面が前記第１導電型半導体領域および前記第２導電型半導体領域に接触するように、前記導電面と前記第１導電型半導体領域との間の位置合わせを行う工程を含んでおり、前記半導体層の前記表面において、前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分と、前記第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分とを有しており、前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、前記第１導電型半導体領域の前記第２の軸に沿った幅は、前記導電面の前記第２の軸に沿った幅よりも大きく、前記導電面の輪郭は、前記少なくとも１つの第１の帯状部分を横切っており、かつ、前記少なくとも１つの第２の帯状部分を横切っている。
【発明の効果】
【００６２】
本発明によると、半導体層表面に形成されたｎ型およびｐ型の半導体領域と、これらの半導体領域に接触する導電面を有する導電体とを備えた半導体素子において、導電面と上記半導体領域との位置合わせにズレが生じた場合であっても、このようなズレによる特性低下を抑えることができるので、一定の素子特性を確保できる。
【００６３】
特に、本発明を縦型ＭＯＳＦＥＴに適用すると、フォトリソグラフィーを用いて半導体層上にソース電極を形成する際に、半導体層表面に形成されたコンタクト領域とソース電極との位置合わせにズレが生じた場合であっても、ソース電極とコンタクト領域との接触面積を確保でき、接触抵抗を小さく抑えることができる。従って、縦型ＭＯＳＦＥＴ内部の寄生バイポーラトランジスタの動作によるスイッチング遅延を抑制できる。また、位置合わせのズレ量が増加しても、導電面の輪郭がコンタクト領域を横切る長さＺの変化を小さく抑えることが可能になるので、設計通りの実効的なゲート幅を確保できる。従って、十分なオン電流を確保できる。また、製品間におけるオン抵抗のばらつきを低減でき、歩留まりを高めることができる。
【００６４】
さらに、本発明によると、製造プロセスを複雑にすることなく、上記のような半導体素子を製造することができる。
【図面の簡単な説明】
【００６５】
【図１】（ａ）は、本発明による第１の実施形態におけるユニットセルを示す模式的な断面図であり、（ｂ）は、複数のユニットセルの配列状態を説明するための平面図である。
【図２】（ａ）は、第１の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図であり、（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図であり、（ｃ）は、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。
【図３】（ａ）および（ｂ）は、ｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓの上に、設計どおりにソース電極１９の導電面１９ｓが配置された理想的な場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す模式的な断面図であり、（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【図４】（ａ）〜（ｃ）は、ソース電極１９の導電面１９ｓが設計された位置から右方向にΔｘだけずれて配置された場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す模式的な断面図であり、（ｂ）は、半導体層の表面１０ｓにおける平面図であり、（ｃ）は、電子の流れにくい領域を説明するための拡大平面図である。
【図５】（ａ）〜（ｃ）は、本発明による第１の実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを例示する平面図である。
【図６】（ａ）〜（ｃ）は、従来の半導体素子において、ズレ量Δｘを変化させた場合の導電面１０９ｓおよびコンタクト領域１０５ｓを例示する平面図である。
【図７】（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態および従来の半導体素子における、ズレ量Δｘ、Δｙと、導電面１９ｓ、１０９ｓの輪郭のうちｐ+型コンタクト領域表面１５ｓ、１０５ｓを横切る部分の長さＺとの関係を表すグラフである。
【図８】本発明による第１の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓの他の構成を例示する平面図である。
【図９】（ａ）〜（ｇ）は、本発明による第１の実施形態の半導体素子の製造方法を説明するための工程断面図である。
【図１０】本発明による第１の実施形態の他の半導体素子を示す模式的な断面図である。
【図１１】（ａ）は、本発明による第２の実施形態におけるユニットセルを示す模式的な断面図であり、（ｂ）は、複数のユニットセルの配列状態を説明するための平面図である。
【図１２】（ａ）は、第２の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図であり、（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図であり、（ｃ）は、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。
【図１３】（ａ）および（ｂ）は、ｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓの上に、設計どおりにソース電極１９の導電面１９ｓが配置された理想的な場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す模式的な断面図であり、（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【図１４】（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが設計された位置から右方向にΔｘだけずれて配置された場合を説明するための図であり、（ａ）は、ユニットセル１００の一部を示す模式的な断面図であり、（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【図１５】（ａ）〜（ｃ）は、本発明による第２の実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを例示する平面図である。
【図１６】（ａ）は、比較例の半導体素子を示す平面図、（ｂ）は本発明による第２の実施形態の半導体素子を示す平面図である。
【図１７】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓの他の構成を示す平面図である。
【図１８】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図１９】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２０】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２１】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２２】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２３】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２４】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２５】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２６】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２７】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２８】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図２９】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３０】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３１】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３２】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３３】本発明の第２の実施形態における導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓのさらに他の構成を示す平面図である。
【図３４】（ａ）〜（ｇ）は、本発明の第２の実施形態の半導体素子の製造方法を説明するための工程断面図である。
【図３５】本発明の第２の実施形態の他の半導体素子を示す模式的な断面図である。
【図３６】（ａ）は、本発明による第３の実施形態におけるユニットセルを示す模式的な断面図であり、（ｂ）は、複数のユニットセルの配列状態を説明するための平面図である。
【図３７】（ａ）は、本発明による第３の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図であり、（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。
【図３８】ＳｉＣを用いた縦型ＭＯＳＦＥＴにおける従来のユニットセル１０００を示す模式的な断面図である。
【図３９】（ａ）および（ｂ）は従来のユニットセル１０００の構成を説明するための図であり、（ａ）は、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面図であり、（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【図４０】（ａ）および（ｂ）は、それぞれ、ソース電極１０９の合わせずれが生じた場合の、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す断面図、および、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【図４１】（ａ）および（ｂ）は、特許文献２に開示された半導体素子の構成を説明するための図であり、（ａ）は、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す模式的な断面図、（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【図４２】（ａ）および（ｂ）は、特許文献２に開示された半導体素子において、ソース電極１０９の合わせずれが生じた場合を説明するための図であり、（ａ）は、ソース電極１０９、コンタクト領域１０５、およびソース領域１０４を示す模式的な断面図、（ｂ）は、炭化珪素エピタキシャル層の表面１２０ｓを示す平面図である。
【図４３】（ａ）および（ｂ）は、それぞれ、特許文献２に開示された半導体素子において、ｎｐｎトランジスタ（１０４、１０３、１２０）がＯＮになることを説明するための断面図および平面図である。
【図４４】（ａ）はＳｉ−ＭＯＳＦＥＴのウェル領域の形成方法を説明するための平面図であり、（ｂ）は、Ｓｉ−ＭＯＳＦＥＴにおけるウェル領域およびソース領域の形状の一例を示す平面図である。
【発明を実施するための形態】
【００６６】
図４１、図４２を参照しながら前述したように、特許文献２に提案された半導体素子によると、合わせずれが生じても、実効的なゲート幅が減少することを防止できるので、オン抵抗の低下を抑制できる。しかしながら、位置合わせのズレ量（Δｘ）が増加するにつれて、コンタクト領域とソース電極との接触面積が減少する。このため、ズレ量が大きくなると、ソース領域とソース電極の接触面積が大きくなり、ソース領域とソース電極の間の接触抵抗が小さくなる。この結果、スイッチング素子のオン抵抗は低減することになるが、コンタクト領域とソース電極の間の接触抵抗は大きくなるため、スイッチング遅延が懸念される。
【００６７】
そこで、本発明者は、位置合わせのズレ量（Δｘ）が増加しても、コンタクト領域とソース電極の導電面との接触面積を確保しつつ、導電面の輪郭のうちコンタクト領域を横切る部分の長さＺの変化を小さく抑えることができるコンタクト領域およびソース電極の導電面の形状を検討し、本願発明に至った。
【００６８】
本願発明のある実施形態によると、炭化珪素を含む半導体層の表面において、コンタクト領域と、コンタクト領域を包囲するソース領域とが形成されている。コンタクト領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分を有している。コンタクト領域の第１の軸に沿った幅は、ソース電極の導電面の第１の軸に沿った幅よりも大きく、ソース電極の導電面は、その輪郭が第１の帯状部分を横切るように設計されている。このため、合わせずれが生じても、導電面の輪郭をコンタクト領域の第１の帯状部分上に位置させることが可能になる。したがって、合わせずれによって第１導電型の半導体領域と導電面との接触面積が減少することを抑制できる。また、導電面の輪郭が第１導電型の半導体領域を横切る長さＺの変化を小さく抑えることができるので、ソース領域のうち電子の流れない領域の面積は当初設計通り小さく押さえた状態を維持でき、設計通りの実効的なゲート幅を確保できる。
【００６９】
好ましくは、炭化珪素を含む層の表面において、コンタクト領域が、第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分をさらに含む。これにより、合わせずれの方向にかかわらず、上記効果を得ることが可能になる。より好ましくは、第２の軸は、第１の軸と垂直である。これにより、より効果的に、互いに直交する２方向（例えばｘ、ｙ方向）の合わせずれによるコンタクト領域とソース電極の導電面との接触抵抗およびオン抵抗の増大を防止できる。なお、第１および第２の軸は、ｘ、ｙ方向と平行でなくてもよいし、平行であってもよい。
【００７０】
また、コンタクト領域は、第１の軸に沿って互いに反対方向に延びる１対の第１の帯状部分と、第２の軸に沿って互いに反対方向に延びる１対の第２の帯状部分とを有していてもよい。これにより、ｘ、ｙ、−ｘ、−ｙ方向の合わせずれが生じても、コンタクト領域と導電面との接触面積をほぼ一定にできる。
【００７１】
第１の帯状部分の第１の軸に垂直な方向の幅は、第１の軸に沿って略同一であることが好ましい。同様に、第２の帯状部分の第２の軸に垂直な方向の幅は、第２の軸に沿って略同一であることが好ましい。これにより、合わせずれが生じた場合に、コンタクト領域と導電面との接触面積を略一定に維持することができる。
【００７２】
なお、本願発明の半導体素子は、上記のような縦型ＭＯＳＦＥＴに限定されない。本願発明は、炭化珪素を含む半導体層と、半導体層の表面に形成された第１導電型の半導体領域（例えばコンタクト領域）および第１導電型半導体領域を包囲する第２導電型の半導体領域（例えばソース領域）と、第１導電型の半導体領域および第２導電型の半導体領域に接触する導電面を有する導電体とを備えた半導体素子に適用できる。これにより、合わせずれに起因する第１導電型の半導体領域と導電面との接触面積の減少を抑制できる。
【００７３】
本発明による半導体素子では、ソース電極の導電面およびコンタクト領域表面が上記のような形状をそれぞれ有するように設計されていればよく、導電面とコンタクト領域との間にプロセス上の合わせずれが生じていてもかまわない。なお、本明細書では、「半導体素子」は、縦型ＭＯＳＦＥＴに限定されず、半導体層を用いて形成された素子を広く含むものとする。
【００７４】
以下、図面を参照しながら、本発明の実施の形態をより具体的に説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００７５】
（第１の実施形態）
図１から図４を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴである。
【００７６】
本実施形態の半導体素子は、半導体層と、半導体層に電気的に接続されたソース電極およびドレイン電極と、半導体素子をオン状態とオフ状態との間でスイッチングするために用いられるゲート電極とを備えたユニットセルから構成されている。また、典型的には複数のユニットセルが配列された構造を有している。ここでは、略四角形の平面形状を有する複数のユニットセルから構成された半導体素子を例に説明する。
【００７７】
図１（ａ）および（ｂ）は、それぞれ、本実施形態におけるユニットセルを示す断面模式図、および複数のユニットセルの配列状態を説明するための平面図である。
【００７８】
図１（ａ）に示すユニットセル１００は、基板１１、基板１１の表面に形成された半導体層１０、半導体層１０と電気的に接続されたソース電極１９、半導体層１０の少なくとも一部を覆うゲート電極１８、および、基板１１の裏面に電気的に接続されたドレイン電極２１を備える。半導体層１０とゲート電極１８との間には、チャネル層１６およびゲート絶縁膜１７がこの順で形成されている。
【００７９】
基板１１は炭化珪素からなるｎ型半導体基板である。ここでは、基板１１として、例えば４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より数度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板を用いる。
【００８０】
半導体層１０は、例えば、基板１１の上に形成された炭化珪素エピタキシャル層である。なお、半導体層１０は炭化珪素を含む層であればよく、炭化珪素エピタキシャル層に限定されない。半導体層１０は、ユニットセル毎に離間して形成されたｐ型ウェル領域１３と、半導体層１０のうちｐ型ウェル領域１３が形成されていない部分から構成されるｎ型ドリフト領域１２とを有している。ｐ型ウェル領域１３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１４と、ｐ型ウェル領域１３に電気的に接続され、ｐ型ウェル領域１３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１５とが形成されている。チャネル層１６は、例えば４Ｈ−ＳｉＣからなるｎ型のエピタキシャル層であり、隣接するｐ型ウェル領域１３を接続し、かつ、ｎ型ソース領域１４に接するように設けられている。
【００８１】
ソース電極１９は、ｎ型ソース領域１４とｐ+型コンタクト領域１５との両方に接触する導電面１９ｓを有しており、これらの領域１４、１５に対してオーミック接触を形成している。各ユニットセルにおけるソース電極１９は、上部配線電極２３によって並列接続されている。また、上部配線電極２３とゲート電極１８とは層間絶縁膜２２によって電気的に分離されている。
【００８２】
各ユニットセル１００は、図１（ｂ）に示すように２次元的に配列され、必要に応じて配線パッドや終端構造が付加されて、縦型ＭＯＳＦＥＴを構成する。
【００８３】
本実施形態では、ソース電極１９と、ｎ型ソース領域１４およびｐ+型コンタクト領域１５とは、例えば図２（ａ）〜（ｃ）に示す形状を有するように設計されている。
【００８４】
図２（ａ）は、第１の実施形態におけるソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を示す断面模式図である。図２（ｂ）は、ソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図であり、図２（ｃ）は、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。図２（ａ）は、図２（ｂ）および（ｃ）におけるＩＩ−ＩＩ’線に沿った断面模式図である。
【００８５】
図２に示す例では、半導体層の表面１０ｓにおいて、コンタクト領域表面１５ｓは十字型の形状を有している。より具体的には、第１の軸ｉに沿って延びる帯状部分６０と、第１の軸ｉに沿って帯状部分６０と反対方向に延びる帯状部分６１と、第１の軸ｉに直交する第２の軸ｉｉに沿って延びる帯状部分６２と、第２の軸ｉｉに沿って帯状部分６２と反対方向に延びる帯状部分６３とを有している。これらの帯状部分６０〜６３は、コンタクト領域表面１５ｓの中央に位置する主部６５に接続されている。また、帯状部分６０〜６３は、導電面１９ｓの輪郭のうち対応する辺を横切って、ソース領域１４の端（辺）に向かって延びている。
【００８６】
本実施形態では、帯状部分６０、６１の第１の軸ｉに垂直な幅６０ｗ、６１ｗおよび帯状部分６２、６３の第２の軸ｉｉに垂直な幅６２ｗ、６３ｗは互いに略等しく、例えば０．８μｍである。また、コンタクト領域表面１５ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ｃ１、Ｃ２は、例えば何れも４．４μｍである。帯状部分６０、６１の第１の軸ｉに沿った長さ６０ｕ、６１ｕおよび帯状部分６２、６３の第２の軸ｉｉに沿った長さ６２ｕ、６３ｕは何れも１．８μｍである。
【００８７】
ｎ型ソース領域表面１４ｓは、コンタクト領域表面１５ｓを完全に包囲するように形成されている。この例では、ソース領域表面１４ｓは、第１の軸ｉおよび第２の軸ｉｉに沿った辺を有する四角形の形状を有している。ここでは、ｎ型ソース領域表面１４ｓは、一辺の長さＷ１、Ｗ２が例えば５．６μｍの正方形である。また、ソース電極１９の導電面１９ｓも、第１の軸ｉおよび第２の軸ｉｉに沿った辺を有する四角形の形状を有している。ここでは、導電面１９ｓは、一辺の長さＡ１、Ａ２が例えば３μｍの正方形である。
【００８８】
コンタクト領域表面１５ｓ、ソース領域表面１４ｓおよび導電面１９ｓの形状およびサイズは特に限定されないが、コンタクト領域表面１５ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ｃ１およびＣ２が、ソース領域表面１４ｓの幅Ｗ１、Ｗ２よりも小さく、導電面１９ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ａ１、Ａ２よりも大きくなるように、適宜設定され得る。このため、合わせずれが生じた場合でも、帯状部分６０〜６３の最もソース領域側に位置する端部は、導電面１９ｓからはみ出すように配置される。帯状部分６０〜６３の残りの部分および主部６５は、導電面１９ｓと接触している。
【００８９】
なお、一般に、コンタクト領域１５は、ソース領域１４に対して相対的に位置合わせを行って形成されるため、フォトリソグラフィー工程の設備精度に応じて、コンタクト領域１５とソース領域１４との位置合わせが約０．２μｍ程度ずれる場合がある。このようなズレを考慮して、コンタクト領域表面１５ｓの輪郭（外周）とソース領域表面１４ｓの輪郭（外周）との最小距離が０．２μｍ以上となるように設計されていることが好ましい。これにより、合わせずれが生じた場合でも、半導体層表面１０ｓにおいて、コンタクト領域１５はソース領域１４によって確実に包囲されるので、実行チャネル幅を確保できる。
【００９０】
本実施形態におけるソース電極１９、ｎ型ソース領域１４およびｐ+型コンタクト領域１５は、上記のように設計されているため、ソース電極１９とｐ+型コンタクト領域１５との位置合わせにズレ（合わせずれ）が生じた場合でも一定の素子特性を確保できる。この理由を、図面を参照しながら以下に詳述する。
【００９１】
図３（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが半導体層の表面１０ｓに設計どおりに配置された理想的な場合、図４（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが設計された位置からｘ方向にΔｘだけずれて配置された場合を説明するための図である。図３（ａ）および図４（ａ）はユニットセル１００の一部を示す断面模式図、図３（ｂ）および図４（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【００９２】
なお、合わせずれは、前述したように、フォトマスクの位置がずれることに起因して、主に直交する２方向（ｘ、ｙ）およびその反対方向（−ｘ、−ｙ）に生じる。この例では、帯状部分の延びる方向（第１の軸ｉ、第２の軸ｉｉ）が、ｘ、ｙ方向とそれぞれ略平行となるように設計されている。
【００９３】
基板１１としてオフカット基板を用いる場合、あらかじめアライメントマーク（周辺に対して凹または凸の形状を有し、フォトリソグラフィー工程のマスク合わせに必須のマーク）が形成されたオフカット基板（ここではその基板上にあらかじめエピタキシャル層が堆積された、いわゆるエピ基板であってもよい）上にエピタキシャル層を形成する際にアライメントマークが変形し、その結果、オフカット方向と略平行に合わせずれが生じやすいという問題がある。このため、帯状部分６０〜６３のうち少なくとも１つは、オフカット方向に平行に延びるように、例えば第１の軸ｉがオフカット方向に平行となるように設計されていてもよい。これにより、本願発明の効果をより確実に得ることができる。
【００９４】
図３（ａ）および（ｂ）に示すように、合わせずれΔｘ、Δｙがゼロである場合、各帯状部分の端部が０．７μｍずつ導電面１９ｓからはみ出すように、半導体層上に導電面１９ｓが配置される。オン状態では、ソース電極１９からの電子は、ｎ型ソース領域１４のうち導電面１９ｓに接する部分からその周囲全体を流れて、チャネル層（図示せず）へ向かう。このとき、図３（ｂ）に矢印で示すように、ｎ型ソース領域表面１４ｓに亘って電子が流れるので、ゲート幅は実効的に低減されない。
【００９５】
これに対し、図４（ａ）および（ｂ）に示すように、導電面１９ｓが設計された位置からｘ方向にΔｘずれる場合、Δｘの絶対値が、コンタクト領域表面１５ｓのｘ方向の幅Ｃ１と導電面１９ｓのｘ方向の幅Ａ１との差の１／２以下であれば（０＜｜Δｘ｜≦（Ｃ１−Ａ１）／２）、導電面１９ｓの輪郭は帯状部分６０〜６３を横切るように配置される。このため、コンタクト領域表面１５ｓのうち導電面１９と接する部分の面積（以下、単に「接触面積」と呼ぶ。）Ｓ1は、合わせずれがゼロの場合の接触面積Ｓ0（図３（ｂ））と略同じになる。なお、ズレ量Δｘの絶対値がさらに大きくなると（｜Δｘ｜＞（Ｃ１−Ａ１）／２））、接触面積Ｓ1はＳ0よりも減少する。しかしながら、減少量は下記式で表され、従来の減少量（例えば図４０、図４２）よりも大幅に小さい。
接触面積の減少量＝帯状部分の幅×（｜Δｘ｜−（Ｃ１−Ａ１）／２）
【００９６】
したがって、本実施形態によると、合わせずれが生じても、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積を略一定に保つことが可能となり、接触面積が減少することによる接触抵抗の増大を抑制できる。ズレ量Δｘ、Δｙの範囲にもよるが、上記効果を確実に得るためには、コンタクト領域表面１５ｓのｘ、ｙ方向の幅Ｃ１、Ｃ２と導電面１９ｓのｘ、ｙ方向の幅Ａ１、Ａ２との差Ｃ１−Ａ１、Ｃ２−Ａ２は、例えば１．０μｍ以上２．０μｍ以下（この例では１．４μｍ）であることが好ましい。
【００９７】
また、図４（ｂ）に示すように、合わせずれが生じると、ｎ型ソース領域表面１４ｓにおけるｐ+型コンタクト領域表面１５ｓの左側に位置する部分には、ズレ量Δｘの大きさに依存して、ソース電極１９からの電子が流れにくい領域Ｙ１が形成される。なお、ｐ+型コンタクト領域表面１５ｓが、ｎ型ソース領域表面１４ｓから４方向にはみ出していると、電子が流れにくい領域は、４箇所存在する（Ｙ０、Ｙ１、Ｙ２、Ｙ３）。しかしながら、電子はｎ型ソース領域表面１４ｓをある程度回りこむため、電子が流れない領域Ｙ０〜Ｙ３は、図４０（ａ）および（ｂ）を参照しながら前述した従来の半導体素子における電子が流れない領域Ｘと比べると、極めて小さく抑えられる。図４（ｃ）に示すように、電子の流れにくい領域Ｙｎ（ｎ＝０，１，２，３）がｎ型ソース領域表面１４ｓの周端部分を横切る長さをそれぞれＹｍ（ｍ＝ａ，ｂ，ｃ，ｄ）とすると、ｐ+型コンタクト領域表面１５ｓのそれぞれの幅６０ｗ、６１ｗ、６２ｗ、６３ｗを適宜選択（例えば０．８μｍ）することで、Ｙａ＋Ｙｂ＋Ｙｃ＋Ｙｄ＜Ｘａとなる条件を見出すことができる。これは、導電面１９ｓがコンタクト領域表面１５ｓを横切る長さＺを、図４０（ｂ）に示す長さＺよりも小さく抑えることができるからである。この結果、実効的なゲート幅を従来よりも大きくできる。なお、ズレ量Δｘが例えば０．５μｍ程度であれば、電子が流れない領域Ｙ２はソース領域表面１４ｓの左端部まで達しないか、あるいは、達したとしてもＹｂは極めて小さくなるため、ソース領域表面１４ｓの左端部の略全体に電子が流れる。従って、実効的なゲート幅は、図３（ａ）および（ｂ）に示す理想的な場合と略等しくなる。
【００９８】
このように、本実施形態によると、合わせずれが生じても、コンタクト領域表面１５ｓと導電面１９ｓとの接触抵抗の増大を抑制しつつ、実効的なゲート幅を確保することができ、合わせずれがゼロの場合と同等の素子特性を実現できる。なお、ここでは、導電面１９ｓがｘ方向にずれる場合について説明したが、導電面１９ｓが−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。
【００９９】
ここで、図５から図７を参照しながら、本実施形態によると、合わせずれが生じた場合でも長さＺの値を抑えることができる理由をより詳しく説明する。
【０１００】
図５（ａ）〜（ｃ）は、本実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを例示する平面図であり、図６（ａ）〜（ｃ）は、図３８〜図４０を参照しながら前述した従来の半導体素子において、ズレ量Δｘを変化させた場合の導電面１０９ｓおよびコンタクト領域１０５ｓを例示する平面図である。
【０１０１】
なお、図６（ａ）〜（ｃ）に示す従来の半導体素子では、導電面１０９ｓの形状は、それぞれ、本実施形態における導電面１９ｓの形状と同じとする。すなわち、導電面１０９ｓにおける一辺の長さをここでは３μｍとする。また、図７（ａ）および（ｂ）は、それぞれ、本実施形態および従来の半導体素子において、ズレ量Δｘ、Δｙと、導電面１９ｓ、１０９ｓの輪郭のうちｐ+型コンタクト領域表面１５ｓ、１０５ｓを横切る部分の長さＺとの関係を表すグラフである。
【０１０２】
図５（ａ）〜（ｃ）に示すように、本実施形態では、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの間の位置合わせのズレ量Δｘがゼロから増加しても、導電面１９ｓの輪郭のうちｐ+型コンタクト領域表面１５ｓを横切る部分の長さＺは変化しない。
【０１０３】
Δｘと長さＺとの関係をグラフに表すと、図７（ａ）に示す直線７２となり、ズレ量Δｘに対して長さＺは一定で、変化しないことがわかる。より具体的には、ズレ量Δｘに対して長さＺは、合わせずれ程度の範囲内では一定で変化しない。この例ではズレ量Δｘが１．１を超えるまでは一定で変化しない。但し、図５（ｃ）において、例えばΔｘ＝０．７のとき、ｐ+型コンタクト領域表面１５ｓの右側において、導電面１９ｓの輪郭がｐ+型コンタクト領域表面１５ｓを横切らなくなる。Δｘが０．７を超えると、ｐ+型コンタクト領域表面１５ｓと導電面１９ｓの接触面の面積が減少し始める。このため、この例では０≦｜Δｘ｜＜０．７であることが好ましい。なお、ここでは、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとがｘ方向にずれる場合について説明したが、ｘ方向に直交するｙ方向にずれる場合でも、ズレ量Δｙと長さＺとの関係は直線７２と同様になる。
【０１０４】
これに対し、従来の半導体素子では、図６（ａ）〜（ｃ）に示すように、導電面１０９ｓとコンタクト領域表面１０５ｓとの間の位置合わせのズレ量Δｘをゼロから増加させていくと、Δｘが０．４５μｍに達するまでは、導電面１０９ｓの輪郭はコンタクト領域表面１０５ｓと重ならないので、導電面１０９ｓのうちコンタクト領域表面１０５ｓを横切る部分の長さＺはゼロである。しかし、Δｘが０．４５μｍに達すると、長さＺは不連続に変化し、コンタクト領域表面１０５ｓの１辺の長さと等しくなる（Ｚ：例えば２．１μｍ）。その後、ズレ量Δｘを１．５μｍ（導電面１９ｓの幅Ａｘの１／２）まで変化させても、上記長さＺは２．１μｍのまま一定である。ズレ量Δｘと長さＺとの関係をグラフに表すと、図７（ｂ）に示す線７６となる。なお、導電面１０９ｓとｐ+型コンタクト領域表面１０５ｓとがｙ方向にずれる場合でも、ズレ量Δｙと長さＺとの関係は線７６と同様になる。
【０１０５】
図７（ａ）および（ｂ）からわかるように、ズレ量Δｘ、Δｙが０．４５μｍ未満では、従来の半導体素子における長さＺはゼロであり、本実施形態の半導体素子における長さＺよりも小さい。しかしながら、本実施形態の半導体素子でも、長さＺが導電面１９ｓの幅に対して十分に小さく（Ｚ＝０．８μｍ）、ｎ型ソース領域１４のうち導電面１９ｓの左側に位置する部分にも電子が回りこむ。このため、電子の流れない領域Ｙはソース領域表面１４ｓの左端部まで達しないので、実効的なゲート幅は低減されない。従って、ズレ量Δｘ、Δｙが０．４５μｍ未満では、本実施形態の半導体素子および従来の半導体素子は、何れも、合わせずれのない理想的な場合と同等のＭＯＳＦＥＴ特性を確保できる。
【０１０６】
一方、ズレ量Δｘ、Δｙが０．４５μｍ以上０．７μｍ未満では、従来の半導体素子では、長さＺが２．１μｍと大きく、実効的なゲート幅が低減する（図４０）。これに対し、本実施形態の半導体素子では、長さＺは、従来の半導体素子における長さＺ（２．１μｍ）よりも大幅に小さく抑えられており、電子の流れない領域Ｙが実効的なゲート幅に与える影響が従来よりも低減される。
【０１０７】
なお、実際のフォトリソグラフィー工程で生じるズレ量は一般的に１．０μｍ以下、好ましくは０．５μｍ以下である。実際のフォトリソグラフィー工程で生じるズレ量Δｘ、Δｙは、フォトリソグラフィーに用いる露光機の精度だけでなく、その他の要因にも影響される。例えば半導体基板の反り、エッチングやエピタキシャル成長等の加工ズレ、基板や膜、マスク等の膨張、収縮、寸法シフト等も要因となる。複数の要因が重なった結果、想定した量よりも大きいズレ（例えば０．５μｍ以上）が発生する場合もあるが、このような場合であっても、本実施形態の構成によれば、ズレ量が増加しても、長さＺを小さく抑えることができるので、従来よりもオン抵抗を低減できる。
【０１０８】
なお、半導体層としてＳｉ層を用いた縦型ＭＯＳＦＥＴにおいて、ソース電極と接触させるウェル領域の表面を十字型やＸ字型形状にすることが提案されている（特開平５−３３５５８４号公報、特開平１１−３３０４６９号公報、特開平７−６６３９２号公報、特開２００４−１０４００３号公報など）。これらのＳｉ−ＭＯＳＦＥＴでは、ＳｉＣ−ＭＯＳＦＥＴのように、ソース電極とウェル領域との接触抵抗を小さくするためにコンタクト領域を形成する必要がない。従って、ウェル領域およびソース領域とソース電極の導電面とを接触させている。
【０１０９】
上記の先行文献に提案されたＳｉ−ＭＯＳＦＥＴでは、十字型やＸ字型形状のウェル領域を形成し、これによって、ソース領域を４つに分割している。この理由を以下に説明する。
【０１１０】
Ｓｉ−ＭＯＳＦＥＴでは、図４４（ａ）に示すように、ウェル領域１２４は、開口部１２６を介してＳｉ層に注入された不純物の熱拡散により形成される。このため、ウェル領域１２４の角部では、他の部分と比べて不純物濃度が低くなる。よって、ウェル領域１２４の角部にチャネルを形成すると、角部のチャネルの閾値電圧は、他の部分に形成されたチャネルの閾値電圧よりも低くなり、チャネル表面がより反転しやすくなる。この結果、Ｓｉ−ＭＯＳＦＥＴのオフ状態における漏れ電流が発生しやすくなる。
【０１１１】
そこで、特開２００４−１０４００３号公報では、図４４（ｂ）に示すように、Ｓｉ層表面において、Ｘ字型形状を有するウェル領域１２４でソース領域１２５を分割し、ウェル領域１２４の角部にソース領域１２５を配置しない構成が提案されている。これにより、ウェル領域１２４の角部にチャネルが形成されないので、上述したような漏れ電流を低減できる。また、特開平７−６６３９２号公報では、ベース領域のうち不純物濃度の低い部分の接触抵抗を実質的に減少させるために、十字型形状を有するウェル領域でソース領域を分割する構成が提案されている。これにより、ゲート電圧オフ時に寄生トランジスタが導通することを抑制している。同様に、特開平１１−３３０４６９号公報にも、ソース領域を十字型形状を有するベース領域で分割する構成が開示されている。さらに、特開平５−３３５５８４号公報でも、寄生トランジスタを動作しにくくする目的で、Ｘ字型のウェル領域を形成することが開示されている。
【０１１２】
このように、上記の先行文献では、本願発明とは全く異なる目的で、Ｓｉ層表面において、例えば十字型形状を有するウェル領域を形成している。ウェル領域はソース領域を４つに分割するように形成されており、ソース領域によって包囲されていない。ソース領域によって包囲されていると、ウェル領域の角部にチャネルが形成されてしまうからである。
【０１１３】
一方、半導体層としてＳｉＣ層を用いたＭＯＳＦＥＴでは、ＳｉＣ層に注入された不純物は活性化処理を行ってもほとんど拡散しないため、ウェル領域の角部の不純物濃度は、他の部分の不純物濃度とほぼ同等となる。したがって、ウェル領域の角部にチャネルが形成されても、上述したような漏れ電流の問題は生じにくい。むしろ、実効的なゲート幅をより大きくするために、ウェル領域表面の周縁部全体にチャネルを形成することが好ましい。従って、上記の先行文献に開示されたような構成をＳｉＣ−ＭＯＳＦＥＴに適用しないと考えられる。
【０１１４】
本願発明では、合わせずれによって素子特性が低下するというＳｉＣ特有の問題を解決する目的で、ＳｉＣ層表面１０ｓにおいて、帯状部分を有するｐ+型コンタクト領域１５を形成している。また、このｐ+型コンタクト領域１５の回りをｎ+型ソース領域１４で完全に包囲している。従って、ウェル領域１３表面の全周縁部にチャネルを形成してゲート幅を確保しつつ、上記問題を解決することができる。
【０１１５】
本実施形態における導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓの形状は、ズレ量Δｘ、Δｙが増加しても、長さＺを小さく抑えることが可能であり、かつ、ｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓが導電面１９ｓに接する面積の比が略同一となる形状であればよい。
【０１１６】
本実施形態におけるｐ+型コンタクト領域表面１５ｓの形状は第１の軸ｉに沿って延びる少なくとも１つの第１の帯状部分を有していればよく、図１〜図４を参照しながら前述した形状に限定されない。また、コンタクト領域表面１５ｓのサイズも特に限定されない。コンタクト領域表面１５ｓの第１の軸ｉに沿った幅Ｃ１が、導電面１９ｓの第１の軸ｉに沿った幅Ａ１よりも大きく、かつ、導電面１９ｓの輪郭が少なくとも１つの第１の帯状部分６０、６１を横切っていればよい。従って、図示しないが、コンタクト領域表面１０５ｓは第１の軸ｉに平行な帯状部分のみから構成されていてもよい。このような構成であっても、導電面１９ｓとコンタクト領域表面１５ｓとの接触面積を確保でき、かつ、オン抵抗の増大を抑制する効果が得られる。
【０１１７】
本実施形態のように、コンタクト領域表面１５ｓが、第１の軸ｉに非平行な第２の軸ｉｉに沿って延びる少なくとも１つの第２の帯状部分６２、６３をさらに含んでいることが好ましい。これにより、合わせずれの方向にかかわらず、上記効果を得ることが可能になる。本実施形態では、第１の軸ｉおよび第２の軸ｉｉは、それぞれ、ｘ、ｙ方向と平行であるが、平行でなくてもよい。
【０１１８】
また、本実施形態では、コンタクト領域１５は、第１の軸ｉに沿って互いに反対方向に延びる１対の第１の帯状部分６０、６１と、第２の軸ｉｉに沿って互いに反対方向に延びる１対の第２の帯状部分６２、６３とを有している。このため、ｘ、ｙ、−ｘ、−ｙ方向の合わせずれが生じても、接触面積の変化をほぼ一定にできる。また、帯状部分６０、６１の第１の軸に垂直な方向の幅６０ｗ、６１ｗは第１の軸ｉに沿って略同一であり、帯状部分６２、６３の第２の軸ｉｉに垂直な方向の幅６２ｗ、６３ｗは、第２の軸ｉｉに沿って略同一である。これにより、合わせずれが生じても、より確実に、第１導電型の半導体領域１５と導電面１９ｓとの接触面積を略一定に維持することができる。なお、第１導電型の半導体領域１５と導電面１９ｓと接触面積を確保するためには、幅６０ｗ〜６３ｗは例えば０．４μｍ以上であることが好ましい。一方、ソース領域１４のうち電流の流れない領域Ｙを十分に小さく抑えてオン抵抗の増大を抑制するためには、幅６０ｗ〜６３ｗは、例えば導電面１９ｓの一辺の長さの１／３以下であることが好ましい。本実施例においては導電面１９ｓの一辺の長さは３μｍであるので、この場合、幅６０ｗ〜６３ｗは１μｍ以下であることが好ましい。もちろん、導電面１９ｓの大きさが大きくなれば、幅６０ｗ〜６３ｗも適宜大きくすることが出来る。
【０１１９】
第１の帯状部分６０、６１の第１の軸ｉに沿った長さ６０ｕ、６１ｕは、１．０μｍ以上であることが好ましい。これにより、ｘ方向および−ｘ方向にそれぞれ０．５μｍずれた場合であっても、確実に上記効果を得ることができる。同様に、第２の帯状部分６２、６３の第２の軸ｉｉに沿った長さ６２ｕ、６３ｕは、１．０μｍ以上であることが好ましい。一方、これらの長さの上限は特に限定せず、ソース領域表面１４ｓの第１の軸ｉおよび第２の軸ｉｉに沿った長さＣ１、Ｃ２の１／２未満であればよい。
【０１２０】
さらに、コンタクト領域表面１５ｓは点対称形状を有することが好ましい。これにより、合わせずれの方向にかかわらず、合わせずれに起因する素子特性の低下をより効果的に抑制できる。
【０１２１】
第１導電型の半導体領域１５の主部６５のサイズおよび形状も特に限定されない。主部６５における第１の軸ｉに沿った幅は、第２の帯状部分６２、６３の幅６２ｗ、６３ｗより長く、かつ、第２の軸ｉｉに沿った幅は、第１の帯状部分６０、６１の幅６０ｗ、６１ｗより長くてもよい。このような主部６５を有する構成を図８に例示する。
【０１２２】
図８に示す例では、ｐ+型コンタクト領域表面１５ｓは、ソース領域表面１４ｓに対して十字型に配置され、さらに十字型の交点（中心部）に、十字型の交点よりも大きいサイズの主部６５を配置している。このような構成により、ｐ+型コンタクト領域表面１５ｓと導電面１９ｓの中央付近での接触面積をより大きくすることができる。この例では、ｐ+型コンタクト領域表面１５ｓは、縦０．８μｍ、横４．４μｍの長方形２個を、その重心を重ねた状態で９０度直交させて配置し、さらに、その交点上に、一辺が１．６μｍの正方形を重ねたような形状を有する。ここでは、一辺が１．６μｍの正方形部分が主部となり、上記長方形のうち主部と重ならない部分がそれぞれ帯状部分６０〜６３となる。
【０１２３】
この例でも、ズレ量Δｘ、Δｙが増加しても、ｐ+型コンタクト領域表面１５ｓおよびソース領域表面１４ｓが導電面１９ｓに接する面積の比を略一定に保つことができる。帯状部分６０〜６３の長さや幅、主部の形状や大きさを変化させてもよい。また、上述した例では、導電面１９ｓは正方形であるが、上述の関係を満たすのであれば長方形あるいは他の形状であってもよい。
【０１２４】
図８に示す例のように、帯状部分６０〜６３の幅よりも大きな幅を有する主部６５を形成する場合、導電面１９ｓの幅は、主部６５の幅よりも大きく、かつ、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されていることが好ましい。これにより、合わせずれが生じても、主部６５の全体を導電面１９ｓと接触させやすくなるので、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積をより確実に確保できる。また、導電面１９ｓの輪郭が帯状部分６０〜６３上に配置されやすくなるので、合わせずれに起因する接触面積の減少を抑制できる。
【０１２５】
本実施形態におけるソース電極の導電面１９ｓやソース領域表面１４ｓも図示するような四角形に限定されない。本実施形態における導電面１９ｓは、第１の軸ｉに平行な辺および第２の軸ｉｉに平行な辺を有する多角形形状（例えば四〜八角形）であってもよい。これにより、導電面１９ｓの輪郭がコンタクト領域表面１５ｓを横切る長さＺを略一定にできる。具体的には、長さＺは、帯状部分の幅６０ｗ〜６３ｗと等しくなる。従って、帯状部分の幅６０ｗ〜６３ｗを制御することにより、電流の流れない領域Ｙを小さく抑えて、オン抵抗を抑制できる。さらに、合わせずれが大きくなっても、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積を略一定にできるので、寄生トランジスタの動作を抑えることもできる。なお、導電面１９ｓは、後述する実施形態のように、第１の軸ｉに平行な対角線および第２の軸ｉｉに平行な対角線を有する多角形の形状を有していてもよい。
【０１２６】
本実施形態では、簡単のため半導体層の表面１０ｓは平坦となっているが、実際は、半導体層の表面１０ｓのうちソース電極１９に接触する部分が、半導体層の表面１０ｓにおけるソース電極１９に接触していない部分よりも低くなっている場合がある。ソース電極１９は、前述したように、半導体層１０の上に導電材料を堆積した後、高温熱処理を行うことによって形成されている。
【０１２７】
この方法によって得られるソース電極１９は、半導体層１０における炭化珪素とソース電極１９を構成する導電材料とが反応して形成された反応層を含んでいる。この反応層の下面、すなわちソース電極１９における導電面１９ｓは、反応層形成前の半導体層の表面１０ｓよりも下に位置するからである。
【０１２８】
また、例えば装置トラブルや加工条件ズレ等の影響による寸法シフトがあって、導電面１９ｓ、１０９ｓが設計値よりも小さくなることもある。そのような場合には、導電面１９ｓ、１０９ｓに対するコンタクト領域表面１５ｓ、１０５ｓの割合が大きくなり、ズレ量Δｘ、Δｙが小さくても、導電面１０９ｓと、コンタクト領域表面１０５ｓとが重なりやすくなるため、本発明を適用することによって、より大きな効果が得られる。
【０１２９】
ｐ+型コンタクト領域１５やソース電極１９がフォトリソグラフィーを用いて形成される場合などには、フォトリソグラフィーの解像度の影響により、ｐ+型コンタクト領域表面１５ｓやソース電極１９における導電面１９ｓが設計どおりの形状を有さないことがある。具体的には、それらの形状が角形で設計されていても、実際に形成されると、角形の角が丸みを帯びることがある。このような場合であっても、本発明におけるズレ量Δｘ、Δｙと長さＺとの関係を満足する形状を有するように設計されていれば、合わせずれによる素子特性の低下を抑制できるので、本発明の範囲内である。
【０１３０】
＜製造方法＞
本実施形態の半導体素子は、例えば以下に説明するような方法で作製できる。
【０１３１】
まず、図９（ａ）に示すように、炭化珪素からなる基板１１の上に、半導体層１０として炭化珪素層を形成する。基板１１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径３インチの４Ｈ−ＳｉＣ基板を用いる。
【０１３２】
この基板１１の導電型はｎ型で、キャリア濃度は１×１０19ｃｍ-3である。半導体層１０の形成は、加熱炉を用いてＣＶＤ法で行うことができる。ここでは、基板１１の主面上にｎ型の不純物がドープされた炭化珪素層をエピタキシャル成長させる。半導体層１０の厚さは、半導体素子に要求される仕様によって異なるが、例えば５〜１００μｍの範囲内で調整される。また、半導体層１０の不純物濃度は、１×１０14〜１×１０17ｃｍ-3の範囲内で適宜調整される。なお、基板１１と半導体層１０との間に、ｎ型炭化珪素からなるバッファー層を有していてもよい。バッファー層は、例えば不純物濃度１×１０18ｃｍ-3、厚さ１μｍである。
【０１３３】
次に、図９（ｂ）に示すように、半導体層１０の選択された領域に第１の不純物イオン注入層（厚さ：例えば１μｍ）１３’を形成する。
【０１３４】
具体的には、まず半導体層１０の表面に例えばシリコン酸化膜（ＳｉＯ2）からなるマスク層３１を形成する。マスク層３１は、半導体層１０のうち、第１の不純物イオン注入層１３’となる領域を規定する開口部を有している。マスク層３１の形状は、フォトリソグラフィーおよびエッチングによって任意に形成され得る。ここでは、第１の不純物イオン注入層１３’の表面形状が正方形（一辺の長さ：例えば６．６μｍ）となるように、マスク層３１における開口部の形状を設計する。マスク層３１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましい。
【０１３５】
次いで、マスク層３１の上方から、半導体層１０にｐ型の不純物イオン（例えばＡｌイオン）を注入する。イオン注入の際の基板温度は、２００〜１０００℃の範囲内で調整されてもよいし、室温であってもよい。イオン注入後、マスク層３１を取り除く。これにより、半導体層１０のうち不純物イオンが注入された領域に第１の不純物イオン注入層１３’が形成される。また、半導体層１０のうち不純物イオンが注入されずに残った領域は、ｎ型ドリフト領域１２となる。
【０１３６】
続いて、図９（ｃ）に示すように、半導体層１０に第２の不純物イオン注入層（厚さ：例えば０．２μｍ）１４’を形成する。具体的には、まず半導体層１０の上に、第１の不純物イオン注入層１３’の表面の一部を露出する開口部を有するマスク層３３を形成する。
【０１３７】
ここでは、マスク層３３における開口部の形状は、第２の不純物イオン注入層１４’の表面が正方形（一辺の長さ：例えば５．６μｍ）となるように設計される。マスク層３３は、マスク層３１と同様の材料を用いて同様の方法で形成できる。次いで、マスク層３３の上方から、半導体層１０にｎ型の不純物イオン（例えば窒素イオンやリンイオン）を注入する。イオン注入後、マスク層３３を取り除く。これにより、第１の不純物イオン注入層１３’の内部に第２の不純物イオン注入層１４’が形成される。
【０１３８】
さらに、図９（ｄ）に示すように、半導体層１０に第３の不純物イオン注入層１５’を形成する。第３の不純物イオン注入層１５は、半導体層１０の上に１の不純物イオン注入層１３’の一部を露出する開口部を有するマスク層３５を形成し、その上方から半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入することによって形成される。マスク層３５における開口部の形状は、第３の不純物イオン注入層１５’の表面が、図２（ｃ）に示したような十字型になるように設計される。イオン注入後、マスク層３５を取り除く。
【０１３９】
続いて、図９（ｅ）に示すように、第１、第２および第３の不純物イオン注入層１３’、１４’、１５’に対して１７００℃程度の高温で活性化アニールを行い、それぞれｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ+型コンタクト領域１５を形成する。
【０１４０】
得られたｐ型ウェル領域１３およびｎ型ソース領域１４のキャリア濃度は、前述のイオン注入の際の条件によって決まり、それぞれ１×１０17〜１×１０19ｃｍ-3の範囲内、および１×１０18〜１×１０21ｃｍ-3の範囲内となるように調整されている。また、ｐ+型コンタクト領域１５のキャリア濃度は、ｐ型ウェル領域１３のキャリア濃度よりも高くなるように調整されている。
【０１４１】
続いて、図９（ｆ）に示すように、半導体層１０の上にｎ型の炭化珪素からなるチャネル層１６をエピタキシャル成長によって形成し、その一部を開口してｎ型ソース領域１４を露出する。チャネル層１６における平均の不純物濃度は、１×１０15〜１×１０18ｃｍ-3の範囲内となるように調整される。チャネル層１６は単層であってもよいし、積層構造を有していてもよい。
【０１４２】
この後、図９（ｇ）に示すように、ゲート絶縁膜１７、ソース電極１９、ドレイン電極２１、ゲート電極１８、層間絶縁膜２２および上部配線電極２３を形成し、半導体素子（縦型ＭＯＳＦＥＴ）１００が得られる。
【０１４３】
ゲート絶縁膜１７は、例えば、炭化珪素からなるチャネル層１６の表面を１１００〜１２００℃の温度で熱酸化することによって形成できる。代わりに、単層あるいは多層の絶縁膜をチャネル層１６の上に堆積することによって形成してもよい。ゲート絶縁膜１７の厚さは２０ｎｍ〜２００ｎｍの範囲内で調整される。ゲート電極１８は、ゲート絶縁膜１７の上に低抵抗のポリシリコン膜や金属膜を形成した後、パターニングを行うことによって形成される。
【０１４４】
ソース電極１９は、次のようにして形成できる。ゲート絶縁膜１７およびゲート電極１８を形成した後、ゲート電極１８を覆う層間絶縁膜２２を堆積する。この層間絶縁膜２２に、半導体層１０の表面の一部を露出する開口部を形成する。
【０１４５】
次いで、この開口部にＮｉなどの導電材料を堆積し、前述したように高温で熱処理を行うことによって、ソース電極１９が得られる。上記熱処理により、半導体層１０における炭化珪素と導電材料とが反応して反応層が形成されるため、得られたソース電極１９は、少なくとも一部に反応層を含んでいる。この反応層により、得られたソース電極１９と、半導体層１０におけるｐ+型コンタクト領域１５およびｎ型ソース領域１４との間に良好なオーミック接触が形成される。
【０１４６】
なお、この方法でソース電極１９を形成する場合には、ソース電極１９における導電面の形状は、層間絶縁膜２２に形成する開口部の形状によって調整できる。
【０１４７】
また、開口部を有する層間絶縁膜２２の前面に金属（例えばＮｉ）を堆積し、高温で熱処理を行って半導体層１０上に反応層を形成した後に、反応層形成に寄与しなかった層間絶縁膜２２上の金属を除去しても差し支えない。
【０１４８】
ドレイン電極２１は、例えば基板１１の裏面に金属材料（ＮｉやＴｉ等）を堆積し熱処理することによって形成できる。上部配線電極２３は、層間絶縁膜２２の開口部に形成され、ソース電極１９と電気的に接続される。上部配線電極２３の材料としては、例えばアルミニウムなどが用いられる。
【０１４９】
ソース電極１９の形成方法は、上記の方法に限定されない。例えば、層間絶縁膜２２を形成する前にソース電極１９を形成してもよい。具体的には、半導体層１０を覆う導電膜を形成した後、所定の形状にパターニングし、さらに、１０００℃程度の高温で熱処理を行うことによって形成できる。この方法によると、ソース電極１９の導電面の形状を導電膜に対するパターニングによって制御できるので、微細なサイズの導電面や四角形などの多角形状の導電面をより精確に形成できる。また、この方法でソース電極１９を形成する場合には、ソース電極１９の形成後に、基板表面を覆う層間絶縁膜２２を設ける。層間絶縁膜２２には、ドライエッチングなどの手法を用いて、ソース電極１９の一部を露出する開口部を形成し、この開口部に上部配線電極２３を形成すればよい。
【０１５０】
さらに、上記の方法では、マスク層３１を用いてウェル領域１３となる第１の不純物イオン注入層１３’を形成した後に、マスク層３３を用いてソース領域１４となる第２の不純物イオン注入層１４’を形成し、続いて、マスク層３５を用いてｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成しているが、これらの不純物イオン注入層１３’、１４’、１５’を形成する順序は特に限定されない。例えば、ｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成した後に、ソース領域１４となる第２の不鈍物イオン注入層１４’を形成してもよい。
【０１５１】
なお、本実施形態の半導体素子の構成は、図１に示す構成に限定されない。例えば、図１（ａ）に示す構成では、炭化珪素からなるチャネル層１６を半導体層１０の上に形成しているが、図１０に示す半導体素子のように、チャネル層１６を有していなくてもよい。このようなチャネル層１６を有していない構造の場合には、ゲート電極１８に与える電圧によって、ゲート電極下のドリフト領域部分の導電型を反転させることで、チャネルを形成することが可能となる。
【０１５２】
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態の半導体素子を説明する。本実施形態の半導体素子は縦型ＭＯＳＦＥＴであり、半導体層表面において、ソース領域が多角形形状を有し、コンタクト領域の帯状部分がソース領域の多角形の頂点に向かって延びている点で、前述の実施形態と異なる。
【０１５３】
本発明者らの更なる検討によると、図４１に示す従来の半導体素子では、位置合わせのズレ量の増加に伴って、コンタクト領域とソース電極の導電面との接触面積が減少することに加えて、次のような新たな課題があることを見出した。以下、この新たな課題について図４３（ａ）及び（ｂ）を参照しながら説明する。
【０１５４】
縦型ＭＯＳＦＥＴなどの半導体素子では、ＯＮ状態からＯＦＦ状態に変わる時、瞬時に電流が流れる。この時、ｐ型ウェル領域１０３の抵抗が高いと、図４３（ａ）に示した寄生トランジスタ（ｎｐｎトランジスタ（１０４、１０３、１２０））がＯＮ状態となり、スイッチング遅延や素子破壊が起こるおそれがある。このｎｐｎトランジスタがＯＮにならないようにするには、ｐ型ウェル領域１０３の抵抗を下げる必要がある。このために、濃度の高い（すなわち、抵抗の低い）ｐ+型コンタクト領域１０５をできるだけ広くとった形で、ｐ型ウェル領域１０３の上に配置し、ｐ型ウェル領域１０３の端の電位上昇を抑えて、ｎｐｎトランジスタ（１０４、１０３、１２０）がＯＮになることを抑制している。
【０１５５】
一方、図４３（ｂ）に示すような菱形形状のｐ+型コンタクト領域１０５の場合、ｐ型ウェル領域１０３とｐ+型コンタクト領域１０５との距離（矢印１３０参照）が図３９に示した構成と比べて離れている。そのため、ｐ型ウェル領域１０３の電位が上がりやすくなり、ｎｐｎトランジスタ（１０４、１０３、１２０）のＯＮの抑制効果が低減する。
【０１５６】
本発明者らは、上記知見に基づき、合わせずれが生じた場合であっても、導電面とソース電極およびコンタクト領域との接触面積を確保することに加えて、上述のｎｐｎのトランジスタがＯＮになることをより効果的に抑制できる構成を実現すべく鋭意検討した。この結果、半導体層の表面において、コンタクト領域の帯状部分が、ソース領域の各頂点に向かって延びていれば、上記問題を解決できることを見出した。
【０１５７】
本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴである。縦型ＭＯＳＦＥＴは、半導体層と、半導体層に電気的に接続されたソース電極およびドレイン電極と、半導体素子をオン状態とオフ状態との間でスイッチングするために用いられるゲート電極とを備えたユニットセルから構成されており、典型的には複数のユニットセルが配列された構造を有している。ここでは、略四角形の平面形状を有する複数のユニットセルから構成された半導体素子を例に説明する。
【０１５８】
本実施形態の半導体素子では、ソース電極の導電面およびコンタクト領域表面が後述する形状をそれぞれ有するように設計されていればよく、導電面とコンタクト領域との間にプロセス上の合わせずれが生じていてもかまわない。なお、本明細書では、「半導体素子」は、縦型ＭＯＳＦＥＴに限定されず、半導体層を用いて形成された素子を広く含むものとする。
【０１５９】
図１１（ａ）および（ｂ）は、それぞれ、本実施形態におけるユニットセル２００を示す断面模式図、および複数のユニットセル２００の配列状態を説明するための平面図である。図１２（ａ）〜（ｃ）は、ソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４の構成を説明するための図である。図１２（ａ）は、図１２（ｂ）および（ｃ）におけるＸＩＩ−ＸＩＩ’線に沿った断面模式図であり、図１２（ｂ）は、ソース領域表面１４ｓ、コンタクト領域表面１５ｓ、および、半導体層の表面１０ｓに配置されるソース電極１９の導電面１９ｓを例示する平面図である。また、図１２（ｃ）は、ソース領域表面１４ｓおよびコンタクト領域表面１５ｓを例示する平面図である。なお、図１２（ａ）において、ソース電極１９の導電面１９ｓとコンタクト領域表面１５ｓとの関係を示しやすいように、導電面１９ｓの四角形の対角線に沿って延びる線をＸＩＩ−ＸＩＩ’線とする。簡単のため、図１に示すユニットセル１００と同様の構成要素には同じ参照符号を付し、説明を省略する。
【０１６０】
本実施形態では、半導体層の表面１０ｓにおいて、コンタクト領域表面１５ｓはＸ字型であり、かつ、その一部が導電面１９ｓと接触していない（すなわち、はみ出した）形状を有している。これにより、導電面１９ｓとコンタクト領域表面１５ｓとの間の位置合わせのズレ量（Δｘ）が増加しても、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積を確保することができる。
【０１６１】
より具体的には、コンタクト領域表面１５ｓは、第１の軸ｉに沿って延びる帯状部分７０と、第１の軸ｉに沿って帯状部分７０と反対方向に延びる帯状部分７１と、第１の軸ｉに直交する第２の軸ｉｉに沿って延びる帯状部分７２と、第２の軸ｉｉに沿って帯状部分７２と反対方向に延びる帯状部分７３とを有している。これらの帯状部分７０〜７３は、コンタクト領域表面１５ｓの中央に位置する主部７９に接続されている。本実施形態では、帯状部分７０、７１の第１の軸ｉに垂直な幅７０ｗ、７１ｗおよび帯状部分７２、７３の第２の軸ｉｉに垂直な幅７２ｗ、７３ｗは略等しく、例えば０．７μｍである。また、コンタクト領域表面１５ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ｃ１、Ｃ２は何れも例えば５μｍである。帯状部分７０、７１の第１の軸ｉに沿った長さ７０ｕ、７１ｕおよび帯状部分７２、７３の第２の軸ｉｉに沿った長さ７２ｕ、７３ｕは何れも２．１５μｍである。
【０１６２】
本実施形態では、第１の軸ｉおよび第２の軸ｉｉは、それぞれ、ｘ、ｙ方向に対して４５°の角度をなす。これらの軸ｉ、ｉｉとｘ、ｙ方向とのなす角度は特に限定されない。
【０１６３】
ｎ型ソース領域表面１４ｓは、コンタクト領域表面１５ｓを完全に包囲するように形成されている。この例では、ソース領域表面１４ｓは、合わせずれの生じるｘ、ｙ方向に平行な辺を有する四角形の形状を有している。ソース領域表面１４ｓは、一辺の長さＷｘ、Ｗｙが例えば５．６μｍの正方形である。コンタクト領域表面１５ｓの各帯状部分７０〜７３は、それぞれ、コンタクト領域表面１５ｓの中央にある主部７９からｎ型ソース領域表面１４ｓに向かって延びている。各帯状部分７０〜７３の延びる方向は、多角形形状のｎ型ソース領域表面１４ｓの重心とｎ型ソース領域表面１４ｓの頂点とを結ぶ線のうち少なくとも１つと平行である。
【０１６４】
また、ソース電極１９の導電面１９ｓも、ｘ、ｙ方向に平行な辺を有する四角形の形状を有している。ここでは、導電面１９ｓは、一辺の長さＡｘ、Ａｙが例えば３μｍの正方形である。従って、図示する例では、導電面１９ｓは、第１の軸ｉに平行な対角線および第２の軸ｉｉに平行な対角線を有している。
【０１６５】
ソース領域表面１４ｓおよび導電面１９ｓの形状およびサイズは特に限定されないが、コンタクト領域表面１５ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅Ｃ１およびＣ２は、導電面１９ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅よりも大きく、ソース領域表面１４ｓの第１の軸ｉおよび第２の軸ｉｉに沿った幅よりも小さい。従って、合わせずれが生じていない場合、帯状部分７０〜７３は、図示するように、主部７９から導電面１９ｓの輪郭のうち対応する頂点を超えてソース領域１４ａの頂点に向かって延びている。帯状部分７０〜７３の最もソース領域側に位置する端部は、導電面１９ｓからはみ出しているが、帯状部分７０〜７３の残りの部分およびコンタクト領域表面１５ｓの主部６５は導電面１９ｓと接触している。
【０１６６】
なお、本実施形態のソース領域表面１４ｓの形状は、四角形、五角形、六角形、七角形、八角形のうちから選択される多角形であることが好ましい。このうち四角形、六角形、八角形であれば、重心と各頂点を結ぶ線と平行な複数の帯状部分を含み、かつ、点対称形状を有するコンタクト領域表面１５ｓを形成できるのでより好ましい。
【０１６７】
本実施形態におけるソース電極１９、ｎ型ソース領域１４およびｐ+型コンタクト領域１５は、上記のように設計されているため、ソース電極１９とｐ+型コンタクト領域１５との位置合わせにズレ（合わせずれ）が生じた場合でも一定の素子特性を確保できる。この理由を、図面を参照しながら以下に詳述する。
【０１６８】
図１３（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが半導体層の表面１０ｓに設計どおりに配置された理想的な場合、図１４（ａ）および（ｂ）は、ソース電極１９の導電面１９ｓが設計された位置からｘ方向にΔｘだけずれて配置された場合を説明するための図である。図１３（ａ）および図１４（ａ）はユニットセル２００の一部を示す断面模式図、図１３（ｂ）および図１４（ｂ）は、半導体層の表面１０ｓにおける平面図である。
【０１６９】
図１３（ａ）および（ｂ）に示すような理想的な場合、４つの帯状部分の端部が導電面１９ｓからはみ出している。オン状態では、ソース電極１９からの電子は、ｎ型ソース領域１４のうち導電面１９ｓに接する部分からその周囲全体を流れて、チャネル層（図示せず）へ向かう。このとき、ｎ型ソース領域表面１４ｓに亘って電子が流れるので、ゲート幅は実効的に低減されない。
【０１７０】
これに対し、図１４（ａ）および（ｂ）に示すように、導電面１９ｓが設計された位置から右方向（ｘ方向）にΔｘずれても、ソース電極１９からの電子が流れない領域が実質的に生じない。この点、図４０（ａ）および（ｂ）を参照しながら前述した従来の半導体素子における電子が流れない領域Ｘと比べると顕著な差がある。例えば、図示する程度のズレ量（Δｘ：０．５μｍ）の場合、ソース領域表面１４ｓの左端部全体に電子が流れ、ゲート幅は実質的に低減されない。したがって、図１３（ａ）および（ｂ）に示す理想的な場合と略同等のＭＯＳＦＥＴ特性が得られる。
【０１７１】
また、導電面１９ｓの輪郭は、４つの帯状部分を横切るように配置されている。このため、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積Ｓ1は、ズレ量がゼロの場合の接触面積Ｓ0（図１３（ｂ））と略同じである。
【０１７２】
次に、図１５（ａ）〜（ｃ）を参照しながら、さらに説明を続ける。図１５（ａ）〜（ｃ）は、本実施形態の半導体素子において、ズレ量Δｘを変化させた場合の導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓを例示する平面図である。
【０１７３】
図１５（ａ）は、ズレ量Δｘ＝０の場合の例であり、そして、図１５（ｂ）及び（ｃ）は、ズレ量Δｘ＝０．２μｍ、Δｘ＝０．５μｍ場合の例である。これらの例からわかるとおり、いずれの場合でも、ソース領域表面１４ｓの左端部全体に電子が流れるので、ゲート幅は実効的に低減されない。
【０１７４】
ここでは、導電面１９ｓがｘ方向にずれる場合について説明したが、導電面１９ｓが−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。
【０１７５】
続いて、図１６（ａ）および（ｂ）を参照しながら、本実施形態におけるｎｐｎトランジスタのＯＮの抑制効果について説明する。図１６（ａ）は、図４１を参照しながら前述した従来の半導体素子の構成を示す平面図であり、図１６（ｂ）は、本実施形態の半導体素子の構成を示す平面図である。
【０１７６】
上述したように、図１６（ａ）に示す従来の構成では、ｐ+型コンタクト領域表面１０５ｓ、ソース領域表面１０４ｓおよびウェル領域表面１０３ｓが何れも正方形であり、ｐ+型コンタクト領域表面１０５ｓの各辺は、ソース領域表面１０４ｓおよびウェル領域表面１０３ｓの各辺に対して４５度の角度をなすように形成されている。このような構成によると、ｐ型ウェル領域１０３の角部において、ｐ型ウェル領域１０３とｐ+型コンタクト領域１０５との距離１３０が長くなる。したがって、ｐ型ウェル領域１０３の電位が上がりやすくなり、その結果、ｎｐｎトランジスタ（１０４、１０３、１２０）がＯＮ状態にならないように抑制する効果が低減する。
【０１７７】
一方、図１６（ｂ）に示す本実施形態の構成によると、ウェル領域表面１３ｓおよびソース領域表面１４ｓは正方形であり、ｐ+型コンタクト領域表面１５ｓは、ウェル領域表面１３ｓの中央部から、ウェル領域表面１３ｓおよびソース領域表面１４ｓの頂点に向かう４つの帯状部分からなるＸ字型形状を有している。この場合、ｐ型ウェル領域１３の角部とコンタクト領域表面１５ｓと間の距離１３６は小さくなる。また、この構成では、ｐ+型コンタクト領域１０５における主部（Ｘ字型形状の中央）から、ｐ型ウェル領域１３の辺の中央までの距離１３５が一番長くなる。しかしながら、この距離１３５は、図１６（ｂ）に示す距離１３０よりも短い。また、本実施形態では、ｐ型ウェル領域１３の辺の中央とコンタクト領域表面１５ｓとの距離１３７は距離１３５よりもさらに短い。距離１３７は、ｐ+型コンタクト領域１５の帯状部分の長手方向（ｉ、ｉｉ）に直交する幅を大きくすることにより、さらに短くできる。この結果、本実施形態の方が、図１６（ａ）に示す従来の構成よりも、ｎｐｎトランジスタ（１４、１３、１０）がＯＮ状態となることをより効果的に抑制することが可能となる。
【０１７８】
さらに、前述したように、ズレ量Δｘ、Δｙが増加しても、ソース電極の導電面１９ｓの輪郭が、４つの帯状部分７０〜７３上に位置する範囲内であれば、コンタクト領域表面１５ｓとソース電極の導電面１９ｓとの接触面積がほとんど変わらない。
【０１７９】
このように、本実施形態によると、ズレ量Δｘ、Δｙが増加しても、コンタクト領域表面１５ｓとソース電極の導電面１９ｓとの接触面積を確保しつつ、電子の流れない領域に起因する実効的なゲート幅の低下を抑制できる。さらに、ウェル領域表面１３ｓとコンタクト領域表面１５ｓとの距離を小さくできるので、ｎｐｎトランジスタ（１４、１３、１０）がＯＮ状態になることをより効果的に抑制できる。
【０１８０】
上記効果を呈する導電面１９ｓおよびｐ+型コンタクト領域表面１５ｓの形状は、図１２に示した形状に限定されない。例えば、ソース領域表面１４ｓの形状は正方形に限定されず、四角形から八角形からなる何れかの多角形であってもよい。このとき、コンタクト領域表面１５ｓの形状は、ソース領域表面１４ｓの多角形の対応する頂点に延びる複数の帯状部分を有していればよい。また、少なくとも１つの帯状部分の延びる方向（例えば第１の軸）に沿って、コンタクト領域表面１５ｓの幅が、導電面１９ｓの幅よりも大きいことが必要である。
【０１８１】
図１７〜図３３は、本実施形態におけるｐ+型コンタクト領域表面１５ｓ、ソース領域表面１４ｓおよび導電面１９ｓの他の形状を例示する平面図である。
【０１８２】
図１７に示すソース領域表面１４ｓは、ｘ、ｙ方向に平行な辺を有する正方形状である。ｐ+型コンタクト領域表面１５ｓは、例えば縦０．７μｍ、横５μｍの長方形２個を、その重心を重ねて直交させたＸ字パターンと、Ｘ字パターンの中心部に配置され、各帯状部分よりも幅の大きい正方形パターン（一辺の長さ：１．６μｍ）とを重ね合わせた形状を有している。この正方形パターンが主部７９となり、Ｘ字パターンのうち主部７９と重ならない部分が、ｐ+型コンタクト領域表面１５ｓの中央からソース領域表面１４ｓの各頂点に向かう４つの帯状部分７０〜７３となる。ソース電極の導電面１９ｓは、ｘ、ｙ方向に平行な辺を有する正方形状であり、その一辺の長さは、主部７９の幅よりも大きく、かつ、ｘ、ｙ方向におけるｐ+型コンタクト領域表面１５ｓの幅よりも小さくなるように選択される。
【０１８３】
図１７に示す例のように、主部７９が帯状部分７０〜７３の幅７０ｗ〜７３ｗよりも大きい幅７９ｗを有していると、ｐ+型コンタクト領域表面１５ｓの中央付近において、ｐ+型コンタクト領域表面１５ｓと導電面１９ｓとの接触面積をより大きくできる。また、この例のように、ソース領域表面１４ｓが第ｎ角形（ｎ：４以上８以下の偶数）であれば、各頂点に向かう帯状部分７０〜７３の幅や長さを同じにすることによって、点対称形状を有するｐ+型コンタクト領域表面１５ｓを形成できるので好ましい。なお、ソース領域表面１４ｓが第ｎ角形（ｎ：４以上８以下の偶数）であれば、各帯状部分７０〜７３の延びる方向は、ｐ+型コンタクト領域表面１５ｓおよび導電面１９ｓの対角線と略平行になる。
【０１８４】
図１８に示す例は、ｐ+型コンタクト領域表面１５ｓの各帯状部分の先端１５ｅが尖っている（鋭角である）点で、図１２（ｂ）に示した構成と異なっている。また、ｐ+型コンタクト領域表面１５ｓの先端１５ｅの形状は、他の形にしてもよく、例えば丸形（例えば、半円形状）にすることも可能である。図１８に示す例では、帯状部分の幅は、図１２（ｂ）に示す幅よりも大きく、例えば０．５〜１．０μｍ程度である。このように、ｐ+型コンタクト領域表面１５ｓの帯状部分の幅は、導電面１９ｓとの接触面積を考慮して、適宜選択することができる。
【０１８５】
本実施形態におけるｐ+型コンタクト領域表面１５ｓは、ゲート電極１８（図１１（ａ）参照）と重ならないように設計されていることが好ましい。図１８を参照しながら説明すると、ｐ+型コンタクト領域表面１５ｓの帯状部分の先端１５ｅが、ゲート電極１８の端面１８ｅに達しないようすることが好ましい。ｐ+型コンタクト領域表面１５ｓは荒れており、欠陥を多く含むので、その表面１５ｓ上にチャネルエピ層１６およびゲート酸化膜１７を介してゲート電極１８を形成すると、ゲート電極１８の信頼性が低下するおそれがあるからである。なお、図１８に示す構成に限らず、本願発明における他の構成でも、同様に、ｐ+型コンタクト領域表面１５ｓがゲート電極１８と重ならないことが好ましい。
【０１８６】
図１９に示す例は、図１７に示す例と類似しているが、ｐ+型コンタクト領域表面１５ｓの帯状部分の先端１５ｅを尖らせた点で異なっている。また、図１９に示す例では、ｐ+型コンタクト領域表面１５ｓにおけるＸ字型の交点（中心部）に設けられた四角形（主部７９）の面積は、図１７に示す主部７９の面積よりも小さい。なお、主部７９の面積も、ｐ+型コンタクト領域表面１５ｓの帯状部分７０〜７３の幅と同様に、導電面１９ｓとの接触面積を考慮して、適宜選択することができる。
【０１８７】
図２０に示す例では、ｐ+型コンタクト領域表面１５ｓの主部７９が、帯状部分７０〜７３の延びる方向に平行な辺を有する菱形（ここでは正方形）の形状を有する点で、図１９に示す例と異なっている。また、図２１に示す例では、主部７９は丸形状である。このように、主部７９の形状は特に限定されない。
【０１８８】
さらに、図２２に示す例のように、コンタクト領域表面１５ｓは、ソース領域表面１４ｓの頂点に延びる帯状部分７０〜７３に加えて、コンタクト領域表面１５ｓの中央からソース領域表面１４ｓに向かって延びる他の帯状部分８０〜８３をさらに有していてもよい。ここでは、主部７９から、ソース領域表面１４ｓの各辺に向かって延びる、すなわちｘ、ｙ方向に沿って延びる４つの帯状部分８０〜８３をさらに有している。これらの帯状部分８０〜８３は、例えば第１の実施形態で説明した十字パターンを構成していてもよい。帯状部分７０〜７３、８０〜８３の幅は適宜選択される。例えば図２３に示すように、これらの帯状部分の幅が全て等しくてもよい。さらに、主部７９の形状も限定されない。図２４に示すように、主部７９は菱形（図２０参照）であってもよいし、図２５に示すように丸型（図２１参照）であってもよい。
【０１８９】
上述した例では、ソース領域表面１４ｓは四角形状であるが、ソース領域表面１４ｓは他の形状、例えば多角形形状を有していてもよい。図２６に示す例では、ソース領域表面１４ｓは六角形（特に、正六角形）の形状を有している。また、コンタクト領域表面１５ｓは、コンタクト領域表面１５ｓの中央から、ソース領域表面１４ｓの六角形の各頂点に向かって延びる６つの帯状部分７０〜７５を有している。この例では、導電面１９ｓも六角形である。導電面１９ｓの幅は、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されている。なお、図２７に示すように、各帯状部分の先端１５ｅは尖っていてもよい。また、コンタクト領域表面１５ｓの幅を大きくしてもよい。さらに、図２８および図２９に示すように、コンタクト領域表面１５ｓは、帯状部分の幅よりも大きい幅を有する主部７９を有していてもよい。主部７９は、六角形（図２８）であっても円形（図２９）であってもよい。
【０１９０】
帯状部分の幅よりも大きな幅を有する主部７９を形成する場合、導電面１９ｓの幅は、主部７９の幅よりも大きく、かつ、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されていることが好ましい。これにより、合わせずれが生じても、主部７９の全体を導電面１９ｓと接触させやすくなるので、コンタクト領域表面１５ｓと導電面１９ｓとの接触面積をより確実に確保できる。また、導電面１９ｓの輪郭が帯状部分上に配置されやすくなるので、合わせずれに起因する接触面積の減少を抑制できる。
【０１９１】
図３０に示す例では、ソース領域表面１４ｓは八角形（特に、正八角形）の形状を有している。また、コンタクト領域表面１５ｓは、コンタクト領域表面１５ｓの中央から、ソース領域表面１４ｓの八角形の各頂点に向かって延びる８つの帯状部分７０〜７７を有している。この例では、導電面１９ｓも八角形である。導電面１９ｓの幅は、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されている。また、図３１に示すように、各帯状部分の先端１５ｅは尖っていてもよい。また、コンタクト領域表面１５ｓの幅を大きくしてもよい。
【０１９２】
さらに、図３２および図３３に示すように、コンタクト領域表面１５ｓは、帯状部分の幅よりも大きい幅を有する主部７９を有していてもよい。主部７９は、八角形（図３２）であっても円形（図３３）であってもよい。この場合でも、導電面１９ｓの幅は、主部７９の幅よりも大きく、かつ、コンタクト領域表面１５ｓの幅よりも小さくなるように選択されていることが好ましい。
【０１９３】
図１７〜図３３に示す構成によると、図１１〜図１４を参照しながら前述した構成と同様に、導電面１９ｓとｐ+型コンタクト領域１５との間の位置合わせのズレ量Δｘ、Δｙが増加しても、電子の流れない領域に起因する実効的なゲート幅の低下を抑制できる。また、ズレ量Δｘ、Δｙが所定の範囲内であれば、導電面１９ｓの輪郭が帯状部分を横切るように配置されるので、ズレ量によって、ソース電極１９の導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの接触面積が大幅に変化しない。その上、ソース領域表面１４ｓとｐ+型コンタクト領域表面１５ｓとの距離を従来よりも小さくできるので、ｎｐｎトランジスタがオン状態になることを効果的に抑制できる。
【０１９４】
さらに、図１７〜図３３で例示した構成では、何れも、半導体層表面１０ｓにおいて、コンタクト領域表面１５ｓは点対称形状を有している。このような形状を有すると、合わせずれの方向（ｘ、―ｘ、ｙ、―ｙ）にかかわらず、合わせずれに起因する素子特性の低下をより効果的に抑制できるので好ましい。
【０１９５】
また、基板１１としてオフカット基板を用いる場合には、オフカット方向への合わせずれに起因する素子特性の低下を効果的に抑制するために、何れか１つの帯状部分がオフカット方向に平行になるように配置されていることが好ましい。あるいは、導電面１９ｓの輪郭が、オフカット方向に垂直な辺を有する多角形形状を有していてもよい。
【０１９６】
前述したように、実際のフォトリソグラフィー工程で生じるズレ量は一般的に１．０μｍ以下、好ましくは０．５μｍ以下である。なお、想定した量よりも大きいズレ（例えば０．５μｍ以上）が発生する場合もあるが、このような場合であっても、本実施形態の構成によれば、ズレ量が増加しても、電子の流れない領域に起因する実効的なゲート幅の低下を抑制できるので、オン抵抗を低減できる。
【０１９７】
ズレ量が例えば０．５μｍ以下の場合、合わせずれが生じる方向（ｘ、ｙ方向）に沿った各帯状部分の長さ７０ｕ〜７３ｕ（図１２）は、１．０μｍ以上であることが好ましい。
【０１９８】
なお、例えば装置トラブルや加工条件ズレ等の影響による寸法シフトがあって、導電面１９ｓが設計値よりも小さくなることもある。そのような場合には、導電面１９ｓに対するコンタクト領域表面１５ｓの割合が大きくなり、ズレ量Δｘ、Δｙが小さくても、導電面１９ｓと、コンタクト領域表面１５ｓとが重なりやすくなるため、本発明を適用することによって、より大きな効果が得られる。また、ｐ+型コンタクト領域１５やソース電極１９がフォトリソグラフィーを用いて形成される場合などには、フォトリソグラフィーの解像度の影響により、ｐ+型コンタクト領域表面１５ｓやソース電極１９における導電面１９ｓが設計どおりの形状を有さないことがある。具体的には、それらの形状が角形で設計されていても、実際に形成されると、角形の角が丸みを帯びることがある。このような場合であっても、上述したような形状を有するように設計されていれば、合わせずれによる素子特性の低下を抑制できるので、本発明の範囲内である。
【０１９９】
図１１〜図３３に示す例では、簡単のため半導体層の表面１０ｓは平坦である。しかしながら、実際には、半導体層の表面１０ｓのうちソース電極１９に接触する部分は、半導体層の表面１０ｓにおけるソース電極１９に接触していない部分よりも低くなっている場合がある。ソース電極１９は、前述したように、半導体層１０の上に導電材料を堆積した後、高温熱処理を行うことによって形成されている。
【０２００】
この方法によって得られるソース電極１９は、半導体層１０における炭化珪素とソース電極１９を構成する導電材料とが反応して形成された反応層を含んでいる。この反応層の下面、すなわちソース電極１９における導電面１９ｓは、反応層形成前の半導体層の表面１０ｓよりも下に位置するからである。
【０２０１】
＜製造方法＞
本実施形態の半導体素子は、例えば以下に説明するような方法で作製できる。図３４を参照しながら、本実施形態の製造方法について説明する。
【０２０２】
まず、図３４（ａ）に示すように、炭化珪素からなる基板１１の上に、半導体層１０として炭化珪素層を形成する。基板１１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角を有する直径３インチの４Ｈ−ＳｉＣ基板を用いる。
【０２０３】
この基板１１の導電型はｎ型で、不純物濃度は１×１０19ｃｍ-3である。半導体層１０の形成は、加熱炉を用いてＣＶＤ法で行うことができる。ここでは、基板１１の主面上にｎ型の不純物がドープされた炭化珪素層をエピタキシャル成長させる。半導体層１０の厚さは、半導体素子に要求される仕様によって異なるが、例えば５〜１００μｍの範囲内で調整される。また、半導体層１０の不純物濃度は、１×１０14〜１×１０17ｃｍ-3の範囲内で適宜調整される。不純物としては、例えば、窒素やリンを用いることができる。なお、基板１１と半導体層１０との間に、ｎ型炭化珪素からなるバッファー層を有していてもよい。バッファー層は、例えば不純物濃度１×１０18ｃｍ-3、厚さ１μｍである。
【０２０４】
次に、図３４（ｂ）に示すように、半導体層１０の選択された領域に第１の不純物イオン注入層（厚さ：例えば１μｍ）１３’を形成する。
【０２０５】
具体的には、まず半導体層１０の表面に例えばシリコン酸化膜（ＳｉＯ2）からなるマスク層３１を形成する。マスク層３１は、半導体層１０のうち、第１の不純物イオン注入層１３’となる領域を規定する開口部を有している。マスク層３１の形状は、フォトリソグラフィーおよびエッチングによって任意に形成され得る。ここでは、第１の不純物イオン注入層１３’の表面形状が正方形（一辺の長さ：例えば６．６μｍ）となるように、マスク層３１における開口部の形状を設計する。マスク層３１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましい。
【０２０６】
次いで、マスク層３１の上方から、半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入する。イオン注入の際の基板温度は、２００〜１０００℃の範囲内で調整されてもよいし、室温であってもよい。イオン注入後、マスク層３１を取り除く。これにより、半導体層１０のうち不純物イオンが注入された領域に第１の不純物イオン注入層１３’が形成される。また、半導体層１０のうち不純物イオンが注入されずに残った領域は、ｎ型ドリフト領域１２となる。
【０２０７】
続いて、図３４（ｃ）に示すように、半導体層１０に第２の不純物イオン注入層（厚さ：例えば０．２μｍ）１４’を形成する。具体的には、まず半導体層１０の上に、第１の不純物イオン注入層１３’の表面の一部を露出する開口部を有するマスク層３３を形成する。
【０２０８】
ここでは、マスク層３３における開口部の形状は、第２の不純物イオン注入層１４’の表面の外枠が正方形（一辺の長さ：例えば５．６μｍ）となるように、また後の工程で不純物イオン注入層１５’を注入する領域を保護するマスク３３’を同時に形成できるようにする。マスク層３３は、マスク層３１と同様の材料を用いて同様の方法で形成できる。次いで、マスク層３３の上方から、半導体層１０にｎ型の不純物イオン（例えば窒素イオンやリンイオン）を注入する。イオン注入後、マスク層３３を取り除く。これにより、第１の不純物イオン注入層１３’の内部に第２の不純物イオン注入層１４’が形成される。
【０２０９】
さらに、図３４（ｄ）に示すように、半導体層１０に第３の不純物イオン注入層１５’を形成する。第３の不純物イオン注入層１５’は、半導体層１０の上に第１の不純物イオン注入層１３’の一部を露出する開口部を有するマスク層３５を形成し、その上方から半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入することによって形成される。マスク層３５における開口部の形状は、第３の不純物イオン注入層１５’の表面が、図１２（ｃ）に示したようなＸ字型になるように形成される。イオン注入後、マスク層３５を取り除く。
【０２１０】
続いて、図３４（ｅ）に示すように、第１、第２および第３の不純物イオン注入層１３’、１４’、１５’に対して１７００℃程度の高温で活性化アニールを行い、それぞれｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ+型コンタクト領域１５を形成する。
【０２１１】
得られたｐ型ウェル領域１３およびｎ型ソース領域１４の不純物濃度は、前述のイオン注入の際の条件によって決まり、それぞれ１×１０17〜１×１０19ｃｍ-3の範囲内、および１×１０18〜１×１０21ｃｍ-3の範囲内となるように調整されている。また、ｐ+型コンタクト領域１５の不純物濃度は、ｐ型ウェル領域１３の不純物濃度よりも高く、かつ後に形成する導電層１９に対してオーミック接合となる程度の濃度（例えば１×１０19〜１×１０21ｃｍ-3の範囲内）になるように調整されている。
【０２１２】
続いて、図３４（ｆ）に示すように、半導体層１０の上にｎ型の炭化珪素からなるチャネル層１６をエピタキシャル成長によって形成し、その一部を開口してｎ型ソース領域１４を露出する。チャネル層１６における平均の不純物濃度は、１×１０15〜１×１０18ｃｍ-3の範囲内となるように調整される。チャネル層１６は単層であってもよいし、積層構造を有していてもよい。
【０２１３】
この後、図３４（ｇ）に示すように、ゲート絶縁膜１７、ソース電極１９、ドレイン電極２１、ゲート電極１８、層間絶縁膜２２および上部配線電極２３を形成し、半導体素子（縦型ＭＯＳＦＥＴ）１００が得られる。なお、マスク層（３１、３３など）のパターンを変更することによって、図１２に示した構成以外の、本実施形態における他の構成の半導体素子を作製することが可能である。
【０２１４】
ゲート絶縁膜１７は、例えば、炭化珪素からなるチャネル層１６の表面を１１００〜１２００℃の温度で熱酸化することによって形成できる。代わりに、単層あるいは多層の絶縁膜をチャネル層１６の上に堆積することによって形成してもよい。ゲート絶縁膜１７の厚さは２０ｎｍ〜２００ｎｍの範囲内で調整される。ゲート電極１８は、ゲート絶縁膜１７の上に低抵抗のポリシリコン膜や金属膜を形成した後、パターニングを行うことによって形成される。
【０２１５】
ソース電極１９は、次のようにして形成できる。ゲート絶縁膜１７およびゲート電極１８を形成した後、ゲート電極１８を覆う層間絶縁膜２２を堆積する。この層間絶縁膜２２に、半導体層１０の表面の一部を露出する開口部を形成する。
【０２１６】
次いで、この開口部にＮｉなどの導電材料を堆積し、前述したように高温で熱処理を行うことによって、ソース電極１９が得られる。上記熱処理により、半導体層１０における炭化珪素と導電材料とが反応して反応層（シリサイド層、カーバイド層やその混合層）が形成されるため、得られたソース電極１９は、少なくとも一部に反応層を含んでいる。この反応層により、得られたソース電極１９と、半導体層１０におけるｐ+型コンタクト領域１５およびｎ型ソース領域１４との間に良好なオーミック接触が形成される。
【０２１７】
なお、この方法でソース電極１９を形成する場合には、ソース電極１９における導電面の形状は、層間絶縁膜２２に形成する開口部の形状によって調整できる。
【０２１８】
また、開口部を有する層間絶縁膜２２の前面に金属（例えばＮｉ）を堆積し、高温で熱処理を行って半導体層１０上に反応層を形成した後に、反応層形成に寄与しなかった層間絶縁膜２２上の金属を除去しても差し支えない。
【０２１９】
ドレイン電極２１は、例えば基板１１の裏面に金属材料（ＮｉやＴｉ等）を堆積し熱処理することによって形成できる。上部配線電極２３は、層間絶縁膜２２の開口部に形成され、ソース電極１９と電気的に接続される。上部配線電極２３の材料としては、例えばアルミニウムなどが用いられる。
【０２２０】
ソース電極１９の形成方法は、上記の方法に限定されない。例えば、層間絶縁膜２２を形成する前にソース電極１９を形成してもよい。具体的には、半導体層１０を覆う導電膜を形成した後、所定の形状にパターニングし、さらに、１０００℃程度の高温で熱処理を行うことによって形成できる。この方法によると、ソース電極１９の導電面の形状を導電膜に対するパターニングによって制御できるので、微細なサイズの導電面や四角形などの多角形状の導電面をより精確に形成できる。また、この方法でソース電極１９を形成する場合には、ソース電極１９の形成後に、基板表面を覆う層間絶縁膜２２を設ける。層間絶縁膜２２には、ドライエッチングなどの手法を用いて、ソース電極１９の一部を露出する開口部を形成し、この開口部に上部配線電極２３を形成すればよい。
【０２２１】
さらに、上記の方法では、マスク層３１を用いてウェル領域１３となる第１の不純物イオン注入層１３’を形成した後に、マスク層３３を用いてソース領域１４となる第２の不純物イオン注入層１４’を形成し、続いて、マスク層３５を用いてｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成しているが、これらの不純物イオン注入層１３’、１４’、１５’を形成する順序は特に限定されない。例えば、ｐ+型コンタクト領域１５となる第３の不純物イオン注入層１５’を形成した後に、ソース領域１４となる第２の不鈍物イオン注入層１４’を形成してもよい。
【０２２２】
なお、本実施形態の半導体素子の構成は、図１１に示す構成に限定されない。例えば、図１１（ａ）に示す構成では、炭化珪素からなるチャネル層１６を半導体層１０の上に形成しているが、図３５に示す半導体素子のように、チャネル層１６を有していなくてもよい。チャネル層１６を有していない場合には、ゲート電極１８に与える電圧によって、ゲート電極下のウェル領域部分の導電型を反転させることで、チャネルを形成することが可能となる。
【０２２３】
（第３の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第３の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴであり、ストライプ形状のユニットセルから構成されている点で、前述の実施形態の半導体素子と異なっている。ここでは、各ユニットセルが、チャネル内を電子が流れる方向に対して垂直な方向に延びたストライプ形状を有する櫛形のＭＯＳＦＥＴを例に説明する。
【０２２４】
図３６（ａ）は、本実施形態におけるユニットセルの一例を示す断面模式図であり、図３６（ｂ）は、本実施形態の半導体素子におけるユニットセルの配列を説明するための上面図である。簡単のため、図１（ａ）および（ｂ）に示す構成要素と同様の構成要素には同じ参照符号を付している。
【０２２５】
ユニットセル３００は、図１（ａ）に示すユニットセル１００と基本的に同様の構成し、同様に動作するので、説明は省略する。ただし、ユニットセル３００は、チャネル内を電子が流れる方向に対して垂直な方向に延びたストライプ型であり、ユニットセル３００におけるｐ+型コンタクト領域１５、ｎ型ソース領域１４、ソース電極１９などの構成要素も同様のストライプ形状を有している。また、このようなユニットセル３００は、図３６（ｂ）に示すように配列され、必要に応じて配線パッドや終端構造が付加されてＭＯＳＦＥＴを構成している。
【０２２６】
図３７（ａ）は、ソース電極１９、ｐ+型コンタクト領域１５およびｎ型ソース領域１４を説明するための、図３７（ｂ）および（ｃ）におけるＸＩＶ−ＸＩＶ’線に沿った模式的な断面図である。図３７（ｂ）は、半導体層の表面１０ｓにおけるソース電極１９の導電面１９ｓ、ｐ+型コンタクト領域表面１５ｓおよびｎ型ソース領域表面１４ｓを例示する平面図である。
【０２２７】
本実施形態におけるソース電極１９の導電面１９ｓは、図３７（ｂ）に示すように、チャネル内を電子が流れる方向に垂直に延びるストライプ形状（幅：例えば３μｍ）を有する。本明細書では、半導体層表面１０ｓにおいて、チャネル内を電子が流れる方向と平行な軸を「ｐ軸」、ｐ軸に直交する軸を「ｑ軸」とする。
【０２２８】
ｐ+型コンタクト領域表面１５ｓは、ソース領域表面１４ｓの中央部に位置し、ｑ軸に沿って延びる主部９９と、主部９９からｐ軸に沿って互いに反対方向に延びる複数対の帯状部分９０、９１、９２、９３・・・とを有している。ｐ+型コンタクト領域表面１５ｓのｐ軸に沿った幅Ｃｐは、導電面１９ｓのｐ軸に沿った幅Ａｐよりも大きく、かつ、ソース領域表面１４ｓのｐ軸に沿った幅Ｗｐよりも小さい。また、導電面１９ｓのｐ軸に沿った幅Ａｐは主部９９のｐ軸に沿った幅よりも大きい。
【０２２９】
図３７（ｂ）および（ｃ）に示す平面図では、ユニットセルの端部におけるソース領域表面１４ｓやｐ+型コンタクト領域表面１５ｓの形状が省略されているが、ｐ+型コンタクト領域表面１５ｓはソース領域表面１４ｓによって取り囲まれていてもよいし、２つのストライプ形状のソース領域表面１４ｓによって挟まれているだけでもよい。言い換えれば、半導体層の表面１０ｓにおいて、ｐ+型コンタクト領域１５とウェル領域１３との間にソース領域１４が存在していればよい。本明細書において、「ｐ+型コンタクト領域表面１５ｓはソース領域表面１４ｓによって包囲されている」とは、ストライプ型のＭＯＳＦＥＴの場合、ｐ+型コンタクト領域表面１５ｓがソース領域表面１４ｓによって取り囲まれている場合のみでなく、ソース領域表面１４ｓに挟まれている場合も含む。
【０２３０】
本実施形態によると、導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの間の位置合わせのズレ量（例えばチャネル方向に沿ったズレ量）Δｐが増加しても、ソース電極１９の導電面１９ｓとｐ+型コンタクト領域表面１５ｓとの接触面積を略一定に保つことができる。よって、誘導電流による素子破壊を低減できる。また、ズレ量Δｐが増加しても、導電面１９ｓの輪郭はｐ+型コンタクト領域１５の帯状部分を横切るため、横切る部分の長さＺを小さく抑えることができるので、ソース領域表面１４ｓの端部に電子の流れない領域が生じにくい。よって、合わせずれの有無に関らず、実効的なゲート幅およびオン電流を確保できる。また、合わせずれによるオン抵抗のばらつきを低減して、歩留まりを高めることができる。
【産業上の利用可能性】
【０２３１】
本発明の半導体素子は、半導体層表面に形成されたｐ型およびｎ型の半導体領域と、これらの半導体領域に接触する導電体とを備えた半導体素子において、半導体領域と導電体との間の位置合わせにズレが生じた場合であっても、このようなズレに起因するオン抵抗の低下を抑制できる。また、オン抵抗のばらつきを低減できるので、半導体素子の歩留まりを高めることができる。さらに、誘導電流によるスイッチング遅延を抑制できる。
【０２３２】
本発明は、高耐圧、大電流用に使用される、炭化硅素からなるパワー半導体デバイスに広く適用され得る。特に、フォトリソグラフィーによる合わせずれが大きく影響するような微細なサイズの半導体素子に好適に適用される。例えば、ソース電極の幅が５μｍ以下、より好ましくは３μｍ以下であるユニットセルから構成された半導体素子に適用すると有利である。
【符号の説明】
【０２３３】
１０    半導体層
１１    基板
１２    ｎ型ドリフト領域
１３    ｐ型ウェル領域
１４    ｎ型ソース領域
１４ｓ  ソース領域表面
１５    ｐ+型コンタクト領域
１５ｓ  コンタクト領域表面
１６    チャネル層
１７    ゲート絶縁膜
１８    ゲート電極
１９    ソース電極（導電体）
１９ｓ    導電面
２１    ドレイン電極
２２    層間絶縁膜
２３    上部配線電極
３１    マスク層
３３    マスク層
３５    マスク層
６０〜６３、７０〜７７、９１〜９３  帯状部分
６５、７９、９９  主部
１００、２００、３００、１０００    ユニットセル
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された半導体層と、
前記半導体層の表面に形成された第１導電型半導体領域と、
前記半導体層の前記表面において、前記第１導電型半導体領域を包囲する第２導電型半導体領域と、
前記第１導電型半導体領域および第２導電型半導体領域に接触する導電面を有する導電体と
を備えた半導体素子であって、
前記半導体層は炭化珪素を含み、
前記半導体層の前記表面において、
前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分と、前記第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分とを有しており、
前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、
前記第１導電型半導体領域の前記第２の軸に沿った幅は、前記導電面の前記第２の軸に沿った幅よりも大きく、
前記導電面の輪郭は、前記少なくとも１つの第１の帯状部分を横切っており、かつ、前記少なくとも１つの第２の帯状部分を横切っている半導体素子。
【請求項２】
前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の軸に沿って互いに反対方向に延びる１対の第１の帯状部分と、前記第２の軸に沿って互いに反対方向に延びる１対の第２の帯状部分とを有している請求項１に記載の半導体素子。
【請求項３】
前記導電面は、前記第１の軸に平行な辺および前記第２の軸に平行な辺を有する多角形の形状を有している請求項２に記載の半導体素子。
【請求項４】
前記導電面は、前記第１の軸に平行な対角線および前記第２の軸に平行な対角線を有する多角形の形状を有している請求項２に記載の半導体素子。
【請求項５】
前記半導体層の前記表面において、前記第２導電型半導体領域は多角形の形状を有し、前記第１の軸および前記第２の軸は、それぞれ、前記第２導電型半導体領域の多角形の重心と頂点とを結ぶ線の少なくとも１つと平行である請求項２から４のいずれかに記載の半導体素子。
【請求項６】
前記多角形は四角形である請求項２から５のいずれかに記載の半導体素子。
【請求項７】
前記半導体層の前記表面において、前記第１導電型半導体領域は、前記第１の帯状部分および前記第２の帯状部分に接続された主部をさらに有している請求項１から６のいずれかに記載の半導体素子。
【請求項８】
前記半導体層の前記表面において、前記第１導電型半導体領域は点対称形状を有する請求項１から７のいずれかに記載の半導体素子。
【請求項９】
前記第１の帯状部分の前記第１の軸に垂直な方向の幅は、前記第１の軸に沿って略同一である請求項１から８のいずれかに記載の半導体素子。
【請求項１０】
前記第１の帯状部分の前記第１の軸に沿った長さは、１μｍ以上である請求項１から９のいずれかに記載の半導体素子。
【請求項１１】
前記基板はオフカット基板であり、前記第１の軸は前記基板のオフカット方向と平行である請求項１から１０のいずれかに記載の半導体素子。
【請求項１２】
前記第１導電型半導体領域に電気的に接続され、かつ、前記半導体層の表面において前記第２導電型半導体領域を包囲する第１導電型ウェル領域と、
前記半導体層の一部を覆うゲート絶縁膜と、
前記ゲート絶縁膜によって前記半導体層から絶縁されたゲート電極と、
前記基板の裏面に形成されたドレイン電極と
をさらに備える請求項１から１１のいずれかに記載の半導体素子。
【請求項１３】
第１の注入マスクを用いて、炭化珪素を含む半導体層に対して第１導電型の不純物を注入することにより、前記半導体層の表面に第１導電型半導体領域を形成する工程（ａ）と、
第２の注入マスクを用いて、前記半導体層に対して第２導電型の不純物を注入することにより、前記半導体層の表面に第２導電型半導体領域を形成する工程（ｂ）と、
導電面を有する導電体を設ける工程（ｃ）と
を含み、
前記工程（ａ）および（ｂ）では、前記半導体層の前記表面において、前記第１導電型半導体領域を包囲するように前記第２導電型半導体領域を形成し、
前記工程（ｃ）は、前記導電面が前記第１導電型半導体領域および前記第２導電型半導体領域に接触するように、前記導電面と前記第１導電型半導体領域との間の位置合わせを行う工程を含んでおり、
前記半導体層の前記表面において、
前記第１導電型半導体領域は、第１の軸に沿って延びる少なくとも１つの第１の帯状部分と、前記第１の軸に非平行な第２の軸に沿って延びる少なくとも１つの第２の帯状部分とを有しており、
前記第１導電型半導体領域の前記第１の軸に沿った幅は、前記導電面の前記第１の軸に沿った幅よりも大きく、
前記第１導電型半導体領域の前記第２の軸に沿った幅は、前記導電面の前記第２の軸に沿った幅よりも大きく、
前記導電面の輪郭は、前記少なくとも１つの第１の帯状部分を横切っており、かつ、前記少なくとも１つの第２の帯状部分を横切っている半導体素子の製造方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010004715.tif 000047
【図２】
2010004715.tif 000048
【図３】
2010004715.tif 000049
【図４】
2010004715.tif 000050
【図５】
2010004715.tif 000051
【図６】
2010004715.tif 000052
【図７】
2010004715.tif 000053
【図８】
2010004715.tif 000054
【図９】
2010004715.tif 000055
【図１０】
2010004715.tif 000056
【図１１】
2010004715.tif 000057
【図１２】
2010004715.tif 000058
【図１３】
2010004715.tif 000059
【図１４】
2010004715.tif 000060
【図１５】
2010004715.tif 000061
【図１６】
2010004715.tif 000062
【図１７】
2010004715.tif 000063
【図１８】
2010004715.tif 000064
【図１９】
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【図２０】
2010004715.tif 000066
【図２１】
2010004715.tif 000067
【図２２】
2010004715.tif 000068
【図２３】
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【図２４】
2010004715.tif 000070
【図２５】
2010004715.tif 000071
【図２６】
2010004715.tif 000072
【図２７】
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【図２８】
2010004715.tif 000074
【図２９】
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【図３０】
2010004715.tif 000076
【図３１】
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【図３２】
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【図３３】
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【図３４】
2010004715.tif 000080
【図３５】
2010004715.tif 000081
【図３６】
2010004715.tif 000082
【図３７】
2010004715.tif 000083
【図３８】
2010004715.tif 000084
【図３９】
2010004715.tif 000085
【図４０】
2010004715.tif 000086
【図４１】
2010004715.tif 000087
【図４２】
2010004715.tif 000088
【図４３】
2010004715.tif 000089
【図４４】
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【国際調査報告】
2010004715.tif 000091
2010004715.tif 000092
2010004715.tif 000093
2010004715.tif 000094