(57)【要約】  容量デジタル（ＣＤ）変調器が、差圧検出器における容量をパルス符号変調出力信号へと変換する。ＣＤ変調器における第１段階は、積分器入力ノードと増幅器入力との間に接続された自動ゼロキャパシタを有する、シグマ−デルタ積分器である。自動ゼロフェーズの間、フィードバックキャパシタは増幅器の入出力部の間に接続されており、そして自動ゼロキャパシタは、積分器入力ノードに接続された検出器キャパシタの漏れ抵抗の関数である、電圧を記憶する。積分フェーズの間、フィードバックキャパシタは積分器入力ノードに接続される。過度の圧力／短絡という状態が存在するとき、自動ゼロキャパシタへの記憶された電圧が電流を誘導し、その電流はフィードバックキャパシタへと流れて、積分器を飽和へとドライブし、そしてフォールドバック異常を抑制する。【選択図】図３
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【特許請求の範囲】
【請求項１】
検出器励起ノードと、
積分器入力ノードと、
第１の入力部と第２の入力部と出力部とを有する増幅器と、
前記積分器入力ノードと前記増幅器における前記第１の入力部との間に接続された自動ゼロキャパシタと、
前記増幅器における前記出力部に接続された第１の端部と、自動ゼロフェーズの間は前記増幅器における前記第１の入力部に接続され積分フェーズの間は前記積分器入力ノードに接続される第２の端部と、を有するフィードバックキャパシタと、
検出器通電ノードに接続され、前記積分器入力ノードに選択的に接続された第１の検出器キャパシタと、
前記自動ゼロフェーズの間は第１の供給電圧レベルを有し前記積分モードの間は第２の供給電圧レベルを有する検出器励起信号を前記第１の検出器キャパシタに与えるための検出器励起ノードに接続された検出器励起信号源と、
前記自動ゼロフェーズの間、前記第１の検出器キャパシタにおける漏れ抵抗の関数である電圧を、前記積分器入力ノードに対して与えるための回路と、
を含む、シグマデルタ積分器。
【請求項２】
前記回路は演算相互コンダクタンス増幅器（ＯＴＡ）バッファを含む、請求項１に記載のシグマデルタ積分器。
【請求項３】
前記ＯＴＡバッファは、前記第２の供給電圧レベルを受けるための第１の入力部と、出力部に接続された第２の入力部と、を有する、請求項２に記載のシグマデルタ積分器。
【請求項４】
前記回路は更に、前記自動ゼロフェーズの間は前記ＯＴＡバッファの前記出力部と前記積分器入力ノードとを接続し、前記積分フェーズの間は前記積分器入力ノードから前記ＯＴＡバッファの前記出力部への接続を断つ、ためのスイッチを含む、請求項３に記載のシグマデルタ積分器。
【請求項５】
前記増幅器における前記第２の入力部は前記第２の供給電圧レベルに接続される、請求項１に記載のシグマデルタ積分器。
【請求項６】
前記自動ゼロフェーズの間、前記自動ゼロキャパシタは、前記増幅器の前記第１の入力部における電圧と前記積分器入力ノードにおける電圧との間の差を表す電圧を記憶する、請求項１に記載のシグマデルタ積分器。
【請求項７】
前記自動ゼロフェーズの間、前記増幅器の前記第１の入力部における電圧は、前記フィードバックキャパシタをまたいでの電圧の関数である、請求項６に記載のシグマデルタ積分器。
【請求項８】
前記検出器励起ノードに接続され、前記積分器入力ノードに選択的に接続された第２の検出器キャパシタ、
を更に含み、
前記検出器励起信号源は、前記自動ゼロフェーズの間は前記第２の供給電圧レベルを、前記積分フェーズの間は前記第１の供給電圧レベルを、前記第２の検出器キャパシタに与える、
請求項１に記載のシグマデルタ積分器。
【請求項９】
前記第１の供給電圧レベルは前記第２の供給電圧レベルよりも低い、請求項１に記載のシグマデルタ積分器。
【請求項１０】
積分器入力ノードと、
第１の入力部と第２の入力部と出力部とを有する増幅器と、
前記増幅器の前記出力部に接続されたフィードバックキャパシタと、
自動ゼロフェーズの間、検出器漏れ抵抗の関数である電圧を記憶するための、前記積分器入力ノードに接続された自動ゼロキャパシタと、
を含む、
自動ゼロフェーズの間は検出器容量の関数として電荷パケットを選択的に形成し、積分フェーズの間は積分器出力電圧を生み出すために該電荷パケットを積分する、ためのシグマデルタ積分器。
【請求項１１】
過度の圧力及び短絡の状態下において、前記自動ゼロフェーズの間に前記自動ゼロキャパシタによって記憶された電圧は、前記積分フェーズの間、前記積分器の飽和を引き起こす、請求項１０に記載のシグマデルタ積分器。
【請求項１２】
第２の供給電圧レベルを受けるための第１の入力部と、出力部に接続された第２の入力部と、を有する、演算相互コンダクタンス増幅器（ＯＴＡ）バッファと、
前記自動ゼロフェーズの間は前記ＯＴＡバッファの前記出力部と前記積分器入力ノードとを接続し、前記積分フェーズの間は前記積分器入力ノードから前記ＯＴＡバッファの前記出力部への接続を断つ、ためのスイッチと、
を更に含む、請求項１０に記載のシグマデルタ積分器。
【請求項１３】
第１の容量圧力検出器と、
第２の容量圧力検出器と、
第１フェーズの間は前記第１の容量圧力検出器及び前記第２の容量圧力検出器のうちの１つにおける容量の関数として電荷パケットを選択的に形成し、積分器出力電圧を生み出すために第２フェーズの間は電荷を積分するための、第１の積分器と、
積分器入力ノードと、
第１の入力部と第２の入力部と出力部とを有する増幅器と、
前記増幅器における前記出力部に接続されたフィードバックキャパシタと、
前記第１の容量圧力検出器と前記第２の容量圧力検出器とを前記積分器入力ノードに選択的に接続するための、前記第１フェーズの間は前記フィードバックキャパシタを前記第１の入力部に接続するための、前記第２フェーズの間は前記フィードバックキャパシタを前記積分器入力ノードに接続するための、スイッチング回路と、
前記積分器入力ノードと前記増幅器における前記第１の入力部との間に接続された自動ゼロキャパシタと、
を含み、
前記第１フェーズの間、前記自動ゼロキャパシタは、検出器漏れ抵抗の関数である電圧を記憶する、
容量デジタル変調器。
【請求項１４】
前記第１フェーズ及び前記第２フェーズの関数として、励起信号が中間レベル供給電圧と低レベル供給電圧との間での切り替えを行う、請求項１３に記載の容量デジタル変調器。
【請求項１５】
前記増幅器における前記第２の入力部は前記中間レベル供給電圧を受けるよう接続される、請求項１４に記載の容量デジタル変調器。
【請求項１６】
過度の圧力及び短絡状態が存在する場合、前記自動ゼロキャパシタによって記憶される電圧は、積分フェーズの間、前記増幅器の飽和を引き起こすような前記フィードバックキャパシタへの電流を誘導する、請求項１３に記載の容量デジタル変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願への相互参照
同一出願人により同日に出願がなされ、共に係属中である、「差圧検出器のための、容量デジタルインターフェース回路」とタイトルが付された出願を参照する。
【０００２】
発明の背景
本発明は、測定システムに関する。より詳細には、本発明は、容量式差圧検出器と共に使用するための容量デジタル変調器に関する。
【０００３】
フィールドトランスミッタは、工業的プロセスの運用を監視するために用いられる装置である。フィールドトランスミッタには、検出要素を用いて測定されるプロセス変数に反応し、その変数を、測定された変数の関数である標準化された伝送信号に変換する、トランスデューサが含まれる。「プロセス変数」という用語は、物質の物理的又は化学的状態、又はエネルギー変換に言及している。プロセス変数の例としては、圧力、温度、流量、伝導性、そしてｐＨが含まれる。
【０００４】
そのようなトランスミッタの１つが、Ｒｏｇｅｒ  Ｌ．  ＦｒｉｃｋとＤａｖｉｄ  Ａ．  Ｂｒｏｄｅｎとによる米国特許第６，２９５，８７５号（特許文献１）において説明されている。このトランスミッタは、偏倚可能な検出ダイヤフラムと、ダイヤフラムと共に個々の容量式検出要素を形成する３以上のキャパシタ電極と、を備える容量式検出器を採用している。キャパシタ要素のうちの２つは、プライマリ検出キャパシタの容量がプロセス変数に逆比例して充電されるように別個配置された、プライマリ検出キャパシタである。
【０００５】
第３及び第４のキャパシタ要素は、プライマリキャパシタに関連するオフセット誤差又はヒステリシスを表す信号を提供する、補償キャパシタである。ダイヤフラムの一方の側、又は両方の側に圧力が印加されると、ダイヤフラムは偏倚する。ダイヤフラムの偏倚は、その偏倚に関しての電気容量の比における変化を測定することにより、検出可能である。容量比は、アナログデジタル変換器を用いてデジタルフォーマットへと変換される。
【０００６】
アナログデジタル変換器において特に好都合な１つの形においては、シグマ−デルタ（又はデルタ−シグマ）変調器が用いられる。トランスミッタにおいてのシグマ−デルタ変調器の使用は、Ｒｏｇｅｒ  Ｌ．  ＦｒｉｃｋとＪｏｈｎ  Ｐ．  Ｓｃｈｕｌｔｅとによる米国特許第５，０８３，０９１号（特許文献２）、Ｍｉｃｈａｅｌ  Ｇａｂｏｕｒｙによる米国特許第６，１４０，９５２号（特許文献３）、Ｒｏｎｇｔａｉ  Ｗａｎｇによる米国特許第６，５０９，７４６号（特許文献４）、及びＲｏｎｇｔａｉ  Ｗａｎｇによる米国特許第６，５１６，６７２号（特許文献５）において説明されている。
【０００７】
容量デジタル（ＣＤ：ｃａｐａｃｉｔａｎｃｅ−ｔｏ−ｄｉｇｉｔａｌ）変換器としての役割を果たす、シグマ−デルタ変調器を備えたトランスミッタにおいては、励起回路が、容量式検出器要素に電荷パケットを提供する。検出器要素は、その容量式要素の容量値に基づいた量だけ、充電される。電荷は、シグマ−デルタ変調器の積分器／増幅器に対して伝送され、容量比の関数である、１ビットのバイナリ出力を生み出す。
【０００８】
ＣＤ変調器の基本機能は、容量比をＰＣＭ（ｐｕｌｓｅ  ｃｏｄｅ  ｍｏｄｕｌａｔｉｏｎ）信号へと変換することである。測定下にある容量比は、η＝（ＣX−ＣY）／（ＣX＋ＣY）として定義されるのであり、ここでＣXとＣYとは、共通プレートを用いての２つの検出器キャパシタにおける容量を表している。
【０００９】
シグマ−デルタアーキテクチャを用いるＣＤ変調器に対して、実際のプロセスには電荷比をＰＣＭ信号へと変換することが伴う。通常の動作状態下では、電荷は容量に比例するので、電荷比は容量比に等しい。
【００１０】
しかしながら、特定の異常な動作状態下においてはこの等価関係が成り立たない。そのような動作状態の１つは、検出器キャパシタの１つにおける短絡と過度の圧力とが併せて生じた場合である。短絡により引き起こされる漏出に起因して、検出器キャパシタから伝送される電荷は非常に小さくなるかもしれない。この結果として、ＰＣＭ信号により提供されるデジタル読み取り値は、容量比と等しくならない。読み取り値の大きさが正しくないだけでなく、多くの場合においては読み取り値の極性さえも間違っている。この種の現象は「フォールドバック異常」と呼ばれる。フォールドバック異常を取り除く、改良された回路が必要とされている。
【背景技術】
【００１１】
【特許文献１】米国特許第６，２９５，８７５号
【特許文献２】米国特許第５，０８３，０９１号
【特許文献３】米国特許第６，１４０，９５２号
【特許文献４】米国特許第６，５０９，７４６号
【特許文献５】米国特許第６，５１６，６７２号
【発明の開示】
【００１２】
発明の概要
容量デジタル（ＣＤ）変調器が、圧力検出器の容量を、パルス符号変調出力信号へと変換する。ＣＤ変調器における第１段階は、積分器入力ノードと増幅器入力部との間に接続された自動ゼロ（ａｕｔｏ−ｚｅｒｏ）キャパシタを有する、シグマ−デルタ積分器である。自動ゼロフェーズの間、フィードバックキャパシタは増幅器の入出力部の間に接続されており、そして自動ゼロキャパシタは、積分器入力ノードに接続された検出器キャパシタの漏れ抵抗の関数である、電圧を記憶する。積分フェーズの間、フィードバックキャパシタは積分器入力ノードに接続される。過度の圧力／短絡という状態が存在するとき、自動ゼロキャパシタへの記憶された電圧が電流を誘導し、その電流はフィードバックキャパシタへと流れて、積分器を飽和へとドライブし、そしてフォールドバック異常を抑制する。
【発明を実施するための最良の形態】
【００１３】
詳細な説明
図１において圧力トランスミッタ１０を示す。それは、主検出器キャパシタＣMX及びＣMYと、線形補償キャパシタＣLX及びＣLYと、抵抗器ＲX及びＲYと、アナログ区域１２（２次容量デジタル（ＣＤ）変調器１４と、１次電圧デジタル（ＶＤ）変調器１６と、そしてデジタルインターフェースユニット１８とが含まれる）と、デジタル区域２０と、マイクロプロセッサ２２と、そしてインターフェース２４とを備える、容量ベースの差圧トランスミッタである。トランスミッタ１０とコントロールルームとの通信は、インターフェース２４を介して提供される。通信は、２ワイヤループを介しても、アナログ、デジタル、又はアナログ及びデジタルを組み合わせての信号が伝送されるようなネットワークを介しても、又は無線伝送を介してもよい。
【００１４】
アナログ区域１２とデジタル区域２０とは、混在ＡＳＩＣ（ｍｉｘｅｄ  ｓｉｇｎａｌ  ＡＳＩＣ：ｍｉｘｅｄ  ｓｉｇｎａｌ  ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）チップに埋め込まれていてもよい。アナログ区域１２におけるデジタルインターフェースユニット１８は、デジタルクロック信号や他の制御信号をデジタル区域２０から受信する。デジタルインターフェースユニット１８は、デジタル区域２０に対して要求される信号レベルとアナログ区域１２に対して要求される信号レベルとの間のレベルシフト関数を提供する。それはまた、ＣＤ変調器１４とＶＤ変調器１６とに対するタイミング信号や他の制御信号を発生させる。
【００１５】
デジタルインターフェースユニット１８により提供されるタイミング信号には、ゼロ位相信号Ｚ及びＺＤ、積分位相信号Ｉ及びＩＤ、量子化タイミング信号ＳＣＫ及びＤＣＫ、そしてリセット信号が含まれる。
【００１６】
２次ＣＤ変調器１４はシグマ−デルタ変換器であり、それは容量入力ＣXとＣYとを入力ノード３０と３２とにおいて受信し、容量ＣXとＣYとの差を容量ＣXとＣYとの和で割ったものの関数である、パルス符号変調圧力（ＰＣＭＰ：ｐｕｌｓｅ  ｃｏｄｅ  ｍｏｄｕｌａｔｉｏｎ  ｐｒｅｓｓｕｒｅ）信号を生成する。ＣＤ変調器１４は、デジタルインターフェースユニット１８からタイミングと制御の信号を受信し、励起信号ＳＥＮＥＸ及びＬＩＮＥＸを発生させる。
【００１７】
構成要素ＣMX及びＣMYは、受信検出器励起信号ＳＥＮＥＸに接続された、それらに共通なプレートを用いての検出器キャパシタを表す。構成要素ＣLX及びＣLYは、線形化励起信号ＬＩＮＥＸに接続された、それらに共通なプレートを有する、線形補償キャパシタである。入力容量ＣX及びＣYは以下のように定義される。
ＣX＝ＣMX−ＣLX
ＣY＝ＣMY−ＣLY
差分容量比ηP  は、以下の通りである。
2009524994.tif 000003
ＣＤ変調器１４に対する伝達関数は、以下の通りである。
ηP＝２・ＤP−１
ここでＤPはＰＣＭＰ信号のパルス密度である。通常動作に対して、比ηPのダイナミックレンジは以下の通りである。
−０．８≦ηP≦０．８
ここでＣX及びＣYが到達可能な最大実効容量は、各々について約１００ｐＦである。ＣＤ変調器１４は、短絡して過度の圧力が生じている場合においてフォールドバックしないに違いない。
【００１８】
ＶＤ変調器１６は、１次シグマ−デルタ変換器又は積分器であり、入力電圧ＶＴＩＮを、抵抗器Ｒ0及び温度検出抵抗器ＲTDによって機能する分圧器から入力ノード３４において受ける。ＶＤ変調器１６の出力は、パルス符号変調温度（ＰＣＭＴ：ｐｕｌｓｅ  ｃｏｄｅ  ｍｏｄｕｌａｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ）信号である。
【００１９】
ＣＤ変調器１４とＶＤ変調器１６とからのＰＣＭＰ及びＰＣＭＴ出力はデジタル区域２０に提供され、そこでフィルタリングされる。フィルタリングされたＰＣＭＰ及びＰＣＭＴ信号に基づいた圧力と温度のデータは、マイクロプロセッサ２２によって使用するために、及び、インターフェース回路２４を介しての伝送のために、デジタル区域２０において記憶される。
【００２０】
図２はＣＤ変調器１４のブロック図を示しており、そこには第１段階積分器４０、第２段階積分器４２、量子化器４４、制御ユニット４６、そしてバイアス回路４８が含まれている。第１段階積分器４０はシグマ−デルタ積分器であり、容量ＣX及びＣYの関数である第１段階出力を生み出す。積分器４０は、タイミング信号Ｚ及びＺＤによって定められる第１（又は自動ゼロ）フェーズの間は、自動ゼロモードで動作する。ここでＺＤはＺに対して僅かに遅延している。積分器４０は、積分タイミング信号Ｉ及びＩＤによって定められる第２（又は積分）フェーズの間は、積分モードで動作する。ここでＩＤはＩに対して僅かに遅延している。入力（ＣX又はＣY）のどちらを積分器４０に接続するかという選択は、量子化器４４からの出力信号Ｙの状態に基づく。
【００２１】
第２段階積分器４２はシグマ−デルタ積分器であって、第１段階積分器４０の出力をサンプリングし、そして量子化４４へと供給されるべき出力を生み出す。第１段階積分器４０は自動ゼロフェーズの間はリセットされないので、２フェーズ２次での（ｔｗｏ  ｐｈａｓｅ  ｓｅｃｏｎｄ  ｏｒｄｅｒ）ＣＤ変調が可能である。第１段階積分器４０がＺ、ＺＤ、Ｉ、及びＩＤタイミング信号を用いている時、第２段階積分器４２は、その自動ゼロフェーズと積分フェーズとを同時に実行する。加えて、第２段階積分器４２はリセット信号を受信する。
【００２２】
量子化器４４の機能は、第２段階積分器４２の出力信号をパルス符号変調信号ＰＣＭＰへと変換することであり、それがデジタル区域２０に届けられる。量子化器４４は併せて、信号ＰＣＭＰの逆信号（ｉｎｖｅｒｓｅ）である信号Ｙを提供する。ＹはＣＤ制御ユニット４６と第１段階積分器４０とによって用いられる。
【００２３】
制御ユニット４６の主な機能は、ＳＥＮＥＸ信号及びＬＩＮＥＸ信号を発生させることである。これらの信号は、Ｙと、タイミング信号ＺＤとＩＤとの関数として発生する。ＳＥＮＥＸ及びＬＩＮＥＸ信号は、中間レベルの励起電圧源ＶＭＩＤと、低い側の励起電圧源ＶＳＳＡとの間で切り替えられる。ＬＩＮＥＸ信号は、ＳＥＮＥＸ信号の逆信号である。
【００２４】
ＣＤバイアス回路４８は、積分器４０及び４２における増幅器と量子化器４４における比較器のためのソース電流を提供する。それはまた、増幅器のためのバイアス電圧を発生させ、ＶＤ変調器１６におけるバイアス回路のためのソース電流を提供する。
【００２５】
図３は、第１段階積分器４０の回路概略図である。図３にはまた、検出器キャパシタＣX及びＣY、漏れ抵抗器ＲXL、ＲYL及び抵抗器ＲX、ＲY、そしてＣＤ制御ユニット４６の単純化された図が、併せて示されている。
【００２６】
第１段階積分器４０は、増幅器Ａ1、フィードバックキャパシタＣF1、自動ゼロキャパシタＣZ1、スイッチＳＷ1−ＳＷ7、及びオンチップ抵抗器Ｒ1−Ｒ3を備える。１つの実施形態において、フィードバックキャパシタＣF1は１５０ｐＦであり、自動ゼロキャパシタＣZ1は３０ｐＦであり、抵抗器Ｒ1及びＲ2は各々１０ｋΩであり、そして抵抗器Ｒ3は４ｋΩである。
【００２７】
スイッチＳ1−Ｓ7、ＳＷA及びＳＷBに対するスイッチ制御信号は以下の通りである。
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【００２８】
第１段階積分器４０の動作は次の通りである。自動ゼロフェーズの間、スイッチＳＷ5はオフであり、スイッチＳＷ6とＳＷ7とはオンである。第１段階積分器４０がリセットされることなく（すなわち、フィードバックキャパシタＣF1が放電されることなく）、増幅器Ａ1のオフセットがキャパシタＣZ1に記憶される。同時に、検出器キャパシタ（ＣXとＣYのいずれか）が、充電又は放電される。
【００２９】
Ｙが高い場合、積分器４０の共通ノードＡに対しては、検出器ＣXが、ＳＷ1によって接続されるその入力ノードを用いて選択される。ＹとＺＤが高いならば、ＣＤ制御ユニット４６のスイッチＳＷBがオンであり、そして検出器ＣXにかけられるＳＥＮＥＸ信号はＶＳＳＡである。結果として、積分器４０における積分器入力ノードＡはスイッチＳＷ7と抵抗器Ｒ3とを介してＶＭＩＤに接続されるので、ＣXをまたがっての電圧降下が生じる。
【００３０】
Ｙが低い場合は、検出器ＣYがＳＷ3によって積分器４０における積分器入力ノードＡに接続される。その場合、ＳＥＮＥＸノードがＶＭＩＤに接続されるように、スイッチＳＷAはオンであり、そしてＳＷBはオフである。スイッチＳＷ3とＳＷ7が閉じており、ＣYの両プレート印加される電圧はＶＭＩＤであるので、ＣYをまたがっての電圧降下はゼロである。
【００３１】
積分フェーズの間、スイッチＳＷ5はオンであり、スイッチＳＷ6とＳＷ7はオフである。積分器４０は積分モードに入る。
【００３２】
Ｙが高い場合、スイッチＳＷBがオフになりＳＷAがオンになることの結果として、ＳＥＮＥＸノードはＶＳＳＡからＶＭＩＤへと突然に変化していることだろう。正電荷パッケージが、ＣXからスイッチＳＷ1を介して、積分器４０における積分器入力ノードＡへと伝送される。結果として、負の電圧ステップがＶＯＵＴ１において生成される。
【００３３】
Ｙが低い場合、ＳＥＮＥＸノードはＶＭＩＤからＶＳＳＡへと突然に切り替えられる。負電荷パッケージが、ＣYからＳＷ3を介して、積分器入力ノードＡへと伝送される。結果として、正の電圧ステップがＶOUT1において生成される。
【００３４】
励起電圧ΔＶEXは、ＶＭＩＤとＶＳＳＡとの間での電圧差である。各々の動作においてＣX又はＣYから第１段階積分器４０へと伝送される電荷の量は、各々ΔＱX＝ＣX・ΔＶEX又はΔＱY＝ＣY・ΔＶEXと表すことができる。Ｎ0をＣX動作の数と、Ｎ1をＣY動作の数と、そしてＮ＝Ｎ0＋Ｎ1を動作全体の数として表すことにより、第１段階積分器４０に対する電荷釣り合いの方程式を次のように書くことができる。
Ｎ0・ＣX・ΔＶEX−Ｎ1・ＣY・ΔＶEX＝０
これにより、要求されている測定関係が得られる。
2009524994.tif 000005
ここにおいて比Ｎ1／Ｎは、ＰＣＭＰ信号のパルス密度である。
【００３５】
図４は、第１段階積分器４０に対するＶOUT1の波形の一例を、自動ゼロフェーズ信号Ｚと積分フェーズ信号Ｉと共に示す。この例においては、ＣX＝７５ｐＦ，ＣY＝２５ｐＦ，Ｃn＝１５０ｐＦ，Ｃz＝３０ｐＦであり、ＶＤＤＡ＝４．８Ｖ，ＶＳＳＡ＝０，そしてＶＭＩＤ＝２．４Ｖである。
【００３６】
図４において分かる通り、第１段階積分器４０における出力ＶOUT1は、自動ゼロフェーズ（Ｚが高いとき）の間は保留されている。言い換えれば、各々の自動ゼロフェーズの間、ＶOUT1はゼロへとリセットされない。これにより、第２段階積分器４２が第１段階積分器４０と同じ自動ゼロフェーズ及び積分フェーズを用いるような、２フェーズ２次動作が可能となる。結果として、ＣＤ変調器１４に対して要求されるスイッチと制御信号の数が減り、回路の複雑さとレイアウトの複雑さが低減し、そして積分器４０及び４２の落ち着き（ｓｅｔｔｌｅｍｅｎｔ）も改善される。
【００３７】
図５は、増幅器８２、フィードバックキャパシタＣF2、自動ゼロキャパシタＣZ2、２つのサンプリングキャパシタＣ1及びＣ2、そしてスイッチＳＷ８−ＳＷ１５を備えた第２段階積分器４２の回路概略図を示す。１つの実施形態においては、ＣF2＝４０ｐＦ，ＣZ＝１０ｐＦ，Ｃ1＝２０ｐＦそしてＣ2＝１０ｐＦである。
【００３８】
ＳＷ8−ＳＷ15に対するスイッチ制御信号は、以下の通りである。
2009524994.tif 000006
【００３９】
図６は、ＣＤ量子化器４４の単純化した回路概要である。そこにおいては、ＶOUT2とＶＭＩＤとの比較が行われ、制御信号Ｙと共に、パルス符号変調圧力信号ＰＣＭＰが生み出される。ＣＤ量子化器４４は、比較器５０、Ｄ型フリップフロップ５２、そしてインバータ５４及び５６とを備える。
【００４０】
比較器５０における正の入力ノードはＶＭＩＤに接続されており、一方で負の入力ノードは第２段階積分器４２の出力ＶOUT2に接続されている。タイミング信号ＳＣＫは、比較器５０に対してアクティブな低いトリガーを提供する。
【００４１】
Ｄ型フリップフロップ５２は、同期化の目的に役立つ。それは、ＤＣＫ信号の先端によってトリガーされる。その先端は、積分フェーズタイミング信号ＩＤの立ち下りと、自動ゼロフェーズタイミング信号Ｚの立ち上がりとの間に位置する。
【００４２】
２段階ＣＤ変調器１４は、フォールドバック異常を抑制するために短絡検出器又は他の補助回路を必要とすることなしに、自動的フォールドバック特徴を備える。２つの場合を考慮する必要がある。すなわち、ＣX側において短絡を伴う過度の圧力が生じる場合と、ＣYの側において短絡を伴う過度の圧力が生じる場合とである。両方の場合において、第１段階積分器４０はフォールドバックを防止する。
【００４３】
短絡を伴い、ＣX側で過度の圧力が生じている場合において、自動ゼロキャパシタＣZ1はまた、短絡アダプタとして役に立つ。自動ゼロフェーズの間、スイッチＳＷ6及びＳＷ7は閉じており、ＳＷBは閉じており、ＣXに対してＶＳＳＡを印加する。電流がＶＭＩＤから、Ｒ3とＳＷ7を介してノードＡへと、そしてＳＷ1、ＲX及びＲXLを介してＶＳＳＡへと流れる。ＣXをまたがっての漏れ抵抗ＲXLが小さいので（すなわち短絡である）、自動ゼロフェーズの間、積分器入力ノードＡにおける電圧はＶＭＩＤよりも非常に低くなる。この低い電圧が自動ゼロフェーズ中にサンプリングされ、積分フェーズ中において第１積分器４０によって保持される。
【００４４】
積分フェーズの間、ＳＷ5は閉じており、ＳＷ6及びＳＷ7は開いており、そしてＳＷAは閉じており、ＣXに対してＶＭＩＤを印加する。ノードＡにおけるその低い方の電圧は、積分フェーズの間、ＶＭＩＤからＲXL、ＲX、そしてＳＷ1及びＳＷ5を介してＣF1へと電流を誘導する。この誘導電流が、積分器４０における飽和を維持する。結果として、フォールドバック異常は発生しない。
【００４５】
短絡を伴い、ＣY側で過度の圧力が生じている場合において、自動ゼロフェーズ中に、ＣYでの電圧降下はゼロへと放電される。Ｙが低くＺＤが高いとき、ＣYの両プレートにはＶＭＩＤが印加されるからである。従って、ＣYをまたがっての漏れ抵抗器ＲYLは、ＣYをまたがっての電圧に影響を与えない。Ｙが低い積分フェーズにおいて、ＳＥＮＥＸノードはＶＳＳＡへと接続される。ＣYをまたがっての短絡は、尚更深い積分器の飽和をもたらすであろうし、そしてフォールドバック異常は発生しないであろう。
【００４６】
ＶＭＩＤ電源を過度の圧力での短絡から保護するために、図３に示される積分器４０内には抵抗器Ｒ1−Ｒ3が備えられる。抵抗器Ｒ1は、スイッチＳＷ2とＶＭＩＤとの間に置かれる。抵抗器Ｒ2は、スイッチＳＷ4とＶＭＩＤとの間に置かれる。抵抗器Ｒ3は、スイッチＳＷ7とＶＭＩＤとの間に置かれる。抵抗器における値は、ＶＭＩＤからＶＳＳＡへの平均ＤＣ電流漏出が常に１００マイクロアンペア（ｍｉｃｒｏａｍｐｓ）よりも低くなるよう、選択される。同時に、第１段階積分器４０が要求に応じて落ち着くように、ＲＣ時定数は適度に小さい。
【００４７】
自動的フォールドバック抑制を実演するために、ＨＳＰＩＣＥソフトウェアを用いて回路動作のシミュレーションを実行した。結果は、図７Ａ及び図７Ｂ、そして図８Ａ及び図８Ｂにおいて図解されている。
【００４８】
図７Ａと図７Ｂとは、通常の入力を用いての、ＣＤ変調器１４の動作例である。この例においては、ＣX＝７５ｐＦ，ＣY＝２５ｐＦ，ＣF1＝１５０ｐＦ，ＣZ1＝３０ｐＦ，そしてＶＤＤＡ＝４．８Ｖ，ＶＳＳＡ＝０及びＶＭＩＤ＝２．４Ｖである。図７Ａは、第１段階積分器４０からの出力ＶOUT1の波形を示す。図７Ｂは、対応するパルス符号変調出力信号ＰＣＭＰを示す。
【００４９】
図８Ａと図８Ｂとは、Ｘ側で過度の圧力と短絡とが生じた例を示す。この例において、ＣX＝２，０００ｐＦ，ＣY＝ｌ０ｐＦ，ＣF1＝１５０ｐＦ，ＣZ1＝３０ｐＦ，ＶＤＤＡ＝４．８Ｖ，ＶＳＳＡ＝０そしてＶＭＩＤ＝２．４Ｖである。ＣXにまたがっての漏れ抵抗器ＲXLは１Ω（ｏｈｍ）であり、一方でＣYにまたがっての漏れ抵抗器ＲYLは１ＧΩ（Ｇｏｈｍ）である。図８Ａは、第１段階積分器４０における出力ＶOUT1の波形である。図７Ｂは、対応するパルス符号変調出力信号ＰＣＭＰの波形を示す。見れば分かるように、Ｘ側における過度の圧力と短絡との複合効果にもかかわらず、出力信号ＰＣＭＰは高い、ないしは過度の圧力の状態を指示する。
【００５０】
図９は、第１段階積分器の別の実施形態４０’を示す。それは一般的には図３において示される実施形態に類似しているのだが、保護抵抗器Ｒ1−Ｒ3が、演算相互コンダクタンス増幅器（ＯＴＡ：ｏｐｅｒａｔｉｏｎａｌ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ａｍｐｌｉｆｉｅｒ）バッファ７０によって置き換えられている点が例外である。ＯＴＡバッファ７０は、中間レベル供給電圧（ＶＭＩＤ）を、ＯＴＡバッファ７０の出力においての負荷抵抗の関数として変化する、変化可能な電圧ＶＭＩＤＡへと変換する。ＯＴＡバッファ７０における正の入力部は、ＶＭＩＤに接続されている。ＯＴＡバッファ７０における負の入力部と出力部とは、一緒に接続されている。
【００５１】
図１０Ａと図１０Ｂとは、ＯＴＡバッファ７０における出力電流と出力電圧の特性をそれぞれ図示する。図１０Ａにおいて、ＯＴＡバッファ７０における出力電流ＩOUTが、負荷抵抗ＲLの関数として示されている。負荷抵抗ＲLが特性抵抗Ｒ0よりも大きい領域では、バッファ出力電流ＩOUTは、負荷抵抗ＲLが増加するに従って減少する。その関係は、近似的にＩOUT＝ＶREF／ＲLとなる。負荷抵抗ＲLがＲ0より小さい領域では、バッファ出力電流ＩOUTはおおよそ一定値を保つ。この一定電流は、ＯＴＡバッファ７０における最大スルー電流（ｓｌｅｗ  ｃｕｒｒｅｎｔ）Ｉ0に等しい。
【００５２】
図１０Ｂにおいて示される通り、出力電圧ＶOUTもまた、負荷抵抗ＲLの関数として変化する。負荷抵抗ＲLがＲ0より大きい領域では、ＯＴＡバッファ７０における出力電圧ＶOUTは、ＯＴＡバッファ７０における出力電流ＩOUT及び相互コンダクタンスＧMによって決定される。すなわち、以下の通りである。
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負荷抵抗ＲLがＲ0よりも小さい領域では、バッファ出力電圧ＶOUTは、負荷抵抗が減少するにつれて減少する。
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特性抵抗値Ｒ0は、
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によって見積もることができる。
【００５３】
短絡のない通常動作状態の下では、検出器キャパシタＣXにおける漏れ抵抗ＲXLは非常に高い。自動ゼロフェーズの間は、ＯＴＡバッファ７０によって見られる負荷抵抗はＲX＋ＲXLである（従って非常に高い）ので、バッファ７０は定圧電源としての役目を果たす。バッファ７０の出力部におけるＶＭＩＤＡは、小さいオフセットの分、ＶＭＩＤとは異なる。
【００５４】
電圧差ＶＭＩＤＡ−ＶＳＳＡは、自動ゼロフェーズの間、ＣX検出器キャパシタをまたいで完全に降下し、そして所望の電荷パッケージが検出器キャパシタＣXに記憶される。積分フェーズの間は、期待される電圧ステップが、通常動作中の積分器出力ノードにおいて生成される。短絡を伴わず過度の圧力が生じている場合においては、入力キャパシタＣXの値がフィードバックキャパシタＣF1の値を超えるので、積分器４０’は飽和する。
【００５５】
短絡と併せてのＣXにおける過度の圧力を伴う異常動作状態の間は、検出器キャパシタＣXをまたいでの漏れ抵抗ＲXLは非常に小さい。自動ゼロフェーズの間は、ＯＴＡバッファ７０によって見られる実効負荷抵抗はＲ0より非常に小さいので、バッファ７０は、スイッチＳＷ1、ＲX及びＲXL、そしてスイッチＳＷBを介しての電源ＶＳＳＡへの電流源としての役目を果たす。バッファ出力電圧ＶＭＩＤＡは、ＶＭＩＤよりも低くなる。より低いバッファ出力電圧ＶＭＩＤＡは、ノードＡにおいて、より低い電圧をもたらす。ノードＡと増幅器Ａ１における負の入力部との間での電圧差は、自動ゼロキャパシタＣZ1において記憶される。
【００５６】
積分フェーズの間、自動ゼロキャパシタＣZ1において記憶された電圧に起因して、電流が誘導される。電流は、ＶＭＩＤから、ＳＷA、ＲXL、ＲX、ＳＷ1、そしてＳＷ5を介してフィードバックキャパシタＣF1へと流れる。積分器４０’を完全に飽和させるのが、この電流である。
【００５７】
要約すれば、図９において示される実施形態において、自動ゼロフェーズの間、漏れ抵抗ＲXL（アナログ変数）は入力ノードＡの電圧（別のアナログ変数）へと変換され、自動ゼロキャパシタＣZ1において記憶される。積分フェーズの間、自動ゼロキャパシタＣZ1において記憶された電圧が、積分作業を制御するであろう。短絡して過度の圧力が生じている場合は、積分器４０’は飽和するであろう。
【００５８】
図９中に示される回路においての自動的フォールドバック抑制を実演するために、ＨＳＰＩＣＥソフトウェアを用いて回路動作のシミュレーションを実行した。結果は、図１１Ａ及び図１１Ｂ、図１２Ａ及び図１２Ｂ、そして図１３Ａ及び図１３Ｂにおいて図解されている。
【００５９】
図１１Ａ及び図１１Ｂは、変化する抵抗負荷と共に、ＯＴＡバッファ７０の特性をＨＳＰＩＣＥシミュレーションした結果を示す。図１１Ａは出力電流を、そして図１１Ｂは出力電圧を示している。
【００６０】
図１１Ａ及び図１１Ｂで示されるシミュレーション結果について、バッファ回路における供給は４．８Ｖであり、基準入力ＶＭＩＤは２．４Ｖである。このシミュレーションにおいては、線形電圧制御負荷抵抗が採用されている。すなわち、制御電圧が１ＶCの時、負荷抵抗値は１００Ｋである。制御電圧が５００Ｖの時、負荷抵抗値は５０Ｋである。シミュレーションにおける特性負荷抵抗は、Ｒ0＝４５．４Ｋである。
【００６１】
図１１Ａは、制御電圧ＶCの関数として出力電流ＩOUTを示す。ＲLがＲ0よりも小さい領域では、出力電流はほぼ一定である（約５８μＡ）。負荷抵抗ＲLが特性負荷抵抗Ｒ0よりも大きい領域内では、ＲLが増加するに従い出力電流は減少する。
【００６２】
図１１Ｂは、制御電圧ＶCと対比しての出力電圧ＶOUTを示す。負荷抵抗ＲLが特性負荷抵抗Ｒ0よりも小さい領域内では、負荷抵抗値（制御電圧）が減少するに従い出力電圧ＶOUTは減少する。負荷抵抗ＲLが特性負荷抵抗Ｒ0を超える領域内では、バッファ出力電圧ＶOUTはほぼ一定である。
【００６３】
図１２Ａ及び図１２Ｂは、アンチフォールドバック回路を有さないＣＤ変調器におけるＨＳＰＩＣＥシミュレーション結果を示す。図１２Ａは、第１段階積分器４０’の出力を表す出力電圧ＶOUT1の波形を示す。図１２Ｂは、ＰＣＭＰ出力信号の波形を示す。
【００６４】
このシミュレーションにおいて、入力検出器容量サイズは、ＣX＝２０００ｐＦ及びＣY＝１０ｐＦである。Ｘ側に対する漏れ抵抗は、ＲXL＝５００Ωであり、Ｙ側に対してはＲYL＝１００ＧΩである。入力抵抗器系ＲX及びＲYは、１２．１Ｋである。
【００６５】
その入力に基づけば、このシミュレーションに対しての容量比の計算値は０．９０を超える。しかしながら、ＰＣＭＰ信号に基づけば、ＣＤ変調器によって生み出される容量比は約０．６５である。このことは、フォールドバック異常によって生み出された不正確さを説明している。
【００６６】
図１３Ａ及び図１３Ｂは、図９で示される通りのＯＴＡバッファ７０を用いたアンチフォールドバック特徴を備える２フェーズＣＤ変調器におけるＨＳＰＩＣＥシミュレーション結果を示す。図１３Ａは、第１段階積分器４０’の出力を示し、一方で図１３ＢはＰＣＭＰ出力信号の波形を示す。
【００６７】
図１３Ａ及び図１３Ｂで示されるシミュレーションに対して、容量は、ＣX＝２，０００ｐＦ及びＣY＝１０ｐＦである。漏れ抵抗は、ＲXL＝５００Ω及びＲY＝１００ＧΩである。入力抵抗器系ＲＸ及びＲＹは、１２．１Ｋである。すなわち、容量と抵抗の値は、図１２Ａ及び図１２Ｂ中のシミュレーションに対して用いられたものと同一である。バッファ７０に対して用いられるＯＴＡ特性は、図１１Ａ及び図１１Ｂに示す通りである。
【００６８】
その入力に基づけば、容量比の計算値は０．９０を超える。図１３Ｂにおいて示されるＰＣＭＰ信号に基づけば、容量比の読み取り値は約０．９０である。すなわち、フォールドバック異常は抑制されている。
【００６９】
本発明は好ましい実施形態への参照をもって説明されてきたのではあるが、当業者であれば、本発明の精神と範囲から逸脱することなく形式及び詳細を変更することが可能であると、分かるであろう。
【図面の簡単な説明】
【００７０】
【図１】図１は、差圧トランスミッタのブロック図である。
【図２】図２は、図１のトランスミッタにおける容量デジタル（ＣＤ）変調器のブロック図である。
【図３】図３は、図２のＣＤ変調器における第１段階積分器の１実施形態の概略図である。
【図４】図４は、図３の第１段階積分器におけるＶOUT1、自動ゼロ（Ｚ）、そして積分（Ｉ）信号の一例を示す図である。
【図５】図５は、図２のＣＤ変調器における第２段階積分器の概略図である。
【図６】図６は、図２のＣＤ変調器における量子化器の概略図である。
【図７】図７Ａと図７Ｂとは、図２から図６におけるＣＤ変調器の通常動作についてのコンピュータシミュレーションから得られる、第１段階出力電圧ＶOUT1と、パルス符号変調圧力信号ＰＣＭＰとの波形を示す。
【図８】図８Ａと図８Ｂとは、図２から図６におけるＣＤ変調器の過度の圧力／短絡動作についてのコンピュータシミュレーションから得られる、第１段階出力電圧ＶOUT1と、パルス符号変調圧力信号ＰＣＭＰとの波形を示す。
【図９】図９は、図２のＣＤ変調器における第１段階積分器の別の実施形態の概略図である。
【図１０】図１０Ａと図１０Ｂとはそれぞれ、演算トランスコンダクタンス増幅器（ＯＴＡ）バッファに対する負荷抵抗の関数として、出力電流と出力電圧とを示す。
【図１１】図１１Ａと図１１Ｂとは、図９の第１段階積分器において用いられるＯＴＡバッファの出力電流特性と出力電圧特性とのコンピュータシミュレーションを示す。
【図１２】図１２Ａと図１２Ｂとは、アンチフォールドバック回路を有さないＣＤ変調器における過度の圧力／短絡動作についてのコンピュータシミュレーションから得られる、第１段階出力電圧ＶOUT1と、圧力信号ＰＣＭＰとの波形を示す。
【図１３】図１３Ａと図１３Ｂとは、図９の第１段階積分器を含んだＣＤ変調器における過度の圧力／短絡動作についてのコンピュータシミュレーションから得られる、第１段階出力電圧ＶOUT1と、圧力信号ＰＣＭＰとの波形を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【国際調査報告】
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