(57)【要約】  電源電圧が公称電圧に戻った後で負荷に突入電流が発生するのを最小限とするための様々なシステム及び方法が提供されている。一つの実施の形態において、負荷（２４６）へ電源電圧（１００）を印加するステップと、この負荷の定常状態動作中に電源電圧（１０６）における低下を検出するステップと、を含む方法が提供される。この方法は、電源電圧において低下を検出したときに負荷にインピーダンス（ＲＴ）を追加するステップと、電源電圧が公称電圧に戻った後で電源電圧が電源電圧周期の所定ポイントに達した時にインピーダンスを除去するステップと、を含む。
2009512956.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を負荷に印加し、
前記負荷の定常状態動作中において、電源電圧の低下を検出し、
前記電源電圧の前記低下が検出されたとき、前記負荷にインピーダンスを追加し、
前記電源電圧が公称電圧に戻った後に、前記電源電圧が前記電源電圧周期における所定ポイントに達した時、前記負荷から前記インピーダンスを除去する、
ことを含む方法。
【請求項２】
前記電源電圧が前記公称電圧に戻った後に、前記負荷へ流れる突入電流サージの発生が最小限となるように、前記負荷から前記インピーダンスを除去するタイミングを調整するステップを更に含む、請求項１に記載の方法。
【請求項３】
前記負荷から前記インピーダンスが除去された時に、前記電源電圧周期の前記所定ポイントにおいて、前記電源電圧の大きさの絶対値は、前記負荷の整流器と結合されたコンデンサに係る整流電圧の大きさよりも小さい、請求項２に記載の方法。
【請求項４】
前記電源電圧は、誘導負荷に印加される、請求項１に記載の方法。
【請求項５】
前記電源電圧は、整流器／コンデンサ負荷に印加される、請求項１に記載の方法。
【請求項６】
前記負荷から前記インピーダンスを除去することは、前記電源電圧が前記公称電圧に戻った後に発生する、前記電源電圧の略ゼロ（０）交差点において行われる、請求項１に記載の方法。
【請求項７】
前記負荷から前記インピーダンスする除去することは、前記電源電圧が前記公称電圧に戻った後に発生する、複数のゼロ（０）交差点の略最初の交差点において行われる、請求項１に記載の方法。
【請求項８】
前記負荷から前記インピーダンスを除去することは、前記電源電圧の大きさの絶対値と、前記負荷と結合されたコンデンサに係る整流電圧の大きさと、の差が実質的に最小限となる前記電源電圧周期のポイントにおいて行われる、請求項１に記載の方法。
【請求項９】
前記負荷から前記インピーダンスを除去することは、前記電源電圧の大きさの絶対値が、前記負荷と結合されたコンデンサに係る整流電圧の大きさよりも小さい前記電源電圧周期のポイントにおいて行われる、請求項１に記載の方法。
【請求項１０】
前記電源電圧の大きさの前記絶対値が、前記負荷と結合された前記コンデンサに係る整流電圧の大きさよりも小さい時、前記電源電圧を変換するために用いられる整流器の少なくとも一つのダイオードが、逆バイアスされる、請求項９に記載の方法。
【請求項１１】
負荷の定常状態動作中に、前記負荷に印加された電源電圧が低下した時に、前記負荷に追加されるインピーダンスと、
前記電源電圧が公称電圧に戻った後に、前記電源電圧が前記電源電圧周期の所定ポイントに達した時、前記負荷から前記インピーダンスを除去するように構成された回路と、
を含む装置。
【請求項１２】
前記インピーダンスは、所定の抵抗である、請求項１１に記載の装置。
【請求項１３】
前記インピーダンスは、オープン回路と結合した無限抵抗を含む、請求項１１に記載の装置。
【請求項１４】
前記回路は、前記電源電圧が前記公称電圧に戻った後に、前記負荷へ流れる突入電流サージの発生が最小限となるタイミングで、前記負荷から前記インピーダンスを除去するよう構成されている、請求項１１に記載の装置。
【請求項１５】
前記回路は、前記電源電圧の大きさの絶対値が、前記負荷の整流器と結合されたコンデンサに係る整流電圧の大きさよりも小さいタイミングで、前記負荷から前記インピーダンスを除去するように構成されている、請求項１４に記載の装置。
【請求項１６】
前記負荷は、誘導負荷である、請求項１４に記載の装置。
【請求項１７】
前記負荷は、整流器及び／又はコンデンサ負荷である、請求項１１に記載の装置。
【請求項１８】
前記回路は、前記電源電圧が前記公称電圧に戻った後に発生する、前記電源電圧の略ゼロ（０）交差点のタイミングで、前記負荷から前記インピーダンスを除去するように構成されている、請求項１１に記載の装置。
【請求項１９】
前記回路は、前記電源電圧の大きさの絶対値と、前記負荷と結合されたコンデンサに係る整流電圧の大きさとの差が実質的に最小限となる前記電源電圧周期のポイントのタイミングで、前記負荷から前記インピーダンスを除去するように構成されている、請求項１１に記載の装置。
【請求項２０】
負荷の定常状態動作中に、前記負荷に印加された電源電圧において所定期間低下が検出された時、前記負荷にインピーダンスを追加する手段と、
前記電源電圧が公称電圧に戻った後に、前記電源電圧が前記電源電圧周期の所定ポイントに達した時、前記負荷から前記インピーダンスを除去する手段と、
を含む装置。
【請求項２１】
前記負荷から前記インピーダンスを除去する手段は、
前記負荷へ流れる突入電流サージの発生が実質的に最小限となるよう、前記負荷から前記インピーダンスを除去するタイミングを調整する手段を更に含む、請求項２０に記載の装置。
【請求項２２】
前記負荷から前記インピーダンスを除去するタイミングを調整する手段は更に、
前記電源電圧の大きさの前記絶対値が、前記負荷の整流器と結合されたコンデンサに係る整流電圧の大きさよりも小さいタイミングとなるよう、前記負荷から前記インピーダンスを除去するタイミングを調整する、請求項２１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、参照することによってその全体が本明細書中に組み込まれている「Ａｃｔｉｖｅ  Ｃｕｒｒｅｎｔ  Ｓｕｒｇｅ  Ｌｉｍｉｔｅｒｓ（影響ある電流サージ制限器）」と題され、２００５年１０月２４日に出願された、同時係願の国際特許出願ＰＣＴ／ＵＳ２００５／０３８４７１号に対して、優先権を主張するものである、また、本出願は、参照することによってその全体が本明細書中に組み込まれている「Ｓｙｓｔｅｍ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｄｅｔｅｒｍｉｎｉｎｇ  Ｐｏｗｅｒ  Ｓｙｓｔｅｍ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｉｎｆｏｒｍａｔｉｏｎ（パワー系統伝送ライン情報を判断するためのシステム及び方法）」と題され、２００５年１月３１日に出願された、米国仮特許出願第６０／６４８，４６６号に対して、優先権を主張するものである。
【背景技術】
【０００２】
雷は高電圧線に頻繁に落ちるが、一般に、雷は、落雷した場所から、例えば、約２００ｍの短距離にわたって、高電圧サージ（電圧の急激な流れの変化）を発生させる。これによって、相対的に少ない電子機器のエンドユーザが影響を受ける。ＴＶＳＳ（Ｔｒａｎｓｉｅｎｔ  Ｖｏｌｔａｇｅ  Ｓｕｒｇｅ  Ｓｕｐｐｒｅｓｓｏｒｓ：過度電圧抑止装置）デバイスは、このような稀ではあるが、損傷を生じる電圧サージから、電子機器などを保護する。一方、電力線への落雷又は他の電力システムの故障によって生じる、一般に、６サイクル未満にわたって継続する短期間の電圧低下（瞬時電圧低下）は、２００マイル達するほど、離れた顧客に影響を与える。結果的に、コンピュータ、テレビ、医療設備などの電子機器のエンドユーザは、電圧サージよりも電圧低下をより頻繁に経験しやすい。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
更に、電子機器の起動中、電気部品に損傷を与える突入電流が頻繁に発生する。このような突入電流による損傷が生じるような影響を制限するために、一般に、電子機器の起動時に突入電流を制限するサーミスタが用いられている。具体的には、電子機器の起動時に、サーミスタが冷たい時は、電源回路に抵抗などのインピーダンスを加えるように作動し、突入回路を抑制する。しかしながら、起動後は、サーミスタが加熱され、これによって、加えられた抵抗が削減される。結果的には、サーミスタはもはや突入電流制限器としては作用しない。これは、電圧低下が頻繁に発生すると深刻な問題となり得る。起動後に発生する電圧低下の最後に、ＡＣ（交流）ライン電圧が、突然、通常の電圧へ戻った場合、起動後にサーミスタが離脱されたことによって制限できなくなった大きな電流サージが発生する可能性がある。
【発明を実施するための最良の形態】
【０００４】
本発明の多くの態様は、以下の図面を参照することによって、より良好に理解されるだろう。図中の構成要素は、本発明の原理をより明確に説明するために強調して配置されており、必ずしも縮尺が合っているわけではないことが理解される。さらに、図中、同様の構成要素には同様の参照番号を付している。
【０００５】
図１を参照すると、本発明の種々の実施の形態を示すために、時間に対する電源電圧１００を座標で示すグラフが示されている。明確であるように、電源電圧１００は、例えば、誘導負荷、整流器負荷、蓄電負荷、又は他のタイプの電気的負荷を含む負荷に印加される。電源電圧１００が整流器負荷に印加された場合、明確であるように、電圧は、整流器と結合されたコンデンサを介して生成される。この点において、コンデンサは、整流器のダイオードの機能に連係しているＤＣ（直流）電源の生成を容易にする。
【０００６】
図１を参照すると、コンデンサ電圧１０３は、整流器と結合されたコンデンサに係って存在するＤＣ電圧として示されている。電源電圧１００が印加される負荷の定常状態動作中は時折、電源電圧１００において電圧低下１０６が発生する。電圧低下１０６の発生中、整流器に連結された電気的負荷に電流を供給するコンデンサ自体が排出（ドレイン）されるので、コンデンサ電圧１０３は徐々に低下する。電圧低下１０６の終わりには、多くの場合、突然、電源電圧１００が公称電圧１０９に戻る。公称電圧１０９は、電源電圧１００の通常作動電圧である。
【０００７】
電源電圧周期のどこで電源電圧１００が公称電圧１０９に戻るかによって、電源電圧１００とコンデンサ電圧１０３との間に相当量の電圧差ＶDが生じ得る。負荷が定常状態動作を再開する時、この電圧差ＶDは最終的に相当量の突入電流を生む。負荷が整流器負荷である場合、整流器コンデンサは充電を必要とし、負荷を構成する他の構成部品が電圧低下１０６の終わりにより多くの電流を引き込むという事実によって、突入電流が発生する。
【０００８】
突入電流の大きさは、例えば、負荷の種類、負荷の状態、電源電圧１００に対する負荷の近接性、電源の要素、電圧低下１０６の継続時間、配線インピーダンス、電源電圧を増減に対応する任意の変換器の位置などの様々な負荷要素、及び他の要素によって影響をうける。更に、どのような電圧低下１０６の発生後の突入電流の大きさも、電源電圧１００が公称電圧１０９に戻った瞬間に存在する電圧差ＶDの大きさによって変わってくる。本明細書において、公称電圧１０９は、その電圧の級や型によって好適に指定された回路又はシステムに割当てられる公称値として定義付けられる。この意味において、公称電圧は、電力網（パワーグリッド）への電力分散など、種々の目的のために指定される標準電圧、即ち、１２０／２４０Ｄｅｌｔａ、４８０／２７７Ｗｙｅ、１２０／２０８Ｗｙｅ又は他の規格を含むことができる。或いは、公称電圧は、飛行機などの乗物上の例えば、電力システムなどの閉システムにおける標準電圧を含んでいてもよい。公称電圧は、例えば、ピークトゥピーク（波形の最大値と最小値の差) 電圧、ＲＭＳ（２乗平均）電圧、及び／又は、周波数によって特定されるＡＣ（交流）電圧であってもよい。また、公称電圧は、電圧の大きさによって特定されるＤＣ（直流）電圧であってもよい。
【０００９】
本発明の様々な実施の形態によれば、電圧低下１０６の終わりに突入電流を制限するために、負荷の定常状態動作中の電源電圧１００の電圧低下１０６の検出時に負荷にインピーダンスが追加される。これに対応するために、負荷の定常状態動作中の電圧低下１０６を検出するために電源電圧１００がモニタされる。電圧低下１０６の発生が検出された時、負荷にインピーダンスが追加される。その後、電源電圧１００が公称電圧１０９に戻った後で、電源電圧１００が電源電圧周期の所定のポイント１１３に達した時、インピーダンスが除去される。
【００１０】
本発明の様々な実施の形態によれば、負荷へ流れる突入電流サージの発生を最小限にするために、電源電圧１００が公称電圧１０９に戻った後で負荷からインピーダンスを除去するタイミングが特定される。この点において、負荷からのインピーダンスの除去は、電源電圧１００の電源電圧周期上の所定ポイントにおいて動作する。
【００１１】
一実施の形態において、電源電圧１００が整流器と結合されたコンデンサに係るコンデンサ電圧１０３の大きさよりも小さい時、負荷からインピーダンスが除去される（ここでの負荷は整流器負荷である）。このような展開において、もしライン電圧１００が整流されている場合、電源電圧１００の大きさの絶対値が負荷の整流器と結合されたコンデンサに係る電圧１０３の大きさよりも小さい時、負荷からインピーダンスが除去されるということになる。
【００１２】
このような時、整流器における個々のダイオードは、電源電圧１００の大きさの絶対値が負荷の整流器と結合されたコンデンサに係る電圧１０３の大きさよりも小さい時、逆バイアスされる。これによって、電源電圧１００の大きさの絶対値が負荷の整流器と結合されたコンデンサに係る電圧１０３の大きさよりも小さい時、突入電流は発生しない。結局、この展開において、整流器と結合されたコンデンサは、通常ピークの整流された電圧１００がコンデンサに印加された時は、図１に示される電圧差ＶDによって示されるような電圧の瞬間的な変動を受けることなく、充電される。
【００１３】
更に他の実施の形態において、電圧低下１０６の終了後、電源電圧が公称電圧１０９へ戻った後で発生する電源電圧１００の略ゼロ（０）交差点において、負荷からインピーダンスが除去される。この点において、このゼロ（０）交差点に「近似している」ということは、例えば、電源電圧１００の大きさが負荷の整流器と結合されたコンデンサに係る電圧１０３よりも大きくなることが起こりそうもないゼロ（０）交差点に対応する受容可能な許容範囲内であるということである。
【００１４】
他の実施の形態において、インピーダンスは、電源電圧１００が公称電圧１０９に戻った後に発生する多くのゼロ（０）交差点の略最初のゼロ（０）交差点において負荷からインピーダンスが除去され得る。この方法は、相当量の突入電流が発生する可能性を最小限に抑えながらも、できるだけ早く、電力を負荷へ戻したい時に有利である。
【００１５】
さらに他の実施の形態において、電源電圧１００の大きさの絶対値と、負荷の整流器と結合されたコンデンサに係る電圧１０３の大きさと、の差ＶDが実質的に最小限となる電源電圧周期のあるポイントにおいて、負荷からインピーダンスが除去してもよい。この点で、結果的に生じる突入電流を最小限に抑えるように電源電圧１００の大きさがコンデンサに係る電圧１０３に近似され、電源電圧周期のあるポイント（位置）で電源電圧１００が公称電圧１０９へ戻される場合、電源電圧１００が上に振れ、コンデンサに係る電圧１０３より大きくなっても、突入電流が負荷にとって受容できる程度に少量であれば、インピーダンスは除去され得る可能性がある。
【００１６】
このような場合、負荷に印加され得る最大許容可能な突入電流を生じる最大電圧差ＶDが特定され得る。ここで、実際の電圧差ＶDが指定された最大電圧差ＶDより大きい場合、インピーダンスは除去されない。図１のグラフに示されているように、本発明の一実施の形態による、電圧低下１０６発生中に負荷へインピーダンスが追加され、電源電圧１００が公称電圧１０９へ戻った後の最初のゼロ（０）交差点において発生する電源電圧周期のポイント１１３においてインピーダンスが除去される実施の形態が示されている。
【００１７】
次に、図２を参照すると、本発明の実施の形態による電流制限回路を示す模式図が示されている。図示されているように、電源電圧１００（図１）は、入力ノード２０３を介して印加される。明確であるように、電源電圧１００は、典型的な差込口又は他の電源から受け取られてもよい。電流制限回路２００は、入力ノード２０３を介して連結される過渡電圧サージサプレッサ２０６を含む。更に、電流制限回路２００は、ゼロ（０）交差点検出器２０９、低下検出器２１３、及びゲート駆動２１６を含む。電源電圧１００は、ゼロ（０）交差点（０）検出器２０９と低下検出器２１３への入力として、受け取られる。ゼロ（０）交差点検出器２０９の出力は、ゲート駆動２１６に印加されるゼロ（０）交差点信号２１９を含む。
【００１８】
低下検出器２１３の出力は、ゲート駆動２１６へ印加される。ゲート駆動２１６は、サイリスタ２２６とリレー２２９を制御する。この点において、ゲート駆動２１６は、サイリスタ２２６とリレー回路２２９のオンオフを制御する。リレー回路２２９は、入力ノード２０３を負荷２３３に連結する。サイリスタ２２６は、抵抗器ＲTを介して、入力ノード２０６を負荷２３３へ連結する。図２に示されている実施の形態において、入力ノード２０３は、図示されている通り、リレー２２９に並列の抵抗器ＲSとサイリスタ２２６／抵抗器ＲTを介して、負荷２３３に連結される。
【００１９】
図２に示されているように、負荷２３３は、整流器２３６を有する整流器負荷を含む。整流器２３６は、ダイオード２３９と整流器コンデンサ２４３とを含む。更に、明確であるように、負荷２３３は、ＤＣ電力を受け取る他のコンポーネント２４６を含んでいてもよい。或いは、負荷２３３は、誘電負荷又は他のタイプの負荷であってもよい。明確であるように、ゼロ（０）交差点検出器２０９、低下検出器２１３、及び／又はゲート駆動２１６は、一つ以上のマイクロプロセッサ回路、ディジタル論理回路、又はアナログ回路によって実施され得る。
【００２０】
次に、本発明の一実施の形態による電流制限回路２００の動作が概略的に説明されている。まず、公称電圧１０９から成る電源電圧１００が負荷に印加され、突然、電圧低下１０６を受けたと仮定する（図１）。電圧低下１０６が、コンデンサ２４３を介してコンデンサ電圧１０３（図１）が認識可能に排出（ドレイン）される所定の閾値時間にわたって、継続すると仮定した場合、電源電圧１００が公称電圧１０９を再開する時に相当量の突入電流が発生するリスクが生じる。
【００２１】
負荷の定常状態動作中、リレー２２９は閉位置にあり、電源電圧１００は、リレー２２９を介して、負荷２３３へ直接印加される。リレー２２９が直接的な電気的接続であるならば、負荷２３３へ流れる電流については最小抵抗の経路を提供する。これによって、電流は、抵抗器ＲSをバイパスする。負荷の定常状態動作中、サイリスタ２２６もオフ状態となって、抵抗ＲTを介して電流が流れるのを防止する。低下検出器２１３が電圧低下１０６を一旦検出すると、低下検出器出力２２３は、ゲート駆動２１６に指令して、リレー２２９を開にする。結果的に、入力ノード２２３の電圧は、抵抗ＲSを介して、負荷２３３へ印加される。
【００２２】
抵抗ＲSは、閉にされたリレー２２９によって示されるゼロ（０）に近い抵抗（値）より明らかに高い。リレー２２９を開にすることによって、抵抗ＲSは、負荷２３３に追加される。抵抗ＲSは、負荷２３３へ流れ得る電流を制限するように指定される。このように、この抵抗は、電圧が公称電圧に戻って、電圧低下１０６が終了した時に発生し得る任意の電流サージを制限し、これによって、整流器２３６又は他のコンポーネントにおけるダイオード２３９のような（負荷２３３の）電気的コンポーネントへ損傷を与える可能性を最小限とする、又は、取り除くことができる。
【００２３】
サイリスタ２２６が閉にされる（オンにされる）か又はリレー２２９が閉にされるまで、抵抗ＲSも、電圧低下１０６発生中に負荷２３３によって見られる電圧を削減し得ることに注目されたい。ここで、抵抗ＲSは、電圧低下１０６発生中に負荷２３３によって経験される減少電圧をさらに悪化させる可能性がある。しかしながら、抵抗器ＲSによる減少電圧は、抵抗ＲSがない状態で、負荷２３３によって一般的に経験される電圧ほど悪化しない。これは、電圧低下１０６が短時間しか継続しない場合は特にあてはまる。電圧低下１０６が、負荷の動作が中断されるほど長い時間にわたって継続する場合、抵抗ＲSによる電圧の減少のチャンスは非常にわずかである。
【００２４】
最大に保護するには、抵抗器ＲSを介して流れる電流は低い方が良いが、上述された通り、負荷動作への瞬間的な干渉の可能性が高くなる。従って、抵抗ＲSの値は、多重負荷環境における防御と，負荷２３３の動作にとって妨害となる（ｎｕｉｓａｎｃｅ）干渉との得失評価（ｔｒａｄｅ  ｏｆｆ）に基づいて決定される。実験によれば、一般に、抵抗Ｒsは、約５サイクル未満で継続するような短期間の電圧低下に対しては、負荷動作へ干渉しないことがわかった。
【００２５】
電圧低下１０６の検出によってリレー２２９が開となると、電流制限回路２００は、低下検出器２１３が、検出低下１０６が終了したことを検出するまで、そのままの状態に維持される。電圧低下１０６が終了したと仮定した場合、低下検出器出力２２３は、適切に変更される。応答段階において、ゲート駆動２１６はすぐにリレー２２９を閉にしない。むしろ、リレー２２９は、開状態で維持される。ゼロ（０）交差点が電源電圧サイクルに達したことを示すゼロ（０）交差点の検出器２０９から信号が受信されるまで、ゲート駆動２１６は待機する。ゲート駆動２１６に印加されるゼロ（０）交差点の出力２１９は、全てのゼロ（０）交差点の発生を示す。
【００２６】
電圧低下１０６が終了したという指示を受け取った後にゼロ（０）交差点の表示を受け取った場合、ゲート駆動２１６はサイリスタ２２６をオンにし、サイリスタ２２６と抵抗ＲTを介して、負荷２２３に電流が流れるのを可能にする。抵抗ＲTは、サイリスタ２６６を保護するように指定される。特に、抵抗ＲTは、サイリスタ２２６を介して負荷２３３へ流れる最悪の場合の電流を、サイリスタ２２６の最大の電流規格範囲まで、制限することができる。このように、抵抗ＲTは、抵抗ＲSより低くされ、公称の電源電圧１００がより効果的に負荷２３３へ印加されることを可能とする。サイリスタ２２６とリレー２２９との動作を比較すると、サイリスタ２２６の方がリレー２２９よりもずっと早いので、サイリスタ２２６が、電圧低下１０６の終了後に負荷２３３に電源電圧１００を再印加するように有利に用いられる。この点において、電源オンに約５から１０ミリ秒かかるリレー２２９に対して、サイリスタ２２６は約１０μ秒以内で電源オンする。サイリスタ２２６が動作できる速度であれば、サイリスタ２２６によって、電流制限回路２００は、電源電圧１００が負荷２３３に再印加される電源電圧周期上の位置を正確に制御することができる。
【００２７】
或いは、ゲート駆動２１６から出力信号の状態の変化に応答してリレー２２９の反応時間が十分に早いか、又は、十分な精度をもって推定される場合は、リレー２２９がサイリスタ２２９なしで使用され得る。具体的には、リレー２２９がゼロ（０）交差点自体の上又はこの近傍で実際には閉となることを予測し、ゼロ（０）交差点が発生する前に、リレー２２９は、所定の期間にわたってリレー２２９が閉となるようにトリガされ得る（通常に閉とされたリレーの場合はオフとされ得る）。従って、この実施の形態では、サイリスタ２２６と抵抗ＲTを使用する必要がなくなる。
【００２８】
整流器２３６と結合されたコンデンサ２４３が、相当量の突入電流を回避可能な程に充電されていること、又は、望ましくない突入電流が生じない範囲で、負荷２３３が動作可能であること、を確実とするために、必要な時間だけ、サイリスタ２２６がオンされた時、ゲート駆動２１６は、入力ノード２０３と負荷２３３の間の誘導経路を再設定するためにリレー２２９を閉にする。その後、ゲート駆動２１６は、サイリスタ２２６をオフにする。
【００２９】
このように、リキャップ（ｒｅｃａｐ）するために、サイリスタ２２６は、電圧低下１０６が終了した後、負荷２３３へ電源電圧１００を供給する機能を提供する。抵抗ＲSが、電圧低下１０６発生中に負荷に追加されるインピーダンスであるとすれば、サイリスタ２２６は、インピーダンスを除去するように作用し、負荷２３３へ電源電圧１００が再供給される。ここで、抵抗ＲTは抵抗ＲSよりずっと小さくなる。その後、抵抗ＲTと抵抗ＲSのいずれにも損傷を与えずに負荷２３３への直接的な誘導経路が設定されるように、リレー２２９は閉になる。
【００３０】
電流制限回路２００は、電圧低下１０６の終了後に負荷２３３へ流れる突入電流が最小限となる一実施の形態の動作を示し、負荷２３３へ追加された抵抗ＲSによって表されるインピーダンスは、電源電圧１００が公称電圧１０９へ戻った後の電源電圧１００の略ゼロ（０）の交差点において負荷２３３から除去される。
【００３１】
サイリスタ２２６がオンされるゼロ（０）交差点検出器２０９によって検出される正確なゼロ（０）交差点は、電源電圧１００が公称電圧１０９へ戻った後で発生する最初のゼロ（０）交差点であってもよい。或いは、負荷が影響を受けないように負荷２３３において電源電圧１００を再設定するために、できるだけ早くサイリスタ２２６をオンすることが好ましいという理解に基づいて、サイリスタ２２６がオンされるゼロ（０）交差点は、電源電圧１００が公称電圧１０９へ戻った後で発生する任意のゼロ（０）交差点であってもよい。
【００３２】
更に、電圧低下１０６が終了した後でサイリスタ２２６がオンされる所与のゼロ（０）交差点又は他のポイントにおいて、サイリスタ２２６がどのくらいの時間とどまる必要があるのかを考慮に入れて、抵抗ＲTは、サイリスタ２２６がその動作に影響を与える得る過度に高い電流を受けないように指定される。
【００３３】
次に、図３を参照すると、本発明の他の実施の形態による電流制限回路３００が示されている。電流制限回路３００は、抵抗ＲSが用いられていないことを除いては、機能的には、電流制限回路２００と同様である。この点において、負荷２３３に追加されるインピーダンスは、無限抵抗又は開回路と等価である。いずれにしろ、電流制限回路３００の動作は、図２に関して上記されている動作と同じである。
【００３４】
更に、電流制限回路３００は、負荷２３３にとって危険であるとされる持続的な不足電圧又は過電圧が発生した場合に望ましい能力、例えば、負荷２３３を電源電圧１００から絶縁することができるなど、更なる能力を提供することができる。電流制限回路２００（図２）は、負荷２３３を危険にさらす可能性のある不足電圧又は過電圧が生じた場合、負荷２３３を電源電圧１００から絶縁するために開かれる、抵抗ＲSと直列の第２のリレーを含むことによって、負荷２３３を絶縁するように構成され得る。不足電圧又は過電圧が検出された場合、リレー２２９が開とされると同時にリレーが開とされてもよい。
【００３５】
次に、図４を参照すると、本発明の更に他の実施の形態による電流制限回路４００が示されている。電流制限回路３００におけるゼロ（０）交差点検出器２０９が、ゲート駆動２１６に送信されるインピーダンス除去信号４０６を生成するインピーダンス除去タイミング回路４０３に代えられた以外は、電流制限回路４００は、電流制限回路３００（図３）と同様である。電流制限回路４００は、インピーダンス除去タイミング回路４０３が整流器２３６のコンデンサ２４３に係る電圧を入力として受け取ること以外は、電流制限回路３００とほぼ同様に動作する。この電圧は、他の入力として受け取られる電源電圧１００と比較されてもよい。
【００３６】
この点において、望ましくない突入電流サージを生じずることなくライン電圧を負荷２３３に供給することを可能にする、ゼロ（０）交差点以外の条件が発生した時、インピーダンス除去タイミング回路４０３は、サイリスタ２２６に電圧を加えて負荷２３３へ電流を供給するように、ゲート駆動２１６へ信号を送る場合もある。特に、条件には、例えば、電源電圧１００の大きさの絶対値が負荷の整流器と結合されたコンデンサ２４３に係る整流電圧の大きさより小さい場合などが含まれる。この時点で、相当量の突入電流サージを容易に受け入れなくするために電圧差ＶD（図１）は存在しない。
【００３７】
或いは、インピーダンス除去タイミング回路４０３が、ゲート駆動２１６よりサイリスタ２２６に電圧を加えて、電源電圧１００の大きさの絶対値と、負荷と結合されたコンデンサ２４３に係る整流電圧の大きさと、の差を実質的に最小限とする、電源電圧１００の電源電圧周期の任意のポイントで負荷２３３からインピーダンスを除去させる、インピーダンス除去出力信号４０６を発生し得る。
【００３８】
次に、図５を参照すると、ライン電圧周期に関して、電圧低下１０６（図１）の継続時間の関数として、負荷に流れる突入電流サージのピーク値の大きさの例を示す座標グラフが示されている。図５に示されるように、測定された突入電流サージ４０９のピーク値は、一般的な液晶モニタの負荷に対する電圧低下継続時間のさまざまな値の測定された突入電流サージ４０９のピーク値が示されている。突入電流サージ４０９は、可能性のある最悪な場合におけるストレスを示す上部包絡線４１３と、ラインゼロ（０）の電圧交差点に一致する通常の負荷動作が再開された時に達成される相当に低い突入電流値を示す下部包絡線４１６と、を有する。上部包絡線４１３は、突入電流サージ４０９の上部ピークを追従し、下部包絡線４１６は、突入電流サージ４０９の下部ピークを追従している。
【００３９】
示されているように、電圧低下１０６期間中にコンデンサ４０３（図２〜図４)を介して受け取られた電圧、例えば、減衰に比例して、測定された突入電流サージ４０９の時間当たりのピーク値は潜在的に大きくなる。電圧低下１０６の期間が長くなるにつれて突入電流サージのピークサイズが増加した場合でも、電圧低下期間全体にわたって、有効な谷及び下位電流が依然として存在している。このように明確であるように、電源電圧１００のゼロ（０）交差点に略一致している様々な図示されているピークの谷の底部において、突入電流サージ４０９が下がることを確実とすることが望ましい。
【００４０】
次に、図６を参照すると、本発明の一実施の形態によるゲート駆動２１６の実施の一例を提供する本発明の一実施の形態によるプロセッサ回路が示されておる。図示されている通り、共にローカルインターフェース４２９に連結されているプロセッサ４２３とメモリ４２６を有するプロセッサ回路４２０が示されている。ローカルインターフェース４２６は、例えば、通常の当業者によって理解されるように、添付されている制御及び／又はアドレスバスを有するデータバスを含むことができる。この点において、プロセッサ回路４２０は、多数の異なる市販入手可能なプロセッサ回路のいずれか一つを含むことができる。或いは、明確であるように、プロセッサ回路４２０は、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ（特定用途向け集積回路））の一部として実施されてもよいし、あるいは、いくつかの他の方法で実施されもよい。また、マイクロプロセッサを使わずに論理制御機能を実施することもできる。
【００４１】
ゲート駆動論理４３１がメモリ４３１に格納され、プロセッサ４２３によって実行可能である。ゲート駆動論理４３１は、リレー２２９の開閉を制御する時にゲート駆動２１６の機能を制御し、サイリスタ２２６（図２〜図４）をオンオフするために実施される。更に、明確であるように、オペレーティングシステムが、メモリ４２６に格納され、プロセッサ４２３によって実行される。また更に、ゲート駆動論理４３１以外に、他の論理も、メモリ４２６に格納され、プロセッサ４２３によって実行され得る。例えば、明確であるように、ゼロ（０）交差点検出器２０９（図２及び図３）、低下検出器２０３（図２、図３又は図４）、又は、インピーダンス除去タイミング回路４０３（図４）の機能を実施する論理が、プロセッサ回路４２０上で実施され得る。或いは、個別のプロセッサ回路が、ゲート駆動２１６、ゼロ（０）交差点検出器２０９、低下検出器２０３、又はインピーダンス除去タイミング回路４０３の各々を実施するために用いられ得る。
【００４２】
ゲート駆動論理４３１、ゼロ（０）交差点検出器２０９、低下検出器２０３、及び／又は、インピーダンス除去タイミング回路４０３（図４）が、メモリ４２６に格納され、プロセッサ４２３によって実行可能なように記載されている。本明細書中に用いられている用語「実行可能な（ｅｘｅｃｕｔａｂｌｅ）」は、プロセッサ４２３によって最終的に実行され得る形態のプログラムファイルを意味する。実行可能なプログラムの例としては、例えば、メモリ４２６のランダムアクセス部分へ負荷され得るフォーマットにおけるマシンコードに変換され、メモリ４２６のランダムアクセス部分にローディングされるとともにプロセッサ４２３等によって実行可能なオブジェクトコードなどの適切なフォーマットで表現され得るプロセッサ４２３又はソースコードによって実行され得る、編集プログラムがある。実行可能なプログラムは、例えば、ランダムアクセスメモリ、リードオンリーメモリ、ハードドライブ、コンパクトディスク（ＣＤ）、フロッピー（登録商標）ディスク、又は他のメモリコンポーネントコンを含むメモリ４２６の任意の部分又はコンポーネント内に格納され得る。
【００４３】
メモリ４２６は、本明細書において、揮発性及び非揮発性のメモリとデータ格納コンポーネントの両方とデータ格納コンポーネントとして定義される。揮発性コンポーネントはパワーロスした時点でデータを保持するコンポーネントである。このように、メモリ４２６は、例えば、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、関連するフロッピー（登録商標）ディスクドライブによってアクセスされるフロッピー（登録商標）ディスク、コンパクトディスクドライブによってアクセスされるコンパクトディスク、適切なテープドライブによってアクセスされる磁気テープ、及び／又は他のメモリコンポーネント又はこれらのメモリコンポーネントの任意の二個以上の組み合わせを含む。更に、例えば、ＲＡＭは、ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、又はＭＲＡＭ（マグネティックランダムアクセスメモリ）及び他のこのようなデバイスを含む。ＲＯＭは、例えば、プログラム可能なＲＯＭ（ＰＲＯＭ）、消去可能なＲＯＭ（ＥＲＯＭ）、電気的に消去可能なＲＯＭ（ＥＥＰＲＯＭ）又は他の同様のメモリデバイスを含んでいてもよい。
【００４４】
更に、プロセッサ４２３は、複数のプロセッサを示し、メモリ４２６は並列で動作する複数のメモリを示す。このような場合、ローカルインターフェース４２９は、複数のプロセッサのうちの任意の二つのプロセッサ間、任意のプロセッサとメモリのうちのいずれか一つのメモリ間、又はメモリの任意の二つのメモリ間の通信を容易にする適切なネットワークであってもよい。通常の当業者に明確であるように、プロセッサ４２３は、電気的、光学的、もしくは分子構造を有するもの、又はいくつかの他の構成を有するものであってもよい。
【００４５】
次に、図７を参照すると、本発明の実施の形態によるゲート駆動論理４３１の動作ｗの一例を提供するフローチャートが示されている。或いは、図７のフローチャートは、電圧低下１０６（図１）の後、負荷２３３（図２〜図４）に突入電流サージが発生するのを防止するためにプロセッサ回路４２０によって実施される方法のステップを例示的に示している。図７の例示的なフローチャートによって示されている通り、ゲート駆動論理４３１の機能（ファンクショナリティ）は、例えば、オブジェクト指向設計又は他のいくつかのオブジェクトプログラミング基本設計において実施されてもよい。機能がオブジェクト指向設計において実施されると仮定した場合、各ブロックは、一つ以上のオブジェクトに内包される一つ以上の方法において実施され得る機能を示す。明確であるように、ゲート駆動論理４３１は、多数のプログラミング言語のいずれか一つの言語を用いて実施され得る。
【００４６】
まず、ボックス４３３において、ゲート駆動論理４３１は、電圧低下１０６が検出されたかどうかを判断する。これは、上述した通り、低下検出器２１３（図２〜図４）の出力を調べることによって判断され得る。電圧低下１０６が検出されたと仮定した場合、ボックス４３６において、リレー２２９（図２〜図４）が開とされ、これによってリレー２２９を介して負荷２３３（図２〜図４）へ電流が流れるのが妨害される。このように、（電圧の低下１０６によって）負荷に流れる任意の減少した電流が抵抗器ＲSを介して負荷２３３へ流れるか、又は、例えば、電流制限回路３００（図３）を有する場合には、電流は流れない。次に、ボックス４３９において、ゲート駆動論理４３１は、電源電圧１００（図１）が公称値に戻ったかどうかを判断する。これは、電圧低下１０６が終了したことを示す低下検出器２１３から受信される信号２２３（図２〜図４）に基づいて判断され得る。
【００４７】
そうである場合、ゲート駆動論理４３１は、ボックス４４３は進み、負荷２３３へ電源電圧１００（図１）を供給すべきかどうかが判断される。この点において、ゲート駆動論理４３１は、負荷２３３へ流れる可能性のある突入電流を最小限とするために、負荷へ電源電圧１００を戻すために最適な時間、待機する。この判断は、上記の通り、ゼロ（０）交差点検出器２０９又はインピーダンス除去タイミング回路４０３（図４）のいずれかからの出力を調べることによって、行われる。ゼロ（０）交差点検出器２０９又はインピーダンス除去タイミング回路４０３は、上記の通り、負荷２３３へ電流を送るためにサイリスタ２２６を何時オンにすべきかを示す信号２１９又は４０６を発信する。
【００４８】
或いは、ボックス４４６において、サイリスタ２２５に代わって、リレー２２９がオンされてもよく、電源電圧周期のゼロ（０）交差点又は他の場所と一致するようにリレー２２９の実際の閉時間がタイミング調整され得る。例えば、電源電圧周期の今後発生するゼロ（０）交差点又は他の場所は、リレー２２９自体の既知の応答時間によって予測され得る。このような場合、ボックス４４６において、リレー２２９がオンされた場合、ゲート駆動論理４３１は終了する。しかしながら、リレーはその応答時間が一貫していないことから、結果的に、実際にリレーが閉となり、負荷２３３に電源電圧１００を連結する時にばらつきが生じることに注目されたい。このように、いかなる突入電流の削減も多少の影響を受ける。
【００４９】
しかしながら、ボックス４４６において、サイリスタ２２６がオンされると仮定した場合、ゲート駆動論理４３１はボックス４４９に進み、サージ電流が回避されたかどうかが判断される。この判断は、可能性のある任意の電流サージが放縦されやすいと知られている一定期間経過させることによって行われる。
【００５０】
次に、ボックス４５３において、リレー２２９は閉とされ、これによって、リレー２２９を介して負荷２３３へパワーを供給する。リレーが閉とされると、ボックス４５６において、負荷２３３がリレー２２９を介して供給されているので、サイリスタ２２６がオフにされる。その後、示されている通り、ゲート駆動論理４３１は終了する。
【００５１】
ゲート駆動論理４３１、ゼロ（０）交差点検出器２０９、低下検出器２０３、及び／又は、インピーダンス除去タイミング回路４０３（図４）が、上述された通り、汎用のハードウェアによって実行されるソフトウェア又はコードにおいて具体化されてもよいし、あるいは、これらが、専用のハードウェア又はソフトウェア及び／又は汎用のハードウェア及び専用ハードウェアの組み合わせにおいて具体化されてもよい。専用ハードウェアにおいて具体化された場合、ゲート駆動論理４３１、ゼロ（０）交差点検出器２０９、低下検出器２０３、及び／又は、インピーダンス除去タイミング回路４０３（図４）は、多数の技術のいずれか一つ又はこれらの組み合わせを用いた回路又は状態機械（ｓｔａｔｅ  ｍａｃｈｉｎｅ）として実施され得る。これらの技術は、限定はされないが、一個以上のデータ信号の発信時に様々な論理機能を実施するための論理ゲートを有するディスクリート論理回路、適切な論理ゲートを有する特定用途向け集積回路、プログラマブルゲートアレイ（ＰＧＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は他のコンポーネントなどを含んでいてもよい。このような技術は一般に当業者に周知である。従って、本明細書中においてその詳細な説明は省略する。
【００５２】
図７のフローチャートは、ゲート駆動論理４３１の例示的な実施のアーキテクチャ、機能性、及び動作を示す。ソフトウェアで具体化される場合、指定された論理機能を実施するためのプログラム命令を含むモジュール、セグメント、又はコードの一部を表す場合もある。プログラム命令は、例えば、コンピュータシステム又は他のシステムにおけるプロセッサなどの好適な実行システムによって認識可能な数値命令を含むプログラミング言語又はマシンコードで書き込まれたヒューマンリーダブルステートメント（人間可読記述）を含むソースコードの形態で具体化されてもよい。マシンコードは、ソースコードなどから変換され得る。ハードウェアで具体化される場合、各ブロックは、指定された論理機能を実施するために一つの回路又は多数の相互接続された回路を表すことができる。
【００５３】
図７のフローチャートは、特定の順番の実行を示しているが、実行の順番が記述されているものとは異なってもよいことが理解されよう。例えば、二つ以上のブロックの実行の順番は、示されている順番に相対して乱雑（スクランブル）されてもよい。更に、図７のセッションに示されている二つ以上のブロックは、並行に又は部分的に並行に実行され得る。更に、ユーティリティ、計算、性能測定、又はトラブルシューティング補助を提供するために、任意数のカウンタ変数、状態変数、警告信号装置、又はメッセージが、本明細書中に記載された論理フローに追加されてもよい。全てのこのような変形が本発明の範囲を逸脱するものではないことが理解されよう。
【００５４】
また、ゲート駆動論理４３１、ゼロ（０）交差点検出器２０９、低下検出器２０３、及び／又は、インピーダンス除去タイミング回路４０３（図４）がソフトウェア又はコードを含む場合、各々は、例えば、コンピュータシステム又は他のシステムにおけるプロセッサなどの命令実行システムによって、又はこれと関連して使用される任意のコンピュータ可読記録媒体において、具体化され得る。この意味において、論理は、例えば、コンピュータ可読記録媒体から取得され、命令実行システムによって実施され得る命令と宣言を含むステートメントからなる。本発明のコンテクストにおいて、「コンピュータ可読記録媒体」は、命令実行システムによって又はこれに関連して使用するためのゲート駆動論理４３１、ゼロ（０）交差点検出器２０９、低下検出器２０３、及び／又は、インピーダンス除去タイミング回路４０３（図４）を含む任意の媒体であってもよい。コンピュータ可読記録媒体は、例えば、電子、磁気、光学、電磁、赤外線又は半導体媒体などの多くの物理的媒体のいずれか一つを含むことができる。好適なコンピュータ可読記録媒体の縒り多くの具体的な特例としては、限定はされないが、磁気テープ、磁気フロッピディスケット（登録商標）、磁気ハードドライブ又はコンパクトディスクを含むことができる。また、コンピュータ可読記録媒体は、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、又は磁気ランダムアクセスメモリ（ＭＲＡＭ）を含む、ランダムアクセスメモリ（ＲＡＭ）であってもよい。更に、コンピュータリーダブル媒体は、リードオンリーメモリ（ＲＯＭ）、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、消去可能なリードオンリーメモリ（ＥＲＯＭ）、電気的に消去可能なリードオンリーメモリ（ＥＥＰＲＯＭ）又は他の型の可読記録を含んでいてもよい。
【００５５】
本発明の上述の実施の形態は、本発明の原理を明確に理解するために設定された可能性のある実施例を示したにすぎないことを理解されるであろう。開示されている上記の実施の形態に本発明の開示を限定するものではなく、本発明の精神及び原理を逸脱することがない限り、多くの修正及び変更を行ってよい。全てのこのような修正及び変更が、本発明の範囲内で本開示及び本発明に含まれ、以下の精神の範囲によって保護されるように意図されている。
従って、このように説明された本発明は少なくとも以下のように請求される。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施の形態による、電圧低下と協働する電流制限インピーダンスの追加及び除去に関するタイミング調整を示す時間に対するライン電圧のプロットの一例を示す図である。
【図２】本発明の一実施の形態による、例えば、図１に示される通り、電流制限インピーダンスの除去をタイミング調整するように作動する電流制限回路の一例を示す模式図である。
【図３】本発明の一実施の形態による、例えば、図１に示された電流制限インピーダンスの除去をタイミング調整するように作動する電流制限回路の他の例を示す模式図である。
【図４】本発明の一実施の形態による、例えば、図１に示されている通り、電流制限インピーダンスの除去をタイミング調整するように作動する電流制限回路のまた他の例を示す模式図である。
【図５】本発明の一実施の形態による、図１に示された例において図示されている電圧低下などの電源電圧における低下の継続時間に対しての突入サージ電流の一例をプロットで示すグラフであって、記述されている突入サージ電流が、図２、図３又は図４に関して記述されている電流制限インピーダンスをどこで除去すべきかを判断するための基本例を提供している。
【図６】本発明の一実施の形態による、図２、図３、又は図４の電流制限回路において用いられた時のゲート駆動論理回を実行するプロセッサ回路の一例を示す模式図である。
【図７】本発明の一実施の形態による、図５のプロセッサにおいて実行されるゲート駆動論理の一例を示すフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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