(57)【要約】【課題】微細化進展に伴うコンタクトエッチストップ膜方式の効果低減という課題を解決する。【解決手段】本発明の半導体装置１０は、撓んだ形状を有するとともに当該形状からの応力を生ずる撓み形状部としての梁１１と、梁１１からもたらされる応力を受けて歪むことによりキャリアの移動度が変化した半導体部としてのチャネル領域１２と、を有するＭＩＳＦＥＴである。半導体装置１０によれば、撓んだ形状を有する梁１１を用い、梁１１の応力を利用してチャネル領域１２を歪ませることにより、コンタクトエッチストップ膜方式とは異なる別の手法で歪みを生じさせることができるので、コンタクトエッチストップ膜方式の微細化の進展に伴う効果低減という課題を解決できる。【選択図】図１
2009107562.tif 000002
【特許請求の範囲】
【請求項１】
撓んだ形状を有するとともに当該形状からの応力を生ずる撓み形状部と、前記応力を受けて歪むことによりキャリアの移動度が変化した半導体部と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記撓み形状部は撓んだ状態で両端が固定された梁である、
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体部が半導体基板の表面に形成され、この半導体基板の表面に前記梁の一端が固定され、この一端を介して前記応力が前記半導体部に働く、
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体基板の表面に形成されたチャネル領域と、このチャネル領域の上に形成されたゲート絶縁膜及びゲート電極からなるゲート積層体と、このゲート積層体の側面に形成されたゲート側壁とを有するＭＩＳ型電界効果トランジスタを備え、
前記半導体部が前記チャネル領域であり、前記梁が前記ゲート側壁の一部であり、前記梁の他端が前記ゲート積層体の側面に固定された、
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記チャネル領域に与えられる歪みが、ゲート長方向における前記梁の長さと、前記梁の一端から前記ゲート積層体の側面までの距離とによって設定された、
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ＭＩＳ型電界効果トランジスタを複数備え、
これらのＭＩＳ型電界効果トランジスタにおける前記チャネル領域に与えられる歪みが、前記ゲート長方向における前記梁の長さと、前記梁の一端から前記ゲート積層体の側面までの距離との少なくとも一方を異ならせることによって、二種類以上に設定された、
ことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ゲート側壁は、前記梁と前記ゲート積層体とで囲まれた空隙を含む、
ことを特徴とする請求項４乃至６のいずれか一項記載の半導体装置。
【請求項８】
ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを備えた半導体装置であって、
前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうち前記ｎチャネル型電界効果トランジスタのみが前記ＭＩＳ型電界効果トランジスタである、
ことを特徴とする請求項４乃至６のいずれか一項記載の半導体装置。
【請求項９】
ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを備えた半導体装置であって、
前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタの両方が前記ＭＩＳ型電界効果トランジスタである、
ことを特徴とする請求項４乃至６のいずれか一項記載の半導体装置。
【請求項１０】
前記チャネル領域がＳｉからなり、前記チャネル領域のチャネル方向が前記Ｓｉの（１００）面の＜１１０＞方向である、
ことを特徴とする請求項４乃至６のいずれか一項記載の半導体装置。
【請求項１１】
前記チャネル領域がＳｉからなり、前記チャネル領域のチャネル方向が前記Ｓｉの（１００）面の＜１００＞方向である、
ことを特徴とする請求項４乃至６のいずれか一項記載の半導体装置。
【請求項１２】
前記梁がＳｉ窒化膜からなる、
ことを特徴とする請求項４乃至６のいずれか一項記載の半導体装置。
【請求項１３】
前記半導体基板の表面にそれぞれ形成されたｐ型領域、真性領域及びｎ型領域と、前記半導体基板の表面に形成された凸部とを有するｐｉｎフォトダイオードを備え、
前記半導体部が前記ｐ型領域、真性領域及びｎ型領域であり、
前記梁は、一端が前記真性領域に固定され他端が前記凸部に固定され、かつ前記ｎ型領域の方向に撓んでいる、
ことを特徴とする請求項３記載の半導体装置。
【請求項１４】
前記半導体基板の表面にそれぞれ形成されたｐ型領域及びｎ型領域と、前記半導体基板の表面に形成された凸部とを有するｐｎフォトダイオードを備え、
前記半導体部が前記ｐ型領域及びｎ型領域であり、
前記梁は、一端が前記ｐ型領域と前記ｎ型領域との境界に固定され他端が前記凸部に固定され、かつ前記ｎ型領域の方向に撓んでいる、
ことを特徴とする請求項３記載の半導体装置。
【請求項１５】
前記撓み形状部が絶縁体からなる、
ことを特徴とする請求項１乃至６のいずれか一項記載の半導体装置。
【請求項１６】
一端が半導体基板に固定され他端がどこにも固定されない構造物を当該半導体基板上に形成する第一工程と、
前記構造物の周囲の空間に液体を満たす第二工程と、
前記空間に満たされた前記液体を乾燥させることにより、前記構造物を撓ませて前記他端を前記半導体基板又は前記半導体基板上の他の構造物に接触させたまま固定する第三工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
前記構造物が前記半導体基板上に垂直に形成された片持ち梁であり、
前記他の構造物がゲート絶縁膜及びゲート電極からなるゲート積層体であり、
前記第三工程では、前記片持ち梁の他端を前記ゲート積層体の側面に接触させたまま固定する、
ことを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第一工程は、
前記ゲート積層体の側面に第一の側壁を形成する工程と、
前記第一の側壁の側面に第二の側壁を形成する工程と、
前記第一の側壁を除去することにより前記第二の側壁を前記片持ち梁として形成する工程と、
を含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記液体が水又は水銀である、
ことを特徴とする請求項１６乃至１８のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に歪みによって移動度が向上する半導体装置及びその製造方法に関する。以下、「ＭＩＳ（Metal-Insulator-Semiconductor）型電界効果トランジスタ」を「ＭＩＳＦＥＴ（MIS Field Effect Transistor）」と略称する。なお、ＭＯＳ型（Metal-Oxide-Semiconductor）電界効果トランジスタも当然にＭＩＳＦＥＴに含まれる。また、元素名は元素記号を用いることとする。
【背景技術】
【０００２】
近年、比例縮小則（スケーリング則）に沿って集積回路の微細化を進めても、様々な物理的制約に起因して、ＭＩＳＦＥＴの性能を向上させることが難しくなってきた。このような状況の中で、歪みによる移動度向上技術が注目されている。この技術は、ＭＩＳＦＥＴのチャネル領域に応力を加えることで、チャネル領域の結晶格子を歪ませて、キャリアの移動度を向上させるものである。【０００３】
例えば、ＭＩＳＦＥＴのチャネル方向がＳｉの（１００）面の＜１１０＞方向であるとき、この方向に引っ張り応力を加えて、チャネル領域のＳｉの結晶格子を歪ませると、電子の移動度が向上するとともに正孔の移動度が低下する。また、同じ方向に圧縮応力を加えて、チャネル領域のＳｉの結晶格子を歪ませると、電子の移動度が低下するとともに正孔の移動度が向上する。以下、このような特性を利用した技術を「歪みＳｉ技術」と呼ぶことにする。【０００４】
歪みＳｉ技術には、大別して２つの方法が存在する。１つは、埋め込みＳｉＧｅ（Eｍbedded Silicon Germanium：eSiGe）方式と呼ばれるものであり、もう１つは、コンタクトエッチストップ膜（Contact Etch Stop Layer : CESL）方式と呼ばれるものである。前者は、ＭＩＳＦＥＴのソースとドレインに、選択エピタキシャル成長を用いて、Ｓｉより格子定数の大きいＳｉＧｅを埋め込む方法で、主にｐチャネル型ＭＩＳＦＥＴに用いられる。一方、後者は、コンタクトエッチストップ膜に、チャネル領域に歪みをもたらすようなＳｉ窒化膜を用いる手法で、例えば、特許文献１、特許文献２及び非特許文献１に開示されている方法である。これらの文献には、Ｓｉ基板上に形成された複数のゲート積層体（以下、本明細書では、ゲート絶縁膜及びゲート電極からなるものをゲート積層体と呼ぶ）を、これら全体の上から、コンタクトエッチストップ膜として用いられるＳｉ窒化膜で覆い、このＳｉ窒化膜によって、チャネル領域に応力を及ぼす技術が開示されている。なお、近年、半導体そのものを撓ませて、その半導体の中に電流を流す技術が、報告されている（特許文献３）。【０００５】
特許文献１では、コンタクトエッチストップ膜として引っ張り応力の強い熱窒化膜を用いることで、ｎチャネル型ＭＩＳＦＥＴの性能を向上させる例が開示されている。また、特許文献２や非特許文献１では、ｎチャネル型ＭＩＳＦＥＴにはチャネル領域に引っ張り応力を加えるＳｉ窒化膜を用い、ｐチャネル型ＭＩＳＦＥＴにはチャネル領域に圧縮応力を加えるＳｉ窒化膜を用いることにより、ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴの性能をともに向上させる技術が開示されている。このように、コンタクトエッチストップ膜方式において、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで、それぞれのキャリアの移動度を向上させる異なる向きの応力を与えるＳｉ窒化膜を、それぞれ別に用いる技術を、ＤＳＬ（Dual Stress Liner）技術と呼ぶ。【０００６】
【特許文献１】特開２００２−１９８３６８号公報
【特許文献２】特開２００３−０８６７０８号公報
【特許文献３】国際公開第２００５／１２２２７６号パンフレット
【非特許文献１】２００５年１２月、インターナショナル・エレクトロン・デバイス・ミーティング２００５、テクニカル・ダイジェスト  第２２９−２３２頁（InternationalElectron Devices Meeting 2005、 Technical Digest、 pp.229-232）
【非特許文献２】２００２年２月１８日、産業技術サービスセンター、江刺  正喜  監修、マイクロマシン−異種要素を集積化した小型で高度な働きをするシステム  第２２１−２３０頁、坂田  二郎「スティッキング対策」
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１、特許文献２及び非特許文献１に開示された半導体装置には、次のような問題があった。【０００８】
一般に、非特許文献１の図５に示されるように（ここでは、ＤＳＬ技術のように、ｎチャネル型ＭＩＳＦＥＴには引っ張り応力を加える膜、ｐチャネル型ＭＩＳＦＥＴには圧縮応力を加える膜を用いていることを前提とする）、コンタクトエッチストップ膜方式では、Ｓｉ窒化膜を厚くするほどにオン電流が増加する。つまり、Ｓｉ窒化膜を厚くすると、ストレスが強まるので、チャネル領域の歪みも大きくなり、これを反映してキャリアの移動度も向上するので、オン電流も増加する。【０００９】
しかし、非特許文献１の図７乃至図９に示されるように、複数のゲート積層体が最小ピッチで隣り合うように配置されている場合に、次のような問題が起こる。コンタクトエッチストップ膜のＳｉ窒化膜を厚くしていくと、ある膜厚を越えたあたりから、隣接するゲート積層体間の空間が埋まってくる。ゲート積層体間の空間がＳｉ窒化膜で埋まり始めると、ストレス（特にゲート長方向のストレス）の最も強い領域が、チャネル領域から次第に離れていく。そのため、Ｓｉ窒化膜を厚くしても、ゲート積層体間の空間が埋まり始める膜厚あたりから、チャネル領域の歪みが急激に小さくなるので、オン電流も減少してしまう。すなわち、オン電流を増加し得るＳｉ窒化膜の膜厚には、上限が存在する。【００１０】
一方、ＭＩＳＦＥＴは、年々、微細化が進展している。微細化すると、当然のことながら、隣接するゲート積層体間のピッチも小さくなる。このことは、微細化が進展するにつれて、より薄いＳｉ窒化膜で、隣接するゲート積層体間の空間が埋まることを意味している。すなわち、オン電流を増加し得るＳｉ窒化膜の膜厚の上限は、微細化につれて更に小さくなる。このため、微細化の進展に応じて、Ｓｉ窒化膜によってもたらされる歪みの量が減少することにより、移動度の向上の度合いも小さくなるので、Ｓｉ窒化膜によってオン電流が増加する割合も小さくなっていく。【００１１】
以上述べてきたように、コンタクトエッチストップ膜方式には、ＭＩＳＦＥＴを微細化するとその効果が小さくなるという問題があった。一般に歪みの効果は加算的であるので、ｐチャネル型ＭＩＳＦＥＴでは、コンタクトエッチストップ膜方式の効果が小さくなる分、新たに埋め込みＳｉＧｅ方式と組み合わせれば、微細化しても同じ圧縮応力をかけることが可能である。しかし、ｎチャネル型ＭＩＳＦＥＴでは、埋め込みＳｉＧｅ方式が適用できないので、微細化した時にコンタクトエッチストップ膜方式の効果が小さくなる影響が大きかった。そのため、特に、ｎチャネル型ＭＩＳＦＥＴのチャネル領域に引っ張り歪みを生じさせる新たな方法が求められていた。【００１２】
そこで、本発明の目的は、微細化進展に伴うコンタクトエッチストップ膜方式の効果低減を補償するように、新規な構造によりＭＩＳＦＥＴのチャネル領域に歪みを加えられる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、撓んだ形状を有するとともに当該形状からの応力を生ずる撓み形状部と、前記応力を受けて歪むことによりキャリアの移動度が変化した半導体部と、を備える。【００１４】
本発明に係る半導体装置の製造方法は、一端が半導体基板に固定され他端がどこにも固定されない構造物を当該半導体基板上に形成する第一工程と、前記構造物の周囲の空間に液体を満たす第二工程と、前記空間に満たされた前記液体を乾燥させることにより、前記構造物を撓ませて前記他端を前記半導体基板又は前記半導体基板上の他の構造物に接触させたまま固定する第三工程と、を含む。
【発明の効果】
【００１５】
本発明によれば、撓んだ形状を有する撓み形状部を用い、その撓み形状部からもたらされる応力を利用して半導体部を歪ませることにより、コンタクトエッチストップ膜方式とは異なる別の手法で歪みを生じさせることができるので、コンタクトエッチストップ膜方式の微細化進展に伴う効果低減という課題を解決できる。
【発明を実施するための最良の形態】
【００１６】
＜第一実施形態＞
図１は、本発明の第一実施形態に係る半導体装置を示す断面図である。図２は、図１の要部拡大図である。ただし、図２では、わかりやすくするためにハッチングを省略して示している。以下、これらの図面に基づき、本実施形態の半導体装置の概要について説明する。【００１７】
本実施形態の半導体装置１０は、撓んだ形状を有するとともに当該形状からの応力を生ずる撓み形状部としての梁１１と、梁１１の応力を受けて歪むことによりキャリアの移動度が変化した半導体部としてのチャネル領域１２と、を有するＭＩＳＦＥＴである。【００１８】
ただし、半導体装置は、ＭＩＳＦＥＴに限らず、接合型ＦＥＴ、バイポーラトランジスタ、ダイオード、発光素子、受光素子、センサなど、電流が流れる半導体部を有するものであればどのようなものでもよい。半導体部も、チャネル領域１２に限らず、キャリアが流れる半導体であれば何でもよい。撓み形状部は、梁１１に限らず、撓んだ形状を有して応力を生ずるものであれば、例えば板やその他の複雑な形状であってもよい。また、撓み形状部は、電気的な影響を避けるために、絶縁体であることが好ましい。【００１９】
半導体装置１０によれば、撓んだ形状を有する梁１１を用い、梁１１の応力を利用してチャネル領域１２を歪ませることにより、コンタクトエッチストップ膜方式とは異なる別の手法で歪みを生じさせることができるので、コンタクトエッチストップ膜方式の微細化進展に伴う効果低減という課題を解決できる。【００２０】
梁１１は、撓んだ状態で一端１１ａ及び他端１１ｂが固定された梁である。梁１１は、構造が比較的単純であるので、製造しやすいという利点がある。半導体基板１３の表面にチャネル領域１２が形成され、半導体基板１３の表面に梁１１の一端１１ａが固定され、一端１１ａを介して梁１１の応力がチャネル領域１２に働く。半導体基板１３は、Ｓｉ基板である。ただし、半導体基板は、Ｓｉ基板に限らず、例えばＧｅ基板、ＳｉＣ基板、ＧａＡｓ基板、ＳＯＩ（Silicon On Insulator）基板、ＳＧＯＩ（Silicon Germanium On Insulator）基板などでもよい。【００２１】
また、半導体装置１０は、チャネル領域１２の上に形成されたゲート絶縁膜１４及びゲート電極１５からなるゲート積層体１６と、ゲート積層体１６の側面に形成されたゲート側壁１７とを有する。梁１１はゲート側壁１７の一部であり、梁１１の他端１１ｂはゲート積層体１６の側面に固定されている。ゲート側壁１７は、梁１１とゲート積層体１６とで囲まれた空隙１８を含む。空隙１８は最も誘電率が低いので、ゲート電極１５の寄生容量を低減できる。チャネル領域１２に与えられる歪みは、主に、梁１１のゲート長方向の長さ（梁１１の厚み）Ｌ１と、梁１１の一端１１ａからゲート積層体１６の側面までの距離Ｌ２とによって制御されている。チャネル領域１２の材料、面、及びチャネル方向は用いる基板に応じて異なるが、最も一般的な場合は、半導体基板１３がバルクＳｉ基板で、チャネル領域１２がＳｉからなり、チャネル領域１２の面およびチャネル方向がＳｉの（１００）面の＜１１０＞方向又は＜１００＞方向であるような場合である。梁１１は、ヤング率の大きな材料が好ましく、例えばＳｉ窒化膜からなる。【００２２】
半導体装置１０は、図示しないが、複数のＭＩＳＦＥＴを備えてもよい。このとき、各ＭＩＳＦＥＴにおけるチャネル領域１２に与えられる歪みを、長さ（梁１１の厚み）Ｌ１と距離Ｌ２との少なくとも一方を異ならせることによって、二種類以上に設定してもよい。複数のＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを含んでもよい。このとき、チャネル方向により、ｎチャネル型ＭＩＳＦＥＴのみを図１に示すＭＩＳＦＥＴとしてもよいし、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとの両方を図１に示すＭＩＳＦＥＴとしてもよい。【００２３】
本実施形態の半導体装置１０は、ゲート側壁１７の一部に、絶縁体で形成された撓んだ梁１１を用い、撓んだ梁１１によって応力が与えられる領域を、キャリア（電子及び／又は正孔）が移動するチャネル領域１２としている。チャネル領域１２では、撓んだ梁１１から応力が与えられることによって引っ張り歪みが導入される。したがって、チャネル領域１２を移動する電子の移動度が向上し、電子が主要なキャリアとなっているｎチャネル型ＭＩＳＦＥＴでは、オン電流が高く高速動作が可能な半導体装置１０となる。このように、本発明の構成は、撓んだ梁によって応力が与えられる領域を電子及び／又は正孔が移動し、その移動度が性能に関わるようなものであれば、種々の半導体装置に応用することができる。【００２４】
また、元々の梁１１は片持ち梁である。梁１１の一端１１ａは、半導体基板１３に固定された支点となる。ここで、片持ち梁の状態から、梁１１の他端１１ｂをゲート積層体１６の方向に撓ませる。すると、梁１１の支点に働く反力が、ゲート積層体１６から遠ざかる方向に働く。そのため、ゲート積層体１６の下にあるチャネル領域１２に引っ張り応力を加えることができるので、チャネル領域１２に引っ張り歪みを導入することができる。なお、片持ち梁とは、一端が固定され、他端が自由端であるような梁であり、片持ち梁の先端に集中荷重を加えると、集中荷重の大きさに等しく向きが逆の反力が、梁の支点に働くことが知られている。【００２５】
図３は、本実施形態における梁の撓みと半導体部に働く応力との関係を説明するための断面図である。以下、この図面に基づき説明する。【００２６】
本実施形態における梁構造を、図３を用いて説明する。なお、以下の説明で、重力の影響を十分小さいとして無視する。また、図３の片持ち梁３０、３０ａは、図１における梁１１に相当する。【００２７】
図３（ａ）に、材料力学で一般的な、撓みが生じる前の片持ち梁を示す。梁３０ａは、長さがｌ、厚みがｈ、幅（図面奥行き方向の長さ）がｂである。梁３０ａの断面形状は長方形である。また、梁３０ａは、一端が固定部材３１に固定されている。その一端が固定端３２である。【００２８】
図３（ｂ）に示すように、撓んだ片持ち梁３０の先端に大きさＰの集中荷重３３が作用しているとする。そのときに生じる先端の撓みｖは、次式で与えられる。
ｖ＝Ｐｌ３／３ＥＩ  ・・・（１）
Ｉ＝ｂｈ３／ｌ２  ・・・（２）
ここに、Ｅは片持ち梁３０を構成する物質のヤング率、Ｉは断面２次モーメントである。撓んだ片持ち梁３０の支点となる固定端３２には、集中荷重３３と大きさが等しく向きが逆の反力３４が働く。【００２９】
本実施形態では、図３（ａ）（ｂ）に示す構造を９０度回転させて、図３（ｃ）（ｄ）に示す構造のようにして用いる。回転前の構造と回転後の構造とは、物理的に何ら変わるものではない。図３（ｄ）において、撓んだ片持ち梁３０の先端に大きさＰの集中荷重３３が作用しているとすると、そのとき生じる先端の撓みｖは（１）式で与えられる。また、撓んだ片持ち梁３０の支点となる固定端３２には、集中荷重３３と大きさが等しく向きが逆の反力３４が働く。ここで、図３（ｄ）において、固定部材３１を半導体基板とみなせば、反力３４をチャネル領域へ働く応力として用いることができることがわかる。【００３０】
図４は、本実施形態における梁の撓ませ方を説明するための断面図である。以下、この図面に基づき説明する。【００３１】
本実施形態において、図３の集中荷重３３に相当する力をどのように与えるかについて、図４を用いて説明する。図４（ａ）は、固定部材３１である半導体基板上に、二つの片持ち梁３０ａがある間隔で存在している状況を示している。二つの片持ち梁３０ａを液体で満たした後、その液体を乾燥させる。すると、図４（ａ）に示すように、二つの片持ち梁３０ａの間に液体３５が残る状況が生じる。このような状況では、液体３５の表面張力に起因して、二つの片持ち梁３０ａの間に互いを引き合うような力が働くので、二つの片持ち梁３０ａが、おじぎしあうような形で撓もうとする。一般に、二つの片持ち梁３０ａの間隔が十分に広ければ、液体の表面張力の影響が小さくお互いが付着しないので、固定部材３１の半導体基板上の液体３５が乾燥してなくなった時、二つの片持ち梁３０ａは直立した状態である。【００３２】
しかし、二つの片持ち梁３０ａの間隔がある値以下に狭いと、液体３５の表面張力による二つの片持ち梁３０ａ同士で引き合う力が、各片持ち梁３０ａの復元力を上回る。その結果、図４（ｂ）に示すように、二つの片持ち梁３０は、撓んだ状態のまま互いに付着し、液体３５を完全に乾燥させた後も、付着力によりこの状態が維持される。この付着力の正体は、液体３５の残渣の接着力、二つの片持ち梁３０間の水素結合力、二つの片持ち梁３０間のファンデルワールス力等と言われている（非特許文献２）。このような現象は、レジストでアスペクト比の高いライン＆スペースパターンを形成したときに、よく観察される。もちろん、このような付着現象が観察される材料はレジストに限られるわけではなく、例えばＳｉでも同様な現象が観察される。【００３３】
二つの片持ち梁３０ａを液体に浸した後、その液体を完全に乾燥させたとき、図４（ｂ）のような状態であれば、片持ち梁３０の先端に働く付着力が図３（ｄ）に示す集中荷重３３であるとみなせる。このとき、付着力と大きさが等しく向きが逆の反力３４が、片持ち梁３０の固定端３２に働く。【００３４】
図５及び図６は、本実施形態における撓んだ梁から半導体部が受ける力を説明するための断面図である。また、図５及び図６の片持ち梁３０、３０ａ、３０ｓ、３０ｄは、図１における梁１１に相当する。以下、この図面に基づき説明する。【００３５】
図５及び図６の各図では、ｎチャネル型ＭＩＳＦＥＴのゲート長方向の断面図を示している。まず、図５（ａ）に示すように、素子分離絶縁膜１９が形成された半導体基板１３を用意し、半導体基板１３上にゲート絶縁膜１４及びゲート電極１５からなるゲート積層体１６を形成するとともに、ゲート積層体１６の近傍に二つの片持ち梁３０ａを形成する。【００３６】
続いて、図５（ｂ）に示すように、図４に示す方法を用いて、片持ち梁３０ａを撓ませてゲート積層体１６に付着させる。この状態の片持ち梁３０は、先端部分にゲート積層体１６からの付着力を受けて、撓んだ状態となっている。以下、ソース側の片持ち梁３０を片持ち梁３０ｓと示し、ドレイン側の片持ち梁３０を片持ち梁３０ｄと示す。【００３７】
このとき、図５（ｃ）に示すように、ソース側の片持ち梁３０ｓの支点すなわち片持ち梁３０ｓと半導体基板１３との接点には、付着力である力Ｐ１の反力として、ゲート積層体１６から遠ざかる方向の力Ｐ２が働く。同様に、図６（ｄ）に示すように、ドレイン側の片持ち梁３０ｄの支点すなわち片持ち梁３０ｄと半導体基板１３との接点にも、付着力である力Ｐ１の反力として、ゲート積層体１６から遠ざかる方向の力Ｐ２が働く。【００３８】
一方、ゲート積層体１６は、図６（ｅ）に示すように、片持ち梁３０ｓ、３０ｄが付着しているので、片持ち梁３０ｓ、３０ｄの双方から力Ｐ１で引っ張られる。これらの力Ｐ１は、向きが反対で大きさが等しいので、互いに打ち消しあい、結果的にゲート積層体１６は影響を受けない。【００３９】
したがって、図６（ｆ）に示すように、チャネル領域１２には、片持ち梁３０ｓ、３０ｄの支点からそれぞれ力Ｐ２が働く。そのため、チャネル領域１２は、ゲート積層体１６から遠ざかる方向の応力、すなわち引っ張り応力を受けるので、電子の移動度が向上することにより、ｎチャネル型ＭＩＳＦＥＴのオン電流が増加する。なお、この方法では、チャネル領域１２に応力を与える位置が、ＤＳＬ技術における同様の位置よりもチャネル領域１２に近いので、微細化に適している。【００４０】
なお、図６（ｆ）のようにして働く力の大きさについては、以下のように見積もられる。図３及び図４で説明したように、反力３４の大きさは、片持ち梁３０の先端に働く集中荷重３３に等しい。図６（ｆ）においては、集中荷重３３に相当するものが、ゲート積層体１６と片持ち梁３０ｓ、３０ｄとの間に働く付着力である。この付着力によって、ゲート積層体１６と撓む前の片持ち梁３０ａとの間隔だけ、撓んでいるとする。すなわち、（１）式の撓みｖが、ゲート積層体１６と撓む前の片持ち梁３０ａとの間隔に等しい、と近似する。そうすると、集中荷重Ｐは、（１）式及び（２）式より、以下のように求められる。
Ｐ＝３ｖＥＩ／ｌ３・・・（３）【００４１】
この力が、ｎチャネル型ＭＩＳＦＥＴにおいて、その接合深さｘｊ程度の領域に働くとすると、撓んだ片持ち梁３０によってもたらされる応力σは、（２）式及び（３）式より、次のように求められる。
σ＝Ｐ／（ｂｘｊ）＝［ｖＥ／（４ｘｊ）］（ｌ／ｈ）−３・・・（４）【００４２】
（４）式から、応力を強めるためには、ヤング率Ｅの高い材料を梁に用いること、梁を大きく撓ませること（撓みｖを大きくすること）、梁のアスペクト比（＝ｌ／ｈ）を小さくすることが、重要であることがわかる。Ｓｉ窒化膜は、Ｓｉ酸化膜よりも大きいヤング率を有するので、片持ち梁３０の材料として好ましい。ただし、これらの条件は、片持ち梁３０がゲート積層体１６に付着しにくくなる条件でもある。そのため、片持ち梁３０がゲート積層体１６に付着する範囲で許容されるパラメータで、上記の条件を満たすようなものを採用するべきである。【００４３】
（４）式から、応力の大きさを具体的に見積もってみると、例えば、ｌ＝５０ｎｍ、ｈ＝１０ｎｍ、ｖ＝１０ｎｍ、ｘｊ＝１０ｎｍ、Ｅ＝２５０ＧＰａ（Ｓｉ窒化膜を仮定）とすると、σ＝０．５ＧＰａとなる。
したがって、本実施形態によれば、微細化が進むにつれてその効果が小さくなるコンタクトエッチストップ膜方式に対して、その減少分を補える応力を与えることができる。また、ＤＳＬ技術などのコンタクトエッチストップ膜方式が適用されている既存の素子に本実施形態の構成を適用すれば、本実施形態の構成によって応力が増す分だけ、オン電流が増加する。【００４４】
次に、本実施形態の半導体装置の製造方法について、その概要を説明する。【００４５】
梁を撓ませる方法としては、図５（ａ）に示すように、ゲート積層体１６近傍のソース側とドレイン側とに真っ直ぐな梁３０ａを形成した後、梁３０ａとゲート積層体１６との間の空間を液体で満たし、その液体を乾燥させることが好ましい。この際に、液体の表面張力により、梁３０ａがゲート積層体１６側に引っ張られて撓む。更に、この力が、梁３０ａの復元力を上回る場合には、図５（ｂ）に示すように、梁３０は、撓んだ状態のまま、ゲート積層体１６に付着し離れなくなる。ここで使用する液体としては、有機溶媒、水、水銀等が挙げられるが、表面張力が大きく撓みを生じさせやすい点で、水又は水銀が好ましい。【００４６】
なお、本実施形態における乾燥は、液体として表面張力を保った状態で乾燥が進む方法が好ましく、物質の状態図において気液平衡曲線を通過するような乾燥方法が挙げられる。このような乾燥方法であればどのような方法でもよく、スピン乾燥、ドライ窒素の吹き付け、ウェーハの加熱、減圧乾燥等が挙げられる。ただし、超臨界状態を経由する超臨界乾燥、及び凍結乾燥のような、物質の状態図において気液平衡曲線を通過しない乾燥方法は好ましくない。物質の状態図において気液平衡曲線を通過しない液体の乾燥方法では、液体の表面張力が働かないので、片持ち梁構造の梁が撓まないからである。【００４７】
次に、図１及び図２に戻り、本実施形態の半導体装置について更に詳しく説明する。【００４８】
図１は、ゲート長方向に沿った断面図である。また、図１の半導体装置１０は、ｎチャネル型ＭＩＳＦＥＴであり、コンタクト２４まで形成された状態を示している。【００４９】
本実施形態の半導体装置１０は、半導体基板１３を支点とした片持ち梁が撓んで、自由端が固定された状態になっている梁１１を有する。梁１１は、他端１１ｂがゲート積層体１６方向に撓んでゲート積層体１６に付着した構造になっており、かつゲート側壁１７の一部となっている、また、梁１１が撓んでゲート積層体１６に付着する状態を作るために、ゲート積層体１６と梁１１との間には空隙１８が存在する。空隙１８もゲート側壁１７の一部となっている。【００５０】
後述するように、梁１１は、半導体基板１３上に直立した片持ち梁形状に加工された後に、その先端がゲート積層体１６に固定されることで、撓んだ形状となる。梁１１は、ゲート積層体１６からの付着力で、ゲート積層体１６方向に引っ張られて撓んだ状態で固定されている。梁１１の支点１１ａには、ゲート積層体１６からの付着力と同じ大きさで逆の向きの反力が働く。撓んでゲート積層体１６に付着した梁１１は、ゲート積層体１６の近傍のソース側とドレイン側とにそれぞれ一つずつ存在し、これらは同じ形状をしたものである。各梁１１の支点１１ａには、いずれもゲート積層体１６から遠ざかる方向の反力が働く。そのため、これらの力が、チャネル領域１２のＳｉに対して、引っ張り応力をもたらす。その結果、Ｓｉの結晶格子の間隔が拡げられることにより、電子の移動度が向上するので、ｎチャネル型ＭＩＳＦＥＴのオン電流が増加する。【００５１】
本実施形態の半導体装置１０はｎチャネル型ＭＩＳＦＥＴであるため、その基本的な構成は汎用のｎチャネル型ＭＩＳＦＥＴと同じである。すなわち、半導体基板１３に素子分離絶縁膜１９及びｐウェル２０が設けられ、チャネル領域１２がｐ型にドーピングされている。半導体基板１３上には、ゲート絶縁膜１４とゲート電極１５とからなるゲート積層体１６が形成されている。また、半導体基板１３には、ゲート積層体１６の近傍から、ｎ型のＳ／Ｄ（Source/Drain）エクステンション電極２１、ｎ型の深いＳ／Ｄ電極２２が形成されている。ゲート電極１５及び深いＳ／Ｄ電極２２には、それぞれシリサイド層１５ｂ、２２ｂが形成されている。また、層間絶縁膜２３には金属のコンタクト２４が形成され、コンタクトホール形成時のコンタクトエッチストップ膜としてストッパー窒化膜２５が設けられている。【００５２】
図７乃至図１０は、本実施形態の半導体装置の製造方法を示す断面図である。以下、これらの図面に基づき説明する。【００５３】
図７乃至図１０の各図は、本実施形態のｎチャネル型ＭＩＳＦＥＴの製造工程の各段階の状態を示している。図７乃至図１０を参照して、本実施形態の半導体装置の製造方法を説明する。各断面図は、ＭＩＳＦＥＴのゲート長方向の断面を示している。【００５４】
まず、図７（ａ）に示すように、半導体基板１３上に、素子分離絶縁膜１９を形成する。このとき、ＭＩＳＦＥＴの素子分離を形成する際の一般的な手法であるＳＴＩ（Shallow Trench Isolation）法を用いる。また、ＳＴＩ法の代わりに、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いてもよい。なお、半導体基板１３として、本実施形態ではＳｉ基板を用いるが、ＳＯＩ（Silicon on Insulator）基板、ＳＧＯＩ（Silicon Germanium on Insulator）基板、Ｇｅ基板、ＳｉＣ基板などを用いてもよい。また、チャネル方向として、本実施形態ではＳｉの（１００）面の＜１１０＞方向を用いるが、引っ張り歪みを受け、電子の移動度が向上し、ｎチャネル型ＭＩＳＦＥＴのオン電流が増加するならば、どのような方向を用いてもよい。【００５５】
続いて、図７（ｂ）に示すように、ｐウェル注入を行ってｐウェル２０を形成し、更にｎチャネル型ＭＩＳＦＥＴのしきい値調整用のイオン注入を行う。例えば、ｐウェル注入として、１価のＢイオンを加速エネルギ１５０ｋｅＶかつドーズ量８×１０１２ｃｍ−２で注入する。また、しきい値調整用のイオン注入として、１価のＢイオンを加速エネルギ１５ｋｅＶかつドーズ量８×１０１２ｃｍ−２で注入する。【００５６】
続いて、図７（ｃ）に示すように、半導体基板１３上にゲート絶縁膜１４とポリＳｉ層１５ａとを形成する。ゲート絶縁膜１４として、例えば、膜厚１．２ｎｍのＳｉ酸窒化膜を形成する。ゲート絶縁膜１４としては、この他に、Ｓｉ酸化膜や、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＳｉＯＮなどのいわゆるＨｉｇｈ−ｋ膜などを使用してもよい。また、これらの積層膜であってもよい。【００５７】
ゲート絶縁膜１４の形成後は、ゲート電極材料としてポリＳｉ層１５ａを堆積させる。例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、５０ｎｍのポリＳｉを堆積させる。ポリＳｉの代わりに、アモルファスＳｉやポリＳｉＧｅなどの半導体を用いてもよいし、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどの金属を用いてもよいし、ＮｉＳｉなどのフルシリサイドを用いてもよい。また、これらの積層構造としてもよい。ポリＳｉ層１５ａの形成後、プリドーピングを行う場合もある。その場合、例えば、１価のＰイオンを加速エネルギ４ｋｅＶかつドーズ量４×１０１５ｃｍ−２で注入する。【００５８】
続いて、図７（ｄ）に示すように、リソグラフィを行い、レジストをマスクにしてポリＳｉ層１５ａのエッチングを行う。エッチング後、レジストを剥離する。そうすると、ｎチャネル型ＭＩＳＦＥＴのゲート積層体１６ａが形成された状態となる。なお、図７（ｃ）の工程でポリＳｉ層１５ａにプリドーピングを行った場合は、ゲート積層体１６ａの形成後にアニールを行って不純物を活性化させる。例えば、１０３０℃のスパイクアニールによって不純物を活性化させる。スパイクアニールとは、目的の温度に到達すると、維持時間０秒で、すぐに温度をさげるアニールのことをいう。【００５９】
続いて、図８（ｅ）に示すように、エクステンション注入を行い、Ｓ／Ｄエクステンション電極２１を形成する。例えば、ｎチャネル型ＭＩＳＦＥＴのゲート積層体１６ａをマスクにして、１価のＡｓイオンを加速エネルギ１ｋｅＶかつドーズ量５×１０１４ｃｍ−２で注入する。なお、図８（ｅ）及びそれ以降の図には示していないが、ｎチャネル型ＭＩＳＦＥＴのＳ／Ｄエクステンション電極２１を形成するイオン注入の前又は後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＢＦ２イオンをドーズ量２×１０１３ｃｍ−２で注入する。【００６０】
続いて、図８（ｆ）に示すように、ゲート側壁１７ａを形成する。まず、第一絶縁膜４１を成膜し、その後エッチバックすることにより、第一絶縁膜４１をオフセットスペーサ形状とする。続いて、第二絶縁膜４２を成膜し、その後エッチバックすることにより、第二絶縁膜４２をオフセットスペーサ形状とする。最後に、サイドウォール絶縁膜４３を成膜し、オーバーエッチとなるようにエッチバックして、ゲート側壁１７ａを形成する。このとき、第一絶縁膜４１とサイドウォール絶縁膜４３とは、同種の絶縁膜とする。又は、第一絶縁膜４１とサイドウォール絶縁膜４３とは、種類が異なっていてもよいが、同じエッチング方法で除去できるとともに、第二絶縁膜４２を残すために、第二絶縁膜４２に対して同じエッチング方法で選択エッチングが可能な膜種とする。例えば、第一絶縁膜４１及びサイドウォール絶縁膜４３としてＳｉ酸化膜を１０ｎｍ成膜し、第二絶縁膜としてＳｉ窒化膜を１０ｎｍ成膜する。【００６１】
なお、図８（ｅ）では、ゲート積層体１６ａだけをマスクに、エクステンション注入を行った。しかし、図８（ｆ）の第一絶縁膜４１からなるオフセットスペーサ形状を形成後に、又は図８（ｆ）の第二絶縁膜４２からなるオフセットスペーサ形状を形成後に、Ｓ／Ｄエクステンション電極２１を形成するイオン注入を行うことも可能である。【００６２】
続いて、図８（ｇ）に示すように、ゲート側壁１７ａを形成後、Ｓ／Ｄ注入を行うことにより、深いＳ／Ｄ電極２２を形成する。例えば、ｎチャネル型ＭＩＳＦＥＴのゲート積層体１６ａとゲート側壁１７ａをマスクにして、１価のＡｓイオンを加速エネルギ５ｋｅＶかつドーズ量５×１０１４ｃｍ−２で注入し、更に１価のＰイオンを加速エネルギ３ｋｅＶかつドーズ量４×１０１５ｃｍ−２で注入する。【００６３】
続いて、図９（ｈ）に示すように、不純物の活性化を行う。例えば、１０３０℃のスパイクアニールを行う。又は、波長１０．６μｍの炭酸ガスレーザ、波長８１０ｎｍの半導体レーザ若しくは波長１０６４ｎｍのＹＡＧレーザによるレーザアニールや、フラッシュランプアニールで行ってもよい。スパイクアニールとレーザアニール又はフラッシュランプアニールとの組み合わせでも可能である。【００６４】
続いて、図９（ｉ）に示すように、第一絶縁膜４１及びサイドウォール絶縁膜４３の除去を行う。これには、第一絶縁膜４１及びサイドウォール絶縁膜４３のエッチングレートが、第二絶縁膜４２に対するエッチングレートよりも大幅に高い選択エッチングを用いる。【００６５】
続いて、図９（ｊ）に示すように、半導体基板１３の全体を液体３５に浸す。例えば、液体３５として水を使用する。【００６６】
続いて、図１０（ｋ）に示すように、液体３５を乾燥させる。このとき、第二絶縁膜４２は、液体３５の表面張力によってゲート積層体１６ａの方に引っ張られる。この力が、片持ち梁状の第二絶縁膜４２の復元力を上回る場合には、第二絶縁膜４２は撓んだ状態のままゲート積層体１６ａに付着する。液体３５が完全になくなっても、第二絶縁膜４２とゲート積層体１６ａとの付着力に起因して、撓んだ第二絶縁膜４２が元の状態に戻ることはない。これにより、第二絶縁膜４２は梁１１となる。【００６７】
このような現象は、スティッキング現象（又は付着現象）と呼ばれ、マイクロマシンの分野では、非特許文献２に見られるように、広く知られている。ただし、マイクロマシンの分野では、本来可動すべき部分が一度付着し固定されてしまうと、機械としての意味をなさない。そのため、スティッキング現象は問題となる現象であり、これを回避するための処理がなされる。本実施形態の製造方法では、このスティッキング現象を積極的に用いて、第二絶縁膜４２を故意に撓ませる。そして、撓んだ片持ち梁の支点に働く反力を利用して、チャネル領域１２のＳｉに引っ張り応力を加える点が、本実施形態の最大の特徴である。【００６８】
乾燥方法としては、前述のとおり、スピン乾燥、ドライ窒素の吹き付け、ウェーハ加熱、減圧乾燥等の、物質の状態図において、気液平衡曲線を通過するような乾燥方法であればどのような方法でもよい。液体３５として水の例を挙げたが、より簡単に撓ませるために、水より表面張力が大きい液体を用いることも考えられる。しかし、そのような液体は水銀しかない。ただし、環境汚染と取り扱いの安全性とを考えると、水銀を使用する場合には細心の注意が払われるべきである。【００６９】
続いて、図１０（ｌ）に示すように、ゲート積層体１６ａ及び深いＳ／Ｄ電極２２に、それぞれシリサイド層１５ｂ、２２ｂを形成する。例えば、膜厚３０ｎｍのＮｉシリサイドを形成する。これにより、ゲート積層体１６ａはゲート積層体１６となる。なお、シリサイドは、Ｎｉシリサイドに限定されるものでなく、ＴｉシリサイドやＣｏシリサイド、Ｐｄシリサイド、Ｐｔシリサイド、ＮｉＰｔシリサイド、Ｅｒシリサイドであってもかまわない。【００７０】
最後に、図１０（ｍ）に示すように、ストッパー絶縁膜２５及び層間絶縁膜２３を順次堆積させて、ＣＭＰ（Chemical Mechanical Polishing）とリソグラフィとエッチングを行い、コンタクトホールを形成する。そして、コンタクトホールに金属を埋め込むことにより、コンタクト２４を形成する。コンタクト２４に用いる金属としては、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ、Ｃｕや、これら金属の積層膜を用いる。【００７１】
以上述べてきたように、上記の製造方法を用いれば、図１の半導体装置１０を得ることができる。【００７２】
換言すると、本実施形態の半導体装置の製造方法は、次の工程を含む。第一工程：一端１１ａ（図２参照）が半導体基板１３に固定され他端１１ｂ（図２参照）がどこにも固定されない構造物としての片持ち梁形状の第二絶縁膜４２を、半導体基板１３上に形成する（図８（ｆ）〜図９（ｉ））。第二工程：第二絶縁膜４２の周囲の空間に液体３５を満たす（図９（ｊ））。第三工程：その空間に満たされた液体３５を乾燥させることにより、第二絶縁膜４２を撓ませて他端１１ｂを、他の構造物としてのゲート積層体１６に接触させたまま固定する（図９（ｋ））。【００７３】
また、第一工程は、次の工程を含む。ゲート積層体１６の側面に、第一の側壁としての第一絶縁膜４１を形成する工程（図８（ｆ））。第一絶縁膜４１の側面に、第二の側壁としての第二絶縁膜４２を形成する工程（図８（ｆ））。第一絶縁膜４１を除去することにより、第二絶縁膜４２を片持ち梁として形成する工程（図９（ｉ））。【００７４】
＜第二実施形態＞
一つのチップ内の異なるＭＩＳＦＥＴに大きさの異なる引っ張り歪みを与えるには、主に二つの手法が考えられる。一つは、《１》図８（ｆ）の第一絶縁膜４１の厚みを変えて梁を撓ませる大きさを変える方法、すなわち（４）式のｖを変える方法である。（４）式のｖは図２におけるＬ２に相当する。もう一つは、《２》図８（ｆ）の第二絶縁膜４２の厚みを変えて梁の曲がりやすさ（曲がりにくさ）を変える方法、すなわち（４）式のｈを変える方法）である。（４）式のｈは図２におけるＬ１に相当する。原理的には、《３》梁の材料を変える方法（（４）式のＥを変える方法）や、《４》梁の長さを変える方法（（４）式のｌを変える方法）も考えられる。しかし、製造方法の容易さから、第二実施形態では《１》の方法を用い、第三実施形態では《２》の方法を用いる。【００７５】
図１１及び図１２は、本発明の第二実施形態に係る半導体装置及びその製造方法を示す断面図である。以下、これらの図面に基づき説明する。ただし、これらの図面において図８（ｆ）と同じ部分は同じ符号を付す。【００７６】
本実施形態は、《１》の方法を用いた半導体装置及びその製造方法である。この場合、第一実施形態の製造方法の図８の（ｆ）を、図１１（ｆ１）〜図１２（ｆ４）に変更するだけでよい。図１１（ｆ１）〜図１２（ｆ４）は、本実施形態における各製造工程の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向の断面を示している。各断面図には、二つのＭＩＳＦＥＴが示されている。最終的には、左側のＭＩＳＦＥＴと右側のＭＩＳＦＥＴとにおいて、図８（ｆ）の第一絶縁膜に相当する膜の厚みが異なり、左側のＭＩＳＦＥＴの膜の方が薄くなっている。【００７７】
まず、図１１（ｆ１）に示すように、第一絶縁膜４１ａを成膜し、その後エッチバックすることにより、オフセットスペーサ形状とする。第一絶縁膜４１ａの膜厚は、左側のＭＩＳＦＥＴと右側のＭＩＳＦＥＴとの最終的な第一絶縁膜の膜厚差とする。【００７８】
続いて、図１１（ｆ２）に示すように、リソグラフィを行って、右側のＭＩＳＦＥＴをレジスト４４で覆い、左側のＭＩＳＦＥＴの第一絶縁膜４１ａをエッチングによって除去する。その後、レジスト４４を取り除く。【００７９】
続いて、図１２（ｆ３）に示すように、第一絶縁膜４１を成膜し、その後エッチバックすることにより、オフセットスペーサ形状とする。なお、第一絶縁膜４１の膜厚は、左側のＭＩＳＦＥＴにおいて、図８（ｆ）の第一絶縁膜４１と同じ膜厚とする。この結果、右側のＭＩＳＦＥＴでは、一回目の第一絶縁膜４１ａの膜厚と二回目の第一絶縁膜４１の膜厚とを合わせた膜厚を有する第一絶縁膜４１ａ、４１が、積層体１６の側面に形成される。【００８０】
最後に、図１２（ｆ４）に示すように、第一実施形態と同様に、第二絶縁膜４２を成膜し、その後エッチバックすることにより、オフセットスペーサ形状とする。そして、サイドウォール絶縁膜４３を成膜し、オーバーエッチとなるようにエッチバックすることにより、ゲート側壁１７ａ、１７ｂを形成する。【００８１】
以上のように、図１１（ｆ１）から図１２（ｆ４）の製造工程を終えた後は、図８（ｇ）以降の第一実施形態と同様な製造工程を経る。こうすることで、図８（ｆ）の第一絶縁膜４１の厚みを変えて、梁を撓ませる大きさをチップ内で変えることができ、これによって、異なる引っ張り歪みをＭＩＳＦＥＴに与えられる。本実施形態のその他の構成、作用及び効果は第一実施形態等に準ずる。【００８２】
＜第三実施形態＞
図１３及び図１４は、本発明の第三実施形態に係る半導体装置及びその製造方法を示す断面図である。以下、これらの図面に基づき説明する。ただし、これらの図面において図８（ｆ）と同じ部分は同じ符号を付す。【００８３】
本実施形態は、前述の《２》の方法を用いた半導体装置及びその製造方法である。この場合、第一実施形態の製造方法の図８の（ｆ）を、図１３（ｆ５）〜図１４（ｆ８）に変更するだけでよい。図１３（ｆ５）〜図１４（ｆ８）は、本実施形態における各製造工程の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向の断面を示している。各断面図には、二つのＭＩＳＦＥＴが示されている。最終的には、左側のＭＩＳＦＥＴと右側のＭＩＳＦＥＴとにおいて、図８（ｆ）の第二絶縁膜に相当する膜の厚みが異なり、左側のＭＩＳＦＥＴの膜の方が薄くなっている。【００８４】
まず、図１３（ｆ５）に示すように、第一絶縁膜４１を成膜し、その後エッチバックすることにより、オフセットスペーサ形状とする。続いて、第二絶縁膜４２ａを成膜し、その後エッチバックすることにより、オフセットスペーサ形状とする。第二絶縁膜４２ａの膜厚は、左側のＭＩＳＦＥＴと右側のＭＩＳＦＥＴとにおける最終的な第二絶縁膜の膜厚差とする。【００８５】
続いて、図１３（ｆ６）に示すように、リソグラフィを行って、右側のＭＩＳＦＥＴをレジスト４４で覆い、左側のＭＩＳＦＥＴの第二絶縁膜４２ａをエッチングによって除去する。その後、レジスト４４を取り除く。【００８６】
続いて、図１４（ｆ７）に示すように、第二絶縁膜４２を成膜し、その後エッチバックすることにより、オフセットスペーサ形状とする。第二絶縁膜４２の膜厚は、左側のＭＩＳＦＥＴにおいて、図８（ｆ）の第二絶縁膜４２と同じとする。この結果、右側のＭＩＳＦＥＴでは、一回目の第二絶縁膜４２ａの膜厚と二回目の第二絶縁膜４２の膜厚とを合わせた膜厚を有する第二絶縁膜４２ａ、４２が、ゲート積層体１６の側面に形成される。【００８７】
最後に、図１４（ｆ８）に示すように、サイドウォール絶縁膜４３を成膜し、オーバーエッチとなるようにエッチバックすることにより、ゲート側壁１７ａ、１７ｃを形成する。【００８８】
以上のように、図１３（ｆ５）〜図１４（ｆ６）の製造工程を終えた後は、図８（ｇ）以降の第一実施形態と同様な製造工程を行う。こうすることで、図８（ｆ）の第二絶縁膜の厚みを変えて、梁の曲がりやすさ（曲がりにくさ）を変えることができ、これによって、異なる引っ張り歪みをＭＩＳＦＥＴに与えられる。本実施形態のその他の構成、作用及び効果は第一実施形態等に準ずる。【００８９】
なお、《１》と《２》との方法を組み合わせて、行うことも可能である。以上の第二及び第三実施形態で説明したように、一つのチップ内の異なるＭＩＳＦＥＴに、大きさの異なる引っ張り歪みを与えられる。その結果、特定のレイアウト位置に存在するトランジスタに他と異なる歪みを与えることや、コア・トランジスタとＩ／Ｏトランジスタとのようなチップ内で役割の異なるトランジスタごとに異なる歪みを与えることが、可能になる。【００９０】
＜第四実施形態＞
図１５乃至図２２は、本発明の第四実施形態に係る半導体装置及びその製造方法を示す断面図である。以下、これらの図面に基づき説明する。ただし、これらの図面において図７乃至図１０と同じ部分は同じ符号を付す。【００９１】
本実施形態は、本発明をＣＭＯＳ（Complementary MOS）デバイスに適用した場合である。前述のとおり、ＭＩＳＦＥＴのゲート長方向に引っ張り応力を加えて結晶格子を歪ませると、電子の移動度は向上し、正孔の移動度は劣化する。ただし、ＭＩＳＦＥＴのゲート長方向を、Ｓｉ（１００）面の＜１１０＞方向とする。このため、第一乃至第三実施形態で述べた技術をｐチャネル型ＭＩＳＦＥＴに適用すると、ｐチャネル型ＭＩＳＦＥＴのオン電流を低下させてしまう。そこで、ｐチャネル型ＭＩＳＦＥＴには第一乃至第三実施形態の技術を用いないで、ＣＭＯＳデバイスを作製する必要がある。以下に、図１５から図２２を参照して、ＣＭＯＳデバイスを作製する第四実施形態の製造方法を説明する。図１５から図２２は、本発明のＣＭＯＳデバイスの各製造工程の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向の断面を示しており、ｎチャネル型ＭＩＳＦＥＴを左側に、ｐチャネル型ＭＩＳＦＥＴを右側にそれぞれ示している。【００９２】
まず、図１５（ａ）に示すように、第一実施形態の図７（ａ）と同様に、半導体基板１３上に素子分離構造１９を形成する。【００９３】
続いて、図１５（ｂ）に示すように、リソグラフィを行ってｐチャネル型ＭＩＳＦＥＴとなる領域をレジスト４４で覆い、ｎチャネル型ＭＩＳＦＥＴとなる領域にｐウェル注入を行ってｐウェル２０を形成する。更に、ｎチャネル型ＭＩＳＦＥＴとなる領域にしきい値調整用のイオン注入を行う。例えば、ｐウェル注入として、１価のＢイオンを加速エネルギ１５０ｋｅＶかつドーズ量８×１０１２ｃｍ−２で注入する。また、しきい値調整用のイオン注入として、１価のＢイオンを加速エネルギ１５ｋｅＶかつドーズ量８×１０１２ｃｍ−２で注入する。その後、レジスト４４を剥離する。【００９４】
続いて、図１６（ｃ）に示すように、リソグラフィを行ってｎチャネル型ＭＩＳＦＥＴとなる領域をレジスト４４で覆い、ｐチャネル型ＭＩＳＦＥＴとなる領域にｎウェル注入を行ってｎウェル５０を形成する。更に、ｐチャネル型ＭＩＳＦＥＴとなる領域にしきい値調整用のイオン注入を行う。例えば、ｎウェル注入として、１価のＰイオンを加速エネルギ３５０ｋｅＶかつドーズ量１．５×１０１３ｃｍ−２で注入する。また、しきい値調整用のイオン注入として、１価のＡｓイオンを加速エネルギ８０ｋｅＶかつドーズ量２．５×１０１２ｃｍ−２で注入する。その後、レジスト４４を剥離する。【００９５】
続いて、図１６（ｄ）に示すように、第一実施形態の図７（ｃ）と同様に、半導体基板１３上にゲート絶縁膜１４とポリＳｉ層１５ａを成膜する。なお、ポリＳｉ層１５ａの形成後にプリドーピングを行う場合は、次のような工程が必要である。リソグラフィを行ってｐチャネル型ＭＩＳＦＥＴとなる領域をレジストで覆い、ｎチャネル型ＭＩＳＦＥＴとなる領域に例えば１価のＰイオンを加速エネルギ４ｋｅＶかつドーズ量４×１０１５ｃｍ−２で注入し、その後レジストを剥離する。そして、リソグラフィを行ってｎチャネル型ＭＩＳＦＥＴとなる領域をレジストで覆い、ｐチャネル型ＭＩＳＦＥＴとなる領域に例えば１価のＢイオンを加速エネルギ１ｋｅＶかつドーズ量５×１０１５ｃｍ−２で注入し、その後レジストを剥離する。【００９６】
続いて、図１７（ｅ）に示すように、第一実施形態の図７（ｄ）と同様に、リソグラフィを行い、レジスト（図示せず）をマスクにしてポリＳｉ層１５ａのエッチングを行う。エッチング後、レジストのマスクを剥離する。そうすると、ｎチャネル型ＭＩＳＦＥＴのゲート積層体１６ａとｐチャネル型ＭＩＳＦＥＴのゲート積層体５６ａとが形成された状態となる。なお、図１６（ｄ）の工程でポリＳｉ層１５ａにプリドーピングを行った場合は、ｎチャネル型ＭＩＳＦＥＴのゲート積層体１６ａとｐチャネル型ＭＩＳＦＥＴのゲート積層体５６ａの形成後、アニールを行って不純物を活性化させる。例えば、１０３０℃のスパイクアニールを行う。【００９７】
続いて、図１７（ｆ）に示すように、リソグラフィを行ってｐチャネル型ＭＩＳＦＥＴをレジスト４４で覆い、ｎチャネル型ＭＩＳＦＥＴのエクステンション注入を行うことにより、ｎチャネル型ＭＩＳＦＥＴのＳ／Ｄエクステンション電極２１を形成する。例えば、ゲート積層体１６ａとレジスト４４とをマスクにして、１価のＡｓイオンを加速エネルギ１ｋｅＶかつドーズ量５×１０１４ｃｍ−２で注入する。なお、図１７（ｆ）及びそれ以降の図には示していないが、Ｓ／Ｄエクステンション電極２１を形成するイオン注入の前又は後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＢＦ２イオンをドーズ量２×１０１３ｃｍ−２で注入する。その後、レジスト４４を剥離する。【００９８】
続いて、図１８（ｇ）に示すように、リソグラフィを行ってｎチャネル型ＭＩＳＦＥＴをレジスト４４で覆い、ｐチャネル型ＭＩＳＦＥＴのエクステンション注入を行うことにより、ｐチャネル型ＭＩＳＦＥＴのＳ／Ｄエクステンション電極５１を形成する。例えば、ゲート積層体５６ａとレジスト４４とをマスクにして、１価のＢイオンを加速エネルギ０．３ｋｅＶかつドーズ量５×１０１４ｃｍ−２で注入する。なお、図１８（ｇ）及びそれ以降の図には図示していないが、Ｓ／Ｄエクステンション電極５１を形成するイオン注入の前又は後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＡｓイオンをドーズ量２×１０１３ｃｍ−２で注入する。その後、レジスト４４を剥離する。【００９９】
続いて、図１８（ｈ）に示すように、第一実施形態の図８（ｆ）と同様に、ゲート側壁１７ａを形成する。このように、ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴで同時に、オフセットスペーサ形状の第一絶縁膜４１が形成され、オフセットスペーサ形状の第二絶縁膜４２が形成され、最後に、サイドウォール絶縁膜４３が形成される。【０１００】
なお、図１７（ｆ）及び図１８（ｇ）では、レジスト４４の他にゲート積層体１６ａ、５６ａだけをマスクに、エクステンション注入を行った。しかし、ゲート積層体１６ａ、５６ａに、図１８（ｈ）の第一絶縁膜４１を形成した後、又は図１８（ｈ）の第二絶縁膜４２を形成した後に、エクステンション注入を行ってもよい。【０１０１】
一般的に、ｐチャネル型ＭＩＳＦＥＴのＳ／Ｄエクステンション電極５１を形成するドーパントの拡散定数は、ｎチャネル型ＭＩＳＦＥＴのＳ／Ｄエクステンション電極２１を形成するドーパントの拡散定数よりも大きい。そのため、次のような製造工程を採ってもよい。まず、ゲート積層体１６ａとレジスト４４とをマスクに用いてイオン注入を行うことにより、Ｓ／Ｄエクステンション電極２１を形成する、続いて、オフセットスペーサ形状の第一絶縁膜４１を形成する。続いて、ゲート積層体５６ａと第一絶縁膜４１とレジスト４４とをマスクに用いてイオン注入を行うことにより、Ｓ／Ｄエクステンション電極５１を形成する。最後に、オフセットスペーサ形状の第二絶縁膜４２を形成した後、サイドウォール絶縁膜４３を形成する。【０１０２】
また、同じ理由で、次のような製造工程を採ってもよい。まず、ゲート積層体１６ａとオフセットスペーサ形状の第一絶縁膜４１とレジスト４４とをマスクに用いてイオン注入を行うことにより、Ｓ／Ｄエクステンション電極２１を形成する、続いて、オフセットスペーサ形状の第二絶縁膜４２を形成する。続いて、ゲート積層体５６ａと第一絶縁膜４１と第二絶縁膜４２とレジスト４４とをマスクに用いてイオン注入を行うことにより、Ｓ／Ｄエクステンション電極５１を形成する。最後に、サイドウォール絶縁膜４３を形成する。【０１０３】
続いて、図１９（ｉ）に示すように、リソグラフィを行ってｐチャネル型ＭＩＳＦＥＴをレジスト４４で覆い、Ｓ／Ｄ注入を行うことにより、深いＳ／Ｄ電極２２を形成する。例えば、ゲート積層体１６ａとゲート側壁１７ａとレジスト４４とをマスクにして、１価のＡｓイオンを加速エネルギ５ｋｅＶかつドーズ量５×１０１４ｃｍ−２で注入し、更に１価のＰイオンを加速エネルギ３ｋｅＶかつドーズ量４×１０１５ｃｍ−２で注入する。その後、レジスト４４を剥離する。【０１０４】
続いて、図１９（ｊ）に示すように、リソグラフィを行ってｎチャネル型ＭＩＳＦＥＴをレジスト４４で覆い、Ｓ／Ｄ注入を行うことにより、深いＳ／Ｄ電極５２を形成する。例えば、ゲート積層体５６ａとゲート側壁１７ａとレジスト４４とをマスクにして、１価のＢイオンを加速エネルギ１ｋｅＶかつドーズ量３×１０１５ｃｍ−２で注入する。その後、レジスト４４を剥離する。【０１０５】
続いて、図２０（ｋ）に示すように、第一実施形態の図９（ｈ）と同様に、不純物の活性化を行う。【０１０６】
続いて、図２０（ｌ）に示すように、リソグラフィを行ってｐチャネル型ＭＩＳＦＥＴをレジスト４４で覆う。その上で、第一実施形態と同様に、ｎチャネル型ＭＩＳＦＥＴの第一絶縁膜４１とサイドウォール絶縁膜４３とを除去する。その後、レジスト４４を剥離する。こうすることで、ｎチャネル型ＭＩＳＦＥＴの領域のみ、ゲート積層体１６ａの近傍に、片持ち梁形状の第二絶縁膜４２が形成される。【０１０７】
続いて、図２１（ｍ）に示すように、第一実施形態の図９（ｊ）と同様に、半導体基板１３の全体を液体３５に浸す。【０１０８】
続いて、図２１（ｎ）に示すように、第一実施形態の図１０（ｋ）と同様に、液体３５を乾燥させる。この過程で、液体３５の表面張力が影響を及ぼすのは、ゲート積層体１６ａと片持ち梁形状の第二絶縁膜４２との間隔が狭いｎチャネル型ＭＩＳＦＥＴのみである。その結果、ｎチャネル型ＭＩＳＦＥＴでは、第一実施形態と同様に、第二絶縁膜４２がゲート積層体１６ａの方に撓んでゲート積層体１６ａに付着する。これにより、第二絶縁膜４２が梁１１となる。一方、ｐチャネル型ＭＩＳＦＥＴでは、撓むような構造物が形成されていないので、ゲート積層体５６ａ及びゲート側壁１７ａの形状は何ら変わらない。【０１０９】
なお、図２０（ｌ）のレジスト４４の剥離工程でウエットプロセスを使用すると、そのウエットプロセスで使用する液体に浸した段階で、自動的に図２１（ｍ）の工程を行っていることになる。すなわち、レジスト４４の剥離工程のウエットプロセスで使用する最後の液体を乾燥させると、自動的に図２１（ｎ）の工程を行っていることになる。これから後の工程は、第一実施形態と同じである。【０１１０】
続いて、図２２（ｏ）に示すように、第一実施形態の図１０（ｌ）と同様に、ゲート積層体１６ａ、５６ａと深いＳ／Ｄ電極２２、５２とに、それぞれシリサイド１５ｂ、２２ｂ、５２ｂを形成する。これにより、ゲート積層体１６ａ、５６ａは、それぞれゲート積層体１６、５６となる。【０１１１】
最後に、図２２（ｐ）に示すように、第一実施形態の図１０（ｍ）と同様に、ストッパー窒化膜２５ａ、２５ｂ及び層間絶縁膜２３を堆積させて、ＣＭＰとリソグラフィとエッチングとを行い、コンタクトホールを形成する。そのコンタクトホールに金属を埋め込むことにより、コンタクト２４を形成する。【０１１２】
本実施形態では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが存在するので、図１０（ｍ）の単独のストッパー窒化膜２５の代わりに、ＤＳＬ技術を適用してストッパー窒化膜２５ａ、２５ｂを用いる。ストッパー窒化膜２５ａはｎチャネル型ＭＩＳＦＥＴのチャネル領域に引っ張り応力をもたらし、ストッパー窒化膜２５ｂはｐチャネル型ＭＩＳＦＥＴのチャネル領域に圧縮応力をもたらす。【０１１３】
以上述べてきたように、本実施形態の製造方法を用いることで、ＣＭＯＳデバイスを得ることができる。本実施形態のその他の構成、作用及び効果は、第一実施形態等に準ずる。【０１１４】
＜第五実施形態＞
図２３乃至図２５は、本発明の第五実施形態に係る半導体装置及びその製造方法を示す断面図である。以下、これらの図面に基づき説明する。ただし、これらの図面において図２０乃至図２２と同じ部分は同じ符号を付す。【０１１５】
本実施形態は、第四実施形態と同様に、本発明をＣＭＯＳデバイスに適用した場合である。ただし、本実施形態では、第四実施形態と異なり、チャネル方向を例えばＳｉ（１００）面の＜１００＞方向とする。すなわち、ｐチャネル型ＭＩＳＦＥＴのゲート長方向に引っ張り応力を加えても、移動度低下の度合いが小さい場合について、説明する。この場合、本発明をｐチャネル型ＭＩＳＦＥＴに適用すると、オン電流は低下するが、ゲート側壁への空隙導入による寄生容量低下の効果が上回る、又は寄生容量低下の効果がオン電流低下分を補って動作速度は変わらない。第四実施形態では、本発明が適用されるのはｎチャネル型ＭＩＳＦＥＴだけであり、ｐチャネル型ＭＩＳＦＥＴは汎用のものであった。本実施形態では、ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴともに本発明を適用する。こうすると、後述するような製造方法を用いることによって、第四実施形態に比べて工程数を削減することができる。【０１１６】
以下に、図２３乃至図２５を参照して、ＣＭＯＳデバイスを得る第四実施形態の製造方法を説明する。図２３乃至図２５は、本実施形態におけるＣＭＯＳデバイスの各製造工程の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向の断面を示しており、ｎチャネル型ＭＩＳＦＥＴを左側に、ｐチャネル型ＭＩＳＦＥＴを右側にそれぞれ示している。【０１１７】
本実施形態の製造方法は、図１５（ａ）から図１９（ｊ）までの工程が、第四実施形態の製造方法と同じである。【０１１８】
まず、図２３（ｋ）に示すように、図１９（ｊ）の工程の後、第一実施形態の図９（ｈ）と同様に、不純物の活性化を行う。【０１１９】
続いて、図２３（ｌ）に示すように、第一実施形態の図９（ｉ）と同様に、第一絶縁膜４１及びサイドウォール絶縁膜４３を除去する。【０１２０】
続いて、図２４（ｍ）に示すように、第一実施形態の図９（ｊ）と同様に、半導体基板１３の全体を液体３５に浸す。【０１２１】
続いて、図２４（ｎ）に示すように、第一実施形態の図１０（ｋ）と同様に、液体３５を乾燥させる。このような工程を経ることで、ｎチャネル型ＭＩＳＦＥＴにおいても、ｐチャネル型ＭＩＳＦＥＴにおいても、第二絶縁膜４２が撓んでゲート積層体１６ａ、５６ａにそれぞれ付着する。これにより、第二絶縁膜４２は梁１１となる。次以降の工程は、第一実施形態と同じである。【０１２２】
続いて、図２５（ｏ）に示すように、第一実施形態の図１０（ｌ）と同様に、ゲート積層体１６ａ、５６ａ及び深いＳ／Ｄ電極２２、５２に、シリサイド層１５ｂ、２２ｂ、５２ｂを形成する。これにより、ゲート積層体１６ａ、５６ａはゲート積層体１６、５６になる。【０１２３】
最後に、図２５（ｐ）に示すように、第一実施形態の図１０（ｍ）と同様に、ストッパー絶縁膜２５ａ、２５ｂ及び層間絶縁膜２３を堆積させて、ＣＭＰとリソグラフィとエッチングとを行うことにより、コンタクトホールを形成する。そのコンタクトホールに金属を埋め込むことにより、コンタクト２４を形成する。【０１２４】
なお、本実施形態では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが存在するので、図１０（ｍ）の単独のストッパー窒化膜２５の代わりに、ＤＳＬ技術を適用してストッパー窒化膜２５ａ、２５ｂを用いる。ストッパー窒化膜２５ａはｎチャネル型ＭＩＳＦＥＴのチャネル領域に引っ張り応力をもたらし、ストッパー窒化膜２５ｂはｐチャネル型ＭＩＳＦＥＴのチャネル領域に圧縮応力をもたらす。【０１２５】
以上述べてきたように、ｐチャネル型ＭＩＳＦＥＴがそのゲート長方向に梁による引っ張り歪みを受けても、移動度の低下によるオン電流の減少が小さいために、ゲート側壁に空隙が導入されて寄生容量が低減することにより、オン電流の減少の影響が補償されるので、むしろｐチャネル型ＭＩＳＦＥＴの動作が変わらないか速くなる場合がある。これらの場合には、本実施形態の製造方法を用いることにより、より少ない工程数でＣＭＯＳデバイスを製造できる。本実施形態の製造方法によれば、第四実施形態の製造方法に比べて、リソグラフィ工程を１回分少なくできるからである。本実施形態のその他の構成、作用及び効果は、第一実施形態等に準ずる。【０１２６】
＜第六実施形態＞
図２６及び図２７は、第六実施形態に係る半導体装置及びその製造方法を示す断面図である。以下、これらの図面に基づき説明する。【０１２７】
第一乃至第五実施形態として、ＭＩＳＦＥＴにおいてゲート側壁構造の一部に、絶縁体で形成された撓んだ梁を用い、この撓んだ梁によって応力が与えられる領域をチャネル領域として用いる技術について述べた。本実施形態では、それ以外の態様として、ｐｉｎ（p-intrinsic-n）フォトダイオードにおいて、撓んだ梁からの応力によって半導体が歪み、その歪んだ領域のキャリアの移動度が向上するために、より高速な動作が可能となる例について説明する。【０１２８】
一般に、ｐｉｎフォトダイオードの応答速度（ここではダイオード出力の上昇時間Ｔとする。）は、次式のように近似される。
Ｔ＝（Ｔａ２＋Ｔｂ２＋Ｔｃ２）１／２・・・（５）
（５）式において、Ｔａは、端子間容量（＝パッケージ容量とフォトダイオードの接合容量との和）と負荷抵抗の時定数であり、Ｔｂは空乏層外生成キャリアの拡散時間、Ｔｃはキャリアの空乏層走行時間である。【０１２９】
このうち、Ｔｃは、空乏層長さ（ｐｉｎフォトダイオードでは、空乏層長さと真性領域との和）をｄ、平均電界をＥ、キャリアの移動度をμとすると、次式のように近似的に表される。
Ｔｃ＝ｄ／（μＥ）・・・（６）【０１３０】
よって、（５）式と（６）式から、キャリアの移動度μが大きくなれば、ｐｉｎフォトダイオードの応答速度が向上する。【０１３１】
図２７（ｅ）に、本実施形態の半導体装置の構造模式図を示す。図２７（ｅ）は、半導体装置の断面図であり、電流が流れる方向に沿った断面図である。また、図２７（ｅ）は電極形成前の状態を示している。まず、本実施形態の半導体装置６０の概要について、図面に基づき説明する。【０１３２】
半導体装置６０は、撓んだ形状を有するとともに当該形状からの応力Ｐを生ずる撓み形状部としての梁６１と、梁６１の応力Ｐを受けて歪むことによりキャリアの移動度が変化した半導体部６２と、を有するｐｉｎフォトダイオードである。【０１３３】
半導体装置６０によれば、撓んだ形状を有する梁６１を用い、梁６１の応力Ｐを利用して半導体部６２を歪ませることにより、コンタクトエッチストップ膜方式とは異なる別の手法で歪みを生じさせることができるので、コンタクトエッチストップ膜方式の微細化進展に伴う効果低減という課題を解決できる。【０１３４】
梁６１は、撓んだ状態で一端６１ａ及び他端６１ｂが固定された梁である。半導体基板１３の表面に半導体部６２が形成され、半導体基板１３の表面に梁６１の一端６１ａが固定され、一端６１ａを介して梁６１の応力Ｐが半導体部６２に働く。半導体基板１３は、Ｓｉ基板である。【０１３５】
半導体部６２は、ｐ型領域６２ｐ、真性領域６２ｉ及びｎ型領域６２ｎを有する。また、半導体装置６０は、半導体基板１３の表面に形成された凸部としてのｎ型電極層６３を有し、ｎ型電極層６３及びｎ型領域６２ｎを中心に左右対称な構造である。すなわち、半導体装置６０は、一対の梁６１、一対のｐ型領域６２ｐ及び一対の真性領域６２ｉを有する。梁６１は、一端６１ａが真性領域６２ｉに固定され他端６１ｂがｎ型電極層６３に固定され、かつｎ型領域６２ｎの方向に撓んでいる。【０１３６】
次に、本実施形態の半導体装置６０の詳細について、図面に基づき説明する。【０１３７】
図２７（ｅ）に示すように、半導体装置６０は、絶縁体からなる撓んだ梁６１を有する。梁６１は、半導体基板１３中に形成された真性領域６２ｉに支点となる一端６１ａを有し、凸部としてのｎ型電極層３８に他端６１ｂが付着している。なお、梁６１は、受光する光を遮らない構成になっている。例えば、梁６１は、透明な絶縁体材料からなる。又は、図面奥行き方向に受光用の窓が飛び飛びに形成される場合は、その窓の部分には梁６１が形成されない。ｎ型電極層６３は、ｎ型領域６２ｎに接続され、ｎ型領域６２ｎから凸状に上へ伸びている。半導体装置６０では、撓んだ梁６１の一端６１ａからｐ型領域６２ｐにむけて応力が働くので、真性領域６２ｉのｎ型領域６２ｎ側とｎ型領域６２ｎの空乏層とは引っ張り歪み、真性領域６２ｉのｐ型領域６２ｐ側とｐ型領域６２ｐの空乏層とは圧縮歪みを受ける。【０１３８】
半導体部６２で、バンドギャップ以上のエネルギを有する光を受けると電子・正孔ペアが発生する。ここで、ｐｉｎ接合が逆バイアスされた状態における半導体装置６０の動作について説明する。まず、電子について述べる。ｐ型領域６２ｐの伝導帯に励起された電子は、少数キャリア寿命内に空乏層に達する電子を除いて、正孔との再結合により消滅する。少数キャリア寿命内に空乏層に達する電子とは、空乏層端から少数キャリアの拡散長以内に励起された電子のことである。その空乏層に達した電子は、電界で加速されて、ｎ型領域６２ｎの空乏層を経てｎ型領域６２ｎへ移動する。また、真性領域６２ｉの伝導帯に励起された電子は、同様に、電界で加速されて、ｎ型領域６２ｎの空乏層を経てｎ型領域６２ｎへ移動する。【０１３９】
このように、伝導帯に励起された電子が、電界によってｎ型領域６２ｎへ移動する。そのため、真性領域６２ｉのｐ型領域６２ｐ側及びｐ型領域６２ｐの空乏層に存在する電子よりも、真性領域６２ｉのｎ型領域６２ｎ側及びｎ型領域６２ｎの空乏層に存在する電子が多くなる。半導体部６２では、撓んだ梁６１からもたらされる応力Ｐに起因して、次のように電子の移動度が変わる。真性領域６２ｉのｐ型領域６２ｐ側及びｐ型領域６２の空乏層では、圧縮歪みを受けるので、電子の移動度が低下する。一方、真性領域６２ｉのｎ型領域６２ｎ側及びｎ型領域６２ｎの空乏層では、逆に引っ張り歪みを受けるので、電子の移動度が向上する。ここで、前述した理由により、移動度が低下する部分に存在する電子の数より、移動度が向上する部分に存在する電子の数が多くなる。したがって、半導体部６２全体で考えると、電子の移動度は向上する。【０１４０】
同様に、半導体部６２では、撓んだ梁６１からもたらされる応力Ｐに起因して、次のように正孔の移動度が変わる。真性領域６２ｉのｐ型領域６２ｐ側及びｐ型領域６２ｐの空乏層では、圧縮歪みを受けるので、正孔の移動度が向上する。真性領域６２ｉのｎ型領域６２ｎ側及びｎ型領域６２ｎの空乏層では、逆に引っ張り歪みを受けるので、正孔の移動度が低下する。ここで、移動度が低下する部分に存在する正孔の数より、移動度が向上する部分に存在する正孔の数が多くなるので、半導体部６２全体で考えると正孔の移動度は向上する。【０１４１】
以上から、半導体装置６０のような構造では、キャリアの移動度が向上するので、ｐｉｎフォトダイオードとしての応答速度が向上する。【０１４２】
次に、半導体装置６０の製造方法について、図２６及び図２７を用いて説明する。【０１４３】
まず、図２６（ａ）に示すように、Ｓｉからなる半導体基板１３を用意し、その（１００）面の＜１１０＞方向を電流が流れる方向となるように、ＳＴＩ法やＬＯＣＯＳ法を用いて素子分離絶縁膜１９を形成する。【０１４４】
続いて、図２６（ｂ）に示すように、半導体基板１３の表面に対してリソグラフィ、イオン注入及びレジスト剥離を複数回繰り返すことにより、ｐ型領域６２ｎ、真性領域６２ｉ及びｎ型領域６２ｎを形成する。【０１４５】
続いて、図２６（ｃ）に示すように、ｐ型領域６２ｎ、真性領域６２ｉ及びｎ型領域６２ｎの上に、ｎドープポリＳｉ層６３ａを堆積させる。【０１４６】
続いて、図２７（ｄ）に示すように、ｎドープポリＳｉ層６３ａに対してリソグラフィ及びエッチングを行い、レジストを剥離することにより、ｎ型領域６２ｎ上に凸部としてのｎ型電極層６３を形成する。【０１４７】
続いて、図２７（ｅ）に示すように、前述の各実施形態と同様に、支点となる一端６１ａが真性領域３６に位置する片持ち梁を形成し、この片持ち梁を撓ませて他端６１ｂをｎ型電極層６３に付着させることにより梁６１を形成する。【０１４８】
この後、導入した不純物を活性化させ、ｐ型領域６２ｐの表面とｎ型電極層６３の表面とに電極（図示せず）を形成することにより、ｐｉｎフォトダイオードとしての半導体装置６０が完成する。【０１４９】
なお、半導体基板の材料は、Ｓｉに限定されるものではなく、例えば、ＳｉＧｅ、ＳｉＣなどでもよい。また、本実施形態の半導体装置は、ｐｉｎフォトダイオードでなく、ｐｎフォトダイオードでもよい。この場合は、梁の支点の位置をｐｎ接合境界とする。本実施形態のその他の構成、作用及び効果は、第一実施形態等に準ずる。【０１５０】
＜その他＞
本発明の構成は、次のように表現することもできる。【０１５１】
１．絶縁体で形成された撓んだ梁によって応力が与えられる領域をキャリアが移動することを特徴とする半導体装置。２．前記梁は、その一端が基板に固定された片持ち梁であって、その支点に働く応力により、キャリアが移動する領域に引っ張り歪みを与えることを特徴とする上記１記載の半導体装置。３．前記梁をＦＥＴのゲート側壁構造の一部として用いることを特徴とする上記１又は２記載の半導体装置。４．前記ゲート側壁構造は、前記梁の他に、空隙を含むことを特徴とする上記１から３に記載の半導体装置。５．前記梁は、ＦＥＴのゲートに当該梁の先端部が付着していることを特徴とする上記１から４のいずれかに記載の半導体装置。６．前記梁によって与える歪みが、撓む前の梁のゲート長方向の長さと、撓む前の梁とゲートとの距離とによって制御されている上記５記載の半導体装置。７．複数のＦＥＴを有する半導体装置であって、撓む前の梁のゲート長方向の長さ及び撓む前の梁とゲートとの距離の少なくとも一方が異なっていることで、異なる歪みが導入されている少なくとも２種のＦＥＴを有する上記６記載の半導体装置。８．ｎ型のＦＥＴとｐ型のＦＥＴを有する半導体装置であって、前記ｎ型のＦＥＴのみが、前記梁をゲート側壁構造の一部として用いていることを特徴とする上記１から７のいずれかに記載の半導体装置。９．前記ｎ型のＦＥＴと前記ｐ型のＦＥＴを有する半導体装置のチャネル方向は、Ｓｉ（１００）面の＜１１０＞方向であることを特徴とする上記８記載の半導体装置。１０．ｎ型のＦＥＴとｐ型のＦＥＴを有する半導体装置であって、前記ｎ型のＦＥＴと前記ｐ型の両方に、前記梁をゲート側壁構造の一部として用いていることを特徴とする、上記１から７のいずれかに記載の半導体装置。１１．前記ｎ型のＦＥＴと前記ｐ型のＦＥＴを有する半導体装置のチャネル方向は、Ｓｉ（１００）面の＜１００＞方向であることを特徴とする上記８記載の半導体装置。１２．前記梁の材料は、Ｓｉ窒化膜であることを特徴とする、上記１から１１いずれかに記載の半導体装置。１３．絶縁体で形成された撓んだ梁によって応力が与えられる領域をキャリアが移動する半導体装置の製造方法であって、絶縁体で形成された片持ち梁構造の真っ直ぐな梁を、その近傍に位置した構造物との間に空間を作ることで形成する工程と、この空間に液体を満たす工程と、この液体を乾燥して梁の先端部を前記構造物に付着させて撓んだ梁を形成する工程とを有することを特徴とする半導体装置の製造方法。１４．前記液体が水又は水銀であることを特徴とする上記１３記載の半導体装置の製造方法。１５．ゲートに接するオフセットスペーサ形状の第二の種類の絶縁膜を形成する工程と、前記第二の種類の絶縁膜に接するオフセットスペーサ形状の第二の種類の絶縁膜を形成する工程と、前記第二の絶縁膜に接するサイドウォール形状の第二の種類の絶縁膜を形成する工程と、第二の種類の絶縁膜を除去して、第二の種類の絶縁膜からなる真っ直ぐな片持ち梁とする工程と、ゲートと前記片持ち梁の間を液体で満たす工程と、この液体を乾燥しゲートに片持ち梁を付着させて撓ませる工程を有することを特徴とするＦＥＴの製造方法。１６．前記梁は、その一端が基板に固定された片持ち梁であって、その支点の位置がｐｉｎダイオードの真性領域、又はｐｎダイオードの接合境界にあり、ｎ型領域方向に撓んでいることを特徴とする上記１記載の半導体装置。【０１５２】
本発明の効果は、次のように表現することもできる。【０１５３】
本発明では、絶縁体により片持ち梁構造を形成した後、これを撓ませて、撓んだ片持ち梁の支点に働く反力を、ＦＥＴのチャネル領域となる半導体層への引っ張り応力として用い、歪みを発生させる。このような構造では、ＤＳＬ技術に比較して、よりチャネル領域に近いところから応力を与えるので、微細化に適している。また、チャネル領域に与える歪みを撓みにより制御できる構造であるために、半導体装置の設計が容易になる利点がある。また、本発明の手法では、ゲート側壁構造に空隙を含むために、寄生容量が低下するので、高速にＦＥＴを動作させることができる。【０１５４】
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。【０１５５】
この出願は２００８年２月２９日に出願された日本出願特願２００８−０５０１１３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０１５６】
本発明によれば、撓んだ形状を有する撓み形状部を用い、その撓み形状部からもたらされる応力を利用して半導体部を歪ませて、コンタクトエッチストップ膜方式とは異なる別の手法で歪みを生じさせることにより、コンタクトエッチストップ膜方式の微細化進展に伴う効果低減という課題の解決に寄与できる。
【図面の簡単な説明】
【０１５７】
【図１】本発明の第一実施形態に係る半導体装置を示す断面図である。
【図２】図１の要部拡大図である。
【図３】第一実施形態における梁の撓みと半導体部に働く応力との関係を説明するための断面図である。
【図４】第一実施形態における梁の撓ませ方を説明するための断面図である。
【図５】第一実施形態において撓んだ梁から半導体部が受ける力を説明するための断面図（その１）である。
【図６】第一実施形態において撓んだ梁から半導体部が受ける力を説明するための断面図（その２）である。
【図７】第一実施形態に係る半導体装置及びその製造方法を示す断面図（その１）である。
【図８】第一実施形態に係る半導体装置及びその製造方法を示す断面図（その２）である。
【図９】第一実施形態に係る半導体装置及びその製造方法を示す断面図（その３）である。
【図１０】第一実施形態に係る半導体装置及びその製造方法を示す断面図（その４）である。
【図１１】第二実施形態に係る半導体装置及びその製造方法を示す断面図（その１）である。
【図１２】第二実施形態に係る半導体装置及びその製造方法を示す断面図（その２）である。
【図１３】第三実施形態に係る半導体装置及びその製造方法を示す断面図（その１）である。
【図１４】第三実施形態に係る半導体装置及びその製造方法を示す断面図（その２）である。
【図１５】第四実施形態に係る半導体装置及びその製造方法を示す断面図（その１）である。
【図１６】第四実施形態に係る半導体装置及びその製造方法を示す断面図（その２）である。
【図１７】第四実施形態に係る半導体装置及びその製造方法を示す断面図（その３）である。
【図１８】第四実施形態に係る半導体装置及びその製造方法を示す断面図（その４）である。
【図１９】第四実施形態に係る半導体装置及びその製造方法を示す断面図（その５）である。
【図２０】第四実施形態に係る半導体装置及びその製造方法を示す断面図（その６）である。
【図２１】第四実施形態に係る半導体装置及びその製造方法を示す断面図（その７）である。
【図２２】第四実施形態に係る半導体装置及びその製造方法を示す断面図（その８）である。
【図２３】第五実施形態に係る半導体装置及びその製造方法を示す断面図（その１）である。
【図２４】第五実施形態に係る半導体装置及びその製造方法を示す断面図（その２）である。
【図２５】第五実施形態に係る半導体装置及びその製造方法を示す断面図（その３）である。
【図２６】第六実施形態に係る半導体装置及びその製造方法を示す断面図（その１）である。
【図２７】第六実施形態に係る半導体装置及びその製造方法を示す断面図（その２）である。
【符号の説明】
【０１５８】
１０  半導体装置
１１  梁（撓み形状部）
１１ａ  梁の一端
１１ｂ  梁の他端
１２  チャネル領域（半導体部）
１３  半導体基板
１４  ゲート絶縁膜
１５  ゲート電極
１５ａ  ポリＳｉ層
１５ｂ  シリサイド層
１６、１６ａ  ゲート積層体
１７、１７ａ、１７ｂ、１７ｃ  ゲート側壁
１８  空隙
１９  素子分離絶縁膜
２０  ｐウェル
２１  ｎチャネル型ＭＩＳＦＥＴのＳ／Ｄエクステンション電極
２２  ｎチャネル型ＭＩＳＦＥＴの深いＳ／Ｄ電極
２２ｂ  シリサイド層
２３  層間絶縁膜
２４  コンタクト
２５、２５ａ、２０ｂ  ストッパー窒化膜
３０、３０ａ、３０ｓ、３０ｄ  片持ち梁
３１  固定部材
３２  固定端
３３  集中荷重
３４  反力
３５  液体
４１、４１ａ  第一絶縁膜
４２、４２ａ  第二絶縁膜
４３  サイドウォール絶縁膜
４４  レジスト
５０  ｎウェル
５１  ｐチャネル型ＭＩＳＦＥＴのＳ／Ｄエクステンション電極
５２  ｐチャネル型ＭＩＳＦＥＴの深いＳ／Ｄ電極
５２ｂ  シリサイド層
５６、５６ａ  ゲート積層体
６０  半導体装置
６１  梁（撓み形状部）
６１ａ  梁の一端
６１ｂ  梁の他端
６２  半導体部
６２ｐ  ｐ型領域
６２ｉ  真性領域
６２ｎ  ｎ型領域
６３  ｎ型電極層（凸部）
６３ａ  ｎドープポリＳｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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