(57)【要約】  第１タイプの第１の電気コンポーネントと、第２タイプの第２の電気コンポーネントとを備え、当該２つのコンポーネントは、これらのコンポーネントが欠陥であるかないかをテストするために、異なる測定条件を必要とする、集積回路素子の製造方法について記載する。当該製造方法は、（ａ）基板上に第１及び第２のコンポーネントを形成するステップと、（ｂ）第１及び第２のコンポーネントを接続し、第１のコンポーネントを測定装置と個別に接続することを可能にするガルバニックギャップを有する導体路を、基板上に設けるステップと、（ｃ）測定装置によって第１のコンポーネントのテストを行うステップと、（ｄ）テスト結果が第１のコンポーネントに欠陥がないことを示す場合に、導電接続によってガルバニックギャップを閉じ、テスト結果が第１のコンポーネントに欠陥があることを示す場合には、対応する集積回路素子を欠陥品として識別するステップと、を備えている。更に、複数の回路素子、１つの回路素子及び１つの集積回路を備えている集積回路の製造方法について記載する。
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【特許請求の範囲】
【請求項１】
第１タイプの第１の電気コンポーネントと第２タイプの第２の電気コンポーネントとを備え、前記第１の電気コンポーネントは該第１のコンポーネントをテストするための第１の測定条件を必要とし、前記第２の電気コンポーネントは該第２のコンポーネントをテストするための第２の測定条件を必要とする、集積回路素子の製造方法であって、
基板上に前記第１のコンポーネント及び前記第２のコンポーネントを形成するステップと、
前記第１のコンポーネント及び前記第２のコンポーネントとを接続するために、前記基板上に設けられ、前記第１のコンポーネントを測定装置と個別に接続することを可能にするガルバニックギャップを有する導体路を設けるステップと、
前記測定装置によって前記第１のコンポーネントのテストを行うステップと、
−  テスト結果が前記第１のコンポーネントに欠陥がないことを示す場合に、導電接続によって前記ガルバニックギャップを閉じるステップと、
−  テスト結果が前記第１のコンポーネントに欠陥があることを示す場合に、対応する集積回路素子を欠陥品として識別するステップと、
を備えている、集積回路素子の製造方法。
【請求項２】
前記第１のコンポーネントのテストを行うステップが、
前記第１のコンポーネントに電圧パルスを印加するステップと、
前記第１のコンポーネントの抵抗を測定するステップと、
を備えている、請求項１に記載の方法。
【請求項３】
前記測定装置が、電極によって、前記第１のコンポーネントに電気的に接続される、請求項１に記載の方法。
【請求項４】
前記基板上に前記第１及び第２のコンポーネントを形成するステップ及び前記基板上に前記導体路を設けるステップは第１の場所で実施し、
前記測定装置によって前記第１のコンポーネントのテストを行うステップは、前記第１の場所とは違う第２の場所で実施する、請求項１に記載の方法。
【請求項５】
前記ガルバニックギャップを閉じるために、金属層、好ましくは多層金属を使用する、請求項１に記載の方法。
【請求項６】
請求項１〜５のいずれか一項に記載の方法を繰り返し適用することによって、複数の集積回路素子を製造するステップと、
前記複数の集積回路素子のうちで、欠陥のない第１のコンポーネントのみを含むように選択した集積回路素子を相互接続するステップと、
を備えている集積回路の製造方法。
【請求項７】
前記基板をウェハとし、前記コンポーネントのテスト結果をウェハのマップにセーブする、請求項６に記載の方法。
【請求項８】
良結果を示す集積回路素子を、所定の順序で接続するステップを更に備える、請求項６に記載の方法。
【請求項９】
規定数相互接続した集積回路素子を備えている集積回路を単独化するステップを更に備える、請求項８に記載の方法。
【請求項１０】
第１タイプの第１の電気コンポーネントと第２タイプの第２の電気コンポーネントとを備える集積回路素子であって、
前記第１の電気コンポーネントは、該第１のコンポーネントをテストするための第１の測定条件を必要とし、前記第２の電気コンポーネントは、該第２のコンポーネントをテストするための第２の測定条件を必要とし、
前記第１のコンポーネントと前記第２のコンポーネントとを接続するために、基板上に設けられ、前記第１のコンポーネントを測定装置と個別に接続することを可能にするガルバニックギャップを有する導体路を備えている、集積回路素子。
【請求項１１】
前記第１のコンポーネントを、互換性のある非半導体コンポーネントとする、請求項１０に記載の集積回路素子。
【請求項１２】
前記第１のコンポーネントをキャパシタ、特に、強誘電体キャパシタとする、請求項１１に記載の集積回路素子。
【請求項１３】
前記第２のコンポーネントを、互換性のある半導体コンポーネントとする、請求項１０に記載の集積回路素子。
【請求項１４】
前記第２のコンポーネントをダイオード、特に、ＥＳＤ保護ダイオードとする、請求項１３に記載の集積回路素子。
【請求項１５】
更に第３タイプの第３の電気コンポーネントを備える、請求項１０に記載の集積回路素子。
【請求項１６】
前記第３のコンポーネントを抵抗とする、請求項１５に記載の集積回路素子。
【請求項１７】
前記導体路は、前記ギャップの２つ反対側にそれぞれ位置付けられる少なくとも２つの接点パッドを備える、請求項１０に記載の集積回路素子。
【請求項１８】
前記ガルバニックギャップを金属層、特に、多層金属によって閉じる、請求項１０に記載の集積回路素子。
【請求項１９】
請求項１０〜１８のいずれか一項に記載の集積回路素子を複数備えている、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関する。本発明は特に、少なくとも２つの異なるタイプのコンポーネントである第１タイプの第１の電気コンポーネント及び第２タイプの第２の電気コンポーネントを備えている、集積回路素子及び集積回路の製造方法に関する。第１の電気コンポーネントは、この第１のコンポーネントをテストするための第１の測定条件を必要とし、第２の電気コンポーネントは、この第２のコンポーネントをテストするための第２の測定条件を必要とする。本発明は更に、上述の方法で製造することができる集積回路素子及び集積回路にも関する。
【背景技術】
【０００２】
例えば強誘電体キャパシタを備える信頼できる個別の電子回路を製造するために、その製品の長いライフサイクルを期待して、電気製品を購入する顧客に引き渡す前に、これら電子回路をテストする事は周知である。既知のテスト技法にはいわゆる「バーンイン法（Ｂｕｒｎ  Ｉｎ  ｍｅｔｈｏｄ）」があり、この方法では、欠陥のあるキャパシタの早期不良を促すために、テスト電圧パルスをキャパシタに印加する。これにより、欠陥コンポーネントを有する回路を製造プロセスから切り離すことができる。
【０００３】
米国特許第５，８５３，６０３号明細書（特許文献１）には、基板上に配置される複数の相互接続した素子を含む、マイクロ電子デバイスの製造方法が開示されている。この製造方法は、基板上に複数の個別コンポーネントを有する回路を包含している素子のセルを製造するステップと、有効なセルを識別するために、これらセルをテストするステップとを備えている。当該方法は、更に、少なくとも１つの有効セルを接続する接続バンドを導電性材料で形成するステップを備えている。これにより、欠陥のない素子が適切に相互接続されるように、欠陥のない素子を適切に個別配線して、大きな電子回路を製造することができる。しかしながら、欠陥のある素子が識別される場合、複数のコンポーネントを備える完成素子は、欠陥のない素子を相互接続する次のステップからは廃棄しなければならない。
【特許文献１】米国特許第５，８５３，６０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
各々が異なる電気コンポーネントを備える集積回路の製造方法は、経済的に改善する必要がある。
【課題を解決するための手段】
【０００５】
この必要性は、請求項１に記載の集積回路素子の製造方法によってかなえることができる。本発明のこの態様によれば、製造しようとする回路素子が第１タイプの第１の電気コンポーネント及び第２タイプの第２の電気コンポーネントを備え、前記第１の電気コンポーネントは、該第１のコンポーネントをテストするための第１の測定条件を必要とし、当該第２の電気コンポーネントは該第２のコンポーネントをテストするための第２の測定条件を必要とする。２つの測定条件は、互いに異なる。当該回路素子の製造方法は、（ａ）基板上に第１及び第２のコンポーネントを形成するステップと、（ｂ）第１のコンポーネント及び第２のコンポーネントを接続するために、前記基板上に設けられ、第１のコンポーネントを測定装置と個別に接続することを可能にするガルバニックギャップを有する導体路を、基板上に設けるステップと、（ｃ）測定装置によって第１のコンポーネントのテストを行うステップと、（ｄ）テスト結果が第１のコンポーネントに欠陥がないことを示す場合に、導電接続によってガルバニックギャップを閉じ、テスト結果が第１のコンポーネントに欠陥があることを示す場合には、対応する集積回路素子を欠陥品として識別するステップと、を備える。
【０００６】
上述した方法の利点は、製造プロセスの初期段階において、個々の電気コンポーネントに基づいて回路素子の品質をテストすることができるということにある。複数の回路素子を備える大きな集積回路を構築するために、欠陥がある回路素子を廃棄して、複数の回路素子を備える欠陥のある回路の廃棄率を劇的に低減させることができるようにすることができる。その結果、生産コストをかなり減らすことができる。
【０００７】
請求項２に記載の本発明の一実施態様によれば、第１のコンポーネントのテストを行うステップは、（ａ）第１のコンポーネントに電圧パルスを印加するステップと、（ｂ）第１のコンポーネントの抵抗を測定するステップとを備える。当該抵抗は、所定のＤＣ電圧又はＡＣ電圧を第１のコンポーネントに印加する場合に、第１のコンポーネントに流れる電流を測定することによって容易に計測することができる。好ましくは、このテストプロシージャは、先ず、規定シーケンスの電圧パルスから成る所定のテスト信号を被テストコンポーネントに印加し、次にそのコンポーネントのオーム抵抗を測定する。このようなテストプロシージャは、典型的には「フラッシュテスト」と称されている。
【０００８】
第１及び第２のコンポーネントのガルバニック分離により、各電気コンポーネントを適切な測定信号でテストすることができるという事に留意すべきである。最適なテスト条件を選択する場合に、他のコンポーネントに対する測定信号についての制限を考慮する必要がない。
【０００９】
請求項３に記載の本発明の更に他の実施態様によれば、測定装置は、電極によって、第１のコンポーネントに電気的に接続する。好ましくは、各電極は、導体路上に形成するランド又は導体接続領域のような小さなパッドに接触し得るように、先が鋭くとがった部分を備えるようにする。電極は、針の形状に形成することができる。
【００１０】
請求項４に記載の本発明の他の実施態様によれば、基板上に第１及び第２のコンポーネントを形成するステップと基板上に導体路を設けるステップは第１の場所で実施し、測定装置によって第１のコンポーネントのテストを行うステップは、第１の場所とは違う第２の場所で実施する。第１の場所は、好ましくは、半導体回路を製造するためのクリーンルームとすることができる。第２の場所は、適切な測定装置を備える特別な試験室とすることができる。特に第２の場所は、上述のフラッシュテストを効果的に行うことができる、いわゆるウェハ試験センターとすることができる。
【００１１】
請求項５に記載の本発明の他の実施態様によれば、ガルバニックギャップを閉じるために金属層を使用する。好ましくは、多層金属を使用することができる。これは、メタライゼーションを与える周知の技術を、ガルバニックギャップを閉じるのに用いることができるという利点をもたらす。従って、当該方法は、メタライゼーション及び／又は多層金属構造を形成及び構築するのに用いられる共通の装置で実施することができる。
【００１２】
前述した必要性は、請求項６に記載の集積回路の製造方法によってもかなえることができる。本発明のこの態様によれば、当該方法は、（ａ）集積回路素子を製造するために上述した１つ以上の方法を繰り返し適用することによって、複数の集積回路素子を製造するステップと、（ｂ）複数の集積回路素子のうちで、欠陥のない第１のコンポーネントのみを含むように選択した集積回路素子を相互に接続するステップ、とを備える。
【００１３】
上述した方法は、複数の個別の回路素子を備える集積回路を製造する有効な方法を示している。回路素子を互いに相互接続する前に、全ての回路素子を欠陥がないかテストすれば、欠陥のある回路の製造を回避することができる。
【００１４】
それぞれのステップのシーケンスは任意である事に留意すべきである。例えば、最初に導体路を含む電気コンポーネントを基板上に形成し、次に、第１タイプの第２のコンポーネントをテストすることが可能である。テストプロシージャは、各集積回路素子の全てのコンポーネントに実施することができる。或いは、テストプロシージャは、選択した所定の電気コンポーネントに実施することができる。
【００１５】
請求項７に記載の本発明の他の実施態様によれば、基板をウェハとし、コンポーネントのテスト結果をウェハのマップにセーブする。これはウェハマッピングと呼ばれ、ウェハ上に形成するコンポーネントの全ての関連データを、更なるウェハ処理ステップを行うマシンの装置へ送ることができるように、ウェハを更に効果的に処理することができるという利点をもたらす。
【００１６】
請求項８に記載の本発明の他の実施態様によれば、当該方法は更に、良結果を示す集積回路素子を、所定の順序で接続するステップを含む。これは、個別の集積回路素子を備える電気コンポーネントを、非常に効果的且つ経済的な方法で製造することができるという利点をもたらす。電気コンポーネントの製造プロセスから欠陥回路素子を切り離すことができるようにすることにより、製造プロセスの高い信頼性を保証することができる。
【００１７】
請求項９に記載の本発明の他の実施態様によれば、当該方法は、規定数相互接続した集積回路素子を備えている集積回路を単独化する（ｓｉｎｇｕｌａｒｉｚｉｎｇ）ステップを更に含む。これは、個別に集積化する電気コンポーネントを製造するのに特に有効な方法が提供されるという利点をもたらすことができる。好ましくは、単独化は、ウェハ基板を分離することによって直接行う。ウェハを小さいベアダイに分離するための技術は、半導体コンポーネントの製造分野の専門家には周知である。
【００１８】
請求項１０に記載の本発明の他の態様によれば、集積回路素子が提供される。この回路素子は、第１タイプの第１の電気コンポーネントと第２タイプの第２の電気コンポーネントとを備える。第１の電気コンポーネントは、この第１のコンポーネントをテストするための第１の測定条件を必要とし、第２の電気コンポーネントは、この第２のコンポーネントをテストするための第２の測定条件を必要とする。２つの測定条件は、互いに異なる。当該回路素子は更に、第１のコンポーネントと第２のコンポーネントとを接続するために基板上に設けられ、第１のコンポーネントを測定装置と個別に接続することを可能にするガルバニックギャップを有する導体路を、更に備えている。
【００１９】
本発明のこの態様は、集積回路素子の上述した設計、特に、導体路の設計が、回路素子内の第１のコンポーネントを、回路素子の第２の、又は別のコンポーネントに影響を与えずに、個別にテストすることができるという有用な可能性を提供するという着想に基づくものである。従って、第２タイプのコンポーネントに対して制限される測定条件による制約を受けることなく、第１のコンポーネントに対する最適な測定条件を適用することができる。このような制約測定条件は、例えば、第２のコンポーネントに損傷を与えることなく印加することができる制限最大電圧とすることができる。
【００２０】
請求項１１に記載の本発明の一実施態様によれば、第１のコンポーネントは、互換性のある非半導体コンポーネントとする。非半導体コンポーネントは通常、非常に強いストレス印加条件を許容するので、適切な測定条件を適用することによって、非半導体コンポーネントをテストすることができる。
【００２１】
請求項１２に記載の本発明の他の実施態様によれば、第１のコンポーネントはキャパシタとする。特に、第１のコンポーネントは強誘電体キャパシタとすることができる。強誘電体キャパシタは、電場を与えることによって向きを変えたりする自発分極を有するコンポーネントである。強誘電体キャパシタによって、新型の超小型電子回路を提供することができる。非常に興味深い新型の超小型電子回路の例として、不揮発性メモリとしてコンピュータ製品に用いられるＦＲＡＭ（強誘電体ランダムアクセスメモリ、ＦＲＡＭは登録商標）を挙げることができる。
【００２２】
明確には記載していない更なる実施態様によれば、異なる種類のコンポーネントを第１タイプのコンポーネントとして用いることができる事に留意すべきである。異なる種類のコンポーネントに対する唯一の制約は、許容可能なテスト条件が、半導体に用いなければならないテスト条件とは異なるということである。例えば、ブレークスルー電圧が高いコンデンサ、バリスタ又はスパークギャップは、第１タイプのコンポーネントとして用いることができる。
【００２３】
キャパシタを確実にテストするために、いわゆるフラッシュテストを行うことができる。フラッシュテストは、典型的には、キャパシタに一連の高電圧パルスでストレスを印加することを含み、一連の高電圧パルスはキャパシタのプレートに印加する。典型的には、１０Ｖ〜１００Ｖの大きさの電圧パルスを印加することができる。印加する電圧の正確な大きさは、キャパシタのプレート間に位置する誘電体層の厚さに依存する。
【００２４】
好ましくは、フラッシュテストの期間中に印加する最大電圧は、欠陥のないキャパシタの誘電体層がダメージを受けないように選択する。欠陥のないキャパシタとは対照的に、欠陥のある誘電体層は、電気的なブレークスルーに弱い。この為、対応するキャパシタが破壊され、欠陥のないキャパシタと比較してずっと高い漏れ電流を示す。従って、漏れ電流を測定することにより、欠陥のないキャパシタと欠陥のあるキャパシタとを分けることができる。
【００２５】
テストの信頼性を最大にするためには、電圧パルスを回路素子の異なる熱条件下にて印加するのが良いという事に留意すべきである。
【００２６】
請求項１３に記載の本発明の他の実施態様によれば、第２のコンポーネントは、互換性のある半導体コンポーネントとする。第２のコンポーネントと第１のコンポーネントとを電気的に減結合させることにより、壊れやすい第２のコンポーネントを、第１のコンポーネントに適用可能なストレス印加測定条件から保護することができる。
【００２７】
請求項１４に記載の本発明の他の実施態様によれば、第２のコンポーネントはダイオードとする。特に、第２のコンポーネントは、容易に壊れやすい半導体コンポーネントのすぐ近くに配置される静電放電ダイオード（ＥＳＤダイオード）である。ＥＳＤダイオードは、半導体コンポーネントの端子に流れる不所望な静電荷による電圧過負荷から、半導体コンポーネントを保護するために用いることができる。
【００２８】
集積回路素子の製造プロセス中に、ダイオードを第１のコンポーネントから一時的に分離するガルバニックギャップによって、第１のコンポーネントを適切な電圧信号でテストすることができる。これらのテスト条件は、ダイオードに適しているもっと繊細な測定条件程には制限されない。通常、ダイオードのような半導体コンポーネントは、他の非半導体コンポーネントと比べて非常に低い電圧でテストするコンポーネントである。従って、回路素子は、各タイプの電気コンポーネントに適切な測定条件を適用することによって効果的にテストすることができる。
【００２９】
請求項１５に記載の本発明の他の実施態様によれば、集積回路素子は、第３タイプの第３の電気コンポーネントを更に備える。これは、個々の欠陥コンポーネントにより回路素子が欠陥回路素子とならないようにするために、３つ以上の異なるタイプのコンポーネントを備える集積回路素子に形成したコンポーネントも個別にテストすることができる、という利点をもたらすことができる。
【００３０】
請求項１６に記載の本発明の他の実施態様によれば、第３のコンポーネントは抵抗とする。このようにすれば、様々なタイプの回路素子を、効果的且つ確実な方法で製造できるという可能性を提供することができる。例えば、このような回路素子は、ローパスフィルタ、ハイパスフィルタ又は、抵抗を備える他の任意の回路素子とすることができる。
【００３１】
請求項１７に記載の本発明の他の実施態様によれば、導体路は、ギャップのそれぞれ２つの反対側に位置付けられる、少なくとも２つの接点パッドを備えるようにする。このようにすれば、測定装置に属する電極を介して、コンポーネントに容易に接触させることができる。
【００３２】
請求項１８に記載の本発明の他の実施態様によれば、ガルバニックギャップを、金属層によって閉じる。特に、ガルバニックギャップは、多層金属によって閉じることができる。好ましくは、多層金属はいわゆるアンダーバンプメタル（ＵＢＭ）とする。ＵＢＭの面上の適当な場所に、はんだ球を形成することができる。はんだ球は、プリント回路基板上に設けられるランドと接続することができる。チップ及びプリント回路基板は、例えばいわゆるリフロー炉で実施するであろう、例えばはんだ付けプロセスによって、恒久的に接続することができる。
【００３３】
ＵＢＭは、銅、ニッケル、銀及び／又は金を含む、異なる金属層で構成することができる。回路素子のメタライゼーションを選択的に行うためには、はんだ球を対応するチップの表面上の適切な場所に形成する前にＵＢＭを構造化することができる。
【００３４】
請求項１９に記載の本発明の他の態様によれば、集積回路が提供される。集積回路は、上述した複数の集積回路素子を備える。集積回路は、好ましくは、ウェハ基板上に直接形成することができ、いわゆるウェハ・レベル・パッケージ又はチップ・サイズ・パッケージとすることができる。
【００３５】
複数の回路素子を備える集積回路の品質は、欠陥のないコンポーネントのみを含む集積回路素子を用いることで保証することができる。
【００３６】
本発明の特定の実施態様を、製造方法について記載していること、そして、本発明の他の実施態様を、集積回路素子又は集積回路について記載していることに留意すべきである。しかしながら当業者は、他の記載がなくても、方法のクレームの特徴と回路のクレームの特徴とで如何なる組み合わせも可能であること、そしてこれが本願に開示されているということを、上記及び以下の記載から推測するであろう。
【００３７】
本発明の上記要点及び他の要点は、以下に記載する実施例から明らかであり、また、実施例を参照しつつ説明する。本発明を、以下実施例につき詳細に説明するが、本発明はこれに限定されるわけではない。
【００３８】
図面は、概略的な図である。異なる図面において、類似又は同一の要素は、同じ参照符号で、又は、上一桁だけが個々に違う参照符号で示してあることに留意されたい。
【発明を実施するための最良の形態】
【００３９】
図１は、本発明の一実施例による集積回路素子１００を示す回路図を示している。回路素子１００は、基板（図示せず）上に配置又は形成される種々の電気コンポーネントから成るローパスフィルタを表わす。基板はシリコンウェハとするのが好適である。
【００４０】
前記コンポーネントには、２つのキャパシタ１０１ａ及び１０１ｂと、２つのダイオード１０２ａ及び１０２ｂと、１つの抵抗１０３とがある。キャパシタ１０１ａ及び１０１ｂは、強誘電体キャパシタである。ダイオード１０２ａ及び１０２ｂは、静電放電（ＥＳＤ）保護ダイオードである。しかし、異なるタイプのコンポーネントを一例として示しただけである。本発明を、他のタイプのコンポーネントによっても実現可能であるということは、前述及び以下の記載から理解されるであろう。
【００４１】
ローパスフィルタ１００を表すコンポーネントは、導体路１０５を介して、直接又は間接的に、各々電気的に結合されている。導体路１０５は、構造化した金属層、好ましくは構造化アルミニウム層で形成される。図１から分かるように、導体路１０５は、開放ブリッジを表わす２つの中断部又はギャップ１０６ａ及び１０６ｂを備えている。各ギャップ１０６ａ及び１０６ｂの左側と右側には、接続領域１０８が設けられている。集積ローパスフィルタ１００の入力端及び出力端にもさらなる接続領域１０８が設けられ、このローパスフィルタ１００を他の回路素子、例えば同じタイプの他の集積ローパスフィルタ１００と電気的に結合させることができるようにしている。
【００４２】
電気回路素子１００を更に処理する前に、個々のコンポーネントが欠陥であるかどうか、コンポーネントを個別にテストすることが望ましい。１つの欠陥コンポーネントは、回路素子１００の全体を欠陥品してしまう。このような状況では、コンポーネントは、それが初めから欠陥である場合だけでなくても、欠陥であるとして分類される。コンポーネントはまた、そのタイプのコンポーネントに対する特定のライフサイクルと比較して推定されるライフサイクルが短い場合にも、欠陥であるとして分類される。このような欠陥コンポーネントは、ストレス印加プロシージャ及びその後のテストプロシージャによって識別することができる。
【００４３】
このようなストレス印加プロシージャはフラッシュテストと呼ばれ、特にキャパシタに適用することができる。この場合には、高電圧パルスをキャパシタのプレートにロードする。典型的には、１０Ｖ〜１００Ｖの大きさの電圧パルスを印加する。正確な電圧は、キャパシタのプレート間に位置する誘電体層の厚さに依存する。フラッシュテストの間にロードする最大電圧は、欠陥のないキャパシタの誘電体層がダメージを受けないように選択する。欠陥のないキャパシタとは対照的に、欠陥のある誘電体層はストレス印加プロシージャの影響を受け、電気的なブレークスルーを示す。これにより、対応するキャパシタは破壊され、先にストレス印加したコンポーネントの抵抗測定を含む次のテストプロシージャにおいて、欠陥コンポーネントは、典型的には、漏洩電流の増加を示す。
【００４４】
欠陥状態を識別するために、異なるコンポーネントは異なるプロシージャを必要とするので、第１タイプのコンポーネント（ここではキャパシタ１０１ａ及び１０１ｂ）に対して適切なテストプロシージャを、電気的に結合させることにより、欠陥のない第２タイプのコンポーネント（ここではダイオード１０２ａ及び１０２ｂ）にさえもダメージを与えてしまうという問題が生じる恐れがある。
【００４５】
ガルバニックギャップ１０６ａ又は１０６ｂは、キャパシタ１０１ａ又は１０１ｂを電気測定装置１２０とそれぞれ個別に接続できるようにする。図１から分かるように、高電圧パルスをキャパシタ１０１ｂにロードしたとしても、ダイオード１０２ｂの片側のみが測定装置１２０と電気的に接続されるだけなので、ダイオード１０２ｂのダメージを回避することができる。換言すれば、ガルバニックギャップ１０６ｂは、測定装置１２０によって与えられる電圧信号がダイオード１０２ｂにロードされないように、開路を呈する。従って、ガルバニックギャップ１０６ｂは、キャパシタ１０１ｂだけに適切なストレス印加プロシージャを適用できるようにする。最適なストレス印加プロシージャは、ダイオード１０２ｂにロードされるかもしれない最大電圧を考慮せずに選択することができる。ダイオード１０２ｂは半導体コンポーネントであるので、このダイオード１０２ｂに対する最大電圧は、典型的には、非半導体コンポーネントであるキャパシタ１０１ｂに対する最大電圧よりもずっと低い。
【００４６】
同じようなことが、キャパシタ１０１ａ及びダイオード１０２ａに適用可能であるストレス印加条件についても言えることは理解されるであろう。
【００４７】
キャパシタ１０１ｂは、電極１２１によって、測定装置１２０と接続される。電極１２１は２つの接続領域１０８と接触し、第１の接続領域１０８はキャパシタ１０１ｂの第１のプレートと電気的に接続され、第２の接続領域１０８はキャパシタ１０１ｂの第２のプレートと電気的に接続されている。接続領域１０８は、導体路１０５の対応する部分と電気測定装置１２０の電極１２１との間を、確実に電気的に接触可能にする。
【００４８】
集積回路は典型的には、小さいパーケージ内に形成されるので、接続領域１０８もまた、サイズが制限される。テストすることになっているコンポーネント１０１ｂ間に安定且つ確実に接触できるようにするために、各電極１２１は、小さい接続領域１０８との接触が可能となるように先の鋭くとがった部分を備えている。好ましくは、電極１２１は針の形に形成する。
【００４９】
以下では、キャパシタ１０１ａ及び１０１ｂに適用したストレス印加及びテストプロシージャが、双方のキャパシタ１０１ａ及び１０１ｂに欠陥がないことを示したものと仮定する。更に、他のコンポーネント及び導体路もまた、集積回路素子１００を更に処理し得るように、欠陥がないものと仮定する。
【００５０】
集積回路素子を更に処理する場合には、欠陥のない回路素子１００を製造するために、ガルバニックギャップ１０６ａ及び１０６ｂを閉じなければならない。
【００５１】
図２は、閉じたガルバニックギャップを有する、図１から分かる回路素子１００を示している。ここでは、回路素子を参照符号２００で示している。２つのガルバニックギャップ１０６ａ及び１０６ｂは、各々、ブリッジ回路２０７ａ及び他のブリッジ回路２０７ｂで閉じられている。
【００５２】
図３ａ及び３ｂはそれぞれ、ガルバニックギャップ１０６ａ及び１０６ｂ上に形成したブリッジ回路２０７ａ及び２０７ｂの構成を詳細に示している。ブリッジ回路は、ガルバニックギャップの境界を表している２つの接続領域３０８の間に形成される。接続領域３０８は、ランド又は接点パッドとも称され、これらはアルミニウム層３５１で形成され、且つ構造化される。図１及び２に示したコンポーネントと共に、基板３５０上に形成するアルミニウム層３５１は、導体路１０５も表す。好ましくは、基板３５０はシリコンウェハとする。
【００５３】
回路素子１００の表面を機械的ダメージから保護するために、保護層３５２が、基板３５０及びアルミニウム層３５１のそれぞれ上側表面上に設けられている。測定装置１２０を回路素子と電気的に結合するためと、ブリッジ回路３５５を形成する双方のために、２つの接続領域３０８の上側表面が開放するように、保護層３５２は、２つの接続領域３０８の領域の上方個所に凹所を備えている。
【００５４】
ブリッジ回路３５５は金属勢とし、好ましくは多層金属とする。より好ましくは、金属は、いわゆるアンダーバンプメタル（ＵＢＭ）とする。ＵＢＭは、銅、ニッケル、銀及び／又は金を含有する、異なる金属層で構成することができる。空間的に選択的なコーティングをするためには、はんだ球３５６をブリッジ回路３５５の上に堆積する前に、ＵＢＭを構造化する。ＵＢＭを使用することによって、はんだ球３５６を、集積回路素子の表面上にしっかりと形成することができるという利点がある。
【００５５】
ガルバニックギャップを電気的にブリッジする上述した方法は、複数の回路素子１００を備え得る集積回路が基板３５０上に形成されるように、異なる回路素子１００間を相互接続するのに用いることもできるということに留意すべきである。使用回路素子１００の全てを上述のようなストレス印加及びテストプロシージャによってテストした場合には、個々の回路素子１００のみならず、集積回路全体にも欠陥がないということを保証することができる。個々の回路素子１００のテストは、集積回路の生産及び製造プロセスの期間内にて早くに行われるので、欠陥のある回路素子１００は製造プロセスの初期段階で廃棄することができ、欠陥のある回路の製造率をかなり減らすことができる。
【００５６】
単語「有する」「含む」等は他の要素又はステップの存在を排除するものではなく、「１つ」「１個」等は、複数であることを排除するものではないことに留意すべきである。異なる実施例に関係する要素を組み合わせることもできる。
【００５７】
本発明の上記実施例は次のように要約することができる。即ち、第１タイプの第１の電気コンポーネントと、第２タイプの第２の電気コンポーネントとを備え、当該２つのコンポーネントは、これらのコンポーネントに欠陥があるかないかをテストするために、異なる測定条件を必要とする、集積回路素子の製造方法について述べた。当該製造方法は、（ａ）基板上に第１及び第２のコンポーネントを形成するステップと、（ｂ）第１及び第２のコンポーネントを接続し、第１のコンポーネントを測定装置と個別に接続することを可能にするガルバニックギャップを有する導体路を、基板上に設けるステップと、（ｃ）測定装置によって第１のコンポーネントのテストを行うステップと、（ｄ）テスト結果が第１のコンポーネントに欠陥がないことを示す場合に、導電接続によってガルバニックギャップを閉じ、テスト結果が第１のコンポーネントに欠陥があることを示す場合には、対応する集積回路素子を欠陥品として識別するステップと、を備えている。更に、複数の回路素子、１つの回路素子及び１つの集積回路を備えている集積回路の製造方法について述べた。
【図面の簡単な説明】
【００５８】
【図１】ローパスフィルタに設けられるキャパシタを選択的にテストするための測定回路を示す図である。
【図２】キャパシタのテスト後、ガルバニックギャップを閉じた、図１に示したローパスフィルタを示す図である。
【図３ａ】ガルバニックギャップを閉じるための接触ブリッジの側面図である。
【図３ｂ】図３ａに示した接触ブリッジの上面図である。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【国際調査報告】
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