(57)【要約】  三次元半導体であるsurrounding gate transistor(SGT)の寄生抵抗の増加による消費電力の増大と、動作速度の低下を解決し、SGTの高速化、低消費電力を実現する半導体装置を提供すること。  半導体基板上に形成された第一のシリコン柱と、前記第一シリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第一のシリコン柱の表面の一部を囲む第一のシリサイドと、前記第三のシリコン柱の表面の一部を囲む第二のシリサイドと、を具備する半導体装置であって、  前記第一のシリサイドと前記第一のシリコン柱とにより形成されるコンタクト抵抗、及び、前記第二のシリサイドと前記第三のシリコン柱とにより形成されるコンタクト抵抗が、それぞれ前記半導体装置の基準抵抗より小さい、ことを特徴とする半導体装置により上記課題を解決する。
2009075031.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第一のシリコン柱と、前記第一シリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第一のシリコン柱の表面の一部を囲む第一のシリサイドと、前記第三のシリコン柱の表面の一部を囲む第二のシリサイドと、を具備する半導体装置であって、
前記第一のシリサイドと前記第一のシリコン柱とにより形成されるコンタクト抵抗、及び、前記第二のシリサイドと前記第三のシリコン柱とにより形成されるコンタクト抵抗が、それぞれ前記半導体装置の基準抵抗より小さい、ことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第三のシリコン柱の表面の一部を囲む第二のシリサイドと、を具備する半導体装置であって、
前記第二のシリサイドと前記第三のシリコン柱とにより形成されるコンタクト抵抗が前記半導体装置の基準抵抗より小さい、ことを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された第一のシリコン柱と、前記第一のシリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第一のシリコン柱の表面の一部を囲む第一のシリサイドと、を具備する半導体装置であって、
前記第一のシリサイドと前記第一のシリコン柱とにより形成されるコンタクト抵抗が上記半導体装置の基準抵抗より小さい、ことを特徴とする半導体装置。
【請求項４】
半導体基板上に形成された第一のシリコン柱と、前記第一のシリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第一のシリコン柱の表面の一部を囲む第一のシリサイドと、前記第三のシリコン柱の表面の一部を囲む第二のシリサイドと、を具備し、
前記第一のシリコン柱の直径W1（ｃｍ）及び高さL1（ｃｍ）と前記第三のシリコン柱の直径W2（ｃｍ）及び高さL2（ｃｍ）との関係が、
2009075031.tif 000045
2009075031.tif 000046
を満たす、ことを特徴とする半導体装置。
【請求項５】
半導体基板上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第三のシリコン柱の表面の一部を囲む第二のシリサイドと、を具備し、
前記第三のシリコン柱の直径W2（ｃｍ）と高さL2（ｃｍ）との関係が、
2009075031.tif 000047
を満たす、ことを特徴とする半導体装置。
【請求項６】
半導体基板上に形成された第一のシリコン柱と、前記第一のシリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第一のシリコン柱の表面の一部を囲む第一のシリサイドと、を具備し、
前記第一のシリコン柱の直径W１（ｃｍ）と高さL１（ｃｍ）との関係が、
2009075031.tif 000048
を満たす、ことを特徴とする半導体装置。
【請求項７】
前記第一のシリサイド及び前記第二のシリサイドは、Niシリサイド、Ptシリサイド、Erシリサイド、Ybシリサイド、又は、これらを組み合わせたシリサイドであることを特徴とする、請求項１から請求項6のいずれかに記載の半導体装置。
【請求項８】
前記第一のシリコン柱及び前記第三のシリコン柱は高濃度不純物領域を含むことを特徴とする、請求項１から請求項７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、三次元半導体であるsurrounding gate transistor(SGT)の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
プレーナ型トランジスタによる微細化により、かかるプレーナ型トランジスタが、低消費電力で安価、高い情報処理能力を持つマイクロプロセッサや、ＡＳＩＣ、マイコン、安価で大容量なメモリとして、コンピュータや通信、計測機器、自動制御装置、生活機器等の広い分野で用いられている。しかし、半導体基板上に平面に形成するプレーナ型トランジスタは平面的に形成される。すなわち、プレーナ型トランジスタでは、ソース、ゲート及びドレインがシリコン基板表面に水平に構成される。これに対して、ＳＧＴでは、ソース、ゲート及びドレインがシリコン基板に対して垂直方向に配置されており、ゲートが凸状半導体層を取り囲む構造が形成されている（例えば、非特許文献1、図２０）。従って、ＳＧＴはプレーナ型トランジスタに比べて専有面積を大きく縮小する。しかし、このようなＳＧＴでは、ULSIの微細化とともにゲート長が短くなり、チャネル抵抗が低くなるのに対して、寄生抵抗である拡散層抵抗及びコンタクト抵抗がシリコン柱の微細化とともに増大し、オン電流が減少する。よって、微細化したＳＧＴデバイスでは、さらなる寄生抵抗の低減が必須である。【０００３】
このデバイスの高速化を実現するために、ソース及びドレインの寄生抵抗であるコンタクト抵抗を小さくする方法として例えば特許文献１等が知られている。
特許文献1に開示されたコンタクト抵抗の低抵抗化を目的としたSGT構造の図を示す。SGTの場合、シリコン柱のスケーリングにより、シリコン柱とこのシリコン柱の上部に接続されるコンタクトとの接触面積が小さくなるため、コンタクト抵抗が増大する。その結果、SGTのオン電流が低下する。この問題に対する手法として、コンタクト抵抗を低くするためにシリコン柱とコンタクトとの接触面積を大きくする構造が開示されている。すなわち、シリコン柱の上面だけでなく側面の一部にもコンタクトを接触させることにより、シリコン柱とコンタクトとの接触面積を大きくして、コンタクト抵抗を小さくしている。（図２１）【０００４】
【非特許文献１】H.Takato el.al IEEE transaction on electron device vol.38 No.3 March 1991 p573~578
【特許文献１】特開2007-123415号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した特許文献１等は、コンタクト抵抗を小さくすることを目的とするSGTの構造として、シリコン柱とコンタクトとの接触面積をシリコン柱の上面の面積より大きくしてコンタクト抵抗を小さくする構造を提案しているが、実際にULSIを構成するSGTがその高速化を実現するためには、コンタクト抵抗がSGTの基準抵抗より小さいことが望ましい。
本発明は、上記課題に鑑みてなされたものであり、SGTの動作速度が低下する問題を解決するために寄生抵抗であるコンタクト抵抗を小さくした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第一の態様に係る半導体装置は、半導体基板上に形成された第一のシリコン柱と、前記第一シリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第一のシリコン柱の表面の一部を囲む第一のシリサイドと、前記第三のシリコン柱の表面の一部を囲む第二のシリサイドと、を具備し、前記第一のシリサイドと前記第一のシリコン柱とにより形成されるコンタクト抵抗、及び、前記第二のシリサイドと前記第三のシリコン柱とにより形成されるコンタクト抵抗が、それぞれ前記半導体装置の基準抵抗より小さい、ことを特徴とする。【０００７】
本発明の第二の態様に係る半導体装置は、半導体基板上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第三のシリコン柱の表面の一部を囲む第二のシリサイドと、を具備し、前記第二のシリサイドと前記第三のシリコン柱とにより形成されるコンタクト抵抗が前記半導体装置の基準抵抗より小さい、ことを特徴とする。【０００８】
本発明の第三の態様に係る半導体装置は、半導体基板上に形成された第一のシリコン柱と、前記第一のシリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第一のシリコン柱の表面の一部を囲む第一のシリサイドと、を具備し、前記第一のシリサイドと前記第一のシリコン柱とにより形成されるコンタクト抵抗が上記半導体装置の基準抵抗より小さい、ことを特徴とする。
上記構成の半導体装置によれば、半導体デバイスの寄生抵抗を低減できるので、高速かつ低消費電力のULSI（超大規模集積回路）の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の半導体装置を、図面を参照にして詳細に説明する。
実施の形態１：半導体装置
図１は本発明の実施の形態１に係る半導体装置におけるトランジスタの概略鳥瞰図である。図２は図１のカットラインＡ−Ａ’における概略断面図であり、図３は図１の上面図であり、図４は図２のカットラインB−B’における概略断面図であり、図５は図２のカットラインC−C’における概略断面図であり、図６は図２のカットラインD−D’における概略断面図である。本実施の形態に係る半導体装置は、第一導電型の半導体基板１００に形成された円柱形状を有する第一のシリコン柱８３０と、前記第一のシリコン柱８３０の上に形成された円柱形状を有する第二のシリコン柱８１０と、前記第二のシリコン柱８１０の表面の一部を囲む第一の絶縁体３１０と、その絶縁体３１０を囲むゲート２１０と、前記第二のシリコン柱８１０の上に形成された円柱形状を有する第三のシリコン柱８２０と、を具備する。【００１０】
第二のシリコン柱８１０は、この第二のシリコン柱８１０の一部分として形成された第二導電型の高濃度不純物領域５２０と、この第二のシリコン柱８１０の一部分として形成された第二導電型の高濃度不純物領域５３０と、を含む。
半導体基板１００は、この半導体基板１００の一部分として形成された第二導電型の高濃度不純物領域５１０と、この高濃度不純物領域５１０の一部分として形成されたシリサイド領域（第一のシリサイド）７２０と、を含む。また、この半導体基板１００には、素子分離９１０が形成されている。【００１１】
第三のシリコン柱８２０は、この第三のシリコン柱８２０の一部分として形成された第二導電型の高濃度不純物領域５４０を含み、この高濃度不純物領域５４０には、シリサイド領域（第二のシリサイド）７１０が形成されている。
第一シリコン柱８３０は、この第一のシリコン柱８３０の一部分として形成された第二導電型の高濃度不純物領域５５０を含む。
さらに、本実施の形態に係る半導体装置は、前記シリサイド領域７２０の上に形成されたコンタクト４３０と、前記シリサイド領域７１０の上に形成されたコンタクト４２０と、前記ゲート２１０の上に形成されたコンタクト４１０と、を具備する。【００１２】
本実施例では、高濃度不純物領域５１０を含んだ第一のシリコン柱８３０とこの第一のシリコン柱８３０に形成されたシリサイド領域７２０とにより形成されるコンタクト抵抗R１、及び、高濃度不純物領域５４０を含んだ第三のシリコン柱８２０とこの第三のシリコン柱８２０に形成されたシリサイド領域７１０とにより形成されるコンタクト抵抗R２は、共に寄生抵抗であり、この寄生抵抗を小さくするために基準抵抗Rsと関係式（１−１）、（１−２）を満たすことが望ましい。
2009075031.tif 000003
（１−１）
2009075031.tif 000004
（１−２）
2009075031.tif 000005
（１−３）【００１３】
また、基準抵抗Rsは、前記半導体装置のコンタクト抵抗R1＝０かつコンタクト抵抗R2＝０であり、コンタクト４１０、４３０のどちらか一方に０（V）、もう一方にV（V）を印加し、コンタクト４２０にV(V)を印加したときにコンタクト４１０と４３０との間に流れる電流I（A）から、式（１−３）より求められる。
具体的には、ゲート２１０の長さが２０nmでゲート絶縁膜の膜厚が1nmのとき、第二のシリコン柱８１０の直径が１０nmのとき、第一のシリコン柱８３０の寄生抵抗R１、コンタクト抵抗率ρC、第一導電型の不純物領域のシート抵抗ρD、第一のシリコン柱８３０の横断面の周囲長K１、及び、第一のシリコン柱８３０の高さL1は、式（１−４）を満たす。ここでαは式（１−５）とする。また、第一のシリコン柱８３０の横断面の周囲長K1（ｃｍ）は第一のシリコン柱８３０の直径W1（ｃｍ）と関係式（１−６）を満たすとする。
2009075031.tif 000006
（１−４）
2009075031.tif 000007
（１−５）
2009075031.tif 000008
（１−６）【００１４】
第三のシリコン柱８２０の寄生抵抗R２、コンタクト抵抗率ρC、第一導電型の不純物領域のシート抵抗ρD、第三のシリコン柱８２０の横断面の周囲長K２及び第三のシリコン柱８２０の高さL２は、式（１−７）を満たす。また、第三のシリコン柱８２０の横断面の周囲長K２（ｃｍ）は、第三のシリコン柱８２０の直径W２（ｃｍ）と関係式（１−８）を満たすとする。
2009075031.tif 000009
（１−７）
2009075031.tif 000010
（１−８）
式（１−４）を（１）へ、（１−７）を（１−２）へ代入して条件式（１−９）、（１−１０）を得る。
2009075031.tif 000011
（１−９）
2009075031.tif 000012
（１−１０）【００１５】
ここで、コンタクト抵抗率ρC＝6.2e-8(Ω-cm2)、シート抵抗ρD=6.4e-3/W1(Ω/□)、また、前記半導体装置のコンタクト４１０、４３０のどちらか一方に０（V）、もう一方に１（V）を印加し、コンタクト４２０に１(V)印加したときにコンタクト４１０と４３０の間に流れる電流I（A）を44（uA）とすると、式（１−３）より得られる基準抵抗Rs＝2.3e-8 (Ω)を式（１−９）、（１−１０）へ代入すると、第一のシリコン柱８３０の高さL１と第一のシリコン柱８３０の横断面の周囲長K１との関係式（１−１１）、及び、第三のシリコン柱８２０の高さL２（ｃｍ）と第三のシリコン柱８２０の横断面の周囲長K２（ｃｍ）との関係式（１−１１）が得られる。
2009075031.tif 000013
（１−１１）
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（１−１２）
この条件式（１−１１）、（１−１２）を満たすとき式（１−１）を満たすので、式（１−１３）、（１−１４）が得られる。（図７、図８）
2009075031.tif 000015
（１−１３）
2009075031.tif 000016
（１−１４）【００１６】
なお、第二のシリコン柱８１０は周囲長が８nm〜１００umまで、かつ第三のシリコン柱８２０及び第一のシリコン柱８３０は周囲長が８nm〜１００umまで、かつゲート長が６nm〜１０umとする。これらすべての構造を満たす式（１−１）の条件式は第二のシリコン柱８１０の直径が2.6nmであり、コンタクト抵抗率ρCが7e-9（Ωcm２）であり、シート抵抗ρDがρD=6.4e-3/W1 (Ω/□)であり、また、前記半導体装置のコンタクト４１０、４３０のどちらか一方に０（V）、もう一方に１（V）を印加し、コンタクト４２０に１(V)を印加したときにコンタクト４１０と４３０の間に流れる電流I（A）を11.4（uA）とすると、式（１−３）より基準抵抗Rs=9.0e-8 (Ω)となり、式（１−８）、（１−９）に数値を代入すると式（１−１５）、（１−１６）となる。
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（１−１５）
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（１−１６）【００１７】
この条件式（１−１５）、（１−１６）を満たすときそれぞれ式（１−１）、（１−２）を満たすので、式（１−１７）、（１−１８）が得られる。
2009075031.tif 000019
（１−１７）
2009075031.tif 000020
（１−１８）【００１８】
実施の形態２：半導体装置
図９は本発明の実施の形態２に係る半導体装置におけるトランジスタの概略鳥瞰図である。図１０は図９のカットラインＡ−Ａ’における概略断面図であり、図１１は図９の上面図であり、図１２は図１０のカットラインB−B’における概略断面図であり、図１３は図１０のカットラインC−C’における概略断面図である。本実施の形態に係る半導体装置は、第１導電型の半導体基板１００に形成された円柱形状を有する第二のシリコン柱８１０と、この第二のシリコン柱８１０の上に形成された円柱形状を有する第三のシリコン柱８２０と、を具備する。【００１９】
第二のシリコン柱８１０表面の一部は第一の絶縁体３１０に囲まれ、その第１の絶縁体３１０はゲート２１０に囲まれている。第二のシリコン柱８１０は、この第二のシリコン柱８１０の一部分として形成された第二導電型の高濃度不純物領域５２０と、この第二のシリコン柱８１０の一部分として形成された第二導電型の高濃度不純物領域５３０と、を含む。
半導体基板１００は、この半導体基板１００の一部分として形成された第二導電型の高濃度不純物領域５１０と、この高度濃度不純物領域５１０の一部分として形成されたシリサイド領域（第一のシリサイド）７２０と、を含む。また、この半導体基板１００には、素子分離９１０が形成されている。【００２０】
第三のシリコン柱８２０は、この第三のシリコン柱８２０の一部分として形成された第二導電型の高濃度不純物領域５４０、を含み、この高濃度不純物領域５４０にはシリサイド領域（第二のシリサイド）７１０が形成されている。
さらに、本実施の形態に係る半導体装置は、前記シリサイド領域７２０の上に形成されたコンタクト４３０と、前記シリサイド領域７１０の上に形成されたコンタクト４２０と、前記ゲート２１０の上に形成されたコンタクト４１０と、を具備する。【００２１】
本実施の形態では、上述した実施の形態１とは異なり、高濃度不純物領域５１０を含んだ基板１００と、この基板１００に形成されたシリサイド領域７２０とにより形成される寄生抵抗R１は、無視できる構造であるとし、式（２−１）を満たすものとする。この場合、高濃度不純物領域５４０を含んだ第三のシリコン柱８２０と、この第三のシリコン柱８２０に形成されたシリサイド領域７１０とにより形成されるコンタクト抵抗R２の寄生抵抗を小さくするために、基準抵抗Rs及びコンタクト抵抗R２は式（２−２）を満たすことが望ましい。
2009075031.tif 000021
（２−１）
2009075031.tif 000022
（２−２）
2009075031.tif 000023
（２−３）【００２２】
また、基準抵抗Rsは、前記半導体装置のコンタクト抵抗R1＝０かつコンタクト抵抗R2＝０であり、コンタクト４１０、４３０のどちらか一方に０（V）、もう一方にV（V）を印加し、コンタクト４２０にV（V）を印加したときにコンタクト４１０と４３０の間に流れる電流I（A）から式（２−３）より求められる。
具体的には、ゲート２１０の長さが２０nmでゲート絶縁膜の膜厚が1nmのとき、シリコン柱の直径が１０nmのとき、第三のシリコン柱８２０のコンタクト抵抗R、コンタクト抵抗率ρC、第一導電型の不純物領域のシート抵抗ρD、第三のシリコン柱８２０の横断面の周囲長K２、及び、第三のシリコン柱８２０の高さL２は、式（２−４）を満たす。ここでαは式（２−５）とする。また、第三のシリコン柱８２０の横断面の周囲長K２（ｃｍ）は第三のシリコン柱８２０の直径W２（ｃｍ）と関係式（２−６）を満たすとする。
2009075031.tif 000024
（２−４）
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（２−５）
2009075031.tif 000026
（２−６）
式（２−４）を（２−１）へ代入して条件式（２−７）を得る。
2009075031.tif 000027
（２−７）【００２３】
ここで、コンタクト抵抗率ρC＝6.2e-8(Ω-cm2)、シート抵抗ρD=6.4e-3/W1 (Ω/□)、また、前記半導体装置のコンタクト４１０、４３０のどちらか一方に０（V）、もう一方に１（V）を印加し、コンタクト４２０に１(V)を印加したときにコンタクト４１０と４３０の間に流れる電流I（A）を44（uA）とすると、式（２−３）より得られる基準抵抗Rs＝2.3e-8 (Ω)を式（２−７）へ代入すると、第三のシリコン柱８２０の高さL2（ｃｍ）と第三のシリコン柱８２０の横断面の周囲長K2（ｃｍ）との関係式（２−８）が得られる。
2009075031.tif 000028
（２−８）
この条件式（２−８）を満たすとき式（２−１）を満たすので、式（２−９）が得られる。（図１４）
2009075031.tif 000029
（２−９）【００２４】
なお、第二のシリコン柱８１０は周囲長が８nm〜１００umまで、かつ第三のシリコン柱８２０と第一のシリコン柱８３０は周囲長が８nm〜１００umまで、かつゲート長が６nm〜１０umとする。これらすべての構造を満たす式（２−１）の条件式は第二のシリコン柱８１０の直径が2.6nmであり、コンタクト抵抗率ρCが7e-9Ωcmであり、シート抵抗ρDがρD=6.4e-3/W1 (Ω/□)であり、また、前記半導体装置のコンタクト４１０、４３０のどちらか一方に０（V）、もう一方に１（V）を印加し、コンタクト４２０に１(V)を印加したときにコンタクト４１０と４３０の間に流れる電流I（A）を11.4（uA）とすると式（２−３）より基準抵抗Rs=9e-8(Ω)とすると式（２−１０）となり、
2009075031.tif 000030
（２−１０）
式（２−１０）に数値を代入すると式（２−１１）となる。
2009075031.tif 000031
（２−１１）
この条件式（２−１１）を満たすとき式（２−１）を満たすので、式（２−１２）が得られる。
2009075031.tif 000032
（２−１２）【００２５】
実施の形態３：半導体装置
図１５は、本発明の実施の形態３に係る半導体装置におけるトランジスタの概略鳥瞰図である。図１６は図１５のカットラインＡ−Ａ’における概略断面図であり、図１７は図１４の上面図であり、図１８は図１５のカットラインB−B’における概略断面図であり、図１９は図１５のカットラインC−C’における概略断面図である。本実施の形態に係る半導体装置は、第一導電型の半導体基板１００に形成された円柱形状を有する第一のシリコン柱８３０と、前記第一のシリコン柱８３０の上に形成された円柱を有する第二のシリコン柱８１０と、前記第二のシリコン柱８１０の表面の一部を囲む第一の絶縁体３１０と、その絶縁体３１０を囲むゲート２１０と、前記第二のシリコン柱８１０の上に形成された円柱形状を有する第三のシリコン柱８２０と、を具備する。【００２６】
第二のシリコン柱８１０は、この第二のシリコン柱８１０の一部分として形成された第二導電型の高濃度不純物領域５２０と、この第二のシリコン柱８１０の一部分として形成された第二導電型の高濃度不純物領域５３０と、を含む。
半導体基板１００は、この半導体基板１００の一部分として形成された第二導電型の高濃度不純物領域５１０と、この高濃度不純物領域５１０の一部分として形成されたシリサイド領域（第一のシリサイド）７２０と、を含む。また、この半導体基板１００には、素子分離９１０が形成されている。【００２７】
第三のシリコン柱８２０は、この第三のシリコン柱８２０の一部分として形成された第二導電型の高濃度不純物領域５４０を含み、この高濃度不純物領域５４０には、シリサイド領域７１０（第二のシリサイド）が形成されている。
第１のシリコン柱８３０は、この第一のシリコン柱８３０の一部分として形成された第二導電型の高濃度不純物領域５５０を含む。
さらに、本実施の形態に係る半導体装置は、前記シリサイド領域７２０の上に形成されたコンタクト４３０と、前記シリサイド領域７１０の上に形成されたコンタクト４２０と、前記ゲート２１０の上に形成されたコンタクト４１０と、を具備する。【００２８】
本実施の形態では、上述した実施の形態１とは異なり、高濃度不純物領域５４０を含んだ第三のシリコン柱８２０と、この第三のシリコン柱８２０に形成されたシリサイド領域７１０とにより形成されるコンタクト抵抗R２は、無視できる構造であるとし、式（３−１）を満たすものとする。この場合、高濃度不純物領域５１０を含んだ第一のシリコン柱８３０と、この第一のシリコン柱８３０に形成されたシリサイド領域７２０とにより形成されるコンタクト抵抗R１の寄生抵抗を小さくするために、基準抵抗Rsとコンタクト抵抗R１は式（３−２）を満たすことが望ましい。
2009075031.tif 000033
（３−１）
2009075031.tif 000034
（３−２）
2009075031.tif 000035
（３−３）【００２９】
また、基準抵抗Rsは、前記半導体装置のコンタクト抵抗R1＝０かつコンタクト抵抗R2＝０であり、コンタクト４１０、４３０のどちらか一方に０（V）、もう一方にV（V）を印加し、コンタクト４２０にV(V)を印加したときにコンタクト４１０と４３０の間に流れる電流I（A）から式（３−３）より求められる。
具体的には、ゲート２１０の長さが２０nmでゲート絶縁膜の膜厚が1nmのとき、シリコン柱の直径が１０nmのとき、第一のシリコン柱８３０のコンタクト抵抗R、コンタクト抵抗ρC、第一導電型の不純物領域のシート抵抗ρD、第一のシリコン柱８３０の横断面の周囲長K１、及び、第一のシリコン柱８３０の高さL1は、式（３−４）を満たす。ここでαは式（３−５）とする。また、第一のシリコン柱８３０の横断面の周囲長K１（ｃｍ）は第一のシリコン柱８３０の直径W１（ｃｍ）と関係式（３−６）を満たすとする。
2009075031.tif 000036
（３−４）
2009075031.tif 000037
（３−５）
2009075031.tif 000038
（３−６）
式（３−４）を（３−１）へ代入して条件式（３−７）を得る。
2009075031.tif 000039
（３−７）【００３０】
ここで、コンタクト抵抗率ρC＝6.2e-8(Ω-cm2)、シート抵抗ρD=1.6e-3×４/W1 (Ω/□)、第二のシリコン柱８２０の(nm)、また、前記半導体装置のコンタクト４１０、４３０のどちらか一方に０（V）、もう一方に１（V）を印加し、コンタクト４２０に１(V)を印加したときにコンタクト４１０と４３０の間に流れる電流I（A）を44（uA）とすると、式（３−３）より得られる基準抵抗Rs＝2.3e-8 (Ω)を式（３−７）へ代入すると、第三のシリコン柱８２０と第一のシリコン柱８３０の高さL１と第三のシリコン柱８２０と第一のシリコン柱８３０の横断面の周囲長K１との関係式（３−８）が得られる。
2009075031.tif 000040
（３−８）
この条件式（３−８）を満たすとき式（１）を満たすので、式（３−９）が得られる。（図２０）
2009075031.tif 000041
（３−９）【００３１】
なお、第二のシリコン柱８１０は周囲長が８nm〜１００umまで、かつ第三のシリコン柱８２０及び第一のシリコン柱８３０は周囲長が８nm〜１００umまで、かつゲート長が６nm〜１０umとする。これらすべての構造を満たす式（３−１）の条件式は第二のシリコン柱８１０の直径が２．６nmであり、コンタクト抵抗ρCが7e-9（Ωcm2)であり、シート抵抗ρDがρD=1.6e-3×４/W1 (Ω/□)であり、また、前記半導体装置のコンタクト４１０、４３０のどちらか一方に０（V）、もう一方に１（V）を印加し、コンタクト４２０に１(V)を印加したときにコンタクト４１０と４３０の間に流れる電流I（A）を11.4（uA）とすると、式（３−３）より基準抵抗Rs=9e-8(Ω)のときでかつL1=L2、K1=K2とすると式（３−１０）となり、
2009075031.tif 000042
（３−１０）
式（３−１０）に数値を代入すると式（３−１１）となる。
2009075031.tif 000043
（３−１１）
この条件式（１１）を満たすとき式（１）を満たすので、式（３−１２）が得られる。
2009075031.tif 000044
（３−１２）
なお、上述した各実施の形態において、シリサイド領域７１０及び７２０は、Niシリサイド、Ptシリサイド、Erシリサイド、Ybシリサイド、又は、これらを組み合わせたシリサイドとすることができる。【００３２】
かくして本発明によれば、半導体基板上に形成された第一のシリコン柱と、前記第一シリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第一のシリコン柱の表面の一部を囲む第一のシリサイドと、前記第三のシリコン柱の表面の一部を囲む第二のシリサイドと、を具備する半導体装置であって、前記第一のシリサイドと前記第一のシリコン柱とにより形成されるコンタクト抵抗、及び、前記第二のシリサイドと前記第三のシリコン柱とにより形成されるコンタクト抵抗が、それぞれ前記半導体装置の基準抵抗より小さい、ことを特徴とする半導体装置が提供される。
上記構成の半導体装置によれば、SGTの寄生抵抗の増加による消費電力の増大と、動作速度の低下を解決し、SGTの高速化、低消費電力を実現する半導体装置を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の半導体装置の一例を示す鳥瞰図である。
【図２】図１の半導体装置のA―A’断面図である。
【図３】図１の半導体装置の上面図である。
【図４】図２の半導体装置のB―B’断面図である。
【図５】図２の半導体装置のC―C’断面図である。
【図６】図２の半導体装置のD―D’断面図である
【図７】図１の半導体装置について基準抵抗よりシリサイドとSiのコンタクト抵抗が小さいことを満たすための８３０のシリコン柱の直径W1と８３０のシリコン柱の長さL1の関係を表す図である。
【図８】図１の半導体装置について基準抵抗よりシリサイドとシリコン柱のコンタクト抵抗が小さいことを満たすための８２０のシリコン柱の直径W２と８２０のシリコン柱の長さL２の関係を表す図である。
【図９】本発明の半導体装置の一例を示す鳥瞰図である。
【図１０】図９の半導体装置のA―A’断面図である。
【図１１】図９の半導体装置の上面図である。
【図１２】図１０の半導体装置のB―B’断面図である。
【図１３】図１０の半導体装置のC―C’断面図である。
【図１４】図９の半導体装置について基準抵抗よりシリサイドとシリコン柱のコンタクト抵抗が小さいことを満たすための８２０のシリコン柱の直径W2と８２０のシリコン柱の長さL2の関係を表す図である。
【図１５】本発明の半導体装置の一例を示す鳥瞰図である。
【図１６】図１５の半導体装置のA―A’断面図である。
【図１７】図１５の半導体装置の上面図である。
【図１８】図１６の半導体装置のB―B’断面図である。
【図１９】図１６の半導体装置のC―C’断面図である。
【図２０】図１５の半導体装置について基準抵抗よりシリサイドとシリコン柱のコンタクト抵抗が小さいことを満たすための８３０のシリコン柱の直径W１と８３０のシリコン柱の長さL１の関係を表す図である。
【図２１】従来のSGTの一例を示す鳥瞰図と断面図である。
【図２２】従来のSGTの一例を示す上面図である。
【図２３】従来のSGTの一例を示す図２２のI−I’断面図である。
【符号の説明】
【００３４】
１００、１１０  半導体基板
２１０  ゲート
３１０  ゲート絶縁膜
４１０、４２０、４３０、４４０  コンタクト
５１０、５２０、５３０、５４０  高濃度不純物拡散層
６１０  層間絶縁膜
７１０、７２０  シリサイド
８１０、８２０  シリコン柱
９１０  素子分離絶縁膜
１０１０  高抵抗領域
１１１０  サイドウォール酸化膜
１２１０  コンタクトホールのエッチングストップ層
１３１０  ソース
１４１０  ドレイン
１６１０  チャネル領域
１７１０  メタル配線部
１８１０  Al
１９１０  凸型半導体
【図１】
2009075031.tif 000049
【図２】
2009075031.tif 000050
【図３】
2009075031.tif 000051
【図４】
2009075031.tif 000052
【図５】
2009075031.tif 000053
【図６】
2009075031.tif 000054
【図７】
2009075031.tif 000055
【図８】
2009075031.tif 000056
【図９】
2009075031.tif 000057
【図１０】
2009075031.tif 000058
【図１１】
2009075031.tif 000059
【図１２】
2009075031.tif 000060
【図１３】
2009075031.tif 000061
【図１４】
2009075031.tif 000062
【図１５】
2009075031.tif 000063
【図１６】
2009075031.tif 000064
【図１７】
2009075031.tif 000065
【図１８】
2009075031.tif 000066
【図１９】
2009075031.tif 000067
【図２０】
2009075031.tif 000068
【図２１】
2009075031.tif 000069
【図２２】
2009075031.tif 000070
【図２３】
2009075031.tif 000071
【手続補正書】
【提出日】平成21年3月18日(2009.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第一のシリコン柱と、前記第一シリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第一のシリコン柱の少なくとも側面に形成される第一のシリサイドと、前記第三のシリコン柱の少なくとも側面に形成される第二のシリサイドと、を具備する半導体装置であって、
前記第一のシリサイドと前記第一のシリコン柱とにより形成されるコンタクト抵抗、及び、前記第二のシリサイドと前記第三のシリコン柱とにより形成されるコンタクト抵抗が、それぞれ前記半導体装置の基準抵抗より小さい、ことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第三のシリコン柱の少なくとも側面に形成される第二のシリサイドと、を具備する半導体装置であって、
前記第二のシリサイドと前記第三のシリコン柱とにより形成されるコンタクト抵抗が前記半導体装置の基準抵抗より小さい、ことを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された第一のシリコン柱と、前記第一のシリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第一のシリコン柱の少なくとも側面に形成される第一のシリサイドと、を具備する半導体装置であって、
前記第一のシリサイドと前記第一のシリコン柱とにより形成されるコンタクト抵抗が上記半導体装置の基準抵抗より小さい、ことを特徴とする半導体装置。
【請求項４】
半導体基板上に形成された第一のシリコン柱と、前記第一のシリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第一のシリコン柱の少なくとも側面に形成される第一のシリサイドと、前記第三のシリコン柱の少なくとも側面に形成される第二のシリサイドと、を具備し、
前記第一のシリコン柱の直径Ｗ１（ｃｍ）及び高さＬ１（ｃｍ）と前記第三のシリコン柱の直径Ｗ２（ｃｍ）及び高さＬ２（ｃｍ）との関係が、
2009075031.tif 000072
を満たす、ことを特徴とする半導体装置。
【請求項５】
半導体基板上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第二のシリコン柱の上に形成された第三のシリコン柱と、前記第三のシリコン柱の少なくとも側面に形成される第二のシリサイドと、を具備し、
前記第三のシリコン柱の直径Ｗ２（ｃｍ）と高さＬ２（ｃｍ）との関係が、
2009075031.tif 000073
を満たす、ことを特徴とする半導体装置。
【請求項６】
半導体基板上に形成された第一のシリコン柱と、前記第一のシリコン柱の上に形成された第二のシリコン柱と、前記第二のシリコン柱の表面の一部を囲む第一の絶縁体と、前記第一の絶縁体を囲むゲートと、前記第一のシリコン柱の少なくとも側面に形成される第一のシリサイドと、を具備し、
前記第一のシリコン柱の直径Ｗ１（ｃｍ）と高さＬ１（ｃｍ）との関係が、
2009075031.tif 000074
を満たす、ことを特徴とする半導体装置。
【請求項７】
前記第一のシリサイド及び前記第二のシリサイドは、Ｎｉシリサイド、Ｐｔシリサイド、Ｅｒシリサイド、Ｙｂシリサイド、又は、これらを組み合わせたシリサイドであることを特徴とする、請求項１から請求項６のいずれかに記載の半導体装置。
【請求項８】
前記第一のシリコン柱及び前記第三のシリコン柱は高濃度不純物領域を含むことを特徴とする、請求項１から請求項７のいずれかに記載の半導体装置。
【国際調査報告】
2009075031.tif 000075
2009075031.tif 000076
2009075031.tif 000077
2009075031.tif 000078