(57)【要約】  回路面積および回路コストの小さな増加で、消費エネルギーを低減した汎用ＳＴＮ液晶ドライバを使用したコレステリック液晶表示装置が開示されており、画素をプレーナ状態にする第１ステップと、画素においてフォーカルコニック状態の混在比を増加させる第２ステップと、を実行するコレステリック液晶表示装置において、電圧発生回路と、電圧発生回路からの所定の電圧に基づいて画素に電圧パルスを印加するドライバ回路28,29と、を備え、電圧発生回路は、電源電圧から昇圧電圧を発生する昇圧部41と、電圧制御信号を発生する電圧切替部42と、昇圧電圧から電圧制御信号に応じた所定の電圧を発生する電圧安定部43と、を備え、電圧安定部43は、昇圧電圧の変動に対する出力電圧変動を抑圧するように構成されており、昇圧部は第１ステップと第２ステップで、昇圧比を切り替える。
2009050771.tif 000002
【特許請求の範囲】
【請求項１】
書換え対象の画素をプレーナ状態に初期化する高電圧パルスを印加する第１ステップと、初期化された画素においてプレーナ状態に対するフォーカルコニック状態の混在比を増加させる低電圧パルスを印加する第２ステップと、を実行し、前記低電圧パルスを印加する累積時間で中間調の値が決定されるコレステリック液晶表示装置であって、
所定の電圧を出力する電圧発生回路と、
前記電圧発生回路から供給される前記所定の電圧に基づいて、前記画素に印加する電圧パルスを生成するドライバ回路と、を備え、
前記電圧発生回路は、
電源電圧から昇圧電圧を発生する昇圧部と、
前記電圧発生回路からの出力電圧の電圧値を指示する電圧制御信号を発生する電圧切替部と、
前記昇圧部から供給される前記昇圧電圧から、前記電圧制御信号に応じた前記所定の電圧を発生する電圧安定部と、を備え、
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成されており、
前記昇圧部は、前記第１ステップと前記第２ステップで、昇圧比を切り替えることを特徴とするコレステリック液晶表示装置。
【請求項２】
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成された増幅回路を備え、
前記増幅回路の電圧増幅率Ｇは１より大きく、
前記増幅回路の入力電圧は、前記ドライバ回路が画素に印加する電圧の１／Ｇであり、前記昇圧型ＤＣ−ＤＣコンバータの出力電圧に影響されないことを特徴とする請求項１に記載のコレステリック液晶表示装置。
【請求項３】
前記増幅回路は、オペアンプの反転増幅回路または非反転増幅回路と、高周波数領域での電源電圧変動抑圧比低下を補償する回路と、を有ることを特徴とする請求項１に記載のコレステリック液晶表示装置。
【請求項４】
高周波数領域での電源電圧変動抑圧比低下を補償する前記回路は、前記オペアンプの出力端子に接続された容量素子と抵抗の直列接続回路であることを特徴とする請求項３に記載のコレステリック液晶表示装置。
【請求項５】
前記昇圧部は、昇圧型ＤＣ−ＤＣコンバータを備え、前記昇圧型ＤＣ−ＤＣコンバータのフィードバック端子に抵抗を介して印加する電圧を変化させることで昇圧比が制御されることを特徴とする請求項１に記載のコレステリック液晶表示装置。
【請求項６】
前記昇圧部は、昇圧型ＤＣ−ＤＣコンバータを備え、
前記昇圧型ＤＣ−ＤＣコンバータの最大出力電圧は、第１ステップ時の高電圧パルスのパルス波高より低いが、第２ステップ時の低電圧パルスのパルス波高より高く、
前記昇圧型ＤＣ−ＤＣコンバータのスイッチ出力に接続されるトランジスタは、第１ステップ時の高電圧パルスのパルス波高より高い耐圧を有することを特徴とする請求項１に記載のコレステリック液晶表示装置。
【請求項７】
前記昇圧型ＤＣ−ＤＣコンバータのスイッチ出力に接続される前記トランジスタは、ＮＭＯＳ−ＦＥＴであることを特徴とする請求項６に記載のコレステリック液晶表示装置。
【請求項８】
書換え対象の画素をプレーナ状態に初期化する高電圧パルスを印加する第１ステップと、初期化された画素においてプレーナ状態に対するフォーカルコニック状態の混在比を増加させる低電圧パルスを印加する第２ステップと、を実行し、前記低電圧パルスを印加する累積時間で中間調の値が決定されるコレステリック液晶表示装置であって、
所定の電圧を出力する電圧発生回路と、
前記電圧発生回路から供給される前記所定の電圧に基づいて、前記画素に印加する電圧パルスを生成するドライバ回路と、を備え、
前記電圧発生回路は、
電源電圧から昇圧電圧を発生する昇圧部と、
前記電圧発生回路からの出力電圧の電圧値を指示する電圧制御信号を発生する電圧切替部と、
前記昇圧部から供給される前記昇圧電圧から、前記電圧制御信号に応じた前記所定の電圧を発生する電圧安定部と、を備え、
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成されており、
前記昇圧部は、１個のインダクタを用いる昇圧型ＤＣ−ＤＣコンバータを２個有し、前記２個の昇圧型ＤＣ−ＤＣコンバータの一方の出力電圧は、第１ステップ時の高電圧パルスのパルス波高より高く、他方の出力電圧は、第２ステップ時の低電圧パルスのパルス波高より高く、前記２個の昇圧型ＤＣ−ＤＣコンバータの出力端子は、ダイオードを介して１つの出力端子に接続され、
前記昇圧部は、前記２個の昇圧型ＤＣ−ＤＣコンバータのオン／オフを制御することにより、前記第１ステップと前記第２ステップでの前記昇圧電圧を切り替えることを特徴とするコレステリック液晶表示装置。
【請求項９】
前記ダイオードは、順方向電圧の小さいショットキーバリアダイオードであることを特徴とする請求項８に記載のコレステリック液晶表示装置。
【請求項１０】
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成された増幅回路を備え、
前記増幅回路の電圧増幅率Ｇは１より大きく、
前記増幅回路の入力電圧は、前記ドライバ回路が画素に印加する電圧の１／Ｇであり、前記２個の昇圧型ＤＣ−ＤＣコンバータの出力電圧に影響されないことを特徴とする請求項８に記載のコレステリック液晶表示装置。
【請求項１１】
前記増幅回路は、オペアンプの反転増幅回路または非反転増幅回路と、高周波数領域での電源電圧変動抑圧比低下を補償する回路と、を有ることを特徴とする請求項８に記載のコレステリック液晶表示装置。
【請求項１２】
高周波数領域での電源電圧変動抑圧比低下を補償する前記回路は、前記オペアンプの出力端子に接続された容量素子と抵抗の直列接続回路であることを特徴とする請求項１１に記載のコレステリック液晶表示装置。
【請求項１３】
前記昇圧部は、昇圧型ＤＣ−ＤＣコンバータを備え、前記昇圧型ＤＣ−ＤＣコンバータのフィードバック端子に抵抗を介して印加する電圧を変化させることで昇圧比が制御されることを特徴とする請求項８に記載のコレステリック液晶表示装置。
【請求項１４】
所定の電圧を出力する電圧発生回路と、
前記電圧発生回路から供給される前記所定の電圧に基づいて、画素に印加する電圧パルスを生成するドライバ回路と、を備え、
前記電圧発生回路は、
電源電圧から昇圧電圧を発生する昇圧部と、
前記電圧発生回路からの出力電圧の電圧値を指示する電圧制御信号を発生する電圧切替部と、
前記昇圧部から供給される前記昇圧電圧から、前記電圧制御信号に応じた前記所定の電圧を発生する電圧安定部と、を備え、
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成されているコレステリック液晶表示装置の駆動方法であって、
書換え対象の画素をプレーナ状態に初期化する高電圧パルスを印加する第１ステップと、初期化された画素においてプレーナ状態に対するフォーカルコニック状態の混在比を増加させる低電圧パルスを印加する第２ステップと、を実行し、前記低電圧パルスを印加する累積時間で中間調の値が決定され、
前記第１ステップと前記第２ステップで、前記昇圧部の昇圧比を切り替えることを特徴とするコレステリック液晶表示装置の駆動方法。
【請求項１５】
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成された増幅回路を備え、
前記増幅回路の電圧増幅率Ｇは１より大きく、
前記増幅回路の入力電圧は、前記ドライバ回路が画素に印加する電圧の１／Ｇであり、前記昇圧型ＤＣ−ＤＣコンバータの出力電圧に影響されないことを特徴とする請求項１４に記載のコレステリック液晶表示装置の駆動方法。
【請求項１６】
前記増幅回路は、オペアンプの反転増幅回路または非反転増幅回路と、高周波数領域での電源電圧変動抑圧比低下を補償する回路と、を有ることを特徴とする請求項１４に記載のコレステリック液晶表示装置の駆動方法。
【請求項１７】
高周波数領域での電源電圧変動抑圧比低下を補償する前記回路は、前記オペアンプの出力端子に接続された容量素子と抵抗の直列接続回路であることを特徴とする請求項１６に記載のコレステリック液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コレステリック液晶表示装置に関し、特に高電圧パルスを印加してプレーナ状態に初期化した後、低電圧パルスを印加して一部をフォーカルコニック状態にし、その混在比により中間調の値が決定され、混在比が低電圧パルスの印加累積時間に依存するコレステリック液晶表示装置に関する。
【背景技術】
【０００２】
近年、各企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。【０００３】
コレステリック液晶は、カライラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。【０００４】
図１Ａおよび図１Ｂは、コレステリック液晶の状態を説明する図である。図１Ａおよび図１Ｂに示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１Ａに示すように入射光を反射するプレーナ状態と、図１Ｂに示すように入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。【０００５】
プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。【０００６】
λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。【０００７】
プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。【０００８】
次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。【０００９】
図２は、一般的なコレステリック液晶の電圧−反射特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。【００１０】
図２において、電極間に所定の高電圧ＶＰ１００（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。【００１１】
一方、電極間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加し、コレステリック液晶中の相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。【００１２】
また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。【００１３】
以上の現象を利用して、表示を行う。【００１４】
以上説明した電圧応答特性に基づく駆動方法の原理を、図３Ａから図３Ｃを参照して説明する。【００１５】
図３Ａは電圧パルスのパルス幅が数十ｍｓの場合のパルス応答特性を示し、図３Ｂは電圧パルスのパルス幅が１．８８ｍｓの場合のパルス応答特性を示し、図３Ｃは電圧パルスのパルス幅が０．９４ｍｓの場合のパルス応答特性を示す。それぞれの図において、上側にはコレステリック液晶に印加される電圧パルスが示され、下側には電圧−反射率特性が示され、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。液晶の駆動パルスとしてよく知られているように、電圧パルスは、分極による液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。【００１６】
図３Ａに示すように、パルス幅が大きい場合には、実線で示すように、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。破線で示すように、初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。【００１７】
パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は±３６Ｖであり、初期化パルスは、図３Ａに示すように±３６Ｖのパルスとする。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。【００１８】
一方、図３Ｂに示すように、パルス幅が１．８８ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が約１０Ｖでは反射率は変化しないが、それ以上大きな電圧になるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が１．８８ｍｓでパルス電圧が約２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が１．８８ｍｓでパルス電圧が約２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。上記のように、パルス幅１．８８ｍｓでは、約２０Ｖの電圧パルスでは反射率（階調）が変化し、約１０Ｖの電圧パルスでは変化しないので、図３Ｂのパルスでは、ＯＮ時には±１８．６Ｖ、ＯＦＦ時には±９．３Ｖのパルスとしている。【００１９】
図３Ｃに示すように、パルス幅が０．９４ｍｓの場合には、パルス幅が１．８８ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が１．８８ｍｓの場合と比べて小さい。【００２０】
以上のことから、大きなパルス幅で３６Ｖのパルスを印加すればプレーナ状態になり、十数Ｖから２０Ｖ程度の階調パルスを印加すればプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、階調パルスの累積時間に関係すると考えられる。【００２１】
コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。【００２２】
特許文献１は、ダイナミック駆動法を記載している。非特許文献１は、コンベンショナル駆動法を記載している。【００２３】
特許文献２および３は、フォーカルコニック状態へのリセットを応用した早送りモードの駆動方法を記載している。【００２４】
コンベンショナル駆動法で累積時間を利用して階調を設定する場合、上記のように、短いパルスの印加回数を調整する方法に加えて、パルス幅を異ならせる方法が考えられる。パルス幅を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑圧する上では有利である。以下、パルス幅を異ならせて累積時間を変化させすることにより階調を設定する方法をＰＷＭ(Pulse Width Modulation)法と称する。【００２５】
特許文献４は、コレステリック液晶ではないが、液晶表示装置でパルス幅の異なる正極パルスおよび負極パルスを印加する構成を記載している。【００２６】
図４は、パルスの印加回数とパルス幅の両方を組み合わせてパルスの累積印加時間を異ならせることにより階調書き込みを行う書き込み方法の例を説明する図である。【００２７】
第１ステップは、全画素にパルス幅４０ｍｓの±３６Ｖの高電圧パルスを印加して全画素をプレーナ状態にする初期化処理を行う。【００２８】
第２ステップは、階調書込み処理を行う。第２ステップは、第１、第２および第３サブステップの３つのサブステップに分割され、第１サブステップはさらに３つのサブステップ１−１，１−２，１−３に分割され、第２サブステップはさらに３つのサブステップ１−１，１−２，１−３に分割される。【００２９】
サブステップ１−１ではパルス幅１．８８ｍｓの±１８．６Ｖのパルスが印加され、サブステップ１−２ではパルス幅０．９４ｍｓの±１８．６Ｖのパルスが印加され、サブステップ１−３ではパルス幅０．４７ｍｓの±１８．６Ｖのパルスが印加される。３つのサブステップ１−１，１−２，１−３は、１スキャンラインの選択時に連続して行っても、異なるフレームとして行うことも可能である。同様に、サブステップ２−１ではパルス幅２．８２ｍｓの±１８．６Ｖのパルスが印加され、サブステップ２−２ではパルス幅１．４１ｍｓの±１８．６Ｖのパルスが印加され、サブステップ２−３ではパルス幅０．９４ｍｓの±１８．６Ｖのパルスが印加される。３つのサブステップ２−１，２−２，２−３は、１スキャンラインの選択時に連続して行っても、異なるフレームとして行うことも可能である。第３サブステップ３ではパルス幅５．６４ｍｓの±１８．６Ｖのパルスが印加される。なお、サブステップ１−１，１−２，１−３，２−１，２−２，２−３，３１スキャンラインの選択時に連続して行うことも可能である。【００３０】
各画素の階調レベルは、ＯＮするサブステップを組み合わせることにより、決定される。例えば、０階調の場合にはすべてのサブステップでＯＮする。階調レベル３の場合には、サブステップ１−１，１−２，１−３，２−１，３でＯＮし、他のサブステップはＯＦＦする。階調レベル１２の場合には、サブステップ１−２，１−３でＯＮし、他のサブステップはＯＦＦする。【００３１】
図５は、コレステリック液晶などのメモリ性の表示材料を有する単純マトリクス型の表示素子１０を使用した従来例の表示装置の全体構成を示す図である。例えば、表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３８Ｖに昇圧する。電圧切替部２３は、抵抗による分圧などにより各種の電圧を生成する。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用する。【００３２】
原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。【００３３】
制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。【００３４】
コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。利用可能な汎用ＳＴＮドライバは、様々なものが使用可能である。【００３５】
上記のように、コレステリック液晶表示装置では、第１ステップにおいて全画素にパルス幅４０ｍｓの±３６Ｖの電圧パルスを印加する。また、第２ステップでは、書き込みを行う画素には狭いパルス幅の±１８．６Ｖの電圧パルスを印加する。そのため、スキャンラインには選択電圧が印加されるラインおよび非選択電圧が印加されるラインがあり、データラインにはＯＮ電圧が印加されるラインおよびＯＦＦ電圧が印加されるラインがあり、印加電圧について４つの組合せが生じる。ここで、選択電圧が印加されたスキャンラインとＯＮ電圧が印加されるデータラインに対応する画素のみで階調の変化を生じ、他の画素では階調の変化を生じないことが要求される。汎用ＳＴＮドライバは、４種類の電圧Ｖ０，Ｖ２１，Ｖ３４，Ｖ５が供給される電圧端子を有し、上記の要求を満たす電圧パルスを出力するように構成されている。【００３６】
図６Ａは、セグメントドライバ２９およびコモンドライバ２８の、正極および負極フェーズにおいて出力する電圧パルスを示す図である。【００３７】
図６Ａに示すように、セグメントドライバ２９は、Ｖ０，Ｖ２１Ｓ，Ｖ３４Ｓ，Ｖ５として１８．６Ｖ，９．３Ｖ，９．３Ｖ，０Ｖが供給され、正極フェーズにおいて、ＯＮ電圧がＶ０（１８．６Ｖ）、ＯＦＦ電圧がＶ３４（９．３Ｖ）の電圧パルスを出力し、負極フェーズにおいて、ＯＮ電圧がＶ５（０Ｖ）、ＯＦＦ電圧がＶ２１（９．３Ｖ）の電圧パルスを出力する。同様に、コモンドライバ２８は、Ｖ０，Ｖ２１Ｃ，Ｖ３４Ｃ，Ｖ５として１８．６Ｖ，１３．９５Ｖ，４．６５Ｖ，０Ｖが供給され、正極フェーズにおいて、ＯＮ電圧がＶ５（０Ｖ）、ＯＦＦ電圧がＶ２１（１３．９５Ｖ）の電圧パルスを出力し、負極フェーズにおいて、ＯＮ電圧がＶ０（２０Ｖ）、ＯＦＦ電圧がＶ３４（４．６５Ｖ）の電圧パルスを出力する。【００３８】
コモンドライバ２８およびセグメントドライバ２９から上記のような電圧パルスが出力されることにより、各画素には、コモンドライバ２８およびセグメントドライバ２９のＯＮ／ＯＦＦの組み合わせに応じて、図６Ｂに示すような電圧が画素に印加される。【００３９】
なお、第１ステップでは、セグメントドライバ２９に、Ｖ０，Ｖ２１Ｓ，Ｖ３４Ｓ，Ｖ５として３６Ｖ，３６Ｖ，０Ｖ，０Ｖが供給され、コモンドライバ２８に、Ｖ０，Ｖ２１Ｃ，Ｖ３４Ｃ，Ｖ５として３６Ｖ，３６Ｖ，０Ｖ，０Ｖが供給される。【００４０】
電源回路の電圧安定部２４は、Ｖ５，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃを出力する。ここで、Ｖ５は０Ｖ（ＧＮＤ）であり、電圧安定部２４から出力する必要はない。従って、電源回路の電圧安定部２４は、第１ステップでは、Ｖ５，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃとして、３６Ｖ，３６Ｖ，３６Ｖ，０Ｖ，０Ｖを出力し、第２ステップでは、１８．６Ｖ，１３．９５Ｖ，９．３Ｖ，９．３Ｖ，４．６５Ｖを出力する。【００４１】
図７は、電圧切替部２３と電圧安定部２４の従来の回路構成例を示す図であり、Ｖ５，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃに対してこのような回路がそれぞれ設けられる。言い換えればこのような回路が５個設けられる。Ｖｏｕｔは昇圧部２２の出力する昇圧電圧で３８Ｖである。電圧切替部２３は、Ｖｏｕｔを分圧して所望の電圧を発生する直列抵抗列と、出力する電圧を切り替えるアナログスイッチ３１と、を有する。例えば、Ｖ２１Ｃを生成する回路であれば、抵抗による分圧により電圧Ａとして３６Ｖを、電圧Ｂとして９．３Ｖを発生し、アナログスイッチ３１で電圧ＡとＢの一方を選択して出力する。また、電圧安定部２４は、ボルテージフォロア回路を構成するオペアンプ３２を有し、液晶ドライバが必要とする高いソース・シンク能力を実現している。【００４２】
図８は、図５に示した従来の液晶表示装置における動作を示すタイムチャートである。第１ステップを開始する直前に、昇圧回路制御信号により昇圧部２２が待機状態から稼動状態に切り替えられ、昇圧電圧Ｖｏｕｔを発生する。昇圧部２２の出力電圧Ｖｏｕｔは、第１ステップと第２ステップで同じ３８Ｖである。第１ステップが終了すると、電圧切替信号が切り替わるので、それに応じて液晶ドライバに供給される電圧が切り替わる。【００４３】
第１ステップと第２ステップの合計の消費エネルギーのうち約９９％は、第２ステップの消費エネルギーが占める。第２ステップでは、上記のように、５個の電圧安定部２４のオペアンプ３２に３８Ｖの電圧が印加され、それぞれ１８．６Ｖ，１３．９５Ｖ，９．３Ｖ，９．３Ｖ，４．６５Ｖの電圧を出力するので、エネルギーの半分以上がオペアンプ３２で消費される。従って、オペアンプ３２の電源電圧を第１ステップと第２ステップで切り替えることで、消費エネルギーを低減することが可能である。【００４４】
例えば、Ａ６の大きさの表示素子１０で、オペアンプ３２の電源電圧を第１および第２ステップで同じ３８Ｖとした場合、オペアンプ、コモンドライバ２８、セグメントドライバ２９および表示素子１０を含む部分の平均消費電力は１４６ｍＷであるのに対して、オペアンプ３２の電源電圧を第２ステップで２２Ｖとした場合、平均消費電力は８５ｍＷに低減される。オペアンプ３２の待機時の消費電流は２２０μＡであり、５個のオペアンプがあるので合計１．１ｍＡであり、オペアンプ３２の待機時の消費電流の合計は、３８Ｖ時には４１．８ｍＷであるのに対して、２２Ｖでは２４．２ｍＷになる。【００４５】
コレステリック液晶表示装置では、消費エネルギーは電池の寿命と関係するので非常に重要である。上記のように、オペアンプ３２の電源電圧を第１ステップと第２ステップでそれぞれ最適な電圧にすることにより消費エネルギーを低減できるが、これまでそのようなことは行われていなかった。以下に行われなかった理由を説明する。【００４６】
昇圧部２２の出力電圧Ｖｏｕｔを切り替えるには２つの構成が考えられる。１つの構成は、昇圧部２２が１個の昇圧回路で構成され、昇圧回路の昇圧比を切り替える構成であり、他の構成は、昇圧部２２を出力電圧の異なる２個の昇圧回路で構成し、出力を選択する構成である。【００４７】
図９は、１個の昇圧回路を有し、その昇圧比を切り替える昇圧部２２の想定される従来例の構成を示す図である。参照番号３５は、昇圧回路ＩＣであり、例えばLinear Technology社製のLT3463（商品名）である。この昇圧回路ＩＣは、昇圧型ＤＣ−ＤＣコンバータである。また、参照番号３６はアナログスイッチ素子である。昇圧回路ＩＣ３５のＳＷ端子とＶｏｕｔ端子間には、シャットキーバリアダイオードが内蔵されている。昇圧回路ＩＣ３５のフィードバック端子ＦＢにフィードバックする電圧により出力電圧Ｖｏｕｔが設定される。ここでは、Ｖｏｕｔを１５００ＫΩと、アナログスイッチ素子３６で選択する５１ＫΩ又は９０．４ＫΩの２個の抵抗で分圧してフィードバックする構成である。図示のように、出力電圧制御信号がＬの時には、アナログスイッチ素子３６で５１ＫΩの抵抗が選択され、Ｖｏｕｔは３８Ｖになり、出力電圧制御信号がＨの時には、アナログスイッチ素子３６で９０．４ＫΩの抵抗が選択され、Ｖｏｕｔは２２Ｖになる。【００４８】
しかし、図９の昇圧部２２には、出力Ｖｏｕｔを高い電圧から低い電圧に切り替える時に、昇圧回路の出力が所定の低い電圧に達するのに要する時間（セットリング時間）が長いという問題がある。具体的にはデカップリング容量は４．７μＦで、セットリング時間短縮用放電抵抗が１００ｋΩで、放電抵抗での消費電力は、Ｖｏｕｔが３８Ｖの時には１４．４ｍＷで、Ｖｏｕｔが２２Ｖの時には４．８ｍＷであり、セットリング時間は０．９４秒である。もしセットリング時間を０．１秒以下にするには、放電抵抗の抵抗値を約１／１０にする必要があり、その場合消費電力は、Ｖｏｕｔが３８Ｖの時には１３５ｍＷで、Ｖｏｕｔが２２Ｖの時には４５ｍＷとなり、非常に大きな値になる。これでは第２ステップでオペアンプに供給する電圧を低くして消費エネルギーを低減する意味がない。【００４９】
また、図９の構成では、アナログスイッチ素子３６で５１ＫΩと９０．４ＫΩの抵抗を選択して、フィードバックする電圧を切り替えることで、出力電圧Ｖｏｕｔを切り替えているが、アナログスイッチ素子３６の非線形性のため、昇圧比の高いＶｏｕｔ＝３８Ｖの時には昇圧動作が不安定になりやすいという問題がある。特に、出力電圧切替後に定常状態になるまでの時間がかなり長く、ノイズも多いという問題がある。【００５０】
以上のような理由で、図９に示した１個の昇圧回路を有し、その昇圧比を切り替える構成の昇圧部は使用されていないのが現状である。【００５１】
図１０は、昇圧部２２に出力電圧の異なる２個の昇圧回路を設け、出力を選択する場合の想定される構成を示す。参照番号３７と３８は、図９の昇圧回路ＩＣ３５と同じＩＣであり、参照番号３９はアナログスイッチ素子である。昇圧回路ＩＣ３７はＶｏｕｔ＝３８Ｖになるようにフィードバック電圧が設定され、昇圧回路ＩＣ３７はＶｏｕｔ＝２２Ｖになるようにフィードバック電圧が設定され、昇圧回路ＩＣ３７の出力電圧Ｖｏｕｔ＝３８Ｖと昇圧回路ＩＣ３８の出力電圧Ｖｏｕｔ＝２２Ｖを、アナログスイッチ素子３９で選択する。【００５２】
図１０の回路構成は、２個の昇圧回路ＩＣを使用するため、その分コストが増加するが、コストの上で問題になるのは、昇圧回路ＩＣよりアナログスイッチ素子３９である。アナログスイッチ素子３９は、大型で高圧電源用であるため、非常に高価である。昇圧部２２の出力が、高い電圧から低い電圧へ切り替わる時のセットリング時間を短縮するには、高価なアナログスイッチ素子３９の使用が必須である。実際に、アナログスイッチ素子３９は昇圧回路ＩＣに比べても高価である。【００５３】
【特許文献１】特開２００１−２２８４５９号公報
【特許文献２】特開２０００−１４７４６６号公報
【特許文献３】特開２０００−１７１８３７号公報
【特許文献４】特開平４−６２５１６号公報
【非特許文献１】Y.-M. Zhu, D-K. Yang, Cumulative Drive Schemes for Bistable Reflective Cohlesteric LCDs, SID 98 DIGEST, pp798-801, 1998
【発明の開示】
【発明が解決しようとする課題】
【００５４】
本発明は、汎用ＳＴＮ液晶ドライバを使用したコレステリック液晶表示装置において、回路面積および回路コストの小さな増加で、第２ステップにおいてオペアンプで消費される電力をできるだけ低減することで、装置の消費エネルギーを大幅に低減することを目的とする。
【課題を解決するための手段】
【００５５】
本発明は、書換え対象の画素をプレーナ状態に初期化する高電圧パルスを印加する第１ステップと、初期化された画素においてプレーナ状態に対するフォーカルコニック状態の混在比を増加させる低電圧パルスを印加する第２ステップと、を実行し、低電圧パルスを印加する累積時間で中間調の値が決定されるコレステリック液晶表示装置に適用される。コレステリック液晶表示装置は、所定の電圧を出力する電圧発生回路と、電圧発生回路から供給される所定の電圧に基づいて、画素に印加する電圧パルスを生成するドライバ回路と、を備え、ドライバ回路は汎用のＳＴＮ液晶ドライバで構成される。ここで、前述の通り、第１ステップでは高電圧（３６Ｖ）のパルスを印加して液晶をプレーナ状態にするが、印加する電圧パルスは正確に±３６Ｖである必要はなく、ある程度の誤差が許容される。これに対して、第２ステップで印加する低電圧パルスは、パルス印加の累積時間で中間調を設定するもので、電圧が大きいと累積時間を長くし、電圧が小さいと累積時間を短くするのと同じ効果を生じるので、正確であることが要求されることに注目する必要がある。【００５６】
電圧発生回路は、電源電圧から昇圧電圧を発生する昇圧部と、電圧発生回路からの出力電圧の電圧値を指示する電圧制御信号を発生する電圧切替部と、昇圧部から供給される昇圧電圧から電圧制御信号に応じた所定の電圧を発生する電圧安定部と、を備える。【００５７】
上記目的を実現するため、本発明の第１の態様の表示装置は、電圧安定部を昇圧電圧の変動に対する出力電圧変動を抑圧するように構成し、昇圧部は１個の昇圧回路で構成され、第１ステップと第２ステップで昇圧回路の昇圧比を切り替える。
本発明の第１の態様の表示装置では、電圧安定部は、昇圧電圧の変動に対する出力電圧変動を抑圧するように構成するので、電圧安定部に供給される昇圧電圧が出力電圧以上であれば、昇圧電圧にかかわらず、所定の電圧を出力することが可能である。従って、昇圧電圧を高電圧から低電圧への長い切替時間の間にも、所定の出力電圧が得られるので、第１ステップの終了後ただちに第２ステップを開始できる。上記のように、電圧発生回路の出力電圧は、第１ステップより第２ステップの方が高精度であることが要求される。本発明の第１の態様によれば、昇圧電圧を高電圧から低電圧へ切り替える場合にもただちに高精度の低電圧が得られるので、第１ステップ終了後ただちに第２ステップを開始することができる。また、出力電圧は、第２ステップを開始した時点では低電圧になっていなくても、徐々に低電圧まで低下するので、電圧安定部における消費エネルギーを低減できる。【００５８】
昇圧部は、昇圧型ＤＣ−ＤＣコンバータを備え、昇圧型ＤＣ−ＤＣコンバータのフィードバック端子に抵抗を介して印加する電圧を変化させることで昇圧比が制御される。この構成により、フィードバック端子に印加するフィードバック電圧を生成する時に、アナログスイッチ素子の非線形性の影響を低減できる。これは後述する第２の態様でも同様である。【００５９】
昇圧部は、昇圧型ＤＣ−ＤＣコンバータを備え、昇圧型ＤＣ−ＤＣコンバータの最大出力電圧は、第１ステップ時の高電圧パルスのパルス波高より低いが、第２ステップ時の低電圧パルスのパルス波高より高く、昇圧型ＤＣ−ＤＣコンバータのスイッチ出力に接続されるトランジスタは、第１ステップ時の高電圧パルスのパルス波高より高い耐圧を有するように構成する。昇圧型ＤＣ−ＤＣコンバータのスイッチ出力に接続されるトランジスタは、ＮＭＯＳ−ＦＥＴであることが望ましい。【００６０】
また、上記目的を実現するため、本発明の第２の態様の表示装置は、電圧安定部を昇圧電圧の変動に対する出力電圧変動を抑圧するように構成し、昇圧部は１個のインダクタを用いる昇圧型ＤＣ−ＤＣコンバータを２個有し、２個の昇圧型ＤＣ−ＤＣコンバータのオン／オフを制御することにより、第１ステップと第２ステップでの昇圧電圧を切り替える。【００６１】
本発明の第２の態様の表示装置は、昇圧部は２個の昇圧型ＤＣ−ＤＣコンバータで構成するためその分コストアップするが、より大きなコストアップ要因である高圧電源用スイッチを使用しないため、コストアップは小さい。一方消費エネルギーは半分以下にできるので、電池容量などを適正化することで、トータルコストを低減できる。【００６２】
また、従来例で高価な高圧電源用スイッチを使用する理由は、高い電圧から低い電圧への切替時のセットリング時間短縮のためであるが、電圧安定部を昇圧電圧の変動に対する出力電圧変動を抑圧するように構成するため、セットリング時間が長いという問題は解決できる。これにより、安価なショットキーバリアダイオード２個で、高価な高圧電源用スイッチを代用することが可能になる。【００６３】
第１および第２の態様において、電圧安定部は、昇圧電圧の変動に対する出力電圧変動を抑圧するように構成された増幅回路を備え、増幅回路の電圧増幅率Ｇは１より大きく、増幅回路の入力電圧は、ドライバ回路が画素に印加する電圧の１／Ｇであり、昇圧型ＤＣ−ＤＣコンバータの出力電圧に影響されないようにする。なお、増幅回路は、電源回路（電圧安定部）の出力する電圧の種類分の個数も受けられる。【００６４】
具体的には、増幅回路は、電源変動抑圧機能を有するオペアンプの反転増幅回路または非反転増幅回路と、高周波数領域での電源電圧変動抑圧比低下を補償する回路と、を有る。このように、オペアンプの電源変動抑圧機能を活用することで、昇圧電圧の変化に伴うセットリング時間、特に高電圧から低電圧への変化に伴う長いセットリング時間内での影響を回避できる。軽負荷時には、オペアンプの電源変動抑圧機能が低下するため、軽負荷時のための補償回路を設けることが望ましい。具体的には、この補償回路は、オペアンプの出力端子に接続された容量素子と抵抗の直列接続回路で実現される。
【図面の簡単な説明】
【００６５】
【図１Ａ】図１Ａは、コレステリック液晶のプレーナ状態を説明する図である。
【図１Ｂ】図１Ｂは、コレステリック液晶のフォーカルコニック状態を説明する図である。
【図２】図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。
【図３Ａ】図３Ａは、コレステリック液晶に印加する大きな電圧と広いパルス幅のパルスによる反射率の変化を説明する図である。
【図３Ｂ】図３Ｂは、コレステリック液晶に印加する中間電圧と狭いパルス幅のパルスによる反射率の変化を説明する図である。
【図３Ｃ】図３Ｃは、コレステリック液晶に印加する中間電圧とより狭いパルス幅のパルスによる反射率の変化を説明する図である。
【図４】図４は、パルスの印加回数とパルス幅の両方を組み合わせてパルスの累積印加時間を異ならせることにより階調書き込みを行う書き込み方法の例を説明する図である。
【図５】図５は、コレステリック液晶を使用する従来の表示装置の概略構成を示す図である。
【図６Ａ】図６Ａは、汎用セグメントドライバと汎用コモンドライバの出力パルスを示す図である。
【図６Ｂ】図６Ｂは、図６Ａの出力パルスによる液晶の印加電圧を示す図である。
【図７】図７は、従来の電圧切替部及び電圧安定部の構成例を示す図である。
【図８】図８は、従来例の装置における動作を示すタイムチャートである。
【図９】図９は、昇圧部の想定される従来の構成例を示す図である。
【図１０】図１０は、昇圧部の想定される従来の別の構成例を示す図である。
【図１１】図１１は、第１実施形態のカラー表示装置の概略構成を示す図である。
【図１２】図１２は、第１実施形態のカラー表示装置の昇圧部の構成を示す図である。
【図１３】図１３は、第１実施形態のカラー表示装置の電圧切替部及び電圧安定部の構成を示す図である。
【図１４】図１４は、第１実施形態のカラー表示装置の電圧切替部及び電圧安定部の別の構成例を示す図である。
【図１５】図１５は、第１実施形態のカラー表示装置の動作を示すタイムチャートである。
【図１６】図１６は、本発明の第２実施形態のカラー表示装置の昇圧部の構成を示す図である。
【図１７】図１７は、本発明の第３実施形態のカラー表示装置の昇圧部の構成を示す図である。
【図１８】図１８は、第３実施形態のカラー表示装置の動作を示すタイムチャートである。
【符号の説明】
【００６６】
１０    表示素子
２１    電源
２７    制御回路
２８    コモンドライバ（ＲＧＢ共通）
２９    セグメントドライバ（ＲＧＢ独立）
４１    昇圧部
４２    電圧切替部
４３    電圧安定部
【発明を実施するための最良の形態】
【００６７】
以下、図面を参照して本発明の実施形態を説明する。【００６８】
図１１は、本発明の第１実施形態のコレステリック液晶表示装置の全体構成を示す図である。図５と比較して明らかなように、従来の表示装置と類似の構成を有し、昇圧部４１、電圧切替部４２および電圧安定部４３のみが従来の表示装置と異なる。従って、ここでは、異なる部分のみを説明し、他の部分の説明は省略する。【００６９】
図５に示すように、従来の装置では、昇圧部２２で、電源２１の電圧を昇圧して高い電圧Ｖｏｕｔ（例えば、３８Ｖ）を発生し、電圧切替部２３で電圧Ｖｏｕｔを抵抗により分圧することにより出力する電圧Ｖ０，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃを発生し、電圧安定部２４で安定化して出力していた。これに対して、第１実施形態の装置では、図１１に示すように、昇圧部４１で発生した高い電圧は電圧安定部４３に供給する。電圧切替部４２は、電圧安定部４３における増幅率をＧとした場合、電源２１の出力電圧から、電圧安定部４３から出力される電圧（ドライバへの出力電圧）の１／Ｇの電圧を、抵抗を利用した分圧などで発生させる。電圧安定部４３は、このようにして発生された電圧を増幅して、ドライバへの出力電圧を発生する。電圧安定部４３には昇圧部４１で発生した高い電圧が供給されており、昇圧部４１から供給される電圧以下の電圧であれば、どのような電圧も発生可能であり、発生する電圧の精度は、供給される電圧に影響されない。【００７０】
図１２は、第１実施形態の昇圧部４１の構成を示す図である。参照番号５１は、昇圧回路ＩＣを示し、前述のLinear Technology社製のLT3463（商品名）やNational Semiconductor社のLM2733Y（商品名）などで構成できる。また、参照番号５２はアナログスイッチ素子である。LT3463（商品名）のスイッチング端子ＳＷと出力端子Ｖｏｕｔ間には、シャットキーバリアダイオードが内蔵されている。LT3463（商品名）とLM2733Y（商品名）の最大出力電圧は共に４０Ｖである。【００７１】
図１２に示すように、昇圧回路ＩＣ５１の出力端子Ｖｏｕｔとフィードバック端子ＦＢの間には１５００ＫΩの抵抗が接続され、フィードバック端子ＦＢとグランド（０Ｖ）の間には９０．４ＫΩの抵抗が接続されている。さらに、フィードバック端子ＦＢとアナログスイッチ素子５２の出力端子Ｙとの間には抵抗１１７Ωが接続されている。アナログスイッチ素子５２は、出力電圧制御信号に応じて、出力端子Ｙに、グランドレベル（０Ｖ）または１．２５Ｖを出力する。出力電圧制御信号はＬで、出力端子Ｙに０Ｖが出力される時には、９０．４ＫΩの抵抗と１１７ＫΩの抵抗は並列接続されて５１．０ＫΩの抵抗と等価であり、昇圧回路ＩＣ５１の出力電圧Ｖｏｕｔは３８Ｖとなる。出力電圧制御信号はＨで、出力端子Ｙに１．２５Ｖが出力される時には、ＦＢ端子と同一電圧になるため、１１７ＫΩの抵抗は開放（オープン）と等価な状態となり、昇圧回路ＩＣ５１の出力電圧Ｖｏｕｔは２２Ｖとなる。アナログスイッチ素子５２を、例えばＤ／Ａコンバータまたはオペアンプを利用した出力インピーダンスがほぼゼロの回路とする。これにより、フィードバックループの線形性を維持できる。【００７２】
なお、分圧用の抵抗の一端に電圧を印加して昇圧比を制御する方法自体は公知であるが、前述のように、それだけでは高い電圧から低い電圧に変化させた場合のセットリング時間が長くなり実際には使用できなかった。本実施形態では、上記のように、電圧安定部４３に昇圧電圧を供給し、電圧安定部４３は供給される昇圧電圧の電圧値にかかわらず、電圧切替部４２からの電圧を増幅して出力電圧を発生するので、昇圧電圧を高い電圧から低い電圧に変化させた場合のセットリング時間が長くても、電圧安定部４３はただちに出力電圧を正確に切り替えることが可能である。【００７３】
図１３は、第１実施形態の電圧切替部４２と電圧安定部４３の構成を示す図である。参照番号４２は、出力電圧制御信号に応じて入力端子ＡとＢに入力される電圧の一方を選択して出力するアナログスイッチ素子である。ここでは、入力端子Ａには３．６０Ｖが入力され、入力端子Ｂには１．８６Ｖが入力され、出力電圧制御信号がＬの時に３．６０Ｖが出力され、出力電圧制御信号がＨの時に１．８６Ｖが出力される。３．６０Ｖと１．８６Ｖは電源２１の出力電圧を抵抗で分圧して発生する。【００７４】
電圧安定部４３は、オペアンプ５３を使用して、電圧切替部４２から出力された電圧を１０倍に増幅して出力する。従って、電圧安定部４３は、出力電圧制御信号がＬの時には３６．０Ｖを出力し、出力電圧制御信号がＨの時には１８．６Ｖを出力する。増幅率は９００ＫΩと１００ＫΩの抵抗で決定される。具体的には、１００ＫΩと（９００ＫΩ＋１００ＫΩ）の比で決定される。【００７５】
前述のように、電圧安定部４３には昇圧電圧が供給されており、この昇圧電圧より低い電圧であれば発生可能であり、発生する電圧は昇圧電圧に影響されない。昇圧電圧の変動の影響を抑圧する電源変動抑圧比を所定値以上とするために、オペアンプの出力とグランドの間に、容量Ｃｃと抵抗Ｒｃを直接接続した電源変動補償回路を接続する。この電源変動補償回路は、軽負荷時の電源変動抑圧効果を補償する回路であり、オペアンプ５３と昇圧部４１のリップル周波数に応じて実験的に設定する。オペアンプ５３として、On Semiconductor社製のMC33174を用いた場合、スイッチング周波数１ＭＨｚ以下の昇圧部（昇圧回路）との組み合わせにおいては、容量Ｃｃを３００ＰＦ、抵抗Ｒｃを１０ＫΩに設定した。なお、前述の昇圧回路ＩＣであるLT3463のスイッチング周波数は３００ＫＨｚ以下であり、この設定であれば問題ない。【００７６】
図１４は、電圧切替部４２の別の構成例を示す図である。図１３に示した電圧切替部４２では、基準となる電圧をアナログスイッチ素子で切り替えたが、図１４に示す構成では、データセレクタ５５と、Ｄ／Ａコンバータ５６と、を使用する。データセレクタ５５は、３．６０Ｖに対する８ビットのデジタル値が入力されるＡ入力と、１．８６Ｖに対する８ビットのデジタル値が入力されるＢ入力の一方を、出力電圧制御信号に従って選択してＤ／Ａコンバータ５６に出力する。Ｄ／Ａコンバータ５６は、入力された３．６０Ｖまたは１．８６Ｖに対する８ビットのデジタル値をアナログ信号に変換して電圧安定部４３のオペアンプに出力する。【００７７】
以上、電圧切替部４２および電圧安定部４３の構成を説明したが、説明した回路構成は、電圧発生回路（電圧安定部４３）の出力する電圧の種類に対応した個数設けられる。第１実施形態では、前述のように、電圧発生回路（電圧安定部４３）は、Ｖ０，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃの５種類の電圧を出力するので、上記のような回路が５個設けられる。【００７８】
図１５は、第１実施形態の表示装置の動作を示すタイムチャートである。第１ステップを開始する直前に、出力電圧制御信号により昇圧部２２が待機状態から稼動状態に切り替えられ、Ｖｏｕｔ＝３８Ｖの昇圧電圧を発生する。電圧切替信号に応じて、電圧安定部４３からは、液晶ドライバ２８，２９に、Ｖ０，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃとして、３６Ｖ，３６Ｖ，３６Ｖ，０Ｖ，０Ｖを供給する。【００７９】
第１ステップが終了すると、電圧切替信号が変化し、昇圧部４１の出力電圧Ｖｏｕｔは３８Ｖから２２Ｖに徐々に変化する。しかし、電圧発生回路（電圧安定部４３）の出力する電圧Ｖ０，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃは、ただちに１８．６Ｖ，９．３Ｖ，１３．９５Ｖ，９．３Ｖ，４．６５Ｖに変化する。これにより、第１ステップの終了後直ちに第２ステップを開始できる。【００８０】
図１６は、本発明の第２実施形態のコレステリック液晶表示装置の昇圧部４１の構成を示す図である。第２実施形態のコレステリック液晶表示装置は、昇圧部４１の昇圧回路ＩＣ６１が、第１実施形態のＩＣ５１と異なり、他の部分は第１実施形態と同じである。【００８１】
例えば、電源２１が２．７Ｖを出力する場合、昇圧部４１は電圧２．７Ｖを３８Ｖへ昇圧する必要がある。しかし、このような大きな昇圧比が直接可能な高電圧昇圧ＩＣの種類は限られており、いずれも変換効率が十分ではないという問題がある。高効率・中電圧昇圧ＩＣに外付け高電圧ＮＭＯＳ−ＦＥＴを併用することで、高い変換効率が得られることが知られている。第２実施形態はこの構成を本発明に適用したものである。【００８２】
昇圧回路ＩＣ６１として、最大出力電圧２８ＶのMaxim社製のMAX8574（商品名）を使用するのが適当である。図示のように、このＩＣ６１のスイッチング端子ＳＷにＭＯＳ−ＦＥＴ６２の一方の端子を接続し、他方の端子と入力電圧端子Ｖｉｎの間に４７μＦのインダクタを、他方の端子と１５００ＫΩの抵抗の間にショットキーバリアダイオードを接続する。ＭＯＳ−ＦＥＴ６２のゲートは、入力電圧端子Ｖｉｎに接続されると共に、ダイオードを介してスイッチング端子ＳＷに接続される。このような使用方法は既に知られているので詳しい説明は省略するが、極めて広い出力電流範囲で高い変換効率が得られる。【００８３】
図１７は、本発明の第３実施形態のコレステリック液晶表示装置の昇圧部４１の構成を示す図である。第３実施形態のコレステリック液晶表示装置は、昇圧部４１の構成が、第１実施形態の昇圧部４１の構成と異なり、他の部分は第１実施形態と同じである。【００８４】
第３実施形態の昇圧部４１は、昇圧型ＤＣ−ＤＣコンバータの昇圧回路ＩＣを２個使用する。一方の昇圧回路ＩＣ６５は、１５００ＫΩと５１ＫΩの抵抗により出力Ｖｏｕｔ１を分圧した電圧がフィードバックされ、出力電圧Ｖｏｕｔ１は３８Ｖである。他方の昇圧回路ＩＣ６６は、８６４ＫΩと５１ＫΩの抵抗により出力Ｖｏｕｔ１を分圧した電圧がフィードバックされ、出力電圧Ｖｏｕｔ２は２２Ｖである。昇圧回路ＩＣ６５の出力および昇圧回路ＩＣ６６の出力は、それぞれショットキーバリアダイオードを介して出力端子に接続される。昇圧回路ＩＣ６５および昇圧回路ＩＣ６６は、制御端子ＳＨＤＮ＊に印加する出力電圧制御信号がＨの時には待機状態になり、Ｌの時に稼動状態になる。【００８５】
図１８は、第３実施形態の表示装置の動作を示すタイムチャートである。第１ステップを開始する前に、出力電圧制御信号をＬにして、昇圧回路ＩＣ６５を稼動状態に、昇圧回路ＩＣ６６を待機状態にする。これに応じて、昇圧回路ＩＣ６５の出力は急激に３８Ｖまで上昇するが、昇圧回路ＩＣ６６の出力は徐々に０Ｖまで低下する。この時、Ｖｏｕｔは直ちに３８Ｖに変化するので、第１ステップは直ぐに開始可能である。【００８６】
第１ステップが終了すると、出力電圧制御信号をＨにして、昇圧回路ＩＣ６５を待機状態に、昇圧回路ＩＣ６６を稼動状態にする。これに応じて、昇圧回路ＩＣ６５の出力は徐々に０Ｖまで低下し、昇圧回路ＩＣ６６の出力急激に２２Ｖまで上昇する。Ｖｏｕｔは十分に短時間のうちに２２Ｖに変化するので、２２Ｖに変化した時点で第２ステップを開始する。【００８７】
昇圧回路ＩＣ６５および昇圧回路ＩＣ６６は、上記のように交互に待機状態と稼動状態を切り替えてもよいが、出力電圧Ｖｏｕｔが２２Ｖの時には、待機状態時の消費エネルギーに近いので、第１ステップ開始前に昇圧回路ＩＣ６６を稼動状態にしておいても特に問題は生じない。【００８８】
以上、本発明の実施例を説明したが、他にも各種の実施例が可能であるのはいうまでもない。【００８９】
また、各種の条件は、対象とする表示素子の仕様に応じて決定すべきであることは言うまでもない。【００９０】
以上説明したように、本発明によれば、コレステリック液晶表示装置において、回路面積および回路コストの少しの増加で、階調表示時にオペアンプで消費されるエネルギーを大幅に低減でき、電池容量などを適正化することで、トータルコストを低減できる。
【図１Ａ】
2009050771.tif 000003
【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2009050771.tif 000023
【図１８】
2009050771.tif 000024
【手続補正書】
【提出日】平成22年1月14日(2010.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
書換え対象の画素をプレーナ状態に初期化する高電圧パルスを印加する第１ステップと、初期化された画素においてプレーナ状態に対するフォーカルコニック状態の混在比を増加させる低電圧パルスを印加する第２ステップと、を実行し、前記低電圧パルスを印加する累積時間で中間調の値が決定されるコレステリック液晶表示装置であって、
所定の電圧を出力する電圧発生回路と、
前記電圧発生回路から供給される前記所定の電圧に基づいて、前記画素に印加する電圧パルスを生成するドライバ回路と、を備え、
前記電圧発生回路は、
電源電圧から昇圧電圧を発生する昇圧部と、
前記電圧発生回路からの出力電圧の電圧値を指示する電圧制御信号を発生する電圧切替部と、
前記昇圧部から供給される前記昇圧電圧から、前記電圧制御信号に応じた前記所定の電圧を発生する電圧安定部と、を備え、
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成されており、
前記昇圧部は、前記第１ステップと前記第２ステップで、昇圧比を切り替えることを特徴とするコレステリック液晶表示装置。
【請求項２】
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成された増幅回路を備え、
前記増幅回路の電圧増幅率Ｇは１より大きく、
前記増幅回路の入力電圧は、前記ドライバ回路が画素に印加する電圧の１／Ｇであり、前記昇圧型ＤＣ−ＤＣコンバータの出力電圧に影響されないことを特徴とする請求項１に記載のコレステリック液晶表示装置。
【請求項３】
前記増幅回路は、オペアンプの反転増幅回路または非反転増幅回路と、高周波数領域での電源電圧変動抑圧比低下を補償する回路と、を有ることを特徴とする請求項１に記載のコレステリック液晶表示装置。
【請求項４】
高周波数領域での電源電圧変動抑圧比低下を補償する前記回路は、前記オペアンプの出力端子に接続された容量素子と抵抗の直列接続回路であることを特徴とする請求項３に記載のコレステリック液晶表示装置。
【請求項５】
前記昇圧部は、昇圧型ＤＣ−ＤＣコンバータを備え、
前記昇圧型ＤＣ−ＤＣコンバータの最大出力電圧は、第１ステップ時の高電圧パルスのパルス波高より低いが、第２ステップ時の低電圧パルスのパルス波高より高く、
前記昇圧型ＤＣ−ＤＣコンバータのスイッチ出力に接続されるトランジスタは、第１ステップ時の高電圧パルスのパルス波高より高い耐圧を有することを特徴とする請求項１に記載のコレステリック液晶表示装置。
【請求項６】
書換え対象の画素をプレーナ状態に初期化する高電圧パルスを印加する第１ステップと、初期化された画素においてプレーナ状態に対するフォーカルコニック状態の混在比を増加させる低電圧パルスを印加する第２ステップと、を実行し、前記低電圧パルスを印加する累積時間で中間調の値が決定されるコレステリック液晶表示装置であって、
所定の電圧を出力する電圧発生回路と、
前記電圧発生回路から供給される前記所定の電圧に基づいて、前記画素に印加する電圧パルスを生成するドライバ回路と、を備え、
前記電圧発生回路は、
電源電圧から昇圧電圧を発生する昇圧部と、
前記電圧発生回路からの出力電圧の電圧値を指示する電圧制御信号を発生する電圧切替部と、
前記昇圧部から供給される前記昇圧電圧から、前記電圧制御信号に応じた前記所定の電圧を発生する電圧安定部と、を備え、
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成されており、
前記昇圧部は、１個のインダクタを用いる昇圧型ＤＣ−ＤＣコンバータを２個有し、前記２個の昇圧型ＤＣ−ＤＣコンバータの一方の出力電圧は、第１ステップ時の高電圧パルスのパルス波高より高く、他方の出力電圧は、第２ステップ時の低電圧パルスのパルス波高より高く、前記２個の昇圧型ＤＣ−ＤＣコンバータの出力端子は、ダイオードを介して１つの出力端子に接続され、
前記昇圧部は、前記２個の昇圧型ＤＣ−ＤＣコンバータのオン／オフを制御することにより、前記第１ステップと前記第２ステップでの前記昇圧電圧を切り替えることを特徴とするコレステリック液晶表示装置。
【請求項７】
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成された増幅回路を備え、
前記増幅回路の電圧増幅率Ｇは１より大きく、
前記増幅回路の入力電圧は、前記ドライバ回路が画素に印加する電圧の１／Ｇであり、前記２個の昇圧型ＤＣ−ＤＣコンバータの出力電圧に影響されないことを特徴とする請求項６に記載のコレステリック液晶表示装置。
【請求項８】
所定の電圧を出力する電圧発生回路と、
前記電圧発生回路から供給される前記所定の電圧に基づいて、画素に印加する電圧パルスを生成するドライバ回路と、を備え、
前記電圧発生回路は、
電源電圧から昇圧電圧を発生する昇圧部と、
前記電圧発生回路からの出力電圧の電圧値を指示する電圧制御信号を発生する電圧切替部と、
前記昇圧部から供給される前記昇圧電圧から、前記電圧制御信号に応じた前記所定の電圧を発生する電圧安定部と、を備え、
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成されているコレステリック液晶表示装置の駆動方法であって、
書換え対象の画素をプレーナ状態に初期化する高電圧パルスを印加する第１ステップと、初期化された画素においてプレーナ状態に対するフォーカルコニック状態の混在比を増加させる低電圧パルスを印加する第２ステップと、を実行し、前記低電圧パルスを印加する累積時間で中間調の値が決定され、
前記第１ステップと前記第２ステップで、前記昇圧部の昇圧比を切り替えることを特徴とするコレステリック液晶表示装置の駆動方法。
【請求項９】
前記電圧安定部は、前記昇圧電圧の変動に対する出力電圧変動を抑圧するように構成された増幅回路を備え、
前記増幅回路の電圧増幅率Ｇは１より大きく、
前記増幅回路の入力電圧は、前記ドライバ回路が画素に印加する電圧の１／Ｇであり、前記昇圧型ＤＣ−ＤＣコンバータの出力電圧に影響されないことを特徴とする請求項８に記載のコレステリック液晶表示装置の駆動方法。
【請求項１０】
前記増幅回路は、オペアンプの反転増幅回路または非反転増幅回路と、高周波数領域での電源電圧変動抑圧比低下を補償する回路と、を有ることを特徴とする請求項８に記載のコレステリック液晶表示装置の駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コレステリック液晶表示装置に関し、特に高電圧パルスを印加してプレーナ状態に初期化した後、低電圧パルスを印加して一部をフォーカルコニック状態にし、その混在比により中間調の値が決定され、混在比が低電圧パルスの印加累積時間に依存するコレステリック液晶表示装置に関する。
【背景技術】
【０００２】
近年、各企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。
【０００３】
コレステリック液晶は、カライラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。
【０００４】
図１Ａおよび図１Ｂは、コレステリック液晶の状態を説明する図である。図１Ａおよび図１Ｂに示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１Ａに示すように入射光を反射するプレーナ状態と、図１Ｂに示すように入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。
【０００５】
プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。
【０００６】
λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。
【０００７】
プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。
【０００８】
次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。
【０００９】
図２は、一般的なコレステリック液晶の電圧−反射特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。
【００１０】
図２において、電極間に所定の高電圧ＶＰ１００（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。
【００１１】
一方、電極間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加し、コレステリック液晶中の相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。
【００１２】
また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。
【００１３】
以上の現象を利用して、表示を行う。
【００１４】
以上説明した電圧応答特性に基づく駆動方法の原理を、図３Ａから図３Ｃを参照して説明する。
【００１５】
図３Ａは電圧パルスのパルス幅が数十ｍｓの場合のパルス応答特性を示し、図３Ｂは電圧パルスのパルス幅が１．８８ｍｓの場合のパルス応答特性を示し、図３Ｃは電圧パルスのパルス幅が０．９４ｍｓの場合のパルス応答特性を示す。それぞれの図において、上側にはコレステリック液晶に印加される電圧パルスが示され、下側には電圧−反射率特性が示され、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。液晶の駆動パルスとしてよく知られているように、電圧パルスは、分極による液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。
【００１６】
図３Ａに示すように、パルス幅が大きい場合には、実線で示すように、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。破線で示すように、初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。
【００１７】
パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は±３６Ｖであり、初期化パルスは、図３Ａに示すように±３６Ｖのパルスとする。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。
【００１８】
一方、図３Ｂに示すように、パルス幅が１．８８ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が約１０Ｖでは反射率は変化しないが、それ以上大きな電圧になるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が１．８８ｍｓでパルス電圧が約２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が１．８８ｍｓでパルス電圧が約２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。上記のように、パルス幅１．８８ｍｓでは、約２０Ｖの電圧パルスでは反射率（階調）が変化し、約１０Ｖの電圧パルスでは変化しないので、図３Ｂのパルスでは、ＯＮ時には±１８．６Ｖ、ＯＦＦ時には±９．３Ｖのパルスとしている。
【００１９】
図３Ｃに示すように、パルス幅が０．９４ｍｓの場合には、パルス幅が１．８８ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が１．８８ｍｓの場合と比べて小さい。
【００２０】
以上のことから、大きなパルス幅で３６Ｖのパルスを印加すればプレーナ状態になり、十数Ｖから２０Ｖ程度の階調パルスを印加すればプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、階調パルスの累積時間に関係すると考えられる。
【００２１】
コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。
【００２２】
特許文献１は、ダイナミック駆動法を記載している。非特許文献１は、コンベンショナル駆動法を記載している。
【００２３】
特許文献２および３は、フォーカルコニック状態へのリセットを応用した早送りモードの駆動方法を記載している。
【００２４】
コンベンショナル駆動法で累積時間を利用して階調を設定する場合、上記のように、短いパルスの印加回数を調整する方法に加えて、パルス幅を異ならせる方法が考えられる。パルス幅を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑圧する上では有利である。以下、パルス幅を異ならせて累積時間を変化させすることにより階調を設定する方法をＰＷＭ(Pulse Width Modulation)法と称する。
【００２５】
特許文献４は、コレステリック液晶ではないが、液晶表示装置でパルス幅の異なる正極パルスおよび負極パルスを印加する構成を記載している。
【００２６】
図４は、パルスの印加回数とパルス幅の両方を組み合わせてパルスの累積印加時間を異ならせることにより階調書き込みを行う書き込み方法の例を説明する図である。
【００２７】
第１ステップは、全画素にパルス幅４０ｍｓの±３６Ｖの高電圧パルスを印加して全画素をプレーナ状態にする初期化処理を行う。
【００２８】
第２ステップは、階調書込み処理を行う。第２ステップは、第１、第２および第３サブステップの３つのサブステップに分割され、第１サブステップはさらに３つのサブステップ１−１，１−２，１−３に分割され、第２サブステップはさらに３つのサブステップ２−１，２−２，２−３に分割される。
【００２９】
サブステップ１−１ではパルス幅１．８８ｍｓの±１８．６Ｖのパルスが印加され、サブステップ１−２ではパルス幅０．９４ｍｓの±１８．６Ｖのパルスが印加され、サブステップ１−３ではパルス幅０．４７ｍｓの±１８．６Ｖのパルスが印加される。３つのサブステップ１−１，１−２，１−３は、１スキャンラインの選択時に連続して行っても、異なるフレームとして行うことも可能である。同様に、サブステップ２−１ではパルス幅２．８２ｍｓの±１８．６Ｖのパルスが印加され、サブステップ２−２ではパルス幅１．４１ｍｓの±１８．６Ｖのパルスが印加され、サブステップ２−３ではパルス幅０．９４ｍｓの±１８．６Ｖのパルスが印加される。３つのサブステップ２−１，２−２，２−３は、１スキャンラインの選択時に連続して行っても、異なるフレームとして行うことも可能である。第３サブステップ３ではパルス幅５．６４ｍｓの±１８．６Ｖのパルスが印加される。なお、サブステップ１−１，１−２，１−３，２−１，２−２，２−３，３は、１スキャンラインの選択時に連続して行うことも可能である。
【００３０】
各画素の階調レベルは、ＯＮするサブステップを組み合わせることにより、決定される。例えば、０階調の場合にはすべてのサブステップでＯＮする。階調レベル３の場合には、サブステップ１−１，１−２，１−３，２−１，３でＯＮし、他のサブステップはＯＦＦする。階調レベル１２の場合には、サブステップ１−２，１−３でＯＮし、他のサブステップはＯＦＦする。
【００３１】
図５は、コレステリック液晶などのメモリ性の表示材料を有する単純マトリクス型の表示素子１０を使用した従来例の表示装置の全体構成を示す図である。例えば、表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３８Ｖに昇圧する。電圧切替部２３は、抵抗による分圧などにより各種の電圧を生成する。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用する。
【００３２】
原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。
【００３３】
制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。
【００３４】
コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。利用可能な汎用ＳＴＮドライバは、様々なものが使用可能である。
【００３５】
上記のように、コレステリック液晶表示装置では、第１ステップにおいて全画素にパルス幅４０ｍｓの±３６Ｖの電圧パルスを印加する。また、第２ステップでは、書き込みを行う画素には狭いパルス幅の±１８．６Ｖの電圧パルスを印加する。そのため、スキャンラインには選択電圧が印加されるラインおよび非選択電圧が印加されるラインがあり、データラインにはＯＮ電圧が印加されるラインおよびＯＦＦ電圧が印加されるラインがあり、印加電圧について４つの組合せが生じる。ここで、選択電圧が印加されたスキャンラインとＯＮ電圧が印加されるデータラインに対応する画素のみで階調の変化を生じ、他の画素では階調の変化を生じないことが要求される。汎用ＳＴＮドライバは、４種類の電圧Ｖ０，Ｖ２１，Ｖ３４，Ｖ５が供給される電圧端子を有し、上記の要求を満たす電圧パルスを出力するように構成されている。
【００３６】
図６Ａは、セグメントドライバ２９およびコモンドライバ２８の、正極および負極フェーズにおいて出力する電圧パルスを示す図である。
【００３７】
図６Ａに示すように、セグメントドライバ２９は、Ｖ０，Ｖ２１Ｓ，Ｖ３４Ｓ，Ｖ５として１８．６Ｖ，９．３Ｖ，９．３Ｖ，０Ｖが供給され、正極フェーズにおいて、ＯＮ電圧がＶ０（１８．６Ｖ）、ＯＦＦ電圧がＶ３４（９．３Ｖ）の電圧パルスを出力し、負極フェーズにおいて、ＯＮ電圧がＶ５（０Ｖ）、ＯＦＦ電圧がＶ２１（９．３Ｖ）の電圧パルスを出力する。同様に、コモンドライバ２８は、Ｖ０，Ｖ２１Ｃ，Ｖ３４Ｃ，Ｖ５として１８．６Ｖ，１３．９５Ｖ，４．６５Ｖ，０Ｖが供給され、正極フェーズにおいて、ＯＮ電圧がＶ５（０Ｖ）、ＯＦＦ電圧がＶ２１（１３．９５Ｖ）の電圧パルスを出力し、負極フェーズにおいて、ＯＮ電圧がＶ０（２０Ｖ）、ＯＦＦ電圧がＶ３４（４．６５Ｖ）の電圧パルスを出力する。
【００３８】
コモンドライバ２８およびセグメントドライバ２９から上記のような電圧パルスが出力されることにより、各画素には、コモンドライバ２８およびセグメントドライバ２９のＯＮ／ＯＦＦの組み合わせに応じて、図６Ｂに示すような電圧が画素に印加される。
【００３９】
なお、第１ステップでは、セグメントドライバ２９に、Ｖ０，Ｖ２１Ｓ，Ｖ３４Ｓ，Ｖ５として３６Ｖ，３６Ｖ，０Ｖ，０Ｖが供給され、コモンドライバ２８に、Ｖ０，Ｖ２１Ｃ，Ｖ３４Ｃ，Ｖ５として３６Ｖ，３６Ｖ，０Ｖ，０Ｖが供給される。
【００４０】
電源回路の電圧安定部２４は、Ｖ５，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃを出力する。ここで、Ｖ５は０Ｖ（ＧＮＤ）であり、電圧安定部２４から出力する必要はない。従って、電源回路の電圧安定部２４は、第１ステップでは、Ｖ５，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃとして、３６Ｖ，３６Ｖ，３６Ｖ，０Ｖ，０Ｖを出力し、第２ステップでは、１８．６Ｖ，１３．９５Ｖ，９．３Ｖ，９．３Ｖ，４．６５Ｖを出力する。
【００４１】
図７は、電圧切替部２３と電圧安定部２４の従来の回路構成例を示す図であり、Ｖ５，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃに対してこのような回路がそれぞれ設けられる。言い換えればこのような回路が５個設けられる。Ｖｏｕｔは昇圧部２２の出力する昇圧電圧で３８Ｖである。電圧切替部２３は、Ｖｏｕｔを分圧して所望の電圧を発生する直列抵抗列と、出力する電圧を切り替えるアナログスイッチ３１と、を有する。例えば、Ｖ２１Ｃを生成する回路であれば、抵抗による分圧により電圧Ａとして３６Ｖを、電圧Ｂとして９．３Ｖを発生し、アナログスイッチ３１で電圧ＡとＢの一方を選択して出力する。また、電圧安定部２４は、ボルテージフォロア回路を構成するオペアンプ３２を有し、液晶ドライバが必要とする高いソース・シンク能力を実現している。
【００４２】
図８は、図５に示した従来の液晶表示装置における動作を示すタイムチャートである。第１ステップを開始する直前に、昇圧回路制御信号により昇圧部２２が待機状態から稼動状態に切り替えられ、昇圧電圧Ｖｏｕｔを発生する。昇圧部２２の出力電圧Ｖｏｕｔは、第１ステップと第２ステップで同じ３８Ｖである。第１ステップが終了すると、電圧切替信号が切り替わるので、それに応じて液晶ドライバに供給される電圧が切り替わる。
【００４３】
第１ステップと第２ステップの合計の消費エネルギーのうち約９９％は、第２ステップの消費エネルギーが占める。第２ステップでは、上記のように、５個の電圧安定部２４のオペアンプ３２に３８Ｖの電圧が印加され、それぞれ１８．６Ｖ，１３．９５Ｖ，９．３Ｖ，９．３Ｖ，４．６５Ｖの電圧を出力するので、エネルギーの半分以上がオペアンプ３２で消費される。従って、オペアンプ３２の電源電圧を第１ステップと第２ステップで切り替えることで、消費エネルギーを低減することが可能である。
【００４４】
例えば、Ａ６の大きさの表示素子１０で、オペアンプ３２の電源電圧を第１および第２ステップで同じ３８Ｖとした場合、オペアンプ、コモンドライバ２８、セグメントドライバ２９および表示素子１０を含む部分の平均消費電力は１４６ｍＷであるのに対して、オペアンプ３２の電源電圧を第２ステップで２２Ｖとした場合、平均消費電力は８５ｍＷに低減される。オペアンプ３２の待機時の消費電流は２２０μＡであり、５個のオペアンプがあるので合計１．１ｍＡであり、オペアンプ３２の待機時の消費電流の合計は、３８Ｖ時には４１．８ｍＷであるのに対して、２２Ｖでは２４．２ｍＷになる。
【００４５】
コレステリック液晶表示装置では、消費エネルギーは電池の寿命と関係するので非常に重要である。上記のように、オペアンプ３２の電源電圧を第１ステップと第２ステップでそれぞれ最適な電圧にすることにより消費エネルギーを低減できるが、これまでそのようなことは行われていなかった。以下に行われなかった理由を説明する。
【００４６】
昇圧部２２の出力電圧Ｖｏｕｔを切り替えるには２つの構成が考えられる。１つの構成は、昇圧部２２が１個の昇圧回路で構成され、昇圧回路の昇圧比を切り替える構成であり、他の構成は、昇圧部２２を出力電圧の異なる２個の昇圧回路で構成し、出力を選択する構成である。
【００４７】
図９は、１個の昇圧回路を有し、その昇圧比を切り替える昇圧部２２の想定される従来例の構成を示す図である。参照番号３５は、昇圧回路ＩＣであり、例えばLinear Technology社製のLT3463（商品名）である。この昇圧回路ＩＣは、昇圧型ＤＣ−ＤＣコンバータである。また、参照番号３６はアナログスイッチ素子である。昇圧回路ＩＣ３５のＳＷ端子とＶｏｕｔ端子間には、シャットキーバリアダイオードが内蔵されている。昇圧回路ＩＣ３５のフィードバック端子ＦＢにフィードバックする電圧により出力電圧Ｖｏｕｔが設定される。ここでは、Ｖｏｕｔを１５００ＫΩと、アナログスイッチ素子３６で選択する５１ＫΩ又は９０．４ＫΩの２個の抵抗で分圧してフィードバックする構成である。図示のように、出力電圧制御信号がＬの時には、アナログスイッチ素子３６で５１ＫΩの抵抗が選択され、Ｖｏｕｔは３８Ｖになり、出力電圧制御信号がＨの時には、アナログスイッチ素子３６で９０．４ＫΩの抵抗が選択され、Ｖｏｕｔは２２Ｖになる。
【００４８】
しかし、図９の昇圧部２２には、出力Ｖｏｕｔを高い電圧から低い電圧に切り替える時に、昇圧回路の出力が所定の低い電圧に達するのに要する時間（セットリング時間）が長いという問題がある。具体的にはデカップリング容量は４．７μＦで、セットリング時間短縮用放電抵抗が１００ｋΩで、放電抵抗での消費電力は、Ｖｏｕｔが３８Ｖの時には１４．４ｍＷで、Ｖｏｕｔが２２Ｖの時には４．８ｍＷであり、セットリング時間は０．９４秒である。もしセットリング時間を０．１秒以下にするには、放電抵抗の抵抗値を約１／１０にする必要があり、その場合消費電力は、Ｖｏｕｔが３８Ｖの時には１３５ｍＷで、Ｖｏｕｔが２２Ｖの時には４５ｍＷとなり、非常に大きな値になる。これでは第２ステップでオペアンプに供給する電圧を低くして消費エネルギーを低減する意味がない。
【００４９】
また、図９の構成では、アナログスイッチ素子３６で５１ＫΩと９０．４ＫΩの抵抗を選択して、フィードバックする電圧を切り替えることで、出力電圧Ｖｏｕｔを切り替えているが、アナログスイッチ素子３６の非線形性のため、昇圧比の高いＶｏｕｔ＝３８Ｖの時には昇圧動作が不安定になりやすいという問題がある。特に、出力電圧切替後に定常状態になるまでの時間がかなり長く、ノイズも多いという問題がある。
【００５０】
以上のような理由で、図９に示した１個の昇圧回路を有し、その昇圧比を切り替える構成の昇圧部は使用されていないのが現状である。
【００５１】
図１０は、昇圧部２２に出力電圧の異なる２個の昇圧回路を設け、出力を選択する場合の想定される構成を示す。参照番号３７と３８は、図９の昇圧回路ＩＣ３５と同じＩＣであり、参照番号３９はアナログスイッチ素子である。昇圧回路ＩＣ３７はＶｏｕｔ＝３８Ｖになるようにフィードバック電圧が設定され、昇圧回路ＩＣ３７はＶｏｕｔ＝２２Ｖになるようにフィードバック電圧が設定され、昇圧回路ＩＣ３８の出力電圧Ｖｏｕｔ＝３８Ｖと昇圧回路ＩＣ３８の出力電圧Ｖｏｕｔ＝２２Ｖを、アナログスイッチ素子３９で選択する。
【００５２】
図１０の回路構成は、２個の昇圧回路ＩＣを使用するため、その分コストが増加するが、コストの上で問題になるのは、昇圧回路ＩＣよりアナログスイッチ素子３９である。アナログスイッチ素子３９は、大型で高圧電源用であるため、非常に高価である。昇圧部２２の出力が、高い電圧から低い電圧へ切り替わる時のセットリング時間を短縮するには、高価なアナログスイッチ素子３９の使用が必須である。実際に、アナログスイッチ素子３９は昇圧回路ＩＣに比べても高価である。
【００５３】
【特許文献１】特開２００１−２２８４５９号公報
【特許文献２】特開２０００−１４７４６６号公報
【特許文献３】特開２０００−１７１８３７号公報
【特許文献４】特開平４−６２５１６号公報
【非特許文献１】Y.-M. Zhu, D-K. Yang, Cumulative Drive Schemes for Bistable Reflective Cohlesteric LCDs, SID 98 DIGEST, pp798-801, 1998
【発明の開示】
【発明が解決しようとする課題】
【００５４】
本発明は、汎用ＳＴＮ液晶ドライバを使用したコレステリック液晶表示装置において、回路面積および回路コストの小さな増加で、第２ステップにおいてオペアンプで消費される電力をできるだけ低減することで、装置の消費エネルギーを大幅に低減することを目的とする。
【課題を解決するための手段】
【００５５】
本発明は、書換え対象の画素をプレーナ状態に初期化する高電圧パルスを印加する第１ステップと、初期化された画素においてプレーナ状態に対するフォーカルコニック状態の混在比を増加させる低電圧パルスを印加する第２ステップと、を実行し、低電圧パルスを印加する累積時間で中間調の値が決定されるコレステリック液晶表示装置に適用される。コレステリック液晶表示装置は、所定の電圧を出力する電圧発生回路と、電圧発生回路から供給される所定の電圧に基づいて、画素に印加する電圧パルスを生成するドライバ回路と、を備え、ドライバ回路は汎用のＳＴＮ液晶ドライバで構成される。ここで、前述の通り、第１ステップでは高電圧（３６Ｖ）のパルスを印加して液晶をプレーナ状態にするが、印加する電圧パルスは正確に±３６Ｖである必要はなく、ある程度の誤差が許容される。これに対して、第２ステップで印加する低電圧パルスは、パルス印加の累積時間で中間調を設定するもので、電圧が大きいと累積時間を長くし、電圧が小さいと累積時間を短くするのと同じ効果を生じるので、正確であることが要求されることに注目する必要がある。
【００５６】
電圧発生回路は、電源電圧から昇圧電圧を発生する昇圧部と、電圧発生回路からの出力電圧の電圧値を指示する電圧制御信号を発生する電圧切替部と、昇圧部から供給される昇圧電圧から電圧制御信号に応じた所定の電圧を発生する電圧安定部と、を備える。
【００５７】
上記目的を実現するため、本発明の第１の態様の表示装置は、電圧安定部を昇圧電圧の変動に対する出力電圧変動を抑圧するように構成し、昇圧部は１個の昇圧回路で構成され、第１ステップと第２ステップで昇圧回路の昇圧比を切り替える。
本発明の第１の態様の表示装置では、電圧安定部は、昇圧電圧の変動に対する出力電圧変動を抑圧するように構成するので、電圧安定部に供給される昇圧電圧が出力電圧以上であれば、昇圧電圧にかかわらず、所定の電圧を出力することが可能である。従って、昇圧電圧を高電圧から低電圧への長い切替時間の間にも、所定の出力電圧が得られるので、第１ステップの終了後ただちに第２ステップを開始できる。上記のように、電圧発生回路の出力電圧は、第１ステップより第２ステップの方が高精度であることが要求される。本発明の第１の態様によれば、昇圧電圧を高電圧から低電圧へ切り替える場合にもただちに高精度の低電圧が得られるので、第１ステップ終了後ただちに第２ステップを開始することができる。また、出力電圧は、第２ステップを開始した時点では低電圧になっていなくても、徐々に低電圧まで低下するので、電圧安定部における消費エネルギーを低減できる。
【００５８】
昇圧部は、昇圧型ＤＣ−ＤＣコンバータを備え、昇圧型ＤＣ−ＤＣコンバータのフィードバック端子に抵抗を介して印加する電圧を変化させることで昇圧比が制御される。この構成により、フィードバック端子に印加するフィードバック電圧を生成する時に、アナログスイッチ素子の非線形性の影響を低減できる。これは後述する第２の態様でも同様である。
【００５９】
昇圧部は、昇圧型ＤＣ−ＤＣコンバータを備え、昇圧型ＤＣ−ＤＣコンバータの最大出力電圧は、第１ステップ時の高電圧パルスのパルス波高より低いが、第２ステップ時の低電圧パルスのパルス波高より高く、昇圧型ＤＣ−ＤＣコンバータのスイッチ出力に接続されるトランジスタは、第１ステップ時の高電圧パルスのパルス波高より高い耐圧を有するように構成する。昇圧型ＤＣ−ＤＣコンバータのスイッチ出力に接続されるトランジスタは、ＮＭＯＳ−ＦＥＴであることが望ましい。
【００６０】
また、上記目的を実現するため、本発明の第２の態様の表示装置は、電圧安定部を昇圧電圧の変動に対する出力電圧変動を抑圧するように構成し、昇圧部は１個のインダクタを用いる昇圧型ＤＣ−ＤＣコンバータを２個有し、２個の昇圧型ＤＣ−ＤＣコンバータのオン／オフを制御することにより、第１ステップと第２ステップでの昇圧電圧を切り替える。
【００６１】
本発明の第２の態様の表示装置は、昇圧部は２個の昇圧型ＤＣ−ＤＣコンバータで構成するためその分コストアップするが、より大きなコストアップ要因である高圧電源用スイッチを使用しないため、コストアップは小さい。一方消費エネルギーは半分以下にできるので、電池容量などを適正化することで、トータルコストを低減できる。
【００６２】
また、従来例で高価な高圧電源用スイッチを使用する理由は、高い電圧から低い電圧への切替時のセットリング時間短縮のためであるが、電圧安定部を昇圧電圧の変動に対する出力電圧変動を抑圧するように構成するため、セットリング時間が長いという問題は解決できる。これにより、安価なショットキーバリアダイオード２個で、高価な高圧電源用スイッチを代用することが可能になる。
【００６３】
第１および第２の態様において、電圧安定部は、昇圧電圧の変動に対する出力電圧変動を抑圧するように構成された増幅回路を備え、増幅回路の電圧増幅率Ｇは１より大きく、増幅回路の入力電圧は、ドライバ回路が画素に印加する電圧の１／Ｇであり、昇圧型ＤＣ−ＤＣコンバータの出力電圧に影響されないようにする。なお、増幅回路は、電源回路（電圧安定部）の出力する電圧の種類分の個数設けられる。
【００６４】
具体的には、増幅回路は、電源変動抑圧機能を有するオペアンプの反転増幅回路または非反転増幅回路と、高周波数領域での電源電圧変動抑圧比低下を補償する回路と、を有る。このように、オペアンプの電源変動抑圧機能を活用することで、昇圧電圧の変化に伴うセットリング時間、特に高電圧から低電圧への変化に伴う長いセットリング時間内での影響を回避できる。軽負荷時には、オペアンプの電源変動抑圧機能が低下するため、軽負荷時のための補償回路を設けることが望ましい。具体的には、この補償回路は、オペアンプの出力端子に接続された容量素子と抵抗の直列接続回路で実現される。
【発明を実施するための最良の形態】
【００６５】
以下、図面を参照して本発明の実施形態を説明する。
【００６６】
図１１は、本発明の第１実施形態のコレステリック液晶表示装置の全体構成を示す図である。図５と比較して明らかなように、従来の表示装置と類似の構成を有し、昇圧部４１、電圧切替部４２および電圧安定部４３のみが従来の表示装置と異なる。従って、ここでは、異なる部分のみを説明し、他の部分の説明は省略する。
【００６７】
図５に示すように、従来の装置では、昇圧部２２で、電源２１の電圧を昇圧して高い電圧Ｖｏｕｔ（例えば、３８Ｖ）を発生し、電圧切替部２３で電圧Ｖｏｕｔを抵抗により分圧することにより出力する電圧Ｖ０，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃを発生し、電圧安定部２４で安定化して出力していた。これに対して、第１実施形態の装置では、図１１に示すように、昇圧部４１で発生した高い電圧は電圧安定部４３に供給する。電圧切替部４２は、電圧安定部４３における増幅率をＧとした場合、電源２１の出力電圧から、電圧安定部４３から出力される電圧（ドライバへの出力電圧）の１／Ｇの電圧を、抵抗を利用した分圧などで発生させる。電圧安定部４３は、このようにして発生された電圧を増幅して、ドライバへの出力電圧を発生する。電圧安定部４３には昇圧部４１で発生した高い電圧が供給されており、昇圧部４１から供給される電圧以下の電圧であれば、どのような電圧も発生可能であり、発生する電圧の精度は、供給される電圧に影響されない。
【００６８】
図１２は、第１実施形態の昇圧部４１の構成を示す図である。参照番号５１は、昇圧回路ＩＣを示し、前述のLinear Technology社製のLT3463（商品名）やNational Semiconductor社のLM2733Y（商品名）などで構成できる。また、参照番号５２はアナログスイッチ素子である。LT3463（商品名）のスイッチング端子ＳＷと出力端子Ｖｏｕｔ間には、シャットキーバリアダイオードが内蔵されている。LT3463（商品名）とLM2733Y（商品名）の最大出力電圧は共に４０Ｖである。
【００６９】
図１２に示すように、昇圧回路ＩＣ５１の出力端子Ｖｏｕｔとフィードバック端子ＦＢの間には１５００ＫΩの抵抗が接続され、フィードバック端子ＦＢとグランド（０Ｖ）の間には９０．４ＫΩの抵抗が接続されている。さらに、フィードバック端子ＦＢとアナログスイッチ素子５２の出力端子Ｙとの間には抵抗１１７ＫΩが接続されている。アナログスイッチ素子５２は、出力電圧制御信号に応じて、出力端子Ｙに、グランドレベル（０Ｖ）または１．２５Ｖを出力する。出力電圧制御信号はＬで、出力端子Ｙに０Ｖが出力される時には、９０．４ＫΩの抵抗と１１７ＫΩの抵抗は並列接続されて５１．０ＫΩの抵抗と等価であり、昇圧回路ＩＣ５１の出力電圧Ｖｏｕｔは３８Ｖとなる。出力電圧制御信号はＨで、出力端子Ｙに１．２５Ｖが出力される時には、ＦＢ端子と同一電圧になるため、１１７ＫΩの抵抗は開放（オープン）と等価な状態となり、昇圧回路ＩＣ５１の出力電圧Ｖｏｕｔは２２Ｖとなる。アナログスイッチ素子５２を、例えばＤ／Ａコンバータまたはオペアンプを利用した出力インピーダンスがほぼゼロの回路とする。これにより、フィードバックループの線形性を維持できる。
【００７０】
なお、分圧用の抵抗の一端に電圧を印加して昇圧比を制御する方法自体は公知であるが、前述のように、それだけでは高い電圧から低い電圧に変化させた場合のセットリング時間が長くなり実際には使用できなかった。本実施形態では、上記のように、電圧安定部４３に昇圧電圧を供給し、電圧安定部４３は供給される昇圧電圧の電圧値にかかわらず、電圧切替部４２からの電圧を増幅して出力電圧を発生するので、昇圧電圧を高い電圧から低い電圧に変化させた場合のセットリング時間が長くても、電圧安定部４３はただちに出力電圧を正確に切り替えることが可能である。
【００７１】
図１３は、第１実施形態の電圧切替部４２と電圧安定部４３の構成を示す図である。参照番号４２は、出力電圧制御信号に応じて入力端子ＡとＢに入力される電圧の一方を選択して出力するアナログスイッチ素子である。ここでは、入力端子Ａには３．６０Ｖが入力され、入力端子Ｂには１．８６Ｖが入力され、出力電圧制御信号がＬの時に３．６０Ｖが出力され、出力電圧制御信号がＨの時に１．８６Ｖが出力される。３．６０Ｖと１．８６Ｖは電源２１の出力電圧を抵抗で分圧して発生する。
【００７２】
電圧安定部４３は、オペアンプ５３を使用して、電圧切替部４２から出力された電圧を１０倍に増幅して出力する。従って、電圧安定部４３は、出力電圧制御信号がＬの時には３６．０Ｖを出力し、出力電圧制御信号がＨの時には１８．６Ｖを出力する。増幅率は９００ＫΩと１００ＫΩの抵抗で決定される。具体的には、１００ＫΩと（９００ＫΩ＋１００ＫΩ）の比で決定される。
【００７３】
前述のように、電圧安定部４３には昇圧電圧が供給されており、この昇圧電圧より低い電圧であれば発生可能であり、発生する電圧は昇圧電圧に影響されない。昇圧電圧の変動の影響を抑圧する電源変動抑圧比を所定値以上とするために、オペアンプの出力とグランドの間に、容量Ｃｃと抵抗Ｒｃを直接接続した電源変動補償回路を接続する。この電源変動補償回路は、軽負荷時の電源変動抑圧効果を補償する回路であり、オペアンプ５３と昇圧部４１のリップル周波数に応じて実験的に設定する。オペアンプ５３として、On Semiconductor社製のMC33174を用いた場合、スイッチング周波数１ＭＨｚ以下の昇圧部（昇圧回路）との組み合わせにおいては、容量Ｃｃを３００ＰＦ、抵抗Ｒｃを１０ＫΩに設定した。なお、前述の昇圧回路ＩＣであるLT3463のスイッチング周波数は３００ＫＨｚ以下であり、この設定であれば問題ない。
【００７４】
図１４は、電圧切替部４２の別の構成例を示す図である。図１３に示した電圧切替部４２では、基準となる電圧をアナログスイッチ素子で切り替えたが、図１４に示す構成では、データセレクタ５５と、Ｄ／Ａコンバータ５６と、を使用する。データセレクタ５５は、３．６０Ｖに対する８ビットのデジタル値が入力されるＡ入力と、１．８６Ｖに対する８ビットのデジタル値が入力されるＢ入力の一方を、出力電圧制御信号に従って選択してＤ／Ａコンバータ５６に出力する。Ｄ／Ａコンバータ５６は、入力された３．６０Ｖまたは１．８６Ｖに対する８ビットのデジタル値をアナログ信号に変換して電圧安定部４３のオペアンプに出力する。
【００７５】
以上、電圧切替部４２および電圧安定部４３の構成を説明したが、説明した回路構成は、電圧発生回路（電圧安定部４３）の出力する電圧の種類に対応した個数設けられる。第１実施形態では、前述のように、電圧発生回路（電圧安定部４３）は、Ｖ０，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃの５種類の電圧を出力するので、上記のような回路が５個設けられる。
【００７６】
図１５は、第１実施形態の表示装置の動作を示すタイムチャートである。第１ステップを開始する直前に、出力電圧制御信号により昇圧部２２が待機状態から稼動状態に切り替えられ、Ｖｏｕｔ＝３８Ｖの昇圧電圧を発生する。電圧切替信号に応じて、電圧安定部４３からは、液晶ドライバ２８，２９に、Ｖ０，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃとして、３６Ｖ，３６Ｖ，３６Ｖ，０Ｖ，０Ｖを供給する。
【００７７】
第１ステップが終了すると、電圧切替信号が変化し、昇圧部４１の出力電圧Ｖｏｕｔは３８Ｖから２２Ｖに徐々に変化する。しかし、電圧発生回路（電圧安定部４３）の出力する電圧Ｖ０，Ｖ２１Ｓ，Ｖ２１Ｃ，Ｖ３４Ｓ，Ｖ３４Ｃは、ただちに１８．６Ｖ，９．３Ｖ，１３．９５Ｖ，９．３Ｖ，４．６５Ｖに変化する。これにより、第１ステップの終了後直ちに第２ステップを開始できる。
【００７８】
図１６は、本発明の第２実施形態のコレステリック液晶表示装置の昇圧部４１の構成を示す図である。第２実施形態のコレステリック液晶表示装置は、昇圧部４１の昇圧回路ＩＣ６１が、第１実施形態のＩＣ５１と異なり、他の部分は第１実施形態と同じである。
【００７９】
例えば、電源２１が２．７Ｖを出力する場合、昇圧部４１は電圧２．７Ｖを３８Ｖへ昇圧する必要がある。しかし、このような大きな昇圧比が直接可能な高電圧昇圧ＩＣの種類は限られており、いずれも変換効率が十分ではないという問題がある。高効率・中電圧昇圧ＩＣに外付け高電圧ＮＭＯＳ−ＦＥＴを併用することで、高い変換効率が得られることが知られている。第２実施形態はこの構成を本発明に適用したものである。
【００８０】
昇圧回路ＩＣ６１として、最大出力電圧２８ＶのMaxim社製のMAX8574（商品名）を使用するのが適当である。図示のように、このＩＣ６１のスイッチング端子ＳＷにＭＯＳ−ＦＥＴ６２の一方の端子を接続し、他方の端子と入力電圧端子Ｖｉｎの間に４７μＦのインダクタを、他方の端子と１５００ＫΩの抵抗の間にショットキーバリアダイオードを接続する。ＭＯＳ−ＦＥＴ６２のゲートは、入力電圧端子Ｖｉｎに接続されると共に、ダイオードを介してスイッチング端子ＳＷに接続される。このような使用方法は既に知られているので詳しい説明は省略するが、極めて広い出力電流範囲で高い変換効率が得られる。
【００８１】
図１７は、本発明の第３実施形態のコレステリック液晶表示装置の昇圧部４１の構成を示す図である。第３実施形態のコレステリック液晶表示装置は、昇圧部４１の構成が、第１実施形態の昇圧部４１の構成と異なり、他の部分は第１実施形態と同じである。
【００８２】
第３実施形態の昇圧部４１は、昇圧型ＤＣ−ＤＣコンバータの昇圧回路ＩＣを２個使用する。一方の昇圧回路ＩＣ６５は、１５００ＫΩと５１ＫΩの抵抗により出力Ｖｏｕｔ１を分圧した電圧がフィードバックされ、出力電圧Ｖｏｕｔ１は３８Ｖである。他方の昇圧回路ＩＣ６６は、８６４ＫΩと５１ＫΩの抵抗により出力Ｖｏｕｔ２を分圧した電圧がフィードバックされ、出力電圧Ｖｏｕｔ２は２２Ｖである。昇圧回路ＩＣ６５の出力および昇圧回路ＩＣ６６の出力は、それぞれショットキーバリアダイオードを介して出力端子に接続される。昇圧回路ＩＣ６５および昇圧回路ＩＣ６６は、制御端子ＳＨＤＮ＊に印加する出力電圧制御信号がＨの時には待機状態になり、Ｌの時に稼動状態になる。
【００８３】
図１８は、第３実施形態の表示装置の動作を示すタイムチャートである。第１ステップを開始する前に、出力電圧制御信号をＬにして、昇圧回路ＩＣ６５を稼動状態に、昇圧回路ＩＣ６６を待機状態にする。これに応じて、昇圧回路ＩＣ６５の出力は急激に３８Ｖまで上昇するが、昇圧回路ＩＣ６６の出力は徐々に０Ｖまで低下する。この時、Ｖｏｕｔは直ちに３８Ｖに変化するので、第１ステップは直ぐに開始可能である。
【００８４】
第１ステップが終了すると、出力電圧制御信号をＨにして、昇圧回路ＩＣ６５を待機状態に、昇圧回路ＩＣ６６を稼動状態にする。これに応じて、昇圧回路ＩＣ６５の出力は徐々に０Ｖまで低下し、昇圧回路ＩＣ６６の出力は急激に２２Ｖまで上昇する。Ｖｏｕｔは十分に短時間のうちに２２Ｖに変化するので、２２Ｖに変化した時点で第２ステップを開始する。
【００８５】
昇圧回路ＩＣ６５および昇圧回路ＩＣ６６は、上記のように交互に待機状態と稼動状態を切り替えてもよいが、出力電圧Ｖｏｕｔが２２Ｖの時には、待機状態時の消費エネルギーに近いので、第１ステップ開始前に昇圧回路ＩＣ６６を稼動状態にしておいても特に問題は生じない。
【００８６】
以上、本発明の実施例を説明したが、他にも各種の実施例が可能であるのはいうまでもない。
【００８７】
また、各種の条件は、対象とする表示素子の仕様に応じて決定すべきであることは言うまでもない。
【００８８】
以上説明したように、本発明によれば、コレステリック液晶表示装置において、回路面積および回路コストの少しの増加で、階調表示時にオペアンプで消費されるエネルギーを大幅に低減でき、電池容量などを適正化することで、トータルコストを低減できる。
【図面の簡単な説明】
【００８９】
【図１Ａ】図１Ａは、コレステリック液晶のプレーナ状態を説明する図である。
【図１Ｂ】図１Ｂは、コレステリック液晶のフォーカルコニック状態を説明する図である。
【図２】図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。
【図３Ａ】図３Ａは、コレステリック液晶に印加する大きな電圧と広いパルス幅のパルスによる反射率の変化を説明する図である。
【図３Ｂ】図３Ｂは、コレステリック液晶に印加する中間電圧と狭いパルス幅のパルスによる反射率の変化を説明する図である。
【図３Ｃ】図３Ｃは、コレステリック液晶に印加する中間電圧とより狭いパルス幅のパルスによる反射率の変化を説明する図である。
【図４】図４は、パルスの印加回数とパルス幅の両方を組み合わせてパルスの累積印加時間を異ならせることにより階調書き込みを行う書き込み方法の例を説明する図である。
【図５】図５は、コレステリック液晶を使用する従来の表示装置の概略構成を示す図である。
【図６Ａ】図６Ａは、汎用セグメントドライバと汎用コモンドライバの出力パルスを示す図である。
【図６Ｂ】図６Ｂは、図６Ａの出力パルスによる液晶の印加電圧を示す図である。
【図７】図７は、従来の電圧切替部及び電圧安定部の構成例を示す図である。
【図８】図８は、従来例の装置における動作を示すタイムチャートである。
【図９】図９は、昇圧部の想定される従来の構成例を示す図である。
【図１０】図１０は、昇圧部の想定される従来の別の構成例を示す図である。
【図１１】図１１は、第１実施形態のカラー表示装置の概略構成を示す図である。
【図１２】図１２は、第１実施形態のカラー表示装置の昇圧部の構成を示す図である。
【図１３】図１３は、第１実施形態のカラー表示装置の電圧切替部及び電圧安定部の構成を示す図である。
【図１４】図１４は、第１実施形態のカラー表示装置の電圧切替部及び電圧安定部の別の構成例を示す図である。
【図１５】図１５は、第１実施形態のカラー表示装置の動作を示すタイムチャートである。
【図１６】図１６は、本発明の第２実施形態のカラー表示装置の昇圧部の構成を示す図である。
【図１７】図１７は、本発明の第３実施形態のカラー表示装置の昇圧部の構成を示す図である。
【図１８】図１８は、第３実施形態のカラー表示装置の動作を示すタイムチャートである。
【符号の説明】
【００９０】
１０    表示素子
２１    電源
２７    制御回路
２８    コモンドライバ（ＲＧＢ共通）
２９    セグメントドライバ（ＲＧＢ独立）
４１    昇圧部
４２    電圧切替部
４３    電圧安定部
【国際調査報告】
2009050771.tif 000025
2009050771.tif 000026
2009050771.tif 000027
2009050771.tif 000028