(57)【要約】  低い抵抗値および低いインダクタンスを有する高電流半導体デバイス（たとえば、３０から７０Ａ用ＱＦＮ）は第２のリード表面（１１０ｂ）がカプセル化されないままとされるように成形コンパウンド（４０１、およそ０．９ｍｍの高さ４０２）によりカプセル化される。熱伝導性接着剤（４０３）を使用して銅ヒートスラグ（４０４）をチップ表面（１０１ｂ）に取り付けることができる。オーバコート（１０３）により保護されたチップ表面（１０１ａ）はメタライゼーショントレース（１０２）を有する。銅充填窓がトレースおよびそれと平行な銅層（１０５）とコンタクトする。１本の配線のバンプが隣接する配線のバンプ間のほぼ中間に位置決めされるように、銅バンプ（１０８）が規則正しい反復配列で各配線上に形成される。基板は配線に直角な向きとされた細長いリード（１１０）を有し、リードは交互する配線の対応するバンプを接続する。
2009505439.tif 000002
【特許請求の範囲】
【請求項１】
低い抵抗値および低いインダクタンスを有する高電流半導体デバイスであって、
メタライゼーション・トレースを有するアクティブ表面を有するチップであって、アクティブチップ表面は絶縁オーバコートにより保護されるチップと、
メタライゼーション・トレースの一部を露出させるオーバコート窓であって、銅で充填されてメタライゼーションとのコンタクトを形成するオーバコート窓と、
オーバコートの下のトレースに平行な配線を形成するオーバコート上の銅層であって、金属充填窓とコンタクトする銅層と、
１本の配線のバンプが隣接する配線の対応するバンプ間のほぼ中間に位置決めされるように、規則正しい反復配列で各配線上に形成される銅バンプと、
第１および第２の表面を有する細長い銅リード付き基板であって、リードは配線に直角な向きとされ、各リードの第１の表面ははんだ要素を使用して交互する配線の対応するバンプを接続する基板と、
第２のリード表面がカプセル化されないままとされるように、組立てられたデバイスおよび基板をカプセル化する成形コンパウンドと、
を含む高電流半導体デバイス。
【請求項２】
請求項１に記載のデバイスであって、基板は第１および第２の表面を有する銅リードフレームであり、リードは配線に直角な向きとされかつ各リードの第１の表面がはんだ要素により交互する配線のバンプに取り付けられるような間隔を置いて配置されるデバイス。
【請求項３】
請求項１に記載のデバイスであって、基板はテープ状または細長い銅リード付き第１および第２の表面を有するバルク絶縁体であるデバイス。
【請求項４】
請求項１に記載のデバイスであって、さらに、第１および第２の表面を有するヒートスラグを含み、第１のスラグ表面はアクティブチップ表面に対向するチップ表面に取り付けられるデバイス。
【請求項５】
請求項４に記載のデバイスであって、第１のスラグ表面は、第２のスラグ表面が成形コンパウンドで被覆されずに冷却の目的で環境に露出されたままとされるように、アクティブチップ表面に対向するチップ表面に取り付けられるデバイス。
【請求項６】
請求項１に記載のデバイスであって、銅層はおよそ１０および１５μｍ間の厚さを有するデバイス。
【請求項７】
請求項１に記載のデバイスであって、銅バンプはおよそ３０および７０μｍ間の高さを有するデバイス。
【請求項８】
請求項１に記載のデバイスであって、はんだ要素はおよそ１０μｍの厚さを有するデバイス。
【請求項９】
請求項２に記載のデバイスであって、リードフレームは銅で作られリードはおよそ１５０および２５０μｍ間の厚さを有するデバイス。
【請求項１０】
低い抵抗値および低いインダクタンスを有する高電流電子システムであって、
半導体デバイスは、
メタライゼーション・トレースを有するアクティブ表面を有するチップであって、アクティブチップ表面は絶縁オーバコートにより保護されるチップと、
メタライゼーション・トレースの一部を露出させるオーバコート窓であって、銅で充填されてメタライゼーションとのコンタクトを形成するオーバコート窓と、
オーバコートの下のトレースに平行な配線を形成するオーバコート上の銅層であって、金属充填窓とコンタクトする銅層と、
１本の配線のバンプが隣接する配線の対応するバンプ間のほぼ中間に位置決めされるように、規則正しい反復配列で各配線上に形成される銅バンプと、
第１および第２の表面を有する細長い銅リード付き基板であって、リードは配線に直角な向きとされ、各リードの第１の表面ははんだ要素を使用して交互する配線の対応するバンプを接続する基板と、
第２のリード表面がカプセル化されないままとされるように、組立てられたデバイスおよび基板をカプセル化する成形コンパウンドと、
リードに平行な銅コンタクトパッドを有する回路板であって、リードの第２の表面ははんだ層によりボードパッドに取り付けられる回路板と、
を含む高電流電子システム。
【請求項１１】
請求項１０に記載のデバイスであって、はんだ層はおよそ１０および２０μｍ間の厚さを有するデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体デバイスおよびプロセスに係し、特に、低い電気抵抗値を有し高電力、低ノイズ、および高速を提供する高性能フリップフロップ半導体デバイスに関するものである。
【背景技術】
【０００２】
集積回路（ＩＣ）技術において進行中の傾向の中に、より高い集積、微細化するコンポーネント・フィーチャーサイズ、およびより高い速度がある。さらに、コスト／パフォーマンス比を抑制し続ける厳しい圧力があり、それはしばしば低コストソリューションへの衝動に変わっていく。より高いレベルの集積にはより多数の信号線および電力線に対する必要性が含まれ、しかもより小さいフィーチャーサイズにより相互緩衝無しにきれいな信号を維持するのはますます困難になる。
【０００３】
これらの傾向および要求条件はＩＣを内蔵する半導体チップだけでなく、ＩＣチップを収容し保護するパッケージをも支配する。
【０００４】
従来のワイヤボンディング・アセンブリに較べて、シリコン集積回路（ＩＣ）デバイスの製作プロセスフローにおけるフリップチップ・アセンブリの人気の高まりはいくつかの事実により現われている。第１に、従来のワイヤボンディング配線技術と相関関係にある寄生インダクタンスが低減されると、半導体デバイスの電気的性能は一般的に改善することができる。第２に、フリップチップ・アセンブリはしばしばチップおよびパッケージ間にワイヤボンディングよりも高い配線密度を提供する。第３に、多くの設計において、フリップチップ・アセンブリはワイヤボンディングよりも消費するシリコン「リアルエステート」が少なく、シリコン面積を保存してデバイスコストを低減するのを助ける。第４に、連続個別ボンディングステップではなく同時ギャング・ボンディングステップが利用されると、しばしば製作コストを低減することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
製作プロセスにおけるボールボンディングの標準的方法ははんだボール、すなわちバンプ、およびそれらのリフロー技術を使用する。これらの配線方法はワイヤボンディングよりも低廉である。さらに、はんだボール取付デバイスのある応力および寿命試験にいくつかの信頼性問題がある。プロダクトマネジャーはフリップチップ組立製品のますます高い性能を要求するが、ワイヤボンディングされたデバイスのより低コストおよびより高い信頼性をも要求する。
【課題を解決するための手段】
【０００６】
（概要）
低電気抵抗値およびインダクタンス、高信頼性、および低コストを含む優れた製品特性を提供するために、出願人は半導体チップ―デバイスパッケージ―外部ボードからなる完全なシステムを考慮する技術的方法を開発する必要性を認識している。最少インダクタンスおよびノイズは高速の必要条件であり、抵抗値の低減は高電力の必要条件である。システムワイドな組立方法は、特に加速応力試験（温度サイクリング、落下試験）において、機械的安定性および高い製品信頼性も提供しなければならない。製作方法は基板およびボードを含む異なる半導体製品ファミリ、および広範な設計およびプロセスバリエーションに適用するのに十分柔軟性でなければならない。
【０００７】
本発明の一実施例は低い抵抗値および低いインダクタンスを有する高電流半導体デバイスである。チップはメタライゼーション・トレースを有するアクティブ表面を有し、アクティブチップ表面は絶縁オーバコートにより保護される。オーバコート内の窓がメタライゼーション・トレースの一部を露出させ、窓は銅で充填されてメタライゼーションとのコンタクトを形成する。オーバコート上の銅層がオーバコートの下のトレースに平行な配線を形成し、層はメタル充填窓とコンタクトしている。１本の配線のバンプが隣接配線のバンプ間のほぼ中間に配置されるように、各配線上に銅バンプが規則正しい反復配列で形成される。第１および第２の表面を有する基板は細長い銅リードを有し、リードは配線に直角な向きとされている。各リードの第１の表面ははんだ要素を使用して交互する配線の対応するバンプに接続されている。第２の基板表面のリードが露出されたままとされるように、成形コンパウンドが組立てられたデバイスおよび基板をカプセル化する。
【０００８】
あるデバイスでは、基板は銅リードフレームであり、他ではテープ状またはバルク絶縁体である。他のデバイスでは、ハイパワーデバイスの冷却を助けるためにチップにヒートスラグが取り付けられる。銅層はおよそ１０および１５μｍ間の厚さを有し、銅バンプはおよそ３０および７０μｍ間の高さを有する。本発明に従ったデバイスは１ｍｍよりも少ない厚さとすることができ、それらは電気抵抗値が低いため１５および３０Ａ間の電流を処理することができ、あるデバイスは６０Ａ以上を目指している。低インダクタンスにより電気的ノイズが低くなる。
【０００９】
本発明のもう１つの実施例は低い抵抗値および低いインダクタンスを有する高電流電子システムである。このシステムは前記した半導体デバイスを使用し、デバイスの銅基板リードに平行な銅コンタクトパッドを有する回路板を利用する。リードの露出面がはんだ層によりボードパッドに取り付けられる。
【実施例】
【００１０】
図１は低い抵抗値および低いインダクタンスを有し、一般的に１００で示す、高電流電子システムを略示している。これらの特徴に基づいて、ある実施例はおよそ１５から３０Ａを処理することができ、他の実施例は６０Ａ以上まで処理することができる。半導体チップ１０１はアクティブ表面１０１ａ、およびアクティブ表面と反対側の表面１０１ｂを有する。チップ１０１は複数のメタライゼーションレベルを含んでいる。表面１０１ａに最も近いメタルレベルはトレースに構成され、図１において、トレースの１つは１０２で示され、それは紙面に垂直に走っている。トレース１０２はアルミニウム、アルミニウム合金、銅、または銅合金で作ることができ、トレース１０２の厚さは好ましくは０．５および１．０μｍ間である。アクティブ表面１０１ａ全体が、好ましくはおよそ０．５から１．０μｍ間の厚さ範囲の、絶縁オーバコート１０３により被覆されている。オーバコート１０３の材料は好ましくは窒化シリコン、酸窒化シリコン、酸化シリコン、これらのコンパウンドの２つの積層、または他の機械的に強い耐湿材料からなるグループから選出される。
【００１１】
メタルトレース１０２に沿ってオーバコート１０３内に複数の窓がある。図１は幅１０４の窓を例示している。これらの窓はメタライゼーション・トレース１０２の一部を露出させる。図１に示すように、１０４等の窓はメタライゼーション１０２と電気的にコンタクトするためにオーバコート１０３の高さまで銅で充填される。
【００１２】
オーバコート１０３上、したがって、窓１０４上に銅／銅合金層があり、それはオーバコート１０３の下でトレース１０２に並行に走る配線１０５に構成される。配線１０５は１０および１５μｍ間の厚さ１０５ａを有する。配線１０５は銅充填窓１０４とコンタクトする。全ての配線１０５が層１０６内に埋め込まれ、それは好ましくはポリイミドまたは類似のポリマーコンパウンドで作られ、好ましくは１０から２０μ間の厚さである。
【００１３】
各配線１０５に沿って規則正しい間隔で幅１０７の窓がポリイミド層１０６内にある。特定の各配線１０５の窓１０７はそれらが各側の隣接する配線の窓の間隔間のほぼ中間に配置されるように選出される。銅／銅合金バンプ１０８が窓１０７を充填して銅配線１０５とコンタクトする。バンプ１０８は好ましくはおよそ３０および７０μｍ間の高さ１０８ａ、およびはんだ付け可能な表面を有する。このパターンにより、銅バンプ１０８は各銅配線１０５上で規則正しい間隔となり、特定の１本の配線のバンプは各側の隣接する配線のバンプの間隔内のほぼ中間に配置される。この交互するシーケンスを使用して、２つの複数のバンプが生成され、一方の複数のバンプのバンプ位置は他方の複数のバンプのバンプ位置と予め定められたリズムで交互する。
【００１４】
このデバイスはさらに細長い銅リード付き基板を含んでいる。図１の実施例はリード１１０を例示しており、それは第１の表面１１０ａおよび第２の表面１１０ｂを有する。例として、リード１１０付き基板は細長いリード付きメタリック・リードフレーム、または細長い銅リードを含むテープ状またはバルク絶縁体とすることができる。メタリック・リードフレームの例において、銅リードは典型的に１５０および２５０μｍ間の厚さ１１０ｃを有する。
【００１５】
リード１１０は配線１０５に直角の向きとされている。さらに、第１のリード表面１１０ａはバンプ１０８に取り付けられてリード１１０が交互する配線の対応するバンプを接続するようにされる。接続ははんだ要素１０９により提供される。好ましくは、はんだ要素１０９の厚さ１０９ａはほぼ１０および２５μｍ間であり、導電率を高めるためには、厚さ１０９ａを小さく維持することが好ましい。図１に示すように、はんだ要素１０９はバンプ１０８の側面の少なくとも一部においてウェットとすることができる。はんだ要素１０９は錫を含み、濡れおよびはんだ付け性を容易にするために、それは銀、ビスマス、インジウム、亜鉛、銅、ニッケル、アンチモン、および鉛からなるグループから選出される１つ以上の金属を含むこともできる。
【００１６】
銅層１０５、銅バンプ１０８、銅リード１１０の相対的位置決めが図２の３次元斜視図によりより詳細に例示される。図１の同じ対象を示すのに同じ番号が採用される。半導体チップは１０１で示され、そのアクティブ表面は１０１ａで示され、アクティブ表面上の保護オーバコートは１０３で示されている。メタライゼーションに最も近い表面は複数のトレース１０２にパターン化される。
【００１７】
図２は銅で充填されたオーバコート窓１０４が互いに交互にメタライゼーション・トレース１０２を接続することを例示している。これらの交互銅充填窓は銅配線１０５により接続される。絶縁ポリマー層１０６は銅バンプ用開口を有する。銅バンプ１０８は各位置の銅配線１０５上に置かれ、そこで銅充填窓１０４はメタライゼーション１０２に接続する。
【００１８】
はんだ要素１０９を使用して、バンプ１０８は基板リード１１０の第１の表面１１０ａに接続される。リード１１０は配線１０５に直角な向きとされる。リード１１０の第２の表面１１０ｂは外部部品を取り付けるのに利用できる。
【００１９】
３０Ａ以上の電流を処理することができるパワーデバイスに適切な基板の例として、図３は一般的に３００で示すメタリックＱｕａｄ  Ｆｌａｔｐａｃｋ  Ｎｏ−Ｌｅａｄ（ＱＦＮ）リードフレームの平面図を提示する。リードフレームは０．２ｍｍ厚の銅で作られる。リード３０１は接地（ドレイン）用であり０．５ｍｍの幅３０１ａを有し、これらのリードの第２の表面は熱デバイス性能をサポートするためにデバイスがカプセル化された後でも露出されたままとされる。リード３０１と交互しているのはリード３０２であり、それは電力用（ソース）であってやはり０．５ｍｍの幅を有しやはり露出される。デバイス・コンタクトパッド３０３は０．５ｍｍのピッチ３０４を有する。チップアウトライン３１０は３．１×４．０ｍｍのディメンジョンを有し、デバイスアウトライン３２０は６．０×４．０ｍｍのディメンジョンを有する。
【００２０】
チップメタライゼーションから基板リードまでの電流パスの図１、２および３の説明は使用されるほとんど全ての金属が銅であることを強調しており、それは優れた導電率（０．５９６・１０６Ω−１ｃｍ−１）を有する。特定のパワーデバイスで利用されるジオメトリに基づいて、電流パスで遭遇する抵抗値を計算して考慮するアクティブデバイスのオン抵抗値と比較することができる。計算は典型的な動作条件下での典型的なＱＦＮパワーデバイスに対して、金属抵抗値は全抵抗値のおよそ１５から１７％間の寄与をし、最悪の条件下では金属抵抗値は全デバイス抵抗値の２５％を超えないことを示している。したがって、小さいサイズのＱＦＮであっても３０Ａを超える電流を処理することができる。
【００２１】
図１、２および３は全導体の電気的パスの短さおよび比較的大きい直径（および高導電率）を強調している。これらの条件は電気的抵抗値を低く維持するだけでなく、電気的インダクタンスも低く維持する。
【００２２】
図４はカプセル化後の完成されたパワーデバイスを示す。成形コンパウンド４０１、または他のカプセル化材料、が図１の組立てられたデバイスおよび基板をカプセル化し、第２のリード表面１００ｂがカプセル化されないままとされて外部部品へ取り付けるのに利用できるようにされる。例として、ハイパワーＱＦＮ（３０Ａよりも多い電流）に対してデバイスの全体高さ４０２は０．９ｍｍとすることができる。
【００２３】
一実施例では、アクティブチップ表面１０１ａに対向するチップ表面１０１ｂは成形コンパウンドにより被覆される。もう１つの実施例では、熱伝導性接着剤４０３を使用してチップ表面１０１ｂにヒートスラグ４０４が取り付けられる。図４のデバイスにおいて、ヒートスラグ４０４はチップ表面１０１ｂに取り付ける第１の表面４０４ａおよび冷却の目的で環境に露出される第２の表面４０４ｂを有する。他のデバイスでは、第２のスラグ表面４０４ｂはある量のカプセル化材料で被覆される。好ましくは、ヒートスラグは熱伝導率が良いため（４．０１Ｗ・ｃｍ−１・Ｋ−１）銅で作られる。さらなる熱的強化のために、環境に対向するスラグ表面は対流を向上するような構造としてデバイスの熱が最終ヒートシンクとしての環境へより有効に伝達されるようにされ、例として粗スラグ表面および取り付けられたフィンその他のキャスタレーション（ｃａｓｔｅｌｌａｔｉｏｎｓ）が含まれる。
【００２４】
図５および６に例示されている本発明のもう１つの実施例は低い抵抗値および低いインダクタンスを有する高電流電子システムである。本システムは薄いはんだ層により回路板にはんだ付けされた半導体デバイスを含んでいる。図５において、システムは一般的に５００で示され、半導体デバイス５０１、回路板５２０、およびはんだ層５３０からなる。はんだ層は好ましくはおよそ１０および２０μｍ間の厚さを有する。
【００２５】
半導体デバイスはメタライゼーショントレース（図５には図示せず）を有するチップ５０２を含んでいる。トレースはそれに平行な銅配線５０３によりコンタクトされる。各配線５０３は規則正しく反復配列された銅バンプ５０４を有し、１本の配線のバンプは隣接する配線の対応するバンプ間のほぼ中間に位置決めされる。はんだ要素５０５を使用して、交互する配線の対応するバンプが基板の細長い銅リード５０６によりコンタクトされ、リード５０６は配線５０３に直角な向きとされる。成形コンパウンド５０７が組立てられたデバイスおよび基板をカプセル化し、リードの一方の表面はカプセル化されないままとされる。
【００２６】
回路板５２０はリード５０６に平行な銅コンタクトパッド５２１を有する。リードのカプセル化されない表面ははんだ層５３０によりボードパッド５２１に取り付けられる。低い電気抵抗値に対して、はんだ層５３０は好ましくは薄いままとされ、それはその導電率が銅の導電率よりも低いためである。図５に示すように、回路板５２０はデバイス取付表面に対向するその表面上にもう１組のコンタクトパッド５２２を有する。これらのパッドの追加セットは追加外部部品との圧力またははんだコンタクトのために利用することができる。
【００２７】
図６は低い抵抗値および低いインダクタンスを有する高電流電子システムを示す。一般的に６００に示す本システムはチップ６０４に取り付けられ成形パッケージ６０５に内蔵されたヒートスラグ６０３を含み、さらに回路板６２０を含む。このデバイスははんだ層６３０により回路板６２０に取り付けられる。
【００２８】
実施例について本発明を説明してきたが、本明細書は限定的意味合いで解釈すべきではない。当業者ならば、明細書を読めば本発明の他の実施例だけでなく例示した実施例のさまざまな修正および組合せが自明である。
【図面の簡単な説明】
【００２９】
【図１】本発明に従った非カプセル化半導体デバイスの一部分の略断面図である。
【図２】本発明に従った非カプセル化半導体デバイスの３次元部分略斜視図である。
【図３】図１および２のデバイスに使用する基板（リードフレーム）の平面図である。
【図４】ヒートスラグを取り付けたカプセル化された高電流半導体デバイスの略断面図である。
【図５】回路板上に組立てられたカプセル化された高電流半導体デバイスの略断面図である。
【図６】回路板上に組立てられた、ヒートスラグを取り付けたカプセル化された高電流半導体デバイスの略断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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