(57)【要約】  試験装置１００は、それぞれが少なくともひとつの入出力端子Ｐ１を備えるＮ個（Ｎは２以上の整数）のＤＵＴ１１０を試験する。ドライバ２０は、Ｎ個のＤＵＴ１１０の入出力端子Ｐ１に対して共通に設けられる。終端回路２２は、Ｎ個のＤＵＴ１１０の入出力端子Ｐ１に対して共通に設けられる。第１配線Ｌ１は、ドライバ２０の出力端子と第１ノードＮ１の間を接続する。第２配線Ｌ２は、終端回路２２と第２ノードＮ２の間を接続する。Ｎ本の第３配線Ｌ３は、第１ノードとＮ個のＤＵＴ１１０それぞれの入出力端子Ｐ１を結線する。Ｎ本の第４配線Ｌ４は、第２ノードＮ２とＮ個のＤＵＴ１１０それぞれの入出力端子Ｐ１を結線する。第１配線Ｌ１、第２配線Ｌ２は所定値の特性インピーダンスＺＯを有し、Ｎ本の第３配線Ｌ３とＮ本の第４配線Ｌ４はそれぞれ、所定値のＮ倍の特性インピーダンスを有する。
2010001440.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが少なくともひとつの入出力端子を備えるＮ個（Ｎは２以上の整数）の被試験デバイスを試験する試験装置であって、
前記Ｎ個の被試験デバイスの前記入出力端子に対して共通に設けられたドライバと、
前記Ｎ個の被試験デバイスの前記入出力端子に対して共通に設けられた終端回路と、
前記ドライバの出力端子と第１ノードの間を接続する第１配線と、
前記終端回路と第２ノードの間を接続する第２配線と、
前記第１ノードと前記Ｎ個の被試験デバイスそれぞれの前記入出力端子を結線するＮ本の第３配線と、
前記第２ノードと前記Ｎ個の被試験デバイスそれぞれの前記入出力端子を結線するＮ本の第４配線と、
を備え、
前記第１、第２配線は所定値の特性インピーダンスを有し、前記Ｎ本の第３配線と前記Ｎ本の第４配線はそれぞれ、前記所定値のＮ倍の特性インピーダンスを有することを特徴とする試験装置。
【請求項２】
前記第１、第２配線は、前記ドライバが集積化される半導体チップと前記Ｎ個の被試験デバイスが直接または間接的に装着されるソケットボードとの間を接続するマザーボード上に敷設され、
前記第３、第４配線は、前記ソケットボード上に敷設されることを特徴とする請求項１に記載の試験装置。
【請求項３】
前記終端回路は、前記マザーボード上に設けられることを特徴とする請求項２に記載の試験装置。
【請求項４】
前記終端回路は、前記半導体チップに前記ドライバとともに集積化されることを特徴とする請求項２に記載の試験装置。
【請求項５】
Ｎ＝２であり、前記特性インピーダンスの所定値は５０Ωであることを特徴とする請求項１または２に記載の試験装置。
【請求項６】
前記Ｎ本の第３配線は等長であることを特徴とする請求項１から５のいずれかに記載の試験装置。
【請求項７】
それぞれが少なくともひとつの入出力端子を備えるＮ個（Ｎは２以上の整数）の被試験デバイスが装着されるソケットボードであって、
前記ソケットボードがマザーボードに装着された状態において、前記Ｎ個の被試験デバイスの前記入出力端子に対して共通に設けられたドライバの出力端子と接続されるべき第１端子と、
前記ソケットボードがマザーボードに装着された状態において、前記Ｎ個の被試験デバイスの前記入出力端子に対して共通に設けられた終端回路と接続されるべき第２端子と、
前記第１端子と前記Ｎ個の被試験デバイスそれぞれの前記入出力端子を結線するＮ本の第３配線と、
前記第２端子を始点として前記Ｎ個の被試験デバイスそれぞれの前記入出力端子に分岐して到るＮ本の第４配線と、
を備え、
前記Ｎ本の第３配線と前記Ｎ本の第４配線はそれぞれ、同一の特性インピーダンスを有することを特徴とするソケットボード。
【請求項８】
前記Ｎ本の第３配線は等長であることを特徴とする請求項７に記載のソケットボード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験装置に関し、特にピンエレクトロニクスのタイミングキャリブレーション技術に関する。
【背景技術】
【０００２】
半導体デバイス（以下、ＤＵＴともいう）を試験する試験装置は、ＤＵＴのピンに対してテストパターンを与え、またＤＵＴからデータを読み出すために、複数のピンエレクトロニクスを備える。各ピンエレクトロニクスは、ＤＵＴの対応するピンに対して信号を出力するドライバと、対応するピンから出力される信号のレベルを判定するコンパレータを含む。【０００３】
通常、各ピンエレクトロニクス、すなわちドライバにはＤＵＴの単一のピンが割り当てられる。対応するドライバとＤＵＴのピンとの間は、マザーボードおよびソケットボード上に敷設された所定の特性インピーダンスＺｏ（たとえば５０Ω）を有する配線で結線される。近年では、テストコストの削減、ハードウェア資源の有効利用を目的として、単一のドライバからの信号を分岐して複数のＤＵＴへと供給し、同時測定数を上げる手法が一般的となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリデバイスをはじめとするＤＵＴの高速化にともない、試験装置にはより高精度な測定が求められる一方、同時測定数を上げると、ドライバとＤＵＴ間のインピーダンスの不整合が顕著となり、高速化、高精度化の妨げとなっている。【０００５】
本発明はかかる状況に鑑みてなされたものであり、その目的は、複数のＤＵＴを高精度で測定可能な試験装置の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、それぞれが少なくともひとつの入出力端子を備えるＮ個（Ｎは２以上の整数）の被試験デバイスを試験する試験装置に関する。この試験装置は、Ｎ個の被試験デバイスの入出力端子に対して共通に設けられたドライバと、Ｎ個の被試験デバイスの入出力端子に対して共通に設けられた終端回路と、ドライバの出力端子と第１ノードの間を接続する第１配線と、終端回路と第２ノードの間を接続する第２配線と、第１ノードとＮ個の被試験デバイスそれぞれの入出力端子を結線するＮ本の第３配線と、第２ノードとＮ個の被試験デバイスそれぞれの入出力端子を結線するＮ本の第４配線と、を備える。第１、第２配線は所定値の特性インピーダンスを有し、Ｎ本の第３配線とＮ本の第４配線はそれぞれ、所定値のＮ倍の特性インピーダンスを有する。【０００７】
この態様によると、ドライバから複数の被試験デバイス側を覗いたインピーダンス、ならびに終端回路から複数の被試験デバイス側を覗いたインピーダンスが、いずれも所定値の特性インピーダンスと一致するため、高い精度でインピーダンス整合が実現でき、高精度な試験が実現できる。【０００８】
第１、第２配線は、ドライバが集積化される半導体チップとＮ個の被試験デバイスが直接または間接的に装着されるソケットボードとの間を接続するマザーボード上に敷設されてもよい。第３、第４配線は、ソケットボード上に敷設されてもよい。【０００９】
終端回路は、マザーボード上に設けられてもよい。この場合、ひとつの半導体チップに形成可能なドライバの個数（チャンネル数）を増加させることができ、また半導体チップの端子数を低減できる。【００１０】
終端回路は、半導体チップにドライバとともに実装されてもよい。【００１１】
Ｎ＝２であり、特性インピーダンスの所定値は５０Ωであってもよい。【００１２】
Ｎ本の第３配線は等長であってもよい。この場合、ドライバから供給するテストパターンのタイミングを、複数のＤＵＴごとに最適化する必要がないという利点がある。【００１３】
本発明の別の態様は、それぞれが少なくともひとつの入出力端子を備えるＮ個（Ｎは２以上の整数）の被試験デバイスが装着されるソケットボードに関する。このソケットボードは、ソケットボードがマザーボードに装着された状態において、Ｎ個の被試験デバイスの入出力端子に対して共通に設けられたドライバの出力端子と接続されるべき第１端子と、ソケットボードがマザーボードに装着された状態において、Ｎ個の被試験デバイスの入出力端子に対して共通に設けられた終端回路と接続されるべき第２端子と、第１端子とＮ個の被試験デバイスそれぞれの入出力端子を結線するＮ本の第３配線と、第２端子を始点としてＮ個の被試験デバイスそれぞれの入出力端子に分岐して到るＮ本の第４配線と、を備える。Ｎ本の第３配線とＮ本の第４配線はそれぞれ、同一の特性インピーダンスを有する。
この態様によれば、反射の影響を抑制しつつ、複数の被試験デバイスの同時測定が可能となる。【００１４】
Ｎ本の第３配線は等長であってもよい。【００１５】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明のある態様によれば、複数の被試験デバイスを高精度で測定できる。
【図面の簡単な説明】
【００１７】
【図１】試験装置の構成の一部を示すブロック図である。
【図２】図２（ａ）、（ｂ）は、比較技術に係る試験装置の構成を示すブロック図である。
【図３】図１の試験装置の変形例を示すブロック図である。
【符号の説明】
【００１８】
１００…試験装置、１１０…ＤＵＴ、２０…ドライバ、２２…終端回路、ＲＴ…終端抵抗、ＢＵＦ…バッファ、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、Ｌ１…第１配線、Ｌ２…第２配線、Ｌ３…第３配線、Ｌ４…第４配線、３０…ピンエレクトロニクス、３２…マザーボード、３４…ソケットボード、３６…電源、Ｐ１…入出力端子。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。【００２０】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。【００２１】
図１は、試験装置１００の構成の一部を示すブロック図である。試験装置１００は、ピンエレクトロニクス３０、マザーボード３２、ソケットボード３４およびその他の図示しないタイミング発生器やパターン発生器などを備える。試験装置１００そのものの機能、構成は一般的なものであるため、本発明に関係のある部分についてのみ詳細に説明する。【００２２】
試験装置１００は、複数Ｎ個のＤＵＴ１１０を同時に測定する機能を有している。以下では理解の容易化、説明の簡潔化を目的としてＮ＝２の場合を説明するが、本発明はこれに限定されない。複数のＤＵＴ１１０は通常同じデバイス（同一品種）であることが想定されるが、異なっていても構わない。ＤＵＴ１１０はそれぞれ、少なくともひとつの入出力端子を備える。以下、各ＤＵＴの部材を区別するために必要に応じて添え字を付す。また説明を簡潔とするため、１番目の入出力端子Ｐ１にのみ注目して説明をする。【００２３】
ドライバ２０は、２つのＤＵＴ１１０１、１１０２それぞれの入出力端子Ｐ１１、Ｐ１２に対して共通に設けられる。ドライバ２０は、各入出力端子Ｐ１１、Ｐ１２に対して時分割的にテストパターンを出力する。ドライバ２０は、テストパターンが１のとき、ハイレベルに相当する電圧ＶＩＨを、０のときローレベルに相当する電圧ＶＩＬを出力する。ドライバ２０は、その出力インピーダンスが所定の特性インピーダンスＺＯと一致するよう設計される。たとえばＺＯ＝５０Ωである。ドライバ２０の出力側には、第１スイッチＳＷ１が設けられる。第１スイッチＳＷ１はリレーなどの機械的なスイッチであってもよいし、トランスファゲートなどの電気的なスイッチであってもよい。【００２４】
終端回路２２もまた、２つのＤＵＴ１１０１、１１０２それぞれの入出力端子Ｐ１１、Ｐ１２に対して共通に設けられる。終端回路２２の出力インピーダンスは所定値ＺＯ＝５０Ωと一致するように設計される。たとえば終端回路２２は、終端抵抗ＲＴと、バッファＢＵＦを含む。バッファＢＵＦは、終端抵抗ＲＴの一端の電位を所定値ＶＴ（たとえばＶＩＨとＶＩＬの中点）に固定する。終端抵抗ＲＴの他端には、第２スイッチＳＷ２が設けられる。【００２５】
第１配線Ｌ１は、ドライバ２０の出力端子と第１ノードＮ１の間を接続する。第２配線Ｌ２は、終端回路２２と第２ノードＮ２の間を接続する。ソケットボード３４は、マザーボード３２に対して着脱可能に構成され、コネクタピンＰＣ１、ＰＣ２を介して接続される。図１において、第１ノードＮ１はコネクタピンＰＣ１に対応しているが、第１配線Ｌ１の一部がソケットボード３４上に敷設され、第１ノードＮ１がソケットボード３４上に設けられてもよい。【００２６】
複数Ｎ本の第３配線Ｌ３１、Ｌ３２はそれぞれ、第１ノードＮ１と２つのＤＵＴ１１０１、１１０２それぞれの入出力端子Ｐ１１、Ｐ１２を結線する。つまり複数の第３配線Ｌ３１、Ｌ３２は、第１ノードＮ１から、複数の入出力端子Ｐ１１、Ｐ１２へと分岐して形成される。複数Ｎ本の第４配線Ｌ４１、Ｌ４２はそれぞれ、第２ノードＮ２と２つの１１０１、１１０２それぞれの入出力端子Ｐ１１、Ｐ１２を結線する。つまり複数の第４配線Ｌ４１、Ｌ４２は、コネクタピンＰＣ２を始点として、複数の入出力端子Ｐ１１、Ｐ１２へと分岐して形成される。なお、第２ノードＮ２はコネクタピンＰＣ２と一致しても構わない。【００２７】
以上が複数のＤＵＴ１１０およびドライバ２０、終端回路２２の結線態様である。さらに図１の試験装置１００は以下の特徴を有する。
第１配線Ｌ１、第２配線Ｌ２は、それぞれ所定値５０Ωの特性インピーダンスＺＯを有する。一方、Ｎ本の第３配線Ｌ３１、Ｌ３２およびＮ本の第４配線Ｌ４１、Ｌ４２はそれぞれ、所定値５０ΩのＮ倍（２倍）の１００Ωの特性インピーダンスＺＯを有する。ここでの「Ｎ倍」とは厳密なＮ倍を意味するものではなく、インピーダンスの不整合が測定に影響しない範囲であれば、Ｎ倍からずれていても構わない。【００２８】
図１の試験装置１００によれば、終端回路２２から複数のＤＵＴ１１０側を覗いたインピーダンスを５０Ωに整合させることができる。さらに送端（ドライバ２０）側、受端（１１０）側の両端が終端されるため反射の影響を抑制できる。これらによって、高精度な試験が実現できる。【００２９】
好ましい形態において、Ｎ本の第３配線Ｌ３１、Ｌ３２は等長である。その結果、ドライバ２０から出力したテストパターンが一方の１１０１の入出力端子Ｐ１１に到達するまでの伝搬時間と、他方の１１０２の入出力端子Ｐ１２に到達するまでの伝搬時間を揃えることができる。その結果、ＤＵＴ１１０を、同じチャンネルのデータについては、複数のＤＵＴ１１０に対して共通のタイミングで動作させることができるため、ＤＵＴごとのタイミングの調整機能が、ＤＵＴ１１０側にも試験装置１００側にも不要となる。【００３０】
さらに試験装置１００は以下の特徴を有している。試験装置１００は、ピンエレクトロニクス３０、マザーボード３２、ソケットボード３４に分割されて構成される。ソケットボード３４には、複数のＤＵＴが直接または間接的に装着される。ピンエレクトロニクス３０は、複数チャンネルのドライバ２０および終端回路２２が集積化された半導体チップである。マザーボード３２は、ピンエレクトロニクス３０とソケットボード３４の間を接続する。【００３１】
第１配線Ｌ１、第２配線Ｌ２は、マザーボード３２上に敷設される。一方、第３配線Ｌ３、第４配線Ｌ４および第２配線Ｌ２の一部はソケットボード３４上に敷設される。つまり第１ノードＮ１、第２ノードＮ２は、マザーボード３２とソケットボード３４の境界上、もしくは、その境界よりもソケットボード３４側に配置される。この構成によれば、ＤＵＴ１１０のピン配置が変更となった場合であっても、ソケットボード３４のみを設計すればよく、ピンエレクトロニクス３０およびマザーボード３２に変更は不要となる。【００３２】
以上が実施の形態に係る試験装置１００の構成である。試験装置１００の効果は、図２（ａ）、（ｂ）に示す比較技術との対比によってさらに明確となる。図２（ａ）の試験装置１００ｃは、終端回路２２を備えない。この構成では、第３配線Ｌ３１、Ｌ３２がともに１００Ωで設計される場合、理論上はインピーダンス整合がとれるため反射の影響は受けない。しかしながら、現実的には受端（ＤＵＴ）側がオープンであるため、２本の第３配線Ｌ３１、Ｌ３２の特性インピーダンスにわずかな差が存在すると、データ伝送が反射波の影響を受けやすくなる。特にＤＵＴ１１０１、１１０２で入力容量が相違したり、どちらかのＤＵＴが取り外された状態でバランスが崩れると、反射波の影響が大きくなってしまう。【００３３】
図２（ｂ）の試験装置１００ｄは、ＤＵＴ１１０１、１１０２の入出力端子Ｐ１１、Ｐ１２の間を接続する配線Ｌ５を備える。図２（ｂ）の構成では、送端側、受端側の両方が終端されており、分岐経路が存在しないため、反射の影響は受けにくい構成となっている。しかしながら、ドライバ２０から出力されたテストパターンがＤＵＴ１１０１、１１０２の入出力端子Ｐ１１、Ｐ１２に到達するまでの時間が異なるため、試験装置１００ｄの送信側で、ＤＵＴごとにタイミングを異ならせるか、あるいはＤＵＴ１１０１、１１０２からのデータを受けるタイミングコンパレータ（不図示）側で、ＤＵＴごとに異なるタイミングを設定する必要がある。【００３４】
図１の試験装置１００によれば、比較技術に係る試験装置１００ｃ、１００ｄに生ずる上述の問題を好適に解決できる。【００３５】
図３は、図１の試験装置１００の変形例を示すブロック図である。変形例に係る試験装置１００ａは、図１の試験装置１００と終端回路２２の位置が異なっている。終端回路２２は、マザーボード３２上に設けられている。【００３６】
通常、ソケットボード３４に対する電源電圧Ｖｄｄは、電源３６からマザーボード３２を介して供給される。したがって、マザーボード３２は常に電源３６から電源電圧Ｖｄｄの供給を受けていることになる。終端回路２２のバッファＢＵＦをマザーボード３２に配置すると、基準電圧ＶＴの生成およびバッファＢＵＦの電源に、マザーボード３２を経由する電源電圧Ｖｄｄを利用できる。終端回路２２にはドライバ２０ほど高い精度が必要とされないため、構成が簡素化でき、したがって第２スイッチＳＷ２とともにマザーボード３２上に容易に配置できる。また、終端回路２２をマザーボード３２上に設ければ、図１の場合とくらべて、ピンエレクトロニクス３０とマザーボード３２を接続するための端子が不要となり、ピンエレクトロニクス３０の面積を削減できる。図１において終端回路２２に占有される領域を、ドライバ２０に割り当てることができるため、チャンネル数を増やすことが可能となる。【００３７】
実施の形態ではＮ＝２の場合を説明したが、本発明はＮ＝４など任意の数に拡張することができる。【００３８】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【産業上の利用可能性】
【００３９】
本発明のある態様によれば、複数の被試験デバイスを高精度で測定できる。
【図１】
2010001440.tif 000003
【図２】
2010001440.tif 000004
【図３】
2010001440.tif 000005
【国際調査報告】
2010001440.tif 000006
2010001440.tif 000007
2010001440.tif 000008
2010001440.tif 000009