(57)【要約】  半導体装置１０は、第１の半導体モジュール１００に設けられた第１の電極部１６０と第２の半導体モジュール２００に設けられた第２の電極部２４２とがはんだボール２７０により接合されたＰｏＰ構造を有する。第１の電極部は、絶縁樹脂層１３０に設けられた配線層１４０と同等な厚さの第１の導体部１６２と、第１の導体部１６２の上に形成された第２の導体部１６４と、第２の導体部１６４の上に設けられた金めっき層１６６とを有する。
2010001597.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の搭載に用いられる基板であって、
基材と、
前記基材の一方の主表面上に形成された配線層と、
前記基材の一方の主表面上に設けられ、前記配線層の厚さよりも厚いはんだ接合用の電極部と、
を備えることを特徴とする素子搭載用基板。
【請求項２】
パッケージオンパッケージ構造を有する半導体装置に用いられる請求項１に記載の素子搭載用基板。
【請求項３】
前記基材の一方の主表面上に設けられ、前記配線層と同層の第１の導体部と、
前記第１の導体部が露出するような第１の開口を有する第１の絶縁層と、
前記第１の絶縁層の上に設けられ、前記第１の開口の周縁における前記第１の絶縁層の上面が露出するような第２の開口を有する第２の絶縁層と、
前記第１の開口の中および前記第２の開口の一部に充填された第２の導体部と、
をさらに備え、
前記電極部が前記第１の導体部および前記第２の導体部を含むことを特徴とする請求項１または２に記載の素子搭載用基板。
【請求項４】
請求項１乃至３のいずれか１項に記載の素子搭載用基板と、
前記基材の一方の主表面側に搭載された半導体素子と、
前記半導体素子を封止する封止樹脂と、
を備えることを特徴とする半導体モジュール。
【請求項５】
請求項２または３に記載の素子搭載用基板と、
前記基材の他方の主表面側に搭載された半導体素子と、
前記半導体素子を封止する封止樹脂と、
を備えることを特徴とする半導体モジュール。
【請求項６】
基材と、
前記基材の一方の主表面側に搭載された第１の半導体素子と、
前記第１の半導体素子を封止する封止樹脂と、
前記基材の一方の主表面上に形成された配線層と、
前記基材の一方の主表面上に設けられ、前記配線層の上面の位置より高いはんだ接合用の上面を有する第１の電極部と、
を含む第１の半導体モジュールと、
前記封止樹脂の上方に搭載され、下面に第２の電極部を有し、第２の半導体素子がパッケージされた第２の半導体モジュールと、
前記第１の電極部と前記第２の電極部とを接続するはんだ部材と、
を備えることを特徴とする半導体装置。
【請求項７】
前記基材の主表面上に設けられ、前記配線層と同層の第１の導体部と、
前記第１の導体部が露出するような第１の開口を有する第１の絶縁層と、
前記第１の絶縁層の上に設けられ、前記第１の開口の周縁における前記第１の絶縁層の上面が露出するような第２の開口を有する第２の絶縁層と、
前記第１の開口の中および前記第２の開口の一部に充填された第２の導体部と、
を備え、
前記第１の電極部が前記第１の導体部および前記第２の導体部を含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
基材と、
前記基材の一方の主表面側に搭載された第１の半導体素子と、
前記第１の半導体素子を封止する封止樹脂と、
前記基材の一方の主表面上に形成された第１の配線層と、
前記基材の一方の主表面上に設けられ、はんだ接合用の上面を有する第１の電極部と、
を含む第１の半導体モジュールと、
前記封止樹脂の上方に搭載された第２の半導体モジュールであって、
下面に第２の電極部と第２の配線層と、
を有する第２の半導体モジュールと、
前記第１の電極部と前記第２の電極部とを接続するはんだ部材と、
を備え、
前記第２の電極部の厚さが前記第２の配線層の厚さに比べて厚いことを特徴とする半導体装置。
【請求項９】
前記第２の半導体モジュールの下面側に設けられ、前記第２の配線層と同層の第１の導体部と、
前記第１の導体部が露出するような第１の開口を有する第１の絶縁層と、
前記第１の絶縁層の上に設けられ、前記第１の開口の周縁における前記第１の絶縁層の上面が露出するような第２の開口を有する第２の絶縁層と、
前記第１の開口の中および前記第２の開口の一部に充填された第２の導体部と、
を備え、
前記第２の電極部が前記第１の導体部および前記第２の導体部を含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
基材の一方の主表面上に配線層をパターニングする工程と、
前記配線層のうち、パッケージの搭載に用いられるはんだ部材接合用の電極領域が露出するような開口を有する第１の絶縁層を形成する工程と、
前記開口の中に導電材料を充填する工程と、
を備えること特徴とする素子搭載用基板の製造方法。
【請求項１１】
前記開口の周縁における前記第１の絶縁層の上面が露出するような開口を有する第２の絶縁層を前記第１の絶縁層の上に形成する工程をさらに備え、
前記第１の絶縁層に設けられた前記開口の中を埋め尽くした後、前記第２の絶縁層の側壁に接するまで前記導電材料を充填することを特徴とする請求項１０に記載の素子搭載用基板の製造方法。
【請求項１２】
配線層および前記配線層の厚さよりも厚いはんだ接合用の第１の電極部が半導体素子搭載面に形成された第１の基材と、前記第１の基材に搭載された第１の半導体素子とを含む第１の半導体モジュールを準備する工程と、
はんだ接合用の第２の電極部が半導体素子搭載面とは反対側に形成された第２の基材と、前記第２の基材に搭載された第２の半導体素子とを含む第２の半導体モジュールを準備する工程と、
前記第１の半導体モジュールの上に前記第２の半導体モジュールを配置し、前記第１の電極部と前記第２の電極部とを接合する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１３】
はんだ接合用の第１の電極部が半導体素子搭載面に形成された第１の基材と、前記第１の基材に搭載された第１の半導体素子とを含む第１の半導体モジュールを準備する工程と、
配線層および前記配線層の厚さよりも厚いはんだ接合用の第２の電極部が半導体素子搭載面とは反対側に形成された第２の基材と、前記第２の基材に搭載された第２の半導体素子とを含む第２の半導体モジュールを準備する工程と、
前記第１の半導体モジュールの上に前記第２の半導体モジュールを配置し、前記第１の電極部と前記第２の電極部とを接合する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１４】
基材と、
前記基材の一方の主表面に設けられ、電極形成領域を有する配線層と、
前記電極形成領域の周囲に設けられ、前記電極形成領域が露出するような開口部を有する絶縁層と、
前記絶縁層の前記開口部内に埋め込まれた埋込部と、前記絶縁層の前記開口部周囲の上面よりも上方に突出した突出部とを有し、前記電極形成領域に電気的に接続された電極と、
を備え、
前記電極の上方から見て、前記突出部の周縁が前記埋込部の周縁よりも外側にあることを特徴とする素子搭載用基板。
【請求項１５】
前記電極の上方から見て、前記突出部の上面における平坦部の周縁が、前記埋込部の周縁よりも外側にあることを特徴とする請求項１４に記載の素子搭載用基板。
【請求項１６】
前記絶縁層を第１絶縁層とし、前記開口部を第１開口部とし、
前記第１絶縁層上の前記第１開口部の周囲に設けられ、前記電極形成領域が露出するような第２開口部を有する第２絶縁層を備え、
前記電極は、前記埋込部が前記第１開口部および前記第２開口部内に埋め込まれ、前記突出部が前記第２絶縁層の前記第２開口部周囲の上面よりも上方に突出し、前記電極の上方から見て、前記突出部の周縁が前記埋込部の周縁よりも外側にあることを特徴とする請求項１４または１５に記載の素子搭載用基板。
【請求項１７】
前記電極の上方から見て、前記突出部の上面における平坦部の周縁が、前記埋込部の周縁よりも外側にあることを特徴とする請求項１６に記載の素子搭載用基板。
【請求項１８】
前記第２絶縁層の上方から見て、前記第２開口部の周縁が、前記第１開口部の周縁よりも外側にあることを特徴とする請求項１６に記載の素子搭載用基板。
【請求項１９】
請求項１４乃至１８のいずれか１項に記載の素子搭載用基板と、
前記電極に対向する素子電極が設けられた半導体素子と、
を備え、前記電極と前記素子電極とが電気的に接続されていることを特徴とする半導体モジュール。
【請求項２０】
請求項６乃至９のいずれかに記載の半導体装置または請求項４、５、１９のいずれかに記載の半導体モジュールを搭載したことを特徴とする携帯機器。
【請求項２１】
基材の一方の主表面に、電極形成領域を有する配線層をパターニングする工程と、
前記電極形成領域が露出するような開口部を有する絶縁層を形成する工程と、
前記開口部に導電材料を充填して前記開口部内を埋め尽くした後、当該導電材料を前記絶縁層の前記開口部周囲の上面よりも上方に突出させるとともに、前記絶縁層の上方から見て導電材料の周縁を前記開口部の周縁の外側にまで拡げる工程と、
を含むことを特徴とする素子搭載用基板の製造方法。
【請求項２２】
前記絶縁層を第１絶縁層とし、前記開口部を第１開口部とし、
前記第１絶縁層上の前記第１開口部の周囲に、前記電極形成領域が露出するような第２開口部を有する第２絶縁層を形成する工程をさらに含み、
前記導電材料を充填する工程において、前記導電材料を充填して前記第１絶縁層および前記第２絶縁層内を埋め尽くした後、当該導電材料を前記第２絶縁層の前記第２開口部周囲の上面よりも上方に突出させるとともに、前記第２絶縁層の上方から見て導電材料の周縁を前記第２開口部の周縁の外側にまで拡げることを特徴とする請求項２１に記載の素子搭載用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を搭載する素子搭載用基板に関する。特に、本発明は、パッケージオンパッケージ構造を有する半導体装置およびフリップチップ実装方法により半導体素子を搭載可能な素子搭載用基板に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体装置のさらなる小型化、高密度化が求められている。このような要求に応えるべく、パッケージの上にパッケージを搭載したパッケージオンパッケージ（ＰｏＰ）と呼ばれる三次元パッケージング技術が広く知られている。【０００３】
たとえば、三次元パッケージにおける製造方法の一態様は、特許文献１に開示されている。特許文献１は、スルーホール配線の位置にはんだが供給されたパッケージ構造を開示する。特許文献１の図１２から、スルーホールの配線上にのみはんだが供給されているのがわかる。このはんだ上にはんだボールが配置され、同様にはんだ供給およびはんだボール配置がされたパッケージが積み重ねられている。【０００４】
また、半導体装置の小型化・薄型化は、例えば半導体素子の素子搭載用基板への実装面積を小さくすることで実現可能である。半導体素子の素子搭載用基板への実装面積を小さくする方法としては、半導体素子の外部接続電極にはんだバンプを形成し、はんだバンプと素子搭載用基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−２８０６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＰｏＰ構造では、上側のパッケージの底面が下側のパッケージの上面に干渉しないように、上側のパッケージの実装に用いられるはんだボールの高さを高くする必要があった。また、半導体素子を素子搭載用基板にフリップチップ実装した半導体装置では、半導体素子と素子搭載用基板との隙間を確保するためフリップチップ実装に用いられるはんだボールの高さを高くする必要があった。はんだボールの高さが高くなると、必然的にはんだボールの径が大きくなる。このため、はんだボール自体が占める領域が増大するとともに、はんだボール搭載用の電極パッドの面積が増大し、半導体装置の小型化における障害となっていた。【０００７】
本発明はこうした課題に鑑みてなされたものであり、その目的は、パッケージや半導体素子の搭載に必要なはんだボールおよび電極パッドに必要な面積を低減し、半導体装置のさらなる小型化、高密度化を実現可能な技術の提供にある。また、本発明の他の目的は、素子搭載用基板と半導体素子との接続信頼性の向上を図る技術の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、素子搭載用基板である。当該素子搭載用基板は、半導体素子の搭載に用いられる基板であって、基材と、基材の一方の主表面上に形成された配線層と、基材の一方の主表面上に設けられ、配線層の厚さよりも厚いはんだ接合用の電極部と、を備えることを特徴とする。【０００９】
本発明の他の態様は、半導体モジュールである。当該半導体モジュールは、上述した素子搭載用基板と、基材の一方の主表面側に搭載された半導体素子と、半導体素子を封止する封止樹脂と、を備えることを特徴とする。【００１０】
本発明のさらに他の態様は、半導体装置である。当該半導体装置は、基材と、基材の一方の主表面側に搭載された第１の半導体素子と、第１の半導体素子を封止する封止樹脂と、基材の一方の主表面上に形成された配線層と、基材の一方の主表面上に設けられ、配線層の上面の位置より高いはんだ接合用の上面を有する第１の電極部と、を含む第１の半導体モジュールと、封止樹脂の上方に搭載され、下面に第２の電極部を有し、第２の半導体素子がパッケージされた第２の半導体モジュールと、第１の電極部と第２の電極部とを接続するはんだ部材と、を備えることを特徴とする。【００１１】
本発明のさらに他の態様は、半導体装置である。当該半導体装置は、基材と、基材の一方の主表面側に搭載された第１の半導体素子と、第１の半導体素子を封止する封止樹脂と、基材の一方の主表面上に形成された第１の配線層と、基材の一方の主表面上に設けられ、はんだ接合用の上面を有する第１の電極部と、を含む第１の半導体モジュールと、封止樹脂の上方に搭載された第２の半導体モジュールであって、下面に第２の電極部と第２の配線層と、を有する第２の半導体モジュールと、第１の電極部と第２の電極部とを接続するはんだ部材と、を備え、第２の電極部の厚さが第２の配線層の厚さに比べて厚いことを特徴とする。【００１２】
本発明のさらに他の態様は、素子搭載用基板の製造方法である。当該素子搭載用基板の製造方法は、基材の一方の主表面上に配線層をパターニングする工程と、配線層のうち、パッケージの搭載に用いられるはんだ部材接合用の電極領域が露出するような開口を有する第１の絶縁層を形成する工程と、開口の中に導電材料を充填する工程と、を備えること特徴とする。【００１３】
本発明のさらに他の態様は、半導体装置の製造方法である。当該半導体装置の製造方法は、配線層および配線層の厚さよりも厚いはんだ接合用の第１の電極部が半導体素子搭載面に形成された第１の基材と、第１の基材に搭載された第１の半導体素子とを含む第１の半導体モジュールを準備する工程と、はんだ接合用の第２の電極部が半導体素子搭載面とは反対側に形成された第２の基材と、第２の基材に搭載された第２の半導体素子とを含む第２の半導体モジュールを準備する工程と、第１の半導体モジュールの上に第２の半導体モジュールを配置し、第１の電極部と第２の電極部とを接合する工程と、を備えることを特徴とする。【００１４】
本発明のさらに他の態様は、半導体装置の製造方法である。当該半導体装置の製造方法は、はんだ接合用の第１の電極部が半導体素子搭載面に形成された第１の基材と、第１の基材に搭載された第１の半導体素子とを含む第１の半導体モジュールを準備する工程と、配線層および配線層の厚さよりも厚いはんだ接合用の第２の電極部が半導体素子搭載面とは反対側に形成された第２の基材と、第２の基材に搭載された第２の半導体素子とを含む第２の半導体モジュールを準備する工程と、第１の半導体モジュールの上に第２の半導体モジュールを配置し、第１の電極部と第２の電極部とを接合する工程と、を備えることを特徴とする。【００１５】
本発明のさらに他の態様は、素子搭載用基板である。当該素子搭載用基板は、基材と、基材の一方の主表面に設けられ、電極形成領域を有する配線層と、電極形成領域の周囲に設けられ、電極形成領域が露出するような開口部を有する絶縁層と、絶縁層の開口部内に埋め込まれた埋込部と、絶縁層の開口部周囲の上面よりも上方に突出した突出部とを有し、電極形成領域に電気的に接続された電極と、を備え、電極の上方から見て、突出部の周縁が埋込部の周縁よりも外側にあることを特徴とする。この態様によれば、素子搭載用基板と半導体素子との接続信頼性の向上を図ることができる。【００１６】
上記態様において、電極の上方から見て、突出部の上面における平坦部の周縁が、埋込部の周縁よりも外側にあってもよい。【００１７】
上記態様において、絶縁層を第１絶縁層とし、開口部を第１開口部とし、第１絶縁層上の第１開口部の周囲に設けられ、電極形成領域が露出するような第２開口部を有する第２絶縁層を備え、電極は、埋込部が第１開口部および第２開口部内に埋め込まれ、突出部が第２絶縁層の第２開口部周囲の上面よりも上方に突出し、電極の上方から見て、突出部の周縁が埋込部の周縁よりも外側にあってもよい。【００１８】
上記態様において、電極の上方から見て、突出部の上面における平坦部の周縁が、埋込部の周縁よりも外側にあってもよい。【００１９】
上記態様において、第２絶縁層の上方から見て、第２開口部の周縁が、第１開口部の周縁よりも外側にあってもよい。【００２０】
本発明のさらに他の態様は、半導体モジュールである。当該半導体モジュールは、上述のいずれかの態様の素子搭載用基板と、電極に対向する素子電極が設けられた半導体素子と、を備え、電極と素子電極とが電気的に接続されていることを特徴とする。【００２１】
本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述の態様の半導体装置または半導体モジュールを搭載したことを特徴とする。【００２２】
本発明のさらに他の態様は、素子搭載用基板の製造方法である。当該素子搭載用基板の製造方法は、基材の一方の主表面に、電極形成領域を有する配線層をパターニングする工程と、電極形成領域が露出するような開口部を有する絶縁層を形成する工程と、開口部に導電材料を充填して開口部内を埋め尽くした後、当該導電材料が絶縁層の開口部周囲の上面よりも上方に突出するとともに、絶縁層の上方から見て導電材料の周縁が開口部の周縁の外側に拡がるまで導電材料を充填する工程と、を含むことを特徴とする。【００２３】
上記態様において、絶縁層を第１絶縁層とし、開口部を第１開口部とし、第１絶縁層上の第１開口部の周囲に、電極形成領域が露出するような第２開口部を有する第２絶縁層を形成する工程をさらに含み、導電材料を充填する工程において、導電材料を充填して第１絶縁層および第２絶縁層内を埋め尽くした後、当該導電材料が第２絶縁層の第２開口部周囲の上面よりも上方に突出するとともに、第２絶縁層の上方から見て導電材料の周縁が第２開口部の周縁の外側に拡がるまで導電材料を充填してもよい。
【発明の効果】
【００２４】
本発明によれば、パッケージや半導体素子の搭載に必要なはんだボールおよび電極パッドに必要な面積を低減し、半導体装置のさらなる小型化、高密度化を図ることができる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１に係る半導体装置の構成を示す概略断面図である。
【図２】実施の形態１に係る半導体装置が有する第１の電極部とその周囲の構造を示す部分拡大図である。
【図３】図３（Ａ）〜（Ｃ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図４】図４（Ａ）〜（Ｃ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図５】図５（Ａ）〜（Ｄ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図６】図６（Ａ）〜（Ｃ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図７】実施の形態２に係る半導体装置の構成を示す概略断面図である。
【図８】実施の形態３に係る半導体装置の構成を示す概略断面図である。
【図９】実施の形態４に係る半導体装置の構成を示す概略断面図である。
【図１０】実施の形態５に係る半導体装置の構成を示す概略断面図である。
【図１１】実施の形態６に係る半導体装置の構成を示す概略断面図である。
【図１２】実施の形態７に係る半導体装置の構成を示す概略断面図である。
【図１３】実施の形態８に係る半導体装置の構成を示す概略断面図である。
【図１４】実施の形態９に係る半導体装置の構成を示す概略断面図である。
【図１５】実施の形態１０に係る半導体装置の構成を示す概略断面図である。
【図１６】実施の形態１１に係る半導体装置の構成を示す概略断面図である。
【図１７】実施の形態１２に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。
【図１８】半導体モジュールの電極とその周囲の構造を示す部分拡大断面図である。
【図１９】素子搭載用基板の部分平面図である。
【図２０】図２０（Ａ）、（Ｂ）は、素子搭載用基板の部分断面図である。
【図２１】図２１（Ａ）〜（Ｄ）は、半導体モジュールの製造方法を示す工程断面図である。
【図２２】図２２（Ａ）〜（Ｄ）は、半導体モジュールの製造方法を示す工程断面図である。
【図２３】図２３（Ａ）〜（Ｃ）は、半導体モジュールの製造方法を示す工程断面図である。
【図２４】素子搭載用基板の電極とその周囲部分のＳＥＭ写真像である。
【図２５】実施の形態１３に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。
【図２６】半導体モジュールの電極とその周囲の構造を示す部分拡大断面図である。
【図２７】図２７（Ａ）〜（Ｄ）は、半導体モジュールの製造方法を示す工程断面図である。
【図２８】図２８（Ａ）〜（Ｃ）は、半導体モジュールの製造方法を示す工程断面図である。
【図２９】実施の形態１４に係る携帯電話の構成を示す図である。
【図３０】携帯電話の部分断面図である。
【図３１】携帯電話の部分断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２７】
（実施の形態１）
図１は、実施の形態１に係る半導体装置１０の構成を示す概略断面図である。図２は、半導体装置１０が有する第１の電極部１６０とその周囲の構造を示す部分拡大図である。半導体装置１０は、第１の半導体モジュール１００の上に第２の半導体モジュール２００が積層されたＰｏＰ構造を有する。
【００２８】
第１の半導体モジュール１００は、素子搭載用基板１１０に２つの半導体素子１２０、１２２が積層された構成を有する。
【００２９】
素子搭載用基板１１０は、基材となる絶縁樹脂層１３０と、絶縁樹脂層１３０の一方の主表面に形成された配線層１４０と、絶縁樹脂層１３０の他方の主表面に形成された第３の電極部１４２と、絶縁樹脂層１３０の一方の主表面に形成された第１の絶縁層１５０および第２の絶縁層１５２とを含む。
【００３０】
絶縁樹脂層１３０としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
【００３１】
絶縁樹脂層１３０の一方の主表面（本実施の形態では、半導体素子搭載面）に所定パターンの配線層１４０が設けられている。また、絶縁樹脂層１３０の一方の主表面には、パッケージ搭載用のはんだを接合するための第１の電極部１６０が設けられている。第１の電極部１６０の詳細については後述する。また、絶縁樹脂層１３０の他方の主表面に所定パターンの第３の電極部１４２が設けられている。配線層１４０および第３の電極部１４２を構する材料としては銅が挙げられる。配線層１４０および第３の電極部１４２の厚さは、たとえば２０μｍである。なお、特に図示していないが、絶縁樹脂層１３０の他方の主表面には、第３の電極部１４２と同層で、かつ、同じ高さの配線層が設けられている。
【００３２】
絶縁樹脂層１３０の所定位置において絶縁樹脂層１３０を貫通するビア導体１３２が設けられている。ビア導体１３２は、たとえば、銅めっきにより形成される。ビア導体１３２により、第１の電極部１６０と第３の電極部１４２とが電気的に接続されている。
【００３３】
絶縁樹脂層１３０の一方の主表面に第１の絶縁層１５０が設けられている。第１の絶縁層１５０は、第１の電極部１６０の周辺の第１の絶縁層１５０ａと、半導体素子搭載領域の第１の絶縁層１５０ｂとに分類される。
【００３４】
第１の絶縁層１５０ａは、第１の電極部１６０の周囲および第１の電極部１６０の上面周縁部を被覆している。言い換えると、第１の絶縁層１５０ａには、第１の電極部１６０の中央領域が露出するような開口が設けられている。
【００３５】
第２の絶縁層１５２は、第１の絶縁層１５０ａに設けられた開口周縁の第１の絶縁層１５０ａの上面が露出するように、第１の絶縁層１５０ａの上に積層されている。
【００３６】
なお、第１の絶縁層１５０および第２の絶縁層１５２は、たとえば、フォトソルダーレジストにより形成される。なお、第１の絶縁層１５０ａの厚さは、たとえば２０〜３０μｍである。また、第２の絶縁層１５２の厚さは、たとえば５０μｍである。
【００３７】
第１の電極部１６０は、第１の導体部１６２、第２の導体部１６４および金めっき層１６６を含む。
【００３８】
第１の導体部１６２は、配線層１４０と同層であり、絶縁樹脂層１３０の一方の主表面に形成されている。さらに、第１の導体部１６２は、配線層１４０と同等の厚さ（たとえば２０μｍ）を有する。第１の導体部１６２の径は、たとえば３５０μｍである。
【００３９】
第２の導体部１６４は、第１の導体部１６２の上面、第１の絶縁層１５０ａの側壁および第２の絶縁層１５２の側壁により形成された空間に充填されている。すなわち、第２の導体部１６４は、第１の絶縁層１５０ａに設けられた開口を埋め尽くすとともに、第２の絶縁層１５２に設けられた開口の一部に充填されている。第２の絶縁層１５２に設けられた開口の径は、第１の絶縁層１５０ａに設けられた開口の径よりも大きいため、第２の導体部１６４の径は、第２の絶縁層１５２の開口に設けられた領域の方が、第１の絶縁層１５０ａの開口に設けられた領域よりも大きくなっている。これを言い換えると、第２の導体部１６４の断面形状は、Ｔ字状あるいはきのこ状である。第２の導体部１６４の厚さは、たとえば４０μｍである。
【００４０】
また、第２の導体部１６４の上面にＮｉ／Ａｕ層などの金めっき層１６６が形成されている。金めっき層１６６により第２の導体部１６４の酸化が抑制される。金めっき層１６６としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば１〜１５μｍであり、Ａｕ層の厚さは、たとえば０．０３〜１μｍである。
【００４１】
絶縁樹脂層１３０の他方の主表面に第３の絶縁層１５４が設けられている。第３の絶縁層１５４には、第３の電極部１４２にはんだボール１７０を搭載するための開口が設けられている。はんだボール１７０は、第３の絶縁層１５４に設けられた開口内において第３の電極部１４２に接続されている。
【００４２】
以上説明した素子搭載用基板１１０に２つの半導体素子１２０、１２２が搭載されている。具体的には、第１の絶縁層１５０ｂの上に、半導体素子１２０が搭載されている。さらに、半導体素子１２０の上に半導体素子１２２が搭載されている。半導体素子１２０に設けられた素子電極（図示せず）と所定領域の配線層１４０とが金線１２１によりワイヤボンディング接続されている。また、半導体素子１２２に設けられた素子電極（図示せず）と所定領域の配線層１４０とが金線１２３によりワイヤボンディング接続されている。なお、半導体素子１２０、１２２の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。
【００４３】
封止樹脂層１８０は、半導体素子１２０、１２２およびこれらに接続された配線層１４０を封止している。封止樹脂層１８０は、たとえばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
【００４４】
第２の半導体モジュール２００は、素子搭載用基板２１０に半導体素子２２０が搭載された構成を有する。
【００４５】
素子搭載用基板２１０は、基材となる絶縁樹脂層２３０と、絶縁樹脂層２３０の一方の主表面に形成された配線層２４０と、絶縁樹脂層２３０の他方の主表面に形成された第２の電極部２４２と、絶縁樹脂層２３０の一方の主表面に形成された第４の絶縁層２５０と、絶縁樹脂層２３０の他方の主表面に形成された第５の絶縁層２５２とを含む。
【００４６】
絶縁樹脂層２３０としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
【００４７】
絶縁樹脂層２３０の一方の主表面（半導体素子搭載面）に所定パターンの配線層２４０が設けられている。図示しないが、配線層２４０の上に金めっき層が形成されていてもよい。また、絶縁樹脂層２３０の他方の主表面に第２の電極部２４２が設けられている。配線層２４０および第２の電極部２４２を構する材料としては銅が挙げられる。配線層２４０および第２の電極部２４２とは、絶縁樹脂層２３０の所定位置において絶縁樹脂層２３０を貫通するビア導体（図示せず）により電気的に接続されている。なお、特に図示していないが、絶縁樹脂層２３０の他方の主表面には、第２の電極部２４２と同層で、かつ、同じ高さの配線層が設けられている。
【００４８】
絶縁樹脂層２３０の一方の主表面にフォトソルダーレジストなどからなる第４の絶縁層２５０が設けられている。また、絶縁樹脂層２３０の他方の主表面にフォトソルダーレジストなどからなる第５の絶縁層２５２が設けられている。第５の絶縁層２５２には、第２の電極部２４２にはんだボール２７０を搭載するための開口が設けられている。はんだボール２７０は、第５の絶縁層２５２に設けられた開口内において第２の電極部２４２に接続されている。
【００４９】
以上説明した素子搭載用基板２１０に半導体素子２２０が搭載されている。具体的には、第４の絶縁層２５０の半導体素子搭載領域の上に、半導体素子２２０が搭載されている。半導体素子２２０に設けられた素子電極（図示せず）と所定領域の配線層２４０とが金線２２１によりワイヤボンディング接続されている。なお、半導体素子２２０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。
【００５０】
封止樹脂２８０は、半導体素子２２０およびこれに接続された配線層２４０を封止している。封止樹脂２８０は、たとえばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
【００５１】
第１の半導体モジュール１００の第１の電極部１６０と、第２の半導体モジュール２００の第２の電極部２４２とが、はんだボール２７０に接合されることにより、第２の半導体モジュール２００が第１の半導体モジュール１００の上方（封止樹脂層１８０の上方）に搭載されたＰｏＰ構造が実現されている。
【００５２】
（半導体装置の製造方法）
第１の実施の形態に係る半導体装置の製造方法について図３乃至図６を参照して説明する。まず、図３（Ａ）に示すように、両主表面に銅箔３００が貼り付けられた絶縁樹脂層１３０を準備する。
【００５３】
次に、図３（Ｂ）に示すように、ドリル加工、レーザ加工などの掘削加工により、絶縁樹脂層１３０および銅箔３００の所定領域にビアホール３１０を形成する。
【００５４】
次に、図３（Ｃ）に示すように、無電解めっきおよび電解めっきにより、ビアホール３１０に銅を充填してビア導体１３２を形成するとともに、絶縁樹脂層１３０の両主表面にもうけられた銅箔３００を厚膜化する。
【００５５】
次に、図４（Ａ）に示すように、絶縁樹脂層１３０の一方および他方の主表面（半導体素子搭載面とは反対側）に周知のフォトリソグラフィ法およびエッチング法を用いて所定パターンの配線層１４０および第１の導体部１６２と、第３の電極部１４２とを形成する。
【００５６】
次に、図４（Ｂ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、絶縁樹脂層１３０の一方の主表面に第１の導体部１６２の中央領域が露出するような開口を有する第１の絶縁層１５０ａ、配線層１４０が露出するような開口を有する第１の絶縁層１５０ｂ、および第３の電極部１４２の中央領域が露出するような開口を有する第３の絶縁層１５４を形成する。ここで配線層１４０および第１の導体部１６２は、図３（Ｃ）に示した銅箔３００から形成されるため、厚さが同等である。
【００５７】
次に、図４（Ｃ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、開口周縁の第１の絶縁層１５０ａの上面が露出するような開口を有する第２の絶縁層１５２を形成する。すなわち、第２の絶縁層１５２に設けられた開口の径を第１の絶縁層１５０ａに設けられた開口の径に比べて大きくする。
【００５８】
次に、図５（Ａ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、配線層１４０を被覆するレジスト３２０を形成する。
【００５９】
次に、図５（Ｂ）に示すように、第１の絶縁層１５０ａおよび第２の絶縁層１５２に設けられた開口部分において、電界めっきにより第１の導体部１６２の上方に銅を充填する。めっき過程において、まず、第１の絶縁層１５０ａに設けられた開口内に徐々に銅が充填され、第１の絶縁層１５０ａに設けられた開口が銅で埋め尽くされる。さらに、銅は第１の絶縁層１５０ａの上面に広がり始め、第２の絶縁層１５２により堰き止められる。この後、銅は徐々にめっきアップされ、第２の絶縁層１５２に設けられた開口内において所定高さまで充填される。これにより、第１の導体部１６２の上に第２の導体部１６４が形成される。第２の導体部１６４の断面形状は、Ｔ字状またはきのこ状になっている。
【００６０】
次に、図５（Ｃ）に示すように、レジスト３２０（図５Ｂ参照）を除去した後、第２の導体部１６４の上に金めっきによりＮｉ／Ａｕ層からなる金めっき層１６６を形成する。以上の工程により、実施の形態１に係る素子搭載用基板１１０が形成される。なお、第２の導体部１６４の上に金めっき層１６６を形成する際に、配線層１４０のランド領域の上にも同様に金めっき層を形成してもよい。
【００６１】
次に、図５（Ｄ）に示すように、第１の絶縁層１５０ｂに半導体素子１２０を搭載し、半導体素子１２０の上にさらに半導体素子１２２を搭載する。続いて、ワイヤボンディング法を用いて半導体素子１２０の上面周縁に設けられた素子電極（図示せず）と配線層１４０の電極領域とを金線１２１により接続する。同様に、ワイヤボンディング法を用いて半導体素子１２２の上面周縁に設けられた素子電極（図示せず）と配線層１４０の電極領域とを金線１２３により接続する。続いて、トランスファーモールド法を用いて、半導体素子１２０および半導体素子１２２を封止樹脂層１８０により封止する。
【００６２】
次に、図６（Ａ）に示すように、上述した第２の半導体モジュール２００を準備する。
【００６３】
次に、図６（Ｂ）に示すように、第２の半導体モジュール２００を第１の半導体モジュール１００の上に搭載した状態で、リフロー工程により第１の電極部１６０および第２の電極部２４２にはんだボール２７０を接合し、第１の電極部１６０と第２の電極部２４２とを電気的に接続する。
【００６４】
次に、図６（Ｃ）に示すように、第３の絶縁層１５４に設けられた開口において、第３の電極部１４２にはんだボール１７０を搭載する。
【００６５】
以上の工程により、実施の形態１に係る半導体装置１０を製造することができる。
【００６６】
実施の形態１に係る半導体装置１０によれば次のような効果を得ることができる。すなわち、第１の半導体モジュール１００において、第１の電極部１６０の高さが配線層１４０に比べて嵩上げされ、高くなっている。このため、はんだボール２７０を用いて、第１の半導体モジュール１００の上に第２の半導体モジュール２００を搭載する際に、第２の半導体モジュール２００の底面が第１の半導体モジュール１００の上面に干渉することなく、はんだボール２７０の径を小さくすることができる。これに伴い、はんだボール２７０が接合される第１の電極部１６０および第２の電極部２４２の面積を低減することができ、ひいてははんだボール２７０の設置を狭ピッチ化することができる。
【００６７】
また、第１の電極部１６０を構成する第２の導体部１６４の形状が第１の絶縁層１５０ａおよび第２の絶縁層１５２に設けられた開口の形状によって定まるため、第２の導体部１６４をパターニングすることなく、所定の形状にすることができる。
【００６８】
また第２の絶縁層１５２の開口に設けられた領域に比べて第１の絶縁層１５０ａの開口に設けられた領域において第２の導体部１６４の径を小さくすることにより、第２の導体部１６４に必要な銅の量を低減し、半導体装置１０の製造コストを低減することができる。
【００６９】
（実施の形態２）
図７は、実施の形態２に係る半導体装置１０の構成を示す概略断面図である。実施の形態２に係る半導体装置１０は、図１に示した第２の絶縁層１５２を備えないことを除き、実施の形態１に係る半導体装置１０と同様な構成を備える。
【００７０】
実施の形態２に係る半導体装置１０によれば、実施の形態１と同様に、はんだボール２７０および第１の電極部１６０が占める面積を低減し、第１の電極部１６０を狭ピッチ化することができ、ひいては半導体装置１０の小型化、高密度化を図ることができる。
【００７１】
この他、実施の形態２に係る半導体装置１０によれば、図１に示した第２の絶縁層１５２を形成する工程を省くことができるため、半導体装置１０の製造工程を簡略化することができる。
【００７２】
（実施の形態３）
図８は、実施の形態３に係る半導体装置１０の構成を示す概略断面図である。実施の形態３に係る半導体装置１０は、実施の形態２に係る半導体装置１０に第２の絶縁層１５２を付加した構成を備える。ただし、実施の形態３に係る半導体装置１０では、第１の電極部１６０と第２の絶縁層１５２の側壁との間に隙間が生じており、第２の絶縁層１５２と第１の電極部１６０とが重なり合っていない。
【００７３】
実施の形態３に係る半導体装置１０によれば、実施の形態１と同様に、はんだボール２７０および第１の電極部１６０が占める面積を低減し、第１の電極部１６０を狭ピッチ化することができ、ひいては半導体装置１０の小型化、高密度化を図ることができる。
【００７４】
この他、実施の形態３に係る半導体装置１０によれば、リフロー工程によりはんだボール２７０が溶融したときに、はんだボール２７０のはんだ流れを制御することができる。これにより、隣接するはんだボール２７０同士が短絡することを抑制することができるため、半導体装置１０の信頼性を向上させることができる。また、溶融したはんだが、第１の電極部１６０と第２の絶縁層１５２の側壁との間に隙間に入り込むことにより、はんだボール２７０と第１の電極部１６０との接触面積が増加するため、はんだボール２７０と第１の電極部１６０との密着性を向上させることができる。
【００７５】
（実施の形態４）
図９は、実施の形態４に係る半導体装置１０の構成を示す概略断面図である。実施の形態４に係る半導体装置１０は、実施の形態３と同様に、実施の形態２に係る半導体装置１０に第２の絶縁層１５２を付加した構成を備える。ただし、本実施の形態では、第２の絶縁層１５２は、第１の電極部１６０の上面周縁領域において第１の電極部１６０と重なり合っている点で実施の形態３と異なる。
【００７６】
実施の形態４に係る半導体装置１０によれば、実施の形態１と同様に、はんだボール２７０および第１の電極部１６０が占める面積を低減し、第１の電極部１６０を狭ピッチ化することができ、ひいては半導体装置１０の小型化、高密度化を図ることができる。
【００７７】
この他、実施の形態４に係る半導体装置１０によれば、第２の絶縁層１５２により、第１の電極部１６０の上面周縁領域が押さえつけられるため、第１の電極部１６０のせり出し部分１６１が第２の絶縁層１５２から剥離することを抑制することができる。
【００７８】
（実施の形態５）
図１０は、実施の形態５に係る半導体装置１０の構成を示す概略断面図である。実施の形態５に係る半導体装置１０は、第１の半導体モジュール１００および第２の半導体モジュール２００のそれぞれにおける半導体素子搭載の形態が異なる他は、実施の形態１に係る半導体装置１０と同様な構成を備える。
【００７９】
第１の半導体モジュール１００では、下側の半導体素子１２０がフリップチップ接続されている。具体的には、半導体素子１２０に設けられた、金（Ａｕ）から成るスタッドバンプ（素子電極）１２４と絶縁樹脂層１３０の上に設けられた配線層１４０とがはんだ１２６により接合されている。一方、上側の半導体素子１２２は、実施の形態１と同様に、金線１２３によりワイヤボンディング接続されている。
【００８０】
第２の半導体モジュール２００では、第１の半導体モジュール１００と同様に、半導体素子２２０に設けられた、金（Ａｕ）から成るスタッドバンプ（素子電極）２２４と絶縁樹脂層２３０の上に設けられた配線層２４０とがはんだ２２６により接合されている。一方、上側の半導体素子２２２は、実施の形態１と同様に、金線２２１によりワイヤボンディング接続されている。
【００８１】
実施の形態５に係る半導体装置１０によれば、上述したように第１の電極部１６０の狭ピッチ化が可能である。このため、第２の半導体モジュール２００に搭載される半導体素子の数が増えることにより、ＰｏＰ構造のために必要なはんだボール２７０の数が増加した場合であっても、半導体装置１０の小型化を図りつつ、ＰｏＰ構造を実現することができる。
【００８２】
（実施の形態６）
図１１は、実施の形態６に係る半導体装置１０の構成を示す概略断面図である。実施の形態６に係る半導体装置１０は、第１の半導体モジュール１００および第２の半導体モジュール２００のそれぞれにおける上側の半導体素子搭載の形態が異なる他は、実施の形態５に係る半導体装置１０と同様な構成を備える。
【００８３】
第１の半導体モジュール１００において、上側の半導体素子１２２がフリップチップ接続されている。具体的には、上側の半導体素子１２２の面積は下側の半導体素子１２０に比べて大きくなっており、上側の半導体素子１２２の周縁部分が下側の半導体素子１２０の上方においてせり出している。上側の半導体素子１２２のせり出し部分の下面側に設けられた、金（Ａｕ）から成るスタッドバンプ（素子電極）１２５と絶縁樹脂層１３０に設けられた配線層１４０とがはんだ１２７により接合されている。
【００８４】
同様に、第２の半導体モジュール２００において、上側の半導体素子２２２がフリップチップ接続されている。具体的には、上側の半導体素子２２２の面積は下側の半導体素子２２０に比べて大きくなっており、上側の半導体素子２２２の周縁部分が下側の半導体素子２２０の上方においてせり出している。上側の半導体素子２２２のせり出し部分の下面側に設けられた、金（Ａｕ）から成るスタッドバンプ（素子電極）２２５と絶縁樹脂層２３０に設けられた配線層２４０とがはんだ２２７により接合されている。
【００８５】
実施の形態６に係る半導体装置１０によれば、実施の形態５と同様な効果を得ることができる。
【００８６】
実施の形態１乃至６では、第１の半導体モジュール１００における第１の電極部１６０の高さを調節することにより、ＰｏＰ構造を有する半導体モジュールの小型化、高密度化を図っている。これに対して、以下に説明する実施の形態７乃至１０では、第２の半導体モジュール２００における第２の電極部２４２の高さを調節することにより、ＰｏＰ構造を有する半導体モジュールの小型化、高密度化を図っている。
【００８７】
（実施の形態７）
図１２は、実施の形態７に係る半導体装置１０の構成を示す概略断面図である。第１の半導体モジュール１００における第１の電極部１６０は、配線層１４０と同層で、かつ配線層１４０と同等な厚さである。また、第１の半導体モジュール１００には、図１に示した第２の絶縁層１５２が形成されていない点が実施の形態１と異なる。
【００８８】
一方、第２の半導体モジュール２００において、第２の電極部２４２は、図１に示した第１の電極部１６０と同様な構造を有する。すなわち、第２の電極部２４２は、第３の導体部２６２、第４の導体部２６４および金めっき層２６６を含む。
【００８９】
第３の導体部２６２は、絶縁樹脂層２３０の下面側に設けられた配線層２４６と同層であり、配線層２４６と同等の厚さを有する。
【００９０】
第４の導体部２６４は、第３の導体部２６２の下面、第５の絶縁層２５２の側壁および第６の絶縁層２５４の側壁により形成された空間に充填されている。すなわち、第４の導体部２６４は、第５の絶縁層２５２に設けられた開口を埋め尽くすとともに、第６の絶縁層２５４に設けられた開口の一部に充填されている。第６の絶縁層２５４に設けられた開口の径は、第５の絶縁層２５２に設けられた開口の径よりも大きいため、第４の導体部２６４の径は、第６の絶縁層２５４の開口に設けられた領域の方が、第５の絶縁層２５２の開口に設けられた領域よりも大きくなっている。これを言い換えると、第４の導体部２６４の断面形状は、Ｔ字状あるいはきのこ状である。
【００９１】
また、第４の導体部２６４の下面にＮｉ／Ａｕ層などの金めっき層２６６が形成されている。金めっき層２６６により第４の導体部２６４の酸化が抑制される。
【００９２】
実施の形態７に係る半導体装置１０によれば、実施の形態１と同様な効果を得ることができる。
【００９３】
（実施の形態８）
図１３は、実施の形態８に係る半導体装置１０の構成を示す概略断面図である。実施の形態８に係る半導体装置１０は、第１の半導体モジュール１００および第２の半導体モジュール２００のパッケージ構造において実施の形態６と対応する。第１の半導体モジュール１００と第２の半導体モジュール２００との接合構造は、実施の形態７と同様である。
【００９４】
実施の形態８に係る半導体装置１０によれば、実施の形態７および実施の形態６と同様な効果を得ることができる。
【００９５】
（実施の形態９）
図１４は、実施の形態９に係る半導体装置１０の構成を示す概略断面図である。実施の形態９に係る半導体装置１０は、第２の電極部２４２およびその周囲の構造に関して実施の形態３と対応する。すなわち、第６の絶縁層２５４と第２の電極部２４２との間に隙間が設けられている。
【００９６】
実施の形態９に係る半導体装置１０によれば、実施の形態７および実施の形態３と同様な効果を得ることができる。
【００９７】
（実施の形態１０）
図１５は、実施の形態１０に係る半導体装置１０の構成を示す概略断面図である。実施の形態１０に係る半導体装置１０は、第２の電極部２４２およびその周囲の構造に関して実施の形態４と対応する。すなわち、第２の電極部２４２の下面周縁領域において、第６の絶縁層２５４と第２の電極部２４２とが重なり合っている。
【００９８】
実施の形態９に係る半導体装置１０によれば、実施の形態７および実施の形態４と同様な効果を得ることができる。
【００９９】
（実施の形態１１）
図１６は、実施の形態１１に係る半導体装置１０の構成を示す概略断面図である。本実施の形態に係る半導体装置１０は、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話搭載のカメラなどの撮像装置に用いられるカメラモジュールである。本実施の形態の半導体装置１０では、半導体素子１２０はＣＭＯＳ型イメージセンサ等の受光素子である。半導体素子１２０に設けられた素子電極（図示せず）と所定領域の配線層１４０とが金線１２１によりワイヤボンディング接続されている。半導体素子１２０には、フォトダイオードがマトリクス状に形成されており、各フォトダイオードは、受光量に応じて光を電荷量に光電変換し、画素信号として出力する。
【０１００】
素子搭載用基板２１０に搭載された半導体素子２２０はドライバＩＣであり、半導体素子１２０の各撮像素子の露光タイミング、画素信号の出力タイミング等を制御する機能を有する。また、素子搭載用基板２１０には、コンデンサ、抵抗などのチップ部品２９２が搭載されている。半導体素子２２０に設けられた素子電極（図示せず）と所定領域の配線層２４０とが金線２２１によりワイヤボンディング接続されている。
【０１０１】
素子搭載用基板２１０には、半導体素子１２０の受光領域に合わせて開口部２９４が設けられている。半導体素子１２０の各撮像素子は、開口部２９４から入射した光を受光し、画素信号を出力する。素子搭載用基板２１０には、開口部２９４を塞ぐように光学フィルタ２９０が搭載されている。光学フィルタ２９０により、赤外線などの特定の波長の光が遮断される。
【０１０２】
素子搭載用基板１１０と素子搭載用基板２１０との接続部分の構造は、実施の形態１と同様である。これにより、実施の形態１１に係る半導体装置１０によれば、カメラモジュールにおいて、実施の形態１と同様な効果を得ることができる。
【０１０３】
（実施の形態１２）
図１７は、実施の形態１２に係る素子搭載用基板１１００および半導体モジュール１００１の構成を示す概略断面図である。半導体モジュール１００１は、素子搭載用基板１１００に、半導体素子１３００がフリップチップ接続された構成を有する。
【０１０４】
素子搭載用基板１１００は、基材１０１０と、基材１０１０の一方の主表面に設けられた配線層１０２０と、第１絶縁層１０３０と、電極１０４０とを備えている。また、素子搭載用基板１１００は、基材１０１０の他方の主表面に設けられた下面側配線層１０５０と、下面側絶縁層１０６０とを備えている。
【０１０５】
基材１０１０は、例えば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
【０１０６】
配線層１０２０は、所定パターンを有し、基材１０１０の一方の主表面（本実施の形態では、半導体素子１３００搭載面）に設けられている。配線層１０２０は、銅などの導電材料により形成される。配線層１０２０の所定位置には、電極１０４０が形成される電極形成領域１０２２が設けられている。
【０１０７】
下面側配線層１０５０は、所定パターンを有し、基材１０１０の他方の主表面に設けられている。下面側配線層１０５０は、銅などの導電材料により形成される。配線層１０２０および下面側配線層１０５０の厚さは、例えば１０〜２５μｍである。後述する下面側開口部１０６２における下面側配線層１０５０の表面には、Ｎｉ／Ａｕ層などの金めっき層１０５５が設けられている。金めっき層１０５５により下面側配線層１０５０の酸化が抑制される。金めっき層１０５５としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば１〜１５μｍであり、Ａｕ層の厚さは、たとえば０．０３〜１μｍである。
【０１０８】
基材１０１０の所定位置において、基材１０１０を貫通するビア導体１０１２が設けられている。ビア導体１０１２は、例えば、銅めっきにより形成される。ビア導体１０１２により、配線層１０２０と下面側配線層１０５０とが電気的に接続されている。
【０１０９】
第１絶縁層１０３０は、配線層１０２０の電極形成領域１０２２の周囲に設けられている。本実施の形態では、第１絶縁層１０３０が配線層１０２０を覆うように設けられており、第１絶縁層１０３０によって配線層１０２０の酸化などが防止される。また、第１絶縁層１０３０には電極形成領域１０２２が露出するような第１開口部１０３２が形成されている。第１開口部１０３２内において、電極１０４０と電極形成領域１０２２とが接続される。第１絶縁層１０３０は、例えばフォトソルダーレジストにより形成され、第１絶縁層１０３０の厚さは、例えば１０〜５０μｍである。
【０１１０】
電極１０４０は、埋込部１０４２と突出部１０４４とを有し、第１開口部１０３２内において電極形成領域１０２２と電気的に接続されている。突出部１０４４の表面には、Ｎｉ／Ａｕ層などの金めっき層１０４５が設けられている。金めっき層１０４５により突出部１０４４の酸化が抑制される。金めっき層１０４５としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば１〜１５μｍであり、Ａｕ層の厚さは、たとえば０．０３〜１μｍである。
【０１１１】
以下、図１８乃至図２０を用いて、電極１０４０について詳細に説明する。図１８は、半導体モジュール１００１の電極１０４０とその周囲の構造を示す部分拡大断面図である。図１９は、素子搭載用基板１１００の部分平面図である。図２０（Ａ）、（Ｂ）は、素子搭載用基板１１００の部分断面図である。図２０（Ａ）は、図１９におけるＡ−Ａ線に沿った概略断面図であり、図２０（Ｂ）は、図１９におけるＢ−Ｂ線に沿った概略断面図である。
【０１１２】
図１８に示すように、第１開口部１０３２内に電極１０４０の埋込部１０４２が埋め込まれるとともに、電極形成領域１０２２と電気的に接続されている。また、埋込部１０４２の上方には、突出部１０４４が埋込部１０４２と一体的に形成されており、突出部１０４４は、第１絶縁層１０３０の第１開口部１０３２周囲の上面よりも上方に突出している。また、突出部１０４４は、第１絶縁層１０３０上で水平方向に拡がっており、そのため、電極１０４０の上方（図１８の上方）から見て、突出部１０４４の周縁が、埋込部１０４２の周縁よりも外側に位置している。言い換えれば、電極１０４０の上方から見て、埋込部１０４２は突出部１０４４の周縁の内側に位置しており、電極１０４０の中心軸を通る垂直断面視で、突出部１０４４の幅ａが埋込部１０４２の幅ｃよりも大きい。すなわち、電極１０４０の断面形状は、Ｔ字状あるいはきのこ状である。なお、ここでは金めっき層１０４５の厚さを考慮していないが、金めっき層１０４５の厚さを考慮した場合であっても、同様のことが言える。
【０１１３】
また、本実施の形態の素子搭載用基板１１００では、電極１０４０の上方から見て、突出部１０４４の上面における平坦部の周縁が、埋込部１０４２の周縁よりも外側に位置している。すなわち、電極１０４０の中心軸を通る垂直断面視で、突出部１０４４の上面における平坦部の幅ｂが、埋込部１０４２の幅ｃよりも大きい。埋込部１０４２および突出部１０４４の高さは、それぞれ例えば５〜２０μｍであり、突出部１０４４の幅ａ、平坦部の幅ｂ、および埋込部１０４２の幅ｃは、それぞれ例えば５０μｍ、４５μｍ、４０μｍである。
【０１１４】
配線層１０２０と電極１０４０との位置関係について説明する。図１９に示すように、素子搭載用基板１１００の平面視で、第１絶縁層１０３０によって被覆された配線層１０２０の所定の端部領域において、金めっき層１０４５を被覆した突出部が第１絶縁層１０３０の上面に露出している。素子搭載用基板１１００の断面を見ると、図２０（Ａ）に示すように、配線層１０２０の端部領域に電極形成領域１０２２が形成されており、電極形成領域１０２２上に電極１０４０が設けられていることが分かる。具体的には、図２０（Ａ）、（Ｂ）に示すように、第１絶縁層１０３０の電極形成領域１０２２に対応する領域に形成された第１開口部１０３２内に電極１０４０の埋込部１０４２が設けられ、突出部１０４４が埋込部１０４２の上方に一体的に設けられるとともに、第１絶縁層１０３０の上面より上方に突出している。
【０１１５】
図１７に戻って、下面側絶縁層１０６０は、下面側配線層１０５０を覆うように基材１０１０の他方の主表面に設けられており、下面側絶縁層１０６０によって下面側配線層１０５０の酸化などが防止される。下面側絶縁層１０６０には、下面側配線層１０５０のランド領域上にはんだボール１０７０を搭載するための下面側開口部１０６２が設けられている。はんだボール１０７０は、下面側絶縁層１０６０に設けられた下面側開口部１０６２内において、金めっき層１０５５を介して下面側配線層１０５０に接続され、半導体モジュール１００１は、はんだボール１０７０によって図示しないプリント配線基板に接続される。下面側絶縁層１０６０は、例えばフォトソルダーレジストにより形成され、下面側絶縁層１０６０の厚さは、例えば１０〜５０μｍである。
【０１１６】
上述の構成を備えた素子搭載用基板１１００に半導体素子１３００が搭載されて、半導体モジュール１００１が形成される。具体的には、半導体素子１３００は、半導体素子１３００に設けられた図示しない素子電極と、素子搭載用基板１１００の電極１０４０の突出部１０４４とがはんだボール１０８０によって接合され、素子搭載用基板１１００にフリップチップ接続されている。
【０１１７】
半導体素子１３００に設けられた素子電極は、電極１０４０のそれぞれに対向しており、素子電極の表面には、例えば金（Ａｕ）から成るスタッドバンプ１３１０が設けられている。半導体素子１３００の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。素子電極には、たとえばアルミニウム（Ａｌ）が用いられる。
【０１１８】
図示は省略するが、半導体素子１３００と素子搭載用基板１１００との隙間には、例えばエポキシ樹脂から成るアンダーフィル材を充填してもよく、アンダーフィル材により、素子電極と電極１０４０との接合部分を保護することができる。また、半導体素子１３００は、トランスファーモールド法などにより、例えばエポキシ樹脂などから成る封止樹脂で封止されてもよい。
【０１１９】
本実施の形態に係る半導体モジュール１００１では、電極１０４０の突出部１０４４にはんだボール１０８０が接合され、はんだボール１０８０を介して、電極１０４０と半導体素子１３００の素子電極とが電気的に接続されている。突出部１０４４は、第１絶縁層１０３０上で水平方向に拡がっており、電極１０４０の上方から見て、突出部１０４４の周縁が埋込部１０４２の周縁よりも外側に位置しているため、はんだボール１０８０を介した素子電極との接続領域を広く確保することができる。そのため、素子搭載用基板１１００と半導体素子１３００との接続信頼性を高めることができる。
【０１２０】
（素子搭載用基板および半導体モジュールの製造方法）
実施の形態１２に係る半導体モジュール１００１の製造方法について図２１〜図２３を参照して説明する。図２１（Ａ）〜（Ｄ）、図２２（Ａ）〜（Ｄ）、図２３（Ａ）〜（Ｃ）は、半導体モジュール１００１の製造方法を示す工程断面図である。
【０１２１】
まず、図２１（Ａ）に示すように、一方の主表面に銅箔１０２１が、他方の主表面に銅箔１０５１が貼り付けられた基材１０１０を準備する。
【０１２２】
次に、図２１（Ｂ）に示すように、ドリル加工、レーザ加工などの掘削加工により、基材１０１０および銅箔１０２１、１０５１の所定領域にビアホール１０１１を形成する。
【０１２３】
次に、図２１（Ｃ）に示すように、無電解めっき法および電解めっき法により、ビアホール１０１１に銅を充填してビア導体１０１２を形成するとともに、基材１０１０の主表面に設けられた銅箔１０２１、１０５１を厚膜化する。
【０１２４】
次に、図２１（Ｄ）に示すように、基材１０１０の一方の主表面に、周知のフォトリソグラフィ法およびエッチング法を用いて、電極形成領域１０２２を含む所定パターンの配線層１０２０を形成する。また、基材１０１０の他方の主表面に、周知のフォトリソグラフィ法およびエッチング法を用いて下面側配線層１０５０を形成する。
【０１２５】
次に、図２２（Ａ）に示すように、基材１０１０の一方の主表面にフォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、配線層１０２０の電極形成領域１０２２が露出するような第１開口部１０３２を有する第１絶縁層１０３０を形成する。また、基材１０１０の他方の主表面には、一方の主表面と同様に、フォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、所定領域に下面側配線層１０５０のランド領域が露出するような下面側開口部１０６２を有する下面側絶縁層１０６０を形成する。
【０１２６】
次に、図２２（Ｂ）に示すように、下面側絶縁層１０６０の基材１０１０と反対側の主表面に、当該反対側の主表面全体を覆うようにめっきマスク１０９０を積層する。
【０１２７】
次に、図２２（Ｃ）に示すように、電解めっき法により、電極形成領域１０２２の上方に銅を充填する。めっき過程において、まず、第１絶縁層１０３０に設けられた第１開口部１０３２内に徐々に銅が充填され、第１開口部１０３２が銅で埋め尽くされて埋込部１０４２が形成される。その後、銅はさらにめっきアップされ、第１絶縁層１０３０の第１開口部１０３２周囲の上面よりも上方に突出するとともに、第１絶縁層１０３０の上方から見て銅の周縁が第１開口部１０３２の周縁の外側に拡がって、突出部１０４４が形成される。１０４０の断面形状は、Ｔ字状またはきのこ状になっている。なお、突出部１０４４の幅ａ（図１８参照）や突出部１０４４の上面における平坦部の幅ｂ（図１８参照）を含む突出部１０４４の大きさは、めっき処理時間を調整することで、適宜調整することができる。
【０１２８】
次に、図２２（Ｄ）に示すように、めっきマスク１０９０を剥離剤を用いて除去した後、電解めっき法により、突出部１０４４の表面に金めっき層１０４５を形成し、下面側配線層１０５０のランド領域に金めっき層１０５５を形成する。以上の工程により、実施の形態１２に係る素子搭載用基板１１００を製造することができる。
【０１２９】
次に、図２３（Ａ）に示すように、素子電極にスタッドバンプ１３１０が設けられ、スタッドバンプ１３１０上にはんだボール１０８０が搭載された半導体素子１３００を準備する。そして、半導体素子１３００を素子搭載用基板１１００上に搭載する。
【０１３０】
次に、図２３（Ｂ）に示すように、素子搭載用基板１１００に半導体素子１３００が搭載された状態で、リフロー工程により電極１０４０の突出部１０４４にはんだボール１０８０を接合し、電極１０４０と素子電極とを電気的に接続する。
【０１３１】
次に、図２３（Ｃ）に示すように、下面側絶縁層１０６０に設けられた下面側開口部１０６２において、下面側配線層１０５０にはんだボール１０７０を搭載する。
【０１３２】
以上の工程により、実施の形態１２に係る半導体モジュール１００１を製造することができる。なお、図示は省略するが、半導体素子１３００と素子搭載用基板１１００との隙間に、アンダーフィル材を充填することができる。また、トランスファーモールド法を用いて、半導体素子１３００を封止樹脂層により封止することができる。
【０１３３】
図２４は、上述の製造方法によって製造された素子搭載用基板１１００の電極１０４０とその周囲部分のＳＥＭ（走査型電子顕微鏡）写真像である。図２４に示すように、電極１０４０の突出部１０４４は、第１絶縁層１０３０の上面よりも上方に突出し、水平方向に拡がって、断面視Ｔ字状またはきのこ状である。
【０１３４】
以上説明した構成による作用効果を総括すると、実施の形態１２に係る素子搭載用基板１１００において、配線層１０２０の電極形成領域１０２２上に形成された電極１０４０は、第１絶縁層１０３０の第１開口部１０３２内に埋め込まれた埋込部１０４２と、第１絶縁層１０３０の第１開口部１０３２周囲の上面よりも突出した突出部１０４４とを有する。そして、電極１０４０は、突出部１０４４の周縁が埋込部１０４２の周縁よりも外側に位置するような形状となっている。そのため、半導体素子１３００の素子電極との接続に供される電極１０４０上面の平坦部の大きさ（面積）を増やすことができ、これにより素子搭載用基板１１００と半導体素子１３００との接続信頼性を高めることができる。
【０１３５】
また、実施の形態１２に係る素子搭載用基板１１００において、電極１０４０は、突出部１０４４の上面における平坦部の周縁が、埋込部１０４２の周縁よりも外側に位置するような形状となっている。これにより、半導体素子１３００の素子電極との接続に供される電極１０４０上面の平坦部の大きさがより増大するため、素子搭載用基板１１００と半導体素子１３００との接続信頼性をより一層高めることができる。
【０１３６】
さらに、配線層のランド領域と素子電極とをはんだボールで接合する従来の構造では、基材上に設けられた配線層の上面よりも絶縁層の上面が高い位置にあり、基材と半導体素子との間にアンダーフィル材が充填される。一方、実施の形態１２の構成では、第１絶縁層１０３０の上面に突出した突出部１０４４と素子電極とがはんだボール１０８０で接合され、第１絶縁層１０３０の上面と半導体素子１３００との間にアンダーフィル材が充填される。どちらの構造でも、絶縁層の上面と、この面と対向する半導体素子の主表面とで形成される流路を通ってアンダーフィル材が充填される。したがって、はんだボールの径が同一であった場合、実施の形態１２に係る半導体モジュール１００１の方がアンダーフィル材の流路をより大きくすることができるため、アンダーフィル材の流動性が増大する。そのため、より確実にアンダーフィル材を充填することが可能となり、これにより素子搭載用基板１１００と半導体素子１３００との接続信頼性をより高めることができる。
【０１３７】
また、従来の構造と実施の形態１２の構造とで、半導体素子と素子搭載用基板との距離を同じくした場合、実施の形態１２に係る半導体モジュール１００１では、電極１０４０の突出部１０４４が第１絶縁層１０３０の上面よりも上方に突出しているため、電極１０４０と半導体素子１３００の素子電極との間の距離がより短くなる。そのため、はんだボール１０７０の径を小さくすることができ、その結果、電極１０４０間のピッチを縮小することができる。これにより、半導体モジュール１００１のさらなる小型化が可能となる。
【０１３８】
さらに、実施の形態１２に係る素子搭載用基板１１００の製造方法によれば、電極１０４０上面の平坦化のためにエッチング処理などを実施しないため、より簡単な方法で素子搭載用基板１１００と半導体素子１３００との接続信頼性の向上を図ることができる。また、素子搭載用基板１１００および基材１０１０の製造工程数を減らすことができ、製造工程を簡略化することができる。
【０１３９】
（実施の形態１３）
実施の形態１３に係る半導体モジュールは、素子搭載用基板が第１開口部の周囲に設けられた第２絶縁層を備えた点が実施の形態１２と異なる。以下、本実施の形態について説明する。なお、半導体モジュール１００１のその他の構成および製造工程は実施の形態１２と基本的に同一である。実施の形態１２と同一の構成については同一の符号を付し、その説明は適宜省略する。
【０１４０】
図２５は、実施の形態１３に係る素子搭載用基板１２００および半導体モジュール１００２の構成を示す概略断面図である。素子搭載用基板１２００は、基材１０１０と、基材１０１０の一方の主表面に設けられた配線層１０２０と、第１絶縁層１０３０と、第２絶縁層１２３０と、電極１２４０とを備えている。また、素子搭載用基板１２００は、基材１０１０の他方の主表面に設けられた下面側配線層１０５０と、下面側絶縁層１０６０とを備えている。
【０１４１】
第２絶縁層１２３０は、第１絶縁層１０３０上の第１開口部１０３２の周囲に設けられている。また、第２絶縁層１２３０には電極形成領域１０２２が露出するような第２開口部１２３２が形成されている。第２絶縁層１２３０は、例えばフォトソルダーレジストにより形成され、その厚さは、例えば１０〜５０μｍである。
【０１４２】
電極１２４０は、埋込部１２４２と突出部１２４４とを有し、第１開口部１０３２および第２開口部１２３２内において電極形成領域１０２２と電気的に接続されている。突出部１２４４の表面には、金めっき層１２４５が設けられている。以下、図２６を用いて、電極１２４０について詳細に説明する。図２６は、半導体モジュール１００２の電極１２４０とその周囲の構造を示す部分拡大断面図である。
【０１４３】
図２６に示すように、第１開口部１０３２および第２開口部１２３２内に電極１２４０の埋込部１２４２が埋め込まれるとともに、電極形成領域１０２２と電気的に接続されている。また、埋込部１２４２の上方には、突出部１２４４が埋込部１２４２と一体的に形成されており、突出部１２４４は、第２絶縁層１２３０の第２開口部１２３２周囲の上面よりも上方に突出している。また、突出部１２４４は、第２絶縁層１２３０上で水平方向に拡がっており、そのため、電極１２４０の上方（図２６の上方）から見て、突出部１２４４の周縁が、埋込部１２４２の周縁よりも外側に位置している。言い換えれば、電極１２４０の上方から見て、埋込部１２４２は突出部１２４４の周縁の内側に位置しており、電極１２４０の中心軸を通る垂直断面視で、突出部１２４４の幅ａが第２開口部１２３２における埋込部１２４２の幅ｄよりも大きい。
【０１４４】
また、本実施の形態の素子搭載用基板１２００では、電極１２４０の上方から見て、突出部１２４４の上面における平坦部の周縁が、埋込部１２４２の周縁よりも外側に位置している。すなわち、電極１２４０の中心軸を通る垂直断面視で、突出部１２４４の上面における平坦部の幅ｂが第２開口部１２３２における埋込部１２４２の幅ｄよりも大きい。さらに、本実施の形態の素子搭載用基板１２００では、第２絶縁層１２３０の上方から見て、第２開口部１２３２の周縁が、第１開口部１０３２の周縁よりも外側に位置している。すなわち、電極１２４０の中心軸を通る垂直断面視で、第２開口部１２３２の幅ｄが第１絶縁層１０３０の幅ｃよりも大きい。なお、ここでは金めっき層１２４５の厚さを考慮していないが、金めっき層１２４５の厚さを考慮した場合であっても、同様のことが言える。
【０１４５】
上述の構成を備えた素子搭載用基板１２００に半導体素子１３００が搭載されて、半導体モジュール１００２が形成される。具体的には、半導体素子１３００は、素子電極と電極１２４０の突出部１２４４とがはんだボール１０８０によって接合され、素子搭載用基板１１００にフリップチップ接続されている。
【０１４６】
（素子搭載用基板および半導体モジュールの製造方法）
実施の形態１３に係る半導体モジュール１００２の製造方法について図２７および図２８を参照して説明する。図２７（Ａ）〜（Ｄ）、図２８（Ａ）〜（Ｃ）は、半導体モジュール１００２の製造方法を示す工程断面図である。
【０１４７】
まず、図２７（Ａ）に示すように、図２１（Ａ）〜（Ｄ）に示した工程により配線層１０２０などが形成された基材１０１０の一方の主表面にフォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、配線層１０２０の電極形成領域１０２２が露出するような第１開口部１０３２を有する第１絶縁層１０３０を形成する。また、基材１０１０の他方の主表面には、一方の主表面と同様に、フォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、所定領域に下面側配線層１０５０のランド領域が露出するような下面側開口部１０６２を有する下面側絶縁層１０６０を形成する。
【０１４８】
次に、図２７（Ｂ）に示すように、第１絶縁層１０３０の基材１０１０と反対側の主表面にフォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、電極形成領域１０２２が露出するような第２開口部１２３２を有する第２絶縁層１２３０を形成する。また、下面側絶縁層１０６０の基材１０１０と反対側の主表面に、当該反対側の主表面全体を覆うようにめっきマスク１０９０を積層する。
【０１４９】
次に、図２７（Ｃ）に示すように、電解めっき法により、電極形成領域１０２２の上方に銅を充填する。めっき過程において、まず、第１絶縁層１０３０に設けられた第１開口部１０３２内に徐々に銅が充填され、第１開口部１０３２が銅で埋め尽くされる。さらに、銅は第１絶縁層１０３０の上面に拡がり始め、第２絶縁層１２３０により堰き止められる。この後、銅は徐々にめっきアップされ、第２開口部１２３２が銅で埋め尽くされて、埋込部１２４２が形成される。その後、銅はさらにめっきアップされ、第２絶縁層１２３０の第２開口部１２３２周囲の上面よりも上方に突出するとともに、第２絶縁層１２３０の上方から見て銅の周縁が第２開口部１２３２の周縁の外側に拡がって、突出部１２４４が形成される。突出部１２４４の大きさは、めっき処理の時間の調整することで、適宜調整することができる。
【０１５０】
次に、図２７（Ｄ）に示すように、めっきマスク１０９０を剥離剤を用いて除去した後、電解めっき法により、突出部１２４４の表面に金めっき層１２４５を形成し、下面側配線層１０５０のランド領域に金めっき層１０５５を形成する。以上の工程により、実施の形態１３に係る素子搭載用基板１２００を製造することができる。
【０１５１】
次に、図２８（Ａ）に示すように、素子電極にスタッドバンプ１３１０が設けられ、スタッドバンプ１３１０上にはんだボール１０８０が搭載された半導体素子１３００を準備する。そして、半導体素子１３００を素子搭載用基板１２００上に搭載する。
【０１５２】
次に、図２８（Ｂ）に示すように、素子搭載用基板１２００に半導体素子１３００が搭載された状態で、リフロー工程により突出部１２４４にはんだボール１０８０を接合し、電極１２４０と素子電極とを電気的に接続する。
【０１５３】
次に、図２８（Ｃ）に示すように、下面側絶縁層１０６０に設けられた下面側開口部１０６２において、下面側配線層１０５０にはんだボール１０７０を搭載する。
【０１５４】
以上の工程により、実施の形態１３に係る半導体モジュール１００２を製造することができる。なお、図示は省略するが、半導体素子１３００と素子搭載用基板１２００との隙間に、アンダーフィル材を充填することができる。また、トランスファーモールド法を用いて、半導体素子１３００を封止樹脂層により封止することができる。
【０１５５】
以上説明した構成による作用効果を総括すると、実施の形態１３によれば、実施の形態１２の上述の効果に加えて、さらに次のような効果が得られる。すなわち、実施の形態１３に係る素子搭載用基板１２００では、第２絶縁層１２３０の上方から見て、第２開口部１２３２の周縁が第１開口部１０３２の周縁よりも外側に位置している。そのため、突出部１２４４の上面における平坦部の大きさをさらに増やすことができ、これにより素子搭載用基板１２００と半導体素子１３００との接続信頼性をより一層高めることができる。
【０１５６】
また、従来の構造と実施の形態１３の構造とで半導体素子と素子搭載用基板との距離を同じくした場合、実施の形態１３に係る半導体モジュール１００２では、電極１２４０の突出部１２４４が第２絶縁層１２３０の上面よりも上方に突出しているため、電極１２４０と半導体素子１３００の素子電極との間の距離がより一層短くなる。そのため、はんだボール１０７０の径をより小さくすることができ、その結果、電極１２４０間のピッチをより一層縮小することができる。これにより、半導体モジュール１００２のさらなる小型化が可能となる。
【０１５７】
（実施の形態１４）
次に、本発明の半導体装置を備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
【０１５８】
図２９は本発明の実施の形態に係る半導体装置１０または半導体モジュール１００１、１００２を備えた携帯電話の構成を示す図である。携帯電話１１１１は、第１の筐体１１１２と第２の筐体１１１４が可動部１１２０によって連結される構造になっている。第１の筐体１１１２と第２の筐体１１１４は可動部１１２０を軸として回動可能である。第１の筐体１１１２には文字や画像等の情報を表示する表示部１１１８やスピーカ部１１２４が設けられている。第２の筐体１１１４には操作用ボタンなどの操作部１１２２やマイク部１１２６が設けられている。なお、本発明の各実施の形態に係る半導体装置１０、１００１、１００２はこうした携帯電話１１１１の内部に搭載されている。
【０１５９】
図３０は図２９に示した携帯電話（半導体装置１０を搭載）の部分断面図（第１の筐体１１１２の断面図）である。本発明の実施の形態に係る半導体装置１０は、はんだボール１７０を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体装置１０の裏面側（はんだボール１７０とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体装置１０から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。
【０１６０】
本発明の実施の形態に係る半導体装置１０によれば、半導体装置１０の実装面積を低減することができる。そのため、こうした半導体装置１０を搭載した本実施の形態に係る携帯機器について、小型化、薄型化を図ることができる。
【０１６１】
図３１は図２９に示した携帯電話（半導体モジュール１００１を搭載）の部分断面図（第１の筐体１１１２の断面図）である。半導体モジュール１００１は、はんだボール１０７０を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体モジュール１００１の裏面側（はんだボール１０７０とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体モジュール１００１から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。なお、図３１は、実施の形態１２に係る半導体モジュール１００１が搭載された状態を示しているが、実施の形態１３に係る半導体モジュール１００２が搭載されてもよい。
【０１６２】
本発明の各実施の形態に係る半導体モジュール１００１、２によれば、素子搭載用基板１１００、１２００と半導体素子１３００との接続信頼性を高めることができる。そのため、こうした半導体モジュール１００１、１００２を搭載した本実施の形態に係る携帯機器について、信頼性の向上を図ることができる。
【０１６３】
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【０１６４】
たとえば、実施の形態１では、第２の半導体モジュール２００に１つの半導体素子２２０が搭載されているが、第２の半導体モジュール２００において、第１の半導体モジュール１００と同様に複数の半導体素子を積層し、各半導体素子がワイヤボンディング接続されたスタック型のマルチチップパッケージとしてもよい。これによれば、実施の形態５と同様な効果を得ることができる。
【０１６５】
実施の形態１１の半導体装置では、半導体素子１２０、半導体素子２２０はワイヤボンディング接続されているが、半導体素子１２０、半導体素子２２０のいずれか一方、または両方がフリップチップ接続されていてもよい。
【０１６６】
上述の実施の形態１２、１３における電極１０４０、１２４０は、半導体素子１３００の素子電極とフリップチップ接続されているが、電極１０４０、１２４０は、ワイヤボンディング接続のためのランド領域として用いられてもよい。
【符号の説明】
【０１６７】
１０  半導体装置、１００  第１の半導体モジュール、１３０  絶縁樹脂層、１４０，１４２  第３の電極部、１５０  第１の絶縁層、１５２  第２の絶縁層、２００  第２の半導体モジュール、１００１、１００２  半導体モジュール、１０１０  基材、１０１１  ビアホール、１０１２  ビア導体、１０２０  配線層、１０２１  銅箔、１０２２  電極形成領域、１０３０  第１絶縁層、１０３２  第１開口部、１０４０、１２４０  電極、１０４２、１０２４２  埋込部、１０４４、１２４４  突出部、１０４５、１０５５、１２４５  金めっき層、１０５０  下面側配線層、１０５１  銅箔、１０６０  下面側絶縁層、１０６２  下面側開口部、１０７０、１０８０  はんだボール、１０９０  めっきマスク、１１００、１２００  素子搭載用基板、１２３０  第２絶縁層、１２３２  第２開口部、１３００  半導体素子、１３１０  スタッドバンプ。
【産業上の利用可能性】
【０１６８】
本発明によれば、パッケージまたは半導体素子搭載に必要なはんだボールおよび電極パッドに必要な面積を低減し、半導体装置のさらなる小型化、高密度化を図ることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図２４】
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【国際調査報告】
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