(57)【要約】統合された高圧ダイオード(72)を含む、非対称の半導体装置(3)であり、次のもの即ち、エピタキシャル層(47)及びエピタキシャル層上に模様化される第1の種類の深い窪み埋込(42)を備える基板、陰極を陽極から分ける浅い溝分離(STI)領域(46)、陽極の下で備わる第2の種類の第1の窪み埋込(40)、及び深い窪み埋込より上に、及び陰極及び1部分のSTI領域の双方の下に模様化される第2の種類の深い埋込マスク(34)を含む。
2009520349.tif 000002
【特許請求の範囲】
【請求項１】
統合される高圧ダイオードを含む非対称の半導体装置であって、次のもの即ち
エピタキシャル層及びエピタキシャル層の上に模様化される第1の種類の深い窪み埋込を備える基板、
陰極を陽極から分ける浅い溝分離(STI)領域、
陽極の下に備わる第2の種類の第1の窪み埋込、及び
深い窪み埋込の上に、及び陰極及び1部分のSTI領域の双方の下で模様化される第2の種類の深い埋込マスク
を具える、非対称半導体装置。
【請求項２】
さらに、陰極及び陽極の間のSTI領域上に備わるポリシリコンの壁を具え、陰極はSTI領域の端部分から分けられ、及びポリシリコンの壁は陰極に対して短絡される、請求項1の非対称の半導体装置。
【請求項３】
さらに、第1の窪み埋込に近接して備わる第1の種類の第2の窪み埋込を具える、請求項1の非対称半導体装置。
【請求項４】
第1の窪み埋込及び第2の窪み埋込は、第2のSTI領域によって分けられる、請求項3の非対称半導体装置。
【請求項５】
表面の割付けを持ち、中央に配置される陰極がSTI領域によって囲まれ、及びSTI領域が陽極によって囲まれる環様の構造を含む、請求項1の非対称半導体装置。
【請求項６】
STI領域は0.35-0.45μmの厚さを持つ、請求項1の非対称半導体装置。
【請求項７】
第1の種類のものはn型から構成され、深い窪み埋込が深いn型窪み(DNウェル)を備えるようにされ、
第2の種類のものはp型から構成され、深い埋込マスクが深いp型窪み(DPウェル)を備え、及び第1の窪み埋込がp型窪みを備えるようにされる
請求項1の非対称半導体装置。
【請求項８】
p型窪みは、およそ12.3-15nmの厚さである5ボルトの逆行性の窪みを備える高圧のp型窪み(HPW)である、請求項7の非対称半導体装置。
【請求項９】
p型窪みはおよそ5.0-5.4nmの厚さである2.5ボルトの逆行性の窪みを備える、請求項7の非対称半導体装置。
【請求項１０】
DPウェルは、およそ1-2MeVの5el2cm-2 31のホス(Phos)である基板の分離のための埋込を備え、及び
DPウェルは、およそ500-700keVの1el3cm-2 11 Bである深い分離のための埋込を備える
請求項7の非対称半導体装置。
【請求項１１】
統合される高圧ダイオードを含む非対称の半導体装置を形成する方法であって、次の即ち
エピタキシャル層を備える基板を形成する工程、
第1の種類の深い窪み埋込をエピタキシャル層の上に形成する工程、
第2の種類の深い埋込マスクを、深い窪み埋込の上に、及び陰極の配置の下で形成する工程、
第2の種類の第1の窪み埋込を、陽極の配置の下で形成する工程、及び
浅い溝分離(STI)領域を、陰極の配置及び陽極の配置の間で形成する工程であり、1部分のSTI領域が第2の種類の第1の窪み埋込の上に備わる工程
を具える、方法。
【請求項１２】
さらに、ポリシリコンの壁を陰極及び陽極の間のSTI領域の上に形成する工程を具え、陰極がSTI領域の端部分から分けられ、及びポリシリコンの壁が陰極に対して短絡される、請求項11の方法。
【請求項１３】
さらに、第1の窪み埋込に近接する第1の種類の第2の窪み埋込を形成することを具える、請求項11の方法。
【請求項１４】
第1の窪み埋込及び第2の窪み埋込は第2のSTI領域によって分けられる、請求項13の方法。
【請求項１５】
装置は、中央に配置される陰極がSTI領域によって囲まれる環様の構造を持ち、及びSTI領域が陽極によって囲まれる表面の割付けを具える、請求項11の方法。
【請求項１６】
STI領域は0.35-0.45μmの厚さを持つ、請求項11の方法。
【請求項１７】
第1の種類のものはn型から構成され、深い窪み埋込が深いn型窪み(DNウェル)を備えるようにされ、
第2の種類のものはp型から構成され、深い埋込マスクが深いp型窪み(DPウェル)を備え、及び第1の窪み埋込がp型窪みを備える
請求項11の方法。
【請求項１８】
p型窪みは、およそ12.3-15nmの厚さである5ボルトの逆行性の窪みを備える高電圧のp型窪み(HPW)である、請求項17の方法。
【請求項１９】
p型窪みは、およそ5.0-5.4nmの厚さである2.5ボルトの逆行性の窪みを備え、
DPウェルは、およそ1-2MeVの5el2cm-2 31のホス(Phos)である埋込を基板の分離のために備え、及び
DPウェルは、およそ500-700keVの1el3 cm-2 11 Bである埋込を深い分離のために備える
請求項17の方法。
【請求項２０】
統合される高圧ダイオードを含む非対称の半導体装置であって、次のもの即ち
深い窪み埋込、
陰極を陽極から分ける浅い溝分離(STI)領域、
陽極の下に備わる第1の窪み埋込、及び
深い窪み埋込の上に、及び陰極及び1部分のSTI領域の双方の下で模様化される深い埋込マスク
を具える、非対称半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体装置の構造に、及びより一層詳しくは、基板の分離された高電圧ダイオードを持つ装置に関する。
【背景技術】
【０００２】
高圧(高電圧)ダイオードは、ほとんどの移動可能なパワーマネジメント機能を実践するために、携帯電話及び他の移動可能な電子機器において見出されるようなもので必要である。例示されるパワーマネジメント機能には、高周波数変換(アップコンバータ)、周波数逓降(変換)機(ダウンコンバータ)、直流変圧機(オートコンバータ)、充電(バッテリチャージ)、等が含まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
現在の解法は典型的に、複合型回路設計を用いるダイオード機能を実践し、そこでは、ダイオードが統合された回路に対し外部的に配置される。そのような実践は高くつき、それらは、設計されるべき、追加の構成要素を要求し、及び移動可能な系(システム)中に置かれるからである。さらに、ダイオードが統合(集積)された回路に対して外部的に配置されるので、性能は、高い切換周波数を達成することの困難さがあるために、損なわれる。
【０００４】
したがって、必要性は、効率的なパワーマネジメントの解法を提供するため、高圧ダイオードが半導体装置中に統合される半導体装置について存在する。
【課題を解決するための手段】
【０００５】
本発明は、上記の問題、並びに他のものに対して、効率的なパワーマネジメントの解法を提供するために、高圧ダイオードを半導体装置中に統合する半導体装置を提供することによって取り組む。そのようなダイオードの半導体の処理(プロセス)の流れへの統合は、経費を下げるが、しかしより一層重要なことには、性能を向上させ、力の転換のための大いに高い切換周波数(>2MHz)を可能にする。高圧ダイオードは、シリコンの一体部分(single piece)を用いて、顧客に対する完全な統合されたパワーマネジメントの解法の提示(presentation)をもたらす。
【０００６】
第1の局面において、本発明は統合される高圧ダイオードを含む非対称の半導体装置を提供し、それは次のもの即ち、エピタキシャル層及びエピタキシャル層の上に模様化(パターン化)される第1の種類の深い窪み(ウェル)埋込(implant) (例は、DNウェル)を備える基板、陰極(カソード)を陽極(アノード)から分ける浅い溝分離(isolation)(STI)領域、陽極の下で備わる(residing、存在する)第2の種類の第1の窪み埋込(例は、HPW)、及び深い窪み埋込の上に、及び陰極及び1部分のSTI領域の双方の下で模様化される第2の種類の深い埋込マスク(例は、DPウェル)を具える。
【０００７】
第2の局面では、本発明は統合される高圧ダイオードを含む非対称の半導体装置を形成する方法を提供し、それは次のもの即ち、エピタキシャル層を備える基板を形成すること、第1の種類の深い窪み埋込(例は、DNウェル)をエピタキシャル層の上に形成すること、第2の種類の深い埋込マスク(例は、DPウェル)を、深い窪み埋込の上に、及び陰極の配置の下で形成すること、第2の種類の第1の窪み埋込(例は、HPW)を陽極の配置の下で形成すること、及び浅い溝分離(STI)領域を、陰極の配置及び陽極の配置の間で作成することであり、1部分のSTI領域が第2の種類の第1の窪み埋込の上に備わることを具える。
【０００８】
第3の局面では、本発明は統合される高圧ダイオードを含む非対称の半導体装置を提供し、それは次のもの即ち、深い窪み埋込、陰極を陽極から分ける浅い溝分離(STI)領域、陽極の下で備わる第1の窪み埋込、及び深い窪み埋込の上に、及び陰極(36)及び1部分のSTI領域の双方の下で模様化される深い埋込マスクを具える。
【発明を実施するための最良の形態】
【０００９】
これらの、及び本発明の他の特質は、添付の図面と共に採用する本発明の種々の局面の以下の詳細な説明から、より一層容易に理解され、そしてそれらは、即ち図面の簡単な説明の項に移す。
【００１０】
本明細書では、単位格子(セル)(即ち、トランジスタ)内で統合される高圧ダイオード(例は、25Vを上回る電圧)を含む統合した半導体装置を記載する。上記したように、高圧ダイオードは、例えば、有効なパワーマネジメントを提供するために、移動可能な電子機器において必要である。図1は、非対称の高圧装置構造を描き、それは、薄い溝分離(STI)領域を用いる密な0.25μmのCMOSの処理の流れ中に統合され、ドレイン及びゲートの間に誘電体を形成し、高圧操作を可能にする。下記のように、本発明は更に、基板分離された高圧(HV)ダイオードを、そのような構造中に、余分の深いpの窪み埋込の添加と共に統合する。加えて、ポリシリコン(PS)の壁で囲まれる(walled)割付け(レイアウト)は、改善されたBVds及び頑丈さ(robustness)を提供するために、更に利用され得る。
【００１１】
図1は、拡張された(extended)ドレインのnチャネル装置10(EDNMOS)の横断面を描き、それは、装置の構造の単位格子内でSTI領域12を用いて形成される。装置10には、p++層22、エピタキシャル層(エピ(epi))23、及び深いnの窪み(DNウェル)層25が包含される。STI領域12は、ドレイン14及びゲート16の間での厚い誘電体領域を形成し、それは装置10を、基線(baseline)のCMOSの処理の流れが設計されるものよりも大いに高い電圧を支持するようにさせる。この技術の現状態において、利用可能な2種の窪み及びゲート酸化物の厚さが存在し、そのような高圧トランジスタが製造され、即ち
(a)GO1=2.5V(逆行性(retrograde))の窪みを有する5.4nmの厚さ、即ち、n型の窪み(NW)及びp型の窪み(PW)、又は
(b)GO2=5V(逆行性)の窪みを有する12.5nmの厚さ、即ち、高電圧のn型の窪み(HNW)及び高電圧のp型の窪み(HPW)である。
【００１２】
図1はHPW18が5VのNMOSのために拡散するチャネルである非対称のGO2のEDNMOSを描き、及びHNW 20は5VのPMOSのために拡散するチャネルである。2.5Vのモジュールは窪みとして用いられ、HNWをNWによって、及びHPWをPWによって置換えることができ、及び薄いGO1のゲート酸化物が用いられる。GO1又はGO2いずれかをも用いて製造されるEDMOSの装置は、25Vを超える、基線のトランジスタが設計されるよりも大いに高い電圧を阻止(ブロック)することができ、それは上記の参照において記述される概念の中心となる(is the basis of)。
【００１３】
拡張されたドレインのpチャネルの装置は、単に窪みを逆にすることによる図1の構造から、即ち、低い電圧のPMOS処理モジュールを用い、拡張されたドレインPMOS(EDPMOS)を形成して実践されることが注目される。
【００１４】
上記したように、本発明は更に、高圧(HV)ダイオードを、非対称の装置構造中に、図1において記載するようなものの中に統合する。図1の装置構造を形成するのに用いる非対称の設計の技術は、拡張することができ、活性なダイオードの電流が基板22から分離できるように、深いp型の窪み(DPウェル)の埋込を処理の流れに加えることによって基板の分離されたHVダイオードを形成する。STI領域を再度、ダイオードの活性な単位格子の内側で、電界調節のために用い、及び独特の2次元(2D)の割付け技術を用い、破壊(降伏)電圧を得るのに30Vを超えて統合された0.25μmのCMOSの処理の流れにおいて用いられる。
【００１５】
図2Aは、装置30の2D横断面を示し、それは、高圧の基板の分離されたダイオードを含み、それは、深いpの埋込マスク、DPウェル層34の添加を用い、図1において示す装置を形成するのに用いる処理の流れに従って製造することができる。示されるように、装置30には、P++層45、エピタキシャル層(エピ)47層、及び基板の分離を提供するDNウェル層42が含まれる。HPW連携(link up)層40は、DNウェル層42及びSP陽極38(即ち、供給源)の間で提供される。STI領域46は、SP陽極38及びSN陰極36の間に備わる。DPウェル層34は、SN陰極36及びSTI領域46の1部分の下に備わる。
【００１６】
適所にDPウェル層34を伴い、電流がSN陰極36から、DPウェル層34を通して、及びSP陽極38を出て、p型のHPW連携層40を通して流れる。HPW連携層40は、処理の流れの5VのCMOSの窪みの工程から形成される。5VのCMOSの窪み34及び40からのn型HNW層44を通してのDNウェルの基板の分離層42に対して作成される追加の接点が存在する。これは、基板の分離を提供するために、第2のSN陰極48に短絡される。図2Aにおいて示すように、第2のSTI領域49は、短絡される接点38及び48の間に配置される。図2Bは、第2のSTI領域49を伴わずに、短絡される接点50、52が一緒に接合される(butted together)高圧基板の分離されたダイオードを含む装置32の代わりの具体例を描く。
【００１７】
したがって、図2A及び2Bにおいて示す各々の装置は、非対称の25V-30Vのダイオード構築物を提供し、それはSTI領域46を、GO2及びHNW、ダイオードの埋設(buried)層、陽極及び陰極に対する接点のための5Vの基線のCMOSの流れからのHPWを用いて製造される単位格子内に伴う。n型及びp型の双方の窪みの埋込は、これらの接点を形成するために、装置の単位格子内で模様化される。装置は、例えば、DNウェル埋込、〜1-2MeVの5e12cm-2 31のホス(Phos)を、基板の分離のために、及び500-700keVの1e13 cm-2 11 BのDPウェル埋込を、深い分離のために含み得る(そこでは、31のホス(Phos)及び11Bが埋込の化学種であり、即ち、n型及びp型のドーピングのそれぞれのためのリン及びホウ素である)。代わりに、図2A及び2Bの装置は、GO1及びNW、ダイオードの埋設層、陽極及び陰極に対する接点のための2.5Vの基線のCMOSの流れからのPWを用いて製造し得る。
【００１８】
図3Aは、分離されたHVダイオードを持つ装置60の更に代わりの具体例の横断面を描く。この場合、ダイオードはポリシリコン(PS)62を有する壁で囲われ(walled with)、それは、アバランシェ降伏(avalanche breakdown)においてより一層頑丈な装置60を提供する。この場合、SP陽極66へのSN陰極64からの電気的接点はポリシリコン62の層によってSTIの端部分68から分けられ、及びSN陰極64はPS層に対する慣習的な自己整合(self-alignment)によって作成される。これは、陰極接点及びSTI70の端部分68の間の再生可能な電気的区別(separation)を提供する利点を持つ。これは、電界の込み合い(crowding)を減らし、及び破壊電圧を改善する。PS 62は、SN陰極接点64に対して、第3の次元において短絡される。このようにして、ポリシリコンの壁で囲われたダイオード構造が提供され、そこで、SN陰極の接点64が、PS層62に対する自己整合によって、STIの端部分68から物理的に除去されることを提供する。電気的ダイオード72は明確性のために図3Aにおいて示される。
【００１９】
このようにして、図3Aは、非対称の25V-30VのPSの壁で囲われたダイオード構築物を提供し、それは、STI地域70を、GO2及びHNW、ダイオードの埋設層、陽極及び陰極に対する接点のための5Vの基線のCMOSの流れからのHPWを用いて製造される単位格子の内側に伴う。n型及びp型の窪み埋込の双方は、これらの接点を形成するために、装置の単位格子内で模様化される。装置は、深いNWの埋込、〜1-2MeVの5e12cm-2 31のホス(Phos)を基板の分離のために、及び500-700keVの1e13 cm-2 11 Bの深いPWの埋込を深い分離のために含み得る。代わりに、図3Aの装置は、GO1及びNW、ダイオードの埋設層、陽極及び陰極に対する接点のための2.5Vの基線のCMOSの流れからのPWを用いて製造し得る。
【００２０】
図4は、図2Bにおいて示す構造32(左側)によって提供される標準的なダイオード82の破壊電圧の擬態(右側)を描く。見られるように、SN/STI境界80での高い電界は、低い破壊電圧及び不安定性をもたらす。右側上の輪郭は衝撃イオン化を描く。擬態は、ダイオード82の電気的性能がSN/STI境界80での電界によって制限されることを示す。図3Aにおいて示されるPSの壁で囲まれた設計は、SN陰極64及びSTI端部分68を分けることによってこの電界を減らす。PSの壁で囲われたSTIのダイオードのための割付けの媒介変数は、離隔距離(offset distance)lps 84(図3A及び3B)、硬質陰極埋込(hard cathode implant)及び浅い溝分離70の端部分(エッジ)68の間の距離である。この寸法は、30Vの装置について、0.5μmから2.0μmまでの程度(オーダ)の上にあり得る。
【００２１】
図5A及び5Bは、図2A及び図3Aにおいてそれぞれ示される装置についての2D表面の割付け、即ち、正常な及びPSの壁で囲われたダイオード構造を描く。見ることができるように、装置は環(リング)様の様式において実践される(図5A-Dに示される上半分)。図5Aにおいて示されるように、ダイオード構造30は、活性なSPの陽極38及び活性なSNの陰極36から構成される環を分ける非活性な(STI)領域46を備える。SN陰極36は中心の指又は縞(finger or stripe)であり、それはあらゆる面で非活性な(STI)領域46によって取り囲まれ、それは次いであらゆる面で活性なSP陽極48によって取り囲まれる。
【００２２】
図5Bにおいて、SN陰極の接点64及びSTI領域70の間の1部分の陰極の領域がポリシリコン(PS)によって覆われるように、PSの壁で囲まれた構造62を提供する。図5C及び5Dは更に、HPWsの40、76及びDPWsの34、74の配置を、他の表面の特質と比較して、図2A及び3Aの装置についてそれぞれ示す。
【００２３】
したがって、装置が提供され、それは実際上、実質環様である表面の割付けを持ち、筒状の装置の断面におけるSTIの幅で、線形の断面における幅の少なくとも1.2倍のものを有する。SN陰極は環の中央において配置され、及び装置はSPの陽極によってあらゆる面で取り囲まれ、及び停止(terminated)される。PSの壁で囲まれた具体例(図3A、5B)において、PSの壁で囲まれた層62は、陰極の縞の第3次元に沿うどこでものSN陰極64に対し、即ち、陰極の縞64の停止端75で、短絡する。
【００２４】
述べたように、図2A、2B及び3Aにおいて示される構造のために、埋設層、DNウェル及びDPウェルに対する接点は、逆行性の窪みの埋込を用い、5VのCMOS(HNW、HPW)について示されるように、又は2.5VのCMOS(NW、PW)については示されないが、実現させることができる。活性な(非STI)領域にわたるPSの下の酸化物層は、GO2又はGO1でよい。
【００２５】
図6は、図2A、2B及び3Aにおいて提示されるHVダイオードの異なる版(バージョン)について、測定されたログ(対数)IVの特徴の実験結果を示す。図3Aにおいて示されるPSの壁で囲まれた構造の使用は、得られる30Vに対して理想的な破壊電圧を有する優れた電気的な結果を与える。PSの壁で囲まれた設計(D5)は、破壊電圧を24から30までのVに増加させ、穴開け通過(punch-through)を伴わない理想的な漏出の特徴を見せる。PSの壁で囲われたダイオードはこのようにしてSN(陰極)に最も近いSTIの縦方向表面に沿うより一層低い電界をもたらし、より一層高い破壊電圧、及びより一層頑丈なアバランシェの挙動を招く。図6は、ドレイン電流対ドレイン電圧のログを描き、それはこれがシリコンにおいて実証されたことを示す。
【００２６】
例示を行い、及び上述した装置についての物質的な媒介変数は、次のようであり得る。図2Aに関し、P++基板45は、4μmの厚さのp−−エピタキシャル(epitiaxial)層47を用いて実践され得る。5.0-5.4nmのGO1の酸化物の厚さ、又は12.3-15nmのGO2の酸化物の厚さを利用することができた。0.35-0.45μmのSTIの深さも利用し得る。図7は、5V及び2.5Vの構成要素の双方について逆行性の窪みのための例示的な化学種、用量及びエネルギを描く表を示す。(Ｎ型分離“NI”及びパワーマネジメントの深いp“PMU DP”に陰影を付ける。)
【００２７】
本発明の前述の説明は、例示及び説明の目的のために提示した。包括的なものであるとか、本発明を、開示したまさにその形態にまで制限することを意図するものではなく、及び明らかであるように、多くの修飾及び変形が可能である。そのような修飾及び変形は、添付する請求の範囲によって規定されるように、この技術において熟練する者にとって明らかであり得、本発明の範囲内に含まれるものと意図される。
【図面の簡単な説明】
【００２８】
【図１】非対称の高圧装置の横断面の割付けを描き、密な(dense)0.25um(μm)のCMOSの処理の流れ中にShallow Trench Isolation(浅い溝分離)(STI)領域を用いて統合され、ドレイン及びゲートの間で誘電体を形成し、高圧の操作を可能にする。
【図２Ａ】本発明に従う高圧の分離されたダイオード構造の横断面の割付けを描く。
【図２Ｂ】本発明に従う高圧の分離されたダイオード構造の代わりの具体例の横断面の割付けを描く。
【図３】図3A-Bは、ポリシリコンの壁で囲まれたダイオード構造の横断面の割付けを描き、そこでは陰極の接点SNが本発明に従うポリシリコン層に対する自己整合(self-alignment)によるSTIの端部分から物理的に除去される。
【図４】図2Aにおいて提供される標準的なダイオードの電気的擬態を描く。
【図５】図5A-Dは図2A及び3Aの具体例の2D表面の割付けを描く。
【図６】図2A及び3Aの高圧ダイオードのログIVの特徴を測定する実験的結果を描く。
【図７】本発明に従う化学種(specie)、用量及びエネルギ情報と共に表を描く。
【図１】
2009520349.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
2009520349.tif 000009
【図５Ａ】
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【図５Ｂ】
2009520349.tif 000011
【図５Ｃ】
2009520349.tif 000012
【図５Ｄ】
2009520349.tif 000013
【図６】
2009520349.tif 000014
【図７】
2009520349.tif 000015
【国際調査報告】
2009520349.tif 000016
2009520349.tif 000017
2009520349.tif 000018
2009520349.tif 000019