(57)【要約】組合せ回路の入力線に順次印加する第１、第２の入力ベクトルによって活性化された組合せ回路内のパスを保証して第１、第２の入力ベクトルからドントケアビットを抽出することが可能なドントケアビット抽出方法及びドントケアビット抽出プログラムを提供する。０及び１の論理値ビットの組合せから構成されて、スキャン設計された順序回路内の又は単独の組合せ回路１０の入力線に順次印加される第１、第２の入力ベクトルＶ１、Ｖ２から、第１、第２のドントケアビットＸ１、Ｘ２を抽出するドントケアビット抽出方法であって、第１、第２の入力ベクトルＶ１、Ｖ２の印加によって活性化された組合せ回路１０内のパスＰｉの一部又は全部の活性化を保証して第１、第２の入力ベクトルＶ１、Ｖ２から第１、第２のドントケアビットＸ１、Ｘ２を抽出する抽出工程を有する。
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【特許請求の範囲】
【請求項１】
０及び１の論理値ビットの組合せから構成されて、スキャン設計された順序回路内の組合せ回路又は単独の組合せ回路の入力線に順次印加される第１、第２の入力ベクトルから、第１、第２のドントケアビットを抽出するドントケアビット抽出方法であって、
前記第１、第２の入力ベクトルの印加によって活性化された前記組合せ回路内のパスの一部又は全部の活性化を保証して前記第１、第２の入力ベクトルから前記第１、第２のドントケアビットを抽出する抽出工程を有することを特徴とするドントケアビット抽出方法。
【請求項２】
請求項１記載のドントケアビット抽出方法において、前記抽出工程は、前記第２の入力ベクトルに対応する前記組合せ回路で、前記パスの一部又は全部の終点出力線から前記組合せ回路内を該組合せ回路の回路情報に基づいて入力側に逆上って到達する範囲に存在する該組合せ回路の第２の入力線を特定する第１の工程と、
前記第１の入力ベクトルに対応する前記組合せ回路で、前記パスの一部又は全部の終点出力線及び前記第２の入力線から前記組合せ回路内を該組合せ回路の回路情報に基づいて入力側に逆上って到達する範囲に存在する該組合せ回路の第１の入力線を特定する第２の工程と、
前記第１、第２の入力線にそれぞれ対応する前記第１、第２の入力ベクトル中の論理値ビットをそれぞれ第１、第２の必須ビットと特定する第３の工程と、
前記第１、第２の入力ベクトルから前記第１、第２の必須ビットをそれぞれ除いた残りを前記第１、第２のドントケアビットと特定し抽出する第４の工程とを有することを特徴とするドントケアビット抽出方法。
【請求項３】
０及び１の論理値ビットの組合せから構成されて、スキャン設計された順序回路内の組合せ回路又は単独の組合せ回路の入力線に順次印加される第１、第２の入力ベクトルから、第１、第２のドントケアビットを抽出するドントケアビット抽出プログラムであって、
前記第１、第２の入力ベクトルの印加によって活性化された前記組合せ回路内のパスの一部又は全部の活性化を保証して前記第１、第２の入力ベクトルから前記第１、第２のドントケアビットを抽出する抽出手順を有することを特徴とするドントケアビット抽出プログラム。
【請求項４】
請求項３記載のドントケアビット抽出プログラムにおいて、前記抽出手順は、前記第２の入力ベクトルに対応する前記組合せ回路で、前記パスの一部又は全部の終点出力線から前記組合せ回路内を該組合せ回路の回路情報に基づいて入力側に逆上って到達する範囲に存在する該組合せ回路の第２の入力線を特定する第１の手順と、
前記第１の入力ベクトルに対応する前記組合せ回路で、前記パスの一部又は全部の終点出力線及び前記第２の入力線から前記組合せ回路内を該組合せ回路の回路情報に基づいて入力側に逆上って到達する範囲に存在する該組合せ回路の第１の入力線を特定する第２の手順と、
前記第１、第２の入力線にそれぞれ対応する前記第１、第２の入力ベクトル中の論理値ビットをそれぞれ第１、第２の必須ビットと特定する第３の手順と、
前記第１、第２の入力ベクトルから前記第１、第２の必須ビットをそれぞれ除いた残りを前記第１、第２のドントケアビットと特定し抽出する第４の手順とを有することを特徴とするドントケアビット抽出プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、０（ゼロ）及び１（イチ）の論理値ビットの組合せから構成されて、スキャン設計された順序回路内の組合せ回路又は単独の組合せ回路の入力線に順次印加される第１、第２の入力ベクトルから、それぞれドントケアビットを抽出するドントケアビット抽出方法及びドントケアビット抽出プログラムに関する。
【背景技術】
【０００２】
半導体大規模集積回路（以下、単にＬＳＩ回路ということもある）は、図５に示すように、設計、製造、テストの段階を経て出荷される。ここで、テストとは、設計データに基づいて製造されたＬＳＩ回路（具体的には順序回路内の組合せ回路）にテストベクトル（以下、単にベクトルという）を印加し、それに対する応答を期待値と比較して良品、不良品の判定を行う作業をいう。なお、テストに合格するＬＳＩ回路の良品率（歩留り）は、ＬＳＩ回路の品質、信頼性、及びコストを大きく左右するため、半導体産業の生命線とまで言われている。そして、ＬＳＩ回路を実使用と同程度の動作速度でテストを行う実速度テストは、ベクトルを初期化パターンと故障を検出するランチパターンで構成した場合、図６に示すように、シフトパルスＳＬの立上がり時刻で初期化パターンが組合せ回路に入力され、次いでパルスＣ１の立上がり時刻にランチパターンが入力されることにより生じた組合せ回路の応答をパルスＣ２の立上がり時刻において観測することにより行われる。なお、組合せ回路のテスト状態は、シフトパルスＳ１の立上がり時刻で解除される。【０００３】
ここで、パルスＣ１後のランチパターンの入力により発生する組合せ回路内のスイッチング動作が多いと、電源電圧降下（ＩＲドロップ）や電源ノイズが増加し、組合せ回路内の遅延が過度に増加した場合、パルスＣ２において本来得られるべき応答が得られず、タイミング違反によって誤った応答が順序回路内のフリップ・フロップ群に取り込まれてしまう。その結果、組合せ回路からの応答と期待値とが一致しないことから不良品という誤った判定が行われる誤テストが発生する。そして、誤テストは、キャプチャＣ１とキャプチャＣ２の時間間隔が短い実速度テストにおいて顕著となっている。【０００４】
一方、ＩＲドロップが発生しないベクトルを決定する方法として、Ｘ埋め込み技術がある。Ｘ埋め込み技術は、ＬＳＩ回路（具体的には順序回路内の組合せ回路）内の１又は２種類以上の故障を検出する場合、ベクトルの中で検出する故障に関与する一部のビットに対してのみ０又は１の論理値を割り当てれば故障検出が可能となり、ベクトルの中で故障に関与しない（すなわち、故障検出能力を低下させない）残りのビットをドントケアビット（Ｘビットという）とし、このドントケアビットに、目的に応じた論理値０又は１を割り当てる技術である。例えば、図７に示すように、ＶＰ及びＶＳから構成されるベクトルＶに対してＦＰ（Ｖ）及びＦＳ（Ｖ）の応答が与えられる場合、ＶＳとＦＳ（Ｖ）との相違を小さくできる。なお、図７で、ｐｉ（ｉ＝１〜６）、ｑｉ（ｉ＝１〜６）はそれぞれ組合せ回路の入、出力線を示す。ここで、非特許文献１には、各ビットに対して順番にドントケアビットになれるか否かのチェックを行う手法を使用してテスト入力毎にドントケアビットを特定することが記載されている。【０００５】
【非特許文献１】アール  サンカラリンガム（Ｒ．Ｓａｎｋａｒａｌｉｎｇａｍ）、アール  オルガンチ（Ｒ．Ｏｒｕｇａｎｔｉ）、エヌ  トウバ（Ｎ．Ｔｏｕｂａ）、「スキャンチェーンディスエイブルを用いたテスト時の消費電力削減（Ｒｅｄｕｃｉｎｇ  Ｐｏｗｅｒ  Ｄｉｓｓｉｐａｔｉｏｎ  ｄｕｒｉｎｇ  Ｔｅｓｔ  Ｕｓｉｎｇ  Ｓｃａｎ  Ｃｈａｉｎ  Ｄｉｓａｂｌｅ）」、プロシーディング  ブイエルエスアイ  テスト  シンポジウム（Ｐｒｏｃ．ＶＬＳＩ  Ｔｅｓｔ  Ｓｙｍｐ．）２００１年、ｐ．３１９−３２４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１では、ベクトル間の相関関係を完全に無視しているので、誤テスト回避に有効なドントケアビットが得られないことが多いという問題がある。また、ドントケアビットの特定の際は、ベクトルによる故障検出のみを保証しており、近年重要視されている微小な遅延故障（タイミング関連の故障）の検出を保証することができないという問題がある。更に、ドントケアビットへの論理値割り当てでは、擬似外部入力（フリップ・フロップ群からの出力）にあるドントケアビットのみに注目し、擬似外部出力（フリップ・フロップ群への入力）にあるドントケアビットを完全に無視している。このため、最適な誤テスト回避効果が得られないという問題も生じる。【０００７】
本発明はかかる事情に鑑みてなされたもので、組合せ回路の入力線に順次印加する第１、第２の入力ベクトルによって活性化された組合せ回路内のパスを保証して第１、第２の入力ベクトルからそれぞれドントケアビットを抽出することが可能なドントケアビット抽出方法及びドントケアビット抽出プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的に沿う本発明に係るドントケアビット抽出方法は、０及び１の論理値ビットの組合せから構成されて、スキャン設計された順序回路内の組合せ回路又は単独の組合せ回路の入力線に順次印加される第１、第２の入力ベクトルから、第１、第２のドントケアビットを抽出するドントケアビット抽出方法であって、
前記第１、第２の入力ベクトルの印加によって活性化された前記組合せ回路内のパスの一部又は全部の活性化を保証して前記第１、第２の入力ベクトルから前記第１、第２のドントケアビットを抽出する抽出工程を有する。【０００９】
本発明に係るドントケアビット抽出方法において、前記抽出工程は、前記第２の入力ベクトルに対応する前記組合せ回路で、前記パスの一部又は全部の終点出力線から前記組合せ回路内を該組合せ回路の回路情報に基づいて入力側に逆上って到達する範囲に存在する該組合せ回路の第２の入力線を特定する第１の工程と、
前記第１の入力ベクトルに対応する前記組合せ回路で、前記パスの一部又は全部の終点出力線及び前記第２の入力線から前記組合せ回路内を該組合せ回路の回路情報に基づいて入力側に逆上って到達する範囲に存在する該組合せ回路の第１の入力線を特定する第２の工程と、
前記第１、第２の入力線にそれぞれ対応する前記第１、第２の入力ベクトル中の論理値ビットをそれぞれ第１、第２の必須ビットと特定する第３の工程と、
前記第１、第２の入力ベクトルから前記第１、第２の必須ビットをそれぞれ除いた残りを前記第１、第２のドントケアビットと特定し抽出する第４の工程とを有することが好ましい。【００１０】
前記目的に沿う本発明に係るドントケアビット抽出プログラムは、０及び１の論理値ビットの組合せから構成されて、スキャン設計された順序回路内の組合せ回路又は単独の組合せ回路の入力線に順次印加される第１、第２の入力ベクトルから、第１、第２のドントケアビットを抽出するドントケアビット抽出プログラムであって、
前記第１、第２の入力ベクトルの印加によって活性化された前記組合せ回路内のパスの一部又は全部の活性化を保証して前記第１、第２の入力ベクトルから前記第１、第２のドントケアビットを抽出する抽出手順を有する。【００１１】
本発明に係るドントケアビット抽出プログラムにおいて、前記抽出手順は、前記第２の入力ベクトルに対応する前記組合せ回路で、前記パスの一部又は全部の終点出力線から前記組合せ回路内を該組合せ回路の回路情報に基づいて入力側に逆上って到達する範囲に存在する該組合せ回路の第２の入力線を特定する第１の手順と、
前記第１の入力ベクトルに対応する前記組合せ回路で、前記パスの一部又は全部の終点出力線及び前記第２の入力線から前記組合せ回路内を該組合せ回路の回路情報に基づいて入力側に逆上って到達する範囲に存在する該組合せ回路の第１の入力線を特定する第２の手順と、
前記第１、第２の入力線にそれぞれ対応する前記第１、第２の入力ベクトル中の論理値ビットをそれぞれ第１、第２の必須ビットと特定する第３の手順と、
前記第１、第２の入力ベクトルから前記第１、第２の必須ビットをそれぞれ除いた残りを前記第１、第２のドントケアビットと特定し抽出する第４の手順とを有することが好ましい。
【発明の効果】
【００１２】
本発明に係るドントケアビット抽出方法、及びドントケアビット抽出プログラムにおいては、組合せ回路の入力線に順次印加する第１、第２の入力ベクトルによって活性化された組合せ回路内のパスを保証して第１、第２の入力ベクトルから第１、第２のドントケアビットをそれぞれ抽出するので、第１、第２の入力ベクトルのテスト判定能力を維持することが可能になる。【００１３】
特に、本発明に係るドントケアビット抽出方法及びドントケアビット抽出プログラムにおいて、第１、第２の入力ベクトルの印加で形成されるパスの終点出力線から組合せ回路内を組合せ回路の回路情報に基づいて入力側に逆上って第１、第２の必須ビットをそれぞれ特定し、第１、第２の入力ベクトルから第１、第２の必須ビットをそれぞれ除いた残りを第１、第２のドントケアビットとそれぞれ特定した場合には、パスの活性化を保証して第１、第２のドントケアビットをそれぞれ抽出することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例に係るドントケアビット抽出方法が適用される組合せ回路に第１、第２の入力ベクトルＶ１、Ｖ２を印加したときの説明図である。
【図２】（Ａ）、（Ｂ）は同ドントケアビット抽出方法の説明図である。
【図３】同ドントケアビット抽出方法が適用される組合せ回路を備えたスキャン設計された順序回路の説明図である。
【図４】本発明の一実施例に係るドントケアビット抽出プログラムを示すフローチャートである。
【図５】半導体大規模集積回路の設計から出荷までの流れを示す説明図である。
【図６】半導体大規模集積回路の実速度テストで誤テストが発生する原因の説明図である。
【図７】組合せ回路に印加されるテスト用のベクトルと応答の関係を示す説明図である。
【符号の説明】
【００１５】
１０：組合せ回路、１１：順序回路、１２：フリップ・フロップ群
【発明を実施するための最良の形態】
【００１６】
続いて、添付した図面を参照しつつ、本発明を具体化した実施例につき説明し、本発明の理解に供する。
本発明の一実施例に係るドントケアビット抽出方法は、図１に示すように、０及び１の論理値ビットの組合せから構成されて、組合せ回路１０の入力線に、組合せ回路１０のテストを行う目的で順次印加される第１、第２の入力ベクトルＶ１、Ｖ２から、第１、第２のドントケアビット（組合せ回路１０のテストに影響を及ぼさない論理値ビット）を抽出するものである。そして、ドントケアビット抽出方法は、第１、第２の入力ベクトルＶ１、Ｖ２の印加によって活性化された組合せ回路１０内のパスＰｉの、例えば、全部の活性化を保証して、すなわち、始めに印可される第１の入力ベクトルＶ１により組合せ回路１０内に形成されるパスＰｉ（第１の入力ベクトルの信号が組合せ回路の入力線のひとつである起点入力線Ｓから入力されて組合せ回路１０の出力線のひとつである終点出力線Ｅから出力される際に、組合せ回路１０内に形成される信号の経路）の全部が、次に印可される第２の入力ベクトルＶ２によっても組合せ回路１０内に形成されるようにして、第１、第２の入力ベクトルＶ１、Ｖ２からそれぞれ第１、第２のドントケアビットを抽出する抽出工程を有している。ここで、組合せ回路１０は、スキャン設計された順序回路内の組合せ回路又は単独の組合せ回路を指す。【００１７】
抽出工程は、図２（Ａ）、（Ｂ）に示すように、第２の入力ベクトルＶ２が印加される組合せ回路１０で、組合せ回路１０に形成される各パスＰｉの終点出力線Ｅから組合せ回路１０内を組合せ回路１０の回路情報に基づいて入力側（各パスＰｉの起点入力線Ｓ側）に逆上って到達する範囲Ｒ２に存在する組合せ回路１０の入力線の一部である第２の入力線を特定する第１の工程と、第１の入力ベクトルＶ１が印加される組合せ回路１０で、組合せ回路１０に形成される各パスＰｉの終点出力線Ｅと、第２の入力線に出力をそれぞれ供給する組合せ回路１０の出力線の一部である終点出力線群Ｔ２とから組合せ回路１０内を組合せ回路１０の回路情報に基づいて入力側（各パスＰｉの起点入力線Ｓ側）にそれぞれ逆上って到達する範囲Ｒ１に存在する組合せ回路１０の入力線の一部である第１の入力線を特定する第２の工程と、第１、第２の入力線にそれぞれ対応する第１、第２の入力ベクトルＶ１、Ｖ２中の論理値ビットをそれぞれ第１、第２の必須ビットＢ１、Ｂ２と特定する第３の工程と、第１、第２の入力ベクトルＶ１、Ｖ２から第１、第２の必須ビットＢ１、Ｂ２をそれぞれ除いた残りを第１、第２のドントケアビットＸ１、Ｘ２と特定し抽出する第４の工程とを有する。【００１８】
図２（Ａ）に示すように、パスＰｉの終点出力線Ｅから組合せ回路１０内を組合せ回路１０の回路情報に基づいて入力側に逆上って到達する範囲Ｒ２に存在する組合せ回路１０の第２の入力線を特定して、この第２の入力線に対応する第２の入力ベクトルＶ２中の論理値ビットを第２の必須ビットＢ２とするので、第２の必須ビットＢ２は第２の入力ベクトルＶ２中でパスＰｉの活性化に影響を及ぼす入力値（ビット）となる。また、図２（Ｂ）に示すように、パスＰｉの終点出力線Ｅ及び第２の入力線から組合せ回路１０内を組合せ回路１０の回路情報に基づいて入力側にそれぞれ逆上って到達する範囲Ｒ１に存在する組合せ回路１０の第１の入力線を特定して、この第１の入力線に対応する第１の入力ベクトルＶ１中の論理値ビットを第１の必須ビットＢ１とするので、第１の必須ビットＢ１は第１の入力ベクトルＶ１中でパスＰｉの活性化に影響を及ぼす入力値（ビット）となる。【００１９】
このように、第１、第２の入力ベクトルＶ１、Ｖ２において、第１、第２の必須ビットＢ１、Ｂ２を決めることにより、第１、第２の入力ベクトルＶ１、Ｖ２を組合せ回路１０にそれぞれ印加した際に同一のパスＰｉの形成を保証することができる。また、第１、第２の入力ベクトルＶ１、Ｖ２から第１、第２の必須ビットＢ１、Ｂ２をそれぞれ除いた残りを第１、第２のドントケアビットＸ１、Ｘ２と特定すれば、ドントケアビットＸ１、Ｘ２に任意の論理値を与えても、パスＰｉの形成が影響を受けることがない。【００２０】
そして、第１、第２のドントケアビットＸ１、Ｘ２に特定の論理値を当てはめることで、組合せ回路１０の微小遅延故障の検出、消費電力を減少させて電源電圧降下（ＩＲドロップ）に伴う誤テストの回避、テスト用のデータ削減等を達成することができる。例えば、図３に示すように、スキャン設計された順序回路１１内にある組合せ回路１０内に形成されるパスＰｉにおける微小遅延を検出する場合、この組合せ回路１０では、組合せ回路１０の外部入力線は、外部から直接アクセス可能な固有の外部入力線ＰＩｓと、順序回路１１内のフリップ・フロップ群１２の出力線である擬似外部入力線ＰＰＩｓとから構成される。なお、ＰＯｓは外部に直接出る外部出力線を示し、ＰＰＯｓはフリップ・フロップ群１２への入力線である擬似外部出力線を示す。【００２１】
本発明の一実施例に係るドントケアビット抽出プログラムは、図４に示すように、組合せ回路１０のテストを行う目的で組合せ回路１０に順次印加して組合せ回路１０内に複数のパスＰｉを形成する第１、第２の入力ベクトルＶ１、Ｖ２を準備する入力ベクトル作成手順（Ｓ−１）と、組合せ回路１０に形成されるパスＰｉ毎に第１、第２のドントケアビットＸ１、Ｘ２の特定が終了しているか否かを判定する判定手順（Ｓ−２）と、第１、第２の入力ベクトルＶ１、Ｖ２の印加によって活性化された組合せ回路１０内の各パスＰｉの活性化を保証して、第１、第２の入力ベクトルＶ１、Ｖ２からそれぞれ第１、第２のドントケアビットＸ１、Ｘ２を抽出する抽出手順（Ｓ−３）とを有している。【００２２】
ここで、抽出手順（Ｓ−３）は、第２の入力ベクトルＶ２の印加に対応する組合せ回路１０で、各パスＰｉの終点出力線Ｅから組合せ回路１０内を組合せ回路１０の回路情報に基づいて入力側に逆上って到達する範囲Ｒ２に存在する組合せ回路１０の入力線の一部である第２の入力線を特定する第１の手順（ＳＳ−１）と、第１の入力ベクトルＶ１の印加に対応する組合せ回路１０で、各パスＰｉの終点出力線Ｅ及び第２の入力線に出力をそれぞれ供給する組合せ回路１０の出力線の一部である終点出力線群Ｔ２から組合せ回路１０内を組合せ回路１０の回路情報に基づいて入力側にそれぞれ逆上って到達する範囲Ｒ１に存在する組合せ回路１０の入力線の一部である第１の入力線を特定する第２の手順（ＳＳ−２）と、第１、第２の入力線にそれぞれ対応する第１、第２の入力ベクトルＶ１、Ｖ２中の論理値ビットをそれぞれ第１、第２の必須ビットＢ１、Ｂ２と特定する第３の手順（ＳＳ−３）と、第１、第２の入力ベクトルＶ１、Ｖ２から第１、第２の必須ビットＢ１、Ｂ２をそれぞれ除いた残りを第１、第２のドントケアビットＸ１、Ｘ２と特定し抽出する第４の手順（ＳＳ−４）とを有している。以下、各手順毎に説明する。【００２３】
先ず、入力ベクトル作成手順（Ｓ−１）において、例えば、従来のＡＴＰＧプログラム（自動テストベクトル生成プログラム）を使用して、第１、第２の入力ベクトルＶ１、Ｖ２を作成する。そして、判定手順（Ｓ−２）で、第１、第２の入力ベクトルＶ１、Ｖ２を組合せ回路１０に印加した際に形成されるパスＰｉを全て求め、パスの中からひとつのパスＰｉを選択して、このパスＰｉに対して第１、第２の入力ベクトルＶ１、Ｖ２において第１、第２のドントケアビットＸ１、Ｘ２の特定が行われているか否かを判定する。通常、作成された第１、第２の入力ベクトルＶ１、Ｖ２においては、ドントケアビットＸ１、Ｘ２は特定されていないので、第１、第２の入力ベクトルＶ１、Ｖ２からそれぞれドントケアビットＸ１、Ｘ２を抽出する抽出手順（Ｓ−３）に移行する。【００２４】
抽出手順（Ｓ−３）内の第１の手順（ＳＳ−１）で、選択されたパスＰｉに対して第２の入力ベクトルＶ２が印加された場合で、パスＰｉの終点出力線Ｅから組合せ回路１０内を組合せ回路１０の回路情報に基づいて入力側に逆上って到達する範囲Ｒ２に存在する組合せ回路１０の入力線の一部である第２の入力線を特定する。次いで、第２の手順（ＳＳ−２）で、選択されたパスＰｉに対して第１の入力ベクトルＶ１が印加された場合で、パスＰｉの終点出力線Ｅ及び第２の入力線に出力をそれぞれ供給する組合せ回路１０の出力線の一部である終点出力線群Ｔ２から組合せ回路１０内を組合せ回路１０の回路情報に基づいて入力側に逆上って到達する範囲Ｒ１に存在する組合せ回路１０の入力線の一部である第１の入力線を特定する。【００２５】
更に、第３の手順（ＳＳ−３）で、第１、第２の入力線にそれぞれ対応する第１、第２の入力ベクトルＶ１、Ｖ２中の論理値ビットをそれぞれ第１、第２の必須ビットＢ１、Ｂ２と特定する。第１、第２の入力ベクトルＶ１、Ｖ２において、第１、第２の必須ビットＢ１、Ｂ２を決めることにより、第１、第２の入力ベクトルＶ１、Ｖ２を組合せ回路１０にそれぞれ印加した際に同一のパスＰｉの形成が保証される。次いで、第４の手順（ＳＳ−４）で、第１、第２の入力ベクトルＶ１、Ｖ２から第１、第２の必須ビットＢ１、Ｂ２をそれぞれ除いた残りを第１、第２のドントケアビットＸ１、Ｘ２と特定し抽出する。そして、第１、第２のドントケアビットＸ１、Ｘ２が特定され抽出された選択されたパスＰｉに対する第１、第２の入力ベクトルＶ１、Ｖ２は、判定手順（Ｓ−２）でドントケアビット抽出済入力ベクトルとして保存される。
そして、残りのパスに対しても、第１、第２の入力ベクトルＶ１、Ｖ２において第１、第２のドントケアビットＸ１、Ｘ２の特定と抽出を順次行ない、全てのパスに対して第１、第２の入力ベクトルＶ１、Ｖ２における第１、第２のドントケアビットＸ１、Ｘ２の特定と抽出を行う。【００２６】
なお、得られた第１、第２の入力ベクトルＶ１、Ｖ２は、パスＰｉ毎に第１、第２のドントケアビットＸ１、Ｘ２が特定されているため、第１、第２のドントケアビットＸ１、Ｘ２を含んだ第１、第２の入力ベクトルＶ１、Ｖ２は、パスＰｉの数だけそれぞれ存在する。このため、第１（第２）のドントケアビットＸ１（Ｘ２）を含んだ第１（第２）の入力ベクトルＶ１（Ｖ２）間で、第１（第２）のドントケアビット同士が重なる場合は第１（第２）のドントケアビットＸ１（Ｘ２）、第１（第２）のドントケアビットＸ１（Ｘ２）と論理値０が重なる場合は論理値０、第１（第２）のドントケアビットＸ１（Ｘ２）と論理値１が重なる場合は論理値１とできるので、この規則を当てはめることで、第１、第２の入力ベクトルＶ１、Ｖ２をそれぞれひとつのベクトルにまとめることができる。【００２７】
以上、本発明を、実施例を参照して説明してきたが、本発明は何ら上記した実施例に記載した構成に限定されるものではなく、特許請求の範囲に記載されている事項の範囲内で考えられるその他の実施例や変形例も含むものである。
例えば、第１、第２の入力ベクトルの印加によって活性化された組合せ回路内のパスの一部の活性化を保証して第１、第２の入力ベクトルからドントケアビットを抽出するようにしてもよい。ここで、パスの一部を、例えば、組合せ回路内に形成されるパスの中で最も多くの論理素子から形成される最長パスとすることも、組合せ回路に形成されるパスをパスに含まれる論理素子数の大きい順に並べ、大きい方から予め設定した範囲内に存在する複数のパス群とすることもできる。なお、予め設定した範囲内とは、例えば、最大個数の論理素子を有するパスを含んで上位６０％以内、好ましくは５０％以内、より好ましくは３０％以内を指す。
【産業上の利用可能性】
【００２８】
本発明に係るドントケアビット抽出方法、及びドントケアビット抽出プログラムにおいては、組合せ回路の入力線に順次印加する第１、第２の入力ベクトルによって活性化された組合せ回路内のパスを保証して第１、第２の入力ベクトルから第１、第２のドントケアビットをそれぞれ抽出するので、組合せ回路の検査の第１、第２の入力ベクトルのテスト判定能力を維持することが可能になる。これによって、例えば、半導体大規模集積回路の誤テストが減少し、不良品と認定される製品の数を減らすことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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