(57)【要約】【課題】  導電性電極と高ｋ誘電体との間に配置された金属含有材料層に少なくとも１つの金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、半導体構造体を提供すること。【解決手段】  例えば、導電性電極と共に電極スタック内に存在する金属含有材料層に金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、電界効果トランジスタ（ＦＥＴ）及び／又は金属酸化物半導体キャパシタ（ＭＯＳＣＡＰ）のような半導体構造体である。金属不純物の選択は、電極がｎ型仕事関数を有するか、又はｐ型仕事関数を有するかによって決まる。本発明はまた、こうした半導体構造体の製造方法も提供する。金属不純物の導入は、金属含有材料及び仕事関数変更用の金属不純物の両方を含む層を共堆積して、金属不純物の層が金属含有材料層の間に存在するスタックを形成することによって、或いは、金属含有材料の上及び／又は下に金属不純物を含む材料層を形成し、次いで、構造体を加熱し、金属不純物が金属含有材料に導入されるようにすることによって、達成することができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
二酸化シリコンより大きい誘電率を有する誘電体と、前記誘電体の上に配置された、金属含有材料及び少なくとも１つの仕事関数変更用金属不純物を内部に含む金属不純物含有層と、前記金属不純物含有層の上に配置された導電性電極とを含む材料スタックを備える、半導体構造体。
【請求項２】
前記誘電体の下に配置された界面層をさらに備える、請求項１に記載の半導体構造体。
【請求項３】
前記界面層は、半導体酸化物、半導体酸窒化物、又は窒化された半導体酸化物を含む、請求項２に記載の半導体構造体。
【請求項４】
前記界面層の下に配置された半導体基板をさらに備える、請求項２に記載の半導体構造体。
【請求項５】
前記誘電体の下に配置された半導体基板をさらに備える、請求項１に記載の半導体構造体。
【請求項６】
前記誘電体は、酸化ハフニウム、ハフニウム・シリケート、酸窒化ハフニウム・シリコン、酸化ハフニウム及び酸化ジルコニウムの混合物、又はそれらの多層構造を含むＨｆベースの誘電体である、請求項１に記載の半導体構造体。
【請求項７】
前記金属含有材料は、金属窒化物、金属炭化物、又は金属シリコン窒化物を含み、前記金属は、元素周期表のＩＶＢ族又はＶＢ族の金属を含む、請求項１に記載の半導体構造体。
【請求項８】
前記金属含有材料は、ＴｉＮ又はＴｉＯＮを含む、請求項１に記載の半導体構造体。
【請求項９】
前記少なくとも１つの仕事関数変更用金属不純物は、ｎ型ゲート・スタックを変更するためのものである、請求項１に記載の半導体構造体。
【請求項１０】
前記少なくとも１つの仕事関数変更用金属不純物は、元素周期表のＩＩＩＢ族からの元素、元素周期表のＩＶＢ族からの元素、元素周期表のＶＢ族からの元素、又はランタン系列からの元素を含む、請求項９に記載の半導体構造体。
【請求項１１】
前記少なくとも１つの仕事関数変更用金属不純物は、ｐ型ゲート・スタックを変更するためのものである、請求項１に記載の半導体構造体。
【請求項１２】
前記少なくとも１つの仕事関数変更用金属不純物は、元素周期表のＶＩＢ族からの元素、元素周期表のＶＩＩＢ族からの元素、元素周期表のＶＩＩＩ族からの元素を含む、請求項１１に記載の半導体構造体。
【請求項１３】
前記材料スタックは、電界効果トランジスタ、金属酸化物半導体キャパシタ、又はそれらの組み合わせの構成要素である、請求項１に記載の半導体構造体。
【請求項１４】
Ｈｆベースの誘電体と、前記Ｈｆベースの誘電体の上に配置された、ＴｉＮ又はＴｉＯＮ及び少なくとも１つの仕事関数変更用金属不純物を含む金属不純物含有層と、前記金属不純物含有層の上に配置されたポリシリコン電極とを含む材料スタックを備える、半導体構造体。
【請求項１５】
前記誘電体の下に配置された界面層をさらに備える、請求項１４に記載の半導体構造体。
【請求項１６】
前記界面層は、半導体酸化物、半導体窒化物、又は半導体酸窒化物を含む、請求項１５に記載の半導体構造体。
【請求項１７】
前記界面層の下に配置された半導体基板をさらに備える、請求項１５に記載の半導体構造体。
【請求項１８】
前記誘電体の下に配置された半導体基板をさらに備える、請求項１４に記載の半導体構造体。
【請求項１９】
前記誘電体のＨｆベースの誘電体は、酸化ハフニウム、ハフニウム・シリケート、酸窒化ハフニウム・シリコン、酸化ハフニウム及び酸化ジルコニウムの混合物、又はそれらの多層構造を含む、請求項１４に記載の半導体構造体。
【請求項２０】
前記金属不純物含有層はＴｉＮを含む、請求項１４に記載の半導体構造体。
【請求項２１】
前記金属不純物含有層はＴｉＯＮを含む、請求項１４に記載の半導体構造体。
【請求項２２】
前記少なくとも１つの仕事関数変更用金属不純物は、ｎ型ゲート・スタックを変更するためのものである、請求項１４に記載の半導体構造体。
【請求項２３】
前記少なくとも１つの仕事関数変更用金属不純物は、元素周期表のＩＩＩＢ族からの元素、元素周期表のＩＶＢ族からの元素、元素周期表のＶＢ族からの元素、又はランタン系列からの元素を含む、請求項２２に記載の半導体構造体。
【請求項２４】
前記少なくとも１つの仕事関数変更用金属不純物は、ｐ型ゲート・スタックを変更するためのものである、請求項１４に記載の半導体構造体。
【請求項２５】
前記少なくとも１つの仕事関数変更用金属不純物は、元素周期表のＶＩＢ族からの元素、元素周期表のＶＩＩＢ族からの元素、元素周期表のＶＩＩＩ族からの元素を含む、請求項２４に記載の半導体構造体。
【請求項２６】
前記材料スタックは、電界効果トランジスタ、金属酸化物半導体キャパシタ、又はそれらの組み合わせの構成要素である、請求項１４に記載の半導体構造体。
【請求項２７】
導電性スタックの仕事関数を変える方法であって、
二酸化シリコンより大きい誘電率を有する誘電体と、前記誘電体の上に配置された金属含有材料と、前記金属含有材料の上に配置された導電性電極とを含む材料スタックを準備するステップと、
少なくとも１つの仕事関数変更用金属不純物を前記金属含有材料に導入するステップであって、前記少なくとも１つの仕事関数変更用金属不純物は、金属不純物含有層の形成中又は前記金属含有材料を含む層の形成後に導入される、ステップと
を含む方法。
【請求項２８】
前記少なくとも１つの仕事関数変更用金属不純物を前記金属含有材料に導入する前記ステップは、前記少なくとも１つの仕事関数変更用金属不純物及び前記金属含有材料の共堆積を含む、請求項２７に記載の方法。
【請求項２９】
前記共堆積は、スパッタリング又は化学気相堆積を含む、請求項２８に記載の方法。
【請求項３０】
前記少なくとも１つの仕事関数変更用金属不純物を前記金属含有材料に導入する前記ステップは、前記金属含有材料の第１の層を形成するステップと、前記第１の層上に前記金属不純物を含有する層を形成するステップと、前記金属含有材料の第２の層を形成するステップとを含む、請求項２７に記載の方法。
【請求項３１】
前記少なくとも１つの仕事関数変更用金属不純物を前記金属含有材料に導入する前記ステップは、前記金属含有材料の下または上、もしくは上下に前記金属不純物を含有する材料層を形成するステップと、前記材料スタックに熱プロセスを施すステップとを含む、請求項２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体に関し、より特定的には、例えば、導電性電極と共に電極スタック内に存在する金属含有材料層に金属不純物を導入することによって、導電性電極スタックの仕事関数が変更される、電界効果トランジスタ（ＦＥＴ）又は金属酸化物半導体キャパシタ（ＭＯＳＣＡＰ）のような半導体構造体に関する。金属不純物の選択は、電極がｎ型仕事関数を有するか、又はｐ型仕事関数を有するかによって決まる。本発明はまた、こうした半導体構造体の製造方法も提供する。
【背景技術】
【０００２】
標準的なシリコン相補型金属酸化物半導体（ＣＭＯＳ）技術において、ｎ型電界効果トランジスタ（ｎＦＥＴ）は、二酸化シリコン又は酸窒化シリコンのゲート誘電体層の上部に堆積されたゲート電極として、Ａｓ又はＰ（又は、別のドナー）ドープされたｎ型ポリシリコン層を使用する。このポリシリコン層を通してゲート電圧が印加され、ゲート酸化物層の下のｐ型シリコン内に反転チャネルを形成する。
【０００３】
将来の技術においては、より大きい誘電率を有するゲート材料が、二酸化シリコン誘電体又は酸窒化シリコン誘電体に取って代わるであろう。これらの材料は、「高ｋ」材料として知られており、この「高ｋ」という用語は、誘電率が約４．０より大きい、好ましくは約７．０より大きい絶縁材料を示す。本明細書で言及される誘電率は、特に指定のない限り、真空に対するものである。種々の可能性のあるものの中では、酸化ハフニウム、ハフニウム・シリケート、又は酸窒化ハフニウム・シリコンが、高温での優れた熱安定性のために、従来のゲート誘電体の最も適切な置換候補となり得る。
【０００４】
ゲート誘電体としてハフニウム・ベースの誘電体を用いて製造されたシリコン金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ｎ型ＭＯＳＦＥＴが製造される際、望ましくない閾値電圧に悩まされる。これは一般的な問題であり、特に、ＭＯＳＦＥＴが、誘電体としてのＨｆＯ２及びゲート・スタックとしてのＴｉＮ／ポリＳｉからなるとき、閾値電圧は、標準的な熱処理後、一般に０．４５Ｖから０．７Ｖまでの範囲にある。理想的には、長いチャネルのｎＦＥＴについての閾値電圧は、約０Ｖから０．２Ｖまでくらいであるべきである。
【０００５】
【特許文献１】米国特許出願第１０／２５０，２４１号（現在の米国特許公開第２００４０２５６７００  Ａ１号）
【特許文献２】米国特許出願第１０／７２５，８５０号（現在の米国特許公開第２００５０１１６２９０号）
【特許文献３】米国特許出願第１０／６９６，６３４号（現在の米国特許公開第２００５００９３１０４号）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
Ｈｆベースの誘電体又は他の高ｋ誘電体を含む従来技術のＳｉ  ＭＯＳＦＥＴに関連する上述の問題に鑑みて、こうした高ｋゲート誘電体材料を含む半導体構造体においてフラットバンド電圧及び閾値電圧を安定化させ得る方法及び構造体を提供する必要性がある。
【課題を解決するための手段】
【０００７】
本発明は、導電性電極と高ｋ誘電体との間に配置された金属含有材料層に少なくとも１つの金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、半導体構造体を提供するものである。「高ｋ誘電体」という用語は、本出願全体にわたって、誘電率が二酸化シリコンのものより大きい何らかの絶縁材料を示すように用いられる。すなわち、本発明に用いられる高ｋ誘電体は、４．０より大きい、真空で計測された誘電率を有する。高ｋ誘電体を含む材料スタックの仕事関数を変える又は変更する能力は、これを含む半導体デバイスの性能を改善するために重要である。
【０００８】
従来、高ｋ誘電体を含む材料スタックの仕事関数は、誘電体を変更することによって、又は、金属層及びゲート電極を含むゲート・スタックの下に低仕事関数又は高仕事関数の金属を導入することによって変えられた。本発明においては、導電性電極の下に存在する金属不純物含有層を含むゲート・スタックを提供することによって、仕事関数の変更が行われる。
大まかに言うと、
二酸化シリコンより大きい誘電率を有する誘電体と、誘電体の上に配置された、金属含有材料及び少なくとも１つの仕事関数変更用金属不純物を含む金属不純物含有層と、金属不純物含有層の上に配置された導電性電極とを含む材料スタックを備える半導体構造体が提供される。
【０００９】
本発明の好ましい実施形態において、
Ｈｆベースの誘電体と、Ｈｆベースの誘電体の上に配置された、ＴｉＮ又はＴｉＯＮ及び少なくとも１つの仕事関数変更用金属不純物を含む金属不純物含有層と、金属不純物含有層の上に配置されたポリシリコン電極とを含む材料スタックを備える半導体構造体が提供される。
【００１０】
上述の半導体構造体に加えて、本発明はまた導電性ゲート・スタックの仕事関数を変える方法であって、
二酸化シリコンより大きい誘電率を有する誘電体と、誘電体の上に配置された金属含有材料層と、金属含有材料層の上に配置された導電性電極とを含む材料スタックを準備するステップと、
少なくとも１つの仕事関数変更用金属不純物を金属含有材料層に導入するステップであって、少なくとも１つの仕事関数変更用金属不純物は、金属不純物含有層の形成中、又は金属含有材料層の形成後に導入されるステップとを含む、方法も提供する。
【００１１】
本発明の一実施形態において、少なくとも１つの仕事関数変更用金属不純物及び金属含有材料層は、共堆積（codeposition）によって形成され、金属含有材料及び少なくとも１つの金属不純物の両方を含む金属不純物含有層をもたらす。
【００１２】
別の実施形態においては、金属含有材料の第１の層が形成され、続いて、金属不純物を含有する層が形成され、その後、金属含有材料の第２の層が形成される。
【００１３】
本発明のさらに別の実施形態においては、金属不純物を含有する材料が、金属含有材料の下または上、もしくは上下に形成され、次いで、後の熱プロセスによって、金属不純物が金属含有材料に導入される。
【発明を実施するための最良の形態】
【００１４】
ここで、金属不純物をゲート・スタックの金属含有材料層に導入することによって導線性電極スタックの仕事関数が変えられる半導体構造体、並びにこれを形成する方法を提供する本発明が、本出願に添付する以下の説明及び図面を参照することによって、より詳細に説明される。本出願の図面は、例証目的のために提供されるものであり、よって、縮尺通りに描かれていないことに留意されたい。また、同様の要素及び／又は対応する要素は、本明細書において同様の参照番号を用いて言及される。
【００１５】
ゲート誘電体として酸化ハフニウムを用いて製造された従来技術のＳｉ  ＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴが製造される際、望ましくない閾値電圧に悩まされる。スタックが、誘電体としてのＨｆＯ２及びゲート・スタックとしてのＴｉＮ／ポリＳｉからなるとき、標準的な熱処理の後、長いチャネルのｎＦＥＴの閾値電圧は、一般に、０．４５Ｖから０．７Ｖまでの範囲にあることが再び強調される。理想的には、長いチャネルのｎＦＥＴについての閾値電圧は、約０Ｖ〜０．２Ｖくらいであるべきである。本発明は、少なくとも１つの金属不純物をゲート・スタックの金属含有材料層に導入し、閾値電圧を所望の電圧にシフトさせることによって、この問題を解決するものである。
【００１６】
最初に、本発明の材料スタックが、これを形成するのに用いられる処理ステップと共に説明され、続いて、ＭＯＳＣＡＰ及びＭＯＳＦＥＴの構成要素のような材料スタックが説明される。ＭＯＳＣＡＰ及びＭＯＳＦＥＴは別個の構造体として示されるが、本発明は、単一の半導体基板の表面上にＭＯＳＣＡＰ及びＭＯＳＦＥＴの両方を含む構造体も考慮することを留意されたい。本発明において、金属不純物含有層及び導電性ゲート電極は、本発明の方法が適用可能なゲート・スタックを形成することも留意されたい。
【００１７】
最初に、半導体基板の表面上に本発明の材料スタックを形成するのに用いられる基本的な処理ステップを示す図形的表示（断面図による）である図１の（Ａ）−図１の（Ｅ）を参照する。図１の（Ａ）は、半導体基板１０と、半導体基板１０の表面上の随意的な界面層１２と、随意的な界面層１２上に配置された、例えばＨｆベースなどの高ｋ誘電体１４とを含む、本発明において形成される最初の構造体を示す。界面層１２が存在しない場合、高ｋ誘電体１４が、半導体基板１０の表面上に配置される。
【００１８】
図１の（Ａ）に示される構造体の半導体基板１０は、これらに限られるものではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含むいずれかの半導体材料を含む。半導体基板１０はまた、有機半導体、又はＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）、又はゲルマニウム・オン・インシュレータ（ＧＯＩ）などの層状半導体を含むこともできる。本発明の幾つかの実施形態においては、半導体基板１０は、Ｓｉ含有半導体材料、すなわちシリコンを含有する半導体材料からなることが好ましい。半導体基板１０は、ドープされていても、ドープされていなくてもよく、或いは、ドープ領域と非ドープ領域を内部に含んでもよい。半導体基板１０は、単結晶方位を含むことができ、或いは、異なる結晶方位を有する少なくとも２つの同一表面上にある表面領域を含むことができる（後者の基板は、当技術分野において、ハイブリッド基板と呼ばれる）。ハイブリッド基板が用いられるとき、ｎＦＥＴは、一般に、（１００）結晶面上に形成され、ｐＰＥＴは、一般に、（１１０）結晶面上に形成される。ハイブリッド基板は、例えば、特許文献１、特許文献２、特許文献３に説明されるような技術によって形成することができる。
【００１９】
半導体基板１０はまた、第１のドープ（ｎ−又はｐ−）領域及び第２のドープ（ｎ−又はｐ−）領域を含むこともできる。明確にするために、本出願の図面中にドープ領域は具体的に示されていない。第１のドープ領域及び第２のドープ領域は、同一のものであってもよく、又はそれらが異なる導電率及び／又はドーピング濃度を有するものであってもよい。これらのドープ領域は、「ウェル」として知られており、これらは、従来のイオン注入プロセスを用いて形成される。
【００２０】
次いで、少なくとも１つの分離領域（図示せず）が、一般的に、半導体基板１０内に形成される。分離領域は、トレンチ分離領域又はフィールド酸化物分離領域とすることができる。トレンチ分離領域は、当業者には周知の従来のトレンチ分離プロセスを用いて形成される。例えば、トレンチ分離領域を形成するのに、リソグラフィ、エッチング及びトレンチ誘電体でのトレンチの充填を用いることができる。随意的に、トレンチの充填前に、トレンチ内にライナを形成することができ、トレンチの充填後に緻密化段階を行うことができ、トレンチの充填に続いて平坦化プロセスを行なうこともできる。いわゆる局所的シリコン酸化プロセス（localoxidation of silicon process）を用いて、フィールド酸化物を形成することができる。少なくとも１つの分離領域が、典型的には、隣接するゲートが反対の導電性すなわちｎＦＥＴ及びｐＦＥＴをもつときに必要とされる分離を、隣接するゲート領域間に与えることに留意されたい。隣接するゲート領域は、同じ導電性（すなわち、両方がｎ型又はｐ型）をもつことができ、代替的に、それらが異なる導電性（すなわち、一方がｎ型で他方がｐ型）をもつこともできる。
【００２１】
半導体基板１０を処理した後、随意的に、化学酸化によって、界面層１２が半導体基板１０の表面上に形成される。随意的な界面層１２は、当業者には周知の従来の湿式化学処理技術を用いて形成される。代替的に、熱酸化又は酸窒化によって、界面層１２を形成することもできる。基板１０がＳｉ含有半導体であるとき、界面層１２は、湿式処理よって成長される化学酸化物、或いは熱成長された酸化シリコン、酸窒化シリコン又は窒化された酸化シリコンからなる。基板１０がＳｉ含有半導体以外のものであるとき、界面層は、半導体酸化物、半導体酸窒化物、又は窒化された半導体酸化物を含むことができる。
【００２２】
界面層１２の厚さは、典型的には、約０．５ｎｍから約１．２ｎｍまでであり、約０．８ｎｍから約１ｎｍまでの厚さがより典型的である。しかしながら、通常、ＣＭＯＳ製造中に必要とされる高温での処理後に、厚さが異なることがある。
【００２３】
本発明の実施形態によると、界面層１２は、湿式化学酸化によって形成された、約０．６ｎｍから約０．８ｎｍまでの厚さを有する酸化シリコン層である。この湿式化学酸化のプロセス・ステップは、６５℃において、水酸化アンモニウム、過酸化水素及び水の混合物（１：１：５の比の）で、洗浄された半導体表面（ＨＦ−ラスト（HF-last）半導体表面など）を処理することを含む。代替的に、オゾン化された水溶液中でＨＦ−ラスト半導体表面を処理することによって、界面層を形成することもでき、オゾン濃度は、通常、これに限られるものではないが、１００万あたり２ｐｐｍから４０ｐｐｍまで変化する。
【００２４】
次に、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ、物理気相堆積（ＰＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積及び他の同様の堆積プロセスのような堆積プロセスによって、存在する場合には界面層１２の表面上に、又は半導体基板１０の表面上に、高ｋ誘電体１４を形成することができる。上記のプロセスの任意の組み合わせを用いて、高ｋ誘電体１４形成することもできる。
【００２５】
本発明において用いられる高ｋ誘電体１４は、約４．０より大きい、典型的には約７．０より大きい誘電率を有する任意の誘電体材料である。二酸化シリコンは、４．０の誘電率を有することから、本発明は、誘電率が二酸化シリコンのものより大きい任意の誘電体を考慮することに留意されたい。高ｋ誘電体１４は、典型的には、当業者には周知の金属酸化物又は混合された金属酸化物である。こうした高ｋ誘電体の説明に役立つ実例は、これらに限られるものではないが、Ａｌ２Ｏ３、Ｔａ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、ＺｒＯ２、Ｙ２Ｏ３、Ｇｄ２Ｏ３、Ｈｆベースの誘電体（ここで以下により詳細に説明される）及びそれらの多層構造を含む組み合わせを含む。高ｋ誘電体１４は、随意的に希土類金属酸化物を含むこともできる、Ｈｆベースの誘電体であることが好ましい。
【００２６】
「Ｈｆベースの誘電体」という用語は、本明細書では、ハフニウム（Ｈｆ）を含有する任意の高ｋ誘電体を含むように意図される。こうしたＨｆベースの誘電体の例は、酸化ハフニウム（ＨｆＯ２）、ハフニウム・シリケート（ＨｆＳｉＯｘ）、酸窒化Ｈｆシリコン（ＨｆＳｉＯＮ）、又はそれらの多層構造を含む。幾つかの実施形態においては、Ｈｆベースの誘電体は、ＨｆＯ２及びＺｒＯ２の混合物を含む。典型的には、Ｈｆベースの誘電体は、酸化ハフニウム又はハフニウム・シリケートである。Ｈｆベースの誘電体は、典型的には、約１０．０より大きい誘電率を有する。
【００２７】
高ｋ誘電体１４の物理的厚さは変わり得るが、典型的には、高ｋ誘電体１４は、約０．５ｎｍから約１０．０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより典型的である。
【００２８】
本発明の一実施形態において、高ｋ誘電体１４は、約７０ｍｇ／ｍから約９０ｍｇ／ｍまでのハフニウム−テトラブトキシド（Ｈｆ前駆体）流量、及び、約２５０ｓｃｃｍから約３５０ｓｃｃｍまでのＯ２流量が用いられるＭＯＣＶＤによって形成される酸化ハフニウムである。酸化Ｈｆの堆積は、０．３トールから０．５トールまでの間のチャンバ圧力、及び、４００°Ｃから５００°Ｃまでの間の基板温度を用いて行われる。
【００２９】
本発明の別の実施形態において、高ｋ誘電体１４は、次の条件、すなわち（ｉ）７０ｍｇ／ｍから９０ｍｇ／ｍまでの間の前駆体Ｈｆ−テトラブトキシド流量、２５ｓｃｃｍから１００ｓｃｃｍまでの間のＯ２流量、及び２０ｓｃｃｍから６０ｓｃｃｍまでの間のＳｉＨ４流量、（ｉｉ）０．３トールから０．５トールまでの間のチャンバ圧力、及び（ｉｉｉ）４００℃から５００℃までの間の基板温度を用いる、ＭＯＣＶＤによって形成されるハフニウム・シリケートである。
【００３０】
次に、本発明の一実施形態において、金属含有材料及び少なくとも１つの金属不純物を含む金属不純物含有層１８が、高ｋ誘電体１４の表面上に形成される（図１の（Ｂ）を参照されたい）。金属不純物（すなわち、そのピーク濃度）は、層１８の全厚にわたって連続的に分散することができ、或いは、層１８内の別個の領域内に金属不純物（そのピーク濃度）を形成することもできる。例えば、金属不純物は、層１８の上面又は下面に又はその付近に、層１８のほぼ中心内に、或いはそれらの任意の組み合わせで、存在してもよい。
【００３１】
金属含有材料（不純物を有さない層１８）は、電子を伝導できる金属材料及び／又は半金属材料を含む。具体的には、金属含有材料（不純物を有さない層１８）は、金属窒化物、金属炭化物、又は金属シリコン窒化物のような金属材料である。実施形態において、金属含有材料（不純物を有さない層１８）が金属を含むとき、金属含有材料の金属構成成分は、元素周期表のＩＶＢ族又はＶＢ族からの金属を含むことができる。従って、金属含有材料は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、又はＴａを含むことができ、Ｔｉが非常に好ましいものである。一例として、金属含有材料は、ＴｉＮ又はＴｉＯＮを含むことが好ましく、ＴｉＮは、ｎ型デバイスに特に有用であり、ＴｉＯＮは、ｐ型デバイスに特に有用であることに留意されたい。
【００３２】
ゲート・スタック（例えば、金属含有材料（不純物を有さない層１８）及び導電性電極の組み合わせ）の仕事関数を変更するために、本発明において用いられる金属不純物は、ゲート電極が、ｎ型仕事関数を有するか、又はｐ型仕事関数を有するかによって決まる。ゲート・スタックの仕事関数を変えるために金属不純物が用いられるので、これらを「仕事関数変更用金属不純物」と呼ぶことができる。ｎ型仕事関数の場合には、金属含有材料に導入される金属不純物は、元素周期表のＩＩＩＢ族、ＩＶＢ族、又はＶＢ族からの少なくとも１つの元素を含む（元素の命名法は、ＣＡＳ法に基づいている）。ランタン系列（例えば、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ又はＬｕ）内の元素もここで考慮される。ｎ型仕事関数を導電性電極に提供するのに用いることができる金属不純物の説明に役立つ実例は、金属不純物が「純粋」金属含有材料内に存在する金属とは異なるという条件で、これらに限られるものではないが、Ｓｃ、Ｙ、Ｌａ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｔｉ及びランタン系列からの元素を含む。ｎ型仕事関数のシフトをもたらすのに用いられる不純物は、ランタン族からの１つの元素であることが好ましい。ｐ型仕事関数の場合には、金属含有材料に導入される金属不純物は、元素周期表のＶＩＢ族、ＶＩＩＢ族又はＶＩＩＩ族からの少なくとも１つの元素を含む（元素の命名法は、ＣＡＳ法に基づいている）。ｐ型仕事関数を導電性電極に提供するのに用いることができる金属不純物の説明に役立つ実例は、金属不純物が「純粋」金属含有材料内に存在する金属とは異なるという条件で、これらに限られるものではないが、Ｒｅ、Ｆｅ、Ｒｕ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ及びＰｔを含む。ｐ型仕事関数のシフトをもたらすのに用いられる不純物は、Ｐｄの１つであることが好ましい。
【００３３】
図１の（Ｂ）に示される本発明のこの特定の実施形態において、金属不純物含有層１８は、金属含有材料（不純物を有さない純粋金属含有材料）及び不純物の両方がほぼ同時に堆積される共堆積プロセスを用いて形成される。共堆積は、例えば、ターゲット内に一定量の不純物を有するＴｉターゲットなどの、金属又は半金属のターゲットを用いて行なうことができ、層１８は、任意の反応器チャンバ内で形成することができる。層１８を形成するのに本発明に用いることができる別の共堆積法は、金属含有材料の前駆体及び不純物が用いられる化学気相堆積又はプラズマ強化化学気相堆積である。
【００３４】
用いられる共堆積技術に関係なく、所望の（1つまたは複数の）不純物を含む層１８は、約０．１ｎｍから約１ｎｍまでの堆積された厚さを有し、約０．１ｎｍから約０．２ｎｍまでの厚さが、さらにより典型的である。
【００３５】
本発明の別の実施形態において、最初に「純粋」金属含有材料が堆積され、続いて金属不純物を含有する層が堆積され、続いて別の「純粋」金属含有材料が堆積される。本発明のこの実施形態を用いて形成される構造体が、図１の（Ｃ）に示される。図１の（Ｃ）において、参照番号１８Ａは、第１の堆積された「純粋」金属含有材料を示し、参照番号１８Ｂは、金属不純物の層を示し、参照番号１８Ｃは、第２の堆積された「純粋」金属含有材料を示す。層１８Ａ、１８Ｂ及び１８Ｃは、「純粋」金属含有材料及び金属不純物を含む金属不純物含有層１８を形成することを留意されたい。
【００３６】
本発明のこの実施形態において、「純粋」金属含有材料は、例えば、ＣＶＤ、ＰＥＣＶＤ、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング又は蒸着などの従来の堆積プロセスを用いて形成される。本発明の１つの実施形態において、金属含有材料は、１５５０°Ｃから１９００°Ｃまで、典型的には、１６００°Ｃから１７５０°Ｃまでの範囲に保持された流出セルからＴｉを蒸発させ、遠隔の高周波数源を通される窒素の原子ビーム／励起ビームを用いることによって堆積されるＴｉＮである。基板温度は、約３００°Ｃとすることができ、窒素流量は、０．５ｓｃｃｍから３．０ｓｃｃｍまでの間とすることができる。これらの範囲は例示的なものであり、決して本発明を制限するものではない。窒素流量は、堆積チャンバの詳細によって、特定的には、チャンバのポンプ流量によって決まる。ＴｉＮは、化学気相堆積又はスパッタリングのような他の方法でも堆積させることができるが、その技術は重要ではない。
【００３７】
金属不純物の層はまた、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング又は蒸着などの従来の堆積プロセスを用いても形成される。層１８Ｂ内の特定のタイプの金属不純物は、共堆積が用いられた実施形態において上に列挙された金属不純物を含む。
【００３８】
第１の堆積された「純粋」金属含有材料１８Ａの厚さは、用いられる材料のタイプ、及びこれを形成するのに用いられる技術によって変わり得る。典型的には、第１の堆積された「純粋」金属含有材料１８Ａは、約０．１ｎｍから約１ｎｍまでの厚さを有し、約０．１ｎｍから約０．２ｎｍまでの厚さがさらにより典型的である。第２の堆積された「純粋」金属含有材料１８Ｃの厚さも、典型的には、上述した範囲内である。金属不純物を含有する層１８Ｂの厚さも変わり得るが、典型的には、層１８Ｂは、約０．１ｎｍから約１ｎｍまでの厚さを有し、約０．１ｎｍから約０．２ｎｍまでの厚さがさらにより典型的である。
【００３９】
本発明の別の実施形態において、金属不純物を含む材料（例えば、誘電体材料、犠牲材料又は導電性材料）は、「純粋」金属含有材料の上または下もしくは上下に形成され、その後、熱プロセスを用いて、金属不純物を「純粋」導電性材料に導入する。本発明のこの実施形態が、例えば、図１の（Ｄ）に示される。この図面において、参照番号２０は、金属不純物を含む材料を定めるものとして用いられ、参照番号１８Ａは、「純粋」金属含有材料を定めるものとして用いられる。本発明のこの実施形態においては、少なくとも１つの金属不純物を含む材料の層２０が存在し、かつ、これがこの「純粋」金属含有材料１８Ａに隣接していることが必要である。示される構造体は、層１８Ａに金属不純物を導入する熱プロセス前のものである。幾つかの実施形態において、不純物が「純粋」金属含有材料１８Ａに導入された後に、構造体の上の材料２０を除去することができる。
【００４０】
金属不純物を含有する材料２０は、任意の従来の堆積プロセスを用いて形成することができる。層２０を形成するのに用いることができる堆積プロセスの説明に役立つ実例は、これらに限られるものではないが、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸着、又は化学溶液堆積を含む。層２０の厚さは、層の材料及び層を形成するのに用いられる方法に応じて変わり得る。典型的には、不純物を含有する材料２０は、約０．１ｎｍから約２ｎｍまでの厚さを有し、約０．１ｎｍから約０．２ｎｍまでの厚さがさらにより典型的である。
【００４１】
図１の（Ｄ）に示される層１８Ａは、上述のように形成することができ、厚さもまた上述の範囲内にある上述した材料の１つを含むことができる。
【００４２】
上述のように、金属不純物は、熱技術を用いて層１８Ａに導入される。典型的には、熱技術は、図１の（Ｄ）に示される構造体の形成に続いて行なわれる。幾つかの実施形態において、後の熱プロセスを用いて、金属不純物を層１８Ａに導入することができる。典型的には、熱技術は、約８００℃又はそれより高い温度を含み、約９００℃から約１２００℃までの温度がさらにより典型的である。この熱技術の持続時間は変わり得るものであり、約１秒から約１０００秒までの範囲が典型的である。金属不純物を層１８Ａに導入するために用いられる熱技術は、炉アニール、ソース／ドレイン活性化アニール、急速熱アニール、スパイク・アニール、レーザ・アニール、上述の温度範囲が用いられる後続の堆積プロセス、又はそれらの任意の組合せを含むことができる。
【００４３】
図１の（Ｂ）、図１の（Ｃ）、又は図１の（Ｄ）に示される構造体の１つの形成に続いて、特定の構造体の最上層の上に、導電性電極２２が形成される。図１の（Ｂ）に提供される構造体の上に配置されたゲート電極２２を含む、結果として得られる構造体が、図１の（Ｅ）に示される。他の２つの構造体（図１の（Ｃ）及び図１の（Ｄ）の構造体を用いる）は、図１の（Ｅ）に示されるものと類似しており、よって、これらは、本明細書に具体的に示されていない。
【００４４】
具体的には、図１の（Ｄ）に示される実施形態が用いられる場合には、例えば、物理気相堆積、ＣＶＤ又は蒸着などの周知の堆積プロセスを用いて、層１８上、又は随意的に層２０上に、導電性電極２２を形成した導電性材料のブランケット層が形成される。導電性材料は、これらに限られるものではないが、単結晶、多結晶、又はアモルファス形態のいずれかのＳｉ又はＳｉＧｅ合金層のようなＳｉ含有材料を含む。導電性材料はまた、導電性金属又は導電性金属合金とすることもできる。上述の導電性材料の組み合わせも、ここで考慮される。Ｓｉ含有材料は、導電性電極２２として好ましいものであり、ポリＳｉが最も好ましい。上述の導電性材料に加えて、本発明は、導線性電極２２が完全にシリサイド化されている例、又はシリサイド及びＳｉ又はＳｉＧｅの組み合わせを含むスタックも考慮する。シリサイドは、当業者には周知の従来のシリサイド化プロセスを用いて作られる。完全にシリサイド化されたゲートは、従来の置換ゲート・プロセスを用いて形成することができ、その詳細は、本発明を実施する上で重要ではない。導電性電極材料のブランケット層は、ドープされていても、又はドープされていなくてもよい。ドープされている場合には、これを形成するために、その場（in-situ）ドーピング堆積プロセスを用いることができる。代替的に、ドープされたゲート導体は、堆積、イオン注入及びアニールによって形成することができる。材料スタックをパターン形成する次のエッチング・ステップの前又は後に、イオン注入及びアニールを行うことができる。導電性電極２２のドーピングにより、形成されたゲート導体の仕事関数がシフトされる。ｎＭＯＳＦＥＴについてのドーパント・イオンの説明に役立つ実例は、元素周期表のＶＡ族の元素を含む（ｐＭＯＳＦＥＴが形成されるときは、ＩＩＩＡ族の元素を用いることができる）。本発明のこの時点で堆積される導電性電極２２の厚さ、すなわち高さは、用いられる堆積プロセスによって変わり得る。典型的には、導電性電極２２は、約２０ｎｍから約１８０ｎｍまでの垂直方向厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがより典型的である。
【００４５】
次に、当業者には周知の従来のプロセスを用いて、図２に示されるようなＭＯＳＣＡＰ５０又は図３に示されるようなＭＯＳＦＥＴ５２内に、図１の（Ｅ）に示される材料スタック構造体（随意的に層１８の上または下、もしくは上下に層２０を含む）を製造することができる。示される構造体の各々は、リソグラフィ及びエッチングによって少なくともパターン形成された、図１の（Ｅ）に示されるような材料スタックを含む。
【００４６】
ＭＯＳＣＡＰの形成は、半導体基板の表面上に熱犠牲酸化物（図示せず）を形成することを含む。リソグラフィを用いて、キャパシタ構造体の活性領域が、エッチングによりフィールド酸化物内に開口される。酸化物を除去した後、図１の（Ｅ）に示されるような材料スタックが、上述のように形成される。具体的には、材料スタックが準備され、リソグラフィ及びエッチングによってパターン形成され、その後、ドーパントが導体２２に導入される。ドーパントは、典型的には、Ｐ（１２ｋｅＶの注入エネルギーを用いる５×１０１５イオン／ｃｍ２の注入ドーズ量）である。ドーパントは、約５秒間、９５０℃から１０００℃までで行われる活性化アニールを用いて活性化される。場合によっては、界面層／半導体基板の界面状態を不動態化（パッシベーション）するために、５００℃から５５０℃までの間の形成ガス・アニール（５％〜１０％の水素）を続いて行なうことができる。
【００４７】
ＭＯＳＦＥＴの形成は、最初に上述の基板内にトレンチ分離領域のような分離領域を形成することを含む。分離領域を形成する前に、基板の上に犠牲酸化物層を形成することができる。ＭＯＳＣＡＰと同様に、犠牲酸化物を除去した後に、上述のような材料スタックが形成される。材料スタックのパターン形成に続いて、少なくとも１つのスペーサ５４（図示せず）が、常にではないが、典型的に、パターン形成された材料スタックの各々の露出された側壁上に形成される。少なくとも１つのスペーサ５４は、酸化物、窒化物、酸窒化物、及び／又はそれらのいずれかの組み合わせのような絶縁体からなる。この少なくとも１つのスペーサ５４は、堆積及びエッチングによって形成される。
【００４８】
少なくとも１つのスペーサ５４の幅は、ソース及びドレインのシリサイド・コンタクト（後で形成される）がパターン形成された材料スタックの縁部の下に侵入しないように、十分に広いものでなければならない。典型的には、ソース／ドレイン・シリサイドは、少なくとも１つのスペーサ５４が、約２０ｎｍから約８０ｎｍまでの底部で測定された幅を有するとき、パターン形成された材料スタックの縁部の下に侵入しない。
【００４９】
パターン形成された材料スタックに熱酸化、窒化又は酸窒化プロセスを行なうことによって、本発明のこの時点で、パターン形成された材料スタックを不動態化する（passivate）こともできる。不動態化ステップは、材料スタックの周りに不動態化材料の薄層を形成するものである。このステップは、前のスペーサ形成ステップの代わりに、又はこれと共に用いることができる。スペーサ形成ステップと共に用いられるとき、スペーサの形成は、材料スタックの不動態化プロセスの後に行われる。
【００５０】
次に、ソース／ドレイン拡散領域５６が、基板内に形成される。ソース／ドレイン拡散領域５６が、イオン注入及びアニール・ステップを用いて形成される。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化させるように働く。イオン注入及びアニールのための条件は、当業者には周知である。ソース／ドレイン拡散領域５６はまた、従来の延長注入（extension implant）を用いてソース／ドレイン注入の前に形成される延長注入領域を含むこともできる。延長注入の後に、活性化アニールを行ってもよく、或いは代替的に、同じ活性化アニール・サイクルを用いて、延長注入及びソース・ドレイン注入の間に注入されたドーパントを活性化させることもできる。ここでは、ハロ注入も考慮される。
【００５１】
場合によっては、界面層／半導体基板の界面状態を不動態化させるために、５００℃から５５０℃までの間で行われる形成ガス・アニール（５％〜１０％の水素）が続けて行なわれることもある。
【００５２】
上述の処理ステップは、図３に示される構造体を形成するものである。当業者には周知の処理ステップを用いて、シリサイド化されたコンタクト（ソース／ドレイン及びゲート）の形成、並びに、金属相互接続との後工程（ＢＥＯＬ）相互接続レベルの形成といった、更なるＣＭＯＳ処理を形成することができる。
【００５３】
本発明は、特にその好ましい実施形態に関して示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記の及びその他の変更を行い得ることを理解するであろう。従って、本発明は、説明され、示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図されている。
【図面の簡単な説明】
【００５４】
【図１】本発明の、代替的な実施形態を含む基本的処理ステップを示す（断面図による）図形的表示である。
【図２】図１（Ａ）乃至図１（Ｅ）に示されるように形成された本発明のスタックを含み得る半導体構造体  ＭＯＳＣＡＰである。
【図３】図１（Ａ）乃至図１（Ｅ）に示されるように形成された本発明のスタックを含み得る半導体構造体  ＭＯＳＦＥＴである。
【図１】
2009524239.tif 000003
【図２】
2009524239.tif 000004
【図３】
2009524239.tif 000005
【手続補正書】
【提出日】平成21年3月19日(2009.3.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
二酸化シリコンより大きい誘電率を有する誘電体と、前記誘電体の上に配置された、金属含有材料及び少なくとも１つの仕事関数変更用金属不純物を内部に含む金属不純物含有層と、前記金属不純物含有層の上に配置された導電性電極とを含む材料スタックを備える、半導体構造体。
【請求項２】
前記誘電体の下に配置された界面層をさらに備える、請求項１に記載の半導体構造体。
【請求項３】
前記界面層は、半導体酸化物、半導体酸窒化物、又は窒化された半導体酸化物を含む、請求項２に記載の半導体構造体。
【請求項４】
前記界面層の下に配置された半導体基板をさらに備える、請求項２に記載の半導体構造体。
【請求項５】
前記誘電体の下に配置された半導体基板をさらに備える、請求項１に記載の半導体構造体。
【請求項６】
前記誘電体は、酸化ハフニウム、ハフニウム・シリケート、酸窒化ハフニウム・シリコン、酸化ハフニウム及び酸化ジルコニウムの混合物、又はそれらの多層構造を含むＨｆベースの誘電体である、請求項１に記載の半導体構造体。
【請求項７】
前記金属含有材料は、金属窒化物、金属炭化物、又は金属シリコン窒化物を含み、前記金属は、元素周期表のＩＶＢ族又はＶＢ族の金属を含む、請求項１に記載の半導体構造体。
【請求項８】
前記金属含有材料は、ＴｉＮ又はＴｉＯＮを含む、請求項１に記載の半導体構造体。
【請求項９】
前記少なくとも１つの仕事関数変更用金属不純物は、ｎ型ゲート・スタックを変更するためのものである、請求項１に記載の半導体構造体。
【請求項１０】
前記少なくとも１つの仕事関数変更用金属不純物は、元素周期表のＩＩＩＢ族からの元素、元素周期表のＩＶＢ族からの元素、元素周期表のＶＢ族からの元素、又はランタン系列からの元素を含む、請求項９に記載の半導体構造体。
【請求項１１】
前記少なくとも１つの仕事関数変更用金属不純物は、ｐ型ゲート・スタックを変更するためのものである、請求項１に記載の半導体構造体。
【請求項１２】
前記少なくとも１つの仕事関数変更用金属不純物は、元素周期表のＶＩＢ族からの元素、元素周期表のＶＩＩＢ族からの元素、元素周期表のＶＩＩＩ族からの元素を含む、請求項１１に記載の半導体構造体。
【請求項１３】
前記材料スタックは、電界効果トランジスタ、金属酸化物半導体キャパシタ、又はそれらの組み合わせの構成要素である、請求項１に記載の半導体構造体。
【請求項１４】
Ｈｆベースの誘電体と、前記Ｈｆベースの誘電体の上に配置された、ＴｉＮ又はＴｉＯＮ及び少なくとも１つの仕事関数変更用金属不純物を含む金属不純物含有層と、前記金属不純物含有層の上に配置されたポリシリコン電極とを含む材料スタックを備える、半導体構造体。
【請求項１５】
導電性導電性ゲート・スタックの仕事関数を変える方法であって、
二酸化シリコンより大きい誘電率を有する誘電体と、前記誘電体の上に配置された金属含有材料と、前記金属含有材料の上に配置された導電性電極とを含む材料スタックを準備するステップと、
少なくとも１つの仕事関数変更用金属不純物を前記金属含有材料に導入するステップであって、前記少なくとも１つの仕事関数変更用金属不純物は、金属不純物含有層の形成中又は前記金属含有材料を含む層の形成後に導入される、ステップと
を含む方法。
【請求項１６】
前記少なくとも１つの仕事関数変更用金属不純物を前記金属含有材料に導入する前記ステップは、前記少なくとも１つの仕事関数変更用金属不純物及び前記金属含有材料の共堆積を含む、請求項１５に記載の方法。
【請求項１７】
前記共堆積は、スパッタリング又は化学気相堆積を含む、請求項１６に記載の方法。
【請求項１８】
前記少なくとも１つの仕事関数変更用金属不純物を前記金属含有材料に導入する前記ステップは、前記金属含有材料の第１の層を形成するステップと、前記第１の層上に前記金属不純物を含有する層を形成するステップと、前記金属含有材料の第２の層を形成するステップとを含む、請求項１６に記載の方法。
【請求項１９】
前記少なくとも１つの仕事関数変更用金属不純物を前記金属含有材料に導入する前記ステップは、前記金属含有材料の下または上、もしくは上下に前記金属不純物を含有する材料層を形成するステップと、前記材料スタックに熱プロセスを施すステップとを含む、請求項１６に記載の方法。
【国際調査報告】
2009524239.tif 000006