(57)【要約】  ハイ側電源およびロー側電源の間にコレクタ−エミッタ間が互いに直列に接続された、ハイ側電源側の第１トランジスタおよびロー側電源側の第２トランジスタを有し、第１トランジスタおよび第２トランジスタのそれぞれのベースに入力される電圧に応じて動作する論理回路と、ハイ側電源およびロー側電源の間にコレクタ−エミッタ間が接続され、論理回路の出力にベースが接続された第３トランジスタを有し、論理回路から出力される論理信号を電流増幅してエミッタから第２トランジスタのベースへと帰還させる電流増幅回路と、を備える回路を提供する。
2009050854.tif 000002
【特許請求の範囲】
【請求項１】
ハイ側電源およびロー側電源の間にコレクタ−エミッタ間が互いに直列に接続された、前記ハイ側電源側の第１トランジスタおよび前記ロー側電源側の第２トランジスタを有し、前記第１トランジスタおよび前記第２トランジスタのそれぞれのベースに入力される電圧に応じて動作する論理回路と、
前記ハイ側電源および前記ロー側電源の間にコレクタ−エミッタ間が接続され、前記論理回路の出力にベースが接続された第３トランジスタを有し、前記論理回路から出力される論理信号を電流増幅してエミッタから前記第２トランジスタのベースへと帰還させる電流増幅回路と、
を備える回路。
【請求項２】
前記論理回路は、
前記第１トランジスタおよび前記第２トランジスタを有し、前記第１トランジスタおよび前記第２トランジスタのそれぞれのベースに入力される論理信号に応じた論理演算結果を出力する第１論理ゲート回路と、
前記第１論理ゲート回路に隣接して配置され、前記第１論理ゲート回路の論理演算結果に応じて動作して、動作結果に応じた論理信号を前記電流増幅回路へと出力する順序回路と、
を有し、
前記電流増幅回路は、前記順序回路における前記第１論理ゲート回路の反対側に隣接して配置される
請求項１に記載の回路。
【請求項３】
前記論理回路は、差動の論理信号を前記電流増幅回路へ出力し、
前記電流増幅回路は、前記論理回路が出力する正側の論理信号をベースに入力する正側の前記第３トランジスタと、前記論理回路が出力する負側の論理信号をベースに入力する負側の前記第３トランジスタとを有し、正側の前記第３トランジスタおよび負側の前記第３トランジスタのエミッタから差動の論理信号を出力し、
前記第２トランジスタは、前記電流増幅回路から出力された正側の論理信号および負側の論理信号の一方をベースに入力する
請求項２に記載の回路。
【請求項４】
前記第２トランジスタのベースに入力される論理信号の電圧範囲は、前記第１トランジスタおよび前記第３トランジスタのベースに入力される論理信号の電圧範囲より低い請求項２または３に記載の回路。
【請求項５】
当該回路は、入力されるクロック信号を、第１分周比および第２分周比のうち入力される分周比制御信号により選択された分周比により分周して出力する分周回路であり、
前記第１論理ゲート回路は、前記第１トランジスタのベースに入力される前記分周比制御信号と、前記第２トランジスタのベースに入力される前記電流増幅回路からの論理信号との否定論理積を前記順序回路へと出力し、
前記順序回路は、
前記第１論理ゲート回路の出力を前記クロック信号のパルスに応じてラッチする第１フリップフロップと、
前記第１フリップフロップの出力と前記電流増幅回路の出力との否定論理積を出力する第２論理ゲート回路と、
前記第２論理ゲート回路の出力を前記クロック信号のパルスに応じて順次ラッチして出力へと伝播させる少なくとも１つの第２フリップフロップと、
を含む
請求項２から４のいずれかに記載の回路。
【請求項６】
前記第１論理ゲート回路は、
正側の前記分周比制御信号および負側の前記分周比制御信号をそれぞれベースに受け取る２つの前記第１トランジスタと、
前記電流増幅回路からの正側の論理信号および負側の論理信号の一方をベースに受け取る前記第２トランジスタと、
コレクタが一方の前記第１トランジスタのコレクタに接続されて前記第１トランジスタのコレクタと同電位とされ、エミッタが前記第２トランジスタのエミッタに接続され、前記電流増幅回路からの正側の論理信号および負側の論理信号の他方をベースに受け取る第４トランジスタと、
を有する請求項２から５のいずれかに記載の回路。
【請求項７】
周波数制御信号に応じた発振信号を出力する発振回路と、
前記発振信号を分周した分周信号を出力する分周回路と、
前記分周信号および基準クロックの位相を比較して、位相差をあらかじめ定められた値に近づける前記周波数制御信号を前記発振回路へと供給する位相比較回路と、
を備え、
前記分周回路は、
ハイ側電源およびロー側電源の間にコレクタ−エミッタ間が互いに直列に接続された、前記ハイ側電源側の第１トランジスタおよび前記ロー側電源側の第２トランジスタを有し、前記第１トランジスタおよび前記第２トランジスタのそれぞれのベースに入力される電圧に応じて動作して、前記発振信号を分周した前記分周信号を出力する論理回路と、
前記ハイ側電源および前記ロー側電源の間にコレクタ−エミッタ間が接続され、前記論理回路の出力にベースが接続された第３トランジスタを有し、前記分周信号を電流増幅してエミッタから前記第２トランジスタのベースへと帰還させる電流増幅回路と、
を備える発振装置。
【請求項８】
前記分周回路は、入力されるクロック信号を、第１分周比および第２分周比のうち入力される差動の分周比制御信号により選択された分周比により分周して出力する分周回路であり、
正側の前記分周比制御信号および負側の前記分周比制御信号をそれぞれベースに受け取る２つの前記第１トランジスタと、
前記電流増幅回路からの正側の論理信号および負側の論理信号の一方をベースに受け取る前記第２トランジスタと、
コレクタが一方の前記第１トランジスタのコレクタに接続されて前記第１トランジスタのコレクタと同電位とされ、エミッタが前記第２トランジスタのエミッタに接続され、前記電流増幅回路からの正側の論理信号および負側の論理信号の他方をベースに受け取る第４トランジスタと、
を備える請求項７に記載の発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路および発振装置に関する。本出願は、下記の米国特許出願に関連し、下記の米国特許出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願１１／８７４，９２６    出願日  ２００７年１０月１９日
【背景技術】
【０００２】
従来、論理回路を構成する論理ゲート回路は、より高電位のハイ側電源およびより低電位のロー側電源の間に、電界効果トランジスタ（ＦＥＴ）、ＭＯＳＦＥＴ、高電子移動度トランジスタ（ＨＥＭＴ）等のトランジスタをスイッチとして設ける。そして、論理ゲート回路は、スイッチのオン／オフに応じて当該論理ゲート回路の出力端子にハイ側電源およびロー側電源のいずれを接続するかを制御する等により、入力信号に応じた論理信号を出力する。【０００３】
２以上の入力端子を有する論理ゲート回路は、各入力端子にベースが接続された２以上のトランジスタを有する。論理ゲート回路に求められる論理演算の種類によっては、これらのトランジスタは、ハイ側電源およびロー側電源の間にコレクタ−エミッタ間が互いに直列に接続される場合がある。例えば、２入力の否定論理積（ＮＡＮＤ）回路の場合、２つの入力端子がいずれも論理値"１"の場合に、論理値"０"を出力端子へと出力する。したがって、ＮＡＮＤ回路の一形態として、ハイ側電源およびロー側電源の間に２つのトランジスタを互いに直列に接続し、各トランジスタのベースを各入力端子に接続したものがある。このようなＮＡＮＤ回路は、２つの入力端子がいずれも論理値"１"の場合に２つのトランジスタをオンとして出力端子をロー側電源に導通させることにより、論理値"０"を出力する。
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、トランジスタを動作させるためには、例えば０．９Ｖ等のベース−エミッタ間電圧をかける必要がある。このため、ハイ側電源およびロー側電源の間に直列に接続できるトランジスタの数には限りがある。したがって、ハイ側電源およびロー側電源の間に直列に接続可能なトランジスタの数を一定数以下に保ちつつ、高速動作可能な論理回路の実現が望まれる。【０００５】
そこで本発明の１つの側面においては、上記の課題を解決することのできる回路および発振装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によると、ハイ側電源およびロー側電源の間にコレクタ−エミッタ間が互いに直列に接続された、ハイ側電源側の第１トランジスタおよびロー側電源側の第２トランジスタを有し、第１トランジスタおよび第２トランジスタのそれぞれのベースに入力される電圧に応じて動作する論理回路と、ハイ側電源およびロー側電源の間にコレクタ−エミッタ間が接続され、論理回路の出力にベースが接続された第３トランジスタを有し、論理回路から出力される論理信号を電流増幅してエミッタから第２トランジスタのベースへと帰還させる電流増幅回路と、を備える回路を提供する。【０００７】
また、本発明の第２の態様によると、周波数制御信号に応じた発振信号を出力する発振回路と、発振信号を分周した分周信号を出力する分周回路と、分周信号および基準クロックの位相を比較して、位相差をあらかじめ定められた値に近づける周波数制御信号を発振回路へと供給する位相比較回路と、を備え、分周回路は、ハイ側電源およびロー側電源の間にコレクタ−エミッタ間が互いに直列に接続された、ハイ側電源側の第１トランジスタおよびロー側電源側の第２トランジスタを有し、第１トランジスタおよび第２トランジスタのそれぞれのベースに入力される電圧に応じて動作して、発振信号を分周した分周信号を出力する論理回路と、ハイ側電源およびロー側電源の間にコレクタ−エミッタ間が接続され、論理回路の出力にベースが接続された第３トランジスタを有し、分周信号を電流増幅してエミッタから第２トランジスタのベースへと帰還させる電流増幅回路と、を備える発振装置を提供する。【０００８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の一形態に係る分周回路１０の一例を示す。
【００１０】
【図２Ａ】図２Ａは、分周比制御信号が"０"の場合における分周回路１０の状態遷移表を示す。
【００１１】
【図２Ｂ】図２Ｂは、分周比制御信号が"０"の場合における分周回路１０の状態遷移図を示す。
【００１２】
【図３Ａ】図３Ａは、分周比制御信号が"１"の場合における分周回路１０の状態遷移表を示す。
【００１３】
【図３Ｂ】図３Ｂは、分周比制御信号が"１"の場合における分周回路１０の状態遷移図を示す。
【００１４】
【図４】図４は、分周回路１０の詳細な構成を示す。
【００１５】
【図５】図５は、ＮＡＮＤゲート１２０の回路図の一例を示す。
【００１６】
【図６】図６は、ＦＦ１００ａ〜ｂおよびＦＦ１２５の回路図の一例を示す。
【００１７】
【図７】図７は、電流増幅回路１３０およびバッファ回路１４０の回路図の一例を示す。
【００１８】
【図８】図８は、本発明の一形態に係る発振装置１０００の一例を示す。
【発明を実施するための最良の形態】
【００１９】
以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００２０】
図１は、本発明の一形態に係る分周回路１０の一例を示す。分周回路１０は、本発明に係る回路および分周回路の一例である。分周回路１０は、クロック信号ＦＣＬＫおよび分周比制御信号ＭＣ（Ｍｏｄｕｌｕｓ  Ｃｏｎｔｒｏｌ）を入力し、分周比制御信号ＭＣにより指定された分周比でクロック信号ＦＣＬＫを分周して、分周信号ＤＩＶＣＬＫとして出力する。より具体的には、分周回路１０は、入力されるクロック信号ＦＣＬＫを、第１分周比および第２分周比のうち入力される分周比制御信号ＭＣにより選択された分周比により分周して出力するデュアルモジュラスプリスケーラである。【００２１】
分周回路１０は、ＦＦ１２５（フリップフロップ）およびＦＦ１００ａ〜ｂと、ＮＡＮＤゲート１２０およびＮＡＮＤゲート１１０とを備える。ＦＦ１２５およびＦＦ１００ａ〜ｂは、入力端子Ｄに入力される論理値をクロック信号ＦＣＬＫのタイミング（一例として立ち上がりエッジ）で取り込み、取得した論理値を出力端子Ｑから出力し、取得した論理値の反転値を出力端子／Ｑから出力する。ＦＦ１２５は、本発明に係る第１フリップフロップの一例であり、ＦＦ１００ａ〜ｂは、本発明に係る第２フリップフロップの一例である。【００２２】
ＮＡＮＤゲート１２０およびＮＡＮＤゲート１１０は、２つの入力端子から入力される２つの入力信号の否定論理積を出力端子から出力する。ＮＡＮＤゲート１２０は、本発明に係る第１論理ゲート回路の一例であり、ＮＡＮＤゲート１１０は、本発明に係る第２論理ゲート回路の一例である。【００２３】
ＮＡＮＤゲート１２０は、一方の入力端子がＦＦ１００ｂの出力／Ｑに接続され、他方の入力端子が分周比制御信号線に接続され、出力端子がＦＦ１２５の入力Ｄに接続される。ＮＡＮＤゲート１２０は、ＦＦ１００ｂの出力／Ｑと分周比制御信号ＭＣとの否定論理積を出力する。【００２４】
ＦＦ１２５は、出力ＱがＮＡＮＤゲート１１０の入力端子に接続され、クロック入力ＣＫがクロック信号線に接続される。ＦＦ１２５は、ＮＡＮＤゲート１２０の出力をクロック信号のパルスに応じてラッチする。【００２５】
ＮＡＮＤゲート１１０は、一方の入力端子がＦＦ１２５の出力Ｑに接続され、他方の入力端子がＦＦ１００ｂの出力Ｑに接続され、出力端子がＦＦ１００ａの入力Ｄに接続される。ＮＡＮＤゲート１１０は、ＦＦ１２５の出力とＦＦ１００ｂの出力Ｑとの否定論理積を出力する。【００２６】
ＦＦ１００ａは、入力ＤがＮＡＮＤゲート１１０の出力端子に接続され、出力ＱがＦＦ１００ｂの入力Ｄに接続され、クロック入力ＣＫがクロック信号線に接続される。また、ＦＦ１００ｂは、入力ＤがＦＦ１００ａの出力Ｑに接続され、出力ＱがＮＡＮＤゲート１１０の入力端子および分周信号線に接続され、クロック入力ＣＫがクロック信号線に接続される。ＦＦ１００ａ〜ｂは、以上の様に縦続接続されており、ＮＡＮＤゲート１１０の出力をクロック信号ＦＣＬＫのパルスに応じて順次ラッチして出力へと伝播させる。【００２７】
図２Ａおよび図２Ｂは、分周比制御信号ＭＣが論理値"０"の場合における分周回路１０の状態遷移表および状態遷移図を示す。分周比制御信号ＭＣが"０"の場合、第１分周比である４分周が選択される。【００２８】
分周比制御信号ＭＣが"０"の場合、ＮＡＮＤゲート１２０の出力がＦＦ１００ｂの出力Ｑに関わらず"１"となり、クロック信号ＦＣＬＫが少なくとも１回入力された以降ＦＦ１２５の出力Ｑが"１"となる。したがって、ＮＡＮＤゲート１１０は、ＦＦ１００ｂの出力Ｑを反転してＦＦ１００ａの入力Ｄへと入力する。この結果、分周回路１０は、クロック信号ＦＣＬＫのパルスの入力毎に、（ＦＦ１００ａ，ＦＦ１００ｂ）の出力Ｑの組が、（０，０）→（１，０）→（１，１）→（０，１）→（０，０）となるように状態遷移する。分周信号ＤＩＶＣＬＫは、ＦＦ１００ｂの出力Ｑと同一であるから、クロック信号ＦＣＬＫの４周期の間に００１１と変化することとなる。【００２９】
図３Ａおよび図３Ｂは、分周比制御信号ＭＣが論理値"１"の場合における分周回路１０の状態遷移表および状態遷移図を示す。分周比制御信号ＭＣが"１"の場合、第２分周比である５分周が選択される。【００３０】
分周比制御信号ＭＣが"１"の場合、ＮＡＮＤゲート１２０は、ＦＦ１００ｂの出力／Ｑを反転してＦＦ１２５の入力Ｄへと入力する。この結果、ＦＦ１２５は、クロック信号ＦＣＬＫに応じてＦＦ１００ｂの出力／Ｑの反転値（すなわち出力Ｑと同じ値）を取り込み、ＮＡＮＤゲート１１０へと帰還させる。ＦＦ１２５からＮＡＮＤゲート１１０へと帰還する信号は、パルススワロー信号として機能する。この結果、分周回路１０は、クロック信号ＦＣＬＫのパルスの入力毎に、（ＦＦ１００ａ，ＦＦ１００ｂ，ＦＦ１２５）の出力Ｑの組が、（０，０，１）→（１，０，０）→（１，１，０）→（１，１，１）→（０，１，１）→（０，０，１）となるように状態遷移する。結果として、分周信号ＤＩＶＣＬＫは、クロック信号ＦＣＬＫの５周期の間に００１１１と変化することとなる。【００３１】
図４は、分周回路１０の詳細な構成を示す。本形態において分周回路１０の各部材は、差動回路により実現されている。図４においては、図１の各部材間の接続を差動信号として明示した点および電流増幅回路１３０およびバッファ回路１４０を明示した点を除いて図１とほぼ同様であるから、図１と同様の点については説明を省略して、相違点を中心に説明する。なお、本図以降において、差動信号を構成する正側信号の名称の末尾に"Ｐ"を付し、負側信号の名称の末尾に"Ｎ"を付して区別する。【００３２】
分周回路１０は、図１に示したＮＡＮＤゲート１２０、ＦＦ１２５、ＮＡＮＤゲート１１０、ＦＦ１００ａ〜ｂを有する論理回路４００と、電流増幅回路１３０と、バッファ回路１４０とを備える。論理回路４００は、外部から入力される差動の分周比制御信号ＭＣＰおよびＭＣＮと、電流増幅回路１３０から出力される差動の論理信号ＯＰおよびＯＮとに応じて動作する。論理回路４００は、ＮＡＮＤゲート１２０と、ＦＦ１２５、ＮＡＮＤゲート１１０、およびＦＦ１００ａ〜ｂを含む順序回路４１０とを含む。【００３３】
ＮＡＮＤゲート１２０は、差動の分周比制御信号ＭＣＰおよびＭＣＮを差動の入力端子ＡＰおよびＡＮから入力し、電流増幅回路１３０が出力する差動の論理信号ＯＰおよびＯＮを差動の入力端子ＢＰおよびＢＮから入力して、入力される論理信号に応じた論理演算結果を差動の論理信号ＣＰおよびＣＮとして出力する。順序回路４１０は、ＮＡＮＤゲート１２０に隣接して配置され、ＮＡＮＤゲート１２０の論理演算結果に応じて動作して、動作結果に応じた論理信号を電流増幅回路１３０へと出力する。ここで、ＮＡＮＤゲート１１０は、ＦＦ１２５の出力と、電流増幅回路１３０の出力（すなわち、ＦＦ１００ｂの出力ＱＰおよびＱＮを増幅した論理信号）との否定論理積を出力する。【００３４】
電流増幅回路１３０は、論理回路４００から出力される差動の論理信号（すなわちＦＦ１００ｂの出力ＱＰおよびＱＮ）を電流増幅して、ＮＡＮＤゲート１２０およびＮＡＮＤゲート１１０へと帰還させる。ここで、ＦＦ１００ｂの出力ＱＰに対応する電流増幅回路１３０の出力ＯＰはＮＡＮＤゲート１２０の負側の入力ＢＮへと入力され、ＦＦ１００ｂの出力ＱＮに対応する電流増幅回路１３０の出力ＯＮはＮＡＮＤゲート１２０の正側の入力ＢＰへと入力される。このように、電流増幅回路１３０およびＮＡＮＤゲート１２０の間で差動信号の正側および負側を入れ替えることにより、電流増幅回路１３０の出力ＯＰおよびＯＮを反転して出力／Ｑの差動信号として、ＮＡＮＤゲート１２０に入力している。本形態において、電流増幅回路１３０は、順序回路４１０におけるＮＡＮＤゲート１２０の反対側に隣接して配置される。したがって、ＮＡＮＤゲート１２０および電流増幅回路１３０は、順序回路４１０を間に挟むように配置され、ＮＡＮＤゲート１２０は順序回路４１０の入力端子側に、電流増幅回路１３０は順序回路４１０において入力端子側と反対に位置する出力端子側に隣接して配置される。【００３５】
バッファ回路１４０は、電流増幅回路１３０の出力ＯＰおよびＯＮをバッファして電圧増幅して、差動の分周信号ＤＩＶＣＬＫＰおよびＤＩＶＣＬＫＮとして出力する。本形態において、バッファ回路１４０は、電流増幅回路１３０の出力ＯＰを入力ＩＮに受け取り、電流増幅回路１３０の出力ＯＮを入力ＩＰへと受け取り、論理値を反転して出力ＯＰおよびＯＮから出力する。これにより、バッファ回路１４０は、ＦＦ１００ｂの出力Ｑと同一論理値の分周信号ＤＩＶＣＬＫを出力することができる。【００３６】
以上に示したように、ＮＡＮＤゲート１２０を順序回路４１０の入力端子側に設け、電流増幅回路１３０を順序回路４１０の出力端子側に設けた構成、より具体的にはＮＡＮＤゲート１２０、ＦＦ１２５、ＮＡＮＤゲート１１０、ＦＦ１００ａ、ＦＦ１００ｂ、電流増幅回路１３０、バッファ回路１４０の順に並べた構成をとることにより、各部材間の配線の大部分を隣接部材間の配線とすることができる。そして、ＦＦ１００ｂからＮＡＮＤゲート１２０およびＮＡＮＤゲート１１０へと帰還させるべき出力ＱＰおよびＱＮについては、電流増幅回路１３０により電流増幅してからＮＡＮＤゲート１２０およびＮＡＮＤゲート１１０へと帰還させることで、比較的長い配線を通してもスイッチング時間を短く保つことができる。この結果、分周回路１０は、高速動作をすることができ、高い周波数のクロック信号ＦＣＬＫを分周することができる。【００３７】
図５は、ＮＡＮＤゲート１２０の回路図の一例を示す。ＮＡＮＤゲート１１０については、ＮＡＮＤゲート１２０と同様の構成をとるので、以下相違点を除き説明を省略する。ＮＡＮＤゲート１２０は、第１トランジスタとしてのＴｒ５２０ａ〜ｂ（トランジスタ）と、抵抗５３０ａ〜ｂと、第２トランジスタとしてのＴｒ５４０ａおよび第４トランジスタとしてのＴｒ５４０ｂと、参照電圧配線５５０と、Ｔｒ５６０と、抵抗５７０とを有する。そして、ＮＡＮＤゲート１２０は、Ｔｒ５２０ａ〜ｂのベースに入力される分周比制御信号ＭＣと、Ｔｒ５４０ａ〜ｂのベースに入力される電流増幅回路１３０からの論理信号との否定論理積を順序回路４１０内のＦＦ１２５へと出力する。【００３８】
Ｔｒ５２０ａ〜ｂのそれぞれとＴｒ５４０ａとは、ハイ側電源配線５００およびロー側電源配線５１０の間にコレクタ−エミッタ間が互いに直列に接続される。そして、Ｔｒ５２０ａ〜ｂのそれぞれがハイ側電源配線５００側に、Ｔｒ５４０ａがロー側電源配線５１０側に配置される。【００３９】
Ｔｒ５２０ａ〜ｂは、差動対を構成する。Ｔｒ５２０ａは、ＮＡＮＤゲート１２０の入力端子Ａに入力される差動信号の正側信号ＡＰ（正側の分周比制御信号ＭＣＰ）をベースに受け取り、Ｔｒ５２０ｂは、当該差動信号の負側信号ＡＮ（負側の分周比制御信号ＭＣＮ）をベースに受け取る。抵抗５３０ａ〜ｂのそれぞれは、ハイ側電源配線５００と対応するＴｒ５２０との間に接続される。そして、各抵抗５３０と対応するＴｒ５２０との間の電位が、ＮＡＮＤゲート１２０が出力する差動信号の正側信号ＣＰおよび負側信号ＣＮとして出力される。【００４０】
Ｔｒ５４０ａ〜ｂは、差動対を構成する。Ｔｒ５４０ａは、コレクタがＴｒ５２０ａおよびＴｒ５２０ｂのエミッタに接続され、電流増幅回路１３０から出力された正側の論理信号ＯＰおよび負側の論理信号ＯＮの一方（本形態においては負側の論理信号ＯＮ）をベースに入力する。Ｔｒ５４０ｂは、コレクタが一方のＴｒ５２０（本形態においてはＴｒ５２０ｂ）のコレクタに接続されてＴｒ５２０ｂのコレクタと同電位とされ、エミッタがＴｒ５４０ａのエミッタに接続され、電流増幅回路１３０からの正側の論理信号および負側の論理信号の他方（本形態においては正側の論理信号ＯＰ）をベースに受け取る。【００４１】
参照電圧配線５５０、Ｔｒ５６０、および抵抗５７０は、差動対からロー側電源配線５１０へと流す電流を規定する定電流源として機能する。参照電圧配線５５０は、Ｔｒ５６０および抵抗５７０からロー側電源配線５１０へと流れる電流を定めるための参照電圧を、Ｔｒ５６０のベースに供給する。この参照電圧は、Ｔｒ５６０および抵抗５７０に流れるべき電流に基づいて、分周回路１０を含む回路の設計者等により予め決定される。【００４２】
Ｔｒ５６０は、Ｔｒ５４０ａおよびＴｒ５４０ｂのエミッタとロー側電源配線５１０との間に接続され、参照電圧配線５５０からの参照電圧をベース電圧として入力する。このベース電圧を受けて、Ｔｒ５６０は、エミッタ電位を当該ベース電圧からＴｒ５６０の特性により予め定まるベース−エミッタ間電圧だけ降下した値とする。抵抗５７０は、Ｔｒ５６０およびロー側電源配線５１０の間にＴｒ５６０と直列に配置される。抵抗５７０は、Ｔｒ５６０のエミッタ電位とロー側電源配線５１０との電位差と、当該抵抗５７０の抵抗値とから定まる電流を、Ｔｒ５６０側からロー側電源配線５１０側へと流す。【００４３】
ＮＡＮＤゲート１２０の動作は、次の通りである。入力Ａが論理値"０"かつ入力Ｂが論理値"０" （ＡＰ＝"Ｌ"、ＡＮ＝"Ｈ"、ＢＰ＝"Ｌ"、ＢＮ＝"Ｈ"）の場合、Ｔｒ５４０ａはオフ（高抵抗）となってＴｒ５２０ａ〜ｂに流れる電流が減少しまたは略０となる一方、Ｔｒ５４０ｂはオン（低抵抗）となる。したがって、出力ＣＰとロー側電源配線５１０との間は切断され、出力ＣＰ＝"Ｈ"となる。また、出力ＣＮはＴｒ５４０ｂを介してロー側電源配線５１０へと接続されて出力ＣＰと比較し低電位となり、出力ＣＮ＝"Ｌ"となる。【００４４】
入力Ａが論理値"０"かつ入力Ｂが論理値"１" （ＡＰ＝"Ｌ"、ＡＮ＝"Ｈ"、ＢＰ＝"Ｈ"、ＢＮ＝"Ｌ"）の場合、Ｔｒ５２０ａおよびＴｒ５４０ｂはオフとなり、Ｔｒ５２０ｂおよびＴｒ５４０ａはオンとなる。したがって、出力ＣＰとロー側電源配線５１０との間は切断され、出力ＣＰ＝"Ｈ"となる。また、出力ＣＮはＴｒ５２０ｂおよびＴｒ５４０ａを介してロー側電源配線５１０へと接続されて出力ＣＰと比較し低電位となり、出力ＣＮ＝"Ｌ"となる。【００４５】
入力Ａが論理値"１"かつ入力Ｂが論理値"０" （ＡＰ＝"Ｈ"、ＡＮ＝"Ｌ"、ＢＰ＝"Ｌ"、ＢＮ＝"Ｈ"）の場合、Ｔｒ５４０ａはオフとなってＴｒ５２０ａ〜ｂに流れる電流が減少しまたは略０となる一方、Ｔｒ５４０ｂはオンとなる。したがって、出力ＣＰとロー側電源配線５１０との間は切断され、出力ＣＰ＝"Ｈ"となる。また、出力ＣＮはＴｒ５４０ｂを介してロー側電源配線５１０へと接続されて出力ＣＰと比較し低電位となり、出力ＣＮ＝"Ｌ"となる。【００４６】
入力Ａが論理値"１"かつ入力Ｂが論理値"１" （ＡＰ＝"Ｈ"、ＡＮ＝"Ｌ"、ＢＰ＝"Ｈ"、ＢＮ＝"Ｌ"）の場合、Ｔｒ５２０ｂおよびＴｒ５４０ｂはオフとなり、Ｔｒ５２０ａおよびＴｒ５４０ａはオンとなる。したがって、出力ＣＰはＴｒ５２０ａおよびＴｒ５４０ａを介してロー側電源配線５１０へと接続されて出力ＣＮと比較し低電位となり、出力ＣＰ＝"Ｌ"となる。また、出力ＣＮとロー側電源配線５１０との間は切断され、出力ＣＮ＝"Ｈ"となる。【００４７】
以上に示したように、ＮＡＮＤゲート１２０は、入力Ａおよび入力Ｂが共に論理値"１"の場合に出力Ｃが論理値"０"となる論理否定積（ＮＡＮＤ）回路として機能する。【００４８】
本形態においては、一例として、ハイ側電源配線５００は０Ｖ、参照電圧配線５５０は−２．１Ｖ、ロー側電源配線５１０は−３．３Ｖであってよい。Ｔｒ５２０ａおよびＴｒ５２０ｂは、コレクタ−エミッタ間が、ハイ側電源配線５００から見て最初（すなわちハイ側電源配線５００から１段目に）に接続される。これらのトランジスタに０Ｖの"Ｈ"または−０．２Ｖの"Ｌ"を有する差動信号を入力すると、トランジスタの電圧降下により一例として−０．９Ｖの電圧降下を生じ、エミッタ電位が−０．９Ｖまたは−１．１Ｖとなる。また、Ｔｒ５４０ａは、コレクタ−エミッタ間が、ハイ側電源配線５００から２段目のトランジスタであり、更に−０．９Ｖの電圧降下を生じうる。【００４９】
本形態において、Ｔｒ５４０ｂは、Ｔｒ５２０ｂのコレクタ側とロー側電源配線５１０との間に接続されるので、コレクタ−エミッタ間がハイ側電源配線５００から１段目のトランジスタとされている。ここで、差動対をなすトランジスタについてはハイ側電源配線５００からの段数を同一とするように必要に応じて自己バイアスされたダミーのトランジスタを入れるのが一般的である。本形態においては、このようなダミーのトランジスタをいれず、Ｔｒ５４０ｂのコレクタをＴｒ５２０ｂのコレクタへと直接接続することにより、ＮＡＮＤゲート１２０の容量負荷を低減している。【００５０】
図６は、ＦＦ１００ａ〜ｂおよびＦＦ１２５の回路図の一例を示す。ＦＦ１００ａ〜ｂおよびＦＦ１２５は、Ｔｒ６２０ａ〜ｂと、抵抗６３０ａ〜ｂと、Ｔｒ６４０ａ〜ｂと、Ｔｒ６５０ａ〜ｂと、Ｔｒ６６０と、抵抗６７０と、Ｔｒ７２０ａ〜ｂと、抵抗７３０ａ〜ｂと、Ｔｒ７４０ａ〜ｂと、Ｔｒ７５０ａ〜ｂと、Ｔｒ７６０と、抵抗７７０とを有する。【００５１】
差動対を構成するＴｒ６２０ａ〜ｂは、コレクタが抵抗６３０ａ〜ｂを介してハイ側電源配線５００に接続され、ベースが入力ＤＰおよびＤＮに接続される。差動対を構成するＴｒ６４０ａ〜ｂの一方のＴｒ６４０ａは、Ｔｒ６２０ａ〜ｂとＴｒ６６０との間にコレクタ−エミッタ間が接続され、ベースがクロック入力ＣＬＫＮに接続される。この差動対の他方のＴｒ６４０ｂは、Ｔｒ６５０ａ〜ｂとＴｒ６６０との間にコレクタ−エミッタ間が接続され、ベースがクロック入力ＣＬＫＰに接続される。【００５２】
差動対を構成するＴｒ６５０ａ〜ｂは、Ｔｒ６２０ａ〜ｂのコレクタとＴｒ６４０ｂとの間にコレクタ−エミッタ間が接続され、ベースがＴｒ６２０ｂのコレクタに接続される。Ｔｒ６６０および抵抗６７０については、Ｔｒ５６０および抵抗５７０と同様である。【００５３】
Ｔｒ７２０ａ〜ｂ、抵抗７３０ａ〜ｂ、Ｔｒ７４０ａ〜ｂ、Ｔｒ７５０ａ〜ｂ、Ｔｒ７６０、および抵抗７７０は、Ｔｒ６２０ａ〜ｂと、抵抗６３０ａ〜ｂと、Ｔｒ６４０ａ〜ｂと、Ｔｒ６５０ａ〜ｂと、Ｔｒ６６０と、抵抗６７０と略同様であり、相違点を除き説明を省略する。Ｔｒ７２０ａ〜ｂは、Ｔｒ６２０ａ〜ｂと抵抗６３０ａ〜ｂの間の電圧をベースに受け取り、抵抗７３０ａ〜ｂとの間の電圧を差動の論理信号ＱＰおよびＱＮとして出力する。Ｔｒ７４０ａはベースにクロック入力ＣＬＫＰを受け取り、Ｔｒ７４０ｂはベースにクロック入力ＣＬＫＮを受け取る。【００５４】
ＦＦ１００ａ〜ｂおよびＦＦ１２５の動作は、次の通りである。あるサイクル（サイクル１とする）の後半においてクロック入力ＣＬＫＰが立ち下がりクロック入力ＣＬＫＮが立ち上がると、Ｔｒ６４０ａがオンとなりＴｒ６４０ｂがオフとなって、抵抗６３０ａ〜ｂとＴｒ６２０ａ〜ｂの間の電圧が入力ＤＰおよび入力ＤＮの電圧に基づく値（入力Ｄの反転論理値、論理値／Ｄ１と示す）となる。【００５５】
次のサイクル（サイクル２とする）の前半においてクロック入力ＣＬＫＰが立ち上がりクロック入力ＣＬＫＮが立ち下がると、Ｔｒ６４０ａがオフとなると共にＴｒ６４０ｂがオンとなり、Ｔｒ６５０ａ〜ｂが論理値／Ｄ１を取り込む。また、Ｔｒ７４０ａがオンとなりＴｒ７４０ｂがオフとなって、Ｔｒ６５０ａ〜ｂに取り込まれた論理値／Ｄ１を反転した論理値Ｄ１がＴｒ７５０ａ〜ｂと、出力ＱＰおよびＱＮとに供給される。【００５６】
サイクル２の後半においてクロック入力ＣＬＫＰが立ち下がりクロック入力ＣＬＫＮが立ち上がると、Ｔｒ７４０ａがオフとなりＴｒ７４０ｂがオンとなって抵抗７３０ａ〜ｂとＴｒ７２０ａ〜ｂの間の論理値Ｄ１がＴｒ７５０ａ〜ｂに取り込まれ、次のサイクルの開始タイミングまで保持される。このようにして、ＦＦ１００ａ〜ｂおよびＦＦ１２５は、各サイクルの開始タイミングにおいて入力ＤＰおよびＤＮを取り込み、次サイクルの開始タイミングまで保持する。【００５７】
図７は、電流増幅回路１３０およびバッファ回路１４０の回路図の一例を示す。電流増幅回路１３０は、Ｔｒ８２０ａ〜ｂと、Ｔｒ８４０ａ〜ｂと、Ｔｒ８６０ａ〜ｂと、抵抗８７０ａ〜ｂとを有しており、論理回路４００から出力される論理信号を入力ＩＰおよび入力ＩＮから入力して、電流増幅して出力ＯＰおよび出力ＯＮから出力する。【００５８】
Ｔｒ８２０ａ〜ｂは、本発明に係る第３トランジスタの一例であり、エミッタフォロアとして機能する。Ｔｒ８２０ａ〜ｂは、ハイ側電源配線５００およびロー側電源配線５１０の間にコレクタ−エミッタ間が接続され、論理回路４００の出力にベースが接続される。より具体的には、Ｔｒ８２０ａは、論理回路４００が出力する正側の論理信号をベースに入力して、エミッタから差動の論理信号の正側信号を出力ＯＰとして出力する。Ｔｒ８２０ｂは、論理回路４００が出力する負側の論理信号をベースに入力して、エミッタから差動の論理信号の負側信号を出力ＯＮとして出力する。【００５９】
Ｔｒ８４０ａ〜ｂは、Ｔｒ８２０ａ〜ｂとロー側電源配線５１０との間にコレクタ−エミッタ間が接続され、コレクタの電圧をベースに受け取る。これにより、Ｔｒ８４０ａ〜ｂは自己バイアスされて、エミッタ側の電位を、コレクタ側の電位からＴｒ８４０ａ〜ｂの特性により定まる量（例えば０．９Ｖ）だけ電圧降下した値とする。本形態において、Ｔｒ８４０ａ〜ｂは、Ｔｒ８２０ａ〜ｂと、Ｔｒ８６０ａ〜ｂとの間に接続され、ハイ側電源配線５００から見て２段目のトランジスタとして機能する。Ｔｒ８６０ａ〜ｂおよび抵抗８７０ａ〜ｂは、図５に関連して説明したＴｒ５６０および抵抗５７０と同様の機能および構成を有するので、説明を省略する。【００６０】
次に、電流増幅回路１３０の動作を説明する。Ｔｒ８２０ａ〜ｂは、ベースへの入力ＩＰおよびＩＮの電圧をＴｒ８２０ａ〜ｂの特性により定まる量（例えば０．９Ｖ）だけ電圧降下させた電圧をエミッタ側から出力する。したがって、電流増幅回路１３０の出力ＯＰおよびＯＮは、電流増幅回路１３０への入力ＩＰおよびＩＮと同じ論理値であるが、Ｔｒ８２０ａ〜ｂの特性により定まる量だけ電圧降下された論理信号となる。【００６１】
バッファ回路１４０は、ＮＡＮＤゲート１２０に対して論理回路４００の反対側に隣接して配置される。バッファ回路１４０は、抵抗９３０ａ〜ｂ、差動対を構成するＴｒ９４０ａ〜ｂ、Ｔｒ９６０、および抵抗９７０を有しており、電流増幅回路１３０から入力される電流増幅された信号をバッファして分周信号ＤＩＶＣＬＫＰおよびＤＩＶＣＬＫＮとして出力する。抵抗９３０ａ〜ｂは、ハイ側電源配線５００とＴｒ９４０ａ〜ｂの間に直列に接続される。Ｔｒ９４０ａ〜ｂは、コレクタ−エミッタ間がハイ側電源配線５００およびＴｒ９６０の間に接続され、Ｔｒ８２０ａ〜ｂの出力をベースに受け取る。Ｔｒ９６０および抵抗９７０は、図５に関連して示したＴｒ５６０および抵抗５７０と同様の機能および構成をとるので説明を省略する。【００６２】
電流増幅回路１３０の出力ＯＰが"Ｈ"、出力ＯＮが"Ｌ"となると、Ｔｒ９４０ａはオン、Ｔｒ９４０ｂはオフとなる。この結果、分周信号ＤＩＶＣＬＫＮについては、Ｔｒ９４０ａ、Ｔｒ９６０、および抵抗９７０を介してロー側電源配線５１０へと流れる電流が支配的となり、電位が下がる。一方、分周信号ＤＩＶＣＬＫＰについては、ハイ側電源配線５００から抵抗９３０ｂを介して流入する電流が支配的となるので、電位は上がる。この結果、バッファ回路１４０は、分周信号ＤＩＶＣＬＫＰを "Ｈ"に、分周信号ＤＩＶＣＬＫＮを論理値"Ｌ"にする。【００６３】
また、電流増幅回路１３０の出力ＯＰが"Ｌ"、出力ＯＮが "Ｈ"となると、正側および負側が上記と逆に動作するので、バッファ回路１４０は、分周信号ＤＩＶＣＬＫＰを"Ｌ"に、分周信号ＤＩＶＣＬＫＮを"Ｈ"にする。【００６４】
以上において、Ｔｒ８２０ａ〜ｂは、コレクタ−エミッタ間がハイ側電源配線５００から見て１段目に位置する。また、Ｔｒ８２０ａ〜ｂは、ベースがＦＦ１００ｂの抵抗７３０ａ〜ｂを介してハイ側電源配線５００に接続されるので、ベース側についてもハイ側電源配線５００から見て１段目に位置する。【００６５】
ここで、Ｔｒ８２０ａ〜ｂの電圧降下により、Ｔｒ８２０ａ〜ｂの出力ＯＰおよび出力ＯＮの電位（エミッタ電位）は、Ｔｒ８２０ａ〜ｂの入力ＩＰおよび入力ＩＮの電位（ベース電位）より低くなる。このため、Ｔｒ８２０ａ〜ｂの出力ＯＰおよび出力ＯＮが更に他のトランジスタのベースに接続されると、Ｔｒ８２０ａ〜ｂのベースに対して電圧降下が生じた電圧が当該トランジスタのベースへと入力されることとなるので、このトランジスタはベース側についてハイ側電源配線５００から見て２段目のトランジスタとなる。【００６６】
例えば、電流増幅回路１３０の出力ＯＰおよび出力ＯＮをＮＡＮＤゲート１２０へと帰還させるべくＴｒ５２０ａ〜ｂのベースへと入力したとすると、Ｔｒ８２０ａ〜ｂがハイ側電源配線５００から見て１段目となり、Ｔｒ５２０ａ〜ｂが２段目となり、Ｔｒ５４０ａ〜ｂが３段目となる。したがって、このような構成を採ったとすると、ハイ側電源配線５００およびロー側電源配線５１０の間のトランジスタの段数が多くなってしまう。【００６７】
そこで、本形態では、Ｔｒ８２０ａ〜ｂのエミッタからの出力ＯＰおよびＯＮを、ＮＡＮＤゲート１２０内の２段目に位置するＴｒ５４０ａのベースへと帰還させる。また、ＮＡＮＤゲート１２０内の１段目に位置するＴｒ５２０ａ〜ｂには、ハイ側電源配線５００側に他のトランジスタが設けられていない分周比制御信号ＭＣＰおよびＭＣＮを入力する。この場合、Ｔｒ５４０ａのベースに入力される論理信号の電圧範囲は、Ｔｒ５２０ａ〜ｂおよびＴｒ８２０ａ〜ｂのベースに入力される論理信号の電圧範囲より低くなる。この構成によれば、Ｔｒ５４０ａはベースへの入力およびコレクタ−エミッタ間の両方に関して２段目に位置することとなり、ハイ側電源配線５００およびロー側電源配線５１０間のトランジスタの段数を抑えることができる。【００６８】
図８は、本発明の一形態に係る発振装置１０００の一例を示す。発振装置１０００は、発振回路１０１０と、分周回路１０と、位相比較回路１０２０と、フィルタ１０３０と、制御回路１０４０とを備える。【００６９】
発振回路１０１０は、一例として電圧制御発振器（ＶＣＯ）であり、入力される周波数制御信号ＦＣＴＬ'に応じた発振信号であるクロック信号ＦＣＬＫを出力する。分周回路１０は、図１〜７に示した機能および構成をとり、発振回路１０１０の発振信号を分周した分周信号ＤＩＶＣＬＫを出力する。【００７０】
位相比較回路１０２０は、分周信号ＤＩＶＣＬＫおよび基準クロックＢＣＬＫの位相を比較して、位相差をあらかじめ定められた値に近づける周波数制御信号ＦＣＴＬを発振回路１０１０へと供給する。一例として位相比較回路１０２０は、分周信号ＤＩＶＣＬＫの位相が基準クロックＢＣＬＫより進んでいる場合には、発振回路１０１０の発振周波数を低下させるように周波数制御信号ＦＣＴＬの値を変化させる。一方、位相比較回路１０２０は、分周信号ＤＩＶＣＬＫの位相が基準クロックＢＣＬＫより遅れている場合には、発振回路１０１０の発振周波数を上昇させるように周波数制御信号ＦＣＴＬの値を変化させる。【００７１】
フィルタ１０３０は、例えばローパスフィルタであり、周波数制御信号ＦＣＴＬの高周波数成分をカットし低周波数成分を通過させて、フィルタされた周波数制御信号ＦＣＴＬ'として発振回路１０１０へと供給する。制御回路１０４０は、発振装置１０００が発生すべき発振信号ＦＣＬＫの周波数の指定を受けて、発振信号ＦＣＬＫの周波数を指定された周波数とするように分周比制御信号ＭＣを制御する。より具体的には、制御回路１０４０は、分周比制御信号ＭＣを"０"として４分周を指定するサイクルと分周比制御信号ＭＣを"１"として５分周を指定するサイクルとの割合を制御することにより、分周回路１０の分周比を４分周から５分周の間で適切な分周比に制御して、発信信号ＦＣＬＫの周波数を制御することができる。【００７２】
以上に示した発振装置１０００によれば、高速動作可能な分周回路１０を用いることにより、高周波数のクロック信号ＦＣＬＫを発生することができる。【００７３】
以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。【００７４】
例えば、本形態においては、ＦＥＴ、ＭＯＳＦＥＴ、ＨＥＭＴ等を含む概念として「トランジスタ」の用語を用いて説明し、これに合わせて「ベース」、「コレクタ」、および「エミッタ」等の用語を用いたが、これらの用語はＦＥＴの場合には「ゲート」、「ドレイン」、および「ソース」等に対応することは当業者にとって明らかである。【００７５】
上記説明から明らかなように、本発明の（一）実施形態によれば、論理回路および論理回路から出力される信号を電流増幅して論理回路に効率よく帰還する電流増幅回路を備えた回路と、当該回路を分周回路として用いた発振装置を実現することができる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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