(57)【要約】  第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態の情報を記憶する第２の不揮発性半導体メモリ素子と、により１つの情報を記憶する記憶部と、１対となる第１の信号線と第２の信号線を介して前記第１および第２の不揮発性半導体メモリ素子に記憶される情報を読み出すセンス部と、を備える半導体装置であって、前記第１および第２の不揮発性半導体メモリ素子の各々は、半導体基板上に形成されたフローティングゲート、ドレインおよびソースを少なくとも含み、書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成されることを特徴とする半導体装置。
2009119658.tif 000002
【特許請求の範囲】
【請求項１】
第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態の情報を記憶する第２の不揮発性半導体メモリ素子と、により１つの情報を記憶する記憶部と、
１対となる第１の信号線と第２の信号線を介して前記第１および第２の不揮発性半導体メモリ素子に記憶される情報を読み出すセンス部と、
を備える半導体装置であって、
前記第１および第２の不揮発性半導体メモリ素子の各々は、
半導体基板上に形成されたフローティングゲート、ドレインおよびソースを少なくとも含み、
書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、
消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成されることを特徴とする半導体装置。
【請求項２】
前記第１の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが第１の制御信号端子に接続され、
前記第２の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが第２の制御信号端子に接続され、
前記第１および第２の不揮発性半導体メモリ素子のソースが各々接続される前記第１の制御信号端子と前記第２の制御信号端子は、互いに独立に構成され、書き込み時ならびに消去時にそれぞれ異なる電位をとり、読み出し時にはそれぞれ基準電位となることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが前記第１の制御信号端子に接続され、
前記第２の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが前記第１の制御信号端子に接続され、
共通に接続される前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１および第２のトランジスタをさらに備え、
前記第１の不揮発性半導体メモリ素子は、ドレインが第１のトランジスタのソースに、ソースが前記第１の制御信号端子に接続され、
前記第２の不揮発性半導体メモリ素子は、ドレインが第２のトランジスタのソースに、ソースが前記第１の制御信号端子に接続され、
前記第１のトランジスタは、ゲートが活性化信号入力端子に、ドレインが前記第２の信号線に、ソースが前記第１の不揮発性半導体メモリ素子のドレインに接続され、
前記第２のトランジスタは、ゲートが前記活性化信号入力端子に、ドレインが前記第１の信号線に、ソースが前記第２の不揮発性半導体メモリ素子のドレインに接続され、
共通に接続される前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となり、
前記活性化信号入力端子に入力される活性化信号により、前記第１および第２のトランジスタをオン状態として、前記第１または前記第２の不揮発性半導体メモリ素子を消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成されるこ  とを特徴とする請求項１に記載の半導体装置。
【請求項５】
第１および第２の抵抗をさらに備え、
前記第１の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが第１の抵抗を介して前記第１の制御信号端子に接続され、
前記第２の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが第２の抵抗を介して前記第１の制御信号端子に接続され、
前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となることを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１および第２のトランジスタをさらに備え、
前記第１の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが第１のトランジスタのドレインに接続され、
前記第２の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが第２のトランジスタのドレインに接続され、
前記第１のトランジスタは、ゲートが活性化信号の入力端子に、ソースが前記第１の制御信号端子に接続され、
前記第２のトランジスタは、ゲートが活性化信号の入力端子に、ソースが前記第１の制御信号端子に接続され、
前記活性化信号の入力によって前記第１および第２のトランジスタは、活性化され、
前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記センス部は、
電源供給線が電源用トランジスタを介して接続され、信号を保持するフリップフロップ回路を含み、
前記フリップフロップ回路は、前記電源用トランジスタのオン状態・オフ状態が制御されることにより前記電源に電圧が印加され、
前記第１および第２の不揮発性半導体メモリ素子からの出力信号を保持するように構成されることを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記センス部は、
電源用トランジスタを介して電源に接続され、接地用トランジスタを介して基準電位に接続され、前記記憶部と前記１対の第１および第２の信号線を介して接続されるフリップフロップ回路と、
前記フリップフロップ回路からの出力信号を増幅する信号増幅部と、
を備えることを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置。
【請求項９】
前記記憶部と前記センス部とを組み合わせたメモリセルを備える半導体装置であって、
前記メモリセルが行および列方向に配列したマトリックスアレイと、センスアンプと、を少なくとも含み、
前記メモリセルの各々は、
半導体基板上に形成されたフローティングゲート、ドレインおよびソースを少なくとも含む第１および第２の不揮発性半導体メモリ素子を備える記憶部と、
電源用トランジスタを介して電源に接続されるフリップフロップ回路により信号を保持するセンス部と、
を含み、
前記第１および第２の不揮発性半導体メモリ素子は、
フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成され、
前記フリップフロップ回路は、
活性化信号によって前記電源用トランジスタのオン状態・オフ状態を制御することにより前記フリップフロップ回路に電源を印加するように構成されるセンス部と、
前記第１および第２の不揮発性半導体メモリ素子のソースを行ごとに接続するソース線と、
前記センス部の選択信号および前記活性化信号を行毎に伝送する行線と、
前記センス部の情報を列毎に伝送するビット線と、
を備え、
前記センスアンプは、前記ビット線に前記センス部から出力される信号を列毎に接続し、
前記ビット線および前記行線によって指定される不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態によって記憶される情報を読み出す読み出し手段を備えることを特徴とする半導体装置。
【請求項１０】
前記記憶部と前記センス部とを組み合わせたメモリセルを備える半導体装置であって、
前記メモリセルが行および列方向に配列したマトリックスアレイと、センスアンプと、を少なくとも含み、
前記メモリセルの各々は、
半導体基板上に形成されたフローティングゲート、ドレインおよびソースを少なくとも含む第１および第２の不揮発性半導体メモリ素子と、前記第１および第２の不揮発性半導体メモリ素子の各々に直列接続され、オン状態又はオフ状態とすることで前記第１および第２の不揮発性半導体メモリ素子の選択又は非選択を制御する第１および第２のトランジスタと、を含む記憶部と、
電源用トランジスタを介して電源に接続されるフリップフロップ回路により信号を保持するセンス部と、
を含み、
前記第１および第２のトランジスタをオン状態として、前記第１および第２の不揮発性半導体メモリ素子のソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積し、
前記第１および第２の不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の消去時に、前記半導体基板と前記第１および第２の不揮発性半導体メモリ素子のドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子と、
前記フリップフロップ回路は、活性化信号によって前記電源用トランジスタのオン状態・オフ状態を制御して前記フリップフロップ回路に電源を印加するように構成されるセンス部と、
前記第１および第２の不揮発性半導体メモリ素子のソースを行毎に接続するソース線と、
前記第１および第２のトランジスタのゲートを制御する制御信号、前記活性化信号、前記センス部の選択信号を行毎に伝送する行線と、
前記センス部の情報を列毎に伝送するビット線と、
を備え、  前記行線に入力される信号により前記不揮発性半導体メモリ素子と前記センス部とを選択的に遮断でき、
前記ビット線および前記行線によって指定される不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態によって記憶される情報を読み出す読み出し手段を備えることを特徴とする半導体装置。
【請求項１１】
第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態を有する第２の不揮発性半導体メモリ素子とを備える記憶部と、
活性化信号入力端子を有し、入力された活性化信号により前記記憶部からの情報を読み出すセンス回路と、前記センス回路により読み出した情報を保持して出力するフリップフロップ回路とを備える信号保持部と、
前記記憶部の情報を読み出す際に前記信号保持部を充電するプリチャージ部と、
前記信号保持部から出力される信号を増幅して出力する増幅検出部と、
を備え、
前記第１および第２の不揮発性半導体メモリ素子は、
半導体基板上に形成されたフローティングゲート、ドレインおよびソースからなり、それぞれのソースが前記第１の制御信号端子に接続されるトランジスタ構成であり、
書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、
消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成されることを特徴とする半導体装置。
【請求項１２】
第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態を有する第２の不揮発性半導体メモリ素子とを備える記憶部と、
１対の第１および第２の信号線を介して前記記憶部と接続され、活性化回路を併せ持つフリップフロップ回路によって前記記憶部から読み出した情報を保持して、出力する信号保持部と、
を備え、
前記第１および第２の不揮発性半導体メモリ素子は、
半導体基板上に形成されたフローティングゲート、ドレインおよびソースからなり、それぞれのソースが前記第１の制御信号端子に接続されるトランジスタ構成であり、
書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、
消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成され、
前記第１の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが前記第１の制御信号端子に接続され、前記第２の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが前記第１の制御信号端子に接続され、共通に接続される前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となり、
前記信号保持部は、前記フリップフロップ回路の電源側に接続される電源用トランジスタを備える活性化回路を備えることを特徴とする半導体装置。
【請求項１３】
第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態を有する第２の不揮発性半導体メモリ素子と、第１の不揮発性半導体メモリ素子と直列に接続される第１のトランジスタと、第２の不揮発性半導体メモリ素子と直列に接続される第２のトランジスタと、を備える記憶部と、
活性化回路を備えるフリップフロップ回路によって構成される信号保持部と、
を備え、
前記第１および第２の不揮発性半導体メモリ素子は、
半導体基板上に形成されたフローティングゲート、ドレインおよびソースからなり、それぞれのソースが前記第１の制御信号端子に接続されるトランジスタ構成であり、
書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、
消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成され、
前記記憶部は、
第１の不揮発性半導体メモリ素子は、ドレインが第２の信号線を介して高速センスアンプに、ソースが前記第１のトランジスタのドレインに接続され、
第２の不揮発性半導体メモリ素子は、ドレインが第１の信号線を介して高速センスアンプに、ソースが前記第２のトランジスタのドレインに接続され、
前記第１のトランジスタは、ゲートが活性化信号の入力端子に、ソースが前記第１の制御信号端子に接続され、
前記第２のトランジスタは、ゲートが活性化信号の入力端子に、ソースが前記第１の制御信号端子に接続され、
前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となり、
前記信号保持部は、前記フリップフロップ回路の電源側に接続される電源用トランジスタを備える活性化回路を備え、
前記信号保持部は、前記活性化回路に与える制御信号によって、前記不揮発半導体メモリ素子に記憶されている情報を増幅して検出し、読み出した情報を保持して出力することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、標準ＣＭＯＳ（complementary metal-oxide semiconductor）プロセスで製造できる１層ポリシリコンのセル構造で書き換え可能な不揮発性半導体メモリ素子および半導体装置に関する。
本願は、２００８年３月２５日に、日本に出願された特願２００８−０７９０５８号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に代表される不揮発性半導体メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクＲＯＭの置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性半導体メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ（Embedded Memory）が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性半導体メモリも必要になってきている。【０００３】
しかしながら、不揮発性半導体メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造が一般的で、製造工程は標準ＣＭＯＳロジックプロセスより複雑で製造工程も多く、不揮発性半導体メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格（コスト）が上る問題が生じていた。【０００４】
この問題を解決するひとつの手段として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている。（特許文献１）。この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の２層ポリシリコンプロセスより製造工程を削減できる。
【特許文献１】特開平１０−２８９９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記技術では、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。また、書き込みに高電圧を必要とする等、書き込み、消去も複雑であった。【０００６】
本発明は、上記事情に鑑みてなされたものであり、標準ＣＭＯＳプロセスで製造できる１層ポリシリコンのセル構造の不揮発性半導体メモリ素子およびそれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明は、第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態の情報を記憶する第２の不揮発性半導体メモリ素子と、により１つの情報を記憶する記憶部と、１対となる第１の信号線と第２の信号線を介して前記第１および第２の不揮発性半導体メモリ素子に記憶される情報を読み出すセンス部と、を備える半導体装置であって、前記第１および第２の不揮発性半導体メモリ素子の各々は、半導体基板上に形成されたフローティングゲート、ドレインおよびソースを少なくとも含み、書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成されることを特徴とする半導体装置である。【０００８】
また、本発明は、前記第１の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが第１の制御信号端子に接続され、前記第２の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが第２の制御信号端子に接続され、前記第１および第２の不揮発性半導体メモリ素子のソースが各々接続される前記第１の制御信号端子と前記第２の制御信号端子は、互いに独立に構成され、書き込み時ならびに消去時にそれぞれ異なる電位をとり、読み出し時にはそれぞれ基準電位となることを特徴とする。【０００９】
また、本発明は、前記第１の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが前記第１の制御信号端子に接続され、前記第２の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが前記第１の制御信号端子に接続され、共通に接続される前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位に接続となることを特徴とする。【００１０】
また、本発明は、第１および第２のトランジスタをさらに備え、前記第１の不揮発性半導体メモリ素子は、ドレインが第１のトランジスタのソースに、ソースが前記第１の制御信号端子に接続され、前記第２の不揮発性半導体メモリ素子は、ドレインが第２のトランジスタのソースに、ソースが前記第１の制御信号端子に接続され、前記第１のトランジスタは、ゲートが活性化信号入力端子に、ドレインが前記第２の信号線に、ソースが前記第１の不揮発性半導体メモリ素子のドレインに接続され、前記第２のトランジスタは、ゲートが前記活性化信号入力端子に、ドレインが前記第１の信号線に、ソースが前記第２の不揮発性半導体メモリ素子のドレインに接続され、共通に接続される前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となり、前記活性化信号入力端子に入力される活性化信号により、前記第１および第２のトランジスタをオン状態として、前記第１または前記第２の不揮発性半導体メモリ素子を消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成されることを特徴とする。【００１１】
また、本発明は、第１および第２の抵抗をさらに備え、前記第１の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが第１の抵抗を介して前記第１の制御信号端子に接続され、前記第２の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが第２の抵抗を介して前記第１の制御信号端子に接続され、前記制御信号端子Ｓは、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となることを特徴とする。【００１２】
また、本発明は、第１および第２のトランジスタをさらに備え、前記第１の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが第１のトランジスタのドレインに接続され、前記第２の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが第２のトランジスタのドレインに接続され、前記第１のトランジスタは、ゲートが活性化信号の入力端子に、ソースが前記第１の制御信号端子に接続され、前記第２のトランジスタは、ゲートが活性化信号の入力端子に、ソースが前記第１の制御信号端子に接続され、前記活性化信号の入力によって前記第１および第２のトランジスタは、活性化され、前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となることを特徴とする。【００１３】
また、本発明は、前記センス部は、電源供給線が電源用トランジスタを介して接続され、信号を保持するフリップフロップ回路を含み、前記フリップフロップ回路は、前記電源用トランジスタのオン状態・オフ状態が制御されることにより前記電源に電圧が印加され、前記第１および第２の不揮発性半導体メモリ素子からの出力信号を保持するように構成されること、を特徴とする。【００１４】
また、本発明は、前記センス部は、電源用トランジスタを介して電源に接続され、接地用トランジスタを介して基準電位に接続され、前記記憶部と前記１対の第１および第２の信号線を介して接続されるフリップフロップ回路と、前記フリップフロップ回路からの出力信号を増幅する信号増幅部と、を備えることを特徴とする。【００１５】
また、本発明は、前記記憶部と前記センス部とを組み合わせたメモリセルを備える半導体装置であって、前記メモリセルが行および列方向に配列したマトリックスアレイと、センスアンプと、を少なくとも含み、前記メモリセルの各々は、半導体基板上に形成されたフローティングゲート、ドレインおよびソースを少なくとも含む第１および第２の不揮発性半導体メモリ素子を備える記憶部と、電源用トランジスタを介して電源に接続されるフリップフロップ回路により信号を保持するセンス部と、を含み、前記第１および第２の不揮発性半導体メモリ素子は、フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成され、前記フリップフロップ回路は、活性化信号によって前記電源用トランジスタのオン状態・オフ状態を制御することにより前記フリップフロップ回路に電源を印加するように構成されるセンス部と、前記第１および第２の不揮発性半導体メモリ素子のソースを行ごとに接続するソース線と、前記センス部の選択信号および前記活性化信号を行毎に伝送する行線と、前記センス部の情報を列毎に伝送するビット線と、を備え、前記センスアンプは、前記ビット線に前記センス部から出力される信号を列毎に接続し、前記ビット線および前記行線によって指定される不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態によって記憶される情報を読み出す読み出し手段を備えることを特徴とする。【００１６】
また、本発明は、前記記憶部と前記センス部とを組み合わせたメモリセルを備える半導体装置であって、前記メモリセルが行および列方向に配列したマトリックスアレイと、センスアンプと、を少なくとも含み、前記メモリセルの各々は、半導体基板上に形成されたフローティングゲート、ドレインおよびソースを少なくとも含む第１および第２の不揮発性半導体メモリ素子と、前記第１および第２の不揮発性半導体メモリ素子の各々に直列接続され、オン状態又はオフ状態とすることで前記第１および第２の不揮発性半導体メモリ素子の選択又は非選択を制御する第１および第２のトランジスタと、を含む記憶部と、電源用トランジスタを介して電源に接続されるフリップフロップ回路により信号を保持するセンス部を備えるセンス部と、前記第１および第２のトランジスタをオン状態として、前記第１および第２の不揮発性半導体メモリ素子のソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積し、前記第１および第２の不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の消去時に、前記半導体基板と前記第１および第２の不揮発性半導体メモリ素子のドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子と、前記フリップフロップ回路は、電源制御によって前記電源用トランジスタのオン状態・オフ状態を制御して前記フリップフロップ回路に電源を印加するように構成されるセンス部と、前記第１および第２の不揮発性半導体メモリ素子のソースを行毎に接続するソース線と、前記第１および第２のトランジスタのゲートを制御する制御信号、前記活性化信号、前記センス部の選択信号を行毎に伝送する行線と、前記センス部の情報を列毎に伝送するビット線と、を備え、前記センスアンプは、前記ビット線にセンス部から出力される信号を列毎に接続し、前記行線に入力される信号により前記不揮発性半導体メモリ素子と前記センス部とを選択的に遮断でき、前記ビット線および前記行線によって指定される不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態によって記憶される情報を読み出す読み出し手段を備えることを特徴とする。【００１７】
また、本発明は、第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態を有する第２の不揮発性半導体メモリ素子とを備える記憶部と、活性化信号入力端子を有し、入力された活性化信号により前記記憶部からの情報を読み出すセンス回路と、前記センス回路により読み出した情報を保持して出力するフリップフロップ回路とを備える信号保持部と、前記記憶部の情報を読み出す際に前記信号保持部を充電するプリチャージ部と、前記信号保持部から出力される信号を増幅して出力する増幅検出部と、を備え、前記第１および第２の不揮発性半導体メモリ素子は、半導体基板上に形成されたフローティングゲート、ドレインおよびソースからなり、それぞれのソースが前記第１の制御信号端子に接続されるトランジスタ構成であり、書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成されることを特徴とする。【００１８】
また、本発明は、第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態を有する第２の不揮発性半導体メモリ素子を備える記憶部と、１対の第１および第２の信号線を介して前記記憶部と接続され、活性化回路を併せ持つフリップフロップ回路によって前記記憶部から読み出した情報を保持して、出力する信号保持部と、を備え、前記第１および第２の不揮発性半導体メモリ素子は、半導体基板上に形成されたフローティングゲート、ドレインおよびソースからなり、それぞれのソースが前記第１の制御信号端子に接続されるトランジスタ構成であり、書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成され、前記第１の不揮発性半導体メモリ素子は、ドレインが前記第１の信号線に、ソースが前記第１の制御信号端子に接続され、前記第２の不揮発性半導体メモリ素子は、ドレインが前記第２の信号線に、ソースが前記第１の制御信号端子に接続され、共通に接続される前記制御信号端子Ｓは、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となり、前記信号保持部は、前記フリップフロップ回路の電源側に接続される電源用トランジスタを備える活性化回路を備えること、を特徴とする。【００１９】
また、本発明は、第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態を有する第２の不揮発性半導体メモリ素子と、第１の不揮発性半導体メモリ素子と直列に接続される第１のトランジスタと、第２の不揮発性半導体メモリ素子と直列に接続される第２のトランジスタと、を備える記憶部と、活性化回路を備えるフリップフロップ回路によって構成される信号保持部と、を備え、前記第１および第２の不揮発性半導体メモリ素子は、半導体基板上に形成されたフローティングゲート、ドレインおよびソースからなり、それぞれのソースが前記第１の制御信号端子に接続されるトランジスタ構成であり、書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成され、前記記憶部は、第１の不揮発性半導体メモリ素子は、ドレインが第２の信号線を介して高速センスアンプに、ソースが前記第１のトランジスタのドレインに接続され、第２の不揮発性半導体メモリ素子は、ドレインが第１の信号線を介して高速センスアンプに、ソースが前記第２のトランジスタのドレインに接続され、前記第１のトランジスタは、ゲートが活性化信号の入力端子に、ソースが前記第１の制御信号端子に接続され、前記第２のトランジスタは、ゲートが活性化信号の入力端子に、ソースが前記第１の制御信号端子に接続され、前記第１の制御信号端子は、消去時および書き込み時に所定の電位をとり、読み出し時には基準電位となり、前記信号保持部は、前記フリップフロップ回路の電源側に接続される電源用トランジスタを備える活性化回路を備え、前記信号保持部は、前記活性化回路に与える制御信号によって、前記不揮発半導体メモリ素子に記憶されている情報を増幅して検出し、読み出した情報を保持して出力することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、本発明における半導体装置では、第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態を有する第２の不揮発性半導体メモリ素子とを備える記憶部であって、前記第１および第２の不揮発性半導体メモリ素子は、半導体基板上に形成されたフローティングゲート、ドレインおよびソースを少なくとも含み、書き込み状態として、前記ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成され、１対となる第１の信号線と第２の信号線を介して前記第１および第２の不揮発性半導体メモリ素子に記憶される情報を読み出すセンス部を備えることとした。【００２１】
これにより、ゲート信号入力を備えないことで、第２層のポリシリコンプロセスを不要としたことにより必要となるフローティングゲートの下部の拡散層によるコントロールゲートの埋め込む処理を省くために、オン状態として、ソース−ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、オフ状態として、フローティングゲートに蓄積された電荷の消去時に、半導体基板とドレイン又はソース間に電圧を印加し、バンド−バンド間によるホットキャリアを半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成することができ、標準ロジックのＣＭＯＳプロセスで不揮発性半導体メモリ素子およびそれを用いた半導体装置が実現でき、ロジック混載メモリを容易に、また安価に実現できる。
【図面の簡単な説明】
【００２２】
【図１Ａ】本発明による不揮発性半導体メモリ素子の実施の形態を示す図である。
【図１Ｂ】本発明による不揮発性半導体メモリ素子の実施の形態を示す図である。
【図１Ｃ】本発明による不揮発性半導体メモリ素子の実施の形態を示す図である。
【図２】図１Ａ〜図１Ｃの実施の形態の等化回路を示す図である。
【図３】図１Ａ〜図１Ｃの実施の形態の特性を説明するための図である。
【図４Ａ】図１Ａ〜図１Ｃの実施の形態の動作を説明するための図である。
【図４Ｂ】図１Ａ〜図１Ｃの実施の形態の動作を説明するための図である。
【図５Ａ】図１Ａ〜図１Ｃの不揮発性半導体メモリ素子の実施の形態（実施形態１）の構成を示す図である。
【図５Ｂ】図１Ａ〜図１Ｃの不揮発性半導体メモリ素子の実施の形態（実施形態１）の構成を示す図である。
【図６】実施形態１における図５Ａ、図５Ｂの実施の形態の動作を説明するための図である。
【図７Ａ】実施形態２における不揮発性半導体メモリ素子の応用例の構成を示す図である。
【図７Ｂ】実施形態２における不揮発性半導体メモリ素子の応用例の構成を示す図である。
【図７Ｃ】実施形態２における不揮発性半導体メモリ素子の応用例の構成を示す図である。
【図８】実施形態３における図７Ａ〜図７Ｃの実施の形態を用いてマトリックスアレイを構成した場合を示す図である。
【図９】実施形態４における不揮発性半導体メモリ素子の応用例の構成を示す図である。
【図１０】実施形態５における図９の実施の形態を用いてマトリックスアレイを構成した場合を示す図である。
【図１１】実施形態６における不揮発性半導体メモリ素子の応用例の構成を示す図である。
【図１２】実施形態６における図１１の実施の形態の動作を説明するための図である。
【図１３】実施形態７における不揮発性半導体メモリ素子の応用例の構成を示す図である。
【図１４】実施形態７における図１３の実施の形態の動作を説明するための図である。
【図１５】実施形態８における不揮発性半導体メモリ素子の応用例の構成を示す図である。
【図１６】実施形態９における不揮発性半導体メモリ素子の応用例の構成を示す図である。
【図１７】実施形態９における図１６の実施の形態の動作を説明するための図である。
【図１８】実施形態１０における不揮発性半導体メモリ素子の応用例の構成を示す図である。
【符号の説明】
【００２３】
１００…ＳＲＡＭ部  ２００…記憶部  １０１、１０２、１０３…ＰＭＯＳトランジスタ  １０４、１０５…ＮＭＯＳトランジスタ  １０６、１０７…トランスファーゲートＮＭＯＳトランジスタ
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態について説明する。
［動作原理］
図１Ａに、本発明の実施の形態で用いる不揮発性半導体メモリ素子を構成する１個のトランジスタの平面図を、図１Ｂには図１Ａの断面図を、図１Ｃには図１Ａの等価回路図を示す。図１Ａ〜図１Ｃに示す不揮発性半導体メモリ素子は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ（電位Ｖｓｕｂ）上に形成されたフローティングゲートＦＧ、ドレインＤおよびソースＳから構成される。このフローティングゲートＦＧが電荷保持領域となるものであり、電極は設けられておらず、基板ＳＵＢ上に形成されたゲート絶縁層の上にポリシリコンからなるフローティングゲートＦＧが形成されている。
また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。【００２５】
図２に、図１Ａ〜図１Ｃに示す不揮発性半導体メモリ素子のカップリング系の等価回路を示す。フローティングゲートＦＧにある電荷Ｑが入っているとすると、この系のトータルチャージがＱということになるので、
2009119658.tif 000003
となる。ただし、ＶＦＧ、ＶＤ、ＶＳ、Ｖｃｈは、それぞれフローティングゲートＦＧの電位、ドレインＤの電位、ソースＳの電位、チャネルＣＨの電位である。また、Ｃ（ＦＢ）はフローティングゲートＦＧと基板ＳＵＢ間の容量、Ｃ（ＦＤ）はフローティングゲートＦＧとドレインＤ間の容量、Ｃ（ＦＳ）はフローティングゲートＦＧとソースＳ間の容量、Ｃ（ＦＣ）はフローティングゲートＦＧとチャネルＣＨ間の容量である。ここで、容量の合計をＣＴ（トータル）と定義すれば、
2009119658.tif 000004
であり、
2009119658.tif 000005
となる。ただし、Ｑ／ＣＴはフローティングゲートに電荷が注入されているときの電位を示す。ここで、Ｖｓｕｂ＝０Ｖ（基準電位、以下同じ）とすると、
2009119658.tif 000006
となる。ここで、各容量の比は、プロセスによっても多少異なるが、概略、Ｃ（ＦＤ）：Ｃ（ＦＳ）：Ｃ（ＦＣ）＝０．１：０．１：０．８程度となる。
ここで、フローティングゲートＦＧ内の電荷量をＱ／ＣＴ＝−ΔＶＦＧとすると、ＣＴ＝１として、
2009119658.tif 000007
となる。【００２６】
ここで、図１Ａ〜図１Ｃの不揮発性半導体メモリ素子の消去を説明する。この不揮発性半導体メモリ素子を構成するトランジスタのチャネルＣＨの閾値は０．５Ｖとする。消去は、ＶＤ＝８Ｖ、ＶＳ＝ｏｐｅｎ（オープン）とする。ソースがｏｐｅｎなので、このトランジスタのチャネルＣＨ部分には空乏層が広がり、フローティングゲートＦＧと基板ＳＵＢとの容量は非常に小さくなるので、無視すると、消去時のフローティングゲート電位ＶＦＧ（Ｅｒａｓｅ）は、ΔＶＦＧ＝０として、
2009119658.tif 000008
となる。ドレインＤに電圧を印加すると、図４Ａに示すように、まず初めに、ドレインＤ近傍にて空乏層の電界集中が起こり、いわゆる高エネルギーによるＢａｎｄ  ｔｏ  Ｂａｎｄ（ＢｔｏＢ）の電流が流れ、ホールと電子のペアが発生する。高エネルギーを持ったホール（ホットキャリア）が一部フローティングゲートＦＧに取り込まれ、さらに電圧を上げると、酸化膜が比較的厚い場合には、ファウラーノルトハイム（Fauler-Nordheim）のトンネル電流が流れる前にジャンクションブレークダウンが起こり、大電流が基板ＳＵＢに流れる。このブレークダウン電圧をＶＢＤとする。【００２７】
なお、バンド−バンド間（ＢｔｏＢ）電流の詳細は、「文献：『フラッシュメモリ技術ハンドブック』、編者：舛岡富士雄、発行所：株式会社サイエンスフォーラム、１９９３年８月１５日第１版第１刷発行。第５章第２節  不揮発性メモリセルにおけるバンド間トンネル現象の解析、Ｐ２０６〜２１５」を参照。また、図４Ａは横軸がドレイン電位ＶＤ、縦軸がドレイン電流ＩＤで、ドレイン電位ＶＤを変化させた場合のドレイン電流ＩＤの変化についてフローティングゲート電位ＶＦＧをパラメータとして模式的に表したものである。【００２８】
ここで、ＢｔｏＢおよびブレークダウンはある一定電界で起こるので、フローティングゲートＦＧの電位に依存する。図４Ａに示すように、ＶＦＧが低いとＶＢＤも低くなり、ＶＦＧが高いとＶＢＤも高くなる。【００２９】
フローティングゲートに蓄積された電荷の消去について説明する。
ゲートとドレインの電位差においてＢｔｏＢが起こる限界電位を５Ｖとすると、ＶＤ＝８Ｖでは、フローティングゲート電位ＶＦＧは３Ｖになるまで消去される、言い換えれば、ホットキャリアが注入される。初期のＶＦＧは０．８Ｖとなるので、消去後３Ｖとなると、消去時の変化量ΔＶＦＧ（Ｅ）は＋２．２Ｖとなる。【００３０】
一方、書き込みは、ＶＤ＝５Ｖ、ＶＳ＝０Ｖとする。このとき、書き込み前の状態は通常消去状態で、フローティングゲートＦＧ内にはホールが入っているとすると、このトランジスタはオン状態なので、チャネルは飽和領域で動作している。したがって、チャネル面積は約半分と仮定するとで、書き込み時のフローティングゲート電位ＶＦＧ（Ｐｒｏｇｒａｍ）は、（式１）より、
2009119658.tif 000009
となり、ホットエレクトロンが発生し、書き込みが行われる。ここで、このトランジスタの閾値が０．５Ｖなので、フローティングゲートＦＧの電位ＶＦＧが０．５Ｖになると電流が流れなくなり、書き込みが終了する。このとき、ゲート電圧が、２．５Ｖから０．５Ｖに変化するので、書き込み時の変化量ΔＶＦＧ（Ｐ）は−２．０Ｖとなる。【００３１】
図３を参照して、この消去および書き込み状態のトランジスタ特性を説明する。
この図は、横軸がフローティングゲート電位ＶＦＧ、縦軸がドレインＤの電流ＩＤで、消去、中性および書き込みの３つの状態においてフローティングゲート電位ＶＦＧを変化させた場合のゲート電流ＩＤの変化を模式的に表したものである。【００３２】
次に読み出しの説明を行う。読み出しはＶＤ＝１Ｖ、ＶＳ＝０Ｖとする。このとき、フローティングゲートＦＧにΔＶＦＧの電荷が入っていたとすると、読み出し時のフローティングゲート電位ＶＦＧ（Ｒｅａｄ）は、
2009119658.tif 000010
となる。“０”読み出しの場合は、チャネルがオフしているので、Ｖｃｈ＝０Ｖとなり、 “０”読み出し時のフローティングゲート電位ＶＦＧ（“０”）は、
2009119658.tif 000011
となる。一方、“１”読み出しの場合は、チャネルがオンしているので、Ｖｃｈ＝１Ｖとなり、 “１”読み出し時のフローティングゲート電位ＶＦＧ（“１”）は、
2009119658.tif 000012
となる。
“０”読み出しの場合は、書き込み時にフローティングゲートＦＧ内に電子が−Δ２．０Ｖ分注入されているので、（式４−１）より、“０”読み出し時のフローティングゲート電位ＶＦＧ（“０”）は、
2009119658.tif 000013
となる。一方、“１”読み出しの場合は、消去時にフローティングゲートＦＧ内にホールがΔ２．２Ｖ分入っているので、（式４−２）より、“１”読み出し時のフローティングゲート電位ＶＦＧ（“１”）は、
2009119658.tif 000014
となる。図４Ｂに、この不揮発性半導体メモリ素子の動作をまとめる。なお、ドレインとソースの動作は互いに逆の動作とすることが可能である。【００３３】
［実施形態１］
図５Ａおよび図５Ｂに、図１Ａ、図１Ｂ、図１Ｃなどを参照して説明した不揮発性半導体メモリ素子の応用例である実施形態１を示す。
本メモリセルは、ＳＲＡＭ部１００（センス部）と、不揮発性半導体メモリ素子２０１（第１の不揮発性半導体メモリ素子）、２０２（第２の不揮発性半導体メモリ素子）から構成される記憶部２００を備える。
ＳＲＡＭ部１００は、記憶部２００のデータをセンスおよびラッチしておくためのものであり、記憶部２００は、書き込み、消去可能な記憶部である。
ＳＲＡＭ部１００は、このＳＲＡＭ部１００を活性化して記憶部２００のデータをセンス／確定するための活性化信号（ＳＥＴ）が入力されるＰＭＯＳトランジスタ１０１、ラッチ部を構成するＰＭＯＳトランジスタ１０２、１０３、ＮＭＯＳトランジスタ１０４、１０５、このメモリセルのデータを外部に読み出すためのトランスファーゲートＮＭＯＳトランジスタ１０６、１０７を備える。
また、記憶部２００は、不揮発性半導体メモリ素子２０１および２０２を備え、それぞれが反対の論理を示すデータを記憶する。【００３４】
ＳＲＡＭ部１００と記憶部２００の接続について述べる。
ＳＲＡＭ部１００では、トランジスタ１０２とトランジスタ１０４、トランジスタ１０３とトランジスタ１０５はそれぞれインバータとして接続される。そして、この２つのインバータを接続して、フリップフロップ回路を形成する。
すなわち、トランジスタ１０２は、ゲートがトランジスタ１０４のゲートと接続され、ソースがトランジスタ１０４のドレインに接続される。
トランジスタ１０４は、ソースが基準電位に接続される。
また、トランジスタ１０３は、ゲートがトランジスタ１０５のゲートと接続され、ソースがトランジスタ１０５のドレインに接続される。
トランジスタ１０５は、ゲートがトランジスタ１０２のソースに、ドレインがトランジスタ１０２のゲートに、ソースが基準電位に接続される。【００３５】
このインバータの組み合わせによって形成されたフリップフロップ回路の電源端子は、トランジスタ１０１を介して電源に接続される。すなわち、トランジスタ１０１は、ゲートが活性化信号ＳＥＴの入力端子に接続され、ドレインが電源に接続され、ソースがトランジスタ１０２、１０３のドレインに接続される。
また、トランジスタ１０６とトランジスタ１０７によって、ワード線ＷＬ、データ線ＤＬ、データ線反転信号線ＤＬＢに接続される。
トランジスタ１０６は、ゲートがワード線ＷＬに接続され、ドレインがデータ線ＤＬに接続され、ソースがトランジスタ１０２のソースに接続される。
トランジスタ１０７は、ゲートがワード線ＷＬに接続され、ドレインがデータ線反転信号線ＤＬＢに接続され、ソースがトランジスタ１０３のソースに接続される。【００３６】
記憶部２００の不揮発性半導体メモリ素子２０１および２０２は、信号線ＢｉｔおよびＢｉｔＢを介して、ＳＲＡＭ部１００と接続される。
不揮発性半導体メモリ素子２０１は、ソースが制御信号端子Ｓに、ドレインが信号線ＢｉｔＢを介してＳＲＡＭ部１００のトランジスタ１０２のゲート端子に接続される。
不揮発性半導体メモリ素子２０２は、ソースが制御信号端子ＳＢに、ドレインが信号線Ｂｉｔを介してＳＲＡＭ部１００のトランジスタ１０３のゲート端子に接続される。【００３７】
図５Ｂを参照し、記憶部２００の動作を説明する。
図５Ｂでは、書き込み動作と消去動作、読み出し動作を順に示している。
書き込み動作時には、ワード線ＷＬ、活性化信号ＳＥＴの入力端子、データ線ＤＬにそれぞれ２Ｖの電位を、データ線反転信号線ＤＬＢに０Ｖの電位が入力されると、トランスファートランジスタ１０６および１０７を介して信号線ＢｉｔおよびＢｉｔＢにデータ線ＤＬ、データ線反転信号線ＤＬＢの電位が伝わり、信号線Ｂｉｔの電位が約１Ｖ、信号線ＢＩｔＢの電位が０Ｖとなる。
このとき、制御信号端子Ｓ、制御信号端子ＳＢにＳ＝５Ｖ、ＳＢ＝８Ｖの電位をそれぞれ印加すると、不揮発性半導体メモリ素子２０１は書き込み状態に、不揮発性半導体メモリ素子２０２は消去状態となり、不揮発性半導体メモリ素子２０１のフローティングゲートには電子が注入され、不揮発性半導体メモリ素子２０２のフローティングゲートには正孔が注入される。【００３８】
一方、消去動作時には、逆に、データ線ＤＬに０Ｖの電位を、データ線反転信号線ＤＬＢに２Ｖの電位を与えると、トランスファートランジスタ１０６および１０７を介して信号線Ｂｉｔの電位が０Ｖ、信号線ＢｉｔＢの電位が１Ｖとなる。
このとき、制御信号端子Ｓ、制御信号端子ＳＢに、Ｓ＝８Ｖ、ＳＢ＝５Ｖの電位をそれぞれ印加すると、不揮発性半導体メモリ素子２０１は消去状態に、不揮発性半導体メモリ素子２０２は書き込み状態となる。【００３９】
図６を参照しながら、この記憶部２００に設定されたデータを読み出し動作について説明する。
図６は、記憶部２００の読み出し動作を示すタイミングチャートである。
図６は、活性化信号ＳＥＴの入力端子、ワード線ＷＬ、信号線Ｂｉｔ、ＢｉｔＢ、データ線ＤＬ、データ線反転信号線ＤＬＢの各信号線の電圧の変化について時間を追って示している。【００４０】
この記憶部２００に書き込みが行われている場合、すなわち“０”データを読み出す場合についての例を示す。
まず、データ線ＤＬ、データ線反転信号線ＤＬＢの電圧は２Ｖに予めチャージ（プリチャージ）しておく。
制御信号端子Ｓ、制御信号端子ＳＢの入力端子の端子電圧は、Ｓ＝ＳＢ＝０Ｖとする。
時刻ｔ１１から、活性化信号ＳＥＴの入力端子の端子電圧を、２Ｖから徐々に０Ｖへと変化させると、活性化信号ＳＥＴの電位が２Ｖから徐々に０Ｖへと変化する。これにより、ＳＲＡＭ部１００が活性化して、信号線Ｂｉｔ、ＢｉｔＢが充電され信号線Ｂｉｔ、ＢｉｔＢの電圧が徐々に高くなる。
記憶部２００には、“０”データが書き込まれているため、不揮発性半導体メモリ素子２０１がオフ状態、不揮発性半導体メモリ素子２０２がオン状態となっている。それにより、信号線Ｂｉｔの電位は、「Ｌ（Ｌｏｗ：ロー）」レベル側に引かれ、信号線ＢｉｔＢの電位は、充電され、信号線Ｂｉｔが“０”に、Ｂ信号線ＢｉｔＢが“１”にセットされる（時刻ｔ１２）。
時刻t１３で、ワード線ＷＬの電圧を２Ｖにすると、トランスファートランジスタ１０６、１０７がオン状態となり、データ線ＤＬの電圧が０Ｖ、データ線反転信号線ＤＬＢの電圧が２Ｖとなり読み出し動作が終了する。【００４１】
この記憶部２００が消去されている場合、すなわち“１”データを読み出す場合については、それぞれ状態を示す信号が逆の動作を示すことになり、信号線Ｂｉｔの電圧が２Ｖ、信号線ＢｉｔＢの電圧が０Ｖ、データ線ＤＬの電圧が２Ｖ、データ線反転信号線ＤＬＢの電圧が０Ｖとなり読み出し動作が終了する。【００４２】
活性化信号ＳＥＴの入力端子の端子電圧が「Ｈ」から「Ｌ」になり始めてから、データ線ＤＬ、データ線反転信号線ＤＬＢの電圧が確定するまで、すなわち時刻ｔ１１からｔ１３の間がセンス期間となる。【００４３】
この構成のメリットは、構成をシンプルにすることができる点である。また、高電圧が印加されるのは、不揮発性半導体メモリ素子２０１、２０２の制御信号端子Ｓ、制御信号端子ＳＢに接続される部分であり、ＳＲＡＭ部１００（センス部）には高電圧が印加されないので、センス部には微細プロセスを採用できる。
例えば、ＳＲＡＭ部１００（センス部）ではロジック標準プロセスにおける６５μｍプロセスを用いて、また、不揮発性半導体メモリ素子２０１、２０２ではロジック標準プロセスにおけるＩ／Ｏトランジスタプロセス（使用電圧３〜５Ｖ，実質耐圧８Ｖ〜９Ｖ）を採用することによりシンプルで微小な不揮発性メモリを提供できる。【００４４】
［実施形態２］
図７Ａ、図７Ｂおよび図７Ｃに、実施形態１からの変形した形態である実施形態２を示す。
図７Ａは、実施形態２におけるブロック図である。
実施形態２で変更した部分について説明し、変更のない部分については同じ符号をつけ実施形態１を参照することとし説明を省略する。
実施形態１に示したＳＲＡＭ部１００（センス部）は同じであるが、記憶部２００では、不揮発性半導体メモリ素子２０１（第１の不揮発性半導体メモリ素子）と２０２（第２の不揮発性半導体メモリ素子）のソースは、制御信号端子Ｓと制御信号端子ＳＢとに分離して設定したが、本実施形態の記憶部２００ａでは、不揮発性半導体メモリ素子２０１と２０２のソースは、それぞれ共通の制御信号端子Ｓに接続する。【００４５】
ソースを共通とする場合には、書き込み動作と消去動作を両立させるための制御信号端子電圧ＶＳの最適化が必要になる。【００４６】
図７Ｂおよび図７Ｃに制御信号端子電圧ＶＳの印加電圧を変えた場合の例を示している。
図７Ｂは、制御信号端子電圧ＶＳを７Ｖとした場合について示している。
再度、（式２）、（式３）、（式４−１）、（式４−２）を確認する。ここで、ドレインと、ソースは入れ替わっているのでＶＤの代わりにＶＳが入る。【００４７】
消去時のフローティングゲートＦＧの初期状態は、（式２）より、
2009119658.tif 000015
となり、フローティングゲートＦＧの最終状態は、７Ｖ−５Ｖ＝２Ｖとなるので、その変化量は、＋１．３Ｖとなる。
また、書き込み時のフローティングゲートＦＧの初期状態は、（式３）より、
2009119658.tif 000016
となり、最終状態は、ＦＧ＝２Ｖで消去が始まるので、ＦＧ＝２Ｖとまでとすると、変化量は、＋１．５Ｖとなる。
したがって、“０”読み出しのフローティングゲートＦＧの初期状態は、（式４−１）より、
2009119658.tif 000017
となる。
また、“１”読み出しのフローティングゲートＦＧの初期状態は、（式４−２）より、
2009119658.tif 000018
となる。
これにより、不揮発性半導体メモリ素子２０１、２０２としての閾値は、０．５Ｖなので、十分に動作可能である。【００４８】
図７Ｃは、制御信号端子電圧ＶＳを６Ｖとした場合について示す。
消去時のフローティングゲートＦＧの初期状態は、（式２）より、
2009119658.tif 000019
となり、フローティングゲートＦＧの最終状態は、６Ｖ−５Ｖ＝１Ｖとなるので、その変化量は、＋０．４Ｖとなる。
また、書き込み時のフローティングゲートＦＧの初期状態は、（式３）より、
2009119658.tif 000020
となり、最終状態は、ＦＧ＝１Ｖで消去が始まるので、ＦＧ＝１Ｖとまでとすると、変化量は、―２．０Ｖとなる。
したがって、“０”読み出しのフローティングゲートＦＧの初期状態は、（式４−１）より、
2009119658.tif 000021
となる。
また、“１”読み出しのフローティングゲートＦＧの初期状態は、（式４−２）より、
2009119658.tif 000022
となる。
これにより、不揮発性半導体メモリ素子２０１および２０２としての閾値は、０．５Ｖなので、“１”読み出し動作でのマージンが厳しく（読み出しの許容範囲が狭く）なる。ただし、この場合には、不揮発性半導体メモリ素子２０１および２０２の閾値を０Ｖ付近に設定しておけば、読み出しは可能である。
このように、ソースを共通にする場合には、ＶＳ＝６Ｖから７Ｖ近辺に最適な電圧がある。【００４９】
［実施形態３］
図８にさらに別の実施形態３を示す。
本実施形態は、実施形態２のメモリセルを複数個マトリックス状に並べてメモリアレイセルを構成してある。すなわち、メモリセルＭ１１〜Ｍｍｎは、それぞれがＳＲＡＭ部１００（センス部）と記憶部２００ａとを備えるメモリセルであり、内部の詳細の説明は、実施形態２の説明によるものとする。変更のない部分については同じ符号をつけ実施形態２を参照することとし説明を省略する。【００５０】
メモリセルアレイは、（ｍ×ｎ）個のメモリセルＭ１１〜Ｍｍｎと、ｎ個のセンスアンプ８００−１〜８００−ｎを備える。【００５１】
また、ワード線ＷＬ１を共通にして、メモリセルＭ１１〜Ｍ１ｎが配置され、ワード線ＷＬｍを共通にしてメモリセルＭｍ１〜Ｍｍｎが配置される。また、Ｍ１１〜Ｍｍ１のデータ線ＤＬ１およびＤＬＢ１が共通に接続され、Ｍ１ｎ〜Ｍｍｎのデータ線ＤＬｎおよびＤＬＢｎが共通に接続される。
また、ワード線方向に、ソースが共通に接続され、それぞれソース線Ｓ１〜Ｓｍとなる。
ＳＲＡＭ部１００を活性化する活性化信号ＳＥＴの端子も、ワード線方向にゲート線ＳＥＴ１〜ＳＥＴｍで接続される。
各データ線ＤＬ１、ＤＬＢ１乃至ＤＬｎ、ＤＬＢｎは、センスアンプ８００−１〜８００−ｎにそれぞれ接続される。【００５２】
ワード線ＷＬ１〜ＷＬｍ（行線）は、各行ごとに接続されたＳＲＡＭ部１００ごとに選択する選択信号を各ＳＲＡＭ部１００の行ごとに供給する信号線である。
ゲート線ＳＥＴ１〜ＳＥＴｍ（行線）は、ＳＲＡＭ部１００を活性化させる活性化信号ＳＥＴを、各ＳＲＡＭ部１００の行ごとに供給する信号線である。
データ線ＤＬ１、ＤＬＢ１〜ＤＬｎ、ＤＬＢｎは、ＳＲＡＭ部１００から読み出す情報、あるいは、書き込む情報を列ごとに伝送する信号線である。
ソース線Ｓ１〜Ｓｍ（線）は、記憶部２００ａの情報を書き込み・消去・読み出しを行う制御信号を行ごとに供給する信号線である。
このアレイ構成では、例えば、ワード線ＷＬ１、ゲート線ＳＥＴ１、ソース線Ｓ１で選択されるメモリセルＭ１１〜Ｍ１ｎが同時に書き込み／消去或いは読み出しが可能となり、所謂ページ書き換え、ページ読み出しが可能となり、高速書き換え、高速読み出しが可能となる。【００５３】
［実施形態４］
図９に、実施形態１からの変形した形態である実施形態４を示す。
実施形態４で変更した部分について説明し、変更のない部分については同じ符号をつけ実施形態１を参照することとし説明を省略する。
実施形態１に示したＳＲＡＭ部１００（センス部）は同じであるが、記憶部２００では、不揮発性半導体メモリ素子２０１（第１の不揮発性半導体メモリ素子）および２０２（第２の不揮発性半導体メモリ素子）のソースは、制御信号端子Ｓと制御信号端子ＳＢは分離して設定していた点と、不揮発性半導体メモリ素子２０１および２０２が直接ＳＲＡＭ部１００と接続されていた点が、本実施形態の記憶部２００ｂとしている点が異なる。
不揮発性半導体メモリ素子２０１および２０２のソースを共通の制御信号端子Ｓに接続する点については、実施形態２に示した記憶部２００ａでの説明を参照することとする。【００５４】
記憶部２００ｂは、ＳＲＡＭ部１００と不揮発性半導体メモリ素子２０１および２０２との間に、データトランスファー用のＮＭＯＳトランジスタ２０３、２０４を備えている。【００５５】
不揮発性半導体メモリ素子２０１は、ドレインがトランジスタ２０３のソースに、ソースが制御信号端子Ｓに接続される。
不揮発性半導体メモリ素子２０２は、ドレインがトランジスタ２０４のソースに、ソースが制御信号端子Ｓに接続される。
トランジスタ２０３は、ゲートがトランスファー信号ＴＲＦの入力端子に接続され、ドレインはＳＲＡＭ部１００と信号線ＢｉｔＢを介して接続される。
トランジスタ２０４は、ゲートがトランスファー信号ＴＲＦの入力端子に接続され、ドレインはＳＲＡＭ部１００と信号線Ｂｉｔを介して接続される。【００５６】
トランジスタ２０３および２０４のゲートには、書き込み時、消去時および、不揮発性半導体メモリ素子２０１および２０２のデータをＳＲＡＭに転送するときに選択されるトランスファー信号ＴＲＦが「Ｈ」として入力される。
この構成では、メモリセルの大きさは多少大きくなるが、記憶データがＳＲＡＭ部に転送された後は、トランスファー信号ＴＲＦが「Ｌ」を入力され不揮発性半導体メモリ素子２０１および２０２がＳＲＡＭ部１００から切り離されるので、ドレインに電圧が供給されず、不必要な電圧がかからなくなり、信頼性が向上するというメリットがある。【００５７】
［実施形態５］
図１０にさらに別の実施形態５を示す。
実施形態５で変更した部分について説明し、変更のない部分については同じ符号をつけ実施形態４を参照することとし説明を省略する。
本実施形態は、実施形態３で示したメモリセルアレイにおけるメモリセルＭ１１〜Ｍｍｎの代わりに、メモリセルＭＡ１１〜ＭＡｍｎとした実施形態である。
メモリセルアレイは、（ｍ×ｎ）個のメモリセルＭＡ１１〜ＭＡｍｎとｎ個のセンスアンプ８００−１〜８００−ｎを備える。
メモリセルＭ１１〜Ｍｍｎと、メモリセルＭＡ１１〜ＭＡｍｎとの違いは、記憶部の形態が異なる。
メモリセルＭ１１〜Ｍｍｎは、ＳＲＡＭ部１００（センス部）と記憶部２００ａを備えていたが、メモリセルＭＡ１１〜ＭＡｍｎは、ＳＲＡＭ部１００（センス部）および記憶部２００ｂを備えている。すなわち、モリセルＭＡ１１〜ＭＡｍｎが備えるメモリセルは、実施形態４に示したメモリセルと同じ形態である。【００５８】
実施形態５で変更した部分について説明し、変更のない部分については同じ符号をつけ実施形態３および４を参照することとし説明を省略する。【００５９】
メモリセルＭＡ１１〜ＭＡｍｎに記憶されたデータを一括で読み出せる形態である。
例えば、データ転送用のトランスファー信号ＴＲＦ１〜ＴＲＦｍを「Ｌ」とすることによって、トランスファー信号ＴＲＦ１〜ＴＲＦｍに「Ｌ」が入力された行線に接続されたメモリセルを非選択にすることができる。これにより、メモリセルをＳＲＡＭ部１００から切り離せば、その後は、このメモリはＳＲＡＭ部１００と同等に動作することができる。
なお、全メモリセルを同時にデータ転送すると、過度にＳＲＡＭ部１００に流れる電流が集中して過大電流が流れるおそれがある。この場合は、活性化信号ＳＥＴの入力端子への活性化信号ＳＥＴの入力タイミングを順にずらしてそれぞれのメモリセルＭＡ１１〜ＭＡｍｎの活性化タイミングをずらせば、ピーク電流を抑えることができる。【００６０】
［実施形態６］
図１１に、実施形態２から変形した形態である実施形態６を示す。
実施形態６で変更した部分について説明し、変更のない部分については同じ符号をつけ実施形態２を参照することとし説明を省略する。
実施形態２に示したＳＲＡＭ部１００の代わりに高感度センスアンプ３００（センス部）を備えている。また、記憶部２００ａは同じであり、信号線ＢｉｔおよびＢｉｔＢを介して、高感度センスアンプ３００と接続される。【００６１】
ＳＲＡＭ部１００の代わりとなる、設けられた高感度センスアンプ３００について示す。
高感度センスアンプ３００は、プリチャージ用ＰＭＯＳトランジスタ３０１および３０２、センス用ＮＭＯＳトランジスタ３０３および３０４、センスアンプ活性化用ＮＭＯＳトランジスタ３０５、および、センスされたデータをデータ線に転送する（読み出す）ためのトランスファートランジスタ３０６および３０７を備える。【００６２】
トランジスタ３０１は、ゲートがプリチャージ信号ＰＲＥの入力端子に、ドレインが電源に接続され、ソースが信号線Ｂｉｔに接続される。
トランジスタ３０２は、ゲートがプリチャージ信号ＰＲＥの入力端子に、ドレインが電源に接続され、ソースが信号線ＢｉｔＢに接続される。
トランジスタ３０３は、ゲートが信号線ＢｉｔＢとトランジスタ３０４のドレインに、ソースがトランジスタ３０５のドレインに接続される。
トランジスタ３０４は、ゲートが信号線Ｂｉｔとトランジスタ３０３のドレインに、ソースがトランジスタ３０５のドレインに接続される。
トランジスタ３０５は、ゲートがセンスアンプ活性化信号（以下、「センス信号ＳＥＮ」という）の入力端子に接続され、ソースが基準電位に接続される。
トランジスタ３０６は、ゲートがワード線ＷＬに接続され、ドレインがデータ線ＤＬに接続され、ソースがトランジスタ３０３のドレインに接続される。
トランジスタ３０７は、ゲートがワード線ＷＬに接続され、ドレインがデータ線反転信号線ＤＬＢに接続され、ソースがトランジスタ３０４のドレインに接続される。【００６３】
図１２を参照し、動作を説明する。
この図は、図１１に示した構成の動作を示すタイミングチャートである。
まず、時刻ｔ２１でプリチャージ信号ＰＲＥの入力端子に「Ｌ」が入力され、プリチャージ信号ＰＲＥが「Ｌ」になると、トランジスタ３０１および３０２が活性化して、徐々に信号線Ｂｉｔ、ＢｉｔＢが充電され、「Ｈ」となる。
このときセンス信号ＳＥＮの入力端子およびセンスデータをデータ線ＤＬ、データ線反転信号線ＤＬＢに転送するための選択信号のワード線ＷＬの入力端子は「Ｌ」が入力され、センス信号ＳＥＮおよびワード線ＷＬに入力された選択信号は「Ｌ」になる。
また、トランジスタ３０１および３０２により充電されている信号線Ｂｉｔ、ＢｉｔＢに合わせて、データ線ＤＬおよびデータ線反転信号線ＤＬＢも徐々に充電され、「Ｈ」となる。
データ線ＤＬおよびデータ線反転信号線ＤＬＢの充電は、別に設けたデータ線プリチャージ回路によりプリチャージ信号ＰＲＥと同一のタイミングでプリチャージされる。データ線プリチャージ回路については、次の実施形態で示すプリチャージ回路６００などが適用できる。詳細の説明は後述することとする。【００６４】
時刻ｔ２２でプリチャージ信号ＰＲＥの入力端子に「Ｈ」が入力され、プリチャージ信号ＰＲＥが、「Ｈ」となる。トランジスタ３０１および３０２による充電が停止され、プリチャージが終了する。ここで、センス信号ＳＥＮの入力端子に徐々に「Ｌ」から「Ｈ」となる信号が入力され、センス信号ＳＥＮが徐々に「Ｌ」から「Ｈ」に変化することにより、高感度センスアンプ３００のセンスアンプが活性化する。【００６５】
このとき記憶部２００に書き込まれているデータが“０”データとすると、不揮発性半導体メモリ素子２０１がオフ状態、２０２がオン状態で、かつ共通ソースＳは、基準電位（０Ｖ）なので、不揮発性半導体メモリ素子２０２を介して電流が共通ソースＳに流れて、信号線ＢｉｔとＢｉｔＢの微小な電圧差が検出できずに誤動作を起こす可能性がある。
誤動作を避けるためには、センス信号ＳＥＮの立ち上がり波形は、図示するように、比較的ゆっくりと立ち上げる必要がある。
理想的には、センス信号ＳＥＮの入力端子の電圧をトランジスタ３０５の閾値近傍に設定して、トランジスタ３０５を低電流動作させるのが望ましい。しかし、トランジスタ３０５の動作電流はセンス速度との関係があり、トランジスタ３０５を低電流動作させて電流が制限された状態では、センス速度が遅くなる。【００６６】
時刻ｔ２３で、センス信号ＳＥＮの入力端子に「Ｈ」が入力され、センス信号ＳＥＮは「Ｈ」となる。この間に、信号線ＢｉｔとＢｉｔＢの電位が確定する。時刻ｔ２４で、信号線ＢｉｔとＢｉｔＢの電位が確定している状態で、ワード線ＷＬに「Ｈ」が入力されると、ワード線ＷＬが「Ｈ」となる。ワード線ＷＬが「Ｈ」となることにより、トランジスタ３０６および３０７が活性化し、信号線Ｂｉｔ、ＢｉｔＢに充電された状態により、データ線ＤＬおよびデータ線反転信号線ＤＬＢの電位が確定し、読み出し動作が終了する。【００６７】
［実施形態７］
図１３は、実施形態６からの変形した形態である実施形態７を示す。
実施形態７で変更した部分について説明し、変更のない部分については同じ符号をつけ実施形態６を参照することとし説明を省略する。
実施形態６に示した高感度センスアンプ３００の代わりとなる高感度センスアンプ４００（信号保持部）と、プリチャージ回路６００（プリチャージ部）、アンプ部７００（増幅検出部）を備えている。また、記憶部２００ａは同じであり、信号線Ｂｉｔ、ＢｉｔＢを介して、高感度センスアンプ４００と接続される。【００６８】
高速センスアンプ４００は、センス用ＮＭＯＳトランジスタ４０１、４０２、センスアンプ活性化用ＮＭＯＳトランジスタ４０３、４０４、および、センスされたデータをデータ線ＤＬおよびデータ線反転信号線ＤＬＢに転送する（読み出す）ためのトランスファートランジスタ４０５、４０６を備える。【００６９】
トランジスタ４０１は、ゲートが信号線ＢｉｔＢとトランジスタ４０２のドレインに、ソースがトランジスタ４０３および４０４のドレインに接続される。
トランジスタ４０２は、ゲートが信号線Ｂｉｔとトランジスタ４０１のドレインに、ソースがトランジスタ４０３および４０４のドレインに接続される。
トランジスタ４０３は、ゲートがセンス信号ＳＥＮの入力端子に接続され、ソースが基準電位に接続される。
トランジスタ４０４は、ゲートがセンス信号ＳＥＮｄの入力端子に接続され、ソースが基準電位に接続される。
トランジスタ４０５は、ゲートがワード線ＷＬに接続され、ドレインがデータ線ＤＬに接続され、ソースがトランジスタ４０１のドレインに接続される。
トランジスタ４０６は、ゲートがワード線ＷＬに接続され、ドレインがデータ線反転信号線ＤＬＢに接続され、ソースがトランジスタ４０２のドレインに接続される。【００７０】
プリチャージ回路６００は、トランジスタ６０１、６０２、６０３を備える。
トランジスタ６０１は、ゲートがプリチャージ制御信号ＰＲＥの入力端子に、ドレインが電源に、ソースがデータ線ＤＬに接続される。
トランジスタ６０２は、ゲートがプリチャージ制御信号ＰＲＥの入力端子に、ドレインが電源に、ソースがデータ線反転信号線ＤＬＢに接続される。
トランジスタ６０３は、ゲートがプリチャージ制御信号ＰＲＥの入力端子に、ドレインがデータ線ＤＬに、ソースがデータ線反転信号線ＤＬＢに接続される。【００７１】
高感度センスアンプ３００の代わりとなる高感度センスアンプ４００を設けた実施形態である。
高感度センスアンプ４００は、図１１で示した実施形態６と異なる点は、高速センスアンプ３００で備えていたプリチャージトランジスタ３０１、３０２を削除し、新たに、活性化トランジスタを４０３と４０４に分離したことにある。
さらに、プリチャージ回路６００をデータ線ＤＬおよびデータ線反転信号線ＤＬＢ側にのみに設けたことである。【００７２】
なお、プリチャージ回路６００は、プリチャージ制御信号ＰＲＥが入力される入力端子に「Ｌ」が入力されると、プリチャージ制御信号ＰＲＥが「Ｌ」となる。これにより、トランジスタ６０１、６０２を介して、データ線ＤＬおよびデータ線反転信号線ＤＬＢを充電することができる。トランジスタ６０３は、トランジスタ６０１、６０２とともに活性化し、データ線ＤＬおよびデータ線反転信号線ＤＬＢに充電される電位のバランスをとる働きをする。【００７３】
なお、アンプ部７００は、データ線ＤＬおよびデータ線反転信号線ＤＬＢを介して送られるデータをさらに高速に読み出すアンプと読み出したデータをラッチするための回路である。【００７４】
高速センスアンプ４００における活性化トランジスタは、初期センス動作（センス１）を行うトランジスタ４０３と、本センス動作（センス２）を行うトランジスタ４０４とで構成される。【００７５】
次に、図１４を参照し、動作を説明する。
この図は、図１３に示した構成の動作を示すタイミングチャートである。
まず、時刻ｔ３１で始まるプリチャージ時においては、プリチャージ信号ＰＲＥの入力端子、センス信号ＳＥＮ、ＳＥＮｄの各入力端子に「Ｌ」、ワード線ＷＬに「Ｈ」が入力され、プリチャージ信号ＰＲＥ、センス信号ＳＥＮ、ＳＥＮｄが「Ｌ」、ワード線ＷＬが「Ｈ」となる。
これにより、トランジスタ４０５、４０６はオン状態となり、プリチャージ回路６００も充電状態動作を行う。プリチャージ回路６００によって、データ線ＤＬおよびデータ線反転信号線ＤＬＢがプリチャージされ、トランジスタ４０５、４０６を介して信号線Ｂｉｔ、ＢｉｔＢも充電される。【００７６】
時刻ｔ３２でプリチャージ信号ＰＲＥの入力端子、センス信号ＳＥＮの入力端子に「Ｈ」が入力され、プリチャージ信号ＰＲＥ、センス信号ＳＥＮが「Ｈ」となる。
プリチャージ回路６００は、プリチャージを終了させる。また、ワード線ＷＬには、「Ｈ」レベルから少し下げた電位が入力され、ワード線ＷＬの電位が「Ｈ」レベルより少し低下した電位となったことにより、トランジスタ４０５、４０６はオフ状態となる。さらに、センス信号ＳＥＮの入力端子に「Ｈ」レベルの電位が入力され、センス信号ＳＥＮが「Ｈ」となる。【００７７】
このときのトランジスタ４０３は定電流動作をさせるか、あるいは、トランジスタの容量を小容量のものとしてドレイン電流を少なくする。これにより、センス動作の感度を向上させて、信号線ＢｉｔおよびＢｉｔＢの微小な電位差を拡大させる。【００７８】
センス信号ＳＥＮの入力端子に「Ｈ」が入力されて、センス信号ＳＥＮを「Ｈ」となる。
信号線ＢｉｔとＢｉｔＢの電位差がある程度拡大した後に、時刻ｔ３３で、センス信号ＳＥＮｄの入力端子に「Ｈ」が入力されて、センス信号ＳＥＮｄが「Ｈ」となると、信号線ＢｉｔおよびＢｉｔＢの電位は急速に確定する。
ここで、ワード線ＷＬの入力端子に「Ｈ」が入力されて、ワード線ＷＬの電位が「Ｈ」となると、トランジスタ４０５、４０６を完全なオン状態とする。これにより、データ線ＤＬおよびデータ線反転信号線ＤＬＢの電位が確定する。その確定した電位をアンプ部７００に入力し、アンプ部７００は高速に判定して、データをラッチして読み出しを終了する。【００７９】
［実施形態８］
図１５に、実施形態７からの変形した形態である実施形態８を示す。
実施形態８で変更した部分について説明し、変更のない部分については同じ符号をつけ実施形態７を参照することとし説明を省略する。
実施形態７に示した高速センスアンプ４００、プリチャージ回路６００、７００は同じであるが、記憶部２００ａの代わりに記憶部２００ｃとする点が異なる。
記憶部２００ａでは、不揮発性半導体メモリ素子２０１と２０２のソースは、共通の制御信号端子Ｓに直接接続していたが、記憶部２００ｃでは、共通の制御信号端子Ｓにそれぞれ抵抗を介して接続する。【００８０】
記憶部２００ｃは、抵抗２０５（第１の抵抗）、２０６（第２の抵抗）をさらに備え、それぞれの不揮発性半導体メモリ素子２０１、２０２のソースが抵抗２０５、２０６を介して制御信号端子Ｓに接続される。
この抵抗２０５、２０６を設けることにより、制御信号端子Ｓを共通にしても、動作マージン（読み出し許容範囲）を広く確保することができる。
実施形態２において説明したとおり、制御信号端子Ｓを共通化すると、書き込み消去電圧は、６Ｖから７Ｖ程度に設定する必要がある。そのため、場合によっては、電子或いは正孔の注入量が少なくなり、読み出しマージンが少なくなるおそれがあり、電圧の最適化に注意を要する。
本実施形態では、例えば、不揮発性半導体メモリ素子２０１が書き込み（電子注入）、不揮発性半導体メモリ素子２０２が消去（正孔注入）を行うこととして、制御信号端子Ｓに８Ｖを印加する場合を考える。書き込みを行う不揮発性半導体メモリ素子２０１には、ホットエレクトロンによる電流が約１００μＡ程度流れるため、不揮発性半導体メモリ素子２０１のソースには、６Ｖ印加されることになる。【００８１】
一方、消去を行う不揮発性半導体メモリ素子２０２には電流が流れないので、不揮発性半導体メモリ素子２０２のソースには８Ｖが印加される。
したがって、書き込み時の電圧は図７Ｃの６Ｖのケースで示したように、“０”の読み出し時には、フローティングゲートは−１．９Ｖとなり、また、消去時の電圧は、図４Ｂの８Ｖのケースで示したように、“１”の読み出し時、フローティングゲートＦＧは＋２．７Ｖとなる。“０”の読み出しも、“１”の読み出しも十分マージンを確保することができる。【００８２】
［実施形態９］
図１６に、実施形態２からの変形した形態である実施形態９を示す。
実施形態９で変更した部分について説明し、変更のない部分については同じ符号をつけ実施形態２を参照することとし説明を省略する。
実施形態２に示したＳＲＡＭ部１００（センス部）の代わりに高感度センスアンプ５００（信号保持部）を備えている。また、記憶部２００ａは同じであり、信号線Ｂｉｔ、ＢｉｔＢを介して、高感度センスアンプ５００と接続される。【００８３】
ＳＲＡＭ部１００の代わりとなる、高感度センスアンプ５００を設けた実施形態である。【００８４】
この図に示す形態は、高感度センスアンプ５００として高感度・高速センスアンプを用いた形態であり、高感度・高速センスアンプ機能に合わせてラッチ機能を備えている。高感度センスアンプ５００は、ＰＭＯＳトランジスタ５０１、５０２、５０３、５０４、５０５を備える。【００８５】
トランジスタ５０１（電源用トランジスタ）は、ゲートが活性化信号ＳＥＴの端子に、ドレインが電源に接続され、ソースがトランジスタ５０２と５０３のドレインに接続される。
トランジスタ５０２は、ゲートが信号線Ｂｉｔとトランジスタ５０３のソースに接続される。
トランジスタ５０３は、ゲートが信号線ＢｉｔＢとトランジスタ５０２のソースに接続される。
トランジスタ５０４は、ゲートがワード線ＷＬに接続され、ドレインがデータ線ＤＬに接続され、ソースがトランジスタ５０２のソースに接続される。
トランジスタ５０５は、ゲートがワード線ＷＬに接続され、ドレインがデータ線反転信号線ＤＬＢに接続され、ソースがトランジスタ５０３のドレインに接続される。【００８６】
ＰＭＯＳトランジスタ５０１は、ゲートには、センスアンプのセットおよび活性化を行う活性化信号ＳＥＴが入力される。ＰＭＯＳトランジスタ５０２、５０３はセンス＆ラッチのトランジスタであり、トランジスタ５０４、５０５はデータをデータ線ＤＬおよびデータ線反転信号線ＤＬＢに読み出すためのトランスファートランジスタである。【００８７】
図１７に図１６に示した形態の動作波形を示す。
予めデータ線ＤＬおよびデータ線反転信号線ＤＬＢはプリチャージされている。不揮発性半導体メモリ素子２０１が書き込み、不揮発性半導体メモリ素子２０２が消去されているとする。
時刻ｔ４１で、活性化信号ＳＥＴの入力端子に「Ｌ」が入力され、活性化信号ＳＥＴが「Ｌ」となると、高感度センスアンプ５００が活性化される。これにより、信号線Ｂｉｔの電位はほぼ「Ｌ」のまま保たれ、信号線ＢｉｔＢが充電されるため、高速に信号線ＢｉｔおよびＢｉｔＢの電位が確定する。
その後、時刻ｔ４２でワード線ＷＬに「Ｈ」が入力され、ワード線ＷＬの電位が「Ｈ」になると、データ線ＤＬおよびデータ線反転信号線ＤＬＢの電位が確定し、読み出しを終了できる。【００８８】
［実施形態１０］
図１８に、実施形態９からの変形した形態である実施形態１０を示す。
実施形態１０で変更した部分について説明し、変更のない部分については同じ符号をつけ実施形態９を参照することとし説明を省略する。
実施形態９に示した高速センスアンプ５００は同じであるが、記憶部２００ａに代わり、記憶部２００ｄを備える。また、記憶部２００ｄに似ている形態に、実施形態８で示した記憶部２００ｃがある。
記憶部２００ｄの説明は、記憶部２００ｃと対比して説明することとする。【００８９】
記憶部２００ｄは、不揮発性半導体メモリ素子２０１、２０２、トランジスタ２０７、２０８を備える。
不揮発性半導体メモリ素子２０１は、ドレインが信号線ＢｉｔＢを介して高速センスアンプ５００に、ソースがトランジスタ２０７のドレインに接続される。
不揮発性半導体メモリ素子２０２は、ドレインが信号線Ｂｉｔを介して高速センスアンプ５００に、ソースがトランジスタ２０８のドレインに接続される。
トランジスタ２０７は、ゲートが信号ＳＥＬの入力端子に、ソースが制御信号端子Ｓに接続される。
トランジスタ２０８は、ゲートが信号ＳＥＬの入力端子に、ソースが制御信号端子Ｓに接続される。【００９０】
記憶部２００ｄは、記憶部２００ｃが備えた抵抗２０５、２０６の代わりに、適当な電流を流すことのできるトランジスタ２０７、２０８とする。このトランジスタ２０７、２０８は、定電流動作をさせるか、あるいは、トランジスタの容量を小容量のものとしてドレイン電流を少なくする。トランジスタ２０７、２０８のゲート端子には、選択信号も兼ねる信号ＳＥＬが入力される。
トランジスタでの構成されるほうが、抵抗で構成されるよりもレイアウト面積が小さくできることと、信号ＳＥＬによって活性化させるメモリセルを選択することが可能となる利点がある。例えば、図８あるいは図１０のマトリクス構成で、全てのメモリセルの制御信号端子Ｓを共通とすることが可能となり、信号ＳＥＬでの選択が行われる。【００９１】
上述したように、本発明の各実施の形態によれば、標準ロジックのＣＭＯＳプロセスで不揮発性半導体メモリ（すなわち不揮発性半導体メモリ素子およびそれを用いた半導体装置）が実現できる。したがって、標準ロジックに本発明の不揮発性半導体メモリを搭載することで、ロジック混載メモリを容易に、また安価に実現できる。【００９２】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明の半導体装置における能動素子の構成数や接続形態についても特に限定されるものではない。
【産業上の利用可能性】
【００９３】
本発明により、標準ロジックのＣＭＯＳプロセスで１層ポリシリコンのセル構造の不揮発性半導体メモリ素子およびそれを用いた半導体装置が実現でき、ロジック混載メモリを容易に、また安価に実現できる。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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