(57)【要約】【課題】IV族遷移金属の窒化物や珪化物をメタルゲート材料に用いた場合に、その仕事関数の制御幅を拡大できるＭＩＳＦＥＴ等を提供する。【解決手段】本発明のＭＩＳＦＥＴ１０は、ゲート電極１１及びゲート絶縁膜１２の積層構造を有する。ゲート電極１１は、IV族遷移金属を含む導電膜からなる。ゲート絶縁膜１２の少なくともゲート電極１１に接する側は、IV族遷移金属によって還元されない金属酸化物からなる。ゲート電極１１とゲート絶縁膜１２との間の界面層１３は、IV族遷移金属及び酸素を含む。IV族遷移金属を含む導電膜とは、例えばIV族遷移金属の窒化物や酸化物である。ここで言うIV族遷移金属は、全てゲート電極１１に含まれるものと同じである。また、IV族遷移金属は、Ｔｉ、Ｚｒ、Ｈｆなどである。【選択図】図１
2009101824.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極及びゲート絶縁膜の積層構造を有するＭＩＳ型電界効果トランジスタにおいて、
前記ゲート電極がIV族遷移金属を含む導電膜からなり、前記ゲート絶縁膜の少なくとも前記ゲート電極に接する側が前記IV族遷移金属によって還元されない金属酸化物からなり、前記ゲート電極と前記ゲート絶縁膜との間の界面層が前記IV族遷移金属及び酸素を含む、
ことを特徴とするＭＩＳ型電界効果トランジスタ。
【請求項２】
前記IV族遷移金属がチタンである、
ことを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタ。
【請求項３】
請求項２記載のＭＩＳ型電界効果トランジスタをｎチャネルＭＩＳ型電界効果トランジスタ及びｐチャネルＭＩＳ型電界効果トランジスタとして備え、
前記ｎチャネルＭＩＳ型電界効果トランジスタにおける前記界面層中の酸素組成が前記ｐチャネルＭＩＳ型電界効果トランジスタにおける前記界面層中の酸素組成に比べて低い、
ことを特徴とする半導体装置。
【請求項４】
前記界面層の組成が（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘであり、前記ｎチャネルＭＩＳ型電界効果トランジスタにおける前記ｘが０．５以上かつ０．６８以下であり、前記ｐチャネルＭＩＳ型電界効果トランジスタにおける前記ｘが０．８４以上かつ０．９７以下である、
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ｎチャネルＭＩＳ型電界効果トランジスタにおける前記ｘが０．５以上かつ０．５８以下であり、前記ｐチャネルＭＩＳ型電界効果トランジスタにおける前記ｘが０．９２以上かつ０．９７以下である、
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ゲート電極に接する側がジルコニウム及びハフニウムの少なくとも一方を含む、
ことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ゲート電極に接する側が酸化ジルコニウム又は酸化ハフニウムである、
ことを特徴とする請求項６記載の半導体装置。
【請求項８】
ゲート電極及びゲート絶縁膜の積層構造を有するＭＩＳ型電界効果トランジスタを製造する方法において、
半導体基板上に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜を形成する第一工程と、
前記ゲート絶縁膜上に、前記IV族遷移金属を含む導電膜からなるゲート電極を形成する第二工程と、
前記ゲート電極に対して酸素をイオン注入する第三工程と、
前記ゲート電極と前記ゲート絶縁膜との間に、前記IV族遷移金属及び前記酸素を含む界面層を熱処理によって形成する第四工程と、
を含むことを特徴とするＭＩＳ型電界効果トランジスタの製造方法。
【請求項９】
請求項８記載のＭＩＳ型電界効果トランジスタの製造方法を用いた半導体装置の製造方法であって、
前記第三工程において、前記ゲート電極をｎチャネルＭＩＳ型電界効果トランジスタを形成する第一領域とｐチャネルＭＩＳ型電界効果トランジスタを形成する第二領域とに分け、前記第一領域及び前記第二領域のうち少なくとも前記第二領域に対して酸素をイオン注入することにより、前記第一領域中の酸素量を前記第二領域の酸素量よりも少なくする、
ことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第一工程は、半導体基板上にダミーゲート電極を形成する工程と、前記ダミーゲート電極をマスクとして前記半導体基板の表層部に不純物を注入することによりソース及びドレインを形成する工程と、前記不純物を活性化させる熱処理を行う工程と、前記ダミーゲート電極の周囲を埋めるように層間絶縁膜を形成する工程と、前記ダミーゲート電極を除去することにより前記層間絶縁膜に溝を形成する工程と、前記溝内に少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜を形成する工程とを含む、
ことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ（Metal Insu1ator Semiconductor）型電界効果トランジスタ及びその製造方法並び半導体装置及びその製造方法に関1する。ここで、本発明に係る半導体装置は、本発明に係るＭＩＳ型電界効果トランジスタをｎチャネルＭＩＳ型電界効果トランジスタ及びｐチャネルＭＩＳ型電界効果トランジスタとして備えたものである。以下、「ＭＩＳ型電界効果トランジスタ」、「ｎチャネルＭＩＳ型電界効果トランジスタ」及び「ｐチャネルＭＩＳ型電界効果トランジスタ」を、それぞれ「ＭＩＳＦＥＴ（MIS Field Effect Transistor）」、「ｎＭＩＳ」及び「ｐＭＩＳ」と略称する。
【背景技術】
【０００２】
半導体装置の集積密度を向上させて半導体装置の性能を向上させるために、半導体装置の構成要素であるＭＩＳＦＥＴの微細化が進んでいる。しかし、ＭＩＳＦＥＴを微細化すると、短チャネル効果の影響が大きくなるため、その抑制が重要な課題となっている。短チャネル効果を抑制する方法として、いわゆるスケーリング則に従った方法がいくつか提案されている。【０００３】
その一つにゲート絶縁膜の薄膜化がある。この方法は、ゲート絶縁膜を薄くすることにより、ゲート絶縁膜への印加電圧に起因してＳｉ基板中に形成される空乏層の制御を容易にし、その結果、短チャネル効果を抑制するものである。しかし、不純物をドーピングしたポリシリコンでＭＩＳＦＥＴのゲート電極を形成する場合は、ゲート絶縁膜の薄膜化に起因して相対的にゲート電極にかかる電場が強くなるので、ゲート電極中にも空乏層が形成されることになる。この結果、ゲート絶縁膜が実質的に厚くなってしまう。【０００４】
このゲート電極の空乏化の問題を解決するために、ゲート電極を金属材料で形成することが提案されている。金属材料で形成されたメタルゲート電極には、前述のゲート電極の空乏化を抑制できるばかりか、ゲート電極の抵抗を低減できるとともにボロンの突き抜けを抑制できるという利点がある。このため、ＭＩＳＦＥＴの開発初期には、Ａｌ、Ｗ、ＷＴｉなどの金属からなるメタルゲート電極や、これらの金属の窒化物等からなるメタルゲート電極が使用されていた（例えば特許文献１〜３参照）。【０００５】
一方、メタルゲート電極には次のような問題点がある。例えば、Ａｌをメタルゲート電極に用いた場合は、Ａｌの融点が約６６０℃と低いため、ソース及びドレインを活性化するための４００℃以上の熱処理を行うと、メタルゲート電極が断線したりＡｌ原子が周辺領域へ拡散したりする。また、Ｗは酸化によりその特性が変化してしまう。更に、Ｗ及びＷＴｉは、酸洗浄を行うと溶解してしまう、すなわち耐洗浄性が低い。【０００６】
そこで、IV族遷移金属の窒化物や珪化物が、次の理由によりメタルゲート材料として注目されている。１．化学的に安定かつ高い融点を有する。２．電気伝導性が良好である。３．ＨｆＳｉＯなどの有望なｈｉｇｈ−ｋゲート絶縁膜上で、高い耐熱性を持つ。【０００７】
しかし、IV族遷移金属の窒化物や珪化物の仕事関数はＳｉミッドギャップ付近であることにより、低しきい電圧のｎＭＩＳ及びｐＭＩＳを得るためにその仕事関数を制御する必要がある。例えば、非特許文献１では、ＴｉＮ膜をｎＭＩＳ及びｐＭＩＳのゲート電極として成膜した後に、ｎＭＩＳのゲート電極にのみに窒素をイオン注入することにより仕事関数を制御する技術が、開示されている。【０００８】
【特許文献１】特開２００１−２０３２７６号公報
【特許文献２】特開２００６−０２４５９４号公報
【特許文献３】特開２００６−１０８６０２号公報
【非特許文献１】International ElectronDevices Meeting 1999 Technical Digest pp.253-256(1999)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、非特許文献１に記載の技術では、仕事関数の制御幅が±０．１ｅＶ程度と小さいため、その用途が低消費電力ＣＭＩＳ（Complementary MIS）に限られる。これに加え、絶縁膜中への窒素混入による信頼性劣化も懸念される。【００１０】
そこで、本発明の目的は、IV族遷移金属の窒化物や珪化物をメタルゲート材料に用いた場合に、その仕事関数の制御幅を拡大できるＭＩＳＦＥＴ等を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るＭＩＳＦＥＴは、ゲート電極及びゲート絶縁膜の積層構造を有するＭＩＳＦＥＴにおいて、前記ゲート電極がIV族遷移金属を含む導電膜からなり、前記ゲート絶縁膜の少なくとも前記ゲート電極に接する側が前記IV族遷移金属によって還元されない金属酸化物からなり、前記ゲート電極と前記ゲート絶縁膜との間の界面層が前記IV族遷移金属及び酸素を含む、ことを特徴とする。【００１２】
本発明に係る半導体装置は、本発明に係るＭＩＳＦＥＴをｎＭＩＳ及びｐＭＩＳとして備え、前記ｎＭＩＳにおける前記界面層中の酸素組成が前記ｐＭＩＳにおける前記界面層中の酸素組成に比べて低い、ことを特徴とする。【００１３】
本発明に係るＭＩＳＦＥＴの製造方法は、ゲート電極及びゲート絶縁膜の積層構造を有するＭＩＳＦＥＴを製造する方法において、半導体基板上に少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜を形成する第一工程と、前記ゲート絶縁膜上に前記IV族遷移金属を含む導電膜からなるゲート電極を形成する第二工程と、前記ゲート電極に対して酸素をイオン注入する第三工程と、前記ゲート電極と前記ゲート絶縁膜との間に前記IV族遷移金属及び前記酸素を含む界面層を熱処理によって形成する第四工程と、を含むことを特徴とする。【００１４】
本発明に係る半導体装置の製造方法は、本発明に係るＭＩＳＦＥＴの製造方法を用いた半導体装置の製造方法であって、前記第三工程において、前記ゲート電極をｎＭＩＳを形成する第一領域とｐＭＩＳを形成する第二領域とに分け、前記第一領域及び前記第二領域のうち少なくとも前記第二領域に対して酸素をイオン注入することにより、前記第一領域中の酸素量を前記第二領域の酸素量よりも少なくする、ことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ゲート絶縁膜のゲート電極に接する側をIV族遷移金属によって還元されない金属酸化物とし、ゲート電極とゲート絶縁膜との間の界面層をIV族遷移金属及び酸素を含む構成としたことにより、IV族遷移金属を含む導電膜からなるゲート電極を用いても、界面層の酸素組成を変えることによりゲート電極の仕事関数を自在に制御できるので、当該仕事関数の制御幅を拡大できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図に基づいて詳細に説明する。
図１（ａ）は本発明の第一実施形態に係るＭＩＳＦＥＴを示す断面図であり、図１（ｂ）は本発明の第二実施形態に係るＭＩＳＦＥＴを示す断面図である。以下、この図面に基づき説明する。【００１７】
第一実施形態のＭＩＳＦＥＴ１０は、ゲート電極１１及びゲート絶縁膜１２の積層構造を有する。ゲート電極１１は、IV族遷移金属を含む導電膜からなる。ゲート絶縁膜１２の少なくともゲート電極１１に接する側は、IV族遷移金属によって還元されない金属酸化物からなる。ゲート電極１１とゲート絶縁膜１２との間の界面層１３は、IV族遷移金属及び酸素を含む。IV族遷移金属を含む導電膜とは、例えばIV族遷移金属の窒化物や酸化物である。ここで言うIV族遷移金属は、全てゲート電極１１に含まれるものと同じである。また、IV族遷移金属は、Ｔｉ、Ｚｒ、Ｈｆなどである。なお、図１（ａ）では、半導体基板１４上のゲート電極１１及びゲート絶縁膜１２の積層構造のみを示し、ソース、ドレイン等は省略している。【００１８】
ＭＩＳＦＥＴ１０の具体例を述べる。ゲート電極１１はＴｉＮである。このＴｉＮは、Ｔｉが例えば４０〜６０ａｔ％例えば５０ａｔ％であり、残りがＮである。界面層１３は（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘである。ゲート絶縁膜１２は膜厚が３．０ｎｍのＨｆＯ２である。半導体基板１４はＳｉである。【００１９】
ＭＩＳＦＥＴ１０の製造方法は、次の工程を含む。第一工程：半導体基板１４上に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜１２を形成する。第二工程：ゲート絶縁膜１２上に、IV族遷移金属を含む導電膜からなるゲート電極１１を形成する。第三工程：ゲート電極１１に対して酸素をイオン注入する。第四工程：ゲート電極１１とゲート絶縁膜１２との間に、IV族遷移金属及び酸素を含む界面層１３を熱処理によって形成する。例えば、第一工程は図４（ａ）（ｂ）に相当し、第二工程は図４（ｃ）に相当し、第三工程は図４（ｄ）に相当し、第四工程は図４（ｅ）に相当する。【００２０】
第二実施形態のＭＩＳＦＥＴ２０は、ゲート電極１１及びゲート絶縁膜２２の積層構造を有する。ゲート電極１１は、IV族遷移金属を含む導電膜からなる。ゲート絶縁膜２２の少なくともゲート電極１１に接する側は、IV族遷移金属によって還元されない金属酸化物からなる。ゲート電極１１とゲート絶縁膜２２との間の界面層１３は、IV族遷移金属及び酸素を含む。IV族遷移金属を含む導電膜とは、例えばIV族遷移金属の窒化物や酸化物である。ここで言うIV族遷移金属は、全てゲート電極１１に含まれるものと同じである。また、IV族遷移金属は、Ｔｉ、Ｚｒ、Ｈｆなどである。なお、図１（ｂ）では、半導体基板１４上のゲート電極１１及びゲート絶縁膜２２の積層構造のみを示し、ソース、ドレイン等は省略している。【００２１】
ＭＩＳＦＥＴ２０の具体例を述べる。ゲート電極１１はＴｉＮである。このＴｉＮは、Ｔｉが例えば４０〜６０ａｔ％例えば５０ａｔ％であり、残りがＮである。界面層１３は（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘである。ゲート絶縁膜２２は、膜厚が０．５ｎｍのＨｆＯ２層２２１と、膜厚が３．０ｎｍの下地Ｈｆシリケート層２２２と、膜厚が０．５ｎｍのＳｉＯ２層２２３との積層膜である。ＨｆＯ２層２２１がゲート電極１１に接する側である。半導体基板１４はＳｉである。ＭＩＳＦＥＴ２０の製造方法は、前述したＭＩＳＦＥＴ１０の製造方法に準ずる。【００２２】
図２は、第一及び第二実施形態における界面層（（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘ）の組成ｘとゲート電極の実効仕事関数との関係を示すグラフである。以下、図１及び図２に基づき説明する。【００２３】
本発明者等は、前述の課題を解決するために鋭意実験研究を重ね、IV族遷移金属を主成分として含む導電膜により形成されるゲート電極１１の実効的な仕事関数がゲート電極１１とゲート絶縁膜１２との間に存在する界面層１３によって決定されていることを、以下のような実験に基づいて見出した。これにより、ｎＭＩＳのゲート電極１１とｐＭＩＳのゲート電極１１とを、作り分けることができることを確認した。【００２４】
本実験では、図１（ａ）に示すゲート電極１１及びゲート絶縁膜１２の積層構造として、ＴｉＮ／ＨｆＯ２積層構造を用いた。そして、界面層１３の形成を制御するために、ＴｉＮの上からイオン注入法を用いて酸素を注入した。すなわち、界面層１３は、イオン注入法によってＴｉＮ／ＨｆＯ２界面に形成された。【００２５】
図２は、界面層１３（（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘ）の組成ｘをＸ軸とし、ゲート電極１１の実効仕事関数をＹ軸として、これらの関係を表している。図２に明らかなように、ゲート電極１１の仕事関数は、組成ｘの増大に伴いすなわちその酸素組成の増加に伴い増大する。【００２６】
このため、界面層１３においてｎＭＩＳの酸素組成をｐＭＩＳの酸素組成に比べて低くすれば、基本的に同じ材質のゲート電極１１を用いてｎＭＩＳ及びｐＭＩＳのそれぞれに適した実効仕事関数を実現できる。その結果、低コストに半導体装置を製造できる。また、界面層１３は高い耐熱性を持つため、汎用のメタルゲートトランジスタではできなかったゲート電極形成後の高熱処理が可能となる。このことにより、トランジスタ形成の際セルフアラインプロセスを用いることができるため、微細かつ高速なトランジスタが実現できる。【００２７】
また、図２に示すように、ｎＭＩＳにおける界面層１３の組成を（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘと表した場合、ｘを０．５以上かつ０．６８以下とすると、ゲート電極１１の実効的な仕事関数はｎＭＩＳに適した４〜４．４ｅＶ程度になる。よって、化学的に安定なIV族遷移金属を主成分として含む導電膜を用いて、ｎＭＩＳを実現できる。更に、ｘを０．５以上かつ０．５８以下とすると、ゲート電極１１の実効的な仕事関数は４〜４．２ｅＶ程度になる。その結果、低いしきい値電圧を持つｎＭＩＳを実現できるので、トランジスタをより高速化できる。【００２８】
一方、図２に示すように、ｐＭＩＳにおける界面層１３の組成を（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘと表した場合、ｘを０．８４以上かつ０．９７以下にすると、ゲート電極１１の実効的な仕事関数はｐＭＩＳに適した４．７〜５．１ｅＶ程度になる。よって、化学的に安定なIV族遷移金属を主成分として含む導電膜を用いて、ｐＭＩＳを実現できる。更に、ｘを０．９２以上かつ０．９７以下にすると、ゲート電極１１の実効的な仕事関数は４．９〜５．１ｅＶ程度になる。その結果、低いしきい値電圧を持つｐＭＩＳを実現できるので、トランジスタをより高速化できる。【００２９】
以上の結果は、ゲート絶縁膜１２の表面がゲート電極１１によって還元されないことに起因する。そのため、ゲート絶縁膜１２の代わりに図１（ｂ）に示すゲート絶縁膜２２、すなわち上面が膜厚０．５ｎｍ程度のＨｆＯ２層２２１に覆われたシリケート層２２２及びＳｉＯ２層２２３の積層構造を用いてもよい。すなわち、図１（ｂ）のＭＩＳＦＥＴ２０の構成でも、同様の実験結果が得られた。また、ゲート電極１１として他のIV族遷移金属の窒化物や酸化物を用いた場合でも、同様な効果が得られる。【００３０】
また、セルフアラインプロセスで微細ＣＭＩＳを作製する場合、ゲート電極１１を形成後に１０００℃程度の熱処理が必要になることから、ゲート絶縁膜１２がジルコニウム又はハフニウムを含むことが好ましい。その理由は、ジルコニウム又はハフニウムを含むゲート絶縁膜１２が耐熱性に優れるからである。更に、ゲート絶縁膜１２が酸化ジルコニウム又は酸化ハフニウムであれば、特にｎＭＩＳにおける界面層１３中の酸素組成の増加を効果的に抑制できる。その結果、低いしきい値電圧のｎＭＩＳを実現できるので、トランジスタをより高速化できる。【００３１】
図３は、本発明の第三実施形態に係る半導体装置を示す断面図である。以下、この図面に基づき説明する。【００３２】
本実施形態の半導体装置３０においては、シリコン基板３１の表層部に素子分離領域３２が選択的に形成されている。素子分離領域３２にはＳｉＯ２等の絶縁膜が埋め込まれており、複数の素子分離領域３２の相互間がｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２となっている。素子分離領域３２の深さは例えば１００〜５００ｎｍであり、複数の素子分離領域３２相互の距離は例えば０．０５〜１０μｍである。【００３３】
シリコン基板３１の表層部におけるｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２には、それぞれ一対の拡散領域３８が形成されている。拡散領域３８は、シリコン基板３１に不純物イオンを注入することにより形成された領域であり、素子分離領域３２に隣接するように形成されている。拡散領域３８の寸法の一例を述べれば、幅が０．１〜１０μｍ例えば０．２μｍであり、深さが５０〜５００ｎｍ例えば１００ｎｍであり、不純物濃度が１０１９〜１０２１ｃｍ−３である。【００３４】
拡散領域３８に隣接し素子分離領域３２とともに拡散領域３８を挟むように、エクステンション領域３６が形成されている。エクステンション領域３６も、シリコン基板３１に不純物をイオン注入することにより形成された領域である。エクステンション領域３６の不純物濃度は、拡散領域３８と同等か又は拡散領域３８よりも低くなっている。エクステンション領域３６の寸法の一例を述べれば、幅が６０ｎｍであり、深さが５〜２００ｎｍであり、不純物濃度が１０１９〜１０２１ｃｍ−３である。【００３５】
シリコン基板３１上のｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２には、ゲート絶縁膜３３が形成されている。ゲート絶縁膜３３は、例えばＨｆＯ２である。【００３６】
ゲート絶縁膜３３上には、メタルゲート電極であるゲート電極３４ａ，３４ｂが形成されている。ゲート電極３４ａ，３４ｂの厚さは、例えば２０〜２００ｎｍであり、例えば５０〜１００ｎｍである。ゲート電極３４ａ，３４ｂは、例えばＴｉＮである。【００３７】
ゲート電極３４ａとゲート絶縁膜３３との間、及びゲート電極３４ｂとゲート絶縁膜３３との間には、それぞれIV族遷移金属及び酸素を含む界面層３９ａ，３９ｂが形成されている。界面層３９ａ，３９ｂ中のIV族遷移金属は、ゲート電極３４ａ，３４ｂに含まれるものと同じである。ゲート電極３４ａ下の界面層３９ａ中における酸素量は、ゲート電極３４ｂ下の界面層３９ｂ中における酸素量に比べて低い。その結果、ゲート電極３４ａの仕事関数はｎＭＩＳのゲート電極材料に適した４．０〜４．４ｅＶとなっており、ゲート電極４３ｂの仕事関数はｐＭＩＳのゲート電極材料に適した４．７〜５．１ｅＶとなっている。なお、界面層３９ａ，３９ｂについては、薄いためにその厚みの図示を省略しているが、その具体的な構造は図１における界面層１３と同様である。【００３８】
ゲート電極３４ａ，３４ｂの周囲には、それぞれ側壁３７が形成されている。側壁３７は、例えばシリコン窒化膜によって形成されている。ゲート電極３４ａ，３４ｂ及び側壁３７の周囲を埋めるように、ＳｉＯ２、ＢＰＳＧ（Borophosphosilicate Glass）、ＳｉＮ又は低誘電率膜からなる層間絶縁膜（図示せず）形成されている。煩雑化を避けるために図示しなかった層間絶縁膜は、図６（ａ）における層間絶縁膜５９と同様のものである。ゲート電極３４ａ，３４ｂの上面は、層間絶縁膜の上面において露出している。【００３９】
このような構成により、ｎＭＩＳ形成領域４１では、シリコン基板３１、一対の拡散領域３８、一対のエクステンション領域３６、ゲート絶縁膜３３、界面層３９ａ、ゲート電極３４ａ及び側壁３７から、ｎＭＩＳ４３が形成されている。一対の拡散領域３８はそれぞれソース及びドレインとなっており、ソース及びドレインの間がチャネル領域となっている。同様に、ｐＭＩＳ形成領域４２では、シリコン基板３１、一対の拡散領域３８、一対のエクステンション領域３６、ゲート絶縁膜３３、界面層３９ｂ、ゲート電極３４ｂ及び側壁３７から、ｐＭＩＳ４４が形成されている。【００４０】
ｎＭＩＳ形成領域４１において、ゲート電極３４ａに電圧が印加されると、ゲート絶縁膜３３を介してチャネル領域に電界が印加され、チャネル領域のキャリア濃度が変化する。これにより、ソース・ドレイン間を流れる電流が変化する。同様に、ｐＭＩＳ形成領域４２において、ゲート電極３４ｂに電圧が印加されると、ソース・ドレイン間を流れる電流が変化する。【００４１】
次に、本実施形態の半導体装置３０について、更に詳しく説明する。【００４２】
半導体装置３０は、ｎＭＩＳ４３及びｐＭＩＳ４４を有する。ｎＭＩＳ４３のゲート電極３４ａ及びｐＭＩＳ４４のゲート電極３４ｂは、それぞれIV族遷移金属を主成分として含む導電膜からなる。ゲート絶縁膜３３の少なくとも表面は、IV族遷移金属によって還元されない金属酸化物からなる。ゲート電極３４ａ下の界面層３９ａ及びゲート電極３４ｂ下の界面層３９ｂは、それぞれゲート電極３４ａ，３４ｂに含まれるIV族遷移金属及び酸素を含む。界面層３９ａ中の酸素組成は、界面層３９ｂ中の酸素組成に比べて低い。【００４３】
IV族遷移金属を主成分として含む導電膜の仕事関数は、その酸素組成の増加に伴い増大する（図２参照）。そのため、界面層３９ａ，３９ｂの存在により、ゲート電極３４ａ，３４ｂの実効的な仕事関数は、ｎＭＩＳ４３で４〜４．４ｅＶ程度になり、ｐＭＩＳ４４で４．７〜５ｅＶ程度になる。また、ゲート絶縁膜３３の表面を、IV族遷移金属によって還元されない金属酸化物とすることによって、特にｎＭＩＳ４４における界面層３９ａ中の酸素組成の増加を抑制できる。その結果、低いしきい値電圧のｎＭＩＳ４４を実現できるので、トランジスタを高速化できる。【００４４】
また、これらの界面層３９ａ，３９ｂは高い耐熱性を持つため、汎用のメタルゲートトランジスタでは行えなかったゲート電極３４ａ，３４ｂ形成後の高熱処理を行える。このことにより、トランジスタ形成の際にセルフアラインプロセスを用いることができるため、微細かつ高速なトランジスタが実現できる。更に、ｎＭＩＳ４３及びｐＭＩＳ４４のゲート電極３４ａ，３４ｂが基本的に同じ材質であるので、低コストで半導体装置３０を製造できる。【００４５】
特に、ゲート電極３４ａ，３４ｂを構成するIV族遷移金属がチタンである場合、加工が容易なため微細なトランジスタが実現でき、これにより製造コストの低減や歩留まりの向上が実現できる。【００４６】
また、ゲート電極３４ａ，３４ｂを構成するIV族遷移金属が窒化チタン（ＴｉＮ）である場合、ｎＭＩＳ４２のゲート電極３４ａとゲート絶縁膜３３との間に存在する界面層３９ａの組成を（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘと表す。このとき、ｘが０．５以上かつ０．６８以下であれば、ゲート電極３４ａの実効的な仕事関数がｎＭＩＳ４３に適した４〜４．４ｅＶ程度になる。よって、化学的に安定なIV族遷移金属を主成分として含む導電膜を用いて、ｎＭＩＳ４３を実現できる。更に、ｘが０．５以上かつ０．５８以下であれば、ゲート電極３４ａの実効的な仕事関数が４〜４．２ｅＶ程度になる。その結果、低いしきい値電圧を持つｎＭＩＳ４３を実現できるので、トランジスタを高速化できる。【００４７】
一方、ｐＭＩＳ４４のゲート電極３４ｂとゲート絶縁膜３３との間に存在する界面層３９ｂの組成を（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘと表す。このとき、ｘが０．８４以上かつ０．９７以下であれば、ゲート電極３４ｂの実効的な仕事関数がｐＭＩＳ４４に適した４．７〜５．１ｅＶ程度になる。よって、化学的に安定なIV族遷移金属を主成分として含む導電膜を用いて、ｐＭＩＳ４４を実現できる。更に、ｘが０．９２以上かつ０．９７以下であれば、ゲート電極３４ｂの実効的な仕事関数が４．９〜５．１ｅＶ程度になる。その結果、低いしきい値電圧を持つｐＭＩＳ４４を実現できるので、トランジスタを高速化できる。【００４８】
また、ゲート絶縁膜３３の表面は、はジルコニウム又はハフニウムの少なくとも一方を含むことが好ましい。ゲート絶縁膜３３がジルコニウム又はハフニウムを含むことによって、ゲート絶縁膜３３の安定性が高まるため歩留まりが向上する。特に、ゲート絶縁膜３３の表面は酸化ジルコニウム又は酸化ハフニウムであることが好ましい。その理由は、ｎＭＩＳ４３における界面層３９ａ中の酸素組成の増加を抑制できるからである。その結果、低いしきい値電圧のｎＭＩＳ４３を実現できるので、トランジスタを高速化できる。【００４９】
以上詳述したように、半導体装置３０によれば次の効果を奏する。【００５０】
半導体装置３０では、ゲート電極３４ａ，３４ｂによって還元されることのないゲート絶縁膜３３とIV族遷移金属を含むゲート電極３４ａ，３４ｂとが、IV族遷移金属及び酸素を含む界面層３９ａ，３９ｂを介して接している。そして、ｎＭＩＳ４３のゲート電極３４ａとゲート絶縁膜３３との間に存在する界面層３９ａ中の酸素組成は、ｐＭＩＳ４４のゲート電極３４ｂとゲート絶縁膜３３との間に存在する界面層３９ｂ中の酸素組成に比べ低くなっている。【００５１】
このような構成をとることにより、ｎＭＩＳ４３における界面層３９ａ中の酸素組成の増加を抑制できるので、４．０ｅＶ程度の仕事関数を実現できる。その結果、低いしきい値電圧のｎＭＩＳ４３を実現できるので、ｎチャネル型トランジスタを高速化できる。【００５２】
また、ｐＭＩＳ４４の界面層３９ｂはｎＭＩＳ４３中の界面層３９ａに比べ酸素を多く含むため、ゲート電極３４ｂの仕事関数が５ｅＶ程度となるので、ｐＭＩＳ４４の高速動作を実現できる。更に、ｎＭＩＳ４３とｐＭＩＳ４４とで基本的に同じ材質のゲート電極３４ａ，３４ｂを用いて各ＭＩＳＦＥＴに適した実効仕事関数を実現できるので、低コストに半導体装置３０を製造できる。これらのメタルゲート電極であるゲート電極３４ａ，３４ｂは、ゲート電極空乏化が起こらないため、ゲート長が０．１μｍ以下の半導体装置３０の高速化に適している。【００５３】
図４及び図５は、本発明の第四実施形態に係る半導体装置の製造方法を示す断面図である。以下、これらの図面に基づき説明する。【００５４】
図４（ａ）乃至図５（ｇ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。まず、図４（ａ）に示すように、シリコン基板３１の表層部に絶縁膜を選択的に埋め込み、素子分離領域３２を形成する。素子分離領域３２は、例えばＬＯＣＯＳ（Local Oxidation of Si1icon）法又はＳＴＩ（Shallow Trench Isolation）法を用いて形成する。【００５５】
続いて、図４（ｂ）に示すように、スパッタリング法又はＣＶＤ（Chemical Vapor Deposition）法等の方法を用いて、ＨｆＯ２膜からなるゲート絶縁膜３３を成膜する。その膜厚は例えば３ｎｍ程度である。続いて、図４（ｃ）に示すように、スパッタリング法又はＣＶＤ法等の方法を用いて、ＴｉＮ膜からなるゲート電極３４を成膜する。その膜厚は例えば２０〜２００ｎｍである。【００５６】
続いて、図４（ｄ）に示すように、ｎＭＩＳ形成領域４１のゲート電極３４の表面をフォトレジストなどのマスク３５で覆い、ｐＭＩＳ形成領域４２のゲート電極３４の表面からイオン注入法により酸素を添加する。イオン注入のドーズ量は、典型的には１×１０１５〜１×１０１６ｃｍ−２である。このとき、ドーズ量を制御することによって、後の工程で形成される界面層３９ａ，３９ｂ（図５（ｅ）参照）の組成を制御できる。【００５７】
一般に、ゲート絶縁膜３３の表面には、製造工程中に自然に形成された僅かな酸化膜が残存している。そのため、ｎＭＩＳ形成領域４１のゲート電極３４とゲート絶縁膜３３との界面にも僅かな酸素が存在する。したがって、その酸素を利用することにより、ｎＭＩＳ形成領域４１のゲート電極３４に対する酸素のイオン注入を省略することができる。もちろん、ｎＭＩＳ形成領域４１のゲート電極３４に酸素をイオン注入する工程を加えてもよい。ただし、ｎＭＩＳ形成領域４１のゲート電極３４に添加される酸素量は、ｐＭＩＳ形成領域４２のゲート電極３４に添加される酸素量よりも少なくする。以下、ゲート電極３４は、ｎＭＩＳ形成領域４１のゲート電極３４ａとｐＭＩＳ形成領域４２のゲート電極３４ｂとで区別して表記する。【００５８】
続いて、図５（ｅ）に示すように、ゲート絶縁膜３３とゲート電極３４ａ，３４ｂとの界面に、熱処理を用いてそれぞれ界面層３９ａ，３９ｂを形成する。界面層３９ａ，３９ｂは、ゲート電極３４ａ，３４ｂに含まれるIV族遷移金属（Ｔｉ）及び酸素を含み、シリコンを含まない【００５９】
これにより、ｎＭＩＳ形成領域４１においては、界面層３９ａが形成される。このとき、ゲート絶縁膜３３はゲート電極３４ａによって還元されないため、界面層３９ａ中の酸素組成が熱処理によって増加することを抑制できる。その結果、ゲート電極３４ａの仕事関数は、ｎＭＩＳのゲート電極材料に適した４．０ｅＶとなる。【００６０】
一方、ｐＭＩＳ形成領域４２においては、ゲート電極３４ｂ中に添加された酸素がゲート電極３４ｂとゲート絶縁膜３３との界面に拡散することにより、界面層３９ｂが形成される。界面層３９ｂは、ゲート電極３４ｂに含まれるIV族遷移金属（Ｔｉ）及び酸素を含む。界面層３９ｂ中の酸素量は、界面層３９ａの酸素量に比べて多い。そのため、ゲート電極３４ｂの仕事関数は、ゲート電極３４ａの仕事関数よりも１ｅＶ程度高くなっており、例えば５．１ｅＶであるので、ｐＭＩＳのゲート電極材料に適している。【００６１】
続いて、図５（ｆ）に示すように、ゲート電極３４ａ，３４ｂを所定の形状にパターニングする。これにより、ゲート電極３４ａ，３４ｂは、ＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２において最終的な形状になる。【００６２】
続いて、ｎＭＩＳ形成領域４１に対して、ゲート電極３４ａをマスクとして、セルフアライン的にＡｓのイオン注入を行う。これにより、シリコン基板３１の上層部に、注入領域３８’が形成される。このとき、イオン注入量は、例えば１×１０１４〜１×１０１５ｃｍ−２であり、例えば５×１０１４ｃｍ−２である。加速電圧は例えば２ｋＶである。なお、注入領域３８’の一部は、後述する熱処理を施すことによって、ｎＭＩＳ形成領域４１におけるエクステンション領域３６（図５（ｇ）参照）になる。【００６３】
続いて、ｐＭＩＳ形成領域４２に対して、ゲート電極３４ｂをマスクとして、セルフアライン的にＢＦ２のイオン注入を行う。これにより、シリコン基板３１の上層部に、注入領域３８’が形成される。このとき、イオン注入量は、例えば１×１０１４〜１×１０１５ｃｍ−２であり、例えば５×１０１４ｃｍ−２である。加速電圧は例えば２．５ｋＶである。なお、注入領域３８’の一部は、後述する熱処理を施すことによって、ｐＭＩＳ形成領域４２におけるエクステンション領域３６（図５（ｇ）参照）になる。【００６４】
続いて、図５（ｇ）に示すように、ゲート電極３４ａ，３４ｂの周囲にシリコン窒化膜を堆積し、エッチバック法によってゲート電極３４ａ，３４ｂの側壁３７を形成する。【００６５】
続いて、ｎＭＩＳ形成領域４１に対して、セルフアライン的にＡｓ又はＰのイオン注入を行う。イオン注入量は例えば５×１０１４〜２×１０１６ｃｍ−２である。例えば、Ａｓをイオン注入する場合は、イオン注入量が４×１０１５ｃｍ−２であり、加速電圧が８ｋＶである。Ｐをイオン注入する場合は、イオン注入量が１×１０１５ｃｍ−２であり、加速電圧が１０ｋＶである。また、ｐＭＩＳ形成領域４２に対して、セルフアライン的にＢのイオン注入を行う。このとき、イオン注入量は、例えば５×１０１４〜２×１０１６ｃｍ−２であり、例えば３×１０１５ｃｍ−２である。加速電圧は２ｋＶである。【００６６】
続いて、不純物活性化のための急速加熱処理（ＲＴＡ：Rapid Thermal Annealing）を施すことにより、ソース及びドレイン領域となる深い拡散領域３８を形成するとともに、エクステンション領域３６を形成する。急速加熱処理の温度は例えば９００〜１１００℃であり、急速加熱処理の時問は例えば２０秒以下である。【００６７】
最後に、ゲート電極３４ａ，３４ｂ及び側壁３７の周囲を埋めるように、ＳｉＯ２，ＢＰＳＧ、ＳｉＮ又は低誘電率膜からなる層問絶縁膜（図示せず）を堆積する。煩雑化を避けるために図示しなかった層間絶縁膜は、図６（ａ）における層間絶縁膜５９と同様のものである。これにより、本実施形態の半導体装置３０が完成する。半導体装置３０は図３の構成と同じである。【００６８】
本実施形態では、ゲート電極３４ａ，３４ｂによって還元されないＨｆＯ２をゲート絶縁膜３３として用いているため、ｎＭＩＳ形成領域４１における界面層３９ａ中の酸素組成が熱処理中に増加することを抑制できる。その結果、ゲート電極３４ａの仕事関数がｎＭＩＳのゲート電極材料に適した４．０ｅＶとなるため、低いしきい値電圧のｎＭＩＳを実現でき、これによりトランジスタを高速化できる。また、ｐＭＩＳ形成領域４２の界面層３９ｂ中の酸素量は、ｎＭＩＳ形成領域４１の界面層３９ａの酸素量に比べて多い。そのため、ゲート電極３４ｂの仕事関数は、ゲート電極３４ａの仕事関数よりも１ｅＶ程度高く、例えば５．１ｅＶであるので、ｐＭＩＳのゲート電極材料に適している。【００６９】
なお、ゲート電極３４ａ，３４ｂを形成するＴｉＮ膜の膜厚が例えば５ｎｍ以上であれば、ＴｉＮ膜上に他の金属膜を積層しても、ゲート電極３４ａ，３４ｂの仕事関数は変化しない。したがって、ＴｉＮ膜よりも低抵抗のゲート金属膜を、ＴｉＮ膜上に積層することにより、ゲート電極３４ａ，３４ｂの抵抗値を低減することができる。【００７０】
また、ゲート電極３４ａ，３４ｂを形成する材料として、本実施形態ではＴｉＮを使用する例を示したが、IV族遷移金属を主成分として含む導電膜になるならば、どのような材料を使用してもよい。【００７１】
次に、本実施形態の半導体装置の製造方法について総括する。本実施形態の半導体装置の製造方法は、次の工程を含む。【００７２】
１．半導体基板であるシリコン基板３１上におけるｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２に、最表面がIV族遷移金属によっては還元されない金属酸化物からなる少なくとも一層以上の積層絶縁膜からなるゲート絶縁膜３３を形成する工程（図４（ａ）（ｂ））。２．ｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２に、IV族遷移金属を主成分として含む導電膜からなるゲート電極３４を形成する工程（図４（ｃ））。３．ｐＭＩＳ形成領域４２のゲート電極３４に対して、選択的に酸素をイオン注入する工程（図４（ｄ））。４．熱処理によって、ｎＭＩＳ形成領域４１のゲート電極３４ａとゲート絶縁膜３３との間、及びｐＭＩＳ形成領域４２のゲート電極３４ｂとゲート絶縁膜３３との間に、それぞれ界面層３９ａ，３９ｂを形成する工程（図４（ｅ））。５．ゲート電極３４ａ及びゲート電極３４ｂをマスクとし、シリコン基板３１の表層部に不純物を注入することにより、それぞれのソース及びドレインを形成する工程（図４（ｆ）（ｇ））。【００７３】
換言すると、本実施形態の半導体装置の製造方法は、次の工程を含むことを特徴とする。第一工程：半導体基板であるシリコン基板３１上に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜３３を形成する（図４（ａ）（ｂ））。第二工程：ゲート絶縁膜３３上に、IV族遷移金属を含む導電膜からなるゲート電極３４を形成する（図４（ｃ））。第三工程：ゲート電極３４に対して酸素をイオン注入する（図４（ｄ））。第四工程：ゲート電極３４ａ，３４ｂとゲート絶縁膜３３との間に、IV族遷移金属及び酸素を含む界面層３９ａ，３９ｂを熱処理によって形成する（図４（ｅ））。【００７４】
これに加え、第三工程において、ゲート電極３４を、ｎＭＩＳ形成領域４１のゲート電極３４ａ（第一領域）と、ｐＭＩＳ形成領域４２のゲート電極３４ｂ（第二領域）とに分ける。そして、ゲート電極３４ａ，３４ｂのうち少なくともゲート電極３４ｂに対して、酸素をイオン注入することにより、ゲート電極３４ａ中の酸素量をゲート電極３４ｂ中の酸素量よりも少なくする。【００７５】
本実施形態の製造方法では、デュアルメタルプロセスと異なり電極の剥離を行うことなく、ｎＭＩＳ及びｐＭＩＳのゲート電極３４ａ，３４ｂをレジストマスクとイオン注入で形成できるため、ゲート絶縁膜３３の品質が劣化することがない。また、ゲート絶縁膜３３の最表面層は、酸化ジルコニウム又は酸化ハフニウムであることが好ましい。この場合は、特にｎＭＩＳにおける界面層３９ａ中の酸素組成の増加を抑制できる。その結果、低いしきい値電圧のｎＭＩＳを実現できるので、トランジスタを高速化できる。なお、その他の作用及び効果は、第三実施形態で述べた内容と同じである。【００７６】
図６乃至図９は、本発明の第五実施形態に係る半導体装置の製造方法を示す断面図である。以下、これらの図面に基づき説明する。【００７７】
図６（ａ）乃至図９（ｈ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。本実施形態が前述の第四実施形態と異なる点は、あらかじめダミーゲート電極を作製し、ソース及びドレインに注入した不純物の活性化が終了した後に、ダミーゲート電極を取り除き、メタルゲート電極を作製する点にある。この方法によれば、比較的低い耐熱性を有するＨｆＯ２膜や、Ｈｆを高濃度で含むＨｆＳｉＯ膜を、ゲート絶縁膜として使用することができる。また、ゲート電極の抵抗を低減するために、Ａｌ等の低融点金属を使用することも可能となる。また、ゲート絶縁膜として図１（ｂ）に示した膜厚０．５ｎｍ程度のＨｆＯ２で覆われたシリケート層／ＳｉＯ２積層構造を用いている。この積層構造を用いると、トランジスタの移動度を高く保つことができる。以下、工程順に説明する。【００７８】
まず、図６（ａ）に示すように、前述の第四実施形態と同様に、シリコン基板３１の表層に素子分離領域３２を選択的に形成する。続いて、後の工程において除去されるダミーゲート絶縁膜５３として、膜厚が例えば２〜６ｎｍ程度のシリコン酸化膜を形成する。【００７９】
続いて、膜厚が例えば約１５０ｎｍであるポリシリコン膜５６及び膜厚が例えば約５０ｎｍであるシリコン窒化膜５７を順次形成し、ポリシリコン膜５６及びシリコン窒化膜５７からなる積層膜を形成する。続いて、この積層膜を電極形状にパターニングすることにより、後の工程において除去されるダミーゲート電極５４を形成する。【００８０】
続いて、ｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２において、それぞれダミーゲート電極５４をマスクとして、イオン注入技術によりソース及びドレインの不純物拡散層となるエクステンション領域３６を形成する。そして、前述の第四実施形態と同様な条件を用いて、不純物を活性化させるための熱処理を行う。【００８１】
続いて、シリコン窒化膜をＣＶＤ技術を用いて成膜し、このシリコン窒化膜をＲＩＥ技術を用いて選択的に除去することにより、ダミーゲート電極５４の側方に側壁３７を形成する。側壁３７は、シリコン窒化膜からなり、幅が２０〜４０ｎｍ程度である。【００８２】
続いて、ｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２において、それぞれダミーゲート電極５４及び側壁３７をマスクとして、イオン注入技術によりソース及びドレインの高濃度不純物拡散層となる拡散領域３８を形成する。そして、前述の第四実施形態と同様な条件を用いて、不純物を活性化させるための熱処理を行う。【００８３】
続いて、サリサイドプロセス技術により、ダミーゲート電極５４及び側壁３７をマスクとして、ソース及びドレイン領域のみに膜厚が例えば約４０ｎｍのシリサイド膜（図示せず）を形成する。続いて、例えばシリコン酸化膜をＣＶＤ法により堆積し、層間絶縁膜５９を形成する。ここまでの工程は、図４（ａ）乃至図５（ｇ）の工程に類似する。【００８４】
続いて、図６（ｂ）に示すように、層間絶縁膜５９の表面をＣＭＰ（Chemical Mechanical Polishing）技術により平坦化することにより、ダミーゲート電極５４の表面すなわちシリコン窒化膜５７の表面を露出させる。続いて、例えば燐酸を使用して、ダミーゲート電極５４上部のシリコン窒化膜５７を層間絶縁膜５９に対して選択的に除去する。これにより、ポリシリコン膜５６が露出する。続いて、フッ素等のラジカルを使用するエッチング技術により、ポリシリコン膜５６を層問絶縁膜５９及び側壁３７に対して選択的に除去する。【００８５】
続いて、図７（ｃ）に示すように、希フッ酸等のウェットエッチングを用いて、シリコン酸化膜からなるダミーゲート絶縁膜５３を除去することにより、溝５８を形成する。【００８６】
続いて、図７（ｄ）に示すように、積層膜からなるゲート絶縁膜６３を形成する。ゲート絶縁膜６３は、図１（ｂ）に示す膜厚０．５ｎｍ程度のＨｆＯ２層２２１で覆われたシリケート層２２２及びＳｉＯ２層２２３からなる。ゲート絶縁膜６３を用いると、トランジスタの移動度を高く保つことができる。【００８７】
続いて、図８（ｅ）に示すように、ゲート絶縁膜６３上に、ＣＶＤ法又はスパッタリング法を用いて、ＨｆＮ膜からなるゲート電極６４を成膜する。その膜厚は例えば２０〜２００ｎｍである。【００８８】
続いて、図８（ｆ）に示すように、ｎＭＩＳ形成領域４１のゲート電極６４の表面をマスク３５で覆い、イオン注入法を用いて、ｐＭＩＳ形成領域４２のゲート電極６４の表面から酸素を添加する。これにより、ｎＭＩＳ形成領域４１では酸素量の少ないゲート電極６４となり、ｐＭＩＳ形成領域４２では酸素量の多いゲート電極層６４となる。【００８９】
一般に、ゲート絶縁膜６３の表面には、製造工程中に自然に形成された僅かな酸化膜が残存している。そのため、ｎＭＩＳ形成領域４１のゲート電極６４とゲート絶縁膜３３との界面にも僅かな酸素が存在する。したがって、その酸素を利用することにより、ｎＭＩＳ形成領域４１のゲート電極６４に対する酸素のイオン注入を省略することができる。もちろん、ｎＭＩＳ形成領域４１のゲート電極６４に酸素をイオン注入する工程を加えてもよい。ただし、ｎＭＩＳ形成領域４１のゲート電極６４に添加される酸素量は、ｐＭＩＳ形成領域４２のゲート電極６４に添加される酸素量よりも少なくする。以下、ゲート電極６４は、ｎＭＩＳ形成領域４１のゲート電極６４ａとｐＭＩＳ形成領域４２のゲート電極６４ｂとで区別して表記する。【００９０】
続いて、図９（ｇ）に示すように、ｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２において、熱処理を施して、ゲート電極６４ａ，６４ｂとゲート絶縁膜６３との界面に界面層６５ａ，６５ｂを形成する。界面層６５ａ，６５ｂは、ゲート電極６４ａ，６４ｂに含まれるIV族遷移金属（Ｈｆ）及び酸素を含み、シリコンを含まない。【００９１】
最後に、図９（ｈ）に示すように、ＣＭＰを用いて全体を平坦化することにより、層問絶縁膜５９上のゲート電極６４ａ，６４ｂとゲート絶縁膜６３を除去する。これにより、層問絶縁膜５９が露出するとともに、ｎＭＩＳ形成領域４１に最終的な形状のゲート絶縁膜６３及びゲート電極６４ａが形成され、ｐＭＩＳ形成領域４２に最終的な形状のゲート絶縁膜６３及びゲート電極６４ｂが形成される。これで、半導体装置５０が完成する。【００９２】
本実施形態では、ゲート絶縁膜６３としてゲート電極６４ａ，６４ｂによって還元されないＨｆＯ２を用いているため、ｎＭＩＳ形成領域４１における界面層６５ａ中の酸素組成が熱処理中に増加することを抑制できる。その結果、ゲート電極６４ａの仕事関数がｎＭＩＳのゲート電極材料に適した４．０ｅＶとなることにより、低いしきい値電圧のｎＭＩＳを実現できるので、トランジスタを高速化できる。【００９３】
一方、熱処理中において、ｐＭＩＳ形成領域４２のゲート電極６４ｂ中に添加された酸素がゲート電極６４ｂとゲート絶縁膜６３との界面に拡散することにより、界面層６５ｂが形成される。界面層６５ｂは、ゲート電極６４ｂに含まれるIV族遷移金属（Ｈｆ）及び酸素を含む。界面層６５ｂ中の酸素量は、界面層６５ａの酸素量に比べて多い。そのため、ゲート電極６４ｂの仕事関数は、ゲート電極６４ａの仕事関数よりも１ｅＶ程度高くなっており、例えば５．１ｅＶである。すなわち、ゲート電極６４ｂは、ｐＭＩＳのゲート電極材料に適しているため、低いしきい値電圧のｐＭＩＳを実現でき、これによりトランジスタを高速化できる。【００９４】
また、本実施形態では、ダミーゲート絶縁膜５３及びダミーゲート電極５４を形成し、これらをマスクとして不純物の注入を行い、この不純物を活性化させるための熱処理を行い、その後、ダミーゲート絶縁膜５３及びダミーゲート電極５４を除去して、ゲート絶縁膜６３及びゲート電極６４ａ，６４ｂを形成している。これにより、ゲート絶縁膜６３及びゲート電極６４ａ，６４ｂが熱処理に曝されることを防止できる。この結果、比較的低い耐熱性を有するＨｆＯ２膜や、Ｈｆを高濃度で含むＨｆＳｉＯ膜を、ゲート絶縁膜６３として使用できる。なお、本実施形態では、ゲート電極６４ａ，６４ｂを形成する材料として、ＨｆＮを使用する例を示したが、IV族遷移金属を主成分として含む導電膜であれば、どれを使用してもよい。【００９５】
次に、本実施形態の半導体装置の製造方法について総括する。本実施形態の半導体装置の製造方法は、次の工程を含む。【００９６】
１．半導体基板であるシリコン基板３１上におけるｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２の双方に、ダミーゲート電極５４を形成する工程（図６（ａ））。２．ダミーゲート電極５４をマスクとしてシリコン基板３１の表層部に不純物を注入して、ソース及びドレインを形成する工程（図６（ａ））。３．不純物を活性化させる熱処理を行う工程（図６（ａ））。４．ダミーゲート電極５４の周囲を埋めるように層間絶縁膜５９を形成する工程（図６（ａ））。５．ダミーゲート電極５４を除去して層間絶縁膜５９に溝５８を形成する工程（図６（ｂ）及び図７（ｃ））。６．ｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２において、溝５８の内部に、最表面がIV族遷移金属によっては還元されない金属酸化物からなる少なくとも一層以上の積層絶縁膜からなるゲート絶縁膜６３を形成する工程（図７（ｄ））。７．ｎＭＩＳ形成領域４１及びｐＭＩＳ形成領域４２に、IV族遷移金属を主成分として含む導電膜からなるゲート電極６４を形成する工程（図８（ｅ））。８．ｐＭＩＳ形成領域４２のゲート電極６４に対して選択的に酸素をイオン注入する工程（図８（ｆ））。９．ｎＭＩＳ形成領域４１においてゲート電極６４ａとゲート絶縁膜６３との間、及びｐＭＩＳ形成領域４２においてゲート電極６４ｂとゲート絶縁膜６３との間に、それぞれ熱処理によって界面層６５ａ，６５ｂを形成する工程（図９（ｇ））。１０．余分な膜を選択的に除去することにより、ゲート電極６４ａ，６４ｂを所定形状に加工する工程（図９（ｈ））。【００９７】
換言すると、本実施形態の半導体装置の製造方法は、次の工程を含むことを特徴とする。第一工程：半導体基板であるシリコン基板３１上に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜６３を形成する（図６（ａ）〜図７（ｄ））。第二工程：ゲート絶縁膜６３上に、IV族遷移金属を含む導電膜からなるゲート電極６４を形成する（図８（ｅ））。第三工程：ゲート電極６４に対して酸素をイオン注入する（図８（ｆ））。第四工程：ゲート電極６４ａ，６４ｂとゲート絶縁膜６３との間に、IV族遷移金属及び酸素を含む界面層６５ａ，６５ｂを熱処理によって形成する（図９（ｇ））。【００９８】
これに加え、第一工程は、次の工程を含む。シリコン基板３１上にダミーゲート電極５４を形成する工程（図６（ａ））。ダミーゲート電極５４をマスクとしてシリコン基板３１の表層部に不純物を注入することにより、ソース及びドレインを形成する工程（図６（ａ））。不純物を活性化させる熱処理を行う工程（図６（ａ））。ダミーゲート電極５４の周囲を埋めるように層間絶縁膜５９を形成する工程（図６（ａ））。ダミーゲート電極５４を除去することにより、層間絶縁膜５９に溝５８を形成する工程（図６（ｂ）及び図７（ｃ））。溝５８内に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜６３を形成する工程（図７（ｄ））。【００９９】
この結果、比較的低い耐熱性を有するＨｆＯ２膜や、Ｈｆを高濃度で含むＨｆＳｉＯ膜を、ゲート絶縁膜６３として使用することができる。また、ゲート絶縁膜６３の最表面層は、酸化ジルコニウム又は酸化ハフニウムであることが好ましい。この場合は、特にｎＭＩＳにおける界面層中の酸素組成の増加を抑制できる。その結果、低いしきい値電圧のｎＭＩＳを実現できるので、トランジスタを高速化できる。なお、その他の作用及び効果は、第三及び第四実施形態で述べた内容と同じである。【０１００】
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。【０１０１】
この出願は２００８年２月１３日に出願された日本出願特願２００８−０３１６８９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０１０２】
本発明によれば、IV族遷移金属を含む導電膜からなるゲート電極を用いても、界面層の酸素組成を変えることにより、ゲート電極の仕事関数を自在に制御して前記仕事関数の制御幅を拡大することに貢献できる。
【図面の簡単な説明】
【０１０３】
【図１】図１（ａ）は本発明の第一実施形態に係るＭＩＳＦＥＴを示す断面図であり、図１（ｂ）は本発明の第二実施形態に係るＭＩＳＦＥＴを示す断面図である
【図２】第一及び第二実施形態における、界面層（（ＴｉＮ）１−ｘ（ＴｉＯ２）ｘ）の組成ｘとゲート電極の実効仕事関数との関係を示すグラフである。
【図３】本発明の第三実施形態に係る半導体装置を示す断面図である。
【図４】本発明の第四実施形態に係る半導体装置の製造方法を示す断面図（その１）であり、図４（ａ）〜図４（ｄ）の順に工程が進行する。
【図５】本発明の第四実施形態に係る半導体装置の製造方法を示す断面図（その２）であり、図５（ｅ）〜図５（ｇ）の順に工程が進行する。
【図６】本発明の第五実施形態に係る半導体装置の製造方法を示す断面図（その１）であり、図６（ａ）〜図６（ｂ）の順に工程が進行する。
【図７】本発明の第五実施形態に係る半導体装置の製造方法を示す断面図（その２）であり、図７（ｃ）〜図７（ｄ）の順に工程が進行する。
【図８】本発明の第五実施形態に係る半導体装置の製造方法を示す断面図（その３）であり、図８（ｅ）〜図８（ｆ）の順に工程が進行する。
【図９】本発明の第五実施形態に係る半導体装置の製造方法を示す断面図（その４）であり、図９（ｇ）〜図９（ｈ）の順に工程が進行する。
【符号の説明】
【０１０４】
１０  ＭＩＳＦＥＴ
１１  ゲート電極
１２  ゲート絶縁膜
１３  界面層
１４  半導体基板
２０  ＭＩＳＦＥＴ
２２  ゲート絶縁膜
２２１  ＨｆＯ２層
２２２  下地Ｈｆシリケート層
２２３  ＳｉＯ２層
３０  半導体装置
３１  シリコン基板
３２  素子分離領域
３３  ゲート絶縁膜
３４，３４ａ，３４ｂ  ゲート電極
３５  マスク
３６  エクステンション領域
３７  側壁
３８’  注入領域
３８  拡散領域
３９ａ，３９ｂ  界面層
４１  ｎＭＩＳ形成領域
４２  ｐＭＩＳ形成領域
４３  ｎＭＩＳ
４４  ｐＭＩＳ
５０  半導体装置
５３  ダミーゲート絶縁膜
５４  ダミーゲート電極
５６  ポリシリコン膜
５７  シリコン窒化膜
５８  溝
５９  層間絶縁膜
６３  ゲート絶縁膜
６４，６４ａ，６４ｂ  ゲート電極
６５ａ，６５ｂ  界面層
【図１】
2009101824.tif 000003
【図２】
2009101824.tif 000004
【図３】
2009101824.tif 000005
【図４】
2009101824.tif 000006
【図５】
2009101824.tif 000007
【図６】
2009101824.tif 000008
【図７】
2009101824.tif 000009
【図８】
2009101824.tif 000010
【図９】
2009101824.tif 000011
【国際調査報告】
2009101824.tif 000012
2009101824.tif 000013
2009101824.tif 000014
2009101824.tif 000015
2009101824.tif 000016
2009101824.tif 000017
2009101824.tif 000018