(57)【要約】  基板の一方の表面に複数の凹部が形成されている。凹部の各々の内面を、導電膜が覆う。この導電膜が、被検査半導体素子のバンプに接触して、該バンプに電気的に接続される。これにより、プローブ針を接触させることによって生ずるバンプのダメージを防止することができる。
2009130737.tif 000002
【特許請求の範囲】
【請求項１】
基板の一方の表面に形成された複数の凹部と、
前記凹部の各々の内面を覆い、被検査半導体素子のバンプに接触して、該バンプに電気的に接続される導電膜と
を有する検査用基板。
【請求項２】
前記基板が、
絶縁材料からなる支持基板と、
前記支持基板の、被検査半導体素子に対向する第１の表面とは反対側の第２の表面上に形成された多層配線層と
を含み、前記凹部は、前記支持基板の第１の表面から、前記多層配線層まで達している請求項１に記載の検査用基板。
【請求項３】
前記多層配線層の最表面に、プローブ針と接触する電極パッドが形成されており、前記多層配線層は、前記導電膜と、前記電極パッドとを電気的に接続する請求項２に記載の検査用基板。
【請求項４】
前記多層配線層がキャパシタを含み、該キャパシタの一方の電極が、ある電極パッドに電気的に接続され、他方の電極が他の電極パッドに電気的に接続されている請求項３に記載の検査用基板。
【請求項５】
前記基板の、前記凹部が形成された表面から、該凹部の底面上の前記導電膜の表面までの深さが、被検査半導体素子のバンプの高さよりも浅い請求項１乃至４のいずれか１項に記載の検査用基板。
【請求項６】
前記凹部は、開口面に向かって広がった形状を有する請求項１乃至５のいずれか１項に記載の検査用基板。
【請求項７】
前記凹部及び前記バンプの平面形状が円形であり、前記凹部の開口径が、前記バンプの平面形状の直径よりも大きい請求項１乃至６のいずれか１項に記載の検査用基板。
【請求項８】
支持基板の第１の表面に、該支持基板を貫通しない複数の凹部を形成する工程と、
前記凹部の各々の内面に導電膜を形成する工程と、
前記支持基板を、前記第１の表面とは反対側の第２の表面から、前記導電膜が露出するまで研削する工程と、
前記支持基板の第２の表面上に、多層配線層を形成する工程と
を有する検査用基板の製造方法。
【請求項９】
前記支持基板は珪酸ガラスを含み、サンドブラスト法で珪酸ガラスの一部を除去することにより前記凹部を形成する請求項８に記載の検査用基板の製造方法。
【請求項１０】
さらに、前記多層配線層の最表面に、プローブ針と電気的に接触するための電極パッドを形成する工程を有する請求項８または９に記載の検査用基板の製造方法。
【請求項１１】
基板の第１の表面に形成された複数の凹部と、
前記凹部の各々の内面を覆い、被検査半導体素子のバンプに接触して、該バンプに電気的に接続される導電膜と、
前記基板の前記第１の表面とは反対側の第２の表面上に形成され、対応する凹部内の導電膜に電気的に接続された電極パッドと
を有する検査用基板の前記第１の表面を、被検査半導体素子に対向させて、該被検査半導体素子のバンプを、前記導電膜に接触させる工程と、
前記電極パッドにプローブ針を接触させて、前記被検査半導体素子を検査する工程と
を有する半導体素子の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の端子を介して通電し、検査を行うための検査用基板、検査用基板の製造方法、及びその検査用基板を用いた検査方法に関する。
【背景技術】
【０００２】
従来、ウエハ上に形成された半導体集積回路素子の電気的機能及び性能を検査するために、半導体チップの電極やはんだバンプにプローブ針を接触させていた。プローブ針は、配線引き回しのためのプローブカードを介して、検査装置本体に電気的に接続される。【０００３】
マイクロプロセッサやメモリをはじめとする半導体チップにおいて、動作速度の高速化、低消費電力化、及び高機能化が図られている。特に、動作周波数がＧＨｚ帯に及ぶ高速動作可能な半導体チップには、間隔の狭いはんだバンプ（マイクロバンプ）が形成されている。バンプの狭ピッチ化に合わせて、プローブ針の間隔も狭くする必要がある。例えば、ビルドアップ工法を採用することにより、プリント基板上の一部に微細な配線層を形成し、その最表面にプローブ針を高密度に配置することができる（特許文献１、２）。【０００４】
半導体チップは、パッケージ基板に実装された形態に近い形態で検査を行うことが好ましい。検査時の形態を、実装時の形態に近づけるために、プローブカードに終端用の抵抗、デカップリング用のキャパシタ、及びインダクタ等が実装される。バンプが狭ピッチ化された半導体チップ用のプローブカードでは、ノイズ低減用のデカップリングキャパシタが、プローブカードの周辺部や、半導体チップに対向する面とは反対側の裏面に実装される（特許文献３、４）。【０００５】
【特許文献１】特開２０００−３０４７７０号公報
【特許文献２】特開２００４−６９６９２号公報
【特許文献３】特開平１０−１３２８５５号公報
【特許文献４】特開２００４−２３３１５５号公報
【発明の開示】
【０００６】
従来のプローブカードを用いた半導体チップの検査においては、プローブ針を、半導体チップの電極パッドやバンプに接触させる。このとき、プローブ針によるバンプへの打痕を少なくし、半導体チップに対するダメージを低減することが望ましい。
【０００７】
また、検査対象である半導体チップのバンプ数が多くなると、プローブカード内の配線が複雑になる。また、複数のプローブ針の高さを揃えるために、プローブカードに剛性を持たせる必要がある。このため、プローブカードには、厚さが３〜５ｍｍ程度の基板が用いられる。
【０００８】
さらに、プローブ針が高密度に配置されるため、抵抗やキャパシタ等のチップ部品を搭載するスペースが小さい。プローブカードの背面にチップ部品を搭載すると、半導体チップとチップ部品との間の配線長が６〜７ｍｍ程度になってしまう。このため、配線自体のインダクタンスが無視できなくなり、電気的特性の検査の信頼性が損なわれる。
【０００９】
上記課題を解決するための検査用基板は、
基板の一方の表面に形成された複数の凹部と、
前記凹部の各々の内面を覆い、被検査半導体素子のバンプに接触して、該バンプに電気的に接続される導電膜と
を有する。
【００１０】
この検査基板の製造方法は、
支持基板の第１の表面に、該支持基板を貫通しない複数の凹部を形成する工程と、
前記凹部の各々の内面に導電膜を形成する工程と、
前記支持基板を、前記第１の表面とは反対側の第２の表面から、前記導電膜が露出するまで研削する工程と、
前記支持基板の第２の表面上に、多層配線層を形成する工程と
を有する。
【００１１】
また、上記課題を解決するための検査方法は、
基板の第１の表面に形成された複数の凹部と、
前記凹部の各々の内面を覆い、被検査半導体素子のバンプに接触して、該バンプに電気的に接続される導電膜と、
前記基板の前記第１の表面とは反対側の第２の表面上に形成され、対応する凹部内の導電膜に電気的に接続された電極パッドと
を有する検査用基板の前記第１の表面を、被検査半導体素子に対向させて、該被検査半導体素子のバンプを、前記導電膜に接触させる工程と、
前記電極パッドにプローブ針を接触させて、前記被検査半導体素子を検査する工程と
を有する。
【００１２】
被検査半導体素子のバンプに、プローブ針ではなく、凹部内の導電膜を接触させるため、プローブ針の接触によるダメージの発生を回避することができる。検査用基板にデカップリングキャパシタ等のチップ部品を搭載すると、プローブ針を介することなく、被検査半導体素子とチップ部品とを接続することができる。これにより、寄生インダクタンスを低減させることができる。
【図面の簡単な説明】
【００１３】
【図１−１】図１Ａ〜図１Ｃは、実施例による検査用基板の製造途中段階における断面図である。
【図１−２】図１Ｄ〜図１Ｆは、実施例による検査用基板の製造途中段階における断面図である。
【図１−３】図１Ｇ〜図１Ｉは、実施例による検査用基板の製造途中段階における断面図である。
【図１−４】図１Ｊ〜図１Ｌは、実施例による検査用基板の製造途中段階における断面図である。
【図１−５】図１Ｍ及び図１Ｎは、実施例による検査用基板の製造途中段階における断面図である。
【図１−６】図１Ｏは、実施例による検査用基板の製造途中段階における断面図であり、図１Ｐは、実施例による検査用基板の完成時の断面図である。
【図２】図２Ａ及び図２Ｂは、実施例及び他の実施例による検査用基板を用いて半導体チップの検査を行う際の概略図である。
【図３】図３Ａ及び図３Ｂは、半導体チップのはんだバンプと、実施例による検査用基板の導電膜との接触部分の断面図である。
【図４】図４Ａ及び図４Ｂは、半導体チップのＡｕバンプと、実施例による検査用基板の導電膜との接触部分の断面図である。
【発明を実施するための最良の形態】
【００１４】
図１Ａ〜図１Ｐを参照して、実施例による検査用基板の製造方法について説明する。【００１５】
図１Ａに示すように、絶縁材料からなる支持基板１０を準備する。支持基板１０には、例えば厚さ２００μｍのパイレックスガラス（硼珪酸ガラス）基板を用いることができる。【００１６】
図１Ｂに示すように、支持基板１０の第１の表面に、複数の凹部１１を形成する。凹部１１の形成には、例えばサンドブラスト法を用いることができる。なお、水酸化カリウム溶液等を用いたウェットエッチングを採用してもよい。凹部１１の各々の平面形状は円形である。側面は傾斜しており、凹部１１は開口部に向かって広がる。一例として、凹部１１の開口部における直径は６０μｍであり、底面の直径は３０μｍであり、深さは４０μｍである。凹部１１は、検査対象の半導体チップに形成されているバンプに対応する位置に形成される。【００１７】
凹部１１の内面、及び支持基板１０の第１の表面上に、下地導電膜１２を形成する。下地導電膜１２は、例えば厚さ０．０８μｍのＣｒ膜と、厚さ０．６μｍのＣｕ膜との２層構造を有する。このＣｒ膜及びＣｕ膜は、例えばスパッタリングにより形成される。Ｃｒ膜は、Ｃｕ膜の密着性を高める機能を持つ。【００１８】
図１Ｃに示すように、凹部１１をレジストパターン１５で覆い、支持基板１０の平坦面上の下地導電膜１２をエッチング除去する。平坦面上の下地導電膜１２を除去した後、レジストパターン１５を除去する。ここまでの工程で、凹部１１の各々の内面に、下地導電膜１２が残る。【００１９】
図１Ｄに示すように、下地導電膜１２の表面にＡｕを無電解めっきすることにより、Ａｕ膜１７を形成する。Ａｕ膜１７の厚さは、例えば１５μｍとする。凹部１１の各々の内面が、下地導電膜１２とＡｕ膜１７とからなる導電膜２０で覆われる。【００２０】
図１Ｅに示すように、支持基板１０を、凹部１１が形成されている第１の表面とは反対側の第２の表面から、導電膜２０が露出するまで研削する。【００２１】
図１Ｆに示すように、支持基板１０の第２の表面（背面）上に、感光性樹脂からなる絶縁膜３０を形成する。絶縁膜３０には、例えば感光性ポリイミドを用いることができる。感光性ポリイミド膜は、感光性ポリイミドワニスをスピンコート法により塗布した後、８０℃でプリベークを行うことにより形成される。スピンコートの条件は、例えば回転数２０００ｒｐｍ、時間３０秒である。プリベーク後の絶縁膜３０の厚さは、例えば１０μｍである。なお、感光性ポリイミド樹脂に代えて、感光性エポキシ樹脂を用いてもよい。【００２２】
図１Ｇに示すように、通常のフォトリソグラフィ技術を用いて、絶縁膜３０にビアホール３１を形成する。ビアホール３１は、導電膜２０が形成されている位置に配置され、ビアホール３１の底面に導電膜２０が露出する。ビアホール３１を形成した後、３７０℃でポストベークを行う。ポストベーク後の絶縁膜３０の厚さは、約５μｍである。【００２３】
図１Ｈに示すように、ビアホール３１の内面、及び絶縁膜３０の表面に、シード膜３５を形成する。シード膜３５は、厚さ０．０８μｍのＣｒ膜と、厚さ０．６μｍのＣｕ膜とで構成される。Ｃｒ膜及びＣｕ膜は、スパッタリングにより形成することができる。【００２４】
図１Ｉに示すように、シード膜３５の上にレジスト膜３８を形成した後、このレジスト膜３８に開口３９を形成する。開口３９は、凹部３１に対応して配置される。開口３９の底面には、シード膜３５が露出している。【００２５】
図１Ｊに示すように、開口３９内のシード膜３５の上に、Ｃｕを電解めっきすることにより、銅パターン４０を形成する。銅パターン４０の厚さは、例えば３μｍとする。図１Ｋに示すように、レジスト膜３８を除去する。レジスト膜３８で覆われていた領域に、シード膜３５が露出する。図１Ｌに示すように、露出したシード膜３５をエッチング除去する。これにより、シード膜３５と銅パターン４０とからなる導電パターン４２が形成される。導電パターン４２は、ビアホール３１内を経由して、導電膜２０に接続されている。【００２６】
図１Ｍ〜図１Ｐは、図１Ａ〜図１Ｌよりも広い領域の断面図を示す。具体的には、図１Ａ〜図１Ｌの断面図では、凹部１１が４個示されていたが、図１Ｍ〜図１Ｐでは、凹部１１が９個示されている。また、図１Ａ〜図１Ｌでは、導電膜２０を構成する下地導電膜１２とＡｕ膜１７とを区別して表しているが、図１Ｍ〜図１Ｐでは、下地導電膜１２とＡｕ膜１７とを区別しないで表している。同様に、導電パターン４２を構成するシード膜３５及び銅パターン４０も、区別しないで表されている。【００２７】
図１Ｍに示すように、絶縁膜３０及び導電パターン４２の上に、絶縁膜４５、２層目の配線層４６、絶縁膜５０、及び３層目の配線層を形成する。これらの絶縁膜及び配線層は、図１Ｇに示した絶縁膜３０の形成から、図１Ｌに示した導電パターン４２の形成までの工程と同じ方法により形成される。３層目の配線層には、配線５１ａ〜５１ｅが含まれる。配線５１ｂ及び５１ｄは、その上にキャパシタを配置するために、他の配線に比べて大きな平面形状を持つ。【００２８】
図１Ｎに示すように、配線５１ｂ、５１ｄの上に、それぞれキャパシタ６０ａ、６０ｂを接着する。以下、キャパシタ６０ａ、６０ｂの作製方法の一例について説明する。【００２９】
まず、厚さ０．０８ｍｍのアルミニウム箔の表面を、電解エッチング処理により多孔質構造にする。フッ硝酸及び蒸留水で洗浄した後、純水１０００ｍＬに対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液中で陽極化成を行う。これにより、アルミニウム箔の表面に酸化アルミニウム皮膜が形成される。陽極化成時の液温度は８５℃、化成電圧は１００Ｖとし、電流は０．３Ａ、電圧印加時間は２０分である。【００３０】
次に、酸化アルミニウム皮膜の表面にポリエチレンジオキシチオフェンとスチレンスルホン酸とを含む溶液を塗布し、乾燥させる。塗布と乾燥とを２回行うことにより、膜厚１５μｍの導電性高分子膜が形成される。アルミニウム箔を陽極とし、導電性高分子膜を陰極とする電解コンデンサが得られる。導電性高分子膜が、銀ペースト等の導電ペーストにより配線５１ｂ、５１ｄに接着される。【００３１】
なお、アルミニウム箔に代えて、例えば厚さ０．１ｍｍのニオブ箔を用いてもよい。ニオブ箔は、例えばリン酸溶液中で陽極化成を行うことができる。陽極化成時の液温は、例えば９０℃、化成電圧は１５０Ｖとし、電流は０．６Ａ、電圧印加時間は１０分である。酸化ニオブは、酸化アルミニウムよりも高い比誘電率を持つ。このため、キャパシタの大容量化が期待できる。【００３２】
図１Ｏに示すように、絶縁膜５０、３層目の配線５１ａ〜５１ｅ、及びキャパシタ６０ａ、６０ｂの上に、感光性樹脂からなる絶縁膜６３を形成する。【００３３】
図１Ｐに示すように、絶縁膜６３にビアホールを形成し、絶縁膜６３の上に４層目の配線層を形成する。４層目の配線層は、配線６５ａ〜６５ｄを含む。配線６５ａは、絶縁膜６３に形成されたビアホール内を経由して、３層目の配線５１ａに接続される。配線６５ｂは、絶縁膜６３に形成されたビアホール内を経由して、キャパシタ６０ａ、６０ｂの陽極、及び３層目の配線５１ｃに接続される。配線６５ｃは、絶縁膜６３に形成されたビアホール内を経由して、３層目の配線５１ｄに接続される。配線６５ｄは、絶縁膜６３に形成されたビアホール内を経由して、３層目の配線５１ｅに接続される。【００３４】
絶縁膜６３及び４層目の配線６５ａ〜６５ｄの上に、感光性樹脂からなる絶縁膜６６を形成する。絶縁膜６６にビアホールを形成し、絶縁膜６６の上に、電極パッド６７ａ〜６７ｃを形成する。電極パッド６７ａ〜６７ｃは、例えば、Ｔｉ膜、Ｎｉ膜、及びＡｕ膜がこの順番に積層された３層構造を有する。【００３５】
電極パッド６７ａは、絶縁膜６６に形成されたビアホール内を経由して４層目の配線６５ａに接続される。電極パッド６７ｂは、絶縁膜６６に形成されたビアホール内を経由して４層目の配線６５ｂに接続される。電極パッド６７ｃは、絶縁膜６６に形成されたビアホール内を経由して４層目の配線６５ｃに接続される。導電パターン４２、配線４６、５１ａ〜５１ｅ、６５ａ〜６５ｄ、及びこれら配線間の絶縁膜が、多層配線層７０を構成する。【００３６】
キャパシタ６０ｂの陰極は、配線５１ｄ及び６５ｃを介して、電極パッド６７ｃに接続され、陽極は、配線６５ｂを介して電極パッド６７ｂに接続される。電極パッド６７ｃに接地電圧が印加され、電極パッド６７ｂに電源電圧が印加される。このとき、キャパシタ６０ｂは、電源のノイズを低減させるためのデカップリングキャパシタとして機能する。【００３７】
なお、キャパシタ６０ａの陰極に接続されている３層目の配線５１ｂにも、最表面の電極パッドが接続される。また、配線５１ｂを、同一配線層内または他の配線層内の配線によって、配線５１ｄに接続してもよい。【００３８】
上記実施例では、機械的支持力を持つ支持基板１０に、有底の凹部１１を形成し、その後、支持基板１０を背面から研削することにより、第１の表面（表側）に形成した導電膜２０を、第２の表面（背面）に露出させる。支持基板１０の第２の表面に、ビルドアップ法を用いて多層配線層７０を形成することにより、支持基板１０の第１の表面側に形成された導電膜２０に電気的に接続された電極パッド６７ａを、多層配線層７０の最表面に形成することができる。このように、剛性を有する基板に貫通孔を形成することなく、表側の導電膜２０を、背面側の電極パッド６５ａに電気的に接続することができる。【００３９】
図２Ａに、上記実施例による検査用基板を用いて半導体チップの検査を行うときの概略図を示す。検査装置のステージ１００に半導体チップ９０が載置される。半導体チップ９０の表面に、複数のはんだバンプ９１が形成されている。はんだバンプ９１は、球形の一部を切り取った形状を有する。半導体チップ９０の上に、上述の検査用基板７５が配置される。検査用基板７５の表側の面に、凹部１１が形成され、凹部１１の内面に導電膜２０が形成されている。検査用基板７５の背面に、電極パッド６７が形成されている。【００４０】
図３Ａに、はんだバンプ９１と凹部１１との拡大断面図を示す。はんだバンプ９１が凹部１１内に挿入され、はんだバンプ９１の最上部が、凹部１１の底面に形成された導電膜２０に接触する。これにより、はんだバンプ９１と導電膜２０との電気的接続が確保される。なお、図３Ｂに示すように、はんだバンプ９１の側方の表面が、凹部１１の側面上の導電膜２０に接触するようにしてもよい。【００４１】
図２Ａに戻って説明を続ける。プローブカード９５に、複数のプローブ針９６が設けられている。プローブ針９６の先端が電極パッド６７に接触する。プローブカード９５は、信号ケーブルにより検査装置本体１０１に接続されている。【００４２】
実施例による検査用基板７５を用いると、はんだバンプ９１には導電膜２０が接触し、プローブ針の先端が接触しない。このため、プローブ針を接触させることに起因するはんだバンプのダメージを低減することができる。【００４３】
また、検査用基板７５の多層配線層７０により、電極パッド６７の配置を、それに電気的に接続されている導電膜２０の配置に拘束されることなく、自由に変えることができる。半導体チップ９０の電源電圧用及び接地電圧用のはんだバンプ９１の配置は、すべての製品種別で同一であるとは限らない。電源電圧用及び接地電圧用のはんだバンプ９１の配置がばらばらであっても、半導体チップ９０の製品種別ごとに検査用基板７５を準備して、電源電圧用及び接地電圧用の電極パッド６７の配置を、すべての製品種別において同一にすることができる。このため、１枚のプローブカード９５で、電源電圧用及び接地電圧用のはんだバンプ９１の配置が異なる複数の製品種別の半導体チップ９０の検査を行うことが可能になる。【００４４】
さらに、検査用基板７５内にデカップリングキャパシタを内蔵することができる。このデカップリングキャパシタは、プローブ針９６を介することなく、半導体チップ９０に接続される。このため、プローブ針９６の持つ寄生インダクタンスの影響を排除し、実際の実装状態に近い状態で検査を行うことが可能になる。【００４５】
また、相互に隣り合う凹部１１の間隔を、相互に隣り合う電極パッド６７の間隔よりも狭くすることができる。このため、半導体チップ９０に形成されるバンプ９１が狭ピッチ化された場合、電極パッド６７の間隔を狭めることなく凹部１１の間隔のみを狭めた検査用基板を準備することにより、従来のプローブカードを使用することができる。この場合、一般的に、電源電圧用の導電膜２０の個数が、電源電圧用の電極パッド６７の個数よりも多くなる。同様に、接地電圧用の導電膜２０の個数が、接地電圧用の電極パッド６７の個数よりも多くなる。【００４６】
図２Ａでは、ウエハを半導体チップに分離した後に検査を行う場合を示したが、分離前のウエハの状態で検査を行うことも可能である。ウエハの状態で検査を行う場合には、検査用基板７５を、ウエハ内の一部の検査対象チップ領域に配置して、検査を行えばよい。【００４７】
図２Ｂに、他の実施例による検査用基板の概略図を、検査装置と共に示す。図２Ｂに示した実施例では、プローブカードを介することなく、検査用基板７５が検査装置本体に直接接続されている。このように、従来のプローブカードを、実施例による検査用基板で代替させることも可能である。【００４８】
図４Ａ及び図４Ｂに、はんだバンプ９１の代わりにＡｕバンプ９２が用いられた半導体チップを検査するときの、Ａｕバンプ９２と導電膜２０との接触部分の断面図を示す。はんだバンプ９１は、球形の一部を平面で切断した形状を有していたが、Ａｕバンプ９２は、ほぼ円錐台の形状を有する。図４Ａに示すように、Ａｕバンプ９２の上面が、凹部１１の底面に形成されている導電膜２０に接触するようにしてもよいし、Ａｕバンプ９２の側面と上面とで画定される稜が、凹部１１の側面に形成されている導電膜２０に接触するようにしてもよい。【００４９】
図３Ａ〜図４Ｂにおいて、凹部１１が形成されている表面から、凹部１１の底面に形成されている導電膜２０の表面までの深さを、バンプ９１、９２の高さよりも浅くすることが好ましい。このような構成にすることにより、バンプ９１、９２と、導電膜２０との接触不良の発生を防止することができる。【００５０】
凹部１１は、開口面に向かって広がった形状とすることが好ましい。このような形状とすることにより、バンプ９１、９２と、凹部１１との位置ずれを吸収することができる。【００５１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図１−１】
2009130737.tif 000003
【図１−２】
2009130737.tif 000004
【図１−３】
2009130737.tif 000005
【図１−４】
2009130737.tif 000006
【図１−５】
2009130737.tif 000007
【図１−６】
2009130737.tif 000008
【図２】
2009130737.tif 000009
【図３】
2009130737.tif 000010
【図４】
2009130737.tif 000011
【手続補正書】
【提出日】平成22年5月26日(2010.5.26)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2009130737.tif 000012
【手続補正書】
【提出日】平成22年6月9日(2010.6.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
図１Ｉに示すように、シード膜３５の上にレジスト膜３８を形成した後、このレジスト膜３８に開口３９を形成する。開口３９は、ビアホール３１に対応して配置される。開口３９の底面には、シード膜３５が露出している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
上記実施例では、機械的支持力を持つ支持基板１０に、有底の凹部１１を形成し、その後、支持基板１０を背面から研削することにより、第１の表面（表側）に形成した導電膜２０を、第２の表面（背面）に露出させる。支持基板１０の第２の表面に、ビルドアップ法を用いて多層配線層７０を形成することにより、支持基板１０の第１の表面側に形成された導電膜２０に電気的に接続された電極パッド６７ａを、多層配線層７０の最表面に形成することができる。このように、剛性を有する基板に貫通孔を形成することなく、表側の導電膜２０を、背面側の電極パッド６７ａに電気的に接続することができる。
【国際調査報告】
2009130737.tif 000013
2009130737.tif 000014
2009130737.tif 000015
2009130737.tif 000016