(57)【要約】  基板上に、シリコン結晶よりなり、ナノワイヤを構成する２個の柱状体が、該基板の面と平行かつ上下に配置されていることを特徴とするナノワイヤ電界効果トランジスタ、及び（１００）面方位を持つＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法、並びにこれを含む集積回路。
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【特許請求の範囲】
【請求項１】
基板上に、シリコン結晶よりなり、ナノワイヤを構成する偶数個の柱状体が、該基板の面と平行かつ上下に配置されていることを特徴とするナノワイヤ電界効果トランジスタ。
【請求項２】
上記偶数個の柱状体の組が複数組並列に配置されていることを特徴とする請求項１に記載のナノワイヤ電界効果トランジスタ。
【請求項３】
上記シリコン結晶は、ＳＯＩ基板を構成するＳＯＩ層であることを特徴とする請求項１又は２に記載のナノワイヤ電界効果トランジスタ。
【請求項４】
上記ＳＯＩ基板は、（１００）面方位を持つＳＯＩ基板であり、また上記柱状体は、円柱状体であることを特徴とする請求項３に記載のナノワイヤ電界効果トランジスタ。
【請求項５】
上記円柱状体の周囲にはゲート絶縁膜を介してゲート電極が設けられていることを特徴とする請求項４に記載のナノワイヤ電界効果トランジスタ。
【請求項６】
請求項１〜５のいずれか１項に記載のナノワイヤ電界効果トランジスタを含む集積回路。
【請求項７】
ナノワイヤを構成する偶数個の柱状体のうちの上方の柱状体が欠如しているナノワイヤ電界効果トランジスタをさらに含む請求項６に記載の集積回路。
【請求項８】
（１００）面方位を持つＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
【請求項９】
（１００）面方位を持ち２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体の組がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体の組を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路に関するものである。
【背景技術】
【０００２】
シリコン集積回路は、これまでMooreの法則に従って大規模化・高性能化され、高度情報通信(IT)社会をハードウエアの面で支えてきた。今後とも、そのトレンドを続けることが期待されているが、通常のバルクCMOS集積回路では、近い将来での微細化限界が危惧され始めている。
その主な原因として、トランジスタの微細化に伴う漏れ電流の増大とトランジスタのスイッチング特性劣化（サブスレッショルド係数の増大）などが挙げられる。つまり、テクノロジーノードが進むほど、動作電力よりも漏れ電流による無効電力の割合が増加していくところに問題の深刻さがある。【０００３】
この本質的な困難を打破するために、ITRSロードマップにおいても、極薄ボディ完全空乏型SOI(Silicon-on-Insulator)デバイスやダブルゲート／マルチゲートMOSFETなどを2010年代初頭に導入すると表明されている。その中でも、起立横方向チャネルを持つFin型ダブルゲートMOSFET (FinFET)（非特許文献１参照）が、32 nmノード以降の有望なデバイス候補として世界から注目されている。しかしながら、このダブルゲートMOSFETにおいても、デバイスのゲート長を20 nm以下(32 nmノード以降に相当)までに縮小すると、短チャネル効果による漏れ電流とサブスレッショル係数の増大を完全に抑制することは容易ではない。また、短チャネル化に伴い、チャネル寸法も微細化する必要があるが、その微細なチャネル形成が困難となっている。【０００４】
上記FinFETのしきい値電圧は、固定値であるため、ダイナミックな電力制御などの応用には使えない。このような欠点を改良するための提案も既になされている。例えば、特許文献１、２では、縦型チャネルを挟んだゲート電極を物理的に分離・電気的に絶縁して、片方のゲート電極に固定バイアスを印加して置き、もう片方のゲート電極でトランジスタを駆動することで、しきい値電圧制御を実現している。その固定バイアスの値を変えるとトランジスタのドレイン電流―ゲート電圧(Id-Vg)特性が左右にシフトすることになり、しきい値電圧の制御が可能となる。
しかし、片方のゲート電圧でしきい値電圧を制御する場合、サブスレッショルド係数がどうしても理想値のS = 60 mV/decadeより大幅に増加することになり、デバイスのスイッチング特性の劣化を招く。また、片方のゲートに電圧を加えてしきい値電圧を制御する際に、その片方のチャネルは閉じる方向に動作することとなり、ドレイン電流も大幅に落ちる問題点がある。【０００５】
近年、上述のようなFinFETにおける短チャネル効果、駆動電流低下、微細チャネル形成の困難点などを克服するために、チャネル微細化限界を打破するデバイス構造として、シリコンナノワイヤ電界効果トランジスタが積極的に研究・開発されている。
例えば図２９、図３０及び図３１に示すようなシリコンナノワイヤ電界効果トランジスタが提案されている（非特許文献２、３参照）。
このようなデバイス構造の特徴としては、チャネルがナノサイズの円形断面形状を持つことと、ゲート電極がチャネルの周囲を覆っていることである。
したがって、FinFETに比べ、ゲートによるチャネルポテンシャル制御性が強く、短チャネル効果の抑制にもっと効果的である。また、チャネルの微細化に余裕をもたらした。つまり、チャネルの寸法をゲート長より大きくしてもよいという点が魅力的である。これは、FinFETではゲート電極がチャネルの両サイドしか覆われていないのに対して、ナノワイヤ電界効果トランジスタではゲート電極がチャネルの周りをしっかり覆っている(Gate-All-Around:
GAA)ことに起因する。【０００６】
しかしながら、これまで提案されたナノワイヤ電界効果トランジスタでは、駆動電流を高めるためには、例えば図３２、図３３及び図３４に示すような円形断面形状のナノワイヤを横方向に並べることになるので、デバイス面積の増大を招く。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２７０８５０号公報
【特許文献２】特開２００５−１６７１６３号公報
【非特許文献】
【０００８】
【非特許文献１】IEEE Trans. Electron Devices, Vol. 47. No. 12, pp.2320-2325, 2000.
【非特許文献２】Symposium on VLSI Technology 2004, pp. 196-197.
【非特許文献３】Sung Dae Suk, et al., IEDM Tech. Dig., pp. 735-738, 2005.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述のような従来のナノワイヤ電界効果トランジスタの問題点を解決し、デバイス面積の増大を招くことなく駆動電流を高めることを課題とする。
【課題を解決するための手段】
【００１０】
上記課題は次のような手段により解決される。
（１）基板上に、シリコン結晶よりなり、ナノワイヤを構成する偶数個の柱状体が、該基板の面と平行かつ上下に配置されていることを特徴とするナノワイヤ電界効果トランジスタ。
（２）上記偶数個の柱状体の組が複数組並列に配置されていることを特徴とする（１）に記載のナノワイヤ電界効果トランジスタ。
（３）上記シリコン結晶は、ＳＯＩ(Silicon-On-Insulator)基板を構成するＳＯＩ(Silicon-On-Insulator)層であることを特徴とする（１）又は（２）に記載のナノワイヤ電界効果トランジスタ。
（４）上記ＳＯＩ基板は、（１００）面方位を持つＳＯＩ基板であり、また上記柱状体は、円柱状体（本明細書では「円形断面形状のナノワイヤ」ともいう）であることを特徴とする（３）に記載のナノワイヤ電界効果トランジスタ。
（５）上記円柱状体の周囲にはゲート絶縁膜を介してゲート電極が設けられていることを特徴とする（４）に記載のナノワイヤ電界効果トランジスタ。
（６）（１）〜（５）のいずれかに記載のナノワイヤ電界効果トランジスタを含む集積回路。
（７）ナノワイヤを構成する偶数個の柱状体のうちの上方の柱状体が欠如しているナノワイヤ電界効果トランジスタをさらに含む（６）に記載の集積回路。
（８）（１００）面方位を持つＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
（９）（１００）面方位を持ち２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体の組がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体の組を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
なお上記（１）〜（３）における「ナノワイヤ電界効果トランジスタ」は、円形断面形状のみならず、多角断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタも含む。
【発明の効果】
【００１１】
本発明での（１００）面方位を持つＳＯＩ基板上に作製するナノワイヤは、上下に二つ配置されるので、同じデバイス面積で、従来のナノワイヤ電界効果トランジスタと比較すると、駆動電流は２倍となる。
また、ナノワイヤは結晶異方性ウェットエッチングで作製するので、チャネル表面は原子層オーダに平坦で、そのサイズの再現性、均一性に優れている。
したがって、本発明は、従来のRIEにより加工した不均一なシリコン細線を高温水素アニール或いは熱酸化などで形成した円形断面形状のナノワイヤの寸法バラツキ、特性バラツキを改善できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施例であるナノワイヤ電界効果トランジスタの平面図。
【図２】図２のA-A’断面図。
【図３】図１のB-B’断面図。
【図４】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図５】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図６】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図７】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図８】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図９】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１０】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１１】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１２】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１３】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１４】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１５】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１６】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１７】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１８】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図１９】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。
【図２０】本発明の第３実施例であるナノワイヤ電界効果トランジスタの平面図。
【図２１】図２０のA-A’断面図。
【図２２】図２０のB-B’断面図。
【図２３】本発明の第４実施例であるナノワイヤ電界効果トランジスタを含む集積回路の平面図。
【図２４】図２３のA1-A1’及びA2-A2’断面図。
【図２５】図２３のB-B’断面図。
【図２６】本発明の第５実施例であるナノワイヤ電界効果トランジスタを含む集積回路の平面図。
【図２７】図２６のA1-A1’及びA2-A2’断面図。
【図２８】図２６のB-B’断面図。
【図２９】従来のナノワイヤ電界効果トランジスタの平面図。
【図３０】図２９のA-A’断面図。
【図３１】図２９のB-B’断面図。
【図３２】従来の２本のナノワイヤを横方向に配置したナノワイヤ電界効果トランジスタの平面図。
【図３３】図３２のA-A’断面図。
【図３４】図３２のB-B’断面図。
【発明を実施するための形態】
【００１３】
本発明に係る電界効果トランジスタについて、以下実施例を例示して詳細に説明する。
ここでは、便宜上（１００）面方位を持つ、故意に不純物を導入していない(Non-doped)ＳＯＩ(Silicon-On-Insulator)基板を用いて、反応性イオンエッチング(Reactive Ion Etching: RIE)、結晶異方性ウェットエッチング及び高温水素アニール或いは熱酸化を用いて、上下に２つの対称的な円形断面形状を持つナノワイヤを同時に形成、ゲートラスト(Gate-Last)プロセスによるデバイス作製の場合を述べるが、ゲートファースト(Gate-First)プロセスでも、同様なデバイスが作製できる。ゲートファーストプロセスにおいては、ゲートパターン加工後に、ソース・ドレイン領域にイオン注入により、不純物を導入することになる。
【００１４】
（第１実施例）
図１、図２及び図３に本発明の第１実施例を示す。図１は本発明に係る（１００）ＳＯＩ基板上に形成する、上下に一対の円形断面形状のナノワイヤを持つナノワイヤ電界効果トランジスタの平面図であり、図２はA-A’断面図であり、図３はB-B’断面図である。図１〜図３において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−１と５−２は縦方向に同時に形成した円形断面形状のナノワイヤ、６−１と６−２はゲート絶縁膜、７−１と７−２は、それぞれソース領域とドレイン領域である。
【００１５】
図４〜図１９に、本発明の第１実施例に係る、上下に一対の円形断面形状のナノワイヤを持つナノワイヤ電界効果トランジスタの製造工程例を示す。なお図４〜図１９において、（Ａ）図はA-A’断面図であり、（Ｂ）図はB-B’断面図である。
まず、図４に示すように、シリコン基板１上に、埋め込み酸化膜２と（１００）面方位のシリコン結晶層９からなるＳＯＩウエハを用意する。
【００１６】
次に、図５に示すように、熱酸化を利用して酸化膜１０を形成する。
次に、図６に示すように、電子ビーム描画でレジストパターン２０を形成する。
次に、図７に示すように、反応性イオンエッチング(Reactive Ion Etching: RIE)で、レジストパターン２０を酸化膜１０に転写して、ハードマスク１０−１を形成する。
【００１７】
次に、図８に示すように、レジストパターン２０とハードマスク１０−１を保護膜として、イオン注入を行い、ソース領域７−１とドレイン領域７−２を形成する。その後に、レジストパターンは、酸素にプラズマと硫酸・過酸化水素溶液などで除去、酸化膜ハードマスク１０−１はフッ酸で除去する。この工程は、２回に分けて行い、それぞれ、PMOSとNOMSのソース・ドレイン領域を形成する。イオン注入の際に、NMOSに関しては、イオン種としてはＰ或いはＡｓ、PMOSに関してはＢ或いはBF2+を用いる。
【００１８】
次に、図９に示すように、新たにCVD（Chemical Vapor Deposition）酸化膜１１を堆積する。CVD酸化膜の希フッ酸によるエチング速度が大きいため、窒素雰囲気中で、T=850℃、２分間のアニールを行うことが望ましい。
次に、図１０に示すように、電子ビーム描画で、ナノサイズのレジストパターン２１を形成する。
次に、図１１に示すように、RIEでレジストパターン２１をCVD酸化膜１１に転写して、ハードマスク１１−１を形成する。
次に、レジストパターン２１は、酸素プラズマと硫酸・過酸化水素溶液などで除去する。
次に、図１２に示すように、ハードマスク１１−１を利用して、RIEで、（１００）SOI層９を垂直にエッチングし、矩形断面を持つシリコンナノワイヤ９−１を形成する。その後に、酸素プラズマでRIEによる反応生成物を除去し、硫酸・過酸化水素溶液で洗浄する。
【００１９】
次に、図１３に示すように、希フッ酸を用いて、ハードマスク１１−１の幅の微調整を行う。その後に、アルカリ水溶液、例えばTMAH(Tetramethylammonium Hydroxide)を用いて、矩形シリコンチャネル９−１を側面から結晶異方性エッチングをすることで、上下対称な一対の三角断面形状のナノワイヤ４０−１と４０−２を形成する。三角断面形状のナノワイヤの両側面の面方位は（１１１）面となるので、TMAHによるエッチング速度が（１１０）面に比べ、１／４０ほど小さいので、ほぼ自己整合的に三角断面形状のナノワイヤが形成できる。なお、エッチング時間を精密に制御して、三角断面形状のナノワイヤがオーバエッチングされないようにする必要がある。上下の三角断面形状のナノワイヤの間に隙間２２が形成されるか、されないかは、ハードマスク１１−１の幅WとSOI厚Hによって決まる。つまり、W<H/tan55°の場合隙間２２が形成されるが、W>H/tan55°の場合は隙間２２が形成されない。ここでは、前者の場合を採用している。しかし、熱酸化の方法で上下の三角断面形状のナノワイヤを分離する場合は、後者の場合を採用する。
次に、図１４に示すように、フッ酸で、ハードマスク１１−１と三角断面形状のナノワイヤ４０−２下の埋め込み酸化膜２をエッチングして、隙間２３を形成する。
【００２０】
次に、図１５に示すように、高温水素アニールを行い、三角断面形状のナノワイヤ４０−１と４０−２を、円形断面形状のナノワイヤ５−１と５−２に加工する。
次に、図１６に示すように、熱酸化を利用して、ゲート酸化膜６−１と６−２を形成する。なお、この工程で、酸化膜の代わりに、高誘電率(High-k)材料をCVD法で堆積して、ゲート絶縁膜として用いることもできる。
【００２１】
次に、図１７に示すように、ゲート電極材料３０を堆積する。ゲート電極材料としては、ポリシリコン、或いは高融点金属を用いる。例えば、TiN、 Mo、Ta/Moアロイなどをゲート電極材料として用いる。
次に、図１８に示すように、電子ビーム描画を用いて、ゲートパターン２４を形成する。
次に、図１９に示すように、ゲート電極材料３０をRIEで加工し、ゲート電極３を形成する。
次に、CVD酸化膜を堆積し、コンタクトホール形成後、Ａｌ電極を形成するが、これらの工程は通常の集積回路作製プロセスと同様であるため、ここでは省略する。ここで、本発明の上下に一対の円形断面形状のナノワイヤを持つナノワイヤ電界効果トランジスタの作製が完了する。
【００２２】
（第２実施例）
図２０、図２１、図２２に本発明の第２実施例を示す。図２０は、本発明に係る２個の円形断面形状のナノワイヤを複数組並列に配置したナノワイヤ電界効果トランジスタの平面図である。図２１はそのA-A’断面図、図２２はそのB-B’断面図である。
図２０〜図２２において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−５、５−６、５−７、５−８、５−９、５−１０は円形断面形状のナノワイヤ、６−５、６−６、６−７、６−８、６−９、６−１０はゲート絶縁膜、７−１と７−２はソース・ドレイン領域である。
【００２３】
第２実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、上記段落００１３での電子ビーム描画の際に、２個の円形断面形状のナノワイヤを複数組配置できるようにナノワイヤのパターンを形成すればよい。その他の工程は、第１実施例の工程と同様である。
【００２４】
（第３実施例）
図２３、図２４、図２５に本発明の第３実施例を示す。図２３は、本発明に係わる、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタをPMOSに、上部円形断面形状のナノワイヤをエッチングで無くした円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタをNMOSに用いた集積回路の平面図である。図２４はそれぞれそのA1-A1’及びA2-A2’断面図、図２５はそのB-B’断面図である。
図２３〜図２５において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−１、５−２、５−４は円形断面形状のナノワイヤ、６−１、６−２、６−３、６−４はゲート絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域である。
【００２５】
第３実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の２点である。
（１）上記段落００１４でのイオン注入の際に、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタのソース・ドレイン領域７−１と７−２には、Ｂ或いはBF2+を注入し、上の円形断面形状ナノワイヤが欠如したナノワイヤ電界効果トランジスタのソース・ドレイン領域７−３と７−４には、Ｐ、或いはＡｓを注入する。
（２）上記段落００１８のゲート電極形成後に、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタの領域は、厚膜レジストで保護して置き、粘度の低いレジストを高速で塗布する。酸素プラズマでレジストをエッチバックして行き、凸となっているナノワイヤとゲート電極の交差する部分の頭部が露出するようにする。次に、RIEで、エッチング用ガス種を変えながら、上部のゲート電極、酸化膜、ナノワイヤの順にエッチングする。
最後に、硫酸・過酸化水素で、レジストを除去し、保護膜としてCVD酸化膜を堆積する。これで、上部のナノワイヤをエッチングして除去し、下部ナノワイヤのみを残した、円形断面形状のナノワイヤ電界効果トランジスタが形成される。その他の工程は、第１実施例の工程と同様である。
【００２６】
（第４実施例）
図２６、図２７、図２８に本発明の第４実施例を示す。図２６は、本発明に係る、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタと、２個の円形断面形状ナノワイヤを複数組配置したナノワイヤ電界効果トランジスタを混載した集積回路の平面図である。図２７はそれぞれそのA1-A1’及びA2-A2’断面図、図２８はそのB-B’断面図である。
図２６〜図２８において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−１、５−２、５−５、５−６、５−７、５−８、５−９、５−１０は円形断面形状のナノワイヤ、６−１、６−２、６−５、６−６、６−７、６−８、６−９、６−１０はゲート絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域である。
【００２７】
第４実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、上記段落００１３の電子ビーム描画の際に、上記２種類のナノワイヤ電界効果トランジスタのレジストパターンを同時に描画することである。その他の工程は、第１実施例の工程と同様である。
【００２８】
以上第１〜第４実施例では、２個のナノワイヤを有するナノワイヤ電界効果トランジスタ並びにこれを含む集積回路を例示したが、表面に２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用いることにより、上下方向に４個以上偶数個のナノワイヤを有するナノワイヤ電界効果トランジスタ又はこれを含む集積回路を作製することができる。この場合には更なる電流駆動力向上が実現できる。
【符号の説明】
【００２９】
１  基板
２  埋め込み酸化膜
３、３−１、３−２  ゲート電極
４  絶縁膜
５、５−１、５−２、５−４、５−５、５−６、５−７、５−８、５−９、５−１０  円形断面形状のナノワイヤ
６−１、６−２、６−４、６−５、６−６、６−７、６−８、６−９、６−１０  ゲート絶縁膜
７−１、７−２、７−３、７−４  ソース・ドレイン領域
９  （１００）結晶シリコン層
１０  酸化膜
１１  酸化膜
１１−１  ハードマスク
１３−１、１３−２  絶縁膜
２０、２１  レジストパターン
２２、２３  隙間
２４  レジストパターン
３０  ゲート電極材料
４０−１、４０−２  三角断面形状のナノワイヤ
５０  矩形断面形状Finチャネル
５０−１、５０−２、５０−３  円形断面形状のナノワイヤ
６０−１、６０−２、６０−３  ゲート絶縁膜
【図１】
2009150999.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009150999.tif 000009
【図８】
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【図９】
2009150999.tif 000011
【図１０】
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【図１１】
2009150999.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
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