(57)【要約】  ＩＶ変換器は、容量成分に接続されるよう構成された第１のオペアンプと、第１のオペアンプに接続された第２のオペアンプと、第２のオペアンプに接続されたインピーダンス素子とを備える。第１のオペアンプは、容量成分に接続されるように構成された第１の入力端子と、基準電位に接続された第２の入力端子と、第１と第２の出力端子とを有する。第１の出力端子は第１の入力端子に接続されることにより帰還ループを構成する。第２のオペアンプは、第２の出力端子に接続された第３の入力端子と、基準電位に接続された第４の入力端子と、インピーダンス素子を介して第３の入力端子に接続されることにより帰還ループを構成する第３の出力端子とを有する。第１のオペアンプの第１と第２の出力端子が出力する電流の位相は略等しい。
2013140740.tif 000002
【特許請求の範囲】
【請求項１】
容量成分に流れる電流を電圧に変換できるＩＶ変換器であって、
前記容量成分に接続されるように構成された第１のオペアンプと、
前記第１のオペアンプに接続された第２のオペアンプと、
前記第２のオペアンプに接続されたインピーダンス素子と、
を備え、
前記第１のオペアンプは、
前記容量成分に接続されるように構成された第１の入力端子と、
基準電位に接続された第２の入力端子と、
前記第１の入力端子に接続されることにより帰還ループを構成する第１の出力端子と、
第２の出力端子と、
を有し、
前記第２のオペアンプは、
前記第２の出力端子に接続された第３の入力端子と、
基準電位に接続された第４の入力端子と、
前記インピーダンス素子を介して前記第３の入力端子に接続されることにより帰還ループを構成する第３の出力端子と、
を有し、
前記第１のオペアンプの前記第２の出力端子が出力する電流の位相は前記第１のオペアンプの前記第１の出力端子が出力する電流の位相と略等しい、ＩＶ変換器。
【請求項２】
前記第１のオペアンプの前記第２の出力端子が出力する前記電流の振幅は前記第１のオペアンプの前記第１の出力端子が出力する前記電流の振幅と略等しい、請求項１に記載のＩＶ変換器。
【請求項３】
前記第１のオペアンプは、
前記第１の入力端子の電圧と前記第２の入力端子の電圧との差分を増幅する差動増幅回路と、
前記差動増幅回路の出力を増幅し、前記第１の出力端子に出力する第１の増幅回路と、
前記差動増幅回路の出力を増幅し、前記第２の出力端子に出力する第２の増幅回路と、
をさらに有する、請求項１に記載のＩＶ変換器。
【請求項４】
前記第１の増幅回路の増幅率と前記第２の増幅回路の増幅率とは略等しい、請求項３に記載のＩＶ変換器。
【請求項５】
前記第１のオペアンプは、
前記第１の入力端子の電圧と前記第２の入力端子の電圧との差分の電圧を増幅する差動増幅回路と、
前記差動増幅回路の出力を増幅し、前記第１の出力端子および前記第２の出力端子に略同じ信号を出力するミラー回路と、
をさらに有する、請求項１に記載のＩＶ変換器。
【請求項６】
容量成分を有し、慣性力に応じた電流を出力する慣性力センサ素子と、
前記電流を電圧に変換するＩＶ変換器と、
前記慣性力を検知する検知回路と、
を備え、
前記ＩＶ変換器は、
前記慣性力センサに接続されるよう構成された第１のオペアンプと、
前記第１のオペアンプに接続された第２のオペアンプと、
前記第２のオペアンプに接続されたインピーダンス素子と、
を備え、
前記第１のオペアンプは、
前記容量成分に接続されるように構成された第１の入力端子と、
基準電位に接続された第２の入力端子と、
前記第１の入力端子に接続されることにより帰還ループを構成する第１の出力端子と、
第２の出力端子と、
を有し、
前記第２のオペアンプは、
前記第２の出力端子に接続された第３の入力端子と、
基準電位に接続された第４の入力端子と、
前記インピーダンス素子を介して前記第３の入力端子に接続されることにより帰還ループを構成する第３の出力端子と、
を有し、
前記第１のオペアンプの前記第２の出力端子が出力する電流の位相は前記第１のオペアンプの前記第１の出力端子が出力する電流の位相と略等しく、
前記検知回路は前記第３の出力端子から出力される信号に基づいて前記慣性力を検知する、慣性力センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動車、航空機、船舶、ロボット、その他各種電子機器等に用いられるＩＶ変換器およびこのＩＶ変換器を用いた慣性力センサに関する。
【背景技術】
【０００２】
図８は従来のＩＶ変換器１の回路図である。従来のＩＶ変換器１は、容量成分２に接続された入力端子３と、基準電位に接続された入力端子４と、抵抗５を介して入力端子３に接続されることにより帰還ループ６ｆを構成する出力端子７とを有する。【０００３】
ＩＶ変換器１に類似する従来のＩＶ変換器は、例えば、特許文献１に記載されている。【０００４】
ＩＶ変換器１においては、出力端子７から出力される信号とノイズ量の比（以下、Ｓ／Ｎ比）は容量成分２の容量値に大きく依存する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１６１８７号公報
【発明の概要】
【０００６】
ＩＶ変換器は、容量成分に接続されるよう構成された第１のオペアンプと、第１のオペアンプに接続された第２のオペアンプと、第２のオペアンプに接続されたインピーダンス素子とを備える。第１のオペアンプは、容量成分に接続されるように構成された第１の入力端子と、基準電位に接続された第２の入力端子と、第１と第２の出力端子とを有する。第１の出力端子は第１の入力端子に接続されることにより帰還ループを構成する。第２のオペアンプは、第２の出力端子に接続された第３の入力端子と、基準電位に接続された第４の入力端子と、インピーダンス素子を介して第３の入力端子に接続されることにより帰還ループを構成する第３の出力端子とを有する。第１のオペアンプの第１と第２の出力端子が出力する電流の位相は略等しい。
【０００７】
このＩＶ変換器はノイズ量を低減することによりＳ／Ｎ比を改善することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は実施の形態におけるＩＶ変換器のブロック図である。
【図２】図２は実施の形態におけるＩＶ変換器のオペアンプの回路図である。
【図３】図３は実施の形態におけるＩＶ変換器の他のオペアンプの回路図である。
【図４】図４は実施の形態におけるＩＶ変換器のさらに他のオペアンプの回路図である。
【図５】図５は実施の形態における検出素子の上面図である。
【図６】図６は図５に示す検出素子の線６−６における断面図である。
【図７】図７は実施の形態における慣性力センサの回路ブロック図である。
【図８】図８は従来のＩＶ変換器のブロック図である。
【発明を実施するための形態】
【０００９】
図１は、実施の形態１におけるＩＶ変換器１０のブロック図である。ＩＶ変換器１０はオペアンプ１１、１２とオペアンプ１２に接続されたインピーダンス素子２１とを備える。オペアンプ１１は、反転入力端子である入力端子１４と、非反転入力端子である入力端子１５と、出力端子１７、１８とを有する。入力端子１４は、容量成分１３に接続されるように構成されている。入力端子１５は基準電位に接続されている。出力端子１７は入力端子１４に接続されることにより帰還ループ１６を構成する。オペアンプ１２は、反転入力端子である入力端子１９と、非反転入力端子である入力端子２０と、出力端子２３とを有する。入力端子１９は出力端子１８に接続されている。入力端子２０は基準電位に接続されている。インピーダンス素子２１は抵抗等のインピーダンスを有する素子である。出力端子２３はインピーダンス素子２１を介して入力端子１９に接続されることにより帰還ループ２２を構成する。ＩＶ変換器１０は容量成分１３に流れる電流を電圧に変換して出力端子２３から出力することができる。
【００１０】
図８に示す従来のＩＶ変換器１において、出力端子７から出力される信号のノイズ量Ｎは、ＩＶ変換器１の入力換算ノイズＶｎと、抵抗５の抵抗値Ｒと、信号の周波数ωと、容量成分２の容量値Ｃとにより以下の式１で表される。
Ｎ＝Ｖｎ×（ＲωＣ＋１）  …（式１）
式１に示すように、ノイズ量Ｎは容量成分２の容量値Ｃに比例して大きくなる。従って、ＩＶ変換器１の信号Ｓとノイズ量Ｎの比（以下、Ｓ／Ｎ比）は、容量成分２の容量値Ｃに大きく依存する。
【００１１】
図１に示す実施の形態におけるＩＶ変換器１０では、オペアンプ１１の出力端子１８が出力する電流の位相は出力端子１７が出力する電流の位相と略等しい。この構成により、ＩＶ変換器１０に入力される容量成分１３と帰還ループ２２におけるインピーダンス素子２１とを直接接続しないので、オペアンプ１２における入力負荷容量を小さくすることができる。この結果、式１における容量値Ｃを小さくすることができるので、ＩＶ変換器１０のノイズ量を低減し、Ｓ／Ｎを改善することができる。
【００１２】
図２はオペアンプ１１の回路図である。なお、出力端子１７が入力端子１４に接続されてオペアンプ１１は帰還ループ１６を構成しているが、図２においてはこの接続は省略している。
【００１３】
図２に示すように、オペアンプ１１は、入力端子１４の電圧と入力端子１５の電圧との差分の電圧を増幅する差動増幅回路２４と、差動増幅回路２４の出力を増幅して出力端子１７に出力する増幅回路２５と、差動増幅回路２４の出力を増幅して出力端子１８に出力する増幅回路２６とを備える。
【００１４】
差動増幅回路２４では、Ｐチャネルの電界効果トランジスタ（以下、ＦＥＴ）２９のドレインとＮチャネルのＦＥＴ３０のドレインとが接続された状態でＦＥＴ２９、３０が電流源２７と基準電位２８との間に直列に接続されて直列接続体を構成している。また、ＦＥＴ２９およびＦＥＴ３０よりなる直列接続体と並列接続となるように、ＰチャネルのＦＥＴ３１のドレインとＮチャネルのＦＥＴ３２のドレインとが接続された状態でＦＥＴ３１、３２が電流源２７と基準電位２８との間に直列に接続されている。入力端子１４はＦＥＴ２９のゲートに接続され、入力端子１５はＦＥＴ３１のゲートに接続されている。また、ＦＥＴ３０のゲートとＦＥＴ３２のゲートはともにＦＥＴ２９のドレインと接続されている。ＦＥＴ３１のドレインが後段の増幅回路２５、２６と接続されている。
【００１５】
増幅回路２５は、電流源３３と基準電位２８との間に接続されたＮチャネルのＦＥＴ３４を備えている。ＦＥＴ３１のドレインがＦＥＴ３４のゲートと接続されている。ＦＥＴ３４のドレインが出力端子１７と接続されている。
【００１６】
増幅回路２６は、電流源３５と基準電位２８との間に接続されたＮチャネルのＦＥＴ３６を備えている。ＦＥＴ３１のドレインがＦＥＴ３６のゲートと接続されている。ＦＥＴ３６のドレインが出力端子１８と接続されている。電流源２７、３３、３５は電源Ｖｃｃに接続されている。
【００１７】
図２に示すオペアンプ１１では、出力端子１７から出力される電流の位相と出力端子１８から出力される電流の位相を略等しくすることができる。
【００１８】
なお、増幅回路２６の増幅率は増幅回路２５の増幅率と略等しくすることが望ましい。このようにすることにより、入力端子１４、１５から出力端子１７へ至る回路の構成と、入力端子１４、１５から出力端子１８へ至る回路の構成とを同じにすることができるので、入出力信号の変換誤差を最小にすることができる。
【００１９】
なお、オペアンプ１１は、差動増幅回路２４と増幅回路２５又は差動増幅回路２４と増幅回路２６の２段の増幅回路で構成されているが、３段又は４段等の多段増幅回路で構成されていてもよい。
【００２０】
図３は、図１と図２に示すオペアンプ１１の代りに用いることのできる他のオペアンプ１１ａの回路図である。図３において図２に示すオペアンプ１１と同じ部分には同じ参照番号を付す。図２に示すオペアンプ１１では、初段のＦＥＴ２９、３１はＰチャネルのＦＥＴである。図３に示すオペアンプ１１ａでは、初段のＦＥＴ２９ａ、３１ａはＮチャネルのＦＥＴであり、それぞれ電源Ｖｃｃとの間にＰチャネルのＦＥＴ３０ａ、３２ａを接続して差動増幅回路２４ａを構成している。ＰチャネルのＦＥＴ３４ａを備えた増幅回路２５ａおよびＰチャネルのＦＥＴ３６ａを備えた増幅回路２６ａが差動増幅回路２４ａ接続されてオペアンプ１１ａが構成される。
【００２１】
すなわち、差動増幅回路２４ａでは、ＮチャネルのＦＥＴ２９ａのドレインとＰチャネルのＦＥＴ３０ａのドレインとが接続された状態でＦＥＴ２９ａ、３０ａが電流源２７と電源Ｖｃｃとの間に直列に接続されて直列接続体を構成している。また、ＦＥＴ２９ａおよびＦＥＴ３０ａよりなる直列接続体と並列接続となるように、ＮチャネルのＦＥＴ３１ａのドレインとＰチャネルのＦＥＴ３２ａのドレインとが接続された状態でＦＥＴ３１ａ、３２ａが電流源２７と基準電位２８との間に直列に接続されている。入力端子１４はＦＥＴ２９ａのゲートに接続され、入力端子１５はＦＥＴ３１ａのゲートに接続されている。また、ＦＥＴ３０ａのゲートとＦＥＴ３２ａのゲートはともにＦＥＴ２９ａのドレインと接続されている。ＦＥＴ３１ａのドレインが後段の増幅回路２５ａ、２６ａと接続されている。
【００２２】
増幅回路２５ａは、電流源３３と電源Ｖｃｃとの間に接続されたＰチャネルのＦＥＴ３４ａを備えている。ＦＥＴ３１ａのドレインがＦＥＴ３４ａのゲートと接続されている。ＦＥＴ３４ａのドレインが出力端子１７と接続されている。
【００２３】
増幅回路２６ａは、電流源３５と電源Ｖｃｃとの間に接続されたＰチャネルのＦＥＴ３６ａを備えている。ＦＥＴ３１ａのドレインがＦＥＴ３６ａのゲートと接続されている。ＦＥＴ３６ａのドレインが出力端子１８と接続されている。電流源２７、３３、３５は基準電位２８に接続されている。
【００２４】
図４は、図１と図２に示すオペアンプ１１の代りに用いることのできるさらに他のオペアンプ１１ｂの回路図である。図４において、図２に示すオペアンプ１１と同じ部分には同じ参照番号を付す。オペアンプ１１ｂは図２に示すオペアンプ１１の増幅回路２５、２６の代りに差動増幅回路２４の後段に設けられたミラー回路３７を有する。ミラー回路３７では、ＦＥＴ３１のドレインがＮチャネルのＦＥＴ３９のゲートと接続され、電流源３３とＦＥＴ３９のソースの間にＦＥＴ３９ａ、３９ｂが直列に接続されている。また、電源Ｖｃｃと基準電位２８の間にＦＥＴ３９ｃ、３９ｄが直列に接続されている。ＦＥＴ３９ｂのソースが出力端子１７と接続され、ＦＥＴ３９ｄのソースが出力端子１８と接続されている。図２に示すオペアンプ１１では増幅回路２５の増幅率と増幅回路２６の増幅率を一致させるためにＦＥＴ３４、３６の特性を合わせる必要がある。また、図３に示すオペアンプ１１ａでは増幅回路２５ａの増幅率と増幅回路２６ａの増幅率を一致させるためにＦＥＴ３４ａ、３６ａの特性を合わせる必要がある。図４に示すオペアンプ１１ｂでは、ミラー回路３７を用いることにより、簡易な構成で出力端子１７、１８から略同じ信号を出力することができる。なお、図４に示すようにＦＥＴ３９ａとＦＥＴ３９ｂとの間にＦＥＴ３９ｅを直列に接続し、ＦＥＴ３９ｃとＦＥＴ３９ｄとの間にＦＥＴ３９ｆを直列に接続し、ＦＥＴ３９ｅとＦＥＴ３９ｆからなるカスコード回路が設けられていてもよい。この構成により、カスコード回路のソース側に接続されたＦＥＴ３９ａおよびＦＥＴ３９ｃの特性の電源依存性を小さくすることができる。同様にＦＥＴ３９ｂおよびＦＥＴ３９ｄのドレイン側にカスコード回路を設けてもよい。
【００２５】
ＩＶ変換器１０を用いた慣性力センサについて説明する。実施の形態における慣性力センサは角速度を検出する角速度センサである。
【００２６】
図５は、角速度センサの検出素子４０の上面図である。検出素子４０は音叉型の検出素子である。図６は図５に示す検出素子４０の線６−６における断面図である。
【００２７】
図５に示すように検出素子４０は、支持部４１と、支持部４１に接続された一端を有するアーム４２、４３とを備えた音叉形状を有する。
【００２８】
図６に示すように、検出素子４０は、音叉型のシリコン基板４４、４５と、シリコン基板４４、４５の上面にそれぞれ設けられた下部電極４６、４７と、下部電極４６、４７の上面にそれぞれ設けられた圧電薄膜４８、４９と、圧電薄膜４８の上面に設けられた上部電極５０、５１、５２と、圧電薄膜４９の上面に設けられた上部電極５３、５４、５５とを備える。上部電極５０、５２、５３、５５は駆動電極５０、５２、５３、５５である。上部電極５１、５４は検出電極５１、５４である。また、下部電極４６、４７は基準電位に接続されている。
【００２９】
シリコン基板４４、４５は、シリコン（Ｓｉ）などの半導体基板、溶融石英、アルミナ等の非圧電材料を用いて形成されている。好ましくは、シリコンを用いることにより、微細加工技術を用いて小型の慣性力センサを作製することができる。なお、シリコン基板４４、４５の表面には、例えば、シリコン酸化膜（ＳｉＯ２）からなるバリア層や、チタン（Ｔｉ）からなる密着層など、他の層が形成されていても良い。
【００３０】
下部電極４６、４７は、例えば、銅、銀、金、チタン、タングステン、白金、クロム、モリブデンの少なくとも一種からなる単体金属、又はこれらを主成分とする合金又はそれらの金属が積層された構成からなる。好ましくは、下部電極４６、４７をＴｉまたはＴｉＯｘを含む白金（Ｐｔ）の合金で形成することにより、電動度が高く高温酸化雰囲気での安定性が優れた電極４６、４７を得ることができる。なお、下部電極４６、４７の上面に、例えば、チタン酸塩（チタン酸鉛ＰｂＴｉＯ３等）からなる配向制御層など、他の層が形成されていてもよい。
【００３１】
圧電薄膜４８、４９は、例えば、酸化亜鉛、タンタル酸リチウム、ニオブ酸リチウム、又はニオブ酸カリウムを用いて形成されている。好ましくは、圧電薄膜４８、４９にジルコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）を用いることにより、圧電特性の良い慣性力センサを実現することができる。なお、圧電薄膜４８、４９の上面にチタン（Ｔｉ）からなる密着層など、他の層が形成されていてもよい。
【００３２】
上部電極５０〜５５は、例えば、銅、銀、金、チタン、タングステン、白金、クロム、モリブデンの少なくとも一種からなる単体金属、又はこれらを主成分とする合金又はそれらの金属が積層された構成からなる。好ましくは、上部電極５０〜５５を金（Ａｕ）で形成することにより、熱、湿気、酸素など、ほとんどの化学的腐食に対して非常に強い電極パターンを形成することができる。
【００３３】
実施の形態では圧電薄膜４８、４９の比誘電率は約９８０である。前述のように、検出素子４０では、圧電薄膜４８、４９が下部電極４６、４７と上部電極５０〜５５とで挟まれているので、大きな容量成分を有している。この容量成分が検出素子４０のノイズレベルに悪影響を及ぼす場合がある。
【００３４】
以下、検出素子４０を用いた角速度の検出方法について説明する。
【００３５】
駆動電極５０、５２、５３、５５に所定の駆動電圧が印加されることで検出素子４０はＸ軸方向に振動し（駆動振動）、その状態で、Ｙ軸周りの角速度が印加されるとコリオリ力により、アーム４２、４３がＺ軸方向に撓む。圧電薄膜４８、４９がアーム４２、４３と共に撓むことで検出電極５１、５４に電荷が発生する。この電荷の量がコリオリ力に比例することから、角速度を検出することが可能となる。
【００３６】
ここで、検出素子４０のアーム４２、４３がＸ軸方向でそれぞれ逆方向に変位するように振動しているので、Ｙ軸周りに角速度が印加された場合のコリオリ力によりアーム４２、４３はＺ軸方向の互いに逆の方向に撓む。このため、検出電極５１、５４にコリオリ力に応じて発生する電荷により流れる電流は互いに逆の極性を有する。
【００３７】
また、図５に示すモニタ電極５６は駆動振動に同期した周波数の信号を取り出すための電極であり、モニタ電極５６により検出された信号を後述する検出回路での検波に用いる。
【００３８】
図７は実施の形態における慣性力センサ１００１の回路ブロック図である。慣性力センサ１００１は、検出素子４０を駆動して振動させる駆動回路７１と、検出素子４０からの出力信号を処理する検出回路８９とを備える。
【００３９】
駆動回路７１は、モニタ電極５６に電気的に接続されたモニタ入力端子６０と、モニタ電流を電圧に変換するＩＶ変換器６１と、電圧に変換されたモニタ電流（以下、モニタ信号）を直流（ＤＣ）信号に変換するＤＣ変換器６２と、モニタ信号を増幅する自動利得制御（ＡＧＣ）回路６３と、ＡＧＣ回路６３の出力から不要な周波数成分を除去するバンドバスフィルタ（ＢＰＦ）６４と、バンドパスフィルタ６４の出力を増幅する出力増幅器６５と、出力増幅器６５の出力を反転させる反転増幅器６６と、検出素子４０の駆動電極５０、５２、５３、５５に接続される駆動出力端子６７、６８とを備える。モニタ入力端子６０は、駆動振動に同期してモニタ電極５６に発生する電荷により発生するモニタ電流を駆動回路７１に入力する。ＡＧＣ回路６３は、ＤＣ変換器６２の出力レベルに応じた利得でモニタ信号を増幅する。
【００４０】
駆動回路７１のモニタ入力端子６０及び駆動出力端子６７、６８を検出素子４０の駆動電極５０、５２、５３、５５に接続することで駆動ループが形成され、自励発振により検出素子４０に駆動電圧が印加される。また、ＤＣ変換器６２の出力が増加すればＡＧＣ回路６３のゲインが下がり、ＤＣ変換器６２の出力が減少すればＡＧＣ回路６３のゲインが増加するように制御されている。この制御によって、ＡＧＣ回路６３へ入力されるモニタ信号のレベルが概一定になるように制御され、結果的に駆動振動の振幅が一定になる。移相器６９はＩＶ変換器６１で電圧に変換されたモニタ信号の位相を９０度回転させて出力する。クロック生成器７０は移相器の出力を用いて同期検波用の方形波形のクロック信号を生成する。
【００４１】
検出回路８９は、検出素子４０の検出電極５１、５４にそれぞれ電気的に接続された入力端子８０、８１と、ＩＶ変換器８２、８３と、差動増幅器８４と、同期検波器８５と、Ａ／Ｄ変換器８６と、ローパスフィルタ（ＬＰＦ）８７、出力端子８８とを備える。クロック生成器７０の出力するクロック信号を用いて同期検波器８５における同期検波が行われる。
【００４２】
検出素子４０の検出電極５１、５４において発生した互いに逆極性の電流はＩＶ変換器８２、８３によって互いに逆極性の電圧に変換される。変換された電圧の差分を差動増幅器８４で算出することにより、互いに逆極性の電圧を実質的に合算することができる。差動増幅器８４の出力は同期検波器８５に入力され、クロック生成器７０から出力されるクロック信号で同期検波され、Ａ／Ｄ変換器８６でデジタル信号に変換される。そのデジタル信号はローパスフィルタ８７で不要信号を除去したあと、出力端子８８から出力される。
【００４３】
実施の形態においては、ＩＶ変換器８２、８３としてそれぞれ図１に示すＩＶ変換器１０が用いられている。すなわち、検出素子４０の検出電極５１は、入力端子８０を介してＩＶ変換器１０（８２）の入力端子１４に接続され、出力端子２３は差動増幅器８４の一方の入力端子に接続されている。また、検出素子４０の検出電極５４は入力端子８１を介してＩＶ変換器１０（８３）の入力端子１４（８１）に接続され、出力端子２３は差動増幅器８４の他方の入力端子に接続されている。
【００４４】
上述のように、検出素子４０は、圧電薄膜４８、４９が下部電極４６、４７と上部電極５０〜５５とで挟まれた構成を有して、大きな容量成分を有している。検出電極５１、５４から出力される電流を電圧に変換するＩＶ変換器８２、８３としてそれぞれＩＶ変換器１０を用いることにより、ＩＶ変換器８２、８３に接続される検出素子４０の容量成分と帰還ループ２２におけるインピーダンス素子２１とが直接接続されない。したがって、オペアンプ１２における入力負荷容量を小さくすることができる。この結果、圧電薄膜４８、４９、下部電極４６、４７、上部電極５０〜５５からなる容量成分に起因するノイズ量を低減し、慣性力センサ１００１のＳ／Ｎ比を改善することができる。
【００４５】
なお、ＩＶ変換器８２、８３として図１に示すＩＶ変換器１０を用いることができる。この構成により、出力端子１８が出力する電流の位相と出力端子１７が出力する電流の位相とを略等しくすることができる。
【産業上の利用可能性】
【００４６】
本発明におけるＩＶ変換器は、ノイズ量を低減し、Ｓ／Ｎを改善することができるので、自動車、航空機、船舶、ロボット、その他各種電子機器等において有用である。
【符号の説明】
【００４７】
１０    ＩＶ変換器
１１    オペアンプ（第１のオペアンプ）
１２    オペアンプ（第２のオペアンプ）
１３    容量成分
１４    入力端子（第１の入力端子）
１５    入力端子（第２の入力端子）
１６，２２    帰還ループ
１７    出力端子（第１の出力端子）
１８    出力端子（第２の出力端子）
１９    入力端子（第３の入力端子）
２０    入力端子（第４の入力端子）
２１    インピーダンス素子
２３    出力端子（第３の出力端子）
２４    差動増幅回路
２５    増幅回路（第１の増幅回路）
２６    増幅回路（第２の増幅回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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