(57)【要約】  各画素領域（２２）の補助容量電極（３３）において、ドレイン電極（３２）がゲート電極（２８）端を跨いでゲート電極（２８）の外側から内側に入る方向の一方側の側端は補助容量線（２６）の内側に配置されていると共に、ドレイン電極（３２）がゲート電極（２８）端を跨いでゲート電極（２８）の内側から外側に出る方向の他方側の側端は補助容量線（２６）の外側に配置されている。
2009125532.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に規定された複数の画素領域と、
上記各画素領域の間に互いに平行に延びるように設けられた複数のソース線と、
上記各ソース線に交差する方向に互いに平行に延びるように設けられた複数のゲート線と、
上記各ゲート線の間にそれぞれ延びるように設けられた複数の補助容量線と、
各々、上記各ゲート線に電気的に接続されたゲート電極、該ゲート電極に重なるように設けられた半導体層、上記ゲート電極及び上記半導体層に重なるように設けられて上記各ソース線に電気的に接続されたソース電極、並びに上記ゲート電極端を跨いで該ゲート電極及び上記半導体層に重なるように設けられたドレイン電極を有する複数の薄膜トランジスタと、
上記各薄膜トランジスタのドレイン電極と同一の層において、上記各補助容量線に沿って延びると共に該各補助容量線に重なるように上記各画素領域にそれぞれ設けられた複数の補助容量電極とを備えるアクティブマトリクス基板であって、
上記各画素領域の上記補助容量電極において、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の外側から内側に入る方向の一方側の側端は上記補助容量線の内側に配置されていると共に、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の内側から外側に出る方向の他方側の側端は上記補助容量線の外側に配置されている
ことを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１に記載のアクティブマトリクス基板において、
上記各補助容量線は、上記ゲート線に沿って延びるように設けられた容量幹線と、該容量幹線から側方に突出するように設けられた容量支線とを有し、
上記各補助容量電極は、上記容量幹線及び容量支線に重なるように設けられている
ことを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１又は２に記載のアクティブマトリクス基板において、
上記複数の画素領域は、上記各ソース線に沿って並ぶ複数の画素領域群を構成し、
上記各画素領域群において、上記各ソース電極は同一の上記ソース線に接続され、上記各ゲート電極は互いに異なる上記ゲート線に接続されている
ことを特徴とするアクティブマトリクス基板。
【請求項４】
請求項１に記載のアクティブマトリクス基板と、
上記アクティブマトリクス基板に対向して配置された対向基板と、
上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備える
ことを特徴とする液晶表示装置。
【請求項５】
請求項４に記載の液晶表示装置において、
上記アクティブマトリクス基板及び上記対向基板の上記液晶層側には、垂直配向膜、及び上記液晶層を上記各画素領域毎に複数のドメインに分割するための複数の配向規制部がそれぞれ設けられ、
上記複数の配向規制部の少なくとも一部は、上記補助容量線及び上記補助容量電極の少なくとも一方に重なるように形成されている
ことを特徴とする液晶表示装置。
【請求項６】
請求項５に記載の液晶表示装置において、
上記各補助容量線は、上記各ゲート線に沿って延びるように設けられた容量幹線と、該容量幹線から側方に突出するように設けられた容量支線とを有し、
上記各補助容量電極は、上記容量幹線及び容量支線に重なるように設けられている
ことを特徴とする液晶表示装置。
【請求項７】
請求項６に記載の液晶表示装置において、
上記各補助容量電極は、上記容量幹線及び容量支線に沿って延びるように設けられ、該容量幹線及び容量支線にそれぞれ沿う部分のうち複数の部分において、上記一方側の側端が上記補助容量線の内側に配置されていると共に、上記他方側の側端が上記補助容量線の外側に配置されている
ことを特徴とする液晶表示装置。
【請求項８】
請求項５〜７のいずれか１つに記載の液晶表示装置において、
上記各画素領域には、上記ドレイン電極に電気的に接続された画素電極が設けられ、
上記アクティブマトリクス基板の各配向規制部は、上記各画素電極に形成されたスリットによって構成され、
上記対向基板の各配向規制部は、上記液晶層側に突出して形成された突出部によって構成されている
ことを特徴とする液晶表示装置。
【請求項９】
請求項５〜７のいずれか１つに記載の液晶表示装置において、
上記各画素領域には、上記ドレイン電極に電気的に接続された画素電極が設けられ、
上記対向基板の上記液晶層側には、上記各画素電極に重なるように共通電極が設けられ、
上記アクティブマトリクス基板の各配向規制部は、上記各画素電極に形成されたスリットによって構成され、
上記対向基板の各配向規制部は、上記共通電極に形成されたスリットによって構成されている
ことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及び液晶表示装置に関するものである。
【背景技術】
【０００２】
従来から、液晶表示装置は、薄型で低消費電力であるという特徴を生かして、テレビやパーソナルコンピュータ等の身近な機器に限らず、計測機器、医療機器及び産業機器全般の表示装置として広く使用されている。この液晶表示装置として、画像表示の最小単位である画素毎にＴＦＴ（Thin Film Transistor）が設けられ、精細な画像表示が可能なアクティブマトリクス駆動方式の液晶表示装置が知られている。【０００３】
アクティブマトリクス駆動方式の液晶表示装置は、複数の上記ＴＦＴ等が設けられたアクティブマトリクス基板と、アクティブマトリクス基板に対向して配置されて共通電極等が形成された対向基板と、これらアクティブマトリクス基板と対向基板との間に設けられた液晶層とを備えている。【０００４】
図１７は、従来のアクティブマトリクス基板の一部を概略的に示す平面図である。【０００５】
アクティブマトリクス基板には、図１７に示すように、互いに平行に延びる複数のソース線１００と、互いに平行に延びる複数のゲート線１０１とが交差するように設けられている。そして、アクティブマトリクス基板には、これら各ソース線１００と各ゲート線１０１との交差部付近に各ＴＦＴ１０２が設けられ、それら各ＴＦＴ１０２を覆う絶縁膜（図示省略）に形成された各コンタクトホール１０３を介して各ＴＦＴ１０２にそれぞれ電気的に接続された複数の画素電極１０４（透過して図示）がマトリクス状に形成されている。【０００６】
さらに、このアクティブマトリクス基板には、各ゲート線１０１の間に延びるように複数の補助容量線１０５が設けられている。これら各補助容量線１０５上には、各ＴＦＴ１０２のドレイン電極１０６とそれぞれ一体に形成された複数の補助容量電極１０７が設けられており、互いに重なる各補助容量線１０５と補助容量電極１０７との間に各画素電極１０４に書き込まれた電位を保持するための補助容量が構成されている。【０００７】
図１８に、ゲート線、ソース線及び画素電極にそれぞれ印加される信号パターンの関係を示す。図１８に示すように、ゲート線に電位Ｖｇｈが印加されると、そのゲート線に接続されたＴＦＴがオン状態になり、そのＴＦＴに接続されたソース線に印加されている電位Ｖｓがドレイン電極を介して画素電極に印加される。このとき、画素電極の電位Ｖｐ０はソース線の電位と同じＶｓまで書き込まれるが、ゲート線に電位Ｖｇｌが印加されると画素電極の電位が降下して書き込み終了時の電位Ｖｐ０に対して差分ΔＶｇｄが生じる。この画素電極の電位の降下による差分ΔＶｇｄは、各画素におけるドレイン電極とゲート電極との間の寄生容量によって生じ、フィードスルー電圧と呼ばれる。このフィードスルー電圧ΔＶｇｄが各画素において異なる場合には、輝度ムラやフリッカ等の表示不良が視認されやすくなる。【０００８】
フィードスルー電圧ΔＶｇｄは以下の式で簡易的に表される。尚、ＶｇｐｐはＶｇｈとＶｇｌとの差（Ｖｇｈ−Ｖｇｌ）、Ｃｇｄはゲート電極とドレイン電極との間の寄生容量、Ｃｓは補助容量、Ｃｌｃは液晶容量をそれぞれ示している。
ΔＶｇｄ＝Ｖｇｐｐ×Ｃｇｄ／（Ｃｌｃ＋Ｃｓ＋Ｃｇｄ）【０００９】
ところで、近年、テレビ等の表示画面を大型化することが要請されていることから、アクティブマトリクス基板が大型化している。アクティブマトリクス基板を作製するには、一般に、フォトリソグラフィーによって各配線や各電極等をパターン形成する。大型のアクティブマトリクス基板を作製する際のフォトリソグラフィーでは、ガラス基板上に塗布されたレジストをフォトマスクを介して露光する露光処理として、ガラス基板よりも小さいフォトマスクをガラス基板上に配置させ、ガラス基板を段階的に移動させて、必要に応じてフォトマスクを交換しながら複数のショットに分割して露光するステップ分割露光方式の露光処理が行われる。【００１０】
このステップ分割露光方式の露光処理では、複数のショットに分割してガラス基板上のレジストを露光するため、各ショットで露光されるガラス基板上の領域毎に規定された複数のブロック間において、比較的高いアライメント精度の露光が求められる。仮に、各ブロックにおいて露光装置のアライメントずれが生じた場合には、各配線、各電極及び半導体層等の配置関係が各ブロック間で異なるため、ゲート電極とドレイン電極との重なり面積で決定される寄生容量Ｃｇｄが各ブロック間で異なる。その結果、各ブロック間でフィードスルー電圧に差が生じ、表示画面において各ブロック間に輝度分かれが視認されやすくなる。【００１１】
そこで、特許文献１に開示された液晶表示装置では、ＴＦＴにおける半導体層及びこれに重なるドレイン電極のゲート電極端を跨ぐ部分の幅をＴＦＴのチャネル幅であるドレイン電極の幅よりも狭くすることにより、各ブロック間において上記チャネル幅に垂直な方向へのアライメントずれによって生じるゲート電極とドレイン電極との重なり面積の差を小さくしている。
【特許文献１】特許第３８８１１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献１の液晶表示装置であっても、ドレイン電極を形成する際の露光処理において、各ブロック間で露光装置のアライメントずれが生じた場合には、ドレイン電極に一体に形成された補助容量電極と補助容量線との配置関係もゲート電極とドレイン電極との配置関係と共に各ブロック間で異なるため、補助容量電極と補助容量線との重なり面積で決定される補助容量Ｃｓも各ブロック間でばらつくことになる。その結果、各ブロック間において寄生容量Ｃｇｄのばらつき及び補助容量Ｃｓのばらつきが共に生じることにより、これら２つの要因が重なって各ブロック間でのフィードスルー電圧ΔＶｇｄの差を十分に抑制できずに、上述したように表示画面に輝度分かれが視認される虞があるので、改善の余地がある。【００１３】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、この発明では、各画素領域の補助容量電極において、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向の一方側の側端が補助容量線の内側に配置されていると共に、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向の他方側の側端が補助容量線の外側に配置されているようにした。【００１５】
具体的に、本発明に係るアクティブマトリクス基板は、マトリクス状に規定された複数の画素領域と、上記各画素領域の間に互いに平行に延びるように設けられた複数のソース線と、上記各ソース線に交差する方向に互いに平行に延びるように設けられた複数のゲート線と、上記各ゲート線の間にそれぞれ延びるように設けられた複数の補助容量線と、各々、上記各ゲート線に電気的に接続されたゲート電極、該ゲート電極に重なるように設けられた半導体層、上記ゲート電極及び上記半導体層に重なるように設けられて上記各ソース線に電気的に接続されたソース電極、並びに上記ゲート電極端を跨いで該ゲート電極及び上記半導体層に重なるように設けられたドレイン電極を有する複数の薄膜トランジスタと、上記各薄膜トランジスタのドレイン電極と同一の層において、上記各補助容量線に沿って延びると共に該各補助容量線に重なるように上記各画素領域にそれぞれ設けられた複数の補助容量電極とを備えるアクティブマトリクス基板であって、上記各画素領域の上記補助容量電極において、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の外側から内側に入る方向の一方側の側端は上記補助容量線の内側に配置されていると共に、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の内側から外側に出る方向の他方側の側端は上記補助容量線の外側に配置されていることを特徴とする。【００１６】
この構成によると、各画素領域の補助容量電極において、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向の一方側の側端は補助容量線の内側に配置されていると共に、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向の他方側の側端は補助容量線の外側に配置されている。そのことにより、ゲート電極とドレイン電極との重なり面積の変動に伴いその変動に合わせてドレイン電極と同一の層に設けられた補助容量電極と補助容量線との重なり面積も変動する。すなわち、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向側にドレイン電極がずれてドレイン電極とゲート電極との重なり面積が増加した場合には、補助容量電極もドレイン電極と同一方向側にずれて補助容量電極と補助容量線との重なり面積もドレイン電極がずれた分増加する。また、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向側にドレイン電極がずれてドレイン電極とゲート電極との重なり面積が減少した場合には、補助容量電極もドレイン電極と同一方向側にずれて補助容量電極と補助容量線との重なり面積もドレイン電極がずれた分減少する。したがって、ゲート電極とドレイン電極との間の寄生容量の増減に合わせて補助容量電極と補助容量線との間の補助容量が増減するため、それら寄生容量と補助容量とのフィードスルー電圧に及ぼす影響が互いに打ち消し合うこととなる。その結果、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきが抑制される。【００１７】
上記各補助容量線は、上記ゲート線に沿って延びるように設けられた容量幹線と、該容量幹線から側方に突出するように設けられた容量支線とを有し、上記各補助容量電極は、上記容量幹線及び容量支線に重なるように設けられていることが好ましい。【００１８】
この構成によると、各補助容量電極が容量幹線及び容量支線の双方に重なるように設けられていることにより、各補助容量線と各補助容量電極との重なり面積が大きくなって補助容量が増加するため、フィードスルー電圧が小さくなる。そのことに加えて、各補助容量電極における各補助容量線の側端を跨ぐ部分を長くしてゲート電極とドレイン電極との間の寄生容量の増減に合わせて増減する補助容量を大きくすることが可能になる。これによって、ゲート電極とドレイン電極との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制することが可能になる。【００１９】
上記複数の画素領域は、上記各ソース線に沿って並ぶ複数の画素領域群を構成し、上記各画素領域群において、上記各ソース電極は同一の上記ソース線に接続され、上記各ゲート電極は互いに異なる上記ゲート線に接続されていることが好ましい。【００２０】
この構成によると、各画素領域群において各ソース電極が同一のソース線に接続されていると共に各ゲート電極が互いに異なるゲート線に接続されていることにより、各画素領域群において各ソース電極が互いに異なるソース線に接続されていると共に各ゲート電極が同一のゲート線に接続されている場合に比べて、各画素領域群の各ソース電極に接続されるソース線の数が減る。そのことにより、ゲートドライバよりも高価なソースドライバの数が減るため、コストが低減する。【００２１】
また、本発明に係る液晶表示装置は、上記アクティブマトリクス基板と、上記アクティブマトリクス基板に対向して配置された対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えることを特徴とする。【００２２】
この構成によると、上記アクティブマトリクス基板を備えていることにより、ゲート電極とドレイン電極との間の寄生容量の増減に合わせて補助容量電極と補助容量線との間の補助容量が増減する結果、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきが抑制される。これにより、液晶表示装置において、表示画面に輝度分かれが視認され難くなる。【００２３】
上記アクティブマトリクス基板及び上記対向基板の上記液晶層側には、垂直配向膜、及び上記液晶層を上記各画素領域毎に複数のドメインに分割するための複数の配向規制部がそれぞれ設けられ、上記複数の配向規制部の少なくとも一部は、上記補助容量線及び上記補助容量電極の少なくとも一方に重なるように形成されていることが好ましい。【００２４】
この構成によると、アクティブマトリクス基板及び対向基板の液晶層側に、垂直配向膜、及び液晶層を各画素領域毎に複数のドメインに分割するための複数の配向規制部がそれぞれ設けられていることにより、液晶層に電圧が印加されていないときには、各配向規制部の付近の液晶分子だけが各配向規制部を中心として傾斜配向すると共に、それ以外の各配向規制部から離れた液晶分子がアクティブマトリクス基板（対向基板）の表面に対して垂直に配向する。そして、液晶層に電圧が印加されているときには、各配向規制部から離れた液晶分子も各配向規制部の付近における液晶分子の傾斜配向に整合するように配向する。そのことにより、視認角度によって光の透過量が変化することが抑制されて画像表示の際の視角特性が改善され、視野角が広くなる。【００２５】
ところで、各配向規制部が設けられた領域では、液晶分子の配向が乱れやすいため、光の透過率が低下しやすいと共に光漏れが生じやすい。また、補助容量線及び補助容量電極が設けられた領域では、これら補助容量線及び補助容量電極によって光の透過が遮断されて光の透過率が低減する。上記構成によると、複数の配向規制部の少なくとも一部が補助容量線及び補助容量電極の少なくとも一方に重なるように形成されていることにより、その複数の配向規制部の少なくとも一部がその他の領域に形成されている場合、すなわち複数の配向規制部が補助容量線及び補助容量電極のいずれにも重ならずに形成されている場合に比べて、光の透過率の低下が抑制され、且つ上記液晶分子の配向が乱れやすい領域からの光漏れが抑制されてコントラストが高められる。【００２６】
上記各補助容量線は、上記各ゲート線に沿って延びるように設けられた容量幹線と、該容量幹線から側方に突出するように設けられた容量支線とを有し、上記各補助容量電極は、上記容量幹線及び容量支線に重なるように設けられていることが好ましい。【００２７】
この構成によると、各補助容量電極が容量幹線及び容量支線の双方に重なるように設けられていることにより、補助容量電極と補助容量線との重なり面積が大きくなって補助容量が増加してフィードスルー電圧が小さくなる。そのことに加えて、補助容量電極における補助容量線の側端を跨ぐ部分を長くしてゲート電極とドレイン電極との間の寄生容量の増減に合わせて増減する補助容量を大きくすることが可能になる。これによって、ゲート電極とドレイン電極との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制することが可能になる。【００２８】
上記各補助容量電極は、上記容量幹線及び容量支線に沿って延びるように設けられ、該容量幹線及び容量支線にそれぞれ沿う部分のうち複数の部分において、上記一方側の側端が上記補助容量線の内側に配置されていると共に、上記他方側の側端が上記補助容量線の外側に配置されていることが好ましい。【００２９】
この構成によると、各補助容量電極における容量幹線及び容量支線にそれぞれ沿う部分のうち複数の部分において、上記一方側の側端が補助容量線の内側に配置されていると共に上記他方側の側端が補助容量線の外側に配置されていることにより、各補助容量電極における容量幹線及び容量支線にそれぞれ沿う部分のうち一の部分のみにおいて上記一方側の側端が補助容量線の内側に配置されていると共に上記他方側の側端が補助容量線の外側に配置されている場合に比べて、ゲート電極とドレイン電極との間の寄生容量の増減に合わせて増減する補助容量をより大きくすることが可能になる。【００３０】
上記各画素領域には、上記ドレイン電極に電気的に接続された画素電極が設けられ、上記アクティブマトリクス基板の各配向規制部は、上記各画素電極に形成されたスリットによって構成され、上記対向基板の各配向規制部は、上記液晶層側に突出して形成された突出部によって構成されていてもよい。【００３１】
この構成によっても、液晶層に電圧が印加されていないときに、各スリット及び各突出部の付近の液晶分子だけが各スリット及び各突出部を中心として傾斜配向すると共に、それ以外の各スリット及び各突出部から離れた液晶分子がアクティブマトリクス基板（対向基板）の表面に対して垂直に配向する。そして、液晶層に電圧が印加されているときには、各スリット及び各突出部から離れた液晶分子も各スリット及び各突出部の付近における液晶分子の傾斜配向に整合するように配向する。そのことにより、視認角度によって光の透過量が変化することが抑制されて画像表示の際の視角特性が改善され、視野角が広くなる。【００３２】
上記各画素領域には、上記ドレイン電極に電気的に接続された画素電極が設けられ、上記対向基板の上記液晶層側には、上記各画素電極に重なるように共通電極が設けられ、上記アクティブマトリクス基板の各配向規制部は、上記各画素電極に形成されたスリットによって構成され、上記対向基板の各配向規制部は、上記共通電極に形成されたスリットによって構成されていてもよい。【００３３】
この構成によっても、液晶層に電圧が印加されていないときに、各画素電極及び共通電極の各スリットの付近の液晶分子だけがそれら各スリットを中心として傾斜配向すると共に、それ以外の各スリットから離れた液晶分子がアクティブマトリクス基板（対向基板）の表面に対して垂直に配向する。そして、液晶層に電圧が印加されているときには、各スリットから離れた液晶分子もそれら各スリットの付近における液晶分子の傾斜配向に整合するように配向する。そのことにより、視認角度によって光の透過量が変化することが抑制されて画像表示の際の視角特性が改善され、視野角が広くなる。
【発明の効果】
【００３４】
本発明によれば、各画素領域の補助容量電極において、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向の一方側の側端は補助容量線の内側に配置されていると共に、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向の他方側の側端は補助容量線の外側に配置されているので、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制できる。
【図面の簡単な説明】
【００３５】
【図１】図１は、液晶表示装置を概略的に示す平面図である。
【図２】図２は、図１のII−II線断面を概略的に示す図である。
【図３】図３は、実施形態１における液晶表示装置の表示部の一部を拡大して概略的に示す平面図である。
【図４】図４は、実施形態１におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図５】図５は、図３のV−V線断面を概略的に示す図である。
【図６】図６は、ゲート絶縁膜が形成された状態のガラス基板を概略的に示す断面図である。
【図７】図７は、ドレイン電極及び補助容量電極が形成されたガラス基板を概略的に示す断面図である。
【図８】図８は、画素電極が形成された状態のガラス基板を概略的に示す断面図である。
【図９】図９は、実施形態２における液晶表示装置の表示部の一部を拡大して概略的に示す平面図である。
【図１０】図１０は、実施形態２におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１１】図１１は、図９のXI−XI線断面を概略的に示す図である。
【図１２】図１２は、実施形態３におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１３】図１３は、実施形態４における液晶表示装置の表示部の一部を拡大して概略的に示す断面図である。
【図１４】図１４は、実施形態５における液晶表示装置の表示部の一部を拡大して概略的に示す平面図である。
【図１５】図１５は、実施形態５におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１６】図１６は、その他の実施形態におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１７】図１７は、従来のアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１８】図１８は、ゲート線、ソース線及び画素電極にそれぞれ印加される信号パターンの関係を示す図である。
【図１９】図１９は、各画素領域における行方向の長さが列方向の長さの略３倍程度の従来のアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【符号の説明】
【００３６】
（S）  液晶表示装置
（11）  画素
（11r）  赤色の画素
（11g）  緑色の画素
（11b）  青色の画素
（12）  画素群
（14）  液晶層
（15）  シール材
（17）  ソースドライバＩＣチップ
（18）  ゲートドライバＩＣチップ
（20）  アクティブマトリクス基板
（22）  画素領域
（23）  画素領域群
（24）  ソース線
（25）  ゲート線
（26）  補助容量線
（26a）  容量幹線
（26b）  容量支線
（27）  ＴＦＴ（薄膜トランジスタ）
（28）  ゲート電極
（30）  半導体層
（31）  ソース電極
（32）  ドレイン電極
（33）  補助容量電極
（36）  画素電極
（36a）  スリット（配向規制部）
（37）  配向膜（垂直配向膜）
（40）  対向基板
（44）  共通電極
（44a）  スリット（配向規制部）
（45）  配向膜（垂直配向膜）
（46）  突出部（配向規制部）
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の各実施形態に限定されるものではない。【００３８】
《発明の実施形態１》
図１〜図８は、本発明の実施形態１を示している。図１は、液晶表示装置Ｓを概略的に示す平面図である。図２は、図１のII−II線に沿って液晶表示装置Ｓを概略的に示す断面図である。図３は、液晶表示装置Ｓの一部を拡大して概略的に示す平面図である。図４は、液晶表示装置Ｓを構成する一方の基板２０の一部を拡大して概略的に示す平面図である。図５は、図３のV−V線に沿って液晶表示装置Ｓを概略的に示す断面図である。尚、図４では、積層絶縁膜３５及び各画素電極３６を透過して図示している。【００３９】
液晶表示装置Ｓは、図１及び図２に示すように、一対の基板２０，４０が貼り合わせられた液晶表示パネル１０を備えている。この液晶表示パネル１０は、アクティブマトリクス基板２０と、アクティブマトリクス基板２０に対向して配置された対向基板４０と、これらアクティブマトリクス基板２０と対向基板４０との間に設けられた液晶層１４とを備えている。この液晶表示パネル１０は、画像表示を行う表示部Ｄと、表示部Ｄの外側に配置された非表示部である額縁部Ｆとを有している。【００４０】
アクティブマトリクス基板２０及び対向基板４０は、例えば矩形状等に形成され、図２に示すように、液晶層１４側の表面に配向膜３７，４５がそれぞれ設けられていると共に、液晶層１４とは反対側の表面に偏光板（図示省略）がそれぞれ設けられている。これらアクティブマトリクス基板２０と対向基板４０との間には、エポキシ樹脂等からなる枠状のシール材１５が配置されており、このシール材１５の内側に液晶材料が封入されていることにより、上記液晶層１４が設けられている。【００４１】
表示部Ｄは、図３に示すように、マトリクス状に設けられた複数の画素１１によって構成されている。これら複数の画素１１は、行方向（図３中横方向）に並ぶ複数個毎に複数の画素群１２を構成している。ここで、本明細書においては、画像表示の最小単位を「画素」と呼び、複数色の「画素」から１つの「画素群」が構成されていることとする。具体的に、本実施形態における各画素群１２は、行方向にストライプ状に配列された赤色、緑色及び青色の画素１１ｒ，１１ｇ，１１ｂから構成されている。これら各画素１１は、列方向（図３中縦方向）の長さが行方向の長さの略３倍程度に設けられている。尚、本実施形態では、対向基板４０に後述するブラックマトリクス４３が設けられているので、ブラックマトリクス４３の各開口部が形成された領域が各画素１１に対応する。【００４２】
アクティブマトリクス基板２０には、図４に示すように、各画素１１をそれぞれ構成する複数の画素領域２２がマトリクス状に規定されている。すなわち、各画素１１は各画素領域２２と対向基板４０とが液晶層１４を介して対向することによってそれぞれ構成されており、複数の画素領域２２は各画素群１２に対応して行方向に並ぶ複数個毎に複数の画素領域群２３を構成している。【００４３】
このアクティブマトリクス基板２０は、図５に示すガラス基板２１を有し、ガラス基板２１における表示部Ｄに、図４に示すように、各画素領域２２の間に互いに平行に延びるように設けられた複数のソース線２４と、各画素領域２２の間に各ソース線２４に交差する方向に互いに平行に延びるように設けられた複数のゲート線２５と、各々、各ソース線２４及び各ゲート線２５に電気的に接続された複数の薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと称する）２７と、各ＴＦＴ２７にそれぞれ電気的に接続された複数の画素電極３６とを備えている。【００４４】
各ソース線２４は列方向にそれぞれ延びるように線状に設けられており、各ゲート線２５は行方向にそれぞれ延びるように線状に設けられている。各ゲート線２５の間には、これら各ゲート線２５に沿って延びるように補助容量線２６が線状にそれぞれ設けられている。【００４５】
各ＴＦＴ２７は、各ソース線２４と各ゲート線２５との交差部付近に各画素領域２２毎に設けられている。各画素領域群２３における各ＴＦＴ２７は、互いに異なるソース線２４に接続されていると共に同一のゲート線２５に接続されている。これら各ＴＦＴ２７は、図５に示すように、ボトムゲート型のＴＦＴであり、各々、各ゲート線２５に電気的に接続されたゲート電極２８と、ゲート電極２８に重なるように設けられた半導体層３０と、ゲート電極２８の一方側で半導体層３０に接続されたソース電極３１と、ゲート電極２８の他方側で半導体層３０に接続されたドレイン電極３２とを有している。【００４６】
上記各ゲート線２５は、図中に示すように、各補助容量線２６と共にガラス基板２１の表面に形成されてゲート絶縁膜２９によって覆われている。各ＴＦＴ２７の半導体層３０は、ゲート絶縁膜２９を介して各ゲート線２５を一部跨ぐように形成されている。そうして、各半導体層３０に重なる各ゲート線２５の一部が、各ＴＦＴ２７のゲート電極２８を構成している。【００４７】
各半導体層３０は、図示は省略するが、例えば真性アモルファスシリコン層及びｎ＋アモルファスシリコン層が順に積層されて構成されている。ｎ＋アモルファスシリコン層はゲート電極２８に重なる領域が一部除去されて２つに分断され、ｎ＋アモルファスシリコン層から露出した真性アモルファスシリコン層の領域がチャネル部３０ａを構成している。【００４８】
各ソース電極３１は、各ゲート線２５の幅方向におけるゲート電極２８の一端を跨いでそのゲート電極２８及び半導体層３０に重なるように形成されており、図４に示すように、各ソース線２４にそれぞれ接続されている。また、各ドレイン電極３２は、ゲート電極２８の他端を跨いでそのゲート電極２８及び半導体層３０に重なるようにソース電極３１に対してチャネル部３０ａを挟んで離間して形成されている。【００４９】
これら各ドレイン電極３２と同一の層には各補助容量線２６に沿って延びると共にそれら各補助容量線２６に重なるように各画素領域２２に補助容量電極３３がそれぞれ設けられており、各画素領域２２において、互いに重なる補助容量線２６と補助容量電極３３との間に画素電極３６に書き込まれた電位を保持するための補助容量が構成されている。各補助容量電極３３は、これら各補助容量電極３３が設けられた各画素領域２２のＴＦＴ２７のドレイン電極３２にそれぞれ一体に形成されている。【００５０】
各画素領域２２において、補助容量電極３３は、図４に示すように、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図中下側）の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図中上側）の側端が補助容量線２６の外側に配置されている。そうして、各画素領域２２における補助容量電極３３は、一体に形成されたドレイン電極３２の形成位置の列方向（図４中縦方向）のずれに起因して生じるゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量線２６とその補助容量電極３３との間の補助容量が増減するように配置されている。【００５１】
ここで、各ドレイン電極３２及び各補助容量電極３３は、各画素領域２２において、ドレイン電極３２とゲート電極２８との間の寄生容量の大きさに拘わらずにその寄生容量によって生じるフィードスルー電圧を一定にする観点から、ドレイン電極３２の形成位置のずれに起因して生じるドレイン電極３２とゲート電極２８との間の寄生容量の増減に対し、補助容量線２６と補助容量電極３３との間の補助容量と、液晶容量との和の増減が一致するように形成されていることが好ましい。【００５２】
これら各ＴＦＴ２７及び各補助容量電極３３には、窒化シリコン膜及びアクリル系樹脂膜（共に図示省略）が順に積層されてなる図５に示す積層絶縁膜３５が積層されている。この積層絶縁膜３５の表面には、上記各画素電極３６が形成されている。【００５３】
各画素電極３６は、図４に示すように、列方向の長さが行方向の長さに対して略３倍程度長い矩形状に形成され、各画素領域２２毎に設けられている。尚、本実施形態では、各画素電極３６が矩形状に形成されているとしているが、各画素電極３６は、矩形状の電極を一部切り欠いた形状や一部突出させた形状等の種々の形状に形成することが可能である。【００５４】
上記積層絶縁膜３５には、各補助容量電極３３に接続するための複数のコンタクトホール３５ａが形成されている。各コンタクトホール３５ａ付近では液晶分子の配向が乱れやすいことから、これら各コンタクトホール３５ａは各補助容量電極３３の中央部を露出するように形成されている。そのことにより、各コンタクトホール３５ａ付近の領域が補助容量線２６及び補助容量電極３３によって遮光されて、光漏れによるコントラストの低下が抑制される。そして、それら各コンタクトホール３５ａを介して各補助容量電極３３が各画素電極３６に接続されていることにより、各ＴＦＴ２７のドレイン電極３２が各補助容量電極３３を介して各画素電極３６に電気的に接続されている。【００５５】
また、このアクティブマトリクス基板２０は、図１及び図２に示すように、例えば隣接する２辺側が対向基板４０から外側にＬ字状等に突出した実装部２０ａを額縁部Ｆに有している。実装部２０ａは、例えば、一辺側（図１中下辺側）に所定の数のゲート線２５がそれぞれ接続された複数のゲートドライバＩＣ（Integrated Circuit）チップ１７が実装され、他辺側（図１中左辺側）に所定の数のソース線２４がそれぞれ接続された複数のソースドライバＩＣチップ１８が実装されている。そして、これら実装部２０ａの各辺側には、各ゲートドライバＩＣチップ１７群及び各ソースドライバＩＣチップ１８群にそれぞれ電気的に接続され、これら各ドライバＩＣチップ１７，１８に信号及び電源を供給する複数のフレキシブルプリント配線基板（図示省略）がそれぞれ実装されている。【００５６】
上記対向基板４０は、図５に示すように、ガラス基板４１を有し、そのガラス基板４１における表示部Ｄに、各画素電極３６に重なり合うように各画素１１の色に対応した色の複数のカラーフィルタ４２が設けられ、これら各カラーフィルタ４２を区画するようにブラックマトリクス４３が設けられている。さらに、対向基板４０の液晶層１４側には、各カラーフィルタ４２及びブラックマトリクス４３を覆うように共通電極４４が形成されている。【００５７】
このように、液晶表示装置Ｓは、各ゲート線２５にゲート信号を供給して各ＴＦＴ２７を順にオン状態にし、オン状態のＴＦＴ２７に接続されたソース線２４にソース信号を供給することにより、ＴＦＴ２７のソース電極３１に印加された電位を各画素電極３６に順に書き込んで各画素電極３６と共通電極４４との間で液晶層１４に電圧を印加し、各画素１１毎に液晶分子の配向を制御して所望の画像表示を行うように構成されている。【００５８】
−製造方法−
次に、上記液晶表示装置Ｓの製造方法について説明する。【００５９】
液晶表示装置Ｓを製造するには、まず、アクティブマトリクス基板２０及び対向基板４０をそれぞれ作製して両基板２０，４０に配向膜３７，４５を形成した後、これら両基板２０，４０をシール材１５を介して互いに貼り合わせると共に、そのシール材１５によって両基板２０，４０の間に液晶層１４を封入することによって液晶表示パネル１０を作製する。そして、その液晶表示パネル１０に対して両面に偏光板を貼り付けた後に各ドライバＩＣチップ１７，１８及び各フレキシブルプリント配線基板を実装する。本発明に係る液晶表示装置Ｓは、特にアクティブマトリクス基板２０の構造に特徴があるので、アクティブマトリクス基板２０の作製方法について、以下に図６〜図８を参照しながら詳述する。図６〜図８は、アクティブマトリクス基板２０の作製方法を説明するための図であり、ガラス基板２１の１つの画素領域２２に対応する領域を概略的に示す断面図である。【００６０】
アクティブマトリクス基板２０を作製するには、まず、ガラス基板２１の一方の表面全体に、例えばアルミニウムを含む金属膜（例えば厚さ５０ｎｍ〜５００ｎｍ程度）をスパッタリング法によって成膜した後、その金属膜をフォトリソグラフィーによってパターニングして、図６に示すように、各ゲート線（各ゲート電極２８）２５及び各補助容量線２６を形成する。【００６１】
このとき、フォトリソグラフィーでは、ガラス基板２１上に塗布されたレジストをフォトマスクを介して露光する露光処理として、ガラス基板２１よりも小さいフォトマスクをガラス基板２１上に配置させ、ガラス基板２１を段階的に移動させて、必要に応じてフォトマスクを交換しながら複数のショットに分割して露光するステップ分割露光方式の露光処理を行う。以降のフォトリソグラフィーについても説明は省略するがステップ分割露光方式の露光処理を行うものとする。【００６２】
続いて、各ゲート線（各ゲート電極２８）２５及び各補助容量線２６が形成された表面全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法によって窒化シリコン膜（例えば厚さ１００ｎｍ〜５００ｎｍ程度）等を成膜することにより、ゲート絶縁膜２９を形成する。【００６３】
次に、各ゲート絶縁膜２９の全面に、プラズマＣＶＤ法によって真性アモルファスシリコン膜（例えば厚さ５０ｎｍ〜１００ｎｍ程度）と、リン等のｎ型不純物元素がドープされたｎ＋アモルファスシリコン膜（例えば厚さ５０ｎｍ〜１００ｎｍ程度）とを連続して成膜した後に、これら真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜をフォトリソグラフィーによってゲート電極２８上に島状にパターニングして、図７に示すように、各半導体層３０を形成する。【００６４】
ここで、各半導体層３０は、上述したようにアモルファスシリコン膜から形成してもよいが、ポリシリコン膜から形成してもよい。また、アモルファスシリコン膜又はポリシリコン膜にレーザーアニール処理を行って結晶性を向上させてもよい。【００６５】
続いて、各半導体層３０が形成されたゲート絶縁膜２９の全面に、例えばアルミニウムを含む金属膜（例えば厚さ５０ｎｍ〜５００ｎｍ程度）をスパッタリング法によって成膜した後、その金属膜をフォトリソグラフィーによってパターニングすることにより、各ソース線２４、各ソース電極３１、各ドレイン電極３２及び各補助容量電極３３を形成する。【００６６】
次に、各ソース電極３１及び各ドレイン電極３２をマスクとして、各半導体層のｎ＋アモルファスシリコン層の一部をエッチングによって除去して、図８に示すように、チャネル部３０ａを形成することにより、各ＴＦＴ２７を形成する。【００６７】
次に、プラズマＣＶＤ法によって各ＴＦＴ２７を覆うように窒化シリコン膜（例えば厚さ１００ｎｍ〜３００ｎｍ程度）等を成膜した後、スピンコーティング法によってアクリル系樹脂膜（例えば厚さ１０００ｎｍ〜５０００ｎｍ程度）等を成膜することにより、積層絶縁膜３５を形成する。【００６８】
次に、積層絶縁膜３５における各補助容量電極３３に重なる領域の一部をエッチングによって除去して、各コンタクトホール３５ａを形成する。その後、各コンタクトホール３５ａが形成された積層絶縁膜３５の全面に、ＩＴＯ（Indium Tin Oxide）等からなる透明導電膜（例えば厚さ１００ｎｍ〜２００ｎｍ程度）をスパッタリング法によって成膜した後、その透明導電膜をフォトリソグラフィーによってパターニングすることにより、各画素電極３６を形成する。以上のようにして、アクティブマトリクス基板２０が作製される。【００６９】
−実施形態１の効果−
したがって、この実施形態１によると、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されている。そのことにより、ゲート電極２８とドレイン電極３２との重なり面積の変動に伴いその変動に合わせてドレイン電極３２に一体に形成された補助容量電極３３と補助容量線２６との重なり面積を変動させることができる。すなわち、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向側（図４中下側）にドレイン電極３２がずれてドレイン電極３２とゲート電極２８との重なり面積が増加した場合には、補助容量電極３３もドレイン電極３２と同一方向側にずれて補助容量電極３３と補助容量線２６との重なり面積をドレイン電極３２がずれた分増加させることができる。また、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向側（図４中上側）にドレイン電極３２がずれてドレイン電極３２とゲート電極２８との重なり面積が減少した場合には、補助容量電極３３もドレイン電極３２と同一方向側にずれて補助容量電極３３と補助容量線２６との重なり面積をドレイン電極３２がずれた分減少させることができる。したがって、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量電極３３と補助容量線２６との間の補助容量を増減させることができるため、それら寄生容量と補助容量とのフィードスルー電圧に及ぼす影響が互いに打ち消し合うこととなる。その結果、ステップ分割露光方式の露光処理を含むフォトリソグラフィーによって各配線２４，２５，２６及び各電極２８，３１，３２，３３を形成したとしても、各ショットで露光されるガラス基板２１上の領域毎に規定された複数のブロック間において、ゲート電極２８とドレイン電極３２との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制できる。これによって、表示画面に各ブロック間で輝度分かれが視認され難くすることができる。【００７０】
《発明の実施形態２》
図９〜図１１は、本発明の実施形態２を示している。尚、以降の各実施形態では、図１〜図８と同じ部分については同じ符号を付して、その詳細な説明を省略する。図９は、本実施形態の液晶表示装置Ｓの１つの画素群１２を概略的に示す平面図である。図１０は、本実施形態のアクティブマトリクス基板２０の１つの画素領域群２３を概略的に示す平面図である。図１１は、図９のXI−XI線に沿って液晶表示装置Ｓを概略的に示す断面図である。【００７１】
本実施形態の液晶表示装置Ｓは、いわゆるＭＶＡ（Multidomain Vertical Alignment）方式の液晶表示装置である。液晶層１４は負の誘電率異方性を有する垂直配向型のネマチック液晶材料によって構成されており、配向膜３７，４５はそれぞれ垂直配向膜である。【００７２】
アクティブマトリクス基板２０及び対向基板４０の液晶層１４側には、図９及び図１１に示すように、液晶層１４を、各画素領域２２毎に、つまり各画素１１において、複数のドメインに分割するための複数の配向規制部３６ａ，４６がそれぞれ設けられている。アクティブマトリクス基板２０の各配向規制部３６ａは、図１０及び図１１に示すように、各画素電極３６に形成された開口部からなるスリットによって構成されている。また、対向基板４０の各配向規制部４６は、図１１に示すように、液晶層１４側に突出して形成された突出部によって構成され、共通電極４４と垂直配向膜４５との間に設けられている。【００７３】
上記各スリット３６ａ及び各突出部４６は、図９に示すように、各ゲート線２５及び各ソース線２４に対して斜め方向に延びるように線状に形成されている。これら各スリット３６ａ及び各突出部４６は、各画素１１において、図９中上側半分の領域では図中左上から右下に延びるようにそれぞれ形成されて図中右上から左下に向かって交互に配置されている一方、図９中下側半分の領域では図中右上から左下に延びるようにそれぞれ形成されて図中左上から右下に向かって交互に配置されている。【００７４】
また、本実施形態のアクティブマトリクス基板２０の各補助容量線２６は、図１０に示すように、各ゲート線２５に沿って延びるように設けられた容量幹線２６ａと、その容量幹線２６ａから両側方に突出するように設けられた複数の容量支線２６ｂとを有している。【００７５】
各容量支線２６ｂは、図９及び図１１に示すように、各突出部４６に重なるように形成され、各ソース線２４及び各ゲート線２５に対して斜め方向に延びるように形成されている。すなわち、複数の突出部４６の一部は、各容量支線２６ｂに重なるように形成されている。尚、図９及び図１０では、容量支線２６ｂを各配向規制部３６ａ，４６よりも太く図示しているが、容量支線２６ｂは、各配向規制部３６ａ，４６と等しい太さに、又は配向規制部３６ａ，４６よりも太く形成されていてもよい。【００７６】
また、各補助容量電極３３は、図１０に示すように、容量幹線２６ａ及び各容量支線２６ｂに沿って延びてこれら容量幹線２６ａ及び各容量支線２６ｂの双方に重なるように設けられている。そして、各画素領域２２において、補助容量電極３３は、容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち図１０中上側の容量支線２６ｂに沿う一の部分のみにおいて、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図１０中下側）の側端がその容量支線２６ｂの一方側の側端に沿って補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図１０中上側）の側端がその容量支線２６ｂの他方側の側端に沿って補助容量線２６の外側に配置されている。【００７７】
−実施形態２の効果−
したがって、この実施形態２によっても、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されているので、上記実施形態１と同様の効果を得ることができる。【００７８】
そのことに加えて、アクティブマトリクス基板２０及び対向基板４０の液晶層１４側に、垂直配向膜３７，４５、及び液晶層１４を各画素１１において複数のドメインに分割するための複数の配向規制部３６ａ，４６がそれぞれ設けられているため、液晶層１４に電圧が印加されていないときには、各スリット３６ａ及び各突出部４６の付近の液晶分子だけが各スリット３６ａ及び各突出部４６を中心として傾斜配向すると共に、それ以外の各スリット３６ａ及び各突出部４６から離れた液晶分子がアクティブマトリクス基板２０（対向基板４０）の表面に対して垂直に配向する。そして、液晶層１４に電圧が印加されているときには、各スリット３６ａ及び各突出部４６から離れた液晶分子も各スリット３６ａ及び各突出部４６の付近における液晶分子の傾斜配向に整合するように配向する。そのことにより、視認角度によって光の透過量が変化することを抑制できて画像表示の際の視角特性を改善でき、視野角を広くすることができる。【００７９】
さらに、各補助容量電極３３が容量幹線２６ａ及び容量支線２６ｂの双方に重なるように設けられているため、補助容量電極３３と補助容量線２６との重なり面積が大きくなり補助容量が増加してフィードスルー電圧が小さくなる。そのことに加えて、補助容量電極３３における補助容量線２６の側端を跨ぐ部分を長くしてゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて増減する補助容量を大きくすることが可能になる。これによって、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制できる。【００８０】
ところで、各配向規制部３６ａ，４６が設けられた領域では、液晶分子の配向が乱れやすいため、光の透過率が低下しやすいと共に光漏れが生じやすい。また、補助容量線２６及び補助容量電極３３が設けられた領域では、これら補助容量線２６及び補助容量電極３３によって光の透過が遮断されて光の透過率が低減する。本実施形態では、複数の突出部４６の一部が各容量支線２６ｂに重なるように形成されているため、それら複数の突出部４６が補助容量線２６及び補助容量電極３３のいずれにも重ならずに形成されている場合に比べて、光の透過率の低下を抑制でき、且つ上記液晶分子が乱れやすい領域からの光漏れを抑制してコントラストを高めることができる。【００８１】
《発明の実施形態３》
図１２は、本発明の実施形態３を示している。図１２は、本実施形態のアクティブマトリクス基板２０の１つの画素領域群２３を概略的に示す平面図である。【００８２】
本実施形態３の液晶表示装置Ｓも、上記実施形態２と同様に、ＭＶＡ方式の液晶表示装置であり、各画素領域２２の補助容量電極３３において、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されている。【００８３】
そして、上記実施形態２では、各補助容量電極３３において、容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち図１０中上側の容量支線２６ｂに沿う一の部分のみにおける上記一方側の側端が補助容量線２６の内側に配置されていると共に上記他方側の側端が補助容量線２６の外側に配置されているとしたが、本実施形態では、各補助容量電極３３において、図１２に示すように、図中上下方向両側の各容量支線２６ｂに沿う複数の部分における上記一方側（図中下側）の側端がそれら各容量支線２６ｂの一方側の側端に沿って補助容量線２６の内側に配置されていると共に上記他方側（図中上側）の側端がそれら各容量支線２６ｂの他方側の側端に沿って補助容量線２６の外側に配置されている。【００８４】
−実施形態３の効果−
したがって、この実施形態３によっても、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されているので、上記実施形態１と同様の効果を得ることができる。【００８５】
さらに、各補助容量電極３３における容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち各容量支線２６ｂに沿う複数の部分において、上記一方側の側端が補助容量線２６の内側に配置されていると共に上記他方側の側端が補助容量線２６の外側に配置されていることにより、容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち一の部分のみにおいて上記一方側の側端が補助容量線２６の内側に配置されていると共に上記他方側の側端が補助容量線２６の外側に配置されている場合に比べて、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて増減する補助容量をより大きくできる。これによって、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制できる。【００８６】
《発明の実施形態４》
図１３は、本発明の実施形態４を示している。図１３は、本実施形態のアクティブマトリクス基板２０の１つの画素領域２２を概略的に示す平面図である。【００８７】
上記実施形態２及び実施形態３では、ＭＶＡ方式の液晶表示装置Ｓについて説明したが、本実施形態の液晶表示装置Ｓは、いわゆるＰＶＡ（Patterned Vertical Alignment）方式の液晶表示装置である。【００８８】
アクティブマトリクス基板２０は上記実施形態２と同様に構成されている。また、上記実施形態２と同様に、アクティブマトリクス基板２０及び対向基板４０の各配向規制部３６ａ，４４ａが配置され、アクティブマトリクス基板２０の各配向規制部３６ａが各画素電極３６に形成されたスリットによって構成されている。そして、対向基板４０の各配向規制部４４ａは、図１３に示すように、共通電極４４に形成されたスリットによって構成されている。【００８９】
尚、アクティブマトリクス基板２０は上記実施形態３と同様に構成されていてもよい。【００９０】
−実施形態４の効果−
したがって、この実施形態４によっても、アクティブマトリクス基板２０が上記実施形態２と同様に構成されているので、上記実施形態１と同様の効果を得ることができる。【００９１】
そして、アクティブマトリクス基板２０及び対向基板４０の双方の各配向規制部３６ａ，４４ａがスリットによってそれぞれ構成されていても、液晶層１４に電圧が印加されていないときには、各スリット３６ａ，４４ａの付近の液晶分子だけが各スリット３６ａ，４４ａを中心として傾斜配向すると共に、それ以外の各スリット３６ａ，４４ａから離れた液晶分子がアクティブマトリクス基板２０（対向基板４０）の表面に対して垂直に配向する。そして、液晶層１４に電圧が印加されているときには、各スリット３６ａ，４４ａから離れた液晶分子も各スリット３６ａ，４４ａの付近における液晶分子の傾斜配向に整合するように配向する。そのことにより、視認角度によって光の透過量が変化することを抑制できて画像表示の際の視角特性を改善でき、視野角を広くすることができる。【００９２】
《発明の実施形態５》
図１４及び図１５は、本発明の実施形態５を示している。図１４は、本実施形態における液晶表示装置Ｓの１つの画素群１２を概略的に示す平面図である。図１５は、本実施形態におけるアクティブマトリクス基板２０の１つの画素領域群２３を概略的に示す平面図である。【００９３】
本実施形態の複数の画素１１は、図１４に示すように、列方向にストライプ状に配列されて各ソース線２４に沿って並ぶ複数色の画素１１ｒ，１１ｇ，１１ｂ毎に複数の画素群１２を構成している。各画素１１は、行方向の長さが列方向の長さの略３倍程度に設けられている。【００９４】
そして、上記実施形態１では、各画素領域群２３における各ＴＦＴ２７が互いに異なるソース線２４に接続されていると共に同一のゲート線２５に接続されているとしたが、本実施形態では、図１５に示すように、各画素領域群２３における各ＴＦＴ２７は、各ソース電極３１が同一のソース線２４に接続されていると共に、各ゲート電極２８が互いに異なるゲート線２５に接続されている。【００９５】
また、上記実施形態１と同様に、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図１５中下側）の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図１５中上側）の側端が補助容量線２６の外側に配置されている。【００９６】
−実施形態５の効果−
したがって、この実施形態５によっても、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されているので、上記実施形態１と同様の効果を得ることができる。【００９７】
ところで、図１９に示すように、従来のアクティブマトリクス基板において、各画素領域１０８における行方向の長さが列方向の長さの略３倍程度に設けられている場合には、各画素領域における列方向の長さが行方向の長さの略３倍程度になっている場合に比べて、積層絶縁膜のコンタクトホール１０３付近の領域を補助容量線１０５で十分に遮光する観点から各ゲート線１０１と各補助容量線１０５との間隔１０９が小さくなり、これら各配線１０１，１０５が互いに短絡しやすくなるので、歩留りが低下しやすい。【００９８】
これに対して、本実施形態では、図１５に示すように、各画素領域２２において、補助容量電極３３におけるドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向側（図中上側）の側端が補助容量線２６の外側に配置されていることにより、コンタクトホール３５ａに対して補助容量線２６の外側に補助容量電極３３が配置された側の領域での遮光をその補助容量電極３３によって十分に行うことが可能になるため、各ゲート線２５と各補助容量線２６との間隔３８が小さくなることを抑制でき、これら各配線２５，２６の互いの短絡を抑制できる。【００９９】
さらに、各画素領域群２３において、各ソース電極３１が同一のソース線２４に接続されていると共に各ゲート電極２８が互いに異なるゲート線２５に接続されているため、各画素領域群２３において、各ソース電極３１が互いに異なるソース線２４に接続されていると共に各ゲート電極２８が同一のゲート線２５に接続されている場合に比べて、各画素領域群２３の各ソース電極３１に接続されるソース線２４の数を減らすことができる。そのことにより、ゲートドライバＩＣチップ１７よりも高価なソースドライバＩＣチップ１８の数を減らすことができるため、コストを低減できる。【０１００】
《その他の実施形態》
上記各実施形態では、各画素領域２２における補助容量電極３３を、一体に形成されたドレイン電極３２の形成位置の列方向のずれに起因して生じるゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量線２６とその補助容量電極３３との間の補助容量が増減するように配置しているが、本発明はこれに限られず、図１６に示すように、各画素領域２２における補助容量電極３３は、一体に形成されたドレイン電極３２の形成位置の行方向（図中横方向）のずれに起因して生じるゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量線２６とその補助容量電極３３との間の補助容量が増減するように配置されていてもよい。【０１０１】
具体的には、図１６に示すように、各ゲート電極２８が各ゲート線２５から補助容量線２６側（図中上側）に突出して設けられ、それら各ゲート電極２８に重なるように各半導体層３０が設けられ、各画素領域２２において、ドレイン電極３２は、一方側（図中左側）の側端が半導体層３０の内側に配置されていると共に、他方側（図中右側）の側端が半導体層３０の外側に配置されている。各補助容量線２６には、各補助容量電極３３に重なる部分に列方向に膨出した膨出部２６ｃが設けられている。そして、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図１６中左側）の側端が補助容量線２６における膨出部２６ｃの一方側の側端に沿ってその補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図１６中右側）の側端が補助容量線２６における各膨出部２６ｃの他方側の側端に沿ってその補助容量線２６の外側に配置されていてもよい。【０１０２】
このような構成であっても、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量電極３３と補助容量線２６との間の補助容量を増減させることができるため、それら寄生容量と補助容量とのフィードスルー電圧に及ぼす影響が互いに打ち消し合うこととなる結果、ゲート電極２８とドレイン電極３２との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制することが可能になる。【０１０３】
上記各実施形態では、各ドレイン電極３２と各補助容量電極３３とがそれぞれ一体に形成されているとしたが、本発明はこれに限られず、各ドレイン電極と各補助容量電極とは別個に形成されていてもよい。このように各ドレイン電極と各補助容量電極とが別個に形成されている場合には、例えば、各ドレイン電極及び各補助容量電極上に積層絶縁膜を貫通するコンタクトホールがそれぞれ形成され、それら各ドレイン電極及び各補助容量電極がコンタクトホールを介して各画素電極にそれぞれ接続されていることにより、各ドレイン電極と各補助容量電極とが電気的に接続されているようにアクティブマトリクス基板を構成する。【０１０４】
上記実施形態２では、アクティブマトリクス基板２０の各配向規制部３６ａが各画素電極３６に形成された開口部からなるスリットによって構成され、対向基板４０の各配向規制部４６が突出部によって構成されているとしたが、本発明はこれに限られず、アクティブマトリクス基板２０の各配向規制部が液晶層１４側に突出して形成された突出部によって構成され、対向基板４０の各配向規制部が共通電極４４に形成された開口部からなるスリットによって構成されていてもよい。また、アクティブマトリクス基板２０のスリットは、切欠部によって構成されていてもよい。このような構成であっても、上記実施形態２と同様の効果を得ることが可能になる。【０１０５】
また、上記実施形態２では、各容量支線２６ｂが各突出部４６に重なるように形成されているとしたが、本発明はこれに限られず、各容量支線２６ｂは各スリット３６ａに重なるように形成されて各スリット３６ａの一部が各容量支線２６ｂに重なるように形成されていてもよく、複数の配向規制部３６ａ，４６の少なくとも一部が各補助容量線２６及び各補助容量電極３３の少なくとも一部に重なるように形成されていることが好ましい。【０１０６】
このように構成されていれば、付近で液晶分子の配向が乱れやすい複数の配向規制部３６ａ，４６の一部が光の透過を遮る各補助容量線２６及び各補助容量電極３３の少なくとも一部に重なるように形成されているので、その複数の配向規制部３６ａ，４６の一部がその他の領域に形成されている場合、つまり複数の配向規制部３６ａ，４６が補助容量線２６及び補助容量電極３３のいずれにも重ならずに形成されている場合に比べて、光の透過率の低下を抑制でき、且つ上記液晶分子の配向が乱れやすい領域からの光漏れが抑制されてコントラストを高めることが可能になる。【０１０７】
上記実施形態５では、図１５に１つの線状に形成された補助容量線２６を図示したが、本発明はこれに限られず、各画素領域群２３における各ソース電極３１が同一のソース線２４に接続されると共に各ゲート電極２８が互いに異なるゲート線２５に接続されたアクティブマトリクス基板２０において、上記実施形態２と同様に、各補助容量線２６が、ゲート線２５に沿って延びるように設けられた容量幹線と、その容量幹線から側方に突出するように設けられた容量支線とを有していてもよく、さらに補助容量電極３３がこれら容量幹線及び容量支線に重なるように設けられていてもよい。【０１０８】
上記各実施形態では、アクティブマトリクス基板２０が適用された液晶表示装置Ｓを例に挙げてそれぞれ説明したが、本発明はこれに限られず、有機エレクトロルミネッセンス表示装置等の他の表示装置に適用することも可能である。
【産業上の利用可能性】
【０１０９】
以上説明したように、本発明は、アクティブマトリクス基板及び液晶表示装置について有用であり、特に、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制することが要望されるアクティブマトリクス基板及び液晶表示装置に適している。
【図１】
2009125532.tif 000003
【図２】
2009125532.tif 000004
【図３】
2009125532.tif 000005
【図４】
2009125532.tif 000006
【図５】
2009125532.tif 000007
【図６】
2009125532.tif 000008
【図７】
2009125532.tif 000009
【図８】
2009125532.tif 000010
【図９】
2009125532.tif 000011
【図１０】
2009125532.tif 000012
【図１１】
2009125532.tif 000013
【図１２】
2009125532.tif 000014
【図１３】
2009125532.tif 000015
【図１４】
2009125532.tif 000016
【図１５】
2009125532.tif 000017
【図１６】
2009125532.tif 000018
【図１７】
2009125532.tif 000019
【図１８】
2009125532.tif 000020
【図１９】
2009125532.tif 000021
【手続補正書】
【提出日】平成22年7月2日(2010.7.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に規定された複数の画素領域と、
上記各画素領域の間に互いに平行に延びるように設けられた複数のソース線と、
上記各画素領域の間に上記各ソース線と交差する方向に互いに平行に延びるように設けられた複数のゲート線と、
上記各ゲート線の間にそれぞれ延びるように設けられた複数の補助容量線と、
上記各画素領域毎に設けられ、各々、対応する上記ゲート線に電気的に接続されたゲート電極、該ゲート電極に重なるように設けられた半導体層、上記ゲート電極及び上記半導体層に重なるように設けられて対応する上記ソース線に電気的に接続されたソース電極、並びに上記ゲート電極端を跨いで該ゲート電極及び上記半導体層に重なるように設けられたドレイン電極を有する複数の薄膜トランジスタと、
上記各薄膜トランジスタのドレイン電極と同一の層において、上記各補助容量線に沿って延びると共に該各補助容量線に重なるように上記各画素領域にそれぞれ設けられた補助容量電極とを備えるアクティブマトリクス基板であって、
上記複数の画素領域は、上記各ソース線に沿って並ぶ複数の画素領域群を構成し、
上記各画素領域群において、上記各ソース電極は同一の上記ソース線に接続され、上記各ゲート電極は互いに異なる上記ゲート線に接続され、
上記各画素領域の上記補助容量電極において、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の外側から内側に入る方向の一方側の側端は上記補助容量線の内側に配置されていると共に、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の内側から外側に出る方向の他方側の側端は上記補助容量線の外側に配置されている
ことを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１に記載のアクティブマトリクス基板において、
上記各補助容量線は、上記ゲート線に沿って延びるように設けられた容量幹線と、該容量幹線から側方に突出するように設けられた容量支線とを有し、
上記各補助容量電極は、上記容量幹線及び容量支線に重なるように設けられている
ことを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１に記載のアクティブマトリクス基板と、
上記アクティブマトリクス基板に対向して配置された対向基板と、
上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備える
ことを特徴とする液晶表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及び液晶表示装置に関するものである。
【背景技術】
【０００２】
従来から、液晶表示装置は、薄型で低消費電力であるという特徴を生かして、テレビやパーソナルコンピュータ等の身近な機器に限らず、計測機器、医療機器及び産業機器全般の表示装置として広く使用されている。この液晶表示装置として、画像表示の最小単位である画素毎に薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称する）が設けられ、精細な画像表示が可能なアクティブマトリクス駆動方式の液晶表示装置が知られている。
【０００３】
アクティブマトリクス駆動方式の液晶表示装置は、複数の上記ＴＦＴ等が設けられたアクティブマトリクス基板と、アクティブマトリクス基板に対向して配置されて共通電極等が形成された対向基板と、これらアクティブマトリクス基板と対向基板との間に設けられた液晶層とを備えている。
【０００４】
図１７は、従来のアクティブマトリクス基板の一部を概略的に示す平面図である。
【０００５】
アクティブマトリクス基板には、図１７に示すように、互いに平行に延びる複数のソース線１００と、互いに平行に延びる複数のゲート線１０１とが交差するように設けられている。そして、アクティブマトリクス基板には、これら各ソース線１００と各ゲート線１０１との交差部付近に各ＴＦＴ１０２が設けられ、それら各ＴＦＴ１０２を覆う絶縁膜（図示省略）に形成された各コンタクトホール１０３を介して各ＴＦＴ１０２にそれぞれ電気的に接続された複数の画素電極１０４（透過して図示）がマトリクス状に形成されている。
【０００６】
さらに、このアクティブマトリクス基板には、各ゲート線１０１の間に延びるように複数の補助容量線１０５が設けられている。これら各補助容量線１０５上には、各ＴＦＴ１０２のドレイン電極１０６とそれぞれ一体に形成された複数の補助容量電極１０７が設けられており、互いに重なる各補助容量線１０５と補助容量電極１０７との間に各画素電極１０４に書き込まれた電位を保持するための補助容量が構成されている。
【０００７】
図１８に、ゲート線、ソース線及び画素電極にそれぞれ印加される信号パターンの関係を示す。図１８に示すように、ゲート線に電位Ｖｇｈが印加されると、そのゲート線に接続されたＴＦＴがオン状態になり、そのＴＦＴに接続されたソース線に印加されている電位Ｖｓがドレイン電極を介して画素電極に印加される。このとき、画素電極の電位Ｖｐ０はソース線の電位と同じＶｓまで書き込まれるが、ゲート線に電位Ｖｇｌが印加されると画素電極の電位が降下して書き込み終了時の電位Ｖｐ０に対して差分ΔＶｇｄが生じる。この画素電極の電位の降下による差分ΔＶｇｄは、各画素におけるドレイン電極とゲート電極との間の寄生容量によって生じ、フィードスルー電圧と呼ばれる。このフィードスルー電圧ΔＶｇｄが各画素において異なる場合には、輝度ムラやフリッカ等の表示不良が視認されやすくなる。
【０００８】
フィードスルー電圧ΔＶｇｄは以下の式で簡易的に表される。尚、ＶｇｐｐはＶｇｈとＶｇｌとの差（Ｖｇｈ−Ｖｇｌ）、Ｃｇｄはゲート電極とドレイン電極との間の寄生容量、Ｃｓは補助容量、Ｃｌｃは液晶容量をそれぞれ示している。
【０００９】
ΔＶｇｄ＝Ｖｇｐｐ×Ｃｇｄ／（Ｃｌｃ＋Ｃｓ＋Ｃｇｄ）
ところで、近年、テレビ等の表示画面を大型化することが要請されていることから、アクティブマトリクス基板が大型化している。アクティブマトリクス基板を作製するには、一般に、フォトリソグラフィーによって各配線や各電極等をパターン形成する。大型のアクティブマトリクス基板を作製する際のフォトリソグラフィーでは、ガラス基板上に塗布されたレジストをフォトマスクを介して露光する露光処理として、当該ガラス基板よりも小さいフォトマスクをガラス基板上に配置し、ガラス基板を段階的に移動させて、必要に応じてフォトマスクを交換しながら複数のショットに分割して露光するステップ分割露光方式の露光処理が行われる。
【００１０】
このステップ分割露光方式の露光処理では、複数のショットに分割してガラス基板上のレジストを露光するため、各ショットで露光されるガラス基板上の領域毎に規定された複数のブロック間において、比較的高いアライメント精度の露光が求められる。仮に、各ブロックにおいて露光装置のアライメントずれが生じた場合には、各配線、各電極及び半導体層等の配置関係が各ブロック間で異なるため、ゲート電極とドレイン電極との重なり面積で決定される寄生容量Ｃｇｄが各ブロック間で異なる。その結果、各ブロック間でフィードスルー電圧に差が生じ、表示画面において各ブロック間に輝度分かれが視認されやすくなる。
【００１１】
そこで、特許文献１に開示された液晶表示装置では、ＴＦＴにおける半導体層及びこれに重なるドレイン電極のゲート電極端を跨ぐ部分の幅をＴＦＴのチャネル幅であるドレイン電極の幅よりも狭くすることにより、各ブロック間において上記チャネル幅に垂直な方向へのアライメントずれによって生じるゲート電極とドレイン電極との重なり面積の差を小さくしている。
【特許文献１】特許第３８８１１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献１の液晶表示装置であっても、ドレイン電極を形成する際の露光処理において、各ブロック間で露光装置のアライメントずれが生じた場合には、ドレイン電極に一体に形成された補助容量電極と補助容量線との配置関係もゲート電極とドレイン電極との配置関係と共に各ブロック間で異なるため、補助容量電極と補助容量線との重なり面積で決定される補助容量Ｃｓも各ブロック間でばらつくことになる。その結果、各ブロック間において寄生容量Ｃｇｄのばらつき及び補助容量Ｃｓのばらつきが共に生じることにより、これら２つの要因が重なって各ブロック間でのフィードスルー電圧ΔＶｇｄの差を十分に抑制できずに、上述したように表示画面に輝度分かれが視認される虞があるので、改善の余地がある。
【００１３】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、露光処理の各ショットで露光される基板上の領域毎に規定された複数のブロック間において、ゲート電極とドレイン電極との間の寄生容量により生じるフィードスルー電圧のばらつきを抑制することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、この発明では、ゲート電極とドレイン電極との重なり面積の変動に合わせて補助容量電極と補助容量線との重なり面積も変動するように電極及び配線の配置構成を工夫したものである。
【００１５】
具体的に、本発明に係るアクティブマトリクス基板は、マトリクス状に規定された複数の画素領域と、上記各画素領域の間に互いに平行に延びるように設けられた複数のソース線と、上記各画素領域の間に上記各ソース線と交差する方向に互いに平行に延びるように設けられた複数のゲート線と、上記各ゲート線の間にそれぞれ延びるように設けられた複数の補助容量線と、上記各画素領域毎に設けられ、各々、対応する上記ゲート線に電気的に接続されたゲート電極、該ゲート電極に重なるように設けられた半導体層、上記ゲート電極及び上記半導体層に重なるように設けられて対応する上記ソース線に電気的に接続されたソース電極、並びに上記ゲート電極端を跨いで該ゲート電極及び上記半導体層に重なるように設けられたドレイン電極を有する複数のＴＦＴと、上記各ＴＦＴのドレイン電極と同一の層において、上記各補助容量線に沿って延びると共に該各補助容量線に重なるように上記各画素領域にそれぞれ設けられた補助容量電極とを備えるアクティブマトリクス基板であって、上記複数の画素領域は、上記各ソース線に沿って並ぶ複数の画素領域群を構成し、上記各画素領域群において、上記各ソース電極は同一の上記ソース線に接続され、上記各ゲート電極は互いに異なる上記ゲート線に接続され、上記各画素領域の上記補助容量電極において、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の外側から内側に入る方向の一方側の側端は上記補助容量線の内側に配置されていると共に、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の内側から外側に出る方向の他方側の側端は上記補助容量線の外側に配置されていることを特徴とする。
【００１６】
この構成によると、各画素領域の補助容量電極において、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向の一方側の側端は補助容量線の内側に配置されていると共に、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向の他方側の側端は補助容量線の外側に配置されている。そのことにより、ゲート電極とドレイン電極との重なり面積の変動に伴いその変動に合わせてドレイン電極と同一の層に設けられた補助容量電極と補助容量線との重なり面積も変動する。すなわち、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向側にドレイン電極がずれてドレイン電極とゲート電極との重なり面積が増加した場合には、補助容量電極もドレイン電極と同一方向側にずれて補助容量電極と補助容量線との重なり面積もドレイン電極がずれた分増加する。また、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向側にドレイン電極がずれてドレイン電極とゲート電極との重なり面積が減少した場合には、補助容量電極もドレイン電極と同一方向側にずれて補助容量電極と補助容量線との重なり面積もドレイン電極がずれた分減少する。したがって、ゲート電極とドレイン電極との間の寄生容量の増減に合わせて補助容量電極と補助容量線との間の補助容量が増減するため、それら寄生容量と補助容量とのフィードスルー電圧に及ぼす影響が互いに打ち消し合うこととなる。その結果、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきが抑制される。
【００１７】
また、上記の構成によると、各画素領域群において各ソース電極が同一のソース線に接続されていると共に各ゲート電極が互いに異なるゲート線に接続されていることにより、各画素領域群において各ソース電極が互いに異なるソース線に接続されていると共に各ゲート電極が同一のゲート線に接続されている場合に比べて、各画素領域群の各ソース電極に接続されるソース線の数が減る。そのことにより、ゲートドライバよりも高価なソースドライバの数が減るため、コストが低減する。
【００１８】
上記各補助容量線は、上記ゲート線に沿って延びるように設けられた容量幹線と、該容量幹線から側方に突出するように設けられた容量支線とを有し、上記各補助容量電極は、上記容量幹線及び容量支線に重なるように設けられていることが好ましい。
【００１９】
この構成によると、各補助容量電極が容量幹線及び容量支線の双方に重なるように設けられていることにより、各補助容量線と各補助容量電極との重なり面積が大きくなって補助容量が増加するため、フィードスルー電圧が小さくなる。そのことに加えて、各補助容量電極における各補助容量線の側端を跨ぐ部分を長くしてゲート電極とドレイン電極との間の寄生容量の増減に合わせて増減する補助容量を大きくすることが可能になる。これによって、ゲート電極とドレイン電極との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制することが可能になる。
【００２０】
また、本発明に係る液晶表示装置は、上記アクティブマトリクス基板と、上記アクティブマトリクス基板に対向して配置された対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えることを特徴とする。
【００２１】
この構成によると、上記アクティブマトリクス基板を備えていることにより、ゲート電極とドレイン電極との間の寄生容量の増減に合わせて補助容量電極と補助容量線との間の補助容量が増減する結果、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきが抑制される。これにより、液晶表示装置において、表示画面に輝度分かれが視認され難くなる。
【発明の効果】
【００２２】
本発明によれば、各画素領域の補助容量電極において、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向の一方側の側端は補助容量線の内側に配置されていると共に、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向の他方側の側端は補助容量線の外側に配置されているので、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制できる。
【図面の簡単な説明】
【００２３】
【図１】図１は、液晶表示装置を概略的に示す平面図である。
【図２】図２は、図１のII−II線断面を概略的に示す図である。
【図３】図３は、参考例１における液晶表示装置の表示部の一部を拡大して概略的に示す平面図である。
【図４】図４は、参考例１におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図５】図５は、図３のV−V線断面を概略的に示す図である。
【図６】図６は、ゲート絶縁膜が形成された状態のガラス基板を概略的に示す断面図である。
【図７】図７は、ドレイン電極及び補助容量電極が形成されたガラス基板を概略的に示す断面図である。
【図８】図８は、画素電極が形成された状態のガラス基板を概略的に示す断面図である。
【図９】図９は、参考例２における液晶表示装置の表示部の一部を拡大して概略的に示す平面図である。
【図１０】図１０は、参考例２におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１１】図１１は、図９のXI−XI線断面を概略的に示す図である。
【図１２】図１２は、参考例３におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１３】図１３は、参考例４における液晶表示装置の表示部の一部を拡大して概略的に示す断面図である。
【図１４】図１４は、実施形態における液晶表示装置の表示部の一部を拡大して概略的に示す平面図である。
【図１５】図１５は、実施形態におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１６】図１６は、その他の参考例におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１７】図１７は、従来のアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１８】図１８は、ゲート線、ソース線及び画素電極にそれぞれ印加される信号パターンの関係を示す図である。
【図１９】図１９は、各画素領域における行方向の長さが列方向の長さの略３倍程度の従来のアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【符号の説明】
【００２４】
（S）  液晶表示装置
（11）  画素
（11r）  赤色の画素
（11g）  緑色の画素
（11b）  青色の画素
（12）  画素群
（14）  液晶層
（15）  シール材
（17）  ソースドライバＩＣチップ
（18）  ゲートドライバＩＣチップ
（20）  アクティブマトリクス基板
（22）  画素領域
（23）  画素領域群
（24）  ソース線
（25）  ゲート線
（26）  補助容量線
（26a）  容量幹線
（26b）  容量支線
（27）  ＴＦＴ（薄膜トランジスタ）
（28）  ゲート電極
（30）  半導体層
（31）  ソース電極
（32）  ドレイン電極
（33）  補助容量電極
（36）  画素電極
（36a）  スリット（配向規制部）
（37）  配向膜（垂直配向膜）
（40）  対向基板
（44）  共通電極
（44a）  スリット（配向規制部）
（45）  配向膜（垂直配向膜）
（46）  突出部（配向規制部）
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態及び参考例を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態及び参考例に限定されるものではない。
【００２６】
《参考例１》
図１〜図８は、参考例１を示している。図１は、液晶表示装置Ｓを概略的に示す平面図である。図２は、図１のII−II線に沿って液晶表示装置Ｓを概略的に示す断面図である。図３は、液晶表示装置Ｓの一部を拡大して概略的に示す平面図である。図４は、液晶表示装置Ｓを構成する一方の基板２０の一部を拡大して概略的に示す平面図である。図５は、図３のV−V線に沿って液晶表示装置Ｓを概略的に示す断面図である。尚、図４では、積層絶縁膜３５及び各画素電極３６を透過して図示している。
【００２７】
液晶表示装置Ｓは、図１及び図２に示すように、一対の基板２０，４０が貼り合わせられた液晶表示パネル１０を備えている。この液晶表示パネル１０は、アクティブマトリクス基板２０と、アクティブマトリクス基板２０に対向して配置された対向基板４０と、これらアクティブマトリクス基板２０と対向基板４０との間に設けられた液晶層１４とを備えている。この液晶表示パネル１０は、画像表示を行う表示部Ｄと、表示部Ｄの外側に配置された非表示部である額縁部Ｆとを有している。
【００２８】
アクティブマトリクス基板２０及び対向基板４０は、例えば矩形状等に形成され、図２に示すように、液晶層１４側の表面に配向膜３７，４５がそれぞれ設けられていると共に、液晶層１４とは反対側の表面に偏光板（図示省略）がそれぞれ設けられている。これらアクティブマトリクス基板２０と対向基板４０との間には、エポキシ樹脂等からなる枠状のシール材１５が配置されており、このシール材１５の内側に液晶材料が封入されていることにより、上記液晶層１４が設けられている。
【００２９】
表示部Ｄは、図３に示すように、マトリクス状に設けられた複数の画素１１によって構成されている。これら複数の画素１１は、行方向（図３中横方向）に並ぶ複数個毎に複数の画素群１２を構成している。ここで、本明細書においては、画像表示の最小単位を「画素」と呼び、複数色の「画素」から１つの「画素群」が構成されていることとする。具体的に、本参考例における各画素群１２は、行方向にストライプ状に配列された赤色、緑色及び青色の画素１１ｒ，１１ｇ，１１ｂから構成されている。これら各画素１１は、列方向（図３中縦方向）の長さが行方向の長さの略３倍程度に設けられている。尚、本参考例では、対向基板４０に後述するブラックマトリクス４３が設けられているので、ブラックマトリクス４３の各開口部が形成された領域が各画素１１に対応する。
【００３０】
アクティブマトリクス基板２０には、図４に示すように、各画素１１をそれぞれ構成する複数の画素領域２２がマトリクス状に規定されている。すなわち、各画素１１は各画素領域２２と対向基板４０とが液晶層１４を介して対向することによってそれぞれ構成されており、複数の画素領域２２は各画素群１２に対応して行方向に並ぶ複数個毎に複数の画素領域群２３を構成している。
【００３１】
このアクティブマトリクス基板２０は、図５に示すガラス基板２１を有し、ガラス基板２１における表示部Ｄに、図４に示すように、各画素領域２２の間に互いに平行に延びるように設けられた複数のソース線２４と、各画素領域２２の間に各ソース線２４に交差する方向に互いに平行に延びるように設けられた複数のゲート線２５と、各画素領域２２毎に設けられたＴＦＴ２７と、各ＴＦＴ２７にそれぞれ電気的に接続された複数の画素電極３６とを備えている。
【００３２】
各ソース線２４は列方向にそれぞれ延びるように線状に設けられており、各ゲート線２５は行方向にそれぞれ延びるように線状に設けられている。各ゲート線２５の間には、これら各ゲート線２５に沿って延びるように補助容量線２６が線状にそれぞれ設けられている。
【００３３】
各ＴＦＴ２７は、各ソース線２４と各ゲート線２５との交差部付近に設けられ、対応するソース線２４及びゲート線２５に接続されている。各画素領域群２３における各ＴＦＴ２７は、互いに異なるソース線２４に接続されていると共に同一のゲート線２５に接続されている。これら各ＴＦＴ２７は、図５に示すように、ボトムゲート型のＴＦＴであり、各々、対応するゲート線２５に電気的に接続されたゲート電極２８と、ゲート電極２８に重なるように設けられた半導体層３０と、ゲート電極２８の一方側で半導体層３０に接続されたソース電極３１と、ゲート電極２８の他方側で半導体層３０に接続されたドレイン電極３２とを有している。
【００３４】
上記各ゲート線２５は、図中に示すように、各補助容量線２６と共にガラス基板２１の表面に形成されてゲート絶縁膜２９によって覆われている。各ＴＦＴ２７の半導体層３０は、ゲート絶縁膜２９を介して各ゲート線２５を一部跨ぐように形成されている。そうして、各半導体層３０に重なる各ゲート線２５の一部が、各ＴＦＴ２７のゲート電極２８を構成している。
【００３５】
各半導体層３０は、図示は省略するが、例えば真性アモルファスシリコン層及びｎ＋アモルファスシリコン層が順に積層されて構成されている。ｎ＋アモルファスシリコン層はゲート電極２８に重なる領域が一部除去されて２つに分断され、ｎ＋アモルファスシリコン層から露出した真性アモルファスシリコン層の領域がチャネル部３０ａを構成している。
【００３６】
各ソース電極３１は、各ゲート線２５の幅方向におけるゲート電極２８の一端を跨いでそのゲート電極２８及び半導体層３０に重なるように形成されており、図４に示すように、対応するソース線２４に接続されている。また、各ドレイン電極３２は、ゲート電極２８の他端を跨いでそのゲート電極２８及び半導体層３０に重なるようにソース電極３１に対してチャネル部３０ａを挟んで離間して形成されている。
【００３７】
これら各ドレイン電極３２と同一の層には各補助容量線２６に沿って延びると共にそれら各補助容量線２６に重なるように各画素領域２２に補助容量電極３３がそれぞれ設けられており、各画素領域２２において、互いに重なる補助容量線２６と補助容量電極３３との間に画素電極３６に書き込まれた電位を保持するための補助容量が構成されている。各補助容量電極３３は、これら各補助容量電極３３が設けられた各画素領域２２のＴＦＴ２７のドレイン電極３２にそれぞれ一体に形成されている。
【００３８】
各画素領域２２において、補助容量電極３３は、図４に示すように、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図中下側）の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図中上側）の側端が補助容量線２６の外側に配置されている。そうして、各画素領域２２における補助容量電極３３は、一体に形成されたドレイン電極３２の形成位置の列方向（図４中縦方向）のずれに起因して生じるゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量線２６とその補助容量電極３３との間の補助容量が増減するように配置されている。
【００３９】
ここで、各ドレイン電極３２及び各補助容量電極３３は、各画素領域２２において、ドレイン電極３２とゲート電極２８との間の寄生容量の大きさに拘わらずにその寄生容量によって生じるフィードスルー電圧を一定にする観点から、ドレイン電極３２の形成位置のずれに起因して生じるドレイン電極３２とゲート電極２８との間の寄生容量の増減に対し、補助容量線２６と補助容量電極３３との間の補助容量と、液晶容量との和の増減が一致するように形成されていることが好ましい。
【００４０】
これら各ＴＦＴ２７及び各補助容量電極３３には、窒化シリコン膜及びアクリル系樹脂膜（共に図示省略）が順に積層されてなる図５に示す積層絶縁膜３５が積層されている。この積層絶縁膜３５の表面には、上記各画素電極３６が形成されている。
【００４１】
各画素電極３６は、図４に示すように、列方向の長さが行方向の長さに対して略３倍程度長い矩形状に形成され、各画素領域２２毎に設けられている。尚、本参考例では、各画素電極３６が矩形状に形成されているとしているが、各画素電極３６は、矩形状の電極を一部切り欠いた形状や一部突出させた形状等の種々の形状に形成することが可能である。
【００４２】
上記積層絶縁膜３５には、各補助容量電極３３に接続するための複数のコンタクトホール３５ａが形成されている。各コンタクトホール３５ａ付近では液晶分子の配向が乱れやすいことから、これら各コンタクトホール３５ａは各補助容量電極３３の中央部を露出するように形成されている。そのことにより、各コンタクトホール３５ａ付近の領域が補助容量線２６及び補助容量電極３３によって遮光されて、光漏れによるコントラストの低下が抑制される。そして、それら各コンタクトホール３５ａを介して各補助容量電極３３が各画素電極３６に接続されていることにより、各ＴＦＴ２７のドレイン電極３２が各補助容量電極３３を介して各画素電極３６に電気的に接続されている。
【００４３】
また、このアクティブマトリクス基板２０は、図１及び図２に示すように、例えば隣接する２辺側が対向基板４０から外側にＬ字状等に突出した実装部２０ａを額縁部Ｆに有している。実装部２０ａは、例えば、一辺側（図１中下辺側）に所定の数のゲート線２５がそれぞれ接続された複数のゲートドライバＩＣ（Integrated Circuit）チップ１７が実装され、他辺側（図１中左辺側）に所定の数のソース線２４がそれぞれ接続された複数のソースドライバＩＣチップ１８が実装されている。そして、これら実装部２０ａの各辺側には、各ゲートドライバＩＣチップ１７群及び各ソースドライバＩＣチップ１８群にそれぞれ電気的に接続され、これら各ドライバＩＣチップ１７，１８に信号及び電源を供給する複数のフレキシブルプリント配線基板（図示省略）がそれぞれ実装されている。
【００４４】
上記対向基板４０は、図５に示すように、ガラス基板４１を有し、そのガラス基板４１における表示部Ｄに、各画素電極３６に重なり合うように各画素１１の色に対応した色の複数のカラーフィルタ４２が設けられ、これら各カラーフィルタ４２を区画するようにブラックマトリクス４３が設けられている。さらに、対向基板４０の液晶層１４側には、各カラーフィルタ４２及びブラックマトリクス４３を覆うように共通電極４４が形成されている。
【００４５】
このように、液晶表示装置Ｓは、各ゲート線２５にゲート信号を供給して各ＴＦＴ２７を順にオン状態にし、オン状態のＴＦＴ２７に接続されたソース線２４にソース信号を供給することにより、ＴＦＴ２７のソース電極３１に印加された電位を各画素電極３６に順に書き込んで各画素電極３６と共通電極４４との間で液晶層１４に電圧を印加し、各画素１１毎に液晶分子の配向を制御して所望の画像表示を行うように構成されている。
【００４６】
−製造方法−
次に、上記液晶表示装置Ｓの製造方法について説明する。
【００４７】
液晶表示装置Ｓを製造するには、まず、アクティブマトリクス基板２０及び対向基板４０をそれぞれ作製して両基板２０，４０に配向膜３７，４５を形成した後、これら両基板２０，４０をシール材１５を介して互いに貼り合わせると共に、そのシール材１５によって両基板２０，４０の間に液晶層１４を封入することによって液晶表示パネル１０を作製する。そして、その液晶表示パネル１０に対して両面に偏光板を貼り付けた後に各ドライバＩＣチップ１７，１８及び各フレキシブルプリント配線基板を実装する。本発明に係る液晶表示装置Ｓは、特にアクティブマトリクス基板２０の構造に特徴があるので、アクティブマトリクス基板２０の作製方法について、以下に図６〜図８を参照しながら詳述する。図６〜図８は、アクティブマトリクス基板２０の作製方法を説明するための図であり、ガラス基板２１の１つの画素領域２２に対応する領域を概略的に示す断面図である。
【００４８】
アクティブマトリクス基板２０を作製するには、まず、ガラス基板２１の一方の表面全体に、例えばアルミニウムを含む金属膜（例えば厚さ５０ｎｍ〜５００ｎｍ程度）をスパッタリング法によって成膜した後、その金属膜をフォトリソグラフィーによってパターニングして、図６に示すように、各ゲート線（各ゲート電極２８）２５及び各補助容量線２６を形成する。
【００４９】
このとき、フォトリソグラフィーでは、ガラス基板２１上に塗布されたレジストをフォトマスクを介して露光する露光処理として、ガラス基板２１よりも小さいフォトマスクをガラス基板２１上に配置させ、ガラス基板２１を段階的に移動させて、必要に応じてフォトマスクを交換しながら複数のショットに分割して露光するステップ分割露光方式の露光処理を行う。以降のフォトリソグラフィーについても説明は省略するがステップ分割露光方式の露光処理を行うものとする。
【００５０】
続いて、各ゲート線（各ゲート電極２８）２５及び各補助容量線２６が形成された表面全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法によって窒化シリコン膜（例えば厚さ１００ｎｍ〜５００ｎｍ程度）等を成膜することにより、ゲート絶縁膜２９を形成する。
【００５１】
次に、各ゲート絶縁膜２９の全面に、プラズマＣＶＤ法によって真性アモルファスシリコン膜（例えば厚さ５０ｎｍ〜１００ｎｍ程度）と、リン等のｎ型不純物元素がドープされたｎ＋アモルファスシリコン膜（例えば厚さ５０ｎｍ〜１００ｎｍ程度）とを連続して成膜した後に、これら真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜をフォトリソグラフィーによってゲート電極２８上に島状にパターニングして、図７に示すように、各半導体層３０を形成する。
【００５２】
ここで、各半導体層３０は、上述したようにアモルファスシリコン膜から形成してもよいが、ポリシリコン膜から形成してもよい。また、アモルファスシリコン膜又はポリシリコン膜にレーザーアニール処理を行って結晶性を向上させてもよい。
【００５３】
続いて、各半導体層３０が形成されたゲート絶縁膜２９の全面に、例えばアルミニウムを含む金属膜（例えば厚さ５０ｎｍ〜５００ｎｍ程度）をスパッタリング法によって成膜した後、その金属膜をフォトリソグラフィーによってパターニングすることにより、各ソース線２４、各ソース電極３１、各ドレイン電極３２及び各補助容量電極３３を形成する。
【００５４】
次に、各ソース電極３１及び各ドレイン電極３２をマスクとして、各半導体層のｎ＋アモルファスシリコン層の一部をエッチングによって除去して、図８に示すように、チャネル部３０ａを形成することにより、各ＴＦＴ２７を形成する。
【００５５】
次に、プラズマＣＶＤ法によって各ＴＦＴ２７を覆うように窒化シリコン膜（例えば厚さ１００ｎｍ〜３００ｎｍ程度）等を成膜した後、スピンコーティング法によってアクリル系樹脂膜（例えば厚さ１０００ｎｍ〜５０００ｎｍ程度）等を成膜することにより、積層絶縁膜３５を形成する。
【００５６】
次に、積層絶縁膜３５における各補助容量電極３３に重なる領域の一部をエッチングによって除去して、各コンタクトホール３５ａを形成する。その後、各コンタクトホール３５ａが形成された積層絶縁膜３５の全面に、ＩＴＯ（Indium Tin Oxide）等からなる透明導電膜（例えば厚さ１００ｎｍ〜２００ｎｍ程度）をスパッタリング法によって成膜した後、その透明導電膜をフォトリソグラフィーによってパターニングすることにより、各画素電極３６を形成する。以上のようにして、アクティブマトリクス基板２０が作製される。
【００５７】
−参考例１の効果−
したがって、この参考例１によると、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されている。そのことにより、ゲート電極２８とドレイン電極３２との重なり面積の変動に伴いその変動に合わせてドレイン電極３２に一体に形成された補助容量電極３３と補助容量線２６との重なり面積を変動させることができる。すなわち、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向側（図４中下側）にドレイン電極３２がずれてドレイン電極３２とゲート電極２８との重なり面積が増加した場合には、補助容量電極３３もドレイン電極３２と同一方向側にずれて補助容量電極３３と補助容量線２６との重なり面積をドレイン電極３２がずれた分増加させることができる。また、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向側（図４中上側）にドレイン電極３２がずれてドレイン電極３２とゲート電極２８との重なり面積が減少した場合には、補助容量電極３３もドレイン電極３２と同一方向側にずれて補助容量電極３３と補助容量線２６との重なり面積をドレイン電極３２がずれた分減少させることができる。したがって、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量電極３３と補助容量線２６との間の補助容量を増減させることができるため、それら寄生容量と補助容量とのフィードスルー電圧に及ぼす影響が互いに打ち消し合うこととなる。その結果、ステップ分割露光方式の露光処理を含むフォトリソグラフィーによって各配線２４，２５，２６及び各電極２８，３１，３２，３３を形成したとしても、各ショットで露光されるガラス基板２１上の領域毎に規定された複数のブロック間において、ゲート電極２８とドレイン電極３２との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制できる。これによって、表示画面に各ブロック間で輝度分かれが視認され難くすることができる。
【００５８】
《参考例２》
図９〜図１１は、参考例２を示している。尚、以降の各参考例及び実施形態では、図１〜図８と同じ部分については同じ符号を付して、その詳細な説明を省略する。図９は、本参考例の液晶表示装置Ｓの１つの画素群１２を概略的に示す平面図である。図１０は、本参考例のアクティブマトリクス基板２０の１つの画素領域群２３を概略的に示す平面図である。図１１は、図９のXI−XI線に沿って液晶表示装置Ｓを概略的に示す断面図である。
【００５９】
本参考例の液晶表示装置Ｓは、いわゆるＭＶＡ（Multidomain Vertical Alignment）方式の液晶表示装置である。液晶層１４は負の誘電率異方性を有する垂直配向型のネマチック液晶材料によって構成されており、配向膜３７，４５はそれぞれ垂直配向膜である。
【００６０】
アクティブマトリクス基板２０及び対向基板４０の液晶層１４側には、図９及び図１１に示すように、液晶層１４を、各画素領域２２毎に、つまり各画素１１において、複数のドメインに分割するための複数の配向規制部３６ａ，４６がそれぞれ設けられている。アクティブマトリクス基板２０の各配向規制部３６ａは、図１０及び図１１に示すように、各画素電極３６に形成された開口部からなるスリットによって構成されている。また、対向基板４０の各配向規制部４６は、図１１に示すように、液晶層１４側に突出して形成された突出部によって構成され、共通電極４４と垂直配向膜４５との間に設けられている。
【００６１】
上記各スリット３６ａ及び各突出部４６は、図９に示すように、各ゲート線２５及び各ソース線２４に対して斜め方向に延びるように線状に形成されている。これら各スリット３６ａ及び各突出部４６は、各画素１１において、図９中上側半分の領域では図中左上から右下に延びるようにそれぞれ形成されて図中右上から左下に向かって交互に配置されている一方、図９中下側半分の領域では図中右上から左下に延びるようにそれぞれ形成されて図中左上から右下に向かって交互に配置されている。
【００６２】
また、本参考例のアクティブマトリクス基板２０の各補助容量線２６は、図１０に示すように、各ゲート線２５に沿って延びるように設けられた容量幹線２６ａと、その容量幹線２６ａから両側方に突出するように設けられた複数の容量支線２６ｂとを有している。
【００６３】
各容量支線２６ｂは、図９及び図１１に示すように、各突出部４６に重なるように形成され、各ソース線２４及び各ゲート線２５に対して斜め方向に延びるように形成されている。すなわち、複数の突出部４６の一部は、各容量支線２６ｂに重なるように形成されている。尚、図９及び図１０では、容量支線２６ｂを各配向規制部３６ａ，４６よりも太く図示しているが、容量支線２６ｂは、各配向規制部３６ａ，４６と等しい太さに、又は配向規制部３６ａ，４６よりも太く形成されていてもよい。
【００６４】
また、各補助容量電極３３は、図１０に示すように、容量幹線２６ａ及び各容量支線２６ｂに沿って延びてこれら容量幹線２６ａ及び各容量支線２６ｂの双方に重なるように設けられている。そして、各画素領域２２において、補助容量電極３３は、容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち図１０中上側の容量支線２６ｂに沿う一の部分のみにおいて、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図１０中下側）の側端がその容量支線２６ｂの一方側の側端に沿って補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図１０中上側）の側端がその容量支線２６ｂの他方側の側端に沿って補助容量線２６の外側に配置されている。
【００６５】
−参考例２の効果−
したがって、この参考例２によっても、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されているので、上記参考例１と同様の効果を得ることができる。
【００６６】
そのことに加えて、アクティブマトリクス基板２０及び対向基板４０の液晶層１４側に、垂直配向膜３７，４５、及び液晶層１４を各画素１１において複数のドメインに分割するための複数の配向規制部３６ａ，４６がそれぞれ設けられているため、液晶層１４に電圧が印加されていないときには、各スリット３６ａ及び各突出部４６の付近の液晶分子だけが各スリット３６ａ及び各突出部４６を中心として傾斜配向すると共に、それ以外の各スリット３６ａ及び各突出部４６から離れた液晶分子がアクティブマトリクス基板２０（対向基板４０）の表面に対して垂直に配向する。そして、液晶層１４に電圧が印加されているときには、各スリット３６ａ及び各突出部４６から離れた液晶分子も各スリット３６ａ及び各突出部４６の付近における液晶分子の傾斜配向に整合するように配向する。そのことにより、視認角度によって光の透過量が変化することを抑制できて画像表示の際の視角特性を改善でき、視野角を広くすることができる。
【００６７】
さらに、各補助容量電極３３が容量幹線２６ａ及び容量支線２６ｂの双方に重なるように設けられているため、補助容量電極３３と補助容量線２６との重なり面積が大きくなり補助容量が増加してフィードスルー電圧が小さくなる。そのことに加えて、補助容量電極３３における補助容量線２６の側端を跨ぐ部分を長くしてゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて増減する補助容量を大きくすることが可能になる。これによって、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制できる。
【００６８】
ところで、各配向規制部３６ａ，４６が設けられた領域では、液晶分子の配向が乱れやすいため、光の透過率が低下しやすいと共に光漏れが生じやすい。また、補助容量線２６及び補助容量電極３３が設けられた領域では、これら補助容量線２６及び補助容量電極３３によって光の透過が遮断されて光の透過率が低減する。本参考例では、複数の突出部４６の一部が各容量支線２６ｂに重なるように形成されているため、それら複数の突出部４６が補助容量線２６及び補助容量電極３３のいずれにも重ならずに形成されている場合に比べて、光の透過率の低下を抑制でき、且つ上記液晶分子が乱れやすい領域からの光漏れを抑制してコントラストを高めることができる。
【００６９】
《参考例３》
図１２は、参考例３を示している。図１２は、本参考例のアクティブマトリクス基板２０の１つの画素領域群２３を概略的に示す平面図である。
【００７０】
本参考例３の液晶表示装置Ｓも、上記参考例２と同様に、ＭＶＡ方式の液晶表示装置であり、各画素領域２２の補助容量電極３３において、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されている。
【００７１】
そして、上記参考例２では、各補助容量電極３３において、容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち図１０中上側の容量支線２６ｂに沿う一の部分のみにおける上記一方側の側端が補助容量線２６の内側に配置されていると共に上記他方側の側端が補助容量線２６の外側に配置されているとしたが、本参考例では、各補助容量電極３３において、図１２に示すように、図中上下方向両側の各容量支線２６ｂに沿う複数の部分における上記一方側（図中下側）の側端がそれら各容量支線２６ｂの一方側の側端に沿って補助容量線２６の内側に配置されていると共に上記他方側（図中上側）の側端がそれら各容量支線２６ｂの他方側の側端に沿って補助容量線２６の外側に配置されている。
【００７２】
−参考例３の効果−
したがって、この参考例３によっても、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されているので、上記参考例１と同様の効果を得ることができる。
【００７３】
さらに、各補助容量電極３３における容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち各容量支線２６ｂに沿う複数の部分において、上記一方側の側端が補助容量線２６の内側に配置されていると共に上記他方側の側端が補助容量線２６の外側に配置されていることにより、容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち一の部分のみにおいて上記一方側の側端が補助容量線２６の内側に配置されていると共に上記他方側の側端が補助容量線２６の外側に配置されている場合に比べて、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて増減する補助容量をより大きくできる。これによって、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制できる。
【００７４】
《参考例４》
図１３は、参考例４を示している。図１３は、本参考例のアクティブマトリクス基板２０の１つの画素領域２２を概略的に示す平面図である。
【００７５】
上記参考例２及び参考例３では、ＭＶＡ方式の液晶表示装置Ｓについて説明したが、本参考例の液晶表示装置Ｓは、いわゆるＰＶＡ（Patterned Vertical Alignment）方式の液晶表示装置である。
【００７６】
アクティブマトリクス基板２０は上記参考例２と同様に構成されている。また、上記参考例２と同様に、アクティブマトリクス基板２０及び対向基板４０の各配向規制部３６ａ，４４ａが配置され、アクティブマトリクス基板２０の各配向規制部３６ａが各画素電極３６に形成されたスリットによって構成されている。そして、対向基板４０の各配向規制部４４ａは、図１３に示すように、共通電極４４に形成されたスリットによって構成されている。
【００７７】
尚、アクティブマトリクス基板２０は上記参考例３と同様に構成されていてもよい。
【００７８】
−参考例４の効果−
したがって、この参考例４によっても、アクティブマトリクス基板２０が上記参考例２と同様に構成されているので、上記参考例１と同様の効果を得ることができる。
【００７９】
そして、アクティブマトリクス基板２０及び対向基板４０の双方の各配向規制部３６ａ，４４ａがスリットによってそれぞれ構成されていても、液晶層１４に電圧が印加されていないときには、各スリット３６ａ，４４ａの付近の液晶分子だけが各スリット３６ａ，４４ａを中心として傾斜配向すると共に、それ以外の各スリット３６ａ，４４ａから離れた液晶分子がアクティブマトリクス基板２０（対向基板４０）の表面に対して垂直に配向する。そして、液晶層１４に電圧が印加されているときには、各スリット３６ａ，４４ａから離れた液晶分子も各スリット３６ａ，４４ａの付近における液晶分子の傾斜配向に整合するように配向する。そのことにより、視認角度によって光の透過量が変化することを抑制できて画像表示の際の視角特性を改善でき、視野角を広くすることができる。
【００８０】
《発明の実施形態》
図１４及び図１５は、本発明の実施形態を示している。図１４は、本実施形態における液晶表示装置Ｓの１つの画素群１２を概略的に示す平面図である。図１５は、本実施形態におけるアクティブマトリクス基板２０の１つの画素領域群２３を概略的に示す平面図である。
【００８１】
本実施形態の複数の画素１１は、図１４に示すように、列方向にストライプ状に配列されて各ソース線２４に沿って並ぶ複数色の画素１１ｒ，１１ｇ，１１ｂ毎に複数の画素群１２を構成している。各画素１１は、行方向の長さが列方向の長さの略３倍程度に設けられている。
【００８２】
そして、上記参考例１では、各画素領域群２３における各ＴＦＴ２７が互いに異なるソース線２４に接続されていると共に同一のゲート線２５に接続されているとしたが、本実施形態では、図１５に示すように、各画素領域群２３における各ＴＦＴ２７は、各ソース電極３１が同一のソース線２４に接続されていると共に、各ゲート電極２８が互いに異なるゲート線２５に接続されている。
【００８３】
また、上記参考例１と同様に、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図１５中下側）の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図１５中上側）の側端が補助容量線２６の外側に配置されている。
【００８４】
−実施形態の効果−
したがって、この実施形態によっても、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されているので、上記参考例１と同様の効果を得ることができる。
【００８５】
ところで、図１９に示すように、従来のアクティブマトリクス基板において、各画素領域１０８における行方向の長さが列方向の長さの略３倍程度に設けられている場合には、各画素領域における列方向の長さが行方向の長さの略３倍程度になっている場合に比べて、積層絶縁膜のコンタクトホール１０３付近の領域を補助容量線１０５で十分に遮光する観点から各ゲート線１０１と各補助容量線１０５との間隔１０９が小さくなり、これら各配線１０１，１０５が互いに短絡しやすくなるので、歩留りが低下しやすい。
【００８６】
これに対して、本実施形態では、図１５に示すように、各画素領域２２において、補助容量電極３３におけるドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向側（図中上側）の側端が補助容量線２６の外側に配置されていることにより、コンタクトホール３５ａに対して補助容量線２６の外側に補助容量電極３３が配置された側の領域での遮光をその補助容量電極３３によって十分に行うことが可能になるため、各ゲート線２５と各補助容量線２６との間隔３８が小さくなることを抑制でき、これら各配線２５，２６の互いの短絡を抑制できる。
【００８７】
さらに、各画素領域群２３において、各ソース電極３１が同一のソース線２４に接続されていると共に各ゲート電極２８が互いに異なるゲート線２５に接続されているため、各画素領域群２３において、各ソース電極３１が互いに異なるソース線２４に接続されていると共に各ゲート電極２８が同一のゲート線２５に接続されている場合に比べて、各画素領域群２３の各ソース電極３１に接続されるソース線２４の数を減らすことができる。そのことにより、ゲートドライバＩＣチップ１７よりも高価なソースドライバＩＣチップ１８の数を減らすことができるため、コストを低減できる。
【００８８】
《その他の参考例及び実施形態》
上記各参考例及び実施形態では、各画素領域２２における補助容量電極３３を、一体に形成されたドレイン電極３２の形成位置の列方向のずれに起因して生じるゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量線２６とその補助容量電極３３との間の補助容量が増減するように配置しているが、本発明はこれに限られず、図１６に示すように、各画素領域２２における補助容量電極３３は、一体に形成されたドレイン電極３２の形成位置の行方向（図中横方向）のずれに起因して生じるゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量線２６とその補助容量電極３３との間の補助容量が増減するように配置されていてもよい。
【００８９】
具体的には、図１６に示すように、各ゲート電極２８が各ゲート線２５から補助容量線２６側（図中上側）に突出して設けられ、それら各ゲート電極２８に重なるように各半導体層３０が設けられ、各画素領域２２において、ドレイン電極３２は、一方側（図中左側）の側端が半導体層３０の内側に配置されていると共に、他方側（図中右側）の側端が半導体層３０の外側に配置されている。各補助容量線２６には、各補助容量電極３３に重なる部分に列方向に膨出した膨出部２６ｃが設けられている。そして、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図１６中左側）の側端が補助容量線２６における膨出部２６ｃの一方側の側端に沿ってその補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図１６中右側）の側端が補助容量線２６における各膨出部２６ｃの他方側の側端に沿ってその補助容量線２６の外側に配置されていてもよい。
【００９０】
このような構成であっても、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量電極３３と補助容量線２６との間の補助容量を増減させることができるため、それら寄生容量と補助容量とのフィードスルー電圧に及ぼす影響が互いに打ち消し合うこととなる結果、ゲート電極２８とドレイン電極３２との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制することが可能になる。
【００９１】
上記各参考例及び実施形態では、各ドレイン電極３２と各補助容量電極３３とがそれぞれ一体に形成されているとしたが、本発明はこれに限られず、各ドレイン電極と各補助容量電極とは別個に形成されていてもよい。このように各ドレイン電極と各補助容量電極とが別個に形成されている場合には、例えば、各ドレイン電極及び各補助容量電極上に積層絶縁膜を貫通するコンタクトホールがそれぞれ形成され、それら各ドレイン電極及び各補助容量電極がコンタクトホールを介して各画素電極にそれぞれ接続されていることにより、各ドレイン電極と各補助容量電極とが電気的に接続されているようにアクティブマトリクス基板を構成する。
【００９２】
上記参考例２では、アクティブマトリクス基板２０の各配向規制部３６ａが各画素電極３６に形成された開口部からなるスリットによって構成され、対向基板４０の各配向規制部４６が突出部によって構成されているとしたが、本発明はこれに限られず、アクティブマトリクス基板２０の各配向規制部が液晶層１４側に突出して形成された突出部によって構成され、対向基板４０の各配向規制部が共通電極４４に形成された開口部からなるスリットによって構成されていてもよい。また、アクティブマトリクス基板２０のスリットは、切欠部によって構成されていてもよい。このような構成であっても、上記参考例２と同様の効果を得ることが可能になる。
【００９３】
また、上記参考例２では、各容量支線２６ｂが各突出部４６に重なるように形成されているとしたが、本発明はこれに限られず、各容量支線２６ｂは各スリット３６ａに重なるように形成されて各スリット３６ａの一部が各容量支線２６ｂに重なるように形成されていてもよく、複数の配向規制部３６ａ，４６の少なくとも一部が各補助容量線２６及び各補助容量電極３３の少なくとも一部に重なるように形成されていることが好ましい。
【００９４】
このように構成されていれば、付近で液晶分子の配向が乱れやすい複数の配向規制部３６ａ，４６の一部が光の透過を遮る各補助容量線２６及び各補助容量電極３３の少なくとも一部に重なるように形成されているので、その複数の配向規制部３６ａ，４６の一部がその他の領域に形成されている場合、つまり複数の配向規制部３６ａ，４６が補助容量線２６及び補助容量電極３３のいずれにも重ならずに形成されている場合に比べて、光の透過率の低下を抑制でき、且つ上記液晶分子の配向が乱れやすい領域からの光漏れが抑制されてコントラストを高めることが可能になる。
【００９５】
上記実施形態では、図１５に１つの線状に形成された補助容量線２６を図示したが、本発明はこれに限られず、各画素領域群２３における各ソース電極３１が同一のソース線２４に接続されると共に各ゲート電極２８が互いに異なるゲート線２５に接続されたアクティブマトリクス基板２０において、上記参考例２と同様に、各補助容量線２６が、ゲート線２５に沿って延びるように設けられた容量幹線と、その容量幹線から側方に突出するように設けられた容量支線とを有していてもよく、さらに補助容量電極３３がこれら容量幹線及び容量支線に重なるように設けられていてもよい。
【００９６】
上記各参考例及び実施形態では、アクティブマトリクス基板２０が適用された液晶表示装置Ｓを例に挙げてそれぞれ説明したが、本発明はこれに限られず、有機エレクトロルミネッセンス表示装置等の他の表示装置に適用することも可能である。
【産業上の利用可能性】
【００９７】
以上説明したように、本発明は、アクティブマトリクス基板及び液晶表示装置について有用であり、特に、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制することが要望されるアクティブマトリクス基板及び液晶表示装置に適している。
【手続補正書】
【提出日】平成23年6月3日(2011.6.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及び液晶表示装置に関するものである。
【背景技術】
【０００２】
従来から、液晶表示装置は、薄型で低消費電力であるという特徴を生かして、テレビやパーソナルコンピュータ等の身近な機器に限らず、計測機器、医療機器及び産業機器全般の表示装置として広く使用されている。この液晶表示装置として、画像表示の最小単位である画素毎に薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称する）が設けられ、精細な画像表示が可能なアクティブマトリクス駆動方式の液晶表示装置が知られている。
【０００３】
アクティブマトリクス駆動方式の液晶表示装置は、複数の上記ＴＦＴ等が設けられたアクティブマトリクス基板と、アクティブマトリクス基板に対向して配置されて共通電極等が形成された対向基板と、これらアクティブマトリクス基板と対向基板との間に設けられた液晶層とを備えている。
【０００４】
図１７は、従来のアクティブマトリクス基板の一部を概略的に示す平面図である。
【０００５】
アクティブマトリクス基板には、図１７に示すように、互いに平行に延びる複数のソース線１００と、互いに平行に延びる複数のゲート線１０１とが交差するように設けられている。そして、アクティブマトリクス基板には、これら各ソース線１００と各ゲート線１０１との交差部付近に各ＴＦＴ１０２が設けられ、それら各ＴＦＴ１０２を覆う絶縁膜（図示省略）に形成された各コンタクトホール１０３を介して各ＴＦＴ１０２にそれぞれ電気的に接続された複数の画素電極１０４（透過して図示）がマトリクス状に形成されている。
【０００６】
さらに、このアクティブマトリクス基板には、各ゲート線１０１の間に延びるように複数の補助容量線１０５が設けられている。これら各補助容量線１０５上には、各ＴＦＴ１０２のドレイン電極１０６とそれぞれ一体に形成された複数の補助容量電極１０７が設けられており、互いに重なる各補助容量線１０５と補助容量電極１０７との間に各画素電極１０４に書き込まれた電位を保持するための補助容量が構成されている。
【０００７】
図１８に、ゲート線、ソース線及び画素電極にそれぞれ印加される信号パターンの関係を示す。図１８に示すように、ゲート線に電位Ｖｇｈが印加されると、そのゲート線に接続されたＴＦＴがオン状態になり、そのＴＦＴに接続されたソース線に印加されている電位Ｖｓがドレイン電極を介して画素電極に印加される。このとき、画素電極の電位Ｖｐ０はソース線の電位と同じＶｓまで書き込まれるが、ゲート線に電位Ｖｇｌが印加されると画素電極の電位が降下して書き込み終了時の電位Ｖｐ０に対して差分ΔＶｇｄが生じる。この画素電極の電位の降下による差分ΔＶｇｄは、各画素におけるドレイン電極とゲート電極との間の寄生容量によって生じ、フィードスルー電圧と呼ばれる。このフィードスルー電圧ΔＶｇｄが各画素において異なる場合には、輝度ムラやフリッカ等の表示不良が視認されやすくなる。
【０００８】
フィードスルー電圧ΔＶｇｄは以下の式で簡易的に表される。尚、ＶｇｐｐはＶｇｈとＶｇｌとの差（Ｖｇｈ−Ｖｇｌ）を、Ｃｇｄはゲート電極とドレイン電極との間の寄生容量を、Ｃｓは補助容量を、Ｃｌｃは液晶容量をそれぞれ示している。
ΔＶｇｄ＝Ｖｇｐｐ×Ｃｇｄ／（Ｃｌｃ＋Ｃｓ＋Ｃｇｄ）
【０００９】
ところで、近年、テレビ等の表示画面を大型化することが要請されていることから、アクティブマトリクス基板が大型化している。アクティブマトリクス基板を作製するには、一般に、フォトリソグラフィーによって各配線や各電極等をパターン形成する。大型のアクティブマトリクス基板を作製する際のフォトリソグラフィーでは、ガラス基板上に塗布されたレジストをフォトマスクを介して露光する露光処理として、当該ガラス基板よりも小さいフォトマスクをガラス基板上に配置し、ガラス基板を段階的に移動させて、必要に応じてフォトマスクを交換しながら複数のショットに分割して露光するステップ分割露光方式の露光処理が行われる。
【００１０】
このステップ分割露光方式の露光処理では、複数のショットに分割してガラス基板上のレジストを露光するため、各ショットで露光されるガラス基板上の領域毎に規定された複数のブロック間において、比較的高いアライメント精度の露光が求められる。仮に、各ブロックにおいて露光装置のアライメントずれが生じた場合には、各配線、各電極及び半導体層等の配置関係が各ブロック間で異なるため、ゲート電極とドレイン電極との重なり面積で決定される寄生容量Ｃｇｄが各ブロック間で異なる。その結果、各ブロック間でフィードスルー電圧に差が生じ、表示画面において各ブロック間に輝度分かれが視認されやすくなる。
【００１１】
そこで、特許文献１に開示された液晶表示装置では、ＴＦＴにおける半導体層及びこれに重なるドレイン電極のゲート電極端を跨ぐ部分の幅をＴＦＴのチャネル幅であるドレイン電極の幅よりも狭くすることにより、各ブロック間において上記チャネル幅に垂直な方向へのアライメントずれによって生じるゲート電極とドレイン電極との重なり面積の差を小さくしている。
【特許文献１】特許第３８８１１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献１の液晶表示装置であっても、ドレイン電極を形成する際の露光処理において、各ブロック間で露光装置のアライメントずれが生じた場合には、ドレイン電極に一体に形成された補助容量電極と補助容量線との配置関係もゲート電極とドレイン電極との配置関係と共に各ブロック間で異なるため、補助容量電極と補助容量線との重なり面積で決定される補助容量Ｃｓも各ブロック間でばらつくことになる。その結果、各ブロック間において寄生容量Ｃｇｄのばらつき及び補助容量Ｃｓのばらつきが共に生じることにより、これら２つの要因が重なって各ブロック間でのフィードスルー電圧ΔＶｇｄの差を十分に抑制できずに、上述したように表示画面に輝度分かれが視認される虞があるので、改善の余地がある。
【００１３】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、露光処理の各ショットで露光される基板上の領域毎に規定された複数のブロック間において、ゲート電極とドレイン電極との間の寄生容量により生じるフィードスルー電圧のばらつきを抑制することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、この発明では、ゲート電極とドレイン電極との重なり面積の変動に合わせて補助容量電極と補助容量線との重なり面積も変動するように電極及び配線の配置構成を工夫したものである。
【００１５】
具体的に、本発明に係るアクティブマトリクス基板は、マトリクス状に規定された複数の画素領域と、上記各画素領域の間に互いに平行に延びるように設けられた複数のソース線と、上記各画素領域の間に上記各ソース線と交差する方向に互いに平行に延びるように設けられた複数のゲート線と、上記各ゲート線の間にそれぞれ延びるように設けられた複数の補助容量線と、上記各画素領域毎に設けられ、各々、対応する上記ゲート線に電気的に接続されたゲート電極、該ゲート電極に重なるように設けられた半導体層、上記ゲート電極及び上記半導体層に重なるように設けられて対応する上記ソース線に電気的に接続されたソース電極、並びに上記ゲート電極端を跨いで該ゲート電極及び上記半導体層に重なるように設けられたドレイン電極を有する複数の薄膜トランジスタと、上記各薄膜トランジスタのドレイン電極と同一の層において、上記各補助容量線に沿って延びると共に該各補助容量線に重なるように上記各画素領域にそれぞれ設けられた補助容量電極とを備えるアクティブマトリクス基板であって、上記各補助容量線は、上記ゲート線に沿って延びるように設けられた容量幹線と、上記各画素領域毎に上記容量幹線から側方に上記ソース線及びゲート線に対して斜め方向に延びるように上記容量幹線よりも長く形成された容量支線とを有し、上記各画素領域の補助容量電極は、上記容量幹線及び容量支線に沿って延びると共に該容量幹線及び容量支線に重なるように設けられており、上記容量支線に沿う補助容量電極部分において、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の外側から内側に入る方向の一方側の側端は上記容量支線の内側に配置されていると共に、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の内側から外側に出る方向の他方側の側端は上記容量支線の外側に配置されていることを特徴とする。
【００１６】
この構成によると、各補助容量電極が容量幹線及び容量支線の双方に重なるように設けられていることにより、各補助容量線と各補助容量電極との重なり面積が大きくなって補助容量が増加するため、フィードスルー電圧が小さくなる。そして、各画素領域の容量支線に沿う補助容量電極部分において、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向の一方側の側端は補助容量線（容量支線）の内側に配置されていると共に、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向の他方側の側端は補助容量線（容量支線）の外側に配置されている。そのことにより、ゲート電極とドレイン電極との重なり面積の変動に伴いその変動に合わせてドレイン電極と同一の層に設けられた補助容量電極と補助容量線との重なり面積も変動する。すなわち、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向側にドレイン電極がずれてドレイン電極とゲート電極との重なり面積が増加した場合には、補助容量電極もドレイン電極と同一方向側にずれて補助容量電極と補助容量線との重なり面積もドレイン電極がずれた分増加する。また、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向側にドレイン電極がずれてドレイン電極とゲート電極との重なり面積が減少した場合には、補助容量電極もドレイン電極と同一方向側にずれて補助容量電極と補助容量線との重なり面積もドレイン電極がずれた分減少する。したがって、ゲート電極とドレイン電極との間の寄生容量の増減に合わせて補助容量電極と補助容量線との間の補助容量が増減するため、それら寄生容量と補助容量とのフィードスルー電圧に及ぼす影響が互いに打ち消し合うこととなる。その結果、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきが抑制される。
【００１７】
上記各補助容量線は、上記容量支線を複数有しており、上記各容量支線に沿う補助容量電極部分において、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の外側から内側に入る方向の一方側の側端は上記容量支線の内側に配置されていると共に、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の内側から外側に出る方向の他方側の側端は上記容量支線の外側に配置されていることが好ましい。
【００１８】
この構成によると、複数の容量支線のそれぞれに沿う補助容量電極部分において、上記一方側の側端が補助容量線の内側に配置されていると共に、上記他方側の側端が補助容量線の外側に配置されていることにより、１本の容量支線に沿う補助容量電極部分のみにおいて同様な配置構造が採用されている場合に比べて、ゲート電極とドレイン電極との間の寄生容量の増減に合わせて増減する補助容量をより大きくすることが可能になる。これによって、ゲート電極とドレイン電極との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制することが可能になる。
【００１９】
また、本発明に係る液晶表示装置は、上記アクティブマトリクス基板と、上記アクティブマトリクス基板に対向して配置された対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えることを特徴とする。
【００２０】
この構成によると、上記アクティブマトリクス基板を備えていることにより、ゲート電極とドレイン電極との間の寄生容量の増減に合わせて補助容量電極と補助容量線との間の補助容量が増減する結果、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきが抑制される。これにより、液晶表示装置において、表示画面に輝度分かれが視認され難くなる。
【発明の効果】
【００２１】
本発明によれば、各補助容量電極が容量幹線及び容量支線の双方に重なるように設けられているので、補助容量を増加させることができ、フィードスルー電圧を小さくできる。そして、各画素領域の容量支線に沿う補助容量電極部分において、ドレイン電極がゲート電極端を跨いでそのゲート電極の外側から内側に入る方向の一方側の側端は容量支線の内側に配置されていると共に、ドレイン電極がゲート電極端を跨いでそのゲート電極の内側から外側に出る方向の他方側の側端は容量支線の外側に配置されているので、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制できる。
【図面の簡単な説明】
【００２２】
【図１】図１は、液晶表示装置を概略的に示す平面図である。
【図２】図２は、図１のII−II線断面を概略的に示す図である。
【図３】図３は、参考例１における液晶表示装置の表示部の一部を拡大して概略的に示す平面図である。
【図４】図４は、参考例１におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図５】図５は、図３のV−V線断面を概略的に示す図である。
【図６】図６は、ゲート絶縁膜が形成された状態のガラス基板を概略的に示す断面図である。
【図７】図７は、ドレイン電極及び補助容量電極が形成されたガラス基板を概略的に示す断面図である。
【図８】図８は、画素電極が形成された状態のガラス基板を概略的に示す断面図である。
【図９】図９は、実施形態１における液晶表示装置の表示部の一部を拡大して概略的に示す平面図である。
【図１０】図１０は、実施形態１におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１１】図１１は、図９のXI−XI線断面を概略的に示す図である。
【図１２】図１２は、実施形態２におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１３】図１３は、実施形態３における液晶表示装置の表示部の一部を拡大して概略的に示す断面図である。
【図１４】図１４は、参考例２における液晶表示装置の表示部の一部を拡大して概略的に示す平面図である。
【図１５】図１５は、参考例２におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１６】図１６は、その他の参考例におけるアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１７】図１７は、従来のアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【図１８】図１８は、ゲート線、ソース線及び画素電極にそれぞれ印加される信号パターンの関係を示す図である。
【図１９】図１９は、各画素領域における行方向の長さが列方向の長さの略３倍程度の従来のアクティブマトリクス基板の一部を拡大して概略的に示す平面図である。
【符号の説明】
【００２３】
（S）  液晶表示装置
（11）  画素
（11r）  赤色の画素
（11g）  緑色の画素
（11b）  青色の画素
（12）  画素群
（14）  液晶層
（15）  シール材
（17）  ソースドライバＩＣチップ
（18）  ゲートドライバＩＣチップ
（20）  アクティブマトリクス基板
（22）  画素領域
（23）  画素領域群
（24）  ソース線
（25）  ゲート線
（26）  補助容量線
（26a）  容量幹線
（26b）  容量支線
（27）  ＴＦＴ（薄膜トランジスタ）
（28）  ゲート電極
（30）  半導体層
（31）  ソース電極
（32）  ドレイン電極
（33）  補助容量電極
（36）  画素電極
（36a）  スリット（配向規制部）
（37）  配向膜（垂直配向膜）
（40）  対向基板
（44）  共通電極
（44a）  スリット（配向規制部）
（45）  配向膜（垂直配向膜）
（46）  突出部（配向規制部）
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態及び参考例を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態及び参考例に限定されるものではない。
【００２５】
《参考例１》
図１〜図８は、参考例１を示している。図１は、液晶表示装置Ｓを概略的に示す平面図である。図２は、図１のII−II線に沿って液晶表示装置Ｓを概略的に示す断面図である。図３は、液晶表示装置Ｓの一部を拡大して概略的に示す平面図である。図４は、液晶表示装置Ｓを構成する一方の基板２０の一部を拡大して概略的に示す平面図である。図５は、図３のV−V線に沿って液晶表示装置Ｓを概略的に示す断面図である。尚、図４では、積層絶縁膜３５及び各画素電極３６を透過して図示している。
【００２６】
液晶表示装置Ｓは、図１及び図２に示すように、一対の基板２０，４０が貼り合わせられた液晶表示パネル１０を備えている。この液晶表示パネル１０は、アクティブマトリクス基板２０と、アクティブマトリクス基板２０に対向して配置された対向基板４０と、これらアクティブマトリクス基板２０と対向基板４０との間に設けられた液晶層１４とを備えている。この液晶表示パネル１０は、画像表示を行う表示部Ｄと、表示部Ｄの外側に配置された非表示部である額縁部Ｆとを有している。
【００２７】
アクティブマトリクス基板２０及び対向基板４０は、例えば矩形状等に形成され、図２に示すように、液晶層１４側の表面に配向膜３７，４５がそれぞれ設けられていると共に、液晶層１４とは反対側の表面に偏光板（図示省略）がそれぞれ設けられている。これらアクティブマトリクス基板２０と対向基板４０との間には、エポキシ樹脂等からなる枠状のシール材１５が配置されており、このシール材１５の内側に液晶材料が封入されていることにより、上記液晶層１４が設けられている。
【００２８】
表示部Ｄは、図３に示すように、マトリクス状に設けられた複数の画素１１によって構成されている。これら複数の画素１１は、行方向（図３中横方向）に並ぶ複数個毎に複数の画素群１２を構成している。ここで、本明細書においては、画像表示の最小単位を「画素」と呼び、複数色の「画素」から１つの「画素群」が構成されていることとする。具体的に、本参考例における各画素群１２は、行方向にストライプ状に配列された赤色、緑色及び青色の画素１１ｒ，１１ｇ，１１ｂから構成されている。これら各画素１１は、列方向（図３中縦方向）の長さが行方向の長さの略３倍程度に設けられている。尚、本参考例では、対向基板４０に後述するブラックマトリクス４３が設けられているので、ブラックマトリクス４３の各開口部が形成された領域が各画素１１に対応する。
【００２９】
アクティブマトリクス基板２０には、図４に示すように、各画素１１をそれぞれ構成する複数の画素領域２２がマトリクス状に規定されている。すなわち、各画素１１は各画素領域２２と対向基板４０とが液晶層１４を介して対向することによってそれぞれ構成されており、複数の画素領域２２は各画素群１２に対応して行方向に並ぶ複数個毎に複数の画素領域群２３を構成している。
【００３０】
このアクティブマトリクス基板２０は、図５に示すガラス基板２１を有し、ガラス基板２１における表示部Ｄに、図４に示すように、各画素領域２２の間に互いに平行に延びるように設けられた複数のソース線２４と、各画素領域２２の間に各ソース線２４に交差する方向に互いに平行に延びるように設けられた複数のゲート線２５と、各画素領域２２毎に設けられたＴＦＴ２７と、各ＴＦＴ２７にそれぞれ電気的に接続された複数の画素電極３６とを備えている。
【００３１】
各ソース線２４は列方向にそれぞれ延びるように線状に設けられており、各ゲート線２５は行方向にそれぞれ延びるように線状に設けられている。各ゲート線２５の間には、これら各ゲート線２５に沿って延びるように補助容量線２６が線状にそれぞれ設けられている。
【００３２】
各ＴＦＴ２７は、各ソース線２４と各ゲート線２５との交差部付近に設けられ、対応するソース線２４及びゲート線２５に接続されている。各画素領域群２３における各ＴＦＴ２７は、互いに異なるソース線２４に接続されていると共に同一のゲート線２５に接続されている。これら各ＴＦＴ２７は、図５に示すように、ボトムゲート型のＴＦＴであり、各々、対応するゲート線２５に電気的に接続されたゲート電極２８と、ゲート電極２８に重なるように設けられた半導体層３０と、ゲート電極２８の一方側で半導体層３０に接続されたソース電極３１と、ゲート電極２８の他方側で半導体層３０に接続されたドレイン電極３２とを有している。
【００３３】
上記各ゲート線２５は、図中に示すように、各補助容量線２６と共にガラス基板２１の表面に形成されてゲート絶縁膜２９によって覆われている。各ＴＦＴ２７の半導体層３０は、ゲート絶縁膜２９を介して各ゲート線２５を一部跨ぐように形成されている。そうして、各半導体層３０に重なる各ゲート線２５の一部が、各ＴＦＴ２７のゲート電極２８を構成している。
【００３４】
各半導体層３０は、図示は省略するが、例えば真性アモルファスシリコン層及びｎ＋アモルファスシリコン層が順に積層されて構成されている。ｎ＋アモルファスシリコン層はゲート電極２８に重なる領域が一部除去されて２つに分断され、ｎ＋アモルファスシリコン層から露出した真性アモルファスシリコン層の領域がチャネル部３０ａを構成している。
【００３５】
各ソース電極３１は、各ゲート線２５の幅方向におけるゲート電極２８の一端を跨いでそのゲート電極２８及び半導体層３０に重なるように形成されており、図４に示すように、対応するソース線２４に接続されている。また、各ドレイン電極３２は、ゲート電極２８の他端を跨いでそのゲート電極２８及び半導体層３０に重なるようにソース電極３１に対してチャネル部３０ａを挟んで離間して形成されている。
【００３６】
これら各ドレイン電極３２と同一の層には各補助容量線２６に沿って延びると共にそれら各補助容量線２６に重なるように各画素領域２２に補助容量電極３３がそれぞれ設けられており、各画素領域２２において、互いに重なる補助容量線２６と補助容量電極３３との間に画素電極３６に書き込まれた電位を保持するための補助容量が構成されている。各補助容量電極３３は、これら各補助容量電極３３が設けられた各画素領域２２のＴＦＴ２７のドレイン電極３２と一体に形成されている。
【００３７】
各画素領域２２において、補助容量電極３３は、図４に示すように、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図中下側）の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図中上側）の側端が補助容量線２６の外側に配置されている。そうして、各画素領域２２における補助容量電極３３は、一体に形成されたドレイン電極３２の形成位置の列方向（図４中縦方向）のずれに起因して生じるゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量線２６とその補助容量電極３３との間の補助容量が増減するように配置されている。
【００３８】
ここで、各ドレイン電極３２及び各補助容量電極３３は、各画素領域２２において、ドレイン電極３２とゲート電極２８との間の寄生容量の大きさに拘わらずにその寄生容量によって生じるフィードスルー電圧を一定にする観点から、ドレイン電極３２の形成位置のずれに起因して生じるドレイン電極３２とゲート電極２８との間の寄生容量の増減に対し、補助容量線２６と補助容量電極３３との間の補助容量と、液晶容量との和の増減が一致するように形成されていることが好ましい。
【００３９】
これら各ＴＦＴ２７及び各補助容量電極３３には、窒化シリコン膜及びアクリル系樹脂膜（共に図示省略）が順に積層されてなる図５に示す積層絶縁膜３５が積層されている。この積層絶縁膜３５の表面には、上記各画素電極３６が形成されている。
【００４０】
各画素電極３６は、図４に示すように、列方向の長さが行方向の長さに対して略３倍程度長い矩形状に形成され、各画素領域２２毎に設けられている。尚、本参考例では、各画素電極３６が矩形状に形成されているとしているが、各画素電極３６は、矩形状の電極を一部切り欠いた形状や一部突出させた形状等の種々の形状に形成することが可能である。
【００４１】
上記積層絶縁膜３５には、各補助容量電極３３に接続するための複数のコンタクトホール３５ａが形成されている。各コンタクトホール３５ａ付近では液晶分子の配向が乱れやすいことから、これら各コンタクトホール３５ａは各補助容量電極３３の中央部を露出するように形成されている。そのことにより、各コンタクトホール３５ａ付近の領域が補助容量線２６及び補助容量電極３３によって遮光されて、光漏れによるコントラストの低下が抑制される。そして、それら各コンタクトホール３５ａを介して各補助容量電極３３が各画素電極３６に接続されていることにより、各ＴＦＴ２７のドレイン電極３２が各補助容量電極３３を介して各画素電極３６に電気的に接続されている。
【００４２】
また、このアクティブマトリクス基板２０は、図１及び図２に示すように、例えば隣接する２辺側が対向基板４０から外側にＬ字状等に突出した実装部２０ａを額縁部Ｆに有している。実装部２０ａは、例えば、一辺側（図１中下辺側）に所定の数のゲート線２５がそれぞれ接続された複数のゲートドライバＩＣ（Integrated Circuit）チップ１７が実装され、他辺側（図１中左辺側）に所定の数のソース線２４がそれぞれ接続された複数のソースドライバＩＣチップ１８が実装されている。そして、これら実装部２０ａの各辺側には、各ゲートドライバＩＣチップ１７群及び各ソースドライバＩＣチップ１８群にそれぞれ電気的に接続され、これら各ドライバＩＣチップ１７，１８に信号及び電源を供給する複数のフレキシブルプリント配線基板（図示省略）がそれぞれ実装されている。
【００４３】
上記対向基板４０は、図５に示すように、ガラス基板４１を有し、そのガラス基板４１における表示部Ｄに、各画素電極３６に重なり合うように各画素１１の色に対応した色の複数のカラーフィルタ４２が設けられ、これら各カラーフィルタ４２を区画するようにブラックマトリクス４３が設けられている。さらに、対向基板４０の液晶層１４側には、各カラーフィルタ４２及びブラックマトリクス４３を覆うように共通電極４４が形成されている。
【００４４】
このように、液晶表示装置Ｓは、各ゲート線２５にゲート信号を供給して各ＴＦＴ２７を順にオン状態にし、オン状態のＴＦＴ２７に接続されたソース線２４にソース信号を供給することにより、ＴＦＴ２７のソース電極３１に印加された電位を各画素電極３６に順に書き込んで各画素電極３６と共通電極４４との間で液晶層１４に電圧を印加し、各画素１１毎に液晶分子の配向を制御して所望の画像表示を行うように構成されている。
【００４５】
−製造方法−
次に、上記液晶表示装置Ｓの製造方法について説明する。
【００４６】
液晶表示装置Ｓを製造するには、まず、アクティブマトリクス基板２０及び対向基板４０をそれぞれ作製して両基板２０，４０に配向膜３７，４５を形成した後、これら両基板２０，４０をシール材１５を介して互いに貼り合わせると共に、そのシール材１５によって両基板２０，４０の間に液晶層１４を封入することによって液晶表示パネル１０を作製する。そして、その液晶表示パネル１０に対して両面に偏光板を貼り付けた後に各ドライバＩＣチップ１７，１８及び各フレキシブルプリント配線基板を実装する。本発明に係る液晶表示装置Ｓは、特にアクティブマトリクス基板２０の構造に特徴があるので、アクティブマトリクス基板２０の作製方法について、以下に図６〜図８を参照しながら詳述する。図６〜図８は、アクティブマトリクス基板２０の作製方法を説明するための図であり、ガラス基板２１の１つの画素領域２２に対応する領域を概略的に示す断面図である。
【００４７】
アクティブマトリクス基板２０を作製するには、まず、ガラス基板２１の一方の表面全体に、例えばアルミニウムを含む金属膜（例えば厚さ５０ｎｍ〜５００ｎｍ程度）をスパッタリング法によって成膜した後、その金属膜をフォトリソグラフィーによってパターニングして、図６に示すように、各ゲート線（各ゲート電極２８）２５及び各補助容量線２６を形成する。
【００４８】
このとき、フォトリソグラフィーでは、ガラス基板２１上に塗布されたレジストをフォトマスクを介して露光する露光処理として、ガラス基板２１よりも小さいフォトマスクをガラス基板２１上に配置させ、ガラス基板２１を段階的に移動させて、必要に応じてフォトマスクを交換しながら複数のショットに分割して露光するステップ分割露光方式の露光処理を行う。以降のフォトリソグラフィーについても説明は省略するがステップ分割露光方式の露光処理を行うものとする。
【００４９】
続いて、各ゲート線（各ゲート電極２８）２５及び各補助容量線２６が形成された表面全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法によって窒化シリコン膜（例えば厚さ１００ｎｍ〜５００ｎｍ程度）等を成膜することにより、ゲート絶縁膜２９を形成する。
【００５０】
次に、各ゲート絶縁膜２９の全面に、プラズマＣＶＤ法によって真性アモルファスシリコン膜（例えば厚さ５０ｎｍ〜１００ｎｍ程度）と、リン等のｎ型不純物元素がドープされたｎ＋アモルファスシリコン膜（例えば厚さ５０ｎｍ〜１００ｎｍ程度）とを連続して成膜した後に、これら真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜をフォトリソグラフィーによってゲート電極２８上に島状にパターニングして、図７に示すように、各半導体層３０を形成する。
【００５１】
ここで、各半導体層３０は、上述したようにアモルファスシリコン膜から形成してもよいが、ポリシリコン膜から形成してもよい。また、アモルファスシリコン膜又はポリシリコン膜にレーザーアニール処理を行って結晶性を向上させてもよい。
【００５２】
続いて、各半導体層３０が形成されたゲート絶縁膜２９の全面に、例えばアルミニウムを含む金属膜（例えば厚さ５０ｎｍ〜５００ｎｍ程度）をスパッタリング法によって成膜した後、その金属膜をフォトリソグラフィーによってパターニングすることにより、各ソース線２４、各ソース電極３１、各ドレイン電極３２及び各補助容量電極３３を形成する。
【００５３】
次に、各ソース電極３１及び各ドレイン電極３２をマスクとして、各半導体層のｎ＋アモルファスシリコン層の一部をエッチングによって除去して、図８に示すように、チャネル部３０ａを形成することにより、各ＴＦＴ２７を形成する。
【００５４】
次に、プラズマＣＶＤ法によって各ＴＦＴ２７を覆うように窒化シリコン膜（例えば厚さ１００ｎｍ〜３００ｎｍ程度）等を成膜した後、スピンコーティング法によってアクリル系樹脂膜（例えば厚さ１０００ｎｍ〜５０００ｎｍ程度）等を成膜することにより、積層絶縁膜３５を形成する。
【００５５】
次に、積層絶縁膜３５における各補助容量電極３３に重なる領域の一部をエッチングによって除去して、各コンタクトホール３５ａを形成する。その後、各コンタクトホール３５ａが形成された積層絶縁膜３５の全面に、ＩＴＯ（Indium Tin Oxide）等からなる透明導電膜（例えば厚さ１００ｎｍ〜２００ｎｍ程度）をスパッタリング法によって成膜した後、その透明導電膜をフォトリソグラフィーによってパターニングすることにより、各画素電極３６を形成する。以上のようにして、アクティブマトリクス基板２０が作製される。
【００５６】
−参考例１の効果−
したがって、この参考例１によると、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されている。そのことにより、ゲート電極２８とドレイン電極３２との重なり面積の変動に伴いその変動に合わせてドレイン電極３２に一体に形成された補助容量電極３３と補助容量線２６との重なり面積を変動させることができる。すなわち、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向側（図４中下側）にドレイン電極３２がずれてドレイン電極３２とゲート電極２８との重なり面積が増加した場合には、補助容量電極３３もドレイン電極３２と同一方向側にずれて補助容量電極３３と補助容量線２６との重なり面積をドレイン電極３２がずれた分増加させることができる。また、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向側（図４中上側）にドレイン電極３２がずれてドレイン電極３２とゲート電極２８との重なり面積が減少した場合には、補助容量電極３３もドレイン電極３２と同一方向側にずれて補助容量電極３３と補助容量線２６との重なり面積をドレイン電極３２がずれた分減少させることができる。したがって、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量電極３３と補助容量線２６との間の補助容量を増減させることができるため、それら寄生容量と補助容量とのフィードスルー電圧に及ぼす影響が互いに打ち消し合うこととなる。その結果、ステップ分割露光方式の露光処理を含むフォトリソグラフィーによって各配線２４，２５，２６及び各電極２８，３１，３２，３３を形成したとしても、各ショットで露光されるガラス基板２１上の領域毎に規定された複数のブロック間において、ゲート電極２８とドレイン電極３２との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制できる。これによって、表示画面に各ブロック間で輝度分かれが視認され難くすることができる。
【００５７】
《発明の実施形態１》
図９〜図１１は、発明の実施形態１を示している。尚、以降の各参考例及び実施形態では、図１〜図８と同じ部分については同じ符号を付して、その詳細な説明を省略する。図９は、本実施形態の液晶表示装置Ｓの１つの画素群１２を概略的に示す平面図である。図１０は、本実施形態のアクティブマトリクス基板２０の１つの画素領域群２３を概略的に示す平面図である。図１１は、図９のXI−XI線に沿って液晶表示装置Ｓを概略的に示す断面図である。
【００５８】
本実施形態の液晶表示装置Ｓは、いわゆるＭＶＡ（Multidomain Vertical Alignment）方式の液晶表示装置である。液晶層１４は負の誘電率異方性を有する垂直配向型のネマチック液晶材料によって構成されており、配向膜３７，４５はそれぞれ垂直配向膜である。
【００５９】
アクティブマトリクス基板２０及び対向基板４０の液晶層１４側には、図９及び図１１に示すように、液晶層１４を、各画素領域２２毎に、つまり各画素１１において、複数のドメインに分割するための複数の配向規制部３６ａ，４６がそれぞれ設けられている。アクティブマトリクス基板２０の各配向規制部３６ａは、図１０及び図１１に示すように、各画素電極３６に形成された開口部からなるスリット３６ａによって構成されている。また、対向基板４０の各配向規制部４６は、図１１に示すように、液晶層１４側に突出して形成された突出部４６によって構成され、共通電極４４と垂直配向膜４５との間に設けられている。
【００６０】
上記各スリット３６ａ及び各突出部４６は、図９に示すように、各ゲート線２５及び各ソース線２４に対して斜め方向に延びるように線状に形成されている。これら各スリット３６ａ及び各突出部４６は、各画素１１において、図９中上側半分の領域では図中左上から右下に延びるようにそれぞれ形成されて図中右上から左下に向かって交互に配置されている一方、図９中下側半分の領域では図中右上から左下に延びるようにそれぞれ形成されて図中左上から右下に向かって交互に配置されている。
【００６１】
また、本実施形態のアクティブマトリクス基板２０の各補助容量線２６は、図１０に示すように、各ゲート線２５に沿って延びるように設けられた容量幹線２６ａと、その容量幹線２６ａから両側方に突出するように設けられた複数の容量支線２６ｂとを有している。
【００６２】
各容量支線２６ｂは、図９及び図１１に示すように、各突出部４６に重なるように形成され、各ソース線２４及び各ゲート線２５に対して斜め方向に延びるように形成されている。すなわち、複数の突出部４６の一部は、各容量支線２６ｂに重なるように形成されている。尚、図９及び図１０では、容量支線２６ｂを各配向規制部３６ａ，４６よりも太く図示しているが、容量支線２６ｂは、各配向規制部３６ａ，４６と等しい太さに、又は配向規制部３６ａ，４６よりも太く形成されていてもよい。
【００６３】
また、各補助容量電極３３は、図１０に示すように、容量幹線２６ａ及び各容量支線２６ｂに沿って延びてこれら容量幹線２６ａ及び各容量支線２６ｂの双方に重なるように設けられている。そして、各画素領域２２において、補助容量電極３３は、容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち図１０中上側の容量支線２６ｂに沿う一の部分のみにおいて、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図１０中下側）の側端がその容量支線２６ｂの一方側の側端に沿って補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図１０中上側）の側端がその容量支線２６ｂの他方側の側端に沿って補助容量線２６の外側に配置されている。
【００６４】
−実施形態１の効果−
したがって、この実施形態１によっても、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されているので、上記参考例１と同様の効果を得ることができる。
【００６５】
そのことに加えて、アクティブマトリクス基板２０及び対向基板４０の液晶層１４側に、垂直配向膜３７，４５、及び液晶層１４を各画素１１において複数のドメインに分割するための複数の配向規制部３６ａ，４６がそれぞれ設けられているため、液晶層１４に電圧が印加されていないときには、各スリット３６ａ及び各突出部４６の付近の液晶分子だけが各スリット３６ａ及び各突出部４６を中心として傾斜配向すると共に、それ以外の各スリット３６ａ及び各突出部４６から離れた液晶分子がアクティブマトリクス基板２０（対向基板４０）の表面に対して垂直に配向する。そして、液晶層１４に電圧が印加されているときには、各スリット３６ａ及び各突出部４６から離れた液晶分子も各スリット３６ａ及び各突出部４６の付近における液晶分子の傾斜配向に整合するように配向する。そのことにより、視認角度によって光の透過量が変化することを抑制できて画像表示の際の視角特性を改善でき、視野角を広くすることができる。
【００６６】
さらに、各補助容量電極３３が容量幹線２６ａ及び容量支線２６ｂの双方に重なるように設けられているため、補助容量電極３３と補助容量線２６との重なり面積が大きくなり補助容量が増加してフィードスルー電圧が小さくなる。そのことに加えて、補助容量電極３３における補助容量線２６の側端を跨ぐ部分を長くしてゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて増減する補助容量を大きくすることが可能になる。これによって、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制できる。
【００６７】
ところで、各配向規制部３６ａ，４６が設けられた領域では、液晶分子の配向が乱れやすいため、光の透過率が低下しやすいと共に光漏れが生じやすい。また、補助容量線２６及び補助容量電極３３が設けられた領域では、これら補助容量線２６及び補助容量電極３３によって光の透過が遮断されて光の透過率が低減する。本実施形態では、複数の突出部４６の一部が各容量支線２６ｂに重なるように形成されているため、それら複数の突出部４６が補助容量線２６及び補助容量電極３３のいずれにも重ならずに形成されている場合に比べて、光の透過率の低下を抑制でき、且つ上記液晶分子が乱れやすい領域からの光漏れを抑制してコントラストを高めることができる。
【００６８】
《発明の実施形態２》
図１２は、発明の実施形態２を示している。図１２は、本実施形態のアクティブマトリクス基板２０の１つの画素領域群２３を概略的に示す平面図である。
【００６９】
本実施形態の液晶表示装置Ｓも、上記実施形態１と同様に、ＭＶＡ方式の液晶表示装置であり、各画素領域２２の補助容量電極３３において、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されている。
【００７０】
そして、上記実施形態１では、各補助容量電極３３において、容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち図１０中上側の容量支線２６ｂに沿う一の部分のみにおける上記一方側の側端が補助容量線２６の内側に配置されていると共に上記他方側の側端が補助容量線２６の外側に配置されているとしたが、本実施形態では、各補助容量電極３３において、図１２に示すように、図中上下方向両側の各容量支線２６ｂに沿う複数の部分における上記一方側（図中下側）の側端がそれら各容量支線２６ｂの一方側の側端に沿って補助容量線２６の内側に配置されていると共に上記他方側（図中上側）の側端がそれら各容量支線２６ｂの他方側の側端に沿って補助容量線２６の外側に配置されている。
【００７１】
−実施形態２の効果−
したがって、この実施形態２によっても、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されているので、上記参考例１と同様の効果を得ることができる。
【００７２】
さらに、各補助容量電極３３における容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち各容量支線２６ｂに沿う複数の部分において、上記一方側の側端が補助容量線２６の内側に配置されていると共に上記他方側の側端が補助容量線２６の外側に配置されていることにより、容量幹線２６ａ及び各容量支線２６ｂにそれぞれ沿う部分のうち一の部分のみにおいて上記一方側の側端が補助容量線２６の内側に配置されていると共に上記他方側の側端が補助容量線２６の外側に配置されている場合に比べて、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて増減する補助容量をより大きくできる。これによって、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に対する補助容量の増減を適正に調整してフィードスルー電圧のばらつきを可及的に抑制できる。
【００７３】
《発明の実施形態３》
図１３は、発明の実施形態３を示している。図１３は、本実施形態のアクティブマトリクス基板２０の１つの画素領域２２を概略的に示す平面図である。
【００７４】
上記実施形態１及び２では、ＭＶＡ方式の液晶表示装置Ｓについて説明したが、本実施形態の液晶表示装置Ｓは、いわゆるＰＶＡ（Patterned Vertical Alignment）方式の液晶表示装置である。
【００７５】
アクティブマトリクス基板２０は上記実施形態１と同様に構成されている。また、上記実施形態１と同様に、アクティブマトリクス基板２０及び対向基板４０の各配向規制部３６ａ，４４ａが配置され、アクティブマトリクス基板２０の各配向規制部３６ａが各画素電極３６に形成されたスリットによって構成されている。そして、対向基板４０の各配向規制部４４ａは、図１３に示すように、共通電極４４に形成されたスリットによって構成されている。
【００７６】
尚、アクティブマトリクス基板２０は上記実施形態２と同様に構成されていてもよい。
【００７７】
−実施形態３の効果−
したがって、この実施形態３によっても、アクティブマトリクス基板２０が上記実施形態１と同様に構成されているので、上記参考例１と同様の効果を得ることができる。
【００７８】
そして、アクティブマトリクス基板２０及び対向基板４０の双方の各配向規制部３６ａ，４４ａがスリットによってそれぞれ構成されていても、液晶層１４に電圧が印加されていないときには、各スリット３６ａ，４４ａの付近の液晶分子だけが各スリット３６ａ，４４ａを中心として傾斜配向すると共に、それ以外の各スリット３６ａ，４４ａから離れた液晶分子がアクティブマトリクス基板２０（対向基板４０）の表面に対して垂直に配向する。そして、液晶層１４に電圧が印加されているときには、各スリット３６ａ，４４ａから離れた液晶分子も各スリット３６ａ，４４ａの付近における液晶分子の傾斜配向に整合するように配向する。そのことにより、視認角度によって光の透過量が変化することを抑制できて画像表示の際の視角特性を改善でき、視野角を広くすることができる。
【００７９】
《参考例２》
図１４及び図１５は、参考例２を示している。図１４は、本参考例における液晶表示装置Ｓの１つの画素群１２を概略的に示す平面図である。図１５は、本参考例におけるアクティブマトリクス基板２０の１つの画素領域群２３を概略的に示す平面図である。
【００８０】
本参考例の複数の画素１１は、図１４に示すように、列方向にストライプ状に配列されて各ソース線２４に沿って並ぶ複数色の画素１１ｒ，１１ｇ，１１ｂ毎に複数の画素群１２を構成している。各画素１１は、行方向の長さが列方向の長さの略３倍程度に設けられている。
【００８１】
そして、上記参考例１では、各画素領域群２３における各ＴＦＴ２７が互いに異なるソース線２４に接続されていると共に同一のゲート線２５に接続されているとしたが、本参考例では、図１５に示すように、各画素領域群２３における各ＴＦＴ２７は、各ソース電極３１が同一のソース線２４に接続されていると共に、各ゲート電極２８が互いに異なるゲート線２５に接続されている。
【００８２】
また、上記参考例１と同様に、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図１５中下側）の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図１５中上側）の側端が補助容量線２６の外側に配置されている。
【００８３】
−参考例２の効果−
したがって、この参考例２によっても、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側の側端が補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側の側端が補助容量線２６の外側に配置されているので、上記参考例１と同様の効果を得ることができる。
【００８４】
ところで、図１９に示すように、従来のアクティブマトリクス基板において、各画素領域１０８における行方向の長さが列方向の長さの略３倍程度に設けられている場合には、各画素領域における列方向の長さが行方向の長さの略３倍程度になっている場合に比べて、積層絶縁膜のコンタクトホール１０３付近の領域を補助容量線１０５で十分に遮光する観点から各ゲート線１０１と各補助容量線１０５との間隔１０９が小さくなり、これら各配線１０１，１０５が互いに短絡しやすくなるので、歩留りが低下しやすい。
【００８５】
これに対して、本参考例２では、図１５に示すように、各画素領域２２において、補助容量電極３３におけるドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向側（図中上側）の側端が補助容量線２６の外側に配置されていることにより、コンタクトホール３５ａに対して補助容量線２６の外側に補助容量電極３３が配置された側の領域での遮光をその補助容量電極３３によって十分に行うことが可能になるため、各ゲート線２５と各補助容量線２６との間隔３８が小さくなることを抑制でき、これら各配線２５，２６の互いの短絡を抑制できる。
【００８６】
さらに、各画素領域群２３において、各ソース電極３１が同一のソース線２４に接続されていると共に各ゲート電極２８が互いに異なるゲート線２５に接続されているため、各画素領域群２３において、各ソース電極３１が互いに異なるソース線２４に接続されていると共に各ゲート電極２８が同一のゲート線２５に接続されている場合に比べて、各画素領域群２３の各ソース電極３１に接続されるソース線２４の数を減らすことができる。そのことにより、ゲートドライバＩＣチップ１７よりも高価なソースドライバＩＣチップ１８の数を減らすことができるため、コストを低減できる。
【００８７】
《その他の参考例及び実施形態》
上記各参考例及び実施形態では、各画素領域２２における補助容量電極３３を、一体に形成されたドレイン電極３２の形成位置の列方向のずれに起因して生じるゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量線２６とその補助容量電極３３との間の補助容量が増減するように配置しているが、本発明はこれに限られず、図１６に示すように、各画素領域２２における補助容量電極３３は、一体に形成されたドレイン電極３２の形成位置の行方向（図中横方向）のずれに起因して生じるゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量線２６とその補助容量電極３３との間の補助容量が増減するように配置されていてもよい。
【００８８】
具体的には、図１６に示すように、各ゲート電極２８が各ゲート線２５から補助容量線２６側（図中上側）に突出して設けられ、それら各ゲート電極２８に重なるように各半導体層３０が設けられ、各画素領域２２において、ドレイン電極３２は、一方側（図中左側）の側端が半導体層３０の内側に配置されていると共に、他方側（図中右側）の側端が半導体層３０の外側に配置されている。各補助容量線２６には、各補助容量電極３３に重なる部分に列方向に膨出した膨出部２６ｃが設けられている。そして、各画素領域２２において、補助容量電極３３は、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の外側から内側に入る方向の一方側（図１６中左側）の側端が補助容量線２６における膨出部２６ｃの一方側の側端に沿ってその補助容量線２６の内側に配置されていると共に、ドレイン電極３２がゲート電極２８端を跨いでそのゲート電極２８の内側から外側に出る方向の他方側（図１６中右側）の側端が補助容量線２６における各膨出部２６ｃの他方側の側端に沿ってその補助容量線２６の外側に配置されていてもよい。
【００８９】
このような構成であっても、ゲート電極２８とドレイン電極３２との間の寄生容量の増減に合わせて補助容量電極３３と補助容量線２６との間の補助容量を増減させることができるため、それら寄生容量と補助容量とのフィードスルー電圧に及ぼす影響が互いに打ち消し合うこととなる結果、ゲート電極２８とドレイン電極３２との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制することが可能になる。
【００９０】
上記各参考例及び実施形態では、各ドレイン電極３２と各補助容量電極３３とがそれぞれ一体に形成されているとしたが、本発明はこれに限られず、各ドレイン電極と各補助容量電極とは別個に形成されていてもよい。このように各ドレイン電極と各補助容量電極とが別個に形成されている場合には、例えば、各ドレイン電極及び各補助容量電極上に積層絶縁膜を貫通するコンタクトホールがそれぞれ形成され、それら各ドレイン電極及び各補助容量電極がコンタクトホールを介して各画素電極にそれぞれ接続されていることにより、各ドレイン電極と各補助容量電極とが電気的に接続されているようにアクティブマトリクス基板を構成する。
【００９１】
上記実施形態１では、アクティブマトリクス基板２０の各配向規制部３６ａが各画素電極３６に形成された開口部からなるスリットによって構成され、対向基板４０の各配向規制部４６が突出部によって構成されているとしたが、本発明はこれに限られず、アクティブマトリクス基板２０の各配向規制部が液晶層１４側に突出して形成された突出部によって構成され、対向基板４０の各配向規制部が共通電極４４に形成された開口部からなるスリットによって構成されていてもよい。また、アクティブマトリクス基板２０のスリットは、切欠部によって構成されていてもよい。このような構成であっても、上記実施形態１と同様の効果を得ることが可能になる。
【００９２】
また、上記実施形態１では、各容量支線２６ｂが各突出部４６に重なるように形成されているとしたが、本発明はこれに限られず、各容量支線２６ｂは各スリット３６ａに重なるように形成されて各スリット３６ａの一部が各容量支線２６ｂに重なるように形成されていてもよく、複数の配向規制部３６ａ，４６の少なくとも一部が各補助容量線２６及び各補助容量電極３３の少なくとも一部に重なるように形成されていることが好ましい。
【００９３】
このように構成されていれば、付近で液晶分子の配向が乱れやすい複数の配向規制部３６ａ，４６の一部が光の透過を遮る各補助容量線２６及び各補助容量電極３３の少なくとも一部に重なるように形成されているので、その複数の配向規制部３６ａ，４６の一部がその他の領域に形成されている場合、つまり複数の配向規制部３６ａ，４６が補助容量線２６及び補助容量電極３３のいずれにも重ならずに形成されている場合に比べて、光の透過率の低下を抑制でき、且つ上記液晶分子の配向が乱れやすい領域からの光漏れが抑制されてコントラストを高めることが可能になる。
【００９４】
上記参考例２では、図１５に１つの線状に形成された補助容量線２６を図示したが、本発明はこれに限られず、各画素領域群２３における各ソース電極３１が同一のソース線２４に接続されると共に各ゲート電極２８が互いに異なるゲート線２５に接続されたアクティブマトリクス基板２０において、上記実施形態１と同様に、各補助容量線２６が、ゲート線２５に沿って延びるように設けられた容量幹線と、その容量幹線から側方に突出するように設けられた容量支線とを有していてもよく、さらに補助容量電極３３がこれら容量幹線及び容量支線に重なるように設けられていてもよい。
【００９５】
上記各参考例及び実施形態では、アクティブマトリクス基板２０が適用された液晶表示装置Ｓを例に挙げてそれぞれ説明したが、本発明はこれに限られず、有機エレクトロルミネッセンス表示装置等の他の表示装置に適用することも可能である。
【産業上の利用可能性】
【００９６】
以上説明したように、本発明は、アクティブマトリクス基板及び液晶表示装置について有用であり、特に、ゲート電極とドレイン電極との間の寄生容量によって生じるフィードスルー電圧のばらつきを抑制することが要望されるアクティブマトリクス基板及び液晶表示装置に適している。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に規定された複数の画素領域と、
上記各画素領域の間に互いに平行に延びるように設けられた複数のソース線と、
上記各画素領域の間に上記各ソース線と交差する方向に互いに平行に延びるように設けられた複数のゲート線と、
上記各ゲート線の間にそれぞれ延びるように設けられた複数の補助容量線と、
上記各画素領域毎に設けられ、各々、対応する上記ゲート線に電気的に接続されたゲート電極、該ゲート電極に重なるように設けられた半導体層、上記ゲート電極及び上記半導体層に重なるように設けられて対応する上記ソース線に電気的に接続されたソース電極、並びに上記ゲート電極端を跨いで該ゲート電極及び上記半導体層に重なるように設けられたドレイン電極を有する複数の薄膜トランジスタと、
上記各薄膜トランジスタのドレイン電極と同一の層において、上記各補助容量線に沿って延びると共に該各補助容量線に重なるように上記各画素領域にそれぞれ設けられた補助容量電極とを備えるアクティブマトリクス基板であって、
上記各補助容量線は、上記ゲート線に沿って延びるように設けられた容量幹線と、上記各画素領域毎に上記容量幹線から側方に上記ソース線及びゲート線に対して斜め方向に延びるように上記容量幹線よりも長く形成された容量支線とを有し、
上記各画素領域の補助容量電極は、上記容量幹線及び容量支線に沿って延びると共に該容量幹線及び容量支線に重なるように設けられており、
上記容量支線に沿う補助容量電極部分において、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の外側から内側に入る方向の一方側の側端は上記容量支線の内側に配置されていると共に、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の内側から外側に出る方向の他方側の側端は上記容量支線の外側に配置されている
ことを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１に記載のアクティブマトリクス基板において、
上記各補助容量線は、上記容量支線を複数有しており、
上記各容量支線に沿う補助容量電極部分において、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の外側から内側に入る方向の一方側の側端は上記容量支線の内側に配置されていると共に、上記ドレイン電極が上記ゲート電極端を跨いで該ゲート電極の内側から外側に出る方向の他方側の側端は上記容量支線の外側に配置されている
ことを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１又は２に記載のアクティブマトリクス基板と、
上記アクティブマトリクス基板に対向して配置された対向基板と、
上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備える
ことを特徴とする液晶表示装置。
【国際調査報告】
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