(57)【要約】  オーバーサンプリング型時間差デジタル変換器は、２つのパルス信号を生成する入力パルス発生回路(10)と、２つのパルス信号を生成する参照パルス発生回路(12)と、２つのパルス信号を相互に入れ替えるスワップ回路(14)と、入力パルス発生回路またはスワップ回路の出力を選択するマルチプレクサ(16)と、マルチプレクサの出力に応じて２つのパルス電流を出力する時間差電流変換回路(18)と、入出力端に２つのパルス電流がそれぞれ接続されたカレントミラー回路(20)と、カレントミラー回路の出力端に接続されたパルス電流とカレントミラー回路の出力電流との差電流を積分する積分回路(22)と、積分回路の出力信号と閾値電圧とを比較する比較回路(24)とを備え、比較回路の出力信号が制御信号としてスワップ回路に与えられる。
2013021524.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号から、始端エッジの時間差が前記２つの入力信号のエッジの時間差と等しく、終端エッジが揃った２つのパルス信号を生成する入力パルス発生回路と、
参照クロック信号から、始端エッジの時間差が前記参照クロック信号の周期と等しく、終端エッジが揃った２つのパルス信号を生成する参照パルス発生回路と、
前記参照パルス発生回路から出力される前記２つのパルス信号が入力され、制御信号に応じて、当該入力された２つのパルス信号を相互に入れ替えて出力するスワップ回路と、
前記入力パルス発生回路から出力される前記２つのパルス信号および前記スワップ回路から出力される前記２つのパルス信号が入力され、これら回路のいずれか一方から出力される前記２つのパルス信号を選択的に出力するマルチプレクサと、
前記マルチプレクサから出力される前記２つのパルス信号のそれぞれのパルス幅に応じた２つのパルス電流を出力する時間差電流変換回路と、
前記２つのパルス電流の一方が入力端に接続され、他方が出力端に接続されたカレントミラー回路と、
前記カレントミラー回路の出力端に接続されたパルス電流と前記カレントミラー回路の出力電流との差電流を積分する積分回路と、
前記積分回路の出力信号と閾値電圧とを比較する比較回路とを備え、
前記比較回路の出力信号が前記制御信号として前記スワップ回路に与えられる
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項２】
２つの入力信号から、始端エッジの時間差が前記２つの入力信号のエッジの時間差と等しく、終端エッジが揃った２つのパルス信号を生成する入力パルス発生回路と、
参照クロック信号から、始端エッジの時間差が前記参照クロック信号の周期と等しく、終端エッジが揃った２つのパルス信号を生成する参照パルス発生回路と、
前記参照パルス発生回路から出力される前記２つのパルス信号が入力され、制御信号に応じて、当該入力された２つのパルス信号を相互に入れ替えて出力するスワップ回路と、
前記入力パルス発生回路から出力される前記２つのパルス信号のそれぞれのパルス幅に応じた２つのパルス電流を出力する第１の時間差電流変換回路と、
前記スワップ回路から出力される前記２つのパルス信号のそれぞれのパルス幅に応じた２つのパルス電流を出力する第２の時間差電流変換回路と、
前記第１の時間差電流変換回路から出力される前記２つのパルス電流の一方および前記第２の時間差電流変換回路から出力される前記２つのパルス電流の一方が入力端に接続され、前記第１の時間差電流変換回路から出力される前記２つのパルス電流の他方および前記第２の時間差電流変換回路から出力される前記２つのパルス電流の他方が出力端に接続されたカレントミラー回路と、
前記カレントミラー回路の出力端に接続されたパルス電流と前記カレントミラー回路の出力電流との差電流を積分する積分回路と、
前記積分回路の出力信号と閾値電圧とを比較する比較回路とを備え、
前記比較回路の出力信号が前記制御信号として前記スワップ回路に与えられる
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項３】
請求項１に記載のオーバーサンプリング型時間差デジタル変換器において、
制御信号に応じて、前記２つのパルス電流のそれぞれの電流源を相互に入れ替えるスワップ回路を備えている
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項４】
請求項２に記載のオーバーサンプリング型時間差デジタル変換器において、
制御信号に応じて、前記第１の時間差電流変換回路から出力される前記２つのパルス電流のそれぞれの電流源を相互に入れ替えるスワップ回路を備えている
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項５】
請求項１から４のいずれか一つに記載のオーバーサンプリング型時間差デジタル変換器において、
制御信号に応じて、前記カレントミラー回路の入力電流を生成するトランジスタと前記カレントミラー回路の出力電流を生成するトランジスタとを相互に入れ替えるスワップ回路を備えている
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項６】
請求項１から５のいずれか一つに記載のオーバーサンプリング型時間差デジタル変換器において、
制御信号に応じて、前記２つの入力信号のそれぞれの信号経路を相互に入れ替えるスワップ回路を備えている
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項７】
請求項１から６のいずれか一つに記載のオーバーサンプリング型時間差デジタル変換器において、
前記積分回路は、
逆相入力端が前記カレントミラー回路の出力端に接続され、正相入力端が前記カレントミラー回路の入力端に接続された演算増幅器と、
第１の端子が前記演算増幅器の正相入力端に接続され、第２の端子が共通ノードに接続された第１の容量素子と、
第１の端子が前記演算増幅器の逆相入力端に接続され、第２の端子が前記演算増幅器の出力端に接続された第２の容量素子とを有する
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項８】
請求項２に記載のオーバーサンプリング型時間差デジタル変換器において、
前記比較回路の出力信号を微分する微分回路と、
前記参照パルス発生回路から出力される前記２つのパルス信号が入力され、前記微分回路の出力信号に応じて、当該入力された２つのパルス信号を相互に入れ替えて出力する第２のスワップ回路と、
前記第２のスワップ回路から出力される前記２つのパルス信号のそれぞれのパルス幅に応じた２つのパルス電流を出力する第３の時間差電流変換回路とを備え、
前記第３の時間差電流変換回路から出力される前記２つのパルス電流の一方が前記カレントミラー回路の入力端に接続され、他方が前記カレントミラー回路の出力端に接続されており、
前記積分回路が２次積分回路である
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項９】
請求項８に記載のオーバーサンプリング型時間差デジタル変換器において、
前記積分回路は、
演算増幅器と、
第１の端子が前記演算増幅器の正相入力端に接続され、第２の端子が前記カレントミラー回路の入力端に接続された第１の抵抗素子と、
第１の端子が前記第１の抵抗素子の第１の端子に接続され、第２の端子が共通ノードに接続された第１の容量素子と、
第１の端子が前記第１の抵抗素子の第２の端子に接続され、第２の端子が前記共通ノードに接続された第２の容量素子と、
第１の端子が前記演算増幅器の逆相入力端に接続され、第２の端子が前記カレントミラー回路の出力端に接続された第２の抵抗素子と、
前記演算増幅器の逆相入力端と出力端との間に直列接続された第３および第４の容量素子と、
第１の端子が前記第２の抵抗素子の第２の端子に接続され、第２の端子が前記共通ノードに接続された第５の容量素子と、
第１の端子が前記第３および第４の容量素子の接続点に接続され、第２の端子が前記共通ノードに接続された第３の抵抗素子とを有する
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項１０】
請求項１から９のいずれか一つに記載のオーバーサンプリング型時間差デジタル変換器において、
前記入力パルス発生回路は、
前記２つの入力信号のそれぞれがクロック入力される第１および第２のフリップフロップ回路と、
前記第１および第２のフリップフロップ回路のそれぞれの出力信号のエッジを検出して前記第１および第２のフリップフロップ回路をリセットするリセット回路とを有する
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項１１】
請求項１から１０のいずれか一つに記載のオーバーサンプリング型時間差デジタル変換器において、
前記カレントミラー回路は、
ゲートどうしが接続された第１および第２のトランジスタと、
正相入力端が前記第１のトランジスタのドレインに接続され、逆相入力端に基準電圧が接続され、出力端が前記第１のトランジスタのゲートに接続された演算増幅器とを有する
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【請求項１２】
請求項１から１０のいずれか一つに記載のオーバーサンプリング型時間差デジタル変換器において、
前記カレントミラー回路は、ゲートどうしが接続された第１および第２のトランジスタを有するものであり、
前記第１のトランジスタのゲートとドレインとが互いに接続されている
ことを特徴とするオーバーサンプリング型時間差デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力信号のエッジの時間差をデジタル変換する時間差デジタル変換器に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化によりその動作電圧は低下している。このため、電圧方向の信号処理では信号のＳＮ比を向上しにくくなってきている。そこで、時間軸方向のアナログ量、すなわち、時間差情報を用いて信号処理を行う必要に迫られており、近年、２つの入力信号のエッジの時間差をデジタル変換する時間差デジタル変換器が開発されている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Jinn-Shyan Wang, Yi-Ming Wang, Chin-Hao Chen, Yu-Chia Liu, "An Ultra-Low-Power Fast-Lock-in Small-Jitter All-Digital DLL", ISSCC 2005 / SESSION 22 / PLL, DLL, AND VCOs / 22.7, 2005 IEEE International Solid-State Circuit Conference, pp.422-423 and 607
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の時間差デジタル変換器は、２つの入力信号のいずれか一方を遅延回路で遅延させることで時間差の加減算を実現している。しかし、遅延回路の遅延誤差が大きいため、従来の方式のままでは変換精度の向上が難しい。このように、現在までに開発されている時間差デジタル変換器の変換精度は十分でなく、各種電子装置のリファレンスとなるべき高精度なデジタル時間差情報を生成可能な時間差デジタル変換器の開発が求められている。【０００５】
上記問題に鑑み、本発明は、時間差情報を高精度にデジタル変換することのできるオーバーサンプリング型時間差デジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一局面に従ったオーバーサンプリング型時間差デジタル変換器は、２つの入力信号から、始端エッジの時間差が前記２つの入力信号のエッジの時間差と等しく、終端エッジが揃った２つのパルス信号を生成する入力パルス発生回路と、参照クロック信号から、始端エッジの時間差が前記参照クロック信号の周期と等しく、終端エッジが揃った２つのパルス信号を生成する参照パルス発生回路と、前記参照パルス発生回路から出力される前記２つのパルス信号が入力され、制御信号に応じて、当該入力された２つのパルス信号を相互に入れ替えて出力するスワップ回路と、前記入力パルス発生回路から出力される前記２つのパルス信号および前記スワップ回路から出力される前記２つのパルス信号が入力され、これら回路のいずれか一方から出力される前記２つのパルス信号を選択的に出力するマルチプレクサと、前記マルチプレクサから出力される前記２つのパルス信号のそれぞれのパルス幅に応じた２つのパルス電流を出力する時間差電流変換回路と、前記２つのパルス電流の一方が入力端に接続され、他方が出力端に接続されたカレントミラー回路と、前記カレントミラー回路の出力端に接続されたパルス電流と前記カレントミラー回路の出力電流との差電流を積分する積分回路と、前記積分回路の出力信号と閾値電圧とを比較する比較回路とを備えている。そして、前記比較回路の出力信号が前記制御信号として前記スワップ回路に与えられる。【０００７】
また、本発明の別の一局面に従ったオーバーサンプリング型時間差デジタル変換器は、２つの入力信号から、始端エッジの時間差が前記２つの入力信号のエッジの時間差と等しく、終端エッジが揃った２つのパルス信号を生成する入力パルス発生回路と、参照クロック信号から、始端エッジの時間差が前記参照クロック信号の周期と等しく、終端エッジが揃った２つのパルス信号を生成する参照パルス発生回路と、前記参照パルス発生回路から出力される前記２つのパルス信号が入力され、制御信号に応じて、当該入力された２つのパルス信号を相互に入れ替えて出力するスワップ回路と、前記入力パルス発生回路から出力される前記２つのパルス信号のそれぞれのパルス幅に応じた２つのパルス電流を出力する第１の時間差電流変換回路と、前記スワップ回路から出力される前記２つのパルス信号のそれぞれのパルス幅に応じた２つのパルス電流を出力する第２の時間差電流変換回路と、前記第１の時間差電流変換回路から出力される前記２つのパルス電流の一方および前記第２の時間差電流変換回路から出力される前記２つのパルス電流の一方が入力端に接続され、前記第１の時間差電流変換回路から出力される前記２つのパルス電流の他方および前記第２の時間差電流変換回路から出力される前記２つのパルス電流の他方が出力端に接続されたカレントミラー回路と、前記カレントミラー回路の出力端に接続されたパルス電流と前記カレントミラー回路の出力電流との差電流を積分する積分回路と、前記積分回路の出力信号と閾値電圧とを比較する比較回路とを備えている。そして、前記比較回路の出力信号が前記制御信号として前記スワップ回路に与えられる。
【発明の効果】
【０００８】
本発明によると、時間差情報が２つのパルス電流の差で表される電荷情報に変換され、当該電荷情報に対してΔΣ変調が行われる。このため、時間差の加減算を実現するための遅延回路が不要となり、時間差デジタル変換の精度を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るオーバーサンプリング型時間差デジタル変換器の構成図
【図２】入力パルス発生回路の構成図
【図３】図２の例に係る入力パルス発生回路の入出力信号のタイミングチャート
【図４】参照パルス発生回路の構成図
【図５】図４の例に係る参照パルス発生回路における各種信号のタイミングチャート
【図６】時間差電流変換回路の構成図
【図７】カレントミラー回路および積分回路の構成図
【図８】別例に係るカレントミラー回路の構成図
【図９】スワップ回路の構成図
【図１０】第２の実施形態に係るオーバーサンプリング型時間差デジタル変換器の構成図
【図１１】時間差電流変換回路およびスワップ回路の構成図
【図１２】カレントミラー回路、スワップ回路、および積分回路の構成図
【図１３】第３の実施形態に係るオーバーサンプリング型時間差デジタル変換器の構成図
【図１４】第４の実施形態に係るオーバーサンプリング型時間差デジタル変換器の構成図
【図１５】カレントミラー回路および２次積分回路の構成図
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係るオーバーサンプリング型時間差デジタル変換器の構成を示す。本実施形態に係るオーバーサンプリング型時間差デジタル変換器は、入力パルス発生回路１０、参照パルス発生回路１２、スワップ回路１４、マルチプレクサ１６、時間差電流変換回路１８、カレントミラー回路２０、積分回路２２、および比較回路２４を備えており、２つの入力信号Ｔ１，Ｔ２のエッジの時間差をΔΣ変調によってデジタル値に変換する。
【００１２】
入力パルス発生回路１０は、Ｔ１，Ｔ２から、始端エッジの時間差がＴ１，Ｔ２のエッジの時間差と等しく、終端エッジが揃った２つのパルス信号ｔ１，ｔ２を生成する。なお、エッジは、立ち上がりエッジおよび立ち下がりエッジのいずれでもよい。
【００１３】
参照パルス発生回路１２は、参照クロック信号ＣＫｒｅｆから、始端エッジの時間差がＣＫｒｅｆの周期と等しく、終端エッジが揃った２つのパルス信号Ｒ１，Ｒ２を生成する。なお、エッジは、立ち上がりエッジおよび立ち下がりエッジのいずれでもよい。
【００１４】
スワップ回路１４は、参照パルス発生回路１２から出力されるＲ１，Ｒ２を比較回路２４の出力信号に応じて相互に入れ替えて２つのパルス信号ｒ１，ｒ２を出力する。すなわち、比較回路２４の出力信号の論理レベルに応じて、（ｒ１，ｒ２）＝（Ｒ１，Ｒ２）と、（ｒ１，ｒ２）＝（Ｒ２，Ｒ１）とが切り替わる。
【００１５】
マルチプレクサ１６は、入力パルス発生回路１０から出力されるｔ１，ｔ２、およびスワップ回路１４から出力されるｒ１，ｒ２を受け、制御信号ＣＴＬ２に応じて、ｔ１，ｔ２のペアおよびｒ１，ｒ２のペアのいずれか一方を２つのパルス信号Ｐ１，Ｐ２として選択的に出力する。すなわち、制御信号ＣＴＬ２の論理レベルに応じて、（Ｐ１，Ｐ２）＝（ｔ１，ｔ２）と、（Ｐ１，Ｐ２）＝（ｒ１，ｒ２）とが切り替わる。
【００１６】
時間差電流変換回路１８は、マルチプレクサ１６から出力されるＰ１，Ｐ２を受け、Ｐ１，Ｐ２のそれぞれのパルス幅に応じた２つのパルス電流Ｉ１，Ｉ２を出力する。すなわち、時間差電流変換回路１８は、Ｐ１，Ｐ２の始端エッジの時間差を、電流量と当該時間差との積で表される電荷情報に変換する。
【００１７】
カレントミラー回路２０の入力端にはＩ１が接続され、カレントミラー回路２０の出力端にはＩ２が接続されている。カレントミラー回路２０は入力電流を折り返して入力電流と同じ大きさの出力電流を生成するため、カレントミラー回路２０の出力端から、Ｉ１とＩ２との差電流が出力される。すなわち、カレントミラー回路２０の出力端から上記電荷情報が出力される。
【００１８】
積分回路２２は、カレントミラー回路２０の出力端から出力される差電流を積分する。
【００１９】
比較回路２４は、積分回路２２の出力信号と閾値電圧とを比較する。より詳細には、比較回路２４は、制御信号ＣＴＬ１に応じて比較動作を行う。比較回路２４の出力信号がＴ１，Ｔ２のエッジの時間差のΔΣ変調出力に該当する。
【００２０】
以下、上記の各構成要素の構成例を説明する。
【００２１】
図２は、入力パルス発生回路１０の一構成例を示す。例えば、入力パルス発生回路１０は、２つのフリップフロップ回路１０１，１０２、およびリセット回路１０３で構成することができる。フリップフロップ回路１０１，１０２はいずれもリセット入力付きのＤフリップフロップであり、クロック入力にＴ１，Ｔ２がそれぞれ接続され、データ入力に電源電圧が接続されている。リセット回路１０３は、フリップフロップ回路１０１，１０２の各出力信号のエッジを検出してフリップフロップ回路１０１，１０２をリセットする。リセット回路１０３は、いくつかの論理素子を適宜組み合わせて構成することができる。図２の例に係る入力パルス発生回路１０の入出力信号の関係は図３のタイミングチャートに示したようになる。
【００２２】
なお、図２に示したように、リセット回路１０３は、外部リセット信号を受けることで、フリップフロップ回路１０１，１０２の各出力信号にかかわらずフリップフロップ回路１０１，１０２をリセットできるようにしてもよい。
【００２３】
図４は、参照パルス発生回路１２の一構成例を示す。例えば、参照パルス発生回路１２は、分周回路１２１、リセット入力付きの４つのＤフリップフロップ（以下、ＤＦＦと表記する。）１２２，１２３，１２４，１２５、遅延回路１２６、およびいくつかの論理素子で構成することができる。
【００２４】
分周回路１２１は、ＣＫｒｅｆを分周して信号ＳＴ，ＲＱ，ＣＴＬ１，ＣＴＬ２を出力する。ＳＴは、Ｒ１，Ｒ２の生成を指示するスタート信号である。ＲＱは、Ｔ１，Ｔ２の図示しない信号源に対して次の信号出力を要求するリクエスト信号である。ＣＴＬ１，ＣＴＬ２は、それぞれ、上述した比較回路２４およびマルチプレクサ１６の制御信号である。
【００２５】
ＤＦＦ１２２のデータ入力には電源電圧が接続され、クロック入力にはＳＴの反転が接続されている。ＤＦＦ１２３のデータ入力にはＤＦＦ１２２の出力信号が接続され、クロック入力にはＣＫｒｅｆの反転が接続されている。ＤＦＦ１２４のデータ入力には電源電圧が接続され、クロック入力にはＣＫｒｅｆとＤＦＦ１２３の出力信号とのＡＮＤ信号が接続されている。ＤＦＦ１２４の出力信号がＲ１である。ＤＦＦ１２５のデータ入力にはＤＦＦ１２４の出力信号が接続され、クロック入力にはＣＫｒｅｆとＤＦＦ１２３の出力信号とのＡＮＤ信号が接続されている。ＤＦＦ１２５の出力信号がＲ２である。遅延回路１２６は、ＤＦＦ１２５の出力信号を遅延出力する。ＤＦＦ１２２〜１２５は、ＤＦＦ１２４の出力信号と遅延回路１２６の出力信号とのＮＡＮＤ信号でリセットされる。
【００２６】
図５は、図４の例に係る参照パルス発生回路１２における各種信号のタイミングチャートである。ＳＴが発生した後、ＤＦＦ１２２〜１２５の出力信号が順に“Ｈ”に遷移してＲ１，Ｒ２が発生する。ここで、Ｒ１，Ｒ２の始端エッジの時間差はＣＫｒｅｆの周期と等しく、終端エッジは揃っている。例えば、ＣＫｒｅｆの周波数が１ＧＨｚの場合、始端エッジの時間差が１ｎｓであるようなＲ１，Ｒ２が生成される。ＣＴＬ１は、ＳＴが発生するタイミングで“Ｈ”に遷移する。比較回路２４は、ＣＴＬ１の立ち上がりエッジで比較動作を行う。ＣＴＬ２は、Ｒ１，Ｒ２が発生している間は“Ｌ”を維持し、Ｒ１，Ｒ２の終端エッジから数クロック経過後に“Ｈ”に遷移する。マルチプレクサ１６は、ＣＴＬ２が“Ｌ”のときはｒ１，ｒ２を出力し、“Ｈ”のときはｔ１，ｔ２を出力する。ＲＱは、ＣＴＬ２が“Ｈ”となっている期間中の適当なタイミングで発生する。
【００２７】
なお、図５の例では、ＳＴ，ＲＱ，ＣＴＬ１，ＣＴＬ２の周期はＣＫｒｅｆの周期の１２倍となっているが、分周回路１２１は１２分周に限定されない。
【００２８】
図６は、時間差電流変換回路１８の一構成例を示す。例えば、時間差電流変換回路１８は、Ｐ１のパルス幅に応じたＩ１を生成するパルス電流発生回路１８１ａと、Ｐ２のパルス幅に応じたＩ２を生成するパルス電流発生回路１８１ｂを備えている。これら２つのパルス電流発生回路１８１ａ，１８１ｂの構成は同じであるため、以下、代表的に、パルス電流発生回路１８１ａについて説明する。
【００２９】
パルス電流発生回路１８１ａは、電流源１８２、２つのスイッチ素子１８３，１８４、および電圧バッファ回路１８５で構成することができる。スイッチ素子１８３，１８４は、例えば、ＰＭＯＳトランジスタで構成することができる。スイッチ素子１８３のソースは電流源１８２の出力端に接続され、ゲートにＰ１の反転が入力され、ドレインからＩ１を出力する。スイッチ素子１８４のソースも電流源１８２の出力端に接続され、ゲートに、スイッチ素子１８３のゲートに入力される信号の反転が入力される。電圧バッファ回路１８５の入力端にはスイッチ素子１８３のドレインが接続され、出力端にはスイッチ素子１８４のドレインが接続されている。すなわち、電圧バッファ回路１８５を介してスイッチ素子１８３，１８４のドレインどうしを接続することで、これらドレインの電圧が互いに等しく保たれる。
【００３０】
Ｐ１が“Ｈ”のとき、スイッチ素子１８３は導通状態となり、スイッチ素子１８４は非導通状態となり、電流源１８２から供給される電流はスイッチ素子１８３を介して電流Ｉ１として出力される。一方、Ｐ１が“Ｌ”のとき、スイッチ素子１８３は非導通状態となり、スイッチ素子１８４は導通状態となり、電流源１８２から供給される電流はスイッチ素子１８４を介して電圧バッファ回路１８５の出力端に流れ込む。すなわち、スイッチ素子１８４および電圧バッファ回路１８５は、スイッチ素子１８３が非導通状態のときでも電流源１８２の電流を流し続けるダミーパスとして作用する。そして、このダミーパスの効果により、電流源１８２から見て、スイッチ素子１８３，１８４のいずれが導通しても負荷変動がないように見えるため、スイッチ素子１８３，１８４を高速にスイッチングしても電流精度が劣化しない。これにより、時間差電流変換回路１８は、Ｐ１，Ｐ２の始端エッジの時間差を電荷情報に高精度に変換することができる。
【００３１】
なお、スイッチ素子１８４および電圧バッファ回路１８５は必須ではない。電流精度が要求されない場合には、スイッチ素子１８４および電圧バッファ回路１８５を省略してもよい。
【００３２】
図７は、カレントミラー回路２０および積分回路２２の一構成例を示す。例えば、カレントミラー回路２０は、２つのトランジスタ２０１，２０２、および演算増幅器２０３で構成することができる。トランジスタ２０１，２０２はいずれもＮＭＯＳトランジスタである。演算増幅器２０３の正相入力端はトランジスタ２０１のドレインに接続され、逆相入力端に基準電圧Ｖｒｅｆが接続され、出力端にトランジスタ２０１のゲートが接続されている。また、トランジスタ２０１，２０２のゲートどうしが接続されている。すなわち、トランジスタ２０１，２０２は、それぞれ、カレントミラー回路２０の入力電流および出力電流を生成する。
【００３３】
図７の例に係るカレントミラー回路２０では、演算増幅器２０３の正相入力端と逆相入力端とが仮想短絡されることによってトランジスタ２０１のドレインの電圧をＶｒｅｆに保つことができる。これにより、トランジスタ２０１，２０２をより安定的な動作点で動作させて出力電流を精度よく生成することができる。
【００３４】
また、例えば、積分回路２２は、演算増幅器２２１、および２つの容量素子２２２，２２３で構成することができる。演算増幅器２２１の逆相入力端はカレントミラー回路２０の出力端に接続され、正相入力端はカレントミラー回路２０の入力端に接続されている。容量素子２２２は、演算増幅器２２１の正相入力端と共通ノードとの間に接続されている。容量素子２２３は、演算増幅器２２１の逆相入力端と出力端との間に接続されている。
【００３５】
ここで、トランジスタ２０１，２０２のトランスコンダクタンス値をＧｍ、演算増幅器２０３のゲインをＡ１、演算増幅器２２１のゲインをＡ２、容量素子２２２の容量値をＣ１、容量素子２２３の容量値をＣ２、トランジスタ２０１，２０２のゲート電圧をＶ１、カレントミラー回路２０の入力端電圧をＶ２、カレントミラー回路２０の出力端電圧をＶ３、積分回路２２の出力電圧をＶｏとすると、次の節点方程式が成り立つ。ただし、式中のｓはラプラス演算子である。
【００３６】
【数１】
2013021524.tif 000003
【００３７】
Ｃ２＝Ｃ１という条件で上記の節点方程式をＶｏについて解くと次の式を得る。
【００３８】
【数２】
2013021524.tif 000004
【００３９】
この式にはＧｍやＡ１といったカレントミラー回路２０に関するパラメータが含まれていない。すなわち、積分回路２２の積分特性は、カレントミラー回路２０の周波数特性に依存せずに、積分回路２２を構成する演算増幅器２２１のゲインおよび容量素子２２２，２２３の容量値によって決まる。したがって、図７の例に係るカレントミラー回路２０および積分回路２２によって、Ｉ１とＩ２との差電流を極めて高精度に積分することができる。
【００４０】
なお、カレントミラー回路２０が生成する出力電流に精度が要求されないのであれば、カレントミラー回路２０から演算増幅器２０３を省略してもよい。例えば、図８に示したように、トランジスタ２０１，２０２のみでカレントミラー回路２０を構成してもよい。
【００４１】
図９は、スワップ回路１４の一構成例を示す。例えば、スワップ回路１４は、４つのスイッチ素子１４１，１４２，１４３，１４４で構成することができる。
【００４２】
以上のように、本実施形態に係るオーバーサンプリング型時間差デジタル変換器によると、Ｔ１，Ｔ２のエッジの時間差をΔΣ変調することができる。これにより、Ｔ１，Ｔ２のエッジの時間差を±Ｔ（ただし、ＴはＣＫｒｅｆの周期である。）の範囲内で高精度にデジタル変換することができる。
【００４３】
（第２の実施形態）
図１０は、第２の実施形態に係るオーバーサンプリング型時間差デジタル変換器の構成を示す。本実施形態に係るオーバーサンプリング型時間差デジタル変換器は、第１の実施形態に係るオーバーサンプリング型時間差デジタル変換器にスワップ回路１４ａ，１４ｂ，１４ｃ，１４ｄを追加したものである。以下、第１の実施形態と異なる点を中心に説明する。
【００４４】
Ｔ１，Ｔ２は、図示しない信号源から出力され、信号経路Ｌ１，Ｌ２をそれぞれ経由して入力パルス発生回路１０に入力される。スワップ回路１４ａは図示しない信号源の出力側に挿入されている。また、スワップ回路１４ｂは、入力パルス発生回路１０の入力側に挿入されている。スワップ回路１４ａ，１４ｂは、それぞれ、制御信号ａ，ｂに応じて、入力された２つの信号を相互に入れ替えて出力する。スワップ回路１４ａ，１４ｂは、図９の例と同様に４つのスイッチ素子１４１，１４２，１４３，１４４で構成することができる。
【００４５】
スワップ回路１４ａ，１４ｂをともに制御することで、信号経路Ｌ１，Ｌ２を相互に入れ替えることができる。例えば、ａ，ｂがいずれも“１”のとき、図示しない信号源から出力されたＴ１，Ｔ２は、それぞれ、信号経路Ｌ１，Ｌ２を経由して入力パルス発生回路１０に入力される。一方、ａ，ｂがいずれも“０”のとき、図示しない信号源から出力されたＴ１，Ｔ２は、それぞれ、信号経路Ｌ２，Ｌ１を経由して入力パルス発生回路１０に入力される。
【００４６】
スワップ回路１４ｃは、制御信号ｃに応じて、入力された２つの信号を相互に入れ替えて出力する。スワップ回路１４ｂ，１４ｃをともに制御することで、時間差電流変換回路１８から出力されるＩ１，Ｉ２のそれぞれの電流源を相互に入れ替えることができる。
【００４７】
図１１は、時間差電流変換回路１８およびスワップ回路１４ｃの一構成例を示す。例えば、時間差電流変換回路１８は、２つの電流源１８２ａ，１８２ｂ、および４つのスイッチ素子１８３ａ，１８３ｂ，１８４ａ，１８４ｂで構成することができる。これらスイッチ素子は、いずれもＰＭＯＳトランジスタで構成することができる。スイッチ素子１８３ａ，１８４ａのソースは電流源１８２ａの出力端に接続され、スイッチ素子１８３ｂ，１８４ｂのソースは電流源１８２ｂの出力端に接続されている。スワップ回路１４ｃは、Ｐ１とｃの反転とのＯＲ信号をスイッチ素子１８３ａのゲートに入力し、Ｐ１とｃとのＯＲ信号をスイッチ素子１８４ａのゲートに入力し、Ｐ２とｃとのＯＲ信号をスイッチ素子１８３ｂのゲートに入力し、Ｐ２とｃの反転とのＯＲ信号をスイッチ素子１８４ｂのゲートに入力する。
【００４８】
例えば、ｃが“１”のとき、スイッチ素子１８３ｂ，１８４ａは非導通状態となり、スイッチ素子１８３ａがＰ１に応じてスイッチング制御されて電流源１８２ａの電流がＩ１として出力される。また、スイッチ素子１８４ｂがＰ２に応じてスイッチング制御されて電流源１８２ｂの電流がＩ２として出力される。一方、ｃが“０”のとき、スイッチ素子１８３ａ，１８４ｂは非導通状態となり、スイッチ素子１８３ｂがＰ２に応じてスイッチング制御されて電流源１８２ｂの電流がＩ１として出力される。また、スイッチ素子１８４ａがＰ１に応じてスイッチング制御されて電流源１８２ａの電流がＩ２として出力される。すなわち、スワップ回路１４ｃは、ｃに応じてＩ１，Ｉ２を相互に入れ替える。
【００４９】
ｃが“０”のとき、ｂも“０”にしてスワップ回路１４ｂにおいてＴ１，Ｔ２を相互に入れ替えることでＰ１，Ｐ２が相互に入れ替わり、実質的に、電流源１８２ａ，１８２ｂが相互に入れ替わる。すなわち、スイッチ素子１８３ｂがＰ１に応じてスイッチング制御されて電流源１８２ｂの電流がＩ１として出力され、スイッチ素子１８４ａがＰ２に応じてスイッチング制御されて電流源１８２ａの電流がＩ２として出力される。
【００５０】
スワップ回路１４ｄは、制御信号ｄに応じて、入力された２つの信号を相互に入れ替えて出力する。スワップ回路１４ｃ，１４ｄをともに制御することで、カレントミラー回路２０の入力電流を生成するトランジスタとカレントミラー回路２０の出力電流を生成するトランジスタとを相互に入れ替えることができる。
【００５１】
図１２は、カレントミラー回路２０およびスワップ回路１４ｄの一構成例を示す。カレントミラー回路２０は、図７の例と同様に２つのトランジスタ２０１，２０２、および演算増幅器２０３で構成することができる。積分回路２２は、図７の例と同様に演算増幅器２２１、および２つの容量素子２２２，２２３で構成することができる。スワップ回路１４ｄは、図９の例と同様に４つのスイッチ素子１４１，１４２，１４３，１４４で構成することができる。
【００５２】
例えば、ｄが“１”のとき、スイッチ素子１４１，１４２は導通状態となり、スイッチ素子１４３，１４４は非導通状態となり、トランジスタ２０１のドレインが演算増幅器２０３，２２１の正相入力端に接続され、トランジスタ２０２のドレインが演算増幅器２２１の逆相入力端に接続される。一方、ｄが“０”のとき、スイッチ素子１４１，１４２は非導通状態となり、スイッチ素子１４３，１４４は導通状態となり、トランジスタ２０２のドレインが演算増幅器２０３，２２１の正相入力端に接続され、トランジスタ２０１のドレインが演算増幅器２２１の逆相入力端に接続される。
【００５３】
カレントミラー回路２０において、トランジスタ２０１のドレインにＩ１が接続され、トランジスタ２０２のドレインにＩ２が接続されている。したがって、ｄが“０”のとき、ｃも“０”にしてスワップ回路１４ｃにおいてＩ１，Ｉ２を相互に入れ替えることでトランジスタ２０１，２０２のドレインに接続されるＩ１，Ｉ２が相互に入れ替わり、実質的に、トランジスタ２０１，２０２が相互に入れ替わる。すなわち、Ｉ１がトランジスタ２０２のドレインに接続されてカレントミラー回路２０の入力電流が生成され、Ｉ２がトランジスタ２０１のドレインに接続されてカレントミラー回路２０の出力電流が生成される。
【００５４】
以上のように、スワップ回路１４ａ〜１４ｄを適宜制御することで、信号経路Ｌ１，Ｌ２の相互入れ替え、電流源１８２ａ，１８２ｂの相互入れ替え、トランジスタ２０１，２０２の相互入れ替えを、互いに独立に行うことができる。
【００５５】
ところで、信号経路Ｌ１，Ｌ２の信号遅延量はまったく同一ではなく若干の遅延差が存在する。ここで、信号経路Ｌ２の信号遅延量が信号経路Ｌ１の信号遅延量よりもＤだけ大きいとする。電流源１８２ａ，１８２ｂにも若干の電流差が存在する。ここで、電流源１８２ａ，１８２ｂが供給する電流の大きさをそれぞれＩａ，Ｉｂとする。トランジスタ２０１，２０２にも若干の特性差が存在するため、カレントミラー回路２０のカレントミラー比は正確に１：１とはならない。ここで、カレントミラー回路２０のカレントミラー比を１：１−αとする。
【００５６】
上述の信号経路Ｌ１，Ｌ２の遅延誤差Ｄ、電流源１８２ａ，１８２ｂの電流誤差Ｉａ−Ｉｂ、およびカレントミラー回路２０のカレントミラー比誤差αによって、時間差デジタル変換精度が劣化してしまう。そこで、スワップ回路１４ａ〜１４ｄを適宜制御して、信号経路Ｌ１，Ｌ２の相互入れ替え、電流源１８２ａ，１８２ｂの相互入れ替え、トランジスタ２０１，２０２の相互入れ替えを行うことでこれら誤差をキャンセルする。
【００５７】
例えば、次表に従ってスワップ回路１４ａ〜１４ｄを制御することで、上記誤差のすべての組み合わせを考慮した８通りの差電流が得られる。
【００５８】
【表１】
2013021524.tif 000005
【００５９】
表中のｔ１，ｔ２は、それぞれ、パルス信号ｔ１，ｔ２のパルス幅を表す。また、表中の「カレントミラー係数」は、カレントミラー回路２０の入力電流に対する出力電流の比率を表す。厳密にはカレントミラー回路２０におけるトランジスタ２０１，２０２を相互に入れ替えるとカレントミラー係数は１／（１−α）になるが、αが１よりも十分に小さければ１／（１−α）≒１＋αが成り立つため、ここではトランジスタ２０１，２０２を相互に入れ替えた場合のカレントミラー係数を１＋αにしている。
【００６０】
表中の８通りの差電流をすべて足し合わせると４（ｔ１−ｔ２）（Ｉａ＋Ｉｂ）となる。すなわち、積分回路２２がこれら８通りの差電流を積分することで、信号経路Ｌ１，Ｌ２の遅延誤差Ｄ、電流源１８２ａ，１８２ｂの電流誤差Ｉａ−Ｉｂ、およびカレントミラー回路２０のカレントミラー比誤差αがすべてキャンセルされる。
【００６１】
以上のように、本実施形態に係るオーバーサンプリング型時間差デジタル変換器によると、信号経路Ｌ１，Ｌ２の遅延誤差、電流源１８２ａ，１８２ｂの電流誤差、およびカレントミラー回路２０のカレントミラー比誤差をキャリブレーションフリーで自動的にキャンセルすることができる。これにより、より高精度な時間差デジタル変換が可能となる。
【００６２】
なお、信号経路Ｌ１，Ｌ２の遅延誤差、電流源１８２ａ，１８２ｂの電流誤差、およびカレントミラー回路２０のカレントミラー比誤差のすべてではなく、これら誤差の任意の一つ以上をキャンセル対象にしてもよい。その場合、スワップ回路１４ａ〜１４ｄのうち不要なものを省略することができる。
【００６３】
（第３の実施形態）
図１３は、第３の実施形態に係るオーバーサンプリング型時間差デジタル変換器の構成を示す。本実施形態に係るオーバーサンプリング型時間差デジタル変換器は、第１の実施形態に係るオーバーサンプリング型時間差デジタル変換器におけるマルチプレクサ１６を省略して時間差電流変換回路１８にｔ１，ｔ２を入力するようにし、さらに、時間差電流変換回路１８Ａを追加したものである。以下、第１の実施形態と異なる点を中心に説明する。
【００６４】
時間差電流変換回路１８Ａは、スワップ回路１４からｒ１，ｒ２を受け、ｒ１，ｒ２のそれぞれのパルス幅に応じた２つのパルス電流Ｉ１’，Ｉ２’を出力する。時間差電流変換回路１８Ａは図６の例のように構成することができる。
【００６５】
カレントミラー回路２０の入力端にはＩ１，Ｉ１’が接続され、カレントミラー回路２０の出力端にはＩ２，Ｉ２’が接続されている。カレントミラー回路２０は入力電流を折り返して入力電流と同じ大きさの出力電流を生成するため、カレントミラー回路２０の出力端から、Ｉ１＋Ｉ１’とＩ２＋Ｉ２’との差電流が出力される。
【００６６】
積分回路２２がカレントミラー回路２０の出力端から出力される差電流を積分し、比較回路２４が積分回路２２の出力信号と閾値電圧との比較結果に応じてスワップ回路１４を制御することは上述した通りである。
【００６７】
以上のように、本実施形態に係るオーバーサンプリング型時間差デジタル変換器によると、Ｔ１，Ｔ２のエッジの時間差をΔΣ変調することができる。これにより、Ｔ１，Ｔ２のエッジの時間差を±Ｔ（ただし、ＴはＣＫｒｅｆの周期である。）の範囲内で高精度にデジタル変換することができる。
【００６８】
（第４の実施形態）
図１４は、第４の実施形態に係るオーバーサンプリング型時間差デジタル変換器の構成を示す。本実施形態に係るオーバーサンプリング型時間差デジタル変換器は、第３の実施形態に係るオーバーサンプリング型時間差デジタル変換器における積分回路２２を２次積分回路にし、さらに、微分回路２６、スワップ回路１４Ａ、および時間差電流変換回路１８Ｂを追加したものである。以下、第３の実施形態と異なる点を中心に説明する。
【００６９】
積分回路２６は、２次積分器である。通常、２次のΔΣＡＤ変換器では、２次積分に加えて、系の安定性の確保のために１次積分値もフィードバックする必要がある。従って、微分回路２６は、比較回路２４の出力信号を微分し、１次積分値を生成する。２次積分値と１次積分値は、それぞれ、時間差電流変換回路１８Ａ，１８Ｂを通じてフィードバックされる。
【００７０】
スワップ回路１４Ａは、参照パルス発生回路１２から出力されるＲ１，Ｒ２を微分回路２６の出力信号に応じて相互に入れ替えて２つのパルス信号ｒ１，ｒ２を出力する。すなわち、微分回路２６の出力信号の論理レベルに応じて、（ｒ１，ｒ２）＝（Ｒ１，Ｒ２）と、（ｒ１，ｒ２）＝（Ｒ２，Ｒ１）とが切り替わる。
【００７１】
時間差電流変換回路１８Ｂは、スワップ回路１４Ａからｒ１，ｒ２を受け、ｒ１，ｒ２のそれぞれのパルス幅に応じた２つのパルス電流Ｉ１”，Ｉ２”を出力する。時間差電流変換回路１８Ｂは図６の例のように構成することができる。
【００７２】
カレントミラー回路２０の入力端にはＩ１，Ｉ１’，Ｉ１”が接続され、カレントミラー回路２０の出力端にはＩ２，Ｉ２’，Ｉ２”が接続されている。カレントミラー回路２０は入力電流を折り返して入力電流と同じ大きさの出力電流を生成するため、カレントミラー回路２０の出力端から、Ｉ１＋Ｉ１’＋Ｉ１”とＩ２＋Ｉ２’＋Ｉ２”との差電流が出力される。
【００７３】
図１５は、カレントミラー回路２０および積分回路２２の一構成例を示す。カレントミラー回路２０は図７に示したものと同じである。積分回路２２は、演算増幅器２２１、５つの容量素子２２２ａ，２２２ｂ，２２３ａ，２２３ｂ，２２４、および３つの抵抗素子２２５，２２６，２２７で構成することができる。
【００７４】
演算増幅器２２１の正相入力端とカレントミラー回路２０の入力端とは抵抗素子２２５を介して接続されている。容量素子２２２ａは、抵抗素子２２５と演算増幅器２２１の正相入力端との接続点と共通ノードとの間に接続されている。容量素子２２２ｂは、抵抗素子２２５の他端と共通ノードとの間に接続されている。演算増幅器２２１の逆相入力端とカレントミラー回路２０の出力端とは抵抗素子２２６を介して接続されている。容量素子２２３ａ，２２３ｂは、抵抗素子２２６と演算増幅器２２１の逆相入力端との接続点と演算増幅器２２１の出力端との間に直列接続されている。容量素子２２４は、抵抗素子２２６の他端と共通ノードとの間に接続されている。抵抗素子２２７は、容量素子２２３ａ，２２３ｂの接続点と共通ノードとの間に接続されている。
【００７５】
ここで、演算増幅器２２１のゲインをＡ２、容量素子２２２ａ，２２２ｂ，２２３ａ，２２３ｂ，２２４の容量値をＣ１、抵抗素子２２６の抵抗値をＲ１、抵抗素子２２５，２２７の抵抗値をＲ１／２とすると、積分回路２２の出力電圧Ｖｏは次式で表される。ただし、式中のｓはラプラス演算子である。
【００７６】
【数３】
2013021524.tif 000006
【００７７】
この式は、積分回路２２の２次積分特性がカレントミラー回路２０の周波数特性に依存せずに決まることを表している。したがって、図１５の例に係るカレントミラー回路２０および積分回路２２によって、Ｉ１＋Ｉ１’＋Ｉ１”とＩ２＋Ｉ２’＋Ｉ２”との差電流を極めて高精度に２次積分することができる。
【００７８】
このように積分回路２２からは２次積分値が出力される。したがって、スワップ回路１４および時間差電流変換回路１８Ａからなる２次フィードバックループだけでは系の安定性が保てないところ、微分回路２６、スワップ回路１４Ａ、および時間差電流変換回路１８Ｂからなる１次フィードバックループを追加したことにより系が安定的に動作する。
【００７９】
以上のように、本実施形態に係るオーバーサンプリング型時間差デジタル変換器によると、Ｔ１，Ｔ２のエッジの時間差を２次積分によってΔΣ変調することができる。これにより、より高精度な時間差デジタル変換が可能となる。
【００８０】
なお、第３および第４の実施形態に係るオーバーサンプリング型時間差デジタル変換器に、第２の実施形態に係るスワップ回路１４ａ〜１４ｄを追加してもよい。こうすることで、第３および第４の実施形態に係るオーバーサンプリング型時間差デジタル変換器についても、遅延誤差、電流誤差、およびカレントミラー比誤差をキャリブレーションフリーで自動的にキャンセルして、より高精度な時間差デジタル変換が可能となる。
【００８１】
また、上記の各実施形態について、スワップ回路１４，１４Ａの出力側に入力パルス発生回路１０と同じ構成のパルス発生回路を挿入して、スワップ回路１４，１４Ａから出力されるｒ１，ｒ２の波形整形を行うようにしてもよい。こうすることで、ｔ１，ｔ２のエッジ特性とｒ１，ｒ２のエッジ特性とを揃えることができ、より高精度な時間差デジタル変換が可能となる。
【００８２】
また、上記の各実施形態について、オーバーサンプリング型時間差デジタル変換器にＴ１，Ｔ２が１回入力されるごとにｒ１，ｒ２をｎ回生成する、すなわち、Ｔ１，Ｔ２のエッジの時間差に対応する電荷情報を１回積分するごとにｒ１，ｒ２のエッジの時間差に対応する電荷情報をｎ回積分することで、オーバーサンプリング型時間差デジタル変換器が変換可能な時間差範囲を±ｎＴに拡張することができる。
【産業上の利用可能性】
【００８３】
本発明に係るオーバーサンプリング型時間差デジタル変換器は、時間差情報を高精度にデジタル変換することができるため、高精度のデジタルＰＬＬやタイムインターバルアナライザなどに有用である。
【符号の説明】
【００８４】
１０      入力パルス発生回路
１０１    フリップフロップ回路（第１のフリップフロップ回路）
１０２    フリップフロップ回路（第２のフリップフロップ回路）
１０３    リセット回路
１２      参照パルス発生回路
１４      スワップ回路
１４Ａ    スワップ回路（第２のスワップ回路）
１４ａ    スワップ回路
１４ｂ    スワップ回路
１４ｃ    スワップ回路
１４ｄ    スワップ回路
１６      マルチプレクサ
１８      時間差電流変換回路（第１の時間差電流変換回路）
１８Ａ    時間差電流変換回路（第２の時間差電流変換回路）
１８Ｂ    時間差電流変換回路（第３の時間差電流変換回路）
１８２ａ  電流源
１８２ｂ  電流源
２０      カレントミラー回路
２０１    トランジスタ（第１のトランジスタ）
２０２    トランジスタ（第２のトランジスタ）
２０３    演算増幅器
２２      積分回路
２２１    演算増幅器
２２２    容量素子（第１の容量素子）
２２２ａ  容量素子（第１の容量素子）
２２２ｂ  容量素子（第２の容量素子）
２２３    容量素子（第２の容量素子）
２２３ａ  容量素子（第３の容量素子）
２２３ｂ  容量素子（第４の容量素子）
２２４    容量素子（第５の容量素子）
２２５    抵抗素子（第１の抵抗素子）
２２６    抵抗素子（第２の抵抗素子）
２２７    抵抗素子（第３の抵抗素子）
２４      比較回路
２６      微分回路
【図１】
2013021524.tif 000007
【図２】
2013021524.tif 000008
【図３】
2013021524.tif 000009
【図４】
2013021524.tif 000010
【図５】
2013021524.tif 000011
【図６】
2013021524.tif 000012
【図７】
2013021524.tif 000013
【図８】
2013021524.tif 000014
【図９】
2013021524.tif 000015
【図１０】
2013021524.tif 000016
【図１１】
2013021524.tif 000017
【図１２】
2013021524.tif 000018
【図１３】
2013021524.tif 000019
【図１４】
2013021524.tif 000020
【図１５】
2013021524.tif 000021
【国際調査報告】
2013021524.tif 000022
2013021524.tif 000023