(57)【要約】  ワイドバンドギャップ半導体を用いたＪＢＳダイオードにおいて、ワイドバンドギャップ半導体の内蔵電位が大きいために、ｐｎダイオード部がオンしにくい場合があり、このことによってサージ電流耐性が十分に確保できない場合があった。この問題を解決するために、ワイドバンドギャップＪＢＳダイオードにおいて、ｐｎダイオードのｐｎ接合をショットキ電極から離れた箇所に形成し、また、ショットキ電極から離れた箇所でウェル領域の幅を狭く形成する。
2013145545.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の第１の主面に形成され、ワイドバンドギャップ半導体で構成された第１導電型のドリフト層と、
前記ドリフト層の表層部に、所定の間隔で互いに隣接して形成された、複数の第２導電型の第１ウェル領域と、
前記第１ウェル領域の前記半導体基板側に前記第１ウェル領域に隣接して、前記第１ウェル領域より低い第２導電型不純物濃度、前記第１ウェル領域より小さい幅で形成された第２ウェル領域と、
前記ドリフト層および前記第１不純物領域の表面上に形成され、前記ドリフト層とショットキ接続するショットキ電極と、
前記半導体基板の前記第１の主面の反対側の第２の主面に接して形成されたオーミック電極と
を備えることを特徴とする半導体装置。
【請求項２】
半導体装置がオフ状態にあるとき、
前記第１ウェル領域に空乏化しない領域が残ることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置がオフ状態にあるとき、
前記第２ウェル領域が全て空乏化することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体装置がオフ状態にあるとき、隣り合う第１ウェル領域から延びる空乏層が前記第１ウェル領域間の前記ショットキ電極に接する前記ドリフト層の表層部を全て空乏化することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２ウェル領域の幅は、前記第１ウェル領域の３／４以下の値であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２ウェル領域と前記半導体基板との間には、前記ドリフト層が設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記第２ウェル領域は、前記第１ウェル領域に隣接した領域より前記半導体基板に最近接した箇所で第２導電型不純物濃度が低いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項８】
前記第２ウェル領域は、前記第１ウェル領域に隣接した領域より前記半導体基板に最近接した箇所で幅が狭いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項９】
前記ドリフト層の表層部の前記ショットキ電極と接する位置に前記ドリフト層より第１導電型不純物の濃度が高い高濃度ドリフト領域が設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項１０】
前記ワイドバンドギャップ半導体基板は、炭化珪素半導体基板であり、前記ワイドバンドギャップ半導体は、炭化珪素半導体であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力用半導体装置である半導体装置の素子構造および製造方法に関するものである。
【背景技術】
【０００２】
電力用半導体装置の１種として、ショットキダイオードとｐｎダイオードが並列されたＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｋｙ）ダイオードまたはＭＰＳ（Ｍｅｒｇｅｄ−ＰｉＮ  Ｓｃｈｏｔｔｋｙ）ダイオード（以下、ＪＢＳダイオードという。）が知られている。【０００３】
シリコン半導体を用いたＪＢＳダイオードにおいて、Ｐ型領域が低不純物濃度部（Ｐ−）の上部を覆う高不純物濃度部（Ｐ＋）とからなる半導体装置が知られていた（例えば、特許文献１）。特許文献１には、ｐｎダイオード部の少数キャリア蓄積が少なく逆回復時間が短いＪＢＳダイオードが得られることが記載されている。【０００４】
また、炭化珪素半導体を用いたＪＢＳダイオードにおいては、ショットキダイオード部とｐｎダイオード部との間に絶縁領域を設けた構造が知られていた（特許文献２など）。特許文献２には、絶縁領域を設けていない炭化珪素半導体を用いたＪＢＳダイオードでは、オン時にｐｎダイオードが導通しないことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−２２６５２１号公報（２頁〜３頁、図３）
【特許文献２】特開２００９−２１８２３６号公報（３頁〜６頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１のようなシリコン半導体のＪＢＳでは、スイッチング時の応答性の高いシリコンのショットキダイオードと、シリコンのｐｎダイオードを並列に組み合わせることにより、応答性が高く、ショットキ電極近傍の電界を低減でき信頼性の高いスイッチングを実現しており、定常状態の順方向電流は主にｐｎダイオードを流れていた。【０００７】
これに対し、特許文献１の構造を炭化珪素半導体などのワイドバンドギャップ半導体に適用した場合、ｐｎダイオードの内蔵電位が３Ｖ程度と大きくなることから、特許文献２にも記載されているように、定常状態の順方向電流が主にショットキダイオードを流れている。【０００８】
ところが、引用文献２のような炭化珪素ＪＢＳでは、ショットキダイオードとｐｎダイオードとの間に絶縁領域を設けているため、ショットキダイオードのオン電流がｐｎダイオードの下部のｎ−型領域まで広がることはなく、ショットキダイオードの面積に対応した順方向電流を超える電流は流れなかった。
また、炭化珪素ＪＢＳにおいては、ｐｎダイオードがオンしにくいため、サージ電流などが発生してもショットキダイオードにのみサージ電流が流れ、ショットキダイオードに過電流が流れて半導体装置が破壊される場合があった。【０００９】
この発明は、上記のような課題を解決するためになされたものであり、炭化珪素などのワイドバンドギャップ半導体を用いたＪＢＳダイオードにおいて、オン電流が高く、また、ｐｎダイオードがオンし易くサージ耐性の大きい半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板の第１の主面に形成され、ワイドバンドギャップ半導体で構成された第１導電型のドリフト層と、前記ドリフト層の表層部に、所定の間隔で互いに隣接して形成された、複数の第２導電型の第１ウェル領域と、前記第１ウェル領域の前記半導体基板側に前記第１ウェル領域に隣接して、前記第１ウェル領域より低い第２導電型不純物濃度で、前記第１ウェル領域より小さい幅で形成された第２ウェル領域と、前記ドリフト層および前記第１不純物領域の表面上に形成され、前記ドリフト層とショットキ接続するショットキ電極と、前記半導体基板の前記第１の主面の反対側の第２の主面に接して形成されたオーミック電極とを備え、半導体装置がオフ状態にあるとき、隣り合う第１ウェル領域から延びる空乏層が前記第１ウェル領域間の前記ショットキ電極に接する前記ドリフト層の表層部を全て空乏化し、かつ、前記第１ウェル領域が完全に空乏化しないものである。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ワイドバンドギャップＪＢＳダイオードのｐｎダイオードのｐｎ接合をショットキ電極から離れた箇所に形成し、また、ショットキ電極から離れた箇所でｐ型領域の幅を狭く形成しているので、より低バイアス電圧でｐｎダイオードに電流を流すことができ、また、ショットキダイオードに流れる電流を増大させることができる。したがって、サージ電流が発生した場合においてもサージ電流がｐｎダイオードに流れ易くなりショットキダイオードに過電流が流れるのを抑制でき、スイッチング速度が大きくサージ耐性の大きい半導体装置を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１における炭化珪素半導体装置を模式的に表す断面模式図である。
【図２】この発明の実施の形態１における半導体装置を模式的に表す平面図である。
【図３】この発明の実施の形態１における半導体装置の製造方法を模式的に表す断面模式図である。
【図４】この発明の実施の形態１における半導体装置の動作を説明するための模式図である。
【図５】この発明の実施の形態１における半導体装置の動作を説明するためのポテンシャル分布図である。
【図６】この発明の実施の形態１における半導体装置の動作を説明するためのポテンシャル分布図である。
【図７】この発明の実施の形態１における半導体装置の動作を説明するための電流比率図である。
【図８】この発明の実施の形態１における半導体装置の動作を説明するためのオン電流増加率図である。
【図９】この発明の実施の形態１における半導体装置のオン電流特性図である。
【図１０】この発明の実施の形態１における半導体装置のオフ電流特性図である。
【図１１】この発明の実施の形態１における半導体装置の一形態を模式的に表す平面図である。
【図１２】この発明の実施の形態２における炭化珪素半導体装置を模式的に表す断面模式図である。
【図１３】この発明の実施の形態２における半導体装置のオン電流特性図である。
【図１４】この発明の実施の形態２における半導体装置のオフ電流特性図である。
【図１５】この発明の実施の形態３における炭化珪素半導体装置を模式的に表す断面模式図である。
【図１６】この発明の実施の形態３における半導体装置のオン電流特性図である。
【図１７】この発明の実施の形態３における半導体装置のオフ電流特性図である。
【図１８】この発明の実施の形態４における炭化珪素半導体装置を模式的に表す断面模式図である。
【図１９】この発明の実施の形態４における炭化珪素半導体装置を模式的に表す断面模式図である。
【図２０】この発明の実施の形態４における炭化珪素半導体装置を模式的に表す断面模式図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
まず、本発明の実施の形態１における半導体装置の構成を説明する。ここでは、第１導電型をｎ型、第２導電型をｐ型としている。
【００１４】
図１は、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードの断面模式図である。図１において、４Ｈ型炭化珪素材料で低抵抗ｎ型の半導体基板１０の第一の主面上に４Ｈ型炭化珪素材料でｎ型のドリフト層２０が形成されている。ドリフト層２０の表層部には、所定の幅、所定の間隔で互いに隣接して形成された、複数のｐ型の第１ウェル領域３０が形成されている。第１ウェル領域３０の下部（半導体基板１０側）には、第１ウェル領域３０よりｐ型不純物濃度が低く、第１ウェル領域３０の幅より小さい幅で形成された第２ウェル領域４０が形成されている。第２ウェル領域４０と半導体基板１０との間には、ｎ型のドリフト層２０が形成されている。また、第１ウェル領域３０とドリフト層２０の表面上には、ショットキ電極５０が形成されている。また、半導体基板１０の第１の主面の反対側の第２の主面には、半導体基板１０に接して、オーミック電極６０が形成されている。さらに、ショットキ電極５０の周囲にあたる箇所のドリフト層２０の表層部には、ｐ型の終端構造７０が形成されている。
【００１５】
図２は、図１に示した本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードを上面から透過して見た平面図である。図２において、ドリフト層２０の表面上には、ショットキ電極５０が形成されている。ショットキ電極５０の周囲のドリフト層２０の表層部には、終端構造７０が形成されている。ショットキ電極５０の下部のドリフト層２０の表層部には上面から見て長方形の第１ウェル領域３０が所定の幅、所定の間隔で複数形成されている。各第１ウェル領域３０の下部（半導体基板１０側）には、第１ウェル領域３０と中心を合わせて第１ウェル領域３０の幅より小さい幅の第２ウェル領域４０が形成されている。
【００１６】
図１および図２に示した炭化珪素ＪＢＳダイオードにおいて、半導体基板１０は、低抵抗ｎ型で第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有しｃ軸方向に対して８°以下に傾斜されている４Ｈ型炭化珪素半導体基板である。ｎ型の炭化珪素半導体のドリフト層２０は、１×１０13ｃｍ-3〜１×１０16ｃｍ-3の濃度の窒素をｎ型不純物として含有し、１０〜１００μｍ程度の厚さを有する。半導体基板１０およびドリフト層２０のｎ型不純物は窒素である。
ｐ型の第１ウェル領域３０は、ｐ型不純物として１×１０17ｃｍ-3〜１×１０18ｃｍ-3の濃度のＡｌを含み、深さは、０．１〜０．５μｍである。ｐ型の第２ウェル領域４０は、ｐ型不純物としてのＡｌを含み、その幅は第１ウェル領域３０の幅より小さく、深さは、０．５〜６μｍである。第２ウェル領域４０のｐ型不純物の濃度は、第１ウェル領域３０のｐ型不純物の濃度より少なく、例えば１〜２桁少ないものとする。また、終端構造７０は、主にｐ型の領域であり、形状は、断面形状が長方形、断面形状が離散的なＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）などから適宜選択されればよく、また、そのそれぞれの部分の濃度も適宜決められればよい。ショットキ電極５０はＴｉ、オーミック電極６０はＮｉとした。
【００１７】
次に、本実施の形態の半導体装置である炭化珪素半導体を用いたＪＢＳダイオードの製造方法について、図３の断面模式図を用いて説明する。図３は、本実施の形態の半導体装置である炭化珪素半導体を用いたＪＢＳダイオードの製造方法を説明するための断面模式図である。
まず、図３（ａ）に示すように、ｎ型不純物として１×１０18ｃｍ-3程度かこれ以上の濃度の窒素を含有するｎ型で低抵抗の炭化珪素の半導体基板１０上に、化学気相堆積（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によりｎ型の不純物濃度が１×１０13ｃｍ-3〜１×１０16ｃｍ-3で１〜５μｍの厚さの炭化珪素で構成されるドリフト層第一領域２１をエピタキシャル成長する。
つづいて、図３（ｂ）に示すように、ドリフト層第一領域２１の所定の位置に第２導電型不純物のＡｌをイオン注入することにより第２ウェル領域第一領域４１を形成する。
【００１８】
次に、図３（ｃ）に示すように、ドリフト層第一領域２１に第２ウェル領域第一領域４１を形成したもの上に、ドリフト層第一領域２１と同じ不純物種、同じ不純物濃度でおおよそ０．５〜２μｍの厚さのドリフト層第二領域２２をエピタキシャル成長する。
つづいて、図３（ｄ）に示すように、ドリフト層第二領域２２の第２ウェル領域第一領域４１に対応した平面上の位置に第２導電型不純物のＡｌをイオン注入することにより第１ウェル領域第一領域４１とつながった第２ウェル領域第二領域４２を形成する。
【００１９】
図３（ｃ）、図３（ｄ）に示した工程を繰り返すことにより、所定の厚さのドリフト層２０と所定の深さの第２ウェル領域４０を形成する。
【００２０】
次に、図３（ｅ）に示すように、第２ウェル領域４０を形成したものの所定の位置に第２導電型不純物のＡｌをイオン注入することにより第１ウェル領域３０を形成する。
【００２１】
つづいて、第２導電型不純物のＡｌをイオン注入して終端構造７０を形成し、イオン注入した不純物を活性化アニールする。活性化アニールは、１５００〜２２００℃の温度範囲、０．５〜６０分の範囲の時間などの条件で行えばよい。
次に、ドリフト層２０などの表面にショットキ電極５０をスパッタ法で形成し、半導体基板１０の裏面（第２の主面）側にオーミック電極６０をスパッタ法で形成することにより、図１に断面を示すような、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードを製造できる。
【００２２】
次に、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードの動作について説明する。
【００２３】
本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードは、オン時には、ショットキ電極５０からオーミック電極６０に向かって電流が流れるが、オフ時には、ショットキ電極５０の電位に対してオーミック電極６０の電位が高くなり、ｎ型のドリフト層２０と、ｐ型の第１ウェル領域３０または第２ウェル領域４０との間のｐｎ接合部に逆バイアス電圧が印加され、ｐｎ接合部からｎ型の領域およびｐ型の領域に向かってそれぞれ空乏層ができる。
【００２４】
本実施の形態の炭化珪素ＪＢＳダイオードに定格逆バイアス電圧が印加されると、オフ時においては、第１ウェル領域３０から延びる空乏層が隣接する第１ウェル領域間のショットキ電極５０に接するドリフト層２０の表層部を全て空乏化し、また、第２ウェル領域が断面横方向に両側から空乏化され、第２ウェル領域４０全体が完全に空乏化される。
また、第１ウェル領域３０は、第２ウェル領域４０より高濃度の第２導電型不純物を有し、第１ウェル領域３０の幅も第２ウェル領域４０の幅より大きいので、オフ時においても、完全には空乏化されない、すなわち、空乏化されない領域が残る。
【００２５】
一方、オン時には、ｐｎダイオードとショットキダイオードが並列に接続されたＪＢＳダイオードの内、ショットキダイオードの部分に主に電流が流れる。
【００２６】
ここで、本実施の形態の炭化珪素ＪＢＳダイオードのオン時の電流の流れとポテンシャル分布について、図４〜７を用いて説明する。
図４は、一般的な炭化珪素ＪＢＳダイオードおよび炭化珪素ｐｎダイオードの断面構造を示す断面模式図であり、図４（ａ）は、炭化珪素ＪＢＳダイオードの断面図、図４（ｂ）は、炭化珪素ｐｎダイオードのダイオードである。
【００２７】
図４において、炭化珪素ＪＢＳダイオードは本実施の形態の炭化珪素ＪＢＳダイオードから第２ウェル領域４０を削除したもの、すなわち、第２ウェル領域４０がドリフト層２０のままであるものに相当し、炭化珪素ｐｎダイオードは、図４の炭化珪素ＪＢＳダイオードからさらに第１ウェル領域３０を全面に形成したものに相当する。図４の炭化珪素ＪＢＳダイオード、および、炭化珪素ｐｎダイオードにおいて、半導体基板１１、１２上にｎ型のドリフト層２１、２２が形成されている。ドリフト層２１、２２の表層部には、ｐ型の第１ウェル領域３１、３２が形成されている。第１ウェル領域３１，３２またはドリフト層２１の表面上には、ショットキ電極５１、５２が形成されている。また、半導体基板１１、１２の第１の主面の反対側の第２の主面には、半導体基板１１、１２に接して、オーミック電極６１、６２が形成されている。図４の炭化珪素ＪＢＳダイオードでは、複数のｐ型の第１ウェル領域３１が離散的に形成されており、図４の炭化珪素ｐｎダイオードでは、ｐ型の第１ウェル領域３２がドリフト層２２の表層部全面に形成されている。
【００２８】
ここで、図４に示す、炭化珪素ＪＢＳダイオードのオン時にショットキダイオード部を流れる電流経路「Ａ」とｐｎダイオード部を流れる電流経路「Ｂ」およびｐｎダイオードのオン時の電流経路「Ｃ」を考える。
【００２９】
図５は、図４の電流経路「Ａ」、「Ｂ」、「Ｃ」におけるポテンシャルの分布を数値計算したものであり、アノード電極（ショットキ電極５１、５２）とカソード電極（オーミック電極６１、６２）との間に０Ｖのバイアス電圧が印加された場合のポテンシャルの深さ方向分布を示す。ここで、ドリフト層２１、２２の厚さは４μｍであり、第１ウェル領域３１の断面横方向の幅を２μｍ、複数の第１ウェル領域３１間の間隔を２μｍ（繰り返しピッチは４μｍ）としている。また、第１ウェル領域３１、３２の厚さは、０．８μｍとした。図５の電流経路「Ａ」、「Ｂ」、「Ｃ」のポテンシャル分布を比較すると、ｐｎ接合のある電流経路「Ｂ」、「Ｃ」の電流経路のポテンシャル分布は、ほぼ同じ分布になり、ｐｎ接合のない電流経路「Ａ」とは異なっている。４Ｈ型の炭化珪素半導体では、ｐｎ接合の内蔵電位が３Ｖ程度と高く、また、ショットキ電極５１とドリフト層２１との間のショットキ障壁も大きいので、０Ｖバイアスでは電流は流れない。
【００３０】
図６は、アノード電極（ショットキ電極５１、５２）とカソード電極（オーミック電極６１、６２）との間に３Ｖのバイアス電圧が印加された場合の図４の電流経路「Ａ」、「Ｂ」、「Ｃ」におけるポテンシャルの分布を数値計算したものであり、ポテンシャルの深さ方向分布を示す。ドリフト層２１、２２の厚さ、第１ウェル領域３１の幅などは図５と同じである。図６の電流経路「Ａ」、「Ｂ」、「Ｃ」のポテンシャル分布を比較すると、ｐｎ接合のある電流経路「Ｂ」、「Ｃ」の電流経路のポテンシャル分布の間にもポテンシャル分布に差が生じている。図６において、「Ａ」の炭化珪素ＪＢＳダイオードのショットキダイオード部では、順方向にバイアスが印加されることによってエネルギー障壁が解消され、電流が流れる。また、「Ｃ」の炭化珪素ｐｎダイオード単体においてもエネルギー障壁差はほぼ解消され、電流が流れる。しかしながら、「Ｂ」の炭化珪素ＪＢＳダイオードのｐｎダイオード部においては、ｎ型領域のポテンシャルが隣接する炭化珪素ＪＢＳダイオードのショットキダイオード部の電流経路「Ａ」を流れる電流の影響を受けるため、電流経路「Ｃ」ほどｐ型領域とｎ型領域とのポテンシャル差が縮まらない。このため、３Ｖ程度のバイアス電圧印加ではｐｎ接合がオンせず、電流が流れない。ｐｎ接合をオンさせるためには、より高いバイアス電圧を印加する必要がある。
【００３１】
一方、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードによれば、図１にその断面図を示したように、第１ウェル領域３０の下部に第２ウェル領域４０を設けているので、ｐｎ接合部（第２ウェル領域４０の下端）をショットキ界面（ショットキ電極５０とドリフト層２０との境界）から離れた位置に形成できているため、ｐｎ接合部の電位を図４（ｂ）の炭化珪素ｐｎダイオードの電位に近づけることができ、ｐｎ接合のｐ型領域とｎ型領域のポテンシャル差を小さくできる。したがって、より低いバイアス電圧の印加でｐｎダイオードをオンさせることができる。
【００３２】
なお、第２ウェル領域４０の深さ（縦方向の長さ）を３〜６μｍとすることにより、大きな効果を得ることができる。しかしながら、ドリフト層２０の厚さにも依るが、０．５μｍ以上あれば、効果を奏する。
【００３３】
また、炭化珪素ＪＢＳダイオードにおいては、上述のとおり、オン電流の中ではショットキダイオード部を流れる電流が支配的であるので、第１ウェル領域３０をそのままの幅で深く形成すると、ショットキダイオード部のオン電流が、ショットキ界面（ショットキ電極５０とドリフト層２０との境界）からオーミック電極６０に向けて広がってショットキ界面の面積相当以上の電流が流れる効果が抑制され、オン電流が減少する。
【００３４】
図７は、図４（ａ）にその断面図を示した一般的な炭化珪素ＪＢＳダイオードにおいて、第１ウェル領域３１の直下に流れる電流のうち、第１ウェル領域３１の左右端部から所定の幅の領域内を流れる割合を示した図であって、横軸は、全第１ウェル領域３１幅に対する幅の割合（上面から見た面積割合に相当）である。図７では、第１ウェル領域３１の幅が４μｍ、１０μｍ、３０μｍの場合について数値計算したものを示す。
【００３５】
図７によれば、第１ウェル領域３１端から第１ウェル領域３１の全幅に対して２５％の幅の領域、すなわち、第１ウェル領域３１を上面から見た全面積に対する第１ウェル領域３１端からの面積が２５％のところを全第１ウェル領域３１下を流れる電流の５０％以上の電流が流れることがわかる。すなわち、第１ウェル領域３１の中央部の７５％の面積には全第１ウェル領域３１下を流れる電流の５０％以下の電流しか流れておらず、ここでは、オン電流密度が低い。
【００３６】
また、図８は、図１にその断面図を示した炭化珪素ＪＢＳダイオードにおいて、第１ウェル領域３０の幅に対し、第２ウェル領域４０の幅が占める比率を変化させたときの素子のオン抵抗、すなわち、素子のオン時の抵抗がどのように変化するかを示した図である。図８において、横軸は、第２ウェル領域４０の幅の第１ウェル領域３０の幅に対する比率、縦軸は、第２ウェル領域４０の幅が０、つまり第２ウェル領域４０が形成されていない状態の素子のオン抵抗に対する、素子のオン抵抗の増大率であり、第１ウェル領域３０の幅が２μｍの場合を破線、第１ウェル領域３０の幅が４μｍの場合を実線で示している。
【００３７】
図８に示すように、第２ウェル領域４０の幅の第１ウェル領域３０に対する比率が大きくなるにつれ、オン抵抗は増大するが、比率がおよそ７５％を超えるときに、オン抵抗の増大率の比率に対する傾きが大きくなっていることが分かる。
ＪＢＳダイオードでは、オン電流はショットキ電極５０直下から、第１ウェル領域３０、及び第２ウェル領域４０の下部へ回り込むように流れるが、この結果は、第１ウェル領域３０直下では、第１ウェル領域３０が無い領域（ショットキダイオード部）に近い第１ウェル領域３０の断面横方向の端部に近いほどオン電流の電流密度が高く、その電流が流れる領域が第１ウェル領域３０の端部からおよそ２５％の領域であることを示している。
【００３８】
図７および図８の結果から、図１の構造の炭化珪素ＪＢＳダイオードの第１ウェル領域３０の幅より第２ウェル領域４０の幅を小さくすることにより、オン電流の低下を小さくすることができることがわかる。また、特許文献２のように、ショットキダイオード部とｐｎダイオード部との間に絶縁膜を設けた場合より、オン電流を増加させることができる。
より望ましくは、図１（ａ）の構造の炭化珪素ＪＢＳダイオードの第１ウェル領域３０の断面横方向端部から２５％の幅の部分をショットキダイオードから広がる電流経路としてｎ型にしておく、すなわち、第２ウェル領域４０の断面横方向の幅を第１ウェル領域３０の３／４以下にすることにより、オン電流の大幅な低下を招かないようにすることができる。
【００３９】
次に、本実施の形態の炭化珪素ＪＢＳダイオードのオン電流特性、オフ電流特性を数値計算した結果を示す。オン電流特性、オフ電流特性とも、微分抵抗率で１０ｍΩｃｍ２以下、耐圧４ＫＶ以上のドリフト層２０、第１ウェル領域３０の幅が４μｍ、深さが０．３μｍ、不純物濃度が２×１０１８ｃｍ−３、第２ウェル領域４０の幅が３μｍ、深さが６μｍ、不純物濃度が２×１０１６ｃｍ−３として計算した。
【００４０】
図９は、図４（ａ）の構造の炭化珪素ＪＢＳダイオード（従来構造）と、本実施の形態の炭化珪素ＪＢＳダイオードとのオン電流特性を比較したものである。図９において、本実施の形態の炭化珪素ＪＢＳダイオードでは、バイアス電圧が７Ｖ付近以上で電流密度が従来構造のそれより増加している。
【００４１】
図１０は、図４（ａ）の構造の炭化珪素ＪＢＳダイオードと、本実施の形態の炭化珪素ＪＢＳダイオードとのオフ電流を比較したものである。図１０において、本実施の形態の炭化珪素ＪＢＳダイオードでは、従来構造より逆方向電流密度が減少、降伏電圧が増加し、オフ時の耐圧が向上している。
【００４２】
本実施の形態の炭化珪素ＪＢＳダイオードにおいては、第２ウェル領域４０がオフ時に完全に空乏化するように設定されているので、比較的高濃度の不純物を含む第１ウェル領域３０をそのまま深くしたときのようにオフ時の耐圧が低下しないで、オフ時の耐圧が改善している。
【００４３】
このように、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードにおいては、ｐｎダイオードのｐｎ接合をショットキ電極から離れた箇所に形成し、また、ショットキ電極から離れた箇所でウェル領域の幅を狭く形成しているので、ｐｎダイオードにより低バイアス電圧で電流を流すことができ、ショットキダイオードに流れる電流を増大させることができる。したがって、サージ電流が発生した場合においても、サージ電流がｐｎダイオードに流れ易く、ショットキダイオードに過電流が流れるのを抑制できるため、スイッチング速度が大きく、サージ等の大電流が印加された場合の保護機能をより高めた半導体装置を得ることができる。
【００４４】
また、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードは、第２ウェル領域４０がオフ時に完全に空乏化するので、比較的高濃度の不純物を含む第１ウェル領域３０をそのまま深くしたときのように、オフ時の耐圧が低下しない。
さらに、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードは、オフ時にも第１ウェル領域３０が完全には空乏化しないので、第１ウェル領域３０間のドリフト層２０に空乏層が広がりやすく耐圧が確保できる。
【００４５】
なお、本実施の形態においては、炭化珪素半導体を用いた半導体装置を例に説明したが、ＧａＮ、ダイヤモンドなどのワイドバンドギャップ半導体を用いた半導体装置であれば、同様の効果を奏する。また、炭化珪素半導体は、４Ｈ型炭化珪素半導体でなくても３Ｃ型などの炭化珪素半導体であっても同様の効果を奏する。
【００４６】
また、本実施の形態の炭化珪素ＪＢＳダイオードの平面構造については、図２の長方形状の第１ウェル領域３０、第２ウェル領域４０が並んだものの例を示して説明したが、平面構造はこれに限るものではなく、図１１にその上面図を示すように、正方形状の第１ウェル領域３０、第２ウェル領域４０が縦横に並んだものであってもよい。このような場合には、幅は平面図の中の縦方向と横方向の両方の方向に対して規定されるものとする。
このように、平面構造は、図２に示したものに限るものではなく、上面から見て多角形や円の形状であってもよい。
【００４７】
さらに、ｎ型不純物、ｐ型不純物の例として、窒素、アルミニウムの例をあげたが、不純物は他の不純物でもよい、ｎ型不純物は燐、ｐ型不純物はホウ素であってもよい。
また、ショットキ電極５０としてＴｉ、オーミック電極６０は、Ｎｉの例を示して説明したが、ショットキ電極５０、オーミック電極６０の材料としてはこれらに限るものではなく、ショットキ電極５０であれば、ｎ型のドリフト層２０とショットキ接続するＭｏ、Ｎｉ等から適宜選択すればよい。また、オーミック電極６０であれば、ｎ型の半導体基板１０とオーミック接続する金属であれば他の金属であってもよい。
【００４８】
なお、本実施の形態の半導体装置の製造工程において、図３（ｃ）と図３（ｄ）の工程を繰り返すなどとして説明したが、これらの工程は、第２ウェル領域４０の深さ（厚さ）に応じて行えばよく、例えば、図３（ｃ）と図３（ｄ）の工程を行なわなくてもよい。
また、上記では、オフ時に第１ウェル領域３０から延びる空乏層が隣接する第１ウェル領域間のショットキ電極５０に接するドリフト層２０の表層部（ショットキ界面）を全て空乏化する例を説明したが、耐圧が高くない半導体装置においては、オフ時にショットキ界面が完全に空乏化する必要はなく、オフ時にショットキ界面が完全に空乏化しなくてもよい。
さらに、上記では、オフ時に第２ウェル領域４０が完全に空乏化する例を説明したが、耐圧が高くない半導体装置においては、オフ時に第２ウェル領域４０が完全に空乏化する必要はなく、オフ時に第２ウェル領域４０が完全に空乏化しなくてもよい。
【００４９】
実施の形態２．
図１２は、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードの断面模式図である。図１２においては、実施の形態１の第２ウェル領域４０の不純物濃度が一定であったのに対し、第２ウェル領域４４が縦方向に３段階の不純物濃度階調の領域を有している。第２ウェル領域４４の中では、不純物濃度は、深さが深いほど低濃度になるように第２ウェル領域４４が形成されている。すなわち、第２ウェル領域４４において、第１ウェル領域３０に隣接した領域より半導体基板１０に最近接した箇所でｐ型不純物濃度が低くなっている。その他の点については、実施の形態１と同様であるので詳しい説明を省略する。以下の動作説明においては、第１ウェル領域３０の不純物濃度が２×１０１８ｃｍ−３で、第２ウェル領域４４の不純物濃度が浅い方から順に、２×１０１８ｃｍ−３、２×１０１７ｃｍ−３、２×１０１６ｃｍ−３で、３つの領域（浅い方から順に４４Ａ、４４Ｂ、４４Ｃ）の厚さがそれぞれ２μｍに設定されたものについて説明する。ここでは、第２ウェル領域４４の平均不純物濃度が第１ウェル領域３０不純物濃度より低くなっている。
【００５０】
図１２の炭化珪素ＪＢＳダイオードは、実施の形態１の図３で説明した方法において、各段のイオン注入濃度を変えることによって製造できる。
【００５１】
図１３は、図４（ａ）の構造の炭化珪素ＪＢＳダイオードと、図１の実施の形態１の炭化珪素ＪＢＳダイオードと、本実施の形態の炭化珪素ＪＢＳダイオード（とのオン電流を比較したものである。図１３において、本実施の形態の炭化珪素ＪＢＳダイオードでは、バイアス電圧が７Ｖ付近以上で電流密度が従来構造のそれより増加し、また、実施の形態１の炭化珪素ＪＢＳダイオードと比較してもオン電流が増加している。
【００５２】
また、図１４は、図４（ａ）の構造の炭化珪素ＪＢＳダイオードと、図１の実施の形態１の炭化珪素ＪＢＳダイオードと、本実施の形態の炭化珪素ＪＢＳダイオードとのオフ電流を比較したものである。図１４において、本実施の形態の炭化珪素ＪＢＳダイオードでは、従来構造より逆方向電流密度が減少、降伏電圧が増加し、オフ時の耐圧が向上している。さらに、本実施の形態の炭化珪素ＪＢＳダイオードでは、実施の形態１の炭化珪素ＪＢＳダイオードと比較してもオフ時の逆方向電流密度が減少している。
【００５３】
このように、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードによれば、実施の形態１の半導体装置よりさらにオン電流が高くでき、オフ特性を向上させることができる。
【００５４】
実施の形態３．
図１５は、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードの断面模式図である。図１２においては、実施の形態１の第２ウェル領域４０の幅が一定であったのに対し、第２ウェル領域４５が縦方向に２段階の幅を有している。第２ウェル領域４５の中で、深さが深いほど幅が小さくなるように第２ウェル領域４５が形成されている。すなわち、第２ウェル領域４４において、第１ウェル領域３０に隣接した領域より半導体基板１０に最近接した箇所で幅が狭くなっている。その他の点については、実施の形態１と同様であるので詳しい説明を省略する。以下の動作説明においては、第１ウェル領域３０の不純物濃度が２×１０１８ｃｍ−３で、第２ウェル領域４４の幅が浅い方から順に、３μｍ、１．５μｍで、２つの領域（浅い方から順に４５Ａ、４５Ｂ）の厚さがそれぞれ３μｍに設定されたものについて説明する。
【００５５】
図１５の炭化珪素ＪＢＳダイオードは、実施の形態１の図３で説明した方法において、イオン注入時の注入マスクの開口幅を変えることによって製造できる。
【００５６】
図１６は、図４（ａ）の構造の炭化珪素ＪＢＳダイオードと、図１の実施の形態１の炭化珪素ＪＢＳダイオードと、本実施の形態の炭化珪素ＪＢＳダイオードとのオン電流を比較したものである。図１６において、本実施の形態の炭化珪素ＪＢＳダイオードでは、バイアス電圧が７Ｖ付近以上で電流密度が従来構造のそれより増加し、また、実施の形態１の炭化珪素ＪＢＳダイオードと同等かそれ以上のオン電流特性を有する。
【００５７】
また、図１７は、図４（ａ）の構造の炭化珪素ＪＢＳダイオードと、図１の実施の形態１の炭化珪素ＪＢＳダイオードと、本実施の形態の炭化珪素ＪＢＳダイオードとのオフ電流を比較したものである。図１７において、本実施の形態の炭化珪素ＪＢＳダイオードでは、従来構造より逆方向電流密度が減少、降伏電圧が増加し、オフ時の耐圧が向上している。さらに、本実施の形態の炭化珪素ＪＢＳダイオードでは、実施の形態１の炭化珪素ＪＢＳダイオードと比較してもオフ時の逆方向電流密度が減少している。
【００５８】
このように、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードによれば、ショットキ電極から離れた箇所でウェル領域の幅をより狭く形成しているので、オン電流特性をより向上させることができる。
【００５９】
実施の形態４．
図１８は、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードの断面模式図である。図１８においては、実施の形態１のｎ型ドリフト層２０の不純物濃度を均一にしていたのに対し、ドリフト層２０の表層部でドリフト層２０がショットキ電極５０と接する領域にドリフト層２０よりもｎ型の不純物濃度が高いｎ型の高濃度ドリフト領域８０が形成されている。高濃度ドリフト領域８０は、第２ウェル領域４０よりも浅く形成されている。その他の点については実施の形態１で説明した炭化珪素ＪＢＳダイオードと同様であるので、詳しい説明を省略する。
【００６０】
図１８に示す炭化珪素ＪＢＳダイオードは、実施の形態１の図３で説明した方法において、最終のドリフト層２０（エピタキシャル層）を形成直後、あるいは、第１ウェル領域３０形成後に、ドリフト層２０表層部のうち、後にショットキ電極５０に接続する領域に、ドリフト層２０よりもｎ型不純物濃度の高いｎ型の高濃度ドリフト領域８０をイオン注入法などで形成することにより製造できる。
【００６１】
なお、高濃度ドリフト領域８０を、図１９にその断面模式図を示すように、ドリフト層２０の上部全域に形成してもよい。この場合、高濃度ドリフト領域８０は、イオン注入法ではなくドリフト層２０上へのエピタキシャル成長法によって形成してもよい。
また、図２０にその断面模式図を示すように、高濃度ドリフト領域８０を第１ウェル領域３０が形成されていない領域の一部にのみ形成してもよい。
【００６２】
本実施の形態の炭化珪素ＪＢＳダイオードにおいては、オン電流の電流経路となるショットキ電極５０直下の領域を高濃度ドリフト領域８０のｎ型不純物濃度を高くしているため、オン抵抗を低減することができる。さらに、高濃度ドリフト領域８０は、ドリフト層２０表層部に第２ウェル領域４０よりも浅く形成されているため、第２ウェル領域４０底面が高電界となることを回避でき、耐圧の大幅な悪化を防ぐことができる。
【００６３】
なお、実施の形態１〜４においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、これに限るものではなく、第１の導電型をｐ型、第２の導電型をｎ型としても同様の効果を奏する。
【００６４】
また、実施の形態１〜４において、空乏化と記載していることは、空乏化するように電圧と不純物濃度の関係が設計されていることを示す。
【符号の説明】
【００６５】
１０  半導体基板、２０  ドリフト層、３０  第１ウェル領域、４０  第２ウェル領域、５０  ショットキ電極、６０  オーミック電極、７０  終端構造、８０  高濃度ドリフト領域。
【図１】
2013145545.tif 000003
【図２】
2013145545.tif 000004
【図３】
2013145545.tif 000005
【図４】
2013145545.tif 000006
【図５】
2013145545.tif 000007
【図６】
2013145545.tif 000008
【図７】
2013145545.tif 000009
【図８】
2013145545.tif 000010
【図９】
2013145545.tif 000011
【図１０】
2013145545.tif 000012
【図１１】
2013145545.tif 000013
【図１２】
2013145545.tif 000014
【図１３】
2013145545.tif 000015
【図１４】
2013145545.tif 000016
【図１５】
2013145545.tif 000017
【図１６】
2013145545.tif 000018
【図１７】
2013145545.tif 000019
【図１８】
2013145545.tif 000020
【図１９】
2013145545.tif 000021
【図２０】
2013145545.tif 000022
【手続補正書】
【提出日】平成26年7月7日(2014.7.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の第１の主面に形成され、ワイドバンドギャップ半導体で構成された第１導電型のドリフト層と、
前記ドリフト層の表層部に、所定の間隔で互いに隣接して形成された、複数の第２導電型の第１ウェル領域と、
前記第１ウェル領域の前記半導体基板側に前記第１ウェル領域に隣接して、前記第１ウェル領域より低い第２導電型不純物濃度、前記第１ウェル領域より小さい幅で形成された第２ウェル領域と、
前記ドリフト層および前記第１ウェル領域の表面上に形成され、前記ドリフト層とショットキ接続するショットキ電極と、
前記半導体基板の前記第１の主面の反対側の第２の主面に接して形成されたオーミック電極と
を備え、
半導体装置がオフ状態にあるとき、前記第１ウェル領域に空乏化しない領域が残ることを特徴とする半導体装置。
【請求項２】
第１導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の第１の主面に形成され、ワイドバンドギャップ半導体で構成された第１導電型のドリフト層と、
前記ドリフト層の表層部に、所定の間隔で互いに隣接して形成された、複数の第２導電型の第１ウェル領域と、
前記第１ウェル領域の前記半導体基板側に前記第１ウェル領域に隣接して、前記第１ウェル領域より低い第２導電型不純物濃度、前記第１ウェル領域より小さい幅で形成された第２ウェル領域と、
前記ドリフト層および前記第１ウェル領域の表面上に形成され、前記ドリフト層とショットキ接続するショットキ電極と、
前記半導体基板の前記第１の主面の反対側の第２の主面に接して形成されたオーミック電極と
を備え、
前記半導体装置がオフ状態にあるとき、前記第２ウェル領域が全て空乏化することを特徴とする半導体装置。
【請求項３】
第１導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の第１の主面に形成され、ワイドバンドギャップ半導体で構成された第１導電型のドリフト層と、
前記ドリフト層の表層部に、所定の間隔で互いに隣接して形成された、複数の第２導電型の第１ウェル領域と、
前記第１ウェル領域の前記半導体基板側に前記第１ウェル領域に隣接して、前記第１ウェル領域より低い第２導電型不純物濃度、前記第１ウェル領域より小さい幅で形成された第２ウェル領域と、
前記ドリフト層および前記第１ウェル領域の表面上に形成され、前記ドリフト層とショットキ接続するショットキ電極と、
前記半導体基板の前記第１の主面の反対側の第２の主面に接して形成されたオーミック電極と
を備え、
半導体装置がオフ状態にあるとき、隣り合う第１ウェル領域から延びる空乏層が前記第１ウェル領域間の前記ショットキ電極に接する前記ドリフト層の表層部を全て空乏化することを特徴とする半導体装置。
【請求項４】
第１導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の第１の主面に形成され、ワイドバンドギャップ半導体で構成された第１導電型のドリフト層と、
前記ドリフト層の表層部に、所定の間隔で互いに隣接して形成された、複数の第２導電型の第１ウェル領域と、
前記第１ウェル領域の前記半導体基板側に前記第１ウェル領域に隣接して、前記第１ウェル領域より低い第２導電型不純物濃度、前記第１ウェル領域より小さい幅で形成された第２ウェル領域と、
前記ドリフト層および前記第１ウェル領域の表面上に形成され、前記ドリフト層とショットキ接続するショットキ電極と、
前記半導体基板の前記第１の主面の反対側の第２の主面に接して形成されたオーミック電極と
を備え、
前記第２ウェル領域の幅は、前記第１ウェル領域の３／４以下の値であることを特徴とする半導体装置。
【請求項５】
第１導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の第１の主面に形成され、ワイドバンドギャップ半導体で構成された第１導電型のドリフト層と、
前記ドリフト層の表層部に、所定の間隔で互いに隣接して形成された、複数の第２導電型の第１ウェル領域と、
前記第１ウェル領域の前記半導体基板側に前記第１ウェル領域に隣接して、前記第１ウェル領域より低い第２導電型不純物濃度、前記第１ウェル領域より小さい幅で形成された第２ウェル領域と、
前記ドリフト層および前記第１ウェル領域の表面上に形成され、前記ドリフト層とショットキ接続するショットキ電極と、
前記半導体基板の前記第１の主面の反対側の第２の主面に接して形成されたオーミック電極と
を備え、
前記第２ウェル領域は、前記第１ウェル領域に隣接した領域より前記半導体基板に最近接した箇所で第２導電型不純物濃度が低いことを特徴とする半導体装置。
【請求項６】
前記第２ウェル領域と前記半導体基板との間には、前記ドリフト層が設けられていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２ウェル領域は、前記第１ウェル領域に隣接した領域より前記半導体基板に最近接した箇所で幅が狭いことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記ドリフト層の表層部の前記ショットキ電極と接する位置に前記ドリフト層より第１導電型不純物の濃度が高い高濃度ドリフト領域が設けられていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項９】
前記ワイドバンドギャップ半導体基板は、炭化珪素半導体基板であり、前記ワイドバンドギャップ半導体は、炭化珪素半導体であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の半導体装置は、第１導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板の第１の主面に形成され、ワイドバンドギャップ半導体で構成された第１導電型のドリフト層と、前記ドリフト層の表層部に、所定の間隔で互いに隣接して形成された、複数の第２導電型の第１ウェル領域と、前記第１ウェル領域の前記半導体基板側に前記第１ウェル領域に隣接して、前記第１ウェル領域より低い第２導電型不純物濃度で、前記第１ウェル領域より小さい幅で形成された第２ウェル領域と、前記ドリフト層および前記第１ウェル領域の表面上に形成され、前記ドリフト層とショットキ接続するショットキ電極と、前記半導体基板の前記第１の主面の反対側の第２の主面に接して形成されたオーミック電極とを備え、半導体装置がオフ状態にあるとき、隣り合う第１ウェル領域から延びる空乏層が前記第１ウェル領域間の前記ショットキ電極に接する前記ドリフト層の表層部を全て空乏化し、かつ、前記第１ウェル領域が完全に空乏化しないものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
ここで、本実施の形態の炭化珪素ＪＢＳダイオードのオン時の電流の流れとポテンシャル分布について、図４〜７を用いて説明する。
図４は、一般的な炭化珪素ＪＢＳダイオードおよび炭化珪素ｐｎダイオードの断面構造を示す断面模式図であり、図４（ａ）は、炭化珪素ＪＢＳダイオードの断面図、図４（ｂ）は、炭化珪素ｐｎダイオードの断面図である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図７および図８の結果から、図１の構造の炭化珪素ＪＢＳダイオードの第１ウェル領域３０の幅より第２ウェル領域４０の幅を小さくすることにより、オン電流の低下を小さくすることができることがわかる。また、特許文献２のように、ショットキダイオード部とｐｎダイオード部との間に絶縁膜を設けた場合より、オン電流を増加させることができる。
より望ましくは、図１の構造の炭化珪素ＪＢＳダイオードの第１ウェル領域３０の断面横方向端部から２５％の幅の部分をショットキダイオードから広がる電流経路としてｎ型にしておく、すなわち、第２ウェル領域４０の断面横方向の幅を第１ウェル領域３０の３／４以下にすることにより、オン電流の大幅な低下を招かないようにすることができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
実施の形態２．
図１２は、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードの断面模式図である。図１２においては、実施の形態１の第２ウェル領域４０の不純物濃度が一定であったのに対し、第２ウェル領域４４が縦方向に３段階の不純物濃度階調の領域を有している。第２ウェル領域４４の中では、不純物濃度は、深さが深いほど低濃度になるように第２ウェル領域４４が形成されている。すなわち、第２ウェル領域４４において、第１ウェル領域３０に隣接した領域より半導体基板１０に最近接した箇所でｐ型不純物濃度が低くなっている。その他の点については、実施の形態１と同様であるので詳しい説明を省略する。以下の動作説明においては、第１ウェル領域３０の不純物濃度が２×１０１８ｃｍ−３で、第２ウェル領域４４の不純物濃度が浅い方から順に、２×１０１８ｃｍ−３、２×１０１７ｃｍ−３、２×１０１６ｃｍ−３で、３つの領域（浅い方から順に４４Ａ、４４Ｂ、４４Ｃ）の厚さがそれぞれ２μｍに設定されたものについて説明する。ここでは、第２ウェル領域４４の平均不純物濃度が第１ウェル領域３０の不純物濃度より低くなっている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
図１３は、図４（ａ）の構造の炭化珪素ＪＢＳダイオードと、図１の実施の形態１の炭化珪素ＪＢＳダイオードと、本実施の形態の炭化珪素ＪＢＳダイオードとのオン電流を比較したものである。図１３において、本実施の形態の炭化珪素ＪＢＳダイオードでは、バイアス電圧が７Ｖ付近以上で電流密度が従来構造のそれより増加し、また、実施の形態１の炭化珪素ＪＢＳダイオードと比較してもオン電流が増加している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
実施の形態３．
図１５は、本実施の形態の半導体装置である炭化珪素ＪＢＳダイオードの断面模式図である。図１においては、実施の形態１の第２ウェル領域４０の幅が一定であったのに対し、第２ウェル領域４５が縦方向に２段階の幅を有している。第２ウェル領域４５の中で、深さが深いほど幅が小さくなるように第２ウェル領域４５が形成されている。すなわち、第２ウェル領域４５において、第１ウェル領域３０に隣接した領域より半導体基板１０に最近接した箇所で幅が狭くなっている。その他の点については、実施の形態１と同様であるので詳しい説明を省略する。以下の動作説明においては、第１ウェル領域３０の不純物濃度が２×１０１８ｃｍ−３で、第２ウェル領域４５の幅が浅い方から順に、３μｍ、１．５μｍで、２つの領域（浅い方から順に４５Ａ、４５Ｂ）の厚さがそれぞれ３μｍに設定されたものについて説明する。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2013145545.tif 000023
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正の内容】
【図１９】
2013145545.tif 000024
【国際調査報告】
2013145545.tif 000025
2013145545.tif 000026
2013145545.tif 000027
2013145545.tif 000028