(57)【要約】  半導体集積回路の設計方法は、容量セルのキャパシタンスと外部のインダクタンスとに応じた共振周波数における電源電圧とグランド電圧との間のインピーダンスと、目標周波数における前記電源電圧と前記グランド電圧との間のインピーダンスとが、それぞれの所望値近傍又は該それぞれの所望値以下となるように、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が互いに異なる少なくとも２種類の容量セルを前記電源電圧と前記グランド電圧との間に挿入することを含む。
2013038511.tif 000002
【特許請求の範囲】
【請求項１】
容量セルのキャパシタンスと外部のインダクタンスとに応じた共振周波数における電源電圧とグランド電圧との間のインピーダンスと、目標周波数における前記電源電圧と前記グランド電圧との間のインピーダンスとが、それぞれの所望値近傍又は該それぞれの所望値以下となるように、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が互いに異なる少なくとも２種類の容量セルを前記電源電圧と前記グランド電圧との間に挿入する
ことを含むことを特徴とする半導体集積回路の設計方法。
【請求項２】
前記２種類の容量セルを生成するに際し、
前記共振周波数と、前記外部のインダクタンスと、第１の所望のインピーダンスとに応じて第１の容量のキャパシタンス値を定め、
前記第１の所望のインピーダンスに応じて前記第１の容量の等価直列抵抗の抵抗値を定め、
前記目標周波数と第２の所望のインピーダンスとに応じて第２の容量のキャパシタンス値を定め、
前記第２の所望のインピーダンスに応じて前記第２の容量の等価直列抵抗の抵抗値を定め、
前記少なくとも２種類の容量セルのうちの第1の容量セルを1つ又は複数個並列に接続することにより前記第1の容量及び前記第1の容量の等価直列抵抗を実現し、
前記少なくとも２種類の容量セルのうちの第２の容量セルを1つ又は複数個並列に接続することにより前記第２の容量及び前記第２の容量の等価直列抵抗を実現する
ことを含むことを特徴とする請求項１記載の半導体集積回路の設計方法。
【請求項３】
前記第１の容量の前記共振周波数におけるリアクタンスが、前記共振周波数における前記外部のインダクタンスのリアクタンスと前記第１の所望のインピーダンスとの両方と等しくなるように、前記第１の容量のキャパシタンス値を定め、
前記第１の所望のインピーダンスと略等しくなるように前記第１の容量の等価直列抵抗の抵抗値を定める
ことを含むことを特徴とする請求項２記載の半導体集積回路の設計方法。
【請求項４】
前記第２の容量の前記目標周波数におけるリアクタンスが前記第２の所望のインピーダンス以下となるように前記第２の容量のキャパシタンス値を定め、
前記第２の所望のインピーダンス以下となるように前記第２の容量の等価直列抵抗の抵抗値を定める
ことを含むことを特徴とする請求項３記載の半導体集積回路の設計方法。
【請求項５】
容量セルのキャパシタンスと外部のインダクタンスとに応じた共振周波数における電源電圧とグランド電圧との間のインピーダンスと、目標周波数における前記電源電圧と前記グランド電圧との間のインピーダンスとが、それぞれの所望値近傍又は該それぞれの所望値以下となるように、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が互いに異なる少なくとも２種類の容量セルを前記電源電圧と前記グランド電圧との間に挿入する
処理をコンピュータに実行させることを特徴とする半導体集積回路の設計プログラム。
【請求項６】
前記共振周波数と、前記外部のインダクタンスと、第１の所望のインピーダンスとに応じて第１の容量のキャパシタンス値を定め、
前記第１の所望のインピーダンスに応じて前記第１の容量の等価直列抵抗の抵抗値を定め、
前記目標周波数と第２の所望のインピーダンスとに応じて第２の容量のキャパシタンス値を定め、
前記第２の所望のインピーダンスに応じて前記第２の容量の等価直列抵抗の抵抗値を定め、
前記少なくとも２種類の容量セルのうちの第1の容量セルを1つ又は複数個並列に接続することにより前記第1の容量及び前記第1の容量の等価直列抵抗を実現し、
前記少なくとも２種類の容量セルのうちの第２の容量セルを1つ又は複数個並列に接続することにより前記第２の容量及び前記第２の容量の等価直列抵抗を実現する
処理をコンピュータに実行させることを特徴とする請求項５記載の半導体集積回路の設計プログラム。
【請求項７】
前記第１の容量の前記共振周波数におけるリアクタンスが、前記共振周波数における前記外部のインダクタンスのリアクタンスと前記第１の所望のインピーダンスとの両方と等しくなるように、前記第１の容量のキャパシタンス値を定め、
前記第１の所望のインピーダンスと略等しくなるように前記第１の容量の等価直列抵抗の抵抗値を定める
処理をコンピュータに実行させることを特徴とする請求項６記載の半導体集積回路の設計プログラム。
【請求項８】
前記第２の容量の前記目標周波数におけるリアクタンスが前記第２の所望のインピーダンス以下となるように前記第２の容量のキャパシタンス値を定め、
前記第２の所望のインピーダンス以下となるように前記第２の容量の等価直列抵抗の抵抗値を定める
処理をコンピュータに実行させることを特徴とする請求項７記載の半導体集積回路の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、電源系についての半導体集積回路の設計方法及び設計プログラムに関する。
【背景技術】
【０００２】
電源供給系において電源電圧がノイズにより変動すると、半導体集積回路が誤動作してしまう可能性がある。そこで、ＨＩＧＨ側の電位の電源配線とＬＯＷ側（グランド側）の電位の電源配線との間に容量素子（デカップリングコンデンサ）を挿入することにより、電源供給系のインピーダンスを低下させ、電源ノイズを低下させる。このような容量素子は、プリント基板、パッケージ、及びＬＳＩ（大規模集積回路）チップ内の少なくとも１つに配置される。ＬＳＩチップ内に容量素子を配置する場合には、論理セルと同様に容量セルを用意しておき、必要な数の容量セルをＬＳＩ内に配置する。【０００３】
容量セルを多数並列に配置して十分な容量値を確保しようとすると、容量セルのＥＳＲ（等価直列抵抗）値が小さくなる。この場合、この容量成分とパッケージの誘導成分とにより共振が発生し、特定の周波数においてインピーダンスが高くなってしまう。ＬＳＩの動作周波数においては所望の小さなインピーダンスであっても、それ以外の周波数位置においてインピーダンスが高い共振点が存在すると、その近傍の周波数に対応する電流変動が発生したときに、大きな電源電圧ノイズが発生してしまう。このような大きな電源電圧ノイズの発生を防止するためには、共振を防止することが望まれる。【０００４】
共振を防止するためには、抵抗を挿入することが有効である。しかしながら、抵抗値を大きくして共振を防止しようとすると、抵抗値の増大により、動作周波数における所望の小さなインピーダンス値を達成することが難くなる。また逆に、動作周波数において所望の小さなインピーダンス値を達成しようとして抵抗値を小さくすると、共振が発生しやすくなる。このように、共振を防止するために抵抗値を大きくするという要請と、動作周波数において所望の小さなインピーダンス値を達成するという要請との、互いに相反する要請を満たすような適切なインピーダンス値を実現することが望まれる。【０００５】
抵抗を挿入するやり方としては、ＬＳＩ外部で電源とグランドとの間にある容量に直列に抵抗を挿入する、電源供給路の途中に抵抗を挿入する、ＬＳＩ内の容量セルのＥＳＲとして抵抗を挿入する、等が考えられる。ＬＳＩ外部で電源とグランドとの間にある容量に直列に抵抗を挿入する場合、当該容量のＥＳＲとして抵抗値を実現しようとすると、ＬＳＩごとに異なる最適な抵抗値に合わせて、適切なＥＳＲ値を有したコンデンサの新規開発が必要になる。代替策として、ＥＳＲ値が大きいコンデンサを並列に並べて適切なＥＳＲ値を実現することも考えられるが、その場合、コンデンサを必要以上に多く搭載することになってしまい、パッケージ等のコンデンサ配置エリアに大きな面積が必要となる。コンデンサの引き出し配線パターン等で所望のＥＳＲ値を実現することも考えられるが、配線パターンを延ばすとインダクタンスが大きくなってしまい、電源雑音の増大を招く。これを抑えるためにはコンデンサの容量値を増大することが必要になり、コストや回路面積が増大することになる。【０００６】
電源供給路の途中に抵抗を挿入する場合、パッケージの供給路の抵抗成分を上昇させる目的でパッケージにおいて高抵抗なビアを用いたり、導体を薄くしたりする等の特別な構造を用いることになり、コストが上昇する。また抵抗値の上昇に伴いインダクタンスも上昇して、電源ノイズの増加を招いてしまう。また電源供給路での抵抗の上昇は、供給路における電圧降下、電力の損失、発熱等の問題をひきおこす。【０００７】
ＬＳＩ内の容量セルのＥＳＲとして抵抗を挿入する場合、上記のようにＬＳＩ外部で抵抗を挿入する場合や電源供給路の途中に抵抗を挿入する場合のような問題点は存在しない。しかしＬＳＩ内の容量セルとしては、一般に、容量セルあたりのＥＳＲが同程度のものしか用意されていない。従って、所望の容量値を達成するために必要となる数の容量セルを配置すると、容量セルの配置数に応じてＥＳＲ値が決まってしまうことになり、ＥＳＲ値を所望の値に制御することができない。【０００８】
また更に、前述のように、共振を防止するために抵抗値を大きくするという要請と、動作周波数において所望の小さなインピーダンス値を達成するという要請との、互いに相反する要請が存在する。従って、ＬＳＩ内の容量セルのＥＳＲとして抵抗を挿入するにしても、この相反する要請を満たすような、適切なインピーダンス値を実現することが望まれる。即ち、全周波数領域に亘り各周波数帯域毎の所望のインピーダンス値を達成することが望まれる。【０００９】
特許文献１には、電源供給路を分割して抵抗を入れる構成が開示される。この構成では、電源供給路を分割した分インダクタンスが増加し、インピーダンスが高くなってしまう。また、抵抗による電圧の低下が生じてしまう。特許文献２には、抵抗無し容量と抵抗付き容量とを使ってＬＳＩを設計する手法が開示される。この手法は、電源のインピーダンスの共振を防ぐことか、共振周波数をずらすことを目的としており、全周波数領域に亘り所望のインピーダンス値を達成することができない場合がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−２９０８４１号公報
【特許文献２】特開２００８−２５１５７１号公報
【特許文献３】特開２０１１−０１４６２９号公報
【特許文献４】特開昭５４−０２１５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
１つの側面では、周波数帯域に応じて所望のインピーダンス値を達成することを目的とする。
【課題を解決するための手段】
【００１２】
半導体集積回路の設計方法は、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が互いに異なる少なくとも２種類の容量セルを用意し、前記容量セルのキャパシタンスと外部のインダクタンスとに応じた共振周波数における電源電圧とグランド電圧との間のインピーダンスと、目標周波数における前記電源電圧と前記グランド電圧との間のインピーダンスとが、それぞれの所望値近傍又は該それぞれの所望値以下となるように、前記少なくとも２種類の容量セルを前記電源電圧と前記グランド電圧との間に挿入する各段階を含むことを特徴とする。【００１３】
半導体集積回路の設計プログラムは、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が互いに異なる少なくとも２種類の容量セルを用意し、前記容量セルのキャパシタンスと外部のインダクタンスとに応じた共振周波数における電源電圧とグランド電圧との間のインピーダンスと、目標周波数における前記電源電圧と前記グランド電圧との間のインピーダンスとが、それぞれの所望値近傍又は該それぞれの所望値以下となるように、前記少なくとも２種類の容量セルを前記電源電圧と前記グランド電圧との間に挿入する各段階をコンピュータに実行させることを特徴とする。
【発明の効果】
【００１４】
本願開示の少なくとも１つの実施例によれば、周波数帯域に応じて所望のインピーダンス値を達成することができる。
【図面の簡単な説明】
【００１５】
【図１】実施例による半導体装置の電源配線の交流等価回路を示す図である。
【図２】図１の半導体装置の各周波数帯域における所望のインピーダンスを模式的に示す図である。
【図３】２種類以上の容量セルを示す図である。
【図４】２種類の異なる容量セルにより所望のインピーダンスを達成する効果を説明するための図である。
【図５】1種類の容量セルを用いた場合の半導体装置の電源インピーダンスを示す図である。
【図６】２種類の容量セルを用いた場合の半導体装置の電源インピーダンスを示す図である。
【図７】容量セル１と容量セル２とを設計する処理を模式的に示す図である。
【図８】ｎ１及びｎ２の算出処理を模式的に示す図である。
【図９】容量セルの配置処理の流れを示すフローチャートである。
【図１０】２種類の容量セルを合成することにより実現されるインピーダンスの特性を示す図である。
【図１１】図１に示す半導体装置の電源配線の交流等価回路の変形例を示す図である。
【図１２】図１１の半導体装置の各周波数帯域における所望のインピーダンスを模式的に示す図である。
【図１３】容量セルにおいて等価直列抵抗を調整する構成を示す図である。
【図１４】容量セルにおいて等価直列抵抗を調整する構成を示す図である。
【図１５】動作時に容量に対する等価直列抵抗値を調整可能な構成を示す図である。
【図１６】容量セルを配置する半導体集積回路の設計方法を実行する装置の構成を示す図である。
【発明を実施するための形態】
【００１６】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１７】
図１は、実施例による半導体装置の電源配線の交流等価回路を示す図である。図１に示す半導体装置の電源配線の交流等価回路は、パッケージ側の寄生抵抗１０及び寄生インダクタンス１１と、ＬＳＩ（大規模集積回路）側の第1の容量１２、等価直列抵抗１３、第２の容量１４、等価直列抵抗１５、及び交流電流源１６を含む。パッケージ側において、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に、寄生抵抗１０及び寄生インダクタンス１１が存在する。厳密には、寄生抵抗１０及び寄生インダクタンス１１に直列に寄生容量が存在するが、この寄生容量のキャパシタンス値は大きく、ＬＳＩの動作に関連する交流成分の周波数帯域においてそのインピーダンスは無視できるほど小さい。図１において、この無視できる程小さいインピーダンスの寄生容量は、図示を省略している。寄生抵抗１０の抵抗値はＲｐｋｇであり、寄生インダクタンス１１のインダクタンス値はＬｐｋｇである。
【００１８】
パッケージ側の寄生抵抗１０及び寄生インダクタンス１１と並列に、ＬＳＩ側において、第1の容量１２及び等価直列抵抗１３が電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に挿入される。同様に、寄生抵抗１０及び寄生インダクタンス１１と並列に、ＬＳＩ側において、第２の容量１４及び等価直列抵抗１５が電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に挿入される。第1の容量１２、等価直列抵抗１３、第２の容量１４、及び等価直列抵抗１５は、ＬＳＩにおいて、容量セルとして電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に明示的に挿入される回路要素である。第1の容量１２のキャパシタンス値はＣＡであり、等価直列抵抗１３の抵抗値はＲＡである。第２の容量１４のキャパシタンス値はＣＢであり、等価直列抵抗１５の抵抗値はＲＢである。
【００１９】
電流源１６は、ＬＳＩの動作に伴い電流を消費するＬＳＩの内部回路を電流源として表現したものである。ＬＳＩの内部回路がある動作周波数で動作する場合、電流源１６は、当該動作周波数で電流量が変動する電流源となる。
【００２０】
図２は、図１の半導体装置の各周波数帯域における所望のインピーダンスを模式的に示す図である。横軸は周波数を示し、縦軸はインピーダンスを示す。図２に示すように、図１の半導体装置は、目標周波数ωＢ以下の領域において、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に第１の所望のインピーダンスＺＡ近傍或いはそれ以下のインピーダンスを有するように設計される。特に、目標周波数ωＢ以下の領域で、半導体装置の電源配線の共振周波数ωＡにおいて、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に第１の所望のインピーダンスＺＡ近傍或いはそれ以下のインピーダンスを有するように、半導体装置が設計される。また図１の半導体装置は、目標周波数ωＢ以上の領域において、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に第２の所望のインピーダンスＺＢ近傍或いはそれ以下のインピーダンスを有するように設計される。図１のＬＳＩの動作周波数は、目標周波数ωＢ以上の領域に存在してよい。
【００２１】
高周波の動作周波数近辺ではクロックに起因する顕著な高周波の電流変動があるので、電源インピーダンスの目標値ＺＢ（第２の所望のインピーダンスＺＢ）を、小さな値に設定する。また動作周波数より低い周波数では、回路の駆動・非駆動の切り替わりに応じた電流変動が生じるが、通常、この電流変動は動作周波数近傍における電流変動よりも小さい。従って、第１の所望のインピーダンスＺＡは、第２の所望のインピーダンスＺＢより大きな値となってよい。
【００２２】
図１に示す半導体装置では、容量のキャパシタンス値ＣＡ（又はＣＢ）の逆数と等価直列抵抗ＲＡ（又はＲＢ）の抵抗値との比率が互いに異なる少なくとも２種類の容量セル（１２，１３の容量セル及び１４，１５の容量セル）を用意する。そしてこれらの少なくとも２種類の容量セルを、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に挿入することにより、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間のインピーダンスを適切な値に設定する。その際、容量セルのキャパシタンスと外部のインダクタンスＬｐｋｇとに応じた共振周波数ωＡにおけるインピーダンスと目標周波数ωＢにおけるインピーダンスとが、それぞれの所望値ＺＡ及びＺＢ近傍又は所望値ＺＡ及びＺＢ以下となるように容量セルを設計する。
【００２３】
なお第1の容量１２及び等価直列抵抗１３は、１つの容量セルであってもよいし、複数の容量セルを並列接続して形成した合成容量及び合成等価直列抵抗であってよい。同様に、第２の容量１４及び等価直列抵抗１５は、１つの容量セルであってもよいし、複数の容量セルを並列接続して形成した合成容量及び合成等価直列抵抗であってよい。即ち、所定の容量と等価直列抵抗とを有する第1の容量セルを、1つ又は複数個並列に接続することにより第1の容量１２及び第1の容量１２の等価直列抵抗１３を実現してよい。更に、所定の容量と等価直列抵抗とを有する第２の容量セルを1つ又は複数個並列に接続することにより、第２の容量１４及び第２の容量１４の等価直列抵抗１５を実現してよい。
【００２４】
上記のように、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が複数種類の容量セル間で互いに異なるということは、容量リアクタンス値と抵抗値との各周波数における比率が複数種類の容量セル間で異なるということである。２つの容量セルを考え、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が互いに異なるとする。このとき、第１の容量セルにおける容量と等価直列抵抗との直列接続のインピーダンスが、第２の容量セルにおける容量と等価直列抵抗との直列接続のインピーダンスの実数倍ではない。言葉を換えて言えば、第１の容量セルのインピーダンスの位相角と、第２の容量セルのインピーダンスの位相角とが互いに異なる。このような場合、第１の容量セルを並列接続して合成したインピーダンスは、第２の容量セルを並列接続して実現することはできない。従って、このような関係にある第１の容量セルと第２の容量セルとを並列接続して合成インピーダンスを生成することにより、一方の容量セルだけでは合成できないような特性のインピーダンスを生成することができる。
【００２５】
ここで第1の容量１２のキャパシタンス値ＣＡは、共振周波数ωＡと、寄生インダクタンス１１のインダクタンスＬｐｋｇと、第１の所望のインピーダンスＺＡとに応じて決定される。例えば、第1の容量１２の共振周波数ωＡにおけるリアクタンス（１／ωＡＣＡ）が、共振周波数ωＡにおける寄生インダクタンス１１のリアクタンス（ωＡＬｐｋｇ）と第１の所望のインピーダンスＺＡとの両方と等しくなるように、キャパシタンス値ＣＡを定めてよい。図２において、第1の容量１２のキャパシタンス値ＣＡによるインピーダンス（１／ｊωＣＡ）の曲線２１と、寄生インダクタンス１１のインダクタンス値Ｌｐｋｇによるインピーダンス（ｊωＬｐｋｇ）の曲線２２と、インピーダンスＺＡとは一点で交差している。この交差点の周波数は、共振周波数ωＡである。これは、共振周波数ωＡにおいてこれらインピーダンスの絶対値が全て等しくなっていることを表わしている。更に詳しく言うと、インピーダンス（１／ｊωＣＡ）の曲線２１とインピーダンス（ｊωＬｐｋｇ）の曲線２２との交点が共振周波数ωＡとなる。そして、等価直列抵抗１３の抵抗値ＲＡを十分に大きくすることにより、この共振周波数ωＡにおける共振回路のインピーダンスを、交点のインピーダンス値（即ちＺＡ）に十分近づけることができる。即ち共振周波数ωＡにおける共振回路のインピーダンスを、第１の所望のインピーダンス値ＺＡの近傍に設定することができる。なおこの時、第２の容量１４のキャパシタンス値ＣＢは第1の容量１２のキャパシタンス値ＣＡよりも十分に小さいので、キャパシタンス値ＣＢの共振への影響については無視してよい。即ち、第２の容量１４のインピーダンスは第1の容量１２のインピーダンスよりも十分に大きく、図１に示す並列接続回路における第２の容量１４の影響は、共振周波数ωＡ近傍において無視することができる。
【００２６】
また等価直列抵抗１３については、その抵抗値ＲＡが大きいほど、共振周波数ωＡにおける共振回路のインピーダンスを小さくすることができる。抵抗値ＲＡが十分に大きい場合、共振周波数ωＡにおける共振回路のインピーダンスをＺＡに十分に近づけることができる。但し抵抗値ＲＡが大きすぎると、電源電圧ノイズ低減のためのデカップリング容量として機能する第1の容量１２の影響が小さくなり、パッケージ側のＬｐｋｇの影響が相対的に大きくなる。従って、共振周波数ωＡにおける共振回路のインピーダンスを小さくできるものの、共振周波数ωＡより高い周波数領域において共振回路のインピーダンスが大きくなってしまい、第１の所望のインピーダンス値ＺＡを達成することができなくなる。そこで、第1の容量１２の等価直列抵抗１３の抵抗値ＲＡについては、第１の所望のインピーダンスＺＡに応じて適切な値に決定することが望ましい。例えば、第１の所望のインピーダンスＺＡと略等しくなるように、第1の容量１２の等価直列抵抗１３の抵抗値ＲＡを定めてよい。
【００２７】
第２の容量１４のキャパシタンス値ＣＢは、目標周波数ωＢと第２の所望のインピーダンスＺＢとに応じて定めてよい。例えば、第２の容量１４の目標周波数ωＢにおけるリアクタンス（１／ωＢＣＢ）が第２の所望のインピーダンスＺＢ以下となるように第２の容量１４のキャパシタンス値ＣＢを定めてよい。図２において、第２の容量１４のキャパシタンス値ＣＢによるインピーダンス（１／ｊωＣＢ）の曲線２３とインピーダンスＺＢとは、目標周波数ωＢで交差している。従って、このような曲線２３に対応する第２の容量１４のキャパシタンス値ＣＢが、キャパシタンス値ＣＢの上限値となる。
【００２８】
また第２の容量１４の等価直列抵抗１５の抵抗値ＲＢは、第２の所望のインピーダンスＺＢに応じて定めてよい。例えば、第２の所望のインピーダンスＺＢ以下となるように第２の容量１４の等価直列抵抗１５の抵抗値ＲＢを定めてよい。
【００２９】
これにより、第２の容量１４及び等価直列抵抗１５のインピーダンスの絶対値は、√２・ＺＢ以下となり、目標周波数ωＢにおけるインピーダンスが所望値ＺＢ近傍又は所望値ＺＢ以下に設定されることになる。なおこの時、等価直列抵抗１３の抵抗値ＲＡ（≒ＺＡ）が十分に大きいので、図１に示す並列接続回路における第1の容量１２及び等価直列抵抗１３の影響は、目標周波数ωＢ近傍において無視することができる。
【００３０】
図３は、２種類以上の容量セルを示す図である。図３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１に示す例では、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が互いに異なる２種類の容量セルを用いている。それに対して図４に示す例では、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が互いに異なるｎ種類の容量セルを用いている。ｎは３又はそれ以上の任意の数であってよい。ｎ種類の容量セルは、容量３１−１乃至３１−ｎ及び等価直列抵抗３２−１乃至３２−ｎを含む。容量３１−１乃至３１−ｎのキャパシタンス値はそれぞれＣ１乃至Ｃｎであり、等価直列抵抗３２−１乃至３２−ｎの抵抗値はそれぞれＲ１乃至Ｒｎである。これらｎ種類の容量セルを、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に挿入することにより、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間のインピーダンスを適切な値に設定してよい。その際、容量セルのキャパシタンスと外部のインダクタンスＬｐｋｇとに応じた共振周波数ωＡにおけるインピーダンスと、複数の目標周波数におけるインピーダンスとが、それぞれの所望値近傍又はそれぞれの所望値以下となるように容量セルを設計してよい。
【００３１】
図４及び図５は、２種類の異なる容量セルにより所望のインピーダンスを達成する効果を説明するための図である。図４及び図５において、横軸は周波数を表わし、縦軸はインピーダンスを表わす。
【００３２】
図４には、1つの種類の容量セルを用いた場合の半導体装置の電源インピーダンスを示す。インピーダンス曲線４１は、図１に示す第1の容量１２のキャパシタンス値ＣＡとその等価直列抵抗１３の抵抗値ＲＡとによるインピーダンス（ＲＡ＋１／ｊωＣＡ）を示す。このインピーダンス曲線４１のインピーダンスと寄生インダクタンス１１（図１参照）とを並列接続により合成すると、インピーダンス曲線４２で示すインピーダンスが得られる。この場合、インピーダンス曲線４２は、等価直列抵抗により十分に共振を抑制することができるが、等価直列抵抗の抵抗値ＲＡが大きいために、高周波領域で所望の小さなインピーダンスを達成することができない。
【００３３】
インピーダンス曲線４３は、図１に示す第２の容量１４のキャパシタンス値ＣＢとその等価直列抵抗１５の抵抗値ＲＢとによるインピーダンス（ＲＢ＋１／ｊωＣＢ）を示す。このインピーダンス曲線４３のインピーダンスと寄生インダクタンス１１（図１参照）とを並列接続により合成すると、インピーダンス曲線４４で示すインピーダンスが得られる。この場合、インピーダンス曲線４４は、等価直列抵抗ＲＢが小さいことが原因で十分に共振を抑制することができないが、高周波領域で所望の小さなインピーダンスを達成することができる。
【００３４】
このように、第1の容量１２及び等価直列抵抗１３のみを用いた場合には、共振周波数での所望のインピーダンスを実現できるが、高周波での小さなインピーダンスを実現することができない。一方で、第２の容量１４及び等価直列抵抗１５のみを用いた場合には、共振周波数での所望のインピーダンスを実現できないが、高周波での小さなインピーダンスを実現することができる。このように１種類の容量セルのみを用いたのでは、全周波数領域に亘り各周波数帯域毎の所望のインピーダンス値を達成することができない。
【００３５】
図５は、２種類の容量セルを用いた場合の半導体装置の電源インピーダンスを示す。インピーダンス曲線４５は、図１に示すように接続された第1の容量１２のキャパシタンス値ＣＡ、等価直列抵抗１３の抵抗値ＲＡ、第２の容量１４のキャパシタンス値ＣＢ、及び等価直列抵抗１５の抵抗値ＲＢによる合成インピーダンスを示す。図４に示す曲線４１及び４３と異なり、図５に示すインピーダンス曲線４５は、１／ωの項以外に１／ω２の項を含むことにより変曲点を有し、２段階に折れ曲がる形となる。このインピーダンス曲線４５のインピーダンスと寄生インダクタンス１１（図１参照）とを並列接続により合成すると、インピーダンス曲線４６で示すインピーダンスが得られる。この場合、インピーダンス曲線４６は、等価直列抵抗により十分に共振を抑制することができ、更に高周波領域で所望の小さなインピーダンスを達成することができる。即ち、図１に示すような第１の容量１２、等価直列抵抗１３、第２の容量１４、及び等価直列抵抗１５により、共振周波数での所望のインピーダンスを実現でき、更に、高周波での小さなインピーダンスを実現できる。
【００３６】
図６は、半導体集積回路の設計方法の流れを示す図である。ステップＳ１で、前述のＬｐｋｇ、Ｒｐｋｇ、ＺＡ、ＺＢ、ωＢを設計システムに入力する。ここでいう設計システムとは、半導体集積回路の設計方法を実現するプログラムをＣＰＵにより実行するコンピュータ、データを表示するディスプレイ、及びデータや命令を入力するための入力装置を含む。
【００３７】
第１の所望のインピーダンスＺＡ、第２の所望のインピーダンスＺＢ、及び目標周波数ωＢは、設計対象のＬＳＩの電流変動量及びノイズ許容量から決定される。これらの値はノイズを抑えるためのＬＳＩ設計時の目標値である。また当該ＬＳＩが搭載されるパッケージ等の外部のインダクタンスＬｐｋｇと抵抗値Ｒｐｋｇとは、当該パッケージの仕様データ或いは実測等により予め算出しておく。搭載するパッケージの抵抗値Ｒｐｋｇが目標インピーダンスＺＡより小さい場合に、共振によるインピーダンスが悪化するので、複数種類の容量セル挿入による以下に説明するインピーダンス調整を行なう。
【００３８】
ステップＳ２で、前述のＣＡ、ＲＡ、ＣＢ、及びＲＢを以下のようにして算出する。Ｌｐｋｇのインピーダンスは、周波数に比例して上昇していく。そこでＬｐｋｇのインピーダンスの影響により全体のインピーダンスがＺＡを越えないように、ＣＡを挿入する必要がある。ＬｐｋｇとＣＡとの共振点をωＡとすると、ωＡでのインピーダンスがＺＡとなるので、図１に示すパッケージ側では以下のようになっている。
【００３９】
【数１】
2013038511.tif 000003
従ってωＡは、既知のＺＡとＬｐｋｇとで、以下のように表すことができる。
【００４０】
【数２】
2013038511.tif 000004
また、図１に示すＬＳＩ側のＣＡでも同様にインピーダンスを表すと、以下のようになる。
【００４１】
【数３】
2013038511.tif 000005
即ち、外部の条件から既知となったωＡとＺＡとからＣＡを決定できる。従って、ＬＳＩを搭載するパッケージ条件ＬｐｋｇとＬＳＩの電力などから決まるＺＡとから、必要な容量ＣＡを以下のように決定できる。
【００４２】
【数４】
2013038511.tif 000006
次に、Ｌｐｋｇ及びＣＡによる共振を抑えるための合成容量セルＣＡに必要な等価直列抵抗成分ＲＡを算出する。このＲＡの値としては、ＺＡと略等しくなるように設定すれば、電源インピーダンスが共振点ωＡで大幅にＺＡを超えることはない。
【００４３】
【数５】
2013038511.tif 000007
以上のようにして、目標インピーダンスＺＡを達成するために必要な、ＬＳＩ内の容量セルの合成特性ＣＡ及びＲＡを決めることができる。ＲＡが小さすぎると共振が発生して共振周波数でのインピーダンスが目標値ＺＡを大幅に越えてしまう。逆にＲＡが大きすぎるとデカップリング容量として容量セルが十分に機能せず、Ｌｐｋｇの影響が相対的に大きくなるため、インピーダンスが目標値ＺＡを越える周波数帯域が生じてしまう。従って、ＲＡは適切な値である必要がある。また、目標インピーダンスＺＡが小さいほど、ＣＡの必要な量が大きくなる。更に、パッケージ特性が悪くインダクタンスＬｐｋｇが大きいパッケージでも、ＣＡの必要な量が大きくなる。上記のようにして決定した量ＣＡより大きい容量値とすることは可能であるが、通常、そのためには数多くの容量セルが必要となる。容量セルの設計値によっては、多数の容量セルを並列接続する結果となって、ＲＡが低下するおそれがある。従って、必要最小限の値となるようにＣＡを決定している。
【００４４】
次に、ωＢより高い帯域でＺＢを越えないようにするために必要な、ＬＳＩ内の容量セルのＣＢ及びＲＢを算出する。ωＢでＺＢを達成するＬＳＩ内容量ＣＢは、以下のように算出される。
【００４５】
【数６】
2013038511.tif 000008
これより、ＣＢは以下のように決定できる。
【００４６】
【数７】
2013038511.tif 000009
また、インピーダンスを小さくするために、ＬＳＩ内の合成容量の等価直列抵抗値ＲＢはＺＢより小さくする必要がある。
【００４７】
【数８】
2013038511.tif 000010
以上のようにして、ＬＳＩ内に必要な合成容量の値ＣＡ、ＣＢと合成等価直列抵抗の値ＲＡ、ＲＢとが決定される。更に、以下のようにして、合成容量及び合成等価直列抵抗を実現する容量セルの設計をする。
【００４８】
図６を再び参照し、ステップＳ３で容量セル１を設計し、ステップＳ４で容量セル２を設計する。この際、図７に示すように、Ｌｐｋｇ、Ｒｐｋｇ、ＺＡ、ＺＢ、ωＢから算出したＣＡ、ＣＢ、ＲＡ、ＲＢに基づいて、容量セル１と容量セル２とを設計する。これら容量セル１及び容量セル２は、容量あたりの等価直列抵抗の異なる２種類の容量セルであり、以下の特性を有する。
セル種類１：容量値Ｃ１，等価直列抵抗値Ｒ１，面積Ａｒｅａ１
セル種類２：容量値Ｃ２，等価直列抵抗値Ｒ２，面積Ａｒｅａ２
ＣＡ，ＲＡは容量セル1をｎ１個並列接続して実現し、ＣＢ，ＲＢは容量セル1をｎ２個並列接続して実現する。ここで、各セルの面積から推定される配置可能な個数をｎ１及びｎ２とする。
【００４９】
容量セル1の特性は以下のように決められる。
【００５０】
【数９】
2013038511.tif 000011
【００５１】
【数１０】
2013038511.tif 000012
等価直列抵抗Ｒ１を有する容量セルを、推定される配置数であるｎ１個並列に接続してＲＡを達成するので、Ｒ１が大きすぎても小さすぎても所望の特性を満たすことができない。Ｃ１の値は大きいほどインピーダンスを低下できるが、Ｒ１を実現できる範囲で最低限ＣＡ／ｎ１だけは必要となる。
【００５２】
容量セル２の特性は以下のように決められる。
【００５３】
【数１１】
2013038511.tif 000013
【００５４】
【数１２】
2013038511.tif 000014
ＲＢは小さい程好ましいので、Ｒ２は可能な限り小さく設計する。
【００５５】
図６を再び参照し、以上のようにして求められた容量セル１のデータが、容量セル１ライブラリ５１として生成される。また容量セル２のデータが、容量セル２ライブラリ５２として生成される。次にステップＳ５で、チップの設計が行なわれ、チップデータ５３（各回路要素について配置配線を示したレイアウトデータ）が生成される。次に容量セルの配置システムにより、ステップＳ６においてｎ１及びｎ２の算出を行なう。更にステップＳ７で配置可能エリアの確認を行ない、ステップＳ８で容量セルを配置する。
【００５６】
図８は、ｎ１及びｎ２の算出処理を模式的に示す図である。図８に示されるように、所望の合成容量ＣＡ及びＣＢと所望の等価直列抵抗ＲＡ及びＲＢとを実現するために、容量セル１と容量セル２とを以下の数だけ配置することになる。
【００５７】
【数１３】
2013038511.tif 000015
【００５８】
【数１４】
2013038511.tif 000016
容量セル１についてはｎ１個配置する。容量セル１の数が多すぎると、合成等価直列抵抗が低下して共振が発生する。また容量セル１の数が少なすぎると、目標値までインピーダンスを低下させることができない。なおＣ１≧ＣＡ／ｎ１となるようにＣ１を設計しているので、容量セル１をｎ１個配置すれば、ＣＡ以上の容量値を実現できる。
【００５９】
容量セル２の数ｎ２は、多ければ多いほど、インピーダンスを低下させることができる。従って、上記の式のように、Ｒ２によりＲＢを実現するための個数と、Ｃ２によりＣＢを実現するための個数とのうち、大きい方の数をｎ２としている。目標周波数におけるインピーダンス低下の観点からは、容量セル２の個数ｎ２は多ければ多いほど好ましいが、ＲＡの共振抑制効果や共振周波数に影響を及ぼす程の多数の容量セル２を配置することは好ましくない。従って、一応の目安として、上記のようにして求めたｎ２を容量セル２の配置数とする。
【００６０】
図９は、容量セルの配置処理の流れを示すフローチャートである。このフローチャートの処理は、図６のステップＳ８における容量セル配置処理に該当する。なおこの処理を実行する前に、図６のステップＳ７における配置可能エリア確認処理が実行され、容量セル１をｎ１個配置可能であること、及び、容量セル２をｎ２個配置可能であることが確認されている。
【００６１】
図９のステップＳ１１で、容量セル１を既にｎ１個配置したか否かを判断する。未だｎ１個配置されていない場合、ステップＳ１２で、チップデータ５３（図６参照）に基づいて、容量セル１の面積Ａｒｅａ１以上のチップ内の空き領域を探す。ステップＳ１３で、見つかった空き領域に容量セル１を配置する。なおステップＳ１１で既にｎ１個配置したと判断した場合には、ステップＳ１２及びＳ１３はスキップする。
【００６２】
ステップＳ１４で、容量セル２を既にｎ２個配置したか否かを判断する。未だｎ２個配置されていない場合、ステップＳ１５で、チップデータ５３（図６参照）に基づいて、容量セル２の面積Ａｒｅａ２以上のチップ内の空き領域を探す。ステップＳ１６で、見つかった空き領域に容量セル２を配置する。なおステップＳ１４で既にｎ２個配置したとの判断をした場合には、ステップＳ１５及びＳ１６はスキップする。
【００６３】
ステップＳ１７で、容量セル１を既にｎ１個配置し、且つ、容量セル２を既にｎ２個配置したか否かを判断する。ステップＳ１７の判断の結果がＮｏであれば、ステップＳ１１に戻り以降の処理を繰り返す。ステップＳ１７の判断の結果がＹｅｓであれば、ステップＳ１８に進み、チップデータ５３（図６参照）に基づいて、容量セル２の面積Ａｒｅａ２以上の空き領域がチップ内にあるか否かを判断する。面積Ａｒｅａ２以上の空き領域がチップ内に存在する場合（ステップＳ１８でＹｅｓ）には、ステップＳ１９で容量セル２を更に配置する。この容量セル２の配置は、ｎ２個以上の容量セル２を配置していることになる。面積Ａｒｅａ２以上の空き領域がチップ内に存在しない場合（ステップＳ１８でＮｏ）には、配置を完了する。
【００６４】
以下に、具体的な数値を用いて、２種類の容量セルを設計して配置する例について説明する。第１の所望のインピーダンスＺＡ＝１ｍΩ、第２の所望のインピーダンスＺＢ＝０．１ｍΩ、目標周波数ωＢ＝３．１４ＧＨｚであるＬＳＩを設計する。このＬＳＩを、インダクタンスＬｐｋｇ＝１ｐＨであり、抵抗値Ｒｐｋｇ＝０．１ｍΩであるパッケージに搭載する。Ｒｐｋｇが小さいために、共振を防ぐための処理を行なう。ＣＡ、ＲＡ、ＣＢ、ＲＢは以下のように求められる。
【００６５】
【数１５】
2013038511.tif 000017
【００６６】
【数１６】
2013038511.tif 000018
【００６７】
【数１７】
2013038511.tif 000019
【００６８】
【数１８】
2013038511.tif 000020
次に、上記の容量値及び抵抗値を実現する２種類の容量セルを設計する。ここで、容量セル１の個数ｎ１を１×１０７とし、容量セル２の個数ｎ２を５．０７×１０６とする。この場合、容量セル１（Ｃ１，Ｒ１）及び容量セル２（Ｃ２，Ｒ２）は以下のように設計される。
【００６９】
【数１９】
2013038511.tif 000021
【００７０】
【数２０】
2013038511.tif 000022
【００７１】
【数２１】
2013038511.tif 000023
【００７２】
【数２２】
2013038511.tif 000024
以上から、容量セル１については、Ｃ１＝１００ｆＦであり、Ｒ１＝１０ｋΩとする。また容量セル２については、Ｃ２＝１００ｆＦであり、Ｒ２＝５０７Ωとする。
【００７３】
図１０は、上記のように設計した２種類の容量セルを合成することにより実現されるインピーダンスの特性を示す図である。横軸は周波数であり、縦軸はインピーダンスである。前述のように、第１の所望のインピーダンスＺＡ＝１ｍΩ、第２の所望のインピーダンスＺＢ＝０．１ｍΩ、目標周波数ωＢ＝３．１４ＧＨｚであるＬＳＩを想定している。またパッケージ側において、インダクタンスＬｐｋｇ＝１ｐＨであり、抵抗値Ｒｐｋｇ＝０．１ｍΩである。
【００７４】
インピーダンス曲線６１は、容量セル１（Ｃ１＝１００ｆＦ，Ｒ１＝１０ｋΩ）を１×１０７個配置し、容量セル２（Ｃ２＝１００ｆＦ，Ｒ２＝５０７Ω）を５．０７×１０６個配置した場合に得られるインピーダンスを表わす。このインピーダンスは、ＣＡ＝１μＦ、ＲＡ＝１ｍΩ、ＣＢ＝５０７ｎＦ、ＲＢ＝０．１ｍΩの場合に該当する。共振周波数近傍におけるインピーダンスが、第１の所望のインピーダンスＺＡ＝１ｍΩ近傍或いはそれ以下に抑えられている。また目標周波数ωＢ＝３．１４ＧＨｚ以上の周波数帯域におけるインピーダンスが、第２の所望のインピーダンスＺＢ＝０．１ｍΩ近傍或いはそれ以下に抑えられている。
【００７５】
インピーダンス曲線６２は、比較対象として、容量セル１の等価直列抵抗値をＲ１＝１０ｋΩではなく１ｋΩとし、それ以外はインピーダンス曲線６１と同一条件とした場合のインピーダンスを示す。この場合、容量セル１の等価直列抵抗値が小さいために、共振周波数におけるインピーダンスが大きくなっている。
【００７６】
インピーダンス曲線６３は、比較対象として、容量セル１の等価直列抵抗値をＲ１＝１０ｋΩではなく１００ｋΩとし、それ以外はインピーダンス曲線６１と同一条件とした場合のインピーダンスを示す。この場合、容量セル１の等価直列抵抗値が大きいために、共振周波数におけるインピーダンスは小さくなるが、パッケージのインダクタンスの影響が相対的に大きくなるために、共振周波数より高い周波数領域においてインピーダンスが大きくなっている。
【００７７】
インピーダンス曲線６４は、容量セル１（Ｃ１＝１００ｆＦ，Ｒ１＝１０ｋΩ）を１×１０７個配置し、容量セル２（Ｃ２＝１００ｆＦ，Ｒ２＝５０７Ω）を５．０７×１０７個配置した場合に得られるインピーダンスを表わす。即ち、インピーダンス曲線６１の場合と比較して、容量セル２の配置個数を１０倍にした場合に得られるインピーダンスである。この場合、目標周波数ωＢ＝３．１４ＧＨｚ以上の周波数帯域におけるインピーダンスが十分に小さな値となり、第２の所望のインピーダンスＺＢが０．０１ｍΩである場合の要件を満たしている。また共振周波数近傍におけるインピーダンスも、第１の所望のインピーダンスＺＡ＝１ｍΩ近傍或いはそれ以下に抑えられている。
【００７８】
図１１は、図１に示す半導体装置の電源配線の交流等価回路の変形例を示す図である。図１１において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１１の交流等価回路は、図１に示す２つの容量及び２つの等価直列抵抗に加え更に、第３の容量１７及びその等価直列抵抗１８を含む。第３の容量１７のキャパシタンス値はＣＣであり、等価直列抵抗１８の抵抗値はＲＣである。
【００７９】
図１２は、図１１の半導体装置の各周波数帯域における所望のインピーダンスを模式的に示す図である。横軸は周波数を示し、縦軸はインピーダンスを示す。図１２に示すように、図１１の半導体装置は、目標周波数ωＢ以下の領域において、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に第１の所望のインピーダンスＺＡ近傍或いはそれ以下のインピーダンスを有するように設計される。特に、目標周波数ωＢ以下の領域で、半導体装置の電源配線の共振周波数ωＡにおいて、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に第１の所望のインピーダンスＺＡ近傍或いはそれ以下のインピーダンスを有するように、半導体装置が設計される。また第１の目標周波数ωＢ以上であり第２の目標周波数ωＣ以下である領域において、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に第２の所望のインピーダンスＺＢ近傍或いはそれ以下のインピーダンスを有するように、半導体装置が設計される。また更に、第２の目標周波数ωＣ以上である領域において、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に第３の所望のインピーダンスＺＣ近傍或いはそれ以下のインピーダンスを有するように、半導体装置が設計される。
【００８０】
図１１に示すような３種類の容量及び等価直列抵抗を用いることにより、図１２に示すようなインピーダンス特性を実現することができる。具体的には、第1の容量１２及び等価直列抵抗１３により第１の所望のインピーダンスＺＡを達成し、第２の容量１４及び等価直列抵抗１５により第２の所望のインピーダンスＺＢを達成し、第３の容量１７及び等価直列抵抗１８により第３の所望のインピーダンスＺＣを達成する。このように、３種類以上の互いに異なる容量及び等価直列抵抗の組み合わせを用いることで、３段以上の階段状のインピーダンス特性を実現することができる。
【００８１】
図１３は、容量セルにおいて等価直列抵抗を調整する構成を示す図である。図１３（ａ）及び（ｃ）は、容量セルの半導体素子の平面図であり、図１３（ｂ）及び（ｄ）は、容量セルの半導体素子の側面図である。図１３（ａ）及び（ｂ）が１つの半導体素子を示し、図１３（ｃ）及び（ｄ）が別の１つの半導体素子を示す。
【００８２】
図１３（ａ）乃至（ｄ）に示されるように、ゲート７１がコンタクト７６を介してメタル配線７５に電気的に接続され、またソース・ドレイン７２及び７３がコンタクト７６を介してメタル配線７４に電気的に接続される。
【００８３】
図１３（ａ）及び（ｂ）に示される半導体素子では、ゲート酸化膜８３の上にポリシリコン電極８２が形成され、ポリシリコン電極８２の上部全面にシリサイド８１が形成され、シリサイド８１に対してコンタクト７６が接続されている。またソース・ドレイン７２及び７３の略全面に亘りシリサイド８４が形成され、シリサイド８４に対してコンタクト７６が接続されている。この構成では、容量に直列に接続される等価直列抵抗値が比較的小さい。
【００８４】
図１３（ｃ）及び（ｄ）に示される半導体素子では、ゲート酸化膜８３の上にポリシリコン電極８２が形成され、ポリシリコン電極８２の上面の一部にのみシリサイド８１Ａが形成され、シリサイド８１Ａに対してコンタクト７６が接続されている。またソース・ドレイン７２及び７３の領域全体に対してその一部にのみシリサイド８４Ａが形成され、ソース・ドレイン７３側のみにおいてシリサイド８４Ａに対してコンタクト７６が接続されている。この構成では、容量に直列に接続される等価直列抵抗値が、図１３（ａ）及び（ｂ）に示される構成に比較して大きくなる。
【００８５】
このように容量セルを形成する半導体素子において、シリサイドの形成位置や形成領域を調整することにより、容量に対する等価直列抵抗値を調整することが可能となる。即ち、それぞれ所望のインピーダンス特性を有する複数種類の容量セルを容易に設計することが可能となる。
【００８６】
図１４は、容量セルにおいて等価直列抵抗を調整する構成を示す図である。図１４（ａ）及び（ｃ）は、容量セルの半導体素子の平面図であり、図１４（ｂ）及び（ｄ）は、容量セルの半導体素子の側面図である。図１４（ａ）及び（ｂ）が１つの半導体素子を示し、図１４（ｃ）及び（ｄ）が別の１つの半導体素子を示す。
【００８７】
図１４（ａ）乃至（ｄ）に示されるように、容量１２１を構成する部分のゲート１０１がコンタクトを介してメタル配線１０５に電気的に接続され、トランジスタ１２２を構成する部分のゲート１０３がコンタクトを介してメタル配線１０６に電気的に接続される。また更に、トランジスタ１２２のソース・ドレイン１０４がコンタクトを介してメタル配線１０７に電気的に接続される。
【００８８】
容量１２１を構成する部分のゲート１０１においては、ゲート酸化膜１１２の上にゲート電極１１１が形成され、ゲート電極１１１に対してコンタクトが接続されている。またトランジスタ１２２を構成する部分のゲート１０３においては、ゲート酸化膜１１４の上にゲート電極１１３が形成され、このゲート電極１１３に対してコンタクトが接続されている。
【００８９】
図１４（ａ）及び（ｂ）に示される半導体素子では、容量１２１に対してゲート幅Ｗ１のトランジスタ１２２が直列に接続されている。また図１４（ｃ）及び（ｄ）に示される半導体素子では、容量１２１に対してゲート幅Ｗ２のトランジスタ１２２が直列に接続されている。従って、トランジスタ１２２のゲート幅Ｗ１及びＷ２を互いに異ならせることにより、容量に対する等価直列抵抗値を調整することが可能となる。即ち、それぞれ所望のインピーダンス特性を有する複数種類の容量セルを容易に設計することが可能となる。
【００９０】
図１５は、動作時に容量に対する等価直列抵抗値を調整可能な構成を示す図である。図１５に示す回路において、互いに並列に接続された複数の容量１３１と、互いに並列に接続された複数のトランジスタ１３２とが、直列に接続されている。容量１３１の各々は図１４の容量１２１のような構造の半導体素子として設計してよく、またトランジスタ１３２の各々は図１４のトランジスタ１２２のような構造の半導体素子として設計してよい。このような構成の回路においては、動作時にオンにするトランジスタ１３２の数、即ちゲートをアサート状態に設定するトランジスタ１３２の数に応じて、容量に対する等価直列抵抗値を調整することが可能となる。
【００９１】
図１６は、容量セルを配置する半導体集積回路の設計方法を実行する装置の構成を示す図である。図１６に示されるように、容量セルを配置する半導体集積回路の設計方法を実行する装置は、例えばパーソナルコンピュータやエンジニアリングワークステーション等のコンピュータにより実現される。図１６の装置は、コンピュータ５１０と、コンピュータ５１０に接続されるディスプレイ装置５２０、通信装置５２３、及び入力装置よりなる。入力装置は、例えばキーボード５２１及びマウス５２２を含む。コンピュータ５１０は、ＣＰＵ５１１、ＲＡＭ５１２、ＲＯＭ５１３、ハードディスク等の二次記憶装置５１４、可換媒体記憶装置５１５、及びインターフェース５１６を含む。
【００９２】
キーボード５２１及びマウス５２２は、ユーザとのインターフェースを提供するものであり、コンピュータ５１０を操作するための各種コマンドや要求されたデータに対するユーザ応答等が入力される。ディスプレイ装置５２０は、コンピュータ５１０で処理された結果等を表示すると共に、コンピュータ５１０を操作する際にユーザとの対話を可能にするために様々なデータ表示を行う。通信装置５２３は、遠隔地との通信を行なうためのものであり、例えばモデムやネットワークインターフェース等よりなる。
【００９３】
容量セルを配置する半導体集積回路の設計方法は、コンピュータ５１０が実行可能なコンピュータプログラムとして提供される。このコンピュータプログラムは、可換媒体記憶装置５１５に装着可能な記憶媒体Ｍに記憶されており、記憶媒体Ｍから可換媒体記憶装置５１５を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。或いは、このコンピュータプログラムは、遠隔地にある記憶媒体（図示せず）に記憶されており、この記憶媒体から通信装置５２３及びインターフェース５１６を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。記憶媒体Ｍは、例えばＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤディスク、ＵＳＢメモリ等であってよい。
【００９４】
キーボード５２１及び／又はマウス５２２を介してユーザからプログラム実行指示があると、ＣＰＵ５１１は、記憶媒体Ｍ、遠隔地記憶媒体、或いは二次記憶装置５１４からプログラムをＲＡＭ５１２にロードする。ＣＰＵ５１１は、ＲＡＭ５１２の空き記憶空間をワークエリアとして使用して、ＲＡＭ５１２にロードされたプログラムを実行し、適宜ユーザと対話しながら処理を進める。なおＲＯＭ５１３は、コンピュータ５１０の基本動作を制御するための制御プログラムが格納されている。
【００９５】
上記コンピュータプログラムを実行することにより、コンピュータ５１０が、上記実施例で説明されたように容量セルを配置する半導体集積回路の設計方法を、以下のように実行する。なお以下の説明において、二次記憶装置５１４及びＲＡＭ５１２を纏めてメモリと呼ぶ。
【００９６】
まずＲＡＭ５１２に格納されるプログラムをＣＰＵ５１１が実行し、メモリに格納される各種データ（Ｌｐｋｇ、Ｒｐｋｇ、ＺＡ、ＺＢ、ωＢ）に基づいて、ＣＡ、ＲＡ、ＣＢ、ＲＢを算出する。算出されたＣＡ、ＲＡ、ＣＢ、ＲＢはメモリに格納される。
【００９７】
更に、プログラムを実行するＣＰＵ５１１により、メモリに格納されているＣＡ、ＲＡ、ＣＢ、ＲＢに基づいて、容量セル１ライブラリ５１及び容量セル２ライブラリ５２を生成する。生成された容量セル１ライブラリ５１及び容量セル２ライブラリ５２はメモリに格納される。更に、プログラムを実行するＣＰＵ５１１により、メモリに格納されている容量セル１ライブラリ５１、容量セル２ライブラリ５２、及びチップデータ５３に基づいて、チップ中（即ちチップデータ５３中）に容量セル１及び容量セル２を配置していく。配置終了後のチップデータ５３が、容量を挿入することにより各周波数帯域における所望のインピーダンスを実現したチップデータとなる。
【００９８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００９９】
１０  寄生抵抗
１１  寄生インダクタンス
１２  第1の容量
１３  等価直列抵抗
１４  第２の容量
１５  等価直列抵抗
１６  交流電流源
【図１】
2013038511.tif 000025
【図２】
2013038511.tif 000026
【図３】
2013038511.tif 000027
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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