(57)【要約】  試験装置は、複数のチャンネルごとに設けられたデジタル変調器２０を備える。ベースバンド信号生成部２６ａ（２６ｂ）は、同相（直交）成分の変調信号として入力されるデータＤ１ａ（Ｄ１ｂ）を、タイミングが調節可能なタイミング信号ＴＧ１（ＴＧ２）を利用してリタイミングし、ベースバンド信号ＢＢＩ（ＢＢＱ）を生成する。ドライバ３０ａ（ドライバ３０ｂ）は、ベースバンド信号生成部２６ａ（２６ｂ）からのベースバンド信号ＢＢＩ（ＢＢＱ）の値に応じたレベルを有する多値デジタル信号ＶＢＢＩ（ＶＢＢＱ）を生成する。乗算器３４ａ（３４ｂ）はキャリア信号を多値デジタル信号で振幅変調する。加算器３６は、乗算器３４ａ、３４ｂの出力信号を加算する。
2009104420.tif 000002
【特許請求の範囲】
【請求項１】
デジタル多値変調された複数チャンネルのデータを送受信する被試験デバイスに、デジタル多値変調されたデータを供給する試験装置であって、前記チャンネルごとに、
同相成分の変調信号として入力される第１データを、タイミングが調節可能な第１タイミング信号を利用してリタイミングし、第１ベースバンド信号を生成する第１ベースバンド信号生成部と、
直交成分の変調信号として入力される第２データを、タイミングが調節可能な第２タイミング信号を利用してリタイミングし、第２ベースバンド信号を生成する第２ベースバンド信号生成部と、
第１ベースバンド信号生成部からのベースバンド信号の値に応じたレベルを有する第１多値デジタル信号を生成する第１多値ドライバと、
第２ベースバンド信号生成部からのベースバンド信号の値に応じたレベルを有する第２多値デジタル信号を生成する第２多値ドライバと、
同相キャリア信号を第１多値デジタル信号で振幅変調する第１乗算器と、
直交キャリア信号を第２多値デジタル信号で振幅変調する第２乗算器と、
前記第１、第２乗算器の出力信号を加算する加算器と、
を含むデジタル変調器を備えることを特徴とする試験装置。
【請求項２】
前記第１ベースバンド信号生成部は、パターン発生器により生成される第１データのビットレートを、前記第１タイミング信号に応じたビットレートに変換する第１データレート設定部を含み、
前記第２ベースバンド信号生成部は、前記パターン発生器により生成される第２データのビットレートを、前記第２タイミング信号に応じたビットレートに変換する第２データレート設定部を含むことを特徴とする請求項１に記載の試験装置。
【請求項３】
前記第１ベースバンド信号生成部は、前記第１ベースバンド信号の波形モードを設定する第１波形フォーマット制御部を含み、
前記第２ベースバンド信号生成部は、前記第２ベースバンド信号の波形モードを設定する第２波形フォーマット制御部を含むことを特徴とする請求項１に記載の試験装置。
【請求項４】
前記第１、第２多値ドライバは、その出力レベルが調節可能に構成されることを特徴とする請求項１から３のいずれかに記載の試験装置。
【請求項５】
前記第１多値ドライバの出力レベルと第２多値ドライバの出力レベルは、独立に調節可能であることを特徴とする請求項４に記載の試験装置。
【請求項６】
前記第１、第２多値ドライバはそれぞれ、Ｎビット（Ｎは整数）の差動形式のベースバンド信号を受けるＭ値（Ｍ＝２Ｎ）のドライバであって、Ｎ個の差動増幅器を含み、各差動増幅器はそれぞれ、
前記ベースバンド信号の各ビットが差動形式で入力される差動対と、
前記差動対をバイアスするテール電流源と、
前記差動対に対する出力負荷回路と、
を含み、Ｎ個の差動増幅器の出力負荷回路は共有されており、
Ｎ個の差動増幅器のテール電流源により生成されるテール電流は、独立に制御可能に構成されることを特徴とする請求項３に記載の試験装置。
【請求項７】
前記第１、第２乗算器は、それぞれの利得が独立に調節可能に構成されることを特徴とする請求項１から３のいずれかに記載の試験装置。
【請求項８】
キャリア周波数を有するキャリア信号を生成する発振器と、
前記発振器により生成される前記キャリア信号を位相シフトし、前記同相キャリア信号および前記直交キャリア信号を生成する移相器と、
をさらに備えることを特徴とする請求項１に記載の試験装置。
【請求項９】
前記移相器は、前記同相キャリア信号と前記直交キャリア信号の位相差を調節可能に構成されることを特徴とする請求項８に記載の試験装置。
【請求項１０】
前記同相キャリア信号および前記直交キャリア信号は、矩形波パルスであることを特徴とする請求項１に記載の試験装置。
【請求項１１】
任意信号波形をデジタル生成するダイレクトデジタルシンセサイザーと、
前記ダイレクトデジタルシンセサイザーからの出力データをデジタルアナログ変換し、前記同相キャリア信号および前記直交キャリア信号を生成するデジタルアナログコンバータと、
をさらに備えることを特徴とする請求項１に記載の試験装置。
【請求項１２】
周波数およびレベル遷移のタイミングを任意に設定可能なパルス信号を生成するタイミング発生器をさらに備え、前記タイミング発生器によって前記同相キャリア信号および前記直交キャリア信号を生成することを特徴とする請求項１に記載の試験装置。
【請求項１３】
同相成分の変調信号として入力される第１データを、第１タイミング信号を利用してリタイミングし、第１ベースバンド信号を生成する第１ベースバンド信号生成部と、
直交成分の変調信号として入力される第２データを、第２タイミング信号を利用してリタイミングし、第２ベースバンド信号を生成する第２ベースバンド信号生成部と、
第１ベースバンド信号生成部からのベースバンド信号の値に応じたレベルを有する第１多値デジタル信号を生成する第１多値ドライバと、
第２ベースバンド信号生成部からのベースバンド信号の値に応じたレベルを有する第２多値デジタル信号を生成する第２多値ドライバと、
同相キャリア信号を第１多値デジタル信号で振幅変調する第１乗算器と、
直交キャリア信号を第２多値デジタル信号で振幅変調する第２乗算器と、
前記第１、第２乗算器の出力信号を加算する加算器と、
を備えることを特徴とするデジタル変調器。
【請求項１４】
前記同相キャリア信号および前記直交キャリア信号は矩形波パルスであることを特徴とする請求項１３に記載のデジタル変調器。
【請求項１５】
複数の入出力ポートを有する機能デバイスと、
前記機能デバイスの入出力ポートから出力されるデータをデジタル変調し、外部へと出力する複数の請求項１３または１４に記載のデジタル変調器と、
を備えることを特徴とする半導体装置。
【請求項１６】
デジタル多値変調された複数チャンネルのデータを送受信する被試験デバイスから、デジタル多値変調されたデータを受ける試験装置であって、前記チャンネルごとに、
受信したデータを、同相検波信号を用いてダウンコンバージョンする第３乗算器と、
受信したデータを、直交検波信号を用いてダウンコンバージョンする第４乗算器と、
前記第３乗算器から出力される第３多値デジタル信号を所定の少なくともひとつのしきい値電圧と比較する第１コンパレータと、
前記第４乗算器から出力される第４多値デジタル信号を所定の少なくともひとつのしきい値電圧と比較する第２コンパレータと、
前記第１コンパレータから出力される第３デジタルベースバンド信号を、タイミングが調節可能な第３タイミング信号を利用してラッチする第１ラッチ回路と、
前記第２コンパレータから出力される第４デジタルベースバンド信号を、タイミングが調節可能な第４タイミング信号を利用してラッチする第２ラッチ回路と、
を含むデジタル復調器を備え、前記第１、第２ラッチによりラッチされたデータを、期待値データと比較することを特徴とする試験装置。
【請求項１７】
前記第１、第２コンパレータは、前記しきい値電圧が調節可能に構成されることを特徴とする請求項１６に記載の試験装置。
【請求項１８】
前記第１コンパレータの前記しきい値電圧と前記第２コンパレータの前記しきい値電圧は、独立に調節可能であることを特徴とする請求項１７に記載の試験装置。
【請求項１９】
前記第３、第４乗算器は、それぞれの利得が独立に調節可能に構成されることを特徴とする請求項１６に記載の試験装置。
【請求項２０】
キャリア周波数を有する検波信号を生成する発振器と、
前記発振器により生成される前記検波信号を位相シフトし、前記同相検波信号および前記直交検波信号を生成する移相器と、
をさらに備えることを特徴とする請求項１６に記載の試験装置。
【請求項２１】
前記移相器は、前記同相検波信号と前記直交検波信号の位相差を調節可能に構成されることを特徴とする請求項２０に記載の試験装置。
【請求項２２】
前記同相検波信号および前記直交検波信号は、矩形波パルスであることを特徴とする請求項１６に記載の試験装置。
【請求項２３】
任意信号波形をデジタル生成するダイレクトデジタルシンセサイザーと、
前記ダイレクトデジタルシンセサイザーからの出力データをデジタルアナログ変換し、前記同相検波信号および前記直交検波信号を生成するデジタルアナログコンバータと、
をさらに備えることを特徴とする請求項１６に記載の試験装置。
【請求項２４】
周波数およびレベル遷移のタイミングを設定可能なパルス信号を生成するタイミング発生器をさらに備え、前記タイミング発生器によって前記同相検波信号および前記直交検波信号を生成することを特徴とする請求項１６に記載の試験装置。
【請求項２５】
受信したデータを、同相検波信号を用いてダウンコンバージョンする第３乗算器と、
受信したデータを、直交検波信号を用いてダウンコンバージョンする第４乗算器と、
前記第３乗算器から出力される第３多値デジタル信号を所定の少なくともひとつのしきい値電圧と比較する第１コンパレータと、
前記第４乗算器から出力される第４多値デジタル信号を所定の少なくともひとつのしきい値電圧と比較する第２コンパレータと、
前記第１コンパレータから出力される第３デジタルベースバンド信号を、タイミングが調節可能な第３タイミング信号を利用してラッチする第１ラッチ回路と、
前記第２コンパレータから出力される第４デジタルベースバンド信号を、タイミングが調節可能な第４タイミング信号を利用してラッチする第２ラッチ回路と、
を備えることを特徴とするデジタル復調器。
【請求項２６】
前記同相検波信号および前記直交検波信号は、矩形波パルスであることを特徴とする請求項２５に記載のデジタル復調器。
【請求項２７】
複数の入出力ポートを有する機能デバイスと、
外部から入力されたデータを復調し、前記機能デバイスの対応するポートに出力する複数の請求項２５または２６に記載のデジタル復調器と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータ伝送技術に関する。
【背景技術】
【０００２】
デジタル有線通信は従来、時間分割多重（ＴＤＭ）方式による２値伝送が主流であり、大容量伝送を行う場合は、パラレル伝送、高速伝送によって実現してきた。パラレル伝送の物理的な限界に直面すると、シリアル伝送つまり、高速インタフェース（Ｉ／Ｆ）回路による数Ｇｂｐｓ〜１０Ｇｂｐｓ以上のデータレートでの高速伝送が行われる。しかしながら、データレートの高速化にも限界があり、伝送線路の高周波損失や反射によるＢＥＲ（Bit Error Rate）の劣化が問題となる。【０００３】
一方、デジタル無線通信方式は、キャリア信号に多ビットの情報をのせて送受信する。つまり、データレートはキャリア周波数に直接的に制限されない。例えば、最も基本的な直交変復調方式であるＱＡＭ（Quadrature Amplitude Modulation）伝送方式は４値伝送を一つのチャネルで実現することが出来る。６４ＱＡＭにいたっては、６４値伝送がワンキャリアで実現できる。つまり、キャリア周波数を高めなくてもこのような多値変調方式によって、転送容量を向上させることが出来る。【０００４】
このような変復調方式は、無線通信に限らず有線通信でも可能であり、ＰＡＭ（Pulse Amplitude Modulation）やＱＰＳＫ(Quadrature Phase Shift Keying)あるいはＤＱＰＳＫ（Differential QPSK）方式として既に適用され始めている。特に、光通信分野においては、１本の光ファイバにどれだけ多くの情報をのせられるかがコスト的にも重要であり、２値ＴＤＭからこれらのデジタル変調を利用した伝送へと技術トレンドがシフトしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近い将来、このようなデジタル多値変復調方式が、メモリやＳｏＣ（System On a Chip）をはじめとするデバイス間の有線インタフェースに適用される可能性があるところ、現状ではそのようなデバイスを量産試験できる多チャンネルの試験装置は存在しない。【０００６】
従来の無線通信デバイスを試験するミクスド試験装置やＲＦ（Radio Frequency）試験モジュールは存在するが、そもそも従来の無線通信デバイスは、Ｉ／Ｏ（入出力）用の通信ポート（Ｉ／Ｏポート）が通常ひとつ、または数個に限られるため、これまでの試験装置や試験モジュールも、数個の通信ポートしか備えていない。したがってこれらの試験装置や試験モジュールを、メモリなどの数十〜百チャンネル以上のＩ／Ｏポートを有するデバイスの試験に使用することは困難である。【０００７】
また、従来のＲＦ信号の試験装置では、ＤＵＴ（Device Under Test）から出力された信号をＡ／Ｄ（アナログデジタル）変換して、その結果得られる膨大なデータを信号処理(ソフトウェア処理も含む)することで期待値判定する。よって、試験時間が長くなる。【０００８】
さらに従来の試験装置のデジタルピンは、基本的には、２値(場合によってはこれにハイインピーダンス状態Hi-Zが加わった３値)の信号の試験しか想定しておらず、デジタル変調信号の復調機能を有していない。【０００９】
メモリやＭＰＵ（Micro Processing Unit）のようなデバイスのＩ／Ｏがすべてデジタル多値変調方式に置き換わったとすれば、数十〜百チャネル以上のＩ／Ｏがひとつのデバイスに存在し、それを数百個同時に試験することが求められる。つまり、デジタル多値変復調信号の入出力を数千チャネル有する試験装置が必要であり、試験装置のＣＰＵリソースにも限界があるので、全てハードウェアレベルでのリアルタイム試験が求められる。【００１０】
本発明はかかる状況に鑑みてなされたものであり、その目的のひとつは、デジタル多値変調機能もしくはデジタル多値復調機能を搭載した試験装置の提供にあり、本発明の別の目的のひとつは、デジタル多値変調器もしくはデジタル多値復調器の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、デジタル多値変調された複数チャンネルのデータを送受信する被試験デバイスに、デジタル多値変調されたデータを供給する試験装置に関する。この試験装置は、チャンネルごとに設けられたデジタル変調器を備える。デジタル変調器は、同相成分の変調信号として入力される第１データを、タイミングが調節可能な第１タイミング信号を利用してリタイミングし、第１ベースバンド信号を生成する第１ベースバンド信号生成部と、直交成分の変調信号として入力される第２データを、タイミングが調節可能な第２タイミング信号を利用してリタイミングし、第２ベースバンド信号を生成する第２ベースバンド信号生成部と、第１ベースバンド信号生成部からのベースバンド信号の値に応じたレベルを有する第１多値デジタル信号を生成する第１多値ドライバと、第２ベースバンド信号生成部からのベースバンド信号の値に応じたレベルを有する第２多値デジタル信号を生成する第２多値ドライバと、同相キャリア信号を第１多値デジタル信号で振幅変調する第１乗算器と、直交キャリア信号を第２多値デジタル信号で振幅変調する第２乗算器と、第１、第２乗算器の出力信号を加算する加算器と、を含む。【００１２】
一般的な試験装置には、任意のパターン信号を生成可能なパターン発生器と、任意の周波数、位相特性を有するタイミング信号を生成可能なタイミング発生器が搭載されるため、これらのアーキテクチャに加えて、上述のデジタル変調器をポート（チャンネル）ごとに設けることにより、ハードウェアの構成の巨大化を抑制しつつ、デジタル多値変調されたデータを複数チャンネルのＩ／Ｏポートを有する被試験デバイスに供給できる。【００１３】
第１ベースバンド信号生成部は、パターン発生器により生成される第１データのビットレートを、第１タイミング信号に応じたビットレートに変換する第１データレート設定部を含んでもよい。第２ベースバンド信号生成部は、パターン発生器により生成される第２データのビットレートを、第２タイミング信号に応じたビットレートに変換する第２データレート設定部を含んでもよい。
パターン発生器により生成されるパターンデータのビットレートは、試験装置において独自に設定されるものであり、必ずしもＤＵＴに供給すべき信号のビットレートと一致するとは限らない。そこで第１、第２タイミング信号の周波数をビットレートに対応づけて生成することにより、ベースバンド信号のビットレートを適切に設定できる。【００１４】
第１ベースバンド信号生成部は、第１ベースバンド信号の波形モードを設定する第１波形フォーマット制御部を含んでもよい。第２ベースバンド信号生成部は、第２ベースバンド信号の波形モードを設定する第２波形フォーマット制御部を含んでもよい。
波形モードは、ＲＺ（Return to Zero）やＮＲＺ（Non Return to Zero）などを含む。【００１５】
第１、第２多値ドライバは、その出力レベルが調節可能に構成されてもよい。多値ドライバの出力レベルを調節可能とすることにより、コンスタレーション上のシンボル点の位置を任意に設定できる。また後段のアナログブロックにおいて発生する非線形歪みを、キャリブレートすることができる。【００１６】
第１多値ドライバの出力レベルと第２多値ドライバの出力レベルは、独立に調節可能であってもよい。
この場合、同相成分と直交成分の振幅を独立に制御でき、たとえばＤＵＴに供給する被変調信号のＩＱ振幅ミスマッチを、任意にエミュレートすることができる。【００１７】
第１、第２多値ドライバの出力レベルは、デジタルの制御信号に応じて調節可能であってもよい。【００１８】
第１、第２多値ドライバはそれぞれ、Ｎビット（Ｎは整数）の差動形式のベースバンド信号を受けるＭ値（Ｍ＝２Ｎ）のドライバであってもよい。第１、第２多値ドライバはそれぞれ、Ｎ個の差動増幅器を含んでもよい。各差動増幅器はそれぞれ、ベースバンド信号の各ビットが差動形式で入力される差動対と、差動対をバイアスするテール電流源と、差動対に対する出力負荷回路と、を含んでもよい。Ｎ個の差動増幅器の出力負荷回路は共有されており、Ｎ個の差動増幅器のテール電流源により生成されるテール電流は、独立に制御可能に構成されてもよい。
この態様によれば、テール電流源によるテール電流を変化させることにより、多値ドライバの出力レベルを調節できる。【００１９】
第１、第２乗算器は、それぞれの利得が独立に調節可能に構成されてもよい。この場合、利得を異なる値に設定することによりＩＱ振幅ミスマッチをエミュレートすることができ、あるいは予期せぬＩＱ振幅ミスマッチをキャンセルすることができる。【００２０】
ある態様の試験装置は、キャリア周波数を有するキャリア信号を生成する発振器と、発振器により生成されるキャリア信号を位相シフトし、同相キャリア信号および直交キャリア信号を生成する移相器と、をさらに備えてもよい。【００２１】
移相器は、同相キャリア信号と直交キャリア信号の位相差を調節可能に構成されてもよい。この場合、ＩＱ位相ミスマッチをエミュレートすることができ、あるいは予期せぬＩＱ位相ミスマッチをキャンセルすることができる。【００２２】
同相キャリア信号および直交キャリア信号は、矩形波パルスであってもよい。この場合、正弦波のキャリア信号よりも簡易に生成することができる。【００２３】
ある態様の試験装置は、任意信号波形をデジタル生成するダイレクトデジタルシンセサイザーと、ダイレクトデジタルシンセサイザーからの出力データをデジタルアナログ変換し、同相キャリア信号および直交キャリア信号を生成するデジタルアナログコンバータと、をさらに備えてもよい。
この場合、デジタル信号処理によって同相キャリア信号と直交キャリア信号の位相差を制御できるため、回路規模を小さくできる。【００２４】
ある態様の試験装置は、周波数およびレベル遷移のタイミングを任意に設定可能なパルス信号を生成するタイミング発生器をさらに備え、タイミング発生器によって同相キャリア信号および直交キャリア信号を生成してもよい。
同相キャリア信号および直交キャリア信号を矩形波パルスとすることにより、タイミング発生器からダイレクトに生成できる。【００２５】
本発明の別の態様は、デジタル変調器である。このデジタル変調器は、同相成分の変調信号として入力される第１データを、第１タイミング信号を利用してリタイミングし、第１ベースバンド信号を生成する第１ベースバンド信号生成部と、直交成分の変調信号として入力される第２データを、第２タイミング信号を利用してリタイミングし、第２ベースバンド信号を生成する第２ベースバンド信号生成部と、第１ベースバンド信号生成部からのベースバンド信号の値に応じたレベルを有する第１多値デジタル信号を生成する第１多値ドライバと、第２ベースバンド信号生成部からのベースバンド信号の値に応じたレベルを有する第２多値デジタル信号を生成する第２多値ドライバと、同相キャリア信号を第１多値デジタル信号で振幅変調する第１乗算器と、直交キャリア信号を第２多値デジタル信号で振幅変調する第２乗算器と、第１、第２乗算器の出力信号を加算する加算器と、を備える。【００２６】
本発明のさらに別の態様は、半導体装置である。この装置は、複数の入出力ポートを有する機能デバイスと、機能デバイスの入出力ポートから出力されるデータをデジタル変調し、外部へと出力する複数の上述のデジタル変調器と、を備える。【００２７】
本発明のさらに別の態様は、デジタル多値変調された複数チャンネルのデータを送受信する被試験デバイスから、デジタル多値変調されたデータを受ける試験装置に関する。この試験装置は、チャンネルごとに設けられたデジタル復調器を備える。各デジタル復調器は、受信したデータを、同相検波信号を用いてダウンコンバージョンする第３乗算器と、受信したデータを、直交検波信号を用いてダウンコンバージョンする第４乗算器と、第３乗算器から出力される第３多値デジタル信号を所定の少なくともひとつのしきい値電圧と比較する第１コンパレータと、第４乗算器から出力される第４多値デジタル信号を所定の少なくともひとつのしきい値電圧と比較する第２コンパレータと、第１コンパレータから出力される第３デジタルベースバンド信号を、タイミングが調節可能な第３タイミング信号を利用してラッチする第１ラッチ回路と、第２コンパレータから出力される第４デジタルベースバンド信号を、タイミングが調節可能な第４タイミング信号を利用してラッチする第２ラッチ回路と、を含む。試験装置は、第１、第２ラッチによりラッチされたデータを、期待値データと比較する。【００２８】
一般的な試験装置には、任意の周波数、位相特性を有するタイミング信号を生成可能なタイミング発生器が搭載されるため、これらのアーキテクチャに加えて、上述のデジタル復調器をポート（チャンネル）ごとに設けることにより、ハードウェアの構成の巨大化を抑制しつつ、チャンネルごとに復調機能を実装できる。【００２９】
第１、第２コンパレータは、しきい値電圧が調節可能に構成されてもよい。さらに第１コンパレータのしきい値電圧と第２コンパレータのしきい値電圧は、独立に調節可能であってもよい。【００３０】
第１、第２多値ドライバのしきい値電圧は、デジタルの制御信号に応じて調節可能であってもよい。【００３１】
第３、第４乗算器は、それぞれの利得が独立に調節可能に構成されてもよい。
将来的には、従来のアダプティブイコライジング制御方式のように、直交変調通信系のＩＱミスマッチをアダプティブに調節できる方式が主流になる可能性がある。その場合に、この乗算器の利得を独立に調節することにより、試験時のＩＱ振幅ミスマッチの補正を試験装置側でエミュレートすることができる。あるいは特定の試験環境下でのＩＱ振幅ミスマッチを排除したい場合にはそれをキャンセルすることができる。【００３２】
ある態様の試験装置は、キャリア周波数を有する検波信号を生成する発振器と、発振器により生成される検波信号を位相シフトし、同相検波信号および直交検波信号を生成する移相器と、をさらに備えてもよい。【００３３】
移相器は、同相検波信号と直交検波信号の位相差を調節可能に構成されてもよい。
この場合、試験時のＩＱ位相ミスマッチの補正を試験装置側でエミュレートすることができる。あるいは特定の試験環境下でのＩＱ位相ミスマッチを排除したい場合にはそれをキャンセルすることができる。【００３４】
同相検波信号および直交検波信号は、矩形波パルスであってもよい。この場合、正弦波の検波信号よりも簡易に生成することができる。【００３５】
ある態様の試験装置は、任意信号波形をデジタル生成するダイレクトデジタルシンセサイザーと、ダイレクトデジタルシンセサイザーからの出力データをデジタルアナログ変換し、同相検波信号および直交検波信号を生成するデジタルアナログコンバータと、をさらに備えてもよい。
この場合、同相検波信号と直交検波信号の位相差をデジタル信号処理によって制御できるため、回路規模を小さくできる。【００３６】
ある態様の試験装置は、周波数およびレベル遷移のタイミングを設定可能なパルス信号を生成するタイミング発生器をさらに備え、タイミング発生器によって同相検波信号および直交検波信号を生成してもよい。
同相検波信号および直交検波信号を矩形波パルスとすることにより、タイミング発生器からダイレクトに生成できる。【００３７】
本発明のさらに別の態様は、デジタル復調器である。このデジタル復調器は、受信したデータを、同相検波信号を用いてダウンコンバージョンする第３乗算器と、受信したデータを、直交検波信号を用いてダウンコンバージョンする第４乗算器と、第３乗算器から出力される第３多値デジタル信号を所定の少なくともひとつのしきい値電圧と比較する第１コンパレータと、第４乗算器から出力される第４多値デジタル信号を所定の少なくともひとつのしきい値電圧と比較する第２コンパレータと、第１コンパレータから出力される第３デジタルベースバンド信号を、タイミングが調節可能な第３タイミング信号を利用してラッチする第１ラッチ回路と、第２コンパレータから出力される第４デジタルベースバンド信号を、タイミングが調節可能な第４タイミング信号を利用してラッチする第２ラッチ回路と、を備える。【００３８】
本発明のさらに別の態様は、半導体装置である。この装置は、複数の入出力ポートを有する機能デバイスと、外部から入力されたデータを復調し、機能デバイスの対応するポートに出力する複数の上述のデジタル復調器と、を備える。【００３９】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００４０】
本発明のある態様によれば、デジタル多値変調機能もしくはデジタル多値復調機能を搭載した試験装置が提供できる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態に係る試験装置の全体構成を示すブロック図である。
【図２】実施の形態に係るデジタル変調器の構成を示すブロック図である。
【図３】第１ドライバ、第２ドライバとして利用可能な多値ドライバの構成例を示す回路図である。
【図４】図４（ａ）、（ｂ）は、アナログＰＬＬおよびデジタルＰＬＬの構成を示す回路図である。
【図５】ＤＤＳの構成例を示すブロック図である。
【図６】矩形波を利用したデジタル変調器の構成を示すブロック図である。
【図７】実施の形態に係るデジタル復調器の構成を示すブロック図である。
【図８】実施の形態に係るデジタル変調器およびデジタル復調器を備えた半導体装置の構成を示すブロック図である。
【符号の説明】
【００４２】
１００…試験装置、１０２…Ｉ／Ｏ端子、１１０…ＤＵＴ、ＢＵＦ１…出力バッファ、ＢＵＦ２…入力バッファ、１０…データ送受信部、１２…判定部、１４…パターン発生器、１６…タイミング発生器、２０…デジタル変調器、２２…パターン発生器、２４ａ…第１タイミング発生器、２４ｂ…第２タイミング発生器、２４ｃ…第３タイミング発生器、２６ａ…第１ベースバンド信号生成部、２６ｂ…第２ベースバンド信号生成部、２７ａ…第１データレート設定部、２７ｂ…第２データレート設定部、２８ａ…第１波形フォーマット制御部、２８ｂ…第２波形フォーマット制御部、３０ａ…第１ドライバ、３０ｂ…第２ドライバ、３２…ドライバレベル制御部、３４ａ…第１乗算器、３４ｂ…第２乗算器、３６…加算器、４０…基準信号源、４２…発振器、４４…９０度移相器、６０…デジタル復調器、６２ａ…第３乗算器、６２ｂ…第４乗算器、６４ａ…第１コンパレータ、６４ｂ…第２コンパレータ、６６…レベル制御部、６８ａ…第１ラッチ回路、６８ｂ…第２ラッチ回路、７０…タイミング発生器、７２…発振器、７４…９０度移相器、９０…ＤＤＳ、９１…Δθレジスタ、９２…θアキュムレータ、９４…波形メモリ、９６…デジタル位相シフタ、９８…ＤＡコンバータ、９９…フィルタ。
【発明を実施するための最良の形態】
【００４３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。【００４４】
実施の形態に係る試験装置は、デジタル多値変調（以下、単にデジタル変調という）されたデジタルデータの送受信インタフェースを備える被試験デバイス（ＤＵＴ）を試験対象とする。つまりパターン信号をデジタル変調してＤＵＴに供給し、またＤＵＴから出力されるデジタル変調されたデータを復調して期待値と比較し、良否判定を行う。試験装置は、良否判定の他、デジタル変調されたデータの波形解析、コンスタレーションマップの生成機能等を備えてもよい。【００４５】
デジタル変調は、ＱＡＭ（直交振幅変調）、ＱＰＳＫ（４値位相偏移変調）、ＢＰＳＫ（２値位相偏移変調）などを含む。ＤＵＴは、たとえばメモリやＭＰＵをはじめとする多チャンネルのＩ／Ｏポートを有するデバイスが想定されるが、特に限定されるものではない。【００４６】
図１は、本発明の実施の形態に係る試験装置１００の全体構成を示すブロック図である。図１の試験装置１００は、ＤＵＴのＩ／Ｏポートごとに設けられた複数のＩ／Ｏ端子１０２ａ、１０２ｂ、１０２ｃ、…を備える。Ｉ／Ｏポートの個数は任意であるが、メモリやＭＰＵの場合、数十〜百個以上設けられる。試験装置１００の複数のＩ／Ｏ端子１０２はそれぞれ、ＤＵＴ１１０の対応するＩ／Ｏポートと伝送路を介して接続されている。【００４７】
試験装置１００は、複数のＩ／Ｏ端子１０２ａ、１０２ｂ、１０２ｃ、…ごとに設けられた複数のデータ送受信部１０ａ、１０ｂ、１０ｃ…および判定部１２ａ、１２ｂ、１２ｃ、…を備える。複数のデータ送受信部１０および判定部１２は同一の構成であるため、データ送受信部１０ａおよび判定部１２ａの構成のみが詳細に示される。【００４８】
各データ送受信部１０は、ＤＵＴ１１０に供給すべきパターンデータを変調信号として、キャリア信号（搬送波）をデジタル変調し、ＤＵＴ１１０の対応するＩ／Ｏポートへと出力する機能と、ＤＵＴ１１０から出力される被変調データを受け、これを復調する機能と、を備える。復調されたデータは、期待値と比較され、ＤＵＴ１１０の良否が判定される。【００４９】
データ送受信部１０は、パターン発生器１４、タイミング発生器１６、出力バッファＢＵＦ１、入力バッファＢＵＦ２、デジタル変調器２０、デジタル復調器６０、を備える。【００５０】
パターン発生器１４は、ＤＵＴ１１０に対して供給すべき試験パターンを生成する。試験パターンの各データ（パターンデータともいう）は、ＤＵＴ１１０と試験装置１００の間のデータ伝送に使用されるデジタル変復調のフォーマットに応じたビット数を有している。たとえば１６ＱＡＭの場合、各データは４ビットであり、６４ＱＡＭの場合６ビット、ＱＰＳＫの場合２ビット、ＢＰＳＫの場合１ビットである。以下では理解の容易化のために１６ＱＡＭを例に説明する。つまりパターン発生器１４は４ビットのパターンデータを生成する。【００５１】
タイミング発生器１６は、タイミング信号を生成し、デジタル変調器２０へと出力する。タイミング発生器１６は、パターンデータのサイクルごとにタイミング信号の位相を細かく、たとえば数ｐｓ〜数ｎｓのオーダーで調節可能である。タイミング発生器１６およびパターン発生器１４は、従来の２値伝送を行うシステムに使用される試験装置に使用される公知の回路を利用することができる。【００５２】
デジタル変調器２０は、パターンデータを変調信号としてキャリアを直交振幅変調（たとえば１６ＱＡＭ）する。変調された信号は、出力バッファＢＵＦ１によってＤＵＴ１１０へと出力される。デジタル変調器２０による変調処理とタイミング信号との関係は後述する。【００５３】
入力バッファＢＵＦ２はＤＵＴ１１０から出力される被変調信号を受け、デジタル復調器６０へと出力する。デジタル復調器６０は被変調データを復調し、デジタルのデータを抽出する。判定部１２ａは、デジタル復調器６０により復調されたデータを、パターン発生器１４から出力される期待値データと比較する。出力バッファＢＵＦ１および入力バッファＢＵＦ２は、双方向バッファとして構成されてもよい。【００５４】
以上が試験装置１００の全体の構成と動作の概略である。上述したように、試験装置１００は数十〜百以上のデータを処理する必要があり、入出力ポートごとにデータ送受信部１０が設けられる。したがってデータ送受信部１０はＣＭＯＳプロセスあるはその他のプロセスを用いて半導体基板上に集積化可能に設計することが必要である。
以下、実施の形態に係るデジタル変調器２０、デジタル復調器６０の構成を詳細に説明する。【００５５】
まず、デジタル変調器の構成を説明する。
図２は、実施の形態に係るデジタル変調器２０の構成を示すブロック図である。デジタル変調器２０は、パターン発生器２２、第１タイミング発生器２４ａ、第２タイミング発生器２４ｂ、第１ベースバンド信号生成部２６ａ、第２ベースバンド信号生成部２６ｂ、第１多値ドライバ（以下、単に第１ドライバという）３０ａ、第２多値ドライバ（以下、単に第２ドライバという）３０ｂ、ドライバレベル制御部３２、第１乗算器３４ａ、第２乗算器３４ｂ、加算器３６、基準信号源４０、発振器４２、９０度移相器４４を備える。図２において、添え字ａが付される部材は、同相成分を処理し、添え字ｂが付される部材は直交成分を処理する。パターン発生器２２は図１のパターン発生器１４に、タイミング発生器２４は図１のタイミング発生器１６に対応する。【００５６】
パターン発生器２２は、ＤＵＴ１１０に供給すべきパターンデータを生成する。図２に示される信号線のビット数は、１６ＱＡＭを例としたものであるが、本発明はそのビット数に限定されるものではない。【００５７】
パターンデータＤ１の同相成分に対応する２ビットの第１データＤ１ａは第１ベースバンド信号生成部２６ａへと入力され、直交成分に対応する２ビットの第２データＤ２ｂは第２ベースバンド信号生成部２６ｂへと入力される。基準信号源４０はクロック信号ＣＫを生成し、第１タイミング発生器２４ａ、第２タイミング発生器２４ｂ、発振器４２へと出力する。【００５８】
第１タイミング発生器２４ａはクロック信号ＣＫを受け、これを利用して任意のタイミングでレベル遷移する第１タイミング信号ＴＧ１を生成する。つまり第１タイミング信号ＴＧ１は間隔が任意に調節可能なエッジ列である。さらに第１タイミング発生器２４ａは第１タイミング信号ＴＧ１の周波数も任意に調節することができる。【００５９】
第１ベースバンド信号生成部２６ａは、同相成分の第１データＤ１ａおよび第１タイミング信号ＴＧ１を利用して第１ベースバンド信号ＢＢＩを生成する。具体的には第１ベースバンド信号生成部２６ａは、第１データレート設定部２７ａおよび第２波形フォーマット制御部２８ｂを含む。【００６０】
パターン発生器２２により生成される第１データＤ１は、試験装置１００全体の基準クロックと同期したデータレートを有しており、必ずしもＤＵＴ１１０に供給すべきデータレートと一致するとは限らない。そこで第１データレート設定部２７ａは、第１タイミング発生器２４ａから出力されるタイミングエッジ列（ＴＧ１）を利用して、ベースバンド信号ＢＢＩをＤＵＴ１１０が要求する任意のデータレートに設定する。つまり第１データレート設定部２７ａは、パターン発生器２２により設定された第１データＤ１ａのデータレートを、ＤＵＴ１１０に供給すべきデータレートに変換するリタイミング処理を実行する。【００６１】
データレートが正しく設定された第１データＤ２ａは、第１波形フォーマット制御部２８ａに入力される。第１波形フォーマット制御部２８ａは２値データ信号であるパターンデータＤ２ａの波形モードを設定する回路ブロックであり、パターンデータＤ２はＲＺやＮＲＺ等の波形モードのうち、所定の波形モードに設定する。第１データレート設定部２７ａ、第２データレート設定部２７ｂは、ＳＲラッチやフリップフロップ等で構成することができるが、その構成は限定されない。【００６２】
このようにして所定のデータレートおよび波形モードを有する第１ベースバンド信号ＢＢＩが生成される。【００６３】
第２タイミング発生器２４ｂおよび第２ベースバンド信号生成部２６ｂは、第１タイミング発生器２４ａおよび第１ベースバンド信号生成部２６ａと同様にして、第２データＤ１ｂおよび第２タイミング信号ＴＧ２を利用して第２ベースバンド信号ＢＢＱを生成する。【００６４】
タイミング信号ＴＧ１、ＴＧ２のタイミングは、任意に設定することができる。したがって、実施の形態に係るデジタル変調器２０を搭載した試験装置によれば、ベースバンド信号に任意のジッタを与えることができる。【００６５】
さらに第１タイミング発生器２４ａおよび第２タイミング発生器２４ｂは、タイミング信号ＴＧ１、ＴＧ２のエッジのタイミングを、パルスごとに独立して任意に設定することができる。つまりタイミング信号ＴＧ１、ＴＧ２のタイミングを個別に調節することによって、ベースバンド信号ＢＢＩとＢＢＱそれぞれに含まれるビット列に任意のジッタを与えることができ、ＤＵＴ１１０をさまざまな状況で試験できる。【００６６】
第１ドライバ３０ａは、第１ベースバンド信号生成部２６ａにより生成されたベースバンド信号ＢＢＩを、その値に応じた電圧レベルを有する信号（多値デジタル信号ＶＢＢＩという）に変換する多値ドライバである。具体的には、第１ドライバ３０ａは、１６ＱＡＭのとき４値ドライバ、６４ＱＡＭのとき８値ドライバ、ＱＰＳＫおよびＢＰＳＫのとき２値ドライバとして構成してもよい。第１ドライバ３０ａの出力をＭ値（Ｍは整数）と一般化するとき、第１ドライバ３０ａはベースバンド信号ＢＢＩの値に応じて、基準電圧Ｖｉ１〜ＶｉＭのいずれかを選択して出力する。【００６７】
同様に第２ドライバ３０ｂは、ベースバンド信号ＢＢＱの値に応じて、基準電圧Ｖｑ１〜ＶｑＭのいずれかを出力する。【００６８】
第１ドライバ３０ａおよび第２ドライバ３０ｂは、基準電圧Ｖｉ１〜ＶｉＭ、Ｖｑ１〜ＶｑＭを調節可能に構成される。ドライバレベル制御部３２は、第１ドライバ３０ａおよび第２ドライバ３０ｂに対して、基準電圧Ｖｉ１〜ＶｉＭ、Ｖｑ１〜ＶｑＭを制御するための制御データを出力する。【００６９】
基準電圧Ｖｉ１〜ＶｉＭ、Ｖｑ１〜ＶｑＭを調節可能とすることにより、以下の効果を得ることができる。
第１に、同相成分の直交成分の振幅ＶＢＢＩ、ＶＢＢＱを独立かつ任意に設定することができるため、コンスタレーション上のシンボル点の位置を任意に設定できる。
第２に、後段のアナログブロックである第１乗算器３４ａ、第２乗算器３４ｂ、加算器３６において発生する非線形歪みを、キャリブレートすることができる。つまり第１ドライバ３０ａ、第２ドライバ３０ｂに、後段の歪みを考慮してプリディストーションを与えることにより、ＤＵＴ１１０に対して低歪みの被変調データを供給できる。【００７０】
さらには基準電圧Ｖｉ１〜ＶｉＭおよびＶｑ１〜ＶｑＭは独立に調節可能であることが好ましい。
この場合、ＤＵＴ１１０に供給する被変調信号のＩＱ振幅ミスマッチを、任意にエミュレートすることができる。つまり、ＤＵＴ１１０の受信特性を試験するために、積極的に被変調信号に歪みを導入し、それに対する耐性を検査することができる。あるいは反対に、不要なＩＱ振幅ミスマッチをキャンセルすることができる。【００７１】
図３は、第１ドライバ３０ａ、第２ドライバ３０ｂとして利用可能な多値ドライバの構成例を示す回路図である。多値ドライバ３０ｃは複数の差動増幅器を含む。Ｍ値ドライバはＮ個（ここでＭ＝２Ｎである）の入力データＤＡＴＡを差動信号として受ける。図３のデータＤＡＴＡ［０：ｎ］は、図２におけるベースバンド信号ＢＢＩ、ＢＢＱの各ビットに対応する。【００７２】
複数の差動増幅器は、出力負荷回路Ｒ１、Ｒ２が共通となるように並列に接続されている。負荷抵抗Ｒ１、Ｒ２に代えてカレントミラー回路が出力負荷回路として設けられてもよい。ｉ番目の差動増幅器は、差動対Ｍｉｐ、Ｍｉｎおよびテール電流源ＣＳｉおよび負荷抵抗Ｒ１、Ｒ２を含んでいる。差動対を構成する複数のトランジスタのドレインは共通に接続されており、共通接続されたドレインの信号が差動信号として後段の乗算器３４ａ、３４ｂへと出力される。なお、多値ドライバはシングルエンドで構成されてもよく、またＰチャンネルＭＯＳＦＥＴを用いて構成されてもよく、公知の任意の回路が利用できる。【００７３】
各テール電流源ＣＳ１〜ＣＳｎは電流ＤＡコンバータである。つまりテール電流源ＣＳ１〜ＣＳｎは、それぞれに入力される制御信号に応じたテール電流（バイアス電流）を、対応する差動対に供給する。テール電流源ＣＳ１〜ＣＳｎにより生成されるテール電流を変化させることにより、多値ドライバ３０ｃの出力のレベル、つまり基準電圧Ｖｉ１〜ＶｉＭ、Ｖｑ１〜ＶｑＭを任意に調節することができる。【００７４】
ドライバレベル制御部３２は、テール電流源ＣＳ１〜ＣＳｎの値をデジタル制御する。つまりドライバレベル制御部３２およびテール電流源ＣＳ１〜ＣＳｎは、電流ＤＡＣを構成する。【００７５】
多値ドライバとしてＤＡコンバータを用いてもよい。【００７６】
図２に戻る。発振器４２は、搬送周波数ｆｃを有するキャリア信号Ｓｃを生成する。発振器４２はクロック信号ＣＫを基準としたＰＬＬ（Phase Locked Loop）で構成してもよい。ＰＬＬはアナログであるとデジタルであるとを問わない。図４（ａ）、（ｂ）は、アナログＰＬＬおよびデジタルＰＬＬの構成を示す回路図である。【００７７】
図４（ａ）のアナログＰＬＬ４２ａは、ＶＣＯ（Voltage Controlled Oscillator）８０ａ、第１分周器８２、第２分周器８４、位相比較器８６ａ、チャージポンプ回路８７、ループフィルタ８８ａを含む。ＶＣＯ８０ａは入力された電圧に応じた周波数で発振する。ＶＣＯ８０ａの出力は、キャリア信号Ｓｃとして出力されるとともに、第１分周器８２によって１／Ｎ分周（Ｎは整数）される。第２分周器８４はクロック信号ＣＫを１／Ｍ分周（Ｍは整数）する。位相比較器８６ａは、分周されたキャリア信号Ｓｃ’とクロック信号ＣＫ’のエッジのタイミング、つまり位相を比較し、位相差に応じたレベルを有するパルス信号を生成する。チャージポンプ回路８７はパルス信号のレベルに応じた電圧レベルを有するアナログ電圧を出力する。このアナログ電圧はループフィルタ８８ａによって高周波成分が除去され、ＶＣＯ８０ａの制御電圧として供給される。ＰＬＬ回路４２ａによって、キャリア信号Ｓｃの周波数が、クロック信号の周波数に比例した値に安定化される。【００７８】
図４（ａ）のアナログＰＬＬ４２ａを用いる場合、ループフィルタ８８ａや発振器の回路面積が大きくなる。回路規模を小さくしたい場合、図４（ｂ）のデジタルＰＬＬ４２ｂを利用してもよい。デジタルＰＬＬ４２ｂは、図４（ａ）のＶＣＯ８０ａに代えてデジタル制御オシレータ（Digital Controlled Oscillator：ＤＣＯ）を、図４（ａ）の位相比較器８６ａに代えてデジタル位相比較器８６ｂを備え、フルデジタルで構成される。ＤＣＯ８０ｂは、入力されたデジタル信号の値に応じた離散的な周波数で発振する。たとえばＬＣタンク回路のキャパシタが容量アレイで構成され、デジタル制御によって有効となる容量セルの数を制御可能な回路が知られている。【００７９】
デジタル位相比較器８６ｂは、分周されたクロック信号ＣＫ’とキャリア信号Ｓｃ’の位相差に応じたデジタル値を示す制御信号を出力する。デジタル位相比較器８６ｂにはバーニア遅延回路方式を用いた時間デジタル変換器（Time to Digital Converter：ＴＤＣ）などが利用可能である。デジタルフィルタ８８ｂは、デジタル信号処理によってデジタル位相比較器８６ｂの出力をフィルタリングし、ＤＣＯ８０ｂへと出力する。【００８０】
図２に戻る。９０度移相器４４はキャリア信号Ｓｃをアークタンジェント変換するパッシブ回路、あるいはヒルベルト変換回路で構成することができる。９０度移相器４４からは、位相が直交関係にある２つの同相キャリア信号ｃｏｓωｔおよび直交キャリア信号−ｓｉｎωｔが出力される。【００８１】
第１乗算器３４ａは、第１ドライバ３０ａから出力される多値デジタル信号ＶＢＢＩを同相キャリア信号ｃｏｓωｔと乗算（ミキシング）し、多値デジタル信号ＶＢＢＩを変調信号として同相キャリア信号ｃｏｓωｔを振幅変調する。また第２乗算器３４ｂは多値デジタル信号ＢＢＱを直交キャリア信号−ｓｉｎωｔと乗算し、多値デジタル信号ＶＢＢＱを変調信号として直交キャリア信号−ｓｉｎωｔを振幅変調する。【００８２】
第１乗算器３４ａ、第２乗算器３４ｂは、一般的なダブルバランスドミキサ（Double Balanced Mixer：ＤＢＭ）やギルバートセルで構成することができるが、第１乗算器３４ａおよび第２乗算器３４ｂそれぞれの利得は独立に調節可能であることが好ましい。第１乗算器３４ａ、第２乗算器３４ｂの利得をプログラマブルとすることで、ＩＱ振幅ミスマッチをエミュレートすることができ、あるいはＩＱ振幅ミスマッチをキャンセルできる。【００８３】
加算器３６は、第１乗算器３４ａおよび第２乗算器３４ｂの出力を加算して合成する。加算器３６は、たとえば図３の多値ドライバ３０ｃを２つの差動回路で構成し、一方の入力に第１乗算器３４ａの出力を、他方の入力に第２乗算器３４ｂの出力を与えてもよい。加算器３６を図３の回路で実現する場合に、テール電流源ＣＳの電流値をプログラマブルとすることによっても、ＩＱ振幅ミスマッチをエミュレートすることができる。加算器３６の構成はこれに限定されるものではなく、抵抗や演算増幅器を用いた加算回路などを利用してもよい。【００８４】
以上がデジタル変調器２０の構成である。実施の形態に係るデジタル変調器２０によれば、１６ＱＡＭのフォーマット、もしくはこれに類するフォーマットで変調されたデータＤＯＵＴを簡易な構成で生成することができる。【００８５】
従来のアーキテクチャを利用して同じ機能を有する試験装置を構成しようとすれば、１６ＱＡＭのデジタルデータをＤＳＰ（Digital Signal Processor）を用いて生成し、これをＤＡコンバータによって生成することになる。しかしながら、試験装置ではＤＵＴ１１０のポートごとに被変調信号を生成する必要があるため、ＤＳＰをポートごとに設けると、膨大なリソースが必要となってしまい現実的ではない。さらにキャリア周波数がＧＨｚ帯となると、非常に高速なＤＡコンバータが必要となるという問題がある。これに対して、実施の形態に係るデジタル変調器２０によれば、第１ドライバ３０ａ、第２ドライバ３０ｂの動作速度はベースバンド信号のビットレートに追従すればよく、キャリア周波数に応じた応答性が要求されないため、回路を簡素化できる。【００８６】
実施の形態に係るデジタル変調器２０によれば、非常に簡易な構成であるため、ＣＭＯＳプロセスを用いて数百チャンネルにもおよぶデジタル変調器を単一、もしくは複数の半導体基板上に容易に集積化することができる。【００８７】
実施の形態では、１６ＱＡＭを例に説明したが、図２の回路によれば、ＱＰＳＫ、ＢＰＳＫ、オフセットＱＰＳＫ、ＤＰＳＫ、シフトＰＳＫなどのフォーマットで変調されたデータを生成できる。たとえばＱＰＳＫの場合、パターン発生器２２によって２ビットのデータを生成し、１ビットを第１ベースバンド信号生成部２６ａへ、残りの１ビットを第２ベースバンド信号生成部２６ｂへと供給すればよい。そして第１ドライバ３０ａ、第２ドライバ３０ｂを２値ドライバとして動作させることによりＱＰＳＫフォーマットのデータを生成できる。ＢＰＳＫの場合、第１ベースバンド信号生成部２６ａおよび第１ドライバ３０ａのみを動作させればよい。【００８８】
ＤＰＳＫの場合、パターン発生器２２においてエンコード処理を行うことにより対応できる。【００８９】
また、６４ＱＡＭなどの多値ＱＡＭの場合、図２のデジタル変調器２０のビット数を拡張すればよい。たとえばパターン発生器２２によって６ビットのデータＤ１を生成し、３ビットを第１ベースバンド信号生成部２６ａに、３ビットを第２ベースバンド信号生成部２６ｂに供給する。さらに第１ドライバ３０ａおよび第２ドライバ３０ｂを８値ドライバとすれば、６４ＱＡＭのデータを生成できる。【００９０】
多値ＱＡＭのデジタル変調器は、図２の１６ＱＡＭのデジタル変調器２０を複数個組み合わせて構成してもよい。たとえば６４ＱＡＭの場合、１６ＱＡＭのデジタル変調器２０を３個設け、それぞれの出力信号を加算器で合成してもよい。【００９１】
続いてデジタル変調器２０の変形例を説明する。【００９２】
図２の発振器４２および９０度移相器４４を用いる代わりに、任意信号波形をデジタル生成してもよい。この場合、ダイレクトデジタルシンセサイザー（Direct Digital Synthesizer：ＤＤＳ）を好適に用いることができる。図５は、ＤＤＳの構成例を示すブロック図である。【００９３】
図５のＤＤＳ９０は、Δθレジスタ９１、θアキュムレータ９２、波形メモリ９４、デジタル移相器９６、ＤＡコンバータ９８ａ、９８ｂ、フィルタ９９ａ、９９ｂを備える。【００９４】
波形メモリ９４には、所望の波形、たとえば正弦波に応じた関数もしくはデータが定義されている。波形メモリ９４から読み出される信号の周波数は、Δθレジスタ９１に書き込まれた位相増分データΔθで定義される。θアキュムレータ９２は、位相増分データΔθを累積加算する。波形メモリ９４は、累積加算されたデータ（位相データという）θに応じた周波数で定義された波形をデジタル値で出力する。波形メモリ９４の出力はＤＡコンバータ９８によってアナログ信号に変換される。後段のフィルタ９９ａによってＤＡコンバータ９８における量子化誤差が平滑化され、同相キャリア信号ｃｏｓωｔが生成される。【００９５】
デジタル移相器９６は、波形メモリ９４から読み出される出力（正弦波）の位相を９０度デジタル的にシフトする。この処理は、波形メモリのアドレスシフト、あるいは位相データθのサイクルシフトを利用することにより、論理回路のみで実現可能である。移相角は任意に調節可能である。後段のＤＡコンバータ９８ｂ、フィルタ９９ｂによって直交キャリア信号−ｓｉｎωｔが生成される。【００９６】
フィルタ９９ａ、９９ｂは本質的にアナログ要素を含むが、位相増分データΔθの分解能を高めることによって、フィルタを用いずとも、回路の寄生抵抗、寄生容量に起因する高周波損失によって同等の機能が実現できる。つまりＤＤＳ９０はフルデジタルで同相成分と直交成分のキャリア信号を生成することができる。【００９７】
なお試験装置１００のタイミング発生器には、位相アキュムレータや位相分解能を調節する回路が含まれている。そこでΔθレジスタ９１およびθアキュムレータ９２に代えて、試験装置１００に搭載される同等の機能を有するタイミング発生器を利用してもよい。【００９８】
図５のＤＤＳ９０によれば、デジタル移相器９６を用いて、ＤＡコンバータ９８ａ、９８ｂに入力するデータのタイミングを任意に調節することができ、同相キャリア信号と直交キャリア信号の直交性（ＩＱ位相ミスマッチ）を自由に設定できる。【００９９】
図２に示すアナログ回路の９０度移相器４４を利用する場合、位相を変化させると振幅も変化してしまうため、予期しない振幅ミスマッチが導入されるという問題が生ずる。これに対して、図５のＤＤＳ９０によればデジタル信号処理で９０度移相を実現できるため、移相にともなう振幅ミスマッチを抑制することができる。【０１００】
実施の形態では、デジタル変調器２０におけるキャリア信号の同相成分と直交成分を、正弦波として生成する場合を説明したが、これらを矩形波として生成してもよい。正弦波に代えてパルスで変調されたＰＳＫデータがパルス信号で復調でき、またパルス信号で変調されたＰＳＫデータが正弦波あるいはパルス信号で復調できることが知られている。【０１０１】
図６は、矩形波を利用したデジタル変調器２０ｂの構成を示すブロック図である。図６のデジタル変調器２０ｂは、図２の発振器４２、９０度移相器４４に代えて、第３タイミング発生器２４ｃを備える。【０１０２】
一般的な試験装置に搭載されるタイミング発生器は、周波数逓倍機能、位相シフト機能、任意周波数発生機能を備えている。したがって第３タイミング発生器２４ｃを利用することにより、位相が互いに１／４周期だけシフトした２つの矩形波パルスを生成することができる。２つの矩形波パルスを第１乗算器３４ａ、第２乗算器３４ｂに供給することにより、矩形波のキャリア信号を変調することができる。【０１０３】
矩形波パルスをキャリア信号として用いる場合、ＤＣＯやＤＤＳを利用して正弦波のキャリア信号ｃｏｓωｔ、−ｓｉｎωｔを生成するよりも、回路規模を小さくすることができる。【０１０４】
また、第３タイミング発生器２４ｃを用いれば、直交関係にある２つのキャリア信号の位相差を振幅を変化させることなく調節できるため、ＩＱ振幅ミスマッチを導入することなく、ＩＱ位相ミスマッチのみをキャンセルし、もしくは積極的に導入することができる。【０１０５】
第３タイミング発生器２４ｃに代えて、たとえば図５のＤＤＳ９０を、波形メモリ９４に矩形波のパルス信号を定義した状態で利用してもよい。【０１０６】
以上がデジタル変調器２０の変形例である。【０１０７】
続いてデジタル復調器６０の構成を説明する。
図７は、実施の形態に係るデジタル復調器６０の構成を示すブロック図である。デジタル復調器６０は、第３乗算器６２ａ、第４乗算器６２ｂ、第１ローパスフィルタ６３ａ、第２ローパスフィルタ６３ｂ、第１コンパレータ６４ａ、第２コンパレータ６４ｂ、レベル制御部６６、第１ラッチ回路６８ａ、第２ラッチ回路６８ｂ、タイミング発生器７０、発振器７２、９０度移相器７４を備える。図７において、添え字ａが付される部材は同相成分を処理し、添え字ｂが付される部材は直交成分を処理する。タイミング発生器７０は図１のタイミング発生器１６に対応する。【０１０８】
第３乗算器６２ａおよび第４乗算器６２ｂには、ＤＵＴ１１０からのデータＤＩＮが入力される。第３乗算器６２ａおよび第４乗算器６２ｂはそれぞれ、データＤＩＮを、同相検波信号ｃｏｓωｔおよび直交検波信号−ｓｉｎωｔと乗算する。第３乗算器６２ａ、第４乗算器６２ｂによってキャリア周波数ｆｃがベースバンド周波数（ビットレート相当）にダウンコンバージョンされる。【０１０９】
発振器７２、９０度移相器７４は図２のデジタル変調器２０の発振器４２、９０度移相器４４に相当するブロックであり、タイミング発生器７０により生成される基準のクロック信号を利用して、検波信号を生成する。タイミング発生器７０から発振器７２に供給されるクロックの位相は任意に調節可能であるため、検波信号ｃｏｓωｔ、−ｓｉｎωｔの位相はそれぞれ自由に設定することができる。【０１１０】
ダウンコンバージョンされた多値デジタル信号ＶＢＢＩは、第１ローパスフィルタ６３ａによって検波用信号の帯域が除去された後、第１コンパレータ６４ａによって少なくともひとつのしきい値電圧ＶｔｈＩ１〜ＶｔｈＩＭ（Ｍは整数）と比較される。整数Ｍは、１６ＱＡＭ、６４ＱＡＭ、ＱＰＳＫなどの変調フォーマットに応じて設定される。同様にベースバンド信号ＶＢＢＱは、第２ローパスフィルタ６３ｂによって検波用信号の帯域が除去された後、第２コンパレータ６４ｂによって少なくともひとつのしきい値電圧ＶｔｈＱ１〜ＶｔｈＱＭと比較される。最も簡易には、ローパスフィルタ６３ａ、６３ｂは、信号ラインと接地ラインの間に容量を設けることにより実現できる場合がある。この容量として配線の寄生容量を利用してもよい。【０１１１】
第１コンパレータ６４ａおよび第２コンパレータ６４ｂに設定されるしきい値電圧ＶｔｈＩ１〜ＶｔｈＩＭ、ＶｔｈＱ１〜ＶｔｈＱＭはそれぞれ、独立に調節可能であることが望ましい。各しきい値電圧は、レベル制御部６６によって設定される。レベル制御部６６はたとえばＤＡコンバータである。【０１１２】
コンパレータ６４ａ、６４ｂによる比較結果を示すデータはそれぞれ、第１ラッチ回路６８ａ、第２ラッチ回路６８ｂに入力される。第１ラッチ回路６８ａ、第２ラッチ回路６８ｂはそれぞれ、タイミング発生器７０により生成されたストローブ信号ＳＴＲＢ１、ＳＴＲＢ２のエッジを利用してコンパレータ６４ａ、６４ｂの出力をラッチする。第１ラッチ回路６８ａ、第２ラッチ回路６８ｂの出力は後段の判定部１２へと出力される。【０１１３】
タイミング発生器７０により生成されるストローブ信号ＳＴＲＢ１、ＳＴＲＢ２の周波数は、データレートに応じて設定される。またストローブ信号ＳＴＲＢ１、ＳＴＲＢ２の位相も任意に調節可能となっている。【０１１４】
以上がデジタル復調器６０の構成である。図７のデジタル復調器６０によれば、入力データＤＩＮを簡易な構成で復調することができ、復調されたデータを期待値と比較できる。【０１１５】
また第１コンパレータ６４ａ、第２コンパレータ６４ｂのしきい値電圧を調節可能に構成することによって、ＤＵＴ１１０の通信相手となるデバイスをエミュレートすることができる。【０１１６】
第１コンパレータ６４ａ、第２コンパレータ６４ｂをウィンドウコンパレータで構成し、ウィンドウ幅を調節すると、振幅方向のマスク試験を行うことができる。同様にストローブ信号ＳＴＲＢ１、ＳＴＲＢ２による比較結果のラッチタイミングを時間のウィンドウで制限することにより、時間方向のマスク試験を行うことができる。振幅方向および時間方向のマスク試験を組み合わせれば、コンスタレーションマップを作成できる。【０１１７】
実施の形態では、デジタル復調器６０における復調用の検波信号を正弦波として生成する場合を説明したが、デジタル変調器２０と同様に矩形波のパルスを利用して復調することも可能である。この場合、発振器７２および９０度移相器７４を設ける代わりに、図６の変形例と同様に、タイミング発生器を利用して検波信号を生成すればよい。あるいは図５のＤＤＳ９０を、波形メモリ９４に矩形波のパルス信号を定義した状態で利用してもよい。【０１１８】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。【０１１９】
実施の形態では、Ｉ／Ｏ端子１０２ごとに設けられたデジタル変調器２０（デジタル復調器６０）がそれぞれ、パターン発生器２２あるいはタイミング発生器２４、発振器４２（７２）、９０度移相器４４（７４）等を備える構成について説明したが、本発明はこれに限定されない。つまりパターン発生器２２、タイミング発生器２４、発振器４２（７２）、９０度移相器４４（７４）はいくつかのチャンネルごとに設けられ、複数のデジタル変調器２０（またはデジタル復調器６０）により共有されてもよい。【０１２０】
たとえば、デジタル変調器２０ごとにＩＱ位相ミスマッチを制御するために、９０度移相器４４（７４）をデジタル変調器２０ごとに個別に設けておき、発振器４２（７２）は、複数のデジタル変調器２０で共有する構成としてもよい。【０１２１】
実施の形態では、デジタル変調器２０およびデジタル復調器６０を試験装置１００に実装する場合を説明したが、これらをＤＵＴ１１０のインタフェースとして実装してもよい。図８は、実施の形態に係るデジタル変調器２０およびデジタル復調器６０を備えた半導体装置２００の構成を示すブロック図である。【０１２２】
半導体装置２００は、その内部に機能デバイス２１０および複数のデジタル変調器２０および複数のデジタル復調器６０を備え、さらに外部と信号伝送を行うための入出力ピンＰｉｏ１、Ｐｉｏ２、…を備える。機能デバイス２１０は、メモリやＭＰＵなどであって、複数の入出力ポートＰ１、Ｐ２、Ｐ３、Ｐ４…を有し、各ポートを介して２値のデータを入出力する。【０１２３】
デジタル変調器２０およびデジタル復調器６０は、いくつかの入出力ポートごとに、図８では２つの入出力ポートごとに設けられる。各デジタル変調器２０は、機能デバイス２１０の複数の入出力ポートから出力されるデータをデジタル変調し、外部へと出力する。また、各デジタル復調器６０は、外部から入力されたデータを復調し、機能デバイス２１０の対応するポートに出力する。【０１２４】
ある態様において複数のデジタル変調器２０および複数のデジタル復調器６０は機能デバイス２１０に集積化されてもよい。
別の態様において、複数のデジタル変調器２０および複数のデジタル復調器６０が機能デバイス２１０とは別の半導体基板に、インタフェースモジュール２２０（Ｉ／Ｏモジュール）として集積化されてもよい。【０１２５】
図８のように実施の形態に係るデジタル変調器２０やデジタル復調器６０を半導体デバイスのインタフェースに利用する場合、試験装置のように高機能は必要とされない。したがって図１から図７を参照して説明した機能のうち、ＩＱミスマッチをエミュレートするために必要な機能を実現するための構成は削除することができる。したがって回路面積を縮小でき、半導体モジュール内に容易に実装することが可能となる。【０１２６】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【産業上の利用可能性】
【０１２７】
本発明のある態様によれば、デジタル多値変調機能もしくはデジタル多値復調機能を搭載した試験装置が提供できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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