(57)【要約】【課題】電子デバイスの省電力化を実現可能なスピン電子メモリ及びスピン電子回路を提供することを目的とする。【解決手段】本発明のスピン電子メモリは、少なくとも、一対の電極と、前記電極間に配され、厚みが０ｎｍより厚く２ｎｍ未満であり、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分とする合金層Ａと、前記合金層Ａに隣接して積層され、ＧｅＴｅを主成分とする合金層Ｂとを有し、前記電極からの電圧印加に基づき、前記合金層Ａ中で異なるスピン状態をとる２つのスピン電子に密度差を発生させるスピン流発生層と、が設けられ、密度の高い方の前記スピン電子を利用してメモリ動作を行うことを特徴とする。【選択図】図４
2013125101.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、一対の電極と、
前記電極間に配され、厚みが０ｎｍより厚く２ｎｍ未満であり、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分とする合金層Ａと、前記合金層Ａに隣接して積層され、ＧｅＴｅを主成分とする合金層Ｂとを有し、前記電極からの電圧印加に基づき、前記合金層Ａ中で異なるスピン状態をとる２つのスピン電子に密度差を発生させるスピン流発生層と、が設けられ、
密度の高い方の前記スピン電子を利用してメモリ動作を行うことを特徴とするスピン電子メモリ。
【請求項２】
更に、電極間に配され、厚みが２ｎｍ以上１０ｎｍ以下であり、Ｓｂ２Ｔｅ３及びＢｉ２Ｔｅ３のいずれかを主成分とする合金層Ｃと、前記合金層Ｃに隣接して積層され、ＧｅＴｅを主成分とする合金層Ｄとを有し、前記電極からの電圧印加に基づき、スピン流発生層から流れ込む密度の高い方のスピン電子を、少なくともその表面の一部に蓄積させるスピン流蓄積層が設けられる請求項１に記載のスピン電子メモリ。
【請求項３】
合金層Ａが六方晶の結晶構造を有するとともに合金層Ｂが立方晶の結晶構造を有し、
前記合金層Ａのｃ軸が積層方向に配向され、前記合金層Ｂの（１１１）面が前記合金層Ａとの隣接面に配向される請求項１から２のいずれかに記載のスピン電子メモリ。
【請求項４】
スピン流発生層が合金層Ａと合金層Ｂとが交互に複数繰り返して積層される構造を有する請求項１から３のいずれかに記載のスピン電子メモリ。
【請求項５】
合金層Ｃが六方晶の結晶構造を有するとともに合金層Ｄが立方晶の結晶構造を有し、
前記合金層Ｃのｃ軸が積層方向に配向され、前記合金層Ｄの（１１１）面が前記合金層Ｃとの隣接面に配向される請求項２から４のいずれかに記載のスピン電子メモリ。
【請求項６】
スピン流蓄積層が合金層Ｃと合金層Ｄとが交互に複数繰り返して積層される構造を有する請求項２から５のいずれかに記載のスピン電子メモリ。
【請求項７】
スピン流発生層とスピン流蓄積層とが、合金層Ｂと合金層Ｃとを隣接させるように積層される請求項２から６のいずれかに記載のスピン電子メモリ。
【請求項８】
合金層Ｂ及び合金層Ｄの厚みが、それぞれ０ｎｍより厚く４ｎｍ以下である請求項２から７のいずれかに記載のスピン電子メモリ。
【請求項９】
更に、スピン流発生層又はスピン流蓄積層の下地として配され、これに積層される前記スピン流発生層の合金層Ｂ又は前記スピン流蓄積層の合金層Ｄの積層面を（１１１）面に配向させる配向層を有する請求項２から８のいずれかに記載のスピン電子メモリ。
【請求項１０】
配向層が合金層Ａ及び合金層Ｃと同じ組成を有し、かつ、同じ結晶構造を有する請求項２から９のいずれかに記載のスピン電子メモリ。
【請求項１１】
更に、磁場を発生させる磁場発生部を有する請求項１から１０のいずれかに記載のスピン電子メモリ。
【請求項１２】
更に、スピン流発生層にスピン電子を供給するスピン電子供給層を有する請求項１から１１のいずれかに記載のスピン電子メモリ。
【請求項１３】
請求項１から１２のいずれかに記載のスピン電子メモリを有することを特徴とするスピン電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン流を用いてメモリ動作を行うスピン電子メモリ及び該スピン電子メモリを有するスピン電子回路に関する。
【背景技術】
【０００２】
現代文明を支えるコンピュータは、電子の流れである電流によって動作する。この電流を操作し、情報の記録・消去に応用した電子デバイスは、半導体によって構成されている。前記半導体中を流れる電子は、不純物やクーロン力による散乱を受けてジュール熱を発生せる。
このため、前記コンピュータには、冷却用のファンが必要である。また、前記ジュール熱によって入力エネルギーの一部が情報の記録・消去には利用できず、エネルギーロスが発生する。つまり、前記電子の散乱を抑制することが、前記電子デバイスの省電力化に向けた中心的技術課題であることは疑う余地はない。【０００３】
その一つの解決策として、従来から前記電子デバイスを極低温で動作させ、前記電子の散乱を抑制する方法がある。例えば、超伝導体を用いることがそれに相当する。前記超伝導体では電子散乱がゼロになるので、電気抵抗がなく前記ジュール熱も発生しない。従って電子散乱は発生しない。
しかし、この方法を用いた場合には、前記電子デバイスを数ケルビンの温度まで冷却する必要があり、このために費やすエネルギーを忘れてはならない。また、このような極低温状態を利用する電子デバイスを一般化して実用化することは、困難である。そのため、室温で前記電子散乱を抑えられる手段としては、満足できるものが存在していない状況にある。【０００４】
しかしながら、２００７年ごろから状況が変わりつつある。物理学の理論としてトポロジカル絶縁体の理論的なモデルが提案されたためである。前記トポロジカル絶縁体とは、物体表面あるいは界面に生じる特殊な電子状態を利用した絶縁体であり、原子番号が比較的大きな元素の内核電子が光速に近い速さで運動するために生じる相対論的効果に基づいて説明される。
即ち、この電子の作用（スピン−軌道相互作用）によって、前記電子が形成するバンド構造のハミルトニアンにスピン−軌道相互作用の項が追加され、バンド構造とエネルギー固有値に変化が生じる。このとき、ある特殊な物質においては、真空表面での価電子帯の最上層部のバンドと伝導帯の最下部のバンドとが結合するが、他方、物質内部ではバンドが開いたままの特殊なバンド構造が形成されることがある。
その結果、前記物質の表面あるいは界面では伝導体となるが、物質内部ではバンドがあるため絶縁体となるという、それまでに知られていなかった特殊な物性が出現する。このような特性をもつ物質を「トポロジカル絶縁体」と称す（非特許文献１参照）。【０００５】
前記トポロジカル絶縁体がもつ特殊な電子バンド構造は、時間反転対称性によって、その表面あるいは界面に存在する電子がスピンの異なる二つの電子スピン流に別れ、電圧を加えることなく流れ続けるという奇妙な特徴をもつ。
これは裏返せば、不純物などによる散乱を受けないという重要な性質をもっていることと同じである。また、例えば、前記時間反転対称性を壊すような外部磁場がなければ、この特性は、非常に強固に保存される。なお、前記トポロジカル絶縁体の名称は、こうした前記電子バンド構造が有する特性が数学のトポロジー多面体論と類似した性質をもつことに由来する（非特許文献１）。【０００６】
前記トポロジカル絶縁体の存在が理論的に予言されて以来、実際にこの奇妙な性質をもつ材料の探索が始まった。その結果、結晶性の高いビスマス−テルル合金、アンチモン−テルル合金などが光電子分光法による実験から確認されたが、これらの実験に用いた単結晶は、熔融合金の冷却法等によって作製されたものであり、前記電子デバイスに直ちに応用できるものではない（非特許文献２参照）。【０００７】
他方、本発明者らは、前記トポロジカル絶縁体とは全く関係なく、相変化型固体メモリの消費電力削減化に向けて、ゲルマニウム−テルルからなる結晶合金層とアンチモン−テルルからなる結晶合金層とを、それぞれの結晶合金層が有する（１１１）面軸とｃ軸とを整合させて積層させた超格子型相変化膜とし、ゲルマニウム原子の配列構造を結晶成長軸方向にスイッチさせてメモリ動作を行わせる超格子型相変化固体メモリを提案している（特許文献１、２及び非特許文献３参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４６２１８９７号公報
【特許文献２】特許第４６３５２３６号公報
【非特許文献】
【０００９】
【非特許文献１】H. Zhang et al. Nature Physics, 5, 438 (2009).
【非特許文献２】Y. Xia et al. NaturePhysics, 5, 398 (2009).
【非特許文献３】J. Tominaga et al. Nature Nanotechnology, 6, 501 (2011).
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者らは、前記超格子型相変化固体メモリが、理想的なトポロジカル絶縁体になり得ることに気がついた。なぜなら、非特許文献１に見られるように、アンチモンとテルルの原子比率が２：３の結晶合金層（Ｓｂ２Ｔｅ３結晶合金層）は、前記トポロジカル絶縁体とされる一方で、本発明者らの提案では、この結晶合金層を複数配し、これらをバンドギャップをもつゲルマニウムとテルルの原子比率が１：１の結晶合金層（ＧｅＴｅ結晶合金層）によって隔離させた構造を正に前記超格子型相変化固体メモリの記録層としているからである。
ただ、確認すべきことは、ゲルマニウムとテルルからなる前記結晶合金層が、真空時のバンドと同様の作用を持っているか否かであるが、量子力学を用いた第一原理計算によって、この結晶合金層が真空時のバンドと同等の役割をなすことをシミュレーションによって確認した（図１（ａ）及び図１（ｂ））。なお、図１（ａ）及び図１（ｂ）は、量子力学を用いた第一原理計算によって、シミュレートしたバンド構造図であり、図１（ａ）は、Ｓｂ２Ｔｅ３の合金層の積層構造体を対象にした場合の結果、図１（ｂ）は、ＧｅＴｅの合金層とＳｂ２Ｔｅ３の合金層の積層構造体を対象にした場合の結果を示す。
即ち、図１（ａ）及び図１（ｂ）に示すように、逆格子空間内のある点ガンマ点（図中Ｘで示す点）において、フェルミバンド近傍で伝導帯の最下部と価電子帯の最上部のバンドが接するように一点でクロスすることが確認できる。この現象は、前記トポロジカル絶縁体のもつ特異的な特徴であり、実空間において、このガンマ点は、ちょうどゲルマニウム−テルル結晶合金層の中心対称点にあたる。つまり、この層が前記電子の非散乱層となり、前記電子が二次元で自由に移動できる層であることの知見を得た。【００１１】
更に、本発明者らは、前記アンチモン−テルル結晶合金層のブロック数（１ブロックは、約１ｎｍ）を変えながら第一原理計算を進めた結果、前記アンチモン−テルル結晶合金層が１ブロックでは前記トポロジカル絶縁体の特徴であるバンドクロスを示さず、少なくとも２ブロック数以上必要であることを見出した。
しかし、２ブロックより薄い層では、前記トポロジカル絶縁体にならない代わりに、逆格子空間内のガンマ点においてバンドの縮退が解かれ、異なるエネルギー状態を持つ二つのスピンバンドに分裂する、いわゆるラシュバ効果が現れることを発見した。
この超格子型相変化膜がもつ前記ラシュバ効果は、これまで知られていた如何なる材料に比較して驚くほど大きく、第一原理計算によるシミュレーションでは、それらのスピンバンドの差で２００ｍｅＶにも達する。この大きさは、室温でさえスピン特性の違いを観測できるほど大きい。【００１２】
実際、本発明者らは、シリコンウエハ上に前記アンチモン−テルル結晶合金層の厚みを変えた前記超格子型相変化膜を形成し、外部磁場を面内方向に加えて前記ラシュバ効果よって分裂したスピン電子の密度を変化させ、この状態を円偏光の光を入射させることで反射率の変化として測定した。より具体的には、前記超格子型変化膜に室温条件下で、外部磁場を加えて光の反射率測定を行った。この際、前記反射率測定に使用した光の波長は、６３３ｎｍとし、外部磁場の大きさは、０．２テスラ（Ｔ）とした。また、外部磁場は、磁石を用いて加えることとし、該磁石のＮ極を接近させた場合とＳ極を接近させた場合とで、２回前記反射率測定を行い、それぞれの磁場方向による反射率差を算出するようにした。その結果を図２に示す。縦軸は、磁場による反射率の変化であり、横軸は、第一原理計算から得られたラシュバエネルギーの差である。この図２における３点のプロットは、左から右に向かってアンチモン−テルル結晶合金層（Ｓｂ２Ｔｅ３）の厚みが４ｎｍ、２ｎｍ、１ｎｍのものに対応する。なお、図２は、前記磁場方向による反射率差ΔＲ（縦軸）と、第一原理計算から得られるラシュバエネルギー（横軸）を示す図であり、該図２の縦軸中、丸に点が入った記号が、Ｎ極を接近させた場合で、丸にＸが入った記号がＳ極を接近させた場合を示す。
この結果から明らかなように、前記ラシュバ効果は、２ｎｍより薄い前記アンチモン−テルル合金層の場合に顕著で、それ以上の厚みでは、スピン分裂による反射率の差が小さい。これは逆を言えば、これ以上の厚みの前記超格子型相変化膜では、前記ラシュバ効果が小さく、前記トポロジカル絶縁体となっているものと結論づけられる。
つまり、前記ゲルマニウム−テルル結晶合金層と、厚みが２ｎｍより薄いアンチモン−テルル結晶合金層からなる積層膜は、前記ラシュバ効果を持つスピン流発生層となり、前記ゲルマニウム−テルル結晶合金層と、厚みが２ｎｍ以上の前記アンチモン−テルル結晶合金層からなる積層膜は、スピン流を蓄積できるスピン流蓄積層となり得ることの知見を得た。【００１３】
本発明は、前記知見に基づくものであり、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、電子デバイスの省電力化を実現可能なスピン電子メモリ及びスピン電子回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞  少なくとも、一対の電極と、前記電極間に配され、厚みが０ｎｍより厚く２ｎｍ未満であり、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分とする合金層Ａと、前記合金層Ａに隣接して積層され、ＧｅＴｅを主成分とする合金層Ｂとを有し、前記電極からの電圧印加に基づき、前記合金層Ａ中で異なるスピン状態をとる２つのスピン電子に密度差を発生させるスピン流発生層と、が設けられ、密度の高い方の前記スピン電子を利用してメモリ動作を行うことを特徴とするスピン電子メモリ。
＜２＞  更に、電極間に配され、厚みが２ｎｍより厚く以上１０ｎｍ以下であり、Ｓｂ２Ｔｅ３及びＢｉ２Ｔｅ３のいずれかを主成分とする合金層Ｃと、前記合金層Ｃに隣接して積層され、ＧｅＴｅを主成分とする合金層Ｄとを有し、前記電極からの電圧印加に基づき、スピン流発生層から流れ込む密度の高い方のスピン電子を、少なくともその表面の一部に蓄積させるスピン流蓄積層が設けられる前記＜１＞に記載のスピン電子メモリ。
＜３＞  合金層Ａが六方晶の結晶構造を有するとともに合金層Ｂが立方晶の結晶構造を有し、前記合金層Ａのｃ軸が積層方向に配向され、前記合金層Ｂの（１１１）面が前記合金層Ａとの隣接面に配向される前記＜１＞から＜２＞のいずれかに記載のスピン電子メモリ。
＜４＞  スピン流発生層が合金層Ａと合金層Ｂとが交互に複数繰り返して積層される構造を有する前記＜１＞から＜３＞のいずれかに記載のスピン電子メモリ。
＜５＞  合金層Ｃが六方晶の結晶構造を有するとともに合金層Ｄが立方晶の結晶構造を有し、前記合金層Ｃのｃ軸が積層方向に配向され、前記合金層Ｄの（１１１）面が前記合金層Ｃとの隣接面に配向される前記＜２＞から＜４＞のいずれかに記載のスピン電子メモリ。
＜６＞  スピン流蓄積層が合金層Ｃと合金層Ｄとが交互に複数繰り返して積層される構造を有する前記＜２＞から＜５＞のいずれかに記載のスピン電子メモリ。
＜７＞  スピン流発生層とスピン流蓄積層とが、合金層Ｂと合金層Ｃとを隣接させるように積層される前記＜２＞から＜６＞のいずれかに記載のスピン電子メモリ。
＜８＞  合金層Ｂ及び合金層Ｄの厚みが、それぞれ０ｎｍより厚く４ｎｍ以下である前記＜２＞から＜７＞のいずれかに記載のスピン電子メモリ。
＜９＞  更に、スピン流発生層又はスピン流蓄積層の下地として配され、これに積層される前記スピン流発生層の合金層Ｂ又は前記スピン流蓄積層の合金層Ｄの積層面を（１１１）面に配向させる配向層を有する前記＜２＞から＜８＞のいずれかに記載のスピン電子メモリ。
＜１０＞  配向層が合金層Ａ及び合金層Ｃと同じ組成を有し、かつ、同じ結晶構造を有する前記＜２＞から＜９＞のいずれかに記載のスピン電子メモリ。
＜１１＞  更に、磁場を発生させる磁場発生部を有する前記＜１＞から＜１０＞のいずれかに記載のスピン電子メモリ。
＜１２＞  更に、スピン流発生層にスピン電子を供給するスピン電子供給層を有する前記＜１＞から＜１１＞のいずれかに記載のスピン電子メモリ。
＜１３＞  前記＜１＞から＜１２＞のいずれかに記載のスピン電子メモリを有することを特徴とするスピン電子回路。
【発明の効果】
【００１５】
本発明によれば、従来技術における前記諸問題を解決することができ、電子デバイスの省電力化を実現可能なスピン電子メモリ及びスピン電子回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１（ａ）】Ｓｂ２Ｔｅ３の合金層の積層構造体に対し、量子力学を用いた第一原理計算によりシミュレートしたバンド構造図である。
【図１（ｂ）】ＧｅＴｅの合金層とＳｂ２Ｔｅ３の合金層を積層させた積層構造体に対し、量子力学を用いた第一原理計算によって、シミュレートしたバンド構造図である。
【図２】ラシュバ効果よって分裂したスピン電子の密度を変化させ、この状態を円偏光の光を入射させることで反射率の変化として測定した結果を示す図である。
【図３（ａ）】ＧｅＴｅを主成分として形成される六方晶の結晶合金層５１を示す図である。
【図３（ｂ）】Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分として形成される立方晶の結晶合金層５２を示す図である。
【図４】本発明の一実施形態に係るスピン電子メモリ１００の層構成を示す断面図である。
【図５】本発明の他の実施形態に係るスピン電子メモリ２００の層構成を示す断面図である。
【図６】本発明の更に他の実施形態に係るスピン電子メモリ３００の層構成を示す断面図である。
【発明を実施するための形態】
【００１７】
（スピン電子メモリ）
本発明のスピン電子メモリは、一対の電極と、スピン流発生層とを有し、更に、スピン流蓄積層、配向層、磁場発生部及びスピン電子供給層を適宜配して構成される。
【００１８】
＜スピン流発生層＞
前記スピン流発生層は、前記電極間に配され、合金層Ａと、前記合金層Ａに隣接して積層される合金層Ｂとを有する。
このスピン流発生層は、前記ラシュバ効果が発現可能で、前記電極からの電圧印加に基づき、前記合金層Ａ中で異なるスピン状態をとる２つのスピン電子に密度差を発生させる。
即ち、前記合金層Ｂは、バンドギャップを有しており、また、前記合金層Ａがその結晶の逆格子空間上の前記合金層Ｂとの界面において時間反転対称性を有し、かつ前記時間反転対称中心点を除いてバンド縮退が解かれ、フェルミ準位直上の二つのスピンバンドにエネルギー差が生じることで、前記スピン流発生層は、前記ラシュバ効果を発生させる。その結果、前記合金層Ａ中で異なるスピン状態をとる２つのスピン電子に密度差が生じ、スピン流の発生が可能となる。
【００１９】
前記合金層Ａは、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分として形成される。なお、本明細書において「主成分」とは、層の基本単位格子を形成する元素であることを示す。
また、前記合金層Ａの厚みは、０ｎｍより厚く２ｎｍ未満とされる。このような厚みであると、前記ラシュバ効果の発現が可能とされる。
【００２０】
前記合金層Ａとしては、六方晶の結晶構造を有するとともに、そのｃ軸が積層方向に配向されていることが好ましい。
このような結晶構造を有すると、その次に膜を積層する上でこの層が下地層として配向を生み出すテンプレートとなって、これらの積層体の超格子構造が得られやすい。
【００２１】
前記合金層Ａの形成方法としては、特に制限はないが、ｃ軸配向の前記結晶構造が得られやすいことから、例えば、スパッタリング法、分子線エピタキシー法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などが好ましい。
【００２２】
前記合金層Ｂは、ＧｅＴｅを主成分として形成される。
前記合金層Ｂの厚みとしては、０ｎｍより厚く４ｎｍ以下であることが好ましい。
前記厚みが４ｎｍを超えると、独立した固有の特性を示すことがある。
【００２３】
前記合金層Ｂとしては、立方晶の結晶構造を有するとともに、その（１１１）面が前記合金層Ａとの隣接面に配向されていることが好ましい。中でも、面心立方晶の結晶構造を有するとともに、その（１１１）面が前記合金層Ａとの隣接面に配向されていることがより好ましい。
このような結晶構造を有すると、その次に膜を積層する上でこの層が下地層として配向を生み出すテンプレートとなって、これらの積層体の超格子構造が得られやすい。
【００２４】
前記合金層Ｂの形成方法としては、特に制限はなく、例えば、スパッタリング法、分子線エピタキシー法、ＡＬＤ法、ＣＶＤ法などが挙げられる。
【００２５】
前記スピン流発生層としては、特に制限はないが、前記合金層Ａと前記合金層Ｂとが、交互に複数繰り返して積層される構造を有することが好ましい。
このような構造を有すると、繰り返し数に応じて、大きな前記ラシュバ効果が得られやすい。
【００２６】
＜スピン流蓄積層＞
前記スピン電子メモリは、前記トポロジカル絶縁体を配することで、前記スピン電子を利用したメモリ動作が可能とされる。
ここでは、前記トポロジカル絶縁体として、前記電極間に配され、合金層Ｃと、前記合金層Ｃに隣接して積層される合金層Ｄとを有する前記スピン流蓄積層を提案する。
即ち、前記スピン流蓄積層は、前記トポロジカル絶縁体としての特性を有し、前記電極からの電圧印加に基づき、前記スピン流発生層から流れ込む密度の高い方のスピン電子を、少なくともその表面の一部に蓄積させる。
即ち、前記スピン流蓄積層においては、前記合金層Ｄは、バンドギャップを有し、また、前記合金層Ｃがその結晶の逆格子空間上の前記合金層Ｂとの界面において、時間反転対称性を有し、かつ時間反転対称中心点を除いてバンド縮退が解かれ、フェルミ準位直上の二つのスピンバンドが、フェルミ準位直下の価電子帯の最上部の縮退が解かれたスピンバンドと、逆空間における時間反転対称中心を境に互いに交差して連結することで前記トポロジカル絶縁体としての特性を発現させる。その結果、前記スピン流発生層から流れ込む密度の高い方のスピン電子を前記合金層Ｃと前記合金層Ｄとの界面又は前記合金層Ｄに蓄積させることが可能となる。
【００２７】
前記合金層Ｃは、前記合金層Ａと同様に、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分として形成される。
ただし、前記合金層Ｃの厚みは、前記合金層Ａと異なり、２ｎｍ以上１０ｎｍ以下とされる。前記厚みが２ｎｍ未満であると、前記ラシュバ効果の発現が可能とされる一方で、前記トポロジカル絶縁体としての特性を示さず、１０ｎｍを超える場合も、前記トポロジカル絶縁体としての特性を得難い。
【００２８】
前記合金層Ｃとしては、前記合金層Ａと同様に、六方晶の結晶構造を有するとともに、そのｃ軸が積層方向に配向されていることが好ましい。
このような結晶構造を有すると、その次に膜を積層する上でこの層が下地層として配向を生み出すテンプレートとなって、これらの積層体の超格子構造が得られやすい。
また、前記合金層Ｃとしては、前記合金層Ａと同様の方法で形成することができる。
【００２９】
前記合金層Ｄは、前記合金層Ｂと同様に、ＧｅＴｅを主成分として形成される。
また、その厚み、結晶構造及び形成方法についても、前記合金層Ｂについて説明した事項を適用することができる。
【００３０】
前記スピン流蓄積層としては、特に制限はないが、前記合金層Ｃと前記合金層Ｄとが、交互に複数繰り返して積層される構造を有することが好ましい。
このような構造を有すると、繰り返し数に応じて、大きな前記スピン流を蓄積させることができる。
【００３１】
前記スピン流発生層と、前記スピン流蓄積層とは、前記スピン電子を利用したメモリ動作を簡易な構成で実現させる観点から、前記スピン流発生層の前記合金層Ｂと、前記スピン流蓄積層の前記合金層Ｃとが隣接するように積層されることが好ましい。
【００３２】
＜配向層＞
前記スピン電子メモリにおいては、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分として形成される前記合金層Ａ及び前記合金層Ｃの結晶構造がｃ軸に配向され、ＧｅＴｅを主成分として形成される前記合金層Ｂ及び前記合金層Ｄの（１１１）面が、それぞれ前記合金層Ａ又は前記合金層Ｃとの隣接面に配向される超格子構造を有すると、前記ラシュバ効果及び前記トポロジカル絶縁体としての特性が得られやすい。
前記合金層Ａ及び前記合金層Ｃは、下地に制限なく、ｃ軸配向体として得られやすいが、前記合金層Ｂ及び前記合金層Ｄは、このｃ軸配向体を下地として積層させないと、前記超格子構造が得られにくい。
そのため、前記合金層Ｂ又は前記合金層Ｄを前記合金層Ａ及び前記合金層Ｃを下地として形成しない場合には、前記スピン流発生層又は前記スピン流蓄積層の下地として配され、これに積層される前記スピン流発生層の前記合金層Ｂ又は前記スピン流蓄積層の前記合金層Ｄの積層面を（１１１）面に配向させる配向層を設けることが好ましい。
【００３３】
前記配向層は、このような役割を有する限り、特に制限はないが、製造工程を簡素化する観点から、前記合金層Ａ及び前記合金層Ｃと同じ組成を有し、かつ、同じ結晶構造を有することが好ましい。即ち、前記配向層は、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分として形成され、その結晶方位がｃ軸に配向された結晶合金層であることが好ましい。
【００３４】
前記配向層の厚みとしては、３ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。厚みが３ｎｍ未満であると、その形成方法によっては、ｃ軸への配向強度が十分に得られないことがある。
なお、こうした観点から、前記スピン電子メモリとしては、前記合金層Ａ（又は前記合金層Ｃ）を下地として、前記合金層Ｂ（又は前記合金層Ｄ）を積層させるよりも、これらの層の結晶構造を安定化させるため、前記配向層を下地として前記合金層Ｂ（又は前記合金層Ｄ）を積層させて作製することが好ましい。
【００３５】
ここで、前記スピン流発生層、前記スピン流蓄積層及び前記配向層に関し、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分として形成される結晶合金層と、ＧｅＴｅを主成分として形成される結晶合金層の積層状態について、図３（ａ）及び図３（ｂ）を用いて説明する。
図３（ａ）は、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分として形成される六方晶の結晶合金層５１を示す図であり、図３（ｂ）は、ＧｅＴｅを主成分として形成される立方晶の結晶合金層５２を示す。
【００３６】
図３（ａ）に示すように、六方晶である結晶合金層５１をｃ軸配向させると、隣接面５１ａは、六角形となる。このため、結晶合金層５１の表面に立方晶である結晶合金層５２を堆積させると、図３（ｂ）に示す（１１１）面が隣接面５２ａとなる。即ち、立方晶の（１１１）面は、図３（ｂ）に示すように三角形であることから、ｃ軸配向した結晶合金層５１の隣接面５２ａと整合する。そのため、ｃ軸配向させた結晶合金層５１の表面に立方晶である結晶合金層５２を堆積させると、これらの隣接面５２ａを結晶合金層５２の（１１１）面とすることができる。これに対して、結晶合金層５１なしに結晶合金層５２を形成すると、結晶合金層５２は、例えば（１００）面に配向してしまい、その結果、超格子構造に格子乱れが生じやすい。
【００３７】
＜電極＞
前記電極としては、特に制限はなく、目的に応じて適宜選択することができ、公知の半導体素子に用いられる電極を公知の方法により配して形成することができる。
【００３８】
＜磁場発生部＞
前記スピン流発生層は、それ自身でも電圧を加えて内部磁場を発生させ、前記スピン電子に密度差を発生させることが可能であるが、外部から補助的な磁場を加えることにより、前記ラシュバ効果を増幅させることができる。
そのため、前記スピン電子メモリとしては、更に磁場を発生させる磁場発生部を有することが好ましい。
【００３９】
前記磁場発生部としては、例えば、前記スピン電子メモリの付属部として磁石を外部に配してもよく、また、前記スピン電子メモリの層構造中に磁性を持つ磁性層を積層させて配してもよい。
前記磁石及び前記磁性層としては、特に制限はなく、目的に応じて適宜選択することができ、公知のものを公知の方法により配して形成することができる。
ただし、前記磁性層としては、前記スピン流発生層及び前記スピン流蓄積層におけるメモリ動作を損なわないよう、これらの層間には配さず、これらの層と電極との間に配することが好ましい。
【００４０】
＜スピン電子供給層＞
前記スピン流発生層は、前述の通り、それ自身でも電圧を加えて内部磁場を発生させ、前記スピン電子に密度差を発生させることが可能であるが、外部から前記スピン電子を供給することで、前記ラシュバ効果を増幅させることができる。
そのため、前記スピン電子メモリとしては、前記スピン流発生層に前記スピン電子を供給するスピン電子供給層を有することが好ましい。
【００４１】
前記スピン電子供給層としては、特に制限はなく、例えば、コバルトや白金、あるいはそれらの合金などで形成される層が挙げられる。また、その形成方法としては、例えば、スパッタリング法等などが挙げられる。
また、前記スピン流発生層及び前記スピン流蓄積層としては、これらを直接隣接させて超格子構造を持たせることが好ましく、この場合、前記スピン電子供給層としては、前記スピン流発生層の前記スピン流蓄積層が配される面と反対側の面又は前記スピン流蓄積層の前記スピン流発生層が配される面と反対側の面に隣接して配されることが好ましい。
【００４２】
前記スピン電子メモリのメモリ動作について、説明する。
前記スピン電子メモリは、電子がもつ二つのスピン状態のそれぞれを制御して、そのスピン状態の違いを保存してメモリとするものであり、これによって、例えばこれまで電流のオン−オフといった０、１的な二値のメモリ動作から、スピンアップ、ダウンの有無のによる四値によるメモリ動作ができるため、メモリ容量を数倍にできるだけでなく、スピン同士の干渉を用いた量子コンピュータの実現に繋がる可能性をもっている。
前記スピン電子メモリのメモリ動作について、ここでは、その基本原理を提唱するにとどまるが、前記スピン流発生層と前記スピン流蓄積層が積層された積層構造体の上下に電極を配置し、パルス電圧を加えると、どちらの層も大きなスピン軌道相互作用をもつため、電場の変化に応じて内部磁場を発生させることができる。
従来、磁性体薄膜を用いたり、外部磁場を用いることでしか達成できなかった前記スピン流発生が、前記スピン軌道相互作用を利用する前記スピン電子メモリを用いれば、これらを用いることなしに達成することができる。
より具体的には、前記スピン電子メモリにパルス電圧を加えることで、前記スピン流発生層でバンドギャップが僅かに拡大し、前記スピン流発生層の空間対称性の破れから、一方の状態のスピンが他方に比べて多く発生する。この状態変化は、前記電圧を加える方向で逆転できる。前記スピン流発生層で生成したスピン流に関し、前記電圧が切られた瞬間、前記スピン流発生層のバンドギャップが不安定になるが、隣接する前記スピン蓄積層が前記トポロジカル絶縁体であるため、この界面に流れ込む。なぜなら、前記トポロジカル絶縁体ではその表面にのみ前記スピン流を流すことができるためである。
しかし、前記電圧が加えられた方向には、バンドギャップがあるため、電子は前記スピン流蓄積層の厚さ方向には逃げることができない。
つまり、前記スピン電子メモリは、前記スピン流蓄積層の表面（例えば、前記スピン流発生層が配される側の面）に前記スピン流が蓄積されることでメモリとして機能する。また、消去、あるいはもう一方のスピン状態からなるスピン流を蓄積するには逆電圧をもったパルスを用いれば良い。前記電圧の大きさを制御するだけで、消去とメモリ動作ができるのが、前記スピン電子メモリの特徴である。
【００４３】
前記スピン電子メモリの実施形態の例を図４を用いて説明する。図４は、スピン電子メモリ１００の層構成を示す断面図である。
スピン電子メモリ１００は、下部電極１上に、配向層２、スピン流発生層３、スピン流蓄積層４及び上部電極５がこの順で配されて構成されている。
スピン流発生層３は、ＧｅＴｅを主成分とする合金層Ｂと、厚みが０ｎｍより厚く２ｎｍ未満であり、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分とする合金層Ａとが、交互に４回繰り返して積層される積層構造体として構成されている。
また、スピン流蓄積層４は、ＧｅＴｅを主成分とする合金層Ｄと、厚みが２ｎｍ以上１０ｎｍ以下であり、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分とする合金層Ｃとが、交互に３回繰り返して積層され、更に最上部に合金層Ｄをもう一層積層させる積層構造体として構成されている。
【００４４】
このようなスピン電子メモリ１００においては、下部電極１又は上部電極５からの電圧印加に基づき、合金層Ａ中で異なるスピン状態をとる２つのスピン電子に密度差が発生する。これらのスピン電子は、スピン流発生層３からスピン流蓄積層４に流れ込み、スピン流蓄積層４の少なくとも表面の一部（例えば、スピン流蓄積層４のスピン流発生層３側の表面）に、密度の高い方のスピン電子が蓄積される。
蓄積された密度の高い方のスピン電子で構成されるスピン流は、外部に開放しない限り、保存可能であり、また、逆方向からの電圧印加により、消去させることができる。
その結果、スピン電子メモリ１００は、スピン電子のスピン状態に基づくメモリ動作を行うことができる。このようなメモリ動作によれば、前記電圧印加に利用される電流のエネルギーをジュール熱に変換することなく、そのまま前記スピン流の形成に利用することができるため、大幅な省電力化を実現することができる。
【００４５】
次に、前記スピン電子メモリの他の実施形態の例を図５を用いて説明する。図５は、スピン電子メモリ２００の層構成を示す断面図である。
スピン電子メモリ２００は、スピン流蓄積層４と上部電極５の間に層状の磁場発生部６が配されている点で、スピン電子メモリ１００と異なる構成を有する。
【００４６】
このようなスピン電子メモリ２００においては、磁場発生部６から加えられる外部磁場に基づき、前記ラシュバ効果が増幅にされ、スピン流発生層３におけるスピン流の発生が補助される。
その結果、スピン電子メモリ２００は、大きなスピン流を発生させることができ、スピン電子のスピン状態に基づくメモリ動作を安定的に行うことができる。
【００４７】
更に、前記スピン電子メモリの他の実施形態の例を図６を用いて説明する。図６は、スピン電子メモリ３００の層構成を示す断面図である。
スピン電子メモリ３００は、スピン流蓄積層４と磁場発生部６の間にスピン電子供給層７が配されている点で、スピン電子メモリ２００と異なる構成を有する。
【００４８】
このようなスピン電子メモリ３００においては、スピン電子供給層から供給させるスピン電子に基づき、前記ラシュバ効果が増幅にされ、スピン流発生層３におけるスピン流の発生が補助される。
その結果、スピン電子メモリ３００は、更に大きなスピン流を発生させることができ、スピン電子のスピン状態に基づくメモリ動作を安定的に行うことができる。
【００４９】
（スピン電子回路）
本発明のスピン電子回路は、本発明の前記スピン電子メモリを有する。
前記スピン電子メモリを有する前記スピン電子回路の回路構成としては、特に制限はなく、目的に応じて適宜選択することができ、公知の半導体回路を用いた回路構成とすることができる。
【００５０】
また、前記スピン電子メモリを有する前記スピン電子回路の特徴的な回路構成の一例を説明する。
この例において、前記スピン電子回路は、任意の回路基板上に前記スピン電子メモリを有する。また、該スピン電子メモリに併設され、前記スピン流蓄積層を有して構成されるスピン流蓄積素子を有する。
このスピン電子回路においては、前記スピン電子メモリの前記スピン流発生層から供給されるスピン状態に密度差があるスピン流は、前記スピン電子メモリの前記スピン流蓄積層に供給されるが、このスピン流蓄積層では、トポロジカル特性を維持し易いよう層内のスピン密度差を無くし、欠乏している一方のスピンを何処からか補充しようとする。このため、前記スピン流蓄積層を有する前記スピン流蓄積素子を前記スピン電子メモリに併設すれば、前記スピン電子メモリの前記スピン流蓄積層に、欠乏したスピンを供給できる。
逆に併設させた前記スピン流素子の前記スピン流蓄積層内では、一方のスピン密度が低下するため、例えば、その隣に更に前記スピン流蓄積層を有する前記スピン流蓄積素子を併設すれば、そこからスピンが供給される。これを繰り返せば、片方のスピン流を流すことができるスピン電子回路も実現することができる。
【実施例】
【００５１】
（実施例１）
＜スピン流発生層の作製＞
先ず、清浄な面をもつＳｉ基板上に、スパッタリング装置（アルバック社製、ヘリコン波型スパッタリング装置）を用いて、ＳｂとＴｅをターゲット（組成比２：３）としてスパッタリングし、Ｓｂ２Ｔｅ３の結晶合金層からなり、ｃ軸の結晶方位が積層方向に配向された配向層を５ｎｍの厚みで形成した。
次に、前記配向層を下地として、前記スパッタリング装置を用いたＧｅとＴｅをターゲット（組成比１：１）とするスパッタリングを行い、ＧｅＴｅの結晶合金層からなり、結晶の（１１１）面が前記配向層との隣接面に配向された合金層Ｂを１ｎｍの厚みで形成した。
次に、前記合金層Ｂ上に、前記スパッタリング装置を用いたＳｂとＴｅをターゲット（組成比２：３）とするスパッタリングを行い、Ｓｂ２Ｔｅ３の結晶合金層からなり、ｃ軸の結晶方位が積層方向に配向された合金層Ａを１ｎｍの厚みで形成した。
更に、同様の方法で、これら合金層Ｂと合金層Ａをこの順で交互に１９回ずつ積層させ、前記合金層Ａ及び前記合金層Ｂの積層体で構成されるスピン流発生層を有する試験試料１を作製した。
なお、前記配向層、前記合金層Ａ及び前記合金層Ｂを形成する際の条件としては、真空状態とし、スパッタ温度は、２５０℃とした。また、前記配向層、前記合金層Ａ及び前記合金層Ｂの結晶構造の解析は、モデルに基づく第一原理計算結果とＸ線回折結果を比較すること、また最終的には断面の高分解能透過電子線像を撮影して観察することで行った。【００５２】
前記試験試料１を前記スパッタリング装置から取り出し、室温条件下で、外部磁場を加えて光の反射率測定を行った。
なお、前記反射率測定に使用した光の波長は、６３３ｎｍとし、外部磁場の大きさは、０．２テスラ（Ｔ）とした。また、外部磁場は、磁石を用いて加えることとし、該磁石のＮ極を接近させた場合とＳ極を接近させた場合とで、２回前記反射率測定を行い、それぞれの磁場方向による反射率差を算出するようにした。
その結果、前記磁場方向による反射率差は、１．２％であり、前記スピン流発生層は、大きなラシュバ効果をもつことを確認した。
即ち、作製された前記スピン流発生層は、非磁性元素を用いなくとも磁気的性質を有することから、前記ラシュバ効果によって前記スピン流発生層中に前記スピン流を発生させる。これにより、前記スピン流が光と応答し、その反射率が前記スピン流の密度と比例して変化することが確認できた。【００５３】
＜スピン流蓄積層の作製＞
前記スピン流発生層の作製と同様に、先ず、清浄な面をもつＳｉ基板上に、スパッタリング装置を用いて、ＳｂとＴｅをターゲット（組成比２：３）としてスパッタリングし、Ｓｂ２Ｔｅ３の結晶合金層からなり、ｃ軸の結晶方位が積層方向に配向された配向層を５ｎｍの厚みで形成した。
次に、前記配向層を下地として、前記スパッタリング装置を用いたＧｅとＴｅをターゲット（組成比１：１）とするスパッタリングを行い、ＧｅＴｅの結晶合金層からなり、結晶の（１１１）面が前記配向層との隣接面に配向された合金層Ｄを１ｎｍの厚みで形成した。
次に、前記合金層Ｄ上に、前記スパッタリング装置を用いたＳｂとＴｅをターゲット（組成比２：３）とするスパッタリングを行い、Ｓｂ２Ｔｅ３の結晶合金層からなり、ｃ軸の結晶方位が積層方向に配向された合金層Ｃを４ｎｍの厚みで形成した。
更に、同様の方法で、これら合金層Ｄと合金層Ｃをこの順で交互に９回ずつ積層させ、前記合金層Ｃ及び前記合金層Ｄの積層体で構成されるスピン流蓄積層を有する試験試料２を作製した。
なお、この試験試料２における前記配向層、前記合金層Ｃ及び前記合金層Ｄのスパッタリング方法及び結晶構造の解析方法は、試験試料１における前記配向層、前記合金層Ａ及び前記合金層Ｂのスパッタリング方法及び結晶構造の解析方法と同様とした。【００５４】
前記試験試料２を前記スパッタリング装置から取り出し、室温条件下で、外部磁場を加えて光の反射率測定を行った。この反射率測定は、前記試験試料１に対する測定と同様にして行った。
その結果、磁場方向による反射率差は、０．１％未満であり、前記スピン流蓄積層は、前記ラシュバ効果をもたないことを確認した。
即ち、前記スピン流発生層と前記スピン流蓄積層とは、結晶構造は同じでも、前記スピン流発生層の前記合金層Ａの厚みを前記スピン流蓄積層の前記合金層Ｃのように変更することによって、前記スピン流蓄積層を有する前記試験試料２では、空間対称性が高くなり、その結果、前記ラシュバ効果に差が無くなり、前記スピン流が発生しても、二つのスピン状態からなるそれぞれのスピン流の密度が同じとなって反射率に差が生じない。
つまり、この試験試料２における前記合金層Ｃ及び前記合金層Ｄの積層膜である前記スピン流蓄積層は、前記トポロジカル絶縁体になっており、前記試験試料１に係るスピン流発生層との比較において、間接的ではあるが、前記スピン流を前記試験試料２に係るスピン流蓄積層に存在させることができることを確認した。
また、このことは、前記スピン流蓄積層における第一原理の計算結果が図１（ｂ）に示す態様で確認され、界面においてバンドが閉じた前記トポロジカル絶縁体の特性を示していることからも確認することができる。【００５５】
＜比較試料の作製＞
前記スピン流発生層の作製と同様に、先ず、清浄な面をもつＳｉ基板上に、スパッタリング装置を用いて、ＳｂとＴｅをターゲット（組成比２：３）としてスパッタリングし、Ｓｂ２Ｔｅ３の結晶合金層からなり、ｃ軸の結晶方位が積層方向に配向された配向層を５ｎｍの厚みで形成した。
次に、前記配向層を下地として、前記スパッタリング装置を用いたＧｅとＴｅをターゲット（組成比１：１）とするスパッタリングを行い、ＧｅＴｅの結晶合金層からなり、結晶の（１１１）面が前記配向層との隣接面に配向された合金層Ｆを５ｎｍの厚みで形成した。
次に、前記合金層Ｆ上に、前記スパッタリング装置を用いたＳｂとＴｅをターゲット（組成比２：３）とするスパッタリングを行い、Ｓｂ２Ｔｅ３の結晶合金層からなり、ｃ軸の結晶方位が積層方向に配向された合金層Ｅを１５ｎｍの厚みで形成した。
更に、同様の方法で、これら合金層Ｆと合金層Ｅをこの順で交互に２回ずつ積層させ、前記合金層Ｅ及び前記合金層Ｆの積層体を有する比較試料を作製した。
なお、この比較試料における前記配向層、前記合金層Ｅ及び前記合金層Ｆのスパッタリング方法及び結晶構造の解析方法は、試験試料１における前記配向層、前記合金層Ａ及び前記合金層Ｂのスパッタリング方法及び結晶構造の解析方法と同様とした。【００５６】
前記比較試料を前記スパッタリング装置から取り出し、室温条件下で、外部磁場を加えて光の反射率測定を行った。この反射率測定は、前記試験試料１に対する測定と同様にして行った。
その結果、磁場方向による反射率差は、０．０％未満であり、前記スピン流蓄積層は、ラシュバ効果をもたないことを確認した。
また、第一原理の計算結果では、クロスバンドをもたない単にギャップをもった半導体の特性を示した。【００５７】
＜スピン電子メモリの作製＞
予めＷ（タングステン）製の柱状電極（直径２００ｎｍ）が埋め込まれたＳｉ回路基板上に、スパッタリング装置を用いて、ＳｂとＴｅをターゲット（組成比２：３）としてスパッタリングし、Ｓｂ２Ｔｅ３の結晶合金層からなり、ｃ軸の結晶方位が積層方向に配向された配向層を５ｎｍの厚みで形成した。
次に、前記配向層を下地として、前記スピン流発生層の作製方法と同様にして、スピン流発生層を積層させた。ただし、このスピン流発生層は、前記試験試料１における前記スピン流発生層の構成に対し、更に最上層として前記合金層Ｂを一層積層させたものとした。
次に、前記スピン流蓄積層の作製方法と同様にして、このスピン流発生層上に、真空状態を切らさず連続してスピン流蓄積層を積層させた。
更に、上部電極として前記スパッタリング装置を用いてＷをターゲットとしてスパッタリングし、電極層を２０ｎｍの厚みで形成し、実施例１に係るスピン電子メモリを作製した。なお、前記電極層も試験試料１における諸層のスパッタリング方法と同様の方法で形成した。【００５８】
実施例１に係るスピン電子メモリに外部電源を接続し、前記柱状電極（下部電極）から５００ｎｓのパルス電圧１．０Ｖを加えた。１分経過後、実施例１に係るスピン電子メモリに電圧計を接続し、前記上部電極と前記下部電極に流れる電流を測定した。
その結果、最大電流として６０μＡの電流が流れた直後に０μＡとなることが確認された。即ち、実施例１に係るスピン電子メモリにおいては、下部電極からの電圧印加に基づき、内部にスピン流を発生させ、これを外部に開放しない限り、蓄積可能であることを確認できた。【００５９】
次に、外部電源が接続された実施例１に係るスピン電子メモリに対し、前記下部電極から５００ｎｓのパルス電圧１．０Ｖを加えた後、逆方向の前記上部電極から５００ｎｓのパルス電圧１．０Ｖを加えた。１分経過後、実施例１に係るスピン電子メモリに電流計を接続し、前記上部電極と前記下部電極に流れる電流を測定した。
その結果、電流は、０．０μＡで測定できなかった。即ち、実施例１に係るスピン電子メモリにおいては、内部に一旦蓄積させたスピン流を消去可能であることを確認できた。【００６０】
更に、実施例１に係るスピン電子メモリに対して、０．２テスラ（Ｔ）の磁場を面内に加えた状態で、前記したスピン流の蓄積確認試験と同じ試験を行った。即ち、５００ｎｓのパルス電圧１．０Ｖを加えた後、１分後に前記上部電極と前記下部電極に流れる電流を測定した。
その結果、最大電流として１５０μＡの電流が流れた直後に０μＡとなることが確認された。このことから、外部磁場を加えない場合に前記ラシュバ効果で発生するスピン電流は、最大で６０μＡであり、前記外部磁場を加えた場合には前記ラシュバ効果に更に前記外部磁場によるバンドの拡大効果から、前記外部磁場を加えない場合に対して、約２．５倍となる１５０μＡのスピン流を蓄積可能であることが確認できた。【００６１】
＜実施例２＞
実施例１のスピン電子メモリの作製において、Ｓｉ回路基板としてＷ製の柱状電極（直径２００ｎｍ）が隣接した状態で予め２つ埋め込まれたものを用いたこと、該Ｓｉ回路基板上に一様に前記配向層、前記スピン流発生層、前記スピン流蓄積層及び前記上部電極を形成した後、イオンミリングを用いて２つの前記柱状電極（下部電極）上に積層された諸積を５ｎｍの間隔をもって真空で隔離し、２つのスピン電子メモリＡ１とＡ２が近接する配置をもった実施例２に係るスピン電子メモリを作製した。【００６２】
一方のスピン電子メモリＡ１に、前記柱状電極（下部電極）から５００ｎｓのパルス電圧１．０Ｖを加えた。１分経過後、これに電圧計を接続し、前記上部電極と前記下部電極に流れる電流を測定した。
その結果、最大電流として１５０μＡの電流が流れた直後に０μＡとなることが確認された。
次に、もう一方のスピン電子メモリＡ２に対して、前記下部電極から０．５Ｖの直流電圧を加えたままで、同様にスピン電子メモリＡ１に５００ｎｓのパルス電圧１．０Ｖを加えた。すると、スピン電子メモリＡ２に直列に繋いだ電流計の値は、瞬間的に１５０μＡの値を記録した後、初期の７０μＡ程度に戻った。その後、スピン電子メモリＡ１及びスピン電子メモリＡ２に対する電圧印加を止め、１分後にスピン電子メモリＡ１の両端の電流を測定した。その結果、最大電流として３２０μＡが流れた直後に０μＡとなった。この結果から、電流が真空バリアを越えて、スピン電子メモリＡ２からスピン電子メモリＡ１に流れ込んだことが確認できた。
【符号の説明】
【００６３】
１      下部電極
２      配向層
３      スピン流発生層
４      スピン流蓄積層
５      上部電極
６      磁場発生部
７      スピン電子供給層
Ａ，Ｂ，Ｃ，Ｄ      合金層
Ｘ      バンドクロス
【図１（ａ）】
2013125101.tif 000003
【図１（ｂ）】
2013125101.tif 000004
【図２】
2013125101.tif 000005
【図３（ａ）】
2013125101.tif 000006
【図３（ｂ）】
2013125101.tif 000007
【図４】
2013125101.tif 000008
【図５】
2013125101.tif 000009
【図６】
2013125101.tif 000010
【手続補正書】
【提出日】平成27年2月9日(2015.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも、一対の電極と、
前記電極間に配され、厚みが０ｎｍより厚く２ｎｍ未満であり、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分とする合金層Ａと、前記合金層Ａに隣接して積層され、ＧｅＴｅを主成分とする合金層Ｂとを有し、前記電極からの電圧印加に基づき、前記合金層Ａ中で異なるスピン状態をとる２つのスピン電子に密度差を発生させるスピン流発生層と、前記電極間に配され、厚みが２ｎｍ以上１０ｎｍ以下であり、Ｓｂ２Ｔｅ３及びＢｉ２Ｔｅ３のいずれかを主成分とする合金層Ｃと、前記合金層Ｃに隣接して積層され、ＧｅＴｅを主成分とする合金層Ｄとを有し、前記電極からの電圧印加に基づき、前記スピン流発生層から流れ込む密度の高い方のスピン電子を、少なくともその表面の一部に蓄積させるスピン流蓄積層と、が設けられ、
密度の高い方の前記スピン電子を利用してメモリ動作を行うことを特徴とするスピン電子メモリ。
【請求項２】
合金層Ａが六方晶の結晶構造を有するとともに合金層Ｂが立方晶の結晶構造を有し、
前記合金層Ａのｃ軸が積層方向に配向され、前記合金層Ｂの（１１１）面が前記合金層
Ａとの隣接面に配向される請求項１に記載のスピン電子メモリ。
【請求項３】
スピン流発生層が合金層Ａと合金層Ｂとが交互に複数繰り返して積層される構造を有する請求項１から２のいずれかに記載のスピン電子メモリ。
【請求項４】
合金層Ｃが六方晶の結晶構造を有するとともに合金層Ｄが立方晶の結晶構造を有し、
前記合金層Ｃのｃ軸が積層方向に配向され、前記合金層Ｄの（１１１）面が前記合金層
Ｃとの隣接面に配向される請求項１から３のいずれかに記載のスピン電子メモリ。
【請求項５】
スピン流蓄積層が合金層Ｃと合金層Ｄとが交互に複数繰り返して積層される構造を有する請求項１から４のいずれかに記載のスピン電子メモリ。
【請求項６】
スピン流発生層とスピン流蓄積層とが、合金層Ａと合金層Ｄとを隣接させるように積層される請求項１から５のいずれかに記載のスピン電子メモリ。
【請求項７】
合金層Ｂ及び合金層Ｄの厚みが、それぞれ０ｎｍより厚く４ｎｍ以下である請求項１から６のいずれかに記載のスピン電子メモリ。
【請求項８】
更に、スピン流発生層又はスピン流蓄積層の下地として配され、これに積層される前記スピン流発生層の合金層Ｂ又は前記スピン流蓄積層の合金層Ｄの積層面を（１１１）面に配向させる配向層を有する請求項１から７のいずれかに記載のスピン電子メモリ。
【請求項９】
配向層が合金層Ａ及び合金層Ｃと同じ組成を有し、かつ、同じ結晶構造を有する請求項１から８のいずれかに記載のスピン電子メモリ。
【請求項１０】
更に、磁場を発生させる磁場発生部を有する請求項１から９のいずれかに記載のスピン電子メモリ。
【請求項１１】
更に、スピン流発生層にスピン電子を供給するスピン電子供給層を有する請求項１から１０のいずれかに記載のスピン電子メモリ。
【請求項１２】
請求項１から１１のいずれかに記載のスピン電子メモリを有することを特徴とするスピン電子回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞  少なくとも、一対の電極と、前記電極間に配され、厚みが０ｎｍより厚く２ｎｍ未満であり、Ｓｂ２Ｔｅ３又はＢｉ２Ｔｅ３を主成分とする合金層Ａと、前記合金層Ａに隣接して積層され、ＧｅＴｅを主成分とする合金層Ｂとを有し、前記電極からの電圧印加に基づき、前記合金層Ａ中で異なるスピン状態をとる２つのスピン電子に密度差を発生させるスピン流発生層と、前記電極間に配され、厚みが２ｎｍ以上１０ｎｍ以下であり、Ｓｂ２Ｔｅ３及びＢｉ２Ｔｅ３のいずれかを主成分とする合金層Ｃと、前記合金層Ｃに隣接して積層され、ＧｅＴｅを主成分とする合金層Ｄとを有し、前記電極からの電圧印加に基づき、前記スピン流発生層から流れ込む密度の高い方のスピン電子を、少なくともその表面の一部に蓄積させるスピン流蓄積層と、が設けられ、密度の高い方の前記スピン電子を利用してメモリ動作を行うことを特徴とするスピン電子メモリ。
＜２＞  合金層Ａが六方晶の結晶構造を有するとともに合金層Ｂが立方晶の結晶構造を有し、前記合金層Ａのｃ軸が積層方向に配向され、前記合金層Ｂの（１１１）面が前記合金層Ａとの隣接面に配向される前記＜１＞に記載のスピン電子メモリ。
＜３＞  スピン流発生層が合金層Ａと合金層Ｂとが交互に複数繰り返して積層される構造を有する前記＜１＞から＜２＞のいずれかに記載のスピン電子メモリ。
＜４＞  合金層Ｃが六方晶の結晶構造を有するとともに合金層Ｄが立方晶の結晶構造を有し、前記合金層Ｃのｃ軸が積層方向に配向され、前記合金層Ｄの（１１１）面が前記合金層Ｃとの隣接面に配向される前記＜１＞から＜３＞のいずれかに記載のスピン電子メモリ。
＜５＞  スピン流蓄積層が合金層Ｃと合金層Ｄとが交互に複数繰り返して積層される構造を有する前記＜１＞から＜４＞のいずれかに記載のスピン電子メモリ。
＜６＞  スピン流発生層とスピン流蓄積層とが、合金層Ａと合金層Ｄとを隣接させるように積層される前記＜１＞から＜５＞のいずれかに記載のスピン電子メモリ。
＜７＞  合金層Ｂ及び合金層Ｄの厚みが、それぞれ０ｎｍより厚く４ｎｍ以下である前記＜１＞から＜６＞のいずれかに記載のスピン電子メモリ。
＜８＞  更に、スピン流発生層又はスピン流蓄積層の下地として配され、これに積層される前記スピン流発生層の合金層Ｂ又は前記スピン流蓄積層の合金層Ｄの積層面を（１１１）面に配向させる配向層を有する前記＜１＞から＜７＞のいずれかに記載のスピン電子
メモリ。
＜９＞  配向層が合金層Ａ及び合金層Ｃと同じ組成を有し、かつ、同じ結晶構造を有する前記＜１＞から＜８＞のいずれかに記載のスピン電子メモリ。
＜１０＞  更に、磁場を発生させる磁場発生部を有する前記＜１＞から＜９＞のいずれかに記載のスピン電子メモリ。
＜１１＞  更に、スピン流発生層にスピン電子を供給するスピン電子供給層を有する前記＜１＞から＜１０＞のいずれかに記載のスピン電子メモリ。
＜１２＞  前記＜１＞から＜１１＞のいずれかに記載のスピン電子メモリを有することを特徴とするスピン電子回路。
【国際調査報告】
2013125101.tif 000011
2013125101.tif 000012