(57)【要約】  表示装置が備える複数の画素回路（１０）の各々は、駆動トランジスタ（ＴＤ）と、第１の端子が駆動トランジスタ（ＴＤ）のソース端子に接続された第１の容量素子（Ｃ１）と、駆動トランジスタ（ＴＤ）のゲート端子とデータ線（ＤＡＴＡ）との導通及び非導通を切り換える第１のスイッチング素子（Ｔ１）と、駆動トランジスタ（ＴＤ）のゲート端子と第１の容量素子（Ｃ１）の第２の端子との導通及び非導通を切り換える第２のスイッチング素子（Ｔ２）と、第１の容量素子（Ｃ１）の第２の端子と参照電圧線（ＶＲ）との導通及び非導通を切り換える第３のスイッチング素子（Ｔ３）と、第１の電源線（ＶＤＤ）と前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子（Ｔ４）と、第１の端子が駆動トランジスタ（ＴＤ）のドレイン端子に接続され第２の端子が第２の電源線（ＶＳＳ）に接続された発光素子（ＥＬ）とを備える。
2013076774.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素回路を配置してなる表示部を有する表示装置であって、
前記画素回路の各々は、
駆動トランジスタと、
第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、
前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、
前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、
前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、
第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、
第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
を備える表示装置。
【請求項２】
前記画素回路の各々は、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行う、
請求項１に記載の表示装置。
【請求項３】
前記画素回路の各々は、さらに、第１の端子が前記駆動トランジスタのゲート端子に接続され、第２の端子が前記第１の容量素子の第２の端子と接続された第２の容量素子を備える、
請求項１に記載の表示装置。
【請求項４】
前記第２の容量素子の容量値は、前記第１の容量素子の容量値よりも小さい、
請求項３に記載の表示装置。
【請求項５】
前記画素回路の各々において、前記第１のスイッチング素子及び前記第３のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、
請求項１に記載の表示装置。
【請求項６】
前記画素回路の各々において、前記第２のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、
請求項５に記載の表示装置。
【請求項７】
複数の画素回路を配置してなる表示部を有する表示装置であって、
前記画素回路の各々は、
ドレイン端子が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、
第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、
前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、
前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、
前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、
第１の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
前記駆動トランジスタのソース端子と、前記発光素子の第２の端子との導通及び非導通を切り換える第４のスイッチング素子と、
を備える表示装置。
【請求項８】
前記画素回路の各々は、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行う、
請求項７に記載の表示装置。
【請求項９】
前記画素回路の各々は、さらに、第１の端子が前記駆動トランジスタのゲート端子に接続され、第２の端子が前記第１の容量素子の第２の端子と接続された第２の容量素子を備える、
請求項７に記載の表示装置。
【請求項１０】
前記第２の容量素子の容量値は、前記第１の容量素子の容量値よりも小さい、
請求項９に記載の表示装置。
【請求項１１】
前記画素回路の各々において、前記第１のスイッチング素子及び前記第３のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、
請求項７に記載の表示装置。
【請求項１２】
前記画素回路の各々において、前記第２のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、
請求項１１に記載の表示装置。
【請求項１３】
表示装置の制御方法であって、
前記表示装置は、複数の画素回路を配置してなる表示部を有し、
前記画素回路の各々は、
駆動トランジスタと、
第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、
前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、
前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、
前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、
第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、
第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
を備え、
前記制御方法は、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む、
表示装置の制御方法。
【請求項１４】
前記制御方法は、さらに、
前記画素回路の各々において、前記第２のスイッチング素子及び前記第４のスイッチング素子を非導通の状態とすると共に、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップと、
前記画素回路の各々において、前記第４のスイッチング素子を導通の状態にし、前記データ電圧Ｖｄａｔａに対応しかつ前記閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するステップと、
を含む請求項１３に記載の表示装置の制御方法。
【請求項１５】
表示装置の制御方法であって、
前記表示装置は、複数の画素回路を配置してなる表示部を有し、
前記画素回路の各々は、
ドレイン端子が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、
第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、
前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、
前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、
前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、
第１の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
前記駆動トランジスタのソース端子と、前記発光素子の第２の端子との導通及び非導通を切り換える第４のスイッチング素子と、
を備え、
前記制御方法は、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む、
表示装置の制御方法。
【請求項１６】
前記制御方法は、さらに、
前記画素回路の各々において、前記第２のスイッチング素子及び前記第４のスイッチング素子を非導通の状態とすると共に、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップと、
前記画素回路の各々において、前記第４のスイッチング素子を導通の状態にし、前記データ電圧Ｖｄａｔａに対応しかつ前記閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するステップと、
を含む請求項１５に記載の表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその制御方法に関し、特に有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置及びその制御方法に関する。
【背景技術】
【０００２】
昨今、有機ＥＬ素子を用いた表示装置（以下、有機ＥＬ表示装置）の開発及び実用化が進んでいる。有機ＥＬ表示装置は、一般に、各々が有機ＥＬ素子を有する複数の画素回路をマトリクス状に配置してなる表示部と、当該表示部を駆動するための駆動回路とを有している。【０００３】
アクティブマトリクス型の有機ＥＬ表示装置に用いられる原理的な画素回路は、有機ＥＬ素子、スイッチングトランジスタ、キャパシタ、及び駆動トランジスタを用いて構成される。そのような画素回路では、まず、当該画素の選択スイッチングトランジスタを導通させ、当該画素の輝度信号に対応したデータ電圧を、信号線よりキャパシタに記録した後、前記選択スイッチングトランジスタを非導通の状態にすることで、前記キャパシタにデータ電圧を保持する。次いで、キャパシタに保持された電圧に応じた大きさの電流を駆動トランジスタから有機ＥＬ素子に供給し、有機ＥＬ素子が駆動トランジスタから供給された電流に応じた輝度で発光する。【０００４】
このような原理的な画素回路に対し、有機ＥＬ素子をデータ電圧に対応した、より正確な輝度で発光させるための構成を設けた画素回路、及びその制御方法が、種々提案されている（例えば、特許文献１）。【０００５】
図３０は、特許文献１に開示された従来の画素回路９０を示す回路図である。【０００６】
画素回路９０は、トランジスタＭ１〜Ｍ５、キャパシタＣｖｔｈ、Ｃｓｔ、及び有機ＥＬ素子ＯＬＥＤから構成される。信号線Ｄｍは、有機ＥＬ素子ＯＬＥＤの発光輝度に対応するデータ電圧Ｖｄａｔａを伝達する。【０００７】
画素回路９０は、概略として、次のように動作する。なお、以下の説明では、キャパシタの一端に電圧Ａ、他端に電圧Ｂを印加し、当該キャパシタにて電圧Ａと電圧Ｂとの差である電圧（Ａ−Ｂ）を保持する動作を、電圧Ａを、電圧Ｂを基準として、キャパシタに保持すると表現する。この表現は、本明細書の全体で用いられる。【０００８】
まず、キャパシタＣｖｔｈにて、トランジスタＭ１のソース電圧（ここでは電源電圧ＶＤＤ）からトランジスタＭ１の閾値電圧Ｖｔｈだけ低下した電圧ＶＤＤ−Ｖｔｈを、基準電圧Ｖｓｕｓを基準として保持する。次に、キャパシタＣｓｔにて、データ電圧Ｖｄａｔａを、電源電圧ＶＤＤを基準として保持する。【０００９】
その結果、キャパシタＣｖｔｈに保持されている電圧Ｖｓｕｓ−（ＶＤＤ−Ｖｔｈ）と、キャパシタＣｓｔに保持されている電圧ＶＤＤ−Ｖｄａｔａとを加算した電圧（つまり、キャパシタＣｖｔｈ、Ｃｓｔからなる直列回路の両端の電圧）は、基準電圧Ｖｓｕｓとデータ電圧Ｖｄａｔａとの差に閾値電圧Ｖｔｈを加えた電圧Ｖｓｕｓ−Ｖｄａｔａ＋Ｖｔｈとなる。【００１０】
当該電圧Ｖｓｕｓ−Ｖｄａｔａ＋Ｖｔｈは、トランジスタＭ１のゲート・ソース端子間に、バイアス電圧として印加される。当該バイアス電圧には閾値電圧Ｖｔｈが含まれており、トランジスタＭ１のソース電圧はＶＤＤであるので、トランジスタＭ１のソース電流は、閾値電圧ＶｔｈおよびトランジスタＭ１のソース電圧の影響がキャンセルされ、基準電圧Ｖｓｕｓとデータ電圧Ｖｄａｔａとの差のみに依存する大きさの電流を、有機ＥＬ素子ＯＬＥＤに供給することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−２５８４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１に記載された従来の画素回路とその制御方法によれば、キャパシタＣｖｔｈに上述したトランジスタＭ１のソース電圧である電源電圧ＶＤＤが保持された時刻以後において電源電圧ＶＤＤが変動した場合（例えば動画表示において表示画像が変化した場合）、トランジスタＭ１が有機ＥＬ素子ＯＬＥＤに供給する電流量、すなわち有機ＥＬ素子ＯＬＥＤの発光輝度には、その変動量に応じた誤差が生じるという問題がある。【００１３】
画素回路に供給される電源電圧ＶＤＤの電圧降下は、特に複数の画素回路を配置してなる表示部においては、近隣の画素回路で消費される電流量（発光の有無、輝度の大小など）に応じて必然的に生じるものであり、その大きさも刻々と変化して予測し難い。【００１４】
図３１（ａ）〜（ｃ）を参照して、上述した誤差が生じるメカニズムを説明する。説明の便宜上、電源電圧ＶＤＤは、本来の電源電圧ＶＤＤ０からΔＶ１またはΔＶ２の大きさの電圧降下が生じた電圧であるとする。【００１５】
図３１（ａ）は、Ｖｔｈ検出動作、つまり、キャパシタＣｖｔｈにて、トランジスタＭ１のソース電圧（ここでは電源電圧ＶＤＤ）からトランジスタＭ１の閾値電圧Ｖｔｈだけ低下した電圧を保持する動作を説明する回路図である。この動作において非導通の状態になるトランジスタＭ３、Ｍ５は点線で示されている。このときの電源電圧ＶＤＤをＶＤＤ０−ΔＶ１とすると、電圧ＶＤＤ０−ΔＶ１−Ｖｔｈを、基準電圧Ｖｓｕｓを基準として、キャパシタＣｖｔｈに保持している。【００１６】
図３１（ｂ）は、データ書込み動作、つまり、トランジスタＭ３を介してデータ電圧Ｖｄａｔａを取得し、キャパシタＣｓｔにて、データ電圧Ｖｄａｔａを保持する動作を説明する回路図である。この動作において非導通の状態になるトランジスタＭ２、Ｍ４、Ｍ５は点線で示されている。このときの電源電圧ＶＤＤをＶＤＤ０−ΔＶ２とすると、データ電圧Ｖｄａｔａを、電源電圧ＶＤＤ０−ΔＶ２を基準として、キャパシタＣｓｔに保持している。【００１７】
その結果、キャパシタＣｖｔｈ、Ｃｓｔのそれぞれに保持されている電圧を加算したバイアス電圧は、（Ｖｓｕｓ−（ＶＤＤ０−ΔＶ１−Ｖｔｈ））＋（（ＶＤＤ０−ΔＶ２）−Ｖｄａｔａ）＝（ΔＶ１−ΔＶ２）＋Ｖｓｕｓ−Ｖｄａｔａ＋Ｖｔｈとなり、バイアス電圧には電源電圧の変動量差（ΔＶ１−ΔＶ２）が残留する。【００１８】
図３１（ｃ）は、発光動作、つまり、キャパシタＣｖｔｈ、Ｃｓｔに保持されているバイアス電圧をトランジスタＭ１のゲート−ソース間に印加して、トランジスタＭ１から有機ＥＬ素子ＯＬＥＤに電流を供給する動作を説明する回路図である。この動作において非導通の状態になるトランジスタＭ２、Ｍ３、Ｍ４は点線で示されている。トランジスタＭ１から有機ＥＬ素子ＯＬＥＤに供給される電流Ｉｄは、β／２×（Ｖｓｇ−Ｖｔｈ）２＝β／２×（ΔＶ１−ΔＶ２＋Ｖｓｕｓ−Ｖｄａｔａ）２となり、データ電圧Ｖｄａｔａに対応した正確な電流量と比べて、電源電圧の変動量差（ΔＶ１−ΔＶ２）に応じた誤差が生じる。ここでβ＝μ×Ｃｏｘ×（Ｗ／Ｌ）であり、μはトランジスタの移動度、Ｃｏｘは単位面積当たりのトランジスタのゲート絶縁膜容量、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長である。【００１９】
そのため、例えば動画表示時のコントラストの高いイメージが高速に表示領域を移動するシーンにおいて、Ｖｔｈ検出動作完了時刻での電源電圧ＶＤＤの電圧降下量ΔＶ１と、データ書込み動作時の電源電圧ＶＤＤの電圧降下量ΔＶ２との変動量差（ΔＶ１−ΔＶ２）が大きくなり、データ電圧Ｖｄａｔａのみで画素電流を精度高く制御することができず、有機ＥＬ素子ＯＬＥＤをデータ電圧に対応する正確な輝度で発光させることができなくなり、表示品位の劣化が生じる。【００２０】
本発明は、上記の課題に鑑みてなされたものであり、電源電圧の変動の影響を受けることなく、データ電圧に対応する正確な輝度で有機ＥＬ素子を発光させることができる画素回路を有する表示装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、を備える。【００２２】
また、本発明の１つの態様に係る制御方法は、前記表示装置の制御方法であって、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む。
【発明の効果】
【００２３】
本発明の表示装置およびその制御方法によれば、前記駆動トランジスタのソース端子を電源電圧から電気的に切り離し、前記駆動トランジスタのゲート端子を所定の電圧に接続した状態で、前記駆動トランジスタの閾値電圧を検出するので、検出される閾値電圧には、電源電圧の変動の影響が全く含まれない。【００２４】
そのため、前記データ電圧に対応しかつ前記検出された閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給することができるので、電源電圧の変動の影響を受けることなく、前記データ電圧に対応する正確な輝度で、前記発光素子を発光させることが可能となる。
【図面の簡単な説明】
【００２５】
【図１】図１は、実施の形態１における表示装置の構成の一例を示す機能ブロック図である。
【図２】図２は、実施の形態１における画素回路と、走査線駆動回路及び信号線駆動回路との接続の一例を示す回路図である。
【図３】図３は、実施の形態１における画素回路の構成の一例を示す回路図である。
【図４】図４は、実施の形態１における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図５】図５は、実施の形態１における画素回路の構成の一例を示す回路図である。
【図６】図６は、実施の形態１における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図７】図７は、実施の形態１における画素回路の動作の一例を示す回路図である。
【図８】図８は、実施の形態２における画素回路の構成の一例を示す回路図である。
【図９】図９は、実施の形態２における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図１０】図１０は、実施の形態２における画素回路の構成の一例を示す回路図である。
【図１１】図１１は、実施の形態２における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図１２】図１２は、実施の形態２における画素回路の動作の一例を示す回路図である。
【図１３】図１３は、実施の形態２の変形例における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図１４】図１４は、実施の形態２の変形例における画素回路の動作の一例を示す回路図である。
【図１５】図１５は、実施の形態３における画素回路の構成の一例を示す回路図である。
【図１６】図１６は、実施の形態３における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図１７】図１７は、実施の形態３における画素回路の構成の一例を示す回路図である。
【図１８】図１８は、実施の形態３における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図１９】図１９は、実施の形態３の変形例における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図２０】図２０は、実施の形態３の変形例における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図２１】図２１は、実施の形態４における画素回路の構成の一例を示す回路図である。
【図２２】図２２は、実施の形態４における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図２３】図２３は、実施の形態４における画素回路の構成の一例を示す回路図である。
【図２４】図２４は、実施の形態４における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図２５】図２５は、実施の形態５における画素回路の構成の一例を示す回路図である。
【図２６】図２６は、実施の形態５における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図２７】図２７は、実施の形態５における画素回路の構成の一例を示す回路図である。
【図２８】図２８は、実施の形態５における制御信号およびデータ信号の一例を示すタイミングチャートである。
【図２９】図２９は、本発明の表示装置を内蔵する薄型フラットＴＶの一例を示す外観図である。
【図３０】図３０は、従来の画素回路の構成の一例を示す回路図である。
【図３１】図３１は、従来の画素回路において発光輝度の誤差が生じるメカニズムを説明する図である。
【発明を実施するための形態】
【００２６】
本発明の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、を備える。
【００２７】
本発明の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ドレイン端子が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、前記駆動トランジスタのソース端子と、前記発光素子の第２の端子との導通及び非導通を切り換える第４のスイッチング素子と、を備える。
【００２８】
また、前記画素回路の各々は、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行ってもよい。
【００２９】
これらの構成によれば、前記駆動トランジスタのソース端子を電源電圧から電気的に切り離し、前記駆動トランジスタのゲート端子を所定の電圧に接続した状態で、前記駆動トランジスタの閾値電圧を検出するので、検出される閾値電圧には、電源電圧の変動の影響が全く含まれない。
【００３０】
そのため、前記データ電圧に対応しかつ前記検出された閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給することができるので、電源電圧の変動の影響を受けることなく、前記データ電圧に対応する正確な輝度で、前記発光素子を発光させることが可能となる。
【００３１】
また、前記画素回路の各々は、さらに、第１の端子が前記駆動トランジスタのゲート端子に接続され、第２の端子が前記第１の容量素子の第２の端子と接続された第２の容量素子を備えてもよい。
【００３２】
この構成によれば、前記駆動トランジスタのゲート端子に、前記第２の容量素子に保持されたデータ電圧を印加して、前記閾値電圧を検出することができる。そのため、前記データ線から前記第２の容量素子に前記データ電圧を取得した後、十分な時間をかけて、より高い精度で前記閾値電圧を検出できる。
【００３３】
また、前記第２の容量素子の容量値は、前記第１の容量素子の容量値よりも小さくすることもできる。また、前記画素回路の各々において、前記第１のスイッチング素子及び前記第３のスイッチング素子は、ダブルゲート型の薄膜トランジスタであってもよく、さらに、前記第２のスイッチング素子も、ダブルゲート型の薄膜トランジスタであってもよい。
【００３４】
この構成によれば、前記第１の容量素子のリークを低減できるので、前記発光素子をより正確な輝度で発光させることができる。
【００３５】
本発明の１つの態様に係る制御方法は、表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む。
【００３６】
本発明の１つの態様に係る制御方法は、表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、ドレイン端子が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、前記駆動トランジスタのソース端子と、前記発光素子の第２の端子との導通及び非導通を切り換える第４のスイッチング素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む。
【００３７】
また、前記制御方法は、さらに、前記画素回路の各々において、前記第２のスイッチング素子及び前記第４のスイッチング素子を非導通の状態にすると共に、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップと、前記画素回路の各々において、前記第４のスイッチング素子を導通の状態にし、前記データ電圧Ｖｄａｔａに対応しかつ前記閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するステップと、を含んでもよい。
【００３８】
これらの構成によれば、前記駆動トランジスタのソース端子を電源電圧から電気的に切り離し、前記駆動トランジスタのゲート端子を所定の電圧に接続した状態で、前記駆動トランジスタの閾値電圧を検出するので、検出される閾値電圧には、電源電圧の変動の影響が全く含まれない。
【００３９】
さらに、前記データ電圧に対応しかつ前記検出された閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するので、電源電圧の変動の影響を受けることなく、前記データ電圧に対応する正確な輝度で、前記発光素子を発光させることが可能となる。
【００４０】
以下、本発明の実施の形態について説明する。なお、以下では、全ての図を通して同等の機能を発揮する要素には同じ符号を付し、重複する説明は適宜省略する。
【００４１】
（実施の形態１）
本発明の実施の形態１について、図面を参照しながら説明する。
【００４２】
実施の形態１における表示装置は、複数の画素回路をマトリクス状に配置してなる表示部を有する表示装置であって、前記各画素回路において、電源電圧の変動に係わらず、発光輝度に対応する正確なバイアス電圧がキャパシタにて保持されるように構成されている。
【００４３】
以下、本発明の実施の形態１について、図面を参照しながら説明する。
【００４４】
図１は、実施の形態１における表示装置１の構成の一例を示す機能ブロック図である。
【００４５】
表示装置１は、表示部２、制御回路３、走査線駆動回路４、信号線駆動回路５、及び電源回路６から構成される。
【００４６】
表示部２は、複数の画素回路１０をマトリクスに配置してなる。当該マトリクスの各行には走査信号線が設けられ、当該マトリクスの各列にはデータ信号線が設けられる。
【００４７】
制御回路３は、表示装置１の動作を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部２に表示されるように、走査線駆動回路４、信号線駆動回路５を制御する。
【００４８】
走査線駆動回路４は、表示部２の各行に設けられた走査信号線を介して画素回路１０に、画素回路１０の動作を制御するための制御信号を供給する。
【００４９】
信号線駆動回路５は、表示部２の各列に設けられたデータ信号線を介して画素回路１０に、発光輝度に対応する電圧信号であるデータ信号を供給する。
【００５０】
電源回路６は、表示装置１の動作用の電源を、表示装置１の各部に供給する。
【００５１】
図２は、画素回路１０と、走査線駆動回路４及び信号線駆動回路５との接続の一例を示す回路図である。
【００５２】
表示部２の各行には、同じ行に配置される複数の画素回路１０に共通に接続される走査信号線として、信号線ＳＣＡＮ、ＭＥＲＧＥ、ＲＥＳＥＴ、ＥＮＡＢが設けられており、表示部２の各列には、同じ列に配置される複数の画素回路１０に共通に接続されるデータ信号線として、信号線ＤＡＴＡが設けられている。
【００５３】
また、表示部２には、電源回路６から供給される正の電源電圧を伝達して、画素回路１０に分配する電源線ＶＤＤ、電源回路６から供給される負の電源電圧を伝達して、画素回路１０に分配する電源線ＶＳＳ、及び電源回路６から供給される一定の参照電圧を伝達して、画素回路１０に分配する参照電圧線ＶＲが設けられている。電源線ＶＤＤ、ＶＳＳ、及び参照電圧線ＶＲは、全ての画素回路１０に共通に接続される。
【００５４】
有機ＥＬ素子ＥＬに電流を供給する電源線ＶＤＤ、ＶＳＳの各々と画素回路１０との接続点では、電気抵抗に起因する電圧降下による複雑な電圧変動が生じるが、直流電流を供給しない参照電圧線ＶＲには、定常的な電圧降下は生じない。
【００５５】
表示部２に配置されている各画素回路１０は、画素回路１０が配置されている行の信号線ＳＣＡＮ、ＭＥＲＧＥ、ＲＥＳＥＴ、ＥＮＡＢで走査線駆動回路４に接続されると共に、画素回路１０が配置されている行の信号線ＤＡＴＡで信号線駆動回路５に接続される。
【００５６】
信号線ＳＣＡＮ、ＭＥＲＧＥ、ＲＥＳＥＴ、ＥＮＡＢは、走査線駆動回路４から画素回路１０へ、画素回路１０の動作を制御するための制御信号を伝達する。信号線ＤＡＴＡは、信号線駆動回路５から画素回路１０へ、発光輝度に対応するデータ信号を伝達する。
【００５７】
図３は、画素回路１０の構成の一例を示す回路図である。
【００５８】
画素回路１０は、データ信号に対応する輝度で有機ＥＬ素子を発光させる回路であり、駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ４、キャパシタＣ１、及び有機ＥＬ素子ＥＬから構成される。駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ４は、ｎ型の薄膜トランジスタ（ＴＦＴ）で構成される。
【００５９】
駆動トランジスタＴＤは、ドレイン端子ｄが電源線ＶＤＤに接続されている。
【００６０】
キャパシタＣ１は、第１（紙面の右側）の端子が駆動トランジスタＴＤのソース端子ｓに接続され、第２（紙面の左側）の端子がスイッチングトランジスタＴ２を介在して駆動トランジスタＴＤのゲート端子ｇに接続されている。
【００６１】
有機ＥＬ素子ＥＬは、第１（紙面の下側）の端子が電源線ＶＳＳに接続されている。
【００６２】
スイッチングトランジスタＴ１は、信号線ＳＣＡＮで伝達される制御信号に従って、駆動トランジスタＴＤのゲート端子ｇとデータ線ＤＡＴＡとの導通及び非導通を切り換える。
【００６３】
スイッチングトランジスタＴ２は、信号線ＭＥＲＧＥで伝達される制御信号に従って、駆動トランジスタＴＤのゲート端子ｇとキャパシタＣ１の第２の端子との導通及び非導通を切り換える。
【００６４】
スイッチングトランジスタＴ３は、信号線ＲＥＳＥＴで伝達される制御信号に従って、キャパシタＣ１の第２の端子と参照電圧線ＶＲとの導通及び非導通を切り換える。
【００６５】
スイッチングトランジスタＴ４は、信号線ＥＮＡＢで伝達される制御信号に従って、駆動トランジスタＴＤのソース端子ｓと有機ＥＬ素子ＥＬの第２（紙面の上側）の端子との導通及び非導通を切り換える。
【００６６】
ここで、スイッチングトランジスタＴ１〜Ｔ４が、それぞれ第１〜第４のスイッチング素子の一例であり、キャパシタＣ１が第１の容量素子の一例であり、有機ＥＬ素子ＥＬが発光素子の一例である。また、電源線ＶＤＤが第１の電源線の一例であり、電源線ＶＳＳが第２の電源線の一例である。また、データ信号がデータ電圧の一例である。
【００６７】
図４は、画素回路１０を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図４において、縦軸は各信号のレベル、横軸は時間を表す。画素回路１０のスイッチングトランジスタＴ１〜Ｔ４はｎ型のトランジスタで構成されるので、スイッチングトランジスタＴ１〜Ｔ４の各々は、対応する制御信号がＨｉｇｈレベルの期間に導通の状態になり、対応する制御信号がＬｏｗレベルの期間に非導通の状態になる。
【００６８】
図４に示す制御信号及びデータ信号に従って行われる画素回路１０の動作を説明する。なお、説明の便宜上、電源線ＶＤＤ、ＶＳＳの各々と画素回路１０との接続点の電圧を、それぞれ正の電源電圧ＶＤＤ、負の電源電圧ＶＳＳと表記し、参照電圧線ＶＲの電圧を参照電圧ＶＲと表記する。
【００６９】
時刻ｔ１からｔ２までのＣ１リセット期間において、Ｃ１リセット動作が行われる。Ｃ１リセット動作とは、キャパシタＣ１の電圧を所定の電圧にリセットする動作である。
【００７０】
Ｃ１リセット期間において、スイッチングトランジスタＴ１、Ｔ３、Ｔ４が導通の状態になり、駆動トランジスタＴＤのゲート端子ｇには、データ線ＤＡＴＡの電圧が設定され、キャパシタＣ１の第２の端子の電圧には、参照電圧ＶＲが設定され、キャパシタＣ１の第１の端子の電圧である駆動トランジスタＴＤのソース電圧には、駆動トランジスタＴＤのゲート端子ｇの電圧に応じた有機ＥＬ素子ＥＬのオン電圧を負の電源電圧ＶＳＳに加えた電圧が設定される。これにより、キャパシタＣ１の電圧はフレームごとに初期化されるので、先行フレームが終了したときにキャパシタＣ１に残留している先行フレームの電圧の影響が排除される。
【００７１】
時刻ｔ２からｔ３までのデータ書込み及びＶｔｈ検出期間において、データ書込み動作及びＶｔｈ検出動作が並行して行われる。データ書込み動作とは、信号線ＤＡＴＡから、スイッチングトランジスタＴ１を介して、データ電圧Ｖｄａｔａを画素内に伝達する（つまり、データ電圧Ｖｄａｔａが画素回路１０内に書込まれる）動作である。Ｖｔｈ検出動作とは、駆動トランジスタＴＤのゲート端子ｇに所定の電圧を印加して、駆動トランジスタＴＤの閾値電圧Ｖｔｈを検出する動作であり、ここでは、所定の電圧としてデータ電圧Ｖｄａｔａを用いる。
【００７２】
データ書込み及びＶｔｈ検出期間において、スイッチングトランジスタＴ４は非導通の状態であり、駆動トランジスタＴＤのソース端子ｓは負の電源電圧ＶＳＳから電気的に切り離される。また、スイッチングトランジスタＴ１が導通の状態になり、信号線ＤＡＴＡからデータ電圧Ｖｄａｔａが取得され、データ電圧Ｖｄａｔａが駆動トランジスタＴＤのゲート端子ｇに印加される。また正の電源電圧ＶＤＤは、信号線ＤＡＴＡの最高電圧に、全ての画素の駆動トランジスタＴＤにおける閾値電圧Ｖｔｈの最大値を加算した電圧よりも高い電圧に設定しておく。
【００７３】
その結果、データ書込み及びＶｔｈ検出期間において、駆動トランジスタＴＤは、必ず飽和領域で動作するので、駆動トランジスタＴＤのドレイン・ソース電流はゲート・ソース端子間電圧のみで制御される。いま駆動トランジスタＴＤのゲート端子ｇはデータ電圧Ｖｄａｔａに固定されているので、結局、駆動トランジスタＴＤのドレイン・ソース電流は、ソース端子ｓの電圧で制御されることになる。
【００７４】
駆動トランジスタＴＤのソース端子には、スイッチングトランジスタＴ４が非導通の状態となっているのでキャパシタＣ１の第１の端子のみが接続されており、駆動トランジスタＴＤのドレイン・ソース電流は、キャパシタＣ１に流れる。よってキャパシタＣ１は充電され、キャパシタＣ１の第１の端子の電圧、すなわち駆動トランジスタＴＤのソース端子ｓの電圧は上昇して、ついにＶｄａｔａ−Ｖｔｈとなり、つまり駆動トランジスタＴＤのゲート・ソース端子間電圧が、駆動トランジスタＴＤの閾値電圧Ｖｔｈと同じになると、駆動トランジスタＴＤはオフ状態となる。
【００７５】
このようにして、駆動トランジスタＴＤのソース端子ｓの電圧は、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響を受けることなく、データ電圧Ｖｄａｔａから閾値電圧Ｖｔｈだけ低下した電圧Ｖｄａｔａ−Ｖｔｈに収束する。
【００７６】
この電圧が、参照電圧ＶＲを基準として、キャパシタＣ１に保持される。キャパシタＣ１に保持される電圧はＶＲ−（Ｖｄａｔａ−Ｖｔｈ）であり、この電圧には、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響が全く含まれない。
【００７７】
時刻ｔ４以降の発光期間において、発光動作が行われる。発光動作とは、データ電圧Ｖｄａｔａに対応しかつ閾値電圧Ｖｔｈで補正されたバイアス電圧を駆動トランジスタＴＤのゲート・ソース端子間に印加して、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに電流を供給する動作である。
【００７８】
発光期間において、スイッチングトランジスタＴ１、Ｔ３が非導通の状態になると共に、スイッチングトランジスタＴ２が導通の状態になり、キャパシタＣ１に保持されている電圧ＶＲ−（Ｖｄａｔａ−Ｖｔｈ）が駆動トランジスタＴＤのゲート・ソース端子間に印加される。
【００７９】
その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、データ電圧Ｖｄａｔａに対応した正確な大きさの電流Ｉｓｄ＝β／２×（ＶＲ−Ｖｄａｔａ）２が供給されるので、有機ＥＬ素子ＥＬを、電源電圧の変動の影響を受けることなく、データ電圧Ｖｄａｔａに対応する正確な輝度で発光させることができる。
【００８０】
なお、画素回路１０において、スイッチングトランジスタＴ１、Ｔ３はダブルゲート型のＴＦＴで構成することが望ましく、さらに望ましくは、スイッチングトランジスタＴ２もまたダブルゲート型のＴＦＴで構成してもよい。そのような構成によれば、キャパシタＣ１のリークを低減できるので、有機ＥＬ素子ＥＬを、より正確な輝度で発光させることができる。
【００８１】
また、画素回路１０において、次のような変形が可能である。
【００８２】
例えば、信号線ＳＣＡＮ、ＲＥＳＥＴは、図４に示されるように、同一の制御信号を伝達しているので、１つの信号線で兼用してもよい。
【００８３】
また、スイッチングトランジスタＴ２をｐ型のトランジスタで構成してもよい。制御信号のレベルが反転するため、ｐ型のトランジスタで構成したスイッチングトランジスタＴ２は、ｎ型のトランジスタで構成したスイッチングトランジスタＴ１、Ｔ３の制御信号で制御できる。その場合、信号線ＳＣＡＮ、ＭＥＲＧＥ、ＲＥＳＥＴを、１つの信号線で兼用してもよい。
【００８４】
また、信号線ＥＮＡＢと、隣接する行の信号線ＭＥＲＧＥとを、１つの信号線で兼用してもよい。
【００８５】
信号線の兼用は、信号線のフットプリントを削減するので、画素回路１０の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路４の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。
【００８６】
さらに、駆動トランジスタＴＤ及びスイッチングトランジスタＴ１〜Ｔ５を全て、ｐ型のトランジスタで構成することも可能である。以下では、そのような画素回路について説明する。
【００８７】
図５は、画素回路２０の構成の一例を示す回路図である。画素回路２０は、図３に示す画素回路１０と同様、データ信号に対応する輝度で有機ＥＬ素子を発光させる回路であり、駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ４、キャパシタＣ１、及び有機ＥＬ素子ＥＬから構成される。
【００８８】
画素回路２０は、画素回路１０と比べて、駆動トランジスタＴＤ及びスイッチングトランジスタＴ１〜Ｔ５が全てｐ型のトランジスタで構成されている点が異なる。画素回路２０は、画素回路１０に用いられる制御信号のレベルを単純に反転した制御信号が与えられると、画素回路１０と同等の動作を行うように構成されている。
【００８９】
キャパシタＣ１は、第１（紙面の右側）の端子が駆動トランジスタＴＤのソース端子ｓに接続され、第２（紙面の左側）の端子がスイッチングトランジスタＴ２を介して駆動トランジスタＴＤのゲート端子ｇに接続されている。
【００９０】
有機ＥＬ素子ＥＬは、第１（紙面の上側）の端子が駆動トランジスタＴＤのドレイン端子ｄに接続され、第２（紙面の下側）の端子が電源線ＶＳＳに接続されている。
【００９１】
スイッチングトランジスタＴ１は、信号線ＳＣＡＮで伝達される制御信号に従って、駆動トランジスタＴＤのゲート端子ｇとデータ線ＤＡＴＡとの導通及び非導通を切り換える。
【００９２】
スイッチングトランジスタＴ２は、信号線ＭＥＲＧＥで伝達される制御信号に従って、駆動トランジスタＴＤのゲート端子ｇとキャパシタＣ１の第２の端子との導通及び非導通を切り換える。
【００９３】
スイッチングトランジスタＴ３は、信号線ＲＥＳＥＴで伝達される制御信号に従って、キャパシタＣ１の第２の端子と参照電圧線ＶＲとの導通及び非導通を切り換える。
【００９４】
スイッチングトランジスタＴ４は、信号線ＥＮＡＢで伝達される制御信号に従って、電源線ＶＤＤと、駆動トランジスタＴＤのソース端子ｓとの導通及び非導通を切り換える。
【００９５】
ここで、スイッチングトランジスタＴ１〜Ｔ４が、それぞれ第１〜第４のスイッチング素子の一例であり、キャパシタＣ１が第１の容量素子の一例であり、有機ＥＬ素子ＥＬが発光素子の一例である。また、電源線ＶＤＤが第１の電源線の一例であり、電源線ＶＳＳが第２の電源線の一例である。また、データ信号がデータ電圧の一例である。
【００９６】
図６は、画素回路２０を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図６において、縦軸は各信号のレベル、横軸は時間を表す。画素回路２０のスイッチングトランジスタＴ１〜Ｔ４はｐ型のトランジスタで構成されるので、スイッチングトランジスタＴ１〜Ｔ４の各々は、対応する制御信号がＬｏｗレベルの期間に導通の状態になり、対応する制御信号がＨｉｇｈレベルの期間に非導通の状態になる。図６に示す画素回路２０を動作させるための制御信号は、図４に示す画素回路１０を動作させるための制御信号のレベルを単純に反転した制御信号である。
【００９７】
図６に示す制御信号及びデータ信号に従って行われる画素回路２０の動作を、図７（ａ）、（ｂ）を参照して説明する。
【００９８】
時刻ｔ１からｔ２までのＣ１リセット期間において、Ｃ１リセット動作が行われる。
【００９９】
Ｃ１リセット期間において、スイッチングトランジスタＴ３、Ｔ４が導通の状態になり、キャパシタＣ１の第２の端子には、参照電圧ＶＲが設定され、キャパシタＣ１の第１の端子には、正の電源電圧ＶＤＤが設定される。これにより、キャパシタＣ１はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタＣ１に残留している先行フレームの電圧の影響が排除される。
【０１００】
時刻ｔ２からｔ３までのデータ書込み及びＶｔｈ検出期間において、データ書込み動作及びＶｔｈ検出動作が並行して行われる。
【０１０１】
図７（ａ）は、データ書込み動作及びＶｔｈ検出動作を説明する回路図である。データ書込み及びＶｔｈ検出期間において非導通の状態になるスイッチングトランジスタＴ２、Ｔ４は点線で示されている。
【０１０２】
データ書込み及びＶｔｈ検出期間において、スイッチングトランジスタＴ４は非導通の状態であり、駆動トランジスタＴＤのソース端子ｓは正の電源電圧ＶＤＤから電気的に切り離される。また、スイッチングトランジスタＴ１が導通の状態になり、信号線ＤＡＴＡからデータ電圧Ｖｄａｔａが取得され、データ電圧Ｖｄａｔａが駆動トランジスタＴＤのゲート端子ｇに印加される。また、負の電源電圧ＶＳＳは、信号線ＤＡＴＡの最低電圧に、全ての画素の駆動トランジスタＴＤにおける閾値電圧Ｖｔｈの最大値を加算し、有機ＥＬ素子ＥＬの閾値電圧Ｖｔｈ（ＥＬ）を減算した電圧よりも低く設定しておく。
【０１０３】
その結果、データ書込み及びＶｔｈ検出期間において、駆動トランジスタＴＤは、必ず飽和領域で動作するので、駆動トランジスタＴＤのソース・ドレイン電流はソース・ゲート端子間電圧のみで制御される。いま駆動トランジスタＴＤのゲート端子ｇはデータ電圧Ｖｄａｔａに固定されているので、結局、駆動トランジスタＴＤのドレイン電流は、ソース端子ｓの電圧で制御されることになる。
【０１０４】
駆動トランジスタＴＤのソース端子には、スイッチングトランジスタＴ４が非導通の状態となっているのでキャパシタＣ１の第１の端子のみが接続されており、駆動トランジスタＴＤのソース・ドレイン電流は、キャパシタＣ１から流れる。よってキャパシタＣ１は放電され、キャパシタＣ１の第１の端子の電圧、すなわち駆動トランジスタＴＤのソース端子ｓの電圧は下降して、ついにＶｄａｔａ＋Ｖｔｈとなり、つまり駆動トランジスタＴＤのゲート・ソース端子間電圧が、駆動トランジスタＴＤの閾値電圧Ｖｔｈと同じになると、駆動トランジスタＴＤはオフ状態となる。
【０１０５】
このようにして、駆動トランジスタＴＤのソース端子ｓの電圧は、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響を受けることなく、データ電圧Ｖｄａｔａから閾値電圧Ｖｔｈだけ上昇した電圧Ｖｄａｔａ＋Ｖｔｈに収束する。
【０１０６】
この電圧が、参照電圧ＶＲを基準として、キャパシタＣ１に保持される。キャパシタＣ１に保持される電圧は（Ｖｄａｔａ＋Ｖｔｈ）−ＶＲであり、この電圧には、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響が全く含まれない。
【０１０７】
時刻ｔ４以降の発光期間において、発光動作が行われる。
【０１０８】
図７（ｂ）は、発光動作を説明する回路図である。発光期間において非導通の状態になるスイッチングトランジスタＴ１、Ｔ３は点線で示されている。
【０１０９】
発光期間において、スイッチングトランジスタＴ１、Ｔ３が非導通の状態になると共に、スイッチングトランジスタＴ２が導通の状態になり、キャパシタＣ１に保持されている電圧（Ｖｄａｔａ＋Ｖｔｈ）−ＶＲが駆動トランジスタＴＤのゲート−ソース間に印加される。
【０１１０】
その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、データ電圧Ｖｄａｔａに対応した正確な大きさの電流Ｉｓｄ＝β／２×（Ｖｄａｔａ−ＶＲ）２が供給されるので、有機ＥＬ素子ＥＬを、電源電圧の変動の影響を受けることなく、データ電圧Ｖｄａｔａに対応する正確な輝度で発光させることができる。
【０１１１】
なお、画素回路２０において、スイッチングトランジスタＴ１、Ｔ３はダブルゲート型のＴＦＴで構成することが望ましく、さらに望ましくは、スイッチングトランジスタＴ２もまたダブルゲート型のＴＦＴで構成してもよい。そのような構成によれば、キャパシタＣ１のリークを低減できるので、有機ＥＬ素子ＥＬを、より正確な輝度で発光させることができる。
【０１１２】
また、画素回路２０において、画素回路１０で説明した変形と同様の変形が可能である。すなわち、信号線ＳＣＡＮ、ＲＥＳＥＴを、１つの信号線で兼用してもよく、またスイッチングトランジスタＴ２をｎ型のトランジスタで構成した上で、信号線ＳＣＡＮ、ＭＥＲＧＥ、ＲＥＳＥＴを、１つの信号線で兼用してもよい。
【０１１３】
また、信号線ＥＮＡＢと、隣接する行の信号線ＭＥＲＧＥとを、１つの信号線で兼用してもよい。
【０１１４】
信号線の兼用は、信号線のフットプリントを削減するので、画素回路２０の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路４の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。
【０１１５】
（実施の形態２）
本発明の実施の形態２について、図面を参照しながら説明する。
【０１１６】
図８は、実施の形態２における画素回路１１の構成の一例を示す回路図である。画素回路１１は、図３の画素回路１０に、データ電圧Ｖｄａｔａを保持するためのキャパシタＣ２を追加して構成される。キャパシタＣ２は、スイッチングトランジスタＴ２と並列に接続される。キャパシタＣ２は、第２の容量素子の一例である。
【０１１７】
図９は、画素回路１１を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図９において、縦軸は各信号のレベル、横軸は時間を表す。
【０１１８】
図１０は、実施の形態２における画素回路２１の構成の一例を示す回路図である。画素回路２１は、図５の画素回路２０に、データ電圧Ｖｄａｔａを保持するためのキャパシタＣ２を追加して構成される。キャパシタＣ２は、スイッチングトランジスタＴ２と並列に接続される。キャパシタＣ２は、第２の容量素子の一例である。
【０１１９】
図１１は、画素回路２１を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図１１において、縦軸は各信号のレベル、横軸は時間を表す。
【０１２０】
駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ４は、画素回路１１においてはｎ型のトランジスタで構成され、画素回路２１においてはｐ型のトランジスタで構成される。画素回路１１及び画素回路２１は、それぞれ図９及び図１１に示すような、互いにレベルが反転した制御信号が与えられると、同等の動作を行うように構成されている。
【０１２１】
これらを代表して、図１１に示す制御信号及びデータ信号に従って行われる画素回路２１の動作を、図１２（ａ）〜（ｄ）を参照して説明する。
【０１２２】
時刻ｔ１において、先行フレームにおける発光が終了する。
【０１２３】
時刻ｔ２からｔ３までのデータ書込み期間において、データ書込み動作が行われる。
【０１２４】
図１２（ａ）は、データ書込み動作を説明する回路図である。データ書込み期間において非導通の状態になるスイッチングトランジスタＴ２、Ｔ４は点線で示されている。
【０１２５】
データ書込み期間において、スイッチングトランジスタＴ１、Ｔ３が導通の状態になり、信号線ＤＡＴＡからデータ電圧Ｖｄａｔａが取得され、データ電圧Ｖｄａｔａが、参照電圧ＶＲを基準として、キャパシタＣ２に保持される。
【０１２６】
時刻ｔ４からｔ５までのＣ１リセット期間において、Ｃ１リセット動作が行われる。
【０１２７】
図１２（ｂ）は、Ｃ１リセット動作を説明する回路図である。Ｃ１リセット期間において非導通の状態になるスイッチングトランジスタＴ１、Ｔ２は点線で示されている。
【０１２８】
Ｃ１リセット期間において、スイッチングトランジスタＴ３、Ｔ４が導通の状態になり、キャパシタＣ１の第２の端子には、参照電圧ＶＲが設定され、キャパシタＣ１の第１の端子には、正の電源電圧ＶＤＤが設定される。これにより、キャパシタＣ１はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタＣ１に残留している先行フレームの電圧の影響が排除される。
【０１２９】
時刻ｔ５からｔ６までのＶｔｈ検出期間において、Ｖｔｈ検出動作が行われる。
【０１３０】
図１２（ｃ）は、Ｖｔｈ検出動作を説明する回路図である。Ｖｔｈ検出期間において非導通の状態になるスイッチングトランジスタＴ１、Ｔ２、Ｔ４は点線で示されている。
【０１３１】
Ｖｔｈ検出期間において、スイッチングトランジスタＴ４は非導通の状態であり、駆動トランジスタＴＤのソース端子ｓは正の電源電圧ＶＤＤから電気的に切り離される。キャパシタＣ２に保持されているデータ電圧Ｖｄａｔａが、駆動トランジスタＴＤのゲート端子ｇに印加される。その結果、前述の図７（ａ）と同様の動作によって、駆動トランジスタＴＤのソース端子ｓの電圧は、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響を受けることなく、データ電圧Ｖｄａｔａから閾値電圧Ｖｔｈだけ上昇した電圧Ｖｄａｔａ＋Ｖｔｈに収束する。
【０１３２】
この電圧が、参照電圧ＶＲを基準として、キャパシタＣ１に保持される。キャパシタＣ１に保持される電圧は（Ｖｄａｔａ＋Ｖｔｈ）−ＶＲであり、この電圧には、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響が全く含まれない。
【０１３３】
時刻ｔ７以降の発光期間において、発光動作が行われる。
【０１３４】
図１２（ｄ）は、発光動作を説明する回路図である。発光期間において非導通の状態になるスイッチングトランジスタＴ１、Ｔ３は点線で示されている。
【０１３５】
発光期間において、スイッチングトランジスタＴ１、Ｔ３が非導通の状態になると共に、スイッチングトランジスタＴ２が導通の状態になり、キャパシタＣ１に保持されている電圧（Ｖｄａｔａ＋Ｖｔｈ）−ＶＲが駆動トランジスタＴＤのゲート・ソース端子間に印加される。
【０１３６】
その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、データ電圧Ｖｄａｔａに対応した正確な大きさの電流Ｉｓｄ＝β／２×（Ｖｄａｔａ−ＶＲ）２が供給されるので、有機ＥＬ素子ＥＬを、電源電圧の変動の影響を受けることなく、データ電圧Ｖｄａｔａに対応する正確な輝度で発光させることができる。
【０１３７】
なお、画素回路１１、２１において、スイッチングトランジスタＴ１、Ｔ３はダブルゲート型のＴＦＴで構成することが望ましく、さらに望ましくは、スイッチングトランジスタＴ２もまたダブルゲート型のＴＦＴで構成してもよい。そのような構成によれば、キャパシタＣ１のリークを低減できるので、有機ＥＬ素子ＥＬを、より正確な輝度で発光させることができる。
【０１３８】
また、画素回路１１、２１において、次のような変形が可能である。
【０１３９】
例えば、画素回路１１のスイッチングトランジスタＴ２をｐ型のトランジスタで構成した上で、信号線ＭＥＲＧＥ、ＲＥＳＥＴを、１つの信号線で兼用してもよく、また、画素回路２１のスイッチングトランジスタＴ２をｎ型のトランジスタで構成した上で、信号線ＭＥＲＧＥ、ＲＥＳＥＴを、１つの信号線で兼用してもよい。
【０１４０】
信号線の兼用は、信号線のフットプリントを削減するので、画素回路１１、２１の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路４の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。
【０１４１】
（実施の形態２の変形例）
本発明の実施の形態２の変形例について、図面を参照しながら説明する。本変形例では、図８に示した画素回路１１の動作の別の一例が示される。
【０１４２】
図１３は、画素回路１１を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図１３において、縦軸は各信号のレベル、横軸は時間を表す。
【０１４３】
図１３に示す制御信号及びデータ信号に従って行われる画素回路１１の動作を、図１４（ａ）〜（ｄ）を参照して説明する。
【０１４４】
時刻ｔ１において、先行フレームにおける発光が終了する。
【０１４５】
時刻ｔ１からｔ５までのＣ１リセット期間において、Ｃ１リセット動作が行われる。
【０１４６】
図１４（ａ）は、Ｃ１リセット動作を説明する回路図である。Ｃ１リセット期間において非導通の状態になるスイッチングトランジスタＴ１、Ｔ２は点線で示されている。
【０１４７】
Ｃ１リセット期間において、スイッチングトランジスタＴ３、Ｔ４が導通の状態になり、キャパシタＣ１の第２の端子には、参照電圧ＶＲが設定され、キャパシタＣ１の第１の端子には、キャパシタＣ１の第１の端子の電圧である駆動トランジスタＴＤのソース電圧には、駆動トランジスタＴＤのゲート端子ｇの電圧に応じた有機ＥＬ素子ＥＬの電圧を負の電源電圧ＶＳＳに加えた電圧が設定される。これにより、キャパシタＣ１の電圧はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタＣ１に残留している先行フレームの電圧の影響が排除される。
【０１４８】
時刻ｔ３からｔ４までのデータ書込み期間において、データ書込み動作が行われる。
【０１４９】
図１４（ｂ）は、データ書込み動作を説明する回路図である。データ書込み期間において非導通の状態になるスイッチングトランジスタＴ２は点線で示されている。
【０１５０】
データ書込み期間において、スイッチングトランジスタＴ１、Ｔ３が導通の状態になり、信号線ＤＡＴＡからデータ電圧Ｖｄａｔａが取得され、データ電圧Ｖｄａｔａが、参照電圧ＶＲを基準として、キャパシタＣ２に保持される。
【０１５１】
時刻ｔ５からｔ６までのＶｔｈ検出期間において、Ｖｔｈ検出動作が行われる。
【０１５２】
図１４（ｃ）は、Ｖｔｈ検出動作を説明する回路図である。Ｖｔｈ検出期間において非導通の状態になるスイッチングトランジスタＴ１、Ｔ２、Ｔ４は点線で示されている。
【０１５３】
Ｖｔｈ検出期間において、スイッチングトランジスタＴ４は非導通であり、駆動トランジスタＴＤのソース端子ｓは負の電源電圧ＶＳＳから電気的に切り離される。キャパシタＣ２に保持されているデータ電圧Ｖｄａｔａが、駆動トランジスタＴＤのゲート端子ｇに印加される。また正の電源電圧ＶＤＤは、信号線ＤＡＴＡの最高電圧に、全ての画素の駆動トランジスタＴＤにおける閾値電圧Ｖｔｈの最大値を加算した電圧よりも高く設定しておく。
【０１５４】
その結果、データ書込み及びＶｔｈ検出期間において、駆動トランジスタＴＤは、必ず飽和領域で動作するので、駆動トランジスタＴＤのドレイン・ソース電流はゲート・ソース端子間電圧のみで制御される。いま駆動トランジスタＴＤのゲート端子ｇはデータ電圧Ｖｄａｔａに固定されているので、結局、駆動トランジスタＴＤのドレイン・ソース電流は、ソース端子ｓの電圧で制御されることになる。
【０１５５】
駆動トランジスタＴＤのソース端子には、スイッチングトランジスタＴ４が非導通の状態となっているのでキャパシタＣ１の第１の端子のみが接続されており、駆動トランジスタＴＤのドレイン・ソース間電流は、キャパシタＣ１に流れる。よってキャパシタＣ１は充電され、キャパシタＣ１の第１の端子の電圧、すなわち駆動トランジスタＴＤのソース端子ｓの電圧は上昇して、ついにＶｄａｔａ−Ｖｔｈとなり、つまり駆動トランジスタＴＤのゲート・ソース端子間電圧が、駆動トランジスタＴＤの閾値電圧Ｖｔｈと同じになると、駆動トランジスタＴＤはオフ状態となる。
【０１５６】
このようにして、駆動トランジスタＴＤのソース端子ｓの電圧は、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響を受けることなく、データ電圧Ｖｄａｔａから閾値電圧Ｖｔｈだけ低下した電圧Ｖｄａｔａ−Ｖｔｈに収束する。
【０１５７】
この電圧が、参照電圧ＶＲを基準として、キャパシタＣ１に保持される。キャパシタＣ１に保持される電圧はＶＲ−（Ｖｄａｔａ−Ｖｔｈ）であり、この電圧には、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響が全く含まれない。
【０１５８】
時刻ｔ７以降の発光期間において、発光動作が行われる。
【０１５９】
図１４（ｄ）は、発光動作を説明する回路図である。発光期間において非導通の状態になるスイッチングトランジスタＴ１、Ｔ３は点線で示されている。
【０１６０】
発光期間において、スイッチングトランジスタＴ１、Ｔ３が非導通の状態になると共に、スイッチングトランジスタＴ２が導通の状態になり、キャパシタＣ１に保持されている電圧ＶＲ−（Ｖｄａｔａ−Ｖｔｈ）が駆動トランジスタＴＤのゲート・ソース端子間に印加される。
【０１６１】
その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、データ電圧Ｖｄａｔａに対応した正確な大きさの電流Ｉｓｄ＝β／２×（ＶＲ−Ｖｄａｔａ）２が供給されるので、有機ＥＬ素子ＥＬを、電源電圧の変動の影響を受けることなく、データ電圧Ｖｄａｔａに対応する正確な輝度で発光させることができる。
【０１６２】
また、キャパシタＣ２は、図１２（ｃ）および図１４（ｃ）に示すＶｔｈ検出期間において、駆動トランジスタＴＤのゲート電圧を保持する役割であり、図１２（ｄ）および図１４（ｄ）に示す発光期間においては、信号線ＭＥＲＧＥによりスイッチングトランジスタＴ２がオン状態とされているため、駆動トランジスタＴＤのゲート電圧を保持しているのはキャパシタＣ１のみとなる。すなわち、発光期間の有機ＥＬ素子ＥＬの電流密度を下げて有機ＥＬ素子ＥＬの寿命を長くするために、発光期間がＶｔｈ検出期間よりも長く設定される場合には、キャパシタＣ２が電圧を保持する時間は、キャパシタＣ１が電圧を保持する時間よりも短い。すなわち、キャパシタＣ２の容量はキャパシタＣ１の容量よりも小さくすることができる。
【０１６３】
このことにより、キャパシタＣ１に対して、キャパシタＣ２より大きな面積を確保することが可能となり、発光期間において駆動トランジスタＴＤから有機ＥＬ素子ＥＬに供給される電流を安定化させることが可能となる。つまり表示品位が向上する。
【０１６４】
（実施の形態３）
本発明の実施の形態３について、図面を参照しながら説明する。
【０１６５】
図１５は、実施の形態３における画素回路１２の構成の一例を示す回路図である。画素回路１２は、図８の画素回路１１に、スイッチングトランジスタＴ５を追加して構成される。画素回路１２に対応して、表示部２の各行に設けられる信号線ＥＮＡＢが、２本の信号線ＥＮＡＢ１、ＥＮＡＢ２に変更される。
【０１６６】
画素回路１２において、スイッチングトランジスタＴ４は、信号線ＥＮＡＢ１で伝達される制御信号に従って、駆動トランジスタＴＤのソース端子ｓと有機ＥＬ素子ＥＬの第２（紙面の上側）の端子との導通及び非導通を切り換える。
【０１６７】
スイッチングトランジスタＴ５は、電源線ＶＤＤと駆動トランジスタＴＤのドレイン端子ｄとの間に挿入され、信号線ＥＮＡＢ２で伝達される制御信号に従って、電源線ＶＤＤと駆動トランジスタＴＤのドレイン端子ｄとの導通及び非導通を切り替える。
【０１６８】
図１６は、画素回路１２を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図１６において、縦軸は各信号のレベル、横軸は時間を表す。
【０１６９】
図１７は、実施の形態３における画素回路２２の構成の一例を示す回路図である。画素回路２２は、図１０の画素回路２１に、スイッチングトランジスタＴ５を追加して構成される。画素回路２２に対応して、表示部２の各行に設けられる信号線ＥＮＡＢが、２本の信号線ＥＮＡＢ１、ＥＮＡＢ２に変更される。
【０１７０】
画素回路２２において、スイッチングトランジスタＴ４は、信号線ＥＮＡＢ１で伝達される制御信号に従って、電源線ＶＤＤと、駆動トランジスタＴＤのソース端子ｓとの導通及び非導通を切り換える。
【０１７１】
スイッチングトランジスタＴ５は、駆動トランジスタＴＤのドレイン端子ｄと有機ＥＬ素子ＥＬの第１（紙面の上側）の端子との間に挿入され、信号線ＥＮＡＢ２で伝達される制御信号に従って、駆動トランジスタＴＤのドレイン端子ｄと有機ＥＬ素子ＥＬの第１の端子との導通及び非導通を切り替える。
【０１７２】
図１８は、画素回路２２を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図１８において、縦軸は各信号のレベル、横軸は時間を表す。
【０１７３】
駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ５は、画素回路１２においてはｎ型のトランジスタで構成され、画素回路２２においてはｐ型のトランジスタで構成される。画素回路１２及び画素回路２２は、それぞれ図１６及び図１８に示すような、互いにレベルが反転した制御信号が与えられると、同等の動作を行うように構成されている。
【０１７４】
図１６に示す制御信号及びデータ信号に従って行われる画素回路１２の動作は、図１３に示す制御信号及びデータ信号に従って行われる画素回路１１の動作と比べて、Ｃ１リセット動作、データ書込み動作、Ｖｔｈ検出動作、及び発光動作から構成される点で共通しているが、スイッチングトランジスタＴ５が非導通の状態になり、駆動トランジスタＴＤのドレイン端子ｄが正の電源電圧ＶＤＤから電気的に切り離された状態で、Ｃ１リセット動作及びデータ書込み動作が行われる点が異なっている。
【０１７５】
これにより、Ｃ１リセット動作において、有機ＥＬ素子ＥＬに電流を流さずに、キャパシタＣ１の両端の電圧を駆動トランジスタＴＤの閾値電圧Ｖｔｈ以上にすることが可能となる。その結果、有機ＥＬ素子ＥＬの不要な発光が抑制され、表示コントラストを向上する効果が得られる。
【０１７６】
このことは、図１８に示す制御信号及びデータ信号に従って行われる画素回路２２の動作にもあてはまる。すなわち、図１８に示す制御信号及びデータ信号に従って行われる画素回路２２の動作においては、スイッチングトランジスタＴ５が非導通の状態になり、駆動トランジスタＴＤのドレイン端子ｄが負の電源電圧ＶＤＤから電気的に切り離された状態で、Ｃ１リセット動作及びデータ書込み動作が行われる。その結果、上述と同様に、有機ＥＬ素子ＥＬの不要な発光が抑制され、表示コントラストを向上する効果が得られる。
【０１７７】
また実施の形態２と同様に、キャパシタＣ２の容量はキャパシタＣ１の容量よりも小さくすることができ、キャパシタＣ１に対して、キャパシタＣ２より大きな面積を確保することが可能となり、発光期間において駆動トランジスタＴＤから有機ＥＬ素子ＥＬに供給される電流を安定化させることが可能となる。つまり表示品位が向上する。
【０１７８】
（実施の形態３の変形例）
本発明の実施の形態３の変形例について、図面を参照しながら説明する。本変形例では、画素回路１２、２２の動作の別の一例が示される。
【０１７９】
図１９は、画素回路１２を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。
【０１８０】
図２０は、画素回路２２を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。
【０１８１】
図１９、図２０において、縦軸は各信号のレベル、横軸は時間を表す。図２０に示す画素回路２２を動作させるための制御信号は、図１９に示す画素回路１２を動作させるための制御信号のレベルを単純に反転した制御信号である。
【０１８２】
これらを代表して、図１９に示す制御信号及びデータ信号に従って行われる画素回路１２の動作を説明する。
【０１８３】
時刻ｔ１において、先行フレームにおける発光が終了する。
【０１８４】
時刻ｔ２からｔ３までのＣ１リセット期間において、Ｃ１リセット動作が行われる。
【０１８５】
Ｃ１リセット期間において、スイッチングトランジスタＴ３、Ｔ４が導通の状態になり、キャパシタＣ１の第２の端子に電圧は、参照電圧ＶＲが設定され、キャパシタＣ１の第１の端子である駆動トランジスタＴＤのソース電圧には、有機ＥＬ素子ＥＬのオフ電圧を負の電源電圧ＶＳＳに加えた電圧が設定される。これにより、キャパシタＣ１はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタＣ１に残留している先行フレームの電圧の影響が排除される。このとき、スイッチングトランジスタＴ２も導通の状態になるので、キャパシタＣ２の電圧は、０にリセットされる。
【０１８６】
時刻ｔ４からｔ５までのＶｔｈ検出期間において、Ｖｔｈ検出動作が行われる。
【０１８７】
Ｖｔｈ検出期間において、スイッチングトランジスタＴ４は非導通の状態であり、駆動トランジスタＴＤのソース端子ｓは負の電源電圧ＶＳＳから電気的に切り離される。スイッチングトランジスタＴ２、Ｔ３が導通の状態になり、参照電圧ＶＲが駆動トランジスタＴＤのゲート端子ｇに印加される。その結果、駆動トランジスタＴＤのソース端子ｓの電圧は、負の電源電圧ＶＳＳの影響を受けることなく、参照電圧ＶＲから閾値電圧Ｖｔｈだけ低下した電圧ＶＲ−Ｖｔｈに収束する。
【０１８８】
この電圧が、参照電圧ＶＲを基準として、キャパシタＣ１に保持される。キャパシタＣ１に保持される電圧はＶＲ−（ＶＲ−Ｖｔｈ）＝Ｖｔｈであり、この電圧には、負の電源電圧ＶＳＳの影響が全く含まれない。
【０１８９】
時刻ｔ６からｔ７までのデータ書込み期間において、データ書込み動作が行われる。
【０１９０】
データ書込み期間において、スイッチングトランジスタＴ１、Ｔ３が導通の状態になり、信号線ＤＡＴＡからデータ電圧Ｖｄａｔａが取得され、参照電圧ＶＲを基準として、キャパシタＣ２に保持される。
【０１９１】
時刻ｔ８以降の発光期間において、発光動作が行われる。
【０１９２】
発光期間において、スイッチングトランジスタＴ１〜Ｔ３は非導通であり、キャパシタＣ１、Ｃ２のそれぞれに保持されている電圧を加算した電圧（Ｖｄａｔａ−ＶＲ）＋Ｖｔｈが駆動トランジスタＴＤのゲート・ソース端子間に印加される。
【０１９３】
その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、データ電圧Ｖｄａｔａに対応した正確な大きさの電流Ｉｓｄ＝β／２×（Ｖｄａｔａ−ＶＲ）２が供給されるので、有機ＥＬ素子ＥＬを、電源電圧の変動の影響を受けることなく、データ電圧Ｖｄａｔａに対応する正確な輝度で発光させることができる。
【０１９４】
（実施の形態４）
本発明の実施の形態４について、図面を参照しながら説明する。
【０１９５】
図２１は、実施の形態４における画素回路１３の構成の一例を示す回路図である。画素回路１３は、図８の画素回路１１に、キャパシタＣ３を追加して構成される。画素回路１３に対応して、表示部２の各行に設けられる信号線ＲＥＳＥＴが、２本の信号線ＲＥＳＥＴ１、ＲＥＳＥＴ２に変更される。
【０１９６】
画素回路１３において、スイッチングトランジスタＴ３は、信号線ＲＥＳＥＴ１で伝達される制御信号に従って、キャパシタＣ１の第２（紙面の左側）の端子と参照電圧線ＶＲとの導通及び非導通を切り換える。
【０１９７】
キャパシタＣ３は、第１（紙面の上側）の端子が駆動トランジスタＴＤのソース端子ｓに接続され、第２（紙面の下側）の端子が信号線ＲＥＳＥＴ２に接続されている。
【０１９８】
図２２は、画素回路１３を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図２２において、縦軸は各信号のレベル、横軸は時間を表す。
【０１９９】
図２３は、実施の形態４における画素回路２３の構成の一例を示す回路図である。画素回路２３は、図１０の画素回路２１に、キャパシタＣ３を追加して構成される。画素回路２３に対応して、表示部２の各行に設けられる信号線ＲＥＳＥＴが、２本の信号線ＲＥＳＥＴ１、ＲＥＳＥＴ２に変更される。
【０２００】
画素回路２３において、スイッチングトランジスタＴ３は、信号線ＲＥＳＥＴ１で伝達される制御信号に従って、キャパシタＣ１の第２（紙面の左側）の端子と参照電圧線ＶＲとの導通及び非導通を切り換える。
【０２０１】
キャパシタＣ３は、第１（紙面の下側）の端子が駆動トランジスタＴＤのソース端子ｓに接続され、第２（紙面の上側）の端子が信号線ＲＥＳＥＴ２に接続されている。
【０２０２】
図２４は、画素回路２３を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図２４において、縦軸は各信号のレベル、横軸は時間を表す。
【０２０３】
駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ５は、画素回路１３においてはｎ型のトランジスタで構成され、画素回路２３においてはｐ型のトランジスタで構成される。画素回路１３及び画素回路２３は、それぞれ図２２及び図２４に示すような、互いにレベルが反転した制御信号が与えられると、同等の動作を行うように構成されている。
【０２０４】
これらを代表して、図２２に示す制御信号及びデータ信号に従って行われる画素回路１３の動作を説明する。
【０２０５】
時刻ｔ１において、先行フレームにおける発光が終了する。
【０２０６】
時刻ｔ２からｔ３までのデータ書込み期間において、データ書込み動作が行われる。
【０２０７】
データ書込み期間において、スイッチングトランジスタＴ１、Ｔ３が導通の状態になり、信号線ＤＡＴＡからデータ電圧Ｖｄａｔａが取得され、データ電圧Ｖｄａｔａが、参照電圧ＶＲを基準として、キャパシタＣ２に保持される。
【０２０８】
時刻ｔ４からｔ５までのＶｔｈ検出期間において、Ｖｔｈ検出動作が行われる。
【０２０９】
Ｖｔｈ検出期間において、スイッチングトランジスタＴ４は非導通の状態であり、駆動トランジスタＴＤのソース端子ｓは負の電源電圧ＶＳＳから電気的に切り離される。キャパシタＣ２に保持されているデータ電圧Ｖｄａｔａが、駆動トランジスタＴＤのゲート端子ｇに印加される。また正の電源電圧ＶＤＤは、信号線ＤＡＴＡの最高電圧に、全ての画素の駆動トランジスタＴＤにおける閾値電圧Ｖｔｈの最大値を加算した電圧よりも高く設定しておく。
【０２１０】
時刻ｔ４においてＲＥＳＥＴ２がＨｉｇｈからＬｏｗに立下る。このときのＲＥＳＥＴ２の電圧変動量をΔＶｒｓｔとすると、駆動トランジスタＴＤのソース端子ｓの電圧は、ｔ４の直前においてＶｓｏ（ＶＤＤ≧Ｖｓｏ）であるとすれば、Ｖｓｏ−ΔＶｒｓｔ・Ｃ３／（Ｃ１＋Ｃ３）となる。ここでＲＥＳＥＴ２の立下り電圧変動量ΔＶｒｓｔは、Ｖｄａｔａ−Ｖｓｏ＋ΔＶｒｓｔ・Ｃ３／（Ｃ１＋Ｃ３）≧Ｖｔｈとなるように設定する。
【０２１１】
すると、駆動トランジスタＴＤのゲート・ソース端子間電圧は閾値電圧Ｖｔｈよりも大きくなるので駆動トランジスタＴＤは導通の状態となり、駆動トランジスタＴＤのドレイン端子からソース端子へと電流が流れる。このとき、スイッチングトランジスタＴ４は非導通の状態のため、駆動トランジスタＴＤのドレイン・ソース間電流は、キャパシタＣ１およびキャパシタＣ３に流れ、有機ＥＬ素子ＥＬには電流は供給されず発光しない。
【０２１２】
よってキャパシタＣ１およびキャパシタＣ３は充電され、キャパシタＣ１の第１の端子の電圧、すなわち駆動トランジスタＴＤのソース端子ｓの電圧は上昇して、ついにＶｄａｔａ−Ｖｔｈとなり、つまり駆動トランジスタＴＤのゲート・ソース端子間電圧が、駆動トランジスタＴＤの閾値電圧Ｖｔｈと同じになると、駆動トランジスタＴＤはオフ状態となる。
【０２１３】
その結果、駆動トランジスタＴＤのソース端子ｓの電圧は、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響を受けることなく、データ電圧Ｖｄａｔａから閾値電圧Ｖｔｈだけ低下した電圧Ｖｄａｔａ−Ｖｔｈに収束する。
【０２１４】
この電圧が、参照電圧ＶＲを基準として、キャパシタＣ１に保持される。キャパシタＣ１に保持される電圧はＶＲ−（Ｖｄａｔａ−Ｖｔｈ）であり、この電圧には、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響が全く含まれない。
【０２１５】
時刻ｔ７以降の発光期間において、発光動作が行われる。
【０２１６】
発光期間において、スイッチングトランジスタＴ１、Ｔ３が非導通の状態になると共に、スイッチングトランジスタＴ２が導通の状態になり、キャパシタＣ１に保持されている電圧ＶＲ−（Ｖｄａｔａ−Ｖｔｈ）が駆動トランジスタＴＤのゲート・ソース端子間に印加される。
【０２１７】
その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、データ電圧Ｖｄａｔａに対応した正確な大きさの電流Ｉｄｓ＝β／２×（ＶＲ−Ｖｄａｔａ）２が供給されるので、有機ＥＬ素子ＥＬを、電源電圧の変動の影響を受けることなく、データ電圧Ｖｄａｔａに対応する正確な輝度で発光させることができる。
【０２１８】
なお、画素回路１３、２３において、次のような変形が可能である。
【０２１９】
例えば、類似した波形の制御信号を伝達している信号線ＲＥＳＥＴ２、ＳＣＡＮを、１つの信号線で兼用してもよい。
【０２２０】
また、例えば、信号線ＳＣＡＮで伝達される制御信号がアクティブ（図２２ではＨｉｇｈレベル、図２４ではＬｏｗレベル）になる時間を、図２２、図２４に破線で示すように、データ書込み期間の１倍以上の長さに拡大してもよい。例えば、信号線ＳＣＡＮで伝達される制御信号がアクティブになる時間を、データ書込み期間の２倍の長さとした場合は、拡大された部分は、隣接する行に配置された画素回路のデータ書込み期間と等しい。そのため、信号線ＳＣＡＮで伝達される拡大された制御信号と、隣接する行の信号線ＲＥＳＥＴ２で伝達される制御信号とが同じ波形になるので、信号線ＳＣＡＮと、隣接する行の信号線ＲＥＳＥＴ２とを兼用してもよい。
【０２２１】
信号線の兼用は、信号線のフットプリントを削減するので、画素回路１３、２３の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路４の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。
【０２２２】
また実施の形態２と同様に、キャパシタＣ２の容量はキャパシタＣ１の容量よりも小さくすることができ、キャパシタＣ１に対して、キャパシタＣ２より大きな面積を確保することが可能となり、発光期間において駆動トランジスタＴＤから有機ＥＬ素子ＥＬに供給される電流を安定化させることが可能となる。つまり表示品位が向上する。
【０２２３】
（実施の形態５）
本発明の実施の形態５について、図面を参照しながら説明する。
【０２２４】
図２５は、実施の形態５における画素回路１４の構成の一例を示す回路図である。画素回路１４は、図８の画素回路１１に、スイッチングトランジスタＴ６を追加して構成される。画素回路１４に対応して、表示部２の各行に設けられる信号線ＲＥＳＥＴが、２本の信号線ＲＥＳＥＴ１、ＲＥＳＥＴ２に変更されると共に、各行に設けられる信号線ＭＥＲＧＥ、ＥＮＡＢが、１本の信号線ＥＮＡＢで兼用される。また、表示部２の参照電圧線ＶＲが、２本の参照電圧線ＶＲ１、ＶＲ２に変更される。
【０２２５】
なお、信号線ＭＥＲＧＥ、ＥＮＡＢは、それぞれ独立に設置してもよい。独立に設置した場合はスイッチングトランジスタＴ６は、参照電圧線ＶＲ２と有機ＥＬ素子ＥＬの第２の端子と接続されてもよく、これにより有機ＥＬ素子ＥＬの電圧リセット動作が可能となり、例えば有機ＥＬ素子ＥＬに逆バイアス電圧を印加することにより、有機ＥＬ素子ＥＬの劣化を抑制することが可能となる。
【０２２６】
画素回路１４において、スイッチングトランジスタＴ３は、信号線ＲＥＳＥＴ１で伝達される制御信号に従って、キャパシタＣ１の第２（紙面の左側）の端子と参照電圧線ＶＲ１との導通及び非導通を切り換える。
【０２２７】
スイッチングトランジスタＴ２は、信号線ＥＮＡＢで伝達される制御信号に従って、駆動トランジスタＴＤのゲート端子ｇとキャパシタＣ１の第２の端子との導通及び非導通を切り換える。
【０２２８】
スイッチングトランジスタＴ６は、参照電圧線ＶＲ２と駆動トランジスタＴＤのソース端子ｓとの間に挿入され、信号線ＲＥＳＥＴ２で伝達される制御信号に従って、参照電圧線ＶＲ２と駆動トランジスタＴＤのソース端子ｓとの導通及び非導通を切り替える。
【０２２９】
図２６は、画素回路１４を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図２６において、縦軸は各信号のレベル、横軸は時間を表す。
【０２３０】
図２７は、実施の形態５における画素回路２４の構成の一例を示す回路図である。画素回路２４は、図１０の画素回路２１に、スイッチングトランジスタＴ６を追加して構成される。画素回路１４に対応して、表示部２の各行に設けられる信号線ＲＥＳＥＴが、２本の信号線ＲＥＳＥＴ１、ＲＥＳＥＴ２に変更されると共に、各行に設けられる信号線ＭＥＲＧＥ、ＥＮＡＢが、１本の信号線ＥＮＡＢで兼用される。また、表示部２の参照電圧線ＶＲが、２本の参照電圧線ＶＲ１、ＶＲ２に変更される。
【０２３１】
画素回路２４において、スイッチングトランジスタＴ３は、信号線ＲＥＳＥＴ１で伝達される制御信号に従って、キャパシタＣ１の第２（紙面の左側）の端子と参照電圧線ＶＲとの導通及び非導通を切り換える。
【０２３２】
スイッチングトランジスタＴ２は、信号線ＥＮＡＢで伝達される制御信号に従って、駆動トランジスタＴＤのゲート端子ｇとキャパシタＣ１の第２の端子との導通及び非導通を切り換える。
【０２３３】
スイッチングトランジスタＴ６は、参照電圧線ＶＲ２と有機ＥＬ素子ＥＬの第１（紙面の上側）の端子との間に挿入され、信号線ＲＥＳＥＴ２で伝達される制御信号に従って、参照電圧線ＶＲ２と有機ＥＬ素子ＥＬの第１の端子との導通及び非導通を切り替える。
【０２３４】
図２８は、画素回路２３を動作させるための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図２８において、縦軸は各信号のレベル、横軸は時間を表す。
【０２３５】
駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ４、Ｔ６は、画素回路１４においてはｎ型のトランジスタで構成され、画素回路２４においてはｐ型のトランジスタで構成される。画素回路１４及び画素回路２４は、それぞれ図２６及び図２８に示すような、互いにレベルが反転した制御信号が与えられると、同等の動作を行うように構成されている。
【０２３６】
これらを代表して、図２６に示す制御信号及びデータ信号に従って行われる画素回路１４の動作を説明する。
【０２３７】
時刻ｔ１において、先行フレームにおける発光が終了する。
【０２３８】
時刻ｔ２からｔ３までのデータ書込み期間において、データ書込み動作が行われる。
【０２３９】
データ書込み期間において、スイッチングトランジスタＴ１、Ｔ３が導通の状態になり、信号線ＤＡＴＡからデータ電圧Ｖｄａｔａが取得され、データ電圧Ｖｄａｔａが、参照電圧ＶＲを基準として、キャパシタＣ２に保持される。
【０２４０】
時刻ｔ４からｔ５までのＣ１リセット期間において、Ｃ１リセット動作が行われる。
【０２４１】
Ｃ１リセット期間において、スイッチングトランジスタＴ３、Ｔ６が導通の状態になり、キャパシタＣ１の第２の端子の電圧には、参照電圧ＶＲ１が設定され、キャパシタＣ１の第１の端子の電圧には、参照電圧ＶＲ２が設定される。これにより、キャパシタＣ１はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタＣ１に残留している先行フレームの電圧の影響が排除される。ここで参照電圧ＶＲ１およびＶＲ２は、ＶＲ１−ＶＲ２≧Ｖｔｈとなるように設定する。このとき、駆動トランジスタＴＤはオン状態となるが、スイッチングトランジスタＴ４は非導通の状態となっているため、有機ＥＬ素子ＥＬには電流は供給されず発光しない。
【０２４２】
時刻ｔ５からｔ６までのＶｔｈ検出期間において、Ｖｔｈ検出動作が行われる。
【０２４３】
Ｖｔｈ検出期間において、スイッチングトランジスタＴ４、Ｔ６は非導通の状態であり、駆動トランジスタＴＤのソース端子ｓは負の電源電圧ＶＳＳおよび参照電圧ＶＲ２から電気的に切り離される。キャパシタＣ２に保持されているデータ電圧Ｖｄａｔａが、駆動トランジスタＴＤのゲート端子ｇに印加される。また正の電源電圧ＶＤＤは、信号線ＤＡＴＡの最高電圧に、全ての画素の駆動トランジスタＴＤにおける閾値電圧Ｖｔｈの最大値を加算した電圧よりも高く設定しておく。
【０２４４】
その結果、Ｖｔｈ検出期間において、駆動トランジスタＴＤは、必ず飽和領域で動作するので駆動トランジスタＴＤのドレイン・ソース電流はゲート・ソース端子間電圧のみで制御される。いま駆動トランジスタＴＤのゲート端子ｇはデータ電圧Ｖｄａｔａに固定されているので、結局、駆動トランジスタＴＤのドレイン・ソース電流は、ソース端子ｓの電圧で制御されることになる。
【０２４５】
駆動トランジスタＴＤのソース端子には、スイッチングトランジスタＴ４、Ｔ６が非導通の状態になっているのでキャパシタＣ１の第１の端子のみが接続されており、駆動トランジスタＴＤのドレイン・ソース電流は、キャパシタＣ１に流れる。よってキャパシタＣ１は充電され、キャパシタＣ１の第１の端子の電圧、すなわち駆動トランジスタＴＤのソース端子ｓの電圧は上昇して、ついにＶｄａｔａ−Ｖｔｈとなり、つまり駆動トランジスタＴＤのゲート・ソース端子間電圧が、駆動トランジスタＴＤの閾値電圧Ｖｔｈと同じになると、駆動トランジスタＴＤはオフ状態となる。
【０２４６】
このようにして、駆動トランジスタＴＤのソース端子ｓの電圧は、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響を受けることなく、データ電圧Ｖｄａｔａから閾値電圧Ｖｔｈだけ低下した電圧Ｖｄａｔａ−Ｖｔｈに収束する。
【０２４７】
この電圧が、参照電圧ＶＲ１を基準として、キャパシタＣ１に保持される。キャパシタＣ１に保持される電圧はＶＲ１−（Ｖｄａｔａ−Ｖｔｈ）であり、この電圧には、正の電源電圧ＶＤＤおよび負の電源電圧ＶＳＳの影響が全く含まれない。
【０２４８】
時刻ｔ７以降の発光期間において、発光動作が行われる。
【０２４９】
発光期間において、スイッチングトランジスタＴ１、Ｔ３が非導通の状態になると共に、スイッチングトランジスタＴ２が導通の状態になり、キャパシタＣ１に保持されている電圧ＶＲ１−（Ｖｄａｔａ−Ｖｔｈ）が駆動トランジスタＴＤのゲート−ソース間に印加される。
【０２５０】
その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、データ電圧Ｖｄａｔａに対応した正確な大きさの電流Ｉｓｄ＝β／２×（ＶＲ１−Ｖｄａｔａ）２が供給されるので、有機ＥＬ素子ＥＬを、電源電圧の変動の影響を受けることなく、データ電圧Ｖｄａｔａに対応する正確な輝度で発光させることができる。
【０２５１】
なお、画素回路１４、２４において、次のような変形が可能である。
【０２５２】
例えば、スイッチングトランジスタＴ３を、画素回路１４ではｐ型のトランジスタ、画素回路２４ではｎ型のトランジスタで構成した上で、信号線ＲＥＳＥＴ１、ＥＮＡＢを、１つの信号線で兼用してもよい。
【０２５３】
また、例えば、データ書込み期間が、隣接する行に配置された画素回路のＣ１リセット期間と等しい場合、信号線ＳＣＡＮで伝達される制御信号と、隣接する行の信号線ＲＥＳＥＴ２で伝達される制御信号とが同じ波形になるので、信号線ＳＣＡＮと、隣接する行の信号線ＲＥＳＥＴ２とを兼用してもよい。
【０２５４】
信号線の兼用は、信号線のフットプリントを削減するので、画素回路１４、２４の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路４の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。
【０２５５】
また実施の形態２と同様に、キャパシタＣ２の容量はキャパシタＣ１の容量よりも小さくすることができ、キャパシタＣ１に対して、キャパシタＣ２より大きな面積を確保することが可能となり、発光期間において駆動トランジスタＴＤから有機ＥＬ素子ＥＬに供給される電流を安定化させることが可能となる。つまり表示品位が向上する。
【０２５６】
以上、本発明に係る表示装置及びその制御方法、特には、表示装置に用いられる特徴的な画素回路とその動作について、いくつかの実施の形態及び変形例を挙げて説明したが、本発明は、これらの実施の形態や変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施し、また実施の形態及び変形例における構成要素及び動作を任意に組み合わせて実現される表示装置およびその制御方法も本発明に含まれる。
【０２５７】
本発明に係る表示装置は、図２９に記載されたような薄型フラットＴＶに内蔵されてもよい。本発明に係る表示装置が内蔵されることにより、映像信号で表される画像を高精度に表示可能な薄型フラットＴＶが実現される。
【産業上の利用可能性】
【０２５８】
本発明は、有機ＥＬ素子を用いた表示装置に有用であり、特には、アクティブマトリクス型の有機ＥＬ表示装置に有用である。
【符号の説明】
【０２５９】
１  表示装置
２  表示部
３  制御回路
４  走査線駆動回路
５  信号線駆動回路
６  電源回路
１０〜１４、２０〜２４、９０  画素回路
ＴＤ  駆動トランジスタ
Ｔ１〜Ｔ６  スイッチングトランジスタ
Ｃ１、Ｃ２  キャパシタ
ＥＬ  有機ＥＬ素子
【図１】
2013076774.tif 000003
【図２】
2013076774.tif 000004
【図３】
2013076774.tif 000005
【図４】
2013076774.tif 000006
【図５】
2013076774.tif 000007
【図６】
2013076774.tif 000008
【図７】
2013076774.tif 000009
【図８】
2013076774.tif 000010
【図９】
2013076774.tif 000011
【図１０】
2013076774.tif 000012
【図１１】
2013076774.tif 000013
【図１２】
2013076774.tif 000014
【図１３】
2013076774.tif 000015
【図１４】
2013076774.tif 000016
【図１５】
2013076774.tif 000017
【図１６】
2013076774.tif 000018
【図１７】
2013076774.tif 000019
【図１８】
2013076774.tif 000020
【図１９】
2013076774.tif 000021
【図２０】
2013076774.tif 000022
【図２１】
2013076774.tif 000023
【図２２】
2013076774.tif 000024
【図２３】
2013076774.tif 000025
【図２４】
2013076774.tif 000026
【図２５】
2013076774.tif 000027
【図２６】
2013076774.tif 000028
【図２７】
2013076774.tif 000029
【図２８】
2013076774.tif 000030
【図２９】
2013076774.tif 000031
【図３０】
2013076774.tif 000032
【図３１】
2013076774.tif 000033
【手続補正書】
【提出日】平成25年7月11日(2013.7.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の画素回路を配置してなる表示部を有する表示装置であって、
前記画素回路の各々は、
駆動トランジスタと、
第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、
前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、
前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、
前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、
第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、
第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
を備え、
前記画素回路の各々は、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行いながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれる、
表示装置。
【請求項２】
（削除）
【請求項３】
前記画素回路の各々は、容量素子として前記第１の容量素子のみを備える、
請求項１に記載の表示装置。
【請求項４】
（削除）
【請求項５】
前記画素回路の各々において、前記第１のスイッチング素子及び前記第３のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、
請求項１に記載の表示装置。
【請求項６】
前記画素回路の各々において、前記第２のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、
請求項５に記載の表示装置。
【請求項７】
複数の画素回路を配置してなる表示部を有する表示装置であって、
前記画素回路の各々は、
ドレイン端子が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、
第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、
前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、
前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、
前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、
第１の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
前記駆動トランジスタのソース端子と、前記発光素子の第２の端子との導通及び非導通を切り換える第４のスイッチング素子と、
を備え、
前記画素回路の各々は、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行いながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれる、
表示装置。
【請求項８】
（削除）
【請求項９】
前記画素回路の各々は、容量素子として前記第１の容量素子のみを備える、
請求項７に記載の表示装置。
【請求項１０】
（削除）
【請求項１１】
前記画素回路の各々において、前記第１のスイッチング素子及び前記第３のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、
請求項７に記載の表示装置。
【請求項１２】
前記画素回路の各々において、前記第２のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、
請求項１１に記載の表示装置。
【請求項１３】
表示装置の制御方法であって、
前記表示装置は、複数の画素回路を配置してなる表示部を有し、
前記画素回路の各々は、
駆動トランジスタと、
第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、
前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、
前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、
前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、
第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、
第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
を備え、
前記制御方法は、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出しながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップを含む、
表示装置の制御方法。
【請求項１４】
前記制御方法は、さらに、
前記画素回路の各々において、前記第４のスイッチング素子を導通の状態にし、前記データ電圧Ｖｄａｔａに対応しかつ前記閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するステップと、
を含む請求項１３に記載の表示装置の制御方法。
【請求項１５】
表示装置の制御方法であって、
前記表示装置は、複数の画素回路を配置してなる表示部を有し、
前記画素回路の各々は、
ドレイン端子が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、
第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、
前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、
前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、
前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、
第１の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
前記駆動トランジスタのソース端子と、前記発光素子の第２の端子との導通及び非導通を切り換える第４のスイッチング素子と、
を備え、
前記制御方法は、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出しながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップを含む、
表示装置の制御方法。
【請求項１６】
前記制御方法は、さらに、
前記画素回路の各々において、前記第４のスイッチング素子を導通の状態にし、前記データ電圧Ｖｄａｔａに対応しかつ前記閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するステップと、
を含む請求項１５に記載の表示装置の制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、を備え、前記画素回路の各々は、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行いながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれる。
［００２２］
また、本発明の１つの態様に係る制御方法は、前記表示装置の制御方法であって、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出しながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップを含む。
発明の効果
［００２３］
本発明の表示装置およびその制御方法によれば、前記駆動トランジスタのソース端子を電源電圧から電気的に切り離し、前記駆動トランジスタのゲート端子を所定の電圧に接続した状態で、前記駆動トランジスタの閾値電圧を検出するので、検出される閾値電圧には、電源電圧の変動の影響が全く含まれない。
［００２４］
そのため、前記データ電圧に対応しかつ前記検出された閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給することができるので、電源電圧の変動の影響を受けることなく、前記データ電圧に対応する正確な輝度で、前記発光素子を発光させることが可能となる
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
［図２８］図２８は、実施の形態５における制御信号およびデータ信号の一例を示すタイミングチャートである。
［図２９］図２９は、本発明の表示装置を内蔵する薄型フラットＴＶの一例を示す外観図である。
［図３０］図３０は、従来の画素回路の構成の一例を示す回路図である。
［図３１］図３１は、従来の画素回路において発光輝度の誤差が生じるメカニズムを説明する図である。
発明を実施するための形態
［００２６］
本発明の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、を備え、前記画素回路の各々は、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行いながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれる。
［００２７］
本発明の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ドレイン端子が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、前記駆動トランジスタのソース端子と、前記発光素子の第２の端子との導通及び非導通を切り換える第４のスイッチング素子と、を備え、前記画素回路の各々は、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行いながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれる。
［００２８］
［００２９］
これらの構成によれば、前記駆動トランジスタのソース端子を電源電圧から電気的に切り離し、前記駆動トランジスタのゲート端子を所定の電圧に接続した状態で、前記駆動トランジスタの閾値電圧を検出するので、検出される閾値電圧には、電源電圧の変動の影響が全く含まれない。
［００３０］
そのため、前記データ電圧に対応しかつ前記検出された閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給することができるので、電源電圧の変動の影響を受けることなく、前記データ電圧に対応する正確な輝度で、前記発光素子を発光させることが可能となる。
［００３１］
また、前記画素回路の各々は、容量素子として前記第１の容量素子のみを備えてもよい。
［００３２］
この構成によれば、前記第１の容量素子以外の容量素子を用いることなく、前記閾値電圧を検出できる。
［００３３］
また、前記第２の容量素子の容量値は、前記第１の容量素子の容量値より
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
も小さくすることもできる。また、前記画素回路の各々において、前記第１のスイッチング素子及び前記第３のスイッチング素子は、ダブルゲート型の薄膜トランジスタであってもよく、さらに、前記第２のスイッチング素子も、ダブルゲート型の薄膜トランジスタであってもよい。
［００３４］
この構成によれば、前記第１の容量素子のリークを低減できるので、前記発光素子をより正確な輝度で発光させることができる。
［００３５］
本発明の１つの態様に係る制御方法は、表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の電源電圧を伝達する第１の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第４のスイッチング素子と、第１の端子が前記駆動トランジスタのドレイン端子に接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出しながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップを含む。
［００３６］
本発明の１つの態様に係る制御方法は、表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、ドレイン端子が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、第１の端子が前記駆動トランジスタのソース端子に接続された第１の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換え
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
る第１のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第１の容量素子の第２の端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第２の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、前記駆動トランジスタのソース端子と、前記発光素子の第２の端子との導通及び非導通を切り換える第４のスイッチング素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第４のスイッチング素子を非導通の状態、かつ、前記第３のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出しながら、前記第２のスイッチング素子を非導通の状態、かつ、前記第１のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップを含む。
［００３７］
また、前記制御方法は、さらに、前記画素回路の各々において、前記第４のスイッチング素子を導通の状態にし、前記データ電圧Ｖｄａｔａに対応しかつ前記閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するステップと、を含んでもよい。
［００３８］
これらの構成によれば、前記駆動トランジスタのソース端子を電源電圧から電気的に切り離し、前記駆動トランジスタのゲート端子を所定の電圧に接続した状態で、前記駆動トランジスタの閾値電圧を検出するので、検出される閾値電圧には、電源電圧の変動の影響が全く含まれない。
［００３９］
さらに、前記データ電圧に対応しかつ前記検出された閾値電圧Ｖｔｈで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するので、電源電圧の変動の影響を受けることなく、前記データ電圧に対応する正確な輝度で、前記発光素子を発光させることが可能となる。
［００４０］
以下、本発明の実施の形態について説明する。なお、以下では、全ての図
【国際調査報告】
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