(57)【要約】  バッファ回路は、第１及び第２のカスコード定電流源（１１，１２）、定電流源（１３）、一端が第１のカスコード定電流源（１１）の出力に接続され、他端が定電流源（１３）の出力に接続された抵抗性負荷（２０）、ソースが第２のカスコード定電流源（１２）の出力に接続された第１のトランジスタ（２１）、ソースが所定の電源ノードに接続され、ドレインが第１のトランジスタ（２１）のドレインに接続され、ゲートが第１のカスコード定電流源（１１）と抵抗性負荷（２０）との接続点に接続された第２のトランジスタ（２２）、ソースが第１のトランジスタ（２１）のドレインに接続され、ドレインが定電流源（１３）と抵抗性負荷（２０）との接続点に接続され、ゲートが第１のトランジスタ（２１）のソースに接続された第３のトランジスタ（２３）を備えている。
2009096192.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のカスコード定電流源と、
定電流源と、
一端が前記第１のカスコード定電流源の出力に接続され、他端が前記定電流源の出力に接続された抵抗性負荷と、
ソースが前記第２のカスコード定電流源の出力に接続された第１のトランジスタと、
ソースが所定の電源ノードに接続され、ドレインが前記第１のトランジスタのドレインに接続され、ゲートが前記第１のカスコード定電流源と前記抵抗性負荷との接続点に接続された第２のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが前記定電流源と前記抵抗性負荷との接続点に接続され、ゲートが前記第１のトランジスタのソースに接続された第３のトランジスタとを備え、
前記第１のトランジスタのゲート電圧及びソース電圧を、それぞれ、入力信号及び出力信号とする
ことを特徴とするバッファ回路。
【請求項２】
第１及び第２のカスコード定電流源と、
出力が前記第１のカスコード定電流源の出力に接続された第１のカスコードカレントミラー回路と、
出力が前記第１のカスコードカレントミラー回路の入力に接続された第２のカスコードカレントミラー回路と、
ソースが前記第２のカスコード定電流源の出力に接続された第１のトランジスタと、
ソースが所定の電源ノードに接続され、ドレインが前記第１のトランジスタのドレインに接続され、ゲートが前記第１のカスコード定電流源と前記第１のカスコードカレントミラー回路との接続点に接続された第２のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第２のカスコードカレントミラー回路の入力に接続され、ゲートが前記第１のトランジスタのソースに接続された第３のトランジスタとを備え、
前記第１のトランジスタのゲート電圧及びソース電圧を、それぞれ、入力信号及び出力信号とする
ことを特徴とするバッファ回路。
【請求項３】
請求項１及び２のいずれか一つのバッファ回路において、
前記第２のトランジスタに並列に接続された定電流源を備えた
ことを特徴とするバッファ回路。
【請求項４】
請求項１、２及び３のいずれか一つのバッファ回路において、
一端が前記第２のトランジスタのドレインに接続され、他端が前記第２のトランジスタのゲートに接続された容量素子を備えた
ことを特徴とするバッファ回路。
【請求項５】
請求項１に記載のバッファ回路において、
前記抵抗性負荷は、ゲートがバイアスされたトランジスタである
ことを特徴とするバッファ回路。
【請求項６】
請求項１に記載のバッファ回路において、
前記抵抗性負荷は、抵抗素子である
ことを特徴とするバッファ回路。
【請求項７】
請求項６に記載のバッファ回路において、
前記抵抗素子は、抵抗値が可変の可変抵抗素子である
ことを特徴とするバッファ回路。
【請求項８】
第１及び第２のカスコード定電流源と、
ソースが前記第２のカスコード定電流源の出力に接続された第１のトランジスタと、
ソースが第１の電源ノードに接続され、ドレインが前記第１のトランジスタのドレインに接続され、ゲートがバイアスされた第２のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第１のカスコード定電流源の出力に接続され、ゲートが前記第１のトランジスタのソースに接続された第３のトランジスタと、
ソースが第２の電源ノードに接続され、ドレインが前記第２のトランジスタのドレインに接続され、ゲートが前記第３のトランジスタのドレインに接続された第４のトランジスタとを備え、
前記第１のトランジスタのゲート電圧及びソース電圧を、それぞれ、入力信号及び出力信号とする
ことを特徴とするバッファ回路。
【請求項９】
第１及び第２のカスコード定電流源と、
ドレインが前記第１のカスコード定電流源の出力に接続され、ソースが前記第２のカスコード定電流源の出力に接続された第１のトランジスタと、
ソースが前記第１のトランジスタのゲートに接続され、ドレインが前記第２のカスコード定電流源の出力に接続された第２のトランジスタと、
ソースが所定の電源ノードに接続され、ドレインが前記第２のトランジスタのソースに接続され、ゲートが前記第１のトランジスタのドレインに接続された第３のトランジスタとを備え、
前記第２のトランジスタのゲート電圧及びソース電圧を、それぞれ、入力信号及び出力信号とする
ことを特徴とするバッファ回路。
【請求項１０】
請求項９のバッファ回路において、
前記第２のトランジスタのソースに定電流を供給する第３のカスコード定電流源を備えた
ことを特徴とするバッファ回路。
【請求項１１】
イメージセンサと、カラムＡＤＣとを備えたイメージセンサチップであって、
前記カラムＡＤＣは、
請求項１から１０のいずれか一つのバッファ回路と、
前記バッファ回路にランプ信号を供給するランプ発生回路と、
前記イメージセンサの画素列ごとに出力される信号と前記バッファ回路の出力とを比較する複数の比較器とを有する
ことを特徴とするイメージセンサチップ。
【請求項１２】
請求項１１に記載のイメージセンサチップを備えた
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路に関し、特に、ソースフォロワ型のバッファ回路に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳプロセスでは、大きな負荷を高速に駆動するためのバッファ回路としてソースフォロワがよく用いられる。一般的なソースフォロワは、定電流源とそれに直列接続された駆動用トランジスタから構成され、駆動用トランジスタのゲート電圧及びソース電圧をそれぞれ入力信号及び出力信号とする。飽和領域では、理想的には駆動用トランジスタのドレイン電流はドレイン−ソース電圧にかかわらず一定であるが、実際にはチャネル長変調効果のためにドレイン−ソース電圧の上昇とともにドレイン電流は増大する。これは、駆動用トランジスタを定電流でバイアスしても、ドレイン−ソース間電圧の変化に応じてゲート−ソース間電圧が変化することを意味する。したがって、入力信号に応じて駆動用トランジスタのドレイン−ソース間電圧が変化するソースフォロワでは、入力信号に応じて駆動用トランジスタのゲート−ソース間電圧が変化して利得誤差や歪が発生する。特に、ソースフォロワの駆動能力を上げるために駆動用トランジスタのチャネル長を短くすると利得誤差や歪はより大きくなる。このため、ソースフォロワでは大きな負荷を低利得誤差、低歪で駆動しづらいといった問題がある。【０００３】
上記の欠点を克服するために、一般的なソースフォロワに、ソース及びゲートが駆動用トランジスタのドレイン及びソースにそれぞれ接続され、ドレインが所定の電圧ノードに接続されたトランジスタ、及び駆動用トランジスタのドレインに接続された定電流源を追加的に設けることが知られている（例えば、特許文献１参照）。この改善されたソースフォロワでは、入力信号が変化しても駆動用トランジスタのゲート−ソース間電圧はほぼ一定に保たれるため、利得誤差や歪を改善することができる。
【特許文献１】特開昭６０−１３６４０５号公報（第６−７頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、入力信号に応じて定電流源のドレイン−ソース間電圧が変化してその電流値が変わるため、それによる利得誤差や歪が発生する。したがって、ソースフォロワを高精度なものとするには定電流性に優れた定電流源を用いる必要がある。そのような定電流源としてカスコード定電流源がある。上記の改善されたソースフォロワにおける定電流源としてカスコード定電流源を用いることで、高精度のソースフォロワを構成することができる。しかし、カスコード定電流源は複数のトランジスタがカスコード接続されて構成されるため、上記の改善されたソースフォロワにカスコード定電流源を用いると、トランジスタの直列接続段数が増え、駆動用トランジスタのゲート電圧の入力レンジが制限されるといった別の問題が生じてしまう。【０００５】
また、一般的なソースフォロワで抵抗性の外部負荷を駆動すると、外部負荷に流れる電流によって駆動用トランジスタに流れる電流が変化し、駆動用トランジスタを定電流でバイアスすることができなくなり、やはり利得誤差や歪が発生する。この問題は上記の改良されたソースフォロワでも同様に発生する。【０００６】
上記問題に鑑み、本発明は、高負荷を高精度に駆動可能なワイドレンジ入力のバッファ回路を実現することを課題とする。また、抵抗性負荷を高精度に駆動可能なバッファ回路を実現することを課題とする。さらに、これらバッファ回路を備えたイメージセンサチップ並びに撮像装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は以下のような手段を講じた。すなわち、本発明の一態様として、バッファ回路は、第１及び第２のカスコード定電流源と、定電流源と、一端が第１のカスコード定電流源の出力に接続され、他端が定電流源の出力に接続された抵抗性負荷と、ソースが第２のカスコード定電流源の出力に接続された第１のトランジスタと、ソースが所定の電源ノードに接続され、ドレインが第１のトランジスタのドレインに接続され、ゲートが第１のカスコード定電流源と抵抗性負荷との接続点に接続された第２のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインが定電流源と抵抗性負荷との接続点に接続され、ゲートが第１のトランジスタのソースに接続された第３のトランジスタとを備えている。第１のトランジスタのゲート電圧及びソース電圧が、それぞれ、当該バッファ回路の入力信号及び出力信号となる。【０００８】
また、本発明の一態様として、バッファ回路は、第１及び第２のカスコード定電流源と、出力が第１のカスコード定電流源の出力に接続された第１のカスコードカレントミラー回路と、出力が第１のカスコードカレントミラー回路の入力に接続された第２のカスコードカレントミラー回路と、ソースが第２のカスコード定電流源の出力に接続された第１のトランジスタと、ソースが所定の電源ノードに接続され、ドレインが第１のトランジスタのドレインに接続され、ゲートが第１のカスコード定電流源と第１のカスコードカレントミラー回路との接続点に接続された第２のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインが第２のカスコードカレントミラー回路の入力に接続され、ゲートが第１のトランジスタのソースに接続された第３のトランジスタとを備えている。第１のトランジスタのゲート電圧及びソース電圧が、それぞれ、当該バッファ回路の入力信号及び出力信号となる。【０００９】
これらバッファ回路では、第１及び第３のトランジスタがそれぞれソースフォロワとして動作し、第１のトランジスタのドレイン−ソース間電圧が第３のトランジスタのゲート−ソース間電圧に一致してほぼ一定に保たれる。さらに、第１のトランジスタのドレインに第２のトランジスタが１段接続された構成でありながらも、第２のトランジスタのゲート電圧の負帰還制御によって、第２のトランジスタにはカスコード定電流源と同等の高精度な定電流が流れる。したがって、これらバッファ回路は、十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。【００１０】
好ましくは、上記バッファ回路は、さらに、第２のトランジスタに並列に接続された定電流源、及び一端が第２のトランジスタのドレインに接続され、他端が第２のトランジスタのゲートに接続された容量素子の少なくとも一つを備えているものとする。これによると、第２のトランジスタの負帰還制御に起因する発振を抑制することができる。【００１１】
また、本発明の一態様として、バッファ回路は、第１及び第２のカスコード定電流源と、ソースが第２のカスコード定電流源の出力に接続された第１のトランジスタと、ソースが第１の電源ノードに接続され、ドレインが第１のトランジスタのドレインに接続され、ゲートがバイアスされた第２のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインが第１のカスコード定電流源の出力に接続され、ゲートが第１のトランジスタのソースに接続された第３のトランジスタと、ソースが第２の電源ノードに接続され、ドレインが第２のトランジスタのドレインに接続され、ゲートが第３のトランジスタのドレインに接続された第４のトランジスタとを備えている。第１のトランジスタのゲート電圧及びソース電圧が、それぞれ、当該バッファ回路の入力信号及び出力信号となる。これによると、上記バッファ回路よりも構成が容易でありながらも、上記バッファ回路と同様に十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。【００１２】
また、本発明の一態様として、バッファ回路は、第１及び第２のカスコード定電流源と、ドレインが第１のカスコード定電流源の出力に接続され、ソースが第２のカスコード定電流源の出力に接続された第１のトランジスタと、ソースが第１のトランジスタのゲートに接続され、ドレインが第２のカスコード定電流源の出力に接続された第２のトランジスタと、ソースが所定の電源ノードに接続され、ドレインが第２のトランジスタのソースに接続され、ゲートが第１のトランジスタのドレインに接続された第３のトランジスタとを備えている。第２のトランジスタのゲート電圧及びソース電圧が、それぞれ、当該バッファ回路の入力信号及び出力信号となる。好ましくは、当該バッファ回路は、第２のトランジスタのソースに定電流を供給する第３のカスコード定電流源を備えているものとする。【００１３】
このバッファ回路では、第１及び第２のトランジスタがそれぞれソースフォロワとして動作し、第２のトランジスタのドレイン−ソース間電圧が第１のトランジスタのゲート−ソース間電圧に一致してほぼ一定に保たれる。さらに、抵抗性の外部負荷が接続された場合、当該外部負荷に流れる電流を補償するように、第３のトランジスタ２４のゲート電圧が負帰還制御される。したがって、このバッファ回路は、抵抗性負荷を高精度に駆動することができる。【００１４】
また、本発明の一態様として、イメージセンサチップは、イメージセンサと、カラムＡＤＣとを備えており、当該カラムＡＤＣは、上記のいずれかのバッファ回路と、バッファ回路にランプ信号を供給するランプ発生回路と、イメージセンサの画素列ごとに出力される信号とバッファ回路の出力とを比較する複数の比較器とを有する。また、撮像装置は、上記のイメージセンサチップを備えている。
【発明の効果】
【００１５】
本発明によると、高負荷を高精度に駆動可能なワイドレンジ入力のバッファ回路、及び抵抗性負荷を高精度に駆動可能なバッファ回路を実現することができる。また、そのようなバッファ回路を備えたイメージセンサチップ、さらには当該イメージセンサチップを備えた撮像装置について、撮像データの品質向上を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施形態に係るバッファ回路の構成図である。
【図２】図２は、第２の実施形態に係るバッファ回路の構成図である。
【図３】図３は、第３の実施形態に係るバッファ回路の構成図である。
【図４】図４は、第４の実施形態に係るバッファ回路の構成図である。
【図５】図５は、撮像装置の概観図である。
【図６】図６は、イメージセンサチップの構成図である。
【符号の説明】
【００１７】
１１  カスコード定電流源（第１のカスコード定電流源、第２のカスコード定電流源）
１２  カスコード定電流源（第２のカスコード定電流源、第３のカスコード定電流源）
１３  定電流源
１４  定電流源
１５  カスコード定電流源（第１のカスコード定電流源）
１６  カスコードカレントミラー回路（第１のカスコードカレントミラー回路）
１７  カスコードカレントミラー回路（第２のカスコードカレントミラー回路）
２０  抵抗性負荷
２１  ＰＭＯＳトランジスタ（第１のトランジスタ、第２のトランジスタ）
２２  ＮＭＯＳトランジスタ（第２のトランジスタ）
２３  ＮＭＯＳトランジスタ（第３のトランジスタ、第１のトランジスタ）
２４  ＰＭＯＳトランジスタ（第４のトランジスタ、第３のトランジスタ）
３０  容量素子
１００  撮像装置
１０１  イメージセンサチップ
１０２  イメージセンサ
１０３  カラムＡＤＣ
１０３２  比較器
１０３４  ランプ発生回路
１０３５  バッファ回路
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。【００１９】
（第１の実施形態）
図１は、第１の実施形態に係るバッファ回路の構成を示す。当該バッファ回路はＣＭＯＳプロセスによって製造可能である。カスコード定電流源１１は、ゲートにバイアス電圧Ｖｂｎ１及びＶｂｎ２がそれぞれ印加された二つのＮＭＯＳトランジスタがカスコード接続されて構成されており、定電流Ｉ１１を供給する。カスコード定電流源１２は、ゲートにバイアス電圧Ｖｂｐ１及びＶｂｐ２がそれぞれ印加された二つのＰＭＯＳトランジスタがカスコード接続されて構成されており、定電流Ｉ１２を供給する。定電流源１３は、ゲートにバイアス電圧Ｖｂｐ１が印加されたＰＭＯＳトランジスタで構成されており、定電流Ｉ１３を供給する。【００２０】
カスコード定電流源１１の出力には抵抗性負荷２０の一端が接続され、定電流源１３の出力には抵抗性負荷２０の他端が接続されている。抵抗性負荷２０は、ゲートにバイアス電圧が印加されたＰＭＯＳトランジスタや抵抗素子、可変抵抗素子等で構成可能である。【００２１】
カスコード定電流源１２の出力にはＰＭＯＳトランジスタ２１のソースが接続されている。ＰＭＯＳトランジスタ２１のゲートには当該バッファ回路の入力信号Ｖｉｎが印加され、ソースから当該バッファ回路の出力信号Ｖｏｕｔが出力される。すなわち、ＰＭＯＳトランジスタ２１は定電流Ｉ１２でバイアスされたソースフォロワとして動作する。【００２２】
ＰＭＯＳトランジスタ２１のドレインにはＮＭＯＳトランジスタ２２のドレインが接続されている。ＮＭＯＳトランジスタ２２のソース及びゲートはグランドノード、及びカスコード定電流源１１と抵抗性負荷２０との接続点にそれぞれ接続されている。【００２３】
ＰＭＯＳトランジスタ２１のソース及びドレインにはＮＭＯＳトランジスタ２３のゲート及びソースがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインは定電流源１３と抵抗性負荷２０との接続点に接続されている。すなわち、ＮＭＯＳトランジスタ２３は定電流Ｉ１３−Ｉ１１でバイアスされ、当該バッファ回路の出力信号Ｖｏｕｔを入力とするソースフォロワとして動作する。【００２４】
ＮＭＯＳトランジスタ２２に並列に定電流源１４が接続されている。定電流源１４は、ゲートにバイアス電圧Ｖｂｎ３が印加されたＮＭＯＳトランジスタで構成されており、定電流Ｉ１４を供給する。また、ＮＭＯＳトランジスタ２２のゲート−ドレイン間には位相補正用の容量素子３０が接続されている。【００２５】
本実施形態に係るバッファ回路では、ＮＭＯＳトランジスタ２２に定電流Ｉ１３−Ｉ１１＋Ｉ１２−Ｉ１４が流れるように、ＮＭＯＳトランジスタ２２のゲート電圧が負帰還制御される。ここで、ＰＭＯＳトランジスタ２１のドレインにはＰＭＯＳトランジスタ２１のソース電圧（出力信号Ｖｏｕｔ）よりもＮＭＯＳトランジスタ２３のゲート−ソース間電圧分だけ低い電圧が印加される。したがって、ＰＭＯＳトランジスタ２１のドレイン−ソース間電圧は、入力信号Ｖｉｎの値にかかわらず、ＮＭＯＳトランジスタ２３のゲート−ソース間電圧に一致し、ほぼ一定に保たれる。また、本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１は、カスコード定電流源１２から供給される高精度な定電流Ｉ１２でバイアスされている。さらに、そのドレイン-ソース間電圧を決定するＮＭＯＳトランジスタ２３については、その電流値が増加するとカスコード定電流源１３の出力ノードが下降し、それに伴ってＮＭＯＳトランジスタ２２のゲート電圧が下降してＮＭＯＳトランジスタ２３に流れる電流を減少させるよう作用するため、そのドレイン電流は常に一定に保持される。その結果、本実施形態に係るバッファ回路では利得誤差や歪を大幅に低減することが可能となる。しかも本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１のドレインとグランドとの間にはトランジスタが１段しかないため、入力信号Ｖｉｎをグランド電圧にまで下げることができる。したがって、本実施形態に係るバッファ回路は、十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。【００２６】
（第２の実施形態）
図２は、第２の実施形態に係るバッファ回路の構成を示す。当該バッファ回路もまたＣＭＯＳプロセスによって製造可能である。カスコード定電流源１２及び１５は、いずれも、ゲートにバイアス電圧Ｖｂｐ１及びＶｂｐ２がそれぞれ印加された二つのＰＭＯＳトランジスタがカスコード接続されて構成されている。前者は定電流Ｉ１２を供給し、後者は定電流Ｉ１５を供給する。【００２７】
カスコードカレントミラー回路１６は、入力側及び出力側のいずれも二つのＮＭＯＳトランジスタがカスコード接続されて構成されており、入力側及び出力側のカスコード段のＮＭＯＳトランジスタのゲートにはバイアス電圧Ｖｂｎ２が印加されている。カスコードカレントミラー回路１７は、入力側及び出力側のいずれも二つのＰＭＯＳトランジスタがカスコード接続されて構成されており、入力側及び出力側のカスコード段のＰＭＯＳトランジスタのゲートにはバイアス電圧Ｖｂｐ２が印加されている。カスコードカレントミラー回路１７の出力にはカスコードカレントミラー回路１６の入力が接続されている。カスコードカレントミラー回路１６の出力にはカスコード定電流源１５の出力が接続されている。【００２８】
カスコード定電流源１２の出力にはＰＭＯＳトランジスタ２１のソースが接続されている。ＰＭＯＳトランジスタ２１のゲートには当該バッファ回路の入力信号Ｖｉｎが印加され、ソースから当該バッファ回路の出力信号Ｖｏｕｔが出力される。すなわち、ＰＭＯＳトランジスタ２１は定電流Ｉ１２でバイアスされたソースフォロワとして動作する。【００２９】
ＰＭＯＳトランジスタ２１のドレインにはＮＭＯＳトランジスタ２２のドレインが接続されている。ＮＭＯＳトランジスタ２２のソース及びゲートはグランドノード、及びカスコード定電流源１５とカスコードカレントミラー回路１６との接続点にそれぞれ接続されている。【００３０】
ＰＭＯＳトランジスタ２１のソース及びドレインにはＮＭＯＳトランジスタ２３のゲート及びソースがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインはカスコードカレントミラー回路１７の入力に接続されている。これにより、ＮＭＯＳトランジスタ２３のドレイン電流は定電流Ｉ１５と比較され、それに一致するように負帰還がかかる。その結果、ＮＭＯＳトランジスタ２３は、当該バッファ回路の出力信号Ｖｏｕｔを入力とする定電流Ｉ１５でバイアスされたソースフォロワとして動作する。【００３１】
ＮＭＯＳトランジスタ２２に並列に定電流源１４が接続されている。定電流源１４は、ゲートにバイアス電圧Ｖｂｎ３が印加されたＮＭＯＳトランジスタで構成されており、定電流Ｉ１４を供給する。また、ＮＭＯＳトランジスタ２２のゲート−ドレイン間には位相補償用の容量素子３０が接続されている。【００３２】
本実施形態に係るバッファ回路では、ＮＭＯＳトランジスタ２２に定電流Ｉ１５＋Ｉ１２−Ｉ１４が流れるように、ＮＭＯＳトランジスタ２２のゲート電圧が負帰還制御される。これにより、第１の実施形態と同様に、ＰＭＯＳトランジスタ２１のドレイン−ソース間電圧は、入力信号Ｖｉｎの値にかかわらず、ＮＭＯＳトランジスタ２３のゲート−ソース間電圧に一致し、ほぼ一定に保たれる。また、本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１が、カスコード定電流源１２から供給される高精度な定電流Ｉ１２でバイアスされ、かつ、そのドレイン-ソース間電圧を決定するＮＭＯＳトランジスタ２３にも、カスコード定電流源１５から供給される定電流Ｉ１５に一致する高精度な電流が流れるため、利得誤差や歪を大幅に低減することができる。しかも本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１のドレインとグランドとの間にはトランジスタが１段しかないため、入力信号Ｖｉｎをグランド電圧にまで下げることができる。したがって、本実施形態に係るバッファ回路は、十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。【００３３】
本実施形態に係るバッファ回路は、カスコードカレントミラー回路１６及び１７を必要とするため、第１の実施形態に係るバッファ回路よりも回路規模は大きくなる。換言すると、第１の実施形態に係るバッファ回路はカレントミラーを使用しないため、第２の実施形態に係るバッファ回路よりも少ない素子数で構成することができ、安定性にも優れている。【００３４】
なお、第１及び第２の実施形態において、定電流源１４及び容量素子３０の少なくとも一方を省略してもよい。特に、容量素子３０は上記負帰還の発振防止の目的で設けているものであるが、容量素子３０がなくても定電流源１４を設けることによって当該発振現象を十分に抑制することができる。また、定電流源１４及び容量素子３０のいずれも省略した場合であっても、各トランジスタの特性を適正値に調整することで当該発振現象の抑制が可能である。【００３５】
（第３の実施形態）
図３は、第３の実施形態に係るバッファ回路の構成を示す。当該バッファ回路もまたＣＭＯＳプロセスによって製造可能である。カスコード定電流源１２及び１５は、いずれも、ゲートにバイアス電圧Ｖｂｐ１及びＶｂｐ２がそれぞれ印加された二つのＰＭＯＳトランジスタがカスコード接続されて構成されている。前者は定電流Ｉ１２を供給し、後者は定電流Ｉ１５を供給する。【００３６】
カスコード定電流源１２の出力にはＰＭＯＳトランジスタ２１のソースが接続されている。ＰＭＯＳトランジスタ２１のゲートには当該バッファ回路の入力信号Ｖｉｎが印加され、ソースから当該バッファ回路の出力信号Ｖｏｕｔが出力される。すなわち、ＰＭＯＳトランジスタ２１は定電流Ｉ１２でバイアスされたソースフォロワとして動作する。【００３７】
ＰＭＯＳトランジスタ２１のドレインにはＮＭＯＳトランジスタ２２のドレインが接続されている。ＮＭＯＳトランジスタ２２のソースはグランドノードに接続され、ＮＭＯＳトランジスタ２２のゲートにはバイアス電圧Ｖｂｎ１が印加されている。すなわち、ＮＭＯＳトランジスタ２２は定電流Ｉ２２を供給する定電流源として動作する。【００３８】
ＰＭＯＳトランジスタ２１のソース及びドレインにはＮＭＯＳトランジスタ２３のゲート及びソースがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインはカスコード定電流源１５の出力に接続されている。すなわち、ＮＭＯＳトランジスタ２３は定電流Ｉ１５でバイアスされ、当該バッファ回路の出力信号Ｖｏｕｔを入力とするソースフォロワとして動作する。【００３９】
さらに、ＮＭＯＳトランジスタ２２のドレインにはＰＭＯＳトランジスタ２４のドレインが接続されている。ＰＭＯＳトランジスタ２４のソース及びゲートは電源電圧ノード及びＮＭＯＳトランジスタ２３のドレインに接続されている。【００４０】
本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２４に定電流Ｉ２２−Ｉ１５−Ｉ１２が流れるように、ＰＭＯＳトランジスタ２４のゲート電圧が負帰還制御される。これにより、第１の実施形態と同様に、ＰＭＯＳトランジスタ２１のドレイン−ソース間電圧は、入力信号Ｖｉｎの値にかかわらず、ＮＭＯＳトランジスタ２３のゲート−ソース間電圧に一致し、ほぼ一定に保たれる。また、本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１が、カスコード定電流源１２から供給される高精度な定電流Ｉ１２でバイアスされ、かつ、そのドレイン-ソース間電圧を決定するＮＭＯＳトランジスタ２３にも、カスコード定電流源１５から供給される高精度な定電流Ｉ１５が流れるため、利得誤差や歪を大幅に低減することができる。しかも本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１のドレインとグランドとの間にはトランジスタが１段しかないため、入力信号Ｖｉｎをグランド電圧にまで下げることができる。したがって、本実施形態に係るバッファ回路は、十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。【００４１】
また、本実施形態に係るバッファ回路では、第１及び第２の実施形態に係るバッファ回路に設けたような位相補償用の容量素子３０は不要である。したがって、第１及び第２の実施形態に係るバッファ回路よりも回路面積を格段に小さくすることができる。【００４２】
（第４の実施形態）
図４は、第４の実施形態に係るバッファ回路の構成を示す。当該バッファ回路もまたＣＭＯＳプロセスによって製造可能である。カスコード定電流源１１は、ゲートにバイアス電圧Ｖｂｎ１及びＶｂｎ２がそれぞれ印加された二つのＮＭＯＳトランジスタがカスコード接続されて構成されており、定電流Ｉ１１を供給する。カスコード定電流源１２及び１５は、いずれも、ゲートにバイアス電圧Ｖｂｐ１及びＶｂｐ２がそれぞれ印加された二つのＰＭＯＳトランジスタがカスコード接続されて構成されている。前者は定電流Ｉ１２を供給し、後者は定電流Ｉ１５を供給する。【００４３】
カスコード定電流源１１及び１２の出力にはＰＭＯＳトランジスタ２１のドレイン及びソースがそれぞれ接続されている。ＰＭＯＳトランジスタ２１のゲートには当該バッファ回路の入力信号Ｖｉｎが印加され、ソースから当該バッファ回路の出力信号Ｖｏｕｔが出力される。【００４４】
ＰＭＯＳトランジスタ２１のソース及びドレインにはＮＭＯＳトランジスタ２３のゲート及びソースがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインはカスコード定電流源１５の出力に接続されている。すなわち、ＮＭＯＳトランジスタ２３は定電流Ｉ１５でバイアスされ、当該バッファ回路の出力信号Ｖｏｕｔを入力とするソースフォロワとして動作する。また、ＰＭＯＳトランジスタ２１は、定電流Ｉ１１−Ｉ１５でバイアスされる。【００４５】
さらに、ＰＭＯＳトランジスタ２１のソースにはＰＭＯＳトランジスタ２４のドレインが接続されている。ＰＭＯＳトランジスタ２４のソース及びゲートは電源電圧ノード及びＮＭＯＳトランジスタ２３のドレインに接続されている。【００４６】
本実施形態に係るバッファ回路では、図示しない抵抗性の外部負荷が接続された場合でも、当該外部負荷に流れる電流を補償するように、ＰＭＯＳトランジスタ２４のゲート電圧が負帰還制御される。すなわち、入力信号Ｖｉｎが上昇して外部負荷に流れる電流が増大すると、ＰＭＯＳトランジスタ２１に流れる電流は減少し、ＮＭＯＳトランジスタ２３に流れる電流は増大する。この結果、ＰＭＯＳトランジスタ２４のゲート電圧が下がり、ＰＭＯＳトランジスタ２４に流れる電流Ｉ２４が増大して、常にＩ２４＝Ｉ１１−Ｉ１５−Ｉ１２＋ＩＬ（ただし、ＩＬは外部負荷に流れる電流）となるように動作する。これにより、第１の実施形態と同様に、ＰＭＯＳトランジスタ２１のドレイン−ソース間電圧は、入力信号Ｖｉｎの値にかかわらず、ＮＭＯＳトランジスタ２３のゲート−ソース間電圧に一致し、ほぼ一定に保たれる。また、本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１が、カスコード定電流源１１及び１５から供給される高精度な定電流の差分であるＩ１１−Ｉ１５でバイアスされ、かつ、そのドレイン-ソース間電圧を決定するＮＭＯＳトランジスタ２３にも、カスコード定電流源１５から供給される高精度な定電流Ｉ１５が流れるため、利得誤差や歪を大幅に低減することができる。したがって、本実施形態に係るバッファ回路は、抵抗性の外部負荷を高精度に駆動することができる。【００４７】
なお、カスコード定電流源１２を省略してもよい。この場合でも、本実施形態に係るバッファ回路が奏する上記効果は何ら損なわれない。また、上記の各実施形態に係るバッファ回路を構成するトランジスタの極性をすべて逆にして（すなわち、ＮＭＯＳトランジスタのソースフォロワにする）構成されたバッファ回路もまた上記と同様の効果を奏する。【００４８】
（撮像装置及びイメージセンサチップの実施形態）
図５は、撮像装置の概観を示す。具体的には、撮像装置１００は、デジタルスチルカメラ、デジタルビデオカメラなどである。撮像装置１００はイメージセンサチップ１０１を内蔵している。図６は、イメージセンサチップ１０１の構成を示す。イメージセンサチップ１０１は、イメージセンサ１０２及びカラムＡＤＣ１０３を備えている。カラムＡＤＣ１０３は、カウンタ１０３１、イメージセンサ１０２の各画素列に対応して設けられた比較器１０３２、デジタルメモリ１０３３、ランプ発生回路１０３４及びバッファ回路１０３５を備えている。【００４９】
ランプ発生回路１０３４は、クロック信号ＣＬＫに同期してランプ信号を発生させる。カウンタ１０３１は、クロック信号ＣＬＫのパルスをカウントし、複数のデジタルメモリ１０３３に共通のカウント値を供給する。バッファ回路１０３５は、ランプ発生回路１０３４からランプ信号を受け、複数の比較器１０３２に共通のランプ信号を供給する。比較器１０３２は、イメージセンサ１０２の画素列ごとに出力される信号とバッファ回路１０３５の出力とを比較する。各デジタルメモリ１０３３は、各比較器１０３２の出力が変化したときのカウンタ１０３１のカウント値を記憶する。そして、複数のデジタルメモリ１０３３に記憶された値を順次シフトして出力することで、イメージセンサ１０２から出力された電気信号が撮像データとなって取り出される。【００５０】
通常、イメージセンサ１０２は数千個の画素列を有するため、比較器１０３２は数千個必要となる。したがって、個々の比較器１０３２の入力端に寄生する容量はわずかであっても、数千個の比較器１０３２が集まると極めて大きな負荷となる。また、ランプ信号の傾きはカラムＡＤＣ１０３の利得と等価であるため、正確なＡ／Ｄ変換及び可変利得を実現するには、バッファ回路１０３５は高負荷を高精度に駆動できるものでなければならない。そこで、バッファ回路１０３５として第１から第４の実施形態に係るバッファ回路を用いるとよい。これにより、イメージセンサ１０２から出力された電気信号を高精度にＡ／Ｄ変換することができ、撮像データの品質向上を図ることができる。
【産業上の利用可能性】
【００５１】
本発明に係るバッファ回路は、入力レンジが大きく、また、高負荷を高精度に駆動することができるため、イメージセンサから出力される数千もの電気信号をＡ／Ｄ変換するカラムＡＤＣにランプ信号を供給するためのバッファ回路などとして有用である。
【図１】
2009096192.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成22年3月25日(2010.3.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路に関し、特に、ソースフォロワ型のバッファ回路に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳプロセスでは、大きな負荷を高速に駆動するためのバッファ回路としてソースフォロワがよく用いられる。一般的なソースフォロワは、定電流源とそれに直列接続された駆動用トランジスタから構成され、駆動用トランジスタのゲート電圧及びソース電圧をそれぞれ入力信号及び出力信号とする。飽和領域では、理想的には駆動用トランジスタのドレイン電流はドレイン−ソース電圧にかかわらず一定であるが、実際にはチャネル長変調効果のためにドレイン−ソース電圧の上昇とともにドレイン電流は増大する。これは、駆動用トランジスタを定電流でバイアスしても、ドレイン−ソース間電圧の変化に応じてゲート−ソース間電圧が変化することを意味する。したがって、入力信号に応じて駆動用トランジスタのドレイン−ソース間電圧が変化するソースフォロワでは、入力信号に応じて駆動用トランジスタのゲート−ソース間電圧が変化して利得誤差や歪が発生する。特に、ソースフォロワの駆動能力を上げるために駆動用トランジスタのチャネル長を短くすると利得誤差や歪はより大きくなる。このため、ソースフォロワでは大きな負荷を低利得誤差、低歪で駆動しづらいといった問題がある。
【０００３】
上記の欠点を克服するために、一般的なソースフォロワに、ソース及びゲートが駆動用トランジスタのドレイン及びソースにそれぞれ接続され、ドレインが所定の電圧ノードに接続されたトランジスタ、及び駆動用トランジスタのドレインに接続された定電流源を追加的に設けることが知られている（例えば、特許文献１参照）。この改善されたソースフォロワでは、入力信号が変化しても駆動用トランジスタのゲート−ソース間電圧はほぼ一定に保たれるため、利得誤差や歪を改善することができる。
【特許文献１】特開昭６０−１３６４０５号公報（第６−７頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、入力信号に応じて定電流源のドレイン−ソース間電圧が変化してその電流値が変わるため、それによる利得誤差や歪が発生する。したがって、ソースフォロワを高精度なものとするには定電流性に優れた定電流源を用いる必要がある。そのような定電流源としてカスコード定電流源がある。上記の改善されたソースフォロワにおける定電流源としてカスコード定電流源を用いることで、高精度のソースフォロワを構成することができる。しかし、カスコード定電流源は複数のトランジスタがカスコード接続されて構成されるため、上記の改善されたソースフォロワにカスコード定電流源を用いると、トランジスタの直列接続段数が増え、駆動用トランジスタのゲート電圧の入力レンジが制限されるといった別の問題が生じてしまう。
【０００５】
また、一般的なソースフォロワで抵抗性の外部負荷を駆動すると、外部負荷に流れる電流によって駆動用トランジスタに流れる電流が変化し、駆動用トランジスタを定電流でバイアスすることができなくなり、やはり利得誤差や歪が発生する。この問題は上記の改良されたソースフォロワでも同様に発生する。
【０００６】
上記問題に鑑み、本発明は、高負荷を高精度に駆動可能なワイドレンジ入力のバッファ回路を実現することを課題とする。また、抵抗性負荷を高精度に駆動可能なバッファ回路を実現することを課題とする。さらに、これらバッファ回路を備えたイメージセンサチップ並びに撮像装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は以下のような手段を講じた。すなわち、本発明の一態様として、バッファ回路は、第１及び第２のカスコード定電流源と、定電流源と、一端が第１のカスコード定電流源の出力に接続され、他端が定電流源の出力に接続された抵抗性負荷と、ソースが第２のカスコード定電流源の出力に接続された第１のトランジスタと、ソースが所定の電源ノードに接続され、ドレインが第１のトランジスタのドレインに接続され、ゲートが第１のカスコード定電流源と抵抗性負荷との接続点に接続された第２のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインが定電流源と抵抗性負荷との接続点に接続され、ゲートが第１のトランジスタのソースに接続された第３のトランジスタとを備えている。第１のトランジスタのゲート電圧及びソース電圧が、それぞれ、当該バッファ回路の入力信号及び出力信号となる。
【０００８】
また、本発明の一態様として、バッファ回路は、第１及び第２のカスコード定電流源と、出力が第１のカスコード定電流源の出力に接続された第１のカスコードカレントミラー回路と、出力が第１のカスコードカレントミラー回路の入力に接続された第２のカスコードカレントミラー回路と、ソースが第２のカスコード定電流源の出力に接続された第１のトランジスタと、ソースが所定の電源ノードに接続され、ドレインが第１のトランジスタのドレインに接続され、ゲートが第１のカスコード定電流源と第１のカスコードカレントミラー回路との接続点に接続された第２のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインが第２のカスコードカレントミラー回路の入力に接続され、ゲートが第１のトランジスタのソースに接続された第３のトランジスタとを備えている。第１のトランジスタのゲート電圧及びソース電圧が、それぞれ、当該バッファ回路の入力信号及び出力信号となる。
【０００９】
これらバッファ回路では、第１及び第３のトランジスタがそれぞれソースフォロワとして動作し、第１のトランジスタのドレイン−ソース間電圧が第３のトランジスタのゲート−ソース間電圧に一致してほぼ一定に保たれる。さらに、第１のトランジスタのドレインに第２のトランジスタが１段接続された構成でありながらも、第２のトランジスタのゲート電圧の負帰還制御によって、第２のトランジスタにはカスコード定電流源と同等の高精度な定電流が流れる。したがって、これらバッファ回路は、十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。
【００１０】
好ましくは、上記バッファ回路は、さらに、第２のトランジスタに並列に接続された定電流源、及び一端が第２のトランジスタのドレインに接続され、他端が第２のトランジスタのゲートに接続された容量素子の少なくとも一つを備えているものとする。これによると、第２のトランジスタの負帰還制御に起因する発振を抑制することができる。
【００１１】
また、本発明の一態様として、バッファ回路は、第１及び第２のカスコード定電流源と、ソースが第２のカスコード定電流源の出力に接続された第１のトランジスタと、ソースが第１の電源ノードに接続され、ドレインが第１のトランジスタのドレインに接続され、ゲートがバイアスされた第２のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインが第１のカスコード定電流源の出力に接続され、ゲートが第１のトランジスタのソースに接続された第３のトランジスタと、ソースが第２の電源ノードに接続され、ドレインが第２のトランジスタのドレインに接続され、ゲートが第３のトランジスタのドレインに接続された第４のトランジスタとを備えている。第１のトランジスタのゲート電圧及びソース電圧が、それぞれ、当該バッファ回路の入力信号及び出力信号となる。これによると、上記バッファ回路よりも構成が容易でありながらも、上記バッファ回路と同様に十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。
【００１２】
また、本発明の一態様として、バッファ回路は、第１及び第２のカスコード定電流源と、ドレインが第１のカスコード定電流源の出力に接続され、ソースが第２のカスコード定電流源の出力に接続された第１のトランジスタと、ソースが第１のトランジスタのゲートに接続され、ドレインが第２のカスコード定電流源の出力に接続された第２のトランジスタと、ソースが所定の電源ノードに接続され、ドレインが第２のトランジスタのソースに接続され、ゲートが第１のトランジスタのドレインに接続された第３のトランジスタとを備えている。第２のトランジスタのゲート電圧及びソース電圧が、それぞれ、当該バッファ回路の入力信号及び出力信号となる。好ましくは、当該バッファ回路は、第２のトランジスタのソースに定電流を供給する第３のカスコード定電流源を備えているものとする。
【００１３】
このバッファ回路では、第１及び第２のトランジスタがそれぞれソースフォロワとして動作し、第２のトランジスタのドレイン−ソース間電圧が第１のトランジスタのゲート−ソース間電圧に一致してほぼ一定に保たれる。さらに、抵抗性の外部負荷が接続された場合、当該外部負荷に流れる電流を補償するように、第３のトランジスタのゲート電圧が負帰還制御される。したがって、このバッファ回路は、抵抗性負荷を高精度に駆動することができる。
【００１４】
また、本発明の一態様として、イメージセンサチップは、イメージセンサと、カラムＡＤＣとを備えており、当該カラムＡＤＣは、上記のいずれかのバッファ回路と、バッファ回路にランプ信号を供給するランプ発生回路と、イメージセンサの画素列ごとに出力される信号とバッファ回路の出力とを比較する複数の比較器とを有する。また、撮像装置は、上記のイメージセンサチップを備えている。
【発明の効果】
【００１５】
本発明によると、高負荷を高精度に駆動可能なワイドレンジ入力のバッファ回路、及び抵抗性負荷を高精度に駆動可能なバッファ回路を実現することができる。また、そのようなバッファ回路を備えたイメージセンサチップ、さらには当該イメージセンサチップを備えた撮像装置について、撮像データの品質向上を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施形態に係るバッファ回路の構成図である。
【図２】図２は、第２の実施形態に係るバッファ回路の構成図である。
【図３】図３は、第３の実施形態に係るバッファ回路の構成図である。
【図４】図４は、第４の実施形態に係るバッファ回路の構成図である。
【図５】図５は、撮像装置の概観図である。
【図６】図６は、イメージセンサチップの構成図である。
【符号の説明】
【００１７】
１１  カスコード定電流源（第１のカスコード定電流源、第２のカスコード定電流源）
１２  カスコード定電流源（第２のカスコード定電流源、第３のカスコード定電流源）
１３  定電流源
１４  定電流源
１５  カスコード定電流源（第１のカスコード定電流源）
１６  カスコードカレントミラー回路（第１のカスコードカレントミラー回路）
１７  カスコードカレントミラー回路（第２のカスコードカレントミラー回路）
２０  抵抗性負荷
２１  ＰＭＯＳトランジスタ（第１のトランジスタ、第２のトランジスタ）
２２  ＮＭＯＳトランジスタ（第２のトランジスタ）
２３  ＮＭＯＳトランジスタ（第３のトランジスタ、第１のトランジスタ）
２４  ＰＭＯＳトランジスタ（第４のトランジスタ、第３のトランジスタ）
３０  容量素子
１００  撮像装置
１０１  イメージセンサチップ
１０２  イメージセンサ
１０３  カラムＡＤＣ
１０３２  比較器
１０３４  ランプ発生回路
１０３５  バッファ回路
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１９】
（第１の実施形態）
図１は、第１の実施形態に係るバッファ回路の構成を示す。当該バッファ回路はＣＭＯＳプロセスによって製造可能である。カスコード定電流源１１は、ゲートにバイアス電圧Ｖｂｎ１及びＶｂｎ２がそれぞれ印加された二つのＮＭＯＳトランジスタがカスコード接続されて構成されており、定電流Ｉ１１を供給する。カスコード定電流源１２は、ゲートにバイアス電圧Ｖｂｐ１及びＶｂｐ２がそれぞれ印加された二つのＰＭＯＳトランジスタがカスコード接続されて構成されており、定電流Ｉ１２を供給する。定電流源１３は、ゲートにバイアス電圧Ｖｂｐ１が印加されたＰＭＯＳトランジスタで構成されており、定電流Ｉ１３を供給する。
【００２０】
カスコード定電流源１１の出力には抵抗性負荷２０の一端が接続され、定電流源１３の出力には抵抗性負荷２０の他端が接続されている。抵抗性負荷２０は、ゲートにバイアス電圧が印加されたＰＭＯＳトランジスタや抵抗素子、可変抵抗素子等で構成可能である。
【００２１】
カスコード定電流源１２の出力にはＰＭＯＳトランジスタ２１のソースが接続されている。ＰＭＯＳトランジスタ２１のゲートには当該バッファ回路の入力信号Ｖｉｎが印加され、ソースから当該バッファ回路の出力信号Ｖｏｕｔが出力される。すなわち、ＰＭＯＳトランジスタ２１は定電流Ｉ１２でバイアスされたソースフォロワとして動作する。
【００２２】
ＰＭＯＳトランジスタ２１のドレインにはＮＭＯＳトランジスタ２２のドレインが接続されている。ＮＭＯＳトランジスタ２２のソース及びゲートはグランドノード、及びカスコード定電流源１１と抵抗性負荷２０との接続点にそれぞれ接続されている。
【００２３】
ＰＭＯＳトランジスタ２１のソース及びドレインにはＮＭＯＳトランジスタ２３のゲート及びソースがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインは定電流源１３と抵抗性負荷２０との接続点に接続されている。すなわち、ＮＭＯＳトランジスタ２３は定電流Ｉ１３−Ｉ１１でバイアスされ、当該バッファ回路の出力信号Ｖｏｕｔを入力とするソースフォロワとして動作する。
【００２４】
ＮＭＯＳトランジスタ２２に並列に定電流源１４が接続されている。定電流源１４は、ゲートにバイアス電圧Ｖｂｎ３が印加されたＮＭＯＳトランジスタで構成されており、定電流Ｉ１４を供給する。また、ＮＭＯＳトランジスタ２２のゲート−ドレイン間には位相補正用の容量素子３０が接続されている。
【００２５】
本実施形態に係るバッファ回路では、ＮＭＯＳトランジスタ２２に定電流Ｉ１３−Ｉ１１＋Ｉ１２−Ｉ１４が流れるように、ＮＭＯＳトランジスタ２２のゲート電圧が負帰還制御される。ここで、ＰＭＯＳトランジスタ２１のドレインにはＰＭＯＳトランジスタ２１のソース電圧（出力信号Ｖｏｕｔ）よりもＮＭＯＳトランジスタ２３のゲート−ソース間電圧分だけ低い電圧が印加される。したがって、ＰＭＯＳトランジスタ２１のドレイン−ソース間電圧は、入力信号Ｖｉｎの値にかかわらず、ＮＭＯＳトランジスタ２３のゲート−ソース間電圧に一致し、ほぼ一定に保たれる。また、本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１は、カスコード定電流源１２から供給される高精度な定電流Ｉ１２でバイアスされている。さらに、そのドレイン-ソース間電圧を決定するＮＭＯＳトランジスタ２３については、その電流値が増加するとカスコード定電流源１３の出力ノード電圧が下降し、それに伴ってＮＭＯＳトランジスタ２２のゲート電圧が下降してＮＭＯＳトランジスタ２３に流れる電流を減少させるよう作用するため、そのドレイン電流は常に一定に保持される。その結果、本実施形態に係るバッファ回路では利得誤差や歪を大幅に低減することが可能となる。しかも本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１のドレインとグランドとの間にはトランジスタが１段しかないため、入力信号Ｖｉｎをグランド電圧にまで下げることができる。したがって、本実施形態に係るバッファ回路は、十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。
【００２６】
（第２の実施形態）
図２は、第２の実施形態に係るバッファ回路の構成を示す。当該バッファ回路もまたＣＭＯＳプロセスによって製造可能である。カスコード定電流源１２及び１５は、いずれも、ゲートにバイアス電圧Ｖｂｐ１及びＶｂｐ２がそれぞれ印加された二つのＰＭＯＳトランジスタがカスコード接続されて構成されている。前者は定電流Ｉ１２を供給し、後者は定電流Ｉ１５を供給する。
【００２７】
カスコードカレントミラー回路１６は、入力側及び出力側のいずれも二つのＮＭＯＳトランジスタがカスコード接続されて構成されており、入力側及び出力側のカスコード段のＮＭＯＳトランジスタのゲートにはバイアス電圧Ｖｂｎ２が印加されている。カスコードカレントミラー回路１７は、入力側及び出力側のいずれも二つのＰＭＯＳトランジスタがカスコード接続されて構成されており、入力側及び出力側のカスコード段のＰＭＯＳトランジスタのゲートにはバイアス電圧Ｖｂｐ２が印加されている。カスコードカレントミラー回路１７の出力にはカスコードカレントミラー回路１６の入力が接続されている。カスコードカレントミラー回路１６の出力にはカスコード定電流源１５の出力が接続されている。
【００２８】
カスコード定電流源１２の出力にはＰＭＯＳトランジスタ２１のソースが接続されている。ＰＭＯＳトランジスタ２１のゲートには当該バッファ回路の入力信号Ｖｉｎが印加され、ソースから当該バッファ回路の出力信号Ｖｏｕｔが出力される。すなわち、ＰＭＯＳトランジスタ２１は定電流Ｉ１２でバイアスされたソースフォロワとして動作する。
【００２９】
ＰＭＯＳトランジスタ２１のドレインにはＮＭＯＳトランジスタ２２のドレインが接続されている。ＮＭＯＳトランジスタ２２のソース及びゲートはグランドノード、及びカスコード定電流源１５とカスコードカレントミラー回路１６との接続点にそれぞれ接続されている。
【００３０】
ＰＭＯＳトランジスタ２１のソース及びドレインにはＮＭＯＳトランジスタ２３のゲート及びソースがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインはカスコードカレントミラー回路１７の入力に接続されている。これにより、ＮＭＯＳトランジスタ２３のドレイン電流は定電流Ｉ１５と比較され、それに一致するように負帰還がかかる。その結果、ＮＭＯＳトランジスタ２３は、当該バッファ回路の出力信号Ｖｏｕｔを入力とする定電流Ｉ１５でバイアスされたソースフォロワとして動作する。
【００３１】
ＮＭＯＳトランジスタ２２に並列に定電流源１４が接続されている。定電流源１４は、ゲートにバイアス電圧Ｖｂｎ３が印加されたＮＭＯＳトランジスタで構成されており、定電流Ｉ１４を供給する。また、ＮＭＯＳトランジスタ２２のゲート−ドレイン間には位相補償用の容量素子３０が接続されている。
【００３２】
本実施形態に係るバッファ回路では、ＮＭＯＳトランジスタ２２に定電流Ｉ１５＋Ｉ１２−Ｉ１４が流れるように、ＮＭＯＳトランジスタ２２のゲート電圧が負帰還制御される。これにより、第１の実施形態と同様に、ＰＭＯＳトランジスタ２１のドレイン−ソース間電圧は、入力信号Ｖｉｎの値にかかわらず、ＮＭＯＳトランジスタ２３のゲート−ソース間電圧に一致し、ほぼ一定に保たれる。また、本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１が、カスコード定電流源１２から供給される高精度な定電流Ｉ１２でバイアスされ、かつ、そのドレイン-ソース間電圧を決定するＮＭＯＳトランジスタ２３にも、カスコード定電流源１５から供給される定電流Ｉ１５に一致する高精度な電流が流れるため、利得誤差や歪を大幅に低減することができる。しかも本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１のドレインとグランドとの間にはトランジスタが１段しかないため、入力信号Ｖｉｎをグランド電圧にまで下げることができる。したがって、本実施形態に係るバッファ回路は、十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。
【００３３】
本実施形態に係るバッファ回路は、カスコードカレントミラー回路１６及び１７を必要とするため、第１の実施形態に係るバッファ回路よりも回路規模は大きくなる。換言すると、第１の実施形態に係るバッファ回路はカレントミラーを使用しないため、第２の実施形態に係るバッファ回路よりも少ない素子数で構成することができ、安定性にも優れている。
【００３４】
なお、第１及び第２の実施形態において、定電流源１４及び容量素子３０の少なくとも一方を省略してもよい。特に、容量素子３０は上記負帰還の発振防止の目的で設けているものであるが、容量素子３０がなくても定電流源１４を設けることによって当該発振現象を十分に抑制することができる。また、定電流源１４及び容量素子３０のいずれも省略した場合であっても、各トランジスタの特性を適正値に調整することで当該発振現象の抑制が可能である。
【００３５】
（第３の実施形態）
図３は、第３の実施形態に係るバッファ回路の構成を示す。当該バッファ回路もまたＣＭＯＳプロセスによって製造可能である。カスコード定電流源１２及び１５は、いずれも、ゲートにバイアス電圧Ｖｂｐ１及びＶｂｐ２がそれぞれ印加された二つのＰＭＯＳトランジスタがカスコード接続されて構成されている。前者は定電流Ｉ１２を供給し、後者は定電流Ｉ１５を供給する。
【００３６】
カスコード定電流源１２の出力にはＰＭＯＳトランジスタ２１のソースが接続されている。ＰＭＯＳトランジスタ２１のゲートには当該バッファ回路の入力信号Ｖｉｎが印加され、ソースから当該バッファ回路の出力信号Ｖｏｕｔが出力される。すなわち、ＰＭＯＳトランジスタ２１は定電流Ｉ１２でバイアスされたソースフォロワとして動作する。
【００３７】
ＰＭＯＳトランジスタ２１のドレインにはＮＭＯＳトランジスタ２２のドレインが接続されている。ＮＭＯＳトランジスタ２２のソースはグランドノードに接続され、ＮＭＯＳトランジスタ２２のゲートにはバイアス電圧Ｖｂｎ１が印加されている。すなわち、ＮＭＯＳトランジスタ２２は定電流Ｉ２２を供給する定電流源として動作する。
【００３８】
ＰＭＯＳトランジスタ２１のソース及びドレインにはＮＭＯＳトランジスタ２３のゲート及びソースがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインはカスコード定電流源１５の出力に接続されている。すなわち、ＮＭＯＳトランジスタ２３は定電流Ｉ１５でバイアスされ、当該バッファ回路の出力信号Ｖｏｕｔを入力とするソースフォロワとして動作する。
【００３９】
さらに、ＮＭＯＳトランジスタ２２のドレインにはＰＭＯＳトランジスタ２４のドレインが接続されている。ＰＭＯＳトランジスタ２４のソース及びゲートは電源電圧ノード及びＮＭＯＳトランジスタ２３のドレインに接続されている。
【００４０】
本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２４に定電流Ｉ２２−Ｉ１５−Ｉ１２が流れるように、ＰＭＯＳトランジスタ２４のゲート電圧が負帰還制御される。これにより、第１の実施形態と同様に、ＰＭＯＳトランジスタ２１のドレイン−ソース間電圧は、入力信号Ｖｉｎの値にかかわらず、ＮＭＯＳトランジスタ２３のゲート−ソース間電圧に一致し、ほぼ一定に保たれる。また、本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１が、カスコード定電流源１２から供給される高精度な定電流Ｉ１２でバイアスされ、かつ、そのドレイン-ソース間電圧を決定するＮＭＯＳトランジスタ２３にも、カスコード定電流源１５から供給される高精度な定電流Ｉ１５が流れるため、利得誤差や歪を大幅に低減することができる。しかも本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１のドレインとグランドとの間にはトランジスタが１段しかないため、入力信号Ｖｉｎをグランド電圧にまで下げることができる。したがって、本実施形態に係るバッファ回路は、十分な大きさの入力レンジを確保しつつ高負荷を高精度に駆動することができる。
【００４１】
また、本実施形態に係るバッファ回路では、第１及び第２の実施形態に係るバッファ回路に設けたような位相補償用の容量素子３０は不要である。したがって、第１及び第２の実施形態に係るバッファ回路よりも回路面積を格段に小さくすることができる。
【００４２】
（第４の実施形態）
図４は、第４の実施形態に係るバッファ回路の構成を示す。当該バッファ回路もまたＣＭＯＳプロセスによって製造可能である。カスコード定電流源１１は、ゲートにバイアス電圧Ｖｂｎ１及びＶｂｎ２がそれぞれ印加された二つのＮＭＯＳトランジスタがカスコード接続されて構成されており、定電流Ｉ１１を供給する。カスコード定電流源１２及び１５は、いずれも、ゲートにバイアス電圧Ｖｂｐ１及びＶｂｐ２がそれぞれ印加された二つのＰＭＯＳトランジスタがカスコード接続されて構成されている。前者は定電流Ｉ１２を供給し、後者は定電流Ｉ１５を供給する。
【００４３】
カスコード定電流源１１及び１２の出力にはＰＭＯＳトランジスタ２１のドレイン及びソースがそれぞれ接続されている。ＰＭＯＳトランジスタ２１のゲートには当該バッファ回路の入力信号Ｖｉｎが印加され、ソースから当該バッファ回路の出力信号Ｖｏｕｔが出力される。
【００４４】
ＰＭＯＳトランジスタ２１のソース及びドレインにはＮＭＯＳトランジスタ２３のゲート及びソースがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインはカスコード定電流源１５の出力に接続されている。すなわち、ＮＭＯＳトランジスタ２３は定電流Ｉ１５でバイアスされ、当該バッファ回路の出力信号Ｖｏｕｔを入力とするソースフォロワとして動作する。また、ＰＭＯＳトランジスタ２１は、定電流Ｉ１１−Ｉ１５でバイアスされる。
【００４５】
さらに、ＰＭＯＳトランジスタ２１のソースにはＰＭＯＳトランジスタ２４のドレインが接続されている。ＰＭＯＳトランジスタ２４のソース及びゲートは電源電圧ノード及びＮＭＯＳトランジスタ２３のドレインに接続されている。
【００４６】
本実施形態に係るバッファ回路では、図示しない抵抗性の外部負荷が接続された場合でも、当該外部負荷に流れる電流を補償するように、ＰＭＯＳトランジスタ２４のゲート電圧が負帰還制御される。すなわち、入力信号Ｖｉｎが上昇して外部負荷に流れる電流が増大すると、ＰＭＯＳトランジスタ２１に流れる電流は減少し、ＮＭＯＳトランジスタ２３に流れる電流は増大する。この結果、ＰＭＯＳトランジスタ２４のゲート電圧が下がり、ＰＭＯＳトランジスタ２４に流れる電流Ｉ２４が増大して、常にＩ２４＝Ｉ１１−Ｉ１５−Ｉ１２＋ＩＬ（ただし、ＩＬは外部負荷に流れる電流）となるように動作する。これにより、第１の実施形態と同様に、ＰＭＯＳトランジスタ２１のドレイン−ソース間電圧は、入力信号Ｖｉｎの値にかかわらず、ＮＭＯＳトランジスタ２３のゲート−ソース間電圧に一致し、ほぼ一定に保たれる。また、本実施形態に係るバッファ回路では、ＰＭＯＳトランジスタ２１が、カスコード定電流源１１及び１５から供給される高精度な定電流の差分であるＩ１１−Ｉ１５でバイアスされ、かつ、そのドレイン-ソース間電圧を決定するＮＭＯＳトランジスタ２３にも、カスコード定電流源１５から供給される高精度な定電流Ｉ１５が流れるため、利得誤差や歪を大幅に低減することができる。したがって、本実施形態に係るバッファ回路は、抵抗性の外部負荷を高精度に駆動することができる。
【００４７】
なお、カスコード定電流源１２を省略してもよい。この場合でも、本実施形態に係るバッファ回路が奏する上記効果は何ら損なわれない。また、上記の各実施形態に係るバッファ回路を構成するトランジスタの極性をすべて逆にして（すなわち、ＮＭＯＳトランジスタのソースフォロワにする）構成されたバッファ回路もまた上記と同様の効果を奏する。
【００４８】
（撮像装置及びイメージセンサチップの実施形態）
図５は、撮像装置の概観を示す。具体的には、撮像装置１００は、デジタルスチルカメラ、デジタルビデオカメラなどである。撮像装置１００はイメージセンサチップ１０１を内蔵している。図６は、イメージセンサチップ１０１の構成を示す。イメージセンサチップ１０１は、イメージセンサ１０２及びカラムＡＤＣ１０３を備えている。カラムＡＤＣ１０３は、カウンタ１０３１、イメージセンサ１０２の各画素列に対応して設けられた比較器１０３２、デジタルメモリ１０３３、ランプ発生回路１０３４及びバッファ回路１０３５を備えている。
【００４９】
ランプ発生回路１０３４は、クロック信号ＣＬＫに同期してランプ信号を発生させる。カウンタ１０３１は、クロック信号ＣＬＫのパルスをカウントし、複数のデジタルメモリ１０３３に共通のカウント値を供給する。バッファ回路１０３５は、ランプ発生回路１０３４からランプ信号を受け、複数の比較器１０３２に共通のランプ信号を供給する。比較器１０３２は、イメージセンサ１０２の画素列ごとに出力される信号とバッファ回路１０３５の出力とを比較する。各デジタルメモリ１０３３は、各比較器１０３２の出力が変化したときのカウンタ１０３１のカウント値を記憶する。そして、複数のデジタルメモリ１０３３に記憶された値を順次シフトして出力することで、イメージセンサ１０２から出力された電気信号が撮像データとなって取り出される。
【００５０】
通常、イメージセンサ１０２は数千個の画素列を有するため、比較器１０３２は数千個必要となる。したがって、個々の比較器１０３２の入力端に寄生する容量はわずかであっても、数千個の比較器１０３２が集まると極めて大きな負荷となる。また、ランプ信号の傾きはカラムＡＤＣ１０３の利得と等価であるため、正確なＡ／Ｄ変換及び可変利得を実現するには、バッファ回路１０３５は高負荷を高精度に駆動できるものでなければならない。そこで、バッファ回路１０３５として第１から第４の実施形態に係るバッファ回路を用いるとよい。これにより、イメージセンサ１０２から出力された電気信号を高精度にＡ／Ｄ変換することができ、撮像データの品質向上を図ることができる。
【産業上の利用可能性】
【００５１】
本発明に係るバッファ回路は、入力レンジが大きく、また、高負荷を高精度に駆動することができるため、イメージセンサから出力される数千もの電気信号をＡ／Ｄ変換するカラムＡＤＣにランプ信号を供給するためのバッファ回路などとして有用である。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第２のカスコード定電流源と、
定電流源と、
一端が前記第１のカスコード定電流源の出力に接続され、他端が前記定電流源の出力に接続された抵抗性負荷と、
ソースが前記第２のカスコード定電流源の出力に接続された第１のトランジスタと、
ソースが所定の電源ノードに接続され、ドレインが前記第１のトランジスタのドレインに接続され、ゲートが前記第１のカスコード定電流源と前記抵抗性負荷との接続点に接続された第２のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが前記定電流源と前記抵抗性負荷との接続点に接続され、ゲートが前記第１のトランジスタのソースに接続された第３のトランジスタとを備え、
前記第１のトランジスタのゲート電圧及びソース電圧を、それぞれ、入力信号及び出力信号とする
ことを特徴とするバッファ回路。
【請求項２】
第１及び第２のカスコード定電流源と、
出力が前記第１のカスコード定電流源の出力に接続された第１のカスコードカレントミラー回路と、
出力が前記第１のカスコードカレントミラー回路の入力に接続された第２のカスコードカレントミラー回路と、
ソースが前記第２のカスコード定電流源の出力に接続された第１のトランジスタと、
ソースが所定の電源ノードに接続され、ドレインが前記第１のトランジスタのドレインに接続され、ゲートが前記第１のカスコード定電流源と前記第１のカスコードカレントミラー回路との接続点に接続された第２のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第２のカスコードカレントミラー回路の入力に接続され、ゲートが前記第１のトランジスタのソースに接続された第３のトランジスタとを備え、
前記第１のトランジスタのゲート電圧及びソース電圧を、それぞれ、入力信号及び出力信号とする
ことを特徴とするバッファ回路。
【請求項３】
請求項１及び２のいずれか一つのバッファ回路において、
前記第２のトランジスタに並列に接続された定電流源を備えた
ことを特徴とするバッファ回路。
【請求項４】
請求項１、２及び３のいずれか一つのバッファ回路において、
一端が前記第２のトランジスタのドレインに接続され、他端が前記第２のトランジスタのゲートに接続された容量素子を備えた
ことを特徴とするバッファ回路。
【請求項５】
請求項１に記載のバッファ回路において、
前記抵抗性負荷は、ゲートがバイアスされたトランジスタである
ことを特徴とするバッファ回路。
【請求項６】
請求項１に記載のバッファ回路において、
前記抵抗性負荷は、抵抗素子である
ことを特徴とするバッファ回路。
【請求項７】
請求項６に記載のバッファ回路において、
前記抵抗素子は、抵抗値が可変の可変抵抗素子である
ことを特徴とするバッファ回路。
【請求項８】
第１及び第２のカスコード定電流源と、
ソースが前記第２のカスコード定電流源の出力に接続された第１のトランジスタと、
ソースが第１の電源ノードに接続され、ドレインが前記第１のトランジスタのドレインに接続され、ゲートがバイアスされた第２のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第１のカスコード定電流源の出力に接続され、ゲートが前記第１のトランジスタのソースに接続された第３のトランジスタと、
ソースが第２の電源ノードに接続され、ドレインが前記第２のトランジスタのドレインに接続され、ゲートが前記第３のトランジスタのドレインに接続された第４のトランジスタとを備え、
前記第１のトランジスタのゲート電圧及びソース電圧を、それぞれ、入力信号及び出力信号とする
ことを特徴とするバッファ回路。
【請求項９】
第１及び第２のカスコード定電流源と、
ドレインが前記第１のカスコード定電流源の出力に接続され、ソースが前記第２のカスコード定電流源の出力に接続された第１のトランジスタと、
ソースが前記第１のトランジスタのゲートに接続され、ドレインが前記第２のカスコード定電流源の出力に接続された第２のトランジスタと、
ソースが所定の電源ノードに接続され、ドレインが前記第２のトランジスタのソースに接続され、ゲートが前記第１のトランジスタのドレインに接続された第３のトランジスタとを備え、
前記第２のトランジスタのゲート電圧及びソース電圧を、それぞれ、入力信号及び出力信号とする
ことを特徴とするバッファ回路。
【請求項１０】
請求項９のバッファ回路において、
前記第２のトランジスタのソースに定電流を供給する第３のカスコード定電流源を備えた
ことを特徴とするバッファ回路。
【請求項１１】
イメージセンサと、カラムＡＤＣとを備えたイメージセンサチップであって、
前記カラムＡＤＣは、
請求項１から１０のいずれか一つのバッファ回路と、
前記バッファ回路にランプ信号を供給するランプ発生回路と、
前記イメージセンサの画素列ごとに出力される信号と前記バッファ回路の出力とを比較する複数の比較器とを有する
ことを特徴とするイメージセンサチップ。
【請求項１２】
請求項１１に記載のイメージセンサチップを備えた
ことを特徴とする撮像装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009096192.tif 000009
【図２】
2009096192.tif 000010
【図３】
2009096192.tif 000011
【図４】
2009096192.tif 000012
【図５】
2009096192.tif 000013
【図６】
2009096192.tif 000014
【国際調査報告】
2009096192.tif 000015
2009096192.tif 000016
2009096192.tif 000017
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