(57)【要約】  被試験デバイスを試験する試験装置であって、被試験デバイスが出力するデバイス出力信号の期待値を発生し、デバイス出力信号と期待値とを比較すべき試験サイクルにおいて比較イネーブル信号を出力するパターン発生部と、デバイス出力信号を取得すべきタイミングを示すストローブ信号を発生するタイミング発生部と、比較イネーブル信号が出力されたことを条件として、デバイス出力信号と期待値とを比較する論理比較部と、ストローブ信号が発生されず、または、比較イネーブル信号が出力されないことを条件として、当該試験サイクルが、論理比較が行われないフリーパスサイクルであることを検出するフリーパス検出部と、を備える試験装置を提供する。
2009047844.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスが出力するデバイス出力信号の期待値を発生し、前記デバイス出力信号と前記期待値とを比較すべき試験サイクルにおいて比較イネーブル信号を出力するパターン発生部と、
前記デバイス出力信号を取得すべきタイミングを示すストローブ信号を発生するタイミング発生部と、
前記比較イネーブル信号が出力されたことを条件として、前記デバイス出力信号と前記期待値とを比較する論理比較部と、
前記ストローブ信号が発生されず、または、前記比較イネーブル信号が出力されないことを条件として、当該試験サイクルが、論理比較が行われないフリーパスサイクルであることを検出するフリーパス検出部と、
を備える試験装置。
【請求項２】
前記パターン発生部は、予め指定された論理比較サイクル期間中において、前記デバイス出力信号と前記期待値とを比較することを示す前記比較イネーブル信号を出力し、前記論理比較サイクル期間以外において、前記比較イネーブル信号を出力しない
請求項１に記載の試験装置。
【請求項３】
前記フリーパス検出部は、フリーパス検出対象となる予め定められた試験サイクル期間の間論理比較が行われなかったことを条件として、前記フリーパス状態が発生したことを示すフリーパス信号を、前記パターン発生部に対して供給する請求項２に記載の試験装置。
【請求項４】
前記被試験デバイスの試験を制御する制御装置を更に備え、
前記パターン発生部は、前記フリーパス信号を受け取ったことに応じて、前記制御装置に対する割り込みを発生する請求項３に記載の試験装置。
【請求項５】
前記制御装置は、
前記デバイス出力信号の期待値パターンを表示し、
前記期待値パターンの表示において、前記フリーパス状態であったか否かを識別可能に表示する
請求項４に記載の試験装置。
【請求項６】
前記制御装置は、
前記論理比較部による論理比較の結果パターンを表示し、
前記論理比較の結果パターンの表示において、前記フリーパス状態であったか否かを識別可能に表示する
請求項４に記載の試験装置。
【請求項７】
当該試験装置は、前記被試験デバイスの複数の端子に対応して、複数の前記論理比較部および複数の前記フリーパス検出部を備え、
前記複数の端子に対応する前記複数のフリーパス検出部から出力された前記フリーパス信号の論理積を示す合成フリーパス信号を前記パターン発生部に供給するフリーパス合成部を更に備える請求項３に記載の試験装置。
【請求項８】
試験装置により被試験デバイスを試験する試験方法であって、
前記被試験デバイスが出力するデバイス出力信号の期待値を発生し、前記デバイス出力信号と前記期待値とを比較すべき試験サイクルにおいて比較イネーブル信号を出力するパターン発生段階と、
前記デバイス出力信号を取得すべきタイミングを示すストローブ信号を発生するタイミング発生段階と、
前記比較イネーブル信号が出力されたことを条件として、前記デバイス出力信号と前記期待値とを比較する論理比較段階と、
前記ストローブ信号が発生されず、または、前記比較イネーブル信号が出力されないことを条件として、当該試験サイクルが、論理比較が行われないフリーパスサイクルであることを検出するフリーパス検出段階と、
を備える試験方法。
【請求項９】
被試験デバイスを試験する試験装置用のプログラムであって、
前記試験装置は、
前記被試験デバイスが出力するデバイス出力信号の期待値を発生し、前記デバイス出力信号と前記期待値とを比較すべき試験サイクルにおいて比較イネーブル信号を出力するパターン発生部と、
前記デバイス出力信号を取得すべきタイミングを示すストローブ信号を発生するタイミング発生部と、
前記比較イネーブル信号が出力されたことを条件として、前記デバイス出力信号と前記期待値とを比較する論理比較部と、
を備え、
当該プログラムは、前記試験装置を、
前記ストローブ信号が発生されず、または、前記比較イネーブル信号が出力されないことを条件として、当該試験サイクルが、論理比較が行われないフリーパスサイクルであることを検出するフリーパス検出部と、
して機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置、試験方法、およびプログラムに関する。特に本発明は、被試験デバイスを試験する試験装置、試験方法、および試験装置のプログラムに関する。
【背景技術】
【０００２】
試験装置は、試験対象となるＩＣ、ＬＳＩ、メモリ、ＳｏＣ（システム・オン・チップ）等の被試験デバイスに対して試験信号を供給し、被試験デバイスからの出力信号の値をストローブ信号により取得し、取得した出力信号と期待値とを比較して試験結果を得る。特許文献１には、試験装置に用いられるプログラムが正常に動作するか否かを試験するデバッグ装置が開示されている。このデバッグ装置は、ストローブ信号が出力されないような測定条件が設定されている場合であっても擬似的な試験装置による試験結果がパスになるフリーパス状態がプログラムのどの部分で発生するかを特定することができる（段落０００３、００４８）。
【特許文献１】特開平１１−２９５３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年の試験装置の高機能化に伴い、ストローブ信号が出力されない場合の他にも、論理比較がディセーブルされる場合等にもフリーパス状態が発生しうる。また、被試験デバイスの開発者は、デバイスの試験プログラムを試験装置の実機上で高速に実行してフリーパス状態を早く検出することにより、試験プログラムのデバッグを早く行いたい場合もある。【０００４】
そこで本発明は、上記の課題を解決することのできる試験装置、試験方法、およびプログラムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスが出力するデバイス出力信号の期待値を発生し、デバイス出力信号と期待値とを比較すべき試験サイクルにおいて比較イネーブル信号を出力するパターン発生部と、デバイス出力信号を取得すべきタイミングを示すストローブ信号を発生するタイミング発生部と、比較イネーブル信号が出力されたことを条件として、デバイス出力信号と期待値とを比較する論理比較部と、ストローブ信号が発生されず、または、比較イネーブル信号が出力されないことを条件として、当該試験サイクルが、論理比較が行われないフリーパスサイクルであることを検出するフリーパス検出部と、を備える試験装置と、当該試験装置に関する試験方法およびプログラムとを提供する。【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る試験装置２０の構成を示す。
【図２】本実施形態に係る試験モジュール１２０の構成を示す。
【図３】本実施形態に係るフリーパス検出部２８０の構成を示す。
【図４】本実施形態に係るフリーパス検出部２８０の動作を示す真理値表である。
【図５】本実施形態に係る制御装置１００が表示する期待値パターンの一例を示す。
【図６】本実施形態に係る制御装置１００が表示する論理比較の結果パターンの一例を示す。
【図７】本実施形態に係るコンピュータ１０の構成を示す。
【符号の説明】
【０００８】
２０  試験装置
５０  ＤＵＴ
１００  制御装置
１１０  テスタバス
１２０ａ〜ｃ  試験モジュール
２００  周期発生部
２０２  周期信号線
２１０  パターン発生部
２１１  周期制御線
２１２  試験パターン信号線
２１４  比較イネーブル信号線
２１６ａ〜ｂ  ストローブイネーブル信号線
２１７  フリーパスクリア信号線
２１８  期待値パターン信号線
２２０  タイミング発生部
２２２  パターン発生タイミング信号線
２２４  ストローブタイミング信号線
２３０ａ〜ｂ  パルスパターン発生部
２３２ａ〜ｂ  試験信号線
２４０ａ〜ｂ  比較タイミング発生部
２４２ａ〜ｂ  ストローブ信号線
２４４ａ〜ｂ  オープン信号線
２５０ａ〜ｂ  タイミング比較部
２５１ａ〜ｂ  デバイス出力信号線
２５２ａ〜ｂ  デバイス出力論理信号線
２６０ａ〜ｂ  論理比較部
２７０  比較結果メモリ
２８０ａ〜ｂ  フリーパス検出部
２８２ａ〜ｂ  フリーパス信号線
２８４ａ〜ｂ  比較制御線
２９０  フリーパス合成部
２９２  合成フリーパス信号線
３１０  論理演算回路
３１２  論理演算回路
３１５  フリップフロップ
３２５  フリップフロップ
５００  フリーパス表示
６００  フリーパス表示
１０  コンピュータ
１０００  ＣＰＵ
１０１０  ＲＯＭ
１０２０  ＲＡＭ
１０３０  通信インターフェイス
１０３５  テスタバスインターフェイス
１０４０  ハードディスクドライブ
１０５０  ＦＤドライブ
１０６０  ＣＤ−ＲＯＭドライブ
１０７０  Ｉ／Ｏチップ
１０８０  表示装置
１０９０  フレキシブルディスク
１０９５  ＣＤ−ＲＯＭ
【発明を実施するための最良の形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１０】
図１は、本実施形態に係る試験装置２０の構成をＤＵＴ５０と共に示す。本実施形態に係る試験装置２０は、各種の条件により発生するフリーパス状態を実機上で検出する。【００１１】
試験装置２０は、ＤＵＴ５０（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ、被試験デバイス）に接続され、ＤＵＴ５０を試験する。試験装置２０は、制御装置１００と、テスタバス１１０と、試験モジュール１２０とを備える。【００１２】
制御装置１００は、ＤＵＴ５０の試験を制御する。すなわち、制御装置１００は、テスタバス１１０を介して複数の試験モジュール１２０を制御して、試験モジュール１２０によるＤＵＴ５０の試験を制御する。より具体的には、制御装置１００は、テスタバス１１０を介して、試験モジュール１２０内の各種のレジスタおよびメモリに試験に用いる各種のデータを書き込み、またこれらのレジスタおよびメモリに格納されたデータを読み出す。また、制御装置１００は、テスタバス１１０を介して、試験モジュール１２０からの割り込みを受け取り、割込要因に応じた処理を行う。【００１３】
テスタバス１１０は、制御装置１００と、複数の試験モジュール１２０のそれぞれとを接続する。本実施例において、テスタバス１１０は、例えばＰＣＩ等のバスであってよい。これに代えて、テスタバス１１０は、制御装置１００と複数の試験モジュール１２０のそれぞれとを接続するスイッチ等であってもよい。【００１４】
試験モジュール１２０は、ＤＵＴ５０を試験するための試験パターンデータに含まれる試験シーケンス中の試験命令を順次実行して、それぞれの試験命令に対応する試験パターンに応じた試験信号をＤＵＴ５０に供給する。また、試験モジュール１２０は、ＤＵＴ５０が試験信号に応じて出力するデバイス出力信号を試験命令に対応する期待値パターンに応じた期待値と比較して、出力信号の良否を判定する。【００１５】
図２は、本実施形態に係る試験モジュール１２０の構成を示す。試験モジュール１２０は、周期発生部２００と、パターン発生部２１０と、タイミング発生部２２０と、１または複数のパルスパターン発生部２３０（２３０ａ〜ｂ）と、１または複数の比較タイミング発生部２４０（２４０ａ〜ｂ）と、１または複数のタイミング比較部２５０（２５０ａ〜ｂ）と、１または複数の論理比較部２６０（２６０ａ〜ｂ）と、比較結果メモリ２７０と、１または複数のフリーパス検出部２８０（２８０ａ〜ｂ）と、フリーパス合成部２９０とを備える。各パルスパターン発生部２３０は、ＤＵＴ５０の１または複数のデバイス入力端子のそれぞれに対応して設けられ、各比較タイミング発生部２４０、各タイミング比較部２５０、各論理比較部２６０、および各フリーパス検出部２８０は、ＤＵＴ５０の１または複数のデバイス出力端子のそれぞれに対応して設けられる。【００１６】
周期発生部２００は、ＤＵＴ５０を試験する試験サイクルを規定する周期信号ＲＡＴＥを発生して、周期信号線２０２を介してパターン発生部２１０、タイミング発生部２２０および試験モジュール１２０内の各種の構成要素に供給する。具体的には、周期発生部２００は、それぞれの試験サイクルにおいて、試験装置２０の基準クロックのパルスを次の試験サイクルの開始タイミングまで遅延させることにより、周期信号ＲＡＴＥを発生する。また、周期発生部２００は、周期制御線２１１を介して受け取る周期制御信号ＲＡＴＥＣＴＬに基づいて、試験サイクル毎に試験サイクルの長さを変更してよい。【００１７】
パターン発生部２１０は、ＤＵＴ５０の各デバイス入力端子に供給すべき各試験信号ＴＥＳＴＳを規定する各試験パターンＰＡＴと、ＤＵＴ５０が各デバイス出力端子から出力する各デバイス出力信号の各期待値ＥＸＰを発生する。本実施形態において、パターン発生部２１０は、シーケンシャル・パターン発生器であり、テスタバス１１０によって内部のパターンメモリに書き込まれた試験パターンデータに含まれる試験シーケンス中の各試験命令を試験サイクル毎に順次実行する。そして、パターン発生部２１０は、実行した各試験命令に対応してパターンメモリに格納された試験パターンＰＡＴを、試験パターン信号線２１２を介して各パルスパターン発生部２３０に供給する。また、パターン発生部２１０は、実行した各試験命令に対応してパターンメモリに格納された期待値ＥＸＰを、各論理比較部２６０に供給する。これに代えて、パターン発生部２１０は、予めアルゴリズム・メモリに記憶されたアルゴリズムにしたがって試験パターンおよび期待値パターンを発生するアルゴリズミック・パターン発生器であってもよい。【００１８】
一例として、パターン発生部２１０は、各試験サイクルにおいて、ローレベルを示す"Ｌ"、ハイレベルを示す"Ｈ"、ハイインピーダンスを示す"Ｚ"、および、デバイス出力信号ＤＵＴＳおよび期待値ＥＸＰを比較しないドントケアを示す"Ｘ"のいずれかの値を取る期待値ＥＸＰを発生してよい。【００１９】
また、パターン発生部２１０は、デバイス出力信号ＤＵＴＳと期待値ＥＸＰとを比較すべき試験サイクルにおいて、比較イネーブル信号ＣＰＥを発生して、比較イネーブル信号線２１４を介してフリーパス検出部２８０へと出力する。ここで、パターン発生部２１０は、予め指定された試験サイクル期間中において、デバイス出力信号と期待値とを比較することを示す比較イネーブル信号ＣＰＥ（一例として論理値"１"）を出力する。これにより、パターン発生部２１０は、指定された試験サイクル期間を、デバイス出力信号と期待値とを比較する論理比較サイクル期間とすることができる。一方、パターン発生部２１０は、指定された試験比較サイクル期間以外において、比較することを示す論理値"１"の比較イネーブル信号を出力せず、比較しないことを示す論理値"０"を出力する。【００２０】
本実施形態において、パターン発生部２１０は、試験パターンデータ中における、デバイス出力信号ＤＵＴＳと期待値ＥＸＰとの論理比較すべき期間を示す１または複数のコンペア・ウィンドウをコンペア・ウィンドウ・レジスタに記憶する。より具体的には、当該コンペア・ウィンドウ・レジスタは、複数のコンペア・ウィンドウのそれぞれについて、論理比較を開始する開始サイクル番号および論理比較を終了する終了サイクル番号の組を記憶する。そして、パターン発生部２１０は、実行中の試験サイクル番号がコンペア・ウィンドウ・レジスタに記憶されたいずれかのコンペア・ウィンドウに含まれる場合に、比較イネーブル信号ＣＰＥを発生する。【００２１】
また、パターン発生部２１０は、フリーパス検出部２８０が検出したフリーパス状態をクリアすることを指示するクリア信号ＦＰＣＬＲを、フリーパスクリア信号線２１７を介して各フリーパス検出部２８０へと供給する。パターン発生部２１０は、フリーパスの検出対象となる試験パターンをＤＵＴ５０に供給するのに先立ってクリア信号ＦＰＣＬＲをフリーパス検出部２８０へと供給し、フリーパス検出部２８０内部のフリーパス状態をクリアしてもよい。また、パターン発生部２１０は、フリーパス検出対象となる予め定められた試験サイクル期間、すなわち例えば試験装置２０のユーザにより指定された試験サイクル期間、に先立ってクリア信号ＦＰＣＬＲをフリーパス検出部２８０へと供給してもよい。【００２２】
また、パターン発生部２１０は、フリーパス合成部２９０から合成フリーパス信号線２９２を介してフリーパス信号ＦＰＡＳＳまたは合成フリーパス信号を受け取る。ここで、フリーパス信号ＦＰＡＳＳは、フリーパス状態を示す信号であり、合成フリーパス信号ＦＰＡＳＳＡＬＬは、各フリーパス信号ＦＰＡＳＳを全デバイス出力信号ＤＵＴＳについて合成した信号である。そして、パターン発生部２１０は、フリーパス信号ＦＰＡＳＳまたは合成フリーパス信号ＦＰＡＳＳＡＬＬを受け取ったことに応じて、制御装置１００に対する割り込みを発生する。【００２３】
また、パターン発生部２１０は、試験パターンデータ内にそれぞれの試験サイクルの長さを示す試験周期が指定されている場合において、試験サイクル毎に周期制御線２１１を介して周期制御信号ＲＡＴＥＣＴＬを周期発生部２００に供給して、試験周期の長さを制御する。【００２４】
タイミング発生部２２０は、周期発生部２００から受け取る周期信号ＲＡＴＥに応じた各試験サイクル毎に、試験信号ＴＥＳＴＳを発生すべきタイミングを示すパターン発生タイミング信号ＣＫＤＰと、デバイス出力信号を取得すべきタイミングを示すストローブタイミング信号ＣＫＤＳとを発生する。具体的には、タイミング発生部２２０は、それぞれの試験サイクルにおいて、基準クロックのパルスを、試験周期の開始タイミングから試験パターンおよび期待値パターンにより指定されうる複数のパターン発生タイミングおよびストローブタイミングだけ遅延させた位置に移相させる複数のパターン発生タイミング信号ＣＫＤＰおよびストローブタイミング信号ＣＫＤＳを発生する。一例として、パターン発生タイミング信号ＣＫＤＰおよびストローブタイミング信号ＣＫＤＳは、基準クロックをクロック周期単位で遅延させた粗遅延信号と、クロック周期未満の遅延量を示す微小遅延信号との組であってよい。【００２５】
各パルスパターン発生部２３０は、試験信号線２３２を介してＤＵＴ５０の対応するデバイス入力端子に試験信号ＴＥＳＴＳを供給する。具体的には、パルスパターン発生部２３０は、試験サイクル毎に、試験パターン信号線２１２から受け取った対応する試験パターンＰＡＴに応じ、かつ、当該試験パターンＰＡＴに応じたパターン発生タイミングＣＫＤＰで変化する波形を有する試験信号ＴＥＳＴＳを発生する。そして、パルスパターン発生部２３０は、発生した試験信号ＴＥＳＴＳを、ドライバＤＲを介してＤＵＴ５０へと供給する。ここで、パルスパターン発生部２３０は、パターン発生タイミング信号ＣＫＤＰの粗遅延信号を、微小遅延信号により指定された遅延量だけ可変遅延回路により遅延させて、試験パターンに対応する波形の変化タイミングを定める。【００２６】
比較タイミング発生部２４０は、タイミング発生部２２０と共に本発明に係るタイミング発生部として機能する。各比較タイミング発生部２４０は、ストローブタイミング信号線２２４を介して受け取るストローブタイミング信号ＣＫＤＳと、期待値パターン信号線２１８を介して受け取る期待値ＥＸＰとに基づいて、試験サイクル毎にストローブ信号ＳＴＲＢ、ストローブイネーブル信号ＳＴＲＢＥ、およびオープン信号ＯＰＥＮを発生する。具体的には、比較タイミング発生部２４０は、対応する期待値ＥＸＰに応じたストローブタイミング信号ＣＫＤＳの粗遅延信号を、微小遅延信号に応じた遅延量だけ可変遅延回路により遅延させて、デバイス出力信号ＤＵＴＳを取り込むべきタイミングを示すストローブ信号ＳＴＲＢを発生する。そして比較タイミング発生部２４０は、発生したストローブ信号ＳＴＲＢを、ストローブ信号線２４２を介して対応するタイミング比較部２５０へと供給する。【００２７】
また、比較タイミング発生部２４０は、各試験サイクルにおいて、デバイス出力信号を取得すべきタイミングを示すストローブ信号ＳＴＲＢの発生を、試験プログラムにより指定された条件に基づいて許可または禁止する。例えば、比較タイミング発生部２４０は、ストローブ信号ＳＴＲＢの発生を許可または禁止することを指定するためのストローブイネーブル・レジスタを有し、当該ストローブイネーブル・レジスタの値に応じてストローブ信号ＳＴＲＢを発生するか否かを制御する。このストローブイネーブル・レジスタは、試験条件等に応じて試験装置２０のユーザにより設定されてよく、これに代えて試験プログラムによる指定に基づいて制御装置１００により設定されてもよい。【００２８】
そして、比較タイミング発生部２４０は、各試験サイクルにおいて、ストローブイネーブル・レジスタの値によりストローブ信号ＳＴＲＢの発生が許可されている場合に、ストローブイネーブル信号線２１６を介して各フリーパス検出部２８０にストローブイネーブル信号ＳＴＲＢＥを供給する。また、比較タイミング発生部２４０は、ストローブ信号ＳＴＲＢを発生しない試験サイクルにおいて、オープンサイクルであることを示すオープン信号ＯＰＥＮをオープン信号線２４４を介して対応するフリーパス検出部２８０へ供給する。【００２９】
各タイミング比較部２５０は、ＤＵＴ５０の対応するデバイス出力端子からデバイス出力信号線２５１およびレベルコンパレータＣＰを介して受け取ったデバイス出力信号ＤＵＴＳの論理値を、ストローブ信号ＳＴＲＢのタイミングで取得する。そして、タイミング比較部２５０は、取得したデバイス出力信号ＤＵＴＳの論理値を示すデバイス出力論理信号ＤＵＴＳ'を、デバイス出力論理信号線２５２を介して対応する論理比較部２６０へと供給する。【００３０】
各論理比較部２６０は、各試験サイクルにおいて、パターン発生部２１０から比較イネーブル信号ＣＰＥが出力されたことを条件として、デバイス出力信号ＤＵＴＳと期待値ＥＸＰとを比較する。より具体的には、各論理比較部２６０は、対応するフリーパス検出部２８０が比較イネーブル信号ＣＰＥならびに対応するストローブイネーブル信号ＳＴＲＢＥおよびオープン信号ＯＰＥＮに基づき出力した比較制御信号ＣＰＣＴＬを比較制御線２８４を介して受け取り、論理比較することを指定された試験サイクルにおいてデバイス出力信号ＤＵＴＳの論理値ＤＵＴＳ'と期待値ＥＸＰとを比較する。そして、論理比較部２６０は、各試験サイクルにおける論理比較の結果（ＰＡＳＳまたはＦＡＩＬ）を比較結果メモリ２７０に書き込む。【００３１】
比較結果メモリ２７０は、それぞれの試験サイクルについて、各デバイス出力端子からのデバイス出力信号ＤＵＴＳと対応する期待値ＥＸＰとの論理比較の結果を各論理比較部２６０から受け取り格納する。【００３２】
各フリーパス検出部２８０は、対応する比較タイミング発生部２４０からストローブイネーブル信号ＳＴＲＢＥおよびオープン信号ＯＰＥＮを受け取り、またパターン発生部２１０から比較イネーブル信号ＣＰＥを受け取って、各試験サイクルが、ＤＵＴ５０の対応するデバイス出力端子からのデバイス出力信号ＤＵＴＳの論理比較が行われないフリーパスサイクルであるか否かを検出する。本実施形態において、フリーパス検出部２８０は、対応する比較タイミング発生部２４０からストローブ信号ＳＴＲＢが発生されず、または、パターン発生部２１０から比較イネーブル信号ＣＰＥが出力されないことを条件として、当該試験サイクルが、論理比較が行われないフリーパスサイクルであることを検出する。更に、フリーパス検出部２８０は、フリーパス検出対象となる試験サイクル期間の間論理比較が行われなかったことを条件として、フリーパス状態の発生を検出する。より具体的には、フリーパス検出部２８０は、フリーパス検出対象となる試験サイクル期間の間に、フリーパスサイクルでない試験サイクルが存在した場合にフリーパス状態の発生を検出せず、フリーパスサイクルでない試験サイクルが存在しなかった場合にフリーパス状態の発生を検出してよい。そして、各フリーパス検出部２８０は、対応するデバイス出力信号ＤＵＴＳについてフリーパス状態が発生したことを示すフリーパス信号を、フリーパス信号線２８２およびフリーパス合成部２９０を介してパターン発生部２１０に対して供給する。【００３３】
フリーパス合成部２９０は、ＤＵＴ５０の複数の端子に対応する複数のフリーパス検出部２８０からフリーパス信号ＦＰＡＳＳを受けて、これら複数のフリーパス信号ＦＰＡＳＳを合成して、合成フリーパス信号線２９２を介してパターン発生部２１０へと供給する。フリーパス合成部２９０は、一例として、複数のデバイス出力端子に対応する複数のフリーパス検出部２８０から出力されたフリーパス信号ＦＰＡＳＳの論理積を示す合成フリーパス信号ＦＰＡＳＳＡＬＬをパターン発生部２１０に供給してよい。これにより、フリーパス合成部２９０は、論理比較の対象となる全てのデバイス出力端子がフリーパス状態であったことを条件として、試験装置２０全体としてのフリーパス状態を検出することができる。【００３４】
また、フリーパス合成部２９０は、他の例として、複数のフリーパス検出部２８０のうち予め制御装置１００により指定されたフリーパス検出部２８０から出力されたフリーパス信号ＦＰＡＳＳを選択して、パターン発生部２１０に供給してもよい。
更にフリーパス合成部２９０は、上記の論理積による合成フリーパス信号ＦＰＡＳＳＡＬＬ、および選択されたフリーパス信号ＦＰＡＳＳのうち少なくとも２つの中から、予め選択された合成フリーパス信号ＦＰＡＳＳＡＬＬまたはフリーパス信号ＦＰＡＳＳをパターン発生部２１０へと供給してもよい。
これを実現するために、各フリーパス検出部２８０は、対応するＤＵＴ５０の端子がフリーパスの検出対象か否かを示すレジスタと、フリーパス検出対象でない場合に強制的にフリーパス信号ＦＰＡＳＳをフリーパス未検出を示す値（"１"）とする回路とを有してよい。これにより、フリーパス合成部２９０は、全てのフリーパス信号の論理積をとることにより、合成フリーパス信号ＦＰＡＳＳＡＬＬまたはフリーパス検出対象のフリーパス信号ＦＰＡＳＳを出力することができる。
これに代えて、フリーパス合成部２９０は、各フリーパス検出部２８０からのフリーパス信号ＦＰＡＳＳのうち、フリーパス検出対象でないＤＵＴ５０の端子に対応するフリーパス検出部２８０からのフリーパス信号ＦＰＡＳＳをマスクして、合成フリーパス信号ＦＰＡＳＳＡＬＬまたはフリーパス検出対象のフリーパス信号ＦＰＡＳＳを出力してもよい。【００３５】
以上に示した試験装置２０によれば、各種の条件により発生するフリーパス状態を実機上で適切に検出することができる。また、試験装置２０によれば、複数のデバイス出力端子の少なくとも１つがフリーパス状態であること、または、全てがフリーパス状態であること、予め選択されたデバイス出力端子がフリーパス状態であること等の条件を組み合わせることができ、試験装置２０の使用者が発見したいフリーパス状態を適切に検出することができる。【００３６】
なお、フリーパス合成部２９０は、複数のデバイス出力端子に対応する複数のフリーパス検出部２８０のうち、指定された２以上のフリーパス検出部２８０を選択して、選択されたフリーパス検出部２８０からのフリーパス信号ＦＰＡＳＳに基づいて上記の合成フリーパス信号ＦＰＡＳＳＡＬＬを生成してもよい。一例として制御装置１００は、これら２以上のフリーパス検出部２８０を指定する設定データを、フリーパス合成部２９０内の設定レジスタに書き込むことにより２以上のフリーパス検出部２８０を選択してもよい。【００３７】
図３は、本実施形態に係るフリーパス検出部２８０の構成を示す。フリーパス検出部２８０は、比較タイミング発生部２４０から受け取るストローブイネーブル信号ＳＴＲＢＥおよびオープン信号ＯＰＥＮと、パターン発生部２１０から受け取る比較イネーブル信号ＣＰＥとに基づいて、対応するデバイス出力端子の論理比較を制御する比較制御信号ＣＰＣＴＬと、対応するデバイス出力端子のフリーパス状態を示すフリーパス信号ＦＰＡＳＳとを出力する。【００３８】
フリーパス検出部２８０は、論理演算回路３１０と、論理演算回路３１２と、フリップフロップ３１５と、フリップフロップ３２５とを有する。論理演算回路３１０は、２１６からの入力と、オープン信号線２４４からの入力の否定と、比較イネーブル信号線２１４からの入力との論理積を出力することにより、ストローブイネーブル信号ＳＴＲＢＥと、オープン信号ＯＰＥＮの否定と、比較イネーブル信号とが全て論理値"１"である場合に論理値"１"を出力する。これにより論理演算回路３１０は、各試験サイクルがフリーパスサイクルである場合に論理値"０"を出力し、フリーパスサイクルで無い場合に論理値"１"を出力する。【００３９】
論理演算回路３１２は、周期信号ＲＡＴＥと論理演算回路３１０の出力との論理積をとる。フリップフロップ３１５は、フリーパス検出対象となる試験サイクル期間に先立ってパターン発生部２１０からのクリア信号ＣＬＲによりリセットされる。そして、フリップフロップ３１５は、論理演算回路３１２の出力が論理値"１"であることを条件として基準クロックＳＹＳＣＬＫのタイミングで論理値"１"を取得する。したがって、フリップフロップ３１５は、周期信号ＲＡＴＥにより指定される、試験サイクルにおける先頭の基準クロックＳＹＳＣＬＫのタイミングにおいて、論理演算回路３１０の出力が論理値"１"であった場合に論理値"１"を取得することにより、フリーパス検出対象の試験サイクル期間中にフリーパスサイクルでない試験サイクルが存在したことを記憶する。そして、フリップフロップ３１５は、記憶した論理値の否定値をフリーパス信号ＦＰＡＳＳとして出力する。【００４０】
フリップフロップ３２５は、周期信号ＲＡＴＥにより指定される、試験サイクルにおける先頭の基準クロックＳＹＳＣＬＫのタイミングにおいて、論理演算回路３１０の出力を取得し、比較制御信号ＣＰＣＴＬとして出力する。
論理比較部２６０は、この比較制御信号ＣＰＣＴＬが論理値"１"の場合に論理比較をし、論理値"０"の場合に論理比較をしないことで、適切に論理比較をすることができる。【００４１】
以上に示した通り、フリーパス検出部２８０によれば、ストローブ信号ＳＴＲＢが発生されず、または、論理比較が行われない試験サイクル（すなわちフリーパスサイクル）において論理値"１"となり、ストローブ信号ＳＴＲＢが発生され、かつ、論理比較が行われる試験サイクルであることを条件として論理値"０"となる信号を出力することができる。そして、フリーパス状態を検出する検出部として機能するフリップフロップ３１５は、フリーパス検出対象の試験サイクル期間中にフリーパスサイクルで無い試験サイクルが存在した場合に"１"を取得し、フリーパス信号ＦＰＡＳＳを"０"に切り替えることができる。【００４２】
なお、本実施形態において、フリーパス検出部２８０は、ストローブ信号ＳＴＲＢが発生されず、または、比較イネーブル信号が出力されないことを必要条件として、フリーパス状態を検出するが、これに代えて、更に他の条件が成立した場合にもフリーパス状態を検出するように構成されてもよい。
また、フリーパス検出部２８０は、フリーパス検出対象でないフリーパス信号ＦＰＡＳＳを強制的に"１"とするために、一例としてフリップフロップ３１５の出力とフリーパス検出対象で無い場合に"１"となる論理信号との論理和をフリーパス合成部２９０へと出力してもよい。【００４３】
図４は、本実施形態に係るフリーパス検出部２８０の動作を示す真理値表である。
フリップフロップ３１５は、クリア信号ＦＰＣＬＲ（フリーパスクリア信号線２１７の論理値"１"）を入力すると、"０"にリセットされ、記憶した値の反転値"１"をフリーパス信号ＦＰＡＳＳとして出力する。また、フリップフロップ３１５は、クリア信号ＦＰＣＬＲが入力されていない（フリーパスクリア信号線２１７の論理値"０"）場合において、周期信号ＲＡＴＥが"０"、ストローブイネーブル信号ＳＴＲＢＥが"０"、オープン信号ＯＰＥＮが"１"、または、比較イネーブル信号ＣＰＥが"０"であれば記憶した値を保持する。一方、フリップフロップ３１５は、クリア信号ＦＰＣＬＲが入力されていない場合において、周期信号ＲＡＴＥが"１"、ストローブイネーブル信号ＳＴＲＢＥが"１"、オープン信号ＯＰＥＮが"０"、または、比較イネーブル信号ＣＰＥが"１"であれば、論理値"１"を記憶し、反転値"０"をフリーパス信号線２８２へと出力する。この結果、フリーパス信号ＦＰＡＳＳ＝"０"となるのでフリーパス状態でないことを検出することができる。【００４４】
このようにして、本実施形態に係るフリーパス検出部２８０は、オープン信号ＯＰＥＮ、ストローブイネーブル信号ＳＴＲＢＥ、および比較イネーブル信号ＣＰＥに基づいて、フリーパス状態を適切に検出することができる。【００４５】
図５は、本実施形態に係る制御装置１００が表示する期待値パターンの一例を示す。本実施形態に係る制御装置１００は、試験パターンデータ中の期待値パターンを表示する機能を有する。すなわち、制御装置１００は、各デバイス出力端子に対応する試験装置２０側のチャネルのそれぞれ（ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、…）について、試験サイクル毎の期待値（"Ｌ"、"Ｈ"、"Ｚ"、"Ｘ"）を表示する。【００４６】
また、制御装置１００は、期待値パターンの表示において、フリーパス状態であったか否かを識別可能に表示する。すなわち制御装置１００は、フリーパス状態であったか否かを、制御装置１００のユーザが区別できるように表示する。本実施形態において、制御装置１００は、フリーパス状態であったことを示す文字列を含むマークであるフリーパス表示５００を、期待値パターンと共に表示することにより、フリーパス状態を識別可能に表示する。このような表示方法としては、他に、文字色、背景色、文字の太さ、文字の大きさ、字体等を変える方法、期待値パターンの色または背景色を変える方法、"＃Ｌ"等の様に期待値を表す文字に他の文字を付加してフリーパス状態を示す方法等、各種の方法を取りうる。【００４７】
以上において、制御装置１００は、パターン発生部２１０からの割り込みによりフリーパス状態が発生したことの通知を受ける。これを受けて、制御装置１００は、割り込みにより通知されたフリーパス状態が発生した旨を記録して、表示に反映してよい。また、制御装置１００は、ＤＵＴ５０の試験を終えた後にフリップフロップ３１５の値を読み出して、いずれのチャネルがフリーパス状態であったかを検査してもよい。【００４８】
図６は、本実施形態に係る制御装置１００が表示する論理比較の結果パターンの一例を示す。本実施形態に係る制御装置１００は、複数の論理比較部２６０による論理比較の結果パターンを表示する機能を有する。すなわち、制御装置１００は、各デバイス出力端子に対応する試験装置２０側のチャネルのそれぞれ（ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、…）について、試験サイクル毎の論理比較結果（ＦＡＩＬ＝"１"、ＰＡＳＳ＝"０"）を表示する。【００４９】
また、制御装置１００は、論理比較の結果パターンの表示において、フリーパス状態であったか否かを識別可能に表示する。すなわち制御装置１００は、フリーパス状態であったか否かを、制御装置１００のユーザが区別できるように表示する。本実施形態において、制御装置１００は、フリーパス状態であったことを示す文字列を含むマークであるフリーパス表示６００を、論理比較の結果パターンと共に表示することにより、フリーパス状態を識別可能に表示する。このような表示方法の例は、図５に関して示したものと同様である。【００５０】
なお、制御装置１００は、制御装置１００上の表示装置に図５または図６に示した表示をするのに代えて、通信ネットワーク等を介して表示画面を外部の端末へ送信して、当該端末により当該表示画面を表示させてもよい。【００５１】
図７は、本実施形態に係る制御装置１００として機能するコンピュータ１０のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１０は、コンピュータ１０８２により相互に接続されるＣＰＵ１０００、ＲＡＭ１０２０、コンピュータ１０７５、及び表示装置１０８０を有するＣＰＵ周辺部と、コンピュータ１０８４によりコンピュータ１０８２に接続される通信インターフェイス１０３０、テスタバスインターフェイス１０３５、ハードディスクドライブ１０４０、及びＣＤ−ＲＯＭドライブ１０６０を有する入出力部と、コンピュータ１０８４に接続されるＲＯＭ１０１０、ＦＤドライブ１０５０、及びＩ／Ｏチップ１０７０を有するレガシー入出力部とを備える。【００５２】
コンピュータ１０８２は、ＲＡＭ１０２０と、高い転送レートでＲＡＭ１０２０をアクセスするＣＰＵ１０００及びコンピュータ１０７５とを接続する。ＣＰＵ１０００は、ＲＯＭ１０１０及びＲＡＭ１０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。コンピュータ１０７５は、ＣＰＵ１０００等がＲＡＭ１０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置１０８０上に表示させる。これに代えて、コンピュータ１０７５は、ＣＰＵ１０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。【００５３】
コンピュータ１０８４は、コンピュータ１０８２と、比較的高速な入出力装置である通信インターフェイス１０３０、テスタバスインターフェイス１０３５、ハードディスクドライブ１０４０、ＣＤ−ＲＯＭドライブ１０６０を接続する。通信インターフェイス１０３０は、ネットワークを介して他の装置と通信する。テスタバスインターフェイス１０３５は、テスタバス１１０に接続され、テスタバス１１０を介して試験モジュール１２０ａ〜ｃへの書き込みアクセス、読み出しアクセスを発行し、試験モジュール１２０ａ〜ｃからコンピュータ１０への割り込みを受け取る。ハードディスクドライブ１０４０は、コンピュータ１０内のＣＰＵ１０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ１０６０は、ＣＤ−ＲＯＭ１０９５からプログラム又はデータを読み取り、ＲＡＭ１０２０を介してハードディスクドライブ１０４０に提供する。【００５４】
また、コンピュータ１０８４には、ＲＯＭ１０１０と、ＦＤドライブ１０５０、及びＩ／Ｏチップ１０７０の比較的低速な入出力装置とが接続される。ＲＯＭ１０１０は、コンピュータ１０が起動時に実行するブート・プログラムや、コンピュータ１０のハードウェアに依存するプログラム等を格納する。ＦＤドライブ１０５０は、フレキシブルディスク１０９０からプログラム又はデータを読み取り、ＲＡＭ１０２０を介してハードディスクドライブ１０４０に提供する。Ｉ／Ｏチップ１０７０は、ＦＤドライブ１０５０をコンピュータ１０に接続する。また、Ｉ／Ｏチップ１０７０は、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置をコンピュータ１０に接続する。【００５５】
ＲＡＭ１０２０を介してハードディスクドライブ１０４０に提供されるプログラムは、フレキシブルディスク１０９０、ＣＤ−ＲＯＭ１０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ１０２０を介してコンピュータ１０内のハードディスクドライブ１０４０にインストールされ、ＣＰＵ１０００において実行される。【００５６】
コンピュータ１０にインストールされ、コンピュータ１０を制御装置１００として機能させるプログラムは、期待値パターンを表示し、フリーパス状態の試験サイクルに対応する期待値を識別可能に表示する期待値パターン表示モジュールと、論理比較の結果パターンを表示し、フリーパス状態の試験サイクルに対応する論理比較の結果を識別可能に表示する結果パターン表示モジュールとを備える。これらのプログラム又はモジュールは、ＣＰＵ１０００等に働きかけて、コンピュータ１０を、本実施形態に係る制御装置１００として機能させる。【００５７】
また、フリーパスの制御装置１００上で検出する試験装置２０においては、当該プログラムは、フリーパス検出モジュールと、フリーパス合成モジュールとを備える。このモジュールは、ＣＰＵ１０００等に働きかけて、コンピュータ１０を、本実施形態に係るフリーパス検出部２８０と、フリーパス合成部２９０としてそれぞれ機能させる。【００５８】
以上に示したプログラム又はモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク１０９０、ＣＤ−ＲＯＭ１０９５の他に、ＤＶＤやＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１０に提供してもよい。【００５９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。【００６０】
例えば、以上においては説明の便宜上、各試験サイクルにおいて試験パターンおよび期待値パターンが１つの場合について示したが、各試験サイクルにおいて２以上の試験パターンおよび２以上の期待値パターンが用いられる場合には、制御装置１００は、それぞれの試験パターンおよび期待値パターンについて別個に上記の制御をしてもよく、これに代えてそれぞれの試験パターンおよび期待値パターンについて一括して上記の制御をしてもよい。【００６１】
また、以上においては説明の便宜上、各試験モジュール１２０内に周期発生部２００、パターン発生部２１０、タイミング発生部２２０、比較結果メモリ２７０、およびフリーパス合成部２９０が１つ設けられた形態を示したが、試験モジュール１２０内に複数の周期発生部２００、パターン発生部２１０、タイミング発生部２２０、比較結果メモリ２７０、およびフリーパス合成部２９０が設けられた形態であってもよい。この場合、各フリーパス合成部２９０は、個別にフリーパス信号ＦＰＡＳＳまたは合成フリーパス信号ＦＰＡＳＳＡＬＬを出力してもよく、これに代えて試験モジュール１２０内の複数のフリーパス合成部２９０からのフリーパス信号ＦＰＡＳＳまたは合成フリーパス信号ＦＰＡＳＳＡＬＬを更にまとめたフリーパス信号ＦＰＡＳＳまたは合成フリーパス信号ＦＰＡＳＳＡＬＬを生成してもよい。【００６２】
また、以上においては複数の試験モジュール１２０のそれぞれがフリーパス合成部２９０を備える形態を示したが、これに代えてフリーパス合成部２９０は、試験装置２０全体に対して設けられ、試験装置２０内全体でまとめたフリーパス信号ＦＰＡＳＳまたは合成フリーパス信号ＦＰＡＳＳＡＬＬを生成して、各パターン発生部２１０へと配布してもよい。【００６３】
また、本実施形態に係る試験装置２０は、デバイスを製造するために用いることができる。試験装置２０を用いたデバイスの製造方法は、各種のデバイスプロセスを用いてデバイスを製造するデバイス製造段階と、製造されたデバイスを、本実施形態に係る試験装置２０により試験して選別する選別段階とを備える。この製造方法によれば、製造者は、試験を実行した結果フリーパス状態となった論理比較結果を適切に発見することができ、不良品を適切に選別することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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