(57)【要約】  矩形状の表示領域（Ｄ）の周りに規定された額縁領域のうち、基板端側に規定された端子領域に沿う額縁領域において、表示領域（Ｄ）と端子領域の一部に規定された実装領域（Ｍ）との間に周辺回路部（４）が設けられ、周辺回路部（４）には、モノリシックに設けられた複数の単位回路部（４ｕａ、４ｕｂ）が表示領域（Ｄ）の一辺に沿って一列に配列され、複数の単位回路部（４ｕａ、４ｕｂ）の配列ピッチが内側よりも外側で広くなっている。
2013140760.tif 000002
【特許請求の範囲】
【請求項１】
画像表示を行う矩形状の表示領域と、
上記表示領域の周りに規定された額縁領域と、
上記額縁領域において、上記表示領域の一辺に沿って基板端側に規定された端子領域と、
上記端子領域の一部において、上記表示領域の一辺に沿って規定された実装領域と、
上記表示領域において、上記表示領域の一辺に直交する方向に互いに平行に延びるように設けられた複数の信号線と、
上記表示領域及び実装領域の間の額縁領域において、モノリシックに設けられた複数の単位回路部が上記表示領域の一辺に沿って一列に配列された周辺回路部と、
上記表示領域及び周辺回路部の間の額縁領域において、上記複数の信号線から上記複数の単位回路部に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第１配線と、
上記周辺回路部及び実装領域の間の額縁領域において、上記複数の単位回路部から上記実装領域に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第２配線とを備え、
上記複数の単位回路部の配列ピッチは、内側よりも外側で広くなっている、アクティブマトリクス基板。
【請求項２】
上記表示領域及び周辺回路部の間の額縁領域において、上記複数の信号線の隣り合う所定数毎にモノリシックに設けられた複数の第１単位回路が上記表示領域の一辺に沿って一列に配列されたデマルチプレクサ回路部を備え、
上記各第１単位回路は、上記隣り合う所定数の信号線に接続され、
上記複数の単位回路部として、上記複数の第１単位回路に上記複数の第１配線を介してそれぞれ接続された複数の第２単位回路が設けられ、
上記デマルチプレクサ回路部及び周辺回路部の間の額縁領域において、上記複数の第１配線として、上記複数の第１単位回路から上記複数の第２単位回路に向けて全体の輪郭形状が絞られるように複数の第１ビデオ信号線が設けられ、
上記複数の第２配線として、複数の第２ビデオ信号線が設けられている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
上記複数の信号線として、複数のソース信号線が設けられている、請求項１又は２に記載のアクティブマトリクス基板。
【請求項４】
上記各第２単位回路は、上記各第１単位回路に検査信号を入力するための検査回路、及び少なくとも上記各第１単位回路を保護するための保護回路の少なくとも一方を備えている、請求項２又は３に記載のアクティブマトリクス基板。
【請求項５】
上記周辺回路部の上記表示領域の一辺に沿う長さは、上記デマルチプレクサ回路部の上記表示領域の一辺に沿う長さよりも短くなっている、請求項２乃至４の何れか１つに記載のアクティブマトリクス基板。
【請求項６】
画像表示を行う矩形状の表示領域と、
上記表示領域の周りに規定された額縁領域と、
上記額縁領域において、上記表示領域の一辺に沿って基板端側に規定された端子領域と、
上記端子領域の一部において、上記表示領域の一辺に沿って規定された実装領域と、
上記表示領域において、上記表示領域の一辺に直交する方向に互いに平行に延びるように設けられた複数の信号線と、
上記表示領域及び実装領域の間の額縁領域において、モノリシックに設けられた複数の第１単位回路部が上記表示領域の一辺に沿って一列に配列された第１周辺回路部と、
上記第１周辺回路部及び実装領域の間の額縁領域において、モノリシックに設けられ、上記複数の第１単位回路部にそれぞれ接続された複数の第２単位回路部が上記表示領域の一辺に沿って一列に配列された第２周辺回路部と、
上記表示領域及び第１周辺回路部の間の額縁領域において、上記複数の信号線から上記複数の第１単位回路部に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第１配線と、
上記第１周辺回路部及び第２周辺回路部の間の額縁領域において、上記複数の第１単位回路部から上記複数の第２単位回路部に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第２配線と、
上記第２周辺回路部及び実装領域の間の額縁領域において、上記複数の第２単位回路部から上記実装領域に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第３配線とを備え、
上記複数の第１単位回路部及び複数の第２単位回路部の少なくとも一方の配列ピッチは、内側よりも外側で広くなっている、アクティブマトリクス基板。
【請求項７】
上記表示領域及び第１周辺回路部の間の額縁領域において、上記複数の信号線の隣り合う所定数毎にモノリシックに設けられた複数の第１単位回路が上記表示領域の一辺に沿って一列に配列されたデマルチプレクサ回路部を備え、
上記各第１単位回路は、上記隣り合う所定数の信号線に接続され、
上記複数の第１単位回路部として、上記複数の第１単位回路に上記複数の第１配線を介してそれぞれ接続された複数の第２単位回路が設けられ、
上記複数の第２単位回路部として、上記複数の第２単位回路に上記複数の第２配線を介してそれぞれ接続された複数の第３単位回路が設けられ、
上記デマルチプレクサ回路部及び第１周辺回路部の間の額縁領域において、上記複数の第１配線として、上記複数の第１単位回路から上記複数の第２単位回路に向けて全体の輪郭形状が絞られるように複数の第１ビデオ信号線が設けられ、
上記第１周辺回路部及び第２周辺回路部の間の額縁領域において、上記複数の第２配線として、上記複数の第２単位回路から上記複数の第３単位回路に向けて全体の輪郭形状が絞られるように複数の第２ビデオ信号線が設けられ、
上記複数の第３配線として、複数の第３ビデオ信号線が設けられている、請求項６に記載のアクティブマトリクス基板。
【請求項８】
上記複数の信号線として、複数のソース信号線が設けられている、請求項６又は７に記載のアクティブマトリクス基板。
【請求項９】
上記各第２単位回路は、上記各第１単位回路に検査信号を入力するための検査回路であり、
上記各第３単位回路は、少なくとも上記各第１単位回路を保護するための保護回路である、請求項７又は８に記載のアクティブマトリクス基板。
【請求項１０】
上記各第２単位回路は、少なくとも上記各第１単位回路を保護するための保護回路であり、
上記各第３単位回路は、上記各第１単位回路に検査信号を入力するための検査回路である、請求項７又は８に記載のアクティブマトリクス基板。
【請求項１１】
上記第１周辺回路部の上記表示領域の一辺に沿う長さは、上記デマルチプレクサ回路部の上記表示領域の一辺に沿う長さよりも短くなっていると共に、上記第２周辺回路部の上記表示領域の一辺に沿う長さよりも長くなっている、請求項７乃至１０の何れか１つに記載のアクティブマトリクス基板。
【請求項１２】
請求項１乃至１１の何れか１つに記載されたアクティブマトリクス基板と、
上記アクティブマトリクス基板に対向するように設けられた対向基板と、
上記アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備えている、表示パネル。
【請求項１３】
上記表示媒体層は、液晶層である、請求項１２に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及びそれを備えた表示パネルに関し、特に、３辺フリー構造を有するアクティブマトリクス基板及びそれを備えた表示パネルにおける狭額縁化技術に関するものである。
【背景技術】
【０００２】
近年、液晶表示パネルなどの表示パネルは、様々な電子機器に搭載されている。特に、携帯電話機などのモバイル用途の電子機器では、表示画面の外周部に配置する額縁領域の幅を狭くする、いわゆる、狭額縁化及びそれによる装置の小型化が要望されている。【０００３】
ここで、アクティブマトリクス駆動方式の液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備えている。そして、アクティブマトリクス基板は、上記表示画面に相当する矩形状の表示領域において、互いに平行に延びるように設けられた複数のゲート信号線と、各ゲート信号線と直交する方向に互いに平行に延びるように設けられた複数のソース信号線とを備えている。また、アクティブマトリクス基板には、対向基板から突出する部分の表面に端子領域が設けられている。【０００４】
ところで、アクティブマトリクス駆動方式の表示パネルが搭載されたモバイル用途の電子機器では、装置の小型化や部品点数の低減を図るために、アクティブマトリクス基板の４辺の額縁領域のうち、１辺だけに端子領域が配置し、他の３辺に端子領域が配置しない、いわゆる、３辺フリー構造を有する構成が主流になっている。そして、３辺フリー構造を有するアクティブマトリクス基板では、例えば、端子領域が配置しない対向する２辺に沿って、ゲート制御回路がモノリシックに１つずつ設けられ、端子領域が配置する１辺に沿って、ソース制御回路がモノリシックに設けられていると共に、各ゲート制御回路及びソース制御回路が接続された駆動用ＩＣ（Integrated Circuit）が実装される。ここで、ゲート制御回路には、各ゲート信号線が接続されている。また、ソース制御回路には、各ソース信号線が接続されている。また、ソース制御回路は、例えば、隣り合う３本のソース信号線毎に、駆動用ＩＣに接続されたビデオ信号線からの表示用のソース信号をＲＧＢの色要素毎に振り分けるためのデマルチプレクサ回路と、デマルチプレクサ回路に検査用の信号を入力するための検査回路と、デマルチプレクサ回路、検査回路、及び画像の最小単位である各副画素毎に設けられた各ＴＦＴ（Thin Film Transistor）などを保護するための保護回路とを備えている。【０００５】
例えば、特許文献１には、３辺フリー構造を有するデバイス基板において、上記デマルチプレクサ回路に相当するＲＧＢスイッチ回路と、ビデオ信号用保護回路とを分離すると共に、ビデオ信号用保護回路の配列ピッチをＲＧＢスイッチ回路の配列ピッチよりも短く設定することにより、ビデオ信号用保護回路の配列群の両端の近傍に一般信号用保護回路などの回路や配線を配置するための余剰領域を作り出して、基板の額縁領域を小さくすることができる、と記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００８／０５３６２２号パンフレット（第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に開示されたデバイス基板では、各ビデオ信号用保護回路とソースドライバＩＣとの間に配置される複数の配線（ビデオ信号線）が、ソースドライバＩＣ側に単に集まるように形成されているので、狭額縁化の観点において、改善の余地がある。【０００８】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、３辺フリー構造を有するアクティブマトリクス基板において、端子領域に沿う額縁領域の幅を可及的に狭くすることにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、周辺回路部を構成する複数の単位回路部の配列ピッチが内側よりも外側で広くなるようにしたものである。【００１０】
具体的に本発明に係るアクティブマトリクス基板は、画像表示を行う矩形状の表示領域と、上記表示領域の周りに規定された額縁領域と、上記額縁領域において、上記表示領域の一辺に沿って基板端側に規定された端子領域と、上記端子領域の一部において、上記表示領域の一辺に沿って規定された実装領域と、上記表示領域において、上記表示領域の一辺に直交する方向に互いに平行に延びるように設けられた複数の信号線と、上記表示領域及び実装領域の間の額縁領域において、モノリシックに設けられた複数の単位回路部が上記表示領域の一辺に沿って一列に配列された周辺回路部と、上記表示領域及び周辺回路部の間の額縁領域において、上記複数の信号線から上記複数の単位回路部に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第１配線と、上記周辺回路部及び実装領域の間の額縁領域において、上記複数の単位回路部から上記実装領域に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第２配線とを備え、上記複数の単位回路部の配列ピッチは、内側よりも外側で広くなっている。【００１１】
上記の構成によれば、矩形状の表示領域の周りに規定された額縁領域のうち、基板端側に規定された端子領域に沿う額縁領域において、表示領域と端子領域の一部の実装領域との間に周辺回路部が設けられ、周辺回路部には、モノリシックに設けられた複数の単位回路部が表示領域の一辺に沿って一列に配列され、複数の単位回路部の配列ピッチが内側よりも外側で広くなっているので、例えば、周辺回路部の表示領域の一辺に沿う長さが共通であり、周辺回路部に含まれる単位回路部の個数が共通であると想定し、複数の単位回路部の配列ピッチが平均的な値で一定である場合よりも、複数の第２配線の全体の輪郭形状における絞りを緩くする、すなわち、最も外側に配置される第２配線の表示領域の一辺と交差する角度を小さくすることが可能になる。これにより、複数の第２配線の全体の輪郭形状における表示領域の一辺と直交する方向の長さが短くなるので、３辺フリー構造を有するアクティブマトリクス基板において、端子領域に沿う額縁領域の幅を可及的に狭くすることが可能になる。【００１２】
上記表示領域及び周辺回路部の間の額縁領域において、上記複数の信号線の隣り合う所定数毎にモノリシックに設けられた複数の第１単位回路が上記表示領域の一辺に沿って一列に配列されたデマルチプレクサ回路部を備え、上記各第１単位回路は、上記隣り合う所定数の信号線に接続され、上記複数の単位回路部として、上記複数の第１単位回路に上記複数の第１配線を介してそれぞれ接続された複数の第２単位回路が設けられ、上記デマルチプレクサ回路部及び周辺回路部の間の額縁領域において、上記複数の第１配線として、上記複数の第１単位回路から上記複数の第２単位回路に向けて全体の輪郭形状が絞られるように複数の第１ビデオ信号線が設けられ、上記複数の第２配線として、複数の第２ビデオ信号線が設けられていてもよい。【００１３】
上記複数の信号線として、複数のソース信号線が設けられていてもよい。【００１４】
すなわち、本発明に係るアクティブマトリクス基板は、
画像表示を行う矩形状の表示領域と、
上記表示領域の周りに規定された額縁領域と、
上記額縁領域において、上記表示領域の一辺に沿って基板端側に規定された端子領域と、
上記端子領域の一部において、上記表示領域の一辺に沿って規定された実装領域と、
上記表示領域において、上記表示領域の一辺に直交する方向に互いに平行に延びるように設けられた複数のソース信号線と、
上記表示領域及び実装領域の間の額縁領域において、上記複数のソース信号線の隣り合う所定数毎にモノリシックに設けられ、各々、該隣り合う所定数のソース信号線に接続された複数の第１単位回路が上記表示領域の一辺に沿って一列に配列されたデマルチプレクサ回路部と、
上記デマルチプレクサ回路部及び実装領域の間の額縁領域において、モノリシックに設けられ、上記複数の第１単位回路にそれぞれ接続された複数の第２単位回路が上記表示領域の一辺に沿って一列に配列された周辺回路部と、
上記デマルチプレクサ回路部及び周辺回路部の間の額縁領域において、上記複数の第１単位回路から上記複数の第２単位回路に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第１ビデオ信号線と、
上記周辺回路部及び実装領域の間の額縁領域において、上記複数の第２単位回路から上記実装領域に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第２ビデオ信号線とを備え、
上記複数の第２単位回路の配列ピッチは、内側よりも外側で広くなっている。【００１５】
上記の構成によれば、矩形状の表示領域の周りに規定された額縁領域のうち、基板端側に規定された端子領域に沿う額縁領域において、表示領域に近い側のデマルチプレクサ回路部と端子領域の一部の実装領域との間に周辺回路部が設けられ、周辺回路部には、モノリシックに設けられた複数の第２単位回路が表示領域の一辺に沿って一列に配列され、複数の第２単位回路の配列ピッチが内側よりも外側で広くなっているので、例えば、周辺回路部の表示領域の一辺に沿う長さが共通であり、周辺回路部に含まれる第２単位回路の個数が共通であると想定し、複数の第２単位回路の配列ピッチが平均的な値で一定である場合よりも、複数の第２ビデオ信号線の全体の輪郭形状における絞りを緩くする、すなわち、最も外側に配置される第２ビデオ信号線の表示領域の一辺と交差する角度を小さくすることが可能になる。これにより、複数の第２ビデオ信号線の全体の輪郭形状における表示領域の一辺と直交する方向の長さが短くなるので、３辺フリー構造を有するアクティブマトリクス基板において、端子領域に沿う額縁領域の幅を可及的に狭くすることが可能になる。【００１６】
上記各第２単位回路は、上記各第１単位回路に検査信号を入力するための検査回路、及び少なくとも上記各第１単位回路を保護するための保護回路の少なくとも一方を備えていてもよい。【００１７】
上記の構成によれば、各第２単位回路が検査回路及び／又は保護回路を備えているので、各第２単位回路が検査回路及び保護回路を備えているアクティブマトリクス基板、各第２単位回路が検査回路を備えているアクティブマトリクス基板、又は各第２単位回路が保護回路を備えているアクティブマトリクス基板が具体的に構成される。【００１８】
上記周辺回路部の上記表示領域の一辺に沿う長さは、上記デマルチプレクサ回路部の上記表示領域の一辺に沿う長さよりも短くなっていてもよい。【００１９】
上記の構成によれば、周辺回路部の表示領域の一辺に沿う長さがデマルチプレクサ回路部の表示領域の一辺に沿う長さよりも短くなっているので、周辺回路部の両端の近傍に、例えば、レベルシフト回路、バッファ回路、一般信号用の保護回路、デマルチプレクサ回路用の制御信号線、その制御信号用の保護回路などの他の回路や配線を配置するスペースが確保される。【００２０】
また、本発明に係るアクティブマトリクス基板は、画像表示を行う矩形状の表示領域と、上記表示領域の周りに規定された額縁領域と、上記額縁領域において、上記表示領域の一辺に沿って基板端側に規定された端子領域と、上記端子領域の一部において、上記表示領域の一辺に沿って規定された実装領域と、上記表示領域において、上記表示領域の一辺に直交する方向に互いに平行に延びるように設けられた複数の信号線と、上記表示領域及び実装領域の間の額縁領域において、モノリシックに設けられた複数の第１単位回路部が上記表示領域の一辺に沿って一列に配列された第１周辺回路部と、上記第１周辺回路部及び実装領域の間の額縁領域において、モノリシックに設けられ、上記複数の第１単位回路部にそれぞれ接続された複数の第２単位回路部が上記表示領域の一辺に沿って一列に配列された第２周辺回路部と、上記表示領域及び第１周辺回路部の間の額縁領域において、上記複数の信号線から上記複数の第１単位回路部に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第１配線と、上記第１周辺回路部及び第２周辺回路部の間の額縁領域において、上記複数の第１単位回路部から上記複数の第２単位回路部に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第２配線と、上記第２周辺回路部及び実装領域の間の額縁領域において、上記複数の第２単位回路部から上記実装領域に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第３配線とを備え、上記複数の第１単位回路部及び複数の第２単位回路部の少なくとも一方の配列ピッチは、内側よりも外側で広くなっている。【００２１】
上記の構成によれば、矩形状の表示領域の周りに規定された額縁領域のうち、基板端側に規定された端子領域に沿う額縁領域において、表示領域と端子領域の一部の実装領域との間に第１周辺回路部及び第２周辺回路部が設けられ、第１周辺回路部及び第２周辺回路部には、モノリシックに設けられた複数の第１単位回路部及び複数の第２単位回路部がそれぞれ表示領域の一辺に沿って一列に配列され、複数の第１単位回路部及び／又は複数の第２単位回路部の配列ピッチが内側よりも外側で広くなっているので、例えば、第１周辺回路部の表示領域の一辺に沿う長さが共通であり、第１周辺回路部に含まれる第１単位回路部の個数が共通であり、第２周辺回路部の表示領域の一辺に沿う長さが共通であり、第２周辺回路部に含まれる第２単位回路部の個数が共通であると想定し、複数の第１単位回路部及び複数の第２単位回路部における配列ピッチが平均的な値で一定である場合よりも、複数の第２配線及び／又は複数の第３配線の全体の輪郭形状における絞りを緩くする、すなわち、最も外側に配置される第２配線及び／又は第３配線の表示領域の一辺と交差する角度を小さくすることが可能になる。これにより、複数の第２配線及び／又は複数の第３配線の全体の輪郭形状における表示領域の一辺と直交する方向の長さが短くなるので、３辺フリー構造を有するアクティブマトリクス基板において、端子領域に沿う額縁領域の幅を可及的に狭くすることが可能になる。【００２２】
上記表示領域及び第１周辺回路部の間の額縁領域において、上記複数の信号線の隣り合う所定数毎にモノリシックに設けられた複数の第１単位回路が上記表示領域の一辺に沿って一列に配列されたデマルチプレクサ回路部を備え、上記各第１単位回路は、上記隣り合う所定数の信号線に接続され、上記複数の第１単位回路部として、上記複数の第１単位回路に上記複数の第１配線を介してそれぞれ接続された複数の第２単位回路が設けられ、上記複数の第２単位回路部として、上記複数の第２単位回路に上記複数の第２配線を介してそれぞれ接続された複数の第３単位回路が設けられ、上記デマルチプレクサ回路部及び第１周辺回路部の間の額縁領域において、上記複数の第１配線として、上記複数の第１単位回路から上記複数の第２単位回路に向けて全体の輪郭形状が絞られるように複数の第１ビデオ信号線が設けられ、上記第１周辺回路部及び第２周辺回路部の間の額縁領域において、上記複数の第２配線として、上記複数の第２単位回路から上記複数の第３単位回路に向けて全体の輪郭形状が絞られるように複数の第２ビデオ信号線が設けられ、上記複数の第３配線として、複数の第３ビデオ信号線が設けられていてもよい。【００２３】
上記複数の信号線として、複数のソース信号線が設けられていてもよい。【００２４】
すなわち、本発明に係るアクティブマトリクス基板は、
画像表示を行う矩形状の表示領域と、
上記表示領域の周りに規定された額縁領域と、
上記額縁領域において、上記表示領域の一辺に沿って基板端側に規定された端子領域と、
上記端子領域の一部において、上記表示領域の一辺に沿って規定された実装領域と、
上記表示領域において、上記表示領域の一辺に直交する方向に互いに平行に延びるように設けられた複数のソース信号線と、
上記表示領域及び実装領域の間の額縁領域において、上記複数のソース信号線の隣り合う所定数毎にモノリシックに設けられ、各々、該隣り合う所定数のソース信号線に接続された複数の第１単位回路が上記表示領域の一辺に沿って一列に配列されたデマルチプレクサ回路部と、
上記デマルチプレクサ回路部及び実装領域の間の額縁領域において、モノリシックに設けられ、上記複数の第１単位回路にそれぞれ接続された複数の第２単位回路が上記表示領域の一辺に沿って一列に配列された第１周辺回路部と、
上記第１周辺回路部及び実装領域の間の額縁領域において、モノリシックに設けられ、上記複数の第２単位回路にそれぞれ接続された複数の第３単位回路が上記表示領域の一辺に沿って一列に配列された第２周辺回路部と、
上記デマルチプレクサ回路部及び第１周辺回路部の間の額縁領域において、上記複数の第１単位回路から上記複数の第２単位回路に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第１ビデオ信号線と、
上記第１周辺回路部及び第２周辺回路部の間の額縁領域において、上記複数の第２単位回路から上記複数の第３単位回路に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第２ビデオ信号線と、
上記第２周辺回路部及び実装領域の間の額縁領域において、上記複数の第３単位回路から上記実装領域に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第３ビデオ信号線とを備え、
上記複数の第２単位回路及び複数の第３単位回路の少なくとも一方の配列ピッチは、内側よりも外側で広くなっている。【００２５】
上記の構成によれば、矩形状の表示領域の周りに規定された額縁領域のうち、基板端側に規定された端子領域に沿う額縁領域において、表示領域に近い側のデマルチプレクサ回路部と端子領域の一部の実装領域との間に第１周辺回路部及び第２周辺回路部が設けられ、第１周辺回路部及び第２周辺回路部には、モノリシックに設けられた複数の第２単位回路及び／又は複数の第３単位回路がそれぞれ表示領域の一辺に沿って一列に配列され、複数の第２単位回路及び／又は複数の第３単位回路の配列ピッチが内側よりも外側で広くなっているので、例えば、第１周辺回路部の表示領域の一辺に沿う長さが共通であり、第１周辺回路部に含まれる第２単位回路の個数が共通であり、第２周辺回路部の表示領域の一辺に沿う長さが共通であり、第２周辺回路部に含まれる第３単位回路の個数が共通であると想定し、複数の第２単位回路及び複数の第３単位回路における配列ピッチが平均的な値で一定である場合よりも、複数の第２ビデオ信号線及び／又は複数の第３ビデオ信号線の全体の輪郭形状における絞りを緩くする、すなわち、最も外側に配置される第２ビデオ信号線及び／又は第３ビデオ信号線の表示領域の一辺と交差する角度を小さくすることが可能になる。これにより、複数の第２ビデオ信号線及び／又は複数の第３ビデオ信号線の全体の輪郭形状における表示領域の一辺と直交する方向の長さが短くなるので、３辺フリー構造を有するアクティブマトリクス基板において、端子領域に沿う額縁領域の幅を可及的に狭くすることが可能になる。【００２６】
上記各第２単位回路は、上記各第１単位回路に検査信号を入力するための検査回路であり、上記各第３単位回路は、少なくとも上記各第１単位回路を保護するための保護回路であってもよい。【００２７】
上記の構成によれば、各第２単位回路が検査回路であり、各第３単位回路が保護回路であるので、端子領域に沿う額縁領域において、表示領域に近い側から実装領域に向けて、デマルチプレクサ回路部、検査回路が配列された第１周辺回路部、及び保護回路が配列された第２周辺回路部が順に設けられたアクティブマトリクス基板が具体的に構成される。【００２８】
上記各第２単位回路は、少なくとも上記各第１単位回路を保護するための保護回路であり、上記各第３単位回路は、上記各第１単位回路に検査信号を入力するための検査回路であってもよい。【００２９】
上記の構成によれば、各第２単位回路が保護回路であり、各第３単位回路が検査回路であるので、端子領域に沿う額縁領域において、表示領域に近い側から実装領域に向けて、デマルチプレクサ回路部、保護回路が配列された第１周辺回路部、及び検査回路が配列された第２周辺回路部が順に設けられたアクティブマトリクス基板が具体的に構成される。【００３０】
上記第１周辺回路部の上記表示領域の一辺に沿う長さは、上記デマルチプレクサ回路部の上記表示領域の一辺に沿う長さよりも短くなっていると共に、上記第２周辺回路部の上記表示領域の一辺に沿う長さよりも長くなっていてもよい。【００３１】
上記の構成によれば、第１周辺回路部の上記表示領域の一辺に沿う長さがデマルチプレクサ回路部の表示領域の一辺に沿う長さよりも短くなっていると共に、第２周辺回路部の表示領域の一辺に沿う長さよりも長くなっているので、第１周辺回路部及び第２周辺回路部の各両端の近傍に、例えば、レベルシフト回路、バッファ回路、一般信号用の保護回路、デマルチプレクサ回路用の制御信号線、制御信号用の保護回路などの他の回路や配線を配置するスペースが確保される。【００３２】
また、本発明に係る表示パネルは、上記の何れか１つに記載されたアクティブマトリクス基板と、上記アクティブマトリクス基板に対向するように設けられた対向基板と、上記アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備えている。【００３３】
上記の構成によれば、表示パネルが、端子領域に沿う額縁領域の幅を可及的に狭くすることが可能な３辺フリー構造を有するアクティブマトリクス基板と、そのアクティブマトリクス基板に対向するように設けられた対向基板と、それらの両基板の間に設けられた表示媒体層とを備えているので、３辺フリー構造を有するアクティブマトリクス基板を備えた液晶表示パネルや有機ＥＬ（Electro Luminescence）パネルなどの表示パネルにおいて、端子領域に沿う額縁領域の幅を可及的に狭くすることが可能になる。【００３４】
上記表示媒体層は、液晶層であってもよい。【００３５】
上記の構成によれば、表示媒体層が液晶層であるので、表示パネルとして液晶表示パネルが具体的に構成される。
【発明の効果】
【００３６】
本発明によれば、周辺回路部を構成する複数の単位回路部の配列ピッチが内側よりも外側で広くなっているので、３辺フリー構造を有するアクティブマトリクス基板において、端子領域に沿う額縁領域の幅を可及的に狭くすることができる。
【図面の簡単な説明】
【００３７】
【図１】図１は、実施形態１に係る液晶表示パネルの斜視図である。
【図２】図２は、図１中のII−II線に沿った液晶表示パネルの断面図である。
【図３】図３は、実施形態１に係る液晶表示パネルを構成するアクティブマトリクス基板の平面図である。
【図４】図４は、図３中の領域Ｒａを拡大した平面図である。
【図５】図５は、図３中の領域Ｒｂを拡大した平面図である。
【図６】図６は、図３中の領域Ｒｃを拡大した平面図である。
【図７】図７は、図３中の領域Ｒｄを拡大した平面図である。
【図８】図８は、図３中の領域Ｒｅを拡大した平面図である。
【図９】図９は、図３中の領域Ｒｆを拡大した平面図である。
【図１０】図１０は、図３中の領域Ｒｇを拡大した平面図である。
【図１１】図１１は、実施形態１に係るアクティブマトリクス基板の特徴点を概略的に示す平面図である。
【図１２】図１２は、実施形態１に係るアクティブマトリクス基板を構成するデマルチプレクサ部及び周辺回路部の等価回路図である。
【図１３】図１３は、実施形態１に係るアクティブマトリクス基板の周辺回路部を構成する保護回路の等価回路図である。
【図１４】図１４は、実施形態１に係るアクティブマトリクス基板による効果を示す説明図である。
【図１５】図１５は、実施形態２に係るアクティブマトリクス基板の平面図である。
【図１６】図１６は、実施形態３に係るアクティブマトリクス基板の平面図である。
【図１７】図１７は、実施形態４に係るアクティブマトリクス基板の平面図である。
【図１８】図１８は、実施形態５に係るアクティブマトリクス基板の平面図である。
【発明を実施するための形態】
【００３８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３９】
《発明の実施形態１》
図１〜図１４は、本発明に係るアクティブマトリクス基板及びそれを備えた表示パネルの実施形態１を示している。ここで、図１は、本実施形態の液晶表示パネル５０の斜視図であり、図２は、図１中のII−II線に沿った液晶表示パネル５０の断面図である。また、図３は、液晶表示パネル５０を構成するアクティブマトリクス基板２０ａの平面図である。また、図４〜図１０は、図３中の領域Ｒａ〜Ｒｇをそれぞれ拡大した平面図である。また、図１１は、アクティブマトリクス基板２０ａの特徴点を概略的に示す平面図である。また、図１２は、アクティブマトリクス基板２０ａを構成するデマルチプレクサ部３及び周辺回路部４の等価回路図である。また、図１３（ａ）〜図１３（ｃ）は、周辺回路部４を構成する保護回路９ｅ（９ｅａ〜９ｅｃ）の等価回路図である。
【００４０】
液晶表示パネル５０は、図１及び図２に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ａ及び対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に表示媒体層として設けられた液晶層４０と、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着すると共に、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材４５とを備えている。
【００４１】
アクティブマトリクス基板２０ａ、対向基板３０及びそれらを備えた液晶表示パネル５０では、図１に示すように、シール材４５（図２及び図３参照）の内側に画像表示を行う表示領域Ｄが矩形状に規定され、表示領域Ｄの周りに額縁領域Ｆが枠状に規定されている。また、アクティブマトリクス基板２０ａの額縁領域Ｆには、図１及び図３に示すように、表示領域Ｄの図中の下辺に沿うと共に、対向基板３０から突出するように基板端側に端子領域Ｔが規定されている。さらに、アクティブマトリクス基板２０ａの端子領域Ｔの中央部には、図１及び図３に示すように、表示領域Ｄの図中の下辺に沿うように、駆動用ＩＣを実装するための実装領域Ｍが規定されている。
【００４２】
アクティブマトリクス基板２０ａは、図２及び図３に示すように、ガラス基板などの透明基板１０と、表示領域Ｄにおいて、透明基板１０上に下地膜１１及びゲート絶縁膜１３を介して図３中の横方向に互いに平行に延びるように設けられた複数のゲート信号線１４ｃと、各ゲート信号線１４ｃを覆うように設けられた無機絶縁膜からなる層間絶縁膜１５と、表示領域Ｄにおいて、層間絶縁膜１５上に各ゲート信号線１４ｃと直交する方向（図３中の縦方向）に互いに平行に延びるように設けられた複数のソース信号線１６ａと、各ゲート信号線１４ｃ及び各ソース信号線１６ａの交差部分毎、すなわち、画像の最小単位である各副画素毎にそれぞれ設けられた複数のＴＦＴ（Thin Film Transistor、不図示）と、各ＴＦＴを覆うように設けられた有機絶縁膜からなる保護絶縁膜１７と、表示領域Ｄにおいて、保護絶縁膜１７上にマトリクス状に設けられ、各ＴＦＴにそれぞれ接続された複数の画素電極１８ａと、各画素電極１８ａを覆うように設けられた配向膜（不図示）とを備えている。
【００４３】
各副画素毎に設けられたＴＦＴは、例えば、下地膜１１上に島状に設けられた半導体層と、その半導体層を覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上にその半導体層の一部と重なるように設けられたゲート電極と、そのゲート電極を覆うように設けられた層間絶縁膜１５と、層間絶縁膜１５上に設けられ、互いに離間するように配置されたソース電極及びドレイン電極とを備え、後述する第１単位回路３ｕのＴＦＴ５と実質的に同じ構成になっている。ここで、上記ゲート電極は、ゲート信号線１４ｃの各副画素毎の一部又は側方への突出部である。また、上記ソース電極は、ソース信号線１６ａの各副画素毎の一部又は側方への突出部である。さらに、上記ドレイン電極は、保護絶縁膜１７に形成されたコンタクトホール（不図示）を介して画素電極１８ａに接続されている。
【００４４】
ゲート信号線１４ｃは、図３に示すように、その両端が額縁領域Ｆでゲート制御回路１に接続されている。
【００４５】
ゲート制御回路１は、図３に示すように、表示領域Ｄの図中の左辺及び右辺に沿って、モノリシックにそれぞれ形成されている。また、ゲート制御回路１の近傍には、図３に示すように、レベルシフタ回路、バッファ回路、一般信号用の保護回路などの付属配線回路２がモノリシックに形成されている。ここで、このゲート信号線１４ｃの両端から駆動させる構成により、画素アレイの高解像度化に伴って懸念されるクロストーク（シャドーイング）を抑制することができる。
【００４６】
ソース信号線１６ａは、図３に示すように、額縁領域Ｆでデマルチプレクサ回路部３に接続されている。
【００４７】
デマルチプレクサ回路部３は、図３及び図１１に示すように、表示領域Ｄ及び実装領域Ｍの間であって、表示領域Ｄ及び後述する周辺回路部４の間の額縁領域Ｆに設けられている。また、デマルチプレクサ回路部３は、図４、図８及び図１１に示すように、表示領域Ｄの一辺（図１１中の下辺）に沿って一定のピッチＰａで一列に配列された複数の第１単位回路３ｕを備えている。さらに、デマルチプレクサ回路部３の近傍には、図３に示すように、レベルシフタ回路、バッファ回路、一般信号用の保護回路、デマルチプレクサ回路用の制御信号線、その制御信号用の保護回路などの付属配線回路２がモノリシックに形成されている。なお、本実施形態において、ピッチは、例えば、図４に示すように、隣り合う各構造単位における中心線間の距離である。ここで、ピッチは、基本的に隣り合う各構造単位における中心線間の距離であるが、隣り合う各構造単位において所定の位置（例えば、各構造単位の一方端）を設定して、その設定された所定の位置の間の距離であってもよい。
【００４８】
第１単位回路３ｕは、図１２に示すように、隣り合う３本のソース信号線１６ａ、すなわち、赤色表示用のソース信号線１６ａＲ、緑色表示用のソース信号線１６ａＧ及び青色表示用のソース信号線１６ａＢ毎にモノリシックに形成され、それらの３本のソース信号線１６ａ（１６ａＲ、１６ａＧ、１６ａＢ）に接続されている。また、第１単位回路３ｕは、図１２に示すように、赤色表示用のソース信号線１６ａＲ、緑色表示用のソース信号線１６ａＧ及び青色表示用のソース信号線１６ａＢにそれぞれ接続された３つのＴＦＴ５を備え、デマルチプレクサ回路用の制御信号により、後述する第１ビデオ信号線８ａ及び第２ビデオ信号線８ｂを有するビデオ信号線８、並びに周辺回路部４を介して入力する表示用のソース信号をＲＧＢの色要素毎に振り分けて分配するように構成されている。
【００４９】
ＴＦＴ５は、図２に示すように、下地膜１１上に島状に設けられた半導体層１２ａと、半導体層１２ａを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に半導体層１２ａの一部と重なるように設けられたゲート電極１４ａと、ゲート電極１４ａを覆うように設けられた層間絶縁膜１５と、層間絶縁膜１５上に設けられ、互いに離間するように配置されたソース電極（１６ａ）及びドレイン電極１６ｂとを備えている。
【００５０】
半導体層１２ａは、ゲート電極１４ａに重なるように設けられたチャネル領域（不図示）と、チャネル領域を挟んで互いに離間するように設けられたソース領域及びドレイン領域（不図示）とを備えている。なお、半導体層１２ａのチャネル領域とソース領域及びドレイン領域との間には、ＬＤＤ（Lightly Doped Drain）領域が設けられていてもよい。
【００５１】
ＴＦＴ５のソース電極（１６ａ）は、図２に示すように、ゲート絶縁膜１３及び層間絶縁膜１５の積層膜に形成されたコンタクトホール１５ａを介して半導体層１２ａのソース領域に接続されていると共に、ソース信号線１６ａの端部になっている。
【００５２】
ＴＦＴ５のドレイン電極１６ｂは、図２に示すように、ゲート絶縁膜１３及び層間絶縁膜１５の積層膜に形成されたコンタクトホール１５ｂを介して半導体層１２ａのドレイン領域に接続されていると共に、層間絶縁膜１５に形成されたコンタクトホール１５ｃを介してビデオ信号線８を構成する配線層１４ｂに接続されている。ここで、ＴＦＴ５のソース電極（１６ａ）及びドレイン電極１６ｂは、例えば、アルミニウムやクロムなどの低い電気抵抗を有する金属材料により形成されている。また、配線層１４ｂは、例えば、タングステンやタンタルなどの高い耐食性を有する金属材料により形成されている。
【００５３】
周辺回路部４は、図３及び図１１に示すように、デマルチプレクサ回路部３及び実装領域Ｍの間の額縁領域Ｆに設けられている。また、周辺回路部４は、図５、図７、図９、図１１及び図１２に示すように、表示領域Ｄの一辺（図１１中の下辺）に沿って一列に配列された複数の第２単位回路４ｕ（４ｕａ、４ｕｂ）を複数の単位回路部として備えている。さらに、周辺回路部４の近傍には、図１１に示すように、レベルシフタ回路、バッファ回路、一般信号用の保護回路、デマルチプレクサ回路用の制御信号線、その制御信号用の保護回路などの付属配線回路２がモノリシックに形成されていてもよい。
【００５４】
複数の第２単位回路４ｕは、図５、図７、図９及び図１１に示すように、相対的に広い配列ピッチＰｃで外側に配列された複数の第２単位回路４ｕａと、相対的に狭い配列ピッチＰｆで内側に配列された複数の第２単位回路４ｕｂとを備え、モノリシックに設けられている。
【００５５】
第２単位回路４ｕは、図１２に示すように、第１単位回路３ｕに検査信号を入力するための検査回路６ｅと、第１単位回路３ｕ、検査回路６ｅ及び各副画素毎に設けられたＴＦＴなどを保護するための保護回路９ｅとを備えている。
【００５６】
検査回路６ｅは、図１２に示すように、第１単位回路３ｕのＴＦＴ５と実質的に同じ構成の１つのＴＦＴを備え、検査用の制御信号により、対応する第１単位回路３ｕに検査信号を適宜入力するように構成されている。
【００５７】
保護回路９ｅは、例えば、図１３（ａ）に示すように、相対的に高電位の電圧を供給するための高電位電源線Ｖｄｄと、相対的に低電位の電圧を供給するための低電位電源線Ｖｓｓとの間に、４つのＮチャネル型のＴＦＴが設けられた保護回路９ｅａ、図１３（ｂ）に示すように、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間に、２つのＮチャネル型のＴＦＴ及び２つのＰチャネル型のＴＦＴが設けられた保護回路９ｅｂ、図１３（ｃ）に示すように、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間に、４つのＰチャネル型のＴＦＴが設けられた保護回路９ｅｃなどである。
【００５８】
複数の第２単位回路４ｕは、図３〜図５、図７〜図９及び図１１に示すように、複数の第１配線として設けられた複数の第１ビデオ信号線８ａを介して、複数の第１単位回路３ｕにそれぞれ接続されている。
【００５９】
複数の第１ビデオ信号線８ａは、図３及び図１１に示すように、複数の第１単位回路３ｕから複数の第２単位回路４ｕ（４ｕａ、４ｕｂ）に向けて全体の輪郭形状が絞られるようにそれぞれ設けられている。具体的に、複数の第１ビデオ信号線８ａは、図４に示すように、配列ピッチＰａで配列された各第１単位回路３ｕから表示領域Ｄの一辺（図３中の下辺）に角度θａで交差する方向に配列ピッチＰｂで互いに平行に延びた後に、図５及び図７〜図９に示すように、表示領域Ｄの一辺（図３中の下辺）に直交する方向に屈曲し、その屈曲した方向に配列ピッチＰｃ及びＰｆで互いに平行に延びることにより、複数の第２単位回路４ｕａ及び複数の第２単位回路４ｕｂにそれぞれ到達するように設けられている。
【００６０】
複数の第２単位回路４ｕ（４ｕａ、４ｕｂ）は、図３、図５〜図７及び図９〜図１１に示すように、複数の第２配線として設けられた複数の第２ビデオ信号線８ｂを介して、実装領域Ｍに設けられた複数の端子７にそれぞれ接続されている。
【００６１】
複数の第２ビデオ信号線８ｂは、図３及び図１１に示すように、複数の第２単位回路４ｕ（４ｕａ、４ｕｂ）から実装領域Ｍに向けて全体の輪郭形状が絞られるようにそれぞれ設けられている。具体的に、外側の複数の第２ビデオ信号線８ｂは、図５に示すように、配列ピッチＰｃで配列された各第２単位回路４ｕａから表示領域Ｄの一辺（図３中の下辺）に角度θｂで交差する方向に配列ピッチＰｄで互いに平行に延びた後に、図６に示すように、表示領域Ｄの一辺（図３中の下辺）に直交する方向に屈曲し、その屈曲した方向に配列ピッチＰｅで互いに平行に延びることにより、配列ピッチＰｅで配列された複数の端子７に到達するように設けられている。また、内側の複数の第２ビデオ信号線８ｂは、図７、図９に示すように、配列ピッチＰｆで配列された各第２単位回路４ｕｂから表示領域Ｄの一辺（図３中の下辺）に直交する方向に配列ピッチＰｆで互いに平行に延びることにより、配列ピッチＰｅで配列された複数の端子７に到達するように設けられている。ここで、実装領域Ｍにおいて、各第２ビデオ信号線８ｂを構成する配線層１４ｂの端部には、図２に示すように、層間絶縁膜１５に形成されたコンタクトホール１５ｄを介して、金属導電層１６ｃ及び透明導電層１８ｂが順に積層されることにより、端子７が設けられている。
【００６２】
ビデオ信号線８は、図２に示すように、対向基板３０から突出する領域まで層間絶縁膜１５及び保護絶縁膜１７の積層膜に覆われているので、ビデオ信号線８の腐食を抑制することができるだけでなく、対向基板３０となる基板を分断する際に基板端面が接触しても、ビデオ信号線８の損傷を抑制することができる。なお、ビデオ信号線８の損傷を抑制するために、保護絶縁膜（１７）は、アクティブマトリクス基板２０ａの全面に設けてもよいが、後工程において、剥がれて異物になることを避けるために、端子領域Ｔの不要な部分の保護絶縁膜（１７）は、予め除去しておいた方がよい。また、この保護絶縁膜１７を有機絶縁膜により形成する構成は、例えば、凹凸状の反射電極を有する画素電極を形成する場合、ピクセル・オン・パッシベーション構造を有する高開口率の画素設計の場合などに有効である。
【００６３】
また、複数のビデオ信号線８の互いに平行に延びる配線構造については、単純に直線からなる平行線でなくてもよい。例えば、配線長を揃える目的で小さな蛇行を繰り返しながら実装領域Ｍに向かって互いに平行（並行）に延伸していく配線構造であってもよい。さらに、複数のビデオ信号線８は、位置調整を目的として、任意の短い区間でそれぞれ変形されたりしていてもよい。すなわち、本明細書では、「平行線」と「平行に延びる」とは、異なる概念であり、「平行に延びる」は、「平行線」を含むより広い範囲の概念とする。
【００６４】
ここで、図５に示すように、第２ビデオ信号線８ｂの表示領域Ｄの一辺（図３中の下辺）に角度θｂで交差する方向に延びる部分の表示領域Ｄの一辺（図３中の下辺）と直交する方向に沿う長さＨを短くするには、
ｔａｎθｂ＝Ｈ／Ｗ
という関係式により、角度θｂを小さくする必要がある。この角度θｂを小さくするには、
ｓｉｎθｂ＝Ｐｄ／Ｐｃ
という関係式に基づくと、配列ピッチＰｄが製造装置や製造プロセスに制約されるので、配列ピッチＰｃを大きくすればよい。
【００６５】
一方、周辺回路部４の両端の近傍に、例えば、レベルシフト回路、バッファ回路、一般信号用の保護回路、デマルチプレクサ回路用の制御信号線、制御信号用の保護回路などの他の回路や配線を配置するスペースを確保するには、周辺回路部４を構成する各単位回路４ｕのピッチを狭くすればよいものの、各単位回路４ｕの配列ピッチを一律に狭くすると、配列ピッチＰｃが小さくなるので、結果として、長さＨが長くなってしまう。
【００６６】
そこで、本発明では、複数の第２単位回路４ｕの配列ピッチを内側よりも外側で広くする、すなわち、図１１に示すように、外側の複数の第２単位回路４ｕａの配列ピッチＰｃを内側の複数の第２単位回路４ｕｂの配列ピッチＰｆよりも広くすることにより、周辺回路部４の両端の近傍に他の回路や配線を配置するスペースを確保すると共に、第２ビデオ信号線８ｂの表示領域Ｄの一辺（図３中の下辺）と直交する方向に沿う長さＨを短くすることができる。
【００６７】
対向基板３０は、例えば、ガラス基板などの透明基板（不図示）と、透明基板上に格子状に設けられたブラックマトリクス（不図示）と、ブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層（不図示）と、ブラックマトリクス及び各着色層を覆うように設けられた共通電極（不図示）と、共通電極上に柱状に設けられた複数のフォトスペーサ（不図示）と、共通電極及び各フォトスペーサを覆うように設けられた配向膜（不図示）とを備えている。
【００６８】
液晶層４０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００６９】
上記構成の液晶表示パネル５０では、各副画素において、ゲート制御回路１からのゲート信号がゲート信号線１４ｃを介してゲート電極に送られて、ＴＦＴがオン状態になったときに、実装領域Ｍに実装された駆動用ＩＣからのソース信号がビデオ信号線８、デマルチプレクサ回路部３及びソース信号線１６ａを介してソース電極に送られて、半導体層及びドレイン電極を介して、画素電極１８ａに所定の電荷が書き込まれる。このとき、液晶表示パネル５０では、アクティブマトリクス基板２０ａの各画素電極１８ａと対向基板３０の共通電極との間に電位差が生じ、液晶層４０に所定の電圧が印加される。そして、液晶表示パネル５０では、各副画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して、表示領域Ｄで画像表示が行われる。
【００７０】
次に、本実施形態の液晶表示パネル５０を製造する方法について説明する。ここで、本実施形態の液晶表示パネル５０の製造方法は、アクティブマトリクス基板製造工程、対向基板製造工程及び液晶注入工程を備える。
【００７１】
＜アクティブマトリクス基板製造工程＞
まず、ガラス基板などの透明基板１０上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜、酸化シリコン膜又はそれらの積層膜などを厚さ５０ｎｍ程度で成膜して、下地膜１１を形成する。
【００７２】
続いて、下地膜１１が形成された基板全体に、例えば、ＣＶＤ法により、真性アモルファスシリコン膜を厚さ５０ｎｍ程度で成膜した後に、レーザー光の照射などのアニール処理により多結晶化してポリシリコン膜を形成し、そのポリシリコン膜に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、半導体層１２ａなどを形成する。
【００７３】
その後、半導体層１２ａなどが形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜、酸化シリコン膜又はそれらの積層膜などを厚さ１００ｎｍ程度で成膜して、ゲート絶縁膜１３を形成する。
【００７４】
さらに、ゲート絶縁膜１３が形成された基板全体に、例えば、スパッタリング法により、タングステン膜などの金属膜を厚さ３００ｎｍ程度で成膜した後に、その金属膜に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、ゲート信号線１４ｃ、ゲート電極１４ａ及び配線層１４ｂなどを形成する。
【００７５】
続いて、ゲート信号線１４ｃなどが形成された基板上の半導体層１２ａなどに対して、ゲート電極１４ａをマスクとしてリンやホウ素などの不純物を注入することにより、半導体層１２ａなどにチャネル領域、ソース領域及びドレイン領域を形成する。
【００７６】
さらに、半導体層１２ａのチャネル領域、ソース領域及びドレイン領域が形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜、酸化シリコン膜又はそれらの積層膜などの無機絶縁膜を厚さ７００ｎｍ程度で成膜した後に、その無機絶縁膜及びその下層のゲート絶縁膜１３に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、コンタクトホール１５ａ、１５ｂ、１５ｃ及び１５ｄを有する層間絶縁膜１５を形成する。
【００７７】
そして、層間絶縁膜１５が形成された基板全体に、例えば、スパッタリング法により、アルミニウム膜などの金属膜を厚さ３５０ｎｍ程度で成膜した後に、その金属膜に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、ソース信号線１６ａ、ドレイン電極１６ｂ及び金属導電層１６ｃなどを形成して、ＴＦＴ５及びそれを備えたデマルチプレクサ回路部３の各第１単位回路３ｕを形成する。このとき、各副画素毎に配置するＴＦＴ、ゲート制御回路１、並びに周辺回路部４の各第２単位回路４ｕの検査回路６ｅ及び保護回路９ｅも同時に形成される。
【００７８】
さらに、ソース信号線１６ａなどが形成された基板全体に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜を厚さ２μｍ程度で塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、コンタクトホールを有する保護絶縁膜１７を形成する。
【００７９】
そして、保護絶縁膜１７が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜などの透明導電膜を厚さ１００ｎｍ程度で成膜した後に、その透明導電膜に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、画素電極１８ａ及び透明導電層１８ｂを形成する。
【００８０】
最後に、画素電極１８ａなどが形成された基板全体に、例えば、スピンコート法、スリットコート法又は印刷法により、ポリイミド系の樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
【００８１】
以上のようにして、本実施形態のアクティブマトリクス基板２０ａを製造することができる。
【００８２】
＜対向基板製造工程＞
まず、ガラス基板などの透明基板の基板全体に、例えば、スピンコート法又はスリットコート法により、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、ブラックマトリクスを厚さ１μｍ程度に形成する。
【００８３】
続いて、上記ブラックマトリクスが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、選択した色の着色層（例えば、赤色層）を厚さ１μｍ〜３μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層（例えば、緑色層及び青色層）を厚さ１μｍ〜３μｍ程度に形成する。
【００８４】
さらに、上記各着色層が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの透明導電膜をマスクを用いて厚さ１００ｎｍ程度で成膜することにより、共通電極を形成する。
【００８５】
そして、上記共通電極が形成された基板全体に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜を厚さ４μｍ程度で塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、フォトスペーサを形成する。
【００８６】
最後に、上記フォトスペーサが形成された基板全体に、例えば、スピンコート法、スリットコート法又は印刷法により、ポリイミド系の樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
【００８７】
以上のようにして、本実施形態の対向基板３０を製造することができる。
【００８８】
＜液晶注入工程＞
まず、例えば、上記対向基板製造工程で製造された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化の併用型樹脂などからなるシール材４５を枠状に印刷した後に、シール材４５の内側に液晶材料（４０）を滴下する。
【００８９】
続いて、液晶材料（４０）が滴下された対向基板３０と、上記アクティブマトリクス基板製造工程で製造されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
【００９０】
さらに、上記貼合体に挟持されたシール材４５にＵＶ光を照射した後に、その貼合体を加熱することによりシール材４５を硬化させる。
【００９１】
最後に、シール材４５を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
【００９２】
以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
【００９３】
次に、本実施形態の実施例のアクティブマトリクス基板２０における端子領域Ｄに沿う額縁領域Ｆの幅と、比較例のアクティブマトリクス基板１２０における端子領域Ｄに沿う額縁領域Ｆの幅との差異について説明する。ここで、図１４は、本実施形態のアクティブマトリクス基板２０による効果を示す説明図である。なお、図１４では、複数の第１ビデオ信号線８ａ及び１０８ａ、並びに複数の第２ビデオ信号線８ｂ及び１０８ｂを全体の輪郭形状で示している。
【００９４】
アクティブマトリクス基板２０は、図１４に示すように、複数の第２ビデオ信号線８ｂを図中左右に２つに分けているだけで、その他の構成が上述したアクティブマトリクス基板２０ａと実質的に同じになっている。また、アクティブマトリクス基板１２０は、図１４に示すように、周辺回路部１０４を構成する各第２単位回路１０４ｕが一定の配列ピッチで配列しているだけで、その他の構成がアクティブマトリクス基板２０と実質的に同じになっている。
【００９５】
アクティブマトリクス基板２０及びアクティブマトリクス基板１２０を、下記の表１の条件のように、設計すると、具体的には、アクティブマトリクス基板２０において、周辺回路部４を構成する両外側の１３２個の第２単位回路４ｕａの配列ピッチが８１μｍになり、内側の４５６個の第２単位回路４ｕｂの配列ピッチが３９μｍになるように設計すると共に、アクティブマトリクス基板１２０において、周辺回路部１０４を構成する７２０個の第２単位回路１０４ｕの配列ピッチが５４．５μｍになるように設計すると、アクティブマトリクス基板２０の第２ビデオ信号線８ｂにかかる額縁寸法Ｈａが１４１０μｍとなり、アクティブマトリクス基板１２０の第２ビデオ信号線１０８ｂにかかる額縁寸法Ｈｂが１７７０μｍとなることにより、最終的な端子領域Ｄに沿う額縁領域Ｆの幅が３６０μｍ（＝６７１０μｍ−６３５０μｍ）狭くなることが確認された。
【００９６】
【表１】
2013140760.tif 000003
【００９７】
以上説明したように、本実施形態のアクティブマトリクス基板２０ａ（２０）及びそれを備えた液晶表示パネル５０によれば、矩形状の表示領域Ｄの周りに規定された額縁領域Ｆのうち、基板端側に規定された端子領域Ｔに沿う額縁領域Ｆにおいて、表示領域Ｄに近い側のデマルチプレクサ回路部３と端子領域Ｔの一部の実装領域Ｍとの間に周辺回路部４が設けられ、周辺回路部４には、モノリシックに設けられた複数の第２単位回路４ｕが表示領域Ｄの一辺に沿って一列に配列され、複数の第２単位回路４ｕの配列ピッチが内側よりも外側で広くなっているので、周辺回路部４（１０４）の表示領域Ｄの一辺に沿う長さが共通であり、周辺回路部４（１０４）に含まれる第２単位回路４ｕ（１０４ｕ）の個数が共通であると想定し、複数の第２単位回路１０４ｕの配列ピッチが平均的な値で一定である場合よりも、複数の第２ビデオ信号線８ｂの全体の輪郭形状における絞りを緩くする、すなわち、最も外側に配置される第２ビデオ信号線８ｂの表示領域Ｄの一辺と交差する角度θｂを小さくすることができる。これにより、複数の第２ビデオ信号線８ｂの全体の輪郭形状における表示領域Ｄの一辺と直交する方向の長さＨが短くなるので、３辺フリー構造を有するアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０において、端子領域Ｔに沿う額縁領域Ｆの幅を可及的に狭くすることができる。
【００９８】
また、本実施形態のアクティブマトリクス基板２０ａによれば、周辺回路部４の表示領域Ｄの一辺に沿う長さがデマルチプレクサ回路部３の表示領域Ｄの一辺に沿う長さよりも短くなっているので、周辺回路部４の両端の近傍に、例えば、レベルシフト回路、バッファ回路、一般信号用の保護回路、デマルチプレクサ回路用の制御信号線、その制御信号用の保護回路などの他の回路や配線を配置するスペースを確保することができる。
【００９９】
なお、本実施形態では、各単位回路４ｕにおいてデマルチプレクサ回路部３側から検査回路６ｅ及び保護回路９ｅが順に設けられた周辺回路部４を備えたアクティブマトリクス基板２０ａを例示したが、周辺回路部４の各単位回路４ｕは、デマルチプレクサ回路部３側から保護回路（９ｅ）及び検査回路（６ｅ）が順に設けられた構成であってもよい。
【０１００】
《発明の実施形態２》
図１５は、本実施形態のアクティブマトリクス基板２０ｂの平面図である。なお、以下の各実施形態において、図１〜図１４と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【０１０１】
上記実施形態１では、周辺回路部４に検査回路６ｅ及び保護回路９ｅが設けられたアクティブマトリクス基板２０ａを例示したが、本実施形態では、周辺回路部６に検査回路だけが設けられたアクティブマトリクス基板２０ｂを例示する。
【０１０２】
アクティブマトリクス基板２０ｂでは、図１５に示すように、周辺回路部６を構成し、単位回路部として設けられた各第２単位回路６ｕが上記実施形態１のアクティブマトリクス基板２０ａの検査回路６ｅに相当し、その他の構成が上記実施形態１のアクティブマトリクス基板２０ａと実質的に同じになっている。
【０１０３】
以上説明したように、本実施形態のアクティブマトリクス基板２０ｂによれば、上記実施形態１と同様に、周辺回路部６を構成する複数の第２単位回路６ｕの配列ピッチが内側よりも外側で広くなっているので、３辺フリー構造を有するアクティブマトリクス基板２０ｂにおいて、端子領域Ｔに沿う額縁領域Ｆの幅を可及的に狭くすることができる。
【０１０４】
《発明の実施形態３》
図１６は、本実施形態のアクティブマトリクス基板２０ｃの平面図である。
【０１０５】
上記実施形態２では、周辺回路部６に検査回路だけが設けられたアクティブマトリクス基板２０ｂを例示したが、本実施形態では、周辺回路部９に保護回路だけが設けられたアクティブマトリクス基板２０ｃを例示する。
【０１０６】
アクティブマトリクス基板２０ｃでは、図１６に示すように、周辺回路部９を構成し、単位回路部として設けられた各第２単位回路９ｕが上記実施形態１のアクティブマトリクス基板２０ａの保護回路９ｅに相当し、その他の構成が上記実施形態１のアクティブマトリクス基板２０ａと実質的に同じになっている。
【０１０７】
以上説明したように、本実施形態のアクティブマトリクス基板２０ｃによれば、上記実施形態１及び２と同様に、周辺回路部９を構成する複数の第２単位回路９ｕの配列ピッチが内側よりも外側で広くなっているので、３辺フリー構造を有するアクティブマトリクス基板２０ｃにおいて、端子領域Ｔに沿う額縁領域Ｆの幅を可及的に狭くすることができる。
【０１０８】
《発明の実施形態４》
図１７は、本実施形態のアクティブマトリクス基板２０ｄの平面図である。
【０１０９】
上記各実施形態では、デマルチプレクサ部３及び実装領域Ｍの間に１つの周辺回路部４、６及び９が設けられたアクティブマトリクス基板２０ａ、２０ｂ及び２０ｃを例示したが、本実施形態では、デマルチプレクサ部３及び実装領域Ｍの間に２つの周辺回路部が設けられたアクティブマトリクス基板２０ｄを例示する。
【０１１０】
アクティブマトリクス基板２０ｄでは、図１７に示すように、デマルチプレクサ回路部３及び実装領域Ｍの間の額縁領域Ｆに第１周辺回路部６ａが設けられている。そして、第１周辺回路６ａは、図１７に示すように、表示領域Ｄの一辺（図中の下辺）に沿って一列に配列された複数の第２単位回路６ａｕを複数の第１単位回路部として備えている。さらに、第１周辺回路部６ａの近傍には、図１７に示すように、レベルシフタ回路、バッファ回路、一般信号用の保護回路、デマルチプレクサ回路用の制御信号線、その制御信号用の保護回路などの付属配線回路２がモノリシックに形成されている。ここで、複数の第２単位回路６ａｕの配列ピッチは、内側よりも外側で広くなっている。そして、各第２単位回路６ａｕは、上記実施形態１のアクティブマトリクス基板２０ａの検査回路６ｅと実質的に同じになっている。
【０１１１】
また、アクティブマトリクス基板２０ｄでは、図１７に示すように、第１周辺回路部６ａ及び実装領域Ｍの間の額縁領域Ｆに第２周辺回路部９ａが設けられている。そして、第２周辺回路９ａは、図１７に示すように、表示領域Ｄの一辺（図中の下辺）に沿って一列に配列された複数の第３単位回路９ａｕを複数の第２単位回路部として備えている。ここで、複数の第３単位回路９ａｕの配列ピッチは、内側よりも外側で広くなっている。そして、各第３単位回路９ａｕは、上記実施形態１のアクティブマトリクス基板２０ａの保護回路９ｅと実質的に同じになっている。
【０１１２】
複数の第２単位回路６ａｕは、図１７に示すように、複数の第１配線として設けられた複数の第１ビデオ信号線８ａを介して、複数の第１単位回路３ｕにそれぞれ接続されている。
【０１１３】
複数の第３単位回路９ａｕは、図１７に示すように、複数の第２配線として設けられた複数の第２ビデオ信号線８ｂを介して、複数の第２単位回路６ａｕにそれぞれ接続されている。
【０１１４】
複数の第２ビデオ信号線８ｂは、図１７に示すように、複数の第２単位回路６ａｕから複数の第３単位回路９ａｕに向けて全体の輪郭形状が絞られるようにそれぞれ設けられている。
【０１１５】
複数の第３単位回路９ａｕは、図１７に示すように、複数の第３配線として設けられた複数の第３ビデオ信号線８ｃを介して、実装領域Ｍに設けられた複数の端子（７）にそれぞれ接続されている。
【０１１６】
複数の第３ビデオ信号線８ｃは、図１７に示すように、複数の第３単位回路９ａｕから実装領域Ｍに向けて全体の輪郭形状が絞られるようにそれぞれ設けられている。
【０１１７】
以上説明したように、本実施形態のアクティブマトリクス基板２０ｄによれば、矩形状の表示領域Ｄの周りに規定された額縁領域Ｆのうち、基板端側に規定された端子領域Ｔに沿う額縁領域Ｆにおいて、表示領域Ｄに近い側のデマルチプレクサ回路部３と端子領域Ｔの一部の実装領域Ｍとの間に第１周辺回路部６ａ及び第２周辺回路部が設けられ、第１周辺回路部６ａ及び第２周辺回路部には、モノリシックに設けられた複数の第２単位回路６ａｕ及び複数の第３単位回路９ａｕがそれぞれ表示領域Ｄの一辺に沿って一列に配列され、複数の第２単位回路６ａｕ及び複数の第３単位回路９ａｕの各配列ピッチが内側よりも外側で広くなっているので、例えば、第１周辺回路部６ａの表示領域Ｄの一辺に沿う長さが共通であり、第１周辺回路部６ａに含まれる第２単位回路６ａｕの個数が共通であり、第２周辺回路部９ａの表示領域Ｄの一辺に沿う長さが共通であり、第２周辺回路部９ａに含まれる第３単位回路９ａｕの個数が共通であると想定し、複数の第２単位回路及び複数の第３単位回路における配列ピッチが平均的な値で一定である場合よりも、複数の第２ビデオ信号線８ｂ及び複数の第３ビデオ信号線８ｃの全体の輪郭形状における絞りを緩くする、すなわち、最も外側に配置される第２ビデオ信号線８ｂ及び第３ビデオ信号線８ｃの表示領域Ｄの一辺と交差する角度を小さくすることができる。これにより、複数の第２ビデオ信号線８ｂ及び複数の第３ビデオ信号線８ｃの全体の輪郭形状における表示領域Ｄの一辺と直交する方向の長さが短くなるので、３辺フリー構造を有するアクティブマトリクス基板２０ｄにおいて、端子領域Ｔに沿う額縁領域Ｆの幅を可及的に狭くすることができる。
【０１１８】
また、本実施形態のアクティブマトリクス基板２０ｄによれば、第１周辺回路部６ａの表示領域Ｄの一辺に沿う長さがデマルチプレクサ回路部３の表示領域Ｄの一辺に沿う長さよりも短くなっていると共に、第２周辺回路部９ａの表示領域Ｄの一辺に沿う長さよりも長くなっているので、第１周辺回路部６ａ及び第２周辺回路部９ａの各両端の近傍に、例えば、レベルシフト回路、バッファ回路、一般信号用の保護回路、デマルチプレクサ回路用の制御信号線、制御信号用の保護回路などの他の回路や配線を配置するスペースを確保することができる。
【０１１９】
なお、本実施形態では、複数の第２単位回路６ａｕの配列ピッチ、及び複数の第３単位回路９ａｕの配列ピッチが内側よりも外側で広いアクティブマトリクス基板２０ｄを例示したが、本発明は、複数の第２単位回路６ａｕの配列ピッチ、又は複数の第３単位回路９ａｕの配列ピッチが内側よりも外側で広いアクティブマトリクス基板にも適用することができる。
【０１２０】
《発明の実施形態５》
図１８は、本実施形態のアクティブマトリクス基板２０ｅの平面図である。
【０１２１】
上記実施形態４では、デマルチプレクサ部３及び実装領域Ｍの間に、検査回路として機能する第１周辺回路部６ａ、及び保護回路として機能する第２周辺回路部９ａがデマルチプレクサ部３から順に設けられたアクティブマトリクス基板２０ｄを例示したが、本実施形態では、デマルチプレクサ部３及び実装領域Ｍの間に、保護回路として機能する第１周辺回路部９ｂ、及び検査回路として機能する第２周辺回路部６ｂがデマルチプレクサ部３から順に設けられたアクティブマトリクス基板２０ｅを例示する。
【０１２２】
アクティブマトリクス基板２０ｅでは、図１８に示すように、デマルチプレクサ回路部３及び実装領域Ｍの間の額縁領域Ｆに第１周辺回路部９ｂが設けられている。そして、第１周辺回路９ｂは、図１８に示すように、表示領域Ｄの一辺（図中の下辺）に沿って一列に配列された複数の第２単位回路９ｂｕを複数の第１単位回路部として備えている。さらに、第１周辺回路部９ｂの近傍には、図１８に示すように、レベルシフタ回路、バッファ回路、一般信号用の保護回路、デマルチプレクサ回路用の制御信号線、その制御信号用の保護回路などの付属配線回路２がモノリシックに形成されている。ここで、複数の第２単位回路９ｂｕの配列ピッチは、内側よりも外側で広くなっている。そして、各第２単位回路９ｂｕは、上記実施形態１のアクティブマトリクス基板２０ａの保護回路９ｅと実質的に同じになっている。
【０１２３】
また、アクティブマトリクス基板２０ｅでは、図１８に示すように、第１周辺回路部９ｂ及び実装領域Ｍの間の額縁領域Ｆに第２周辺回路部６ｂが設けられている。そして、第２周辺回路６ｂは、図１８に示すように、表示領域Ｄの一辺（図中の下辺）に沿って一列に配列された複数の第３単位回路６ｂｕを複数の第２単位回路部として備えている。ここで、複数の第３単位回路６ｂｕの配列ピッチは、内側よりも外側で広くなっている。そして、各第３単位回路６ｂｕは、上記実施形態１のアクティブマトリクス基板２０ａの検査回路６ｅと実質的に同じになっている。
【０１２４】
複数の第２単位回路９ｂｕは、図１８に示すように、複数の第１配線として設けられた複数の第１ビデオ信号線８ａを介して、複数の第１単位回路３ｕにそれぞれ接続されている。
【０１２５】
複数の第３単位回路６ｂｕは、図１８に示すように、複数の第２配線として設けられた複数の第２ビデオ信号線８ｂを介して、複数の第２単位回路９ｂｕにそれぞれ接続されている。
【０１２６】
複数の第２ビデオ信号線８ｂは、図１８に示すように、複数の第２単位回路９ｂｕから複数の第３単位回路６ｂｕに向けて全体の輪郭形状が絞られるようにそれぞれ設けられている。
【０１２７】
複数の第３単位回路６ｂｕは、図１８に示すように、複数の第３配線として設けられた複数の第３ビデオ信号線８ｃを介して、実装領域Ｍに設けられた複数の端子（７）にそれぞれ接続されている。
【０１２８】
複数の第３ビデオ信号線８ｃは、図１８に示すように、複数の第３単位回路６ｂｕから実装領域Ｍに向けて全体の輪郭形状が絞られるようにそれぞれ設けられている。
【０１２９】
以上説明したように、本実施形態のアクティブマトリクス基板２０ｅによれば、上記実施形態４と同様に、第１周辺回路部９ｂを構成する複数の第２単位回路９ｂｕの配列ピッチ、及び第２周辺回路部６ｂを構成する複数の第３単位回路６ｂｕの配列ピッチが内側よりも外側で広くなっているので、３辺フリー構造を有するアクティブマトリクス基板２０ｅにおいて、端子領域Ｔに沿う額縁領域Ｆの幅を可及的に狭くすることができる。
【０１３０】
なお、本実施形態では、複数の第２単位回路９ｂｕの配列ピッチ、及び複数の第３単位回路６ｂｕの配列ピッチが内側よりも外側で広いアクティブマトリクス基板２０ｅを例示したが、本発明は、複数の第２単位回路９ｂｕの配列ピッチ、又は複数の第３単位回路６ｂｕの配列ピッチが内側よりも外側で広いアクティブマトリクス基板にも適用することができる。
【０１３１】
なお、上記各実施形態では、額縁領域にデマルチプレクサ回路がモノリシックに設けられたアクティブマトリクス基板を例示したが、本発明は、デマルチプレクサ回路が省略されたアクティブマトリクス基板、すなわち、駆動用ＩＣでソース信号を直接駆動するアクティブマトリクス基板にも適用することができる。
【０１３２】
また、上記各実施形態では、ソース側の額縁領域Ｆの幅が狭くなるアクティブマトリクス基板を例示したが、本発明は、ゲート側の額縁領域Ｆの幅が狭くなるアクティブマトリクス基板にも適用することができる。
【０１３３】
また、上記各実施形態では、表示領域Ｄの中心線Ｃに対して左右対称の配線構造を有するアクティブマトリクス基板を例示したが、本発明は、表示領域Ｄの中心線Ｃに対して左右非対称の配線構造を有するアクティブマトリクス基板にも適用することができる。
【０１３４】
また、上記各実施形態では、表示パネルとして、液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）表示パネル、無機ＥＬ表示パネル、プラズマ表示パネル、電子ペーパーなどの他の表示パネルにも適用することができ、また、パネルの小型化が要望されるモバイル用途の表示パネルだけでなく、テレビジョンや電子看板などのモニター用途の大型の表示パネルなどにも適用することができる。
【０１３５】
また、上記各実施形態では、各画素が３つの副画素（赤、緑及び青）を有する液晶表示パネルを例示したが、本発明は、各画素が４つ以上の副画素（例えば、赤、緑、青及び黄や赤、緑、青及び白など）を有する表示パネルにも適用することができる。
【０１３６】
また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたアクティブマトリクス基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶアクティブマトリクス基板にも適用することができる。
【産業上の利用可能性】
【０１３７】
以上説明したように、本発明は、３辺フリー構造を有するアクティブマトリクス基板において、端子領域に沿う額縁領域の幅を可及的に狭くすることができるので、モバイル用途の電子機器に搭載される表示パネルについて有用である。
【符号の説明】
【０１３８】
Ｄ        表示領域
Ｆ        額縁領域
Ｍ        実装領域
Ｔ        端子領域
３        デマルチプレクサ回路部
３ｕ      第１単位回路
４        周辺回路部
４ｕ，４ｕａ，４ｕｂ    第２単位回路（単位回路部）
６        周辺回路部
６ａ      第１周辺回路部
６ａｕ    第２単位回路（第１単位回路部）
６ｕ      第２単位回路（単位回路部）
６ｂ      第２周辺回路部
６ｂｕ    第３単位回路（第２単位回路部）
６ｅ      検査回路
８        ビデオ信号線
８ａ      第１ビデオ信号線（第１配線）
８ｂ      第２ビデオ信号線（第２配線）
８ｃ      第３ビデオ信号線（第３配線）
９        周辺回路部
９ａ      第２周辺回路部
９ａｕ    第３単位回路（第２単位回路部）
９ｂ      第１周辺回路部
９ｂｕ    第２単位回路（第１単位回路部）
９ｕ      第２単位回路（単位回路部）
９ｅ、９ｅａ〜９ｅｃ    保護回路
１６ａ    ソース信号線
２０，２０ａ〜２０ｅ    アクティブマトリクス基板
３０      対向基板
４０      液晶層（表示媒体層）
５０      液晶表示パネル
【図１】
2013140760.tif 000004
【図２】
2013140760.tif 000005
【図３】
2013140760.tif 000006
【図４】
2013140760.tif 000007
【図５】
2013140760.tif 000008
【図６】
2013140760.tif 000009
【図７】
2013140760.tif 000010
【図８】
2013140760.tif 000011
【図９】
2013140760.tif 000012
【図１０】
2013140760.tif 000013
【図１１】
2013140760.tif 000014
【図１２】
2013140760.tif 000015
【図１３】
2013140760.tif 000016
【図１４】
2013140760.tif 000017
【図１５】
2013140760.tif 000018
【図１６】
2013140760.tif 000019
【図１７】
2013140760.tif 000020
【図１８】
2013140760.tif 000021
【手続補正書】
【提出日】平成26年7月29日(2014.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画像表示を行う矩形状の表示領域と、
上記表示領域の周りに規定された額縁領域と、
上記額縁領域において、上記表示領域の一辺に沿って基板端側に規定された端子領域と、
上記端子領域の一部において、上記表示領域の一辺に沿って規定された実装領域と、
上記表示領域において、上記表示領域の一辺に直交する方向に互いに平行に延びるように設けられた複数の信号線と、
上記表示領域及び実装領域の間の額縁領域において、モノリシックに設けられた複数の単位回路部が上記表示領域の一辺に沿って一列に配列された周辺回路部と、
上記表示領域及び周辺回路部の間の額縁領域において、上記複数の信号線から上記複数の単位回路部に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第１配線と、
上記周辺回路部及び実装領域の間の額縁領域において、上記複数の単位回路部から上記実装領域に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第２配線とを備え、
上記複数の単位回路部の配列ピッチは、内側よりも外側で広くなっている、アクティブマトリクス基板。
【請求項２】
上記表示領域及び周辺回路部の間の額縁領域において、上記複数の信号線の隣り合う所定数毎にモノリシックに設けられた複数の第１単位回路が上記表示領域の一辺に沿って一列に配列されたデマルチプレクサ回路部を備え、
上記各第１単位回路は、上記隣り合う所定数の信号線に接続され、
上記複数の単位回路部として、上記複数の第１単位回路に上記複数の第１配線を介してそれぞれ接続された複数の第２単位回路が設けられ、
上記デマルチプレクサ回路部及び周辺回路部の間の額縁領域において、上記複数の第１配線として、上記複数の第１単位回路から上記複数の第２単位回路に向けて全体の輪郭形状が絞られるように複数の第１ビデオ信号線が設けられ、
上記複数の第２配線として、複数の第２ビデオ信号線が設けられている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
上記複数の信号線として、複数のソース信号線が設けられている、請求項１又は２に記載のアクティブマトリクス基板。
【請求項４】
上記各第２単位回路は、上記各第１単位回路に検査信号を入力するための検査回路、及び少なくとも上記各第１単位回路を保護するための保護回路の少なくとも一方を備えている、請求項２又は３に記載のアクティブマトリクス基板。
【請求項５】
上記周辺回路部の上記表示領域の一辺に沿う長さは、上記デマルチプレクサ回路部の上記表示領域の一辺に沿う長さよりも短くなっている、請求項２に記載のアクティブマトリクス基板。
【請求項６】
画像表示を行う矩形状の表示領域と、
上記表示領域の周りに規定された額縁領域と、
上記額縁領域において、上記表示領域の一辺に沿って基板端側に規定された端子領域と、
上記端子領域の一部において、上記表示領域の一辺に沿って規定された実装領域と、
上記表示領域において、上記表示領域の一辺に直交する方向に互いに平行に延びるように設けられた複数の信号線と、
上記表示領域及び実装領域の間の額縁領域において、モノリシックに設けられた複数の第１単位回路部が上記表示領域の一辺に沿って一列に配列された第１周辺回路部と、
上記第１周辺回路部及び実装領域の間の額縁領域において、モノリシックに設けられ、上記複数の第１単位回路部にそれぞれ接続された複数の第２単位回路部が上記表示領域の一辺に沿って一列に配列された第２周辺回路部と、
上記表示領域及び第１周辺回路部の間の額縁領域において、上記複数の信号線から上記複数の第１単位回路部に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第１配線と、
上記第１周辺回路部及び第２周辺回路部の間の額縁領域において、上記複数の第１単位回路部から上記複数の第２単位回路部に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第２配線と、
上記第２周辺回路部及び実装領域の間の額縁領域において、上記複数の第２単位回路部から上記実装領域に向けて全体の輪郭形状が絞られるようにそれぞれ設けられた複数の第３配線とを備え、
上記複数の第１単位回路部及び複数の第２単位回路部の少なくとも一方の配列ピッチは、内側よりも外側で広くなっている、アクティブマトリクス基板。
【請求項７】
上記表示領域及び第１周辺回路部の間の額縁領域において、上記複数の信号線の隣り合う所定数毎にモノリシックに設けられた複数の第１単位回路が上記表示領域の一辺に沿って一列に配列されたデマルチプレクサ回路部を備え、
上記各第１単位回路は、上記隣り合う所定数の信号線に接続され、
上記複数の第１単位回路部として、上記複数の第１単位回路に上記複数の第１配線を介してそれぞれ接続された複数の第２単位回路が設けられ、
上記複数の第２単位回路部として、上記複数の第２単位回路に上記複数の第２配線を介してそれぞれ接続された複数の第３単位回路が設けられ、
上記デマルチプレクサ回路部及び第１周辺回路部の間の額縁領域において、上記複数の第１配線として、上記複数の第１単位回路から上記複数の第２単位回路に向けて全体の輪郭形状が絞られるように複数の第１ビデオ信号線が設けられ、
上記第１周辺回路部及び第２周辺回路部の間の額縁領域において、上記複数の第２配線として、上記複数の第２単位回路から上記複数の第３単位回路に向けて全体の輪郭形状が絞られるように複数の第２ビデオ信号線が設けられ、
上記複数の第３配線として、複数の第３ビデオ信号線が設けられている、請求項６に記載のアクティブマトリクス基板。
【請求項８】
上記複数の信号線として、複数のソース信号線が設けられている、請求項６又は７に記載のアクティブマトリクス基板。
【請求項９】
上記各第２単位回路は、上記各第１単位回路に検査信号を入力するための検査回路であり、
上記各第３単位回路は、少なくとも上記各第１単位回路を保護するための保護回路である、請求項７又は８に記載のアクティブマトリクス基板。
【請求項１０】
上記各第２単位回路は、少なくとも上記各第１単位回路を保護するための保護回路であり、
上記各第３単位回路は、上記各第１単位回路に検査信号を入力するための検査回路である、請求項７又は８に記載のアクティブマトリクス基板。
【請求項１１】
上記第１周辺回路部の上記表示領域の一辺に沿う長さは、上記デマルチプレクサ回路部の上記表示領域の一辺に沿う長さよりも短くなっていると共に、上記第２周辺回路部の上記表示領域の一辺に沿う長さよりも長くなっている、請求項７に記載のアクティブマトリクス基板。
【請求項１２】
請求項１乃至１１の何れか１つに記載されたアクティブマトリクス基板と、
上記アクティブマトリクス基板に対向するように設けられた対向基板と、
上記アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備えている、表示パネル。
【請求項１３】
上記表示媒体層は、液晶層である、請求項１２に記載の表示パネル。
［補正の理由等］
本願に対応する国際特許出願であるＰＣＴ／ＪＰ２０１３／００１６９６についての国際調査機関の見解書で指摘された不備を解消するために、請求項５及び１１において、引用項の一部を削除する補正を行いました。
【国際調査報告】
2013140760.tif 000022
2013140760.tif 000023
2013140760.tif 000024
2013140760.tif 000025