(57)【要約】  被試験デバイスを試験する試験システムであって、被試験デバイスの内部に設けられ、被試験デバイスの動作回路を試験するのに用いられる複数の試験用内蔵回路と、複数の試験用内蔵回路に対して共通バスを介して電気的に接続され、与えられる外部信号に応じたデバイス内制御信号を共通バスに供給することで、それぞれの試験用内蔵回路を制御するデバイス側制御部と、デバイス側制御部に外部信号を供給する試験装置とを備える試験システムを提供する。
2009147810.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験システムであって、
前記被試験デバイスの内部に設けられ、前記被試験デバイスの動作回路を試験するのに用いられる複数の試験用内蔵回路と、
前記複数の試験用内蔵回路に対して共通バスを介して電気的に接続され、与えられる外部信号に応じたデバイス内制御信号を前記共通バスに供給することで、それぞれの試験用内蔵回路を制御するデバイス側制御部と、
前記デバイス側制御部に前記外部信号を供給する試験装置と
を備える試験システム。
【請求項２】
前記試験装置は、
前記動作回路を試験する試験回路と、
前記試験回路および前記試験用内蔵回路を同期して動作させる同期制御部と
を備える請求項１に記載の試験システム。
【請求項３】
前記試験装置は、前記デバイス側制御部に前記外部信号を供給するテスタ側制御部を更に備え、
前記試験回路は、予め定められたテストサイクルに応じて動作し、
前記同期制御部は、前記テスタ側制御部が生成する前記外部信号を、前記テストサイクルに同期させる
請求項２に記載の試験システム。
【請求項４】
前記テスタ側制御部は、前記デバイス内制御信号と略同一のビット構成を有するテスタ内制御信号を生成して、前記試験回路を更に制御する
請求項３に記載の試験システム。
【請求項５】
前記テスタ側制御部は、前記試験回路が前記動作回路を所定の状態にした後に、前記試験用内蔵回路により前記動作回路を試験させる前記外部信号を生成する
請求項４に記載の試験システム。
【請求項６】
前記被試験デバイスは、
前記動作回路と、前記被試験デバイスの外部との間で信号を入出力する実動作ピンと、
前記デバイス側制御部と、前記被試験デバイスの外部との間で信号を入出力する試験用ピンと
を更に備え、
前記テスタ側制御部は、前記試験用ピンを介して前記デバイス側制御部と信号を入出力し、
前記試験回路は、前記実動作ピンを介して前記動作回路と信号を入出力する
請求項５に記載の試験システム。
【請求項７】
前記試験用内蔵回路の少なくとも一つは、アナログ信号を入出力するアナログ回路を含み、
前記被試験デバイスは、前記アナログ回路を含む前記試験用内蔵回路に接続されるキャリブレーション用ピンを更に備え、
前記試験装置は、前記キャリブレーション用ピンを介して前記試験用内蔵回路にキャリブレーション用の信号を供給する
請求項６に記載の試験システム。
【請求項８】
前記試験システムは、被試験ウエハに形成された複数の前記被試験デバイスを試験し、
前記試験装置は、前記被試験ウエハに対向して配置され、複数の前記被試験デバイスに対応する複数の回路ブロックが形成される試験基板を更に備え、
前記複数の回路ブロックのそれぞれは、前記試験回路および前記同期制御部を有し、対応する前記被試験デバイスを試験する
請求項２に記載の試験システム。
【請求項９】
前記試験装置は、前記試験基板に形成され、前記被試験デバイスに設けられた試験用ピンを介して前記動作回路を試験するＢＯＳＴ回路を更に備える
請求項８に記載の試験システム。
【請求項１０】
入力信号に応じて動作する動作回路を備える電子デバイスであって、
前記電子デバイスの内部に設けられ、前記動作回路を試験する複数の試験用内蔵回路と、
前記複数の試験用内蔵回路に対して共通バスを介して電気的に接続され、与えられる外部信号に応じたデバイス内制御信号を前記共通バスに供給することで、それぞれの試験用内蔵回路を制御するデバイス側制御部と
を備える電子デバイス。
【請求項１１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスは、
前記被試験デバイスの内部に設けられ、前記被試験デバイスの動作回路を試験するのに用いる複数の試験用内蔵回路と、
前記複数の試験用内蔵回路に対して共通バスを介して電気的に接続され、与えられる外部信号に応じたデバイス内制御信号を前記共通バスに供給することで、それぞれの試験用内蔵回路を制御するデバイス側制御部と
を備え、
前記試験装置は、
前記デバイス側制御部に前記外部信号を供給するテスタ側制御部と、
前記動作回路を試験する試験回路と、
前記試験回路および前記試験用内蔵回路を同期して動作させる同期制御部と
を備える試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験システム、電子デバイス、および、試験装置に関する。本出願は、下記の米国仮出願および米国出願に関連し、下記の米国仮出願および米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．ＵＳ６１／０５７，８７１    出願日  ２００８年６月１日
２．ＵＳ１２／２５７，３９６    出願日  ２００８年１０月２４日
【背景技術】
【０００２】
半導体デバイスを試験する方法として、ＢＩＳＴ回路を用いた試験が知られている。半導体デバイスに内蔵したＢＩＳＴ回路を用いて半導体デバイスを試験することで、高性能な試験装置を用いずとも被試験デバイスを試験することができる。例えば、半導体デバイスの外部に設けられた試験装置は、ＢＩＳＴ回路との間で比較的に低周波数の信号を入出力することで、ＢＩＳＴ回路に半導体デバイスを試験させ、また、試験結果を受け取ることができる。
【先行技術文献】
【特許文献】
【０００３】
現時点で、先行技術文献を把握していないので、その記載を省略する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＢＩＳＴ回路の有効性は、半導体デバイス内のロジック回路を試験するＢＩＳＴ回路、および、メモリ回路を試験するＢＩＳＴ回路の実績により立証されている。今後、アナログ回路の試験のように、多様な試験にＢＩＳＴ回路が拡張される可能性が考えられる。【０００５】
このため、メモリ回路、ロジック回路、および、アナログ回路等がモノリシック化されたＳｏＣおよびＳｉＰ等では、これらの回路を試験すべく、複数種類のＢＩＳＴが搭載される可能性がある。特に、半導体プロセスの微細化が進み、半導体デバイスにおいてＢＩＳＴ回路が占める領域が小さくなれば、より多くのＢＩＳＴ回路が半導体デバイスに実装されると考えられる。【０００６】
しかし、複数種類のＢＩＳＴ回路が半導体デバイスに実装された場合、外部の試験装置からの各ＢＩＳＴ回路の制御が煩雑になる。また、ＢＩＳＴ回路を制御する試験用のピンを、ＢＩＳＴ回路毎に設けなければならない。更に、ＢＩＳＴ回路と、外部の試験装置における試験回路とを連携させて半導体デバイスを試験する場合、複数のＢＩＳＴ回路を、試験回路からの信号に同期させることになり、制御が難しい。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験システムであって、被試験デバイスの内部に設けられ、被試験デバイスの動作回路を試験するのに用いられる複数の試験用内蔵回路と、複数の試験用内蔵回路に対して共通バスを介して電気的に接続され、与えられる外部信号に応じたデバイス内制御信号を共通バスに供給することで、それぞれの試験用内蔵回路を制御するデバイス側制御部と、デバイス側制御部に外部信号を供給する試験装置とを備える試験システムが提供される。【０００８】
第２の態様によると、入力信号に応じて動作する動作回路を備える電子デバイスであって、電子デバイスの内部に設けられ、動作回路を試験する複数の試験用内蔵回路と、複数の試験用内蔵回路に対して共通バスを介して電気的に接続され、与えられる外部信号に応じたデバイス内制御信号を共通バスに供給することで、それぞれの試験用内蔵回路を制御するデバイス側制御部とを備える電子デバイスが提供される。【０００９】
第３の態様によると、被試験デバイスを試験する試験装置であって、被試験デバイスは、被試験デバイスの内部に設けられ、被試験デバイスの動作回路を試験するのに用いる複数の試験用内蔵回路と、複数の試験用内蔵回路に対して共通バスを介して電気的に接続され、与えられる外部信号に応じたデバイス内制御信号を共通バスに供給することで、それぞれの試験用内蔵回路を制御するデバイス側制御部とを備え、試験装置は、デバイス側制御部に外部信号を供給するテスタ側制御部と、動作回路を試験する試験回路と、試験回路および試験用内蔵回路を同期して動作させる同期制御部とを備える試験装置が提供される。【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】一つの実施形態に係る試験システム１０の構成例を示す図である。
【図２】被試験デバイス１１０および回路ブロック２２０の構成例を示す図である。
【図３】テスタ内制御信号のビット構成例を示す図である。
【図４】同期制御部２３０およびテスタ側制御部２２６の動作例を示すタイミングチャートである。
【図５】被試験デバイス１１０の他の構成例を示す図である。
【図６】動作回路１０２の構成例を示す図である。
【図７】被試験デバイス１１０および回路ブロック２２０の他の構成例を示す図である。
【図８】被試験デバイス１１０の他の構成例を示す図である。
【図９】回路ブロック２２０の構成例を示す図である。
【図１０】試験装置２００の他の構成例を示す図である。
【図１１】それぞれの試験基板２０２に設けられる回路ブロック２２０、および、接続部３２０の例を示す図である。
【発明を実施するための形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、一つの実施形態に係る試験システム１０の構成例を示す図である。試験システム１０は、半導体回路等の被試験デバイス１１０を試験するシステムであって、被試験デバイス１１０の内部に設けられた試験用内蔵回路と、試験装置２００とを備える。本例の試験システム１０は、被試験ウエハ１００に形成された複数の被試験デバイス１１０を並行して試験する。
【００１４】
試験装置２００は、試験基板２０２およびメインフレーム２１０を有する。試験基板２０２は、被試験ウエハ１００と対向して配置され、複数の被試験デバイス１１０のそれぞれと、一括して電気的に接続されてよい。試験基板２０２には、複数の被試験デバイス１１０と一対一に対応する、複数の回路ブロック２２０が形成される。それぞれの回路ブロック２２０は、対応する被試験デバイス１１０と電気的に接続され、当該被試験デバイス１１０を試験する。
【００１５】
試験基板２０２は、被試験ウエハ１００と同一の半導体材料で形成されたウエハであってよい。例えば試験基板２０２は、シリコン基板であってよい。また、試験基板２０２は、被試験ウエハ１００の基板と略同一の熱膨張率を有する半導体材料で形成されてもよい。また、試験基板２０２は、プリント基板であってもよい。
【００１６】
また、本例の試験基板２０２は、被試験ウエハ１００と略同一の形状を有してよい。一例として、試験基板２０２は、被試験ウエハ１００と略同一の直径を有する円盤形状の基板であってよい。また、試験基板２０２は、被試験デバイス１１０を載置するソケットボード等の基板であってもよい。以下では、試験基板２０２が、被試験ウエハ１００と略同一の形状を有して、被試験ウエハ１００と対向して配置される例を用いて説明する。
【００１７】
それぞれの回路ブロック２２０は、被試験ウエハ１００において複数の被試験デバイス１１０が形成される領域に対応する、試験基板２０２の領域に形成されてよい。例えば、試験基板２０２および被試験ウエハ１００を重ね合わせた場合に、回路ブロック２２０が形成される領域と、被試験デバイス１１０が形成される領域とが重なるように、それぞれの回路ブロック２２０が形成されてよい。
【００１８】
なお、被試験デバイス１１０および回路ブロック２２０は、被試験ウエハ１００および試験基板２０２において対向する対向面に設けられてよい。また、回路ブロック２２０は、試験基板２０２における当該対向面の裏面に設けられてもよい。この場合、それぞれの回路ブロック２２０は、試験基板２０２に形成されるビアホールを介して、対応する被試験デバイス１１０と電気的に接続されてよい。
【００１９】
また、電気的に接続するとは、２つの部材間で電気信号を伝送可能となる状態を指してよい。例えば、回路ブロック２２０および被試験デバイス１１０の入出力パッドは、直接に接触、または、他の導体を介して間接的に接触することで、電気的に接続されてよい。例えば試験システム１０は、被試験ウエハ１００および試験基板２０２の間に、これらのウエハと略同一直径のメンブレンシート等のプローブ部材を備えてよい。メンブレンシートは、回路ブロック２２０および被試験デバイス１１０の、対応する入出力パッド間を電気的に接続するバンプを有する。また試験システム１０は、メンブレンシートおよび試験基板２０２の間に異方性導電シートを備えてもよい。
【００２０】
また、回路ブロック２２０および被試験デバイス１１０の入出力パッドは、容量結合（静電結合とも称する）または誘導結合（磁気結合とも称する）等のように、非接触の状態で電気的に接続されてもよい。また、回路ブロック２２０および被試験デバイス１１０における入出力パッド間の伝送線路の一部が、光学的な伝送線路であってもよい。
【００２１】
本例の試験基板２０２は、試験基板２０２が、被試験ウエハ１００と同一の半導体材料で形成されるので、周囲温度が変動したような場合であっても、試験基板２０２と被試験ウエハ１００との間の電気的な接続を良好に維持することができる。このため、例えば被試験ウエハ１００を加熱して試験するような場合であっても、被試験ウエハ１００を精度よく試験することができる。
【００２２】
また、試験基板２０２が半導体材料で形成される場合、試験基板２０２に高密度の回路ブロック２２０を容易に形成することができる。例えば、露光等を用いた半導体プロセスにより、試験基板２０２に高密度の回路ブロック２２０を容易に形成することができる。このため、多数の被試験デバイス１１０に対応する多数の回路ブロック２２０を、試験基板２０２に比較的に容易に形成することができる。
【００２３】
また、試験基板２０２に回路ブロック２２０を設ける場合、メインフレーム２１０の規模を低減することができる。例えばメインフレーム２１０は、回路ブロック２２０に対して試験の開始等のタイミングを通知する機能、回路ブロック２２０における試験結果を読み出す機能、回路ブロック２２０および被試験デバイス１１０の駆動電力を供給する機能の各機能を有すればよい。例えばメインフレーム２１０は、パーソナルコンピュータ等を用いて、各回路ブロック２２０を制御してよい。
【００２４】
図２は、被試験デバイス１１０および回路ブロック２２０の構成例を示す図である。被試験デバイス１１０は、複数の動作回路１０２、複数のＢＩＳＴ回路１２０、デバイス側制御部１２２、インタフェース１２４、インタフェース１２６、実動作ピン１４０、実動作ピン１４２、および、試験用ピン１４４を有する。ＢＩＳＴ回路１２０は、被試験デバイス１１０の内部に設けられ、動作回路１０２を試験するのに用いられる試験用内蔵回路の一例である。
【００２５】
インタフェース１２４は、試験用ピン１４４およびデバイス側制御部１２２の間に設けられ、信号の入出力を行う。例えばデバイス側制御部１２２は、試験用ピン１４４およびインタフェース１２４を介して、回路ブロック２２０から外部信号を受け取ってよい。また、デバイス側制御部１２２は、試験用ピン１４４およびインタフェース１２４を介して、ＢＩＳＴ回路１２０による試験結果を回路ブロック２２０に出力してよい。
【００２６】
インタフェース１２６は、実動作ピン１４２および動作回路１０２の間に設けられ、信号の入出力を行う。例えば実動作ピン１４２はデジタルＩ／Ｏピンであり、インタフェース１２６は、実動作ピン１４２と、ロジック回路を含む動作回路１０２との間でデジタル信号の入出力を行ってよい。インタフェース１２４およびインタフェース１２６は、バッファ回路であってよい。
【００２７】
また、実動作ピン１４０は、アナログＩ／Ｏピン、高速Ｉ／Ｆピン、光Ｉ／Ｏピン等であってよい。実動作ピン１４０は、動作回路１０２と、被試験デバイス１１０の外部との間で信号を入出力する。実動作ピン１４０は、被試験デバイス１１０が製品に実装された場合に、当該製品内の他の回路と電気的に接続されるピンであってよい。被試験デバイス１１０の試験時においては、実動作ピン１４０は、回路ブロック２２０および動作回路１０２の間で、アナログ信号、高周波信号、光信号等の入出力を行う。
【００２８】
また、試験用ピン１４４は、デバイス側制御部１２２と、被試験デバイス１１０の外部との間で信号を入出力する。試験用ピン１４４は、被試験デバイス１１０が製品に実装された場合には使用されないピンであってよい。被試験デバイス１１０の試験時においては、試験用ピン１４４は、試験装置２００に電気的に接続される。
【００２９】
それぞれの動作回路１０２は、被試験デバイス１１０の実装時において所定の動作を行う。例えば動作回路１０２は、与えられるデータを記憶するメモリ回路、与えられるデジタル信号に応じたデジタル信号を出力するロジック回路、与えられるデジタル信号をアナログ信号に変換するＡ／Ｄ変換回路、与えられるアナログ信号をデジタル信号に変換するＤ／Ａ変換回路、与えられるアナログ信号に応じたアナログ信号を出力するアナログ回路、被試験デバイス１１０の外部とアナログ信号を入出力するアナログＩ／Ｏ回路等であってよい。
【００３０】
複数のＢＩＳＴ回路１２０は、複数の動作回路１０２と対応して設けられる。それぞれのＢＩＳＴ回路１２０は、対応する動作回路１０２が正常に動作するか否かを試験する。例えばＢＩＳＴ回路１２０は、対応する動作回路１０２に所定の試験信号を供給したときに、動作回路１０２が所定の信号を出力するか否かに基づいて、動作回路１０２が正常に動作したか否かを判定してよい。
【００３１】
デバイス側制御部１２２は、複数のＢＩＳＴ回路１２０に対して共通バス１３０を介して電気的に接続される。デバイス側制御部１２２は、与えられる外部信号に応じたデバイス内制御信号を共通バス１３０に供給することで、それぞれのＢＩＳＴ回路１２０を制御して、それぞれの動作回路１０２を試験させる。
【００３２】
それぞれのＢＩＳＴ回路１２０は、対応する動作回路１０２を試験して、試験結果に応じたデジタルの試験結果信号を生成する。試験結果信号は、試験対象である動作回路１０２の良否の判定結果であってよく、試験の過程で得られる中間データであってもよい。
【００３３】
それぞれのＢＩＳＴ回路１２０による試験の項目および内容は、対応する動作回路１０２における信号処理の内容に応じて定められる。例えば、メモリ回路またはロジック回路等を含む動作回路１０２に対応するＢＩＳＴ回路１２０は、従来のバウンダリスキャン試験回路を有してよい。
【００３４】
一方、Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、アナログ回路、または、アナログＩ／Ｏ回路等を含む動作回路１０２は、従来のバウンダリスキャン試験回路では試験できない。このため、被試験デバイス１１０は、複数種類の動作回路１０２に対応して、複数種類のＢＩＳＴ回路１２０を有する。
【００３５】
本例における被試験デバイス１１０は、これらのＢＩＳＴ回路１２０の制御を、共通バス１３０を介して、且つ、共通のデバイス内制御信号を用いて行うことで簡素化する。例えばデバイス内制御信号は、いずれかのＢＩＳＴ回路１２０を指定する指定ビット、指定したＢＩＳＴ回路１２０に供給すべき入力データを示す入力ビット、指定したＢＩＳＴ回路１２０から出力される出力データを示す出力ビット、ＢＩＳＴ回路１２０に供給するクロックを示すクロックビット、および、指定したＢＩＳＴ回路１２０の動作を開始させるタイミングを示すイネーブルビットを有してよい。
【００３６】
デバイス内制御信号のビット配列は予め定められており、それぞれのＢＩＳＴ回路１２０は、指定ビットの値に基づいて、当該デバイス内制御信号が自己を指定しているか否かを判定する。指定ビットにより自己が指定されていると判定したＢＩＳＴ回路１２０は、当該デバイス内制御信号に応じて動作して、対応する動作回路１０２を試験する。
【００３７】
デバイス内制御信号における入力データには、ＢＩＳＴ回路１２０の動作を制御するアドレス、パターンデータ等が、所定のビット位置に含まれてよい。デバイス側制御部１２２が、与えられる外部信号に基づいて、所定のビット配列のデバイス内制御信号を出力することで、複数のＢＩＳＴ回路１２０を指定することができる。この場合、複数のＢＩＳＴ回路１２０に対応する複数の動作回路１０２を同時に試験することも出来る。あるいは、複数の動作回路１０２を連結させて試験することも出来る。
【００３８】
次に、回路ブロック２２０の構成を説明する。回路ブロック２２０は、複数の試験回路２２２、テスタ側制御部２２６、周期発生部２２８、同期制御部２３０、テスタバス２４２、共通バス２４０、切替部２２４、入出力ピン２５０、入出力ピン２５２、および、入出力ピン２５４を有する。
【００３９】
複数の試験回路２２２は、切替部２２４、および、入出力ピン２５０を介して、被試験デバイス１１０の実動作ピン１４０に電気的に接続される。試験回路２２２は、動作回路１０２と信号を入出力することで、動作回路１０２を試験してよい。また、複数の試験回路２２２は、それぞれ異なる試験機能を有してよい。例えばそれぞれの試験回路２２２は、動作回路１０２に対して、ファンクション試験、アナログ試験、直流試験、高周波試験、または、光入出力試験のいずれかの試験を行う機能を有してよい。
【００４０】
それぞれの試験回路２２２は、公知の試験装置と同様の試験機能を有してよい。また、それぞれの試験回路２２２は、メインフレーム２１０のプログラム格納部２１２から、テスタバス２４２を介して与えられる試験プログラムに基づいて動作してよい。当該試験プログラムには、試験回路２２２が生成する試験信号のビットパターンまたは波形パターンを示すデータ、試験信号の周期および位相を示すデータ等が含まれてよい。
【００４１】
切替部２２４は、いずれかの試験回路２２２を選択して、被試験デバイス１１０の実動作ピン１４０に電気的に接続する。選択された試験回路２２２は、実動作ピン１４０を介して動作回路１０２に所定の信号を入力する。また、当該試験回路２２２は、実動作ピン１４０を介して動作回路１０２が出力する信号を受け取り、動作回路１０２が正常に動作したか否かを、当該信号に基づいて判定する。なお、実動作ピン１４０は、アナログピン、または、高速デジタルピン等であってよい。
【００４２】
ファンクション試験を行う試験回路２２２は、所定のパターンを有するデジタル信号を被試験デバイス１１０に入力する。被試験デバイス１１０の動作回路１０２は、当該試験信号に対して所定の信号処理を行った応答信号を、試験回路２２２に出力する。試験回路２２２は、当該応答信号に基づいて、被試験デバイス１１０が正常に動作したか否かを判定する。
【００４３】
例えば、ファンクション試験を行う試験回路２２２は、実動作ピン１４２を介して、メモリ回路またはロジック回路を含む動作回路１０２を試験してよい。この場合、試験回路２２２は、所定のパターンを有するデジタルの試験信号を、当該動作回路１０２に入力する。当該動作回路１０２は、当該試験信号に応じて所定の動作を行い、動作結果に応じた応答信号を出力する。試験回路２２２は、当該応答信号に基づいて、当該動作回路１０２が正常に動作したか否かを判定する。
【００４４】
さらに、ファンクション試験を行う試験回路２２２は、インタフェース１２４のファンクション試験も行ってもよい。この場合、当該試験回路２２２は、テスタ側制御部２２６を介して試験用ピン１４４へアクセスしてよい。
【００４５】
また、アナログ試験を行う試験回路２２２は、実動作ピン１４０を介して、アナログの信号を動作回路１０２と入出力することで、動作回路１０２が正常に動作したか否かを試験する。また、高周波試験を行う試験回路２２２は、実動作ピン１４０を介して、比較的に高周波の信号を動作回路１０２と入出力することで、動作回路１０２が正常に動作したか否かを試験する。また、光Ｉ／Ｏ試験を行う試験回路２２２は、実動作ピン１４０を介して、光信号を動作回路１０２と入出力することで、動作回路１０２が正常に動作したか否かを試験する。
【００４６】
また、アナログ試験用の試験回路２２２は、ファンクション試験用の試験回路２２２が出力するデジタル信号をアナログ信号に変換して、動作回路１０２に供給してよい。これにより、所定の波形パターンを有するアナログ信号を生成することができる。また、アナログ試験用の試験回路２２２は、動作回路１０２から受け取った信号をデジタル信号に変換して、ファンクション試験用の試験回路２２２に供給してよい。
【００４７】
また、直流試験を行う試験回路２２２は、実動作ピン１４０から被試験デバイス１１０に供給される電圧または電流の直流レベルを測定する。当該試験回路２２２は、当該測定値が所定の範囲内か否かにより、被試験デバイス１１０が正常に動作したか否かを判定する。この場合、例えばファンクション試験を行う試験回路２２２により、ロジック回路等を含む動作回路１０２に所定のパターンの試験信号が供給されたときに、被試験デバイス１１０に供給される電圧または電流を測定してよい。さらに、直流試験回路２２２は、実動作ピン１４２あるいは、試験用ピン１４４を介して、被試験デバイス１１０に供給される電圧または電流の直流レベルを測定してもよい。
【００４８】
テスタ側制御部２２６は、メインフレームから与えられる試験プログラムに基づいて、デバイス側制御部１２２に外部信号を供給する。例えば、当該試験プログラムは、ＢＩＳＴ回路１２０により動作回路１０２を試験するＢＩＳＴ試験命令、ＢＩＳＴ回路１２０を指定するＢＩＳＴ指定命令、ＢＩＳＴ回路１２０に供給すべきパターンを示すデータ部分、テストサイクルを指定する周期指定命令、ＢＩＳＴ回路１２０に動作を開始させるタイミングを示すイネーブル命令等を含んでよい。
【００４９】
テスタ側制御部２２６は、試験プログラムに含まれるこれらの命令およびデータに基づいて、デバイス側制御部１２２に供給する外部信号を生成する。外部信号は、上述したデバイス内制御信号と同内容の信号であってよい。例えばテスタ側制御部２２６は、シリアルデータのデバイス内制御信号を生成して、外部信号として出力してよい。インタフェース１２４またはデバイス側制御部１２２は、当該外部信号をパラレルデータに変換してよい。
【００５０】
これにより、複数のＢＩＳＴ回路１２０に、動作回路１０２を試験させる。また、テスタ側制御部２２６は、デバイス側制御部１２２から、それぞれの動作回路１０２の試験結果を受け取る。本例のテスタ側制御部２２６は、共通バス２４０、入出力ピン２５４、試験用ピン１４４、および、インタフェース１２４を介して、デバイス側制御部１２２と電気的に接続される。
【００５１】
また、テスタ側制御部２２６は、共通バス２４０を介して、それぞれの試験回路２２２と電気的に接続される。ＢＩＳＴ回路１２０と、試験回路２２２とを協調して動作させて動作回路１０２を試験する場合、テスタ側制御部２２６は、デバイス側制御部１２２との間で信号を入出力するのと並行して、共通バス２４０を介してそれぞれの試験回路２２２を制御してよい。
【００５２】
テスタ側制御部２２６は、メインフレームから与えられる試験プログラムに基づいて、それぞれの試験回路２２２を制御するテスタ内制御信号を生成してよい。例えば、当該試験プログラムは、テスタ側制御部２２６により試験回路２２２を制御させる制御命令、試験回路２２２を指定する指定命令、試験回路２２２に供給すべきパターンを示すデータ部分、テストサイクルを指定する周期指定命令、試験回路２２２に動作を開始させるタイミングを示すイネーブル命令等を含んでよい。
【００５３】
テスタ側制御部２２６は、試験プログラムに含まれるこれらの命令およびデータに基づいて、試験回路２２２に供給するテスタ内制御信号を生成する。テスタ内制御信号は、上述したデバイス内制御信号と同内容の信号であってよい。ただし、テスタ内制御信号は、指定ビットにおいていずれかの試験回路２２２を指定してよい。
【００５４】
また、テスタ内制御信号は、指定ビットにおいて複数の試験回路２２２を指定してもよい。例えば、テスタ内制御信号は、実動作ピン１４０、実動作ピン１４２、および、試験用ピン１４４のうちの複数のピンに対して、試験回路２２２をそれぞれ指定してよい。
【００５５】
これにより、テスタ側制御部２２６を介して、試験回路２２２に動作回路１０２を試験させることができる。つまり、テスタ側制御部２２６が、ＢＩＳＴ回路１２０および試験回路２２２の双方を制御するので、ＢＩＳＴ回路１２０および試験回路２２２の動作を容易に同期させることができる。このため、ＢＩＳＴ回路１２０および試験回路２２２が協働して動作回路１０２を試験することができ、多様な試験を行うことができる。
【００５６】
また、多様なＢＩＳＴ回路１２０および試験回路２２２を、同一のビット配列の信号で制御することができる。このため、多様なＢＩＳＴ回路１２０および試験回路２２２を容易に制御することができる。また、ＢＩＳＴ回路および試験回路２２２の個数を増加させる場合も、所定の規格を満たす新たなＢＩＳＴ回路または試験回路２２２を共通バスに接続すればよいので、回路および制御の設計が容易となる。所定の規格とは、上述したデバイス内制御信号またはテスタ内制御信号のビット配列の信号により制御可能なことを保証する規格であってよい。
【００５７】
周期発生部２２８は、試験プログラムに基づいて、テストサイクルを発生する。例えば周期発生部２２８は、試験プログラムに記述された値に応じた周期を有する基準クロックを生成してよい。周期発生部２２８は、生成した基準クロックを、試験回路２２２および同期制御部２３０に供給してよい。試験回路２２２は、テストサイクルに応じて動作する。例えば試験回路２２２は、テストサイクルと同期した試験信号を出力してよい。
【００５８】
同期制御部２３０は、試験回路２２２およびＢＩＳＴ回路１２０を同期して動作させるべく、テスタ側制御部２２６を制御する。例えば同期制御部２３０は、テスタ側制御部２２６が出力する信号の少なくとも一部を、テストサイクルに同期させてよい。例えば、同期制御部２３０は、テスタ側制御部２２６が出力する信号の少なくとも一部を、テストサイクルでリタイミングしてよい。このような処理により、テスタ側制御部２２６は、当該テストサイクルに同期した外部信号およびテスタ内制御信号を生成する。
【００５９】
以上のように、本例の回路ブロック２２０は、デバイス側制御部１２２が出力するデバイス内制御信号を、テスタ内制御信号と同期させることができる。このため、ＢＩＳＴ回路１２０と、試験回路２２２とを同期して動作させることができる。つまり、ＢＩＳＴ回路１２０および試験回路２２２が協働して動作回路１０２を試験することができ、多様な試験を行うことができる。
【００６０】
例えば、ＢＩＳＴ回路１２０は、試験回路２２２が動作回路１０２に所定の試験信号を供給して、動作回路１０２の論理状態を所定の状態にした後に、動作回路１０２を試験してよい。また、試験回路２２２は、ＢＩＳＴ回路１２０が動作回路１０２を試験している間に、動作回路１０２の状態を変化させてもよい。
【００６１】
逆に、試験回路２２２は、ＢＩＳＴ回路１２０が動作回路１０２を所定の状態にした後に、動作回路１０２を試験してよい。また、ＢＩＳＴ回路１２０は、試験回路２２２が動作回路１０２を試験している間に、動作回路１０２の状態を変化させてよい。
【００６２】
テスタ側制御部２２６は、上述したようにＢＩＳＴ回路１２０および試験回路２２２を同期して動作させるべく、外部信号およびテスタ内制御信号を出力する。このような制御により、試験回路２２２を多様な方法で試験することができる。
【００６３】
図３は、テスタ内制御信号のビット構成例を示す図である。上述したようにテスタ内制御信号は、入力ビットＤＡＴＡ−ＩＮ、出力ビットＤＡＴＡ−ＯＵＴ、クロックビットＣＬＯＣＫ、指定ビットＢＩＳＴ−ＳＥＬ、および、イネーブルビットＥＮＢＡＬＥを有する。また、テスタ内制御信号は、これらのビットに加え、オプションでユーザにより使用されるオプションビットＯｐｔｉｏｎを更に有してよい。
【００６４】
また、外部信号およびテスタ内制御信号も、テスタ内制御信号と同一のビット構成を有してよい。なお、これらのビットは、図３に示すようにパラレルに伝送されてよく、シリアルに伝送されてもよい。例えば、テスタ内制御信号およびデバイス内制御信号は、これらのビットがパラレルに伝送される信号であってよい。これに対し、外部信号は、これらのビットがシリアルに伝送される信号であってよい。これにより、試験用ピン１４４の数を低減することができる。
【００６５】
外部信号およびテスタ内制御信号におけるこれらのビットは、同期制御部２３０により、テストサイクルと同期されてよい。これにより、外部信号およびテスタ内制御信号を同期させることができる。
【００６６】
指定ビットＢＩＳＴ−ＳＥＬは、指定すべきＢＩＳＴ回路１２０のアドレスを示す部分と、動作モードを示す部分とを有してよい。指定ビットＢＩＳＴ−ＳＥＬは、動作モードを示す部分により、例えばＢＩＳＴ回路１２０の動作を開始させるか、または、停止させるかを示してよい。また、ＢＩＳＴ回路１２０が複数の動作モードを有する場合、指定ビットＢＩＳＴ−ＳＥＬは、動作モードを示す部分により、ＢＩＳＴ回路１２０の動作モードを指定してよい。例えばＢＩＳＴ回路１２０は、動作周波数の異なる複数の動作モード等を有してよい。
【００６７】
入力ビットＤＡＴＡ−ＩＮは、アドレス部分およびデータ部分を含んでよい。アドレス部分は、ＢＩＳＴ回路１２０の中のアドレスを示してよい。また、データ部分は、当該アドレスに供給すべきデータを示してよい。
【００６８】
出力ビットＤＡＴＡ−ＯＵＴも同様に、アドレス部分およびデータ部分を含んでよい。アドレス部分は、ＢＩＳＴ回路１２０の中のアドレスを示してよい。また、データ部分は、当該アドレスから読み出したデータを示してよい。
【００６９】
図４は、同期制御部２３０およびテスタ側制御部２２６の動作例を示すタイミングチャートである。図３に関連して説明した試験装置２００は、一定のビット長さの入力ビット（ＤＡＴＡ−ＩＮ）を被試験デバイス１１０に供給したが、本例の試験装置２００は、ビット長さが変化する入力ビット（ＤＡＴＡ−ＩＮ−ＳＹＮＣ）を被試験デバイス１１０に供給する。
【００７０】
入力ビットの各ビットにおけるビット長さは、試験プログラムにより定められるテストサイクルＣＹＣ−ＴＥＳＴにより定められてよい。テストサイクルＣＹＣ−ＴＥＳＴは、試験プログラムに基づいて、周期発生部２２８が生成してよい。
【００７１】
同期制御部２３０は、テスタ側制御部２２６から入力ビットＤＡＴＡ−ＩＮを受け取り、各ビットのタイミングをテストサイクルＣＹＣ−ＴＥＳＴによりリタイミングした同期入力ビットＤＡＴＡ−ＩＮ−ＳＹＮＣを出力する。つまり、同期制御部２３０は、入力ビットＤＡＴＡ−ＩＮにおける各ビットのビット長さを、テストサイクルＣＹＣ−ＴＥＳＴにおいて対応するサイクルの長さに応じて変化させて出力する。同期制御部２３０は、入力ビットＤＡＴＡ−ＩＮの各ビットの値を基準クロックＣＬＯＣＫに応じて取り込み、取り込んだ値をテストサイクルＣＹＣ−ＴＥＳＴに応じて出力するＦＩＦＯであってよい。
【００７２】
テスタ側制御部２２６は、同期制御部２３０が出力する同期入力ビットを、図３に関連して説明した入力ビットＤＡＴＡ−ＩＮに変えて出力してよい。これにより、ＢＩＳＴ回路１２０および試験回路２２２を、テストサイクルに同期して動作させることができる。
【００７３】
図５は、被試験デバイス１１０の他の構成例を示す図である。図２では、それぞれのＢＩＳＴ回路１２０が共通バス１３０を介して並列に、デバイス側制御部１２２に接続される例を示したが、本例のＢＩＳＴ回路１２０は、共通バス１３０を介して直列に、デバイス側制御部１２２に接続される。ＢＩＳＴ回路１２０は、リング接続、ツリー接続、スター接続等のバス接続により、デバイス側制御部１２２に接続されてよい。
【００７４】
図６は、動作回路１０２の構成例を示す図である。本例の動作回路１０２は、例えばスーパーヘテロダイン方式の受信回路を有してよい。また、本例の動作回路１０２は、図１から図５に関連して説明した動作回路１０２が複数種類結合した回路であってよい。このため本例の動作回路１０２は、複数種類のＢＩＳＴ回路１２０により試験されてよい。
【００７５】
動作回路１０２は、メモリ回路１１８、信号処理部１１９、Ａ／Ｄ変換器１１６、ＬＰＦ１１４、ミキサ１１１、局部発振器１１２、イメージ除去フィルタ１０８、ＬＮＡ１０６（Low Noise Amplifier）、および、ＢＰＦ１０４(Band-Pass Filter)を有する。また、動作回路１０２の各構成要素には、スイッチ１１７を介して、各構成要素に対応する機能を有するＢＩＳＴ回路１２０が接続されてよい。
【００７６】
実動作ピン１４０−１には、入力信号ＲＦｉｎが入力される。入力信号ＲＦｉｎは、試験回路２２２から与えられてよい。ＢＰＦ１０４は入力信号ＲＦｉｎについて、所定の周波数帯域内の信号成分を通過させる。当該周波数帯域は、入力信号ＲＦｉｎのキャリア周波数を中心周波数としてよい。
【００７７】
ＬＮＡ１０６は、ＢＰＦ１０４によりフィルタリングされた内部信号ＲＦ１を増幅して、内部信号ＲＦ２を生成する。イメージ除去フィルタ１０８は、後段のミキサ１１１においてイメージ混信が発生しないように、内部信号ＲＦ２におけるイメージ成分を減衰させ、内部信号ＲＦ３を生成する。イメージ除去フィルタ１０８は、ローパスフィルタであってよい。
【００７８】
局部発振器１１２は、所定のローカル周波数で発振して、ローカル信号を生成する。ミキサ１１１はイメージ除去フィルタ１０８が出力する内部信号ＲＦ３と、ローカル信号とをミキシングして、ダウンコンバージョンを行う。
【００７９】
入力信号ＲＦｉｎが直交変調されている場合、ミキサ１１１は、アナログベースバンド信号の同相成分ＢＢ＿Ｉと直交成分ＢＢ＿Ｑを出力する。アナログベースバンド信号ＢＢは、ＬＰＦ１１４によってフィルタリングされ、Ａ／Ｄ変換器１１６によりデジタル値に変換される。Ａ／Ｄ変換器１１６の出力は信号処理部１１９に入力され、復調処理がなされる。
【００８０】
上述したように、動作回路１０２のそれぞれの構成要素には、対応する機能を有するＢＩＳＴ回路１２０が接続される。例えば、ＢＰＦ１０４、イメージ除去フィルタ１０８、局部発振器１１２には、信号の周波数成分を測定するスペクトラムアナライザの機能を有するＢＩＳＴ回路１２０が接続されてよい。これらのＢＩＳＴ回路１２０は、対応する回路の周波数特性が、予め定められた仕様を満たすか否かを試験してよい。
【００８１】
また、ＬＮＡ１０６およびＬＰＦ１１４には、デジタイザの機能を有するＢＩＳＴ回路１２０が接続されてよい。これらのＢＩＳＴ回路１２０は、対応する回路が出力する信号波形が、所定の仕様を満たすか否かを試験してよい。
【００８２】
また、Ａ／Ｄ変換器１１６には、任意波形発生器の機能を有するＢＩＳＴ回路１２０が接続されてよい。当該ＢＩＳＴ回路１２０は、Ａ／Ｄ変換器１１６に所定のアナログ波形を入力したときのＡ／Ｄ変換器１１６の出力に基づいて、Ａ／Ｄ変換器１１６の良否を判定してよい。この場合、Ａ／Ｄ変換器１１６が出力するデジタル値は、信号処理部１１９および実動作ピン１４０−２を介して、試験回路２２２が測定してもよい。
【００８３】
また、ＢＰＦ１０４、イメージ除去フィルタ１０８、および、局部発振器１１２に接続されるＢＩＳＴ回路１２０は、共にスペクトラムアナライザの機能を有する。このように、同一機能のＢＩＳＴ回路１２０が接続されるべき構成要素に対しては、同一のＢＩＳＴ回路１２０を用いて、当該ＢＩＳＴ回路１２０および当該構成要素間の接続を切り替えることで、これらの構成要素の試験を行ってよい。
【００８４】
図７は、被試験デバイス１１０および回路ブロック２２０の他の構成例を示す図である。本例における被試験デバイス１１０は、図１から図６に関連して説明した被試験デバイス１１０の構成に対して、内部ノードアクセス部１２８およびインタフェース１２５を有する点で相違する。被試験デバイス１１０における他の構成要素は、図１から図６に関連して説明した被試験デバイス１１０の構成要素と同一であってよい。
【００８５】
内部ノードアクセス部１２８およびインタフェース１２５は、図１から図６に関連して説明したＢＩＳＴ回路１２０のうち、デジタル回路を試験するＢＩＳＴ回路１２０に代えて設けられてよい。内部ノードアクセス部１２８は、対応する動作回路１０２の内部における、所定の複数のノードと電気的に接続される。
【００８６】
また、インタフェース１２５は、試験用ピン１４６を介して、内部ノードアクセス部１２８と、回路ブロック２２０とを電気的に接続する。また、内部ノードアクセス部１２８は、複数の試験用ピン１４６と電気的に接続されてよい。内部ノードアクセス部１２８は、それぞれの試験用ピン１４６を、いずれの動作回路１０２における、いずれの内部ノードに接続するかを切り替えてよい。
【００８７】
また、内部ノードアクセス部１２８は、試験用内蔵回路の一例であってよい。デバイス側制御部１２２は、内部ノードアクセス部１２８を制御して、試験用ピン１４６と内部ノードとの接続関係を切り替えてよい。
【００８８】
本例の回路ブロック２２０は、図１から図６に関連して説明した回路ブロック２２０の構成に加え、複数のＢＯＳＴ回路２３２を更に有する。回路ブロック２２０の他の構成要素は、図１から図６に関連して説明した回路ブロック２２０の構成要素と同一であってよい。
【００８９】
それぞれのＢＯＳＴ回路２３２は、図１から図６に関連して説明した、デジタル回路を含むＢＩＳＴ回路１２０と同一の機能および構成を有してよい。また、ＢＯＳＴ回路２３２は、試験回路２２２と同様に、共通バス２４０に接続される。テスタ側制御部２２６は、テスタ内制御信号を用いて、それぞれのＢＯＳＴ回路２３２を制御してよい。この場合、テスタ側制御部２２６は、テスタ内制御信号における指定ビットにおいて、いずれかのＢＯＳＴ回路２３２を指定する。
【００９０】
ＢＯＳＴ回路２３２は、入出力ピン２５６を介して、試験用ピン１４６に接続される。ＢＯＳＴ回路２３２は、内部ノードアクセス部１２８を介して、動作回路１０２を試験する。
【００９１】
このように、ＢＩＳＴ回路１２０と同様の機能を有するＢＯＳＴ回路２３２を、回路ブロック２２０に設けることで、被試験デバイス１１０においてＢＩＳＴ回路１２０が占める面積を縮小することができる。また、回路ブロック２２０は、被試験ウエハ１００の近傍に配置される試験基板２０２に形成されるので、回路ブロック２２０の内部にＢＯＳＴ回路２３２を配置することができる。このため、ＢＯＳＴ回路２３２および試験回路２２２の同期を容易に取ることができる。また、ＢＯＳＴ回路２３２と被試験デバイス１１０との距離が近いので、ＢＯＳＴ回路２３２および被試験デバイス１１０の間にドライバ回路等を設けなくともよい。
【００９２】
図８は、被試験デバイス１１０の他の構成例を示す図である。本例の被試験デバイス１１０は、図１から図７に関連して説明した被試験デバイス１１０の構成に加え、スイッチ部１０３およびキャリブレーション用ピン１４８を更に有する。被試験デバイス１１０の他の構成要素は、図１から図７に関連して説明した被試験デバイス１１０の構成要素と同一であってよい。
【００９３】
スイッチ部１０３は、所定のＢＩＳＴ回路１２０と、複数の動作回路１０２との間に設けられ、当該ＢＩＳＴ回路１２０を、いずれの動作回路１０２に接続するかを切り替える。スイッチ部１０３は、試験用内蔵回路の一例であってよい。デバイス側制御部１２２は、上述したデバイス内制御信号の指定ビットにおける、動作モードを示す部分により、スイッチ部１０３がいずれの動作回路１０２を選択するかを制御してよい。
【００９４】
また、複数の動作回路１０２は、同一のＢＩＳＴ回路１２０により試験可能な回路であってよい。例えば複数の動作回路１０２は、図６に示したＢＰＦ１０４、イメージ除去フィルタ１０８、および、局部発振器１１２であってよい。この場合、スイッチ部１０３に接続されるＢＩＳＴ回路１２０は、スペクトラムアナライザの機能を有してよい。このような構成により、ＢＩＳＴ回路１２０の個数を低減することができる。
【００９５】
また、それぞれのＢＩＳＴ回路１２０は、信号を出力するタイミング、出力する信号の振幅、または、入力信号に対する測定値の関係等の特性が、所定の特性となるように、予めキャリブレーションされることが好ましい。
【００９６】
例えば回路ブロック２２０は、キャリブレーション用ピン１４８、配線１３４およびスイッチ部１０３を介して動作回路１０２に所定のキャリブレーション用の信号を供給したときに、ＢＩＳＴ回路１２０が測定する測定値が所定の値となるように、ＢＩＳＴ回路１２０の内部における入出力ゲイン等の回路特性を調整してよい。デバイス側制御部１２２は、デバイス内制御信号の入力ビットを用いて、ＢＩＳＴ回路１２０の調整対象部分のアドレスを指定して、且つ、当該部分の特性を調整するデータを供給してよい。
【００９７】
図９は、回路ブロック２２０の構成例を示す図である。本例の回路ブロック２２０は、図１から図７に関連して説明した回路ブロック２２０の構成に加え、キャリブレーション部２３４を更に有する。キャリブレーション部２３４は、入出力ピン２５８を介して、被試験デバイス１１０のキャリブレーション用ピン１４８に電気的に接続される。
【００９８】
キャリブレーション部２３４は、キャリブレーション用ピン１４８を介して、動作回路１０２に所定のキャリブレーション用の信号を供給してよい。テスタ側制御部２２６は、動作回路１０２がキャリブレーション用の信号に応じて出力する信号を、ＢＩＳＴ回路１２０が測定した結果を受け取ってよい。テスタ側制御部２２６は、当該測定結果に基づいて、ＢＩＳＴ回路１２０を調整する外部信号を生成してよい。例えばテスタ側制御部２２６は、当該測定結果と、予め定められた期待値との差分を小さくするように、外部信号を生成してよい。
【００９９】
図１０は、試験装置２００の他の構成例を示す図である。本例の試験装置２００は、複数の試験基板２０２および接続基板３０２を有する。なお、図１０においては、２つの試験基板２０２を有する試験装置２００を一例として示す。
【０１００】
試験基板２０２および接続基板３０２のそれぞれは、被試験ウエハ１００と同一の半導体材料で形成されてよい。例えばこれらの基板は、シリコンウエハであってよい。また、試験基板２０２および接続基板３０２のそれぞれは、被試験ウエハ１００と略同一の直径を有してよい。本例の試験装置２００は、被試験ウエハ１００と略同一の直径の半導体ウエハを接続基板３０２として用いて、複数の被試験デバイス１１０と一括して電気的に接続する。
【０１０１】
それぞれの試験基板２０２および接続基板３０２には、図１から図９に関連して説明した回路ブロック２２０の一部が形成される。例えば、それぞれの試験基板２０２には、ウエハ毎に予め定められた機能を有する試験回路２２２が、複数の被試験デバイス１１０と対応して基板毎に複数形成される。
【０１０２】
なお、異なる試験基板２０２には、異なる機能の試験回路２２２が形成されてよい。一例として、第１の試験基板２０２−１には、被試験デバイス１１０の直流試験を行う試験回路２２２−１が、それぞれの被試験デバイス１１０と一対一に対応して形成されてよい。また、第２の試験基板２０２−２には、被試験デバイス１１０のアナログ試験を行う試験回路２２２−２が、それぞれの被試験デバイス１１０と一対一に対応して形成されてよい。なお、図１０においては、それぞれの試験基板２０２において、一つの被試験デバイス１１０に対応する試験回路２２２を示して、他の試験回路２２２の表示を省略する。
【０１０３】
また、それぞれの試験基板２０２は、多層に重ねて配置される。例えば、第１の試験基板２０２−１の裏面と、第２の試験基板２０２−２の表面とが、異方性導電シート等を介して貼りあわされてよい。
【０１０４】
接続基板３０２は、被試験ウエハ１００に対して最も近い側の試験基板２０２と、被試験ウエハ１００との間に設けられる。本例の接続基板３０２は、第２の試験基板２０２−２と、被試験ウエハ１００との間に設けられ、第２の試験基板２０２−２に設けられたパッドと、被試験ウエハ１００に設けられたパッドとの間の信号伝送路を接続する。
【０１０５】
接続基板３０２は、複数の被試験デバイス１１０に対応して、複数の接続部３２０を有する。それぞれの接続部３２０には、図１から図９に関連して説明したテスタ側制御部２２６が設けられる。また、それぞれの接続部３２０は、いずれかの試験回路２２２を選択する切替部２２４を有する。なお図１０においては、一つの被試験デバイス１１０に対応する接続部３２０を示して、他の接続部３２０の表示を省略する。
【０１０６】
図１１は、それぞれの試験基板２０２に設けられる回路ブロック２２０、および、接続部３２０の例を示す図である。なお、図１１においては、それぞれの試験基板２０２に設けられる回路ブロック２２０および接続部３２０を、それぞれ一つずつ示す。上述したように、それぞれの試験基板２０２には、ウエハ毎に予め定められた機能を有する回路ブロック２２０が設けられる。
【０１０７】
例えば、第１の試験基板２０２−１には、被試験デバイス１１０の直流試験を行う回路ブロック２２０−１が設けられてよい。また、第２の試験基板２０２−２には、被試験デバイス１１０のアナログ試験を行う回路ブロック２２０−２が設けられてよい。また、第３の試験基板２０２−３には、被試験デバイス１１０のファンクション試験を行う回路ブロック２２０−３が設けられてよい。
【０１０８】
なお、それぞれの試験基板２０２に設けられる回路ブロック２２０は、上記の試験回路に限られない。例えば、被試験デバイス１１０のスキャン試験、ジッタ耐力試験等のように、様々な試験に対応する回路ブロック２２０を、試験基板２０２に設けてよい。
【０１０９】
また、被試験ウエハ１００に近い側の試験基板２０２に設けられる回路ブロック２２０ほど、より高い周波数の信号を生成して被試験デバイス１１０を試験してよい。例えば、直流試験を行う回路ブロック２２０は、高周波のアナログ試験を行う回路ブロック２２０よりも、より被試験ウエハ１００に遠い側の試験基板２０２に設けられてよい。つまり、高周波の信号を用いて被試験デバイス１１０を試験する回路ブロック２２０を被試験デバイス１１０の近くに配置することで、高周波信号の伝送距離を短くすることでき、より精度よく被試験デバイス１１０を試験することができる。
【０１１０】
接続部３２０は、上述したように、いずれかの試験基板２０２に設けられた回路ブロック２２０を、対応する被試験デバイス１１０に接続する。接続部３２０は、切替部２２４、テスタ側制御部２２６、および、同期制御部２３０を有してよい。
【０１１１】
切替部２２４は、メインフレーム等から与えられる制御信号に基づいて、いずれかの試験基板２０２に設けられた試験回路２２２を選択する。例えば、それぞれの切替部２２４は、いずれかの試験回路２２２からの信号伝送路を、それぞれの被試験デバイス１１０に接続してよい。なお、切替部２２４は、選択した試験回路２２２を、テスタ側制御部２２６を介して被試験デバイス１１０に接続してよく、テスタ側制御部２２６を介さずに被試験デバイス１１０の実動作ピンに接続してもよい。
【０１１２】
テスタ側制御部２２６は、図１から図９に関連して説明したように、外部信号およびテスタ内制御信号を生成する。同期制御部２３０は、テスタ側制御部２２６が生成する外部信号およびテスタ内制御信号を、テストサイクルに同期させる。
【０１１３】
テスタ側制御部２２６は、共通バス２４０を介して、それぞれの試験基板２０２において対応する試験回路２２２と電気的に接続される。共通バス２４０は、複数の試験基板２０２を貫通して形成されるビアホールであってよい。テスタ側制御部２２６は、共通バス２４０にテスタ内制御信号を出力してよい。
【０１１４】
また、テスタ側制御部２２６は、被試験デバイス１１０の試験用ピンに外部信号を供給する。このような構成によっても、試験回路２２２およびＢＩＳＴ回路１２０を同期して動作させることができる。なお、それぞれの回路ブロック２２０および接続部３２０には、試験プログラムにより指定される周期のテストサイクルを生成する周期発生部２２８が設けられてよい。
【０１１５】
なお切替部２２４は、それぞれの試験基板２０２に設けられた試験回路２２２と、それぞれ電気的に接続されてよい。この場合、それぞれの試験基板２０２には、接続基板３０２に対して遠い側の試験基板２０２に設けられる試験回路２２２を、接続基板３０２に対して近い側の試験基板２０２にバイパスして接続するビアホールが形成される。例えば、第１の試験基板２０２−１に設けられた試験回路２２２は、第２の試験基板２０２−２に設けられたビアホールを介して切替部２２４に電気的に接続する。
【０１１６】
切替部２２４は、複数のビアホールを介して、対応する複数の試験回路２２２と電気的に接続されてよい。そして、切替部２２４は、対応する被試験デバイス１１０を、いずれかのビアホールを介して、いずれか一つの試験回路２２２に電気的に接続してよい。
【０１１７】
以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【０１１８】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【０１１９】
上記説明から明らかなように、本発明の（一）実施形態によれば、複数種類のＢＩＳＴ回路、試験回路、および、ＢＯＳＴ回路を同期して動作させることができる。また、それぞれの回路を、共通の信号で制御することができる。
【符号の説明】
【０１２０】
１０・・・試験システム、１００・・・被試験ウエハ、１０２・・・動作回路、１０３・・・スイッチ部、１０４・・・ＢＰＦ、１０６・・・ＬＮＡ、１０８・・・イメージ除去フィルタ、１１０・・・被試験デバイス、１１１・・・ミキサ、１１２・・・局部発振器、１１４・・・ＬＰＦ、１１６・・・Ａ／Ｄ変換器、１１７・・・スイッチ、１１８・・・メモリ回路、１１９・・・信号処理部、１２０・・・ＢＩＳＴ回路、１２２・・・デバイス側制御部、１２４、１２５、１２６・・・インタフェース、１２８・・・内部ノードアクセス部、１３０・・・共通バス、１３４・・・配線、１４０、１４２・・・実動作ピン、１４４、１４６・・・試験用ピン、１４８・・・キャリブレーション用ピン、２００・・・試験装置、２０２・・・試験基板、２１０・・・メインフレーム、２１２・・・プログラム格納部、２２０・・・回路ブロック、２２２・・・試験回路、２２４・・・切替部、２２６・・・テスタ側制御部、２２８・・・周期発生部、２３０・・・同期制御部、２３２・・・ＢＯＳＴ回路、２３４・・・キャリブレーション部、２４０・・・共通バス、２４２・・・テスタバス、２５０、２５２、２５４、２５６、２５８・・・入出力ピン、３０２・・・接続基板、３２０・・・接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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