(57)【要約】  開示されるキャパシタは、２つの電極層と、前記２つの電極層の間にある結晶質誘電体材料層と、前記２つの電極層の少なくとも一方と上記の結晶質誘電体材料層との間に介在する非晶質材料層とを備える。
2009090979.tif 000002
【特許請求の範囲】
【請求項１】
２つの電極層と、
前記２つの電極層の間にある結晶質誘電体材料層と、
前記２つの電極層の少なくとも一方と前記結晶質誘電体材料層との間に介在する非晶質材料層と、
を備えるキャパシタ。
【請求項２】
前記非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含む、請求項１に記載のキャパシタ。
【請求項３】
前記結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成される、請求項１または２に記載のキャパシタ。
【請求項４】
２つの電極層と、前記２つの電極層の間にある結晶質誘電体材料層と、前記２つの電極層の少なくとも一方と前記結晶質誘電体材料層との間に介在する非晶質材料層と、を備えるキャパシタを形成する方法であって、
前記２つの電極層の一方を形成する工程と、
前記一方の電極層上に前記非晶質材料層を形成する工程と、
前記非晶質材料層上に前記結晶質誘電体材料層を形成する工程と、
を含む、キャパシタの作製方法。
【請求項５】
前記非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含む、請求項４に記載のキャパシタの作製方法。
【請求項６】
前記結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成される、請求項４または５に記載のキャパシタの作製方法。
【請求項７】
２つの電極層、前記２つの電極層の間にある結晶質誘電体材料層、および前記２つの電極層の少なくとも一方と前記結晶質誘電体材料層との間に介在する非晶質材料層、を含むキャパシタと、
前記キャパシタと接続される能動素子と、
を備える半導体装置。
【請求項８】
前記非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含む、請求項７に記載の半導体装置。
【請求項９】
前記結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成される、請求項７または８に記載の半導体装置。
【請求項１０】
２つの電極層、前記２つの電極層の間にある結晶質誘電体材料層、および前記２つの電極層の少なくとも一方と前記結晶質誘電体材料層との間に介在する非晶質材料層、を備えるキャパシタと、該キャパシタに接続する能動素子とを含む半導体装置を作製する方法であって、
前記能動素子が形成された基板を用意する工程と、
前記基板上に前記２つの電極層の一方を形成する工程と、
前記一方の電極層上に前記非晶質材料層を形成する工程と、
前記非晶質材料層上に前記結晶質誘電体材料層を形成する工程と、
を含む、半導体装置の作製方法。
【請求項１１】
前記非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含む、請求項１０に記載の半導体装置の作製方法。
【請求項１２】
前記結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成される、請求項１０または１１に記載の半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ、半導体装置、およびこれらの作製方法に関し、特に高容量と低リーク電流を両立するキャパシタ、このキャパシタを含む半導体装置、およびこれらの作製方法に関する。
【背景技術】
【０００２】
近年、半導体メモリ素子の微細化に伴い、キャパシタに許容される面積がますます減少している。一般に、キャパシタの容量（Ｃ）は、
Ｃ∝ε・Ｓ／ｔ・・・・・式（１）
ただし、ε：誘電率、Ｓ：面積、ｔ：誘電体層厚
で表されるため、面積の減少は容量の低下につながる。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のキャパシタは、安定した動作の観点から、少なくとも２５フェムトファラド（ｆＦ）程度の容量が必要とされており、これを維持するために、図１Ａに示すトレンチ型セルや図１Ｂに示すスタック型セルが開発されている。これらによれば、基板面と平行な方向における面積の減少が基板面と垂直な方向における面積で補われるため、面積Ｓの低下、ひいては容量の低下が防止される。【０００３】
一方、このようにキャパシタを立体化する場合、微細加工技術上、今後の更なる微細化に十分に対応しきれない可能性があるため、高い誘電率εを有する誘電体材料で誘電体膜層を形成する試みも盛んに行われている。たとえば、これまではキャパシタの絶縁膜として当初誘電率４程度の二酸化シリコン膜が使用されたのに対し、最近では酸化ジルコニウム（ＺｒＯ２）などの誘電体を使用して容量の増大が図られている（非特許文献１および２）。また、容量を確保するために、より一層誘電率の高い材料の開発が加速されており、チタン酸ストロンチウム（ＳｒＴｉＯ３、以下ＳＴＯと記す）のようなペロブスカイト型酸化物も研究されている（非特許文献３）。【０００４】
さらに、これらの誘電体材料に組み合わせる電極材料として、従来の多結晶シリコンに代わり、金属が採用されつつある。これは、多結晶シリコン上にＳＴＯなどの金属酸化物を堆積すると、多結晶シリコン表面が酸化されて二酸化シリコン膜が形成され、誘電率が実質的に低下するためである。キャパシタの構造という観点でいうならば、ＭＩＳ型(Metal-Insulator-Silicon)からＭＩＭ型(Metal-Insulator-Metal)に変わりつつある。
【特許文献１】特開平０６−２６０６０３号公報
【非特許文献１】Kyoung-Ryul Yoon, Ki-Vin Im,Jea-Hyun Yeo, Eun-Ae Chung, Young-Sun Kim, Cha-Young Yoo, Sung-Tae Kim, U-InChung and Joo-Tae Moon, Extended Abstracts of the 2005 International Conferenceon Solid State Devices and Matgerials, Kobe, 2005, pp. 188-189.
【非特許文献２】Deok-Sin Kil, Han-Sang Song,Kee-Jeung Lee, Kwon Hong, Jin-Hyock Kim, Ki-Seon Park, Seung-Jin Yeom, Jae-SungRoh, Noh-Jung Kwak, Hyun-Chul Sohn, Jin-Woong Kim and Sung-Wook Park, 2006Symposium on VLSI Technology Digest of Technical Papers, pp. 46-47.
【非特許文献３】K.C. Chiang, C.C. Huang, A. Chin,W.J. Chen, H.L. Kao, M. Hong and J. Kwo, 2006 Symposium on VLSI TechnologyDigest of Technical Papers, pp. 126-127.
【非特許文献４】J. Robertson, Journal of VacuumScience & Technology, B18, pp. 1785-1791 (2000).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
キャパシタにおいて容量と並ぶ重要な性質としてリーク電流がある。単位面積当たりのリーク電流の目標仕様は、一般には、１×１０−８〜１×１０−７Ａ／ｃｍ２と言われているが、キャパシタに蓄積した電荷は、キャパシタ自体のリーク、接合リーク、ゲートリーク、トランジスタのオフリークなど各種のリークパスを通じて失われる。また、大気中に存在するアルファ線（α線）が素子に当たるとＳｉ基板中に電子とホールを発生し、それが原因で電荷が失われたりする。【０００６】
このうちキャパシタ自体のリークは、図２に示すように、主として、キャリアがバリアを乗り越えることによる電流Ｉ１と、誘電体膜中のトラップ（不純物準位）を介して流れる電流Ｉ２とにより生じる。電流Ｉ１を低減するため、白金（Ｐｔ）やルテニウム（Ｒｕ）など仕事関数の大きな金属により電極を形成し、バリアハイトＨを大きくする試みがなされている（非特許文献３）。また、バリアハイトＨを大きくするため、大きなエネルギーバンドギャップ（Ｅｇ）を有する材料で誘電体膜を形成することも考えられる。しかし、図３および図４から明らかなように、Ｅｇが大きい材料は、小さい誘電率を有する傾向がある。したがって、バリアハイトＨを大きくするためにＥｇの大きい材料で誘電体膜を形成すると容量の確保が難しくなり、容量を確保しようとするとリーク電流が増大するというトレードオフの問題が生じる。【０００７】
また、誘電体膜の厚さとリーク電流の間にもトレードオフの関係がある。図５Ａおよび５Ｂに、シリンダー型キャパシタの配置を示す上面図を示す。図５Ａはキャパシタを千鳥状に配置した場合を示し、図５Ｂは最密状に配置した場合を示している。キャパシタの直径５１が３２ｎｍであり、キャパシタ間の距離５２は、図５Ａの場合で約４５ｎｍであり、図５Ｂの場合で約３２ｎｍとなる。図６は、図５Ａに上面配置を示すキャパシタの断面図であるが、ストレージノード６１間の距離６２は、僅か４５ｎｍしかない。この隙間にキャパシタを形成しなければならないため、誘電体膜の厚さは１０ｎｍ程度となることが予想される。また、図７は、ＭＩＭ型キャパシタのミクロな構造を模式的に示した図である。金属は室温で多結晶であるため、各結晶粒が様々の方向で堆積された結果として、電極７４の表面は凹凸になる。この上に形成される誘電体酸化物層７３も多結晶であり、電極７４との界面が凹凸であると、誘電体酸化物層７３には多数の粒界が生じることとなる。粒径は１０ｎｍを超える場合もあり、誘電体膜の厚さが１０ｎｍ程度であれば、誘電体膜を貫く粒界が生じてリーク電流のパスとなる場合がある。したがって、誘電体膜を薄くすれば、式（１）式から分かるように容量は増大するが、リーク電流は増大する方向に作用する。【０００８】
さらに、粒界には不純物が蓄積し易いため、Ｅｇ中に不純物によるエネルギー準位が形成されたり、粒界面の欠陥によってもＥｇ中のエネルギー準位が形成されたりするのでリーク電流のパスが形成され易い。また、界面が凹凸である場合、その凸部には電界が集中しやすくリーク電流の増大を促すことにもなる。【０００９】
本発明は、以上に述べたリーク電流の要因の少なくとも一つを排除し、リーク電流が極めて小さく、かつ容量の大きなキャパシタ、これを含む半導体装置、およびこれらの作製方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様は、２つの電極層と、２つの電極層の間にある結晶質誘電体材料層と、２つの電極層の少なくとも一方と結晶質誘電体材料層との間に介在する非晶質材料層とを備えるキャパシタを提供する。【００１１】
本発明の第２の態様は、２つの電極層と、２つの電極層の間にある結晶質誘電体材料層と、２つの電極層の少なくとも一方と結晶質誘電体材料層との間に介在する非晶質材料層と、を備えるキャパシタを形成する方法であって、２つの電極層の一方を形成する工程と、一方の電極層上に非晶質材料層を形成する工程と、非晶質材料層上に結晶質誘電体材料層を形成する工程とを含む、キャパシタの作製方法を提供する。【００１２】
本発明の第３の態様は、２つの電極層、２つの電極層の間にある結晶質誘電体材料層、および２つの電極層の少なくとも一方と結晶質誘電体材料層との間に介在する非晶質材料層、を含むキャパシタと、キャパシタと接続される能動素子とを備える半導体装置を提供する。【００１３】
本発明の第４の態様は、２つの電極層、２つの電極層の間にある結晶質誘電体材料層、および２つの電極層の少なくとも一方と結晶質誘電体材料層との間に介在する非晶質材料層、を備えるキャパシタと、該キャパシタに接続する能動素子とを含む半導体装置を作製する方法であって、能動素子が形成された基板を用意する工程と、基板上に２つの電極層の一方を形成する工程と、一方の電極層上に非晶質材料層を形成する工程と、非晶質材料層上に結晶質誘電体材料層を形成する工程とを含む、半導体装置の作製方法を提供する。【００１４】
上記の第１から第４の態様において、非晶質材料層が、導電性材料で形成される第１の層、および誘電体材料で形成される第２の層の一方または双方を含むと好適である。また、第１の層が、５電子ボルト以上の仕事関数を有する導電性材料で形成されると好ましい。さらに、結晶質誘電体材料層が、ペロブスカイト構造を有する金属酸化物で形成されると有益である。
【発明の効果】
【００１５】
本発明によれば、リーク電流が極めて小さく、かつ容量の大きなキャパシタ、これを含む半導体装置、およびこれらの作製方法が提供される。
【図面の簡単な説明】
【００１６】
【図１Ａ】トレンチ型キャパシタの一例を示す概略断面図である。
【図１Ｂ】スタック型キャパシタの一例を示す概略断面図である。
【図２】キャパシタへ電圧を印加したときのエネルギーバンド図である。
【図３】Ｓｉのエネルギーバンドに対する各種誘電体材料のエネルギーバンドギャップの関係を示す図である。
【図４】誘電率とエネルギーバンドギャップの関係を示す図である。
【図５Ａ】ＤＲＡＭにおけるキャパシタの配置の一例を示す上面図である。
【図５Ｂ】ＤＲＡＭにおけるキャパシタの配置の他の例を示す上面図である。
【図６】図５に示す配置例の断面図である。
【図７】スタック型のＭＩＭキャパシタの断面を模式的に示す図である。
【図８】本発明の第１の実施形態によるキャパシタの概略断面図である。
【図９Ａ】図８に示すキャパシタの製造工程を示す図（その１）である。
【図９Ｂ】図８に示すキャパシタの製造工程を示す図（その２）である。
【図９Ｃ】図８に示すキャパシタの製造工程を示す図（その３）である。
【図１０Ａ】図８に示すキャパシタの製造工程を示す図（その４）である。
【図１０Ｂ】図８に示すキャパシタの製造工程を示す図（その５）である。
【図１０Ｃ】図８に示すキャパシタの製造工程を示す図（その６）である。
【図１１Ａ】図８に示すキャパシタの製造工程を示す図（その７）である。
【図１１Ｂ】図８に示すキャパシタの製造工程を示す図（その８）である。
【図１１Ｃ】図８に示すキャパシタの製造工程を示す図（その９）である。
【図１２】本発明の第２の実施形態によるキャパシタの概略断面図である。
【図１３】本発明の第３の実施形態によるキャパシタの概略断面図である。
【図１４】本発明の実施形態によるキャパシタの電圧・リーク電流特性を示す図である。
【図１５Ａ】本発明の実施形態によるメモリ素子の概略断面図である。
【図１５Ｂ】図１５Ａに示すメモリ素子の等価回路である。
【図１６Ａ】図１５に示すメモリ素子の製造工程を示す図（その１）である。
【図１６Ｂ】図１５に示すメモリ素子の製造工程を示す図（その２）である。
【符号の説明】
【００１７】
８０，９０，９１  キャパシタ
８３  下部電極層
８３ａ  第１の電極層
８３ｂ  第２の電極層
８４  誘電体層
８４ａ  第１の誘電体層
８４ｂ  第２の誘電体層
８４ｃ  第３の誘電体層
８５  上部電極層
８５ａ  第３の電極層
８５ｂ  第４の電極層
１５０  メモリ素子
１５１  ＦＥＴ
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら、本発明の好適な実施形態を説明する。 
添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間または種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されるべきものである。【００１９】
＜第１の実施形態＞
図８は、本発明の第１の実施形態によるキャパシタを示す概略断面図である。図示のとおり、第１の実施形態によるキャパシタ８０は、シリコン基板８１と、基板８１上に形成された絶縁層８２と、絶縁体層８２上に形成された下部電極層８３と、下部電極層８３上に形成された誘電体層８４と、誘電体層８４上に形成された上部電極層８５と、上記の積層構造の側壁を覆うリーク防止層８６と、上部電極層８５の上面の一部とリーク防止層８６を覆う絶縁部８７と、絶縁部８７に形成されたコンタクトホール８７ａに埋め込まれた引き出し電極８８と、を含む。【００２０】
絶縁層８２は、本実施形態では、シリコン基板８１の表面を熱酸化することにより形成した酸化シリコン膜であるが、化学気相堆積法で形成してもよい。【００２１】
下部電極層８３は、図示のとおり、第１の電極層８３ａと第２の電極層８３ｂとを有する。第１の電極層８３ａは、結晶質の導電性材料により形成され、本実施形態では窒化チタン（ＴｉＮ）で形成されている。第１の電極層８３ａ上の第２の電極層８３ｂは、非晶質の導電性材料により形成され、本実施形態では、窒化珪素チタン（ＴｉＳｉＮ）で形成されている。ＴｉＳｉＮのような非晶質の導電性材料は、後述のとおり、気相堆積法（化学気相堆積（ＣＶＤ）法および物理気相堆積（ＰＶＤ）法）で形成することができ、良好な表面平坦性を有する。したがって、第２の電極層８３ｂは、その上に形成される誘電体層に対して平坦な堆積面を提供することができ、誘電体層８４の平坦化に寄与する。【００２２】
なお、第２の電極層８３ｂは、ＴｉＳｉＮの代わりに、これらに限定されないが例えば、ＴｉＯＮ、ＴａＳｉＮ、およびＲｕＭｏＣで形成してよい。また、第２の電極層８３ｂは、金属と非金属による非晶質合金、金属と金属による非晶質合金、および水素混入型の金属などの非晶質の導電性材料で形成してよい。金属と非金属による非晶質合金としては、例えば、Ｐ系のＮｉ−Ｐ，Ｆｅ−Ｐ，Ｃｏ−Ｐ，Ｐｄ−Ｐ、Ｂ系のＮｉ−Ｂ，Ｃｏ−Ｂ、Ｃ系のＣｒ−Ｃ、Ｓ系のＮｉ−Ｓ，Ｃｏ−Ｓ、Ａｓ系のＰｄ−Ａｓなどがある。また、金属と金属による非晶質合金としては、例えば、Ｗ系のＮｉ−Ｗ，Ｃｏ−Ｗ，Ｆｅ−Ｗ，Ｃｒ−Ｗ、Ｍｏ系のＮｉ−Ｍｏ，Ｃｏ−Ｍｏ，Ｆｅ−Ｍｏ，Ｃｒ−Ｍｏや、Ｃｏ−Ｔｉ，Ｆｅ−Ｃｒ，Ｃｏ−Ｒｅなどがある。さらに、水素混入型の金属としては、例えば、Ｃｒ（−Ｈ），Ｎｉ（−Ｈ），Ｐｄ（−Ｈ）などがある。これらは、第２の電極層８３ｂを形成する材料の例示に過ぎず、３元系の金属−非金属非晶質合金であってもよいし、３元系の金属−金属非晶質合金であってもよい。【００２３】
また、第２の電極層８３ｂは、第１の電極層８３ａの幅よりも狭い幅を有している。換言すると、第１の電極層８３ａは、引き出し電極８８との電気的な接続のため、第２の電極層８３ｂより広い幅を有している。【００２４】
誘電体層８４は、図８を参照すると、第１の誘電体層８４ａ、第２の誘電体層８４ｂ、および第３の誘電体層８４ｃを有している。第１の誘電体層８４ａおよび第３の誘電体層８４ｃは、非晶質の誘電体材料により形成され、本実施形態では窒化シリコン（ＳｉＮ）で形成されている。非晶質の誘電体材料は、非晶質の導電性材料で形成される第２の電極層８３ｂと同様に、気相堆積法で形成され、平坦な表面を提供することができる。【００２５】
なお、第１の誘電体層８４ａおよび第３の誘電体層８４ｃは、ＳｉＮの代わりに、これらに限定されないが例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化シリコン（ＳｉＯ２）などの他の非晶質の誘電体材料で形成してもよい。ただし、誘電体層として高い誘電率が必要とされるとの観点からＳｉＮが好ましい。また、本実施形態では第１の誘電体層８４ａと第３の誘電体層８４ｃは、同一の材料で形成されているが、異なる材料で形成されてもよい。同一の材料で形成される利点は、２つの引き出し電極８８のいずれを正極としても同一の特性が発揮される点にある。【００２６】
第２の誘電体層８４ｂは、第１の誘電体層８４ａおよび第３の誘電体層８４ｃとは対照的に、結晶質の誘電体材料により形成され、本実施形態ではチタン酸ストロンチウム（ＳｒＴｉＯ３、以下ＳＴＯと記す）で形成されている。ＳＴＯは、１００から１３０といった高い誘電率を有しており、キャパシタ８０の誘電体材料として好適である。また、第２の誘電体層８４ｂは平坦な表面を有する第１の誘電体層８４ａ上に形成されるため、第２の誘電体層８４ｂでは、第１の誘電体層８４ａとの界面に由来する凹凸が低減され、粒界が減少している。したがって、そのような凹凸や粒界によるリーク電流が低減される。【００２７】
なお、ＳＴＯは、後述のとおり気相堆積法で堆積され、堆積後（as-deposited）の膜は非晶質であるがアニールによって結晶化し、上記のような高い誘電率を呈する。【００２８】
また、第２の誘電体層８４ｂは、ＳＴＯの代わりに、これらに限定されないが例えば、ＢａＳｒＴｉＯ３、ＢａＴｉＯ３、ＰｂＺｒＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＺｒＳｉＯ４、Ｙ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、ＺｒＯ２／Ａｌ２Ｏ３、Ｔａ２Ｏ５などの他の結晶質の誘電体材料で形成してもよい。【００２９】
上部電極層８５は、図８を参照すると、第３の電極層８５ａと第４の電極層８５ｂとを有している。第３の電極層８５ａは、第２の電極層８３ｂと同様、非晶質の導電性材料により形成され、本実施形態では、ＴｉＳｉＮで形成されている。第４の電極層８５ｂは、第１の電極層８３ａと同様、結晶質の導電性材料により形成され、本実施形態では窒化チタン（ＴｉＮ）で形成されている。ただし、第３の電極層８５ａは第２の電極層８３ｂと異なる非晶質の導電性材料により形成されてよく、第４の電極層８５ｂは第１の電極層８３ａと異なる結晶質の導電性材料により形成されてよい。なお、第２の電極層８３ｂおよび第３の電極層８５ａは、５電子エレクトロンボルト以上の仕事関数を有する非晶質の導電性材料で形成されると好ましい。誘電体層８４との間に生じるバリアハイトを大きくすることができ、よって、リーク電流を低減することができる。【００３０】
次に、図９Ａから図１１Ｃまでを参照しながら、第１の実施形態によるキャパシタ８０の作製方法について説明する。 
（絶縁層形成工程）
まず、Ｐ型のシリコン基板８１を用意し、熱酸化炉を用いて酸素雰囲気中で約９００℃に加熱し、絶縁層（酸化シリコン膜）８２を形成する（図９Ａ）。酸化シリコン膜８２の膜厚は、約１００ｎｍであってよい。ただし、酸化シリコン膜８２は、シリコン基板８１の熱酸化によらず、シリコン基板８１上に気相堆積法によりＳｉＯ２を堆積することにより形成してもよい。【００３１】
（下部電極膜形成工程）
次に、酸化シリコン膜８２が形成されたシリコン基板８１をスパッタ装置に搬入し、約３ｍＴｏｒｒ（０．４Ｐａ）のアルゴンガス雰囲気中でスパッタリングを行って膜厚５０ｎｍ程度のＴｉＮ膜８３０ａを堆積する。
なお、ＴｉＮ膜８３０ａは、スパッタ法でなく、熱ＣＶＤ法により堆積しても良い。このＣＶＤ法においては、例えば、原料としてＴｉＣｌ４とＮＨ３を使用して良く、堆積温度は約５８０℃であって良い。【００３２】
次いで、ＴｉＮ膜８３０ａ上に、Ｓｉを約２０％含有するＴｉＳｉＮターゲットが設置されたスパッタ装置により、ＴｉＳｉＮ膜８３０ｂを堆積する。ＴｉＳｉＮ膜８３０ｂの膜厚は、約５ｎｍであってよい。また、スパッタ装置のチャンバ内にはアルゴン（Ａｒ）ガスと窒素（Ｎ２）ガスの混合ガス（Ａｒ：Ｎ２＝８０％：２０％）を供給し、チャンバ内の圧力を約３ｍＴｏｒｒ（０．４Ｐａ）に設定すると好適である。ＴｉＳｉＮ膜は、Ｓｉを約２０％含有しているため、例えばＸ線回折法により確認できるように、非晶質であり、その表面の平坦性は良好である。また、Ｓｉ含有量を始めとした成膜条件を調整することにより、表面平坦性を最適化してよいことは勿論である。
なお、ＴｉＳｉＮ膜８３０ｂは、スパッタ法でなく、熱ＣＶＤ法により堆積しても良い。このＣＶＤ法においては、例えば、原料としてＴｉＣｌ４、ＮＨ３、およびＳｉＨ４使用して良く、堆積温度は約５２０℃であって良い。また、ＴｉＳｉＮ膜８３０ｂ中のＳｉ含有量は、原料の供給量を調整することにより、制御できることは言うまでもない。【００３３】
以上の手順により、絶縁層８２上に、下部電極層８３となるＴｉＮ膜８３０ａとＴｉＳｉＮ膜８３０ｂとが形成される（図９Ｂ）。【００３４】
（誘電体膜形成工程）
ＴｉＳｉＮ膜８３０ｂの堆積後、基板８１を高周波スパッタ装置に搬入し、ＴｉＳｉＮ膜８３０ｂ上にＳｉＮターゲットを用いたスパッタ法によりＳｉＮ膜８４０ａを堆積する。このスパッタ装置のチャンバ内には、ＡｒガスとＮ２ガスの混合ガス（Ａｒ：Ｎ２＝７０％：３０％）を供給し、チャンバ内の圧力を約３ｍＴｏｒｒ（０．４Ｐａ）に設定すると好適である。堆積するＳｉＮ膜８４０ａの膜厚は、約２ｎｍであってよい。ＳｉＮ膜８４０ａは、非晶質であり、良好な表面平坦性を有している。
なお、ＳｉＮ膜８４０ａは、スパッタ法でなく、熱ＣＶＤ法により堆積してもよい。このＣＶＤ法においては、例えば、原料としてＳｉＨ２Ｃｌ２とＮＨ３を使用して良く、堆積温度は約６８０℃であって良い。【００３５】
次に、ＳＴＯターゲットが設置された高周波スパッタ装置により、ＳｉＮ膜８４０ａ上に、ＳＴＯ膜８４０ｂを堆積する。堆積条件を例示すると、供給ガスがＡｒガスと酸素（Ｏ２）ガスの混合ガス（Ａｒ：Ｏ２＝６０％：４０％）であり、チャンバ圧力が約１０ｍＴｏｒｒ（１．３３Ｐａ）である。堆積するＳＴＯ膜８４０ｂの膜厚は約４ｎｍであってよい。
なお、ＳＴＯ膜８４０ｂは、スパッタ法でなく、熱ＣＶＤ法により堆積しても良い。このＣＶＤ法においては、例えば、原料としてＳｒ（ＤＰＭ）２とＴｉ（ＯＣ３Ｈ７）を使用して良く、堆積温度は約３００℃であって良い。【００３６】
ＳＴＯ膜８４０ｂはas-depositedでは非晶質であるため、続けて、その結晶化のためアニールを行う。アニールは、Ｎ２ガスとＯ２ガスの混合ガス（Ｎ２：Ｏ２＝９５％：５％または９８％：２％）の雰囲気中で、４００℃〜６００℃（好ましくは５５０℃）の温度で約１〜約３０分間行うと好適である。これにより、ＳＴＯ膜８４０ｂは結晶化し、高い誘電率（約１００から約１３０）を呈する。【００３７】
この後、ＳｉＮ膜８４０ａと同じ堆積方法、すなわちスパッタ法または熱ＣＶＤ法によって、ＳＴＯ膜８４０ｂ上にＳｉＮ膜８４０ｃを堆積する。 
以上の手順により、誘電体層８５となるＳｉＮ膜８４０ａ、ＳＴＯ膜８４０ｂ、およびＳｉＮ膜８４０ｃが得られる（図９Ｃ）。【００３８】
なお、ＳＴＯ膜８４０ｂの結晶化のためのアニールは、後述の上部電極膜形成工程の終了後に行ってもよい。また、アニールを電極膜形成前に行うと、ＳＴＯ膜８４０ｂの結晶化によってＳＴＯ膜８４０ｂの表面フォロジーが悪化する場合があるが、電極膜形成後にアニールを行うと、表面モフォロジーの悪化を軽減することができる。なお、ＳＴＯ膜８４０ｂの表面モフォロジーが悪化したとしても、ＳＴＯ膜８４０ｂとその下地層であるＳｉＮ膜８４０ａとの界面における平坦性に変わりない。【００３９】
（上部電極膜形成工程）
続けて、ＴｉＳｉＮ膜８３０ｂと同じ堆積方法、すなわちスパッタ法または熱ＣＶＤ法によって、ＴｉＳｉＮ膜８５０ａを堆積し、ＴｉＮ膜８３０ａと同じ堆積方法によって、ＴｉＮ膜８５０ｂを堆積する。以上の手順により、上部電極層８５となるＴｉＳｉＮ膜８５０ａとＴｉＮ膜８５０ｂが得られる（図１０Ａ）。【００４０】
（素子化工程）
次に、キャパシタ構造にするための微細加工を行う。ＴｉＮ膜８５０ｂ上に、ポジ型レジスト液を用いて約５００μｍ角の矩形のレジスト膜を形成する。次いで、このレジスト膜をマスクとし、塩素（Ｃｌ２）ガスとＡｒガスとの混合ガス（Ｃｌ２：Ａｒ＝８０％：２０％）を用いるドライエッチングによって、膜８３０ａ，８３０ｂ，８４０ａ，８４０ｂ，８４０ｃ，８５０ａ，および８５０ｂをエッチングする。次に、残留しているレジスト膜を酸素プラズマアッシングによって除去し、図１０Ｂに示すメサ部８００を形成する。【００４１】
続けて、再びポジ型レジスト液を用いて約２００μｍ角の矩形のレジスト膜をメサ部８００上に形成した後、上記と同様なドライエッチングによって、膜８５０ｂ，８５０ａ，８４０ｃ，８４０ｂ，８４０ａ，および８３０ｂをエッチングし、膜８３０ａを残す。以上の手順により、電極層８３、誘電体層８４、および電極層８５が形成される（図１０Ｃ）。【００４２】
この後、電極層８３、誘電体層８４、および電極層８５の端面に沿って生じるリークを防止するために、リーク防止層８６を形成する。具体的には、プラズマＣＶＤ法によって、電極層８３と誘電体層８４と電極層８５とが形成された基板８１上にＳｉＯ２膜を堆積する。この堆積は、通常の平行平板型プラズマＣＶＤ装置で行うことができる。プラズマＣＶＤ装置のチャンバへ供給するガスは、テトラエチルオルソシリケート（ＴＥＯＳ）ガスとＯ２ガスの混合ガスでよい。基板温度は４００℃、圧力は約２００ｍＴｏｒｒ（２６．７Ｐａ）が好適である。また、堆積するＳｉＯ２膜の厚さは約２０ｎｍであってよい。続けて、Ｃ３Ｆ８ガスを用いる反応性イオンエッチングによって、このＳｉＯ２膜をエッチバックし、リーク防止層８６を形成する（図１１Ａ）。【００４３】
この後、リーク防止層８６の形成後の基板８１上に、再度プラズマＣＶＤ装置を用いてＳｉＯ２膜８７０を約５００ｎｍの厚さで堆積する（図１１Ｂ）。次に、ＳｉＯ２膜８７０上に、ポジ型レジスト液を用いるリソグラフィによってコンタクトホールパターン形成用のレジストマスクを形成し、Ｃ３Ｆ８ガスを用いる反応性イオンエッチングによって、コンタクトホール８７ａを開口する。以上の手順により、絶縁部８７が形成される（図１１Ｃ）。【００４４】
最後に、コンタクトホール８７ａを埋めるように、スパッタ装置を用いてアルミニウム膜を約５００ｎｍの厚さで堆積し、リソグラフィとドライエッチングによって引き出し電極８８を形成すると、図８に示すキャパシタ８０が完成する。なお、プラズマＣＶＤ法やドライエッチングなどに伴うプラズマダメージを除去するために、キャパシタ８０の完成後、Ｎ２ガスと水素（Ｈ２）ガスとの混合ガス（Ｎ２：Ｈ２＝９７％：３％）中で、４５０℃で３０分間程度、熱処理を行ってもよい。【００４５】
以上、説明したとおり、本発明の第１の実施形態によるキャパシタ８０は、結晶質の導電性材料で形成された第１の電極層８３ａと、結晶質の誘電体材料で形成される第２の誘電体層８４ｂとの間に、非晶質の導電性材料で形成され表面平坦性に優れた第２の電極層８３ｂと、第２の電極層８３ｂ上に非晶質の誘電体材料で形成され表面平坦性に優れた第１の誘電体層８４ａとが設けられている。このため、第２の誘電体層８４ｂにおいて、その下地層に由来する凹凸が低減され、粒径が微小化されて粒界が減少する。ゆえに、キャパシタ８０においては、結晶質の誘電体材料の高い誘電率による高い容量と、凹凸の低減や粒界の減少とによる低いリーク電流とが実現される。【００４６】
また、第１の実施形態によるキャパシタ８０においては、下部電極層８３が第２の電極層８３ｂと別にＴｉＮで形成される第１の電極層８３ａを有し、これが引き出し電極８８と接続しているため、引き出し電極８８との間の接触抵抗を低減することができる。【００４７】
＜第２の実施形態＞
続けて、本発明の第２の実施形態によるキャパシタについて説明する。 
図１２は、第２の実施形態によるキャパシタを示す概略断面図である。図８と対比すると明らかなように、第２の実施形態によるキャパシタ９０は、第１の実施形態によるキャパシタ８０の第１の誘電体層８４ａおよび第３の誘電体層８４ｃに相当する層を有していない点で、キャパシタ８０と相違し、その他の点で同一である。換言すると、第２の実施形態によるキャパシタ９０においては、誘電体層８４は、非晶質の誘電体材料で形成される第２の誘電体層８４ｂのみを有している。【００４８】
このような構成を有するキャパシタ９０は、上記の「誘電体膜形成工程」において、スパッタ装置を用いたＳｉＮ膜８４０ａの堆積を行うことなく、高周波スパッタ装置を用いて、ＳｉＮ膜８４０ａ上にＳＴＯ膜８４０ｂを堆積し、この後、上記の「上部電極膜形成工程」を実施することにより、製造することができる。【００４９】
第２の実施形態によるキャパシタ９０においても、誘電体材料であるＳＴＯからなる誘電体層８４（８４ｂ）が、表面平坦性に優れる非晶質の導電材料（ＴｉＳｉＮ）からなる第２の電極層８３ｂ上に形成されるため、誘電体層８４において第２の電極層８３との界面に由来する凹凸が低減され、粒径が微小化されて粒界が減少する。このため、第２の実施形態によるキャパシタ９０においても、結晶質の誘電性材料の高い誘電率による高い容量と、凹凸の低減や粒界の減少とによる低いリーク電流とが実現される。【００５０】
＜第３の実施形態＞
続けて、本発明の第３の実施形態によるキャパシタについて説明する。 
図１３は、第３の実施形態によるキャパシタを示す概略断面図である。図８と対比すると明らかなように、第３の実施形態によるキャパシタ９１は、第１の実施形態によるキャパシタ８０の第２の電極層８３ｂおよび第３の電極層８５ａに相当する層を有していない点で、キャパシタ８０と相違し、その他の点で同一である。換言すると、第３の実施形態によるキャパシタ９１においては、下部電極層８３は結晶質の導電性材料で形成される第１の電極層８３ａのみを有し、上部電極層８５は結晶質の導電性材料で形成される第４の電極層８５ｂのみを有している。【００５１】
このような構成を有するキャパシタ９１は、第１の実施形態によるキャパシタ８０の作製方法において、スパッタ装置を用いたＴｉＳｉＮ膜８３０ｂの堆積と、ＴｉＳｉＮ膜８５０ａの堆積とを省略することにより、作製することができる。【００５２】
第３の実施形態によるキャパシタ９１においても、誘電体材料である結晶質ＳＴＯからなる第２の誘電体層８４ｂが、表面平坦性に優れる非晶質の誘電体材料（ＳｉＮ）からなる第１の誘電体層８４ａ上に形成されるため、第２の誘電体層８４ｂにおいて、第１の誘電体層８４ａとの界面に由来する凹凸が低減され、粒径が微小化されて粒界が減少する。このため、第３の実施形態によるキャパシタ９１においても、結晶質の誘電性材料の高い誘電率による高い容量と、凹凸の低減や粒界の減少とによる低いリーク電流とが実現される。【００５３】
＜実験結果＞
第１から第３の実施形態によるキャパシタ８０，９０，９１におけるリーク電流の低減効果を確認するために実験を行った。以下に、その結果について説明する。【００５４】
実験に使用したキャパシタ８０，９０，９１は、上述の方法に従って作製した。ただし、比較の目的から、いずれのキャパシタにおいても誘電体層８４の厚さを同一とした。すなわち、第１および第３の誘電体層８４ａ，８４ｃ（非晶質の誘電体材料）を有する第１および第３の実施形態によるキャパシタ８０，９１においては、第２の誘電体層８４ｂ（ＳＴＯ）の厚さを約６ｎｍとするとともに、誘電体層８４の全体の厚さを約１０ｎｍとした。一方、第１および第３の誘電体層８４ａ，８４ｃ（非晶質の誘電体材料）を有していない第２の実施形態によるキャパシタ９０においては、第２の誘電体層８４ｂ（ＳＴＯ）の厚さを約１０ｎｍとした。【００５５】
また、比較のため、ＴｉＮ電極層（約５０ｎｍ）／ＳＴＯ誘電体層（約１０ｎｍ）／ＴｉＮ電極層（約５０ｎｍ）といった構造を有するキャパシタを作製し、併せて測定を行った。この比較例のキャパシタは、非晶質の電極層も、非晶質の誘電体層も有していない点で、上記の実施形態によるキャパシタ８０，９０，９１と異なっている。【００５６】
図１４は、リーク電流の印加電圧依存性を示すグラフである。比較のためのキャパシタでは、図中に曲線Ｘで示すように、両端子間に１ボルト（Ｖ）の電圧を印加したときに約２×１０−８Ａ／ｃｍ２のリーク電流が流れることが分かる。【００５７】
一方、本発明の第３の実施形態によるキャパシタ９１では、図１４に曲線Ｃで示すとおり、測定した電圧の範囲の全体において、比較のためのキャパシタに比べて、リーク電流が低くなっている。これは、非晶質の導電性材料（ＴｉＳｉＮ）で形成した第２の電極層８３ｂにより、第２の電極層８３ｂとこの上に形成された第２の誘電体層８４ｂ（結晶質ＳＴＯ）との間の界面が平坦となって、この界面に由来する凹凸が低減し、粒界が減少したためと考えられる。【００５８】
また、第２の実施形態によるキャパシタ９０では、図１４に曲線Ｂで示すとおり、キャパシタ９１よりもリーク電流が低減されている。リーク電流の低減の第１の理由として、第１の誘電体層８４ａ（非晶質ＳｉＮ）が、第２の誘電体層８４ｂ（結晶質ＳＴＯ）に対して平坦な堆積面を提供しているため、この界面に由来する凹凸が低減し、粒界が減少したことが挙げられる。また、リーク電流の低減の第２の理由として、第１の誘電体層８４ａを構成するＳｉＮのエネルギーバンドギャップが約７ｅＶと大きいことが挙げられる。すなわち、大きなエネルギーバンドギャップにより、電極層８３との間に高いバリアハイトが形成され、キャリアがバリアを乗り越えることにより生じるリークが低減されたと考えることができる。【００５９】
さらに、第１の実施形態によるキャパシタ８０では、図１４に曲線Ａで示すとおり、キャパシタ９０よりもリーク電流が更に低減されている。キャパシタ８０は、非晶質の導電性材料（ＴｉＳｉＮ）による第２の電極層８３ｂと、非晶質の誘電体材料（ＳｉＮ）による第１の誘電体層８４ａといった２つの非晶質材料層を有し、よって、第２の誘電体層８４ｂ（非晶質ＳＴＯ）に対して、より平坦な堆積面を提供することができる。また、ＳｉＮによる高いバリアハイトから生じる効果もある。このような理由により、第１の実施形態によるキャパシタ８０では、リーク電流がより低くなっていると考えることができる。さらに、結晶質である第２の誘電体層８４ｂについては、絶縁性である第１の誘電体層８４ａと第３の誘電体層８４ｃとを介して電圧が印加されるため、電極層８３からの電界が直接に第２の誘電体層８４ｂに印加されることがないことも、リーク電流の低減の効果と考えられる。【００６０】
いずれにしても、本発明の実施形態によるキャパシタ８０，９０，９１のリーク電流低減の効果が確認された。
なお、本発明の実施形態によるキャパシタ８０，９０，９１においてはリーク電流が低減されるため、第１および第３の誘電体層８４ａ，８４ｃの有無によらず、誘電体層８４の全体の厚さを１０ｎｍ以下とすることにより、容量を増加させることも可能である。【００６１】
また、非晶質の導電性材料（ＴｉＳｉＮ）による第２の電極層８３ｂをスパッタ法を利用して形成したキャパシタ８０と、熱ＣＶＤ法を利用して形成したキャパシタ８０とを作製し、リーク電流を測定したが、両堆積方法間にリーク電流に関する有意な差は認められなかった。さらに、第１の電極層８３ａ（ＴｉＮ）をスパッタ法を利用して形成したキャパシタ８０と、熱ＣＶＤ法を利用して形成したキャパシタ８０とについて、リーク電流を比較したが、両堆積方法間にリーク電流に関する有意な差は認められなかった。【００６２】
＜第４の実施形態＞
本発明の第１から第３の実施形態によるキャパシタ８０，９０，９１は、ＤＲＡＭなどのメモリデバイスやアナログデバイスを始めとする種々の半導体装置に好適に利用され得る。以下、そのような半導体装置の一例として、図１５Ａおよび１５Ｂを参照しながら、本発明の第４の実施形態によるメモリ素子を説明する。図１５Ａは、第４の実施形態によるメモリ素子を示す概略断面図であり、図１５Ｂは、第４の実施形態によるメモリ素子の等価回路である。【００６３】
図１５Ａを参照すると、メモリ素子１５０は、ゲート電極１５１ａ、ソース領域１５１ｂおよびドレイン領域１５１ｃを有する電界効果トランジスタ（ＦＥＴ）１５１（能動素子）と、ポリシリコンなどで形成されるプラグ１５３を介してドレイン領域１５１ｃと一端で接続するキャパシタ８０１と、プラグ１５６を介してキャパシタ８０の他端と接続する電極１５７と、プラグ１５５を介してゲート電極１５１ａと接続する電極１５８と、を有する。【００６４】
キャパシタ８０１は、図示の例では第１の実施形態によるキャパシタ８０であるが、第２または第３の実施形態によるキャパシタ９０，９１であってもよい。【００６５】
電極１５７はプレート線に接続され、電極１５８はワード線に接続されている（図１５Ｂ）。また、ソース領域１５１ｂは図示しないプラグと電極とによりビット線に接続されている。【００６６】
メモリ素子１５０は、以下のように作製することができる。まず、図１６Ａに示すように、公知のＩＣ製造プロセスのいずれかによってシリコン基板８１にトランジスタ１５１を形成し、その上に酸化膜をＣＶＤ法により堆積して酸化層１５２を形成する。次に、図１５Ｂに示すように、フォトリソグラフィとエッチングによって酸化層１５２にコンタクトホールを形成し、ポリシリコンでコンタクトホールを埋め込んだ後に、化学機械研磨（ＣＭＰ）法によって酸化層１５２の表面に堆積されたポリシリコンを削除することによりプラグ１５３を形成する。この後、先に説明した「下部電極膜形成工程」、「誘電体膜形成工程」および「上部電極膜形成工程」を行って、キャパシタ８０１（８０）を形成するための多層膜を得る。次いで、フォトリソグラフィとエッチングによって所定の寸法を有するキャパシタ８０１を形成し、キャパシタ８０１を覆うように酸化層１５２上にＣＶＤ法により酸化膜を堆積する。以下、この酸化膜にビアを形成して酸化層１５４を得て、ビアを所定の金属で埋め込んでプラグ１５５，１５６を形成し、例えばスパッタ法により金属膜を堆積し、フォトリソグラフィとエッチングによって電極１５７，１５８を形成する。以上により、メモリ素子１５０が完成する。【００６７】
本発明の第４の実施形態によるメモリ素子１５０は本発明の実施形態によるキャパシタ８０（９０，９１）を有しており、したがって、高容量と低いリーク電流といった利点を有するメモリ素子が得られる。【００６８】
以上、幾つかの実施形態を参照しながら、本発明を説明したが、本発明は上記の実施形態に限定されることなく、種々に変更が可能である。【００６９】
例えば、第１の電極層８３ａ（ＴｉＮ（結晶質））／第２の電極層８３ｂ（ＴｉＳｉＮ（非晶質））／第２の誘電体層８４ｂ（ＳＴＯ（結晶質））／第４の電極層８５ａ（ＴｉＮ（結晶質））といった構造のように、結晶質の誘電体材料で形成される第２の誘電体層８４ｂのいずれかの面に非晶質材料で形成される層を有していればよい。そして、その非晶質材料で形成される層は、製造工程中、第２の誘電体層８４ｂに先立って形成される。【００７０】
また、上記の実施形態によるキャパシタ８０，９０，９１は、電極８３，８５や誘電体層８４が基板８１に対して平行に形成されるプレーナー型のキャパシタとして形成されたが、これに限らず、例えばトレンチ型のキャパシタやスタック型のキャパシタとして構成されてよいことは言うまでもない。例えば、トレンチ型のキャパシタ８０においては、第１の電極層８３ａがプレート電極に相当してよく、第２の電極層８５ｂが蓄積電極に相当してよい。この場合、例えば、第２の電極層８３ｂは、ＴｉＮ膜８３０ａ上にＴｉＳｉＮ膜８３０ｂを堆積するのではなく、プレート電極（第１の電極層）上にＴｉＳｉＮ膜８３０ｂを堆積することを通して形成することができる。【００７１】
また、第１の実施形態によるキャパシタ８０の製造において、電極層８３，８５や誘電体層８４はスパッタ装置を用いて形成したが、これに限らず、化学気相堆積法（ＣＶＤ）により形成してもよい。トレンチ型やスタック型のキャパシタとして第１の実施形態によるキャパシタ８０を製造する場合においては、埋め込み性の点でＣＶＤが有利である。【００７２】
さらに、第４の実施形態によるメモリ素子を説明したが、本発明にかかる半導体装置は、アナログデバイスであってよい。この場合、本発明の実施形態による半導体装置の作製方法においては、ＦＥＴだけでなくバイポーラトランジスタやその他の能動素子が形成された基板を用意すればよい。【００７３】
本国際出願は２００８年１月１８日に出願された日本国特許出願２００８−００９５４６号に基づく優先権を主張するものであり、２００８−００９５４６号の全内容をここに援用する。
【図１Ａ】
2009090979.tif 000003
【図１Ｂ】
2009090979.tif 000004
【図２】
2009090979.tif 000005
【図３】
2009090979.tif 000006
【図４】
2009090979.tif 000007
【図５Ａ】
2009090979.tif 000008
【図５Ｂ】
2009090979.tif 000009
【図６】
2009090979.tif 000010
【図７】
2009090979.tif 000011
【図８】
2009090979.tif 000012
【図９Ａ】
2009090979.tif 000013
【図９Ｂ】
2009090979.tif 000014
【図９Ｃ】
2009090979.tif 000015
【図１０Ａ】
2009090979.tif 000016
【図１０Ｂ】
2009090979.tif 000017
【図１０Ｃ】
2009090979.tif 000018
【図１１Ａ】
2009090979.tif 000019
【図１１Ｂ】
2009090979.tif 000020
【図１１Ｃ】
2009090979.tif 000021
【図１２】
2009090979.tif 000022
【図１３】
2009090979.tif 000023
【図１４】
2009090979.tif 000024
【図１５Ａ】
2009090979.tif 000025
【図１５Ｂ】
2009090979.tif 000026
【図１６Ａ】
2009090979.tif 000027
【図１６Ｂ】
2009090979.tif 000028
【国際調査報告】
2009090979.tif 000029
2009090979.tif 000030
2009090979.tif 000031
2009090979.tif 000032
2009090979.tif 000033
2009090979.tif 000034
2009090979.tif 000035