(57)【要約】  フラッシュＡＤ変換器において、予測器１０２は、ＡＤ変換器１０１からのデジタル出力信号１１１に基づいて次ぎのアナログ入力データを予測し、予測データ１１２を出力する。制御器１０４は、前記予測器１０２からの予測データ１１２に基づいて、この予測データ１１２付近のリファレンス電圧を持つ複数のコンパレータをＯＮ動作させると共に、その予測が外れた場合にもある程度のＡＤ変換精度を確保するように、例えば偶数番目のコンパレータ１０３．２ａ（ａ：０〜７）をもＯＮ動作させる。これにより、４ビットＡＤ変換器では、次のアナログ入力データの予測が外れた場合にも、動作させるコンパレータの個数を低減して低消費電力化を図りつつ、３ビット精度のＡＤ変換が可能である。
2009136480.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号とリファレンス電圧とを比較し、その比較結果を出力するコンパレータを複数持つコンパレータアレイと、
前記複数のコンパレータの比較結果をデジタル出力信号に変換する変換器と、
前記変換器のデジタル出力信号から前記アナログ入力信号の次のレベルを予測し、予測データを出力する予測器と、
前記予測データ付近の所定個数の前記コンパレータをＯＮ動作させると共に、前記コンパレータアレイ中のコンパレータを所定の規則に基づいてＯＮ動作させ、その他の前記コンパレータをＯＦＦ動作させる制御器とを備えた
ことを特徴とするフラッシュＡＤ変換器。
【請求項２】
前記請求項１記載のフラッシュＡＤ変換器と、
前記フラッシュＡＤ変換器の制御器に、前記予測データ付近のコンパレータをＯＮ動作させる前記所定個数を指定する範囲制御信号と、前記所定の規則を指定する精度制御信号とを出力するマイクロコンピュータとを備えた
ことを特徴とするフラッシュＡＤ変換モジュール。
【請求項３】
前記請求項２記載のフラッシュＡＤ変換モジュールにおいて、
前記フラッシュＡＤ変換器内の制御器は、
前記マイクロコンピュータからの範囲制御信号と、前記フラッシュＡＤ変換器内の予測器の予測データとに基づいて、前記範囲制御信号により指定された個数だけ前記予測データ付近のコンパレータをＯＮ動作させる予測範囲制御器を備える
ことを特徴とするフラッシュＡＤ変換モジュール。
【請求項４】
前記請求項２又は３記載のフラッシュＡＤ変換モジュールにおいて、
前記フラッシュＡＤ変換器内の制御器は、
前記マイクロコンピュータからの精度制御信号に基づいて、前記コンパレータアレイ中のコンパレータをＯＮ動作させる精度保障制御器を備える
ことを特徴とするフラッシュＡＤ変換モジュール。
【請求項５】
前記請求項２〜４の何れか１項に記載のフラッシュＡＤ変換モジュールにおいて、
前記マイクロコンピュータは、前記予測器における前記アナログ入力信号の予測の方法を指定する入力波形予測指定信号を出力し、
前記フラッシュＡＤ変換器内の制御器は、前記マイクロコンピュータからの入力波形予測指定信号を受けて、この入力波形予測指定信号が指定する予測方法により前記アナログ入力信号の次のレベルを予測する入力波形予測器を有する
ことを特徴とするフラッシュＡＤ変換モジュール。
【請求項６】
アナログ入力信号とリファレンス電圧とを比較し、その比較結果を出力するコンパレータを複数持つコンパレータアレイと、
前記複数のコンパレータの比較結果をデジタル出力信号に変換する変換器と、
前記変換器のデジタル出力信号から前記アナログ入力信号の次のレベルを予測し、予測データを出力する予測器と、
前記予測データに近いリファレンス電圧を持つコンパレータほどＯＮ動作する前記コンパレータの密度が高くなるように、前記複数のコンパレータを制御する制御器とを備えた
ことを特徴とするフラッシュＡＤ変換器。
【請求項７】
前記請求項１〜６の何れか１項に記載のフラッシュＡＤ変換器又はフラッシュＡＤ変換モジュールにおいて、
前記予測器の予測データと前記変換器のデジタル出力信号とに基づいて、前記予測器での予測の当否を判定し、予測が当たっていない場合は予測失敗信号を出力する予測判定器を有し、
前記制御器は、前記予測判定器の予測失敗信号を受けて、前記コンパレータアレイ中の前記コンパレータを通常動作時よりも多くＯＮ動作させる
ことを特徴とするフラッシュＡＤ変換器又はフラッシュＡＤ変換モジュール。
【請求項８】
アナログ入力信号とアナログ帰還信号との差の信号を出力するアナログ加算器と、
前記アナログ加算器の出力信号を積分するアナログ積分器と、
前記請求項１〜７の何れか１項に記載のフラッシュＡＤ変換器又はフラッシュＡＤ変換モジュールにより構成され、前記アナログ積分器の出力信号を多ビットで量子化して出力するマルチビット量子化器と、
前記マルチビット量子化器からの出力信号をアナログ信号に変換して前記アナログ帰還信号として出力するＤＡ変換器とを備えた
ことを特徴とするデルタシグマＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュＡＤ変換器の低消費電力化に関するものである。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換する技術において、構成が簡単で変換スピードが速いものにフラッシュＡＤ変換器がある。フラッシュＡＤ変換器は、量子化ビット数ｍに対して２のｍ乗から１を引いた個数のコンパレータが必要である。そのため、量子化ビット数ｍが大きくなると、必要なコンパレータが指数関数的に増大するという欠点がある。コンパレータが多くなると、それに伴い消費電力も大きくなる。【０００３】
この消費電力を抑える技術として、予測されるコンパレータ群のみを動作させて、その他のコンパレータを動作させないという技術がある。この技術は、特許文献１に記載される。この技術を図６を用いて説明する。図６において、予測器１０２は、変換器１０１からの前回のデジタル出力信号１１１を用いて、次回のデジタルコードを予測計算し、この予測値を用いて正確にＡＤ変換できるように、コンパレータアレイ１０３に備える全コンパレータ１０３．０１〜１０３．１５のうち、使用する（ＯＮ動作する）コンパレータの数を調整する。例えば、コンパレータアレイ１０３中の予測したデジタルコード付近のコンパレータ群をＯＮ動作し、その他のコンパレータ群をＯＦＦ制御する。ＯＦＦするコンパレータ群が多いほど、低消費電力化となる。コンパレータ群の分け方は、連続するデジタルコードに対応したコンパレータを予め決められた数で一組とする。例えば、コンパレータアレイを２つのコンパレータ群に分ける場合には、アナログ電圧で上半分に対応するコンパレータ群と、下半分に対応するコンパレータ群とする。予測値が下半分の範囲なら、上半分のコンパレータ群をＯＦＦ制御し、下半分のコンパレータ群をＯＮ制御することにより、コンパレータアレイの消費電力を半減させる。尚、フラッシュＡＤ変換器の技術に関しては特許文献２、３及び非特許文献１に記載がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６０８１２１９号明細書
【特許文献２】特開平４−１２３５２３号公報
【特許文献３】特許第２８１４３６２号公報
【非特許文献】
【０００５】
【非特許文献１】ＩＳＳＣＣ２００５  ＳＥＳＳＩＯＮ２７．１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来のフラッシュＡＤ変換器では、次データが予測値通りであれば、低消費電力を図りつつ、正常にＡＤ変換できるが、ノイズの影響などにより予測が外れた場合には、デジタル出力信号は実際値とかけ離れることとなり、後段への影響が大きく、次データも予測できない状態が継続する欠点がある。【０００７】
本発明は、前記問題点を解決するためになされたものであり、その目的は、予測値が外れた場合にも、従来のようにデジタル出力信号が実際値とかけ離れてＡＤ変換精度が極めて低くなることがなく、ある程度の望まれるＡＤ変換精度を保ちつつ、アナログ入力信号をＡＤ変換することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明のフラッシュＡＤ変換器は、アナログ入力信号とリファレンス電圧とを比較し、その比較結果を出力するコンパレータを複数持つコンパレータアレイと、前記複数のコンパレータの比較結果をデジタル出力信号に変換する変換器と、前記変換器のデジタル出力信号から前記アナログ入力信号の次のレベルを予測し、予測データを出力する予測器と、前記予測データ付近の所定個数の前記コンパレータをＯＮ動作させると共に、前記コンパレータアレイ中のコンパレータを所定の規則に基づいてＯＮ動作させ、その他の前記コンパレータをＯＦＦ動作させる制御器とを備えたことを特徴とする。【０００９】
本発明のフラッシュＡＤ変換モジュールは、前記フラッシュＡＤ変換器と、前記フラッシュＡＤ変換器の制御器に、前記予測データ付近のコンパレータをＯＮ動作させる前記所定個数を指定する範囲制御信号と、前記所定の規則を指定する精度制御信号とを出力するマイクロコンピュータとを備えたことを特徴とする。【００１０】
本発明は、前記フラッシュＡＤ変換モジュールにおいて、前記フラッシュＡＤ変換器内の制御器は、前記マイクロコンピュータからの範囲制御信号と、前記フラッシュＡＤ変換器内の予測器の予測データとに基づいて、前記範囲制御信号により指定された個数だけ前記予測データ付近のコンパレータをＯＮ動作させる予測範囲制御器を備えることを特徴とする。【００１１】
本発明は、前記フラッシュＡＤ変換モジュールにおいて、前記フラッシュＡＤ変換器内の制御器は、前記マイクロコンピュータからの精度制御信号に基づいて、前記コンパレータアレイ中のコンパレータをＯＮ動作させる精度保障制御器を備えることを特徴とする。【００１２】
本発明は、前記フラッシュＡＤ変換モジュールにおいて、前記マイクロコンピュータは、前記予測器における前記アナログ入力信号の予測の方法を指定する入力波形予測指定信号を出力し、前記フラッシュＡＤ変換器内の制御器は、前記マイクロコンピュータからの入力波形予測指定信号を受けて、この入力波形予測指定信号が指定する予測方法により前記アナログ入力信号の次のレベルを予測する入力波形予測器を有することを特徴とする。【００１３】
本発明のフラッシュＡＤ変換器は、アナログ入力信号とリファレンス電圧とを比較し、その比較結果を出力するコンパレータを複数持つコンパレータアレイと、前記複数のコンパレータの比較結果をデジタル出力信号に変換する変換器と、前記変換器のデジタル出力信号から前記アナログ入力信号の次のレベルを予測し、予測データを出力する予測器と、前記予測データに近いリファレンス電圧を持つコンパレータほどＯＮ動作する前記コンパレータの密度が高くなるように、前記複数のコンパレータを制御する制御器とを備えたことを特徴とする。【００１４】
本発明は、前記フラッシュＡＤ変換器又はフラッシュＡＤ変換モジュールにおいて、前記予測器の予測データと前記変換器のデジタル出力信号とに基づいて、前記予測器での予測の当否を判定し、予測が当たっていない場合は予測失敗信号を出力する予測判定器を有し、前記制御器は、前記予測判定器の予測失敗信号を受けて、前記コンパレータアレイ中の前記コンパレータを通常動作時よりも多くＯＮ動作させることを特徴とする。【００１５】
本発明のデルタシグマＡＤ変換器は、アナログ入力信号とアナログ帰還信号との差の信号を出力するアナログ加算器と、前記アナログ加算器の出力信号を積分するアナログ積分器と、前記フラッシュＡＤ変換器又はフラッシュＡＤ変換モジュールにより構成され、前記アナログ積分器の出力信号を多ビットで量子化して出力するマルチビット量子化器と、前記マルチビット量子化器からの出力信号をアナログ信号に変換して前記アナログ帰還信号として出力するＤＡ変換器とを備えたことを特徴とする。【００１６】
以上のように、本発明では、アナログ入力信号の次のデータを予測し、その予測データ付近のリファレンス電圧を持つコンパレータをＯＮ動作させると共に、その予測データ付近のコンパレータ以外のコンパレータをもある程度の個数をＯＮ動作する。従って、予測データが外れた場合にも、ある程度の望まれるＡＤ変換精度が保障される。この保障するＡＤ変換精度は、適用される回路等に応じて異なるので、予測データ付近以外のＯＮ動作させるコンパレータの個数は、その保障すべきＡＤ変換精度に応じて変更する。
【発明の効果】
【００１７】
以上説明したように、本発明のフラッシュＡＤ変換器よれば、予測データ付近のリファレンス電圧を持つコンパレータ以外のコンパレータをもある程度の個数をＯＮ動作させたので、予測データが外れても、アナログ入力信号をある程度保障すべきＡＤ変換精度でもってＡＤ変換することが可能である。
【図面の簡単な説明】
【００１８】
【図１】図１は本発明の実施形態１に係るフラッシュＡＤ変換器のブロック構成を示す図である。
【図２】図２は本発明の実施形態２に係るフラッシュＡＤ変換器のブロック構成を示す図である。
【図３】図３は本発明の実施形態３に係るフラッシュＡＤ変換器のブロック構成を示す図である。
【図４】図４は同フラッシュＡＤ変換器に備える制御器の内部ブロック構成を示す図である。
【図５】図５は本発明の実施形態４に係るΔΣＡＤ変換器のブロック構成を示す図である。
【図６】図６は従来のフラッシュＡＤ変換器のブロック構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００２０】
（第１の実施形態）
図１に本発明の実施形態１の４ビットのフラッシュＡＤ変換器を示す。
【００２１】
図１において、１１０はアナログ入力信号、１０３はコンパレータアレイ、１０３．０１〜１０３．１５はコンパレータ、１０１は変換器、１１１はデジタル出力信号、１０２は予測器、１１２は予測データ、１０４は制御器、１１３は制御信号である。
【００２２】
前記コンパレータアレイ１０３に備えた１５個のコンパレータ１０３．０１〜１０３．１５は、各々、１つのアナログ入力信号１１０が入力されると共に、自己のコンパレータに専用のリファレンス電圧（図示せず）が予め入力されている。そして、各コンパレータは、アナログ入力信号１１０と自己のリファレンス電圧とを比較し、アナログ入力信号１１０が自己のリファレンス電圧よりも高ければ”Ｈｉｇｈ”を、アナログ入力信号１１０がリファレンス電圧よりも低ければ”Ｌｏｗ”を出力する。リファレンス電圧は、コンパレータ１０３．０１〜１０３．１５の順に高くなっているとする。ＯＦＦされているコンパレータは、“Ｌｏｗ”を出力する。
【００２３】
また、変換器１０１は、前記コンパレータアレイ１０３での１５個の比較結果を受けて、デジタル出力信号１１１に変換する。この変換の方法は、アナログ入力信号１１０がリファレンス電圧よりも高い（“Ｈｉｇｈ”）と判断した１又は複数のコンパレータのうち、最も高いリファレンス電圧が入力されているコンパレータの比較結果に基づいて、デジタル出力信号１１１にエンコードする。例えば、コンパレータ１０３．０５〜１０３．１５が”Ｌｏｗ”を出力し、コンパレータ１０３．０４が“Ｈｉｇｈ”を出力していれば、”０１００”と変換する。
【００２４】
予測器１０２は、デジタル出力信号１１１を用いて次のデータを予測し、予測データ１１２ｐｓ（ｎ＋１）を出力する。この予測方法は、多くの種類が考えられる。例えば、予測器１０２は、予測データｐｓ（ｎ＋１）＝前のデータｓ（ｎ）として次データを予測する。これは、アナログ入力信号１１０に対してサンプリングレートが非常に大きく、アナログ入力信号がＤＣとみなせる場合に有効である。また、予測器１０２は、アナログ入力信号１１０の変化が一定である場合には、ｐｓ（ｎ＋１）＝ｓ（ｎ）＋（ｓ（ｎ）−ｓ（ｎ−１））と予測する。この予測では、アナログ入力信号１１０を正確に予測することができる。このように、アナログ入力信号１１０が複雑になるほど、より以前のデータｓ（ｎ−ｘ）まで用いることにより、予測データｐｓ（ｎ＋１）を正確に予測できる。予測器１０２は、アナログ入力信号１１０の性質に応じて、適切な予測方法が採用、調整される。
【００２５】
また、制御器１０４は、前記予測器１０２からの予測データ１１２を受け、この予測データ１１２が的中した場合は高精度でＡＤ変換でき、しかも、次のアナログ入力信号１１０がその予測データ１１２から外れても、予め決められた所定の規則に従って、ある程度望まれるＡＤ変換精度を保つように、コンパレータアレイ１０３の１５個のコンパレータ１０３．０１〜１０３．１５をＯＮ／ＯＦＦ制御する制御信号１１３を出力する。例えば、図１の４ビットのＡＤ変換の場合、コンパレータ１０３．０１〜１０３．１５は１５個であるので、望まれるＡＤ変換精度が３ビットであると、偶数番目のコンパレータ１０３．２ａ（ａ：０〜７）だけをＯＮ動作させれば良いので、所定の規則として偶数番目のコンパレータ１０３．２ａ（ａ：０〜７）をＯＮ動作させると共に、予測データ１１２が例えばコンパレータ１０３．０５のリファレンスレベルの場合には、更にコンパレータ１０３．０４〜１０３．０６をＯＮ動作させる。この場合には、偶数番目のコンパレータ１０３．０４及び１０３．０６は既にＯＮ動作されているので、追加でＯＮ動作させるコンパレータはコンパレータ１０３．０５だけである。その他のコンパレータはＯＦＦ動作させる。これにより、アナログ入力信号１１０がコンパレータ１０３．０４〜１０３．０６のリファレンスレベル内にあって予測が的中した場合には、４ビット精度で変換でき、また、予測が外れた場合でも、偶数番目のコンパレータ１０３．２ａ（ａ：０〜７）により、３ビット精度のＡＤ変換が可能である。
【００２６】
予測が外れた場合にも望まれるＡＤ変換精度が低い場合には、精度保障のためにＯＮ動作させるコンパレータ間を広げて行けば、更に消費電力を抑えることができる。
【００２７】
また、より確率高く高精度にＡＤ変換するためには、予測データ１１２に基づいてＯＮ動作させるコンパレータも、コンパレータ１０３．０４〜１０３．０６だけではなく、その更に周辺のコンパレータ１０３．０３〜１０３．０７というように範囲を広げても良い。
【００２８】
更に、予測精度が高い場合には、ＯＮ動作させるコンパレータは、予測データ付近を密とし、予測データから離れて行くに従って疎に設定しても良い。例えば、予測データ１１２がコンパレータ１０３．０５のリファレンス電圧レベルの場合には、コンパレータ１０３．０４〜１０３．０６を、１つ空けてコンパレータ１０３．０２・１０３．０８、そこから更に２つ空けてコンパレータ１０３．１１を、更に３つ空けてコンパレータ１０３．１５をＯＮ動作させるように制御しても良い。
【００２９】
このように、予測データ１１２付近のコンパレータは連続でＯＮ動作させ、その他のコンパレータは離散でＯＮ動作させることにより、予測が当たった場合は高精度に、予測が外れた場合は最低限保障すべき精度を保って変換することができる。
【００３０】
（第２の実施形態）
図２は、本発明の第２の実施形態を示す。図２中の１０１〜１０３及び１１０〜１１３は、図１中の１０１〜１０４及び１１０〜１１３と同じであるので説明を省略する。１０５は予測判定器、１１４は予測失敗信号、１１９はコンパレータ動作状態信号である。
【００３１】
制御器１０４は、前記実施形態１での制御に加えて、コンパレータアレイ１０３中のＯＮ動作しているコンパレータを示すコンパレータ動作状態信号１１９を出力する。
【００３２】
予測判定器１０５は、前記制御器１０４からのコンパレータ動作状態信号１１９、及び変換器１０１からのデジタル出力信号１１１ｓ（ｎ＋１）より、デジタル出力信号１１１ｓ（ｎ＋１）が予測データ１１２により予測された範囲内であったかどうかを判定し、予測された範囲外で予測が当たっていない場合には、予測失敗信号１１４を出力する。例えば、デジタル出力信号１１１ｓ（ｎ＋１）が、コンパレータ１０３．０５の出力“Ｈｉｇｈ”でコンパレータ１０３．０６の出力“Ｌｏｗ”のレベルを表している際には、コンパレータ動作状態信号１１９によりコンパレータ１０３．０６がＯＮ動作していないとされている場合には、予測された範囲外と判断して、予測失敗信号１１４を出力する。
【００３３】
また、制御器１０４は、前記予測判定器１０５からの予測失敗信号１１４を受けると、予測器１０２からの予測データ１１２に関わらず、少なくとも予測器１０２の次数分（即ち、どれだけ前のデータまで用いているかの次数、例えば、予測データ１１２ｐｓ（ｎ＋１）の予測にｓ（ｎ−ｘ）まで用いている場合には、次数はｘ＋１となる）までのサンプル期間は、通常動作時よりも多くのコンパレータをＯＮ動作させるように、制御信号１１３を出力する。この場合、全てのコンパレータ１０３．０１〜１０３．１５をＯＮ動作させることが望ましいが、他の方法として、例えば、２ｂｉｔ精度を保つように通常動作時にコンパレータ１０３．０４、１０３．０８、１０３．１２をＯＮ動作させている場合に、予測が外れた際には、３ｂｉｔ精度が保障されるように、コンパレータ１０３．２ａ（ａ：０〜７）をＯＮ動作させるように制御しても良い。
【００３４】
予測が外れると正確な予測が困難となるので、予測器１０２が再び正確な予測ができるようになるまで（予測器１０２内部のデータが全て正確なデータになるまで）、通常動作時よりも多くのコンパレータ１０３．０１〜１０３．１５をＯＮ制御する。これにより、予測が外れた場合にも、再び正確に予測できるまでの時間短縮化を図ることができる。
【００３５】
（第３の実施形態）
図３は、本発明の第３の実施形態を示す。本実施形態は、前記第１の実施形態のより詳細な構成を示すものである。
【００３６】
図３に示すフラッシュＡＤ変換モジュールにおいて、１０１〜１０４及び１１０〜１１３は、図１中の１０１〜１０４及び１１０〜１１３と同じであるので説明を省略する。１０６はマイクロコンピュータ（以下、マイコンと略す）、１３０は入力波形予測器、１１５は精度制御信号、１１６は範囲制御信号、１１７は予測器制御信号、１１８は入力波形予測指定信号である。
【００３７】
前記マイコン１０６は、前記精度制御信号１１５、範囲制御信号１１６及び入力波形予測指定信号１１８を出力する。この精度制御信号１１５は、予測外れ時にも望まれるある程度のＡＤ変換精度（以下、保障精度という）を保障するように、所定の規則を指定する信号である。また、範囲制御信号１１６は、予測器１０２からの予測データ１１２の周辺に位置するコンパレータを所定個数ＯＮ動作させることを指定する信号（所定個数を指示する信号）であり、入力波形予測指定信号１１８は、予測器１０２における次のアナログ入力波形の予測の方法を指示する信号である。
【００３８】
図４は、制御器１０４の内部構成を示すブロック図である。同図において、制御器１０４は、精度保障制御器１０７と、予測範囲制御器１０８と、論理和器１０９とを有する。前記精度保障制御器１０７は、マイコン１０６からの精度制御信号１１５により保障精度が伝えられて、ＯＮ動作させるコンパレータを決定する精度保障信号１２１を出力する。例えば、マイコン１０６からの精度制御信号１１５により、保障精度が３ｂｉｔの場合には、所定の規則として偶数番目のコンパレータ１０３．２ａ（ａ：０〜７）をＯＮ動作させる精度保障信号１２１を出力する。
【００３９】
また、前記予測範囲制御器１０８は、予測器１０２からの予測データ１１２と、マイコン１０６からの範囲制御信号１１６とより、予測によりＯＮ動作させる所定個数のコンパレータを決定する予測範囲信号１２０を出力する。例えば、予測データ１１２がコンパレータ１０３．０５のリファレンスレベルで、範囲制御信号１１６が個数「３」を示す場合には、コンパレータ１０３．０４〜１０３．０６の３個をＯＮ動作させる。
【００４０】
更に、前記論理和器１０９は、前記精度保障制御器１０７からの精度保障信号１２１と、予測範囲制御器１０８からの予測範囲信号１２０との何れか一方でもＯＮ動作させるとされるコンパレータをＯＮ動作させる制御信号１１３を出力する。例えば、精度保障信号１２１でコンパレータ１０３．２ａ（ａ：０〜７）をＯＮ動作させ、予測範囲信号１２０でコンパレータ１０３．０４〜１０３．０６をＯＮ動作せる場合には、制御信号１１３はコンパレータ１０３．００、１０３．０２、１０３．０４、１０３．０５、１０３．０６、１０３．０８、１０３．１０、１０３．１２、１０３．１４をＯＮ動作させる内容を示す。
【００４１】
図３に戻って、入力波形予測器１３０は、マイコン１０６からの入力波形予測指定信号１１８を受けると、アナログ入力信号１１０に基づいて入力波形を予測し、予測データ１１２を正確にするため予測器１０２の構成を制御する予測器制御信号１１７を出力する。例えば、アナログ入力信号１１０がＤＣの場合、予測データｐｓ（ｎ＋１）＝前のデータｓ（ｎ）とするように、予測器１０２を制御する。
【００４２】
尚、本実施形態は、図１に示したフラッシュＡＤ変換器の詳細な構成を示したが、この詳細な構成を図２のフラッシュＡＤ変換器に適用しても良いのは勿論である。
【００４３】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す。本実施形態は、前記第１〜第３の実施形態で示したフラッシュＡＤ変換器をΔΣＡＤ変換器に適用した例を示している。
【００４４】
図５はΔΣＡＤ変換器のブロック構成を示す。同図において、２００はアナログ入力信号、２０１はデジタル信号、２１１はアナログ積分器、２１２はマルチビット量子化器、２１３はＤＡ変換器、２１４は演算器である。
【００４５】
前記演算器（アナログ加算器）２１４は、アナログ入力信号２００と前記ＤＡ変換器２１３からのアナログ帰還信号との差を演算し、その差信号を出力する。また、前記積分器２１１は、前記演算器２１４の出力信号を積分する。更に、前記マルチビット量子化器２１２は、前記積分器２１１の出力信号を多ビットで量子化して出力する。このマルチビット量子化器２１２は、前記実施形態１〜３の何れかのフラッシュＡＤ変換器で構成される。更に、前記ＤＡ変換器２１３は、前記マルチビット量子化器２１２からの出力信号をアナログ信号に変換して前記アナログ帰還信号として前記演算器２１４に出力する。
【００４６】
ΔΣＡＤ変換器は、量子化器２１２での誤差が大きいとフィードバック量の誤差が大きくなり、発振する問題がある。そのため、従来技術のように予測が外れた場合、デジタル出力信号が大きくて誤差を持つと、ΔΣＡＤ変換器は発振する。そこで、前記実施形態１〜３に示した何れかのフラッシュＡＤ変換器を用いると、予測が外れた場合であっても、フィードバック量の誤差が少なく、ΔΣＡＤ変換器は発振しなくなる。
【産業上の利用可能性】
【００４７】
以上説明したように、本発明は、予測が外れた場合にも望まれるある程度のＡＤ変換精度を確保できるので、フラッシュ型ＡＤ変換器として有用であり、特に、ΔΣＡＤ変換器に適用して好適である。
【符号の説明】
【００４８】
１０１                            変換器
１０２                            予測器
１０３                            コンパレータアレイ
１０３．０１〜１０３．１５        コンパレータ
１０４                            制御器
１０５                            予測判定器
１０６                            マイコン
１０７                            精度保障制御器
１０８                            予測範囲制御器
１０９                            論理和器
１１０                            アナログ入力信号
１１１                            デジタル出力信号
１１２                            予測データ
１１３                            制御信号
１１４                            予測失敗信号
１１５                            精度制御信号
１１６                            範囲制御信号
１１７                            予測器制御信号
１１８                            入力波形予測指定信号
１３０                            入力波形予測器
２００                            アナログ入力信号
２０１                            デジタル出力信号
２１１                            アナログ積分器
２１２                            マルチビット量子化器
２１３                            ＤＡ変換器
２１４                            演算器（アナログ加算器）
【図１】
2009136480.tif 000003
【図２】
2009136480.tif 000004
【図３】
2009136480.tif 000005
【図４】
2009136480.tif 000006
【図５】
2009136480.tif 000007
【図６】
2009136480.tif 000008
【手続補正書】
【提出日】平成22年7月7日(2010.7.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュＡＤ変換器の低消費電力化に関するものである。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換する技術において、構成が簡単で変換スピードが速いものにフラッシュＡＤ変換器がある。フラッシュＡＤ変換器は、量子化ビット数ｍに対して２のｍ乗から１を引いた個数のコンパレータが必要である。そのため、量子化ビット数ｍが大きくなると、必要なコンパレータが指数関数的に増大するという欠点がある。コンパレータが多くなると、それに伴い消費電力も大きくなる。
【０００３】
この消費電力を抑える技術として、予測されるコンパレータ群のみを動作させて、その他のコンパレータを動作させないという技術がある。この技術は、特許文献１に記載される。この技術を図６を用いて説明する。図６において、予測器１０２は、変換器１０１からの前回のデジタル出力信号１１１を用いて、次回のデジタルコードを予測計算し、この予測値を用いて正確にＡＤ変換できるように、コンパレータアレイ１０３に備える全コンパレータ１０３．０１〜１０３．１５のうち、使用する（ＯＮ動作する）コンパレータの数を調整する。例えば、コンパレータアレイ１０３中の予測したデジタルコード付近のコンパレータ群をＯＮ動作し、その他のコンパレータ群をＯＦＦ制御する。ＯＦＦするコンパレータ群が多いほど、低消費電力化となる。コンパレータ群の分け方は、連続するデジタルコードに対応したコンパレータを予め決められた数で一組とする。例えば、コンパレータアレイを２つのコンパレータ群に分ける場合には、アナログ電圧で上半分に対応するコンパレータ群と、下半分に対応するコンパレータ群とする。予測値が下半分の範囲なら、上半分のコンパレータ群をＯＦＦ制御し、下半分のコンパレータ群をＯＮ制御することにより、コンパレータアレイの消費電力を半減させる。尚、フラッシュＡＤ変換器の技術に関しては特許文献２、３及び非特許文献１に記載がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６０８１２１９号明細書
【特許文献２】特開平４−１２３５２３号公報
【特許文献３】特許第２８１４３６２号公報
【非特許文献】
【０００５】
【非特許文献１】ＩＳＳＣＣ２００５  ＳＥＳＳＩＯＮ２７．１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来のフラッシュＡＤ変換器では、次データが予測値通りであれば、低消費電力を図りつつ、正常にＡＤ変換できるが、ノイズの影響などにより予測が外れた場合には、デジタル出力信号は実際値とかけ離れることとなり、後段への影響が大きく、次データも予測できない状態が継続する欠点がある。
【０００７】
本発明は、前記問題点を解決するためになされたものであり、その目的は、予測値が外れた場合にも、従来のようにデジタル出力信号が実際値とかけ離れてＡＤ変換精度が極めて低くなることがなく、ある程度の望まれるＡＤ変換精度を保ちつつ、アナログ入力信号をＡＤ変換することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、請求項１記載の発明のフラッシュＡＤ変換器は、アナログ入力信号とリファレンス電圧とを比較し、その比較結果を出力するコンパレータを複数持つコンパレータアレイと、前記複数のコンパレータの比較結果をデジタル出力信号に変換する変換器と、前記変換器のデジタル出力信号から前記アナログ入力信号の次のレベルを予測し、予測データを出力する予測器と、前記予測データ付近の所定個数の前記コンパレータをＯＮ動作させると共に、前記コンパレータアレイ中のコンパレータを所定の規則に基づいてＯＮ動作させ、その他の前記コンパレータをＯＦＦ動作させる制御器とを備えたことを特徴とする。
【０００９】
請求項２記載の発明のフラッシュＡＤ変換モジュールは、前記請求項１記載のフラッシュＡＤ変換器と、前記フラッシュＡＤ変換器の制御器に、前記予測データ付近のコンパレータをＯＮ動作させる前記所定個数を指定する範囲制御信号と、前記所定の規則を指定する精度制御信号とを出力するマイクロコンピュータとを備えたことを特徴とする。
【００１０】
請求項３記載の発明は、前記請求項２記載のフラッシュＡＤ変換モジュールにおいて、前記フラッシュＡＤ変換器内の制御器は、前記マイクロコンピュータからの範囲制御信号と、前記フラッシュＡＤ変換器内の予測器の予測データとに基づいて、前記範囲制御信号により指定された個数だけ前記予測データ付近のコンパレータをＯＮ動作させる予測範囲制御器を備えることを特徴とする。
【００１１】
請求項４記載の発明は、前記請求項２又は３記載のフラッシュＡＤ変換モジュールにおいて、前記フラッシュＡＤ変換器内の制御器は、前記マイクロコンピュータからの精度制御信号に基づいて、前記コンパレータアレイ中のコンパレータをＯＮ動作させる精度保障制御器を備えることを特徴とする。
【００１２】
請求項５記載の発明は、前記請求項２〜４の何れか１項に記載のフラッシュＡＤ変換モジュールにおいて、前記マイクロコンピュータは、前記予測器における前記アナログ入力信号の予測の方法を指定する入力波形予測指定信号を出力し、前記フラッシュＡＤ変換器内の制御器は、前記マイクロコンピュータからの入力波形予測指定信号を受けて、この入力波形予測指定信号が指定する予測方法により前記アナログ入力信号の次のレベルを予測する入力波形予測器を有することを特徴とする。
【００１３】
請求項６記載の発明のフラッシュＡＤ変換器は、アナログ入力信号とリファレンス電圧とを比較し、その比較結果を出力するコンパレータを複数持つコンパレータアレイと、前記複数のコンパレータの比較結果をデジタル出力信号に変換する変換器と、前記変換器のデジタル出力信号から前記アナログ入力信号の次のレベルを予測し、予測データを出力する予測器と、前記予測データに近いリファレンス電圧を持つコンパレータほどＯＮ動作する前記コンパレータの密度が高くなるように、前記複数のコンパレータを制御する制御器とを備えたことを特徴とする。
【００１４】
請求項７記載の発明は、前記請求項１〜６の何れか１項に記載のフラッシュＡＤ変換器又はフラッシュＡＤ変換モジュールにおいて、前記予測器の予測データと前記変換器のデジタル出力信号とに基づいて、前記予測器での予測の当否を判定し、予測が当たっていない場合は予測失敗信号を出力する予測判定器を有し、前記制御器は、前記予測判定器の予測失敗信号を受けて、前記コンパレータアレイ中の前記コンパレータを通常動作時よりも多くＯＮ動作させることを特徴とする。
【００１５】
請求項８記載の発明のデルタシグマＡＤ変換器は、アナログ入力信号とアナログ帰還信号との差の信号を出力するアナログ加算器と、前記アナログ加算器の出力信号を積分するアナログ積分器と、前記請求項１〜７の何れか１項に記載のフラッシュＡＤ変換器又はフラッシュＡＤ変換モジュールにより構成され、前記アナログ積分器の出力信号を多ビットで量子化して出力するマルチビット量子化器と、前記マルチビット量子化器からの出力信号をアナログ信号に変換して前記アナログ帰還信号として出力するＤＡ変換器とを備えたことを特徴とする。
【００１６】
以上のように、本発明では、アナログ入力信号の次のデータを予測し、その予測データ付近のリファレンス電圧を持つコンパレータをＯＮ動作させると共に、その予測データ付近のコンパレータ以外のコンパレータをもある程度の個数をＯＮ動作する。従って、予測データが外れた場合にも、ある程度の望まれるＡＤ変換精度が保障される。この保障するＡＤ変換精度は、適用される回路等に応じて異なるので、予測データ付近以外のＯＮ動作させるコンパレータの個数は、その保障すべきＡＤ変換精度に応じて変更する。
【発明の効果】
【００１７】
以上説明したように、本発明のフラッシュＡＤ変換器よれば、予測データ付近のリファレンス電圧を持つコンパレータ以外のコンパレータをもある程度の個数をＯＮ動作させたので、予測データが外れても、アナログ入力信号をある程度保障すべきＡＤ変換精度でもってＡＤ変換することが可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態１に係るフラッシュＡＤ変換器のブロック構成を示す図である。
【図２】本発明の実施形態２に係るフラッシュＡＤ変換器のブロック構成を示す図である。
【図３】本発明の実施形態３に係るフラッシュＡＤ変換器のブロック構成を示す図である。
【図４】同フラッシュＡＤ変換器に備える制御器の内部ブロック構成を示す図である。
【図５】本発明の実施形態４に係るΔΣＡＤ変換器のブロック構成を示す図である。
【図６】従来のフラッシュＡＤ変換器のブロック構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００２０】
（第１の実施形態）
図１に本発明の実施形態１の４ビットのフラッシュＡＤ変換器を示す。
【００２１】
図１において、１１０はアナログ入力信号、１０３はコンパレータアレイ、１０３．０１〜１０３．１５はコンパレータ、１０１は変換器、１１１はデジタル出力信号、１０２は予測器、１１２は予測データ、１０４は制御器、１１３は制御信号である。
【００２２】
前記コンパレータアレイ１０３に備えた１５個のコンパレータ１０３．０１〜１０３．１５は、各々、１つのアナログ入力信号１１０が入力されると共に、自己のコンパレータに専用のリファレンス電圧（図示せず）が予め入力されている。そして、各コンパレータは、アナログ入力信号１１０と自己のリファレンス電圧とを比較し、アナログ入力信号１１０が自己のリファレンス電圧よりも高ければ”Ｈｉｇｈ”を、アナログ入力信号１１０がリファレンス電圧よりも低ければ”Ｌｏｗ”を出力する。リファレンス電圧は、コンパレータ１０３．０１〜１０３．１５の順に高くなっているとする。ＯＦＦされているコンパレータは、“Ｌｏｗ”を出力する。
【００２３】
また、変換器１０１は、前記コンパレータアレイ１０３での１５個の比較結果を受けて、デジタル出力信号１１１に変換する。この変換の方法は、アナログ入力信号１１０がリファレンス電圧よりも高い（“Ｈｉｇｈ”）と判断した１又は複数のコンパレータのうち、最も高いリファレンス電圧が入力されているコンパレータの比較結果に基づいて、デジタル出力信号１１１にエンコードする。例えば、コンパレータ１０３．０５〜１０３．１５が”Ｌｏｗ”を出力し、コンパレータ１０３．０４が“Ｈｉｇｈ”を出力していれば、”０１００”と変換する。
【００２４】
予測器１０２は、デジタル出力信号１１１を用いて次のデータを予測し、予測データ１１２ｐｓ（ｎ＋１）を出力する。この予測方法は、多くの種類が考えられる。例えば、予測器１０２は、予測データｐｓ（ｎ＋１）＝前のデータｓ（ｎ）として次データを予測する。これは、アナログ入力信号１１０に対してサンプリングレートが非常に大きく、アナログ入力信号がＤＣとみなせる場合に有効である。また、予測器１０２は、アナログ入力信号１１０の変化が一定である場合には、ｐｓ（ｎ＋１）＝ｓ（ｎ）＋（ｓ（ｎ）−ｓ（ｎ−１））と予測する。この予測では、アナログ入力信号１１０を正確に予測することができる。このように、アナログ入力信号１１０が複雑になるほど、より以前のデータｓ（ｎ−ｘ）まで用いることにより、予測データｐｓ（ｎ＋１）を正確に予測できる。予測器１０２は、アナログ入力信号１１０の性質に応じて、適切な予測方法が採用、調整される。
【００２５】
また、制御器１０４は、前記予測器１０２からの予測データ１１２を受け、この予測データ１１２が的中した場合は高精度でＡＤ変換でき、しかも、次のアナログ入力信号１１０がその予測データ１１２から外れても、予め決められた所定の規則に従って、ある程度望まれるＡＤ変換精度を保つように、コンパレータアレイ１０３の１５個のコンパレータ１０３．０１〜１０３．１５をＯＮ／ＯＦＦ制御する制御信号１１３を出力する。例えば、図１の４ビットのＡＤ変換の場合、コンパレータ１０３．０１〜１０３．１５は１５個であるので、望まれるＡＤ変換精度が３ビットであると、偶数番目のコンパレータ１０３．２ａ（ａ：０〜７）だけをＯＮ動作させれば良いので、所定の規則として偶数番目のコンパレータ１０３．２ａ（ａ：０〜７）をＯＮ動作させると共に、予測データ１１２が例えばコンパレータ１０３．０５のリファレンスレベルの場合には、更にコンパレータ１０３．０４〜１０３．０６をＯＮ動作させる。この場合には、偶数番目のコンパレータ１０３．０４及び１０３．０６は既にＯＮ動作されているので、追加でＯＮ動作させるコンパレータはコンパレータ１０３．０５だけである。その他のコンパレータはＯＦＦ動作させる。これにより、アナログ入力信号１１０がコンパレータ１０３．０４〜１０３．０６のリファレンスレベル内にあって予測が的中した場合には、４ビット精度で変換でき、また、予測が外れた場合でも、偶数番目のコンパレータ１０３．２ａ（ａ：０〜７）により、３ビット精度のＡＤ変換が可能である。
【００２６】
予測が外れた場合にも望まれるＡＤ変換精度が低い場合には、精度保障のためにＯＮ動作させるコンパレータ間を広げて行けば、更に消費電力を抑えることができる。
【００２７】
また、より確率高く高精度にＡＤ変換するためには、予測データ１１２に基づいてＯＮ動作させるコンパレータも、コンパレータ１０３．０４〜１０３．０６だけではなく、その更に周辺のコンパレータ１０３．０３〜１０３．０７というように範囲を広げても良い。
【００２８】
更に、予測精度が高い場合には、ＯＮ動作させるコンパレータは、予測データ付近を密とし、予測データから離れて行くに従って疎に設定しても良い。例えば、予測データ１１２がコンパレータ１０３．０５のリファレンス電圧レベルの場合には、コンパレータ１０３．０４〜１０３．０６を、１つ空けてコンパレータ１０３．０２・１０３．０８、そこから更に２つ空けてコンパレータ１０３．１１を、更に３つ空けてコンパレータ１０３．１５をＯＮ動作させるように制御しても良い。
【００２９】
このように、予測データ１１２付近のコンパレータは連続でＯＮ動作させ、その他のコンパレータは離散でＯＮ動作させることにより、予測が当たった場合は高精度に、予測が外れた場合は最低限保障すべき精度を保って変換することができる。
【００３０】
（第２の実施形態）
図２は、本発明の第２の実施形態を示す。図２中の１０１〜１０３及び１１０〜１１３は、図１中の１０１〜１０４及び１１０〜１１３と同じであるので説明を省略する。１０５は予測判定器、１１４は予測失敗信号、１１９はコンパレータ動作状態信号である。
【００３１】
制御器１０４は、前記実施形態１での制御に加えて、コンパレータアレイ１０３中のＯＮ動作しているコンパレータを示すコンパレータ動作状態信号１１９を出力する。
【００３２】
予測判定器１０５は、前記制御器１０４からのコンパレータ動作状態信号１１９、及び変換器１０１からのデジタル出力信号１１１ｓ（ｎ＋１）より、デジタル出力信号１１１ｓ（ｎ＋１）が予測データ１１２により予測された範囲内であったかどうかを判定し、予測された範囲外で予測が当たっていない場合には、予測失敗信号１１４を出力する。例えば、デジタル出力信号１１１ｓ（ｎ＋１）が、コンパレータ１０３．０５の出力“Ｈｉｇｈ”でコンパレータ１０３．０６の出力“Ｌｏｗ”のレベルを表している際には、コンパレータ動作状態信号１１９によりコンパレータ１０３．０６がＯＮ動作していないとされている場合は、予測された範囲外と判断して、予測失敗信号１１４を出力する。
【００３３】
また、制御器１０４は、前記予測判定器１０５からの予測失敗信号１１４を受けると、予測器１０２からの予測データ１１２に関わらず、少なくとも予測器１０２の次数分（即ち、どれだけ前のデータまで用いているかの次数、例えば、予測データ１１２ｐｓ（ｎ＋１）の予測にｓ（ｎ−ｘ）まで用いている場合には、次数はｘ＋１となる）までのサンプル期間は、通常動作時よりも多くのコンパレータをＯＮ動作させるように、制御信号１１３を出力する。この場合、全てのコンパレータ１０３．０１〜１０３．１５をＯＮ動作させることが望ましいが、他の方法として、例えば、２ｂｉｔ精度を保つように通常動作時にコンパレータ１０３．０４、１０３．０８、１０３．１２をＯＮ動作させている場合に、予測が外れた際には、３ｂｉｔ精度が保障されるように、コンパレータ１０３．２ａ（ａ：０〜７）をＯＮ動作させるように制御しても良い。
【００３４】
予測が外れると正確な予測が困難となるので、予測器１０２が再び正確な予測ができるようになるまで（予測器１０２内部のデータが全て正確なデータになるまで）、通常動作時よりも多くのコンパレータ１０３．０１〜１０３．１５をＯＮ制御する。これにより、予測が外れた場合にも、再び正確に予測できるまでの時間短縮化を図ることができる。
【００３５】
（第３の実施形態）
図３は、本発明の第３の実施形態を示す。本実施形態は、前記第１の実施形態のより詳細な構成を示すものである。
【００３６】
図３に示すフラッシュＡＤ変換モジュールにおいて、１０１〜１０４及び１１０〜１１３は、図１中の１０１〜１０４及び１１０〜１１３と同じであるので説明を省略する。１０６はマイクロコンピュータ（以下、マイコンと略す）、１３０は入力波形予測器、１１５は精度制御信号、１１６は範囲制御信号、１１７は予測器制御信号、１１８は入力波形予測指定信号である。
【００３７】
前記マイコン１０６は、前記精度制御信号１１５、範囲制御信号１１６及び入力波形予測指定信号１１８を出力する。この精度制御信号１１５は、予測外れ時にも望まれるある程度のＡＤ変換精度（以下、保障精度という）を保障するように、所定の規則を指定する信号である。また、範囲制御信号１１６は、予測器１０２からの予測データ１１２の周辺に位置するコンパレータを所定個数ＯＮ動作させることを指定する信号（所定個数を指示する信号）であり、入力波形予測指定信号１１８は、予測器１０２における次のアナログ入力波形の予測の方法を指示する信号である。
【００３８】
図４は、制御器１０４の内部構成を示すブロック図である。同図において、制御器１０４は、精度保障制御器１０７と、予測範囲制御器１０８と、論理和器１０９とを有する。前記精度保障制御器１０７は、マイコン１０６からの精度制御信号１１５により保障精度が伝えられて、ＯＮ動作させるコンパレータを決定する精度保障信号１２１を出力する。例えば、マイコン１０６からの精度制御信号１１５により、保障精度が３ｂｉｔの場合には、所定の規則として偶数番目のコンパレータ１０３．２ａ（ａ：０〜７）をＯＮ動作させる精度保障信号１２１を出力する。
【００３９】
また、前記予測範囲制御器１０８は、予測器１０２からの予測データ１１２と、マイコン１０６からの範囲制御信号１１６とより、予測によりＯＮ動作させる所定個数のコンパレータを決定する予測範囲信号１２０を出力する。例えば、予測データ１１２がコンパレータ１０３．０５のリファレンスレベルで、範囲制御信号１１６が個数「３」を示す場合には、コンパレータ１０３．０４〜１０３．０６の３個をＯＮ動作させる。
【００４０】
更に、前記論理和器１０９は、前記精度保障制御器１０７からの精度保障信号１２１と、予測範囲制御器１０８からの予測範囲信号１２０との何れか一方でもＯＮ動作させるとされるコンパレータをＯＮ動作させる制御信号１１３を出力する。例えば、精度保障信号１２１でコンパレータ１０３．２ａ（ａ：０〜７）をＯＮ動作させ、予測範囲信号１２０でコンパレータ１０３．０４〜１０３．０６をＯＮ動作せる場合には、制御信号１１３はコンパレータ１０３．００、１０３．０２、１０３．０４、１０３．０５、１０３．０６、１０３．０８、１０３．１０、１０３．１２、１０３．１４をＯＮ動作させる内容を示す。
【００４１】
図３に戻って、入力波形予測器１３０は、マイコン１０６からの入力波形予測指定信号１１８を受けると、アナログ入力信号１１０に基づいて入力波形を予測し、予測データ１１２を正確にするため予測器１０２を制御する予測器制御信号１１７を出力する。例えば、アナログ入力信号１１０がＤＣの場合、予測データｐｓ（ｎ＋１）＝前のデータｓ（ｎ）とするように、予測器１０２を制御する。
【００４２】
尚、本実施形態は、図１に示したフラッシュＡＤ変換器の詳細な構成を示したが、この詳細な構成を図２のフラッシュＡＤ変換器に適用しても良いのは勿論である。
【００４３】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す。本実施形態は、前記第１〜第３の実施形態で示したフラッシュＡＤ変換器をΔΣＡＤ変換器に適用した例を示している。
【００４４】
図５はΔΣＡＤ変換器のブロック構成を示す。同図において、２００はアナログ入力信号、２０１はデジタル信号、２１１はアナログ積分器、２１２はマルチビット量子化器、２１３はＤＡ変換器、２１４は演算器である。
【００４５】
前記演算器（アナログ加算器）２１４は、アナログ入力信号２００と前記ＤＡ変換器２１３からのアナログ帰還信号との差を演算し、その差信号を出力する。また、前記積分器２１１は、前記演算器２１４の出力信号を積分する。更に、前記マルチビット量子化器２１２は、前記積分器２１１の出力信号を多ビットで量子化して出力する。このマルチビット量子化器２１２は、前記実施形態１〜３の何れかのフラッシュＡＤ変換器で構成される。更に、前記ＤＡ変換器２１３は、前記マルチビット量子化器２１２からの出力信号をアナログ信号に変換して前記アナログ帰還信号として前記演算器２１４に出力する。
【００４６】
ΔΣＡＤ変換器は、量子化器２１２での誤差が大きいとフィードバック量の誤差が大きくなり、発振する問題がある。そのため、従来技術のように予測が外れた場合、デジタル出力信号が大きくて誤差を持つと、ΔΣＡＤ変換器は発振する。そこで、前記実施形態１〜３に示した何れかのフラッシュＡＤ変換器を用いると、予測が外れた場合であっても、フィードバック量の誤差が少なく、ΔΣＡＤ変換器は発振しなくなる。
【産業上の利用可能性】
【００４７】
以上説明したように、本発明は、予測が外れた場合にも望まれるある程度のＡＤ変換精度を確保できるので、フラッシュ型ＡＤ変換器として有用であり、特に、ΔΣＡＤ変換器に適用して好適である。
【符号の説明】
【００４８】
１０１                            変換器
１０２                            予測器
１０３                            コンパレータアレイ
１０３．０１〜１０３．１５        コンパレータ
１０４                            制御器
１０５                            予測判定器
１０６                            マイコン
１０７                            精度保障制御器
１０８                            予測範囲制御器
１０９                            論理和器
１１０                            アナログ入力信号
１１１                            デジタル出力信号
１１２                            予測データ
１１３                            制御信号
１１４                            予測失敗信号
１１５                            精度制御信号
１１６                            範囲制御信号
１１７                            予測器制御信号
１１８                            入力波形予測指定信号
１３０                            入力波形予測器
２００                            アナログ入力信号
２０１                            デジタル出力信号
２１１                            アナログ積分器
２１２                            マルチビット量子化器
２１３                            ＤＡ変換器
２１４                            演算器（アナログ加算器）
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ入力信号とリファレンス電圧とを比較し、その比較結果を出力するコンパレータを複数持つコンパレータアレイと、
前記複数のコンパレータの比較結果をデジタル出力信号に変換する変換器と、
前記変換器のデジタル出力信号から前記アナログ入力信号の次のレベルを予測し、予測データを出力する予測器と、
前記予測データ付近の所定個数の前記コンパレータをＯＮ動作させると共に、前記コンパレータアレイ中のコンパレータを所定の規則に基づいてＯＮ動作させ、その他の前記コンパレータをＯＦＦ動作させる制御器とを備えた
ことを特徴とするフラッシュＡＤ変換器。
【請求項２】
前記請求項１記載のフラッシュＡＤ変換器と、
前記フラッシュＡＤ変換器の制御器に、前記予測データ付近のコンパレータをＯＮ動作させる前記所定個数を指定する範囲制御信号と、前記所定の規則を指定する精度制御信号とを出力するマイクロコンピュータとを備えた
ことを特徴とするフラッシュＡＤ変換モジュール。
【請求項３】
前記請求項２記載のフラッシュＡＤ変換モジュールにおいて、
前記フラッシュＡＤ変換器内の制御器は、
前記マイクロコンピュータからの範囲制御信号と、前記フラッシュＡＤ変換器内の予測器の予測データとに基づいて、前記範囲制御信号により指定された個数だけ前記予測データ付近のコンパレータをＯＮ動作させる予測範囲制御器を備える
ことを特徴とするフラッシュＡＤ変換モジュール。
【請求項４】
前記請求項２又は３記載のフラッシュＡＤ変換モジュールにおいて、
前記フラッシュＡＤ変換器内の制御器は、
前記マイクロコンピュータからの精度制御信号に基づいて、前記コンパレータアレイ中のコンパレータをＯＮ動作させる精度保障制御器を備える
ことを特徴とするフラッシュＡＤ変換モジュール。
【請求項５】
前記請求項２〜４の何れか１項に記載のフラッシュＡＤ変換モジュールにおいて、
前記マイクロコンピュータは、前記予測器における前記アナログ入力信号の予測の方法を指定する入力波形予測指定信号を出力し、
前記フラッシュＡＤ変換器内の制御器は、前記マイクロコンピュータからの入力波形予測指定信号を受けて、この入力波形予測指定信号が指定する予測方法により前記アナログ入力信号の次のレベルを予測する入力波形予測器を有する
ことを特徴とするフラッシュＡＤ変換モジュール。
【請求項６】
アナログ入力信号とリファレンス電圧とを比較し、その比較結果を出力するコンパレータを複数持つコンパレータアレイと、
前記複数のコンパレータの比較結果をデジタル出力信号に変換する変換器と、
前記変換器のデジタル出力信号から前記アナログ入力信号の次のレベルを予測し、予測データを出力する予測器と、
前記予測データに近いリファレンス電圧を持つコンパレータほどＯＮ動作する前記コンパレータの密度が高くなるように、前記複数のコンパレータを制御する制御器とを備えた
ことを特徴とするフラッシュＡＤ変換器。
【請求項７】
前記請求項１〜６の何れか１項に記載のフラッシュＡＤ変換器又はフラッシュＡＤ変換モジュールにおいて、
前記予測器の予測データと前記変換器のデジタル出力信号とに基づいて、前記予測器での予測の当否を判定し、予測が当たっていない場合は予測失敗信号を出力する予測判定器を有し、
前記制御器は、前記予測判定器の予測失敗信号を受けて、前記コンパレータアレイ中の前記コンパレータを通常動作時よりも多くＯＮ動作させる
ことを特徴とするフラッシュＡＤ変換器又はフラッシュＡＤ変換モジュール。
【請求項８】
アナログ入力信号とアナログ帰還信号との差の信号を出力するアナログ加算器と、
前記アナログ加算器の出力信号を積分するアナログ積分器と、
前記請求項１〜７の何れか１項に記載のフラッシュＡＤ変換器又はフラッシュＡＤ変換モジュールにより構成され、前記アナログ積分器の出力信号を多ビットで量子化して出力するマルチビット量子化器と、
前記マルチビット量子化器からの出力信号をアナログ信号に変換して前記アナログ帰還信号として出力するＤＡ変換器とを備えた
ことを特徴とするデルタシグマＡＤ変換器。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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2009136480.tif 000016