(57)【要約】  本発明の半導体装置（１００）は、最上層配線（１１４）上には、層間絶縁層（１１５）が形成され、この層間絶縁層（１１５）を貫通して、コンタクト（１１６，１１７）が形成されている。抵抗変化素子の下部電極（１１８ａ）は、コンタクト（１１６）を被覆して層間絶縁層（１１５）上に形成され、抵抗変化層（１１９）は下部電極（１１８a）及び第コンタクト（１１７）を被覆して、層間絶縁層（１１５）上に形成されている。ここでは、第１の端子の機能は、コンタクト（１１６）および下部電極（１１８a）が、第２の端子の機能は、コンタクト（１１７）が有する。
2009150814.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数のトランジスタと、
前記複数のトランジスタ上に絶縁層を介して異なる層に配された配線を含み、電圧印加によって抵抗変化が起こる抵抗変化素子と前記トランジスタとの間の接続に用いる多層配線構造と、
前記多層配線構造のうちの最上層の配線の上方に形成され、前記最上層の配線と電気的に接続された第１の端子および第２の端子、または、前記最上層の配線の一部にて形成された第１の端子および第２の端子と、
前記第１の端子および前記第２の端子のうちの少なくとも一方の端子の上面を包含して接するように配置された抵抗変化層と、を有し、
前記抵抗変化素子は、前記第１の端子、前記抵抗変化層及び前記第２の端子によって構成されている半導体装置。
【請求項２】
複数の前記抵抗変化素子のそれぞれは、他の抵抗変化素子との間で前記抵抗変化層を共有せずに、前記第１の端子、前記抵抗変化層及び前記第２の端子をそれぞれ有している請求項１記載の半導体装置。
【請求項３】
前記抵抗変化層は、前記第１の端子および前記第２の端子の両方の上面を包含して接するように配置されている請求項１記載の半導体装置。
【請求項４】
前記抵抗変化素子の上面への被覆が、保護膜のみでなされている請求項１記載の半導体装置。
【請求項５】
前記第１の端子の材料は、前記第２の端子の材料と異なっている請求項１記載の半導体装置。
【請求項６】
前記第１の端子および前記第２の端子のうちのいずれか一方は、前記抵抗変化層と接する貴金属からなる電極層を備える請求項１記載の半導体装置。
【請求項７】
前記抵抗変化層の上面に、前記抵抗変化層よりも抵抗が低い導電層が形成されている、請求項１記載の半導体装置。
【請求項８】
前記導電層は、前記抵抗変化層と接する貴金属からなる電極層を備える請求項７記載の半導体装置。
【請求項９】
前記抵抗変化層は、遷移金属酸化物からなる請求項１及至８記載の半導体装置。
【請求項１０】
前記抵抗変化層は、酸素濃度が異なる２層の遷移金属酸化物層を有し、前記第１の端子、前記第２の端子及び前記導電層のうちのいずれか一方と接する前記抵抗変化層の部分が、前記２層の遷移金属酸化物層うちの酸素濃度が高い層に対応している請求項９に記載の半導体装置。
【請求項１１】
半導体基板上に複数のトランジスタを形成する工程と、
前記複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、
最上層の前記配線上に、前記最上層の配線と電気的に接続された第１の端子および第２の端子を形成する工程と、
前記第１の端子または前記第２の端子の少なくとも一方の上面を包含して接するように抵抗変化層を形成する工程と、
前記抵抗変化層の全面に亘って保護膜を被覆する工程と、
を備えた半導体装置の製造方法。
【請求項１２】
半導体基板上に複数のトランジスタを形成する工程と、
前記複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、
最上層の前記配線の一部分の上面を包含して接するように抵抗変化層を形成する工程と、
前記抵抗変化層の全面に亘って保護膜を被覆する工程と、
を備えた半導体装置の製造方法。
【請求項１３】
前記抵抗変化層の上面に、前記抵抗変化層よりも抵抗が低い導電層を形成する工程を更に備える請求項１１または請求項１２記載の半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置と、半導体メモリあるいはアナログ処理ＬＳＩとが、混載している半導体チップ。
【請求項１５】
請求項１記載の半導体装置を搭載した半導体チップと、前記半導体チップと電気的に接続され、半導体メモリを搭載したチップあるいはアナログ処理ＬＳＩを搭載したチップと、を備える、システム。
【請求項１６】
請求項１記載の半導体装置を半導体メモリの不良ビットの救済に用いるヒューズ回路に組み込んだ、半導体チップ。
【請求項１７】
半導体メモリ搭載チップと、前記半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、
半導体メモリの不良ビットの救済用途として請求項１記載の半導体装置を用いるヒューズ回路が、前記コントロールＬＳＩ搭載チップに混載されている、システム。
【請求項１８】
半導体メモリ搭載チップと、前記半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、
半導体メモリの不良ビットの救済用途として請求項１記載の半導体装置を用いるヒューズ回路が、前記半導体メモリ搭載チップに混載されている、システム。
【請求項１９】
請求項１記載の半導体装置を、アナログ回路の出力の調整に用いる補正回路として組み込んだ、半導体チップ。
【請求項２０】
外部情報の入力装置と、前記入力装置からのアナログ出力信号を受け取るアナログ処理ＬＳＩ搭載チップと、前記アナログ処理ＬＳＩ搭載チップからのデジタル出力信号を受け取るデジタル処理ＬＳＩ搭載チップと、を備え、
前記アナログ処理ＬＳＩ搭載チップの出力の調整用途として請求項１記載の半導体装置を用いる補正回路が、前記アナログ処理ＬＳＩ搭載チップに混載されている、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧パルスの印加により安定に保持する抵抗値が変化する不揮発性の抵抗変化素子を有する半導体装置、この半導体装置の製造方法、この半導体装置が組み込まれた半導体チップ、及び、この半導体装置を用いた応用システムに関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電などの電子機器が、より一層高速化、高機能化している。高速化や、高機能化の進行に伴い、LSIの完成後や、システムボードの完成後に調整用の数百bitレベルのヒューズへの要求が高まっている。【０００３】
また、ヒューズの用途としては、最先端のCMOSに限らず、バイCMOSアナログなど、色々なプロセス品、世代のLSIと非常に広がりを見せており、各デバイス、各プロセスに対して簡単に適用できることも要求されている。
こうした要求に対して、従来は電気ヒューズ素子、ポリシリコンヒューズ素子、レーザーヒューズ素子といったものが使用されてきたが、これらは、動作原理上書き換えが１回しかできなかった。【０００４】
また、不揮発性素子をヒューズに適用する例として、フラッシュメモリや強誘電体メモリがあるが、これらは既存のＣＭＯＳに対する追加マスク枚数が５〜１０枚と極めて多く、コストの面で不利であり、他のプロセスとの混載は極めて困難であった。【０００５】
最近では、抵抗変化メモリと多結晶シリコンダイオードとの積層したメモリセルをクロスポイントアレイで構成した３次元構造の不揮発性素子がヒューズ素子用途として、提案されている（例えば、特許文献１参照）。【０００６】
図２９にその半導体装置１０の断面図を示す。具体的には、ダイオード１８を含むピラー１７がメモリセルを構成している。ダイオード１８は、順番として、上部電極６６、抵抗変化層６８、下部電極７０のＭＩＭ構造からなる ＲｅＲＡＭスタック２０の上に形成されている。ＲｅＲＡＭスタック２０は、ビット線２２の上にあり、ダイオード１８は、ワード線１２の下に形成されている。必要に応じて、ＲｅＲＡＭスタック２０とダイオード１８との間には障壁層１９が形成される。ビット線２２とワード線１２の交点が、クロスポイントアレイのメモリセルとして機能する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１６５８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記で説明した抵抗変化メモリを用いたヒューズ素子は、抵抗変化層を形成した後にも、上方にコンタクト、配線といったプロセスを形成しなければならず、ポストプロセスの影響を受けざるを得なかった。特に、遷移金属酸化物に代表されるように酸素を有する抵抗変化層を用いた場合には、ポストプロセスのサーマルバジェットにより、抵抗変化層中で酸素の拡散が起こり、セル抵抗が変動するという課題があった。
本発明は、上記の課題を解決するもので、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより（つまり、抵抗変化層の電位を抵抗変化層の下層側から検出することにより）、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化する不揮発性の抵抗変化素子を形成でき、これをヒューズ素子代替とすることで多様なプロセスに展開できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、半導体基板と、半導体基板上に形成された複数のトランジスタと、複数のトランジスタ上に絶縁層を介して異なる層に配された配線を含み、電圧印加によって抵抗変化が起こる抵抗変化素子と前記トランジスタとの間の接続に用いる多層配線構造と、多層配線構造のうちの最上層の配線の上方に形成され、最上層の配線と電気的に接続された第１の端子および第２の端子、または、最上層の配線の一部にて形成された第１の端子および第２の端子と、第１の端子および第２の端子のうちの少なくとも一方の端子の上面を包含して接するように配置された抵抗変化層と、を有し、抵抗変化素子は、第１の端子、抵抗変化層及び第２の端子によって構成されている、半導体装置を提供する。【００１０】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、ポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。【００１１】
また、最上層配線の一部を用いて第１の端子、第２の端子を形成した場合には、これらの端子を個別に作成するマスク、工程を省略することができ、プロセス工数が増えることなくプロセスコストも低減可能な半導体装置を実現することができる。【００１２】
また、本発明の半導体装置では、複数の前記抵抗変化素子のそれぞれは、他の抵抗変化素子との間で前記抵抗変化層を共有せずに、前記第１の端子、前記抵抗変化層及び前記第２の端子をそれぞれ有してもよい。【００１３】
以上の構成により、本発明の半導体装置は、他の隣接する抵抗変化素子の書き込みなどの影響を受けることなく、安定的に各抵抗変化素子を動作させることができ、これにより、ヒューズ素子として有効に機能する。【００１４】
また、本発明の半導体装置では、前記抵抗変化層を、前記第１の端子および前記第２の端子の両方の上面を包含して接するように配置してもよい。【００１５】
このようにして、抵抗変化層を最上層配線の上部に形成し、抵抗変化素子を横方向に動作させるとよい。【００１６】
抵抗変化素子の上面への被覆が、保護膜のみでなされてもよい。このような構成とすることにより、抵抗変化素子を形成した後には保護膜を形成する工程のみであるので、熱処理などによる影響を極めて小さくすることができる。更に抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。【００１７】
また、第１の端子の材料は、第２の端子の材料と異なっている構成としてもよい。このような構成とすることにより、抵抗変化層の変化する領域をより相性の良い金属との界面に固定することができ、反対側の界面での誤動作を抑制することができる。【００１８】
また、第１の端子および第２の端子のうちのいずれか一方は、抵抗変化層と接する貴金属からなる電極層を備える構成としてもよい。さらに、貴金属は白金やイリジウムからなる構成としてもよい。このような構成とすることにより、貴金属は低温では抵抗変化層と反応することなく、安定な電極としての機能を有する。特に、白金やイリジウムは、酸化・還元の標準電極電位が相対的に大きいので、より安定に抵抗変化動作を示すので、特性の安定した半導体装置を実現することができる。貴金属はトランジスタの接合リークの原因となることがあるが、トランジスタの距離を隔てた最上層配線上に用いるので拡散によるコンタミネーションを懸念する必要がない。製造方法上も、最終工程に近い工程で貴金属を使用するので、貴金属の汚染区分専用にしなければならない半導体設備も非常に少なくできる。【００１９】
また、抵抗変化層の上面に、抵抗変化層よりも抵抗が低い導電層が形成されている構成としてもよい。このような構成とすることにより、導電層は抵抗変化層より抵抗率が低いので、第１の端子と第２の端子との配線抵抗を低減することができる。また、この導電層が抵抗変化素子の上部電極の機能を有し、場合によっては抵抗変化層の上部電極側で抵抗変化を発現させるという設計自由度を向上させることが可能になる。【００２０】
また、この導電層は、抵抗変化層と接する貴金属からなる電極層を備える構成としてもよい。先の理由と同様に、安定した抵抗変化特性を得られることに加えて、コンタミネーションの懸念はほとんどないからである。【００２１】
また、抵抗変化層は、遷移金属酸化物からなる構成としてもよい。特に、タンタル酸化物を含む材料からなる構成としてもよい。このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有する。特にタンタル酸化物を用いた場合には、通常のＳｉ半導体プロセスと親和性の高い製造プロセスで製造できる半導体装置を実現することができる。【００２２】
また、抵抗変化層は、酸素濃度が異なる２層の遷移金属酸化物層を有し、第１の端子、第２の端子及び導電層のうちのいずれか一方と接する抵抗変化層の部分が、２層の遷移金属酸化物層うちの酸素濃度が高い層に対応してもよい。このような構成とすることにより、抵抗変化層の変化する領域を酸素濃度が高い側の界面に固定することができ、反対側の界面での誤動作を抑制することができる。また、拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。【００２３】
また、本発明は、半導体基板上に複数のトランジスタを形成する工程と、複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、最上層の配線上に最上層の配線と電気的に接続された第１の端子および第２の端子を形成する工程と、第１の端子または第２の端子の少なくとも一方の上面を包含して接するように抵抗変化層を形成する工程と、抵抗変化層の全面に亘って保護膜を被覆する工程と、を備えた半導体装置の製造方法を提供する。【００２４】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化する不揮発性の抵抗変化素子を搭載した半導体装置を実現することができる。【００２５】
また、本発明は、半導体基板上に複数のトランジスタを形成する工程と、複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、最上層の配線の一部分の上面を包含して接するように抵抗変化層を形成する工程と、抵抗変化層の全面に亘って保護膜を被覆する工程と、を備えた半導体装置の製造方法も提供する。【００２６】
このような方法とすることにより、上述の効果に加えて、また第１の端子、第２の端子を個別に作成するマスク、工程を省略することができ、プロセス工数が増えることなくプロセスコストも低減可能な半導体装置を実現することができる。【００２７】
また、上述の工程に加えて、抵抗変化層の上面に、抵抗変化層よりも抵抗が低い導電層を形成する工程を追加してもよい。このような工程を追加することにより、導電層は抵抗変化層より抵抗率が低いので、第１の端子と第２の端子との配線抵抗を低減することができる。また、この導電層が抵抗変化素子の上部電極の機能を有し、場合によっては抵抗変化層の上部電極側で抵抗変化を発現させるという設計自由度を向上させることが可能になる。
また、本発明は、上述の本発明の半導体装置と、半導体メモリあるいはアナログ処理ＬＳＩとが、混載している半導体チップも提供する。例えば、この半導体チップは、上述の本発明の半導体装置を半導体メモリの不良ビットの救済に用いるヒューズ回路に組み込んだチップであってもよい。また、上述の本発明の半導体装置をアナログ回路の出力の調整に用いる補正回路として組み込んだチップであってもよい。【００２８】
このような構成とすることにより、本発明の不揮発性の抵抗変化素子を有する半導体装置により、LSIの完成後や、システムボードの完成後に、半導体メモリの不良ビットの救済、アナログ処理ＬＳＩのパラメータ調整をすることが可能になり、携帯型情報機器及び情報家電などの電子機器の高速化、高機能化に対応することができる。
更に、本発明は、上述の本発明の半導体装置を搭載した半導体チップと、この半導体チップと電気的に接続され、半導体メモリを搭載したチップあるいはアナログ処理ＬＳＩを搭載したチップと、を備える、システムも提供する。例えば、半導体メモリ搭載チップと、半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、半導体メモリの不良ビットの救済用途として上述の半導体装置を用いるヒューズ回路が、コントロールＬＳＩ搭載チップに混載されている、システムであってもよい。また、半導体メモリ搭載チップと、半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、半導体メモリの不良ビットの救済用途として上述の半導体装置を用いるヒューズ回路が、半導体メモリ搭載チップに混載されている、システムであってもよい。また、外部情報の入力装置と、入力装置からのアナログ出力信号を受け取るアナログ処理ＬＳＩ搭載チップと、アナログ処理ＬＳＩ搭載チップからのデジタル出力信号を受け取るデジタル処理ＬＳＩ搭載チップと、を備え、アナログ処理ＬＳＩ搭載チップの出力の調整用途として上述の半導体装置を用いる補正回路が、このアナログ処理ＬＳＩ搭載チップに混載されている、システムであってもよい。
このような構成とすることにより、本発明の半導体装置が搭載した半導体チップ内部にとどまることなく、他チップの半導体メモリの不良ビットの救済、アナログ処理ＬＳＩのパラメータ調整をすることが可能になり、多種多様な電子機器の高速化、高機能化がすすんだシステムであっても、そのばらつき調整を一元化して、調整機能を果たすシステムとすることができる。
【発明の効果】
【００２９】
本発明の半導体装置は、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化する不揮発性の抵抗変化素子を搭載した半導体装置を実現することができる。また、最終工程に抵抗変化素子を形成することで、最先端のCMOSに限らず、また、バイCMOSアナログなど、色々なプロセス品、世代のLSIに対して簡単に混載できるという効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】図１は本発明の実施の形態１にかかる半導体装置の構成例を示す断面図である。
【図１Ａ】図１Ａは本発明の実施の形態１にかかる半導体装置の構成例を示す平面図である。
【図１Ｂ】図１Ｂは図１ＡのＡ−Ａ’の断面を矢印方向に見た断面図である。
【図２】図２（ａ）から（ｄ）は、本発明の実施の形態１にかかる半導体装置の要部の製造方法を示す断面図である。
【図３】図３（ａ）及び（ｂ）は、本発明の実施の形態１にかかる半導体装置の要部の製造方法を示す断面図である。
【図４】図４は本発明の実施の形態２にかかる半導体装置の構成例を示す断面図である。
【図５】図５（ａ）から（ｄ）は、本発明の実施の形態２にかかる半導体装置の要部の製造方法を示す断面図である。
【図６】図６（ａ）及び（ｂ）は、本発明の実施の形態２にかかる半導体装置の要部の製造方法を示す断面図である。
【図７】図７は本発明の実施の形態３にかかる半導体装置の構成例を示す断面図である。
【図８】図８（ａ）から（ｅ）は、本発明の実施の形態３にかかる半導体装置の要部の製造方法を示す断面図である。
【図９】図９は本発明の実施の形態４にかかる半導体装置の構成例を示す断面図である。
【図１０】図１０（ａ）から（ｅ）は、本発明の実施の形態４にかかる半導体装置の要部の製造方法を示す断面図である。
【図１１】図１１は本発明の実施の形態５にかかる半導体装置の構成例を示す断面図である。
【図１２】図１２（ａ）から（ｄ）は、本発明の実施の形態５にかかる半導体装置の要部の製造方法を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は、本発明の実施の形態５にかかる半導体装置の要部の製造方法を示す断面図である。
【図１４】図１４は本発明の実施の形態６にかかる半導体装置の構成例を示す断面図である。
【図１５】図１５（ａ）から（ｄ）は、本発明の実施の形態６にかかる半導体装置の要部の製造方法を示す断面図である。
【図１６】図１６は本発明の実施の形態７にかかる半導体装置の構成例を示す断面図である。
【図１７】図１７（ａ）から（ｄ）は、本発明の実施の形態７にかかる半導体装置の要部の製造方法を示す断面図である。
【図１８】図１８（ａ）及び（ｂ）は、本発明の実施の形態７にかかる半導体装置の要部の製造方法を示す断面図である。
【図１９】図１９は本発明の実施の形態８にかかる半導体装置の構成例を示す断面図である。
【図２０】図２０（ａ）から（ｅ）は、本発明の実施の形態８にかかる半導体装置の要部の製造方法を示す断面図である。
【図２１】図２１は本発明の実施の形態９にかかる半導体装置の構成例を示す断面図である。
【図２２】図２２（ａ）から（ｄ）は、本発明の実施の形態９にかかる半導体装置の要部の製造方法を示す断面図である。
【図２３】図２３は本発明の実施の形態１０にかかる半導体装置の構成例を示す断面図である。
【図２４】図２４（ａ）から（ｅ）は、本発明の実施の形態１０にかかる半導体装置の要部の製造方法を示す断面図である。
【図２５】図２５は本発明の実施の形態１の半導体装置における電圧−電流のヒステリシス特性を示した図である。
【図２６】図２６は図２５の半導体装置に電気的パルスを印加したときのパルス数に対する抵抗変化層の抵抗値の変化を示す図である。
【図２７】図２７は実施の形態１の半導体装置を、プログラム機能を有するＬＳＩに応用したときのブロック図である。
【図２８】図２８は図２７の救済アドレス格納レジスタの構成を示す回路図である。
【図２９】図２９は図２８の救済アドレス格納レジスタの動作を説明するためのタイミング図である。
【図３０】図３０（ａ）は、実施の形態１の半導体装置を、ＤＲＡＭと制御用のＬＳＩで構成されられる半導体システムに応用した例を示した図である。図３０（ｂ）は、（ａ）と同じ目的で、他の形態を示した図である。
【図３１】図３１は実施の形態１の半導体装置を、外部情報入力装置を有するシステムに応用した例を示す図である。
【図３２】図３２は従来の半導体装置の断面図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態に係る半導体装置とその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状などについては正確な表示ではない。
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体装置１００の構成例を示した断面図である。
図１に示すように本実施の形態１の半導体装置１００は、ゲート電極１０４と拡散層１０５からなる複数のトランジスタが形成された基板１０１と、この基板１０１上にトランジスタを覆って形成された第１の層間絶縁層１０６と、この第１の層間絶縁層１０６を貫通して形成され、トランジスタの拡散層１０５と電気的に接続された第１のコンタクト１０７を有している。そして、第１のコンタクト１０７を被覆して第１の層間絶縁層１０６上には第１の配線１０８が形成され、第１の配線１０８を被覆して第１の層間絶縁層１０６上には、第２の層間絶縁層１０９が、更に第１の配線１０８上には上層配線と電気的に接続する第２のコンタクト１１０が形成される。半導体基板１０１上には、メモリやバイＣＭＯＳなどのデバイス本体回路１０２と抵抗変化素子書き換え用ヒューズ回路１０３の領域が形成されている。
【００３２】
半導体装置１００の多層配線構造ＭＬは、図１に示すように、ｎ層（ここでは、ｎは２以上）の配線層およびｎ層の層間絶縁層を有し、上述のトランジスタと抵抗変化素子（詳細は後述）との間の接続に用いられている。つまり、この多層配線構造ＭＬでは、層間絶縁層を介して異なる層に配線が形成されている。
【００３３】
具体的には、第ｎの層間絶縁層１１２上に形成された最上層配線（第ｎの配線）１１４は、第（ｎ−１）の配線１１１と第ｎのコンタクト１１３で電気的に接続されている。その最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６，１１７が形成されている。
【００３４】
抵抗変化素子は、抵抗変化層１１９と、この抵抗変化層１１９への電圧印加に用いる第１の端子および第２の端子によって構成されている。
【００３５】
本実施形態では、抵抗変化素子の下部電極１１８ａは、第（ｎ＋１）のコンタクト１１６を被覆して第（ｎ＋１）の層間絶縁層１１５上に形成され、抵抗変化層１１９は下部電極１１８a及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。そして、ここでは、抵抗変化素子の第１の端子の機能は、第（ｎ＋１）のコンタクト１１６と下部電極１１８aが、抵抗変化素子の第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
【００３６】
なお、本明細書において、抵抗変化素子における「電極」とは、抵抗変化層１１９中の酸素を引き付け、抵抗変化層１１９が抵抗変化する部分に接触する導電部材を指すものとし、当該「電極」は、酸化・還元の標準電極電位が相対的に大きい白金などの貴金属で構成されることが多い。
【００３７】
また、本実施形態では、抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。例えば、窒化シリコンに代表されるように耐湿性の高い保護膜を用いれば、その４００℃以下の成膜温度で数分以下の成膜時間という極めて短いサーマルバジェットに抑制することができる。つまり、本実施形態では、抵抗変化素子へのサーマルバジェットを窒化シリコンの形成工程に限定できるので、本実施形態の抵抗変化素子に付与されるトータル熱容量は、従来の抵抗変化素に付与されるトータル熱容量に比較して大幅に少なくなり、これにより、抵抗変化素子のセル抵抗の変動を抑制できるという効果を奏する。更に、外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。
【００３８】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化する抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００３９】
また、本実施形態では、第（ｎ＋１）のコンタクト１１６，１１７にはタングステンを主成分とする充填材料、下部電極１１８ａは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
【００４０】
これにより、抵抗変化層１１９に接する部分の第１の端子は白金により構成され、第２の端子がタングステンにより構成され、両者の端子材料が異なっている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側で抵抗変化させることができる。
【００４１】
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、下層側の部分（下部電極１１８ａに接触する部分）を、酸素濃度が高い遷移金属酸化物層とした（下部電極と備える他の実施形態でも同じ）。これにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレスかつ低電圧で動作することができる。なお、このような２層構造は、例えば、反応性スパッタリング法での反応ガス（酸素ガス）の流量を意図的に変えること、または、抵抗変化層１１９の表面を酸化させること、により形成できる。
【００４２】
次に、本発明の実施の形態１に係る半導体装置１００を平面視した構造について説明する。
【００４３】
図１Ａは、本発明の実施の形態１に係る半導体装置１００の複数の抵抗変化素子をアレイ化した構成例を示す平面図である。また、図１ＡのＡ−Ａ’の断面を矢印方向に見た断面は、図１Ｂに示されており、上記図１に示した断面と同じ部分に相当する。
【００４４】
まず、抵抗変化素子の第１の端子側の平面構成について説明する。
【００４５】
図１Ａおよび図１Ｂに示すように、第（ｎ−１）の配線１１１a上に、複数の第ｎのコンタクト１１３、複数の最上層配線１１４を構成する導電性の矩形パターン１１４aを介して、複数の第（ｎ＋１）のコンタクト１１６が配置されている。そして、第（ｎ＋１）のコンタクト１１６を被覆して、抵抗変化素子の下部電極１１８ａが個別に形成されている。
【００４６】
次に、抵抗変化素子の第２の端子側の平面構成について説明する。
【００４７】
図１Ａおよび図１Ｂに示すように、個別に形成された第（ｎ−１）の配線１１１ｂ上に、複数の第ｎのコンタクト１１３、複数の最上層配線１１４を構成する導電性の矩形パターン１１４ｂを介して、複数の第（ｎ＋１）のコンタクト１１７が配置されている。
【００４８】
最後に、抵抗変化素子の抵抗変化層の平面構成について説明する。
【００４９】
図１Ａおよび図１Ｂに示すように、１つの下部電極１１８a及び隣接する１つの第（ｎ＋１）のコンタクト１１７を被覆するように抵抗変化層が形成されている。
【００５０】
よって、図１Ａ（平面図）に示すように、基本単位となる抵抗変化素子が多数、二次元状にアレイ配置されている。
【００５１】
このように、本実施形態の半導体装置１００では、コンタクト１１７は電極として機能し、１つの抵抗変化素子は、１つの抵抗変化層１１９、１つの下部電極１１８a、および１つの第（ｎ＋１）のコンタクト１１７からなることが特徴である。即ち、隣接する抵抗変化素子においては、抵抗変化層１１９を共有していない構造である。
【００５２】
以上の抵抗変化素子の平面構成から理解できるとおり、複数の抵抗変化素子のそれぞれは、他の抵抗変化素子との間で抵抗変化層を共有せずに、第１の端子、抵抗変化層及び第２の端子をそれぞれ有している。よって、本実施形態の抵抗変化素子は、他の隣接する抵抗変化素子の書き込みなどの影響を受けることなく、安定的に各抵抗変化素子を動作させることができ、これにより、ヒューズ素子として有効に機能する。
【００５３】
図２（ａ）から（ｄ）及び図３（ａ）、（ｂ）は本実施の形態１の半導体装置１００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態１の半導体装置１００の要部の製造方法について説明する。
【００５４】
図２及び図３に示すように本実施の形態１の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１６、１１７を形成する工程と、下部電極１１８ａを形成する工程と、抵抗変化層１１９を形成する工程と、保護膜１２０を形成する工程と、パッド開口部１２１を形成する工程とを備えている。
【００５５】
図２（ａ）に示すように最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
【００５６】
次に、図２（ｂ）に示すように第（ｎ＋１）のコンタクト１１６、１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６、１１７を形成する。コンタクトはタングステンを主成分として充填材で埋め込まれている。
【００５７】
次に、図２（ｃ）に示すように、抵抗変化素子の下部電極１１８ａを形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で第（ｎ＋１）のコンタクト１１６を被覆するように所望のマスクでパターニングして、抵抗変化素子の下部電極１１８ａを形成する。ここでは、下部電極１１８ａの材料として上層が白金、下層が窒化チタンして形成した。白金は安定した抵抗変化特性を得るため、窒化チタンは層間絶縁層との密着性を向上するためである。
【００５８】
次に、図２（ｄ）に示すように、抵抗変化層１１９を形成する工程において、下部電極１１８a及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして抵抗変化層１１９を形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。以上の構成により、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６と下部電極１１８aが、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
次に、図３（ａ）に示すように、保護膜１２０を形成する工程において、抵抗変化層１１９を含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成する。例えば窒化シリコンに代表されるように耐湿性の高い保護膜を用いれば、その４００℃以下の成膜温度で数分以下の成膜時間という極めて短いサーマルバジェットに抑制することができる。
そして、図３（ｂ）に示すように、パッド開口部１２１を形成する工程において、保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【００５９】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態２）
図４は、本発明の実施の形態２にかかる半導体装置２００の構成例を示す断面図である。
図４に示すように本実施の形態２の半導体装置２００は、最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、抵抗変化素子の下部電極１１８ｂ、第（ｎ＋１）のコンタクト１１７が形成されている。抵抗変化層１１９は下部電極１１８ｂ及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、下部電極１１８ｂが、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００６０】
更に、半導体装置２００においては、半導体装置１００に比べて、抵抗変化層を凹凸のない平坦面に形成することができ、膜厚ばらつきを抑制し、安定した抵抗変化特性を有するというメリットがある。
【００６１】
図５（ａ）から（ｄ）及び図６（ａ）、（ｂ）は本実施の形態２の半導体装置２００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態２の半導体装置２００の要部の製造方法について説明する。
【００６２】
図５及び図６に示すように本実施の形態２の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１７を形成する工程と、下部電極１１８ｂを形成する工程と、抵抗変化層１１９を形成する工程と、保護膜１２０を形成する工程と、パッド開口部１２１を形成する工程とを備えている。
【００６３】
図５（ａ）に示すように最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
【００６４】
次に、図５（ｂ）に示すように第（ｎ＋１）のコンタクト１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１７を形成する。このコンタクト１１７はタングステンを主成分として充填材で埋め込まれている。
【００６５】
次に、図５（ｃ）に示すように、下部電極１１８ｂを形成する工程において、再び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、開口部を形成した後に、白金メッキでこの開口を埋め込み下部電極１１８ｂを形成する。ここでは、下部電極１１８ｂを埋めるための開口と第（ｎ＋１）のコンタクト１１７の開口を異なるマスクを用いて形成したが、同一の材料で埋め込む場合、あるいは開口ごとに充填材を選択成長させる場合などは同一のマスクを用いてもかまわない。マスク枚数を減少させ、プロセスコストを減少できるというメリットがある。
【００６６】
次に、図５（ｄ）に示すように、抵抗変化層１１９を形成する工程において、下部電極１１８ｂ及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして抵抗変化層１１９を形成する。半導体装置１００に比べて、下地の凹凸がないので、スパッタ法やＣＶＤ法はもちろん、スピン塗布法での形成も可能である。以上の構成により、第１の端子の機能は、下部電極１１８ｂが、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
【００６７】
次に、図６（ａ）に示すように、保護膜１２０を形成する工程において、抵抗変化層１１９を含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成する。
【００６８】
そして、図６（ｂ）に示すように、パッド開口部１２１を形成する工程において、保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【００６９】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、ポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態３）
図７は、本発明の実施の形態３にかかる半導体装置３００の構成例を示す断面図である。
図７に示すように本実施の形態３の半導体装置３００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。この最上層配線１１４の一部と接続するように、抵抗変化素子の下部電極１１８ｃが形成されている。抵抗変化層１１９は下部電極１１８ｃ及び最上層配線の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、下部電極１１８ｃが、第２の端子の機能は、これと異電位にある最上層配線１１４が有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、ポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００７０】
更に、半導体装置３００においては、半導体装置１００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。
【００７１】
図８（ａ）から（ｅ）は本実施の形態３の半導体装置３００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態３の半導体装置３００の要部の製造方法について説明する。
【００７２】
図８に示すように本実施の形態３の製造方法は、最上層配線１１４を形成するための配線溝１２４を形成する工程と、最上層配線１１４を形成する工程と、下部電極１１８ｃを形成する工程と、抵抗変化層１１９を形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
【００７３】
図８（ａ）に示すように、最上層配線１１４を形成するための配線溝１２４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて最上層配線１１４を形成するための配線溝１２４を形成する。
【００７４】
次に、図８（ｂ）に示すように最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【００７５】
次に、図８（ｃ）に示すように、下部電極１１８ａを形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で最上層配線１１４の一部と接続するように、所望のマスクでパターニングして抵抗変化素子の下部電極１１８ｃを形成する。ここでは、下部電極１１８ｃの材料として上層が白金、下層が窒化チタンして形成した。白金は安定した抵抗変化特性を得るため、窒化チタンは層間絶縁層との密着性を向上するためである。
【００７６】
次に、図８（ｄ）に示すように、抵抗変化層１１９を形成する工程において、下部電極１１８ｃ及びこれとは異電位にある最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして抵抗変化層１１９を形成する。以上の構成により、第１の端子の機能は、下部電極１１８ｃが、第２の端子の機能は、これとは異電位にある最上層配線１１４が有することになる。
【００７７】
次に、図８（ｅ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、抵抗変化層１１９を含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【００７８】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態４）
図９は、本発明の実施の形態４にかかる半導体装置４００の構成例を示す断面図である。
図９に示すように本実施の形態４の半導体装置４００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。更にこの配線溝の中に抵抗変化素子の下部電極１１８ｄも埋め込まれている。抵抗変化層１１９は下部電極１１８ｄ及び最上層配線の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、下部電極１１８ｄが、第２の端子の機能は、これと異電位にある最上層配線１１４が有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【００７９】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００８０】
更に、半導体装置４００においては、半導体装置１００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。また、抵抗変化層を凹凸のない平坦面に形成することができ、膜厚ばらつきを抑制し、安定した抵抗変化特性を有するというメリットもある。
【００８１】
図１０（ａ）から（ｅ）は本実施の形態４の半導体装置４００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態４の半導体装置４００の要部の製造方法について説明する。
【００８２】
図１０に示すように本実施の形態４の製造方法は、最上層配線１１４を形成する工程と、下部電極１１８ｄを形成するための配線溝１２５を形成する工程、下部電極１１８ｄを形成する工程と、抵抗変化層１１９を形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。なお、最上層配線１１４を形成するための配線溝１２４を形成する工程は図８（ａ）で説明したので省略した。
【００８３】
図１０（ａ）に示すように、最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【００８４】
次に、図１０（ｂ）に示すように、下部電極１１８ｄを形成するための配線溝１２５を形成する工程において、既に最上層配線１１４が埋め込み形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて下部電極１１８ｄを形成するための配線溝１２５を形成する。
【００８５】
次に、図１０（ｃ）に示すように、下部電極１１８ｄを形成する工程において、配線溝を導電材料で埋め込み下部電極１１８ｄを形成する。ここでは、タンタルをバリア層、配線の主成分として白金を用いたダマシンプロセスを採用した。ここでは、下部電極１１８ｄを埋めるための配線溝１２５と最上層配線１１４を埋めるための配線溝１２４の開口を異なるマスクを用いて形成したが、同一の材料で埋め込む場合、あるいは開口ごとに充填材を選択成長させる場合などは同一のマスクを用いてもかまわない。マスク枚数を減少させ、プロセスコストを減少できるというメリットがある。
【００８６】
次に、図１０（ｄ）に示すように、抵抗変化層１１９を形成する工程において、下部電極１１８ｄ及びこれとは異電位にある最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして抵抗変化層１１９を形成する。以上の構成により、第１の端子の機能は、下部電極１１８ｄが、第２の端子の機能は、これとは異電位にある最上層配線１１４が有することになる。
【００８７】
次に、図１０（ｅ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、抵抗変化層１１９を含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【００８８】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態５）
図１１は、本発明の実施の形態５にかかる半導体装置５００の構成例を示した断面図である。
図１１に示すように本実施の形態５の半導体装置５００は、最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６，１１７が形成されている。
抵抗変化素子の抵抗変化層１１９は第（ｎ＋１）のコンタクト１１６を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。更に、上部電極１２２ａが抵抗変化層１１９及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６と、第２の端子の機能は、上部電極１２２ａ、第（ｎ＋１）のコンタクト１１７が有することになる。
抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。更に、外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。
【００８９】
なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【００９０】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００９１】
また、本実施形態では、第（ｎ＋１）のコンタクト１１６，１１７にはタングステンを主成分とする充填材料、上部電極１２２ａは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
【００９２】
これにより、第１の端子はタングステンにより構成され、抵抗変化層１１９に接する部分の第２の端子が白金により構成され、両者の端子材料が異なっている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
【００９３】
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ａと接触する抵抗変化層１１９の上面及び側面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【００９４】
図１２（ａ）から（ｄ）及び図１３（ａ）、（ｂ）は本実施の形態５の半導体装置５００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態５の半導体装置５００の要部の製造方法について説明する。
【００９５】
図１２及び図１３に示すように本実施の形態５の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１６、１１７を形成する工程と、抵抗変化層１１９を形成する工程と、上部電極１２２ａを形成する工程と、保護膜１２０を形成する工程と、パッド開口部１２１を形成する工程とを備えている。
【００９６】
図１２（ａ）に示すように最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
【００９７】
次に、図１２（ｂ）に示すように第（ｎ＋１）のコンタクト１１６、１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６、１１７を形成する。コンタクトはタングステンを主成分として充填材で埋め込まれている。
【００９８】
次に、図１２（ｃ）に示すように、抵抗変化素子の抵抗変化層１１９を形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で第（ｎ＋１）のコンタクト１１６を被覆するように所望のマスクでパターニングして、抵抗変化素子の抵抗変化層１１９を形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。
【００９９】
次に、図１２（ｄ）に示すように、上部電極１２２ａを形成する工程において、抵抗変化層１１９及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして上部電極１２２ａを形成する。ここでは、上部電極１２２ａの材料として下層が白金、上層が窒化チタンして形成した。白金は安定した抵抗変化特性を得るため、窒化チタンは保護膜との密着性を向上するためである。以上の構成により、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６が、第２の端子の機能は、上部電極１２２ａと第（ｎ＋１）のコンタクト１１７が有することになる。
【０１００】
次に、図１３（ａ）に示すように、保護膜１２０を形成する工程において、上部電極１２２ａを含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成する。
【０１０１】
そして、図１３（ｂ）に示すように、パッド開口部１２１を形成する工程において、保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１０２】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態６）
図１４は、本発明の実施の形態６にかかる半導体装置６００の構成例を示した断面図である。
図１４に示すように本実施の形態６の半導体装置６００は、最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６，１１７が形成されている。
【０１０３】
抵抗変化素子の抵抗変化層１１９は第（ｎ＋１）のコンタクト１１６，１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。更に、上部電極１２２ｂが抵抗変化層１１９を被覆して形成されている。ここでは、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６および上部電極１２２ｂが有し、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
【０１０４】
抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。更に、外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。
【０１０５】
なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１０６】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１０７】
また、本実施形態では、第（ｎ＋１）のコンタクト１１６，１１７にはタングステンを主成分とする充填材料、上部電極１２２ｂは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
これにより、抵抗変化層１１９に接する部分の第１の端子はタングステンおよび白金により構成され、第２の端子が、第１の端子の端子材料である白金とは異なる材料（具体的にタングステン）により構成されている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ｂと接触する抵抗変化層１１９の上面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【０１０８】
また、本実施形態とは反対には、第（ｎ＋１）のコンタクト１１６，１１７には白金を主成分とする充填材料、上部電極１２２ｂはタングステンを用い、抵抗変化層１１９にはタンタル酸化物を用いることができる。
【０１０９】
このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（第１の端子あるいは第２の端子側）で抵抗変化させることができる。上部電極１２２ｂは第１の端子と第２の端子を接続する配線抵抗を低下させる裏打ちの機能を果たす。
【０１１０】
また、この場合には、抵抗変化層１１９の下層側の部分（第（ｎ＋１）のコンタクト１１６，１１７と接触する抵抗変化層１１９の下面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とすることになる。
【０１１１】
図１５（ａ）から（ｄ）は本実施の形態６の半導体装置６００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態６の半導体装置６００の要部の製造方法について説明する。
【０１１２】
図１５に示すように本実施の形態６の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１６、１１７を形成する工程と、抵抗変化層１１９及び上部電極１２２ｂを形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
【０１１３】
図１５（ａ）に示すように、最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
【０１１４】
次に、図１５（ｂ）に示すように第（ｎ＋１）のコンタクト１１６、１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６、１１７を形成する。コンタクトは白金を主成分として充填材で埋め込まれている。
【０１１５】
次に、図１５（ｃ）に示すように、抵抗変化素子の抵抗変化層１１９及び上部電極１２２ｂを形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で第（ｎ＋１）のコンタクト１１６，１１７を被覆するように所望のマスクでパターニングして、抵抗変化素子の抵抗変化層１１９及び上部電極１２２ｂを形成する。ここでは、抵抗変化層１１９にタンタル酸化物、上部電極１２２ｂにタングステンを用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。以上の構成により、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６が、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
【０１１６】
そして、図１５（ｄ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、抵抗変化素子を含み全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１１７】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態７）
図１６は、本発明の実施の形態７にかかる半導体装置７００の構成例を示した断面図である。
図１６に示すように本実施の形態６の半導体装置７００は、最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６，１１７が形成されている。
【０１１８】
抵抗変化素子の抵抗変化層１１９は第（ｎ＋１）のコンタクト１１６を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。更に、上部電極１２２ｃが抵抗変化層１１９を被覆して形成されている。上部電極１２２ｃは抵抗変化層の開口部１２３を介して、第（ｎ＋１）のコンタクト１１７と接続されている。ここでは、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６と、第２の端子の機能は、上部電極１２２ｃと第（ｎ＋１）のコンタクト１１７が有することになる。
【０１１９】
抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。更に、外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。
【０１２０】
なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１２１】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１２２】
また、本実施形態では、第（ｎ＋１）のコンタクト１１６，１１７にはタングステンを主成分とする充填材料、上部電極１２２ｃは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
【０１２３】
これにより、第１の端子はタングステンにより構成され、抵抗変化層１１９に接する部分の第２の端子が白金により構成され、両者の端子材料が異なっている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
【０１２４】
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ｃと接触する抵抗変化層１１９の上面及び側面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【０１２５】
図１７（ａ）から（ｄ）、図１８（ａ）及び（ｂ）は本実施の形態７の半導体装置７００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態７の半導体装置７００の要部の製造方法について説明する。
【０１２６】
図１７及び図１８に示すように本実施の形態７の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１６、１１７を形成する工程と、抵抗変化層１１９に開口部１２３を形成する工程、抵抗変化層１１９と上部電極１２２ｃを形成する工程と、保護膜１２０を形成する工程と、パッド開口部１２１を形成する工程とを備えている。
【０１２７】
図１７（ａ）に示すように、最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
【０１２８】
次に、図１７（ｂ）に示すように第（ｎ＋１）のコンタクト１１６、１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６、１１７を形成する。コンタクトはタングステンを主成分として充填材で埋め込まれている。
【０１２９】
次に、図１７（ｃ）に示すように、抵抗変化層１１９に開口部１２３を形成する工程において、第（ｎ＋１）の層間絶縁層１１５上全面に抵抗変化層を形成した後に、第（ｎ＋１）のコンタクト１１７に接続するための開口部１２３を所望のマスクでパターニングして形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。
【０１３０】
次に、図１７（ｄ）に示すように、抵抗変化層１１９と上部電極１２２ｃを形成する工程において、抵抗変化層上全面に上部電極を形成した後に、第（ｎ＋１）のコンタクト１１６及びに抵抗変化層の開口部１２３が被覆されるように所望のマスクで、抵抗変化層１１９と上部電極１２２ｃを同時にパターニングして形成する。ここでは、上部電極１２２ｃに白金を用いた。以上の構成により、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６が、第２の端子の機能は、上部電極１２２ｃと第（ｎ＋１）のコンタクト１１７が有することになる。
【０１３１】
次に、図１８（ａ）に示すように、保護膜１２０を形成する工程において、上部電極１２２ｃを含み全面を被覆して保護膜１２０を形成する。
【０１３２】
そして、図１８（ｂ）に示すように、パッド開口部１２１を形成する工程において、保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１３３】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態８）
図１９は、本発明の実施の形態８にかかる半導体装置８００の構成例を示した断面図である。
図１９に示すように本実施の形態８の半導体装置８００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。この最上層配線１１４の一部と接続するように、抵抗変化素子の抵抗変化層１１９が形成されている。上部電極１２２ｄは抵抗変化層１１９及び最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、最上層配線１１４の一部が、第２の端子の機能は、これと異電位にある最上層配線１１４と上部電極１２２ｄとが有することになる。上部電極１２２ｄを含む全面を被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１３４】
更に、半導体装置８００においては、半導体装置５００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。
【０１３５】
図２０（ａ）から（ｅ）は本実施の形態８の半導体装置８００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態８の半導体装置８００の要部の製造方法について説明する。
【０１３６】
図２０に示すように本実施の形態８の製造方法は、最上層配線１１４を形成するための配線溝１２４を形成する工程と、最上層配線１１４を形成する工程と、抵抗変化層１１９を形成する工程と、上部電極１２２ｄを形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
【０１３７】
図２０（ａ）に示すように、最上層配線１１４を形成するための配線溝１２４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて最上層配線１１４を形成するための配線溝１２４を形成する。
【０１３８】
次に、図２０（ｂ）に示すように、最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【０１３９】
次に、図２０（ｃ）に示すように、抵抗変化層１１９を形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で最上層配線１１４の一部と接続するように、所望のマスクでパターニングして抵抗変化素子の抵抗変化層１１９を形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。
【０１４０】
次に、図２０（ｄ）に示すように、上部電極１２２ｄを形成する工程において、抵抗変化層１１９及び最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして上部電極１２２ｄを形成する。ここでは、上部電極１２２ｄの材料として下層が白金、上層が窒化チタンして形成した。白金は安定した抵抗変化特性を得るため、窒化チタンは保護膜との密着性を向上するためである。以上の構成により、第１の端子の機能は、最上層配線１１４が、第２の端子の機能は、これとは異電位にある最上層配線１１４と上部電極１２２ｄが有することになる。
【０１４１】
そして、図２０（ｅ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、上部電極１２２ｄを含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１４２】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態９）
図２１は、本発明の実施の形態９にかかる半導体装置９００の構成例を示す断面図である。
図２１に示すように本実施の形態９の半導体装置９００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。抵抗変化層１１９及び上部電極１２２ｅは最上層配線１１４を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、最上層配線１１４の一部が、第２の端子の機能は、これと異電位にある最上層配線１１４および上部電極１２２ｅが有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１４３】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１４４】
更に、半導体装置９００においては、半導体装置６００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。また、抵抗変化層を凹凸のない平坦面に形成することができ、膜厚ばらつきを抑制し、安定した抵抗変化特性を有するというメリットもある。
【０１４５】
また、本実施形態では、最上層配線１１４には銅を主成分とする充填材料、上部電極１２２ｅは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
これにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ｅと接触する抵抗変化層１１９の上面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【０１４６】
また、本実施形態とは反対には、最上層配線には白金を主成分とする充填材料、上部電極１２２ｅはタングステンを用いることができる。
【０１４７】
このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（第１の端子あるいは第２の端子側）で抵抗変化させることができる。上部電極１２２ｅは第１の端子と第２の端子を接続する配線抵抗を低下させる裏打ちの機能を果たす。
【０１４８】
また、この場合には、抵抗変化層１１９の下層側の部分（最上層配線１１４と接触する抵抗変化層１１９の下面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とすることになる。
【０１４９】
図２２（ａ）から（ｄ）は本実施の形態９の半導体装置９００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態９の半導体装置９００の要部の製造方法について説明する。
【０１５０】
図２２に示すように本実施の形態９の製造方法は、最上層配線１１４を形成するための配線溝１２４を形成する工程と、最上層配線１１４を形成する工程と、抵抗変化層１１９及び上部電極１２２ｅを形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
【０１５１】
図２２（ａ）に示すように、最上層配線１１４を形成するための配線溝１２４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて最上層配線１１４を形成するための配線溝１２４を形成する。
【０１５２】
次に、図２２（ｂ）に示すように最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【０１５３】
次に、図２２（ｃ）に示すように、抵抗変化素子の抵抗変化層１１９及び上部電極１２２ｅを形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で最上層配線１１４の一部を被覆するように所望のマスクでパターニングして、抵抗変化素子の抵抗変化層１１９及び上部電極１２２ｅを形成する。ここでは、抵抗変化層１１９にタンタル酸化物、上部電極１２２ｅに白金を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。以上の構成により、第１の端子の機能は、最上層配線１１４が、第２の端子の機能も、これと異電位にある最上層配線１１４が有することになる。
【０１５４】
そして、図２２（ｄ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、上部電極１２２ｅを含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態１０）
図２３は、本発明の実施の形態１０にかかる半導体装置１０００の構成例を示す断面図である。
図２３に示すように本実施の形態１０の半導体装置１０００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。抵抗変化素子の抵抗変化層１１９は最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。更に、上部電極１２２ｆが抵抗変化層１１９を被覆して形成されている。上部電極１２２ｆは抵抗変化層の開口部１２３を介して、最上層配線１１４の一部と接続されている。ここでは、第１の端子の機能は、最上層配線１１４が、第２の端子の機能は、これと異電位にある最上層配線１１４と上部電極１２２ｆが有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１５５】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１５６】
更に、半導体装置１０００においては、半導体装置７００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。
【０１５７】
また、本実施形態では、最上層配線には銅を主成分とする充填材料、上部電極１２２ｆは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
【０１５８】
これにより、第１の端子は銅により構成され、抵抗変化層１１９に接する部分の第２の端子が白金により構成され、両者の端子材料が異なっている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
【０１５９】
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ｆと接触する抵抗変化層１１９の上面及び側面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【０１６０】
図２４（ａ）から（ｅ）は本実施の形態１０の半導体装置１０００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態１０の半導体装置１０００の要部の製造方法について説明する。
【０１６１】
図２４に示すように本実施の形態１０の製造方法は、最上層配線１１４を形成するための配線溝１２４を形成する工程と、最上層配線１１４を形成する工程と、抵抗変化層１１９に開口部１２３を形成する工程、抵抗変化層１１９と上部電極１２２ｆを形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
【０１６２】
図２４（ａ）に示すように、最上層配線１１４を形成するための配線溝１２４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて最上層配線１１４を形成するための配線溝１２４を形成する。
【０１６３】
次に、図２４（ｂ）に示すように最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【０１６４】
次に、図２４（ｃ）に示すように、抵抗変化層１１９に開口部１２３を形成する工程において、第（ｎ＋１）の層間絶縁層１１５上全面に抵抗変化層を形成した後に、最上層配線１１４の一部に接続するための開口部１２３を所望のマスクでパターニングして形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。
【０１６５】
次に、図２４（ｄ）に示すように、抵抗変化層１１９と上部電極１２２ｆを形成する工程において、抵抗変化層上全面に上部電極を形成した後に、最上層配線１１４の一部及びに抵抗変化層の開口部１２３が被覆されるように所望のマスクで、抵抗変化層１１９と上部電極１２２ｆを同時にパターニングして形成する。ここでは、上部電極１２２ｆに白金を用いた。以上の構成により、第１の端子の機能は、最上層配線１１４が、第２の端子の機能は、これと異電位な最上層配線１１４と上部電極１２２ｆが有することになる。
【０１６６】
そして、図２４（ｄ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、上部電極１２２ｆを含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１６７】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
（実施の形態１の素子特性）
図２５は、本発明の実施の形態１の抵抗変化層１１９に使用しているタンタル酸化物を、電極で挟んだ構造の素子の抵抗変化を示す一例で、電圧−電流のヒステリシス特性のグラフである。図１に示す実施の形態１の構造においては、横軸はコンタクト１１６とコンタクト１１７の間の電圧に、縦軸は抵抗変化層１１９に流れる電流値に対応する。電極間に正電圧を印加していくと、電流はほぼ電圧に比例して増加し、Ａ点で示す正電圧を超えると急激に電流は減少する。すなわち低抵抗状態から高抵抗状態へ変化（高抵抗化）している様子を示している。一方、高抵抗状態において、負電圧を印加していくと、Ｂ点で示す負電圧を超えると急激に電流は増加する。すなわち高抵抗状態から低抵抗状態へ変化（低抵抗化）している様子を示している。
【０１６８】
図２６は、本発明の実施の形態１の抵抗変化層１１９に使用されているタンタル酸化物の抵抗変化を示すもう一つの例で、正負交互に１００ｎｓの電圧パルスを印加したときの、抵抗値の変化を示したものである。すなわち、図２５の場合と同様に、電極間に負の電圧を印加すると抵抗値が減少して１．０×１０３Ωの低抵抗値Ｒａを示し、反対に正の電圧を印加すると抵抗値が増加して１．２×１０５Ωの高抵抗値Ｒｂを示す。この２つの異なる抵抗値ＲａまたはＲｂのうち、どちらか一方を情報「０」とし、もう一方を情報「１」とすると、抵抗値がどちらであるかで異なる情報「０」または情報「１」を記録することができる。本応用例では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図２６に示すように、記録情報に応じて正または負のパルスを加えることで、抵抗変化層１１９の抵抗値、すなわち情報を可逆的に不揮発性の情報として書き換えることができる。
ここで、本発明に使用している抵抗変化材料とその特性について、本発明者達が見出した特徴を簡単に説明しておく。
【０１６９】
タンタル（Ｔａ）やハフニウム（Ｈｆ）などの遷移金属の酸化物は、酸素不足状態の組成の場合、その両側をそれとは異なる金属の電極で接続し電気的な信号を印加することで、抵抗変化が生じる。特にその抵抗変化特性は、電極間に双方向的な極性の印加電圧によって、高抵抗状態と低抵抗状態が切り換わる所謂バイポーラー型の特性を示す。
【０１７０】
さらには、所定の遷移金属の酸化物に対し、抵抗変化が起こり易い電極材料と起こり難いと電極材料の組合せが存在し、それは、酸化の難易度を示す指標である標準電極電位と深く関係している。例えばタンタルに比べ標準電極電位が高く酸化がされ難い白金電極との組合せは、抵抗変化が起こり易く、それより低いタングステンとの組合せでは抵抗変化は起こり難い。
【０１７１】
これは、正電圧を印加した側の電極方向に遷移金属の酸化物中の酸素イオンが移動・滞留することで、その電極近傍の遷移金属はより酸化反応が進行し高抵抗状態に変化し、逆方向の電圧印加で酸素が離脱し還元反応が進行し低抵抗状態に変化するメカニズムに基づいており、従って酸素イオンと反応しにくい電極材料が安定な抵抗変化特性には有効であることを見出している。
このことを、図１に示す実施の形態１の構造の半導体装置に当てはめて考えると、白金で形成された下部電極１１８ａと接する側の抵抗変化層１１９で抵抗変化現象は安定に生じ、タングステンを主成分とする充填材料で構成されたコンタクト１１７と接する側では抵抗変化現象は生じない。すなわち、コンタクト１１７を基準にコンタクト１１６に正電圧を印加していくと、図２５に示すA点の電圧を超えた電圧が印加されたとき高抵抗に変化し、逆に反対方向の電圧印加によって、閾値電圧であるB点の電圧を超えた電圧が印加されたときより低抵抗に変化する動作になることがわかる。
（応用例）
以下に、実施の形態１の半導体装置を適用した幾つかの応用例を説明する。但し、実施の形態２〜１０の何れの構造においても、抵抗変化層の端子の一方が、白金等の標準電極電位の高い電極材料で構成され、他方がより低い電極材料で構成されているので、何れにも、以下の応用例の半導体装置として用いることができる。
（実施の形態１の応用例１）
第１の応用例は、一つの半導体装置において、その内部の不良ビットの救済や、電圧レベルなどの調整用途に用いる例であり、従来はレーザートリミングや電気ヒューズ手段が知られている。
【０１７２】
図２７は、実施の形態１の半導体装置を、プログラム機能を有するＬＳＩに応用したときのブロック図で、所定の演算を実行する論理回路を備えるものである。    
【０１７３】
図２７に示すように、本応用例の半導体装置４００（ヒューズ回路）は、単一の半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７（半導体メモリ）と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。つまり、本応用例の半導体チップでは、後述のとおり、実施の形態１の半導体装置が、半導体メモリの不良ビットの救済に用いるヒューズ回路に組み込まれている。
図２８は、図２７の救済アドレス格納レジスタ４０８の構成を示す回路図である。本応用例の半導体装置４００では、簡単のため４ビットの情報をプログラムする構成で説明するが、これに限定されるものではない。Ｆ１１９ａ、Ｆ１１９ｂ、Ｆ１１９ｃ、Ｆ１１９ｄはプログラム素子で、各々図１に示す本発明の実施の形態１にかかる半導体装置１００の抵抗変化層１１９に対応する。また、斜線入りの円で示す部分が白金で形成された下部電極１１８ａの側であることを示している。また、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄの一方の接点Ｆ１１６ａ〜Ｆ１１６ｄは、図１に示す半導体装置１００のコンタクト１１６の箇所に対応し、もう一方の接点Ｆ１１７ａ〜Ｆ１１７ｄは、同様に図１に示す半導体装置１００のコンタクト１１７の箇所に対応している。そして接点Ｆ１１６ａ〜Ｆ１１６ｄは、第１の共通信号線であるBUS__Ｔにともに接続されている。
【０１７４】
４０９はプログラム素子Ｆ１１９ａ、Ｆ１１９ｂ、Ｆ１１９ｃ、Ｆ１１９ｄの何れかを選択するプログラム素子選択回路、４１０はこれらへの書き込み回路、４１１はこれらに記録された情報の読出し回路である。４１２は制御回路で、半導体装置４００のＢＩＳＴ回路４０６より出力される書き込みイネーブル信号ＷＥと、書き込みデータ信号ＷＤ、および、半導体装置４００全体の動作に係わるリセット信号ＲＥＳＥＴ、およびクロック（図示せず）を入力とし、プログラム素子選択回路４０９と、書き込み回路４１０と、読出し回路４１１の制御信号を出力する。
【０１７５】
プログラム素子選択回路４０９は、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４より構成され、その各々のソースまたはドレインの一方が、接点Ｆ１１７ａ〜Ｆ１１７ｄに繋がる側に接続され、その各々のソースまたはドレインの他方が、第２の共通信号線であるBUS__Bに接続される。また各々のゲートには、制御回路４１２の出力信号である選択信号Ｇａ〜Ｇｄが接続されている。
【０１７６】
書き込み回路４１０は、ソースを電源ＶＤＤに、ドレインを第２の共通信号線ＢＵＳ＿Ｂに、ゲートを制御回路４１２の出力信号である低抵抗化指示信号ＮＬＲ＿Ｗが接続されたＰ型ＭＯＳトランジスタＭＰ１と、ソースをグランドレベルであるＶＳＳに、ドレインを第１の共通信号線であるＢＵＳ＿Ｔに、ゲートに制御回路４１２の出力信号であるもう一つの低抵抗化指示信号ＬＲ＿Ｗが接続されたＮ型ＭＯＳトランジスタＭＮ６で、低抵抗化用の書き込み回路を構成している。
【０１７７】
また、ソースを電源ＶＤＤに、ドレインを第１の共通信号線ＢＵＳ＿Ｔに、ゲートを制御回路４１２の出力信号である高抵抗化指示信号ＮＨＲ＿Ｗが接続されたＰ型ＭＯＳトランジスタＭＰ２と、ソースをグランドレベルであるＶＳＳに、ドレインを第２の共通信号線であるＢＵＳ＿Ｂに、ゲートに制御回路４１２の出力信号であるもう一つの高抵抗化指示信号ＨＲ＿Ｗが接続されたＮ型ＭＯＳトランジスタＭＮ５で、高抵抗化用の書き込み回路を構成している。
【０１７８】
読出し回路４１１は、第１の共通信号線BUS_Tをドレインに、ソースをグランドレベルであるVSSに、ゲートには制御回路４１２の出力で読出し指示信号であるRGNDが接続されたN型MOSトランジスタMN7と、ソースを第２の共通信号線ＢＵＳ＿ＢにドレインをノードSOUTとしゲートには制御回路４１２の出力である電圧クランプ信号ＶＣＬＭＰを接続したＮ型ＭＯＳトランジスタＭＮ８と、ソースを電源ＶＤＤにドレインをノードSOUTとしゲートには制御回路４１２の出力で負荷指示信号であるＮ＿ＬＤを接続した負荷電流供給用Ｐ型ＭＯＳトランジスタＭＰ３と、このノードSOUTを入力とし所定タイミングでＳＯＵＴのデータをラッチするラッチ回路４１２で構成され、読出し結果を出力信号RDとして出力する。
【０１７９】
なお、読出し動作時、電圧クランプ信号VCLMPは、所定電圧VCに設定された定電圧の信号で、この電圧VCからN型MOSトランジスタMN8の閾値電圧VTを減じた電圧以下に、概ね第２の共通信号線ＢＵＳ＿Ｂの電圧はクランプされ、従って、読出し時にプログラム素子Ｆ１１９ａ〜Ｆ１１９ｄに印加される電圧を抑制することでプログラム素子のディスターブを防ぐ働きをしている。また、負荷電流供給用ＰＭＯＳトランジスタＭＰ３は、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄが高抵抗状態に設定されたときと、低抵抗状態に設定されたときのほぼ中間の電流駆動能力を有するようにトランジスタの大きさが設定されており、従って、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄが高抵抗状態のときノードＳＯＵＴはハイレベルに、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄが低抵抗状態のときノードＳＯＵＴは、ロウイレベルとなる。
以上のように構成された半導体装置４００において、救済アドレス格納レジスタ４０８に関係する動作について説明する。
まずＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
そしてメモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みイネーブル信号ＷＥと書き込みデータ信号ＷＤを救済アドレス格納レジスタ４０８へ出力し、該当する不良ビットのアドレス情報を救済アドレス格納レジスタ４０８に格納する。
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備えるプログラム素子の抵抗状態を、高抵抗化または低抵抗化することによって、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。
アドレス情報の読出しは、半導体装置４００の起動時等のリセット期間に実行され、ＳＲＡＭ４０７内のレジスタにセットされる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時にそのレジスタのアドレス情報を比較し、一致の場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
次に、救済アドレス格納レジスタ４０８の動作を、図２９のタイミング図を用いて説明する。図２９では、書き込みサイクルと読出しサイクルが続けて行われる場合を示しており、また、プログラム素子Ｆ１１９ａおよびＦ１１９ｃにデータ“１” （即ち低抵抗値）を書き込み、プログラム素子Ｆ１１９ｂおよびＦ１１９ｄにデータ“０” （即ち高抵抗値）を書き込む場合を例としている。
【０１８０】
なお救済アドレス格納レジスタ４０８は、クロックがハイレベルに変化するタイミングに同期して所定の動作が開始し、１クロックサイクル内で一つのプログラム素子に対する書き込みまたは読出しが完結するように構成されている。
まず書き込みサイクルの動作について説明する。
ＲＥＳＥＴ信号と書き込みイネーブル信号ＷＥがともにハイレベルに設定されると、救済アドレス格納レジスタ４０８は書き込みサイクルと認識し、書き込み動作が実行される。
クロックサイクル毎にプログラム素子選択回路４０９のＮ型ＭＯＳトランジスタＭＮ１〜ＭＮ４の各ゲートに、選択信号Ｇａ、Ｇｂ、Ｇｃ、Ｇｄの順番に、所定期間ハイレベルを出力され、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄと第２の共通信号線ＢＵＳ＿Ｂが順番に接続される。
書き込みデータ信号ＷＤは、第１サイクルと第３サイクルはデータ“１”（即ち低抵抗化）のため、クロックに同期しNLR_Wをロウレベル、LR_Wをハイレベルに所定期間設定することでＰ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ６を活性化し、第２の共通信号線ＢＵＳ＿Ｂの方が第１の共通信号線ＢＵＳ＿Ｔに対しハイレベルとなり、プログラム素子に対し低抵抗化書き込みが起こる方向の電圧印加パルスが設定される。さらに接点Ｆ１１７ａと接点Ｆ１１６ａの間の電圧差が図２５に示すＢ点の電圧に相当する電圧以上になるように、Ｐ型ＭＯＳトランジスタＭＰ１のソース電圧である電源電圧を設定することで、第１サイクルと第３サイクルではデータ“１”の書き込み（即ち低抵抗化）を行うことができる。
【０１８１】
同様に、書き込みデータ信号ＷＤは、第２サイクルと第４サイクルはデータ“０”（即ち高抵抗化）のため、クロックに同期しNＨR_Wをロウレベル、ＨR_Wをハイレベルに所定期間設定することでＰ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ５が活性化し、第１の共通信号線ＢＵＳ＿Ｔの方が第２の共通信号線ＢＵＳ＿Ｂに対しハイレベルとなり、プログラム素子に対し高抵抗化書き込みが起こる方向の電圧印加パルスが設定される。さらに接点Ｆ１１７ｂと接点Ｆ１１６ｂの間の電圧差が図２５に示すＡ点の電圧に相当する電圧以上になるように、Ｐ型ＭＯＳトランジスタＭＰ２のソース電圧である電源電圧を設定することで、第２サイクルと第４サイクルではデータ“０”の書き込み（即ち高抵抗化）を行うことができる。
次に、読出しサイクルについて説明する。
ＲＥＳＥＴ信号のみがハイレベルに設定されると、救済アドレス格納レジスタ４０８は読出しサイクルと認識し、読出し動作が実行される。
【０１８２】
クロックサイクル毎にプログラム素子選択回路４０９のＮ型ＭＯＳトランジスタＭＮ１〜ＭＮ４の各ゲートに、選択信号Ｇａ、Ｇｂ、Ｇｃ、Ｇｄの順番に、所定期間ハイレベルを出力され、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄと第２の共通信号線ＢＵＳ＿Ｂが順番に接続される。
ＲＧＮＤは、読出しサイクルの期間中ハイレベルを継続して出力して、Ｎ型ＭＯＳトランジスタＭＮ７を活性化し、第１の共通信号線ＢＵＳ＿Ｔをグランドレベルにする。一方、負荷指示信号Ｎ＿ＬＤは、クロックに同期してロウレベルが所定期間設定され、Ｐ型ＭＯＳトランジスタＭＰ３を活性化し、第２の共通信号線ＢＵＳ＿Ｂを通じて選択されたプログラム素子Ｆ１１９ａ〜Ｆ１１９ｄの何れかに負荷電流を供給する。
その結果、Ｐ型ＭＯＳトランジスタＭＰ３の実効的な抵抗値と、選択されているプログラム素子の抵抗値の比に対応した電圧にノードＳＯＵＴは収束し、そのレベルをハイレベルまたはロウレベルとして判定し、所定のタイミングでラッチ回路４１２を用いてラッチすることにより、データの読出しを行うことができる。
【０１８３】
以上のように、この応用例のプログラム素子は、簡単な回路と制御方法で高速に素子へ書き込みおよびその書換えができるので、製造工程における検査や不良ビットの救済が容易になるだけではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
また、実施の形態１の半導体装置の場合、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出す構成で不揮発性の抵抗変化素子が形成できるので、既存のＬＳＩの製造プロセスやライブラリを活用し、僅かな製造工程の追加により安定で信頼性の高いプログラム素子を備えることができる。
【０１８４】
なお、応用例１で説明の半導体装置の不良ビットの救済用途の他、内部電源電圧の電圧値調整やタイミング調整、ＬＳＩの仕様や機能の切り替え等、従来知られているヒューズ素子で適用されている用途にも同様に適用できる。
（実施の形態１の応用例２）
第２の応用例は、DDR仕様のDRAMとコントロールLSIなどのように複数の半導体装置で構成されたシステムとしての調整用途に関する。
数百ＭＨｚ台の高速クロックで動作するＤＤＲインターフェース仕様のＤＲＡＭは、大容量でかつ高速データ転送速度を特徴とするメモリの代表である。そのため、これらのメモリを使用してシステム設計をする場合、プリント基板上での個々のメモリの配置場所や配置距離、配線や信号特性、また個々のＬＳＩのばらつきなどを考慮して、コントロールＬＳＩやプリント基板を高精度に設計し、さらにはそれらを配置、接続したシステムボード上で調整することが必要となっている。
図３０（ａ）は、実施の形態１の半導体装置を、ＤＲＡＭと制御用のＬＳＩで構成されられる半導体システムに応用した例を示した図である。ここでは、図３０（ａ）に示すように、半導体メモリ搭載チップ（以下、「ＤＲＡＭ５０１」という）と、半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップ（以下、「コントロールＬＳＩ５０２」という）と、を備え、半導体メモリの不良ビットの救済用の素子として実施の形態１の半導体装置１００を用いる後述のヒューズ回路５０２が、コントロールＬＳＩ搭載チップに混載されている、システム５００が例示されている。
システム５００は、ＤＤＲインターフェース仕様の複数のＤＲＡＭ５０１とコントロールＬＳＩ５０２で構成され、ＤＲＡＭ５０１の入出力回路５０３および、コントロールＬＳＩ５０２の入出力回路５０４はバス構成で接続され、お互いにデータの受け渡しが行われる。これらは一つまたは複数のプリント基板上（図示せず）に配置されており、お互いは金属配線で接続され、システムボードを構成している。
【０１８５】
５０５はヒューズ回路、５０６は調整回路で入出力回路５０４を制御する。５０７は機能ブロックで、このコントロールＬＳＩが使用される用途の機能を有している。ヒューズ回路５０５は、実施の形態１の構造で、抵抗変化層１１９をヒューズ素子として必要個数備えており、システム５００に配置された複数個のＤＲＡＭ５０１の個々とコントロールＬＳＩ５０２との間のタイミング遅延情報等がプログラムされており、複数個のＤＲＡＭ５０１のうちアクセス指定されたＤＲＡＭ５０１に該当するヒューズ素子のプログラム情報を読出し、調整回路５０６を通じて入出力回路５０４のデータ取込みタイミング等を調整する。ヒューズ回路５０５の構成は、応用例１で説明した救済アドレス格納レジスタ４０８と同様なので詳細は省略する。
以上のように、この応用例のプログラム素子は、簡単な回路と制御方法で高速に素子へ書き込みおよびその書換えができる。そのため、ヒューズ回路５０５へのプログラム情報の書き込みは、システムボードの設計情報を基にコントロールＬＳＩの製造出荷段階で行う方法や、さらにはシステムボードにＤＲＡＭ５０１やコントロールＬＳＩ５０２が接続されたシステムボードの完成後でも、搭載された半導体装置やプリント基板のなど各種ばらつきを反映させて最適値の書き込みをする個別のシステムボードの調整が可能となり、システム設計の容易化が図られるとともに、信頼性の高い半導体システムを提供することができる。
【０１８６】
またこの実施の形態の場合、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出す構成で不揮発性の抵抗変化素子が形成できるので、既存のＬＳＩの製造プロセスやライブラリを活用し、僅かな製造工程の追加で、安定で信頼性の高いプログラム素子を備えることができる。
図３０（ｂ）は、図３０（ａ）と同じ目的を別形態で実施したものであり、図３０（ａ）と異なるのは、ヒューズ回路の一部がＤＲＡＭ側に配置されている点にある。ここでは、
図３０（ａ）に示すように、半導体メモリ搭載チップ（以下、「ＤＲＡＭ５１１」という）と、半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップ（以下、「コントロールＬＳＩ５１２」という）と、を備え、半導体メモリの不良ビットの救済用の素子として実施の形態１の半導体装置１００を用いる後述のヒューズ回路５１３が、半導体メモリ搭載チップに混載されている、システム５１０が例示されている。
【０１８７】
システム５１０は、ＤＤＲインターフェース仕様の複数のＤＲＡＭ５１１とコントロールＬＳＩ５１２で構成され、ＤＲＡＭ５１１の入出力回路５０３および、コントロールＬＳＩ５１２の入出力回路５０４をバス構成で接続され、お互いにデータの受け渡しが行われる。これらは一つまたは複数のプリント基板上（図示せず）に配置されており、お互いは金属配線で接続され、システムボードを構成している。
５１３はヒューズ回路、５１４はヒューズ制御回路、５１５調整回路で入出力回路５０４を制御する。５０７は機能ブロックで、このコントロールＬＳＩが使用される用途の機能を有している。ヒューズ回路５１３は、実施の形態１の構造で、抵抗変化層１１９をヒューズ素子として規定の個数備えている。ヒューズ回路５１３とヒューズ制御回路５１４は、応用例１で説明した図２８に示す救済アドレス格納レジスタ４０８に相当する回路が分割配置されたものである。ヒューズ回路５１３には救済アドレス格納レジスタ４０８の内、プログラム素子Ｆ１１９ａ、・・・とプログラム素子選択回路４０９が配置され、ヒューズ制御回路５１４には救済アドレス格納レジスタ４０８の書き込み回路４１０、読出し回路４１１、制御回路４１２に相当する回路が配置されている。また、分割配置されたヒューズ回路５１３とヒューズ制御回路５１４は、第１の共通信号線BUS__Ｔ、第２の共通信号線ＢＵＳ＿Ｂに相当する信号線で接続される。本応用例では、図３０（ｂ）に点線で示すように、ＤＲＡＭ５１１とコントロールＬＳＩを繋ぐバスを兼用し、電源投入直後のシステムの初期化段階でＤＲＡＭが動作させていない時点で、プログラム情報の伝播を行い、それ以降の通常動作時は、プログラム選択回路によってヒューズ素子は電気的に切り離された状態に設定しておく。
この応用例の場合は、システムボードにＤＲＡＭ５０１やコントロールＬＳＩ５０２が接続されたシステムボードの完成後でも、搭載された半導体装置やプリント基板のなど各種ばらつきを反映させて最適値の書き込みをする個別のシステムボードの調整が可能となり、システム設計の容易化が図られるとともに、信頼性の高い半導体システムを提供することができる。
また、この応用例のようにＤＲＡＭ側にヒューズ素子を配置する利点は、コントロールＬＳＩは様々な製造プロセスが採用され、また様々な仕様や機能のものがＬＳＩ化されており、一般的には多数の製造メーカで少量多品種の開発・生産が行われている実情がある。
従って、僅かな製造工程の追加と簡単な回路構成で、安定で信頼性の高いプログラム素子を備えることが可能であっても、必ずしもこのようなプログラム素子を必要なシステムに備えることができるとは限らない。
一方、ＤＲＡＭは規格化された仕様で、少品種大量生産の開発・生産が行われている。実施の形態１に従うと、ＤＲＡＭでもその最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出す構成で不揮発性の抵抗変化素子が形成できるので、既存のＤＲＡＭの製造プロセスや回路を活用し、僅かな製造工程の追加と簡単な回路構成で、安定で信頼性の高いプログラム素子を備えることができる。
【０１８８】
そして、規定個数だけヒューズ素子をＤＲＡＭ側に配置し、その書き込みおよび読出しの制御仕様を規格化することで、多数のコントロールＬＳＩの開発メーカは、その規格に従ってヒューズ制御回路５１４の設計を既存のコントロールＬＳＩの製造プロセスで設計すればよいことになり、ＤＲＡＭを適用するシステムにおいては、本応用例のヒューズ素子を必要なときに使用することが広く一般的に可能となる。
なお、図３０（ｂ）において、ヒューズ回路５１３とヒューズ制御回路５１４をDRAM側とコントロールLSI側に分割配置する例を説明したが、図３０（ａ）のように分割しないでＤＲＡＭ側に配置する構成であってもよい。
また、本応用例はＤＤＲ仕様のＤＲＡＭを使用するシステムの例を示したが、これに限定されるものではなく、高速のプロセッサーを複数搭載するようなシステムなどにも同様に適用できる。
（実施の形態１の応用例３）
第３の応用例は、各種センサーと半導体装置で構成されたシステムとしての調整用途に関する
図３１は、実施の形態１の半導体装置を、外部情報入力装置を有するシステムに応用した例を示す図であり、システム５２０は、センサー５２１と、アナログ処理LSI５２２とデジタル処理LSI５２７で構成されている。ここでは、外部情報の入力装置（センサー５２１）と、この入力装置からの出力信号を受け取るアナログ処理ＬＳＩ搭載チップ（以下、「アナログ処理LSI５２２」という）と、アナログ処理ＬＳＩ搭載チップからの出力信号を受け取るデジタル処理ＬＳＩ搭載チップ（以下、「デジタル処理LSI５２７」という）と、を備え、アナログ処理ＬＳＩ搭載チップの出力の調整用の素子として実施の形態１の半導体装置１００を用いる補正回路５２６が、アナログ処理ＬＳＩ搭載チップに混載されている、システム５２０が例示されている。
センサー５２１は、外部情報の入力装置に相当し、音源入力のマイクや、位置変化を検出するMEMS、などで構成される。
アナログ処理LSI５２２はアンプ５２３、LPF（ロウパスフィールタ）５２４、ADC（A-D変換器）５２５と補正回路５２６で構成される。補正回路５２６は、本発明の実施の形態１の構造のプログラム素子を備え、応用例１で適用した図２８に示す救済アドレス格納レジスタ４０８と同様の回路構成を有しており、アナログ回路の調整方法は従来一般的に知られている手段を用いているので詳細は省略する。
【０１８９】
デジタル処理LSI５２７は、このＬＳＩが使用される用途の機能を有している。
【０１９０】
以上のような構成において補正回路５２６は、デジタル処理LSIへ引き渡す信号であるADC５２５の出力を微調整する手段として使用することで、センサー５２１の製造ばらつきと、アナログ処理LSIを構成する各ブロックの製造ばらつきの両方をふくめの補正が行え、高性能なアナログ回路システムを構成できる。
【０１９１】
アナログ処理LSIは集積度があまり高くない反面、トランジスタばらつき等を抑えた高精度な特性や高出力特性が必要とされるため、比較的加工ルールの緩いCMOSプロセスや、Bi-CMOSプロセスが用いられることが多い。一方デジタル処理LSIは、高集積で、高速処理が必要とされるため、微細加工を用いたCMOSプロセスが用いられることが多い。
このような構成においても実施の形態１に従うと、アナログ処理ＬＳＩの最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出す構成で不揮発性の抵抗変化素子が形成できるので、アナログ処理ＬＳＩの製造プロセスやライブラリを活用し、僅かな製造工程の追加と簡単な回路構成で、安定で信頼性の高いプログラム素子を備えることができ、システム設計の容易化が図られるとともに、システムボードの完成後でも個別に調整が行えるので信頼性の高い半導体システムを提供することができる。
【産業上の利用可能性】
【０１９２】
本発明の半導体装置は、電子機器のスイッチ素子として、アナログ素子やメモリ素子の半導体デバイスの素子特性を調整する装置として、更に、チップ外の多数の半導体装置やセンサーなどの電子機器のばらつきを調整するデバイスとして有効である。
【符号の説明】
【０１９３】
１０  従来の不揮発性の抵抗変化素子を搭載した半導体装置
１００，２００，３００，４００，５００，６００，７００，８００，９００，１０００  本発明の不揮発性の抵抗変化素子を搭載した半導体装置
１０１  基板
１０２  本体回路
１０３  ヒューズ回路
１０４  トランジスタのゲート電極
１０５  トランジスタの拡散層
１０６  第１の層間絶縁層
１０７  第１のコンタクト
１０８  第１の配線
１０９  第２の層間絶縁層
１１０  第２のコンタクト
１１１  第（ｎ−１）の配線
１１２  第ｎの層間絶縁膜
１１３  第ｎのコンタクト
１１４  最上層配線（第ｎの配線）
１１５  第（ｎ＋１）の層間絶縁層
１１６，１１７  第（ｎ＋１）のコンタクト
１１８ａ，１１８ｂ，１１８ｃ，１１８ｄ  抵抗変化素子の下部電極
１１９  抵抗変化層
１２０  保護膜
１２１  パッド開口部
１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅ，１２２ｆ  抵抗変化素子の上部電極
１２３  抵抗変化層の開口部
１２４，１２５  配線溝
【図１】
2009150814.tif 000003
【図１Ａ】
2009150814.tif 000004
【図１Ｂ】
2009150814.tif 000005
【図２】
2009150814.tif 000006
【図３】
2009150814.tif 000007
【図４】
2009150814.tif 000008
【図５】
2009150814.tif 000009
【図６】
2009150814.tif 000010
【図７】
2009150814.tif 000011
【図８】
2009150814.tif 000012
【図９】
2009150814.tif 000013
【図１０】
2009150814.tif 000014
【図１１】
2009150814.tif 000015
【図１２】
2009150814.tif 000016
【図１３】
2009150814.tif 000017
【図１４】
2009150814.tif 000018
【図１５】
2009150814.tif 000019
【図１６】
2009150814.tif 000020
【図１７】
2009150814.tif 000021
【図１８】
2009150814.tif 000022
【図１９】
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【図２０】
2009150814.tif 000024
【図２１】
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【図２２】
2009150814.tif 000026
【図２３】
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【図２４】
2009150814.tif 000028
【図２５】
2009150814.tif 000029
【図２６】
2009150814.tif 000030
【図２７】
2009150814.tif 000031
【図２８】
2009150814.tif 000032
【図２９】
2009150814.tif 000033
【図３０】
2009150814.tif 000034
【図３１】
2009150814.tif 000035
【図３２】
2009150814.tif 000036
【手続補正書】
【提出日】平成22年3月19日(2010.3.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧パルスの印加により安定に保持する抵抗値が変化する不揮発性の抵抗変化素子を有する半導体装置、この半導体装置の製造方法、この半導体装置が組み込まれた半導体チップ、及び、この半導体装置を用いた応用システムに関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電などの電子機器が、より一層高速化、高機能化している。高速化や、高機能化の進行に伴い、LSIの完成後や、システムボードの完成後に調整用の数百bitレベルのヒューズへの要求が高まっている。
【０００３】
また、ヒューズの用途としては、最先端のCMOSに限らず、バイCMOSアナログなど、色々なプロセス品、世代のLSIと非常に広がりを見せており、各デバイス、各プロセスに対して簡単に適用できることも要求されている。
こうした要求に対して、従来は電気ヒューズ素子、ポリシリコンヒューズ素子、レーザーヒューズ素子といったものが使用されてきたが、これらは、動作原理上書き換えが１回しかできなかった。
【０００４】
また、不揮発性素子をヒューズに適用する例として、フラッシュメモリや強誘電体メモリがあるが、これらは既存のＣＭＯＳに対する追加マスク枚数が５〜１０枚と極めて多く、コストの面で不利であり、他のプロセスとの混載は極めて困難であった。
最近では、抵抗変化メモリと多結晶シリコンダイオードとの積層したメモリセルをクロスポイントアレイで構成した３次元構造の不揮発性素子がヒューズ素子用途として、提案されている（例えば、特許文献１参照）。
【０００５】
図２９にその半導体装置１０の断面図を示す。具体的には、ダイオード１８を含むピラー１７がメモリセルを構成している。ダイオード１８は、順番として、上部電極６６、抵抗変化層６８、下部電極７０のＭＩＭ構造からなる ＲｅＲＡＭスタック２０の上に形成されている。ＲｅＲＡＭスタック２０は、ビット線２２の上にあり、ダイオード１８は、ワード線１２の下に形成されている。必要に応じて、ＲｅＲＡＭスタック２０とダイオード１８との間には障壁層１９が形成される。ビット線２２とワード線１２の交点が、クロスポイントアレイのメモリセルとして機能する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１６５８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記で説明した抵抗変化メモリを用いたヒューズ素子は、抵抗変化層を形成した後にも、上方にコンタクト、配線といったプロセスを形成しなければならず、ポストプロセスの影響を受けざるを得なかった。特に、遷移金属酸化物に代表されるように酸素を有する抵抗変化層を用いた場合には、ポストプロセスのサーマルバジェットにより、抵抗変化層中で酸素の拡散が起こり、セル抵抗が変動するという課題があった。
【０００８】
本発明は、上記の課題を解決するもので、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより（つまり、抵抗変化層の電位を抵抗変化層の下層側から検出することにより）、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化する不揮発性の抵抗変化素子を形成でき、これをヒューズ素子代替とすることで多様なプロセスに展開できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、半導体基板と、半導体基板上に形成された複数のトランジスタと、複数のトランジスタ上に絶縁層を介して異なる層に配された配線を含み、電圧印加によって抵抗変化が起こる抵抗変化素子と前記トランジスタとの間の接続に用いる多層配線構造と、多層配線構造のうちの最上層の配線の上方に形成され、最上層の配線と電気的に接続された第１の端子および第２の端子、または、最上層の配線の一部にて形成された第１の端子および第２の端子と、第１の端子および第２の端子のうちの少なくとも一方の端子の上面を包含して接するように配置された抵抗変化層と、を有し、抵抗変化素子は、第１の端子、抵抗変化層及び第２の端子によって構成されている、半導体装置を提供する。
【００１０】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、ポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。
【００１１】
また、最上層配線の一部を用いて第１の端子、第２の端子を形成した場合には、これらの端子を個別に作成するマスク、工程を省略することができ、プロセス工数が増えることなくプロセスコストも低減可能な半導体装置を実現することができる。
【００１２】
また、本発明の半導体装置では、複数の前記抵抗変化素子のそれぞれは、他の抵抗変化素子との間で前記抵抗変化層を共有せずに、前記第１の端子、前記抵抗変化層及び前記第２の端子をそれぞれ有してもよい。
【００１３】
以上の構成により、本発明の半導体装置は、他の隣接する抵抗変化素子の書き込みなどの影響を受けることなく、安定的に各抵抗変化素子を動作させることができ、これにより、ヒューズ素子として有効に機能する。
【００１４】
また、本発明の半導体装置では、前記抵抗変化層を、前記第１の端子および前記第２の端子の両方の上面を包含して接するように配置してもよい。
このようにして、抵抗変化層を最上層配線の上部に形成し、抵抗変化素子を横方向に動作させるとよい。
【００１５】
抵抗変化素子の上面への被覆が、保護膜のみでなされてもよい。このような構成とすることにより、抵抗変化素子を形成した後には保護膜を形成する工程のみであるので、熱処理などによる影響を極めて小さくすることができる。更に抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００１６】
また、第１の端子の材料は、第２の端子の材料と異なっている構成としてもよい。このような構成とすることにより、抵抗変化層の変化する領域をより相性の良い金属との界面に固定することができ、反対側の界面での誤動作を抑制することができる。
【００１７】
また、第１の端子および第２の端子のうちのいずれか一方は、抵抗変化層と接する貴金属からなる電極層を備える構成としてもよい。さらに、貴金属は白金やイリジウムからなる構成としてもよい。このような構成とすることにより、貴金属は低温では抵抗変化層と反応することなく、安定な電極としての機能を有する。特に、白金やイリジウムは、酸化・還元の標準電極電位が相対的に大きいので、より安定に抵抗変化動作を示すので、特性の安定した半導体装置を実現することができる。貴金属はトランジスタの接合リークの原因となることがあるが、トランジスタの距離を隔てた最上層配線上に用いるので拡散によるコンタミネーションを懸念する必要がない。製造方法上も、最終工程に近い工程で貴金属を使用するので、貴金属の汚染区分専用にしなければならない半導体設備も非常に少なくできる。
【００１８】
また、抵抗変化層の上面に、抵抗変化層よりも抵抗が低い導電層が形成されている構成としてもよい。このような構成とすることにより、導電層は抵抗変化層より抵抗率が低いので、第１の端子と第２の端子との配線抵抗を低減することができる。また、この導電層が抵抗変化素子の上部電極の機能を有し、場合によっては抵抗変化層の上部電極側で抵抗変化を発現させるという設計自由度を向上させることが可能になる。
【００１９】
また、この導電層は、抵抗変化層と接する貴金属からなる電極層を備える構成としてもよい。先の理由と同様に、安定した抵抗変化特性を得られることに加えて、コンタミネーションの懸念はほとんどないからである。
【００２０】
また、抵抗変化層は、遷移金属酸化物からなる構成としてもよい。特に、タンタル酸化物を含む材料からなる構成としてもよい。このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有する。特にタンタル酸化物を用いた場合には、通常のＳｉ半導体プロセスと親和性の高い製造プロセスで製造できる半導体装置を実現することができる。
【００２１】
また、抵抗変化層は、酸素濃度が異なる２層の遷移金属酸化物層を有し、第１の端子、第２の端子及び導電層のうちのいずれか一方と接する抵抗変化層の部分が、２層の遷移金属酸化物層うちの酸素濃度が高い層に対応してもよい。このような構成とすることにより、抵抗変化層の変化する領域を酸素濃度が高い側の界面に固定することができ、反対側の界面での誤動作を抑制することができる。また、拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【００２２】
また、本発明は、半導体基板上に複数のトランジスタを形成する工程と、複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、最上層の配線上に最上層の配線と電気的に接続された第１の端子および第２の端子を形成する工程と、第１の端子または第２の端子の少なくとも一方の上面を包含して接するように抵抗変化層を形成する工程と、抵抗変化層の全面に亘って保護膜を被覆する工程と、を備えた半導体装置の製造方法を提供する。
【００２３】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化する不揮発性の抵抗変化素子を搭載した半導体装置を実現することができる。
【００２４】
また、本発明は、半導体基板上に複数のトランジスタを形成する工程と、複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、最上層の配線の一部分の上面を包含して接するように抵抗変化層を形成する工程と、抵抗変化層の全面に亘って保護膜を被覆する工程と、を備えた半導体装置の製造方法も提供する。
【００２５】
このような方法とすることにより、上述の効果に加えて、また第１の端子、第２の端子を個別に作成するマスク、工程を省略することができ、プロセス工数が増えることなくプロセスコストも低減可能な半導体装置を実現することができる。
【００２６】
また、上述の工程に加えて、抵抗変化層の上面に、抵抗変化層よりも抵抗が低い導電層を形成する工程を追加してもよい。このような工程を追加することにより、導電層は抵抗変化層より抵抗率が低いので、第１の端子と第２の端子との配線抵抗を低減することができる。また、この導電層が抵抗変化素子の上部電極の機能を有し、場合によっては抵抗変化層の上部電極側で抵抗変化を発現させるという設計自由度を向上させることが可能になる。
【００２７】
また、本発明は、上述の本発明の半導体装置と、半導体メモリあるいはアナログ処理ＬＳＩとが、混載している半導体チップも提供する。例えば、この半導体チップは、上述の本発明の半導体装置を半導体メモリの不良ビットの救済に用いるヒューズ回路に組み込んだチップであってもよい。また、上述の本発明の半導体装置をアナログ回路の出力の調整に用いる補正回路として組み込んだチップであってもよい。
【００２８】
このような構成とすることにより、本発明の不揮発性の抵抗変化素子を有する半導体装置により、LSIの完成後や、システムボードの完成後に、半導体メモリの不良ビットの救済、アナログ処理ＬＳＩのパラメータ調整をすることが可能になり、携帯型情報機器及び情報家電などの電子機器の高速化、高機能化に対応することができる。
【００２９】
更に、本発明は、上述の本発明の半導体装置を搭載した半導体チップと、この半導体チップと電気的に接続され、半導体メモリを搭載したチップあるいはアナログ処理ＬＳＩを搭載したチップと、を備える、システムも提供する。例えば、半導体メモリ搭載チップと、半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、半導体メモリの不良ビットの救済用途として上述の半導体装置を用いるヒューズ回路が、コントロールＬＳＩ搭載チップに混載されている、システムであってもよい。また、半導体メモリ搭載チップと、半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、半導体メモリの不良ビットの救済用途として上述の半導体装置を用いるヒューズ回路が、半導体メモリ搭載チップに混載されている、システムであってもよい。また、外部情報の入力装置と、入力装置からのアナログ出力信号を受け取るアナログ処理ＬＳＩ搭載チップと、アナログ処理ＬＳＩ搭載チップからのデジタル出力信号を受け取るデジタル処理ＬＳＩ搭載チップと、を備え、アナログ処理ＬＳＩ搭載チップの出力の調整用途として上述の半導体装置を用いる補正回路が、このアナログ処理ＬＳＩ搭載チップに混載されている、システムであってもよい。
【００３０】
このような構成とすることにより、本発明の半導体装置が搭載した半導体チップ内部にとどまることなく、他チップの半導体メモリの不良ビットの救済、アナログ処理ＬＳＩのパラメータ調整をすることが可能になり、多種多様な電子機器の高速化、高機能化がすすんだシステムであっても、そのばらつき調整を一元化して、調整機能を果たすシステムとすることができる。
【発明の効果】
【００３１】
本発明の半導体装置は、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化する不揮発性の抵抗変化素子を搭載した半導体装置を実現することができる。また、最終工程に抵抗変化素子を形成することで、最先端のCMOSに限らず、また、バイCMOSアナログなど、色々なプロセス品、世代のLSIに対して簡単に混載できるという効果を奏する。
【図面の簡単な説明】
【００３２】
【図１】図１は本発明の実施の形態１にかかる半導体装置の構成例を示す断面図である。
【図１Ａ】図１Ａは本発明の実施の形態１にかかる半導体装置の構成例を示す平面図である。
【図１Ｂ】図１Ｂは図１ＡのＡ−Ａ’の断面を矢印方向に見た断面図である。
【図２】図２（ａ）から（ｄ）は、本発明の実施の形態１にかかる半導体装置の要部の製造方法を示す断面図である。
【図３】図３（ａ）及び（ｂ）は、本発明の実施の形態１にかかる半導体装置の要部の製造方法を示す断面図である。
【図４】図４は本発明の実施の形態２にかかる半導体装置の構成例を示す断面図である。
【図５】図５（ａ）から（ｄ）は、本発明の実施の形態２にかかる半導体装置の要部の製造方法を示す断面図である。
【図６】図６（ａ）及び（ｂ）は、本発明の実施の形態２にかかる半導体装置の要部の製造方法を示す断面図である。
【図７】図７は本発明の実施の形態３にかかる半導体装置の構成例を示す断面図である。
【図８】図８（ａ）から（ｅ）は、本発明の実施の形態３にかかる半導体装置の要部の製造方法を示す断面図である。
【図９】図９は本発明の実施の形態４にかかる半導体装置の構成例を示す断面図である。
【図１０】図１０（ａ）から（ｅ）は、本発明の実施の形態４にかかる半導体装置の要部の製造方法を示す断面図である。
【図１１】図１１は本発明の実施の形態５にかかる半導体装置の構成例を示す断面図である。
【図１２】図１２（ａ）から（ｄ）は、本発明の実施の形態５にかかる半導体装置の要部の製造方法を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は、本発明の実施の形態５にかかる半導体装置の要部の製造方法を示す断面図である。
【図１４】図１４は本発明の実施の形態６にかかる半導体装置の構成例を示す断面図である。
【図１５】図１５（ａ）から（ｄ）は、本発明の実施の形態６にかかる半導体装置の要部の製造方法を示す断面図である。
【図１６】図１６は本発明の実施の形態７にかかる半導体装置の構成例を示す断面図である。
【図１７】図１７（ａ）から（ｄ）は、本発明の実施の形態７にかかる半導体装置の要部の製造方法を示す断面図である。
【図１８】図１８（ａ）及び（ｂ）は、本発明の実施の形態７にかかる半導体装置の要部の製造方法を示す断面図である。
【図１９】図１９は本発明の実施の形態８にかかる半導体装置の構成例を示す断面図である。
【図２０】図２０（ａ）から（ｅ）は、本発明の実施の形態８にかかる半導体装置の要部の製造方法を示す断面図である。
【図２１】図２１は本発明の実施の形態９にかかる半導体装置の構成例を示す断面図である。
【図２２】図２２（ａ）から（ｄ）は、本発明の実施の形態９にかかる半導体装置の要部の製造方法を示す断面図である。
【図２３】図２３は本発明の実施の形態１０にかかる半導体装置の構成例を示す断面図である。
【図２４】図２４（ａ）から（ｅ）は、本発明の実施の形態１０にかかる半導体装置の要部の製造方法を示す断面図である。
【図２５】図２５は本発明の実施の形態１の半導体装置における電圧−電流のヒステリシス特性を示した図である。
【図２６】図２６は図２５の半導体装置に電気的パルスを印加したときのパルス数に対する抵抗変化層の抵抗値の変化を示す図である。
【図２７】図２７は実施の形態１の半導体装置を、プログラム機能を有するＬＳＩに応用したときのブロック図である。
【図２８】図２８は図２７の救済アドレス格納レジスタの構成を示す回路図である。
【図２９】図２９は図２８の救済アドレス格納レジスタの動作を説明するためのタイミング図である。
【図３０】図３０（ａ）は、実施の形態１の半導体装置を、ＤＲＡＭと制御用のＬＳＩで構成されられる半導体システムに応用した例を示した図である。図３０（ｂ）は、（ａ）と同じ目的で、他の形態を示した図である。
【図３１】図３１は実施の形態１の半導体装置を、外部情報入力装置を有するシステムに応用した例を示す図である。
【図３２】図３２は従来の半導体装置の断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態に係る半導体装置とその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状などについては正確な表示ではない。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体装置１００の構成例を示した断面図である。
【００３５】
図１に示すように本実施の形態１の半導体装置１００は、ゲート電極１０４と拡散層１０５からなる複数のトランジスタが形成された基板１０１と、この基板１０１上にトランジスタを覆って形成された第１の層間絶縁層１０６と、この第１の層間絶縁層１０６を貫通して形成され、トランジスタの拡散層１０５と電気的に接続された第１のコンタクト１０７を有している。そして、第１のコンタクト１０７を被覆して第１の層間絶縁層１０６上には第１の配線１０８が形成され、第１の配線１０８を被覆して第１の層間絶縁層１０６上には、第２の層間絶縁層１０９が、更に第１の配線１０８上には上層配線と電気的に接続する第２のコンタクト１１０が形成される。半導体基板１０１上には、メモリやバイＣＭＯＳなどのデバイス本体回路１０２と抵抗変化素子書き換え用ヒューズ回路１０３の領域が形成されている。
【００３６】
半導体装置１００の多層配線構造ＭＬは、図１に示すように、ｎ層（ここでは、ｎは２以上）の配線層およびｎ層の層間絶縁層を有し、上述のトランジスタと抵抗変化素子（詳細は後述）との間の接続に用いられている。つまり、この多層配線構造ＭＬでは、層間絶縁層を介して異なる層に配線が形成されている。
【００３７】
具体的には、第ｎの層間絶縁層１１２上に形成された最上層配線（第ｎの配線）１１４は、第（ｎ−１）の配線１１１と第ｎのコンタクト１１３で電気的に接続されている。その最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６，１１７が形成されている。
【００３８】
抵抗変化素子は、抵抗変化層１１９と、この抵抗変化層１１９への電圧印加に用いる第１の端子および第２の端子によって構成されている。
【００３９】
本実施形態では、抵抗変化素子の下部電極１１８ａは、第（ｎ＋１）のコンタクト１１６を被覆して第（ｎ＋１）の層間絶縁層１１５上に形成され、抵抗変化層１１９は下部電極１１８a及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。そして、ここでは、抵抗変化素子の第１の端子の機能は、第（ｎ＋１）のコンタクト１１６と下部電極１１８aが、抵抗変化素子の第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
【００４０】
なお、本明細書において、抵抗変化素子における「電極」とは、抵抗変化層１１９中の酸素を引き付け、抵抗変化層１１９が抵抗変化する部分に接触する導電部材を指すものとし、当該「電極」は、酸化・還元の標準電極電位が相対的に大きい白金などの貴金属で構成されることが多い。
【００４１】
また、本実施形態では、抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。例えば、窒化シリコンに代表されるように耐湿性の高い保護膜を用いれば、その４００℃以下の成膜温度で数分以下の成膜時間という極めて短いサーマルバジェットに抑制することができる。つまり、本実施形態では、抵抗変化素子へのサーマルバジェットを窒化シリコンの形成工程に限定できるので、本実施形態の抵抗変化素子に付与されるトータル熱容量は、従来の抵抗変化素に付与されるトータル熱容量に比較して大幅に少なくなり、これにより、抵抗変化素子のセル抵抗の変動を抑制できるという効果を奏する。更に、外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。
【００４２】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化する抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００４３】
また、本実施形態では、第（ｎ＋１）のコンタクト１１６，１１７にはタングステンを主成分とする充填材料、下部電極１１８ａは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
【００４４】
これにより、抵抗変化層１１９に接する部分の第１の端子は白金により構成され、第２の端子がタングステンにより構成され、両者の端子材料が異なっている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側で抵抗変化させることができる。
【００４５】
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、下層側の部分（下部電極１１８ａに接触する部分）を、酸素濃度が高い遷移金属酸化物層とした（下部電極と備える他の実施形態でも同じ）。これにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレスかつ低電圧で動作することができる。なお、このような２層構造は、例えば、反応性スパッタリング法での反応ガス（酸素ガス）の流量を意図的に変えること、または、抵抗変化層１１９の表面を酸化させること、により形成できる。
【００４６】
次に、本発明の実施の形態１に係る半導体装置１００を平面視した構造について説明する。
【００４７】
図１Ａは、本発明の実施の形態１に係る半導体装置１００の複数の抵抗変化素子をアレイ化した構成例を示す平面図である。また、図１ＡのＡ−Ａ’の断面を矢印方向に見た断面は、図１Ｂに示されており、上記図１に示した断面と同じ部分に相当する。
【００４８】
まず、抵抗変化素子の第１の端子側の平面構成について説明する。
【００４９】
図１Ａおよび図１Ｂに示すように、第（ｎ−１）の配線１１１a上に、複数の第ｎのコンタクト１１３、複数の最上層配線１１４を構成する導電性の矩形パターン１１４aを介して、複数の第（ｎ＋１）のコンタクト１１６が配置されている。そして、第（ｎ＋１）のコンタクト１１６を被覆して、抵抗変化素子の下部電極１１８ａが個別に形成されている。
【００５０】
次に、抵抗変化素子の第２の端子側の平面構成について説明する。
【００５１】
図１Ａおよび図１Ｂに示すように、個別に形成された第（ｎ−１）の配線１１１ｂ上に、複数の第ｎのコンタクト１１３、複数の最上層配線１１４を構成する導電性の矩形パターン１１４ｂを介して、複数の第（ｎ＋１）のコンタクト１１７が配置されている。
最後に、抵抗変化素子の抵抗変化層の平面構成について説明する。
【００５２】
図１Ａおよび図１Ｂに示すように、１つの下部電極１１８a及び隣接する１つの第（ｎ＋１）のコンタクト１１７を被覆するように抵抗変化層が形成されている。
【００５３】
よって、図１Ａ（平面図）に示すように、基本単位となる抵抗変化素子が多数、二次元状にアレイ配置されている。
【００５４】
このように、本実施形態の半導体装置１００では、コンタクト１１７は電極として機能し、１つの抵抗変化素子は、１つの抵抗変化層１１９、１つの下部電極１１８a、および１つの第（ｎ＋１）のコンタクト１１７からなることが特徴である。即ち、隣接する抵抗変化素子においては、抵抗変化層１１９を共有していない構造である。
【００５５】
以上の抵抗変化素子の平面構成から理解できるとおり、複数の抵抗変化素子のそれぞれは、他の抵抗変化素子との間で抵抗変化層を共有せずに、第１の端子、抵抗変化層及び第２の端子をそれぞれ有している。よって、本実施形態の抵抗変化素子は、他の隣接する抵抗変化素子の書き込みなどの影響を受けることなく、安定的に各抵抗変化素子を動作させることができ、これにより、ヒューズ素子として有効に機能する。
【００５６】
図２（ａ）から（ｄ）及び図３（ａ）、（ｂ）は本実施の形態１の半導体装置１００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態１の半導体装置１００の要部の製造方法について説明する。
【００５７】
図２及び図３に示すように本実施の形態１の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１６、１１７を形成する工程と、下部電極１１８ａを形成する工程と、抵抗変化層１１９を形成する工程と、保護膜１２０を形成する工程と、パッド開口部１２１を形成する工程とを備えている。
【００５８】
図２（ａ）に示すように最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
次に、図２（ｂ）に示すように第（ｎ＋１）のコンタクト１１６、１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６、１１７を形成する。コンタクトはタングステンを主成分として充填材で埋め込まれている。
【００５９】
次に、図２（ｃ）に示すように、抵抗変化素子の下部電極１１８ａを形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で第（ｎ＋１）のコンタクト１１６を被覆するように所望のマスクでパターニングして、抵抗変化素子の下部電極１１８ａを形成する。ここでは、下部電極１１８ａの材料として上層が白金、下層が窒化チタンして形成した。白金は安定した抵抗変化特性を得るため、窒化チタンは層間絶縁層との密着性を向上するためである。
【００６０】
次に、図２（ｄ）に示すように、抵抗変化層１１９を形成する工程において、下部電極１１８a及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして抵抗変化層１１９を形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。以上の構成により、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６と下部電極１１８aが、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
【００６１】
次に、図３（ａ）に示すように、保護膜１２０を形成する工程において、抵抗変化層１１９を含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成する。例えば窒化シリコンに代表されるように耐湿性の高い保護膜を用いれば、その４００℃以下の成膜温度で数分以下の成膜時間という極めて短いサーマルバジェットに抑制することができる。
【００６２】
そして、図３（ｂ）に示すように、パッド開口部１２１を形成する工程において、保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【００６３】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【００６４】
（実施の形態２）
図４は、本発明の実施の形態２にかかる半導体装置２００の構成例を示す断面図である。
【００６５】
図４に示すように本実施の形態２の半導体装置２００は、最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、抵抗変化素子の下部電極１１８ｂ、第（ｎ＋１）のコンタクト１１７が形成されている。抵抗変化層１１９は下部電極１１８ｂ及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、下部電極１１８ｂが、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【００６６】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００６７】
更に、半導体装置２００においては、半導体装置１００に比べて、抵抗変化層を凹凸のない平坦面に形成することができ、膜厚ばらつきを抑制し、安定した抵抗変化特性を有するというメリットがある。
【００６８】
図５（ａ）から（ｄ）及び図６（ａ）、（ｂ）は本実施の形態２の半導体装置２００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態２の半導体装置２００の要部の製造方法について説明する。
【００６９】
図５及び図６に示すように本実施の形態２の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１７を形成する工程と、下部電極１１８ｂを形成する工程と、抵抗変化層１１９を形成する工程と、保護膜１２０を形成する工程と、パッド開口部１２１を形成する工程とを備えている。
【００７０】
図５（ａ）に示すように最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
次に、図５（ｂ）に示すように第（ｎ＋１）のコンタクト１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１７を形成する。このコンタクト１１７はタングステンを主成分として充填材で埋め込まれている。
【００７１】
次に、図５（ｃ）に示すように、下部電極１１８ｂを形成する工程において、再び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、開口部を形成した後に、白金メッキでこの開口を埋め込み下部電極１１８ｂを形成する。ここでは、下部電極１１８ｂを埋めるための開口と第（ｎ＋１）のコンタクト１１７の開口を異なるマスクを用いて形成したが、同一の材料で埋め込む場合、あるいは開口ごとに充填材を選択成長させる場合などは同一のマスクを用いてもかまわない。マスク枚数を減少させ、プロセスコストを減少できるというメリットがある。
【００７２】
次に、図５（ｄ）に示すように、抵抗変化層１１９を形成する工程において、下部電極１１８ｂ及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして抵抗変化層１１９を形成する。半導体装置１００に比べて、下地の凹凸がないので、スパッタ法やＣＶＤ法はもちろん、スピン塗布法での形成も可能である。以上の構成により、第１の端子の機能は、下部電極１１８ｂが、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
【００７３】
次に、図６（ａ）に示すように、保護膜１２０を形成する工程において、抵抗変化層１１９を含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成する。
【００７４】
そして、図６（ｂ）に示すように、パッド開口部１２１を形成する工程において、保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【００７５】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、ポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【００７６】
（実施の形態３）
図７は、本発明の実施の形態３にかかる半導体装置３００の構成例を示す断面図である。
【００７７】
図７に示すように本実施の形態３の半導体装置３００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。この最上層配線１１４の一部と接続するように、抵抗変化素子の下部電極１１８ｃが形成されている。抵抗変化層１１９は下部電極１１８ｃ及び最上層配線の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、下部電極１１８ｃが、第２の端子の機能は、これと異電位にある最上層配線１１４が有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【００７８】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、ポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００７９】
更に、半導体装置３００においては、半導体装置１００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。
【００８０】
図８（ａ）から（ｅ）は本実施の形態３の半導体装置３００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態３の半導体装置３００の要部の製造方法について説明する。
【００８１】
図８に示すように本実施の形態３の製造方法は、最上層配線１１４を形成するための配線溝１２４を形成する工程と、最上層配線１１４を形成する工程と、下部電極１１８ｃを形成する工程と、抵抗変化層１１９を形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
【００８２】
図８（ａ）に示すように、最上層配線１１４を形成するための配線溝１２４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて最上層配線１１４を形成するための配線溝１２４を形成する。
【００８３】
次に、図８（ｂ）に示すように最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【００８４】
次に、図８（ｃ）に示すように、下部電極１１８ａを形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で最上層配線１１４の一部と接続するように、所望のマスクでパターニングして抵抗変化素子の下部電極１１８ｃを形成する。ここでは、下部電極１１８ｃの材料として上層が白金、下層が窒化チタンして形成した。白金は安定した抵抗変化特性を得るため、窒化チタンは層間絶縁層との密着性を向上するためである。
【００８５】
次に、図８（ｄ）に示すように、抵抗変化層１１９を形成する工程において、下部電極１１８ｃ及びこれとは異電位にある最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして抵抗変化層１１９を形成する。以上の構成により、第１の端子の機能は、下部電極１１８ｃが、第２の端子の機能は、これとは異電位にある最上層配線１１４が有することになる。
【００８６】
次に、図８（ｅ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、抵抗変化層１１９を含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【００８７】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【００８８】
（実施の形態４）
図９は、本発明の実施の形態４にかかる半導体装置４００の構成例を示す断面図である。
【００８９】
図９に示すように本実施の形態４の半導体装置４００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。更にこの配線溝の中に抵抗変化素子の下部電極１１８ｄも埋め込まれている。抵抗変化層１１９は下部電極１１８ｄ及び最上層配線の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、下部電極１１８ｄが、第２の端子の機能は、これと異電位にある最上層配線１１４が有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【００９０】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【００９１】
更に、半導体装置４００においては、半導体装置１００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。また、抵抗変化層を凹凸のない平坦面に形成することができ、膜厚ばらつきを抑制し、安定した抵抗変化特性を有するというメリットもある。
【００９２】
図１０（ａ）から（ｅ）は本実施の形態４の半導体装置４００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態４の半導体装置４００の要部の製造方法について説明する。
【００９３】
図１０に示すように本実施の形態４の製造方法は、最上層配線１１４を形成する工程と、下部電極１１８ｄを形成するための配線溝１２５を形成する工程、下部電極１１８ｄを形成する工程と、抵抗変化層１１９を形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。なお、最上層配線１１４を形成するための配線溝１２４を形成する工程は図８（ａ）で説明したので省略した。
【００９４】
図１０（ａ）に示すように、最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【００９５】
次に、図１０（ｂ）に示すように、下部電極１１８ｄを形成するための配線溝１２５を形成する工程において、既に最上層配線１１４が埋め込み形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて下部電極１１８ｄを形成するための配線溝１２５を形成する。
【００９６】
次に、図１０（ｃ）に示すように、下部電極１１８ｄを形成する工程において、配線溝を導電材料で埋め込み下部電極１１８ｄを形成する。ここでは、タンタルをバリア層、配線の主成分として白金を用いたダマシンプロセスを採用した。ここでは、下部電極１１８ｄを埋めるための配線溝１２５と最上層配線１１４を埋めるための配線溝１２４の開口を異なるマスクを用いて形成したが、同一の材料で埋め込む場合、あるいは開口ごとに充填材を選択成長させる場合などは同一のマスクを用いてもかまわない。マスク枚数を減少させ、プロセスコストを減少できるというメリットがある。
【００９７】
次に、図１０（ｄ）に示すように、抵抗変化層１１９を形成する工程において、下部電極１１８ｄ及びこれとは異電位にある最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして抵抗変化層１１９を形成する。以上の構成により、第１の端子の機能は、下部電極１１８ｄが、第２の端子の機能は、これとは異電位にある最上層配線１１４が有することになる。
【００９８】
次に、図１０（ｅ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、抵抗変化層１１９を含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【００９９】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【０１００】
（実施の形態５）
図１１は、本発明の実施の形態５にかかる半導体装置５００の構成例を示した断面図である。
【０１０１】
図１１に示すように本実施の形態５の半導体装置５００は、最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６，１１７が形成されている。
【０１０２】
抵抗変化素子の抵抗変化層１１９は第（ｎ＋１）のコンタクト１１６を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。更に、上部電極１２２ａが抵抗変化層１１９及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６と、第２の端子の機能は、上部電極１２２ａ、第（ｎ＋１）のコンタクト１１７が有することになる。
【０１０３】
抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。更に、外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。
【０１０４】
なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１０５】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１０６】
また、本実施形態では、第（ｎ＋１）のコンタクト１１６，１１７にはタングステンを主成分とする充填材料、上部電極１２２ａは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
【０１０７】
これにより、第１の端子はタングステンにより構成され、抵抗変化層１１９に接する部分の第２の端子が白金により構成され、両者の端子材料が異なっている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
【０１０８】
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ａと接触する抵抗変化層１１９の上面及び側面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【０１０９】
図１２（ａ）から（ｄ）及び図１３（ａ）、（ｂ）は本実施の形態５の半導体装置５００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態５の半導体装置５００の要部の製造方法について説明する。
【０１１０】
図１２及び図１３に示すように本実施の形態５の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１６、１１７を形成する工程と、抵抗変化層１１９を形成する工程と、上部電極１２２ａを形成する工程と、保護膜１２０を形成する工程と、パッド開口部１２１を形成する工程とを備えている。
【０１１１】
図１２（ａ）に示すように最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
【０１１２】
次に、図１２（ｂ）に示すように第（ｎ＋１）のコンタクト１１６、１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６、１１７を形成する。コンタクトはタングステンを主成分として充填材で埋め込まれている。
【０１１３】
次に、図１２（ｃ）に示すように、抵抗変化素子の抵抗変化層１１９を形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で第（ｎ＋１）のコンタクト１１６を被覆するように所望のマスクでパターニングして、抵抗変化素子の抵抗変化層１１９を形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。
【０１１４】
次に、図１２（ｄ）に示すように、上部電極１２２ａを形成する工程において、抵抗変化層１１９及び第（ｎ＋１）のコンタクト１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして上部電極１２２ａを形成する。ここでは、上部電極１２２ａの材料として下層が白金、上層が窒化チタンして形成した。白金は安定した抵抗変化特性を得るため、窒化チタンは保護膜との密着性を向上するためである。以上の構成により、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６が、第２の端子の機能は、上部電極１２２ａと第（ｎ＋１）のコンタクト１１７が有することになる。
【０１１５】
次に、図１３（ａ）に示すように、保護膜１２０を形成する工程において、上部電極１２２ａを含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成する。
【０１１６】
そして、図１３（ｂ）に示すように、パッド開口部１２１を形成する工程において、保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１１７】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【０１１８】
（実施の形態６）
図１４は、本発明の実施の形態６にかかる半導体装置６００の構成例を示した断面図である。
【０１１９】
図１４に示すように本実施の形態６の半導体装置６００は、最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６，１１７が形成されている。
【０１２０】
抵抗変化素子の抵抗変化層１１９は第（ｎ＋１）のコンタクト１１６，１１７を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。更に、上部電極１２２ｂが抵抗変化層１１９を被覆して形成されている。ここでは、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６および上部電極１２２ｂが有し、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
【０１２１】
抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。更に、外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。
【０１２２】
なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１２３】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１２４】
また、本実施形態では、第（ｎ＋１）のコンタクト１１６，１１７にはタングステンを主成分とする充填材料、上部電極１２２ｂは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
【０１２５】
これにより、抵抗変化層１１９に接する部分の第１の端子はタングステンおよび白金により構成され、第２の端子が、第１の端子の端子材料である白金とは異なる材料（具体的にタングステン）により構成されている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ｂと接触する抵抗変化層１１９の上面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【０１２６】
また、本実施形態とは反対には、第（ｎ＋１）のコンタクト１１６，１１７には白金を主成分とする充填材料、上部電極１２２ｂはタングステンを用い、抵抗変化層１１９にはタンタル酸化物を用いることができる。
【０１２７】
このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（第１の端子あるいは第２の端子側）で抵抗変化させることができる。上部電極１２２ｂは第１の端子と第２の端子を接続する配線抵抗を低下させる裏打ちの機能を果たす。
【０１２８】
また、この場合には、抵抗変化層１１９の下層側の部分（第（ｎ＋１）のコンタクト１１６，１１７と接触する抵抗変化層１１９の下面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とすることになる。
【０１２９】
図１５（ａ）から（ｄ）は本実施の形態６の半導体装置６００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態６の半導体装置６００の要部の製造方法について説明する。
【０１３０】
図１５に示すように本実施の形態６の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１６、１１７を形成する工程と、抵抗変化層１１９及び上部電極１２２ｂを形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
【０１３１】
図１５（ａ）に示すように、最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
【０１３２】
次に、図１５（ｂ）に示すように第（ｎ＋１）のコンタクト１１６、１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６、１１７を形成する。コンタクトは白金を主成分として充填材で埋め込まれている。
【０１３３】
次に、図１５（ｃ）に示すように、抵抗変化素子の抵抗変化層１１９及び上部電極１２２ｂを形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で第（ｎ＋１）のコンタクト１１６，１１７を被覆するように所望のマスクでパターニングして、抵抗変化素子の抵抗変化層１１９及び上部電極１２２ｂを形成する。ここでは、抵抗変化層１１９にタンタル酸化物、上部電極１２２ｂにタングステンを用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。以上の構成により、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６が、第２の端子の機能は、第（ｎ＋１）のコンタクト１１７が有することになる。
【０１３４】
そして、図１５（ｄ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、抵抗変化素子を含み全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１３５】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【０１３６】
（実施の形態７）
図１６は、本発明の実施の形態７にかかる半導体装置７００の構成例を示した断面図である。
【０１３７】
図１６に示すように本実施の形態６の半導体装置７００は、最上層配線１１４上には、第（ｎ＋１）の層間絶縁層１１５が形成され、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６，１１７が形成されている。
【０１３８】
抵抗変化素子の抵抗変化層１１９は第（ｎ＋１）のコンタクト１１６を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。更に、上部電極１２２ｃが抵抗変化層１１９を被覆して形成されている。上部電極１２２ｃは抵抗変化層の開口部１２３を介して、第（ｎ＋１）のコンタクト１１７と接続されている。ここでは、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６と、第２の端子の機能は、上部電極１２２ｃと第（ｎ＋１）のコンタクト１１７が有することになる。
【０１３９】
抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。更に、外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように形成されている。
【０１４０】
なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１４１】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１４２】
また、本実施形態では、第（ｎ＋１）のコンタクト１１６，１１７にはタングステンを主成分とする充填材料、上部電極１２２ｃは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
【０１４３】
これにより、第１の端子はタングステンにより構成され、抵抗変化層１１９に接する部分の第２の端子が白金により構成され、両者の端子材料が異なっている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
【０１４４】
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ｃと接触する抵抗変化層１１９の上面及び側面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【０１４５】
図１７（ａ）から（ｄ）、図１８（ａ）及び（ｂ）は本実施の形態７の半導体装置７００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態７の半導体装置７００の要部の製造方法について説明する。
【０１４６】
図１７及び図１８に示すように本実施の形態７の製造方法は、最上層配線１１４を形成する工程と、第（ｎ＋１）のコンタクト１１６、１１７を形成する工程と、抵抗変化層１１９に開口部１２３を形成する工程、抵抗変化層１１９と上部電極１２２ｃを形成する工程と、保護膜１２０を形成する工程と、パッド開口部１２１を形成する工程とを備えている。
【０１４７】
図１７（ａ）に示すように、最上層配線１１４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に所望のマスクを用いて最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。
【０１４８】
次に、図１７（ｂ）に示すように第（ｎ＋１）のコンタクト１１６、１１７を形成する工程において、最上層配線１１４を被覆して全面に第（ｎ＋１）の層間絶縁層１１５を形成した後に、この第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４と接続するように、第（ｎ＋１）のコンタクト１１６、１１７を形成する。コンタクトはタングステンを主成分として充填材で埋め込まれている。
【０１４９】
次に、図１７（ｃ）に示すように、抵抗変化層１１９に開口部１２３を形成する工程において、第（ｎ＋１）の層間絶縁層１１５上全面に抵抗変化層を形成した後に、第（ｎ＋１）のコンタクト１１７に接続するための開口部１２３を所望のマスクでパターニングして形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。
【０１５０】
次に、図１７（ｄ）に示すように、抵抗変化層１１９と上部電極１２２ｃを形成する工程において、抵抗変化層上全面に上部電極を形成した後に、第（ｎ＋１）のコンタクト１１６及びに抵抗変化層の開口部１２３が被覆されるように所望のマスクで、抵抗変化層１１９と上部電極１２２ｃを同時にパターニングして形成する。ここでは、上部電極１２２ｃに白金を用いた。以上の構成により、第１の端子の機能は、第（ｎ＋１）のコンタクト１１６が、第２の端子の機能は、上部電極１２２ｃと第（ｎ＋１）のコンタクト１１７が有することになる。
【０１５１】
次に、図１８（ａ）に示すように、保護膜１２０を形成する工程において、上部電極１２２ｃを含み全面を被覆して保護膜１２０を形成する。
【０１５２】
そして、図１８（ｂ）に示すように、パッド開口部１２１を形成する工程において、保護膜１２０及び第（ｎ＋１）の層間絶縁層１１５を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１５３】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【０１５４】
（実施の形態８）
図１９は、本発明の実施の形態８にかかる半導体装置８００の構成例を示した断面図である。
【０１５５】
図１９に示すように本実施の形態８の半導体装置８００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。この最上層配線１１４の一部と接続するように、抵抗変化素子の抵抗変化層１１９が形成されている。上部電極１２２ｄは抵抗変化層１１９及び最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、最上層配線１１４の一部が、第２の端子の機能は、これと異電位にある最上層配線１１４と上部電極１２２ｄとが有することになる。上部電極１２２ｄを含む全面を被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１５６】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１５７】
更に、半導体装置８００においては、半導体装置５００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。
【０１５８】
図２０（ａ）から（ｅ）は本実施の形態８の半導体装置８００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態８の半導体装置８００の要部の製造方法について説明する。
【０１５９】
図２０に示すように本実施の形態８の製造方法は、最上層配線１１４を形成するための配線溝１２４を形成する工程と、最上層配線１１４を形成する工程と、抵抗変化層１１９を形成する工程と、上部電極１２２ｄを形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
【０１６０】
図２０（ａ）に示すように、最上層配線１１４を形成するための配線溝１２４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて最上層配線１１４を形成するための配線溝１２４を形成する。
【０１６１】
次に、図２０（ｂ）に示すように、最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【０１６２】
次に、図２０（ｃ）に示すように、抵抗変化層１１９を形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で最上層配線１１４の一部と接続するように、所望のマスクでパターニングして抵抗変化素子の抵抗変化層１１９を形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。
【０１６３】
次に、図２０（ｄ）に示すように、上部電極１２２ｄを形成する工程において、抵抗変化層１１９及び最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に所望のマスクでパターニングして上部電極１２２ｄを形成する。ここでは、上部電極１２２ｄの材料として下層が白金、上層が窒化チタンして形成した。白金は安定した抵抗変化特性を得るため、窒化チタンは保護膜との密着性を向上するためである。以上の構成により、第１の端子の機能は、最上層配線１１４が、第２の端子の機能は、これとは異電位にある最上層配線１１４と上部電極１２２ｄが有することになる。
【０１６４】
そして、図２０（ｅ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、上部電極１２２ｄを含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１６５】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【０１６６】
（実施の形態９）
図２１は、本発明の実施の形態９にかかる半導体装置９００の構成例を示す断面図である。
【０１６７】
図２１に示すように本実施の形態９の半導体装置９００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。抵抗変化層１１９及び上部電極１２２ｅは最上層配線１１４を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。ここでは、第１の端子の機能は、最上層配線１１４の一部が、第２の端子の機能は、これと異電位にある最上層配線１１４および上部電極１２２ｅが有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１６８】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１６９】
更に、半導体装置９００においては、半導体装置６００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。また、抵抗変化層を凹凸のない平坦面に形成することができ、膜厚ばらつきを抑制し、安定した抵抗変化特性を有するというメリットもある。
【０１７０】
また、本実施形態では、最上層配線１１４には銅を主成分とする充填材料、上部電極１２２ｅは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
これにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
【０１７１】
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ｅと接触する抵抗変化層１１９の上面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【０１７２】
また、本実施形態とは反対には、最上層配線には白金を主成分とする充填材料、上部電極１２２ｅはタングステンを用いることができる。
【０１７３】
このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（第１の端子あるいは第２の端子側）で抵抗変化させることができる。上部電極１２２ｅは第１の端子と第２の端子を接続する配線抵抗を低下させる裏打ちの機能を果たす。
【０１７４】
また、この場合には、抵抗変化層１１９の下層側の部分（最上層配線１１４と接触する抵抗変化層１１９の下面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とすることになる。
【０１７５】
図２２（ａ）から（ｄ）は本実施の形態９の半導体装置９００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態９の半導体装置９００の要部の製造方法について説明する。
【０１７６】
図２２に示すように本実施の形態９の製造方法は、最上層配線１１４を形成するための配線溝１２４を形成する工程と、最上層配線１１４を形成する工程と、抵抗変化層１１９及び上部電極１２２ｅを形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
【０１７７】
図２２（ａ）に示すように、最上層配線１１４を形成するための配線溝１２４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて最上層配線１１４を形成するための配線溝１２４を形成する。
【０１７８】
次に、図２２（ｂ）に示すように最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【０１７９】
次に、図２２（ｃ）に示すように、抵抗変化素子の抵抗変化層１１９及び上部電極１２２ｅを形成する工程において、第（ｎ＋１）の層間絶縁層１１５上で最上層配線１１４の一部を被覆するように所望のマスクでパターニングして、抵抗変化素子の抵抗変化層１１９及び上部電極１２２ｅを形成する。ここでは、抵抗変化層１１９にタンタル酸化物、上部電極１２２ｅに白金を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。以上の構成により、第１の端子の機能は、最上層配線１１４が、第２の端子の機能も、これと異電位にある最上層配線１１４が有することになる。
【０１８０】
そして、図２２（ｄ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、上部電極１２２ｅを含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１８１】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【０１８２】
（実施の形態１０）
図２３は、本発明の実施の形態１０にかかる半導体装置１０００の構成例を示す断面図である。
【０１８３】
図２３に示すように本実施の形態１０の半導体装置１０００は、最上層配線１１４の配線間には、第（ｎ＋１）の層間絶縁層１１５が形成され、最上層配線１１４と第（ｎ＋１）の層間絶縁層１１５の半導体基板１０１からの高さはほぼ等しく、両者で平坦面を形成している。抵抗変化素子の抵抗変化層１１９は最上層配線１１４の一部を被覆して、第（ｎ＋１）の層間絶縁層１１５上に形成されている。更に、上部電極１２２ｆが抵抗変化層１１９を被覆して形成されている。上部電極１２２ｆは抵抗変化層の開口部１２３を介して、最上層配線１１４の一部と接続されている。ここでは、第１の端子の機能は、最上層配線１１４が、第２の端子の機能は、これと異電位にある最上層配線１１４と上部電極１２２ｆが有することになる。抵抗変化素子を含む全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０のみが形成されている。外部のデバイスと電気信号を授受するためのパッド開口部１２１が保護膜１２０を貫通して最上層配線１１４に接続するように形成されている。なお、最上層配線１１４以下の構造については、半導体装置１００と同様であるので、説明は省略する。
【０１８４】
このような構成とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を実現することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する。
【０１８５】
更に、半導体装置１０００においては、半導体装置７００に比べて、マスク枚数を１枚減少して、既存ＬＳＩに最低でも２枚の追加で抵抗変化素子を組み込むことが可能になり、プロセスコストを減少させるというメリットがある。
【０１８６】
また、本実施形態では、最上層配線には銅を主成分とする充填材料、上部電極１２２ｆは白金を用い、抵抗変化層１１９にはタンタル酸化物を用いた。
【０１８７】
これにより、第１の端子は銅により構成され、抵抗変化層１１９に接する部分の第２の端子が白金により構成され、両者の端子材料が異なっている。このような構成とすることにより、酸化・還元の標準電極電位が相対的に大きい白金側（上部電極側）で抵抗変化させることができる。
【０１８８】
また、抵抗変化層１１９は、遷移金属（ここでは、タンタル）の酸化物から構成され、異なる酸素濃度からなる層を少なくとも２層を有する。具体的には、上層側の部分（上部電極１２２ｆと接触する抵抗変化層１１９の上面及び側面に対応する部分）を、酸素濃度が高い遷移金属酸化物層とした。このような構成とすることにより、酸素の拡散終了後に、電圧を印加することにより、酸素を片側の端子に集中させる工程（フォーミング）が不要になり、高いフォーミング電圧を必要とすることなく、フォーミングレス、更に低電圧で動作することができる。
【０１８９】
図２４（ａ）から（ｅ）は本実施の形態１０の半導体装置１０００の最上層配線１１４以降の要部の製造方法を示す断面図である。トランジスタ及び下層配線の工程については省略している。これらを用いて、本実施の形態１０の半導体装置１０００の要部の製造方法について説明する。
【０１９０】
図２４に示すように本実施の形態１０の製造方法は、最上層配線１１４を形成するための配線溝１２４を形成する工程と、最上層配線１１４を形成する工程と、抵抗変化層１１９に開口部１２３を形成する工程、抵抗変化層１１９と上部電極１２２ｆを形成する工程と、保護膜１２０及びパッド開口部１２１を形成する工程とを備えている。
図２４（ａ）に示すように、最上層配線１１４を形成するための配線溝１２４を形成する工程において、トランジスタや下層配線を被覆した第ｎの層間絶縁層１１２上に形成された第（ｎ＋１）の層間絶縁層１１５中に所望のマスクを用いて最上層配線１１４を形成するための配線溝１２４を形成する。
【０１９１】
次に、図２４（ｂ）に示すように最上層配線１１４を形成する工程において、配線溝を導電材料で埋め込み最上層配線１１４を形成する。この場合に外部デバイスと信号の授受を行うパッドメタルも同時に形成する。ここでは、タンタルをバリア層、配線の主成分として銅を用いたダマシンプロセスを採用した。
【０１９２】
次に、図２４（ｃ）に示すように、抵抗変化層１１９に開口部１２３を形成する工程において、第（ｎ＋１）の層間絶縁層１１５上全面に抵抗変化層を形成した後に、最上層配線１１４の一部に接続するための開口部１２３を所望のマスクでパターニングして形成する。ここでは、抵抗変化層１１９にタンタル酸化物を用いた。動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現できるからである。
【０１９３】
次に、図２４（ｄ）に示すように、抵抗変化層１１９と上部電極１２２ｆを形成する工程において、抵抗変化層上全面に上部電極を形成した後に、最上層配線１１４の一部及びに抵抗変化層の開口部１２３が被覆されるように所望のマスクで、抵抗変化層１１９と上部電極１２２ｆを同時にパターニングして形成する。ここでは、上部電極１２２ｆに白金を用いた。以上の構成により、第１の端子の機能は、最上層配線１１４が、第２の端子の機能は、これと異電位な最上層配線１１４と上部電極１２２ｆが有することになる。
【０１９４】
そして、図２４（ｄ）に示すように、保護膜１２０及びパッド開口部１２１を形成する工程において、上部電極１２２ｆを含み抵抗変化素子の全面（特に抵抗変化素子の上面）を直接に被覆して保護膜１２０を形成した後に、保護膜１２０を貫通して最上層配線１１４に接続するように、所望のマスクをパターニングして、外部のデバイスと電気信号を授受するためのパッド開口部１２１を形成する。
【０１９５】
このような方法とすることにより、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出すことにより、配線工程などのポストプロセスの影響を受けずに安定に抵抗変化メモリを搭載した半導体装置を製造することができる。また、抵抗変化素子の上面は耐湿性の高い保護膜で完全に被覆されるので、外部環境の影響を受けることなく、安定した抵抗変化特性、信頼性を有する半導体装置を製造することができる。
【０１９６】
（実施の形態１の素子特性）
図２５は、本発明の実施の形態１の抵抗変化層１１９に使用しているタンタル酸化物を、電極で挟んだ構造の素子の抵抗変化を示す一例で、電圧−電流のヒステリシス特性のグラフである。図１に示す実施の形態１の構造においては、横軸はコンタクト１１６とコンタクト１１７の間の電圧に、縦軸は抵抗変化層１１９に流れる電流値に対応する。電極間に正電圧を印加していくと、電流はほぼ電圧に比例して増加し、Ａ点で示す正電圧を超えると急激に電流は減少する。すなわち低抵抗状態から高抵抗状態へ変化（高抵抗化）している様子を示している。一方、高抵抗状態において、負電圧を印加していくと、Ｂ点で示す負電圧を超えると急激に電流は増加する。すなわち高抵抗状態から低抵抗状態へ変化（低抵抗化）している様子を示している。
【０１９７】
図２６は、本発明の実施の形態１の抵抗変化層１１９に使用されているタンタル酸化物の抵抗変化を示すもう一つの例で、正負交互に１００ｎｓの電圧パルスを印加したときの、抵抗値の変化を示したものである。すなわち、図２５の場合と同様に、電極間に負の電圧を印加すると抵抗値が減少して１．０×１０３Ωの低抵抗値Ｒａを示し、反対に正の電圧を印加すると抵抗値が増加して１．２×１０５Ωの高抵抗値Ｒｂを示す。この２つの異なる抵抗値ＲａまたはＲｂのうち、どちらか一方を情報「０」とし、もう一方を情報「１」とすると、抵抗値がどちらであるかで異なる情報「０」または情報「１」を記録することができる。本応用例では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図２６に示すように、記録情報に応じて正または負のパルスを加えることで、抵抗変化層１１９の抵抗値、すなわち情報を可逆的に不揮発性の情報として書き換えることができる。
【０１９８】
ここで、本発明に使用している抵抗変化材料とその特性について、本発明者達が見出した特徴を簡単に説明しておく。
【０１９９】
タンタル（Ｔａ）やハフニウム（Ｈｆ）などの遷移金属の酸化物は、酸素不足状態の組成の場合、その両側をそれとは異なる金属の電極で接続し電気的な信号を印加することで、抵抗変化が生じる。特にその抵抗変化特性は、電極間に双方向的な極性の印加電圧によって、高抵抗状態と低抵抗状態が切り換わる所謂バイポーラー型の特性を示す。
【０２００】
さらには、所定の遷移金属の酸化物に対し、抵抗変化が起こり易い電極材料と起こり難いと電極材料の組合せが存在し、それは、酸化の難易度を示す指標である標準電極電位と深く関係している。例えばタンタルに比べ標準電極電位が高く酸化がされ難い白金電極との組合せは、抵抗変化が起こり易く、それより低いタングステンとの組合せでは抵抗変化は起こり難い。
【０２０１】
これは、正電圧を印加した側の電極方向に遷移金属の酸化物中の酸素イオンが移動・滞留することで、その電極近傍の遷移金属はより酸化反応が進行し高抵抗状態に変化し、逆方向の電圧印加で酸素が離脱し還元反応が進行し低抵抗状態に変化するメカニズムに基づいており、従って酸素イオンと反応しにくい電極材料が安定な抵抗変化特性には有効であることを見出している。
【０２０２】
このことを、図１に示す実施の形態１の構造の半導体装置に当てはめて考えると、白金で形成された下部電極１１８ａと接する側の抵抗変化層１１９で抵抗変化現象は安定に生じ、タングステンを主成分とする充填材料で構成されたコンタクト１１７と接する側では抵抗変化現象は生じない。すなわち、コンタクト１１７を基準にコンタクト１１６に正電圧を印加していくと、図２５に示すA点の電圧を超えた電圧が印加されたとき高抵抗に変化し、逆に反対方向の電圧印加によって、閾値電圧であるB点の電圧を超えた電圧が印加されたときより低抵抗に変化する動作になることがわかる。
【０２０３】
（応用例）
以下に、実施の形態１の半導体装置を適用した幾つかの応用例を説明する。但し、実施の形態２〜１０の何れの構造においても、抵抗変化層の端子の一方が、白金等の標準電極電位の高い電極材料で構成され、他方がより低い電極材料で構成されているので、何れにも、以下の応用例の半導体装置として用いることができる。
【０２０４】
（実施の形態１の応用例１）
第１の応用例は、一つの半導体装置において、その内部の不良ビットの救済や、電圧レベルなどの調整用途に用いる例であり、従来はレーザートリミングや電気ヒューズ手段が知られている。
【０２０５】
図２７は、実施の形態１の半導体装置を、プログラム機能を有するＬＳＩに応用したときのブロック図で、所定の演算を実行する論理回路を備えるものである。    
【０２０６】
図２７に示すように、本応用例の半導体装置４００（ヒューズ回路）は、単一の半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７（半導体メモリ）と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。つまり、本応用例の半導体チップでは、後述のとおり、実施の形態１の半導体装置が、半導体メモリの不良ビットの救済に用いるヒューズ回路に組み込まれている。
【０２０７】
図２８は、図２７の救済アドレス格納レジスタ４０８の構成を示す回路図である。本応用例の半導体装置４００では、簡単のため４ビットの情報をプログラムする構成で説明するが、これに限定されるものではない。Ｆ１１９ａ、Ｆ１１９ｂ、Ｆ１１９ｃ、Ｆ１１９ｄはプログラム素子で、各々図１に示す本発明の実施の形態１にかかる半導体装置１００の抵抗変化層１１９に対応する。また、斜線入りの円で示す部分が白金で形成された下部電極１１８ａの側であることを示している。また、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄの一方の接点Ｆ１１６ａ〜Ｆ１１６ｄは、図１に示す半導体装置１００のコンタクト１１６の箇所に対応し、もう一方の接点Ｆ１１７ａ〜Ｆ１１７ｄは、同様に図１に示す半導体装置１００のコンタクト１１７の箇所に対応している。そして接点Ｆ１１６ａ〜Ｆ１１６ｄは、第１の共通信号線であるBUS__Ｔにともに接続されている。
【０２０８】
４０９はプログラム素子Ｆ１１９ａ、Ｆ１１９ｂ、Ｆ１１９ｃ、Ｆ１１９ｄの何れかを選択するプログラム素子選択回路、４１０はこれらへの書き込み回路、４１１はこれらに記録された情報の読出し回路である。４１２は制御回路で、半導体装置４００のＢＩＳＴ回路４０６より出力される書き込みイネーブル信号ＷＥと、書き込みデータ信号ＷＤ、および、半導体装置４００全体の動作に係わるリセット信号ＲＥＳＥＴ、およびクロック（図示せず）を入力とし、プログラム素子選択回路４０９と、書き込み回路４１０と、読出し回路４１１の制御信号を出力する。
【０２０９】
プログラム素子選択回路４０９は、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４より構成され、その各々のソースまたはドレインの一方が、接点Ｆ１１７ａ〜Ｆ１１７ｄに繋がる側に接続され、その各々のソースまたはドレインの他方が、第２の共通信号線であるBUS__Bに接続される。また各々のゲートには、制御回路４１２の出力信号である選択信号Ｇａ〜Ｇｄが接続されている。
【０２１０】
書き込み回路４１０は、ソースを電源ＶＤＤに、ドレインを第２の共通信号線ＢＵＳ＿Ｂに、ゲートを制御回路４１２の出力信号である低抵抗化指示信号ＮＬＲ＿Ｗが接続されたＰ型ＭＯＳトランジスタＭＰ１と、ソースをグランドレベルであるＶＳＳに、ドレインを第１の共通信号線であるＢＵＳ＿Ｔに、ゲートに制御回路４１２の出力信号であるもう一つの低抵抗化指示信号ＬＲ＿Ｗが接続されたＮ型ＭＯＳトランジスタＭＮ６で、低抵抗化用の書き込み回路を構成している。
【０２１１】
また、ソースを電源ＶＤＤに、ドレインを第１の共通信号線ＢＵＳ＿Ｔに、ゲートを制御回路４１２の出力信号である高抵抗化指示信号ＮＨＲ＿Ｗが接続されたＰ型ＭＯＳトランジスタＭＰ２と、ソースをグランドレベルであるＶＳＳに、ドレインを第２の共通信号線であるＢＵＳ＿Ｂに、ゲートに制御回路４１２の出力信号であるもう一つの高抵抗化指示信号ＨＲ＿Ｗが接続されたＮ型ＭＯＳトランジスタＭＮ５で、高抵抗化用の書き込み回路を構成している。
【０２１２】
読出し回路４１１は、第１の共通信号線BUS_Tをドレインに、ソースをグランドレベルであるVSSに、ゲートには制御回路４１２の出力で読出し指示信号であるRGNDが接続されたN型MOSトランジスタMN7と、ソースを第２の共通信号線ＢＵＳ＿ＢにドレインをノードSOUTとしゲートには制御回路４１２の出力である電圧クランプ信号ＶＣＬＭＰを接続したＮ型ＭＯＳトランジスタＭＮ８と、ソースを電源ＶＤＤにドレインをノードSOUTとしゲートには制御回路４１２の出力で負荷指示信号であるＮ＿ＬＤを接続した負荷電流供給用Ｐ型ＭＯＳトランジスタＭＰ３と、このノードSOUTを入力とし所定タイミングでＳＯＵＴのデータをラッチするラッチ回路４１２で構成され、読出し結果を出力信号RDとして出力する。
【０２１３】
なお、読出し動作時、電圧クランプ信号VCLMPは、所定電圧VCに設定された定電圧の信号で、この電圧VCからN型MOSトランジスタMN8の閾値電圧VTを減じた電圧以下に、概ね第２の共通信号線ＢＵＳ＿Ｂの電圧はクランプされ、従って、読出し時にプログラム素子Ｆ１１９ａ〜Ｆ１１９ｄに印加される電圧を抑制することでプログラム素子のディスターブを防ぐ働きをしている。また、負荷電流供給用ＰＭＯＳトランジスタＭＰ３は、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄが高抵抗状態に設定されたときと、低抵抗状態に設定されたときのほぼ中間の電流駆動能力を有するようにトランジスタの大きさが設定されており、従って、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄが高抵抗状態のときノードＳＯＵＴはハイレベルに、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄが低抵抗状態のときノードＳＯＵＴは、ロウイレベルとなる。
【０２１４】
以上のように構成された半導体装置４００において、救済アドレス格納レジスタ４０８に関係する動作について説明する。
まずＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
【０２１５】
そしてメモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みイネーブル信号ＷＥと書き込みデータ信号ＷＤを救済アドレス格納レジスタ４０８へ出力し、該当する不良ビットのアドレス情報を救済アドレス格納レジスタ４０８に格納する。
【０２１６】
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備えるプログラム素子の抵抗状態を、高抵抗化または低抵抗化することによって、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。
【０２１７】
アドレス情報の読出しは、半導体装置４００の起動時等のリセット期間に実行され、ＳＲＡＭ４０７内のレジスタにセットされる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時にそのレジスタのアドレス情報を比較し、一致の場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
【０２１８】
次に、救済アドレス格納レジスタ４０８の動作を、図２９のタイミング図を用いて説明する。図２９では、書き込みサイクルと読出しサイクルが続けて行われる場合を示しており、また、プログラム素子Ｆ１１９ａおよびＦ１１９ｃにデータ“１” （即ち低抵抗値）を書き込み、プログラム素子Ｆ１１９ｂおよびＦ１１９ｄにデータ“０” （即ち高抵抗値）を書き込む場合を例としている。
【０２１９】
なお救済アドレス格納レジスタ４０８は、クロックがハイレベルに変化するタイミングに同期して所定の動作が開始し、１クロックサイクル内で一つのプログラム素子に対する書き込みまたは読出しが完結するように構成されている。
【０２２０】
まず書き込みサイクルの動作について説明する。
ＲＥＳＥＴ信号と書き込みイネーブル信号ＷＥがともにハイレベルに設定されると、救済アドレス格納レジスタ４０８は書き込みサイクルと認識し、書き込み動作が実行される。
クロックサイクル毎にプログラム素子選択回路４０９のＮ型ＭＯＳトランジスタＭＮ１〜ＭＮ４の各ゲートに、選択信号Ｇａ、Ｇｂ、Ｇｃ、Ｇｄの順番に、所定期間ハイレベルを出力され、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄと第２の共通信号線ＢＵＳ＿Ｂが順番に接続される。
【０２２１】
書き込みデータ信号ＷＤは、第１サイクルと第３サイクルはデータ“１”（即ち低抵抗化）のため、クロックに同期しNLR_Wをロウレベル、LR_Wをハイレベルに所定期間設定することでＰ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ６を活性化し、第２の共通信号線ＢＵＳ＿Ｂの方が第１の共通信号線ＢＵＳ＿Ｔに対しハイレベルとなり、プログラム素子に対し低抵抗化書き込みが起こる方向の電圧印加パルスが設定される。さらに接点Ｆ１１７ａと接点Ｆ１１６ａの間の電圧差が図２５に示すＢ点の電圧に相当する電圧以上になるように、Ｐ型ＭＯＳトランジスタＭＰ１のソース電圧である電源電圧を設定することで、第１サイクルと第３サイクルではデータ“１”の書き込み（即ち低抵抗化）を行うことができる。
【０２２２】
同様に、書き込みデータ信号ＷＤは、第２サイクルと第４サイクルはデータ“０”（即ち高抵抗化）のため、クロックに同期しNＨR_Wをロウレベル、ＨR_Wをハイレベルに所定期間設定することでＰ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ５が活性化し、第１の共通信号線ＢＵＳ＿Ｔの方が第２の共通信号線ＢＵＳ＿Ｂに対しハイレベルとなり、プログラム素子に対し高抵抗化書き込みが起こる方向の電圧印加パルスが設定される。さらに接点Ｆ１１７ｂと接点Ｆ１１６ｂの間の電圧差が図２５に示すＡ点の電圧に相当する電圧以上になるように、Ｐ型ＭＯＳトランジスタＭＰ２のソース電圧である電源電圧を設定することで、第２サイクルと第４サイクルではデータ“０”の書き込み（即ち高抵抗化）を行うことができる。
【０２２３】
次に、読出しサイクルについて説明する。
【０２２４】
ＲＥＳＥＴ信号のみがハイレベルに設定されると、救済アドレス格納レジスタ４０８は読出しサイクルと認識し、読出し動作が実行される。
【０２２５】
クロックサイクル毎にプログラム素子選択回路４０９のＮ型ＭＯＳトランジスタＭＮ１〜ＭＮ４の各ゲートに、選択信号Ｇａ、Ｇｂ、Ｇｃ、Ｇｄの順番に、所定期間ハイレベルを出力され、プログラム素子Ｆ１１９ａ〜Ｆ１１９ｄと第２の共通信号線ＢＵＳ＿Ｂが順番に接続される。
【０２２６】
ＲＧＮＤは、読出しサイクルの期間中ハイレベルを継続して出力して、Ｎ型ＭＯＳトランジスタＭＮ７を活性化し、第１の共通信号線ＢＵＳ＿Ｔをグランドレベルにする。一方、負荷指示信号Ｎ＿ＬＤは、クロックに同期してロウレベルが所定期間設定され、Ｐ型ＭＯＳトランジスタＭＰ３を活性化し、第２の共通信号線ＢＵＳ＿Ｂを通じて選択されたプログラム素子Ｆ１１９ａ〜Ｆ１１９ｄの何れかに負荷電流を供給する。
【０２２７】
その結果、Ｐ型ＭＯＳトランジスタＭＰ３の実効的な抵抗値と、選択されているプログラム素子の抵抗値の比に対応した電圧にノードＳＯＵＴは収束し、そのレベルをハイレベルまたはロウレベルとして判定し、所定のタイミングでラッチ回路４１２を用いてラッチすることにより、データの読出しを行うことができる。
【０２２８】
以上のように、この応用例のプログラム素子は、簡単な回路と制御方法で高速に素子へ書き込みおよびその書換えができるので、製造工程における検査や不良ビットの救済が容易になるだけではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
【０２２９】
また、実施の形態１の半導体装置の場合、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出す構成で不揮発性の抵抗変化素子が形成できるので、既存のＬＳＩの製造プロセスやライブラリを活用し、僅かな製造工程の追加により安定で信頼性の高いプログラム素子を備えることができる。
【０２３０】
なお、応用例１で説明の半導体装置の不良ビットの救済用途の他、内部電源電圧の電圧値調整やタイミング調整、ＬＳＩの仕様や機能の切り替え等、従来知られているヒューズ素子で適用されている用途にも同様に適用できる。
【０２３１】
（実施の形態１の応用例２）
第２の応用例は、DDR仕様のDRAMとコントロールLSIなどのように複数の半導体装置で構成されたシステムとしての調整用途に関する。
数百ＭＨｚ台の高速クロックで動作するＤＤＲインターフェース仕様のＤＲＡＭは、大容量でかつ高速データ転送速度を特徴とするメモリの代表である。そのため、これらのメモリを使用してシステム設計をする場合、プリント基板上での個々のメモリの配置場所や配置距離、配線や信号特性、また個々のＬＳＩのばらつきなどを考慮して、コントロールＬＳＩやプリント基板を高精度に設計し、さらにはそれらを配置、接続したシステムボード上で調整することが必要となっている。
【０２３２】
図３０（ａ）は、実施の形態１の半導体装置を、ＤＲＡＭと制御用のＬＳＩで構成されられる半導体システムに応用した例を示した図である。ここでは、図３０（ａ）に示すように、半導体メモリ搭載チップ（以下、「ＤＲＡＭ５０１」という）と、半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップ（以下、「コントロールＬＳＩ５０２」という）と、を備え、半導体メモリの不良ビットの救済用の素子として実施の形態１の半導体装置１００を用いる後述のヒューズ回路５０２が、コントロールＬＳＩ搭載チップに混載されている、システム５００が例示されている。
【０２３３】
システム５００は、ＤＤＲインターフェース仕様の複数のＤＲＡＭ５０１とコントロールＬＳＩ５０２で構成され、ＤＲＡＭ５０１の入出力回路５０３および、コントロールＬＳＩ５０２の入出力回路５０４はバス構成で接続され、お互いにデータの受け渡しが行われる。これらは一つまたは複数のプリント基板上（図示せず）に配置されており、お互いは金属配線で接続され、システムボードを構成している。
【０２３４】
５０５はヒューズ回路、５０６は調整回路で入出力回路５０４を制御する。５０７は機能ブロックで、このコントロールＬＳＩが使用される用途の機能を有している。ヒューズ回路５０５は、実施の形態１の構造で、抵抗変化層１１９をヒューズ素子として必要個数備えており、システム５００に配置された複数個のＤＲＡＭ５０１の個々とコントロールＬＳＩ５０２との間のタイミング遅延情報等がプログラムされており、複数個のＤＲＡＭ５０１のうちアクセス指定されたＤＲＡＭ５０１に該当するヒューズ素子のプログラム情報を読出し、調整回路５０６を通じて入出力回路５０４のデータ取込みタイミング等を調整する。ヒューズ回路５０５の構成は、応用例１で説明した救済アドレス格納レジスタ４０８と同様なので詳細は省略する。
【０２３５】
以上のように、この応用例のプログラム素子は、簡単な回路と制御方法で高速に素子へ書き込みおよびその書換えができる。そのため、ヒューズ回路５０５へのプログラム情報の書き込みは、システムボードの設計情報を基にコントロールＬＳＩの製造出荷段階で行う方法や、さらにはシステムボードにＤＲＡＭ５０１やコントロールＬＳＩ５０２が接続されたシステムボードの完成後でも、搭載された半導体装置やプリント基板のなど各種ばらつきを反映させて最適値の書き込みをする個別のシステムボードの調整が可能となり、システム設計の容易化が図られるとともに、信頼性の高い半導体システムを提供することができる。
【０２３６】
またこの実施の形態の場合、最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出す構成で不揮発性の抵抗変化素子が形成できるので、既存のＬＳＩの製造プロセスやライブラリを活用し、僅かな製造工程の追加で、安定で信頼性の高いプログラム素子を備えることができる。
【０２３７】
図３０（ｂ）は、図３０（ａ）と同じ目的を別形態で実施したものであり、図３０（ａ）と異なるのは、ヒューズ回路の一部がＤＲＡＭ側に配置されている点にある。ここでは、図３０（ａ）に示すように、半導体メモリ搭載チップ（以下、「ＤＲＡＭ５１１」という）と、半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップ（以下、「コントロールＬＳＩ５１２」という）と、を備え、半導体メモリの不良ビットの救済用の素子として実施の形態１の半導体装置１００を用いる後述のヒューズ回路５１３が、半導体メモリ搭載チップに混載されている、システム５１０が例示されている。
【０２３８】
システム５１０は、ＤＤＲインターフェース仕様の複数のＤＲＡＭ５１１とコントロールＬＳＩ５１２で構成され、ＤＲＡＭ５１１の入出力回路５０３および、コントロールＬＳＩ５１２の入出力回路５０４をバス構成で接続され、お互いにデータの受け渡しが行われる。これらは一つまたは複数のプリント基板上（図示せず）に配置されており、お互いは金属配線で接続され、システムボードを構成している。
【０２３９】
５１３はヒューズ回路、５１４はヒューズ制御回路、５１５調整回路で入出力回路５０４を制御する。５０７は機能ブロックで、このコントロールＬＳＩが使用される用途の機能を有している。ヒューズ回路５１３は、実施の形態１の構造で、抵抗変化層１１９をヒューズ素子として規定の個数備えている。ヒューズ回路５１３とヒューズ制御回路５１４は、応用例１で説明した図２８に示す救済アドレス格納レジスタ４０８に相当する回路が分割配置されたものである。ヒューズ回路５１３には救済アドレス格納レジスタ４０８の内、プログラム素子Ｆ１１９ａ、・・・とプログラム素子選択回路４０９が配置され、ヒューズ制御回路５１４には救済アドレス格納レジスタ４０８の書き込み回路４１０、読出し回路４１１、制御回路４１２に相当する回路が配置されている。また、分割配置されたヒューズ回路５１３とヒューズ制御回路５１４は、第１の共通信号線BUS__Ｔ、第２の共通信号線ＢＵＳ＿Ｂに相当する信号線で接続される。本応用例では、図３０（ｂ）に点線で示すように、ＤＲＡＭ５１１とコントロールＬＳＩを繋ぐバスを兼用し、電源投入直後のシステムの初期化段階でＤＲＡＭが動作させていない時点で、プログラム情報の伝播を行い、それ以降の通常動作時は、プログラム選択回路によってヒューズ素子は電気的に切り離された状態に設定しておく。
【０２４０】
この応用例の場合は、システムボードにＤＲＡＭ５０１やコントロールＬＳＩ５０２が接続されたシステムボードの完成後でも、搭載された半導体装置やプリント基板のなど各種ばらつきを反映させて最適値の書き込みをする個別のシステムボードの調整が可能となり、システム設計の容易化が図られるとともに、信頼性の高い半導体システムを提供することができる。
【０２４１】
また、この応用例のようにＤＲＡＭ側にヒューズ素子を配置する利点は、コントロールＬＳＩは様々な製造プロセスが採用され、また様々な仕様や機能のものがＬＳＩ化されており、一般的には多数の製造メーカで少量多品種の開発・生産が行われている実情がある。
【０２４２】
従って、僅かな製造工程の追加と簡単な回路構成で、安定で信頼性の高いプログラム素子を備えることが可能であっても、必ずしもこのようなプログラム素子を必要なシステムに備えることができるとは限らない。
【０２４３】
一方、ＤＲＡＭは規格化された仕様で、少品種大量生産の開発・生産が行われている。実施の形態１に従うと、ＤＲＡＭでもその最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出す構成で不揮発性の抵抗変化素子が形成できるので、既存のＤＲＡＭの製造プロセスや回路を活用し、僅かな製造工程の追加と簡単な回路構成で、安定で信頼性の高いプログラム素子を備えることができる。
【０２４４】
そして、規定個数だけヒューズ素子をＤＲＡＭ側に配置し、その書き込みおよび読出しの制御仕様を規格化することで、多数のコントロールＬＳＩの開発メーカは、その規格に従ってヒューズ制御回路５１４の設計を既存のコントロールＬＳＩの製造プロセスで設計すればよいことになり、ＤＲＡＭを適用するシステムにおいては、本応用例のヒューズ素子を必要なときに使用することが広く一般的に可能となる。
なお、図３０（ｂ）において、ヒューズ回路５１３とヒューズ制御回路５１４をDRAM側とコントロールLSI側に分割配置する例を説明したが、図３０（ａ）のように分割しないでＤＲＡＭ側に配置する構成であってもよい。
【０２４５】
また、本応用例はＤＤＲ仕様のＤＲＡＭを使用するシステムの例を示したが、これに限定されるものではなく、高速のプロセッサーを複数搭載するようなシステムなどにも同様に適用できる。
【０２４６】
（実施の形態１の応用例３）
第３の応用例は、各種センサーと半導体装置で構成されたシステムとしての調整用途に関する。
【０２４７】
図３１は、実施の形態１の半導体装置を、外部情報入力装置を有するシステムに応用した例を示す図であり、システム５２０は、センサー５２１と、アナログ処理LSI５２２とデジタル処理LSI５２７で構成されている。ここでは、外部情報の入力装置（センサー５２１）と、この入力装置からの出力信号を受け取るアナログ処理ＬＳＩ搭載チップ（以下、「アナログ処理LSI５２２」という）と、アナログ処理ＬＳＩ搭載チップからの出力信号を受け取るデジタル処理ＬＳＩ搭載チップ（以下、「デジタル処理LSI５２７」という）と、を備え、アナログ処理ＬＳＩ搭載チップの出力の調整用の素子として実施の形態１の半導体装置１００を用いる補正回路５２６が、アナログ処理ＬＳＩ搭載チップに混載されている、システム５２０が例示されている。
【０２４８】
センサー５２１は、外部情報の入力装置に相当し、音源入力のマイクや、位置変化を検出するMEMS、などで構成される。
【０２４９】
アナログ処理LSI５２２はアンプ５２３、LPF（ロウパスフィールタ）５２４、ADC（A-D変換器）５２５と補正回路５２６で構成される。補正回路５２６は、本発明の実施の形態１の構造のプログラム素子を備え、応用例１で適用した図２８に示す救済アドレス格納レジスタ４０８と同様の回路構成を有しており、アナログ回路の調整方法は従来一般的に知られている手段を用いているので詳細は省略する。
【０２５０】
デジタル処理LSI５２７は、このＬＳＩが使用される用途の機能を有している。
【０２５１】
以上のような構成において補正回路５２６は、デジタル処理LSIへ引き渡す信号であるADC５２５の出力を微調整する手段として使用することで、センサー５２１の製造ばらつきと、アナログ処理LSIを構成する各ブロックの製造ばらつきの両方をふくめの補正が行え、高性能なアナログ回路システムを構成できる。
【０２５２】
アナログ処理LSIは集積度があまり高くない反面、トランジスタばらつき等を抑えた高精度な特性や高出力特性が必要とされるため、比較的加工ルールの緩いCMOSプロセスや、Bi-CMOSプロセスが用いられることが多い。一方デジタル処理LSIは、高集積で、高速処理が必要とされるため、微細加工を用いたCMOSプロセスが用いられることが多い。
【０２５３】
このような構成においても実施の形態１に従うと、アナログ処理ＬＳＩの最上層配線の上部に抵抗変化層を形成し、下層側から電位を引き出す構成で不揮発性の抵抗変化素子が形成できるので、アナログ処理ＬＳＩの製造プロセスやライブラリを活用し、僅かな製造工程の追加と簡単な回路構成で、安定で信頼性の高いプログラム素子を備えることができ、システム設計の容易化が図られるとともに、システムボードの完成後でも個別に調整が行えるので信頼性の高い半導体システムを提供することができる。
【産業上の利用可能性】
【０２５４】
本発明の半導体装置は、電子機器のスイッチ素子として、アナログ素子やメモリ素子の半導体デバイスの素子特性を調整する装置として、更に、チップ外の多数の半導体装置やセンサーなどの電子機器のばらつきを調整するデバイスとして有効である。
【符号の説明】
【０２５５】
１０  従来の不揮発性の抵抗変化素子を搭載した半導体装置
１００，２００，３００，４００，５００，６００，７００，８００，９００，１０００  本発明の不揮発性の抵抗変化素子を搭載した半導体装置
１０１  基板
１０２  本体回路
１０３  ヒューズ回路
１０４  トランジスタのゲート電極
１０５  トランジスタの拡散層
１０６  第１の層間絶縁層
１０７  第１のコンタクト
１０８  第１の配線
１０９  第２の層間絶縁層
１１０  第２のコンタクト
１１１  第（ｎ−１）の配線
１１２  第ｎの層間絶縁膜
１１３  第ｎのコンタクト
１１４  最上層配線（第ｎの配線）
１１５  第（ｎ＋１）の層間絶縁層
１１６，１１７  第（ｎ＋１）のコンタクト
１１８ａ，１１８ｂ，１１８ｃ，１１８ｄ  抵抗変化素子の下部電極
１１９  抵抗変化層
１２０  保護膜
１２１  パッド開口部
１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅ，１２２ｆ  抵抗変化素子の上部電極
１２３  抵抗変化層の開口部
１２４，１２５  配線溝
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数のトランジスタと、
前記複数のトランジスタ上に絶縁層を介して異なる層に配された配線を含み、電圧印加によって抵抗変化が起こる抵抗変化素子と前記トランジスタとの間の接続に用いる多層配線構造と、
前記多層配線構造のうちの最上層の配線の上方に形成され、前記最上層の配線と電気的に接続された第１の端子および第２の端子、または、前記最上層の配線の一部にて形成された第１の端子および第２の端子と、
前記第１の端子および前記第２の端子のうちの少なくとも一方の端子の上面を包含して接するように配置された抵抗変化層と、を有し、
前記抵抗変化素子は、前記第１の端子、前記抵抗変化層及び前記第２の端子によって構成されている半導体装置。
【請求項２】
複数の前記抵抗変化素子のそれぞれは、他の抵抗変化素子との間で前記抵抗変化層を共有せずに、前記第１の端子、前記抵抗変化層及び前記第２の端子をそれぞれ有している請求項１記載の半導体装置。
【請求項３】
前記抵抗変化層は、前記第１の端子および前記第２の端子の両方の上面を包含して接するように配置されている請求項１記載の半導体装置。
【請求項４】
前記抵抗変化素子の上面への被覆が、保護膜のみでなされている請求項１記載の半導体装置。
【請求項５】
前記第１の端子の材料は、前記第２の端子の材料と異なっている請求項１記載の半導体装置。
【請求項６】
前記第１の端子および前記第２の端子のうちのいずれか一方は、前記抵抗変化層と接する貴金属からなる電極層を備える請求項１記載の半導体装置。
【請求項７】
前記抵抗変化層の上面に、前記抵抗変化層よりも抵抗が低い導電層が形成されている、請求項１記載の半導体装置。
【請求項８】
前記導電層は、前記抵抗変化層と接する貴金属からなる電極層を備える請求項７記載の半導体装置。
【請求項９】
前記抵抗変化層は、遷移金属酸化物からなる請求項１及至８記載の半導体装置。
【請求項１０】
前記抵抗変化層は、酸素濃度が異なる２層の遷移金属酸化物層を有し、前記第１の端子、前記第２の端子及び前記導電層のうちのいずれか一方と接する前記抵抗変化層の部分が、前記２層の遷移金属酸化物層うちの酸素濃度が高い層に対応している請求項９に記載の半導体装置。
【請求項１１】
半導体基板上に複数のトランジスタを形成する工程と、
前記複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、
最上層の前記配線上に、前記最上層の配線と電気的に接続された第１の端子および第２の端子を形成する工程と、
前記第１の端子または前記第２の端子の少なくとも一方の上面を包含して接するように抵抗変化層を形成する工程と、
前記抵抗変化層の全面に亘って保護膜を被覆する工程と、
を備えた半導体装置の製造方法。
【請求項１２】
半導体基板上に複数のトランジスタを形成する工程と、
前記複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、
最上層の前記配線の一部分の上面を包含して接するように抵抗変化層を形成する工程と、
前記抵抗変化層の全面に亘って保護膜を被覆する工程と、
を備えた半導体装置の製造方法。
【請求項１３】
前記抵抗変化層の上面に、前記抵抗変化層よりも抵抗が低い導電層を形成する工程を更に備える請求項１１または請求項１２記載の半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置と、半導体メモリあるいはアナログ処理ＬＳＩとが、混載している半導体チップ。
【請求項１５】
請求項１記載の半導体装置を搭載した半導体チップと、前記半導体チップと電気的に接続され、半導体メモリを搭載したチップあるいはアナログ処理ＬＳＩを搭載したチップと、を備える、システム。
【請求項１６】
請求項１記載の半導体装置を半導体メモリの不良ビットの救済に用いるヒューズ回路に組み込んだ、半導体チップ。
【請求項１７】
半導体メモリ搭載チップと、前記半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、
半導体メモリの不良ビットの救済用途として請求項１記載の半導体装置を用いるヒューズ回路が、前記コントロールＬＳＩ搭載チップに混載されている、システム。
【請求項１８】
半導体メモリ搭載チップと、前記半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、
半導体メモリの不良ビットの救済用途として請求項１記載の半導体装置を用いるヒューズ回路が、前記半導体メモリ搭載チップに混載されている、システム。
【請求項１９】
請求項１記載の半導体装置を、アナログ回路の出力の調整に用いる補正回路として組み込んだ、半導体チップ。
【請求項２０】
外部情報の入力装置と、前記入力装置からのアナログ出力信号を受け取るアナログ処理ＬＳＩ搭載チップと、前記アナログ処理ＬＳＩ搭載チップからのデジタル出力信号を受け取るデジタル処理ＬＳＩ搭載チップと、を備え、
前記アナログ処理ＬＳＩ搭載チップの出力の調整用途として請求項１記載の半導体装置を用いる補正回路が、前記アナログ処理ＬＳＩ搭載チップに混載されている、システム。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009150814.tif 000037
【図１Ａ】
2009150814.tif 000038
【図１Ｂ】
2009150814.tif 000039
【図２】
2009150814.tif 000040
【図３】
2009150814.tif 000041
【図４】
2009150814.tif 000042
【図５】
2009150814.tif 000043
【図６】
2009150814.tif 000044
【図７】
2009150814.tif 000045
【図８】
2009150814.tif 000046
【図９】
2009150814.tif 000047
【図１０】
2009150814.tif 000048
【図１１】
2009150814.tif 000049
【図１２】
2009150814.tif 000050
【図１３】
2009150814.tif 000051
【図１４】
2009150814.tif 000052
【図１５】
2009150814.tif 000053
【図１６】
2009150814.tif 000054
【図１７】
2009150814.tif 000055
【図１８】
2009150814.tif 000056
【図１９】
2009150814.tif 000057
【図２０】
2009150814.tif 000058
【図２１】
2009150814.tif 000059
【図２２】
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【図２３】
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【図２４】
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【図２５】
2009150814.tif 000063
【図２６】
2009150814.tif 000064
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2009150814.tif 000070
【手続補正書】
【提出日】平成22年3月23日(2010.3.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数のトランジスタと、
前記複数のトランジスタ上に絶縁層を介して異なる層に配された配線を含み、電圧印加によって抵抗変化が起こる抵抗変化素子と前記トランジスタとの間の接続に用いる多層配線構造と、
前記多層配線構造のうちの最上層の配線の上方に形成され、前記最上層の配線と電気的に接続された第１の端子および第２の端子、または、前記最上層の配線の一部にて形成された第１の端子および第２の端子と、
前記第１の端子および前記第２の端子の両方の上面を包含して接するように配置された抵抗変化層と、を有し、
前記抵抗変化素子は、前記第１の端子、前記抵抗変化層及び前記第２の端子によって構成されている半導体装置。
【請求項２】
前記抵抗変化素子の上面への被覆が、保護膜のみでなされている請求項１記載の半導体装置。
【請求項３】
前記第１の端子の材料は、前記第２の端子の材料と異なっている請求項１記載の半導体装置。
【請求項４】
前記第１の端子および前記第２の端子のうちのいずれか一方は、前記抵抗変化層と接する貴金属からなる電極層を備える請求項１記載の半導体装置。
【請求項５】
前記抵抗変化層の上面に、前記抵抗変化層よりも抵抗が低い導電層が形成されている、請求項１記載の半導体装置。
【請求項６】
前記導電層は、前記抵抗変化層と接する貴金属からなる電極層を備える請求項５記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板上に形成された複数のトランジスタと、
前記複数のトランジスタ上に絶縁層を介して異なる層に配された配線を含み、電圧印加によって抵抗変化が起こる抵抗変化素子と前記トランジスタとの間の接続に用いる多層配線構造と、
前記多層配線構造のうちの最上層の配線の上方に形成され、前記最上層の配線と電気的に接続された第１の端子および第２の端子、または、前記最上層の配線の一部にて形成された第１の端子および第２の端子と、
前記第１の端子および前記第２の端子のうちの少なくとも一方の端子の上面を包含して接するように配置された抵抗変化層と、を有し、
前記抵抗変化素子は、前記第１の端子、前記抵抗変化層及び前記第２の端子によって構成され、
前記抵抗変化層は、遷移金属酸化物からなる、酸素濃度が異なる２層の遷移金属酸化物層を有し、前記第１の端子、前記第２の端子及び前記導電層のうちのいずれか一方と接する前記抵抗変化層の部分が、前記２層の遷移金属酸化物層うちの酸素濃度が高い層に対応している、半導体装置。
【請求項８】
半導体基板上に複数のトランジスタを形成する工程と、
前記複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、
最上層の前記配線上に、前記最上層の配線と電気的に接続された第１の端子および第２の端子を形成する工程と、
前記第１の端子または前記第２の端子の少なくとも一方の上面を包含して接するように抵抗変化層を形成する工程と、
前記抵抗変化層の全面に亘って保護膜を被覆する工程と、
を備えた半導体装置の製造方法。
【請求項９】
前記抵抗変化層の上面に、前記抵抗変化層よりも抵抗が低い導電層を形成する工程を更に備える請求項８記載の半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置と、半導体メモリあるいはアナログ処理ＬＳＩとが、混載している半導体チップ。
【請求項１１】
請求項１記載の半導体装置を搭載した半導体チップと、前記半導体チップと電気的に接続され、半導体メモリを搭載したチップあるいはアナログ処理ＬＳＩを搭載したチップと、を備える、システム。
【請求項１２】
請求項１記載の半導体装置を半導体メモリの不良ビットの救済に用いるヒューズ回路に組み込んだ、半導体チップ。
【請求項１３】
半導体メモリ搭載チップと、前記半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、
半導体メモリの不良ビットの救済用途として請求項１記載の半導体装置を用いるヒューズ回路が、前記コントロールＬＳＩ搭載チップに混載されている、システム。
【請求項１４】
半導体メモリ搭載チップと、前記半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、
半導体メモリの不良ビットの救済用途として請求項１記載の半導体装置を用いるヒューズ回路が、前記半導体メモリ搭載チップに混載されている、システム。
【請求項１５】
請求項１記載の半導体装置を、アナログ回路の出力の調整に用いる補正回路として組み込んだ、半導体チップ。
【請求項１６】
外部情報の入力装置と、前記入力装置からのアナログ出力信号を受け取るアナログ処理ＬＳＩ搭載チップと、前記アナログ処理ＬＳＩ搭載チップからのデジタル出力信号を受け取るデジタル処理ＬＳＩ搭載チップと、を備え、
前記アナログ処理ＬＳＩ搭載チップの出力の調整用途として請求項１記載の半導体装置を用いる補正回路が、前記アナログ処理ＬＳＩ搭載チップに混載されている、システム。
【手続補正書】
【提出日】平成22年7月5日(2010.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数のトランジスタと、
前記複数のトランジスタ上に絶縁層を介して異なる層に配された配線を含み、電圧印加によって抵抗変化が起こる抵抗変化素子と前記トランジスタとの間の接続に用いる多層配線構造と、
前記多層配線構造のうちの最上層の配線の上方に形成され、前記最上層の配線と電気的に接続された第１の端子および第２の端子、または、前記最上層の配線の一部にて形成された第１の端子および第２の端子と、
前記第１の端子および前記第２の端子の両方の上面を包含して接するように配置された抵抗変化層と、を有し、
前記抵抗変化素子は、前記第１の端子、前記抵抗変化層及び前記第２の端子によって構成されている半導体装置。
【請求項２】
前記抵抗変化素子の上面への被覆が、保護膜のみでなされている請求項１記載の半導体装置。
【請求項３】
前記第１の端子の材料は、前記第２の端子の材料と異なっている請求項１記載の半導体装置。
【請求項４】
前記第１の端子および前記第２の端子のうちのいずれか一方は、前記抵抗変化層と接する貴金属からなる電極層を備える請求項１記載の半導体装置。
【請求項５】
前記抵抗変化層の上面に、前記抵抗変化層よりも抵抗が低い導電層が形成されている、請求項１記載の半導体装置。
【請求項６】
前記導電層は、前記抵抗変化層と接する貴金属からなる電極層を備える請求項５記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板上に形成された複数のトランジスタと、
前記複数のトランジスタ上に絶縁層を介して異なる層に配された配線を含み、電圧印加によって抵抗変化が起こる抵抗変化素子と前記トランジスタとの間の接続に用いる多層配線構造と、
前記多層配線構造のうちの最上層の配線の上方に形成され、前記最上層の配線と電気的に接続された第１の端子および第２の端子、または、前記最上層の配線の一部にて形成された第１の端子および第２の端子と、
前記第１の端子および前記第２の端子のうちの少なくとも一方の端子の上面を包含して接するように配置された抵抗変化層と、を有し、
前記抵抗変化素子は、前記第１の端子、前記抵抗変化層及び前記第２の端子によって構成され、
前記抵抗変化層は、遷移金属酸化物からなる、酸素濃度が異なる２層の遷移金属酸化物層を有し、前記第１の端子、前記第２の端子及び前記抵抗変化層よりも抵抗が低く前記抵抗変化層の上面に形成された導電層のうちのいずれか一方と接する前記抵抗変化層の部分が、前記２層の遷移金属酸化物層うちの酸素濃度が高い層に対応している、半導体装置。
【請求項８】
半導体基板上に複数のトランジスタを形成する工程と、
前記複数のトランジスタ上に、絶縁層を介した異なる層に配線を形成する工程と、
最上層の前記配線上に、前記最上層の配線と電気的に接続された第１の端子および第２の端子を形成する工程と、
前記第１の端子または前記第２の端子の両方の上面を包含して接するように抵抗変化層を形成する工程と、
前記抵抗変化層の全面に亘って保護膜を被覆する工程と、
を備えた半導体装置の製造方法。
【請求項９】
前記抵抗変化層の上面に、前記抵抗変化層よりも抵抗が低い導電層を形成する工程を更に備える請求項８記載の半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置と、半導体メモリあるいはアナログ処理ＬＳＩとが、混載している半導体チップ。
【請求項１１】
請求項１記載の半導体装置を搭載した半導体チップと、前記半導体チップと電気的に接続され、半導体メモリを搭載したチップあるいはアナログ処理ＬＳＩを搭載したチップと、を備える、システム。
【請求項１２】
請求項１記載の半導体装置を半導体メモリの不良ビットの救済に用いるヒューズ回路に組み込んだ、半導体チップ。
【請求項１３】
半導体メモリ搭載チップと、前記半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、
半導体メモリの不良ビットの救済用途として請求項１記載の半導体装置を用いるヒューズ回路が、前記コントロールＬＳＩ搭載チップに混載されている、システム。
【請求項１４】
半導体メモリ搭載チップと、前記半導体メモリ搭載チップと電気的に接続されたコントロールＬＳＩ搭載チップと、を備え、
半導体メモリの不良ビットの救済用途として請求項１記載の半導体装置を用いるヒューズ回路が、前記半導体メモリ搭載チップに混載されている、システム。
【請求項１５】
請求項１記載の半導体装置を、アナログ回路の出力の調整に用いる補正回路として組み込んだ、半導体チップ。
【請求項１６】
外部情報の入力装置と、前記入力装置からのアナログ出力信号を受け取るアナログ処理ＬＳＩ搭載チップと、前記アナログ処理ＬＳＩ搭載チップからのデジタル出力信号を受け取るデジタル処理ＬＳＩ搭載チップと、を備え、
前記アナログ処理ＬＳＩ搭載チップの出力の調整用途として請求項１記載の半導体装置を用いる補正回路が、前記アナログ処理ＬＳＩ搭載チップに混載されている、システム。
【国際調査報告】
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