(57)【要約】  縦型トランジスタであるＳＧＴを用いて構成される４Ｆ2メモリセルにおいては、ビット線が柱状シリコン層下部の拡散層により形成されるため高抵抗であり、メモリの動作速度が遅くなる問題点がある。  本発明によれば、縦型トランジスタであるＳＧＴを用いて構成される４Ｆ2メモリセルにおいて、メモリセルと同様の構造を持つビット線裏打ち用セルをメモリセルアレイ内に挿入し、ビット線裏打ち用セルにおいて拡散層により形成される第１のビット線と第１のビット線より低抵抗な第２のビット線を裏打ちすることにより、メモリセルアレイの面積の増大を抑えつつ、ビット線を低抵抗化することを特徴とする半導体記憶装置が提供される。
2009096469.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン、ゲート、ソースが柱状シリコン層の垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造を有する縦型トランジスタを用いて構成された半導体記憶装置であって、メモリセルアレイ内においては、第１の層により構成されセンスアンプに接続される第１のビット線、及び、前記第１の層とは別の層により構成され前記センスアンプに接続される第２のビット線であって前記第１のビット線より低抵抗な第２のビット線が形成され、第１のビット線上には前記縦型トランジスタが一列に形成され、前記縦型トランジスタのゲート電極は前記第１のビット線と垂直方向に配線されるワード線を形成しており、前記縦型トランジスタは、メモリセルを選択するための第１のトランジスタ及び前記第１のビット線と前記第２のビット線とを接続するための第２のトランジスタを含み、メモリ動作中は前記第２のトランジスタがオンになっていることにより、前記第１のビット線は前記第２のビット線により裏打ちされ、前記第１のビット線及び前記第２のビット線が実質的に低抵抗なビット線を形成していることを特徴とする半導体記憶装置。
【請求項２】
前記第１のトランジスタ及び第２のトランジスタは同一の構造及びレイアウトを持つことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体装置のメモリセルアレイは、ワード線とビット線が互いに直交するように構成され、ワード線とビット線との交点にメモリセルが形成されるクロスポイント型セルアレイであることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体装置のメモリセルは１個の第１のトランジスタ及び１個の容量素子を含むダイナミックメモリであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子より下層に形成された第２のビット線に接続されており、第２のビット線の間に第１のコンタクトが第２のビット線と接触しないように形成されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第２のトランジスタ上にはメモリセルアレイ内における容量素子の規則性を保持するために、実質的には使用されないダミーの容量素子が形成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子の電極に形成されたコンタクトホールを通って容量素子の上部に引き出され、容量素子の上層に形成される配線層よりなる第２のビット線と接続されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
【請求項８】
前記請求項１の半導体記憶装置において、第１のビット線と第２のビット線とは第２のトランジスタではなく、全体が拡散層より構成され周囲にゲート電極が形成されていない柱状半導体層により接続されていることを特徴とする半導体記憶装置。
【請求項９】
前記請求項１の半導体記憶装置において、第１のビット線と第２のビット線とは、第２のトランジスタではなく、コンタクトによって直接接続されていることを特徴とする半導体記憶装置。
【請求項１０】
前記第１の層はバルクシリコン基板上に形成されることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（特許文献１：特開平２−１８８９６６）。ＳＧＴにおいてはドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。【０００３】
ＳＧＴを用いてＤＲＡＭを形成する場合、クロスポイント型のメモリセルアレイを構成することができるため、理論的には４Ｆ2のセルサイズを実現することができる。したがって、６Ｆ2または８Ｆ2のセルサイズを持つ従来のプレーナー型トランジスタを用いたＤＲＡＭに比べて大幅にセルサイズを縮小することが可能である。このため、ＳＧＴを用いたＤＲＡＭ（以下、ＳＧＴ−ＤＲＡＭと示す）は高集積化が最重要課題であるＤＲＡＭやキャッシュ用メモリの大容量化が必要とされるＣＰＵ等の混載メモリとして非常に有望である。特許文献１及び特許文献２にＳＧＴ−ＤＲＡＭの従来例が示されている。以下にこれらの従来例について説明する。【０００４】
特許文献１のＳＧＴ−ＤＲＡＭを図６０の（ａ）平面図及び（ｂ）鳥瞰図を用いて説明する。図６０（ａ）の平面図を参照すると、ワード線７０１とビット線７０２の交点上に柱状シリコン層７０３が形成され、この柱状シリコン層を用いて選択トランジスタＱｍ７が形成される。また、選択トランジスタの上部に容量素子Ｃｍ７が形成される。したがって、ビット線とワード線との交点にメモリセルが存在し、クロスポイント型セルを構成している。図６０（ｂ）の鳥瞰図を参照すると、ビット線はＮ＋拡散層７０２によって形成され、ワード線７０１はポリシリコンによって形成される。柱状シリコン層７０３はワード線の上部から形成されたコンタクトホールの中にゲート絶縁膜及びシリコン膜をエピタキシャル成長させることによって形成され、選択トランジスタＱｍ７を構成する。また、選択トランジスタＱｍ７の上部には従来のスタック型ＤＲＡＭと同様の容量素子Ｃｍ７が形成される。この従来例においては、メモリセル面積は４Ｆ2と小さいが、以下のような問題点がある。ビット線はＮ＋拡散層７０２により形成されているため、従来の６Ｆ2及び８Ｆ2のセルサイズを持つＤＲＡＭで一般的に使用されているタングステン等の金属膜に比べると非常に高抵抗である。特にこのＳＧＴ−ＤＲＡＭにおいて４Ｆ2のセルサイズを実現するためには、ビット線は最小寸法（Ｆ）で形成されなくてはならないため、微細化が進むにつれてビット線抵抗の増加によるＤＲＡＭ動作速度の低下が大きくなり、今後要求されるＤＲＡＭの動作速度を達成することは困難になる。【０００５】
この問題点について考慮されたＳＧＴ−ＤＲＡＭが特許文献２に示されている。特許文献２のＳＧＴ−ＤＲＡＭを図６１の（ａ）平面図及び（ｂ）断面図を用いて説明する。図６１（ａ）の平面図及び（ｂ）の断面図を参照すると、このＤＲＡＭセルにおいては容量コンタクト８０５が柱状シリコン層８０３の上部から横に引き出されているため、セルサイズは特許文献１より大きく、８Ｆ2程度になる。しかし、ビット線８０２はタングステンポリサイド（タングステンシリサイドとポリシリコンの積層膜）によって形成することができるのでＮ＋拡散層より低抵抗であり、特許文献１におけるビット線抵抗の増加に起因するＤＲＡＭ動作速度低下を抑制することが可能である。
しかし、この従来例においては以下のような問題点がある。特許文献１と同様に、柱状シリコン層８０３はゲート電極の上部にコンタクトホールを形成し、コンタクトホールの中にタングステンポリサイドであるビット線からシリコンを成長させることにより形成される。このシリコンはトランジスタ形成用の熱処理後にポリシリコンになるため、柱状シリコン層にシリコンのグレイン境界などの欠陥が多数生じる。ＤＲＡＭの歩留まりはトランジスタの欠陥によって生じる接合リークに非常な敏感なため、上記の製造方法においては、十分な歩留まりを確保するのは困難である。したがって、特許文献２のＳＧＴ−ＤＲＡＭにおいては、ビット線は低抵抗化することができるが、十分な歩留まりを確保するのが難しいため、実用化することは困難である。【０００６】
上記のようなビット線の高抵抗化に対する手段として、ビット線に接続されるメモリセル数を減らして、ビット線の長さを縮小することが考えられる。現在使用されているプレーナー型トランジスタを用いたＤＲＡＭにおいては、ビット線は低抵抗な金属膜で形成され、通常１本のビット線に２５６個や５１２個程度のメモリセルが接続される。例えば、一本のビット線に接続されるメモリセルを３２個や６４個程度に減らすことができれば、高抵抗なビット線を用いても動作速度の低下を抑えることは可能である。しかし、ビット線に接続されるメモリセルの数を減らしてＤＲＡＭセルアレイのサイズを小さくすると、周辺回路や余分な面積が増えるため、チップ面積が大幅に増大してしまう。【０００７】
【特許文献１】特開平７−９９３１１号公報
【特許文献２】特開平７−２４４４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の問題点より、ＳＧＴ−ＤＲＡＭを実用化させるためには、メモリセルサイズが４Ｆ2程度に小さく、ビット線が低抵抗であり、なおかつ十分な歩留まりを確保できるメモリセル構造を実現することが必須である。
ビット線を低抵抗化するための手段として、第１に特許文献２のようにビット線に低抵抗な材料を使用する方法と、第２にビット線を低抵抗な配線層によって裏打ちすることによって実質的に低抵抗化する方法がある。本発明においては、ビット線を低抵抗化するための方法として、第２のビット線を低抵抗な配線層によって裏打ちする方法を用いている。【０００９】
本発明においては、拡散層により形成される高抵抗なビット線をメモリセルアレイ内でより低抵抗な配線層で裏打ちすることにより実質的に低抵抗化し、なおかつ余分な面積の増加を最小限に抑えたメモリセル構造を提供する。
【課題を解決するための手段】
【００１０】
本発明の第１の態様に係る半導体記憶装置は、ドレイン、ゲート、ソースが柱状シリコン層の垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造を有する縦型トランジスタを用いて構成された半導体記憶装置であって、メモリセルアレイ部においては、第１の層により構成されセンスアンプに接続される第１のビット線、及び、前記第１の層とは別の層により構成され前記センスアンプに接続される第２のビット線であって前記第１のビット線より低抵抗な第２のビット線が形成され、第１のビット線上には前記縦型トランジスタが一列に形成され、前記縦型トランジスタのゲート電極は前記第１のビット線と垂直方向に配線されるワード線を形成しており、前記縦型トランジスタは、メモリセルを選択するための第１のトランジスタ及び前記第１のビット線と前記第２のビット線とを接続するための第２のトランジスタを含み、メモリ動作中は上記第２のトランジスタがオンになっていることにより、前記第１のビット線は前記第２のビット線により裏打ちされ、前記第１のビット線及び前記第２のビット線が実質的に低抵抗なビット線を形成していることを特徴とする。【００１１】
本発明の第２の態様に係る半導体記憶装置は、上記第１の態様において、前記第１のトランジスタ及び第２のトランジスタが同一の構造及びレイアウトを持つことを特徴とする。【００１２】
本発明の第３の態様に係る半導体記憶装置は、上記第１の態様又は第２の態様において、前記半導体装置のメモリセルアレイが、ワード線とビット線が互いに直交するように構成され、ワード線とビット線との交点にメモリセルが形成されるクロスポイント型セルアレイであることを特徴とする。【００１３】
本発明の第４の態様に係る半導体記憶装置は、上記第１の態様乃至第３の態様のいずれかにおいて、前記半導体装置のメモリセルが１個の第１のトランジスタ及び１個の容量素子を含むダイナミックメモリであることを特徴とする。【００１４】
本発明の第５の態様に係る半導体記憶装置は、上記第１の態様乃至第４の態様のいずれかにおいて、前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子より下層に形成された第２のビット線に接続されており、第２のビット線の間に第１のコンタクトが第２のビット線と接触しないように形成されていることを特徴とする。【００１５】
本発明の第６の態様に係る半導体記憶装置は、上記第５の態様において、前記第２のトランジスタ上にはメモリセルアレイ内における容量素子の規則性を保持するために、実質的には使用されないダミーの容量素子が形成されていることを特徴とする。【００１６】
本発明の第７の態様に係る半導体記憶装置は、上記第１の態様乃至第４の態様のいずれかにおいて、前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子の電極に形成されたコンタクトホールを通って容量素子の上部に引き出され、容量素子の上層に形成される配線層よりなる第２のビット線と接続されることを特徴とする。【００１７】
本発明の第８の態様に係る半導体記憶装置は、上記第１の態様において、第１のビット線と第２のビット線とは第２のトランジスタではなく、全体が拡散層より構成され周囲にゲート電極が形成されていない柱状半導体層により接続されていることを特徴とする。【００１８】
本発明の第９の態様に係る半導体記憶装置は、上記第１の態様において、第１のビット線と第２のビット線とが、第２のトランジスタではなく、コンタクトによって直接接続されていることを特徴とする。【００１９】
本発明の第１０の態様に係る半導体記憶装置は、上記第１の態様において、前記第１の層がバルクシリコン基板上に形成されることを特徴とする。
【発明を実施するための最良の形態】
【００２０】
本発明においては、上記の課題を解決する手段として、ビット線上に接続される１６個や３２個のメモリセルごとに、メモリセルアレイ内に裏打ち用セルを挿入して、裏打ち用セルにおいてＮ＋拡散層により形成される高抵抗なビット線をより低抵抗なビット線で裏打ちすることによって実質的なビット線抵抗を低減している。しかし、上記のような裏打ち用セルを用いる場合において、裏打ち用セルのレイアウトがメモリセルアレイ内の通常のメモリセルと異なるレイアウトや構造であると、リソグラフィーやエッチングによる寸法や形状の変動の影響によって、裏打ち用セルに隣接するメモリセルの特性がそれ以外のメモリセルの特性から変動してしまうことが懸念される。したがって、裏打ち用セルは、通常のメモリセルと極力同じレイアウト及び構造を持つことが望ましい。本発明においては、通常のメモリセルと極力同じレイアウト及び構造を持つ裏打ち用セルを形成することによって、隣接するメモリセルの特性に影響を与えずに、実質的なビット線抵抗を低減するメモリセル構造を提案する。
【実施例１】
【００２１】
本実施例においては、裏打ち用セル部の選択トランジスタ及び容量素子のレイアウト及び構造が通常のメモリセルと同一であるため、裏打ち用セル部に隣接するメモリセルの特性が裏打ち用セル部を形成することによる特性変動などの影響を受けないＳＧＴ−ＤＲＡＭについて示す。
図１に従来のクロスポイント型ＳＧＴ−ＤＲＡＭのメモリセルアレイ及び一部の周辺回路の等価回路を示す。メモリセルはすべてのビット線ＢＬ及びワード線ＷＬの交点に形成されている。ビット線は周辺回路であるセンスアンプＳＡに接続され、ワード線は周辺回路であるワードドライバーＷＤに接続される。図２にビット線ＢＬとワード線ＷＬの交点に形成されるメモリセルの等価回路を示す。通常のメモリセルＭＣは電荷を蓄積する１個の容量素子Ｃｍと電荷を転送する選択トランジスタＱｍよりなる。容量素子Ｃｍに電荷が蓄積されることでデータが記憶され、容量素子Ｃｍに記憶されたデータは、選択トランジスタＱｍのゲート電極であるワード線ＷＬがオンされることでビット線ＢＬに読み出され、読み出された信号はビット線に接続されたセンスアンプにより増幅される。【００２２】
図３に本実施例におけるＳＧＴ−ＤＲＡＭのメモリセルアレイ及び一部の周辺回路の等価回路を示す。この等価回路においては、高抵抗なＮ＋拡散層により形成されるビット線ＢＬａ１が、金属等により形成された低抵抗なビット線ＢＬｂ１により裏打ちされているため、実質的にビット線が低抵抗化される。ビット線はメモリセルアレイ内の裏打ち用セル部ＤＡ１に形成される裏打ち用セルにより裏打ちされる。【００２３】
図４に本実施例における通常のメモリセルＭＣ１及び裏打ち用セルＤＣ１の等価回路を示す。通常のメモリセルＭＣ１は電荷を蓄積する１個の容量素子Ｃｍ１と電荷を転送する選択トランジスタＱｍ１よりなる。動作は図２の場合と同様である。裏打ち用セルＤＣ１はＮ＋拡散層により形成される高抵抗なビット線ＢＬａ１と低抵抗なビット線ＢＬｂ１とを接続する裏打ち用トランジスタＱｄ１よりなる。裏打ち用トランジスタＱｄ１のワード線ＤＷＬ１にはメモリ動作時には特定の電圧が印加され、メモリ動作時にはトランジスタＱｄ１はオンになっている。このため、裏打ち用トランジスタＱｄ１を通って高抵抗ビット線ＢＬａ１と低抵抗ビット線ＢＬｂ１は接続されるため、ビット線は実質的に低抵抗化される。【００２４】
図５に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ち用セル部ＤＡ１が示されている。また、図６に図５の平面図における通常のメモリセル部及び裏打ち用セル部を横切る切断面であるＡ−Ａ'の断面構造、図７に通常のメモリセル部であるＢ−Ｂ'における断面構造、図８に裏打ち用セル部であるＣ−Ｃ'における断面構造を示す。【００２５】
まず図５及び図６を参照してメモリセルの平面図について説明する。埋め込み酸化膜１０１上には下部拡散層１０３よりなる高抵抗なビット線ＢＬａ１が横方向に配線される。
通常のメモリセル部においては、下部拡散層１０３上にはメモリセルにアクセスするための選択トランジスタＱｍ１が形成される。選択トランジスタＱｍ１を構成する柱状シリコン層１０４の周囲にはゲート絶縁膜１０７及びゲート電極１０８が形成され、ゲート電極から延在するゲート配線１０８ａよりなるワード線ＷＬ１が縦方向に配線される。選択トランジスタＱｍ１を構成する柱状シリコン層１０４の上部には容量コンタクト１０９が形成され、容量コンタクト１０９は容量素子Ｃｍ１に接続される。
裏打ち用セル部ＤＡ１においては、下部拡散層１０３上に裏打ち用トランジスタＱｄ１が形成される。裏打ち用トランジスタＱｄ１を構成する柱状シリコン層１２４の周囲にはゲート絶縁膜１０７及びゲート電極１０８が形成され、ゲート電極から延在するゲート配線１２８ａによりなる裏打ち用ワード線ＤＷＬ１が縦方向に配線される。裏打ち用トランジスタＱｄ１を形成する柱状シリコン層１２４の上部にはビット線コンタクト１２９が形成され、ビット線コンタクト１２９は金属膜で形成される低抵抗なビット線１１３ＢＬｂ１に接続される。なお低抵抗なビット線ＢＬｂ１は通常のメモリセル部に形成される容量コンタクト１０９を避けるように横方向に配線される。このように、裏打ち用トランジスタＱｄ１を経由して、下部拡散層１０３よりなる高抵抗なビット線ＢＬａ１は低抵抗なビット線ＢＬｂ１によって裏打ちされる。
裏打ち用セル部においては、トランジスタ及び容量素子のレイアウト及び構造は通常のメモリセルと全く同じであるので、裏打ち用セルを形成することによる隣接するメモリセルの選択トランジスタや容量素子の特性変動は発生しない。よって、裏打ち用セル面積のみの最低限の面積追加でビット線を裏打ちして低抵抗化することができる。【００２６】
続いて、図６、図７、及び図８を参照して、断面構造について説明する。
埋め込み酸化膜１０１上に高抵抗なビット線ＢＬａ１である下部拡散層（第１の層）１０３が形成される。図６及び図７に示された通常のメモリセル部においては、下部拡散層１０３上にはメモリセルにアクセスするための選択トランジスタＱｍ１が形成される。選択トランジスタＱｍ１を構成する柱状シリコン層１０４の周囲にはゲート絶縁膜１０７及びゲート電極１０８が形成され、ゲート電極から延在するゲート配線１０８ａによりワード線ＷＬが形成される。選択トランジスタＱｍ１を構成する柱状シリコン層１０４の上部には上部拡散層１０５が形成され、上部拡散層上には容量コンタクト１０９が形成される。また、容量コンタクト１０９は容量素子Ｃｍ１に接続される。容量素子Ｃｍ１は下部電極１１０、容量絶縁膜１１１、及び上部電極１１２により構成される。
図６及び図８に示された裏打ち用セル部ＤＡ１においては、下部拡散層１０３上に裏打ち用トランジスタＱｄ１が形成される。裏打ち用トランジスタＱｄ１を構成する柱状シリコン層１２４の周囲にはゲート絶縁膜１０７及びゲート電極１０８が形成され、ゲート電極から延在するゲート配線１２８ａにより裏打ち用ワード線ＤＷＬ１が形成される。裏打ち用トランジスタＱｄ１を形成する柱状シリコン層１２４の上部には上部拡散層１０５が形成され、上部拡散層１０５の上部にはビット線コンタクト１２９が形成される。また、ビット線コンタクト１２９は金属膜（第２の層）で形成される低抵抗なビット線１１３ＢＬｂ１に接続される。ビット線上には容量素子のレイアウトの規則性を保つために、ダミーの容量素子Ｃｄ１が形成される。【００２７】
以下に本実施例を製造するための製造方法の一例を図９〜図２２を参照して説明する。各図において（ａ）はメモリセルアレイの平面図、（ｂ）はセルアレイ内の通常のメモリセル部及び裏打ち用セル部を横切る切断面Ａ−Ａ'における断面図、（ｃ）はメモリセルアレイ内の通常のメモリセル部であるＢ−Ｂ’における断面図である。【００２８】
図９に示されるように、埋め込み酸化膜１０１上にＳＯＩ層が膜厚２００ｎｍ程度形成されたＳＯＩ基板を用いる。ＳＯＩ層上にシリコン窒化膜のマスク層１２０を成膜して、選択トランジスタ用柱状シリコン層１０４及び裏打ち部柱状シリコン層１２４をリソグラフィーによるパターニング及びエッチングすることにより形成する。なお、選択トランジスタ用柱状シリコン層１０４及び裏打ち部の柱状シリコン層１２４は全く同じレイアウト及び構造にて形成される。エッチング後に、柱状半導体底部に平面状シリコン層１０２ａが５０ｎｍ程度の膜厚で形成されるようにする。【００２９】
図１０に示されるように、平面状シリコン層１０２ａをエッチングにより分離して、ライン状シリコン層１０２を形成する。【００３０】
図１１に示されるように、イオン注入等により平面状シリコン層１０２に不純物を注入し、高抵抗なビット線ＢＬａ１であるＮ＋下部拡散層１０３を形成する。このときに、不純物は埋め込み酸化膜１０１まで到達し、さらに不純物は柱状シリコン層の底部を覆うように分布するように注入条件を調整することが好ましい。また、シリコン窒化膜１２０により柱状シリコン層上部には不純物が導入されないようにする。【００３１】
図１２に示されるように、ゲート絶縁膜１０７を成膜後、ゲート導電膜１０８ｂを柱状シリコン層間を埋め込むまで成膜する。【００３２】
図１３に示されるように、ＣＭＰによりゲート導電膜１０８ｂ、柱状シリコン層上部のゲート絶縁膜１０７を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部のシリコン窒化膜マスク１２０をＣＭＰのストッパーとして使用する。シリコン窒化膜マスク１２０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。【００３３】
図１４に示されるように、ゲート長を決定するために、ゲート導電膜１０８ｂをエッチバックして、柱状シリコン層側壁のゲート電極を形成する。このとき、シリコン窒化膜マスクの膜減りを最小限に抑えるために、シリコン窒化膜マスク１２０に対して選択比の高いエッチング条件を使用する。【００３４】
図１５に示されるように、シリコン窒化膜を成膜して、エッチバックすることにより、ゲートの上部にシリコン窒化膜サイドウォール１１５を形成する。シリコン窒化膜サイドウォール１１５の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚及びエッチバック量を調整して、最終的なシリコン窒化膜サイドウォール膜厚を調整する。【００３５】
図１６に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりワード線などのゲート配線パターンをレジスト１１６により形成する。【００３６】
図１７に示されるように、レジスト１１６をマスクとして、ゲート導電膜及びゲート絶縁膜エッチングし、ゲート電極１０８及びゲート配線（１０８ａ、１２８ａ）を形成する。【００３７】
図１８に示されるように、柱状シリコン層上部のシリコン窒化膜１２０及びシリコン窒化膜サイドウォール１１５をウェットエッチまたはドライエッチにより除去する。【００３８】
図１９に示されるように、不純物注入等により柱状シリコン層の上部にＰやＡｓなどの不純物を導入し、Ｎ＋下部拡散層１０５を形成する。【００３９】
図２０に示されるように、層間膜であるシリコン酸化膜を成膜し、裏打ち用柱状シリコン層１２４の上部にビット線コンタクト１２９を形成する。【００４０】
図２１に示されるように、金属膜よりなる低抵抗なビット線材料を成膜し、リソグラフィー及びエッチングによりビット線１１３を形成する。ビット線１１３はビット線コンタクト１２９に接続され、次工程で形成される容量コンタクトと接触しないように、容量コンタクト間に形成される。【００４１】
図２２に示されるように、層間絶縁膜であるシリコン酸化膜を成膜後、容量コンタクト１０９を、通常のメモリセルの柱状シリコン層１０４上部に形成する。【００４２】
図２３に示されるように、従来のスタック型ＤＲＡＭに用いられているのと同様な方法で、下部電極１１０及び絶縁膜１１１、上部電極１１２よりなる容量素子を形成する。裏打ち部においては、メモリセルアレイ内の容量素子の規則性を保つために、ダミーの容量素子を形成しておく。【００４３】
上記のように本実施例においては、裏打ち用セル部においても柱状シリコン層及び容量素子のレイアウトは通常のメモリセル部と全く同じである。このため、裏打ち用セル部に隣接するメモリセルの選択トランジスタ及び容量素子は裏打ち用セル部を形成したことによる影響を全く受けないので、裏打ち用セルの面積のみの最低限の追加面積でビット線を裏打ちして低抵抗化することができる。【００４４】
本実施例を用いたＤＲＡＭが安定して動作するためには、実質的なビット線抵抗をセンスアンプの能力から見積もられるビット線抵抗の最大値（Ｒｍａｘ）以下に抑える必要がある。図２４（ａ）に従来構造におけるビット線抵抗、図２４（ｂ）に本実施例を用いた場合のビット線抵抗の模式図を示す。図２４（ｂ）においてはｎ個のメモリセル毎に裏打ちを行っていると仮定すると、ｎ個のメモリセルあたりの高抵抗ビット線（ＢＬａ１）の抵抗値をＲａ＝Ｒａ１＝Ｒａ２＝・・・Ｒａｍ、低抵抗ビット線（ＢＬｂ１）の抵抗値をＲｂ＝Ｒｂ１＝Ｒｂ２・・・Ｒｂｍ、裏打ち用選択トランジスタのオン抵抗をＲｄとしている。また、ビット線あたりに接続されるメモリセルの個数をｍ×ｎ個としている。
まず、図２４（ａ）に示す従来構造においては、センスアンプ（ＳＡ）から見た最も遠いメモリセルまでのビット線抵抗はｍ×Ｒａとなる。通常のＤＲＡＭにおいては、ビット線にはメモリセルが２５６個程度接続されることが多いため、ビット線抵抗ｍ×Ｒａは非常に高抵抗になり、Ｒｍａｘ＞ｍ×Ｒａの関係を満たすにはビット線に接続されるメモリセル数を大幅に減らす必要がある。
次に、図２４（ｂ）に示す本実施例においては、拡散層により形成される高抵抗ビット線の抵抗Ｒａと金属により形成される低抵抗ビット線の抵抗Ｒｂの間にＲａ≫Ｒｂの関係が成り立つので、容量素子から読み出された電荷は低抵抗ビット線を通ってセンスアンプに到達するため、センスアンプ（ＳＡ）から見た最も遠いメモリセルまでのビット線抵抗は、およそ（ｍ−１）×Ｒｂ＋Ｒｄ＋Ｒａ／２程度となる。この式におけるｍ×Ｒｂ、Ｒｄ及びＲａ／２の値において回路構成として副作用を小さくして調整できるのはＲａであるため、上記の関係式が成り立つためにはＲａの値、つまりｎの値を最適な値に調整する必要がある。ｎの値を大きくすればメモリセルの面積効率は改善するがビット線抵抗は増加し、ｎの値を小さくすればメモリセルの面積効率は悪化するがビット線抵抗は減少する。このため、ｎの値はメモリセルの使用効率とビット線抵抗のトレードオフを考慮して最適化する必要がある。このような最適化の方法は本実施例のみではなく以下に示す他の実施例でも同様である。【００４５】
本実施例において、メモリセルアレイの最外周に位置するメモリセルは裏打ち用セルとすることが望ましい。これは、最外周に位置するメモリセルは、レイアウトの不規則性のため、セルアレイ内部のメモリセルとは特性ずれてしまうので、通常はメモリセルとしては使用しない。最外周に位置するメモリセルを裏打ち用セルとして使用することによって、従来はダミーパターンとして配置され、チップ面積の増加要因となっていた最外周のメモリセルを有効に使用することができる。
【実施例２】
【００４６】
実施例１では、高抵抗なビット線はメモリセルアレイ内専用の低抵抗なビット線層を形成することによって裏打ちして低抵抗化しているが、本実施例においては、周辺回路部と共通な第１層配線を用いて、拡散層により形成される高抵抗なビット線を裏打ちするＳＧＴ−メモリセル構造について示す。本実施例においては、メモリセルアレイ内専用のビット線層を形成する必要がないため製造工程数を削減することができる。
なお、本実施例においては、裏打ち用セルのトランジスタのレイアウトおよび構造は通常のメモリセルと同一であるが、容量素子が裏打ち用セル部に形成されないため、容量素子のレイアウトは裏打ちセル部において不規則になる。このため、裏打ち用セルに隣接するメモリセルの容量素子の特性が他のメモリセルと比べて変動する可能性があるが、裏打ち用セルに隣接するメモリセルの容量素子のレイアウト及び構造を、ＯＰＣ（光学近接補正）の最適化やエッチング条件の調整によって、他のメモリセルと同等に合わせこむことが可能である。
本実施例メモリセルアレイとメモリセルの等価回路、及び裏打ちによるビット線低抵抗化のメカニズムは実施例１の場合と同様である。【００４７】
図２５に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ちセル部ＤＡ２が示されている。また、図２６に図２５の平面図における通常のメモリセル部及び裏打ちセル部を横切る切断面であるＡ−Ａ'の断面構造、図２７に通常のメモリセル部であるＢ−Ｂ'における断面構造、図２８に裏打ち用セル部であるＣ−Ｃ'における断面構造を示す。【００４８】
まず図２５及び図２６を参照してメモリセルの平面図について説明する。埋め込み酸化膜２０１上には下部拡散層２０３よりなる高抵抗なビット線ＢＬａ２が横方向に配線される。
通常のメモリセル部においては、下部拡散層（第１の層）２０３上にはメモリセルにアクセスするための選択トランジスタＱｍ２が形成される。選択トランジスタＱｍ２を構成する柱状シリコン層２０４の周囲にはゲート絶縁膜２０７及びゲート電極２０８が形成され、ゲート電極から延在するゲート配線２０８ａよりなるワード線ＷＬ２が縦方向に配線される。選択トランジスタＱｍ２を構成する柱状シリコン層２０４の上部には第１のコンタクト２０９が形成され、第１のコンタクト２０９は容量素子Ｃｍ２に接続される裏打ち用セル部ＤＡ２においては、下部拡散層２０３上に裏打ち用トランジスタＱｄ２が形成される。裏打ち用トランジスタＱｄ２を構成する柱状シリコン層２２４の周囲にはゲート絶縁膜２０７及びゲート電極２０８が形成され、ゲート電極から延在するゲート配線２２８ａによりなる裏打ち用ワード線ＤＷＬ２が縦方向に配線される。裏打ち用トランジスタＱｄ２を形成する柱状シリコン層２２４の上部には第１のコンタクト２０９が形成され、第１のコンタクト２０９は容量素子の上部電極に形成されるコンタクトホール２１６内に形成される第２のコンタクト２１５に接続され、第２のコンタクトは第１層配線（第２の層）で形成される低抵抗なビット線２１３ＢＬｂ２に接続される。上記のように、裏打ち用トランジスタＱｄ２を経由して、Ｎ＋拡散層２０３よりなる高抵抗なビット線ＢＬａ２は第１層配線により形成される低抵抗なビット線ＢＬｂ２によって裏打ちされる。
裏打ち用セル部においては、トランジスタのレイアウト及び構造は通常のメモリセルと全く同じであるので、裏打ち用セルを形成することによる隣接するメモリセルの選択トランジスタの特性変動は発生しない。また、容量素子の上部電極２１２にコンタクトホール２１６を形成しなければならないため、裏打ち用セル部に隣接するメモリセルの容量素子のレイアウトは、容量素子のレイアウトが不規則であることによる影響を受ける。しかし、容量素子のレイアウト及び構造をＯＰＣ（光学近接補正）の最適化やエッチング条件の調整によって、合わせこむことが可能である。なお、本実施例においては、低抵抗なビット線は第１層配線２１３により形成されるため、実施例１のようなメモリセル内専用のビット線層を形成する必要がなくなるので、製造工程数を削減することが可能である。【００４９】
続いて、図２６、図２７、及び図２８を参照して、断面構造について説明する。
埋め込み酸化膜２０１上に高抵抗なビット線ＢＬａ２である下部拡散層２０３が形成される。
図２６及び図２７に示された通常のメモリセル部においては、下部拡散層２０３上にはメモリセルにアクセスするための選択トランジスタＱｍ２が形成される。選択トランジスタＱｍ２を構成する柱状シリコン層２０４の周囲にはゲート絶縁膜２０７及びゲート電極２０８が形成され、ゲート電極から延在するゲート配線２０８ａによりワード線ＷＬが形成される。選択トランジスタＱｍ２を構成する柱状シリコン層２０４の上部には上部拡散層２０５が形成され、上部拡散層上には第１のコンタクト２０９が形成される。また、第１のコンタクト２０９は容量素子Ｃｍ２に接続される。容量素子Ｃｍ２は下部電極２１０、容量絶縁膜２１１、及び上部電極２１２により構成される。
図２６及び図２８に示された裏打ち用セル部ＤＡ２においては、下部拡散層２０３上に裏打ち用トランジスタＱｄ２が形成される。裏打ち用トランジスタＱｄ２を構成する柱状シリコン層２２４の周囲にはゲート絶縁膜２０７及びゲート電極２０８が形成され、ゲート電極から延在するゲート配線２２８ａにより裏打ち用ワード線ＤＷＬ２が形成される。裏打ち用トランジスタＱｄ２を形成する柱状シリコン層２２４の上部には上部拡散層２０５が形成され、上部拡散層２０５の上部には第１のコンタクト２０９が形成される。また、第１のコンタクト２０９は、容量素子の上部電極２１２に形成されたコンタクトホール２１６を通って、低抵抗なビット線である第１配線層２１３に接続される。【００５０】
以下に本実施例を製造するための製造方法の一例を図２９〜図３３を参照して説明する。本実施例においては、第１のコンタクト形成までは実施例１と同一の製造工程であるので、実施例１の図２０以降の製造工程について以下に示す。以下の図において、（ａ）はメモリセルアレイの平面図、（ｂ）はセルアレイ内の通常のメモリセル部及び裏打ち用セル部を横切る切断面Ａ−Ａ'における断面図、（ｃ）はメモリセルアレイ内の通常のメモリセル部であるＢ−Ｂ’における断面図である。【００５１】
図２９に示されるように、層間膜であるシリコン酸化膜を成膜し、通常のメモリセル部の柱状シリコン層２０４の上部、及び裏打ち用柱状シリコン層２２４の上部に第１のコンタクト２０９を形成する。【００５２】
図３０に示されるように、従来のスタック型ＤＲＡＭに用いられているのと同様な方法で、下部電極２１０および絶縁膜２１１、上部電極２１２よりなる容量素子Ｃｍ２を形成する。裏打ち部の柱状シリコン層２２４上には容量素子Ｃｍ２は形成しない。【００５３】
図３１に示されるように、裏打ち部の柱状シリコン層上の上部電極上にコンタクトホール２１６を形成する。【００５４】
図３２に示されるように、裏打ち部柱状シリコン層上に第２のコンタクト２１５を上部電極に形成されたコンタクトホール２１６を貫通するように形成する。【００５５】
図３３に示されるように、第２のコンタクト上２１５に低抵抗なビット線である第１配線層２１３を形成する。
【実施例３】
【００５６】
本実施例においては、ビット線の裏打ちをトランジスタではなく、高濃度のＮ＋拡散層で形成された柱状シリコン層によって行っているＳＧＴ−ＤＲＡＭの構造について示す。
本実施例においては、周囲のゲート電極及びゲート絶縁膜がエッチングによって除去され高濃度に不純物がドープされた柱状シリコン層を用いてビット線は裏打ちされる。このため、トランジスタを用いて裏打ちされる実施例１と実施例２の場合より低い抵抗で高抵抗なビット線と低抵抗なビット線を接続することができる。【００５７】
図３４に本実施例におけるＳＧＴ−ＤＲＡＭのメモリセルアレイ及び一部の周辺回路の等価回路を示す。この等価回路においては、高抵抗なＮ＋拡散層により形成されるビット線ＢＬａ３が、より低抵抗なビット線ＢＬｂ３により裏打ちされているため、実質的にビット線が低抵抗化される。ビット線はメモリセルアレイ内の裏打ち用セル部ＤＡ３に形成される裏打ち用セルにより裏打ちされる。【００５８】
図３５に本実施例における通常のメモリセルＭＣ３及び裏打ち用セルＤＣ３の等価回路を示す。通常のメモリセルＭＣ３は電荷を蓄積する１個の容量素子Ｃｍ３と電荷を転送する選択トランジスタＱｍ３よりなる。動作は図２の場合と同様である。裏打ち用セルＤＣ３はＮ＋拡散層により形成される高抵抗なビット線ＢＬａ３と低抵抗なビット線ＢＬｂ３とを接続する高濃度な不純物でドープされた柱状シリコン層Ｑｄ３よりなる。これまでの実施例と異なり、裏打ち用トランジスタのワード線は必要ないため、回路構成を簡略化することができる。【００５９】
図３６に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ちセル部ＤＡ３が示されている。また、図３７に図３８の平面図における通常のメモリセル部及び裏打ち用セル部を横切る切断面であるＡ−Ａ'の断面構造、図３８に通常のメモリセル部であるＢ−Ｂ'における断面構造、図３９に裏打ち用セル部であるＣ−Ｃ'における断面構造を示す。【００６０】
まず図３６及び図３７を参照してメモリセルの平面図について説明する。埋め込み酸化膜３０１上には下部拡散層３０３よりなる高抵抗なビット線ＢＬａ３が横方向に配線される。
通常のメモリセル部においては、下部拡散層３０３上にはメモリセルにアクセスするための選択トランジスタＱｍ３が形成される。選択トランジスタＱｍ３を構成する柱状シリコン層３０４の周囲にはゲート絶縁膜３０７及びゲート電極３０８が形成され、ゲート電極から延在するゲート配線３０８ａよりなるワード線ＷＬ３が縦方向に配線される。選択トランジスタＱｍ３を構成する柱状シリコン層３０４の上部には容量コンタクト３０９が形成され、容量コンタクト３０９は容量素子Ｃｍ３に接続される。
裏打ち用セル部ＤＡ３においては、下部拡散層３０３上に裏打ち用柱状シリコン層Ｑｄ３が形成される。裏打ち用柱状シリコン層Ｑｄ３の周囲に形成されたゲート絶縁膜及びゲート電極はエッチングによって除去され、柱状シリコン層Ｑｄ３全体が高濃度なＮ＋不純物によりドープされている。裏打ち用柱状シリコン層Ｑｄ３の上部にはビット線コンタクト３２９が形成され、ビット線コンタクト３２９は金属膜で形成される低抵抗ビット線３１３ＢＬｂ３に接続される。上記のように、裏打ち用柱状シリコン層Ｑｄ３を経由して、Ｎ＋拡散層３０３よりなる高抵抗なビット線ＢＬａ３は低抵抗なビット線ＢＬｂ３によって裏打ちされるため、実施例１及び実施例２のようにトランジスタによって接続される場合よりも裏打ちのための接続部の抵抗を下げることができる。
裏打ち用セル部においては、柱状シリコン層及び容量素子のレイアウト及び構造は通常のメモリセルと全く同じであるので、裏打ち用セルを形成することによる隣接するメモリセルの選択トランジスタや容量素子の特性変動は発生しない。【００６１】
続いて、図３７、図３８、及び図３９を参照して、断面構造について説明する。
埋め込み酸化膜３０１上に高抵抗なビット線ＢＬａ３である下部拡散層３０３が形成される。
図３７及び図３８に示された通常のメモリセル部においては、下部拡散層（第１の層）３０３上にはメモリセルにアクセスするための選択トランジスタＱｍ３が形成される。選択トランジスタＱｍ３を構成する柱状シリコン層３０４の周囲にはゲート絶縁膜３０７及びゲート電極３０８が形成され、ゲート電極から延在するゲート配線３０８ａによりワード線ＷＬ３が形成される。選択トランジスタＱｍ３を構成する柱状シリコン層３０４の上部には上部拡散層３０５が形成され、上部拡散層上には容量コンタクト３０９が形成される。また、容量コンタクト３０９は容量素子Ｃｍ３に接続される。容量素子Ｃｍ３は下部電極３１０、容量絶縁膜３１１、及び上部電極３１２により構成される。
図３７及び図３９に示された裏打ち用セル部ＤＡ３においては、下部拡散層３０３上に裏打ち用柱状シリコン層Ｑｄ３が形成される。裏打ち用柱状シリコン層Ｑｄ３の周囲のゲート絶縁膜及びゲート電極はエッチングによって除去され、柱状シリコン層Ｑｄ３の全体が高濃度なＮ＋不純物によりドープされている。柱状シリコン層３２４の上部にはビット線コンタクト３２９が形成され、ビット線コンタクト３２９は金属膜（第２の層）で形成される低抵抗ビット線３１３ＢＬｂ３に接続される。ビット線上には容量素子のレイアウトの規則性を保つために、ダミーの容量素子Ｃｄ３が形成される。【００６２】
以下に本実施例を製造するための製造方法の一例を図４０、図４１を参照して説明する。本実施例においては、ゲート電極及びゲート配線形成工程までは実施例１と同一の製造工程であるので、図１８以降の製造工程について以下に示す。各図において（ａ）はメモリセルアレイの平面図、（ｂ）はセルアレイ内の通常のメモリセル部及び裏打ち用セル部を横切る切断面Ａ−Ａ'における断面図、（ｃ）はセルアレイ内の通常のメモリセル部であるＢ−Ｂ’における断面図である。【００６３】
図４０に示されるように、ゲート電極及びゲート配線形成後、裏打ち用柱状シリサイド部のみをレジストで覆い、ドライエッチングにより柱状シリコン層３２４の周囲に形成されるゲート電極及びゲート配線を除去する。【００６４】
図４１に示されるように、通常のメモリセルでは不純物注入等により柱状シリコン層にＰやＡｓなどの不純物を導入し、Ｎ＋下部拡散層３０５を形成する。裏打ち用柱状シリコン層３２４については、全体が高濃度のＮ＋不純物でドープされるように、必要であれば追加注入を行う。【００６５】
以降の工程については、実施例１と同一である。【００６６】
上記のように、本実施例においても実施例１と同様に、裏打ち用セル部においても柱状シリコン層及び容量素子のレイアウトは通常のメモリセル部と全く同じである。このため、裏打ち用セル部に隣接するメモリセルの選択トランジスタ及び容量素子は裏打ち用セル部を形成したことによる影響を全く受けないので、メモリセルアレイ内において不必要な面積の増加なしでビット線の裏打ちによる低抵抗化を実現することができる。
また、本実施例においては、高抵抗なビット線３０３及び低抵抗なビット線３１３が、高濃度なＮ＋拡散層により形成される柱状シリコン層で接続されるため、実施例１や実施例２の場合より低い抵抗でビット線の裏打ちが可能である。
さらに、実施例１や実施例２においては裏打ち用トランジスタ用のワード線ＤＷＬ１に常に一定電圧を印加しておく必要があったが、本実施例においては必要ないため、周辺回路構成を簡略化することができる。【００６７】
本実施例において、メモリセルアレイの最外周に位置するメモリセルは裏打ち用セルとすることが望ましい。これは、最外周に位置するメモリセルは、レイアウトの不規則性のため、セルアレイ内部のメモリセルとは特性ずれてしまうので、通常はメモリセルとしては使用しない。最外周に位置するメモリセルを裏打ち用セルとして使用することによって、従来はダミーパターンとして配置され、チップ面積の増加要因となっていた最外周のメモリセルを有効に使用することができる。
【実施例４】
【００６８】
本実施例においては、ビット線の裏打ちをコンタクトで行っている場合の構造について示す。
本実施例においては、裏打ち用セル部には柱状シリコン層は形成されないため、裏打ち用セル部に隣接する通常のメモリセルの特性は変動することが予想される。しかし、ＯＰＣによるレイアウト補正やエッチング条件の最適化によって特性の変動を抑制することができれば、非常に容易に、しかも低抵抗でビット線を裏打ちすることが可能である。なお、本実施例の等価回路は実施例３と同様である。【００６９】
図４２に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ちセル部ＤＡ４が示されている。また、図４３に図４２の平面図における通常のメモリセル部及び裏打ち用セル部を横切る切断面であるＡ−Ａ'の断面構造、図４４に通常のメモリセル部であるＢ−Ｂ'における断面構造、図４５に裏打ち用セル部であるＣ−Ｃ'における断面構造を示す。【００７０】
まず図４２及び図４３を参照してメモリセルの平面図について説明する。埋め込み酸化膜４０１上には下部拡散層４０３よりなる高抵抗なビット線ＢＬａ４が横方向に配線される。
通常のメモリセル部においては、下部拡散層４０３上にはメモリセルにアクセスするための選択トランジスタＱｍ４が形成される。選択トランジスタＱｍ４を構成する柱状シリコン層４０４の周囲にはゲート絶縁膜４０７及びゲート電極４０８が形成され、ゲート電極から延在するゲート配線４０８ａよりなるワード線ＷＬ４が縦方向に配線される。選択トランジスタＱｍ４を構成する柱状シリコン層４０４の上部には容量コンタクト４０９が形成され、容量コンタクト４０９は容量素子Ｃｍ４に接続される。
裏打ち用セル部ＤＡ４においては、下部拡散層４０３上に裏打ち用柱状シリコン層は形成されずに、ビット線コンタクト４２９が直接下部拡散層４０３に接続され、ビット線コンタクト４２９によって下部拡散層４０３と金属膜で形成される低抵抗ビット線４１３ＢＬｂ４とが接続される。上記のように、裏打ちの接続部はタングステンなどの金属膜で形成されるビット線コンタクト４２９によって形成されるため、低抵抗でビット線裏打ちの接続部を形成することができる。
本実施例の裏打ち用セル部においては、柱状シリコン層のレイアウトは裏打ちセル部において不規則になるので、隣接するメモリセルの選択トランジスタ特性に影響を与える可能性がある。しかし、ＯＰＣによるレイアウト補正やエッチング条件の最適化によって特性の変動を抑制することができれば、非常に容易に、しかも低抵抗でビット線を裏打ちすることが可能である。【００７１】
続いて、図４３、図４４、及び図４５を参照して、断面構造について説明する。
埋め込み酸化膜４０１上に高抵抗なビット線ＢＬａ４である下部拡散層（第１の層）４０３が形成される。
図４３及び図４４に示された通常のメモリセル部においては、下部拡散層４０３上にはメモリセルにアクセスするための選択トランジスタＱｍ４が形成される。選択トランジスタＱｍ４を構成する柱状シリコン層４０４の周囲にはゲート絶縁膜４０７及びゲート電極４０８が形成され、ゲート電極から延在するゲート配線４０８ａによりワード線ＷＬ４が形成される。選択トランジスタＱｍ４を構成する柱状シリコン層４０４の上部には上部拡散層４０５が形成され、上部拡散層上には容量コンタクト４０９が形成される。また、容量コンタクト４０９は容量素子Ｃｍ４に接続される。容量素子Ｃｍ４は下部電極４１０、容量絶縁膜４１１、及び上部電極４１２により構成される。
図４３及び図４５に示された裏打ち用セル部ＤＡ４においては、下部拡散層４０３上にはビット線コンタクト４２９が直接形成され、ビット線コンタクト４２９は金属膜（第２の層）で形成される低抵抗ビット線４１３ＢＬｂ４に接続される。低抵抗ビット線４１３上には容量素子のレイアウトの規則性を保つために、ダミーの容量素子Ｃｄ４が形成される。
なお、本実施例の製造方法は実施例１と同一である。【００７２】
本実施例においては、高抵抗なビット線４０３及び低抵抗なビット線４１３が、低抵抗なビット線コンタクトによって裏打ちされるため、非常に低抵抗でビット線の裏打ちが可能である。さらに、実施例１や実施例２においては裏打ち用トランジスタ用のワード線ＤＷＬに常に一定電圧を印加しておく必要があったが、本実施例においては必要ないため、周辺回路構成を簡略化することができる。
なお、裏打ち用セル部ＤＡ４に隣接するセルの特性変動をＯＰＣやエッチング条件の調整だけでは抑制できない場合には、例えば、隣接するセルにおける容量コンタクトを削除するなどによって、実際には機能しないダミーセルにすることができる。
【実施例５】
【００７３】
本実施例においては、実施の形態４と同様にビット線の裏打ちをコンタクトで行っている場合の構造について示す。
実施の形態４においては、裏打ち用セル部において柱状シリコン層の規則性が保たれていないため、裏打ちセル部に隣接する柱状シリコン層によって形成される選択トランジスタの特性変動が懸念される。本実施例においては、柱状シリコン層の規則性を保ったまま裏打ちを行うことができるため、選択トランジスタの特性に影響を与えることなく、裏打ちを形成することができる。
なお、本実施例の等価回路は実施例４と同様である。【００７４】
図４６に本実施例におけるメモリセルアレイの平面図を示す。また、図４７に図４６の平面図におけるＡ−Ａ'の断面構造、図４８にＢ−Ｂ'における断面構造、図４９にＣ−Ｃ'における断面構造を示す。【００７５】
まず図４６及び図４７を参照してメモリセルの平面図について説明する。埋め込み酸化膜５０１上には下部拡散層５０３よりなる高抵抗なビット線ＢＬａ５が横方向に配線される。
下部拡散層５０３上にはメモリセルにアクセスするための選択トランジスタＱｍ５が形成される。選択トランジスタＱｍ５を構成する柱状シリコン層５０４の周囲にはゲート絶縁膜５０７及びゲート電極５０８が形成され、ゲート電極から延在するゲート配線５０８ａよりなるワード線ＷＬ５が縦方向に配線される。選択トランジスタＱｍ５を構成する柱状シリコン層５０４の上部には容量コンタクト５０９が形成され、容量コンタクト５０９は容量素子Ｃｍ５に接続される。
本実施例においては、裏打ちは下部拡散層上に形成されるビット線コンタクト５２９によって行われる。また、ビット線コンタクト５２９は柱状シリコン層の配置に影響を与えないように、柱状シリコン層の間に形成される。上記ビット線コンタクト５２９は下部拡散層５０３上に形成され、ビット線コンタクト５２９によって下部拡散層５０３と金属膜で形成される低抵抗ビット線５１３ＢＬｂ５とが接続される。ビット線コンタクト５２９はタングステン等の金属によって形成されるため、低抵抗でビット線の裏打ちを形成することができる。【００７６】
続いて、図４７、図４８、及び図４９を参照して、断面構造について説明する。
埋め込み酸化膜５０１上に高抵抗なビット線ＢＬａ５である下部拡散層５０３が形成される。
図４７及び図４８に示された通常のメモリセル部においては、下部拡散層（第１の層）５０３上にはメモリセルにアクセスするための選択トランジスタＱｍ５が形成される。選択トランジスタＱｍ５を構成する柱状シリコン層５０４の周囲にはゲート絶縁膜５０７及びゲート電極５０８が形成され、ゲート電極から延在するゲート配線５０８ａによりワード線ＷＬ５が形成される。選択トランジスタＱｍ５を構成する柱状シリコン層５０４の上部には上部拡散層５０５が形成され、上部拡散層上には容量コンタクト５０９が形成される。また、容量コンタクト５０９は容量素子Ｃｍ５に接続される。容量素子Ｃｍ５は下部電極５１０、容量絶縁膜５１１、及び上部電極５１２により構成される。
図４９に示された裏打ち部においては、下部拡散層５０３上にはビット線コンタクト５２９が直接形成され、ビット線コンタクト５２９は金属膜（第２の層）で形成される低抵抗ビット線５１３ＢＬｂ５に接続される。なお、本実施例の製造方法は実施例１と同一である。【００７７】
本実施例においては、高抵抗なビット線５０３及び低抵抗なビット線５１３が、低抵抗なビット線コンタクトによって裏打ちされるため、非常に低抵抗でビット線の裏打ちが可能である。また、実施例１や実施例２においては裏打ち用トランジスタ用のワード線ＤＷＬに常に一定電圧を印加しておく必要があったが、本実施例においては必要ないため、周辺回路構成を簡略化することができる。
さらに、裏打ち用のビット線コンタクトは柱状シリコン層や容量素子の配置を変更する必要なく形成することができるため、選択トランジスタや容量素子の特性に影響を与えることなく裏打ちを形成することができる。
【実施例６】
【００７８】
本実施例は、バルクシリコン基板を用いて本発明を実施する場合のメモリセルの構造及び製造方法を示す。なお、以下においては実施例１を元にして、バルクシリコン基板を用いる場合を示しているが、同様に実施例２から実施例５についても同様にバルクシリコン基板を用いて形成することが可能である。【００７９】
図５０に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ち用セル部ＤＡ６が示されている。また、図５１に図５０の平面図における通常のメモリセル部及び裏打ち用セル部を横切る切断面であるＡ−Ａ'の断面構造、図５２に通常のメモリセル部であるＢ−Ｂ'における断面構造、図５３に裏打ち用セル部であるＣ−Ｃ'における断面構造を示す。【００８０】
まず図５０及び図５１を参照してメモリセルの平面図について説明する。シリコン基板６００上には下部拡散層６０３よりなる高抵抗なビット線ＢＬａ６が横方向に配線される。
通常のメモリセル部においては、下部拡散層６０３上にはメモリセルにアクセスするための選択トランジスタＱｍ６が形成される。選択トランジスタＱｍ６を構成する柱状シリコン層６０４の周囲にはゲート絶縁膜６０７及びゲート電極６０８が形成され、ゲート電極から延在するゲート配線６０８ａよりなるワード線ＷＬ６が縦方向に配線される。選択トランジスタＱｍ６を構成する柱状シリコン層６０４の上部には容量コンタクト６０９が形成され、容量コンタクト６０９は容量素子Ｃｍ６に接続される。
裏打ち用セル部ＤＡ６においては、下部拡散層６０３上に裏打ち用トランジスタＱｄ６が形成される。裏打ち用トランジスタＱｄ６を構成する柱状シリコン層６２４の周囲にはゲート絶縁膜６０７及びゲート電極６０８が形成され、ゲート電極から延在するゲート配線６２８ａによりなる裏打ち用ワード線ＤＷＬ６が縦方向に配線される。裏打ち用トランジスタＱｄ６を形成する柱状シリコン層６２４の上部にはビット線コンタクト６２９が形成され、ビット線コンタクト６２９は金属膜で形成される低抵抗なビット線６１３ＢＬｂ６に接続される。なお低抵抗なビット線ＢＬｂ６は通常のメモリセル部に形成される容量コンタクト６０９を避けるように横方向に配線される。このように、裏打ち用トランジスタＱｄ６を経由して、Ｎ＋拡散層６０２よりなる高抵抗なビット線ＢＬａ６は低抵抗なビット線ＢＬｂ６によって裏打ちされる。
裏打ち用セル部においては、トランジスタ及び容量素子のレイアウト及び構造は通常のメモリセルと全く同じであるので、裏打ち用セルを形成することによる隣接するメモリセルの選択トランジスタや容量素子の特性変動は発生しない。よって、裏打ち用セル面積のみの最低限の面積追加でビット線を裏打ちして低抵抗化することができる。【００８１】
続いて、図５１、図５２、及び図５３を参照して、断面構造について説明する。
シリコン基板６００上に高抵抗なビット線ＢＬａ６である下部拡散層（第１の層）６０３が形成される。図５１及び図５２に示された通常のメモリセル部においては、下部拡散層６０３上にはメモリセルにアクセスするための選択トランジスタＱｍ６が形成される。選択トランジスタＱｍ６を構成する柱状シリコン層６０４の周囲にはゲート絶縁膜６０７及びゲート電極６０８が形成され、ゲート電極から延在するゲート配線６０８ａによりワード線ＷＬ６が形成される。選択トランジスタＱｍ６を構成する柱状シリコン層６０４の上部には上部拡散層６０５が形成され、上部拡散層上には容量コンタクト６０９が形成される。また、容量コンタクト６０９は容量素子Ｃｍ６に接続される。容量素子Ｃｍ６は下部電極６１０、容量絶縁膜６１１、及び上部電極６１２により構成される。
図５１及び図５３に示された裏打ち用セル部ＤＡ６においては、下部拡散層６０３上に裏打ち用トランジスタＱｄ６が形成される。裏打ち用トランジスタＱｄ６を構成する柱状シリコン層６２４の周囲にはゲート絶縁膜６０７及びゲート電極６０８が形成され、ゲート電極から延在するゲート配線６２８ａにより裏打ち用ワード線ＤＷＬ６が形成される。裏打ち用トランジスタＱｄ６を形成する柱状シリコン層６２４の上部には上部拡散層６０５が形成され、上部拡散層６０５の上部にはビット線コンタクト６２９が形成される。また、ビット線コンタクト６２９は金属膜（第２の層）で形成される低抵抗なビット線６１３ＢＬｂ６に接続される。ビット線上には容量素子のレイアウトの規則性を保つために、ダミーの容量素子Ｃｄ６が形成される。【００８２】
以下に本実施例を製造するための製造方法の一例を図５４〜図５９を参照して説明する。各図において（ａ）はメモリセルアレイの平面図、（ｂ）はセルアレイ内の通常のメモリセル部及び裏打ち用セル部を横切る切断面Ａ−Ａ'における断面図、（ｃ）はメモリセルアレイ内の通常のメモリセル部であるＢ−Ｂ’における断面図である。【００８３】
図５４に示されるように、バルクシリコン基板６００上にシリコン窒化膜のマスク層６２０を成膜して、選択トランジスタ用柱状シリコン層６０４及び裏打ち部柱状シリコン層６２４をリソグラフィーによるパターニング及びエッチングすることにより形成する。なお、選択トランジスタ用柱状シリコン層６０４及び裏打ち部の柱状シリコン層６２４は全く同じレイアウト及び構造にて形成される。【００８４】
図５５に示されるように、シリコン基板表面にライン状の溝６０１ａをエッチングにより形成して、ライン状シリコン層６０２を形成する。【００８５】
図５６に示されるように、シリコン酸化膜６３０を、柱状シリコン層を埋め込むように成膜する。【００８６】
図５７に示されるように、シリコン酸化膜をＣＭＰによって平坦化する。このとき、柱状シリコン層上部のシリコン窒化膜６２０をＣＭＰのストッパーとして用いることができる。【００８７】
図５８に示されるように、シリコン酸化膜をシリコン基板と同一高さになるまでエッチバックして、素子分離６０１を形成する。【００８８】
図５９に示されるように、イオン注入等によりシリコン基板表面に不純物を注入し、高抵抗なビット線ＢＬａ６であるＮ＋下部拡散層６０３を形成する。また、シリコン窒化膜６２０により柱状シリコン層上部には不純物が導入されないようにする。【００８９】
これ以降の工程に関しては、実施例１と同様であるので省略する。【００９０】
上記のように、バルクシリコン基板を用いた場合においても、ＳＯＩ基板を用いた場合と同様な方法でビット線を裏打ちすることができる。【００９１】
以上に説明したように、本発明によれば、ＳＧＴを用いて構成された半導体記憶装置において、埋め込み酸化膜上に形成された拡散層よりなる第１のビット線は、メモリセルの選択トランジスタと同一の構造であるビット線裏打ち用のトランジスタを経由して、第１のビット線より低抵抗な第２のビット線に裏打ちされることにより、面積の増加を最小限に抑えつつ、ビット線の低抵抗化が可能な半導体記憶装置が提供される。
また、本発明の他の実施例においては、ビット線を裏打ちするために、周囲に形成されたゲート電極を除去した柱状シリコン層を用いることにより、より低抵抗でビット線を裏打ちすることのできる半導体装置が提供される。
さらに、本発明の他の実施例においては、ビット線を裏打ちするために、コンタクトを用いることにより、より低抵抗かつ容易にビット線を裏打ちすることのできる半導体装置が提供される。
【図面の簡単な説明】
【００９２】
【図１】従来のＳＧＴ−ＤＲＡＭのメモリセルアレイ及び周辺回路の等価回路図である。
【図２】従来のＳＧＴ−ＤＲＡＭのメモリセルの等価回路図である。
【図３】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイ及び周辺回路の等価回路図である。
【図４】本発明のＳＧＴ−ＤＲＡＭのメモリセルの等価回路図である。
【図５】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す平面図である。
【図６】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図７】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図８】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図９】本発明の製造方法を工程順に示す工程図である。
【図１０】本発明の製造方法を工程順に示す工程図である。
【図１１】本発明の製造方法を工程順に示す工程図である。
【図１２】本発明の製造方法を工程順に示す工程図である。
【図１３】本発明の製造方法を工程順に示す工程図である。
【図１４】本発明の製造方法を工程順に示す工程図である。
【図１５】本発明の製造方法を工程順に示す工程図である。
【図１６】本発明の製造方法を工程順に示す工程図である。
【図１７】本発明の製造方法を工程順に示す工程図である。
【図１８】本発明の製造方法を工程順に示す工程図である。
【図１９】本発明の製造方法を工程順に示す工程図である。
【図２０】本発明の製造方法を工程順に示す工程図である。
【図２１】本発明の製造方法を工程順に示す工程図である。
【図２２】本発明の製造方法を工程順に示す工程図である。
【図２３】本発明の製造方法を工程順に示す工程図である。
【図２４】本発明のＳＧＴ−ＤＲＡＭにおけるビット線抵抗を従来のＳＧＴ−ＤＲＡＭと比較して説明するための模式図である。
【図２５】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す平面図である。
【図２６】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図２７】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図２８】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図２９】本発明の製造方法を工程順に示す工程図である。
【図３０】本発明の製造方法を工程順に示す工程図である。
【図３１】本発明の製造方法を工程順に示す工程図である。
【図３２】本発明の製造方法を工程順に示す工程図である。
【図３３】本発明の製造方法を工程順に示す工程図である。
【図３４】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイ及び周辺回路の等価回路図である。
【図３５】本発明のＳＧＴ−ＤＲＡＭのメモリセルの等価回路図である。
【図３６】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す平面図である。
【図３７】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図３８】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図３９】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図４０】本発明の製造方法を工程順に示す工程図である。
【図４１】本発明の製造方法を工程順に示す工程図である。
【図４２】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す平面図である。
【図４３】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図４４】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図４５】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図４６】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す平面図である。
【図４７】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図４８】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図４９】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図５０】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す平面図である。
【図５１】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図５２】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図５３】本発明のＳＧＴ−ＤＲＡＭのメモリセルアレイを示す断面図である。
【図５４】本発明の製造方法を工程順に示す工程図である。
【図５５】本発明の製造方法を工程順に示す工程図である。
【図５６】本発明の製造方法を工程順に示す工程図である。
【図５７】本発明の製造方法を工程順に示す工程図である。
【図５８】本発明の製造方法を工程順に示す工程図である。
【図５９】本発明の製造方法を工程順に示す工程図である。
【図６０】従来のＳＧＴ−ＤＲＡＭである。
【図６１】従来のＳＧＴ−ＤＲＡＭである。
【符号の説明】
【００９３】
６００：バルクシリコン基板
１０１、２０１、３０１、４０１：埋め込み酸化膜
６０１：ＳＴＩ
１０２、６０２：ライン状シリコン層
１０２ａ：平面状シリコン層
１０３、６０３：下部拡散層
１０４、２０４、３０４、４０４、５０４、６０４：選択トランジスタ用柱状シリコン層
１２４、２２４、３２４、６２４：裏打ち用トランジスタ用柱状シリコン層
１０５、２０５、３０５、４０５、５０５、６０５：柱状シリコン層上部拡散層
１０７、２０７、３０７、４０７、５０７、６０７：ゲート絶縁膜
１０８、２０８、３０８、４０８、５０８、６０８、７０１：ゲート電極
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、６０８ａ：メモリセル部ワード線
１２８ａ、２２８ａ、３２８ａ、６２８ａ、：裏打ち用セル部ワード線
１０８ｂ：ゲート導電膜
１０９、３０９、４０９、５０９、６０９：容量コンタクト
１２９、３２９、４２９、５２９、６２９：ビット線コンタクト
２０９：第１のコンタクト
２１５：第２のコンタクト
２１６：容量素子上部電極のコンタクトホール
１１０、２１０、３１０、４１０、５１０、６１０：容量素子下部電極
１１１、２１１、３１１、４１１、５１１、６１１：容量素子絶縁膜
１１２、２１２、３１２、４１２、５１２、６１２：容量素子上部電極
１１３、２１３、３１３、４１３、５１３、６１３：低抵抗ビット線
１２０、６２０：シリコン窒化膜
１１５：シリコン窒化膜サイドウォール
１１６：ワード線パターン用レジスト
７０１、８０１：ワード線
７０２、８０２：ビット線
７０３、８０３：柱状シリコン層
８０４：容量ノード配線
８０５：容量コンタクト
ＤＡ１、ＤＡ２、ＤＡ３、ＤＡ４、ＤＡ６：裏打ち用セル部
ＤＣ１、ＤＣ２、ＤＣ３、ＤＣ４、ＤＣ６：裏打ち用セル
ＭＣ１、ＭＣ３：メモリセル
Ｑｍ、Ｑｍ１、Ｑｍ２、Ｑｍ３、Ｑｍ４、Ｑｍ５、Ｑｍ６、Ｑｍ７、Ｑｍ８：選択トランジスタ
Ｑｄ１、Ｑｄ２、Ｑｄ６：裏打ち用トランジスタ
Ｃｍ、Ｃｍ１、Ｃｍ２、Ｃｍ３、Ｃｍ４、Ｃｍ５、Ｃｍ６、Ｃｍ７、Ｃｍ８：容量素子
Ｃｄ１、Ｃｄ３、Ｃｄ４、Ｃｄ６：ダミー容量素子
ＷＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６：ワード線
ＤＷＬ１、ＤＷＬ２、ＤＷＬ６：裏打ちセル用ワード線
ＢＬ、ＢＬａ１、ＢＬａ２、ＢＬａ３、ＢＬａ４、ＢＬａ５、ＢＬａ６：高抵抗ビット線
ＢＬｂ１、ＢＬｂ２、ＢＬｂ３、ＢＬｂ４、ＢＬｂ５、ＢＬｂ６：低抵抗ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【手続補正書】
【提出日】平成21年5月29日(2009.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドレイン、ゲート、ソースが柱状シリコン層の垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造を有する縦型トランジスタを用いて構成された半導体記憶装置であって、
メモリセルアレイ内においては、第１の層により構成されセンスアンプに接続される第１のビット線、及び、前記第１の層とは別の層により構成され前記センスアンプに接続される第２のビット線であって前記第１のビット線より低抵抗な第２のビット線が形成され、第１のビット線上にはメモリセルアレイ内の縦型トランジスタが一直線上に形成され、前記メモリセルアレイ内の縦型トランジスタのゲート電極は前記第１のビット線と垂直方向に配線されるワード線を形成しており、前記メモリセルアレイ内の縦型トランジスタは、メモリセルを選択するための第１のトランジスタ及び前記第１のビット線と前記第２のビット線とを接続するための第２のトランジスタを含み、メモリ動作中は前記第２のトランジスタがオンになっていることにより、第１のビット線は第２のビット線により裏打ちされ、前記第１のビット線及び前記第２のビット線が実質的に低抵抗なビット線を形成していることを特徴とする半導体記憶装置。
【請求項２】
前記第１のトランジスタ及び第２のトランジスタは、同一直線上に同一の規則性をもって配置され、同一の構造を持つことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体装置のメモリセルアレイは、ワード線とビット線が互いに直交するように構成され、ワード線とビット線との交点にメモリセルが形成されるクロスポイント型セルアレイであることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体装置のメモリセルは１個の第１のトランジスタ及び１個の容量素子を含むダイナミックメモリであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子より下層に形成された第２のビット線に接続されており、第２のビット線の間に第１のコンタクトが第２のビット線と接触しないように形成されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第２のトランジスタ上にはメモリセルアレイ内における容量素子の規則性を保持するために、実質的には使用されないダミーの容量素子が形成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子の電極に形成されたコンタクトホールを通って容量素子の上部に引き出され、容量素子の上層に形成される配線層よりなる第２のビット線と接続されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
【請求項８】
前記請求項１の半導体記憶装置において、第１のビット線と第２のビット線とは第２のトランジスタではなく、全体が拡散層より構成され周囲にゲート電極が形成されていない柱状半導体層により接続されていることを特徴とする半導体記憶装置。
【請求項９】
前記請求項１の半導体記憶装置において、第１のビット線と第２のビット線とは、第２のトランジスタではなく、コンタクトによって直接接続されていることを特徴とする半導体記憶装置。
【請求項１０】
（削除）
【国際調査報告】
2009096469.tif 000064
2009096469.tif 000065
2009096469.tif 000066