(57)【要約】  三次元半導体であるsurrounding gate transistor(SGT)の寄生容量の増加による消費電力の増大と、動作速度の低下を解決し、SGTの高速化、低消費電力を実現する半導体装置を提供することを課題とする。  第一導電型の半導体基板(100)の一部に形成された第二導電型の不純物領域(510)と、その上に形成された任意の横断面形状の第一シリコン柱(810)と、その表面の一部を囲む第一の絶縁体(310)と、その絶縁体を囲むゲート(210)、および第一シリコン柱の上部に形成された第二導電型の不純物領域(540)を含む第二シリコン柱(820)を備える。ゲートが半導体基板から第二の絶縁体で分離されて配置され、かつ、ゲートが第二シリコン柱から第二の絶縁体で分離される。ゲート容量よりゲートと半導体基板間容量が小さいことと、ゲート容量よりゲートと第二シリコン柱間容量が小さくなることを特徴とする半導体装置により上記課題を解決する。
2009072192.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板の一部に形成された第二導電型の不純物領域と、
前記第二導電型の不純物領域上に形成された任意の横断面形状の第一シリコン柱と、
前記第一シリコン柱表面の一部を囲む第一の絶縁体と、
前記第一の絶縁体を囲むゲートと、
前記第一シリコン柱の上に形成された第二導電型の不純物領域を含む第二シリコン柱を備え
前記ゲートが前記半導体基板から前記第一の絶縁体で分離されて配置され、前記ゲートが前記第二シリコン柱から第二の絶縁体で分離されて配置され、
ゲート容量より前記ゲートと前記半導体基板間容量が小さいことと、前記ゲート容量より前記ゲートと前記第二シリコン柱間容量が小さいことを特徴とする半導体装置。
【請求項２】
第一導電型の半導体基板の一部に形成された第二導電型の不純物領域と、
前記第二導電型の不純物領域上に形成された任意の横断面形状の第一シリコン柱と、
前記第一シリコン柱表面の一部を囲む第一の絶縁体と、
前記第一の絶縁体を囲むゲートと、
前記第一シリコン柱の上に形成された第二導電型の不純物領域を含む第二シリコン柱を備え、
前記ゲートが前記半導体基板から前記第一の絶縁体で分離されて配置され、前記ゲートが前記第二シリコン柱から第二の絶縁体で分離されて配置され、
ゲート容量より前記ゲートと前記半導体基板間容量が十分小さいことと、前記ゲート容量より前記ゲートと前記第二シリコン柱間容量が十分小さいことを特徴とする半導体装置。
【請求項３】
前記ゲートの断面積(単位:nm2)が第二の絶縁体で分離された半導体基板とゲートの距離(単位:nm)に2×109を掛けた値より小さく、かつ、前記ゲートの断面積(単位:nm2)が第二の絶縁体で分離された第二シリコン柱とゲートの距離(単位:nm)に2×109を掛けた値より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲートの断面積(単位:nm2)が第二の絶縁体で分離された半導体基板とゲートの距離(単位:nm)に2×109を掛けた値より十分小さく、かつ、前記ゲートの断面積(単位:nm2)が第二の絶縁体で分離された第二シリコン柱とゲートの距離(単位:nm)に2×109を掛けた値より十分小さいことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第一シリコン柱が円柱のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも円形状からなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ゲートの一端部の膜厚Tgate1(単位μm)と、第二の絶縁体で分離された半導体基板とゲートの距離Tspace1(単位μm)の関係式が
2009072192.tif 000149
であり、かつ、前記ゲートの他端部の膜厚Tgate2(単位μm)と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Tspace2(単位μm)との関係式が
2009072192.tif 000150
であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第一シリコン柱が円柱のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも円形状からなることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記ゲートの一端部の膜厚Tgate1(単位μm)と第二の絶縁体で分離された半導体基板とゲートの距離Tspace1(単位μm)の関係式が
2009072192.tif 000151
であり、かつ、前記ゲートの他端部の膜厚Tgate2(単位μm)と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Tspace2(単位μm)との関係式が
2009072192.tif 000152
であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第一シリコン柱が正方形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも正方形の横断面形状からなることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記ゲートの一端部の膜厚Tgate1(単位μm)と第二の絶縁体で分離された半導体基板とゲートの距離Tspace1(単位μm)の関係式が
2009072192.tif 000153
であり、かつ、前記ゲートの他端部の膜厚Tgate2(単位μm)と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Tspace2(単位μm)との関係式が
2009072192.tif 000154
であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第一シリコン柱が正方形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも正方形の横断面形状からなることを特徴とする請求項２に記載の半導体装置。
【請求項１２】
前記ゲートの一端部の膜厚Tgate1(単位μm)と第二の絶縁体で分離された半導体基板とゲートの距離Tspace1(単位μm)の関係式が
2009072192.tif 000155
であり、かつ、前記ゲートの他端部の膜厚Tgate2(単位μm)と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Tspace2(単位μm)との関係式が
2009072192.tif 000156
であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第一シリコン柱が四角形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも四角形の横断面形状からなることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記ゲートの一端部の膜厚Tgate1(単位μm)と第二の絶縁体で分離された半導体基板とゲートの距離Tspace1(単位μm)の関係式が
2009072192.tif 000157
であり、かつ、前記ゲートの他端部の膜厚Tgate2(単位μm)と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Tspace2(単位μm)との関係式が
2009072192.tif 000158
であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第一シリコン柱が四角形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも四角形の横断面形状からなることを特徴とする請求項２に記載の半導体装置。
【請求項１６】
前記ゲートの一端部の膜厚Tgate1(単位μm)と第二の絶縁体で分離された半導体基板とゲートの距離Tspace1(単位μm)の関係式が
2009072192.tif 000159
であり、かつ、前記ゲートの他端部の膜厚Tgate2(単位μm)と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Tspace2(単位μm)との関係式が
2009072192.tif 000160
であることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第二の絶縁体がSiO2、SiN、又はSiO2とSiNの層構造からなる請求項1から１６に記載の半導体装置。
【請求項１８】
前記第一の絶縁体がSiO2、HfO2、又はSiONからなる請求項１から１７に記載の半導体装置。
【請求項１９】
前記ゲートがTaN, TiN, NiSi,Ni3Si,Ni2Si,PtSi,Pt3Si,Wの材料から選択される請求項１から１８の何れか１項に記載の半導体装置。
【請求項２０】
前記第一シリコン柱は、前記半導体基板の一部に形成された第二導電型の不純物領域に隣接する第二導電型の高濃度不純物領域と、前記第二シリコン柱に隣接する第二導電型の高濃度不純物領域を含む請求項１から１９の何れか１項に記載の半導体装置。
【請求項２１】
前記第二シリコン柱の一部に形成された第二導電型の高濃度不純物領域を含む請求項１から２０の何れか１項に記載の半導体装置。
【請求項２２】
前記半導体基板の一部の第二導電型の不純物領域の一部に形成されたシリサイド領域と、前記第二シリコン柱の第二導電型の高濃度不純物領域の一部に形成されたシリサイド領域とを含む請求項２１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、三次元半導体であるsurrounding gate transistor(SGT)の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
プレーナ型トランジスタによる微細化により、低消費電力で安価、高い情報処理能力を持つマイクロプロセッサや、ＡＳＩＣ、マイコン、安価で大容量なメモリとしてコンピュータや通信、計測機器、自動制御装置、生活機器の広い分野で用いられている。しかし、半導体基板上に平面に形成するプレーナ型トランジスタは平面的に形成される、つまりソースとゲート、ドレインがシリコン基板表面に水平に構成されるのに対して、ＳＧＴはソースとゲート、ドレインがシリコン基板に対して垂直方向に配置されており、ゲートが凸状半導体層を取り囲む構造である（例えば、非特許文献1、図１１３）。従って、ＳＧＴはプレーナ型トランジスタに比べて専有面積が大きく縮小される。しかし従来のSGT構造ではスケーリングが進むにつれ占有面積に占めるゲート電極の割合が大きくなる。また、シリコン柱のスケーリングによりソースとドレインの抵抗が増大し、オン電流が減少する。【０００３】
このためゲートをシリコン柱の中に埋め込んだSGT構造を持つBG-SGTを図に示す（例えば、非特許文献2、図１１４）。この構造では、径の小さいシリコン柱と径の大きいソースとドレインシリコン柱を同時に作ることができるため、ショートチャネル効果の抑制とソース、ドレインの抵抗の低減を同時に満たすことができる。オフ電流の低減とオン電流の増加を達成できる。
しかし、LSIの高速化、低消費電力を実現するために低い寄生容量が求められるのに対して、従来のBG-SGTはゲートとソース間あるいはゲートとドレイン間の低い寄生容量が実現できない。【０００４】
このデバイスの高速化を実現するために、ゲートとドレインの間の寄生容量とゲートとソースの間の寄生容量を小さくする方法としては、例えばVRG-MOSFET（例えば、非特許文献3、特許文献１、図１１５）や（例えば、特許文献２、図１１６）等が知られている。
まず、VRG-MOSFET（特許文献１）を図１１５に示す。シリコン柱に隣接しているゲートはゲート絶縁膜を介してシリコン柱に面しているだけでなく、層間絶縁膜を介してソース部とドレイン部に面している。このためゲートとシリコン柱の間のゲート容量だけでなく、ゲートとソースの間とゲートとドレインの間に寄生容量が発生する。この寄生容量を小さくするために、ゲートとソースの間にある層間絶縁膜の膜厚を大きくすることにより、ゲートとソースの間の距離を大きくすることと、ゲートとドレインの間にある層間絶縁膜の膜厚を大きくすることにより、ゲートとドレインの間の距離を大きくする構造を提案している。【０００５】
また、特許文献２にあるようにゲートとソースの間の寄生容量を小さくすることを目的とした構造のSGTを図１１６に示す。シリコン柱に隣接しているゲートはゲート絶縁膜を介してシリコン柱に面しているだけでなく、層間絶縁膜を介してソース部に面している。このためゲートとシリコン柱の間のゲート容量だけでなく、ゲートとソースの間に寄生容量が発生する。この寄生容量を小さくするために、ゲートとソースの間にある層間絶縁膜の膜厚を大きくすることにより、ゲートとソースの間の距離を大きくする構造を提案している。【０００６】
【非特許文献１】H.Takato et.al IEEE transaction on electron devices vol.38 No.3 march 1991 p573-578
【非特許文献２】M. Iwai et.al Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials, Tokyo, 2003, p630-631
【非特許文献３】IEDM 1999 John M. Hergenrother
【特許文献１】米国特許第6,027,975号 (Feb.22, 2000 John M. Hergenrother)
【特許文献２】米国特許第5,504,359号 (Apr. 2, 1996 Mark S. Rodder)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した寄生容量を小さくすることを目的とするＳＧＴの構造（例えば特許文献２）は従来の構造（例えば非特許文献１）より寄生容量が小さくなる構造を提案しているが、実際にLSIを構成するSGTがその高速化を実現するためには、ゲート容量より寄生容量が小さいことが望ましい。しかし、上述した寄生容量を小さくすることを目的とするＳＧＴの構造では、ゲート容量より小さい寄生容量でない、あるいはゲート容量より十分小さい寄生容量でないことが考えられる。寄生容量が従来の構造より小さくなるようにゲートとソースの間の層間膜厚を大きくした特許文献１の場合、ソース部に面するゲートの面積を小さくしなければ、ゲート容量より小さい寄生容量を得られないという問題がある。また、ゲート酸化膜厚よりゲートとソースの間の層間膜厚が大きい特許文献２の場合も同様に、ソース部に面するゲートの面積を小さくしなければ、ゲート容量より小さい寄生容量を得られないという問題がある。
本発明は上記問題に鑑みなされたものであり、SGTの動作速度の低下の問題を解決するために、寄生容量を小さくした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かくして本発明の１態様によれば、第一導電型の半導体基板の一部に形成された第二導電型の不純物領域と、
前記第二導電型の不純物領域上に形成された任意の横断面形状の第一シリコン柱と、
前記第一シリコン柱表面の一部を囲む第一の絶縁体と、
前記第一の絶縁体を囲むゲートと、
前記第一シリコン柱の上に形成された第二導電型の不純物領域を含む第二シリコン柱を備え
前記ゲートが前記半導体基板から前記第一の絶縁体で分離されて配置され、前記ゲートが前記第二シリコン柱から第二の絶縁体で分離されて配置され、
ゲート容量より前記ゲートと前記半導体基板間容量が小さいことと、前記ゲート容量より前記ゲートと前記第二シリコン柱間容量が小さいことを特徴とする半導体装置が提供される。【０００９】
ゲート容量より前記ゲートと前記半導体基板間容量が十分小さいことが好ましく、前記ゲート容量より前記ゲートと前記第二シリコン柱間容量が十分小さいことが好ましい。【００１０】
前記ゲートの断面積(単位:nm2)が第二の絶縁体で分離された半導体基板とゲートの距離(単位:nm)に2×109を掛けた値より小さく、かつ、前記ゲートの断面積(単位:nm2)が第二の絶縁体で分離された第二シリコン柱とゲートの距離(単位:nm)に2×109を掛けた値より小さいことが好ましい。【００１１】
本発明の別の態様では、前記第一シリコン柱は円柱のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも円形状からなる。
前記ゲートの一端部の膜厚Tgate1(単位μm)と、第二の絶縁体で分離された半導体基板とゲートの距離Tspace1(単位μm)の関係式が
2009072192.tif 000003
であり、かつ、前記ゲートの他端部の膜厚Tgate2(単位μm)と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Tspace2(単位μm)との関係式が
2009072192.tif 000004
である。
前記ゲートの一端部はゲートの半導体基板側の端部とし、他端部はゲートの第二シリコン柱側の端部とすることができる。【００１２】
本発明の別の態様では、前記第一シリコン柱が正方形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも正方形の横断面形状からなる。
前記ゲートの一端部の膜厚Tgate1(単位μm)と第二の絶縁体で分離された半導体基板とゲートの距離Tspace1(単位μm)の関係式が
2009072192.tif 000005
であり、かつ、前記ゲートの他端部の膜厚Tgate2(単位μm)と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Tspace2(単位μm)との関係式が
2009072192.tif 000006
である。【００１３】
本発明の別の態様では、前記第一シリコン柱が四角形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも四角形の横断面形状からなる。
前記ゲートの一端部の膜厚Tgate1(単位μm)と第二の絶縁体で分離された半導体基板とゲートの距離Tspace1(単位μm)の関係式が
2009072192.tif 000007
であり、かつ、前記ゲートの他端部の膜厚Tgate2(単位μm)と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Tspace2(単位μm)との関係式が
2009072192.tif 000008
である。【００１４】
本発明の好ましい態様では、前記第二の絶縁体がSiO2、SiN、又はSiO2とSiNの層構造からなる。
前記第一の絶縁体がSiO2、HfO2、又はSiONからなる。
前記ゲートがTaN, TiN, NiSi,Ni3Si,Ni2Si,PtSi,Pt3Si,Wの材料から選択される。【００１５】
本発明の好ましい態様では、前記第一シリコン柱は、前記半導体基板の一部に形成された第二導電型の不純物領域に隣接する第二導電型の高濃度不純物領域と、前記第二シリコン柱に隣接する第二導電型の高濃度不純物領域を含む。
前記第二シリコン柱の一部に形成された第二導電型の高濃度不純物領域を含む。
前記半導体基板の一部の第二導電型の不純物領域の一部に形成されたシリサイド領域と、前記第二シリコン柱の第二導電型の高濃度不純物領域の一部に形成されたシリサイド領域とを含む。
【発明の効果】
【００１６】
上記構成の半導体装置によれば半導体デバイスの寄生容量を低減できるので、高速かつ低消費電力のULSI（超大規模集積回路）の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の半導体装置を、図面を参照して詳細に説明する。次の表に示すように、実施の形態１−１６は、第一シリコン柱の断面形状、第二の絶縁体（層間膜）の材質、第一の絶縁体（ゲート絶縁膜）の材質が異なる。
2009072192.tif 000009
【００１８】
実施の形態１：半導体装置
実施の形態１−４は、第一シリコン柱８１０の断面が任意形状の場合である。図１は本発明の半導体装置の実施の形態１におけるトランジスタの概略鳥瞰図である。図２は図１のカットラインＡ−Ａ’における概略断面図であり、図３は図１の上面図であり、図４は図２のカットラインB−B’における概略断面図であり、図５は図２のカットラインC−C’における概略断面図である。実施の形態１の半導体装置は、第一導電型の半導体基板１００に形成された任意の横断面形状の第一シリコン柱８１０と、その表面の一部を囲む第一の絶縁体３１０と、その絶縁体３１０を囲むゲート２１０、および前記第一シリコン柱８１０の上部に形成された第二シリコン柱８２０を備える。前記ゲート２１０が半導体基板１００から第二の絶縁体６１０で分離されて配置され、かつ、前記ゲート２１０が前記第二シリコン柱８２０から第二の絶縁体６１０で分離される。【００１９】
半導体装置は、更に第一シリコン柱８１０の一部に形成された第二導電形の高濃度不純物領域５２０と、第一シリコン柱８１０の一部に形成された第二導電形の高濃度不純物領域５３０と、半導体基板１００の一部に形成された第二導電形の高濃度不純物領域５１０と、第二シリコン柱８２０の一部に形成された第二導電型の高濃度不純物領域５４０とを備える。前記第二導電型の高濃度不純物領域５１０の一部に形成されたシリサイド領域７２０と、前記第二導電型の高濃度不純物領域５４０に形成されたシリサイド領域７１０と、前記シリサイド領域７２０の上に形成されたコンタクト４３０と、前記シリサイド領域７１０の上に形成されたコンタクト４２０と、前記ゲート２１０の上に形成されたコンタクト４１０と、半導体基板１００に形成された素子分離９１０とを備える。
第一シリコン柱８１０は、高濃度不純物領域５２０と、高濃度不純物領域５３０とを含む。第二シリコン柱８２０は、高濃度不純物領域５４０と、シリサイド領域７１０を含む。
第一の絶縁体３１０（ゲート絶縁体）はSiO2であり、第二の絶縁体６１０（層間膜）はSiO2である。【００２０】
本実施の形態で寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（１−１）が望ましい。
2009072192.tif 000010
（１−１）
具体的にゲート２１０の長さが２０nmで半導体基板１００の周囲長が31.4nm、ゲート絶縁膜３１０の換算膜厚Toxが１nm、層間膜がSiO2とする。ゲート２１０と半導体基板１００との間の容量Cov１と、層間膜６１０の誘電率εxと、ゲート２１０の一端部の横断面積S１と、ゲート２１０と半導体基板１００との距離Tspace1との関係は式（１−２）となり、（１−１）へ代入すると式（１−３）となる。
2009072192.tif 000011
（１−２）
2009072192.tif 000012
（１−３）【００２１】
ゲート容量Cgは、ゲート絶縁膜３１０のSiO2誘電率εoxとゲート２１０の長さｌと第一シリコン柱８１０の周囲長ｗとゲート絶縁膜３１０の換算膜厚Toxの式（１−４）であらわされるので、式（１−４）を（１−３）へ代入すると、ゲート２１０の横断面積S１とゲート２１０と半導体基板１００との距離Tspace1の条件式（１−５）が得られる。ここでゲート容量とはゲート２１０と第一シリコン柱８１０を電極とし、ゲート絶縁膜３１０を間に挟んだ容量のことである。
2009072192.tif 000013
（１−４）
2009072192.tif 000014
（１−５）【００２２】
この条件式（１−５）を満たすとき式（１−１）を満たすので式（１−６）が得られる。式（１−５），（１−６）の単位：nm）（１−図６）
2009072192.tif 000015
（１−６）【００２３】
なお、第一シリコン柱８１０は周囲長が１nm〜１００umであり、ゲート絶縁膜３１０はSiO2や高誘電率膜を用いるため換算膜厚は０．５nm〜１００nmである。ゲート２１０の長さは５nm〜１０umであり、層間膜の誘電率εxはSiO2やSiNを用いるため、３．８〜７．６とする。これらの構造において式（１−１）を満たす条件を求める。第一シリコン柱８１０は周囲長が１００umでかつ、ゲート絶縁膜３１０の膜厚は０．５nmである。また、ゲート２２０の長さは１０umでかつ、層間膜の誘電率εxは３．９である。よって、ゲート容量Cgはゲート絶縁膜３１０のSiO2誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の周囲長ｗとゲート絶縁膜３１０の換算膜厚Toxの式（１−８）であらわされるので、式（１−８）を（１−３）へ代入すると、ゲート２１０の横断面積S1とゲート２１０と半導体基板１００との距離Tspace1の条件式（１−９）が得られる。【００２４】
2009072192.tif 000016
（１−８）
2009072192.tif 000017
（１−９）
ここに、2e９とは、2×109である。【００２５】
この条件式（１−９）を満たすとき式（１−１）を満たすので式（１−１０）が得られる。（式（１−９），（１−１０）、（１−１１）の単位：nm）
2009072192.tif 000018
（１−１０）
また、式（１−１０）より式（１−１１）が得られる。
2009072192.tif 000019
（１−１１）
図６の矢印の方向へ行くに従って、CgよりCov1がより小さくなる。【００２６】
さらに、本実施の形態で寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（１−１２）が望ましい。
2009072192.tif 000020
（１−１２）【００２７】
具体的にゲート２２０の長さが２０nmで第一シリコン柱８１０の周囲長が31.4nm、ゲート絶縁膜３１０の換算膜厚Toxが１nm、層間膜がSiO2とする。ゲート２１０と第二シリコン柱８２０との間の容量Cov2と、層間膜６１０の誘電率εxと、ゲート２１０の他端部の横断面積S２と、ゲート２１０と第二シリコン柱８２０との距離Tspace2の関係は式（１−１３）となり（１−１２）へ代入すると式（１−１４）となる。
2009072192.tif 000021
（１−１３）
2009072192.tif 000022
（１−１４）【００２８】
ゲート容量Cgはゲート絶縁膜３１０のSiO2誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の周囲長ｗとゲート絶縁膜３１０の換算膜厚Toxの式（１−１５）であらわされるので、式（１−１５）を（１−１４）へ代入すると、ゲート２１０の横断面積S２とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１−１６）が得られる。（式（１−１６）の単位：nm）（図７）
2009072192.tif 000023
（１−１５）
2009072192.tif 000024
（１−１６）【００２９】
なお、第一シリコン柱８１０は周囲長が１nm〜１００umであり、ゲート絶縁膜３１０はSiO2や高誘電率膜を用いるため換算膜厚は０．５nm〜１００nmである。ゲート２１０の長さは５nm〜１０umであり、層間膜の誘電率εxはSiO2やSiNを用いるため、３．８〜７．６とする。これらの構造をにおいて式（１−１２）を満たす条件を求める。第一シリコン柱８１０は周囲長が１００umでかつ、ゲート絶縁膜３１０の膜厚は０．５nmである。また、ゲート２２０の長さは１０umでかつ、層間膜の誘電率εxは３．９のときである。よって、ゲート容量Cgはゲート絶縁膜３１０のSiO2誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の周囲長ｗとゲート絶縁膜３１０の換算膜厚Toxの式（１−１７）であらわされるので、式（１−１７）を（１−１４）へ代入すると、ゲート２１０の横断面積S2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１−１８）が得られる。【００３０】
2009072192.tif 000025
（１−１７）
2009072192.tif 000026
（１−１８）【００３１】
この条件式（１−１８）を満たすとき式（１−１２）を満たすので式（１−１９）が得られる。（式（１−１８），（１−１９）、（１−２０）の単位：nm）
2009072192.tif 000027
（１−１９）
また、式（１−１９）より式（１−２０）が得られる。
2009072192.tif 000028
（１−２０）
図７の矢印の方向へ行くに従って、CgよりCov2がより小さくなる。【００３２】
実施の形態２：半導体装置
実施の形態１の層間膜（第二の絶縁体）がSiO2ではなくSiNのときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図８に示す。図９は図８のカットラインＡ−Ａ’における概略断面図であり、図１０は図８の上面図であり、図１１は図９のカットラインB−B’における概略断面図であり、図１２は図９のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても同様に寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（２−１）が望ましい。
2009072192.tif 000029
（２−１）【００３３】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の周囲長が31.4nm、ゲート絶縁膜３１０の換算膜厚Toxが１nm、層間膜がSiNとする。実施の形態１の式（１−５）よりゲート２１０の横断面積S１とゲート２１０と半導体基板１００との距離Tspace1の条件式（２−２）が得られる。（式（２−２）の単位：nm）（図１３）
2009072192.tif 000030
（２−２）
図１３の矢印の方向へ行くに従って、CgよりCov１がより小さくなる。【００３４】
さらに、実施の形態１の層間膜がSiOではなくSiNのときも同様に寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov2が小さくなる式（２−３）が望ましい。
2009072192.tif 000031
（２−３）【００３５】
実施の形態例１の式（１−１６）よりゲート２１０の横断面積S2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（２−４）が得られる。（式（２−４）の単位：nm）（図１４）
2009072192.tif 000032
（２−４）
図１４の矢印の方向へ行くに従って、CgよりCov２がより小さくなる。【００３６】
実施の形態３：半導体装置
実施の形態１の層間膜がSiO2でゲート絶縁膜（第１の絶縁体）がHfO2のときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１５に示す。図１６は図１５のカットラインＡ−Ａ’における概略断面図であり、図１７は図１６の上面図であり、図１８は図１６のカットラインB−B’における概略断面図であり、図１９は図１６のカットラインC−C’における概略断面図である。本発明の半導体装置についても同様に寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（３−１）が望ましい。
2009072192.tif 000033
（３−１）【００３７】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の周囲長が31.4nm、ゲート絶縁膜３１０の換算膜厚Toxが１nm、層間膜がSiNとする。実施の形態１の式（１−５）よりゲート２１０の横断面積S１とゲート２１０と半導体基板１００との距離Tspace1の条件式（３−２）が得られる。（式（３−２）の単位：nm）（図２０）
2009072192.tif 000034
（３−２）
図２０の矢印の方向へ行くに従って、CgよりCov１がより小さくなる。【００３８】
さらに、実施の形態１の層間膜がSiO2でかつゲート絶縁膜がHfO2のとき、同様に寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov2が小さくなる式（３−３）が望ましい。
2009072192.tif 000035
（３−３）
実施の形態１の式（１−１６）よりゲート２１０の横断面積S2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（３−４）が得られる。式（３−４）の単位：nm）（図２１）
2009072192.tif 000036
（３−４）
図２１の矢印の方向へ行くに従って、CgよりCov２がより小さくなる。【００３９】
実施の形態４：半導体装置
実施の形態１の層間膜がSiO2ではなくSiNで、かつゲート絶縁膜がHfO2のときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図２２に示す。図２３は図２２のカットラインＡ−Ａ’における概略断面図であり、図２４は図２２の上面図であり、図２５は図２３のカットラインB−B’における概略断面図であり、図２６は図２３のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても同様に寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（４−１）が望ましい。
2009072192.tif 000037
（４−１）【００４０】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の周囲長が31.4nm、ゲート絶縁膜３１０の換算膜厚Toxが１nm、層間膜がSiNとする。実施の形態１の式（１−５）よりゲート２１０の横断面積S１とゲート２１０と半導体基板１００との距離Tspace1の条件式（４−２）が得られる。式（４−２）の単位：nm）（図２７）
2009072192.tif 000038
（４−２）
図２７の矢印の方向へ行くに従って、CgよりCov１がより小さくなる。【００４１】
さらに、実施の形態１の層間膜がSiO2ではなくSiNで、かつゲート絶縁膜がHfO2のときも同様に寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov2が小さくなる式（４−３）が望ましい。
2009072192.tif 000039
（４−３）【００４２】
実施の形態１の式（１−１６）よりゲート２１０の横断面積S2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（４−４）が得られる。（式（４−４）の単位：nm）（図２８）
2009072192.tif 000040
（４−４）
図２８の矢印の方向へ行くに従って、CgよりCov２がより小さくなる。【００４３】
実施の形態５：半導体装置
実施の形態５−８は、第一シリコン柱８１０の断面が円形の場合である。
実施の形態５では、第一の絶縁体310（ゲート絶縁体）はSiO2であり、第二の絶縁体610（層間膜）はSiO2である。
図２９は本発明の実施の形態５の半導体装置におけるトランジスタの概略鳥瞰図である。図３０は図２９のカットラインＡ−Ａ’における概略断面図であり、図３１は図２９の上面図であり、図３２は図３０のカットラインB−B’における概略断面図であり、図３３は図３０のカットラインC−C’における概略断面図である。実施の形態５の半導体装置は、第一導電型の半導体基板１００に形成された任意の横断面形状の第一シリコン柱８１０と、その表面の一部を囲む第一の絶縁体３１０と、その絶縁体３１０を囲むゲート２１０、および前記第一シリコン柱８１０の上部に形成された第二シリコン柱８２０を備える。前記ゲート２１０が半導体基板１００から第二の絶縁体６１０で分離されて配置され、かつ、前記ゲート２１０が前記第二シリコン柱８２０から第二の絶縁体６１０で分離される。【００４４】
半導体装置は、更に第一シリコン柱８１０の一部に形成された第二導電形の高濃度不純物領域５２０と、第一シリコン柱８１０の一部に形成された第二導電形の高濃度不純物領域５３０と、半導体基板１００の一部に形成された第二導電形の高濃度不純物領域５１０と、第二シリコン柱８２０の一部に形成された第二導電型の高濃度不純物領域５４０とを備える。前記第二導電型の高濃度不純物領域５１０の一部に形成されたシリサイド領域７２０と、前記第二導電型の高濃度不純物領域５４０に形成されたシリサイド領域７１０と、前記シリサイド領域７２０の上に形成されたコンタクト４３０と、前記シリサイド領域７１０の上に形成されたコンタクト４２０と、前記ゲート２１０の上に形成されたコンタクト４１０と、半導体基板１００に形成された素子分離９１０とを備える。【００４５】
本実施の形態も同様に寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（５−１）が望ましい。
2009072192.tif 000041
（５−１）
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の直径が10nm、ゲート絶縁膜３１０の膜厚Toxが１nm、層間膜がSiO２とする。ゲート２１０と半導体基板１００との間の容量Cov１と、層間膜６１０の誘電率εxと、ゲート２１０の横断面積S１と、ゲート２１０と半導体基板１００との距離Tspace1の関係は、式（５−２）となり（５−１）へ代入すると式（５−３）となる。【００４６】
2009072192.tif 000042
（５−２）
2009072192.tif 000043
（５−３）【００４７】
ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の半径Rと、ゲート絶縁膜３１０の膜厚Toxの式（５−４）であらわされ、ゲート２１０の横断面積S１はゲート一端部のゲート膜厚Tgate１と、第一シリコン柱８１０の半径Rと、ゲート絶縁膜３１０の膜厚Toxの式（５−５）であらわされるので、式（５−４）、（５−５）を（５−３）へ代入すると、ゲート２１０の横断面積S１とゲート２１０と半導体基板１００との距離Tspace1の条件式（５−６）が得られる。【００４８】
2009072192.tif 000044
（５−４）
2009072192.tif 000045
（５−５）
2009072192.tif 000046
（５−６）【００４９】
この条件式（５−６）を満たすとき式（５−１）を満たすので式（５−７）が得られる。（式（５−７）の単位：nm）図３４）
2009072192.tif 000047
（５−７）【００５０】
なお、第一シリコン柱８１０は周囲長が１nm〜１００umまでとする。ゲート絶縁膜３１０の膜厚は０．５nm〜１００nmまでとする。ゲート２１０の長さは５nm〜１０umとする。層間膜の誘電率εxは３．９〜７．６とする。これらの構造において式（５−１）を満たす条件を求める。第一シリコン柱８１０は周囲長が１００umでかつ、ゲート絶縁膜３１０の膜厚は０．５nmでかつ、ゲート２２０の長さは１０umでかつ、層間膜の誘電率εxは３．９である。ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の直径Rと、ゲート絶縁膜３１０の膜厚Toxの式（５−８）であらわされ、ゲート２１０の横断面積S１はゲート膜厚Tgate1と、第一シリコン柱８１０の直径Rと、ゲート絶縁膜３１０の膜厚Toxの式（５−９）であらわされるので、式（５−８）、（５−９）を（５−１）へ代入すると、ゲート２１０の横断面積S１とゲート２１０と半導体基板１００との距離Tspace1の条件式（５−１０）が得られる。
2009072192.tif 000048
【００５１】
（５−８）
2009072192.tif 000049
（５−９）
2009072192.tif 000050
（５−１０）【００５２】
この条件式（５−１０）を満たすとき式（５−１）を満たすので式（５−１１）が得られる。（式（５−１１）、（５−１２）の単位：μm））
2009072192.tif 000051
（５−１１）
また、式（５−１１）より式（５−１２）が得られる。
2009072192.tif 000052
（５−１２）
図３４の矢印の方向へ行くに従って、CgよりCov１がより小さくなる。【００５３】
さらに、同様に寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（５−１）が望ましい。
2009072192.tif 000053
（５−１３）【００５４】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の直径が10nm、ゲート絶縁膜３１０の膜厚Toxが１nm、層間膜がSiO２とする。ゲート２１０と半導体基板１００との間の容量Cov２と、層間膜６１０の誘電率εxと、ゲート２１０の横断面積S２と、ゲート２１０と第二シリコン柱８２０との距離Tspace２の関係は、式（５−１４）となり（５−１３）へ代入すると式（５−１５）となる。【００５５】
2009072192.tif 000054
（５−１４）
2009072192.tif 000055
（５−１５）【００５６】
ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の直径Rと、ゲート絶縁膜３１０の膜厚Toxの式（５−１６）であらわされ、ゲート２１０の横断面積S２はゲート他端部のゲート膜厚Tgate２と、第一シリコン柱８１０の直径Rと、ゲート絶縁膜３１０の膜厚Toxの式（５−５）であらわされるので、式（５−１６）、（５−１７）を（５−１５）へ代入すると、ゲート２１０の横断面積S２とゲート２１０と第二シリコン柱８２０との距離Tspace２の条件式（５−１８）が得られる。【００５７】
2009072192.tif 000056
（５−１６）
2009072192.tif 000057
（５−１７）
2009072192.tif 000058
（５−１８）【００５８】
この条件式（５−１８）を満たすとき式（５−１３）を満たすので式（５−１９）が得られる。（式（５−１９）の単位：nm）図３５）
2009072192.tif 000059
（５−１９）【００５９】
なお、第一シリコン柱８１０は周囲長が１nm〜１００umまでとする。ゲート絶縁膜３１０の膜厚は０．５nm〜１００nmまでとする。ゲート２１０の長さは５nm〜１０umとする。層間膜の誘電率εxは３．９〜７．６とする。これらの構造において式（５−１３）を満たす条件を求める。第一シリコン柱８１０は周囲長が１００umでかつ、ゲート絶縁膜３１０の膜厚は０．５nmでかつ、ゲート２２０の長さは１０umでかつ、層間膜の誘電率εxは３．９である。ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の直径Rと、ゲート絶縁膜３１０の膜厚Toxの式（５−２０）であらわされ、ゲート２１０の横断面積S２はゲート膜厚Tgate2と、第一シリコン柱８１０の直径Rと、ゲート絶縁膜３１０の膜厚Toxの式（５−２１）であらわされるので、式（５−２０）、（５−２１）を（５−１３）へ代入すると、ゲート２１０の横断面積S２とゲート２１０と第二シリコン柱８２０との距離Tspace２の条件式（５−２２）が得られる。【００６０】
2009072192.tif 000060
（５−２０）
2009072192.tif 000061
（５−２１）
2009072192.tif 000062
（５−２２）【００６１】
この条件式（５−２２）を満たすとき式（５−１３）を満たすので式（５−２３）が得られる。
（式（５−２３）、（５−２４）の単位：μm））
2009072192.tif 000063
（５−２３）
また、式（５−２３）より式（５−２４）が得られる。
2009072192.tif 000064
（５−２４）
図３５の矢印の方向へ行くに従って、CgよりCov２がより小さくなる。【００６２】
実施の形態６：半導体装置
実施の形態５の層間膜がSiO2ではなくSiNの場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図３６に示す。図３７は図３６のカットラインＡ−Ａ’における概略断面図であり、図３８は図３６の上面図であり、図３９は図３７のカットラインB−B’における概略断面図であり、図４０は図３７のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（６−１）が望ましい。
2009072192.tif 000065
（６−１）【００６３】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の直径が10nm、ゲート絶縁膜３１０がSiO2であり、膜厚Toxが１.０nmとする。実施の形態５の式（５−６）よりゲート２１０の膜厚Tgate1とゲート２１０と半導体基板１００との距離Tspace1の条件式（６−２）が得られる。（式（６−２）の単位：nm）図４１）
2009072192.tif 000066
（６−２）
図４１の矢印の方向へ行くに従って、CgよりCov１がより小さくなる。【００６４】
さらに、実施の形態５の層間膜がSiO2ではなくSiNの場合、寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（６−３）が望ましい。
2009072192.tif 000067
（６−３）
実施の形態５の式（５−１８）よりゲート２１０の膜厚Tgate2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（６−４）が得られる。（式（６−４）の単位：nm）図４２）
2009072192.tif 000068
（６−４）
図４２の矢印の方向へ行くに従って、CgよりCov2がより小さくなる。【００６５】
実施の形態７：半導体装置
実施の形態５のゲート絶縁膜３１０がSiO２ではなくHfO2のときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図４３に示す。図４４は図４３のカットラインＡ−Ａ’における概略断面図であり、図４５は図４３の上面図であり、図４６は図４４のカットラインB−B’における概略断面図であり、図４７は図４４のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（７−１）が望ましい。
2009072192.tif 000069
（７−１）【００６６】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の直径が10nm、ゲート絶縁膜３１０がHfO2であり、膜厚ToxがEOT=１.3nmとする。実施の形態５の式（５−６）よりゲート２１０の膜厚Tgate1とゲート２１０と半導体基板１００との距離Tspace1の条件式（７−２）が得られる。（式（７−２）の単位：nm）図４８）
2009072192.tif 000070
（７−２）
図４８の矢印の方向へ行くに従って、CgよりCov１がより小さくなる。【００６７】
さらに、実施の形態５のゲート絶縁膜３１０がSiO２ではなくHfO2のときも、寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（７−３）が望ましい。
2009072192.tif 000071
（７−３）【００６８】
実施の形態５の式（５−１８）よりゲート２１０の膜厚Tgate2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（７−４）が得られる。（式（７−４）の単位：nm）図４９）
2009072192.tif 000072
（７−４）
図４９の矢印の方向へ行くに従って、CgよりCov２がより小さくなる。【００６９】
実施の形態８：半導体装置
実施の形態５の層間膜がSiO2ではなくSiNであり、ゲート絶縁膜３１０がSiO２ではなくHfO2ときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図５０に示す。図５１は図５０のカットラインＡ−Ａ’における概略断面図であり、図５２は図５０の上面図であり、図５３は図５１のカットラインB−B’における概略断面図であり、図５４は図５１のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（８−１）が望ましい。
2009072192.tif 000073
（８−１）【００７０】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の直径が10nm、ゲート絶縁膜３１０がHfO2であり、膜厚ToxがEOT=１.3nmとする。実施の形態５の式（５−６−２）よりゲート２１０の膜厚Tgate1とゲート２１０と半導体基板１００との距離Tspace1の条件式（８−２）が得られる。（式（８−２）の単位：nm）図５５）
2009072192.tif 000074
（８−２）
図５５の矢印の方向へ行くに従って、CgよりCoｖ１がより小さくなる。【００７１】
さらに、実施の形態５の層間膜がSiO2ではなくSiNであり、ゲート絶縁膜３１０がSiO２ではなくHfO2のときも、寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（８−３）が望ましい。
2009072192.tif 000075
（８−３）【００７２】
実施の形態５の式（５−１８）よりゲート２１０の膜厚Tgate2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（８−４）が得られる。（式（８−４）の単位：nm）図５６）
2009072192.tif 000076
（８−４）
図５６の矢印の方向へ行くに従って、CgよりCoｖ２がより小さくなる。【００７３】
実施の形態９：半導体装置
実施の形態９−１２は、第一シリコン柱８１０の断面が正方形の場合である。
実施の形態９では、第一の絶縁体310（ゲート絶縁体）はSiO2であり、第二の絶縁体610（層間膜）はSiO2である。  図５７は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図５８は図５７のカットラインＡ−Ａ’における概略断面図であり、図５９は図５７の上面図であり、図６０は図５８のカットラインB−B’における概略断面図であり、図６１は図５８のカットラインC−C’における概略断面図であり。実施の形態９の半導体装置は、第一導電型の半導体基板１００に形成された横断面形状が正方形の四角第一シリコン柱８１０と、その表面の一部を囲む第一の絶縁体３１０と、その絶縁体３１０を囲むゲート２１０、および前記第一シリコン柱８１０の上部に形成された第二シリコン柱８２０とを備える。前記ゲート２１０が半導体基板１００から第二の絶縁体６１０で分離されて配置され、かつ、前記ゲート２１０が前記第二シリコン柱８２０から第二の絶縁体６１０で分離される。【００７４】
半導体装置は、更に第一シリコン柱８１０の一部に形成された第二導電形の高濃度不純物領域５２０と、第一シリコン柱８１０の一部に形成された第二導電形の高濃度不純物領域５３０と、半導体基板１００の一部に形成された第二導電形の高濃度不純物領域５１０と、第二シリコン柱８２０の一部に形成された第二導電形の高濃度不純物領域５４０とを備える。前記第二導電形の高濃度不純物領域５１０の一部に形成されたシリサイド領域７２０と、前記第二導電形の高濃度不純物領域５４０に形成されたシリサイド領域７１０と、前記シリサイド領域７２０の上に形成されたコンタクト４３０と、前記シリサイド領域７１０の上に形成されたコンタクト４２０と、前記ゲート２１０の上に形成されたコンタクト４１０と、半導体基板１００に形成された素子分離９１０とを備える。【００７５】
本実施の形態で寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（９−１）が望ましい。
2009072192.tif 000077
（９−１）【００７６】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の一辺が１０nm、ゲート絶縁膜３１０の膜厚Toxが１nm、層間膜がSiO2とする。ゲート２１０と半導体基板１００との間の容量Cov１と、層間膜６１０の誘電率εxと、ゲート２１０の横断面積S１と、ゲート２１０と半導体基板１００との距離Tspace1の関係は式（９−２）となり（９−１）へ代入すると条件式（９−３）が得られる。
2009072192.tif 000078
（９−２）
2009072192.tif 000079
（９−３）【００７７】
ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の一辺の長さRとゲート絶縁膜３１０の膜厚Toxの式（９−４）であらわされ、ゲート２１０の横断面積S１は式（９−５）であらわされるので、式（９−４）、（９−５）を（９−１）へ代入すると、ゲート２１０の横断面積S１とゲート２１０と半導体基板１００との距離Tspace1の条件式（９−６）が得られる。【００７８】
2009072192.tif 000080
（９−４）
2009072192.tif 000081
（９−５）
2009072192.tif 000082
（９−６）【００７９】
この条件式（９−６）を満たすとき式（９−１）を満たすので、数値を代入して式（９−７）が得られる。（式（９−７）の単位：nm）図６２）
2009072192.tif 000083
（９−７）【００８０】
なお、第一シリコン柱８１０は一辺の長さが０．２５nm〜２５umまでとする。ゲート絶縁膜３１０の膜厚は０．５nm〜１００nmまでとする。ゲート２１０の長さは５nm〜１０umとする。層間膜の誘電率εxは３．９〜７．６とする。これらの構造において式（９−１）を満たす条件を求める。第一シリコン柱８１０の一辺Rが２５umでかつ、ゲート絶縁膜３１０の膜厚は０．５nmでかつ、ゲート２２０の長さは１０umでかつ、層間膜の誘電率εxは３．９である。ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の一辺Rとゲート絶縁膜３１０の膜厚Toxの式（９−８）であらわされ、ゲート２１０の横断面積S１は式（９−９）であらわされるので、式（９−８）、（９−９）を（９−３）へ代入すると、ゲート２１０の膜厚Tgate1とゲート２１０と半導体基板１００との距離Tspace1の条件式（９−１０）が得られる。【００８１】
2009072192.tif 000084
（９−８）
2009072192.tif 000085
（９−９）
2009072192.tif 000086
（９−１０）【００８２】
この条件式（９−１０）を満たすとき式（９−１）を満たすので、数値を代入して式（９−１１）が得られる。（式（９−１１）、（９−１２）の単位：μm）
2009072192.tif 000087
（９−１１）
また、式（９−１１）より式（９−１２）が得られる。
2009072192.tif 000088
（９−１２）
図６２の矢印の方向へ行くに従って、CgよりCoｖ１がより小さくなる。【００８３】
本実施の形態で寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（９−１３）が望ましい。
2009072192.tif 000089
（９−１３）【００８４】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の一辺が１０nm、ゲート絶縁膜３１０の膜厚Toxが１nm、層間膜がSiO2とする。ゲート２１０と第二シリコン柱８２０との間の容量Cov2と、層間膜６１０の誘電率εxと、ゲート２１０の横断面積S２と、ゲート２１０と第二シリコン柱８２０との距離Tspace2の関係は式（９−１４）となり（９−１３）へ代入すると条件式（９−１５）が得られる。
2009072192.tif 000090
（９−１４）
2009072192.tif 000091
（９−１５）【００８５】
ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の周囲長ｗとゲート絶縁膜３１０の膜厚Toxの式（９−１６）であらわされ、ゲート２１０の横断面積S２は式（９−１７）であらわされるので、式（９−１６）、（９−１７）を（９−１３）へ代入すると、ゲート２１０の横断面積S２とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（９−１８）が得られる。【００８６】
2009072192.tif 000092
（９−１６）
2009072192.tif 000093
（９−１７）
2009072192.tif 000094
（９−１８）【００８７】
この条件式（９−１８）を満たすとき式（９−１）を満たすので、数値を代入して式（９−１９）が得られる。（式（９−１９）の単位：nm）（図６３）
2009072192.tif 000095
（９−１９）【００８８】
なお、第一シリコン柱８１０は一辺の長さが０．２５nm〜２５umまでとする。ゲート絶縁膜３１０の膜厚は０．５nm〜１００nmまでとする。ゲート２１０の長さは５nm〜１０umとする。層間膜の誘電率εxは３．９〜７．６とする。これらの構造において式（９−１）を満たす条件を求める。第一シリコン柱８１０は周囲長が２５umでかつ、ゲート絶縁膜３１０の膜厚は０．５nmでかつ、ゲート２２０の長さは１０umでかつ、層間膜の誘電率εxは３．９である。ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の周囲長ｗとゲート絶縁膜３１０の膜厚Toxの式（９−２０）であらわされ、ゲート２１０の横断面積S２は式（９−２１）であらわされるので、式（９−２０）、（９−２１）を（９−１３）へ代入すると、ゲート２１０の横断面積S2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（９−２２）が得られる。【００８９】
2009072192.tif 000096
（９−２０）
2009072192.tif 000097
（９−２１）
2009072192.tif 000098
（９−２２）【００９０】
この条件式（９−２２）を満たすとき式（９−１３）を満たすので、数値を代入して式（９−２３）が得られる。（式（９−２３）、（９−２４）の単位：μm）
2009072192.tif 000099
（９−２３）
また、式（９−１３）より式（９−２４）が得られる。
2009072192.tif 000100
（９−２４）
図６３の矢印の方向へ行くに従って、CgよりCoｖ２がより小さくなる。【００９１】
実施の形態１０：半導体装置
実施の形態９の層間膜６２０がSiO２ではなくSiNのときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図６４に示す。図６５は図６４のカットラインＡ−Ａ’における概略断面図であり、図６６は図６４の上面図であり、図６７は図６５のカットラインB−B’における概略断面図であり、図６８は図６５のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（１０−１）が望ましい。
2009072192.tif 000101
（１０−１）【００９２】
具体的にはゲート２１０の長さが２０nmで第一シリコン柱８１０の一辺が10nm、ゲート絶縁膜３１０の膜厚ToxがEOT=１.0nmとする。実施の形態９の式（９−６）よりゲート２１０の膜厚Tgate1とゲート２１０と半導体基板１００との距離Tspace1の条件式（１０−２）が得られる。（式（１０−２）の単位：nm）（図６９）
2009072192.tif 000102
（１０−２）
図６９の矢印の方向へ行くに従って、CgよりCoｖ１がより小さくなる。【００９３】
さらに、実施の形態９の層間膜５３０がSiO２ではなくSiNのときも、寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（１０−３）が望ましい。
2009072192.tif 000103
（１０−３）【００９４】
実施の形態９の式（９−１８）よりゲート２１０の膜厚Tgate2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１０−４）が得られる。（式（１０−４）の単位：nm）（図７０）
2009072192.tif 000104
（１０−４）
図７０の矢印の方向へ行くに従って、CgよりCoｖ２がより小さくなる。【００９５】
実施の形態１１：半導体装置
実施の形態９のゲート絶縁膜３１０がSiO２ではなくHfO2のときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図７１に示す。図７２は図７１のカットラインＡ−Ａ’における概略断面図であり、図７３は図７１の上面図であり、図７４は図７２のカットラインB−B’における概略断面図であり、図７５は図７２のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（１１−１）が望ましい。
2009072192.tif 000105
（１１−１）【００９６】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の一辺が10nm、ゲート絶縁膜３１０がHfO2であり、膜厚ToxがEOT=１.3nmとする。実施の形態９の式（９−６）よりゲート２１０の膜厚Tgate1とゲート２１０と半導体基板１００との距離Tspace1の条件式（１１−２）が得られる。（式（１１−２）の単位：nm）（図７６）
2009072192.tif 000106
（１１−２）
図７６の矢印の方向へ行くに従って、CgよりCoｖ１がより小さくなる。【００９７】
さらに、実施の形態９のゲート絶縁膜３１０がSiO２ではなくHfO2のときも、寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（１１−３）が望ましい。
2009072192.tif 000107
（１１−３）
実施の形態９の式（９−１８）よりゲート２１０の膜厚Tgate2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１１−４）が得られる。（式（１１−４）の単位：nm）（図７７）
2009072192.tif 000108
（１１−４）
図７７の矢印の方向へ行くに従って、CgよりCoｖ２がより小さくなる。【００９８】
実施の形態１２：半導体装置
実施の形態９のゲート絶縁膜３１０がSiO２ではなくHfO2で、かつ層間膜６２０がSiO２ではなくSiNのときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図７８に示す。図７９は図７８のカットラインＡ−Ａ’における概略断面図であり、図８０は図７８の上面図であり、図８１は図７７のカットラインB−B’における概略断面図であり、図８２は図７７のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（１２−１）が望ましい。
2009072192.tif 000109
（１２−１）【００９９】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の一辺が10nm、ゲート絶縁膜３１０がHfO2であり、膜厚ToxがEOT=１.3nmとする。実施の形態９の式（９−６）よりゲート２１０の膜厚Tgate1とゲート２１０と半導体基板１００との距離Tspace1の条件式（１２−２）が得られる。（式（１２−２）の単位：nm）（図８３）
2009072192.tif 000110
（１２−２）
図８３の矢印の方向へ行くに従って、CgよりCoｖ１がより小さくなる。【０１００】
さらに、実施の形態３のゲート絶縁膜３１０がSiO２ではなくHfO2で、かつ層間膜５２０がSiO２ではなくSiNのとき、寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（１２−３）が望ましい。
2009072192.tif 000111
（１２−３）【０１０１】
実施の形態９の式（９−１８）よりゲート２１０の膜厚Tgate2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１２−４）が得られる。（式（１２−４）の単位：nm）（図８４）
2009072192.tif 000112
（１２−４）
図８４の矢印の方向へ行くに従って、CgよりCoｖ２がより小さくなる。【０１０２】
実施の形態１３：半導体装置
実施の形態１３−１６は、第一シリコン柱８１０の断面が長方形の場合である。  実施の形態１３では、第一の絶縁体310（ゲート絶縁体）はSiO2であり、第二の絶縁体610（層間膜）はSiO2である。
図８５は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図８６は図８５のカットラインＡ−Ａ’における概略断面図であり、図８７は図８５の上面図であり、図８８は図８６のカットラインB−B’における概略断面図であり、図８９は図８６のカットラインC−C’における概略断面図である。実施の形態１３の半導体装置は、第一導電型の半導体基板１００に形成された横断面形状が四角形の第一シリコン柱８１０と、その表面の一部を囲む第一の絶縁体３１０と、その絶縁体３１０を囲むゲート２１０、および前記第一シリコン柱８１０の上部に形成された第二シリコン柱８２０とを備える。前記ゲート２１０が半導体基板１００から第二の絶縁体６１０で分離されて配置され、かつ、前記ゲート２１０が前記第二シリコン柱８２０から第二の絶縁体６１０で分離される。【０１０３】
半導体装置は、更に第一シリコン柱８１０の一部に形成された第二導電形の高濃度不純物領域５２０と、第一シリコン柱８１０の一部に形成された第二導電形の高濃度不純物領域５３０と、半導体基板１００の一部に形成された第二導電形の高濃度不純物領域５１０と第二シリコン柱８２０の一部に形成された第二導電形の高濃度不純物領域５４０とを備える。前記第二導電形の高濃度不純物領域５１０の一部に形成されたシリサイド領域７２０と、前記第二導電形の高濃度不純物領域５４０に形成されたシリサイド領域７１０と、前記シリサイド領域７２０の上に形成されたコンタクト４３０と、前記シリサイド領域７１０の上に形成されたコンタクト４２０と、前記ゲート２１０の上に形成されたコンタクト４１０と、半導体基板１００に形成された素子分離９１０とを備える。【０１０４】
本実施の形態で寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（１３−１）が望ましい。
2009072192.tif 000113
（１３−１）【０１０５】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の一辺が１０nm、他方の辺が２０nm,、ゲート絶縁膜３１０の膜厚Toxが１nm、層間膜がSiO2とする。ゲート２１０と半導体基板１００との間の容量Cov１と、層間膜６１０の誘電率εxと、ゲート２１０の横断面積S１と、ゲート２１０と半導体基板１００との距離Tspace1の関係は式（１３−２）となり（１３−１）へ代入すると条件式（１３−３）が得られる。
2009072192.tif 000114
（１３−２）
2009072192.tif 000115
（１３−３）【０１０６】
ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の一辺Rと他方の辺２Rとゲート絶縁膜３１０の膜厚Toxの式（１３−４）であらわされ、ゲート２１０の横断面積S１は式（１３−５）であらわされるので、式（１３−４）、（１３−５）を（１３−１）へ代入すると、ゲート２１０の横断面積S１とゲート２１０と半導体基板１００との距離Tspace1の条件式（１３−６）が得られる。
2009072192.tif 000116
（１３−４）
2009072192.tif 000117
（１３−５）
2009072192.tif 000118
（１３−６）【０１０７】
この条件式（１３−６）を満たすとき式（１３−１）を満たすので、数値を代入して式（１３−７）が得られる。（式（１３−７）の単位：nm）（図９０）
2009072192.tif 000119
（１３−７）
なお、第一シリコン柱８１０は一辺の長さが０．２５nm〜２５umまでとする。ゲート絶縁膜３１０の膜厚は０．５nm〜１００nmまでとする。ゲート２１０の長さは５nm〜１０umとする。層間膜の誘電率εxは３．９〜７．６とする。これらの構造において式（１３−１）を満たす条件を求める。第一シリコン柱８１０の一辺Rが２５umでかつ、ゲート絶縁膜３１０の膜厚は０．５nmでかつ、ゲート２２０の長さは１０umでかつ、層間膜の誘電率εxは３．９である。ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の一辺Rとゲート絶縁膜３１０の膜厚Toxの式（１３−８）であらわされ、ゲート２１０の横断面積S１は式（１３−９）であらわされるので、式（１３−８）、（１３−９）を（１３−３）へ代入すると、ゲート２１０の膜厚Tgate1とゲート２１０と半導体基板１００との距離Tspace1の条件式（１３−１０）が得られる。【０１０８】
2009072192.tif 000120
（１３−８）
2009072192.tif 000121
（１３−９）
2009072192.tif 000122
（１３−１０）【０１０９】
この条件式（１３−１０）を満たすとき式（１３−１）を満たすので、数値を代入して式（１３−１１）が得られる。（式（１３−１１）（１３−１２）の単位：μm）
2009072192.tif 000123
（１３−１１）
また、式（１３−１１）より式（１３−１２）が得られる。
2009072192.tif 000124
（１３−１２）
図９０の矢印の方向へ行くに従って、CgよりCoｖ１がより小さくなる。【０１１０】
本実施の形態で寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（１３−１３）が望ましい。
2009072192.tif 000125
（１３−１３）
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の一辺が１０nm、ゲート絶縁膜３１０の膜厚Toxが１nm、層間膜がSiO2とする。ゲート２１０と第二シリコン柱８２０との間の容量Cov2と、層間膜６１０の誘電率εxと、ゲート２１０の横断面積S２と、ゲート２１０と第二シリコン柱８２０との距離Tspace2の関係は式（１３−１４）となり（１３−１３）へ代入すると条件式（１３−１５）が得られる。【０１１１】
2009072192.tif 000126
（１３−１４）
2009072192.tif 000127
（１３−１５）【０１１２】
ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の周囲長ｗとゲート絶縁膜３１０の膜厚Toxの式（１３−１６）であらわされ、ゲート２１０の横断面積S２は式（１３−１７）であらわされるので、式（１３−１６）、（１３−１７）を（１３−１６）へ代入すると、ゲート２１０の横断面積S２とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１３−１８）が得られる。【０１１３】
2009072192.tif 000128
（１３−１６）
2009072192.tif 000129
（１３−１７）
2009072192.tif 000130
（１３−１８）【０１１４】
この条件式（１３−１８）を満たすとき式（１３−１３）を満たすので、数値を代入して式（１３−１９）が得られる。（式（１３−１９）の単位：nm）（図９１）
2009072192.tif 000131
（１３−１９）【０１１５】
なお、第一シリコン柱８１０は一辺の長さが０．２５nm〜２５umまでとする。ゲート絶縁膜３１０の膜厚は０．５nm〜１００nmまでとする。ゲート２１０の長さは５nm〜１０umとする。層間膜の誘電率εxは３．９〜７．６とする。これらの構造において式（１３−１）を満たす条件を求める。第一シリコン柱８１０は周囲長が２５umでかつ、ゲート絶縁膜３１０の膜厚は０．５nmでかつ、ゲート２２０の長さは１０umでかつ、層間膜の誘電率εxは３．９である。ゲート容量Cgはゲート絶縁膜３１０の誘電率εoxとゲート２２０の長さｌと第一シリコン柱８１０の周囲長ｗとゲート絶縁膜３１０の膜厚Toxの式（１３−２０）であらわされ、ゲート２１０の横断面積S２は式（１３−２１）であらわされるので、式（１３−２０）、（１３−２１）を（１３−１５）へ代入すると、ゲート２１０の横断面積S2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１３−２２）が得られる。【０１１６】
2009072192.tif 000132
（１３−２０）
2009072192.tif 000133
（１３−２１）
2009072192.tif 000134
（１３−２２）【０１１７】
この条件式（１３−２２）を満たすとき式（１３−２３）を満たすので、数値を代入して式（１３−２４）が得られる。（式（１３−２３）、（１３−２４）の単位：μm）
2009072192.tif 000135
（１３−２３）
また、式（１３−２３）より式（１３−２４）が得られる。
2009072192.tif 000136
（１３−２４）
図９１の矢印の方向へ行くに従って、CgよりCoｖ２がより小さくなる。【０１１８】
実施の形態１４：半導体装置
実施の形態１３の層間膜６２０がSiO２ではなくSiNのときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図９２に示す。図９３は図９２のカットラインＡ−Ａ’における概略断面図であり、図９４は図９２の上面図であり、図９５は図９３のカットラインB−B’における概略断面図であり、図９６は図９３のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（１４−１）が望ましい。
2009072192.tif 000137
（１４−１）【０１１９】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の一辺が10nm、他方の辺が２０nmの場合、ゲート絶縁膜３１０の膜厚ToxがEOT=１.0nmとする。実施の形態１３の式（１３−６）よりゲート２１０の膜厚Tgate2とゲート２１０と半導体基板１００との距離Tspace2の条件式（１４−２）が得られる。（式（１４−２）の単位：nm）（図９７）
2009072192.tif 000138
（１４−２）
図９７の矢印の方向へ行くに従って、CgよりCoｖ１がより小さくなる。【０１２０】
さらに、実施の形態１３の層間膜５３０がSiO２ではなくSiNのときも、寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（１４−３）が望ましい。
2009072192.tif 000139
（１４−３）【０１２１】
実施の形態１３の式（１３−１８）よりゲート２１０の膜厚Tgate2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１４−４）が得られる。（式（１４−４）の単位：nm）（図９８）
2009072192.tif 000140
（１４−４）
図９８の矢印の方向へ行くに従って、CgよりCoｖ２がより小さくなる。【０１２２】
実施の形態１５：半導体装置
実施の形態１３のゲート絶縁膜３１０がSiO２ではなくHfO2のときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図９９に示す。図１００は図９９のカットラインＡ−Ａ’における概略断面図であり、図１０１は図９９の上面図であり、図１０２は図１００のカットラインB−B’における概略断面図であり、図１０３は図１００のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（１５−１）が望ましい。
2009072192.tif 000141
（１５−１）【０１２３】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の一辺が10nm、ゲート絶縁膜３１０がHfO2であり、膜厚ToxがEOT=１.3nmとする。実施の形態１３の式（１３−６）よりゲート２１０の膜厚Tgate2とゲート２１０と半導体基板１００との距離Tspace2の条件式（１５−２）が得られる。（式（１５−２）の単位：nm）（図１０４）
2009072192.tif 000142
（１５−２）
図１０４の矢印の方向へ行くに従って、CgよりCoｖ１がより小さくなる。【０１２４】
さらに、実施の形態１３のゲート絶縁膜３１０がSiO２ではなくHfO2のときも、寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（１５−３）が望ましい。
2009072192.tif 000143
（１５−３）【０１２５】
実施の形態１３の式（１３−１８）よりゲート２１０の膜厚Tgate2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１５−４）が得られる。（式（１５−４）の単位：nm）（図１０５）
2009072192.tif 000144
（１５−４）
図１０５の矢印の方向へ行くに従って、CgよりCoｖ２がより小さくなる。【０１２６】
実施の形態１６：半導体装置
実施の形態１３のゲート絶縁膜３１０がSiO２ではなくHfO2で、かつ層間膜６２０がSiO２ではなくSiNのときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１０６に示す。図１０７は図１０６のカットラインＡ−Ａ’における概略断面図であり、図１０８は図１０６の上面図であり、図１０９は図１０７のカットラインB−B’における概略断面図であり、図１１０は図１０７のカットラインC−C’における概略断面図である。本実施の形態の半導体装置についても寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と半導体基板１００の間の寄生容量Cov１が小さくなる式（１６−１）が望ましい。
2009072192.tif 000145
（１６−１）【０１２７】
具体的にはゲート２２０の長さが２０nmで第一シリコン柱８１０の一辺が10nm、ゲート絶縁膜３１０がHfO2であり、膜厚ToxがEOT=１.3nmとする。実施の形態１３の式（１３−６）よりゲート２１０の膜厚Tgate1とゲート２１０と半導体基板１００との距離Tspace1の条件式（１６−２）が得られる。（式（１６−２）の単位：nm）（図１１１）
2009072192.tif 000146
（１６−２）
図１１１の矢印の方向へ行くに従って、CgよりCoｖ１がより小さくなる。【０１２８】
さらに、実施の形態３のゲート絶縁膜３１０がSiO２ではなくHfO2で、かつ層間膜５２０がSiO２ではなくSiNのとき、寄生容量を小さくするために、ゲート容量Cgよりゲート２１０と第二シリコン柱８２０の間の寄生容量Cov２が小さくなる式（１６−３）が望ましい。
2009072192.tif 000147
（１６−３）
実施の形態１３の式（１３−１８）よりゲート２１０の膜厚Tgate2とゲート２１０と第二シリコン柱８２０との距離Tspace2の条件式（１６−４）が得られる。（式（１６−４）の単位：nm）（図１１２）
2009072192.tif 000148
（１６−４）
図１１２の矢印の方向へ行くに従って、CgよりCoｖ２がより小さくなる。【０１２９】
かくして本発明によれば、第一導電型の半導体基板の一部に形成された第二導電型の不純物領域の上に形成された任意の横断面形状の第一シリコン柱表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートおよび第一シリコン柱の上部に形成された第二導電型の不純物領域を含む第二シリコン柱から構成されており、かつ、ゲートが半導体基板から第一の絶縁体で分離されて配置され、かつ、ゲートが第二シリコン柱から第二の絶縁体で分離され、かつゲート容量よりゲートと半導体基板間容量が小さいことと、ゲート容量よりゲートと第二シリコン柱間容量が小さくなることを特徴とする半導体装置が提供される。
上記構成の半導体装置によれば半導体デバイスの寄生容量を低減できるので、高速かつ低消費電力のULSI（超大規模集積回路）の半導体装置を提供することができる。
【図面の簡単な説明】
【０１３０】
【図１】本発明の半導体装置の実施の形態１を示す平面図である。
【図２】図１の半導体装置のA―A’断面図である。
【図３】図１の半導体装置の上面図である。
【図４】図２の半導体装置のB―B’断面図である。
【図５】図２の半導体装置のC―C’断面図である。
【図６】図１の半導体装置についてCov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図７】図１の半導体装置についてCov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図８】本発明の半導体装置の実施の形態２を示す平面図である。
【図９】図８の半導体装置のA―A’断面図である。
【図１０】図８の半導体装置の上面図である。
【図１１】図９の半導体装置のB―B’断面図である。
【図１２】図９の半導体装置のC―C’断面図である。
【図１３】図９の半導体装置について層間膜がSiNの場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図１４】図９の半導体装置について層間膜がSiNの場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図１５】本発明の半導体装置の実施の形態３を示す平面図である。
【図１６】図１５の半導体装置のA―A’断面図である。
【図１７】図１５の半導体装置の上面図である。
【図１８】図１６の半導体装置のB―B’断面図である。
【図１９】図１６の半導体装置のC―C’断面図である。
【図２０】図１５の半導体装置についてゲート絶縁膜がHfO2の場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図２１】図１５の半導体装置についてゲート絶縁膜がHfO2の場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図２２】本発明の半導体装置の実施の形態４を示す平面図である。
【図２３】図２２の半導体装置のA―A’断面図である。
【図２４】図２２の半導体装置の上面図である。
【図２５】図２３の半導体装置のB―B’断面図である。
【図２６】図２３の半導体装置のC―C’断面図である。
【図２７】図２２の半導体装置についてゲート絶縁膜がHfO2で、層間膜がSiNの場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図２８】図２２の半導体装置についてゲート絶縁膜がHfO2で、層間膜がSiNの場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図２９】本発明の半導体装置の実施の形態５を示す平面図である。
【図３０】図２９の半導体装置のA―A’断面図である。
【図３１】図２９の半導体装置の上面図である。
【図３２】図３０の半導体装置のB―B’断面図である。
【図３３】図３０の半導体装置のC―C’断面図である。
【図３４】図２９の半導体装置についてCov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図３５】図２９の半導体装置についてCov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図３６】本発明の半導体装置の実施の形態６を示す平面図である。
【図３７】図３６の半導体装置のA―A’断面図である。
【図３８】図３６の半導体装置の上面図である。
【図３９】図３７の半導体装置のB―B’断面図である。
【図４０】図３７の半導体装置のC―C’断面図である。
【図４１】図３６の半導体装置について層間膜がSiNの場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図４２】図３６の半導体装置について層間膜がSiNの場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図４３】本発明の半導体装置の実施の形態７を示す平面図である。
【図４４】図４３の半導体装置のA―A’断面図である。
【図４５】図４３の半導体装置の上面図である。
【図４６】図４４の半導体装置のB―B’断面図である。
【図４７】図４４の半導体装置のC―C’断面図である。
【図４８】図４３の半導体装置についてゲート絶縁膜がHfO2の場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図４９】図４３の半導体装置についてゲート絶縁膜がHfO2の場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図５０】本発明の半導体装置の実施の形態８を示す平面図である。
【図５１】図５０の半導体装置のA―A’断面図である。
【図５２】図５０の半導体装置の上面図である。
【図５３】図５１の半導体装置のB―B’断面図である。
【図５４】図５１の半導体装置のC―C’断面図である。
【図５５】図５０の半導体装置についてゲート絶縁膜がHfO2で、層間膜がSiNの場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図５６】図５０の半導体装置についてゲート絶縁膜がHfO2で、層間膜がSiNの場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図５７】本発明の半導体装置の実施の形態９を示す平面図である。
【図５８】図５７の半導体装置のA―A’断面図である。
【図５９】図５７の半導体装置の上面図である。
【図６０】図５８の半導体装置のB―B’断面図である。
【図６１】図５８の半導体装置のC―C’断面図である。
【図６２】図５７の半導体装置についてCov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図６３】図５７の半導体装置についてCov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図６４】本発明の半導体装置の実施の形態１０を示す平面図である。
【図６５】図６４の半導体装置のA―A’断面図である。
【図６６】図６４の半導体装置の上面図である。
【図６７】図６５の半導体装置のB―B’断面図である。
【図６８】図６５の半導体装置のC―C’断面図である。
【図６９】図６４の半導体装置について層間膜がSiNの場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図７０】図６４の半導体装置について層間膜がSiNの場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図７１】本発明の半導体装置の実施の形態１１を示す平面図である。
【図７２】図７１の半導体装置のA―A’断面図である。
【図７３】図７１の半導体装置の上面図である。
【図７４】図７２の半導体装置のB―B’断面図である。
【図７５】図７２の半導体装置のC―C’断面図である。
【図７６】図７１の半導体装置についてゲート絶縁膜がHfO2の場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図７７】図７１の半導体装置についてゲート絶縁膜がHfO2の場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図７８】本発明の半導体装置の実施の形態１２を示す平面図である。
【図７９】図７８の半導体装置のA―A’断面図である。
【図８０】図７８の半導体装置の上面図である。
【図８１】図７９の半導体装置のB―B’断面図である。
【図８２】図７９の半導体装置のC―C’断面図である。
【図８３】図７８の半導体装置についてゲート絶縁膜がHfO2で、層間膜がSiNの場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図８４】図７８の半導体装置についてゲート絶縁膜がHfO2で、層間膜がSiNの場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図８５】本発明の半導体装置の実施の形態１３を示す平面図である。
【図８６】図８５の半導体装置のA―A’断面図である。
【図８７】図８５の半導体装置の上面図である。
【図８８】図８６の半導体装置のB―B’断面図である。
【図８９】図８６の半導体装置のC―C’断面図である。
【図９０】図８５の半導体装置についてCov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図９１】図８５の半導体装置についてCov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図９２】本発明の半導体装置の実施の形態１４を示す平面図である。
【図９３】図９２の半導体装置のA―A’断面図である。
【図９４】図９２の半導体装置の上面図である。
【図９５】図９３の半導体装置のB―B’断面図である。
【図９６】図９３の半導体装置のC―C’断面図である。
【図９７】図９２の半導体装置について層間膜がSiNの場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図９８】図９２の半導体装置について層間膜がSiNの場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図９９】本発明の半導体装置の実施の形態１５を示す平面図である。
【図１００】図９９の半導体装置のA―A’断面図である。
【図１０１】図９９の半導体装置の上面図である。
【図１０２】図１００の半導体装置のB―B’断面図である。
【図１０３】図１００の半導体装置のC―C’断面図である。
【図１０４】図９９の半導体装置についてゲート絶縁膜がHfO2の場合、Cov1<Cgを満たすためのゲート横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図１０５】図９９の半導体装置についてゲート絶縁膜がHfO2の場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図１０６】本発明の半導体装置の実施の形態１６を示す平面図である。
【図１０７】図１０６の半導体装置のA―A’断面図である。
【図１０８】図１０６の半導体装置の上面図である。
【図１０９】図１０７の半導体装置のB―B’断面図である。
【図１１０】図１０７の半導体装置のC―C’断面図である。
【図１１１】図１０６の半導体装置についてゲート絶縁膜がHfO2で、層間膜がSiNの場合、Cov1<Cgを満たすためのゲートの横断面積S１とゲートと半導体基板との距離Tspace1の関係を表す図である。
【図１１２】図１０６の半導体装置についてゲート絶縁膜がHfO2で、層間膜がSiNの場合、Cov２<Cgを満たすためのゲートの横断面積S２とゲートと第二シリコン柱との距離Tspace2の関係を表す図である。
【図１１３】従来のSGTの一例を示す断面図である。
【図１１４】従来のSGTの一例を示す鳥瞰図とそのA―A’断面図である。
【図１１５】従来の寄生容量を低減することを目的としたSGTの一例を示す断面図である。
【図１１６】従来の寄生容量を低減することを目的としたSGTの一例を示す断面図である。
【符号の説明】
【０１３１】
１００  半導体基板
２１０  ゲート
３１０  ゲート絶縁膜SiO2
３２０  ゲート絶縁膜HfO2/SiO2
４１０  ４２０  ４３０  コンタクト
５１０  ５２０  ５３０  ５４０  高濃度不純物拡散層
６１０  層間絶縁膜（SiO2）
６２０  層間絶縁膜（SiN）
７１０  ７２０  シリサイド
８１０  ８２０  シリコン柱
９１０  素子分離絶縁膜
１０１０  高抵抗領域
１１１０  サイドウォール酸化膜
１２１０  コンタクトホールのエッチングストップ層
１３１０  ソース
１４１０  ドレイン
１５１０  CMPストップ層
１６１０  チャネル領域
Tspace1  ゲートと半導体基板間の距離
Tgate1  ゲート一端部の膜厚
Tgate2  ゲート他端部の膜厚
Tspace2  ゲートと第二シリコン柱間の距離
S１  ゲート一端部の横断面積
S２  ゲート他端部の横断面積
【図１】
2009072192.tif 000161
【図２】
2009072192.tif 000162
【図３】
2009072192.tif 000163
【図４】
2009072192.tif 000164
【図５】
2009072192.tif 000165
【図６】
2009072192.tif 000166
【図７】
2009072192.tif 000167
【図８】
2009072192.tif 000168
【図９】
2009072192.tif 000169
【図１０】
2009072192.tif 000170
【図１１】
2009072192.tif 000171
【図１２】
2009072192.tif 000172
【図１３】
2009072192.tif 000173
【図１４】
2009072192.tif 000174
【図１５】
2009072192.tif 000175
【図１６】
2009072192.tif 000176
【図１７】
2009072192.tif 000177
【図１８】
2009072192.tif 000178
【図１９】
2009072192.tif 000179
【図２０】
2009072192.tif 000180
【図２１】
2009072192.tif 000181
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2009072192.tif 000188
【図２９】
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【図３０】
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【図３１】
2009072192.tif 000191
【図３２】
2009072192.tif 000192
【図３３】
2009072192.tif 000193
【図３４】
2009072192.tif 000194
【図３５】
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【図３６】
2009072192.tif 000196
【図３７】
2009072192.tif 000197
【図３８】
2009072192.tif 000198
【図３９】
2009072192.tif 000199
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
2009072192.tif 000215
【図５６】
2009072192.tif 000216
【図５７】
2009072192.tif 000217
【図５８】
2009072192.tif 000218
【図５９】
2009072192.tif 000219
【図６０】
2009072192.tif 000220
【図６１】
2009072192.tif 000221
【図６２】
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【図６３】
2009072192.tif 000223
【図６４】
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【図６５】
2009072192.tif 000225
【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
2009072192.tif 000231
【図７２】
2009072192.tif 000232
【図７３】
2009072192.tif 000233
【図７４】
2009072192.tif 000234
【図７５】
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【図７６】
2009072192.tif 000236
【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
2009072192.tif 000261
【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
2009072192.tif 000269
【図１１０】
2009072192.tif 000270
【図１１１】
2009072192.tif 000271
【図１１２】
2009072192.tif 000272
【図１１３】
2009072192.tif 000273
【図１１４】
2009072192.tif 000274
【図１１５】
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【図１１６】
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【手続補正書】
【提出日】平成20年8月5日(2008.8.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板の一部に形成された第二導電型の不純物領域と、
前記第二導電型の不純物領域上に形成された任意の横断面形状の第一シリコン柱と、
前記第一シリコン柱表面の一部を囲む第一の絶縁体と、
前記第一の絶縁体を囲むゲートと、
前記第一シリコン柱の上に形成された第二導電型の不純物領域を含む第二シリコン柱を備え
前記ゲートが前記半導体基板から前記第二の絶縁体で分離されて配置され、前記ゲートが前記第二シリコン柱から第二の絶縁体で分離されて配置され、
ゲート容量より前記ゲートと前記半導体基板間容量が小さいか、または、前記ゲート容量より前記ゲートと前記第二シリコン柱間容量が小さいことを特徴とする半導体装置。
【請求項２】
第一導電型の半導体基板の一部に形成された第二導電型の不純物領域と、
前記第二導電型の不純物領域上に形成された任意の横断面形状の第一シリコン柱と、
前記第一シリコン柱表面の一部を囲む第一の絶縁体と、
前記第一の絶縁体を囲むゲートと、
前記第一シリコン柱の上に形成された第二導電型の不純物領域を含む第二シリコン柱を備え、
前記ゲートが前記半導体基板から前記第二の絶縁体で分離されて配置され、前記ゲートが前記第二シリコン柱から第二の絶縁体で分離されて配置され、
ゲート容量より前記ゲートと前記半導体基板間容量が十分小さいか、または、前記ゲート容量より前記ゲートと前記第二シリコン柱間容量が十分小さいことを特徴とする半導体装置。
【請求項３】
前記ゲートの断面積（単位：ｎｍ２）が第二の絶縁体で分離された半導体基板とゲートの距離（単位：ｎｍ）に２×１０９を掛けた値より小さいか、または、前記ゲートの断面積（単位：ｎｍ２）が第二の絶縁体で分離された第二シリコン柱とゲートの距離（単位：ｎｍ）に２×１０９を掛けた値より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲートの断面積（単位：ｎｍ２）が第二の絶縁体で分離された半導体基板とゲートの距離（単位：ｎｍ）に２×１０９を掛けた値より十分小さいか、または、前記ゲートの断面積（単位：ｎｍ２）が第二の絶縁体で分離された第二シリコン柱とゲートの距離（単位：ｎｍ）に２×１０９を掛けた値より十分小さいことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第一シリコン柱が円柱のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも円形状からなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ゲートの一端部の膜厚Ｔｇａｔｅ１（単位μｍ）と、第二の絶縁体で分離された半導体基板とゲートの距離Ｔｓｐａｃｅ１（単位μｍ）の関係式が
２．０ｅ６・Ｔｓｐａｃｅ１＜πＴｇａｔｅ１２＋１．０ｅ２Ｔｇａｔｅ１
か、または、前記ゲートの他端部の膜厚Ｔｇａｔｅ２（単位μｍ）と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Ｔｓｐａｃｅ２（単位μｍ）との関係式が
２．０ｅ６・Ｔｓｐａｃｅ２＜πＴｇａｔｅ２２＋１．０ｅ２Ｔｇａｔｅ２
であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第一シリコン柱が円柱のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも円形状からなることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記ゲートの一端部の膜厚Ｔｇａｔｅ１（単位μｍ）と第二の絶縁体で分離された半導体基板とゲートの距離Ｔｓｐａｃｅ１（単位μｍ）の関係式が
２．０ｅ６・Ｔｓｐａｃｅ１＜＜πＴｇａｔｅ１２＋１．０ｅ２Ｔｇａｔｅ１
か、または、前記ゲートの他端部の膜厚Ｔｇａｔｅ２（単位μｍ）と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Ｔｓｐａｃｅ２（単位μｍ）との関係式が
２．０ｅ６・Ｔｓｐａｃｅ２＜＜πＴｇａｔｅ２２＋１．０ｅ２Ｔｇａｔｅ２
であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第一シリコン柱が正方形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも正方形の横断面形状からなることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記ゲートの一端部の膜厚Ｔｇａｔｅ１（単位μｍ）と第二の絶縁体で分離された半導体基板とゲートの距離Ｔｓｐａｃｅ１（単位μｍ）の関係式が
２．０ｅ６・Ｔｓｐａｃｅ１＜４Ｔｇａｔｅ１２＋１．０ｅ２Ｔｇａｔｅ１
か、または、前記ゲートの他端部の膜厚Ｔｇａｔｅ２（単位μｍ）と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Ｔｓｐａｃｅ２（単位μｍ）との関係式が
２．０ｅ６・Ｔｓｐａｃｅ２＜４Ｔｇａｔｅ２２＋１．０ｅ２Ｔｇａｔｅ２
であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第一シリコン柱が正方形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも正方形の横断面形状からなることを特徴とする請求項２に記載の半導体装置。
【請求項１２】
前記ゲートの一端部の膜厚Ｔｇａｔｅ１（単位μｍ）と第二の絶縁体で分離された半導体基板とゲートの距離Ｔｓｐａｃｅ１（単位μｍ）の関係式が
２．０ｅ６・Ｔｓｐａｃｅ１＜＜４Ｔｇａｔｅ１２＋１．０ｅ２Ｔｇａｔｅ１
か、または、前記ゲートの他端部の膜厚Ｔｇａｔｅ２（単位μｍ）と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Ｔｓｐａｃｅ２（単位μｍ）との関係式が
２．０ｅ６・Ｔｓｐａｃｅ２＜＜４Ｔｇａｔｅ２２＋１．０ｅ２Ｔｇａｔｅ２
であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第一シリコン柱が四角形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも四角形の横断面形状からなることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記ゲートの一端部の膜厚Ｔｇａｔｅ１（単位μｍ）と第二の絶縁体で分離された半導体基板とゲートの距離Ｔｓｐａｃｅ１（単位μｍ）の関係式が
３．０ｅ６・Ｔｓｐａｃｅ１＜４Ｔｇａｔｅ１２＋１．５ｅ２Ｔｇａｔｅ１
か、または、前記ゲートの他端部の膜厚Ｔｇａｔｅ２（単位μｍ）と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Ｔｓｐａｃｅ２（単位μｍ）との関係式が
３．０ｅ６・Ｔｓｐａｃｅ２＜４Ｔｇａｔｅ２２＋１．５ｅ２Ｔｇａｔｅ２
であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第一シリコン柱が四角形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも四角形の横断面形状からなることを特徴とする請求項２に記載の半導体装置。
【請求項１６】
前記ゲートの一端部の膜厚Ｔｇａｔｅ１（単位μｍ）と第二の絶縁体で分離された半導体基板とゲートの距離Ｔｓｐａｃｅ１（単位μｍ）の関係式が
３．０ｅ６・Ｔｓｐａｃｅ１＜＜４Ｔｇａｔｅ１２＋１．５ｅ２Ｔｇａｔｅ１
か、または、前記ゲートの他端部の膜厚Ｔｇａｔｅ２（単位μｍ）と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Ｔｓｐａｃｅ２（単位μｍ）との関係式が
３．０ｅ６・Ｔｓｐａｃｅ２＜＜４Ｔｇａｔｅ２２＋１．５ｅ２Ｔｇａｔｅ２
であることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第二の絶縁体がＳｉＯ２、ＳｉＮ、又はＳｉＯ２とＳｉＮの層構造からなる請求項１から１６に記載の半導体装置。
【請求項１８】
前記第一の絶縁体がＳｉＯ２、ＨｆＯ２、又はＳｉＯＮからなる請求項１から１７に記載の半導体装置。
【請求項１９】
前記ゲートがＴａＮ，ＴｉＮ，ＮｉＳｉ，Ｎｉ３Ｓｉ，Ｎｉ２Ｓｉ，ＰｔＳｉ，Ｐｔ３Ｓｉ，Ｗの材料から選択される請求項１から１８の何れか１項に記載の半導体装置。
【請求項２０】
前記第一シリコン柱は、前記半導体基板の一部に形成された第二導電型の不純物領域に隣接する第二導電型の高濃度不純物領域と、前記第二シリコン柱に隣接する第二導電型の高濃度不純物領域を含む請求項１から１９の何れか１項に記載の半導体装置。
【請求項２１】
前記第二シリコン柱の一部に形成された第二導電型の高濃度不純物領域を含む請求項１から２０の何れか１項に記載の半導体装置。
【請求項２２】
前記半導体基板の一部の第二導電型の不純物領域の一部に形成されたシリサイド領域と、前記第二シリコン柱の第二導電型の高濃度不純物領域の一部に形成されたシリサイド領域とを含む請求項２１に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
実際にＬＳＩを構成するＳＧＴがその高速化を実現するためには、ゲート容量より寄生容量が小さいことが望ましい。しかし、上述した寄生容量を小さくすることを目的とするＳＧＴの構造では、ゲート容量より小さい寄生容量でない、あるいはゲート容量より十分小さい寄生容量でないことが考えられる。寄生容量が従来の構造より小さくなるようにゲートとソースの間の層間膜厚を大きくした特許文献１の場合、ソース部に面するゲートの面積を小さくしなければ、ゲート容量より小さい寄生容量を得られないという問題がある。また、ゲート酸化膜厚よりゲートとソースの間の層間膜厚が大きい特許文献２の場合も同様に、ソース部に面するゲートの面積を小さくしなければ、ゲート容量より小さい寄生容量を得られないという問題がある。
本発明は上記問題に鑑みなされたものであり、ＳＧＴの動作速度の低下の問題を解決するために、寄生容量を小さくした半導体装置を提供することを目的とする。
課題を解決するための手段
［０００８］
かくして本発明の１態様によれば、第一導電型の半導体基板の一部に形成された第二導電型の不純物領域と、
前記第二導電型の不純物領域上に形成された任意の横断面形状の第一シリコン柱と、
前記第一シリコン柱表面の一部を囲む第一の絶縁体と、
前記第一の絶縁体を囲むゲートと、
前記第一シリコン柱の上に形成された第二導電型の不純物領域を含む第二シリコン柱を備え
前記ゲートが前記半導体基板から前記第二の絶縁体で分離されて配置され、前記ゲートが前記第二シリコン柱から第二の絶縁体で分離されて配置され、
ゲート容量より前記ゲートと前記半導体基板間容量が小さいか、または、前記ゲート容量より前記ゲートと前記第二シリコン柱間容量が小さいことを特徴とする半導体装置が提供される。
［０００９］
ゲート容量より前記ゲートと前記半導体基板間容量が十分小さいことが好ましく、前記ゲート容量より前記ゲートと前記第二シリコン柱間容量が十分小さいことが好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
［００１０］
前記ゲートの断面積（単位：ｎｍ２）が第二の絶縁体で分離された半導体基板とゲートの距離（単位：ｎｍ）に２×１０９を掛けた値より小さいか、または、前記ゲートの断面積（単位：ｎｍ２）が第二の絶縁体で分離された第二シリコン柱とゲートの距離（単位：ｎｍ）に２×１０９を掛けた値より小さいことが好ましい。
［００１１］
本発明の別の態様では、前記第一シリコン柱は円柱のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも円形状からなる。
前記ゲートの一端部の膜厚Ｔｇａｔｅ１（単位μｍ）と、第二の絶縁体で分離された半導体基板とゲートの距離Ｔｓｐａｃｅ１（単位μｍ）の関係式が
２．０ｅ６・Ｔｓｐａｃｅ１＜πＴｇａｔｅ１２＋１．０ｅ２Ｔｇａｔｅ１
か、または、前記ゲートの他端部の膜厚Ｔｇａｔｅ２（単位μｍ）と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Ｔｓｐａｃｅ２（単位μｍ）との関係式が
２．０ｅ６・Ｔｓｐａｃｅ２＜πＴｇａｔｅ２２＋１．０ｅ２Ｔｇａｔｅ２
である。
前記ゲートの一端部はゲートの半導体基板側の端部とし、他端部はゲートの第二シリコン柱側の端部とすることができる。
［００１２］
本発明の別の態様では、前記第一シリコン柱が正方形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも正方形の横断面形状からなる。
前記ゲートの一端部の膜厚Ｔｇａｔｅ１（単位μｍ）と第二の絶縁体で分離された半導体基板とゲートの距離Ｔｓｐａｃｅ１（単位μｍ）の関係式が
２．０ｅ６・Ｔｓｐａｃｅ１＜４Ｔｇａｔｅ１２＋１．０ｅ２Ｔｇａｔｅ１
か、または、前記ゲートの他端部の膜厚Ｔｇａｔｅ２（単位μｍ）と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Ｔｓｐａｃｅ２（単位μｍ）との関係式が
２．０ｅ６・Ｔｓｐａｃｅ２＜４Ｔｇａｔｅ２２＋１．０ｅ２Ｔｇａｔｅ２
である。
［００１３］
本発明の別の態様では、前記第一シリコン柱が四角形の横断面形状のシリコン柱からなり、その表面の一部を囲む第一の絶縁体とその絶縁体を囲むゲートも四角形
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
の横断面形状からなる。
前記ゲートの一端部の膜厚Ｔｇａｔｅ１（単位μｍ）と第二の絶縁体で分離された半導体基板とゲートの距離Ｔｓｐａｃｅ１（単位μｍ）の関係式が
３．０ｅ６・Ｔｓｐａｃｅ１＜４Ｔｇａｔｅ１２＋１．５ｅ２Ｔｇａｔｅ１
か、または、前記ゲートの他端部の膜厚Ｔｇａｔｅ２（単位μｍ）と、第二の絶縁体で分離された第二シリコン柱とゲートの距離Ｔｓｐａｃｅ２（単位μｍ）との関係式が
３．０ｅ６・Ｔｓｐａｃｅ２＜４Ｔｇａｔｅ２２＋１．５ｅ２Ｔｇａｔｅ２
である。
［００１４］
本発明の好ましい態様では、前記第二の絶縁体がＳｉＯ２、ＳｉＮ、又はＳｉＯ２とＳｉＮの層構造からなる。
前記第一の絶縁体がＳｉＯ２、ＨｆＯ２、又はＳｉＯＮからなる。
前記ゲートがＴａＮ，ＴｉＮ，ＮｉＳｉ，Ｎｉ３Ｓｉ，Ｎｉ２Ｓｉ，ＰｔＳｉ，Ｐｔ３Ｓｉ，Ｗの材料から選択される。
［００１５］
本発明の好ましい態様では、前記第一シリコン柱は、前記半導体基板の一部に形成された第二導電型の不純物領域に隣接する第二導電型の高濃度不純物領域と、前記第二シリコン柱に隣接する第二導電型の高濃度不純物領域を含む。
前記第二シリコン柱の一部に形成された第二導電型の高濃度不純物領域を含む。
前記半導体基板の一部の第二導電型の不純物領域の一部に形成されたシリサイド領域と、前記第二シリコン柱の第二導電型の高濃度不純物領域の一部に形成されたシリサイド領域とを含む。
発明の効果
［００１６］
上記構成の半導体装置によれば半導体デバイスの寄生容量を低減できるので、高速かつ低消費電力のＵＬＳＩ（超大規模集積回路）の半導体装置を提供することができる。
発明を実施するための最良の形態
［００１７］
以下に、本発明の半導体装置を、図面を参照して詳細に説明する。次の表に示すように、実施の形態１−１６は、第一シリコン柱の断面形状、第二の絶縁体（層間膜）の材質、第一の絶縁体（ゲート絶縁膜）の材質が異なる。
【国際調査報告】
2009072192.tif 000277
2009072192.tif 000278
2009072192.tif 000279
2009072192.tif 000280