(57)【要約】  ４つの入力信号ＩＮ１〜ＩＮ４を用いる多信号スイッチ回路において、４入力ラッチ回路３ｂが配置される。この４入力ラッチ回路３ｂは、前記４つの信号ＩＮ１〜ＩＮ４のうち１つが”Ｌ”、３つが”Ｈ”を取るときには、４つのＮＡＮＤ回路６’’で構成される。各ＮＡＮＤ回路６’’では、その出力は、各々、前記４つの入力信号ＩＮ１〜ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。従って、３つ以上の入力信号を持つ多信号スイッチ回路においても、出力すべき多信号間のタイミングエラーが有効に防止される。
2009133658.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは３以上）のスイッチ素子を有し、
前記Ｎ個のスイッチ素子には、導通／非導通を切り替えるためのＮ個の制御信号が入力され、
Ｍ個（３≦Ｍ≦Ｎ）の前記制御信号が、互いに変化するタイミングを制御し合うこと
を特徴とする多信号スイッチ回路。
【請求項２】
前記請求項１記載の多信号スイッチ回路において、
前記Ｍ個の制御信号を同時にラッチするラッチ回路を備えて、相互にタイミング制御を行う
ことを特徴とする多信号スイッチ回路。
【請求項３】
前記請求項２記載の多信号スイッチ回路において、
前記ラッチ回路は、論理回路からなる
ことを特徴とする多信号スイッチ回路。
【請求項４】
スイッチ回路を用いて、電流源から出力される電流を流す経路を選択する電流スイッチセル回路において、
前記スイッチ回路は、前記請求項１〜３の何れか１項に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項５】
電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記差動スイッチ回路は、請求項１〜３何れかに記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項６】
前記請求項５記載の電流スイッチセル回路において、
前記Ｌ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＬ周期に一度導通し、残りの期間は非導通となる
ことを特徴とする電流スイッチセル回路。
【請求項７】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード、及びリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記スイッチ回路は、前記請求項１〜３の何れか１項に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項８】
前記請求項７記載の電流スイッチセル回路において、
前記Ｋ対のペアスイッチ素子の何れかとリセットスイッチ素子とは交互に導通する
ことを特徴とする電流スイッチセル回路。
【請求項９】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するサブスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とし、
前記サブスイッチ回路の１個又はＰ個（２≦Ｐ≦Ｊ）のサブスイッチ回路が、前記請求項１〜３の何れか１項に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項１０】
前記請求項９記載の電流スイッチセル回路において、
前記Ｋ×Ｊ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＫ×Ｊ周期に一度導通し、
前記電流源回路が非反転出力ノードにも反転出力ノードにも接続されない場合はリセットスイッチ素子が導通する
ことを特徴とする電流スイッチセル回路。
【請求項１１】
前記請求項９又は１０記載の電流スイッチセル回路において、
前記Ｊ個のサブスイッチ回路を２つ以上のスイッチ回路で構成し、１つ以上のスイッチ回路が前記請求項１〜３の何れか１項に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項１２】
前記請求項１〜３の何れか１項に記載の多信号スイッチ回路又は前記請求項４〜１１の何れか１項に記載の電流スイッチセル回路を用いる
ことを特徴とする電流加算型ＤＡＣ。
【請求項１３】
Ｍ個（Ｍは３以上）の信号を持ち、このＭ個の信号の各々は、他の（Ｍ−１）個の信号をフィードバックする
ことを特徴とするラッチ回路。
【請求項１４】
前記請求項１３記載のラッチ回路において、
Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、
前記Ｍ個の信号の各々は対応する論理回路の出力に接続されており、
前記Ｍ個の論理回路の各々は、出力に接続されている信号以外の（Ｍ−１）個の信号が自己の論理回路の入力に入力されている
ことを特徴とするラッチ回路。
【請求項１５】
前記請求項１３記載のラッチ回路において、
Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、
前記Ｍ個の論理回路の各々は、他の（Ｍ−１）個の論理回路の出力及び１つの信号を入力とする
ことを特徴とするラッチ回路。
【請求項１６】
前記請求項２又は３記載の多信号スイッチ回路において、
前記請求項１３〜１５の何れか１項に記載のラッチ回路を用いた
ことを特徴とする多信号スイッチ回路。
【請求項１７】
前記請求項１３〜１５の何れか１項に記載のラッチ回路又は請求項１６記載の多信号スイッチ回路を用いた
ことを特徴とする電流スイッチセル回路。
【請求項１８】
前記請求項１３〜１５の何れか１項に記載のラッチ回路又は請求項１６記載の多信号スイッチ回路を用いた
ことを特徴とする電流加算型ＤＡＣ。
【請求項１９】
前記請求項１〜３及び１６の何れか１項に記載の多信号スイッチ回路、請求項４〜１１及び１７の何れか１項に記載の電流スイッチセル回路、請求項１２又は１８に記載の電流加算型ＤＡＣ、又は請求項１３〜１５の何れか１項に記載のラッチ回路を搭載した
ことを特徴とする半導体集積回路。
【請求項２０】
前記請求項１〜３及び１６の何れか１項に記載の多信号スイッチ回路、請求項４〜１１及び１７の何れか１項に記載の電流スイッチセル回路、請求項１２又は１８に記載の電流加算型ＤＡＣ、又は請求項１３〜１５の何れか１項に記載のラッチ回路を搭載した
ことを特徴とする映像機器。
【請求項２１】
前記請求項１〜３及び１６の何れか１項に記載の多信号スイッチ回路、請求項４〜１１及び１７の何れか１項に記載の電流スイッチセル回路、請求項１２又は１８に記載の電流加算型ＤＡＣ、又は請求項１３〜１５の何れか１項に記載のラッチ回路を搭載した
ことを特徴とする通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多信号スイッチ回路において、デバイスミスマッチなどによるタイミングエラーを防止し、また、本スイッチ回路を用いたＤ／Ａコンバータにおいては高速であっても良好な歪特性を得るための対策に関する。
【背景技術】
【０００２】
現在、半導体集積回路において、多岐にわたる用途でスイッチ回路が用いられる。スイッチ回路を使用する例として、電流加算型Ｄ／Ａコンバータ（以下、ＤＡＣという）がある。【０００３】
従来の電流加算型ＤＡＣの構成を図７に示す。同図において、１はスイッチ回路、１０は電流スイッチセル、Ｉは電流源、Ｏは非反転出力端子、ＮＯは反転出力端子である。前記電流スイッチセル１０がビット数に応じて決められた数だけ並列に接続される。各前記電流スイッチセル１０は電源電圧に接続された前記電流源Ｉと、前記電流源Ｉと前記非反転出力端子Ｏ及び前記反転出力端子ＮＯ間に接続された前記スイッチ回路１を有する。デジタル入力値に応じて前記スイッチ回路１を切りかえ、前記電流源Ｉから出力される電流を前記非反転出力端子Ｏに流すか前記反転出力端子ＮＯに流すかを選択する。このような構成は特許文献１に記載される。【０００４】
デジタル入力値に応じてスイッチ回路１を制御することにより、デジタル入力値に対応した差動アナログ出力値を得る。前記非反転出力端子Ｏ及び前記反転出力端子ＮＯには、各々抵抗を接続して、出力電流を電圧に変換して使用する場合が多い。【０００５】
前記電流スイッチセル１０の構成例を図８（ａ）に示す。また、図８（ｂ）に前記電流スイッチセル１０の電流源Ｉの内部構成を示す。図８（ａ）及び（ｂ）において、Ｓ１〜Ｓ２はスイッチ、Ｄ１は第１の制御信号、Ｄ２は第２の制御信号、ｖｂｉａｓ１は第１のバイアス電圧、ｖｂｉａｓ２は第２のバイアス電圧、Ｐ１は電流源トランジスタ、Ｐ２はカスコードトランジスタである。前記電流源Ｉは、直列に接続された前記電流源トランジスタＰ１と前記カスコードトランジスタＰ２から構成され、各々のゲート端子には、前記第１、２のバイアス電圧ｖｂｉａｓ１、ｖｂｉａｓ２が供給される。【０００６】
前記スイッチ回路１は、前記電流源Ｉと前記非反転出力端子Ｏ間に前記スイッチＳ１、前記電流源Ｉと前記反転出力端子ＮＯ間に前記スイッチＳ２が各々接続されており、前記スイッチＳ１は前記第１の制御信号Ｄ１で、前記スイッチＳ２は前記第２の制御信号Ｄ２で駆動される。以上が電流スイッチセルの構成である。【０００７】
前記スイッチ回路１においては、制御信号の切り替わるタイミングが重要であり、制御信号の変化タイミングが所望のタイミングからずれると、グリッジや歪の原因となるという課題がある。このため、グリッジや歪が生じないように、スイッチ回路１を制御するためのスイッチ制御回路が設けられる。そのようなスイッチ回路１を制御するための従来のスイッチ制御回路の構成を図９（ａ）及び（ｂ）に示す。【０００８】
図９（ａ）及び（ｂ）において、ＩＮ１は第１の入力信号、ＩＮ２は第２の入力信号、Ｄ１は第１の制御信号、Ｄ２は第２の制御信号、ＣＬＫはクロック、２はスイッチ制御回路、４はスイッチ、５はインバータ（又はバッファ）、１１ａ、１１ｂは２入力ラッチ回路である。前記第１の入力信号ＩＮ１と前記第２の入力信号ＩＮ２とは差動信号を構成する。【０００９】
図９（ａ）のスイッチ制御回路２は、特許文献２に記載されるように、前記クロックＣＬＫで同時に開閉する２つの前記スイッチ４に入力信号ＩＮ１、ＩＮ２が各々入力され、前記スイッチ４の出力は前記２入力ラッチ回路１１ａ、２つの前記インバータ５、前記２入力ラッチ回路１１ｂと順に伝播される。【００１０】
前記クロックＣＬＫにより前記スイッチ４を制御して２つの入力信号ＩＮ１、ＩＮ２のタイミングをそろえて後続の回路へ入力する。前記スイッチ４は、クロックが”Ｈ”の期間しか入力信号ＩＮ１、ＩＮ２を前記２入力ラッチ回路１１ａに入力せず、クロックが”Ｌ”の期間には前記２入力ラッチ回路１１ａの入力はＯＰＥＮとなる。このため、１つ目の２入力ラッチ回路１１ａは入力がＯＰＥＮになっても信号を保持する役割を果たす。保持した信号を前記インバータ５によりバッファし、タイミングエラーを生じないように最終的な信号を前記２入力ラッチ回路１１ｂでラッチして、スイッチ回路１に出力する。【００１１】
また、図９（ｂ）のスイッチ制御回路２は、前記２入力ラッチ回路１１ａの２つの各入力端子に各々ＮｃｈトランジスタＮ１を接続し、これらのＮｃｈトランジスタＮ１と直列にＮｃｈトランジスタより成るスイッチ４が接続される。前記スイッチ４がＯＦＦの時は、入力データパスは無効となり、前記２入力ラッチ回路１１ａにより、入力データに関わらず出力データは保持される。前記スイッチがＯＮとなる時は、入力データパスが有効となるため、入力に対して反転信号を出力する。【００１２】
また、図９（ａ）に示した前記２入力ラッチ回路１１（ａ）は、２つのインバータで構成され、各インバータは、２つの差動信号ＩＮ１、ＩＮ２のうち一方の信号が入力に、他方の信号が出力に接続される。この２つのインバータは互いに入出力を反転して接続されて、ラッチ回路が構成される。また、ラッチ回路の他の構成としては、図１０のように、２つの２入力ＮＡＮＤ回路を用いて、各々、ＮＡＮＤ回路の２つの入力に、差動入力信号の１つと他方のＮＡＮＤ回路の出力とを入力する構成もある。【００１３】
次に、図９（ａ）のスイッチ制御回路２を例にラッチ回路１１ａの動作を説明する。【００１４】
前記２入力ラッチ回路１１ａに入力される２つの信号ＩＮ１、ＩＮ２が変化する時、差動信号であるので、一方は”Ｈ”→”Ｌ”、他方は”Ｌ”→”Ｈ”と変化するとする。ここで、”Ｈ”→”Ｌ”と変化するはずの信号が”Ｌ”→”Ｈ”と変化する信号よりもタイミングが遅れたとする。すると、一方のインバータは出力が”Ｈ”のままの状態で入力が”Ｈ”に変化し始める。すると、インバータの出力、つまり他方の信号はインバータにより、”Ｌ”へと変化し始める。このため、２つの差動入力信号は入力信号に多少のタイミングのずれが生じたとしても、ラッチ回路１１ａによって同じタイミングで変化し、タイミングエラーを防ぐことができる。他の回路例の場合も、同様の動作を行うため、説明は省略する。【００１５】
以上のように、２つの入力信号（１対の差動信号）については、前記２個のインバータを用いたラッチ回路によってその差動信号を構成する２つの信号同士の変化を同一タイミングにできて、タイミングエラーを良好に防ぐことが可能である。【００１６】
次に、２ペアの制御信号を持つ場合の従来のスイッチ制御回路の構成例を図１１（ａ）に示す。【００１７】
同図において、Ｄ３は第３の制御信号、Ｄ４は第４の制御信号、ＮＣＬＫは反転出力クロック、６’’はＮＡＮＤ回路である。前記スイッチ制御回路２は、４つの前記ＮＡＮＤ回路６’’を有する。４つの前記ＮＡＮＤ回路６’’は、各々、前記第１の入力信号ＩＮ１及び前記クロックＣＬＫ、前記第２の入力信号ＩＮ２及び前記クロックＣＬＫ、前記第１の入力信号ＩＮ１及び前記反転クロックＮＣＬＫ、前記第２の入力信号ＩＮ２及び前記反転クロックＮＣＬＫを入力とする。各々のＮＡＮＤ回路６’’の出力はバッファ５でバッファされて、第１〜４の制御信号Ｄ１〜Ｄ４となる。以上が、従来の４入力スイッチ制御回路２の構成である。【００１８】
この４入力スイッチ制御回路２においては、前記クロックＣＬＫが“Ｈ”の間は前記第１、第２の制御信号Ｄ１、Ｄ２が差動信号を出力し、前記クロックＣＬＫが“Ｌ”の間は前記第３、第４の制御信号Ｄ３、Ｄ４が差動信号を出力する。また、差動信号を出力しない期間はリセットされる。つまり、図１１（ｂ）のような値をとる。【００１９】
同図からも判るように、３信号以上を入力する多信号スイッチ回路では、１ペアの信号は、差動信号を出力しない期間が存在して、常に差動で動作するわけではない。このため、差動入力信号について単に一方の信号を反転すれば十分であった従来のインバータ型の２入力ラッチ回路は、３信号以上の入力信号のタイミングエラー防止用として使用することはできず、３信号以上の多信号スイッチ回路ではタイミングエラーを有効に防ぐことはできないという課題がある。【００２０】
次に、４入力のスイッチ制御回路を使用する例として、電流加算型ＤＡＣなどに用いる従来の電流スイッチセル回路の構成の例を図１２（ａ）〜（ｃ）に示す。【００２１】
図１２（ａ）に示すスイッチ回路１は、前記電流源Ｉと前記非反転出力端子Ｏとの間にスイッチＳ１とＳ３とが、前記電流源Ｉと前記反転出力端子ＮＯとの間にスイッチＳ２とＳ４とが各々接続されており、前記スイッチＳ１は第１の制御信号Ｄ１で、前記スイッチＳ２は第２の制御信号Ｄ２で、前記スイッチＳ３は第３の制御信号Ｄ３で、前記スイッチＳ４は第４の制御信号Ｄ４で駆動される。【００２２】
図８に示すように、通常、スイッチ回路１は１ペアのスイッチで実現可能であるが、図１２（ａ）に示すスイッチ回路１は、スイッチＳ１、Ｓ２、及びスイッチＳ３、Ｓ４の２ペアのスイッチを有する。これらの２ペアのスイッチＳ１〜Ｓ４は交互に差動信号を出力し、差動信号を出力しない間はリセット、つまり両方共にＯＦＦとなる。２ペアのスイッチを有することにより、クロックサイクル毎に、４つのスイッチのうち同じ数のスイッチがＯＮとＯＦＦとの状態を変化させるため、スイッチの共通ノードであるソース電圧に生じるノイズはサンプリング周波数付近に集中して現れる。このスイッチ回路をＤＡＣに用いる場合、ノイズ成分が高周波側に集中することにより、信号帯域のノイズは小さくなるというメリットがある。この構成をDifferential quad-switchingと呼び、非特許文献１などに記載されている。【００２３】
しかし、例えば、ＯＮするスイッチが例えばスイッチＳ１からスイッチＳ３に切り替わる場合では、電流源Ｉの電流はスイッチＳ１を通して非反転出力端子Ｏに流れている状態から、スイッチＳ３を通して非反転出力端子Ｏに流れる状態に切り替わる。この時、スイッチＳ１がＯＮからＯＦＦになるタイミングと、スイッチＳ３がＯＦＦからＯＮになるタイミングとは、完全には一致せず、非反転出力端子Ｏから出力される電流は過渡的に変動する。しかし、ＯＮするスイッチがスイッチＳ２からスイッチＳ４に切り替わる場合には、非反転出力端子Ｏから見た電流はゼロからゼロへの変化であり、変動は起こらない。このように、非反転出力端子Ｏ及び反転出力端子ＮＯから見たノイズ成分の周波数は、データ依存性を持つという課題がある。【００２４】
図１２（ｂ）及び（ｃ）は、前記電流スイッチセル回路１０の他の例を示す。同図において、Ｄ５は第５の制御信号、Ｄ６は第６の制御信号、Ｓ５、Ｓ６はスイッチ、ＯＲはリセット出力端子、Ｉａ、Ｉｂは電流源である。【００２５】
図１２（ｂ）は、２つの電流源Ｉａ、Ｉｂを持ち、電流源Ｉａと非反転出力端子Ｏ間にスイッチＳ１、電流源Ｉａと反転出力端子ＮＯ間にスイッチＳ２、電流源Ｉｂと非反転出力端子Ｏ間にスイッチＳ３、電流源Ｉｂと反転出力端子ＮＯ間にスイッチＳ４、電流源Ｉａとリセット出力端子ＯＲ間にスイッチＳ５、電流源Ｉｂとリセット出力端子ＯＲ間にスイッチＳ６が接続されている。【００２６】
前記スイッチＳ１とＳ２、スイッチＳ３とＳ４が各々交互に差動信号を出力する。差動信号を出力していない間は、電流源Ｉの電流はリセット出力端子ＯＲに出力される。このような構成により、Differential quad-switchingと同様にクロック毎に同じ数のスイッチがＯＮとＯＦＦとの状態を変化させる。【００２７】
図１２（ｃ）に示す回路は、同図（ｂ）の半分だけを使用する。スイッチＳ１、Ｓ２が信号を出力せずに電流がリセット出力端子ＯＲに出力される期間は、ＤＡＣの出力もリセット状態となる。【００２８】
図１２（ｂ）及び（ｃ）は、特許文献３に記載されるように、何れもＲＴＺ(Return-to-zero)スイッチングと呼ばれ、Differential quad-switchingと同様に、毎回同じ数のスイッチがＯＮとＯＦＦとの状態を変化させる。このため、スイッチの共通ノードであるソース電圧はデータ依存のノイズを発生しないが、出力側から見たノイズには、データ依存性がある。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】米国特許第７０３４７３３号明細書
【特許文献２】米国特許５６８９２５７号明細書
【特許文献３】米国特許６０６１０１０号明細書
【非特許文献】
【００３０】
【非特許文献１】IEEE journal OF SOLID-STATE CIRCUITS、 VOL.37、NO.10、 OCTOBER 2002 "A Digital-to-Analog Converter Based on Differential Quad Switching" (Sungkyung Park @Seoul National University)
【発明の概要】
【発明が解決しようとする課題】
【００３１】
以上に示したように、従来の１対の差動信号のスイッチ回路では、入力信号と出力信号間に２個のインバータより成るラッチ回路を挿入して、差動信号間のタイミングエラーを有効に防止できるが、３信号以上の多信号スイッチ回路では、差動信号を出力しない期間が存在するため、そのような２個のインバータより成るラッチ回路を使用できず、タイミングエラーが生じる欠点ことがあった。【００３２】
また、図１２（ａ）〜（ｃ）に示したような従来の電流スイッチセル回路では、共通ノードであるソース電圧はデータ依存のノイズを発生しないが、出力側から見たノイズ成分にはデータ依存があるという課題があった。【００３３】
本発明の第１の目的は、３信号以上の多信号スイッチ回路において、それ等の信号間のタイミングエラーを有効に防ぐことにある。【００３４】
また、本発明の第２の目的は、電流スイッチセル回路において、スイッチの共通ノードであるソース電圧の出力側から見たノイズのデータ依存性を解消して、このノイズをデータ変化に拘わらず均一周波数成分を持つようにすることにある。
【課題を解決するための手段】
【００３５】
前記第１の目的を達成するため、本発明の多信号スイッチ回路では、３つ以上の制御信号を有し、３信号以上を同時にラッチすることにより、制御信号間のタイミングエラーを防ぐ構成を採用する。【００３６】
更に、前記第２の目的を達成するため、本発明の電流スイッチセル回路では、複数の入力信号端子と非反転出力端子及び反転出力端子との間に各々容量を接続して、電流経路の変化によるノイズが生じない場合には、容量カップリングによるノイズを生じさせたり、対の信号出力用スイッチとは別途に対のリセット用スイッチを設けて、信号出力用スイッチが切り替わらない場合にはリセット用スイッチを切り替えたりして、共通ソース電圧の変動の周期を一定にして、共通ソース電圧の出力側から見たノイズのデータ依存性を解消する。【００３７】
具体的に、本発明の多信号スイッチ回路は、Ｎ個（Ｎは３以上）のスイッチ素子を有し、前記Ｎ個のスイッチ素子には、導通／非導通を切り替えるためのＮ個の制御信号が入力され、Ｍ個（３≦Ｍ≦Ｎ）の前記制御信号が、互いに変化するタイミングを制御し合うことを特徴とする。【００３８】
これにより、Ｍ個の制御信号が互いに変化するタイミングを制御し合うので、入力信号のタイミングエラーが生じることを有効に防ぐことが可能である。【００３９】
本発明の電流スイッチセル回路は、電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、前記反転出力ノードに接続されるスイッチ素子を制御するＬ個の制御信号と前記非反転出力ノードとの間に各々Ｌ個の容量が接続され、前記非反転出力ノードに接続されるスイッチ素子を制御するＬ個の制御信号と前記反転出力ノードとの間に各々他のＬ個の容量が接続されることを特徴とする。【００４０】
これにより、電流経路の変化によるノイズと、容量カップリングによるノイズの影響が等しくなるように容量値を設定しておくと、出力側から見たノイズも、共通ノードであるソース側から見たノイズも、データに依存せず均一の周波数成分を持つことになる。【００４１】
本発明のラッチ回路は、Ｍ個（Ｍは３以上）の信号を持ち、このＭ個の信号の各々は、他の（Ｍ−１）個の信号をフィードバックすることを特徴とする。【００４２】
これにより、Ｍ個の信号の変化タイミングが同時になって、これら信号のタイミングエラーが生じるのを防ぐことができる。【００４３】
本発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流すことを特徴とする。【００４４】
これにより、電流源回路からの電流は、データ出力用のペアスイッチ素子の何れか一方と、ペアのリセットスイッチ素子の何れか一方とに分流して流れており、データが変化した時はデータ出力用のペアスイッチ素子が切り替わり、ペアのリセットスイッチ素子は切り替わらず、一方、データが変化しない時は、データ出力用のペアスイッチ素子は切り替わらず、ペアのリセットスイッチ素子が切り替わるので、共通ソース電圧の変動の周期が一定となる。
【発明の効果】
【００４５】
以上説明したように、本発明によれば、３つ以上の制御信号を有するスイッチ回路において、信号間のタイミングエラーを防ぐことができると共に、電流スイッチセル回路において、共通ソース電圧の変動の周期を一定にして、共通ソース電圧の出力側から見たノイズのデータ依存性を解消することが可能である。
【図面の簡単な説明】
【００４６】
【図１】図１（ａ）は本発明の実施形態１における多信号スイッチ回路の全体構成を示す図、同図（ｂ）は同多信号スイッチ回路に備えるスイッチ制御回路の内部構成を示す図、同図（ｃ）は同スイッチ制御回路に備える４入力ラッチ回路の内部構成を示す図、同図（ｄ）は同スイッチ制御回路に備える他の４入力ラッチ回路の内部構成を示す図、同図（ｅ）は同スイッチ制御回路の他の内部構成例を示す図である。
【図２】図２（ａ）は同スイッチ制御回路の変形例を示す図、同図（ｂ）は同スイッチ制御回路に備える３入力ラッチ回路の内部構成を示す図である。
【図３】図３は本発明の実施形態２における電流スイッチセル回路の構成を示す図である。
【図４】図４（ａ）は本発明の実施形態３における４入力ラッチ回路の内部構成を示す図、同図（ｂ）は同４入力ラッチ回路の具体例を示す図である。
【図５】図５は同４入力ラッチ回路の変形例を示す図である。
【図６】図６（ａ）は本発明の実施形態４における電流スイッチセル回路の構成を示す図、同図（ｂ）は同電流スイッチセル回路の変形例を示す図である。
【図７】図７は従来の電流加算型ＤＡＣの構成を示す図である。
【図８】図８（ａ）は従来の電流スイッチセル回路の構成例を示す図、同図（ｂ）は同電流スイッチセル回路に含まれる電流源の内部構成を示す図である。
【図９】図９（ａ）は従来のスイッチ制御回路の構成例を示す図、同図（ｂ）は同スイッチ制御回路の他の構成例を示す図である。
【図１０】図１０は従来の２入力ラッチ回路の構成例を示す図である。
【図１１】図１１（ａ）は従来の４入力スイッチ制御回路の構成を示す図、同図（ｂ）は同４入力スイッチ制御回路からの４つの制御信号の出力の様子を説明する図である。
【図１２】図１２（ａ）従来の電流スイッチセルの構成を示す図、同図（ｂ）は同電流スイッチセルの他の構成を示す図、同図（ｃ）は同電流スイッチセルの更に他の構成を示す図である。
【図１３】図１３は従来のDifferential quad-switchingタイプの電流スイッチセルの構成を示す図である。
【発明を実施するための形態】
【００４７】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００４８】
（実施形態１）
図１（ａ）〜（ｄ）は本発明の実施形態１における多信号スイッチ回路を示したものである。
【００４９】
同図において、３ａ、３ｂは４入力ラッチ回路、６’はＮＯＲ回路、６’’はＮＡＮＤ回路、７はラッチ単位セルである。図１（ａ）のブロック図に示すように、スイッチ制御回路２から出力される４つの制御信号Ｄ１〜Ｄ４により、スイッチ回路１内のスイッチを駆動する。
【００５０】
図１（ｂ）は前記スイッチ制御回路２の内部構成を示し、４つの制御信号ＩＮ１〜ＩＮ４は各々クロックＣＬＫで同時に開閉する４つのスイッチ４に入力され、前記４つのスイッチ４の出力は４入力ラッチ回路３ａ、前記インバータ（ｏｒバッファ）５、４入力ラッチ回路３ｂと順に伝播する。
【００５１】
前記４入力ラッチ回路３ａは、４つのラッチ単位セル７から成り、各前記ラッチ単位セル７は各々ＮＯＲ回路６’を持つ。各ＮＯＲ回路６’では、その出力は前記入力される４つの制御信号ＩＮ１〜ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。また、前記４入力ラッチ回路３ｂは、４つの前記ラッチ単位セル７から成り、各前記ラッチ単位セル７は各々スイッチ素子としてＮＡＮＤ回路（論理回路）６’’を持つ。各ＮＡＮＤ回路６’’では、その出力は各々４つの入力信号ＩＮ１〜ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。前記ＮＡＮＤ回路６’’を使用するのは、４つの信号ＩＮ１〜ＩＮ４のうち１つが”Ｌ”、３つが”Ｈ”を取るときの場合を例示しており、信号の組み合わせによって適宜論理回路を選択する。以上が本実施形態１における多信号スイッチ回路の構成である
次に、本実施形態１の動作を説明する。
【００５２】
先ず、図１（ｂ）のスイッチ制御回路２について説明する。前記クロックＣＬＫにより前記４つのスイッチ４を制御して４つの入力信号ＩＮ１〜ＩＮ４の変化タイミングそろえ、前記４入力ラッチ回路３ａに入力する。クロックが”Ｈ”の期間しか入力信号ＩＮ１〜ＩＮ４を前記４入力ラッチ回路３ａに入力せず、クロックが”Ｌ”の期間には４入力ラッチ回路３ａの入力はＯＰＥＮとなる。このため、この４入力ラッチ回路３ａは入力がＯＰＥＮになっても信号を保持する役割を果たす。保持した信号を前記インバータ５によりバッファし、この４信号ＩＮ１〜ＩＮ４間にタイミングエラーを生じないように最終的な信号を前記４入力ラッチ回路３ｂでラッチして、スイッチ回路１に出力する。
【００５３】
次に、スイッチ制御回路２の別の構成例を図１（ｅ）に示す。同図のスイッチ制御回路２は、前記４入力ラッチ回路３ｂの４つの入力端子に各々Ｎｃｈトランジスタより成る入力トランジスタＮ１を接続すると共に、これらの入力トランジスタＮ１に各々直列にＮｃｈトランジスタより成るスイッチ４を接続した構成である。
【００５４】
図１（ｃ）のスイッチ制御回路２においては、クロックＣＬＫが”Ｌ”の間に入力信号ＩＮ１〜ＩＮ４が変化するように予めタイミング設計を行う。クロックＣＬＫが”Ｌ”の間は、入力信号ＩＮ１〜ＩＮ４が変化しても４つのスイッチ４がＯＦＦしているため、出力信号は変化しない。その間、４入力ラッチ回路３ｂで出力信号は保持されている。クロックＣＬＫが”Ｌ”の間に入力信号ＩＮ１〜ＩＮ４が変化していた場合、スイッチ４がＯＮすると、クロックＣＬＫが”Ｌ”から”Ｈ”となるタイミングで入力信号ＩＮ１〜ＩＮ４が有効となり、出力信号は変化する。このように、クロックＣＬＫで同期された信号を前記４入力ラッチ回路３ｂでラッチしてスイッチ回路１に出力する。
【００５５】
ここで、４つの入力信号ＩＮ１〜ＩＮ４を持つ４入力ラッチ回路３ｂにおいて、４入力信号のうち必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるので、仮に”Ｌ”となるべき入力信号のタイミングが所望のタイミングより遅れてしまったとしても、他の３つの入力信号が”Ｈ”に変化すると、ＮＡＮＤ回路６’’の入力が３つ共に”Ｈ”となるので、このＮＡＮＤ回路６’’の出力に接続されている入力信号は”Ｌ”を取ろうと変化し始める。従って、４つの入力信号ＩＮ１〜ＩＮ４間のタイミングのずれは、この４入力ラッチ回路３ｂを使用することにより確実に合わせられる。
【００５６】
このように、４つの入力信号ＩＮ１〜ＩＮ４を持つスイッチ制御回路２において、この４つの入力信号ＩＮ１〜ＩＮ４のタイミングを同時に制御する４入力ラッチ回路３ｂを挿入することにより、入力信号ＩＮ１〜ＩＮ４のタイミングエラーが生じるのを防ぐことができる。
【００５７】
尚、前記４入力スイッチ制御回路２は、４入力信号の場合のみでなく、３入力信号又は５入力信号以上を有する場合にも対応できる。３入力信号に使用するスイッチ制御回路の具体例を図２に示す。３入力を２組など組み合わせて使用することも可能である。
【００５８】
これらは、Ｄifferential quad-switchingやRTZ switchingを使用した電流加算型ＤＡＣなどに用いることができる。
【００５９】
以上のようなスイッチ制御回路２を用いた多信号スイッチ回路とすることにより、３以上の入力信号を持つ多信号スイッチ回路において、タイミングエラーを防ぐことができる。
【００６０】
（実施形態２）
図３は、本発明の実施形態２における電流スイッチセル回路の構成の一例を示したものである。
【００６１】
図３において、電流加算型ＤＡＣなどに用いる電流スイッチセル回路１０は、従来例で説明したとおり、電源から供給される電流源（電流源回路）Ｉの電流を非反転出力端子Ｏに流すか反転出力端子ＮＯに流すかをスイッチ回路１により選択するものである。前記スイッチ回路１は、図１（ｂ）に示したスイッチ制御回路２を有し、このスイッチ制御回路２からの第１〜第４の制御信号Ｄ１〜Ｄ４が入力される。このスイッチ回路１は、第１及び第２の制御信号Ｄ１、Ｄ２により動作する１対のペアスイッチ（ペアスイッチ素子）Ｓ１、Ｓ２と、第３及び第４の制御信号Ｄ３、Ｄ４により動作する他の１対のペアスイッチ（ペアスイッチ素子）Ｓ３、Ｓ４からなる差動スイッチ回路である。前記スイッチ回路１は、図３では１個のみ示しているが、電流加算型ＤＡＣを構成する場合には、このスイッチ回路１をサブスイッチ回路として、図７のように２個以上のサブスイッチ回路１を並列に接続する。
【００６２】
前記電流スイッチセル回路１０において、非反転出力端子Ｏと第２及び第４の制御信号Ｄ２、Ｄ４間、及び、反転出力端子ＮＯと第１及び第３の制御信号Ｄ１、Ｄ３間に、各々、容量Ｃ１〜Ｃ４を接続した構成とする。以上が本実施形態２における電流スイッチセル回路の構成である。
【００６３】
次に、本実施形態２の動作を説明する。スイッチ回路１において、端子Ｄ１と非反転出力端子Ｏとの間はスイッチＳ１のゲート−ドレイン間容量で、端子Ｄ３と非反転出力端子Ｏとの間は、スイッチＳ３のゲート−ドレイン間容量で各々カップリングする。例えば、ＯＮするスイッチがスイッチＳ１からスイッチＳ３に切り替わる時は、スイッチＳ１のゲート−ドレイン間容量の一端Ｄ１及びスイッチＳ３のゲート−ドレイン間容量の一端Ｄ３が変化するので、他端の非反転出力端子Ｏも追従して、変化しようとする。このため、非反転出力端子Ｏから見た場合、端子Ｄ１、Ｄ３の変動に対応したノイズが生じる。この時、非反転出力端子Ｏに接続されている容量Ｃ１、Ｃ３の他端Ｄ２、Ｄ４は変動しないので、容量Ｃ１、Ｃ３との容量カップリングによるノイズは発生しない。また、ＯＮするスイッチがスイッチＳ２からスイッチＳ４に切り替わる場合には、非反転出力端子Ｏとスイッチのゲート−ドレイン間容量でカップリングしているＤ１、Ｄ３は変動しないため、非反転出力端子Ｏから見たスイッチのゲート−ドレイン間容量によるノイズは発生しない。しかし、非反転出力端子Ｏに接続されている前記容量Ｃ１、Ｃ３の他端Ｄ２、Ｄ４は共に変動するため、非反転出力端子Ｏには前記容量Ｃ１、Ｃ３を介した容量カップリングによるノイズが生じる。また、ＯＮするスイッチがＳ１→Ｓ４やＳ３→Ｓ２などと変化する場合も同様である。
【００６４】
従って、スイッチのゲート−ドレイン間容量によるノイズの影響と、容量Ｃ１〜Ｃ４によるノイズの影響とが等しくなるように容量値を設定しておくと、出力側から見たノイズも、共通ノードであるソース側から見たノイズも、データに依存せず均一の周波数成分を持つ。
【００６５】
このように、複数対のスイッチを持つ多信号スイッチ回路に対して、非反転出力端子と反転出力側の複数の信号間、及び反転出力端子と非反転出力側の複数の信号間に容量を挿入することにより、出力側から見たノイズを均一の周波数にすることが可能となる。
【００６６】
尚、容量Ｃ１〜Ｃ４はＭＯＳ容量を用いても良い。また、本実施形態では、Differential quad-switching回路で説明したが、複数対のスイッチを持つＲＴＺ(Return-to-zero) switching回路にも適用可能である。
【００６７】
更に、電流をグランドから供給し、Ｎｃｈトランジスタを使用してスイッチ回路を構成した電流スイッチセルにも適用できる。図１３に、この場合のDifferential quad-switchingタイプの電流スイッチセルを例として示す。
【００６８】
以上のような構成により、電流スイッチセル回路の出力側から見たノイズを均一周波数にすることにより、信号帯域のノイズ成分を低減することができる。
【００６９】
尚、本実施形態は、電流スイッチセル回路１０として、非反転出力端子Ｏと反転出力端子ＮＯとを持つ回路を説明したが、後述するようにリセット出力端子を持つ構成（図６参照）としても良い。
【００７０】
（実施形態３）
次に、本発明の実施形態３を説明する。図４及び図５は本実施形態３における４入力ラッチ回路を示す。
【００７１】
図４（ａ）の４入力ラッチ回路３において、６は論理回路であって、４つの入力信号に対応して１個ずつ設けられる。各論理回路６は、４つの入力信号のうちの３つの入力信号を、残り１つの入力信号にフィードバックする。つまり、４つの入力信号のうちの１つの入力信号が自己の論理回路６の出力に接続され、残り３つの入力信号が自己の論理回路６の入力に接続される。これをラッチ単位セル７として、各々の入力信号に対してフィードバックを行う。従って、４入力ラッチ回路であれば、ラッチ単位セル７は４つ必要となる。また、その際、４つの入力信号の相互関係により、適切な論理回路を選択する。例えば、４入力信号のうち、必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるような回路の場合には、前記論理回路６は、図４（ｂ）に示すようにＮＡＮＤ回路６’’を用いれば良い。
【００７２】
更に、前記４入力ラッチ回路３の別の構成例を図５に示す。同図では、４つの入力信号に対して、４つのＮＯＲ回路６’を備える。各ＮＯＲ回路６’では、１つの入力信号及び他の３つのＮＯＲ回路６’の出力を自己のＮＯＲ回路６’に入力する。これを前記ラッチ単位セル７とし、４つの入力信号の各々に対して１つずつ設ける。この構成例では、４入力信号のうち、必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるような回路の場合に使用できる。他の回路の場合には、論理回路６’は、４つの入力信号の関係により適宜選択する。以上が本実施形態３における４入力ラッチ回路の構成である。
【００７３】
次に、本実施形態３の動作を説明する。先ず、図４（ｂ）の４入力ラッチ回路について説明する。
【００７４】
４つの入力信号を持つ４入力ラッチ回路において、４入力信号のうち必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となる構成の場合には、１つの入力信号が”Ｌ”である場合には、他の３つの入力信号は”Ｈ“の値をとる。ここで、仮に”Ｌ”となるべき入力信号のタイミングが所望のタイミングより遅れてしまったとする。しかし、他の３つの入力信号が”Ｈ”に変化すると、ＮＡＮＤ回路６’’の入力が３つ共に”Ｈ”となるため、このＮＡＮＤ回路６’’の出力に接続されている入力信号は”Ｌ”を取ろうと変化し始める。他の値をとる時も、同様に変化する。そのため、４つの入力信号のタイミングのずれは４入力ラッチ回路を使用することにより合わせられる。図５においても、ほぼ同様のため、説明は省略する。
【００７５】
このように、４つの入力信号を持つ４入力ラッチ回路において、各入力信号に他の入力信号をフィードバックすることにより、タイミングを合わせることができる。従って、図４（ａ）、（ｂ）及び図５に示したラッチ回路を図１（ｂ）に示したスイッチ制御回路１内のラッチ回路３ｂとして採用する。
【００７６】
尚、４入力ラッチ回路を例示して説明したが、本発明は４入力信号の場合のみでなく、３入力信号、又は５入力信号以上を有する場合にも同様に適用でき、実施形態１のスイッチ制御回路などに用いることができる。
【００７７】
（実施形態４）
続いて、本発明の実施形態４を説明する。
【００７８】
図６は本実施形態４の電流スイッチセル回路を示す。この電流スイッチセル回路１０では、１対のリセット出力端子ＯＲ１、ＯＲ２を持つ構成、及び非反転出力端子Ｏ、反転出力端子ＮＯ及び前記１対のリセット出力端子（リセット出力ノード）ＯＲ１、ＯＲ２に各々抵抗Ｒを接続する構成に特徴を持つ。
【００７９】
すなわち、図６（ａ）に示した電流スイッチセル回路１０は、スイッチ回路１を有し、このスイッチ回路１は、図１（ｂ）に示したと同様のスイッチ制御回路２を備え、このスイッチ制御回路２からの第１〜第４の制御信号Ｄ１、Ｄ２、Ｄ５、Ｄ６が入力される。このスイッチ回路１は、第１及び第２の制御信号Ｄ１、Ｄ２により動作する１対のペアスイッチ（ペアスイッチ素子）Ｓ１、Ｓ２と、第５及び第６の制御信号Ｄ５、Ｄ６により動作する他の１対のペアスイッチ（リセット用のリセットスイッチ素子）Ｓ５、Ｓ６からなる。そして、電流源Ｉと非反転出力端子Ｏとの間にスイッチＳ１、電流源Ｉと反転出力端子ＮＯとの間にスイッチＳ２、電流源Ｉとリセット出力端子ＯＲ１との間にスイッチＳ５、電流源Ｉとリセット出力端子ＯＲ２との間にスイッチＳ６が接続されている。
【００８０】
尚、前記スイッチ回路１は、図６では１個のみ示しているが、電流加算型ＤＡＣを構成する場合には、このスイッチ回路１をサブスイッチ回路として、図７のように２個以上のサブスイッチ回路１を並列に接続する。これらの複数のサブスイッチ回路１を備える場合には、１個以上の所定個のサブスイッチ回路１を１単位として図１（ｂ）のスイッチ制御回路２を持った多信号スイッチ回路を構成する。
【００８１】
次に、本実施形態の電流スイッチセル回路１０の動作を説明する。
【００８２】
電流スイッチセル回路１０において、従来例で示したように、データが切り替わる時は差動の２つのスイッチＳ１、Ｓ２が切り替わるため、これらスイッチの共通ノードであるソース電圧が変動し、一方、データが切り替わらない時は、スイッチＳ１、Ｓ２は変化しないため、ソース電圧は変動しない。このため、差動スイッチのみではソース電圧にデータ依存のノイズが発生する。このノイズの発生を防止するようにリセット用の２つのスイッチＳ５、Ｓ６を持ち、このリセット用スイッチＳ５、Ｓ６も差動で動作する。即ち、データが変化した時はリセット用スイッチＳ５、Ｓ６は切り替わらず、データが変化しない時は、リセット用スイッチＳ５、Ｓ６が切り替わるものとする。従って、電流源Ｉから出力された電流は、差動の２つのスイッチＳ１、Ｓ２の何れか一方の導通状態のスイッチと、差動のリセット用の２つのスイッチＳ５、Ｓ６の何れか一方の導通状態のスイッチとに分流して流れる。以上により、ソース電圧の変動の周期が一定となる。
【００８３】
また、非反転出力端子Ｏ及び反転出力端子ＮＯから出力される電流を、抵抗Ｒで電圧に変換する場合、スイッチＳ１、Ｓ２、Ｓ５、Ｓ６のドレイン−ソース間電圧が異なることにより、非反転出力端子Ｏ又は反転出力端子ＮＯに出力される電流と、リセット出力端子ＯＲ１、ＯＲ２の何れかに出力される電流とが均等にならない可能性がある。これを防ぐため、スイッチＳ１、Ｓ２のうちＯＮしている方のドレイン−ソース間電圧とリセット用スイッチＳ５、Ｓ６のうちＯＮしている方のドレイン−ソース間電圧とができるだけ等しくなるように、リセット出力端子ＯＲ１、ＯＲ２に抵抗を接続する。尚、この構成に代えて、リセット出力端子ＯＲ１、ＯＲ２の双方に、影響を軽減できる定電圧、図６（ｂ）ではグランド電位を与える構成を採用したり、電源電圧や、最大出力値の半分の電圧値又は最大出力電圧を与える構成を採用しても良い。更には、２つのリセット出力端子ＯＲ１、ＯＲ２に与える定電圧を相互に異電位としても良い。
【００８４】
このように、複数のリセット用スイッチＯＲ１、ＯＲ２を持つことにより、スイッチの共通ノードにおけるノイズの周波数成分を均一にし、また、リセット出力端子に抵抗Ｒを接続するか、適切な電圧を与えることにより、リセット用スイッチＳ５、Ｓ６と出力信号用のスイッチＳ１、Ｓ２とが同時にＯＮする場合でも、特性の劣化を防ぐことが可能となる。
【００８５】
尚、本実施形態は、電流をグランドから供給し、Ｎｃｈトランジスタを使用して電流スイッチセル回路を構成した電流スイッチセルにも同様に適用できる。
【００８６】
以上のような構成により、電流スイッチセル回路のスイッチ共通ノードから見たノイズを均一周波数にすることができる。
【００８７】
尚、本実施形態は、図６（ａ）又は（ｂ）の構成に図３の容量Ｃ１〜Ｃ４を付加した構成を合成しても良いのは勿論である。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明は、タイミング精度の向上や歪の改善が可能な多信号スイッチ回路を持つので、電流加算型ＤＡＣや、その多信号スイッチ回路を持った半導体集積回路、映像機器、通信機器として有用である。
【符号の説明】
【００８９】
ＩＮ１    第１の入力信号
ＩＮ２    第２の入力信号
ＩＮ３    第３の入力信号
ＩＮ４    第４の入力信号
Ｄ１      第１の制御信号
Ｄ２      第２の制御信号
Ｄ３      第３の制御信号
Ｄ４      第４の制御信号
Ｄ５      第５の制御信号
Ｄ６      第６の制御信号
ＣＬＫ      クロック
ＮＣＬＫ      反転クロック
１      スイッチ回路
２      スイッチ制御回路
３４      入力ラッチ回路
４      スイッチ
５      インバータ（バッファ）
６      論理回路
６’      ＮＯＲ回路
６’’      ＮＡＮＤ回路
７      ラッチ単位セル
９３      入力ラッチ回路
１０      電流スイッチセル
１１２      入力ラッチ回路
Ｉ      電流源
Ｉａ、Ｉｂ      電流源
Ｏ      非反転出力端子
ＮＯ      反転出力端子
ＯＲ      リセット出力端子
ＯＲ１、２      リセット出力端子
Ｐ１      電流源トランジスタ
Ｐ２      カスコードトランジスタ
Ｎ１      入力トランジスタ
Ｓ１〜Ｓ６      スイッチ
Ｃ１〜Ｃ４      容量
ｖｂｉａｓ１      第１のバイアス電圧
ｖｂｉａｓ２      第２のバイアス電圧
【図１】
2009133658.tif 000003
【図２】
2009133658.tif 000004
【図３】
2009133658.tif 000005
【図４】
2009133658.tif 000006
【図５】
2009133658.tif 000007
【図６】
2009133658.tif 000008
【図７】
2009133658.tif 000009
【図８】
2009133658.tif 000010
【図９】
2009133658.tif 000011
【図１０】
2009133658.tif 000012
【図１１】
2009133658.tif 000013
【図１２】
2009133658.tif 000014
【図１３】
2009133658.tif 000015
【手続補正書】
【提出日】平成22年8月20日(2010.8.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多信号スイッチ回路において、デバイスミスマッチなどによるタイミングエラーを防止し、また、本スイッチ回路を用いたＤ／Ａコンバータにおいては高速であっても良好な歪特性を得るための対策に関する。
【背景技術】
【０００２】
現在、半導体集積回路において、多岐にわたる用途でスイッチ回路が用いられる。スイッチ回路を使用する例として、電流加算型Ｄ／Ａコンバータ（以下、ＤＡＣという）がある。
【０００３】
従来の電流加算型ＤＡＣの構成を図７に示す。同図において、１はスイッチ回路、１０は電流スイッチセル、Ｉは電流源、Ｏは非反転出力端子、ＮＯは反転出力端子である。前記電流スイッチセル１０がビット数に応じて決められた数だけ並列に接続される。各前記電流スイッチセル１０は電源電圧に接続された前記電流源Ｉと、前記電流源Ｉと前記非反転出力端子Ｏ及び前記反転出力端子ＮＯ間に接続された前記スイッチ回路１を有する。デジタル入力値に応じて前記スイッチ回路１を切りかえ、前記電流源Ｉから出力される電流を前記非反転出力端子Ｏに流すか前記反転出力端子ＮＯに流すかを選択する。このような構成は特許文献１に記載される。
【０００４】
デジタル入力値に応じてスイッチ回路１を制御することにより、デジタル入力値に対応した差動アナログ出力値を得る。前記非反転出力端子Ｏ及び前記反転出力端子ＮＯには、各々抵抗を接続して、出力電流を電圧に変換して使用する場合が多い。
【０００５】
前記電流スイッチセル１０の構成例を図８（ａ）に示す。また、図８（ｂ）に前記電流スイッチセル１０の電流源Ｉの内部構成を示す。図８（ａ）及び（ｂ）において、Ｓ１〜Ｓ２はスイッチ、Ｄ１は第１の制御信号、Ｄ２は第２の制御信号、ｖｂｉａｓ１は第１のバイアス電圧、ｖｂｉａｓ２は第２のバイアス電圧、Ｐ１は電流源トランジスタ、Ｐ２はカスコードトランジスタである。前記電流源Ｉは、直列に接続された前記電流源トランジスタＰ１と前記カスコードトランジスタＰ２から構成され、各々のゲート端子には、前記第１、２のバイアス電圧ｖｂｉａｓ１、ｖｂｉａｓ２が供給される。
【０００６】
前記スイッチ回路１は、前記電流源Ｉと前記非反転出力端子Ｏ間に前記スイッチＳ１、前記電流源Ｉと前記反転出力端子ＮＯ間に前記スイッチＳ２が各々接続されており、前記スイッチＳ１は前記第１の制御信号Ｄ１で、前記スイッチＳ２は前記第２の制御信号Ｄ２で駆動される。以上が電流スイッチセルの構成である。
【０００７】
前記スイッチ回路１においては、制御信号の切り替わるタイミングが重要であり、制御信号の変化タイミングが所望のタイミングからずれると、グリッジや歪の原因となるという課題がある。このため、グリッジや歪が生じないように、スイッチ回路１を制御するためのスイッチ制御回路が設けられる。そのようなスイッチ回路１を制御するための従来のスイッチ制御回路の構成を図９（ａ）及び（ｂ）に示す。
【０００８】
図９（ａ）及び（ｂ）において、ＩＮ１は第１の入力信号、ＩＮ２は第２の入力信号、Ｄ１は第１の制御信号、Ｄ２は第２の制御信号、ＣＬＫはクロック、２はスイッチ制御回路、４はスイッチ、５はインバータ（又はバッファ）、１１ａ、１１ｂは２入力ラッチ回路である。前記第１の入力信号ＩＮ１と前記第２の入力信号ＩＮ２とは差動信号を構成する。
【０００９】
図９（ａ）のスイッチ制御回路２は、特許文献２に記載されるように、前記クロックＣＬＫで同時に開閉する２つの前記スイッチ４に入力信号ＩＮ１、ＩＮ２が各々入力され、前記スイッチ４の出力は前記２入力ラッチ回路１１ａ、２つの前記インバータ５、前記２入力ラッチ回路１１ｂと順に伝播される。
【００１０】
前記クロックＣＬＫにより前記スイッチ４を制御して２つの入力信号ＩＮ１、ＩＮ２のタイミングをそろえて後続の回路へ入力する。前記スイッチ４は、クロックが”Ｈ”の期間しか入力信号ＩＮ１、ＩＮ２を前記２入力ラッチ回路１１ａに入力せず、クロックが”Ｌ”の期間には前記２入力ラッチ回路１１ａの入力はＯＰＥＮとなる。このため、１つ目の２入力ラッチ回路１１ａは入力がＯＰＥＮになっても信号を保持する役割を果たす。保持した信号を前記インバータ５によりバッファし、タイミングエラーを生じないように最終的な信号を前記２入力ラッチ回路１１ｂでラッチして、スイッチ回路１に出力する。
【００１１】
また、図９（ｂ）のスイッチ制御回路２は、前記２入力ラッチ回路１１ａの２つの各入力端子に各々ＮｃｈトランジスタＮ１を接続し、これらのＮｃｈトランジスタＮ１と直列にＮｃｈトランジスタより成るスイッチ４が接続される。前記スイッチ４がＯＦＦの時は、入力データパスは無効となり、前記２入力ラッチ回路１１ａにより、入力データに関わらず出力データは保持される。前記スイッチがＯＮとなる時は、入力データパスが有効となるため、入力に対して反転信号を出力する。
【００１２】
また、図９（ａ）に示した前記２入力ラッチ回路１１（ａ）は、２つのインバータで構成され、各インバータは、２つの差動信号ＩＮ１、ＩＮ２のうち一方の信号が入力に、他方の信号が出力に接続される。この２つのインバータは互いに入出力を反転して接続されて、ラッチ回路が構成される。また、ラッチ回路の他の構成としては、図１０のように、２つの２入力ＮＡＮＤ回路を用いて、各々、ＮＡＮＤ回路の２つの入力に、差動入力信号の１つと他方のＮＡＮＤ回路の出力とを入力する構成もある。
【００１３】
次に、図９（ａ）のスイッチ制御回路２を例にラッチ回路１１ａの動作を説明する。
【００１４】
前記２入力ラッチ回路１１ａに入力される２つの信号ＩＮ１、ＩＮ２が変化する時、差動信号であるので、一方は”Ｈ”→”Ｌ”、他方は”Ｌ”→”Ｈ”と変化するとする。ここで、”Ｈ”→”Ｌ”と変化するはずの信号が”Ｌ”→”Ｈ”と変化する信号よりもタイミングが遅れたとする。すると、一方のインバータは出力が”Ｈ”のままの状態で入力が”Ｈ”に変化し始める。すると、インバータの出力、つまり他方の信号はインバータにより、”Ｌ”へと変化し始める。このため、２つの差動入力信号は入力信号に多少のタイミングのずれが生じたとしても、ラッチ回路１１ａによって同じタイミングで変化し、タイミングエラーを防ぐことができる。他の回路例の場合も、同様の動作を行うため、説明は省略する。
【００１５】
以上のように、２つの入力信号（１対の差動信号）については、前記２個のインバータを用いたラッチ回路によってその差動信号を構成する２つの信号同士の変化を同一タイミングにできて、タイミングエラーを良好に防ぐことが可能である。
【００１６】
次に、２ペアの制御信号を持つ場合の従来のスイッチ制御回路の構成例を図１１（ａ）に示す。
【００１７】
同図において、Ｄ３は第３の制御信号、Ｄ４は第４の制御信号、ＮＣＬＫは反転出力クロック、６’’はＮＡＮＤ回路である。前記スイッチ制御回路２は、４つの前記ＮＡＮＤ回路６’’を有する。４つの前記ＮＡＮＤ回路６’’は、各々、前記第１の入力信号ＩＮ１及び前記クロックＣＬＫ、前記第２の入力信号ＩＮ２及び前記クロックＣＬＫ、前記第１の入力信号ＩＮ１及び前記反転クロックＮＣＬＫ、前記第２の入力信号ＩＮ２及び前記反転クロックＮＣＬＫを入力とする。各々のＮＡＮＤ回路６’’の出力はバッファ５でバッファされて、第１〜４の制御信号Ｄ１〜Ｄ４となる。以上が、従来の４入力スイッチ制御回路２の構成である。
【００１８】
この４入力スイッチ制御回路２においては、前記クロックＣＬＫが“Ｈ”の間は前記第１、第２の制御信号Ｄ１、Ｄ２が差動信号を出力し、前記クロックＣＬＫが“Ｌ”の間は前記第３、第４の制御信号Ｄ３、Ｄ４が差動信号を出力する。また、差動信号を出力しない期間はリセットされる。つまり、図１１（ｂ）のような値をとる。
【００１９】
同図からも判るように、３信号以上を入力する多信号スイッチ回路では、１ペアの信号は、差動信号を出力しない期間が存在して、常に差動で動作するわけではない。このため、差動入力信号について単に一方の信号を反転すれば十分であった従来のインバータ型の２入力ラッチ回路は、３信号以上の入力信号のタイミングエラー防止用として使用することはできず、３信号以上の多信号スイッチ回路ではタイミングエラーを有効に防ぐことはできないという課題がある。
【００２０】
次に、４入力のスイッチ制御回路を使用する例として、電流加算型ＤＡＣなどに用いる従来の電流スイッチセル回路の構成の例を図１２（ａ）〜（ｃ）に示す。
【００２１】
図１２（ａ）に示すスイッチ回路１は、前記電流源Ｉと前記非反転出力端子Ｏとの間にスイッチＳ１とＳ３とが、前記電流源Ｉと前記反転出力端子ＮＯとの間にスイッチＳ２とＳ４とが各々接続されており、前記スイッチＳ１は第１の制御信号Ｄ１で、前記スイッチＳ２は第２の制御信号Ｄ２で、前記スイッチＳ３は第３の制御信号Ｄ３で、前記スイッチＳ４は第４の制御信号Ｄ４で駆動される。
【００２２】
図８に示すように、通常、スイッチ回路１は１ペアのスイッチで実現可能であるが、図１２（ａ）に示すスイッチ回路１は、スイッチＳ１、Ｓ２、及びスイッチＳ３、Ｓ４の２ペアのスイッチを有する。これらの２ペアのスイッチＳ１〜Ｓ４は交互に差動信号を出力し、差動信号を出力しない間はリセット、つまり両方共にＯＦＦとなる。２ペアのスイッチを有することにより、クロックサイクル毎に、４つのスイッチのうち同じ数のスイッチがＯＮとＯＦＦとの状態を変化させるため、スイッチの共通ノードであるソース電圧に生じるノイズはサンプリング周波数付近に集中して現れる。このスイッチ回路をＤＡＣに用いる場合、ノイズ成分が高周波側に集中することにより、信号帯域のノイズは小さくなるというメリットがある。この構成をDifferential quad-switchingと呼び、非特許文献１などに記載されている。
【００２３】
しかし、例えば、ＯＮするスイッチが例えばスイッチＳ１からスイッチＳ３に切り替わる場合では、電流源Ｉの電流はスイッチＳ１を通して非反転出力端子Ｏに流れている状態から、スイッチＳ３を通して非反転出力端子Ｏに流れる状態に切り替わる。この時、スイッチＳ１がＯＮからＯＦＦになるタイミングと、スイッチＳ３がＯＦＦからＯＮになるタイミングとは、完全には一致せず、非反転出力端子Ｏから出力される電流は過渡的に変動する。しかし、ＯＮするスイッチがスイッチＳ２からスイッチＳ４に切り替わる場合には、非反転出力端子Ｏから見た電流はゼロからゼロへの変化であり、変動は起こらない。このように、非反転出力端子Ｏ及び反転出力端子ＮＯから見たノイズ成分の周波数は、データ依存性を持つという課題がある。
【００２４】
図１２（ｂ）及び（ｃ）は、前記電流スイッチセル回路１０の他の例を示す。同図において、Ｄ５は第５の制御信号、Ｄ６は第６の制御信号、Ｓ５、Ｓ６はスイッチ、ＯＲはリセット出力端子、Ｉａ、Ｉｂは電流源である。
【００２５】
図１２（ｂ）は、２つの電流源Ｉａ、Ｉｂを持ち、電流源Ｉａと非反転出力端子Ｏ間にスイッチＳ１、電流源Ｉａと反転出力端子ＮＯ間にスイッチＳ２、電流源Ｉｂと非反転出力端子Ｏ間にスイッチＳ３、電流源Ｉｂと反転出力端子ＮＯ間にスイッチＳ４、電流源Ｉａとリセット出力端子ＯＲ間にスイッチＳ５、電流源Ｉｂとリセット出力端子ＯＲ間にスイッチＳ６が接続されている。
【００２６】
前記スイッチＳ１とＳ２、スイッチＳ３とＳ４が各々交互に差動信号を出力する。差動信号を出力していない間は、電流源Ｉの電流はリセット出力端子ＯＲに出力される。このような構成により、Differential quad-switchingと同様にクロック毎に同じ数のスイッチがＯＮとＯＦＦとの状態を変化させる。
【００２７】
図１２（ｃ）に示す回路は、同図（ｂ）の半分だけを使用する。スイッチＳ１、Ｓ２が信号を出力せずに電流がリセット出力端子ＯＲに出力される期間は、ＤＡＣの出力もリセット状態となる。
【００２８】
図１２（ｂ）及び（ｃ）は、特許文献３に記載されるように、何れもＲＴＺ(Return-to-zero)スイッチングと呼ばれ、Differential quad-switchingと同様に、毎回同じ数のスイッチがＯＮとＯＦＦとの状態を変化させる。このため、スイッチの共通ノードであるソース電圧はデータ依存のノイズを発生しないが、出力側から見たノイズには、データ依存性がある。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】米国特許第７０３４７３３号明細書
【特許文献２】米国特許５６８９２５７号明細書
【特許文献３】米国特許６０６１０１０号明細書
【非特許文献】
【００３０】
【非特許文献１】IEEE journal OF SOLID-STATE CIRCUITS、 VOL.37、NO.10、 OCTOBER 2002 "A Digital-to-Analog Converter Based on Differential Quad Switching" (Sungkyung Park @Seoul National University)
【発明の概要】
【発明が解決しようとする課題】
【００３１】
以上に示したように、従来の１対の差動信号のスイッチ回路では、入力信号と出力信号間に２個のインバータより成るラッチ回路を挿入して、差動信号間のタイミングエラーを有効に防止できるが、３信号以上の多信号スイッチ回路では、差動信号を出力しない期間が存在するため、そのような２個のインバータより成るラッチ回路を使用できず、タイミングエラーが生じる欠点ことがあった。
【００３２】
また、図１２（ａ）〜（ｃ）に示したような従来の電流スイッチセル回路では、共通ノードであるソース電圧はデータ依存のノイズを発生しないが、出力側から見たノイズ成分にはデータ依存があるという課題があった。
【００３３】
本発明の第１の目的は、３信号以上の多信号スイッチ回路において、それ等の信号間のタイミングエラーを有効に防ぐことにある。
【００３４】
また、本発明の第２の目的は、電流スイッチセル回路において、スイッチの共通ノードであるソース電圧の出力側から見たノイズのデータ依存性を解消して、このノイズをデータ変化に拘わらず均一周波数成分を持つようにすることにある。
【課題を解決するための手段】
【００３５】
前記第１の目的を達成するため、本発明の多信号スイッチ回路では、３つ以上の制御信号を有し、３信号以上を同時にラッチすることにより、制御信号間のタイミングエラーを防ぐ構成を採用する。
【００３６】
更に、前記第２の目的を達成するため、本発明の電流スイッチセル回路では、複数の入力信号端子と非反転出力端子及び反転出力端子との間に各々容量を接続して、電流経路の変化によるノイズが生じない場合には、容量カップリングによるノイズを生じさせたり、対の信号出力用スイッチとは別途に対のリセット用スイッチを設けて、信号出力用スイッチが切り替わらない場合にはリセット用スイッチを切り替えたりして、共通ソース電圧の変動の周期を一定にして、共通ソース電圧の出力側から見たノイズのデータ依存性を解消する。
【００３７】
具体的に、本発明の多信号スイッチ回路は、Ｎ個（Ｎは３以上）のスイッチ素子を有し、前記Ｎ個のスイッチ素子には、導通／非導通を切り替えるためのＮ個の制御信号が入力され、Ｍ個（３≦Ｍ≦Ｎ）の前記制御信号が、互いに変化するタイミングを制御し合うことを特徴とする。
【００３８】
これにより、Ｍ個の制御信号が互いに変化するタイミングを制御し合うので、入力信号のタイミングエラーが生じることを有効に防ぐことが可能である。
【００３９】
本発明の電流スイッチセル回路は、電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、前記反転出力ノードに接続されるスイッチ素子を制御するＬ個の制御信号と前記非反転出力ノードとの間に各々Ｌ個の容量が接続され、前記非反転出力ノードに接続されるスイッチ素子を制御するＬ個の制御信号と前記反転出力ノードとの間に各々他のＬ個の容量が接続されることを特徴とする。
【００４０】
これにより、電流経路の変化によるノイズと、容量カップリングによるノイズの影響が等しくなるように容量値を設定しておくと、出力側から見たノイズも、共通ノードであるソース側から見たノイズも、データに依存せず均一の周波数成分を持つことになる。
【００４１】
本発明のラッチ回路は、Ｍ個（Ｍは３以上）の信号を持ち、このＭ個の信号の各々は、他の（Ｍ−１）個の信号をフィードバックすることを特徴とする。
【００４２】
これにより、Ｍ個の信号の変化タイミングが同時になって、これら信号のタイミングエラーが生じるのを防ぐことができる。
【００４３】
本発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流すことを特徴とする。
【００４４】
これにより、電流源回路からの電流は、データ出力用のペアスイッチ素子の何れか一方と、ペアのリセットスイッチ素子の何れか一方とに分流して流れており、データが変化した時はデータ出力用のペアスイッチ素子が切り替わり、ペアのリセットスイッチ素子は切り替わらず、一方、データが変化しない時は、データ出力用のペアスイッチ素子は切り替わらず、ペアのリセットスイッチ素子が切り替わるので、共通ソース電圧の変動の周期が一定となる。
【発明の効果】
【００４５】
以上説明したように、本発明によれば、３つ以上の制御信号を有するスイッチ回路において、信号間のタイミングエラーを防ぐことができると共に、電流スイッチセル回路において、共通ソース電圧の変動の周期を一定にして、共通ソース電圧の出力側から見たノイズのデータ依存性を解消することが可能である。
【図面の簡単な説明】
【００４６】
【図１】（ａ）は本発明の実施形態１における多信号スイッチ回路の全体構成を示す図、同図（ｂ）は同多信号スイッチ回路に備えるスイッチ制御回路の内部構成を示す図、同図（ｃ）は同スイッチ制御回路に備える４入力ラッチ回路の内部構成を示す図、同図（ｄ）は同スイッチ制御回路に備える他の４入力ラッチ回路の内部構成を示す図、同図（ｅ）は同スイッチ制御回路の他の内部構成例を示す図である。
【図２】（ａ）は同スイッチ制御回路の変形例を示す図、同図（ｂ）は同スイッチ制御回路に備える３入力ラッチ回路の内部構成を示す図である。
【図３】本発明の実施形態２における電流スイッチセル回路の構成を示す図である。
【図４】（ａ）は本発明の実施形態３における４入力ラッチ回路の内部構成を示す図、同図（ｂ）は同４入力ラッチ回路の具体例を示す図である。
【図５】同４入力ラッチ回路の変形例を示す図である。
【図６】（ａ）は本発明の実施形態４における電流スイッチセル回路の構成を示す図、同図（ｂ）は同電流スイッチセル回路の変形例を示す図である。
【図７】従来の電流加算型ＤＡＣの構成を示す図である。
【図８】（ａ）は従来の電流スイッチセル回路の構成例を示す図、同図（ｂ）は同電流スイッチセル回路に含まれる電流源の内部構成を示す図である。
【図９】（ａ）は従来のスイッチ制御回路の構成例を示す図、同図（ｂ）は同スイッチ制御回路の他の構成例を示す図である。
【図１０】従来の２入力ラッチ回路の構成例を示す図である。
【図１１】（ａ）は従来の４入力スイッチ制御回路の構成を示す図、同図（ｂ）は同４入力スイッチ制御回路からの４つの制御信号の出力の様子を説明する図である。
【図１２】（ａ）従来の電流スイッチセルの構成を示す図、同図（ｂ）は同電流スイッチセルの他の構成を示す図、同図（ｃ）は同電流スイッチセルの更に他の構成を示す図である。
【図１３】従来のDifferential quad-switchingタイプの電流スイッチセルの構成を示す図である。
【発明を実施するための形態】
【００４７】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００４８】
（実施形態１）
図１（ａ）〜（ｄ）は本発明の実施形態１における多信号スイッチ回路を示したものである。
【００４９】
同図において、３ａ、３ｂは４入力ラッチ回路、６’はＮＯＲ回路、６’’はＮＡＮＤ回路、７はラッチ単位セルである。図１（ａ）のブロック図に示すように、スイッチ制御回路２から出力される４つの制御信号Ｄ１〜Ｄ４により、スイッチ回路１内のスイッチを駆動する。
【００５０】
図１（ｂ）は前記スイッチ制御回路２の内部構成を示し、４つの制御信号ＩＮ１〜ＩＮ４は各々クロックＣＬＫで同時に開閉する４つのスイッチ４に入力され、前記４つのスイッチ４の出力は４入力ラッチ回路３ａ、前記インバータ（ｏｒバッファ）５、４入力ラッチ回路３ｂと順に伝播する。
【００５１】
前記４入力ラッチ回路３ａは、４つのラッチ単位セル７から成り、各前記ラッチ単位セル７は各々ＮＯＲ回路６’を持つ。各ＮＯＲ回路６’では、その出力は前記入力される４つの制御信号ＩＮ１〜ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。また、前記４入力ラッチ回路３ｂは、４つの前記ラッチ単位セル７から成り、各前記ラッチ単位セル７は各々スイッチ素子としてＮＡＮＤ回路（論理回路）６’’を持つ。各ＮＡＮＤ回路６’’では、その出力は各々４つの入力信号ＩＮ１〜ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。前記ＮＡＮＤ回路６’’を使用するのは、４つの信号ＩＮ１〜ＩＮ４のうち１つが”Ｌ”、３つが”Ｈ”を取るときの場合を例示しており、信号の組み合わせによって適宜論理回路を選択する。以上が本実施形態１における多信号スイッチ回路の構成である
次に、本実施形態１の動作を説明する。
【００５２】
先ず、図１（ｂ）のスイッチ制御回路２について説明する。前記クロックＣＬＫにより前記４つのスイッチ４を制御して４つの入力信号ＩＮ１〜ＩＮ４の変化タイミングそろえ、前記４入力ラッチ回路３ａに入力する。クロックが”Ｈ”の期間しか入力信号ＩＮ１〜ＩＮ４を前記４入力ラッチ回路３ａに入力せず、クロックが”Ｌ”の期間には４入力ラッチ回路３ａの入力はＯＰＥＮとなる。このため、この４入力ラッチ回路３ａは入力がＯＰＥＮになっても信号を保持する役割を果たす。保持した信号を前記インバータ５によりバッファし、この４信号ＩＮ１〜ＩＮ４間にタイミングエラーを生じないように最終的な信号を前記４入力ラッチ回路３ｂでラッチして、スイッチ回路１に出力する。
【００５３】
次に、スイッチ制御回路２の別の構成例を図１（ｅ）に示す。同図のスイッチ制御回路２は、前記４入力ラッチ回路３ｂの４つの入力端子に各々Ｎｃｈトランジスタより成る入力トランジスタＮ１を接続すると共に、これらの入力トランジスタＮ１に各々直列にＮｃｈトランジスタより成るスイッチ４を接続した構成である。
【００５４】
図１（ｃ）のスイッチ制御回路２においては、クロックＣＬＫが”Ｌ”の間に入力信号ＩＮ１〜ＩＮ４が変化するように予めタイミング設計を行う。クロックＣＬＫが”Ｌ”の間は、入力信号ＩＮ１〜ＩＮ４が変化しても４つのスイッチ４がＯＦＦしているため、出力信号は変化しない。その間、４入力ラッチ回路３ｂで出力信号は保持されている。クロックＣＬＫが”Ｌ”の間に入力信号ＩＮ１〜ＩＮ４が変化していた場合、スイッチ４がＯＮすると、クロックＣＬＫが”Ｌ”から”Ｈ”となるタイミングで入力信号ＩＮ１〜ＩＮ４が有効となり、出力信号は変化する。このように、クロックＣＬＫで同期された信号を前記４入力ラッチ回路３ｂでラッチしてスイッチ回路１に出力する。
【００５５】
ここで、４つの入力信号ＩＮ１〜ＩＮ４を持つ４入力ラッチ回路３ｂにおいて、４入力信号のうち必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるので、仮に”Ｌ”となるべき入力信号のタイミングが所望のタイミングより遅れてしまったとしても、他の３つの入力信号が”Ｈ”に変化すると、ＮＡＮＤ回路６’’の入力が３つ共に”Ｈ”となるので、このＮＡＮＤ回路６’’の出力に接続されている入力信号は”Ｌ”を取ろうと変化し始める。従って、４つの入力信号ＩＮ１〜ＩＮ４間のタイミングのずれは、この４入力ラッチ回路３ｂを使用することにより確実に合わせられる。
【００５６】
このように、４つの入力信号ＩＮ１〜ＩＮ４を持つスイッチ制御回路２において、この４つの入力信号ＩＮ１〜ＩＮ４のタイミングを同時に制御する４入力ラッチ回路３ｂを挿入することにより、入力信号ＩＮ１〜ＩＮ４のタイミングエラーが生じるのを防ぐことができる。
【００５７】
尚、前記４入力スイッチ制御回路２は、４入力信号の場合のみでなく、３入力信号又は５入力信号以上を有する場合にも対応できる。３入力信号に使用するスイッチ制御回路の具体例を図２に示す。３入力を２組など組み合わせて使用することも可能である。
【００５８】
これらは、Ｄifferential quad-switchingやRTZ switchingを使用した電流加算型ＤＡＣなどに用いることができる。
【００５９】
以上のようなスイッチ制御回路２を用いた多信号スイッチ回路とすることにより、３以上の入力信号を持つ多信号スイッチ回路において、タイミングエラーを防ぐことができる。
【００６０】
（実施形態２）
図３は、本発明の実施形態２における電流スイッチセル回路の構成の一例を示したものである。
【００６１】
図３において、電流加算型ＤＡＣなどに用いる電流スイッチセル回路１０は、従来例で説明したとおり、電源から供給される電流源（電流源回路）Ｉの電流を非反転出力端子Ｏに流すか反転出力端子ＮＯに流すかをスイッチ回路１により選択するものである。前記スイッチ回路１は、図１（ｂ）に示したスイッチ制御回路２を有し、このスイッチ制御回路２からの第１〜第４の制御信号Ｄ１〜Ｄ４が入力される。このスイッチ回路１は、第１及び第２の制御信号Ｄ１、Ｄ２により動作する１対のペアスイッチ（ペアスイッチ素子）Ｓ１、Ｓ２と、第３及び第４の制御信号Ｄ３、Ｄ４により動作する他の１対のペアスイッチ（ペアスイッチ素子）Ｓ３、Ｓ４からなる差動スイッチ回路である。前記スイッチ回路１は、図３では１個のみ示しているが、電流加算型ＤＡＣを構成する場合には、このスイッチ回路１をサブスイッチ回路として、図７のように２個以上のサブスイッチ回路１を並列に接続する。
【００６２】
前記電流スイッチセル回路１０において、非反転出力端子Ｏと第２及び第４の制御信号Ｄ２、Ｄ４間、及び、反転出力端子ＮＯと第１及び第３の制御信号Ｄ１、Ｄ３間に、各々、容量Ｃ１〜Ｃ４を接続した構成とする。以上が本実施形態２における電流スイッチセル回路の構成である。
【００６３】
次に、本実施形態２の動作を説明する。スイッチ回路１において、端子Ｄ１と非反転出力端子Ｏとの間はスイッチＳ１のゲート−ドレイン間容量で、端子Ｄ３と非反転出力端子Ｏとの間は、スイッチＳ３のゲート−ドレイン間容量で各々カップリングする。例えば、ＯＮするスイッチがスイッチＳ１からスイッチＳ３に切り替わる時は、スイッチＳ１のゲート−ドレイン間容量の一端Ｄ１及びスイッチＳ３のゲート−ドレイン間容量の一端Ｄ３が変化するので、他端の非反転出力端子Ｏも追従して、変化しようとする。このため、非反転出力端子Ｏから見た場合、端子Ｄ１、Ｄ３の変動に対応したノイズが生じる。この時、非反転出力端子Ｏに接続されている容量Ｃ１、Ｃ３の他端Ｄ２、Ｄ４は変動しないので、容量Ｃ１、Ｃ３との容量カップリングによるノイズは発生しない。また、ＯＮするスイッチがスイッチＳ２からスイッチＳ４に切り替わる場合には、非反転出力端子Ｏとスイッチのゲート−ドレイン間容量でカップリングしているＤ１、Ｄ３は変動しないため、非反転出力端子Ｏから見たスイッチのゲート−ドレイン間容量によるノイズは発生しない。しかし、非反転出力端子Ｏに接続されている前記容量Ｃ１、Ｃ３の他端Ｄ２、Ｄ４は共に変動するため、非反転出力端子Ｏには前記容量Ｃ１、Ｃ３を介した容量カップリングによるノイズが生じる。また、ＯＮするスイッチがＳ１→Ｓ４やＳ３→Ｓ２などと変化する場合も同様である。
【００６４】
従って、スイッチのゲート−ドレイン間容量によるノイズの影響と、容量Ｃ１〜Ｃ４によるノイズの影響とが等しくなるように容量値を設定しておくと、出力側から見たノイズも、共通ノードであるソース側から見たノイズも、データに依存せず均一の周波数成分を持つ。
【００６５】
このように、複数対のスイッチを持つ多信号スイッチ回路に対して、非反転出力端子と反転出力側の複数の信号間、及び反転出力端子と非反転出力側の複数の信号間に容量を挿入することにより、出力側から見たノイズを均一の周波数にすることが可能となる。
【００６６】
尚、容量Ｃ１〜Ｃ４はＭＯＳ容量を用いても良い。また、本実施形態では、Differential quad-switching回路で説明したが、複数対のスイッチを持つＲＴＺ(Return-to-zero) switching回路にも適用可能である。
【００６７】
更に、電流をグランドから供給し、Ｎｃｈトランジスタを使用してスイッチ回路を構成した電流スイッチセルにも適用できる。図１３に、この場合のDifferential quad-switchingタイプの電流スイッチセルを例として示す。
【００６８】
以上のような構成により、電流スイッチセル回路の出力側から見たノイズを均一周波数にすることにより、信号帯域のノイズ成分を低減することができる。
【００６９】
尚、本実施形態は、電流スイッチセル回路１０として、非反転出力端子Ｏと反転出力端子ＮＯとを持つ回路を説明したが、後述するようにリセット出力端子を持つ構成（図６参照）としても良い。
【００７０】
（実施形態３）
次に、本発明の実施形態３を説明する。図４及び図５は本実施形態３における４入力ラッチ回路を示す。
【００７１】
図４（ａ）の４入力ラッチ回路３において、６は論理回路であって、４つの入力信号に対応して１個ずつ設けられる。各論理回路６は、４つの入力信号のうちの３つの入力信号を、残り１つの入力信号にフィードバックする。つまり、４つの入力信号のうちの１つの入力信号が自己の論理回路６の出力に接続され、残り３つの入力信号が自己の論理回路６の入力に接続される。これをラッチ単位セル７として、各々の入力信号に対してフィードバックを行う。従って、４入力ラッチ回路であれば、ラッチ単位セル７は４つ必要となる。また、その際、４つの入力信号の相互関係により、適切な論理回路を選択する。例えば、４入力信号のうち、必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるような回路の場合には、前記論理回路６は、図４（ｂ）に示すようにＮＡＮＤ回路６’’を用いれば良い。
【００７２】
更に、前記４入力ラッチ回路３の別の構成例を図５に示す。同図では、４つの入力信号に対して、４つのＮＯＲ回路６’を備える。各ＮＯＲ回路６’では、１つの入力信号及び他の３つのＮＯＲ回路６’の出力を自己のＮＯＲ回路６’に入力する。これを前記ラッチ単位セル７とし、４つの入力信号の各々に対して１つずつ設ける。この構成例では、４入力信号のうち、必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるような回路の場合に使用できる。他の回路の場合には、論理回路６’は、４つの入力信号の関係により適宜選択する。以上が本実施形態３における４入力ラッチ回路の構成である。
【００７３】
次に、本実施形態３の動作を説明する。先ず、図４（ｂ）の４入力ラッチ回路について説明する。
【００７４】
４つの入力信号を持つ４入力ラッチ回路において、４入力信号のうち必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となる構成の場合には、１つの入力信号が”Ｌ”である場合には、他の３つの入力信号は”Ｈ“の値をとる。ここで、仮に”Ｌ”となるべき入力信号のタイミングが所望のタイミングより遅れてしまったとする。しかし、他の３つの入力信号が”Ｈ”に変化すると、ＮＡＮＤ回路６’’の入力が３つ共に”Ｈ”となるため、このＮＡＮＤ回路６’’の出力に接続されている入力信号は”Ｌ”を取ろうと変化し始める。他の値をとる時も、同様に変化する。そのため、４つの入力信号のタイミングのずれは４入力ラッチ回路を使用することにより合わせられる。図５においても、ほぼ同様のため、説明は省略する。
【００７５】
このように、４つの入力信号を持つ４入力ラッチ回路において、各入力信号に他の入力信号をフィードバックすることにより、タイミングを合わせることができる。従って、図４（ａ）、（ｂ）及び図５に示したラッチ回路を図１（ｂ）に示したスイッチ制御回路１内のラッチ回路３ｂとして採用する。
【００７６】
尚、４入力ラッチ回路を例示して説明したが、本発明は４入力信号の場合のみでなく、３入力信号、又は５入力信号以上を有する場合にも同様に適用でき、実施形態１のスイッチ制御回路などに用いることができる。
【００７７】
（実施形態４）
続いて、本発明の実施形態４を説明する。
【００７８】
図６は本実施形態４の電流スイッチセル回路を示す。この電流スイッチセル回路１０では、１対のリセット出力端子ＯＲ１、ＯＲ２を持つ構成、及び非反転出力端子Ｏ、反転出力端子ＮＯ及び前記１対のリセット出力端子（リセット出力ノード）ＯＲ１、ＯＲ２に各々抵抗Ｒを接続する構成に特徴を持つ。
【００７９】
すなわち、図６（ａ）に示した電流スイッチセル回路１０は、スイッチ回路１を有し、このスイッチ回路１は、図１（ｂ）に示したと同様のスイッチ制御回路２を備え、このスイッチ制御回路２からの第１〜第４の制御信号Ｄ１、Ｄ２、Ｄ５、Ｄ６が入力される。このスイッチ回路１は、第１及び第２の制御信号Ｄ１、Ｄ２により動作する１対のペアスイッチ（ペアスイッチ素子）Ｓ１、Ｓ２と、第５及び第６の制御信号Ｄ５、Ｄ６により動作する他の１対のペアスイッチ（リセット用のリセットスイッチ素子）Ｓ５、Ｓ６からなる。そして、電流源Ｉと非反転出力端子Ｏとの間にスイッチＳ１、電流源Ｉと反転出力端子ＮＯとの間にスイッチＳ２、電流源Ｉとリセット出力端子ＯＲ１との間にスイッチＳ５、電流源Ｉとリセット出力端子ＯＲ２との間にスイッチＳ６が接続されている。
【００８０】
尚、前記スイッチ回路１は、図６では１個のみ示しているが、電流加算型ＤＡＣを構成する場合には、このスイッチ回路１をサブスイッチ回路として、図７のように２個以上のサブスイッチ回路１を並列に接続する。これらの複数のサブスイッチ回路１を備える場合には、１個以上の所定個のサブスイッチ回路１を１単位として図１（ｂ）のスイッチ制御回路２を持った多信号スイッチ回路を構成する。
【００８１】
次に、本実施形態の電流スイッチセル回路１０の動作を説明する。
【００８２】
電流スイッチセル回路１０において、従来例で示したように、データが切り替わる時は差動の２つのスイッチＳ１、Ｓ２が切り替わるため、これらスイッチの共通ノードであるソース電圧が変動し、一方、データが切り替わらない時は、スイッチＳ１、Ｓ２は変化しないため、ソース電圧は変動しない。このため、差動スイッチのみではソース電圧にデータ依存のノイズが発生する。このノイズの発生を防止するようにリセット用の２つのスイッチＳ５、Ｓ６を持ち、このリセット用スイッチＳ５、Ｓ６も差動で動作する。即ち、データが変化した時はリセット用スイッチＳ５、Ｓ６は切り替わらず、データが変化しない時は、リセット用スイッチＳ５、Ｓ６が切り替わるものとする。従って、電流源Ｉから出力された電流は、差動の２つのスイッチＳ１、Ｓ２の何れか一方の導通状態のスイッチと、差動のリセット用の２つのスイッチＳ５、Ｓ６の何れか一方の導通状態のスイッチとに分流して流れる。以上により、ソース電圧の変動の周期が一定となる。
【００８３】
また、非反転出力端子Ｏ及び反転出力端子ＮＯから出力される電流を、抵抗Ｒで電圧に変換する場合、スイッチＳ１、Ｓ２、Ｓ５、Ｓ６のドレイン−ソース間電圧が異なることにより、非反転出力端子Ｏ又は反転出力端子ＮＯに出力される電流と、リセット出力端子ＯＲ１、ＯＲ２の何れかに出力される電流とが均等にならない可能性がある。これを防ぐため、スイッチＳ１、Ｓ２のうちＯＮしている方のドレイン−ソース間電圧とリセット用スイッチＳ５、Ｓ６のうちＯＮしている方のドレイン−ソース間電圧とができるだけ等しくなるように、リセット出力端子ＯＲ１、ＯＲ２に抵抗を接続する。尚、この構成に代えて、リセット出力端子ＯＲ１、ＯＲ２の双方に、影響を軽減できる定電圧、図６（ｂ）ではグランド電位を与える構成を採用したり、電源電圧や、最大出力値の半分の電圧値又は最大出力電圧を与える構成を採用しても良い。更には、２つのリセット出力端子ＯＲ１、ＯＲ２に与える定電圧を相互に異電位としても良い。
【００８４】
このように、複数のリセット用スイッチＯＲ１、ＯＲ２を持つことにより、スイッチの共通ノードにおけるノイズの周波数成分を均一にし、また、リセット出力端子に抵抗Ｒを接続するか、適切な電圧を与えることにより、リセット用スイッチＳ５、Ｓ６と出力信号用のスイッチＳ１、Ｓ２とが同時にＯＮする場合でも、特性の劣化を防ぐことが可能となる。
【００８５】
尚、本実施形態は、電流をグランドから供給し、Ｎｃｈトランジスタを使用して電流スイッチセル回路を構成した電流スイッチセルにも同様に適用できる。
【００８６】
以上のような構成により、電流スイッチセル回路のスイッチ共通ノードから見たノイズを均一周波数にすることができる。
【００８７】
尚、本実施形態は、図６（ａ）又は（ｂ）の構成に図３の容量Ｃ１〜Ｃ４を付加した構成を合成しても良いのは勿論である。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明は、タイミング精度の向上や歪の改善が可能な多信号スイッチ回路を持つので、電流加算型ＤＡＣや、その多信号スイッチ回路を持った半導体集積回路、映像機器、通信機器として有用である。
【符号の説明】
【００８９】
ＩＮ１    第１の入力信号
ＩＮ２    第２の入力信号
ＩＮ３    第３の入力信号
ＩＮ４    第４の入力信号
Ｄ１      第１の制御信号
Ｄ２      第２の制御信号
Ｄ３      第３の制御信号
Ｄ４      第４の制御信号
Ｄ５      第５の制御信号
Ｄ６      第６の制御信号
ＣＬＫ      クロック
ＮＣＬＫ      反転クロック
１      スイッチ回路
２      スイッチ制御回路
３４      入力ラッチ回路
４      スイッチ
５      インバータ（バッファ）
６      論理回路
６’      ＮＯＲ回路
６’’      ＮＡＮＤ回路
７      ラッチ単位セル
９３      入力ラッチ回路
１０      電流スイッチセル
１１２      入力ラッチ回路
Ｉ      電流源
Ｉａ、Ｉｂ      電流源
Ｏ      非反転出力端子
ＮＯ      反転出力端子
ＯＲ      リセット出力端子
ＯＲ１、２      リセット出力端子
Ｐ１      電流源トランジスタ
Ｐ２      カスコードトランジスタ
Ｎ１      入力トランジスタ
Ｓ１〜Ｓ６      スイッチ
Ｃ１〜Ｃ４      容量
ｖｂｉａｓ１      第１のバイアス電圧
ｖｂｉａｓ２      第２のバイアス電圧
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは３以上）のスイッチ素子を有し、
前記Ｎ個のスイッチ素子には、導通／非導通を切り替えるためのＮ個の制御信号が入力され、
Ｍ個（３≦Ｍ≦Ｎ）の前記制御信号が、互いに変化するタイミングを制御し合うこと
を特徴とする多信号スイッチ回路。
【請求項２】
前記請求項１記載の多信号スイッチ回路において、
前記Ｍ個の制御信号を同時にラッチするラッチ回路を備えて、相互にタイミング制御を行う
ことを特徴とする多信号スイッチ回路。
【請求項３】
前記請求項２記載の多信号スイッチ回路において、
前記ラッチ回路は、論理回路からなる
ことを特徴とする多信号スイッチ回路。
【請求項４】
スイッチ回路を用いて、電流源から出力される電流を流す経路を選択する電流スイッチセル回路において、
前記スイッチ回路は、前記請求項１〜３の何れか１項に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項５】
電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記差動スイッチ回路は、請求項１〜３何れかに記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項６】
前記請求項５記載の電流スイッチセル回路において、
前記Ｌ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＬ周期に一度導通し、残りの期間は非導通となる
ことを特徴とする電流スイッチセル回路。
【請求項７】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード、及びリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記スイッチ回路は、前記請求項１〜３の何れか１項に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項８】
前記請求項７記載の電流スイッチセル回路において、
前記Ｋ対のペアスイッチ素子の何れかとリセットスイッチ素子とは交互に導通する
ことを特徴とする電流スイッチセル回路。
【請求項９】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するサブスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とし、
前記サブスイッチ回路の１個又はＰ個（２≦Ｐ≦Ｊ）のサブスイッチ回路が、前記請求項１〜３の何れか１項に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項１０】
前記請求項９記載の電流スイッチセル回路において、
前記Ｋ×Ｊ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＫ×Ｊ周期に一度導通し、
前記電流源回路が非反転出力ノードにも反転出力ノードにも接続されない場合はリセットスイッチ素子が導通する
ことを特徴とする電流スイッチセル回路。
【請求項１１】
前記請求項９又は１０記載の電流スイッチセル回路において、
前記Ｊ個のサブスイッチ回路を２つ以上のスイッチ回路で構成し、１つ以上のスイッチ回路が前記請求項１〜３の何れか１項に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項１２】
前記請求項１〜３の何れか１項に記載の多信号スイッチ回路又は前記請求項４〜１１の何れか１項に記載の電流スイッチセル回路を用いる
ことを特徴とする電流加算型ＤＡＣ。
【請求項１３】
Ｍ個（Ｍは３以上）の信号を持ち、このＭ個の信号の各々は、他の（Ｍ−１）個の信号をフィードバックする
ことを特徴とするラッチ回路。
【請求項１４】
前記請求項１３記載のラッチ回路において、
Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、
前記Ｍ個の信号の各々は対応する論理回路の出力に接続されており、
前記Ｍ個の論理回路の各々は、出力に接続されている信号以外の（Ｍ−１）個の信号が自己の論理回路の入力に入力されている
ことを特徴とするラッチ回路。
【請求項１５】
前記請求項１３記載のラッチ回路において、
Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、
前記Ｍ個の論理回路の各々は、他の（Ｍ−１）個の論理回路の出力及び１つの信号を入力とする
ことを特徴とするラッチ回路。
【請求項１６】
前記請求項２又は３記載の多信号スイッチ回路において、
前記請求項１３〜１５の何れか１項に記載のラッチ回路を用いた
ことを特徴とする多信号スイッチ回路。
【請求項１７】
前記請求項１３〜１５の何れか１項に記載のラッチ回路又は請求項１６記載の多信号スイッチ回路を用いた
ことを特徴とする電流スイッチセル回路。
【請求項１８】
前記請求項１３〜１５の何れか１項に記載のラッチ回路又は請求項１６記載の多信号スイッチ回路を用いた
ことを特徴とする電流加算型ＤＡＣ。
【請求項１９】
前記請求項１〜３及び１６の何れか１項に記載の多信号スイッチ回路、請求項４〜１１及び１７の何れか１項に記載の電流スイッチセル回路、請求項１２又は１８に記載の電流加算型ＤＡＣ、又は請求項１３〜１５の何れか１項に記載のラッチ回路を搭載した
ことを特徴とする半導体集積回路。
【請求項２０】
前記請求項１〜３及び１６の何れか１項に記載の多信号スイッチ回路、請求項４〜１１及び１７の何れか１項に記載の電流スイッチセル回路、請求項１２又は１８に記載の電流加算型ＤＡＣ、又は請求項１３〜１５の何れか１項に記載のラッチ回路を搭載した
ことを特徴とする映像機器。
【請求項２１】
前記請求項１〜３及び１６の何れか１項に記載の多信号スイッチ回路、請求項４〜１１及び１７の何れか１項に記載の電流スイッチセル回路、請求項１２又は１８に記載の電流加算型ＤＡＣ、又は請求項１３〜１５の何れか１項に記載のラッチ回路を搭載した
ことを特徴とする通信機器。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009133658.tif 000016
【図２】
2009133658.tif 000017
【図３】
2009133658.tif 000018
【図４】
2009133658.tif 000019
【図５】
2009133658.tif 000020
【図６】
2009133658.tif 000021
【図７】
2009133658.tif 000022
【図８】
2009133658.tif 000023
【図９】
2009133658.tif 000024
【図１０】
2009133658.tif 000025
【図１１】
2009133658.tif 000026
【図１２】
2009133658.tif 000027
【図１３】
2009133658.tif 000028
【手続補正書】
【提出日】平成22年9月17日(2010.9.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多信号スイッチ回路において、デバイスミスマッチなどによるタイミングエラーを防止し、また、本スイッチ回路を用いたＤ／Ａコンバータにおいては高速であっても良好な歪特性を得るための対策に関する。
【背景技術】
【０００２】
現在、半導体集積回路において、多岐にわたる用途でスイッチ回路が用いられる。スイッチ回路を使用する例として、電流加算型Ｄ／Ａコンバータ（以下、ＤＡＣという）がある。
【０００３】
従来の電流加算型ＤＡＣの構成を図７に示す。同図において、１はスイッチ回路、１０は電流スイッチセル、Ｉは電流源、Ｏは非反転出力端子、ＮＯは反転出力端子である。前記電流スイッチセル１０がビット数に応じて決められた数だけ並列に接続される。各前記電流スイッチセル１０は電源電圧に接続された前記電流源Ｉと、前記電流源Ｉと前記非反転出力端子Ｏ及び前記反転出力端子ＮＯ間に接続された前記スイッチ回路１を有する。デジタル入力値に応じて前記スイッチ回路１を切りかえ、前記電流源Ｉから出力される電流を前記非反転出力端子Ｏに流すか前記反転出力端子ＮＯに流すかを選択する。このような構成は特許文献１に記載される。
【０００４】
デジタル入力値に応じてスイッチ回路１を制御することにより、デジタル入力値に対応した差動アナログ出力値を得る。前記非反転出力端子Ｏ及び前記反転出力端子ＮＯには、各々抵抗を接続して、出力電流を電圧に変換して使用する場合が多い。
【０００５】
前記電流スイッチセル１０の構成例を図８（ａ）に示す。また、図８（ｂ）に前記電流スイッチセル１０の電流源Ｉの内部構成を示す。図８（ａ）及び（ｂ）において、Ｓ１〜Ｓ２はスイッチ、Ｄ１は第１の制御信号、Ｄ２は第２の制御信号、ｖｂｉａｓ１は第１のバイアス電圧、ｖｂｉａｓ２は第２のバイアス電圧、Ｐ１は電流源トランジスタ、Ｐ２はカスコードトランジスタである。前記電流源Ｉは、直列に接続された前記電流源トランジスタＰ１と前記カスコードトランジスタＰ２から構成され、各々のゲート端子には、前記第１、２のバイアス電圧ｖｂｉａｓ１、ｖｂｉａｓ２が供給される。
【０００６】
前記スイッチ回路１は、前記電流源Ｉと前記非反転出力端子Ｏ間に前記スイッチＳ１、前記電流源Ｉと前記反転出力端子ＮＯ間に前記スイッチＳ２が各々接続されており、前記スイッチＳ１は前記第１の制御信号Ｄ１で、前記スイッチＳ２は前記第２の制御信号Ｄ２で駆動される。以上が電流スイッチセルの構成である。
【０００７】
前記スイッチ回路１においては、制御信号の切り替わるタイミングが重要であり、制御信号の変化タイミングが所望のタイミングからずれると、グリッジや歪の原因となるという課題がある。このため、グリッジや歪が生じないように、スイッチ回路１を制御するためのスイッチ制御回路が設けられる。そのようなスイッチ回路１を制御するための従来のスイッチ制御回路の構成を図９（ａ）及び（ｂ）に示す。
【０００８】
図９（ａ）及び（ｂ）において、ＩＮ１は第１の入力信号、ＩＮ２は第２の入力信号、Ｄ１は第１の制御信号、Ｄ２は第２の制御信号、ＣＬＫはクロック、２はスイッチ制御回路、４はスイッチ、５はインバータ（又はバッファ）、１１ａ、１１ｂは２入力ラッチ回路である。前記第１の入力信号ＩＮ１と前記第２の入力信号ＩＮ２とは差動信号を構成する。
【０００９】
図９（ａ）のスイッチ制御回路２は、特許文献２に記載されるように、前記クロックＣＬＫで同時に開閉する２つの前記スイッチ４に入力信号ＩＮ１、ＩＮ２が各々入力され、前記スイッチ４の出力は前記２入力ラッチ回路１１ａ、２つの前記インバータ５、前記２入力ラッチ回路１１ｂと順に伝播される。
【００１０】
前記クロックＣＬＫにより前記スイッチ４を制御して２つの入力信号ＩＮ１、ＩＮ２のタイミングをそろえて後続の回路へ入力する。前記スイッチ４は、クロックが”Ｈ”の期間しか入力信号ＩＮ１、ＩＮ２を前記２入力ラッチ回路１１ａに入力せず、クロックが”Ｌ”の期間には前記２入力ラッチ回路１１ａの入力はＯＰＥＮとなる。このため、１つ目の２入力ラッチ回路１１ａは入力がＯＰＥＮになっても信号を保持する役割を果たす。保持した信号を前記インバータ５によりバッファし、タイミングエラーを生じないように最終的な信号を前記２入力ラッチ回路１１ｂでラッチして、スイッチ回路１に出力する。
【００１１】
また、図９（ｂ）のスイッチ制御回路２は、前記２入力ラッチ回路１１ａの２つの各入力端子に各々ＮｃｈトランジスタＮ１を接続し、これらのＮｃｈトランジスタＮ１と直列にＮｃｈトランジスタより成るスイッチ４が接続される。前記スイッチ４がＯＦＦの時は、入力データパスは無効となり、前記２入力ラッチ回路１１ａにより、入力データに関わらず出力データは保持される。前記スイッチがＯＮとなる時は、入力データパスが有効となるため、入力に対して反転信号を出力する。
【００１２】
また、図９（ａ）に示した前記２入力ラッチ回路１１（ａ）は、２つのインバータで構成され、各インバータは、２つの差動信号ＩＮ１、ＩＮ２のうち一方の信号が入力に、他方の信号が出力に接続される。この２つのインバータは互いに入出力を反転して接続されて、ラッチ回路が構成される。また、ラッチ回路の他の構成としては、図１０のように、２つの２入力ＮＡＮＤ回路を用いて、各々、ＮＡＮＤ回路の２つの入力に、差動入力信号の１つと他方のＮＡＮＤ回路の出力とを入力する構成もある。
【００１３】
次に、図９（ａ）のスイッチ制御回路２を例にラッチ回路１１ａの動作を説明する。
【００１４】
前記２入力ラッチ回路１１ａに入力される２つの信号ＩＮ１、ＩＮ２が変化する時、差動信号であるので、一方は”Ｈ”→”Ｌ”、他方は”Ｌ”→”Ｈ”と変化するとする。ここで、”Ｈ”→”Ｌ”と変化するはずの信号が”Ｌ”→”Ｈ”と変化する信号よりもタイミングが遅れたとする。すると、一方のインバータは出力が”Ｈ”のままの状態で入力が”Ｈ”に変化し始める。すると、インバータの出力、つまり他方の信号はインバータにより、”Ｌ”へと変化し始める。このため、２つの差動入力信号は入力信号に多少のタイミングのずれが生じたとしても、ラッチ回路１１ａによって同じタイミングで変化し、タイミングエラーを防ぐことができる。他の回路例の場合も、同様の動作を行うため、説明は省略する。
【００１５】
以上のように、２つの入力信号（１対の差動信号）については、前記２個のインバータを用いたラッチ回路によってその差動信号を構成する２つの信号同士の変化を同一タイミングにできて、タイミングエラーを良好に防ぐことが可能である。
【００１６】
次に、２ペアの制御信号を持つ場合の従来のスイッチ制御回路の構成例を図１１（ａ）に示す。
【００１７】
同図において、Ｄ３は第３の制御信号、Ｄ４は第４の制御信号、ＮＣＬＫは反転出力クロック、６’’はＮＡＮＤ回路である。前記スイッチ制御回路２は、４つの前記ＮＡＮＤ回路６’’を有する。４つの前記ＮＡＮＤ回路６’’は、各々、前記第１の入力信号ＩＮ１及び前記クロックＣＬＫ、前記第２の入力信号ＩＮ２及び前記クロックＣＬＫ、前記第１の入力信号ＩＮ１及び前記反転クロックＮＣＬＫ、前記第２の入力信号ＩＮ２及び前記反転クロックＮＣＬＫを入力とする。各々のＮＡＮＤ回路６’’の出力はバッファ５でバッファされて、第１〜４の制御信号Ｄ１〜Ｄ４となる。以上が、従来の４入力スイッチ制御回路２の構成である。
【００１８】
この４入力スイッチ制御回路２においては、前記クロックＣＬＫが“Ｈ”の間は前記第１、第２の制御信号Ｄ１、Ｄ２が差動信号を出力し、前記クロックＣＬＫが“Ｌ”の間は前記第３、第４の制御信号Ｄ３、Ｄ４が差動信号を出力する。また、差動信号を出力しない期間はリセットされる。つまり、図１１（ｂ）のような値をとる。
【００１９】
同図からも判るように、３信号以上を入力する多信号スイッチ回路では、１ペアの信号は、差動信号を出力しない期間が存在して、常に差動で動作するわけではない。このため、差動入力信号について単に一方の信号を反転すれば十分であった従来のインバータ型の２入力ラッチ回路は、３信号以上の入力信号のタイミングエラー防止用として使用することはできず、３信号以上の多信号スイッチ回路ではタイミングエラーを有効に防ぐことはできないという課題がある。
【００２０】
次に、４入力のスイッチ制御回路を使用する例として、電流加算型ＤＡＣなどに用いる従来の電流スイッチセル回路の構成の例を図１２（ａ）〜（ｃ）に示す。
【００２１】
図１２（ａ）に示すスイッチ回路１は、前記電流源Ｉと前記非反転出力端子Ｏとの間にスイッチＳ１とＳ３とが、前記電流源Ｉと前記反転出力端子ＮＯとの間にスイッチＳ２とＳ４とが各々接続されており、前記スイッチＳ１は第１の制御信号Ｄ１で、前記スイッチＳ２は第２の制御信号Ｄ２で、前記スイッチＳ３は第３の制御信号Ｄ３で、前記スイッチＳ４は第４の制御信号Ｄ４で駆動される。
【００２２】
図８に示すように、通常、スイッチ回路１は１ペアのスイッチで実現可能であるが、図１２（ａ）に示すスイッチ回路１は、スイッチＳ１、Ｓ２、及びスイッチＳ３、Ｓ４の２ペアのスイッチを有する。これらの２ペアのスイッチＳ１〜Ｓ４は交互に差動信号を出力し、差動信号を出力しない間はリセット、つまり両方共にＯＦＦとなる。２ペアのスイッチを有することにより、クロックサイクル毎に、４つのスイッチのうち同じ数のスイッチがＯＮとＯＦＦとの状態を変化させるため、スイッチの共通ノードであるソース電圧に生じるノイズはサンプリング周波数付近に集中して現れる。このスイッチ回路をＤＡＣに用いる場合、ノイズ成分が高周波側に集中することにより、信号帯域のノイズは小さくなるというメリットがある。この構成をDifferential quad-switchingと呼び、非特許文献１などに記載されている。
【００２３】
しかし、例えば、ＯＮするスイッチが例えばスイッチＳ１からスイッチＳ３に切り替わる場合では、電流源Ｉの電流はスイッチＳ１を通して非反転出力端子Ｏに流れている状態から、スイッチＳ３を通して非反転出力端子Ｏに流れる状態に切り替わる。この時、スイッチＳ１がＯＮからＯＦＦになるタイミングと、スイッチＳ３がＯＦＦからＯＮになるタイミングとは、完全には一致せず、非反転出力端子Ｏから出力される電流は過渡的に変動する。しかし、ＯＮするスイッチがスイッチＳ２からスイッチＳ４に切り替わる場合には、非反転出力端子Ｏから見た電流はゼロからゼロへの変化であり、変動は起こらない。このように、非反転出力端子Ｏ及び反転出力端子ＮＯから見たノイズ成分の周波数は、データ依存性を持つという課題がある。
【００２４】
図１２（ｂ）及び（ｃ）は、前記電流スイッチセル回路１０の他の例を示す。同図において、Ｄ５は第５の制御信号、Ｄ６は第６の制御信号、Ｓ５、Ｓ６はスイッチ、ＯＲはリセット出力端子、Ｉａ、Ｉｂは電流源である。
【００２５】
図１２（ｂ）は、２つの電流源Ｉａ、Ｉｂを持ち、電流源Ｉａと非反転出力端子Ｏ間にスイッチＳ１、電流源Ｉａと反転出力端子ＮＯ間にスイッチＳ２、電流源Ｉｂと非反転出力端子Ｏ間にスイッチＳ３、電流源Ｉｂと反転出力端子ＮＯ間にスイッチＳ４、電流源Ｉａとリセット出力端子ＯＲ間にスイッチＳ５、電流源Ｉｂとリセット出力端子ＯＲ間にスイッチＳ６が接続されている。
【００２６】
前記スイッチＳ１とＳ２、スイッチＳ３とＳ４が各々交互に差動信号を出力する。差動信号を出力していない間は、電流源Ｉの電流はリセット出力端子ＯＲに出力される。このような構成により、Differential quad-switchingと同様にクロック毎に同じ数のスイッチがＯＮとＯＦＦとの状態を変化させる。
【００２７】
図１２（ｃ）に示す回路は、同図（ｂ）の半分だけを使用する。スイッチＳ１、Ｓ２が信号を出力せずに電流がリセット出力端子ＯＲに出力される期間は、ＤＡＣの出力もリセット状態となる。
【００２８】
図１２（ｂ）及び（ｃ）は、特許文献３に記載されるように、何れもＲＴＺ(Return-to-zero)スイッチングと呼ばれ、Differential quad-switchingと同様に、毎回同じ数のスイッチがＯＮとＯＦＦとの状態を変化させる。このため、スイッチの共通ノードであるソース電圧はデータ依存のノイズを発生しないが、出力側から見たノイズには、データ依存性がある。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】米国特許第７０３４７３３号明細書
【特許文献２】米国特許５６８９２５７号明細書
【特許文献３】米国特許６０６１０１０号明細書
【非特許文献】
【００３０】
【非特許文献１】IEEE journal OF SOLID-STATE CIRCUITS、 VOL.37、NO.10、 OCTOBER 2002 "A Digital-to-Analog Converter Based on Differential Quad Switching" (Sungkyung Park @Seoul National University)
【発明の概要】
【発明が解決しようとする課題】
【００３１】
以上に示したように、従来の１対の差動信号のスイッチ回路では、入力信号と出力信号間に２個のインバータより成るラッチ回路を挿入して、差動信号間のタイミングエラーを有効に防止できるが、３信号以上の多信号スイッチ回路では、差動信号を出力しない期間が存在するため、そのような２個のインバータより成るラッチ回路を使用できず、タイミングエラーが生じる欠点ことがあった。
【００３２】
また、図１２（ａ）〜（ｃ）に示したような従来の電流スイッチセル回路では、共通ノードであるソース電圧はデータ依存のノイズを発生しないが、出力側から見たノイズ成分にはデータ依存があるという課題があった。
【００３３】
本発明の第１の目的は、３信号以上の多信号スイッチ回路において、それ等の信号間のタイミングエラーを有効に防ぐことにある。
【００３４】
また、本発明の第２の目的は、電流スイッチセル回路において、スイッチの共通ノードであるソース電圧の出力側から見たノイズのデータ依存性を解消して、このノイズをデータ変化に拘わらず均一周波数成分を持つようにすることにある。
【課題を解決するための手段】
【００３５】
前記第１の目的を達成するため、本発明の多信号スイッチ回路では、３つ以上の制御信号を有し、３信号以上を同時にラッチすることにより、制御信号間のタイミングエラーを防ぐ構成を採用する。
【００３６】
更に、前記第２の目的を達成するため、本発明の電流スイッチセル回路では、複数の入力信号端子と非反転出力端子及び反転出力端子との間に各々容量を接続して、電流経路の変化によるノイズが生じない場合には、容量カップリングによるノイズを生じさせたり、対の信号出力用スイッチとは別途に対のリセット用スイッチを設けて、信号出力用スイッチが切り替わらない場合にはリセット用スイッチを切り替えたりして、共通ソース電圧の変動の周期を一定にして、共通ソース電圧の出力側から見たノイズのデータ依存性を解消する。
【００３７】
具体的に、請求項１記載の発明の多信号スイッチ回路は、Ｎ個（Ｎは３以上）のスイッチ素子を有し、前記Ｎ個のスイッチ素子には、導通／非導通を切り替えるためのＮ個の制御信号が入力され、Ｍ個（３≦Ｍ≦Ｎ）の前記制御信号が、互いに変化するタイミングを制御し合うことを特徴とする。
【００３８】
請求項２記載の発明は、前記請求項１記載の多信号スイッチ回路において、前記Ｍ個の制御信号を同時にラッチするラッチ回路を備えて、相互にタイミング制御を行うことを特徴とする。
【００３９】
請求項３記載の発明は、前記請求項２記載の多信号スイッチ回路において、前記ラッチ回路は、論理回路からなることを特徴とする。
【００４０】
請求項４記載の発明の電流スイッチセル回路は、スイッチ回路を用いて、電流源から出力される電流を流す経路を選択する電流スイッチセル回路において、前記スイッチ回路は、前記請求項１に記載の多信号スイッチ回路であることを特徴とする。
【００４１】
請求項５記載の発明の電流スイッチセル回路は、電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、前記差動スイッチ回路は、請求項１に記載の多信号スイッチ回路であることを特徴とする。
【００４２】
請求項６記載の発明は、前記請求項５記載の電流スイッチセル回路において、前記Ｌ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＬ周期に一度導通し、残りの期間は非導通となることを特徴とする。
【００４３】
請求項７記載の発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード、及びリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、前記スイッチ回路は、前記請求項１に記載の多信号スイッチ回路であることを特徴とする。
【００４４】
請求項８記載の発明は、前記請求項７記載の電流スイッチセル回路において、前記Ｋ対のペアスイッチ素子の何れかとリセットスイッチ素子とは交互に導通することを特徴とする。
【００４５】
請求項９記載の発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するサブスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とし、前記サブスイッチ回路の１個又はＰ個（２≦Ｐ≦Ｊ）のサブスイッチ回路が、前記請求項１に記載の多信号スイッチ回路であることを特徴とする。
【００４６】
請求項１０記載の発明は、前記請求項９記載の電流スイッチセル回路において、前記Ｋ×Ｊ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＫ×Ｊ周期に一度導通し、前記電流源回路が非反転出力ノードにも反転出力ノードにも接続されない場合はリセットスイッチ素子が導通することを特徴とする。
【００４７】
請求項１１記載の発明の電流加算型ＤＡＣは、前記請求項４に記載の電流スイッチセル回路を用いることを特徴とする。
【００４８】
請求項１２記載の発明のラッチ回路は、Ｍ個（Ｍは３以上）の信号を持ち、このＭ個の信号の各々は、他の（Ｍ−１）個の信号をフィードバックすることを特徴とする。
【００４９】
請求項１３記載の発明は、前記請求項１２記載のラッチ回路において、Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、前記Ｍ個の信号の各々は対応する論理回路の出力に接続されており、前記Ｍ個の論理回路の各々は、出力に接続されている信号以外の（Ｍ−１）個の信号が自己の論理回路の入力に入力されていることを特徴とする。
【００５０】
請求項１４記載の発明は、前記請求項１２記載のラッチ回路において、Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、前記Ｍ個の論理回路の各々は、他の（Ｍ−１）個の論理回路の出力及び１つの信号を入力とすることを特徴とする。
【００５１】
請求項１５記載の発明は、前記請求項２記載の多信号スイッチ回路において、前記請求項１３に記載のラッチ回路を用いたことを特徴とする。
【００５２】
請求項１６記載の発明の電流スイッチセル回路は、前記請求項１５記載の多信号スイッチ回路を用いたことを特徴とする。
【００５３】
請求項１７記載の発明の電流加算型ＤＡＣは、前記請求項１５記載の多信号スイッチ回路を用いたことを特徴とする。
【００５４】
請求項１８記載の発明の半導体集積回路は、前記請求項１に記載の多信号スイッチ回路を搭載したことを特徴とする。
【００５５】
請求項１９記載の発明の映像機器は、前記請求項１８記載の半導体集積回路を搭載したことを特徴とする。
【００５６】
請求項２０記載の発明の通信機器は、前記請求項１８記載の半導体集積回路を搭載したことを特徴とする。
【００５７】
請求項２１記載の発明の半導体集積回路は、前記請求項１２に記載のラッチ回路を搭載したことを特徴とする。
【００５８】
請求項２２記載の発明の映像機器は、前記請求項２１記載の半導体集積回路を搭載したことを特徴とする。
【００５９】
請求項２３記載の発明の通信機器は、前記請求項２１記載の半導体集積回路を搭載したことを特徴とする。
【００６０】
請求項２４記載の発明の電流スイッチセル回路は、スイッチ回路を用いて、電流源から出力される電流を流す経路を選択する電流スイッチセル回路において、前記スイッチ回路は、前記請求項２に記載の多信号スイッチ回路であることを特徴とする。
【００６１】
請求項２５記載の発明の電流スイッチセル回路は、電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、前記差動スイッチ回路は、請求項２に記載の多信号スイッチ回路であることを特徴とする。
【００６２】
請求項２６記載の発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード、及びリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、前記スイッチ回路は、前記請求項２に記載の多信号スイッチ回路であることを特徴とする。
【００６３】
請求項２７記載の発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するサブスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とし、前記サブスイッチ回路の１個又はＰ個（２≦Ｐ≦Ｊ）のサブスイッチ回路が、前記請求項２に記載の多信号スイッチ回路であることを特徴とする。
【００６４】
請求項２８記載の発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、前記リセット出力ノードは抵抗に接続されていることを特徴とする。
【００６５】
請求項２９記載の発明は、前記請求項２８記載の電流スイッチセル回路において、前記リセットスイッチ素子及びリセット出力ノードは複数有り、前記複数のリセット出力ノードは各々別々の抵抗に接続されていることを特徴とする。
【００６６】
請求項３０記載の発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用の複数のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、複数のリセット出力ノードとを備え、前記電流源回路から出力される電流を、非反転出力ノード、反転出力ノード、及び複数のリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、前記複数のリセット出力ノードは、各々異電位に接続されていることを特徴とする。
【００６７】
請求項３１記載の発明は、前記請求項２８に記載の電流スイッチセル回路において、前記ペアスイッチ素子の何れかと前記リセットスイッチ素子とは、交互に導通することを特徴とする。
【００６８】
請求項３２記載の発明は、前記請求項３０に記載の電流スイッチセル回路において、前記ペアスイッチ素子の何れかと前記リセットスイッチ素子とは、交互に導通することを特徴とする。
【００６９】
請求項３３記載の発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流すことを特徴とする。
【００７０】
請求項３４記載の発明は、前記請求項２８に記載の電流スイッチセル回路において、前記リセットスイッチ素子は複数あり、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流すことを特徴とする。
【００７１】
請求項３５記載の発明は、前記請求項３０に記載の電流スイッチセル回路において、前記リセットスイッチ素子は複数あり、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流すことを特徴とする。
【００７２】
請求項３６記載の発明は、前記請求項２８記載の電流スイッチセル回路において、前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とすることを特徴とする。
【００７３】
請求項３７記載の発明は、前記請求項３６記載の電流スイッチセル回路において、前記リセットスイッチ素子及び前記リセット出力ノードは複数有り、前記複数のリセット出力ノードは各々別々の抵抗に接続されていることを特徴とする。
【００７４】
請求項３８記載の発明は、前記請求項３０記載の電流スイッチセル回路において、前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及び前記複数のリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とすることを特徴とする。
【００７５】
請求項３９記載の発明は、前記請求項３６に記載の電流スイッチセル回路において、前記Ｋ×Ｊ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＫ×Ｊ周期に一度導通し、前記電流源回路が前記非反転出力ノードにも前記反転出力ノードにも接続されない場合は前記リセットスイッチ素子が導通することを特徴とする。
【００７６】
請求項４０記載の発明は、前記請求項３８に記載の電流スイッチセル回路において、前記Ｋ×Ｊ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＫ×Ｊ周期に一度導通し、前記電流源回路が前記非反転出力ノードにも前記反転出力ノードにも接続されない場合は前記リセットスイッチ素子が導通することを特徴とする。
【００７７】
請求項４１記載の発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流し、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とすることを特徴とする。
【００７８】
請求項４２記載の発明は、前記請求項３６に記載の電流スイッチセル回路において、前記リセットスイッチ素子は複数あり、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流すことを特徴とする。
【００７９】
請求項４３記載の発明は、前記請求項３８に記載の電流スイッチセル回路において、前記リセットスイッチ素子は複数あり、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流すことを特徴とする。
【００８０】
請求項４４記載の発明は、前記請求項２８に記載の電流スイッチセル回路において、前記ペアスイッチ素子は２対以上あり、前記反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記非反転出力ノードとの間に各々Ｋ個の容量が接続され、前記非反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記反転出力ノードとの間に各々Ｋ個の容量が接続されることを特徴とする。
【００８１】
請求項４５記載の発明は、前記請求項３０に記載の電流スイッチセル回路において、前記ペアスイッチ素子は２対以上あり、前記反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記非反転出力ノードとの間に各々Ｋ個の容量が接続され、前記非反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記反転出力ノードとの間に各々Ｋ個の容量が接続されることを特徴とする。
【００８２】
請求項４６記載の発明は、前記請求項３３に記載の電流スイッチセル回路において、前記ペアスイッチ素子は２対以上あり、前記反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記非反転出力ノードとの間に各々Ｋ個の容量が接続され、前記非反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記反転出力ノードとの間に各々Ｋ個の容量が接続されることを特徴とする。
【００８３】
請求項４７記載の発明は、前記請求項４１に記載の電流スイッチセル回路において、前記ペアスイッチ素子は２対以上あり、前記反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記非反転出力ノードとの間に各々Ｋ個の容量が接続され、前記非反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記反転出力ノードとの間に各々Ｋ個の容量が接続されることを特徴とする。
【００８４】
以上により、請求項１記載の発明では、Ｍ個の制御信号が互いに変化するタイミングを制御し合うので、入力信号のタイミングエラーが生じることを有効に防ぐことが可能である。
【００８５】
また、請求項４４記載の発明では、電流経路の変化によるノイズと、容量カップリングによるノイズの影響が等しくなるように容量値を設定しておくと、出力側から見たノイズも、共通ノードであるソース側から見たノイズも、データに依存せず均一の周波数成分を持つことになる。
【００８６】
更に、請求項１２記載の発明では、Ｍ個の信号の変化タイミングが同時になって、これら信号のタイミングエラーが生じるのを防ぐことができる。
【００８７】
加えて、請求項３３記載の発明では、電流源回路からの電流は、データ出力用のペアスイッチ素子の何れか一方と、ペアのリセットスイッチ素子の何れか一方とに分流して流れており、データが変化した時はデータ出力用のペアスイッチ素子が切り替わり、ペアのリセットスイッチ素子は切り替わらず、一方、データが変化しない時は、データ出力用のペアスイッチ素子は切り替わらず、ペアのリセットスイッチ素子が切り替わるので、共通ソース電圧の変動の周期が一定となる。
【発明の効果】
【００８８】
以上説明したように、本発明によれば、３つ以上の制御信号を有するスイッチ回路において、信号間のタイミングエラーを防ぐことができると共に、電流スイッチセル回路において、共通ソース電圧の変動の周期を一定にして、共通ソース電圧の出力側から見たノイズのデータ依存性を解消することが可能である。
【図面の簡単な説明】
【００８９】
【図１】（ａ）は本発明の実施形態１における多信号スイッチ回路の全体構成を示す図、同図（ｂ）は同多信号スイッチ回路に備えるスイッチ制御回路の内部構成を示す図、同図（ｃ）は同スイッチ制御回路に備える４入力ラッチ回路の内部構成を示す図、同図（ｄ）は同スイッチ制御回路に備える他の４入力ラッチ回路の内部構成を示す図、同図（ｅ）は同スイッチ制御回路の他の内部構成例を示す図である。
【図２】（ａ）は同スイッチ制御回路の変形例を示す図、同図（ｂ）は同スイッチ制御回路に備える３入力ラッチ回路の内部構成を示す図である。
【図３】本発明の実施形態２における電流スイッチセル回路の構成を示す図である。
【図４】（ａ）は本発明の実施形態３における４入力ラッチ回路の内部構成を示す図、同図（ｂ）は同４入力ラッチ回路の具体例を示す図である。
【図５】同４入力ラッチ回路の変形例を示す図である。
【図６】（ａ）は本発明の実施形態４における電流スイッチセル回路の構成を示す図、同図（ｂ）は同電流スイッチセル回路の変形例を示す図である。
【図７】従来の電流加算型ＤＡＣの構成を示す図である。
【図８】（ａ）は従来の電流スイッチセル回路の構成例を示す図、同図（ｂ）は同電流スイッチセル回路に含まれる電流源の内部構成を示す図である。
【図９】（ａ）は従来のスイッチ制御回路の構成例を示す図、同図（ｂ）は同スイッチ制御回路の他の構成例を示す図である。
【図１０】従来の２入力ラッチ回路の構成例を示す図である。
【図１１】（ａ）は従来の４入力スイッチ制御回路の構成を示す図、同図（ｂ）は同４入力スイッチ制御回路からの４つの制御信号の出力の様子を説明する図である。
【図１２】（ａ）従来の電流スイッチセルの構成を示す図、同図（ｂ）は同電流スイッチセルの他の構成を示す図、同図（ｃ）は同電流スイッチセルの更に他の構成を示す図である。
【図１３】従来のDifferential quad-switchingタイプの電流スイッチセルの構成を示す図である。
【発明を実施するための形態】
【００９０】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００９１】
（実施形態１）
図１（ａ）〜（ｄ）は本発明の実施形態１における多信号スイッチ回路を示したものである。
【００９２】
同図において、３ａ、３ｂは４入力ラッチ回路、６’はＮＯＲ回路、６’’はＮＡＮＤ回路、７はラッチ単位セルである。図１（ａ）のブロック図に示すように、スイッチ制御回路２から出力される４つの制御信号Ｄ１〜Ｄ４により、スイッチ回路１内のスイッチを駆動する。
【００９３】
図１（ｂ）は前記スイッチ制御回路２の内部構成を示し、４つの制御信号ＩＮ１〜ＩＮ４は各々クロックＣＬＫで同時に開閉する４つのスイッチ４に入力され、前記４つのスイッチ４の出力は４入力ラッチ回路３ａ、前記インバータ（ｏｒバッファ）５、４入力ラッチ回路３ｂと順に伝播する。
【００９４】
前記４入力ラッチ回路３ａは、４つのラッチ単位セル７から成り、各前記ラッチ単位セル７は各々ＮＯＲ回路６’を持つ。各ＮＯＲ回路６’では、その出力は前記入力される４つの制御信号ＩＮ１〜ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。また、前記４入力ラッチ回路３ｂは、４つの前記ラッチ単位セル７から成り、各前記ラッチ単位セル７は各々スイッチ素子としてＮＡＮＤ回路（論理回路）６’’を持つ。各ＮＡＮＤ回路６’’では、その出力は各々４つの入力信号ＩＮ１〜ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。前記ＮＡＮＤ回路６’’を使用するのは、４つの信号ＩＮ１〜ＩＮ４のうち１つが”Ｌ”、３つが”Ｈ”を取るときの場合を例示しており、信号の組み合わせによって適宜論理回路を選択する。以上が本実施形態１における多信号スイッチ回路の構成である
次に、本実施形態１の動作を説明する。
【００９５】
先ず、図１（ｂ）のスイッチ制御回路２について説明する。前記クロックＣＬＫにより前記４つのスイッチ４を制御して４つの入力信号ＩＮ１〜ＩＮ４の変化タイミングそろえ、前記４入力ラッチ回路３ａに入力する。クロックが”Ｈ”の期間しか入力信号ＩＮ１〜ＩＮ４を前記４入力ラッチ回路３ａに入力せず、クロックが”Ｌ”の期間には４入力ラッチ回路３ａの入力はＯＰＥＮとなる。このため、この４入力ラッチ回路３ａは入力がＯＰＥＮになっても信号を保持する役割を果たす。保持した信号を前記インバータ５によりバッファし、この４信号ＩＮ１〜ＩＮ４間にタイミングエラーを生じないように最終的な信号を前記４入力ラッチ回路３ｂでラッチして、スイッチ回路１に出力する。
【００９６】
次に、スイッチ制御回路２の別の構成例を図１（ｅ）に示す。同図のスイッチ制御回路２は、前記４入力ラッチ回路３ｂの４つの入力端子に各々Ｎｃｈトランジスタより成る入力トランジスタＮ１を接続すると共に、これらの入力トランジスタＮ１に各々直列にＮｃｈトランジスタより成るスイッチ４を接続した構成である。
【００９７】
図１（ｃ）のスイッチ制御回路２においては、クロックＣＬＫが”Ｌ”の間に入力信号ＩＮ１〜ＩＮ４が変化するように予めタイミング設計を行う。クロックＣＬＫが”Ｌ”の間は、入力信号ＩＮ１〜ＩＮ４が変化しても４つのスイッチ４がＯＦＦしているため、出力信号は変化しない。その間、４入力ラッチ回路３ｂで出力信号は保持されている。クロックＣＬＫが”Ｌ”の間に入力信号ＩＮ１〜ＩＮ４が変化していた場合、スイッチ４がＯＮすると、クロックＣＬＫが”Ｌ”から”Ｈ”となるタイミングで入力信号ＩＮ１〜ＩＮ４が有効となり、出力信号は変化する。このように、クロックＣＬＫで同期された信号を前記４入力ラッチ回路３ｂでラッチしてスイッチ回路１に出力する。
【００９８】
ここで、４つの入力信号ＩＮ１〜ＩＮ４を持つ４入力ラッチ回路３ｂにおいて、４入力信号のうち必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるので、仮に”Ｌ”となるべき入力信号のタイミングが所望のタイミングより遅れてしまったとしても、他の３つの入力信号が”Ｈ”に変化すると、ＮＡＮＤ回路６’’の入力が３つ共に”Ｈ”となるので、このＮＡＮＤ回路６’’の出力に接続されている入力信号は”Ｌ”を取ろうと変化し始める。従って、４つの入力信号ＩＮ１〜ＩＮ４間のタイミングのずれは、この４入力ラッチ回路３ｂを使用することにより確実に合わせられる。
【００９９】
このように、４つの入力信号ＩＮ１〜ＩＮ４を持つスイッチ制御回路２において、この４つの入力信号ＩＮ１〜ＩＮ４のタイミングを同時に制御する４入力ラッチ回路３ｂを挿入することにより、入力信号ＩＮ１〜ＩＮ４のタイミングエラーが生じるのを防ぐことができる。
【０１００】
尚、前記４入力スイッチ制御回路２は、４入力信号の場合のみでなく、３入力信号又は５入力信号以上を有する場合にも対応できる。３入力信号に使用するスイッチ制御回路の具体例を図２に示す。３入力を２組など組み合わせて使用することも可能である。
【０１０１】
これらは、Ｄifferential quad-switchingやRTZ switchingを使用した電流加算型ＤＡＣなどに用いることができる。
【０１０２】
以上のようなスイッチ制御回路２を用いた多信号スイッチ回路とすることにより、３以上の入力信号を持つ多信号スイッチ回路において、タイミングエラーを防ぐことができる。
【０１０３】
（実施形態２）
図３は、本発明の実施形態２における電流スイッチセル回路の構成の一例を示したものである。
【０１０４】
図３において、電流加算型ＤＡＣなどに用いる電流スイッチセル回路１０は、従来例で説明したとおり、電源から供給される電流源（電流源回路）Ｉの電流を非反転出力端子Ｏに流すか反転出力端子ＮＯに流すかをスイッチ回路１により選択するものである。前記スイッチ回路１は、図１（ｂ）に示したスイッチ制御回路２を有し、このスイッチ制御回路２からの第１〜第４の制御信号Ｄ１〜Ｄ４が入力される。このスイッチ回路１は、第１及び第２の制御信号Ｄ１、Ｄ２により動作する１対のペアスイッチ（ペアスイッチ素子）Ｓ１、Ｓ２と、第３及び第４の制御信号Ｄ３、Ｄ４により動作する他の１対のペアスイッチ（ペアスイッチ素子）Ｓ３、Ｓ４からなる差動スイッチ回路である。前記スイッチ回路１は、図３では１個のみ示しているが、電流加算型ＤＡＣを構成する場合には、このスイッチ回路１をサブスイッチ回路として、図７のように２個以上のサブスイッチ回路１を並列に接続する。
【０１０５】
前記電流スイッチセル回路１０において、非反転出力端子Ｏと第２及び第４の制御信号Ｄ２、Ｄ４間、及び、反転出力端子ＮＯと第１及び第３の制御信号Ｄ１、Ｄ３間に、各々、容量Ｃ１〜Ｃ４を接続した構成とする。以上が本実施形態２における電流スイッチセル回路の構成である。
【０１０６】
次に、本実施形態２の動作を説明する。スイッチ回路１において、端子Ｄ１と非反転出力端子Ｏとの間はスイッチＳ１のゲート−ドレイン間容量で、端子Ｄ３と非反転出力端子Ｏとの間は、スイッチＳ３のゲート−ドレイン間容量で各々カップリングする。例えば、ＯＮするスイッチがスイッチＳ１からスイッチＳ３に切り替わる時は、スイッチＳ１のゲート−ドレイン間容量の一端Ｄ１及びスイッチＳ３のゲート−ドレイン間容量の一端Ｄ３が変化するので、他端の非反転出力端子Ｏも追従して、変化しようとする。このため、非反転出力端子Ｏから見た場合、端子Ｄ１、Ｄ３の変動に対応したノイズが生じる。この時、非反転出力端子Ｏに接続されている容量Ｃ１、Ｃ３の他端Ｄ２、Ｄ４は変動しないので、容量Ｃ１、Ｃ３との容量カップリングによるノイズは発生しない。また、ＯＮするスイッチがスイッチＳ２からスイッチＳ４に切り替わる場合には、非反転出力端子Ｏとスイッチのゲート−ドレイン間容量でカップリングしているＤ１、Ｄ３は変動しないため、非反転出力端子Ｏから見たスイッチのゲート−ドレイン間容量によるノイズは発生しない。しかし、非反転出力端子Ｏに接続されている前記容量Ｃ１、Ｃ３の他端Ｄ２、Ｄ４は共に変動するため、非反転出力端子Ｏには前記容量Ｃ１、Ｃ３を介した容量カップリングによるノイズが生じる。また、ＯＮするスイッチがＳ１→Ｓ４やＳ３→Ｓ２などと変化する場合も同様である。
【０１０７】
従って、スイッチのゲート−ドレイン間容量によるノイズの影響と、容量Ｃ１〜Ｃ４によるノイズの影響とが等しくなるように容量値を設定しておくと、出力側から見たノイズも、共通ノードであるソース側から見たノイズも、データに依存せず均一の周波数成分を持つ。
【０１０８】
このように、複数対のスイッチを持つ多信号スイッチ回路に対して、非反転出力端子と反転出力側の複数の信号間、及び反転出力端子と非反転出力側の複数の信号間に容量を挿入することにより、出力側から見たノイズを均一の周波数にすることが可能となる。
【０１０９】
尚、容量Ｃ１〜Ｃ４はＭＯＳ容量を用いても良い。また、本実施形態では、Differential quad-switching回路で説明したが、複数対のスイッチを持つＲＴＺ(Return-to-zero) switching回路にも適用可能である。
【０１１０】
更に、電流をグランドから供給し、Ｎｃｈトランジスタを使用してスイッチ回路を構成した電流スイッチセルにも適用できる。図１３に、この場合のDifferential quad-switchingタイプの電流スイッチセルを例として示す。
【０１１１】
以上のような構成により、電流スイッチセル回路の出力側から見たノイズを均一周波数にすることにより、信号帯域のノイズ成分を低減することができる。
【０１１２】
尚、本実施形態は、電流スイッチセル回路１０として、非反転出力端子Ｏと反転出力端子ＮＯとを持つ回路を説明したが、後述するようにリセット出力端子を持つ構成（図６参照）としても良い。
【０１１３】
（実施形態３）
次に、本発明の実施形態３を説明する。図４及び図５は本実施形態３における４入力ラッチ回路を示す。
【０１１４】
図４（ａ）の４入力ラッチ回路３において、６は論理回路であって、４つの入力信号に対応して１個ずつ設けられる。各論理回路６は、４つの入力信号のうちの３つの入力信号を、残り１つの入力信号にフィードバックする。つまり、４つの入力信号のうちの１つの入力信号が自己の論理回路６の出力に接続され、残り３つの入力信号が自己の論理回路６の入力に接続される。これをラッチ単位セル７として、各々の入力信号に対してフィードバックを行う。従って、４入力ラッチ回路であれば、ラッチ単位セル７は４つ必要となる。また、その際、４つの入力信号の相互関係により、適切な論理回路を選択する。例えば、４入力信号のうち、必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるような回路の場合には、前記論理回路６は、図４（ｂ）に示すようにＮＡＮＤ回路６’’を用いれば良い。
【０１１５】
更に、前記４入力ラッチ回路３の別の構成例を図５に示す。同図では、４つの入力信号に対して、４つのＮＯＲ回路６’を備える。各ＮＯＲ回路６’では、１つの入力信号及び他の３つのＮＯＲ回路６’の出力を自己のＮＯＲ回路６’に入力する。これを前記ラッチ単位セル７とし、４つの入力信号の各々に対して１つずつ設ける。この構成例では、４入力信号のうち、必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるような回路の場合に使用できる。他の回路の場合には、論理回路６’は、４つの入力信号の関係により適宜選択する。以上が本実施形態３における４入力ラッチ回路の構成である。
【０１１６】
次に、本実施形態３の動作を説明する。先ず、図４（ｂ）の４入力ラッチ回路について説明する。
【０１１７】
４つの入力信号を持つ４入力ラッチ回路において、４入力信号のうち必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となる構成の場合には、１つの入力信号が”Ｌ”である場合には、他の３つの入力信号は”Ｈ“の値をとる。ここで、仮に”Ｌ”となるべき入力信号のタイミングが所望のタイミングより遅れてしまったとする。しかし、他の３つの入力信号が”Ｈ”に変化すると、ＮＡＮＤ回路６’’の入力が３つ共に”Ｈ”となるため、このＮＡＮＤ回路６’’の出力に接続されている入力信号は”Ｌ”を取ろうと変化し始める。他の値をとる時も、同様に変化する。そのため、４つの入力信号のタイミングのずれは４入力ラッチ回路を使用することにより合わせられる。図５においても、ほぼ同様のため、説明は省略する。
【０１１８】
このように、４つの入力信号を持つ４入力ラッチ回路において、各入力信号に他の入力信号をフィードバックすることにより、タイミングを合わせることができる。従って、図４（ａ）、（ｂ）及び図５に示したラッチ回路を図１（ｂ）に示したスイッチ制御回路１内のラッチ回路３ｂとして採用する。
【０１１９】
尚、４入力ラッチ回路を例示して説明したが、本発明は４入力信号の場合のみでなく、３入力信号、又は５入力信号以上を有する場合にも同様に適用でき、実施形態１のスイッチ制御回路などに用いることができる。
【０１２０】
（実施形態４）
続いて、本発明の実施形態４を説明する。
【０１２１】
図６は本実施形態４の電流スイッチセル回路を示す。この電流スイッチセル回路１０では、１対のリセット出力端子ＯＲ１、ＯＲ２を持つ構成、及び非反転出力端子Ｏ、反転出力端子ＮＯ及び前記１対のリセット出力端子（リセット出力ノード）ＯＲ１、ＯＲ２に各々抵抗Ｒを接続する構成に特徴を持つ。
【０１２２】
すなわち、図６（ａ）に示した電流スイッチセル回路１０は、スイッチ回路１を有し、このスイッチ回路１は、図１（ｂ）に示したと同様のスイッチ制御回路２を備え、このスイッチ制御回路２からの第１〜第４の制御信号Ｄ１、Ｄ２、Ｄ５、Ｄ６が入力される。このスイッチ回路１は、第１及び第２の制御信号Ｄ１、Ｄ２により動作する１対のペアスイッチ（ペアスイッチ素子）Ｓ１、Ｓ２と、第５及び第６の制御信号Ｄ５、Ｄ６により動作する他の１対のペアスイッチ（リセット用のリセットスイッチ素子）Ｓ５、Ｓ６からなる。そして、電流源Ｉと非反転出力端子Ｏとの間にスイッチＳ１、電流源Ｉと反転出力端子ＮＯとの間にスイッチＳ２、電流源Ｉとリセット出力端子ＯＲ１との間にスイッチＳ５、電流源Ｉとリセット出力端子ＯＲ２との間にスイッチＳ６が接続されている。
【０１２３】
尚、前記スイッチ回路１は、図６では１個のみ示しているが、電流加算型ＤＡＣを構成する場合には、このスイッチ回路１をサブスイッチ回路として、図７のように２個以上のサブスイッチ回路１を並列に接続する。これらの複数のサブスイッチ回路１を備える場合には、１個以上の所定個のサブスイッチ回路１を１単位として図１（ｂ）のスイッチ制御回路２を持った多信号スイッチ回路を構成する。
【０１２４】
次に、本実施形態の電流スイッチセル回路１０の動作を説明する。
【０１２５】
電流スイッチセル回路１０において、従来例で示したように、データが切り替わる時は差動の２つのスイッチＳ１、Ｓ２が切り替わるため、これらスイッチの共通ノードであるソース電圧が変動し、一方、データが切り替わらない時は、スイッチＳ１、Ｓ２は変化しないため、ソース電圧は変動しない。このため、差動スイッチのみではソース電圧にデータ依存のノイズが発生する。このノイズの発生を防止するようにリセット用の２つのスイッチＳ５、Ｓ６を持ち、このリセット用スイッチＳ５、Ｓ６も差動で動作する。即ち、データが変化した時はリセット用スイッチＳ５、Ｓ６は切り替わらず、データが変化しない時は、リセット用スイッチＳ５、Ｓ６が切り替わるものとする。従って、電流源Ｉから出力された電流は、差動の２つのスイッチＳ１、Ｓ２の何れか一方の導通状態のスイッチと、差動のリセット用の２つのスイッチＳ５、Ｓ６の何れか一方の導通状態のスイッチとに分流して流れる。以上により、ソース電圧の変動の周期が一定となる。
【０１２６】
また、非反転出力端子Ｏ及び反転出力端子ＮＯから出力される電流を、抵抗Ｒで電圧に変換する場合、スイッチＳ１、Ｓ２、Ｓ５、Ｓ６のドレイン−ソース間電圧が異なることにより、非反転出力端子Ｏ又は反転出力端子ＮＯに出力される電流と、リセット出力端子ＯＲ１、ＯＲ２の何れかに出力される電流とが均等にならない可能性がある。これを防ぐため、スイッチＳ１、Ｓ２のうちＯＮしている方のドレイン−ソース間電圧とリセット用スイッチＳ５、Ｓ６のうちＯＮしている方のドレイン−ソース間電圧とができるだけ等しくなるように、リセット出力端子ＯＲ１、ＯＲ２に抵抗を接続する。尚、この構成に代えて、リセット出力端子ＯＲ１、ＯＲ２の双方に、影響を軽減できる定電圧、図６（ｂ）ではグランド電位を与える構成を採用したり、電源電圧や、最大出力値の半分の電圧値又は最大出力電圧を与える構成を採用しても良い。更には、２つのリセット出力端子ＯＲ１、ＯＲ２に与える定電圧を相互に異電位としても良い。
【０１２７】
このように、複数のリセット用スイッチＯＲ１、ＯＲ２を持つことにより、スイッチの共通ノードにおけるノイズの周波数成分を均一にし、また、リセット出力端子に抵抗Ｒを接続するか、適切な電圧を与えることにより、リセット用スイッチＳ５、Ｓ６と出力信号用のスイッチＳ１、Ｓ２とが同時にＯＮする場合でも、特性の劣化を防ぐことが可能となる。
【０１２８】
尚、本実施形態は、電流をグランドから供給し、Ｎｃｈトランジスタを使用して電流スイッチセル回路を構成した電流スイッチセルにも同様に適用できる。
【０１２９】
以上のような構成により、電流スイッチセル回路のスイッチ共通ノードから見たノイズを均一周波数にすることができる。
【０１３０】
尚、本実施形態は、図６（ａ）又は（ｂ）の構成に図３の容量Ｃ１〜Ｃ４を付加した構成を合成しても良いのは勿論である。
【産業上の利用可能性】
【０１３１】
以上説明したように、本発明は、タイミング精度の向上や歪の改善が可能な多信号スイッチ回路を持つので、電流加算型ＤＡＣや、その多信号スイッチ回路を持った半導体集積回路、映像機器、通信機器として有用である。
【符号の説明】
【０１３２】
ＩＮ１    第１の入力信号
ＩＮ２    第２の入力信号
ＩＮ３    第３の入力信号
ＩＮ４    第４の入力信号
Ｄ１      第１の制御信号
Ｄ２      第２の制御信号
Ｄ３      第３の制御信号
Ｄ４      第４の制御信号
Ｄ５      第５の制御信号
Ｄ６      第６の制御信号
ＣＬＫ      クロック
ＮＣＬＫ      反転クロック
１      スイッチ回路
２      スイッチ制御回路
３４      入力ラッチ回路
４      スイッチ
５      インバータ（バッファ）
６      論理回路
６’      ＮＯＲ回路
６’’      ＮＡＮＤ回路
７      ラッチ単位セル
９３      入力ラッチ回路
１０      電流スイッチセル
１１２      入力ラッチ回路
Ｉ      電流源
Ｉａ、Ｉｂ      電流源
Ｏ      非反転出力端子
ＮＯ      反転出力端子
ＯＲ      リセット出力端子
ＯＲ１、２      リセット出力端子
Ｐ１      電流源トランジスタ
Ｐ２      カスコードトランジスタ
Ｎ１      入力トランジスタ
Ｓ１〜Ｓ６      スイッチ
Ｃ１〜Ｃ４      容量
ｖｂｉａｓ１      第１のバイアス電圧
ｖｂｉａｓ２      第２のバイアス電圧
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは３以上）のスイッチ素子を有し、
前記Ｎ個のスイッチ素子には、導通／非導通を切り替えるためのＮ個の制御信号が入力され、
Ｍ個（３≦Ｍ≦Ｎ）の前記制御信号が、互いに変化するタイミングを制御し合うこと
を特徴とする多信号スイッチ回路。
【請求項２】
前記請求項１記載の多信号スイッチ回路において、
前記Ｍ個の制御信号を同時にラッチするラッチ回路を備えて、相互にタイミング制御を行う
ことを特徴とする多信号スイッチ回路。
【請求項３】
前記請求項２記載の多信号スイッチ回路において、
前記ラッチ回路は、論理回路からなる
ことを特徴とする多信号スイッチ回路。
【請求項４】
スイッチ回路を用いて、電流源から出力される電流を流す経路を選択する電流スイッチセル回路において、
前記スイッチ回路は、前記請求項１に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項５】
電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記差動スイッチ回路は、請求項１に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項６】
前記請求項５記載の電流スイッチセル回路において、
前記Ｌ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＬ周期に一度導通し、残りの期間は非導通となる
ことを特徴とする電流スイッチセル回路。
【請求項７】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード、及びリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記スイッチ回路は、前記請求項１に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項８】
前記請求項７記載の電流スイッチセル回路において、
前記Ｋ対のペアスイッチ素子の何れかとリセットスイッチ素子とは交互に導通する
ことを特徴とする電流スイッチセル回路。
【請求項９】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するサブスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とし、
前記サブスイッチ回路の１個又はＰ個（２≦Ｐ≦Ｊ）のサブスイッチ回路が、前記請求項１に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項１０】
前記請求項９記載の電流スイッチセル回路において、
前記Ｋ×Ｊ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＫ×Ｊ周期に一度導通し、
前記電流源回路が非反転出力ノードにも反転出力ノードにも接続されない場合はリセットスイッチ素子が導通する
ことを特徴とする電流スイッチセル回路。
【請求項１１】
前記請求項４に記載の電流スイッチセル回路を用いる
ことを特徴とする電流加算型ＤＡＣ。
【請求項１２】
Ｍ個（Ｍは３以上）の信号を持ち、このＭ個の信号の各々は、他の（Ｍ−１）個の信号をフィードバックする
ことを特徴とするラッチ回路。
【請求項１３】
前記請求項１２記載のラッチ回路において、
Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、
前記Ｍ個の信号の各々は対応する論理回路の出力に接続されており、
前記Ｍ個の論理回路の各々は、出力に接続されている信号以外の（Ｍ−１）個の信号が自己の論理回路の入力に入力されている
ことを特徴とするラッチ回路。
【請求項１４】
前記請求項１２記載のラッチ回路において、
Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、
前記Ｍ個の論理回路の各々は、他の（Ｍ−１）個の論理回路の出力及び１つの信号を入力とする
ことを特徴とするラッチ回路。
【請求項１５】
前記請求項２記載の多信号スイッチ回路において、
前記請求項１３に記載のラッチ回路を用いた
ことを特徴とする多信号スイッチ回路。
【請求項１６】
前記請求項１５記載の多信号スイッチ回路を用いた
ことを特徴とする電流スイッチセル回路。
【請求項１７】
前記請求項１５記載の多信号スイッチ回路を用いた
ことを特徴とする電流加算型ＤＡＣ。
【請求項１８】
前記請求項１に記載の多信号スイッチ回路を搭載した
ことを特徴とする半導体集積回路。
【請求項１９】
前記請求項１８記載の半導体集積回路を搭載した
ことを特徴とする映像機器。
【請求項２０】
前記請求項１８記載の半導体集積回路を搭載した
ことを特徴とする通信機器。
【請求項２１】
前記請求項１２に記載のラッチ回路を搭載した
ことを特徴とする半導体集積回路。
【請求項２２】
前記請求項２１記載の半導体集積回路を搭載した
ことを特徴とする映像機器。
【請求項２３】
前記請求項２１記載の半導体集積回路を搭載した
ことを特徴とする通信機器。
【請求項２４】
スイッチ回路を用いて、電流源から出力される電流を流す経路を選択する電流スイッチセル回路において、
前記スイッチ回路は、前記請求項２に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項２５】
電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記差動スイッチ回路は、請求項２に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項２６】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード、及びリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記スイッチ回路は、前記請求項２に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項２７】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するサブスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とし、
前記サブスイッチ回路の１個又はＰ個（２≦Ｐ≦Ｊ）のサブスイッチ回路が、前記請求項２に記載の多信号スイッチ回路である
ことを特徴とする電流スイッチセル回路。
【請求項２８】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記リセット出力ノードは抵抗に接続されている
ことを特徴とする電流スイッチセル回路。
【請求項２９】
前記請求項２８記載の電流スイッチセル回路において、
前記リセットスイッチ素子及びリセット出力ノードは複数有り、
前記複数のリセット出力ノードは各々別々の抵抗に接続されている
ことを特徴とする電流スイッチセル回路。
【請求項３０】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用の複数のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、複数のリセット出力ノードとを備え、
前記電流源回路から出力される電流を、非反転出力ノード、反転出力ノード、及び複数のリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、
前記複数のリセット出力ノードは、各々異電位に接続されている
ことを特徴とする電流スイッチセル回路。
【請求項３１】
前記請求項２８に記載の電流スイッチセル回路において、
前記ペアスイッチ素子の何れかと前記リセットスイッチ素子とは、交互に導通する
ことを特徴とする電流スイッチセル回路。
【請求項３２】
前記請求項３０に記載の電流スイッチセル回路において、
前記ペアスイッチ素子の何れかと前記リセットスイッチ素子とは、交互に導通する
ことを特徴とする電流スイッチセル回路。
【請求項３３】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流す
ことを特徴とする電流スイッチセル回路。
【請求項３４】
前記請求項２８に記載の電流スイッチセル回路において、
前記リセットスイッチ素子は複数あり、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流す
ことを特徴とする電流スイッチセル回路。
【請求項３５】
前記請求項３０に記載の電流スイッチセル回路において、
前記リセットスイッチ素子は複数あり、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流す
ことを特徴とする電流スイッチセル回路。
【請求項３６】
前記請求項２８記載の電流スイッチセル回路において、
前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とする
ことを特徴とする電流スイッチセル回路。
【請求項３７】
前記請求項３６記載の電流スイッチセル回路において、
前記リセットスイッチ素子及び前記リセット出力ノードは複数有り、
前記複数のリセット出力ノードは各々別々の抵抗に接続されている
ことを特徴とする電流スイッチセル回路。
【請求項３８】
前記請求項３０記載の電流スイッチセル回路において、
前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及び前記複数のリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とする
ことを特徴とする電流スイッチセル回路。
【請求項３９】
前記請求項３６に記載の電流スイッチセル回路において、
前記Ｋ×Ｊ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＫ×Ｊ周期に一度導通し、
前記電流源回路が前記非反転出力ノードにも前記反転出力ノードにも接続されない場合は前記リセットスイッチ素子が導通する
ことを特徴とする電流スイッチセル回路。
【請求項４０】
前記請求項３８に記載の電流スイッチセル回路において、
前記Ｋ×Ｊ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＫ×Ｊ周期に一度導通し、
前記電流源回路が前記非反転出力ノードにも前記反転出力ノードにも接続されない場合は前記リセットスイッチ素子が導通する
ことを特徴とする電流スイッチセル回路。
【請求項４１】
電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流し、
Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とする
ことを特徴とする電流スイッチセル回路。
【請求項４２】
前記請求項３６に記載の電流スイッチセル回路において、
前記リセットスイッチ素子は複数あり、
前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流す
ことを特徴とする電流スイッチセル回路。
【請求項４３】
前記請求項３８に記載の電流スイッチセル回路において、
前記リセットスイッチ素子は複数あり、
前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、
前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流す
ことを特徴とする電流スイッチセル回路。
【請求項４４】
前記請求項２８に記載の電流スイッチセル回路において、
前記ペアスイッチ素子は２対以上あり、
前記反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記非反転出力ノードとの間に各々Ｋ個の容量が接続され、
前記非反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記反転出力ノードとの間に各々Ｋ個の容量が接続される
ことを特徴とする電流スイッチセル回路。
【請求項４５】
前記請求項３０に記載の電流スイッチセル回路において、
前記ペアスイッチ素子は２対以上あり、
前記反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記非反転出力ノードとの間に各々Ｋ個の容量が接続され、
前記非反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記反転出力ノードとの間に各々Ｋ個の容量が接続される
ことを特徴とする電流スイッチセル回路。
【請求項４６】
前記請求項３３に記載の電流スイッチセル回路において、
前記ペアスイッチ素子は２対以上あり、
前記反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記非反転出力ノードとの間に各々Ｋ個の容量が接続され、
前記非反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記反転出力ノードとの間に各々Ｋ個の容量が接続される
ことを特徴とする電流スイッチセル回路。
【請求項４７】
前記請求項４１に記載の電流スイッチセル回路において、
前記ペアスイッチ素子は２対以上あり、
前記反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記非反転出力ノードとの間に各々Ｋ個の容量が接続され、
前記非反転出力ノードに接続されるスイッチ素子を制御するＫ個の制御信号と前記反転出力ノードとの間に各々Ｋ個の容量が接続される
ことを特徴とする電流スイッチセル回路。
【国際調査報告】
2009133658.tif 000029
2009133658.tif 000030