(57)【要約】  直列接続された複数のスイッチング素子のサージ電圧を抑制するとともに特定のスイッチング素子に損失が集中することのないスイッチング回路を備えた電力変換装置を提供する。このスイッチング回路は、２つの主電極と１つの制御電極を有するノンラッチング型のスイッチング素子９と、スイッチング素子９の主電極間に印加されている電圧を検出する電圧検出手段４と、電圧検出手段４によって検出された電圧に応じて前記制御電極に制御信号を注入する制御電流源６と、前記制御信号を遅延させる遅延手段１２とを備えている構成とする。
2009054143.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２以上のスイッチング回路が直列に接続されてなる電力変換装置であって、
前記スイッチング回路の少なくとも１つが、
２つの主電極と１つの制御電極を有するノンラッチング型のスイッチング素子と、
前記スイッチング素子の主電極間に印加されている電圧を検出する電圧検出器と、
前記電圧検出器によって検出された電圧に応じて前記制御電極に制御信号を注入する制御電流源と、
前記制御信号を所定の遅延時間だけ遅延させる遅延器と
を備えていることを特徴とする電力変換装置。
【請求項２】
前記遅延時間は、前記電力変換装置の動作の少なくとも１周期の期間における前記電圧検出器の出力のピーク値に基づいて設定されること
を特徴とする請求の範囲１に記載の電力変換装置。
【請求項３】
前記電圧検出器の出力のピーク値から所定の値を引き去った値に比例して、前記遅延時間を増大させること
を特徴とする請求の範囲２に記載の電力変換装置。
【請求項４】
前記電圧検出器の出力のピーク値が所定の値を超えている場合には、前記遅延時間を単位時間だけ増大させること
を特徴とする請求の範囲２に記載の電力変換装置。
【請求項５】
前記遅延時間の設定を変更したときに、設定変更前後の前記電圧検出器の出力のピーク値を比較する比較手段を備えていること
を特徴とする請求の範囲３または４に記載の電力変換装置。
【請求項６】
前記遅延時間の設定値の最大値を制限する制限手段を備えていること
を特徴とする請求の範囲３ないし５のいずれか一つに記載の電力変換装置。
【請求項７】
前記電圧検出器からの出力が入力されるサンプルホールド回路と、
前記サンプルホールド回路を制御するサンプリング制御回路と、
前記サンプルホールド回路からの出力に応じて調節された遅延量設定信号を前記遅延器に出力する遅延量調整器と、
を備えていることを特徴とする請求の範囲３ないし６のいずれか一つに記載の電力変換装置。
【請求項８】
前記遅延時間は、前記電力変換装置の動作の少なくとも１周期の期間における前記制御電流源の動作時間に基づいて設定されること
を特徴とする請求の範囲１に記載の電力変換装置。
【請求項９】
前記制御電流源の動作時間から所定の値を引き去った値に比例して、前記遅延時間を増大させること
を特徴とする請求の範囲８に記載の電力変換装置。
【請求項１０】
前記制御電流源の動作時間が所定の値を超えている場合には、前記遅延時間を単位時間だけ増大させること
を特徴とする請求の範囲８に記載の電力変換装置。
【請求項１１】
前記遅延時間の設定を変更したときに、設定変更前後の前記制御電流源の動作時間を比較する比較手段を備えていること
を特徴とする請求の範囲９または１０に記載の電力変換装置。
【請求項１２】
前記遅延時間の設定値の最大値を制限する制限手段を備えていること
を特徴とする請求の範囲８ないし１１のいずれか一つに記載の電力変換装置。
【請求項１３】
前記制御電流源への入力信号を監視することにより前記制御電流源の動作時間をカウントするタイマーカウンターと、
前記タイマーカウンターからの出力をアナログ信号に変換するディジタル／アナログ変換器と、
前記タイマーカウンターおよび前記ディジタル／アナログ変換器を制御するサンプリング制御回路と、
前記ディジタル／アナログ変換器からの出力に応じて調節された遅延量設定信号を前記遅延器に出力する遅延量調整器と、
を備えていることを特徴とする請求の範囲８ないし１２のいずれか一つに記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴやＭＯＳＦＥＴ等の電力用スイッチング素子を含むスイッチング回路を備えた電力変換装置に関する。
【背景技術】
【０００２】
電力用スイッチング素子を用いた電力変換装置は、スイッチング素子の大容量化・高速化に伴い、その応用範囲を着実に広げている。このような電力用スイッチング素子において、特に、最近応用分野を伸ばしてきたのがＭＯＳゲート型のスイッチング素子であるＩＧＢＴやＭＯＳＦＥＴである。【０００３】
ＩＧＢＴやＭＯＳＦＥＴは、オン・オフ状態を自己継続しないノンラッチング型のスイッチング素子であり、サイリスタ等のラッチング型のスイッチング素子に比べて、ゲート駆動による高い制御性が大きな利点となっている。このノンラッチング型のスイッチング素子においては、ターンオン・ターンオフのスイッチング過渡期においても、ゲート制御によってサージ電圧やサージ電流を抑制したり、スイッチング過渡期の電流や電圧の傾きを自在に制御したりすることが可能になる。【０００４】
こうしたノンラッチング型スイッチング素子の特徴を生かした応用例として、アクティブゲート駆動技術を用いた多直列高圧変換装置がある。多直列高圧変換装置は、限られた耐圧の素子を多数個直列に接続することで、電力系統などの高電圧用途に用いることが可能な高圧変換装置を実現するものである。多直列変換装置では、直列に接続された多数個の素子間におけるわずかなスイッチングタイミングのずれによって、大きな電圧分担のばらつきが生じるという問題がある。これに対する対応策がアクティブゲート駆動技術である（例えば、特許文献１参照）。【０００５】
従来からあるアクティブゲート駆動技術によるゲート駆動回路としては、例えば図７に示すようなものがある。すなわち、電力線２１に接続されたスイッチング素子９の制御入力端子であるゲート電極は、ゲート抵抗３を介して電圧増幅器２に接続されているとともに、制御電流源６の出力にも接続されている。制御電流源６の入力は電圧増幅器５の出力に接続され、電圧増幅器５の入力には、分圧用の抵抗４ａ、および４ｂによって分圧されたスイッチング素子９のコレクタ・エミッタ間電圧が印加されている。【０００６】
このような回路構成によって通常動作の状態では、電圧増幅器２を介して印加されるゲート信号に従ってスイッチング素子９がオン・オフ動作を行うが、スイッチング素子９のターンオフ時にサージ電圧が発生した場合には、制御電流源６よりの出力電流が増大する。すると制御電流源６よりスイッチング素子９のゲート端子に流入する電流によってスイッチング素子９のゲート電圧が上昇し、これによってスイッチング素子９のコレクタ電流は増大し、結果として、スイッチング素子９のコレクタ電圧が下降する。このような動作によって、スイッチング素子９のサージ電圧を抑制するものである。
【特許文献１】特開２００５−８６９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のアクティブゲート駆動技術は、スイッチング素子の主電圧Ｖceをゲート駆動回路においてフィードバック制御することで、サージ電圧の発生を抑制するものである。こうした方式の場合、スイッチング素子以外にはなんらの主回路素子も要しないという点では、回路構成が簡素となる利点があるが、一方、スイッチング素子が損失のすべてを負担しなければならないために、素子損失が増大するという問題がある。この問題を、以下図８を参照して詳細に説明する。【０００８】
アクティブゲート駆動技術によってピークサージ電圧を抑制する場合には、ターンオフ時にサージ電圧を抑制している期間に余分の損失が発生する。図７における期間IIがそれである。期間IIでは、コレクタ電圧を一定の値にクランプするようにアクティブゲート駆動回路が作動している。ターンオフ時のコレクタ電圧は、コレクタ電流の時間微分値であるdIc/dtに比例するので、期間IIではdIc/dt、すなわちコレクタ電流の傾きが一定の値となる。期間IIにおけるコレクタ・エミッタ間電圧をＶcep、期間IIの時間幅をｔ２、コレクタ電流の最大値をＩcpとして、テイル電流が十分小さいと仮定すれば、期間IIにおけるスイッチング素子の損失Ｅ２は、
【数１】
2009054143.tif 000003
となる。すなわち、期間IIにおけるスイッチング素子の損失は、期間IIの時間幅に比例する。【０００９】
一方、直列接続された多数個のスイッチング素子によって構成された電力変換装置にアクティブゲート駆動技術を適用した場合は、コレクタ電流は直列接続されたどのスイッチング素子でも同一であるが、個々のスイッチング素子の動作タイミングのばらつきのために、早くターンオフするスイッチング素子がより大きな損失を分担する。この関係について図９を参照して説明する。【００１０】
図９において、電力変換装置を構成する１つのアームが３つのスイッチング素子を直列して構成されているものとする。それぞれのスイッチング素子のコレクタ・エミッタ間電圧をＶce１，Ｖce２，Ｖce３とする。コレクタ電流Ｉcは直列に接続されたいずれの素子でも共通である。ここで、スイッチング素子１が他の２つのスイッチング素子２，３よりも蓄積時間が短く、早くターンオフを開始したとする。図９の期間Ｉにおいて、スイッチング素子１のターンオフが始まり、Ｖce１が上昇するが、他のスイッチング素子２，３の電圧はまだ上昇しない。アクティブゲート駆動されているスイッチング素子１の電圧Ｖce１は、アクティブゲート駆動回路によって決まる一定の電圧Ｖcepに達するとクランプされ、期間IIａが始まる。期間IIａの間、スイッチング素子１のコレクタ・エミッタ間電圧Ｖce１はＶcepにクランプされ、他のスイッチング素子２，３のターンオフも始まる、アームの電圧がまだ低いためにコレクタ電流Ｉcの減少はそれほど顕著ではない。直列数が多く、アーム全体の電圧に比べてスイッチング素子１つの分担電圧が低い場合には、期間IIａの間ではコレクタ電流Ｉcはほとんど減少しない。期間IIｂにいたって、他のスイッチング素子の電圧もまたＶcepにクランプされ、コレクタ電流Ｉcの減少は顕著になり、やがてはほぼ０となり、期間IIｂは終了する。【００１１】
このように、早くターンオフを始めたスイッチング素子は他のスイッチング素子に比べて時間ｔ２ａの間は余分に損失を消費することになる。このときの損失は、図９の例であれば、ターンオフが遅いスイッチング素子に比べて最大では
【数２】
2009054143.tif 000004
となる。【００１２】
素子のスイッチング速度は素子自身の特性のばらつきによって決まるものであり、ゲート抵抗などの使用条件が一定ならば変動することはないから、直列接続された複数のスイッチング素子のうち、速度が速いスイッチング素子は常に決まっている。このように、複数のスイッチング素子を直列接続したアームによって構成される電力変換器にアクティブゲート駆動技術を適用した場合、スイッチングが早い素子が常に他の素子よりも大きな損失を消費しなければならないことになる。【００１３】
本発明は、上記課題を鑑みてなされたもので、直列接続された複数のスイッチング素子のサージ電圧を抑制するとともに特定のスイッチング素子に損失が集中することのないスイッチング回路を備えた電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明に係る電力変換装置は、少なくとも２以上のスイッチング回路が直列に接続されてなる電力変換装置であって、前記スイッチング回路の少なくとも１つが、２つの主電極と１つの制御電極を有するノンラッチング型のスイッチング素子と、前記スイッチング素子の主電極間に印加されている電圧を検出する電圧検出器と、前記電圧検出器によって検出された電圧に応じて前記制御電極に制御信号を注入する制御電流源と、前記制御信号を所定の遅延時間だけ遅延させる遅延器とを備えていることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、直列接続された複数のスイッチング素子を備えた電力変換装置において、スイッチング素子に印加されるサージ電圧を抑制することができるとともに、特定のスイッチング素子に損失が集中することを防ぐことができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態の電力変換装置の要部の構成および信号の流れを示す図。
【図２】本発明の第２の実施の形態の電力変換装置の要部の構成および信号の流れを示す図。
【図３】本発明の第２の実施の形態の電力変換装置の動作を説明する波形図。
【図４】本発明の第３の実施の形態の電力変換装置の要部の構成および信号の流れを示す図。
【図５】本発明の第４の実施の形態の電力変換装置の動作を説明するフローチャート。
【図６】本発明の第５の実施の形態の電力変換装置の動作を説明するフローチャート。
【図７】従来の電力変換装置の要部の構成を示す図。
【図８】従来の電力変換装置のスイッチング回路での素子損失を説明する波形図。
【図９】従来の電力変換装置のスイッチング回路での素子損失の分担を説明する波形図。
【符号の説明】
【００１７】
１ａ，１ｂ…ゲート電源、２，５，１３…電圧増幅器、３…ゲート抵抗、４…電圧検出器、４ａ，４ｂ…分圧用の抵抗、６…制御電流源、７…コンデンサ、８…ダイオード、９…スイッチング素子、１０…フライホイールダイオード、１１…アクティブゲート回路、１２…遅延器、１４…ゲート信号、１５…遅延量設定信号、１６…サンプルホールド回路、１７…遅延量調整器、１８…サンプリング制御回路、１９…タイマーカウンタ、２０…ディジタル／アナログ変換器、２１…電力線
【発明を実施するための最良の形態】
【００１８】
以下、本発明の４つの実施の形態を図１〜図６を参照して説明する。なお、各実施の形態において前記図７における構成要素と同一ないし同等のものは、前記と同じ符号を以て示し、重複した説明を省略する。【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態のスイッチング回路の構成および信号の流れを示す図である。本実施の形態のスイッチング回路は、電力線２１に接続されたスイッチング素子９と、このスイッチング素子９のゲート端子に接続されたアクティブゲート回路１１とを備え、アクティブゲート回路１１は、電圧増幅器２，５と、ゲート抵抗３と、制御電流源６とを備えている。また、スイッチング素子９のエミッタ側の電圧を検出して電圧増幅器５に信号を出力する電圧検出器４と、ゲート信号１４および遅延量設定信号１５を入力されて出力信号を電圧増幅器２に対して出力する遅延器１２を備えている。スイッチング素子９は、ＩＧＢＴ，ＭＯＳＦＥＴなどの電圧で制御されるノンラッチング型のスイッチング素子である。さらに、本実施の形態の電力変換装置は、直流を交流に変換するために、図１に示したスイッチング回路を複数直列に接続してなるアームを備えている。【００２０】
上記のように構成された本実施の形態のスイッチング回路の動作を以下に説明する。遅延器１２は、遅延量設定信号１５に基づいてゲート信号１４を遅延させて電圧増幅器２に供給する。ゲート信号１４は、電力変換装置内部の低電位部に置かれた制御部からすべてのスイッチング素子に共通に供給されるが、蓄積時間が短いスイッチング素子では、ゲート信号がオフに切り替わってから、実際にスイッチング素子がオフ動作するまでの時間が短いために、前述のとおり常に他の素子よりも多くの損失を分担することになる。そこで、蓄積時間が短いスイッチング素子については、遅延量設定信号１５のレベルを他のスイッチング素子より高く設定することによって遅延器１２の遅延量を多くして、他のスイッチング素子とターンオフタイミングを揃えることで、他のスイッチング素子と同等の損失分担で済むようにする。【００２１】
ところで、スイッチング素子の動作遅れは主としてターンオフ側で発生する。これは特にＩＧＢＴのようなバイポーラ動作をするスイッチング素子の場合に顕著であるが、こうしたスイッチング素子の場合、素子特性のばらつきに起因する動作遅れのばらつきの調整はターンオフ側のみで行い、ターンオン側についてはばらつきの調整を行わないようにすることが望ましい。こうした場合には、遅延器１２はターンオフ側のみに動作するような構成とするか、あるいは、ターンオン側とターンオフ側とで異なる遅延器を用いることが望ましい。【００２２】
このように本実施の形態によれば、直列接続された複数のスイッチング素子を備えた電力変換装置において、スイッチング素子に印加されるサージ電圧を抑制することができるとともに、特定のスイッチング素子に損失が集中することを防ぐことができる。【００２３】
（第２の実施の形態）
ここで、第２の実施の形態として、第１の実施の形態における遅延量設定信号の設定方法について説明する。この遅延量設定信号の設定方法には大きく分けて２つの方法が考えられる。一つは工場出荷時に遮断試験などを行い、各スイッチング素子の蓄積時間の差による動作遅れの差を吸収するように遅延量を設定する方法であり、もう一つは運転中にスイッチング素子の動作遅れの差を検知して動的に遅延量を調整する方法である。本実施の形態は後者の方法を具体化するものである。すなわち図２に示すように、図１に示した構成のほかに、サンプルホールド回路１６と遅延量調整器１７とサンプリング制御回路１８を備えている。【００２４】
電圧検出器４の出力がサンプルホールド回路１６に入力され、遅延量調整器１７は、サンプルホールド回路１６の出力に応じて調整された遅延量設定信号１５を出力し、これによって遅延器１２がゲート信号１４を遅延させて、スイッチング素子９を駆動するゲート信号を発生させる。サンプルホールド回路１６は、サンプリング制御回路１８によって制御され、ゲート信号１４に基づいて電力変換装置出力電流の１周期ないしはそれ以上の期間にわたって、ホールド出力のリセットおよびターンオフタイミングに合わせたサンプリング動作を行う。【００２５】
多くの電力変換装置では正弦波変調ＰＷＭ（パルス幅変調）方式が用いられているが、この場合の、変換装置の各部の電圧・電流波形は図３のようになる。変換装置出力電流はほぼ正弦波であり、スイッチング素子９の電流は、並列に入っているフライホイールダイオード（ＦＷＤ）１０の電流も含めて考えれば、ＰＷＭスイッチングによって出力電流に刻みが入った形となる。ここで、スイッチング素子９のコレクタ・エミッタ間電圧Ｖceは静的には電源電圧と等しくなるが、ターンオフ直後のサージ電圧の大きさはおおむねスイッチング素子９に流れる電流が大きいほど大きくなる性質がある。そのため、図３に示すように、コレクタ・エミッタ間電圧Ｖceのピーク値は変換装置出力電流の１周期のうちで変化することになる。【００２６】
スイッチング回路および電力変換装置で対応するべきは、もっとも損失が大きくなるスイッチングタイミングであり、それは１周期のうちでもっとも大きな電流をスイッチング素子９が遮断するタイミングである。そこで、図３に示すように、コレクタ・エミッタ間電圧を電圧検出器４で検出した後に、サンプルホールド回路１６を用いてゲート信号１４のターンオフタイミングと同期してサンプリングを行い、現在のホールド出力と比較してサンプル値がホールド出力を上回るときにはホールド値をサンプル値と等しくするようにする。このようなサンプルホールド動作を１周期にわたって行うことによって、１周期の終わりにはサンプルホールド回路１６の出力はコレクタ・エミッタ間電圧Ｖceの最大値に相当する値となる。【００２７】
したがって、図２のような構成とすることにより、遅延器１２によるゲート信号の遅延量は、電力変換装置の１周期ないしはそれ以上の期間の中でのコレクタ・エミッタ間電圧の最大値を抑制するように調整されることになる。すなわち、スイッチング素子９の遅れを遅延器１２によって補償する動作が行われることになる。【００２８】
（第３の実施の形態）
前記第２の実施の形態では、遅延量調整をスイッチング素子９のコレクタ・エミッタ間電圧Ｖceによって行っていたが、アクティブゲート駆動によってコレクタ・エミッタ間電圧Ｖceのピーク値をクランプする動作領域に入った場合には、この手法ではスイッチング素子９の動作遅れの影響を判断するのは困難になる。ある程度以上スイッチング素子９のスイッチング遅れが少ない場合には、コレクタ・エミッタ間電圧Ｖceのピーク電圧の最大値はクランプされてしまうためである。こういう状況に対応するのが、本実施の形態である。本実施の形態のスイッチング回路は図４に示すように、第２の実施の形態（図２）におけるサンプルホールド回路１６の代りにタイマーカウンタ１９とディジタル／アナログ（ＤＡ）変換器２０を備えた構成である。【００２９】
本実施の形態のスイッチング回路においては、制御電流源６への入力信号をタイマーカウンタ１９で監視し、アクティブゲート回路１１が動作している時間をタイマーカウンタ１９によってカウントする。カウントした出力はＤＡ変換器２０によってアナログ信号に変換され、遅延量調整器１７によって遅延量設定信号１５に変換され、遅延器１２の遅延量を決定する。サンプリング制御回路１８はゲート信号１４に基づいてタイマーカウンタ１９およびＤＡ変換器２０の動作を制御する。【００３０】
これにより、スイッチング素子９の電圧がある一定の値を超えるとアクティブゲート回路１１が動作し、その動作時間に応じて遅延量が設定されることになる。このようにして、スイッチング素子９のスイッチング動作が他の素子に比べて速い時には遅延量が大きくなり、他の素子との動作時間のずれを小さく抑えて、損失の増大を抑えることが可能になる。【００３１】
なお、本実施の形態は、電圧検出器４の出力のピーク値から所定の値を引き去った値、あるいは、制御電流源６の動作時間から所定の値を引き去った値に比例して遅延量を増大させるようにしてもよい。【００３２】
さらに、例えば、制御電流源６への入力信号を誤認した場合などには、遅延量が極端に大きく設定され、素子損失が増大してしまう恐れがある。これを防ぐために、遅延量の設定値を所定の許容範囲内に制限する制限手段を備えた構成としてもよい。【００３３】
（第４の実施の形態）
本実施の形態では、上記第２、第３の実施の形態（図２、図４）の構成に加えて、遅延量の設定を変更したときに、設定変更前後の制御電流源６の動作時間を比較する比較手段を備えた構成とする。比較手段は、遅延量を一定時間だけ増大させたことにより動作時間が長くなってしまった場合に、変更前の設定に戻すことができる。この比較手段の動作を図５のフローチャートによって説明する。【００３４】
まず、遅延量調整器１７にアクティブゲート回路１１の動作時間（変更前の動作時間）が入力され（ステップＳ２）、一定の時間だけ増大された遅延量（変更後の遅延量）が出力される（ステップＳ３，Ｓ４）。１周期以上の時間経過後（ステップＳ５）、再度、遅延量調整器１７にアクティブゲート回路１１の動作時間（変更後の動作時間）が入力される（ステップＳ６）。ここで、変更前の動作時間と変更後の動作時間とが比較され（ステップＳ７）、変更後の動作時間が変更前の動作時間よりも長い場合には、遅延量が変更前の遅延量に戻される（ステップＳ８）。一方、変更後の動作時間が変更前の動作時間以上である場合には、遅延量は変更後の遅延量のままである。【００３５】
なお、変形例として、比較手段は、設定変更前後の電圧検出器４の出力のピーク値を比較するものでもよい（ステップ７）。【００３６】
（第５の実施の形態）
本実施の形態では、上記第２、第３の実施の形態（図２、図４）における遅延量調整器１７について説明する。損失の発生に基づくスイッチング素子の温度上昇を決めるスイッチング素子の熱時定数は数百ミリ秒から数秒と、電気的な動作に比べてはるかに長い。これを考慮すれば、遅延量調整器１７としては、単に時定数の長い積分動作を行うことが考えられる。これに対して、遅延量調整器１７の動作をディジタル的に行うことも考えられる。このディジタル的に行う場合の動作を図６のフローチャートによって説明する。【００３７】
まず、遅延量調整器１７にアクティブゲート回路１１の動作時間が入力され（ステップＳ２）、この動作時間が所定の閾値と比較される（ステップＳ３）。そして、閾値を超えていて、かつ、遅延量が最大値を下回っている場合（ステップＳ４）には、遅延量を一定の時間だけ増大させ（ステップＳ５）、その遅延量を出力する（ステップＳ６）。１周期以上の時間経過後（ステップ７）、再度、遅延量調整器１７にアクティブゲート回路１１の動作時間が入力される（ステップＳ２）。これにより、アクティブゲート回路１１がある一定以上の時間動作している場合には、遅延量が増大するというサイクルが続き、やがてアクティブゲート回路１１の動作時間が閾値以下となったときに安定する。【００３８】
なお、変形例として、電圧検出器４の出力のピーク値が所定の値を超えている場合に遅延時間を単位時間だけ増大させるようにしてもよい。
【図１】
2009054143.tif 000005
【図２】
2009054143.tif 000006
【図３】
2009054143.tif 000007
【図４】
2009054143.tif 000008
【図５】
2009054143.tif 000009
【図６】
2009054143.tif 000010
【図７】
2009054143.tif 000011
【図８】
2009054143.tif 000012
【図９】
2009054143.tif 000013
【国際調査報告】
2009054143.tif 000014
2009054143.tif 000015
2009054143.tif 000016
2009054143.tif 000017