(57)【要約】  バンプ電極２７の配列されている方向における画素電極２５の径Ｄがバンプ電極２７の径Ｂよりも相対的に小さく形成されている。したがって、画素電極間隔ｄが拡がり、バンプ電極２７が隣接する画素電極２５に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極２７の位置ズレに起因して画素欠陥が生じることを防止できる。
2013031128.tif 000002
【特許請求の範囲】
【請求項１】
行列方向に設列された複数個のスイッチング素子と、前記各スイッチング素子に接続され、画素電極を含む電荷蓄積容量とからなる画素配列層とを含むアクティブマトリクス基板と、前記画素配列層に対向して形成される電極部と、前記画素配列層と前記電極部との間に設けられ、光もしくは放射線を電気信号に変換する半導体層とを含む対向基板とを備え、前記アクティブマトリクス基板と前記対向基板とが対向して配置されるとともに、前記アクティブマトリクスの画素電極と前記対向基板とが、導電性ペーストをスクリーン印刷して形成されるバンプ電極によって電気的に接続される二次元画像検出器において、
前記画素電極の配列方向の径は、前記バンプ電極の当該配列方向の径よりも小さく形成されていることを特徴とする二次元画像検出器。
【請求項２】
請求項１に記載の二次元画像検出器において、
前記スクリーン印刷時におけるバンプ電極形成用の貫通穴のピッチが伸びてゆく場合におけるピッチズレの蓄積をＰとし、前記バンプ電極の配列方向における前記バンプ電極の径をＢとし、前記バンプ電極の配列方向における前記画素電極の径をＤとし、前記画素電極のピッチをＬとした場合、前記バンプ電極の配列方向における前記バンプ電極の径と画素電極の径は、Ｂ／２＋Ｐ＜Ｌ−Ｄ／２、かつ、Ｐ−Ｂ／２＜Ｄ／２の関係を満たすことを特徴とする二次元画像検出器。
【請求項３】
請求項１または２に記載の二次元画像検出器において、
前記半導体層は、ＣｄＴｅまたはＣｄＺｎＴｅ化合物半導体であることを特徴とする二次元画像検出器。
【請求項４】
行列方向に設列された複数個のスイッチング素子と、前記各スイッチング素子に接続され、画素電極を含む電荷蓄積容量とからなる画素配列層とを含むアクティブマトリクス基板と、前記画素配列層に対向して形成される電極部と、前記画素配列層と前記電極部との間に設けられ、光もしくは放射線を電気信号に変換する半導体層とを含む対向基板とを備えている二次元画像検出器の製造方法において、
前記画素配列層及び前記スイッチング素子を含むアクティブマトリクス基板を形成する第１の工程と、
前記アクティブマトリクス基板の各画素電極上に導電性ペーストをスクリーン印刷によりバンプ電極を形成する第２の工程と、
前記電極部と前記半導体層とを含む対向基板を形成する第３の工程と、
前記アクティブマトリクス基板の前記画素配列層と前記対向基板の前記半導体層とが対向して両基板が配置されるように、前記両基板の前記画素配列層及び前記半導体層を前記バンプ電極で電気的に接続する第４の工程とを備え、
前記第１の工程における前記画素電極の配列方向の径は、前記第２の工程における前記バンプ電極の当該配列方向の径よりも小さく形成されていることを特徴とする二次元画像検出器の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｘ線等の放射線、可視光、赤外線等の画像を検出する二次元画像検出器及びその製造方法に関する。
【背景技術】
【０００２】
従来、この種の装置として、格子状に配置された複数個のスイッチング素子と、スイッチング素子ごとに形成された電荷蓄積容量及び画素電極を備えた画素配列層とを含むアクティブマトリクス基板と、画素配列層に対向配置される電極部と、光等を電荷信号に変換する半導体層とを備えた対向基板とを備え、アクティブマトリクス基板と対向基板とをスクリーン印刷で形成したバンプ電極で電気的に接続して構成されたものがある（例えば、特許文献１参照）。【０００３】
この二次元画像検出器は、アクティブマトリクス基板の画素配列層に格子状に形成された画素電極を備えており、この部分と対向基板とをバンプ電極で接続している。また、アクティブマトリクス基板の画素電極は、対向基板の半導体層で生じた電荷を効率的に収集するため、かつ、バンプ電極がはみ出ないように、バンプ電極に比較して大きく形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７１８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような構成を有する従来例の場合には、次のような問題がある。
すなわち、従来の装置は、スクリーン印刷で画素電極上にバンプ電極を形成するが、スクリーン印刷で用いるメタルマスクの複数個の貫通穴のピッチには、製造時の公差が存在する。したがって、アクティブマトリクス基板に対してメタルマスクを正確に位置合わせしても、位置合わせを行った一端側から他端側に向かって位置ズレが蓄積され、他端側では電極画素とバンプ電極との位置ズレが大きくなる。その結果、他端側では、バンプ電極が画素電極から外れたり、隣接した画素電極にまたがって形成されたりする問題が生じることがある。なお、バンプ電極が画素電極から外れるとその画素が欠陥となり、バンプ電極が二つの画素電極にまたがると、その二つの画素が欠陥となる。【０００６】
この発明は、このような事情に鑑みてなされたものであって、画素電極とバンプ電極との相対的な大きさを工夫することにより、バンプ径を従来より小さくすることなくバンプ電極の位置ズレに起因して画素欠陥が生じることを防止できる二次元画像検出器及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、このような目的を達成するために、次のような構成をとる。
すなわち、この発明は、行列方向に設列された複数個のスイッチング素子と、前記各スイッチング素子に接続され、画素電極を含む電荷蓄積容量とからなる画素配列層とを含むアクティブマトリクス基板と、前記画素配列層に対向して形成される電極部と、前記画素配列層と前記電極部との間に設けられ、光もしくは放射線を電気信号に変換する半導体層とを含む対向基板とを備え、前記アクティブマトリクス基板と前記対向基板とが対向して配置されるとともに、前記アクティブマトリクスの画素電極と前記対向基板とが、導電性ペーストをスクリーン印刷して形成されるバンプ電極によって電気的に接続される二次元画像検出器において、前記画素電極の配列方向の径は、前記バンプ電極の当該配列方向の径さよりも小さく形成されていることを特徴とするものである。【０００８】
この発明によれば、アクティブマトリクス基板と対向基板とを対向して配置し、画素電極と対向基板とをスクリーン印刷によるバンプ電極で電気的に接続する。画素電極は、バンプ電極よりも小さく形成されているので、画素電極間隔が拡がり、バンプ電極が隣接する画素電極に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極の位置ズレに起因して画素欠陥が生じることを防止できる。なお、画素電極を小さくしても、対向基板と接触するバンプ電極の大きさが従来と同じであれば、対向基板で収集された電荷を収集する電気的な開口率を低下させることがない。したがって、電荷の収集効率を低下させることもない。【０００９】
また、この発明において、前記スクリーン印刷時におけるバンプ電極形成用の貫通穴のピッチが伸びてゆく場合におけるピッチズレの蓄積をＰとし、前記バンプ電極の配列方向における前記バンプ電極の径をＢとし、前記バンプ電極の配列方向における前記画素電極の径をＤとし、前記画素電極のピッチをＬとした場合、前記バンプ電極の配列方向における前記バンプ電極の径と画素電極の径は、Ｂ／２＋Ｐ＜Ｌ−Ｄ／２、かつ、Ｐ−Ｂ／２＜Ｄ／２の関係を満たすことが好ましい。【００１０】
上記の二式の条件を満たすことにより、バンプ電極が隣接する画素電極に接触することがなく、かつ、バンプ電極が画素電極から外れることがない。【００１１】
また、この発明において、前記半導体層は、ＣｄＴｅまたはＣｄＺｎＴｅ化合物半導体であることが好ましい。【００１２】
半導体層がＣｄＴｅまたはＣｄＺｎＴｅ化合物半導体である場合には、アクティブマトリクス基板と対向基板とを貼り合わせ、バンプ電極で接続を行う。したがって、半導体層がこれらの半導体で構成されている場合に最も効果が期待できる。【００１３】
また、この発明は、行列方向に設列された複数個のスイッチング素子と、前記各スイッチング素子に接続され、画素電極を含む電荷蓄積容量とからなる画素配列層とを含むアクティブマトリクス基板と、前記画素配列層に対向して形成される電極部と、前記画素配列層と前記電極部との間に設けられ、光もしくは放射線を電気信号に変換する半導体層とを含む対向基板とを備えている二次元画像検出器の製造方法において、前記画素配列層及び前記スイッチング素子を含むアクティブマトリクス基板を形成する第１の工程と、前記アクティブマトリクス基板の各画素電極上に導電性ペーストをスクリーン印刷によりバンプ電極を形成する第２の工程と、前記電極部と前記半導体層とを含む対向基板を形成する第３の工程と、前記アクティブマトリクス基板の前記画素配列層と前記対向基板の前記半導体層とが対向して両基板が配置されるように、前記両基板の前記画素配列層及び前記半導体層を前記バンプ電極で電気的に接続する第４の工程とを備え、前記第１の工程における前記画素電極の配列方向の径は、前記第２の工程における前記バンプ電極の当該配列方向の径よりも小さく形成されているものである。【００１４】
この発明によれば、第１の工程でアクティブマトリクス基板を形成し、第２の工程でアクティブマトリクス基板の各画素電極上にバンプ電極を形成し、第３の工程で対向基板を形成し、アクティブマトリクス基板と対向基板とを対向させて、画素配列層と半導体層とをスクリーン印刷によるバンプ電極で電気的に接続する。画素電極は、バンプ電極よりも小さく形成されているので、画素電極間隔が拡がり、バンプ電極が隣接する画素電極に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極の位置ズレに起因して画素欠陥が生じることを防止できる。
【発明の効果】
【００１５】
この発明に係る二次元画像検出器によれば、アクティブマトリクス基板と対向基板とを対向して配置し、画素電極と対向基板とをスクリーン印刷によるバンプ電極で電気的に接続する。画素電極は、バンプ電極よりも小さく形成されているので、画素電極間隔が拡がり、バンプ電極が隣接する画素電極に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極の位置ズレに起因して画素欠陥が生じることを防止できる。
【図面の簡単な説明】
【００１６】
【図１】実施例に係る二次元画像検出器を製造する第１の工程を示す縦断面図である。
【図２】実施例に係る二次元画像検出器を製造する第２の工程を示す縦断面図であり、（ａ）はメタルマスクを配置した状態を示し、（ｂ）は導電性ペーストを配置した状態を示し、（ｃ）はスキージを移動させた状態を示す。
【図３】実施例に係る二次元画像検出器を製造する第３の工程を示す縦断面図である。
【図４】実施例に係る二次元画像検出器を製造する第４の工程を示す縦断面図である。
【図５】メタルマスクの公差によるピッチズレの蓄積について説明するための模式図である。
【図６】バンプ電極が隣接する画素電極にまたがらないようにする条件について説明するための模式図である。
【図７】バンプ電極が画素電極から外れないようにする条件について説明するための模式図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照してこの発明の一実施例について説明する。
図１は、実施例に係る二次元画像検出器を製造する第１の工程を示す縦断面図である。図２は、実施例に係る二次元画像検出器を製造する第２の工程を示す縦断面図であり、（ａ）はメタルマスクを配置した状態を示し、（ｂ）は導電性ペーストを配置した状態を示し、（ｃ）はスキージを移動させた状態を示す。図３は、実施例に係る二次元画像検出器を製造する第３の工程を示す縦断面図であり、図４は、実施例に係る二次元画像検出器を製造する第４の工程を示す縦断面図である。
【００１８】
第１の工程（図１）
第１の工程では、アクティブマトリクス基板１を形成する。アクティブマトリクス基板１は、絶縁基板３の上面に、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｍｏ（モリブデン）等の金属膜からなるゲート電極５及び基準電位電極７を形成する。絶縁基板３としては、例えば、コーニング社製♯７０５９や♯１７３７を用いることができる。また、ゲート電極５及び基準電位電極７は、例えば、スパッタ蒸着を用いて、上記の金属膜を約４０００オングストロームの膜厚で形成される。
【００１９】
次に、第１絶縁層９を上述したゲート電極５及び基準電位電極７の上に被着する。第１絶縁層９は、例えば、ＳｉＮｘ（窒化シリコン）や、ＳｉＯｘ（酸化シリコン）をＣＶＤ（Chemical Vapor Deposition）法を用いて、約３５００オングストロームの厚さで形成される。第１絶縁層９は、ゲート絶縁膜として作用するほか、画素電極層１１及び基準電位電極７との関係において電荷蓄積容量を有する画素配列層１３を構成する。
【００２０】
次に、ゲート電極５上の第１絶縁層９にチャネル部１５を形成する。このチャネル部１５は、例えば、ＣＶＤ法を用いて、ａ−Ｓｉ（アモルファスシリコン）を約１０００オングストロームの厚さで被着させた後、不純物を拡散させてｎ＋層とし、所望の形状にパターン化することによって形成される。
【００２１】
次に、チャネル部１５にドレイン電極１７を被着させ、チャネル部１５から基準電位電極７上の第１絶縁層９にわたって画素電極層１１を被着させる。ドレイン電極１７と画素電極層１１は、例えば、スパッタ蒸着を用いて、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｔｉ（チタン）等の金属膜を約４０００オングストロームの厚さで形成される。
【００２２】
上述した第１絶縁層９と、画素電極層１１と、ゲート電極５、ドレイン電極１７と、チャネル部１５とによって、スイッチング素子１９が構成される。
【００２３】
次に、基準電位電極７上にあたる画素電極層１１を覆うように、第２絶縁層２３を被着する。但し、第２絶縁層２３は、画素電極層１１の開口部２１を除く領域を覆う。第２絶縁層２３は、例えば、ＣＶＤ法を用いて、ＳｉＮｘやＳｉＯｘ等の絶縁膜を約６０００オングストロームの厚さで形成される。また、第２絶縁層２３として、無機膜のほかにアクリルやポリイミド等の有機膜を利用することもできる。
【００２４】
さらに、上記の画素配列層１３及びスイッチング素子１９を覆うように、充填材２４ａが堆積され、充填材２４ａには上記の開口部２１に連通するコンタクトホール２４ｂが形成される。また、充填材２４ａの上面には、コンタクトホール２４ｂを除いて絶縁膜２４ｃが形成される。コンタクトホール２４ｂには画素電極２５が形成される。画素電極２５は、コンタクトホール２４ｂ及び開口部２１を介して画素電極層１１に電気的に接続される。画素電極２５は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明電極で形成される。この画素電極２５は、後述するバンプ電極が配列されている方向の径が、後述するバンプ電極が配列されている方向におけるバンプ電極の径よりも短く形成されている。
【００２５】
なお、上述したアクティブマトリクス基板１では、スイッチング素子１９としてアモルファスシリコンを用いたインバーテッド・スタガード（inverted staggered）型を例示したが、例えば、ポリシリコン（ｐ−Ｓｉ）を用いてもよく、スタガード（staggered）型を採用してもよい。また、図１においては単一のスイッチング素子１９だけが描かれているが、平面視においては複数個のスイッチング素子１９が格子状に配置されている。
【００２６】
第２の工程（図２）
第２の工程では、バンプ電極２７を形成する。なお、以下の説明においては、図示の関係上、図２〜図７では、上述した充填材２４ａ、コンタクトホール２４ｂ、絶縁膜２４ｃを省略し、画素電極２５が開口部２１に配置されているように描いてある。
【００２７】
図２（ａ）に示すように、上述したアクティブマトリクス基板１上に、メタルマスク２９を配置する。このメタルマスク２９は、アクティブマトリクス基板１に形成されている各画素電極２５の位置に対応した貫通穴３１が形成されている。但し、製造公差が存在するので、メタルマスク２９をアクティブマトリクス基板１に対して一端側で正確に位置合わせをしても、他端側では製造公差が累積し、他端側における画素電極２５に対して貫通穴３１の位置がずれる。
【００２８】
貫通穴３１は、貫通穴３１が配列されている方向における径が、その方向における画素電極２５の径よりも大きく形成されている。換言すると、平面視では、貫通穴３１が画素電極２５を完全に囲う大きさで形成されている。
【００２９】
図２（ｂ）に示すように、メタルマスク２９の一方にスキージ３３を配置し、スキージ３３とメタルマスク２９との接触部分に導電性ペースト３５を配置する。導電性ペースト３５は、例えば、ゴムを主成分とした母材に、カーボンを主成分とした導電性材料と、常温で放置することにより有機物質が徐々に揮発して硬化するバインダー樹脂とを配合したものである。導電性ペースト３５に含まれる導電性材料については、導電性を有していれば適宜の材料を用いることができる。
【００３０】
図２（ｃ）に示すように、一方から他方へスキージ３３をアクティブマトリクス基板１に押圧しつつ移動させる。すると、導電性ペースト３５がメタルマスク２９の貫通穴３１を通って各画素電極２５に転移される。スキージ３３をメタルマスク２９の全面にわたって移動させることにより、アクティブマトリクス基板１に形成されている全ての画素電極２５上にバンプ電極２７が形成される。
【００３１】
第３の工程（図３）
第３の工程では、対向基板３７を形成する。
【００３２】
一方面に上部バイアス電極３９を形成する。この上部バイアス電極３９は、ＩＴＯ、Ａｕ（金）等の導電膜から構成されている。但し、可視光により画像化を行う二次元画像検出器の場合には、上部バイアス電極３９を透過性の材料（例えば、ＩＴＯ）で構成する。
【００３３】
次に、上部バイアス電極３９の全面に第１電荷阻止層４１を形成する。第１電荷阻止層４１としては、例えば、ＺｎＴｅなどからなるｐ型の半導体層が挙げられる。さらに、電荷阻止層４１の下面に、半導体層４３が形成される。半導体層４３は、例えば、ＣｄＴｅ（Cadmium Telluride）やＣｄＺｎＴｅ（Cadmium Zinc Telluride）の化合物半導体の多結晶膜を有機金属気相成長法（ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition））法を用いて、約数百μｍの厚みで成膜することにより形成される。
【００３４】
そして、半導体層４３を挟んで上部バイアス電極３９の反対側にあたる半導体層４３の下面に第２電荷阻止層４５を形成する。この第２電荷阻止層４５は、例えば、ＣｄＳ（Cadmium Sulfide）またはＺｎＳ（Zinc Sulfide）などからなるｎ型の半導体層で構成される。
【００３５】
上述した対向基板３７は、第１電荷阻止層（ｐ型半導体層）４１と、第２電荷阻止層（ｎ型半導体層）４５とに、光導電性を有するｉ型の半導体層４３が挟まれたｐｉｎフォトダイオード構造を備えている。したがって、Ｘ線が照射されないときの暗電流が抑制され、Ｓ／Ｎ比が優れたセンサ特性を得ることができる。
【００３６】
なお、対向基板３７の構造は、上述したｐｉｎ型に限定されるものではなく、ショットキー接合型、ＭＩＳ（Metal-Insulator Semiconductor）接合型などであってもよい。また、要求される仕様によっては、第１電荷阻止層４１と第２電荷阻止層４５の一方、または両者を省略するようにしてもよい。
【００３７】
第４の工程（図４）
第４の工程では、バンプ電極２７による電気的な接続を行う。
【００３８】
上述したようにして作製されたアクティブマトリクス基板１と、対向基板３７とを貼り合わせる。対向基板３７は、アクティブマトリクス基板１の画素電極２５及びバンプ電極２７側に第２の電荷阻止層４５側を向けた姿勢で貼り合わされる。この状態で常温放置することにより、アクティブマトリクス基板１と対向基板３７とが電気的及び機械的に接続され、二次元画像検出器が完成する。
【００３９】
上述したように、画素電極２５はバンプ電極２７よりも小さく形成されている。その利点について図５を参照して説明する。なお、図５は、メタルマスクの公差によるピッチズレの蓄積について説明するための模式図である。
【００４０】
ここでは、上述した第２の工程において、メタルマスク２９の貫通穴３１と、アクティブマトリクス基板１の右端にある画素電極２５とが位置合わせをされてバンプ電極２７が形成されたものとして説明する。また、メタルマスク２９は、製造公差に起因して、右端から左端に向かって貫通穴４１のピッチズレが蓄積しているものとする。
【００４１】
この図５における符号の意味は、次の通りである。
Ｐ：公差に起因して最も貫通穴３１のズレが蓄積した左端におけるピッチズレの蓄積長さ
Ｂ：バンプ電極２７の配列方向におけるバンプ電極２７の径
Ｄ：バンプ電極２７の配列方向における画素電極２５の径
Ｌ：バンプ電極２７の配列方向における画素電極２５のピッチ
ｄ：バンプ電極２７の配列方向における画素電極２５の配置間隔
【００４２】
図５に示すように、右端における画素電極２５とバンプ電極２７とは中心が一致するが、左端における画素電極２５とバンプ電極２７とは中心がピッチズレの蓄積長さＰだけずれることになる。しかしながら、この実施例では、メタルマスク２９の貫通穴３１は、貫通穴３１が配列されている方向における径が、その方向における画素電極２５の径よりも大きく形成されている。つまり、バンプ電極２７の配列されている方向における画素電極２５の径がバンプ電極２７の径よりも相対的に小さく形成されている。換言すると、バンプ電極２７は、画素電極２５よりも相対的に大きく形成されている。したがって、画素電極間隔ｄが拡がり、バンプ電極２７が隣接する画素電極２５に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極２７の位置ズレに起因して画素欠陥が生じることを防止できる。
【００４３】
なお、バンプ電極２７と対向基板３７とが接触する面積は、対向基板３７で収集された電荷の収集効率に影響を与える。画素電極２５は、バンプ電極２７よりも面積が小さく形成されているが、バンプ電極２７の大きさが従来と同等であれば、バンプ電極２７と対向基板３７との接触面積が変わらないので、電気的な開口率も同等にすることができる。その結果、電荷の収集効率を維持しつつも、メタルマスク２９の貫通穴３１の製造公差に起因するバンプ電極２７のズレによる不具合を防止できる。
【００４４】
また、バンプ電極２７と配列方向における画素電極２５の関係は、次の二つの条件式を満たすことが好ましい。
【００４５】
Ｂ／２＋Ｐ＜Ｌ−Ｄ／２  ……  （１）
【００４６】
Ｐ−Ｂ／２＜Ｄ／２      ……  （２）
【００４７】
上記の（１）式について、図６を参照して説明する。なお、図６は、バンプ電極が隣接する画素電極にまたがらないようにする条件について説明するための模式図である。
【００４８】
図６は、バンプ電極２７が隣接する画素電極２５にまたがった状態を示す。この状態では、バンプ電極２７の径の半分であるＢ／２と、画素電極２５とバンプ電極２７との中心位置の最大のズレ（ピッチズレの蓄積長さ）であるＰとの和が、画素電極２５のピッチであるＬと、画素電極２５の径の半分であるＤ／２との差分に等しい。したがって、各画素電極２５は、ピッチＬと長さＤ／２の差分が、Ｂ／２＋Ｐより大きくなるように形成されるのが好ましい。これにより、隣接する画素電極２５をバンプ電極２７がまたぐことに起因する不具合を防止できる。
【００４９】
上記の（２）式について、図７は、バンプ電極が画素電極から外れないようにする条件について説明するための模式図である。
【００５０】
図７は、バンプ電極２７が画素電極２５から外れた状態を示す。この状態では、ピッチズレの蓄積長さＰと、バンプ電極２７の径の半分であるＢ／２との差分が、画素電極２５の径の半分であるＤ／２に等しい。したがって、電極画素２５は、その長さＤ／２が、ピッチズレの蓄積長さＰと長さＢ／２の差分より大きくなるように形成されるのが好ましい。これにより、画素電極２５からバンプ電極２７が外れる不具合を防止できる。
【００５１】
この発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。
【００５２】
（１）上述した実施例では、半導体層４３がＣｄＴｅやＣｄＺｎＴｅの化合物半導体で構成されているとした。しかし、この発明は、半導体層４３の材料に限定されるものではなく、バンプ電極３７を用いてアクティブマトリクス基板１と対向基板３７とを接続する二次元画像検出器であれば適用することができる。
【００５３】
（２）上述した実施例では、（１）式及び（２）式を満たすように画素電極２５を形成したが、この発明はこれらの数式を満たさなくても画素電極２５がバンプ電極２７より小さく形成されていれば、ピッチズレに起因する不具合を従来よりも改善することができる。
【産業上の利用可能性】
【００５４】
以上のように、本発明は、画像を検出する二次元画像検出器及びその製造方法に適している。
【符号の説明】
【００５５】
１  …  アクティブマトリクス基板
３  …  絶縁基板
５  …  ゲート電極
１１  …  画素電極層
１９  …  スイッチング素子
２５  …  画素電極
２７  …  バンプ電極
２９  …  メタルマスク
３１  …  貫通穴
３７  …  対向基板
４３  …  半導体層
Ｐ  …  ピッチズレの蓄積長さ
Ｂ  …  バンプ電極の径
Ｄ  …  画素電極の径
Ｌ  …  画素電極のピッチ
ｄ  …  画素電極の配置間隔
【図１】
2013031128.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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