(57)【要約】  本発明に係る不揮発性記憶素子（６０）は、印加電圧に対して双方向の整流特性を有する電流制御素子（５０）と、電流制御素子（５０）と直列に接続された抵抗変化素子（１４）とを備える。電流制御素子（５０）は、互いに直列に接続され、それぞれが印加電圧に対して双方向の整流特性を有するＭＳＭダイオード（１）及びＭＳＭダイオード（２）を備える。ＭＳＭダイオード（１）及びＭＳＭダイオード（２）は、以下の順に積層された下部電極（５）と、第１の電流制御層（６）と、第１の金属層（７）と、第２の電流制御層（８）と、上部電極（１３）とを含む。電流制御素子（５０）のブレークダウン電流は、初期ブレークのときに抵抗変化素子（１４）に流れる初期ブレーク電流より大きい。
2012169198.tif 000002
【特許請求の範囲】
【請求項１】
印加電圧に対して双方向の整流特性を有する電流制御素子と、
前記電流制御素子と直列に接続され、印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化素子とを備え、
前記電流制御素子は、互いに直列に接続され、それぞれが印加電圧に対して双方向の整流特性を有する第１及び第２の双方向ダイオードを備え、
前記第１及び第２の双方向ダイオードは、以下の順に積層された第１の電極と、第１の電流制御層と、第１の金属層と、第２の電流制御層と、第２の電極とを含み、
前記電流制御素子のブレークダウン電流は、前記抵抗変化素子を、製造された後の初期状態から、前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能な状態に遷移させる初期ブレークのときに当該抵抗変化素子に流れる初期ブレーク電流より大きい
不揮発性記憶素子。
【請求項２】
前記第１の電流制御層及び前記第２の電流制御層の少なくとも一方は、半導体層で構成されている
請求項１に記載の不揮発性記憶素子。
【請求項３】
前記半導体層は、ＳｉＮｘ（０＜ｘ≦０．８５）で構成されている
請求項２に記載の不揮発性記憶素子。
【請求項４】
前記半導体層は、シリコンで構成されている
請求項２に記載の不揮発性記憶素子。
【請求項５】
前記第１の電流制御層及び前記第２の電流制御層の少なくとも一方は、絶縁体で構成されている
請求項１に記載の不揮発性記憶素子。
【請求項６】
前記電流制御素子は、
前記第１及び第２の双方向ダイオードを含み、直列に接続された、Ｎ（Ｎは３以上の整数）個の第１〜第Ｎの双方向ダイオードを備え、
前記第１〜第Ｎの双方向ダイオードは、
前記第１の電極と、
前記第２の電極と、
前記第１の電極と、前記第２の電極との間に積層された積層体とを含み、
前記積層体は、交互に積層されている、第１〜第Ｎの電流制御層と、第１〜第（Ｎ−１）の金属層とを含む
請求項１〜５のいずれか１項に記載の不揮発性記憶素子。
【請求項７】
前記抵抗変化素子は、
第３の電極と、
第４の電極と、
前記第３の電極及び前記第４の電極に挟まれた酸素不足型の遷移金属酸化物層とを有する
請求項１〜６のいずれか１項に記載の不揮発性記憶素子。
【請求項８】
前記遷移金属酸化物層は、第１の遷移金属酸化物層と、当該第１の遷移金属酸化物層とは酸素不足度が異なる第２の遷移金属酸化物層との積層構造を備える
請求項７に記載の不揮発性記憶素子。
【請求項９】
請求項１〜８のいずれか１項に記載の複数の不揮発性記憶素子が２次元状に配置されているメモリセルアレイと、
前記メモリセルアレイから少なくとも一つの不揮発性記憶素子を選択する選択回路と、
前記選択回路で選択された不揮発性記憶素子に電圧を印加することで当該不揮発性記憶素子に含まれる抵抗変化素子を高抵抗状態及び低抵抗状態の一方から他方に遷移させる書き込み回路と、
前記選択回路で選択された不揮発性記憶素子に含まれる抵抗変化素子が高抵抗状態及び低抵抗状態のいずれであるかを判別するセンスアンプとを備える
不揮発性記憶装置。
【請求項１０】
印加電圧に対して双方向の整流特性を有する電流制御素子を形成する第１の工程と、
前記電流制御素子と直列に接続され、印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化素子を形成する第２の工程とを含み、
前記第１の工程は、
半導体基板上に第１の電極を形成する工程と、
前記第１の電極上に第１の電流制御層を形成する工程と、
前記第１の電流制御層上に第１の金属層を形成する工程と、
前記金属層上に前記第２の電流制御層を形成する工程と、
前記第２の電流制御層上に第２の電極を形成する工程とを含み、
前記第１の電極と、前記第１の電流制御層と、前記第１の金属層と、前記第２の電流制御層と、前記第２の電極とは、互いに直列に接続され、それぞれが印加電圧に対して双方向の整流特性を有する第１及び第２の双方向ダイオードを構成しており、
前記電流制御素子のブレークダウン電流は、前記抵抗変化素子を、製造された後の初期状態から、前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能な状態に遷移させる初期ブレークのときに当該抵抗変化素子に流れる初期ブレーク電流より大きい
不揮発性記憶素子の製造方法。
【請求項１１】
印加電圧に対して双方向の整流特性を有する電流制御素子と、前記電流制御素子と直列に接続され、印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化素子とを備える不揮発性記憶素子の初期ブレーク方法であって、
前記電流制御素子は、互いに直列に接続され、それぞれが印加電圧に対して双方向の整流特性を有する第１及び第２の双方向ダイオードを備え、前記第１及び第２の双方向ダイオードは、以下の順に積層された第１の電極と、第１の電流制御層と、第１の金属層と、第２の電流制御層と、第２の電極とを含み、
前記初期ブレーク方法は、前記抵抗変化素子を、製造された後の初期状態から、前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能な状態に遷移させる初期ブレークを行い、
前記電流制御素子のブレークダウン電流は、前記初期ブレークのときに当該抵抗変化素子に流れる初期ブレーク電流より大きい
不揮発性記憶素子の初期ブレーク方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧に対して双方向の整流特性を有する電流制御素子を備えた不揮発性記憶素子、その製造方法及び初期ブレーク方法、並びに不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、小型及び薄型のデジタルＡＶプレーヤ及びデジタルカメラなどの携帯型デジタル機器の高機能化が進展している。そして、これらの機器の記憶装置として用いられる大容量かつ高速のメモリ装置の需要がますます高まってきている。このような需要に応えるために、強誘電体キャパシタ又は抵抗変化層を用いたメモリ装置が注目されている。【０００３】
抵抗変化層を用いたメモリ装置には、１回だけ書き込み可能なタイプと、書き換え可能なタイプとがある。さらに書き換え可能なタイプの抵抗変化素子は２種類ある。１つは、同じ極性の２つの閾値電圧で高抵抗状態から低抵抗状態、又は低抵抗状態から高抵抗状態に変化できる特性を有する抵抗変化素子であり、一般にユニポーラ型（又はモノポーラ型）抵抗変化素子と呼ばれている。もう１つは、異なる極性の２つの閾値電圧で高抵抗状態から低抵抗状態、又は低抵抗状態から高抵抗状態に変化できる特性を有する抵抗変化素子で、一般にバイポーラ型抵抗変化素子と呼ばれている。【０００４】
このような抵抗変化層を用いた抵抗変化素子をアレイ状に配置したメモリ装置では、一般的に抵抗変化素子に直列にトランジスタ又は整流素子などの電流制御素子を接続する。これにより、迂回電流による書き込みディスターブ及び隣接するメモリセル間のクロストークなどを防止できるので、メモリ装置は、確実なメモリ動作を行える。【０００５】
一般的には、ユニポーラ型抵抗変化素子は、同じ極性の異なる２つの電圧で抵抗変化を制御できる。そのため、電流制御素子としてダイオードを用いる場合、単方向型ダイオードを用いることができるので、抵抗変化素子と電流制御素子とで構成されるメモリセルの構造をシンプルにできる可能性がある。ここで、単方向型ダイオードとは、１つの電圧の極性において、非線形なオン及びオフ特性を有するダイオードである。しかし、ユニポーラ型抵抗変化素子は、リセット（高抵抗化）時に長パルス幅のリセットパルスが必要なため、動作速度が遅いという短所がある。【０００６】
一方、バイポーラ型抵抗変化素子は、異なる極性の２つの閾値電圧で抵抗変化を制御する。そのため、電流制御素子としてダイオードを用いる場合、双方向型ダイオードが必要となる。ここで、双方向型ダイオードとは、両方の電圧極性において、非線形なオン及びオフ特性を有するダイオードである。また、バイポーラ型抵抗変化素子は、セット及びリセット共に短パルス幅のパルスを用いることができるので、高速動作が可能である。【０００７】
これまで、特許文献１に示されるような、一方向の整流素子、例えばＰＮ接合ダイオード又はショットキーダイオードを、電流制御素子として、抵抗変化素子に直列に接続したメモリセルをもつ、クロスポイント型のメモリ装置も提案されている。【０００８】
また、特許文献２に示されるような、双方向性の整流特性をもつダイオードを、電流制御素子として、抵抗変化素子に直列に接続したメモリセルをもつクロスポイント型のメモリ装置も提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１４０４８９号公報
【特許文献２】特開２００６−２０３０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
このような抵抗変化素子と電流制限素子とを備える不揮発性記憶素子には、さらなる安定性が求められる。【００１１】
そこで本発明は、安定性の高い不揮発性記憶素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、本発明の一形態に係る不揮発性記憶素子は、印加電圧に対して双方向の整流特性を有する電流制御素子と、前記電流制御素子と直列に接続され、印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化素子とを備え、前記電流制御素子は、互いに直列に接続され、それぞれが印加電圧に対して双方向の整流特性を有する第１及び第２の双方向ダイオードを備え、前記第１及び第２の双方向ダイオードは、以下の順に積層された第１の電極と、第１の電流制御層と、第１の金属層と、第２の電流制御層と、第２の電極とを含み、前記電流制御素子のブレークダウン電流は、前記抵抗変化素子を、製造された後の初期状態から、前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能な状態に遷移させる初期ブレークのときに当該抵抗変化素子に流れる初期ブレーク電流以上である。
【発明の効果】
【００１３】
以上より、本発明は、安定性の高い不揮発性記憶素子を提供できる。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る電流制御素子の断面図である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る電流制御素子の等価回路を示す図である。
【図２】図２は、本発明の第１の実施の形態に係る電流制御素子の電流−電圧特性を示す図である。
【図３】図３は、本発明の第１の実施の形態に係る電流制御素子の電流−電圧特性を示す図である。
【図４】図４は、本発明の第１の実施の形態に係る電流制御素子の電流−電圧特性を示す図である。
【図５Ａ】図５Ａは、本発明の第２の実施の形態に係る電流制御素子の断面図である。
【図５Ｂ】図５Ｂは、本発明の第２の実施の形態に係る電流制御素子の等価回路を示す図である。
【図６】図６は、本発明の第２の実施の形態に係る電流制御素子の電流−電圧特性を示す図である。
【図７Ａ】図７Ａは、本発明の第３の実施の形態に係る不揮発性記憶素子の断面図である。
【図７Ｂ】図７Ｂは、本発明の第３の実施の形態に係る不揮発性記憶素子の等価回路を示す図である。
【図８】図８は、本発明の第３の実施の形態の不揮発性記憶素子のパルス回数に対する抵抗変化特性を示す図である。
【図９Ａ】図９Ａは、本発明の第４の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
【図９Ｂ】図９Ｂは、本発明の第４の実施の形態に係るメモリセルの回路図である。
【図９Ｃ】図９Ｃは、本発明の第４の実施の形態に係るメモリセルの断面図である。
【図１０】図１０は、双方向ダイオードの電流−電圧特性を示す図である。
【図１１Ａ】図１１Ａは、ＭＳＭダイオードの基本構造を示す断面図である。
【図１１Ｂ】図１１Ｂは、ＭＳＭダイオードの等価回路を示す図である。
【図１２】図１２は、ＭＳＭダイオードの基本的な電流−電圧特性を示す図である。
【発明を実施するための形態】
【００１５】
（本発明の基礎となった知見）
双方向型（バイポーラ型）のダイオードとしては、例えば、ＭＩＭダイオード（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ：金属−絶縁体−金属）、ＭＳＭダイオード（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ：金属−半導体−金属）、及び、特許文献２に示されるようなバリスタが知られている。
【００１６】
このような双方向性の整流特性をもつダイオード（以下、このようなダイオードを「双方向ダイオード」とも呼ぶ）を抵抗変化層に直列に接続してメモリセルを構成すると、双方向性の整流特性をもつバイポーラ動作を行うメモリ装置を実現することができる。
【００１７】
図１０は一般的に知られている双方向ダイオードの電圧−電流特性を示す図である。以下、図１０を用いて、双方向ダイオードの特性と、双方向ダイオードに求められる性能について説明する。
【００１８】
ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等の双方向ダイオードは、非線形の電気抵抗特性を示す。また、その電圧−電流特性は、電極材料、及び電極間にはさむ材料を最適化することにより印加電圧の極性に対して実質的に対称とすることができる。すなわち、正の印加電圧に対する電流の変化と、負の印加電圧に対する電流の変化とが、原点０に対して実質的に点対称となるような特性を実現できる。
【００１９】
また、これらの双方向ダイオードでは、印加電圧が第１の臨界電圧Ｖｔｈ１（図１０における範囲Ａの下限電圧）以下でありかつ第２の臨界電圧Ｖｔｈ２（図１０における範囲Ｂの上限電圧）以上である範囲（つまり、図１０における範囲Ｃ）では電気抵抗が非常に高い。また、第１の臨界電圧Ｖｔｈ１を超えるか、又は、第２の臨界電圧Ｖｔｈ２を下回ると、電気抵抗が急激に低下する。即ち、これらの二端子素子は、印加電圧が第１の臨界電圧を超えるか第２の臨界電圧を下回る場合に大電流が流れるという、非線形の電気抵抗特性を有している。
【００２０】
よって、これらの双方向ダイオードをバイポーラ型の記憶素子と組み合わせることにより、つまり、双方向ダイオードを電流制御素子として利用することにより、バイポーラ型の抵抗変化素子を用いたクロスポイント型の記憶装置を実現できる。
【００２１】
抵抗変化型の記憶装置は、抵抗変化素子に電気パルスを印加することによって電気抵抗値を変化させる。これにより、当該記憶装置は、抵抗変化素子の状態を高抵抗状態又は低抵抗状態に変化させる。その際、通常は抵抗変化素子に比較的大きな電流を流す必要がある。以下、抵抗変化素子の状態を高抵抗状態から低抵抗状態に（または、その逆に）遷移させるのに要する電流を抵抗変化電流と呼ぶ。
【００２２】
また、抵抗変化層が高濃度層（高抵抗層）と低濃度層（低抵抗層）との積層構造である場合、製造直後の初期状態の抵抗変化素子の抵抗値は、通常動作時における高抵抗状態の抵抗変化素子の抵抗値よりも高い。また、この初期状態の抵抗変化素子に対して、通常動作時に用いる電気信号（電気的パルス）を印加しても抵抗変化動作は起こらず、所望の抵抗変化特性を得ることはできない。
【００２３】
これに対して、所望の抵抗変化特性を得るために、抵抗変化素子を、初期状態から、高抵抗状態と低抵抗状態とを可逆的に変化可能な状態に遷移させる初期ブレーク（初期ブレークダウン）が行われる。具体的には、初期状態の抵抗変化素子に高電圧の電気的パルスを印加することで、電気的なフィラメントパスを高抵抗層内に形成する（高抵抗層をブレークダウンする）。また、初期ブレーク時に用いられる電気的パルスの電圧（初期ブレーク電圧）は、抵抗変化素子を、高抵抗状態から低抵抗状態へ、又は、低抵抗状態から高抵抗状態に遷移させるのに必要な電気的パルスの電圧と比べて高い。また、初期ブレーク時に抵抗変化素子に流れる電流を初期ブレーク電流と呼ぶ。
【００２４】
例えば、特許文献２で示されるメモリ装置は、抵抗変化素子へのデータの書き込み時に、バリスタである双方向ダイオードに３００００Ａ／ｃｍ２（０．８μｍ×０．８μｍの電極面積では２００μＡ程度の書き込み電流）以上の電流密度で電流を流すとされている。
【００２５】
そのため、抵抗変化層と双方向ダイオードとの直列接続によって構成されるメモリ装置においては、まず、双方向ダイオードに流すことができる最大電流（ブレークダウン電流）と抵抗変化電流及び初期ブレーク電流との関係が重要となる。
【００２６】
もし、双方向ダイオードのブレークダウン電流が抵抗変化電流より小さいと、抵抗変化が生じる前に整流素子が破壊してしまう。これにより、絶縁又は短絡不良が発生する。
【００２７】
通常、上記のような破壊による不良を避けるために、双方向ダイオードのブレークダウン電流よりも小さい電流で抵抗変化動作を行う必要がある。この通常動作（抵抗変化動作）の際に双方向ダイオードに流れる電流を、双方向ダイオードのＯＮ電流と呼ぶ。上記それぞれの電流は、下記の関係を各ビットで満たせば問題ない。
【００２８】
「双方向ダイオードのブレークダウン電流」＞「双方向ダイオード素子のＯＮ電流」≧「抵抗変化電流」
【００２９】
上記の差が大きければ大きいほど、素子の動作マージンが広がるので、双方向ダイオード及びメモリ装置の動作信頼性が向上する。
【００３０】
また、クロスポイント型のメモリ装置においては、非選択メモリセルに流れる漏れ電流を双方向ダイオードによって抑制する必要がある。
【００３１】
すなわち、選択メモリセルの書き込み及び読み出し動作には、図１０の範囲Ａ又はＢの双方向ダイオードのＯＮ状態を使用し、同時に、非選択メモリセルの漏れ電流（ＯＦＦ電流）を範囲ＣのＯＦＦ領域で抑制する必要がある。この際、そのＯＦＦ電流の抑制が十分でないと、非選択セルの抵抗変化層の抵抗が変化してしまう。これにより、選択セルの書き込み又は読み出し動作が正常に行えなくなってしまうという問題が生じる。
【００３２】
また、特許文献１で示されるメモリ装置は、双方向性の整流特性を持たないユニポーラ型となっている。
【００３３】
ユニポーラ型の抵抗変化素子は、低抵抗状態から高抵抗状態に変化させる時（いわゆるリセット時）に、逆のセット時よりも長いパルス幅の電気パルス（１μｓｅｃ以下）が必要である。
【００３４】
一方、バイポーラ型の抵抗変化素子は、セット及びリセット時ともに短いパルス幅の電気パルス（例えば５００ｎｓｅｃ以下）で抵抗変化が可能である。このように、バイポーラ型は、書き込み速度の点でユニポーラ型より優れている。
【００３５】
つまり、特許文献１で示されるメモリ装置は、書き込み速度に優れるバイポーラ型では使用できないという課題がある。
【００３６】
また、特許文献２で示されるメモリ装置は、バリスタを用いて抵抗変化素子へのデータの書き込み時に３００００Ａ／ｃｍ２（０．８μｍ×０．８μｍの電極面積では２００μＡ程度の書き込み電流）以上の電流密度で電流を流すとされているが、整流素子のブレークダウン電流と、動作電流との関係についての記述は無い。そのため、実際の素子の動作に対して、どの程度のマージンがあるか不明である。また同様に、３００００Ａ／ｃｍ２よりも数倍以上の抵抗変化電流が必要となった場合の解決手段も明示されていない。
【００３７】
また、バリスタは電極間にはさまれた材料の結晶粒界の特性により整流特性を得るため、積層構造の多層メモリ等に適用した場合、電流制御素子特性にばらつきが生じやすいという問題もある。
【００３８】
上述のような課題に対し、発明者らは、ＳｉＮｘ電流制御層を電極間に挟んだ構造のＭＳＭダイオードが大電流を流す電流制御素子として利用可能であることを見出した。
【００３９】
ここで、ＳｉＮｘ（０＜ｘ≦０．８５）は、窒素不足型の窒化シリコンのことである。このｘの値は窒化の程度（組成比）を示し、ＳｉＮｘの電気伝導特性はｘの値によって大きく変化する。具体的には、いわゆる化学量論組成（ｘ＝１．３３、つまりＳｉ３Ｎ４）ではＳｉＮｘは絶縁体であるが、これより窒素の比率を小さくすると（即ち、ｘの値を小さくすると）ＳｉＮｘは次第に半導体として振舞うようになる。
【００４０】
ＭＳＭダイオードは、金属電極間に半導体をはさんだ構造であり、ＭＩＭダイオードより高い電流供給能力が期待できる。また、ＭＳＭダイオードは、バリスタのように結晶粒界等の特性を使用しないので、製造工程中の熱履歴等に左右されにくい。これにより、ＭＳダイオードを用いて、ばらつきの少ない電流制御素子を実現できることが期待できる。
【００４１】
以下、図１１Ａ、図１１Ｂ及び図１２を用いて、上記のＭＳＭダイオードの課題について詳しく説明する。
【００４２】
図１１Ａは、上記ＭＳＭダイオード１０１の構成を模式的に示す断面図である。図１１ＢはＭＳＭダイオード１０１の等価回路を示す図である。
【００４３】
ＭＳＭダイオード１０１は、第１の電極の一例である下部電極１０２と、第２の電極の一例である上部電極１０３と、これらの下部電極１０２及び上部電極１０３の間に挟まれて配設された電流制御層１０４とにより構成されている。ここで、下部電極１０２及び上部電極１０３は、タンタル（Ｔａ）と窒素（Ｎ）とを含有する窒化タンタルを含む。電流制御層１０４は、シリコン（Ｓｉ）と窒素（Ｎ）とを含有する窒化シリコンを含む。
【００４４】
図１１Ａに示されるＭＳＭダイオード１０１は、以下の手順で作製した。まず、基板上に下部電極１０２となる導電体層として膜厚５０ｎｍの窒化タンタルを反応性スパッタリングで成膜する。その上に電流制御層１０４である膜厚２０ｎｍの窒化シリコンを反応性スパッタリングで成膜する。その上に上部電極１０３となる導電体層として膜厚５０ｎｍの窒化タンタルを反応性スパッタリングで成膜する。その後に通常のリソグラフィ及びドライエッチを適用する。下部電極１０２及び上部電極１０３の面積は０．５μｍ×０．５μｍである。
【００４５】
電流制御層１０４であるＳｉとＮとを含有する材料は、いわゆる窒化シリコンのことを示す。窒化シリコンは、四配位の結合を形成するテトラヘドラル系アモルファス半導体を形成する。テトラヘドラル系アモルファス半導体は基本的には単結晶シリコン及びゲルマニウムに近い構造をもっているため、Ｓｉ以外の元素を導入することによる構造の違いが物性に反映されやすいという特徴を有する。このため、窒化シリコンを電流制御層１０４に適用すれば、窒化シリコンの構造制御により電流制御層１０４の物性を制御することが容易となる。従って、下部電極１０２と上部電極１０３との間に形成される電位障壁の制御が容易となるといった利点を有する。
【００４６】
具体的には、ＳｉＮｘを電流制御層１０４として使用すると、ＳｉＮｘ中の窒素の組成を変化させることにより禁制帯幅を連続的に変化させることが可能である。これにより、下部電極１０２及び上部電極１０３とこれらに隣接する電流制御層１０４との間に形成される電位障壁の大きさを制御可能となる。
【００４７】
また、下部電極１０２及び上部電極１０３は、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｉｒ、Ｃｒ、Ｎｉ、或いはＮｂ等の金属、又はこれらの金属の混合物（合金）によって構成されてもよい。
【００４８】
または、これらの下部電極１０２及び上部電極１０３は、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＷＳｉ２、ＷＳｉＮ、ＲｕＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、或いはＩｒＯ２等の導電性を有する化合物、又は、これらの導電性を有する化合物の混合物により構成されてもよい。ここで、下部電極１０２及び上部電極１０３を構成する材料は、これらの材料に限定されるわけではなく、電流制御層１０４との間で形成される電位障壁により整流性が生じるような材料であれば、如何なる材料であってもよい。
【００４９】
図１２に、図１１Ａ及び図１１Ｂに示したＭＳＭダイオード１０１の電流−電圧特性を示す。ここでは、ＭＳＭダイオード１０１の電流制御層１０４は、ＳｉＮｘ：ｘ＝０．３と、ＳｉＮｘ：ｘ＝０．４５とであり、いずれもＳｉＮｘ膜厚は２０ｎｍである。また、印加電圧Ｖｄ及び電流Ｉの向きは、図１１Ｂに示している。印加ステップは２０ｍＶである。
【００５０】
上述したように、ＳｉＮｘのｘが大きくなってＳｉＮｘが絶縁体に近づくと電流は流れにくくなる。同時にブレークダウン電流は小さくなっている。ＳｉＮｘ：ｘ＝０．３のＭＳＭダイオードは、ｘ＝０．４５のＭＳＭダイオードに比べてブレークダウン電流が高い。
【００５１】
上記ＭＳＭダイオードのＯＮ電流は現状のメモリ装置の回路ではＩｏｎが必要とされているが、ＳｉＮｘ：ｘ＝０．３０及びＳｉＮｘ：ｘ＝０．４５のいずれのＭＳＭダイオードもブレークダウン電流が必要なＯＮ電流Ｉｏｎを下回っている。よって、いずれのＭＳＭダイオードも、実際のメモリ装置に使用することができない。
【００５２】
そのため、抵抗変化電流（＝ＯＮ電流）が双方向ダイオードのブレークダウン電流以下となるような、抵抗変化電流の少ない抵抗変化素子を用いなければならない必要が生じる。
【００５３】
しかし、そのことによって、使用可能な抵抗変化素子の組成及び材料等が制限されるため、メモリセル構造の選択肢が極端に狭まってしまうという課題があることを本発明者は見出した。
【００５４】
また、上記のＭＳＭダイオードは、上述のように、ＳｉＮｘの組成（窒素の濃度）を変えることによって電位障壁を調整できるので、ＭＳＭダイオードのＯＮ及びＯＦＦ領域の設定が容易であるという利点がある。
【００５５】
しかし、ＭＳＭダイオードのブレークダウン電流が十分で大きくないと、この利点を活かすことができない。例えば、図１２のｘ＝０．４５のＭＳＭダイオードのように、低電圧印加時に流れる電流が少ない場合、ＯＦＦ領域を広く設定できるＭＳＭダイオードの使用が事実上不可能になってしまうという課題があることを本発明者は見出した。
【００５６】
また、双方向ダイオードのブレークダウン電流が初期ブレーク電流より小さいと、初期ブレーク時に双方向ダイオードが破壊されてしまうという課題があることを本発明者は見出した。つまり、「双方向ダイオードのブレークダウン電流」＞「初期ブレーク電流」の関係を満たす必要がある。
【００５７】
本実施の形態は、上記課題を解決するものであり、印加電圧に対して双方向性の整流特性を有し、ブレークダウン電流の大きい電流制御素子及びそれを備える不揮発性記憶素子を提供する。
【００５８】
上述した課題を解決するために、本発明の一形態に係る不揮発性記憶素子は、印加電圧に対して双方向の整流特性を有する電流制御素子と、前記電流制御素子と直列に接続され、印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化素子とを備え、前記電流制御素子は、互いに直列に接続され、それぞれが印加電圧に対して双方向の整流特性を有する第１及び第２の双方向ダイオードを備え、前記第１及び第２の双方向ダイオードは、以下の順に積層された第１の電極と、第１の電流制御層と、第１の金属層と、第２の電流制御層と、第２の電極とを含み、前記電流制御素子のブレークダウン電流は、前記抵抗変化素子を、製造された後の初期状態から、前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能な状態に遷移させる初期ブレークのときに当該抵抗変化素子に流れる初期ブレーク電流より大きい。
【００５９】
この構成によれば、当該電流制御素子は、電流制御層を１層のみ備える単一の双方向ダイオードで構成される電流制御素子に比べ、ブレークダウン電流及び電圧を大きくすることができる。さらに、当該電流抑制素子のブレークダウン電流が初期ブレーク電流より大きいことで、初期ブレーク時に電流制御素子が破壊されることを抑制できる。
【００６０】
また、前記第１の電流制御層及び前記第２の電流制御層の少なくとも一方は、半導体層で構成されていてもよい。
【００６１】
また、前記半導体層は、ＳｉＮｘ（０＜ｘ≦０．８５）で構成されていてもよい。
【００６２】
また、前記半導体層は、シリコンで構成されていてもよい。
【００６３】
また、前記第１の電流制御層及び前記第２の電流制御層の少なくとも一方は、絶縁体で構成されていてもよい。
【００６４】
また、前記電流制御素子は、前記第１及び第２の双方向ダイオードを含み、直列に接続された、Ｎ（Ｎは３以上の整数）個の第１〜第Ｎの双方向ダイオードを備え、前記第１〜第Ｎの双方向ダイオードは、前記第１の電極と、前記第２の電極と、前記第１の電極と、前記第２の電極との間に積層された積層体とを含み、前記積層体は、交互に積層されている、第１〜第Ｎの電流制御層と、第１〜第（Ｎ−１）の金属層とを含んでもよい。
【００６５】
この構成によれば、本発明の一形態に係る電流制御素子は、直列に接続された３つ以上の双方向ダイオードを備える。これにより、当該電流制御素子は、よりブレークダウン電流及び電圧を大きくすることができる。
【００６６】
また、前記抵抗変化素子は、第３の電極と、第４の電極と、前記第３の電極及び前記第４の電極に挟まれた酸素不足型の遷移金属酸化物層とを有してもよい。
【００６７】
また、前記遷移金属酸化物層は、第１の遷移金属酸化物層と、当該第１の遷移金属酸化物層とは酸素不足度が異なる第２の遷移金属酸化物層との積層構造を備えてもよい。
【００６８】
また、本発明の一形態に係る不揮発性記憶装置は、複数の前記不揮発性記憶素子が２次元状に配置されているメモリセルアレイと、前記メモリセルアレイから少なくとも一つの不揮発性記憶素子を選択する選択回路と、前記選択回路で選択された不揮発性記憶素子に電圧を印加することで当該不揮発性記憶素子に含まれる抵抗変化素子を高抵抗状態及び低抵抗状態の一方から他方に遷移させる書き込み回路と、前記選択回路で選択された不揮発性記憶素子に含まれる抵抗変化素子が高抵抗状態及び低抵抗状態のいずれであるかを判別するセンスアンプとを備える。
【００６９】
なお、本発明は、不揮発性記憶素子（メモリセル）として実現できるだけでなく、当該不揮発性記憶素子を備える不揮発性記憶装置（メモリ装置）として実現することもできる。さらに、本発明は、このような不揮発性記憶素子、又は不揮発性記憶装置を製造する不揮発性記憶素子の製造方法、又は不揮発性記憶装置の製造方法として実現できる。さらに、本発明は、このような不揮発性記憶素子或いは不揮発性記憶装置の制御方法、又は不揮発性記憶素子の初期ブレーク方法として実現できる。
【００７０】
例えば、本発明の一形態に係る不揮発性記憶装置の製造方法は、印加電圧に対して双方向の整流特性を有する電流制御素子を形成する第１の工程と、前記電流制御素子と直列に接続され、印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化素子を形成する第２の工程とを含み、前記第１の工程は、半導体基板上に第１の電極を形成する工程と、前記第１の電極上に第１の電流制御層を形成する工程と、前記第１の電流制御層上に第１の金属層を形成する工程と、前記金属層上に前記第２の電流制御層を形成する工程と、前記第２の電流制御層上に第２の電極を形成する工程とを含み、前記第１の電極と、前記第１の電流制御層と、前記第１の金属層と、前記第２の電流制御層と、前記第２の電極とは、互いに直列に接続され、それぞれが印加電圧に対して双方向の整流特性を有する第１及び第２の双方向ダイオードを構成しており、前記電流制御素子のブレークダウン電流は、前記抵抗変化素子を、製造された後の初期状態から、前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能な状態に遷移させる初期ブレークのときに当該抵抗変化素子に流れる初期ブレーク電流より大きい。
【００７１】
また、本発明の一形態に係る不揮発性記憶素子の初期ブレーク方法は、印加電圧に対して双方向の整流特性を有する電流制御素子と、前記電流制御素子と直列に接続され、印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化素子とを備える不揮発性記憶素子の初期ブレーク方法であって、前記電流制御素子は、互いに直列に接続され、それぞれが印加電圧に対して双方向の整流特性を有する第１及び第２の双方向ダイオードを備え、前記第１及び第２の双方向ダイオードは、以下の順に積層された第１の電極と、第１の電流制御層と、第１の金属層と、第２の電流制御層と、第２の電極とを含み、前記初期ブレーク方法は、前記抵抗変化素子を、製造された後の初期状態から、前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能な状態に遷移させる初期ブレークを行い、前記電流制御素子のブレークダウン電流は、前記初期ブレークのときに当該抵抗変化素子に流れる初期ブレーク電流より大きい。
【００７２】
（第１の実施の形態）
以下、本発明に係る電流制御素子の第１の実施の形態について、図面を参照しながら詳細に説明する。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００７３】
本発明の第１の実施の形態に係る電流制御素子は、互いに直列に接続された２つの双方向ダイオードで構成される。これにより、本発明の第１の実施の形態に係る電流制御素子は、ブレークダウン電流を大きくすることができる。
【００７４】
図１Ａは、本発明の第１の実施の形態に係る電流制御素子５０の構成を模式的に示す断面図である。図１Ｂは、電流制御素子５０の等価回路を示す図である。
【００７５】
電流制御素子５０は、電流を抑制するための素子であって、印加電圧に対して双方向の整流特性を有する双方向ダイオードである。この電流制御素子５０は、互いに直列に接続されたＭＳＭダイオード１と、ＭＳＭダイオード２とを含む。
【００７６】
ＭＳＭダイオード１は、本発明の第１の双方向ダイオードに相当し、印加電圧に対して双方向の整流特性を有する。ＭＳＭダイオード２は、本発明の第２の双方向ダイオードに相当し、印加電圧に対して双方向の整流特性を有する。例えば、ＭＳＭダイオード１及び２は、それぞれ図１０に示す電流−電圧特性を有する。
【００７７】
ＭＳＭダイオード１及び２は、以下の順に積層された下部電極５と、第１の電流制御層６と、第１の金属層７と、第２の電流制御層８と、上部電極１３とを含む。具体的には、ＭＳＭダイオード１は、下部電極５と、第１の電流制御層６と、第１の金属層７とで構成される。ＭＳＭダイオード２は、第１の金属層７と、第２の電流制御層８と、上部電極１３とで構成される。ここで、下部電極５及び上部電極１３は、本発明の第１及び第２の電極に相当する。
【００７８】
以下、図２を用いて、本発明の電流制御素子５０の特徴である電流−電圧特性について説明する。
【００７９】
図２は、単一のＭＳＭダイオードで構成される従来の電流制御素子と、本発明の実施の形態１に係る電流制御素子５０との電流−電圧特性を示す図である。ここでは、従来の電流制御素子に含まれる電流制御層は、ＳｉＮ：ｘ＝０．３で構成され、その厚さ２０ｎｍである。本発明の第１の実施の形態に係る電流制御素子５０の第１の電流制御層６及び第２の電流制御層８は、ＳｉＮ：ｘ＝０．３で構成され、その厚さは、それぞれ１０ｎｍである。従来の電流制御素子および本実施の形態１に係る電流制御素子において、上部電極と下部電極は、膜厚５０ｎｍの窒化タンタルである。また、従来の電流制御素子および本実施の形態１に係る電流制御素子において、上部電極と下部電極の面積は共に０．５μｍ×０．５μｍである。
【００８０】
なお、図２には、電流制御素子への印加電圧を０Ｖから徐々に大きくしていき、電流制御素子（より正確には、ＭＳＭダイオード）が破壊する（ブレークダウン点）までにおける電流値をプロットしたカーブが描かれている。
【００８１】
図２に示すように、本発明の第１の実施の形態に係る電流制御素子５０は、従来の電流制御素子に比べ、ブレークダウン電流が大幅に増大している。また、ブレークダウン電流が、回路で必要とされるＯＮ電流Ｉｏｎを十分満たしていることが分かる。
【００８２】
なお、従来の電流制御素子が備える１つの電流制御層の膜厚と、本発明の第１の実施の形態に係る電流制御素子５０が備える２つの電流制御層の合計の膜厚は、同じ２０ｎｍである。これにより、従来の電流制御素子と、第１の実施の形態に係る電流制御素子５０とで電流が急峻に立ち上がる電圧（閾値電圧）は図２に示すようにほぼ同等のＶ１である。
【００８３】
また、従来の電流制御素子と、第１の実施の形態に係る電流制御素子５０とで、Ｖ２以上の領域での特性が変化している。しかし、この領域は実際の動作では使用されない領域なので、当該領域の特性が変化しても影響は少ない。
【００８４】
このように、本発明の第１の実施の形態に係る電流制御素子５０は、単一のＭＳＭダイオードを用いる場合に対して、閾値電圧等の特性を変更することなく、ブレークダウン電流を増加できる。
【００８５】
従来、ＳｉＮｘを電流制御層に用いたＭＳＭダイオードのブレークダウンは、電流による発熱によって引き起こされるため、ＳｉＮｘの窒素濃度及び膜厚と電極材料との組み合わせによって決定されるブレークダウン電流以上の電流を流すことはできないと考えられていた。
【００８６】
また、ｘの値が小さいＳｉＮｘを用いたＭＳＭダイオードよりも、ｘの値が大きい（絶縁膜に近い）ＳｉＮｘでは電流が流れにくく、電流による発熱が生じやすいため、原理的にブレークダウン電流を大きくすることは困難であると考えられていた。
【００８７】
しかし、本発明者らは、熱的なＭＳＭダイオードの破壊は、電流が電流制御層内を均一に流れず、局所的に電流が流れやすい部分の発熱が加速されて発生するものであると考えた。
【００８８】
今回、発明者らの検討によって、電流制御素子の電流制御層の中に、局所的な電流による発熱を効果的に分散させる第１の金属層７を配置することにより、単層の電流制御層を備える電流制御素子に比べてブレークダウン電流を大幅に増加させることが明らかになった。
【００８９】
以下、２つの電流制御層の厚さの比率を変更した場合について説明する。
【００９０】
図３は、ＳｉＮｘ：ｘ＝０．３、厚さ２０ｎｍの電流制御層を備える単一のＭＳＭダイオードで構成される従来の電流制御素子と、本発明の第１の実施の形態に係る、ｘ＝０．３、厚さ５ｎｍの第１の電流制御層６を備えるＭＳＭダイオード１と、ｘ＝０．３、厚さ１５ｎｍの第２の電流制御層８を備えるＭＳＭダイオード２とで構成された電流制御素子５０の電流−電圧特性を示している。前述のｘ＝０．３、厚さ１０ｎｍの電流制御層２つを備える電流制御素子５０と同様、単一のＭＳＭダイオードで構成された電流制御素子に比べ、ＭＳＭダイオード１とＭＳＭダイオード２とで構成される電流制御素子、すなわち、２つの電流制御層を備える電流制御素子の方が、ブレークダウン電流が大幅に増大している。また、ブレークダウン電流が、回路で必要とされるＯｎ電流Ｉｏｎを十分満たしていることが分かる。
【００９１】
図４は、ＳｉＮｘ：ｘ＝０．３、厚さ２０ｎｍの電流制御層を備える単一のＭＳＭダイオードで構成される従来の電流制御素子と、本発明の第１の実施の形態に係る、ｘ＝０．３、厚さ１５ｎｍの第１の電流制御層６を備えるＭＳＭダイオード１と、ｘ＝０．３、厚さ５ｎｍの第２の電流制御層８を備えるＭＳＭダイオード２とで構成された電流制御素子５０の電流−電圧特性を示している。前述の２つの電流制御層を備える電流制御素子と同様、単一のＭＳＭダイオードで構成された電流制御素子に比べ、ＭＳＭダイオード１とＭＳＭダイオード２とで構成された電流制御素子５０、すなわち、２つの電流制御層を備える電流制御素子５０の方が、ブレークダウン電流が大幅に増大している。また、ブレークダウン電流が、回路で必要とされるＯｎ電流Ｉｏｎを十分満たしていることが分かる。
【００９２】
このように図２、図３及び図４に示すように、２つの電流制御層の膜厚の組み合わせを変えた場合でも、電流制御層の合計の膜厚が同じ単層のものに比べて、ブレークダウン電流が大幅に増大していることが分かる。また、２つの電流制御層の膜厚の比を変えても、特性が大きくは変わらないことが分かる。
【００９３】
なお、上記においては、ＳｉＮｘがｘ＝０．３である場合について説明したが、大電流を流す電流制御素子として利用できる、０＜ｘ≦０．８５の範囲においても、同様に適用可能である。また、今回は電流制御層にＳｉＮｘを使用した結果で効果を確認したが、電流制御層にアモルファスＳｉ（シリコン）を用いた場合、及び、電流制御層に酸化膜等の絶縁体を用いてＭＩＭダイオードを形成した場合でも、同様に破壊時の発熱を２つの電流制御層により分散することができるため、同様の効果が得られるのは容易に想像できる。
【００９４】
また、２つの電流制御層に、異なる材料を用いてもよい。
【００９５】
次に、本発明の第１の実施の形態に係る電流制御素子５０の製造方法について説明する。
【００９６】
先ず、基板の主面上に下部電極５を形成する。ここで、下部電極５の成膜条件は、使用する電極材料等によって変わるが、例えば、窒化タンタル（ＴａＮ）を下部電極５の材料に用いる場合は、ＤＣマグネトロンスパッタ法を用いる。また、タンタル（Ｔａ）ターゲットを、アルゴン（Ａｒ）と窒素（Ｎ）との混合雰囲気の下で、スパッタする手法（いわゆる、反応性スパッタ法）によりスパッタリングする。そして、下部電極５の厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。
【００９７】
次に、下部電極５の主面上に、第１の電流制御層６としてのＳｉＮｘ膜を形成する。この成膜の際には、例えば、多結晶シリコンターゲットを、Ａｒと窒素との混合ガス雰囲気の下で反応性スパッタリングする。そして、典型的な成膜条件として、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）を０〜４０％とし、ＤＣパワーを１００〜１３００Ｗとした上で、ＳｉＮｘ膜の厚さが３〜３０ｎｍとなるよう成膜時間を調節する。
【００９８】
次に、第１の電流制御層６の主面上に、第１の金属層７として例えばＴａＮを形成する。成膜条件は前述の下部電極５と同様であるため省略する。
【００９９】
第１の金属層７は、熱伝導率が高い材料が好ましい。また、第１の金属層７は、耐熱性が高く、熱により拡散しにくい材料が好ましい。導電性が高ければ、第１の金属層７は、金属窒化物又は金属酸化物でもかまわない。従って、第１の金属層７は、電流制御素子の電極に用いられる、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｉｒ、Ｃｒ、Ｎｉ、或いはＮｂ等の金属、又はこれらの金属の混合物（合金）によって構成されてもよい。
【０１００】
または、第１の金属層７は、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＷＳｉ２、ＷＳｉＮ、ＲｕＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、或いはＩｒＯ２等の導電性を有する化合物、又は、これらの導電性を有する化合物の混合物により構成されてもよい。
【０１０１】
次に、第１の金属層７の主面上に、第２の電流制御層８としてのＳｉＮｘ膜を形成する。成膜条件は前述の第１の電流制御層６と同様であるため省略する。
【０１０２】
最後に、第２の電流制御層８の主面上に、上部電極１３として例えばＴａＮを形成する。成膜条件は前述の下部電極５と同様であるため省略する。
【０１０３】
（第２の実施の形態）
上記第１の実施の形態では、２層の電流制御層を備える電流制御素子の構造及び特性を示した。また、２層の電流制御層を備える電流制御素子は、電流による発熱を効果的に２つの電流制御層に分散させることができるため、単層の電流制御層を備える電流制御素子に比べてブレークダウン電流を大幅に増加することは前述したとおりである。ここで、多層の電流制御層を備える電流制御素子についても各制御層に電流による発熱をより効果的に分散させることができるため、さらなるブレークダウン電流の増加が期待できる。
【０１０４】
図５Ａは、本発明の第２の実施の形態に係る電流制御素子５１の構成を模式的に示す断面図である。図５Ｂは、電流制御素子５１の等価回路を示す図である。
【０１０５】
電流制御素子５１は、直列に接続されたＭＳＭダイオード１と、ＭＳＭダイオード２と、ＭＳＭダイオード３と、ＭＳＭダイオード４とを含む。
【０１０６】
ＭＳＭダイオード１〜４は、それぞれ印加電圧に対して双方向の整流特性を有する。例えば、ＭＳＭダイオード１〜４は、それぞれ図１０に示す電流−電圧特性を有する。
【０１０７】
ＭＳＭダイオード１〜４は、以下の順に積層された下部電極５と、第１の電流制御層６と、第１の金属層７と、第２の電流制御層８と、第２の金属層９と、第３の電流制御層１０と、第３の金属層１１と、第４の電流制御層１２と、上部電極１３とを含む。
【０１０８】
具体的には、ＭＳＭダイオード１は、下部電極５と、第１の電流制御層６と、第１の金属層７とで構成される。ＭＳＭダイオード２は、第１の金属層７と、第２の電流制御層８と、第２の金属層９とで構成される。ＭＳＭダイオード３は、第２の金属層９と、第３の電流制御層１０と、第３の金属層１１とで構成される。ＭＳＭダイオード４は、第３の金属層１１と、第４の電流制御層１２と、上部電極１３とで構成される。ここで、下部電極５及び上部電極１３は、本発明の第１及び第２の電極に相当する。
【０１０９】
ＭＳＭダイオード１〜４の各々の電極間の印加電圧をＶｄ１〜Ｖｄ４、ＭＳＭダイオード１〜４に流れる電流をＩとすると、ＭＳＭ１〜４の全体に印加される電圧Ｖは、Ｖ＝Ｖｄ１＋Ｖｄ２＋Ｖｄ３＋Ｖｄ４となる。
【０１１０】
このような４つの電流制御層を備えた電流制御素子５１は各電流制御層に電流による発熱を効果的に分散させることができるため、前述の２つの電流制御層を備えた電流制御素子に比べ、さらなるブレークダウン電流の増加が期待できる。
【０１１１】
図６は、ＳｉＮｘ：ｘ＝０．３、厚さ２０ｎｍの電流制御層を備える単一のＭＳＭダイオードで構成される従来の電流制御素子と、本発明の第２の実施の形態に係る、ｘ＝０．３、厚さ５ｎｍの電流制御層を備える４つのＭＳＭダイオード１〜４で構成された電流制御素子５１の電流−電圧特性を示している。なお、電流−電圧特性図では、電流制御素子への印加電圧を０Ｖから徐々に大きくしていき、電流制御素子（より正確には、ＭＳＭダイオード）が破壊する（ブレークダウン点）までにおける電流値をプロットしたカーブが描かれている。
【０１１２】
図６に示すように、１つの電流制御層を備える従来の電流制御素子に比べ、４つの電流制御層を備える電流制御素子５１の方が、ブレークダウン電流が大幅に増大していることが分かる。なお、従来の電流制御素子が備える１つの電流制御層の膜厚と、本発明の第２の実施の形態に係る電流制御素子５１が備える４つの電流制御層の合計の膜厚は同じ２０ｎｍである。これにより、従来の電流制御素子と、第２の実施の形態に係る電流制御素子５１との電流が急峻に立ち上がる電圧（閾値電圧）は図６に示すようにほぼ同等のＶ１である。
【０１１３】
なお、上記説明では、２つ又は４つのＭＳＭダイオードを直列に接続する例を述べたが、２以上のＭＳＭダイオードを直列に接続することで、単一のＭＳＭダイオードを用いる場合に比べて、ブレークダウン電流を増加させることができる。つまり、本発明に係る電流制御素子は、直列に接続された、Ｎ（Ｎは２以上の整数）個の第１〜第Ｎの双方向ダイオードを備える。また、第１〜第Ｎの双方向ダイオードは、第１の電極と、第２の電極と、第１の電極と、第２の電極との間に積層された積層体とを含む。当該積層体は、交互に積層されている、第１〜第Ｎの電流制御層と、第１〜第（Ｎ−１）の金属層とを含む。
【０１１４】
また、直列に接続するＭＳＭダイオードの数を増加させるほど、ブレークダウン電流をより増加させることができる。
【０１１５】
（第３の実施の形態）
本発明の第３の実施の形態では、上述した第１の実施の形態に係る電流制御素子５０を備える不揮発性記憶素子の実施の形態を、図面を参照しながら詳細に説明する。
【０１１６】
図７Ａは、本発明の第３の実施の形態に係る不揮発性記憶素子６０の構成を模式的に示す断面図である。図７Ｂは、不揮発性記憶素子６０の等価回路を示す図である。なお、電流制御素子５０の構造、寸法、測定電圧条件等は、第１の実施の形態と同じであるため説明を省略する。
【０１１７】
図７Ａ及び図７Ｂに示される不揮発性記憶素子６０は、直列に接続されている電流制御素子５０と、抵抗変化素子１４とを備える。電流制御素子５０は、第１の実施の形態で示した２つの電流制御層を備えた電流制御素子５０である。
【０１１８】
抵抗変化素子１４は、印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に変化する。この抵抗変化素子１４は、下部電極１５と、上部電極１６と、下部電極１５と上部電極１６とに挟まれた抵抗変化層１７とを備える。
【０１１９】
本実施の形態では、抵抗変化層１７は酸素不足型のＴａ酸化物層１８と、Ｔａ酸化物層１８よりも酸素含有量が高いＴａ酸化物層１９とを含む。Ｔａ酸化物層１８とＴａ酸化物層１９とは積層されている。また、上部電極１６はイリジウム（Ｉｒ）で構成されており、下部電極１５は窒化タンタル（ＴａＮ）で構成されている。
【０１２０】
抵抗変化層１７に極性の異なる電気パルスを印加することで、抵抗変化層１７は、抵抗値の異なる低抵抗状態と高抵抗状態との間を可逆的に遷移する。これをバイポーラ型の抵抗変化と呼ぶ。そして、バイポーラ型の抵抗変化を行う抵抗変化層１７と、バイポーラ型の電流制御素子５０と組み合わせることで、不揮発性記憶素子６０を構成できる。
【０１２１】
なお、抵抗変化層の材料には、例えば、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のタンタル酸化物）が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がタンタル(Ｔａ)の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のＴａ酸化物であることが好ましい。より好適には、抵抗変化層は、ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル含有層と、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有している。他の層、例えば第３タンタル含有層や他の遷移金属酸化物の層などを適宜配置しうることは言うまでもない。ここで、抵抗変化素子として安定した動作を実現するためには、ＴａＯｘは、０．８≦ｘ≦１．９を満足することが好ましく、ＴａＯｙは、２．１≦ｙ≦２．５を満足することが好ましい。第２タンタル含有層の厚みは、１ｎｍ以上８ｎｍ以下であることが好ましい。
【０１２２】
また、抵抗変化層は、上述した酸素不足型のタンタル酸化物に限らず、酸素不足型の他の遷移金属酸化物を用いてもよく、例えば、ハフニウム酸化物やジルコニウム酸化物を用いても構わない。ハフニウム酸化物を用いる場合には、ハフニウム酸化物の組成をＨｆＯｘとすると、０．９≦ｘ≦１．６程度が好ましく、また、ジルコニウム酸化物を用いる場合には、ジルコニウム酸化物の組成をＺｒＯｘとすると、０．９≦ｘ≦１．４程度とすることが好ましい。このような組成範囲とすることにより、安定した抵抗変化動作を実現することができる。
【０１２３】
また、ニッケル（Ｎｉ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、ジルコン（Ｚｒ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、銅（Ｃｕ）、クロム（Ｃｒ）等の遷移金属の酸素不足型の酸化膜を抵抗変化層に使用してもよい。また、抵抗変化素子１４の上部電極１６は、Ｉｒの他にＰｔ、Ｐｄ、Ａｇ、Ｃｕ等を用いてもよい。
【０１２４】
ここで、不揮発性記憶素子６０に印加されるデータ書き込み電圧（ＶＭ）は、電流制御素子５０と、抵抗変化素子１４とに分圧される。そのため、抵抗変化素子１４を高抵抗化状態へ遷移させるのに必要な高抵抗化電圧をＶＲＨとし、抵抗変化素子１４を低抵抗状態へ遷移させるのに必要な低抵抗化電圧をＶＲＬとし、電流制御素子５０への分圧をそれぞれＶＤＨ及びＶＤＬとし、高抵抗化動作時に不揮発性記憶素子６０に印加される高抵抗化電圧をＶＭＨとし、低抵抗化動作時に不揮発性記憶素子６０に印加される低抵抗化電圧をＶＭＬとすると、以下の関係が成り立つ。
【０１２５】
ＶＭＨ＝ＶＲＨ＋ＶＤＨ
ＶＭＬ＝ＶＲＬ＋ＶＤＬ
【０１２６】
図１０で説明したように、抵抗変化動作の際にＭＳＭダイオード１に流れる電流を、ダイオードのＯＮ電流とすると、上記それぞれの電流は、下記の関係を満たす必要がある。
【０１２７】
「ＭＳＭダイオードのブレークダウン電流（Ｉｂｄ）」＞「ＭＳＭダイオードのＯＮ電流（Ｉｏｎ）」≧「抵抗変化電流」
【０１２８】
ここで、抵抗変化電流とは、抵抗変化素子１４の状態を高抵抗状態から低抵抗状態に（または、その逆に）遷移させるのに要する電流である。また、ＯＮ電流とは、抵抗変化動作の際にＭＳＭダイオードに流れる電流である。
【０１２９】
また、高抵抗化状態へ遷移させるのに必要な抵抗変化電流をＩＲＨ、低抵抗状態へ遷移させるのに必要な抵抗変化電流をＩＲＬすると、不揮発性記憶素子６０の安定な抵抗変化動作を行うためには、電流制御素子５０には、ＶＤＨ、ＶＤＬが印加された際に、ＩＲＨ、ＩＲＬ以上の電流を安定して流すことができる性能が求められる。
【０１３０】
さらに、初期ブレーク時におけるＭＳＭダイオード１の破壊を防止するために、ＭＳＭダイオード１のブレークダウン電流は、初期ブレーク電流より大きいことが好ましい。ここで、初期ブレークとは、抵抗変化素子１４を、製造された後の初期状態から、高抵抗状態と低抵抗状態とを可逆的に変化可能な状態に遷移させる処理である。また、初期ブレーク電流とは、初期ブレークのときに抵抗変化素子１４に流れる電流である。
【０１３１】
また、データ読み出しのためのリード電圧は、上記ＶＤＨ、ＶＤＬ以下で、かつ十分なリード電流を得るために、ＭＳＭダイオード１のＯＮ領域を使用することが望ましい。
【０１３２】
上記の電圧及び電流の関係を満たす条件でＳｉＮｘ：ｘ＝０．３のＭＳＭダイオード１及び２を含む不揮発性記憶素子６０のデータ書き換え動作を行った結果を、図８に示す。図８に示すように、安定な動作が可能となっている。
【０１３３】
なお、第３の実施の形態では、電流制御素子として、第１の実施の形態に係る電流制御素子５０を用いる例を述べたが、第２の実施の形態に係る電流制御素子５１を用いてもよい。
【０１３４】
（第４の実施の形態）
本発明の第４の実施の形態では、上述した不揮発性記憶素子６０を備える不揮発性記憶装置について説明する。
【０１３５】
図９Ａ〜図９Ｃは、本発明の第３の実施の形態に係る、不揮発性記憶素子を複数個含む不揮発性記憶装置（以下、単に「メモリ装置」とも呼ぶ）２００の概略構成を示す図である。
【０１３６】
図９Ａは半導体チップ表面から見たメモリ装置２００の概略構成を示す模式図である。図９Ｂは図９ＡのメモリセルＭ１１１を拡大した模式図であり、図９ＣはメモリセルＭ１１１の断面図である。
【０１３７】
図９Ａに示すメモリ装置２００は、ワード線とビット線とが立体的に交差する点にメモリセルを介在させたクロスポイント型のメモリ装置である。また、メモリ装置２００が備えるメモリセルアレイ２０２には、第３の実施の形態（図７Ｂ）で説明した構造の不揮発性記憶素子６０がメモリセルとして複数個（例えば、２５６個）配置されている。なお、図９Ａでは、簡単化のため３行×３列のメモリセルのみを図示している。
【０１３８】
メモリ装置２００は、メモリ本体部２０１を含む。このメモリ本体部２０１は、メモリセルアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、ビット線の電位を増幅するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを備える。
【０１３９】
また、メモリ装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
【０１４０】
メモリセルアレイ２０２には、第３の実施の形態で説明した不揮発性記憶素子６０がメモリセルとしてマトリクス状（２次元状）に配列されている。そして、メモリセルアレイ２０２は、複数のワード線ＷＬ０、ＷＬ１、及びＷＬ２と、複数のビット線ＢＬ０、ＢＬ１、及びＢＬ２とを備える。複数のワード線ＷＬ０、ＷＬ１、及びＷＬ２は、半導体基板の上に互いに平行に形成されている。複数のビット線ＢＬ０、ＢＬ１、及びＢＬ２は、複数のワード線ＷＬ０、ＷＬ１、及びＷＬ２の上方にその半導体基板の主面に平行な面内において互いに平行に形成されている。また、複数のビット線ＢＬ０、ＢＬ１、及びＢＬ２は、複数のワード線ＷＬ０、ＷＬ１、及びＷＬ２に立体交差するように形成されている。
【０１４１】
また、メモリセルアレイ２０２には、これらの複数のワード線ＷＬ０、ＷＬ１、及びＷｌ２と複数のビット線ＢＬ０、ＢＬ１、及びＢＬ２との立体交差点に対応してマトリクス状に設けられた複数の不揮発性記憶素子Ｍ１１１、Ｍ１１２、Ｍ１１３、Ｍ１２１、Ｍ１２２、Ｍ１２３、Ｍ１３１、Ｍ１３２、Ｍ１３３（以下、単に「記憶素子Ｍ１１１、Ｍ１１２、…」と表す）が設けられている。
【０１４２】
ここで、記憶素子Ｍ１１１、Ｍ１１２、…は、第３の実施の形態に係る不揮発性記憶素子６０に相当する。これら記憶素子Ｍ１１１、Ｍ１１２、…は、抵抗変化素子１４と、その抵抗変化素子１４の上に接続された電流制御素子５０とを含む。抵抗変化素子１４は、半導体基板の上に形成されており、タンタル酸化物を含む抵抗変化層を含む。
【０１４３】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号及び列アドレス信号を生成する。また、アドレス入力回路２０８は、生成した行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、生成した列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数の記憶素子Ｍ１１１、Ｍ１１２、…のうちの選択される特定の記憶素子のアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号である。列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【０１４４】
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を生成し、生成した書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を生成し、生成した読み出し信号を列選択回路／ドライバ２０４へ出力する。
【０１４５】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、及びＷＬ２のうちのいずれかを選択する。そして、行選択回路／ドライバ２０３は、選択したワード線に対して、所定の電圧を印加する。
【０１４６】
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、及びＢＬ２のうちのいずれかを選択する。そして、列選択回路／ドライバ２０４は、選択したビット線に対して、書き込み用電圧又は読み出し用電圧を印加する。
【０１４７】
これらの行選択回路／ドライバ２０３及び列選択回路／ドライバ２０４は、メモリセルアレイ２０２から少なくとも一つのメモリセルを選択する選択回路として機能する。
【０１４８】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。つまり、書き込み回路２０５は、選択回路（行選択回路／ドライバ２０３及び列選択回路／ドライバ２０４）で選択されたメモリセルに、所定の電圧（第３の実施の形態で述べたＶＭＨ及びＶＭＬ以上の電圧）を印加することで当該メモリセルに含まれる抵抗変化素子１４を高抵抗状態及び低抵抗状態の一方から他方に遷移させる。
【０１４９】
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となるビット線の電位を増幅する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。つまり、センスアンプ２０６は、選択回路（行選択回路／ドライバ２０３及び列選択回路／ドライバ２０４）で選択されたメモリセルに含まれる抵抗変化素子１４が高抵抗状態及び低抵抗状態のいずれであるかを判別する。
【０１５０】
したがって、電流制御素子５０と抵抗変化素子１４とが直列に接続された記憶素子Ｍ１１１、Ｍ１１２、…への書き込み、及び読み出しは第３の実施の形態と同様に行われる。すなわち、書き込みのときには電流制御素子５０は高い印加電圧が印加されたＯＮ状態となる。これにより、効率よく抵抗変化素子１４に大きい電圧が印加されるので、記憶素子Ｍ１１１、Ｍ１１２、…に対して安定した書き込みが行える。
【０１５１】
また、読み出しのときには電流制御素子５０は低い印加電圧が印加されるＯＦＦ状態となる。これにより、抵抗変化素子１４には比較的小さい電圧しか印加されないので、効率よく書き込みディスターブを防止することができる。また、電流制御素子５０は、ノイズ及びクロストークが抵抗変化素子１４に影響することを効率よく阻止することができる。これにより、記憶素子Ｍ１１１、Ｍ１１２、…の誤動作の発生を防止することができる。
【０１５２】
このように、本発明の実施の形態４に係るメモリ装置２００は、本発明の第３の実施の形態で示した不揮発性記憶素子６０を用いる。つまり、当該メモリ装置２００は、印加電圧に対して双方向性の整流特性を有し、かつ、メモリセルの書き込み電圧に対してマージンがあり、かつ、安定に大電流を流すことができる電流制御素子５０を利用することができる。このようにすることにより、当該メモリ装置２００は、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズ及びクロストークの影響を受けずに安定して動作する。このように、高信頼性のメモリ装置２００を作製できる。
【０１５３】
また、初期ブレーク動作は、メモリ装置２００が行なってもよいし、その一部又は全てを外部の装置（テスター等）が行なってもよい。例えば、初期ブレーク電圧をメモリ装置２００の内部で生成してもよいし、外部の装置からメモリ装置２００へ初期ブレーク電圧が供給されてもよい。
【０１５４】
以上、本発明の実施の形態に係る電流制御素子、不揮発性記憶素子及び不揮発性記憶装置について説明したが、本発明は、この実施の形態に限定されるものではない。
【０１５５】
また、上記実施の形態に係る電流制御素子、不揮発性記憶素子及び不揮発性記憶装置は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１５６】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１５７】
また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０１５８】
また、上記実施の形態１〜４に係る、電流制御素子、不揮発性記憶素子及び不揮発性記憶装置、並びにそれらの変形例については、単独の実施の形態や変形例の構成に限ることなく、これらの組み合わせも勿論可能である。
【０１５９】
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０１６０】
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
【０１６１】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０１６２】
本発明は、電流制御素子、不揮発性記憶素子及び不揮発性記憶装置に適用できる。また、本発明は、パーソナルコンピュータ及び携帯型電話機などの種々の電子機器に用いられる不揮発性の記憶装置として有用である。
【符号の説明】
【０１６３】
１、２、３、４  ＭＳＭダイオード
５  下部電極
６  第１の電流制御層
７  第１の金属層
８  第２の電流制御層
９  第２の金属層
１０  第３の電流制御層
１１  第３の金属層
１２  第４の電流制御層
１３  上部電極
１４  抵抗変化素子
１５  下部電極
１６  上部電極
１７  抵抗変化層
１８、１９  Ｔａ酸化物層
５０、５１  電流制御素子
６０  不揮発性記憶素子
１０１  ＭＳＭダイオード
１０２  下部電極
１０３  上部電極
１０４  電流制御層
２００  不揮発性記憶装置（メモリ装置）
２０１  メモリ本体部
２０２  メモリセルアレイ
２０３  行選択回路／ドライバ
２０４  列選択回路／ドライバ
２０５  書き込み回路
２０６  センスアンプ
２０７  データ入出力回路
２０８  アドレス入力回路
２０９  制御回路
【図１Ａ】
2012169198.tif 000003
【図１Ｂ】
2012169198.tif 000004
【図２】
2012169198.tif 000005
【図３】
2012169198.tif 000006
【図４】
2012169198.tif 000007
【図５Ａ】
2012169198.tif 000008
【図５Ｂ】
2012169198.tif 000009
【図６】
2012169198.tif 000010
【図７Ａ】
2012169198.tif 000011
【図７Ｂ】
2012169198.tif 000012
【図８】
2012169198.tif 000013
【図９Ａ】
2012169198.tif 000014
【図９Ｂ】
2012169198.tif 000015
【図９Ｃ】
2012169198.tif 000016
【図１０】
2012169198.tif 000017
【図１１Ａ】
2012169198.tif 000018
【図１１Ｂ】
2012169198.tif 000019
【図１２】
2012169198.tif 000020
【手続補正書】
【提出日】平成25年1月28日(2013.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
印加電圧に対して双方向の整流特性を有する電流制御素子と、
前記電流制御素子と直列に接続され、印加される電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化素子とを備え、
前記電流制御素子は、互いに直列に接続され、それぞれが印加電圧に対して双方向の整流特性を有する第１及び第２の双方向ダイオードを備え、
前記第１及び第２の双方向ダイオードは、以下の順に積層された第１の電極と、第１の電流制御層と、第１の金属層と、第２の電流制御層と、第２の電極とを含み、
前記電流制御素子のブレークダウン電流は、前記抵抗変化素子を、製造された後の初期状態から、前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能な状態に遷移させる初期ブレークのときに当該抵抗変化素子に流れる初期ブレーク電流より大きく、
前記電流制御素子は、
前記第１及び第２の双方向ダイオードを含み、直列に接続された、Ｎ（Ｎは３以上の整数）個の第１〜第Ｎの双方向ダイオードを備え、
前記第１〜第Ｎの双方向ダイオードは、
前記第１の電極と、
前記第２の電極と、
前記第１の電極と、前記第２の電極との間に積層された積層体とを含み、
前記積層体は、交互に積層されている、第１〜第Ｎの電流制御層と、第１〜第（Ｎ−１）の金属層とを含む
不揮発性記憶素子。
【請求項２】
前記第１の電流制御層及び前記第２の電流制御層の少なくとも一方は、半導体層で構成されている
請求項１に記載の不揮発性記憶素子。
【請求項３】
前記半導体層は、ＳｉＮｘ（０＜ｘ≦０．８５）で構成されている
請求項２に記載の不揮発性記憶素子。
【請求項４】
前記半導体層は、シリコンで構成されている
請求項２に記載の不揮発性記憶素子。
【請求項５】
前記第１の電流制御層及び前記第２の電流制御層の少なくとも一方は、絶縁体で構成されている
請求項１に記載の不揮発性記憶素子。
【請求項６】
前記抵抗変化素子は、
第３の電極と、
第４の電極と、
前記第３の電極及び前記第４の電極に挟まれた酸素不足型の遷移金属酸化物層とを有する
請求項１〜５のいずれか１項に記載の不揮発性記憶素子。
【請求項７】
前記遷移金属酸化物層は、第１の遷移金属酸化物層と、当該第１の遷移金属酸化物層とは酸素不足度が異なる第２の遷移金属酸化物層との積層構造を備える
請求項６に記載の不揮発性記憶素子。
【請求項８】
請求項１〜７のいずれか１項に記載の複数の不揮発性記憶素子が２次元状に配置されているメモリセルアレイと、
前記メモリセルアレイから少なくとも一つの不揮発性記憶素子を選択する選択回路と、
前記選択回路で選択された不揮発性記憶素子に電圧を印加することで当該不揮発性記憶素子に含まれる抵抗変化素子を高抵抗状態及び低抵抗状態の一方から他方に遷移させる書き込み回路と、
前記選択回路で選択された不揮発性記憶素子に含まれる抵抗変化素子が高抵抗状態及び低抵抗状態のいずれであるかを判別するセンスアンプとを備える
不揮発性記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
ＭＳＭダイオードは、金属電極間に半導体をはさんだ構造であり、ＭＩＭダイオードより高い電流供給能力が期待できる。また、ＭＳＭダイオードは、バリスタのように結晶粒界等の特性を使用しないので、製造工程中の熱履歴等に左右されにくい。これにより、ＭＳＭダイオードを用いて、ばらつきの少ない電流制御素子を実現できることが期待できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正の内容】
【０１３５】
図９Ａ〜図９Ｃは、本発明の第４の実施の形態に係る、不揮発性記憶素子を複数個含む不揮発性記憶装置（以下、単に「メモリ装置」とも呼ぶ）２００の概略構成を示す図である。
【国際調査報告】
2012169198.tif 000021
2012169198.tif 000022
2012169198.tif 000023
2012169198.tif 000024