(57)【要約】  画素電極、ソースライン間のクロストークを抑制してフリッカを低減するため、格子状に設けられたゲートライン（１０２）およびソースライン（１０５）と、これらの交差位置に対応してマトリクス状に設けられた画素電極（１１１）と、透明補助容量電極（１０９）と、ゲートライン（１０２）から与えられる走査信号に応じて、ソースライン（１０５）から供給される画像信号電圧を画素電極（１１１）に印加するスイッチング素子（１２１）とを備え、上記スイッチング素子（１２１）は酸化物半導体層（１０４）を用いて構成され、透明補助容量電極（１０９）はソースライン（１０５）と画素電極（１１１）との間に設けられる。
2013021607.tif 000002
【特許請求の範囲】
【請求項１】
格子状に設けられたゲートラインおよびソースラインと、
上記ゲートラインとソースラインとの交差位置に対応してマトリクス状に設けられた画素電極と、
上記画素電極との間に補助容量を形成する透明補助容量電極と、
上記ゲートラインから与えられる走査信号に応じて、上記ソースラインから供給される画像信号電圧を上記画素電極に印加するスイッチング素子と、
を備え、
上記スイッチング素子は、酸化物半導体を用いて構成されるとともに、
上記透明補助容量電極は、上記ソースラインと上記画素電極との間に設けられていることを特徴とする液晶表示装置。
【請求項２】
請求項１の液晶表示装置であって、
上記透明補助容量電極は、上記スイッチング素子が設けられている領域、および上記スイッチング素子と上記画素電極とが接続される領域を除く、各画素領域の全域にわたって設けられていることを特徴とする液晶表示装置。
【請求項３】
請求項１および請求項２のうち何れか１項の液晶表示装置であって、
上記透明補助容量電極は、縦横に隣り合う画素領域にわたって連続して設けられていることを特徴とする液晶表示装置。
【請求項４】
請求項１から請求項３のうち何れか１項の液晶表示装置であって、
上記透明補助容量電極は、低抵抗化された酸化物半導体を用いて構成されていることを特徴とする液晶表示装置。
【請求項５】
請求項４の液晶表示装置であって、
上記透明補助容量電極は、上記スイッチング素子を構成する酸化物半導体と同一の層に形成されていることを特徴とする液晶表示装置。
【請求項６】
請求項５の液晶表示装置であって、
上記スイッチング素子は、さらに、ゲート絶縁膜、およびゲート電極を有し、上記スイッチング素子を構成する酸化物半導体、上記ゲート絶縁膜、および上記ゲート電極が、基板上に順に積層されて構成されていることを特徴とする液晶表示装置。
【請求項７】
請求項６の液晶表示装置であって、
上記透明補助容量電極を構成する酸化物半導体は、上記スイッチング素子のゲート電極によってマスクされない領域が低抵抗化処理されることにより形成されていることを特徴とする液晶表示装置。
【請求項８】
請求項１から請求項７のうち何れか１項の液晶表示装置であって、
上記画素電極には、互いに平行な複数のスリットが形成されていることを特徴とする液晶表示装置。
【請求項９】
請求項１から請求項８のうち何れか１項の液晶表示装置であって、
上記画素電極は、縁部が上記ソースラインと重なり合うように設けられていることを特徴とする液晶表示装置。
【請求項１０】
格子状に設けられたゲートラインおよびソースラインと、
上記ゲートラインとソースラインとの交差位置に対応してマトリクス状に設けられた画素電極と、
上記画素電極との間に補助容量を形成する補助容量電極と、
上記ゲートラインから与えられる走査信号に応じて、上記ソースラインから供給される画像信号電圧を上記画素電極に印加するスイッチング素子と、
を備え、
上記スイッチング素子は、酸化物半導体を用いて構成されるとともに、
上記補助容量電極は、上記ソースラインと上記画素電極との間に設けられ、低抵抗化された酸化物半導体を用いて構成された液晶表示装置の製造方法であって、
基板上に導電体層を形成し、パターニングしてソースラインを形成する工程と、
ソースラインの上層に酸化物半導体層を形成し、スイッチング素子のソース電極、ドレイン電極、およびチャネル領域となる領域、ならびに補助容量電極となる領域にパターニングする工程と、
上記酸化物半導体層上に、絶縁膜層、および導電体層を順に形成し、パターニングして、ゲート絶縁膜、ゲートライン、およびゲート電極を形成する工程と、
ゲート電極をマスクとして、上記酸化物半導体層を低抵抗化し、スイッチング素子のソース電極、ドレイン電極、および補助容量電極を形成する工程と、
スイッチング素子のドレイン電極、および補助容量電極の上層に導電体層を形成し、パターニングして画素電極を形成する工程と、
を有することを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の液晶表示装置に関し、特に、補助容量電極を備えた液晶表示装置に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置においては、輝度やコントラストを向上させるためには開口率を高くすることが望ましい。そのため、画素電極のエッジと、画像信号電圧を印加するためのソースラインとを重ね合わせることにより、ソースラインの間際までが有効な画素領域となるようにして開口率を高くする技術が知られている。【０００３】
また、上記のように画素電極のエッジとソースラインとを重ね合わせると、クロストークによって画素電極の電位、したがって輝度が変動し、フリッカが生じやすくなる。そこで、画素電極とソースラインとが重なり合う部分で、これらの画素電極とソースラインとの間に補助容量電極を設けてシールドすることにより、クロストークを抑制してフリッカの低減を図る技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２０６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素電極とソースラインとの間のクロストークを確実に抑制するためには、補助容量電極を、画素電極とソースラインとが重なり合う部分だけでなく、その周囲の十分な範囲に形成することが考えられる。【０００６】
ところが、補助容量電極を広い範囲に形成すると、補助容量が増大するため、ソースラインを介して画像信号電圧が画素電極に印加される際に、画素電極に十分に電荷を蓄積することが困難になる。【０００７】
このため、補助容量電極を形成できる範囲には制約があり、したがって、実際には、特許文献１に記載されているような補助容量電極を十分広い範囲に設けてクロストークおよびフリッカを確実に低減することは困難であるという問題点があった。【０００８】
本発明は、かかる点に鑑みてなされたものであり、画素電極とソースラインとの間のクロストークを確実に抑制してフリッカを低減することを目的としている。
【課題を解決するための手段】
【０００９】
第１の発明は、
格子状に設けられたゲートラインおよびソースラインと、
上記ゲートラインとソースラインとの交差位置に対応してマトリクス状に設けられた画素電極と、
上記画素電極との間に補助容量を形成する透明補助容量電極と、
上記ゲートラインから与えられる走査信号に応じて、上記ソースラインから供給される画像信号電圧を上記画素電極に印加するスイッチング素子と、
を備え、
上記スイッチング素子は、酸化物半導体を用いて構成されるとともに、
上記透明補助容量電極は、上記ソースラインと上記画素電極との間に設けられていることを特徴とする。【００１０】
これにより、透明補助容量電極は、ソースラインと画素電極との間に設けられているので透明シールド電極として作用し、クロストークを抑制してフリッカを低減することが可能になる。この場合において、スイッチング素子は、酸化物半導体を用いて構成されているため大きな駆動能力を有し、画素電極に十分に電荷を蓄積することが容易になるので、透明補助容量電極の形状や大きさの自由度が大きくなる。そこで、透明補助容量電極を広い範囲に形成するなどして大きなシールド効果を得ることが容易に可能になる。したがって、寄生容量を大幅に、かつ、確実に低下させて、クロストークを確実に抑制し、フリッカを低減することが可能になる。【００１１】
第２の発明は、
第１の発明の液晶表示装置であって、
上記透明補助容量電極は、上記スイッチング素子が設けられている領域、および上記スイッチング素子と上記画素電極とが接続される領域を除く、各画素領域の全域にわたって設けられていることを特徴とする。【００１２】
また、第３の発明は、
第１および第２の発明のうち何れか１つの液晶表示装置であって、
上記透明補助容量電極は、縦横に隣り合う画素領域にわたって連続して設けられていることを特徴とする。【００１３】
これらにより、透明補助容量電極によってソースラインを十分に覆うことなどが容易にできるので、上記のように寄生容量を低下させてクロストークを確実に抑制し、フリッカを大幅に、かつ、確実に低減することが容易に可能になる。また、上記透明補助容量電極を縦横に隣り合う画素領域にわたって連続して設けることで、透明補助容量電極の配線抵抗を低減できるので、パネルの駆動にかかる負荷を低減することが可能になる。【００１４】
第４の発明は、
第１から第３の発明のうち何れか１つの液晶表示装置であって、
上記透明補助容量電極は、低抵抗化された酸化物半導体を用いて構成されていることを特徴とする。【００１５】
第５の発明は、
第４の発明の液晶表示装置であって、
上記透明補助容量電極は、上記スイッチング素子を構成する酸化物半導体と同一の層に形成されていることを特徴とする。【００１６】
これらにより、スイッチング素子を構成するために形成される酸化物半導体層を透明補助容量電極としても用いることができ、別途導電体層を形成する必要性をなくして、構成、および製造工程の簡素化を図ることが容易にできる。【００１７】
第６の発明は、
第５の発明の液晶表示装置であって、
上記スイッチング素子は、さらに、ゲート絶縁膜、およびゲート電極を有し、上記スイッチング素子を構成する酸化物半導体、上記ゲート絶縁膜、および上記ゲート電極が、基板上に順に積層されて構成されていることを特徴とする。【００１８】
また、第７の発明は、
第６の発明の液晶表示装置であって、
上記透明補助容量電極を構成する酸化物半導体は、上記スイッチング素子のゲート電極によってマスクされない領域が低抵抗化処理されることにより形成されていることを特徴とする。【００１９】
これらにより、製造時の工程数やマスク枚数を低減できるとともに、精度を向上させて特性のばらつきを低減することなども容易にできる。【００２０】
第８の発明は、
第１から第７の発明のうち何れか１つの液晶表示装置であって、
上記画素電極には、互いに平行な複数のスリットが形成されていることを特徴とする。【００２１】
これにより、ＩＰＳ（in plane switching）方式やＡＦＦＳ（advanced fringe field switching）方式など、視野角特性の優れた表示モードの液晶表示装置などを構成することも容易にできる。【００２２】
第９の発明は、
第１から第８の発明のうち何れか１つの液晶表示装置であって、
上記画素電極は、縁部が上記ソースラインと重なり合うように設けられていることを特徴とする。【００２３】
このように画素電極とソースラインとが重なり合っている場合でも、透明補助容量電極によって寄生容量が確実に低減されるので、クロストークを抑制してフリッカを低減することができる。【００２４】
第１０の発明は、
格子状に設けられたゲートラインおよびソースラインと、
上記ゲートラインとソースラインとの交差位置に対応してマトリクス状に設けられた画素電極と、
上記画素電極との間に補助容量を形成する補助容量電極と、
上記ゲートラインから与えられる走査信号に応じて、上記ソースラインから供給される画像信号電圧を上記画素電極に印加するスイッチング素子と、
を備え、
上記スイッチング素子は、酸化物半導体を用いて構成されるとともに、
上記補助容量電極は、上記ソースラインと上記画素電極との間に設けられ、低抵抗化された酸化物半導体を用いて構成された液晶表示装置の製造方法であって、
基板上に導電体層を形成し、パターニングしてソースラインを形成する工程と、
ソースラインの上層に酸化物半導体層を形成し、スイッチング素子のソース電極、ドレイン電極、およびチャネル領域となる領域、ならびに補助容量電極となる領域にパターニングする工程と、
上記酸化物半導体層上に、絶縁膜層、および導電体層を順に形成し、パターニングして、ゲート絶縁膜、ゲートライン、およびゲート電極を形成する工程と、
ゲート電極をマスクとして、上記酸化物半導体層を低抵抗化し、スイッチング素子のソース電極、ドレイン電極、および補助容量電極を形成する工程と、
スイッチング素子のドレイン電極、および補助容量電極の上層に導電体層を形成し、パターニングして画素電極を形成する工程と、
を有することを特徴とする。【００２５】
これにより、上記のように寄生容量を大幅に、かつ、確実に低下させて、クロストークを確実に抑制し、フリッカを低減することが可能になるとともに、スイッチング素子を構成するために形成される酸化物半導体層を透明補助容量電極としても用いることができ、別途導電体層を形成する必要がないので、構成、および製造工程の簡素化を図ることが容易にできるうえ、ゲート電極をマスクとして、酸化物半導体層を低抵抗化し、スイッチング素子のソース電極、ドレイン電極、および補助容量電極を形成することによって、工程数やマスク枚数を低減でき、また、精度を向上させて特性のばらつきを低減することなども容易にできる。
【発明の効果】
【００２６】
本発明によれば、画素電極とソースラインとの間のクロストークを確実に抑制してフリッカを低減することができる。
【図面の簡単な説明】
【００２７】
【図１】実施形態１の液晶表示装置のアレイ基板の平面図である。
【図２】図１のII−II線断面図である。
【図３】図１のIII−III線断面図である。
【図４】図１のIV−IV線断面図である。
【図５】実施形態１のスイッチング素子の特性を示すグラフである。
【図６】シールド電極の有無に応じた寄生容量の相違を示すグラフである。
【図７】高速書き込み駆動時のソースドライバに流れる電流を示すグラフである。
【図８】通常書き込み駆動時のソースドライバに流れる電流を示すグラフである。
【図９】実施形態２の液晶表示装置のアレイ基板の平面図である。
【図１０】図９のX−X線断面図である。
【図１１】実施形態３の液晶表示装置のアレイ基板の平面図である。
【図１２】図１１のXII−XII線断面図である。
【図１３】実施形態４の液晶表示装置のアレイ基板の平面図である。
【図１４】図１３のXIV−XIV線断面図である。
【図１５】図１３のXV−XV線断面図である。
【図１６】実施形態４の液晶表示装置の第１の製造工程を示す平面図である。
【図１７】図１６のXVII−XVII線断面図である。
【図１８】実施形態４の液晶表示装置の第２の製造工程を示す平面図である。
【図１９】図１８のXIX−XIX線断面図である。
【図２０】実施形態４の液晶表示装置の第３の製造工程を示す平面図である。
【図２１】図２０のXXI−XXI線断面図である。
【図２２】実施形態４の液晶表示装置の第４の製造工程を示す平面図である。
【図２３】図２２のXXIII−XXIII線断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００２９】
《実施形態１》
（液晶表示装置の構成）
対向基板との間に液晶が封入されることによって液晶表示装置を構成するアレイ基板は、例えば図１〜図４に示すように、
透明基板１０１と、
透明基板１０１上に互いに平行に延びるよう設けられた複数のゲートライン１０２と、
各ゲートライン１０２を覆うように設けられたゲート絶縁膜１０３と、
ゲート絶縁膜１０３上に各ゲートライン１０２と直交する方向に互いに平行に延びるように設けられた複数のソースライン１０５と、
各ゲートライン１０２と各ソースライン１０５との交差部分ごと、すなわち、各副画素ごとに対応して、それぞれゲート絶縁膜１０３上にゲートライン１０２の一部に重なるように島状に設けられた酸化物半導体層１０４と、
一端が酸化物半導体層１０４の一部に重なるように設けられたドレイン配線１０６と、
各酸化物半導体層１０４、各ソースライン１０５、および各ドレイン配線１０６を覆うように設けられた層間絶縁膜１０７および平坦化膜１０８と、
平坦化膜１０８上に設けられた透明補助容量電極１０９と、
透明補助容量電極１０９を覆うように設けられた容量絶縁膜１１０と、
容量絶縁膜１１０上にマトリクス状に設けられ、各ドレイン配線１０６にそれぞれ接続された複数の画素電極１１１と、
各画素電極１１１を覆うように設けられた配向膜（不図示）とを備えている。
【００３０】
ここで、図１では、便宜上、各絶縁層については省略して描かれている（以下、同様。）。
【００３１】
スイッチング素子１２１（ＴＦＴ：薄膜トランジスタ）は、ゲート電極として作用する上記ゲートライン１０２の一部と、ゲート絶縁膜１０３と、酸化物半導体層１０４と、ソース電極１０５ａと、ドレイン電極１０６ａとで構成されている。上記酸化物半導体層１０４は、例えばインジウム、ガリウム、亜鉛および酸素を主成分とするＩＧＺＯによって形成されている。ソース電極１０５ａは、各ソースライン１０５が各副画素ごとに側方に突出して酸化物半導体層１０４に重なり合う部分によって構成されている。ドレイン電極１０６ａは、各ドレイン配線１０６における酸化物半導体層１０４に重なり合う一端部分によって構成されている。ドレイン配線１０６の他端部分の接続部１０６ｂと、画素電極１１１の接続部１１１ａとは、層間絶縁膜１０７、平坦化膜１０８、および容量絶縁膜１１０に形成されたコンタクトホールを介して接続されている。
【００３２】
透明補助容量電極１０９は、スイッチング素子１２１が設けられている領域、およびドレイン配線１０６の接続部１０６ｂと画素電極１１１の接続部１１１ａとの接合領域を除く、各画素領域の全域にわたって、すなわち縦横に隣り合う画素領域にわたって連続して、設けられている。この透明補助容量電極１０９は、容量絶縁膜１１０を介して画素電極１１１に対向することにより、各副画素ごとに補助容量を構成している。また、この透明補助容量電極１０９は、ソースライン１０５と画素電極１１１との間に設けられていることにより、透明シールド電極として作用するようになっている。
【００３３】
液晶表示装置は、上記のようなアレイ基板と、例えば透明基板に格子状のブラックマトリクス、カラーフィルタ層、および対向電極が形成された対向基板とが、スペーサを介して貼り合わされ、間の空間に電気光学特性を有するネマティック液晶などが封入されて構成されている。
【００３４】
上記のように構成された液晶表示装置では、ＩＧＺＯなどから形成された酸化物半導体層１０４を有するスイッチング素子１２１が用いられている。このスイッチング素子１２１は、アモルファスシリコンが用いられたスイッチング素子に比べて、例えば図５に示すように大きな駆動能力を有している。この特性を利用すれば、画素電極１１１に十分に電荷を蓄積することが容易になるため、透明補助容量電極１０９の形状や大きさの自由度が増す。そこで、上記のように、透明補助容量電極１０９を、スイッチング素子１２１が設けられている領域、およびドレイン配線１０６の接続部１０６ｂと画素電極１１１の接続部１１１ａとの接合領域を除く、各画素領域の全域にわたって設け、大きなシールド効果を得ることが容易に可能になる。
【００３５】
それゆえ、例えば図６に示すように、画素電極１１１とソースライン１０５との間に生じる寄生容量を大幅に、かつ、確実に（例えばシールド効果がない場合に比べて２桁以上）低下させることができる。したがって、画素電極１１１とソースライン１０５との間のクロストークを確実に抑制してフリッカを低減することが可能になる。
【００３６】
さらに、透明補助容量電極１０９が広い範囲にわたって設けられることにより、画素電極１１１との間に形成される補助容量が大きくなる。それゆえ、画素電極１１１とソースライン１０５との間の寄生容量の影響が小さくなるので、フリッカは一層小さく抑えられる。
【００３７】
しかも、上記のようなスイッチング素子１２１は、図５に併せて示すように小さなオフリーク電流を有している（例えばアモルファスシリコンを用いた素子に比べて１／１０以下。）。そのため、画素電極１１１に蓄積された電荷のリークが大幅に減少するので、上記補助容量の増大と相まって、やはり、フリッカが抑制される。
【００３８】
（液晶表示装置の製造方法）
次に、上記のような液晶表示装置の製造方法について説明する。
【００３９】
まず、対向基板の製造方法を説明する。
（１）ガラス基板上に遮光膜（例えばTiを200nm）を成膜し、フォトリソグラフィ工程により所望の形状に加工する。
（２）その後、絶縁膜（例えばSiO2（200nm））を成膜する。
（３）さらに透明電極（例えばITOを100nm）をスパッタ法により成膜し、対向基板の完成となる。
【００４０】
次に、アレイ基板の製造方法を説明する。
（１）ガラス基板等の透明基板１０１上に導電性膜（例えば、Ti（100nm）/Al （200nm） /Ti （30nm）の積層構造）を成膜し、フォトリソグラフィ工程により導電性膜を所望の形状に加工する（これがゲートライン１０２となる。）。
（２）次に絶縁膜（例えば、SiO2（50nm）/SiNx（325nm）の積層構造）を成膜する（これがゲート絶縁膜１０３となる。）。
（３）次にIGZO膜（例えば、50nm）を成膜し、フォトリソグラフィ工程によりIGZO膜を所望の形状に加工する（酸化物半導体層１０４）。
（４）次に導電性膜（例えば、Ti（100nm）/Al （200nm） /Ti （30nm）の積層構造）を成膜し、フォトリソグラフィ工程により導電性膜を所望の形状に加工する（これがソースライン１０５、ドレイン配線１０６となる。）。
（５）次に絶縁膜（例えば、SiO2（300nm））を成膜し、さらに感光性有機膜を塗布して表面を平坦化し（層間絶縁膜１０７、平坦化膜１０８）、フォトリソグラフィ工程により所望の位置にコンタクトホールを形成する。
（６）次に透明電極（例えばITOやIZOを100nm）をスパッタ法により成膜し、フォトリソグラフィ工程により透明電極を所望の形状に加工する（これが透明補助容量電極１０９となる。）。
（７）次に絶縁膜（例えば、SiO2（400nm））を成膜し（容量絶縁膜１１０）、透明電極（例えばITOやIZOを100nm）をスパッタ法により成膜し、フォトリソグラフィ工程により透明電極を所望の形状に加工する（これが画素電極１１１となる。）。
（８）次に例えばフォトスペーサーをアレイ基板上に配置する。
【００４１】
上記のようにして製造された対向基板とアレイ基板とを貼り合せて液晶を注入し、基板を分断して、液晶表示装置（液晶パネル）の完成となる。
【００４２】
（その他の事項）
上記液晶表示装置の駆動について説明する。上記のように酸化物半導体層１０４を用いて構成された大きな駆動能力を有するスイッチング素子１２１が用いられているので、画素電極１１１への電荷の蓄積時間を容易に短縮でき、高速書き込みを容易に実現できる。また、スイッチング素子１２１のオフリーク電流が小さいので、例えば図７に示すように休止期間を設ける低周波駆動を行っても、画素電極１１１に蓄積された電荷のリークに起因するフリッカを小さく抑えることができる。
【００４３】
上記のような高速書き込みや低周波駆動を行うことで、大幅な消費電力低減が実現できる。具体的には、例えば、ソースドライバに流れるアナログ電流は、図８に示す120Hz駆動の場合に常に大きな電流が流れているのに対して、図７に示す低周波駆動（5Hz）の場合には、1H期間の中でドライバを駆動する期間と休止する期間が設けられていることによって大幅に削減される。
【００４４】
《実施形態２》
画素電極１１１は、上記実施形態１（図１）で示したように画素領域内で連続的な形状に形成されるのに限らず、例えば、図９、図１０に示すように複数のスリット１１１ｂ等の開口部が形成された形状などに形成してもよい。すなわち、このような画素電極１１１を用いて、ＩＰＳ（in plane switching）方式やＡＦＦＳ（advanced fringe field switching）方式など、視野角特性の優れた表示モードの液晶表示装置を構成した場合でも、同様に、画素電極１１１とソースライン１０５との間に生じる寄生容量を低下させて、画素電極１１１とソースライン１０５との間のクロストークを確実に抑制し、フリッカを低減することが可能になる。
【００４５】
《実施形態３》
透明補助容量電極１０９は、ソースライン１０５と画素電極１１１とが重なり合う領域や、その近傍の十分に広い範囲にわたって設けられれば、例えば図１１、図１２に示すような長方形状、または他の形状の開口部１０９ａを形成して、補助容量が大きくなりすぎないようにしてもよい。すなわち、ソースライン１０５から十分離れた位置で開口部１０９ａが形成されていても、ソースライン１０５の近傍で透明補助容量電極１０９のシールド効果が十分に得られれば、画素電極１１１とソースライン１０５との間のクロストークを確実に抑制してフリッカを低減することができる。
【００４６】
《実施形態４》
透明補助容量電極が、低抵抗化処理された酸化物半導体層によって形成された液晶表示装置の例について説明する。
【００４７】
この液晶表示装置では、酸化物半導体層が用いられてスイッチング素子と透明補助容量電極とが同一レイヤーに形成されている。すなわち、酸化物半導体層をソースライン上に形成し、その後、酸化物半導体層の一部を低抵抗化することにより、スイッチング素子のソース領域やドレイン領域、および透明シールド電極である透明補助容量電極が形成される一方、低抵抗化されなかった部分により、スイッチング素子のチャネル領域が形成されている。以下、具体的に説明する。
【００４８】
（液晶表示装置の構成）
実施形態４の液晶表示装置を構成するアレイ基板は、例えば図１３〜図１５に示すように、
透明基板２０１と、
透明基板２０１上に互いに平行に延びるよう設けられた複数のソースライン２０２と、
各ソースライン２０２を覆うように設けられた絶縁膜２０３と、
絶縁膜２０３上に設けられたソース領域２０４ａ、チャネル領域２０４ｂ、ドレイン領域２０４ｃ、透明補助容量電極２０４ｄ、および接続部２０４ｅである酸化物半導体層２０４と、
酸化物半導体層２０４におけるチャネル領域２０４ｂ上に設けられたゲート絶縁膜２０５と、
各ソースライン２０２と直交する方向に互いに平行に延びるように設けられた複数のゲートライン２０７と、
ゲートライン２０７から突出した部分によって形成され、ゲート絶縁膜２０５を覆うように設けられたゲート電極２０６と、
各酸化物半導体層２０４、各ゲート電極２０６、およびゲートライン２０７を覆うように設けられた層間絶縁膜２０８および平坦化膜２０９と、
平坦化膜２０９上にマトリクス状に設けられ、各酸化物半導体層２０４のドレイン領域２０４ｃに連続する接続部２０４ｅにそれぞれ接続された複数の画素電極２１０と、
各画素電極２１０を覆うように設けられた配向膜（不図示）とを備えている。
【００４９】
スイッチング素子２２１（ＴＦＴ：薄膜トランジスタ）は、ゲート電極２０６と、ゲート絶縁膜２０５と、酸化物半導体層２０４におけるソース領域２０４ａ、チャネル領域２０４ｂ、およびドレイン領域２０４ｃとで構成されている。上記酸化物半導体層２０４は、例えばインジウム、ガリウム、亜鉛および酸素を主成分とするＩＧＺＯによって形成されている。この酸化物半導体層２０４の一部は、そのままスイッチング素子２２１のチャネル領域２０４ｂとされる一方、後述するように低抵抗化処理されることによって、ソース領域２０４ａ、ドレイン領域２０４ｃ、および透明補助容量電極２０４ｄが形成されている。
【００５０】
透明補助容量電極２０４ｄは、実施形態１と同様に、スイッチング素子２２１が設けられている領域、およびドレイン領域２０４ｃに連続する接続部２０４ｅと画素電極２１０の接続部２１０ａとの接合領域を除く、各画素領域の全域にわたって、すなわち縦横に隣り合う画素領域にわたって連続して設けられている。この透明補助容量電極２０４ｄは、層間絶縁膜２０８、および平坦化膜２０９を介して画素電極２１０に対向することにより、各副画素ごとに補助容量を構成している。また、この透明補助容量電極２０４ｄは、ソースライン２０２と画素電極２１０との間に設けられていることにより、透明シールド電極として作用するようになっている。
【００５１】
液晶表示装置は、上記のようなアレイ基板と、例えば透明基板に格子状のブラックマトリクス、カラーフィルタ層、および対向電極が形成された対向基板とが、スペーサを介して貼り合わされ、間の空間に電気光学特性を有するネマティック液晶などが封入されて構成されている。
【００５２】
（液晶表示装置の製造方法）
次に、上記のような液晶表示装置のアレイ基板の製造方法について説明する。
（１）（図１６、図１７）導電性膜を成膜し、フォトリソグラフィによりソースライン２０２を形成する。また、絶縁膜２０３を成膜し、所定の位置にコンタクトホールを空けた後、酸化物半導体層２０４’を成膜し、形状を加工する。
（２）（図１８、図１９）絶縁膜を成膜した後、導電性膜を成膜し、フォトリソグラフィにより形状を加工する（ゲート絶縁膜２０５、ゲート電極２０６、ゲートライン２０７）。その際、絶縁膜と導電性膜を一括でエッチング加工する。
（３）（図２０、図２１）還元性プラズマに曝すなどして、酸化物半導体層２０４’における、ゲート電極２０６によってマスクされる部分（チャネル領域２０４ｂ）以外の部分を低抵抗化する（ソース領域２０４ａ、ドレイン領域２０４ｃ、透明補助容量電極２０４ｄ、接続部２０４ｅ）。より詳しくは、形成した酸化物半導体層２０４をフッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝すことにより低抵抗化する。例えば、ＣＶＤ法やドーピング法などを用い、酸化物半導体層２０４が形成された基板の上面をプラズマ雰囲気下に所定時間曝すことで、露出する部分の酸化物半導体層２０４’が改質され、低抵抗化される。
（４）（図２２、図２３）層間絶縁膜２０８、平坦化膜２０９を成膜し、スイッチング素子２２１の接続部２０４ｅの上部にコンタクトホールを開け、画素電極２１０を形成する。
【００５３】
上記のように、スイッチング素子２２１部と、透明シールド電極である透明補助容量電極２０４ｄとを同時に形成することができるため、工程数、マスク枚数を低減して、プロセスフローを短縮できる。すなわち、実施形態１の場合であれば、ゲートライン成膜・加工、ゲート絶縁膜成膜、酸化物半導体層成膜・加工、ソースライン成膜・加工、保護絶縁膜成膜・加工、平坦化膜成膜・加工、透明補助容量電極（透明シールド電極）成膜・加工、絶縁膜成膜・加工、画素電極成膜・加工の工程で合計８枚のマスクが必要とされるのに対し、本実施形態では、ソースライン成膜・加工、絶縁膜成膜・加工、酸化物半導体層成膜・加工、ゲート絶縁膜・ゲートライン成膜・加工、酸化物半導体層低抵抗化、保護絶縁膜成膜・加工、平坦化膜成膜・加工、画素電極成膜・加工の工程で合計７枚のマスクですむ。それゆえ、工程数やマスク枚数を低減できるとともに、精度を向上させて特性のばらつきを低減することなども容易にできる。
【００５４】
なお、上記の例では、ソースライン１０５・２０２と画素電極１１１・２１０とがオーバラップしている例を示したが、オーバラップしていない場合でも、これらの近接部分で発生する寄生容量を抑制できるので、やはり、クロストークを確実に抑制してフリッカを低減する効果は得られる。
【００５５】
また、上記各実施形態で説明した構成要素は、論理的に矛盾しない範囲で種々組み合わせてもよい。具体的には、例えば実施形態２、３で説明したような画素電極１１１や透明補助容量電極１０９の形状を実施形態４の液晶表示装置に適用したりしてもよい。
【産業上の利用可能性】
【００５６】
以上説明したように、本発明は、アクティブマトリクス型の液晶表示装置について有用である。
【符号の説明】
【００５７】
１０１      透明基板
１０２      ゲートライン
１０３      ゲート絶縁膜
１０４      酸化物半導体層
１０５      ソースライン
１０５ａ    ソース電極
１０６      ドレイン配線
１０６ａ    ドレイン電極
１０６ｂ    接続部
１０７      層間絶縁膜
１０８      平坦化膜
１０９      透明補助容量電極
１０９ａ    開口部
１１０      容量絶縁膜
１１１      画素電極
１１１ａ    接続部
１１１ｂ    スリット
１２１      スイッチング素子
２０１      透明基板
２０２      ソースライン
２０３      絶縁膜
２０４      酸化物半導体層
２０４’    酸化物半導体層
２０４ａ    ソース領域
２０４ｂ    チャネル領域
２０４ｃ    ドレイン領域
２０４ｄ    透明補助容量電極
２０４ｅ    接続部
２０５      ゲート絶縁膜
２０６      ゲート電極
２０７      ゲートライン
２０８      層間絶縁膜
２０９      平坦化膜
２１０      画素電極
２１０ａ    接続部
２２１      スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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