(57)【要約】【課題】ショットキー・バリア型電界効果トランジスタの特性を大幅に向上させることが可能な半導体装置を提供する。【解決手段】半導体基板上に形成されたチャネル上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の上面内にゲート絶縁膜をはさむように形成され、端部がゲート絶縁膜下端部にかからないように形成され、半導体基板とショットキー接合を形成するショットキーソース・ドレインとを備える半導体装置において、ショットキーソース・ドレインの端部と半導体基板との界面におけるショットキーバリアハイトと、ショットキーソース・ドレインの端部以外の部分と半導体基板との界面におけるショットキーバリアハイトとは異なる。【選択図】図１
2009131051.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたチャネル上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の上面内に前記ゲート絶縁膜をはさむように形成され、端部が前記ゲート絶縁膜下端部にかからないように形成され、前記半導体基板とショットキー接合を形成するショットキーソース・ドレインとを備える半導体装置において、
前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面におけるショットキーバリアハイトと、
前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面におけるショットキーバリアハイトとは異なる、
ことを特徴とする半導体装置。
【請求項２】
前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面におけるショットキーバリアハイトに比べ、
前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面におけるショットキーバリアハイトが大きい、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ショットキーソース・ドレインは金属シリサイドからなり、前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面には前記チャネル中と極性が逆のドーパントが前記チャネル中と同じ極性のドーパントに比べより多く偏析し、
且つ前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面には前記チャネル中と同じ極性のドーパントが前記チャネル中と極性が逆のドーパントに比べより多く偏析していることにより、
前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面におけるショットキーバリアハイトに比べ、
前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面におけるショットキーバリアハイトが大きくなっている、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ショットキーソース・ドレインを構成するシリサイドは少なくともＮｉ、Ｃｏ、Ｔｉ、Ｐｔ、Ｅｒの中の一つを含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記偏析ドーパントはＮ型ドーパントとしては少なくともＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｓの中の一つを含み、またＰ型ドーパントとしては少なくともＢ、Ａｌ、Ｇａ、Ｉｎ中の一つを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は高誘電率ゲート絶縁膜からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ゲート電極は金属ゲート電極からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ショットキー・バリア型電界効果トランジスタを製造する方法において、
半導体基板中にチャネル不純物をドーピングする第一工程と、
半導体基板上にゲート絶縁膜を形成する第二工程と、
前記ゲート絶縁膜上にゲート電極を形成する第三工程と、
前記ゲート電極の側面に第一側壁膜を形成する第四工程と、
前記ゲート電極及び第一側壁膜をマスクとして前記チャネル不純物と逆の極性の不純物をドーピングする第五工程と、
前記ゲート電極及び第一側壁膜の側壁に第二側壁膜を形成する第六工程と、
前記ゲート電極、第一側壁膜及び第二側壁膜をマスクとして前記チャネル不純物と同じ極性の不純物をドーピングする第七工程と、
を備え、
前記半導体表面をシリサイド化してショットキーソース・ドレインを形成することにより、
前記ショットキーソース・ドレインの前記ゲート電極直下の端部と前記半導体基板との界面には前記チャネル中と極性が逆のドーパントを偏析させ、
且つ前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面には前記チャネル中と同じ極性のドーパントを偏析させる、
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記第五工程におけるドーピング量が前記第七工程におけるドーピング量に比べて少ないことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にショットキー接合を持つＣＭＯＳトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の多くに、電界効果型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）が用いられており、集積回路の性能向上にはＭＯＳＦＥＴの高性能化が必要不可欠である。従来、ＭＯＳＦＥＴの高性能化は主にデバイス寸法の縮小化により実現されてきた。しかし、ゲート長が短くなると、ソース拡散層及びドレイン拡散層とが接近し、各々の拡散層が形成する空乏層がゲート絶縁膜下のチャネル領域の大部分に広がり、ゲート電極の支配力を弱め、しきい値が低下する（短チャネル効果）という問題がある。この短チャネル効果の解決法として、図１１に示すショットキー・バリア型電界効果トランジスタ（ＳＢＭＯＳＦＥＴ）が提案されている。この構造では、ソース或いはドレインとして、不純物拡散層ではなく金属電極（ドレインシリサイド１１、ソースシリサイド１２）を用い、金属電極と基板１との間にショットキー接合が形成される。なお、３はゲート絶縁膜、４はゲート電極、７はサイドウォールある。図１２（ａ）にＮ型ＳＢＭＯＳＦＥＴのゼロバイアスにおける基板表面のエネルギー・バンドを示す。ゲート電圧Ｖｇ＞０、ドレイン電圧Ｖｄ＞０のバイアスを印加すると、図１２（ｂ）のようになる。このとき、電子はソース・シリサイド１１からトンネルによってチャネル領域に注入され、ドレイン・シリサイド１２に向かって走行する。ＳＢＭＯＳＦＥＴの場合、拡散層を用いたＭＯＳＦＥＴに比べてチャネル領域に広がる空乏層が小さいため、短チャネル効果に対して耐性が高くなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１７９８６５号公報
【特許文献２】特開２００６−２７８８１８号公報
【特許文献３】特開２００６−３５１５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１には、ＳＢＭＯＳＦＥＴが、Ｓｉ基板上にゲート誘電層上のゲートの側壁に側面絶縁層がスペーサ状に形成され、ゲートに近接してチャネルの両側にソース・ドレインが形成され、ソース・ドレインをなす金属シリサイドの伝導帯とチャネルと伝導帯との間に形成されたショットキーバリアハイトが記載されているが、ショットキーソース・ドレインの端部と端部以外の部分とでショットキーバリアハイトが異なる構成は記載されていない。【０００５】
特許文献２には、半導体基板にゲート絶縁膜とゲート電極とが形成された構造を有し、半導体基板上には、ショットキーソース・ドレインが形成され、ショットキーソース・ドレインは、ゲート絶縁膜を挟むように形成され、端部がゲート絶縁膜の下端部にかからないように形成され、ショットキーバリアハイトを、Ｐ、ＮＭＩＳＦＥＴとで揃える半導体装置が記載されているが、ショットキーソース・ドレインの端部と端部以外の部分とでショットキーバリアハイトが異なる構成と、端部以外の部分の方がショットキーバリアハイトが大きいことは記載されていない。【０００６】
特許文献３には、金属シリサイドからなるソース・ドレイン領域を形成し、金属シリサイドとシリコン基板との間にショットキーバリアを形成し、ショットキーバリアハイト及びその幅は実質的に小さい半導体装置が記載されているが、ショットキーソース・ドレインの端部と端部以外の部分とでショットキーバリアハイトが異なる構成は記載されていない。【０００７】
ＳＢＭＯＳＦＥＴにおいては、オン時に高い電流を得るためにはソース・シリサイドと基板界面に形成されるバリアハイトを低くする必要がある。しかし、そうするとソース・ドレインからの熱放出電流によりオフ電流が増加してしまうという問題がある。【０００８】
本発明は、上記従来の課題に対してなされたものであり、上述した問題を改善し、素子の特性や信頼性を向上させることが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板上に形成されたチャネル上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の上面内に前記ゲート絶縁膜をはさむように形成され、端部が前記ゲート絶縁膜下端部にかからないように形成され、前記半導体基板とショットキー接合を形成するショットキーソース・ドレインとを備える半導体装置において、前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面におけるショットキーバリアハイトと、前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面におけるショットキーバリアハイトとは異なる、ことを特徴とする。【００１０】
本発明に係るショットキー・バリア型電界効果トランジスタの製造方法は、半導体基板中にチャネル不純物をドーピングする第一工程と、半導体基板上にゲート絶縁膜を形成する第二工程と、前記ゲート絶縁膜上にゲート電極を形成する第三工程と、前記ゲート電極の側面に第一側壁膜を形成する第四工程と、前記ゲート電極及び第一側壁膜をマスクとして前記チャネル不純物と逆の極性の不純物をドーピングする第五工程と、前記ゲート電極及び第一側壁膜の側壁に第二側壁膜を形成する第六工程と、前記ゲート電極、第一側壁膜及び第二側壁膜をマスクとして前記チャネル不純物と同じ極性の不純物をドーピングする第七工程と、を備え、前記半導体表面をシリサイド化してショットキーソース・ドレインを形成することにより、前記ショットキーソース・ドレインの前記ゲート電極直下の端部と前記半導体基板との界面には前記チャネル中と極性が逆のドーパントを偏析させ、且つ前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面には前記チャネル中と同じ極性のドーパントを偏析させる、ことを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置のＳＢＭＯＳＦＥＴにおいては、ショットキーソース・ドレインのゲート電極直下付近の端部と前記半導体基板との界面におけるショットキーバリアハイトに比べ、前記ショットキーソース・ドレインの前記端部以外の底部と前記半導体基板との界面におけるショットキーバリアハイトを高くすることにより、高い電流駆動能力を保ったまま低いオフ電流を実現することができる。【００１２】
また、本発明に係る半導体装置の製造方法では、半導体製造プロセスですでに確立されているレジスト工程とイオン注入工程及びシリサイド化工程を用いることで上記のＳＢＭＯＳＦＥＴを得ることができ、製造工程の簡便化・低コスト化が実現できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第一の実施形態に係わる半導体製造装置を示した断面図である。
【図２】本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図３】本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図４】本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図５】本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図６】本発明の第二の実施形態に係わる半導体製造装置を示した断面図である。
【図７】本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図８】本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図９】本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図１０】本発明の第三の実施形態に係わる半導体製造装置を示した断面図である。
【図１１】従来のＳＢＭＯＳＦＥＴ半導体製造装置を示した断面図である。
【図１２】ＳＢＭＯＳＦＥＴにおける半導体表面のエネルギー・バンドを示した図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明を実施するための形態について詳細に説明する。
【００１５】
＜実施の形態１＞
【００１６】
＜構成＞
【００１７】
図１は、本実施の形態に係るＮ型ＳＢＭＯＳＦＥＴの構成を示す断面図である。
【００１８】
半導体基板（Ｐ型シリコン基板）１上に素子分離２が形成されている。また、半導体基板１上にはゲート絶縁膜３を介してゲート電極４が形成されている。ゲート絶縁膜３及びゲート電極４の側面にはスペーサー５及びサイドウォール７が形成されている。半導体基板１上には、サイドウォール７に自己整合的に形成されたショットキーソース・ドレイン１０が形成されている。
【００１９】
より詳細に説明すると、ショットキーソース・ドレイン１０は半導体基板１上面内にゲート絶縁膜３を挟む様に形成され、端部がゲート絶縁膜３の下端部にかからない様に形成されている。
【００２０】
そして、前記ショットキーソース・ドレイン１０は金属シリサイドからなり、前記ショットキーソース・ドレインの端部１０１と半導体基板１との界面にはチャネル中と極性が逆のＮ型ドーパントがチャネル中と同じ極性のＰ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１０１以外の底部１０２と半導体基板１との界面にはチャネル中と同じ極性のＰ型ドーパントがチャネル中と極性が逆のＮ型ドーパントに比べより多く偏析していることにより、ショットキーソース・ドレイン１０の端部１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の部分１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなっている。
【００２１】
＜製造方法＞
【００２２】
次に、図２から図５を参照して、本実施の形態に係るＮ型ＳＢＭＯＳＦＥＴの製造方法を説明する。
【００２３】
図２から図５は、Ｎ型ＳＢＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【００２４】
まず、図２に示すように、半導体基板（Ｐ型シリコン基板）１上に素子分離２を形成し、半導体基板１上にゲート絶縁膜３及びゲート電極４を形成する。ここでゲート絶縁膜３は、シリコン酸化膜でも良いし、シリコン酸化膜よりも高い誘電率を有するＨｆＳｉＯ（ハフニウムシリケート）膜、その窒化膜であるＨｆＳｉＯＮ（窒化ハフニウムシリケート）膜、やＨｆＡｌＯ（ハフニウムアルミネート）膜のような絶縁膜であっても良い。ゲート絶縁膜厚は、電気容量から算出されるいわゆる酸化膜換算膜厚に換算した場合に０．５から３ｎｍとなるようにすることが出来る。また、ここでゲート電極４は、ポリシリコン膜でも良いし、ゲート空乏化が原理的にない金属ゲート電極（ＴｉＮなどの金属窒化膜など）や金属ゲート電極上にポリシリコン膜を堆積した積層膜でも良い。ゲート電極４の高さは例えば、１００から１５０ｎｍ程度とすることが出来る。
【００２５】
次に、図３に示すように、ゲート絶縁膜３およびゲート電極４の側面に例えば膜厚５ｎｍ〜１０ｎｍのスペーサー５を形成し、ゲート電極４及びスペーサー５をマスクにしてＮ型ドーパント、例えばヒ素（Ａｓ）をイオン注入しＮ型拡散領域６を形成する。
【００２６】
次に、図４に示すように、スペーサー５の側面に例えば膜厚２５ｎｍ〜５０ｎｍのサイドウォール７を形成し、ゲート電極４、スペーサー５及びサイドウォール７をマスクにしてイオン注入によりＮ型拡散領域６を形成するのに注入した量よりも多くのＰ型ドーパント、例えばボロン（Ｂ）をイオン注入しＰ型拡散領域８を形成する。Ｐ型拡散領域８を形成する場合、図４に示すように、Ｎ型ドーパントよりもＰ型ドーパントが基板に深く注入されるように注入エネルギーを調整しても良い。
【００２７】
次に、図５に示すように、半導体基板１上全面にニッケル（Ｎｉ）などの、後に金属シリサイドを形成するための金属膜９を、例えば１０ｎｍの膜厚で形成後、半導体基板１上全体を３００〜５００℃程度の温度で熱処理する。すると、半導体基板１のソース・ドレイン領域にニッケルシリサイドからなるショットキーソース・ドレイン１０が形成される。このニッケルシリサイド形成時に、前記ショットキーソース・ドレインの端部１０１と半導体基板１との界面にはヒ素がボロンに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１０１以外の底部１０２と半導体基板１との界面にはＢがＡｓに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなる。
【００２８】
続いて、ニッケルシリサイド形成に関わらない未反応のニッケルを除去すると、図１に示すＮ型ＳＢＭＯＳＦＥＴを得ることが出来る。
【００２９】
＜効果＞
【００３０】
本実施形態に係る半導体装置では、ショットキーソース・ドレインの端部１０１と半導体基板１との界面にはチャネル中と極性が逆のドーパントがチャネル中と同じ極性のドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１０１以外の底部１０２と半導体基板１との界面にはチャネル中と同じ極性のドーパントがチャネル中と極性が逆のドーパントに比べより多く偏析していることにより、ショットキーソース・ドレイン１０の端部１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなっている
【００３１】
以上のような構成をとることにより、ソース・ドレイン側面と底面のバリアハイトを変えることが可能となり、結果としてソース・ドレイン底面からの電流抑制しつつオン電流の向上を実現できる。
【００３２】
また、本実施形態に係る半導体装置の製造方法では、半導体製造プロセスですでに確立されているレジスト工程とイオン注入工程及びシリサイド化工程を用いることで上記のＳＢＭＯＳＦＥＴを得ることができ、製造工程の簡便化・低コスト化が実現できる。
【００３３】
＜実施の形態２＞
【００３４】
＜構成＞
【００３５】
以下、本発明を実施形態に基づき詳細に説明する。
【００３６】
図６は、本実施の形態に係るＮ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスの構成を示す断面図である。
【００３７】
半導体基板（Ｐ型シリコン基板）１上に素子分離２が形成されており、分離されている一方の半導体表面領域１００にＮ型ＳＢＭＯＳＦＥＴが、もう一方の半導体表面領域２００にＰ型ＳＢＭＯＳＦＥＴが各々形成されている。また、半導体基板１上にはゲート絶縁膜３を介してゲート電極４が形成されている。ゲート絶縁膜３及びゲート電極４の側面にはスペーサー５及びサイドウォール７が形成されている。半導体基板１上には、サイドウォール７に自己整合的に形成されたショットキーソース・ドレイン１０が形成されている。
【００３８】
より詳細に説明すると、ショットキーソース・ドレイン１０は半導体基板１上面内にゲート絶縁膜３を挟む様に形成され、端部がゲート絶縁膜３の下端部にかからない様に形成されている。
【００３９】
そして、半導体表面領域１００にＮ型ＳＢＭＯＳＦＥＴにおいては、前記ショットキーソース・ドレイン１０は金属シリサイドからなり、ショットキーソース・ドレインの端部１１０１と半導体基板１との界面にはチャネル中と極性が逆のＮ型ドーパントがチャネル中と同じ極性のＰ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１１０１以外の底部１１０２と半導体基板１との界面にはチャネル中と同じ極性のＰ型ドーパントがチャネル中と極性が逆のＮ型ドーパントに比べより多く偏析していることにより、ショットキーソース・ドレイン１０の端部１１０１と半導体基板１との界面における電子に対するショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の部分１１０２と半導体基板１との界面における電子に対するショットキーバリアハイトが大きくなっている。
【００４０】
また、半導体表面領域２００にＰ型ＳＢＭＯＳＦＥＴにおいては、前記ショットキーソース・ドレイン１０は金属シリサイドからなり、ショットキーソース・ドレインの端部２１０１と半導体基板１との界面にはチャネル中と極性が逆のＰ型ドーパントがチャネル中と同じ極性のＮ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部２１０１以外の底部２１０２と半導体基板１との界面にはチャネル中と同じ極性のＮ型ドーパントがチャネル中と極性が逆のＰ型ドーパントに比べより多く偏析していることにより、正孔に対するショットキーソース・ドレイン１０の端部２１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の部分２１０２と半導体基板１との界面における正孔に対するショットキーバリアハイトが大きくなっている。
【００４１】
＜製造方法＞
【００４２】
次に、図７から図９を参照して、本実施の形態に係るＮ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスの製造方法を説明する。
【００４３】
図７から図９は、Ｎ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスの製造方法を説明するための工程断面図である。
【００４４】
まず、図７に示すように、半導体基板（Ｐ型シリコン基板）１上に素子分離２を形成し、半導体表面領域１００及び２００に各々Ｐ型及びＮ型ドーパントを各々イオン注入し活性化後、半導体基板１上にゲート絶縁膜３及びゲート電極４を形成する。ここでゲート絶縁膜３は、シリコン酸化膜でも良いし、シリコン酸化膜よりも高い誘電率を有するＨｆＳｉＯ（ハフニウムシリケート）膜、その窒化膜であるＨｆＳｉＯＮ（窒化ハフニウムシリケート）膜、やＨｆＡｌＯ（ハフニウムアルミネート）膜のような絶縁膜であっても良い。ゲート絶縁膜厚は、電気容量から算出されるいわゆる酸化膜換算膜厚に換算した場合に０．５から３ｎｍとなるようにすることが出来る。また、ここでゲート電極４は、ポリシリコン膜でも良いし、ゲート空乏化が原理的にない金属ゲート電極（ＴｉＮなどの金属窒化膜など）や金属ゲート電極上にポリシリコン膜を堆積した積層膜でも良い。ゲート電極４の高さは例えば、１００から１５０ｎｍ程度とすることが出来る。
【００４５】
次に、図８に示すように、ゲート絶縁膜３およびゲート電極４の側面に例えば膜厚５ｎｍ〜１０ｎｍのスペーサー５を形成し、ゲート電極４及びスペーサー５をマスクにして半導体表面領域１００及び２００に各々Ｎ型ドーパント及びＰ型ドーパントをイオン注入しＮ型拡散領域１６及びＰ型拡散領域２６を形成する。
【００４６】
次に、図９に示すように、スペーサー５の側面に例えば膜厚２５ｎｍ〜５０ｎｍのサイドウォール７を形成し、ゲート電極４、スペーサー５及びサイドウォール７をマスクにして、半導体表面領域１００及び２００に各々Ｐ型ドーパント及びＮ型ドーパントをイオン注入しＰ型拡散領域１８及びＮ型拡散領域２８を形成する。このとき、半導体表面領域１００においてはイオン注入によりＮ型拡散領域１６を形成するのに注入した量よりも多くのＰ型ドーパントをイオン注入しＰ型拡散領域１８を形成する。Ｐ型拡散領域１８を形成する場合、図９に示すように、Ｎ型ドーパントよりもＰ型ドーパントが基板深く注入されるように注入エネルギーを調整しても良い。また、このとき、半導体表面領域２００においてはイオン注入によりＰ型拡散領域２６を形成するのに注入した量よりも多くのＮ型ドーパントをイオン注入しＮ型拡散領域２８を形成する。Ｎ型拡散領域２８を形成する場合、図９に示すように、Ｐ型ドーパントよりもＮ型ドーパントが基板深く注入されるように注入エネルギーを調整しても良い。
【００４７】
次に、半導体基板１上全面にニッケル（Ｎｉ）などの、後に金属シリサイドを形成するための金属膜を、例えば１０ｎｍの膜厚で形成後、半導体基板１上全体を３００〜５００℃程度の温度で熱処理し、ニッケルシリサイド形成に関わらない未反応のニッケルを除去すると、図６に示すＮ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスを得ることが出来る。
【００４８】
このＣＭＯＳデバイスにおいては、半導体基板１のソース・ドレイン領域にニッケルシリサイドからなるショットキーソース・ドレイン１０が形成される。このニッケルシリサイド形成時に、半導体表面領域１００においては、前記ショットキーソース・ドレインの端部１１０１と半導体基板１との界面にはＮ型ドーパントがＰ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１１０１以外の底部１１０２と半導体基板１との界面にはＰ型ドーパントがＮ型ドーパントに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部１１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部１１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなる。また、このニッケルシリサイド形成時に、半導体表面領域２００においては、前記ショットキーソース・ドレインの端部２１０１と半導体基板１との界面にはＰ型ドーパントがＮ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部２１０１以外の底部２１０２と半導体基板１との界面にはＮ型ドーパントがＰ型ドーパントに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部２１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部２１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなる。
【００４９】
＜効果＞
【００５０】
本実施形態に係る半導体装置中のＮ型ＳＢＭＯＳＦＥＴにおいては、前記ショットキーソース・ドレインの端部１１０１と半導体基板１との界面にはＮ型ドーパントがＰ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１１０１以外の底部１１０２と半導体基板１との界面にはＰ型ドーパントがＮ型ドーパントに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部１１０１と半導体基板１との界面における電子に対するショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部１１０２と半導体基板１との界面における電子に対するショットキーバリアハイトが大きくなる。また、このニッケルシリサイド形成時に、本実施形態に係る半導体装置中のＰ型ＳＢＭＯＳＦＥＴにおいては、前記ショットキーソース・ドレインの端部２１０１と半導体基板１との界面にはＰ型ドーパントがＮ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部２１０１以外の底部２１０２と半導体基板１との界面にはＮ型ドーパントがＰ型ドーパントに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部２１０１と半導体基板１との界面における正孔に対するショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部２１０２と半導体基板１との界面における正孔に対するショットキーバリアハイトが大きくなる。
【００５１】
以上のような構成をとることにより、ソース・ドレイン側面と底面のバリアハイトを変えることが可能となり、結果としてソース・ドレイン底面からの電流抑制しつつオン電流の向上を実現できる。
【００５２】
また、本実施形態に係る半導体装置の製造方法では、半導体製造プロセスですでに確立されているレジスト工程とイオン注入工程及びシリサイド化工程を用いることで上記のＮ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスを得ることができ、製造工程の簡便化・低コスト化が実現できる。
【００５３】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。
【００５４】
例えば、本実施形態では基板としてシリコン基板を適用した場合について説明したが、シリコン基板である必要はなく、他の材料からなる半導体基板であってもよい。また、ショットキーソース・ドレインにニッケルシリサイドを適用した場合について説明したが、ニッケルシリサイドである必要はなく、例えばＣｏＳｉ２（コバルトシリサイド）、ＴｉＳｉ２（チタンシリサイド）、ＰｔＳｉ（白金シリサイド）、ＥｒＳｉ２（エルビウムシリサイド）などを用いても良い。また、今回Ｎ型ドーパントとしてＡｓを用いているが、他にＮ、Ｐ、Ｓｂ、Ｂｉ、Ｓの中の一つを含みドーパントを用いることも出来る。またさらに、今回Ｐ型ドーパントとしてＢを用いているが、他にＢ、Ａｌ、Ｇａ、Ｉｎの中の一つを含みドーパントを用いることも出来る。また、本発明を図１０に示すようないわゆる縦型ＳＢＭＯＳＦＥＴに適用することも可能である。これらの場合も、上記と同様な効果が得られる。
【符号の説明】
【００５５】
１  シリコン基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  スペーサー
６  第一のイオン注入領域
７  サイドウォール
８  第二のイオン注入領域
９  金属膜
１０  シリサイド層
１１  ソースシリサイド
１２  ドレインシリサイド
１６  Ｎ型ＳＢＭＯＳＥＴ形成領域におけるＮ型拡散領域
１８  Ｎ型ＳＢＭＯＳＥＴ形成領域におけるＰ型拡散領域
２６  Ｐ型ＳＢＭＯＳＥＴ形成領域におけるＰ型拡散領域
２８  Ｐ型ＳＢＭＯＳＥＴ形成領域におけるＮ型拡散領域
１００  Ｎ型ＳＢＭＯＳＥＴ形成領域
１０１  シリサイド層端部
１０２  シリサイド層底部
２００  Ｐ型ＳＢＭＯＳＥＴ形成領域
１１０１  Ｎ型ＳＢＭＯＳＥＴのシリサイド層端部
１１０２  Ｎ型ＳＢＭＯＳＥＴのシリサイド層底部
２１０１  Ｐ型ＳＢＭＯＳＥＴのシリサイド層端部
２１０２  Ｐ型ＳＢＭＯＳＥＴのシリサイド層底部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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