(57)【要約】  書き込み速度改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みを実現する抵抗変化型不揮発性記憶装置を提供する。  その抵抗変化型不揮発性記憶装置は、複数のビット線、複数のワード線、複数のメモリセル、第１の書き込み回路（例えば、６０−０）、第２の書き込み回路（例えば、６０−ｋ−１）、第１の選択回路（例えば、Ｓ０＿０）、第２の選択回路（例えば、Ｓ０＿ｋ−１）、及び、ワード線駆動回路（４０−１）を備え、第１の選択回路内のトランジスタ（例えば、ＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１）のオン抵抗値は、第２の選択回路内のトランジスタ（例えば、ＴＳ０＿ｋ−１＿０〜ＴＳ０＿ｋ−１＿ｍ−１）のオン抵抗値よりも大きい。
2013080511.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
前記複数のビット線と交差する複数のワード線と、
前記複数のビット線と前記複数のワード線との交点に配置された、少なくとも抵抗変化素子を含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、
前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、
前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、
前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、
前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、
前記複数のワード線を選択的に駆動する第１のワード線駆動回路とを備え、
前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、
前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、
前記第１及び第２の書き込み回路によって同時に書き込みが行われる複数のメモリセルの書き込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、
前記第１のワード線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、
前記第１の選択回路が前記第１の書き込み回路と前記第１のビット線とを接続しているときにおける前記第１の選択回路の抵抗値である第１のオン抵抗値は、前記第２の選択回路が前記第２の書き込み回路と前記第２のビット線とを接続しているときにおける前記第２の選択回路の抵抗値である第２のオン抵抗値よりも大きい
抵抗変化型不揮発性記憶装置。
【請求項２】
前記第１の抵抗状態における前記メモリセルの抵抗値は、前記第２の抵抗状態における前記メモリセルの抵抗値よりも小さく、
前記第１のメモリセルアレイ単位内の第１のメモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第１のメモリセルに流れる最大の電流を第１の低抵抗化電流値とし、前記第２のメモリセルアレイ単位内の第２のメモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第２のメモリセルに流れる最大の電流を第２の低抵抗化電流値とするとき、前記第１の低抵抗化電流値が前記第２の低抵抗化電流値とほぼ等しくなるように、前記第１のオン抵抗値は、前記第２のオン抵抗値よりも大きく設定されている
請求項１に記載の抵抗変化型不揮発性記憶装置。
【請求項３】
前記第１及び第２の選択回路は、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタで構成され、
前記メモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第１及び第２の選択回路に流れる電流の方向である第１の電流方向と、前記メモリセルが前記第１の抵抗状態から前記第２の抵抗状態に遷移する際に前記第１及び第２の選択回路に流れる電流の方向である第２の電流方向とが逆であり、
前記第１及び第２の選択回路は、前記第１の電流方向において前記第２の電流方向よりも基板バイアス効果が大きくなるような位置関係で前記メモリセルと接続されている
請求項２に記載の抵抗変化型不揮発性記憶装置。
【請求項４】
前記第１の選択回路を構成するトランジスタのチャネル幅は、前記第２の選択回路を構成するトランジスタのチャネル幅よりも小さい
請求項１〜３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項５】
前記第１及び第２のビット線は、同一の層に形成され、
前記複数のビット線には、前記第１及び第２のビット線が形成された層と別の層に形成され、前記複数のビット線のうちの少なくとも１つのビット線から構成される第３及び第４のビット線が含まれ、
前記複数のメモリセルには、前記第３のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第４のビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、
前記抵抗変化型不揮発性記憶装置は、
前記第１の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続する第３の選択回路と、
前記第２の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続する第４の選択回路とをさらに備え、
前記第１及び第２のメモリセルアレイ単位においては、前記ワード線から前記メモリセルを介して前記ビット線に電流が流れたときにより高い抵抗状態に遷移するように前記メモリセルが前記ワード線及び前記ビット線に接続され、かつ、前記第３及び第４のメモリセルアレイ単位においては、前記ビット線から前記メモリセルを介して前記ワード線に電流が流れたときにより高い抵抗状態に遷移するように前記メモリセルが前記ワード線及び前記ビット線に接続され、
前記第１及び第２の選択回路はＮＭＯＳトランジスタで構成され、かつ、前記第３及び第４の選択回路はＰＭＯＳトランジスタで構成され、
前記第１のワード線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
前記第３の選択回路が前記第１の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、第４の選択回路が前記第２の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きい
請求項１〜４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項６】
前記複数のビット線には、前記複数のビット線のうちの少なくとも１つのビット線から構成される第３及び第４のビット線が含まれ、
前記複数のメモリセルには、前記第３のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第４のビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、
前記抵抗変化型不揮発性記憶装置は、
前記第１の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続する第３の選択回路と、
前記第２の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続する第４の選択回路とをさらに備え、
前記第１のワード線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
前記第１の書き込み回路に対して、前記第１のメモリセルアレイ単位が、前記第３のメモリセルアレイ単位よりも近くに配置され、
前記第２の書き込み回路に対して、前記第２のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
前記第３の選択回路が前記第１の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、前記第４の選択回路が前記第２の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きく、
前記第３のオン抵抗値は、前記第１のオン抵抗値よりも小さく、
前記第４のオン抵抗値は、前記第２のオン抵抗値よりも小さい
請求項１〜４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項７】
前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、前記第３のビット線に書き込み電圧を印加する第３の書き込み回路と、
前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、前記第４のビット線に書き込み電圧を印加する第４の書き込み回路と、
前記第３の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、
前記第４の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、
前記複数のワード線を駆動する第２のワード線駆動回路とをさらに備え、
前記第１のワード線駆動回路から前記第２のワード線駆動回路に向けて、前記第１、第２、第４及び第３のメモリセルアレイ単位がこの順番で配列され、
前記第３の選択回路が前記第３の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、前記第４の選択回路が前記第４の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きい
請求項１〜４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項８】
前記第１及び第２の選択回路の各々は、
対応するビット線に書き込み電圧を印加するビット線選択スイッチ素子と、
前記ビット線選択スイッチ素子と直列に接続され、ＮＭＯＳトランジスタで構成されるＮ型電流制限素子とＰＭＯＳトランジスタで構成されるＰ型電流制限素子とが並列に接続された電流制限素子とで構成され、
前記Ｎ型電流制限素子と前記Ｐ型電流制限素子とは、一方がオンの時、他方はオフとなるよう選択的にオンされ、
前記第１の選択回路を構成する前記Ｎ型及びＰ型電流制限素子のうちのオンになっている一方のオン抵抗値は、前記第２の選択回路を構成する前記Ｎ型及びＰ型電流制限素子のうちのオンになっている一方のオン抵抗値よりも大きい
請求項１〜７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項９】
前記複数のメモリセルの各々は、前記抵抗変化素子と、非線形な電流電圧特性を有する電流制御素子とが直列に接続されて構成される
請求項１〜８のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１０】
複数のワード線に共通に接続され、ワード線駆動回路から順番に配置されたｋ個のメモリセルアレイ単位を有する抵抗変化型不揮発性記憶装置において、前記メモリセルアレイ単位で区切られる（ｋ−１）区画毎の前記ワード線の配線抵抗をＲＷＬとし、前記ワード線駆動回路に最も近い第１のメモリセルアレイ単位において選択されたメモリセルである選択メモリセルと書き込み回路とを接続する第１番目の選択回路のオン抵抗をＲ（１）とし、前記選択メモリセルが第２の抵抗状態からより抵抗値が小さい第１の抵抗状態に遷移する際に前記選択メモリセルに流れる電流を第１の低抵抗化電流値をＩ０とするとき、
前記ワード線駆動回路から第ｈ番目（１≦ｈ≦ｋ）のメモリセルアレイ単位までの前記ワード線での電圧降下量ＶＷ（ｈ）を、各ワード線の区画毎の電圧降下量の総和として、少なくとも前記Ｉ０と前記ＲＷＬとの積と前記変数ｈとを用いて計算し、第ｈ番目のメモリセルアレイ単位おいて選択されたメモリセルと書き込み回路とを接続する第ｈ番目の選択回路のオン抵抗Ｒ（ｈ）を、少なくとも前記Ｉ０と前記Ｒ（１）と前記ＶＷ（ｈ）とを用いて計算することで、第１番目〜第ｋ番目の前記メモリセルアレイ単位に対応する第１番目〜第ｋ番目の低抵抗化電流値がほぼ等しくなるように、第１番目〜第ｋ番目の前記メモリセルアレイ単位に対応する第１番目〜第ｋ番目の選択回路のオン抵抗値を設定する
抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算方法。
【請求項１１】
前記ｋを５とし、
前記第１番目〜第５番目の選択回路の各々のオン抵抗値の逆数の比を、それぞれ、０．８１、０．８８、０．９４、０．９８、１．００を中心とする±０．０４の範囲内と定められている
請求項１０に記載の抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算方法。
【請求項１２】
請求項１〜９のいずれか１項に記載の抵抗変化型不揮発性記憶装置の書き込み方法であって、
前記第１のワード線駆動回路が前記複数のワード線を選択的に駆動し、
前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う
抵抗変化型不揮発性記憶装置の書き込み方法。
【請求項１３】
複数のビット線と、
前記複数のビット線と交差する複数のワード線及び複数のソース線と、
前記複数のビット線と前記複数のソース線との交点に配置され、前記複数のワード線のそれぞれによりオン及びオフが制御される選択素子と抵抗変化素子とを含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、
前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、
前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、
前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、
前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、
前記複数のソース線を駆動する第１のソース線駆動回路と、
前記複数のワード線を選択的に駆動するワード線駆動回路とを備え、
前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、
前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、
前記第１及び第２の書き込み回路によって同時に書き込みが行われる複数のメモリセルの書き込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、
前記第１のソース線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、
前記第１のメモリセルアレイ単位に含まれる前記選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、前記第２のメモリセルアレイ単位に含まれる前記選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きい
抵抗変化型不揮発性記憶装置。
【請求項１４】
前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、前記第３のビット線に書き込み電圧を印加する第３の書き込み回路と、
前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、前記第４のビット線に書き込み電圧を印加する第４の書き込み回路と、
前記第３の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、
前記第４の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、
前記複数のソース線を駆動する第２のソース線駆動回路とをさらに備え、
前記第１のソース線駆動回路から第２のソース線駆動回路に向けて、前記第１、第２、第４、第３のメモリセルアレイ単位がこの順番で配列され、
前記第３のメモリセルアレイ単位に含まれる前記選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、前記第４のメモリセルアレイ単位に含まれる前記選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きい
請求項１３に記載の抵抗変化型不揮発性記憶装置。
【請求項１５】
前記複数のメモリセルには、前記第１のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第２のビット線に接続され、前記複数のソース線と前記複数のワード線が前記第３のメモリセルアレイ単位と共通接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、
前記抵抗変化型不揮発性記憶装置は、
前記第１のソース線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
前記第１の書き込み回路に対して、前記第１のメモリセルアレイ単位が、前記第３のメモリセルアレイ単位よりも近くに配置され、
前記第２の書き込み回路に対して、前記第２のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
前記第３のメモリセルアレイ単位に含まれる前記選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、前記第４のメモリセルアレイ単位に含まれる前記選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きく、
前記第１のオン抵抗値は、前記第３のオン抵抗値よりも大きく、
前記第２のオン抵抗値は、前記第４のオン抵抗値よりも大きい
請求項１３に記載の抵抗変化型不揮発性記憶装置。
【請求項１６】
請求項１３〜１５のいずれか１項に記載の抵抗変化型不揮発性記憶装置の書き込み方法であって、
前記第１のソース線駆動回路が、前記複数のソース線を選択的に駆動し、
前記ワード線駆動回路が、前記複数のワード線のうち、前記第１のソース線駆動回路が駆動したソース線に対応するワード線を選択的に駆動し、
前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う
抵抗変化型不揮発性記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はいわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置等に関するものである。
【背景技術】
【０００２】
近年、いわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置（以下、「抵抗変化型不揮発性記憶装置」、あるいは、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化素子とは、電気的信号に応じて抵抗値の変化が生じる（高抵抗状態と低抵抗状態との間を遷移する）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。【０００３】
抵抗変化素子を用いたメモリセルの構成として、１Ｔ１Ｒ構造とクロスポイント構造の２種類がある。１Ｔ１Ｒ構造では、ワード線でメモリセル選択するための選択トランジスタ１個と抵抗変化素子１個とで構成されるメモリセルが、交差するように配置されたビット線とソース線間に接続されて構成される。一方、クロスポイント構造では、交差するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。近年、これらの構成の抵抗変化型不揮発性記憶装置が各種開発されている（例えば、特許文献１〜３参照）。【０００４】
特許文献１では、１Ｔ１Ｒ構造として用いたメモリセルを備える不揮発性記憶装置が示されている。その中で、選択されたメモリセルの位置に依らず、読み出し時のメモリセル電流（つまり、メモリセルに流れる電流）のばらつきを抑制し、安定な読み出しを実現することを目的とし、ビット線とソース線の駆動位置を、メモリセルアレイを挟み反対側に配置している。さらに、両配線を、同層、同形状及び同材質で形成し、双方のシート抵抗を同じとすることで、メモリセル電流の系路上のソース線とビット線との抵抗の総和がメモリセルの位置に依らず一定となり、安定な読み出しを達成することが開示されている。【０００５】
特許文献２では、クロスポイント構造のメモリセルを備える不揮発性記憶装置が示されており、各メモリセルへのワード線及びビット線の配線抵抗（つまり、寄生抵抗）による電圧降下の影響を排除し、メモリセルの位置に依存せず、書き込み及び読み出し動作のマージンを確保することを目的としている。そこでは、書き込み及び読み出しにおけるバイアスを発生させる電源回路の構成として、選択メモリセルのアドレスを元に、活性化（つまり、選択）されるワード線駆動回路群ないしビット線駆動回路群の位置毎に、配線抵抗による電圧降下を補償するように、メモリセルへの印加電圧値或いはメモリセル電流を判定するための基準電流値を設定することで、アクセスの対象となるメモリセルの駆動回路からの遠端と近端での位置の差による電圧降下を補償できることが開示されている。【０００６】
特許文献３では、多層クロスポイント構造のメモリセルを備える不揮発性記憶装置において、上層メモリセルへのビット線及びワード線の接続用のビアの抵抗による電圧降下を抑えつつ、駆動回路領域の増加を最小限に抑えるため、ビット線とワード線とを駆動する駆動回路のチャネル幅を、最上層用ほど大きく設定する技術が開示されている。【０００７】
以上に述べた３件の特許文献１〜３により、メモリセルの配置位置によって不揮発性記憶装置の特性及び動作が依存してしまうこと（以下、この依存性を「メモリセル位置依存性」ともいう。）を相殺することで、書き込み時のメモリセルの特性ばらつきを抑制することが可能となる。【０００８】
一方、抵抗変化素子で構成されたメモリセルの特徴である高速な抵抗変化を活かし、既存のフラッシュメモリよりも高速な書き込みを実現するため、選択されたソース線或いはワード線上の複数ビットに対して同時に書き込み（以下、このような書き込みを「多ビット同時書き込み」ともいう。）を行うことで、書き込みの並列度及びスループットを改善する手法も提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４７１２２０４号公報（図２）
【特許文献２】米国特許第７２１８５７０号明細書（Ｆｉｇ．１）
【特許文献３】特開２０１１−１４２１８６号公報（図１９）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
書き込み転送速度を改善する上で、多ビット同時書き込みによる並列度向上は有効な手法の一つである。ところが、多ビット同時書き込みにおいては、ワード線又はソース線の配線抵抗がもたらす課題が存在する。たとえば、多ビット同時書き込みにおいては、共通のワード線に接続された複数のメモリセルに対して同時に書き込みが行われるが、それら複数のメモリセルのそれぞれは、ワード線駆動回路からの距離（つまり、配線抵抗）が異なる位置に配置される。そのために、共通のワード線を用いた多ビット同時書き込みにおいては、複数のメモリセルにおけるメモリセル電流のばらつきが生じ、メモリセルにおける抵抗変化の不全等を引き起こしてしまい、多ビット同時書き込みにおける信頼性を劣化させてしまうという課題がある。【００１１】
この課題を解決するためには、書き込み時、例えば、低抵抗化時に流れるメモリセル電流におけるメモリセル位置依存性を除く必要がある。【００１２】
ここで、前述した特許文献１〜３においては、動作マージンを確保する観点から、読み出し時、及び書き込み時の特性ばらつきの抑制に関する技術が開示されている。【００１３】
しかしながら、前記特許文献１の構成では、書き込み用のＶＬ印加源と０Ｖ印加源とをメモリセルをはさんで反対側に配置する必要があり、レイアウト上の制約が大きい。加えて、この特許文献１では、この例で述べたような一つのワード線上における電位のメモリセル位置依存性については未配慮のため、多ビット同時書き込み時の低抵抗状態でのメモリセル電流がばらつくことにより、書き込み速度の改善の策として、多ビット同時書き込みの採用は難しい。【００１４】
また、前記特許文献２では、アクセスするメモリセルの位置により、メモリセルへの印加電圧値或いはメモリセル電流の判定ための基準電流値を調整するものの、一本のワード線上の多ビット（複数のメモリセル）に対して、同時に低抵抗化する場合、メモリセルの位置毎に、最適な印加電圧或いは基準電流を同時に出力する必要があり、そのために、回路の増加、及び、レイアウトの増加を伴う。【００１５】
また、前記特許文献３では、書き込み速度を改善するためには、同時書き込みの対象ビット数の分だけ、多層化する必要があるため、一本のワード線上から同時書き込みの対象ビット数を賄う場合に比べて、プロセス上の対応（変更）を伴うため、多ビット同時書き込みへの適用が非常に困難である。【００１６】
このように、特許文献１〜３のいずれの手法であっても、多ビット同時書き込みに適用することは困難、あるいは、何らかの弊害が生じる。【００１７】
本発明は、前記従来の技術における課題を解決するもので、レイアウト的、設計的及びプロセス的な制約がほとんどなく、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みを実現可能な抵抗変化型不揮発性記憶装置等を提供することを目的とする。
【課題を解決するための手段】
【００１８】
前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記複数のビット線と前記複数のワード線との交点に配置された、少なくとも抵抗変化素子を含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、前記複数のワード線を選択的に駆動する第１のワード線駆動回路とを備え、前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、前記第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、前記第１のワード線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、前記第１の選択回路が前記第１の書き込み回路と前記第１のビット線とを接続しているときにおける前記第１の選択回路の抵抗値である第１のオン抵抗値は、前記第２の選択回路が前記第２の書き込み回路と前記第２のビット線とを接続しているときにおける前記第２の選択回路の抵抗値である第２のオン抵抗値よりも大きい。【００１９】
また、前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算方法の一形態は、複数のワード線に共通に接続され、ワード線駆動回路から順番に配置されたｋ個のメモリセルアレイ単位を有する抵抗変化型不揮発性記憶装置において、前記メモリセルアレイ単位で区切られる（ｋ−１）区画毎の前記ワード線の配線抵抗をＲＷＬとし、前記ワード線駆動回路に最も近い第１のメモリセルアレイ単位において選択されたメモリセルである選択メモリセルと書き込み回路とを接続する第１番目の選択回路のオン抵抗をＲ（１）とし、前記選択メモリセルが第２の抵抗状態からより抵抗値が小さい第１の抵抗状態に遷移する際に前記選択メモリセルに流れる電流を第１の低抵抗化電流値をＩ０とするとき、前記ワード線駆動回路から第ｈ番目（１≦ｈ≦ｋ）のメモリセルアレイ単位までの前記ワード線での電圧降下量ＶＷ（ｈ）を、各ワード線の区画毎の電圧降下量の総和として、少なくとも前記Ｉ０と前記ＲＷＬとの積と前記変数ｈとを用いて計算し、第ｈ番目のメモリセルアレイ単位おいて選択されたメモリセルと書き込み回路とを接続する第ｈ番目の選択回路のオン抵抗Ｒ（ｈ）を、少なくとも前記Ｉ０と前記Ｒ（１）と前記ＶＷ（ｈ）とを用いて計算することで、第１番目〜第ｋ番目の前記メモリセルアレイ単位に対応する第１番目〜第ｋ番目の低抵抗化電流値がほぼ等しくなるように、第１番目〜第ｋ番目の前記メモリセルアレイ単位に対応する第１番目〜第ｋ番目の選択回路のオン抵抗値を設定する。【００２０】
また、前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置における書き込み方法の一形態は、上記抵抗変化型不揮発性記憶装置における書き込み方法であって、前記第１のワード線駆動回路が前記複数のワード線を選択的に駆動し、前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う。【００２１】
また、前記従来の課題を解決するために、本発明に係る１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置の一形態は、複数のビット線と、前記複数のビット線と交差する複数のワード線及び複数のソース線と、前記複数のビット線と前記複数のソース線との交点に配置され、前記複数のワード線のそれぞれによりオン及びオフが制御される選択素子と抵抗変化素子とを含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、前記複数のソース線を駆動する第１のソース線駆動回路と、前記複数のワード線を選択的に駆動するワード線駆動回路とを備え、前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、前記第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、前記第１のソース線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、前記第１のメモリセルアレイ単位に含まれる前記選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、前記第２のメモリセルアレイ単位に含まれる前記選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きい。【００２２】
また、前記従来の課題を解決するために、本発明に係る１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置における書き込み方法の一形態は、上記抵抗変化型不揮発性記憶装置における書き込み方法であって、前記第１のソース線駆動回路が、前記複数のソース線を選択的に駆動し、前記ワード線駆動回路が、前記複数のワード線のうち、前記第１のソース線駆動回路が駆動したソース線に対応するワード線を選択的に駆動し、前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う。
【発明の効果】
【００２３】
本発明は、クロスポイント構造及び１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置において、多ビット同時書き込み時におけるメモリセルの位置に依存するメモリセル電流のばらつきを抑制し、高い書き込み特性の安定化が可能となる効果を奏する。【００２４】
また、低抵抗化時のメモリセル電流を制限するための選択トランジスタの電流駆動能力を、書き込み対象となるメモリセルの位置に依存して、チャネル幅又はチャネル長で最適化することにより、よりシンプルな回路及び簡便なプロセスで上記の効果が得られる。
【図面の簡単な説明】
【００２５】
【図１Ａ】図１Ａは、単層クロスポイント構造のメモリセルアレイの立体構造図である。
【図１Ｂ】図１Ｂは、多層クロスポイント構造のメモリセルアレイの立体構造図である。
【図２】図２は、クロスポイント構造の不揮発性記憶装置に用いるメモリセルの断面構成図である。
【図３】図３は、抵抗変化素子と電流制御素子との間のビアを排したクロスポイント構造の不揮発性記憶装置に用いるメモリセルの断面構成図である。
【図４】図４は、クロスポイント構造の不揮発性記憶装置に用いるメモリセルの等価回路図である。
【図５】図５は、１Ｔ１Ｒ構造の不揮発性記憶装置に用いるメモリセルの断面構成図である。
【図６】図６は、１Ｔ１Ｒ構造の不揮発性記憶装置に用いるメモリセルの等価回路図である。
【図７】図７は、クロスポイント構造のメモリセルの抵抗変化（ＩＶ）特性を示すグラフである。
【図８】図８は、クロスポイント構造及び１Ｔ１Ｒ構造のメモリセルに用いる抵抗変化素子の抵抗変化（ＩＶ）特性を示すグラフである。
【図９】図９は、メモリセルをマトリックス状に配置したメモリセルアレイ構成図である。
【図１０】図１０は、メモリセルアレイのアレイ等価回路への展開説明図である。
【図１１】図１１は、メモリセルアレイの縮退等価回路図である。
【図１２】図１２は、非選択線がＨｉ−ｚ時の１ビット書き込み状態を説明する等価回路図である。
【図１３】図１３は、１ビット書き込み時のメモリセルアレイのＩ−Ｖ特性グラフである。
【図１４】図１４は、多ビット同時書き込みにおけるメモリセル選択概念図である。
【図１５】図１５は、多ビット同時書き込み状態を説明する等価回路図である。
【図１６】図１６の（ａ）は、１ビット書き込み時のメモリセルアレイのＩ−Ｖ特性グラフ、図１６の（ｂ）は、多ビット同時書き込み時のメモリセルアレイのＩ−Ｖ特性グラフである。
【図１７】図１７は、定電流印加による多ビット同時書き込みにおけるメモリセル選択概念図である。
【図１８】図１８は、定電流印加による多ビット同時書き込み状態を説明する等価回路図である。
【図１９Ａ】図１９Ａは、定電流印加による選択メモリセル電流の同時書き込みビット数依存性グラフである。
【図１９Ｂ】図１９Ｂは、定電流印加による選択メモリセルの設定抵抗値の同時書き込みビット数依存性グラフである。
【図２０】図２０は、クロスポイント構造のメモリセルを用いたメモリセルアレイの構成図である。
【図２１Ａ】図２１Ａは、クロスポイント構造のメモリセルの回路図である。
【図２１Ｂ】図２１Ｂは、転送ゲートの回路図である。
【図２２】図２２は、クロスポイント構造のメモリセルの動作点を示すグラフである。
【図２３】図２３は、クロスポイント構造のメモリセルアレイの等価回路図である。
【図２４】図２４は、クロスポイント構造のメモリセルアレイにおいて、メモリセル電流のメモリセル位置依存性のシミュレーション結果を示すグラフである。
【図２５】図２５は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイの構成図である。
【図２６】図２６は、本発明の実施の形態１における多ビット同時書き込みの手順を示すフローチャートである。
【図２７】図２７は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイにおける選択素子のチャネル幅比率を示すグラフである。
【図２８】図２８は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイの等価回路図である。
【図２９】図２９は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイにおける選択ワード線上の電圧降下を示すグラフである。
【図３０】図３０は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイにおけるメモリセルの動作点を示すグラフである。
【図３１】図３１は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイにおけるメモリセル電流のメモリセル位置依存性のシミュレーション結果を示すグラフである。
【図３２】図３２は、本発明の実施の形態１における選択回路のオン抵抗値の計算方法を示すフローチャートである。
【図３３】図３３は、本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイの構成図である。
【図３４】図３４は、本発明の実施の形態２に係るクロスポイント構造の不揮発性記憶装置に用いるメモリセルの等価回路図である。
【図３５】図３５は、本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイにおける選択素子のチャネル幅比率を示すグラフである。
【図３６】図３６は、本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイの等価回路図である。
【図３７】図３７は、本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイにおける選択回路の別構成の回路図である。
【図３８】図３８は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイの構成図である。
【図３９】図３９は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイにおける選択素子のチャネル幅比率を示すグラフである。
【図４０】図４０は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイの等価回路図である。
【図４１】図４１は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイにおける選択ワード線上の電圧降下を示すグラフである。
【図４２】図４２は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイにおけるメモリセル電流のメモリセル位置依存性のシミュレーション結果を示すグラフである。
【図４３】図４３は、本発明の実施の形態４に係るクロスポイント構造のメモリセルアレイの構成図である。
【図４４Ａ】図４４Ａは、本発明の実施の形態４に係るクロスポイント構造のメモリセルアレイにおける、書き込み回路に対して近端に位置するメモリセルアレイ単位の等価回路図である。
【図４４Ｂ】図４４Ｂは、本発明の実施の形態４に係るクロスポイント構造のメモリセルアレイにおける、書き込み回路に対して遠端に位置するメモリセルアレイ単位の等価回路図である。
【図４５】図４５は、本発明の実施の形態５に係る１Ｔ１Ｒ構造のメモリセルアレイの構成図である。
【図４６】図４６は、本発明の実施の形態５における多ビット同時書き込みの手順を示すフローチャートである。
【図４７】図４７は、本発明の実施の形態５に係る１Ｔ１Ｒ構造のメモリセルアレイの等価回路図である。
【図４８】図４８は、本発明の実施の形態５に係る１Ｔ１Ｒ構造のメモリセルアレイにおけるメモリセルの動作点を示すグラフである。
【図４９】図４９は、本発明の実施の形態６に係る１Ｔ１Ｒ構造のメモリセルアレイの構成図である。
【図５０】図５０は、本発明の実施の形態７に係る１Ｔ１Ｒ構造のメモリセルアレイの構成図である。
【図５１Ａ】図５１Ａは、本発明の実施の形態７に係る１Ｔ１Ｒ構造のメモリセルアレイにおける、書き込み回路に対して近端に位置するメモリセルアレイ単位の等価回路図である。
【図５１Ｂ】図５１Ｂは、本発明の実施の形態７に係る１Ｔ１Ｒ構造のメモリセルアレイにおける、書き込み回路に対して遠端に位置するメモリセルアレイ単位の等価回路図である。
【発明を実施するための形態】
【００２６】
（本発明の基礎となった知見）
まず、多ビット同時書き込みにおける課題（メモリセル位置依存性）について、図面を用いて詳細に説明する。
【００２７】
〔クロスポイント構造のメモリセルの構造〕
図１Ａはいわゆる単層クロスポイント構造のメモリセルアレイの立体構造を示す図である。ここには、メモリセル５１、任意の一方向かつ平行に多数配線されたワード線（例えば第２層配線）５２、ワード線５２と交差するように一方向かつ平行に多数配線されたビット線（例えば第１層配線）５３が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
【００２８】
図１Ｂはいわゆる多層クロスポイント構造のメモリセルアレイの立体構造を示す図である。ここには、ビット線５３が第１配線層に配置（第１層ビット線５３ａ）され、その上層に、ビット線５３と交差する様にワード線５２が第２配線層に配置（第１層ワード線５２ａ）され、更にその上層に、ワード線５２と交差する様にビット線５３が第３配線層に配置（第２層ビット線５３ｂ）され、更にその上層に、ビット線５３と交差する様にワード線５２が第４配線層に配置（第２層ワード線５２ｂ）され、更にその上層に、ワード線５２と交差する様にビット線５３が第５配線層に配置（第３層ビット線５３ｃ）される形態で幾重にも積み重ねられた構造が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
【００２９】
このようにクロスポイント構造の不揮発性記憶装置は配線の交点にメモリセルを形成する単純な構造を有し、さらにそれを垂直方向に積み重ねることで、微細化に頼ることなく単位面積当たりのメモリセルの面積の縮小化が可能なため、高集積化に適した構造として知られている。
【００３０】
図２にクロスポイント構造の不揮発性記憶装置に用いるメモリセル５１の断面構成図を示す。
【００３１】
メモリセル５１は、抵抗変化素子１０と、電流制御素子２０とが直列に接続された構成を有し、１ビットを構成している。
【００３２】
抵抗変化素子１０は、例えば、窒化タンタル（ＴａＮ）で構成される下部電極１４の上層に酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５））を第１の抵抗変化層（抵抗変化層を構成する第１の領域）１３として積層し、その上部界面に３００℃、２００Ｗ、２０秒の酸素プラズマを照射して、ＴａＯｘより酸素濃度の高いＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層（抵抗変化層を構成する第２の領域）１２を薄く形成し、その上層に白金（Ｐｔ）で構成される上部電極１１を積層した構造としている。ここで、酸素不足型とは、通常、絶縁性を示す化学量論的組成である金属酸化物の組成（タンタルの場合はＴａ２Ｏ５）より酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態をさす。また、第２の抵抗変化層１２と接する電極となる上部電極１１は白金（Ｐｔ）を用いているが、第１の抵抗変化層１３を構成する材料（ここでは、タンタル（Ｔａ））及び下部電極１４を構成する材料（ここでは、窒化タンタル（ＴａＮ））の標準電極電位より高い材料（Ｐｔ、Ｉｒ等）を用いることが、良好な抵抗変化動作が得られるので、望ましい。
【００３３】
このような図２に示される抵抗変化素子１０の構造の場合、抵抗変化は白金（Ｐｔ）で構成される上部電極１１と接する、より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じる。そして、上部電極１１の電圧を下部電極１４の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗状態に変化し、逆に下部電極１４の電圧を上部電極１１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０が低抵抗状態に変化する。
【００３４】
より詳しくは、抵抗変化素子１０の構成は、以下の通りである。
【００３５】
抵抗変化層（第１の抵抗変化層１３と第２の抵抗変化層１２とで構成される層）は、下部電極１４と上部電極１１との間に介在され、下部電極１４と上部電極１１との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１４と上部電極１１との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層は、下部電極１４に接続する第１の抵抗変化層１３と、上部電極１１に接続する第２の抵抗変化層１２の少なくとも２層を積層して構成される。
【００３６】
第１の抵抗変化層１３は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層１２は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子１０の第２の抵抗変化層１２中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
【００３７】
「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
【００３８】
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
【００３９】
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
【００４０】
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
【００４１】
抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
【００４２】
例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３〜４ｎｍとしてもよい。
【００４３】
また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１〜５ｎｍとしてもよい。
【００４４】
第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に下部電極１４と上部電極１１との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
【００４５】
また、第１の抵抗変化層１３となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層１２となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
【００４６】
例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
【００４７】
積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
【００４８】
つまり、第２の金属酸化物に接続する上部電極１１に、下部電極１４を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
【００４９】
逆に、第２の金属酸化物に接続する上部電極１１に、下部電極１４を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
【００５０】
酸素不足度がより小さい第２の金属酸化物に接続されている上部電極１１は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び下部電極１４を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている下部電極１４は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
【００５１】
すなわち、第２の電極の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
【００５２】
上記の構成とすることにより、上部電極１１と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【００５３】
電流制御素子２０は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、例えば、窒素不足型窒化シリコンで構成される電流制御層２２を窒化タンタル（ＴａＮ）等で構成される下部電極２３と上部電極２１とでサンドイッチした構造（ＭＳＭ構造）を有している。ここで、窒素不足型窒化シリコンとは、化学量論的組成の窒化シリコン（Ｓｉ３Ｎ４）より窒素量が少なく、半導体的な特性を示す窒化シリコンをさす。また、双方向に非線形の電流電圧特性とは、所定の電圧範囲では、電流制御素子２０は高抵抗（オフ）状態を示し、所定の電圧範囲より電圧が高い領域及び電圧が低い領域では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子２０は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子２０は低抵抗（オン）状態を示す。
【００５４】
図２に示されたメモリセル５１は、抵抗変化素子１０と電流制御素子２０とがビア３２を用いて直列に接続されたメモリセルである。ここで、ビア３１によって、抵抗変化素子１０の上部電極１１と上部配線７０（ビット線５３又はワード線５２に相当）とが接続され、一方、ビア３３によって、電流制御素子２０の下部電極２３と下部配線７１（ビット線５３又はワード線５２に相当）とが接続される。なお、図２において、電流制御素子２０と抵抗変化素子１０の関係は上下逆でもかまわない。また、メモリセル５１は、図３に示す、ビア３２を省略した構造のものであっても構わない。
【００５５】
図３は抵抗変化素子１０と電流制御素子２０の間のビア３２を排したクロスポイント構造の抵抗変化型不揮発性記憶装置を構成するメモリセル５１の断面構造を示す図である。
【００５６】
メモリセル５１は、例えば、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１、酸素不足型タンタル酸化物（ＴａＯｘ）で構成される第１の抵抗変化層１３、第１の抵抗変化層１３を酸素プラズマ雰囲気中で酸化して形成された、ＴａＯｘより酸素濃度の高いＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層１２、白金（Ｐｔ）で構成される第３電極１１を順に積層した構造で構成される。メモリセル５１の下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１とメモリセル５１の第１電極２３とは第１ビア３３で接続されている。一方、メモリセル５１の上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０とメモリセル５１の第３電極１１とは第３ビア３１で接続されている。また、下部配線７１と上部配線７０とは、お互いに直交するように配置されている。
【００５７】
このような図３に示されるメモリセル５１の構造では、第１電極２３と電流制御層２２と第２電極２１とで電流制御素子２０を構成し、一方、第２電極２１と第１の抵抗変化層１３と第２の抵抗変化層１２と第３電極１１とで抵抗変化素子１０を構成している。つまり、メモリセル５１は、極性の異なる電圧が印加されることで低抵抗状態及び高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子１０と、その抵抗変化素子１０に直列に接続された電流制御素子２０とを有する。
【００５８】
ここで、第２電極２１は、抵抗変化素子１０及び電流制御素子２０の一方の電極を兼用している。また、このメモリセル５１の構造では、図２の構成で説明したように、抵抗変化は、第１の抵抗変化層１３の構成材料であるタンタル及び抵抗変化素子１０の下部電極に相当する第２電極２１の構成材料であるＴａＮのいずれの標準電極電位よりも高い標準電極電位をもつ材料（ここでは白金（Ｐｔ））で構成される第３電極と接し、かつ、第１の抵抗変化層１３より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じる。上部配線７０の電圧を下部配線７１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗化方向に変化し、逆に下部配線７１の電圧を上部配線７０の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は低抵抗化方向に変化する。つまり、抵抗変化素子１０は、第２電極２１と第３電極１１とそれらに挟まれた第１の抵抗変化層１３と第２の抵抗変化層１２とがＺ方向（積層方向）に順に配置され、第２電極２１から第３電極１１方向にみた構造と、第３電極１１から第２電極２１方向にみた構造は非対称性を有し、第２電極２１を基準に第３電極１１に所定電圧以上の正電圧が印加されたとき高抵抗状態に変化し、第３電極１１を基準に第２電極２１に所定電圧以上の正電圧が印加されたとき低抵抗状態に変化する特性を有する。
【００５９】
図４は、図３における抵抗変化素子１０の構造と対応した接続関係を示す回路図、つまり、メモリセル５１に対応する等価回路図を示している。抵抗変化素子１０の等価回路図は、上部電極１１側に位置する第２の抵抗変化層１２の方向を明記する為、その方向を黒塗りで表わしている。
【００６０】
〔１Ｔ１Ｒ型メモリセルの構造〕
図５は、抵抗変化素子１０と選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１５とが直列に接続されるいわゆる１Ｔ１Ｒ型のメモリセル５５の断面構成図（１ビット分の構成）である。
【００６１】
図５に示されるように、抵抗変化素子１０は、下部電極１４、酸素不足型のＴａ酸化物で構成される低抵抗な第１のタンタル酸化物層（ＴａＯｘ、０＜ｘ＜２．５）１３、高抵抗な第２のタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ）１２、及び上部電極１１が積層して形成されたものである。ビア３１によって、抵抗変化素子１０の上部電極１１と上部配線７０（ソース線）とが接続され、一方、ビア３２によって下部電極１４と下部配線７３とが接続され、さらに、コンタクト３４によって下部配線７３がＮＭＯＳトランジスタ１５のソース（Ｎ＋拡散）領域に接続される。そして、コンタクト３５、ビア３６及び３７により、配線層７４及び７５を介して、ＮＭＯＳトランジスタ１５のドレイン（Ｎ＋拡散）領域は、上層配線７１ａ（ビット線）に接続される。
【００６２】
さらに、ＮＭＯＳトランジスタ１５のゲート端子は、ポリシリコン配線７６（ワード線）に接続され、基板は接地電位に接続されている。
【００６３】
ここでは高抵抗な第２の抵抗変化層１２を、ＮＭＯＳトランジスタ１５と反対側の上部電極１１側に配置している。
【００６４】
クロスポイント構造と同様、この構造（１Ｔ１Ｒ構造）の場合でも、抵抗変化は上部電極１１と接する、より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じ、上部電極１１の電圧を下部電極１４の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗状態に変化し、逆に下部電極１４の電圧を上部電極１１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０が低抵抗状態に変化する。
【００６５】
図６は、図５における抵抗変化素子１０の構造と対応した接続関係を示す回路図、つまり、メモリセル５５に対応する等価回路図を示している。抵抗変化素子１０の等価回路図は、上部電極１１側に位置する第２の抵抗変化層１２の方向を明記する為、その方向を黒塗りで表わしている。
【００６６】
〔メモリセルの特性〕
次に、クロスポイント構造のメモリセル５１の動作について図７を用いて説明する。図７は、図２の構造を持つメモリセル５１に対し、下部配線７１よりも上部配線７０が高い電圧となる極性を正として電圧を印加した場合のメモリセル５１に印加された電圧とメモリセル５１を流れる電流との関係（つまり、抵抗変化特性、あるいは、ＩＶ特性）を実測した特性図である。
【００６７】
当初、メモリセル５１は高抵抗状態であるとする。メモリセル５１に対し、印加電圧０Ｖから、上部配線７０よりも下部配線７１が高い電位となる負極性の電圧を徐々に印加していくと、約−２．５Ｖ付近（Ｃ点）から電流が流れ出し、−３．０Ｖを超える辺りで抵抗変化素子１０は高抵抗状態から低抵抗状態へと変化を開始する。さらに−４．０Ｖ（Ａ点）まで印加しているが、印加電圧に応じて急激に低抵抗化が進行している。その後、低抵抗状態のまま印加電圧０Ｖになるまで徐々に電圧を印加する。
【００６８】
その後、メモリセル５１に対し、下部配線７１よりも上部配線７０が高い電位となる正極性の電圧を印加していくと、約１．５Ｖ付近（Ｄ点）から電流が流れ出し、低抵抗状態の到達電圧（Ａ点）と原点に対して概ね点対称な点である３．９Ｖ付近（Ｂ点）で、抵抗変化素子は低抵抗状態から高抵抗状態へと変化を開始する。さらに、５．１Ｖまで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。
【００６９】
すなわち、図７に示す実測データは、図２の構造を持つメモリセル５１について、上部配線７０の電圧を基準として下部配線７１の電圧が所定電圧ＶＬＲ以上高くなったとき低抵抗状態に変化し、下部配線７１の電圧を基準として上部配線７０の電圧が所定電圧ＶＨＲ以上高くなったとき高抵抗状態に変化する双方向性の抵抗変化特性を示し、また、低抵抗状態の印加電圧（Ａ点）と、高抵抗状態への変化開始電圧（Ｂ点）とが、概ね対称な電圧及び電流関係にあることを示している。従って高抵抗化は低抵抗化と同じ、又はそれ以上の電流で駆動することが必要になる。
【００７０】
また、低抵抗状態の抵抗値は、本メモリセル５１において、高抵抗状態から低抵抗状態に変化させる際に、抵抗変化素子１０に抵抗変化しうる所定の電圧で抵抗変化素子１０に流す電流値の大小に応じた低抵抗値に変化する。
【００７１】
ここで、低抵抗値の設定について図８を用いてその詳細を説明する。
【００７２】
図８は抵抗変化素子１０の抵抗変化特性（ＩＶ特性）を示す図である。横軸は抵抗変化素子１０の両端に掛かる電圧、縦軸は抵抗変化素子１０の両端に電圧が印加された時に抵抗変化素子１０に流れる電流である。
【００７３】
初めに抵抗変化素子１０の抵抗状態が高抵抗状態にあったとすると、その特性は、印加電圧が下部電極１４を基準として−ＶＲを上回る電圧においては、特性線ＢＨ〜Ｂ０〜Ａ０となる。下部電極１４を基準として抵抗変化素子１０に印加される電圧が−ＶＲになると抵抗変化が開始し、素子に流れる電流が増加する。この時抵抗変化素子１０はその端子間電圧の大きさを｜ＶＲ｜が一定となる様に素子に流れる電流量に従ってその抵抗値が変化する。つまり、抵抗変化素子１０に−ＶＲが印加されている状態で、Ａ１点で示す−｜ＩＬＲＷ１｜の最大電流が流れた場合はＬＲ１の特性の傾きを持った低抵抗値に設定され、Ａ２点で示す−｜ＩＬＲＷ２｜の最大電流が流れた場合はＬＲ２の特性の傾きを持った低抵抗値に設定され、Ａ３点で示す−｜ＩＬＲＷ３｜の最大電流が流れた場合はＬＲ３の特性の傾きを持った低抵抗値に設定される。
【００７４】
因みに、低抵抗状態（ＬＲ１、ＬＲ２、ＬＲ３）から高抵抗状態への抵抗変化開始点は、ＬＲ１状態では低抵抗に設定されたＡ１点の電圧及び電流に原点対称なＢ１点となり、ＬＲ２状態では低抵抗に設定されたＡ２点の電圧及び電流に原点対称なＢ２点となり、ＬＲ３状態では低抵抗に設定されたＡ３点の電圧及び電流に原点対称なＢ３点となる。
【００７５】
本現象は正電圧及び負電圧の印加で対称的な特性を示す電流制御素子２０が抵抗変化素子１０と直列に接続されたメモリセル５１においても同様の特徴が確認できる（図７のＡ点とＢ点の対称性を参照）。
【００７６】
以上のことから、安定な抵抗変化動作を行うためには、低抵抗化においては所定の電流値で電流制限することで所定の低抵抗状態を得、一方高抵抗化においては、低抵抗化とは逆の向きの電圧を印加し、低抵抗化時より多い電流駆動をすることが必要となる。
【００７７】
なお、図７において、メモリセル５１に電圧を印加しても、低抵抗化時（つまり、高抵抗状態）は０ＶからＣ点までの電圧区間、及び高抵抗化時（つまり、低抵抗状態）は０ＶからＤ点までの電圧区間は、それぞれ顕著には電流が流れない電圧帯である。
【００７８】
Ｃ点やＤ点は、電流制御素子２０の閾値電圧と、抵抗変化素子１０の抵抗変化電圧との合計電圧に対応している。クロスポイント構造のメモリセルアレイにおいては、選択メモリセルにはこの合計電圧以上の電圧を印加し、非選択メモリセルにはこのＣ点とＤ点の間に動作点がくるように制御することで、非選択メモリセルへのリーク電流を減じて、クロスポイント構造のメモリセルアレイの読み出しや書き込みの動作を行うことが望ましい。
【００７９】
〔クロスポイント構造のメモリセルアレイとアレイ等価回路〕
次に、クロスポイント構造のメモリセルアレイのアレイ等価回路について説明する。
【００８０】
図１と同様にメモリセル５１をマトリックス状に配置したメモリセルアレイ構成図の一例を図９に示す。
【００８１】
図９において、ワード線２４については、ｎ本の配線ＷＬ１〜ＷＬｎが平行に配置され、ビット線２５については、ワード線２４と非接触（立体的）に直交するｍ本の配線ＢＬ１〜ＢＬｍが平行に配置されている。抵抗変化素子１０と電流制御素子２９とが直列に接続されたメモリセル５１は、ワード線２４とビット線２５との交点のそれぞれに位置し、抵抗変化素子１０の一端が対応するワード線２４に接続され、電流制御素子２９の一端が対応するビット線２５に接続されている。すなわち、図９のメモリセルアレイ１は、ビット線２５の方向にｎ個のメモリセル５１が配列され、ワード線２４の方向にｍ個のメモリセル５１が配列された、ｎ×ｍ個のメモリセル５１で構成されている（ｍ＞ｎ）。
【００８２】
クロスポイントの場合、メモリセルアレイ内の１ビットの選択メモリセルに書き込みを行う時に、非選択メモリセルに対するディスターブ影響が最も小さくなるメモリセルアレイの形状は、正方形（図９においては、ｍ＝ｎ）である。
【００８３】
一方、１ビット書き込みにおいて、非選択メモリセルを介して流れる漏れ電流はメモリセルアレイのサイズに比例して、小さい方が少なくなる。
【００８４】
このことから、ディスターブ影響を最小限に抑え、漏れ電流を削減する為には、メモリセルアレイは、正方形でかつサイズを小さくするのが好ましいとなるが、その様な小サイズかつ正方ビット形状のメモリセルアレイを複数マット搭載し、各マット単位に各１ビットを書き込む構成とすると、それぞれのメモリセルアレイに対してロウ系及びカラム系のデコーダ回路及びドライバ回路が必要になるので、このようなクロスポイント型抵抗変化不揮発性記憶装置を搭載する半導体チップに占める周辺回路面積が増大してしまう。
【００８５】
従って、周辺回路のオーバーヘッドを軽減して面積増大を防ぐと共に、メモリセルアレイのサイズの増大を抑制する為のアレイ形状としては長方形（例えば図９においては、ｍ＞ｎ）のメモリセルアレイを複数配列する構成が好ましいと考えられる。
【００８６】
図１０は、図９に示されたメモリセルアレイ１のアレイ等価回路への展開を説明する為、選択ビット線と択ワード線とを基準にその間に構成される選択メモリセルと非選択メモリセルの接続関係を模式的に表現した構成図である。つまり、図１０は、図９の等価回路において、図９の構成を選択メモリセル３０と非選択メモリセル群とに分けて説明する図である。
【００８７】
図９における選択メモリセル３０は選択ビット線ＢＬ１と選択ワード線ＷＬ１とに接続される。図１０では、選択メモリセル３０はその一端を選択ビット線ＢＬ１に、他端を選択ワード線ＷＬ１に接続される。その他多数の非選択メモリセルは、（１）メモリセル５１の一端が選択ビット線ＢＬ１に接続される（ｎ−１）個の第１非選択メモリセル群１９０と、（２）メモリセル５１の一端が選択ワード線ＷＬ１に接続される（ｍ−１）個の第３非選択メモリセル群１９２と、（３）多数の非選択ワード線群を介して第１非選択メモリセル群１９０のメモリセル５１の他端と接続され、かつ、多数の非選択ビット線群を介して第３非選択メモリセル群１９２のメモリセル５１の他端と接続される（ｎ−１）×（ｍ−１）個の第２非選択メモリセル群１９１とで構成される。
【００８８】
第１非選択メモリセル群１９０の１個のメモリセル５１の他端は（ｍ−１）個の第２非選択メモリセル群１９１のメモリセル５１の一端と接続される。この第１非選択メモリセル群１９０と第２非選択メモリセル群１９１との接続関係がｎ−１個存在する。第３非選択メモリセル群１９２の１個のメモリセル５１の他端は（ｎ−１）個の第２非選択メモリセル群１９１のメモリセル５１の他端と接続される。この第３非選択メモリセル群１９２と第２非選択メモリセル群１９１との接続関係が（ｍ−１）個存在する。
【００８９】
第１非選択メモリセル群１９０の１個のメモリセル５１と第２非選択メモリセル群１９１の（ｍ−１）個のメモリセル５１とが接続される状態は第１非選択メモリセル群１９０と第２非選択メモリセル群１９１との間に同様の関係が複数個存在するので、非選択ワード線群の各ノードはほぼ同じ電圧となる。また、第３非選択メモリセル群１９２の１個のメモリセル５１と第２非選択メモリセル群１９１の（ｎ−１）個のメモリセル５１とが接続される状態は第３非選択メモリセル群１９２と第２非選択メモリセル群１９１との間に同様の関係が複数個存在するので、非選択ビット線群の各ノードはほぼ同じ電圧となる。
【００９０】
したがって、図１０に示される等価回路では、非選択ワード線群の全ノードを１本に、非選択ビット線群の全ノードを一本に縮退することが可能となる。これにより縮退化した等価回路を図１１に示す。
【００９１】
図１１において、選択メモリセル３０の一端は選択ビット線ＢＬ１に接続され、他端は選択ワード線ＷＬ１に接続される。第１非選択メモリセル１９３は第１非選択メモリセル群１９０と等価で、並列数は（ｎ−１）個である。第２非選択メモリセル１９４は第２非選択メモリセル群１９１と等価で、並列数は（ｎ−１）×（ｍ−１）個である。第３非選択メモリセル１９５は第３非選択メモリセル群１９２と等価で、並列数は（ｍ−１）個である。前記第１非選択メモリセル１９３と第２非選択メモリセル１９４と第３非選択メモリセル１９５とが直列接続される。第２非選択メモリセル１９４と接続されない第１非選択メモリセル１９３の他方の端子が選択ビット線ＢＬ１に接続され、第２非選択メモリセル１９４と接続されない第３非選択メモリセル１９５の他方の端子が選択ワード線ＷＬ１に接続される。第１非選択メモリセル１９３と第２非選択メモリセル１９４とを接続する中間ノードを非選択ワード線ＮＳＷＬ、第２非選択メモリセル１９４と第３非選択メモリセル１９５とを接続する中間ノードを非選択ビット線ＮＳＢＬとする。
【００９２】
以上の様に、図９に示すクロスポイント構造のメモリセルアレイ１の選択メモリセルと非選択メモリセルとの関係を示す等価回路は図１１の様になる。以降では、クロスポイント構造のメモリセルアレイの任意の選択メモリセルの書き込み特性について選択メモリセルのＩ−Ｖ特性と共に非選択メモリセルを流れるいわゆる漏れ電流についてのＩ−Ｖ特性についても触れていく。この様なメモリセルアレイに対するＩ−Ｖ特性の説明については、今後簡単化の為に図１１の等価回路を用いて説明する。
【００９３】
〔書き込み時の等価回路とＩ−Ｖ特性〕
次に、図１１の等価回路を用いて、従来の書き込み（ここでは低抵抗化書き込み）動作及びその特性を図１２と図１３を用いて説明する。
【００９４】
図１２は、図１１のメモリセルアレイ等価回路に対して、非選択ワード線及び非選択ビット線が高インピーダンス状態（以下、Ｈｉ−ｚ状態と記す）の下、１ビットの選択メモリセル３０を低抵抗（ＬＲ）状態に書き込む場合についての状態を示す状態構成図である。
【００９５】
図１２において、書き込み電源１９７は書き込み時の電圧（書き込み電圧）ＶＰＰを発生する電源であり、この選択状態においては、その出力端子は電気的に選択ビット線ＢＬ１に接続される。選択ワード線ＷＬ１には電気的にグランド（ＧＮＤ）電圧０Ｖが接続され、第１非選択メモリセル１９３と第２非選択メモリセル１９４とを接続している非選択ワード線（ＷＬ）群をＮＷ点とし、その状態はＨｉ−ｚで、第２非選択メモリセル１９４と第３非選択メモリセル１９５とを接続している非選択ビット線（ＢＬ）群の状態は同じくＨｉ−ｚで、選択メモリセル３０の一端は選択ビット線ＢＬ１に接続され、他端は選択ワード線ＷＬ１に接続されていることは言うまでも無い。また、図１２の選択ビット線ＢＬ１には書き込み電源１９７からの書き込み電圧ＶＰＰが印加されており、選択ワード線ＷＬ１にはＧＮＤ電位が印加されている。この状態において、選択メモリセル３０には選択ビット線ＢＬ１から選択ワード線ＷＬ１に向かってＬＲ化電流Ｉｓｅｌが流れ、第１非選択メモリセル１９３には選択ビット線ＢＬ１から流入する電流Ｉｂ＿ｎｗが流れ、第２非選択メモリセル１９４及び第３非選択メモリセル１９５には選択ワード線ＷＬ１へ流出する電流Ｉｎｗ＿ｗが流れる。書き込み電源１９７には前記選択メモリセル３０に流れる電流Ｉｓｅｌと前記第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗとを合計した電流Ｉｐｐが流れ、ＧＮＤ端子には前記選択メモリセル３０に流れる電流Ｉｓｅｌと前記第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗとを合計した電流Ｉｓｗｌが流れる。
【００９６】
つまり、書き込み電源１９７から流れ出す電流Ｉｐｐは以下の式１で示され、ＧＮＤ端子に流れ込む電流Ｉｓｗｌは以下の式２で示される。
【００９７】
Ｉｐｐ＝Ｉｓｅｌ＋Ｉｂ＿ｎｗ  …式１
Ｉｓｗｌ＝Ｉｓｅｌ＋Ｉｎｗ＿ｗ  …式２
【００９８】
ここで、非選択ＷＬ群と非選択ＢＬ群は共にＨｉ−ｚ状態より、
Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗ  …式３
であるので、書き込み電源１９７の電流ＩｐｐとＧＮＤ電流Ｉｓｗｌは同一である。
【００９９】
ここで、メモリセルアレイ１の規模が同一ビット線上のビット数が１２８ｂｉｔ（ｎ＝１２８）、同一ワード線上のビット数が１０２４ｂｉｔ（ｍ＝１０２４）の場合について考えると、図１２における各非選択メモリセルのビット数は、第１非選択メモリセル１９３がｎ−１＝１２７個、第２非選択メモリセル１９４が（ｎ−１）×（ｍ−１）＝１２７×１０２３個、第３非選択メモリセル１９５が、ｍ−１＝１０２３個である。
【０１００】
前記アレイ規模の場合の低抵抗（ＬＲ）化書き込み時の電圧電流特性（Ｉ−Ｖ特性）を図１３に示す。図１３では、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流である。ここには、選択メモリセル３０を流れる電流Ｉｓｅｌ（白三角）、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗ（黒三角）、第２非選択メモリセル１９４及び第３非選択メモリセル１９５を流れる電流Ｉｎｗ＿ｗ（黒三角）に関する計３本の特性線が描かれている。
【０１０１】
図１３において、低抵抗化書き込み時の書き込み電圧ＶＰＰについては、選択メモリセル３０の抵抗変化素子１０の低抵抗値をＲｌに設定する為には、図８の特性において低抵抗状態の抵抗変化素子１０の両端の電圧の大きさをＶＲとすると、低抵抗状態の抵抗変化素子１０に流れる電流Ｉｓｅｌａは、Ｉｓｅｌａ＝ＶＲ／Ｒｌとなるので、その様な電流が流れる電圧ＶＰＰａを書き込み電圧ＶＰＰとして印加する必要がある。図１３より前記条件を満足する為に、ここでは書き込み電圧ＶＰＰとしてＶＰＰａを印加する（このとき、選択メモリセル３０に流れる電流ＩｓｅｌはＩｓｅｌａとなる）。
【０１０２】
第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗの特性は、電圧が書き込み電圧ＶＰＰで、かつ、電流がＩｂ＿ｎｗ＝０Ａの点を起点とすると図１３のＩｂ＿ｎｗ特性となる。また、第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗの特性は電圧が０Ｖで、かつ、電流がＩｎｗ＿ｗ＝０Ａの点を起点とすると図１３のＩｎｗ＿ｗ特性となる。書き込み電圧ＶＰＰ＝ＶＰＰａを印加したとき、第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流は、Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗとなる各特性の交点（ＮＷ点の動作点）における電流であり、その電流の大きさはＩｈｚとなる。
【０１０３】
この様に、本アレイ規模のメモリセルアレイ１において、選択メモリセル３０に低抵抗化書き込み電流Ｉｓｅｌａを流す場合、非選択メモリセルを流れる漏れ電流Ｉｈｚが流れてしまう。従って書き込み電源１９７から流れる電流Ｉｐｐ＝Ｉｓｅｌａ＋Ｉｈｚとなる。電源電流Ｉｐｐの内、選択メモリセル３０に流れる電流Ｉｓｅｌａの割合を書き込み効率と定義すると、書き込み効率Ｋは次式で示される。
【０１０４】
書き込み効率Ｋ＝Ｉｓｅｌ／Ｉｐｐ×１００（％）
【０１０５】
本書き込み効率Ｋを前記電流値から求めると、
Ｋ＝Ｉｓｅｌａ／（Ｉｓｅｌａ＋Ｉｈｚ）
となり、図１３の例では、印加電流の約４分の１以下程度しか書き込みに寄与しておらず、残りの約４分の３以上は漏れ電流として無駄に流していることが判る。
【０１０６】
この様に、書き込み電源１９７からの印加電流はその多くが非選択メモリセルを流れる漏れ電流として浪費される為、書き込み時の消費電流が多大になってしまう。印加電流の内、選択メモリセルに流れる電流の割合、すなわち書き込み効率を高くすることが、消費電流の削減に繋がる。
【０１０７】
我々発明者らは、前記課題である書き込みの高効率化を解決することが可能な１つのアクセス手法を見出した。
【０１０８】
〔複数ビット同時書き込みによる高効率化〕
図１４において、各メモリセル５１は、図４に示すのと同様の構成を有し、ワード線２４とビット線２５との交点に、マトリックス状に配置されている。ワード線２４はＷＬ０〜ＷＬ（ｎ−１）のｎ本がそれぞれＸ方向に平行に配置され、ビット線２５はＢＬ０〜ＢＬ（ｍ−１）のｍ本が平行かつワード線２４と直交してＹ方向に配置され、各ワード線２４と各ビット線２５の各交点位置にメモリセル５１が配置されてメモリセルアレイ１が構成されている。ここで、メモリセルアレイ１は、論理的に、あるビットに接続されるメモリセルから構成される、データ記憶を目的とする第１のメモリセル群と、その第１のメモリセル群に接続されるワード線ＷＬ０〜ＷＬ（ｎ−１）と同一のワード線ＷＬ０〜ＷＬ（ｎ−１）に接続される、他のビット線（Ａ本のビット線）に接続されるメモリセルから構成される第２のメモリセル群とで構成される。このような構成において、複数（（Ａ＋１）本）の選択ビット線と１つの選択ワード線との交点に位置する複数のメモリセルに対して同時に書き込みを実施するケースを説明する。
【０１０９】
いま、図１４において、ＷＬ１には選択ワード線としてグランド（ＧＮＤ）電圧がワード線用書き込み回路１５０２から印加され、少なくとも１本のＢＬ０には、データを記憶させる為に、選択された選択ビット線として書き込み電圧ＶＰＰの電源が第１のビット線用書き込み回路１５０３から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ０との交点に位置するメモリセル２６０がデータ記憶用の（データ記憶を目的とする）メモリセル（つまり、第１のメモリセル群１５００に属するメモリセル）として選択され、書き込みが実行されている。一方、同時にＢＬ１〜ＢＬ７の７ｂｉｔ（Ａ本の選択ビット線の一例）が、データを記憶させる為或いはデータの記憶を目的としない書き込み動作を実行する為に選択された選択ビット線として、書き込み電圧ＶＰＰの電源が第２のビット線用書き込み回路１５０４から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ１〜ＢＬ７との交点に位置する７ｂｉｔのメモリセル２６１〜２６７がデータ記憶用或いはデータ記憶を目的としない書き込み動作用のメモリセル（つまり、第２のメモリセル群１５０１に属するメモリセル）として選択され、選択メモリセル２６０と同様の書き込み動作が実行されている。
【０１１０】
従って、少なくとも１ビットはデータ記憶を目的として、他のビットはデータ記憶を目的として或いは目的としない書き込み行為が行われるので、同一ワード線上の８ｂｉｔ（（１＋Ａ）ビットの一例）が書き込み行為対象ビット（８ビット分の選択メモリセル１２６）として選択される。
【０１１１】
なお、「データ記憶を目的とするメモリセル」とは、データ記憶のために用いられるメモリセルであり、データ保持機能を有する。一方、「データ記憶を目的としないメモリセル」とは、データ記憶のために用いられるのではなく、単にデータの書き込み対象となるメモリセルであり、必ずしもデータ保持機能を有していなくてもよい。後述するように、「データ記憶を目的としないメモリセル」は、常に一定数（例えば、８ビット）のメモリセルに対して同じデータ（「１（低抵抗状態）」又は「０（高抵抗状態）」）を書き込む際にダミー的に用いられる。たとえば、常に８ビットの同時書き込みをする場合において、３つのメモリセルに対して「１」を書き込むときには、３個の「データ記憶を目的とするメモリセル」と５個の「データ記憶を目的としないメモリセル」からなる８個のメモリセルに対して、同時に「１」を書き込む。「データ記憶を目的としないメモリセル」は、このような用途に用いられる。
【０１１２】
なお、本例の選択メモリセル１２６は、同時に選択された８ｂｉｔの選択メモリセル２６０〜２６７の一例を表現しているだけなので、選択メモリセル１２６は、１本の選択ワード線ＷＬ１と連続する８本の選択ビット線ＢＬ０〜ＢＬ７との交点に位置する８個のメモリセルを選択した場合のメモリセルの集まりの一例であり、必ずしも隣り合ったメモリセルである必要はない。
【０１１３】
書き込み電源１９７は書き込み時の電圧（書き込み電圧）ＶＰＰを発生する電源である。第１のビット線用書き込み回路１５０３及び第２のビット線用書き込み回路１５０４に内蔵、或いは、第１のビット線用書き込み回路１５０３及び第２のビット線用書き込み回路１５０４を介し、更に、第１のビット線用書き込み回路１５０３とＢＬ０との間の第１のビット線選択回路（図示していない）及び第２のビット線用書き込み回路１５０４とＢＬ１〜ＢＬ７との間の第２のビット線選択回路（図示していない）を介して、電圧ＶＰＰを発生する書き込み電源１９７は電気的に８本の選択ビット線ＢＬ０〜ＢＬ７に接続される。なお、第１のビット線選択回路は、第１のメモリセル群の１本のビット線を第１のビット線として選択する回路である。また、第２のビット線選択回路は、第２のメモリセル群のＡ本（Ａは１以上の整数）のビット線を第２のビット線として選択する回路である。
【０１１４】
一方、ワード線用書き込み回路１５０２及びワード線選択回路（図示していない）を介して、一本の選択ワード線ＷＬ１に対して、電気的にグランド（ＧＮＤ）電圧０Ｖが接続される。他の非選択ビット線と非選択ワード線とは、それぞれ、前記第１のビット線選択回路及び前記第２のビット線選択回路と、前記ワード線選択回路によって電気的に遮断され、高インピーダンス（Ｈｉ−ｚ）状態となっている。つまり、第１のビット線選択回路及び第２のビット線選択回路は、非選択ビット線を高インピーダンス状態にする。なお、ワード選択回路は、メモリセルアレイに対して、１本のワード線を選択ワード線として選択し、他の非選択ワード線を高インピーダンス状態にする回路である。
【０１１５】
従って、各選択メモリセルの二つの端子のうち、電流制御素子２９に繋がる一方の端子には書き込み電圧ＶＰＰが印加され、抵抗変化素子１０に繋がる他方の端子にはＧＮＤ電圧が印加される。これにより、低抵抗化書き込み行為が８ｂｉｔ同時に行われることとなる。
【０１１６】
なお、前記選択ビット線から選択ワード線に電流が流れるのとは逆に、選択ワード線から選択ビット線に電流が流れる場合の高抵抗化書き込みにおいても、複数の選択ビット線に電気的にグランド（ＧＮＤ）電圧等の低電圧を印加し、一本の選択ワード線に電気的に書き込み電圧ＶＰＰ等の高電圧を印加することで、８（つまり、１＋Ａ）ｂｉｔ同時の高抵抗化書き込み行為を行うことができる。
【０１１７】
なお、図１４に示す構成図はその概念を示す図であり、その一例として書き込み対象メモリセルの１ビット（第１のメモリセル群１５００）に対して書き込みを行う場合、同一ワード線上のメモリセル７ビット（第２のメモリセル群１５０１）に対しても１ビットの書き込み対象メモリセルと同じバイアス条件で書き込み行為を行っている状態を示している。従って、書き込み行為を行う複数の選択メモリセルは同一ワード線上であれば離れて選択されてもよい。
【０１１８】
なお、前記第１のビット線選択回路と第２のビット線選択回路は後に示す図２０の第１の選択回路Ｓ０＿０における第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１と同じ役割を果たす回路である。
【０１１９】
我々発明者らは、この様な同一ワード線上に接続される多ビット同時書き込みが、書き込みの高効率化を実現することが可能な書き込み手法であることを見出した。
【０１２０】
次に前記手法の高効率化の理由について図１５の等価回路及び図１６のメモリセルアレイのＩ−Ｖ特性を示すグラフを用いて説明する。
【０１２１】
図１４の８ビットの選択メモリセル２６０〜２６７とその他の非選択メモリセルとのアレイ等価回路と低抵抗化書き込み電源１９７（書き込み電圧ＶＰＰ）とＧＮＤ電源（０Ｖ）との関係を示す図を図１５に示す。
【０１２２】
図１５において、選択メモリセル２６０は、一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ０に接続されている。同様に、第２の選択メモリセル２６１は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ１に接続されている。同様に、第７の選択メモリセル２６６は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ６に接続されている。同様に、第８の選択メモリセル２６７は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ７に接続されている。なお、図面では省略しているが、第３〜第６の選択メモリセルについても、同様に、他方の端子が選択ビット線ＢＬ２〜ＢＬ５にそれぞれ接続されている。
【０１２３】
また、第１０非選択メモリセル９３０は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ０に接続されている。同様に、第１１非選択メモリセル９３１は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ１に接続されている。同様に、第１６非選択メモリセル９３６は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ６に接続されている。同様に、第１７非選択メモリセル９３７は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ７に接続されている。なお、図面では省略しているが、第１２〜第１５の非選択メモリセルについても、同様に、他方の端子が選択ビット線ＢＬ２〜ＢＬ５にそれぞれ接続されている。
【０１２４】
また、第２非選択メモリセル１９４は非選択ＷＬ群と非選択ＢＬ群との間に構成されるメモリセルである。第３非選択メモリセル１９５は非選択ＢＬ群と選択ワード線ＷＬ１との間に構成されるメモリセルである。第２非選択メモリセル１９４と第３非選択メモリセル１９５とは選択メモリセルの個数に従ってその対象数が若干変わっている。書き込み電源１９７は選択ビット線ＢＬ０〜ＢＬ７の各々に電気的に繋がっている。また、選択ワード線ＷＬ１はグランド（ＧＮＤ）電源（０Ｖ）に電気的に繋がっている。なお、非選択ビット線（図１５では非選択ＢＬ群に該当）及び非選択ワード線（図１５では非選択ＷＬ群に該当）は高インピーダンス（Ｈｉ−ｚ）状態となっている。
【０１２５】
図１５に示すメモリセルアレイの構成における多ビット同時書き込み動作の場合の非選択ワード線群（ＮＷ点）を基準としたメモリセルアレイのＩ−Ｖ特性の動作点図を１ｂｉｔ書き込み時と同一ワード線上の８ｂｉｔ同時書き込み時とを比較する形態で図１６の（ａ）及び（ｂ）に示す。図１６の（ａ）は１ｂｉｔ書き込み時の特性図で図１３と同じである。図１６の（ｂ）は、図１６の（ａ）に８ｂｉｔ同時書き込み時の第１０〜第１７非選択メモリセル９３０〜９３７を流れる電流Ｉｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７の総和（Ｉｂ＿ｎｗ×８に相当）を追記した特性図である。
【０１２６】
図１６の（ａ）（及び図１６の（ｂ））において、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流であり、特性線として、選択メモリセル３０（図１５では選択メモリセル２６０〜２６７のそれぞれに対応）を流れる電流Ｉｓｅｌ（白三角、図１５ではＩｓｅｌｉ（ｉは０から７の整数）でＩｓｅｌ０〜Ｉｓｅｌ７のそれぞれに対応）、第１０〜第１７非選択メモリセル９３０〜９３７を流れる電流Ｉｂ＿ｎｗ（黒三角、図１５ではＩｂ＿ｎｗｉ（ｉは０から７の整数）でＩｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７のそれぞれに対応）、第２非選択メモリセル１９４及び第３非選択メモリセル１９５を流れる電流Ｉｎｗ＿ｗ（黒三角）の計３本が描かれている。
【０１２７】
低抵抗化書き込みを行う為、書き込み電圧ＶＰＰとしてＶＰＰａ（図１６の（ｂ）ではＶＰＰｉ、ＶＰＰｉ＝ＶＰＰａ）を印加する。このとき、選択メモリセル３０に流れる電流ＩｓｅｌはＩｓｅｌａ（図１６の（ｂ）ではＩｓｅｌｉ、Ｉｓｅｌｉ＝Ｉｓｅｌａ）となる。
【０１２８】
第１０〜第１７非選択メモリセル９３０〜９３７に流れる電流Ｉｂ＿ｎｗ（それぞれＩｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７）の特性は、電圧が書き込み電圧ＶＰＰで、かつ、電流がＩｂ＿ｎｗ＝０Ａの点を起点とすると図１６の（ａ）及び（ｂ）におけるＩｂ＿ｎｗ特性（i）となる。また、第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗの特性は電圧が０Ｖで、かつ、電流がＩｎｗ＿ｗ＝０Ａの点を起点とすると図１６の（ａ）及び（ｂ）におけるＩｎｗ＿ｗ特性となる。図１６の（ａ）において、書き込み電圧ＶＰＰ＝ＶＰＰａを印加したときに流れる電流は、Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗとなる各特性の交点（ＮＷ点の動作点）における電流であり、その電流の大きさはＩｈｚとなる。従って書き込み電源１９７から流れる電流Ｉｐｐ＝Ｉｓｅｌａ＋Ｉｈｚとなる。電源電流Ｉｐｐの内、選択メモリセルに流れる電流Ｉｓｅｌａの割合、つまり、書き込み効率Ｋは、図１６の（ａ）の例では、約２５％となる。
【０１２９】
また、図１６の（ａ）において、この時のＮＷ点の動作電圧はＶｎｗａとなる。
【０１３０】
一方、同一選択ワード線上の８個のメモリセルに対して同時に書き込む場合、各選択ビット線毎に書き込み電源１９７から各々書き込み電圧ＶＰＰが印加される。第１０〜１７の８グループの非選択メモリセル９３０〜９３７を介して非選択ＷＬ群に電流が流れ、その総和は１ｂｉｔ書き込み時の８倍となる。従って１ｂｉｔ書き込み時の電流（i）のＩｂ＿ｎｗを８倍した電流（図１６の（ｂ）における(ii）に示すＩｂ＿ｎｗ×８）がＮＷ点に流れるので、図１６の（ｂ）に示す特性線（ii）と第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗとの交点（ＮＷ点の動作点２）が８ｂｉｔ同時書き込み時の動作点となる。この時のＮＷ点に集中する電流はＩｈｚ８となり、この時のＮＷ点の電圧はＶｎｗｉ（Ｖｎｗｉ＞Ｖｎｗａ）に上昇する。
【０１３１】
８ｂｉｔ同時書き込み時の各ビット線に繋がる第１０〜１７非選択メモリセル９３０〜９３７を流れる各電流Ｉｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７は、ＮＷ点の電圧がＶｎｗｉの時の電流に相当するので、Ｉｂ＿ｎｗｉとなる。つまり、１ｂｉｔ書き込み時の電流Ｉｂ＿ｎｗａが８ｂｉｔ同時書き込みを行うことでＩｂ＿ｎｗｉまで減少する。
【０１３２】
従って書き込み電源１９７から一本の選択ビット線に流れ込む電流Ｉｐｐは、
Ｉｐｐ＝Ｉｓｅｌｉ＋Ｉｂ＿ｎｗｉ
となる。
【０１３３】
電流Ｉｐｐの内、選択メモリセルに流れる電流Ｉｓｅｌｉの割合、すなわち書き込み効率Ｋは、
Ｋ＝Ｉｓｅｌｉ／（Ｉｓｅｌｉ＋Ｉｂ＿ｎｗｉ）
となり、図１６の（ｂ）の例では、約５０％となる。
【０１３４】
つまり、１つの選択メモリセルに対する書き込み効率は、１ｂｉｔ書き込み時が約２５％、同一ワード線上の８ｂｉｔ同時書き込み時が約５０％であり、このような書き込み方式を行うことで、約２倍程度改善していることがわかる。
【０１３５】
この様に、同一ワード線上の複数のメモリセルに対して同時に書き込む手法は、書き込み時に非選択メモリセルに流れる漏れ電流を削減し、書き込み時の更なる低消費電流化が可能になる。
【０１３６】
なお、上述の前記同一ワード線上の多ビット同時書き込みについては、選択メモリセルの低抵抗化書き込みを例に説明したが、選択ワード線に高電圧、選択ビット線に低電圧を印加する高抵抗化書き込みについても同様の効果が期待できる。
【０１３７】
なお、前記構成に於いては、選択ワード線に対して電圧を印加する形態を例に説明したが、選択ワード線に定電流源を印加する形態においても同様の効果が期待できることは、言うまでも無い。以下、定電流の印加による書き込みにおける多ビット同時書き込みの効果について説明する。
【０１３８】
〔定電流印加書き込みにおける多ビット同時書き込みの効果〕
本メモリセル５１の抵抗変化素子１０の抵抗変化に関する特徴は、図８を用いて説明した様に、安定な低抵抗状態への抵抗変化動作を行うためには、選択メモリセル５１に所定の電流量を流す様に電流制御（電流制限）することが重要である。なお、電圧制御の場合、電流制御素子２９の特性が非線形で電圧変動に対する電流変動が極めて大きい為、流れた電流量で決まる抵抗値制御が困難である。
【０１３９】
このことから、低抵抗化書き込みにおいて電流制御を行った場合の前記同一ワード線上の多ビット同時書き込み方式に対する影響及び効果について次に説明する。
【０１４０】
図１７に定電流印加による多ビット同時書き込みを行った場合のメモリセルアレイ１のメモリセル構成概要図を示す。なお、図１７においては８ビット同時書き込みの状態が示されている。図１７は図１４のメモリセル構成概要図に対して選択ビット線ＢＬ０〜ＢＬ７に繋がる構成要素が、書き込み電源１９７のみから書き込み用定電流源２１０ａ〜２１０ｈを挿入した部分が異なるのみである。従って、図１７の構成説明では図１４と異なる部分のみとする。
【０１４１】
いま、図１７において、ＷＬ１には選択ワード線としてグランド（ＧＮＤ）電圧がワード線用書き込み回路１５０７から印加され、少なくとも１本のＢＬ０には、データを記憶させる為に、選択された選択ビット線に対して書き込み用定電流Ｉｐｓ０が第１のビット線用書き込み回路１５０８から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ０との交点に位置するメモリセル２６０がデータ記憶用（データ記憶を目的とする）のメモリセル（つまり、第１のメモリセル群１５０５に属するメモリセル）として選択され、書き込みが実行されている。一方、同時にＢＬ１〜ＢＬ７の７ｂｉｔ（Ａ本の選択ビット線の一例）が、データを記憶させる為或いはデータの記憶を目的としない書き込み動作を実行する為に選択された選択ビット線へ書き込み定電流Ｉｐｓ１〜Ｉｐｓ７が第２のビット線用書き込み回路１５０９から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ１〜ＢＬ７との交点に位置する７ｂｉｔのメモリセル２６１〜２６７がデータ記憶用或いはデータ記憶を目的としない書き込み動作用のメモリセル（つまり、第２のメモリセル群１５０６に属するメモリセル）として選択され、選択メモリセル２６０と同様の書き込み動作が実行されている。
【０１４２】
従って、少なくとも１ビットはデータ記憶を目的として、他のビットはデータ記憶を目的として或いは目的としない書き込み行為が行われるので、同一ワード線上の８ｂｉｔが書き込み行為対象ビット（８ビット分の選択メモリセル１２６）として選択される。
【０１４３】
なお、本例の選択メモリセル１２６は、同時に選択された８ｂｉｔの選択メモリセル２６０〜２６７の一例を表現しているだけなので、選択メモリセル１２６は、１本の選択ワード線ＷＬ１と連続する８本の選択ビット線ＢＬ０〜ＢＬ７との交点に位置する８個のメモリセルを選択した場合のメモリセルの集まりの一例であり、必ずしも隣り合ったメモリセルである必要はない。
【０１４４】
書き込み用定電流源２１０ａ〜２１０ｈは書き込み時の電流（書き込み電流）Ｉｐｓ０〜Ｉｐｓ７を発生する電源である。第１のビット線用書き込み回路１５０８及び第２のビット線用書き込み回路１５０９に内蔵、或いは、第１のビット線用書き込み回路１５０８及び第２のビット線用書き込み回路１５０９を介し、更に、第１のビット線用書き込み回路１５０８とＢＬ０との間の第１のビット線選択回路（図示していない）及び第２のビット線用書き込み回路１５０９とＢＬ１〜ＢＬ７との間の第２のビット線選択回路（図示していない）を介して、電流Ｉｐｓ０〜Ｉｐｓ７を発生する電流源は電気的に８本の選択ビット線ＢＬ０〜ＢＬ７に接続印加される。
【０１４５】
なお、書き込み用定電流源２１０ａ〜２１０ｈから供給される電流Ｉｐｓ０〜Ｉｐｓ７は、ほぼ同じ電流量である。
【０１４６】
一方、ワード線用書き込み回路１５０７及びワード線選択回路（図示していない）を介して、一本の選択ワード線ＷＬ１に対して、電気的にグランド（ＧＮＤ）電圧０Ｖが接続され、他の非選択ビット線と非選択ワード線は前記ワード線選択回路によって電気的に遮断され、高インピーダンス（Ｈｉ−ｚ）状態となっている。
【０１４７】
従って、各選択メモリセルの二つの端子のうち、電流制御素子２９に繋がる一方の端子から書き込み電流Ｉｐｓ０〜Ｉｐｓ７が印加され、抵抗変化素子１０に繋がる他方の端子にはＧＮＤ電圧が印加される。これにより、低抵抗化書き込み行為が８ｂｉｔ同時に行われることとなる。
【０１４８】
なお、前記選択ビット線から選択ワード線に電流が流れるのとは逆に、選択ワード線から選択ビット線に電流が流れる場合の高抵抗化書き込みにおいても、複数の選択ビット線に電気的にシンク用定電流を印加し、一本の選択ワード線に電気的に書き込み電圧ＶＰＰ等の高電圧を印加することで、８ｂｉｔ同時の高抵抗化書き込み行為を行うことができる。
【０１４９】
なお、図１７に示す構成図はその概念を示す図であり、その一例として書き込み対象メモリセルの１ビット（第１のメモリセル群）に対して書き込みを行う場合、同一ワード線上のメモリセル７ビット（第２のメモリセル群）に対しても１ビットの書き込み対象メモリセルと同じバイアス条件で書き込み行為を行っている状態を示している。従って、書き込み行為を行う複数の選択メモリセルは同一ワード線上であれば離れて選択されてもよい。
【０１５０】
なお、前記第１のビット線選択回路と第２のビット線選択回路は後に示す図２０の第１の選択回路Ｓ０＿０における第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１と同じ役割を果たす回路である。
【０１５１】
図１７の構成概要図をメモリセルアレイ等価回路として表現したものが図１８となる。図１８も図１５のメモリセルアレイ等価回路に対して選択ビット線ＢＬ０〜ＢＬ７に繋がる構成要素が、書き込み電源１９７のみから書き込み用定電流源を挿入した部分が異なるのみである。
【０１５２】
多ビット同時書き込みによる効果で説明した様に、１ｂｉｔ書き込みに対して同一ワード線上の多ビット同時書き込みは書き込み効率が高い、つまり各選択ビット線に流し込む電流の内、選択メモリセルに流れる電流の割合が多くなるので、流れる電流量によって抵抗値が決まる低抵抗化書き込みを定電流印加にて行う場合は、同時書き込みビット数に依存して設定抵抗値が異なることが予想される。
【０１５３】
このことを確認する為、図１８のメモリセルアレイ等価回路を用いた書き込みシミュレーションを行った。シミュレーションの方法としては、選択した抵抗変化素子１０に掛かる電圧ＶＲが所定の電圧に到達すると、抵抗変化素子１０の抵抗値が、その抵抗変化素子１０流れる電流量とＶＲとによって決まる（つまり、その抵抗値がＶＲ／電流量となる）様な可変抵抗素子モデルを用いている。これにより、同時書き込みビット数に対する抵抗変化素子１０を流れる電流とその時の抵抗値を求めた。
【０１５４】
その結果を示すグラフを図１９Ａ及び図１９Ｂに示す。
【０１５５】
図１９Ａは、横軸に同時書き込みビット数、縦軸に低抵抗化書き込み対象の選択メモリセルを流れる電流を表すグラフである。図１９Ａのグラフによると、１ビット書き込みでは選択メモリセルを流れる電流がＩｌ１であるのに対し、同一ワード線上の同時書き込みビット数が増加するに従ってセル電流が増え、８ビット同時書き込みではＩｌ８まで増加している。
【０１５６】
図１９Ａの電流値から前記計算方法に従って低抵抗設定値をグラフ化したものを図１９Ｂに示す。
【０１５７】
図１９Ｂは横軸に同時書き込みビット数、縦軸に低抵抗化書き込み対象の抵抗変化素子の設定抵抗値を表すグラフである。図１９Ｂのグラフによると、１ビット書き込みでは選択メモリセルに流れる電流がＩｌ１であるが、抵抗変化素子に掛かる電圧ＶＲが抵抗変化に必要な閾値電圧に達しない為、抵抗変化（低抵抗化）は起こらず、高抵抗（ＨＲ）状態相当のＲｌ１となっている。同時書き込みビット数が２ビット以上で抵抗変化素子の抵抗変化（低抵抗化）が起こっている。同時書き込みビット数が増加するに従って設定抵抗値は低下し、８ビット同時書き込みではＲｌ８まで低抵抗化している。
【０１５８】
この様に、同一ワード線上の複数のメモリセルに同時に書き込む手法は、書き込み効率が向上することによる低消費電力効果の側面と共に、選択メモリセル内の抵抗変化素子１０を低抵抗状態に書き込み設定する場合において効率的に低抵抗化設定を行うこと（つまり、抵抗変化素子１０の低抵抗状態における抵抗値を制御すること）が可能となる。
【０１５９】
以上のことをまとめると、クロスポイント型抵抗変化不揮発性記憶装置において、同一ワード線上の複数のメモリセルに対して同時に書き込む際の駆動方法として、以下の方法が考えられる。
【０１６０】
つまり、メモリセルアレイを構成するメモリセルが、ワード線を共有する２つのメモリセル群、つまり、（i）データ記憶を目的とする第１のメモリセル群と、（ii）データ記憶を目的とする、あるいは、目的としない第２のメモリセル群とで構成される場合に、メモリセルアレイを構成する第１のメモリセル群の所定のメモリセルに対して第１の抵抗状態（高抵抗状態／低抵抗状態）を書き込むときは、ワード線用書き込み回路で、第１の電圧又は第１の電流を、選択ワード線に供給し、かつ、第１のビット線用書き込み回路で、第３の電圧又は第３の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路で、第３の電圧又は第３の電流を前記第２のメモリセル群のＡ本のビット線に供給する。
【０１６１】
具体的には、ワード線用書き込み回路が１つの選択ワード線に第１の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第３の電圧を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施する。
【０１６２】
あるいは、ワード線用書き込み回路が１つの選択ワード線に第１の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第３の電流を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施する。
【０１６３】
一方、第１のメモリセル群の所定のメモリセルに対して第２の抵抗状態（低抵抗状態／高抵抗状態）を書き込むときは、ワード線用書き込み回路で、第２の電圧又は第２の電流を選択ワード線に供給し、かつ、第１のビット線用書き込み回路で、第４の電圧又は第４の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路で、第４の電圧又は第４の電流を第２のメモリセル群のＡ本のビット線に供給する。
【０１６４】
具体的には、ワード線用書き込み回路が１つの選択ワード線に第２の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第４の電圧を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施する。
【０１６５】
あるいは、ワード線用書き込み回路が１つの選択ワード線に第２の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第４の電流を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施する。
【０１６６】
特に、メモリセルに対して定電流を印加して書き込むことで、抵抗変化素子の低抵抗状態での抵抗値を所望の値に設定することができる。
【０１６７】
ここで、第１及び第２のビット線用書き込み回路は、複数の選択ビット線の各々に電圧を印加する場合には、ほぼ同じ（実質的に同じ）レベルの電圧を印加するのが好ましい。また、第１及び第２のビット線用書き込み回路は、複数の選択ビット線の各々に電流を印加する場合には、ほぼ同じ（実質的に同じ）電流量の電流を供給するのが好ましい。これにより、メモリセルを構成する抵抗変化素子に印加される電圧又は電流が同じ値に揃えられるので、いずれのメモリセルを構成する抵抗変化素子であっても、ほぼ等しい高抵抗状態又は低抵抗状態に設定され、安定した書き込みが実現される。
【０１６８】
〔クロスポイント構造のメモリセルアレイへの書き込み動作〕
前述したように、低抵抗状態の安定化を図るには、データの記憶を目的とするメモリセルの他に、データの記憶を目的としないメモリセルを設け、それらに対して書込み動作を実行することにより、同一ワード線上で常に一定数のビットに対して同時に書込み電圧、書込み電流を印加する。
【０１６９】
ここで、上述のような多ビット同時書込みにおける課題を説明するため、ワード線駆動回路からの同時書込みされる各ビットまでの距離に着目し、クロスポイント構造のメモリセルアレイへの書き込み動作について説明する。
【０１７０】
図１Ａ又は図１Ｂと同様に、メモリセル５１をマトリックス状に配置したメモリセルアレイの構成図の一例を図２０に示す。
【０１７１】
図２０に示すメモリセルアレイは、ワード線駆動回路４０−１により駆動されるｎ本のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１と、ワード線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０＿０〜ＢＬ０＿ｋ−１＿ｍ−１とを有し、ワード線方向にｋ個の区画（メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１）に分割されている。多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１のそれぞれについて１本のビット線が選択され、合計ｋビットの同時書き込みが行われる。
【０１７２】
メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
【０１７３】
メモリセルアレイ区画Ｍ０＿０は、ｎ本のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１と、ｍ本のビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１とを有している。このメモリセルアレイ区画Ｍ０＿０を構成する、図２１Ａに示す抵抗変化素子１０と電流制御素子２０とが直列に接続されたメモリセル０＿０＿０＿０〜０＿ｎ−１＿０＿ｍ−１は、ワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１とビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１との交点のそれぞれに位置し、抵抗変化素子１０の一端が、対応するワード線に接続され、電流制御素子２０の一端が、対応するビット線に接続されている。
【０１７４】
なお、「メモリセルａ＿ｂ＿ｃ＿ｄ」において、添え字ａは積層構造のおける層の識別子、添え字ｂはワード線の識別子、添え字ｃは区画の識別子、添え字ｄはビット線の識別子である。また、「ワード線ＷＬａ＿ｂ」において、添え字ａは積層構造のおける層の識別子、添え字ｂはワード線の識別子である。「ビット線ＢＬａ＿ｂ＿ｃ」において、添え字ａは積層構造のおける層の識別子、添え字ｂは区画の識別子、添え字ｃはビット線の識別子である。
【０１７５】
また、メモリセルアレイ区画Ｍ０＿０において、選択制御線駆動回路４１により駆動されるサブビット線選択制御信号ＳＬ０により、ｍ本のビット線ＢＬ０＿０＿ｍ−１は、それぞれ、第１の選択回路Ｓ０＿０における第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１を介して、転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１に接続される。ｍ個の転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１は、図２１Ｂに示すように、ＮＭＯＳトランジスタ１６−１とＰＭＯＳトランジスタ１７−１、論理反転ゲート１８により各々が構成され、それぞれ、第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１を、データ線ＩＯ０に選択的に接続する。
【０１７６】
さらに、他のメモリセルアレイ区画Ｍ０＿１〜Ｍ０＿ｋ−１が、メモリセルアレイ区画Ｍ０＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０〜ＩＯｋ−１のｋ本のバス幅のデータ線を備えている。ｋ個のメモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１のそれぞれに対応するｋ個の書き込み回路６０−０〜６０−ｋ−１は、それぞれ、データ線ＩＯ０〜ＩＯｋ−１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１のそれぞれについて１本のビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０及び主ビット線選択制御信号ＣＳ０〜ＣＳｍ−１が出力され、ｋビットの同時書き込みが行われる。
【０１７７】
ところで、本メモリセルアレイの構成において、安定な抵抗変化動作を行うための、低抵抗化における電流制限には、第１の選択素子であるＮＭＯＳトランジスタ（メモリセルアレイ区画Ｍ０＿０であれば、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１）での電流制御（ソースフォロワで動作させること）が重要である。以下に、メモリセルアレイ区画Ｍ０＿０におけるＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１での電流制御について、詳細に述べる。
【０１７８】
図２２に、図７のＩＶ特性で示されるメモリセル０＿０＿０＿０〜０＿ｎ−１＿０＿ｍ−１と、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１のＩＶ特性を用い、低抵抗化時の動作点を示す。ここで、図２０のメモリセルアレイにおいて、選択ワード線をＷＬ０＿０、選択メモリセルをメモリセル０＿０＿０＿０〜０＿０＿ｋ−１＿０とする。
【０１７９】
低抵抗化時においては、データ線ＩＯ０〜ＩＯｋ−１の電圧を、ワード線ＷＬ０＿０の電圧よりも高く設定することで、図２の構造を持つメモリセル５１について、上部配線７０の電圧を基準として下部配線７１の電圧が所定電圧ＶＬＲ以上高くなり、抵抗変化素子１０は低抵抗状態に変化する。
【０１８０】
そこで、データ線ＩＯ０に電圧ＶＬを印加し、ワード線ＷＬ０＿０を０Ｖとすると、図２２に示すように、メモリセル０＿０＿０＿０のＩＶ特性と、ＮＭＯＳトランジスタＴＳ０＿０＿０のＩＶ特性ＴＳＬ１とが動作点Ａ１でバランスし、その点での電流量に基づき、図８で説明したように抵抗変化素子１０の抵抗値が定まる。一方、ＮＭＯＳトランジスタＴＳ０＿０＿０の電流供給能力を絞ると、そのＩＶ特性はＴＳＬ２で示す曲線に変化し、動作点はＡ２に移行し電流量が減少するため、動作点Ａ１の場合よりも低抵抗状態での抵抗値が高くなる。
【０１８１】
このようにして、ＮＭＯＳトランジスタＴＳ０＿０＿０をソースフォロワで動作させることにより、低抵抗化における電流制限を施す。
【０１８２】
〔多ビット書き込み動作における課題〕
書き込み転送速度の改善のための並列度向上と、抵抗状態の安定化を両立する上で、多ビット同時書き込みは有効な手法の一つである。ここで、多ビット同時書き込みにおいて、ワード線の配線抵抗がもたらす課題について説明する。
【０１８３】
図２３に、図２０のメモリセルアレイの等価回路を示す。
【０１８４】
ここでは、メモリセルアレイの等価回路として、ｋ＝９（区画数が９）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ワード線は、左端から駆動されている。なお、「メモリセルを２個ずつ束ねる」とは、２個のメモリセルの間におけるワード線の抵抗を無視する（０Ωとする）意味である。このような「束ね」は、後述するシミュレーションを用いた説明の便宜のためであり、本発明に係る抵抗変化型不揮発性記憶装置が備えるメモリセルアレイの構造を限定するものではない。
【０１８５】
低抵抗化時においては、高電位が印加されたデータ線ＩＯ０〜ＩＯ８から、転送ゲートＴＣ０＿０〜ＴＣ８＿０、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０を介して９個の選択メモリセルに流れ込んだ電流が、一本のワード線ＷＬ０＿０に収斂し、配線抵抗による電圧降下を伴いながらワード線駆動回路４０−１に流れ込む。
【０１８６】
このとき、ワード線駆動回路４０−１から遠いワード線の右端付近のメモリセル０＿０＿８＿０では、ワード線駆動回路４０−１までのワード線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮き（つまり、電圧降下）が最も大きくなるため、他のメモリセルと比べてメモリセルに流れる電流量が最小となる。
【０１８７】
図２４に、９個の各メモリセル０＿０＿０＿０〜０＿０＿８＿０において、低抵抗化のための電圧を同時印加しているときの、各メモリセル０＿０＿０＿０〜０＿０＿８＿０に流れる電流量をシミュレーションにより求めた結果を示す。ここで、この９個のメモリセルは、データの記憶を目的とするメモリセルとデータの記憶を目的としないメモリセルから成り、双方のセル数の合計が９セルとなる任意の組合せのセル数を有する。
【０１８８】
ここでは、全ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０のチャネル幅Ｗｎは同じ値とし、ワード線の配線抵抗ＲＷＬを１１．３Ω、メモリセルに流すべき電流値を１４０μＡとなるように、ＩＯデータ線に印加する低抵抗化電圧ＶＬを約５Ｖと調整して検証した。
【０１８９】
同図に示すように、ワード線の右端に位置するメモリセルの電流が約１４０μＡに対して、ワード線の左端に位置するメモリセルの電流が約１８０μＡと、約２８％の電流ばらつきが生じ、抵抗変化不全等の信頼性上の不良を引き起こす可能性が大きくなっていることが分かる。
【０１９０】
そこで、本発明者らは、鋭意、研究を重ねた結果、多ビット同時書き込みにおけるメモリセル位置依存性をほとんど持たない抵抗変化型不揮発性記憶装置を考案するに至った。そのような機能をもつ本発明に係る抵抗変化型不揮発性記憶装置は、レイアウト的、設計的及びプロセス的な制約がほとんどなく、かつ、多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みを実現できる抵抗変化型不揮発性記憶装置である。
【０１９１】
前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記複数のビット線と前記複数のワード線との交点に配置された、少なくとも抵抗変化素子を含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、前記複数のワード線を選択的に駆動する第１のワード線駆動回路とを備え、前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、前記第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、前記第１のワード線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、前記第１の選択回路が前記第１の書き込み回路と前記第１のビット線とを接続しているときにおける前記第１の選択回路の抵抗値である第１のオン抵抗値は、前記第２の選択回路が前記第２の書き込み回路と前記第２のビット線とを接続しているときにおける前記第２の選択回路の抵抗値である第２のオン抵抗値よりも大きい。
【０１９２】
この構成によって、ビット線と書き込み回路とを接続する選択回路のオン抵抗を調整することで、ワード線の配線抵抗による電圧降下に起因する電位ばらつきを補償し、書き込み時において、メモリセルアレイ内の位置に依存せずに一定のメモリセル電流に保つことができる。
【０１９３】
よって、特別な回路を設けたり特殊な構造にしたりするのではなく、ビット線用の選択回路の特性を調整することでメモリセル位置依存性を解消しているので、レイアウト的、設計的及びプロセス的な制約がほとんどなく、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが可能となる。
【０１９４】
ここで、前記第１の抵抗状態における前記メモリセルの抵抗値は、前記第２の抵抗状態における前記メモリセルの抵抗値よりも小さく、前記第１のメモリセルアレイ単位内の第１のメモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第１のメモリセルに流れる最大の電流を第１の低抵抗化電流値とし、前記第２のメモリセルアレイ単位内の第２のメモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第２のメモリセルに流れる最大の電流を第２の低抵抗化電流値とするとき、前記第１の低抵抗化電流値が前記第２の低抵抗化電流値とほぼ等しくなるように、前記第１のオン抵抗値は、前記第２のオン抵抗値よりも大きく設定されているのが好ましい。
【０１９５】
これにより、メモリセルの抵抗変化特性に影響を与える低抵抗化時の電流について、メモリセル位置依存性が解消されるので、メモリセルのより安定な抵抗変化動作が確保される。
【０１９６】
また、前記第１及び第２の選択回路は、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタで構成され、前記メモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第１及び第２の選択回路に流れる電流の方向である第１の電流方向と、前記メモリセルが前記第１の抵抗状態から前記第２の抵抗状態に遷移する際に前記第１及び第２の選択回路に流れる電流の方向である第２の電流方向とが逆であり、前記第１及び第２の選択回路は、前記第１の電流方向において前記第２の電流方向よりも基板バイアス効果が大きくなるような位置関係で前記メモリセルと接続されているのが好ましい。
【０１９７】
これにより、選択回路は、基板バイアス効果が大きくなるような位置関係でメモリセルと接続され、電流制限が必要となるメモリセルの低抵抗化において、選択回路を構成するトランジスタがソースフォロワで動作し、電流制限を行った状態で電流を流すので、メモリセルの安定した抵抗変化動作が確保される。
【０１９８】
また、前記第１の選択回路を構成するトランジスタのチャネル幅は、前記第２の選択回路を構成するトランジスタのチャネル幅よりも小さくてもよい。
【０１９９】
これにより、回路を付加することなく、選択回路のオン抵抗が調整される。
【０２００】
また、前記第１及び第２のビット線は、同一の層に形成され、前記複数のビット線には、前記第１及び第２のビット線が形成された層と別の層に形成され、前記複数のビット線のうちの少なくとも１つのビット線から構成される第３及び第４のビット線が含まれ、前記複数のメモリセルには、前記第３のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第４のビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、前記抵抗変化型不揮発性記憶装置は、前記第１の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続する第３の選択回路と、前記第２の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続する第４の選択回路とをさらに備え、前記第１及び第２のメモリセルアレイ単位においては、前記ワード線から前記メモリセルを介して前記ビット線に電流が流れたときにより高い抵抗状態に遷移するように前記メモリセルが前記ワード線及び前記ビット線に接続され、かつ、前記第３及び第４のメモリセルアレイ単位においては、前記ビット線から前記メモリセルを介して前記ワード線に電流が流れたときにより高い抵抗状態に遷移するように前記メモリセルが前記ワード線及び前記ビット線に接続され、前記第１及び第２の選択回路はＮＭＯＳトランジスタで構成され、かつ、前記第３及び第４の選択回路はＰＭＯＳトランジスタで構成され、前記第１のワード線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第３の選択回路が前記第１の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、第４の選択回路が前記第２の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きくてもよい。
【０２０１】
これにより、ワード線を共通にし、下層と上層のビット線を用いた２層のメモリセルアレイの構造において、ワード線の配線抵抗による電圧降下が補償されるとともに、低抵抗化時には、２層のメモリセルのいずれに対してもソースフォロワによる電流制限をかけた状態で選択回路が電流を流すので、メモリセルの安定した抵抗変化動作が確保される。つまり、上層メモリセルと下層メモリセルとで互いにワード線及びビット線を共有し、抵抗変化素子の形成方向を合わせてシンプルな製造工程で形成した多層クロスポイント構成においても同様の効果が見込める。
【０２０２】
また、前記複数のビット線には、前記複数のビット線のうちの少なくとも１つのビット線から構成される第３及び第４のビット線が含まれ、前記複数のメモリセルには、前記第３のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第４のビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、前記抵抗変化型不揮発性記憶装置は、前記第１の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続する第３の選択回路と、前記第２の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続する第４の選択回路とをさらに備え、前記第１のワード線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第１の書き込み回路に対して、前記第１のメモリセルアレイ単位が、前記第３のメモリセルアレイ単位よりも近くに配置され、前記第２の書き込み回路に対して、前記第２のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第３の選択回路が前記第１の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、前記第４の選択回路が前記第２の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きく、前記第３のオン抵抗値は、前記第１のオン抵抗値よりも小さく、前記第４のオン抵抗値は、前記第２のオン抵抗値よりも小さくてもよい。
【０２０３】
これにより、ワード線の配線抵抗による電圧降下が補償されるだけでなく、ビット線の配線抵抗による電圧降下も補償されるので、２次元的なメモリセルの位置に依存することなく、書き込み動作のばらつきが抑制される。つまり、ビット線方向に対しても、書き込み回路から遠端のメモリセルの選択素子の電流駆動能力がより大きくなるように設定することにより、より高精度な調整が可能となる。
【０２０４】
また、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、前記第３のビット線に書き込み電圧を印加する第３の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、前記第４のビット線に書き込み電圧を印加する第４の書き込み回路と、前記第３の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、前記第４の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、前記複数のワード線を駆動する第２のワード線駆動回路とをさらに備え、前記第１のワード線駆動回路から前記第２のワード線駆動回路に向けて、前記第１、第２、第４及び第３のメモリセルアレイ単位がこの順番で配列され、前記第３の選択回路が前記第３の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、前記第４の選択回路が前記第４の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きくてもよい。
【０２０５】
これにより、ワード線の両端のそれぞれにワード線駆動回路が設けられた場合であっても、それら両端のワード線駆動回路からの距離に依存することなく、書き込み時の電流が一定化されるので、ワード線が長い大規模なメモリセルアレイであっても、書き込み動作のばらつきが抑制される。また、ワード線をメモリセルアレイの両端から駆動する方式により、選択回路の電流駆動能力の設定幅を少なくでき、メモリセルアレイ内のレイアウト効率化を図ることが可能となる。
【０２０６】
また、前記第１及び第２の選択回路の各々は、対応するビット線に書き込み電圧を印加するビット線選択スイッチ素子と、前記ビット線選択スイッチ素子と直列に接続され、ＮＭＯＳトランジスタで構成されるＮ型電流制限素子とＰＭＯＳトランジスタで構成されるＰ型電流制限素子とが並列に接続された電流制限素子とで構成され、前記Ｎ型電流制限素子と前記Ｐ型電流制限素子とは、一方がオンの時、他方はオフとなるよう選択的にオンされ、前記第１の選択回路を構成する前記Ｎ型及びＰ型電流制限素子のうちのオンになっている一方のオン抵抗値は、前記第２の選択回路を構成する前記Ｎ型及びＰ型電流制限素子のうちのオンになっている一方のオン抵抗値よりも大きくてもよい。
【０２０７】
これにより、選択回路は、ビット線選択スイッチ素子と電流制限素子とから構成され、ビット線の選択と電流制限とが独立した素子で実現されるので、電流制限素子として、メモリセルアレイ単位ごとにＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれかを自由に選択できるので、３層以上の階層化された抵抗変化型不揮発性記憶装置に対しても、メモリセル位置依存性が抑制される。
【０２０８】
また、前記複数のメモリセルの各々は、前記抵抗変化素子と、非線形な電流電圧特性を有する電流制御素子とが直列に接続されて構成されてもよい。
【０２０９】
これにより、クロスポイント構造の抵抗変化型不揮発性記憶装置において、レイアウト的、設計的及びプロセス的な制約がほとんどなく、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが実現される。
【０２１０】
また、前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算方法の一形態は、複数のワード線に共通に接続され、ワード線駆動回路から順番に配置されたｋ個のメモリセルアレイ単位を有する抵抗変化型不揮発性記憶装置において、前記メモリセルアレイ単位で区切られる（ｋ−１）区画毎の前記ワード線の配線抵抗をＲＷＬとし、前記ワード線駆動回路に最も近い第１のメモリセルアレイ単位において選択されたメモリセルである選択メモリセルと書き込み回路とを接続する第１番目の選択回路のオン抵抗をＲ（１）とし、前記選択メモリセルが第２の抵抗状態からより抵抗値が小さい第１の抵抗状態に遷移する際に前記選択メモリセルに流れる電流を第１の低抵抗化電流値をＩ０とするとき、前記ワード線駆動回路から第ｈ番目（１≦ｈ≦ｋ）のメモリセルアレイ単位までの前記ワード線での電圧降下量ＶＷ（ｈ）を、各ワード線の区画毎の電圧降下量の総和として、少なくとも前記Ｉ０と前記ＲＷＬとの積と前記変数ｈとを用いて計算し、第ｈ番目のメモリセルアレイ単位おいて選択されたメモリセルと書き込み回路とを接続する第ｈ番目の選択回路のオン抵抗Ｒ（ｈ）を、少なくとも前記Ｉ０と前記Ｒ（１）と前記ＶＷ（ｈ）とを用いて計算することで、第１番目〜第ｋ番目の前記メモリセルアレイ単位に対応する第１番目〜第ｋ番目の低抵抗化電流値がほぼ等しくなるように、第１番目〜第ｋ番目の前記メモリセルアレイ単位に対応する第１番目〜第ｋ番目の選択回路のオン抵抗値を設定する。
【０２１１】
より具体的には、前記ｋを５とし、前記第１番目〜第５番目の選択回路の各々のオン抵抗値の逆数の比を、それぞれ、０．８１、０．８８、０．９４、０．９８、１．００を中心とする±０．０４の範囲内と定められている。
【０２１２】
これにより、ワード線の配線抵抗により電圧降下を補償する機能を備える抵抗変化型不揮発性記憶装置を構成する選択回路が設計される。
【０２１３】
また、前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置における書き込み方法の一形態は、上記抵抗変化型不揮発性記憶装置における書き込み方法であって、前記第１のワード線駆動回路が前記複数のワード線を選択的に駆動し、前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う。
【０２１４】
これにより、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが可能となる。
【０２１５】
また、前記従来の課題を解決するために、本発明に係る１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置の一形態は、複数のビット線と、前記複数のビット線と交差する複数のワード線及び複数のソース線と、前記複数のビット線と前記複数のソース線との交点に配置され、前記複数のワード線のそれぞれによりオン及びオフが制御される選択素子と抵抗変化素子とを含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、前記複数のソース線を駆動する第１のソース線駆動回路と、前記複数のワード線を選択的に駆動するワード線駆動回路とを備え、前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、前記第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、前記第１のソース線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、前記第１のメモリセルアレイ単位に含まれる前記選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、前記第２のメモリセルアレイ単位に含まれる前記選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きい。
【０２１６】
この構成によって、ビット線と書き込み回路とを接続する選択回路のオン抵抗を調整することで、ソース線の配線抵抗による電圧降下に起因する電位ばらつきを補償し、書き込み時において、メモリセルアレイ内の位置に依存せずに一定のメモリセル電流に保つことができる。
【０２１７】
よって、特別な回路を設けたり特殊な構造にしたりするのではなく、ビット線用の選択回路の特性を調整することでメモリセル位置依存性を解消しているので、レイアウト的、設計的及びプロセス的な制約がほとんどなく、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが可能となる。
【０２１８】
また、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、前記第３のビット線に書き込み電圧を印加する第３の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、前記第４のビット線に書き込み電圧を印加する第４の書き込み回路と、前記第３の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、前記第４の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、前記複数のソース線を駆動する第２のソース線駆動回路とをさらに備え、前記第１のソース線駆動回路から第２のソース線駆動回路に向けて、前記第１、第２、第４、第３のメモリセルアレイ単位がこの順番で配列され、前記第３のメモリセルアレイ単位に含まれる前記選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、前記第４のメモリセルアレイ単位に含まれる前記選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きくてもよい。
【０２１９】
これにより、ソース線の両端のそれぞれにソース線駆動回路が設けられた場合であっても、それら両端のソース線駆動回路からの距離に依存することなく、書き込み時の電流が一定化されるので、ソース線が長い大規模なメモリセルアレイであっても、書き込み動作のばらつきが抑制される。また、ソース線をメモリセルアレイの両端から駆動する方式により、選択回路の電流駆動能力の設定幅を少なくでき、メモリセルアレイ内のレイアウト効率化を図ることが可能となる。
【０２２０】
また、前記複数のメモリセルには、前記第１のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第２のビット線に接続され、前記複数のソース線と前記複数のワード線が前記第３のメモリセルアレイ単位と共通接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、前記抵抗変化型不揮発性記憶装置は、前記第１のソース線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第１の書き込み回路に対して、前記第１のメモリセルアレイ単位が、前記第３のメモリセルアレイ単位よりも近くに配置され、前記第２の書き込み回路に対して、前記第２のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第３のメモリセルアレイ単位に含まれる前記選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、前記第４のメモリセルアレイ単位に含まれる前記選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きく、前記第１のオン抵抗値は、前記第３のオン抵抗値よりも大きく、前記第２のオン抵抗値は、前記第４のオン抵抗値よりも大きくてもよい。
【０２２１】
これにより、ソース線の配線抵抗による電圧降下が補償されるだけでなく、ビット線の配線抵抗による電圧降下も補償されるので、２次元的なメモリセルの位置に依存することなく、書き込み動作のばらつきが抑制される。つまり、ビット線方向に対しても、書き込み回路から遠端のメモリセルの選択素子の電流駆動能力がより大きくなるように設定することにより、より高精度な調整が可能となる。
【０２２２】
また、前記従来の課題を解決するために、本発明に係る１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置における書き込み方法の一形態は、上記抵抗変化型不揮発性記憶装置における書き込み方法であって、前記第１のソース線駆動回路が、前記複数のソース線を選択的に駆動し、前記ワード線駆動回路が、前記複数のワード線のうち、前記第１のソース線駆動回路が駆動したソース線に対応するワード線を選択的に駆動し、前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う。
【０２２３】
これにより、１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置における書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが可能となる。
【０２２４】
以下、本発明に係る抵抗変化型不揮発性記憶装置の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、動作手順などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【０２２５】
（実施の形態１）
＜＜単層クロスポイント構造への適用＞＞
図２５に、本発明の実施の形態１における、単層クロスポイント構造のメモリセルアレイを備える抵抗変化型不揮発性記憶装置の回路構成を示す。なお、以下では、「抵抗変化型不揮発性記憶装置」を、単に「メモリセルアレイ」ともよぶ。
【０２２６】
本メモリセルアレイは、ワード線駆動回路４０−１により駆動されるｎ本のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１、ワード線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０＿０〜ＢＬ０＿ｋ−１＿ｍ−１を有し、ワード線方向にｋ個の区画（メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１）に分割されている。多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１のそれぞれについて１本のビット線が選択され、合計ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
【０２２７】
メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
【０２２８】
メモリセルアレイ区画Ｍ０＿０は、ｎ本のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１と、ｍ本のビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１を有している。このメモリセルアレイ区画Ｍ０＿０を構成する、図２１Ａに示すクロスポイント構造のメモリセル０＿０＿０＿０〜０＿ｎ−１＿０＿ｍ−１は、ワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１とビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１との交点のそれぞれに位置し、抵抗変化素子１０の一端が、対応するワード線に接続され、電流制御素子２０の一端が、対応するビット線に接続されている。
【０２２９】
また、メモリセルアレイ区画Ｍ０＿０において、選択制御線駆動回路４１により駆動されるサブビット線選択制御信号ＳＬ０により、ｍ本のビット線ＢＬ０＿０＿ｍ−１は、それぞれ、第１の選択回路Ｓ０＿０における第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１を介して、図２１Ｂに示す転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１に接続され、さらに、転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１を介して、データ線ＩＯ０に選択的に接続される。なお、本実施の形態では、第１の選択回路Ｓ０＿０が第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１と転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１との直列接続から構成されているが、いずれもスイッチ素子として機能するので、本実施の形態では、転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１は必ずしも必要ではない。後述する他の実施の形態で説明するように、ビット線がサブビット線、及び、サブビット線どうしを接続する主ビット線の２種類によって２次元的に構成された場合には、第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１がサブビット線と主ビット線との接続／非接続の切り替えを行い、転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１が主ビット線と書き込み回路との接続／非接続の切り替えを行う。よって、ビット線が２次元的に構成された場合に、複数の選択回路が２種類のスイッチ素子（ＮＭＯＳトランジスタ、転送ゲート）の直列接続で構成される意義がある。
【０２３０】
さらに、他のメモリセルアレイ区画Ｍ０＿１〜Ｍ０＿ｋ−１が、メモリセルアレイ区画Ｍ０＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０〜ＩＯｋ−１のｋ本のバス幅のデータ線を備えている。ｋ個のメモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１のそれぞれに対応するｋ個の書き込み回路６０−０〜６０−ｋ−１は、それぞれ、データ線ＩＯ０〜ＩＯｋ−１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１のそれぞれについて１本のビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０及び主ビット線選択制御信号ＣＳ０〜ＣＳｍ−１が出力され、ｋビットの同時書き込みが行われる。
【０２３１】
本実施の形態における特徴は、選択素子の一例であるＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿ｋ−１＿ｍ−１に関して、ワード線駆動回路４０−１からの距離に応じて、ワード線の配線抵抗による電圧降下を補償するために、区画毎に、各区画（Ｍ０＿０〜Ｍ０＿ｋ−１）に属する選択回路（Ｓ０＿０〜Ｓ０＿ｋ−１）のオン抵抗をワード線駆動回路４０−１からの距離が遠くなるに従い低くなるよう設定し、各区画間のメモリセルの書き込み電流のばらつきを抑制する。さらにその１つの方法として、各区画の選択素子のチャネル幅を離散的に変調（つまり、ワード線駆動回路４０−１からの距離が遠くなるに従いオン抵抗値が低くなるようオン抵抗値を調整）していることである。もちろん、メモリセルの書き込み電流のばらつきをさらに抑制するためには、各区画内においても、各選択素子や転送ゲートのオン抵抗をワード線駆動回路４０−１からの距離が遠くなるに従い低くなるよう設定してもよい。
【０２３２】
ここで、図２に示すクロスポイント構造のメモリセルにおいて、上部電極１１に接する第２の抵抗変化層１２と、下部電極１４に接する第１の抵抗変化層１３に関しては、ＴａＯｘ（０．８≦ｘ≦１．９）あるいは、ＨｆＯｘ（０．９≦ｘ≦１．６）、もしくはＭＯｘで表される組成を有する第１の酸素不足型の遷移金属酸化物を含む第１の領域とＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物を含む第２の領域との積層のいずれにも適用可能である（特許文献４（特許第４５４５８２３号公報）、特許文献５（特許第４４６９０２２号公報）、特許文献６（特許第４５５５３９７号公報）を参照）。
【０２３３】
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置は、特徴的な構成要素として、複数のビット線ＢＬ０＿０＿０〜ＢＬ０＿ｋ−１＿ｍ−１、それら複数のビット線ＢＬ０＿０＿０〜ＢＬ０＿ｋ−１＿ｍ−１と交差する複数のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１、複数のメモリセル０＿０＿０＿０〜０＿ｎ−１＿ｋ−１＿ｍ−１、第１の書き込み回路（例えば、書き込み回路６０−０）、第２の書き込み回路（例えば、書き込み回路６０−ｋ−１）、第１の選択回路（例えば、選択回路Ｓ０＿０）、第２の選択回路（例えば、選択回路Ｓ０＿ｋ−１）、及び、第１のワード線駆動回路（ワード線駆動回路４０−１）を備える。
【０２３４】
複数のメモリセル０＿０＿０＿０〜０＿ｎ−１＿ｋ−１＿ｍ−１は、複数のビット線ＢＬ０＿０＿０〜ＢＬ０＿ｋ−１＿ｍ−１と複数のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１との交点に配置された、少なくとも抵抗変化素子１０を含んで構成され、第１の抵抗状態（例えば、低抵抗状態）及び第２の抵抗状態（例えば、高抵抗状態）の少なくとも二つの抵抗状態を可逆的に変化する。
【０２３５】
第１の書き込み回路（例えば、書き込み回路６０−０）は、複数のメモリセルのうち、複数のビット線のうちの少なくとも１つのビット線である第１のビット線（例えば、ビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１）に接続されたメモリセルの集まりを第１のメモリセルアレイ単位（メモリセルアレイ区画Ｍ０＿０）としたときに、第１のビット線に選択的に書き込み電圧を印加する回路である。
【０２３６】
第２の書き込み回路（例えば、書き込み回路６０−ｋ−１）は、複数のメモリセルのうち、複数のビット線のうちの第１のビット線とは異なる少なくとも１つのビット線である第２のビット線（例えば、ビット線ＢＬ０＿ｋ−１＿０〜ＢＬ０＿ｋ−１＿ｍ−１）に接続されたメモリセルの集まりを第２のメモリセルアレイ単位（メモリセルアレイ区画Ｍ０＿ｋ−１）としたときに、第２のビット線に選択的に書き込み電圧を印加する回路である。
【０２３７】
第１の選択回路（例えば、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１を含む選択回路Ｓ０＿０）は、第１の書き込み回路と第１のビット線のうちの少なくとも１つとを接続又は非接続にする回路である。
【０２３８】
第２の選択回路（例えば、ＮＭＯＳトランジスタＴＳ０＿ｋ−１＿０〜ＴＳ０＿ｋ−１＿ｍ−１を含む選択回路Ｓ０＿ｋ−１）は、第２の書き込み回路と第２のビット線のうちの少なくとも１つとを接続又は非接続にする回路である。
【０２３９】
第１のワード線駆動回路（ワード線駆動回路４０−１）は、複数のワード線を選択的に駆動する回路である。
【０２４０】
ここで、複数のメモリセル０＿０＿０＿０〜０＿ｎ−１＿ｋ−１＿ｍ−１には、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。そして、第１及び第２の書き込み回路は、それぞれ、第１及び第２のビット線に対して同時に書き込み電圧を印加する。このとき、第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
【０２４１】
ここで、特徴的な点は、（１）第１のワード線駆動回路に対して、第１のメモリセルアレイ単位が、第２のメモリセルアレイ単位よりも近くに配置され、かつ、（２）第１の選択回路（例えば、選択回路Ｓ０＿０を構成するＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１）が第１の書き込み回路と第１のビット線とを接続しているときにおける第１の選択回路の抵抗値である第１のオン抵抗値は、第２の選択回路（例えば、選択回路Ｓ０＿ｋ−１を構成するＮＭＯＳトランジスタＴＳ０＿ｋ−１＿０〜ＴＳ０＿ｋ−１＿ｍ−１）が第２の書き込み回路と第２のビット線とを接続しているときにおける第２の選択回路の抵抗値である第２のオン抵抗値よりも大きいことである。それを実現する一例として、本実施の形態では、第１の選択回路を構成するトランジスタのチャネル幅は、第２の選択回路を構成するトランジスタのチャネル幅よりも小さく設定されている。
【０２４２】
このような構成を備える本実施の形態における抵抗変化型不揮発性記憶装置では、図２６のフローチャートに示されるように、以下の多ビット同時書き込みが行われる。つまり、選択制御線駆動回路４１がサブビット線選択制御信号及び主ビット線選択制御信号を出力することによって複数のメモリセルアレイ区画（Ｍ０＿０〜Ｍ０＿ｋ−１）のそれぞれについて１本のサブビット線を選択する（Ｓ１）。そして、第１のワード線駆動回路（ワード線駆動回路４０−１）が複数のワード線を選択的に駆動するとほぼ同時に、複数の書き込み回路（書き込み回路６０−０〜６０−ｋ−１）が、それぞれ、選択されたサブビット線（例えば、ビット線ＢＬ０＿０、・・、ＢＬ０＿ｋ−１＿０）に対して同時に書き込み電圧を印加する（Ｓ２）ことにより、複数のメモリセルアレイ単位（メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１）のそれぞれに含まれるメモリセルに対して同時に書き込みを行う。
【０２４３】
〔低抵抗化に関する等価回路〕
低抵抗化時のメモリセル電流の安定化に関する、本発明の回路構成での効果を説明するため、まず等価回路を示し、それを元に低抵抗化時の動作点を吟味する。
【０２４４】
ここで、メモリセルアレイの等価回路の例として、ｋ＝９（区画数が９）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ワード線は、メモリセルアレイの左端から駆動されている。
【０２４５】
図２７に、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０（ここでは、９個の区画のそれぞれに属する９個のＮＭＯＳトランジスタ）各々のチャネル幅Ｗｎ０〜Ｗｎ８の比率を示す。同図に示すようにワード線駆動回路４０−１に近端の区画に属するＮＭＯＳトランジスタほどそのチャネル幅は小さく、遠端の区画に属するＮＭＯＳトランジスタほどそのチャネル幅は大きくなるように離散的に定める。
【０２４６】
図２８に、図２５のメモリセルアレイの等価回路を示す。低抵抗化時においては、データ線ＩＯ０〜ＩＯ８に電圧ＶＬ（約５Ｖ）が印加され、ワード線ＷＬ０＿０に０Ｖが印加される。メモリセルに流れる電流は、転送ゲートＴＣ０＿０〜ＴＣ８＿０、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０を介して９個の選択メモリセルに流れ込み、一本のワード線ＷＬ０＿０に収斂し、配線抵抗による電圧降下を伴いながら、左端のワード線駆動回路４０−１に流れ込む。
【０２４７】
このとき、ワード線駆動回路４０−１から遠いワード線の右端付近のメモリセル０＿０＿８＿０では、ワード線駆動回路４０−１までのワード線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
【０２４８】
図２９に、各メモリセルにおけるワード線駆動側からの電圧降下のメモリセル位置依存性を示す。なお、本グラフではワード線の配線抵抗ＲＷＬを１１．３Ω、メモリセルに流すべき電流値を１４０μＡとした。このグラフに示すように、ワード線駆動回路４０−１から遠くなるに従い、ワード線における電位の浮きが大きくなる。なお、ワード線における電位の上昇率がワード線の遠端ほど緩やかになるのは、図２８に示すように、遠端となる配線抵抗ＲＷＬほど、メモリセル電流の重畳数が減少するためである。
【０２４９】
各位置でのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０の電流駆動能力は、図２７で定めたチャネル幅比率に比例する。なお、同図に示した比率は、所定のワード線抵抗、メモリセル電流を前提とした一例である。
【０２５０】
〔低抵抗化時の動作点〕
図３０に、本発明の実施の形態１における、代表的な位置のメモリセルでの動作点を示す。この図では、メモリセルアレイの左端及び右端の２箇所について図示した。なお、本図では、図２２に示した低抵抗化及び高抵抗化の動作点のグラフに対し、低抵抗化に関する左側の象限のみを抽出して図示している。また、この図３０におけるメモリセルのＩＶ特性Ｍ１及びＭ５については、図７に示す点Ｃを経由した高抵抗状態から低抵抗状態への遷移を示す上側の曲線のみを抽出して図示した。
【０２５１】
１）メモリセルアレイの左端において
メモリセルアレイの左端においては、メモリセル０＿０＿０＿０及び０＿０＿１＿０のＩＶ特性Ｍ１と、ＮＭＯＳトランジスタＴＳ０＿０＿０及びＴＳ０＿１＿０のＩＶ特性ＴＳＬ１とが交点Ａ１でバランスし、メモリセルに流れる電流は約−１４０μＡのメモリセル電流となる。
【０２５２】
２）メモリセルアレイの右端において
メモリセルアレイの右端においては、メモリセル０＿０＿８＿０において、ワード線ＷＬ０＿０の右端までの配線抵抗での電圧降下により、図２９より、約６０ｍＶほどワード線における電位が浮く。このため、低抵抗化印加電圧ＶＬは、この浮いた電圧分だけ目減りし、図３０においては、メモリセル０＿０＿８＿０のＩＶ特性が、特性Ｍ１に対して６０ｍＶ左にシフトした特性Ｍ５として表現される。
【０２５３】
一方、図２７に示すように、ＮＭＯＳトランジスタＴＳ０＿８＿０のチャネル幅は、ＮＭＯＳトランジスタＴＳ０＿０＿０及びＴＳ０＿１＿０のそれよりも約１．２５倍と設定しているため、電流駆動能力が増加し、そのＩＶ特性は特性ＴＳＬ１より急峻な特性ＴＳＬ５となる。
【０２５４】
以上より、メモリセルアレイの右端においては、特性Ｍ５と特性ＴＳＬ５とが交わる点Ａ５が動作点となるが、ワード線における電位の浮きがＮＭＯＳトランジスタの駆動能力の増加で補償され、メモリセル電流が１４０μＡとなり、メモリセルアレイの左端と同値が保たれる。
【０２５５】
図３１に各メモリセル０＿０＿０＿０〜０＿０＿８＿０において、低抵抗化のための電圧を同時印加しているときの、メモリセルに流れる電流量をシミュレーションにより求めた結果を示す。全ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０のチャネル幅Ｗｎは図２７に示す比率として検証した。
【０２５６】
同図に示すように、メモリセル電流は１４８μＡ〜１５１μＡの範囲（約２％の差の範囲）に抑えられ、従来よりも低抵抗化時の電流ばらつきが抑制され、安定な抵抗変化が実現される。
【０２５７】
このように、本実施の形態では、第１のメモリセルアレイ単位（例えば、メモリセルアレイ区画Ｍ０＿０）内の第１のメモリセルが第２の抵抗状態（高抵抗状態）から第１の抵抗状態（低抵抗状態）に遷移する際に第１のメモリセルに流れる最大の電流を第１の低抵抗化電流値とし、第２のメモリセルアレイ単位（例えば、メモリセルアレイ区画Ｍ０＿ｋ−１）内の第２のメモリセルが第２の抵抗状態（高抵抗状態）から第１の抵抗状態（低抵抗状態）に遷移する際に第２のメモリセルに流れる最大の電流を第２の低抵抗化電流値とするとき、第１の低抵抗化電流値が第２の低抵抗化電流値とほぼ等しくなるように、第１の選択回路（例えば、選択回路Ｓ０＿０を構成するＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１）のオン抵抗値は、第２の選択回路（例えば、選択回路Ｓ０＿ｋ−１を構成するＮＭＯＳトランジスタＴＳ０＿ｋ−１＿０〜ＴＳ０＿ｋ−１＿ｍ−１）のオン抵抗値よりも大きく設定されている。
【０２５８】
以上述べたように、本発明の実施の形態１においては、回路ブロックの配置に関する制約がなく、かつ、よりシンプルな回路の工夫で、低抵抗化の並列数を向上する（つまり、多ビット同時書き込みを行う）上で問題となっていた、ワード線の配線抵抗に起因するメモリセルの位置に依存した書き込み時の電流ばらつきを抑制することが可能となる。
【０２５９】
〔選択素子サイズのオン抵抗調整について〕
上記第１の選択素子（上記実施の形態では、第１の選択回路を構成するＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿ｋ−１＿ｍ−１）のオン抵抗の調整方法について述べる。
【０２６０】
いま、選択ワード線ＷＬ０＿０に共通接続されるメモリセルアレイを、ワード線と直交する向きにｋ個に区切られたメモリセルアレイ区画によりワード線がｋ−１個に区切られ、ｋ−１に分割された各区画間の各ワード線の配線抵抗をＲＷＬとする。
【０２６１】
ワード線駆動回路４０−１に最も近いメモリセルアレイ区画に接続される第１番目の選択素子のオン抵抗をＲ（１）とし、これは、図３０に示す特性ＴＳＬ１のＩＶ特性上の傾きに対応している。
【０２６２】
ここで、選択メモリセルが低抵抗化する際のメモリセル電流値をＩ０とする。
【０２６３】
このとき、ワード線駆動回路４０−１から第ｈ番目（１≦ｈ≦ｋ）のメモリセルにおけるワード線での電位は、以下のように表される。
【０２６４】
ＶＷ（ｈ）＝Ｉ０×ＲＷＬ×ｋ×（ｋ−１）／２−Ｉ０×ＲＷＬ×（ｋ＋１−ｈ）×（ｋ−ｈ）／２
【０２６５】
上式の後ろの、（ｋ＋１−ｈ）×（ｋ−ｈ）／２は、ワード線上の分割単位毎に、メモリセル電流が重畳される累積数を示している。
【０２６６】
同時に低抵抗化しているメモリセル電流が同じ場合における、第ｈ番目（１≦ｈ≦ｋ）のメモリセルに接続された第ｈ番目の選択素子のオン抵抗をＲ（ｈ）とすると、上記ＶＷ（ｈ）を用いて以下の関係が成り立つ。
【０２６７】
Ｉ０×Ｒ（１）＝ＶＷ（ｈ）＋Ｒ（ｈ）×Ｉ０
【０２６８】
上式を変形し、下記を得る。
【０２６９】
Ｒ（ｈ）＝（Ｉ０×Ｒ（１）−ＶＷ（ｈ））／Ｉ０
【０２７０】
この算出式により、適切なオン抵抗比率が算出可能となる。
【０２７１】
例えば、ｋ＝５、ＲＷＬ＝１１．３Ω、Ｒ（１）＝６６７Ω、Ｉ０＝５００μＡ（２個のメモリセル分）として計算すると、第１の選択素子のオン抵抗値の逆数は、メモリセルアレイにおけるワード線駆動回路４０−１の近端から、０．８１、０．８８、０．９４、０．９８、１．００となる。
【０２７２】
ここで、配線抵抗のばらつきとして１０％、トランジスタのオン抵抗のばらつきとして１０％を見込み、上記逆数の比について、±０．０４の範囲内の設定を認める。
【０２７３】
以上より、ＮＭＯＳトランジスタのチャネル幅を離散的に設定する場合、一例として、チャネル幅の比率を、メモリセルアレイにおけるワード線駆動回路４０−１の近端から０．８１、０．８８、０．９４、０．９８、１．００と定めるのが好ましい。
【０２７４】
このように、本実施の形態では、抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算として、図３２のフローチャートに示される手順で行う。つまり、複数のワード線に共通に接続され、ワード線駆動回路から順番に配置されたｋ個のメモリセルアレイ区画を有する抵抗変化型不揮発性記憶装置において、まず、メモリセルアレイ区画で区切られる（ｋ−１）区画毎のワード線の配線抵抗をＲＷＬとし、ワード線駆動回路に最も近い第１のメモリセルアレイ区画において選択されたメモリセルである選択メモリセルと書き込み回路とを接続する第１番目の選択回路でのオン抵抗をＲ（１）とし、選択メモリセルが第２の抵抗状態からより抵抗値が小さい第１の抵抗状態に遷移する際に選択メモリセルに流れる電流を第１の低抵抗化電流値をＩ０とする初期設定を行う（Ｓ２１）。そして、ワード線駆動回路から第ｈ番目（１≦ｈ≦ｋ）のメモリセルアレイ区画までのワード線での電圧降下量ＶＷ（ｈ）を、各ワード線の区画毎の電圧降下量の総和として、少なくともＩ０とＲＷＬとの積と変数ｈとを用いて計算する（Ｓ２２）。最後に、第ｈ番目のメモリセルアレイ区画において選択されたメモリセルと書き込み回路とを接続する第ｈ番目の選択回路のオン抵抗Ｒ（ｈ）を、少なくともＩ０とＲ（１）とＶＷ（ｈ）とを用いて計算することで、（３）第１番目〜第ｋ番目のメモリセルアレイ区画に対応する第１番目〜第ｋ番目の低抵抗化電流値がほぼ等しくなるように、第１番目〜第ｋ番目のメモリセルアレイ区画に対応する第１番目〜第ｋ番目の選択回路のオン抵抗値を設定する（Ｓ２３）。
【０２７５】
その一例として、ｋを５とした場合には、第１番目〜第５番目の選択回路の各々のオン抵抗値の逆数の比を、それぞれ、０．８１、０．８８、０．９４、０．９８、１．００を中心とする±０．０４の範囲内と定める。
【０２７６】
これによって、第１〜第ｋのメモリセルアレイ区画に属するメモリセルが低抵抗化される際に流れる電流（第１番目〜第ｋ番目の低抵抗化電流値）がほぼ等しくなり、ワード線駆動回路からのメモリセルの位置によるばらつきの少ない書き込みが実現される。
【０２７７】
なお、ここでは、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０の各々のチャネル幅を変えてＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０のオン抵抗を変化させる例について示したが、チャネル長等、他のトランジスタのパラメータを変化させて、各トランジスタのオン抵抗を変化させてもよい。
【０２７８】
（実施の形態２）
＜＜２層クロスポイント構造への適用＞＞
図３３に、本発明の実施の形態２として、２層構造のクロスポイント構造のメモリセルアレイの回路構成を示す。このメモリセルアレイでは、図２５に示される実施の形態１のメモリセルアレイ（下層メモリセルアレイ）に、ワード線を共有して第２の層（上層メモリセルアレイ）におけるメモリセル１＿０＿０＿０〜１＿ｎ−１＿ｋ−１＿ｍ−１が追加された構成となっている。
【０２７９】
本メモリセルアレイは、ワード線駆動回路４０−１により駆動されるｎ本のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１、ワード線と非接触に交差するｋ×ｍ本の主ビット線ＧＢＬ０＿０〜ＧＢＬｋ−１＿ｍ−１を有し、ワード線方向にｋ個の区画（メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１）に分割されている。多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１のそれぞれについて、上層メモリセルアレイ及び下層メモリセルアレイの一方、及び、１本の主ビット線が選択され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
【０２８０】
メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
【０２８１】
メモリセルアレイ区画Ｍ０＿０は、下層メモリセルアレイ用の第１の選択回路Ｓ０＿０及び上層メモリセルアレイ用の第３の選択回路Ｓ１＿０に接続され、選択制御線駆動回路４１により駆動される下層サブビット線選択制御信号ＳＬ０或いは上層サブビット線選択制御信号ＳＬ１により、２本のサブビット線（下層サブビット線ＢＬ０＿０＿０及び上層サブビット線ＢＬ１＿０＿０、下層サブビット線ＢＬ０＿０＿１及び上層サブビット線ＢＬ１＿０＿１、・・、または下層サブビット線ＢＬ０＿０＿ｍ−１及び上層サブビット線ＢＬ１＿０＿ｍ−１）の一方が、それぞれ、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０(下層)又は第３の選択素子としてのＰＭＯＳトランジスタＴＳ１＿０＿０(上層)、・・、ＮＭＯＳトランジスタＴＳ０＿０＿ｍ−１(下層)又はＰＭＯＳトランジスタＴＳ１＿０＿ｍ−１(上層)を介して、ｍ本の主ビット線ＧＢＬ０＿０〜ＧＢＬ０＿ｍ−１に選択的に接続される。主ビット線ＧＢＬ０＿０〜ＧＢＬ０＿ｍ−１はさらに、それぞれ、選択制御線駆動回路４１により駆動される主ビット線選択制御信号ＣＳ０〜ＣＳｍ−１により、図２１Ｂに示す転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１を介して、データ線ＩＯ０に選択的に接続される。
【０２８２】
さらに、他のメモリセルアレイ区画Ｍ０＿１〜Ｍ０＿ｋ−１が、メモリセルアレイ区画Ｍ０＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０〜ＩＯｋ−１のｋ本のバス幅のデータ線を備えている。ｋ個のメモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１のそれぞれに対応するｋ個の書き込み回路６０−０〜６０−ｋ−１は、それぞれ、データ線ＩＯ０〜ＩＯｋ−１を介して、メモリセルに対して、抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０〜Ｍ０＿ｋ−１のそれぞれについて、メモリセルの１つの層（上層又は下層）及び１本の主ビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０〜ＳＬ１及び主ビット線選択制御信号ＣＳ０〜ＣＳｍ−１が出力され、ｋビットの同時書き込みが行われる。
【０２８３】
図３４に、本実施の形態で構成されている２層クロスポイント構造のメモリセルの構成を模式的に示す。抵抗変化素子１０−１と電流制御素子２０−１とが直列に接続されて構成される下層メモリセル５１−１では、抵抗変化素子１０−１がワード線７０に、電流制御素子２０−１が下位サブビット線７１−１に接続される。一方、抵抗変化素子１０−２と電流制御素子２０−２とが直列に接続されて構成される上層メモリセル５１−２では、抵抗変化素子１０−２が上位サブビット線７１−２に、電流制御素子２０−２がワード線７０に接続され、上層メモリセル５１−２と下層メモリセル５１−１とは、ワード線７０を共有している。一般的に、上層メモリセルと下層メモリセルは、抵抗変化素子の形成方向が同じである方が、各メモリアレイ層間のメモリセル特性のばらつきを抑制することが可能で、好ましい。
【０２８４】
図３３において、メモリセルアレイ区画Ｍ０＿０及びＭ０＿ｋ−１は、共通のｎ本のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１と、ｍ本の下層サブビット線ＢＬ０＿０＿０〜ＢＬ０＿ｋ−１＿ｍ−１、同じくｍ本の上層サブビット線ＢＬ１＿０＿０〜ＢＬ１＿ｋ−１＿ｍ−１とを有している。下層サブビット線ＢＬ０＿０＿０〜ＢＬ０＿ｋ−１＿ｍ−１は下層メモリセル０＿０＿０＿０〜０＿ｎ−１＿ｋ−１＿ｍ−１にそれぞれ接続され、上層サブビット線ＢＬ１＿０＿０〜ＢＬ１＿ｋ−１＿ｍ−１は上層メモリセル１＿０＿０＿０〜１＿ｎ−１＿ｋ−１＿ｍ−１にそれぞれ接続される。サブビット線選択制御信号ＳＬ０により、下層サブビット線ＢＬ０＿０＿０〜ＢＬ０＿ｋ−１＿ｍ−１が、一方、サブビット線選択制御信号ＳＬ１により対応する上層サブビット線ＢＬ１＿０＿０〜ＢＬ１＿ｋ−１＿ｍ−１が、主ビット線ＧＢＬ０＿０〜ＧＢＬｋ−１＿ｍ−１に選択的に接続される二層ビット線構成となっている。
【０２８５】
図３４に示される下層メモリセル５１−１の低抵抗化においては、抵抗変化素子１０−１の上部電極（ワード線７０側）を基準に、下部電極（サブビット線７１−１側）に正方向の電圧を印加する。このため、選択ワード線ＷＬ０＿０〜０＿ｎ−１に０Ｖが、選択サブビット線ＢＬ０＿０＿０〜０＿ｋ−１＿ｍ−１の内の選択されたｋ本に電圧ＶＬが印加され、低抵抗動作時のメモリセル電流制御をソースフォロワで行うために（つまり、基板バイアス効果が大きくなるように動作させるために）、第１の選択素子ＴＳ０＿０＿０〜ＴＳ０＿ｋ−１＿ｍ−１にＮＭＯＳトランジスタを用いる方が好ましい。
【０２８６】
一方、上層メモリセル５１−２の低抵抗化においては、選択ワード線ＷＬ０＿０〜０＿ｎ−１に正方向の電圧ＶＬを、選択サブビット線ＢＬ１＿０＿０〜１＿ｋ−１＿ｍ−１の内の選択されたｋ本に０Ｖを印加する。このため、メモリセル電流制御をソースフォロワで行うために（つまり、基板バイアス効果が大きくなるように動作させるために）、第３の選択素子ＴＳ１＿０＿０〜ＴＳ１＿ｋ−１＿ｍ−１にＰＭＯＳトランジスタを用いている方が好ましい。
【０２８７】
つまり、本実施の形態では、上層メモリセルアレイ及び下層メモリセルアレイを有するメモリセルアレイにおいて、第１の選択回路は第１の選択素子であるＮＭＯＳトランジスタで構成され、第３の選択回路は第３の選択素子であるＰＭＯＳトランジスタで構成され、メモリセルが第２の抵抗状態（高抵抗状態）から第１の抵抗状態（低抵抗状態）に遷移する際に第１の選択回路に流れる電流の方向である第１の電流方向（つまり、低抵抗化時の電流方向）と、メモリセルが第１の抵抗状態（低抵抗状態）から第２の抵抗状態（高抵抗状態）に遷移する際に第１の選択回路に流れる電流の方向である第２の電流方向（つまり、高抵抗化時の電流方向）とが逆向きであり、第１の選択回路（第１の選択素子ＴＳ０＿０＿０〜ＴＳ０＿ｋ−１＿ｍ−１）及び第３の選択回路（第３の選択素子ＴＳ１＿０＿０〜ＴＳ１＿ｋ−１＿ｍ−１）は、第１の電流方向（つまり、低抵抗化時の電流方向）において第２の電流方向（つまり、高抵抗化時の電流方向）よりも基板バイアス効果が大きくなるような位置関係でメモリセルと接続されている。
【０２８８】
ここで、メモリセルアレイの等価回路の例として、上層メモリセルアレイ及び下層メモリセルアレイのそれぞれについて、ｋ＝９（区画数が９）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ワード線は、メモリセルアレイの左端から駆動されている。
【０２８９】
図２７に、下層メモリセルアレイ用の選択回路Ｓ０＿０における第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０各々のチャネル幅Ｗｎ０〜Ｗｎ８の比率を示す。また、図３５に、上層メモリセルアレイ用の選択回路Ｓ１＿０における第３の選択素子としてのＰＭＯＳトランジスタＴＳ１＿０＿０〜ＴＳ１＿８＿０各々のチャネル幅Ｗｐ０〜Ｗｐ８の比率を示す。同じメモリセルアレイ区画の第１の選択素子と第３の選択素子は、それぞれの低抵抗化時の電流駆動能力が同等になるよう調整する方が好ましい。
【０２９０】
本実施の形態における特徴は、実施の形態１に対して２層化したメモリセルアレイであることであり、主ビット線に選択的に接続するための第１の選択素子に関して、層毎にＮＭＯＳトランジスタ（下層メモリセルアレイ用の第１の選択素子）、及び、ＰＭＯＳトランジスタ（上層メモリセルアレイ用の第３の選択素子）を区別して使用している点である。
【０２９１】
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置では、（１）複数のサブビット線には、第１のサブビット線（例えば、サブビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１）及び第２のサブビット線（例えば、サブビット線ＢＬ０＿ｋ−１＿０〜ＢＬ０＿ｋ−１＿ｍ−１）が下層に形成され、複数のサブビット線のうちの少なくとも１つのサブビット線から構成される第３のサブビット線（例えば、サブビット線ＢＬ１＿０＿０〜ＢＬ１＿０＿ｍ−１）及び第４のサブビット線（例えば、サブビット線ＢＬ１＿ｋ−１＿０〜ＢＬ１＿ｋ−１＿ｍ−１）が上層に形成され、（２）複数のメモリセルには、第１のサブビット線及び第３のサブビット線に接続されたメモリセルの集まりである第１のメモリセルアレイ単位と、第２のサブビット線及び第４のサブビット線に接続されたメモリセルの集まりである第２のメモリセルアレイ単位とが含まれる。
【０２９２】
そして、本実施の形態の抵抗変化型不揮発性記憶装置は、（３）第１の書き込み回路（例えば、書き込み回路６０−０）と、第１の書き込み回路に接続される第１のサブビット線のうちの少なくとも１つとを接続する第１の選択素子（例えば、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１）及び第３のサブビット線のうちの少なくとも１つとを接続する第３の選択素子（例えば、ＰＭＯＳトランジスタＴＳ１＿０＿０〜ＴＳ１＿０＿ｍ−１）と、（４）第２の書き込み回路（例えば、書き込み回路６０−ｋ−１）と、第２の書き込み回路に接続される第２のサブビット線のうちの少なくとも１つとを接続する第２の選択素子（例えば、ＮＭＯＳトランジスタＴＳ０＿ｋ−１＿０〜ＴＳ０＿ｋ−１＿ｍ−１）及び第４のサブビット線のうちの少なくとも１つとを接続する第４の選択素子（例えば、ＰＭＯＳトランジスタＴＳ１＿ｋ−１＿０〜ＴＳ１＿ｋ−１＿ｍ−１）とをさらに備える。
【０２９３】
ここで、メモリセルの接続関係としては、第１及び第２のメモリセルアレイ単位の下層メモリセルアレイにおいては、ワード線からメモリセルを介してビット線に電流が流れたときにより高い抵抗状態に遷移するようにメモリセルがワード線及びサブビット線に接続され、かつ、第１及び第２のメモリセルアレイ単位の上層メモリセルアレイにおいては、サブビット線からメモリセルを介してワード線に電流が流れたときにより高い抵抗状態に遷移するようにメモリセルがワード線及びサブビット線に接続されている。
【０２９４】
ここで、特徴的な点は、（１）第１及び第２の選択素子はＮＭＯＳトランジスタで構成され、かつ、第３及び第４の選択素子はＰＭＯＳトランジスタで構成され、かつ、（２）第１のワード線駆動回路に対して、第１のメモリセルアレイ区画が、第２のメモリセルアレイ区画よりも近くに配置され、第１の選択素子が第１の書き込み回路と第１のサブビット線とを接続しているときにおける第１の選択素子の抵抗値である第１のオン抵抗値は、第２の選択素子が第２の書き込み回路と第２のサブビット線とを接続しているときにおける第２の選択素子の抵抗値である第２のオン抵抗値よりも大きく、（３）第１のワード線駆動回路に対して、第１のメモリセルアレイ単位が、第２のメモリセルアレイ単位よりも近くに配置され、第３の選択素子が第１の書き込み回路と第３のサブビット線とを接続しているときにおける第３の選択素子の抵抗値である第３のオン抵抗値は、第４の選択素子が第２の書き込み回路と第４のサブビット線とを接続しているときにおける第４の選択素子の抵抗値である第４のオン抵抗値よりも大きいことである。
【０２９５】
〔低抵抗化に関する等価回路〕
図３６に、図３３のメモリセルアレイにおいて第３の選択素子がＰＭＯＳトランジスタである上層メモリセルアレイの等価回路を示す。
【０２９６】
ここでは、メモリセルアレイの等価回路の例として、ｋ＝９（区画数が９）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ワード線は、メモリセルアレイの左側から駆動されている。
【０２９７】
低抵抗化時においては、データ線ＩＯ０〜ＩＯ８に０Ｖが印加され、ワード線ＷＬ０＿０に電圧ＶＬ（約５Ｖ）が印加される。９個のメモリセル分のメモリセル電流がワード線から供給され、各メモリセルに分配供給された後、各々のメモリセルに接続されたＰＭＯＳトランジスタＴＳ１＿０＿０〜ＴＳ１＿８＿０を介して主ビット線ＧＢＬ０＿０〜８＿０に、さらに転送ゲートＴＣ０＿０〜ＴＣ８＿０を介して書き込み回路６０−０〜６０−ｋ−１に流れ込む。
【０２９８】
このとき、ワード線駆動回路４０−１から最も遠いワード線の右端のメモリセル１＿０＿８＿０では、ワード線駆動回路４０−１までのワード線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、電圧ＶＬからの電位の低下が最も大きくなる。
【０２９９】
そこで、上記の電圧降下を補償するため、一例として、選択素子を構成するＰＭＯＳトランジスタのチャネル幅を変えて選択素子のオン抵抗を調整できる。つまり、第３の選択素子としてのＰＭＯＳトランジスタＴＳ１＿０＿０〜ＴＳ１＿８＿０各々のチャネル幅Ｗｐ０〜Ｗｐ８の比率を、ワード線駆動回路４０−１に近いメモリセルアレイの左端に近い区画ほど小さく、言い換えれば、右端に近い区画ほど大きくなるように離散的に定めることにより、上記ワード線における電位の低下を補償することができる。各位置でのＰＭＯＳトランジスタの電流駆動能力は、同図で定めたチャネル幅の比率に比例する。
【０３００】
〔低抵抗化時の動作点〕
本発明の実施の形態２においては、下層メモリセルへのアクセスに関しては、実施の形態１と同一であるため、説明を省く。
【０３０１】
一方、上層メモリセルへのアクセスに関しては、下層メモリセルとの違いは選択素子がＮＭＯＳトランジスタの第１の選択素子からＰＭＯＳトランジスタの第３の選択素子に変わったことのみである。このため、第３の選択素子であるＰＭＯＳトランジスタＴＳ１＿０＿０〜ＴＳ１＿８＿０に関しては、そのサイズの調整により第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０と、低抵抗化時のオン抵抗を合わせること、また、上層メモリセルの低抵抗化時に、下層メモリセルの低抵抗化時における第１の選択素子であるＮＭＯＳトランジスタと同じくソースフォロワで動作させること、が可能であるため、図３０と同じ動作点解析が可能である。よって、図３１で示す実施の形態１と同様、メモリセル電流は１４８μＡ〜１５１μＡの範囲（約２％の差の範囲）に抑えられ、従来よりも低抵抗化時の電流ばらつきが抑制され、安定な抵抗変化が見込まれる。
【０３０２】
以上により、本発明の実施の形態２により、２層構成のメモリセルアレイの場合を例に、上層メモリセルと下層メモリセルとが互いにワード線を共有し、抵抗変化素子の形成方向を合わせ、シンプルな製造工程で形成した２層クロスポイント構成においても、ワード線の配線抵抗に起因するメモリセルの位置に依存した抵抗状態のばらつき抑制が見込めることを示した。
【０３０３】
なお、本実施の形態で説明した２層の場合と同様、３層以上の多層クロスポイント構成においても、本実施の形態における特徴を適用可能である。
【０３０４】
図３７に、図３３の本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイにおける選択回路のバリエーションとして、第１の選択素子として使用されるＮＭＯＳトランジスタ及び第３の選択素子として使用されるＰＭＯＳトランジスタの組合せに関する別構成の回路を示す。
【０３０５】
本回路において、選択信号ＳＬ０が入力されるＮＭＯＳトランジスタ１６−３を下層サブビット線に、選択信号ＳＬ１の反転信号である選択信号／ＳＬ１が入力されるＮＭＯＳトランジスタ１６−４を上層サブビット線に接続する。
【０３０６】
そして、下層メモリセルにアクセスする場合には、ＮＭＯＳトランジスタ１６−３を活性化し、かつ、ＮＭＯＳトランジスタ１６−４を非活性化する。さらに、電流制限をかけるための選択素子としてのＮＭＯＳトランジスタ１６−２のゲートＣＭＮに所定の電位を印加して活性化するとともに、ＰＭＯＳトランジスタ１７−２のゲートＣＭＰに高電圧を印加し非活性化する。
【０３０７】
一方、上層メモリセルにアクセスする場合には、ＮＭＯＳトランジスタ１６−３を非活性化し、かつ、ＮＭＯＳトランジスタ１６−４を活性化する。さらに、電流制限をかけるための選択素子としてのＰＭＯＳトランジスタ１７−２のゲートＣＭＰに所定の電位を印加して活性化するとともに、ＮＭＯＳトランジスタ１６−２のゲートＣＭＮに低電圧を印加し非活性化する。つまり、上層メモリセル及び下層メモリセルを選択する選択素子（１６−３及び１６−４）と、上層メモリセル及び下層メモリセルの低抵抗化時に電流制限をかける電流制限素子（１６−２及び１７−２）とを別々に有する回路構成となっている。
【０３０８】
ここで、図３３の本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイでは、上層ビット線及び下層ビット線で、各々、電流制限をかけるための選択素子は、それぞれ、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのどちらかに固定される。このため、回路的及びレイアウト的にシンプルな構成となっているが、ビット線を共有し、低抵抗化時の電圧印加方向の異なる異層のメモリセルアレイの双方に対して、１種類の極性のトランジスタで電流制限をかけることができないため、３層以上のクロスポイント構成には対応できない回路となっている。
【０３０９】
一方、図３７に示される本バリエーションにより、選択回路の構成は複雑化（２つのトランジスタから４つのトランジスタに増加）するが、各サブビット線に対して、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いた３層以上の多層クロスポイント構成において、アクセス対象のメモリセルアレイの層位置に従い、電流制限をかける選択素子として、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを選択可能であるため、３層以上のクロスポイント構成に対応可能となる。
【０３１０】
なお、図３７に示される本バリエーションに係る選択回路を用いてワード線の配線抵抗による電圧降下を補償するには、以下のように構成すればよい。つまり、上述した第１及び第２の選択回路の各々として、（１）対応するサブビット線に書き込み電圧を印加するビット線選択スイッチ素子（ここでは、ＮＭＯＳトランジスタ１６−３又は１６−４）と、（２）ビット線選択スイッチ素子と直列に接続され、ＮＭＯＳトランジスタ１６−２で構成されるＮ型電流制限素子とＰＭＯＳトランジスタ１７−２で構成されるＰ型電流制限素子とが並列に接続された電流制限素子とで構成する。そして、Ｎ型電流制限素子とＰ型電流制限素子とは、一方がオンの時、他方はオフとなるよう選択的にオンされ、上層メモリセル及び下層メモリセルに低抵抗化電流を流す時、ソースフォロア接続となるように接続される。ワード線駆動回路に近い方の第１の選択回路のオン抵抗値（第１のオン抵抗値）が、ワード線駆動回路から遠い方の第２の選択回路のオン抵抗値（第２のオン抵抗値）よりも大きくなるように構成しておく。これによって、ワード線の配線抵抗による電圧降下を補償することができる。
【０３１１】
（実施の形態３）
＜＜階層クロスポイント構造かつワード線両側駆動への適用＞＞
図３８に、本発明の実施の形態３として、ビット線方向にメモリセルアレイ区画を複数配置した階層型クロスポイント構造のメモリセルアレイに対して、ワード線をメモリセルアレイの両側から駆動する回路構成を示す。ここでは、ｊ個の階層をもつ階層型クロスポイント構造のメモリセルアレイの構成を説明する。
【０３１２】
本実施の形態のメモリセルアレイは、２つのワード線駆動回路４０−１及び４０−２によりメモリセルアレイの両側から駆動されるｊ×ｎ本のワード線ＷＬ０＿０〜ＷＬｊ−１＿ｎ−１と、ワード線と非接触に交差するｊ×ｋ×ｍ本のサブビット線ＢＬ０＿０＿０〜ＢＬｊ−１＿ｋ−１＿ｍ−１を有し、サブビット線が並ぶ方向（図面に向かって奥行き方向、つまり、階層方向）にｊ個の区画、ワード線方向（図面に向かって左右方向）にｋ個の区画に分割されている。多ビット同時書き込みにおいては、ワード線方向のｋ個のメモリセルアレイ区画のそれぞれについて、ｊ個の階層メモリセルアレイの一つ、及び、１本の主ビット線が選択され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
【０３１３】
メモリセルアレイ区画Ｍ０＿０〜Ｍｊ−１＿ｋ−１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
【０３１４】
メモリセルアレイ区画Ｍ０＿０は、ｎ本のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１と、ｍ本のサブビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１を有している。このメモリセルアレイ区画Ｍ０＿０を構成する、図２１Ａに示すクロスポイント構造のメモリセル０＿０＿０＿０〜０＿ｎ−１＿０＿ｍ−１は、前記ワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１と前記サブビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１との交点のそれぞれに位置し、抵抗変化素子１０の一端が、対応するワード線に接続され、電流制御素子２０の一端が、対応するサブビット線に接続されている。選択制御線駆動回路４１により駆動されるサブビット線選択制御信号ＳＬ０により、サブビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１はそれぞれ、選択回路Ｓ０＿０内の第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１を介して、主ビット線ＧＢＬ０＿０〜ＧＢＬ０＿ｍ−１にそれぞれ接続される。
【０３１５】
また、階層方向に並ぶｊ個のメモリセルアレイ区画Ｍ０＿０〜Ｍｊ−１＿０はそれぞれ、サブビット線選択制御信号ＳＬ０〜ＳＬｊ−１により、主ビット線ＧＢＬ０＿０〜ＧＢＬ０＿ｍ−１にそれぞれ選択的に接続される階層ビット線構成となっている。主ビット線ＧＢＬ０＿０〜ＧＢＬ０＿ｍ−１はさらに、それぞれ、図２１Ｂに示す転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１を介して、データ線ＩＯ０に選択的に接続される。
【０３１６】
さらに、他のメモリセルアレイ区画Ｍ０＿１〜Ｍｊ−１＿ｋ−１が、それぞれ、メモリセルアレイ区画Ｍ０＿０〜Ｍｊ−１＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０〜ＩＯｋ−１のｋ本のバス幅のデータ線を備えている。ワード線方向に並ぶｋ個のメモリセルアレイ区画のそれぞれに対応するｋ個の書き込み回路６０−０〜６０−ｋ−１は、それぞれ、データ線ＩＯ０〜ＩＯｋ−１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ワード線方向のｋ個のメモリセルアレイ区画のそれぞれについて、メモリセルの階層構造における１つの層及び１本の主ビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０〜ＳＬｊ−１及び対応する主ビット線選択制御信号ＣＳ０〜ＣＳｍ−１が出力され、ｋビットの同時書き込みが行われる。
【０３１７】
ここで、メモリセルアレイの等価回路の例として、ｋ＝１８（ワード線方向の区画数が１８）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された１８個の選択メモリセル（１８個の区画のそれぞれに属する１８個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ワード線は、メモリセルアレイの左端及び右端の両端から駆動されている。
【０３１８】
図３９に、選択回路Ｓ０＿０〜Ｓ０＿ｋ−１における第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿１７＿０各々のチャネル幅Ｗｎ０〜Ｗｎ１７の最適な比率の一例を示す。
【０３１９】
本実施の形態における特徴は、実施の形態１に対して、一つには、メモリセルアレイの単位を主ビット線が並ぶ方向に配列したｊ個の階層ビット線構成であることであり、選択素子であるＮＭＯＳトランジスタにより、複数のメモリセルアレイ区画を電気的に分離することが可能である。
【０３２０】
また、二つには、実施の形態１に対して、ワード線駆動回路４０−１及び４０−２をメモリセルアレイの両端に配置し、ワード線を両側から駆動していることであり、換言すると、実施の形態１のメモリセルアレイを左右にミラー反転し、実施の形態１のメモリセルアレイの右側に、左右反転したメモリセルアレイを追加的に配置した構成と考えることも可能である。
【０３２１】
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置は、（１）複数のメモリセルのうち、複数のサブビット線のうちの少なくとも１つのサブビット線である第１のサブビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ区画としたときに、第１のサブビット線に書き込み電圧を印加する第１の書き込み回路と、（２）複数のメモリセルのうち、複数のサブビット線のうちの少なくとも１つのサブビット線である第２のサブビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ区画としたときに、第２のサブビット線に書き込み電圧を印加する第２の書き込み回路と、（３）複数のメモリセルのうち、複数のサブビット線のうちの少なくとも１つのサブビット線である第３のサブビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ区画としたときに、第３のサブビット線に書き込み電圧を印加する第３の書き込み回路と、（４）複数のメモリセルのうち、複数のサブビット線のうちの少なくとも１つのサブビット線である第４のサブビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ区画としたときに、第４のサブビット線に書き込み電圧を印加する第４の書き込み回路と、（５）第１の書き込み回路と第１のサブビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、（６）第２の書き込み回路と第２のサブビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、（７）第３の書き込み回路と第３のサブビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、（８）第４の書き込み回路と第４のサブビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、（９）複数のワード線の両端に配置され、複数のワード線を両側から駆動する第１のワード線駆動回路（ワード線駆動回路４０−１）及び第２のワード線駆動回路（ワード線駆動回路４０−２）とを備える。
【０３２２】
ここで、特徴的な点は、第１のワード線駆動回路（４０−１）から第２のワード線駆動回路（４０−２）に向けて、第１、第２、第４及び第３のメモリセルアレイ区画がこの順番で配列され、第１及び第２のメモリセルアレイ区画はメモリセルアレイ全体の中央より第１のワード線駆動回路側に配置され、第３及び第４のメモリセルアレイ区画はメモリセルアレイ全体の中央より第２のワード線駆動回路側に配置されている場合に、第１のワード線駆動回路に近い第１の選択回路が、第１の書き込み回路と第１のサブビット線とを接続しているときにおける第１の選択回路の抵抗値である第１のオン抵抗値は、第１のワード線駆動回路から遠い第２の選択回路が、第２の書き込み回路と第２のサブビット線とを接続しているときにおける第２の選択回路の抵抗値である第２のオン抵抗値よりも大きく、第２のワード線駆動回路に近い第３の選択回路が第３の書き込み回路と第３のサブビット線とを接続しているときにおける第３の選択回路の抵抗値である第３のオン抵抗値は、第２のワード線駆動回路から遠い第４の選択回路が第４の書き込み回路と第４のサブビット線とを接続しているときにおける第４の選択回路の抵抗値である第４のオン抵抗値よりも大きいことである。
【０３２３】
なお、図３８には図示していないが、選択回路（Ｓ０＿０〜Ｓｊ−１＿Ｋ−１）は、それぞれ、図３７に示す電流制限素子１６−２及び１７−２を有していても良い。
【０３２４】
〔低抵抗化に関する等価回路〕
図４０に、図３８のメモリセルアレイの等価回路を示す。
【０３２５】
メモリセル０＿０＿０＿０〜０＿０＿１７＿０の低抵抗化時においては、データ線ＩＯ０〜ＩＯ１７にそれぞれ電圧ＶＬ（約５Ｖ）が印加され、ワード線ＷＬ０＿０に両端のワード線駆動回路４０−１及び４０−２から０Ｖが印加される。低抵抗化電流はそれぞれ、転送ゲートＴＣ０＿０〜ＴＣ１７＿０及び第１選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿１７＿０を介してそれぞれ１８個の選択メモリセルに流れ込み、一本のワード線ＷＬ０＿０に収斂し、配線抵抗による電圧降下を伴いながら、両端の第１のワード線駆動回路４０−１及び第２のワード線駆動回路４０−２に流れ込む。
【０３２６】
このとき、第１のワード線駆動回路４０−１及び第２のワード線駆動回路４０−２から遠い位置、つまり、ワード線中央付近のメモリセル０＿０＿８＿０及び０＿０＿９＿０が接続されるノード近傍では、第１のワード線駆動回路４０−１及び第２のワード線駆動回路４０−２までの配線抵抗が大きく、また他のメモリセルで流れる電流によるワード線ＷＬ０＿０上の電圧降下が重畳することにより、ワード線ＷＬ０＿０上のノードにおける０Ｖからの電位の浮きが最も大きくなる。
【０３２７】
図４１に、各メモリセルにおけるワード線での電位のメモリセル位置依存性を示す。なお、本グラフではワード線の配線抵抗ＲＷＬを１１．３Ω、メモリセルに流すべき電流値を１４０μＡとした。
【０３２８】
このグラフに示すように、第１のワード線駆動回路４０−１及び第２のワード線駆動回路４０−２から遠い位置、つまり、ワード線の中央付近ほど、ワード線上における電位の浮きが大きくなる。ワード線上の電位の上昇率が中央ほど緩やかになるのは、図４０に示すように、ワード線の中央の配線抵抗ほど、メモリセル電流の重畳数が減少するためである。
【０３２９】
そこで、上記ワード線上の電位の浮きを補償するために、区画毎に、各区画に属する選択回路のオン抵抗を第１のワード線駆動回路４０−１及び第２のワード線駆動回路４０−２からの距離が遠くなるに従い低くなるよう設定し、各区画間のメモリセルの書き込み電流のばらつきを抑制する。さらにその１つの方法として、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿１７＿０各々のチャネル幅Ｗｎ０〜Ｗｎ１７を、第１のワード線駆動回路４０−１及び第２のワード線駆動回路４０−２に近いメモリセルアレイ両端に近い区画ほど小さく、言い換えれば、中央に近い区画ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、同図で定めたチャネル幅の比率に比例する。なお、図３９に示した比率は、所定のワード線抵抗、メモリセル電流を前提とした一例である。もちろん、メモリセルの書き込み電流のばらつきをさらに抑制するためには、各区画内においても、各選択素子や転送ゲートのオン抵抗を第１のワード線駆動回路４０−１及び第２のワード線駆動回路４０−２からの距離が遠くなるに従い低くなるよう設定してもよい。
【０３３０】
〔低抵抗化時の動作点〕
図４０に示す本発明の実施の形態３のメモリセルアレイ回路の等価回路は、図２８に示す実施の形態１のメモリセルアレイ回路の等価回路図に関して、左右にミラー反転し、実施の形態１の等価回路の右側に左右反転した等価回路を追加的に配置した構成である。
【０３３１】
このため、図４０のワード線ＷＬ０＿０の左右端に位置するメモリセルの動作点を図２８のワード線ＷＬ０＿０の左端のメモリセルの動作点とみなし、図４０のワード線ＷＬ０＿０の中央のメモリセルの動作点を図２８のワード線の右端に位置するメモリセルの動作点とみなすことができる。
【０３３２】
図４２に各メモリセル０＿０＿０＿０〜０＿０＿１７＿０において、低抵抗化のための電圧を同時印加した場合の、各メモリセルに流れる低抵抗化電流量をシミュレーションにより求めた結果を示す。全ＮＭＯＳトランジスタのチャネル幅Ｗｎは図３９に示す比率として検証した。
【０３３３】
同図に示すように、メモリセル電流は１４８μＡ〜１５１μＡの範囲（約２％の差の範囲）に抑えられ、従来よりも低抵抗化時の電流ばらつきが抑制され、安定な抵抗変化が実現される。
【０３３４】
以上述べたように、本発明の実施の形態３においては、階層型ビット線構成のメモリセルアレイにおいても本発明が適用可能である。
【０３３５】
また、ワード線をメモリセルアレイの両端から駆動することにより、実施の形態１に比して、ワード線長の長いメモリセルアレイにおいても、選択素子であるＮＭＯＳトランジスタのサイズ比のギャップ（差の最大）が少なく、設計的にデッドスペースが少ない構成を実現することが可能となる。
【０３３６】
本実施の形態における構成は、階層ビット線構成で必要となるサブビット線選択素子をメモリセルアレイ下に配置し、階層化による面積増を抑制する場合、より効率的なメモリセルアレイのレイアウトを図ることができる点で有用なものである。
【０３３７】
（実施の形態４）
＜＜階層クロスポイント構造かつ主ビット線が並ぶ方向での離散的な設定への適用＞＞
図４３に、本発明の実施の形態４となる階層型クロスポイント構造のメモリセルアレイの回路構成を示す。本実施の形態では、メモリセルの構成は、実施の形態３と同じであるが、ワード線だけでなく、主ビット線の配線抵抗をも考慮して第１の選択素子のオン抵抗値を決定している点が異なる。
【０３３８】
本メモリセルアレイは、第１のワード線駆動回路４０−１により駆動されるｊ×ｎ本のワード線ＷＬ０＿０〜ＷＬｊ−１＿ｎ−１、ワード線と非接触に交差するｊ×ｋ×ｍ本のサブビット線ＢＬ０＿０＿０〜ＢＬｊ−１＿ｋ−１＿ｍ−１を有し、サブビット線が並ぶ方向（図面に向かって奥行き方向、つまり、階層方向）にｊ個の区画、ワード線方向（図面に向かって左右方向）にｋ個の区画に分割されている。多ビット同時書き込みにおいては、ワード線方向のｋ個のメモリセルアレイ区画のそれぞれについて、ｊ個の階層メモリセルアレイの一つ、及び、１本の主ビット線が選択され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
【０３３９】
メモリセルアレイ区画Ｍ０＿０〜Ｍｊ−１＿ｋ−１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
【０３４０】
メモリセルアレイ区画Ｍ０＿０は、ｎ本のワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１と、ｍ本のサブビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１を有している。このメモリセルアレイ区画Ｍ０＿０を構成する、図２１Ａに示すクロスポイント構造のメモリセル０＿０＿０＿０〜０＿ｎ−１＿０＿ｍ−１は、前記ワード線ＷＬ０＿０〜ＷＬ０＿ｎ−１と前記サブビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１との交点のそれぞれに位置し、抵抗変化素子１０の一端が、対応するワード線に接続され、電流制御素子２０の一端が、対応するビット線に接続されている。選択制御線駆動回路４１により駆動されるサブビット線選択制御信号ＳＬ０により、サブビット線ＢＬ０＿０＿ｍ−１は、選択回路Ｓ０＿０内の第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１を介して、主ビット線ＧＢＬ０＿０〜ＧＢＬ０＿ｍ−１に接続される。
【０３４１】
また、階層方向に並ぶｊ個のメモリセルアレイ区画Ｍ０＿０〜Ｍｊ−１＿０は、サブビット線選択制御信号ＳＬ０〜ＳＬｊ−１により、主ビット線ＧＢＬ０＿０〜ＧＢＬ０＿ｍ−１に選択的に接続される階層ビット線構成となっている。主ビット線ＧＢＬ０＿０〜ＧＢＬ０＿ｍ−１はさらに、図２１Ｂに示す転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１を介して、データ線ＩＯ０に選択的に接続される。
【０３４２】
さらに、他のメモリセルアレイ区画Ｍ０＿１〜Ｍｊ−１＿ｋ−１が、それぞれ、メモリセルアレイ区画Ｍ０＿０〜Ｍｊ−１＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０〜ＩＯｋ−１のｋ本のバス幅のデータ線を備えている。ワード線方向に並ぶｋ個のメモリセルアレイ区画のそれぞれに対応するｋ個の書き込み回路６０−０〜６０−ｋ−１は、それぞれ、データ線ＩＯ０〜ＩＯｋ−１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ワード線方向のｋ個のメモリセルアレイ区画のそれぞれについて、メモリセルの階層構造における１つの層及び１本の主ビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０〜ＳＬｊ−１及び主ビット線選択制御信号ＣＳ０〜ＣＳｍ−１が出力され、ｋビットの同時書き込みが行われる。
【０３４３】
ここで、メモリセルアレイの等価回路の例として、ｋ＝９（ワード線方向の区画数が９）、ビット線が並ぶ方向の区画数ｊ＝８、選択ワード線をワード線ＷＬ０＿０又はＷＬ＿７＿０とし、各選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ワード線は、メモリセルアレイの左端から駆動されているとする。
【０３４４】
ここで、選択回路Ｓ０＿０〜Ｓｊ−１＿ｋ＿１における第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０〜Ｗｎ７＿８の比率を、以下のように定める。
【０３４５】
Ｗｎｂ＿０（ワード線駆動回路に最も近いＮＭＯＳトランジスタのチャネル幅）＜Ｗｎｂ＿１＜．．．＜Ｗｎｂ＿８（ワード線駆動回路に最も遠いＮＭＯＳトランジスタのチャネル幅）、かつ、
Ｗｎ０＿ａ（書き込み回路に最も近いＮＭＯＳトランジスタのチャネル幅）＜Ｗｎ１＿ａ＜．．．＜Ｗｎ７＿ａ（書き込み回路に最も遠いＮＭＯＳトランジスタのチャネル幅）
（但し、ａ＝０〜８、ｂ＝０〜７）
【０３４６】
本実施の形態における特徴は、実施の形態１に加えて、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳｊ−１＿ｋ−１＿ｍ−１に関して、区画毎に書き込み回路６０−０〜６０−ｋ−１からの主ビット線の距離に応じても（つまり、主ビット線の配線抵抗を考慮して）、そのチャネル幅を離散的に調整していることである。
【０３４７】
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置では、（１）複数のサブビット線には、複数のサブビット線のうちの少なくとも１つのサブビット線から構成される第１のサブビット線（例えば、ビット線ＢＬ０＿０＿０〜ＢＬ０＿０＿ｍ−１）、第２のサブビット線（例えば、ビット線ＢＬ０＿ｋ−１＿０〜ＢＬ０＿ｋ−１＿ｍ−１）、第３のサブビット線（例えば、ビット線ＢＬｊ−１＿０＿０〜ＢＬｊ−１＿０＿ｍ−１）、及び第４のサブビット線（例えば、ビット線ＢＬｊ−１＿ｋ−１＿０〜ＢＬｊ−１＿ｋ−１＿ｍ−１）と、が含まれ、（２）複数のメモリセルには、第１のサブビット線に接続されたメモリセルの集まりである第１のメモリセルアレイ単位（例えば、メモリセルアレイ区画Ｍ０＿０）、第２のサブビット線に接続されたメモリセルの集まりである第２のメモリセルアレイ単位（例えば、メモリセルアレイ区画Ｍ０＿ｋ−１）、第３のメモリセルアレイ区画（例えば、Ｍｊ−１＿０）、及び第４のサブビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ区画（例えば、Ｍｊ−１＿ｋ−１）と、が含まれる。
【０３４８】
そして、本実施の形態の抵抗変化型不揮発性記憶装置は、（３）第１の書き込み回路と第１のサブビット線のうちの少なくとも１つとを接続する第１の選択回路（例えば、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿０＿ｍ−１を含む）と、第１の書き込み回路と第３のサブビット線のうちの少なくとも１つとを接続する第３の選択回路（例えば、ＮＭＯＳトランジスタＴＳｊ−１＿０＿０〜ＴＳｊ−１＿０＿ｍ−１を含む）と、第２の書き込み回路と第２のサブビット線のうちの少なくとも１つとを接続する第２の選択回路（例えば、ＮＭＯＳトランジスタＴＳ０＿ｋ−１＿０〜ＴＳ０＿ｋ−１＿ｍ−１を含む）と、第２の書き込み回路と第４のサブビット線のうちの少なくとも１つとを接続する第４の選択回路（例えば、ＮＭＯＳトランジスタＴＳｊ−１＿ｋ−１＿０〜ＴＳｊ−１＿ｋ−１＿ｍ−１を含む）とをさらに備える。
【０３４９】
ここで、（４）第１のワード線駆動回路（ワード線駆動回路４０−１）に対して、第１のメモリセルアレイ区画が、第２のメモリセルアレイ区画よりも近くに配置され、第３のメモリセルアレイ単位が、第４のメモリセルアレイ単位よりも近くに配置され、（５）第１の書き込み回路（例えば、書き込み回路６０−０）に対して、第１のメモリセルアレイ単位が、第３のメモリセルアレイ単位よりも近くに配置され、第２の書き込み回路（例えば、書き込み回路６０−ｋ−１）に対して、第２のメモリセルアレイ単位が、第４のメモリセルアレイ単位よりも近くに配置される時、（６）第１の選択回路が第１の書き込み回路と第１のサブビット線とを接続しているときにおける第１の選択回路の抵抗値である第１のオン抵抗値は、第２の選択回路が第２の書き込み回路と第２のサブビット線とを接続しているときにおける第２の選択回路の抵抗値である第２のオン抵抗値よりも大きく、第３の選択回路が第１の書き込み回路と第３のサブビット線とを接続しているときにおける第３の選択回路の抵抗値である第３のオン抵抗値は、第４の選択回路が第２の書き込み回路と第４のサブビット線とを接続しているときにおける第４の選択回路の抵抗値である第４のオン抵抗値よりも大きい。また、（７）第１の選択回路が第１の書き込み回路と第１のサブビット線とを接続しているときにおける第１の選択回路の抵抗値である第１のオン抵抗値は、第３の選択回路が第１の書き込み回路と第３のサブビット線とを接続しているときにおける第３の選択回路の抵抗値である第３のオン抵抗値よりも大きく、第２の選択回路が第２の書き込み回路と第２のサブビット線とを接続しているときにおける第２の選択回路の抵抗値である第２のオン抵抗値は、第４の選択回路が第２の書き込み回路と第４のサブビット線とを接続しているときにおける第４の選択回路の抵抗値である第４のオン抵抗値よりも大きい。
【０３５０】
ここで、特徴的な点は、実施の形態１の特徴に加えて、（１）第３のオン抵抗値は、第１のオン抵抗値よりも小さく、かつ、（２）第４のオン抵抗値は、第２のオン抵抗値よりも小さいことである。つまり、主ビット線における配線抵抗による電圧降下を補償していることである。
【０３５１】
〔低抵抗化に関する等価回路〕
図４４Ａに、図４３のメモリセルアレイにおける、書き込み回路６０−０〜６０−ｋ−１に最も近い第１階層のメモリセルアレイ区画Ｍ０＿０〜Ｍ０＿８に関する低抵抗化時の等価回路を示す。また、図４４Ｂに、書き込み回路６０−０〜６０−ｋ−１から最も遠い第８階層のメモリセルアレイ区画Ｍ７＿０〜Ｍ７＿８に関する低抵抗化時の等価回路を示す。
【０３５２】
双方とも、低抵抗化時においては、データ線ＩＯ０〜ＩＯ８に電圧ＶＬ（例えば約５Ｖ）が印加され、選択ワード線ＷＬ０＿０或いはＷＬ７＿０に例えば０Ｖが印加される。メモリセルに流れる電流は、転送ゲートＴＣ０＿０〜ＴＣ８＿０、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０、或いはＴＳ７＿０＿０〜ＴＳ７＿８＿０を介して、各々９個の選択メモリセルに流れ込み、一本のワード線ＷＬ０＿０或いはＷＬ７＿０に収斂し、配線抵抗による電圧降下を伴いながら、両端のワード線駆動回路に流れ込む。
【０３５３】
このとき、ワード線駆動回路４０−１から遠いワード線の右端付近のメモリセル０＿０＿８＿０では、ワード線駆動回路４０−１までのワード線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
【０３５４】
同時に、書き込み回路６０−０〜６０−８から最も遠い主ビット線の上端付近で主ビット線に選択的に接続されるメモリセル７＿０＿０＿０〜７＿０＿８＿０では、転送ゲートＴＣ０＿０〜ＴＣ８＿０までの主ビット線ＧＢＬ０＿０〜ＧＢＬ８＿０の配線抵抗ＲＢＬが大きく、データ線印加電圧ＶＬ（約５Ｖ）からの電位の低下が最も大きくなる。
【０３５５】
そこで、上記ワード線における電位の浮き、及びデータ線（主ビット線）における電位の低下を補償するように、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０〜Ｗｎ７＿８を、ワード線駆動回路４０−１に近いメモリセルアレイの左端に近い区画ほど小さく、言い換えれば、右端に近い区画ほど大きくなるように、かつ、書き込み回路６０−０〜６０−８に近いメモリセルアレイの下端に近い区画ほど小さく、言い換えれば、上端に近い区画ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、定めたチャネル幅の比率に比例する。
【０３５６】
〔低抵抗化時の動作点〕
図４４Ａ及び図４４Ｂに示す本発明の実施の形態４のメモリセルアレイ回路の等価回路では、図２８に示す実施の形態１のメモリセルアレイ回路の等価回路図で示すワード線の配線抵抗による電圧降下分と、主ビット線の配線抵抗による電圧降下分の電圧総和分だけ、データ線ＩＯ０〜ＩＯ８に印加した電圧ＶＬ（約５Ｖ）を目減りさせるように働く。
【０３５７】
このため、本実施の形態では、図３０に示す実施の形態１の動作点において、ワード線駆動回路４０−１及び書き込み回路６０−０〜６０−８に近いメモリセルアレイの区画Ｍ０＿０のＩＶ特性Ｍ１に対して、上記電圧総和分だけ左にシフトしたＩＶ特性Ｍ５となる。
【０３５８】
ここで、選択素子のＩＶ特性ＴＳＬ１と特性Ｍ１とが交わる点Ａ１と同じ電流値の点Ａ５において特性Ｍ５と交わるＩＶ特性ＴＳＬ５の傾きに対応するチャネル幅になるように、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０〜Ｗｎ７＿８の比率を定める。
【０３５９】
こうして、本発明の実施の形態４においては、ワード線だけでなく、主ビット線の配線抵抗による電圧降下を補償するための、選択素子のオン抵抗の調整が可能となり、ワード線及び主ビット線の配線抵抗に起因するメモリセルアレイ内の位置に依存したメモリセルの抵抗状態のばらつきをより高精度に抑制することが可能となる。
【０３６０】
（実施の形態５）
＜＜１Ｔ１Ｒ構造への適用＞＞
図４５に、本発明の実施の形態５として、１Ｔ１Ｒ構造のメモリセルアレイの回路構成を示す。
【０３６１】
本メモリセルアレイは、ソース線駆動回路４２−１によりメモリセルアレイの左端から駆動されるｎ本のソース線ＸＬ０〜ＸＬｎ−１と、ワード線駆動回路４０で駆動されるｎ本のワード線ＷＬ０〜ＷＬｎ−１、ワード線及びソース線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１を有し、ワード線方向にｋ個の区画に分割されている。
【０３６２】
ワード線ＷＬ０〜ＷＬｎ−１は、それぞれ、選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳｎ−１＿ｋ−１＿ｍ−１のゲート端子に入力される。ビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１は、前記ＮＭＯＳトランジスタを介して、それぞれ、抵抗変化素子０＿０＿０〜ｎ−１＿ｋ−１＿ｍ−１の下部電極に選択的に接続される。抵抗変化素子の上部電極は、ソース線ＸＬ０〜ＸＬｎ−１に接続される。
【０３６３】
さらに、ｍ本のビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１は、それぞれ、図２１Ｂに示す転送ゲートＴＣ０＿０〜ＴＣｋ−１＿ｍ−１を介して、データ線ＩＯ０〜ＩＯｋ−１に選択的に接続される。ｋ個のメモリセルアレイ区画のそれぞれに対応するｋ個の書き込み回路６０−０〜６０−ｋ−１は、それぞれ、データ線ＩＯ０〜ＩＯｋ−１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ｋ個のメモリセルアレイ区画のそれぞれについて１つのメモリセル及び１本のビット線を活性化するようにワード線駆動回路４０からワード線ＷＬ０〜ＷＬｎ−１が駆動されるとともに選択制御線駆動回路４１から主ビット線選択制御信号ＣＳ０〜ＣＳｍ−１が出力され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
【０３６４】
ここでは、メモリセルアレイの等価回路の例として、ｋ＝９（メモリアレイ区画数が９）、選択ワード線をワード線ＷＬ０、選択ソース線をソース線ＸＬ０とし、選択ソース線に接続される９個の選択メモリセル（９個のメモリアレイ区画のそれぞれに属する９個の選択メモリセル）を、ソース線の配線抵抗によって２個のメモリセルずつ束ねた回路モデルとする。ソース線は、メモリセルアレイの左端から駆動されている。
【０３６５】
ここで、一例として、各メモリセルの選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０各々のチャネル幅Ｗｎ０〜Ｗｎ８の比率を、
Ｗｎ０、Ｗｎ１＜Ｗｎ２、Ｗｎ３＜Ｗｎ４、Ｗｎ５＜Ｗｎ６、Ｗｎ７＜Ｗｎ８
のように定める。ここで、各メモリアレイ区画内のｍ個の選択素子としてのＮＭＯＳトランジスタのチャネル幅は同一としている。
【０３６６】
また、選択素子のオン抵抗を調整するかわりに、選択回路（転送ゲートＴＣ０＿０〜ＴＣｋ−１＿ｍ−１）のオン抵抗を各区画単位で、ソース線駆動回路から遠いほど、そのオン抵抗が小さくなるように調整してもよい。
【０３６７】
本実施の形態における特徴は、クロスポイント構造に関して述べた実施の形態１の内容を、１Ｔ１Ｒ構造のメモリセルアレイに適用したことである。
【０３６８】
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置は、特徴的な構成要素として、複数のビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１、それら複数のビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１と交差する複数のワード線ＷＬ０〜ＷＬｎ−１及び複数のソース線ＸＬ０〜ＸＬｎ−１、複数のメモリセル０＿０＿０〜ｎ−１＿ｋ−１＿ｍ−１、第１の書き込み回路（例えば、書き込み回路６０−０）、第２の書き込み回路（例えば、書き込み回路６０−ｋ−１）、第１の選択回路（例えば、転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１）、第２の選択回路（例えば、転送ゲートＴＣｋ−１＿０〜ＴＣｋ−１＿ｍ−１）、第１のソース線駆動回路（ソース線駆動回路４２−１）、及び、ワード線駆動回路（ワード線駆動回路４０）を備える。
【０３６９】
複数のメモリセルは、複数のビット線と複数のソース線との交点に配置され、複数のワード線のそれぞれによりオン及びオフが制御される選択素子ＴＳ０＿０＿０〜ＴＳｎ−１＿ｋ−１＿ｍ−１と抵抗変化素子０＿０＿０〜ｎ−１＿ｋ−１＿ｍ−１とを含んで構成され、第１の抵抗状態（例えば、低抵抗状態）及び第２の抵抗状態（例えば、高抵抗状態）の少なくとも二つの抵抗状態を可逆的に変化する。
【０３７０】
第１の書き込み回路（例えば、書き込み回路６０−０）は、複数のメモリセルのうち、複数のビット線のうちの少なくとも１つのビット線である第１のビット線（例えば、ビット線ＢＬ０＿０〜ＢＬ０＿ｍ−１）に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、第１のビット線に書き込み電圧を印加する回路である。
【０３７１】
第２の書き込み回路（例えば、書き込み回路６０−ｋ−１）は、複数のメモリセルのうち、複数のビット線のうちの第１のビット線とは異なる少なくとも１つのビット線である第２のビット線（例えば、ビット線ＢＬｋ−１＿０〜ＢＬｋ−１＿ｍ−１）に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、第２のビット線に書き込み電圧を印加する回路である。
【０３７２】
第１の選択回路（例えば、転送ゲートＴＣ０＿０〜ＴＣ０＿ｍ−１）は、第１の書き込み回路と第１のビット線のうちの少なくとも１つとを接続又は非接続にする回路である。
【０３７３】
第２の選択回路（例えば、転送ゲートＴＣｋ−１＿０〜ＴＣｋ−１＿ｍ−１）は、第２の書き込み回路と第２のビット線のうちの少なくとも１つとを接続又は非接続にする回路である。
【０３７４】
第１のソース線駆動回路（ソース線駆動回路４２−１）は、複数のソース線を駆動する回路である。
【０３７５】
ワード線駆動回路（ワード線駆動回路４０）は、複数のワード線を選択的に駆動する回路である。
【０３７６】
ここで、複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。そして、第１及び第２の書き込み回路は、それぞれ、第１及び第２のビット線に対して同時に書き込み電圧を印加する。このとき、第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
【０３７７】
ここで、特徴的な点は、（１）第１のソース線駆動回路に対して、第１のメモリセルアレイ単位が、第２のメモリセルアレイ単位よりも近くに配置され、かつ、（２）第１のメモリセルアレイ単位に含まれる選択素子である第１の選択素子（例えば、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳｎ−１＿０＿ｍ−１）のオン状態における抵抗値である第１のオン抵抗値は、第２のメモリセルアレイ単位に含まれる選択素子である第２の選択素子（例えば、ＮＭＯＳトランジスタＴＳ０＿ｋ−１＿０〜ＴＳｎ−１＿ｋ−１＿ｍ−１）のオン状態における抵抗値である第２のオン抵抗値よりも大きいことである。
【０３７８】
このような構成を備える本実施の形態における抵抗変化型不揮発性記憶装置では、図４６のフローチャートに示されるように、以下の多ビット同時書き込みが行われる。つまり、選択制御線駆動回路４１が主ビット線選択制御信号を出力することによって複数のメモリセルアレイ単位のそれぞれについて１本のビット線を選択する（Ｓ１１）。第１のソース線駆動回路（ソース線駆動回路４２−１）が、複数のソース線を選択的に駆動するとともに、複数の書き込み回路（書き込み回路６０−０〜６０−ｋ−１）が、それぞれ、選択されたビット線（例えば、ビット線ＢＬ０＿０、・・、ＢＬｋ−１＿０）に対して同時に書き込み電圧を印加する（Ｓ１２）。そして、最後に、ワード線駆動回路（ワード線駆動回路４０）が、複数のワード線のうち、第１のソース線駆動回路（ソース線駆動回路４２−１）が駆動したソース線に対応するワード線を選択的に駆動する（Ｓ１３）ことにより、複数のメモリセルアレイ単位のそれぞれに含まれるメモリセルに対して同時に書き込みを行う。
【０３７９】
〔低抵抗化に関する等価回路〕
図４７に、図４５のメモリセルアレイの等価回路を示す。
【０３８０】
低抵抗化時においては、データ線ＩＯ０〜ＩＯ８に電圧ＶＬが印加され、ソース線ＸＬ０に０Ｖが印加される。抵抗変化素子０＿０＿０〜０＿８＿０に流れる電流は、転送ゲートＴＣ０＿０〜ＴＣ８＿０、及び、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０を介して９個の抵抗変化素子に流れ込み、一本のソース線ＸＬ０に収斂し、配線抵抗による電圧降下を伴いながら、左端のソース線駆動回路４２−１に流れ込む。
【０３８１】
このとき、ソース線駆動回路４２−１から遠いソース線の右端付近のメモリセル０＿８＿０では、ソース線駆動回路４２−１までの配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
【０３８２】
そこで、上記ソース線における電位の浮きを補償するように、選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０各々のチャネル幅Ｗｎ０〜Ｗｎ８の比率を、ソース線駆動回路４２−１に近いメモリセルアレイの左端に近い区画ほど小さく、言い換えれば、右端に近い区画ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、上記チャネル幅の比率に比例する。
【０３８３】
〔低抵抗化時の動作点〕
図４８に、本発明の実施の形態５における、代表的な位置のメモリセルでの動作点を示す。この図では、メモリセルアレイの左端及び右端の２箇所について図示した。なお、本図では、図８に示した抵抗変化素子の低抵抗化及び高抵抗化の動作点のグラフに対し、低抵抗化に関する左側の象限のみを抽出して図示している。また、この図４８における抵抗変化素子のＩＶ特性Ｒ１及びＲ２については、図８に示す点Ａ０を経由した高抵抗状態から低抵抗状態への遷移を示す上側の特性線のみを抽出して図示した。
【０３８４】
１）メモリセルアレイの左端において
メモリセルアレイの左端においては、メモリセル０＿０＿０及び０＿１＿０のＩＶ特性Ｒ１と、ＮＭＯＳトランジスタＴＳ０＿０＿０及びＴＳ０＿１＿０のＩＶ特性ＴＳＬ１とが交点Ａ１でバランスし、メモリセルに流れる電流は約１４０μＡのメモリセル電流となる。
【０３８５】
２）メモリセルアレイの右端において
メモリセルアレイの右端においては、メモリセル０＿８＿０において、ソース線ＸＬ０＿０の配線抵抗での電圧降下により、ソース線における電位が浮く。このため、図４８においては、メモリセル０＿８＿０のＩＶ特性が、特性Ｒ１に対して電圧降下分左にシフトした特性Ｒ２として表現される。
【０３８６】
一方、ＮＭＯＳトランジスタＴＳ０＿８＿０のチャネル幅は、ＮＭＯＳトランジスタＴＳ０＿０＿０及びＴＳ０＿１＿０のそれよりも大きく設定しているため、そのＩＶ特性はより急峻な特性ＴＳＬ２となる。
【０３８７】
メモリセルアレイの右端においては、特性Ｒ２と特性ＴＳＬ２とが交わる点Ａ２が動作点となるが、ソース線における電位の浮きがＮＭＯＳトランジスタの駆動能力増加で補償され、同図に示すように、メモリセル電流をメモリセルアレイの両端で同値になるように調整することが可能となる。
【０３８８】
以上述べたように、本発明の実施の形態５においては、１Ｔ１Ｒ構造のメモリセルアレイに対して、抵抗変化素子と直結される選択素子であるＮＭＯＳトランジスタの電流能力をメモリセルアレイでの位置（ソース線駆動回路４２−１からの距離）により調整することにより、ソース線の配線抵抗に起因するメモリセルの位置に依存した抵抗状態のばらつきを抑制することが可能となる。
【０３８９】
（実施の形態６）
＜＜１Ｔ１Ｒ構造ソース線両側駆動への適用＞＞
図４９に、本発明の実施の形態６として、１Ｔ１Ｒ構造のメモリセルアレイに対して、ワード線を両側から駆動する回路構成を示す。
【０３９０】
本メモリセルアレイは、ソース線駆動回路４２−１及び４２−２によりメモリセルアレイの両側から駆動されるｎ本のソース線ＸＬ０〜ＸＬｎ−１と、ワード線駆動回路４０で駆動されるｎ本のワード線ＷＬ０〜ＷＬｎ−１、ワード線及びソース線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１を有し、ワード線方向にｋ個の区画に分割されている。
【０３９１】
ワード線ＷＬ０〜ＷＬｎ−１は、選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳｎ−１＿ｋ−１＿ｍ−１のゲート端子に入力され、ビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１は、前記ＮＭＯＳトランジスタを介して、抵抗変化素子０＿０＿０〜ｎ−１＿ｋ−１＿ｍ−１の下部電極に選択的に接続される。抵抗変化素子の上部電極は、ソース線ＸＬ０〜ＸＬｎ−１に接続される。
【０３９２】
さらに、ｍ本のビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１は、それぞれ、図２１Ｂに示す第２の選択素子としての転送ゲートＴＣ０＿０〜ＴＣｋ−１＿ｍ−１を介して、データ線ＩＯ０〜ＩＯｋ−１に選択的に接続される。ｋ個のメモリセルアレイ区画のそれぞれに対応するｋ個の書き込み回路６０−０〜６０−ｋ−１は、それぞれ、データ線ＩＯ０〜ＩＯｋ−１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ｋ個のメモリセルアレイ区画のそれぞれについて１つのメモリセル及び１本のビット線を活性化するようにワード線駆動回路４０からワード線ＷＬ０〜ＷＬｎ−１が駆動されるとともに選択制御線駆動回路４１から主ビット線選択制御信号ＣＳ０〜ＣＳｍ−１が出力され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
【０３９３】
ここでは、メモリセルアレイの等価回路の例として、ｋ＝１８（区画数が１８）、選択ワード線をワード線ＷＬ０、選択ソース線をソース線ＸＬ０とし、選択ソース線に接続される１８個の選択メモリセル（１８個の区画のそれぞれに属する１８個のメモリセル）を、ソース線の配線抵抗によって２個のメモリセルずつ束ねた回路モデルとする。ソース線は、メモリセルアレイの両端から駆動されている。
【０３９４】
ここで、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿１７＿０各々のチャネル幅Ｗｎ０〜Ｗｎ１７の比率を、例えば、
Ｗｎ０、Ｗｎ１、Ｗｎ１６、Ｗｎ１７＜Ｗｎ２、Ｗｎ３、Ｗｎ１４、Ｗｎ１５＜Ｗｎ４、Ｗｎ５、Ｗｎ１２、Ｗｎ１３＜Ｗｎ６、Ｗｎ７、Ｗｎ１０、Ｗｎ１１＜Ｗｎ８、Ｗｎ９
のように定める。
【０３９５】
本実施の形態における特徴は、１Ｔ１Ｒ構造に関して述べた実施の形態５に対して、ソース線駆動回路４２−１及び４２−２をメモリセルアレイの両端に配置し、ソース線を両側から駆動していることであり、換言すると、実施の形態５のメモリセルアレイを左右にミラー反転し、実施の形態５のメモリセルアレイの右側に左右反転したメモリセルアレイを追加的に配置した構成と考えることも可能である。
【０３９６】
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置は、（１）複数のメモリセルのうち、複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、第１のビット線に書き込み電圧を印加する第１の書き込み回路と、複数のメモリセルのうち、複数のビット線のうちの少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、第２のビット線に書き込み電圧を印加する第２の書き込み回路と、複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、第３のビット線に書き込み電圧を印加する第３の書き込み回路と、複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、第４のビット線に書き込み電圧を印加する第４の書き込み回路と、（２）第１の書き込み回路と第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、第２の書き込み回路と第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、第３の書き込み回路と第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、第４の書き込み回路と第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、（３）複数のソース線を駆動する第１のソース線駆動回路（例えば、ソース線駆動回路４２−１）と、第２のソース線駆動回路（例えば、ソース線駆動回路４２−２）とを備え、第１のソース線駆動回路と第２のソース線駆動回路は複数の同じソース線の両側にそれぞれ配置される。
【０３９７】
ここで、特徴的な点は、第１のソース線駆動回路（例えば、ソース線駆動回路４２−１）から第２のソース線駆動回路（例えば、ソース線駆動回路４２−２）に向けて、第１、第２、第４、第３のメモリセルアレイ単位がこの順番で配列されている場合に、第１のソース線駆動回路に近い第１のメモリセルアレイ単位に含まれる選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、第１のソース線駆動回路から遠い第２のメモリセルアレイ単位に含まれる選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きく、第２のソース線駆動回路に近い第３のメモリセルアレイ単位に含まれる選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、第２のソース線駆動回路から遠い第４のメモリセルアレイ単位に含まれる選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きいことである。
【０３９８】
〔低抵抗化に関する等価回路〕
本発明の実施の形態３において、クロスポイント構造の例でも述べたように、実施の形態６で示すソース線の両側駆動での等価回路は、片側駆動である実施の形態５の等価回路のミラー反転との組合せとなる。
【０３９９】
このとき、ソース線駆動回路４２−１及び４２−２から遠い位置、つまり、ソース線中央付近のメモリセル０＿８＿０、０＿９＿０では、ソース線駆動回路４２−１及び４２−２までの配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
【０４００】
そこで、上記ソース線における電位の浮きを補償するように、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿１７＿０各々のチャネル幅Ｗｎ０〜Ｗｎ１７の比率を、ソース線駆動回路４２−１及び４２−２に近いメモリセルアレイの両端に近い区画ほど小さく、言い換えれば、中央に近い区画ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、上記チャネル幅の比率に比例する。
【０４０１】
〔低抵抗化時の動作点〕
本発明の実施の形態６のメモリセルアレイにおいては、ソース線ＸＬ０の左右端に位置するメモリセルの動作点を図４８のソース線ＸＬ０の左端のメモリセルの動作点とみなし、ソース線ＸＬ０の中央のメモリセルの動作点を図４８のソース線の右端にメモリセルの動作点とみなすことができる。
【０４０２】
よって、本発明の実施の形態５の場合と同様、メモリセル電流は所定の範囲に抑えられ、従来よりも低抵抗化時の電流ばらつきが抑制され、安定な抵抗変化が実現される。
【０４０３】
また、ソース線をメモリセルアレイの両端から駆動することにより、実施の形態５に比して、ソース線長の長いメモリセルアレイにおいても、選択素子であるＮＭＯＳトランジスタのサイズ比のギャップ（差の最大）が少なく、デッドスペースが少ない構成を実現することが可能となる。
【０４０４】
（実施の形態７）
＜＜１Ｔ１Ｒ構造かつビット線が並ぶ方向での離散的な設定への適用＞＞
図５０に、本発明の実施の形態７となる１Ｔ１Ｒ構造のメモリセルアレイの回路構成を示す。
【０４０５】
本メモリセルアレイは、ソース線駆動回路４２−１により駆動されるｎ本のソース線ＸＬ０〜ＸＬｎ−１と、ワード線駆動回路４０で駆動されるｎ本のワード線ＷＬ０〜ＷＬｎ−１、ワード線及びソース線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１を有し、ワード線方向にｋ個の区画に分割されている。
【０４０６】
ワード線ＷＬ０〜ＷＬｎ−１は、それぞれ、選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳｎ−１＿ｋ−１＿ｍ−１のゲート端子に入力される。ビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１は、前記ＮＭＯＳトランジスタを介して、それぞれ、抵抗変化素子０＿０＿０〜ｎ−１＿ｋ−１＿ｍ−１の下部電極に選択的に接続される。抵抗変化素子の上部電極は、ソース線ＸＬ０〜ＸＬｎ−１に接続される。
【０４０７】
さらに、ｍ本のビット線ＢＬ０＿０〜ＢＬｋ−１＿ｍ−１は、それぞれ、図２１Ｂに示す第２の選択素子としての転送ゲートＴＣ０＿０〜ＴＣｋ−１＿ｍ−１を介して、データ線ＩＯ０〜ＩＯｋ−１に選択的に接続される。ｋ個のメモリセルアレイ区画（メモリセル単位）のそれぞれに対応するｋ個の書き込み回路６０−０〜６０−ｋ−１は、それぞれ、データ線ＩＯ０〜ＩＯｋ−１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ｋ個のメモリセルアレイ区画のそれぞれについて１つのメモリセル及び１本のビット線を活性化するようにワード線駆動回路４０からワード線ＷＬ０〜ＷＬｎ−１が駆動されるとともに選択制御線駆動回路４１から主ビット線選択制御信号ＣＳ０〜ＣＳｍ−１が出力され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
【０４０８】
ここで、メモリセルアレイの等価回路の例として、ｋ＝９（区画数が９）、ソース線＆ワード線数ｎ＝８、選択ワード線ＷＬ０又はＷＬ７、選択ソース線ＸＬ０又はＸＬ７とし、各選択ソース線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ソース線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ソース線は、メモリセルアレイの左端から駆動されている。
【０４０９】
ここで、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０〜Ｗｎ７＿９の比率を、以下のように定める。
【０４１０】
Ｗｎｂ＿０＜Ｗｎｂ＿１＜．．．＜Ｗｎｂ＿８、かつ、
Ｗｎ０＿ａ＜Ｗｎ１＿ａ＜．．．＜Ｗｎ７＿ａ
（但し、ａ＝０〜８、ｂ＝０〜７）
【０４１１】
本実施の形態における特徴は、実施の形態５の特徴に加えて、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳｎ−１＿ｋ−１＿ｍ−１に関して、各メモリアレイ区画内において、書き込み回路６０−０〜６０−ｋ−１からの距離に応じても、そのチャネル幅を離散的に変調していることである。
【０４１２】
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置では、（１）複数のビット線には、第１のメモリアレイ区画に含まれ、第１の書き込み回路と接続される第１のビット線及び第２のメモリアレイ区画に含まれ、第２の書き込み回路と接続される第２のビット線が含まれ、（２）複数のメモリセルは、第１のビット線に接続され、第１のメモリアレイ区画に含まれるメモリセルの集まりである第１のメモリセルアレイ単位及び第３のメモリセルアレイ単位と、第２のビット線に接続され、第２のメモリアレイ区画に含まれるメモリセルの集まりである第２のメモリセルアレイ単位及び第４のメモリセルアレイ単位とが含まれる。
【０４１３】
ここで、（３）第１のソース線駆動回路（ソース線駆動回路４２−１）に対して、第１のメモリセルアレイ単位が、第２のメモリセルアレイ単位よりも近くに配置され、第３のメモリセルアレイ単位が、第４のメモリセルアレイ単位よりも近くに配置され、（４）第１の書き込み回路に対して、第１のメモリセルアレイ単位が、第３のメモリセルアレイ単位よりも近くに配置され、第２の書き込み回路に対して、第２のメモリセルアレイ単位が、第４のメモリセルアレイ単位よりも近くに配置され、（５）第１のメモリセルアレイ単位に含まれる選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、第２のメモリセルアレイ単位に含まれる選択素子である第２のメモリセルアレイ単位に含まれる選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きく、第３のメモリセルアレイ単位に含まれる選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、第４のメモリセルアレイ単位に含まれる選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きく、（６）第１のメモリセルアレイ単位に含まれる第１の選択素子のオン抵抗値は、第３のメモリセルアレイ単位に含まれる第３の選択素子のオン抵抗値よりも大きく、第２のメモリセルアレイ単位に含まれる選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値は、第４のメモリセルアレイ単位に含まれる選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きい。
【０４１４】
ここで、特徴的な点は、実施の形態５の特徴に加えて、（１）第１の書き込み回路に近い第１の選択素子のオン抵抗値は、第１の書き込み回路から遠い第３の選択素子のオン抵抗値よりも大きく、かつ、（２）第２の書き込み回路に近い第２の選択素子のオン抵抗値は、第２の書き込み回路から遠い第４の選択素子のオン抵抗値よりも大きいことである。つまり、ビット線における配線抵抗による電圧降下を補償していることである。
【０４１５】
〔低抵抗化に関する等価回路〕
図５１Ａに、図５０のメモリセルアレイにおける、書き込み回路６０−０〜６０−ｋ−１に最も近い抵抗変化素子０＿０＿０〜０＿８＿０に関する低抵抗化時の等価回路を示す。また、図５１Ｂに、書き込み回路６０−０〜６０−ｋ−１から最も遠い抵抗変化素子７＿０＿０〜７＿８＿０に関する低抵抗化時の等価回路を示す。
【０４１６】
双方とも、低抵抗化時においては、データ線ＩＯ０〜ＩＯ８に電圧ＶＬが印加され、選択ソース線ＸＬ０或いはＸＬ７に０Ｖが印加される。抵抗変化素子に流れる電流は、転送ゲートＴＣ０＿０〜ＴＣ８＿０、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ０＿８＿０、或いはＴＳ７＿０＿０〜ＴＳ７＿８＿０を介して、各々９個の選択メモリセルに流れ込み、一本のソース線ＸＬ０或いはＸＬ７に収斂し、配線抵抗による電圧降下を伴いながら、両端のソース線駆動回路に流れ込む。
【０４１７】
このとき、ソース線駆動回路４２−１から遠いソース線の右端付近の抵抗変化素子０＿８＿０或いは７＿８＿０では、ソース線駆動回路４２−１までのソース線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
【０４１８】
と同時に、書き込み回路６０−０〜６０−８から最も遠いビット線上端付近で選択的に接続される抵抗変化素子７＿０＿０〜７＿８＿０では、転送ゲートＴＣ０＿０〜ＴＣ８＿０までのビット線ＢＬ０＿０〜ＢＬ８＿０の配線抵抗ＲＢＬが大きく、データ線印加電圧ＶＬからの電位の低下が最も大きくなる。
【０４１９】
そこで、上記ソース線における電位の浮き及びデータ線（ビット線）における電位の低下を補償するように、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０〜Ｗｎ７＿８を、ソース線駆動回路４２−１に近いメモリセルアレイの左端に近い区画ほど小さく、言い換えれば、右端に近い区画ほど大きくなるように、また、書き込み回路６０−０〜６０−ｋ−１に近いメモリセルアレイの下端に近い抵抗変化素子ほど小さく、言い換えれば、上端に近い抵抗変化素子ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、定めたチャネル幅の比率に比例する。
【０４２０】
〔低抵抗化時の動作点〕
図５１Ａ及び図５１Ｂに示す本発明の実施の形態７のメモリセルアレイ回路の等価回路では、図４８に示す実施の形態５のメモリセルアレイ回路の等価回路図で示すソース線の配線抵抗による電圧降下分と、ビット線の配線抵抗による電圧降下分の電圧総和分だけ、データ線ＩＯ０〜ＩＯ８に印加した電圧ＶＬを目減りさせるように働く。
【０４２１】
このため、本実施の形態では、図４８に示す実施の形態５の動作点において、ソース線駆動回路４２−１及び書き込み回路６０−０〜６０−ｋ−１に近い抵抗変化素子０＿０＿０のＩＶ特性Ｒ１に対して、上記電圧総和分だけ左にシフトしたＩＶ特性Ｒ２となる。
【０４２２】
ここで、第１の選択素子のＩＶ特性ＴＳＬ１と特性Ｒ１とが交わる点Ａ１と同じ電流値の点Ａ２において特性Ｒ２と交わるＩＶ特性ＴＳＬ２の傾きに対応するチャネル幅になるように、ＮＭＯＳトランジスタＴＳ０＿０＿０〜ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０〜Ｗｎ７＿８の比率を定める。
【０４２３】
こうして、本発明の実施の形態７においては、ビット線の配線抵抗による電圧降下を補償するための、第１の選択素子のオン抵抗の調整が可能となり、ソース線及びビット線の配線抵抗に起因するメモリセルアレイ内の位置に依存したメモリセルの抵抗状態のばらつきをより高精度に抑制することが可能となる。
【０４２４】
なお、実施の形態５〜７においては、直列に接続した抵抗変化素子をソース線に、ＮＭＯＳトランジスタをビット線に接続するメモリセル構成について説明したが、抵抗変化素子をビット線に、ＮＭＯＳトランジスタをソース線に接続するメモリセル構成においても有効である。
【０４２５】
なお、上述した全ての実施の形態において、選択素子であるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの電流駆動能力を所定の比率に離散的に設定する上で、今回説明したチャネル幅以外に、チャネル長だけ、あるいは、チャネル幅及びチャネル長の両方を調整することでも、同じ効果を見込むことは可能である。
【０４２６】
以上、本発明に係る抵抗変化型不揮発性記憶装置、その選択回路のオン抵抗値の計算方法及びその書き込み方法について、実施の形態１〜７に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて得られる形態も、本発明に含まれる。
【０４２７】
たとえば、上記実施の形態では、メモリセルを構成する記憶素子として、抵抗変化素子が用いられたが、本発明に係る抵抗変化型不揮発性記憶装置は、あらゆる種類の抵抗変化型記憶素子を含むメモリセルを備える抵抗変化型不揮発性記憶装置に適用できる。ここで、抵抗変化型記憶素子の代表的なものとしては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｅｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：抵抗変化メモリ；抵抗変化素子）、ＳＰＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：スピン注入メモリ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などがある。
【０４２８】
また、上記実施の形態における抵抗変化型不揮発性記憶装置は、ｋビットの同時書き込みを行う機能を有したが、本発明に係る抵抗変化型不揮発性記憶装置は、常にｋビットの同時書き込みを行う必要はなく、必要に応じて、ｋ未満のビット数（例えば、１ビット）の同時書き込みを行ってもよい。
【産業上の利用可能性】
【０４２９】
本発明は、クロスポイント構造又は１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置として、特に、書き込み動作時、１本の選択ワード線あるいはソース線に繋がる多数の選択メモリセルに対して同時に書き込みを行う回路において、低抵抗化時のメモリセル電流に関する同時書き込み対象の選択メモリセル間でのばらつきを抑制し、低抵抗状態の特性の安定化を、よりシンプルで省面積な回路、レイアウト構成、簡便なプロセスにおいて実現し、低コストで安定的なメモリセル書き込み特性を有する不揮発性記憶装置として有用である。
【符号の説明】
【０４３０】
１  クロスポイント構造のメモリセルアレイ
１０  抵抗変化素子
１１  上部電極（第３電極）
１２  第２の抵抗変化層
１３  第１の抵抗変化層
１４  下部電極
１５  選択トランジスタ
１６−１、１６−２、１６−３、１６−４  ＮＭＯＳトランジスタ
１７−１、１７−２  ＰＭＯＳトランジスタ
１８  論理反転ゲート
２０  電流制御素子
２１  上部電極（第２電極）
２２  電流制御層
２３  下部電極（第１電極）
３１〜３３、３６、３７  ビア
３４、３５  コンタクト
４０、４０−１、４０−２  ワード線駆動回路
４１  選択制御線駆動回路
４２−１、４２−２  ソース線駆動回路
５１  クロスポイント構造のメモリセル
５２、５２ａ、５２ｂ  ワード線
５３、５３ａ、５３ｂ、５３ｃ  ビット線
５５  １Ｔ１Ｒ構造のメモリセル
６０−０〜６０−ｋ−１  書き込み回路
７０  上部配線（ワード線又はソース線）
７１  下部配線（ビット線）
７１ａ  上層配線（ビット線）
７３  下部配線
７４、７５  配線層
７６  ポリシリコン配線（ワード線）
Ｍ０＿０〜Ｍｊ−１＿ｋ−１  複数のメモリセルアレイ区画
Ｓ０＿０〜Ｓｊ−１＿ｋ−１  複数の選択回路
０＿０＿０＿０〜ｊ−１＿ｎ−１＿ｋ−１＿ｍ−１  クロスポイント構造メモリセルアレイの複数のメモリセル
０＿０＿０〜ｎ−１＿ｋ−１＿ｍ−１  １Ｔ１Ｒ構造メモリセルアレイの複数の抵抗変化素子
ＴＳ０＿０＿０〜ＴＳｊ−１＿ｋ−１＿ｍ−１、ＴＳ０＿０＿０〜ＴＳｎ−１＿ｋ−１＿ｍ−１  複数の第１の選択素子（ＮＭＯＳトランジスタ）
ＴＣ０＿０〜ＴＣｋ−１＿ｍ−１  複数の第２の選択素子（転送ゲート）
ＢＬ０＿０＿０〜ＢＬｊ−１＿ｋ−１＿ｍ−１  複数のサブビット線
ＧＢＬ０＿０〜ＧＢＬｋ−１＿ｍ−１  複数の主ビット線
ＷＬ０＿０〜ＷＬｊ−１＿ｎ−１  複数のワード線
ＳＬ０〜ＳＬｊ−１、ＳＬ０＿０〜ＳＬｊ−１＿０、ＳＬ０＿１〜ＳＬｊ−１＿１  複数のサブビット線選択制御線（サブビット線選択制御信号）
ＸＬ０〜ＸＬｎ−１  ソース線
ＣＳ０〜ＣＳｍ−１  複数の主ビット線選択制御線（主ビット線選択制御信号）
ＩＯ０〜ＩＯｋ−１  複数のデータ線
Ｗｎ、Ｗｎ０〜Ｗｎｋ−１  複数のＮＭＯＳ選択素子のチャネル幅
Ｗｐ、Ｗｐ０〜Ｗｐｋ−１  複数のＰＭＯＳ選択素子のチャネル幅
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４Ａ】
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【図４４Ｂ】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１Ａ】
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【図５１Ｂ】
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【国際調査報告】
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