(57)【要約】  １つの側面では半導体回路等の特定部分の電子回路の遅延時間を測定する回路の規模を抑える。  測定開始で、開始信号付与部５０より制御端子２０に制御信号が入力され、測定対象回路を含むチョッパ回路１４から、測定対象回路の遅延時間に応じたパルス幅のパルスが出力される。遅延回路１２はパルス幅を所定幅だけ削減して、チョッパ回路１４によりチョップされて再び遅延回路１２に入力される。このパルスを、カウンタ回路１６が計数する。計算部５２は、計数値と遅延回路１２のパルス幅削減時間から測定対象回路の遅延時間Ｔｗを演算する。測定対象回路を含むチョッパ回路１４を設けることにより遅延時間を測定することができる。
2013076799.tif 000002
【特許請求の範囲】
【請求項１】
入力されたパルスのパルス幅をある削減時間だけ削減して出力し、かつ出力したパルスが入力として接続されてループを構成する遅延部と、
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置。
【請求項２】
前記計数部によって前記パルス出力部からのパルスが無くなるまで計数された計数値と、前記パルス幅削減時間と、から前記電子回路の遅延時間を演算する演算部を更に備えた
請求項１記載の電子回路の遅延測定装置。
【請求項３】
前記演算部は、
前記遅延部のある削減時間を取得する取得部と、
前記計数部による計数値と前記取得部で取得された前記遅延部のある削減時間とに基づいて前記電子回路の遅延時間を計算する計算部と、
遅延測定を開始させるための信号を与える開始信号付与部と、
を備えた請求項２記載の電子回路の遅延測定装置。
【請求項４】
前記計算部は、前記計数部の計数値を一定時間毎に読み取り、読み取った計数値が同一計数値のとき、前記パルス出力部からのパルスが無くなった状態と判別する判別部を含む
請求項３記載の電子回路の遅延測定装置。
【請求項５】
前記パルス出力部は、
遅延測定を開始させるための信号または入力信号が与えられると駆動信号を出力するゲート部と、
前記駆動信号と、前記電子回路を経由した前記駆動信号と、が入力されて前記電子回路の遅延時間に応じたパルス幅のパルスを出力する論理部と、
を有する請求項１〜請求項４の何れか１項に記載の電子回路の遅延測定装置。
【請求項６】
前記パルス出力部は、
入力信号と、前記電子回路を経由した前記入力信号と、が入力されて前記電子回路の遅延時間に応じたパルス幅の信号を出力する論理部と、
遅延測定を開始させるための信号または前記論理部からの信号が与えられるとパルスを出力するゲート部と、
を有する請求項１〜請求項４の何れか１項に記載の電子回路の遅延測定装置。
【請求項７】
前記遅延部は、異なるコンダクタンスのＮチャネル型トランジスタとＰチャネル型トランジスタを備えている
請求項１〜請求項６の何れか１項記載の電子回路の遅延測定装置。
【請求項８】
前記遅延部は、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを備えた基本トランジスタセットと、前記基本トランジスタセットに並列接続され、各々選択可能なＮチャネル型トランジスタとＰチャネル型トランジスタとを備えた少なくとも１つの拡張トランジスタセットと、を備え、前記拡張トランジスタセットのＮチャネル型トランジスタまたはＰチャネル型トランジスタを選択することにより、前記削減時間を調整する
請求項１〜請求項６の何れか１項記載の電子回路の遅延測定装置。
【請求項９】
前記計数部は、前記パルス出力部の出力部から分岐した信号経路を経由したパルスが入力され、かつ前記パルス出力部から出力されたパルスを計数した計数値に応じた計数信号を出力する
請求項１〜請求項８の何れか１項記載の電子回路の遅延測定装置。
【請求項１０】
入力されたパルスのパルス幅をある削減時間だけ削減して出力し、かつ出力したパルスが入力として接続されてループを構成する遅延部と、
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置を用いた電子回路の遅延測定方法であって、
前記パルス出力部に、遅延測定を開始させるための信号としてパルスを入力する入力ステップと、
前記遅延部のある削減時間を取得する取得ステップと、
前記入力ステップでパルスが入力された際に前記パルス出力部からのパルスが無くなるまで前記計数部によって計数された計数値を読み取る読取ステップと、
前記取得ステップで取得した前記遅延部のある削減時間と前記読取ステップで読み取った前記計数部の計数値とに基づいて前記電子回路の遅延時間を計算する計算ステップと、
を含む電子回路の遅延測定方法。
【請求項１１】
前記読取ステップは、前記計数部の計数値を一定時間毎に読み取り、読み取った計数値が同一計数値のとき、前記パルス出力部からのパルスが無くなった状態と判定する判定ステップを含む
請求項９記載の電子回路の遅延測定方法。
【請求項１２】
入力されたパルスのパルス幅をある削減時間だけ削減して出力し、かつ出力したパルスが入力として接続されてループを構成する遅延部と、
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置を用いて、
コンピュータに、
前記パルス出力部に、遅延測定を開始させるための信号としてパルスを入力する入力ステップと、
前記遅延部のある削減時間を取得する取得ステップと、
前記入力ステップでパルスが入力された際に前記パルス出力部からのパルスが無くなるまで前記計数部によって計数された計数値を読み取る読取ステップと、
前記取得ステップで取得した前記遅延部のある削減時間と前記読取ステップで読み取った前記計数部の計数値とに基づいて前記電子回路の遅延時間を計算する計算ステップと、
を含む処理を実行させるための電子回路の遅延測定プログラム。
【請求項１３】
入力されたパルスのパルス幅をある削減時間だけ削減して出力し、かつ出力したパルスが入力として接続されてループを構成する遅延部と、
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置を用いて、
コンピュータに、
前記パルス出力部に、遅延測定を開始させるための信号としてパルスを入力する入力ステップと、
前記遅延部のある削減時間を取得する取得ステップと、
前記入力ステップでパルスが入力された際に前記パルス出力部からのパルスが無くなるまで前記計数部によって計数された計数値を読み取る読取ステップと、
前記取得ステップで取得した前記遅延部のある削減時間と前記読取ステップで読み取った前記計数部の計数値とに基づいて前記電子回路の遅延時間を計算する計算ステップと、
を含む処理を実行させるための電子回路の遅延測定プログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路の遅延時間を測定する電子回路の遅延測定装置、方法、プログラム及び媒体に関する。
【背景技術】
【０００２】
近年、集積回路等の半導体回路の動作確認等で半導体回路の遅延を確認することが重要になってきている。例えば、集積回路等の半導体回路の一部の回路または全ての回路について、その回路の遅延の有無に応じて動作を変更させるために、信号遅延の発生の有無を検出する技術が知られている。この技術では、不具合に相当する信号遅延の発生をモニターして、集積回路等の半導体回路の良否判定に利用することもできる。【０００３】
ところで、集積回路等の半導体回路の動作の高速化が進むなか、半導体回路自体の遅延時間を把握することが、集積回路等の半導体回路の性能を把握する上で重要になってきている。【０００４】
このために、半導体回路の一部の回路または全ての回路について遅延時間を測定する技術として、リングオシレータを用いる測定装置が知られている。リングオシレータは、測定対象回路を奇数個直列に接続し、入力端と出力端を接続してリング状に構成する。リングオシレータを用いた遅延時間の測定では、まず、リングオシレータの出力周波数から周期を測定する。次に、測定した周期を、リングオシレータを構成する測定対象回路の段数で除算する。この結果により、測定対象回路の１段あたりの遅延時間を求めることができる。【０００５】
具体的には、直列に接続された奇数個（ｎ個。ｎは奇数）の測定対象回路の入力端と出力端を接続したリングオシレータの前記出力端を分岐して周波数測定装置を接続する。リングオシレータからは、測定対象回路の段数ｎに応じた遅延時間（Tdrosc）の２倍を周期とするパルスが出力される。すなわち、周波数測定装置で測定される周波数をｆとすると、周期１／ｆ（＝２・Tdrosc）となり、１／（２・Tdrosc）の周波数ｆのパルスが出力される。従って、リングオシレータの遅延時間を直接測定するのではなく、リングオシレータの外部に分岐接続した周波数測定装置で、出力されるパルスの周波数ｆを測定する。この周波数ｆを用いて、測定対象回路の接続段数ｎを除算した結果から測定対象回路１段あたりの遅延時間Ｔｄ（＝Tdrosc／ｎ＝１／２ｎｆ）を得ることができる。【０００６】
ここで、ｎは奇数であれば原理的には何段でもリングオシレータとして形成できる。しかしながら、例えば、測定対象回路がインバータである場合、最近の技術によって想定される遅延時間は２０ｐｓ（５０ＧＨｚ）程度であり、専用の高周波測定装置を用意しなければならず、簡単に周波数測定を行うことが困難である。この対策として、段数ｎを増加させることによって調整し、リングオシレータの動作周波数を下げて測定することが行われている。リングオシレータの動作周波数が下がることにより、動作周波数の測定を容易に行うことができる。【０００７】
また、集積回路等の半導体回路の動作の高速化に伴って、信号遅延が発生したか否かを判定する技術も知られている。
【特許文献１】特開２００８−２５６４９１号公報
【特許文献２】特開平５−３４４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、リングオシレータを用いて遅延時間を測定する技術は、外部からリングオシレータの出力周波数を測定しなければならない。外部からリングオシレータの周波数を簡便に測定するためには、測定対象回路の段数を多くする等の構成を用い、動作周波数をある程度下げなければならない。また、測定対象回路が複数ある場合には、測定対象回路ごとにリングオシレータを構成する必要があり回路規模が増大する。【０００９】
また、測定される遅延時間はリングオシレータ内の測定対象回路の段数による平均値となる。このように、複数の測定対象回路を直列に接続するため、特定部分の測定対象回路についての遅延を測定することができない。そこで、測定対象回路の段数を減少させて精度を上げようとすると、周波数測定装置等の装置のインタフェースにおける動作速度に制限される。つまり、リングオシレータの動作を半導体回路の外（チップ外）に出力するインタフェースの動作速度はリングオシレータの動作周波数より高くする必要がある。このため、測定対象回路の段数を減少させる段数に限界がある。例えば、１つの測定対象回路のみを動作させて、それを外部から観測することは困難である。【００１０】
１つの側面では、半導体回路等の特定部分の電子回路の遅延時間を測定する回路の規模を抑えることを目的とする。
【課題を解決するための手段】
【００１１】
開示の技術は、入力されたパルスのパルス幅をある削減時間だけ削減して出力し、かつ出力したパルスが入力として接続されてループを構成する遅延部を備えている。また、開示の技術は、前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部を備えている。パルス出力部は、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力する。そして開示の技術は、前記パルス出力部から出力されるパルスのパルス数を計数する計数部を備えている。
【発明の効果】
【００１２】
１つの実施態様では、半導体回路等の特定部分の電子回路の遅延時間を測定する回路の規模を抑えることができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る半導体回路の遅延測定用回路の概略構成を示すブロック図である。
【図２】遅延回路のパルスの入力及びパルスの出力について説明するためのイメージ図である。
【図３】立ち上がりと立ち下がりの遅延時間を相違させるための構成の一例を示す回路図である。
【図４】立ち上がりと立ち下がりの遅延時間を段階的または選択的に相違させるための構成の一例を示す回路図である。
【図５】第１実施形態に係るパルスの立ち下がりで動作するチョッパ回路の構成の一例を示す回路図である。
【図６】図５の変形例の一例を示す回路図である。
【図７】第１実施形態に係る遅延測定用回路を用いた遅延時間測定の説明図である。
【図８】遅延測定用回路のチョッパ回路におけるタイミングチャートである。
【図９】第２実施形態に係るパルスの立ち上がりで動作するチョッパ回路の構成の一例を示す回路図である。
【図１０】図９の変形例の一例を示す回路図である。
【図１１】第２実施形態に係る遅延測定用回路を用いた遅延時間測定の説明図である。
【図１２】第３実施形態に係る電子回路の遅延測定装置の一例である遅延測定装置の概略構成を示すブロック図である。
【図１３】第３実施形態に係る遅延測定装置で実行される遅延測定処理の流れを示すフローチャートである。
【図１４】第４実施形態に係るチョッパ回路の構成の一例を示す回路図である。
【図１５】第５実施形態に係るパルスの立ち下がりで動作するチョッパ回路の構成の一例を示す回路図である。
【図１６】図１５の変形例の一例を示す回路図である。
【図１７】第５実施形態に係る遅延測定用回路を用いた遅延時間測定の説明図である。
【図１８】第６実施形態に係るパルスの立ち上がりで動作するチョッパ回路の構成の一例を示す回路図である。
【図１９】図１８の変形例の一例を示す回路図である。
【図２０】第６実施形態に係る遅延測定用回路を用いた遅延時間測定の説明図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して開示の技術の実施形態の一例を詳細に説明する。
【００１５】
（第１実施形態）
図１には本実施形態に係る電子回路の遅延測定装置の一例である半導体回路の遅延測定用回路１０の概略構成が示されている。半導体回路の遅延測定用回路１０は、ｍ個（ｍは偶数）のインバータ１２Ａが直列に接続された遅延部である遅延回路１２を備えている。すなわち、本実施形態では、遅延回路１２は正論理である。遅延回路１２の入力側と出力側とは接続されており、リング状になるよう構成されている。なお、図１の例では、遅延回路１２としてインバータ１２Ａをｍ個直列接続した場合を説明するが、インバータ１２Ａに代えてＮＡＮＤ素子を用いてもよい。この遅延回路１２の入力側と出力側と間には、遅延測定を開始させるための信号が与えられる制御端子２０を有するパルス出力部であるチョッパ回路１４が設けられている。チョッパ回路１４の入力側は、遅延回路１２の出力側に接続される。また、チョッパ回路１４の出力側は、遅延回路１２の入力側に接続されると共に、計数部であるカウンタ回路１６の入力側が接続されている。
【００１６】
この半導体回路の遅延測定用回路１０は、半導体回路の例えば基板上に直接設けることができる。
【００１７】
図２には、遅延回路１２のパルスの入力及びパルスの出力がイメージとして示されている。遅延回路１２は、入力パルスを或る遅延時間（例えば予め定めた遅延時間）だけ遅延させて出力するものである。本実施形態では、パルスの立ち上がりと立ち下がりの各々の遅延時間を相違させる構成になっている。すなわち、遅延回路１２に入力されたパルス２２は、パルス２４としてある時間だけ遅延されて出力される。図２では、パルスの立ち上がりに対する遅延時間Ｔupと、パルスの立ち下がりに対する遅延時間Ｔdownとを示している。
【００１８】
ここでは、遅延時間Ｔupより遅延時間Ｔdownが短い場合（Ｔup＞Ｔdown）を一例として、遅延時間を相違させた場合を示した。なお、遅延時間Ｔupより遅延時間Ｔdownが長くして（Ｔup＜Ｔdown）、遅延時間を相違させる場合もある。この遅延時間の相違は、後述するチョッパ回路１４の構成に依存する。また、遅延時間Ｔupと遅延時間Ｔdownとを相違させるためには、遅延回路１２の構成、すなわち半導体回路におけるＰチャネルとＮチャネルのバランスを調整することにより、実現できる。このバランス調整により、遅延時間Ｔupと遅延時間Ｔdownとの各々の遅延時間を調整することもできる。
【００１９】
図３には、遅延時間Ｔupと遅延時間Ｔdownとを相違させるための構成として、インバータ１２ＡとしてＣＭＯＳによるインバータ１３の一例を示した。なお、図中、ＶＤＤとＶＳＳは電源である。このＣＭＯＳによるインバータ１３は、遅延時間を相違させるために、ＰチャネルとＮチャネルのコンダクタンスを調整する。つまり、PMOS-FET１３ＰのコンダクタンスＧｍｐと、NMOS-FET１３ＮのコンダクタンスＧｍｎとを調整する。
【００２０】
具体的には、コンダクタンスを一致させて構成することにより（Ｇｍｐ＝Ｇｍｎ）、遅延時間Ｔupと遅延時間Ｔdownは一致する（Ｔup＝Ｔdown）。また、PMOS-FET１３ＰのコンダクタンスＧｍｐを、NMOS-FET１３ＮのコンダクタンスＧｍｎより大きくすることで（Ｇｍｐ＞Ｇｍｎ）、遅延時間Ｔupが短くなる（つまり、Ｔup＜Ｔdown）。一方、PMOS-FET１３ＰのコンダクタンスＧｍｐを、NMOS-FET１３ＮのコンダクタンスＧｍｎより小さくすることで（Ｇｍｐ＜Ｇｍｎ）、遅延時間Ｔdownが短くなる（つまり、Ｔup＞Ｔdown）。これらのコンダクタンスの値を調整することで、遅延時間自体を調整することもできる。すなわち、回路設計時に遅延時間及び遅延時間差を決定しておき、回路を製造することができる。
【００２１】
本実施形態では、パルスの立ち上がりとパルスの立ち下がりの遅延時間の差（遅延時間Ｔupと遅延時間Ｔdownとを相違）は、チョッパ回路１４のチョップ幅が狭まる方向に調整されている。すなわち、後述するパルス出力部として機能するチョッパ回路１４から出力されるパルスのパルス幅（チョップ幅）が、遅延時間の差（Tdiff＝Ｔup−Ｔdown）で削減されるようになっている。
【００２２】
図４には、遅延時間Ｔupと遅延時間Ｔdownを段階的または選択的に相違させるための構成の一例を示した。ここでは、図３に示すゲート構造のＣＭＯＳを４つ並列に接続した回路の一例を説明する。なお、ここでは４つのＣＭＯＳについて説明するが、５つ以上または３つ以下でもよい。図４の回路は、図３のＣＭＯＳによるインバータ１３に、同様の構成のＣＭＯＳインバータ１３Ａ，１３Ｂ，１３Ｃを並列接続する構成とする。これらのＣＭＯＳインバータ１３Ａ，１３Ｂ，１３ＣのPMOS-FET側はスイッチPS-A,PS-B,PS-Cを介して電源ＶＤＤに接続される。また、NMOS-FET側はスイッチNS-A,NS-B,NS-Cを介して電源ＶＳＳに接続される。
【００２３】
これらのPMOS-FET側のスイッチPS-A,PS-B,PS-C、及びNMOS-FET側のスイッチNS-A,NS-B,NS-Cの何れかを選択することにより、コンダクタンスを段階的または選択的に指定できる。これにより、回路の動作に柔軟に、遅延時間を調整することができる。なお、これらのスイッチは、コントローラでオンオフするようにしてもよく、回路設定によりＦＥＴ数を指定するようにしてもよい。
【００２４】
図５には、チョッパ回路１４の構成の一例を示した。図５の例は、パルスの立ち下がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路１４は、測定対象回路３０の遅延時間に応じてチョップ幅が定まるチョッパを構成するものである。チョッパ回路１４は、ＮＡＮＤ素子２６と２８、及び測定対象回路３０から構成されている。チョッパ回路１４の入力側は、ＮＡＮＤ素子２６の一方の入力側に接続され、他方の入力側には制御端子２０が接続される。ＮＡＮＤ素子２６の出力側は、測定対象回路３０を介してＮＡＮＤ素子２８の一方の入力側に接続されると共に、ＮＡＮＤ素子２８の他方の入力側に接続される。ＮＡＮＤ素子２８の出力側は、チョッパ回路１４の出力側に接続される。この構成により測定対象回路３０が有する遅延時間によって、チョッパ回路１４のチョップ幅Ｔｗが定まることになる。なお、測定対象回路３０は、反転する論理で構成している。
【００２５】
図６には、チョッパ回路１４の構成の他の例を示した。図６の回路例は、図５の回路例と同様に、パルスの立ち下がりで動作するパルス出力部としてのチョッパ回路である。図６の回路例は、図５の回路例における、ＮＡＮＤ素子２６をＡＮＤ素子３２に代替し、かつ、ＮＡＮＤ素子２８をＯＲ素子３４に代替したものである。
【００２６】
図１に示すカウンタ回路１６は、入力されるパルスの立ち上がりまたは立ち下がり若しくはパルス幅を検知してパルス数を計数、例えば積算するものである。このカウンタ回路１６は、検出限界を有している。つまり、パルスの立ち上がりまたは立ち下がり若しくはパルス幅を検知する場合、その検出周波数が定められている。従って、所定の高周波を超える周波数のパルスが入力された場合には計数しない。また、パルスが入力されなくなると計数しないのは勿論である。
【００２７】
（遅延時間測定処理）
次に、本実施形態における遅延時間測定処理について説明する。
【００２８】
まず、半導体回路の遅延測定用回路１０は、パルスの立ち上がりとパルスの立ち下がりの遅延時間に差がある遅延回路１２のループ内にチョッパ回路１４が設けられている。チョッパ回路１４が設けられていない場合は、遅延時間（Tup + Tdown）の周期でループ動作する。
【００２９】
上記のように、パルスの立ち上がりとパルスの立ち下がりの遅延時間の差は、チョッパ回路１４から出力されるパルスのパルス幅（チョップ幅）が狭まる方向に調整されている。このチョッパ回路１４から出力されるパルスのパルス幅（チョップ幅）Ｔｗを決定するディレイ生成部分に測定対象回路３０を用いる(例えば、図５)。チョッパ回路１４の出力は遅延回路１２とその外部にあるカウンタ回路１６を駆動する。このとき、遅延回路１２の遅延時間に差がない場合（Ｔup＝Ｔdown）、チョッパ回路１４から出力されたパルス幅（チョップ幅）のパルスで遅延回路１２は動作を継続する。
【００３０】
一方、遅延回路１２の遅延時間に差がある場合（Tdiff＝｜Ｔup−Ｔdown｜＞０）、チョッパ回路１４から出力されたパルス幅（チョップ幅）は削減され続ける。すなわち、チョッパ回路１４から出力されたパルス幅（チョップ幅）は、遅延回路１２を１回通過するごとに削減される。これによって、パルスが遅延回路１２を何周かすると、遅延回路１２からパルスが出力されず、パルスが消滅する。チョッパ回路１４の出力にはカウンタ回路１６が接続されており、カウンタ回路１６によりパルスの数を計数する。
【００３１】
従って、最初のパルス幅から遅延回路１２を１回通過するごとに遅延時間差（Tdiff）だけ、パルス幅が削減される。この遅延時間差（Tdiff）が既知つまり予め取得済みであれば、最初のチョップ幅を測定できることになる。この最初のチョップ幅は、測定対象回路３０の遅延時間により決定されたパルス幅である。これによって、測定対象回路３０の遅延時間Ｔｗを求めることができる。遅延回路１２のパルスの立ち上がりとパルスの立ち下がりの遅延時間を測定する技術には、既知の技術を用いることができ、例えば特開2007-235908号などがある。遅延回路１２のパルスの立ち上がりとパルスの立ち下がりの遅延時間は、予め測定しておけばよい。
【００３２】
次に、遅延時間測定処理について図７及び図８を参照して詳細に説明する。
図７には、半導体回路の遅延測定用回路１０を用いた遅延時間測定の流れが示されている。図８には、遅延測定用回路１０のチョッパ回路１４におけるタイミングチャートが示されている。なお、本実施形態では、遅延時間について、Ｔｗ＜Tup かつ Ｔｗ＜Tdown に設定されている。
【００３３】
まず、遅延時間の測定前に、カウンタ回路１６の計数値Ｃ（カウンタ）はリセット（Ｃ＝０）しておく。遅延時間測定処理を開始すると、制御端子２０を操作して動作をスタートさせる（図７のステップ１００）。すなわち、制御端子２０へ制御信号を入力する。この制御信号は、遅延時間の測定開始時（動作の最初）のみパルスを入力する（図８の制御信号のタイミングチャート）。
【００３４】
制御端子２０への制御信号の入力によって、チョッパ回路１４から、測定対象回路３０の遅延時間により定まるパルス幅のパルスが出力される（ステップ１０２）。チョッパ回路１４から出力されるパルスのパルス幅（初回のチョップ幅）は、測定対象回路３０の遅延時間Ｔｗに相当する。このチョッパ回路１４から出力されるパルスはそのまま遅延回路１２に入力される。
【００３５】
遅延回路１２は、パルスのパルス幅を削減する方向に遅延時間に差を有している（Tdiff＝｜Ｔup−Ｔdown｜＞０）。このため、チョッパ回路１４から出力されたパルスは遅延回路１２を通過することによって、パルス幅が減少する（ステップ１０４）。遅延回路１２から出力されたパルスは、チョッパ回路１４によりチョップされて再び遅延回路１２に入力される（ステップ１０６）。つまり、チョッパ回路１４には、遅延時間Ｔｗ以下のパルスが入力されるため、チョッパ回路１４のディレイ生成部である測定対象回路３０のパルスが出力に到着する前に、チョッパ回路１４が動作を終える。これにより、２回目以降のチョッパ回路１４の動作は、入力されたパルスをそのまま出力することになる。
【００３６】
そして、チョッパ回路１４の出力に接続されたカウンタ回路１６の測定限界まで（ステップ１０８で肯定されるまで）、カウンタ回路１６によりパルスの数を計数する。つまり、カウンタ回路１６は、測定限界までチョッパ回路１４から出力されるパルス毎に計数値Ｃを１づつ増加する（ステップ１１０）。チョッパ回路１４から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路１６は計数を停止する（ステップ１１２）。すなわち、Tlimit＜Ｔｗ−Tdiff・ｋ（ｋは自然数）となったときにカウンタ回路１６は、計数が停止され（ステップ１１２）、動作が停止される（ステップ１１４）。
【００３７】
従って、図８に示すように、チョッパ回路１４から出力されたパルスのパルス幅（チョップ幅）は削減され続ける。このことは、チョップ幅Ｔｗが出力されるは初回のみで、その後は遅延時間Ｔｗ以下のパルスが入力されるためである。このため、チョッパ回路１４のディレイ生成部である測定対象回路３０のパルスが出力に到着する前に、チョッパ回路１４が動作を終える。このため、動作のたびに遅延時間差Tdiffずつチョップ幅が削減されて出力される。すなわち、チョッパ回路１４から出力されたパルスは、遅延回路１２を１回通過するごとに、そのパルス幅が削減される。これによって、パルスが遅延回路１２を何周かすると、遅延回路１２からパルスが出力されず、パルスが消滅する。つまり、遅延回路１２の通過回数によるパルス幅の削減時間が、測定対象回路３０の遅延時間Ｔｗに一致はたは超えると、遅延回路１２からパルスは出力されなくなる。このため、カウンタ回路１６の計数値Ｃと既知の遅延時間差Tdiffとから遅延時間Ｔｗを求めることができる。
【００３８】
以上のことから、遅延時間Ｔｗは次式で表すことができる。
Ｔｗ＝ Ｔｄｉｆｆ・Ｃ＋Ｔｌｉｍｉｔ
但し、Ｔｗは、測定対象回路３０の遅延時間（チョッパ回路１４のチョップ幅）である。Ｃは、カウンタ回路１６が停止したときの計数値（測定結果）である。Tdiff は、遅延回路１２のパルスの立ち上がりと立ち下がりの遅延時間差（既知）である。Tlimitは、カウンタ回路１６の動作限界パルス幅（既知）である。
【００３９】
なお、上記では、カウンタ回路１６は初回のパルスも計数する。すなわち、制御端子２０への制御信号の入力によって、チョッパ回路１４から、測定対象回路３０の遅延時間により定まるパルス幅のパルスが出力される。このため、これを計数しないように構成してもよい。例えば、カウンタ回路１６の計数値Ｃから「１」減算する。また、最初のチョップ回路のパルスにより、カウンタ回路１６をリセットするようにしてもよい。
【００４０】
また、遅延時間の設定について、Ｔｗ＜＜Tdiff  とすることで、遅延時間測定の精度を向上することができる。また、カウンタ回路１６の測定間隔は、Tup + Tdown以上の時間とし、続けてカウンタ回路１６の値が変わらなければ、カウンタ回路１６は動作を停止したと判断することができる。
【００４１】
このように、チョッパ回路１４から出力されるパルス幅（チョップ幅）を決定するディレイ生成部分に任意の回路（測定対象回路）を挿入することにより遅延時間を測定することが可能になる。
【００４２】
また、本実施形態によれば、チョッパ回路１４におけるディレイ生成部分に測定対象回路を挿入するのみでよいので、遅延時間を測定するために、測定対象回路自体をリングオシレータの構成とする必要はない。なお、本実施形態では、チョッパ回路１４におけるディレイ生成部分に測定対象回路を挿入する構成としたが、チョッパ回路１４が測定対象回路を構成要素とする必要はない。すなわちチョッパ回路１４に測定対象回路が外部から接続されるようにしてもよい。
【００４３】
また、本実施形態によれば、リングオシレータに代えてインバータによる遅延回路のみでよく、回路規模を減らすことができる。測定対象回路の規模が大きい場合、回路全体の規模を大幅に減らすことが可能となる。単純にトランジスタ数で比較すると、トランジスタ２つによるインバータを考える。この場合、測定対象回路のトランジスタ数をＡ、リングオシレータの段数をｎ、その他制御回路に用いたトランジスタ数の差をＤとする。このようにすると、従来例のリングオシレータに比べて次式に示す分だけトランジスタ数の削減効果がある。
Ａ・ｎ−（Ａ＋２・ｎ）−Ｄ
【００４４】
また、本実施形態によれば、チョッパ回路１４におけるディレイ生成部分に測定対象回路を挿入するのみでよいので、平均値でなく、当該測定対象回路の実遅延時間を測定することができる。つまり、測定対象回路を複数段数直列接続して測定した遅延時間から平均遅延時間を求めることを必要としない。
【００４５】
なお、半導体回路の遅延測定用回路１０を、半導体回路の例えば基板上に直接設ける場合、カウンタ回路１６に計数値を表示する表示器を含む構成により、カウンタ回路１６の計数値Ｃを取得できる。この計数値Ｃと既知の遅延時間差Tdiffとから遅延時間Ｔｗを求めることができる。また、カウンタ回路１６に計数値を出力するインタフェースを含む構成とすることにより、カウンタ回路１６の計数値Ｃを外部より取得できる。この計数値Ｃの取得は単なる信号読み取りでよく、その周波数は、高周波数が要求されない。このため、取得した計数値Ｃと既知の遅延時間差Tdiffとから遅延時間Ｔｗを、外部で簡単に求めることができる。
【００４６】
（第２実施形態）
次に、第２実施形態を説明する。本実施形態は、上記実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００４７】
図９には、本実施形態にかかるチョッパ回路１４の構成の一例を示した。図９の例は、パルスの立ち上がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路１４は、測定対象回路３０の遅延時間に応じてチョップ幅が定まるチョッパを構成するものである。チョッパ回路１４は、ＯＲ素子３６，ＡＮＤ素子３８、及び測定対象回路３０から構成されている。チョッパ回路１４の入力側は、ＯＲ素子３６の一方の入力側に接続され、他方の入力側には制御端子２０が接続される。ＯＲ素子３６の出力側は、測定対象回路３０を介してＡＮＤ素子３８の一方の入力側に接続されると共に、ＡＮＤ素子３８の他方の入力側に接続される。ＡＮＤ素子３８の出力側は、チョッパ回路１４の出力側に接続される。この構成により測定対象回路３０が有する遅延時間によって、チョッパ回路１４のチョップ幅Ｔｗが定まることになる。
【００４８】
図１０には、本実施形態にかかるチョッパ回路１４の構成の他の例を示した。図１０の回路例は、図９の回路例と同様に、パルスの立ち上がりで動作するパルス出力部としてのチョッパ回路である。図１０の回路例は、図９の回路例における、ＯＲ素子３６をＮＯＲ素子４０に代替し、かつＡＮＤ素子３８をＮＯＲ素子４２に代替したものである。
【００４９】
（遅延時間測定処理）
次に、本実施形態における遅延時間測定処理について説明する。なお、本実施形態と上記第１実施形態との相違は、信号の論理である。この本実施形態にかかる遅延時間測定処理について図１１を参照して詳細に説明する。
【００５０】
図１１には、遅延測定用回路１０のチョッパ回路１４におけるタイミングチャートが示されている。
【００５１】
まず、遅延時間の測定前に、カウンタ回路１６の計数値Ｃ（カウンタ）はリセットし、制御端子２０を操作して動作をスタートさせる。すなわち、制御端子２０へ制御信号を入力する。この制御信号は、図１１に示すように正論理の信号である。
【００５２】
制御端子２０への制御信号の入力によって、チョッパ回路１４から、測定対象回路３０の遅延時間により定まるパルス幅Ｔｗのパルスが遅延回路１２へ出力される。遅延回路１２は、パルスのパルス幅の削減方向に遅延時間差Tdiffを有する。このため、チョッパ回路１４から出力されたパルスは遅延回路１２を通過することによって、パルス幅が減少する。遅延回路１２から出力されたパルスは、チョッパ回路１４によりチョップされて再び遅延回路１２に入力される。
【００５３】
そして、チョッパ回路１４の出力に接続されたカウンタ回路１６の測定限界まで、カウンタ回路１６によりパルスの数を計数する。チョッパ回路１４から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路１６は計数を停止する（Tlimit＜Ｔｗ−Tdiff・ｋ）。
【００５４】
従って、チョッパ回路１４から出力されたパルスのパルス幅（チョップ幅）は削減され、パルスが遅延回路１２を何周かすると、パルスが消滅し、カウンタ回路１６の計数値が停止する。このカウンタ回路１６の計数値Ｃと既知の遅延時間差Tdiffとから遅延時間Ｔｗを求めることができる。
【００５５】
（第３実施形態）
次に、第３実施形態を説明する。本実施形態は、上記第１実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００５６】
図１２には本実施形態に係る電子回路の遅延測定装置の一例である遅延測定装置１１の概略構成が示されている。本実施形態にかかる遅延測定装置１１は、半導体回路の遅延測定用回路１０の構成に加えて、演算部１８を有している。半導体回路の遅延測定用回路１０に含まれるカウンタ回路１６の出力側は演算部１８の入力側に接続されている。演算部１８の制御側は、制御端子２０に接続されている。
【００５７】
演算部１８は、遅延時間測定処理を制御すると共に、測定対象回路３０の遅延時間を求めて出力するものである。この演算部１８は、半導体回路の遅延測定用回路１０と同様に半導体回路の例えば基板上に直接設けることができる。
【００５８】
この演算部１８は、測定対象回路３０の遅延時間の計算及び制御を担当する計算部５２を備えている。また、演算部１８は、制御端子２０へ遅延時間測定の開始信号を付与する開始信号付与部５０を備えている。この開始信号付与部５０は、計算部５２からの指示により、開始信号を出力するようになっている。また、演算部１８は、遅延回路１２におけるパルス幅の削減時間を取得するための取得部５４を備えている。この取得部５４で出力した削減時間は、遅延回路１２をパルス１回通過するごとに、そのパルス幅が削減される遅延時間差（Tdiff）に対応する。取得部５４は計算部５２に、取得した削減時間（遅延時間差Tdiff）が入力されるように接続されている。
【００５９】
なお、本実施形態では、演算部１８が記憶部５６を備え、記憶部５６に削減時間（遅延時間差Tdiff）が記憶されている場合を説明する。この記憶部５６を入力部に代えて、遅延回路１２のパルス幅の削減時間を入力するようにしてもよい。
【００６０】
計算部５２は、カウンタ回路１６の出力側が接続されている。計算部５２には、カウンタ回路１６から出力される信号が入力されるように接続することができる。また、計算部５２がカウンタ回路１６の計数値を参照するように接続してもよい。計算部５２は、計算結果を信号として出力するようになっている。この計算部５２の出力信号は、測定が完了したことを示す終了信号や、測定完了した遅延時間を出力することができる。なお、計算部５２が測定完了した遅延時間を確認できる構成を含む場合、計算部５２の出力信号は、遅延時間を測定完了したときに出力される終了信号のみでもよい。計算部５２が測定完了した遅延時間を確認できる構成の一例としては、遅延時間を表示させる表示器がある。
【００６１】
本実施形態では、演算部１８の計算部５２は、ＣＰＵやＲＡＭ等のメモリを含んで構成されている。メモリには、詳細を後述する遅延測定処理プログラムが記憶される。また計算部５２は、カウンタ回路１６に接続するためのインタフェースを有し、開始信号付与部５０は制御端子２０に接続するためのインタフェースを有している。なお、演算部１８は、出力デバイスの一例の表示装置であるディスプレイ、入力部としてのキーボードやマウスを接続することができる。
【００６２】
なお、演算部１８は、上記のように半導体回路の例えば基板上に直接設けてもよいが、独立した装置で構成してもよい。
【００６３】
（遅延時間測定処理）
次に、本実施形態における遅延時間測定処理について説明する。図１３には、演算部１８の計算部５２で実行される遅延測定処理の流れをフローチャートとして示した。
【００６４】
まず、遅延時間測定処理が開始されると、図１３の処理ルーチンが実行され、遅延時間の測定前に、カウンタ回路１６の計数値Ｃ（カウンタ）をリセット（Ｃ＝０）し、ステップ２００へ進む。ステップ２００では、制御端子２０を操作して動作をスタートさせるために、制御端子２０に制御信号が入力されるように、開始信号付与部５０へ指示信号を出力する。
【００６５】
上述のように、制御端子２０への制御信号の入力により、チョッパ回路１４から、測定対象回路３０の遅延時間により定まるパルス幅のパルスが出力される。チョッパ回路１４はパルス幅（初回のチョップ幅：測定対象回路３０の遅延時間Ｔｗに相当する）のパルスを遅延回路１２に出力する。遅延回路１２は、パルスのパルス幅を遅延時間差（Tdiff）だけ削減する。遅延回路１２から出力されたパルスは、チョッパ回路１４によりチョップされて再び遅延回路１２に入力される。このパルスを、カウンタ回路１６は、測定限界まで計数する（計数値Ｃ）。チョッパ回路１４から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路１６は計数を停止する。
【００６６】
演算部１８の計算部５２は、ステップ２０２へ進み、カウンタ回路１６で計数された計数値Ｃを読み取る。次のステップ２０４では、上記ステップ２０２で読み取った計数値Ｃが前回の計数値Ｃから変化がないか否かを判断する。このステップ２０４では、計数値Ｃが増加しているか否かを判断する。ステップ２０４で否定されると、ステップ２０６で所定時間待機した後にステップ２０２へ戻る。ステップ２０６の所定時間は、リング状に構成された遅延回路１２の周期より長い時間が設定される。これにより、計数値Ｃが増加していないときは、前回のチョッパ回路１４から出力されたパルスが消滅またはカウンタ回路１６の測定限界のパルスになったと判断できる。
【００６７】
次のステップ２０８では、計算部５２は遅延時間Ｔｗを演算する。まず、カウンタ回路１６の計数値Ｃ、及び測定限界のパルス幅Tlimitを取得する。次に遅延回路１２の遅延時間差Ｔｄｉｆｆを取得する。そして、上記の式に従って、遅延時間Ｔｗを演算する（Tw= Tdiff・C+Tlimit）。次のステップ２１０では、計算部５２は、計算結果を信号として出力する。すなわち、計算部５２は、測定が完了したことを示す終了信号や、測定完了した遅延時間を示す信号を出力する。
【００６８】
このように、本実施形態によれば、演算部を備えることによって、簡単に、測定対象回路の遅延時間を求めることができる。
【００６９】
また、また、演算部を別個の構成とすることで、半導体回路に組み入れる回路を単純化でき、装置較正を簡略化することができる。
【００７０】
なお、本実施形態は、上記第２実施形態にも適用可能であることは勿論である。
【００７１】
（第４実施形態）
次に、第４実施形態を説明する。本実施形態は、上記実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００７２】
本実施形態は、複数の測定対象回路の遅延時間Ｔｗを求めるものである。
【００７３】
図１４には、本実施形態にかかるチョッパ回路１４の構成の一例を示した。図１４の例は、パルスの立ち下がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路１４は、ＮＡＮＤ素子２６と２８、及び測定対象回路３０Ａと測定対象回路３０Ｂとを含む測定対象回路３０から構成されている。ＮＡＮＤ素子２６の出力側は、入力側切替部６０に接続されている。また、ＮＡＮＤ素子２８の一方の入力側には、出力側切替部６２が接続されている。入力側切替部６０と出力側切替部６２には、測定対象回路３０Ａと測定対象回路３０Ｂとが接続されている。入力側切替部６０，及び出力側切替部６２の制御側には、切替信号が入力されるように接続されている。
【００７４】
この切替信号は、上述の計算部５２から出力されるようにしてもよく、独立して入力されるようにしてもよい。この切替信号の入力により、測定対象回路３０Ａと測定対象回路３０Ｂの接続が切り替えられる。すなわち、測定対象回路３０Ａを指定する切替信号によって、ＮＡＮＤ素子２６の出力側が測定対象回路３０Ａを介してＮＡＮＤ素子２８の一方の入力側に接続される。一方、測定対象回路３０Ｂを指定する切替信号によって、ＮＡＮＤ素子２６の出力側が測定対象回路３０Ｂを介してＮＡＮＤ素子２８の一方の入力側に接続される。
【００７５】
なお、図１４の例では、及び測定対象回路３０Ａと測定対象回路３０Ｂとの２つを含む測定対象回路３０を示したが、３つ以上の測定対象回路を含む構成としてもよい。また、図１４の例では、入力側切替部６０を設けた場合を説明したが、６０を設けることなく、ＮＡＮＤ素子２６の出力側を、測定対象回路３０Ａと測定対象回路３０Ｂとの各々の入力側に共通して接続してもよい。
【００７６】
（遅延時間測定処理）
次に、本実施形態における遅延時間測定処理について説明する。
【００７７】
まず、本実施形態では、遅延時間の測定前に、測定対象回路３０Ａまたは測定対象回路３０Ｂを測定するための切替信号を出力する。ここでは測定対象回路３０Ａの遅延時間を測定するための切替信号を出力するものとする。次に、カウンタ回路１６の計数値Ｃをリセットし、制御端子２０を操作して動作をスタートさせる。すなわち、制御端子２０への制御信号の入力により、チョッパ回路１４から、測定対象回路３０Ａの遅延時間により定まるパルス幅のパルスが出力される。チョッパ回路１４は測定対象回路３０Ａの遅延時間Ｔｗに相当するパルスを遅延回路１２に出力する。
【００７８】
遅延回路１２は、パルスのパルス幅を遅延時間差（Tdiff）だけ削減する。遅延回路１２から出力されたパルスは、チョッパ回路１４によりチョップされて再び遅延回路１２に入力される。このパルスを、カウンタ回路１６は、測定限界まで計数する（計数値Ｃ）。チョッパ回路１４から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路１６は計数を停止する。この計数値が測定対象回路３０Ａの計数値ＣＡである。同様に、測定対象回路３０Ｂの遅延時間を測定するための切替信号を出力し、カウンタ回路１６の計数値ＣＢを得る。
【００７９】
これによって、測定対象回路３０Ａと測定対象回路３０Ｂとの各々の遅延時間Ｔｗを求めることができる。
【００８０】
このように、チョッパ回路１４から出力されるパルス幅（チョップ幅）を決定するディレイ生成部分に複数の測定対象回路を、選択可能に挿入することにより、複数の測定対象回路について遅延時間を測定することが可能になる。従って、測定対象回路を切り替えて複数のうちの何れかの測定対象回路が接続されるようにすれば、少ない面積で多様な回路の遅延時間を測定することができる。
【００８１】
ここで、本実施形態にかかる複数の測定対象回路の遅延時間Ｔｗを求めることを利用して、カウンタ回路１６における測定限界のパルス幅Tlimitを求める場合を説明する。
【００８２】
カウンタ回路１６における測定限界のパルス幅Tlimitを求めるための構成として、測定対象回路３０Ａをｘ段（ｘは自然数）のインバータを有する回路に設定する。また、測定対象回路３０Ｂは、（ｘ＋２）段のインバータを有する回路に設定する。
【００８３】
次に、上記と同様に、測定対象回路３０Ａと測定対象回路３０Ｂとの各々の遅延時間Ｔｗを求める。このときの計数値ＣＡ，ＣＢの差が、インバータ２段分の遅延時間に相当する。従って、ｘ段のインバータの遅延時間Ｔｗｘを求めることができる。このｘ段のインバータの遅延時間Ｔｗｘと、インバータｘ段である測定対象回路３０Ａの演算時間Ｔｗ（＝Ｔｄｏｆｆ・Ｃ）の差分を求める。この差分値がカウンタ回路１６における測定限界のパルス幅Tlimitに相当する。
【００８４】
このように、カウンタ回路１６における測定限界のパルス幅を求めることができる。
【００８５】
（第５実施形態）
次に、第５実施形態を説明する。本実施形態は、上記実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００８６】
第１実施形態では、測定対象回路３０の入力側において、制御信号が入力される場合のチョッパ回路１４について説明した。本実施形態は、変形例として、測定対象回路３０の出力側に、制御信号が入力される場合のチョッパ回路１４について説明する。
【００８７】
図１５には、本実施形態にかかるチョッパ回路１４の構成の一例を示した。図１５の例は、パルスの立ち下がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路１４は、インバータ７０，ＮＡＮＤ素子７２，ＡＮＤ素子７４、及び測定対象回路３０から構成されている。チョッパ回路１４の入力側は、インバータ７０の入力側に接続される。インバータ７０の出力側は、測定対象回路３０を介してＮＡＮＤ素子７２の一方の入力側に接続されると共に、ＮＡＮＤ素子７２の他方の入力側に接続される。ＮＡＮＤ素子７２の出力側は、ＡＮＤ素子７４の一方の入力側に接続され、ＡＮＤ素子７４の他方の入力側には制御端子２０が接続される。ＡＮＤ素子７４の出力側は、チョッパ回路１４の出力側に接続される。この構成により測定対象回路３０が有する遅延時間によって、チョッパ回路１４のチョップ幅Ｔｗが定まることになる。
【００８８】
図１６には、本実施形態にかかるチョッパ回路１４の構成の他の例を示した。図１６の回路例は、図１５の回路例と同様に、パルスの立ち下がりで動作するパルス出力部としてのチョッパ回路である。図１６の回路例は、図１５の回路例における、ＮＡＮＤ素子７２をＯＲ素子７６に代替し、かつインバータ７０を導通したものである。
【００８９】
（遅延時間測定処理）
次に、本実施形態における遅延時間測定処理について図１７を参照して説明する。
【００９０】
図１７には、本実施形態にかかるチョッパ回路１４におけるタイミングチャートが示されている。
【００９１】
まず、遅延時間の測定前に、カウンタ回路１６の計数値Ｃ（カウンタ）はリセットしておく。遅延時間測定処理を開始すると、制御端子２０を操作して動作をスタートさせる。すなわち、制御端子２０へ制御信号を入力する。この制御信号は、遅延時間の測定開始時（動作の最初）のみパルスが入力される。この制御端子２０への制御信号の入力によって、チョッパ回路１４のＡＮＤ素子７４は、そのままのパルスが出力される。このチョッパ回路１４から出力されるパルスは遅延回路１２に入力され、遅延時間差（Tdiff）だけパルス幅が削減されて、チョッパ回路１４に入力される。なお、ここでは、制御信号のパルス幅が遅延時間差より十分大きいパルス幅（>>Tw+Tdiff）に設定されている。そして、チョッパ回路１４から、測定対象回路３０の遅延時間により定まるパルス幅のパルスが出力される（測定対象回路３０の遅延時間Ｔｗに相当する）。このチョッパ回路１４から出力されるパルスは遅延回路１２に入力される。
【００９２】
そして、チョッパ回路１４から出力されたパルスは遅延回路１２を通過することによって、パルス幅が減少する。遅延回路１２から出力されたパルスは、チョッパ回路１４によりチョップされて再び遅延回路１２に入力される。次に、チョッパ回路１４の出力に接続されたカウンタ回路１６の測定限界まで、カウンタ回路１６によりパルスの数が計数される。チョッパ回路１４から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路１６は計数が停止される。
【００９３】
従って、図１７に示すように、チョッパ回路１４から出力されたパルスのパルス幅（チョップ幅）は削減され続ける。このことは、制御信号のパルスが出力された後に、チョップ幅Ｔｗのパルスが出力されるは初回のみで、その後は遅延時間Ｔｗ以下のパルスが入力される。このため、動作のたびに遅延時間差Tdiffずつチョップ幅が削減されて出力される。遅延回路１２の通過回数による削減時間が、測定対象回路３０の遅延時間Ｔｗに一致はたは超えると、遅延回路１２からパルスは出力されなくなる。このため、カウンタ回路１６の計数値Ｃと既知の遅延時間差Tdiffとから遅延時間Ｔｗを求めることができる。
【００９４】
なお、上記では、制御信号のパルスと遅延した初回のパルスをカウンタ回路１６で計数してしまう。このため、これを計数しないように構成する。例えば、カウンタ回路１６の計数値Ｃから「２」減算する。また、最初の遅延回路のパルスにより、カウンタ回路１６をリセットするようにしてもよい。
【００９５】
（第６実施形態）
次に、第６実施形態を説明する。本実施形態は、上記実施形態とほぼ同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００９６】
第２実施形態では、測定対象回路３０の入力側において、制御信号が入力される場合のチョッパ回路１４について説明した。本実施形態は、変形例として、測定対象回路３０の出力側に、制御信号が入力される場合のチョッパ回路１４について説明する。
【００９７】
図１８には、本実施形態にかかるチョッパ回路１４の構成の一例を示した。図１８の例は、パルスの立ち上がりで動作するパルス出力部としてチョッパ回路を示した。チョッパ回路１４は、ＯＲ素子８２，ＮＡＮＤ素子８０、及び測定対象回路３０から構成されている。チョッパ回路１４の入力側は、測定対象回路３０を介してＮＡＮＤ素子８０の一方の入力側に接続されると共に、ＮＡＮＤ素子８０の他方の入力側に接続される。ＮＡＮＤ素子８０の出力側は、ＯＲ素子８２の一方の入力側に接続され、ＯＲ素子８２の他方の入力側には制御端子２０が接続される。ＯＲ素子８２の出力側は、チョッパ回路１４の出力側に接続される。この構成により測定対象回路３０が有する遅延時間によって、チョッパ回路１４のチョップ幅Ｔｗが定まることになる。
【００９８】
図１９には、本実施形態にかかるチョッパ回路１４の構成の他の例を示した。図１９の回路例は、図１８の回路例と同様に、パルスの立ち上がりで動作するパルス出力部としてのチョッパ回路である。図１９の回路例は、図１８の回路例における、ＮＡＮＤ素子８０をＮＯＲ素子８６に代替し、かつチョッパ回路１４の入力側にインバータ８４を追加したものである。
【００９９】
（遅延時間測定処理）
図２０には、遅延測定用回路１０のチョッパ回路１４におけるタイミングチャートが示されている。
【０１００】
まず、遅延時間の測定前に、カウンタ回路１６の計数値Ｃ（カウンタ）はリセットし、制御端子２０を操作して動作をスタートさせる。すなわち、制御端子２０へ制御信号を入力する。この制御信号は、図２０に示すように正論理の信号である。
【０１０１】
この制御端子２０への制御信号の入力によって、チョッパ回路１４のＯＲ素子８２は、そのままのパルスが出力される。このチョッパ回路１４から出力されるパルスは遅延回路１２に入力され、遅延時間差（Tdiff）だけパルス幅が削減されて、チョッパ回路１４に入力される。なお、ここでは、制御信号のパルス幅が遅延時間差より十分大きいパルス幅（>>Tw+Tdiff）に設定されている。そして、チョッパ回路１４から、測定対象回路３０の遅延時間により定まるパルス幅のパルスが出力される（測定対象回路３０の遅延時間Ｔｗに相当する）。このチョッパ回路１４から出力されるパルスは遅延回路１２に入力される。
【０１０２】
そして、チョッパ回路１４から出力されたパルスは遅延回路１２を通過することによって、パルス幅が減少する。遅延回路１２から出力されたパルスは、チョッパ回路１４によりチョップされて再び遅延回路１２に入力される。次に、チョッパ回路１４の出力に接続されたカウンタ回路１６の測定限界まで、カウンタ回路１６によりパルスの数が計数される。チョッパ回路１４から出力されるパルスが測定限界のパルス幅Tlimitになると、カウンタ回路１６は計数が停止される。
【０１０３】
従って、図２０に示すように、チョッパ回路１４から出力されたパルスのパルス幅（チョップ幅）は削減され続ける。そして、遅延回路１２からパルスは出力されなくなる。このため、カウンタ回路１６の計数値Ｃと既知の遅延時間差Tdiffとから遅延時間Ｔｗを求めることができる。
【０１０４】
上記では、制御信号のパルスと遅延した初回のパルスをカウンタ回路１６で計数してしまう。このため、これを計数しないように構成する。例えば、カウンタ回路１６の計数値Ｃから「２」減算する。また、最初の遅延回路のパルスにより、カウンタ回路１６をリセットするようにしてもよい。
【０１０５】
なお、上記では電子回路の遅延測定装置について半導体回路の遅延測定用回路を一例としたシステムを例に説明した。しかし、これらの構成に限定されるものではなく、上記説明した要旨を逸脱しない範囲において、各種の改良及び変更を行っても良いのはもちろんである。
【０１０６】
また、上記では遅延時間測定対象の電子回路の一例として半導体回路を説明したが、これに限られるものではなく、開示の技術は、半導体回路以外の各種電子回路の遅延時間の測定に適用可能である。
【０１０７】
また、上記ではプログラムが記憶部に記憶されている態様を説明したが、処理プログラムは、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ等の記録媒体に記録されている形態で提供することも可能である。
【０１０８】
本明細書に記載された全ての文献、特許出願及び技術規格は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。
【符号の説明】
【０１０９】
１０    遅延測定用回路
１１    遅延測定装置
１２    遅延回路
１２Ａ  インバータ
１４    チョッパ回路
１６    カウンタ回路
１８    演算部
２０    制御端子
２６    ＮＡＮＤ素子
２８    ＮＡＮＤ素子
３０    測定対象回路
５０    開始信号付与部
５２    計算部
５４    取得部
５６    記憶部
【図１】
2013076799.tif 000003
【図２】
2013076799.tif 000004
【図３】
2013076799.tif 000005
【図４】
2013076799.tif 000006
【図５】
2013076799.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成26年5月20日(2014.5.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力されたパルスのパルス幅をある削減時間だけ削減して出力し、かつ出力したパルスが入力として接続されてループを構成する遅延部と、
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置。
【請求項２】
前記計数部によって前記パルス出力部からのパルスが無くなるまで計数された計数値と、前記パルス幅削減時間と、から前記電子回路の遅延時間を演算する演算部を更に備えた
請求項１記載の電子回路の遅延測定装置。
【請求項３】
前記演算部は、
前記遅延部のある削減時間を取得する取得部と、
前記計数部による計数値と前記取得部で取得された前記遅延部のある削減時間とに基づいて前記電子回路の遅延時間を計算する計算部と、
遅延測定を開始させるための信号を与える開始信号付与部と、
を備えた請求項２記載の電子回路の遅延測定装置。
【請求項４】
前記計算部は、前記計数部の計数値を一定時間毎に読み取り、読み取った計数値が同一計数値のとき、前記パルス出力部からのパルスが無くなった状態と判別する判別部を含む
請求項３記載の電子回路の遅延測定装置。
【請求項５】
前記パルス出力部は、
遅延測定を開始させるための信号または入力信号が与えられると駆動信号を出力するゲート部と、
前記駆動信号と、前記電子回路を経由した前記駆動信号と、が入力されて前記電子回路の遅延時間に応じたパルス幅のパルスを出力する論理部と、
を有する請求項１〜請求項４の何れか１項に記載の電子回路の遅延測定装置。
【請求項６】
前記パルス出力部は、
入力信号と、前記電子回路を経由した前記入力信号と、が入力されて前記電子回路の遅延時間に応じたパルス幅の信号を出力する論理部と、
遅延測定を開始させるための信号または前記論理部からの信号が与えられるとパルスを出力するゲート部と、
を有する請求項１〜請求項４の何れか１項に記載の電子回路の遅延測定装置。
【請求項７】
前記遅延部は、異なるコンダクタンスのＮチャネル型トランジスタとＰチャネル型トランジスタを備えている
請求項１〜請求項６の何れか１項記載の電子回路の遅延測定装置。
【請求項８】
前記遅延部は、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを備えた基本トランジスタセットと、前記基本トランジスタセットに並列接続され、各々選択可能なＮチャネル型トランジスタとＰチャネル型トランジスタとを備えた少なくとも１つの拡張トランジスタセットと、を備え、前記拡張トランジスタセットのＮチャネル型トランジスタまたはＰチャネル型トランジスタを選択することにより、前記削減時間を調整する
請求項１〜請求項６の何れか１項記載の電子回路の遅延測定装置。
【請求項９】
前記計数部は、前記パルス出力部の出力部から分岐した信号経路を経由したパルスが入力され、かつ前記パルス出力部から出力されたパルスを計数した計数値に応じた計数信号を出力する
請求項１〜請求項８の何れか１項記載の電子回路の遅延測定装置。
【請求項１０】
入力されたパルスのパルス幅をある削減時間だけ削減して出力し、かつ出力したパルスが入力として接続されてループを構成する遅延部と、
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置を用いた電子回路の遅延測定方法であって、
前記パルス出力部に、遅延測定を開始させるための信号としてパルスを入力する入力ステップと、
前記遅延部のある削減時間を取得する取得ステップと、
前記入力ステップでパルスが入力された際に前記パルス出力部からのパルスが無くなるまで前記計数部によって計数された計数値を読み取る読取ステップと、
前記取得ステップで取得した前記遅延部のある削減時間と前記読取ステップで読み取った前記計数部の計数値とに基づいて前記電子回路の遅延時間を計算する計算ステップと、
を含む電子回路の遅延測定方法。
【請求項１１】
入力されたパルスのパルス幅をある削減時間だけ削減して出力し、かつ出力したパルスが入力として接続されてループを構成する遅延部と、
前記遅延部のループ上に設けられると共に、遅延測定を開始させるための信号が与えられると、遅延時間測定対象の電子回路の遅延時間に応じて定まるパルス幅のパルスを出力すると共に、入力されたパルスについて前記電子回路の遅延時間に応じて定まるパルス幅のパルスを出力するパルス出力部と、
前記パルス出力部から出力されるパルスのパルス数を計数する計数部と、
を備えた電子回路の遅延測定装置を用いて、
コンピュータに、
前記パルス出力部に、遅延測定を開始させるための信号としてパルスを入力する入力ステップと、
前記遅延部のある削減時間を取得する取得ステップと、
前記入力ステップでパルスが入力された際に前記パルス出力部からのパルスが無くなるまで前記計数部によって計数された計数値を読み取る読取ステップと、
前記取得ステップで取得した前記遅延部のある削減時間と前記読取ステップで読み取った前記計数部の計数値とに基づいて前記電子回路の遅延時間を計算する計算ステップと、
を含む処理を実行させるための電子回路の遅延測定プログラム。
【国際調査報告】
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