(57)【要約】  低消費電力で精度のよい位相調整を行う。  位相調整対象の信号を入力する並列に接続されたインバータ（Ｉａ１〜Ｉａｎ）を有し、インバータ（Ｉａ１〜Ｉａｎ）のうち有効なものが第１の制御信号により選択される位相調整部（２）と、位相調整対象の信号を所定の遅延時間、遅延させる遅延回路（４）と、遅延された位相調整対象の信号を入力する並列に接続されたインバータ（Ｉｂ１〜Ｉｂｎ）を有し、インバータ（Ｉｂ１〜Ｉｂｎ）のうち、有効なものが第２の制御信号により選択される位相調整部（３）と、位相調整部（２，３）の出力信号を入力して、遅延時間の範囲で位相調整された信号を出力する出力回路（５）とを有し、位相調整部（３）は、遅延前の位相調整対象の信号の制御のもと遅延時間の間、位相調整部（２）との間の電流経路を遮断するトランジスタ（Ｔｃ１〜Ｔｃｎ，Ｔｄ１〜Ｔｄｎ）を、インバータ（Ｉｂ１〜Ｉｂｎ）のそれぞれに対して接続している。
2013031013.tif 000002
【特許請求の範囲】
【請求項１】
位相調整対象の信号を入力する並列に接続された複数の第１のインバータを有し、前記複数の第１のインバータのうち、有効な第１のインバータが第１の制御信号により選択される第１の位相調整部と、
前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、
前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第２のインバータを有し、前記複数の第２のインバータのうち、有効な第２のインバータが第２の制御信号により選択される第２の位相調整部と、
前記第１の位相調整部及び前記第２の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、
を有し、
前記第２の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第１の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第２のインバータのそれぞれに対して接続していることを特徴とする位相調整回路。
【請求項２】
前記第１の位相調整部または前記第２の位相調整部は複数設けられ、前記遅延回路は複数直列に接続されており、各前記遅延回路間のノードには、前記第１の位相調整部または前記第２の位相調整部が接続され、各前記第１の位相調整部または前記第２の位相調整部には、それぞれ異なる遅延量で遅延された位相調整対象の信号が入力されていることを特徴とする請求の範囲第１項に記載の位相調整回路。
【請求項３】
前記第１の位相調整部または前記第２の位相調整部ごとに設けられた選択部をさらに有し、
前記第１の位相調整部は、前記複数の第１のインバータのそれぞれと電源線及び接地線との間に対して接続されたトランジスタを有し、
前記第２の位相調整部の前記トランジスタは、前記複数の第２のインバータのそれぞれと電源線及び接地線との間に対して接続されており、
前記選択部は、前記遅延前の位相調整対象の信号を、複数の前記第１の位相調整部または複数の前記第２の位相調整部のうち、１つの前記第２の位相調整部の各前記トランジスタに供給し、他の前記第２の位相調整部及び前記第１の位相調整部の前記トランジスタには一定の電圧レベルの信号を供給してオン状態とさせることを特徴とする請求の範囲第２項に記載の位相調整回路。
【請求項４】
前記第１の位相調整部または前記第２の位相調整部ごとに設けられた選択部をさらに有し、
前記第１の位相調整部は、前記複数の第１のインバータのそれぞれと電源線及び接地線との間に対して接続されたトランジスタを有し、
前記第２の位相調整部の前記トランジスタは、前記複数の第２のインバータのそれぞれと電源線及び接地線との間に対して接続されており、
前記選択部は、前記遅延前の位相調整対象の信号を、複数の前記第１の位相調整部または複数の前記第２の位相調整部のうち、隣接する１組の前記第１の位相調整部及び第２の位相調整部の各前記トランジスタに供給し、他の前記第１の位相調整部及び他の前記第２の位相調整部の前記トランジスタには一定の電圧レベルの信号を供給してオフ状態とさせることで、他の前記第１の位相調整部及び他の前記第２の位相調整部を非選択状態とすることを特徴とする請求の範囲第２項に記載の位相調整回路。
【請求項５】
前記複数の第１のインバータまたは前記複数の第２のインバータのそれぞれには、オン時に前記複数の第１のインバータまたは前記複数の第２のインバータを有効にする第１の導電型のトランジスタと第２の導電型のトランジスタが接続されており、
前記第１の制御信号と前記第２の制御信号として、同一の制御信号を出力する位相調整制御部を有し、
前記制御信号は相補の信号であり、
前記位相調整制御部は、前記相補の信号の一方を、前記第１の位相調整部の前記第１の導電型のトランジスタ及び、隣接する前記第２の位相調整部の前記第２の導電型のトランジスタの制御信号として供給し、前記相補の信号の他方を前記第１の位相調整部の前記第２の導電型のトランジスタ及び、隣接する前記第２の位相調整部の前記第１の導電型のトランジスタの制御信号として供給することを特徴とする請求の範囲第４項に記載の位相調整回路。
【請求項６】
位相調整対象の信号を入力する並列に接続された複数の第１のインバータを有し、前記複数の第１のインバータのうち、有効な第１のインバータが第１の制御信号により選択される第１の位相調整部と、前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第２のインバータを有し、前記複数の第２のインバータのうち、有効な第２のインバータが第２の制御信号により選択される第２の位相調整部と、前記第１の位相調整部及び前記第２の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、入力される制御信号に応じた前記第１の制御信号及び前記第２の制御信号を出力する位相調整制御部と、を有し、前記第２の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第１の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第２のインバータのそれぞれに対して接続している位相調整回路と、
前記制御信号を生成し、前記位相調整制御部に供給する制御信号生成回路と、
を備えたことを特徴とするインターフェイス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相調整回路及びインターフェイス回路に関する。
【背景技術】
【０００２】
回路基板間、ＬＳＩ（Large Scale Integrated Circuit）間またはＣＰＵ（Central Processing Unit）とメモリ間などでデータの送受信を行うインターフェイス回路において、クロック信号などの信号の位相を調整する位相調整回路が用いられている。【０００３】
従来、位相調整時に貫通電流が流れることを抑制し、消費電力の低減を図る技術が知られている。
また、近年、クロック周波数の高速化などに伴い、位相をより精度よく調整することが求められている。細かな位相調整を行う位相調整回路として、複数段のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを有し、有効にするインバータ数を調整することでクロック信号の位相を調整するものがあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１２９１１０号公報
【特許文献２】特開２００１−４４８２２号公報
【非特許文献】
【０００５】
【非特許文献１】“IEEE Journal of Solid-State Circuits”, Vol. 41, No.5, May 2006, pp. 1051-1061
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のような細かな位相調整を行う位相調整回路においては、位相調整時に貫通電流が流れると、消費電力が増大するだけではなく位相調整の精度が悪化する問題があり、従来の技術では、低消費電力で精度のよい位相調整を行うことが困難であった。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、位相調整対象の信号を入力する並列に接続された複数の第１のインバータを有し、前記複数の第１のインバータのうち、有効な第１のインバータが第１の制御信号により選択される第１の位相調整部と、前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第２のインバータを有し、前記複数の第２のインバータのうち、有効な第２のインバータが第２の制御信号により選択される第２の位相調整部と、前記第１の位相調整部及び前記第２の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、を有し、前記第２の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第１の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第２のインバータのそれぞれに対して接続している位相調整回路が提供される。【０００８】
また、発明の一観点によれば、位相調整対象の信号を入力する並列に接続された複数の第１のインバータを有し、前記複数の第１のインバータのうち、有効な第１のインバータが第１の制御信号により選択される第１の位相調整部と、前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第２のインバータを有し、前記複数の第２のインバータのうち、有効な第２のインバータが第２の制御信号により選択される第２の位相調整部と、前記第１の位相調整部及び前記第２の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、入力される制御信号に応じた前記第１の制御信号及び前記第２の制御信号を出力する位相調整制御部と、を有し、前記第２の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第１の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第２のインバータのそれぞれに対して接続している位相調整回路と、前記制御信号を生成し、前記位相調整制御部に供給する制御信号生成回路と、を備えたインターフェイス回路が提供される。
【発明の効果】
【０００９】
開示の位相調整回路及びインターフェイス回路によれば、低消費電力で精度のよい位相調整が可能になる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の位相調整回路の一例を示す図である。
【図２】動作させるインバータ数と、クロック信号の位相調整結果との関係の一例を示す図である。
【図３】比較例の位相調整回路を示す図である。
【図４】２つの位相調整部に入力されるクロック信号と出力回路から出力される出力クロック信号の例を示す図である。
【図５】第２の実施の形態の位相調整回路の一例を示す図である。
【図６】位相調整制御部の一例を示す図である。
【図７】重み付け制御部の真理値表の例である。
【図８】制御コード変換部の真理値表の例である。
【図９】重み付け選択部の一部を示す図である。
【図１０】重み付け選択部の真理値表の例である。
【図１１】位相調整制御部に入力される制御コードと出力される制御信号の例を示す真理値表である。
【図１２】２つの位相調整部に入力されるクロック信号と出力回路から出力される出力クロック信号の例を示す図である。
【図１３】第３の実施の形態の位相調整回路の一例を示す図である。
【図１４】選択部の一例を示す図である。
【図１５】位相調整制御部の一例を示す図である。
【図１６】重み付け制御部の真理値表の例である。
【図１７】第４の実施の形態の位相調整回路の一例を示す図である。
【図１８】選択部の一例を示す図である。
【図１９】位相調整制御部の一例を示す図である。
【図２０】重み付け制御部の真理値表の例である。
【図２１】制御コードと、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７における指示信号との関係の例を示す真理値表である。
【図２２】位相調整制御部と、位相調整部との接続例を示す図である。
【図２３】ＣＰＵとメモリ間でデータの送受信を行うインターフェイス回路の例を示す図である。
【図２４】インターフェイス回路の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
なお、以下の説明では、位相調整対象の信号としてクロック信号を用いるが、これに限定されず、非周期的な信号などのデジタル信号を位相調整対象の信号として用いるようにしてもよい。
【００１２】
（第１の実施の形態）
図１は、第１の実施の形態の位相調整回路の一例を示す図である。
位相調整回路１は、位相調整部２，３、遅延回路４、出力回路５を有する。
【００１３】
位相調整部２は、並列に接続された複数段のインバータＩａ１，Ｉａ２，…，Ｉａｎを有する。インバータＩａ１は、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下ｐＭＯＳと略す）Ｔｒ１，Ｔｒ２と、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）Ｔｒ３，Ｔｒ４を有する。
【００１４】
インバータＩａ１において、ｐＭＯＳＴｒ１のドレインはｐＭＯＳＴｒ２のソースに接続され、ｐＭＯＳＴｒ２のドレインはｎＭＯＳＴｒ３のドレインに接続され、ｎＭＯＳＴｒ３のソースはｎＭＯＳＴｒ４のドレインに接続されている。ｐＭＯＳＴｒ１とｎＭＯＳＴｒ４のゲートは入力端子ＩＮに接続されており、これらのゲートに位相調整対象のクロック信号が入力される。ｐＭＯＳＴｒ２とｎＭＯＳＴｒ３のゲートには、図示を省略しているが、後述する位相調整制御回路からの制御信号が入力され、このインバータＩａ１が、有効か無効かが選択される。つまり、位相調整時に、このインバータＩａ１による重み付けを行うか否かが選択される。
【００１５】
他のインバータＩａ２〜Ｉａｎについても同様のトランジスタを有しているため、同一符号を付している。
各インバータＩａ１〜ＩａｎのｐＭＯＳＴｒ２とｎＭＯＳＴｒ３間のノードは、Ｗｉｒｅｄ−ＯＲ接続されている。
【００１６】
また、位相調整部２は、各インバータＩａ１〜ＩａｎのｐＭＯＳＴｒ１と電源線ＶＤＤとの間に接続されたｐＭＯＳＴａ１，Ｔａ２，…，Ｔａｎと、ｎＭＯＳＴｒ４と接地線ＶＳＳとの間に接続されたｎＭＯＳＴｂ１，Ｔｂ２，…，Ｔｂｎを有している。
【００１７】
電源線ＶＤＤには、電源電圧が印加されており、接地線ＶＳＳは基準電位（たとえば、０Ｖ）となっている。
ｐＭＯＳＴａ１〜Ｔａｎのゲートは接地線ＶＳＳに接続され、ｎＭＯＳＴｂ１〜Ｔｂｎのゲートは電源線ＶＤＤに接続され、何れもオン状態となっている。
【００１８】
一方、位相調整部３も、並列に接続された複数段のインバータＩｂ１，Ｉｂ２，…，Ｉｂｎを有する。インバータＩｂ１〜Ｉｂｎは、前述のインバータＩａ１〜Ｉａｎと同様に、ｐＭＯＳＴｒ１，Ｔｒ２と、ｎＭＯＳＴｒ３，Ｔｒ４を有する。そして、各インバータＩｂ１〜ＩｂｎのｐＭＯＳＴｒ２とｎＭＯＳＴｒ３間のノードは、Ｗｉｒｅｄ−ＯＲ接続されている。
【００１９】
ただし、インバータＩｂ１〜Ｉｂｎにおいて、ｐＭＯＳＴｒ１とｎＭＯＳＴｒ４のゲートは、遅延回路４の出力端子に接続されており、この遅延回路４によって遅延されたクロック信号を入力する。
【００２０】
また、位相調整部３は、各インバータＩｂ１〜ＩｂｎのｐＭＯＳＴｒ１と電源線ＶＤＤとの間に接続されたｐＭＯＳＴｃ１，Ｔｃ２，…，Ｔｃｎと、ｎＭＯＳＴｒ４と接地線ＶＳＳとの間に接続されたｎＭＯＳＴｄ１，Ｔｄ２，…，Ｔｄｎを有している。
【００２１】
ｐＭＯＳＴｃ１〜Ｔｃｎのゲート及び、ｎＭＯＳＴｄ１〜Ｔｄｎのゲートは入力端子ＩＮに接続されている。ｐＭＯＳＴｃ１〜ＴｃｎまたはｎＭＯＳＴｄ１〜Ｔｄｎは、遅延前のクロック信号により制御され、遅延回路４における遅延時間の間、位相調整部２との間の電流経路を遮断する。つまりｐＭＯＳＴｃ１〜Ｔｃｎ及び、ｎＭＯＳＴｂ１〜Ｔｂｎは、貫通電流阻止用のトランジスタとして機能する。
【００２２】
位相調整部２，３の最後段のインバータＩａｎ，ＩｂｎのｐＭＯＳＴｒ２とｎＭＯＳＴｒ３間のノードは互いに接続されており、さらに、出力回路５の入力端子に接続されている。
【００２３】
遅延回路４は、入力端子ＩＮから入力されたクロック信号を所定の遅延時間、遅延させる。ここでの遅延量により、位相調整部２，３を用いた位相調整の幅が設定される。遅延回路４は、たとえば、直列に接続された偶数個のインバータまたは、複数のバッファ回路などによって実現される。
【００２４】
出力回路５は、インバータ５ａを有し、Ｗｉｒｅｄ−ＯＲ接続された２つの位相調整部２，３の出力ノードの電圧を入力として、遅延回路４での遅延時間による位相調整幅の範囲で、位相調整されたクロック信号を出力する。
【００２５】
本実施の形態では、位相調整部２において、ｐＭＯＳＴａ１〜Ｔａｎ、ｎＭＯＳＴｂ１〜Ｔｂｎはなくてもよいが、位相調整部２，３の物理特性を揃えるため設けられている。
以下、位相調整回路１の動作を説明する。
【００２６】
まず、後述する位相調整制御部からの制御信号により、各インバータＩａ１〜Ｉａｎ，Ｉｂ１〜Ｉｂｎの何れかにおいて、ｐＭＯＳＴｒ２及びｎＭＯＳＴｒ３をオンにすることで、有効となるインバータが設定される。このとき、位相調整部２，３間で、動作させるインバータ数の合計をｎ個とし、各位相調整部２，３で有効とするインバータ数を調整することで、遅延回路４で設定される位相調整幅をｎ分割した位相調整が行える。
【００２７】
図２は、動作させるインバータ数と、クロック信号の位相調整結果との関係の一例を示す図である。縦軸は電圧、横軸は時間である。
図２では、出力回路５から出力されるクロック信号の立ち上がり部分の位相の様子が示されている。また、位相調整部２，３におけるインバータＩａ１〜Ｉａｎ、インバータＩｂ１〜Ｉｂｎの数がそれぞれ８個、つまりｎ＝８の場合について示されている。また、図２中の“８：０”、“７：１”などの表記は、位相調整部２，３において、有効になっているインバータ数の比を示している。
【００２８】
タイミングｔ１において、入力端子ＩＮから入力されるクロック信号は、位相調整部２において有効となっているインバータ数、つまり動作するインバータの数に応じた速さで立ち上がる。動作するインバータ数が多いほど電流駆動能力が高まるので、速く立ち上がる。図２の例では、位相調整部３のインバータＩａ１〜Ｉａ８が全て動作し、位相調整部３のインバータＩｂ１〜Ｉｂ８が全て動作しない場合、すなわち、動作するインバータ数の比が８：０の場合、最も速く立ち上がる。動作するインバータ数の比が０：８の場合、クロック信号は、遅延回路４による遅延時間経過後のタイミングｔ２で立ち上がり、このときが最も遅い立ち上がりとなる。
【００２９】
位相調整部２，３において動作させるインバータ数の合計が８になるようにして比を８：０，７：１，６：２，５：３，…，０：８のように調整することで、遅延回路４による遅延時間で決まる位相調整幅を、等間隔に８分割した細かな位相調整が行える。
【００３０】
ただし、クロック信号の立ち上がり時のタイミングｔ１〜ｔ２において、遅延されたクロック信号が入力されている位相調整部３において、有効状態のインバータＩｂ１〜Ｉｂ８の何れかが動作する場合がある。
【００３１】
ここで、比較例として、図１に示したｐＭＯＳＴｃ１〜Ｔｃｎ、ｎＭＯＳＴｄ１〜Ｔｄｎがない場合の位相調整回路を説明する。
図３は、比較例の位相調整回路を示す図である。
【００３２】
図１の位相調整回路１と同じ要素については、同一符号を付している。図３に示す位相調整回路１ａでは、位相調整部２ａ，３ａは、図１の位相調整部２，３と異なり、ｐＭＯＳＴａ１〜Ｔａｎ、ｎＭＯＳＴｂ１〜Ｔｂｎ、ｐＭＯＳＴｃ１〜Ｔｃｎ、ｎＭＯＳＴｄ１〜Ｔｄｎを有さない。
【００３３】
図４は、２つの位相調整部に入力されるクロック信号と出力回路から出力される出力クロック信号の例を示す図である。
図４中で上から、位相調整部２ａに入力されるクロック信号、遅延回路４により遅延され、位相調整部３ａに入力されるクロック信号、出力回路５から出力される位相調整された出力クロック信号を示している。
【００３４】
タイミングｔ３では、クロック信号がＨ（High）レベルとなるため、図３の位相調整部２ａにおけるインバータＩａ１〜ＩａｎのｎＭＯＳＴｒ４はオンされる。そのため、インバータＩａ１〜Ｉａｎのうち、制御信号により有効とされたインバータのｎＭＯＳＴｒ４を介して接地線ＶＳＳに電流が流れ込むことになる。
【００３５】
一方、位相調整部３ａに入力される遅延されたクロック信号は、タイミングｔ３からタイミングｔ４までの間は、Ｌ（Low）レベルとなっている。そのため、図３の位相調整部３ａにおけるインバータＩｂ１〜ＩｂｎのｐＭＯＳＴｒ１はオンされる。そのため、インバータＩｂ１〜Ｉｂｎのうち、制御信号により有効とされたインバータの電源線ＶＤＤからｐＭＯＳＴｒ１を介して、位相調整部２ａの接地線ＶＳＳに流れ込む貫通電流が発生することになる。
【００３６】
この場合、図２に示した比のバランスが崩れ、位相調整の線形性が崩れる。たとえば、５：３の比にして位相調整を行うはずが、位相調整部３ａで有効とされた３つのインバータまでが、タイミングｔ３〜ｔ４の段階で動作してしまう。これにより、たとえば、２：６の比で位相調整した場合と同じような位相になってしまう。
【００３７】
これに対して、本実施の形態の位相調整回路１では、図１に示すように、各インバータＩｂ１〜Ｉｂｎに、遅延前のクロック信号で制御されるｐＭＯＳＴｃ１〜Ｔｃｎ、ｎＭＯＳＴｄ１〜Ｔｄｎが接続されている。
【００３８】
この場合、図４のタイミングｔ３〜ｔ４、すなわち、遅延回路４での遅延時間の間、位相調整部３のｐＭＯＳＴｃ１〜ＴｃｎのゲートにはＨレベルのクロック信号が入力されるので、ｐＭＯＳＴｃ１〜Ｔｃｎはオフ状態となる。これにより、位相調整部２，３間の電流経路が遮断される。
【００３９】
そのため、制御信号により、どのインバータＩｂ１〜Ｉｂｎが有効になっていても、タイミングｔ３〜ｔ４の間では、それらのインバータの動作を停止させておくことができる。
【００４０】
これにより、貫通電流が流れることによる位相調整精度の悪化を抑制でき、高精度で位相調整を行うことができるようになる。また、貫通電流が流れることを抑制できるため、消費電力を削減できる。
【００４１】
上記の例では、クロック信号の立ち上がり部分での位相調整の例を示したが、立ち下がり部分でも同様の効果が得られる。図４のタイミングｔ５〜ｔ６の間では、位相調整部３のｎＭＯＳＴｄ１〜ＴｄｎのゲートにはＬレベルのクロック信号が入力されるので、ｎＭＯＳＴｄ１〜Ｔｄｎはオフ状態となり、位相調整部２，３間の電流経路が遮断される。
【００４２】
そのため、制御信号により、どのインバータＩｂ１〜Ｉｂｎが有効になっていても、遅延回路４での遅延時間であるタイミングｔ５〜ｔ６の間では、動作を停止させておくことができる。
【００４３】
これにより、貫通電流が流れることによる位相調整精度の悪化を抑制でき、高精度で位相調整を行うことができるようになる。また、貫通電流が流れることを抑制できるため、消費電力を削減できる。
【００４４】
なお、上記の例では、ｐＭＯＳＴａ１〜ＴａｎをインバータＩａ１〜Ｉａｎと電源線ＶＤＤとの間に接続し、ｎＭＯＳＴｂ１〜ＴｂｎをインバータＩａ１〜Ｉａｎと接地線ＶＳＳとの間に接続している。また、ｐＭＯＳＴｃ１〜ＴｃｎをインバータＩｂ１〜Ｉｂｎと電源線ＶＤＤとの間に接続し、ｎＭＯＳＴｄ１〜ＴｄｎをインバータＩｂ１〜Ｉｂｎと接地線ＶＳＳとの間に接続しているが、これに限定されない。
【００４５】
たとえば、ｐＭＯＳＴａ１〜Ｔａｎ，Ｔｃ１〜Ｔｃｎと、ｐＭＯＳＴｒ１またはｐＭＯＳＴｒ２の接続位置を入れ替えて、ｎＭＯＳＴｂ１〜Ｔｂｎ，Ｔｄ１〜Ｔｄｎと、ｎＭＯＳＴｒ３またはｎＭＯＳＴｒ４の接続位置を入れ替えるようにしてもよい。
【００４６】
（第２の実施の形態）
図５は、第２の実施の形態の位相調整回路の一例を示す図である。
位相調整回路１０は、位相調整部１１−１，１１−２，１１−３，１１−４，１１−５、遅延回路１２−１，１２−２，１２−３，１２−４、出力回路であるインバータ１３、位相調整制御部１４を有している。
【００４７】
位相調整部１１−１〜１１−５のうち、位相調整部１１−１は、図１に示した位相調整部２と同様の回路となっている。位相調整部１１−２〜１１−５は、図１に示した位相調整部３と同様の回路となっているが、調整する位相に合わせて、どの位相調整部が図１に示した位相調整部２，３として機能するかが選択される。詳細は後述する。
【００４８】
位相調整部１１−１〜１１−５の出力端子は互いに接続されており、さらに、インバータ１３の入力端子に接続されている。
遅延回路１２−１〜１２−４は、直列に接続されており、入力端子ＩＮから入力されるクロック信号を遅延させていく。なお、遅延回路１２−１〜１２−４では、たとえば、それぞれ同じ遅延時間が設定され、位相調整幅が揃えられている。また、隣接する２つの位相調整部による位相調整の際に、後段の位相調整部に入力される遅延クロック信号が、入力端子ＩＮからのクロック信号の信号レベルとは逆となるように、遅延回路１２−１〜１２−４の遅延量が調整されている。
【００４９】
遅延回路１２−１，１２−２間のノードには、位相調整部１１−２が接続され、遅延回路１２−２，１２−３間のノードには、位相調整部１１−３が接続され、遅延回路１２−３，１２−４間のノードには、位相調整部１１−４が接続されている。また、遅延回路１２−４の出力端子は位相調整部１１−５に接続されている。これにより、位相調整部１１−２〜１１−５において、それぞれ異なる遅延量で遅延されたクロック信号が入力される。
【００５０】
つまり、各位相調整部１１−２〜１１−５と入力端子ＩＮ間に接続される遅延回路の数に応じて遅延されたクロック信号が、位相調整部１１−２〜１１−５に入力される。
インバータ１３は、出力端子ＯＵＴに接続されており、Ｗｉｒｅｄ−ＯＲ接続された位相調整部１１−１〜１１−５の出力ノードの電位に応じて、位相調整されたクロック信号を出力する。
【００５１】
位相調整制御部１４は、たとえば、位相調整回路１０外からの制御信号（以下制御コードという）に基づき、各位相調整部１１−１〜１１−５が有する複数のインバータの何れを有効にするか決める制御信号を出力する。この制御信号は、図１に示したｐＭＯＳＴｒ２、ｎＭＯＳＴｒ３のゲートに入力されるものである。
【００５２】
図６は、位相調整制御部の一例を示す図である。
図６では、図５に示されている５つの位相調整部１１−１〜１１−５が、それぞれ８つのインバータを有している場合の、位相調整制御部１４の一例が示されている。
【００５３】
位相調整制御部１４は、重み付け制御部２０、制御コード変換部３０、重み付け選択部７０，７１，７２，７３，７４を有している。
重み付け制御部２０は、信号線ＣＤ３，ＣＤ４を介して入力される外部からの制御コードを用い、重み付け選択部７０〜７４へ、５つの位相調整部１１−１〜１１−５のどの２つを選択させるかを指示する指示信号を生成する。重み付け制御部２０は、生成した指示信号を、重み付け選択部７０〜７４へ信号線ＳＥＬ０，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４を介して供給する。
【００５４】
図７は、重み付け制御部の真理値表の例である。
図７では、信号線ＣＤ３を介して入力される制御コードＣＯＤＥ［３］、信号線ＣＤ４を介して入力される制御コードＣＯＤＥ［４］が示されている。また、信号線ＳＥＬ０〜ＳＥＬ４に伝送させる指示信号ＳＥＬ［０］，ＳＥＬ［１］，ＳＥＬ［２］，ＳＥＬ［３］，ＳＥＬ［４］が示されている。指示信号ＳＥＬ［０］〜ＳＥＬ［４］は、図５の５つの位相調整部１１−１〜１１−５のどの２つを選択するか、重み付け選択部７０〜７４に指示する信号である。
【００５５】
たとえば、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］がともに“０”の場合には、指示信号ＳＥＬ［０］，ＳＥＬ［１］がともに“１”となっている。この場合、位相調整部１１−１，１１−２が選択され、この２つの位相調整部１１−１，１１−２を用いた位相調整が行われる。また、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］が“１”、“０”の場合には、指示信号ＳＥＬ［１］，ＳＥＬ［２］がともに“１”となっている。この場合、位相調整部１１−２，１１−３が選択され、この２つの位相調整部１１−２，１１−３を用いた位相調整が行われる。
【００５６】
ｍ個の位相調整部のそれぞれがｎ個のインバータを有している場合、ｎ×（ｍ−１）の位相分割が行えるので、５つの位相調整部１１−１〜１１−５が、それぞれ８つのインバータを有している場合、８×４＝３２分割で位相調整を行うことができる。
【００５７】
たとえば、３２分割した３０番目の位相に合わせたい場合、位相調整部１１−４，１１−５による位相調整が行われる。その場合、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］として、ともに“１”が入力されることによって、指示信号ＳＥＬ［３］，ＳＥＬ〔４〕が“１”となり、位相調整部１１−４，１１−５が選択される。
【００５８】
図６に示した例では、重み付け制御部２０は、ＮＡＮＤ回路２１、ＥｘＯＲ回路２２、ＮＯＲ回路２３、インバータ２４，２５，２６，２７を有しており、上記のような真理値表を実現するように配線接続が行われている。
【００５９】
制御コード変換部３０は、信号線ＣＤ０，ＣＤ１，ＣＤ２を介して入力される外部からの制御コードを用い、重み付け選択部７０〜７４に対して、重み付け制御部２０によって選択された２つの隣接する位相調整部に含まれる８つのインバータのどれを有効にするかを指示する指示信号を生成する。制御コード変換部３０は、指示信号を、信号線ＥＮ０，ＥＮ１，ＥＮ２，ＥＮ３，ＥＮ４，ＥＮ５，ＥＮ６，ＥＮ７を介して、重み付け選択部７０，７２，７４に供給する。また、制御コード変換部３０は、指示信号を、信号線ＥＮＸ０，ＥＮＸ１，ＥＮＸ２，ＥＮＸ３，ＥＮＸ４，ＥＮＸ５，ＥＮＸ６，ＥＮＸ７を介して、重み付け選択部７１，７３に供給する。
【００６０】
図８は、制御コード変換部の真理値表の例である。
図８では、信号線ＣＤ０を介して入力される制御コードＣＯＤＥ［０］、信号線ＣＤ１を介して入力される制御コードＣＯＤＥ［１］、信号線ＣＤ２を介して入力される制御コードＣＯＤＥ［２］が示されている。また、信号線ＥＮ０〜ＥＮ７に伝送させる指示信号ＥＮ［０］，ＥＮ［１］，ＥＮ［２］，ＥＮ［３］，ＥＮ［４］，ＥＮ［５］，ＥＮ［６］，ＥＮ［７］が示されている。信号線ＥＮＸ０〜ＥＮＸ７で伝送される指示信号については、それぞれ指示信号ＥＮ［０］〜ＥＮ［７］の反対の値（たとえば、指示信号ＥＮ［０］が“０”である場合は、“１”）であるので、図示を省略している。
【００６１】
たとえば、制御コードＣＯＤＥ［０］〜ＣＯＤＥ［２］がともに“０”の場合には、指示信号ＥＮ［０］〜ＥＮ［７］が全て“１”となっている。このような指示信号を入力する重み付け選択部７０〜７４は、重み付け制御部２０の指示信号で選択された２つの位相調整部のうち、一方において、８つのインバータを全て有効とし、他方においてインバータを全て無効にする。
【００６２】
また、制御コードＣＯＤＥ［０］が“１”、制御コードＣＯＤＥ［１］，ＣＯＤＥ［２］が“０”の場合には、指示信号ＥＮ［０］が“０”で、指示信号ＥＮ［１］〜ＥＮ［７］が“１”となっている。この場合、重み付け制御部２０の指示信号で選択された２つの位相調整部の一方において、１つのインバータを有効として、他方においては７つのインバータを有効とする。
【００６３】
図６に示した例では、制御コード変換部３０は、ＮＡＮＤ回路３１，３２，３３，３４、ＮＯＲ回路３５，３６，３７，３８を有している。また制御コード変換部３０は、インバータ３９，４０，４１，４２，４３，４４，４５，４６，４７，４８，４９，５０，５１，５２，５３，５４，５５，５６，５７，５８と、セレクタ５９，６０，６１，６２，６３，６４，６５，６６を有している。
【００６４】
なお、セレクタ５９〜６６は、インバータ３９，４０を介して、信号線ＣＤ３からの制御コードを入力する。セレクタ５９は、入力される制御コードが“１”の場合に、接地線ＶＳＳの電位レベル“０”を出力し、制御コードが“０”の場合には、電源電圧の電位レベル“１”を出力する。セレクタ６０〜６６は、入力される制御コードが“１”の場合に、一方の入力端子に入力される信号をインバータ４４〜５０で反転した、他方の入力端子に入力される信号を選択して出力するものである。
【００６５】
上記制御コード変換部３０の各要素は、図８に示したような真理値表を実現するように配線接続が行われている。
重み付け選択部７０〜７４は、重み付け制御部２０と制御コード変換部３０からの指示信号に応じて、位相調整部１１−１〜１１−５内の８つのインバータのうちで、動作させるものを選択する。
【００６６】
重み付け選択部７０〜７４は、信号線ＳＥＬ０〜ＳＥＬ４，ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７を介して重み付け制御部２０及び制御コード変換部３０からの指示信号を入力とする。そして重み付け選択部７０〜７４は、信号線ＥＮＰ０，ＥＮＰ１，ＥＮＰ２，ＥＮＰ３，ＥＮＰ４及び信号線ＥＮＮ０，ＥＮＮ１，ＥＮＮ２，ＥＮＮ３，ＥＮＮ４を介して、位相調整部１１−１〜１１−５の計４０個のインバータに制御信号を供給する。
【００６７】
なお、信号線ＥＮＰ０〜ＥＮＰ４及び信号線ＥＮＮ０〜ＥＮＮ４は、位相調整部１１−１〜１１−５の各８つのインバータに対応して、それぞれ８本設けられている。
信号線ＥＮＰ０〜ＥＮＰ４は、図１に示したようなインバータＩａ１〜ＩａｎまたはインバータＩｂ１〜Ｉｂｎ（図６の位相調整制御部１４を用いている場合、ｎ＝８）のｐＭＯＳＴｒ２のゲートに接続される。信号線ＥＮＮ０〜ＥＮＮ４は、ｎＭＯＳＴｒ３のゲートに接続される。
【００６８】
図９は、重み付け選択部の一部を示す図である。
たとえば、重み付け選択部７０は回路７０−１を８つ有しており、図９ではそのうちの１つを図示している。回路７０−１は、ＮＡＮＤ回路７０ａとインバータ７０ｂを有している。ＮＡＮＤ回路７０ａの一方の入力端子には信号線ＳＥＬ０が接続され、他方の入力端子には信号線ＥＮ０が接続されている。ＮＡＮＤ回路７０ａの出力端子は、信号線ＥＮＰ０及びインバータ７０ｂの入力端子に接続されている。インバータ７０ｂの出力端子は、信号線ＥＮＮ０に接続されている。
【００６９】
図１０は、重み付け選択部の真理値表の例である。
図１０では、たとえば、図９に示したような回路７０−１に対して、信号線ＳＥＬ０を介して重み付け制御部２０から供給される指示信号ＳＥＬ、信号線ＥＮ０を介して制御コード変換部３０から供給される指示信号ＥＮが示されている。また、回路７０−１から信号線ＥＮＰ０を介して出力される制御信号ＥＮＰ、信号線ＥＮＮ０を介して出力される制御信号ＥＮＮが示されている。
【００７０】
たとえば、指示信号ＳＥＬが“０”の場合は、指示信号ＥＮの値によらず、制御信号ＥＮＰが“１”、制御信号ＥＮＮが“０”となる。制御信号ＥＮＰは、図１に示したようなｐＭＯＳＴｒ２のゲートに入力される。制御信号ＥＮＮは、ｎＭＯＳＴｒ３のゲートに入力される。そのため、このような制御信号ＥＮＰ，ＥＮＮが入力されるインバータは無効状態となり動作しない。
【００７１】
指示信号ＳＥＬが“１”の場合は、指示信号ＥＮが“１”になると、制御信号ＥＮＰが“０”、制御信号ＥＮＮが“１”となる。このような制御信号ＥＮＰ，ＥＮＮが入力されるインバータは有効状態となり動作する。
【００７２】
各重み付け選択部７０〜７４は、以上のような動作を行う回路７０−１と同様なものを８つずつ有している。
図１１は、位相調整制御部に入力される制御コードと出力される制御信号の例を示す真理値表である。
【００７３】
図１１では、信号線ＣＤ０〜ＣＤ４を介して入力される５ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］が示されている。なお、信号線ＣＤ０を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最下位ビット、信号線ＣＤ４を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最上位ビットである。５ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］により、０〜３１までの値が表現されており、３２個の位相に調整することができる。
【００７４】
また、各８本の信号線ＥＮＮ０〜ＥＮＮ４で出力される制御信号ＥＮＮ０［０］〜ＥＮＮ０［７］，ＥＮＮ１［０］〜ＥＮＮ１［７］，ＥＮＮ２［０］〜ＥＮＮ２［７］，ＥＮＮ３［０］〜ＥＮＮ３［７］，ＥＮＮ４［０］〜ＥＮＮ４［７］が示されている。
【００７５】
なお、信号線ＥＮＰ０〜ＥＮＰ４で出力される制御信号は、信号線ＥＮＮ０〜ＥＮＮ４で出力される制御信号の反対の値であるので、図示を省略している。
図１１に示されているように、制御コードＰＨ＿ＣＯＤＥ［４：０］の各値において、連続する合計８つの制御信号の値が“１”となっている。位相調整部１１−１〜１１−５において、このような制御信号が入力されるインバータは有効状態となり動作するので、ある位相調整部の８つのインバータ、または隣接する２つの位相調整部において合計８つのインバータが動作することになる。
【００７６】
これにより、各遅延回路１２−１〜１２−４の遅延時間により決まる４区間の各位相調整範囲において、図２に示したように、８つ分割で位相を微調整できる。
図１２は、２つの位相調整部に入力されるクロック信号と出力回路から出力される出力クロック信号の例を示す図である。
【００７７】
図１２では、位相調整部１１−４，１１−５が選択され、位相調整が行われる例について示されている。上から、クロック信号、遅延回路１２−１〜１２−３で遅延され位相調整部１１−４へ入力される遅延クロック信号、遅延回路１２−１〜１２−４で遅延され位相調整部１１−５へ入力される遅延クロック信号、出力クロック信号が示されている。
【００７８】
タイミングｔ７で、位相調整部１１−４に入力される遅延クロック信号がＨレベルとなり、タイミングｔ８で、位相調整部１１−５に入力される遅延クロック信号がＨレベルとなる。タイミングｔ７〜ｔ８までの間が位相調整幅となり、位相調整部１１−４，１１−５のインバータのうち、有効になっている数に応じて位相調整された出力クロック信号が出力される。
【００７９】
タイミングｔ７〜ｔ８では、位相調整部１１−４に入力される遅延クロック信号がＨレベルのときに、位相調整部１１−５に入力される遅延クロック信号がＬレベルになっている。このとき、さらに、位相調整部１１−５には、入力端子ＩＮからのＨレベルのクロック信号が入力されている。そのため、位相調整部１１−５内のｐＭＯＳＴｃ１〜Ｔｃｎ（図１参照）は、オフするので、位相調整部１１−４との間の電流経路が遮断され、貫通電流の発生が抑制される。
【００８０】
第２の実施の形態の位相調整回路１０では、第１の実施の形態の位相調整回路１と同様の回路をもつ位相調整部１１−１〜１１−５を有しているため、貫通電流が流れることによる位相調整精度の悪化を抑制でき、高精度で位相調整を行うことができるようになる。また、貫通電流が流れることを抑制できるため、消費電力を削減できる。
【００８１】
さらに、複数段の位相調整部１１−１〜１１−５と、各位相調整部１１−２〜１１−５に遅延させたクロック信号を入力する複数段の遅延回路１２−１〜１２−４を有しているため、広い位相調整範囲で、細かな位相調整を行うことができるようになる。
【００８２】
たとえば、ある位相調整範囲では位相調整部１１−１，１１−２で、その位相調整範囲を８分割した位相調整が行え、その位相調整範囲に隣接する位相調整範囲では位相調整部１１−２，１１−３で、同様の位相調整が行える。図５の位相調整回路１０では、５つの位相調整部１１−１〜１１−５を有しているので、連続する４つの位相調整範囲において、それぞれ８分割した合計３２の位相調整が可能になる。
【００８３】
なお、上記の例では、５つの位相調整部１１−１〜１１−５を設けているが、この数には限定されず、さらに増やして、位相調整範囲を広げるようにしてもよい。たとえば、位相調整部の数をｍ、各位相調整部に含まれるインバータの数をｎとすると、ｎ×（ｍ−１）個の位相調整が可能となる。
【００８４】
（第３の実施の形態）
図１３は、第３の実施の形態の位相調整回路の一例を示す図である。
図５に示した第２の実施の形態の位相調整回路１０と同様の要素については同一符号を付し、説明を省略する。
【００８５】
また、第３の実施の形態の位相調整回路１０ａにおいても、位相調整部１１−１〜１１−５のうち、位相調整部１１−１は、図１に示した位相調整部２と同様の回路となっている。また、位相調整部１１−２〜１１−５は、図１に示した位相調整部３と同様の回路となっている。
【００８６】
位相調整回路１０ａは、第２の実施の形態の位相調整回路１０とは異なり、選択部８０−１，８０−２，８０−３，８０−４，８０−５を有している。
選択部８０−２〜８０−５は、位相調整制御部１４ａからの制御信号に応じて、入力端子ＩＮから入力されるクロック信号を位相調整部１１−２〜１１−５に供給するか否かを選択する。
【００８７】
なお、図１３に示される例では、初段の位相調整部１１−１に接続される選択部８０−１は、入力端子ＩＮには接続されていない。位相調整部１１−１を用いた位相調整時には、選択部８０−１が電源線ＶＤＤまたは接地線ＶＳＳをｐＭＯＳＴａ１〜Ｔａｎ、ｎＭＯＳＴｂ１〜Ｔｂｎ（図１を参照）に接続してこれらのトランジスタをオンしておく。そのため、位相調整部１１−１には遅延前のクロック信号の入力は行わなくてもよい。
【００８８】
位相調整制御部１４ａは、選択部８０−１〜８０−５の何れか１つが、クロック信号を位相調整部１１−２〜１１−５の何れか１つに供給するように制御する。また、位相調整制御部１４ａは、各位相調整部１１−１〜１１−５が有する複数のインバータの何れを有効にするか決める制御信号を出力する。
【００８９】
以下、選択部８０−１〜８０−５と、位相調整制御部１４ａの一例を説明する。
図１４は、選択部の一例を示す図である。
図１４では、選択部８０−２の一例の回路と、それに接続された位相調整部１１−２の例（インバータ数ｎ＝８の場合）が示されている。他の選択部８０−１，８０−３〜８０−５についても同様の回路である。ただし、前述のように、選択部８０−１は、入力端子ＩＮには接続されていない。
【００９０】
選択部８０−２は、トランスファゲート８０ａ，８０ｂ、ｎＭＯＳ８０ｃ、ｐＭＯＳ８０ｄを有している。
トランスファゲート８０ａ，８０ｂは、クロック信号が入力される入力端子ＩＮと、位相調整部１１−２との間に設けられている。トランスファゲート８０ａ，８０ｂのｐＭＯＳ側（図１４中では上側）のゲートは信号線ＷＳＸ１に接続されており、ｎＭＯＳ側（図１４中では下側）のゲートは信号線ＷＳ１に接続されている。信号線ＷＳ１，ＷＳＸ１は、位相調整制御部１４ａからの相補の制御信号を伝搬する。
【００９１】
ｎＭＯＳ８０ｃは、ドレインをトランスファゲート８０ａと位相調整部１１−２との間の信号線に接続し、ソースは接地線ＶＳＳに接続されている。またｎＭＯＳ８０ｃのゲートは、信号線ＷＳＸ１に接続されている。
【００９２】
ｐＭＯＳ８０ｄは、ドレインをトランスファゲート８０ｂと位相調整部１１−２との間の信号線に接続し、ソースは電源線ＶＤＤに接続されている。またｐＭＯＳ８０ｄのゲートは、信号線ＷＳ１に接続されている。
【００９３】
位相調整制御部１４ａから、信号線ＷＳ１，ＷＳＸ１を介して、トランスファゲート８０ａ，８０ｂのｐＭＯＳ側のゲートに“０”、ｎＭＯＳ側のゲートに“１”が入力されると、入力端子ＩＮからのクロック信号が、位相調整部１１−２に供給される。位相調整部１１−２は、ｐＭＯＳＴｃ１〜Ｔｃ８及びｎＭＯＳＴｄ１〜Ｔｄ８を有しており、これらのトランジスタのゲートにクロック信号が供給される。なお、このときは、ｎＭＯＳ８０ｃ、ｐＭＯＳ８０ｄはオフしている。これにより、位相調整部１１−２は、図１に示した位相調整部３として機能する。
【００９４】
一方、位相調整制御部１４ａから、信号線ＷＳ１，ＷＳＸ１を介して、トランスファゲート８０ａ，８０ｂのｐＭＯＳ側のゲートに“１”、ｎＭＯＳ側のゲートに“０”が入力されているときは、トランスファゲート８０ａ，８０ｂはクロック信号を通さない。このとき、ｎＭＯＳ８０ｃ、ｐＭＯＳ８０ｄはオンしているので、位相調整部１１−２内のｐＭＯＳＴｃ１〜Ｔｃ８のゲートは接地電位となり、ｎＭＯＳＴｄ１〜Ｔｄ８のゲートには電源電圧が印加され、共にオン状態となる。これにより、位相調整部１１−２は、図１に示した位相調整部２として機能する。
【００９５】
次に、第３の実施の形態の位相調整回路１０ａにおける、位相調整制御部１４ａの一例を示す。
図１５は、位相調整制御部の一例を示す図である。
【００９６】
図１５では、図１３に示されている５つの位相調整部１１−１〜１１−５が、それぞれ８つのインバータを有している場合の、位相調整制御部１４ａの一例の回路図が示されている。なお、図６に示した位相調整制御部１４と同様の要素については同一符号を付し、説明を省略する。また、図６に示した位相調整制御部１４の制御コード変換部３０については同じであるので、図示を省略している。
【００９７】
位相調整制御部１４ａにおいて、重み付け制御部２０ａが、第２の実施の形態における位相調整制御部１４の重み付け制御部２０と異なっている。
重み付け制御部２０ａは、信号線ＣＤ３，ＣＤ４を介して入力される外部からの制御コードを用い、重み付け選択部７０〜７４へ、５つの位相調整部１１−１〜１１−５のどの２つを選択させるかを指示する指示信号を生成する。重み付け制御部２０は、生成した指示信号を、重み付け選択部７０〜７４へ信号線ＳＥＬ０，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４を介して供給する。
【００９８】
また、重み付け制御部２０ａは、信号線ＣＤ３，ＣＤ４を介して入力される制御コードに応じて、図１３に示されている選択部８０−１〜８０−５に供給する制御信号を生成する。重み付け制御部２０ａは、生成した制御信号を、信号線ＷＳ０，ＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４，ＷＳＸ０，ＷＳＸ１，ＷＳＸ２，ＷＳＸ３，ＷＳＸ４を介して、選択部８０−１〜８０−５に供給する。
【００９９】
信号線ＷＳ０，ＷＳＸ０は、選択部８０−１に接続され、信号線ＷＳ１，ＷＳＸ１は、選択部８０−２に接続される。また、信号線ＷＳ２，ＷＳＸ２は、選択部８０−３に接続され、信号線ＷＳ３，ＷＳＸ３は、選択部８０−４に接続され、信号線ＷＳ４，ＷＳＸ４は、選択部８０−５に接続される。
【０１００】
なお、図１５の例では、信号線ＷＳ１は、信号線ＳＥＬ０と共有され、信号線ＷＳ４は、信号線ＳＥＬ４と共有されている。
信号線ＷＳ０〜ＷＳ４と、信号線ＷＳＸ０〜ＷＳＸ４を伝搬する信号は、互いに相補の関係にある。信号線ＷＳ０〜ＷＳ４，ＷＳＸ０〜ＷＳＸ４の、選択部８０−１〜８０−５への接続は、図１４に示した信号線ＷＳ１，ＷＳＸ１と選択部８０−２の接続の例と同様である。
【０１０１】
図１６は、重み付け制御部の真理値表の例である。
真理値表には、信号線ＣＤ３，ＣＤ４を介して入力される制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］、信号線ＳＥＬ０〜ＳＥＬ４で伝送される指示信号ＳＥＬ［０］，ＳＥＬ［１］，ＳＥＬ［２］，ＳＥＬ［３］，ＳＥＬ［４］が示されている。さらに、真理値表には、信号線ＷＳ０〜ＷＳ４で伝送される制御信号ＷＳ［０］，ＷＳ［１］，ＷＳ［２］，ＷＳ［３］，ＷＳ［４］が示されている。なお、信号線ＷＳＸ０〜ＷＳＸ４で伝送される制御信号については、制御信号ＷＳ［０］〜ＷＳ［４］と反対の値（たとえば、制御信号ＷＳ［０］が“０”の場合、“１”）であるので、図示を省略している。
【０１０２】
たとえば、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］がともに“０”の場合には、制御信号ＷＳ［１］が“１”となり、他は“０”となっている。この場合、選択部８０−１〜８０−５のうち、選択部８０−２が、入力端子ＩＮからのクロック信号を位相調整部１１−２のｐＭＯＳＴｃ１〜Ｔｃ８、ｎＭＯＳＴｄ１〜Ｔｄ８のゲートに供給することになる。
【０１０３】
他の選択部８０−１，８０−３〜８０−５は、位相調整部１１−１，１１−３〜１１−５におけるｐＭＯＳＴｃ１〜Ｔｃ８、ｎＭＯＳＴｄ１〜Ｔｄ８のゲートを接地電位とするか電源電圧を印加し、オン状態とさせる。
【０１０４】
図１６に示すように、各制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］のパターンで、制御信号ＷＳ［０］〜ＷＳ［４］のうち１つだけが、“１”となっている。そのため、位相調整時に、位相調整部１１−１〜１１−５のうち１つに、入力端子ＩＮからのクロック信号が供給される。
【０１０５】
これにより、第２の実施の形態の位相調整回路１０よりもさらに、消費電力を削減することができる。
図１６において示されている、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］と、指示信号ＳＥＬ［０］〜ＳＥＬ［４］の値の関係は、図７に示した第２の実施の形態の重み付け制御部２０の真理値表の例と同じである。
【０１０６】
重み付け制御部２０ａは、図１５に示されるようにＮＡＮＤ回路８１，８２，８３、ＥｘＯＲ回路８４、ＮＯＲ回路８５、インバータ８６，８７，８８，８９，９０，９１，９２，９３を有している。そして、各要素は、図１６のような真理値表を実現するように配線接続が行われている。
【０１０７】
なお、制御コードＣＯＤＥ［０］〜ＣＯＤＥ［４］と信号線ＥＮＮ０〜ＥＮＮ４で伝送される制御信号の関係は図１１に示した関係と同じである。
以上のような第３の実施の形態の位相調整回路１０ａでは、第１及び第２の実施の形態の位相調整回路１，１０と同様の効果が得られる。さらに、位相調整回路１０ａでは、貫通電流を阻止するためのトランジスタに供給するクロック信号を、位相調整部１１−１〜１１−５のうち、１つに対して供給するようにしたので、さらに消費電力を削減することができる。
【０１０８】
（第４の実施の形態）
図１７は、第４の実施の形態の位相調整回路の一例を示す図である。
図１３に示した第３の実施の形態の位相調整回路１０ａと同様の要素については同一符号を付し、説明を省略する。
【０１０９】
また、第４の実施の形態の位相調整回路１０ｂにおいても、位相調整部１１−１〜１１−５のうち、位相調整部１１−１は、図１に示した位相調整部２と同様の回路となっている。また、位相調整部１１−２〜１１−５は、図１に示した位相調整部３と同様の回路となっている。
【０１１０】
位相調整回路１０ｂでは、動作させる位相調整部を選択する機能が、前述した重み付け選択部７０〜７４から選択部９５−１，９５−２，９５−３，９５−４，９５−５に移されている。これにより、位相調整制御部１４ｂの回路規模を縮小できる（詳細は後述する）。
【０１１１】
図１８は、選択部の一例を示す図である。
図１８では、選択部９５−２の一例の回路が示されている。他の選択部９５−１，９５−３〜９５−５についても同様の回路である。
【０１１２】
選択部９５−２は、トランスファゲート９５ａ，９５ｂ、ｐＭＯＳ９５ｃ、ｎＭＯＳ９５ｄを有している。
トランスファゲート９５ａ，９５ｂは、クロック信号が入力される入力端子ＩＮと、位相調整部１１−２との間に設けられている。トランスファゲート９５ａ，９５ｂのｐＭＯＳ側（図１８中では下側）のゲートは信号線ＷＳＸ１に接続されており、ｎＭＯＳ側（図１８中では上側）のゲートは信号線ＷＳ１に接続されている。信号線ＷＳ１，ＷＳＸ１は、位相調整制御部１４ｂからの相補の制御信号を伝搬する。
【０１１３】
ｐＭＯＳ９５ｃは、ドレインをトランスファゲート９５ａと位相調整部１１−２との間の信号線に接続し、ソースは電源線ＶＤＤに接続されている。またｐＭＯＳ９５ｃのゲートは、信号線ＷＳ１に接続されている。
【０１１４】
ｎＭＯＳ９５ｄは、ドレインをトランスファゲート９５ｂと位相調整部１１−２との間の信号線に接続し、ソースは接地線ＶＳＳに接続されている。またｎＭＯＳ９５ｄのゲートは、信号線ＷＳＸ１に接続されている。
【０１１５】
位相調整制御部１４ｂから、信号線ＷＳ１，ＷＳＸ１を介して、トランスファゲート９５ａ，９５ｂのｐＭＯＳ側のゲートに“０”、ｎＭＯＳ側のゲートに“１”が入力されると、入力端子ＩＮからのクロック信号が、位相調整部１１−２に供給される。位相調整部１１−２は、ｐＭＯＳＴｃ１〜Ｔｃ８及びｎＭＯＳＴｄ１〜Ｔｄ８を有しており、これらのトランジスタのゲートにクロック信号が供給される。なお、このときは、ｐＭＯＳ９５ｃ、ｐＭＯＳ９５ｄはオフしている。これにより、位相調整部１１−２は、図１に示した位相調整部２または位相調整部３として機能する。ただし、位相調整部２として機能するときは、図１のｐＭＯＳＴａ１〜Ｔａｎ、ｎＭＯＳＴｂ１〜Ｔｂｎにも、入力端子ＩＮからの遅延前のクロック信号が入力されることになる。
【０１１６】
一方、位相調整制御部１４ｂから、信号線ＷＳ１，ＷＳＸ１を介して、トランスファゲート９５ａ，９５ｂのｐＭＯＳ側のゲートに“１”、ｎＭＯＳ側のゲートに“０”が入力されているときは、トランスファゲート９５ａ，９５ｂはクロック信号を通さない。このとき、ｐＭＯＳ９５ｃ、ｎＭＯＳ９５ｄはオンしているので、位相調整部１１−２内のｐＭＯＳＴｃ１〜Ｔｃ８のゲートは電源電圧となり、ｎＭＯＳＴｄ１〜Ｔｄ８のゲートは接地電位となり、共にオフ状態となる。この場合、インバータＩｂ１〜Ｉｂ８のｐＭＯＳＴｒ２、ｎＭＯＳＴｒ３のゲートに入力される制御信号に係わらず、インバータＩｂ１〜Ｉｂ８は、無効状態となり、動作しない。つまり、位相調整部１１−２は非選択状態となり、動作しない。
【０１１７】
このように、第４の実施の形態の位相調整回路１０ｂでは、選択部９５−１〜９５−５が、前述の実施の形態の説明で示した重み付け選択部７０〜７４による位相調整部１１−１〜１１−５の選択機能を有している。このように変更された選択部９５−１〜９５−５が、位相調整制御部１４ｂからの制御信号に応じて、位相調整部１１−１〜１１−５のうちで、動作させるものを選択する機能を有している。また、選択部９５−１〜９５−５は、動作させる２つの位相調整部のみに貫通電流を阻止するための制御信号（遅延前のクロック信号）を供給するだけでなく、動作させない位相調整部については全て無効とできる機能を有している。
【０１１８】
これにより、位相調整制御部１４ｂでは、重み付け選択部７０〜７４を設けなくてもよくなる。ただし、前述した重み付け制御部２０，２０ａとは出力の接続先が変わる。また、動作させる限られた２つの位相調整部にのみ貫通電流を阻止するための制御信号を供給するようになっているため、面積削減と同時に消費電力の削減も実現できる。重み付け選択部７０〜７４を設けない位相調整制御部１４ｂの詳細を以下に示す。
【０１１９】
図１９は、位相調整制御部の一例を示す図である。
図１９では、図１７に示されている５つの位相調整部１１−１〜１１−５が、それぞれ８つのインバータを有している場合の、位相調整制御部１４ｂの一例の回路図が示されている。なお、図６に示した位相調整制御部１４と同様の要素については同一符号を付し、説明を省略する。
【０１２０】
位相調整制御部１４ｂにおいて、重み付け制御部２０ｂの生成する制御信号の供給先が、前述した重み付け選択部７０〜７４ではなく選択部９５−１〜９５−５となる。そして、重み付け制御部２０ｂは、相補の信号を出力するように、第２の実施の形態の位相調整制御部１４の重み付け制御部２０とは変更されている。
【０１２１】
重み付け制御部２０ｂは、外部からの制御コードを信号線ＣＤ３，ＣＤ４を介して入力し、位相調整部１１−１〜１１−５の、どの隣接する２つにクロック信号を供給させるかを選択部９５−１〜９５−５に指示する制御信号を生成する。
【０１２２】
重み付け制御部２０ｂは、生成した制御信号を、信号線ＷＳ０，ＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４，ＷＳＸ０，ＷＳＸ１，ＷＳＸ２，ＷＳＸ３，ＷＳＸ４を介して、選択部９５−１〜９５−５に供給する。信号線ＷＳ０，ＷＳＸ０は、選択部９５−１に接続され、信号線ＷＳ１，ＷＳＸ１は、選択部９５−２に接続される。また、信号線ＷＳ２，ＷＳＸ２は、選択部９５−３に接続され、信号線ＷＳ３，ＷＳＸ３は、選択部９５−４に接続され、信号線ＷＳ４，ＷＳＸ４は、選択部９５−５に接続される。
【０１２３】
信号線ＷＳ０〜ＷＳ４と、信号線ＷＳＸ０〜ＷＳＸ４を伝搬する信号は互いに相補の関係にある。信号線ＷＳ０〜ＷＳ４，ＷＳＸ０〜ＷＳＸ４の、選択部９５−１〜９５−５への接続は、図１８に示した信号線ＷＳ１，ＷＳＸ１と選択部９５−２の接続の例と同様である。
【０１２４】
図２０は、重み付け制御部の真理値表の例である。
真理値表には、信号線ＣＤ３，ＣＤ４を介して入力される制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］、信号線ＷＳ０〜ＷＳ４で伝送される制御信号ＷＳ［０］，ＷＳ［１］，ＷＳ［２］，ＷＳ［３］，ＷＳ［４］が示されている。なお、信号線ＷＳＸ０〜ＷＳＸ４で伝送される制御信号については、制御信号ＷＳ［０］〜ＷＳ［４］と反対の値（たとえば、制御信号ＷＳ［０］が“０”の場合、“１”）であるので、図示を省略している。
【０１２５】
たとえば、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］がともに“０”の場合には、制御信号ＷＳ［０］，ＷＳ［１］が“１”となり、他は“０”となっている。この場合、選択部９５−１，９５−２が、クロック信号を隣接する位相調整部１１−１，１１−２の貫通電流阻止用のトランジスタ（図１８の位相調整部１１−２の例では、ｐＭＯＳＴｃ１〜Ｔｃｎ、ｎＭＯＳＴｄ１〜Ｔｄｎ）のゲートに供給することになる。そして、他の選択部９５−３〜９５−５は、位相調整部１１−３〜１１−５における貫通電流阻止用のトランジスタのゲートを接地電位とするか電源電圧を印加し、オフ状態とさせる。これにより、位相調整部１１−３〜１１−５内のインバータは全て無効となり、動作しない。したがって、位相調整部１１−１，１１−２による位相調整が行われる。
【０１２６】
重み付け制御部２０ｂは、図１９に示されるように、ＮＡＮＤ回路１００、ＥｘＯＲ回路１０１、ＮＯＲ回路１０２、インバータ１０３，１０４，１０５，１０６，１０７，１０８，１０９を有している。そして各要素は、図２０のような真理値表を実現するように配線接続が行われている。
【０１２７】
制御コード変換部３０は、第２及び第３の実施の形態のものと同じである。ただ、位相調整制御部１４ｂは重み付け選択部７０〜７４を有さないので、制御コード変換部３０からの指示信号が、直接、位相調整部１１−１〜１１−５に供給される。
【０１２８】
なお、制御コードと指示信号との関係は、以下の通りである。
図２１は、制御コードと、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７における指示信号との関係の例を示す真理値表である。
【０１２９】
真理値表には、信号線ＣＤ０〜ＣＤ４を介して入力される４ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］が示されている。なお、信号線ＣＤ０を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最下位ビット、信号線ＣＤ４を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最上位ビットである。４ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］により、０〜３１までの値が表現されている。
【０１３０】
また、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７で出力される指示信号が、ＥＮ［０］〜ＥＮ［７］，ＥＮＸ［０］〜ＥＮＸ［７］で示されている。
図２１に示されているように、制御コードＰＨ＿ＣＯＤＥ［４：０］の各値において、ＥＮ［０］〜ＥＮ［７］，ＥＮＸ［０］〜ＥＮＸ［７］の指示信号のうち、合計８つの値が“１”となっている。
【０１３１】
指示信号を伝える信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７と、位相調整部１１−１〜１１−５との接続は以下のようになっている。
図２２は、位相調整制御部と、位相調整部との接続例を示す図である。
【０１３２】
図２２では、図１７に示した位相調整部１１−１，１１−２と、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７との接続例を示している。図１７に示した選択部９５−１，９５−２については、図２２では図示を省略している。
【０１３３】
信号線ＥＮ０〜ＥＮ７は、位相調整部１１−１では、インバータＩａ１〜Ｉａ８の各ｎＭＯＳＴｒ３のゲートに接続され、隣接する位相調整部１１−２では、インバータＩｂ１〜Ｉｂ８の各ｐＭＯＳＴｒ２のゲートに接続されている。また、信号線ＥＮＸ０〜ＥＮＸ７は、位相調整部１１−１では、インバータＩａ１〜Ｉａ８の各ｐＭＯＳＴｒ２のゲートに接続され、隣接する位相調整部１１−２では、インバータＩｂ１〜Ｉｂ８の各ｎＭＯＳＴｒ３のゲートに接続されている。
【０１３４】
図示を省略しているが、位相調整部１１−３，１１−５については、位相調整部１１−１と同様に、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７の接続が行われる。また、位相調整部１１−４については、位相調整部１１−２と同様に、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７の接続が行われる。
【０１３５】
つまり、位相調整部のインバータを動作させるか決めるｐＭＯＳとｎＭＯＳのゲートと、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７との接続を、隣接する位相調整部で入れ替えている。
【０１３６】
信号線ＥＮ０〜ＥＮ７と、信号線ＥＮＸ０〜ＥＮＸ７には互いに相補の指示信号が供給されるため、上記のような接続により、隣接する位相調整部間で、合計８つのインバータのｐＭＯＳＴｒ２，ｎＭＯＳＴｒ３の組がオンすることになる。
【０１３７】
たとえば、図２２に示した例において、信号線ＥＮ０で伝搬される指示信号が“０”で、信号線ＥＮ１〜ＥＮ７で伝搬される指示信号が“１”の場合、位相調整部１１−１では、インバータＩａ１のｐＭＯＳＴｒ２、ｎＭＯＳＴｒ３はオフする。そして、他のインバータＩａ２〜Ｉａ８のｐＭＯＳＴｒ２、ｎＭＯＳＴｒ３はオンする。これに対して、位相調整部１１−２では、インバータＩｂ１のｐＭＯＳＴｒ２、ｎＭＯＳＴｒ３がオンする。そして、他のインバータＩｂ２〜Ｉｂ８のｐＭＯＳＴｒ２、ｎＭＯＳＴｒ３はオフする。
【０１３８】
すなわち、前述の選択部９５−１，９５−２で、位相調整部１１−１，１１−２が選択されている場合は、位相調整部１１−１でインバータＩａ２〜Ｉａ８が有効となり、位相調整部１１−２でインバータＩｂ１が有効となり、合計８つのインバータが動作する。
【０１３９】
制御コードを、図２１に示したように調整することで、位相調整部１１−１，１１−２間で、インバータＩａ１〜Ｉａ８，Ｉｂ１〜Ｉｂ８を有効にする数を８パターン選択できる。これにより、各遅延回路１２−１〜１２−４の遅延時間により決まる各位相調整範囲において、図２に示したように、８分割で位相を微調整できる。
【０１４０】
以上のような第４の実施の形態の位相調整回路１０ｂでは、第１及び第２の実施の形態の位相調整回路１，１０と同様の効果が得られる。さらに、位相調整回路１０ｂでは、貫通電流を阻止するためのトランジスタに供給するクロック信号を、位相調整部１１−１〜１１−５の全てではなく、２つに対して供給するようにしたので、さらに消費電力を削減することができる。
【０１４１】
また、選択部９５−１〜９５−５に、位相調整の際に用いる位相調整部１１−１〜１１−５のうち２つを有効にする機能を持たせたことで、図１９に示したように、位相調整制御部１４ｂの回路面積を縮小することができる。
【０１４２】
以上のような第１乃至第４の位相調整回路１，１０，１０ａ，１０ｂは、たとえば、回路基板間、ＬＳＩ間またはＣＰＵとメモリ間などでデータの送受信を行うインターフェイス回路に適用される。
【０１４３】
図２３は、ＣＰＵとメモリ間でデータの送受信を行うインターフェイス回路の例を示す図である。
インターフェイス回路１１１は、たとえば、ＣＰＵ１１０に搭載されており、メモリ１１２とＣＰＵ１１０との間でデータの送受信を行う。
【０１４４】
図２４は、インターフェイス回路の一例を示す図である。
図２４では、インターフェイス回路１１１として、ＤＤＲ  ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）用のメモリコントローラの例が示されている。
【０１４５】
インターフェイス回路１１１は、制御回路１２１、ＰＬＬ（Phase Locked Loop）回路１２２、ディレイライン回路１２３，１２４、バッファ回路１２５，１２６を有している。
【０１４６】
制御回路１２１は、インターフェイス回路１１１の各部を制御する。ＰＬＬ回路１２２は、基準周波数のクロック信号を入力とし、このクロック信号に同期し、基準周波数の所望の整数倍で分周されたクロック信号を生成し、制御回路１２１及びディレイライン回路１２３，１２４に供給する。
【０１４７】
制御回路１２１は、ＤＬＬ（Delay Locked Loop）回路を含み、ＰＬＬ回路１２２からのクロック信号を入力とし、内部クロック信号との位相比較を行う。そして、制御回路１２１は、比較結果に応じて、メモリ１１２内部のクロックの位相に一致するように位相調整用のコードを生成し、ディレイライン回路１２３，１２４に送る。
【０１４８】
ディレイライン回路１２３，１２４は、ＰＬＬ回路１２２から供給されるクロック信号を、位相調整用のコードに対応する遅延が付加されたクロック信号に変換する。
たとえば、このようなディレイライン回路１２３，１２４に第１乃至第４の位相調整回路１，１０，１０ａ，１０ｂの何れかが設けられる。なお、ディレイライン回路１２３には、制御回路１２１からの制御信号が信号線ＰＨ＿ＣＯＤＥ（Ｗ）を介して入力され、ディレイライン回路１２４には、制御回路１２１からの制御信号が信号線ＰＨ＿ＣＯＤＥ（Ｒ）を介して入力される。
【０１４９】
バッファ１２５は、制御回路１２１から信号線ＷＥＮを介して供給されるライトイネーブル信号がアサートの場合、制御回路１２１から信号線ＷＤＴを介して供給されるデータを、ディレイライン回路１２３からのクロック信号に同期してメモリ１１２に出力する。
【０１５０】
バッファ１２６は、制御回路１２１から信号線ＲＥＮを介して供給されるリードイネーブル信号がアサートの場合、メモリ１１２からの読み出しデータをディレイライン回路１２４からのクロック信号に同期して、信号線ＲＤＴを介して制御回路１２１に出力する。
【０１５１】
前述した第１乃至第４の位相調整回路１，１０，１０ａ，１０ｂを、ディレイライン回路１２３，１２４に適用することで、ＰＬＬ回路１２２から入力されるクロック信号を、メモリ１１２のクロック信号の位相に、高精度に合わせることができる。また、貫通電流を抑制できるので、消費電力を削減することができる。
【０１５２】
以上、実施の形態に基づき、本発明の位相調整回路及びインターフェイス回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【０１５３】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【０１５４】
１  位相調整回路
２，３  位相調整部
４  遅延回路
５  出力回路
５ａ，Ｉａ１〜Ｉａｎ，Ｉｂ１〜Ｉｂｎ  インバータ
Ｔａ１〜Ｔａｎ，Ｔｃ１〜Ｔｃｎ，Ｔｒ１，Ｔｒ２  ｐＭＯＳ
Ｔｂ１〜Ｔｂｎ，Ｔｄ１〜Ｔｄｎ，Ｔｒ３，Ｔｒ４  ｎＭＯＳ
ＶＤＤ  電源線
ＶＳＳ  接地線
ＩＮ  入力端子
ＯＵＴ  出力端子
【図１】
2013031013.tif 000003
【図２】
2013031013.tif 000004
【図３】
2013031013.tif 000005
【図４】
2013031013.tif 000006
【図５】
2013031013.tif 000007
【図６】
2013031013.tif 000008
【図７】
2013031013.tif 000009
【図８】
2013031013.tif 000010
【図９】
2013031013.tif 000011
【図１０】
2013031013.tif 000012
【図１１】
2013031013.tif 000013
【図１２】
2013031013.tif 000014
【図１３】
2013031013.tif 000015
【図１４】
2013031013.tif 000016
【図１５】
2013031013.tif 000017
【図１６】
2013031013.tif 000018
【図１７】
2013031013.tif 000019
【図１８】
2013031013.tif 000020
【図１９】
2013031013.tif 000021
【図２０】
2013031013.tif 000022
【図２１】
2013031013.tif 000023
【図２２】
2013031013.tif 000024
【図２３】
2013031013.tif 000025
【図２４】
2013031013.tif 000026
【手続補正書】
【提出日】平成26年3月14日(2014.3.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
タイミングｔ１において、入力端子ＩＮから入力されるクロック信号は、位相調整部２において有効となっているインバータ数、つまり動作するインバータの数に応じた速さで立ち上がる。動作するインバータ数が多いほど電流駆動能力が高まるので、速く立ち上がる。図２の例では、位相調整部２のインバータＩａ１〜Ｉａ８が全て動作し、位相調整部３のインバータＩｂ１〜Ｉｂ８が全て動作しない場合、すなわち、動作するインバータ数の比が８：０の場合、最も速く立ち上がる。動作するインバータ数の比が０：８の場合、クロック信号は、遅延回路４による遅延時間経過後のタイミングｔ２で立ち上がり、このときが最も遅い立ち上がりとなる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
この場合、図２に示した比のバランスが崩れ、位相調整の線形性が崩れる。たとえば、５：３の比にして位相調整を行うはずが、位相調整部３ａで無効とされた３つのインバータまでが、タイミングｔ３〜ｔ４の段階で動作してしまう。これにより、たとえば、２：６の比で位相調整した場合と同じような位相になってしまう。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
位相調整制御部１４ａは、選択部８０−２〜８０−５の何れか１つが、クロック信号を位相調整部１１−２〜１１−５の何れか１つに供給するように制御する。また、位相調整制御部１４ａは、各位相調整部１１−１〜１１−５が有する複数のインバータの何れを有効にするか決める制御信号を出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
位相調整制御部１４ｂから、信号線ＷＳ１，ＷＳＸ１を介して、トランスファゲート９５ａ，９５ｂのｐＭＯＳ側のゲートに“０”、ｎＭＯＳ側のゲートに“１”が入力されると、入力端子ＩＮからのクロック信号が、位相調整部１１−２に供給される。位相調整部１１−２は、ｐＭＯＳＴｃ１〜Ｔｃ８及びｎＭＯＳＴｄ１〜Ｔｄ８を有しており、これらのトランジスタのゲートにクロック信号が供給される。なお、このときは、ｐＭＯＳ９５ｃ、ｎＭＯＳ９５ｄはオフしている。これにより、位相調整部１１−２は、図１に示した位相調整部２または位相調整部３として機能する。ただし、位相調整部２として機能するときは、図１のｐＭＯＳＴａ１〜Ｔａｎ、ｎＭＯＳＴｂ１〜Ｔｂｎにも、入力端子ＩＮからの遅延前のクロック信号が入力されることになる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【０１２９】
真理値表には、信号線ＣＤ０〜ＣＤ４を介して入力される５ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］が示されている。なお、信号線ＣＤ０を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最下位ビット、信号線ＣＤ４を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最上位ビットである。５ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］により、０〜３１までの値が表現されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
ディレイライン回路１２３，１２４は、ＰＬＬ回路１２２から供給されるクロック信号を、位相調整用のコードに対応する遅延が付加されたクロック信号に変換する。
たとえば、このようなディレイライン回路１２３，１２４に第１乃至第４の実施の形態の位相調整回路１，１０，１０ａ，１０ｂの何れかが設けられる。なお、ディレイライン回路１２３には、制御回路１２１からの制御信号が信号線ＰＨ＿ＣＯＤＥ（Ｗ）を介して入力され、ディレイライン回路１２４には、制御回路１２１からの制御信号が信号線ＰＨ＿ＣＯＤＥ（Ｒ）を介して入力される。
【手続補正７】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
位相調整対象の信号を入力する並列に接続された複数の第１のインバータを有し、前記複数の第１のインバータのうち、有効な第１のインバータが第１の制御信号により選択される第１の位相調整部と、
前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、
前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第２のインバータを有し、前記複数の第２のインバータのうち、有効な第２のインバータが第２の制御信号により選択される第２の位相調整部と、
前記第１の位相調整部及び前記第２の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、
を有し、
前記第２の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第１の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第２のインバータのそれぞれに対して接続していることを特徴とする位相調整回路。
【請求項２】
前記第１の位相調整部または前記第２の位相調整部は複数設けられ、前記遅延回路は複数直列に接続されており、各前記遅延回路間のノードには、前記第１の位相調整部または前記第２の位相調整部が接続され、各前記第１の位相調整部または前記第２の位相調整部には、それぞれ異なる遅延量で遅延された位相調整対象の信号が入力されていることを特徴とする請求項１に記載の位相調整回路。
【請求項３】
前記第１の位相調整部または前記第２の位相調整部ごとに設けられた選択部をさらに有し、
前記第１の位相調整部は、前記複数の第１のインバータのそれぞれと電源線及び接地線との間に対して接続されたトランジスタを有し、
前記第２の位相調整部の前記トランジスタは、前記複数の第２のインバータのそれぞれと電源線及び接地線との間に対して接続されており、
前記選択部は、前記遅延前の位相調整対象の信号を、複数の前記第１の位相調整部または複数の前記第２の位相調整部のうち、１つの前記第２の位相調整部の各前記トランジスタに供給し、他の前記第２の位相調整部及び前記第１の位相調整部の前記トランジスタには一定の電圧レベルの信号を供給してオン状態とさせることを特徴とする請求項２に記載の位相調整回路。
【請求項４】
前記第１の位相調整部または前記第２の位相調整部ごとに設けられた選択部をさらに有し、
前記第１の位相調整部は、前記複数の第１のインバータのそれぞれと電源線及び接地線との間に対して接続されたトランジスタを有し、
前記第２の位相調整部の前記トランジスタは、前記複数の第２のインバータのそれぞれと電源線及び接地線との間に対して接続されており、
前記選択部は、前記遅延前の位相調整対象の信号を、複数の前記第１の位相調整部または複数の前記第２の位相調整部のうち、隣接する１組の前記第１の位相調整部及び第２の位相調整部の各前記トランジスタに供給し、他の前記第１の位相調整部及び他の前記第２の位相調整部の前記トランジスタには一定の電圧レベルの信号を供給してオフ状態とさせることで、他の前記第１の位相調整部及び他の前記第２の位相調整部を非選択状態とすることを特徴とする請求項２に記載の位相調整回路。
【請求項５】
前記複数の第１のインバータまたは前記複数の第２のインバータのそれぞれには、オン時に前記複数の第１のインバータまたは前記複数の第２のインバータを有効にする第１の導電型のトランジスタと第２の導電型のトランジスタが接続されており、
前記第１の制御信号と前記第２の制御信号として、同一の制御信号を出力する位相調整制御部を有し、
前記制御信号は相補の信号であり、
前記位相調整制御部は、前記相補の信号の一方を、前記第１の位相調整部の前記第１の導電型のトランジスタ及び、隣接する前記第２の位相調整部の前記第２の導電型のトランジスタの制御信号として供給し、前記相補の信号の他方を前記第１の位相調整部の前記第２の導電型のトランジスタ及び、隣接する前記第２の位相調整部の前記第１の導電型のトランジスタの制御信号として供給することを特徴とする請求項４に記載の位相調整回路。
【請求項６】
位相調整対象の信号を入力する並列に接続された複数の第１のインバータを有し、前記複数の第１のインバータのうち、有効な第１のインバータが第１の制御信号により選択される第１の位相調整部と、前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第２のインバータを有し、前記複数の第２のインバータのうち、有効な第２のインバータが第２の制御信号により選択される第２の位相調整部と、前記第１の位相調整部及び前記第２の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、入力される制御信号に応じた前記第１の制御信号及び前記第２の制御信号を出力する位相調整制御部と、を有し、前記第２の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第１の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第２のインバータのそれぞれに対して接続している位相調整回路と、
前記制御信号を生成し、前記位相調整制御部に供給する制御信号生成回路と、
を備えたことを特徴とするインターフェイス回路。
【国際調査報告】
2013031013.tif 000027
2013031013.tif 000028