(57)【要約】  電界緩和を図り結晶欠陥に起因するリーク電流を低減する構造を備える化合物半導体装置、とりわけSiC基板を用いた化合物半導体装置及びその製造方法を提供する。化合物半導体装置は、ベース基板上に形成された絶縁膜と、絶縁膜上に形成された単結晶化合物半導体層と、単結晶化合物半導体層に形成されたＰ型領域及びＮ型領域の組合せからなる半導体素子と、を備え、単結晶化合物半導体層の厚さは３０μｍ以下であり、半導体素子の動作時において逆バイアスが加わるＰＮ接合面と、絶縁膜との間で電界強度が緩和されることを特徴とする。
2013031868.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板上に形成された絶縁膜と、
前記絶縁膜上に形成された単結晶化合物半導体層と、
前記単結晶化合物半導体層に形成されたＰ型領域及びＮ型領域の組合せからなる半導体素子と、
を備え、
前記単結晶化合物半導体層の厚さは３０μｍ以下であり、
前記半導体素子の動作時において逆バイアスが加わるＰＮ接合面と、前記絶縁膜との間で電界強度が緩和されることを特徴とする化合物半導体装置。
【請求項２】
前記半導体素子はＦＥＴであり、前記単結晶化合物半導体層の厚さは、ゲートとドレインとの間の最も近い距離と同一以下である請求項１記載の化合物半導体装置。
【請求項３】
前記Ｐ型領域及び前記Ｎ型領域の少なくとも一方が前記絶縁膜に達している請求項１又は２記載の化合物半導体装置。
【請求項４】
前記単結晶化合物半導体はＳｉＣからなる請求項１乃至３のいずれかに記載の化合物半導体装置。
【請求項５】
前記単結晶化合物半導体はＳｉＣからなり、前記ベース基板はＳｉ又は多結晶ＳｉＣからなり、前記絶縁膜としてシリコン酸化物、酸化アルミニウム及び窒化アルミニウムのうちの１つを用いる請求項１乃至３のいずれかに記載の化合物半導体装置。
【請求項６】
前記ベース基板はＳｉ単結晶基板であり、
前記絶縁膜及び前記単結晶化合物半導体層を除去したシリコン領域と、
前記シリコン領域に形成されたシリコン半導体素子と、
を更に備える請求項１乃至５のいずれかに記載の化合物半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載の化合物半導体装置の製造方法であって、
化合物半導体の種結晶から形成された種単結晶化合物半導体基板の表層部にイオン注入を行うイオン注入工程と、
前記ベース基板及び前記種単結晶化合物半導体基板の少なくとも一方の表面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜形成工程により形成された絶縁膜を介して前記ベース基板と前記種単結晶化合物半導体基板とを貼り合わせる接合工程と、
前記種単結晶化合物半導体基板の前記表層部を剥離させる切断工程と、
前記切断工程により剥離された前記表層部を所定の厚さの単結晶化合物半導体層に形成する単結晶化合物半導体層形成工程と、
前記単結晶化合物半導体層に半導体素子を構成するＰ型領域及びＮ型領域を形成する半導体素子形成工程と、
を備え、
前記単結晶化合物半導体層の前記所定の厚さは、３０μｍ以下であることを特徴とする化合物半導体装置の製造方法。
【請求項８】
前記単結晶化合物半導体層形成工程は、剥離された前記表層部上に同じ単結晶化合物半導体を成長させることにより、前記所定の厚さの前記単結晶化合物半導体層を形成する請求項７記載の化合物半導体装置の製造方法。
【請求項９】
請求項１乃至６のいずれかに記載の化合物半導体装置の製造方法であって、
前記ベース基板とは別の基板、又は該別の基板上に前記化合物半導体とは別の半導体層を形成した基板を第２基板とし、該第２基板上に種単結晶化合物半導体層として前記単結晶化合物半導体層を所定の厚さを超える厚さに成長させて種単結晶化合物半導体基板を形成する種単結晶化合物半導体基板形成工程と、
前記ベース基板の表面、及び前記第２基板上の前記種単結晶化合物半導体層の表面、の少なくとも一方に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜形成工程により形成された絶縁膜を介して前記ベース基板と前記種単結晶化合物半導体基板とを貼り合わせる接合工程と、
前記接合工程によって貼り合わされた前記種単結晶化合物半導体基板側から前記第２基板と該第２基板近傍の前記種単結晶化合物半導体層とを除去し、前記絶縁膜上の前記単結晶化合物半導体層の厚さが所定の厚さとなるように形成する単結晶化合物半導体層形成工程と、
前記単結晶化合物半導体層に半導体素子を構成するＰ型領域及びＮ型領域を形成する半導体素子形成工程と、
を備え、
前記単結晶化合物半導体層の前記所定の厚さは、３０μｍ以下であることを特徴とする化合物半導体装置の製造方法。
【請求項１０】
前記別の基板は、Ｓｉ又はサファイアからなる請求項９記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧駆動用途に適した化合物半導体装置、とりわけSiC基板を用いる半導体装置とその製造方法に関する。
【背景技術】
【０００２】
図1に、公知の単結晶炭化珪素（SiC）基板の形成方法を示す。図1-aのように珪素（Si）基板1上にSiC膜2を成長させた後に、図1-bのようにSi基板1を除去したSiC膜2の上にさらにSiC膜3を成長させて必要な厚さを得る方法である。その上に、図1-cに示すようにソース11、ドレイン12、ゲート膜13及びゲート電極14等からなるMOS電界効果トランジスタ（MOSFET）を形成する。しかしながら、このような基板形成方法では、成長速度が遅いSiC薄膜を厚く形成するために長時間を要する。また、SiC膜の成長を高速度にすれば結晶欠陥は増えてしまう傾向がある。【０００３】
また、図2-aに示すようなSi基板5上にSiC膜3を形成した状態で、図2-bに示すようにMOSFETを形成する構造もある。しかし、この構造では、ともに導電性材料であるSiC層3とSi層5とが接しているために、高電圧に耐えるというSiCの特徴がSi層により損なわれてしまうという問題がある。また、この構造では、Si基板5との界面から発生するSiC層3の結晶欠陥によりリーク電流が発生して好ましくない。また、図2-c及びdに示すように、シリコン酸化膜（SiO2膜）4の上にSiC膜3が形成できれば、高電圧に耐えるというSiCの特徴を活かすことが可能と考えられるが、シリコン酸化膜の上に単結晶SiCを成長させることは困難である。【０００４】
図3に、SiC層3に生じる結晶欠陥の様子を概念的に示す。結晶欠陥（101、102）はSi基板5とSiC層3との界面から垂直方向へ発生して、SiC層内でSi基板との界面から離れるに従い急激に減少するが、ゼロにはならない。長い結晶欠陥102はSiCの表層まで到達する。一つの事例では、結晶欠陥の密度は、界面では1020個／cm2程度と大きく、膜厚30〜50μmのSiC層表面では1010個／cm2程度に減少する。近年結晶欠陥の低減技術が進歩し、表面を意図的に荒らして結晶欠陥を抑制するなどの方法により欠陥密度は減少しており、104個／cm2程度までは減少してきている。【０００５】
上記の値は一つの例であるが、一般的に、Si基板との界面に近いSiC層には結晶欠陥密度が多い層が存在し、その界面から離れたところでは結晶欠陥密度が少ない層が存在する。この欠陥の減少の度合いはSi基板の面方位によっても異なり、（100）面方位や（111）面方位に対して、（211）面方位では界面から数μm程度離れた部位でも大幅に欠陥が減少するということも知られている。Si基板には能動素子が組み込まれないので、面方位は結晶欠陥を少なくするように自由に選ぶことができる。また、上記傾向から、Si基板との界面に近いSiC層の部分を除去し、残りのSiC層を用いることによって結晶欠陥密度の少ないSiC層を得ることができる。結晶欠陥密度の多いSiC層は、一般的なCMP（chemical mechanical polishing）技術などを用いて除去することができる。【０００６】
また、SiC単結晶基板とその上に形成された半導体層との界面には結晶欠陥が比較的多く存在するため、その部分の絶縁破壊電圧が低くなるという問題があった。その対策として、例えば、SiC単結晶基板上に形成されるFETについて、不純物濃度を高くした電界緩和層をSiC単結晶基板表面に接するように形成する発明が開示されている（特許文献１を参照）。この構造によれば、FETがオフの状態においてSiC基板へ延びる空乏層の端が、結晶欠陥を多く含んだSiC基板と電界緩和層との界面近傍にまで達することがなくなり、絶縁破壊を抑制することができるとされている。また、SiC基板の製造方法として、SiCウェハに水素をイオン注入し、表層を剥離させてSiC薄膜を得るスマートカット（登録商標）と呼ばれる手法がよく知られている（例えば、非特許文献１及び２を参照）。しかし、このように剥離されたSiC表面は荒れているため、表面の荒れが少ないSiC層を有する基板の製造方法として、Si基板上にSiC層を形成した第１の基板と、Si酸化膜を有する第２の基板とを、SiC層がSi基板とSi酸化膜に挟まれるように貼り合わせ、然る後にエッチングによりSi基板を除去してSiC層を露出させる製造方法も開示されている（特許文献２を参照）。また、プラズマ活性化により２つのシリコン基板の少なくとも一方の表面に絶縁層を形成し、その２つの基板を組み付けた後に一方を薄層化することによって、絶縁層上にシリコン活性層を備える半導体構造を得る発明が開示されている（特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】ＷＯ２００４／１１２１５０号
【特許文献２】特開２０００−３０７０８９号
【特許文献３】ＵＳ２００９／０１１１２４３号
【非特許文献】
【０００８】
【非特許文献１】L.Di Cioccio他,Materials Science Forum Vols.264-268(1998),pp.765-770
【非特許文献２】B.Aspar他,Journal of ELECTRONIC MATERIALS,Vol.30,No.7,2001,pp.834-840
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図4に、図2-bで示した従来のMOSFETの詳細な構造例を示す。MOSFETの構造としては、Si基板で普及している構造と類似している。図4-aに示すように、MOSFETがオンの時には、電流115がドレイン電極62からN-層を経由し、ゲート電極64下のチャンネルを経てソース電極61へ流れる。図4-a及びbで示したMOSFETの構造は、電流の流れが横（基板面と平行）方向であるので、横型素子と言われる。構造が簡素であるという特徴があるが、横方向に広がるN-層が必要であり、ソースとドレインとの距離を確保するためには素子サイズが大きくなってしまうというデメリットがある。そのため、パワー（高電圧・大電流駆動）素子においては、図18に示すような縦型素子が多く用いられている。縦型素子では、ソース部分及びゲート部分の構造は横型素子の構造（図4-a）とほぼ同様であるが、ドレインのN-層12は、横方向には必要最小限の面積とし、オン状態においてドレイン電極62から縦方向に電流115が流れる。
図4-c及びdに、MOSFETとしての重要ファクターを示す。MOSFETがオンの時には、図4-cに示すチャンネル抵抗81及びドリフト抵抗（N-抵抗）82共に小さくしたい。チャンネル抵抗81は、ゲート電極64でゲート酸化膜63を介してP-表面のチャンネル部に誘起される電子により生じる、電流経路の抵抗分である。ドリフト抵抗82は、オン電流経路に発生するN-層の抵抗分である。特にパワー素子においてはドリフト抵抗が支配的になるため、N-層の厚さや不純物濃度が重要な要素となる。オンの時のドリフト抵抗を小さくするためにはSiC層の厚さができるだけ厚い方が良い。結晶欠陥は大きな影響を及ぼさない。MOSFETがオフの時には、ソース電極が接地電位となり、ドレイン電極に数百V以上の負荷電圧が加わる。図4-bは、FETのオフ状態を説明する図である。図示する構造において、ゲート電圧が接地電位でMOSFETがオフの時には、N-P-間（N-層59とPウェル58との間）に高電圧（逆バイアス電圧）が加わる。以下、このMOSFETがオフの時に逆バイアス電圧が加わるPN接合面を被逆バイアス接合面ともいう。逆バイアス電圧により、ドレイン部からソース部に向かう電界（710、71-74）が生じる。MOSFETがオフの時には、図4-dに示すリーク電流83が重要なファクターである。特にSiC基板を用いる素子では、基板面と垂直方向の結晶欠陥106により生じる結晶欠陥リーク電流112が大きな値となる。【００１０】
図5により、MOSFETがオフの時の逆バイアス電圧とリーク電流の例を説明する。図5-aに示すのは、10個のサンプルを用いて、逆バイアスがかかるPN接合に流れる電流密度JLとPN接合に加わる逆バイアス電圧VRとを計測した実測値であり、図5-bは、それをモデル化した図である。逆バイアス電圧がある電圧に達するまではリークは発生せず、ある電圧を越えると欠陥に沿った電流が増加し始める。この結晶欠陥に沿った電流が流れ始める電圧Vaを「結晶欠陥降伏電圧」と呼ぶ。そして、PN接合の降伏電圧Vbに到達すると、電子雪崩の為に大電流が流れ始める。このように、PN接合に印加される逆バイアス電圧が結晶欠陥降伏電圧Vaを越えるとリーク電流が流れ始め、逆バイアス電圧がPN接合降伏電圧Vbに至らない範囲であっても、より大きなリーク電流が発生している。MOSFETとしてはPN接合の降伏電圧Vbまでリーク電流がゼロであることが望ましいが、SiC基板特有の大量の縦型（基板と垂直方向）の結晶欠陥のために、又は結晶欠陥の縦方向ベクトル成分のために、基板と平行方向のPN接合面において、結晶欠陥降伏電圧Va以上の印加電圧によりリーク電流が発生し始めるのが現実である。【００１１】
図5に示したデータとモデルから考察できることは、（A）結晶欠陥に電界がかからない方向（すなわち結晶欠陥の方向）だけにPN接合面があれば欠陥によるリーク電流は無視し得るということ、（B）結晶欠陥の方向と垂直方向にあるPN接合に電圧が印加され、結晶欠陥に沿って電界が発生しても、それが何らかの手段で緩和されれば結晶欠陥によるリーク電流は激減する可能性があるということ、である。図19に、上記（A）の手法の適用が可能となった場合、及び上記（B）の手法が可能となった場合について、結晶欠陥密度とリーク電流のシミュレーション値を示す。図19において、Y軸（L/L特性値）はオフリーク電流の相対値、すなわちオフリーク電流とオン電流の比（オフリーク電流／オン電流）であり、実用上の目標値として、10-6以下が指標となる。図19において直線（M）で示す特性は、図5-aの実測値及び図5-bのモデルに基づいて算出された値である。結晶欠陥密度が104個／cm2（p）のとき、L/L特性値は10-5程度（q1）であり、目標値と比べて大きい値である。また、図19において、直線（A）で示す特性は、結晶欠陥に電界がかからない方向だけにＰＮ接合面を設けた場合であり、L/L特性値が目標値10-6を大きく下回る理想的な特性である。また、直線（B）で示す特性は、上記の電界緩和が実現された場合のシミュレーション値である。（B）の場合、結晶欠陥密度が104個／cm2（p）のとき、L/L特性値は、目標である「10-6以下」のレベルq2となる。このシミュレーション結果から、電界緩和の効果によりL/L特性値はq1レベルからq2レベルに改善され、目標を達することが期待される。但し、上記考察（A）及び（B）に基づく解決手段は、横型素子において有効なものである。パワー素子で一般的に用いられている縦型素子構造から上記考察（A）及び（B）が着想されることはなく、縦型素子にこの原理は適用できないものである。【００１２】
前記考察（A）に基づくと、MOSFETの底辺部がPN接合ではなく絶縁分離されている構造とすることによって、リーク電流の低減が可能であることを着想し得る。例えば、図2-cに示したようなSi基板上にシリコン酸化膜を介してSiC膜を積層した構造とすれば、結晶欠陥によるリーク電流を無くすことができる。しかしながら、シリコン酸化膜の上にSiC膜を成長させても多結晶となってしまい、目標とする単結晶SiC膜を得ることは困難である。【００１３】
また、前記考察（B）に基づくと、結晶欠陥があっても、PN接合面に印加される電界を緩和する手段を適用することができれば、リーク低減が可能であるといえる。【００１４】
図5-aに示した実測値に基づく同図bのモデル化、図5-cに示したシミュレーション、上記考察（A）及び（B）は、図4-aのような横型MOSFETには適用することができる。しかし、高電圧、大電流駆動用途を目指すパワー系半導体素子においては、横型MOSFETの構造ではなく、図18に示した縦型MOSFETの構造を目指すのが一般的である。結晶欠陥が本質的に多いというSiC基板の特性に対応するには、独自の上記考察（A）及び（B）に基づき、その解決手段を横型素子に適用することによりリーク電流を減らすのが最も好ましい。結晶欠陥が多いためにリーク電流が減らないというSiC基板の実用化には、極めて有力な解決策となる。【００１５】
また、パワー半導体においては、化合物半導体による高電圧駆動のパワー素子と、Si半導体による低電圧駆動の半導体素子の混載のニーズが高まってきている。現状においてはこの様な素子は存在しない。【００１６】
また、結晶欠陥の方向については、図3においては垂直方向だけに言及したが、SiCの基板の製造手法により必ずしも基板に垂直であるとは限らない。例えば、Si基板に気相成長させて作成する3C型基板では欠陥の向きは垂直ではなく、基板に対して54度の角度を有している。そのような場合にも、前記考察（A）に基づく手法は同様に効果を奏し、前記考察（B）に基づく電界緩和の手法も同様の作用効果がある。【００１７】
また、以上の説明においては、単結晶SiCのベース基板としてSiを例示し、絶縁膜としてシリコン酸化膜を例示しているが、SiC素子のP型層及びN型層の活性化のためには１６００℃〜１７００℃程度の高温で処理されることが多い。このような高温度での処理に耐える材料として、ベース基板として多結晶SiC（ポリSiC）等、絶縁膜として窒化アルミ膜等を用いることができる。前記考察（A）及び（B）に基づいてリーク電流低減を図る構造は、べース基板や絶縁膜の材料には依存しない。【００１８】
高電圧駆動素子の用途が拡大するにつれて、それらの素子のコストダウン、より性能の高い素子の実用化が重要な課題となってきている。SiC基板やGaN基板上に形成されるMOSFETやHEMT素子はこのニーズに合ったものである。これらは数百ボルトの電圧がスイッチング駆動でき、動作速度も数MHzまで可能な素子である。本発明は、構造的にはこれらの基板に限りなく近く、作りやすさの面で簡素な基板構造の実用化を開示するものである。以下ではSiC基板を例として説明するが、GaN基板、その他の化合物半導体基板においても同様である。【００１９】
前記考察のように、Si基板上にシリコン酸化膜を介して単結晶SiCを形成する構造が可能になれば、SiC特有の縦方向の結晶欠陥のリークを回避できる。また、結晶欠陥を横切るPN接合面の電界の緩和ができれば、リーク電流の大幅な低減になる。本発明の課題は、絶縁分離基板の上に単結晶SiC膜を形成してMOSFETを構成すれば、図4、5及び図19で考察したような結晶欠陥に沿った結晶欠陥電流を無くす可能性がでてくることにある。しかしながら、シリコン酸化膜の上に単結晶SiC膜を直接的に形成することはできないため、この簡素な構造の実用化はされていない。【００２０】
また、SiC基板におけるP型層及びN型層の不純物の活性化のためには、一般には1600〜1700℃の高温度での処理を要する。このため、ベース基板としてSi等を用いる場合には、表層のSiC部では高温度となり且つSi部では1200℃以下となるように温度を傾斜させる、傾斜温度熱処理の開発が必要である。または、Siに代わるベース基板、シリコン酸化膜に代わる絶縁膜等の採用が必要となる。【００２１】
本発明は、上記現状に鑑みてなされたもので、電界緩和を図り結晶欠陥に起因するリーク電流を低減する構造を備える化合物半導体装置、とりわけ高電圧駆動用途に適するSiC基板を用いた化合物半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、前記考察に基づいて、絶縁膜上に単結晶SiC層を形成し、その単結晶SiC層にMOSFET等の半導体素子を形成する素子構造と、絶縁膜による電界緩和によってMOSFET等のリーク電流を低減する構造と、絶縁膜上に単結晶SiC膜を形成する手法である。【００２３】
絶縁膜上に形成するMOSFETについては、PN接合が絶縁膜（例えば、シリコン酸化膜）面に完全に達しており、結晶欠陥と垂直なPN接合面が無いという構造と、PN接合面が絶縁膜面から少しは離れており、MOSFETの動作時において結晶欠陥の方向の電界が印加されるという構造と、に分けられる。前者では、逆バイアス時すなわちMOSFETのオフ時のリーク電流を低減することができるが、一方でSiC層が薄くなり、MOSFETのオン時のN-抵抗が大きくなってしまうという課題を残す。従って、前者の構造は中電流以下の高耐圧素子向けの構造となり得る。後者では、MOSFETのPN接合面の下方のSiC層が少ない場合には、PN接合とシリコン酸化膜でピンチオフされて空乏層で満たされるため、電界緩和効果が大きい。SiC層の厚さを増加させてN-抵抗を小さくしていき、一方で電界緩和の効果がどのように減少するのか、そのバランスを選択する必要がある。後者の構造においても、このようなPN接合部の電界緩和により、結晶欠陥によるリーク電流を大いに減少させることができる。【００２４】
上記のような構造を形成するための素子基板としては、３つの形態が考えられる。第１の形態は、Siなどからなるベース基板上に設けた酸化膜の上に、P型層及びN型層の深さ1μm程度と同程度の厚さのSiC層を形成する、薄いSiC層の素子基板である。第２の形態は、Siなどからなるベース基板上に設けた酸化膜の上に、酸化膜とPN接合面との間の空乏層により電界緩和効果を得ることができる範囲内でできるだけ厚くSiC膜を形成する、厚いSiC層の素子基板である。第３の形態は、ベース基板としてSi単結晶を用いて前記薄いSiC膜の素子基板を構成すると共に、その一部の領域でSiC膜及びシリコン酸化膜を除去し、低電圧駆動のSi素子用の領域を設けた素子基板である。【００２５】
高電圧駆動の横型素子では、その耐圧を保持するためにPN間に一定の距離が必要になる。このPN接合の距離は、機能素子部においては必要であるが、単に寄生で発生する部位においてはデッドスペースとして無駄となる。この部分をトレンチ酸化膜により分離した絶縁分離構造とすることにより、デッドスペースを少なくし、面積当たりのオン抵抗を低減することができる。【００２６】
前記薄いSiC層の素子基板の作成方法としては、結晶欠陥の少ないSiCの種基板を作成し、この種基板からスマートカット技術により剥がした厚さ約1μmのSiC層を、ベース基板上のシリコン酸化膜の上に転写して素子基板とする方法が考えられる。Si単結晶等で実用化が始まっているスマートカット技術と貼り合わせ技術を、SiC基板に適用するものである。スマートカットで剥がせる厚さは約1μｍ程度の薄い膜である。従って、厚いSiC層の形成には、スマートカット技術により薄いSiC層をベース基板のシリコン酸化膜上に形成し、その素子基板のSiC面に更にSiCを成長させる方法が考えられる。また、Si基板にSiCを成長させた基板をベース基板に貼り合わせ、その後にSiCの母材となったSi基板を除去することにより、厚いSiC層の素子基板を形成することができる。【００２７】
また、SiC基板にPN接合を形成するにあたっては、SiC層に形成するP型層及びN型層は、その活性化のために1600℃程度の高温度処理が必要であること、熱拡散では不純物は殆ど拡散しないため、その深さはイオン注入の深さ（1μｍ程度である。）で決まる、という制約がある。ベース基板がSiの場合には、高温度での活性化のために、Si基板へのSiC層の転写前に、SiC層のP型層及びN型層の活性化を行っておく必要がある。ベース基板がポリSiCであれば、SiC転写後の素子基板はポリSiC、シリコン酸化膜及び単結晶SiC層から構成されるので、処理温度の上限はシリコン酸化膜で決まり、1600℃近くまでの高温度において活性化処理が可能となる。【００２８】
本発明は、以下の通りである。
１．ベース基板上に形成された絶縁膜と、前記絶縁膜上に形成された単結晶化合物半導体層と、前記単結晶化合物半導体層に形成されたＰ型領域及びＮ型領域の組合せからなる半導体素子と、を備え、前記単結晶化合物半導体層の厚さは３０μｍ以下であり、前記半導体素子の動作時において逆バイアスが加わるＰＮ接合面と、前記絶縁膜との間で電界強度が緩和されることを特徴とする化合物半導体装置。
２．前記半導体素子はＦＥＴであり、前記単結晶化合物半導体層の厚さは、ゲートとドレインとの間の最も近い距離と同一以下である前記１．記載の化合物半導体装置。
３．前記Ｐ型領域及び前記Ｎ型領域の少なくとも一方が前記絶縁膜に達している前記１．又は２．記載の化合物半導体装置。
４．前記単結晶化合物半導体はＳｉＣからなる前記１．乃至３．のいずれかに記載の化合物半導体装置。
５．前記単結晶化合物半導体はＳｉＣからなり、前記ベース基板はＳｉ又は多結晶ＳｉＣからなり、前記絶縁膜としてシリコン酸化物、酸化アルミニウム及び窒化アルミニウムのうちの１つを用いる前記１．乃至３．のいずれかに記載の化合物半導体装置。
６．前記ベース基板はＳｉ単結晶基板であり、前記絶縁膜及び前記単結晶化合物半導体層を除去したシリコン領域と、前記シリコン領域に形成されたシリコン半導体素子と、を更に備える前記１．乃至５．のいずれかに記載の化合物半導体装置。
７．前記１．乃至６．のいずれかに記載の化合物半導体装置の製造方法であって、化合物半導体の種結晶から形成された種単結晶化合物半導体基板の表層部にイオン注入を行うイオン注入工程と、前記ベース基板及び前記種単結晶化合物半導体基板の少なくとも一方の表面に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程により形成された絶縁膜を介して前記ベース基板と前記種単結晶化合物半導体基板とを貼り合わせる接合工程と、前記種単結晶化合物半導体基板の前記表層部を剥離させる切断工程と、前記切断工程により剥離された前記表層部を所定の厚さの単結晶化合物半導体層に形成する単結晶化合物半導体層形成工程と、前記単結晶化合物半導体層に半導体素子を構成するＰ型領域及びＮ型領域を形成する半導体素子形成工程と、を備え、前記単結晶化合物半導体層の前記所定の厚さは、３０μｍ以下であることを特徴とする化合物半導体装置の製造方法。
８．前記単結晶化合物半導体層形成工程は、剥離された前記表層部上に同じ単結晶化合物半導体を成長させることにより、前記所定の厚さの前記単結晶化合物半導体層を形成する前記７．記載の化合物半導体装置の製造方法。
９．請求項１乃至６のいずれかに記載の化合物半導体装置の製造方法であって、前記ベース基板とは別の基板、又は該別の基板上に前記化合物半導体層とは別の半導体層を形成した基板を第２基板とし、該第２基板上に種単結晶化合物半導体層として前記単結晶化合物半導体層を所定の厚さを超える厚さに成長させて種単結晶化合物半導体基板を形成する種単結晶化合物半導体基板形成工程と、前記ベース基板の表面、及び前記第２基板上の前記種単結晶化合物半導体層の表面、の少なくとも一方に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程により形成された絶縁膜を介して前記ベース基板と前記種単結晶化合物半導体基板とを貼り合わせる接合工程と、前記接合工程によって貼り合わされた前記種単結晶化合物半導体基板側から前記第２基板と該第２基板近傍の前記種単結晶化合物半導体層とを除去し、前記絶縁膜上の前記単結晶化合物半導体層の厚さが所定の厚さとなるように形成する単結晶化合物半導体層形成工程と、前記単結晶化合物半導体層に半導体素子を構成するＰ型領域及びＮ型領域を形成する半導体素子形成工程と、を備え、前記単結晶化合物半導体層の前記所定の厚さは、３０μｍ以下であることを特徴とする化合物半導体装置の製造方法。
１０．前記別の基板は、Ｓｉ又はサファイアからなる前記９．記載の化合物半導体装置の製造方法。
【発明の効果】
【００２９】
高電圧駆動に適したSiC基板の実用化の期待は大きかったが、これまで縦方向の結晶欠陥が多くてその影響を排除することができず、ひたすら結晶欠陥の低減に注力されてきた。その結果、実用化には不十分ではあるものの、結晶欠陥はある程度は減ってきた。一方で、作成工程が複雑になり、コストアップを招いている。本発明による横型素子と、ベース基板に絶縁膜を介してSiC層を形成し、酸化膜分離によりSiC面積の有効利用を図った高電圧駆動素子基板と素子構造は、製造方法も簡素であり、コスト面でも画期的な手法である。また、SiC層にトレンチエッチング技術により溝を作り、SiCを除去して溝の底にシリコン酸化膜を露出させ、その溝にシリコン酸化膜を充填することにより、SiC層がシリコン酸化膜で周囲及び底面を囲われた状態を作ることができる。そこにMOSFETなどの素子を形成することにより、１つの素子基板上で個々の素子が完全分離され、複数の高電圧素子を組み合わせて集積回路を形成することができる。
【図面の簡単な説明】
【００３０】
本発明について、本発明による典型的な実施形態の例を挙げ、言及された複数の図面を参照しつつ以下の詳細な記述にて説明する。同様の参照符号は図面のいくつかの図を通して同様の部品又は構成を示す。
【図１】公知のSiC基板の構造を示す断面図
【図２】Si基板上のSiC膜の構成の断面図
【図３】Si基板上のSiC膜に発生する結晶欠陥の概念図
【図４】Si基板上のSiC膜に形成したMOSFETの構造の断面図と、結晶欠陥及びリーク電流の概念図
【図５】逆バイアス印加時のリーク電流の実際とそのモデル図
【図６】本発明の実施形態に係る構造において、シリコン酸化膜上の厚いSiC層に形成されたPN接合周辺に生じる電界と、その強度分布を説明する図
【図７】絶縁膜上のSiC層に形成されたMOSFETの構造図と、その構造による電界緩和を説明するグラフ
【図８】本発明の実施形態に係る、薄いSiC層を用いた構造の断面図
【図９】前図のMOSFET素子の周囲がトレンチ酸化膜により分離される構造の断面図
【図１０】本発明の別の実施形態に係る、厚いSiC層を用いた構造の断面図
【図１１】前図のMOSFET素子の周囲がトレンチ酸化膜により分離される構造の断面図
【図１２】本発明の種々の実施形態に係る基板構造を示す断面図
【図１３】本発明の実施形態に係る、薄いSiC層を用いた素子基板とその上に形成されるMOSFETの構造及び作成方法を示す断面図
【図１４】前図のMOSFET素子の周囲がトレンチ酸化膜により分離される構造及びその作成方法を示す断面図
【図１５】別の実施形態に係る、厚いSiC層を用いた素子基板とその上に形成されるMOSFETの構造及び作成方法を示す断面図
【図１６】前図のMOSFET素子の周囲がトレンチ酸化膜により分離される構造及びその作成方法を示す断面図
【図１７】更に別の実施形態に係る、結晶欠陥の多いSiC層を除去した素子基板とその上に形成されるMOSFETの構造及び作成方法を示す断面図
【図１８】従来の縦型MOSFETの構造を説明する断面図
【図１９】結晶欠陥密度と本発明におけるリーク電流低減の指標との関係を説明するグラフ
【図２０】本発明の構造により、逆バイアス印加時にリーク電流が低減されることを示す実験値のグラフ
【図２１】本発明によるSOI構造の各種実施形態（SiC層の厚さと電界緩和の態様）を示す図
【図２２】本発明によるSOI構造の各種実施形態（素子基板の構造）を示す図
【図２３】本発明によるSOI構造の各種実施形態（素子基板の作成方法）を示す図
【図２４】本発明によるSOI構造の各種実施形態（不純物の活性化方法）を示す図
【発明を実施するための形態】
【００３１】
本発明の実施形態に係る化合物半導体装置は、図6に示すように、ベース基板5上に形成された絶縁膜（SiO2）4と、絶縁膜4上に形成された単結晶化合物半導体（SiC）層38と、単結晶化合物半導体層38に形成されたP型領域及びN型領域（58、59、65、66）の組合せからなる半導体素子と、を備えている。その半導体素子の動作時において、逆バイアスが加わるPN接合面（Pウェル58とN-層59との接合面）と、絶縁膜4との間で、逆バイアス時の電界強度が緩和される。
【００３２】
図6を参照して、上記実施形態における電界緩和の状態を説明する。Pウエル58へはドレインからの電界が、いろいろなルート（710、71-74等）で印加されるが、Pウエル58の下面と酸化膜4との間の電界74は緩和される。本SOI（SiC on Insulator）構造における電界のミュレーションを図6-bに示す。この図から、Pウエル58下方の電界はPウエルと酸化膜で挟まれて、Pウエル下から押出されるように緩和されることが分かる。酸化膜4上の厚さ10μmのSiC全層がN-層59からなっている。そこに、ソースN+層65及びドレインN+層66が0．5μm、Pウエル58が1μmの深さで形成されている。逆バイアスが加わるPN接合面のうち酸化膜4と対向する面は存在するが、その下の酸化膜面と電界が干渉して電界が緩和されるという特徴を生み出すことができる。この領域の電界強度が弱まり、結晶欠陥降伏電圧Vaには至りにくくなる。最適に設計すれば、基板面に垂直な結晶欠陥（105）が存在しても、結晶欠陥に沿って流れる欠陥電流にはらない。理想的には、結晶欠陥降伏電圧Va点が高電圧側へシフトして、PN接合降伏電圧Vbと同じになること（図5-bに示す矢印（4））である。
【００３３】
図7を参照して、SiC層の下地を絶縁膜にすることによる電界緩和の手法について詳しく説明する。図7は、図6に示したMOSFET素子の構造について、各部寸法と特性値との関係を例示する図である。MOSFETがオンの時のドリフト抵抗（ドレインからソースへ流れる電流に対する抵抗分）は、ドリフト長Ld（ドレインの端とMOSチャンネルの端との間の距離）121と、SiC層の厚さTsic122と、N-層59の不純物濃度とにより決まる。一方、MOSFETがオフの時にかかる高電圧に耐えられるように、ドリフト長Ld121は、高電圧印加時における横方向の空乏層拡がり幅Lh124よりは大きくする必要がある。また、高電圧印加時における縦方向の空乏層拡がり幅をLv125、Pウエルの深さをLp126とすると、SiC層の厚さTsicがLv＋Lpと同等かそれより小さければ、電界緩和の効果が大きい。また、空乏層拡がり幅Lh124及びLv125は、Pウエル及びN-層の不純物濃度で決まる値であり、Pウエル58とN-層59の接合で必要な耐圧から求められる。図7-aにおいて、破線127は、MOSFETがオフの時にドレインからソースに向けて生じる電界の500Vの等電位線を表している。本例では、ソース61とPウエル58を接地電位として、ドレイン部66に1000Vの電圧を印加した場合に、SiC層の厚さTsicがLv＋Lpと同等であるため、500Vの電位線127がPウエルの下方には到達しない様子を示している。図示はしていないが、SiC層の厚さTsicがLv＋Lpより十分に大きい時には、電位線127がPウエルの下に到達する。この違いが電界緩和の効果である。すなわち、図7-aのように高電位がPウエルの下方に到達しないということは、Pウエル下面のPN接合に加わる電界が低下する（緩和される）ことを意味している。
【００３４】
図7-bに、SiC層の厚さTsic122に対する、ドリフト抵抗の相対値(1)及び電界緩和値の相対値(2)の関係のシミュレーション結果を示す。ドリフト抵抗(1)は、SiC層の厚さTsicがLv+Lpより大きい範囲ではほとんど変わらない。電流が表層を流れているためである。Tsicが0.5(Lv+Lp)までは微増にとどまり、それ以上薄くなるとドリフト抵抗(1)が急増する。尚、ドリフト抵抗はドレイン66とPウエル58との間の距離Lｄに比例するので、距離Lｄは短い方が好ましい。距離Ldは、横方向空乏層拡がり幅Lhと同等であることが最も好ましい。それより小さいと耐圧を低下させてしまい、それより大きいとドリフト抵抗が大きくなり素子サイズも大きくなってしまう。
図7-bに示す電界緩和値（2）は、SiC層の厚さTsicがLv＋Lpより大きい範囲では小さくなり、電界緩和の効果がなくなる。その効果が得られるのは、Lv+Lpの1.5倍程度以下といえる。SiC層の厚さTsicは、1000V程度の耐圧が必要な用途では約10μｍであり、2000V程度の用途では約15μｍであるので、電界緩和の効果を得るためには25μｍ程度以下とするのが好ましい。また、電界緩和値（2）はTsicが小さい領域では大きく、大きな電界緩和効果を得ることができる。例えば、Tsicが1.5(Lv+Lp)である場合に比べて、0.8(Lv+Lp)では1.5桁大きい効果があり、0.5(Lv+Lp)では2桁大きい効果がある。参考までに、図19のL/L特性値のシミュレーションでは、Tsicが0.8(Lv+Lp)に相当する条件としている。以上のようにして、図7による考察とシミュレーション結果に基づき、必要な耐圧に応じて電界緩和値とドリフト抵抗のバランスを考慮して、素子の寸法を決定していくことになる。効果的な電界緩和を得るには、SiC層の厚さが重要な要素となる。本例は3C型基板の例であるが、4H型の基板では空乏層の拡がりが少ないため、Tsicの最適値はもう少し薄くなる。また、他のSiC基板では空乏層の拡がりが大きいため、効果的な電界緩和を得ることができるTsicの最大値は30μｍ程度となると考えられる。
更に、最適設計のためにはSiC層の厚さTsicは、空乏層の拡がりが絶縁膜SiO2に到達するような厚さ以下、即ち(Lv+Lp)以下とすることが好ましい。前記のとおり、ソース又はゲートとドレインとの間の最も近い距離（Pウエル58又はゲート64とドレイン66との間の距離）Ldは、横方向空乏層拡がり幅Lhと同等であることが好ましい。これはLdがLhより大きいことはドリフト抵抗が大きくなること、及び素子機能には影響のない無駄なスペースとなることによる。すなわち、空乏層の縦方向と横方向の拡がりは結晶構造や形成される電界（図6参照）によって異なるが、大まかには、SiC層の厚さTsicを距離Ld＋Lpと同一以下とすることによって、空乏層の拡がりLvが絶縁膜SiO2に到達する構造とすることができ、無駄の一番少ない構造となる。
なお、本例のようなシミュレーションは、横型MOSFETについて適用することができる。
【００３５】
図8に、本発明の一実施例として、Si基板5の上にシリコン酸化膜4を介して形成された薄い単結晶SiC層37（33）にMOSFETを形成した構造を示す。本実施例は、MOSFETを構成するP型領域（67）及びN型領域（65）の少なくとも一方が、絶縁膜4に達している構造である。本例では、SiC膜厚は1μmであり、ソースN＋層65の深さ及びチャンネル部となるP層67の深さは1μmである。このような構造によれば、縦方向の結晶欠陥105が存在しても結晶欠陥がPN接合を横切らないため、リーク電流を生じさせないようにすることができる。前記「薄い単結晶SiC層」とは、PN接合層の深さと同程度の厚さである薄い単結晶SiC層という意味である。単結晶SiC層37は、結晶欠陥の少ないSiC層33によって構成されることが好ましい。
【００３６】
例えば、図8-bにおいて、SiC膜37の厚さは1μmであり、N-層59からなっている。そこに、部分的にソースN+層65、ドレインN+層66、チャンネル部P層67、及び素子分離部P+層68が形成され、それらは全て深さ1μm以上（SiC膜37の厚さと同等）となっている。このため、PN接合部に基板面に垂直な結晶欠陥105が存在しても、結晶欠陥に沿って流れる欠陥電流112は生じない。この結晶欠陥の方向とPN接合面の方向との関係が、本実施例の重要な特徴の一つである。すなわち、PN接合が酸化膜まで到達することにより、MOSFET素子がオフのときに逆バイアスがかかるPN接合面が基板面と平行方向には無い構造としている。
【００３７】
図8においては、ソースN+層65、ドレインN+層66、チャンネル部P層67、及び素子分離部P+層68が全てシリコン酸化膜に到達している構造であるが、必ずしも到達していなくても、逆バイアスが加わった状態でPN接合の空乏層がシリコン酸化膜に到達することにより、同様に結晶欠陥の影響を大幅に低減することができる。また、図8-cに示すように、ソースN+層65及びドレインN+層66の深さを0.5μm、チャンネル部P層67及び素子分離部P+層68の深さを1μm、SiC層37の厚さを1μm程度としてもよい。そのように深い方のPN接合がシリコン酸化膜に到達している構造とした場合にも、結晶欠陥に沿った電流があっても、深い方の半導体層とシリコン酸化膜で囲まれているため、欠陥電流112は流れないこととなる。その結果、MOSFETがオフでチャンネル電流110が流れていない逆バイアス時においては空乏層電流111だけが生じ、結晶欠陥に影響を受けにくい構造となる。
【００３８】
図9に、トレンチ構造により絶縁分離されたSiC層37（33）上にMOSFETを形成した例を示す。図8に示した構造における横方向の周囲（素子分離部68の部分）が、トレンチ酸化膜52により絶縁分離されている構造である。本例で、SiC膜厚は1μm、ソースN+拡散深さ及びチャンネル部となるP層の深さは1μm程度、とすることができる。
【００３９】
例えば、図9-bにおいて、SiC層37の厚さは1μmであり、全層がN-層59からなっている。そこに形成されているソースN+層65、ドレインN+層66、及びチャンネル部P層67の深さは全て1μmとなっており、PN接合面は基板面に平行面には無く、全て垂直な方向である。このため、基板面に垂直な結晶欠陥105が存在しても、結晶欠陥に沿って流れる欠陥電流112は生じない。この構造において、MOSFETのゲート方向以外の部分はできるだけ少なくしたい。それを実現するのがトレンチ部(52)である。図8における素子分離(P+)部と比べて、絶縁膜52により分離部分を狭くすることができる。
【００４０】
図8及び9においてはNチャンネルMOSFETの例を示したが、PチャンネルMOSFETも同様な考え方で形成できることは容易に理解できる。また、図9に示した絶縁分離されたSiC層には、MOSFETのみならず、ＰＮ接合ダイオード、ショットキーバリアダイオードやバイポーラ素子を形成することも可能である。これらにより、絶縁分離されたSiC素子の組み合わせによる集積回路を形成することができる。
【００４１】
図10に、本発明の別の実施例として、Si基板5上にシリコン酸化膜4を介して厚い単結晶SiC層38を形成し、そのSiC層38にMOSFETを形成した構造を示す。本実施例は、単結晶SiC層38の厚さがPN接合層の深さよりも大きく、MOSFETの動作時において逆バイアスが加わるPN接合面と、絶縁膜4との間で電界強度が緩和される構造である。前記シミュレーション（図7参照）によれば、SiC層38の厚さは30μｍ以下とすることが好ましい。本例では、SiC層の厚さは10μmであり、ソースN＋拡散深さは0．5μm、チャンネル部となるPウエルの深さは1μmである。このような構造において、MOSFETのオフ時にドレインに負荷電圧が印加される時、すなわちPN接合に逆バイアスがかかる時には、Pウエル58の下のN-層において、PN逆バイアスによる空乏層と、酸化膜との間の電界による空乏層と、の相乗効果により、結果として電界の緩和が発生する。そのため、縦方向の結晶欠陥105が存在しても結晶欠陥に印加される電圧が緩和されて、図5で示した結晶欠陥降伏電圧Va点には到達しにくい。これによって、高い負荷電圧になるまでリーク電流が生じないようにすることができる。すなわち、結晶欠陥降伏電圧Vaが高電圧側へシフトする。
【００４２】
逆バイアス電圧とリーク電流の関係についての実験結果を、図20に示す。本図は、図5-bに示したモデルに対応する実測値である。図20において、（1）はSiC層の厚さが100μｍと厚く、電界緩和が生じていない場合の実測値である。基板は3C（立方晶）SiC基板を用いている。同図中（2）は、SiC層の厚さを10μｍまで薄くし、その下面に絶縁物を設けた場合の実測値であり、電界緩和の効果が顕著である。また、同図中（3）は、SiC層の厚さを6μｍまで薄くした場合の実測値を示しており、電界緩和の効果が更に顕著である。印加電圧に対するリーク電流は、SiC層の厚い場合（1）に比べて、（2）の場合には１〜２桁減少しており、（3）の場合には更に大きく減少している。
【００４３】
図7-bのシミュレーション及び図20の実験結果から、本発明の構造による電界緩和の効果は明確であり、しかも絶縁膜上のSiC層が薄いほど電界緩和効果が大きいためにリーク電流の低減効果も大きい。一方、既に言及したように、絶縁膜上のSiC層を薄くすることはN-層の抵抗（ドリフト抵抗）を大きくしてしまうデメリットがある。実用上は、リーク電流の低減効果とドリフト抵抗との得失を考慮して、用途に応じた設定をすることになる。ドリフト抵抗の低減を優先して絶縁膜上のSiC層を厚くすることは、電界緩和効果を減少させることになる。定性的には、SiC層の厚さがPN接合の空乏層の拡がり深さを大幅に超える場合には、電界緩和効果が消滅する。SiCはそのバンドギャップが大きいため、空乏層の拡がり深さは、1000Vが印加された場合でも10μｍ程度、2000V印加でも15μｍ程度と小さい。この空乏層の拡がり深さを大きく超えた厚さのSiC層を有する構造では、電界緩和効果は無いといえる。シミュレーションによれば、空乏層の拡がり限界を10μｍ越えるようなSiC層の厚さでは、電界緩和の効果が減少する。よって、絶縁膜上のSiC層の厚さは30μｍ以下が好ましく、25μｍ以下がより好ましい。
【００４４】
尚、空乏層の広がりは深さ方向だけではなく、横方向についても同様である。SiCでは横方向の空乏層の拡がりもバンドギャップの大きさゆえに小さく、SiC基板上の横型素子は、空乏層拡がりによる無駄が少なく、素子サイズの抑制にもつながる。
【００４５】
図11に、トレンチ構造により絶縁分離されたSiC層上にMOSFETを形成した例を示す。図10に示した構造と比べて、SiC層の横方向の周囲がトレンチ酸化膜52により絶縁分離されている構造である。本例では、SiC膜厚は10μmであり、ソースN+拡散深さは0.5μm、チャンネル部となるP拡散の深さは1μmである。このような構造によれば、各素子の分離部がトレンチ酸化膜となるため、素子の集積度を上げることができる。結晶欠陥が存在しても、PN接合部の下の電界緩和により結晶欠陥の影響を少なくすることができるのは、図6-a及び図10に示した構造と同様である。
【００４６】
図6、10及び11においてはNチャンネルMOSFETの例を示したが、PチャンネルMOSFETも同様な考え方で形成できることは容易に理解できる。また、図11の絶縁分離されたSiC層には、MOSFETのみならずＰＮ接合ダイオード、ショットキーバリアダイオードやバイポーラ素子を形成することも可能である。これらにより、絶縁分離されたSiC素子の組み合わせによる集積回路を形成することができる。
【００４７】
図21乃至24に、本発明に係る各種実施形態の関係を示す。図21においては、素子構造の種類を示す。縦方向に多い結晶欠陥の影響を回避するための本SOI構造として、A-1は薄いSOI構造であり、A-2は厚いSOI構造である。A-1、A-2ともにトレンチ構造の例を示しているが、トレンチが無い場合もそれ以外は全く同様な構造である。A-1の素子の詳細構造は、図8及び9で示したものである。A-2の素子の詳細構造は、図6、10及び11で示したものである。
図22は、上記素子構造を搭載する素子基板の種類を示す（図12に詳細を示す）。B-1が薄い又は厚いSOI構造、B-2が薄い又は厚いSOI構造においてトレンチ分離構造を設けたSOI構造、B-3が薄いSOIとSiの混載構造である。
図23は、これらのSOI構造の素子基板の作成手順を示している（図13から図17に詳細を示す）。C-1はスマートカットによる薄いSOIの形成方法、C-2はスマートカットにより薄いSOIを形成した後に化合物半導体層を厚く成長させる手法を示す。C-3は、Siの上にSiCを成長させて、その表層結晶欠陥の少ない層を用いる手法を示している。
図24は、SiC層に注入したPN不純物を活性化させる各手法を示している。D-1は、種結晶の段階でPN層を形成する手法である。SiCの場合には種結晶基板が高温度に耐えられるので1600℃程度で活性化することができる。D-2は、種結晶基板からベース基板へ転写した状態で、ベース基板がポリSiCのように高温度に耐えられる場合には、酸化膜の融点に近い1600℃で活性化処理する手法である。D-3は、種結晶からSiのベース基板へ転写した後に、表面はできるだけ高温度にして素子基板部はSiの融点以下に冷やし、温度傾斜を持たせて簡易に活性化処理を行う手法である。D-4は、種結晶からベース基板へ転写した後に、これを構成する材料の耐えられる温度の最高値である、比較的低温度で活性化を行う手法である。
【００４８】
図12に、図22で示した素子基板及び素子構造の具体例を示す。図12-a1は、Si基板5上のシリコン酸化膜4の上に薄いSiC層37を形成した素子基板の断面図である。図12-a2は、図12-a1の素子基板にトレンチ酸化膜52を形成した素子基板の断面図である。図12-a3は、図12-a2の素子基板にMOSFETを形成した図であり、図9に示したMOSFET素子が形成されている。図12-b1は、Si基板5上のシリコン酸化膜4の上に厚いSiC層38を形成した素子基板の断面図である。図12-b2は、図12-b1の素子基板にトレンチ酸化膜52を形成した素子基板の断面図である。図12-b3は、図12-b2の素子基板にMOSFETを形成した図であり、図11に示したMOSFET素子が形成されている。図12-c1は、Si基板5上のシリコン酸化膜4の上に薄いSiC層37を形成した素子基板を示している。薄いSiC層37及びシリコン酸化膜4の一部を除去してSiを露出させたSi露出面130が形成されている。Si露出面（シリコン領域）130は、低電圧動作のCMOS ICやバイポーラIC等（シリコン半導体素子）を形成する領域である。このSi露出面130は、図12-a1の素子基板を基に、公知のフォトリソグラフィー技術、レジストマスク技術及びエッチング技術を用いて、選択的にSiC膜及びシリコン酸化膜をエッチング除去することによって形成される。図12-c2は、図12-c1の素子基板に、部分的にトレンチ酸化膜を形成した素子基板である。図12-c3は、図12-c2で示した素子基板にMOSFETを形成した図である。図12-c2に示されたSi露出面130に、公知の手法により、CMOS ICのPウエル131、Nチャンネルのソース132とドレイン133、Pチャンネルのソース134とドレイン135が形成されている。その状態で、更にSiC部のゲート膜13、ゲート電極14を形成して、ソース11及びドレイン12とともにSiCのMOSトランジスタが構成されている。このように、一つの素子基板上において、Si部に低電圧の回路を形成し、SiC層に高電圧の回路を形成する画期的な構成が可能となる。
【００４９】
図13に、図12-a1で示した素子基板の製造方法を示す。図13-aに示すのは、種SiC基板8である。「種SiC基板」とは種単結晶化合物半導体からなる基板を意図しており、本発明では議論しないが、SiC（単結晶化合物半導体）の結晶欠陥をできるだけ少なくした基板である。結晶欠陥を少なくする技術にはいろいろあるが、本発明はその結晶欠陥自体を少なくする技術には依存せず、独立して構成される。
【００５０】
図13-bは、Si基板5にシリコン酸化膜4を形成（絶縁膜形成工程）したベース基板の断面図である。図13-cは、種SiC基板8の表層にN型層15及びP型層16を形成した状態を示す。公知技術を用いてマスクを形成して選択的にイオン注入することにより、N型層及びP型層を形成することができる。イオン注入したイオンを活性化するためには、約1600℃において活性化処理を行う。Si基板と貼りあわせる前に、Si基板の溶融温度を遥かに超える温度で活性化のためのアニールすることができるのが、本製造方法の特徴である。SiC材料の溶融温度は、1600℃よりもはるかに高い2200℃であるので、問題はない。活性化した後、表面から水素イオンを約1μmの深さにイオン注入する（イオン注入工程）。これは、後にこの水素イオンの注入層の界面でSiC基板の表層部を分離するための工程であり、公知のスマートカットと呼ばれているウエーハの薄膜剥離の手法である。この水素イオンが高濃度の層がSiCの薄い膜（表層部）37と種SiC基板とを分離する劈開面となり、図においてスマートカット面34と表す。図13-dは、図13-cに示された薄いSiC層37の表面と、図13-bに示されたシリコン酸化膜4の表面と、を貼りあわせた（接合工程）状態を示している。SiC基板が内部の欠陥密度の差などにより反っている場合には、平坦化ステージ20を使用するなどの平坦化処理が必要である。反りの大きさによっては、平坦化ステージにSiC基板を置いて吸引孔21から吸引するだけでは力不足の場合もある。その場合は、図における上方から加圧して平坦化を図ることも必要である。貼りあわせの後に、貼りあわせた基板を約500℃〜1000℃で熱処理を行うことにより、先に注入した水素イオンが集中している層であるスマートカット層34において種SiC基板が劈開し、図13-e1と図13-e2に示す基板に分離される（切断工程）。図13-e1に示す基板は、CMP等の処理によって、SiC表層の結晶欠陥層の除去、平坦化を行い（単結晶化合物半導体層形成工程）、半導体素子の基板とすることができる。その基板にMOSFETを形成（半導体素子形成工程）した状態を、図13-fに示す。MOSFET素子は、図8に例示したものと同様である。
【００５１】
図13-e2に示す種SiC基板は、CMP処理後に、再び種SiC基板（図13-a）として利用することができる。また、薄くなれば、種SiC基板にSiCをエピタキシャル成長させて厚さを増やすことができる。結晶欠陥の少ない種結晶基板の上にSiC層を成長させれば、成長したSiC基板は結晶欠陥が少なくできることは周知である。このように種結晶を再利用することができるのが本製造方法の特徴でもある。
【００５２】
SiCのヤング率が大きく、結晶欠陥密度により基板全体に反りが発生する。その対策として、図13-e1及び図13-fに破線で示すように、Si基板5の裏面にダミーSiC膜9を形成することにより、応力のバランスをとって反りを軽減することも有効である。ダミー膜として、シリコン窒化膜のようにヤング率の異なる膜も有効である。
【００５３】
図13に示した接合工程の例では、Si基板5上にシリコン酸化膜4を形成した後に、シリコン酸化膜4を介してSi基板5と種SiC基板8とを貼り合わせたが、その他、シリコン酸化膜をSiC基板に形成して、Si基板と貼り合わせることも可能である。また、シリコン酸化膜をSiC基板に形成し、Si基板にもシリコン酸化膜を形成して、そのシリコン酸化膜同士を貼り合わせることも可能である。
【００５４】
また、図13に示した例においては、シリコン酸化膜を設けたSi基板5を素子基板のベース基板として用いたが、耐熱性向上のためにSi基板の代わりに低コストなポリSiC基板も使用可能である。図13についての説明中で、Si基板をポリSiC基板と置き代える他は同様である。酸化膜を設けたポリSiCをベース基板として用いる場合には、種SiC基板と貼り合わせ、スマートカットにより単結晶化合物半導体膜をベース基板上に酸化膜を介して設けた後の最高保持温度は、Si材料で制約されることはない。このため、図13-cで述べたP型半導体層及びN型半導体層の形成と活性化処理は、図13-e1に示した状態で行うことも可能となる。
【００５５】
更に、図13に示した例では、絶縁物としてシリコン酸化物を用いたが、酸化アルミニウム膜、窒化アルミニウム膜等の融点の高い材料を使用することも可能である。高融点の材料の使用は、ベース基板としてポリSiC基板を用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
【００５６】
図14に、MOSFET等の素子の周囲を酸化膜で囲う構造（図12-a3に示した構造）の製造方法を示す。この構造は、素子を形成する周囲のSiCをトレンチエッチング技術で除去して溝を形成し、その溝の部分にシリコン酸化膜を充填することにより実現される。これによって、素子の周囲及び底面が全てシリコン酸化膜で囲われることとなり、SiC層部に複数個のMOSFET等の素子を形成することができる。図14-aは、Si基板5に設けられたシリコン酸化膜4の上に、薄いSiC層37が形成された状態（図13-e1に示した構造）を示している。図14-bは、この状態にトレンチを作成するためのレジストマスク50を形成した状態を示す。図14-cは、トレンチエッチングで薄いSiC層37を溝状にエッチングして、トレンチ部51を形成した状態を表す。トレンチ部では下地のシリコン酸化膜4が露出している。図14-dは、レジストマスク50を剥離した後、トレンチ溝51にシリコン酸化膜を充填してトレンチ酸化膜52を形成し、その後、表面を研磨して平坦化処理を行った状態を示している。トレンチ形成、シリコン酸化膜充填及び平坦化処理は公知の技術であり、Si基板上に設けられたシリコン酸化膜上のSi膜では、実用化されている手法である。これにより、各素子を形成するSiC層がシリコン酸化膜で周囲及び底面を囲われ、絶縁分離された状態となる。図14-eは、この基板上にMOSFET（図9に示した構造）を形成した例である。このようにして個々の素子が酸化膜で完全に絶縁分離された構造とすることができる。これにより、複数個のMOSトランジスタが絶縁分離された状態となり、SiC層に集積回路を形成することが可能である。
【００５７】
図15に、図12-b3で示した厚い単結晶SiC層38をシリコン酸化膜上に形成する素子基板の製造方法を示す。図15-aに示すのは、種SiC基板8である。図15-bは、Si基板5にシリコン酸化膜4を形成したベース基板の断面図である。図15-cは、表面から水素イオンを約1μmの深さにイオン注入した状態を示している。これは、後にこの水素イオンの注入層の界面でSiC基板を分離するための工程であり、公知のスマートカットと呼ばれているウエーハの薄膜剥離の手法である。この水素イオンが高濃度の層がSiCの薄い膜37と種SiC基板とを分離する劈開面となり、図においてスマートカット面34と表す。図15-dは、図15-cに示された薄いSiC層37の表面と、図15-bに示されたシリコン酸化膜4の表面と、を貼りあわせた状態を示している。SiC基板が内部の欠陥密度の差などにより反っている場合には、平坦化ステージ20を使用するなどの平坦化処理が必要である。反りの大きさによっては、平坦化ステージにSiC基板を置いて吸引孔21から吸引するだけでは力不足の場合もある。その場合は、図における上方から加圧して平坦化を図ることも必要である。貼りあわせの後に、貼りあわせた基板を約500〜1000℃で熱処理を行うことにより、先に注入した水素イオンが集中している層であるスマートカット層34において種SiC基板が劈開し、図15-eに示す基板と種SiC基板とに分離される。図15-eに示す基板は、CMPなどの処理によって、SiC表層の結晶欠陥層の除去、平坦化を行い、その上にSiC層を積層する（単結晶化合物半導体層形成工程）。図15-fは、厚いSiC層38を積層した状態を示す。図15-eの段階では約1μmの厚さであったSiC層が、図15-fの状態（37及び38）では約10μmと厚くなっている。この素子基板にMOSFETを形成した状態を、図15-hに示す。MOSFET素子は、図10に例示したものと同様である。SiC層の厚さが約10μmで、PN接合部の深さが約1μmである。P型層及びN型層の活性化には、図24のD-3に示した傾斜温活性化、或いはD-4に示した低温度活性化による手法を用いることができる。
【００５８】
図15-dに示す状態から分離した種SiC基板の扱いは、図13-e2の基板について言及した扱いと同様である。CMPの後、図15-aに示した種SiC基板として再利用することができる。また、薄くなった場合には、種SiC基板にSiCをエピタキシャル成長させて、厚さを増すことができる。結晶欠陥の少ない種結晶基板の上にSiC層を成長させれば、成長したSiC基板は結晶欠陥が少なくできることは周知である。このように種結晶を再利用することができるのが本製造方法の特徴でもある。
【００５９】
SiCのヤング率が大きく、結晶欠陥密度により基板全体に反りが発生する。その対策として図15-hに破線で示すように、Si基板5の裏面にダミーSiC膜9を形成することにより、応力のバランスをとって反りを軽減することも有効である。ダミー膜として、シリコン窒化膜のようにヤング率の異なる膜も有効である。
【００６０】
図15に示した例では、Si基板5上にシリコン酸化膜4を形成した後に、シリコン酸化膜4を介してSi基板5と種SiC基板8とを貼り合わせたが、その他、シリコン酸化膜をSiC基板に形成して、Si基板と貼り合わせることも可能である。また、シリコン酸化膜をSiC基板に形成し、Si基板にもシリコン酸化膜を形成して、そのシリコン酸化膜同士を貼り合わせることも可能である。
【００６１】
また、図15に示した例においては、シリコン酸化膜を設けたSi基板5を素子基板のベース基板として用いたが、Si基板の代わりに低コストなポリSiC基板も使用可能である。図15についての説明中で、Si基板をポリSiC基板と置き代える他は同様である。酸化膜を設けたポリSiCをベース基板として用いる場合には、種SiC基板と貼り合わせ、スマートカットにより単結晶化合物半導体膜をベース基板上に酸化膜を介して設けた後の最高保持温度は、Si材料で制約されることはない。このため、P型半導体層及びN型半導体層の形成と活性化処理は、図15-f及びgに示した状態で高温度にて行うことも可能となる。
更に、図15に示した例では、絶縁物としてシリコン酸化膜を用いたが、酸化アルミニウム、窒化アルミニウム等の融点の高い材料を使用することも可能である。高融点の材料の使用は、ベース基板としてポリSiC基板を用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
【００６２】
図15では、スマートカットした薄いSiC層37に厚いSiC層38を積層する手法を示したが、その厚みは特に限定されない。一方で、図13に示したように水素イオンを注入してスマートカットできる厚さの限界は、加速エネルギーの限界から数μm程度である。従って、必要なSiCの厚さにより、図13の手法を選ぶのか、図15の手法を選ぶのかを選択することができる。
【００６３】
図16に、MOSFET等の素子の周囲を酸化膜で囲う構造（図12-bに示した構造）の製造方法を示す。この構造は、素子を形成する周囲のSiCをトレンチエッチング技術で除去して溝を形成し、その溝の部分にシリコン酸化膜を充填することにより実現される。これによって、素子の周囲及び底面が全てシリコン酸化膜で囲われることとなり、SiC層部に複数個のMOSFET等の素子を形成することができる。図16-aは、Si基板5に設けられたシリコン酸化膜4の上に、厚いSiC層38が形成された状態（図15-gに示した構造）を示している。図16-bは、この状態にトレンチを作成するためのレジストマスク50を形成した状態を示す。図16-cは、トレンチエッチングで厚いSiC層38を溝状にエッチングして、トレンチ51を形成した状態を表す。トレンチ部では下地のシリコン酸化膜4が露出している。図16-dは、レジストマスク50を剥離した後、トレンチ51にシリコン酸化膜を充填してトレンチ酸化膜52を形成し、その後、表面を研磨して平坦化処理を行った状態を示している。トレンチ形成、シリコン酸化膜充填及び平坦化処理は公知の技術であり、Si基板上に設けられたシリコン酸化膜上のSi膜では、実用化されている手法である。これにより、各素子を形成するSiC層部がシリコン酸化膜で周囲及び底面を囲われ、絶縁分離された状態となる。図16-eは、この基板上にMOSFET（図11に示した構造）を形成した例である。このようにして個々の素子が酸化膜で完全に絶縁分離された構造とすることができる。これにより、複数個のMOSトランジスタを絶縁分離し、SiC層に集積回路を形成することが可能である。
【００６４】
図17を参照して、SiC基板上にシリコン酸化膜を介して単結晶SiCを形成する方法を、別の実施例として説明する。前記ベース基板とは別の基板、又はその別の基板上にSiCとは別の半導体層を形成した基板を第２基板として使用し、その第２基板上に種単結晶SiC層を形成する手法である。上記別の基板として、Si基板、サファイア基板等を用いることができる。第２基板は、目的とするSiC化合物半導体を形成するために暫定的に用いる基板であり、最終的には除去される基板である（以下では、この第２基板を「犠牲基板」と呼ぶ。）。第1ステップとして、図17-aに示す犠牲基板（第２のSi基板）6上に単結晶SiC層（種単結晶SiC層）3を一定の厚さに成長させて種単結晶SiC基板を形成し（種単結晶化合物半導体基板形成工程）、そのSiC層3の上に更に形成されたシリコン酸化膜4の表面と、図17-bに示す第１のSi基板5の表面とを貼り合わせる。この貼り合わせにより、第１のSi基板5のSi表面と、犠牲基板6に形成されたシリコン酸化膜4の表面と、が原子間レベルで一体化される。この界面はSi面とシリコン酸化膜面であり、Si基板に形成されたシリコン酸化膜面と別のSi基板のSi面との貼り合わせに既に実用化されている構成と同じであり、容易に原子間レベルで貼り合わせることができる。なお、SiC層3は、犠牲基板6に近い側の相対的に結晶欠陥の多いSiC層32と、SiC層32の上の相対的に結晶欠陥の少ないSiC層33とからなっている。
【００６５】
図17-aに示した構造において、犠牲基板（第２のSi基板）6上に形成されたSiC層3のうち、Si基板との界面に近いSiC層（結晶欠陥の多い層32）は後に除去されるが、その除去量を最小に抑えるために、SiC層3の厚さを数10μｍから100μｍ程度と薄く形成しておくことができる。図17-dは、CMP等により犠牲基板6と犠牲基板6近傍のSiC層（結晶欠陥の多い層32）とが除去され、結晶欠陥の少ないSiC層33が残された状態を表している。結晶欠陥の多い層の除去は、結晶欠陥降伏電圧を上げるためにも好ましい。結晶欠陥の少ないSiC層33の厚さは、好ましくは30μｍ程度以下とすることができる。
【００６６】
図17-cは、前記貼り合わせた状態を表している。犠牲基板（第２のSi基板）6上に単結晶SiC層3を形成すると内部応力により基板の反りが発生する。このため、貼り合わせにあたっては、単結晶SiC層3を形成した犠牲基板6を平坦化ステージ20に吸着させて、平坦度を出す必要がある。この平坦化した状態で、シリコン酸化膜を形成した第１のSi基板5を貼り合わせる。貼り合わせは室温で行うことができる。図17-cにおいて、平坦化ステージ20に設けられた吸着穴21を介して図示しない真空ポンプなどで吸着することにより、SiC膜3が形成された犠牲基板6（図17-a）の反りを平坦化し、その状態でシリコン酸化膜4が形成されている第１のSi基板5を貼り合わせることができる。
【００６７】
前記貼り合わせは、室温において表面を活性化処理することにより行われる。近年、進化してきたSiウエーハの貼り合わせに用いられる手法と同様である。但し、反りは、Si基板6の厚さと単結晶SiC層3の厚さのバランスに影響されるため、SiC膜が薄く反りが少ない場合には平坦化ステージは必要でない。また、逆に反りが大きい場合には、前もって裏面にダミーSiC膜9やシリコン窒化膜のようにヤング率の異なる薄膜を形成しておくことにより、反りを緩和することも有効である。
【００６８】
その後、単結晶SiC層3の母材である犠牲基板（第２のSi基板）6をエッチング除去する。これにより、目的とする第１のSi基板5上にシリコン酸化膜4を介して単結晶SiC層3が存在するという構造が実現される。この状態から、単結晶SiC層3の表面側の結晶欠陥の多いSiC層32をCMP等の公知の手法により除去して、図17-dに示すように、結晶性の良いSiC層33だけを使用する。
【００６９】
なお、この状態では、単結晶SiC層3のヤング率が大きいために、SiC層3の厚さによっては基板全体に反りが発生する。その対策として、図17-dの破線のように、第１のSi基板5の裏面にダミーSiC膜9を形成することにより応力のバランスをとることも有効である。単結晶SiC層33が薄く、反りが少ない場合には、ダミー膜は不要である。
【００７０】
図17-dに示した基板の上に、ゲート膜13、ゲート電極14、ソース11及びドレイン12を公知の手法で形成することができる（図17-f）。
【００７１】
本例では、図17-bに示した第１のSi基板5の表面と、図17-aに示した犠牲基板（第２のSi基板）6上の単結晶SiC層3の上に形成されたシリコン酸化膜4の表面と、を活性化処理した後に貼り合わせた。この他、第１のSi基板5上にシリコン酸化膜4を形成し、そのシリコン酸化膜4の表面と、犠牲基板6上に形成された単結晶SiC層3の表面と、を貼りあわせることも可能である。また、犠牲基板6上に形成された単結晶SiC層3の上にシリコン酸化膜を形成し、その表面と、第１のSi基板5上に形成したシリコン酸化膜4の表面と、を貼りあわせることも可能である。この場合は、貼りあわせ面が共にシリコン酸化膜面となる。また、図17-eに示した素子基板は、トレンチ構造の絶縁分離構造（図16）を形成するためのベースとなる基板となる。
【００７２】
図17-eに示した素子基板は、例えば、SiC層33の厚さとSi基板5の厚さが1:2.5程度となるように、CMPなどによりSi基板5を研磨することができる。具体的には、結晶欠陥の少ないSiC層33の厚さ15μｍ、シリコン酸化膜4の厚さ2μｍ、Si基板5の厚さ40μｍ程度とすることができる。また、不純物の深さは表面から約1μｍである。
【００７３】
図17に示したような基板においては、形成されたSiC層3（33）にP層及びN層の不純物をイオン注入した後、全体をシリコンの溶融温度である約1200℃を越える温度で、注入された元素の活性化を行うことはできない。その場合に有効な手法として、レーザアニールによりSiC層の表層部だけの温度を高め、ベース基板となるSi部は強制的に液冷却（0℃程度）してSiの融点以下に保ちながら、活性化を行うことも可能である。
【００７４】
また、図17に示した例においては、シリコン酸化膜を設けたSi基板5を素子基板のベース基板として用いたが、Si基板の代わりに低コストなポリSiC基板も使用可能である。図17についての説明中で、Si基板をポリSiC基板と置き代える他は同様である。酸化膜を設けたポリSiCをベース基板として用いる場合には、種SiC基板と貼り合わせ、単結晶化合物半導体膜をベース基板上に酸化膜を介して設けた後の最高保持温度は、Si材料で制約されることはない。このため、P型半導体層及びN型半導体層の形成と活性化処理は、図17-eに示した状態で高温度にて行うことも可能となる。
更に、図17に示した例では、絶縁物としてシリコン酸化膜を用いたが、酸化アルミニウム、窒化アルミニウム等の融点の高い材料を使用することも可能である。高融点の材料の使用は、ベース基板としてポリSiC基板を用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
【００７５】
また、これらの例以外にも、種々の界面に対する貼り合わせ技術を適用して、Si基板上のシリコン酸化膜の上に単結晶SiC層を形成することが可能である。
【００７６】
図17-d及びeの構造は、図15-f及びgと同様の構造となる。従って、図17-d及びeの構造から、図16に示したようなMOSFET等の素子の周囲を酸化膜で囲う構造を作成することができる。詳細は図16と同様である。
【００７７】
図17で用いた別の基板としては、Si基板以外にサファイア基板も利用可能である。また、サファイア基板の上にGaN（窒化ガリウム）やAlGaN（窒化アルミニウムガリウム）などの結晶性の良い、すなわち結晶欠陥の少ない化合物半導体を形成し、それを犠牲基板として図17のSi基板6の代わりにすることが可能である。この場合、サファイア基板の除去にはレーザ光線をサファイア側から照射して固いサファイア基板を除去するレーザリフトオフの手法を用いることも可能である。
【００７８】
以上に挙げた例では、絶縁膜としてはシリコン酸化物としたが、酸化アルミニウム、窒化アルミニウム等、絶縁性の高い材料を用いることも有効である。トレンチ部の絶縁物としても、シリコン酸化膜のみならず酸化アルミニウム膜、窒化アルミニウム膜等、その他の絶縁物を使用することが可能である。
【００７９】
また、以上に挙げた例では、SiC化合物半導体の種基板としてはSiC単層のものをスマートカット用の種基板として用いる事例を説明したが、単層である必要はない。サファイア基板の上に結晶欠陥の少ない単結晶SiC半導体を形成した基板を種基板とすることも可能であり、また、サファイア基板上にGaN（窒化ガリウム）やAlGaN（窒化アルミニウムガリウム）などの結晶性の良い化合物半導体層を形成し、その上に単結晶SiC半導体を形成した基板をスマートカット用の種基板とすることも可能である。
【００８０】
また、以上に挙げた例では、単結晶化合物半導体としてSiCを説明したが、GaNなど他の化合物半導体を用いても同様である。また、ベース基板としては、SiやSiCの他に、Geなど格子定数が化合物半導体に近い材料を使用してもよいし、サファイア基板のような絶縁基板を使用してよい。
【００８１】
尚、本発明は以上で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形または変更が可能である。
【産業上の利用可能性】
【００８２】
SiC基板やGaN基板などを用いた高電圧駆動素子は、車においてはハイブリッド車や電気自動車の普及に伴って、ますます重要度が増してくる。また、家庭においてはスマートグリッド化の普及に伴って、家電製品の電動化やエネルギー管理のために高電圧素子の役割が重要になってくる。Si基板、ポリSiC基板、又はサファイア基板の上に、酸化膜又は窒化アルミ膜を介して単結晶SiC層を形成し、その単結晶SiC層に素子を形成し、それらの素子が平面方向には逆バイアスとなるPN接合面を有しない構造とする本発明によって、結晶欠陥リークが生じにくいという大きな効果を創出することができる。また、本発明の電界緩和を図る構造によって、結晶欠陥リーク電流を激減できるという大きな効果を奏することができる。更に、電界緩和により結晶欠陥の影響を激減させる効果は、結晶欠陥の向きには影響されず、垂直方向の結晶欠陥のみならず水平方向の結晶欠陥の影響も、同様に電界緩和効果により減らすことができる。これら本発明の効果は、上記分野における化合物半導体素子の普及に大きく貢献する。GaN等、他の化合物半導体についても同様の効果を発揮することが可能である。また、酸化膜分離構造により絶縁分離された素子を形成する手法は、SiCやGaNなどの化合物半導体の構造としては画期的であり、化合物半導体の集積回路の実用化のベースとなる。
【符号の説明】
【００８３】
1； Si基板、2；SiC層、3；SiC層、4；シリコン酸化膜、5；Si基板、6；犠牲基板（第２のSi基板）、8；種結晶、9；ダミーSi膜、10；第２のSiC基板、11；MOSFETのソース部、12；MOSFETのドレイン部、13；MOSFETのゲート絶縁膜、14；MOSFETのゲート電極、15；N+層、16；P+層、20；平坦化ステージ、21；平坦化ステージの吸気孔、32；結晶欠陥の多いSiC層、33；結晶欠陥の少ないSiC層、34；スマートカット面、37；薄いSiC層、38；厚いSiC層、40；シリコン酸化膜、41；シリコン酸化膜、45；酸化膜、50；レジストマスク、51；トレンチ部、52；トレンチ酸化膜、58；Pウエル、59；N-層、60；Nウエル、61；MOSFETのソース電極、62；MOSFETのドレイン電極、63；MOSFETのゲート膜、64；MOSFETのゲート電極、65；ソースN型層、66；ドレインN型層、67；チャンネルP型層、68；素子分離部、71、73、74、710；電界、81；チャンネル抵抗、82；ドリフト（N-）抵抗、83；リーク電流、101；短い結晶欠陥、102；長い結晶欠陥、104、106；結晶欠陥、105；PN接合面の結晶欠陥、110；チャンネル電流、111；空乏層リーク電流、112；結晶欠陥電流、115；オン時の電流方向、121；ドリフト長、122；SiC層の厚さ、124；横方向の空乏層拡がり（幅）、125；縦方向の空乏層拡がり（幅）、126；Pウェルの深さ、130；Si露出面、131；Pウエル、132；Nチャンネルのソース、133；Nチャンネルのドレイン、134；Pチャンネルのソース、135；Pチャンネルのドレイン、136；Si  MOSFETのゲート部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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