(57)【要約】  本発明は、ロジックLSIに組み込むのに適し、かつ、書き込み及び消去時の干渉を防ぎ、データ保持に有利な構成にする。本発明の浮遊ゲート型不揮発性メモリ装置は、半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、メモリＦＥＴの第１のゲート絶縁膜と、制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられる。第１のゲート絶縁膜は、トンネル絶縁膜からなり、第２のゲート絶縁膜は、トンネル絶縁膜と、高誘電率絶縁膜の２層構成からなり、制御ゲート電圧を、制御ゲート部の基板或いはウェルに印加する。
2009096083.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、前記メモリＦＥＴの第１のゲート絶縁膜と、前記制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられた浮遊ゲート型不揮発性メモリ装置において、
第１のゲート絶縁膜は、この絶縁膜を通して書き込み、又は消去を行なうトンネル絶縁膜からなり、
第２のゲート絶縁膜は、前記トンネル絶縁膜と同材質の絶縁膜と、高誘電率絶縁膜の２層構成からなり、
制御ゲート電圧を、前記制御ゲート部の基板或いはウェルに印加することから成る浮遊ゲート型不揮発性メモリ装置。
【請求項２】
前記メモリＦＥＴの第１のゲート絶縁膜の上に形成した第１のゲート電極と、少なくとも制御ゲート部の第２のゲート絶縁膜の上に、第１のゲート電極と結合した第２のゲート電極を形成して、第１及び第２のゲート電極を前記浮遊ゲートとして構成した請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項３】
１チップ内にロジックＦＥＴと混載することによりロジックLSIを構成し、前記ロジックＦＥＴは、前記高誘電率絶縁膜、及び第２のゲート電極と同じプロセスフローで実現されたゲート絶縁膜及びゲート電極を有する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項４】
前記メモリＦＥＴは、NMOSで形成し、チャネル下の基板はp型、ソースＳ及びドレインDはn+、である請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項５】
第１のゲート電極はポリシリコンで、第２のゲート電極はポリシリコンで形成した請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項６】
前記制御ゲート部の第２のゲート絶縁膜と第２のゲート電極の間に、第２のゲート電極と結合した第３のゲート電極を備え、第１のゲート電極はポリシリコンで、第２のゲート電極はポリシリコンで、かつ、第３のゲート電極は金属又はポリシリコンで形成した請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項７】
前記制御ゲート部を半導体基板に設けたウェル内に形成し、該ウェルに制御ゲート電圧を印加する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項８】
前記制御ゲート部を半導体基板に設けたｎ型又はｐ型ウェル内に形成し、かつ第１のゲート絶縁膜の下にｐ型又はｎ型層を形成し、該層に制御ゲート電圧を印加する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項９】
前記制御ゲート部を他のノードから絶縁するように制御ゲート部の下に絶縁膜を設け、該絶縁膜により分離された半導体基板に制御ゲート電圧を印加する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項１０】
制御ゲート電圧を、前記制御ゲート部の基板或いはウェルに印加するコンタクトを設け、ワード線が前記コンタクトに接続され、かつ、ビット線が前記ソース領域及びドレイン領域に接続される請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項１１】
ワード線がアクティブ領域を通して接続され、かつ、ビット線が前記ソース領域及びドレイン領域に接続される請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項１２】
前記メモリＦＥＴを直列に接続することに加えて、ワード線を該前記メモリＦＥＴの直列方向とは直角に取ることによりNANDを構成する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項１３】
半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、前記メモリＦＥＴの第１のゲート絶縁膜と、前記制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられた浮遊ゲート型不揮発性メモリ装置の製造方法において、
半導体基板に、メモリＦＥＴの第１のゲート絶縁膜として、この絶縁膜を通して書き込み、又は消去を行なうトンネル絶縁膜を成長させて、その上に、第１のゲート電極を形成し、
前記制御ゲート部においては、前記トンネル絶縁膜と同材質の絶縁膜の上に、高誘電率絶縁膜を形成して、この２層の絶縁膜によって第２のゲート絶縁膜を構成し、
少なくとも第２のゲート絶縁膜の上に、第１のゲート電極と結合した第２のゲート電極を形成して、第１及び第２のゲート電極を前記浮遊ゲートとして構成し、
前記制御ゲート部の基板或いはウェルに制御ゲート電圧を印加することから成る浮遊ゲート型不揮発性メモリ装置の製造方法。
【請求項１４】
前記ソース領域及びドレイン領域が、イオンインプランテーションによって作成される請求項１３に記載の浮遊ゲート型不揮発性メモリ装置の製造方法。
【請求項１５】
第１及び第２のゲート電極のいずれか１つ或いは両方に対して、或いはそれに加えて下層の絶縁膜に対して、リプレイスメントゲートプロセスを適用してエッチングし、前記ソース領域及びドレイン領域をイオンインプランテーションによって作成した後に、前記エッチングしたゲート電極或いはそれに加えて絶縁膜を再度作製した請求項１３に記載の浮遊ゲート型不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリＦＥＴと制御ゲート部とからなる２トランジスタ構成を有し、特に、ロジックLSIチップ内にロジック回路部と混載するのに適した浮遊ゲート型不揮発性メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
１チップ内にロジック回路部とメモリを混載したロジックLSIが開発されている。このようなロジックLSIには、通常６トランジスタSRAMセルがメモリとして用いられているが、SRAMセルはセル面積が大きくなり、電源を切ると情報が失われる。一方、通常の不揮発性メモリはプロセスが複雑でロジックLSIに導入するには不適当である。【０００３】
従来、不揮発性メモリとして、スタック型浮遊ゲート構造が知られている。図３０は、特許文献１に記載の従来のスタック構造を有する不揮発性メモリ装置を示す図である。薄い酸化シリコン膜からなるゲート絶縁膜およびソース、ドレイン領域がシリコン基板上に形成され、ゲート絶縁膜の上には多結晶シリコン膜からなる浮遊ゲート電極、層間絶縁膜および多結晶シリコン膜からなる制御ゲート電極が順次積層されている。図示の不揮発性メモリ装置は、浮遊ゲート電極に電荷を蓄積したり、浮遊ゲート電極から電荷を放出したりすることによって、情報の書き込み、保持および消去が行なわれる。メモリチップで通常用いられている構造であるため、プロセス及びデバイスともよく知られている。１トランジスタ構造のため高密度である。しかし、ロジックトランジスタとは全く構造が異なるため組み込み用途としては不適当である。【０００４】
また、２トランジスタを用いて浮遊ゲートを実現するレイアウトの不揮発性メモリが知られている。図３１は、特許文献２に記載の従来の不揮発性メモリ装置を示す図であり、（Ａ）はパターンレイアウトを、（Ｂ）はＸ−Ｘ線に沿う断面図を示している。【０００５】
シリコン基板表面の素子領域にはソ―ス、ドレイン領域を含むメモリＦＥＴと、制御ゲート用拡散領域が形成されている。ソ―ス，ドレイン領域間のチャネル領域上及び制御ゲート用拡散領域の一部上にはそれぞれ極薄酸化膜ａ、ｂを介して浮遊ゲ―トが形成されている。また、ドレイン領域とビット線用拡散領域間のチャネル領域上にはゲ―ト酸化膜を介してセレクトゲ―トを形成したセレクトトランジスタが設けられている。更に、全面に堆積されたＣＶＤ酸化膜上には、ソ―ス領域とコンタクトホ―ルａを介して接続する共通電位線、及びビット線用拡散領域とコンタクトホ―ルｂを介して接続するビット線が形成されている。【０００６】
このような不揮発性メモリにおいて、消去は制御ゲート用拡散領域を高電位、ドレイン領域を０Ｖとし、浮遊ゲ―トに電荷を蓄積させることにより行なう。また、書き込みは制御ゲート用拡散領域を０Ｖ、ドレイン領域を高電位とし、浮遊ゲ―トからドレイン領域へ電荷を流出させることにより行なう。【０００７】
図示の不揮発性メモリ装置は、メモリＦＥＴと制御ゲートの両方にトンネル絶縁膜（酸化膜ａ、ｂ）のみを用いるものであるために、トンネル膜厚の導入以外のプロセス変更が不要である。しかし、メモリＦＥＴと制御ゲートの電流密度が同等で、書き込み及び消去時の干渉が起こるため、データ保持に不利な構成である。
【特許文献１】特開平１０−２２３７８３号公報
【特許文献２】特開平６−５３５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、係る問題点を解決して、ロジックLSIに組み込むのに適した構成にし、かつ、書き込み及び消去時の干渉を防ぎ、データ保持に有利な構成にした浮遊ゲート型メモリ装置を提供することを目的としている。これによって、45nm世代よりロジックLSIに導入が始まった高誘電率（High-k）ゲート絶縁膜を用いて、プロセスをほとんど変えずに不揮発性メモリセルを実現するセル構造、そのプロセスフロー、或いはそのレイアウトを提供することができる。
【課題を解決するための手段】
【０００９】
本発明の浮遊ゲート型不揮発性メモリ装置は、半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、メモリＦＥＴの第１のゲート絶縁膜と、制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられる。第１のゲート絶縁膜は、この絶縁膜を通して書き込み且つ／又は消去を行なうトンネル絶縁膜からなり、第２のゲート絶縁膜は、前記トンネル絶縁膜と同材質の絶縁膜と、高誘電率絶縁膜の２層構成からなり、制御ゲート電圧を、制御ゲート部の基板或いはウェルに印加するコンタクトを設ける。【００１０】
また、本発明の浮遊ゲート型不揮発性メモリ装置の製造方法は、半導体基板に、メモリＦＥＴの第１のゲート絶縁膜として、この絶縁膜を通して書き込み且つ／又は消去を行なうトンネル絶縁膜を成長させて、その上に、第１のゲート電極を形成し、制御ゲート部においては、前記トンネル絶縁膜と同材質の絶縁膜の上に、高誘電率絶縁膜を形成して、この２層の絶縁膜によって第２のゲート絶縁膜を構成する。少なくとも第２のゲート絶縁膜の上に、第１のゲート電極と結合した第２のゲート電極を形成して、第１及び第２のゲート電極を浮遊ゲートとして構成し、制御ゲート部の基板或いはウェルに制御ゲート電圧を印加するコンタクトを設ける。
【発明の効果】
【００１１】
本発明は、ロジックLSIのプロセスフローを保ったまま浮遊ゲート型メモリセルを実現することができる。【００１２】
また、High-k絶縁膜の導入により制御ゲート側の容量を保ったままリーク電流を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】（Ａ）は、本発明を具体化するロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第１の例を示す図であり、（Ｂ）及び（Ｃ）はそれぞれ、（Ａ）中に点線で示した部分のポリゲート方向断面図及びソースドレイン方向断面図である。
【図２】図１（Ｂ）の詳細をロジックＦＥＴと併置して例示する図である。
【図３】図１（Ｃ）の詳細を、ロジックＦＥＴと併置して例示する図である。
【図４】ゲート電極１のデポジションを説明する図である。
【図５】ゲート電極のパターニングを説明する図である。
【図６】トンネル絶縁膜のパターニングを説明する図である。
【図７】ゲート絶縁膜及びゲート電極のデポジションを説明する図である。
【図８】ゲート電極３のデポジションを説明する図である。
【図９】ゲート電極のパターニングを説明する図である。
【図１０】制御ゲート部をｎウェル内に形成した第１の方法を例示する図である。
【図１１】第１の方法に追加してｐ型層を形成する第２の方法を例示する図である。
【図１２】SOIによる第３の方法を例示する図である。
【図１３】図１とは異なるロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第２の例を示す図である。
【図１４】ロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第３の例を示す図である。
【図１５】ロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第４の例を示す図である。
【図１６】ゲート電極１のデポジションを説明する図である。
【図１７】ゲート電極１のパターニングを説明する図である。
【図１８】トンネル絶縁膜のパターニングを説明する図である。
【図１９】ゲート絶縁膜（high-k）のデポジションを説明する図である。
【図２０】ゲート電極３のデポジションを説明する図である。
【図２１】ゲート電極３ｃ及び３ａの形成を説明する図である。
【図２２】図２１とは見る方向のみを異にする同一のステップを示す図である。
【図２３】ドレイン及びソース、サイドウォールスペーサ、及びシリサイドの作成を説明する図である。
【図２４】ロジックＦＥＴのポリゲートのエッチングを説明する図である。
【図２５】ロジックＦＥＴのゲート電極の形成を示す図である。
【図２６】図２５とは、見る方向のみを異にする同一ステップを示す図である。
【図２７】ロジックＦＥＴ及び制御ゲート部のポリゲートのエッチングを説明する図である。
【図２８】ロジックＦＥＴ及び制御ゲート部のゲート電極の形成を示す図である。
【図２９】図２８とは、見る方向のみを異にする同一ステップを示す図である。
【図３０】特許文献１に記載の従来のスタック構造を有する不揮発性メモリ装置を示す図である。
【図３１】特許文献２に記載の従来の不揮発性メモリ装置を示す図である。
【発明を実施するための最良の形態】
【００１４】
以下、例示に基づき本発明を説明する。図１（Ａ）は、本発明を具体化するロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第１の例を示す図であり、（Ｂ）及び（Ｃ）はそれぞれ、（Ａ）中に点線で示した部分のポリゲート方向断面図及びソースドレイン方向断面図である。図２及び図３は、それぞれ図１（Ｂ）及び（Ｃ）の詳細を、同じプロセスフローで実現できることを示すためにロジックＦＥＴと併置して例示する図である。なお、図１（Ａ）に示すポリ（多結晶シリコン）ゲートは、図２のゲート電極３ａに相当する。【００１５】
図１（Ａ）に示すレイアウトにおいて、ビット線はメタル２で形成され、ビア、メタル１、コンタクトを通じてソースとドレインに接続される。ワード線は、メタル１によって、図中の矩形中に×印で示したコンタクト部分で、アクティブ領域に接続される。このように、図示のレイアウトは、全てのノードにメタルでアクセスする高速タイプとなる。図２及び図３に示す浮遊ゲート型メモリセルは、ロジックＦＥＴとプロセスフローを保ったまま実現することができる。詳細は、図４〜図９を参照して後述する製造方法の説明図から明らかなように、ロジックＦＥＴのゲート絶縁膜２Ｃ、ゲート電極２ｃ、ゲート電極３ｃはそれぞれ、メモリセルのゲート絶縁膜２Ａ、ゲート電極２ａ、ゲート電極３ａと同じ高さ位置に、同じプロセスで作成することができる。【００１６】
ロジックＦＥＴのゲート絶縁膜２Ｃは、高誘電率（High-k）絶縁膜により高容量及び高性能を実現する。１チップ内にロジックＦＥＴと混載されるメモリセル（浮遊ゲート型メモリセル）は、メモリＦＥＴと制御ゲート部からなる２トランジスタを用いて構成される。メモリＦＥＴのゲート絶縁膜１Ｂ（トンネル絶縁膜）は、ホットキャリアもしくはFN電流にて書き込み及び消去を行なう。制御ゲート部のゲート絶縁膜は、ゲート絶縁膜１Ａ（トンネル絶縁膜と同材質の絶縁膜）とゲート絶縁膜２Ａ（High-k絶縁膜）の２層により構成される。本発明は、不揮発性メモリを実現するのに必須のトンネル絶縁膜と、ロジックプロセスが既に持っているhigh-k絶縁膜を組み合わせることにより、容量を保ったままリーク電流を抑えること（高容量・低リーク）ができる。これにより安定した書き込み及び消去と電荷の長期保存が可能になる。High-k絶縁膜のみでも制御ゲート構造を実現することは理論上可能であるが、その方法ではせっかく導入したトンネル絶縁膜が利用できず、またhigh-k絶縁膜がロジックMOS用とメモリ用で別々の最適化が必要となってしまう。本発明の２層構造は（high-k絶縁膜を用いた）通常のロジックCMOSのプロセスから最小限のプロセス変更によって不揮発性メモリを実現することができる。【００１７】
なお、本明細書において、「トンネル絶縁膜」とは、デバイス動作の上でこの膜を通して書き込み且つ／又は消去を行なう絶縁膜を意味する用語として用いている。High-k酸化膜の部分でも、高い電圧に対してトンネル現象は当然あるが、デバイス動作的にそれが起こらないように設計される。またそうならないような積層構造を、本発明によって作ることができる。このようなトンネル絶縁膜は、通常90A程度のシリコン酸化膜（もしくはそれに窒素を若干付加したもの）で形成される。１０年間のデータ保持特性を保証するためにある程度の膜厚を確保する必要がある。逆に、保持期間が短くてよい場合は薄膜化してもよく、この膜厚に縛られる必要は無い。【００１８】
メモリＦＥＴは、NMOS或いはPMOSのいずれでも形成することができるが、キャリアの移動度や書き込み特性などから、通常の不揮発性メモリと同様にNMOSで形成することが望ましい。NMOSで形成する場合、チャネル下の基板はp型、ソースＳ及びドレインDはn+、ゲート電極１（ポリシリコン）はn+である。【００１９】
制御ゲート部上では、ゲート絶縁膜２Ａ（high-k絶縁膜）上のゲート電極２ａの電極材料を、金属或いはポリシリコンで形成することができる。ゲート電極２ａが金属の場合、ゲート電極３ａ（ポリシリコン）の不純物型は問題にならない。ここで、薄い金属ゲートをhigh-kゲート絶縁膜直上に堆積し、その上に厚いポリシリコンを堆積することは、金属ゲートの任意の仕事関数を利用できることと、ポリシリコンの加工し易さを考慮したものである。例示の構成は、このようにして、ゲート電極３ａ（ポリシリコン）をメモリＦＥＴと制御ゲートを接続するために使っている。【００２０】
ゲート電極１，ゲート電極２ａ，ゲート電極３ａは、一体に接続されて、浮遊ゲートを構成する。これによって、ロジックLSIの製造プロセスから大きくプロセスを変えずに不揮発性メモリを実現することが可能になる。具体的にはゲートを通常の浮遊ゲート型のようにポリシリコンと絶縁膜が何重にも重なった形にしないようにできる。ポリシリコンを実質一段のみにすることにより、ポリシリコンゲートのエッチングはロジックLSIのプロセスから変更する必要が無くなる。さらに、ゲート電極2aの金属はロジックＦＥＴに用いられる２種類の金属ゲート（high-k/金属ゲートシステムでは、通常NMOSとPMOSに別々の仕事関数を持った金属を使用する）の内、データ保持特性などを最適化する任意のものを選択することができる。なお、ゲート絶縁膜２Ａ及びゲート電極２ａの一部を、ゲート電極１の上に重ねることは、デバイス動作的には必要ないが、重ねる形にレイアウトした方が、デザインルール的にセルをコンパクトにまとめることが可能になる。【００２１】
次に、図２及び図３の浮遊ゲート型メモリセルの製造方法の一例を、図４〜図９を参照して説明する。図４において、半導体基板に素子分離領域により分離されたアクティブ領域を形成した後、例えばシリコン酸化膜のようなトンネル絶縁膜を成長させ、その上に、ゲート電極１（ポリシリコン）をデポジション（堆積）する。アクティブ領域は、周知のように、「シリコン基板が露出された部分」、もしくは「厚い酸化膜で形成された素子分離領域の外側」である。【００２２】
図５において、メモリＦＥＴ上に、ゲート電極１をパターニングする。【００２３】
図６において、絶縁膜をパターニングして、ロジックＦＥＴの絶縁膜を切除する。これによって、メモリセルの絶縁膜が、ロジックＦＥＴのゲート絶縁膜と別個に作製されることになる（この絶縁膜は高電圧用デバイスにも使用可）。【００２４】
図７において、ゲート絶縁膜（high-k）を、続いてその上に、ゲート電極（金属或いはポリシリコン）をデポジションする。【００２５】
図８において、ロジックＦＥＴのゲート絶縁膜（high-k）２Ｃとゲート電極２ｃ、及び制御ゲート部のゲート絶縁膜（high-k）２Ａとゲート電極２ａをエッチングした後、ゲート電極３（ポリシリコン）をデポジションする。【００２６】
図９において、ロジックＦＥＴ及びメモリセルのゲート電極をパターニングして、それぞれゲート電極３ｃ及び３ａを形成する。メモリセルにおいては、ゲート電極１，ゲート電極２ａ，ゲート電極３ａが一体に接続されて、浮遊ゲートを構成すると共に、ロジックＦＥＴにおいては、ゲート電極２ｃとゲート電極３ｃが一体に接続される。これによって、浮遊ゲートとしてポリゲート（或いは金属）を用いて、制御ゲート-浮遊ゲート-チャネルという接続で形成できる通常の浮遊ゲートの不揮発性メモリ構造を構成することができる。【００２７】
この後、インプラ（イオンインプランテーション）によって、ドレイン及びソース（図３参照）を作成する。このとき、ゲート電極３ａ、３ｃのエッジと、ドレイン及びソースのエッジが一直線になるように合わせる。また、通常の技術に従い、図２に示すように、ゲート側面はLDD（Lightly Doped Drain）作製用のサイドウォールスペーサを作成し、かつ、ゲート電極３ａの上方はシリサイドで覆う。【００２８】
図１に例示したレイアウトのメモリセルの動作条件は、NOR型である。基本的に既存の浮遊ゲート型メモリセルに準じて動作する。制御ゲート電圧は、メタル配線（図１（Ａ）におけるワード線）を通して制御ゲート部のコンタクトからアクティブ領域を介して、図１０〜図１２を参照して後述するように、基板或いはウェルに印加する。【００２９】
書き込み時には、制御ゲート部のコンタクト（制御ゲート）とドレイン電極に高電圧をかけて、ソースとドレインの間を流れる電子を高エネルギーにすると、電子は、ゲート絶縁膜１B（トンネル絶縁膜）を突き破って浮遊ゲートに飛び込む。【００３０】
データの消去は、制御ゲートに負（−）の高電圧、ソース電極に正（＋）の高電圧、ドレイン電極に０Ｖを印加して、すべての浮遊ゲートから、電子を抜き出す。通常NOR型の消去ではドレインを浮かせることが多いが、例示のレイアウトではドレインを複数のセルで共有するため０Ｖとする。【００３１】
データを読み出すときは、ドレイン電極に一定の電圧を、制御ゲートにドレイン電圧の約２倍の電圧をかけて、電流が多く流れるか否かを判別する。読み出しの電圧は、速度と信頼性との兼ね合いから任意に決定できる。例えば、ゲートには電源電圧を、ドレインには、高電圧により電子が浮遊ゲートに注入されるのを防ぐためある程度低い電圧を印加する。例示のレイアウトでは、ドレインを共有しているセルのうち、読み出す側でない方向への電流をなくすために、そのソースにドレインと同電位を与える。浮遊ゲートに電子がない状態では、ソースとドレインの間（チャネル）で多くの電子が移動し電流が流れる。一方、浮遊ゲートに電子がある状態では、チャネルを流れる電子が少なくなる。【００３２】
メモリＦＥＴをNMOSで形成した場合の制御ゲート部の形成方法について、図２と同じポリゲート方向断面図である図１０〜図１２を参照して説明する。図１０は、制御ゲート部をｎウェル内に形成した第１の方法を例示する図である。制御ゲート電圧として正電圧を与える場合はnウェル全体に正電圧を印加し、負電圧を与える場合はpソース・ドレインに負電圧を印加する。【００３３】
図１１は、上記の第１の方法に追加して、ｐ型層を形成する第２の方法を例示する図である。制御ゲート電圧として正電圧を与える場合はnウェル全体に正電圧を印加し、負電圧を与える場合はp型層に負電圧を印加する。上記の第１の方法よりもワード線の抵抗が低いが、ｐ型層を形成するための追加工程（リソグラフィとインプラ）が必要になる。【００３４】
図１２は、SOI(Silicon On Insulator)による第３の方法を例示する図である。絶縁膜としての酸化膜の上に、各ノードを形成する。制御ゲート部は他のノードから容易に絶縁でき、また、制御ゲート部の不純物型は任意に設定できる。ゲート電圧を、酸化膜で絶縁された制御ゲート部の基板に印加する。【００３５】
図１３は、図１とは異なるロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第２の例を示す図である。アクティブ領域をワード線として用いることにより面積低減を図ることができる。例えば、図１の面積、15.5×９＝139.5（任意単位：比較にのみ有効）に対して、図１３に示すレイアウトでは、面積：14×９＝126となる。【００３６】
図１４は、ロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第３の例を示す図である。第２の例と同様のアクティブワード線を用いる。メタルの縮小を仮定して、ワード線の冗長度を増加させている。面積：11×９＝99となる。【００３７】
図１５は、ロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第４の例を示す図である。アクティブ領域のポリシリコンゲートに対するオーバーラップとメタルのルールの縮小を仮定してNANDを構成する。制御ゲートCG/浮動ゲートFGはセルフアラインではない。面積は、21×４＝84となる。【００３８】
NANDのセルアレイを形成するにはメモリセル部分を直列に接続することに加えて、ワード線をセルの直列方向とは直角に取る必要がある。図１５に示すように、メモリＦＥＴは縦方向に直列に配列されている。ワード線は横方向に描かれたメタル１から長方形のアクティブにコンタクトを取ることにより形成されている。それぞれの長方形は両脇のメモリセルの制御ゲートとして機能する。またレイアウト密度の最適化のために、長方形の制御ゲート用アクティブ領域はメモリＦＥＴの脇に互い違いに配列されている。【００３９】
制御ゲートの面積は、図１、１３、１４ではアクティブとゲートの交差部にセルフアラインで定義されていたが、この図１５のNAND型ではそれができない。ゲートのフォトリソグラフィのアクティブに対する左右のミスアラインメントにより制御ゲートの面積は変わる結果、書き込み、消去、読み出しの特性がアクティブ長方形の左右どちら側を制御ゲートとして使うかによって変わってくる。（このずれは、読み出し時のセンスアンプの参照セルにも同様のミスアラインメントを起こすことにより、補正することが可能である。）
本明細書のレイアウトは基本的にラムダルールで描いている。ラムダルールとは主に1umルール世代以前に標準的なルールとして用いられていたもので、仮想的なパラメータラムダを用いて各ルールを表現する。例えば1umルールでは、ラムダ（λ）は0.5で、ゲート幅は2λ=1um、アクティブ幅は3λ=1.5umなど、各ルールはラムダの倍数で表される。これに対して現在の最先端の技術のルールはこのような標準的なものとは異なり、縮められるものは全て縮めるといった方針で策定されている。特にメモリセルアレイ内ではその傾向が強く、アレイの中でのみ満たすことが可能な特例が多く設けられている。図１５のNANDの例では、上記の２つのルールの縮小を仮定することにより、メモリセルアレイを効率よく配列している。【００４０】
次に、本発明の浮遊ゲート型不揮発性メモリ装置を、リプレイスメントゲート（Replacement gate）プロセスにより製造する例について説明する。最近、Replacement gate（従来のCMOS作成方法をgate-firstとし、それに対してgate-lastと呼ぶ場合もある）と称されているプロセスが知られている。Replacement gateの典型的なプロセスフローは、まずダミーのゲート電極（通常ポリシリコン。絶縁膜も除去する場合はダミーの絶縁膜、通常は酸化膜）を使って通常のMOSトランジスタを作製する。ソース・ドレインも形成し、コンタクト前の層間絶縁膜をデポジションする。そこをCMP（Chemical Mechanical Polishing：ナノオーダーの段差を層間絶縁膜、配線から取り除き、平坦化する周知のプロセス）でポリゲートの頭を出すように研磨し、ポリゲート（と必要であれば絶縁膜）をエッチングする。ここに任意のゲート（と絶縁膜）をデポジションし、その後のコンタクト等のプロセスを進めていく。このプロセスの利点は、ゲート電極と必要であれば絶縁膜のプロセスを、ソース・ドレインインプラ後の活性化のための高温アニールの後に実行できる点で、ゲート絶縁膜・電極が高温によって変質もしくは劣化するのを避けることができる。【００４１】
本発明の浮遊ゲート型不揮発性メモリ装置もまた、このようなReplacement gateプロセスを用いて製造することができる。このReplacement gateプロセスは、図２に示したロジックＦＥＴ、メモリＦＥＴ、制御ゲート部のいずれか１つ或いは複数に対して適用可能であり、また、この適用の際には、ゲート電極のみに、或いはそれに加えて絶縁膜に対して使用することができる。【００４２】
図１６〜図２６は、Replacement gateプロセスをロジックＦＥＴのみの製造に適用したロジックLSI組み込み用の浮遊ゲート型メモリレイアウト製造方法を示す図である。図１６〜図１８の製造プロセスにおいては、上述した図４〜図６と同じプロセスとすることができる。図１６において、半導体基板に素子分離領域に分離されたアクティブ領域を形成した後、例えばシリコン酸化膜のようなトンネル絶縁膜を成長させ、その上に、ゲート電極１（ポリシリコン）をデポジションする。図１７において、メモリＦＥＴ上に、ゲート電極１をパターニングする。図１８において、絶縁膜をパターニングして、ロジックＦＥＴの絶縁膜を切除する。【００４３】
図１９において、ゲート絶縁膜（high-k）をデポジションする。但し、図７のような、ゲート絶縁膜上のゲート電極のデポジションは行わない。【００４４】
図２０において、ロジックＦＥＴのゲート絶縁膜（high-k）２Ｃ、及び制御ゲート部のゲート絶縁膜（high-k）２Ａをエッチングした後、ゲート電極３（ポリシリコン）をデポジションする。【００４５】
図２１において、ロジックＦＥＴ及びメモリセルのゲート電極をパターニングして、それぞれゲート電極３ｃ及び３ａを形成する。メモリセルにおいては、ゲート電極１と，ゲート電極３ａが一体に接続されて、浮遊ゲートを構成する。図２２は、図２１とは見る方向のみを異にする同一のステップを示している。【００４６】
次に、図２３に示すように、インプラ（イオンインプランテーション）によって、ドレイン及びソースを作成する。このとき、ゲート電極３ａ、３ｃのエッジと、ドレイン及びソースのエッジが一直線になるように合わせる。また、ゲート側面はLDD（Lightly Doped Drain）作製用のサイドウォールスペーサを作成し、かつ、ドレイン及びソースの上面と共に、ゲート電極３ａ、３ｃの上方をシリサイドで覆う。このシリサイドは、通常のプロセスにより同時にシリサイド化され低抵抗化される。なお、ゲート電極３ａ、３ｃ上方のシリサイドは、例示の製造工程によれば作成されることになるが、必ずしも必要なものではなく、後の工程で除去されることになる。【００４７】
次に、図２４に示すように、層間絶縁膜をデポジションし、CMP処理をしてゲート電極３ａ、３ｃ上方のシリサイドを切除する。そして、ロジックＦＥＴのポリゲート（ゲート電極３ｃ）をエッチングする。【００４８】
図２５は、ロジックＦＥＴのゲート電極の形成を示す図であり、図２６は、見る方向のみを異にする同一ステップを示す図である。図示のように、メタルａを、続いてメタルｂをデポジションした後、CMP処理をする。メタルａは仕事関数を調節するための金属、メタルｂは抵抗率を下げるためのAlなどの金属である。これによって、ロジックＦＥＴのゲート電極が形成される。この場合、制御ゲート部のトンネル絶縁膜／high-k絶縁膜の上は直接ゲート電極3aとなっている点で、上述の図２に示した構成とは異なっているが、図２と同様に、浮遊ゲートとしてポリゲート（或いは金属）を用いて、制御ゲート-浮遊ゲート-チャネルという接続で形成できる通常の浮遊ゲートの不揮発性メモリ構造を構成することができる。【００４９】
図２７〜図２９は、上述したロジックＦＥＴだけでなく、制御ゲート部に対しても、Replacement gateプロセスを適用したロジックLSI組み込み用の浮遊ゲート型メモリレイアウト製造方法を示す図である。図１６〜図２３までのステップは、同一にすることができるので、その説明は省略する。図２３に示すように、ゲート側面にLDD（Lightly Doped Drain）作製用のサイドウォールスペーサを作成し、かつ、ドレイン及びソースの上面及びゲート電極３ａ、３ｃの上方をシリサイドで覆った後、図２７に示すように、層間絶縁膜をデポジションし、CMP処理をしてゲート電極３ａ、３ｃ上方のシリサイドを切除する。そして、ロジックＦＥＴだけでなく、制御ゲート部のポリゲート（ゲート電極３ｃ、３ａ）をエッチングする。【００５０】
図２８は、ロジックＦＥＴ及び制御ゲート部のゲート電極の形成を示す図であり、図２９は、見る方向のみを異にする同一ステップを示す図である。図示のように、メタルａを、続いてメタルｂをデポジションした後、CMP処理をする。これによって、ロジックＦＥＴ及び制御ゲート部のゲート電極が形成される。【００５１】
以上、本開示にて幾つかの実施の形態のみを単に一例として詳細に説明したが、本発明の新規な教示及び有利な効果から実質的に逸脱せずに、その実施の形態には多くの改変例が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【手続補正書】
【提出日】平成21年4月14日(2009.4.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１チップ内にロジックＦＥＴと混載することによりロジックＬＳＩを構成し、かつ、半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、前記メモリＦＥＴの第１のゲート絶縁膜と、前記制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられた浮遊ゲート型不揮発性メモリ装置において、
前記半導体基板の上に成長させた酸化膜、及び堆積させた高誘電率絶縁膜を有し、
前記ロジックＦＥＴは、ゲート絶縁膜として、前記高誘電率絶縁膜を用い、
第１のゲート絶縁膜は、前記酸化膜をトンネル絶縁膜として用いて、該酸化膜を通して書き込み、又は消去を行ない、
第２のゲート絶縁膜は、前記酸化膜と、該酸化膜と組み合わせた高誘電率絶縁膜の２層構成から成る浮遊ゲート型不揮発性メモリ装置。
【請求項２】
前記メモリＦＥＴの第１のゲート絶縁膜の上に形成した第１のゲート電極と、少なくとも制御ゲート部の第２のゲート絶縁膜の上に、第１のゲート電極と結合した第２のゲート電極を形成して、第１及び第２のゲート電極を前記浮遊ゲートとして構成した請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項３】
（削除）
【請求項４】
前記メモリＦＥＴは、ＮＭＯＳで形成し、チャネル下の基板はｐ型、ソースＳ及びドレインＤはｎ＋、である請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項５】
第１のゲート電極はポリシリコンで、第２のゲート電極はポリシリコンで形成した請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項６】
前記制御ゲート部の第２のゲート絶縁膜と第２のゲート電極の間に、第２のゲート電極と結合した第３のゲート電極を備え、第１のゲート電極はポリシリコンで、第２のゲート電極はポリシリコンで、かつ、第３のゲート電極は金属又はポリシリコンで形成した請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項７】
前記制御ゲート部を半導体基板に設けたウェル内に形成し、該ウェルに制御ゲート電圧を印加する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項８】
前記制御ゲート部を半導体基板に設けたｎ型又はｐ型ウェル内に形成し、かつ第２のゲート絶縁膜の下にｐ型又はｎ型層を形成し、該層に制御ゲート電圧を印加する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項９】
前記制御ゲート部を他のノードから絶縁するように制御ゲート部の下に絶縁膜を設け、該絶縁膜により分離された半導体基板に制御ゲート電圧を印加する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項１０】
制御ゲート電圧を、前記制御ゲート部の基板或いはウェルに印加するコンタクトを設け、ワード線が前記コンタクトに接続され、かつ、ビット線が前記ソース領域及びドレイン領域に接続される請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項１１】
ワード線がアクティブ領域を通して接続され、かつ、ビット線が前記ソース領域及びドレイン領域に接続される請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項１２】
前記メモリＦＥＴを直列に接続することに加えて、ワード線を該前記メモリＦＥＴの直列方向とは直角に取ることによりＮＡＮＤを構成する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
【請求項１３】
１チップ内にロジックＦＥＴと混載することによりロジックＬＳＩを構成し、かつ、半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、前記メモリＦＥＴの第１のゲート絶縁膜と、前記制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられた浮遊ゲート型不揮発性メモリ装置の製造方法において、
前記半導体基板の上に絶縁膜を成長させて、この成長させた絶縁膜によって、第１のゲート絶縁膜を構成して、この絶縁膜をトンネル絶縁膜として書き込み、又は消去を行ない、かつ、その上に、第１のゲート電極を形成し、
前記制御ゲート部においては、前記成長させた絶縁膜の上に、高誘電率絶縁膜を形成して、この２層の絶縁膜によって第２のゲート絶縁膜を構成し、
少なくとも第２のゲート絶縁膜の上に、第１のゲート電極と結合した第２のゲート電極を形成して、第１及び第２のゲート電極を前記浮遊ゲートとして構成し、
前記ロジックＦＥＴは、前記高誘電率絶縁膜、及び第２のゲート電極と同じプロセスフローで実現されたゲート絶縁膜及びゲート電極を有することから成る浮遊ゲート型不揮発性メモリ装置の製造方法。
【請求項１４】
前記ソース領域及びドレイン領域が、イオンインプランテーションによって作成される請求項１３に記載の浮遊ゲート型不揮発性メモリ装置の製造方法。
【請求項１５】
第１及び第２のゲート電極のいずれか１つ或いは両方に対して、或いはそれに加えて下層の絶縁膜に対して、リプレイスメントゲートプロセスを適用してエッチングし、前記ソース領域及びドレイン領域をイオンインプランテーションによって作成した後に、前記エッチングしたゲート電極或いはそれに加えて絶縁膜を再度作製した請求項１３に記載の浮遊ゲート型不揮発性メモリ装置の製造方法。
【国際調査報告】
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