(57)【要約】  この試験装置は、被試験メモリの各アドレスに対応してフェイル情報を記憶するためのフェイルメモリ（ＡＦＭ）と、ＡＦＭに記憶されたフェイル情報が有効かを識別する識別情報をアドレス毎に記憶するマークメモリ（ＣＭＭ）とを備える。そして、試験対象のアドレスについて、ＣＭＭから無効であることを示す識別情報を読出した場合に、試験により新たに発生したフェイル情報によりＡＦＭ内のフェイル情報を上書きする一方で、ＣＭＭから有効であることを示す識別情報を読出した場合には、ＡＦＭ内のフェイル情報を、新たに発生したそのフェイル情報により更新してＡＦＭに書き戻す。ＡＦＭのフェイル情報を上書きする場合には、そのフェイル情報を有効とする識別情報をＣＭＭに書込む。そして、ＡＦＭを初期化する場合に、初期化前においてフェイル情報を有効とする識別情報とは異なる情報を、初期化後においてフェイル情報を有効とする識別情報として設定する。
2009047841.tif 000002
【特許請求の範囲】
【請求項１】
被試験メモリを試験する試験装置であって、
前記被試験メモリが有する少なくとも１つのアドレスに対しデータを書込む書込部と、
前記書込部による書込みに応じて前記被試験メモリが出力した出力信号を、期待値信号と比較して、前記出力信号が前記期待値信号と一致するか否かを示す第１フェイル情報を出力する比較部と、
前記被試験メモリの各アドレスに対応して前記第１フェイル情報を記憶するためのフェイルメモリと、
前記被試験メモリの各アドレスについて、前記フェイルメモリに既に記憶されたフェイル情報である第２フェイル情報が有効か否かを識別する識別情報を記憶するマークメモリと、
前記比較部が出力した前記第１フェイル情報に対応するアドレスについて、前記マークメモリから無効であることを示す識別情報を読み出した場合に、当該第１フェイル情報を前記フェイルメモリに記憶し、前記比較部が出力した前記第１フェイル情報に対応するアドレスについて、前記マークメモリから有効であることを示す識別情報を読み出した場合に、前記フェイルメモリから読み出した第２フェイル情報と、前記比較部が出力する第１フェイル情報とを論理和して前記フェイルメモリに記憶するフェイル情報更新部と、
前記マークメモリに記憶されるべき、当該第２フェイル情報の有効又は無効を示すクリア指示情報を記憶するレジスタと
を備える試験装置。
【請求項２】
前記フェイル情報更新部により第２フェイル情報を記憶する場合に、前記マークメモリの対応するアドレスに当該第２フェイル情報が有効であることを示す識別情報を記憶するマークメモリ更新部と、
現在の試験が終了して次の試験を開始する前に、前記クリア指示情報を、当該第２フェイル情報が無効であることを示す前記クリア指示情報に変更する設定部と
を更に備える請求項１に記載の試験装置。
【請求項３】
前記フェイル情報更新部は、前記マークメモリから読み出した識別情報を、前記レジスタに記憶された前記クリア指示情報と比較することで、当該識別情報が有効な第２フェイル情報を示すかどうかを判断し、
前記設定部は、試験が終了して次の試験を開始する場合に、前記レジスタに記憶されていた前記クリア指示情報とは異なる情報を前記レジスタに設定する
請求項２に記載の試験装置。
【請求項４】
前記レジスタは、前記フェイルメモリに記憶された前記第２フェイル情報の有効または無効を示すために、前記マークメモリに記憶されるべき１ビットの論理値を、前記クリア指示情報として記憶し、
前記マークメモリ更新部は、前記マークメモリから読み出した論理値を、前記レジスタに記憶された論理値と比較して、当該論理値が有効な第２フェイル情報を示すかどうかを判断し、
前記設定部は、試験が終了して次の試験を開始する場合に、前記レジスタに記憶された前記論理値を反転させる
請求項３に記載の試験装置。
【請求項５】
前記被試験メモリに対応するアドレス空間を有し、それぞれのアドレスに当該アドレスに対応する前記被試験メモリのアドレスについての前記第２フェイル情報及び当該第２フェイル情報が有効かどうかを示す前記識別情報を記憶することで、前記マークメモリ及び前記フェイルメモリとして機能する共用メモリを備え、
前記フェイル情報更新部は、前記比較部が出力した前記第１フェイル情報に対応するアドレスについて、前記共用メモリから前記第２フェイル情報及び前記識別情報を読出して、読み出した当該識別情報に基づいて当該第２フェイル情報が有効か否かを判断し、
前記マークメモリ更新部は、前記フェイル情報更新部により前記フェイルメモリに前記第１フェイル情報を記憶する場合に、記憶された当該第１フェイル情報である第２フェイル情報、及び、当該当該第２フェイル情報が有効であることを示す識別情報を、当該アドレスに対応する前記共用メモリのアドレスに記憶する、
請求項２に記載の試験装置。
【請求項６】
次回の試験において、前記設定部は、前回の試験と異なるアドレス空間を試験する場合には、前記フェイルメモリが保持している第２フェイル情報をクリアする、又は前記マークメモリを無効の識別情報にセットする請求項２に記載の試験装置。
【請求項７】
複数の前記フェイルメモリと、
前記複数のフェイルメモリに対応して設けられ、それぞれが対応する前記フェイルメモリに記憶された前記第２フェイル情報が有効か否かを識別する識別情報を記憶する複数の前記マークメモリと、
前記被試験メモリを試験するための試験パターンを実行し、前記被試験メモリが出力した出力信号を期待値信号と比較すべき比較サイクルにおいて比較信号を発生するパターン発生器と、
前記比較信号に応じて、前記フェイル情報更新部および前記マークメモリ更新部が前記第１フェイル情報および識別情報を記憶する前記フェイルメモリおよび前記マークメモリを順次選択する選択部と、
を更に備え、
前記選択部は、同一の前記試験パターンを複数回実行する場合において、それぞれの前記試験パターン中の対応する比較サイクルについて同一の前記フェイルメモリおよび前記マークメモリを選択する
請求項２に記載の試験装置。
【請求項８】
被試験メモリを試験する試験方法であって、
前記被試験メモリが有する少なくとも１つのアドレスに対しデータを書込む段階と、
前記データの書込みに応じて前記被試験メモリが出力した出力信号を、期待値信号と比較して、前記出力信号が前記期待値信号と一致するか否かを示す第１フェイル情報を出力する段階と、
前記被試験メモリの各アドレスに対応して前記第１フェイル情報をフェイルメモリに記憶する段階と、
前記被試験メモリの各アドレスについて、前記フェイルメモリに既に記憶されたフェイル情報である第２フェイル情報が有効か否かを識別する識別情報をマークメモリに記憶する段階と、
前記出力した第１フェイル情報に対応するアドレスについて、前記マークメモリから無効であることを示す識別情報を読み出した場合に、当該第１フェイル情報を前記フェイルメモリに記憶し、前記出力する段階において出力した前記第１フェイル情報に対応するアドレスについて、前記マークメモリから有効であることを示す識別情報を読み出した場合に、前記フェイルメモリから読み出した第２フェイル情報と、前記出力する段階において出力される第１フェイル情報とを論理和して前記フェイルメモリに記憶する段階と
前記マークメモリに記憶されるべき、当該第２フェイル情報の有効又は無効を示すクリア指示情報をレジスタに記憶する段階と、
現在の試験が終了して次の試験を開始する前に、前記クリア指示情報を、当該第２フェイル情報が無効であることを示す前記クリア指示情報に変更する段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置及び試験方法に関する。特に本発明は、被試験メモリを試験する試験装置及び試験方法に関する。
【背景技術】
【０００２】
メモリ試験装置は、パターン発生器が発生したアドレス信号及びデータ信号を被試験メモリに印加して書き込む。そして、被試験メモリから読み出した出力信号を、パターン発生器がアドレス信号に対応して発生した期待値信号と比較して、アドレス信号が示すアドレス毎に、出力信号と期待値信号とが不一致であることを示すフェイルデータを、不良解析メモリ内のアドレスフェイルメモリ（以下、「ＡＦＭ」と呼ぶ。）に格納する。そして、ＡＦＭに格納されたフェイルデータを参照して、被試験メモリの不良救済解析をする（例えば、特許文献１を参照。）。【０００３】
図７は、従来技術によるメモリ試験と不良救済解析の関係を示す。従来技術に係るメモリ試験装置は、ＡＦＭが格納するデータを論理値０にクリアした後、被試験メモリを試験して、フェイルデータを論理値１として格納していき、被試験メモリの試験が終了すると、ＡＦＭに格納されたフェイルデータを参照して、被試験メモリの不良救済解析をする。そして、ＡＦＭが格納するデータを論理値０にクリアした後、次の被試験メモリの試験を開始する。【０００４】
また、特許文献２は、このＡＦＭのクリア処理を不要とする技術を開示する。この技術に係るメモリ試験装置は、被試験メモリの各アドレスについての試験が１回目であるか否かを示す情報をアドレス毎に保持するクリアマークメモリ（以下、「ＣＭＭ」と呼ぶ。）を備える。そして、メモリ試験装置は、このＣＭＭを参照して、各アドレスについての試験が１回目かどうかを判断する。試験が１回目であれば、フェイルデータはＡＦＭに上書き保存される。試験が２回目以降であれば、リードモディファイライト動作によりフェイルデータがＡＦＭに格納される。メモリ試験装置は、被試験メモリの試験が終了すると、ＣＭＭに格納された情報をクリアしてから、被試験メモリの次の試験を開始する。
【特許文献１】特開平１０−５５６９４号公報
【特許文献２】特開２００５−２５９２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、被試験メモリの容量の飛躍的な増加に伴い、被試験メモリと同等の容量をもつＡＦＭの容量も飛躍的に増加している。その結果、ＡＦＭのクリア処理に要する時間が必然的に長くなってしまう。また、ＣＭＭの容量はＡＦＭの容量に比例するので、ＡＦＭのクリア処理を不要とするべくＣＭＭを設けても、ＣＭＭのクリア処理に要する時間も大きくなってしまう。メモリ試験装置は、ＡＦＭまたはＣＭＭのクリア処理の間には試験を継続できず、試験のスループットを低下させることとなる。【０００６】
そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
本発明の第１の形態によると、被試験メモリを試験する試験装置であって、前記被試験メモリが有する少なくとも１つのアドレスに対しデータを書込む書込部と、前記書込部による書込みに応じて前記被試験メモリが出力した出力信号を、期待値信号と比較して、前記出力信号が前記期待値信号と一致するか否かを示す第１フェイル情報を出力する比較部と、前記被試験メモリの各アドレスに対応して前記第１フェイル情報を記憶するためのフェイルメモリと、前記被試験メモリの各アドレスについて、前記フェイルメモリに既に記憶されたフェイル情報である第２フェイル情報が有効か否かを識別する識別情報を記憶するマークメモリと、前記比較部が出力した前記第１フェイル情報に対応するアドレスについて、前記マークメモリから無効であることを示す識別情報を読み出した場合に、当該第１フェイル情報を前記フェイルメモリに記憶し、前記比較部が出力した前記第１フェイル情報に対応するアドレスについて、前記マークメモリから有効であることを示す識別情報を読み出した場合に、前記フェイルメモリから読み出した第２フェイル情報と、前記比較部が出力する第１フェイル情報とを論理和して前記フェイルメモリに記憶するフェイル情報更新部と、前記マークメモリに記憶されるべき、当該第２フェイル情報の有効又は無効を示すクリア指示情報を記憶するレジスタとを備える試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】不良解析メモリ１１０の構成の一例を示す図である。
【図３】共用メモリ２０６の構成の一例を示す図である。
【図４】データ書込部２０８の構成の一例を示す図である。
【図５】本実施形態に係る試験装置１００による不良解析フローを示す図である。
【図６】本実施形態に係る不良解析メモリ１１０の変形例を示す図である。
【図７】従来技術による不良救済解析フローを示す図である。
【符号の説明】
【０００９】
１００  試験装置
１０２  タイミング発生器
１０４  パターン発生器
１０６  波形整形器
１０８  比較部
１１０  不良解析メモリ
１１２  不良救済解析器
１１４  装置制御部
１２０  被試験メモリ
２０２  ＡＦＭアドレスフォーマッタ
２０４  ＡＦＭ制御部
２０６  共用メモリ
２０７  レジスタ
２０８  データ書込部
３１０  ＣＭＭ
３００  ＡＦＭ
４００  フェイル情報更新部
４０２  論理積回路
４０４  論理和回路
４０６  ＤＦＦ
４０８  ＭＵＸ
４１０  マークメモリ更新部
４１２  インバータ
４１４  排他的論理和回路
【発明を実施するための最良の形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１１】
図１は、本実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、比較部１０８、不良解析メモリ１１０、不良救済解析器１１２、及び装置制御部１１４を備える。【００１２】
タイミング発生器１０２は、基準クロックを発生して、パターン発生器１０４に供給する。パターン発生器１０４は、基準クロックに基づいて、被試験メモリ１２０を試験するための試験パターンを実行し、被試験メモリ１２０に供給するアドレス信号１０Ａ、データ信号、及び制御信号を発生して、波形整形器１０６に供給する。また、パターン発生器１０４は、当該アドレス信号１０Ａ、当該データ信号、及び当該制御信号に応じて被試験メモリ１２０が出力すべき期待値信号３０ＥＸを発生して、比較部１０８に供給する。波形整形器１０６は、本発明に係る書込部の一例であり、アドレス信号１０Ａ、データ信号、及び制御信号を被試験メモリ１２０の試験に適した波形に整形して、被試験メモリ１２０に印加する。これにより、被試験メモリ１２０が有する少なくとも１つのアドレスに対しデータが書込まれる。【００１３】
比較部１０８は、アドレス信号１０Ａ、データ信号、及び制御信号に応じて被試験メモリ１２０が出力した出力信号２０Ｓと、パターン発生器１０４が発生した期待値信号３０ＥＸとを比較して、出力信号２０Ｓと期待値信号３０ＥＸとが一致する場合にパスデータを発生する。一方、比較部１０８は、出力信号２０Ｓと期待値信号３０ＥＸとが一致しない場合にフェイルデータを発生し、不良解析メモリ１１０に供給する。これらのパスデータ及びフェイルデータは、本発明に係る第１フェイル情報の一例であり、これらのパスデータ及びフェイルデータを、まとめてフェイル情報４０Ｆと呼ぶ。不良解析メモリ１１０は、アドレス信号１０Ａが示すアドレスにフェイル情報４０Ｆを格納する。不良救済解析器１１２は、被試験メモリ１２０の試験終了後、不良解析メモリ１１０に格納されたフェイル情報４４Ｆを読み出して、被試験メモリ１２０の不良救済解析をする。【００１４】
装置制御部１１４は、試験の各種設定などのため、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、比較部１０８、不良解析メモリ１１０、および、不良救済解析器１１２が有する各種レジスタまたはメモリ領域に設定値を書込む。具体的には、装置制御部１１４は、予め設定された試験用のプログラムを実行する演算処理装置であり、そのプログラム中の各種命令の実行に応じて設定値書込みなどのための制御信号を出力する。この制御信号は、レジスタ読出コマンド、レジスタ書込みコマンド、または、書込みデータなどを含む。また、レジスタ読出コマンドを送信した場合において、装置制御部１１４は、読み出されたデータを受信する。また、装置制御部１１４は、本発明に係る設定部の一例であり、ある一連の試験が終了した後などに、不良解析メモリ１１０内の所定のレジスタに値を書込む。これにより、不良解析メモリ１１０が有するＡＦＭ全体を実際にクリアしなくとも、レジスタ値の書込みという極めて迅速な処理により、不良解析メモリ１１０をあたかも初期化したかのような状態にすることができる。【００１５】
図２は、不良解析メモリ１１０の構成の一例を示す図である。不良解析メモリ１１０は、共用メモリ２０６、及び、データ書込部２０８を有する。共用メモリ２０６は、後に図３を参照して詳しく説明するように、ＡＦＭ３００およびＣＭＭ３１０として機能する。そして、不良解析メモリ１１０は、このＡＦＭ３００に対する書込みを制御するための、ＡＦＭアドレスフォーマッタ２０２およびＡＦＭ制御部２０４を更に有する。ＡＦＭアドレスフォーマッタ２０２は、パターン発生器１０４が発生したアドレス信号１０Ａをフォーマットして、共用メモリ２０６のアドレスに変換し、アドレス信号１２Ａとして、データ書込部２０８を介して共用メモリ２０６に供給する。ＡＦＭ制御部２０４は、比較部１０８が発生したフェイル情報４０ＦをＡＦＭメモリに合わせてフォーマットしてフェイル情報４２Ｆとして出力する。そして、ＡＦＭ制御部２０４は、そのフェイル情報４２Ｆと共に書込み信号を発生し、データ書込部２０８を介して共用メモリ２０６に印加する。データ書込部２０８は、ＡＦＭ制御部２０４から受け取ったフェイル情報４２Ｆを、ＡＦＭアドレスフォーマッタ２０２から受け取ったアドレス信号１２Ａにより指定される共用メモリ２０６におけるアドレスに格納する。共用メモリ２０６に格納された第２のフェイル情報であるフェイル情報４２Ｆは、不良救済解析器１１２によりフェイル情報４４Ｆとして読み出され、不良救済解析に用いられる。【００１６】
また、データ書込部２０８は、共用メモリ２０６へのアクセスを制御する役割を果たす。具体的には以下の通りである。データ書込部２０８は、ＡＦＭアドレスフォーマッタ２０２から受け取ったアドレス信号１２Ａが示すアドレスについて、共用メモリ２０６が既に記憶しているフェイル情報が無効である場合に、ＡＦＭ制御部２０４から受け取ったフェイル情報４２Ｆにより共用メモリ２０６内のフェイル情報を上書きする。即ち、以前の試験の結果などの無効な情報はこの上書きにより適切に消去される。一方、データ書込部２０８は、ＡＦＭアドレスフォーマッタ２０２から受け取ったアドレス信号１２Ａが示すアドレスについて、共用メモリ２０６が既に記憶しているフェイル情報が有効な場合に、共用メモリ２０６から読み出したフェイル情報４６Ｆを、ＡＦＭ制御部２０４から受け取ったフェイル情報４２Ｆにより更新して、共用メモリ２０６に書き戻す。この結果、例えば同一アドレスについて複数回試験する場合において、共用メモリ２０６内にフェイルデータを重ね書きして蓄積してゆくことができる。また、データ書込部２０８は、装置制御部１１４から制御信号として書込コマンドを受けると、内部に備えるレジスタ２０７の値を書き換える。これにより、あたかも共用メモリ２０６内のデータをクリアしたかのような効果を得ることができる。【００１７】
図３は、共用メモリ２０６の構成の一例を示す図である。共用メモリ２０６は、ＡＦＭ３００およびＣＭＭ３１０として機能する。ＡＦＭ３００は、被試験メモリ１２０の各アドレスに対応してフェイル情報を記憶するために設けられる。このフェイル情報は、例えば、対応するアドレスにおけるデータビット毎の良否を示す論理値を配列したデータである。一例として、論理値０は対応するデータビットの試験結果が良好であることを示すパスデータであり、論理値１は対応するデータビットの試験結果が不良であることを示すフェイルデータである。同一アドレスについて複数回試験する場合において、ＡＦＭ３００に既に記憶されたフェイル情報と、新たに比較部１０８が出力するフェイル情報４０Ｆとの論理和演算を算出してＡＦＭ３００に書き戻せば、フェイルデータのみをＡＦＭ３００に蓄積してゆくことができる。【００１８】
ＣＭＭ３１０は、共用メモリ２０６の各アドレスについて、ＡＦＭ３００に既に記憶されたフェイル情報が有効か否かを識別する識別情報を記憶する。フェイル情報が有効であるとは、例えば、同一の被試験メモリ１２０に対する同一のアドレスにおける試験が既に１回以上行われて、次にそのアドレスについて行う試験は２回目以降であり、当該アドレスに対する１回目の試験時に既にフェイル情報を上書き済みであることをいう。一方、フェイル情報が無効であるとは、例えば、その同一のアドレスに対する試験がまだ１回も行われておらず、次にそのアドレスについて行う試験は１回目であり、当該アドレスに記憶されたフェイル情報はまだ正しいフェイル情報により上書きされていないことをいう。したがって、この識別情報は、例えば、フェイル情報が有効である場合に論理値１を採り、フェイル情報が無効である場合に論理値０を採る、１ビットの論理値である。この識別情報のことを、以降ＣＦＤ（Ｃｌｅａｒ  Ｆｌａｇ  Ｄａｔａ）と呼ぶ。これに代えて、ＣＦＤは、フェイル情報の有効性を識別する情報であれば、同一のアドレスについて複数回フェイル情報を更新する場合におけるその更新の回数を示す情報であってもよい。【００１９】
図４は、データ書込部２０８の共用メモリ２０６に対する書込みデータに関する部分の構成の一例を示す図である。データ書込部２０８は、レジスタ２０７と、フェイル情報更新部４００と、マークメモリ更新部４１０と、Ｄフリップフロップ（以下、ＤＦＦと呼ぶ）４０６と、マルチプレクサ（以下、ＭＵＸと呼ぶ）４０８とを有する。レジスタ２０７は、ＡＦＭ３００中のフェイル情報に対応してＣＭＭ３１０に記憶されるべき、当該フェイル情報４２Ｆの有効又は無効を示すクリア指示情報を記憶する。このクリア指示情報は、例えば１ビットの論理値である。そして、レジスタ２０７のこのクリア指示情報は、ＣＦＤの論理値０と１をＡＦＭ３００に記憶されたフェイル情報の有効と無効の関係を決める。例えば、レジスタ２０７のクリア指示情報が０の場合、ＣＦＤが０であればフェイル情報は無効、ＣＦＤが１であればフェイル情報は有効として判断され、一方、レジスタ２０７のクリア指示情報が１の場合、ＣＦＤが１であればフェイル情報は無効、ＣＦＤが０であればフェイル情報は有効と判断される。つまりＣＦＤの論理値だけではフェイル情報の有効と無効は決まらず、レジスタ２０７のクリア指示情報によってＣＦＤの論理値とフェイル情報の有効と無効の関係が決まる。【００２０】
フェイル情報更新部４００は、比較部１０８が出力したフェイル情報４０Ｆに対応するアドレスについて、共用メモリ２０６からフェイル情報およびＣＦＤを読み出す。読み出したそのフェイル情報をフェイル情報４６Ｆとし、読み出したＣＦＤをＣＦＤ−ＲＤとする。そして、フェイル情報更新部４００は、読み出したそのＣＦＤ−ＲＤとレジスタ２０７のクリア指示情報に基づいて当該フェイル情報４６Ｆが有効か否かを判断する。【００２１】
フェイル情報更新部４００は、そのアドレスについて、ＣＭＭ３１０から読み出したＣＦＤ−ＲＤが、フェイル情報４６Ｆが無効であることを示すかどうかを判断する。この判断の詳細については、レジスタ２０７の状態によって場合分けして後に説明する。そして、フェイル情報更新部４００は、フェイル情報４６Ｆが無効であることを示すＣＦＤ−ＲＤを読み出した場合に、フェイル情報４２ＦによりＡＦＭ３００内のフェイル情報を上書きする。一方で、フェイル情報更新部４００は、そのアドレスについて、ＣＭＭ３１０から有効であることを示すＣＦＤ−ＲＤを読み出した場合に、ＡＦＭ３００から読み出したフェイル情報４６Ｆを比較部１０８がＡＦＭ制御部を経由して出力したフェイル情報４２Ｆにより更新してＡＦＭ３００に書き戻す。【００２２】
ここで、レジスタ２０７が論理値０および１の何れを記憶しているかによって、あるＣＦＤ−ＲＤの値が有効なフェイル情報を示すか無効なフェイル情報を示すかが異なる。このため、以下、レジスタ２０７が論理値０を記憶する場合と、レジスタ２０７が論理値１を記憶する場合の双方について、フェイル情報更新部４００内の回路の動作を説明する。まず、具体的回路構成として、フェイル情報更新部４００は、論理積回路４０２と、論理和回路４０４と、排他的論理和回路４１４とを有する。【００２３】
（１）レジスタ２０７が論理値０を記憶する場合。
この場合、ＣＦＤが論理値０の場合には、そのＣＦＤに対応してＡＦＭ３００に記憶されているフェイル情報は無効と判断される。具体的には、排他的論理和回路４１４は、ＣＭＭ３１０における、アドレス信号１２Ａが指定するアドレスから読み出したＣＦＤ−ＲＤと、レジスタ２０７から読み出した論理値０との排他的論理和を算出する。例えば、排他的論理和回路４１４は、ＣＦＤ−ＲＤが論理値１であれば論理値１を、ＣＦＤ−ＲＤが論理値０であれば論理値０を、それぞれ出力する。【００２４】
論理積回路４０２は、排他的論理和回路４１４が出力したその論理値と、共用メモリ２０６から読み出したフェイル情報４６Ｆの各ビットとの論理積を算出して出力する。例えば、論理積回路４０２は、ＣＦＤ−ＲＤの論理値が１であると排他的論理和回路４１４の出力が論理値１となるので、フェイル情報４６Ｆを出力し、一方、ＣＦＤ−ＲＤの論理値が０であると排他的論理和回路４１４の出力が論理値０となるので、論理値０を配列したビット列を出力する。【００２５】
そして、論理和回路４０４は、フェイル情報４２Ｆと、論理積回路４０２が出力するビット列との間で各ビットの論理和を算出して、ＤＦＦ４０６に対し出力する。例えば、論理和回路４０４は、ＣＦＤ−ＲＤが論理値１であれば、フェイル情報４２Ｆおよびフェイル情報４６Ｆのビット毎の論理和をＤＦＦ４０６に対し出力し、一方、ＣＦＤ−ＲＤが論理値０であれば、フェイル情報４２ＦだけをＤＦＦ４０６に対し出力する。この結果、フェイル情報更新部４００は、ＣＦＤ−ＲＤが論理値０の場合にはフェイル情報４２Ｆだけを出力して共用メモリ２０６中の対応するフェイル情報４６Ｆを初期化し、ＣＦＤ−ＲＤが論理値１の場合にはフェイル情報４２Ｆおよび４６Ｆの論理和を出力してフェイル情報４２Ｆにより共用メモリ２０６中の対応するフェイル情報４６Ｆを更新することができる。【００２６】
（２）レジスタ２０７が論理値１を記憶する場合。
この場合、ＣＦＤが論理値１の場合には、そのＣＦＤに対応してＡＦＭ３００に記憶されているフェイル情報は無効と判断される。具体的には、排他的論理和回路４１４は、ＣＭＭ３１０における、アドレス信号１２Ａが指定するアドレスから読み出した識別情報（ＣＦＤ−ＲＤ）と、レジスタ２０７から読み出した論理値０との排他的論理和を算出する。例えば、排他的論理和回路４１４は、ＣＦＤ−ＲＤが論理値１であれば論理値０を、ＣＦＤ−ＲＤが論理値０であれば論理値１を、それぞれ出力する。【００２７】
論理積回路４０２は、排他的論理和回路４１４が出力したその論理値と、共用メモリ２０６から読み出したフェイル情報４６Ｆの各ビットとの論理積を算出して出力する。例えば、論理積回路４０２は、ＣＦＤ−ＲＤの論理値が０であると排他的論理和回路４１４の出力が論理値１となるので、フェイル情報４６Ｆをそのまま出力し、一方、ＣＦＤ−ＲＤの論理値が１であると排他的論理和回路４１４の出力が論理値０となるので、論理値０を配列したビット列を出力する。【００２８】
そして、論理和回路４０４は、フェイル情報４２Ｆと、論理積回路４０２が出力するビット列との間で各ビットの論理和を算出して、ＤＦＦ４０６に対し出力する。例えば、論理和回路４０４は、ＣＦＤ−ＲＤが論理値１であれば、フェイル情報４２Ｆおよびフェイル情報４６Ｆのビット毎の論理和をＤＦＦ４０６に対し出力し、一方、ＣＦＤ−ＲＤが論理値０であれば、フェイル情報４２ＦだけをＤＦＦ４０６に対し出力する。この結果、フェイル情報更新部４００は、ＣＦＤ−ＲＤが論理値１の場合にはフェイル情報４２Ｆだけを出力して共用メモリ２０６中の対応するフェイル情報４６Ｆを初期化し、ＣＦＤ−ＲＤが論理値０の場合にはフェイル情報４２Ｆおよびフェイル情報４６Ｆの論理和を出力してフェイル情報４２Ｆにより共用メモリ２０６中の対応するフェイル情報４６Ｆを更新することができる。【００２９】
次に、マークメモリ更新部４１０について説明する。マークメモリ更新部４１０は、フェイル情報更新部４００によりフェイル情報を上書きするかどうかに関わらず、フェイル情報更新部４００がフェイル情報をＡＦＭ３００に書込む場合には、そのフェイル情報が有効であることを示すＣＦＤをＣＭＭ３１０に書込む。具体的回路構成として、マークメモリ更新部４１０は、インバータ４１２を有する。インバータ４１２は、レジスタ２０７出力の論理値を反転して、フェイル情報が有効であることを示す書込むＣＦＤ（ＣＦＤ−ＷＴ）を生成しＤＦＦ４０６に提供する。これに代えて、マークメモリ更新部４１０は、フェイル情報更新部４００によりフェイル情報をＡＦＭ３００に書込む場合に、ＣＭＭ３１０の対応するアドレスに当該フェイル情報が有効であることを示すＣＦＤを書込み、フェイル情報更新部４００によりフェイル情報が更新されてＡＦＭ３００に書込む場合には、ＣＭＭ３１０の対応するアドレスに当該フェイル情報が有効であることを示すＣＦＤを書込まなくてよい。【００３０】
ＤＦＦ４０６は、共用メモリ２０６がリード動作からライト動作に切り替わる間、論理和回路４０４およびインバータ４１２が出力したデータをラッチし、共用メモリ２０６に供給する。ＭＵＸ４０８は、共用メモリ２０６へのフェイル情報の格納動作時とその他の動作時とで共用メモリ２０６への書込みデータを切り替える。具体的には、ＭＵＸ４０８は、共用メモリ２０６へのフェイルデータの格納動作時には、ＤＦＦ４０６から供給されたデータを選択して共用メモリ２０６に供給する。また、ＭＵＸ４０８は、共用メモリ２０６が正常か否かを確認する場合には、例えば装置制御部１１４からのＷＴＤを選択して共用メモリ２０６に供給する。そして、共用メモリ２０６は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号１２Ａが示すアドレスに、ＭＵＸ４０８から供給されたデータを格納する。【００３１】
また、レジスタ２０７に記憶された論理値は、試験が終了して次の試験を開始する場合に変更される。試験が終了して次の試験を開始する場合とは、例えば、既にある試験が終了してＡＦＭ３００内にその試験結果が記憶されているが、この試験結果を捨てて次の試験を開始する場合である。また、試験装置の電源をＯＮしてから試験を開始する場合、または、何らかの事情により試験をやり直す場合に、レジスタ２０７に記憶した論理値が変更されてもよい。【００３２】
具体的な動作として、レジスタ２０７は、装置制御部１１４から受けた書込コマンドに応じて、格納している論理値を変更する。一例として、レジスタ２０７は、格納している論理値を論理反転させてもよい。この結果、フェイル情報更新部４００の動作は、上記（１）の場合から上記（２）の場合に変更され、または、上記（２）の場合から上記（１）の場合に変更される。従って、フェイル情報更新部４００は、試験の終了前においてはフェイル情報が有効であることを識別していた論理値を、当該試験の終了後においてはフェイル情報が無効であることを識別する論理値とみなす。この結果、フェイル情報更新部４００は、試験の終了後においては、当該試験の終了前にＡＦＭ３００に記憶した有効なフェイル情報を無効と判断する。これにより、ＡＦＭ３００の内容を実際には変更しなくても、ＡＦＭ３００を実質的にクリアしたかのような効果を得ることができる。【００３３】
なお、レジスタ２０７の更新は論理値の反転に限定されない。例えば、レジスタ２０７が１ビットの論理値ではない所定のクリア指示情報を記憶している場合において、装置制御部１１４は、試験の終了前においてレジスタ２０７に記憶されていたクリア指示情報とは異なる情報を、試験の終了後においてレジスタ２０７に格納してよい。このように、装置制御部１１４が、ＡＦＭ３００に記憶されたフェイル情報が有効であることを試験の終了前において示す識別情報を、当該フェイル情報が無効であることを示す識別情報に変更する設定をできれば、その具体的な処理内容は問わない。【００３４】
以上に示す回路構成は一例であり、以下のような様々なバリエーションが可能であることを、当業者であれば理解するであろう。第１に、レジスタ２０７が記憶するクリア指示情報は上記の例と異なっていてもよい。具体的には、レジスタ２０７は、ＡＦＭ３００に記憶されたフェイル情報が有効である場合にＣＭＭ３１０の対応するアドレスに記憶される識別情報をクリア指示情報として記憶してもよい。この場合には、排他的論理和回路４１４は、入力した各論理値の排他的論理和の否定を出力する。即ちこの場合、フェイル情報更新部４００は、ＣＭＭ３１０から読み出したＣＦＤ−ＲＤを、フェイル情報が有効であることを示すクリア指示情報と比較することで、ＡＦＭ３００から読み出したフェイル情報４６Ｆが有効か否かを判断する。このように、レジスタ２０７が記憶するクリア指示情報は、フェイル情報が無効である場合にＣＭＭ３１０の対応するアドレスに記憶される情報、および、フェイル情報が有効である場合にＣＭＭ３１０の対応するアドレスに記憶される情報、の少なくとも一方、であれば、その何れか一方には限定されない。【００３５】
図５は、本実施形態に係る試験装置１００によるメモリの試験と不良救済解析の関係を示す図である。試験装置１００は、ＡＦＭ３００が格納するデータを論理値０にクリアした後、被試験メモリ１２０を試験し、リードモディファイライト動作によりフェイルデータを論理値１として格納していく。被試験メモリの試験が終了すると、試験装置１００は、ＡＦＭ３００に格納されたフェイルデータを参照して、被試験メモリの不良救済解析をする。そして、試験装置１００は、レジスタ２０７に記憶されている論理値を反転させた後、被試験メモリの次の試験を開始する。このように、本実施形態においては試験と試験との間の待ち時間が極めて短いので、試験全体のスループットを向上させることができる。【００３６】
なお、図５に示す試験装置１００の起動時、において、装置制御部１１４は、レジスタ２０７の論理値を反転させるのみではなく、ＡＦＭ３００内のフェイル情報をクリアする。このほかに、前回の試験と品種が異なる被試験メモリを試験する場合、または、試験対象とするアドレスのシーケンスが変更される場合には、装置制御部１１４は、ＡＦＭ３００が保持しているフェイル情報およびＣＭＭ３１０が保持しているＣＦＤをクリアしてもよい。これにより、次の試験前に前の試験結果を適切に消去できる。【００３７】
続いて、本実施形態の変形例として、不良解析メモリ１１０が有する複数の共用メモリ２０６を持つ構成として、これらに対してインターリーブ動作によって分散してフェイル情報４０Ｆを格納する構成の例を説明する。これは共用メモリとして使用するメモリ素子の動作が遅く、被試験メモリの試験の動作が速い場合に用いられる手法で、不良解析メモリ１１０に複数の共用メモリ（これらを共用メモリ２０６−１〜Ｎとする）を設けて、これらを順番に動作させるインターリーブ動作をさせることで実質的に共用メモリの動作を高速化したのと同じ効果を得ることができる。【００３８】
インターリーブ動作において、あるフェイル情報４０Ｆが共用メモリ１〜Ｎのうち何れかに格納されるかは、被試験メモリに対して実行される試験パターンの何パターン目にフェイル情報４０Ｆが出力されるかに依存する。被試験メモリがＤＲＡＭの場合においては、試験中に試験とは非同期的なリフレッシュ動作をＤＲＡＭに行う必要が生じる。これにより試験パターンの何パターン目にフェイル情報４０Ｆが出力されるかの関係が試験毎に同一ではなくなるので、フェイル情報４０Ｆを格納するための共用メモリ２０６−１〜Ｎを、単に基準クロックなどに従って切り替えたのでは、同一の試験であっても対応するフェイル情報が格納される共用メモリ２０６−１〜Ｎのアドレスが試験毎に異なる可能性がある。【００３９】
これに対し、以下の図６に示す変形例では、リフレッシュ動作などの非同期的なアクセスを除外して試験の比較サイクルのみに対応して共用メモリ２０６−１〜Ｎへフェイル情報４０Ｆを書込むことで、これを解決する。以下、具体的に説明する。【００４０】
図６は、本実施形態に係る不良解析メモリ１１０の変形例を示す図である。本変形例における不良解析メモリ１１０は、図２の例と同様に、ＡＦＭアドレスフォーマッタ２０２およびＡＦＭ制御部２０４を有する。一方、図２の例とは異なり、本変形例に係る不良解析メモリ１１０は、フェイル情報４０Ｆを格納する処理を高速化する目的で、複数の共用メモリ２０６（例えば共用メモリ２０６−１〜Ｎ）を有する。それに対応して、本変形例に係る不良解析メモリ１１０は、複数のデータ書込部２０８（例えばデータ書込部２０８−１〜Ｎ）を有する。【００４１】
共用メモリ２０６−１〜Ｎのそれぞれは、図３に示した構成と略同一の構成を採る。即ち例えば、共用メモリ２０６−１〜Ｎのそれぞれが、ＡＦＭ３００、および、そのＡＦＭ３００に対応するＣＭＭ３１０と同様の構成をとり、かつ、Ｎ倍に多重化されている。そして、それぞれのＡＦＭ３００は、フェイル情報をインターリーブにより分散して記憶する。また、それぞれのＣＭＭ３１０は、対応するＡＦＭ３００に記憶されたフェイル情報が有効か否かを識別するＣＦＤを、インターリーブにより分散して記憶する。以下の説明においては、説明の簡潔化のため、「ＡＦＭ３００およびそれに対応するＣＭＭ３１０」を単に「共用メモリ２０６」とも呼ぶが、これらは相互に略同一の意味で使用される。また、前提として共用メモリ２０６−１〜Ｎのそれぞれは、試験装置１００の起動時または被試験メモリ１２０の品種の交換時に、全てのビットが例えば論理値０となるように初期化されている。【００４２】
ＡＦＭアドレスフォーマッタ２０２およびＡＦＭ制御部２０４の基本的機能は図２の例と同様である。即ち、ＡＦＭアドレスフォーマッタ２０２は、パターン発生器１０４が発生したアドレス信号１０Ａをフォーマットして、データ書込部２０８−１〜Ｎのそれぞれを介して共用メモリ２０６−１〜Ｎのそれぞれに供給する。また、ＡＦＭ制御部２０４はフェイル情報４０ＦをＡＦＭメモリに合わせてフォーマットしてフェイル情報４２Ｆとし、データ書込部２０８を介して共用メモリ２０６に印加する。【００４３】
また、本変形例に係るＡＦＭ制御部２０４は、本発明に係る選択部の一例として機能し、共用メモリ２０６−１〜Ｎのインターリーブ動作を制御する役割を果たす。具体的には以下の通りである。まず、本変形例におけるパターン発生器１０４は、出力信号２０Ｓを期待値信号３０ＥＸと比較するべき比較サイクル（即ち、被試験メモリ１２０から読み出したデータの期待値チェックを行うサイクル）において、比較信号５０Ｃを不良解析メモリ１１０に対し出力する。一方で、被試験メモリ１２０がＤＲＡＭである場合などにおけるリフレッシュ動作やアイドルサイクルの時など、比較サイクル以外の場合には、パターン発生器１０４は比較信号５０Ｃを出力しない。この比較信号５０Ｃは、比較サイクルに対応して比較部１０８を動作させる目的で、既存の試験装置１００において、パターン発生器１０４から比較部１０８に対し供給される信号であってよい。即ち本変形例における試験装置１００は、この比較信号５０Ｃを比較部１０８のみならず不良解析メモリ１１０に対しても供給させる。【００４４】
そして、ＡＦＭ制御部２０４は、パターン発生器１０４から比較信号５０Ｃを受け取ったことに応じて、フェイル情報４０Ｆをフォーマットしたフェイル情報４２Ｆを、１つめの共用メモリ２０６（例えば共用メモリ２０６−１）に対し出力する。次に、ＡＦＭ制御部２０４は、次の比較信号を受け取ったことに応じて、次のフェイル情報４２Ｆを書込むべき共用メモリ２０６（例えば共用メモリ２０６−２）を選択する。そして、ＡＦＭ制御部２０４は、選択した共用メモリ２０６−２に対し次のフェイル情報４２Ｆを出力する。以上の処理を、ＡＦＭ制御部２０４は、比較信号を受け取る毎に繰り返す。このように、ＡＦＭ制御部２０４は、例えば、共用メモリ２０６−１、共用メモリ２０６−２、…、共用メモリ２０６−Ｎ、というように、フェイル情報４２ＦおよびＣＦＤを書き込む共用メモリを予め定められた順序で順次選択してゆき、そしてその結果、それぞれのフェイル情報４２Ｆは、何れか１つの共用メモリ２０６に格納されてゆく。【００４５】
そして、例えばある被試験メモリ１２０の試験が完了して、不良解析を行う場合には、ＡＦＭ制御部２０４は、共用メモリ２０６−１〜Ｎのそれぞれから、フェイル情報を読み出す。但し、この時点においてどの共用メモリ２０６にどのアドレスのフェイル情報が格納されているかは分からない。従って、ＡＦＭ制御部２０４は、各アドレスについて全ての共用メモリ２０６からフェイル情報を読み出して、読み出したフェイル情報の論理和をアドレス毎に算出する。例えば論理値１がフェイルであれば、この論理和演算により、フェイルを適切に示すフェイル情報を正しく取り出すことができる。そして、ＡＦＭ制御部２０４は、アドレス毎の論理和演算により算出したこのフェイル情報を、フェイル情報４４Ｆとして不良救済解析器１１２に対し出力する。【００４６】
そして、例えば前回の試験パターンが完了して、かつフェイル情報の出力も完了し、次に同じ品種の被試験メモリ１２０を試験するために、装置制御部１１４は、それぞれのデータ書込部２０８に備えられたレジスタ２０７の論理値を反転する。また、ＡＦＭ制御部２０４は、次にフェイル情報４２Ｆを書込むべき共用メモリ２０６を、１つ目の共用メモリ２０６−１に初期化する。そして、ＡＦＭ制御部２０４は、初期化前における上記予め定められた順序と同一の順序で、フェイル情報等を書込むべき共用メモリを順次選択してゆく。その結果、ＡＦＭ制御部２０４は、初期化前および初期化後のそれぞれの試験パターン中の対応する比較サイクルについては、同一の共用メモリ２０６を選択することとなる。これにより、本変形例に係る試験装置１００は、各フェイル情報および各ＣＦＤが書込まれる共用メモリ２０６を、試験パターンの繰り返しによらず一定とすることができる。【００４７】
以上、この変形例のように、試験装置１００は、フェイル情報４０Ｆをインターリーブ動作によって共用メモリ２０６−１〜Ｎのそれぞれに分散して記憶させる場合であっても、比較サイクルのみに対応して共用メモリ２０６−１〜Ｎに書込みを行う。これにより、被試験メモリ１２０の品種が同一であって同一の試験パターンを複数回行う場合であれば、リフレッシュ動作などの非同期的な動作によらず、各フェイル情報が格納される共用メモリ２０６を一定とすることができる。この結果、この変形例においても、各ＡＦＭ３００が有するレジスタ２０７に記憶した論理値を反転させることで各ＡＦＭ３００をクリアしたのと同等の効果を得ることができる。【００４８】
また、この変形例はインターリーブ動作時の適切な動作を実現する他に、下記の派生的な効果を有する。近年の不良解析メモリ１１０において、比較部１０８が出力するフェイル情報内にフェイルを示す論理値１が全く無いパスデータの場合には、不良解析メモリ１１０が動作しないように設計するものが増えてきた。この場合、被試験メモリごとにフェイルの発生状況が異なるので、不良解析メモリ１１０に格納されるフェイル情報の数が被試験メモリごとに異なってしまう。これに対し、ＡＦＭ制御部２０４がフェイルの発生に関わらず、比較信号に対応して選択する共用メモリ２０６にアクセスすれば、各フェイル情報が格納される共用メモリ２０６をフェイル発生の有無に関わらず一定とすることができる。【００４９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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