(57)【要約】  クロック信号増幅回路は、インバータ（１１）と、インバータの入力に接続されたカップリング容量（１３）と、電源電位とグランド電位との間で直列接続され、当該接続点がインバータの入力に接続された二つの抵抗（１５）と、インバータの入出力間に設けられた帰還抵抗（１２）と、インバータへの電源電位の供給経路、インバータへのグランド電位の供給経路、及び帰還抵抗を介したインバータの帰還経路のうちのいずれか二箇所に設けられ、制御信号に従って互いに同じ開閉動作をする二つのスイッチ（１４）とを備えている。
2009147770.tif 000002
【特許請求の範囲】
【請求項１】
入力されたクロック信号を増幅する回路であって、
インバータと、
前記インバータの入力に接続されたカップリング容量と、
電源電位とグランド電位との間で直列接続され、当該接続点が前記インバータの入力に接続された二つの抵抗と、
前記インバータの入出力間に設けられた帰還抵抗と、
前記インバータへの前記電源電位の供給経路、前記インバータへの前記グランド電位の供給経路、及び前記帰還抵抗を介した前記インバータの帰還経路のうちのいずれか二箇所に設けられ、制御信号に従って互いに同じ開閉動作をする二つのスイッチとを備えている
ことを特徴とするクロック信号増幅回路。
【請求項２】
入力されたクロック信号を増幅する回路であって、
第１及び第２の入力の論理和の反転又は論理積の反転を出力する論理回路と、
前記論理回路の前記第１の入力に接続されたカップリング容量と、
電源電位とグランド電位との間で直列接続され、当該接続点が前記論理回路の前記第１の入力に接続された二つの抵抗と、
前記論理回路の出力と前記論理回路の前記第１の入力との間に設けられた帰還抵抗と、
前記帰還抵抗を介した前記論理回路の前記第１の入力への帰還経路に設けられ、前記論理回路の前記第２の入力を制御信号として開閉動作をするスイッチとを備えている
ことを特徴とするクロック信号増幅回路。
【請求項３】
請求項１及び２のいずれか一つのクロック信号増幅回路において、
前記帰還抵抗に並列接続され、前記スイッチがオンしてから所定の時定数で抵抗値が上昇する抵抗回路を備えている
ことを特徴とするクロック信号増幅回路。
【請求項４】
請求項３のクロック信号増幅回路において、
前記抵抗回路は、
前記制御信号を積分出力する積分回路と、
前記帰還抵抗に並列接続され、ゲートに前記積分回路の出力が印加されるトランジスタとを備えている
ことを特徴とするクロック信号増幅回路。
【請求項５】
請求項１及び２のいずれか一つのクロック信号増幅回路において、
前記二つの抵抗は、ゲートとソースとが接続された互いに逆極性のトランジスタである
ことを特徴とするクロック信号増幅回路。
【請求項６】
請求項１及び２のいずれか一つのクロック信号増幅回路において、
前記二つの抵抗は、ゲートとドレインとが接続された互いに逆極性のトランジスタである
ことを特徴とするクロック信号増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された小振幅のクロック信号を、デジタル回路で使用可能な電圧にまで増幅するクロック信号増幅回路に関する。
【背景技術】
【０００２】
半導体集積回路において、演算処理を行うデジタル回路にはクロック信号が必要である。一般的に、クロック信号は、半導体集積回路の外部の水晶発振器やクロック生成ＩＣで生成され、半導体集積回路に入力されることが多い。このとき、半導体集積回路に入力されたクロック信号の振幅が半導体集積回路の電源振幅と同じであれば、入力されたクロック信号はそのまま使用できる。しかし、半導体集積回路に入力されたクロック信号の振幅が半導体集積回路の電源振幅よりも小さいと、クロック信号は半導体集積回路内に取り込まれずに消失してしまう可能性がある。そのため、小振幅のクロック信号を半導体集積回路の電源振幅まで増幅するためのクロック信号増幅回路が必要となる。【０００３】
典型的なクロック信号増幅回路は、インバータと、インバータの入力側に接続されたカップリング容量と、インバータの入出力間に接続された帰還抵抗とで構成される。カップリング容量は、入力されたクロック信号のＤＣ成分を除去してそのＡＣ成分のみを後段のインバータに伝播させる。帰還抵抗は、インバータの出力信号の平均ＤＣ電圧をインバータの入力に帰還する。インバータには、カップリング容量から伝播したクロック信号のＡＣ成分と、帰還抵抗によって与えられたインバータ出力の平均ＤＣ電圧とによって決定された信号が入力される。これにより、入力された小振幅のクロック信号を増幅することができる。【０００４】
しかし、典型的なクロック信号増幅回路には、立ち上がり時間が長い、すなわち、起動してから増幅されたクロック信号を出力するまでに比較的長い時間を要するといった問題がある。そこで、典型的なクロック信号増幅回路に、カウンタ回路、オペアンプ、オペアンプ制御回路、リファレンス電圧源を追加しているものがある。このクロック信号増幅回路は、動作開始後に、カウンタ回路が刻む一定期間中にオペアンプからのＤＣ電圧をインバータに強制的に入力することで高速起動を可能としている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１４７４１号公報（第１図及び第８図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の従来技術によると、クロック信号増幅回路の高速起動を実現できる反面、多数の回路を追加することによる開発コストの増加や製造コストの増加を招いてしまう。さらに、クロック信号が入力されていないときや増幅したクロック信号の出力が不要のときには、インバータの入力が中間電位となることによってインバータに貫通電流が流れ、無駄な電力を消費してしまう。これら問題に鑑み、本発明は、クロック信号増幅回路について、回路規模をあまり増大させることなく、起動を高速化するとともに停止時の消費電力を低減することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は下記のような手段を講じた。すなわち、入力されたクロック信号を増幅するクロック信号増幅回路として、インバータと、インバータの入力に接続されたカップリング容量と、電源電位とグランド電位との間で直列接続され、当該接続点がインバータの入力に接続された二つの抵抗と、インバータの入出力間に設けられた帰還抵抗と、インバータへの電源電位の供給経路、インバータへのグランド電位の供給経路、及び帰還抵抗を介したインバータの帰還経路のうちのいずれか二箇所に設けられ、制御信号に従って互いに同じ開閉動作をする二つのスイッチとを備えているものとする。【０００７】
これによると、二つのスイッチがオフしているとき、インバータに貫通電流が流れないためインバータが停止するとともに、インバータの帰還経路がハイインピーダンスとなるためインバータの入力は二つの抵抗の接続点から供給される中間電位で充電される。その後、二つのスイッチがオンすると、インバータは動作を開始するが、このとき、インバータの入力はすでに論理閾値電位近傍となっている。したがって、インバータは、カップリング容量を介して入力されるわずかなＡＣレベル変動に応じてすぐさま大振幅のクロック信号を出力することができる。【０００８】
また、入力されたクロック信号を増幅するクロック信号増幅回路として、第１及び第２の入力の論理和の反転又は論理積の反転を出力する論理回路と、論理回路の第１の入力に接続されたカップリング容量と、電源電位とグランド電位との間で直列接続され、当該接続点が論理回路の第１の入力に接続された二つの抵抗と、論理回路の出力と論理回路の第１の入力との間に設けられた帰還抵抗と、帰還抵抗を介した論理回路の第１の入力への帰還経路に設けられ、論理回路の前記第２の入力を制御信号として開閉動作をするスイッチとを備えているものとする。【０００９】
これによると、スイッチがオフしているとき、論理回路に貫通電流が流れないため論理回路が停止するとともに、論理回路の第１の入力への帰還経路がハイインピーダンスとなるため第１の入力は二つの抵抗の接続点から供給される中間電位で充電される。その後、スイッチがオンすると、論理回路は動作を開始するが、このとき、論理回路の第１の入力はすでに論理閾値電位近傍となっている。したがって、論理回路は、カップリング容量を介して入力されるわずかなＡＣレベル変動に応じてすぐさま大振幅のクロック信号を出力することができる。【００１０】
さらに、クロック信号増幅回路には、帰還抵抗に並列接続され、スイッチがオンしてしてから所定の時定数で抵抗値が上昇する抵抗回路が備わっていることが好ましい。具体的には、抵抗回路は、制御信号を積分出力する積分回路と、帰還抵抗に並列接続され、ゲートに積分回路の出力が印加されるトランジスタとを備えている。【００１１】
これによると、スイッチがオンした直後はインバータあるいは論理回路の第１の入力への帰還経路のインピーダンスが通常よりも低くなっているため、インバータあるいは論理回路の出力から入力へのＤＣ電圧伝播能力が高い状態にある。したがって、インバータあるいは論理回路は、カップリング容量を介して入力されるわずかなＡＣレベル変動に応じてより早く大振幅のクロック信号を出力することができる。【００１２】
好ましくは、二つの抵抗は、ゲートとソースとが接続された互いに逆極性のトランジスタ、あるいは、ゲートとドレインとが接続された互いに逆極性のトランジスタで構成するものとする。【００１３】
これによると、ＣＭＯＳプロセスにおける製造ばらつきによってインバータあるいは論理回路の論理閾値電位が理想値からずれても、二つの抵抗の接続点の電位も同様にずれる。したがって、インバータの入力あるいは論理回路の第１の入力を実際の論理閾値電位で充電することができるため、クロック信号増幅回路の起動をより高速化することができる。
【発明の効果】
【００１４】
本発明によると、小振幅のクロック信号を増幅するクロック信号増幅回路について、停止時の消費電力を低減するとともに起動を高速化することができる。また、回路構成が比較的簡単であるため、開発コストや製造コストを抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施形態に係るクロック信号増幅回路の構成図である。
【図２】図２は、図１のクロック信号増幅回路の具体的な回路構成図である。
【図３】図３は、第１の実施形態に係るクロック信号増幅回路の動作波形図である。
【図４】図４は、第１の実施形態の変形例に係るクロック信号増幅回路の構成図である。
【図５】図５は、第１の実施形態の変形例に係るクロック信号増幅回路の構成図である。
【図６】図６は、第２の実施形態に係るクロック信号増幅回路の構成図である。
【図７】図７は、図６のクロック信号増幅回路の具体的な回路構成図である。
【図８】図８は、第２の実施形態の変形例に係るクロック信号増幅回路の構成図である。
【図９】図９は、第３の実施形態に係るクロック信号増幅回路の構成図である。
【符号の説明】
【００１６】
１１    インバータ
１２    帰還抵抗
１３    カップリング容量
１４    スイッチ
１５    抵抗
１６    ＮＡＮＤ素子（論理回路）
１６’  ＮＯＲ素子（論理回路）
１７    抵抗回路
１７１  積分器
１７２  トランジスタ
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。【００１８】
（第１の実施形態）
図１は、第１の実施形態に係るクロック信号増幅回路の構成を示す。本実施形態に係るクロック信号増幅回路において、インバータ１１の入出力間には帰還抵抗１２が接続されている。インバータ１１は、カップリング容量１３を介して入力される小振幅のクロック信号ＦｉｎのＡＣ成分を増幅して、クロック信号Ｆｏｕｔを出力する。【００１９】
インバータ１１への電源電位の供給経路及びグランド電位の供給経路のそれぞれにはスイッチ１４が設けられている。これらスイッチ１４は、制御信号ＣＴＬに従って互いに同じ開閉動作をする。例えば、これらスイッチ１４は、制御信号ＣＴＬがＨレベルのとき、導通状態となり、制御信号ＣＴＬがＬレベルのとき、非導通状態となる。【００２０】
制御信号ＣＴＬは、クロック信号増幅回路を含むシステム全体のハードウェアリセット信号と兼用することができる。すなわち、システム全体にリセットがかかっているときにはクロック振幅増幅回路を停止させ、リセット解除後はクロック信号増幅回路を動作させるといった制御が可能である。【００２１】
さらに、インバータ１１の入力には、電源電位とグランド電位との間で直列接続された二つの抵抗１５の接続点が接続されている。後述するように、これら抵抗１５は、インバータ１１の入力に電源電位とグランド電位との中間の電位を与えるものであるため、いずれも数ＭΩの高抵抗であることが好ましい。【００２２】
図２は、図１のクロック信号増幅回路の具体的な回路構成を示す。なお、図中の符号は省略している。図２に示したように、二つの抵抗１５は、それぞれ、ゲートとソースとが接続されたＰ型トランジスタ及びＮ型トランジスタで構成することができる。このような接続形態のトランジスタではドレイン−ソース間にリーク電流が流れる。したがって、リーク電流によってインバータ１１の入力を中間電位にすることができる。【００２３】
また、通常、インバータ１１を構成するＰ型トランジスタとＮ型トランジスタの駆動能力は同じになるように設計される。したがって、インバータ１１は、電源電位とグランド電位のちょうど中間の電位（ＶＤＤ／２）を論理閾値電位にして論理反転を実行する。しかし、ＣＭＯＳプロセスの製造ばらつきなどによってＰ型トランジスタとＮ型トランジスタの駆動能力バランスが崩れると、インバータ１１の論理閾値電位はＶＤＤ／２からずれてしまう。ここで、二つの抵抗１５が同じ抵抗値の抵抗素子で構成されている場合、製造ばらつきにかかわらず、これら抵抗１５の接続点はちょうどＶＤＤ／２の電位を供給するため、インバータ１１の入力を実際の論理閾値電位で充電することができない。これに対して、二つの抵抗１５が、インバータ１１と同様にＰ型トランジスタ及びＮ型トランジスタで構成されている場合、製造ばらつきによるインバータ１１の論理閾値電位のずれに応じてこれら抵抗１５の接続点の電位も同様にずれる。したがって、インバータ１１の入力を実際の論理閾値電位で充電することができる。【００２４】
次に、本実施形態に係るクロック信号増幅回路の動作について図３の動作波形図を参照しながら説明する。クロック信号増幅回路が停止しているとき、すなわち、制御信号ＣＴＬがアクティブではないとき、二つのスイッチ１４は非導通状態となっている。このため、インバータ１１は電源電位及びグランド電位のいずれからも切り離された状態となり、インバータ１１の出力はハイインピーダンスとなる。したがって、インバータ１１の出力が帰還抵抗１２を介してインバータ１１の入力に帰還せずに、インバータ１１の入力は、二つの抵抗１５の接続点の電位で徐々に充電されて中間電位で安定する。インバータ１１の入力が中間電位となっても、二つのスイッチ１４がオフしているため、インバータ１１に貫通電流が流れない。したがって、クロック信号増幅回路の停止中は、二つの抵抗１５に流れるわずかな電流しか消費されない。【００２５】
制御信号ＣＴＬがアクティブとなると、二つのスイッチ１４は導通状態となる。これにより、インバータ１１は電源電位及びグランド電位に接続され、動作を開始する。このとき、インバータ１１の入力は既に動作可能な論理閾値電位近傍にまで充電されている。したがって、インバータ１１は、カップリング容量１３を介して小振幅のクロック信号ＦｉｎのＡＣ成分を受けるとすぐさまクロック信号Ｆｏｕｔを出力することができる。特に、二つの抵抗１５がトランジスタで構成されている場合、製造ばらつきによってインバータ１１の論理閾値電位がＶＤＤ／２からずれていたとしてもインバータ１１の入力を実際の論理閾値電位で充電することができるため、クロック信号ＦｉｎのＡＣ成分を受けると直ちにクロック信号Ｆｏｕｔを出力することができる。【００２６】
以上、本実施形態によると、クロック信号増幅回路の起動を高速化できるとともに停止時の電流消費を大幅に低減することができる。また、本実施形態に係るクロック信号増幅回路は、典型的なクロック信号増幅回路に二つのスイッチ１４及び二つの抵抗１５を追加するだけで構成可能であるため、開発コストや製造コストを抑えることができる。【００２７】
なお、二つのスイッチ１４のいずれか一方をなくして、その代わりに、帰還抵抗１２を介したインバータ１１の出力のインバータ１１の入力への帰還経路にスイッチ１４を設けてもよい。図４及び図５は、図１のクロック信号増幅回路の変形例を示す。このように二つのスイッチ１４の挿入位置が異なっていても、クロック信号増幅回路の停止中は、インバータ１１の電流消費を抑止するとともにインバータ１１の出力帰還経路をハイインピーダンスにすることができるため、上記と同様の効果を得ることができる。【００２８】
（第２の実施形態）
図６は、第２の実施形態に係るクロック信号増幅回路の構成を示す。本実施形態に係るクロック信号増幅回路において、２入力ＮＡＮＤ素子１６の出力と一方の入力との間には帰還抵抗１２及びスイッチ１４が接続されている。スイッチ１４は、Ｈアクティブの制御信号ＣＴＬに従って開閉動作をする。すなわち、スイッチ１４は、制御信号ＣＴＬがＨレベルのとき、導通状態となり、制御信号ＣＴＬがＬレベルのとき、非導通状態となる。ＮＡＮＤ素子１６の他方の入力には制御信号ＣＴＬが入力される。ＮＡＮＤ素子１６は、カップリング容量１３を介して入力される小振幅のクロック信号ＦｉｎのＡＣ成分を増幅して、クロック信号Ｆｏｕｔを出力する。カップリング容量１３及び二つの抵抗１５については上述したとおりである。【００２９】
図７は、図６のクロック信号増幅回路の具体的な回路構成を示す。なお、図中の符号は省略している。図７に示したように、二つの抵抗１５は、それぞれ、ゲートとドレインとが接続されたＰ型トランジスタ及びＮ型トランジスタで構成することができる。このような接続形態では、ゲートとソースとが接続された場合よりも多くのドレイン電流が流れてしまうが、トランジスタのチャネル長を大きくするなどしてドレイン電流を絞ることができる。【００３０】
次に、本実施形態に係るクロック信号増幅回路の動作について説明する。制御信号ＣＴＬがＬレベルのとき、クロック信号増幅回路は停止状態となっており、ＮＡＮＤ素子１６の出力はＨレベルである。このとき、スイッチ１４は非導通状態であるため、ＮＡＮＤ素子１６の出力帰還経路はハイインピーダンスとなる。したがって、ＮＡＮＤ素子１６の出力が帰還抵抗１２を介してＮＡＮＤ素子１６の入力に帰還せずに、当該入力は、二つの抵抗１５の接続点の電位で徐々に充電されて中間電位で安定する。また、ＮＡＮＤ素子１６の一方の入力が中間電位となっていても、スイッチ１４がオフしているため、ＮＡＮＤ素子１６に貫通電流が流れない。したがって、クロック信号増幅回路の停止中は、二つの抵抗１５に流れるわずかな電流しか消費されない。【００３１】
制御信号ＣＴＬがＨレベルになると、ＮＡＮＤ素子１６はインバータとして機能し始めるとともに、スイッチ１４が導通状態となってＮＡＮＤ素子１６の出力帰還が有効となる。このとき、ＮＡＮＤ素子１６の入力は既にインバータ動作可能な論理閾値電位近傍にまで充電されている。したがって、ＮＡＮＤ素子１６は、カップリング容量１３を介して小振幅のクロック信号ＦｉｎのＡＣ成分を受けるとすぐさまクロック信号Ｆｏｕｔを出力することができる。【００３２】
以上、本実施形態によると、クロック信号増幅回路の起動を高速化できるとともに停止時の電流消費を大幅に低減することができる。また、本実施形態に係るクロック信号増幅回路は極めて単純な構成であるため、開発コストや製造コストを抑えることができる。【００３３】
なお、制御信号ＣＴＬがＬアクティブの場合、ＮＡＮＤ素子１６をＮＯＲ素子に置き換えればよい。図８は、図６のクロック信号増幅回路の変形例を示す。このようにＮＯＲ素子１６’を用いたクロック信号増幅回路についても上記と同様の効果を得ることができる。【００３４】
（第３の実施形態）
図９は、第３の実施形態に係るクロック信号増幅回路の構成を示す。本実施形態に係るクロック信号増幅回路は、第１の実施形態に係るクロック信号増幅回路における帰還抵抗１２に並列に抵抗回路１７を追加したものである。以下、第１の実施形態と異なる点についてのみ説明する。【００３５】
抵抗回路１７は、制御信号ＣＴＬを積分出力する積分回路１７１と、帰還抵抗１２に並列接続され、ゲートに積分回路１７１の出力が印加されるトランジスタ１７２とからなる。すなわち、抵抗回路１７は、制御信号ＣＴＬがＬレベルからＨレベルに遷移してから積分回路１７１のＣＲ時定数で抵抗値が上昇するようになっている。本実施形態では、制御信号ＣＴＬがＨアクティブであることを想定しているため、トランジスタ１７２はＰ型であるが、制御信号ＣＴＬがＬアクティブの場合には、トランジスタ１７２はＮ型にすべきである。【００３６】
次に、本実施形態に係るクロック信号増幅回路の動作について説明する。制御信号ＣＴＬがＬレベルのとき、抵抗回路１７におけるトランジスタ１７２のオン抵抗は小さくなっている。しかし、インバータ１１の出力はハイインピーダンスとなっているため、帰還抵抗１２及び抵抗回路１７を介してインバータ１１の入力に帰還しない。したがって、インバータ１１の入力は、二つの抵抗１５の接続点の電位で徐々に充電されて中間電位で安定する。【００３７】
制御信号ＣＴＬがＨレベルになると、インバータ１１が動作を開始する。このとき、インバータ１１の入力は既に動作可能な論理閾値電位近傍にまで充電されている。また、制御信号ＣＴＬがＬレベルからＨレベルに遷移した直後は、トランジスタ１７２はまだターンオンした状態であるため、帰還抵抗１２とトランジスタ１７２のオン抵抗との合成抵抗は小さい。このため、インバータ１１の出力からインバータ１１の入力へのＤＣ電圧伝播能力が高い状態にある。したがって、インバータ１１は、カップリング容量１３を介して小振幅のクロック信号ＦｉｎのＡＣ成分を受けるとすぐさまクロック信号Ｆｏｕｔを出力することができる。【００３８】
その後、抵抗回路１７の抵抗値は漸増し、トランジスタ１７２がターンオフするとハイインピーダンスとなる。これにより、インバータ１１の出力は帰還抵抗１２のみを介してインバータ１１の入力に帰還されるようになり、小振幅のクロック信号Ｆｉｎを増幅できるようになる。【００３９】
以上、本実施形態によると、クロック信号増幅回路の起動をより高速化することができる。上記と同様に、第２の実施形態に係るクロック信号増幅回路に抵抗回路１７を追加することで、第２の実施形態に係るクロック信号増幅回路の起動をより高速化することができる。
【産業上の利用可能性】
【００４０】
本発明に係るクロック信号増幅回路は、低消費電力かつ高速であるため、システムＬＳＩに内蔵されるクロック信号の波形整形回路などとして有用である。
【図１】
2009147770.tif 000003
【図２】
2009147770.tif 000004
【図３】
2009147770.tif 000005
【図４】
2009147770.tif 000006
【図５】
2009147770.tif 000007
【図６】
2009147770.tif 000008
【図７】
2009147770.tif 000009
【図８】
2009147770.tif 000010
【図９】
2009147770.tif 000011
【手続補正書】
【提出日】平成22年9月6日(2010.9.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された小振幅のクロック信号を、デジタル回路で使用可能な電圧にまで増幅するクロック信号増幅回路に関する。
【背景技術】
【０００２】
半導体集積回路において、演算処理を行うデジタル回路にはクロック信号が必要である。一般的に、クロック信号は、半導体集積回路の外部の水晶発振器やクロック生成ＩＣで生成され、半導体集積回路に入力されることが多い。このとき、半導体集積回路に入力されたクロック信号の振幅が半導体集積回路の電源振幅と同じであれば、入力されたクロック信号はそのまま使用できる。しかし、半導体集積回路に入力されたクロック信号の振幅が半導体集積回路の電源振幅よりも小さいと、クロック信号は半導体集積回路内に取り込まれずに消失してしまう可能性がある。そのため、小振幅のクロック信号を半導体集積回路の電源振幅まで増幅するためのクロック信号増幅回路が必要となる。
【０００３】
典型的なクロック信号増幅回路は、インバータと、インバータの入力側に接続されたカップリング容量と、インバータの入出力間に接続された帰還抵抗とで構成される。カップリング容量は、入力されたクロック信号のＤＣ成分を除去してそのＡＣ成分のみを後段のインバータに伝播させる。帰還抵抗は、インバータの出力信号の平均ＤＣ電圧をインバータの入力に帰還する。インバータには、カップリング容量から伝播したクロック信号のＡＣ成分と、帰還抵抗によって与えられたインバータ出力の平均ＤＣ電圧とによって決定された信号が入力される。これにより、入力された小振幅のクロック信号を増幅することができる。
【０００４】
しかし、典型的なクロック信号増幅回路には、立ち上がり時間が長い、すなわち、起動してから増幅されたクロック信号を出力するまでに比較的長い時間を要するといった問題がある。そこで、典型的なクロック信号増幅回路に、カウンタ回路、オペアンプ、オペアンプ制御回路、リファレンス電圧源を追加しているものがある。このクロック信号増幅回路は、動作開始後に、カウンタ回路が刻む一定期間中にオペアンプからのＤＣ電圧をインバータに強制的に入力することで高速起動を可能としている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１４７４１号公報（第１図及び第８図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の従来技術によると、クロック信号増幅回路の高速起動を実現できる反面、多数の回路を追加することによる開発コストの増加や製造コストの増加を招いてしまう。さらに、クロック信号が入力されていないときや増幅したクロック信号の出力が不要のときには、インバータの入力が中間電位となることによってインバータに貫通電流が流れ、無駄な電力を消費してしまう。これら問題に鑑み、本発明は、クロック信号増幅回路について、回路規模をあまり増大させることなく、起動を高速化するとともに停止時の消費電力を低減することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は下記のような手段を講じた。すなわち、入力されたクロック信号を増幅するクロック信号増幅回路として、インバータと、インバータの入力に接続されたカップリング容量と、電源電位とグランド電位との間で直列接続され、当該接続点がインバータの入力に接続された二つの抵抗と、インバータの入出力間に設けられた帰還抵抗と、インバータへの電源電位の供給経路、インバータへのグランド電位の供給経路、及び帰還抵抗を介したインバータの帰還経路のうちのいずれか二箇所に設けられ、制御信号に従って互いに同じ開閉動作をする二つのスイッチとを備えているものとする。
【０００７】
これによると、二つのスイッチがオフしているとき、インバータに貫通電流が流れないためインバータが停止するとともに、インバータの帰還経路がハイインピーダンスとなるためインバータの入力は二つの抵抗の接続点から供給される中間電位で充電される。その後、二つのスイッチがオンすると、インバータは動作を開始するが、このとき、インバータの入力はすでに論理閾値電位近傍となっている。したがって、インバータは、カップリング容量を介して入力されるわずかなＡＣレベル変動に応じてすぐさま大振幅のクロック信号を出力することができる。
【０００８】
また、入力されたクロック信号を増幅するクロック信号増幅回路として、第１及び第２の入力の論理和の反転又は論理積の反転を出力する論理回路と、論理回路の第１の入力に接続されたカップリング容量と、電源電位とグランド電位との間で直列接続され、当該接続点が論理回路の第１の入力に接続された二つの抵抗と、論理回路の出力と論理回路の第１の入力との間に設けられた帰還抵抗と、帰還抵抗を介した論理回路の第１の入力への帰還経路に設けられ、論理回路の前記第２の入力を制御信号として開閉動作をするスイッチとを備えているものとする。
【０００９】
これによると、スイッチがオフしているとき、論理回路に貫通電流が流れないため論理回路が停止するとともに、論理回路の第１の入力への帰還経路がハイインピーダンスとなるため第１の入力は二つの抵抗の接続点から供給される中間電位で充電される。その後、スイッチがオンすると、論理回路は動作を開始するが、このとき、論理回路の第１の入力はすでに論理閾値電位近傍となっている。したがって、論理回路は、カップリング容量を介して入力されるわずかなＡＣレベル変動に応じてすぐさま大振幅のクロック信号を出力することができる。
【００１０】
さらに、クロック信号増幅回路には、帰還抵抗に並列接続され、スイッチがオンしてしてから所定の時定数で抵抗値が上昇する抵抗回路が備わっていることが好ましい。具体的には、抵抗回路は、制御信号を積分出力する積分回路と、帰還抵抗に並列接続され、ゲートに積分回路の出力が印加されるトランジスタとを備えている。
【００１１】
これによると、スイッチがオンした直後はインバータあるいは論理回路の第１の入力への帰還経路のインピーダンスが通常よりも低くなっているため、インバータあるいは論理回路の出力から入力へのＤＣ電圧伝播能力が高い状態にある。したがって、インバータあるいは論理回路は、カップリング容量を介して入力されるわずかなＡＣレベル変動に応じてより早く大振幅のクロック信号を出力することができる。
【００１２】
好ましくは、二つの抵抗は、ゲートとソースとが接続された互いに逆極性のトランジスタ、あるいは、ゲートとドレインとが接続された互いに逆極性のトランジスタで構成するものとする。
【００１３】
これによると、ＣＭＯＳプロセスにおける製造ばらつきによってインバータあるいは論理回路の論理閾値電位が理想値からずれても、二つの抵抗の接続点の電位も同様にずれる。したがって、インバータの入力あるいは論理回路の第１の入力を実際の論理閾値電位で充電することができるため、クロック信号増幅回路の起動をより高速化することができる。
【発明の効果】
【００１４】
本発明によると、小振幅のクロック信号を増幅するクロック信号増幅回路について、停止時の消費電力を低減するとともに起動を高速化することができる。また、回路構成が比較的簡単であるため、開発コストや製造コストを抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施形態に係るクロック信号増幅回路の構成図である。
【図２】図２は、図１のクロック信号増幅回路の具体的な回路構成図である。
【図３】図３は、第１の実施形態に係るクロック信号増幅回路の動作波形図である。
【図４】図４は、第１の実施形態の変形例に係るクロック信号増幅回路の構成図である。
【図５】図５は、第１の実施形態の変形例に係るクロック信号増幅回路の構成図である。
【図６】図６は、第２の実施形態に係るクロック信号増幅回路の構成図である。
【図７】図７は、図６のクロック信号増幅回路の具体的な回路構成図である。
【図８】図８は、第２の実施形態の変形例に係るクロック信号増幅回路の構成図である。
【図９】図９は、第３の実施形態に係るクロック信号増幅回路の構成図である。
【符号の説明】
【００１６】
１１    インバータ
１２    帰還抵抗
１３    カップリング容量
１４    スイッチ
１５    抵抗
１６    ＮＡＮＤ素子（論理回路）
１６’  ＮＯＲ素子（論理回路）
１７    抵抗回路
１７１  積分器
１７２  トランジスタ
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１８】
（第１の実施形態）
図１は、第１の実施形態に係るクロック信号増幅回路の構成を示す。本実施形態に係るクロック信号増幅回路において、インバータ１１の入出力間には帰還抵抗１２が接続されている。インバータ１１は、カップリング容量１３を介して入力される小振幅のクロック信号ＦｉｎのＡＣ成分を増幅して、クロック信号Ｆｏｕｔを出力する。
【００１９】
インバータ１１への電源電位の供給経路及びグランド電位の供給経路のそれぞれにはスイッチ１４が設けられている。これらスイッチ１４は、制御信号ＣＴＬに従って互いに同じ開閉動作をする。例えば、これらスイッチ１４は、制御信号ＣＴＬがＨレベルのとき、導通状態となり、制御信号ＣＴＬがＬレベルのとき、非導通状態となる。
【００２０】
制御信号ＣＴＬは、クロック信号増幅回路を含むシステム全体のハードウェアリセット信号と兼用することができる。すなわち、システム全体にリセットがかかっているときにはクロック振幅増幅回路を停止させ、リセット解除後はクロック信号増幅回路を動作させるといった制御が可能である。
【００２１】
さらに、インバータ１１の入力には、電源電位とグランド電位との間で直列接続された二つの抵抗１５の接続点が接続されている。後述するように、これら抵抗１５は、インバータ１１の入力に電源電位とグランド電位との中間の電位を与えるものであるため、いずれも数ＭΩの高抵抗であることが好ましい。
【００２２】
図２は、図１のクロック信号増幅回路の具体的な回路構成を示す。なお、図中の符号は省略している。図２に示したように、二つの抵抗１５は、それぞれ、ゲートとソースとが接続されたＰ型トランジスタ及びＮ型トランジスタで構成することができる。このような接続形態のトランジスタではドレイン−ソース間にリーク電流が流れる。したがって、リーク電流によってインバータ１１の入力を中間電位にすることができる。
【００２３】
また、通常、インバータ１１を構成するＰ型トランジスタとＮ型トランジスタの駆動能力は同じになるように設計される。したがって、インバータ１１は、電源電位とグランド電位のちょうど中間の電位（ＶＤＤ／２）を論理閾値電位にして論理反転を実行する。しかし、ＣＭＯＳプロセスの製造ばらつきなどによってＰ型トランジスタとＮ型トランジスタの駆動能力バランスが崩れると、インバータ１１の論理閾値電位はＶＤＤ／２からずれてしまう。ここで、二つの抵抗１５が同じ抵抗値の抵抗素子で構成されている場合、製造ばらつきにかかわらず、これら抵抗１５の接続点はちょうどＶＤＤ／２の電位を供給するため、インバータ１１の入力を実際の論理閾値電位で充電することができない。これに対して、二つの抵抗１５が、インバータ１１と同様にＰ型トランジスタ及びＮ型トランジスタで構成されている場合、製造ばらつきによるインバータ１１の論理閾値電位のずれに応じてこれら抵抗１５の接続点の電位も同様にずれる。したがって、インバータ１１の入力を実際の論理閾値電位で充電することができる。
【００２４】
次に、本実施形態に係るクロック信号増幅回路の動作について図３の動作波形図を参照しながら説明する。クロック信号増幅回路が停止しているとき、すなわち、制御信号ＣＴＬがアクティブではないとき、二つのスイッチ１４は非導通状態となっている。このため、インバータ１１は電源電位及びグランド電位のいずれからも切り離された状態となり、インバータ１１の出力はハイインピーダンスとなる。したがって、インバータ１１の出力が帰還抵抗１２を介してインバータ１１の入力に帰還せずに、インバータ１１の入力は、二つの抵抗１５の接続点の電位で徐々に充電されて中間電位で安定する。インバータ１１の入力が中間電位となっても、二つのスイッチ１４がオフしているため、インバータ１１に貫通電流が流れない。したがって、クロック信号増幅回路の停止中は、二つの抵抗１５に流れるわずかな電流しか消費されない。
【００２５】
制御信号ＣＴＬがアクティブとなると、二つのスイッチ１４は導通状態となる。これにより、インバータ１１は電源電位及びグランド電位に接続され、動作を開始する。このとき、インバータ１１の入力は既に動作可能な論理閾値電位近傍にまで充電されている。したがって、インバータ１１は、カップリング容量１３を介して小振幅のクロック信号ＦｉｎのＡＣ成分を受けるとすぐさまクロック信号Ｆｏｕｔを出力することができる。特に、二つの抵抗１５がトランジスタで構成されている場合、製造ばらつきによってインバータ１１の論理閾値電位がＶＤＤ／２からずれていたとしてもインバータ１１の入力を実際の論理閾値電位で充電することができるため、クロック信号ＦｉｎのＡＣ成分を受けると直ちにクロック信号Ｆｏｕｔを出力することができる。
【００２６】
以上、本実施形態によると、クロック信号増幅回路の起動を高速化できるとともに停止時の電流消費を大幅に低減することができる。また、本実施形態に係るクロック信号増幅回路は、典型的なクロック信号増幅回路に二つのスイッチ１４及び二つの抵抗１５を追加するだけで構成可能であるため、開発コストや製造コストを抑えることができる。
【００２７】
なお、二つのスイッチ１４のいずれか一方をなくして、その代わりに、帰還抵抗１２を介したインバータ１１の出力のインバータ１１の入力への帰還経路にスイッチ１４を設けてもよい。図４及び図５は、図１のクロック信号増幅回路の変形例を示す。このように二つのスイッチ１４の挿入位置が異なっていても、クロック信号増幅回路の停止中は、インバータ１１の電流消費を抑止するとともにインバータ１１の出力帰還経路をハイインピーダンスにすることができるため、上記と同様の効果を得ることができる。
【００２８】
（第２の実施形態）
図６は、第２の実施形態に係るクロック信号増幅回路の構成を示す。本実施形態に係るクロック信号増幅回路において、２入力ＮＡＮＤ素子１６の出力と一方の入力との間には帰還抵抗１２及びスイッチ１４が接続されている。スイッチ１４は、Ｈアクティブの制御信号ＣＴＬに従って開閉動作をする。すなわち、スイッチ１４は、制御信号ＣＴＬがＨレベルのとき、導通状態となり、制御信号ＣＴＬがＬレベルのとき、非導通状態となる。ＮＡＮＤ素子１６の他方の入力には制御信号ＣＴＬが入力される。ＮＡＮＤ素子１６は、カップリング容量１３を介して入力される小振幅のクロック信号ＦｉｎのＡＣ成分を増幅して、クロック信号Ｆｏｕｔを出力する。カップリング容量１３及び二つの抵抗１５については上述したとおりである。
【００２９】
図７は、図６のクロック信号増幅回路の具体的な回路構成を示す。なお、図中の符号は省略している。図７に示したように、二つの抵抗１５は、それぞれ、ゲートとドレインとが接続されたＰ型トランジスタ及びＮ型トランジスタで構成することができる。このような接続形態では、ゲートとソースとが接続された場合よりも多くのドレイン電流が流れてしまうが、トランジスタのチャネル長を大きくするなどしてドレイン電流を絞ることができる。
【００３０】
次に、本実施形態に係るクロック信号増幅回路の動作について説明する。制御信号ＣＴＬがＬレベルのとき、クロック信号増幅回路は停止状態となっており、ＮＡＮＤ素子１６の出力はＨレベルである。このとき、スイッチ１４は非導通状態であるため、ＮＡＮＤ素子１６の出力帰還経路はハイインピーダンスとなる。したがって、ＮＡＮＤ素子１６の出力が帰還抵抗１２を介してＮＡＮＤ素子１６の入力に帰還せずに、当該入力は、二つの抵抗１５の接続点の電位で徐々に充電されて中間電位で安定する。また、ＮＡＮＤ素子１６の一方の入力が中間電位となっていても、スイッチ１４がオフしているため、ＮＡＮＤ素子１６に貫通電流が流れない。したがって、クロック信号増幅回路の停止中は、二つの抵抗１５に流れるわずかな電流しか消費されない。
【００３１】
制御信号ＣＴＬがＨレベルになると、ＮＡＮＤ素子１６はインバータとして機能し始めるとともに、スイッチ１４が導通状態となってＮＡＮＤ素子１６の出力帰還が有効となる。このとき、ＮＡＮＤ素子１６の入力は既にインバータ動作可能な論理閾値電位近傍にまで充電されている。したがって、ＮＡＮＤ素子１６は、カップリング容量１３を介して小振幅のクロック信号ＦｉｎのＡＣ成分を受けるとすぐさまクロック信号Ｆｏｕｔを出力することができる。
【００３２】
以上、本実施形態によると、クロック信号増幅回路の起動を高速化できるとともに停止時の電流消費を大幅に低減することができる。また、本実施形態に係るクロック信号増幅回路は極めて単純な構成であるため、開発コストや製造コストを抑えることができる。
【００３３】
なお、制御信号ＣＴＬがＬアクティブの場合、ＮＡＮＤ素子１６をＮＯＲ素子に置き換えればよい。図８は、図６のクロック信号増幅回路の変形例を示す。このようにＮＯＲ素子１６’を用いたクロック信号増幅回路についても上記と同様の効果を得ることができる。
【００３４】
（第３の実施形態）
図９は、第３の実施形態に係るクロック信号増幅回路の構成を示す。本実施形態に係るクロック信号増幅回路は、第１の実施形態に係るクロック信号増幅回路における帰還抵抗１２に並列に抵抗回路１７を追加したものである。以下、第１の実施形態と異なる点についてのみ説明する。
【００３５】
抵抗回路１７は、制御信号ＣＴＬを積分出力する積分回路１７１と、帰還抵抗１２に並列接続され、ゲートに積分回路１７１の出力が印加されるトランジスタ１７２とからなる。すなわち、抵抗回路１７は、制御信号ＣＴＬがＬレベルからＨレベルに遷移してから積分回路１７１のＣＲ時定数で抵抗値が上昇するようになっている。本実施形態では、制御信号ＣＴＬがＨアクティブであることを想定しているため、トランジスタ１７２はＰ型であるが、制御信号ＣＴＬがＬアクティブの場合には、トランジスタ１７２はＮ型にすべきである。
【００３６】
次に、本実施形態に係るクロック信号増幅回路の動作について説明する。制御信号ＣＴＬがＬレベルのとき、抵抗回路１７におけるトランジスタ１７２のオン抵抗は小さくなっている。しかし、インバータ１１の出力はハイインピーダンスとなっているため、帰還抵抗１２及び抵抗回路１７を介してインバータ１１の入力に帰還しない。したがって、インバータ１１の入力は、二つの抵抗１５の接続点の電位で徐々に充電されて中間電位で安定する。
【００３７】
制御信号ＣＴＬがＨレベルになると、インバータ１１が動作を開始する。このとき、インバータ１１の入力は既に動作可能な論理閾値電位近傍にまで充電されている。また、制御信号ＣＴＬがＬレベルからＨレベルに遷移した直後は、トランジスタ１７２はまだターンオンした状態であるため、帰還抵抗１２とトランジスタ１７２のオン抵抗との合成抵抗は小さい。このため、インバータ１１の出力からインバータ１１の入力へのＤＣ電圧伝播能力が高い状態にある。したがって、インバータ１１は、カップリング容量１３を介して小振幅のクロック信号ＦｉｎのＡＣ成分を受けるとすぐさまクロック信号Ｆｏｕｔを出力することができる。
【００３８】
その後、抵抗回路１７の抵抗値は漸増し、トランジスタ１７２がターンオフするとハイインピーダンスとなる。これにより、インバータ１１の出力は帰還抵抗１２のみを介してインバータ１１の入力に帰還されるようになり、小振幅のクロック信号Ｆｉｎを増幅できるようになる。
【００３９】
以上、本実施形態によると、クロック信号増幅回路の起動をより高速化することができる。上記と同様に、第２の実施形態に係るクロック信号増幅回路に抵抗回路１７を追加することで、第２の実施形態に係るクロック信号増幅回路の起動をより高速化することができる。
【産業上の利用可能性】
【００４０】
本発明に係るクロック信号増幅回路は、低消費電力かつ高速であるため、システムＬＳＩに内蔵されるクロック信号の波形整形回路などとして有用である。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力されたクロック信号を増幅する回路であって、
インバータと、
前記インバータの入力に接続されたカップリング容量と、
電源電位とグランド電位との間で直列接続され、当該接続点が前記インバータの入力に接続された二つの抵抗と、
前記インバータの入出力間に設けられた帰還抵抗と、
前記インバータへの前記電源電位の供給経路、前記インバータへの前記グランド電位の供給経路、及び前記帰還抵抗を介した前記インバータの帰還経路のうちのいずれか二箇所に設けられ、制御信号に従って互いに同じ開閉動作をする二つのスイッチとを備えている
ことを特徴とするクロック信号増幅回路。
【請求項２】
入力されたクロック信号を増幅する回路であって、
第１及び第２の入力の論理和の反転又は論理積の反転を出力する論理回路と、
前記論理回路の前記第１の入力に接続されたカップリング容量と、
電源電位とグランド電位との間で直列接続され、当該接続点が前記論理回路の前記第１の入力に接続された二つの抵抗と、
前記論理回路の出力と前記論理回路の前記第１の入力との間に設けられた帰還抵抗と、
前記帰還抵抗を介した前記論理回路の前記第１の入力への帰還経路に設けられ、前記論理回路の前記第２の入力を制御信号として開閉動作をするスイッチとを備えている
ことを特徴とするクロック信号増幅回路。
【請求項３】
請求項１及び２のいずれか一つのクロック信号増幅回路において、
前記帰還抵抗に並列接続され、前記スイッチがオンしてから所定の時定数で抵抗値が上昇する抵抗回路を備えている
ことを特徴とするクロック信号増幅回路。
【請求項４】
請求項３のクロック信号増幅回路において、
前記抵抗回路は、
前記制御信号を積分出力する積分回路と、
前記帰還抵抗に並列接続され、ゲートに前記積分回路の出力が印加されるトランジスタとを備えている
ことを特徴とするクロック信号増幅回路。
【請求項５】
請求項１及び２のいずれか一つのクロック信号増幅回路において、
前記二つの抵抗は、ゲートとソースとが接続された互いに逆極性のトランジスタである
ことを特徴とするクロック信号増幅回路。
【請求項６】
請求項１及び２のいずれか一つのクロック信号増幅回路において、
前記二つの抵抗は、ゲートとドレインとが接続された互いに逆極性のトランジスタである
ことを特徴とするクロック信号増幅回路。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009147770.tif 000012
【図２】
2009147770.tif 000013
【図３】
2009147770.tif 000014
【図４】
2009147770.tif 000015
【図５】
2009147770.tif 000016
【図６】
2009147770.tif 000017
【図７】
2009147770.tif 000018
【図８】
2009147770.tif 000019
【図９】
2009147770.tif 000020
【国際調査報告】
2009147770.tif 000021
2009147770.tif 000022
2009147770.tif 000023
2009147770.tif 000024