(57)【要約】  半導体装置（１）は、３つのグループに分割された複数の信号（Ｓ１〜Ｓ３）を出力するメモリコントローラ（１４）と、それぞれ３つのグループに対応して設けられた３個の切換回路（１７〜１９）と、３つのグループに分割された複数のバッファ回路（Ｂ１〜Ｂ３）と、それぞれ複数のバッファ回路（Ｂ１〜Ｂ３）に対応して設けられた複数の外部端子（ＴＡ）とを備える。各切換回路は、対応のグループの複数の信号を、セレクタ制御信号（ＳＥ）に応じた順序で対応のグループの複数のバッファ回路に並列に与える。
2012176330.tif 000002
【特許請求の範囲】
【請求項１】
予めＭ個（ただし、Ｍは２以上の整数である）の信号グループに分割されたＮ個（ただし、ＮはＭよりも大きな整数である）の信号を出力する信号発生回路（１４）と、
それぞれ前記Ｍ個の信号グループに対応して設けられたＭ個の切換回路（１７〜１９）と、
それぞれ前記Ｍ個の切換回路（１７〜１９）に対応するＭ個のバッファグループに分割されたＮ個のバッファ回路（Ｂ１〜Ｂ３）と、
それぞれ前記Ｎ個のバッファ回路（Ｂ１〜Ｂ３）に対応して設けられたＮ個の外部端子（ＴＡまたはＴＤ）とを備え、
各信号グループは複数の信号を含み、各バッファグループは対応の信号グループの信号と同数のバッファ回路（Ｂ１，Ｂ２またはＢ３）を含み、
各切換回路（１７，１８または１９）は、対応の信号グループの複数の信号を、制御信号（ＳＥ）に応じた順序で対応のバッファグループの複数のバッファ回路（Ｂ１，Ｂ２またはＢ３）に並列に与え、
各バッファグループの各バッファ回路（Ｂ１，Ｂ２またはＢ３）は、対応の切換回路（１７，１８または１９）から与えられた信号を対応の外部端子（ＴＡまたはＴＤ）に与える、半導体装置。
【請求項２】
前記Ｍ個のバッファグループは第１および第２のバッファグループを含み、
前記第１のバッファグループのバッファ回路（Ｂ１）は、リセット信号に応答して第１の論理レベルの信号を出力し、
前記第２のバッファグループのバッファ回路（Ｂ３）は、前記リセット信号に応答して第２の論理レベルの信号を出力する、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置（１）は、複数機種の副半導体装置（３，６）のうちの所望の機種の副半導体装置と接続可能であり、
各切換回路（１７，１８または１９）は、対応の信号グループの複数の信号を、前記制御信号（ＳＥ）に従い、接続される前記副半導体装置の機種に応じた順序で対応のバッファグループの複数のバッファ回路（Ｂ１，Ｂ２またはＢ３）に並列に与える、請求項１に記載の半導体装置。
【請求項４】
前記副半導体装置（３または６）は半導体メモリ装置である、請求項３に記載の半導体装置。
【請求項５】
前記半導体装置（１０１）は、所望の数の副半導体装置（３）と接続可能であり、
各切換回路（１７，１８または１９）は、対応の信号グループの複数の信号を、前記制御信号（ＳＥ）に従い、接続される前記副半導体装置（３）の数に応じた順序で対応のバッファグループの複数のバッファ回路（Ｂ１，Ｂ２またはＢ３）に並列に与える、請求項１に記載の半導体装置。
【請求項６】
前記副半導体装置（３）は半導体メモリ装置である、請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、複数の配線を介して半導体メモリ装置に接続される半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic  Random  Access  Memory)、ＳＲＡＭ（Static  Random  Access  Memory）などの半導体メモリ装置は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子が行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込／読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子に接続される。半導体メモリ装置の外部端子の配列パターンは、半導体メモリ装置の機種毎に異なる（たとえば、特開２００３−５１５４５号公報（特許文献１）参照）。【０００３】
また、このような半導体メモリ装置を制御する半導体装置は、半導体チップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子が行列状に配置されている。半導体チップは、半導体基板の表面にメモリコントローラなどを形成したものであり、パッケージ基板を介して複数の外部端子に接続される。半導体装置の外部端子の配列パターンは、半導体メモリ装置の外部端子の配列パターンに合せて設定される。【０００４】
半導体メモリ装置と半導体装置は、１枚のマザーボードに搭載されて１つの半導体モジュールを構成する。半導体メモリ装置の各外部端子は、マザーボードの配線を介して半導体装置の対応の外部端子に接続される（たとえば、特開２０１０−１２３２０３号公報（特許文献２）参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−５１５４５号公報
【特許文献２】特開２０１０−１２３２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置と１または２以上の半導体メモリ装置とを１枚のマザーボードに搭載して半導体モジュールを構成する場合、マザーボードの配線同士が交差しないように、半導体メモリ装置の機種および数に合せて半導体装置の外部端子の配列パターンを最適に設計する必要がある。しかし、半導体メモリ装置の機種や数が変わる度に半導体装置の外部端子の配列パターンを変えると、半導体装置がコスト高になるという問題がある。【０００７】
それゆえに、この発明の主たる目的は、低コストの半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明に係る半導体装置は、予めＭ個（ただし、Ｍは２以上の整数である）の信号グループに分割されたＮ個（ただし、ＮはＭよりも大きな整数である）の信号を出力する信号発生回路と、それぞれＭ個の信号グループに対応して設けられたＭ個の切換回路と、それぞれＭ個の切換回路に対応するＭ個のバッファグループに分割されたＮ個のバッファ回路と、それぞれＮ個のバッファ回路に対応して設けられたＮ個の外部端子とを備えたものである。各信号グループは複数の信号を含み、各バッファグループは対応の信号グループの信号と同数のバッファ回路を含む。各切換回路は、対応の信号グループの複数の信号を、モード設定信号に応じた順序で対応のバッファグループの複数のバッファ回路に並列に与える。各バッファグループの各バッファ回路は、対応の切換回路から与えられた信号を対応の外部端子に与える。
【発明の効果】
【０００９】
この発明に係る半導体装置では、切換回路は、信号発生回路で生成された複数の信号を、モード設定信号に応じた順序で複数のバッファ回路に並列に与える。したがって、接続される半導体メモリ装置の機種および数に応じて外部端子の配列パターンを切換えることができるので、装置の低コスト化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１による半導体装置と、それを用いた半導体モジュールの構成を示す図である。
【図２】図１に示した実施の形態１の効果を示す図である。
【図３】図１に示した実施の形態１の効果を示す他の図である。
【図４】図１に示した半導体装置に含まれる半導体チップの構成を示すブロック図である。
【図５】図４に示した信号入出力回路の構成を示すブロック図である。
【図６】図５に示したバッファ回路Ｂ１の構成を示すブロック図である。
【図７】図５に示したバッファ回路Ｂ３の構成を示すブロック図である。
【図８】図５に示したバッファ回路Ｂ４の構成を示すブロック図である。
【図９】図１に示した半導体装置の第１モードおよび第２モードにおける外部端子の配列パターンを示す図である。
【図１０】図９に示した信号の波形を示すタイムチャートである。
【図１１】図１に示した半導体装置の動作を示すフローチャートである。
【図１２】図１に示した半導体装置の第１モードにおける外部端子の配列パターンを示す図である。
【図１３】図１に示した半導体メモリ装置３の外部端子の配列パターンを示す図である。
【図１４】図１に示したマザーボード４の第１レイヤを示す図である。
【図１５】図１に示したマザーボード４の第３レイヤを示す図である。
【図１６】図１に示したマザーボード４の第６レイヤを示す図である。
【図１７】図１に示した半導体装置の第２モードにおける外部端子の配列パターンを示す図である。
【図１８】図１に示した半導体メモリ装置６の外部端子の配列パターンを示す図である。
【図１９】図１に示したマザーボード７の第１レイヤを示す図である。
【図２０】図１に示したマザーボード７の第３レイヤを示す図である。
【図２１】図１に示したマザーボード７の第６レイヤを示す図である。
【図２２】この発明の実施の形態２による半導体装置の構成および使用方法を示す図である。
【図２３】図２３に示した半導体装置の効果を示す図である。
【発明を実施するための形態】
【００１１】
［実施の形態１］
図１（ａ）は本発明の実施の形態１による半導体装置（ＬＳＩ：Large  Scale  Integration)１の構成を示す図であり、図１（ｂ）（ｃ）はそれぞれ半導体装置１を用いた半導体モジュール２，５を示す図である。
【００１２】
図１（ａ）において、半導体装置１は、半導体チップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＡが行列状に配置されている。半導体チップは、半導体基板の表面にメモリコントローラなどを形成したものであり、パッケージ基板を介して複数の外部端子ＴＡに接続される。
【００１３】
また図１（ｂ）において、半導体モジュール２は、半導体装置１と２つの半導体メモリ装置３とを１枚のマザーボード４の表面に搭載したものである。半導体メモリ装置３は、たとえばＤＤＲ３−ＳＤＲＡＭ(Double  Data  Rate3-Synchronous  Dynamic  Random  Access  Memory)である。半導体メモリ装置３は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＢが行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込／読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子ＴＢに接続される。
【００１４】
半導体メモリ装置３の複数の外部端子ＴＢは、所定の配列パターンに従って配置されている。半導体メモリ装置３の外部端子ＴＢの配列パターンは固定されている。つまり、各外部端子ＴＢに入力される信号の種類は固定されている。一方、半導体装置１の外部端子ＴＡの配列パターンは、内蔵の切換回路により、半導体メモリ装置３の外部端子ＴＢの配列パターンに合せて設定される。つまり、各外部端子ＴＡから出力される信号の種類は、切換回路によって変更可能になっている。切換回路については後述する。
【００１５】
マザーボード４には、半導体装置１の複数の外部端子ＴＡと半導体メモリ装置３の複数の外部端子ＴＢとを接続するための複数の配線が形成されている。半導体装置１の外部端子ＴＡの配列パターンは、マザーボード４の配線同士が同一レイヤで交差しないように設定される。半導体メモリ装置３の各外部端子ＴＢは、マザーボード４の配線を介して半導体装置１の対応の外部端子ＴＡに接続される。
【００１６】
また図１（ｃ）において、半導体モジュール５は、半導体装置１と２つの半導体メモリ装置６とを１枚のマザーボード７の表面に搭載したものである。半導体メモリ装置６は、半導体メモリ装置３と異なる機種の半導体メモリ装置であり、たとえばＤＤＲ２−ＳＤＲＡＭである。半導体メモリ装置６は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＣが行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込／読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子ＴＣに接続される。
【００１７】
半導体メモリ装置６の複数の外部端子ＴＣは、所定の配列パターンに従って配置されている。半導体メモリ装置６の外部端子ＴＣの配列パターンは固定されており、半導体メモリ装置３の外部端子ＴＢの配列パターンと異なる。一方、半導体装置１の外部端子ＴＡの配列パターンは、内蔵の切換回路により、半導体メモリ装置６の外部端子ＴＣの配列パターンに応じて設定される。
【００１８】
マザーボード７には、半導体装置１の複数の外部端子ＴＡと半導体メモリ装置６の複数の外部端子ＴＣとを接続するための複数の配線が形成されている。半導体装置１の外部端子ＴＡの配列パターンは、マザーボード７の配線同士が交差しないように設定される。半導体メモリ装置６の各外部端子ＴＣは、マザーボード７の配線を介して半導体装置１の対応の外部端子ＴＡに接続される。
【００１９】
このように、本実施の形態１では、接続される半導体メモリ装置の機種に応じて半導体装置１の外部端子ＴＡのパターン配列を変更することができるので、装置の低コスト化および信号伝送特性の改善を図ることができる。
【００２０】
図２（ａ）〜（ｃ）は、実施の形態１の効果を示す図である。図２（ａ）は、半導体装置１と２つの半導体メモリ装置３を裏面側から見た図である。図２（ａ）において、半導体装置１の四角形状の裏面には複数の外部端子ＴＡが行列状に配置されている。また、各半導体メモリ装置３の四角形状の裏面には、複数の外部端子ＴＢが行列状に配置されている。半導体装置１の１辺と２つの半導体メモリ装置３の１辺とは、対向して配置されている。
【００２１】
２つの半導体メモリ装置３のうちの一方の半導体メモリ装置３の１辺に沿って、それぞれ信号Ａ１，Ａ２，ＲＡＳ０，ＣＡＳ０用の４つの外部端子ＴＢが設けられているものとする。また、他方の半導体メモリ装置３の１辺に沿って、それぞれ信号Ａ５，Ａ６，ＲＡＳ１，ＣＡＳ１用の４つの外部端子ＴＢが設けられているものとする。
【００２２】
この場合、２つの半導体メモリ装置３の１辺に対向する半導体装置１の１辺に沿って、信号Ａ１，Ａ２，ＲＡＳ０，ＣＡＳ０，Ａ５，Ａ６，ＲＡＳ１，ＣＡＳ１用の８個の外部端子ＴＡを設ければ、半導体装置１の８個の外部端子ＴＡと２つの半導体メモリ装置３の合計８個の外部端子ＴＢとを交差しない８本の配線ＬＢで接続することができる。
【００２３】
また図２（ｂ）は、半導体装置１と２つの半導体メモリ装置６を裏面側から見た図である。図２（ｂ）において、半導体装置１の四角形状の裏面には複数の外部端子ＴＡが行列状に配置されている。また、各半導体メモリ装置６の四角形状の裏面には、複数の外部端子ＴＣが行列状に配置されている。半導体装置１の１辺と２つの半導体メモリ装置６の１辺とは、対向して配置されている。
【００２４】
２つの半導体メモリ装置６のうちの一方の半導体メモリ装置６の１辺に沿って、それぞれ信号Ａ２，Ａ１，ＲＡＳ０，ＣＡＳ０用の４つの外部端子ＴＣが設けられているものとする。また、他方の半導体メモリ装置６の１辺に沿って、それぞれ信号Ａ６，Ａ５，ＲＡＳ１，ＣＡＳ１用の４つの外部端子ＴＣが設けられているものとする。
【００２５】
この場合、半導体装置１の外部端子ＴＡの配列パターンとして図２（ａ）で示した配列パターンを採用して、半導体装置１の各外部端子ＴＡを配線ＬＣを介して対応の外部端子ＴＣに接続すると、図２（ｂ）に示すように、８本の配線ＬＣが４箇所で交差してしまう。２本の配線ＬＣが交差すると、一方の配線ＬＣを他方の配線ＬＣの下方を通過させる必要が生じ、一方の配線ＬＣの配線長が他方の配線ＬＣより増加することにより信号間の伝送特性にずれ（スキュー）が発生し、結果として伝送特性の悪化を招くことがある。
【００２６】
これに対して本実施の形態１では、図２（ｃ）に示すように、半導体装置１と半導体メモリ装置６とを接続する場合は、内蔵の切換回路により、半導体装置１の外部端子ＴＡの配列パターンを半導体メモリ装置６の外部端子ＴＣに合せて変更するので、配線ＬＣの交差を解消することができる。
【００２７】
すなわち、本実施の形態１では、半導体装置１と２つの半導体メモリ装置３で半導体モジュール２を構成する場合は、半導体装置１はモード設定信号によって第１モードに設定される。第１モードに設定された半導体装置１は、２つの半導体メモリ装置３の１辺に対向する８個の外部端子ＴＡからそれぞれ信号Ａ１，Ａ２，ＲＡＳ０，ＣＡＳ０，Ａ５，Ａ６，ＲＡＳ１，ＣＡＳ１を出力する。したがって、マザーボード４には、８本の配線ＬＢを交差させることなく形成することができる。
【００２８】
また、半導体装置１と２つの半導体メモリ装置６で半導体モジュール５を構成する場合は、半導体装置１はモード設定信号によって第２モードに設定される。第２モードに設定された半導体装置１は、２つの半導体メモリ装置６の１辺に対向する８個の外部端子ＴＡからそれぞれ信号Ａ２，Ａ１，ＣＡＳ０，ＲＡＳ０，Ａ６，Ａ５，ＣＡＳ１，ＲＡＳ１を出力する。したがって、マザーボード７には、８本の配線ＬＣを交差させることなく形成することができる。
【００２９】
図３（ａ）（ｂ）は、半導体装置１と半導体メモリ装置６を裏面側から見た図であって、実施の形態１の効果を示す他の図である。図３（ａ）（ｂ）では、半導体装置１の複数の外部端子ＴＡと半導体メモリ装置６の複数の外部端子ＴＣとが複数の配線ＬＣで接続されている。
【００３０】
図３（ａ）では、半導体メモリ装置６に対する半導体装置１の外部端子ＴＡの配列パターンが適切でないために、複数の配線ＬＣが複数箇所で交差している。２本の配線ＬＣが交差する箇所では、２本の配線ＬＣを同じ配線層で形成することができず、一方の配線ＬＣを他の配線層で形成し、上層の配線ＬＣと下層の配線ＬＣをビアホールで接続する必要がある。したがって、配線層の数が増加するので、コスト高になる。また、信号が複数のビアホールを介して伝送されるので、伝送特性が悪化する。また、配線ＬＣのレイアウト面積が増大する。
【００３１】
これに対して本願発明では、図３（ｂ）に示すように、半導体メモリ装置６に対する半導体装置１の外部端子ＴＡの配列パターンが適切に設定されるので、配線ＬＣ同士が交差しない。したがって、低コストで、伝送特性が良好で、レイアウト面積が小さな半導体モジュール５を構成することができる。
【００３２】
以下、半導体装置１および半導体モジュール２，５の構成について、より詳細に説明する。図４は、半導体装置１に含まれる半導体チップ１０の構成を示すブロック図である。図４において、この半導体チップ１０は、半導体基板１１を備える。半導体基板１１には、入力端子ＴＩ１，ＴＩ２、複数のパッドＰ、システムコントローラ（ＳＹＳＣ）１２、バス１３、メモリコントローラ１４、セレクタ１５、信号入出力回路２０が形成されている。
【００３３】
入力端子ＴＩ１には、半導体装置１内の他の半導体チップあるいは半導体装置１外からパワーオンリセット信号ＰＯＲが与えられる。パワーオンリセット信号ＰＯＲは、半導体装置１に電源電圧が供給されたときに所定期間だけ活性化レベルにされる信号である。入力端子ＴＩ２には、外部からモード設定信号ＭＯＤＥが与えられる。たとえば、半導体装置１を第１モードに設定する場合はモード設定信号ＭＯＤＥは「Ｌ」レベルに設定され、半導体装置１を第２モードに設定する場合はモード設定信号ＭＯＤＥは「Ｈ」レベルに設定される。各パッドＰは、たとえばボンディングワイヤを介してパッケージ基板に接続され、さらにパッケージ基板の配線を介して対応の外部端子ＴＡに接続される。
【００３４】
システムコントローラ１２は、パワーオンリセット信号ＰＯＲが活性化レベルにされたときにリセットされ、バス１３を介して半導体チップ１０全体を制御する。メモリコントローラ１４は、システムコントローラ１２などからバス１３を介して与えられる信号に従って、半導体メモリ装置を制御するための複数の信号Ｓを生成する。複数の信号Ｓは、予め３つの信号グループに分割されている。
【００３５】
第１信号グループに属する複数の信号Ｓ１の各々は、パワーオンリセット信号ＰＯＲなどによって半導体チップ１０がリセットされたとき、「Ｈ」レベルと「Ｌ」レベルのうちのいずれのレベルにされてもよい信号である。複数の信号Ｓ１は、具体的には、アドレス信号Ａ００〜Ａ１５およびバンクアドレス信号ＢＡ０〜ＢＡ２である。
【００３６】
第２信号グループに属する複数の信号Ｓ２の各々は、パワーオンリセット信号ＰＯＲなどによって半導体チップ１０がリセットされたとき、強制的に「Ｈ」レベルにされるべき信号である。複数の信号Ｓ２は、具体的には、チップセレクト信号ＣＳＮ０，ＣＳＮ１、ライトイネーブル信号ＷＥＮ、列アドレスストローブ信号ＣＡＳＮ、行アドレスストローブ信号ＲＡＳＮである。
【００３７】
第３信号グループに属する複数の信号Ｓ３の各々は、パワーオンリセット信号ＰＯＲなどによって半導体チップ１０がリセットされたとき、強制的に「Ｌ」レベルにされるべき信号である。複数の信号Ｓ３は、具体的には、信号ＯＤＴ０，ＯＤＴ１およびクロックイネーブル信号ＣＫＥである。第１信号グループの複数の信号Ｓ１、第２信号グループの複数の信号Ｓ２、および第３信号グループの複数の信号Ｓ３は、セレクタ１５に与えられる。
【００３８】
また、メモリコントローラ１４に含まれるモード設定回路１４ａは、外部から入力端子ＴＩ２を介して与えられたモード設定信号ＭＯＤＥに従って、セレクタ制御信号ＳＥを生成する。セレクタ制御信号ＳＥは、セレクタ１５に与えられる。
【００３９】
セレクタ１５は、レジスタ１６および切換回路１７〜１９を含む。レジスタ１６は、モード設定回路１４ａからのセレクタ制御信号ＳＥを保持するとともに、そのセレクタ制御信号ＳＥを切換回路１７〜１９の各々に与える。切換回路１７は、レジスタ１６からのセレクタ制御信号ＳＥに応じた順序で、メモリコントローラ１４からの複数の信号Ｓ１を信号入出力回路２０に並列に与える。切換回路１８は、レジスタ１６からのセレクタ制御信号ＳＥに応じた順序で、メモリコントローラ１４からの複数の信号Ｓ２を信号入出力回路２０に並列に与える。切換回路１９は、レジスタ１６からのセレクタ制御信号ＳＥに応じた順序で、メモリコントローラ１４からの複数の信号Ｓ３を信号入出力回路２０に並列に与える。
【００４０】
信号入出力回路２０は、メモリコントローラ１４からセレクタ１５を介して与えられた複数の信号Ｓ１、複数の信号Ｓ２、および複数の信号Ｓ３をそれぞれ複数のパッドＰに伝達させる。また、信号入出力回路２０は、クロック信号ＣＫ，ＣＫＮを生成して２つのパッドＰに与える。
【００４１】
すなわち、信号入出力回路２０は、図５に示すように、それぞれ切換回路１７からの複数の信号Ｓ１に対応して設けられた複数のバッファ回路Ｂ１と、それぞれ切換回路１８からの複数の信号Ｓ２に対応して設けられた複数のバッファ回路Ｂ２と、それぞれ切換回路１９からの複数の信号Ｓ３に対応して設けられた複数のバッファ回路Ｂ３と、クロック生成部２１と、バッファ回路Ｂ４とを含む。
【００４２】
複数のパッドＰは、それぞれ複数のバッファ回路Ｂ１に対応する複数のパッドＰ１と、それぞれ複数のバッファ回路Ｂ２に対応する複数のパッドＰ２と、それぞれ複数のバッファ回路Ｂ３に対応する複数のパッドＰ３と、バッファ回路Ｂ４に対応する２つのパッドＰ４Ａ，Ｐ４Ｂとを含む。
【００４３】
各バッファ回路Ｂ１は、切換回路１７からの信号Ｓ１を対応のパッドＰ１に伝達させる。各バッファ回路Ｂ２は、切換回路１８からの信号Ｓ２を対応のパッドＰ２に伝達させる。各バッファ回路Ｂ３は、切換回路１９からの信号Ｓ３を対応のパッドＰ３に伝達させる。クロック生成部２１は、クロック信号ＣＫを生成する。バッファ回路Ｂ４は、クロック生成部２１からのクロック信号ＣＫに応答してクロック信号ＣＫの相補信号ＣＫＮを生成し、クロック信号ＣＫ，ＣＫＮをそれぞれパッドＰ４Ａ，Ｐ４Ｂに与える。
【００４４】
信号Ｓ１に対応するバッファ回路Ｂ１は、図６に示すように、レベルアップシフタ（ＬＵ）２２，２３，２５、レベルダウンシフタ（ＬＤ）２４、バッファ２６、およびコンパレータ２７を含む。メモリコントローラ１４の電源電圧はたとえば１．０Ｖであり、半導体メモリ装置３，６の電源電圧はたとえば１．５Ｖである。
【００４５】
レベルアップシフタ２２は、メモリコントローラ１４からの信号Ｓ１の論理振幅電圧を１．０Ｖから１．５Ｖに変換してバッファ２６の入力ノードに与える。また、レベルアップシフタ２２は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号Ｓ１の論理レベルに関係なく「Ｈ」レベルの信号を出力する。パワーオンリセット信号ＰＯＲが活性化レベルにされると、リセット信号ＲＥが活性化レベルにされる。
【００４６】
レベルアップシフタ２３は、アウトプットイネーブル信号ＯＥＮの論理振幅電圧を１．０Ｖから１．５Ｖに変換してバッファ２６の制御ノードに与える。信号ＯＥＮは、信号Ｓ１を外部に出力する場合は活性化レベルの「Ｌ」レベルにされ、信号Ｓ１を外部に出力しない場合は非活性化レベルの「Ｈ」レベルにされる。また、レベルアップシフタ２３は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号ＯＥＮの論理レベルに関係なく「Ｌ」レベルを出力する。
【００４７】
バッファ２６は、半導体メモリ装置３，６の電源電圧である１．５Ｖで駆動される。バッファ２６は、レベルアップシフタ２３の出力信号２６ＯＥＮが活性化レベルの「Ｌ」レベルにされた場合は信号Ｓ１をパッドＰ１に出力し、信号２６ＯＥＮが非活性化レベルの「Ｈ」レベルにされた場合はパッドＰ１をハイ・インピーダンス状態にする。したがって、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされた場合は、信号Ｓ１，ＯＥＮの論理レベルに関係なく、パッドＰ１は「Ｈ」レベルにされる。
【００４８】
レベルダウンシフタ２４、レベルアップシフタ２５、およびコンパレータ２７は、出荷前の半導体装置１をテストするときに使用されるものであり、通常は使用されないので点線で示されている。
【００４９】
レベルアップシフタ２５は、インプットイネーブル信号ＩＥの論理振幅電圧を１．０Ｖから１．５Ｖに変換してコンパレータ２７の制御ノードに与える。信号ＩＥは、テストモード時は活性化レベルの「Ｈ」レベルにされ、通常動作時は非活性化レベルの「Ｌ」レベルにされる。また、レベルアップシフタ２５は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号ＩＥの論理レベルに関係なく「Ｌ」レベルを出力する。
【００５０】
コンパレータ２７は、半導体メモリ装置３，６の電源電圧である１．５Ｖで駆動される。コンパレータ２７は、レベルアップシフタ２５の出力信号２７ＩＥが活性化レベルの「Ｈ」レベルである場合に活性化され、外部からパッドＰ１に与えられた電圧と参照電圧Ｖｒｅｆとの高低を比較し、比較結果を示す信号を出力する。外部からパッドＰ１に与えられた電圧が参照電圧Ｖｒｅｆよりも低い場合は、コンパレータ２７の出力信号は「Ｌ」レベルになる。外部からパッドＰ１に与えられた電圧が参照電圧Ｖｒｅｆよりも高い場合は、コンパレータ２７の出力信号は「Ｈ」レベルになる。
【００５１】
レベルダウンシフタ２４は、コンパレータ２７の出力信号の論理振幅電圧を１．５Ｖから１．０Ｖに変換してテスト信号ＣＩＮを生成する。また、レベルダウンシフタ２４は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号ＩＥの論理レベルに関係なく「Ｌ」レベルを出力する。
【００５２】
信号Ｓ２に対応するバッファ回路Ｂ２の構成は、信号Ｓ１に対応するバッファ回路Ｂ１と同じ構成である。信号Ｓ２は、リセットされたときに「Ｈ」レベルにされるべき信号である。信号Ｓ１は、リセットされたときに「Ｈ」レベルでも「Ｌ」レベルでもいずれでもよい信号である。本実施の形態１では、バッファ回路Ｂ１とＢ２を同じ構成にして半導体装置１の構成を簡単化している。
【００５３】
信号Ｓ３に対応するバッファ回路Ｂ３は、図７に示すように、バッファ回路Ｂ１のレベルアップシフタ２２をレベルアップシフタ２８で置換したものである。レベルアップシフタ２８は、メモリコントローラ１４からの信号Ｓ３の論理振幅電圧を１．０Ｖから１．５Ｖに変換してバッファ２６の入力ノードに与える。また、レベルアップシフタ２８は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、信号Ｓ３の論理レベルに関係なく「Ｌ」レベルの信号を出力する。
【００５４】
またバッファ回路Ｂ４は、図８に示すように、バッファ回路Ｂ１のレベルアップシフタ２２をレベルアップシフタ２９で置換し、バッファ３０を追加したものである。レベルアップシフタ２９は、クロック生成部２１からのクロック信号ＣＫの論理振幅電圧を１．０Ｖから１．５Ｖに変換してバッファ２６の入力ノードに与える。また、レベルアップシフタ２９は、クロック信号ＣＫの相補信号ＣＫＮを生成してバッファ３０の入力ノードに与える。信号ＣＫＮの論理振幅電圧は１．５Ｖである。また、レベルアップシフタ２９は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、入力されるクロック信号ＣＫの論理レベルに関係なく、出力クロック信号ＣＫ，ＣＫＮをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに固定する。
【００５５】
バッファ２６，３０は、半導体メモリ装置３，６の電源電圧である１．５Ｖで駆動される。バッファ２６は、レベルアップシフタ２３の出力信号２６ＯＥＮが活性化レベルの「Ｌ」レベルにされた場合はクロック信号ＣＫをパッドＰ４Ａに出力し、信号２６ＯＥＮが非活性化レベルの「Ｈ」レベルにされた場合はパッドＰ４Ａをハイ・インピーダンス状態にする。
【００５６】
また、バッファ３０は、信号２６ＯＥＮが活性化レベルの「Ｌ」レベルにされた場合は信号ＣＫＮをパッドＰ４Ｂに出力し、信号２６ＯＥＮが非活性化レベルの「Ｈ」レベルにされた場合はパッドＰ４Ｂをハイ・インピーダンス状態にする。したがって、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされた場合は、入力されるクロック信号ＣＫの論理レベルに関係なく、パッドＰ４Ａ，Ｐ４Ｂはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。
【００５７】
図４に戻って、この半導体装置１は、さらにＵＳＢ（Universal  Serial  Bus）３１、ＰＣＩ（Peripheral  Component  Interconnect）  Ｅｘｐｒｅｓｓ３２、ブートＲＯＭ（Read  Only  Memory）３３、ビデオユニット３４、およびＣＰＵ（Central  Processing  Unit）３５を備え、これらはバス１３に接続されている。
【００５８】
ＵＳＢ３１は、ＵＳＢ規格のシリアルインターフェースである。ＰＣＩ  Ｅｘｐｒｅｓｓ３２は、ＰＣＩ  Ｅｘｐｒｅｓｓ規格の入出力インターフェースである。ブートＲＯＭ３３には、プログラムが格納されている。ビデオユニット３４は、画像データを発生する。ＣＰＵ３５は、ブートＲＯＭ３３から読み出されたプログラムに従って半導体チップ１０全体を制御する。
【００５９】
なお、セレクタ制御信号ＳＥをブートＲＯＭ３３に格納しておき、半導体チップ１０の起動時にブートＲＯＭ３３から読み出したセレクタ制御信号ＳＥをセレクタ１５のレジスタ１６に格納してもよい。この場合は、モード設定信号ＭＯＤＥ用の入力端子ＴＩ２が不要となる。
【００６０】
また、半導体チップ１０に電源が投入されたことに応じてパワーオンリセット信号ＰＯＲを発生するパワーオンリセット回路を半導体チップ１０に搭載し、発生した信号ＰＯＲをシステムコントローラ１２やバッファ回路Ｂ１〜Ｂ４に与えてもよい。この場合は、信号ＰＯＲ用の入力端子ＴＩ１が不要となる。
【００６１】
図９は、第１モードおよび第２モードにおける外部端子ＴＡの配列パターンを例示する図である。図９において、第１モードでは、１番目から９番目の外部端子ＴＡにそれぞれ第１グループの信号Ａ１４，ＢＡ１，Ａ１２，Ａ６，Ａ１１，Ａ１５，Ａ１０，Ａ１，Ａ４が出力され、２０番目から２９番目の外部端子ＴＡにそれぞれ第１グループの信号ＢＡ２，ＢＡ０，Ａ３，Ａ９，Ａ０，Ａ１３，Ａ５，Ａ７，Ａ２，Ａ８が出力される。
【００６２】
これに対して第２モードでは、１番目から９番目の外部端子ＴＡにそれぞれ第１グループの信号Ａ３，Ａ６，Ａ１１，Ａ１３，Ａ８，Ａ０，Ａ２，Ａ１５，Ａ４が出力され、２０番目から２９番目の外部端子ＴＡにそれぞれ第１グループの信号ＢＡ２，ＢＡ１，Ａ９，Ａ１４，ＢＡ０，Ａ１０，Ａ１２，Ａ５，Ａ１，Ａ７が出力される。このように、第１グループの信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は１〜９，２０〜２９番の外部端子ＴＡに出力され、第１モードであるか第２モードであるかで、１〜９，２０〜２９番の外部端子ＴＡに出力される信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２の順番が変更される。換言すると、第１モードであるか第２モードであるかで、信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が出力される外部端子ＴＡの順番（配列パターン）が変更される。
【００６３】
また、第１モードでは、１０〜１２，１５，１９番の外部端子ＴＡにそれぞれ第２グループの信号ＣＳＮ１，ＣＳＮ０，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮが出力される。これに対して第２モードでは、１０〜１２，１５，１９番の外部端子ＴＡにそれぞれ第２グループの信号ＣＡＳＮ，ＣＳＮ１，ＣＳＮ０，ＲＡＳＮ，ＷＥＮが出力される。このように、第２グループの信号ＣＳＮ１，ＣＳＮ０，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮは１０〜１２，１５，１９番の外部端子ＴＡに出力され、第１モードであるか第２モードであるかで、１０〜１２，１５，１９番の外部端子ＴＡに出力される信号ＣＳＮ１，ＣＳＮ０，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮの順番が変更される。換言すると、第１モードであるか第２モードであるかで、信号ＣＳＮ１，ＣＳＮ０，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮが出力される外部端子ＴＡの順番（配列パターン）が変更される。
【００６４】
また、第１モードおよび第２モードでは、１３，１４，１８番の外部端子ＴＡにそれぞれ第３グループの信号ＯＤＴ０，ＯＤＴ１，ＣＫＥが出力される。ここでは、第３グループの信号ＯＤＴ０，ＯＤＴ１，ＣＫＥの順番を変更する必要がなかったことが例示されている。なお、第３グループの信号ＯＤＴ０，ＯＤＴ１，ＣＫＥの順番を変更する必要がある場合は、切換回路１９によって変更可能である。
【００６５】
また、第１モードおよび第２モードでは、１６，１７番の外部端子ＴＡにそれぞれ第４グループのクロック信号ＣＫ，ＣＫＮが出力される。クロック信号ＣＫ，ＣＫＮはクロック生成部２１からの信号に基いて生成される互いに相補な信号であり、ＤＤＲ２−ＳＤＲＡＭやＤＤＲ３−ＳＤＲＡＭが動作する基準となるタイミングを決定する差動クロックとなる。そのため、クロック信号ＣＫ，ＣＫＮを第１〜第３グループの信号と異なる第４グループとし、セレクタ１５によるクロック信号ＣＫ，ＣＫＮの順番の変更を行なっていない。
【００６６】
図１０（ａ）〜（ｇ）は、第１モードおよび第２モードにおける１６，１７，１，１０，１３番目の外部端子ＴＡ１６，ＴＡ１７，ＴＡ１，ＴＡ１０，ＴＡ１３のレベル変化を例示するタイムチャートである。パワーオンリセット期間では、外部端子ＴＡ１６，ＴＡ１，ＴＡ１０はともに「Ｈ」レベルに固定され、外部端子ＴＡ１７，ＴＡ１３は「Ｌ」レベルに固定されている。パワーオンリセット期間が終了すると（時刻ｔ０）、外部端子ＴＡ１６，ＴＡ１７にそれぞれクロック信号ＣＫ，ＣＫＮが出力される。
【００６７】
また、第１モードにおいてパワーオンリセット期間が終了すると（時刻ｔ０）、クロック信号ＣＫ，ＣＫＮに同期して、外部端子ＴＡ１、ＴＡ１０，ＴＡ１３にそれぞれ信号Ａ１４，ＣＳＮ１，ＯＤＴ０が出力される。半導体メモリ装置３は、クロック信号ＣＫの立ち上がりエッジに同期して、信号Ａ１４，ＣＳＮ１，ＯＤＴ０をラッチする。
【００６８】
また、第２モードにおいてパワーオンリセット期間が終了すると（時刻ｔ０）、クロック信号ＣＫ，ＣＫＮに同期して、外部端子ＴＡ１、ＴＡ１０，ＴＡ１１にそれぞれ信号Ａ３，ＣＡＳＮ，ＯＤＴ０が出力される。半導体メモリ装置６は、クロック信号ＣＫの立ち上がりエッジに同期して、信号Ａ３，ＣＡＳＮ，ＯＤＴ０をラッチする。
【００６９】
図１１は、半導体装置１の動作を示すフローチャートである。図１１において、半導体装置１に電源電圧が投入されると、ステップＳＴ１においてパワーオンリセットが開始される。ステップＳＴ２において、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされてバッファ回路Ｂ１〜Ｂ４がリセット状態にされる。すなわち、バッファ回路Ｂ１，Ｂ２の出力信号が「Ｈ」レベルに固定され、バッファ回路Ｂ３の出力信号が「Ｌ」レベルに固定され、バッファ回路Ｂ４の出力信号ＣＫ，ＣＫＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに固定される。パワーオンリセット状態が所定の時間経過した後、ステップＳＴ３において、パワーオンリセットが終了する。
【００７０】
ステップＳＴ４において、半導体装置１が第１モードと第２モードのうちのいずれのモードに設定されたのかがモード設定回路１４ａによって判定される。モード設定回路１４ａは、半導体装置１が第１モードに設定されたと判定した場合、ステップＳＴ５において、セレクタ１５を第１モードに設定するためのセレクタ制御信号ＳＥを生成してレジスタ１６に格納する。レジスタ１６に第１モード用のセレクタ制御信号ＳＥが格納されると、切換回路１７〜１９によってＤＤＲ３−ＳＤＲＡＭ用の配列パターンが形成される。メモリコントローラ１４は、ステップＳＴ６においてＤＤＲ３−ＳＤＲＡＭ用の初期化処理を行なった後、ステップＳＴ９においてＤＤＲ３−ＳＤＲＡＭに対する通常のアクセスを開始する。
【００７１】
ステップＳＴ４において半導体装置１が第２モードに設定されたと判定した場合、モード設定回路１４ａは、ステップＳＴ７において、セレクタ１５を第２モードに設定するためのセレクタ制御信号ＳＥを生成してレジスタ１６に格納する。レジスタ１６に第２モード用のセレクタ制御信号ＳＥが格納されると、切換回路１７〜１９によってＤＤＲ２−ＳＤＲＡＭ用の配列パターンが形成される。メモリコントローラ１４は、ステップＳＴ８においてＤＤＲ２−ＳＤＲＡＭ用の初期化処理を行なった後、ステップＳＴ９においてＤＤＲ２−ＳＤＲＡＭに対する通常のアクセスを開始する。
【００７２】
次に、半導体装置１の外部端子ＴＡの配列パターン、半導体メモリ装置３，６の外部端子ＴＢ，ＴＣの配列パターン、マザーボード４，７の配線ＬＢ，ＬＣについて具体的に説明する。図１２は、第１モード時における半導体装置１の外部端子ＴＡの配列パターンを示す図である。図１２において、半導体装置１は５行（Ａ〜Ｅ行）、２５列に配置された複数の外部端子ＴＡを含む。ここでは、本願発明に関連する外部端子ＴＡについてのみ説明する。
【００７３】
第９列のＢ〜Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１４，ＢＡ１，Ａ１２が出力される。第１０列のＡ〜Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ６，Ａ１１，Ａ１５，Ａ１０が出力される。第１１列のＡ，Ｂ，Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１，Ａ４および第２グループＧ２の信号ＣＳＮ１が出力される。第１２列のＡ〜Ｄ行の外部端子ＴＡには、それぞれ第２グループＧ２の信号ＣＳＮ０，ＷＥＮおよび第３グループＧ３の信号ＯＤＴ０，ＯＤＴ１が出力される。第１３列のＡ，Ｃ，Ｄ行の外部端子ＴＡには、それぞれ第２グループＧ２の信号ＣＡＳＮおよび第４グループの信号ＣＫ，ＣＫＮが出力される。
【００７４】
第１４列のＡ〜Ｄ行の外部端子ＴＡには、それぞれ第３グループＧ３の信号ＣＫＥ、第２グループＧ２の信号ＲＡＳＮ、および第１グループＧ１の信号ＢＡ２，ＢＡ０が出力される。第１５列のＡ，Ｂ，Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ３，Ａ９，Ａ０が出力される。第１６列のＡ〜Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１３，Ａ５，Ａ７，Ａ２が出力される。第１７列のＢ，Ｃ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ８とリセット信号ＲＥＳＥＴＮとが出力される。なお、ＶＳＳ，ＶＳＳＱは接地電圧であり、ＶＣＣＱは電源電圧であり、ＶＲＥＦは参照電圧である。
【００７５】
また図１３は、半導体メモリ装置３（ＤＤＲ３−ＳＤＲＡＭ）の外部端子ＴＢの配列パターンを示す図である。図１３において、半導体メモリ装置３は、１６行（Ａ〜Ｈ，Ｊ〜Ｎ，Ｐ，Ｒ，Ｔ行）、６列（１〜３，７〜９列）に配置された複数の外部端子ＴＢを含む。ここでは、本願発明に関連する外部端子ＴＢについてのみ説明する。
【００７６】
なお、外部端子ＴＢの配列パターンは、ＳＤＲＡＭのデータ入出力数によって変わる。図１３では、データ入出力数が１６の場合（ＤＱＵ０〜７、ＤＱＬ０〜７）が示されている。データ入出力数が８以下の場合は、Ａ行〜Ｃ行の３行が無くなり、１３行（Ｄ〜Ｈ，Ｊ〜Ｎ，Ｐ，Ｒ，Ｔ行）、６列（１〜３，７〜９列）の配列パターンとなる（図１３中の点線で囲われた部分）。
【００７７】
また、ＤＤＲ３−ＳＤＲＡＭの配列パターンでは、Ｔ行３列、Ｔ行７列、およびＭ行７列の外部端子ＴＢがともにＮＣ（No connection）とされている場合もある。しかし、データ入出力数が８以下の場合、それらの外部端子ＴＢはそれぞれアドレス信号Ａ１３〜Ａ１５の入力に使用される。図１３では、Ｔ行３列、Ｔ行７列、およびＭ行７列の外部端子ＴＢが信号Ａ１３〜Ａ１５の入力に使用される場合が示されている。
【００７８】
第１列のＫ行の外部端子ＴＢは、信号ＯＤＴを受ける。第２列のＬ〜Ｎ，Ｐ，Ｒ，Ｔ行の外部端子ＴＢは、それぞれ信号ＣＳＮ，ＢＡ０，Ａ３，Ａ５，Ａ７，ＲＥＳＥＴＮを受ける。第３列のＪ〜Ｎ，Ｐ，Ｒ，Ｔは、それぞれ信号ＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＢＡ２，Ａ０，Ａ２，Ａ９，Ａ１３を受ける。第７列のＪ〜Ｌ，Ｎ，Ｐ，Ｒ，Ｔ行の外部端子ＴＢは、それぞれ信号ＣＫ，ＣＫＮ，Ａ１０，Ａ１５，Ａ１２，Ａ１，Ａ１１，Ａ１４を受ける。第８列のＮ，Ｐ，Ｒ，Ｔ行の外部端子ＴＢは、それぞれ信号ＢＡ１，Ａ４，Ａ６，Ａ８を受ける。第９列のＫ行の外部端子ＴＢは、信号ＣＫＥを受ける。
【００７９】
また図１４〜図１６は、それぞれマザーボード４の第１、第３、および第６レイヤを示す図である。第１レイヤはマザーボード４の表面であり、第１レイヤの下方に第３レイヤが設けられ、第３レイヤの下方に第６レイヤが設けられている。マザーボード４の第１レイヤすなわちマザーボード４の表面には、図１４に示すように、半導体装置１が搭載される矩形領域１Ａと、２つの半導体メモリ装置３が搭載される２つの矩形領域３Ａ，３Ｂとが設けられている。
【００８０】
矩形領域１Ａの短辺および長辺は、それぞれ図１４中のＸ方向およびＹ方向に向けられている。矩形領域３Ａ，３Ｂの各々の短辺および長辺は、それぞれＹ方向およびＸ方向に向けられている。矩形領域１Ａは図１４中の左側に配置され、矩形領域３Ａは図１４中の右上側に配置され、矩形領域３Ｂは図１４中の右下側に配置される。矩形領域１Ａと３Ａと３Ｂとは、互いに所定の隙間を開けて配置されている。
【００８１】
矩形領域１Ａには、５行（Ａ〜Ｅ行）、２５列の外部端子ＴＡに対応する複数の電極４１が設けられている。各電極４１は、矩形領域１Ａに搭載された半導体装置１の対応の外部端子ＴＡに半田付けされる。また、矩形領域１Ａには、複数の電極４２が分散配置されている。各電極４２は、配線によって隣接する電極４１に接続されている。
【００８２】
矩形領域３Ａには、１６行（Ａ〜Ｈ，Ｊ〜Ｎ，Ｐ，Ｒ，Ｔ行）、７列（１〜３，７〜９列）の外部端子ＴＢに対応する複数の電極４３が設けられている。各電極４３は、矩形領域３Ａに搭載された半導体メモリ装置３の対応の外部端子ＴＢに半田付けされる。また、矩形領域３Ａには、複数の電極４４が分散配置されている。各電極４４は、配線によって隣接する電極４３に接続されている。
【００８３】
また、矩形領域３Ａの２本の短辺のうちの矩形領域１Ａと反対側の短辺を横切るようにして、２８個の電極４５がＸ方向に千鳥足状に配置される。図１４中の下側の列の１４個の電極４５と、矩形領域３Ａの１〜３列の１４個の電極４３とが１４本の配線で接続される。１４個の電極４５は、それぞれ図１４中の右側から信号Ａ７，ＲＥＳＥＴＮ，Ａ５，Ａ１３，Ａ９，Ａ３，Ａ２，Ａ０，ＢＡ０，ＢＡ２，ＷＥＮ，ＯＤＴ，ＣＡＳＮ，ＲＡＳＮ用の電極４３と接続される。
【００８４】
図１４中の上側の列の１４個の電極４５と、矩形領域３Ａの２，７〜９列の１４個の電極４３とが１４本の配線で接続される。１４個の電極４５は、それぞれ図１４中の右側から信号Ａ８，Ａ１４，Ａ６，Ａ１１，Ａ１，Ａ４，Ａ１２，ＢＡ１，ＣＳＮ，Ａ１５，Ａ１０，ＣＫＥ，ＣＫＮ，ＣＫ用の電極４３と接続される。
【００８５】
矩形領域３Ｂには、１６行（Ａ〜Ｈ，Ｊ〜Ｎ，Ｐ，Ｒ，Ｔ行）、７列（１〜３，７〜９列）の外部端子ＴＢに対応する複数の電極４６が設けられている。各電極４６は、矩形領域３Ｂに搭載された半導体メモリ装置３の対応の外部端子ＴＢに半田付けされる。また、矩形領域３Ｂには、複数の電極４７が分散配置されている。各電極４７は、配線によって隣接する電極４６に接続されている。
【００８６】
また、矩形領域３Ｂの２本の短辺のうちの矩形領域１Ａと反対側の短辺を横切るようにして、２８個の電極４８がＸ方向に千鳥足状に配置される。図１４中の下側の列の１４個の電極４８と、矩形領域３Ｂの１〜３列の１４個の電極４６とが１４本の配線で接続される。１４個の電極４８は、それぞれ図１４中の右側から信号Ａ７，ＲＥＳＥＴＮ，Ａ５，Ａ１３，Ａ９，Ａ３，Ａ２，Ａ０，ＢＡ０，ＢＡ２，ＷＥＮ，ＯＤＴ，ＣＡＳＮ，ＲＡＳＮ用の電極４６と接続される。
【００８７】
図１４中の上側の列の１４個の電極４８と、矩形領域３Ａの２，７〜９列の１４個の電極４６とが１４本の配線で接続される。１４個の電極４８は、それぞれ図１４中の右側から信号Ａ８，Ａ１４，Ａ６，Ａ１１，Ａ１，Ａ４，Ａ１２，ＢＡ１，ＣＳＮ，Ａ１５，Ａ１０，ＣＫＥ，ＣＫＮ，ＣＫ用の電極４６と接続される。
【００８８】
また、２８個の電極４５と２８個の電極４８との中間の位置に２８個の電極４９が配置される。２８個の電極４９は、電極４５，４８と同様に、Ｘ方向に千鳥足状に配置される。図１４中の下側の列の１４個の電極４９のうちの７個の電極４９と、矩形領域１ＡのＡ行およびＢ行の７個の電極４１とが７本の配線で接続される。図１４中の右側から３〜６，１１，１３，１４番の７個の電極４９は、それぞれ信号Ａ５，Ａ１３，Ａ９，Ａ３，ＷＥＮ，ＣＡＳＮ，ＲＡＳＮ用の電極４１と接続される。
【００８９】
図１４中の上側の列の１４個の電極４９のうちの８個の電極４９と、矩形領域１ＡのＡ行およびＢ行の８個の電極４１とが８本の配線で接続される。図１４中の右側から１〜６，９，１２番の８個の電極４９は、それぞれ図１４中の右側から信号Ａ８，Ａ１４，Ａ６，Ａ１１，Ａ１，Ａ４，ＣＳＮ０，ＣＫＥ用の電極４１と接続される。
【００９０】
なお、図１４では、電極４１，４９間の配線のうちの第１グループの信号用の配線を実線で示し、第２グループの信号用の配線を１点鎖線で示し、第３グループの信号用の配線を点線で示している。
【００９１】
また図１５に示すように、マザーボード４の第３レイヤには、それぞれ第１レイヤの矩形領域１Ａ，３Ａ，３Ｂに対向して矩形領域１Ｂ，３Ｃ，３Ｄが設けられている。矩形領域１Ｂには、第１レイヤの各電極４２に対向して電極５２が設けられ、各電極５２はビアホールを介して対応の電極４２に接続されている。
【００９２】
また矩形領域３Ｃには、第１レイヤの各電極４４に対向して電極５４が設けられ、各電極５４はビアホールを介して対応の電極４４に接続されている。また、第１レイヤの各電極４５に対向して電極５５が設けられ、各電極５５はビアホールを介して対応の電極４５に接続されている。
【００９３】
また矩形領域３Ｄには、第１レイヤの各電極４７に対向して電極５７が設けられ、各電極５７はビアホールを介して対応の電極４７に接続されている。また、第１レイヤの各電極４８に対向して電極５８が設けられ、各電極５８はビアホールを介して対応の電極４８に接続されている。また、第１レイヤの各電極４９に対向して電極５９が設けられ、各電極５９はビアホールを介して対応の電極４９に接続されている。また、各電極５９は、配線によってＹ方向に隣接する電極５５に接続されるとともに、配線によってＹ方向に隣接する電極５８に接続されている。
【００９４】
たとえば、図１４のＢ行１７列の信号Ａ８用の電極４１は、配線を介して電極４９に接続され、その電極４９はビアホールを介して図１５の電極５９に接続される。その電極５９は配線を介して電極５５に接続され、その電極５５はビアホールを介して図１４の電極４５に接続され、その電極４５はＴ行８列の信号Ａ８用の電極４３に接続される。これにより、半導体装置１のＢ行１７列の外部端子ＴＡから出力されたアドレス信号Ａ８は、半導体メモリ装置３のＴ行８列の外部端子ＴＢに伝達される。
【００９５】
また図１６に示すように、マザーボード４の第６レイヤには、それぞれ第３レイヤの矩形領域１Ｂ，３Ｃ，３Ｄに対向して矩形領域１Ｃ，３Ｅ，３Ｆが設けられている。矩形領域１Ｃには、第３レイヤの各電極５２に対向して電極６２が設けられ、各電極６２はビアホールを介して対応の電極５２に接続されている。
【００９６】
また矩形領域３Ｅには、第３レイヤの各電極５４に対向して電極６４が設けられ、各電極６４はビアホールを介して対応の電極５４に接続されている。また、第３レイヤの各電極５５に対向して電極６５が設けられ、各電極６５はビアホールを介して対応の電極５５に接続されている。
【００９７】
また矩形領域３Ｆには、第３レイヤの各電極５７に対向して電極６７が設けられ、各電極６７はビアホールを介して対応の電極５７に接続されている。また、第３レイヤの各電極５８に対向して電極６８が設けられ、各電極６８はビアホールを介して対応の電極５８に接続されている。また、第３レイヤの各電極５９に対向して電極６９が設けられ、各電極６９はビアホールを介して対応の電極５９に接続されている。
【００９８】
図１６中の下側の列の１４個の電極６９のうちの７個の電極６９と、矩形領域１Ｃの７個の電極６２とが７本の配線で接続される。図１６中の右側から１，２，７〜１０，１２番の７個の電極６９は、それぞれ信号Ａ７，ＲＥＳＥＴＮ，Ａ２，Ａ０，ＢＡ０，ＢＡ２，ＯＤＴ０用の電極６２と接続される。
【００９９】
図１６中の上側の列の１４個の電極６９のうちの６個の電極６９と、矩形領域１Ｃの６個の電極６２とが６本の配線で接続される。図１６中の右側から７，８，１０，１１，１３，１４番の６個の電極６９は、それぞれ図１６中の右側から信号Ａ１２，ＢＡ１，Ａ１５，Ａ１０，ＣＫＮ，ＣＫ用の電極６２と接続される。
【０１００】
たとえば、図１４のＤ行９列の信号Ａ１２用の電極４１は、配線を介して隣接する電極４２に接続され、その電極４２はビアホール、電極５２、およびビアホールを介して図１６の電極６２に接続される。その電極６２は配線を介して電極６９に接続され、その電極６９はビアホールを介して図１５の電極５９に接続される。その電極５９は配線を介して電極５５に接続され、その電極５５はビアホールを介して図１４の電極４５に接続され、その電極４５はＮ行７列の信号Ａ１２用の電極４３に接続される。これにより、半導体装置１のＤ行９列の外部端子ＴＡから出力されたアドレス信号Ａ１２は、半導体メモリ装置３のＮ行７列の外部端子ＴＢに伝達される。
【０１０１】
また、図１７は、第２モード時における半導体装置１の外部端子ＴＡの配列パターンを示す図である。図１７において、半導体装置１は５行（Ａ〜Ｅ行）、２５列に配置された複数の外部端子ＴＡを含む。ここでは、本願発明に関連する外部端子ＴＡについてのみ説明する。
【０１０２】
第９列のＢ〜Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ３，Ａ６，Ａ１１が出力される。第１０列のＡ〜Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１３，Ａ８，Ａ０，Ａ２が出力される。第１１列のＡ，Ｂ，Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１５，Ａ４および第２グループＧ２の信号ＣＡＳＮが出力される。第１２列のＡ〜Ｄ行の外部端子ＴＡには、それぞれ第２グループＧ２の信号ＣＳＮ１，ＣＳＮ０および第３グループＧ３の信号ＯＤＴ０，ＯＤＴ１が出力される。第１３列のＡ，Ｃ，Ｄ行の外部端子ＴＡには、それぞれ第２グループＧ２の信号ＲＡＳＮおよび第４グループの信号ＣＫ，ＣＫＮが出力される。
【０１０３】
第１４列のＡ〜Ｄ行の外部端子ＴＡには、それぞれ第３グループＧ３の信号ＣＫＥ、第２グループＧ２の信号ＷＥＮ、および第１グループＧ１の信号ＢＡ２，ＢＡ１が出力される。第１５列のＡ，Ｂ，Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ９，Ａ１４，ＢＡ０が出力される。第１６列のＡ〜Ｄ行の外部端子ＴＡには、それぞれ第１グループＧ１の信号Ａ１０，Ａ１２，Ａ５，Ａ１が出力される。第１７列のＢ行の外部端子ＴＡには、第１グループＧ１の信号Ａ７が出力される。なお、ＶＳＳ，ＶＳＳＱは接地電圧であり、ＶＣＣＱは電源電圧であり、ＶＲＥＦは参照電圧である。
【０１０４】
また図１８は、半導体メモリ装置６（ＤＤＲ２−ＳＤＲＡＭ）の外部端子ＴＣの配列パターンを示す図である。図１８において、半導体メモリ装置６は、１５行（Ａ〜Ｈ，Ｊ〜Ｎ，Ｐ，Ｒ行）、６列（１〜３，７〜９列）に配置された複数の外部端子ＴＣを含む。ここでは、本願発明に関連する外部端子ＴＣについてのみ説明する。
【０１０５】
なお、外部端子ＴＣの配列パターンは、ＳＤＲＡＭのデータ入出力数によって変わる。図１８では、データ入出力数が１６の場合（ＤＱ０〜１５）が示されている。データ入出力数が８以下の場合は、Ａ行〜Ｄ行の４行が無くなり、１１行（Ｅ〜Ｈ，Ｊ〜Ｎ，Ｐ，Ｒ行）、６列（１〜３，７〜９列）の配列パターンとなる（図１８中の点線で囲われた部分）。
【０１０６】
また、ＤＤＲ３−ＳＤＲＡＭの配列パターンでは、Ｒ行の３，７，８列の外部端子ＴＣがともにＮＣとされている場合もある。しかし、データ入出力数が８以下の場合、それらの外部端子ＴＣはそれぞれアドレス信号Ａ１４，Ａ１５，Ａ１３の入力に使用される。図１８では、Ｒ行の３，７，８列の外部端子ＴＣが信号Ａ１４，Ａ１５，Ａ１３の入力に使用される場合が示されている。
【０１０７】
第１列のＬ行の外部端子ＴＣは、信号ＢＡ２を受ける。第２列のＫ〜Ｎ，Ｐ，Ｒ行の外部端子ＴＣは、それぞれ信号ＣＫＥ，ＢＡ０，Ａ１０，Ａ３，Ａ７，Ａ１２を受ける。第３列のＫ〜Ｎ，Ｐ，Ｒの外部端子ＴＣは、それぞれ信号ＷＥＮ，ＢＡ１，Ａ１，Ａ５，Ａ９，Ａ１４を受ける。第７列のＫ〜Ｎ，Ｐ，Ｒ行の外部端子ＴＣは、それぞれ信号ＲＡＳＮ，ＣＡＳＮ，Ａ２，Ａ６，Ａ１１，Ａ１５を受ける。第８列のＪ〜Ｎ，Ｐ，Ｒ行の外部端子ＴＣは、それぞれ信号ＣＫ，ＣＫＮ，Ａ０，Ａ４，Ａ８，Ａ１３を受ける。第９列のＫ行の外部端子ＴＣは、信号ＯＤＴを受ける。
【０１０８】
また図１９〜図２１は、それぞれマザーボード７の第１、第３、および第６レイヤを示す図である。第１レイヤはマザーボード７の表面であり、第１レイヤの下方に第３レイヤが設けられ、第３レイヤの下方に第６レイヤが設けられている。マザーボード７の第１レイヤすなわちマザーボード７の表面には、図１９に示すように、半導体装置１が搭載される矩形領域１Ａと、２つの半導体メモリ装置６が搭載される２つの矩形領域６Ａ，６Ｂとが設けられている。
【０１０９】
矩形領域１Ａの短辺および長辺は、それぞれ図１９中のＸ方向およびＹ方向に向けられている。矩形領域６Ａ，６Ｂの各々の短辺および長辺は、それぞれＹ方向およびＸ方向に向けられている。矩形領域１Ａは図１９中の左側に配置され、矩形領域６Ａは図１９中の右上側に配置され、矩形領域６Ｂは図１９中の右下側に配置される。矩形領域１Ａと６Ａと６Ｂとは、互いに所定の隙間を開けて配置されている。
【０１１０】
矩形領域１Ａには、５行（Ａ〜Ｅ行）、２５列の外部端子ＴＡに対応する複数の電極７１が設けられている。各電極７１は、矩形領域１Ａに搭載された半導体装置１の対応の外部端子ＴＡに半田付けされる。また、矩形領域１Ａには、複数の電極７２が分散配置されている。各電極７２は、配線によって隣接する電極７１に接続されている。
【０１１１】
矩形領域６Ａには、１５行（Ａ〜Ｈ，Ｊ〜Ｎ，Ｐ，Ｒ行）、７列（１〜３，７〜９列）の外部端子ＴＢに対応する複数の電極７３が設けられている。各電極７３は、矩形領域６Ａに搭載された半導体メモリ装置６の対応の外部端子ＴＣに半田付けされる。また、矩形領域６Ａには、複数の電極７４が分散配置されている。各電極７４は、配線によって隣接する電極７３に接続されている。
【０１１２】
また、矩形領域６Ａの２本の短辺のうちの矩形領域１Ａと反対側の短辺を横切るようにして、２５個の電極７５がＸ方向に千鳥足状に配置される。図１９中の下側の列の１３個の電極７５と、矩形領域６Ａの１〜３列の１３個の電極７３とが１３本の配線で接続される。１３個の電極７５は、それぞれ図１９中の右側から信号Ａ３，Ａ７，Ａ１２，Ａ１０，Ａ１４，Ａ９，Ａ５，Ａ１，ＢＡ０，ＢＡ１，ＢＡ２，ＷＥＮ，ＣＫＥ用の電極７３と接続される。
【０１１３】
図１９中の上側の列の１２個の電極７５と、矩形領域６Ａの７〜９列の１２個の電極７３とが１２本の配線で接続される。１２個の電極７５は、それぞれ図１９中の右側から信号Ａ８，Ａ１３，Ａ２，Ａ１５，Ａ１１，Ａ６，Ａ０，Ａ２，ＣＳＮ０，ＣＡＳＮ，ＯＤＴ０，ＲＡＳＮ用の電極７３と接続される。
【０１１４】
矩形領域６Ｂには、１５行（Ａ〜Ｈ，Ｊ〜Ｎ，Ｐ，Ｒ行）、７列（１〜３，７〜９列）の外部端子ＴＢに対応する複数の電極７６が設けられている。各電極７６は、矩形領域６Ｂに搭載された半導体メモリ装置６の対応の外部端子ＴＣに半田付けされる。また、矩形領域６Ｂには、複数の電極７７が分散配置されている。各電極７７は、配線によって隣接する電極７６に接続されている。
【０１１５】
また、矩形領域６Ｂの２本の短辺のうちの矩形領域１Ａと反対側の短辺を横切るようにして、２５個の電極７８がＸ方向に千鳥足状に配置される。図１９中の下側の列の１３個の電極７８と、矩形領域６Ｂの１〜３列の１３個の電極７６とが１３本の配線で接続される。１３個の電極７８は、それぞれ図１９中の右側から信号Ａ３，Ａ７，Ａ１２，Ａ１０，Ａ１４，Ａ９，Ａ５，Ａ１，ＢＡ０，ＢＡ１，ＢＡ２，ＷＥＮ，ＣＫＥ用の電極７６と接続される。
【０１１６】
図１９中の上側の列の１２個の電極７８と、矩形領域６Ａの７〜９列の１２個の電極７６とが１２本の配線で接続される。１２個の電極７８は、それぞれ図１９中の右側から信号Ａ８，Ａ１３，Ａ２，Ａ１５，Ａ１１，Ａ６，Ａ０，Ａ２，ＣＳＮ０，ＣＡＳＮ，ＯＤＴ０，ＲＡＳＮ用の電極７６と接続される。
【０１１７】
また、２５個の電極７５と２５個の電極７８との中間の位置に２５個の電極７９が配置される。２５個の電極７９は、電極７５，７８と同様に、Ｘ方向に千鳥足状に配置される。図１９中の下側の列の１３個の電極７９のうちの７個の電極７９と、矩形領域１ＡのＡ行およびＢ行の７個の電極７１とが７本の配線で接続される。図１９中の右側から１〜６，１２，１３番の７個の電極７９は、それぞれ信号Ａ３，Ａ７，Ａ１２，Ａ１０，Ａ１４，Ａ９，ＷＥＮ，ＣＫＥ用の電極７１と接続される。
【０１１８】
図１９中の上側の列の１２個の電極７９のうちの６個の電極７９と、矩形領域１ＡのＡ行およびＢ行の６個の電極７１とが６本の配線で接続される。図１９中の右側から１〜４，９，１２番の６個の電極７９は、それぞれ図１９中の右側から信号Ａ８，Ａ１３，Ａ２，Ａ１５，ＣＳＮ０，ＲＡＳＮ用の電極７１と接続される。
【０１１９】
なお、図１９では、電極７１，７９間の配線のうちの第１グループの信号用の配線を実線で示し、第２グループの信号用の配線を１点鎖線で示し、第３グループの信号用の配線を点線で示している。
【０１２０】
また図２０に示すように、マザーボード７の第３レイヤには、それぞれ第１レイヤの矩形領域１Ａ，６Ａ，６Ｂに対向して矩形領域１Ｂ，６Ｃ，６Ｄが設けられている。矩形領域１Ｂには、第１レイヤの各電極７２に対向して電極８２が設けられ、各電極８２はビアホールを介して対応の電極７２に接続されている。
【０１２１】
また矩形領域６Ｃには、第１レイヤの各電極７４に対向して電極８４が設けられ、各電極８４はビアホールを介して対応の電極７４に接続されている。また、第１レイヤの各電極７５に対向して電極８５が設けられ、各電極８５はビアホールを介して対応の電極７５に接続されている。
【０１２２】
また矩形領域６Ｄには、第１レイヤの各電極７７に対向して電極８７が設けられ、各電極８７はビアホールを介して対応の電極７７に接続されている。また、第１レイヤの各電極７８に対向して電極８８が設けられ、各電極８８はビアホールを介して対応の電極７８に接続されている。また、第１レイヤの各電極７９に対向して電極８９が設けられ、各電極８９はビアホールを介して対応の電極７９に接続されている。また、各電極８９は、配線によってＹ方向に隣接する電極８５に接続されるとともに、配線によってＹ方向に隣接する電極８８に接続されている。また、矩形領域６Ｃ，６Ｄの中間の位置に２つの電極８３が設けられる。各電極８３は、Ｙ方向に延びる配線によって対応の電極８４，８７に接続されている。
【０１２３】
たとえば、図１９のＢ行１７列の信号Ａ７用の電極７１は、配線を介して電極７９に接続され、その電極７９はビアホールを介して図２０の電極８９に接続される。その電極８９は配線を介して電極８５に接続され、その電極８５はビアホールを介して図１９の電極７５に接続され、その電極７５はＮ行２列の信号Ａ７用の電極７３に接続される。これにより、半導体装置１のＢ行１７列の外部端子ＴＡから出力されたアドレス信号Ａ７は、半導体メモリ装置６のＮ行２列の外部端子ＴＣに伝達される。
【０１２４】
また図２１に示すように、マザーボード７の第６レイヤには、それぞれ第３レイヤの矩形領域１Ｂ，６Ｃ，６Ｄに対向して矩形領域１Ｃ，６Ｅ，６Ｆが設けられている。矩形領域１Ｃには、第３レイヤの各電極８２に対向して電極９２が設けられ、各電極９２はビアホールを介して対応の電極８２に接続されている。
【０１２５】
また矩形領域６Ｅには、第３レイヤの各電極８４に対向して電極９４が設けられ、各電極９４はビアホールを介して対応の電極８４に接続されている。また、第３レイヤの各電極８５に対向して電極９５が設けられ、各電極９５はビアホールを介して対応の電極８５に接続されている。
【０１２６】
また矩形領域６Ｆには、第３レイヤの各電極８７に対向して電極９７が設けられ、各電極９７はビアホールを介して対応の電極８７に接続されている。また、第３レイヤの各電極８８に対向して電極９８が設けられ、各電極９８はビアホールを介して対応の電極８８に接続されている。また、第３レイヤの各電極８９に対向して電極９９が設けられ、各電極９９はビアホールを介して対応の電極８９に接続されている。
【０１２７】
図２１中の下側の列の１３個の電極９９のうちの５個の電極９９と、矩形領域１Ｃの５個の電極９２とが５本の配線で接続される。図２１中の右側から７〜１１番の５個の電極９９は、それぞれ信号Ａ５，Ａ１，ＢＡ０，ＢＡ１，ＢＡ２用の電極９２と接続される。
【０１２８】
図２１中の上側の列の１２個の電極９９のうちの６個の電極９９と、矩形領域１Ｃの６個の電極９２とが６本の配線で接続される。図２１中の右側から５〜８，１０，１１番の６個の電極９９は、それぞれ図２１中の右側から信号Ａ１１，Ａ６，Ａ０，Ａ２，ＣＡＳＮ，ＯＤＴ０用の電極９２と接続される。
【０１２９】
また、第３レイヤの各電極８３に対向して電極９３が設けられ、各電極９３はビアホールを介して対応の電極８３に接続されている。図２１中の２個の電極９３は、それぞれ図２１中の右側から信号ＣＫＮ，ＣＫ用の電極９２と接続される。
【０１３０】
たとえば、図１９のＤ行９列の信号Ａ１１用の電極７１は、配線を介して隣接する電極９２に接続され、その電極９２はビアホール、電極８２、およびビアホールを介して図２１の電極９２に接続される。その電極９２は配線を介して電極９９に接続され、その電極９９はビアホールを介して図２０の電極８９に接続される。その電極８９は配線を介して電極８５に接続され、その電極８５はビアホールを介して図１９の電極７５に接続され、その電極７５はＰ行７列の信号Ａ１１用の電極７３に接続される。これにより、半導体装置１のＤ行９列の外部端子ＴＡから出力されたアドレス信号Ａ１１は、半導体メモリ装置６のＰ行７列の外部端子ＴＢに伝達される。
【０１３１】
［実施の形態２］
図２２（ａ）は本発明の実施の形態２による半導体装置（ＬＳＩ)１０１を示す図であり、図２２（ｂ）（ｃ）はそれぞれ半導体モジュール１０２，１０５を示す図である。
【０１３２】
図２２（ａ）において、半導体装置１０１は、半導体チップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＤが行列状に配置されている。半導体チップは、半導体基板の表面にメモリコントローラなどを形成したものであり、パッケージ基板を介して複数の外部端子ＴＤに接続される。
【０１３３】
また図２２（ｂ）において、半導体モジュール１０２は、半導体装置１０１と１つの半導体メモリ装置３とを１枚のマザーボード１０３の表面に搭載したものである。半導体メモリ装置３は、たとえばＤＤＲ３−ＳＤＲＡＭである。半導体メモリ装置３は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子ＴＢが行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込／読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子ＴＢに接続される。
【０１３４】
半導体メモリ装置３の複数の外部端子ＴＢは、所定の配列パターンに従って配置されている。半導体メモリ装置３の外部端子ＴＢの配列パターンは固定されている。つまり、各外部端子ＴＢに入力される信号の種類は固定されている。一方、半導体装置１０１の外部端子ＴＢの配列パターンは、内蔵の切換回路により、半導体メモリ装置３の数に合せて変更される。つまり、各外部端子ＴＢから出力される信号の種類は、切換回路によって変更可能になっている。半導体装置１０１の構成は、半導体装置１の構成と同様である。
【０１３５】
マザーボード１０３には、半導体装置１０１の複数の外部端子ＴＤと半導体メモリ装置３の複数の外部端子ＴＢとを接続するための複数の配線が形成されている。半導体装置１０１の外部端子ＴＤの配列パターンは、マザーボード１０３の配線同士が同一レイヤで交差しないように設定される。半導体メモリ装置３の各外部端子ＴＢは、マザーボード１０３の配線を介して半導体装置１０１の対応の外部端子ＴＤに接続される。
【０１３６】
また図２２（ｃ）において、半導体モジュール１０５は、半導体装置１０１と４つの半導体メモリ装置３とを１枚のマザーボード１０６の表面に搭載したものである。４つの半導体メモリ装置３の外部端子ＴＢの配列パターンは同一であるが、半導体装置１０１に１つの半導体メモリ装置３を接続する場合と、半導体装置１０１に４つの半導体メモリ装置３を接続する場合とでは、配線の配置が異なる。半導体装置１０１の外部端子ＴＤの配列パターンは、内蔵の切換回路により、半導体メモリ装置３の数に応じて変更される。
【０１３７】
マザーボード１０６には、半導体装置１０１の複数の外部端子ＴＤと４つの半導体メモリ装置３の複数の外部端子ＴＢとを接続するための複数の配線が形成されている。半導体装置１０１の外部端子ＴＤの配列パターンは、マザーボード１０６の配線同士が同一レイヤで交差しないように設定される。各半導体メモリ装置３の各外部端子ＴＢは、マザーボード１０６の配線を介して半導体装置１０１の対応の外部端子ＴＤに接続される。
【０１３８】
このように、本実施の形態２では、接続される半導体メモリ装置３の数に応じて半導体装置１０１の外部端子ＴＤの配列パターンを切換えるので、半導体装置１０１の低コスト化を図ることができる。
【０１３９】
図２３（ａ）〜（ｃ）は、実施の形態２の効果を示す図である。図２３（ａ）は、半導体装置１０１と１つの半導体メモリ装置３を裏面側から見た図である。図２３（ａ）において、半導体装置１０１の四角形状の裏面には複数の外部端子ＴＤが行列状に配置されている。また、各半導体メモリ装置３の四角形状の裏面には、複数の外部端子ＴＢが行列状に配置されている。半導体装置１０１の１辺と半導体メモリ装置３の１辺とは、対向して配置されている。
【０１４０】
半導体メモリ装置３の３辺に沿って、それぞれ信号ＲＡＳ，Ａ１，Ａ２，ＣＡＳ，ＣＳ，Ａ５，ＣＫ，ＣＫＮ用の８個の外部端子ＴＢが設けられているものとする。この場合、半導体メモリ装置３の１辺に対向する半導体装置１０１の１辺に沿って、信号ＲＡＳ，Ａ１，Ａ２，ＣＡＳ，ＣＳ，Ａ５，ＣＫ，ＣＫＮ用の８個の外部端子ＴＤを設ければ、半導体装置１０１の８個の外部端子ＴＤと１つの半導体メモリ装置３の合計８個の外部端子ＴＢとを交差しない８本の配線ＬＢで接続することができる。
【０１４１】
また図２３（ｂ）は、半導体装置１０１と２つの半導体メモリ装置３を裏面側から見た図である。図２３（ｂ）において、半導体装置１０１の四角形状の裏面には複数の外部端子ＴＤが行列状に配置されている。また、各半導体メモリ装置３の四角形状の裏面には、複数の外部端子ＴＢが行列状に配置されている。半導体装置１の１辺と２つの半導体メモリ装置３の１辺とは、対向して配置されている。
【０１４２】
各半導体メモリ装置３の３辺に沿って、それぞれ信号ＲＡＳ，Ａ１，Ａ２，ＣＡＳ，ＣＳ，Ａ５，ＣＫ，ＣＫＮ用の８個の外部端子ＴＢが設けられているものとする。この場合、半導体装置１０１の外部端子ＴＤの配列パターンとして図２２（ａ）で示した配列パターンを採用して、半導体装置１０１の各外部端子ＴＤを配線ＬＢを介して対応の外部端子ＴＢに接続すると、図２２（ｂ）に示すように、多数箇所で配線ＬＢ同士が交差する。また、半導体装置１０１と半導体メモリ装置３の間を横切る９本の配線ＬＢが配置される。したがって、コスト高、伝送特性の悪化、基板面積の増大を招く。
【０１４３】
これに対して本実施の形態２では、図２３（ｃ）に示すように、半導体装置１０１と２つの半導体メモリ装置３とを接続する場合は、内蔵の切換回路により、半導体装置１０１の外部端子ＴＤの配列パターンを２つの半導体メモリ装置３の外部端子ＴＢに合せて変更するので、配線ＬＢ同士が交差する回数を減少させることができる。また、半導体装置１０１と半導体メモリ装置３が間の配線ＬＢの数を減少させることができる。たとえば、図２２（ｂ）では半導体装置１０１と半導体メモリ装置３の間に９本の配線ＬＢが設けられているのに対し、図２２（ｃ）では半導体装置１０１と半導体メモリ装置３の間に６本の配線ＬＢが設けられている。
【０１４４】
すなわち、本実施の形態２では、半導体装置１０１と１つの半導体メモリ装置３で半導体モジュール１０２を構成する場合は、半導体装置１０１はモード設定信号によって第１モードに設定される。第１モードに設定された半導体装置１０１は、１つの半導体メモリ装置３の１辺に対向する８個の外部端子ＴＤからそれぞれ信号ＲＡＳ，Ａ１，Ａ２，ＣＡＳ，ＣＳ，Ａ５，ＣＫ，ＣＫＮを出力する。したがって、マザーボード１０３には、８本の配線ＬＢを交差させることなく形成することができる。
【０１４５】
また、半導体装置１０１と２つの半導体メモリ装置３で半導体モジュール５を構成する場合は、半導体装置１０１はモード設定信号によって第２モードに設定される。第２モードに設定された半導体装置１は、２つの半導体メモリ装置３の１辺に対向する８個の外部端子ＴＤからそれぞれ信号ＣＳ，ＣＡＳ，Ａ５，ＲＡＳ，Ａ２，Ａ１，ＣＫ，ＣＫＮを出力する。この場合は、マザーボード１０６における配線ＬＢ同士の交差箇所の数を減少させるとともに、半導体装置１０１と半導体メモリ装置３の間を横切る配線ＬＢの数を減らすことができる。この実施の形態２でも、実施の形態１と同じ効果が得られる。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明でなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４７】
１，１０１  半導体装置、１Ａ〜１Ｃ，３Ａ〜３Ｆ，６Ａ〜６Ｆ  矩形領域、２，５，１０２，１０５  半導体モジュール、３，６  半導体メモリ装置、４，７，１０３，１０６  マザーボード、１０  半導体チップ、１１  半導体基板、１２  システムコントローラ、１３  バス、１４  メモリコントローラ、１４ａ  モード設定回路、１５  セレクタ、１６  レジスタ、１７〜１９  切換回路、２０  信号入出力回路、２１  クロック生成部、２２，２３，２５，２８，２９  レベルアップシフタ、２４  レベルダウンシフタ、２６，３０  バッファ、２７  コンパレータ、３１  ＵＳＢ、３２  ＰＣＩ  Ｅｘｐｒｅｓｓ、３３  ブートＲＯＭ、３４  ビデオユニット、３５  ＣＰＵ、４１〜４９，５２，５４，５５，５７〜５９，６２，６４，６５，６７〜６９，７１〜７９，８２〜８５，８７〜８９，９２〜９５，９７〜９９  電極、Ｂ１〜Ｂ４  バッファ回路、ＬＢ，ＬＣ  配線、Ｐ  パッド、ＴＡ，ＴＢ，ＴＣ，ＴＤ  外部端子、ＴＩ１，ＴＩ２  入力端子、ＴＩ２  入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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