(57)【要約】  分圧回路を集積させた集積回路（１００）は、第１抵抗（１２１）と、第２抵抗（１２２）と、制御部（１３０）と、スイッチ（１４０）と、切換部（１５０）と、を備えている。第１抵抗（１２１）および第２抵抗（１２２）は、制御部（１３０）へ供給される交流電圧を整流した電圧または直流電圧を分圧する抵抗分圧素子を構成している。スイッチ（１４０）は、抵抗分圧素子と直列に設けられ、抵抗分圧素子を通過する電流を通過させ、または遮断する。切換部（１５０）は、制御部（１３０）の駆動時は電流を通過させ、制御部（１３０）の待機時は電流を遮断するようにスイッチ（１４０）を切り換える。
2009078274.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧を整流した電圧または直流電圧を供給する高電圧ラインと接地との間の電圧を分圧する抵抗分圧素子と、
前記抵抗分圧素子に直列に接続され、前記抵抗分圧素子を介して前記高電圧ラインと接地の間にできる電流経路を遮断するスイッチと、
前記抵抗分圧素子により分圧された電圧の供給先となる半導体装置の状態に応じて前記スイッチの開閉を切り換える切換手段と、
を備えた分圧回路が、前記半導体装置と同一半導体基板に形成されたことを特徴とする集積回路。
【請求項２】
前記抵抗分圧素子は、該抵抗分圧素子の分圧比を調整する抵抗調整部を有することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記スイッチは、ＭＯＳＦＥＴであることを特徴とする請求項１に記載の集積回路。
【請求項４】
前記抵抗分圧素子を構成する少なくとも一つの抵抗が前記ＭＯＳＦＥＴに囲まれるように形成されており、該抵抗の一端が前記ＭＯＳＦＥＴのドレイン端子に接続されていることを特徴とする請求項３に記載の集積回路。
【請求項５】
前記抵抗調整部が形成された部分の前記抵抗分圧素子が前記ＭＯＳＦＥＴのソース端子に接続されていることを特徴とする請求項３に記載の集積回路。
【請求項６】
前記抵抗分圧素子の一部または全部、前記ＭＯＳＦＥＴおよびＪＦＥＴが同一半導体基板上に集積されていることを特徴とする請求項３に記載の集積回路。
【請求項７】
前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子と接続された前記抵抗分圧素子の高電位側は、前記高電圧ラインに接続される外部接続端子に接続されていることを特徴とする請求項６に記載の集積回路。
【請求項８】
前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子と接続された前記抵抗分圧素子の高電位側とは、同一の外部接続端子に接続されていることを特徴とする請求項７に記載の集積回路。
【請求項９】
前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子とに接続される前記抵抗分圧素子の高電位側が前記高電圧ラインに接続される外部接続端子に接続されていることを特徴とする請求項６に記載の集積回路。
【請求項１０】
スイッチング電源の制御ＩＣであることを特徴とする請求項１〜９のいずれか一つに記載の集積回路。
【請求項１１】
第１導電型の半導体基板の表面層に形成された第２導電型の第１半導体層と、
前記第１半導体層を覆う第１絶縁膜と、
前記第１絶縁膜に埋め込まれた高耐圧高抵抗素子と、
前記第１半導体層および前記高耐圧高抵抗素子の一端に電気的に接続された第１電極と、
前記第１半導体層から離れて前記半導体基板の表面層に形成された第２導電型の第２半導体層と、
前記第２半導体層および前記高耐圧高抵抗素子の他端に電気的に接続された第２電極と、
前記第２半導体層と接して前記半導体基板の表面層に形成された第１導電型の第３拡散層と、
前記第２半導体層から離れて前記第３拡散層の表面層に形成された第２導電型の第４拡散層と、
前記第３拡散層の、前記第２半導体層と前記第４拡散層の間の領域の上に形成された酸化膜と、
前記酸化膜の上に形成された第３電極と、
前記第４拡散層に電気的に接続された第４電極と、
を備えることを特徴とする半導体装置。
【請求項１２】
前記第１半導体層の上に形成された第１酸化膜をさらに備え、
前記第１絶縁膜は、前記第１半導体層と前記第１酸化膜を覆い、
前記高耐圧高抵抗素子は、前記第１絶縁膜の前記第１酸化膜の領域において前記第１絶縁膜に埋め込まれることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２半導体層の上に形成された第２酸化膜と、
前記第２半導体層と前記第２酸化膜を覆う第２絶縁膜と、をさらに備え、
前記第３電極は、前記酸化膜の上から前記第２酸化膜の上まで形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記第１半導体層と接して前記半導体基板の表面層に形成された第２導電型の第１高電圧印加層と、
前記第１半導体層から離れて前記第１高電圧印加層の表面層に形成され、前記第１電極と接続する第２導電型の第５拡散層と、をさらに備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記第２半導体層と接して前記半導体基板の表面層に形成された第２導電型の第２高電圧印加層と、
前記第２半導体層から離れて前記第２高電圧印加層の表面層に形成され、前記第２電極と接続する第２導電型の第６拡散層と、をさらに備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１６】
前記第２半導体層の一部と、
前記酸化膜の一部と、
前記第２高電圧印加層の一部と、
前記第２半導体層に電気的に接続する第５電極と、
前記第２高電圧印加層に電気的に接続する前記第２電極を有するＪＦＥＴをさらに備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１７】
前記第２半導体層から離れて前記第３拡散層の表面層に形成された第２導電型の第３高電圧印加層をさらに備え、
前記第４拡散層は、前記第２半導体層から離れて前記第３高電圧印加層の表面層に形成されることを特徴とする請求項１１に記載の半導体装置。
【請求項１８】
前記高耐圧高抵抗素子は、平面形状が渦巻き状をなすように形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１９】
前記高耐圧高抵抗素子は、並列に複数設けられていることを特徴とする請求項１１に記載の半導体装置。
【請求項２０】
前記第１半導体層は、不純物を添加して形成された第１拡散層であり、
前記第２半導体層は、不純物を添加して形成された第２拡散層であることを特徴とする請求項１１に記載の半導体装置。
【請求項２１】
前記第１半導体層は、エピタキシャル成長により形成された第１エピタキシャル層であり、
前記第２半導体層は、エピタキシャル成長により形成された第２エピタキシャル層であることを特徴とする請求項１１に記載の半導体装置。
【請求項２２】
前記第１エピタキシャル層と前記第２エピタキシャル層との間は、前記半導体基板の表面層に形成された第１導電型の第７拡散層で隔てられていることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記第１電極と前記ＪＦＥＴの部分の前記第２電極は、同一の端子にワイヤによって接続されていることを特徴とする請求項１６〜２２のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗が集積された集積回路および半導体装置に関する。
【背景技術】
【０００２】
従来、ＩＣ（集積回路：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）へ交流電圧を整流した電圧または直流電圧を供給するために、高電圧ラインから供給される交流電圧を整流した電圧または直流電圧を分圧する抵抗分圧素子が用いられている（たとえば下記特許文献１〜３参照。）。ここでいう高電圧ラインとは、たとえば１００Ｖ以上の高電圧を供給するラインである。【０００３】
図３４は、従来の分圧回路の要部を示す回路図である。従来の分圧回路２２００は、抵抗２２２１と、抵抗２２２２と、を備えている。分圧回路２２００の出力はＩＣ２２３０に入力されている。抵抗２２２１は、高電圧ライン２２１０とＩＣ２２３０の入力端子との間に接続されている。抵抗２２２２の一端は抵抗２２２１に接続され、抵抗２２２２の他端は接地されている。【０００４】
抵抗２２２１および抵抗２２２２は、交流電圧を整流した電圧または直流電圧を抵抗分圧する抵抗分圧素子を構成している。抵抗２２２１および抵抗２２２２は、交流電圧を整流した電圧または直流電圧をＩＣ２２３０へ入力可能な低い電圧に下げてＩＣ２２３０へ入力する。ＩＣ２２３０の入力端子は、抵抗２２２１および抵抗２２２２の中間ノードに接続されている。【０００５】
図３５は、従来のスイッチング電源を示す回路図である。図３５に示す従来のスイッチング電源は、力率改善回路１８００である。力率改善回路１８００は、たとえば、１００〜２４０Ｖの商用電源のＡＣ入力をダイオードブリッジから構成される第１整流器１８０１で全波整流し、その電圧により電源コンデンサ１８０２を充電する。そして、力率改善用制御ＩＣ１８０３によってスイッチングトランジスタ１８０４を制御して、昇圧用インダクタ１８０５に断続的な電流を流し、この断続的な電流を第２整流器１８０６と第１コンデンサ１８０７によって正弦波に変えて出力する。【０００６】
力率改善用制御ＩＣ１８０３には、ＩＮ端子１８１６が設けられている。ＩＮ端子１８１６は、電源コンデンサ１８０２に並列に接続された、２つの抵抗１８０９ａおよび抵抗１８０９ｂからなる第１抵抗分圧回路１８０９の中間ノードに接続されている。これは、交流電圧を第１整流器１８０１と電源コンデンサ１８０２により整流した電圧を、第１抵抗分圧回路１８０９によって抵抗分圧して、ＩＮ端子１８１６に入力するためである。【０００７】
そして、力率改善用制御ＩＣ１８０３は、ＩＮ端子１８１６から入力された信号に基づいて、スイッチングトランジスタ１８０４のゲート端子にパルス幅の制御信号を出力する。【０００８】
力率改善用制御ＩＣ１８０３とスイッチングトランジスタ１８０４の間には、抵抗１８１０が接続されており、この抵抗１８１０によってスイッチングトランジスタ１８０４のゲート電圧を調整する。また、抵抗１８１１は、第１整流器１８０１から出力された電圧を所望の電源電圧に下げて力率改善用制御ＩＣ１８０３へ供給する。このように、抵抗１８０９ａ，１８０９ｂ，１８１０，１８１１は、力率改善用制御ＩＣ１８０３に外付けされている。【０００９】
ここで、制御部１３０の具体的な動作について説明する。ＺＣＤ端子１８１３の電圧が低下するとＣＯＭＰ１８１４からＲＳＦＦ１８１５にセット信号が入り、スイッチングトランジスタ１８０４がターンオンする。ＩＮ端子１８１６の電圧の分圧電圧とＶＲＥＦ１８１７をＡＭＰ１８１８で比較した信号とＲＡＭＰ１８１９が発生させる三角波信号をＣＯＭＰ１８２０が比較し、ＡＭＰ１８１８の出力信号がＲＡＭＰ１８１９の信号を下回ったらＣＯＭＰ１８２０からＲＳＦＦ１８１５にリセット信号が入り、ＯＵＴ１８２１からロー信号が出て、スイッチングトランジスタ１８０４がターンオフする。また、ＩＳ端子１８２２の電圧がＶＯＣＰ１８２３を上回るとＣＯＭＰ１８２４からＲＳＦＦ１８１５にリセット信号が入り、ＯＵＴ１８２１からロー信号が出てスイッチングトランジスタ１８０４がターンオフする。【００１０】
図３６は、従来のスイッチング電源の変形例を示す回路図である。図３６に示す力率改善回路１８００において、図３５に示した力率改善回路１８００と同様の構成については同一の符号を付して説明を省略する。ここでは、第１抵抗分圧回路１８０９に加えて、力率改善用制御ＩＣ１８０３の外部において第２抵抗分圧回路１８０８が設けられている。【００１１】
具体的には、力率改善用制御ＩＣ１８０３のＭＵＬ端子１８２７は、抵抗１８０８ａおよび抵抗１８０８ｂからなる第２抵抗分圧回路１８０８の中間ノードに接続されている。これは、交流電圧を第１整流器１８０１と電源コンデンサ１８０２により整流した電圧を、第２抵抗分圧回路１８０８により抵抗分圧し、高い電圧を力率改善用制御ＩＣ１８０３に入力可能な低い電圧に下げてＭＵＬ端子１８２７に入力するためである。【００１２】
図３７は、図３４に示す従来の分圧回路の要部の変形例を示す回路図である。図３４に示した分圧回路２２００において、起動素子２２４０が備えられている。起動素子２２４０は、高電圧ライン２２１０と起動回路２２５０の入力端子との間に接続されている（たとえば下記特許文献４参照。）。【００１３】
【特許文献１】特開平１１−１５０２３４号公報
【特許文献２】特開２００５−９４８３５号公報
【特許文献３】特開２００７−１２３９２６号公報
【特許文献４】特開２００８−１５３６３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、図３４の従来技術では、高電圧ライン２２１０と接地の間に抵抗２２２１と抵抗２２２２が直列に接続されているため、ＩＣ２２３０の待機時においても抵抗２２２１および抵抗２２２２を介して高電圧ライン２２１０の高電圧入力部から接地へ直流電流が流れ続ける。このため、分圧回路２２００で電力が消費される。【００１５】
また、同様に図３５の従来技術では、抵抗１８０９ａと抵抗１８０９ｂが直列に接続されているため、力率改善用制御ＩＣ１８０３が待機時においても抵抗１８０９ａと抵抗１８０９ｂを介して直流電流が流れ続ける。このため、第１抵抗分圧回路１８０９で電力が消費される。また、第１抵抗分圧回路１８０９が力率改善用制御ＩＣ１８０３に外付けされているため、外付け部品が増えてしまい、半導体装置のコストが上昇してしまう。【００１６】
この発明は、上述した問題点を解消するものであり、交流電圧をダイオードブリッジとコンデンサにより整流した電圧や直流電圧などを供給する高電圧ラインに接続される分圧回路の消費電力を低減することを目的とする。また、分圧回路の出力が入力される半導体装置に分圧回路を集積させた集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる集積回路は、抵抗分圧素子が、交流電圧をダイオードブリッジとコンデンサで整流した電圧や直流電圧などを供給する高電圧ラインのライン電圧と接地との間の電圧を分圧する。ここでいうライン電圧は、１００Ｖ以上の電圧をいう。また、スイッチが、抵抗分圧素子を介して電源と接地の間にできる電流経路を遮断する。切換手段は、抵抗分圧素子により分圧された電圧の供給先となる集積回路の状態に応じてスイッチの開閉を切り換える。また、抵抗分圧素子、スイッチおよび切換手段によって構成される分圧回路が、電圧の供給先となる集積回路と同一半導体基板に形成されることを特徴とする。【００１８】
また、請求項２の発明にかかる集積回路は、請求項１に記載の集積回路において、前記抵抗分圧素子は、該抵抗分圧素子の分圧比を調整する抵抗調整部を有することを特徴とするスイッチが、ＭＯＳＦＥＴであることを特徴とする。【００１９】
また、請求項３の発明にかかる集積回路は、請求項１に記載の集積回路において、前記スイッチは、ＭＯＳＦＥＴであることを特徴とする。【００２０】
また、請求項４の発明にかかる集積回路は、請求項３に記載の集積回路において、前記抵抗分圧素子を構成する少なくとも一つの抵抗が前記ＭＯＳＦＥＴに囲まれるように形成されており、該抵抗の一端が前記ＭＯＳＦＥＴのドレイン端子に接続されていることを特徴とする。【００２１】
また、請求項５の発明にかかる集積回路は、請求項３に記載の集積回路において、前記抵抗調整部が形成された部分の前記抵抗分圧素子が前記ＭＯＳＦＥＴのソース端子に接続されていることを特徴とする。【００２２】
また、請求項６の発明にかかる集積回路は、請求項３に記載の集積回路において、前記抵抗分圧素子の一部または全部、前記ＭＯＳＦＥＴおよびＪＦＥＴが同一半導体基板上に集積されていることを特徴とする。【００２３】
また、請求項７の発明にかかる集積回路は、請求項６に記載の集積回路において、前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子と接続された前記抵抗分圧素子の高電位側は、前記高電圧ラインに接続される外部接続端子に接続されていることを特徴とする。【００２４】
また、請求項８の発明にかかる集積回路は、請求項７に記載の集積回路において、前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子が接続された前記抵抗分圧素子の高電位側とは、同一の外部接続端子に接続されていることを特徴とする。【００２５】
また、請求項９の発明にかかる集積回路は、請求項６に記載の集積回路において、前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子とに接続される前記抵抗分圧素子の高電位側が前記高電圧ラインに接続される外部接続端子に接続されていることを特徴とする。【００２６】
また、請求項１０の発明にかかる集積回路は、請求項１〜９のいずれか一つに記載の集積回路において、スイッチング電源の制御ＩＣであることを特徴とする。【００２７】
また、請求項１１の発明にかかる半導体装置は、第２導電型の第１半導体層が、第１導電型の半導体基板の表面層に形成される。また、第１絶縁膜が、第１半導体層を覆う。また、高耐圧高抵抗素子が、第１絶縁膜に埋め込まれる。また、第１電極が、第１半導体層および高耐圧高抵抗素子の一端に電気的に接続される。また、第２半導体層が、第１半導体層から離れて半導体基板の表面層に形成される。また、第２電極が、第２半導体層および高耐圧高抵抗素子の他端に電気的に接続される。また、第３拡散層が、第２半導体層と接して半導体基板の表面層に形成される。また、第４拡散層が、第２半導体層から離れて第３拡散層の表面層に形成される。また、酸化膜が、第３拡散層の第２半導体層と第４拡散層の間の領域の上に形成される。また、第３電極が、酸化膜の上に形成される。また、第４電極が、第４拡散層に電気的に接続されることを特徴とする。【００２８】
また、請求項１２の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、第１酸化膜が、第１半導体層の上に形成される。また、第１絶縁膜が、第１半導体層と第１酸化膜を覆う。また、高耐圧高抵抗素子が、第１絶縁膜の第１酸化膜の領域において第１絶縁膜に埋め込まれることを特徴とする。【００２９】
また、請求項１３の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、第２酸化膜が、第２半導体層の上に形成される。また、第２絶縁膜が、第２半導体層と第２酸化膜を覆う。また、第３電極が、酸化膜の上から第２酸化膜の上まで形成されることを特徴とする。【００３０】
また、請求項１４の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、第１高電圧印加層が、第１半導体層と接して半導体基板の表面層に形成される。また、第５拡散層が、第１半導体層から離れて第１高電圧印加層の表面層に形成され、第１電極と接続することを特徴とする。【００３１】
また、請求項１５の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、第２高電圧印加層が、第２半導体層と接して半導体基板の表面層に形成される。また、第６拡散層が、第２半導体層から離れて第２高電圧印加層の表面層に形成され、第２電極と接続することを特徴とする。【００３２】
また、請求項１６の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、前記第２半導体層の一部と、前記酸化膜の一部と、前記第２高電圧印加層の一部と、前記第２半導体層に電気的に接続する第５電極と、前記第２高電圧印加層に電気的に接続する前記第２電極を有するＪＦＥＴをさらに備えることを特徴とする。【００３３】
また、請求項１７の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、第３高電圧印加層が、第２半導体層から離れて第３拡散層の表面層に形成される。また、第４拡散層が、第２半導体層から離れて第３高電圧印加層の表面層に形成されることを特徴とする。【００３４】
また、請求項１８の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、高耐圧高抵抗素子が、平面形状が渦巻き状をなすように形成されていることを特徴とする。【００３５】
また、請求項１９の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、高耐圧高抵抗素子が、並列に複数設けられていることを特徴とする。【００３６】
また、請求項２０の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、前記第１半導体層は、不純物を添加して形成された第１拡散層であり、前記第２半導体層は、不純物を添加して形成された第２拡散層であることを特徴とする。【００３７】
また、請求項２１の発明にかかる半導体装置は、請求項１１に記載の半導体装置において、前記第１半導体層は、エピタキシャル成長により形成された第１エピタキシャル層であり、前記第２半導体層は、エピタキシャル成長により形成された第２エピタキシャル層であることを特徴とする。【００３８】
また、請求項２２の発明にかかる半導体装置は、請求項２１に記載の半導体装置において、前記第１エピタキシャル層と前記第２エピタキシャル層との間は、前記半導体基板の表面層に形成された第１導電型の第７拡散層で隔てられていることを特徴とする。【００３９】
また、請求項２３の発明にかかる半導体装置は、請求項１６〜２２のいずれか一つに記載の半導体装置において、前記第１電極と前記ＪＦＥＴの部分の前記第２電極は、同一の端子にワイヤによって接続されていることを特徴とする。【００４０】
この発明によれば、抵抗分圧素子と直列にスイッチを設けることで、集積回路の待機時には抵抗分圧素子を通過する電流を遮断することができる。このため、集積回路の待機時に抵抗分圧素子を介して電流が流れ続けることを防ぎ、回路の消費電力を低減することができる。また、分圧回路の出力が入力される半導体装置に分圧回路を集積させることができる。これにより、半導体装置に外付けする部品を削減することができるので、半導体装置およびこの半導体装置を用いた電源システムのコストを低減させることができる。また、抵抗分圧素子に抵抗調整部を設けることで、抵抗分圧素子の全体の抵抗値を調整することができる。これにより、交流電圧を整流した電圧または直流電圧の分圧電圧を精度良く検出することができる。また、抵抗分圧素子に電流を供給する起動素子を設けることで、回路の消費電力をさらに低減することができる。
【発明の効果】
【００４１】
以上説明したように、この発明にかかる半導体装置によれば、交流電圧を整流した電圧または直流電圧に分圧回路が接続される、この分圧回路の消費電力を低減することができるという効果を奏する。また、分圧回路の出力が入力される半導体装置に分圧回路を集積させた半導体装置を提供することができるという効果を奏する。また、半導体装置およびこれを用いたシステムのコストを低減することができるという効果を奏する。
【図面の簡単な説明】
【００４２】
【図１】図１は、この発明の実施の形態１にかかる集積回路の要部を示す回路図である。
【図２】図２は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図３】図３は、図２に示した半導体装置を切断線Ｘ−Ｘ’で切断した断面図である。
【図４】図４は、図３に示した半導体装置の変形例を示す断面図である。
【図５】図５は、図４に示した半導体装置の変形例を示す断面図である。
【図６】図６は、図５に示した半導体装置の動作（ＭＯＳＦＥＴ２２０がオン時）を示す断面図である。
【図７】図７は、図５に示した半導体装置の動作（ＭＯＳＦＥＴ２２０がオフ時）を示す断面図である。
【図８】図８は、この発明の実施の形態２にかかる半導体装置の要部を示す平面図である。
【図９】図９は、図８に示した半導体装置を切断線Ｘ−Ｘ’で切断した断面図である。
【図１０】図１０は、図８に示した半導体装置の変形例を示す平面図である。
【図１１】図１１は、図１０に示した半導体装置の変形例を示す平面図である。
【図１２】図１２は、図１０に示した半導体装置の変形例を示す平面図である。
【図１３】図１３は、この発明の実施の形態３にかかる集積回路の要部を示す回路図である。
【図１４】図１４は、この発明の実施の形態３にかかる半導体装置の要部を示す平面図である。
【図１５】図１５は、この発明の実施の形態４にかかる半導体装置の要部を示す平面図である。
【図１６】図１６は、図１５に示した半導体装置を切断線Ｘ−Ｘ’で切断した断面図である。
【図１７】図１７は、図３に示した半導体装置の変形例を示す断面図である。
【図１８】図１８は、図３に示した半導体装置の変形例を示す断面図である。
【図１９】図１９は、図３に示した半導体装置の変形例を示す断面図である。
【図２０】図２０は、この発明の実施の形態８にかかるスイッチング電源を示す回路図である。
【図２１】図２１は、この発明の実施の形態８にかかるスイッチング電源の変形例１を示す回路図である。
【図２２】図２２は、この発明の実施の形態８にかかるスイッチング電源の変形例２を示す回路図である。
【図２３】図２３は、この発明の実施の形態９にかかるスイッチング電源装置の構成を示す回路図である。
【図２４】図２４は、図１に示した半導体装置の変形例を示す断面図である。
【図２５】図２５は、半導体基板上に形成されたトリミング抵抗の要部を示す平面図である。
【図２６】図２６は、図２５に示したトリミング抵抗を切断線Ｚ−Ｚ’で切断した断面図である。
【図２７】図２７は、図２５に示したトリミング抵抗を示す回路図である。
【図２８】図２８は、図２３に示したスイッチング電源装置とは別の起動素子を備えたスイッチング電源装置を示す回路図である。
【図２９】図２９は、この発明の実施の形態１１にかかる半導体装置の要部を示す平面図である。
【図３０】図３０は、図１に示した半導体装置の変形例を示す回路図である。
【図３１】図３１は、この発明の実施の形態１２にかかる半導体装置の要部を示す平面図である。
【図３２】図３２は、図３１に示した半導体装置を切断線Ａ−Ｏで切断した断面図である。
【図３３】図３３は、図３１に示した半導体装置を切断線Ｃ−Ｃ’で切断した断面図である。
【図３４】図３４は、従来の分圧回路の要部を示す回路図である。
【図３５】図３５は、従来のスイッチング電源を示す回路図である。
【図３６】図３６は、従来のスイッチング電源の変形例を示す回路図である。
【図３７】図３７は、図３４に示す従来の分圧回路の要部の変形例を示す回路図である。
【符号の説明】
【００４３】
１  ＡＣ入力端子
３  電源コンデンサ
９  整流ダイオード
１０，１８  平滑コンデンサ
１２  ＤＣ出力端子
１３  フォトダイオード
１４  シャントレギュレータ
１７  整流ダイオード
１９，２２０  ＭＯＳＦＥＴ
２２  フォトトランジスタ
３１  制御ＩＣ
１００  集積回路
１１０  高電圧ライン
１３０  制御部
１４０，１８０９ｃ  スイッチ
１５０  切換部
２００  半導体装置
２１０  抵抗部
２１１  Ｐ型半導体基板
２１２  Ｎ型ドリフト層
２１４  第１酸化膜
２１５  第１絶縁膜
２１６，１５０１  高耐圧高抵抗素子
２１７  第１メタル配線
２１７ａ  第１ドレインコンタクト部
２１７ｂ，２１８ａ  高耐圧高抵抗コンタクト部
２１８，２１８Ａ，２１８Ｂ  第２メタル配線
２１８ｂ  第２ドレインコンタクト部
２２１  Ｎ型ドレインドリフト層
２２３  Ｐベース層
２２５  第２酸化膜
２２６  ゲート酸化膜
２２７，２２７Ａ，２２７Ｂ  ゲート電極
２２７ａ，２２９ａ  端子
２２８  第２絶縁膜
２２９，２２９Ａ，２２９Ｂ  第３メタル配線
２２９ｂ  ソースコンタクト部
２１７ｂ  コンタクト部
４０１  第１高電圧印加層
４０２  第２高電圧印加層
５０１  第３高電圧印加層
１４２１  第３抵抗
１４２２  第４抵抗
１４３０  制御部
１４４０  第２スイッチ
１４５０  第２切換部
１６０１  第４メタル配線
１６０１ａ  第３ドレインコンタクト部
１６０２  第１ワイヤ
１８００  力率改善回路
１８０１  第１整流器
１８０２  電源コンデンサ
１８０３  力率改善用制御ＩＣ
１８０４  スイッチングトランジスタ
１８０６  第２整流器
１８０８  第２抵抗分圧回路
１８０９  第１抵抗分圧回路
【発明を実施するための最良の形態】
【００４４】
以下に添付図面を参照して、この発明にかかる集積回路および半導体装置の好適な実施の形態を詳細に説明する。【００４５】
（実施の形態１）
図１は、この発明の実施の形態１にかかる集積回路の要部を示す回路図である。図１に示すように、実施の形態１にかかる集積回路１００は、第１抵抗１２１と、第２抵抗１２２と、制御部１３０と、スイッチ１４０と、切換部１５０と、を備えており、これらの各素子は同一半導体基板上に形成される。集積回路１００には、高電圧ライン１１０から、交流電圧を整流した電圧または直流電圧、が入力される。【００４６】
第１抵抗１２１の一端は高電圧ライン１１０に接続され、第１抵抗１２１の他端はスイッチ１４０の一端に接続されている。第２抵抗１２２の一端はスイッチ１４０の他端に接続され、第２抵抗１２２の他端は接地されている。第１抵抗１２１および第２抵抗１２２は、高電圧ライン１１０から入力される、交流電圧を整流した電圧または直流電圧、を抵抗分圧する抵抗分圧素子を構成している。【００４７】
第１抵抗１２１および第２抵抗１２２は、交流電圧を整流した電圧または直流電圧を制御部１３０へ入力可能な低い電圧に下げて制御部１３０へ入力する。制御部１３０は、入力された電圧を元に制御信号を出力する。制御部１３０の入力端子は、スイッチ１４０と第２抵抗１２２の中間ノードに接続されている。【００４８】
スイッチ１４０は、第１抵抗１２１と第２抵抗１２２との間に直列に接続されている。スイッチ１４０が閉状態のときに制御部１３０へ、交流電圧を整流した電圧または直流電圧、が供給され、スイッチ１４０が開状態のときに制御部１３０へ、交流電圧を整流した電圧または直流電圧、の供給が遮断される。スイッチ１４０は、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）でできている。【００４９】
スイッチ１４０を構成するＭＯＳＦＥＴにおいて、そのドレイン端子には第１抵抗１２１が接続されており、そのソース端子には第２抵抗１２２が接続されている。このＭＯＳＦＥＴは、第１抵抗１２１と一体的に構成された半導体装置２００（図２，図３参照）として構成されている。【００５０】
切換部１５０は、交流電圧を整流した電圧または直流電圧、の供給先となる回路（制御部１３０）の状態に応じてスイッチ１４０の開閉を切り換える。切換部１５０は、制御部１３０の駆動時にスイッチ１４０が閉状態、すなわちＭＯＳＦＥＴがオン状態となるように切り換え、制御部１３０の待機時にスイッチ１４０が開状態、すなわちＭＯＳＦＥＴがオフ状態となるように切り換える。たとえば、切換部１５０は、制御部１３０へ出力される駆動信号および待機信号を取得する。【００５１】
駆動信号は、待機中の制御部１３０を駆動するための信号である。待機信号は、駆動中の制御部１３０を待機させるための信号である。従って、切換部１５０が駆動信号を取得すると、スイッチ１４０が閉状態に切り換わり、第１抵抗１２１と第２抵抗１２２により分圧された、交流電圧を整流した電圧または直流電圧、が制御部１３０に印加される。一方、切換部１５０が待機信号を取得すると、スイッチ１４０が開状態に切り換わり、制御部１３０へ、交流電圧を整流した電圧または直流電圧、の供給が遮断される。【００５２】
また、スイッチ１４０が開状態のときは、高電圧ライン１１０と接地の間の、第１抵抗１２１、スイッチ１４０および第２抵抗１２２からなる電流経路が遮断されるので、高電圧ライン１１０から接地へ電流が流れるのを防ぐことができる。駆動信号や待機信号は、たとえば制御部１３０の後段の回路から出力される。【００５３】
このような集積回路１００では、抵抗分圧素子の高電位側の第１抵抗１２１を、スイッチ１４０を構成するＭＯＳＦＥＴのドレイン側に設け、かつ第１抵抗１２１の抵抗値を、第１抵抗１２１と第２抵抗１２２の合成抵抗値よりも少し小さい程度にすることで、ＭＯＳＦＥＴのソース側の抵抗値を小さくすることができる。これにより、ＭＯＳＦＥＴがオン状態となるときに、ＭＯＳＦＥＴのソース電位が高くなることを防いでいる。また、ＭＯＳＦＥＴのソース側に接続される第２抵抗１２２を、たとえば第２抵抗１２２の一部を切断し分離させることで抵抗値を調整できるように形成された抵抗（以下、トリミング抵抗とする）にすることで、第２抵抗１２２の抵抗値を調整することができる。これにより、抵抗分圧素子の全体の抵抗値と分圧比を調整することができるので、抵抗分圧素子の出力電圧（分圧電圧）を精度良く調整することができる。【００５４】
図２は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。図３は、図２に示した半導体装置を切断線Ｘ−Ｘ’で切断した断面図である。なお、図２以降の平面図においては、半導体装置２００の特徴を明瞭に示すために層間絶縁膜（第１絶縁膜２１５および第２絶縁膜２２８）を省略して示す。半導体装置２００は、第１抵抗１２１とスイッチ１４０（図１参照）を一体型にした高耐圧高抵抗一体型のＭＯＳＦＥＴである。図示していないが、切換部１５０、制御部１３０および第２抵抗１２２も同一半導体基板上に形成される。【００５５】
半導体装置２００は、一体的に構成された抵抗部２１０とＭＯＳＦＥＴ２２０を備えている。抵抗部２１０は第１抵抗１２１に相当する。ＭＯＳＦＥＴ２２０はスイッチ１４０に相当する。抵抗部２１０は、Ｐ型半導体基板２１１と、Ｎ型ドリフト層２１２と、第１ドレインＮ+層２１３と、第１酸化膜２１４と、第１絶縁膜２１５と、高耐圧高抵抗素子２１６と、第１メタル配線２１７と、第２メタル配線２１８と、を備えている。【００５６】
Ｐ型半導体基板２１１は半導体内にＰ型（第１導電型）の不純物を添加して形成された基板である。Ｎ型ドリフト層２１２（第１拡散層）は、半導体内にＮ型（第２導電型）の不純物を添加して形成された拡散層である。Ｎ型ドリフト層２１２は、Ｐ型半導体基板２１１の表面層の一部に形成されている。【００５７】
Ｎ型ドリフト層２１２は、Ｐ型半導体基板２１１に平面形状がたとえば円状をなすように形成されている。Ｎ型ドリフト層２１２のイオン注入濃度はたとえば１．０×１０12〜１．５×１０12／ｃｍ2程度である。第１ドレインＮ+層２１３（第５拡散層）は、Ｎ型ドリフト層２１２の表面層の一部に形成される。【００５８】
第１酸化膜２１４は、Ｎ型ドリフト層２１２において第１ドレインＮ+層２１３が形成されていない領域の上に形成されている。第１酸化膜２１４は、平面形状がたとえば第１ドレインＮ+層２１３を囲む円環状をなすように形成されている。第１酸化膜２１４の厚みはたとえば４０００〜８０００Å程度である。第１絶縁膜２１５は、Ｎ型ドリフト層２１２と第１酸化膜２１４を覆うように形成されている。【００５９】
高耐圧高抵抗素子２１６は、第１絶縁膜２１５における第１酸化膜２１４上の領域に埋め込まれている。高耐圧高抵抗素子２１６は、平面形状がたとえば渦巻き形状をなすように形成されている。または、高耐圧高抵抗素子２１６は、内側と外側のリング状をなす両端部と、渦巻き状をなして両端部と接続する渦巻き部とによって形成されていてもよい。【００６０】
内側のリング状の端部において第１メタル配線２１７とのコンタクト部２１７ｂを複数形成する。また、高耐圧高抵抗素子２１６は、ポリシリコンなどの薄膜抵抗によって形成されている。高耐圧高抵抗素子２１６のイオン注入濃度はたとえば１．０×１０14〜１．０×１０16／ｃｍ2程度が好ましい。イオン注入濃度を１０15／ｃｍ2台とすることで、温度依存性のほとんど無い、温度特性に優れた高耐圧高抵抗素子２１６を形成することができる。高耐圧高抵抗素子２１６のイオン注入濃度は、たとえば２．５×１０15〜３．５×１０15／ｃｍ2程度であってもよい。【００６１】
第１メタル配線２１７（第１電極）は、第１絶縁膜２１５上に形成されている。第１メタル配線２１７は、高電圧ライン１１０（図１参照）に接続されている。また、第１メタル配線２１７は、第１絶縁膜２１５を貫通する第１ドレインコンタクト部２１７ａおよび高耐圧高抵抗コンタクト部２１７ｂを有している。【００６２】
第１ドレインコンタクト部２１７ａは、第１ドレインＮ+層２１３に接続されている。第１ドレインＮ+層２１３には、交流電圧を整流した電圧または直流電圧が第１メタル配線２１７を介して印加される。高耐圧高抵抗コンタクト部２１７ｂは、高耐圧高抵抗素子２１６の内側の端部（一端）に接続されている。【００６３】
第１メタル配線２１７は、平面形状がたとえば円状をなすように形成されている。高耐圧高抵抗素子２１６の内側の端部をリング状に形成する場合、高耐圧高抵抗コンタクト部２１７ｂの平面形状は、リング状に形成してもよいし、リング状に複数個互いに離間して形成してもよい。【００６４】
第２メタル配線２１８（第２電極）は、第１絶縁膜２１５上に形成されている。また、第２メタル配線２１８は、第１絶縁膜２１５を貫通する高耐圧高抵抗コンタクト部２１８ａおよび第２ドレインコンタクト部２１８ｂを有している。高耐圧高抵抗コンタクト部２１８ａは、高耐圧高抵抗素子２１６の外側の端部（他端）に接続されている。【００６５】
第２メタル配線２１８は、平面形状がたとえば第１メタル配線２１７を囲む円環状をなすように形成されている。高耐圧高抵抗素子２１６の内側の端部をリング状に形成する場合、高耐圧高抵抗コンタクト部２１７ｂの平面形状は、リング状に形成してもよいし、リング状に複数個互いに離間して形成してもよい。【００６６】
ＭＯＳＦＥＴ２２０は、抵抗部２１０と共有のＰ型半導体基板２１１と、Ｎ型ドレインドリフト層２２１と、第２ドレインＮ+層２２２と、抵抗部２１０と共有の第２メタル配線２１８と、Ｐベース層２２３と、ソースＮ+層２２４と、第２酸化膜２２５と、ゲート酸化膜２２６と、ゲート電極２２７と、第２絶縁膜２２８と、第３メタル配線２２９と、を備えている。【００６７】
Ｎ型ドレインドリフト層２２１（第２拡散層）は、Ｐ型半導体基板２１１の表面層の一部に形成されている。Ｎ型ドレインドリフト層２２１は、Ｎ型ドリフト層２１２から離れて形成されている。Ｎ型ドレインドリフト層２２１は、平面形状がたとえばＮ型ドリフト層２１２を囲む円環状をなすように形成されている。Ｎ型ドレインドリフト層２２１のイオン注入濃度はたとえば１．０×１０12〜１．５×１０12／ｃｍ2程度である。このイオン注入は、Ｎ型ドリフト層２１２を形成する際のイオン注入としても利用できるため、Ｎ型ドレインドリフト層２２１とＮ型ドリフト層２１２とを同時に形成することが可能であり、同時に形成することにより製造工程を削減することができる。【００６８】
第２ドレインＮ+層２２２（第６拡散層）は、Ｎ型ドレインドリフト層２２１の表面層の一部に形成されている。第２ドレインＮ+層２２２は、平面形状がたとえば第１酸化膜２１４を囲む円環状をなすように形成されている。第２メタル配線２１８の第２ドレインコンタクト部２１８ｂは、第２ドレインＮ+層２２２に接続されている。第２ドレインコンタクト部２１８ｂは円環状に形成してもよいし、円環状に複数個互いに離間して形成してもよい。【００６９】
Ｐベース層２２３（第３拡散層）は、Ｐ型半導体基板２１１の表面層の一部に形成されている。Ｐベース層２２３は、Ｎ型ドレインドリフト層２２１と接し、かつＮ型ドリフト層２１２から離れて形成されている。Ｐベース層２２３は、平面形状がたとえばＮ型ドレインドリフト層２２１を囲む円環状をなすように形成されている。Ｐベース層２２３は、チャネルが形成されるチャネル領域となる。Ｐベース層２２３のイオン注入濃度はたとえば１．５×１０13〜２．５×１０13／ｃｍ2程度である。【００７０】
ソースＮ+層２２４（第４拡散層）は、Ｐベース層２２３の表面層の一部に形成されている。ソースＮ+層２２４は、Ｎ型ドレインドリフト層２２１から離れて形成されている。ソースＮ+層２２４は、平面形状がたとえばＰベース層２２３のチャネル領域を囲む円環状をなすように形成されている。【００７１】
第２酸化膜２２５は、Ｎ型ドレインドリフト層２２１において第２ドレインＮ+層２２２が形成されていない領域の上に形成されている。第２酸化膜２２５は、平面形状がたとえば第２ドレインＮ+層２２２を囲む円環状をなすように形成されている。第２酸化膜２２５の厚みはたとえば４０００〜８０００Å程度である。ゲート酸化膜２２６は、Ｐベース層２２３の、ソースＮ+層２２４とＮ型ドレインドリフト層２２１の間の領域の上と、Ｎ型ドレインドリフト層２２１の第２酸化膜２２５が形成されていない領域の上とにまたがって形成されている。【００７２】
ゲート電極２２７（第３電極）は、ゲート酸化膜２２６の上に形成されている。また、ゲート電極２２７は、切換部１５０（図１参照）に接続された端子２２７ａを有する。また、ゲート電極２２７は、ゲート酸化膜２２６の上から、第２酸化膜２２５の一部の上まで形成されている。第２絶縁膜２２８は、Ｎ型ドレインドリフト層２２１、Ｐベース層２２３、第２酸化膜２２５およびゲート電極２２７の表面を覆うように形成されている。【００７３】
第３メタル配線２２９（第４電極）は、第２絶縁膜２２８上に形成されている。また、第３メタル配線２２９は、制御部１３０（図１参照）に接続された端子２２９ａを有している。また、第３メタル配線２２９は、第２絶縁膜２２８を貫通するソースコンタクト部２２９ｂを有している。ソースコンタクト部２２９ｂは、ソースＮ+層２２４に接続されている。【００７４】
第３メタル配線２２９は、平面形状がたとえば第２メタル配線２１８を囲む円環状をなすように形成されている。ソースコンタクト部２２９ｂは円環状に形成してもよいし、円環状に複数個互いに離間して形成してもよい。【００７５】
また、前述したように、第２抵抗１２２もＰ型半導体基板２１１上に半導体装置２００とは異なる箇所に形成される。この第２抵抗１２２は、５Ｖ程度の低い電圧が印加されるため、公知の半導体基板上に酸化膜を介して形成されるポリシリコン抵抗で構成できる。たとえば、Ｐ型半導体基板２１１上に第１酸化膜２１４のような酸化膜を形成した上にポリシリコン膜を形成する。さらにその上に第１絶縁膜２１５のような絶縁膜を形成し、第１絶縁膜２１５にポリシリコン抵抗に達する孔を２つ設ける。それぞれの孔を埋め第１絶縁膜２１５上に形成される配線を２つ形成する。【００７６】
図４は、図３に示した半導体装置の変形例を示す断面図である。図４において、図３に示した構成と同様の構成については同一の符号を付して説明を省略する。図３に示した半導体装置２００において、第１高電圧印加層４０１および第２高電圧印加層４０２の少なくとも一方を設けてもよい。【００７７】
第１高電圧印加層４０１は、Ｎ型ドリフト層２１２と接してＰ型半導体基板２１１の表面層に形成されたＮ型の拡散層である。第１高電圧印加層４０１は、Ｐ型半導体基板２１１の表面層において、平面形状がたとえば円状をなすように形成されている。第１ドレインＮ+層２１３は、Ｎ型ドリフト層２１２から離れて第１高電圧印加層４０１の表面層に形成されている。第１高電圧印加層４０１によって、第１ドレインＮ+層２１３がＮ型ドリフト層２１２と電気的に接続しつつＮ型ドリフト層２１２から分離され、高耐圧高抵抗素子２１６を高耐圧化することができる。【００７８】
第２高電圧印加層４０２は、Ｎ型ドレインドリフト層２２１と接してＰ型半導体基板２１１の表面層に形成されたＮ型の拡散層である。第２高電圧印加層４０２は、Ｐ型半導体基板２１１の表面層において、平面形状がたとえばＮ型ドリフト層２１２を囲む円環状をなすように形成されている。第２ドレインＮ+層２２２は、Ｎ型ドレインドリフト層２２１から離れて第２高電圧印加層４０２の表面層に形成されている。【００７９】
第２高電圧印加層４０２によって、第２ドレインＮ+層２２２がＮ型ドレインドリフト層２２１と電気的に接続しつつＮ型ドレインドリフト層２２１から分離される。また、第２高電圧印加層４０２は、Ｎ型ドリフト層２１２から離れて形成されている。これにより、ＭＯＳＦＥＴ２２０のオフ耐圧を高耐圧化することができる。第１高電圧印加層４０１および第２高電圧印加層４０２のイオン注入濃度は、たとえば２．５×１０12〜３．５×１０12／ｃｍ2程度である。【００８０】
図５は、図４に示した半導体装置の変形例を示す断面図である。図５において、図４に示した構成と同様の構成については同一の符号を付して説明を省略する。図４に示した半導体装置２００において、さらに第３高電圧印加層５０１を設けてもよい。ここでは、ゲート酸化膜２２６の厚みを大きくしている。【００８１】
第３高電圧印加層５０１は、Ｎ型ドレインドリフト層２２１から離れてＰベース層２２３の表面層に形成されたＮ型の拡散層である。ソースＮ+層２２４は、Ｐベース層２２３から離れて第３高電圧印加層５０１の表面層に形成されている。第３高電圧印加層５０１は、Ｐ型半導体基板２１１の表面層において、平面形状がたとえばＮ型ドレインドリフト層２２１を囲む円環状をなすように形成されている。【００８２】
第３高電圧印加層５０１のイオン注入濃度はたとえば８．０×１０13〜１．２×１０14／ｃｍ2程度である。これにより、ソースＮ+層２２４を高耐圧化することができる。また、Ｐベース層２２３にチャネルが形成されるのを確保しつつ、ゲート酸化膜２２６の厚みを大きくすることができる。このため、ゲート酸化膜２２６を高耐圧化することができる。【００８３】
図６は、図５に示した半導体装置の動作（ＭＯＳＦＥＴ２２０がオン時）を示す断面図である。切換部１５０（図１参照）がゲート電極２２７に閾値電圧以上の電圧を印加する場合（ＭＯＳＦＥＴ２２０がオン時）、Ｐベース層２２３の表面付近にチャネルが形成され、Ｎ型ドレインドリフト層２２１とソースＮ+層２２４の間が導通する。この場合、高耐圧高抵抗素子２１６、Ｎ型ドレインドリフト層２２１およびＰベース層２２３のチャネルが抵抗として働く。【００８４】
Ｎ型ドレインドリフト層２２１の抵抗より高耐圧高抵抗素子２１６の抵抗の方が大きいため、図６に示すように、高耐圧高抵抗素子２１６側においてたとえば５〜５００Ｖの電位分布が形成される。これにより、高耐圧高抵抗素子２１６側で高耐圧を実現することができる。【００８５】
第１ドレインＮ+層２１３に高電圧（５００Ｖ）が印加され、第２ドレインＮ+層２２２に高耐圧高抵抗素子２１６により低下した電位（５Ｖ程度）が印加される。このため、第２高電圧印加層４０２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層は広がりが小さい。【００８６】
さらに、第２高電圧印加層４０２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層は、Ｎ型ドリフト層２１２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層に比べ広がりが小さい。よって、この２つの空乏層が繋がらない。このため、高耐圧高抵抗素子２１６および第２メタル配線２１８と並列にＮ型ドリフト層２１２と第２高電圧印加層４０２が導通することを防ぎ、高耐圧を実現することができる。【００８７】
図７は、図５に示した半導体装置の動作（ＭＯＳＦＥＴ２２０がオフ時）を示す断面図である。切換部１５０（図１参照）がゲート電極２２７に閾値電圧以上の電圧を印加しない場合は、Ｐベース層２２３にチャネルが形成されず、Ｎ型ドレインドリフト層２２１とソースＮ+層２２４の間が導通しない。この場合は、図７に示すように、高耐圧高抵抗素子２１６から第２高電圧印加層４０２まで高電位となる。このため、ＭＯＳＦＥＴ２２０側で高耐圧を実現する必要がある。【００８８】
この場合は、Ｎ型ドリフト層２１２と第２高電圧印加層４０２に対して同電位の高電圧（５００Ｖ）が印加されるため、ＭＯＳＦＥＴ２２０がオン時とは異なり、第２高電圧印加層４０２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層の広がりが大きい。【００８９】
このため、第２高電圧印加層４０２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層とＮ型ドリフト層２１２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層とが互いに繋がる。このとき、第１酸化膜２１４に電位差が生じて、第１絶縁膜２１５の破壊を防ぐことができる。【００９０】
以上のように、ＭＯＳＦＥＴ２２０がオン時は、第２高電圧印加層４０２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層と、Ｎ型ドリフト層２１２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層とが繋がらず、ＭＯＳＦＥＴ２２０がオフ時は、第２高電圧印加層４０２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層と、Ｎ型ドリフト層２１２とＰ型半導体基板とのＰＮ接合からＰ型半導体基板へ広がる空乏層とが繋がるように、Ｎ型ドリフト層２１２と第２高電圧印加層４０２の間隔を設定することによって、ＭＯＳＦＥＴ２２０がオン時とオフ時の両方の状態において高耐圧を実現することができる。【００９１】
このように、実施の形態１にかかる集積回路１００によれば、第１抵抗１２１および第２抵抗１２２によって構成される抵抗分圧素子と直列にスイッチ１４０を設け、制御部１３０の待機時にこのスイッチ１４０を開状態にすることによって、抵抗分圧素子を通過する電流を遮断することができる。このため、制御部１３０の待機時に抵抗分圧素子を介して電流が流れ続けることを防ぎ、回路の消費電力を低減することができる。また、抵抗分圧素子を通過する電流を遮断することで、抵抗分圧素子にかかる耐圧を軽減することができる。そのため、抵抗分圧素子の大きさを小さくすることができ、抵抗分圧素子に必要な素子面積を小さくすることができる。【００９２】
また、抵抗分圧素子を構成する第１抵抗１２１とスイッチ１４０とを一体的に構成された半導体装置２００として構成することで、機械的なスイッチなどの新たな構成部品を設けることなく第１抵抗１２１とスイッチ１４０とを集積回路１００に集積することができる。【００９３】
また、半導体装置２００において、第２メタル配線２１８を共有して抵抗部２１０およびＭＯＳＦＥＴ２２０を一体的に構成することで、抵抗部２１０とＭＯＳＦＥＴ２２０の接続のためにＮ型ドレインドリフト層２２１をまたがるドレインメタル配線などを設ける必要がない。このため、フィールドプレートなどの新たな構成部品を設けることなく回路の耐圧を維持することができる。【００９４】
また、第１酸化膜２１４の膜厚を前述したように厚く形成することで、第１酸化膜２１４上に形成されるメタル配線および高耐圧高抵抗素子２１６と、半導体部分との間に生じる電位差によって、第１酸化膜２１４が破壊されるのを防ぐことができる。第２酸化膜２２５の膜厚を前述したように厚く形成することで得られる効果も、第１酸化膜２１４と同様である。【００９５】
（実施の形態２）
図８は、この発明の実施の形態２にかかる半導体装置の要部を示す平面図である。また、図９は、図８に示した半導体装置を切断線Ｘ−Ｘ’で切断した断面図である。図８および図９において、図２および図３に示した構成と同様の構成については同一の符号を付して説明を省略する。図８および図９に示すように、実施の形態２にかかる半導体装置２００において、高耐圧高抵抗素子２１６は、平面形状がたとえば円環状をなすように形成されている。【００９６】
図１０は、図８に示した半導体装置の変形例を示す平面図である。図１０において、図８に示した構成と同様の構成については同一の符号を付して説明を省略する。図８においては、半導体装置２００のＰ型半導体基板２１１を除く各構成は平面形状が円状または円環状をなすように形成されているが、図１０に示すように、半導体装置２００の各構成は平面形状がトラック（楕円）状をなすように形成されてもよい。図１０に示した半導体装置２００を切断線Ｘ−Ｘ’で切断した断面図は、図９に示した断面図と同様である。【００９７】
図１１は、図１０に示した半導体装置の変形例を示す平面図である。図１１において、図１０に示した構成と同様の構成については同一の符号を付して説明を省略する。図１０においては、高耐圧高抵抗素子２１６は平面形状がトラック状をなすように形成されているが、図１１に示すように、高耐圧高抵抗素子２１６は平面形状がトラック状で、かつ渦巻き状をなすように形成されていてもよい。図１１に示した半導体装置２００を切断線Ｘ−Ｘ’で切断した断面図は、図３に示した断面図と同様である。【００９８】
図１２は、図１０に示した半導体装置の変形例を示す平面図である。図１２において、図１０に示した構成と同様の構成については同一の符号を付して説明を省略する。図１０においては、高耐圧高抵抗素子２１６は平面形状がトラック状をなすように形成されているが、図１２に示すように、高耐圧高抵抗素子２１６は平面形状がジグザグ状をなすように形成されていてもよい。この場合は、高耐圧高抵抗素子２１６は、Ｐ型半導体基板２１１の中央付近から外側に向かってジグザグ状に形成される。図１２に示した半導体装置２００を切断線Ｘ−Ｘ’で切断した断面図は、図３に示した断面図と同様である。【００９９】
このように、実施の形態２にかかる半導体装置２００によれば、実施の形態１にかかる半導体装置２００と同様に、抵抗分圧素子と直列に設けたスイッチ１４０によって、制御部１３０の待機時には抵抗分圧素子を通過する電流を遮断することで、制御部１３０の待機時に抵抗分圧素子を介して電流が流れ続けることを防ぎ、回路の消費電力を低減することができる。また、抵抗分圧素子を構成する第１抵抗１２１とスイッチ１４０とを一体的に構成された半導体装置２００として構成することで、第１抵抗１２１とスイッチ１４０とを集積回路１００に集積することができる。【０１００】
（実施の形態３）
図１３は、この発明の実施の形態３にかかる集積回路の要部を示す回路図である。図１３において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図１３に示すように、実施の形態３にかかる集積回路１００は、図１に示した集積回路１００の構成に加えて、第３抵抗１４２１および第４抵抗１４２２と、制御部１４３０と、第２スイッチ１４４０と、第２切換部１４５０と、を備えている。【０１０１】
第３抵抗１４２１、第４抵抗１４２２、制御部１４３０、第２スイッチ１４４０および第２切換部１４５０の構成は、それぞれ第１抵抗１２１、第２抵抗１２２、制御部１３０、スイッチ１４０および切換部１５０と同様である。第１抵抗１２１、スイッチ１４０、第３抵抗１４２１、第２スイッチ１４４０は、一体的に構成された半導体装置２００（図１４参照）として構成されている。【０１０２】
ここでは、２組の抵抗およびスイッチ（第１抵抗１２１、第２抵抗１２２およびスイッチ１４０の組と、第３抵抗１４２１、第４抵抗１４２２および第２スイッチ１４４０の組）を並列に設け、それぞれに制御部１３０および切換部１５０と制御部１４３０および第２切換部１４５０を設ける構成にしたが、２組の抵抗およびスイッチを共通の制御部１３０の異なる入力端子に接続し、制御部１４３０は省いた構成にしてもよい。この場合は、切換部１５０によってスイッチ１４０および第２スイッチ１４４０を同時に制御し、第２切換部１４５０は省いた構成にしてもよい。【０１０３】
図１４は、この発明の実施の形態３にかかる半導体装置の要部を示す平面図である。図１４において、図１２に示した構成と同様の構成については同一の符号を付して説明を省略する。ここでは、第２メタル配線２１８、ゲート電極２２７および第３メタル配線２２９は、平面形状が２つに分割され、それぞれトラック形状の半分の形状をなす第２メタル配線２１８Ａ，２１８Ｂ、ゲート電極２２７Ａ，２２７Ｂおよび第３メタル配線２２９Ａ，２２９Ｂが形成されている。【０１０４】
第３メタル配線２２９Ａの端子２２９ａは、制御部１３０（図１３参照）に接続されている。第３メタル配線２２９Ｂの端子２２９ａは、制御部１４３０に接続されている。ゲート電極２２７Ａの端子２２７ａは、切換部１５０に接続されている。ゲート電極２２７Ｂの端子２２７ａは、第２切換部１４５０に接続されている。高耐圧高抵抗素子２１６は、内側の端部が第１メタル配線２１７に接続され、外側の端部が第２メタル配線２１８Ａに接続されている。【０１０５】
また、ここでは、半導体装置２００は高耐圧高抵抗素子１５０１をさらに備えている。高耐圧高抵抗素子１５０１は平面形状がジグザグ状をなすように形成されている。高耐圧高抵抗素子１５０１は、内側の端部が第１メタル配線２１７に接続され、外側の端部が第２メタル配線２１８Ｂに接続されている。【０１０６】
図１４に示した半導体装置２００を切断線Ｘ−Ｘ’で切断した断面図は、図３に示した断面図において、符号２１８、２２７および２２９をそれぞれ符号２１８Ａ、２２７Ａおよび２２９Ａに置き換えた図になる。半導体装置２００を切断線Ｙ−Ｙ’で切断した断面図は、図３に示した断面図において、符号２１６、２１８、２２７および２２９をそれぞれ符号１５０１、２１８Ｂ、２２７Ｂおよび２２９Ｂに置き換えた図になる。【０１０７】
このように、第２メタル配線２１８、ゲート電極２２７および第３メタル配線２２９を２つに分割し、高耐圧高抵抗素子１５０１をさらに備えることで、並列に接続された２組の抵抗およびスイッチを一体的に構成することができる。また、各電極の分割数を増やし、高耐圧高抵抗素子をさらに設けることで、３組以上の抵抗およびスイッチを一体的に構成することができる。【０１０８】
なお、ここでは、ゲート電極２２７をゲート電極２２７Ａおよびゲート電極２２７Ｂに分割する構成について説明したが、制御部１３０が複数の入力端子を有し、２組の抵抗およびスイッチをそれぞれ制御部１３０の異なる入力端子に接続する場合は、ゲート電極２２７を分割せずに、ゲート電極２２７を切換部１５０に接続する構成にしてもよい。この場合は、第３メタル配線２２９Ａおよび第３メタル配線２２９Ｂの各端子２２９ａは、それぞれ制御部１３０の異なる入力端子に接続される。【０１０９】
このように、実施の形態３にかかる半導体装置２００によれば、実施の形態２にかかる半導体装置２００の効果を奏するとともに、高耐圧高抵抗素子２１６と並列に高耐圧高抵抗素子をさらに設けることで、複数組の抵抗およびスイッチを一体的に構成して集積回路１００に集積することができる。【０１１０】
（実施の形態４）
図１５は、この発明の実施の形態４にかかる半導体装置の要部を示す平面図である。図１６は、図１５に示した半導体装置を切断線Ｘ−Ｘ’で切断した断面図である。図１５および図１６において、図２および図３に示した構成と同様の構成については同一の符号を付して説明を省略する。実施の形態１〜３においては、抵抗部２１０とＭＯＳＦＥＴ２２０を一体的に構成することで半導体装置２００の小型化を図る場合について説明したが、抵抗部２１０とＭＯＳＦＥＴ２２０をそれぞれ分けて構成してもよい。【０１１１】
ここでは、抵抗部２１０とＭＯＳＦＥＴ２２０は、それぞれＰ型半導体基板２１１の異なる第１位置１６１０および第２位置１６２０において、平面形状がそれぞれ別のたとえば円状をなすように形成されている場合について説明する。第２メタル配線２１８は、第２ドレインコンタクト部２１８ｂを有しておらず、第４メタル配線１６０１および第１ワイヤ１６０２を介して第２ドレインＮ+層２２２、第２高電圧印加層４０２およびＮ型ドレインドリフト層２２１に電気的に接続されている。【０１１２】
ＭＯＳＦＥＴ２２０は、図２および図３に示した各構成に加えて、第４メタル配線１６０１および第１ワイヤ１６０２を備えている。Ｎ型ドレインドリフト層２２１は、平面形状が第２位置１６２０を囲むたとえば円環状をなすように形成されている。第２高電圧印加層４０２は、平面形状が第２位置１６２０を囲むたとえば円状をなすように形成されている。【０１１３】
第４メタル配線１６０１は、第２絶縁膜２２８上に形成されている。第４メタル配線１６０１は、第２位置１６２０を中心とするたとえば円状をなすように形成されている。第４メタル配線１６０１は、第２絶縁膜２２８を貫通する第３ドレインコンタクト部１６０１ａを有している。第３ドレインコンタクト部１６０１ａは、第２ドレインＮ+層２２２に接続されている。【０１１４】
第３メタル配線２２９は、平面形状が第４メタル配線１６０１を囲むたとえば円環状をなすように形成されている。第１ワイヤ１６０２は、両端部がそれぞれ第２メタル配線２１８と第４メタル配線１６０１に接続されている。【０１１５】
このように、実施の形態４にかかる半導体装置２００によれば、第１抵抗１２１および第２抵抗１２２によって構成される抵抗分圧素子と直列にスイッチ１４０を設け、制御部１３０の待機時にこのスイッチ１４０を開状態にすることによって、抵抗分圧素子を通過する電流を遮断することができる。このため、制御部１３０の待機時に抵抗分圧素子を介して電流が流れ続けることを防ぎ、回路の消費電力を低減することができる。【０１１６】
（実施の形態５）
図１７は、図３に示した半導体装置の変形例を示す断面図である。図１７において、図３に示した構成と同様の構成については同一の符号を付して説明を省略する。図３に示した半導体装置２００において、Ｎ型ドリフト層およびＮ型ドレインドリフト層（第１拡散層および第２拡散層）をエピタキシャル層で形成し、Ｎ型ドリフトエピ層３０１およびＮ型ドレインドリフトエピ層３０２としてもよい。【０１１７】
このような半導体装置２００は、Ｐ型半導体基板２１１の表面に成長させたＮ型エピタキシャル層の表面層の一部に、Ｐ型半導体基板２１１まで達するＰ型層３０３（第７拡散層）を形成することで作製することができる。Ｐ型層３０３によって、Ｐ型半導体基板２１１の表面に形成されたエピタキシャル層は、Ｎ型ドリフトエピ層３０１とＮ型ドレインドリフトエピ層３０２とに分離される。【０１１８】
このように、実施の形態５にかかる半導体装置２００によれば、実施の形態１にかかる半導体装置２００と同様の効果を得ることができる。【０１１９】
（実施の形態６）
図１８は、図３に示した半導体装置の変形例を示す断面図である。図１８において、図３に示した構成と同様の構成については同一の符号を付して説明を省略する。図３に示した半導体装置２００において、Ｐ型半導体基板２１１に形成されたトレンチ６０１の側壁および底部に沿ってＮ型ドレインドリフト層２２１を形成してもよい。トレンチ６０１の内部は、誘電体６０２で充填されている。【０１２０】
このように、実施の形態６にかかる半導体装置２００によれば、実施の形態１にかかる半導体装置２００と同様の効果を得ることができる。また、実施の形態１に比べて半導体装置２００の幅（たとえば、図２におけるＸ−Ｘ’間の距離）を小さくすることができる。【０１２１】
（実施の形態７）
図１９は、図３に示した半導体装置の変形例を示す断面図である。図１９において、図３に示した構成と同様の構成については同一の符号を付して説明を省略する。図３に示した半導体装置２００において、第５メタル配線７０１、第６メタル配線７０２および第７メタル配線７０３を設けてもよい。【０１２２】
第１メタル配線２１７、第２メタル配線２１８および第３メタル配線２２９の表面には、第３絶縁膜７０４が形成されている。第５メタル配線７０１は、第１メタル配線２１７の上に形成され、第３絶縁膜７０４を貫通するコンタクト部によって第１メタル配線２１７と電気的に接続されている。第６メタル配線７０２は、第２メタル配線２１８の上に形成され、第３絶縁膜７０４を貫通するコンタクト部によって第２メタル配線２１８と電気的に接続されている。第７メタル配線７０３は、第３メタル配線２２９の上に形成され、第３絶縁膜７０４を貫通するコンタクト部によって第３メタル配線２２９と電気的に接続されている。【０１２３】
第６メタル配線７０２と第７メタル配線７０３とは、お互いに離れて形成されている。そして、第６メタル配線７０２と第７メタル配線７０３との距離は、第２メタル配線２１８と第３メタル配線２２９の距離よりも狭く形成されている。その理由は、次の通りである。ＭＯＳＦＥＴ２２０において、メタル配線上に形成されるパッシベーション膜（図示省略）の表面では、可動イオンが蓄積されることによりソース・ドレイン間の等電位分布に歪みが生じる。第６メタル配線７０２と第７メタル配線７０３を設けてソース・ドレイン間のメタル配線の開口部を少なくし、ソース・ドレイン間の等電位分布の歪みを抑制することにより、電界集中を起こりにくくすることができるからである。また、第６メタル配線７０２と第７メタル配線７０３とは、電界集中が起こらない程度に離すことが好ましい。【０１２４】
第５メタル配線７０１と第６メタル配線７０２とはお互いに離れて形成されている。また、第５メタル配線７０１と第６メタル配線７０２とは、等電位分布の歪みに起因する電界集中が起こらない程度に離すことが好ましい。第５メタル配線７０１と第６メタル配線７０２との距離は、第１メタル配線２１７と第２メタル配線２１８との距離以上としてもよい。その理由は、抵抗部２１０では、高耐圧高抵抗素子２１６が形成されていることで、パッシベーション膜の表面に蓄積される可動イオンの影響が小さいからである。【０１２５】
このように、実施の形態７にかかる半導体装置２００によれば、実施の形態１にかかる半導体装置２００と同様の効果を得ることができる。また、ＭＯＳＦＥＴ２２０のソース・ドレイン間の等電位分布の歪みを抑制することができ、電界集中を起こりにくくすることができる。【０１２６】
（実施の形態８）
図２０は、この発明の実施の形態８にかかるスイッチング電源を示す回路図である。実施の形態８にかかるスイッチング電源は、力率改善回路１８００である。力率改善回路１８００において、図３５に示した力率改善回路１８００と同様の構成については同一の符号を付して説明を省略する。ここでは、高電圧ラインである出力電圧ラインと接続された第１抵抗分圧回路１８０９は、力率改善用制御ＩＣ１８０３の内部に設けられている。また、第１抵抗分圧回路１８０９は、スイッチ１８０９ｃを備えている。また、切換部１５０も力率改善用制御ＩＣ１８０３の内部に設けられている。【０１２７】
第１抵抗分圧回路１８０９における抵抗１８０９ａおよびスイッチ１８０９ｃは、半導体装置２００によって一体的に構成されている。第１抵抗分圧回路１８０９の半導体装置２００の第１メタル配線２１７は、ＩＮ端子１８１６を介して第２整流器１８０６の出力端子に接続されている。第１抵抗分圧回路１８０９の半導体装置２００の第３メタル配線２２９は、制御部１３０のＡＭＰ１８１８に接続されている。【０１２８】
第１抵抗分圧回路１８０９における半導体装置２００のゲート電極２２７の端子２２７ａ（図２参照）には切換部１５０（図１参照）のＮＡＮＤ回路１８２５が接続されている。切換部１５０は、力率改善用制御ＩＣ１８０３の駆動時にはゲート電極２２７の端子２２７ａに閾値電圧以上の電圧を印加し（オン）、力率改善用制御ＩＣ１８０３の待機時にはゲート電極２２７の端子２２７ａに閾値電圧以上の電圧を印加しない（オフ）。【０１２９】
ここで、制御部１３０の具体的な動作について説明する。ＺＣＤ端子１８１３の電圧が低下するとＣＯＭＰ１８１４からＲＳＦＦ１８１５にセット信号が入り、スイッチングトランジスタ１８０４がターンオンする。ＩＮ端子１８１６の電圧の分圧電圧とＶＲＥＦ１８１７をＡＭＰ１８１８で比較した信号とＲＡＭＰ１８１９が発生させる三角波信号をＣＯＭＰ１８２０が比較し、ＡＭＰ１８１８の出力信号がＲＡＭＰ１８１９の信号を下回ったらＣＯＭＰ１８２０からＲＳＦＦ１８１５にリセット信号が入り、ＯＵＴ１８２１からロー信号が出て、スイッチングトランジスタ１８０４がターンオフする。また、ＩＳ端子１８２２の電圧がＶＯＣＰ１８２３を上回るとＣＯＭＰ１８２４からＲＳＦＦ１８１５にリセット信号が入り、ＯＵＴ１８２１からロー信号が出てスイッチングトランジスタ１８０４がターンオフする。【０１３０】
つぎに、切換部１５０の具体的な動作について説明する。ＶＣＣ１８２６が一定電圧以下に低下した時、あるいはＺＣＤ端子１８１３が一定電圧以下に低下して一定時間経過した時に力率改善用制御ＩＣ１８０３が待機モードに入り、５００Ｖスイッチ１８０９ｃをＯＦＦし、高電圧ラインである出力電圧ライン（ＩＮ端子１８１６）から接地へ流れる電流経路を切断し、待機電力を削減する。逆に、ＶＣＣ１８２６が一定電圧以上に上昇した時、あるいはＺＣＤ端子１８１３が一定電圧以上に上昇した時に力率改善用制御ＩＣ１８０３が動作モードに入り、スイッチ１８０９ｃをＯＮする。【０１３１】
図２１は、この発明の実施の形態８にかかるスイッチング電源の変形例１を示す回路図である。図２１に示す力率改善回路１８００において、図２０に示した力率改善回路１８００と同様の構成については同一の符号を付して説明を省略する。ここでは、第１抵抗分圧回路１８０９に加えて、力率改善用制御ＩＣ１８０３の外部において第２抵抗分圧回路１８０８が設けられている。【０１３２】
具体的には、力率改善用制御ＩＣ１８０３のＭＵＬ端子１８２７は、抵抗１８０８ａおよび抵抗１８０８ｂからなる第２抵抗分圧回路１８０８の中間ノードに接続されている。これは、電源コンデンサ１８０２の交流電圧を整流した電圧を、第２抵抗分圧回路１８０８によって抵抗分圧して、高い電圧を力率改善用制御ＩＣ１８０３に入力可能な低い電圧に下げてＭＵＬ端子１８２７に入力するためである。【０１３３】
ここで、制御部１３０の具体的な動作について説明する。ＺＣＤ端子１８１３の電圧が低下するとＣＯＭＰ１８１４からＲＳＦＦ１８１５にセット信号が入り、スイッチングトランジスタ１８０４がターンオンする。ＩＮ端子１８１６の電圧の分圧電圧とＶＲＥＦ１８１７をＡＭＰ１８１８で比較した信号とＭＵＬ端子１８２７の電圧の抵抗分圧をＭＵＬ１８２８が乗算する。この信号とＩＳ端子１８２２の電圧、ＶＯＣＰ１８２３をＣＯＭＰ１８２０で比較し、ＩＳ端子１８２２の電圧が高くなるとＣＯＭＰ１８２０からリセット信号がＲＳＦＦ１８１５に入り、ＯＵＴ１８２１からロー信号が出て、スイッチングトランジスタ１８０４がターンオフする。【０１３４】
つぎに、切換部１５０の具体的な動作について説明する。ＶＣＣ１８２６が一定電圧以下に低下した時、あるいはＺＣＤ端子１８１３が一定電圧以下に低下して一定時間経過した時に力率改善用制御ＩＣ１８０３が待機モードに入り、５００Ｖスイッチ１８０９ｃをＯＦＦし、出力電圧ライン（ＩＮ端子１８１６）から第１抵抗分圧回路１８０９を介して接地へ流れる電流経路を切断し、待機電力を削減する。逆に、ＶＣＣ１８２６が一定電圧以上に上昇した時、あるいはＺＣＤ端子１８１３が一定電圧以上に上昇した時に力率改善用制御ＩＣ１８０３が動作モードに入り、スイッチ１８０９ｃをＯＮする。【０１３５】
図２２は、この発明の実施の形態８にかかるスイッチング電源の変形例２を示す回路図である。図２２に示す力率改善回路１８００において、図２１に示した力率改善回路１８００と同様の構成については同一の符号を付して説明を省略する。ここでは、第２抵抗分圧回路１８０８が力率改善用制御ＩＣ１８０３の内部に設けられている。【０１３６】
具体的には、力率改善用制御ＩＣ１８０３のＭＵＬ１８２８は、抵抗としての半導体装置２００および抵抗１８０８ｂからなる第２抵抗分圧回路１８０８の中間ノードに接続されている。これは、交流電圧を第１整流器１８０１と電源コンデンサ１８０２により整流した高電圧ライン（入力電圧ライン）のライン電圧を、第２抵抗分圧回路１８０８によって抵抗分圧して、高い電圧を力率改善用制御ＩＣ１８０３のＭＵＬ１８２８に入力可能な低い電圧に下げてＭＵＬ１８２８に入力するためである。【０１３７】
第２抵抗分圧回路１８０８における半導体装置２００の第１メタル配線２１７は、ＭＵＬ端子１８２７を介して第１整流器１８０１の出力端子に接続されている。第２抵抗分圧回路１８０８における半導体装置２００の第３メタル配線２２９は力率改善用制御ＩＣ１８０３のＭＵＬ１８２８に接続されている。【０１３８】
ここでは、第２抵抗分圧回路１８０８および第１抵抗分圧回路１８０９にそれぞれ半導体装置２００を設ける場合について説明したが、これらの半導体装置２００を、図１４に示した半導体装置２００を用いて一体的に構成してもよい。これにより、力率改善回路１８００の小型化を図ることができる。【０１３９】
ここで、制御部１３０の具体的な動作について説明する。ＺＣＤ端子１８１３の電圧が低下するとＣＯＭＰ１８１４からＲＳＦＦ１８１５にセット信号が入り、スイッチングトランジスタ１８０４がターンオンする。ＩＮ端子１８１６の電圧の分圧電圧とＶＲＥＦ１８１７をＡＭＰ１８１８で比較した信号とＭＵＬ端子１８２７の電圧の抵抗分圧をＭＵＬ１８２８が乗算する。この信号とＩＳ端子１８２２の電圧、ＶＯＣＰ１８２３をＣＯＭＰ１８２０で比較し、ＩＳ端子１８２２の電圧が高くなるとＣＯＭＰ１８２０からリセット信号がＲＳＦＦ１８１５に入り、ＯＵＴ１８２１からロー信号が出て、スイッチングトランジスタ１８０４がターンオフする。【０１４０】
つぎに、切換部１５０の具体的な動作について説明する。ＶＣＣ１８２６が一定電圧以下に低下した時、あるいはＺＣＤ端子１８１３が一定電圧以下に低下して一定時間経過した時に力率改善用制御ＩＣ１８０３が待機モードに入り、５００Ｖスイッチ１８０８ｃおよび１８０９ｃをＯＦＦし、入力電圧ライン（ＭＵＬ端子１８２７）から第２抵抗分圧回路１８０８を介して接地に流れる電流経路および、出力電圧ライン（ＩＮ端子１８１６）第１抵抗分圧回路１８０９を介して接地に流れる電流経路を切断し、待機電力を削減する。逆に、ＶＣＣ１８２６が一定電圧以上に上昇した時、あるいはＺＣＤ端子１８１３が一定電圧以上に上昇した時に力率改善用制御ＩＣ１８０３が動作モードに入り、スイッチ１８０９ｃをＯＮする。【０１４１】
（実施の形態９）
図２３は、この発明の実施の形態９にかかるスイッチング電源装置の構成を示す回路図である。本発明にかかる半導体装置２００は、図２３に示すようなスイッチング電源装置にも適用可能である。スイッチング電源装置は、制御ＩＣ３１内に、ＡＣ入力電圧の低下を検出するための図示しない抵抗（以下、ブラウンアウト抵抗とする）を内蔵したものである。【０１４２】
制御ＩＣ３１は、たとえば５００Ｖ程度のＶＨ端子（高耐圧入力端子）３２、フィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、制御ＩＣ３１の電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＶＨ端子３２は、電源起動時にＶＣＣ端子３５に電流を供給する端子である。ここでは、ＡＣ入力電圧を整流平滑した電圧がＶＨ端子３２に印加される。ＧＮＤ端子３７は、接地されている。【０１４３】
ＡＣ入力は、ＡＣ入力端子１を介して整流器２に供給される。整流器２は、ＡＣ入力端子１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される交流電圧を整流した電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に電圧を供給する電源となる。また、電源コンデンサ３には、制御ＩＣ３１のＶＨ端子３２が接続されている。【０１４４】
一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、制御ＩＣ３１のＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、制御ＩＣ３１のＯＵＴ端子３６に接続されている。【０１４５】
トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に並列に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続された平滑コンデンサ１８を充電する。平滑コンデンサ１８は、制御ＩＣ３１のＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。【０１４６】
トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。【０１４７】
また、整流ダイオード９のアノード端子とＤＣ出力端子１２の接続ノードには、２つの抵抗１５，１６からなる直列抵抗回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。【０１４８】
フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、制御ＩＣ３１へのフィードバック信号となる。フォトトランジスタ２２は、制御ＩＣ３１のＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。【０１４９】
制御ＩＣ３１の内部において、ＶＨ端子３２とＡＭＰ１８１８の間には、第１抵抗分圧回路１８０９が設けられている。第１抵抗分圧回路１８０９は、抵抗としての半導体装置２００および抵抗１８０９ｂから構成されている。これは、交流電圧を整流した電圧または直流電圧からなる電源コンデンサ３の電圧を、第１抵抗分圧回路１８０９によって抵抗分圧して、高い電圧をＡＭＰ１８１８に入力可能な低い電圧に下げてＡＭＰ１８１８に入力するためである。【０１５０】
第１抵抗分圧回路１８０９における半導体装置２００の第１メタル配線２１７は、整流器２の出力端子に接続されている。第１抵抗分圧回路１８０９における半導体装置２００の第３メタル配線２２９はＡＭＰ１８１８に接続されている。【０１５１】
第１抵抗分圧回路１８０９における半導体装置２００のゲート電極２２７の端子２２７ａ（図２参照）には切換部１５０（図１参照）が接続されている。切換部１５０は、制御ＩＣ３１の駆動時にはゲート電極２２７の端子２２７ａに閾値電圧以上の電圧を印加し（オン）、制御ＩＣ３１の待機時にはゲート電極２２７の端子２２７ａに閾値電圧以上の電圧を印加しない（オフ）。【０１５２】
ここで、制御部１３０の具体的な動作について説明する。ＯＳＣ１８２９からのセット信号がＲＳＦＦ１８１５に入るとＯＵＴ端子３６からハイ信号が出て、ＭＯＳＦＥＴ１９がターンオンする。ＩＳ端子３４の電圧とＦＢ端子３３の電圧をＣＯＭＰ１８２０にて比較し、ＩＳ端子３４の電圧がＦＢ端子３３の電圧を上回るとＣＯＭＰ１８２０からリセット信号がＲＳＦＦ１８１５に入り、ＯＵＴ端子３６からロー信号が出て、ＭＯＳＦＥＴ１９がターンオフする。【０１５３】
また、ＶＨ端子３２の電圧を抵抗分圧した電圧がＡＭＰ１８１８に入り、ＶＯＣＰ１８３０を減算し（たとえば特開２００５−９４８３５号公報を参照）、減算後のＶＯＣＰ１８３０をＩＳ端子３４の電圧が上回った場合も、ＣＯＭＰ１８２０からリセット信号がＲＳＦＦ１８１５に入り、ＯＵＴ端子３６からロー信号が出て、ＭＯＳＦＥＴ１９がターンオフする。【０１５４】
つぎに、切換部１５０の具体的な動作について説明する。ＶＣＣ端子３５が一定電圧以下に低下した時、あるいはＦＢ端子３３が一定電圧以下に低下して一定時間経過した時に制御ＩＣ３１が待機モードに入り、スイッチ１８０９ｃを切り、待機電力を削減する。逆に、ＶＣＣ端子３５が一定電圧以上に上昇した時、あるいはＦＢ端子３３が一定電圧以上に上昇した時に制御ＩＣ３１が動作モードに入り、スイッチ１８０９ｃをＯＮする。【０１５５】
（実施の形態１０）
図２４は、図１に示した半導体装置の変形例を示す断面図である。図２４において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図１に示した集積回路１００において、第５抵抗１２３を設けてもよい。また、第５抵抗１２３および第２抵抗１２２をトリミング抵抗としてもよい。【０１５６】
第５抵抗１２３の一端はスイッチ１４０の一端に接続され、第５抵抗１２３の他端は第２抵抗１２２の一端に接続されている。制御部１３０の入力端子は、第５抵抗１２３と第２抵抗１２２の中間ノードに接続されている。第１抵抗１２１、第２抵抗１２２および第５抵抗１２３は、高電圧ライン１１０から入力される、交流電圧を整流した電圧または直流電圧、を抵抗分圧する抵抗分圧素子を構成している。【０１５７】
図２５は、半導体基板上に形成されたトリミング抵抗の要部を示す平面図である。図２６は、図２５に示したトリミング抵抗を切断線Ｚ−Ｚ’で切断した断面図である。図２７は、図２５に示したトリミング抵抗を示す回路図である。ＭＯＳＦＥＴ２２０のソース側のＰ型半導体基板２１１の表面層に第３酸化膜８０３が形成されている。トリミング抵抗８０２は、ＭＯＳＦＥＴ２２０のソース側の第２絶縁膜２２８における第３酸化膜８０３上の領域に埋め込まれている。トリミング用メタル配線８０１は、トリミング抵抗８０２の上に形成され、第２絶縁膜２２８を貫通するコンタクト部によってトリミング抵抗８０２と電気的に接続されている。また、トリミング用メタル配線８０１は、トリミング抵抗８０２を介して第３メタル配線２２９と電気的に接続されている。【０１５８】
トリミング用メタル配線８０１は、トリミング抵抗８０２の上の複数の箇所に形成されている。複数のトリミング用メタル配線８０１の内の１つは、分圧配線８０１ｂである。各トリミング用メタル配線８０１は、トリミング抵抗８０２と離れて形成されたトリミング用切断部８０１ａ（抵抗調整部）によって電気的に接続されている。トリミング用切断部８０１ａを切断し、トリミング用メタル配線８０１の一部を分離させることで、所望の抵抗値に調整することができる。【０１５９】
このように、実施の形態１０にかかる半導体装置によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。また、第５抵抗１２３をその一部を分離させることができるトリミング抵抗として形成することで、第５抵抗１２３の抵抗値を調整することができ、抵抗分圧素子の全体の抵抗値と分圧比を調整することができる。これにより、調整後の抵抗分圧素子に、交流電圧を整流した電圧または直流電圧が高電圧ライン１１０から入力されるため、この電圧の分圧電圧を、実施の形態１よりもさらに精度良く調整することができる。【０１６０】
（実施の形態１１）
図２８は、図２３に示したスイッチング電源装置とは別の起動素子を備えたスイッチング電源装置を示す回路図である。図２８において、図２３に示した構成と同様の構成については同一の符号を付して説明を省略する。起動素子は、たとえばノーマリーオン型のＪＦＥＴ２３を設けている。【０１６１】
制御ＩＣ３１には、第１抵抗分圧回路１８０９、ＭＯＳＦＥＴ１９、ＪＦＥＴ２３、制御部１３０および切換部１５０が設けられている。第１抵抗分圧回路１８０９は、半導体装置２００の中の抵抗１８０９ａおよびスイッチ１８０９ｃと、抵抗１８０９ｂと、抵抗１８０９ｄとから構成されている。切換部１５０には、たとえば、起動回路１８３１、ＵＶＬＯ１８３２、レギュレータ１８３３、ブラウンアウトコンパレータ（以下、ＢＯコンパレータとする）１８３４および基準電源１８４０が設けられている。制御部１３０には、たとえば、発振器１８３５、ドライバ回路１８３６、出力アンプ１８３７、パルス幅変調コンパレータ（以下、ＰＷＭコンパレータとする）１８３８およびラッチ回路１８３９が設けられている。ＪＦＥＴ２３および起動回路１８３１は、電源の起動時に、ＶＣＣ端子３５に電流を供給している。【０１６２】
第１抵抗分圧回路１８０９は、図２４と同様の構成となっている。第１抵抗分圧回路１８０９における半導体装置２００の第３メタル配線２２９は、抵抗１８０９ｄを介してＢＯコンパレータ１８３４に接続されている。ＪＦＥＴ２３のドレイン端子は、第１抵抗分圧回路１８０９と並列に、ＶＨ端子３２に接続されている。ＪＦＥＴ２３のソース端子は、起動回路１８３１に接続されている。ＪＦＥＴ２３のゲート端子は接地されている。ＪＦＥＴ２３は、起動回路１８３１を介してＶＣＣ端子３５に電流を供給している。【０１６３】
ＵＶＬＯ１８３２は、ＶＣＣ端子３５および起動回路１８３１に接続されている。ＵＶＬＯ１８３２は、起動回路１８３１から供給される電流によりＶＣＣ端子３５の電圧が制御ＩＣ３１の動作に必要な電圧まで上昇すると、起動回路１８３１からＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ１８３３は、ＶＣＣ端子３５に接続されており、ＶＣＣ端子３５の電圧に基づいて、制御ＩＣ３１の各部の動作に必要な基準電圧を生成する。電源が起動した後、制御ＩＣ３１は、レギュレータ１８３３から出力される基準電圧により駆動される。【０１６４】
ＰＷＭコンパレータ１８３８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ１８３８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ１８３８の出力は、ドライバ回路１８３６に入力される。【０１６５】
ドライバ回路１８３６には、発振器１８３５が接続されており、発振器１８３５から発振信号が入力される。発振器１８３５からドライバ回路１８３６にターンオン信号が入力され、かつＰＷＭコンパレータ１８３８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路１８３６の出力信号は、ハイ状態になる。出力アンプ１８３７は、ドライバ回路１８３６から出力されるハイ状態の信号を増幅し、ＭＯＳＦＥＴ１９のゲートを駆動する。ＭＯＳＦＥＴ１９のドレイン端子はＯＵＴ端子３６と接続されており、ＭＯＳＦＥＴ１９の出力は、ＯＵＴ端子３６に出力される。【０１６６】
一方、ＰＷＭコンパレータ１８３８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ１８３８が反転し、ドライバ回路１８３６の出力信号は、ロー状態になる。出力アンプ１８３７は、ドライバ回路１８３６から出力されるロー状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ１８３８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。【０１６７】
また、ＢＯコンパレータ１８３４の反転入力端子は、基準電源１８４０に接続されている。ＢＯコンパレータ１８３４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ１８３４には、第１抵抗分圧回路１８０９によって抵抗分圧して、高い電圧をＢＯコンパレータ１８３４に入力可能な低い電圧の信号が入力される。ＢＯコンパレータ１８３４の出力は、ドライバ回路１８３６に入力される。【０１６８】
ドライバ回路１８３６からハイ状態の信号が出力されている状態で、ＢＯコンパレータ１８３４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路１８３６の出力信号は、ハイ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ１８３４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路１８３６の出力信号が反転してロー状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止する。【０１６９】
ラッチ回路１８３９は、ドライバ回路１８３６に接続されている。ラッチ回路１８３９は、二次側出力電圧の上昇、制御ＩＣ３１の発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路１８３６の出力を強制ロー状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１がリセットされるまで保持される。特に限定しないが、たとえば、制御ＩＣ３１の各回路等を構成する素子は、同一半導体基板上に形成される。【０１７０】
図２９は、この発明の実施の形態１１にかかる半導体装置の要部を示す平面図である。図２９において、図２および図３に示した構成と同様の構成については同一の符号を付して説明を省略する。半導体装置２００は、抵抗１８０９ａ（第１抵抗）およびスイッチ１８０９ｃを一体型にした高耐圧高抵抗一体型のＭＯＳＦＥＴと、ＪＦＥＴ２３（起動素子）とで構成されている。図示していないが、切換部１５０、制御部１３０および抵抗１８０９ｂ（第２抵抗）も同一半導体基板上に形成される。この高耐圧高抵抗一体型のＭＯＳＦＥＴを構成する抵抗１８０９ａを、ブラウンアウト抵抗（入力電圧検出）の高電位側の抵抗として用いている。【０１７１】
半導体装置２００は、一体型に形成された抵抗部およびＭＯＳＦＥＴとＪＦＥＴとが、それぞれＰ型半導体基板２１１の異なる第３位置１７１０および第４位置１７２０において、平面形状がそれぞれ別のたとえば円状をなすように形成されている。抵抗部は抵抗１８０９ａ（高耐圧高抵抗素子２１６）に相当する。ＭＯＳＦＥＴはスイッチ１８０９ｃ（ＭＯＳＦＥＴ２２０）に相当する。ＪＦＥＴはＪＦＥＴ２３に相当する。【０１７２】
一体型に形成された抵抗部およびＭＯＳＦＥＴは、図２に示した各構成に加えて、第２ワイヤ１７０１を備えている。抵抗部の第１メタル配線２１７は、第２ワイヤ１７０１を介して外部接続端子である端子１７０４に電気的に接続されている。端子１７０４は、ＶＨ端子３２に相当する。【０１７３】
ＪＦＥＴ２３は、第８メタル配線９０１（第５電極）、第９メタル配線１７０２および第３ワイヤ１７０３を備えている。ＪＦＥＴ２３の第９メタル配線１７０２は、第３ワイヤ１７０３を介して端子１７０４に電気的に接続されている。【０１７４】
第８メタル配線９０１は、平面形状が第９メタル配線１７０２を囲むたとえば円環状をなすように形成されている。また、第８メタル配線９０１は、たとえば起動回路（図２８参照）に接続された図示省略した端子を有している。また、第８メタル配線９０１は、ソースコンタクト部９０２を介して半導体基板２１１の表面層に形成されたたとえばソースＮ+層に接続されている。【０１７５】
第９メタル配線１７０２は、第４位置１７２０を中心とするたとえば円状をなすように形成されている。第９メタル配線１７０２は、コンタクト部を介して半導体基板２１１の表面層に形成されたたとえばドレインＮ+層に接続されている。【０１７６】
このように、実施の形態１１にかかる半導体装置２００によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。また、起動素子としてＪＦＥＴ２３を用いた回路においても第１抵抗分圧回路１８０９を設けることができ、実施の形態９にかかる半導体装置と同様の効果を得ることができる。また、制御ＩＣ３１内にＪＦＥＴ２３を形成することで、制御ＩＣ３１を実装するたとえばプリント配線板などの面積を小さくすることができる。また、起動素子を、抵抗１８０９ａおよびスイッチ１８０９ｃと同一半導体基板上に形成することにより、接続端子数を増やすことなく機能を追加することができる。また、抵抗１８０９ａおよびスイッチ１８０９ｃを一体型にした高耐圧高抵抗一体型のＭＯＳＦＥＴの一部をブラウンアウト抵抗の高電位側の抵抗とすることで、起動素子のオフ時に抵抗分圧回路に流れる電流を遮断することができ、実施の形態１よりもさらに消費電力を低減することができる。【０１７７】
（実施の形態１２）
図３０は、図１に示した半導体装置の変形例を示す回路図である。図３０において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図１に示した半導体装置２００に、起動素子１６０を一体に形成したものである。また、図１に示した集積回路１００において、第５抵抗１２３を形成したものである。この第５抵抗は形成しない場合もある。【０１７８】
第５抵抗１２３は、図２４と同様に接続される。起動素子１６０は、第１抵抗１２１と、たとえば起動回路を接続する接続端子との間に直列に接続されている。起動素子１６０は、接続端子を介してたとえばＶＣＣ端子に電流を供給している。起動素子１６０は、たとえばノーマリーオン型のＪＦＥＴでできている。【０１７９】
起動素子１６０を構成するＪＦＥＴにおいて、そのドレイン端子には第１抵抗１２１が接続されており、そのソース端子にはたとえば起動回路を接続する接続端子が備えられている。ＪＦＥＴのゲート端子は接地されている。また、スイッチ１４０を構成するＭＯＳＦＥＴと並列に接続されている。このＪＦＥＴは、ＭＯＳＦＥＴおよび第１抵抗１２１と一体的に構成された半導体装置２００（図３１〜図３３参照）として構成されている。【０１８０】
図３１は、この発明の実施の形態１２にかかる半導体装置の要部を示す平面図である。図３２は、図３１に示した半導体装置を切断線Ａ−Ｏで切断した断面図である。図３３は、図３１に示した半導体装置を切断線Ｃ−Ｃ’で切断した断面図である。図３１に示した半導体装置を切断線Ｂ−Ｏで切断した断面図は、図５と同様である。実施の形態１２において、図５に示した構成と同様の構成については同一の符号を付して説明を省略する。実施の形態１１においては、一体的に形成された第１抵抗１２１およびスイッチ１４０と分けて起動素子１６０を形成した構成の半導体装置２００について説明したが、半導体装置２００を、第１抵抗１２１、スイッチ１４０および起動素子１６０（図３０参照）を一体型にした高耐圧高抵抗一体型のＭＯＳＦＥＴとしてもよい。このＭＯＳＦＥＴの一部にはＪＦＥＴが形成されている。図示していないが、切換部１５０、制御部１３０および第２抵抗１２２も同一半導体基板上に形成される。【０１８１】
半導体装置２００は、一体的に構成された抵抗部２１０、ＭＯＳＦＥＴ２２０（図５参照）およびＪＦＥＴ２３０を備えている。抵抗部２１０は第１抵抗１２１に相当する。ＭＯＳＦＥＴ２２０はスイッチ１４０に相当する。ＪＦＥＴ２３０は、起動素子１６０に相当する。ＭＯＳＦＥＴ２２０が構成されている部分の半導体装置２００は、図５と同様の構成である。第３高電圧印加層５０１は、ＭＯＳＦＥＴ２２０にのみ形成されている。ＪＦＥＴ２３０が構成されている切断線Ａ−Ｏの半導体装置２００の抵抗部２１０は、図５と同様の構成である。【０１８２】
ＪＦＥＴ２３０は、抵抗部２１０と共有のＰ型半導体基板２１１と、Ｎ型ドレインドリフト層２２１と、第２ドレインＮ+層２２２と、抵抗部２１０と共有の第２メタル配線２１８と、ソースＮ+層２２４と、第２酸化膜２２５と、ゲート電極２２７と、第２絶縁膜２２８と、第８メタル配線９０１と、を備えている。ＪＦＥＴ２３０のそれぞれの要素は、ＭＯＳＦＥＴ２２０と共有である（第８メタル配線９０１を除く）。【０１８３】
ソースＮ+層２２４（第４拡散層）は、Ｎ型ドレインドリフト層２２１の表面層の一部に形成されている。第２酸化膜２２５は、Ｎ型ドレインドリフト層２２１において第２ドレインＮ+層２２２およびソースＮ+層２２４が形成されていない領域の上に形成されている。ゲート電極２２７（第３電極）は、第２酸化膜２２５の上に形成されている。【０１８４】
第８メタル配線９０１（第５電極）は、第２絶縁膜２２８上に形成されている。また、第８メタル配線９０１は、たとえば起動回路（図３０参照）に接続された端子９０１ａを有している。また、第８メタル配線９０１は、第２絶縁膜２２８を貫通するソースコンタクト部９０２を有している。ソースコンタクト部９０２は、ソースＮ+層２２４に接続されている。【０１８５】
実施の形態１２において、高耐圧高抵抗素子２１６は、実施の形態１と同様に、たとえば渦巻き状に形成されている。高耐圧高抵抗素子２１６には、高耐圧高抵抗素子２１６に高電圧が印加された場合、制御部１３０において検出可能な電圧にまで低減するために必要とされる抵抗を形成する。たとえば、高耐圧高抵抗素子２１６に高電圧５００Ｖの電圧が印加された場合に検出可能な電圧１／１００にするように、たとえば、全体の抵抗値４ＭΩのうちの３．９６ＭΩを高耐圧高抵抗素子２１６として形成することができる。【０１８６】
このように、実施の形態１２にかかる半導体装置２００によれば、実施の形態１および実施の形態１１と同様の効果を得ることができる。また、第１抵抗１２１、スイッチ１４０および起動素子１６０が一体的に構成された半導体基板２００として構成することで、実施の形態１１よりも制御ＩＣの素子面積を小さくすることができる。【０１８７】
なお、各実施の形態において、実施の形態１の変形例として記載しているが、実施の形態２〜１２にかかる半導体装置においても相互に適用可能である。たとえば実施の形態１２における半導体装置の構成を、たとえば実施の形態２に適用することができる。また、制御ＩＣ内に設けられたＪＦＥＴは、ＶＣＣ端子に電流を供給する機能に限らず、種々の機能として用いることができる。【０１８８】
以上説明したように、各実施の形態によれば、抵抗分圧素子と直列にスイッチを設け、集積回路の待機時にスイッチを開状態にして抵抗分圧素子を通過する電流を遮断することで、集積回路の待機時に抵抗分圧素子を介して電流が流れ続けることを防ぐことができる。従って、回路の消費電力を低減することができる。また、分圧回路の出力が入力される半導体装置に分圧回路を集積させることができる。【０１８９】
なお、実施の形態１〜１２（実施の形態４を除く）においては、半導体装置２００を、集積回路１００の第１抵抗１２１およびスイッチ１４０に相当する構成と説明したが、半導体装置２００は、集積回路において抵抗とスイッチが直列に接続される構成全般に利用可能である。また、各実施の形態において、第１導電型をＰ型とし、第２導電型をＮ型として説明したが、第１導電型をＮ型とし、第２導電型をＰ型としてもよい。
【産業上の利用可能性】
【０１９０】
以上のように、本発明にかかる集積回路および半導体装置は、抵抗が集積された集積回路および半導体装置に有用であり、特に、抵抗分圧素子が集積された集積回路および半導体装置に適している。
【図１】
2009078274.tif 000003
【図２】
2009078274.tif 000004
【図３】
2009078274.tif 000005
【図４】
2009078274.tif 000006
【図５】
2009078274.tif 000007
【図６】
2009078274.tif 000008
【図７】
2009078274.tif 000009
【図８】
2009078274.tif 000010
【図９】
2009078274.tif 000011
【図１０】
2009078274.tif 000012
【図１１】
2009078274.tif 000013
【図１２】
2009078274.tif 000014
【図１３】
2009078274.tif 000015
【図１４】
2009078274.tif 000016
【図１５】
2009078274.tif 000017
【図１６】
2009078274.tif 000018
【図１７】
2009078274.tif 000019
【図１８】
2009078274.tif 000020
【図１９】
2009078274.tif 000021
【図２０】
2009078274.tif 000022
【図２１】
2009078274.tif 000023
【図２２】
2009078274.tif 000024
【図２３】
2009078274.tif 000025
【図２４】
2009078274.tif 000026
【図２５】
2009078274.tif 000027
【図２６】
2009078274.tif 000028
【図２７】
2009078274.tif 000029
【図２８】
2009078274.tif 000030
【図２９】
2009078274.tif 000031
【図３０】
2009078274.tif 000032
【図３１】
2009078274.tif 000033
【図３２】
2009078274.tif 000034
【図３３】
2009078274.tif 000035
【図３４】
2009078274.tif 000036
【図３５】
2009078274.tif 000037
【図３６】
2009078274.tif 000038
【図３７】
2009078274.tif 000039
【手続補正書】
【提出日】平成21年10月2日(2009.10.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
交流電圧を整流した１００Ｖ以上の電圧または１００Ｖ以上の直流電圧を供給する高電圧ラインと接地との間の電圧を分圧する抵抗分圧素子と、
前記抵抗分圧素子に直列に接続され、前記抵抗分圧素子を介して前記高電圧ラインと接地の間にできる電流経路を遮断するスイッチと、
前記抵抗分圧素手により分圧された電圧の供給先となる半導体装置の状態に応じて前記スイッチの開閉を切り換える切換手段と、
を備えた分圧回路が、前記半導体装置と同一半導体基板に形成され、
前記スイッチは、ドレインと、該ドレインを囲むように形成されたソースを備えたＭＯＳＦＥＴであることを特徴とする集積回路。
【請求項２】
前記抵抗分圧素子は、該抵抗分圧素子の分圧比を調整する抵抗調整部を有することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記抵抗分圧素子を構成する少なくとも一つの抵抗が前記ＭＯＳＦＥＴに囲まれるように形成されており、該抵抗の一端が前記ＭＯＳＦＥＴのドレイン端子に接続されていることを特徴とする請求項１に記載の集積回路。
【請求項４】
前記抵抗調整部が形成された部分の前記抵抗分圧素子が前記ＭＯＳＦＥＴのソース端子に接続されていることを特徴とする請求項２に記載の集積回路。
【請求項５】
前記抵抗分圧素子の一部または全部、前記ＭＯＳＦＥＴおよびＪＦＥＴが同一半導体基板上に集積されていることを特徴とする請求項１に記載の集積回路。
【請求項６】
前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子と接続された前記抵抗分圧素子の高電位側は、前記高電圧ラインに接続される外部接続端子に接続されていることを特徴とする請求項５に記載の集積回路。
【請求項７】
前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子と接続された前記抵抗分圧素子の高電位側とは、同一の外部接続端子に接続されていることを特徴とする請求項６に記載の集積回路。
【請求項８】
前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子とに接続される前記抵抗分圧素子の高電位側が前記高電圧ラインに接続される外部接続端子に接続されていることを特徴とする請求項５に記載の集積回路。
【請求項９】
スイッチング電源の制御ＩＣであることを特徴とする請求項１〜８のいずれか一つに記載の集積回路。
【請求項１０】
第１導電型の半導体基板の表面層に形成された第２導電型の第１半導体層と、
前記第１半導体層を覆う第１絶縁膜と、
前記第１絶縁膜に埋め込まれた高耐圧高抵抗素子と、
前記第１半導体層および前記高耐圧高抵抗素子の一端に電気的に接続された第１電極と、
前記第１半導体層から離れて前記半導体基板の表面層に該第１半導体層を囲むように形成された第２導電型の第２半導体層と、
前記第２半導体層および前記高耐圧高抵抗素子の他端に電気的に接続された第２電極と、
前記第２半導体層と接して該第２半導体層を囲むように前記半導体基板の表面層に形成された第１導電型の第３拡散層と、
前記第２半導体層から離れて前記第３拡散層の表面層に形成された第２導電型の第４拡散層と、
前記第３拡散層の、前記第２半導体層と前記第４拡散層の間の領域の上に形成された酸化膜と、
前記酸化膜の上に形成された第３電極と、
前記第４拡散層に電気的に接続された第４電極と、
を備えることを特徴とする半導体装置。
【請求項１１】
前記第１半導体層の上に形成された第１酸化膜をさらに備え、
前記第１絶縁膜は、前記第１半導体層と前記第１酸化膜を覆い、
前記高耐圧高抵抗素子は、前記第１絶縁膜の前記第１酸化膜の領域において前記第１絶縁膜に埋め込まれることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２半導体層の上に形成された第２酸化膜と、
前記第２半導体層と前記第２酸化膜を覆う第２絶縁膜と、をさらに備え、
前記第３電極は、前記酸化膜の上から前記第２酸化膜の上まで形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１半導体層と接して前記半導体基板の表面層に形成された第２導電型の第１高電圧印加層と、
前記第１半導体層から離れて前記第１高電圧印加層の表面層に形成され、前記第１電極と接続する第２導電型の第５拡散層と、をさらに備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記第２半導体層と接して前記半導体基板の表面層に形成された第２導電型の第２高電圧印加層と、
前記第２半導体層から離れて前記第２高電圧印加層の表面層に形成され、前記第２電極と接続する第２導電型の第６拡散層と、をさらに備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記第２半導体層の一部と、
前記酸化膜の一部と、
前記第２高電圧印加層の一部と、
前記第２半導体層に電気的に接続する第５電極と、
前記第２高電圧印加層に電気的に接続する前記第２電極を有するＪＦＥＴをさらに備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第２半導体層から離れて前記第３拡散層の表面層に形成された第２導電型の第３高電圧印加層をさらに備え、
前記第４拡散層は、前記第２半導体層から離れて前記第３高電圧印加層の表面層に形成されることを特徴とする請求項１０に記載の半導体装置。
【請求項１７】
前記高耐圧高抵抗素子は、平面形状が渦巻き状をなすように形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１８】
前記高耐圧高抵抗素子は、並列に複数設けられていることを特徴とする請求項１０に記載の半導体装置。
【請求項１９】
前記第１半導体層は、不純物を添加して形成された第１拡散層であり、
前記第２半導体層は、不純物を添加して形成された第２拡散層であることを特徴とする請求項１０に記載の半導体装置。
【請求項２０】
前記第１半導体層は、エピタキシャル成長により形成された第１エピタキシャル層であり、
前記第２半導体層は、エピタキシャル成長により形成された第２エピタキシャル層であることを特徴とする請求項１０に記載の半導体装置。
【請求項２１】
前記第１エピタキシャル層と前記第２エピタキシャル層との間は、前記半導体基板の表面層に形成された第１導電型の第７拡散層で隔てられていることを特徴とする請求項２０に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
、交流電圧を第１整流器１８０１と電源コンデンサ１８０２により整流した電圧を、第２抵抗分圧回路１８０８により抵抗分圧し、高い電圧を力率改善用制御ＩＣ１８０３に入力可能な低い電圧に下げてＭＵＬ端子１８２７に入力するためである。
［００１２］
図３７は、図３４に示す従来の分圧回路の要部の変形例を示す回路図である。図３４に示した分圧回路２２００において、起動素子２２４０が備えられている。起動素子２２４０は、高電圧ライン２２１０と起動回路２２５０の入力端子との間に接続されている（たとえば下記特許文献４参照。）。
［００１３］
［特許文献１］特開平１１−１５０２３４号公報
［特許文献２］特開２００５−９４８３５号公報
［特許文献３］特開２００７−１２３９２６号公報
［特許文献４］特開２００８−１５３６３６号公報
発明の開示
発明が解決しようとする課題
［００１４］
しかしながら、図３４の従来技術では、高電圧ライン２２１０と接地の間に抵抗２２２１と抵抗２２２２が直列に接続されているため、ＩＣ２２３０の待機時においても抵抗２２２１および抵抗２２２２を介して高電圧ライン２２１０の高電圧入力部から接地へ直流電流が流れ続ける。このため、分圧回路２２００で電力が消費される。
［００１５］
また、同様に図３５の従来技術では、抵抗１８０９ａと抵抗１８０９ｂが直列に接続されているため、力率改善用制御ＩＣ１８０３が待機時においても抵抗１８０９ａと抵抗１８０９ｂを介して直流電流が流れ続ける。このため、第１抵抗分圧回路１８０９で電力が消費される。また、第１抵抗分圧回路１８０９が力率改善用制御ＩＣ１８０３に外付けされているため、外付け部品が増えてしまい、半導体装置のコストが上昇してしまう。
［００１６］
この発明は、上述した問題点を解消するものであり、交流電圧をダイオードブリッジとコンデンサにより整流した電圧や直流電圧などを供給する高電圧ラインに接続される分圧回路の消費電力を低減することを目的とする。また、分圧回路の出力が入力される半導体装置に分圧回路を集積させた集積回路を提供することを目的とする。
課題を解決するための手段
［００１７］
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる集積回路
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
は、抵抗分圧素子が、交流電圧をダイオードブリッジとコンデンサで整流した電圧や直流電圧などを供給する高電圧ラインのライン電圧と接地との間の電圧を分圧する。ここでいうライン電圧は、１００Ｖ以上の電圧をいう。また、スイッチが、抵抗分圧素子を介して電源と接地の間にできる電流経路を遮断する。切換手段は、抵抗分圧素子により分圧された電圧の供給先となる集積回路の状態に応じてスイッチの開閉を切り換える。スイッチは、ドレインと、該ドレインを囲むように形成されたソースを備えたＭＯＳＦＥＴである。また、抵抗分圧素子、スイッチおよび切換手段によって構成される分圧回路が、電圧の供給先となる集積回路と同一半導体基板に形成されることを特徴とする。
［００１８］
また、請求項２の発明にかかる集積回路は、請求項１に記載の集積回路において、前記抵抗分圧素子は、該抵抗分圧素子の分圧比を調整する抵抗調整部を有することを特徴とするスイッチが、ＭＯＳＦＥＴであることを特徴とする。
［００１９］
［００２０］
また、請求項３の発明にかかる集積回路は、請求項１に記載の集積回路において、前記抵抗分圧素子を構成する少なくとも一つの抵抗が前記ＭＯＳＦＥＴに囲まれるように形成されており、該抵抗の一端が前記ＭＯＳＦＥＴのドレイン端子に接続されていることを特徴とする。
［００２１］
また、請求項４の発明にかかる集積回路は、請求項２に記載の集積回路において、前記抵抗調整部が形成された部分の前記抵抗分圧素子が前記ＭＯＳＦＥＴのソース端子に接続されていることを特徴とする。
［００２２］
また、請求項５の発明にかかる集積回路は、請求項１に記載の集積回路において、前記抵抗分圧素子の一部または全部、前記ＭＯＳＦＥＴおよびＪＦＥＴが同一半導体基板上に集積されていることを特徴とする。
［００２３］
また、請求項６の発明にかかる集積回路は、請求項５に記載の集積回路において、前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子と接続された前記抵抗分圧素子の高電位側は、前記高電圧ラインに接続される外部接続端子に接続されていることを特徴とする。
［００２４］
また、請求項７の発明にかかる集積回路は、請求項６に記載の集積回路において、前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子が接続された前記抵抗分
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
圧素子の高電位側とは、同一の外部接続端子に接続されていることを特徴とする。
［００２５］
また、請求項８の発明にかかる集積回路は、請求項５に記載の集積回路において、前記ＪＦＥＴのドレイン端子と前記ＭＯＳＦＥＴのドレイン端子とに接続される前記抵抗分圧素子の高電位側が前記高電圧ラインに接続される外部接続端子に接続されていることを特徴とする。
［００２６］
また、請求項９の発明にかかる集積回路は、請求項１〜８のいずれか一つに記載の集積回路において、スイッチング電源の制御ＩＣであることを特徴とする。
［００２７］
また、請求項１０の発明にかかる半導体装置は、第２導電型の第１半導体層が、第１導電型の半導体基板の表面層に形成される。また、第１絶縁膜が、第１半導体層を覆う。また、高耐圧高抵抗素子が、第１絶縁膜に埋め込まれる。また、第１電極が、第１半導体層および高耐圧高抵抗素子の一端に電気的に接続される。また、第２半導体層が、第１半導体層から離れて半導体基板の表面層に該第１半導体層を囲むように形成される。また、第２電極が、第２半導体層および高耐圧高抵抗素子の他端に電気的に接続される。また、第３拡散層が、第２半導体層と接して該第２半導体層を囲むように半導体基板の表面層に形成される。また、第４拡散層が、第２半導体層から離れて第３拡散層の表面層に形成される。また、酸化膜が、第３拡散層の第２半導体層と第４拡散層の間の領域の上に形成される。また、第３電極が、酸化膜の上に形成される。また、第４電極が、第４拡散層に電気的に接続されることを特徴とする。
［００２８］
また、請求項１１の発明にかかる半導体装置は、請求項１０に記載の半導体装置において、第１酸化膜が、第１半導体層の上に形成される。また、第１絶縁膜が、第１半導体層と第１酸化膜を覆う。また、高耐圧高抵抗素子が、第１絶縁膜の第１酸化膜の領域において第１絶縁膜に埋め込まれることを特徴とする。
［００２９］
また、請求項１２の発明にかかる半導体装置は、請求項１０に記載の半導体装置において、第２酸化膜が、第２半導体層の上に形成される。また、第２絶縁膜が、第２半導体層と第２酸化膜を覆う。また、第３電極が、酸化膜の上から第２酸化膜の上まで形成されることを特徴とする。
［００３０］
また、請求項１３の発明にかかる半導体装置は、請求項１０に記載の半導体装置において、第１高電圧印加層が、第１半導体層と接して半導体基板の表面層に形成さ
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
れる。また、第５拡散層が、第１半導体層から離れて第１高電圧印加層の表面層に形成され、第１電極と接続することを特徴とする。
［００３１］
また、請求項１４の発明にかかる半導体装置は、請求項１０に記載の半導体装置において、第２高電圧印加層が、第２半導体層と接して半導体基板の表面層に形成される。また、第６拡散層が、第２半導体層から離れて第２高電圧印加層の表面層に形成され、第２電極と接続することを特徴とする。
［００３２］
また、請求項１５の発明にかかる半導体装置は、請求項１４に記載の半導体装置において、前記第２半導体層の一部と、前記酸化膜の一部と、前記第２高電圧印加層の一部と、前記第２半導体層に電気的に接続する第５電極と、前記第２高電圧印加層に電気的に接続する前記第２電極を有するＪＦＥＴをさらに備えることを特徴とする。
［００３３］
また、請求項１６の発明にかかる半導体装置は、請求項１０に記載の半導体装置において、第３高電圧印加層が、第２半導体層から離れて第３拡散層の表面層に形成される。また、第４拡散層が、第２半導体層から離れて第３高電圧印加層の表面層に形成されることを特徴とする。
［００３４］
また、請求項１７の発明にかかる半導体装置は、請求項１０に記載の半導体装置において、高耐圧高抵抗素子が、平面形状が渦巻き状をなすように形成されていることを特徴とする。
［００３５］
また、請求項１８の発明にかかる半導体装置は、請求項１０に記載の半導体装置において、高耐圧高抵抗素子が、並列に複数設けられていることを特徴とする。
［００３６］
また、請求項１９の発明にかかる半導体装置は、請求項１０に記載の半導体装置において、前記第１半導体層は、不純物を添加して形成された第１拡散層であり、前記第２半導体層は、不純物を添加して形成された第２拡散層であることを特徴とする。
［００３７］
また、請求項２０の発明にかかる半導体装置は、請求項１０に記載の半導体装置において、前記第１半導体層は、エピタキシャル成長により形成された第１エピタキシャル層であり、前記第２半導体層は、エピタキシャル成長により形成された第２エピタキシャル層であることを特徴とする。
［００３８］
また、請求項２１の発明にかかる半導体装置は、請求項２０に記載の半導体装置において、前記第１エピタキシャル層と前記第２エピタキシャル層との間は、前記半導
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
体基板の表面層に形成された第１導電型の第７拡散層で隔てられていることを特徴とする。
［００３９］
［００４０］
この発明によれば、抵抗分圧素子と直列にスイッチを設けることで、集積回路の待機時には抵抗分圧素子を通過する電流を遮断することができる。このため、集積回路の待機時に抵抗分圧素子を介して電流が流れ続けることを防ぎ、回路の消費電力を低減することができる。また、分圧回路の出力が入力される半導体装置に分圧回路を集積させることができる。これにより、半導体装置に外付けする部品を削減することができるので、半導体装置およびこの半導体装置を用いた電源システムのコストを低減させることができる。また、抵抗分圧素子に抵抗調整部を設けることで、抵抗分圧素子の全体の抵抗値を調整することができる。これにより、交流電圧を整流した電圧または直流電圧の分圧電圧を精度良く検出することができる。また、抵抗分圧素子に電流を供給する起動素子を設けることで、回路の消費電力をさらに低減することができる。
発明の効果
［００４１］
以上説明したように、この発明にかかる半導体装置によれば、交流電圧を整流した電圧または直流電圧に分圧回路が接続される、この分圧回路の消費電力を低減することができるという効果を奏する。また、分圧回路の出力が入力される半導体装置に分圧回路を集積させた半導体装置を提供することができるという効果を奏する。また、半導体装置およびこれを用いたシステムのコストを低減することができるという効果を奏する。
図面の簡単な説明
［００４２］
［図１］図１は、この発明の実施の形態１にかかる集積回路の要部を示す回路図である。
［図２］図２は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【国際調査報告】
2009078274.tif 000040
2009078274.tif 000041
2009078274.tif 000042
2009078274.tif 000043
2009078274.tif 000044
2009078274.tif 000045
2009078274.tif 000046
2009078274.tif 000047
2009078274.tif 000048