(57)【要約】  本発明の送信機は、入力信号が、所定数のレベル値のうちどのレベル値に該当するかを検出するレベル検出器と、前記入力信号に対し、前記レベル検出器の出力信号に応じて、増幅およびオフセット量のシフトを行う前段信号調整器と、前記前段信号調整器の出力信号に対し、所定のビット数で量子化を行う量子化器を具備するデルタシグマ変調器と、前記デルタシグマ変調器の出力信号に対し、前記レベル検出器の出力信号に応じて、増幅およびオフセット量のシフトを行う後段信号調整器と、を有する。
2013140914.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が、所定数のレベル値のうちどのレベル値に該当するかを検出するレベル検出器と、
前記入力信号に対し、前記レベル検出器の出力信号に応じて、増幅およびオフセット量のシフトを行う前段信号調整器と、
前記前段信号調整器の出力信号に対し、所定のビット数で量子化を行う量子化器を具備するデルタシグマ変調器と、
前記デルタシグマ変調器の出力信号に対し、前記レベル検出器の出力信号に応じて、増幅およびオフセット量のシフトを行う後段信号調整器と、を有する送信機。
【請求項２】
前記後段信号調整器は、
前記デルタシグマ変調器の出力信号に対し、前記前段信号調整器で行う増幅の増幅率の逆数の増幅率で増幅を行うと共に、前記前段信号調整器で行うオフセット量のシフトとは逆方向に同量だけオフセット量のシフトを行う、請求項１に記載の送信機。
【請求項３】
前記レベル検出器の出力信号が１クロック前の出力信号から変化した場合、前記デルタシグマ変調器に所定の信号を出力するレベル遷移検出器をさらに有し、
前記デルタシグマ変調器は、
前記量子化器の前段に設けられた、内部積分器を含むループフィルタと、
前記内部積分器に入力する信号を、前記ループフィルタの出力信号または前記前段信号調整器の出力信号のいずれかに切り替えるセレクタ回路と、をさらに具備し、
前記セレクタ回路は、
前記レベル遷移検出器から前記所定の信号が出力された場合、前記内部積分器に入力する信号を、前記前段信号調整器の出力信号に切り替える、請求項１または２に記載の送信機。
【請求項４】
前記セレクタ回路は、
さらに、前記量子化器に入力する信号を、前記ループフィルタの出力信号または前記前段信号調整器の出力信号のいずれかに切り替えるものであり、
前記レベル遷移検出器から前記所定の信号が出力された場合、前記内部積分器および前記量子化器に入力する信号を、前記前段信号調整器の出力信号に切り替える、請求項３に記載の送信機。
【請求項５】
複数の電源にそれぞれ接続された複数のスイッチ素子と、
前記デルタシグマ変調器の出力信号および前記レベル検出器の出力信号を基に、前記複数のスイッチ素子の開閉制御を行うデコーダと、をさらに有する、請求項１から４のいずれか１項に記載の送信機。
【請求項６】
前記デルタシグマ変調器の出力信号と前記デルタシグマ変調器を駆動するクロック信号との積算を行う乗算器をさらに有する、請求項１から４のいずれか１項に記載の送信機。
【請求項７】
複数の電源にそれぞれ接続された複数のスイッチ素子と、
前記乗算器の出力信号および前記レベル検出器の出力信号を基に、前記複数のスイッチ素子の開閉制御を行うデコーダと、をさらに有する、請求項６に記載の送信機。
【請求項８】
送信機による送信方法であって、
入力信号が、所定数のレベル値のうちどのレベル値に該当するかを検出し、
前記入力信号に対し、前記入力信号のレベル値に応じて、前段信号処理として、増幅およびオフセット量のシフトを行い、
前記前段信号処理が行われた信号に対し、所定のビット数で量子化を行い、
前記量子化が行われた信号に対し、前記入力信号のレベル値に応じて、後段信号処理として、増幅およびオフセット量のシフトを行う、送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話や無線ＬＡＮ（Local  Area  Network）等の通信機器として用いられる送信機に関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮ等の通信機器として用いられる送信機には、無線信号の精度を送信電力の大きさに関係なく確保しつつ、低消費電力で動作することが求められる。特に、送信機の最終段に設けられる電力増幅器は、送信機全体の消費電力の５０％以上を占めるため、高い電力効率であることが求められる。【０００３】
近年、高い電力効率を持つと期待される電力増幅器として、スイッチング増幅器が注目されている。スイッチング増幅器は、パルス波形信号を入力信号とし、そのパルス波形信号の波形を維持して電力増幅する。【０００４】
なお、スイッチング増幅器を用いた送信機においては、スイッチング増幅器の出力信号は、フィルタ素子で所望の周波数成分以外の周波数成分が十分に抑圧された後、アンテナから空中に放射されることになる。【０００５】
図１に、スイッチング増幅器の代表例であるＤ級増幅器の一般的な構成例を示す。【０００６】
図１に示すＤ級増幅器は、電源とグランドとの間に直列に挿入された２つのスイッチ素子SW0,SWGを有している。２つのスイッチ素子SW0,SWGは、開閉制御信号として、互いに相補的なパルス信号が入力され、どちらか一方のスイッチ素子のみがＯＮ状態となるように制御される。出力電圧は、電源側のスイッチ素子SW0がＯＮ状態でグランド側のスイッチ素子SWGがＯＦＦ状態の場合は電源電圧となり、逆の場合はグランド電位となる。【０００７】
Ｄ級増幅器は、バイアス電流を必要としないため、電力損失が理想的には０になる。なお、スイッチ素子は、電界効果トランジスタやバイポーラトランジスタなどで構成することができる。【０００８】
図２に、出力電圧を多値化した多値Ｄ級増幅器の一般的な構成例を示す。【０００９】
図２に示す多値Ｄ級増幅器は、複数（N+1個）の電源と出力端子との間にそれぞれ接続された複数（N+1個）のスイッチ素子SW0,SW1,・・・,SWNを有している。複数のスイッチ素子SW0,SW1,・・・,SWNは、いずれか１つのスイッチ素子のみがＯＮ状態となるように制御される。出力電圧は、ＯＮ状態のスイッチ素子に接続された電源の電源電圧となる。すなわち、多値Ｄ級増幅器は、電源の数と同じ数の電圧値を出力することができる。【００１０】
ここで、Ｄ級増幅器を用いた送信機の構成について説明する。【００１１】
例えば、Ｗ−ＣＤＭＡ（Wideband  Code  Division  Multiple  Access）方式の送信機においては、デジタルベースバンド（以降、ＤＢＢと称す）信号を生成して増幅する。ただし、ＤＢＢ信号は、10bit以上の多bit信号であり、その一方で、Ｄ級増幅器に入力可能なbit数は、一般的にはＤＢＢ信号のbit数よりも少ない。【００１２】
したがって、ＤＢＢ信号をＤ級増幅器に入力可能な信号にするためには、bit数を減らす必要がある。一般的に、下位bitを単純に捨てる方式では、1bit捨てるあたり、量子化雑音が6dB増加する。デルタシグマ変調器は、所望周波数近傍の帯域の量子化雑音の増加を避けながら、bit数を減らすことが可能な回路技術である。【００１３】
デルタシグマ変調器を用いた送信機においては、ＤＢＢ信号、もしくは、ＤＢＢ信号を基に生成した振幅信号などを、デルタシグマ変調器にてデルタシグマ変調する。デルタシグマ変調器の出力信号のbit数は、後段に設けられたＤ級増幅器に入力可能なbit数と等しく設定される。【００１４】
図３に、デルタシグマ変調器の一般的な構成例を示す（非特許文献１のp.71）。【００１５】
図３に示すデルタシグマ変調器は、アダー131-1,131-2と、遅延器132-1,132-2と、量子化器300と、を有している。なお、遅延器132-1とアダー131-2とで内部積分器を構成している。【００１６】
量子化器300は、アダー131-2の出力信号に対し、所定のbit数で量子化を行う。【００１７】
遅延器132-2は、量子化器300の出力信号を1clock分遅延させる。【００１８】
アダー131-1は、入力信号と遅延器132-2の出力信号との差を算出する。【００１９】
遅延器132-1は、アダー131-2の出力信号を1clock分遅延させる。【００２０】
アダー131-2は、アダー131-1の出力信号と遅延器132-1の出力信号との和を算出する。【００２１】
ここで、デルタシグマ変調器の入力信号をU(z)、出力信号をV(z)、量子化器300で発生する量子化雑音をE(z)とすると、以下の式が成立する。【００２２】
【数１】
2013140914.tif 000003
出力信号V(z)に含まれる雑音N(z)は、以下の式で表される。【００２３】
【数２】
2013140914.tif 000004
ここで、【００２４】
【数３】
2013140914.tif 000005
である。fは、無線信号の信号周波数であり、fclkは、デルタシグマ変調器のクロック周波数である。【００２５】
よって、所望の無線信号が占有する信号帯域をfBとすると、その信号帯域内の積分雑音は、以下の式で表される。【００２６】
【数４】
2013140914.tif 000006
【００２７】
Ｗ−ＣＤＭＡにおいては、所望の信号帯域近傍のＳＮＲ（Signal-Noise  Ratio）として33dB以上が要求される。この要求に応えるべく、式(4)で示した積分雑音を下げるためには、fclkを大きくし、E(z)を小さくする必要がある。【００２８】
非特許文献２では、4GHzのfclkで動作するデルタシグマ変調器が報告されている。E(z)を小さく抑えるためには、量子化器300を多bit化する必要がある。非特許文献２では、量子化器のbit数として1bitが採用されているが、非特許文献２で報告されている手法では、量子化器のbit数を増加させると動作速度、すなわち、fclkが低下する。
【先行技術文献】
【非特許文献】
【００２９】
【非特許文献１】RICHARD  SCHREIER,  GABOR  C.  TEMES,  “Understanding  Delta-Sigma  Data  Converters,”  IEEE  Press,  November  8,  2004
【非特許文献２】A.  Frappe,  B.  Stefanelli,  A.  Flament,  A.  Kaiser  and  A.  Cathelin,  “A  digital  ΔΣ  RF  signal  generator  for  mobile  communication  transmitters  in  90nm  CMOS,”  in  IEEE  RFIC  Symp.,  pp.13-16,  June  2008
【発明の概要】
【発明が解決しようとする課題】
【００３０】
上述したように、関連する送信機においては、デルタシグマ変調器における高速動作と量子化雑音の低減との両立を図ることができないという課題がある。【００３１】
本発明の目的は、上述した課題を解決し、デルタシグマ変調器における高速動作と量子化雑音の低減との両立を図ることができる送信機および送信方法を提供することにある。
【課題を解決するための手段】
【００３２】
本発明の送信機は、
入力信号が、所定数のレベル値のうちどのレベル値に該当するかを検出するレベル検出器と、
前記入力信号に対し、前記レベル検出器の出力信号に応じて、増幅およびオフセット量のシフトを行う前段信号調整器と、
前記前段信号調整器の出力信号に対し、所定のビット数で量子化を行う量子化器を具備するデルタシグマ変調器と、
前記デルタシグマ変調器の出力信号に対し、前記レベル検出器の出力信号に応じて、増幅およびオフセット量のシフトを行う後段信号調整器と、を有する。【００３３】
本発明の送信方法は、
送信機による送信方法であって、
入力信号が、所定数のレベル値のうちどのレベル値に該当するかを検出し、
前記入力信号に対し、前記入力信号のレベル値に応じて、前段信号処理として、増幅およびオフセット量のシフトを行い、
前記前段信号処理が行われた信号に対し、所定のビット数で量子化を行い、
前記量子化が行われた信号に対し、前記入力信号のレベル値に応じて、後段信号処理として、増幅およびオフセット量のシフトを行う、送信方法。
【発明の効果】
【００３４】
本発明の送信機によれば、デルタシグマ変調器にてデルタシグマ変調される前に、前段信号調整器にて信号が増幅されるため、デルタシグマ変調する際に発生する量子化雑音に対する信号電力比率を大きくとることができる。ゆえに、信号強度に対する量子化雑音は、相対的に低減される。また、デルタシグマ変調器には、1bitの量子化器を持つデルタシグマ変調器を用いることが可能であり、高速動作を保証することができる。【００３５】
よって、デルタシグマ変調器における高速動作と量子化雑音の低減との両立を図ることができるという効果が得られる。
【図面の簡単な説明】
【００３６】
【図１】関連するＤ級増幅器の構成例を示す回路ブロック図である。
【図２】関連する多値Ｄ級増幅器の構成例を示す回路ブロック図である。
【図３】関連するデルタシグマ変調器の構成例を示す回路ブロック図である。
【図４】本発明の第１の実施形態の送信機の構成例を示す回路ブロック図である。
【図５】図４に示したデルタシグマ変調器の構成例を示す回路ブロック図である。
【図６】図４に示したポストレベル調整器の構成例を示す回路ブロック図である。
【図７】本発明の第２の実施形態の送信機の構成例を示す回路ブロック図である。
【図８】図７に示したリセット機能付きデルタシグマ変調器の構成例を示す回路ブロック図である。
【図９】図７に示したレベル遷移検出器の構成例を示す回路ブロック図である。
【図１０】図７に示したリセット機能付きデルタシグマ変調器の構成例を示す回路ブロック図である。
【図１１】図７に示したリセット機能付きデルタシグマ変調器の構成例を示す回路ブロック図である。
【図１２】本発明の第３の実施形態の送信機の構成例を示す回路ブロック図である。
【図１３】図１２に示したパルス位相信号生成器の構成例を示す回路ブロック図である。
【図１４】本発明の第２の実施形態の送信機の応用例を示す回路ブロック図である。
【発明を実施するための形態】
【００３７】
以下に、本発明を実施するための形態について図面を参照して説明する。
（１）第１の実施形態
図４に、本発明の第１の実施形態の送信機のデルタシグマ変調器周辺の構成例を示す。
【００３８】
図４を参照すると、本実施形態の送信機は、レベル検出器11と、前段信号調整器であるプリレベル調整器12と、デルタシグマ変調器13と、後段信号調整器であるポストレベル調整器14と、を有している。なお、以下では、便宜上、図４に示した構成要素からなる回路を、「デジタル変調器」と称することとする。
【００３９】
レベル検出器11は、入力信号が、所定数のレベル値のうちどのレベル値に該当するかを検出する。
【００４０】
レベル検出器11で検出可能なレベル値の数をNとすると、各レベル値に割り当てられる入力信号の値は、以下の通りとなる。なお、レベル検出器１１の入力可能範囲は、VMIN〜VMAXとする。
【００４１】
レベル値１：VMIN〜V1
レベル値２：V1〜V2
…
レベル値Ｎ：VN-1〜VMAX
なお、上記の変数の大小関係において、VMIN<V1<V2<…<VMAXが成立している。
【００４２】
プリレベル調整器12は、レベル検出器11で検出されたレベル値に応じて、入力信号に対し、増幅およびオフセット量のシフト（すなわち、電位シフト）を行い、後段に設けられたデルタシグマ変調器13の入力可能範囲との整合をとる。
【００４３】
デルタシグマ変調器13の入力可能範囲をVdsmmin〜Vdsmmaxとすると、レベル検出器11で検出されたレベル値がｋの場合（すなわち、入力信号の値がVk-1〜Vkの場合）、プリレベル調整器12の伝達関数は、以下の式で表される。なお、ここでは、プリレベル調整器12の入力信号をVtunein、出力信号をVtuneoutとしている。
【００４４】
【数５】
2013140914.tif 000007
【００４５】
すなわち、上記の伝達関数は、入力信号がVk-1のとき、出力信号がVdsmminとなり、入力信号がVkのとき、出力信号がVdsmmaxとなる、一次変換に相当する。
【００４６】
デルタシグマ変調器13は、図５に示すように、図３に示した量子化器300を、1bitの量子化器133に置き換えた1次デルタシグマ変調器で構成される。
【００４７】
デルタシグマ変調器13の出力信号は、high/lowの1bit信号であり、実際にhighに物理量として割り当てられる出力値はVdsmmaxであり、lowに物理量として割り当てられる出力値はVdsmminである。
【００４８】
なお、デルタシグマ変調器13の出力信号high/lowに割り当てられる出力値は、Vdsmmax/Vdsmmin以外の値もとりうる。
【００４９】
また、デルタシグマ変調器13は、図５の構成に限定されず、異なる次数で、異なるbit数の量子化器を持ち、異なる伝達関数を持つデルタシグマ変調器であっても構わない。
【００５０】
ポストレベル調整器14は、デルタシグマ変調器13の出力信号に対し、プリレベル調整器12の伝達関数の逆関数を用いて、増幅およびオフセット量のシフトを行う。
【００５１】
つまり、ポストレベル調整器14は、デルタシグマ変調器13の出力信号に対し、プリレベル調整器12で行う増幅の増幅率の逆数の増幅率で増幅を行うと共に、プリレベル調整器12で行うオフセット量のシフトとは逆方向に同量だけオフセット量のシフトを行う（すなわち、プリレベル調整器12で行う電位シフトとは逆方向に同量だけ電位シフトを行う）。
【００５２】
すなわち、ポストレベル調整器14の入力信号Vpostinと出力信号Vpostoutには、以下の関係式が成立する。
【００５３】
【数６】
2013140914.tif 000008
【００５４】
すなわち、上記の伝達関数は、入力信号がVdsmminのとき、出力信号がVk-1となり、入力信号がVdsmmaxのとき、出力信号がVkとなる、一次変換に相当する。
【００５５】
本デジタル変調器の入力信号をS(z)とすると、プリレベル調整器12の出力信号Vtuneoutは、式(5)の右辺VtuneinにS(z)を代入して、
【００５６】
【数７】
2013140914.tif 000009
となる。
【００５７】
デルタシグマ変調器13の出力信号V(z)は、式(1)のU(z)に、式(7)の右辺を代入することで、以下のように求められる。
【００５８】
【数８】
2013140914.tif 000010
【００５９】
ポストレベル調整器14の出力信号Vpostoutは、式(8)の右辺を式(6)のVpostinに代入することで、以下のように求められる。
【００６０】
【数９】
2013140914.tif 000011
【００６１】
式(9)の右辺には、入力信号と量子化雑音の項が含まれる。
【００６２】
量子化雑音を含む項は、量子化雑音（=(1-z-1)・E(z)）と、係数(Vk-Vk-1)/(Vdsmmax-Vdsmmin)と、の積で表される。上記の係数中の“Vk-Vk-1”は、レベル検出器11における1つのレベル値に対応する入力信号の値の幅に相当する。この幅を小さく設定することにより、ポストレベル調整器14の出力信号における量子化雑音の割合は小さくなる。
【００６３】
具体的な数値例として、レベル検出器11の入力可能範囲の最小値/最大値（VMIN/VMAX）が、デルタシグマ変調器13の入力可能範囲の最小値/最大値(Vdsmmax/Vdsmin)に等しく設計され、レベル検出器11におけるレベル値の刻み幅が、デルタシグマ変調器13の入力可能範囲の1/8で一定であったとする。この場合、式(9)における量子化雑音の係数は、1/8になる。量子化雑音は、量子化器のbit数を1bit増やすことで1/2になることを考慮すると、本数値例では、1bitの量子化器133を採用しながら、4bitの量子化器を採用した場合に相当する量子化雑音への低減が実現できることなる。
【００６４】
言い換えるならば、式(5)から明らかなように、本デジタル変調器に入力される入力信号は、内部のデルタシグマ変調器13に入力される前に、増幅される（式(5)では、Vtuneinを含む項にかけられる係数“Vdsmax-Vdsmin/(Vk-Vk-1)”が増幅率に相当する）。よって、相対的に量子化雑音が低減されて、ＳＮＲが向上する。
【００６５】
以上の通り、本実施形態においては、1bitの量子化器133を持つデルタシグマ変調器13を採用して高速動作を実現しながら、多bitの量子化器を持つデルタシグマ変調器を採用した場合に相当する量子化雑音に低減できるという効果が得られる。
【００６６】
ここで、図６に、ポストレベル調整器14の構成例を示す。
【００６７】
図６を参照すると、ポストレベル調整器14は、デコーダ141と、ドライバアンプ1420,1421,・・・,142Nと、多値Ｄ級増幅器143と、を有している。
【００６８】
多値Ｄ級増幅器143は、図２に示した多値Ｄ級増幅器と同様である。
【００６９】
ドライバアンプ1420,1421,・・・,142Nは、多値Ｄ級増幅器143を構成するスイッチ素子SW0,SW1,・・・,SWNに対応して設けられており、デコーダ141からの開閉制御信号を、対応するスイッチ素子に出力する。
【００７０】
デコーダ１４１は、デルタシグマ変調器13の出力信号およびレベル検出器11の出力信号を基に、ドライバアンプ1420,1421,・・・,142Nを介して、スイッチ素子SW0,SW1,・・・,SWNに開閉制御信号を出力し、スイッチ素子SW0,SW1,・・・,SWNの開閉制御を行う。
【００７１】
上述したように、多値Ｄ級増幅器143は、N+1個の電源にそれぞれ接続されたN+1個のスイッチ素子SW0,SW1,・・・,SWNで構成される。N+1個の電源の電源電圧値VD0,VD1,・・・,VDNは、レベル検出器11で検出される各レベル値の境界値VMIN,V1,V2,・・・,VN-1,VMAXに、以下の式のように関連付けられている。
【００７２】
【数１０】
2013140914.tif 000012
【００７３】
aとbは、任意の定数である。
【００７４】
デコーダ141は、以下のようにして、レベル検出器11の出力信号およびデルタシグマ変調器13の出力信号を基に、多値Ｄ級増幅器143の各スイッチ素子SW0,SW1,・・・,SWNの開閉制御信号を生成する。
【００７５】
例えば、デコーダ141は、レベル検出器11で検出されたレベル値がkの場合、デルタシグマ変調器13から出力される1bit信号がhighであればスイッチ素子SWkを、lowであれスイッチ素子SWk-1をON状態とする。なお、ON状態となるスイッチ素子は１つのみで、その他のスイッチ素子はOFF状態にある。
【００７６】
上記のデコーダ141の動作により、多値Ｄ級増幅器143の出力電圧は、デルタシグマ変調器13から出力される1bit信号がhighであればVDk、lowであればVDk-1になる。
【００７７】
デルタシグマ変調器13から出力される1bit信号において、highにVdsmmaxを、lowにVdsmminをそれぞれ割り当てると、ポストレベル調整器14の入力信号VDinと出力信号VDoutとの間には、以下の式が成り立つ。
【００７８】
【数１１】
2013140914.tif 000013
【００７９】
式(8)の右辺に示されたデルタシグマ変調器13の出力信号を式(10)のVDinに代入すると、多値Ｄ級増幅器143の出力信号は以下の式で表される。
【００８０】
【数１２】
2013140914.tif 000014
【００８１】
さらに、式(12)に式(10)を代入すると多値Ｄ級増幅器143の出力信号は、以下の式で表される。
【００８２】
【数１３】
2013140914.tif 000015
【００８３】
式(13)は、式(9)の右辺に係数aがかけられて、オフセット量のシフト量（すなわち、電位シフト量）としてbが加えられたことに相当する。
【００８４】
したがって、所望の無線信号に対する量子化雑音の影響は、式(9)と式(13)とで等しい。
【００８５】
よって、本実施形態においては、1bitの量子化器133を持つデルタシグマ変調器13を採用して高速動作を実現しながら、多bitの量子化器を持つデルタシグマ変調器を採用した場合に相当する量子化雑音に低減することができるという効果が得られる。
（２）第２の実施形態
図７に、本発明の第２の実施形態の送信機のデルタシグマ変調器周辺の構成例を示す。
【００８６】
図７を参照すると、本実施形態の送信機は、図４の第１の実施形態と比較して、デルタシグマ変調器13をリセット機能付きデルタシグマ変調器13Aに置き換えた点と、リセット機能付きデルタシグマ変調器13Aに与えるリセット信号resetを生成するレベル遷移検出器15を追加した点と、が異なる。なお、以下では、便宜上、図７に示した構成要素からなる回路を、「デジタル変調器」と称することとする。
【００８７】
図８に、リセット機能付きデルタシグマ変調器13Aの構成例を示す。
【００８８】
図８を参照すると、リセット機能付きデルタシグマ変調器13Aは、図５に示したデルタシグマ変調器13と比較して、アダー131-2の後段にセレクタ回路134を挿入した点が異なる。
【００８９】
セレクタ回路134は、レベル遷移検出器15から入力されるリセット信号resetに応じて、量子化器133および遅延器132-1の入力信号を、アダー131-2の出力信号またはリセット機能付きデルタシグマ変調器13Aの入力信号のいずれかに切り替える。以下では、リセット信号resetがhighであれば、リセット機能付きデルタシグマ変調器13Aの入力信号に切り替えるものとする。
【００９０】
図９に、レベル遷移検出器15の構成例を示す。
【００９１】
図９を参照すると、レベル遷移検出器15は、遅延器151と、判定器152と、を有している。
【００９２】
遅延器151は、レベル遷移検出器15の入力信号を1clock分遅延させる。
【００９３】
判定器152は、レベル遷移検出器15の入力信号と、1clock前の入力信号（すなわち、遅延器151の出力信号）とを比較し、両者が等しいか否かを判定し、等しければlowを、等しくなければhighを、リセット信号resetとして出力する。
【００９４】
再度図７を参照すると、レベル遷移検出器15の入力信号は、レベル検出器11の出力信号となっている。
【００９５】
したがって、例えば、レベル検出器11の出力信号が、1clock前の出力信号と等しい場合は、レベル遷移検出器15から出力されるリセット信号resetはlowになる。そのため、リセット機能付きデルタシグマ変調器13A内部の量子化器133および遅延器132-1には、アダー131-2の出力信号が入力される。この状況にある時は、リセット機能付きデルタシグマ変調器13Aは、図５に示したデルタシグマ変調器13と同一の構成をとる。
【００９６】
一方で、レベル検出器11の出力信号が、1clock前の出力信号と異なる場合は、レベル遷移検出器15から出力されるリセット信号resetはhighになる。そのため、リセット機能付きデルタシグマ変調器13A内部の量子化器133および遅延器132-1には、リセット機能付きデルタシグマ変調器13Aの入力信号がそのまま入力される。この状況にある時は、遅延器132-1の入力信号は強制的にリセット機能付きデルタシグマ変調器13Aの入力信号となり、遅延器132-1とアダー131-2とで構成される内部積分器はリセットされる。すなわち、量子化器133の入力信号は、1clock前のレベル状態に依存せず、リセット機能付きデルタシグマ変調器13Aの入力信号となる。これに対して、図５に示したデルタシグマ変調器13においては、量子化器133の入力信号は、アダー131-1の出力信号と、1clock前の遅延器132-1の入力信号との和であり、1clock前のレベル状態の影響を受ける。
【００９７】
以上の通り、本実施形態においては、レベル検出器11で検出されるレベル値が変化した場合、リセット機能付きデルタシグマ変調器13Aの内部積分器がリセットされる。これにより、リセット機能付きデルタシグマ変調器13Aは、1clock前の入力信号のレベル状態に依存せずに、デルタシグマ変調を行うことができるという効果が得られる。その他の効果は第１の実施形態と同様である。
【００９８】
ここで、図１０および図１１に、リセット機能付きデルタシグマ変調器13Aの他の構成例を示す。
【００９９】
図１０に示すリセット機能付きデルタシグマ変調器13Aは、ループフィルタ135と、セレクタ回路134と、量子化器133と、を有している。
【０１００】
量子化器133は、図８に示したものと同様である。
【０１０１】
セレクタ回路134は、ループフィルタ135の出力部に挿入される。
【０１０２】
なお、図８は、ループフィルタ135を、アダー131-1、アダー131-2、遅延器132-1、および遅延器132-2で構成し、1次デルタシグマ変調器を実現した例である。
【０１０３】
ただし、ループフィルタ135は、図８の構成に限定されず、高次のデルタシグマ変調器を実現する構成であっても構わない。例えば、2次のデルタシグマ変調器を実現するループフィルタ135の構成は、非特許文献１のp.64に開示されている。
【０１０４】
図１１に示すリセット機能付きデルタシグマ変調器13Aは、図８と比較して、セレクタ回路134を、遅延器131-1の手前に挿入されるセレクタ回路136に置き換えた点が異なる。
【０１０５】
セレクタ回路136は、レベル遷移検出器15から入力されるリセット信号resetに応じて、遅延器132-1の入力信号を、アダー131-2の出力信号またはリセット機能付きデルタシグマ変調器13Aの入力信号のいずれかに切り替える。
【０１０６】
したがって、図１１の構成でも、遅延器132-1とアダー131-2とで構成される内部積分器をリセットすることが可能となる。
（３）第３の実施形態
図１２に、本発明の第３の実施形態の送信機全体の構成例を示す。
【０１０７】
図１２を参照すると、本実施形態の送信機は、レベル検出器11と、前段信号調整器であるプリレベル調整器12と、デルタシグマ変調器13と、後段信号調整器であるポストレベル調整器14と、デジタルベースバンド信号生成部16と、IQモジュレータ17と、パルス位相信号生成器18と、乗算器19と、フィルタ素子20と、アンテナ21と、を有している。
【０１０８】
デジタルベースバンド信号生成部16は、直交位相ベースバンド信号I(t),Q(t)および振幅信号A(t)を生成する。なお、振幅信号A(t)は、直交位相ベースバンド信号I(t),Q(t)の2乗和の平方根に等しい。
【０１０９】
IQモジュレータ17は、以下の式に従って、直交位相ベースバンド信号I(t),Q(t)を基にRF信号RF(t)を生成する。
【０１１０】
【数１４】
2013140914.tif 000016
【０１１１】
式（１４）は、振幅信号A(t)および位相信号θ(t)を用いて、以下の式に書き直される。
【０１１２】
【数１５】
2013140914.tif 000017
【０１１３】
【数１６】
2013140914.tif 000018
【０１１４】
【数１７】
2013140914.tif 000019
【０１１５】
ここで、ωは、キャリア周波数に２πを乗じて与えられる角周波数である。
【０１１６】
なお、RF位相信号RFθ(t)を、以下の式で定義する。
【０１１７】
【数１８】
2013140914.tif 000020
【０１１８】
IQモジュレータ17は、RF位相信号RFθ(t)をパルス位相信号生成器18に入力する。
【０１１９】
図１３に、パルス位相信号生成器18の構成例を示す。
【０１２０】
図１３を参照すると、パルス位相信号生成器18は、比較器181と、位相信号レベル調整器182と、を有している。
【０１２１】
RF位相信号RFθ(t)は、比較器181において、ゼロ値と比較され、ゼロより大きければ1が、小さければ-1が割り当てられた、矩形位相信号RFθrec(t)に変換される。
【０１２２】
【数１９】
2013140914.tif 000021
【０１２３】
Dis(t)は、RFθ(t)の高調波成分に相当する。当然ながら、RFθrec(t)は、-1か1かの値をとる。
【０１２４】
次に、矩形位相信号RFθrec(t)は、位相信号レベル調整器182において、以下の式のようにレベル調整が施され、パルス位相信号RFθpul(t)に変換される。
【０１２５】
【数２０】
2013140914.tif 000022
【０１２６】
なお、パルス位相信号RFθpul(t)は、0か1かの値をとる。また、パルス位相信号RFθpul(t)をデルタシグマ変調器13のクロック信号として用いるなど、論理回路に入力する信号として使用する場合には、0をlowに、1をhighに割り当てる。
【０１２７】
再度図１２を参照すると、レベル検出器11、プリレベル調整器12、デルタシグマ変調器13、およびポストレベル調整器14の接続関係は、デルタシグマ変調器13とポストレベル調整器14の間に乗算器19が挿入されたことを除けば、第１の実施形態と同様である。
【０１２８】
また、レベル検出器11、プリレベル調整器12、およびデルタシグマ変調器13の構成は、第１の実施形態と同様である。
【０１２９】
ただし、ポストレベル調整器14は、図６の構成と比較して、多値Ｄ級増幅器143を、スイッチ素子SWpを追加した多値Ｄ級増幅器143Aに置き換えた点と、これに伴いドライバアンプ142pを追加した点と、が異なる。
【０１３０】
デジタルベースバンド信号生成部16から出力される振幅信号A(t)は、第１の実施形態で説明したデジタル変調器の入力信号となる。
【０１３１】
パルス位相信号生成器18から出力されるパルス位相信号RFθpul(t)は、乗算器19に入力されると共に、デルタシグマ変調器13を駆動するクロック信号としてデルタシグマ変調器13にも入力される。デルタシグマ変調器13内の構成要素は、パルス位相信号RFθpul(t)をクロック信号として用いて、上述した動作を行う。この構成により、乗算器19に入力される２つのパルス信号（デルタシグマ変調器13の出力信号とパルス位相信号生成器18の出力信号）は、同期する。
【０１３２】
乗算器19は、デルタシグマ変調器13の出力信号と、パルス位相信号RFθpul(t)と、を積算して、所望のＲＦ信号を内包したデジタル信号を生成する。
【０１３３】
乗算器19の出力信号は、パルス位相信号RFθpul(t)の値が1のときは、デルタシグマ変調器13の出力信号そのものであり、パルス位相信号RFθpul(t)の値が0のときは、0である。
【０１３４】
上述したように、多値Ｄ級増幅器143Aは、N+2個の電源にそれぞれ接続されたN+2個のスイッチ素子SWp,SW0,SW1,・・・,SWNで構成される。N+2個の電源の電源電圧値Vp,VD0,VD1,・・・,VDＮ)は、レベル検出器11で検出される各レベル値の境界値VMIN,V1,V2,・・・,VN-1,VMAXに、以下の式のように関連付けられている。
【０１３５】
【数２１】
2013140914.tif 000023
【０１３６】
デコーダ141は、以下のようにして、レベル検出器11の出力信号および乗算器19の出力信号を基に、多値Ｄ級増幅器143Aの各スイッチ素子SWp,SW0,SW1,・・・,SWNの開閉制御信号を生成する。
【０１３７】
例えば、デコーダ141は、乗算器19の出力信号が0の場合、すなわち、パルス位相信号RFθpul(t)の値が0の場合は、スイッチ素子SWpをON状態にする。
【０１３８】
一方で、乗算器19の出力信号が0でない場合、すなわち、パルス位相信号RFθpul(t)の値が1の場合は、乗算器19の出力信号は、デルタシグマ変調器13の出力信号そのものになる。この場合、デコーダ141は、第１の実施形態と同様に、レベル検出器11で検出されたレベル値がkの場合、デルタシグマ変調器13から出力される1bit信号がhighであればスイッチ素子SWkを、lowであればスイッチ素子SWk-1をON状態とする。なお、ON状態となるスイッチ素子は１つのみで、その他のスイッチ素子はOFF状態にある。
【０１３９】
上記のデコーダ141の動作により、多値Ｄ級増幅器143Aの出力信号は、パルス位相信号RFθpul(t)の値が0の場合は、bとなり、1の場合は、式(13)に示した、第１の実施形態における多値Ｄ級増幅器134の出力信号において、左辺のS(z)に、Z変換した振幅信号（時間ドメインではA(t)）を代入した値になる。
【０１４０】
すなわち、多値Ｄ級増幅器143Aの出力信号VDout2(t)は、以下のように与えられる。
【０１４１】
パルス位相信号RFθpul(t)の値が0の場合：
【０１４２】
【数２２】
2013140914.tif 000024
パルス位相信号RFθpul(t)の値が1の場合：
【０１４３】
【数２３】
2013140914.tif 000025
【０１４４】
式(23)は、式(13)のS(z)にZ変換した振幅信号（時間ドメインではA(t)）を代入した後、時間領域に書き直した式に相当する。Edsm(t)はデルタシグマ変調器13で発生する量子化雑音であり、Z変換すると(1-z-1E(z))となる。
【０１４５】
式(20)に示したパルス位相信号RFθpul(t)を用いると、式(22),(23)に示された多値Ｄ級増幅器143Aの出力信号は、以下の式にまとめられる。
【０１４６】
【数２４】
2013140914.tif 000026
【０１４７】
式(24)中のRFθpul(t)に式(19),(20)をあてはめて、さらに、式(24)の一部を展開すると、以下の式が導かれる。
【０１４８】
【数２５】
2013140914.tif 000027
【０１４９】
式（25）の右辺の第１項内の中括弧における“A(t)・RFθ(t)”は、式（15）、式(18)を参照すると、RF信号RF(t)である。量子化雑音Edsm(t)には、レベル検出器11で検出されたレベル値の係数Vk-Vk-1が乗算されている。“Vk-Vk-1”は、レベル検出器11で検出されるレベル値の範囲である。よって、この範囲を小さくすればするほど、VDout2(t)における量子化雑音の割合は小さくなる。
【０１５０】
なお、多値Ｄ級増幅器143Aの出力信号VDout2(t)は、フィルタ素子20で所望の周波数成分以外の周波数成分が十分に抑圧された後、アンテナ21から空中に放射される。なお、式(25)の右辺第２項以降は、帯域外成分であるため、フィルタ素子20で抑圧される。
【０１５１】
よって、本実施形態においては、1bitの量子化器133を持つデルタシグマ変調器13を採用して高速動作を実現しながら、多bitの量子化器を持つデルタシグマ変調器を採用した場合に相当する量子化雑音に低減することができるという効果が得られる。
【０１５２】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
【０１５３】
例えば、第３の実施形態においては、第１の実施形態のデルタシグマ変調器13を用いた構成について説明したが、その代わりに、第２の実施形態のリセット機能付きデルタシグマ変調器13Aおよびレベル遷移検出器15を用いた構成としても良い。
【０１５４】
また、第２の実施形態は、入力信号のレベル値が変化した場合に、内部積分器をリセットし、前のレベル状態に依存せずにデルタシグマ変調を行うものであるが、これを応用し、例えば、入力信号が不連続となった場合に、内部積分器をリセットし、前のレベル状態に依存せずにデルタシグマ変調を行う構成に適用しても良い。
【０１５５】
その場合、図１４に示すように、検出回路22において、入力信号の不連続性を検出した場合に、リセット機能付きデルタシグマ変調器13Aの内部積分器をリセットする構成にすれば良い。なお、入力信号の不連続性は、例えば、ベースバンド信号を用いて検出することができる。また、図１４では、リセット機能付きデルタシグマ変調器13Aとして、図８の構成を用いているが、図１０または図１１の構成を用いても構わない。
【０１５６】
本出願は、２０１２年３月２２日に出願された日本出願特願２０１２−６６２６１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
2013140914.tif 000028
【図２】
2013140914.tif 000029
【図３】
2013140914.tif 000030
【図４】
2013140914.tif 000031
【図５】
2013140914.tif 000032
【図６】
2013140914.tif 000033
【図７】
2013140914.tif 000034
【図８】
2013140914.tif 000035
【図９】
2013140914.tif 000036
【図１０】
2013140914.tif 000037
【図１１】
2013140914.tif 000038
【図１２】
2013140914.tif 000039
【図１３】
2013140914.tif 000040
【図１４】
2013140914.tif 000041
【国際調査報告】
2013140914.tif 000042
2013140914.tif 000043
2013140914.tif 000044