(57)【要約】【課題】  位相検出範囲を参照クロックの周期の任意の倍数に拡大できるようにし、ＤＬＬ回路に適用したとき、動作周期を自由に選ぶことを可能にする。【解決手段】参照クロックＣＬＫ１を入力して２分周した分周クロックＣＬＫ３を生成する分周器１２と、分周クロックＣＬＫ３を位相反転させて分周反転クロックＣＬＫ３Ｂを生成するインバータ１３と、分周反転クロックＣＬＫ３Ｂを遅延クロックＣＬＫ４で同期化して同期化クロックＣＬＫ５を生成するＤＦＦ回路１４と、クロックＣＬＫ５を帰還クロックＣＬＫ２で再度同期化して最終同期化クロックＣＬＫ６を生成するＤＦＦ回路１５と、分周クロックＣＬＫ３と最終同期化クロックＣＬＫ６を入力して両者の位相を比較する位相比較器１１とを備える。【選択図】図１
2013011972.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロックと、該第１のクロックと同一周波数で、該第１のクロックから遅延量Ｄ１だけ遅延した第２のクロックとの位相を比較する位相比較装置であって、
前記第１のクロックを入力してＮ分周（Ｎは２以上の正の整数）した分周クロックを生成する分周器と、
前記分周クロックを位相反転させて分周反転クロックを生成するインバータと、
前記分周反転クロックを、前記第１のクロックと同一周波数で、前記第１のクロックの１周期を２πとして、前記第１のクロックからの遅延量が、最大で２πずつ、前記遅延量Ｄ１より小さい範囲内で大きくなるｍ（ｍはＮ−１以上の正の整数）個の遅延クロックで、順次同期化して、同期化クロックを生成する第１の同期化手段と、
前記同期化クロックを前記第２のクロックで同期化して最終同期化クロックを生成する第２の同期化手段と、
前記分周クロックと前記最終同期化クロックを入力して両者の位相を比較する位相比較器と、
を具備することを特徴とする位相比較装置。
【請求項２】
請求項１に記載の位相比較装置において、
前記位相比較器が、前記分周クロックと前記最終同期化クロックとの立ち上がりエッジの位相を比較するものであり、前記分周クロックが、２πの“Ｌ”の期間と２（Ｎ−１）πの“Ｈ”期間とを有するか、もしくは、
前記位相比較器が、前記分周クロックと前記最終同期化クロックとの立下がりエッジの位相を比較するものであり、前記分周クロックが、２πの“Ｈ”期間と２（Ｎ−１）πの“Ｌ”期間とを有することを特徴とする位相比較装置。
【請求項３】
請求項１又は２に記載の位相比較装置において、
Ｎ＝２，ｍ＝１であり、
前記第１の同期化手段が、前記第１のクロックからの遅延量がＤ２（０＜Ｄ２＜２π、且つ、Ｄ１−２π＜Ｄ２）である前記遅延クロックを利用して前記同期化クロックを生成することを特徴とする位相比較装置。
【請求項４】
請求項３に記載の位相比較装置において、
前記遅延クロックの遅延量Ｄ２がＤ２＝０．５Ｄ１であることを特徴とする位相比較装置。
【請求項５】
請求項１乃至４のいずれか１つに記載の位相比較装置と、
前記第１のクロックを、前記位相比較器の位相比較結果に基づいて制御される遅延量だけ遅延させ、前記第２のクロックとして出力する可変遅延バッファ回路と、
を具備することを特徴とするＤＬＬ回路。
【請求項６】
請求項５に記載のＤＬＬ回路において、
前記可変遅延バッファ回路は、縦続接続され且つ前記位相比較器結果に基づいて遅延量が共通に制御される複数の遅延バッファで構成され、前記ｍ個の遅延クロックは、前記複数の異なる遅延バッファの各々の出力側から取り出されたクロックであることを特徴とするＤＬＬ回路。
【請求項７】
請求項５又は６に記載のＤＬＬ回路において、
前記位相比較器は、Ｄ１＝２πのときに前記可変遅延バッファ回路の遅延量を維持する前記位相比較結果を出力することを特徴とするＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのクロックの間の位相を比較する位相比較装置およびその位相比較装置を用いたＤＬＬ回路に関する。
【背景技術】
【０００２】
ＣＤＲ回路やＤＬＬ回路等のクロック生成回路では、入力データとクロックとの位相比較のために位相比較器が広く用いられている。位相比較器の代表的なものとしては、２個の入力信号の間の位相差に応じて線形信号を出力するHogge型（非特許文献１参照）と、一方の入力信号が他方の入力信号に対して位相が進んでいるのか遅れているのかのみを判断してバイナリ信号を出力をするAlexander型（非特許文献２参照）のものが良く知られている。【０００３】
Hogge型に代表される線形の位相比較器では、例えば、図９に示すように、２個の入力信号の間の位相差に比例して値が線形に変化する出力信号が得られる。位相の検出範囲は、一般的に−πから＋πまでの範囲であり、２π周期で位相検出範囲が折り返す特徴がある。【０００４】
図１０はＤＬＬ回路に位相比較器を用いた場合の構成図である。このＤＬＬ回路は、線形位相比較器１１Ａ、チャージポンプ２０、ローパスフィルタ３０、可変遅延バッファ（ＶＣＤＬ）回路４０からなる閉ループを持つ。そして、外部入力の参照クロックＣＬＫ１の立ち上がりエッジと、可変遅延バッファ回路４０から出力する帰還クロックＣＬＫ２の立ち上がりエッジとの位相が合致するように、すなわち、帰還クロックＣＬＫ２が参照クロックＣＬＫ１から１周期（２π）だけ遅延した状態になるように、負帰還がかかる。【０００５】
可変遅延バッファ回路４０は、縦続接続された４段の同一特性の遅延素子４１，４２，４３，４４と、その各遅延素子４１〜４４に動作電流を供給する共通の電流源４５とで構成される。ローパスフィルタ３０の出力信号によって電流源４５の電流が増減されることで、各遅延素子４１〜４４の遅延量が共通に制御される。帰還クロックＣＬＫ２が１周期だけ遅延し、ＤＬＬ回路がロックしたとき、可変遅延バッファ回路４０の遅延素子４１からは参照クロックＣＬＫ１から１／４周期だけ遅延した遅延クロックＰＨ１が得られ、遅延素子４２からは２／４周期だけ遅延した遅延クロックＰＨ２が得られ、遅延素子４３からは３／４周期だけ遅延した遅延クロックＰＨ３が得られる。クロックＰＨ０は参照クロックＣＬＫ１と同じクロック、クロックＰＨ４は帰還クロックＣＬＫ２と同じクロックである。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】C.R.Hogge, "A self correcting clock recovery circuit", J.Lightwave Technol., vol.LT-3, pp.1312-1314, Dec.1985
【非特許文献２】J.D.H.Alexander, "Clock recovery from random binary signals", Electron.Lett., vol.11, no.22, pp.541-542, Oct.1975
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のような位相比較器１１Ａでは、参照クロックＣＬＫ１と帰還クロックＣＬＫ２との位相の検出範囲、すなわちＤＬＬ回路としての引き込みレンジは＋π〜−πとなっている。この引き込みレンジ内に可変遅延バッファ回路４０の遅延量を収めなければ、ＤＬＬ回路として動作しない。この可変遅延バッファ回路４０は、引き込みレンジの−πの制約を満たすために、少なくとも参照クロックＣＬＫ１のπ分の最小遅延量を持たねばならない。これをハードウエア上の絶対最小遅延量として作り込む必要がある。【０００８】
図１１に示すように、この絶対最小遅延量Ｔ_mindelayがπ（参照クロックＣＬＫ１の周期の半分）と一致するときは、可変遅延バッファ回路４０の遅延が参照クロックＣＬＫ１の周期に一致するまで、可変遅延バッファ回路４０の遅延量が徐々に増加してＤＬＬ回路がロックする。このとき、参照クロックＣＬＫ１の周期Ｔ_ＣＬＫ１と可変遅延バッファ回路４０の絶対最小遅延量Ｔ_mindelayとの関係には、次の式（１）に示すようにな制約が与えられる。
Ｔ_ＣＬＫ１  ≦  ２×Ｔ_mindelay                  ・・・（１）【０００９】
一方、図１２に示すように、参照クロックＣＬＫ１の周期が短く、可変遅延バッファ回路４０の絶対最小遅延量Ｔ_mindelayと参照クロックＣＬＫ１の周期が合致する場合では、ＤＬＬ回路はロックした状態になっている。また、これ以上は可変遅延バッファ回路４０の遅延を短くできないので、同様に以下の制約が与えられる。
Ｔ_ＣＬＫ１  ≧  Ｔ_mindelay                      ・・・（２）【００１０】
このように、可変遅延バッファ回路４０には絶対最小遅延量Ｔ_mindelayが必要となり、上記の式（１）と（２）とから、次の条件式が得られる。
Ｔ_mindelay  ≦  Ｔ_ＣＬＫ１  ≦  2×Ｔ_mindelay  ・・・（３）
すなわち、本構成に従ってＤＬＬ回路を構成しようとすると、参照クロックＣＬＫ１の位相検出範囲が絶対最小遅延量Ｔ_mindelayの２倍の範囲に制約される。そして、２倍を超える広帯域のＤＬＬ回路を構成することができないという問題があった。【００１１】
本発明の目的は、位相検出範囲を拡大できるようにした位相比較装置を提供することである。また、このような位相比較装置を適用し、動作周期を自由に選ぶことを可能にしたＤＬＬ回路を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１にかかる発明の位相比較装置は、第１のクロックと、該第１のクロックと同一周波数で、該第１のクロックから遅延量Ｄ１だけ遅延した第２のクロックとの位相を比較する位相比較装置であって、前記第１のクロックを入力してＮ分周（Ｎは２以上の正の整数）した分周クロックを生成する分周器と、前記分周クロックを位相反転させて分周反転クロックを生成するインバータと、前記分周反転クロックを、前記第１のクロックと同一周波数で、前記第１のクロックの１周期を２πとして、前記第１のクロックからの遅延量が、最大で２πずつ、前記遅延量Ｄ１より小さい範囲内で大きくなるｍ（ｍはＮ−１以上の正の整数）個の遅延クロックで、順次同期化して、同期化クロックを生成する第１の同期化手段と、前記同期化クロックを前記第２のクロックで同期化して最終同期化クロックを生成する第２の同期化手段と、前記分周クロックと前記最終同期化クロックを入力して両者の位相を比較する位相比較器と、を具備することを特徴とする。
請求項２にかかる発明は、請求項１に記載の位相比較装置において、前記位相比較器が、前記分周クロックと前記最終同期化クロックとの立ち上がりエッジの位相を比較するものであり、前記分周クロックが、２πの“Ｌ”の期間と２（Ｎ−１）πの“Ｈ”期間とを有するか、もしくは、前記位相比較器が、前記分周クロックと前記最終同期化クロックとの立下がりエッジの位相を比較するものであり、前記分周クロックが、２πの“Ｈ”期間と２（Ｎ−１）πの“Ｌ”期間とを有することを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の位相比較装置において、Ｎ＝２，ｍ＝１であり、前記第１の同期化手段が、前記第１のクロックからの遅延量がＤ２（０＜Ｄ２＜２π、且つ、Ｄ１−２π＜Ｄ２）である前記遅延クロックを利用して前記同期化クロックを生成することを特徴とする。
請求項４にかかる発明は、請求項３に記載の位相比較装置において、前記遅延クロックの遅延量Ｄ２がＤ２＝０．５Ｄ１であることを特徴とする。
請求項５にかかる発明のＤＬＬ回路は、請求項１乃至４のいずれか１つに記載の位相比較装置と、前記第１のクロックを、前記位相比較器の位相比較結果に基づいて制御される遅延量だけ遅延させ、前記第２のクロックとして出力する可変遅延バッファ回路と、を具備することを特徴とする。
請求項６にかかる発明は、請求項５に記載のＤＬＬ回路において、前記可変遅延バッファ回路は、縦続接続され且つ前記位相比較器結果に基づいて遅延量が共通に制御される複数の遅延バッファで構成され、前記ｍ個の遅延クロックは、前記複数の異なる遅延バッファの各々の出力側から取り出されたクロックであることを特徴とする。
請求項７にかかる発明は、請求項５又は６に記載のＤＬＬ回路において、前記位相比較器は、Ｄ１＝２πのときに前記可変遅延バッファ回路の遅延量を維持する前記位相比較結果を出力することを特徴とする。
【発明の効果】
【００１３】
本発明の位相比較装置によれば、位相検出範囲を−πから＋πを超えて拡張することができる。また、ＤＬＬ回路に適用したとき、その動作周期を自由に選ぶことが可能となり、広帯域のＤＬＬ回路を実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例のＤＬＬ回路の回路図である。
【図２】図１のＤＬＬ回路において、参照クロックＣＬＫ１に対して帰還クロックＣＬＫ２の位相が進んでいるときの動作波形図である。
【図３】図１のＤＬＬ回路において、参照クロックＣＬＫ１と帰還クロックＣＬＫ２が同相のときの動作波形図である。
【図４】図１のＤＬＬ回路において、参照クロックＣＬＫ１に対して帰還クロックＣＬＫ２の位相が遅れているときの動作波形図である。
【図５】本発明の第２の実施例のＤＬＬ回路の回路図である。
【図６】図５のＤＬＬ回路において、参照クロックＣＬＫ１に対して帰還クロックＣＬＫ２の位相が進んでいるときの動作波形図である。
【図７】図５のＤＬＬ回路において、参照クロックＣＬＫ１と帰還クロックＣＬＫ２が同相のときの動作波形図である。
【図８】図５のＤＬＬ回路において、参照クロックＣＬＫ１に対して帰還クロックＣＬＫ２の位相が遅れているときの動作波形図である。
【図９】通常の位相比較器の動作特性図である。
【図１０】従来のＤＬＬ回路の回路図である。
【図１１】可変遅延バッファ回路の絶対最小遅延量の説明図である。
【図１２】可変遅延バッファ回路の絶対最小遅延量の説明図である。
【発明を実施するための形態】
【００１５】
＜第１の実施例＞
図１に第１の本実施例の位相比較装置１０を備えたＤＬＬ回路を示す。図１０に示したものと同じものには、同じ符号をつけた。本実施例のＤＬＬ回路では、図１０で説明した位相比較器１１Ａを位相比較装置１０に置き換えている。
【００１６】
この位相比較装置１０は、参照クロックＣＬＫ１を２分周（２倍周期）するＴＦＦ回路からなる分周器１２、その分周器１２から出力する分周クロックＣＬＫ３を位相反転させて分周反転クロックＣＬＫ３Ｂを生成するインバータ１３、可変遅延バッファ回路４０の遅延素子４２から出力する遅延クロックＰＨ２（＝ＣＬＫ４）でインバータ１３から出力する分周反転クロックＣＬＫ３Ｂの同期化を行うＤＦＦ回路１４、そのＤＦＦ回路１４から出力する同期化クロックＣＬＫ５を帰還クロックＣＬＫ２で最終同期化するＤＦＦ回路１５、および分周クロックＣＬＫ３が参照信号入力端子１１ａに入力し、ＤＦＦ回路１５で最終同期化された最終同期化クロックＣＬＫ６が帰還信号入力端子１１ｂに入力する位相比較器１１から構成されている。この位相比較器１１は図１０で説明した位相比較器１１Ａと同一構成のものであり、その位相検出範囲はその入力端子に入力されるクロックの周期を２πとして、−π〜＋πの範囲である。
【００１７】
したがって、本実施例では、参照クロックＣＬＫ１を２分周した分周クロックＣＬＫ３を位相比較器１１の入力としているので、参照クロックＣＬＫ１を基準とすれば、位相検出範囲は−π〜＋πの範囲を超え、−２π〜＋２πの範囲に拡張されることになる。なお、請求項との関係では、ＤＦＦ回路１４が第１の同期化手段を構成し、ＤＦＦ回路１５が第２の同期化手段を構成している。
【００１８】
本実施例では、位相比較器１１の入力端子１１ａに入力するクロックを分周クロックＣＬＫ３としているため、帰還クロックＣＬＫ２も分周してから入力端子１１ｂに入力させる必要がある。しかし、帰還クロックＣＬＫ２を分周して位相比較器１１に入力させようとすると、参照クロック用、帰還クロック用の２つの分周器が必要となる。このとき、２つの分周器の組み合わせ状態を考えると、位相関係が正しい状態とπだけずれた状態の２つの状態が存在し、誤ったロックをしてしまう可能性がある。また、２つの分周器の間のジッタなどを考慮した複雑な制御も必要となる。
【００１９】
そこで、帰還クロックＣＬＫ２と分周クロックＣＬＫ３との位相関係を正しく保った状態で位相比較を行うために、本実施例では、分周クロックＣＬＫ３を帰還クロックＣＬＫ２で同期化し、最終同期化クロックＣＬＫ６を生成して位相比較器１１に入力している。つまり、位相比較において、１個の分周クロックＣＬＫ３から生成された最終同期化クロックＣＬＫ６を用いることで、位相関係の誤検出を防止している。
【００２０】
分周クロックＣＬＫ３の分周反転クロックＣＬＫ３Ｂは、可変遅延バッファ回路４０の遅延素子４２から出力する遅延クロックＣＬＫ４で同期化されて同期化クロックＣＬＫ５となる。そしてさらに、帰還クロックＣＬＫ２で再度同期化されて最終同期化クロックＣＬＫ６となってから、位相比較器１１の帰還入力端子１１ｂに入力している。このように分周クロックＣＬＫ３の分周反転クロックＣＬＫ３Ｂを遅延クロックＣＬＫ４で同期化することで、分周クロックＣＬＫ３の位相情報を保持したまま分周クロックＣＬＫ３の立ち上がりから１クロック後のサイクルで位相比較ができる。分周クロックＣＬＫ３は参照クロックＣＬＫ１の立ち上がりに同期して出力される。また同様に最終同期化クロックＣＬＫ６は帰還クロックＣＬＫ２の立ち上がりに同期して出力される。すなわち、元のクロックである参照クロックＣＬＫ１と帰還クロックＣＬＫ２の位相情報が分周クロックＣＬＫ３と最終同期化クロックＣＬＫ６に伝達される。このため、分周クロックＣＬＫ３と最終同期化クロックＣＬＫ６との位相比較結果は、参照クロックＣＬＫ１と帰還クロックＣＬＫ２との位相比較結果と一致し、従来の位相比較器１１と同じ精度の位相調整が可能となる。
【００２１】
図２〜図４に動作波形を示す。図２はロック状態に対して帰還クロックＣＬＫ２の位相が進んでいる場合の例、図３は位相が揃っているロック状態の場合の例、図４は帰還クロックＣＬＫ２の位相が遅れている場合の例である。
【００２２】
ここで、遅延クロックＣＬＫ４の立ち上がりエッジと分周クロックＣＬＫ３の状態の関係について考察する。帰還クロックＣＬＫ２が進んでいる図２の場合は、帰還クロックＣＬＫ２の位相は、ロック状態を０とすると、−２π〜０の間にある。このため、帰還クロックＣＬＫ２の立ち上がり時刻での分周クロックＣＬＫ３の値は“Ｌ”である。一方、帰還クロックＣＬＫ２が遅れている図４の状態では、帰還クロックＣＬＫ２の位相は、ロック状態を０とすると、０〜＋２πの間にある。このため、帰還クロックＣＬＫ２の立ち上がり時刻での分周クロックＣＬＫ３の値は“Ｈ”である。位相比較器１１の入力端子１１ｂに入力する最終同期化クロックＣＬＫ６の位相が正しく検出されるためには、図２と図４で同じように“Ｈ”が検出、すなわちクロックＣＬＫ６に立ち上がりが現れなければならない。もし、図４でクロックＣＬＫ６に立ち上がりが現れず、帰還クロックＣＬＫ２の立ち上がりエッジで分周クロックＣＬＫ３を直接同期化すると、誤動作を引き起こしてしまうことになる。
【００２３】
そこで本実施例では、可変遅延バッファ回路４０の中間ノードの遅延クロックＣＬＫ４を用いて分周反転クロックＣＬＫ３Ｂを同期化してクロックＣＬＫ５とする。そして、これを再度帰還クロックＣＬＫ２で同期化して最終同期化クロックＣＬＫ６とすることで、上記のような論理不一致を防止している。参照クロックＣＬＫ１の“Ｈ”の期間は、本実施例では図２〜図４に示すように、分周クロックＣＬＫ３が“Ｈ”の期間の半分の期間である。このため、分周反転クロックＣＬＫ３Ｂの“Ｈ”をサンプリングするためには、遅延クロックＣＬＫ４を用いればよいことになる。
【００２４】
なお、本実施例では、２分周の分周クロックＣＬＫ３を用いて１段構成でクロックＣＬＫ３のみを同期化している。しかし、遅延クロックＰＨ１，ＰＨ３を用いるといった手法により、多段構成により２分周を実現しても同様の機能が実現できることは言うまでもない。つまり、図１では遅延クロックを（分周数−１）個（ＰＨ２）使用しているが、（分周数−１）個より多い個数を使用して構成してもよい。また、遅延クロックの各段の取り得る範囲は必ずしも等しくする必要もなく、各段の取り得る範囲を自由に設定しても良い。その場合でも、遅延クロック１段当たりが取り得る位相の範囲は常に２πより小さいことが条件となる。
【００２５】
また、本実施例では、上記のように可変遅延バッファ回路４０の遅延素子４２の出力側から取り出した遅延クロックＣＬＫ４（＝ＰＨ２）を用いた。これにより、帰還クロックＣＬＫ２の位相検出範囲を−２π〜＋２πの範囲に拡張した。しかし、これに限らず、参照クロックＣＬＫ１からの遅延量が帰還クロックＣＬＫ２の遅延量よりも小さく、参照クロックＣＬＫ１のエッジと帰還クロックＣＬＫ２のエッジとの間にエッジを有する遅延クロックを利用することが可能である。これにより、少なくとも、従来の−π〜＋πを超える位相検出範囲を得ることが可能である。以下、位相検出範囲の拡大のために有用な遅延クロックの遅延量の範囲について考察する。
【００２６】
遅延クロックＣＬＫ４の、参照クロックＣＬＫ１からの遅延量をＤ２とすると、まず、図２を参照することにより、０＜Ｄ２＜２πであれば、ＣＬＫ４で分周反転クロックＣＬＫ３Ｂの“Ｈ”をサンプリングし、同期化クロックＣＬＫ５を生成できることがわかる。ここで、図２の場合には、帰還クロックＣＬＫ２の参照クロックＣＬＫ１からの遅延量（Ｄ１と表記する）が、ロック状態である２π未満であるので、０＜Ｄ２＜Ｄ１であれば、０＜Ｄ２＜２πの条件は満たされる。
【００２７】
ロック状態である図３の場合、および、２π＜Ｄ１である図４にも、同様に、０＜Ｄ２＜２πであれば、同期化クロックＣＬＫ５を生成できる。しかし、帰還クロックＣＬＫ２で同期化クロックＣＬＫ５の“Ｈ”をサンプリングし、最終同期化クロックＣＬＫ６を生成することができるのは、Ｄ１＜（Ｄ２＋２π）、すなわち、（Ｄ１−２π）＜Ｄ２の場合である。ここで、同期化クロックＣＬＫ５の“Ｈ”の期間が２πだけあると仮定する。
【００２８】
ここで、Ｄ２＝ｋＤ１（０＜ｋ＜１）として、Ｄ１＝０〜４πの範囲（ロック状態であるＤ１＝２πを基準にすると、−２π〜＋２πの範囲）で（Ｄ１−２π）＜Ｄ２を満たせるのは、ｋ＞０．５の場合である。しかし、ｋ＞０．５でＤ１＝４πになると、Ｄ２＜２πの条件が満たせない。このように、本実施例では、厳密には、−２π〜＋２πの位相検出範囲を持つことは出来ない。しかし、ｋ＝０．５のときには、ほぼ、−２π〜＋２πの位相検出範囲をもつ。
【００２９】
また、Ｄ１＝０〜３πの範囲（ロック状態であるＤ１＝２πを基準にすると、−２π〜＋πの範囲、すなわち、＋側で従来と同等以上の範囲）で（Ｄ１−２π）＜Ｄ２を満たせるのは、(１／３)＜ｋ＜(２／３)の場合である。
【００３０】
以上をまとめると、
（Ａ）ロック状態の前後に位相検出範囲をもつ条件
０＜Ｄ２＜２π  且つ  Ｄ２＜Ｄ１  且つ  （Ｄ１−２π）＜Ｄ２
（Ｂ）＋側に従来と同等以上の位相検出範囲を持つ条件
（Ａ）  且つ  （１／３）Ｄ１＜Ｄ２＜（２／３）Ｄ１
（Ｃ）ほぼ−２π〜＋２πの位相検出範囲を持つ条件
（Ａ）  且つ  Ｄ２＝０．５Ｄ１となる。
【００３１】
また、ＤＤＬ回路の外部で、これらのいずれかの所望の条件を満たす遅延クロックを生成することも可能である。さらに、本実施例では、入力端子１１ａ，１１ｂに入力される２つのクロックの立ち上がりエッジの位相を比較する位相比較器１１を利用するとともに、クロック端子に入力されるクロック信号の立ち上がりエッジでサンプリングを行うＤＦＦ１４，１５を利用して同期化を行った。しかし、立ち下がりエッジの位相を比較する位相比較器を利用することも可能であるし、クロック信号の立ち下がりエッジでサンプリングを行うＤＦＦで同期化を行うことも可能である。
【００３２】
なお、上記の条件を満たすように設計した場合でも、さまざまなばらつきにより、所望の位相検出範囲が得られないこともある。そこで、動作マージンを増大させるため、同期化をさらに多段に行う構成とすることも可能である。すなわち、図１の構成では１つの遅延クロックＣＬＫ４のみを利用して分周反転クロックＣＬＫ３Ｂの同期化を行った。この分周反転クロックＣＬＫ３Ｂの同期化を順次最大で２πずつ大きくなる複数個の遅延クロックで、順次同期化することによって行うことも可能である。この場合にも、複数個の遅延クロックの遅延量は、Ｄ１未満の範囲で設定される。すなわち、最後に同期化を行って同期化クロックＣＬＫ５を生成するために利用される遅延クロックの遅延量は、Ｄ１未満である。
【００３３】
複数の遅延クロックのそれぞれに可能な遅延時間の範囲は、遅延クロックの個数や、必要な位相検出範囲に応じて変化する。しかし、遅延クロック数が１である場合についての上記の考察と同様の考察を行うことにより、特定することができる。もしくは、単純に、参照クロックＣＬＫ１と帰還クロックＣＬＫ２との間を概略等分して、複数の遅延クロックを生成することも可能である。
【００３４】
例えば、第１の遅延クロックの参照クロックＣＬＫ１からの遅延量をＤ２１、第２の遅延クロックの参照クロックＣＬＫ１からの遅延量をＤ２２とすると、Ｄ２１＝（１／３）Ｄ１、Ｄ２２＝（２／３）Ｄ１とすることが可能である。この場合、ロックした状態を基準にして、−側は２πまで、＋側は２πを超える位相検出範囲を得ることができる。
【００３５】
＜第２の実施例＞
図５に第２の実施例の位相比較装置５０を備え、帰還クロックＣＬＫ１２の位相検出範囲を−２π〜＋２πの範囲に拡張するためのＤＬＬ回路を示す。また、図６〜図８に、そのＤＬＬ回路の動作波形を示す。
【００３６】
本実施例のＤＬＬ回路では、図１０で説明した位相比較器１１Ａを位相比較装置５０に置き換えている。この位相比較装置５０は、参照クロックＣＬＫ１１を３分周（３倍周期）する分周器５２、その分周器５２から出力する分周クロックＣＬＫ１３を位相反転させて分周反転クロックＣＬＫ１３Ｂを生成するインバータ５３、可変遅延バッファ回路４０の遅延素子４１から出力する遅延クロックＰＨ１（＝ＣＬＫ１４）でインバータ５３から出力する分周反転クロックＣＬＫ１３Ｂの同期化を行うＤＦＦ回路５４、そのＤＦＦ回路５４から出力する同期化クロックＣＬＫ１５を遅延素子４２から出力する遅延クロックＰＨ２（＝ＣＬＫ１６）で再同期化するＤＦＦ回路５５、そのＤＦＦ回路５５から出力する再同期化クロックＣＬＫ１７を帰還クロックＣＬＫ１２で最終同期化するＤＦＦ回路５６、および分周クロックＣＬＫ１３が参照信号入力端子５１ａに入力し、ＤＦＦ回路５６で最終同期化された最終同期化クロックＣＬＫ１８が帰還信号入力端子５１ｂに入力する位相比較器５１から構成されている。請求項との関係では、ＤＦＦ回路５４，５５が第１の同期化手段を構成し、ＤＦＦ回路５６が第２の同期化手段を構成している。
【００３７】
ここで、位相比較器５１は、２つの入力端子５１ａ，５１ｂに入力されるクロックの立ち上がりエッジの位相を比較する。この場合、３分周の分周回路５２は、“Ｌ”期間が２πで“Ｈ”期間が４πのクロックＣＬＫ１３を生成する。なお、位相比較器５１として、２つの入力端子５１ａ，５１ｂに入力されるクロックの立ち下がりエッジの位相を比較するものを利用する場合には、分周回路５２として、“Ｈ”期間が２πで“Ｌ”期間が４πのクロックＣＬＫ１３を生成するものを利用する。
【００３８】
本実施例でも、図１の実施例の場合と同様の考察を行うことにより、それぞれの遅延クロックに許される遅延量の範囲を定めることができる。もしくは、単純に、参照クロックＣＬＫ１１と帰還クロックＣＬＫ１２との間を概略等分して、複数の遅延クロックを生成することも可能である。
【００３９】
例えば、参照クロックＣＬＫ１１からの帰還クロックＣＬＫ１２の遅延量をＤ１、第１の遅延クロックの参照クロックＣＬＫ１１からの遅延量をＤ２１、第２の遅延クロックの参照クロックＣＬＫ１１からの遅延量をＤ２２とすると、Ｄ２１＝（１／３）Ｄ１、Ｄ２２＝（２／３）Ｄ１とすることが可能である。この場合、ロックした状態を基準にして、−側は２πまで、＋側はほぼ３πまでの位相検出範囲を得ることができる。
【００４０】
＜その他の実施例＞
更に、帰還クロックの位相検出範囲を−２π〜＋２（Ｎ−１）πの範囲（Ｎは２以上の正の整数）に拡張するためには、参照クロックをＮ分周（Ｎ倍周期）して位相比較器の一方の入力端子に入力させる。そして、そのＮ分周クロックを反転させた分周反転クロックを、遅延量が最大で２πずつ順次大きくなるＮ−１個の遅延クロックでＮ−１回同期化し、帰還クロックで同期化する。これにより、最終同期化クロックとしてから位相比較器の他方の入力端子に入力させれば良い。
【００４１】
この場合にも、２つの入力端子に入力されるクロックの立ち上がりエッジの位相を比較する位相比較器を利用する場合には、“Ｌ”期間が２πで“Ｈ”期間が２（Ｎ−１）πのクロックを分周クロックとして生成する。２つの入力端子に入力されるクロックの立ち下がりエッジの位相を比較する位相比較器を利用する場合には、“Ｈ”期間が２πで“Ｌ”期間が２（Ｎ−１）πのクロックを分周クロックとして生成する。３分周もしくはＮ分周の場合にも、遅延クロックの個数をＮ−１より多くして、動作マージンを増大させることが可能である。
【符号の説明】
【００４２】
１０：位相比較装置、１１，１１Ａ：位相比較器、１２：２分周器、１３：インバータ、１４，１５：ＤＦＦ回路
２０：チャージポンプ
３０：ローパスフィルタ
４０：可変遅延バッファ回路、４１〜４４：遅延素子、４５：電流源
５０：位相比較装置、５１：位相比較器、５２：３分周器、５３：インバータ、５４〜５６：ＤＦＦ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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