(57)【要約】  薄膜半導体装置は、遮光性のゲート電極（５１）と、第１絶縁層（１２０）と、チャネル層（５４）と、第２絶縁層（１３１）と、ソース電極（５３）及びドレイン電極（５２）とを備える半導体素子部（５０）と、透明導電性材料で形成された第１容量電極（６１）と、誘電体層（１２０）と、第２容量電極（６２）とを備える容量部（６０）とで構成され、ゲート電極（５１）、チャネル層（５４）、および第２絶縁層（１３１）は、上面視したときに外形輪郭線が一致するように積層される。
2013061381.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える薄膜半導体装置であって、
前記半導体素子部は、
前記基板上に形成された遮光性のゲート電極と、
前記ゲート電極上に形成された第１絶縁層と、
前記第１絶縁層上に形成されたチャネル層と、
前記チャネル層上に形成された第２絶縁層と、
前記第２絶縁層上に形成されたソース電極及びドレイン電極とを備え、
前記容量部は、
透明導電性材料で前記基板上に形成された第１容量電極と、
前記第１絶縁層と同一の材料で、前記第１容量電極上に形成された誘電体層と、
前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上に形成された第２容量電極とを備え、
前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される
薄膜半導体装置。
【請求項２】
前記ゲート電極は、
前記透明導電性材料で形成された第１ゲート電極と、
遮光性導電性材料で前記第１ゲート電極上に形成された第２ゲート電極とで構成される
請求項１に記載の薄膜半導体装置。
【請求項３】
前記半導体素子部は、さらに、前記第２絶縁層と前記ソース電極との間、及び前記第２絶縁層と前記ドレイン電極との間に介在し、前記チャネル層の側面とコンタクトするコンタクト層を備える
請求項１又は２に記載の薄膜半導体装置。
【請求項４】
前記容量部は、さらに、前記誘電体層と前記第２容量電極との間に、前記コンタクト層と同じ材料で形成された中間層を備える
請求項３に記載の薄膜半導体装置。
【請求項５】
前記チャネル層は、結晶性シリコン薄膜で形成されている
請求項１〜４のいずれか１項に記載の薄膜半導体装置。
【請求項６】
前記半導体素子部は、さらに、前記チャネル層上に非結晶性の真性シリコン薄膜を備える
請求項１〜５のいずれか１項に記載の薄膜半導体装置。
【請求項７】
前記第２ゲート電極、前記チャネル層、前記非結晶性の真性シリコン薄膜、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される
請求項６に記載の薄膜半導体装置。
【請求項８】
前記第２絶縁層は、有機材料で形成される
請求項１〜７のいずれか１項に記載の薄膜半導体装置。
【請求項９】
基板を準備する第１工程と、
前記基板上に、遮光性導電性材料でゲート電極を形成すると共に、前記ゲート電極と離間した位置に透明導電性材料で第１容量電極を形成する第２工程と、
前記ゲート電極上および前記第１容量電極上に、第１絶縁層を形成する第３工程と、
前記第１絶縁層上に半導体層を形成する第４工程と、
前記半導体層上に、第２絶縁層を形成する第５工程と、
前記半導体層をエッチングすることにより、前記ゲート電極に重畳する位置にチャネル層を形成する第６工程と、
前記第２絶縁層上の前記チャネル層に重畳する位置にソース電極及びドレイン電極を形成すると共に、前記第１絶縁層上の前記第１容量電極に重畳する位置に第２容量電極を形成する第７工程とを含み、
前記第５工程では、前記半導体層上に前記第２絶縁層を形成した後に、前記基板の前記ゲート電極および前記第１容量電極が形成された面と反対側の面から、前記第２絶縁層に対して前記ゲート電極をマスクに用いて前記第２絶縁層を感光させる光で露光する露光工程と、前記第２絶縁層を現像する現像工程とによって、前記ゲート電極に重畳する位置の前記第２絶縁層を残し、且つ前記第１容量電極に重畳する位置の前記第２絶縁層を除去し、
前記第６工程では、前記ゲート電極に重畳する位置に残された前記第２絶縁層をマスクとして前記半導体層をエッチングする工程によって、前記半導体層を前記ゲート電極に重畳する位置の前記チャネル層として残し、且つ前記第１容量電極に重畳する位置からは前記半導体層を除去することにより、前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように形成される
薄膜半導体装置の製造方法。
【請求項１０】
前記ゲート電極は、第１ゲート電極と、前記第１ゲート電極上に形成される第２ゲート電極とで構成され、
前記第２工程は、
前記基板上に、前記透明導電性材料で前記第１ゲート電極と前記第１容量電極とを同時に形成する工程と、
前記第１ゲート電極上に、遮光性導電性材料で前記第２ゲート電極を形成する工程とを含む
請求項９に記載の薄膜半導体装置の製造方法。
【請求項１１】
前記半導体層は、前記光を透過する厚みである
請求項９又は１０に記載の薄膜半導体装置の製造方法。
【請求項１２】
前記半導体層の厚みは、３０ｎｍ以上、２００ｎｍ以下である
請求項１１に記載の薄膜半導体装置の製造方法。
【請求項１３】
前記半導体層は、結晶シリコン層と非結晶シリコン層とを積層して形成され、
前記非結晶シリコン層の厚みは、５０ｎｍ以下である
請求項１１又は１２に記載の薄膜半導体装置の製造方法。
【請求項１４】
前記ゲート電極は、前記透明導電性材料で前記第１容量電極と一体形成される第１ゲート電極と、前記第１ゲート電極上に前記遮光性導電性材料で形成される第２ゲート電極とで構成され、
前記第２工程では、ハーフトーンマスクを用いて前記第１ゲート電極、前記第２ゲート電極、及び前記第１容量電極を同時に形成する
請求項９〜１３のいずれか１項に記載の薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置に関し、特に、表示装置の画素回路に用いられる薄膜半導体装置に関するものである。
【背景技術】
【０００２】
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。【０００３】
有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスである。このことから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）の開発が急がれている。薄膜トランジスタは、画素を選択するスイッチング素子、或いは画素を駆動する駆動トランジスタ等として用いられる。【０００４】
図１１を参照して、従来の画素回路の構成を説明する。図１１に示される画素回路９００は、基板９１０と、基板９１０上に形成される半導体素子部及び容量部とで構成される。半導体素子部は、ゲート電極９２１と、ゲート絶縁膜９３０と、結晶シリコン層９４１と、非結晶シリコン層９５１と、チャネル保護層９６０と、一対のコンタクト層９７１、９７２と、ソース電極９８１及びドレイン電極９８２とを、基板９１０上に積層して構成されるボトムゲート型の薄膜トランジスタである。容量部は、第１容量電極９２２と、誘電体層として機能するゲート絶縁膜９３０と、第１シリコン層９４２と、第２シリコン層９５２と、第３シリコン層９７３と、第２容量電極９８３とを、基板９１０上に積層して構成される。【０００５】
上記の半導体素子部は、チャネル層として機能する結晶シリコン層９４１をエッチング処理から保護するために、チャネル保護層９６０を有するチャネル保護型（エッチングストッパ型）の薄膜トランジスタである。チャネル保護型の薄膜トランジスタは、例えば、特許文献１、２に開示されているように、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板９１０内で特性ばらつきが増大することを抑制することができる。また、チャネル保護型の薄膜トランジスタの方がチャネル層を薄膜化することができる。その結果、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１１９０２９号公報
【特許文献２】特開昭６４−００４０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記構成の画素回路９００において、チャネル保護層９６０は、例えば、有機材料をパターニングすることによって、結晶シリコン層９４１のチャネル領域に重畳する位置に選択的に形成される。このとき、ゲート電極９２１をマスクとして裏面側（図１１の下側）から露光すると、第１容量電極９２２がマスクとなって容量部にも有機材料が残留してしまう。そこで、チャネル保護層９６０をパターニングするためには、上面側（図１１の上側）から露光する必要がある。そうすると、図１１に示されるように、チャネル保護層９６０の幅がゲート電極９２１より狭くなるので、チャネル保護層９６０の左右の領域（図１１の楕円で囲った領域）に寄生容量が生じ、高精細化を困難にするという課題を生じる。【０００８】
また、結晶シリコン層９４１、非結晶シリコン層９５１、及びコンタクト層９７１、９７２は、ソース電極９８１及びドレイン電極９８２をマスクとしてエッチングすることによって形成される。このとき、ソース電極９８１及びドレイン電極９８２と同一材料で形成される第２容量電極９８３がマスクとなって、容量部にも第１〜第３シリコン層９４２、９５２、９７３が残留する。その結果、容量部がＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）となり、電圧によって容量値が変化するという課題を生じる。【０００９】
そこで、本発明は、上記の課題に鑑みてなされたものであり、寄生容量の少ない半導体素子部と、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型の容量部とで構成される薄膜半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る薄膜半導体装置は、基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える。前記半導体素子部は、前記基板上に形成された遮光性のゲート電極と、前記ゲート電極上に形成された第１絶縁層と、前記第１絶縁層上に形成されたチャネル層と、前記チャネル層上に形成された第２絶縁層と、前記第２絶縁層上に形成されたソース電極及びドレイン電極とを備える。前記容量部は、透明導電性材料で前記基板上に形成された第１容量電極と、前記第１絶縁層と同一の材料で、前記第１容量電極上に形成された誘電体層と、前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上に形成された第２容量電極とを備える。そして、前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される。
【発明の効果】
【００１１】
本発明によれば、寄生容量の少ない半導体素子部と、ＭＩＭ型の容量部とで構成される薄膜半導体装置を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、薄膜半導体アレイ基板を示す図である。
【図２】図２は、実施の形態に係る有機ＥＬディスプレイの斜視図である。
【図３】図３は、画素回路の回路構成を示す図である。
【図４】図４は、実施の形態に係る薄膜半導体装置の構成を示す平面図である。
【図５】図５は、図４の線分Ａにおける断面図である。
【図６Ａ】図６Ａは、ゲート配線層における各構成要素の位置関係を示す図である。
【図６Ｂ】図６Ｂは、第２ゲート電極と結晶シリコン層との位置関係を示す図である。
【図６Ｃ】図６Ｃは、第２ゲート電極と結晶シリコン層と非結晶シリコン層との位置関係を示す図である。
【図６Ｄ】図６Ｄは、第２ゲート電極と結晶シリコン層と非結晶シリコン層とチャネル保護層との位置関係を示す図である。
【図７Ａ】図７Ａは、実施の形態に係る薄膜半導体装置の製造方法における基板準備工程を模式的に示した断面図である。
【図７Ｂ】図７Ｂは、実施の形態に係る薄膜半導体装置の製造方法におけるゲート電極／第１容量電極形成工程を模式的に示した断面図である。
【図７Ｃ】図７Ｃは、実施の形態に係る薄膜半導体装置の製造方法におけるゲート電極及び第１容量電極が形成された状態を模式的に示した断面図である。
【図７Ｄ】図７Ｄは、実施の形態に係る薄膜半導体装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。
【図７Ｅ】図７Ｅは、実施の形態に係る薄膜半導体装置の製造方法における結晶シリコン薄膜形成工程を模式的に示した断面図である。
【図７Ｆ】図７Ｆは、実施の形態に係る薄膜半導体装置の製造方法における非結晶シリコン薄膜形成工程を模式的に示した断面図である。
【図７Ｇ】図７Ｇは、実施の形態に係る薄膜半導体装置の製造方法における絶縁膜形成工程を模式的に示した断面図である。
【図７Ｈ】図７Ｈは、実施の形態に係る薄膜半導体装置の製造方法におけるチャネル保護層形成工程を模式的に示した断面図である。
【図７Ｉ】図７Ｉは、実施の形態に係る薄膜半導体装置の製造方法における結晶シリコン層／非結晶シリコン層形成工程を模式的に示した断面図である。
【図７Ｊ】図７Ｊは、実施の形態に係る薄膜半導体装置の製造方法におけるコンタクト層用薄膜形成工程を模式的に示した断面図である。
【図７Ｋ】図７Ｋは、実施の形態に係る薄膜半導体装置の製造方法におけるソース電極／ドレイン電極形成工程を模式的に示した断面図である。
【図８】図８は、変形例１に係る薄膜半導体装置の構成を示す断面図である。
【図９】図９は、変形例２に係る薄膜半導体装置の構成を示す平面図である。
【図１０】図１０は、変形例１に係る薄膜半導体装置のゲート配線層における各構成要素の位置関係を示す図である。
【図１１】図１１は、従来の画素回路の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明の一形態に係る薄膜半導体装置は、基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える。前記半導体素子部は、前記基板上に形成された遮光性のゲート電極と、前記ゲート電極上に形成された第１絶縁層と、前記第１絶縁層上に形成されたチャネル層と、前記チャネル層上に形成された第２絶縁層と、前記第２絶縁層上に形成されたソース電極及びドレイン電極とを備える。前記容量部は、透明導電性材料で前記基板上に形成された第１容量電極と、前記第１絶縁層と同一の材料で、前記第１容量電極上に形成された誘電体層と、前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上に形成された第２容量電極とを備える。そして、前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される。
【００１４】
上記構成によれば、上面視したときにゲート電極とチャネル保護層との外形輪郭線が一致する。これにより、チャネル保護層の左右の領域でゲート電極とソース電極及びドレイン電極とが重畳しないので、この領域の寄生容量を削減することができる。また、第１容量電極と第２容量電極との間に介在する半導体層が介在しないので、ＭＩＭ型の容量部を形成することができる。
【００１５】
一例として、前記ゲート電極は、前記透明導電性材料で形成された第１ゲート電極と、遮光性導電性材料で前記第１ゲート電極上に形成された第２ゲート電極とで構成されてもよい。
【００１６】
さらに、前記半導体素子部は、前記第２絶縁層と前記ソース電極との間、及び前記第２絶縁層と前記ドレイン電極との間に介在し、前記チャネル層の側面とコンタクトするコンタクト層を備えてもよい。
【００１７】
さらに、前記容量部は、さらに、前記誘電体層と前記第２容量電極との間に、前記コンタクト層と同じ材料で形成された中間層を備えてもよい。
【００１８】
また、前記チャネル層は、結晶性シリコン薄膜で形成されてもよい。
【００１９】
さらに、前記半導体素子部は、前記チャネル層上に非結晶性の真性シリコン薄膜を備えてもよい。
【００２０】
また、前記第２ゲート電極、前記チャネル層、前記非結晶性の真性シリコン薄膜、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層されてもよい。
【００２１】
また、前記第２絶縁層は、有機材料で形成されてもよい。
【００２２】
本発明の一形態に係る薄膜半導体装置の製造方法は、基板を準備する第１工程と、前記基板上に、遮光性導電性材料でゲート電極を形成すると共に、前記ゲート電極と離間した位置に透明導電性材料で第１容量電極を形成する第２工程と、前記ゲート電極上および前記第１容量電極上に、第１絶縁層を形成する第３工程と、前記第１絶縁層上に半導体層を形成する第４工程と、前記半導体層上に、第２絶縁層を形成する第５工程と、前記半導体層をエッチングすることにより、前記ゲート電極に重畳する位置にチャネル層を形成する第６工程と、前記第２絶縁層上の前記チャネル層に重畳する位置にソース電極及びドレイン電極を形成すると共に、前記第１絶縁層上の前記第１容量電極に重畳する位置に第２容量電極を形成する第７工程とを含む。前記第５工程では、前記半導体層上に前記第２絶縁層を形成した後に、前記基板の前記ゲート電極および前記第１容量電極が形成された面と反対側の面から、前記第２絶縁層に対して前記ゲート電極をマスクに用いて前記第２絶縁層を感光させる光で露光する露光工程と、前記第２絶縁層を現像する現像工程とによって、前記ゲート電極に重畳する位置の前記第２絶縁層を残し、且つ前記第１容量電極に重畳する位置の前記第２絶縁層を除去する。前記第６工程では、前記ゲート電極に重畳する位置に残された前記第２絶縁層をマスクとして前記半導体層をエッチングする工程によって、前記半導体層を前記ゲート電極に重畳する位置の前記チャネル層として残し、且つ前記第１容量電極に重畳する位置からは前記半導体層を除去することにより、前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように形成される。
【００２３】
上記方法のように、ゲート電極を遮光性導電性材料で形成し、且つ基板の裏面側から第２絶縁層を露光することにより、第２絶縁層の外形輪郭線がゲート電極の外形輪郭線に一致するようにセルフアライメントされる。また、第２絶縁層をマスクとして半導体層をエッチングすることにより、第１及び第２容量電極の間から半導体層を除去することができる。すなわち、上記方法によれば、比較的容易に上記構成の薄膜半導体装置を得ることができる。
【００２４】
また、前記ゲート電極は、第１ゲート電極と、前記第１ゲート電極上に形成される第２ゲート電極とで構成されてもよい。そして、前記第２工程は、前記基板上に、前記透明導電性材料で前記第１ゲート電極と前記第１容量電極とを同時に形成する工程と、前記第１ゲート電極上に、遮光性導電性材料で前記第２ゲート電極を形成する工程とを含んでもよい。
【００２５】
また、前記半導体層は、前記光を透過する厚みであってもよい。
【００２６】
また、前記半導体層の厚みは、３０ｎｍ以上、２００ｎｍ以下であってもよい。
【００２７】
また、前記半導体層は、結晶シリコン層と非結晶シリコン層とを積層して形成されてもよい。そして、前記非結晶シリコン層の厚みは、５０nm以下であってもよい。
【００２８】
非結晶性の真性シリコン薄膜は、露光工程での光に対しての吸収率が高く、厚くしすぎると、第２絶縁層に必要な露光量が届かず、露光が不十分になってしまう恐れがある。もしくは、必要な露光量を得るために長時間の露光工程が必要になってしまい、生産性を著しく落としてしまう懸念がある。但し、非結晶性の真性シリコン薄膜の厚みは、露光工程で用いる光の光量を強くすれば５０ｎｍ以上とすることもできる。
【００２９】
また、前記ゲート電極は、前記透明導電性材料で前記第１容量電極と一体形成される第１ゲート電極と、前記第１ゲート電極上に前記遮光性導電性材料で形成される第２ゲート電極とで構成されてもよい。そして、前記第２工程では、ハーフトーンマスクを用いて前記第１ゲート電極、前記第２ゲート電極、及び前記第１容量電極を同時に形成してもよい。
【００３０】
上記構成によれば、第１ゲート電極、第２ゲート電極、及び第１容量電極を１プロセスで形成することができる。
【００３１】
以下、図面を参照して、本発明に係る薄膜半導体装置及びその製造方法を説明する。なお、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではない。すなわち、以下の実施の形態は、本発明のより好ましい形態を説明するものである。また、各図は模式図であり、必ずしも厳密に図示したものではない。
【００３２】
（実施の形態）
図１及び図２を参照して、本発明の実施の形態に係る有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ（有機ＥＬ表示パネル）１０及び画像表示装置用の薄膜トランジスタアレイ装置（以下、単に「薄膜トランジスタアレイ装置」と表記する）２０を説明する。なお、図１は、薄膜半導体アレイ基板１を示す図である。図２は、本発明の実施の形態に係る表示装置の一例である有機ＥＬディスプレイ１０の斜視図である。
【００３３】
まず、薄膜半導体アレイ基板１は、図１に示されるように、複数（図１では２個）の有機ＥＬディスプレイ１０で構成されている。また、有機ＥＬディスプレイ１０は、図２に示されるように、下層より、薄膜トランジスタアレイ装置２０、層間絶縁膜（平坦化膜）１１（図２では図示省略）、陽極（下部電極）１２、有機ＥＬ層（有機発光層）１３、及び透明陰極（上部電極）１４の積層構造体である。また、陽極１２及び有機ＥＬ層１３の間には正孔輸送層（図示省略）が、有機ＥＬ層１３及び透明陰極１４の間には電子輸送層（図示省略）が積層される。
【００３４】
薄膜トランジスタアレイ装置２０には、複数の画素１００が行列状（マトリックス状）に配置されている。各画素１００は、それぞれに設けられた画素回路３０によって駆動される。また、薄膜トランジスタアレイ装置２０は、行状に配置される複数のゲート配線２１と、ゲート配線２１と交差するように列状に配置される複数のソース配線（信号配線）２２と、ソース配線２２に平行に延びる複数の電源配線２３（図２では図示省略）とを備える。
【００３５】
このゲート配線２１は、画素回路３０のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極４１（図２では図示省略）を行毎に接続する。ソース配線２２は、画素回路３０のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタのソース電極４２（図２では図示省略）を列毎に接続する。電源配線２３は、画素回路３０のそれぞれに含まれる駆動素子として動作する薄膜トランジスタのドレイン電極５２（図２では図示省略）を列毎に接続する。
【００３６】
次に、図３及び図４を参照して、画素１００の構造を説明する。なお、図３は、画素１００に含まれる画素回路３０の回路図である。図４は、画素１００の構成を示す平面図である。
【００３７】
画素回路３０は、図３に示されるように、スイッチ素子として動作する第１のトランジスタ４０と、駆動素子として動作する第２のトランジスタ５０と、対応する画素に表示するデータを記憶するキャパシタ６０とで構成される。
【００３８】
第１のトランジスタ４０は、ゲート配線２１に接続されるゲート電極４１と、ソース配線２２に接続されるソース電極４２と、キャパシタ６０及び第２のトランジスタ５０のゲート電極５１に接続されるドレイン電極４３とで構成される。この第１のトランジスタ４０は、接続されたゲート配線２１及びソース配線２２に電圧が印加されると、当該ソース配線２２に印加された電圧値を表示データとしてキャパシタ６０に保存する。
【００３９】
第２のトランジスタ５０は、ゲート電極５１と、電源配線２３及びキャパシタ６０に接続されるドレイン電極５２と、ソース電極５３とで構成される。この第２のトランジスタ５０は、キャパシタ６０が保持している電圧値に対応する電流を電源配線２３からソース電極５３を通じて陽極１２に供給する。
【００４０】
すなわち、上記構成の有機ＥＬディスプレイ１０は、ゲート配線２１とソース配線２２との交点に位置する画素１００毎に表示制御を行うアクティブマトリックス方式を採用している。
【００４１】
なお、図４に示されるように、第１のトランジスタ４０のドレイン電極４３と、第２のトランジスタ５０のゲート電極５１とは、コンタクトホール７０を介して電気的に接続されている。また、第２のトランジスタのソース電極５３は、中継電極８０を介して陽極１２（図４では図示省略）に電気的に接続されている。
【００４２】
さらに、図４に示されるように、ゲート配線２１、及びゲート電極４１、５１は、それぞれ２種類の金属を積層して構成される。具体的には、ゲート配線２１は、第１ゲート配線２１ａと第２ゲート配線２１ｂとを積層して構成されている。ゲート電極４１は、第１ゲート電極４１ａと第２ゲート電極４１ｂとを積層して構成されている。ゲート電極５１は、第１ゲート電極５１ａと第２ゲート電極５１ｂとを積層して構成されている。
【００４３】
次に、図５及び図６Ａ〜図６Ｄを参照して、第２のトランジスタ５０及びキャパシタ６０の詳細な構成を説明する。図５は、図４の線分Ａにおける断面図である。図６Ａ〜図６Ｄは、画素１００を上面視したときの各構成要素の位置関係を説明するための図である。なお、第１のトランジスタ４０の構成は、第２のトランジスタ５０と共通するので、第２のトランジスタ５０を中心に説明する。
【００４４】
まず、図５に示されるように、第２のトランジスタ（半導体素子部）５０とキャパシタ（容量部）６０とは、共通の基板１１０上に互いに離間して形成されている。第２のトランジスタ５０は、基板１１０上に、ゲート電極５１と、ゲート絶縁膜（第１絶縁層）１２０と、結晶シリコン層５４と、非結晶シリコン層５５と、チャネル保護層１３１と、一対のコンタクト層１４１、１４２と、ソース電極５３及びドレイン電極５２とを、この順に積層して構成されるボトムゲート型の薄膜トランジスタである。キャパシタ６０は、基板１１０上に、第１容量電極６１と、誘電体層として機能するゲート絶縁膜１２０と、シリコン層１４３と、第２容量電極６２とを、この順に積層して構成される。
【００４５】
基板１１０は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン層５４に侵入することを防止するために、基板１１０上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１１０への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ〜２０００ｎｍ程度とすることができる。
【００４６】
ゲート電極５１及び第１容量電極６１は、基板１１０上に所定形状でパターン形成される。より具体的には、ゲート電極５１は、基板１１０上にパターン形成される第１ゲート電極５１ａと、第１ゲート電極５１ａ上にパターン形成される第２ゲート電極５１ｂとの積層構造体である。また、第１容量電極６１は、第１ゲート電極５１ａと同一の材料で基板１１０上にパターン形成される。
【００４７】
本実施の形態においては、図６Ａに示されるように、第１ゲート配線２１ａと第１のトランジスタ４０の第１ゲート電極４１ａとが連続した単一のパターンとして形成され、第２のトランジスタ５０の第１ゲート電極５１ａと第１容量電極６１とが連続した単一のパターンとして形成される。そして、第１ゲート配線２１ａ上に第２ゲート配線２１ｂが、第１のトランジスタ４０の第１ゲート電極４１ａ上に第２ゲート電極４１ｂが、第２のトランジスタ５０の第１ゲート電極５１ａ上に第２ゲート電極５１ｂが、それぞれ別個独立したパターンとして形成される。
【００４８】
第１ゲート電極５１ａ及び第１容量電極６１は、透明導電性材料で形成される。透明導電性材料の具体例は特に限定されないが、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＳｎＯ２、Ｉｎ２Ｏ３、ＺｎＯ等を用いることができる。
【００４９】
一方、第２ゲート電極５１ｂは、遮光性導電性材料で形成される。遮光性導電性材料の具体例は特に限定されないが、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極５１の膜厚は、例えば２０〜５００ｎｍ程度とすることができる。
【００５０】
ゲート絶縁膜（第１絶縁層）１２０は、ゲート電極５１及び第１容量電極６１を覆うように、基板１１０上の全面に形成される。すなわち、ゲート絶縁膜１２０は、第２のトランジスタ５０の領域ではゲート絶縁膜として機能し、キャパシタ６０の領域では誘電体層として機能する。
【００５１】
ゲート絶縁膜１２０は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜１２０の膜厚は、例えば５０ｎｍ〜３００ｎｍとすることができる。
【００５２】
なお、本実施の形態では、第２のトランジスタ５０のチャネル領域を結晶シリコン層５４に形成しているので、ゲート絶縁膜１２０に酸化シリコンを用いることが好ましい。酸化シリコンは、結晶シリコン層５４とゲート絶縁膜１２０との界面状態を良好にするのに適しており、これによって第２のトランジスタ５０の閾値電圧特性が向上する。
【００５３】
結晶シリコン層（チャネル層）５４は、ゲート絶縁膜１２０上のゲート電極５１に重畳する位置にパターン形成される半導体膜であって、ゲート電極５１の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。第２のトランジスタ５０のチャネル長は、チャネル保護層１３１の幅として定義される。
【００５４】
本実施の形態においては、図６Ｂに示されるように、第２のトランジスタ５０の第２ゲート電極５１ｂと結晶シリコン層５４とは、上面視したときに外形輪郭線が一致するように積層される。ここで、「外形輪郭線が一致する」とは、第２ゲート電極５１ｂと結晶シリコン層５４とが同一形状（形及び面積が同一）であって、且つ第２ゲート電極５１ｂと結晶シリコン層５４とが水平方向にズレることなく配置されていることを指す。同様に、第１のトランジスタ４０の第２ゲート電極４１ｂと結晶シリコン層４４とは、上面視したときに外形輪郭線が一致するように積層される。
【００５５】
結晶シリコン層５４は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。結晶シリコン層５４は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。また、結晶シリコン層５４は、アモルファスシリコン（非結晶シリコン）と結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。この場合、優れたオン特性を得るために、少なくともチャネル領域の結晶性シリコンの割合を多くするのが好ましい。結晶シリコン層５４と非結晶シリコン層５５とを合わせた膜厚は、例えば、３０ｎｍ〜２００ｎｍ程度（後述する裏面からの露光光が透過する程度）とすることができる。なお、結晶シリコン層５４に含まれるシリコン結晶の主面方位は［１００］であることが好ましい。これにより、結晶性に優れた結晶シリコン層５４を形成することができる。
【００５６】
なお、結晶シリコン層５４における結晶シリコンの平均結晶粒径は、５ｎｍ〜１０００ｎｍ程度であり、結晶シリコン層５４には、上記のような平均結晶粒径が１００ｎｍ以上の多結晶、あるいは、平均結晶粒径が１０ｎｍ〜１００ｎｍのマイクロクリスタル（μｃ）と呼ばれる微結晶も含まれる。
【００５７】
非結晶シリコン層（バックチャネル層）５５は、結晶シリコン層５４上にパターン形成される。本実施の形態においては、図６Ｃに示されるように、第２のトランジスタ５０の第２ゲート電極５１ｂと結晶シリコン層５４と非結晶シリコン層５５とは、上面視したときに外形輪郭線が一致するように積層される。同様に、第１のトランジスタ４０の第２ゲート電極４１ｂと結晶シリコン層４４と非結晶シリコン層４５とは、上面視したときに外形輪郭線が一致するように積層される。
【００５８】
非結晶シリコン層５５は、例えば、意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって形成されている。この非結晶シリコン層５５は、局在準位密度（トラップ密度）が結晶シリコン層５４より高い。すなわち、非結晶シリコン層５５の負キャリアの電荷密度によってチャネル保護層１３１の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、第２のトランジスタ５０のオフ特性が向上する。なお、非結晶シリコン層５５の膜厚は、５０ｎｍ以下とするのが望ましい。
【００５９】
チャネル保護層（第２絶縁層）１３１は、非結晶シリコン層５５上のチャネル領域に重畳する位置にパターン形成される。本実施の形態においては、図６Ｄに示されるように、第２のトランジスタ５０の第２ゲート電極５１ｂと結晶シリコン層５４と非結晶シリコン層５５とチャネル保護層１３１とは、上面視したときに外形輪郭線が一致するように積層される。同様に、第１のトランジスタ４０の第２ゲート電極４１ｂと結晶シリコン層４４と非結晶シリコン層４５とチャネル保護層１３２とは、上面視したときに外形輪郭線が一致するように積層される。
【００６０】
チャネル保護層１３１は、チャネル領域を含む半導体層（結晶シリコン層５４、非結晶シリコン層５５）を保護するチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、チャネル保護層１３１は、一対のコンタクト層１４１、１４２を形成するときのエッチング処理時において、結晶シリコン層５４及び非結晶シリコン層５５がエッチングされることを防止する機能を有する。
【００６１】
チャネル保護層１３１を形成する材料には、例えば、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料を用いることができる。本実施の形態におけるチャネル保護層１３１は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。
【００６２】
また、チャネル保護層１３１を構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
【００６３】
チャネル保護層１３１を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、チャネル保護層１３１の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
【００６４】
チャネル保護層１３１の膜厚は、例えば、３００ｎｍ〜１０００ｎｍとすることができる。チャネル保護層１３１の膜厚の下限は、エッチングによるマージン及びチャネル保護層１３１中の固定電荷の影響を抑制すること等を考慮して決定される。また、チャネル保護層１３１の膜厚の上限は、コンタクト層１４１、１４２やソース電極５３及びドレイン電極５２との段差の増大に伴うプロセス信頼性の低下を抑制することを考慮して決定される。
【００６５】
一対のコンタクト層１４１、１４２は、チャネル保護層１３１、非結晶シリコン層５５、及び結晶シリコン層５４を覆うようにパターン形成される。また、コンタクト層１４１とコンタクト層１４２とは、互いに所定の間隔をあけて対向配置される。さらに、コンタクト層１４１は、キャパシタ６０の位置にまで延在している。
【００６６】
より具体的には、コンタクト層１４１は、チャネル保護層１３１の上面の一部、チャネル保護層１３１の一方側（図５の左側）の側面、非結晶シリコン層５５の一方側（図５の左側）の側面、及び結晶シリコン層５４の一方側（図５の左側）の側面に跨るように形成されている。そして、コンタクト層１４１は、結晶シリコン層５４の一方側の側面とコンタクトしている。
【００６７】
また、コンタクト層１４２は、チャネル保護層１３１の上面の一部、チャネル保護層１３１の他方側（図５の右側）の側面、非結晶シリコン層５５の他方側（図５の右側）の側面、及び結晶シリコン層５４の他方側（図５の右側）の側面に跨るように形成され、さらに、ゲート絶縁膜１２０上をキャパシタ６０の位置にまで延在している。そして、コンタクト層１４２は、結晶シリコン層５４の他方側の側面とコンタクトしている。
【００６８】
コンタクト層１４１、１４２は、不純物を高濃度に含む非晶質半導体膜であり、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。より具体的には、コンタクト層１４１、１４２は、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができる。また、コンタクト層１４１、１４２の膜厚は、例えば５ｎｍ〜１００ｎｍとすることができる。
【００６９】
なお、コンタクト層１４１、１４２は、下層の低濃度の電界緩和層（ｎ−層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には、１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
【００７０】
ソース電極５３及びドレイン電極５２は、コンタクト層１４１、１４２及びゲート絶縁膜１２０上のチャネル領域に重畳する位置にパターン形成される。また、ソース電極５３とドレイン電極とは、互いに所定の間隔をあけて対向配置される。
【００７１】
より具体的には、ソース電極５３は、コンタクト層１４１上に、チャネル保護層１３１の上面の一部、チャネル保護層１３１の一方側の側面、非結晶シリコン層５５の一方側の側面、及び結晶シリコン層５４の一方側の側面に跨るように形成されている。同様に、ドレイン電極５２は、コンタクト層１４２上に、チャネル保護層１３１の上面の一部、チャネル保護層１３１の他方側の側面、非結晶シリコン層５５の他方側の側面、結晶シリコン層５４の他方側の側面、及びキャパシタ６０に跨るように形成されている。なお、ドレイン電極５２の第１容量電極６１に重畳する部分は、第２容量電極６２として機能する。
【００７２】
第２容量電極６２は、ソース電極５３及びドレイン電極５２の少なくとも一方と同一材料で、コンタクト層１４２上の第１容量電極６１に重畳する位置に形成される。なお、本実施の形態においては、図４に示されるように、電源配線２３の一部が第２容量電極６２として機能する。
【００７３】
本実施の形態において、ソース電極５３、ドレイン電極５２、及び第２容量電極６２は、導電性材料及びその合金等の単層構造又は多層構造とすることができる。例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態では、ソース電極５３、ドレイン電極５２、及び第２容量電極６２は、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極５３、ドレイン電極５２、及び第２容量電極６２の膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。
【００７４】
上記構成の第２のトランジスタ５０によれば、図６Ａ〜図６Ｄを用いて説明したように、第２ゲート電極５１ｂとチャネル保護層１３１とは、上面視したときに外形輪郭線が一致する。これにより、図５に示される断面において、チャネル保護層１３１の下面の左右の端部が、第２ゲート電極５１ｂの左右の側面の延長線上に位置することになる。その結果、チャネル保護層１３１の左右の領域でゲート電極５１とソース電極５３及びドレイン電極５２とが重畳しないので、この領域の寄生容量を削減することができる。なお、図５に示されるチャネル保護層１３１は、下面から上面に向かって断面積が小さくなるテーパ形状となっているので、少なくともチャネル保護層１３１の下面の外形輪郭線が、第２ゲート電極５１ｂ、結晶シリコン層５４、及び非結晶シリコン層５５の外形輪郭線に一致すればよい。
【００７５】
また、上記構成のキャパシタ６０によれば、第１容量電極６１と第２容量電極６２との間に介在するシリコン層がコンタクト層１４２のみとなる。膜厚５ｎｍ〜１００ｎｍ程度のコンタクト層１４２の有無はキャパシタ６０の機能にほとんど影響がないので、キャパシタ６０は、実質的にＭＩＭ型の容量部とみなすことができる。
【００７６】
次に、図７Ａ〜図７Ｋを参照して、本発明の実施の形態に係る薄膜半導体装置の製造方法を説明する。図７Ａ〜図７Ｋは、本発明の実施の形態に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【００７７】
まず、図７Ａに示されるように、基板１１０を準備する。なお、ゲート電極５１及び第１容量電極６１を形成する前に、プラズマＣＶＤ等によって基板１１０上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
【００７８】
次に、図７Ｂ及び図７Ｃに示されるように、基板１１０上に、所定形状のゲート電極５１及び第１容量電極６１を形成する。ここでは、第１ゲート電極５１ａ、第２ゲート電極５１ｂ、及び第１容量電極６１を同時（１プロセス）に形成する方法を説明するが、これに限定されず、一層ずつ順に形成してもよい。
【００７９】
まず、図７Ｂに示されるように、基板１１０の上面全域に、第１ゲート電極５１ａ及び第１容量電極６１を構成する透明導電性材料６１Ｍをスパッタによって成膜する。次に、透明導電性材料６１Ｍの上面全域に、第２ゲート電極５１ｂを構成する遮光性導電性材料５１Ｍをスパッタによって成膜する。
【００８０】
次に、フォトリソグラフィ法を用いて、遮光性導電性材料５１Ｍ上にマスク９０を形成する。ここで形成されるマスク９０は、透明導電性材料６１Ｍ及び遮光性導電性材料５１Ｍの両方を残す領域の厚みが相対的に厚く、透明導電性材料６１Ｍのみを残す領域の厚みが相対的に薄いハーフトーンマスクである。
【００８１】
そして、ウェットエッチング法を用いて、遮光性導電性材料５１Ｍ及び透明導電性材料６１Ｍをパターニングする。これにより、図７Ｃに示されるように、所定形状のゲート電極５１及び第１容量電極６１を形成することができる。なお、ウェットエッチングには、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
【００８２】
次に、図７Ｄに示されるように、ゲート電極５１及び第１容量電極６１を覆うように、基板１１０の上面全域にゲート絶縁膜１２０を形成する。例えば、酸化シリコンからなるゲート絶縁膜１２０をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
【００８３】
次に、図７Ｅに示されるように、ゲート絶縁膜１２０の上面全域に、結晶シリコン層５４となる結晶シリコン薄膜５４Ｍを形成する。結晶シリコン薄膜５４Ｍは、例えば、アモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることによって形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
【００８４】
なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長３７０〜９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０〜９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ）によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、ＣＶＤによる直接成長などの方法によって結晶シリコン薄膜５４Ｍを成膜してもよい。
【００８５】
その後、結晶シリコン薄膜５４Ｍに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜５４Ｍのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜５４Ｍに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜５４Ｍの結晶欠陥密度が低減して結晶性が向上する。
【００８６】
次に、図７Ｆに示されるように、結晶シリコン薄膜５４Ｍの上面全域に、非結晶シリコン層５５となる非結晶シリコン薄膜５５Ｍを形成する。非結晶シリコン薄膜５５Ｍは、例えば、アモルファスシリコン（非晶質シリコン）をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行うことにより形成することができる。
【００８７】
非結晶シリコン薄膜５５Ｍは、後述の露光工程での光に対しての吸収率が高い。そのため、非結晶シリコン薄膜５５Ｍの膜厚を厚くしすぎると、絶縁膜１３１Ｍの露光が不十分になってしまう恐れがある。もしくは、必要な露光量を得るために長時間の露光が必要になってしまい、生産性を著しく落としてしまう懸念がある。そこで、非結晶シリコン薄膜５５Ｍの厚みは、望ましくは５０ｎｍ以下である。但し、露光工程で用いる光の光量を強くすれば、非結晶シリコン薄膜５５Ｍの厚みは、５０ｎｍ以上とすることもできる。
【００８８】
次に、図７Ｇに示されるように、非結晶シリコン薄膜５５Ｍの上面全域に、チャネル保護層１３１となる絶縁膜１３１Ｍを形成する。具体的には、まず、所定の塗布方式によってチャネル保護層１３１を構成する有機材料を非結晶シリコン薄膜５５Ｍ上に塗布し、スピンコートやスリットコートを行うことによって非結晶シリコン薄膜５５Ｍの上面全域に絶縁膜１３１Ｍを成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。なお、絶縁膜１３１Ｍの材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。
【００８９】
次に、絶縁膜１３１Ｍに対して約１１０℃の温度で約６０秒間のプリベークを行って、絶縁膜１３１Ｍを仮焼成する。これにより、絶縁膜１３１Ｍに含まれる溶剤が気化する。その後、第２ゲート電極５１ｂをマスクとして基板１１０の裏面（ゲート電極５１及び第１容量電極６１が形成されている面の反対側の面）側から絶縁膜１３１Ｍを感光させる光を照射し、絶縁膜１３１Ｍを露光させる。そして、露光された絶縁膜１３１Ｍをパターニングすることによって、図７Ｈに示されるように、第２ゲート電極５１ｂに重畳する領域に所定形状のチャネル保護層１３１を形成する。
【００９０】
次に、パターン形成されたチャネル保護層１３１に対して２８０℃〜３００℃の温度で約１時間のポストベークを行ってチャネル保護層１３１を本焼成して固化する。これにより、有機成分の一部が気化及び分解して、膜質が改善されたチャネル保護層１３１を形成することができる。
【００９１】
このように、遮光性導電性材料で形成された第２ゲート電極５１ｂをマスクとして絶縁膜１３１Ｍを露光することにより、第２ゲート電極５１ｂとチャネル保護層１３１の下面との外形輪郭線が一致するように、セルフアライメントされる。これにより、チャネル保護層１３１の左右の領域で第２ゲート電極５１ｂとソース電極５３及びドレイン電極５２とが重畳しないので、この領域に生じる寄生容量を削減することができる。一方、透明導電性材料で形成された第１容量電極６１は露光光を透過するので、キャパシタ６０の位置の絶縁膜１３１Ｍは除去される。
【００９２】
なお、従来の製造方法で上記構成の薄膜半導体装置を得ようとすれば、チャネル保護層１３１のセルフアライメントのための裏面露光と、キャパシタ６０の位置の絶縁膜１３１Ｍの除去するための表面露光とを行なう必要がある。それに対して、本実施の形態のように、第１容量電極６１を透明導電性材料で形成すれば、１回の裏面露光で実現することができる。すなわち、従来より製造工程を大幅に削減することが可能となる。
【００９３】
なお、絶縁膜１３１Ｍをパターニングすると、チャネル保護層１３１は、所望の大きさより若干小さくなる。すなわち、チャネル保護層１３１の下面の外形輪郭線は、ゲート電極５１の上面の外形輪郭線の内側に後退している。また、結晶シリコン層５４及び非結晶シリコン層５５は、後述するようにチャネル保護層１３１をマスクとして形成されるので、チャネル保護層１３１と同じように、第２ゲート電極５１ｂの外形輪郭線の内側に後退する。そこで、本明細書では、製造プロセス中に生じる０．５μｍ以内の誤差は、「外形輪郭線が一致する」の範囲内に含めるものとする。
【００９４】
次に、チャネル保護層１３１をマスクとして、結晶シリコン薄膜５４Ｍ及び非結晶シリコン薄膜５５Ｍにドライエッチングを施す。これにより、図７Ｉに示されるように、ゲート電極５１に重畳する位置に、結晶シリコン層５４及び非結晶シリコン層５５を同時に形成する。
【００９５】
チャネル保護層１３１をマスクとして用いることにより、結晶シリコン層５４及び非結晶シリコン層５５の外形輪郭線がチャネル保護層１３１の下面の外形輪郭線に一致する。これにより、後述の工程で形成されるコンタクト層１４１、１４２を結晶シリコン層５４の側面と直接コンタクトさせることができる。その結果、ソース電極５３及びドレイン電極５２と結晶シリコン層５４との間の電流パスに、高抵抗の非結晶シリコン層５５が含まれなくなるので、オン抵抗を低減することができる。また、キャパシタ６０の位置の結晶シリコン薄膜５４Ｍ及び非結晶シリコン薄膜５５Ｍを除去することができる。
【００９６】
次に、図７Ｊに示されるように、チャネル保護層１３１の上面及び両側面、結晶シリコン層５４及び非結晶シリコン層５５の両側面、及びゲート絶縁膜１２０の上面を覆うように、コンタクト層１４１、１４２となるコンタクト層用薄膜１４１Ｍを形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用薄膜１４１Ｍを成膜する。
【００９７】
なお、コンタクト層用薄膜１４１Ｍは、下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層は、例えばＣＶＣ装置において連続的に形成することが可能である。
【００９８】
次に、コンタクト層用薄膜１４１Ｍ上に、ソース電極５３、ドレイン電極５２、及び第２容量電極６２をパターン形成する。この場合、まず、ソース電極５３、ドレイン電極５２、及び第２容量電極６２となるソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、コンタクト層用薄膜１４１Ｍがエッチングストッパとして機能する。その後、レジストを除去することにより、図７Ｋに示されるように、所定形状のソース電極５３、ドレイン電極５２、及び第２容量電極６２を形成することができる。
【００９９】
次に、ソース電極５３及びドレイン電極５２をマスクとしてドライエッチングを施すことにより、コンタクト層用薄膜１４１Ｍを形成する。なお、ドライエッチングには、塩素系ガスを用いるとよい。
【０１００】
この工程で、ソース電極５３及びドレイン電極５２の下に一対のコンタクト層１４１、１４２が形成され、第２容量電極６２の下にシリコン層１４３が形成される。このようにして、図５に示されるような本発明の実施の形態に係る薄膜半導体装置を製造することができる。
【０１０１】
続いて、図示は省略するが、本実施の形態に係る有機ＥＬディスプレイ１０を製造する方法を説明する。具体的には、上記の薄膜トランジスタアレイ装置２０上に層間絶縁膜１１、バンク１５、陽極１２、有機ＥＬ層１３、及び透明陰極１４を、この順に積層する方法を説明する。
【０１０２】
まず、ソース電極５３及びドレイン電極５２上に、層間絶縁膜１１を形成する。その後、フォトリソグラフィ法、エッチング法により、層間絶縁膜１１を貫通する貫通孔（図示省略）を形成する。この貫通孔は、後に陽極１２と中継電極８０とを接続するコンタクトホール（図示省略）となる。
【０１０３】
次に、バンク１５は、層間絶縁膜１１上の各画素１００の境界に対応する位置に形成される。さらに、陽極１２は、層間絶縁膜１１上で、バンク１５の開口部内に画素１００毎に形成される。このとき、陽極１２を構成する材料が貫通孔に充填され、コンタクトホールが形成される。このコンタクトホールを介して、陽極１２と中継電極８０とが電気的に接続される。
【０１０４】
陽極１２の材料は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、ＲＦスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。
【０１０５】
有機ＥＬ層１３は、陽極１２上で、バンク１５の開口部内に画素１００毎に形成される。この有機ＥＬ層１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−Ｎａｐｈｔｈｙｌ）−Ｎ−Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ3（ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。
【０１０６】
透明陰極１４は、有機ＥＬ層１３上に連続的に形成される透過性を有する電極である。透明陰極１４の材料は、例えば、ＩＴＯ、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどである。
【０１０７】
（変形例１）
次に、図８を参照して、上記の実施の形態の変形例１を説明する。図８は、図５に対応する図である。なお、上記の実施の形態との共通点の説明は省略し、相違点を中心に説明する。
【０１０８】
図８に示される薄膜半導体装置は、第２のトランジスタ５０のゲート電極５１が遮光性導電性材料のみで構成されている点が図５と異なる。図８に示される薄膜半導体装置は、ゲート電極５１及び第１容量電極６１の一方をパターニングした後、他方をパターニングすることによって製造することができる。このように、製造工程は、上記の実施の形態より増加するものの、図５の第１ゲート電極５１ａに相当するパターンが不要となるので、第２のトランジスタ５０を薄膜化することができる。
【０１０９】
（変形例２）
次に、図９及び図１０を参照して、上記の実施の形態の変形例２を説明する。図９及び図１０は、それぞれ図４及び図６Ａに対応する図である。なお、上記の実施の形態との共通点の説明は省略し、相違点を中心に説明する。
【０１１０】
図９に示される画素１００’は、ゲート電極４１、５１と異なる層にゲート配線２１’が形成されている点で図４と相違する。すなわち、図９に示される画素１００’は、図５に示されるソース電極５３及びドレイン電極５２上にパッシベーション膜（図示省略）を形成し、パッシベーション膜上にゲート配線２１’を形成している。そして、ゲート配線２１’は、ゲート絶縁膜１２０及びパッシベーション膜を連通するコンタクトホール７１を介してゲート電極４１に接続される。その結果、図１０に示されるように、第１ゲート電極４１ａ、５１ａ及び第１容量電極６１と同じ層に図４の第１ゲート配線２１ａに相当するパターンが不要となる。
【０１１１】
ボトムゲート型の薄膜トランジスタは、チャネル層より先にゲート電極４１、５１を形成する必要があるので、ゲート電極４１、５１を形成する材料は、チャネル層のレーザ結晶化工程での温度（６００℃程度）に絶え得る高い耐熱性が必要である。しかしながら、一般的に耐熱性の高い材料は高抵抗であるので、図４に示されるように、ゲート電極４１、５１と同じ材料でゲート配線２１を形成すると、配線抵抗が高くなる。
【０１１２】
そこで、図９に示されるように、ゲート配線２１’をゲート電極４１、５１より上の層に形成することにより、ゲート配線２１’及びゲート電極４１、５１をそれぞれに適した材料で構成することができる。すなわち、ゲート配線２１’を低抵抗な材料で形成し、ゲート電極４１、５１を高耐熱性の材料で形成すればよい。
【０１１３】
また、ゲート配線２１とソース配線２２及び電源配線２３との交差部分には、寄生容量が生じる。ここで、パッシベーション膜はゲート絶縁膜１２０と比較して、膜厚を自由に設定することができる。そこで、ゲート配線２１とソース配線２２及び電源配線２３とを、当該パッシベーション膜の上下に配置することにより、寄生容量を低減することができる。
【０１１４】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【０１１５】
本発明は、表示装置に画素回路等に用いられる薄膜半導体装置に有利に利用される。
【符号の説明】
【０１１６】
１    薄膜半導体アレイ基板
１０  有機ＥＬディスプレイ
１１  層間絶縁膜
１２  陽極
１３  有機ＥＬ層
１４  透明陰極
１５  バンク
２０  薄膜トランジスタアレイ装置
２１，２１’  ゲート配線
２１ａ  第１ゲート配線
２１ｂ  第２ゲート配線
２２  ソース配線
２３  電源配線
３０，９００  画素回路
４０  第１のトランジスタ
４１，５１，９２１  ゲート電極
４１ａ，５１ａ  第１ゲート電極
４１ｂ，５１ｂ  第２ゲート電極
４２，５３，９８１  ソース電極
４３，５２，９８２  ドレイン電極
４４，５４，９４１  結晶シリコン層
４５，５５，９５１  非結晶シリコン層
５０  第２のトランジスタ
５１Ｍ  遮光性導電性材料
５４Ｍ  結晶シリコン薄膜
５５Ｍ  非結晶シリコン薄膜
６０  キャパシタ
６１，９２２  第１容量電極
６１Ｍ  透明導電性材料
６２，９８３  第２容量電極
９０  マスク
１００，１００’  画素
１１０，９１０  基板
１２０，９３０  ゲート絶縁膜
１３１，１３２，９６０  チャネル保護層
１３１Ｍ  絶縁膜
１４１，１４２，９７１，９７２  コンタクト層
１４１Ｍ  コンタクト層用薄膜
１４３  シリコン層
９４２  第１シリコン層
９５２  第２シリコン層
９７３  第３シリコン層
【図１】
2013061381.tif 000003
【図２】
2013061381.tif 000004
【図３】
2013061381.tif 000005
【図４】
2013061381.tif 000006
【図５】
2013061381.tif 000007
【図６Ａ】
2013061381.tif 000008
【図６Ｂ】
2013061381.tif 000009
【図６Ｃ】
2013061381.tif 000010
【図６Ｄ】
2013061381.tif 000011
【図７Ａ】
2013061381.tif 000012
【図７Ｂ】
2013061381.tif 000013
【図７Ｃ】
2013061381.tif 000014
【図７Ｄ】
2013061381.tif 000015
【図７Ｅ】
2013061381.tif 000016
【図７Ｆ】
2013061381.tif 000017
【図７Ｇ】
2013061381.tif 000018
【図７Ｈ】
2013061381.tif 000019
【図７Ｉ】
2013061381.tif 000020
【図７Ｊ】
2013061381.tif 000021
【図７Ｋ】
2013061381.tif 000022
【図８】
2013061381.tif 000023
【図９】
2013061381.tif 000024
【図１０】
2013061381.tif 000025
【図１１】
2013061381.tif 000026
【手続補正書】
【提出日】平成24年5月14日(2012.5.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える薄膜半導体装置であって、
前記半導体素子部は、
前記基板上に、透光性を有する導電性材料で形成された第１ゲート電極と、
遮光性を有する導電性材料で前記第１ゲート電極上に形成された第２ゲート電極と、
前記第２ゲート電極上に形成された第１絶縁層と、
前記第１絶縁層上に形成された半導体層と、
前記半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成されたソース電極及びドレイン電極とを備え、
前記容量部は、
透光性を有する導電性材料で前記基板上に形成された第１容量電極と、
前記第１絶縁層と同一の材料で、前記第１ゲート電極上に形成された誘電体層と、
前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上、上面視したときに前記第１ゲート電極の少なくとも一部と重畳する第２容量電極とを備え、
前記第２ゲート電極、前記半導体層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致する
薄膜半導体装置。
【請求項２】
前記第１ゲート電極と前記第１容量電極とは、連続していることを特徴とする
請求項１に記載の薄膜半導体装置。
【請求項３】
前記半導体素子部は、さらに、前記第２絶縁層と前記ソース電極との間、及び前記第２絶縁層と前記ドレイン電極との間に介在し、前記半導体層の側面とコンタクトするコンタクト層を備える
請求項１又は２に記載の薄膜半導体装置。
【請求項４】
前記容量部は、さらに、前記誘電体層と前記第２容量電極との間に、前記コンタクト層と同じ材料で形成された中間層を備える
請求項３に記載の薄膜半導体装置。
【請求項５】
前記半導体層は、結晶性シリコン薄膜を備える
請求項１〜４のいずれか１項に記載の薄膜半導体装置。
【請求項６】
前記半導体素子部は、さらに、前記半導体層上に非結晶性の真性シリコン薄膜を備える
請求項１〜５のいずれか１項に記載の薄膜半導体装置。
【請求項７】
前記第２ゲート電極、前記半導体層、前記非結晶性の真性シリコン薄膜、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される
請求項６に記載の薄膜半導体装置。
【請求項８】
前記第２絶縁層は、有機材料で形成される
請求項１〜７のいずれか１項に記載の薄膜半導体装置。
【請求項９】
基板を準備する工程と、
前記基板上に、透光性を有する導電性材料で第１ゲート電極を形成する工程と、
前記第１ゲート電極上の一部の領域に遮光性を有する導電性材料で第２ゲート電極を形成する工程と、
前記第２ゲート電極と離間した位置に透光性を有する導電性材料で第１容量電極を形成する工程と、
前記第２ゲート電極上および前記第１容量電極上に、第１絶縁層を形成する工程と、
前記第１絶縁層上に半導体層を形成する工程と、
前記半導体層上に、第２絶縁層を形成する工程と、
前記基板の前記第１ゲート電極が形成された面と反対側の面から、前記第２絶縁層に対して前記第２ゲート電極をマスクに用いて前記第２絶縁層を感光させる光で露光する露光工程と、
前記第２絶縁層を現像し、前記第２絶縁層のうち前記第２ゲート電極と重畳する位置の前記第２絶縁層を残存させ、前記第２ゲート電極と重畳しない位置の前記第２絶縁層を除去する工程と、
前記残存した前記第２絶縁層をマスクとして前記半導体層をエッチングする工程と、
前記半導体層と電気的に接続するソース電極及びドレイン電極を形成すると共に、前記第１絶縁層上であって、上面視したときに前記第１容量電極の少なくとも一部に重畳する位置に第２容量電極を形成する工程と、を含む
薄膜半導体装置の製造方法。
【請求項１０】
前記基板上に、前記第１ゲート電極と前記第１容量電極とを同時に形成する
請求項９に記載の薄膜半導体装置の製造方法。
【請求項１１】
前記半導体層は、前記光を透過する厚みである
請求項９又は１０に記載の薄膜半導体装置の製造方法。
【請求項１２】
前記半導体層の厚みは、３０ｎｍ以上、２００ｎｍ以下である
請求項１１に記載の薄膜半導体装置の製造方法。
【請求項１３】
前記半導体層は、結晶シリコン層と非結晶シリコン層とを積層して形成され、
前記非結晶シリコン層の厚みは、５０ｎｍ以下である
請求項１１又は１２に記載の薄膜半導体装置の製造方法。
【請求項１４】
前記ゲート電極は、前記透光性を有する導電性材料で前記第１容量電極と一体形成される第１ゲート電極と、前記第１ゲート電極上に前記遮光性を有する導電性材料で形成される第２ゲート電極とで構成され、
前記第２工程では、ハーフトーンマスクを用いて前記第１ゲート電極、前記第２ゲート電極、及び前記第１容量電極を同時に形成する
請求項９〜１３のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１５】
前記半導体層をエッチングする工程によって、前記第２ゲート電極、前記半導体層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致する
請求項９に記載の薄膜半導体装置の製造方法。
【手続補正書】
【提出日】平成24年11月12日(2012.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える薄膜半導体装置であって、
前記半導体素子部は、
前記基板上に、透光性を有する導電性材料で形成された第１ゲート電極と、
遮光性を有する導電性材料で前記第１ゲート電極上に形成された第２ゲート電極と、
前記第２ゲート電極上に形成された第１絶縁層と、
前記第１絶縁層上に形成された半導体層と、
前記半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成されたソース電極及びドレイン電極とを備え、
前記容量部は、
透光性を有する導電性材料で前記基板上に形成された第１容量電極と、
前記第１絶縁層と同一の材料で、前記第１容量電極上に形成された誘電体層と、
前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上、上面視したときに前記第１容量電極の少なくとも一部と重畳する第２容量電極とを備え、
前記第２ゲート電極、前記半導体層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致する
薄膜半導体装置。
【請求項２】
前記第１ゲート電極と前記第１容量電極とは、連続している
請求項１に記載の薄膜半導体装置。
【請求項３】
前記半導体素子部は、さらに、前記第２絶縁層と前記ソース電極との間、及び前記第２絶縁層と前記ドレイン電極との間に介在し、前記半導体層の側面とコンタクトするコンタクト層を備える
請求項１又は２に記載の薄膜半導体装置。
【請求項４】
前記容量部は、さらに、前記誘電体層と前記第２容量電極との間に、前記コンタクト層と同じ材料で形成された中間層を備える
請求項３に記載の薄膜半導体装置。
【請求項５】
前記半導体層は、結晶性シリコン薄膜を備える
請求項１〜４のいずれか１項に記載の薄膜半導体装置。
【請求項６】
前記半導体層は、さらに、前記結晶性シリコン薄膜上に非結晶性の真性シリコン薄膜を備える
請求項５のいずれか１項に記載の薄膜半導体装置。
【請求項７】
前記第２ゲート電極、前記結晶性シリコン薄膜、前記非結晶性の真性シリコン薄膜、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される
請求項６に記載の薄膜半導体装置。
【請求項８】
前記第２絶縁層は、有機材料で形成される
請求項１〜７のいずれか１項に記載の薄膜半導体装置。
【請求項９】
基板を準備する工程と、
前記基板上に、透光性を有する導電性材料で第１ゲート電極を形成する工程と、
前記第１ゲート電極上の一部の領域に遮光性を有する導電性材料で第２ゲート電極を形成する工程と、
前記第２ゲート電極と離間した位置に透光性を有する導電性材料で第１容量電極を形成する工程と、
前記第２ゲート電極上および前記第１容量電極上に、第１絶縁層を形成する工程と、
前記第１絶縁層上に半導体層を形成する工程と、
前記半導体層上に、第２絶縁層を形成する工程と、
前記基板の前記第１ゲート電極が形成された面と反対側の面から、前記第２絶縁層に対して前記第２ゲート電極をマスクに用いて前記第２絶縁層を感光させる光で露光する露光工程と、
前記第２絶縁層を現像し、前記第２絶縁層のうち前記第２ゲート電極と重畳する位置の前記第２絶縁層を残存させ、前記第２ゲート電極と重畳しない位置の前記第２絶縁層を除去する工程と、
前記残存した前記第２絶縁層をマスクとして前記半導体層をエッチングする工程と、
前記半導体層と電気的に接続するソース電極及びドレイン電極を形成すると共に、前記第１絶縁層上であって、上面視したときに前記第１容量電極の少なくとも一部に重畳する位置に第２容量電極を形成する工程と、を含む
薄膜半導体装置の製造方法。
【請求項１０】
前記基板上に、前記第１ゲート電極と前記第１容量電極とを同時に形成する
請求項９に記載の薄膜半導体装置の製造方法。
【請求項１１】
前記半導体層は、前記光を透過する厚みである
請求項９又は１０に記載の薄膜半導体装置の製造方法。
【請求項１２】
前記半導体層の厚みは、３０ｎｍ以上、２００ｎｍ以下である
請求項１１に記載の薄膜半導体装置の製造方法。
【請求項１３】
前記半導体層は、結晶シリコン層と非結晶シリコン層とを積層して形成され、
前記非結晶シリコン層の厚みは、５０ｎｍ以下である
請求項１１又は１２に記載の薄膜半導体装置の製造方法。
【請求項１４】
前記第２工程では、ハーフトーンマスクを用いて前記第１ゲート電極、前記第２ゲート電極、及び前記第１容量電極を同時に形成する
請求項９〜１３のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１５】
前記半導体層をエッチングする工程によって、前記第２ゲート電極、前記半導体層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致する
請求項９に記載の薄膜半導体装置の製造方法。
【国際調査報告】
2013061381.tif 000027
2013061381.tif 000028
2013061381.tif 000029
2013061381.tif 000030