(57)【要約】回り込み電流によるメモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制することができるクロスポイント型不揮発性記憶装置を提供する。クロスポイント型不揮発性記憶装置は、複数のワード線と直交する複数のビット線と、その立体交差点に配置された電気信号に応じて可逆的に２つ以上の状態に抵抗値が変化するメモリセルで構成されたクロスポイントセルアレイ（１）と、ワード線を共通にしてメモリセルの高抵抗状態での抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成されたオフセット検知セルアレイ（２Ｅ）と、クロスポイントセルアレイ（１）の選択ビット線に流れる電流で選択メモリセルの抵抗状態を判別する読み出し回路（センスアンプ（７）等）と、読み出し動作の期間において、オフセット検知セルアレイに電流を供給する電流源（６）とを有する。
2013011669.tif 000002
【特許請求の範囲】
【請求項１】
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、
前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、
前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して前記第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、
前記複数のワード線から１本のワード線を選択ワード線として選択するワード線選択回路と、
前記複数のビット線から１本のビット線を選択ビット線として選択するビット線選択回路と、
前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択回路と、
前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流で前記選択セルの抵抗状態を判別する読み出し回路と、
前記読み出し回路による読み出し動作の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに電流を供給する電流源とを備え、
前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、
前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成され、
前記ダミービット線選択回路は、前記読み出し回路による読み出し動作の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択する
不揮発性半導体記憶装置。
【請求項２】
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、
前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、
前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して前記第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、
前記複数のワード線から１本のワード線を選択ワード線として選択するワード線選択回路と、
前記複数のビット線から１本のビット線を選択ビット線として選択するビット線選択回路と、
前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択回路と、
前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流で前記選択セルの抵抗状態を判別する読み出し回路と、
前記読み出し回路による読み出し動作の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに流れる電流を検出する電流検出回路とを備え、
前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、
前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成され、
前記ダミービット線選択回路は、前記読み出し回路による読み出し動作の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択し、
前記読み出し回路は、前記選択ビット線に流れる電流に対応する値と前記電流検出回路で検出された前記第２のクロスポイントセルアレイに流れる電流に基づく値とに基づいて、前記選択セルの抵抗状態を判別する
不揮発性半導体記憶装置。
【請求項３】
さらに、
前記第１の種類のセルで構成され、前記２つ以上の抵抗状態のうちの第１の抵抗状態に設定された参照セルに流れる電流と、前記電流検出回路で検出された電流をＸ倍に増幅した電流との合成電流である第１の合成電流を生成する第１の電流合成回路と、
前記第１の種類のセルで構成され、前記２つ以上の抵抗状態のうちの第２の抵抗状態に設定された参照セルに流れる電流と、前記電流検出回路で検出された電流をＸ倍に増幅した電流との合成電流である第２の合成電流を生成する第２の電流合成回路とを備え、
前記読み出し回路は、前記第１の合成電流と前記第２の合成電流とを平均化した参照レベルを判定基準にして前記抵抗状態を判別する
請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記読み出し回路は、第１の負荷回路と第２の負荷回路とを有し、前記電流検出回路で検出された電流を所定倍した電流を前記第２の負荷回路より供給し、供給した電流と前記選択ビット線に流れる電流との差分に相当する電圧を前記第１の負荷回路によって生成し、生成した電圧と所定の基準電圧とを比較することで、前記選択セルの抵抗状態を判別する
請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記電流検出回路は、前記電流に依存する放電時間でタイミングが定まるタイミング信号を生成し、
前記読み出し回路は、前記タイミング信号に基づいて、前記抵抗状態を示すデータをラッチする
請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
さらに、前記ダミービット線選択回路で選択されるダミービット線に接続される端子であって、前記不揮発性半導体記憶装置の外部からプロービングが可能なモニター端子を備える
請求項２に記載の不揮発性半導体記憶装置。
【請求項７】
前記第２のクロスポイントセルアレイに配置される前記第１の種類のセルは、前記２つ以上の抵抗状態のうちのより低い抵抗状態に設定されている
請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１のクロスポイントセルアレイがＭ本のワード線とＮ本のビット線で構成されるＭ行Ｎ列のセルアレイで構成され、前記第２のクロスポイントセルアレイの前記ダミービット線に前記第１の種類のセルがＡ個（１≦Ａ≦Ｍ−１なる自然数）設けられ、かつ、前記ダミービット線選択回路によって同時に選択されるダミービット線の本数がＢ本（１≦Ｂ≦Ｎなる自然数）のとき、
前記選択ワード線に流れる回り込み電流の総計をＩｓｎｅａｋとし、
前記選択ビット線から流れ込む回り込み電流の絶対値をＩＢＬとし、
前記ダミービット線から流れ込む回り込み電流の絶対値をＩＤＢＬとすると、
電流Ｉｓｎｅａｋは、
ＩＢＬ：ＩＤＢＬ＝Ｍ：Ａ×Ｂ
の比で、前記選択ビット線と前記ダミービット線とに分配される
請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１のクロスポイントセルアレイがＭ本のワード線とＮ本のビット線で構成されるＭ行Ｎ列のセルアレイで構成され、前記第２のクロスポイントセルアレイの前記ダミービット線に前記第１の種類のセルがＡ個（１≦Ａ≦Ｍ−１なる自然数）設けられ、かつ、前記ダミービット線選択回路によって同時に選択されるダミービット線の本数がＢ本（１≦Ｂ≦Ｎなる自然数）のとき、
前記Ｘは、
０．８×Ｍ／（Ａ×Ｂ）≦Ｘ≦１．２×Ｍ／（Ａ×Ｂ）
を満たす
請求項３に記載の不揮発性半導体記憶装置。
【請求項１０】
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、
前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、
前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、
前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、
前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成される不揮発性半導体記憶装置における第１の種類のセルからデータを読み出す方法であって、
前記複数のワード線から１本のワード線を選択ワード線として選択するとともに、前記複数のビット線から１本のビット線を選択ビット線として選択するメモリセル選択ステップと、
前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択ステップと、
前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流で前記選択セルの抵抗状態を判別する読み出しステップと、
前記読み出しステップによる読み出し動作の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに電流を供給する電流印加ステップとを含み、
前記ダミービット線選択ステップでは、前記読み出しステップによる読み出し動作の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択する
不揮発性半導体記憶装置の読み出し方法。
【請求項１１】
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、
前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、
前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、
前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、
前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成される不揮発性半導体記憶装置における第１の種類のセルからデータを読み出す方法であって、
前記複数のワード線から１本のワード線を選択ワード線として選択するとともに、前記複数のビット線から１本のビット線を選択ビット線として選択するメモリセル選択ステップと、
前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択ステップと、
前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流を検出する第１の電流検出ステップと、
前記第１の電流検出ステップによる電流検出の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに流れる電流を検出する第２の電流検出ステップと、
前記第１の電流検出ステップで検出された前記選択ビット線に流れる電流に対応する値と前記第２の電流検出ステップで検出された前記第２のクロスポイントセルアレイに流れる電流に基づく値とに基づいて選択メモリセルの抵抗状態を判別する抵抗状態判別ステップとを含み、
前記ダミービット線選択ステップでは、前記第１の電流検出ステップによる電流検出の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択する
不揮発性半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型記憶素子を用いたクロスポイント型の不揮発性半導体記憶装置に関するものであり、特に読み出し信号の判別性を向上させるセルアレイ構成とその読み出し方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、よりいっそう高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。【０００４】
他方、フラッシュメモリに変わる素子として、いわゆる抵抗変化型記憶素子を用いて構成されたメモリ素子を有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型記憶素子とは、電気信号に応じて抵抗値が変化し、電気信号を切ってもその抵抗値が保たれる（不揮発に保持される）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。【０００５】
抵抗変化型記憶素子の代表的なものとしては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：抵抗変化メモリ；抵抗変化素子）、ＳＰＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：スピン注入メモリ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など、がある。【０００６】
これら抵抗変化型記憶素子を用いた不揮発性記憶装置の構成方法の一例として、クロスポイント構成が知られている。クロスポイント構成では、直交するように配置されたビット線とワード線との立体交差点の位置に、ビット線とワード線とに挟まれて、２つの端子をもつ各メモリセルが設置される。メモリセルは、抵抗変化型記憶素子単体または抵抗変化型記憶素子とダイオード等の２端子のスイッチング素子との直列接続として構成されるメモリ素子を、メモリ素子の一方の電極をワード線に接続し、他方の電極をビット線に接続することで構成されている。クロスポイント構成は、抵抗変化型記憶素子が、３つの端子をもつアクセストランジスタを介してビット線に接続されるいわゆる１Ｔ１Ｒ構成に比べ、大規模集積化に適しているという特徴を持つ。【０００７】
クロスポイント構成において、メモリセルはアレイ状に配置される（以下、クロスポイントセルアレイと呼ぶ）。クロスポイント構成では、対象とするメモリセルに含まれるメモリ素子の抵抗値を検知する（読み出す）ために対応するビット線とワード線に電圧を印加すると、検知対象とするメモリセルを流れる電流に加え、上下のビット線およびワード線によって並列に接続された他のメモリセルを介した電流も流れる。この他のメモリセルを介して流れる電流を本明細書では回り込み電流と呼ぶ。回り込み電流は、クロスポイントセルアレイに記憶されたデータの状態（検知対象とするメモリセルが所属するクロスポイントセルアレイ内の全てのメモリセルに含まれるメモリ素子の抵抗値およびその分布）に依存するため、読み出し時に検出される電流には、常に一定値でないオフセット電流（＝回り込み電流）が含まれている。この回り込み電流は、読み出し対象とするメモリセルに含まれるメモリ素子の抵抗値を正確に検知することを妨げる。【０００８】
メモリ素子を、スイッチング素子と抵抗変化型記憶素子とを直列に接続した構成とするこことで、この回り込み電流を少なくすることはできる。しかし、回り込み電流はクロスポイントセルアレイの規模に応じて増加するため、クロスポイントセルアレイの大規模化の妨げとなる。【０００９】
回り込み電流による、メモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制する構成を有する記憶装置が、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３８２１０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１に記載の記憶装置のクロスポイントセルアレイ６０１は、図１８に示すように、メモリセル６０２とダミーセル６０８で構成されている。メモリセル６０２とダミーセル６０８に構造上の違いは無く、ダミービット線６０９として定義されたビット線に接続されたメモリセルをダミーセルとして用いている。メモリ素子には、ＭＲＡＭが用いられている。【００１２】
減算回路６１７は、選択ワード線と選択ビット線との間に電圧が印加されることによって選択ビット線に流れる検知電流Ｉｓと、選択ワード線とダミービット線との間に電圧が印加されることによってダミービット線に流れるオフセット成分電流Ｉｃとの差（Ｉｓ−Ｉｃ）に対応する電流差信号を生成する。読み出し回路１６は、この電流差信号に基づいて、選択セル６０２ａに記憶されている記憶データを判別する。【００１３】
オフセット成分電流Ｉｃは、検知電流Ｉｓに含まれているオフセット成分に近い大きさの電流である。検知電流Ｉｓとオフセット成分電流Ｉｃとの差（Ｉｓ−Ｉｃ）は、ＳＮ比が高く、差（Ｉｓ−Ｉｃ）に対応する電流差信号に応じて選択セル６０２ａに記憶されている記憶データを判別することにより、高い信頼性で記憶データを判別することが可能とされている。【００１４】
上述の記憶装置では、メモリ素子にＭＲＡＭを用いている。ＭＲＡＭは、抵抗値の変化量が他の抵抗変化型記憶素子に比べて小さく、低抵抗状態での抵抗値（ＬＲ）に対する高抵抗状態での抵抗値（ＨＲ）は、おおむね１．２〜１．４倍程度であり、選択セルを流れる電流のうち記憶されているデータに依存しない抵抗成分に起因して流れる電流成分は、記憶されているデータに対応した電流より大きい。さらに、上述の記憶装置で用いられているメモリセルは、ＭＲＡＭのみで構成されており、スイッチング素子は含まれていない。このため、選択セル６０２ａに記憶されているデータに対応した電流が約１μＡであるのに対して、オフセット成分電流Ｉｃは約３０μＡであると記されている。【００１５】
しかし上述の記憶装置において、検知電流Ｉｓに含まれるオフセット成分電流と、ダミービット線に流れるオフセット成分電流Ｉｃとがほぼ等しいとみなせるのは、上述の記憶装置で記載された条件（つまり、選択セルを流れる電流のうち記憶されているデータに依存しない抵抗成分に起因して流れる電流成分が、記憶されているデータに対応した電流より大きく、かつオフセット成分電流が選択セルに記憶されているデータに対応した電流より極めて大きいという条件）を満たす場合のみである。【００１６】
一般的にオフセット成分電流は、読み出し精度の向上、低消費電力化、エレクトロマイグレーションによる配線劣化の抑制（信頼性向上）、配線抵抗による電圧降下に伴うメモリセル電流のクロスポイントセルアレイ内での位置依存性の抑制、クロスポイントセルアレイの大規模化、などの観点から、より小さいことが望ましい。【００１７】
さらに、ＰＲＡＭ、ＲｅＲＡＭおよびＳＰＲＡＭなどの抵抗変化型記憶素子では、ＬＲ状態とＨＲ状態の抵抗変化比は大きく（概ね１桁以上）、選択セルを流れる電流のうち記憶されているデータに依存しない抵抗成分に起因して流れる電流成分（回り込み電流成分）は、記憶されているデータに対応した電流より小さい。【００１８】
以上の説明より、特許文献１に記載の記憶装置の構成では、メモリ素子がスイッチング素子を含まないＭＲＡＭだけで構成されている場合以外では、効果が無く、適用できないことが明確である。【００１９】
以上のような課題に鑑み、本発明は、抵抗変化型記憶素子を用いたクロスポイント型の不揮発性半導体記憶装置であって、回り込み電流によるメモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制することができる不揮発性半導体記憶装置およびその読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明に係る不揮発性半導体記憶装置の第１の形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して前記第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、前記複数のワード線から１本のワード線を選択ワード線として選択するワード線選択回路と、前記複数のビット線から１本のビット線を選択ビット線として選択するビット線選択回路と、前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択回路と、前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流で前記選択セルの抵抗状態を判別する読み出し回路と、前記読み出し回路による読み出し動作の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに電流を供給する電流源とを備え、前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成され、前記ダミービット線選択回路は、前記読み出し回路による読み出し動作の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択する。【００２１】
また、上記目的を達成するために、本発明に係る不揮発性半導体記憶装置の第２の形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して前記第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、前記複数のワード線から１本のワード線を選択ワード線として選択するワード線選択回路と、前記複数のビット線から１本のビット線を選択ビット線として選択するビット線選択回路と、前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択回路と、前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流で前記選択セルの抵抗状態を判別する読み出し回路と、前記読み出し回路による読み出し動作の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに流れる電流を検出する電流検出回路とを備え、前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成され、前記ダミービット線選択回路は、前記読み出し回路による読み出し動作の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択し、前記読み出し回路は、前記選択ビット線に流れる電流に対応する値と前記電流検出回路で検出された前記第２のクロスポイントセルアレイに流れる電流に基づく値とに基づいて、前記選択セルの抵抗状態を判別する。【００２２】
なお、本発明は、不揮発性半導体記憶装置として実現できるだけでなく、不揮発性半導体記憶装置の読み出し方法として実現することもできる。
【発明の効果】
【００２３】
本発明の抵抗変化型記憶素子を用いたクロスポイント型の不揮発性半導体記憶装置では、クロスポイント型回路で問題となる、回り込み電流によりメモリ素子の抵抗値の読み出し時の検知感度が低下するという問題を抑制できることで、読み出し精度が向上するという効果が得られる。
【図面の簡単な説明】
【００２４】
【図１】図１は、図１９に示すクロスポイントセルアレイの等価回路図である。
【図２】図２は、本発明の原理を説明するためのクロスポイントセルアレイブロックの構成図である。
【図３】図３は、図２に示すクロスポイントセルアレイブロックの等価回路図である。
【図４】図４は、本発明のオフセット検知セルアレイの展開例である。
【図５】図５は、本発明のオフセット検知セルとそれに隣接する２つのメモリセルの断面図である。
【図６】図６は、本発明のオフセット検知セルの、その他の構成を説明するための断面図である。
【図７】図７は、本発明のメモリセルをＲｅＲＡＭとＭＳＭダイオードで構成した場合におけるメモリセルの断面図である。
【図８】図８は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成図である。
【図９】図９は、本発明の第１の実施の形態に係るクロスポイントセルアレイブロックの等価回路図である。
【図１０】図１０は、本発明の第１の実施の形態における不揮発性半導体記憶装置による読み出し方法を示すフローチャートである。
【図１１】図１１は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の回路ブロック構成図である。
【図１２】図１２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の回路構成図である。
【図１３】図１３は、本発明の第２の実施の形態に係るクロスポイントセルアレイブロックの等価回路図である。
【図１４】図１４は、本発明の第２の実施の形態における不揮発性半導体記憶装置による読み出し方法を示すフローチャートである。
【図１５】図１５は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の回路構成図である。
【図１６】図１６は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の回路ブロック構成図である。
【図１７】図１７は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の回路ブロック構成図である。
【図１８】図１８は、従来の不揮発性半導体記憶装置の構成図である。
【図１９】図１９は、従来のクロスポイントセルアレイの構成図である。
【発明を実施するための形態】
【００２５】
（概要）
本発明に係る不揮発性半導体記憶装置の第１の形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して前記第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、前記複数のワード線から１本のワード線を選択ワード線として選択するワード線選択回路と、前記複数のビット線から１本のビット線を選択ビット線として選択するビット線選択回路と、前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択回路と、前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流で前記選択セルの抵抗状態を判別する読み出し回路と、前記読み出し回路による読み出し動作の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに電流を供給する電流源とを備え、前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成され、前記ダミービット線選択回路は、前記読み出し回路による読み出し動作の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択する。
【００２６】
これにより、選択セルからの読み出し期間において、電流源によりダミービット線を介して非選択ワード線に電流が印加されるので、読み出し回路で検出される電流、つまり、選択ビット線に流れる電流のうち、回り込み電流の成分が抑圧され、選択セルの読み出しにおけるＳ／Ｎが向上される。
【００２７】
また、上記目的を達成するために、本発明に係る不揮発性半導体記憶装置の第２の形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して前記第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、前記複数のワード線から１本のワード線を選択ワード線として選択するワード線選択回路と、前記複数のビット線から１本のビット線を選択ビット線として選択するビット線選択回路と、前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択回路と、前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流で前記選択セルの抵抗状態を判別する読み出し回路と、前記読み出し回路による読み出し動作の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに流れる電流を検出する電流検出回路とを備え、前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成され、前記ダミービット線選択回路は、前記読み出し回路による読み出し動作の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択し、前記読み出し回路は、前記選択ビット線に流れる電流に対応する値と前記電流検出回路で検出された前記第２のクロスポイントセルアレイに流れる電流に基づく値とに基づいて、前記選択セルの抵抗状態を判別する。
【００２８】
これにより、電流検出回路によって検出された回り込み電流と、読み出し回路によって検出される電流（つまり、選択セルに流れる電流と回り込み電流との合計電流）とに基づいて選択セルの抵抗状態が判別されるので、回り込み電流の成分をキャンセルした精度の高い読み出しが可能となる。
【００２９】
なお、上記第１の形態と上記第２の形態とは、回り込み電流を印加するか、回り込み電流を検出するかの相違があるが、（１）クロスポイントセルアレイとは異なるオフセット検知セルアレイを設けている点、（２）オフセット検知セルアレイ（より詳しくは、ダミービット線）に流れる電流を利用している点、および、（３）選択セルに流れる電流の検知（読み出し）と同時に（並行して）回り込み電流に関する処理をすることで回り込み電流を除去した高速な読み出しを実現している点で、共通する。
【００３０】
ここで、さらに、前記第１の種類のセルで構成され、前記２つ以上の抵抗状態のうちの第１の抵抗状態に設定された参照セルに流れる電流と、前記電流検出回路で検出された電流をＸ倍に増幅した電流との合成電流である第１の合成電流を生成する第１の電流合成回路と、前記第１の種類のセルで構成され、前記２つ以上の抵抗状態のうちの第２の抵抗状態に設定された参照セルに流れる電流と、前記電流検出回路で検出された電流をＸ倍に増幅した電流との合成電流である第２の合成電流を生成する第２の電流合成回路とを備え、前記読み出し回路は、前記第１の合成電流と前記第２の合成電流とを平均化した参照レベルを判定基準にして前記抵抗状態を判別してもよい。これにより、回り込み電流だけでなく、メモリセルの２つの抵抗状態に設定された参照セルに流れる電流を用いて参照レベルが生成され、その参照レベルと選択ビット線に流れた電流とを比較することができるので、選択ビット線に流れた電流から回り込み電流をキャンセルしたうえで、参照セルに流れた電流と比較されることとなり、選択ビット線に流れた電流から選択セルの抵抗状態が正確に判別される。
【００３１】
また、前記読み出し回路は、第１の負荷回路と第２の負荷回路とを有し、前記電流検出回路で検出された電流を所定倍した電流を前記第２の負荷回路より供給し、供給した電流と前記選択ビット線に流れる電流との差分に相当する電圧を前記第１の負荷回路によって生成し、生成した電圧と所定の基準電圧とを比較することで、前記選択セルの抵抗状態を判別してもよい。これにより、選択ビットに流れた電流から、回り込み電流の成分が除去され、除去後の信号成分としての電流に対応する電圧と基準電圧とが比較されるので、回り込み電流の成分を除去したうえで正確に選択セルの抵抗状態が判別される。
【００３２】
また、前記電流検出回路は、前記電流に依存する放電時間でタイミングが定まるタイミング信号を生成し、前記読み出し回路は、前記タイミング信号に基づいて、前記抵抗状態を示すデータをラッチしてもよい。これにより、回り込み電流の大きさに依存するタイミングで選択セルの抵抗状態を判別できるので、安定な読み出しが可能となるとともに、固定的な遅延時間をもたせて読み出す方式に比べ、読み出し速度が高速化される。
【００３３】
また、さらに、前記ダミービット線選択回路で選択されるダミービット線に接続される端子であって、前記不揮発性半導体記憶装置の外部からプロービングが可能なモニター端子を備えてもよい。これにより、モニター端子を用いることで、回りこみ電流を直接測定することが可能になるとともに、回り込み電流の発生要因であるスイッチング素子のオフ特性を直接評価することも可能になる。
【００３４】
また、前記第２のクロスポイントセルアレイに配置される前記第１の種類のセルは、前記２つ以上の抵抗状態のうちのより低い抵抗状態に設定されていてもよい。これにより、ダミービット線から供給される回り込み電流が増加し、相対的に選択ビット線に流れる回り込み電流の成分を減じることが可能となり、選択セルの読み出しにおけるＳ／Ｎが向上される。
【００３５】
なお、選択ビット線とダミービット線とに分配される電流の大きさを一般化すると、前記第１のクロスポイントセルアレイがＭ本のワード線とＮ本のビット線で構成されるＭ行Ｎ列のセルアレイで構成され、前記第２のクロスポイントセルアレイの前記ダミービット線に前記第１の種類のセルがＡ個（１≦Ａ≦Ｍ−１なる自然数）設けられ、かつ、前記ダミービット線選択回路によって同時に選択されるダミービット線の本数がＢ本（１≦Ｂ≦Ｎなる自然数）のとき、前記選択ワード線に流れる回り込み電流の総計をＩｓｎｅａｋとし、前記選択ビット線から流れ込む回り込み電流の絶対値をＩＢＬとし、前記ダミービット線から流れ込む回り込み電流の絶対値をＩＤＢＬとすると、電流Ｉｓｎｅａｋは、ＩＢＬ：ＩＤＢＬ＝Ｍ：Ａ×Ｂの比で、前記選択ビット線と前記ダミービット線とに分配される。
【００３６】
また、前記第１のクロスポイントセルアレイがＭ本のワード線とＮ本のビット線で構成されるＭ行Ｎ列のセルアレイで構成され、前記第２のクロスポイントセルアレイの前記ダミービット線に前記第１の種類のセルがＡ個（１≦Ａ≦Ｍ−１なる自然数）設けられ、かつ、前記ダミービット線選択回路によって同時に選択されるダミービット線の本数がＢ本（１≦Ｂ≦Ｎなる自然数）のとき、前記Ｘは、０．８×Ｍ／（Ａ×Ｂ）≦Ｘ≦１．２×Ｍ／（Ａ×Ｂ）を満たすのが好ましい。これにより、ダミービット線に流れる回り込み電流と、選択ビット線に流れる電流に含まれる回り込み電流の成分とを一致させることができ、選択ビット線に流れた電流から回り込み電流の成分をキャンセルすることが容易になる。
【００３７】
なお、本発明は、不揮発性半導体記憶装置として実現できるだけでなく、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成される不揮発性半導体記憶装置における第１の種類のセルからデータを読み出す方法であって、前記複数のワード線から１本のワード線を選択ワード線として選択するとともに、前記複数のビット線から１本のビット線を選択ビット線として選択するメモリセル選択ステップと、前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択ステップと、前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流で前記選択セルの抵抗状態を判別する読み出しステップと、前記読み出しステップによる読み出し動作の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに電流を供給する電流印加ステップとを含み、前記ダミービット線選択ステップでは、前記読み出しステップによる読み出し動作の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択する不揮発性半導体記憶装置の読み出し方法として実現することもできる。
【００３８】
また、本発明は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセルの集合体で構成される第１のクロスポイントセルアレイと、前記第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された１本以上のダミービット線と、前記複数のワード線と前記ダミービット線との立体交差点のそれぞれに対して第１の種類のセルおよび第２の種類のセルの何れかが設けられ、何れの前記ダミービット線にも少なくとも第１の種類のセルおよび第２の種類のセルのそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイと、前記第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成され、前記第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、前記抵抗変化素子が前記メモリ動作をする場合の高抵抗状態での前記抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成される不揮発性半導体記憶装置における第１の種類のセルからデータを読み出す方法であって、前記複数のワード線から１本のワード線を選択ワード線として選択するとともに、前記複数のビット線から１本のビット線を選択ビット線として選択するメモリセル選択ステップと、前記１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択ステップと、前記選択ワード線と前記選択ビット線を介して前記第１のクロスポイントセルアレイにおける対応する第１の種類のセルである選択セルに所定の電圧を印加し、前記選択ビット線に流れる電流を検出する第１の電流検出ステップと、前記第１の電流検出ステップによる電流検出の期間において、前記選択ダミービット線を通じて前記第２のクロスポイントセルアレイに流れる電流を検出する第２の電流検出ステップと、前記第１の電流検出ステップで検出された前記選択ビット線に流れる電流に対応する値と前記第２の電流検出ステップで検出された前記第２のクロスポイントセルアレイに流れる電流に基づく値とに基づいて選択メモリセルの抵抗状態を判別する抵抗状態判別ステップとを含み、前記ダミービット線選択ステップでは、前記第１の電流検出ステップによる電流検出の期間において、前記選択ワード線との立体交差点に前記第２の種類のセルが配置されているダミービット線を前記選択ダミービット線として選択する不揮発性半導体記憶装置の読み出し方法として実現することもできる。
【００３９】
（実施の形態）
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００４０】
また、同じ要素については同じ符号を付して説明を省略する場合がある。
【００４１】
本発明において、メモリ素子や配線の形状については模式的なものである。さらに、それらの個数等についても図示しやすい個数としている。
【００４２】
また、本明細書では、１層のクロスポイントセルアレイについてのみ図面を用いて説明しているが、本発明は１層のクロスポイントセルアレイにのみ限定されるものではなく、２層以上のクロスポイントセルアレイについても、１層ごとのクロスポイントセルアレイに対して本発明の構成を適用すれば、同様の効果が得られる。
【００４３】
最初に、以降の実施の形態における不揮発性半導体記憶装置の基本原理を、クロスポイントセルアレイの動作状態における回り込み電流の観点から、従来技術と比較しながら説明する。
【００４４】
図１９は、従来のクロスポイントセルアレイの構成を示す図である。このクロスポイントセルアレイ１では、行方向にワード線群がＭ行配列され、列方向にビット線群がＮ列配列され、これらの立体交差点に黒丸で示すメモリセルＭＣが配置されている。本図は簡略化のため、８行１０列で示しているが、実際には、行列方向に各々所定個数（Ｍ行Ｎ列）のメモリセルが配列されるものとする。
【００４５】
一般的にクロスポイントセルアレイ１では、ワード線群の中から選択ワード線を選択し、またビット線群の中から選択ビット線を選択し、両者間に所定の書き込み電圧や読み出し電圧を印加することで、その立体交差点Ａ部に位置するメモリセルに書き込みや読み出し動作が行われる。
【００４６】
図１は、図１９のクロスポイントセルアレイ１において選択ワード線と選択ビット線と記した線によって立体交差点Ａ部に位置するメモリセルを選択したときの、選択ビット線と選択ワード線からみえるインピーダンスを簡易的に表した等価回路図である。
【００４７】
ここでメモリセルＭＣは、主要な構成要素として、抵抗変化素子１１とスイッチング素子１２とが直列接続されて構成されている（なお、後述するように、厳密には、メモリセルＭＣはメモリ素子と２つのビアで構成され、そのメモリ素子がさらに抵抗変化素子とスイッチング素子とで構成されている）。スイッチング素子１２は、例えば、半導体層とこの半導体層を挟む金属電極体層との３層の積層構成で構成されるＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードなどで構成され、両端間の印加電圧に対し非線形でほぼ対称な双方向電流特性を有する。その為所定の閾値電圧以上でその駆動電流は急増するが、閾値電圧以下でもオフ電流が流れる。なお、メモリセルＭＣは、クロスポイントセルアレイ１を構成するメモリセル、つまり、２端子のメモリセルであり、抵抗変化型記憶素子単体、または、抵抗変化型記憶素子とダイオード等の２端子のスイッチング素子との直列接続で構成される。そのダイオードは、一方向にだけ電流が流れる一方向ダイオードであってもよい。また、正負の双方向でそれぞれの閾値電圧を有し、それらの閾値電圧以上の電圧印可によって、双方向に電流を流すことができる双方向ダイオードであってもよい。
【００４８】
書き込みや読み出し動作は非選択ワード線および非選択ビット線をオープン状態にして、選択ワード線を基準にして選択ビット線に所定電圧を印加することで行われるが、その際流れる電流は大きく２つの経路に分れる。
【００４９】
第１の経路は、選択ビット線と選択ワード線の立体交差点Ａ部を介して電流が流れる経路、つまり、立体交差点Ａ部に位置するメモリセルＭＣ（選択メモリセル）を選択して読み出しや書き込み動作を行うときの電流経路である。
【００５０】
第２の経路は、選択されていないメモリセルが３段直列で接続されて表現される経路に流れる回り込み電流の経路（回り込み電流経路）である。
【００５１】
図１に示されるこの等価回路と図１９に示されるクロスポイントセルアレイ１との関係を以下に説明する。
【００５２】
図１９に示すクロスポイントセルアレイ１において、Ａ部に対応する選択ビット線上の選択メモリセル以外のＣ部に位置する（Ｍ−１）個の非選択メモリセル群が回り込み電流の電流流入口となり、対極の非選択ワード線（図１における「非選択ワード線ノード」）を介して中間段（図１の「（Ｍ−１）×（Ｎ−１）個の非選択メモリセル」）に繋がる。これ（Ｃ部に位置する（Ｍ−１）個の非選択メモリセル群）が回り込み電流経路の上段部に対応し、選択メモリセルを除いてメモリセルがＭ−１個並列に繋がって構成される。
【００５３】
同様にＡ部に対応する選択ワード線上の選択メモリセル以外のＤ部に位置する（Ｎ−１）個の非選択メモリセル群が、その対極である中間段（図１の「（Ｍ−１）×（Ｎ−１）個の非選択メモリセル」）の非選択ビット線（図１における「非選択ビット線ノード」）からの回り込み電流流出口となる。これ（Ｄ部に位置する（Ｎ−１）個の非選択メモリセル群）が回り込み電流経路の下段部に対応し、選択メモリセルを除いてメモリセルが（Ｎ−１）個並列に繋がって構成される。
【００５４】
そして非選択ワード線且つ非選択ビット線に属する（Ｍ−１）×（Ｎ−１）個の非選択メモリセルが中間段（図１の「（Ｍ−１）×（Ｎ−１）個の非選択メモリセル」）として電流流入口と電流流出口の両者を介している。
【００５５】
図１に示す等価回路で示すように、クロスポイントセルアレイ１の選択ビット線から選択ワード線に流れる電流ＩＢＬは、選択メモリセルに流れる電流Ｉｃｅｌｌと、回り込み電流経路に流れる電流Ｉｓｎｅａｋの合計であり、
ＩＢＬ＝Ｉｃｅｌｌ＋Ｉｓｎｅａｋ
で表される。
【００５６】
この回り込み電流Ｉｓｎｅａｋは、例えば読み出し動作においては選択メモリセルの記憶情報（Ｓ；信号）を阻害するノイズ成分的な役割（Ｎ；ノイズ）で、読み出し性能の高速化や安定化のためにＳ／Ｎを向上するためには、選択ビット線からみた回りこみ電流Ｉｓｎｅａｋを減じることが必要である。
【００５７】
この等価回路で示されるように、回り込み電流経路のインピーダンスは、中間段のメモリセルの個数が（Ｍ−１）×（Ｎ−１）と２乗成分のために小さく、主には上段部および下段部の個数に依存する。よって、上段部および下段部のうち、メモリセルの個数の少ない方によって支配的に決定されるインピーダンスに応じて、回り込み電流は律速されることがわかる。
【００５８】
図２は、本発明の一例のクロスポイントセルアレイブロック１００の構成を示すものである。これを例に、本発明のクロスポイントセルアレイブロック１００の動作原理を説明する。クロスポイントセルアレイブロック１００は、クロスポイントセルアレイ１とオフセット検知セルアレイ２Ａで構成される。
【００５９】
クロスポイントセルアレイ１は、図１９に示された従来のクロスポイントセルアレイと同じなので説明は省略する。
【００６０】
オフセット検知セルアレイ２Ａは、クロスポイントセルアレイ１とワード線を共通に、かつ、隣接して配置されている。この例では、オフセット検知セルアレイ２Ａには、列方向にダミービット線が１本配列されている。そしてダミービット線とワード線との立体交差点には、黒丸で示すメモリセルＭＣ、または白抜きの破線で示し電気的にはこの立体交差点箇所では非導通となるオフセット検知セルＤＭＣが配置される。本実施の形態ではオフセット検知セルＤＭＣを１箇所のみ配列し、動作状態ではクロスポイントセルアレイ１とともにこの１本のダミービット線が選択ダミービット線として選択される。
【００６１】
以下ではオフセット検知セルＤＭＣが配置されているワード線（図２における「選択ワード線」）を選択したときの動作について説明する。なお、選択ワード線と選択ビット線との立体交差点に位置する選択メモリセルをＡ部とし、選択ビット線上の非選択メモリセルをＣ部、選択ワード線上の非選択メモリセルをＤ部、また選択ダミービット線上の選択ワード線との立体交差点、即ちオフセット検知セルＤＭＣ以外のメモリセルをＥ部としている。
【００６２】
図３は、本発明のクロスポイントセルアレイブロック１００において、立体交差点Ａ部に位置するメモリセルＭＣを選択したときのインピーダンスを簡易的に表した等価回路図である。ここではダミービット線に選択ビット線と同じ電圧を印可する動作を前提としている。以下の説明で図１と重複する箇所は省略する。また非選択ワード線、非選択ビット線および非選択ダミービット線はオープン状態にすることも同様である。
【００６３】
そして選択ビット線および選択ダミービット線のそれぞれと選択ワード線との間の電流経路は、大きく３つの経路に分れる。
【００６４】
第１の経路は、選択ビット線と選択ワード線によって選択される立体交差点Ａ部を介して電流が流れる経路、つまり、立体交差点Ａ部に位置するメモリセルＭＣ（選択メモリセル）を選択して読み出しや書き込み動作を行うときの電流経路である。
【００６５】
第２の経路は、選択ビット線上の非選択メモリセルＣ部から選択ワード線上の非選択メモリセルＤ部に向かう経路である。以上は図１で説明した第１および第２の経路と同一である。
【００６６】
第３の経路は、選択ダミービット線におけるＥ部のメモリセルを介してオープン状態の非選択ワード線（図１における「非選択ワード線ノード」）へ電流が流入し、クロスポイントセルアレイ１の回り込み電流経路と合流して選択ワード線に流出する経路である。なお、選択ダミービット線と選択ワード線との立体交差点にはオフセット検知セルＤＭＣが配置されているが、電気的には非導通なので選択ワード線への直接の電流流入経路は存在しない。またそれ（選択ダミービット線と選択ワード線との立体交差点）以外の選択ダミービット線と非選択ワード線との立体交差点の個数は、選択ビット線のそれと同一個数の（Ｍ−１）個となる。
【００６７】
図３に示す等価回路によるとクロスポイントセルアレイブロック１００の選択ビット線から選択ワード線に流れる電流（ビット線電流）ＩＢＬ、および選択ダミービット線から選択ワード線に流れる電流（ダミービット線電流）ＩＤＢＬは概ね次のように表される。
【００６８】
選択メモリセルに流れる電流をＩｃｅｌｌ、Ｄ部を介して選択ワード線に合流する全回り込み電流をＩｓｎｅａｋ１とすると、選択ビット線も選択ダミービット線も選択ワード線との立体交差点部以外は同一個数なので、そこに流れる電流量はほぼ同じで、Ｉｓｎｅａｋ１／２である。よって、ビット線電流ＩＢＬおよびダミービット線電流ＩＤＢＬは、それぞれ、
ＩＢＬ≒Ｉｃｅｌｌ＋Ｉｓｎｅａｋ１×１／２  ・・・（式１）
ＩＤＢＬ≒Ｉｓｎｅａｋ１×１／２  ・・・（式２）
で表される。
【００６９】
上記式１は、選択ダミービット線から非選択ワード線へバイパス電流を流すことで選択ビット線経路の回り込み電流Ｉｓｎｅａｋ１を約半減することが出来ることを示している。即ち選択ビット線の接続先の回路として想定されるセンスアンプから見て、回り込み電流を半減し、Ｓ／Ｎを向上することができ、読み出し性能の高速化や安定化が図れる。
【００７０】
さらに、式２は、ダミービット線電流ＩＤＢＬを計測することで回り込み電流量Ｉｓｎｅａｋ１を直接測定することが出来ることを示している。
【００７１】
この回り込み電流はクロスポイントセルアレイの容量やメモリセルを構成するスイッチング素子のオフ電流特性など不揮発性半導体記憶装置の形態により決まる要素以外に、メモリセルへの設定抵抗値やデータ‘１’、‘０’の書き込みデータの比率、周囲温度などで変わる一義的には決まらない要素が含まれている。その為センスアンプでビット線電流を検知して読み出し動作を行う場合、その時々の回り込み電流を考慮して判定を行うことが安定動作の為には望ましい。
【００７２】
式１および式２は、ビット線電流ＩＢＬからダミービット線電流ＩＤＢＬを差し引く差分動作を行うことでメモリセルＭＣのみを流れる電流Ｉｃｅｌｌを検出する方法や、ダミービット線電流ＩＤＢＬの大小をセンスアンプの判定レベルに連動させる検出方法として利用することができることを示している。これにより、回り込み電流Ｉｓｎｅａｋ１の影響を排除して、より安定なクロスポイントセルアレイの読み出し動作が実現できる。
【００７３】
図４はオフセット検知セルアレイの各種展開例を示している。
【００７４】
図４の（ａ）に示されるオフセット検知セルアレイ２Ｂは、複数のダミービット線ＤＢＬ０〜ＤＢＬ７を有し、図２で説明したオフセット検知セルアレイ２Ａにおいてオフセット検知セルＤＭＣを何れのワード線ＷＬ０〜ＷＬ７に対しても一ずつ配置した構成を備える。ワード線ＷＬ０を選択する場合はダミービット線ＤＢＬ０を選択し、ワード線ＷＬ１を選択する場合はダミービット線ＤＢＬ１を選択する、というような制御を行う。このように、何れのワード線ＷＬ０〜ＷＬ７を選択した場合においても、選択ダミービット線と選択ワード線との立体交差点にオフセット検知セルＤＭＣが配置されるように、ダミービット線を選択する制御を行なうことで前述の効果を得ることができる。
【００７５】
なお、オフセット検知セルＤＭＣは本図のような対角線状配置に必ずしもする必要はない。図４の（ｂ）に示されるオフセット検知セルアレイ２Ｃ、および、図４の（ｃ）に示されるオフセット検知セルアレイ２Ｄのような構成であってもよい。
【００７６】
図４の（ｂ）に示されるオフセット検知セルアレイ２Ｃは、２本のダミービット線ＤＢＬ０〜ＤＢＬ１を有し、その２本のダミービット線と偶数ワード線および奇数ワード線との立体交差点に対して交互に位置するようにオフセット検知セルＤＭＣを市松模様に配置した構成を備える。偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４・・・を選択する場合は、偶数ワード線との立体交差点にオフセット検知セルＤＭＣが配置されている方のダミービット線ＤＢＬ１を選択し、奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５・・・を選択する場合は、奇数ワード線との立体交差点にオフセット検知セルＤＭＣが配置されている方のダミービット線ＤＢＬ０を選択する。図４の（ａ）に示されたオフセット検知セルアレイ２Ｂの構成では、対象とするワード線の本数分だけダミービット線が必要となるが、図４の（ｂ）に示されたオフセット検知セルアレイ２Ｃの構成では、最少で２本のダミービット線で構成できる。したがって、図４の（ｂ）のように構成すれば、オフセット検知セルアレイを備える不揮発性半導体記憶装置の小面積化に有効となる。
【００７７】
図４の（ｃ）に示されるオフセット検知セルアレイ２Ｄは、４本のダミービット線ＤＢＬ０〜ＤＢＬ３を有し、１本のダミービット線上にオフセット検知セルＤＭＣを２箇所ずつ配置した構成を備える。このオフセット検知セルアレイ２Ｄでは、ワード線２本単位で１本のダミービット線を構成するので、オフセット検知セルアレイ２Ｂに比べて半分の本数のダミービット線で構成できる。したがって、図４の（ｃ）のように構成すれば、オフセット検知セルアレイを備える不揮発性半導体記憶装置の小面積化に有効となる。
【００７８】
なお、図４の（ｂ）に示されたオフセット検知セルアレイ２Ｃでは、回り込み電流の流入経路は、ダミービット線と偶数ワード線との立体交差点、または、ダミービット線と奇数ワード線との立体交差点であり、オフセット検知セルアレイ２Ｂに比べてその箇所の個数が半分になる。このため、選択ダミービット線から見た検出できる回り込み電流、即ち上記式２で示すダミービット線電流ＩＤＢＬが半減して検出感度が低下する懸念がある。一方、図４の（ｃ）に示されたオフセット検知セルアレイ２Ｄでは、オフセット検知セルアレイ２Ｂの構成に比べ、回りこみ電流の流入口が１箇所減少するだけなので検出感度の低下も無視でき、小面積で高感度なオフセット電流の検知が可能となる。
【００７９】
以上のように、本発明の特徴は、アクセス対象のワード線との立体交差点に１箇所以上のオフセット検知セルＤＭＣを設けた、本来の書き込みや読み出しを行うアクセス対象とはしないダミービット線を有することである。
【００８０】
次に、メモリセルＭＣおよびオフセット検知セルＤＭＣの構造について説明する。
【００８１】
図５は、図２におけるクロスポイントセルアレイブロック１００を選択ワード線に沿った面で切断して得られる断面図である。ここでは、オフセット検知セルＤＭＣと、それに隣接する２つのメモリセルＭＣの断面構成が示されている。図５に示すとおり、本発明に係るメモリセルＭＣは、メモリ素子８１１と、メモリ素子８１１とワード線とを電気的に接続するための第１ビア８１０と、メモリ素子８１１とビット線とを電気的に接続するための第２ビア８１２で構成されている。
【００８２】
そして、メモリ素子８１１は、抵抗変化型記憶素子、または、抵抗変化型記憶素子とスイッチング素子との直列接続で構成される。ここで用いられる抵抗変化型記憶素子は、２つの端子間の抵抗値が電気信号に応じて変化し、その抵抗値が電気信号を切っても保たれる（不揮発に保持される）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことである。メモリ素子８１１として、具体的には、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｅｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：抵抗変化メモリ）、ＳＰＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：スピン注入メモリ）など、を用いることが出来る。メモリ素子８１１は、それに含まれる抵抗変化型記憶素子が高抵抗（ＨＲ）の状態と低抵抗（ＬＲ）の状態のどちらか一方を“１”、他方を“０”に対応付けることにより、１ビットのデータを記憶する。
【００８３】
また、ここで用いられるスイッチング素子には、半導体層とこの半導体層を挟む金属電極体層（つまり、第１の金属電極および第２の金属電極）との３層の積層構成で構成されるＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオード、絶縁体層とこの絶縁体層を挟む金属電極体層との３層の積層構成で構成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ｐ型半導体とｎ型半導体との２層の積層構成で構成されるｐｎ接合ダイオード、または半導体層と金属電極体層との２層の積層構成で構成されるショットキーダイオードなど、非線形のスイッチング特性を有する素子を用いることが出来る。
【００８４】
オフセット検知セルＤＭＣは、図５に示されるように、一例として、メモリセルＭＣから第２ビア８１２を除いた構造となっている。詳しくは後述するが、オフセット検知セルＤＭＣの役割は、例えばクロスポイントセルアレイ１での回り込み電流のおおよその値を測定することである。なお、オフセット検知セルＤＭＣの構成として、オフセット検知セルＤＭＣの上下のワード線およびダミービット線との間に読み出しの時の電位差が加えられたときにオフセット検知セルＤＭＣを流れる電流が、メモリ素子８１１に含まれる抵抗変化型記憶素子が高抵抗状態でメモリセルＭＣの上下のワード線およびビット線との間に読み出しの時の電位差が加えられたときにメモリセルＭＣを流れる電流よりも小さくなるような構成になっていれば良い。つまり、オフセット検知セルＤＭＣは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、メモリセルＭＣが有するメモリ素子（あるいは、抵抗変化型記憶素子）がメモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有する構成を備える。
【００８５】
図５に示されるオフセット検知セルＤＭＣでは、メモリセルＭＣの構造と比較して、第２ビア８１２を形成しないことで、オフセット検知セルＤＭＣの上下のワード線およびダミービット線との間に読み出しの時の電位差が加えられたときにオフセット検知セルＤＭＣを流れる電流がほとんど零になるようにしている。この場合、製造上、メモリ素子８１１の形成およびその上の層間絶縁膜８００の形成までは、メモリセルＭＣとオフセット検知セルＤＭＣで違いは生じない。
【００８６】
図６の（ａ）〜図６の（ｄ）にオフセット検知セルＤＭＣのその他の構造例を示す。メモリセルＭＣの構造と比較して、図６の（ａ）のオフセット検知セルＤＭＣは、メモリ素子８１１とワード線とを電気的に接続するためのビアを形成しない構造をもつ。同図（ｂ）のオフセット検知セルＤＭＣは、メモリ素子８１１を形成しない構造をもつ。同図（ｃ）のオフセット検知セルＤＭＣは、メモリ素子８１１と上下のワード線およびダミービット線とを電気的に接続するためのビアを両方とも形成しない構造をもつ。同図（ｄ）のオフセット検知セルＤＭＣは、メモリ素子ならびに上下ビア両方とも形成しない構造をもつ。いずれの構造でも、オフセット検知セルＤＭＣの上下のワード線およびダミービット線との間に読み出しの時の電位差が加えられても、オフセット検知セルＤＭＣにはほとんど電流が流れないので、図５に示されるオフセット検知セルＤＭＣと同様の効果が得られる。
【００８７】
図６の（ａ）、図６の（ｂ）および図６の（ｃ）のオフセット検知セルＤＭＣの構造では、ビット線を銅（Ｃｕ）のダマシン配線で形成する場合に、ビット線となる配線溝の形成時にオーバーエッチが発生しても、図５に示されるオフセット検知セルＤＭＣの構造に比べてオフセット検知セルＤＭＣのショートが発生しにくくなるという効果がある。
【００８８】
さらに、図６の（ｂ）の構造では、第１ビア８１０をタングステン（Ｗ）ビアおよびＣｕビアで形成する場合でも、オフセット検知セルＤＭＣのディッシング量をメモリセルＭＣと同じにできるので、メモリ素子８１１のリソグラフィー工程での局所的なフォーカスマージンのばらつきを少なくできるという効果がある。さらに、図６の（ｃ）の構造では、メモリ素子８１１の上下のビアを形成しないので、ビアエッチにオーバーエッチが発生しても、オフセット検知セルＤＭＣがショートすることがない。さらに、図６の（ｄ）では、製造工程でのばらつきによるオフセット検知セルＤＭＣのショート発生を、最も高い確率で防ぐことができる。
【００８９】
図７に、メモリ素子８１１の抵抗変化型記憶素子として抵抗変化素子（ＲｅＲＡＭ）を用い、スイッチング素子としてＭＳＭダイオードを用いた場合のメモリセルＭＣの構成の一例を示す。
【００９０】
図７に示すように、抵抗変化素子９７０は、第２電極９１２、高酸素不足度層（低濃度酸化層）９２１、低酸素不足度層（高濃度酸化層）９２２および第３電極９１３で構成される積層構造を有している。また、ダイオード９７１は、第１電極９１１、半導体層９３０および第２電極９１２で構成される積層構造を有している。図７で示したメモリ素子９７２では、第２電極９１２が抵抗変化素子９７０とダイオード９７１の両方の電極として共有されているが、抵抗変化素子９７０とダイオード９７１で異なる材料が必要なときは、第２電極９１２を異なる材料の２層以上で構成される積層の構造としても良い。
【００９１】
第１電極９１１および第２電極９１２の材料には、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）またはＷ（タングステン）を用いることができるが、ここではＴａＮを５０ｎｍとした。
【００９２】
第３電極９１３の材料には、Ｐｔ（白金）、Ｉｒ（イリジウム）およびＰｄ（パラジウム）のいずれか、またはこれらの合金を用いることができるが、ここではＩｒを５０ｎｍとした。
【００９３】
高酸素不足度層９２１および低酸素不足度層９２２は、抵抗変化素子９７０の抵抗変化層を構成している。抵抗変化素子９７０における抵抗変化は、この抵抗変化層の抵抗変化によって起こる。
【００９４】
高酸素不足度層９２１には、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型の膜が用いられるが、ここではタンタル酸化物を用いた場合について説明する。これは以下のようにすれば形成できる。高酸素不足度層９２１の好適な範囲としては、ＴａＯｘ（０＜ｘ＜２．５）、膜厚は３０ｎｍ以上１００ｎｍ以下が好ましい。
【００９５】
低酸素不足度層９２２としては、ＴａＯｙ（ｘ＜ｙ≦２．５）、膜厚は１ｎｍ以上１０ｎｍ以下が好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘの化学式のｘの値を調整することができる。
【００９６】
具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０−４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にしてスパッタリングを行う。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率（つまり、酸素原子の総原子に対する組成比（Ｏ／（Ｔａ＋Ｏ）））は約４０％（ＴａＯ０．６６）から約７０％（ＴａＯ２．３）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。ここで、化学量論的組成を有する酸化物とは、タンタル酸化物の場合、絶縁体であるＴａ２Ｏ５をここでは指す。酸素不足型とすることで金属酸化物は導電性を有するようになる。本実施の形態では、低酸素不足度層９２２としてＴａ２Ｏ５膜を６ｎｍ、高酸素不足度層９２１としてＴａＯ０．６６を５０ｎｍ堆積した。
【００９７】
また、低酸素不足度層９２２および高酸素不足度層９２１としては、酸素不足型のタンタル酸化膜以外にも、同様に酸素不足型の鉄を含む酸化膜や、その他の遷移金属酸化物であるハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等の酸化物を用いても、同様の積層構造の抵抗変化層が構成できる。これらの膜の成膜方法にはスパッタ法やＣＶＤ法等が用いられる。
【００９８】
本実施の形態では、低酸素不足度層９２２の酸素不足度は、高酸素不足度層９２１の酸素不足度より小さい。ここで、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。また、ＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。
【００９９】
遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、高酸素不足度層９２１の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、低酸素不足度層９２２の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることが確認できている。この場合、低酸素不足度層９２２の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、高酸素不足度層９２１の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、低酸素不足度層９２２の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることが確認できている。この場合、低酸素不足度層９２２の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。上記のように、抵抗が高く膜厚が薄い低酸素不足度層９２２と、抵抗が低い高酸素不足度層９２１の積層構造で抵抗変化層を構成することにより、抵抗変化素子に印加された電圧は、抵抗が高い低酸素不足度層９２２に、より多くの電圧が分配され、低酸素不足度層９２２中で発生する酸化還元反応をより起こしやすくすることができる。
【０１００】
さらに、高酸素不足度層９２１を構成する第１の遷移金属と、低酸素不足度層９２２を構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、低酸素不足度層９２２は、高酸素不足度層９２１よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に抵抗変化層に印加された電圧は、低酸素不足度層９２２に、より多くの電圧が分配され、低酸素不足度層９２２中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い低酸素不足度層９２２中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。例えば、高酸素不足度層９２１に、酸素不足型のタンタル酸化物を用い、低酸素不足度層９２２にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。低酸素不足度層９２２に高酸素不足度層９２１より標準電極電位が小さい金属の酸化物を配置することにより、低酸素不足度層９２２中でより酸化還元反応が発生しやすくなる。
【０１０１】
半導体層９３０の材料には、窒素不足型シリコン窒化物（ＳｉＮｘ）が用いられる。なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【０１０２】
半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、電流のオン／オフ比は５となり、メモリ素子９７２を構成するダイオード素子として充分使用可能であることが確認できた。
【０１０３】
第１ビア８１０および第２ビア８１２の材料には、Ｗを用いた。
【０１０４】
層間絶縁膜９０１には、ＴＥＯＳ−ＳｉＯ膜、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いることができる。さらに、これら材料の積層構造を用いても良い。ここでは、ＴＥＯＳ−ＳｉＯ膜を用いた。
【０１０５】
ワード線およびビット線（および、ダミービット線）には、一般的な半導体で用いられているＣｕ（銅）配線またはＡｌ−Ｃｕ（アルミ−銅合金）配線などを用いることができる。ここでは、Ａｌ−Ｃｕ配線を用いた。
【０１０６】
上記の構成で作製した抵抗変化素子９７０では、製造直後の抵抗値（初期抵抗値）は、通常の抵抗変化動作時の高抵抗（ＨＲ）状態における抵抗値よりも高い抵抗値となる。製造後の未動作状態（メモリ動作をしていない状態）の素子を抵抗変化動作（メモリ動作）可能な状態にするために、フォーミング動作（通常の抵抗変化動作時の印加電圧より高い電圧を印加することによってメモリ動作できる状態に（一般に、低抵抗化）させる動作）が必要となる。
【０１０７】
データを記憶させるためのメモリセルＭＣとして用いる抵抗変化素子にはフォーミング動作を施す必要があるが、ここで意図的に、ある抵抗変化素子にフォーミング動作を施さなければ、その抵抗変化素子を含むメモリセルＭＣは、オフセット検知セルとして使用することができる。このように、図７の抵抗変化素子９７０を用いた場合、フォーミング動作の有無でメモリセルＭＣとオフセット検知セルＤＭＣとを作り分けることが可能となる。つまり、メモリセルＭＣが、製造された後に、メモリ素子にメモリ動作を行わせるためのフォーミング動作が加えられたセルであり、一方、オフセット検知セルＤＭＣが、メモリセルＭＣと同じ構造を有し、製造され後に、フォーミング動作が加えられていないセルであってもよい。これにより、製造後にどのセルをオフセット検知セルＤＭＣとして用いるかを選択することが可能となるため、回路設計の自由度が広がるという利点がある。さらに、メモリセルＭＣとオフセット検知セルＤＭＣの製造上での違いは生じないので、メモリセルＭＣとオフセット検知セルＤＭＣとのレイアウトの差による出来上がり寸法への影響をなくすことが可能となる。
【０１０８】
次に、これまでに説明したオフセット検知セルアレイを適用した不揮発性半導体記憶装置について説明する。
【０１０９】
［第１の実施の形態］
図８は、本発明の第１の実施の形態における不揮発性半導体記憶装置２００の回路構成を示すブロック図である。
【０１１０】
この不揮発性半導体記憶装置２００は、主要な構成要素として、以下の構成を備える。第１の平面内において互いに平行に形成された複数のワード線ＷＬ０〜ＷＬ７と、第１の平面に平行な第２の平面内において互いに平行にかつ複数のワード線ＷＬ０〜ＷＬ７と立体交差するように形成された複数のビット線と、複数のワード線ＷＬ０〜ＷＬ７と複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセル（メモリセル）の集合体で構成される第１のクロスポイントセルアレイ（クロスポイントセルアレイ１）とを備える。さらに、第２の平面内において互いに平行にかつ複数のワード線ＷＬ０〜ＷＬ７と立体交差するように形成された１本以上のダミービット線（ここでは、４本ダミービット線ＤＢＬ０〜ＤＢＬ３）と、複数のワード線ＷＬ０〜ＷＬ７とダミービット線ＤＢＬ０〜ＤＢＬ３との立体交差点のそれぞれに対して第１の種類のセル（メモリセル）または第２の種類のセル（オフセット検知セル）の何れかが設けられ、何れのダミービット線ＤＢＬ０〜ＤＢＬ３にも少なくとも第１の種類のセル（メモリセル）および第２の種類のセル（オフセット検知セル）のそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイ（オフセット検知セルアレイ２Ｅ）とを備える。さらに、複数のワード線ＷＬ０〜ＷＬ７から１本のワード線を選択ワード線として選択するワード線選択回路３と、複数のビット線から１本のビット線を選択ビット線として選択するビット線選択回路４と、１本以上のダミービット線（ここでは、４本ダミービット線ＤＢＬ０〜ＤＢＬ３）から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択回路５とを備える。さらに、選択ワード線と選択ビット線を介して第１のクロスポイントセルアレイ（クロスポイントセルアレイ１）における対応する第１の種類のセル（メモリセル）である選択セルに所定の電圧を印加し、選択ビット線に流れる電流で選択セルの抵抗状態を判別する読み出し回路（センスアンプ７等）と、読み出し回路（センスアンプ７等）による読み出し動作の期間において、選択ダミービット線を通じて第２のクロスポイントセルアレイ（オフセット検知セルアレイ２Ｅ）に電流を供給する電流源６とを備える。
【０１１１】
ここで、第１の種類のセルは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の抵抗状態に変化するメモリ動作をする抵抗変化素子を含んで構成されるメモリセルであり、一方、第２の種類のセルは、対応するワード線と対応するダミービット線との間に印加される電気信号によらず、抵抗変化素子がメモリ動作をする場合の高抵抗状態での抵抗変化素子の抵抗値より高い抵抗値を有するオフセット検知セルを含んで構成される。
【０１１２】
また、ダミービット線選択回路５は、読み出し回路（センスアンプ７等）による読み出し動作の期間において、選択ワード線との立体交差点に第２の種類のセル（オフセット検知セル）が配置されているダミービット線を選択ダミービット線として選択する。以下、この不揮発性半導体記憶装置２００の構成要素について詳述する。
【０１１３】
クロスポイントセルアレイ１は図１９で説明したものと同一であり、本来の書き込みや読み出し対象とするＭ行Ｎ列（ここでは、８行８列）のメモリセルアレイである。
【０１１４】
オフセット検知セルアレイ２Ｅは、クロスポイントセルアレイ１のワード線を共通に、かつ、隣接して配置されている。このオフセット検知セルアレイ２Ｅには、列方向に４本ダミービット線ＤＢＬ０〜ＤＢＬ３が配列されている。即ち、ダミービット線は、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４・・・との立体交差点に対してオフセット検知セルＤＭＣを有するダミービット線ＤＢＬ２、ＤＢＬ３と、奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５・・・との立体交差点に対してオフセット検知セルＤＭＣを有するダミービット線ＤＢＬ０、ＤＢＬ１で構成される。
【０１１５】
クロスポイントセルアレイ１のビット線群は、ビット線選択回路４と、ゲートをノードＣＬＡＭＰとするＮ型ＭＯＳトランジスタで構成されたクランプ回路８とを介して、センスアンプ７に接続される。
【０１１６】
オフセット検知セルアレイ２Ｅのダミービット線ＤＢＬ０〜ＤＢＬ３は、ダミービット線選択回路５と、ゲートをノードＣＬＡＭＰとするＮ型ＭＯＳトランジスタで構成されたクランプ回路９とを介して、電流源６に接続される。電流源６はＰ型ＭＯＳトランジスタ６ａで構成される。Ｐ型ＭＯＳトランジスタ６ａのゲートおよびセンスアンプ７にはセンスアンプ７を活性化するセンス起動信号が入力される。
【０１１７】
なお、クロスポイントセルアレイ１とオフセット検知セルアレイ２Ｅとでクロスポイントセルアレイブロック２１０が構成されている。
【０１１８】
以上のように構成された不揮発性半導体記憶装置２００の読み出し動作を説明する。
【０１１９】
クロスポイントセルアレイ１の読み出し動作では、ワード線選択回路３でワード線が、ビット線選択回路４でビット線が選択される。そしてセンス起動信号の指示によりセンスアンプ７が活性化され、センスアンプ７より選択ビット線と選択ワード線の立体交差点Ａ部に位置するメモリセルＭＣに流れる電流がセンスアンプ７で検出されて読み出し動作が行われる。
【０１２０】
また同時に、センス起動信号の指示により、電流源６のＰ型ＭＯＳトランジスタ６ａもオンしてオフセット検知セルアレイ２Ｅに電流が供給される。
【０１２１】
このときダミービット線選択回路５によるダミービット線の選択は、例えばクロスポイントセルアレイ１のメモリセルとしてワード線ＷＬ１を指定し立体交差点Ａ部のメモリセルＭＣを選択した場合、その選択ワード線ＷＬ１においてオフセット検知セルＤＭＣが配置されている方（立体交差点Ｂ部の方）のダミービット線ＤＢＬ０およびダミービット線ＤＢＬ１を選択するように制御される。即ち奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５・・・が選択される場合はダミービット線ＤＢＬ０およびダミービット線ＤＢＬ１が選択され、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４・・・が選択される場合はダミービット線ＤＢＬ２およびダミービット線ＤＢＬ３が選択される。
【０１２２】
また、クランプ回路８およびクランプ回路９は、読み出し動作時においてビット線の電圧およびダミービット線の電圧が所定電圧以上に上昇することによる誤書き込み（ディスターブ）を防止するためのもので、ビット線の電圧およびダミービット線の電圧が、ノードＣＬＡＭＰの電圧からＮ型ＭＯＳトランジスタの閾値電圧分だけ降下した電圧に抑制される。
【０１２３】
図９は、立体交差点Ａ部に位置するメモリセルを選択したときの不揮発性半導体記憶装置２００が備えるクロスポイントセルアレイブロック２１０のインピーダンスを簡易的に表した等価回路図である。なお、図３で説明した等価回路図と異なる点を中心に説明し、同じ点は簡単な説明に留める。
【０１２４】
まず読み出し動作では、選択ビット線と選択ワード線間にクランプ回路８を通じて所定の電圧が印加されるが、ダミービット線ＤＢＬ０およびダミービット線ＤＢＬ１にもクランプ回路９により同じ電圧が印可される。このとき、非選択ワード線、非選択ビット線、非選択ダミービット線ＤＢＬ２および非選択ダミービット線ＤＢＬ３はオープン状態になる。
【０１２５】
回り込み電流の経路は、クロスポイントセルアレイ１を電流流入口とする経路と、オフセット検知セルアレイ２Ｅを電流流入口とする経路の２つの経路だが、オフセット検知セルアレイ２Ｅからの回りこみ電流経路はさらに、選択ダミービット線ＤＢＬ０および選択ダミービット線ＤＢＬ１の２つの経路がある。そして各々の電流流入口はそれら選択ダミービット線ＤＢＬ０およびＤＢＬ１と偶数ワード線との立体交差点のみなので、各々、Ｍ／２個の非選択メモリセルから回り込み電流が流入し、クロスポイントセルアレイ１の回り込み電流と非選択偶数ワード線ノードで合流し、さらに非選択ビット線ノードを通じ非選択奇数ワード線（非選択奇数ワード線ノード）側からの回り込み電流と合流し、選択ワード線に流出する。
【０１２６】
図９に示す等価回路において、回り込み電流経路の中間段のインピーダンスは、上段部における（Ｍ／２個）および下段部における（Ｎ−１個）の個数の掛け算に依存して決定される為に低く、系全体のインピーダンスは上段部および下段部によって主には支配される。
【０１２７】
従って選択メモリセルに流れる電流をＩｃｅｌｌ、この系全体の回り込み電流をＩｓｎｅａｋ２、ダミービット線ＤＢＬ０に流れる電流をＩＤＢＬ０、ダミービット線ＤＢＬ１に流れる電流をＩＤＢＬ１とすると、クロスポイントセルアレイブロック２１０の選択ビット線から選択ワード線に流れる電流ＩＢＬ、および電流源６から選択ワード線に流れる電流ＩＤＢＬは、概ね次のように表される。つまり、
ＩＢＬ≒Ｉｃｅｌｌ＋Ｉｓｎｅａｋ２／２  ・・・（式３）
ＩＤＢＬ＝ＩＤＢＬ０＋ＩＤＢＬ１
≒２×Ｉｓｎｅａｋ２／４＝Ｉｓｎｅａｋ２／２  ・・・（式４）
で表される。
【０１２８】
即ち基本原理のところで説明したように、電流源６によりダミービット線を介して非選択ワード線に所定電流を印加することでセンスアンプ７から見て選択ビット線から流れ出す回り込み電流が半減し、Ｓ／Ｎを向上することができ、読み出し性能の安定化が行える。
【０１２９】
尚、本実施の形態では、オフセット検知セルアレイ２Ｅとして、同じダミービット線を偶数ワード線用に２本、奇数ワード線用に２本設ける構成としたが、例えば電流源６の印加電圧や、クランプ回路９のゲート電圧を若干上昇させる設定にすることで電流供給量をふやし、これによってダミービット線の本数を上記２本ごとに１本に減じてもよい。
【０１３０】
またオフセット検知セルアレイ２Ｅに設けられるメモリセルＭＣを低抵抗状態に設定しておけば、よりダミービット線側から供給される回り込み電流が増加し、相対的に選択ビット線側の回り込み電流を減じることが可能であり、よりＳ／Ｎを向上することができる。
【０１３１】
以上の読み出し動作をまとめると、図１０に示されるフローチャートの手順となる。
【０１３２】
つまり、本実施の形態における不揮発性半導体記憶装置２００による読み出し方法では、まず、ワード線選択回路３によって複数のワード線ＷＬ０〜ＷＬ７から１本のワード線を選択ワード線として選択するとともに、ビット線選択回路４によって複数のビット線から１本のビット線を選択ビット線として選択する（メモリセル選択ステップＳ１０）。
【０１３３】
同時に（並行して）、ダミービット線選択回路５によって１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択する（ダミービット線選択ステップＳ１１）。なお、このダミービット線選択ステップＳ１１では、次の読み出しステップＳ１２による読み出し動作の期間において、選択ワード線と選択ダミービット線との立体交差点に第２の種類のセル（オフセット検知セル）が配置されているダミービット線を選択ダミービット線として選択する。
【０１３４】
そして、メモリセル選択ステップＳ１０の後に、センスアンプ７によって、選択ワード線と選択ビット線を介して第１のクロスポイントセルアレイ（クロスポイントセルアレイ１）における対応する第１の種類のセル（メモリセル）である選択メモリセルに所定の電圧を印加し、選択ビット線に流れる電流で選択メモリセルの抵抗状態を判別する（読み出しステップＳ１２）。
【０１３５】
このとき、ダミービット線選択ステップＳ１１の後に、上記読み出しステップＳ１２と並行して、つまり、読み出しステップＳ１２による読み出し動作の期間において、電流源６によって選択ダミービット線を通じて第２のクロスポイントセルアレイに電流を供給する（電流印加ステップＳ１３）。
【０１３６】
このような読み出し方法により、メモリセルからの読み出し期間において、電流源６によりダミービット線を介して非選択ワード線に所定の電流が印加されるので、センスアンプ７から見て選択ビット線から流れ出す回り込み電流が半減し、メモリセルの読み出しにおけるＳ／Ｎが向上され、読み出し性能が安定化される。
【０１３７】
［第２の実施の形態］
図１１は、本発明の第２の実施の形態における不揮発性半導体記憶装置３００の回路構成を示すブロック図である。不揮発性半導体記憶装置３００は、式２でダミービット線に流れる電流が回り込み電流に相当することを利用し、センスアンプの判定レベルを精度よく生成する。
【０１３８】
この不揮発性半導体記憶装置３００は、主要な構成要素として、以下の構成を備える。つまり、図８の不揮発性半導体記憶装置２００と同様に、第１の平面内において互いに平行に形成された複数のワード線ＷＬ０〜ＷＬ７と、第１の平面に平行な第２の平面内において互いに平行にかつ複数のワード線ＷＬ０〜ＷＬ７と立体交差するように形成された複数のビット線と、複数のワード線ＷＬ０〜ＷＬ７と複数のビット線との立体交差点のそれぞれに対して設けられた第１の種類のセル（メモリセル）の集合体で構成される第１のクロスポイントセルアレイ（クロスポイントセルアレイ１）を備える。さらに、第２の平面内において互いに平行にかつ複数のワード線ＷＬ０〜ＷＬ７と立体交差するように形成された１本以上のダミービット線（ここでは、４本ダミービット線ＤＢＬ０〜ＤＢＬ３）と、複数のワード線ＷＬ０〜ＷＬ７とダミービット線ＤＢＬ０〜ＤＢＬ３との立体交差点のそれぞれに対して第１の種類のセル（通常のメモリセル）または第２の種類のセル（オフセット検知セル）の何れかが設けられ、何れのダミービット線ＤＢＬ０〜ＤＢＬ３にも少なくとも第１の種類のセル（通常のメモリセル）および第２の種類のセル（オフセット検知セル）のそれぞれを一つ以上有する集合体で構成される第２のクロスポイントセルアレイ（オフセット検知セルアレイ２）を備える。さらに、複数のワード線ＷＬ０〜ＷＬ７から１本のワード線を選択ワード線として選択するワード線選択回路３と、複数のビット線から１本のビット線を選択ビット線として選択するビット線選択回路４と、１本以上のダミービット線（ここでは、４本ダミービット線ＤＢＬ０〜ＤＢＬ３）から少なくとも１本のダミービット線を選択ダミービット線として選択するダミービット線選択回路５とを備える。さらに、選択ワード線と選択ビット線を介して第１のクロスポイントセルアレイ（クロスポイントセルアレイ１）における対応する第１の種類のセル（メモリセル）である選択セルに所定の電圧を印加し、選択ビット線に流れる電流で選択セルの抵抗状態を判別する読み出し回路（メモリセル電流検出回路１０１、比較器１１０）と、読み出し回路（メモリセル電流検出回路１０１、比較器１１０）による読み出し動作の期間において、選択ダミービット線を通じて第２のクロスポイントセルアレイ（オフセット検知セルアレイ２）に流れる電流を検出する電流検出回路（オフセット電流検出回路１０２）とを備える。なお、読み出し回路（特に、比較器１１０）は、選択ビット線に流れる電流に対応する値と前記第２のクロスポイントセルアレイに流れる電流（オフセット検知セルアレイ２）に基づく値（参照レベル）とに基づいて、選択セルの抵抗状態を判別する。
【０１３９】
さらに、本実施の形態では、この不揮発性半導体記憶装置３００は、上記参照レベルを生成するために以下の第１乃至第４の回路を備える。第１の回路は、ダミービット線を流れる電流を検出し、Ｘ倍に増幅するオフセット電流検出回路１０２である。第２の回路は、第１の種類のセル（通常のメモリセル）で構成され、２つ以上の抵抗状態のうちの第１の抵抗状態（ここでは、高抵抗状態）に設定された参照セルに流れる電流と、上記Ｘ倍に増幅されたダミービット線を流れる電流との合成電流である第１の合成電流を生成する第１の電流合成回路（高抵抗参照電流生成回路１０３）である。第３の回路は、第１の種類のセル（通常のメモリセル）で構成され、２つ以上の抵抗状態のうちの第２の抵抗状態（低抵抗状態）に設定された参照セルに流れる電流と、上記Ｘ倍に増幅されたダミービット線を流れる電流との合成電流である第２の合成電流を生成する第２の電流合成回路（低抵抗参照電流生成回路１０４）である。さらに、第４の回路は、第１の合成電流と第２の合成電流とを合成（加算）かつ平均化し、合成後の平均化電流に対応した電圧である参照レベルを生成する参照レベル生成回路１０９である。
【０１４０】
そして、読み出し回路（特に、比較器１１０）は、参照レベル生成回路１０９で生成された参照レベル（つまり、第１の合成電流と第２の合成電流とを平均化した値）を判定基準にして選択メモリセルの抵抗状態を判別する。
【０１４１】
以下、この不揮発性半導体記憶装置３００の構成要素について詳述する。
【０１４２】
ワード線を共通とするクロスポイントセルアレイ１およびオフセット検知セルアレイ２と、ワード線選択回路３と、クロスポイントセルアレイ１のビット線を選択するビット線選択回路４と、オフセット検知セルアレイ２のダミービット線を選択するダミービット線選択回路５は、前述までのもものと同様の構成である。なお、オフセット検知セルアレイ２は、図４に示されるオフセット検知セルアレイ２Ｂ〜２Ｄのいずれの構成であってもよい。
【０１４３】
ビット線選択回路４の出力はメモリセル電流検出回路１０１に接続され、その出力は比較器１１０の第１の入力端子に入力される。
【０１４４】
ダミービット線選択回路５の出力はオフセット電流検出回路１０２に接続され、その出力は高抵抗参照電流生成回路１０３と低抵抗参照電流生成回路１０４に入力される。高抵抗参照電流生成回路１０３は、オフセット電流再生回路１０５と高抵抗セル電流発生回路１０６より構成され、その両者で再生・発生される電流を合成した合成電流を生成する。低抵抗参照電流生成回路１０４は、オフセット電流再生回路１０７と低抵抗セル電流発生回路１０８より構成され、その両者で再生・発生される電流を合成した合成電流を生成する。
【０１４５】
そして高抵抗参照電流生成回路１０３と低抵抗参照電流生成回路１０４の各々の出力電流を、参照レベル生成回路１０９で、それらの中間電流近傍の値になるように合成することで、参照電圧を生成する。生成された参照電圧は、比較器の第２の入力端子に入力される。
【０１４６】
図１２は図１１で説明した不揮発性半導体記憶装置３００の回路ブロックを具体的回路構成で示した図である。なおオフセット検知セルアレイ２には、図４で説明したオフセット検知セルアレイ２Ｃが適用されている。
【０１４７】
メモリセル電流検出回路１０１は、Ｐ型ＭＯＳトランジスタ１０１ａおよびＰ型ＭＯＳトランジスタ１０１ｂで構成される第１カレントミラー回路と定電流源１０１ｃとで構成される。その第１カレントミラー回路におけるミラー電流で決まる電圧が、このメモリセル電流検出回路１０１の出力として、ノードＮ４に出力される。
【０１４８】
オフセット電流検出回路１０２は、Ｐ型ＭＯＳトランジスタ１０２ａとＰ型ＭＯＳトランジスタ１０２ｂとで構成される第２カレントミラー回路と、Ｎ型ＭＯＳトランジスタ１０２ｃとで構成される。ここで、Ｎ型ＭＯＳトランジスタ１０２ｃは、第３および第４カレントミラー回路を次段（高抵抗参照電流生成回路１０３および低抵抗参照電流生成回路１０４）との間で構成している。
【０１４９】
高抵抗参照電流生成回路１０３は、Ｐ型ＭＯＳトランジスタ１０５ａ、Ｎ型ＭＯＳトランジスタ１０５ｂおよび高抵抗状態参照セル１０６ａで構成される。なお、Ｎ型ＭＯＳトランジスタ１０５ｂが図１１におけるオフセット電流再生回路１０５に対応し、高抵抗状態参照セル１０６ａが図１１における高抵抗セル電流発生回路１０６に対応し、Ｐ型ＭＯＳトランジスタ１０５ａがその両者で再生・発生される電流の合成電流を生成する回路に対応する。ここで、Ｎ型ＭＯＳトランジスタ１０５ｂは、そのゲートにＮ型ＭＯＳトランジスタ１０２ｃのゲートおよびドレインのノードＮ１が接続され、第３のカレントミラー回路を構成している。
【０１５０】
黒丸で示した高抵抗状態参照セル１０６ａは、メモリセルＭＣと同じ構造のメモリセルで構成され、高抵抗状態に設定されている。そしてＮ型ＭＯＳトランジスタ１０５ｂと高抵抗状態参照セル１０６ａとはノードＮ２とグランドとの間で並列接続されている。ノードＮ２はＰ型ＭＯＳトランジスタ１０５ａのゲートおよびドレインと接続されている。これにより、Ｐ型ＭＯＳトランジスタ１０５ａは、Ｎ型ＭＯＳトランジスタ１０５ｂと高抵抗状態参照セル１０６ａとに流れる電流の合成電流を生成し、第５のカレントミラー回路を次段（参照レベル生成回路１０９）との間で構成している。
【０１５１】
低抵抗参照電流生成回路１０４は、Ｐ型ＭＯＳトランジスタ１０７ａ、Ｎ型ＭＯＳトランジスタ１０７ｂおよび低抵抗状態参照セル１０８ａで構成される。なお、Ｎ型ＭＯＳトランジスタ１０７ｂが図１１におけるオフセット電流再生回路１０７に対応し、低抵抗状態参照セル１０８ａが図１１における低抵抗セル電流発生回路１０８に対応し、Ｐ型ＭＯＳトランジスタ１０７ａがその両者で再生・発生される電流の合成電流を生成する回路に対応する。ここで、Ｎ型ＭＯＳトランジスタ１０７ｂは、そのゲートにＮ型ＭＯＳトランジスタ１０２ｃのゲートおよびドレインのノードＮ１が接続され、第４のカレントミラー回路を構成している。
【０１５２】
黒丸で示した低抵抗状態参照セル１０８ａは、メモリセルＭＣと同じ構造のメモリセルで構成され、低抵抗状態に設定されている。そしてＮ型ＭＯＳトランジスタ１０７ｂと低抵抗状態参照セル１０８ａとはノードＮ３とグランドとの間で並列接続されている。ノードＮ３はＰ型ＭＯＳトランジスタ１０７ａのゲートおよびドレインと接続されている。これにより、Ｐ型ＭＯＳトランジスタ１０７ａは、Ｎ型ＭＯＳトランジスタ１０７ｂと低抵抗状態参照セル１０８ａとに流れる電流の合成電流を生成し、第６のカレントミラー回路を次段（参照レベル生成回路１０９）との間で構成している。
【０１５３】
参照レベル生成回路１０９は、Ｐ型ＭＯＳトランジスタ１０９ａ、Ｐ型ＭＯＳトランジスタ１０９ｂ、および、メモリセル電流検出回路１０１が有する定電流源１０１ｃと同一の電流供給特性を有する定電流源１０９ｃより構成される。
【０１５４】
Ｐ型ＭＯＳトランジスタ１０９ａは、Ｐ型ＭＯＳトランジスタ１０５ａとで第５のカレントミラー回路を構成し、高抵抗参照電流をミラーしている。Ｐ型ＭＯＳトランジスタ１０９ｂは、Ｐ型ＭＯＳトランジスタ１０７ａに流れる電流とで第６のカレントミラー回路を構成し、低抵抗参照電流をミラーしている。そして、高抵抗参照電流と低抵抗参照電流との合成電流で決まる電圧が、参照レベル生成回路１０９の出力として、ノードＮ５に出力される。
【０１５５】
そして、ノードＮ５の電圧に対するノードＮ４の電圧の高／低が比較器１１０で比較され、その比較結果が読み出しデータＳＯＵＴとして出力される。
【０１５６】
なお、図１２の回路図におけるＷｐまたはその倍数、Ｗｎまたはその倍数の記述は、次のことを意味する。つまり、ＷｐはＰ型ＭＯＳトランジスタのチャネル幅の相対寸法を表し、ＷｎはＮ型ＭＯＳトランジスタのチャネル幅の相対寸法を表し、各々のカレントミラー回路のミラー比に対応する。
【０１５７】
第１カレントミラー回路のミラー比を１：１、第２カレントミラー回路のミラー比を１：２、第３および第４カレントミラー回路のミラー比を１：１、第５および第６カレントミラー回路のミラー比を２：１で設定している。
【０１５８】
なお、クロスポイントセルアレイ１とオフセット検知セルアレイ２（または２Ｃ）とでクロスポイントセルアレイブロック３１０が構成されている。
【０１５９】
次に、以上のように構成された不揮発性半導体記憶装置３００の動作を、各カレントミラー回路のミラー比の設定理由と合わせて説明する。
【０１６０】
図１３は、立体交差点Ａ部に位置するメモリセルＭＣを選択したときの不揮発性半導体記憶装置３００が備えるクロスポイントセルアレイブロック３１０のインピーダンスを簡易的に表した等価回路図である。これは図９で説明した等価回路に対して、ダミービット線が１本で構成された点が異なるだけであるが、ダミービット線ＤＢＬ０から偶数ワード線（非選択偶数ワード線ノード）への回り込み電流経路のみとなるので、回り込み電流全体の約１／３となる。
【０１６１】
従って選択メモリセルに流れる電流をＩｃｅｌｌ、この系全体の回り込み電流をＩｓｎｅａｋ３、ダミービット線に流れる電流をＩＤＢＬとすると、クロスポイントセルアレイブロック３１０の選択ビット線から選択ワード線に流れる電流ＩＢＬ、およびダミービット線から選択ワード線に流れる電流ＩＤＢＬは、概ね次のように表される。
【０１６２】
第１カレントミラー回路の入力電流ＩＢＬ（＝クロスポイントセルアレイ１に流れ出す電流）は、
ＩＢＬ≒Ｉｃｅｌｌ＋Ｉｓｎｅａｋ３×２／３
となる。第２カレントミラー回路の入力電流ＩＤＢＬ（＝オフセット検知セルアレイ２Ｃに流れ出す電流）は、
ＩＤＢＬ≒Ｉｓｎｅａｋ３×１／３
となる。その結果、
第１カレントミラー回路（ミラー比：１）によるミラー電流は、
ＩＢＬ≒Ｉｃｅｌｌ＋Ｉｓｎｅａｋ３×２／３  ・・・（式５）
となる。一方、第２カレントミラー回路（ミラー比：２）によるミラー電流は、
Ｉｓｎｅａｋ３×１／３×２
となる。よって、第３カレントミラー回路（ミラー比：１）により生成される電流と高抵抗状態参照セル１０６ａに流れる電流との合成電流は、
Ｉｃｅｌｌ（ＨＲ）＋Ｉｓｎｅａｋ３×２／３（なお、Ｉｃｅｌｌ（ＨＲ）は高抵抗状態のメモリセル電流を表す）
となる。一方、第４カレントミラー回路（ミラー比：１）により生成される電流と低抵抗状態参照セル１０８ａに流れる電流との合成電流は、
Ｉｃｅｌｌ（ＬＲ）＋Ｉｓｎｅａｋ３×２／３（なお、ｃｅｌｌ（ＬＲ）は低抵抗状態のメモリセル電流を表す）
となる。よって、第５カレントミラー回路（ミラー比：１／２）により生成されるミラー電流は
Ｉｃｅｌｌ（ＨＲ）×１／２＋Ｉｓｎｅａｋ３×１／３
となる。一方、第６カレントミラー回路（ミラー比：１／２）により生成されるミラー電流は
Ｉｃｅｌｌ（ＬＲ）×１／２＋Ｉｓｎｅａｋ３×１／３
となる。そして、第５カレントミラー回路により生成されるミラー電流と第６カレントミラー回路により生成されるミラー電流との合成電流は
｛Ｉｃｅｌｌ（ＨＲ）＋Ｉｃｅｌｌ（ＬＲ）｝×１／２＋Ｉｓｎｅａｋ３×２／３  ・・・（式６）
となる。
【０１６３】
従って、比較器１１０の参照レベル入力となる第２の入力端子への入力は、第１の入力端子への入力（Ｉｃｅｌｌ＋Ｉｓｎｅａｋ３×２／３に対応する電圧）に対し、回り込み電流成分は同一電流量（Ｉｓｎｅａｋ３×２／３）に変換され、メモリセル電流成分だけが高抵抗状態でのメモリセル電流と低抵抗状態でのメモリセル電流の中間電流（｛Ｉｃｅｌｌ（ＨＲ）＋Ｉｃｅｌｌ（ＬＲ）｝×１／２）に変換されている。
【０１６４】
よって、比較器１１０では、第１の入力端子と第２の入力端子の両方に同一の回り込み電流成分がオフセットとして入力されるので、選択メモリセルだけを流れる電流が、その基準値（メモリセルが高抵抗状態のときにメモリセルに流れる電流とメモリセルが低抵抗状態のときにメモリセルに流れる電流との平均電流）と比較される。これにより、回り込み電流に依存しない正確な読み出しが実現される。
【０１６５】
なお、一般化すると第１のクロスポイントセルアレイ（本実施の形態では、クロスポイントセルアレイ１）に流れる回り込み電流と第２のクロスポイントセルアレイ（本実施の形態では、オフセット検知セルアレイ２）に流れる回り込み電流量の関係は次のように表される。
【０１６６】
第１のクロスポイントセルアレイがＭ本のワード線とＮ本のビット線で構成されるＭ行Ｎ列のメモリセルアレイで、第２のクロスポイントセルアレイのダミービット線１本に第１の種類のセル（通常のメモリセル）がＡ個設けられ、かつ同時に選択されるダミービット線の本数がＢ本の場合を考える。
【０１６７】
選択ワード線に流れる回り込み電流の総計をＩｓｎｅａｋとするとし、選択ビット線から流れ込む回り込み電流の絶対値をＩＢＬとし、第２のクロスポイントセルアレイのダミービット線から流れ込む電流の絶対値をＩＤＢＬとすると、電流ＩＢＬ、電流ＩＤＢＬは、以下の通りとなる。
【０１６８】
ＩＢＬ＝（Ｍ−１）／（Ｍ−１＋Ａ×Ｂ）×Ｉｓｎｅａｋ
ＩＤＢＬ＝Ａ×Ｂ／（Ｍ−１＋Ａ×Ｂ）×Ｉｓｎｅａｋ
【０１６９】
ここで、ＩＢＬには、Ｉｃｅｌｌも流れているが、ここではＩＢＬに含まれる回り込み電流に着目するため、便宜上、式には記載していない。
【０１７０】
本発明は大規模なメモリ容量を想定するので、Ｍ＞＞１より、
ＩＢＬ≒Ｍ／（Ｍ＋Ａ×Ｂ）×Ｉｓｎｅａｋ  ・・・（式７）
ＩＤＢＬ≒Ａ×Ｂ／（Ｍ＋Ａ×Ｂ）×Ｉｓｎｅａｋ  ・・・（式８）
と表される。式７、式８より、
Ｘ＝ＩＢＬ／ＩＤＢＬ≒Ｍ／（Ａ×Ｂ）          ・・・(式９)
【０１７１】
即ち、クロスポイントセルアレイ１側とオフセット検知セルアレイ２Ｃ側から見て、共通の電流流出口となる選択ワード線に対して、電流流入口となる選択ビット線およびダミービット線のメモリセル数の比率（クロスポイントセルアレイ１側：Ｍ個、オフセット検知セルアレイ２側：Ａ×Ｂ個）で回り込み電流が分散できることを示している。
【０１７２】
例えば、上述の図１２の例では、Ａ＝０．５×Ｍ、Ｂ＝１より、
ＩＢＬ≒２／３×Ｉｓｎｅａｋ
ＩＤＢＬ≒１／３×Ｉｓｎｅａｋ
と表される。この結果は、図１２において第２カレントミラー回路のミラー比Ｘを２としたことに対応する。
【０１７３】
また、オフセット検知セルアレイ２Ｃ以外の構成を用いた場合でも、式７、式８で算出される比率を目安に第１カレントミラー回路に対する第２カレントミラー回路のミラー比を決定すればよい。
【０１７４】
また、図２の例では、Ａ＝Ｍ−１、Ｂ＝１、
ＩＢＬ＝１／２×Ｉｓｎｅａｋ
ＩＤＢＬ＝１／２×Ｉｓｎｅａｋ
と表される。
【０１７５】
また、図８の例では、Ａ＝０．５×Ｍ、Ｂ＝２、
ＩＢＬ＝１／２×Ｉｓｎｅａｋ
ＩＤＢＬ＝１／２×Ｉｓｎｅａｋ
と表される。
【０１７６】
なお、これらは原理式であり、実際に応用する場合、各種ばらつきを考慮し設計することは言うまでもない。一般的には、例えば±２０％のマージンを設けて設計する。図１２の例では、第２カレントミラー回路１０２のミラー比２に対応するＰ型ＭＯＳトランジスタ１０２ｂのサイズは１．６Ｗｐ〜２．４Ｗｐの範囲で最適化する。
【０１７７】
つまり、実設計時における第２カレントミラー回路１０２のミラー比Ｘは、
０．８×Ｍ／（Ａ×Ｂ）≦Ｘ≦１．２×Ｍ／（Ａ×Ｂ）
の範囲で最適化する。
【０１７８】
以上説明したように本実施の形態では、回り込み電流成分の大小に連動して自動的に比較器１１０の参照レベルは設定され、スイッチング素子１２のばらつきなどに対しても安定な読み出し回路が実現できる。
【０１７９】
さらには、メモリセル電流検出回路１０１側からみた回り込み電流成分が２／３に低減できるので同時にＳ／Ｎ改善も実現できる。
【０１８０】
なお、高抵抗状態でのメモリセル電流が無視できる場合は、高抵抗状態参照セル１０６ａを配置しなくてもよい。または、高抵抗参照電流生成回路１０３自体を配置せず、第４カレントミラー回路のミラー比を２倍にする調整でもよい。
【０１８１】
以上の読み出し動作をまとめると、図１４に示されるフローチャートの手順となる。
【０１８２】
つまり、本実施の形態における不揮発性半導体記憶装置３００による読み出し方法では、まず、ワード線選択回路３によって複数のワード線ＷＬ０〜ＷＬ７から１本のワード線を選択ワード線として選択するとともに、ビット線選択回路４によって複数のビット線から１本のビット線を選択ビット線として選択する（メモリセル選択ステップＳ２０）。
【０１８３】
同時に（並行して）、ダミービット線選択回路５によって１本以上のダミービット線から少なくとも１本のダミービット線を選択ダミービット線として選択する（ダミービット線選択ステップＳ２１）。なお、このダミービット線選択ステップＳ２１では、次の読み出しステップＳ２２による読み出し動作の期間において、選択ワード線と選択ダミービット線との立体交差点に第２の種類のセル（オフセット検知セル）が配置されているダミービット線を選択ダミービット線として選択する。
【０１８４】
そして、メモリセル選択ステップＳ２０の後に、メモリセル電流検出回路１０１によって、選択ワード線と選択ビット線を介して第１のクロスポイントセルアレイ（クロスポイントセルアレイ１）における対応する第１の種類のセル（メモリセル）である選択メモリセルに所定の電圧を印加し、選択メモリセルに流れる電流を検出する（第１の電流検出ステップＳ２２）。
【０１８５】
このとき、ダミービット線選択ステップＳ２１の後に、上記第１の電流検出ステップＳ２２と並行して、つまり、第１の電流検出ステップＳ２２による電流検出の期間において、オフセット電流検出回路１０２によって選択ダミービット線を通じて第２のクロスポイントセルアレイ（オフセット検知セルアレイ２）に流れる電流を検出する（第２の電流検出ステップＳ２３）。
【０１８６】
最後に、第１の電流検出ステップでＳ２２検出された選択メモリセルに流れる電流に対応する値と第２の電流検出ステップＳ２３で検出された第２のクロスポイントセルアレイ（オフセット検知セルアレイ２）に流れる電流に基づく値（参照レベル）とを比較器１１０によって比較することで、選択メモリセルの抵抗状態を判別する（抵抗状態判別ステップＳ２４）。
【０１８７】
このような読み出し方法により、回り込み電流成分の大小に連動して自動的に比較器１１０の参照レベルが設定され、その参照レベルと選択メモリセルに流れる電流に対応した値とが比較器１１０で比較されて選択メモリセルの抵抗状態が判別される。これにより、メモリセルを構成するスイッチング素子１２の設定抵抗値に依存することなく、安定な読み出しが行われる。
【０１８８】
［第３の実施の形態］
図１５は、本発明の第３の実施の形態における不揮発性半導体記憶装置４００の回路図である。不揮発性半導体記憶装置４００は、ダミービット線に流れる電流量の大小に応じてクロスポイントセルアレイ１の読み出し回路側にフィードバックする構成を備える。つまり、この不揮発性半導体記憶装置４００は、読み出し回路として、第１の負荷回路（Ｐ型ＭＯＳトランジスタ２０３）と第２の負荷回路（Ｐ型ＭＯＳトランジスタ２０１およびＰ型ＭＯＳトランジスタ２０２で構成されるカレントミラー回路）とを有し、電流検出回路（Ｎ型ＭＯＳトランジスタ２０６ａ）で検出された電流を所定倍した電流を第２の負荷回路より供給し、供給した電流と選択ビット線に流れる電流との差分に相当する電圧（ノードＮ１０における電圧）を第１の負荷回路によって生成し、生成した電圧と所定の基準電圧（ＶＲＥＦ）とを比較することで、選択セルの抵抗状態を判別する回路を備える。
【０１８９】
以下、この不揮発性半導体記憶装置４００の構成要素について詳述する。
【０１９０】
クロスポイントセルアレイ１およびオフセット検知セルアレイ２Ｃは図１２と同一であるので説明は省略する。
【０１９１】
オフセット検知セルアレイ２Ｃ側のダミービット線選択回路５の出力は、オフセット検知セルアレイ２Ｃ用の電流検出回路としてのＮ型ＭＯＳトランジスタ２０６ａを介して、Ｐ型ＭＯＳトランジスタ２０５ａおよびＰ型ＭＯＳトランジスタ２０１に接続される。
【０１９２】
一方、クロスポイントセルアレイ１側のビット線選択回路４の出力は、クロスポイントセルアレイ１用の電流検出回路としてのＮ型ＭＯＳトランジスタ２０６ｂを介して、Ｐ型ＭＯＳトランジスタ２０５ｂおよびＰ型ＭＯＳトランジスタ２０２、Ｐ型ＭＯＳトランジスタ２０３、および、第２の入力端子を所定電位ＶＲＥＦと比較する比較器２０４の第１の入力端子に接続される。
【０１９３】
Ｎ型ＭＯＳトランジスタ２０６ａおよびＮ型ＭＯＳトランジスタ２０６ｂのゲートには電圧ＶＣＬＵＭＰが共通に印加される。これにより、Ｎ型ＭＯＳトランジスタ２０６ａおよびＮ型ＭＯＳトランジスタ２０６ｂは、ビット線およびダミービット線の電圧の所定電圧以上の上昇を防止するクランプとしての働きをする。
【０１９４】
Ｐ型ＭＯＳトランジスタ２０５ａおよびＰ型ＭＯＳトランジスタ２０５ｂのゲートは、プリチャージを指示する信号ＮＰＲが接続されている。これにより、Ｐ型ＭＯＳトランジスタ２０５ａおよびＰ型ＭＯＳトランジスタ２０５ｂは、読み出し動作前に所定期間、ビット線およびダミービット線をプリチャージ（電圧印加）する。
【０１９５】
Ｐ型ＭＯＳトランジスタ２０１およびＰ型ＭＯＳトランジスタ２０２は、ミラー比が１：２のカレントミラー回路（第２の負荷回路）を構成し、ダミービット線に流れる回り込み電流の所定倍（ここでは、２倍）の電流、即ちクロスポイントセルアレイ１に流れ込む回り込み電流相当の電流をＰ型ＭＯＳトランジスタ２０２より供給する。
【０１９６】
Ｐ型ＭＯＳトランジスタ２０３は、メモリセル電流を読み出すための負荷回路（第１の負荷回路）の働きをする。このＰ型ＭＯＳトランジスタ２０３は、そのゲートに入力されるセンスアンプ活性化信号ＳＡＣＴで活性化指示期間にオンする。その結果、ノードＮ１０の電圧は、Ｐ型ＭＯＳトランジスタ２０３に流れる電流と選択メモリセルに流れる電流とのレシオで決まる電圧に収束される。この場合、クロスポイントセルアレイ１の回り込み電流はカレントミラー回路（Ｐ型ＭＯＳトランジスタ２０１およびＰ型ＭＯＳトランジスタ２０２）を通じて補償されているので、負荷回路であるＰ型ＭＯＳトランジスタ２０３で供給する電流としては、回り込み電流成分を無視し、メモリセルが高抵抗状態と低抵抗状態の中間レベルとなるときのメモリセルに流れる電流値になることだけを考慮して調整しておけばよい。
【０１９７】
このように、本実施の形態における不揮発性半導体記憶装置４００によれば、比較器２０４において、回り込み電流成分が除去された正味のメモリセル電流に依存して定まる電圧（ノードＮ１０の電圧）と所定電位ＶＲＥＦとが比較されるので、高いＳ／Ｎで読み出しが行われる。
【０１９８】
なお、本発明に係る不揮発性半導体記憶装置の応用例としては、次のようなものがある。
【０１９９】
図１６は、本発明の第４の実施の形態における不揮発性半導体記憶装置６００の回路構成を示すブロック図である。この不揮発性半導体記憶装置６００は、ダミービット線に流れる電流量の大小をダミービット線の放電遅延時間として観測する点に特徴を有し、クロスポイントセルアレイ１、オフセット検知セルアレイ２、ワード線選択回路３、ビット線選択回路４、ダミービット線選択回路５、ラッチタイミング生成回路４０１、ラッチ回路４０２およびセンスアンプ４０３を備える。この不揮発性半導体記憶装置６００では、オフセット検知セルアレイ２用の電流検出回路（ここでは、ラッチタイミング生成回路４０１）は、ダミービット線に流れる電流に依存する放電時間でタイミングが定まるタイミング信号を生成し、読み出し回路（ここでは、センスアンプ４０３、ラッチ回路４０２）は、そのタイミング信号に基づいて、選択メモリセルの抵抗状態を示すデータをラッチする。
【０２００】
以下、この不揮発性半導体記憶装置６００の構成要素について詳述する。
【０２０１】
不揮発性半導体記憶装置６００では、ダミービット線に流れる電流量に依存した放電特性を利用してラッチタイミング信号をラッチタイミング生成回路４０１で生成する。たとえば、予め充電されたコンデンサの電荷を、ダミービット線に流れる電流で放電させることで、ラッチタイミング信号を生成する。
【０２０２】
ラッチ回路４０２は、このラッチタイミング信号に同期して、センスアンプ４０３の出力（つまり、選択メモリセルの抵抗状態を示すデータ）をラッチする。
【０２０３】
これにより、ダミービット線に流れる電流、つまり、回り込み電流の大小を反映したタイミングでメモリセルからデータを読み出すことができ、安定な読み出しが可能となる。また、固定的な遅延時間をもたせて読み出す方式に比べ、読み出し速度が高速化される。
【０２０４】
図１７は、本発明の第５の実施の形態における不揮発性半導体記憶装置７００の回路構成を示すブロック図である。この不揮発性半導体記憶装置７００は、ダミービット線選択回路５で選択されるダミービット線に接続される端子であって、不揮発性半導体記憶装置７００の外部からプロービングが可能なモニター端子５０２を備える点に特徴を有する。
【０２０５】
より詳しくは、不揮発性半導体記憶装置７００は、オフセット検知セルアレイ２側のダミービット線選択回路５から、Ｎ型ＭＯＳトランジスタ５０１で構成されるスイッチ素子を介してモニター端子５０２に配線を接続した構成を備える。
【０２０６】
これにより、直接、モニター端子５０２より回りこみ電流の測定が可能とる。本実施の形態における不揮発性半導体記憶装置７００は、クロスポイント型の不揮発性半導体記憶装置では回り込み電流の低減が歩留まりや動作の安定化の為には重要であるが、スイッチング素子１２のオフ特性を直接評価する手段として有効である。
【０２０７】
以上、本発明に係る不揮発性半導体記憶装置およびその読み出し方法について、実施の形態に基づいて説明したが、本発明はこれらの実施の形態および変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態および変形例における構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。
【０２０８】
たとえば、上記実施の形態における不揮発性半導体記憶装置のそれぞれは、図２および図４の（ａ）〜図４の（ｃ）に示されたオフセット検知セルアレイのいずれを備えてもよい。つまり、本発明は、複数のワード線とダミービット線との立体交差点のそれぞれに対してメモリセルおよびオフセット検知セルの何れかが設けられ、何れのダミービット線にも少なくともメモリセルおよびオフセット検知セルのそれぞれを一つ以上有する集合体で構成される限りは、ダミービット線の本数、メモリセルおよびオフセット検知セルの個数および配置等に限定されない。
【０２０９】
また、上記実施の形態では、クロスポイントセルアレイとオフセット検知セルアレイとで、ワード線が共有されたが、これに代えて、ビット線が共有されてもよい。つまり、上記実施の形態におけるワード線およびビット線は、それぞれ、セルアレイの行および列を規定する配線の名称であり、本発明としては、ワード線とビット線とを入れ替えても成立する。
【０２１０】
さらには、ワード線またはビット線の何れも共有させない独立したオフセット検知セルアレイを設け、例えば第５の実施の形態で説明した不揮発性半導体記憶装置７００と同様のモニター端子やオフセット電流検出回路を備え、オフセット検知セルアレイの回りこみ電流を独立に測定する構成に適用してもよい。この場合、式１で説明の選択ビット線経路の回り込み電流を低減する効果は得られないが、式２に示した回り込み電流量を直接測定することによる効果は同様に得られる。例えば、オフセット検知セルアレイ内のメモリセルの抵抗状態を低抵抗状態に設定しておき、クロスポイントアレイの読出し前にこのオフセット検知セルアレイの回り込み電流を事前に測定し、クロスポイントアレイの読出しに反映させる。このようにすれば、周辺温度が変化したときや、製造条件のばらつきで回り込み電流がロットやスライスで異なるときなどでも、読出し動作を安定に行うことができる。
【０２１１】
また、上記実施の形態における不揮発性半導体記憶装置には、メモリセルへの書き込み回路およびフォーミング動作を施す回路が明示されていなかったが、このような回路が備えられてもよいのは言うまでもない。
【産業上の利用可能性】
【０２１２】
本発明は、不揮発性半導体記憶装置として、特に、微細化かつ大容量化が可能なクロスポイント構造を実現する上での問題であった、回り込み電流により読み出し信号のＳＮ比が低下するという、従来の装置構成では対策が困難であった問題を解決できる不揮発性半導体記憶装置として、例えば、デジタル家電、メモリカード、携帯型電話機およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。
【符号の説明】
【０２１３】
１    クロスポイントセルアレイ
２、２Ａ〜２Ｅ  オフセット検知セルアレイ
３    ワード線選択回路
４    ビット線選択回路
５    ダミービット線選択回路
６    電流源
６ａ、１０１ａ、１０１ｂ、１０２ａ、１０２ｂ、１０５ａ、１０７ａ、１０９ａ、１０９ｂ、２０１〜２０３、２０５ａ、２０５ｂ    Ｐ型ＭＯＳトランジスタ
７、４０３    センスアンプ
８、９    クランプ回路
１１    抵抗変化素子
１２    スイッチング素子
１００、２１０、３１０    クロスポイントセルアレイブロック
１０１    メモリセル電流検出回路
１０１ｃ  定電流源
１０２    オフセット電流検出回路
１０２ｃ、１０５ｂ、１０７ｂ、２０６ａ、２０６ｂ、５０１  Ｎ型ＭＯＳトランジスタ１０３    高抵抗参照電流生成回路
１０４    低抵抗参照電流生成回路
１０５    オフセット電流再生回路
１０６    高抵抗セル電流発生回路
１０６ａ    高抵抗状態参照セル
１０７    オフセット電流再生回路
１０８    低抵抗セル電流発生回路
１０８ａ    低抵抗状態参照セル
１０９    参照レベル生成回路
１０９ｃ  定電流源
１１０、２０４    比較器
２００、３００、４００、６００、７００  不揮発性半導体記憶装置
４０１    ラッチタイミング生成回路
４０２    ラッチ回路
５０２    モニター端子
８００    層間絶縁膜
８１０    第１ビア
８１１    メモリ素子
８１２    第２ビア
９０１    層間絶縁膜
９１１    第１電極
９１２    第２電極
９１３    第３電極
９２１    高酸素不足度層
９２２    低酸素不足度層
９３０    半導体層
９７０    抵抗変化素子
９７１    ダイオード
９７２    メモリ素子
ＭＣ        メモリセル
ＤＭＣ      オフセット検知セル
【図１】
2013011669.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013011669.tif 000009
【図８】
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【図９】
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【図１０】
2013011669.tif 000012
【図１１】
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【図１２】
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【図１３】
2013011669.tif 000015
【図１４】
2013011669.tif 000016
【図１５】
2013011669.tif 000017
【図１６】
2013011669.tif 000018
【図１７】
2013011669.tif 000019
【図１８】
2013011669.tif 000020
【図１９】
2013011669.tif 000021
【国際調査報告】
2013011669.tif 000022
2013011669.tif 000023