(57)【要約】  シリコン基板（３）上にシリコン酸化膜（４）を介してシリコン層（５）が設けられたＳＯＩ基板（６）を形成する。次に、シリコン層（５）の表面に複数の半導体素子（８）を形成する。次に、絶縁性基板（１０）の表面に配線（１１）を形成する。次に、複数の半導体素子（８）と配線（１１）を接続するように、ＳＯＩ基板（６）と絶縁性基板（１０）を貼り合わせる。次に、シリコン基板（３）に水素イオンと希ガスイオンの少なくとも一方を注入して脆化層（１２）を形成する。次に、脆化層（１２）を境にしてシリコン基板（３）の一部を剥離する。
2012169060.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上にシリコン酸化膜を介してシリコン層が設けられたＳＯＩ基板を形成する工程と、
前記シリコン層の表面に複数の半導体素子を形成する工程と、
絶縁性基板の表面に配線を形成する工程と、
前記複数の半導体素子と前記配線を接続するように、前記ＳＯＩ基板と前記絶縁性基板を貼り合わせる工程と、
前記ＳＯＩ基板と前記絶縁性基板を貼り合わせた後に、前記シリコン基板に水素イオンと希ガスイオンの少なくとも一方を注入して脆化層を形成する工程と、
前記脆化層を境にして前記シリコン基板の一部を剥離する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン基板の一部を剥離した後に、前記シリコン基板の残りと前記シリコン酸化膜を研削又はエッチングにより除去する工程と、
前記シリコン基板及び前記シリコン酸化膜を除去した後に、前記シリコン層の裏面に不純物拡散層を形成する工程とを更に備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン酸化膜をエッチングストップ層として用いたエッチングにより前記シリコン層を複数のアイランドに分離する工程と、
前記複数のアイランドの間に誘電体を埋め込む工程とを更に備え、
前記複数のアイランドにそれぞれ前記複数の半導体素子を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの分野において、高性能デバイス用ウェハとして、２枚のウェハを貼り合わせたＳＯＩ基板が知られている。このＳＯＩ基板を形成する従来の方法では、まず、鏡面研磨した２枚のウェハの少なくとも一方にシリコン酸化膜を形成する。次に、シリコン酸化膜を介して２枚のウェハを密着させて熱処理して結合強度を高める。次に、素子を形成する方のウェハを研削し、鏡面研磨して目的の厚さまで薄膜化する。これにより、シリコン酸化膜（ＢＯＸ層）を有するＳＯＩ基板が形成される。【０００３】
近年、スマートカット（登録商標）法と呼ばれるＳＯＩ基板の形成方法が知られている。この方法では、まず、鏡面研磨した２枚のウェハの少なくとも一方にシリコン酸化膜を形成する。次に、素子を形成する方のウェハに水素イオン注入して脆化層を形成する。次に、シリコン酸化膜を介して２枚のウェハを密着させて熱処理して結合強度を高める。次に、脆化層を境にしてウェハの一部を剥離する。次に、ウェハの表面を研磨する。これにより、ＳＯＩ基板が形成される。【０００４】
この方法は、従来の方法に比べてプロセス温度や製造コストを下げることができる。さらに、水素イオンの注入深さを調整することで、シリコン酸化膜上に形成するシリコン層の厚みを自由に調整することができる。【０００５】
また、シリコン基板を絶縁性基板に貼り合わせた半導体装置が提案されている（例えば、特許文献１参照）。これにより、貼り合わせＳＯＩ基板に比べて製造コストを下げ、耐圧を高くすることができる。【０００６】
また、オン抵抗や熱抵抗を低減するために、ウェハ全体を薄厚化した半導体装置が開示されている（例えば、特許文献２参照）。しかし、全体を薄厚化したウェハは基板強度が低いため、ハンドリングが困難である。そこで、十分な基板強度を確保するために、ウェハの素子部のみを薄板化する製造方法が開示されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】日本特開２０００−７７５４８号公報
【特許文献２】日本特開２００５−３０３２１８号公報
【特許文献３】日本特開２０１１−３５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１の半導体装置は横型であるため、大電流化及び低オン抵抗化ができなかった。そして、特許文献１の半導体装置を薄厚かつ縦型にすると、製造コストが高くなる。【０００９】
特許文献２，３の製造工程は複雑であるため、製造コストが高くなる。また、研削のみで薄厚化するため、研削したシリコン層の表面に欠陥が発生する。ＳＯＩ基板をエッチングにより薄厚化する工程も開示されているが、エッチングで除去した部材は再利用できないため、製造コストが高くなる。【００１０】
本発明は、上述のような課題を解決するためになされたもので、その目的は性能を向上させ、かつ製造コストを低減することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、シリコン基板上にシリコン酸化膜を介してシリコン層が設けられたＳＯＩ基板を形成する工程と、前記シリコン層の表面に複数の半導体素子を形成する工程と、絶縁性基板の表面に配線を形成する工程と、前記複数の半導体素子と前記配線を接続するように、前記ＳＯＩ基板と前記絶縁性基板を貼り合わせる工程と、前記ＳＯＩ基板と前記絶縁性基板を貼り合わせた後に、前記シリコン基板に水素イオンと希ガスイオンの少なくとも一方を注入して脆化層を形成する工程と、前記脆化層を境にして前記シリコン基板の一部を剥離する工程とを備える。
【発明の効果】
【００１２】
本発明により、性能を向上させ、かつ製造コストを低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１５】
まず、図１に示すように、シリコン基板１に水素イオンを注入して脆化層２を形成する。なお、水素イオンに限らず、希ガスイオンでもよく、水素イオンと希ガスイオンの両方でもよい。
【００１６】
次に、図２に示すように、シリコン基板３上にシリコン酸化膜４を熱酸化法により形成する。なお、シリコン酸化膜４の形成方法は熱酸化法に限られない。
【００１７】
次に、図３に示すように、シリコン基板１とシリコン基板３とをシリコン酸化膜４を介して貼り合わせる。両者を密着させて熱処理して結合強度を高める。この熱処理により脆化層２において水素ガスのバブルが形成される。
【００１８】
次に、図４に示すように、この脆化層２を境にしてシリコン基板１の一部を剥離する。これにより、シリコン基板３上にシリコン酸化膜４を介してシリコン層５が設けられたＳＯＩ基板６を形成する。なお、水素イオンの注入エネルギーを調整して脆化層２の深さを変えれば、シリコン層５の厚みを調整することができる。
【００１９】
次に、図５に示すように、パターニング及びエッチングによりシリコン層５を複数のアイランド７に分離する。この際に、シリコン層５の下部に配置されたシリコン酸化膜４をエッチングストップ層として用いる。
【００２０】
次に、図６に示すように、複数のアイランド７においてシリコン層５の表面にそれぞれ複数の半導体素子８を形成する。複数の半導体素子８は、ＩＣ（Integrated Circuit）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオードなどであるが、これに限るものではない。
【００２１】
次に、図７に示すように、表面全面に誘電体９を塗布してＣＭＰで平坦化することにより、複数のアイランド７の間に誘電体９を埋め込む。
【００２２】
次に、図８に示すように、絶縁性基板１０の表面に配線１１を形成する。絶縁性基板１０は、ガラスやセラミックス等の機械的な強度を有した材料からなる。
【００２３】
次に、図９に示すように、複数の半導体素子８と配線１１をはんだバンプ等を介して電気的に接続するように、ＳＯＩ基板６と絶縁性基板１０を接着剤等により機械的に貼り合わせる。
【００２４】
次に、図１０に示すように、シリコン基板３の裏面に水素イオンを注入して脆化層１２を形成する。なお、水素イオンに限らず、希ガスイオンでもよく、水素イオンと希ガスイオンの両方でもよい。
【００２５】
次に、熱処理を行うと脆化層１２において水素ガスのバブルが形成される。図１１に示すように、この脆化層１２を境にしてシリコン基板３の一部を剥離する。
【００２６】
次に、図１２に示すように、シリコン基板３の残りとシリコン酸化膜４を研削又はエッチングにより除去する。なお、ＣＭＰ（Chemical Mechanical Polishing）等による研削のみで全ての層を除去すると、露出したシリコン層５に欠陥が発生する場合がある。そのため、シリコン酸化膜４はエッチングにより除去するのが望ましい。
【００２７】
次に、図１３に示すように、シリコン層５の裏面に不純物拡散層１３や電極などを形成する。例えば、不純物注入及び部分活性によりＩＧＢＴのコレクタ層を形成し、さらにコレクタ電極を形成する。この結果、ＩＧＢＴなどの縦型半導体装置がシリコン層５に形成される。
【００２８】
続いて、本実施の形態の効果を説明する。本実施の形態では、シリコン基板３の一部を剥離して薄板化することにより、オン抵抗や熱抵抗を低減させることができる。さらに、ＳＯＩ基板６に絶縁性基板１０を貼り合わせることにより、耐圧を向上させることができる。この結果、半導体装置の性能を向上させることができる。
【００２９】
また、本実施の形態では、ＳＯＩ基板６と絶縁性基板１０を貼り合わせた後にシリコン基板３の一部を剥離する。従って、半導体素子８が形成された薄いシリコン層５を絶縁性基板１０が支持するため、剥離後の装置のハンドリングが容易である。そして、剥離したシリコン基板３の一部は再利用できる。同様に、ＳＯＩ基板６を形成する際に剥離したシリコン基板１の一部も再利用できる。さらに、予め配線１１を形成した絶縁性基板１０を貼り合せることにより、ワイヤ配線が無くなるため、後工程を省略できる。この結果、製造コストを低減することができる。
【００３０】
また、シリコン基板３とシリコン酸化膜４を全て研削すると、シリコン層５の裏面に欠陥が発生する。これに対して、本実施の形態では、シリコン基板３の一部を剥離した後に、シリコン基板３の残りとシリコン酸化膜４を研削又はエッチングにより除去する。これにより、シリコン層５の裏面の欠陥を抑制することができる。さらに、露出したシリコン層５の裏面に、複数の半導体素子８の不純物拡散層１３及び電極を一括に形成することができる。これにより、製造コストを低減することができる。
【００３１】
また、本実施の形態では、複数の半導体素子８が形成された複数のアイランド７を誘電体９により絶縁分離する。これにより、半導体素子８間の相互影響を無くすことができるため、耐圧を向上させることができる。
【００３２】
また、複数の半導体素子８をトレンチにより分離すると、トレンチ深さのばらつきによって確実に分離できない場合がある。これに対して、本実施の形態では、シリコン酸化膜４をエッチングストップ層として用いたエッチングによりシリコン層５を複数のアイランド７に分離する。これにより、複数の半導体素子８を確実に分離することができる。
【符号の説明】
【００３３】
３  シリコン基板
４  シリコン酸化膜
５  シリコン層
６  ＳＯＩ基板
８  半導体素子
９  誘電体
１０  絶縁性基板
１１  配線
１２  脆化層
１３  不純物拡散層
【図１】
2012169060.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2012169060.tif 000013
【図１２】
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【図１３】
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【国際調査報告】
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2012169060.tif 000017
2012169060.tif 000018
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