(57)【要約】  本願に開示された半導体装置は、第１の金属−絶縁体−半導体電界効果トランジスタ２００ａと、第１の金属−絶縁体−半導体電界効果トランジスタと並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタ２００ｂとを備える半導体素子２００、及び半導体素子の動作を制御する制御部を備える半導体装置であって、制御部は、順方向モードにおいて、第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、半導体素子を制御し、逆方向モードにおいて、第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、第２の金属−絶縁体−半導体電界効果トランジスタに電流が流れないように半導体素子を制御する。
2013051170.tif 000002
【特許請求の範囲】
【請求項１】
第１の金属−絶縁体−半導体電界効果トランジスタと、前記第１の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子、及び
前記半導体素子の動作を制御する制御部
を備える半導体装置であって、
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、
ソース電極と、
ドレイン電極と、
ゲート電極と、
チャネルとして機能する炭化珪素半導体層と
を備え、
前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
前記制御部は、
順方向モードにおいて、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、
逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記第１の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第２の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御するように構成されている半導体装置。
【請求項２】
前記第１の金属−絶縁体−半導体電界効果トランジスタと第２の金属−絶縁体−半導体電界効果トランジスタのトランジスタ特性が等しい請求項１に記載の半導体装置。
【請求項３】
前記ソース電極を基準とする前記ゲート電極の電位をＶｇｓと定義し、
前記逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓより前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓが小さくなるように、前記制御部が構成されている請求項１または２に記載の半導体装置。
【請求項４】
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓと前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓとの差が２Ｖ以上になるように前記制御部が構成されている請求項３に記載の半導体装置。
【請求項５】
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓおよび前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓがいずれも負の値となるように前記制御部が構成されている請求項４に記載の半導体装置。
【請求項６】
前記制御部は、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓと前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓとの差が５Ｖ以上となるように前記制御部が構成されている請求項５に記載の半導体装置。
【請求項７】
前記制御部は、
逆方向モードにおいて、
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを０Ｖに設定し、
前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを０Ｖ未満に設定するように構成されている請求項３に記載の半導体装置。
【請求項８】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタは互いに異なる基板上に配置されている、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタは同一基板上に配置されている、請求項１から７のいずれかに記載の半導体装置。
【請求項１０】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタを囲む終端構造をさらに備える、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記半導体素子は、前記第２の金属−絶縁体−半導体電界効果トランジスタに直列に接続されたダイオードをさらに備え、
前記第２の金属−絶縁体−半導体電界効果トランジスタおよび前記ダイオードの直接接続に対して、前記第１の金属−絶縁体−半導体電界効果トランジスタは並列に接続されている請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
炭化珪素半導体によって構成される金属−絶縁体−半導体電界効果トランジスタと、前記金属−絶縁体−半導体電界効果トランジスタに並列に接続されており、シリコンによって構成された絶縁ゲートバイポーラトランジスタとを備える半導体素子、及び
前記半導体素子の動作を制御する制御部
を備える半導体装置であって、
前記金属−絶縁体−半導体電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層とを有し、
前記絶縁ゲートバイポーラトランジスタは、ゲート電極と、コレクタ電極とエミッタ電極とを有し、
前記金属−絶縁体−半導体電界効果トランジスタにおいて、前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ電流が流れる向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ電流が流れる向きを逆方向と定義し、
前記絶縁ゲートバイポーラトランジスタにおいて、前記コレクタ電極から前記エミッタ電極へ電流が流れる向きを順方向、前記エミッタ電極から前記コレクタ電極へ電流が流れる向きを逆方向と定義し、
前記制御部は、
順方向モードにおいて、前記金属−絶縁体−半導体電界効果トランジスタおよび絶縁ゲートバイポーラトランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、
逆方向モードにおいて、前記金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れるように、前記半導体素子を制御するよう構成されている半導体装置。
【請求項１３】
複数のレグを備えた電力変換器であって、前記各レグは、請求項１から１０のいずれかに記載の半導体装置によってそれぞれ構成される上アームおよび下アームを含む、電力変換器。
【請求項１４】
前記順方向モードにおいて電流が流れる前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタの数よりも前記逆方向モードにおいて電流が流れる前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタの数は少ない請求項１３に記載の電力変換器。
【請求項１５】
第１の金属−絶縁体−半導体電界効果トランジスタと、前記第１の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子の制御方法であって、
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層と
を備え、
前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
順方向モードにおいて、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、
逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記第１の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第２の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御する半導体素子の制御方法。
【請求項１６】
請求項１３に規定される電力変換器の制御方法であって、
前記上アームの前記半導体素子および前記下アームの前記半導体素子を、同時にＯＦＦ状態となるデッドタイムを挟んで交互にＯＮ状態となるように前記上アームの前記半導体素子および前記下アームの前記半導体素子を駆動する場合において、前記デッドタイムの少なくとも一部期間において、前記上アームの前記半導体素子または前記下アームの前記半導体素子の第２の金属−絶縁体−半導体電界効果トランジスタのゲート電圧を負電圧に設定する電力変換器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体装置に関する。特に、高耐圧、大電流用途に使用される、炭化珪素半導体装置（パワー半導体デバイス）に関する。また炭化珪素半導体装置を備えた電力変換器とその制御方法に関する。
【背景技術】
【０００２】
近年、モータなどの交流で動作する負荷を駆動するための電力変換器（インバータ）の高効率化、小型化、低価格化が求められている。このような要求を満たすために電力変換器のスイッチング素子として、炭化珪素を材料とする電界効果トランジスタが開発されている。【０００３】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。中でも、半導体素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。また、ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より小型の半導体装置を実現することができる。【０００４】
ＳｉＣを用いたパワー素子のうち、代表的な半導体素子として、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）が挙げられる。以下、ＳｉＣのＭＩＳＦＥＴを、単に「ＳｉＣ−ＦＥＴ」と称する場合がある。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。【０００５】
図１７は、ＳｉＣ―ＭＩＳＦＥＴをスイッチング素子として用いた従来の３相電力変換回路の一例を示している。図１７に示すように、３相電力変換回路１６００は、３相に対応するレグＬ１からＬ３を備えている。レグＬ１からＬ３のそれぞれは、直列に接続された上アームおよび下アームを含む。上アームと下アームは、それぞれ、スイッチング素子１１００と、スイッチング素子１１００に逆並列接続された外付けの還流ダイオード１２００とから構成される。上アームと下アームは通常交互にオンオフを繰り返し、負荷１５００に流す電流の向きを変える。図１７ではスイッチング素子１１００から負荷１５００へ流れる電流Ｉｆを示している。このとき、上アームおよび下アームのスイッチング素子１１００が同時にオン状態になると、電源２１００が短絡することになり、大電流が流れて３相電力変換回路１６００を破壊する。これを防ぐために、上アームから下アームに切り替わる、あるいは下アームから上アームに切り替わるときに、両方のアームのスイッチング素子１１００をオフにする期間、すなわちデッドタイムが設けられる。通常、電力変換回路の負荷は誘導負荷を含むので、このデッドタイムの間も、負荷に直前に流れていた電流を流そうと、負荷の両端に電圧が発生し、誘導電流Ｉｒが生じる。この誘導電流Ｉｒを流すために、還流ダイオード１２００をスイッチング素子１１００と逆並列に接続している。【０００６】
還流ダイオード１２００として、外付けのダイオードが一般に用いられる。あるいは、スイッチング素子１１００がＭＩＳＦＥＴである場合、ＭＩＳＦＥＴを構成する半導体素子の内部に存在するｐｎ接合が、還流ダイオードとして使用され得る。このようなｐｎ接合は、ダイオードとして機能するため、「ボディダイオード」と称されている。【０００７】
ボディダイオードを還流ダイオードとして用いる場合、還流電流がＳｉＣのｐｎ接合を流れると、ボディダイオードによるバイポーラ動作によってＳｉＣ−ＦＥＴの結晶劣化が進行すると考えられている（例えば、特許文献１、非特許文献１、２）。ＳｉＣ−ＦＥＴの結晶劣化が進行すると、ボディダイオードのＯＮ電圧が上昇する可能性がある。また、ボディダイオードを還流ダイオードとして用いると、ｐｎ接合ダイオードのバイポーラ動作に起因して、ダイオードがオン状態からオフ状態に遷移するとき、ｐｎ接合の少数キャリアの逆回復による逆回復電流が流れる。逆回復電流はリカバリ損失を発生させ、またスイッチング速度の低下も招く。【０００８】
ボディダイオードを還流ダイオードとして用いることによって生じる、このような問題を解決するため、外付けの電子部品である還流ダイオード素子をＳｉＣ−ＦＥＴと逆並列に接続し、還流ダイオード素子に還流電流を流すことが提案されている（例えば特許文献２）。ＳｉＣ−ＦＥＴの還流ダイオード素子としては、逆回復電流（リカバリ損失）がほとんど発生しないＳｉＣ−ＳＢＤを使用することが好ましいが、高価であり、かつ部品点数が増えるため、回路コストの増大につながる。【０００９】
このような課題に対して還流電流をＭＩＳＦＥＴのチャネルを通して流すＳｉＣ−ＭＩＳＦＥＴが提案されている。（例えば特許文献３）
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−１７２３７号公報
【特許文献２】特開２００２−２９９６２５号公報
【特許文献３】国際公開２０１０／１２５８１９号
【非特許文献】
【００１１】
【非特許文献１】荒井和雄、吉田貞史  共編、ＳｉＣ素子の基礎と応用（オーム社、２００３、Ｐ．２０６）
【非特許文献２】Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  Ｖｏｌｓ．３８９−３９３（２００２）ｐｐ．１２５９−１２６４
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、本願発明者が特許文献３に開示されたＳｉＣ−ＭＩＳＦＥＴの特性を詳細に検討したところ、還流ダイオードの立ち上がり電圧Ｖｆ０が低くても、リカバリ損失が十分に低減できない場合があることが分かった。【００１３】
本願の限定的ではない例示的な実施形態は、リカバリ損失が抑制された半導体装置、電力変換器およびその制御方法を提供する。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本願の一態様による半導体装置は、第１の金属−絶縁体−半導体電界効果トランジスタと、前記第１の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子、及び前記半導体素子の動作を制御する制御部を備える半導体装置であって、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層とを備え、前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、前記制御部は、順方向モードにおいて、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記第１の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第２の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように前記半導体素子を制御するように構成されている。
【発明の効果】
【００１５】
本発明の一態様に係る半導体装置によれば、順方向電流も逆方向電流もチャネルを介して流す、すなわちスイッチング素子と還流ダイオードを一体化したＳｉＣ−ＭＩＳＦＥＴを用いた電力変換器においてＭＩＳＦＥＴのチャネルダイオードの逆回復電流によるリカバリ損失を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】図１（ａ）は、還流ダイオードを内蔵したＳｉＣ−ＭＩＳＦＥＴのユニットセルの構造を模式的に示す断面図であり、図１（ｂ）は図１（ａ）に示すＳｉＣ−ＭＩＳＦＥＴの回路略号を示す。
【図２】図２（ａ）および図２（ｂ）は、図１（ａ）に示すＳｉＣ−ＭＩＳＦＥＴを組み込んだ従来の電力変換器の構成を示す回路図である。
【図３】図３（ａ）および図３（ｂ）は、図１（ａ）に示すＳｉＣ−ＭＩＳＦＥＴの構成を模式的に示す平面図である。
【図４】図１（ａ）に示すＳｉＣ−ＭＩＳＦＥＴのＩ−Ｖ特性を示す図である。
【図５】図５（ａ）および図５（ｂ）は、図１（ａ）に示すＳｉＣ−ＭＩＳＦＥＴおよびダイオードＣ−ＭＩＳＦＥＴ１００のゲートとソースを短絡状態でダイオードとして用いた場合のリカバリ特性を評価するための回路図であり、図５（ｃ）はこれらのリカバリ特性を示す図である。
【図６Ａ】図６Ａ（ａ）および図６Ａ（ｂ）は、本発明の電力変換器の実施形態を示す回路図である。
【図６Ｂ】図６Ｂ（ａ）および図６Ｂ（ｂ）は、本発明の電力変換器の他の実施形態を示す回路図である。
【図６Ｃ】図６Ｃ（ａ）および図６Ｃ（ｂ）は、本発明の電力変換器の他の実施形態を示す回路図である。
【図７】図１（ａ）に示すＳｉＣ−ＭＩＳＦＥＴの閾値電圧と還流ダイオードの立ち上がり電圧の絶対値との関係を示す図である。
【図８】図８（ａ）および図８（ｂ）は、図６Ａに示す電力変換器の特性を評価するための回路を示し、図８（ｃ）は、図１（ａ）に示すＳｉＣ−ＭＩＳＦＥＴ２００ｂ単体の逆方向のＩ−Ｖ特性を示す図である。
【図９】図９（ａ）および図９（ｂ）は、それぞれ図８（ａ）および図８（ｂ）に示す条件でゲートがバイアスされた半導体素子のリカバリ特性を示すグラフである。
【図１０】図１０（ａ）は、図８（ｂ）に示すようにゲート電極がバイアスされた半導体素子リカバリ損失値のＶｇｓ依存性を示しており、図１０（ｂ）は、ＳｉＣ−ＭＩＳＦＥＴのＶｇｓを変化させたときのダイオードの立ち上がり電圧と、リカバリ損失比を表している。
【図１１Ａ】（ａ）は、図６Ａに示す電力変換器の１相分を取り出した回路図であり、（ｂ）は、ゲート電圧制御回路の構成を示すブロック図である。
【図１１Ｂ】図１１Ａに示す回路における、ローレベルが０Ｖである場合のの動作波形を示す図である。
【図１１Ｃ】図１１Ａに示す回路におけるローレベルが０Ｖである場合の動作波形を示す図である。
【図１１Ｄ】図１１Ａに示す回路における、ローレベルが０Ｖである場合の他の動作波形を示す図である。
【図１１Ｅ】図１１Ａに示す回路におけるローレベルが０Ｖである場合の他の動作波形を示す図である。
【図１１Ｆ】図１１Ａに示す回路における、ローレベルが−５Ｖである場合の動作波形を示す図である。
【図１１Ｇ】図１１Ａに示す回路におけるローレベルが−５Ｖである場合の動作波形を示す図である。
【図１１Ｈ】図１１Ａに示す回路における、ローレベルが−５Ｖである場合の他の動作波形を示す図である。
【図１１Ｉ】図１１Ａに示す回路におけるローレベルが−５Ｖである場合の他の動作波形を示す図である。
【図１２】図６Ａに示す回路に用いることのできる半導体素子の他の例を示す模式的な断面図である。
【図１３】図６Ａに示す回路に用いることのできる半導体素子の他の例を示す模式的な断面図である。
【図１４】本発明の半導体素子の他の実施形態を示す平面図である。
【図１５】本発明の半導体素子の他の実施形態を示す平面図である。
【図１６】図１６（ａ）から図１６（ｃ）は、本発明の半導体素子の他の実施形態を示す平面図である。
【図１７】従来の電力変換器の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
本発明は、本願発明者によって新たに見出された知見に基づくものである。以下では、まず、当該知見について説明し、その後、本発明の実施形態について説明する。なお、以下では、本願発明者が見出した知見について図１〜図５を参照しながら説明するが、これは簡便のためであり、本発明はこれに限定されるものではない。
【００１８】
図１（ａ）は、特許文献３に開示されているＳｉＣ−ＭＩＳＦＥＴ１００の構成を示している。ＳｉＣ−ＭＩＳＦＥＴ１００は、炭化珪素によって構成されており、炭化珪素からなるｎ+基板１０の上に、ｎ-ドリフト層２０が積層された構造を有している。ｎ-ドリフト層２０の上部には、ｐボディ領域３０が形成されており、ｐボディ領域３０の上部に、ｐボディコンタクト領域３２とｎ+ソース領域４０とが形成されている。ｐボディコンタクト領域３２およびｎ+ソース領域４０の上には、ソース電極４５が形成されている。
【００１９】
ｎ-ドリフト層２０、ｐボディ領域３０およびｎ+ソース領域４０の表面には、チャネル層５０が形成されている。ここで、チャネル層５０はエピタキシャル層である。さらに、チャネル層５０の上には、ゲート絶縁膜６０およびゲート電極６５が形成されている。チャネル層５０のうち、ｐボディ領域３０の上面に接する部分には、チャネル領域が形成される。ｎ+基板１０の裏面にはドレイン電極７０が形成されている。
【００２０】
ＳｉＣ−ＭＩＳＦＥＴ１００には、ボディダイオードが内蔵されている。すなわち、ｐボディ領域３０とｎ−ドリフト層２０との間のｐｎ接合によって、ボディダイオードが形成されている。
【００２１】
ＳｉＣはワイドバンドギャップ半導体であるので、ボディダイオードの室温での立ち上がり電圧Ｖｆ０は、３Ｖ付近（約２．７Ｖ）と比較的高く、損失が大きい。特許文献３は、ｐボディ領域３０およびチャネル層５０の構造を最適化することにより、ボディダイオードよりも絶対値において低い立ち上がり電圧Ｖｆ０でチャネル層５０を介して逆方向に電流を流すダイオード（以下チャネルダイオードと表す）として機能させることを開示している。図１（ａ）において、チャネルダイオードを介して流れる電流経路９０およびボディダイオードを介して流れる電流経路９２を示している。
【００２２】
チャネルダイオードを内蔵したＳｉＣ−ＭＩＳＦＥＴをＳｉＣ−ＤｉｏＭＯＳと表記し、その回路略号を図１（ｂ）に示す。図１（ｂ）に記されているダイオード記号は、ＳｉＣ−ＭＩＳＦＥＴ１００のチャネル領域を介して電流を流すダイオードを意味する。Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電極を示す。以下、この回路略号を図面中で用いる。
【００２３】
図２（ａ）および図２（ｂ）は、チャネルダイオードを内蔵するＳｉＣ−ＤｉｏＭＯＳを含む典型的な電力変換器１０００および１０００’の構成を示している。
【００２４】
電力変換器１０００および１０００’は、モータなどの負荷１５０を駆動するための回路であり、ＳｉＣ−ＤｉｏＭＯＳからなる複数のＳｉＣ−ＭＩＳＦＥＴ１００を備えている。電力変換器１０００では、インバータ回路を構成するＳｉＣ−ＭＩＳＦＥＴ１００を通して、トランジスタ動作ＯＮモードにおいてはオン電流（Ｉｆ）、トランジスタ動作ＯＦＦモードにおいては還流電流（Ｉｒ）が流れる。３つのレグが直流電源１６０に対して並列的に設けられており、１つのレグは直列に接続された上アームと下アームから構成される。また、各アームはそれぞれＳｉＣ−ＭＩＳＦＥＴ１００から構成される。典型的には、直流電源１６０の保護用に容量素子１１０が並列接続される。各ＳｉＣ−ＭＩＳＦＥＴ１００のゲート電位は、ゲート電圧制御回路（制御部）１８０によって制御される。図２（ｂ）に示す電力変換器１０００’は、電力変換器１０００の直流電源１６０が交流電源１７０に置き換わっており、誘導性素子１３０および整流用ダイオード素子１２０から構成される整流回路により、交流電圧が直流電圧に変換される。
【００２５】
図３（ａ）および図３（ｂ）は、ＳｉＣ−ＭＩＳＦＥＴ１００のチップの平面図を模式的に示している。図３（ａ）において、ＳｉＣ基板１０の主面上に、ガードリング（ＦＬＲ）領域１２およびアクティブ領域１３が形成されている。図３（ｂ）は、ＳｉＣ−ＭＩＳＦＥＴ１００のチップ最表面の構成を示している。ＳｉＣ基板１０の主面上に、保護絶縁膜（パッシベーション膜）１６が形成され、ソース電極パッド１５およびソース電極パッド１５よりは小さいゲート電極パッド１４が保護絶縁膜１６の開口から露出している。
【００２６】
図４は、図１に示されるＳｉＣ−ＭＩＳＦＥＴ１００のＩ−Ｖ特性グラフの一例を示している。図４に示すように、ｐボディ領域およびチャネル層の構造を最適化することにより、ボディダイオード（Ｖｆ０＝約２．７Ｖ）よりも絶対値において低い立ち上がり電圧Ｖｆ０を持つ逆方向ダイオード特性が実現できている。立ち上がり電圧Ｖｆ０については以下において詳述する。なお、本願明細書において、順方向電流とはＳｉＣ−ＭＩＳＦＥＴのソースに対してドレイン電位が正にバイアスされたときにドレインソース間に流れる電流であり、逆方向電流とはソースに対してドレイン電位が負にバイアスされたときにドレインソース間に流れる電流と定義する。
【００２７】
以上のＳｉＣ−ＤｉｏＭＯＳからなるＳｉＣ−ＭＩＳＦＥＴ１００に関して、本願発明者は、還流ダイオード(チャネルダイオード)のリカバリ特性について詳細に検討した。
【００２８】
図５（ａ）は、ＳｉＣ−ＭＩＳＦＥＴ１００のゲートとソースを短絡させた状態で、ＳｉＣ−ＭＩＳＦＥＴ１００のチャネルダイオードのリカバリ特性を評価するために用いた試験回路の回路図である。図５（ｂ）は、比較のために、市販のＳｉＣ−ＳＢＤ（ＣＲＥＥ社製Ｃ３Ｄ２００６０）およびＳｉＣ−ＭＩＳＦＥＴと同一チップサイズのＳｉＣ−ｐｎダイオード（ＰＮＤ）のリカバリ特性を評価するために用いた試験回路の回路図である。
【００２９】
試験回路は、図５（ａ）及び図５（ｂ）の破線に示される位置に、検査対象（ＤＵＴ；Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）となるダイオードの電流特性を測定するものである。試験回路は、ＤＵＴに並列に接続されるコイルと、ＤＵＴに直列に接続されるスイッチング素子とを備える。図５（ａ）に示す回路において、スイッチング素子のゲートにダブルパルス電圧を印可すると、第１のパルス電圧によってスイッチング素子がオンになっている間、電流はコイルとスイッチング素子からなる経路を流れ、ＤＵＴを流れない。次いで、スイッチング素子がオフとなると、コイルを流れていた電流は流れ続けようとするので、コイルの両端に自己誘導による逆起電力が発生し、コイルとＤＵＴのダイオードからなる閉回路に電流が流れる。すなわちＤＵＴの順方向電流が流れる。第２のパルス電圧で再びスイッチング素子がオンになると、コイルの電流はスイッチング素子を通して流れる。電流の測定はロゴスキーコイルからなる電流センサー用いた。
【００３０】
図５（ｃ）は、図５（ａ）および図５（ｂ）の回路によって測定された各ダイオードのリカバリ特性を示している。図５（ａ）および図５（ｂ）において、直流電源の電源電圧Ｖｃｃを３００Ｖとし、誘導性負荷のインダクタンスＬを１００μＨとし、放電抵抗Ｒを４７０ｋΩとした。
【００３１】
図５（ｃ）に示すように、ＳｉＣ−ＭＩＳＦＥＴ１００のチャネルダイオードの逆回復電流は、ＳｉＣ−ＳＢＤの逆回復電流（約２Ａ程度）よりも大きく、ＳｉＣ−ＰＮＤと同程度であった。そのため、ＳｉＣ−ＭＩＳＦＥＴ１００のチャネルダイオードは、ＳｉＣ−ＳＢＤに比べてリカバリ損失が大きい。すなわち、チャネルダイオードのＩ−Ｖ特性において、チャネルダイオードの立ち上がり電圧Ｖｆ０をボディダイオードの立ち上がり電圧Ｖｆ０よりも十分低くしても、リカバリ損失低減には直接つながらない場合があることが明らかとなった。
【００３２】
当該課題について本願発明者が鋭意検討した結果、従来の電力変換器においてリカバリ損失が十分に低減できない場合が生じる理由は、還流ダイオードの立ち上がり電圧を低下させても、ＳｉＣ−ＤｉｏＭＯＳのソースドレイン間の容量が小さくならないためであると推定した。
【００３３】
以下で説明する本発明の実施形態は、以上の知見に基づいて、チャネルダイオードの逆回復電流によるリカバリ損失を低減するものである。
【００３４】
本発明の一態様の概要は以下の通りである。
【００３５】
本発明の一態様の半導体装置は、第１の金属−絶縁体−半導体電界効果トランジスタと、前記第１の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子、及び前記半導体素子の動作を制御する制御部を備える半導体装置であって、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層とを備え、前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、前記制御部は、順方向モードにおいて、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記第１の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第２の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御するように構成されている。
【００３６】
前記第１の金属−絶縁体−半導体電界効果トランジスタと第２の金属−絶縁体−半導体電界効果トランジスタのトランジスタ特性が等しい。
【００３７】
前記ソース電極を基準とする前記ゲート電極の電位をＶｇｓと定義し、前記逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓより前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓが小さくなるように、前記制御部が構成されている。
【００３８】
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓと前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓとの差が２Ｖ以上になるように前記制御部が構成されている。
【００３９】
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓおよび前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓがいずれも負の値となるように前記制御部が構成されている。
【００４０】
前記制御部は、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓと前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓとの差が５Ｖ以上となるように前記制御部が構成されている。
【００４１】
前記制御部は、逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを０Ｖに設定し、前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを０Ｖ未満に設定するように構成されている。
【００４２】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタは互いに異なる基板上に配置されている。
【００４３】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタは同一基板上に配置されている。
【００４４】
前記半導体装置は、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタを囲む終端構造をさらに備える。
【００４５】
前記半導体素子は、前記第２の金属−絶縁体−半導体電界効果トランジスタに直列に接続されたダイオードをさらに備え、前記第２の金属−絶縁体−半導体電界効果トランジスタおよび前記ダイオードの直接接続に対して、前記第１の金属−絶縁体−半導体電界効果トランジスタは並列に接続されている。
【００４６】
本発明の一態様である半導体装置は、炭化珪素半導体によって構成される金属−絶縁体−半導体電界効果トランジスタと、前記金属−絶縁体−半導体電界効果トランジスタに並列に接続されており、シリコンによって構成された絶縁ゲートバイポーラトランジスタとを備える半導体素子、及び前記半導体素子の動作を制御する制御部を備える半導体装置であって、前記金属−絶縁体−半導体電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層とを有し、前記絶縁ゲートバイポーラトランジスタは、ゲート電極と、コレクタ電極とエミッタ電極とを有し、前記金属−絶縁体−半導体電界効果トランジスタにおいて、前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ電流が流れる向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ電流が流れる向きを逆方向と定義し、前記絶縁ゲートバイポーラトランジスタにおいて、前記コレクタ電極から前記エミッタ電極へ電流が流れる向きを順方向、前記エミッタ電極から前記コレクタ電極へ電流が流れる向きを逆方向と定義し、前記制御部は、順方向モードにおいて、前記金属−絶縁体−半導体電界効果トランジスタおよび絶縁ゲートバイポーラトランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、逆方向モードにおいて、前記金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れるように、前記半導体素子を制御するよう構成されている。
【００４７】
本発明の一態様である電力変換器は、複数のレグを備えた電力変換器であって、前記各レグは、上記いずれかに記載の半導体装置によってそれぞれ構成される上アームおよび下アームを含む。
【００４８】
前記順方向モードにおいて電流が流れる前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタの数よりも前記逆方向モードにおいて電流が流れる前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタの数は少ない。
【００４９】
本発明の一態様である半導体素子の制御方法は、第１の金属−絶縁体−半導体電界効果トランジスタと、前記第１の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子の制御方法であって、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層とを備え、前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、順方向モードにおいて、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記第１の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第２の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御する。
【００５０】
本発明の一態様である電力変換器の制御方法は、上記電力変換器の制御方法であって、前記上アームの前記半導体素子および前記下アームの前記半導体素子を、同時にＯＦＦ状態となるデッドタイムを挟んで交互にＯＮ状態となるように前記上アームの前記半導体素子および前記下アームの前記半導体素子を駆動する場合において、前記デッドタイムの少なくとも一部期間において、前記上アームの前記半導体素子または前記下アームの前記半導体素子の第２の金属−絶縁体−半導体電界効果トランジスタのゲート電圧を負電圧に設定する。
【００５１】
（第１の実施形態）
以下、本発明による、半導体装置、電力変換器およびその制御方法の第１の実施形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す場合がある。
【００５２】
図６Ａ（ａ）は、本実施形態の電力変換器２０００の構成を示している。電力変換器２０００は、図２に示す回路と同様、モータなどの誘導性の負荷１５０を駆動するための回路であり、直流電源１６０を交流電源に変換し、負荷１５０に供給する。電力変換器２０００は、典型的には、複数の半導体素子１００から構成されるインバータ回路と、ゲート電圧制御回路１８０とを備える。通常、電力変換器２０００は、直流電源１６０を含まないが、図６Ａ（ａ）では、回路の構成を示すため、直流電源１６０も一緒に示している。直流電源１６０の保護のため直流電源１６０対して並列に接続された容量素子１１０を備えていてもよい。また、図６Ａ（ｂ）に示すように、直流電源１６０に代えて、交流電源１７０を負荷１５０に電力を供給する電源として用いてもよい。この場合、誘導性素子１３０および整流用ダイオード素子１２０から構成される整流回路により、交流電圧を直流電圧に変換することが好ましい。
【００５３】
図６Ａ（ａ）に示すように、電力変換器２０００は、負荷１５０に多相の交流電圧を印加するために、直流電源１６０に対して並列に接続された複数のレグ２１０を備える。本実施形態では３相の交流電圧を負荷１５０に印加するため、３つのレグ２１０を備える。具体的には、上アーム２００ｕ１および下アーム２００ｄ１、上アーム２００ｕ２および下アーム２００ｄ２ならびに上アーム２００ｕ３および下アーム２００ｄ３によってそれぞれレグ２１０が構成されている。各レグ２１０において、上アームおよび下アームは直列接続されており、上アームおよび下アームの接続箇所から負荷１５０へ所定の位相で交流電力が供給される。
【００５４】
本実施形態の電力変換器２０００では、各レグの上アームおよび下アームのそれぞれが、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂを並列接続した半導体素子２００によって構成されている。なお、本明細書において「半導体素子」は、回路図上において並列接続された２つのＳｉＣ−ＭＩＳＦＥＴを含む素子であればよい。例えば、半導体素子２００は、単一の電子部品であってもよいし、複数の電子部品を組み合わせたものであってもよい。つまりＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂを並列接続した半導体素子２００が２つ直列に接続され各レグが構成されている。ここでＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂの並列接続とは、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのドレイン電極（端子）同士およびソース電極（端子）同士をそれぞれ電気的に接続するが、ゲート電極（端子）はそれぞれ個別にゲート電圧制御回路１８０に接続することをいう。すなわち、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのゲート電極（端子）には、個別のゲート電圧Ｖｇｓを印加できる。ゲート電圧制御回路１８０は、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのゲート電極に印加する電圧およびタイミングを制御することによって、半導体素子２００の動作を制御する。
【００５５】
例えば、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂにおいて、ソース電極とドレイン電極との間に、ソース電極の電位よりもドレイン電極の電位が高い所定の電位差Ｖｄｓを与え、ゲート電極に閾値Ｖｔｈ以上のゲート電圧Ｖｇｓを与えることによって、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂがオン状態となる。これにより、図６Ａ（ａ）に示すように、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂから負荷１５０へ電流Ｉｆ１およびＩｆ２が流れる。
【００５６】
ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂはチャネルダイオードを内蔵するＳｉＣ−ＤｉｏＭＯＳである。すなわち、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂは、逆バイアス状態、つまり、ソース電極の電位をドレイン電極の電位よりも高くしてゆくと、チャネル層５０を逆方向に電流Ｉｒ１およびＩｒ２が流れることによって還流ダイオードとして機能する。電流Ｉｒ１およびＩｒ２が流れ始めるソース−ドレイン間の電位差Ｖｄｓを、逆方向電流の立ち上がり電圧Ｖｆ０という。Ｖｆ０は通常負の値である。図１（ａ）に示されるように、チャネル層５０は、それぞれ炭化珪素から構成されるエピタキシャル層である。ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂは、通常、図１（ａ）に示されるユニットセルが複数並列に接続された構造を備える。ここでいう並列とは、ユニットセルのソース電極、ドレイン電極およびゲート電極がそれぞれ接続されていることをいう。
【００５７】
本実施形態において、各レグの上アームおよび下アームのそれぞれを構成している２つのＳｉＣ−ＭＩＳＦＥＴ（例えばＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂ）のトランジスタ特性は等しい。ここで、トランジスタ特性は、少なくとも閾値Ｖｔｈおよび逆方向電流の立ち上がり電圧Ｖｆ０を含む。つまり、２つのＳｉＣ−ＭＩＳＦＥＴの閾値Ｖｔｈは互いに等しい。２つのＳｉＣ−ＭＩＳＦＥＴの逆方向電流の立ち上がり電圧Ｖｆ０も互いに等しい。閾値Ｖｔｈが等しいとは、同じ値であるか、２つのＶｔｈの差が±１０％程度の範囲内にある場合をいう。逆方向電流の立ち上がり電圧Ｖｆ０についても同様である。
【００５８】
本実施形態で用いるＳｉＣ−ＭＩＳＦＥＴにおける逆方向電流の立ち上がり電圧Ｖｆ０は、閾値Ｖｔｈに基づき調整可能である。図７は、ＳｉＣ−ＭＩＳＦＥＴ２００ａ及び２００ｂにおける、閾値電圧Ｖｔｈと逆方向電流の立ち上がり電圧Ｖｆ０の絶対値(｜Ｖｆ０｜）との相関の一例を示す図である。図７において、横軸は閾値電圧Ｖｔｈ、縦軸は逆方向電流の立ち上がり電圧Ｖｆ０の絶対値(｜Ｖｆ０｜）を示す。本図を得るために実施したシミュレーションにおいて、ｐボディ領域３０の濃度は１×１０19ｃｍ-3、ゲート絶縁膜６０の厚さは７０ｎｍで固定している。他のパラメータの範囲は以下の通りである。
・チャネル層５０の厚さ：２０〜７０ｎｍ
・チャネル層５０の濃度：１×１０17〜４×１０18ｃｍ-3
【００５９】
図７から、例えば、チャネル層５０の厚さを小さくし、かつチャネル層５０の不純物濃度を高くすることにより、｜Ｖｆ０｜を一定にしながら、Ｖｔｈを大きくすることが可能であることが分かる。より具体的には、本実施形態で用いるＳｉＣ−ＭＩＳＦＥＴにおいて、チャネルダイオードとして機能し始める電圧（Ｖｆ０）は変化させずに、トランジスタをＯＮ状態にするゲート電圧（Ｖｔｈ）を調整し得る。あるいは、逆に、本実施形態で用いるＳｉＣ−ＭＩＳＦＥＴにおいて、トランジスタをＯＮ状態にするゲート電圧（Ｖｔｈ）を変化させずに、チャネルダイオードとして機能し始める電圧（Ｖｆ０）を調整し得る。したがって、チャネル層５０の不純物濃度と厚さを適度に設定することにより、Ｖｔｈと｜Ｖｆ０｜とをそれぞれ独立に制御することが可能である。
【００６０】
例えばＶｔｈ＝５Ｖ、｜Ｖｆ０｜＝１Ｖに制御する場合のチャネル層５０の厚さと不純物濃度の設定方法を、この図を用いて説明する。
【００６１】
まず、Ｖｔｈ＝５Ｖと、｜Ｖｆ０｜＝１Ｖとの交点を通る相関直線に対応するチャネル層の厚さを読み取る。図７では約４０ｎｍと読み取ることができる。したがって、チャネル層の厚さを４０ｎｍに設定する。次に上記のチャネル層の厚さにおいて、Ｖｔｈ＝５Ｖとなる不純物濃度を設定すればよい。ここでは、データが存在する２点の濃度、すなわち７×１０17ｃｍ-3と１×１０18ｃｍ-3の中間をとって、約８．５×１０17ｃｍ-3に設定すればよい。
【００６２】
このように、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂにおいて、チャネル層５０の厚さと不純物濃度を調整することにより、チャネルダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができる。したがって、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂは、炭化珪素によって構成されるチャネル層５０を逆方向に電流Ｉｒ１およびＩｒ２が流れることによって還流ダイオードとして機能するＳｉＣ−ＤｉｏＭＯＳである。ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのより具体的な構造や製造方法は、例えば特許文献３に開示されている。
【００６３】
本実施形態では、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂはそれぞれ個別にパッケージングされている。図３（ａ）および図３（ｂ）は、パッケージに構成されたＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂの平面図である。ＳｉＣ基板１０の主面上に、ガードリング（ＦＬＲ）領域１２およびアクティブ領域１３が形成されている。アクティブ領域１３には図１（ａ）で示すユニットセルが複数形成されている。図３（ｂ）は、ＳｉＣ−ＭＩＳＦＥＴ１００のチップ最表面の構成を示している。ＳｉＣ基板１０の主面上に、保護絶縁膜１６が形成され、ソース電極パッド１５およびソース電極パッド１５よりは小さいゲート電極パッド１４が保護絶縁膜１６の開口から露出している。ここでは終端構造として、ガードリングを採用しているが、メサ構造やＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｌ  Ｅｎｄ）等でもよい。
【００６４】
ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂが個別にパッケージされているため、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂは、互いに独立したゲート電極（端子）を備えている。ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂは、同一仕様の素子でもよく、負荷１５０の構成によって、定格電流等の仕様の異なるものを用いても良い。各レグの上アームおよび下アームを構成するＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂには、それぞれ個別のゲート電圧制御回路１８０から、独立にＶｇｓが与えられる。
【００６５】
本実施形態の電力変換器２０００は、各レグの各アームを互いに並列に接続された２つのＳｉＣ−ＭＩＳＦＥＴによって構成し、順方向モードのときには両方のＳｉＣ−ＭＩＳＦＥＴを動作させる。また、逆方向モードの時には、一方のＳｉＣ−ＭＩＳＦＥＴを還流ダイオードとして動作させ、他方のＳｉＣ−ＭＩＳＦＥＴの還流ダイオードとしての動作を抑制することによって、逆方向動作の時における寄生容量を小さくし、リカバリ損失を低減する。このために、電力変換器２０００のゲート電圧制御回路１８０は、順方向モードにおいて、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂに、順方向の電流が流れるように、半導体素子２００を制御する。また、逆方向モードにおいて、ＳｉＣ−ＭＩＳＦＥＴ２００ａに逆方向の電流が流れ、ＳｉＣ−ＭＩＳＦＥＴ２００ｂに流れる逆方向電流を抑制するように、半導体素子２００を制御する。具体的には、逆方向モードにおいて、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのＶｇｓを０Ｖ未満に設定することにより、ＳｉＣ−ＭＩＳＦＥＴ２００ｂが還流ダイオードとして機能しないようにする。
【００６６】
以下、電力変換器２０００の動作を詳細に説明する。まず、半導体素子２００のダイオード動作時のリカバリ特性を図５（ａ）に示す試験回路を用いて評価した。図８（ａ）および図８（ｂ）は、図５（ａ）に示す試験回路のうち破線で囲まれたＤＵＴの部分における半導体素子２００のゲート端子の接続を示す図である。ここで、当該試験における半導体素子２００は、同一条件で試作されそれぞれ別個にパッケージングされたＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂを並列に接続して用いた。図８（ａ）は、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂの両方において、ゲート−ソース間を短絡させたとき、つまりＶｇｓを０Ｖに設定したときのゲート端子の接続を表している。図８（ｂ）は、ＳｉＣ−ＭＩＳＦＥＴ２００ａのＶｇｓを０Ｖに設定し、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのＶｇｓを負の値に設定するために、ゲート端子に直流電圧源が接続された回路構成を示している。ここでは、Ｖｇｓを−２Ｖ〜−１０Ｖまで２Ｖステップで印加した。他のリカバリ特性の試験回路および条件は、図５で説明した評価と同じにした。
【００６７】
図８（ｃ）は、評価に用いたＳｉＣ−ＭＩＳＦＥＴ２００ｂの逆方向のＩ−Ｖ特性を示している。Ｖｇｓを負にすることにより、逆方向のダイオードの立ち上がり電圧Ｖｆ０の絶対値が大きくなっていることが分かる。例えば、逆方向電流Ｉｄｓ＝−２０Ａとなるドレインソース電圧Ｖｄｓで定義した立ち上がり電圧Ｖｆ０は、Ｖｇｓ＝０Ｖの場合は約−１．８Ｖであるが、Ｖｇｓ＝−１０Ｖの場合は約−２．９Ｖとなり、１Ｖ以上も絶対値が大きくなっている。
【００６８】
Ｖｇｓが負である場合、本実施形態で用いるＳｉＣ−ＭＩＳＦＥＴはオフ状態にある。したがって、本実施形態で用いるＳｉＣ−ＭＩＳＦＥＴは、同じオフ状態であっても、Ｖｇｓを変化させることによって、逆方向のダイオードの立ち上がり電圧Ｖｆ０を調整し得る。
【００６９】
また、本実施形態で用いるＳｉＣ−ＭＩＳＦＥＴにおいて、Ｖｄｓが一定である場合、Ｖｇｓを変化させることによって、逆方向のダイオードに流れる電流（Ｉｄｓ）を調整し得る。例えば、Ｖｇｓが−２Ｖである場合、Ｖｇｓが−２Ｖのときに逆方向のダイオードに流れる電流（−１６Ａ）は、Ｖｇｓが０Ｖのときの電流（−２４Ａ）の約６５％となる。
【００７０】
図９（ａ）は、図５（ａ）に示す試験回路のＤＵＴを図８（ａ）の半導体素子２００として、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂの両方のＶｇｓを０Ｖに設定したときのリカバリ特性を評価した結果を示す。図９（ｂ）は、図５（ａ）に示す試験回路のＤＵＴを図８（ｂ）の半導体素子２００として、ＳｉＣ−ＭＩＳＦＥＴ２００ａのＶｇｓを０Ｖに設定し、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのＶｇｓを−１０Ｖに設定したときのリカバリ特性を評価した結果を示す。なお、電流の測定は、ＳｉＣ−ＭＩＳＦＥＴ２００ａ、２００ｂに流れる電流値を、それぞれロゴスキーコイルからなる電流センサーを用いて測定し、得られた電流を合算して全体の電流を評価した。
【００７１】
図９（ａ）において、ＳｉＣ−ＭＩＳＦＥＴ２００ａ、２００ｂおよびトータル（＝２００ａ＋２００ｂ）の逆方向電流Ｉｄｓをそれぞれ、Ｉｄｉｏｄｅ１、Ｉｄｉｏｄｅ２、Ｉｄｉｏｄｅとしている。ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂは、ほぼ同一のダイオード特性を有しているため、リカバリ動作（スイッチング用ＭＩＳＦＥＴターンオン）前は、Ｉｄｉｏｄｅ１，Ｉｄｉｏｄｅ２ともにそれぞれ約−１０Ａ程度の電流が流れている。また、リカバリ動作直後、−４Ａ程度の逆方向電流がＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂが流れ、その後、電流は０になる。このため、Ｉｄｉｏｄｅとしては、リカバリ動作直後、−８Ａ程度の逆方向電流が流れている。
【００７２】
図９（ｂ）はＳｉＣ−ＭＩＳＦＥＴ２００ａのＶｇｓを０Ｖとし、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのＶｇｓを−１０Ｖに設定した場合のリカバリ特性グラフを示している。グラフ中の凡例におけるそれぞれの逆方向電流Ｉｄｓは、図９（ａ）と同一である。ＳｉＣ−ＭＩＳＦＥＴ２００ｂでは、ゲートに負電圧（Ｖｇｓ＝−１０Ｖ）を付与することにより、リカバリ動作（スイッチング用ＭＩＳＦＥＴターンオン）前は、ほとんど電流が流れず（Ｉｄｉｏｄｅ２≒０Ａ）、ＳｉＣ−ＭＩＳＦＥＴ２００ａに大部分の電流が流れている（Ｉｄｉｏｄｅ１＝約−２０Ａ）。ここで逆方向電流Ｉｒが負になっている領域において、電流と電圧の積を積分したものがリカバリ損失である。図９（ｂ）から分かるように、リカバリ動作前にＳｉＣ−ＭＩＳＦＥＴ２００ｂにはほとんど電流が流れないため、リカバリ動作直後にも負の逆方向電流があまり流れない。このため、リカバリ動作直後のＩｄｉｏｄｅも絶対値が小さくなっている。
【００７３】
図１０（ａ）は、図８（ｂ）に示すようにゲート電極がバイアスされた半導体素子２００のリカバリ損失値のＶｇｓ依存性を示している。図１０（ａ）の横軸はＳｉＣ−ＭＩＳＦＥＴ２００ｂのゲート電圧Ｖｇｓを示しており、縦軸はリカバリ損失であって、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのゲート電圧Ｖｇｓを０としたときのリカバリ損失を１としたときの相対値を示している。図１０（ａ）において、Ｖｇｓが０Ｖである場合の結果は、図８（ａ）に示すようにゲート電極がバイアスされた半導体素子２００のリカバリ損失値を示している。
【００７４】
図１０（ａ）から分かるように、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのゲート電圧Ｖｇｓを負に設定する場合、その絶対値が大きくなるに伴い、ＳｉＣ−ＭＩＳＦＥＴ２００ａのリカバリ損失値が多少増加していくものの、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのリカバリ損失が低減するため、半導体素子２００全体としてのリカバリ損失は、最大で約１０％程度低減する。
【００７５】
図１０（ｂ）は、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのＶｇｓを変化させたときのダイオードの立ち上がり電圧と、リカバリ損失比を表している。横軸は逆方向電流Ｉｄｓが−１Ａが流れるときのＶｄｓで定義したダイオードの立ち上がり電圧Ｖｆ１であり、縦軸はＳｉＣ−ＭＩＳＦＥＴ２００ｂのリカバリ損失であり、Ｖｇｓが０であるときの値を１とした相対値で表している。図１０（ｂ）から分かるように、ＳｉＣ−ＭＩＳＦＥＴ２００ｂだけを見ると、Ｖｇｓが０である場合に比べて、Ｖｇｓを−２Ｖにすると約２８％のリカバリ損失低減効果、Ｖｇｓを−４Ｖ以上にすると約３３％以上のリカバリ損失低減効果が得られる。このことから、半導体素子２００に逆方向電流が流れる逆方向モードにおいて、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのＶｇｓを０Ｖ未満に設定することが好ましく、−２Ｖ以下に設定することがより好ましいことが分かる。また、Ｖｇｓを−５Ｖ以下に設定することがさらに好ましいことが分かる。このように本実施形態の電力変換器２０００によれば、半導体素子２００に逆方向電流が流れる逆方向モードにおいて、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのＶｇｓを負に設定することにより、リカバリ損失を低減することができる。
【００７６】
なお、上記測定が示すとおり、リカバリ損失の低減効果は、図８（ａ）および図８（ｂ）に示される半導体素子に対して、制御部が逆方向モードの電流を制御することで得られるものである。したがって、本実施の形態で説明されるような電力変換器に限らず、少なくとも半導体素子と上記制御を行なう制御部とを備える半導体装置であれば、リカバリ損失の低減効果が得られる。
【００７７】
以下、本発明の実施形態に係る電力変換器の制御方法における、半導体素子２００の動作のタイミングの一例を説明する。
【００７８】
図１１Ａ（ａ）は、本実施形態の電力変換器２０００の１レグ分の構成を示している。図１１Ａ（ａ）において、直流電源１６０がモータ等の誘導性負荷１５０ａに電力を供給する。上アーム（ハイサイド（Ｈ））のＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂの並列接続からなる半導体素子２００Ｈと、下アーム（ローサイド（Ｌ））のＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄの並列接続からなる半導体素子２００Ｌとが直列に接続されている。ゲート電圧制御回路１８０は、上アームのＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂの各ゲート、ならびに下アームのＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄの各ゲートを駆動する。具体的には、ゲート電圧制御回路１８０は、上アーム側のＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのゲート駆動電圧ＶｇｓＨ１およびＶｇｓＨ２と、下アーム側のＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄのゲート駆動電圧ＶｇｓＬ１およびＶｇｓＬ２を出力する。
【００７９】
図１１Ａ（ａ）において、矢印で示されるそれぞれのＳｉＣ−ＭＩＳＦＥＴに流れる電流ＩｄｓＨ１、ＩｄｓＨ２、ＩｄｓＬ１、ＩｄｓＬ２は、矢印の方向に流れるとき、正の値を有し、矢印の方向とは反対の方向に流れるとき、負の値を有するものとする。また、図１１Ａにおいて、それぞれのＳｉＣ−ＭＩＳＦＥＴにかかる電位差もＶｄｓＨ１、ＶｄｓＨ２、ＶｄｓＬ１、ＶｄｓＬ２として表記している。
【００８０】
誘導性負荷１５０ａは交流電流によって駆動される。このため、図１１Ａに示すように、誘導性負荷１５０ａには誘導性負荷１５０ａからレグ２１０側へ電流ＩＬ（Ｒ）が流れる場合と、レグ２１０から誘導性負荷１５０ａ側へ電流ＩＬ（Ｆ）が流れる場合とがある。
【００８１】
図１１Ａ（ｂ）は、ゲート電圧制御回路１８０の構成の一例を示すブロック図である。ゲート電圧制御回路１８０は、ロジック回路１８０ｂと複数のドライバ１８０ａを備える。ロジック回路１８０ｂは、例えば、外部のＰＷＭ発生回路から入力されたＰＷＭ信号に応じて、各ドライバ１８０ａにゲート信号を出力する。各ドライバ１８０ａは、インバータ回路を構成する各ＳｉＣ−ＭＩＳＦＥＴのゲート端子に接続されている。各ドライバ１８０ａは、ロジック回路１８０ｂから入力されたゲート信号に応じて、接続された各ＳｉＣ−ＭＩＳＦＥＴに対して、それぞれ、ゲート駆動電圧ＶｇｓＨ１、ＶｇｓＨ２、ＶｇｓＬ１、ＶｇｓＬ２を印加する。本実施の形態に係るゲート電圧制御回路は、例えば、図１１Ｂから図１１Ｉに示される動作波形のゲート駆動電圧ＶｇｓＨ１、ＶｇｓＨ２、ＶｇｓＬ１、ＶｇｓＬ２を、各ＳｉＣ−ＭＩＳＦＥＴに印加する。
【００８２】
ドライバは絶縁型の駆動回路であり、典型的にはパルストランスやフォトカプラ等を備える。また、ゲート電圧制御回路１８０は、他の回路が付加されていてもよく、ＰＷＭ発生回路を内部に含んでいてもよい。
【００８３】
図１１Ｂは、図１１Ａに示した回路の動作波形の一例であり、誘導性負荷１５０ａからレグ２１０側へ電流ＩＬ（Ｒ）を流すときの各部の電圧、電流を示すタイミングチャートである。図１１Ｂにおいて、上アームのゲート駆動電圧ＶｇｓＨ１およびＶｇｓＨ２と、下アームのゲート駆動電圧ＶｇｓＬ１およびＶｇｓＬ２とは交互にハイレベル、ローレベルに切り替わる。すなわち、上アームがハイレベルであるとき下アームはローレベルであり、下アームがハイレベルのとき上アームはローレベルである。ここでハイレベルとは、ＳｉＣ−ＭＩＳＦＥＴの閾値電圧Ｖｔｈ以上の電圧であり、ローレベルとはＳｉＣ−ＭＩＳＦＥＴの閾値電圧Ｖｔｈ未満の電圧である。この例ではローレベルは０Ｖとする。また、上アームのＳｉＣ−ＭＩＳＦＥＴと下アームのＳｉＣ−ＭＩＳＦＥＴとが同時にＯＮし、短絡破壊することを防止するため、ＶｇｓＨ１およびＶｇｓＨ２がＯＦＦになり、ＶｇｓＬ１およびＶｇｓＬ２がＯＮになるまでの期間にデッドタイムが設けられる。ここでデッドタイムとは上アームおよび下アームの両方のＳｉＣ−ＭＩＳＦＥＴのゲート駆動電圧が両方ともローレベルに設定される期間である。
【００８４】
図１１Ｂのタイミングチャートにおける初期状態は、上アームおよび下アームともＶｇｓがローレベルである。まず、下アームのゲート駆動電圧ＶｇｓＬ１およびＶｇｓＬ２がハイレベルに遷移し、チャネルに順方向電流が流れる（下アームのＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄが順方向モード）。その後、下アームのゲート駆動電圧ＶｇｓＬ１およびＶｇｓＬ２がＯＦＦとなり、デッドタイム期間、上アームのＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂにはチャネルダイオードとして動作し、逆方向に電流が流れる（上アームのＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂが逆方向モード）。このとき、ＩｄｓＨ１およびＩｄｓＨ２は負の値を示している。
【００８５】
上アームのＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのチャネルダイオードに逆方向電流が流れている状態で、上アームのゲート駆動電圧ＶｇｓＨ１およびＶｇｓＨ２がハイレベルに遷移しても、そのままＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂには逆方向に電流が流れ続ける。
【００８６】
上アームのＶｇｓＨ１およびＶｇｓＨ２をローレベルにする際に、ＶｇｓＨ２のみ負電圧（例えば、ＶｇｓＨ２≧−２Ｖ）を印加し、ＶｇｓＨ１は電圧を印加しない（ＶｇｓＨ１＝０Ｖ）。これにより、上アームのＳｉＣ−ＭＩＳＦＥＴ２００ａは逆方向に電流が流れ続ける（ＩｄｓＨ１＜０Ａ）が、ＳｉＣ−ＭＩＳＦＥＴ２００ｂにおいて、立ち上がり電圧Ｖｆ０の絶対値が増大する（図８（ｃ）において、Ｉ−Ｖ特性が負の方向へシフトする）ことにより、本実施形態では、逆方向のダイオード電流は遮断される（ＩｄｓＨ２≒０Ａ）。このとき、ＳｉＣ−ＭＩＳＦＥＴ２００ｂにおける逆方向電流が遮断されることにより（ＩｄｓＨ２≒０Ａ）、ＳｉＣ−ＭＩＳＦＥＴ２００ａの逆方向電流は増大する。また、この時、上アームにおいて、逆方向電流が流れているＳｉＣ−ＭＩＳＦＥＴの数は１である。
【００８７】
その後、下アームのＶｇｓＬ１およびＶｇｓＬ２をハイレベルにする際に、上アームのＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂには、ダイオードのリカバリ動作によって、リカバリ損失が生じる。ただし、本動作において、リカバリ動作前に負のゲート駆動電圧が印加されていた（ＶｇｓＨ２≧−２Ｖ）ＳｉＣ−ＭＩＳＦＥＴ２００ｂのリカバリ損失は、リカバリ動作前に電圧が印加されていなかった（ＶｇｓＨ１＝０Ｖ）ＳｉＣ−ＭＩＳＦＥＴ２００ａのリカバリ損失よりも低減される。その後、ＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄがＯＮし、ＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄのチャネルに電流が流れる。最後に、下アームのＶｇｓＬ１およびＶｇｓＬ２もＯＦＦとなり、初期状態に戻る。
【００８８】
図１１Ｃは、図１１Ａに示した回路の動作波形の一例であり、レグ２１０から誘導性負荷１５０ａ側へ電流ＩＬ（Ｆ）を流すときの各部の電圧、電流を示すタイミングチャートである。図１１Ｃのタイミングチャートにおける初期状態は、上アームおよび下アームともＶｇｓがローレベルである。まず、上アームのゲート駆動電圧ＶｇｓＨ１およびＶｇｓＨ２がハイレベルに遷移（上アームのＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂが順方向モード）し、チャネルに順方向電流が流れる。この時、上アームにおいて、電流が流れているＳｉＣ−ＭＩＳＦＥＴの数は１である。
【００８９】
その後、上アームのゲート駆動電圧ＶｇｓＨ１およびＶｇｓＨ２がＯＦＦとなり、デッドタイム期間、下アームのＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄはチャネルダイオードとして動作し、逆方向に電流が流れる（下アームのＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄが逆方向モード）。このとき、ＩｄｓＬ１およびＩｄｓＬ２は負の値を示している。
【００９０】
下アームのＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄのチャネルダイオードに逆方向電流が流れている状態で、下アームのゲート駆動電圧ＶｇｓＬ１およびＶｇｓＬ２がハイレベルに遷移しても、そのままＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄには逆方向に電流が流れ続ける。
【００９１】
下アームのＶｇｓＬ１およびＶｇｓＬ２をローレベルにする際に、ＶｇｓＬ２のみ負電圧（例えば、ＶｇｓＬ２≧−２Ｖ）を印加し、ＶｇｓＬ１は電圧を印加しない（ＶｇｓＬ１＝０Ｖ）。これにより、下アームのＳｉＣ−ＭＩＳＦＥＴ２００ｃは逆方向に電流が流れ続ける（ＩｄｓＬ１＜０Ａ）が、ＳｉＣ−ＭＩＳＦＥＴ２００ｄにおいて、立ち上がり電圧Ｖｆ０の絶対値が増大することにより、本実施形態では逆方向のダイオード電流は遮断される（ＩｄｓＨ２≒０Ａ）。このとき、ＳｉＣ−ＭＩＳＦＥＴ２００ｄにおける逆方向電流が遮断されることにより（ＩｄｓＬ２≒０Ａ）、ＳｉＣ−ＭＩＳＦＥＴ２００ｃの逆方向電流は増大する。
【００９２】
その後、上アームのＶｇｓＨ１およびＶｇｓＨ２をハイレベルにする際に、下アームのＳｉＣ−ＭＩＳＦＥＴ２００ｃおよび２００ｄには、ダイオードのリカバリ動作によって、リカバリ損失が生じる。ただし、本動作において、リカバリ動作前に負のゲート駆動電圧が印加されていた（ＶｇｓＬ２≧−２Ｖ）ＳｉＣ−ＭＩＳＦＥＴ２００ｄのリカバリ損失は、リカバリ動作前に電圧が印加されていなかった（ＶｇｓＬ１＝０Ｖ）ＳｉＣ−ＭＩＳＦＥＴ２００ｃのリカバリ損失よりも低減される。その後、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂがＯＮし、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのチャネルに電流が流れる。最後に、上アームのＶｇｓＨ１およびＶｇｓＨ２もＯＦＦとなり、初期状態に戻る。
【００９３】
図１１Ｄは、図１１Ａに示した回路の動作波形のもう１つの例であって、誘導性負荷１５０ａからレグ２１０側へ電流ＩＬ（Ｒ）を流すときの各部の電圧、電流を示すタイミングチャートである。図１１Ｄにおいて、上アームのＶｇｓＨ１およびＶｇｓＨ２をハイレベルからローレベルにする際に、ＳｉＣ−ＭＩＳＦＥＴ２００ｂに印加されたゲート駆動電圧ＶｇｓＨ２を正電圧から負電圧に急激に変化させる場合、ＶｇｓＨ２の電位変化によるノイズ増大の可能性が考えられる。そこで、上アームのＶｇｓＨ２をＯＦＦにする際に、一度、ゼロ電位（ＶｇｓＨ２＝０Ｖ）を保持した状態を経て、負電圧（例えば、ＶｇｓＨ２≧−２Ｖ）にすることにより、図１１Ｂにタイミングチャートで示される動作の場合よりも、さらにゲート電位の切り替え（スイッチング）時のノイズ低減が可能となる。このタイミングにおける上アームのＶｇｓＨ１の状態（ＶｇｓＨ１＝０Ｖ）や、それ以外の期間の各部の電圧、電流の制御方法は図１１Ｂの場合と同様である。また、ＳｉＣ−ＭＩＳＦＥＴ２００ｂにおけるリカバリ損失の低減効果についても、図１１Ｂの場合の動作と同様である。
【００９４】
図１１Ｅは、もう１つの例におけるレグ２１０から誘導性負荷１５０ａ側へ電流ＩＬ（Ｆ）を流すときの各部の電圧、電流を示すタイミングチャートである。図１１Ｅにおいて、下アームのＶｇｓＬ１およびＶｇｓＬ２をハイレベルからローレベルにする際に、ＳｉＣ−ＭＩＳＦＥＴ２００ｄに印加されたゲート駆動電圧ＶｇｓＬ２を正電圧から負電圧に急激に変化させる場合、ＶｇｓＬ２の電位変化によるノイズ増大の可能性が考えられる。そこで、下アームのＶｇｓＬ２をＯＦＦにする際に、一度、ゼロ電位（ＶｇｓＨ２＝０Ｖ）を保持した状態を経て、負電圧（例えば、ＶｇｓＨ２≧−２Ｖ）にすることにより、図１１Ｃにタイミングチャートで示される動作の場合よりも、さらにゲート電位の切り替え（スイッチング）時のノイズ低減が可能となる。このタイミングにおける下アームのＶｇｓＬ１の状態（ＶｇｓＬ１＝０Ｖ）や、それ以外の期間の各部の電圧、電流の制御方法は図１１Ｃの場合と同様である。また、ＳｉＣ−ＭＩＳＦＥＴ２００ｄにおけるリカバリ損失の低減効果についても、図１１Ｃの場合の動作と同様である。
【００９５】
上記本実施形態の例では、ＳｉＣ−ＭＩＳＦＥＴ２００ａ、２００ｂ、２００ｃ、２００ｄをオフにするためのゲート電圧Ｖｇｓを０Ｖ、つまり、上アームおよび下アームのゲート電圧のローレベルを０Ｖに設定していたが、他の値を設定してもよい。図８（ｃ）に示すように、ゲート電圧Ｖｇｓのローレベルを０Ｖよりも小さい値に設定することにより、上アームおよび下アームに逆方向電流が流れ始める電圧Ｖｆ０をより小さい値（負の値）にすることができる。この場合、２つのＳｉＣ−ＭＩＳＦＥＴのゲート電圧Ｖｇｓはオフ状態のとき、いずれも負に設定される。したがって、本実施形態の電療変換器２０００により駆動される誘導性負荷１５０の特性に応じて、ゲート電圧Ｖｇｓのローレベルを変化させ、上アームおよび下アームに逆方向電流が流れ始める電圧Ｖｆ０を調整し得る。
【００９６】
図１１Ｆから図１１Ｉは、上アームおよび下アームにおけるゲート電圧Ｖｇｓのローレベルを−５Ｖに設定した場合の図１１Ａに示した回路の動作波形を示している。図１１Ｆおよび図１１Ｇは、図１１Ｂおよび図１１Ｃに対応し、デッドタイムの全期間において、上アームおよび下アームのうち、逆方向のダイオード電流を遮断するＳｉＣ−ＭＩＳＦＥＴ２００ｂおよび２００ｄのゲート電圧ＶｇｓＨ２およびＶｇｓＬ２を、例えば、−１０Ｖに設定している。また、図１１Ｈおよび図１１Ｉは、図１１Ｄおよび図１１Ｅに対応し、デッドタイムの一部期間において、上アームおよび下アームのうち、逆方向のダイオード電流を遮断するＳｉＣ−ＭＩＳＦＥＴ２００ｂおよび２００ｄのゲート電圧ＶｇｓＨ２およびＶｇｓＬ２を、例えば、−１０Ｖに設定している。このように、ＳｉＣ−ＭＩＳＦＥＴのローレベルを−５Ｖに設定した場合でも、設定したローレベルのＶｇｓよりさらに小さいゲート電圧（絶対値としては大きい）を印加することにより、逆方向のダイオード電流を抑制することができ、上述したように上アームおよび下アームにおけるリカバリ損失を低減することができる。
【００９７】
図１１Ａ、１１Ｂ、１１Ｃを参照して１レグ分の半導体素子２００の動作のタイミングを説明したが、電力変換器２０００全体の動作タイミングも同様である。電力変換器２０００のゲート電圧制御回路１８０は、例えば、ＰＷＭ制御回路を含み、位相をずらしながら、上述したタイミングで各レグを駆動する。
【００９８】
このように、本実施形態によれば、上アームの半導体素子２００および下アームの半導体素子２００が交互にＯＮ状態となるように駆動する場合において、上アームの半導体素子２００および下アームの半導体素子２００が同時にＯＦＦ状態となるデッドタイムの少なくとも一部期間において、上アームの半導体素子２００または下アームの半導体素子２００のＳｉＣ−ＭＩＳＦＥＴ２００ｂのゲート駆動電圧Ｖｇｓを負電圧に設定する。これにより、半導体素子２００のリカバリ損失を低減することができる。
【００９９】
なお、本実施形態では、上アームおよび下アームにおける２つのＳｉＣ−ＭＩＳＦＥＴのうち、所定のタイミングで一方に逆方向のダイオード電流が流れないようにゲート電圧Ｖｇｓを設定していた。本実施形態では、簡便のため、並列接続された２つのＳｉＣ−ＭＩＳＦＥＴを用いて説明したが、３つ以上の複数のＳｉＣ−ＭＩＳＦＥＴが並列接続されている場合においても、同様の効果が得られる。すなわち、複数のＳｉＣ−ＭＩＳＦＥＴのうち、少なくとも２つのＳｉＣ−ＭＩＳＦＥＴにおいて、上記で説明した駆動を行なうことにより、リカバリ損失を低減する効果を得ることができる。このとき、順方向モードにおいて電流が流れるＳｉＣ−ＭＩＳＦＥＴの数よりも逆方向モードにおいて電流が流れるＳｉＣ−ＭＩＳＦＥＴの数は少ない。
【０１００】
また、上記説明では、２つのＳｉＣ−ＭＩＳＦＥＴのうち、一方のＳｉＣ−ＭＩＳＦＥＴに逆方向の電流が流れないように（Ｉｄｓ≒０Ａ）ゲート電圧Ｖｇｓを設定する好適な例について説明したが、２つのＳｉＣ−ＭＩＳＦＥＴのうち、一方のＳｉＣ−ＭＩＳＦＥＴの逆方向電流の絶対値が他方よりも小さくなるように設定すれば、リカバリ損失を低減する効果を得ることができる。具体的には、２つのＳｉＣ−ＭＩＳＦＥＴのうち、オフ状態において、一方のＳｉＣ−ＭＩＳＦＥＴのＶｇｓを、他方に比べてより小さく（絶対値としては大きく）することによって、一方のＳｉＣ−ＭＩＳＦＥＴに流れる逆方向のダイオード電流を、他方に比べてより小さくすることができる。これにより、図１０（ｂ）を参照して説明したように示すように、リカバリ損失を低減する効果を得ることができる。この効果は、２つのＳｉＣ−ＭＩＳＦＥＴのＶｇｓの差が−２Ｖ以上である場合に顕著に得られ、−５Ｖ以上でリカバリ損失を十分に抑制することができる。
【０１０１】
なお、本実施形態では、電力変換器２０００は、ＳｉＣ−ＭＩＳＦＥＴ２００ａ、２００ｂとして図１（ａ）に示すように縦型のＳｉＣ−ＭＩＳＦＥＴを備えていたが、本実施形態の電力変換器２０００は、ＳｉＣ−ＭＩＳＦＥＴ２００ａ、２００ｂに、横型ＳｉＣ−ＭＩＳＦＥＴやトレンチ型ＳｉＣ−ＭＩＳＦＥＴを備えていてもよい。
【０１０２】
また、本実施形態では、各アームの半導体素子２００が２つのＳｉＣ−ＭＩＳＦＥＴを備える例について説明したが、ＳｉＣ−ＭＩＳＦＥＴの数はこれに限定されない。デッドタイムの少なくとも一部期間において、複数のＳｉＣ−ＭＩＳＦＥＴのうち一部のＳｉＣ−ＭＩＳＦＥＴにおいて逆方向の電流が遮断され、その他のＳｉＣ−ＭＩＳＦＥＴがダイオードとして機能すればよい。また、上述したように、ＳｉＣ−ＭＩＳＦＥＴのダイオード動作時のゲート電圧Ｖｇｓを０Ｖとしたが、これに限定されず、ゲート電圧Ｖｇｓは用途に応じて適宜設定される。
【０１０３】
図１２は、横型ＳｉＣ−ＭＩＳＦＥＴ１００’の１ユニットセル分の構造を模式的に示している。横型ＳｉＣ−ＭＩＳＦＥＴ１００’は、ｐボディ領域３０に、所定の間隔で設けられたソース領域４０、ドレイン領域７５とその間においてｐボディ領域３０上に位置するチャネル層５０を備えている。ソース領域４０およびドレイン領域７５にはそれぞれソース電極４５およびドレイン電極７０が接続されている。また、チャネル層５０上にはゲート絶縁膜６０を介してゲート電極６５が位置している。ソース電極４５は、ｐボディ領域３０に形成されたｐボディコンタクト領域３２とも電気的に接続されている。横型ＳｉＣ−ＭＩＳＦＥＴ１００’においても上述したように、チャネル層５０の厚さと不純物濃度を調整することにより、チャネルダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができ、ソース領域４０からチャネル層５０を介してドレイン領域７５へ流れる電流経路の還流ダイオードを実現することがきる。
【０１０４】
図１３は、トレンチ型ＳｉＣ−ＭＩＳＦＥＴ１００’’の１ユニットセル分の構造を模式的に示している。トレンチ型ＳｉＣ−ＭＩＳＦＥＴ１００’’は、ドリフト層２０に設けられたｐボディ領域３０およびｐボディ領域３０上に位置するソース領域４０を備える。ｐボディ領域３０を貫通しドリフト層２０に達するトレンチ５５が形成されており、トレンチ５５の内側面に、チャネル層５０が設けられている。チャネル層５０上には、ゲート絶縁膜６０を介してゲート電極６５が位置している。トレンチ型ＳｉＣ−ＭＩＳＦＥＴ１００’’においても上述したように、チャネル層５０の厚さと不純物濃度を調整することにより、チャネルダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができ、ソース領域４０からチャネル層５０を介してドレイン電極７０へ流れる電流経路の還流ダイオードを実現することがきる。
【０１０５】
また、本実施形態では、逆方向モードにおいて、負のゲート電圧が印加されたＳｉＣ−ＭＩＳＦＥＴ２００ｂは還流ダイオードとして機能しない。このため、ＳｉＣ−ＭＩＳＦＥＴ２００ｂはＳｉＣ-ＤｉｏＭＯＳでなくてもよく、少なくともトランジスタ特性を備えればよい。例えば、図６Ｂ（ａ）、（ｂ）は、ＳｉＣ−ＭＩＳＦＥＴ２００ｂの代わりに、絶縁ゲートバイポーラトランジスタ３００を用いた電力変換器３０００、３０００’の回路構成を示している。絶縁ゲートバイポーラトランジスタ３００を用いる場合、ゲート電圧を負にバイアスしなくても絶縁ゲートバイポーラトランジスタ３００に逆方向電流は流れない。このため、絶縁ゲートバイポーラトランジスタ３００をＳｉＣ−ＭＩＳＦＥＴ２００ａと同じ駆動電圧および同じタイミングで駆動しても電力変換器３０００におけるリカバリ損失が低減される。
【０１０６】
さらに図６Ｃ（ａ）、（ｂ）に示すように、図６Ａ（ａ）、（ｂ）に示す電力変換器２０００、２０００’の各アームにダイオードを挿入してもよい。図６Ｃ（ａ）、（ｂ）に示す電力変換器４０００、４０００’は各レグの各アームにおいてＳｉＣ−ＭＩＳＦＥＴ２００ｂに直接に接続されたダイオード２３０をさらに備えている。
【０１０７】
ダイオード２３０が正の立ち上がり電圧を有することによって、逆方向モードにおいて、ダイオード２３０の整流作用によって、ＳｉＣ−ＭＩＳＦＥＴ２００ｂには電流が流れず、還流ダイオードとして機能し得ない。これにより、電力変換器４０００、４０００’におけるリカバリ損失が低減される。
【０１０８】
（第２の実施形態）
以下、本発明による半導体素子の第２の実施形態を説明する。
【０１０９】
第１の実施形態で説明したように、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのそれぞれは、図３に示すように、通常のゲート、ソース、ドレインの３端子からなるパッケージング形態（例えばＴＯ２２０など）を有するＳｉＣ−ＭＩＳＦＥＴとすることができる。この場合、ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのアクティブ領域１３は異なる基板上で別個にパッケージングされる。
【０１１０】
一方、本実施の形態のＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂは共通の基板上に形成されていることを特徴とする。図１４は、本実施系形態の半導体素子２０１の平面構造を模式的に示している。半導体素子２０２は、同一の炭化珪素基板１０上に構成されたＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂを備える。ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂはそれぞれ、図１（ａ）に示すユニット構造を複数含む。ＳｉＣ−ＭＩＳＦＥＴ２００ａは、例えば、アクティブ領域１３ａに形成され、ＳｉＣ−ＭＩＳＦＥＴ２００ｂはアクティブ領域１３ｂに形成されている。
【０１１１】
半導体素子２０２は、ゲート電極パッド１４ａとガードリング１２ａとを備える。ゲートパッドは、アクティブ領域１３ａ中のＳｉＣ−ＭＩＳＦＥＴセルのゲート電極と接続されており、ゲート配線（図示せず）に接続されている。ガードリング１２ａは、アクティブ領域１３ａとゲート電極パッド１４ａの周囲に終端構造として設けられる。
【０１１２】
同様にゲート配線に接続するゲート電極パッド１４ｂと、アクティブ領域１３ｂとゲート電極パッド１４ｂの周囲には終端構造としてのガードリング１２ｂが配置されている。
【０１１３】
ソース電極パッド１５ａは、アクティブ領域１３ａ、アクティブ領域１３ｂの全てのソース電極と電気的に接続されている。すなわちアクティブ領域１３ａのソース電極と、アクティブ領域１３ｂのソース電極はソース電極パッド１５によって並列接続されている。また、基板裏面には図示しないドレイン電極が全面に渡って形成されており、すなわちアクティブ領域１３ａとアクティブ領域１３ｂのドレイン電極が並列接続されている。このような構成にすることによって、個別にパッケージングされたＳｉＣ−ＭＩＳＦＥＴを外部で並列接続するよりも、ソース電極、ドレイン電極を並列接続する配線の距離を短くでき、寄生インダクタンスを低減できるので、スイッチングにおけるノイズを低減できる。
【０１１４】
ＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂのソース領域およびドレイン領域は並列接続されているが、ゲート電極パッドは個別に形成されているので、アクティブ領域１３ａとアクティブ領域１３ｂのゲート電圧を個別に制御できる。このため、第１の実施形態と同様に、ＳｉＣ−ＭＩＳＦＥＴ２００ａがチャネルダイオードとして動作するときに、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのゲート電圧を負にすることによって、リカバリ損失を低減することができる。また、本実施形態の半導体素子を用いることによって電力変換器の損失を低減できる。
【０１１５】
（第３の実施形態）
図１５は、本実施形態の半導体素子２０２の平面構造を模式的に示している。半導体素子２０２は、同一の炭化珪素基板１０上に構成されたＳｉＣ−ＭＩＳＦＥＴ２００ａおよび２００ｂを備えるが、アクティブ領域１３ａ、アクティブ領域１３ｂの両方を取り囲む共通のガードリング領域１２を有している点で第２の実施形態と異なる。
【０１１６】
図１５に示すように、ＳｉＣ−ＭＩＳＦＥＴ２００ａは、例えば、アクティブ領域１３ａに形成され、ＳｉＣ−ＭＩＳＦＥＴ２００ｂはアクティブ領域１３ｂに形成されている。
【０１１７】
半導体素子２０２には、ゲート電極パッド１４ａが炭化珪素基板１０に形成されている。ゲート電極パッド１４ａは、アクティブ領域１３ａ内のＳｉＣ−ＭＩＳＦＥＴ２００ａのゲート電極と接続されており、ゲート配線（図示せず）に接続されている。同様にゲート電極パッド１４ｂが炭化珪素基板１０に形成されている。ゲート電極パッド１４ｂは、アクティブ領域１３ｂ内のＳｉＣ−ＭＩＳＦＥＴ２００ｂのゲート電極と接続されており、ゲート配線（図示せず）に接続されている。半導体素子２０２は、炭化珪素基板１０に、アクティブ領域１３ａ、アクティブ領域１３ｂ、およびゲート電極パッド１４ａ、１４ｂの全てを取り囲む終端構造としてのガードリング１２を備える。ソース電極パッド１５ａは、アクティブ領域１３ａの複数のユニットの全てのソース電極と電気的に接続されている。同様に、ソース電極パッド１５ｂは、アクティブ領域１３ｂの複数のユニットの全てのソース電極と電気的に接続されている。さらに、ソース電極パッド１５ｂはソース電極パッド１５ａと電気的に接続されている。
【０１１８】
半導体素子２０２によれば、個別にパッケージングされたＳｉＣ−ＭＩＳＦＥＴを外部で並列接続するよりも、ソース電極、ドレイン電極を並列接続する配線の距離を短くできる。よって寄生インダクタンスを低減し、スイッチングにおけるノイズを低減できる。また、アクティブ領域１３ａとアクティブ領域１３ｂを共通に囲むガードリング領域１２を備えているため、チップ面積を縮小することができ、製造コストを低減することができる。
【０１１９】
また、ソース領域およびドレイン領域は並列接続されているが、ゲート電極パッドは個別に形成されているので、アクティブ領域１３ａとアクティブ領域１３ｂのゲート電圧を個別に制御できる。このため、第１の実施形態と同様に、ＳｉＣ−ＭＩＳＦＥＴ２００ａがチャネルダイオードとして動作するときに、ＳｉＣ−ＭＩＳＦＥＴ２００ｂのゲート電圧を負にすることによって、リカバリ損失を低減することができる。また、本実施形態の半導体素子を用いることによって電力変換器の損失を低減できる。
【０１２０】
このほか、半導体素子のパッケージには種々の改変が可能である。図１６（ａ）に示す半導体素子２０３は、同一基板上に位置する４つのアクティブ領域１３ａ、１３ｂ、１３ｃ、１３ｄを備える。このような４つのアクティブ領域１３に形成されるＳｉＣ−ＭＩＳＦＥＴのソース電極、ドレイン電極およびゲート電極の接続を変えることによって、個別に制御可能なアクティブ領域の面積比率を変更することができる。
【０１２１】
図１６（ｂ）は、面積比率が１：１である２つのアクティブ領域を有する半導体素子の平面図を示している。アクティブ領域１３ａおよびアクティブ領域１３ｂに形成されるＳｉＣ−ＭＩＳＦＥＴのソース電極を共通のソース電極パッド１５ａｂに、またゲート電極を共通のゲート電極パッド１４ａｂに接続する。同様にアクティブ領域１３ｃとアクティブ領域１３ｄに形成されるＳｉＣ−ＭＩＳＦＥＴのＢのソース電極を共通のソース電極パッド１５ｃｄに、またゲート電極を共通のゲート電極パッド１４ｃｄに接続する。これにより、半導体素子２０３は、１：１の駆動電流比を有する２つの独立したＳｉＣ−ＭＩＳＦＥＴ２００ａ、２００ｂを備える。
【０１２２】
図１６（ｃ）は、面積比率が３：１である２つのアクティブ領域を有する半導体素子の平面図を示している。アクティブ領域１３ａ、１３ｃ、１３ｄに形成されるＳｉＣ−ＭＩＳＦＥＴのソース電極を共通のソース電極パッド１５ａｂｃに、またゲート電極を共通のゲート電極パッド１４ａｂｃに接続する。一方、アクティブ領域１３ｄに形成されるＳｉＣ−ＭＩＳＦＥＴのＢのソース電極をソース電極パッド１５ｄに、またゲート電極をゲート電極パッド１４ｄに接続する。これにより、半導体素子２０３は、３：１の駆動電流比を有する２つの独立したＳｉＣ−ＭＩＳＦＥＴ２００ａ、２００ｂを備える。
【産業上の利用可能性】
【０１２３】
本願の一態様によれば、部品点数を増やすことなく、ＳｉＣ半導体装置のスイッチング損失を低減することが可能な半導体装置および半導体素子の制御方法が提供される。特に、大電流用途を必要とし、複数のＳｉＣ半導体素子を制御する電力変換器が好適に提供され得る。
【符号の説明】
【０１２４】
１０            基板（炭化珪素基板）
１２、１２ａ、１２ｂ            ガードリング（ＦＬＲ）領域
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ              アクティブ領域
１４、１４ａ、１４ｂ、１４ａｂ、１４ｃｄ、１４ａｂｃ、１４ｄ  ゲート電極パッド
１５、１５ａ、１５ｂ、１５ａｂ、１５ｃｄ、１５ａｂｃ、１５ｄ  ソース電極パッド
１６            保護絶縁膜（パッシベーション膜）
２０                第１の炭化珪素半導体層（ドリフト層）
３０                ボディ領域（ウェル領域）
３２                ボディコンタクト領域
４０                ソース領域
４５                ソース電極
５０                チャネル層
５５                トレンチ
６０                ゲート絶縁膜
６５                ゲート電極
７０                ドレイン電極
１００、２００、２０１、２０２、２０３      半導体素子
１１０              容量素子
１２０              整流用ダイオード素子
１３０              誘導性素子
１５０              負荷
１６０              直流電源
１７０              交流電源
１８０              ゲート電圧制御回路
１０００、１０００’、２０００、２０００’、３０００、３０００’、４０００、４０００’、  電力変換器
【図１】
2013051170.tif 000003
【図２】
2013051170.tif 000004
【図３】
2013051170.tif 000005
【図４】
2013051170.tif 000006
【図５】
2013051170.tif 000007
【図６Ａ】
2013051170.tif 000008
【図６Ｂ】
2013051170.tif 000009
【図６Ｃ】
2013051170.tif 000010
【図７】
2013051170.tif 000011
【図８】
2013051170.tif 000012
【図９】
2013051170.tif 000013
【図１０】
2013051170.tif 000014
【図１１Ａ】
2013051170.tif 000015
【図１１Ｂ】
2013051170.tif 000016
【図１１Ｃ】
2013051170.tif 000017
【図１１Ｄ】
2013051170.tif 000018
【図１１Ｅ】
2013051170.tif 000019
【図１１Ｆ】
2013051170.tif 000020
【図１１Ｇ】
2013051170.tif 000021
【図１１Ｈ】
2013051170.tif 000022
【図１１Ｉ】
2013051170.tif 000023
【図１２】
2013051170.tif 000024
【図１３】
2013051170.tif 000025
【図１４】
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【図１５】
2013051170.tif 000027
【図１６】
2013051170.tif 000028
【図１７】
2013051170.tif 000029
【手続補正書】
【提出日】平成24年7月11日(2012.7.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の金属−絶縁体−半導体電界効果トランジスタと、前記第１の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子、及び
前記半導体素子の動作を制御する制御部
を備える半導体装置であって、
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、
ソース電極と、
ドレイン電極と、
ゲート電極と、
チャネルとして機能する炭化珪素半導体層と
を備え、
前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
前記制御部は、
順方向モードにおいて、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、
逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記第１の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第２の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御するように構成されている半導体装置。
【請求項２】
前記第１の金属−絶縁体−半導体電界効果トランジスタと第２の金属−絶縁体−半導体電界効果トランジスタのトランジスタ特性が等しい請求項１に記載の半導体装置。
【請求項３】
前記ソース電極を基準とする前記ゲート電極の電位をＶｇｓと定義し、
前記逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓより前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓが小さくなるように、前記制御部が構成されている請求項１または２に記載の半導体装置。
【請求項４】
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓと前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓとの差が２Ｖ以上になるように前記制御部が構成されている請求項３に記載の半導体装置。
【請求項５】
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓおよび前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓがいずれも負の値となるように前記制御部が構成されている請求項４に記載の半導体装置。
【請求項６】
前記制御部は、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓと前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓとの差が５Ｖ以上となるように前記制御部が構成されている請求項５に記載の半導体装置。
【請求項７】
前記制御部は、
逆方向モードにおいて、
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを０Ｖに設定し、
前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを０Ｖ未満に設定するように構成されている請求項３に記載の半導体装置。
【請求項８】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタは互いに異なる基板上に配置されている、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタは同一基板上に配置されている、請求項１から７のいずれかに記載の半導体装置。
【請求項１０】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタを囲む終端構造をさらに備える、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記半導体素子は、前記第２の金属−絶縁体−半導体電界効果トランジスタに直列に接続されたダイオードをさらに備え、
前記第２の金属−絶縁体−半導体電界効果トランジスタおよび前記ダイオードの直接接続に対して、前記第１の金属−絶縁体−半導体電界効果トランジスタは並列に接続されている請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
複数のレグを備えた電力変換器であって、前記各レグは、請求項１から１０のいずれかに記載の半導体装置によってそれぞれ構成される上アームおよび下アームを含む、電力変換器。
【請求項１３】
前記順方向モードにおいて電流が流れる前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタの数よりも前記逆方向モードにおいて電流が流れる前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタの数は少ない請求項１２に記載の電力変換器。
【請求項１４】
第１の金属−絶縁体−半導体電界効果トランジスタと、前記第１の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子の制御方法であって、
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層と
を備え、
前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
順方向モードにおいて、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、
逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記第１の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第２の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御する半導体素子の制御方法。
【請求項１５】
請求項１２に規定される電力変換器の制御方法であって、
前記上アームの前記半導体素子および前記下アームの前記半導体素子を、同時にＯＦＦ状態となるデッドタイムを挟んで交互にＯＮ状態となるように前記上アームの前記半導体素子および前記下アームの前記半導体素子を駆動する場合において、前記デッドタイムの少なくとも一部期間において、前記上アームの前記半導体素子または前記下アームの前記半導体素子の第２の金属−絶縁体−半導体電界効果トランジスタのゲート電圧を負電圧に設定する電力変換器の制御方法。
【手続補正書】
【提出日】平成24年10月23日(2012.10.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の金属−絶縁体−半導体電界効果トランジスタと、前記第１の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子、及び
前記半導体素子の動作を制御する制御部
を備える半導体装置であって、
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、
ソース電極と、
ドレイン電極と、
ゲート電極と、
チャネルとして機能する炭化珪素半導体層と
を備え、
前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
前記制御部は、
順方向モードにおいて、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、
逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記ソース電極を基準とする前記ゲート電極の電位をＶｇｓと定義し、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓより前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを小さくすることにより、前記第１の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第２の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御するように構成されている半導体装置。
【請求項２】
前記第１の金属−絶縁体−半導体電界効果トランジスタと第２の金属−絶縁体−半導体電界効果トランジスタのトランジスタ特性が等しい請求項１に記載の半導体装置。
【請求項３】
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓと前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓとの差が２Ｖ以上になるように前記制御部が構成されている請求項１に記載の半導体装置。
【請求項４】
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓおよび前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓがいずれも負の値となるように前記制御部が構成されている請求項３に記載の半導体装置。
【請求項５】
前記制御部は、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓと前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓとの差が５Ｖ以上となるように前記制御部が構成されている請求項４に記載の半導体装置。
【請求項６】
前記制御部は、
逆方向モードにおいて、
前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを０Ｖに設定し、
前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを０Ｖ未満に設定するように構成されている請求項１に記載の半導体装置。
【請求項７】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタは互いに異なる基板上に配置されている、請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタは同一基板上に配置されている、請求項１から６のいずれかに記載の半導体装置。
【請求項９】
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタを囲む終端構造をさらに備える、請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体素子は、前記第２の金属−絶縁体−半導体電界効果トランジスタに直列に接続されたダイオードをさらに備え、
前記第２の金属−絶縁体−半導体電界効果トランジスタおよび前記ダイオードの直接接続に対して、前記第１の金属−絶縁体−半導体電界効果トランジスタは並列に接続されている請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
複数のレグを備えた電力変換器であって、前記各レグは、請求項１から９のいずれかに記載の半導体装置によってそれぞれ構成される上アームおよび下アームを含む、電力変換器。
【請求項１２】
前記順方向モードにおいて電流が流れる前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタの数よりも前記逆方向モードにおいて電流が流れる前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタの数は少ない請求項１１に記載の電力変換器。
【請求項１３】
第１の金属−絶縁体−半導体電界効果トランジスタと、前記第１の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第２の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子の制御方法であって、
前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層と
を備え、
前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
順方向モードにおいて、前記第１及び第２の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、
逆方向モードにおいて、前記第１の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記ソース電極を基準とする前記ゲート電極の電位をＶｇｓと定義し、前記第１の金属−絶縁体−半導体電界効果トランジスタのＶｇｓより前記第２の金属−絶縁体−半導体電界効果トランジスタのＶｇｓを小さくすることにより、前記第１の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第２の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御する半導体素子の制御方法。
【請求項１４】
請求項１１に規定される電力変換器の制御方法であって、
前記上アームの前記半導体素子および前記下アームの前記半導体素子を、同時にＯＦＦ状態となるデッドタイムを挟んで交互にＯＮ状態となるように前記上アームの前記半導体素子および前記下アームの前記半導体素子を駆動する場合において、前記デッドタイムの少なくとも一部期間において、前記上アームの前記半導体素子または前記下アームの前記半導体素子の第２の金属−絶縁体−半導体電界効果トランジスタのゲート電圧を負電圧に設定する電力変換器の制御方法。
【国際調査報告】
2013051170.tif 000030
2013051170.tif 000031