(57)【要約】  接合構造は、電子部品を構成する電子素子１２と、その電子部品を構成する電極１４と、を接合する。接合構造は、０．２〜６重量％の銅、０．０２〜０．２重量％のゲルマニウム、および９３．８〜９９．７８重量％のビスマスを含むはんだ層と、はんだ層と電極との間に設けられるニッケル層と、ニッケル層とはんだ層との間に設けられるバリア層とを含む。ここで、バリア層は、はんだ層により電子素子と電極とを接合した後の平均厚みが、０．５〜４．５μｍとなるように形成される。
2009157130.tif 000002
【特許請求の範囲】
【請求項１】
電子部品を構成する電子素子と、前記電子部品を構成する電極と、を接合する接合構造であって、
前記電子素子と前記電極とを接合する、０．２〜６重量％の銅、０．０２〜０．２重量％のゲルマニウム、および９３．８〜９９．７８重量％のビスマスを含むはんだ層と、
前記はんだ層と、前記電極および前記電子素子の少なくとも一方と、の間に設けられるニッケル層と、
前記ニッケル層と前記はんだ層との間に設けられるバリア層とを含み、
前記バリア層は、前記はんだ層により前記電子素子と前記電極とを接合した後の平均厚みが、０．５〜４．５μｍである接合構造。
【請求項２】
前記バリア層が、銀、金、パラジウム、アルミニウムおよびチタンよりなる群から選択される少なくとも１種を含む請求項１記載の接合構造。
【請求項３】
前記バリア層は、初期厚みが、１〜５μｍである請求項１記載の接合構造。
【請求項４】
前記はんだ層が、０．２〜４重量％の銅を含む請求項１記載の接合構造。
【請求項５】
前記はんだ層が、０．０２〜０．１重量％のゲルマニウムを含む請求項１記載の接合構造。
【請求項６】
前記電極が、銅を含む請求項１記載の接合構造。
【請求項７】
前記電子素子が、半導体素子である請求項１記載の接合構造。
【請求項８】
前記半導体素子が、Ｓｉ、ＳｉＣまたはＧａＮを含む請求項７記載の接合構造。
【請求項９】
前記電子部品が、パワートランジスタである請求項８記載の接合構造。
【請求項１０】
電子素子を、はんだ層を含む接合部により電極に接合して構成される電子部品であって、
前記はんだ層は、０．２〜６重量％の銅、０．０２〜０．２重量％のゲルマニウム、および９３．８〜９９．７８重量％のビスマスを含み、
前記接合部が、さらに、前記はんだ層と、前記電極および前記電子素子の少なくとも一方と、の間にニッケル層を有するとともに、前記ニッケル層と前記はんだ層との間にバリア層を有し、
前記バリア層は、前記はんだ層により前記電子素子と前記電極とを接合した後の平均厚みが、０．５〜４．５μｍである電子部品。
【請求項１１】
前記バリア層は、初期厚みが、１〜５μｍである請求項１０記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合構造に関し、特に電子部品を構成する電子素子と、電子部品を構成する電極と、を接合する接合構造の耐久性を向上させる技術に関する。
【背景技術】
【０００２】
パワートランジスタ等の電子部品は、半導体素子等の電子素子を少なくとも１つの電極に直接的に接合して構成されるものが多い。
図７に、従来のパワートランジスタの一例を、筐体の一部を透視した一部透視図により示す。図示例のトランジスタ１００は、筐体１０２の内部に半導体素子１０４が配され、その半導体素子１０４は１つの電極１０６に直接的に接合されている。また、半導体素子１０４は、他の２つの電極１０８および１１０にワイヤにより接続されている。このような従来のパワートランジスタにおいて、半導体素子１０４を上記１つの電極に直接的に接合するための接合部には、はんだが使用されるのが通常である。【０００３】
また、パワートランジスタ等の電子部品それ自体を他の基板に実装するための接合部にもはんだが使用される。パワートランジスタ等の電子部品を他の基板に実装するためのはんだ材料には、融点が２００〜２３０℃であるはんだ材料を使用することが多い。【０００４】
そのような場合のはんだ付けは、一般に、はんだ浸漬方式のディップ装置により接合が行われる。このとき、はんだ材料を２５０〜２６０℃に加熱する必要があるために、電子部品の電極の温度も２５０〜２６０℃に達することがある。このため、電子部品の電子素子を電極に内部的に接合する接合部のはんだ材料の融点が２００〜２３０℃であると、電子部品を他の基板にはんだ付けする際に、電子素子と電極との接合部のはんだ材料が溶融するおそれがある。電子素子と電極との接合部のはんだ材料が溶融すると、短絡や断線が発生したり、電気特性に変化が生じたりして、最終製品に不良が発生する可能性がある。【０００５】
したがって、電子素子と電極との接合部のはんだ材料には、より高い融点のはんだ材料を使用することが要求される。そのようなはんだ材料として、融点が２７０℃以上である、Ｂｉ（ビスマス）と少量のＣｕ（銅）とを含むはんだ材料が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１３５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、Ｂｉを主成分とする融点２７０℃以上のはんだ材料を、電子素子と電極との接合部に使用すると、その接合部にクラックが入りやすくなり、接合の信頼性が低下するという問題が生じる。以下、その理由を詳しく説明する。【０００８】
電子素子が接続される電極等の材料には、高い導電性を持ち、且つ他の良導電性の金属と比較して安価であることから、一般に、Ｃｕが用いられている。【０００９】
しかし、Ｃｕは大気中に放置すると、時間の経過とともに酸化されて、酸化膜が厚くなっていく性質を持っている。このため、はんだ材料との良好な接合を得るためには、はんだによる接合の直前まで電極の表面が酸化しないように保護する必要がある。そのため、Ｃｕからなる電極の表面に、電解めっきによりＮｉ（ニッケル）層を形成し、電極の酸化を防ぐことが行われる。【００１０】
図８に、表面にＮｉ層が形成された電極を示す。図示例の電極１２０は、Ｃｕから構成されており、その表面には、酸化を防止するための厚さ１〜３μｍのＮｉ層１２２がめっきにより形成されている。【００１１】
図９に、上記電極に、はんだにより電子素子を接合した様子を示す。ここでは、Ｂｉを主成分とする融点２７０℃以上の合金からなるはんだ層１２４を含む接合部により、電子素子１２６と電極１２０とが接合されている。このとき、接合部を２７１℃以上に加熱すると、はんだ層１２４に含まれるＢｉと、電極１２０の表面のＮｉ層１２２とが反応して、Ｂｉ３Ｎｉからなる金属間化合物が形成される。ＢｉとＮｉとは反応性が高いために、接合部のほぼ全てのＮｉ層１２２が、Ｂｉ３Ｎｉからなる金属間化合物に変化する。このため、はんだ層１２４と電極１２０とは、Ｂｉ３Ｎｉからなる金属間化合物層１２８を間に挟んで接合された状態となる。【００１２】
Ｂｉ３Ｎｉは、硬くて脆い性質を有しているために、金属間化合物層１２８の厚みが増すと接合部にクラックが入りやすくなり、接合の信頼性が著しく低下する。【００１３】
本発明は、上記問題点に鑑みてなされたものであり、クラックが生じ難く、信頼性の高い、電子部品を構成する電子素子と、その電子部品を構成する電極と、を接合する接合構造、およびそのような接合構造を有する電子部品を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、電子部品を構成する電子素子と、前記電子部品を構成する電極と、を接合する接合構造であって、
前記電子素子と前記電極とを接合する、０．２〜６重量％の銅、０．０２〜０．２重量％のゲルマニウム、および９３．８〜９９．７８重量％のビスマスを含むはんだ層と、
前記はんだ層と、前記電極および前記電子素子の少なくとも一方と、の間に設けられるニッケル層と、
前記ニッケル層と前記はんだ層との間に設けられるバリア層とを含み、
前記バリア層は、前記はんだ層により前記電子素子と前記電極とを接合した後の平均厚みが、０．５〜４．５μｍである接合構造を提供する。【００１５】
本発明の好ましい形態においては、前記バリア層が、銀、金、パラジウム、アルミニウムおよびチタンよりなる群から選択される少なくとも１種を含む。【００１６】
本発明の別の好ましい形態においては、前記バリア層は、初期厚みが、１〜５μｍである。【００１７】
本発明の別の好ましい形態においては、前記はんだ層が、０．２〜４重量％の銅を含む。【００１８】
本発明の別の好ましい形態においては、前記はんだ層が、０．０２〜０．１重量％のゲルマニウムを含む。【００１９】
本発明の別の好ましい形態においては、前記電極が、銅を含む。【００２０】
本発明の別の好ましい形態においては、前記電子素子が、半導体素子である。【００２１】
本発明の別の好ましい形態においては、前記半導体素子が、Ｓｉ、ＳｉＣまたはＧａＮを含む。【００２２】
本発明の別の好ましい形態においては、前記電子部品が、パワートランジスタである。【００２３】
また、本発明は、電子素子を、はんだ層を含む接合部により電極に接合して構成される電子部品であって、
前記はんだ層は、０．２〜６重量％の銅、０．０２〜０．２重量％のゲルマニウム、および９３．８〜９９．７８重量％のビスマスを含み、
前記接合部が、さらに、前記はんだ層と、前記電極および前記電子素子の少なくとも一方と、の間にニッケル層を有するとともに、前記ニッケル層と前記はんだ層との間にバリア層を有し、
前記バリア層は、前記はんだ層により前記電子素子と前記電極とを接合した後の平均厚みが、０．５〜４．５μｍである電子部品を提供する。【００２４】
本発明の電子部品において、好ましい形態においては、前記バリア層は、初期厚みが、１〜５μｍである。
【発明の効果】
【００２５】
本発明においては、電子部品を構成する電子素子と、電子部品を構成する電極と、を接合する接合構造が、Ｂｉ（ビスマス）を主成分として含むはんだ材料からなるはんだ層と、Ｎｉ（ニッケル）層と、それらの間に介在されるバリア層とを含む。バリア層は、はんだ層により電子素子と電極とを接合した後の平均厚みが、０．５〜４．５μｍであり、これにより、はんだ層のＢｉと、Ｎｉ層のＮｉとが反応して、クラックの生じ易い、Ｂｉ３Ｎｉからなる金属間化合物が生成されるのを防止することができる。したがって、接合構造の信頼性を向上させることができる。【００２６】
はんだ層により電子素子と電極とを接合した後のバリア層の平均厚みを０．５〜４．５μｍとするために、バリア層の初期厚みは、１〜５μｍとするのが好ましい。これにより、接合の際にバリア層が消失してしまい、結果として、Ｂｉ３Ｎｉからなる金属間化合物が生成されてしまうのを確実に防止することができる。【００２７】
また、Ｂｉを主成分として含むはんだ材料が、０．０２〜０．２重量％のゲルマニウムを含んでいることから、酸化物の生成を顕著に抑制することが可能である（図２参照）。したがって、接合構造の信頼性をさらに向上させることができる。【００２８】
また、Ｂｉを主成分として含むはんだ材料は、２７０℃以上の融点を有する。一方、電子部品それ自体を他の基板等に実装する際に使用されるはんだ材料には、通常、融点が２００〜２３０℃のものが使用される。これにより、電子部品を他の基板等に実装するときの加熱により、電子素子を電極に接合するはんだ材料が溶融されるのを防止することができる。したがって、電子部品に、断線等の不良が発生するのを防止することができるという効果も奏し得る。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る接合構造の概略構成を示す一部断面図である。
【図２】はんだ材料に含まれるゲルマニウムと酸化物の生成量との関係を示すグラフである。
【図３】実施の形態１の接合構造の変形例の概略構成を示す一部断面図である。
【図４Ａ】本発明の一実施の形態に係る電子部品の概略構成を示す斜視図である。
【図４Ｂ】同上の電子部品の断面図である。
【図５】本発明の実施例および比較例における、はんだ付け時間とＢｉ３Ｎｉ層の厚みとの関係を示すグラフである。
【図６】本発明の実施例および比較例における、温度サイクル試験のサイクル数と不良品発生数との関係を示すグラフである。
【図７】従来の電子部品の概略構成を示す一部透視図である。
【図８】従来の電子部品の電極の概略構成を示す断面図である。
【図９】従来の電子部品の接合構造の概略構成を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、図面を参照して、本発明の実施の形態を説明する。
（実施の形態１）
図１に、本発明の実施の形態１に係る接合構造の概略構成を断面図により示す。図示例の接合構造１０は、図示しない電子部品を構成する電子素子１２を、その電子部品を構成する電極１４と接合するための接合構造である。なお、図１においては、電子素子１２は断面により示しておらず、概略形状を白抜きの図形により示している。
【００３１】
電子素子１２は、特に限定されないが、例えばＳｉ（珪素）素子、ＧａＮ（窒化ガリウム）素子、およびＳｉＣ（炭化珪素）素子とすることができる。電子素子１２が、これらの素子である場合には、電子部品は、トランジスタ、もしくはパワートランジスタ(一般に、最大コレクタ損失が１Ｗ以上のトランジスタ）として構成される。
電極１４は、Ｃｕ（銅）を主成分として含む。
【００３２】
接合構造１０は、電子素子１２と電極１４とを接合するためのはんだ層１６と、電極１４の表面に形成される、Ｎｉ（ニッケル）層１８と、はんだ層１６とＮｉ層１８との間に介在されるバリア層２０とを含んでいる。
【００３３】
はんだ層１６は、Ｂｉ（ビスマス）を９０％以上含む合金（はんだ材料）を使用して構成される。より詳しくは、はんだ層１６に使用されるはんだ材料には、０．２〜６重量％のＣｕ、０．０２〜０．２重量％のＧｅ（ゲルマニウム）、および９３．８〜９９．７８重量％のＢｉを含む合金を使用するのが好ましい。
【００３４】
上記はんだ材料における、より好ましいＣｕの含有量は、０．２〜４重量％であり、より好ましいＧｅの含有量は、０．０２〜０．１重量％である。Ｃｕの含有量を０．２重量％以上とすることによって、はんだ材料の良好な濡れ性を確保することができる。また、Ｃｕの含有量を４重量％以下とすることによって、はんだ層１６が約２７０℃に加熱された場合にも、溶融させないようにすることが可能となる。
【００３５】
また、Ｇｅの含有量を０．０２重量％以上とすることによって、酸化物の生成を顕著に抑制することができる。図２に、Ｇｅの含有量と、酸化物の生成量との関係を示す。
一方、Ｇｅの含有量を０．１重量％以下とすることによって、コストの上昇を抑えることができる。
【００３６】
また、上記組成の合金を材料とするはんだ層１６は、融点が２７０〜２７５℃であるので、電子部品を他の基板等に実装するときに、はんだ層１６が溶融して、断線等の不具合が発生するのを防止することができる。電子部品を基板等に実装するときに使用されるはんだ材料の融点は、通常、２００〜２３０℃だからである。
【００３７】
Ｎｉ層１８は、Ｃｕからなる電極１４が酸化するのを防止するために設けられる層であり、Ｎｉメッキにより形成することができる。
バリア層２０は、Ｎｉ層１８を構成するＮｉと、はんだ層１６に含まれるＢｉとが反応して、Ｂｉ３Ｎｉからなる金属間化合物が生成されるのを防ぐために設けられる層である。バリア層２０は、Ｂｉとの間に化合物を作らない材料から構成することができる。そのような、材料として、Ａｇ（銀）、Ａｕ（金）、Ｐｄ（パラジウム）、Ａｌ（アルミニウム）およびＴｉ（チタン）を挙げることができる。これらの中でも、酸化しにくく、濡れ性が良好であるという観点から、Ａｇ、ＡｕおよびＴｉが好ましく、さらに、コストおよびＢｉとの接合性を考慮すると、Ａｇが最も好ましい。
【００３８】
バリア層２０は、はんだ層１６による接合を行った後の平均厚みが、０．５〜４．５μｍとなるように形成する。このため、はんだ層１６による接合（いわゆるはんだ付け）が行われる以前のバリア層２０の初期厚みは１〜５μｍであるのが好ましい。バリア層２０の初期厚みを１μｍ以上とすることによって、はんだ層１６による接合を行う際に、バリア層２０が熱等の影響により消失してしまうのを避けることができる。また、バリア層２０の初期厚みを５μｍ以下とすることによって、コストが上昇するのを避けることができる。
【００３９】
ここで、はんだ層１６による接合を行った後のバリア層２０の平均厚みは、接合後の試料を、断面が見えるように精密切断機により切断し、研磨装置により切断面を平滑化した後、電子顕微鏡により切断面を例えば３０００倍に拡大し、任意の複数箇所（例えば１０箇所）の厚みを測定し、その平均値を算出することにより測定することができる。バリア層２０の初期厚みも同様にして測定することができる。
【００４０】
Ｂｉとバリア層２０を構成する金属とが化合物を作ることはないために、Ｂｉとバリア層２０を構成する金属との接合は、Ｂｉおよびバリア層２０を構成する金属の拡散が徐々に進むことにより行われる。このため、ＢｉとＮｉとの場合のように、接合界面に短時間で金属間化合物の層を生成することはない。
【００４１】
以上説明したように、Ｎｉ層１８と、はんだ層１６との間に、はんだ層１６による接合を行った後の平均厚みが、０．５〜４．５μｍとなるように例えばＡｇからなるバリア層２０を形成することにより、Ｂｉ３Ｎｉからなる金属間化合物が生成されるのを確実に防止することができる。
【００４２】
ここで、バリア層２０は、電極１４側のみに設けられるものではない。図３に示すように、電子素子１２の表面にＮｉ層２２が設けられる場合には、バリア層２４を、はんだ層１６と、電子素子１２側のＮｉ層２２との間に設けることができる。これにより、電子素子１２の表面のＮｉ層２２と、はんだ層１６のＢｉとが反応して、Ｂｉ３Ｎｉからなる金属間化合物が生成されるのを防止することができる。
【００４３】
次に、本発明の実施例を説明する。本発明は、以下の実施例に限定されるものではない。
（実施例）
電子部品として、図４Ａおよび図４Ｂに示す、ＩＧＢＴディスクリート・トランジスタからなるトランジスタ３０を作成した。図４Ａは、トランジスタ３０の斜視図であり、図４Ｂは、図４ＡのIVＢ−IVＢ線による断面図である。
【００４４】
トランジスタ３０は、電子素子１２であるＳｉ素子３２と、Ｓｉ素子３２と接合される電極であるリードフレーム３４と、他の電極とを含んでいる。リードフレーム３４は、Ｃｕを主成分として構成している。Ｓｉ素子３２は、複数（図では４つ）の端子を有している。Ｓｉ素子３２の１つの端子は、接合部３６によりリードフレーム３４に直接的に接合している。
Ｓｉ素子３２の他の端子は、アルミニウム製のワイヤ３８により他の電極とそれぞれ接続している。また、Ｓｉ素子３２は、図示しないエポキシ樹脂のモールド体により封止して、保護している。
【００４５】
また、トランジスタ３０は、各外部端子４２、４４および４６が、融点が２３０℃以下のはんだ材料により図示しない他の基板の電極と接合されることにより、その基板に実装されて、使用される。
接合部３６は、はんだ層１６と、リードフレーム３４の表面に形成されたＮｉ層１８と、Ｎｉ層１８の上に形成されたバリア層２０とを含む。
【００４６】
はんだ層１６は、９９．１４重量％のＢｉと、０．８重量％のＣｕと、０．０６重量％のＧｅと、不可避的不純物とを含む、融点が２７４℃のはんだ材料から構成した。はんだ層１６の厚みは４０μｍとした。
Ｎｉ層１８の厚みは２μｍとした。バリア層２０は、Ａｇめっきにより、厚みが３μｍとなるように形成した。
【００４７】
はんだ層１６による接合は、はんだ付け時間を、５秒(実施例１）、１０秒(実施例２）、２０秒(実施例３）および３０秒(実施例４）の４通りとし、その４通りのはんだ付け時間で各１０個のトランジスタ３０を作製した。ここで、はんだ付け時間とは、はんだ材料が溶融した時点から、その温度が融点を下回るまでの時間をいう。また、はんだ付け温度（はんだ材料温度）は、はんだ付け時間に応じて調節した。
以上のようにして、計４０個のトランジスタ３０からなる試験体を作製した。そして、それらの試験体について、接合部３６におけるＢｉ３Ｎｉの生成の有無を調べた。その結果を、図５のグラフに示す。
【００４８】
また、上記実施例１〜４のトランジスタ３０について、接合信頼性試験を温度サイクル試験により実施した。その試験内容は、１５０℃および−６５℃の各雰囲気下で、トランジスタ３０を、それぞれ３０分間ずつ保持することを１サイクルとして、１００サイクル、２００サイクル、３００サイクル、４００サイクルおよび５００サイクルの１００サイクル毎に、接合不良が発生した試験体の数を計数した。その結果を、図６のグラフに示す。ここで、接合不良とは、接合部に亀裂等が発生し、導通がない状態をいう。
【００４９】
（比較例）
Ｎｉ層１８とはんだ層１６との間にバリア層２０を設けなかったこと以外は上記実施例と同様にして、ＩＧＢＴディスクリート・トランジスタからなる試験体を作製した。このとき、はんだ付け時間は、５秒(比較例１）、１０秒(比較例２）、２０秒(比較例３）および３０秒(比較例４）の４通りとし、その４通りのはんだ付け時間で各１０個の試験体を作製した。そして、それらの試験体に対して、上記実施例に対して行ったのと同様の方法で、接合部におけるＢｉ３Ｎｉの生成の有無を調べるとともに、接合信頼性試験を行った。その結果を、図５および図６に示す。
【００５０】
（評価）
図５に示すように、Ｎｉ層１８とはんだ層１６との間にバリア層２０を設けた実施例１〜４においては、はんだ付け時間を３０秒に設定しても、Ｂｉ３Ｎｉからなる金属間化合物が生成されたものは存在しなかった。これに対して、バリア層２０を設けていない比較例においては、全ての比較例１〜４において、Ｂｉ３Ｎｉからなる金属間化合物層が形成された。
【００５１】
金属間化合物層の平均の厚みは８μｍであり、その結果は、４０μｍのはんだ層１６のうち、２０％が、硬くて脆い金属間化合物層に変化したことを示す。また、このことは、金属間化合物層は応力緩和層として機能しないために、接合の信頼性を維持するように応力緩和層として機能するはんだ層が、元の８０％である３２μｍに減少してしまうことを意味している。
【００５２】
以上の結果、十分な厚みのＡｇを含むバリア層２０を、Ｎｉ層１８とはんだ層１６との間に形成しておくことにより、Ｂｉ３Ｎｉからなる金属間化合物の生成を防止して、接合の信頼性を向上させ得ることが分かる。
【００５３】
また、図６から明らかなように、Ｎｉ層１８とはんだ層１６との間にバリア層２０を設けていない比較例１〜４においては、２００サイクルの温度サイクル試験により接合不良が発生している。そして、サイクル数が増加するのにしたがって、不良品の発生個数が増大し、５００サイクルの温度サイクル試験においては、４０個中、２７個の試験体に接合不良が発生した。
【００５４】
これに対して、Ｎｉ層１８とはんだ層１６との間にバリア層２０を設けた実施例１〜４においては、５００サイクルの温度サイクル試験においても、接合不良の発生した試験体はなかった。
【００５５】
以上の結果により、Ｎｉ層１８とはんだ層１６との間に、初期厚みが１〜５μｍのバリア層２０を設けることによって、接合の信頼性が各段に向上することが分かる。
【産業上の利用可能性】
【００５６】
本発明によれば、電子部品を構成する電子素子と電極との接合構造の信頼性が向上される。したがって、本発明は、トランジスタ、ＳＯＰ、ＱＦＰ、ＣＳＰ、チップインダクタおよびコンデンサなどの電子製品に好適に適用することができる。
【符号の説明】
【００５７】
１０  接合構造
１２  電子素子
１４  電極
１６  はんだ層
１８、２２  Ｎｉ層
２０、２４  バリア層
【図１】
2009157130.tif 000003
【図２】
2009157130.tif 000004
【図３】
2009157130.tif 000005
【図４Ａ】
2009157130.tif 000006
【図４Ｂ】
2009157130.tif 000007
【図５】
2009157130.tif 000008
【図６】
2009157130.tif 000009
【図７】
2009157130.tif 000010
【図８】
2009157130.tif 000011
【図９】
2009157130.tif 000012
【手続補正書】
【提出日】平成22年6月15日(2010.6.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合構造に関し、特に電子部品を構成する電子素子と、電子部品を構成する電極と、を接合する接合構造の耐久性を向上させる技術に関する。
【背景技術】
【０００２】
パワートランジスタ等の電子部品は、半導体素子等の電子素子を少なくとも１つの電極に直接的に接合して構成されるものが多い。
図７に、従来のパワートランジスタの一例を、筐体の一部を透視した一部透視図により示す。図示例のトランジスタ１００は、筐体１０２の内部に半導体素子１０４が配され、その半導体素子１０４は１つの電極１０６に直接的に接合されている。また、半導体素子１０４は、他の２つの電極１０８および１１０にワイヤにより接続されている。このような従来のパワートランジスタにおいて、半導体素子１０４を上記１つの電極に直接的に接合するための接合部には、はんだが使用されるのが通常である。
【０００３】
また、パワートランジスタ等の電子部品それ自体を他の基板に実装するための接合部にもはんだが使用される。パワートランジスタ等の電子部品を他の基板に実装するためのはんだ材料には、融点が２００〜２３０℃であるはんだ材料を使用することが多い。
【０００４】
そのような場合のはんだ付けは、一般に、はんだ浸漬方式のディップ装置により接合が行われる。このとき、はんだ材料を２５０〜２６０℃に加熱する必要があるために、電子部品の電極の温度も２５０〜２６０℃に達することがある。このため、電子部品の電子素子を電極に内部的に接合する接合部のはんだ材料の融点が２００〜２３０℃であると、電子部品を他の基板にはんだ付けする際に、電子素子と電極との接合部のはんだ材料が溶融するおそれがある。電子素子と電極との接合部のはんだ材料が溶融すると、短絡や断線が発生したり、電気特性に変化が生じたりして、最終製品に不良が発生する可能性がある。
【０００５】
したがって、電子素子と電極との接合部のはんだ材料には、より高い融点のはんだ材料を使用することが要求される。そのようなはんだ材料として、融点が２７０℃以上である、Ｂｉ（ビスマス）と少量のＣｕ（銅）とを含むはんだ材料が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１３５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、Ｂｉを主成分とする融点２７０℃以上のはんだ材料を、電子素子と電極との接合部に使用すると、その接合部にクラックが入りやすくなり、接合の信頼性が低下するという問題が生じる。以下、その理由を詳しく説明する。
【０００８】
電子素子が接続される電極等の材料には、高い導電性を持ち、且つ他の良導電性の金属と比較して安価であることから、一般に、Ｃｕが用いられている。
【０００９】
しかし、Ｃｕは大気中に放置すると、時間の経過とともに酸化されて、酸化膜が厚くなっていく性質を持っている。このため、はんだ材料との良好な接合を得るためには、はんだによる接合の直前まで電極の表面が酸化しないように保護する必要がある。そのため、Ｃｕからなる電極の表面に、電解めっきによりＮｉ（ニッケル）層を形成し、電極の酸化を防ぐことが行われる。
【００１０】
図８に、表面にＮｉ層が形成された電極を示す。図示例の電極１２０は、Ｃｕから構成されており、その表面には、酸化を防止するための厚さ１〜３μｍのＮｉ層１２２がめっきにより形成されている。
【００１１】
図９に、上記電極に、はんだにより電子素子を接合した様子を示す。ここでは、Ｂｉを主成分とする融点２７０℃以上の合金からなるはんだ層１２４を含む接合部により、電子素子１２６と電極１２０とが接合されている。このとき、接合部を２７１℃以上に加熱すると、はんだ層１２４に含まれるＢｉと、電極１２０の表面のＮｉ層１２２とが反応して、Ｂｉ３Ｎｉからなる金属間化合物が形成される。ＢｉとＮｉとは反応性が高いために、接合部のほぼ全てのＮｉ層１２２が、Ｂｉ３Ｎｉからなる金属間化合物に変化する。このため、はんだ層１２４と電極１２０とは、Ｂｉ３Ｎｉからなる金属間化合物層１２８を間に挟んで接合された状態となる。
【００１２】
Ｂｉ３Ｎｉは、硬くて脆い性質を有しているために、金属間化合物層１２８の厚みが増すと接合部にクラックが入りやすくなり、接合の信頼性が著しく低下する。
【００１３】
本発明は、上記問題点に鑑みてなされたものであり、クラックが生じ難く、信頼性の高い、電子部品を構成する電子素子と、その電子部品を構成する電極と、を接合する接合構造、およびそのような接合構造を有する電子部品を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、電子部品を構成する電子素子と、前記電子部品を構成する電極と、を接合する接合構造であって、
前記電子素子と前記電極とを接合する、０．２〜６重量％の銅、０．０２〜０．２重量％のゲルマニウム、および９３．８〜９９．７８重量％のビスマスを含むはんだ層と、
前記はんだ層と、前記電極および前記電子素子の少なくとも一方と、の間に設けられるニッケル層と、
前記ニッケル層と前記はんだ層との間に設けられるバリア層とを含み、
前記バリア層は、前記はんだ層により前記電子素子と前記電極とを接合した後の平均厚みが、０．５〜４．５μｍである接合構造を提供する。
【００１５】
本発明の好ましい形態においては、前記バリア層が、銀、金、パラジウム、アルミニウムおよびチタンよりなる群から選択される少なくとも１種を含む。
【００１６】
本発明の別の好ましい形態においては、前記バリア層は、初期厚みが、１〜５μｍである。
【００１７】
本発明の別の好ましい形態においては、前記はんだ層が、０．２〜４重量％の銅を含む。
【００１８】
本発明の別の好ましい形態においては、前記はんだ層が、０．０２〜０．１重量％のゲルマニウムを含む。
【００１９】
本発明の別の好ましい形態においては、前記電極が、銅を含む。
【００２０】
本発明の別の好ましい形態においては、前記電子素子が、半導体素子である。
【００２１】
本発明の別の好ましい形態においては、前記半導体素子が、Ｓｉ、ＳｉＣまたはＧａＮを含む。
【００２２】
本発明の別の好ましい形態においては、前記電子部品が、パワートランジスタである。
【００２３】
また、本発明は、電子素子を、はんだ層を含む接合部により電極に接合して構成される電子部品であって、
前記はんだ層は、０．２〜６重量％の銅、０．０２〜０．２重量％のゲルマニウム、および９３．８〜９９．７８重量％のビスマスを含み、
前記接合部が、さらに、前記はんだ層と、前記電極および前記電子素子の少なくとも一方と、の間にニッケル層を有するとともに、前記ニッケル層と前記はんだ層との間にバリア層を有し、
前記バリア層は、前記はんだ層により前記電子素子と前記電極とを接合した後の平均厚みが、０．５〜４．５μｍである電子部品を提供する。
【００２４】
本発明の電子部品において、好ましい形態においては、前記バリア層は、初期厚みが、１〜５μｍである。
【発明の効果】
【００２５】
本発明においては、電子部品を構成する電子素子と、電子部品を構成する電極と、を接合する接合構造が、Ｂｉ（ビスマス）を主成分として含むはんだ材料からなるはんだ層と、Ｎｉ（ニッケル）層と、それらの間に介在されるバリア層とを含む。バリア層は、はんだ層により電子素子と電極とを接合した後の平均厚みが、０．５〜４．５μｍであり、これにより、はんだ層のＢｉと、Ｎｉ層のＮｉとが反応して、クラックの生じ易い、Ｂｉ３Ｎｉからなる金属間化合物が生成されるのを防止することができる。したがって、接合構造の信頼性を向上させることができる。
【００２６】
はんだ層により電子素子と電極とを接合した後のバリア層の平均厚みを０．５〜４．５μｍとするために、バリア層の初期厚みは、１〜５μｍとするのが好ましい。これにより、接合の際にバリア層が消失してしまい、結果として、Ｂｉ３Ｎｉからなる金属間化合物が生成されてしまうのを確実に防止することができる。
【００２７】
また、Ｂｉを主成分として含むはんだ材料が、０．０２〜０．２重量％のゲルマニウムを含んでいることから、酸化物の生成を顕著に抑制することが可能である（図２参照）。したがって、接合構造の信頼性をさらに向上させることができる。
【００２８】
また、Ｂｉを主成分として含むはんだ材料は、２７０℃以上の融点を有する。一方、電子部品それ自体を他の基板等に実装する際に使用されるはんだ材料には、通常、融点が２００〜２３０℃のものが使用される。これにより、電子部品を他の基板等に実装するときの加熱により、電子素子を電極に接合するはんだ材料が溶融されるのを防止することができる。したがって、電子部品に、断線等の不良が発生するのを防止することができるという効果も奏し得る。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る接合構造の概略構成を示す一部断面図である。
【図２】はんだ材料に含まれるゲルマニウムと酸化物の生成量との関係を示すグラフである。
【図３】実施の形態１の接合構造の変形例の概略構成を示す一部断面図である。
【図４Ａ】本発明の一実施の形態に係る電子部品の概略構成を示す斜視図である。
【図４Ｂ】同上の電子部品の断面図である。
【図５】本発明の実施例および比較例における、はんだ付け時間とＢｉ３Ｎｉ層の厚みとの関係を示すグラフである。
【図６】本発明の実施例および比較例における、温度サイクル試験のサイクル数と不良品発生数との関係を示すグラフである。
【図７】従来の電子部品の概略構成を示す一部透視図である。
【図８】従来の電子部品の電極の概略構成を示す断面図である。
【図９】従来の電子部品の接合構造の概略構成を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、図面を参照して、本発明の実施の形態を説明する。
（実施の形態１）
図１に、本発明の実施の形態１に係る接合構造の概略構成を断面図により示す。図示例の接合構造１０は、図示しない電子部品を構成する電子素子１２を、その電子部品を構成する電極１４と接合するための接合構造である。なお、図１においては、電子素子１２は断面により示しておらず、概略形状を白抜きの図形により示している。
【００３１】
電子素子１２は、特に限定されないが、例えばＳｉ（珪素）素子、ＧａＮ（窒化ガリウム）素子、およびＳｉＣ（炭化珪素）素子とすることができる。電子素子１２が、これらの素子である場合には、電子部品は、トランジスタ、もしくはパワートランジスタ(一般に、最大コレクタ損失が１Ｗ以上のトランジスタ）として構成される。
電極１４は、Ｃｕ（銅）を主成分として含む。
【００３２】
接合構造１０は、電子素子１２と電極１４とを接合するためのはんだ層１６と、電極１４の表面に形成される、Ｎｉ（ニッケル）層１８と、はんだ層１６とＮｉ層１８との間に介在されるバリア層２０とを含んでいる。
【００３３】
はんだ層１６は、Ｂｉ（ビスマス）を９０％以上含む合金（はんだ材料）を使用して構成される。より詳しくは、はんだ層１６に使用されるはんだ材料には、０．２〜６重量％のＣｕ、０．０２〜０．２重量％のＧｅ（ゲルマニウム）、および９３．８〜９９．７８重量％のＢｉを含む合金を使用するのが好ましい。
【００３４】
上記はんだ材料における、より好ましいＣｕの含有量は、０．２〜４重量％であり、より好ましいＧｅの含有量は、０．０２〜０．１重量％である。Ｃｕの含有量を０．２重量％以上とすることによって、はんだ材料の良好な濡れ性を確保することができる。また、Ｃｕの含有量を４重量％以下とすることによって、はんだ層１６が約２７０℃に加熱された場合にも、溶融させないようにすることが可能となる。
【００３５】
また、Ｇｅの含有量を０．０２重量％以上とすることによって、酸化物の生成を顕著に抑制することができる。図２に、Ｇｅの含有量と、酸化物の生成量との関係を示す。
一方、Ｇｅの含有量を０．１重量％以下とすることによって、コストの上昇を抑えることができる。
【００３６】
また、上記組成の合金を材料とするはんだ層１６は、融点が２７０〜２７５℃であるので、電子部品を他の基板等に実装するときに、はんだ層１６が溶融して、断線等の不具合が発生するのを防止することができる。電子部品を基板等に実装するときに使用されるはんだ材料の融点は、通常、２００〜２３０℃だからである。
【００３７】
Ｎｉ層１８は、Ｃｕからなる電極１４が酸化するのを防止するために設けられる層であり、Ｎｉメッキにより形成することができる。
バリア層２０は、Ｎｉ層１８を構成するＮｉと、はんだ層１６に含まれるＢｉとが反応して、Ｂｉ３Ｎｉからなる金属間化合物が生成されるのを防ぐために設けられる層である。バリア層２０は、Ｂｉとの間に化合物を作らない材料から構成することができる。そのような、材料として、Ａｇ（銀）、Ａｕ（金）、Ｐｄ（パラジウム）、Ａｌ（アルミニウム）およびＴｉ（チタン）を挙げることができる。これらの中でも、酸化しにくく、濡れ性が良好であるという観点から、Ａｇ、ＡｕおよびＴｉが好ましく、さらに、コストおよびＢｉとの接合性を考慮すると、Ａｇが最も好ましい。
【００３８】
バリア層２０は、はんだ層１６による接合を行った後の平均厚みが、０．５〜４．５μｍとなるように形成する。このため、はんだ層１６による接合（いわゆるはんだ付け）が行われる以前のバリア層２０の初期厚みは１〜５μｍであるのが好ましい。バリア層２０の初期厚みを１μｍ以上とすることによって、はんだ層１６による接合を行う際に、バリア層２０が熱等の影響により消失してしまうのを避けることができる。また、バリア層２０の初期厚みを５μｍ以下とすることによって、コストが上昇するのを避けることができる。
【００３９】
ここで、はんだ層１６による接合を行った後のバリア層２０の平均厚みは、接合後の試料を、断面が見えるように精密切断機により切断し、研磨装置により切断面を平滑化した後、電子顕微鏡により切断面を例えば３０００倍に拡大し、任意の複数箇所（例えば１０箇所）の厚みを測定し、その平均値を算出することにより測定することができる。バリア層２０の初期厚みも同様にして測定することができる。
【００４０】
Ｂｉとバリア層２０を構成する金属とが化合物を作ることはないために、Ｂｉとバリア層２０を構成する金属との接合は、Ｂｉおよびバリア層２０を構成する金属の拡散が徐々に進むことにより行われる。このため、ＢｉとＮｉとの場合のように、接合界面に短時間で金属間化合物の層を生成することはない。
【００４１】
以上説明したように、Ｎｉ層１８と、はんだ層１６との間に、はんだ層１６による接合を行った後の平均厚みが、０．５〜４．５μｍとなるように例えばＡｇからなるバリア層２０を形成することにより、Ｂｉ３Ｎｉからなる金属間化合物が生成されるのを確実に防止することができる。
【００４２】
ここで、バリア層２０は、電極１４側のみに設けられるものではない。図３に示すように、電子素子１２の表面にＮｉ層２２が設けられる場合には、バリア層２４を、はんだ層１６と、電子素子１２側のＮｉ層２２との間に設けることができる。これにより、電子素子１２の表面のＮｉ層２２と、はんだ層１６のＢｉとが反応して、Ｂｉ３Ｎｉからなる金属間化合物が生成されるのを防止することができる。
【００４３】
次に、本発明の実施例を説明する。本発明は、以下の実施例に限定されるものではない。
（実施例）
電子部品として、図４Ａおよび図４Ｂに示す、ＩＧＢＴディスクリート・トランジスタからなるトランジスタ３０を作成した。図４Ａは、トランジスタ３０の斜視図であり、図４Ｂは、図４ＡのIVＢ−IVＢ線による断面図である。
【００４４】
トランジスタ３０は、電子素子１２であるＳｉ素子３２と、Ｓｉ素子３２と接合される電極であるリードフレーム３４と、他の電極とを含んでいる。リードフレーム３４は、Ｃｕを主成分として構成している。Ｓｉ素子３２は、複数（図では４つ）の端子を有している。Ｓｉ素子３２の１つの端子は、接合部３６によりリードフレーム３４に直接的に接合している。
Ｓｉ素子３２の他の端子は、アルミニウム製のワイヤ３８により他の電極とそれぞれ接続している。また、Ｓｉ素子３２は、図示しないエポキシ樹脂のモールド体により封止して、保護している。
【００４５】
また、トランジスタ３０は、各外部端子４２、４４および４６が、融点が２３０℃以下のはんだ材料により図示しない他の基板の電極と接合されることにより、その基板に実装されて、使用される。
接合部３６は、はんだ層１６と、リードフレーム３４の表面に形成されたＮｉ層１８と、Ｎｉ層１８の上に形成されたバリア層２０とを含む。
【００４６】
はんだ層１６は、９９．１４重量％のＢｉと、０．８重量％のＣｕと、０．０６重量％のＧｅと、不可避的不純物とを含む、融点が２７４℃のはんだ材料から構成した。はんだ層１６の厚みは４０μｍとした。
Ｎｉ層１８の厚みは２μｍとした。バリア層２０は、Ａｇめっきにより、厚みが３μｍとなるように形成した。
【００４７】
はんだ層１６による接合は、はんだ付け時間を、５秒(実施例１）、１０秒(実施例２）、２０秒(実施例３）および３０秒(実施例４）の４通りとし、その４通りのはんだ付け時間で各１０個のトランジスタ３０を作製した。ここで、はんだ付け時間とは、はんだ材料が溶融した時点から、その温度が融点を下回るまでの時間をいう。また、はんだ付け温度（はんだ材料温度）は、はんだ付け時間に応じて調節した。
以上のようにして、計４０個のトランジスタ３０からなる試験体を作製した。そして、それらの試験体について、接合部３６におけるＢｉ３Ｎｉの生成の有無を調べた。その結果を、図５のグラフに示す。
【００４８】
また、上記実施例１〜４のトランジスタ３０について、接合信頼性試験を温度サイクル試験により実施した。その試験内容は、１５０℃および−６５℃の各雰囲気下で、トランジスタ３０を、それぞれ３０分間ずつ保持することを１サイクルとして、１００サイクル、２００サイクル、３００サイクル、４００サイクルおよび５００サイクルの１００サイクル毎に、接合不良が発生した試験体の数を計数した。その結果を、図６のグラフに示す。ここで、接合不良とは、接合部に亀裂等が発生し、導通がない状態をいう。
【００４９】
（比較例）
Ｎｉ層１８とはんだ層１６との間にバリア層２０を設けなかったこと以外は上記実施例と同様にして、ＩＧＢＴディスクリート・トランジスタからなる試験体を作製した。このとき、はんだ付け時間は、５秒(比較例１）、１０秒(比較例２）、２０秒(比較例３）および３０秒(比較例４）の４通りとし、その４通りのはんだ付け時間で各１０個の試験体を作製した。そして、それらの試験体に対して、上記実施例に対して行ったのと同様の方法で、接合部におけるＢｉ３Ｎｉの生成の有無を調べるとともに、接合信頼性試験を行った。その結果を、図５および図６に示す。
【００５０】
（評価）
図５に示すように、Ｎｉ層１８とはんだ層１６との間にバリア層２０を設けた実施例１〜４においては、はんだ付け時間を３０秒に設定しても、Ｂｉ３Ｎｉからなる金属間化合物が生成されたものは存在しなかった。これに対して、バリア層２０を設けていない比較例においては、全ての比較例１〜４において、Ｂｉ３Ｎｉからなる金属間化合物層が形成された。
【００５１】
金属間化合物層の平均の厚みは８μｍであり、その結果は、４０μｍのはんだ層１６のうち、２０％が、硬くて脆い金属間化合物層に変化したことを示す。また、このことは、金属間化合物層は応力緩和層として機能しないために、接合の信頼性を維持するように応力緩和層として機能するはんだ層が、元の８０％である３２μｍに減少してしまうことを意味している。
【００５２】
以上の結果、十分な厚みのＡｇを含むバリア層２０を、Ｎｉ層１８とはんだ層１６との間に形成しておくことにより、Ｂｉ３Ｎｉからなる金属間化合物の生成を防止して、接合の信頼性を向上させ得ることが分かる。
【００５３】
また、図６から明らかなように、Ｎｉ層１８とはんだ層１６との間にバリア層２０を設けていない比較例１〜４においては、２００サイクルの温度サイクル試験により接合不良が発生している。そして、サイクル数が増加するのにしたがって、不良品の発生個数が増大し、５００サイクルの温度サイクル試験においては、４０個中、２７個の試験体に接合不良が発生した。
【００５４】
これに対して、Ｎｉ層１８とはんだ層１６との間にバリア層２０を設けた実施例１〜４においては、５００サイクルの温度サイクル試験においても、接合不良の発生した試験体はなかった。
【００５５】
以上の結果により、Ｎｉ層１８とはんだ層１６との間に、初期厚みが１〜５μｍのバリア層２０を設けることによって、接合の信頼性が各段に向上することが分かる。
【産業上の利用可能性】
【００５６】
本発明によれば、電子部品を構成する電子素子と電極との接合構造の信頼性が向上される。したがって、本発明は、トランジスタ、ＳＯＰ、ＱＦＰ、ＣＳＰ、チップインダクタおよびコンデンサなどの電子製品に好適に適用することができる。
【符号の説明】
【００５７】
１０  接合構造
１２  電子素子
１４  電極
１６  はんだ層
１８、２２  Ｎｉ層
２０、２４  バリア層
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子部品を構成する電子素子と、前記電子部品を構成する電極と、を接合する接合構造であって、
前記電子素子と前記電極とを接合する、０．２〜６重量％の銅、０．０２〜０．２重量％のゲルマニウム、および９３．８〜９９．７８重量％のビスマスを含むはんだ層と、
前記はんだ層と、前記電極および前記電子素子の少なくとも一方と、の間に設けられるニッケル層と、
前記ニッケル層と前記はんだ層との間に設けられるバリア層とを含み、
前記バリア層は、前記はんだ層により前記電子素子と前記電極とを接合した後の平均厚みが、０．５〜４．５μｍである接合構造。
【請求項２】
前記バリア層が、銀、金、パラジウム、アルミニウムおよびチタンよりなる群から選択される少なくとも１種を含む請求項１記載の接合構造。
【請求項３】
前記バリア層は、初期厚みが、１〜５μｍである請求項１記載の接合構造。
【請求項４】
前記はんだ層が、０．２〜４重量％の銅を含む請求項１記載の接合構造。
【請求項５】
前記はんだ層が、０．０２〜０．１重量％のゲルマニウムを含む請求項１記載の接合構造。
【請求項６】
前記電極が、銅を含む請求項１記載の接合構造。
【請求項７】
前記電子素子が、半導体素子である請求項１記載の接合構造。
【請求項８】
前記半導体素子が、Ｓｉ、ＳｉＣまたはＧａＮを含む請求項７記載の接合構造。
【請求項９】
前記電子部品が、パワートランジスタである請求項８記載の接合構造。
【請求項１０】
電子素子を、はんだ層を含む接合部により電極に接合して構成される電子部品であって、
前記はんだ層は、０．２〜６重量％の銅、０．０２〜０．２重量％のゲルマニウム、および９３．８〜９９．７８重量％のビスマスを含み、
前記接合部が、さらに、前記はんだ層と、前記電極および前記電子素子の少なくとも一方と、の間にニッケル層を有するとともに、前記ニッケル層と前記はんだ層との間にバリア層を有し、
前記バリア層は、前記はんだ層により前記電子素子と前記電極とを接合した後の平均厚みが、０．５〜４．５μｍである電子部品。
【請求項１１】
前記バリア層は、初期厚みが、１〜５μｍである請求項１０記載の電子部品。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009157130.tif 000013
【図２】
2009157130.tif 000014
【図３】
2009157130.tif 000015
【図４Ａ】
2009157130.tif 000016
【図４Ｂ】
2009157130.tif 000017
【図５】
2009157130.tif 000018
【図６】
2009157130.tif 000019
【図７】
2009157130.tif 000020
【図８】
2009157130.tif 000021
【図９】
2009157130.tif 000022
【手続補正書】
【提出日】平成22年7月2日(2010.7.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
上記目的を達成するために、本発明は、電子部品内部の電子素子と、前記電子部品の電極と、前記電子素子と前記電極との接合部と、を有する接合構造であって、
前記接合部は、前記電子素子と前記電極との間に位置する、０．２〜６重量％の銅と、０．０２〜０．２重量％のゲルマニウムと、９３．８〜９９．７８重量％のビスマスとを含むはんだ層と、
前記はんだ層と前記電子素子との間及び前記はんだ層と前記電極との間の少なく一方に位置するニッケル層と、
前記ニッケル層と前記はんだ層との間に位置するバリア層と、を含み、
前記バリア層の平均厚みが、０．５〜４．５μｍである接続構造を提供する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、本発明は、電子素子と、電極と、前記電子素子と前記電極との接合部と、からなる電子部品であって、
前記接合部は、前記電子素子と前記電極との間に位置する、０．２〜６重量％の銅と、０．０２〜０．２重量％のゲルマニウムと、９３．８〜９９．７８重量％のビスマスとを含むはんだ層と、
前記はんだ層と前記電子素子との間及び前記はんだ層と前記電極との間の少なく一方に位置するニッケル層と、
前記ニッケル層と前記はんだ層との間に位置するバリア層と、からなり、
前記バリア層は、平均膜厚０．５〜４．５μｍである電子部品を提供する。 
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子部品内部の電子素子と、前記電子部品の電極と、前記電子素子と前記電極との接合部と、を有する接合構造であって、
前記接合部は、前記電子素子と前記電極との間に位置する、０．２〜６重量％の銅と、０．０２〜０．２重量％のゲルマニウムと、９３．８〜９９．７８重量％のビスマスとを含むはんだ層と、
前記はんだ層と前記電子素子との間及び前記はんだ層と前記電極との間の少なく一方に位置するニッケル層と、
前記ニッケル層と前記はんだ層との間に位置するバリア層と、を含み、
前記バリア層の平均厚みが、０．５〜４．５μｍである接続構造。
【請求項２】
前記バリア層が、銀、金、パラジウム、アルミニウムおよびチタンよりなる群から選択される少なくとも１種を含む請求項１記載の接合構造。
【請求項３】
前記バリア層は、初期厚みが、１〜５μｍである請求項１記載の接合構造。
【請求項４】
前記はんだ層が、０．２〜４重量％の銅を含む請求項１記載の接合構造。
【請求項５】
前記はんだ層が、０．０２〜０．１重量％のゲルマニウムを含む請求項１記載の接合構造。
【請求項６】
前記電極が、銅を含む請求項１記載の接合構造。
【請求項７】
前記電子素子が、半導体素子である請求項１記載の接合構造。
【請求項８】
前記半導体素子が、Ｓｉ、ＳｉＣまたはＧａＮを含む請求項７記載の接合構造。
【請求項９】
前記電子部品が、パワートランジスタである請求項８記載の接合構造。
【請求項１０】
電子素子と、電極と、前記電子素子と前記電極との接合部と、からなる電子部品であって、
前記接合部は、前記電子素子と前記電極との間に位置する、０．２〜６重量％の銅と、０．０２〜０．２重量％のゲルマニウムと、９３．８〜９９．７８重量％のビスマスとを含むはんだ層と、
前記はんだ層と前記電子素子との間及び前記はんだ層と前記電極との間の少なく一方に位置するニッケル層と、
前記ニッケル層と前記はんだ層との間に位置するバリア層と、からなり、
前記バリア層は、平均膜厚０．５〜４．５μｍである電子部品。
【請求項１１】
前記バリア層は、初期厚みが、１〜５μｍである請求項１０記載の電子部品。
【国際調査報告】
2009157130.tif 000023
2009157130.tif 000024