(57)【要約】  半導体基板上に形成されたＰ極性又はＮ極性のいずれかの極性を有する連続拡散領域において、連続拡散領域に形成された第１トランジスタと、連続拡散領域において、第１トランジスタが形成された領域とは異なる領域に形成された第２トランジスタと、連続拡散領域において、第１トランジスタと第２トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第３トランジスタと、連続拡散領域において、第２トランジスタと第３トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第４トランジスタとを備えた。
2009078069.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＰ極性又はＮ極性のいずれかの極性を有する連続拡散領域において、
前記連続拡散領域に形成された第１トランジスタと、
前記連続拡散領域において、前記第１トランジスタが形成された領域とは異なる領域に形成された第２トランジスタと、
前記連続拡散領域において、前記第１トランジスタと前記第２トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第３トランジスタと、
前記連続拡散領域において、前記第２トランジスタと前記第３トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第４トランジスタと
を有することを特徴とする半導体装置。
【請求項２】
前記半導体装置において、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタの組を２組備え、
前記２組の一方において、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタは、それぞれＰＭＯＳトランジスタであり
前記２組の他方において、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタは、それぞれＮＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置において、
前記第３トランジスタ及び前記第４トランジスタは、オフの状態に保たれることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置において、
前記第３トランジスタ及び前記第４トランジスタのゲート電極は、電源に接続されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体装置において、
前記第３トランジスタ及び前記第４トランジスタのゲート電極は、前記第１トランジスタ及び前記第２トランジスタに接続される電源に接続されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記半導体装置において、
更に、前記第３トランジスタのゲート電極及び前記第４トランジスタのゲート電極の間に、電源に接続される電極を備えたことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体装置において、
前記電源に接続される電極は、前記第３トランジスタ及び前記第４トランジスタのドレイン電極であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記半導体装置はさらに、
前記半導体基板上に形成され、前記連続拡散領域とは異なる極性を有する第２の連続拡散領域を有し、
前記第２の連続拡散領域に形成された第５トランジスタと、
前記第２の連続拡散領域において、前記第５トランジスタが形成された領域と異なる領域に形成された第６トランジスタと、
前記第２の連続拡散領域において、前記第５トランジスタと前記第６トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第７トランジスタと、
前記第２の連続拡散領域において、前記第６トランジスタと前記第７トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第８トランジスタとを有することを特徴とする半導体装置。
【請求項９】
前記半導体装置において、
前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタの組を２組備え、
前記２組の一方において、前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタは、それぞれＰＭＯＳトランジスタであり、
前記２組の他方において、前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタは、それぞれＮＭＯＳトランジスタであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体装置において、
前記第７トランジスタのゲート電極は、一定の電位が与えられることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記半導体装置において、
前記第７トランジスタのゲート電極は、電源に接続されることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記半導体装置において、
前記第７トランジスタのゲート電極は、前記第５トランジスタの電極のうち電源に接続された電極と前記第６トランジスタの電極のうち電源に接続された電極とに隣接することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記半導体装置において、
前記第７のゲート電極は、前記第５トランジスタ及び前記第６トランジスタに接続される電源と異なる電源に接続されることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成される半導体装置に関するものである。
【背景技術】
【０００２】
情報処理装置に使用されるゲートアレイやスタンダードセル方式等で構成された大規模集積回路の６５ｎｍ世代以降の微細テクノロジにおいて、ドレイン−ソース部分に歪シリコンと呼ばれるデュアルストレスにより、電子及び正孔の移動度を向上させる技術がある。また、複数の回路を近接して配置する場合、素子分離のために、シリコン表面に異方性エッチングで溝を形成するとともに、酸化膜などの絶縁膜を埋め込み、さらに平坦化することで素子を分離するＳＴＩ（Shallow Trench Isolation）が用いられている。【０００３】
なお、本発明の関連ある従来技術として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化物半導体）におけるＮＭＯＳ（Negative channel Metal Oxide Semiconductor：負極性金属酸化物半導体）トランジスタ間のシールドゲートと、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor：正極性金属酸化物半導体）トランジスタ毎に分離されたアクティブ領域とを有する半導体装置がある（例えば、特許文献１参照）。
【特許文献１】特開２００６−２１０４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
連続する拡散層に複数の回路を近接させて配置すると、形状の制約や素子分離によりトランジスタの性能が劣化したり、ノイズの影響を受けたりすることがあった。【０００５】
本発明は上述した問題点を解決するためになされたものであり、連続する拡散層に複数の回路を設ける場合に回路の性能を向上させる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決するため、本発明の一態様は、半導体基板上に形成されたＰ極性又はＮ極性のいずれかの極性を有する連続拡散領域において、前記連続拡散領域に形成された第１トランジスタと、前記連続拡散領域において、前記第１トランジスタが形成された領域とは異なる領域に形成された第２トランジスタと、前記連続拡散領域において、前記第１トランジスタと前記第２トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第３トランジスタと、前記連続拡散領域において、前記第２トランジスタと前記第３トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第４トランジスタとを有することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１の回路の構成の概要を示す回路図である。
【図２】第１の回路の構成の詳細を示す回路図である。
【図３】比較例１に係る第１の回路のレイアウトの一例を示す平面図である。
【図４】比較例１に係る第１の回路のレイアウトの一例を示す断面図である。
【図５】比較例２に係る第１の回路のレイアウトの一例を示す平面図である。
【図６】比較例１に係る第１の回路のレイアウトの一例を示す断面図である。
【図７】実施の形態１に係る第１の回路の構成の詳細を示す回路図である。
【図８】実施の形態１に係る第１の回路のレイアウトの一例を示す平面図である。
【図９】実施の形態１に係る第１の回路のレイアウトの一例を示す断面図である。
【図１０】実施の形態２に係る第１の回路のレイアウトの一例を示す平面図である。
【図１１】実施の形態２に係る第１の回路のレイアウトの一例を示す断面図である。
【図１２】第２の回路の構成の概要を示す回路図である。
【図１３】第２の回路の構成の詳細を示す回路図である。
【図１４】実施の形態３に係る第２の回路の構成の詳細を示す回路図である。
【図１５】実施の形態３に係る第２の回路のレイアウトの一例を示す平面図である。
【発明を実施するための最良の形態】
【０００８】
まず、実施の形態を説明するための回路の例である第１の回路について説明する。第１の回路は、２ＮＡＮＤ（２入力否定的論理積）回路とＩＮＶ（Inverter：否定）回路を有する。【０００９】
図１は、第１の回路の構成の概要を示す回路図である。２ＮＡＮＤ回路は、ＩＮ１，ＩＮ２を入力されて、Ａを出力する。ＩＮＶ回路は、Ａを入力されて、ＯＵＴを出力する。図２は、第１の回路の構成の詳細を示す回路図である。２ＮＡＮＤ回路は、ＰＭＯＳトランジスタＴＰ１，ＴＰ２とＮＭＯＳトランジスタＴＮ１，ＴＮ２で構成される。ＩＮＶ回路は、ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３で構成される。【００１０】
次に、第１の回路のレイアウト例である比較例１及び比較例２について説明する。【００１１】
比較例１．
比較例１は、素子分離にＳＴＩを用いる場合である。図３は、比較例１に係る第１の回路のレイアウトの一例を示す平面図である。この図において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。以後、レイアウトの平面図において、太線で囲まれた領域は、拡散層を示す。拡散層ＬＰａは、ＰＭＯＳトランジスタＴＰ１及びＴＰ２の拡散層を構成し、拡散層ＬＮａは、ＮＭＯＳトランジスタＴＮ１及びＴＮ２の拡散層を構成する。又、拡散層ＬＰｂは、ＰＭＯＳトランジスタＴＰ３の拡散層を構成し、拡散層ＬＮ２は、ＮＭＯＳトランジスタＴＮ３の拡散層を構成する。以後、レイアウトの図において、斜線で塗られた領域は、メタルを示し、横線で塗られた領域は、多結晶シリコンで形成されたゲート電極であるゲートポリシリコンを示し、黒で塗られた領域は、上層配線のための接点であるコンタクトを示す。【００１２】
図３における最上部には電源配線ＶＤＤ（高電位）が配置され、最下部には電源配線ＶＳＳ（低電位）が設けられる。ＶＤＤ側にＰＭＯＳトランジスタが設けられ、ＶＳＳ側にＮＭＯＳトランジスタが設けられる。ＰＭＯＳトランジスタとして、左から順にＰＭＯＳトランジスタＴＰ２，ＴＰ１，ＴＰ３が設けられ、ＮＭＯＳトランジスタとして、左から順にＮＭＯＳトランジスタＴＮ２，ＴＮ１，ＴＮ３が設けられる。【００１３】
ＩＮ１は、トランジスタＴＰ１及びＴＮ１のゲート電極であり、ＩＮ２は、トランジスタＴＰ２，ＴＮ２のゲート電極である。Ａ（ＳＮ１）は、トランジスタＴＰ１、ＴＮ１、ＴＰ２のドレイン電極であり、トランジスタＴＰ３，ＴＮ３のゲート電極である。ＯＵＴは、トランジスタＴＰ３，ＴＮ３のドレイン電極である。ＳＰ２は、トランジスタＴＰ２のソース電極であり、ＳＰ１は、トランジスタＴＰ１のソース電極であり、ＳＮ２は、トランジスタＴＮ２のソース電極である。ＳＰ３は、トランジスタＴＰ３のソース電極であり、ＳＮ３は、トランジスタＴＮ３のソース電極である。【００１４】
図４は、比較例１に係る第１の回路のレイアウトの一例を示す断面図である。この図において、図３と同一符号は図３に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図３におけるＸ−Ｘ’の断面図である。【００１５】
トランジスタＴＰ２，ＴＮ２の左側、トランジスタＴＰ３，ＴＮ３の右側、トランジスタＴＰ１，ＴＮ１とトランジスタＴＰ３，ＴＮ３との間には、ＳＴＩが設けられる。拡散層として、トランジスタＴＰ１，ＴＰ２の拡散層ＬＰａ、トランジスタＴＮ１，ＴＮ２の拡散層ＬＮａ、トランジスタＴＰ３の拡散層ＬＰｂ、トランジスタＴＮ３の拡散層ＬＮｂがそれぞれ設けられる。つまり、２ＮＡＮＤ回路の拡散層とＩＮＶ回路の拡散層は、ＳＴＩにより分離されている。【００１６】
比較例１によれば、２ＮＡＮＤ回路とＩＮＶ回路のそれぞれの拡散層は、ＳＴＩにより分離されておりそれぞれの拡散層のサイズは小さくなるため、歪シリコンの効果が小さい。また、ＳＴＩからの圧縮ストレスによりトランジスタ性能が劣化する。【００１７】
比較例２．
比較例２は、素子分離にＳＴＩではなく、ダミートランジスタを用いる場合である。図５は、比較例２に係る第１の回路のレイアウトの一例を示す平面図である。この図において、図３と同一符号は図３に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図６は、比較例２に係る第１の回路のレイアウトの一例を示す断面図である。この図において、図５と同一符号は図５に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図５におけるＸ−Ｘ’の断面図である。【００１８】
比較例２において、ＰＭＯＳトランジスタＴＰ１，ＴＰ３は、ダミートランジスタＸＰにより分離され、ＮＭＯＳトランジスタＴＮ１，ＴＮ３はダミートランジスタＸＮにより分離される。ソース電極ＳＰ１，ＳＰ３の間にダミートランジスタＸＰのゲート電極ＥＰ０を設け、ソース電極ＳＮ１，ＳＮ３の間にダミートランジスタＸＮのイネーブル端子として、ゲート電極ＥＮ０を設ける。これにより、全てのＰＭＯＳトランジスタＴＰ１，ＴＰ２，ＸＰ，ＴＰ３は、連続する１つの拡散層ＬＰ０上に形成され、全てのＮＭＯＳトランジスタＴＮ１，ＴＮ２，ＸＮ，ＴＮ３は、連続する１つの拡散層ＬＮ０上に形成される。【００１９】
ゲート電極ＥＰ０がＶＤＤに接続されることにより、ダミートランジスタＸＰは、常にＯＦＦとなる。また、イネーブル端子としてのゲート電極ＥＮ０がＶＳＳに接続されることにより、ダミートランジスタＸＮは、常にＯＦＦとなる。【００２０】
比較例２によれば、比較例１の課題を解決することができる。しかしながら、１つの拡散層においては、同一の特性を持つトランジスタしか構成することができないため、トランジスタの性能が制限される。【００２１】
実施の形態１．
本実施の形態においては、２つの素子間に２つのダミートランジスタを設けることにより、２つの素子に異なるチャネル幅Ｗを設定することができる半導体装置について説明する。【００２２】
図７は、実施の形態１に係る第１の回路の構成の詳細を示す回路図である。この図において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図７の回路は、図２の回路に、ＰＭＯＳトランジスタであるダミートランジスタＸＰ１，ＸＰ２、ＮＭＯＳトランジスタであるダミートランジスタＸＮ１，ＸＮ２を追加したものである。【００２３】
図８は、実施の形態１に係る第１の回路のレイアウトの一例を示す平面図である。この図において、図５と同一符号は図５に示された対象と同一又は相当物を示しており、ここでの説明を省略する。また、図８は、図７に示された回路のレイアウトを示す。図９は、実施の形態１に係る第１の回路のレイアウトの一例を示す断面図である。この図において、図８と同一符号は図８に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図９は、図８におけるＸ−Ｘ’の断面図である。【００２４】
本実施の形態において、ＰＭＯＳトランジスタＴＰ１（第１トランジスタ）とＴＰ３（第２トランジスタ）とは、ダミートランジスタＸＰ１（第３トランジスタ），ＸＰ２（第４トランジスタ）により分離され、ＮＭＯＳトランジスタＴＮ１（第１トランジスタ）とＴＮ３（第２トランジスタ）とはダミートランジスタＸＮ１（第３トランジスタ），ＸＮ２（第４トランジスタ）により分離される。【００２５】
ソース電極ＳＰ１，ＳＰ３の間にダミートランジスタＸＰ１のゲート電極ＥＰ１を設け、ゲート電極ＥＰ１とソース電極ＳＰ３の間にダミートランジスタＸＰ２のゲート電極ＥＰ２を設け、ゲート電極ＥＰ１，ＥＰ２の間にダミートランジスタＸＰ１，ＸＰ２のドレイン電極ＦＰを設ける。同様に、ソース電極ＳＮ１，ＳＮ３の間にダミートランジスタＸＮ１のイネーブル端子として、ゲート電極ＥＮ１を設け、ゲート電極ＥＮ１とソース電極ＳＮ３の間にダミートランジスタＸＮ２のイネーブル端子として、ゲート電極ＥＮ２を設け、ゲート電極ＥＮ１，ＥＮ２の間にダミートランジスタＸＮ１，ＸＮ２のドレイン電極ＦＮを設ける。この例において、ダミートランジスタＸＰ１，ＸＰ２のドレインの電位を一定にするためにＶＤＤに接続したドレイン電極ＦＰが設けられ、ダミートランジスタＸＮ１，ＸＮ２のドレインの電位を一定にするためにＶＳＳに接続したドレイン電極ＦＮが設けられているが、ドレイン電極ＦＰ，ＦＮは設けられなくても良い。【００２６】
これにより、全てのＰＭＯＳトランジスタＴＰ１，ＴＰ２，ＸＰ１，ＸＰ２，ＴＰ３は、連続する１つの拡散層ＬＰ１上に形成され、全てのＮＭＯＳトランジスタＴＮ１，ＴＮ２，ＸＮ１，ＸＮ２，ＴＮ３は、連続する１つの拡散層ＬＮ１上に形成される。【００２７】
ダミートランジスタＸＰ１，ＸＰ２は、それぞれゲート電極ＥＰ１，ＥＰ２がＶＤＤに接続されることにより、常にＯＦＦとなる。同様に、ダミートランジスタＸＮ１，ＸＮ２は、それぞれのイネーブル端子としてのゲート電極ＥＮ１，ＥＮ２がＶＳＳに接続されることにより、常にＯＦＦとなる。すなわち、ダミートランジスタＸＰ１，ＸＰ２，ＸＮ１，ＸＮ２は、第１の回路の機能に影響しない。【００２８】
本実施の形態においては、ダミートランジスタＸＰ１，ＸＰ２の間で拡散層ＬＰ１のチャネル幅Ｗを変化させる。即ち、拡散層ＬＰ１のうち、トランジスタＴＰ１，ＴＰ２，ＸＰ１が形成される領域ＬＰａ（第１拡散領域）のチャネル幅Ｗの値をＷ１とし、トランジスタＸＰ２，ＴＰ３が形成される領域ＬＰｂ（第２拡散領域）のチャネル幅Ｗの値をＷ２とする。同様に、ＸＮ１，ＸＮ２の間で拡散層ＬＮ１のチャネル幅Ｗを変化させる。即ち、拡散層ＬＮ１のうち、トランジスタＴＮ１，ＴＮ２，ＸＮ１が形成される領域ＬＮａ（第１拡散領域）のチャネル幅Ｗの値をＷ３とし、トランジスタＸＮ２，ＴＮ３が形成される領域ＬＮｂ（第２拡散領域）のＷの値をＷ４とする。【００２９】
拡散層に２つのダミートランジスタを設けることにより、２つのダミートランジスタの間にチャネル幅の境界を設けることができる。従って、１つの拡散層ＬＰ１のうち、ダミートランジスタＸＰ１より左側の領域に一定のチャネル幅を設定することができる共に、ダミートランジスタＸＰ２より右側の領域に別の一定のチャネル幅を設定することができる。同様に、１つの拡散層ＬＮ１のうち、ダミートランジスタＸＮ１より左側の領域に一定のチャネル幅を設定することができると共に、ダミートランジスタＸＮ２より右側の領域に別の一定のチャネル幅を設定することができる。【００３０】
本実施の形態によれば、複数の回路にわたって拡散層を連続させることにより、性能劣化の要因となるＳＴＩを不要にすると共に、歪シリコンの効果を高めることができる。更に、２つの素子間に２つのダミートランジスタを設けることにより、２つの素子に異なるチャネル幅Ｗを設定することができる。従って、連続する拡散層において領域毎にチャネル幅の値を異ならせることができ、回路毎に適したチャネル幅を持つトランジスタを設計することができる。すなわち、連続する拡散層において領域毎にトランジスタ特性の最適化を図るために、チャネル幅の値を変化させる必要が生じた場合においても、チャネル幅が変化する領域にダミートランジスタを形成することにより、最適なチャネル幅を有するトランジスタを形成することが可能となる。【００３１】
実施の形態２．
本実施の形態においては、２つの素子間に２つのダミートランジスタを設けることにより、２つの素子に異なるしきい値電圧Ｖｔｈを設定することができる半導体装置について説明する。【００３２】
図１０は、実施の形態２に係る第１の回路のレイアウトの一例を示す平面図である。この図において、図８と同一符号は図８に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図１０は、図８と同様、図７に示された回路のレイアウトを示す。図１１は、実施の形態２に係る第１の回路のレイアウトの一例を示す断面図である。この図において、図１０と同一符号は図１０に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図１０におけるＸ−Ｘ’の断面図である。【００３３】
実施の形態１と同様、全てのＰＭＯＳトランジスタＴＰ１，ＴＰ２，ＸＰ１，ＸＰ２，ＴＰ３は、連続する１つの拡散層ＬＰ１上に形成され、全てのＮＭＯＳトランジスタＴＮ１，ＴＮ２，ＸＮ１，ＸＮ２，ＴＮ３は、連続する１つの拡散層ＬＮ１上に形成される。【００３４】
本実施の形態においては、トランジスタＴＰ１，ＴＰ２，ＸＰ１が形成される領域（第１拡散領域）のドーズ量と、トランジスタＸＰ２，ＴＰ３が形成される領域（第２拡散領域）のドーズ量とを異ならせることにより、ＰＭＯＳトランジスタであるトランジスタＴＰ１，ＴＰ２のしきい値電圧Ｖｔｈの値をＶｔｈｐ１とし、トランジスタＴＰ３のしきい値電圧Ｖｔｈの値をＶｔｈｐ２とする。ここで、ドーズ量とは、シリコン基板の単位面積当たりに対する電子又はイオンの注入量である。同様に、ＮＭＯＳトランジスタであるトランジスタＴＮ１，ＴＮ２，ＸＮ１が形成される領域（第１拡散領域）のドーズ量と、トランジスタＸＮ２，ＴＮ３が形成される領域（第２拡散領域）のドーズ量とを異ならせ、トランジスタＴＮ１，ＴＮ２のしきい値電圧をＶｔｈｎ１とし、トランジスタＴＮ３のしきい値電圧をＶｔｈｎ２とする。【００３５】
例えば、トランジスタＸＰ２，ＴＰ３が形成される領域及びトランジスタＸＮ２，ＴＮ３が形成される領域には通常のしきい値電圧用のイオン注入マスクを用いてイオン注入を行い、トランジスタＴＰ１，ＴＰ２，ＸＰ１が形成される領域及びトランジスタＴＮ１，ＴＮ２，ＸＮ１が形成される領域には高いしきい値電圧用のイオン注入マスクを用いて、イオン注入を行う。これにより、トランジスタＴＰ３，ＴＮ３のそれぞれのしきい値電圧Ｖｔｈｐ２，Ｖｔｈｎ２よりトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２のそれぞれのしきい値電圧Ｖｔｈｐ１，Ｖｔｈｎ１を高くすることができる。【００３６】
更に、実施の形態１と同様、拡散層ＬＰ１のうち、トランジスタＴＰ１，ＴＰ２，ＸＰ１が形成される領域のチャネル幅ＷをＷ１とし、トランジスタＸＰ２，ＴＰ３が形成される領域のチャネル幅ＷをＷ２とする。更に、拡散層ＬＮ１のうち、トランジスタＴＮ１，ＴＮ２，ＸＮ１が形成される領域のチャネル幅ＷをＷ３とし、トランジスタＸＮ２，ＴＮ３が形成される領域のチャネル幅ＷをＷ４とする。【００３７】
１つの拡散層ＬＰ１に２つのダミートランジスタを設けることにより、２つのダミートランジスタの間にしきい値電圧の境界を設けることができる。従って、１つの拡散層ＬＰ１のうち、ダミートランジスタＸＰ１より左側の領域に一定のしきい値電圧を設定することができると共に、ダミートランジスタＸＰ２より右側の領域に別の一定のしきい値電圧を設定することができる。同様に、１つの拡散層ＬＮ１のうち、ダミートランジスタＸＮ１より左側の領域に一定のしきい値電圧を設定することができると共に、ダミートランジスタＸＮ２より右側の領域に別の一定のしきい値電圧を設定することができる。【００３８】
本実施の形態によれば、複数の回路にわたって拡散層を連続させることにより、性能劣化の要因となるＳＴＩを不要にすると共に、歪シリコンの効果を高めることができる。更に、連続する拡散層において領域毎にしきい値電圧の値を異ならせることができ、回路毎に適したしきい値電圧を持つトランジスタを設計することができる。【００３９】
なお、本実施の形態においては、ダミートランジスタで分離された領域毎にチャネル幅としきい値電圧の両方を異ならせる構成について述べたが、領域毎にしきい値電圧のみを異ならせる構成としても良い。【００４０】
実施の形態３．
本実施の形態においては、２つの素子間に２つのダミートランジスタを設けることにより、２つの素子への電源供給を安定化させる半導体装置について説明する。【００４１】
まず、回路の例である第２の回路について説明する。第２の回路は、第１の２ＮＡＮＤ（２入力否定的論理積）回路と第２の２ＮＡＮＤ回路を有する。【００４２】
図１２は、第２の回路の構成の概要を示す回路図である。第１の２ＮＡＮＤ回路は、ＩＮ１ａ，ＩＮ２ａが入力され、ＯＵＴａを出力する。第１の２ＮＡＮＤ回路は、ＩＮ１ｂ，ＩＮ２ｂが入力され、ＯＵＴｂを出力する。図１３は、第２の回路の構成の詳細を示す回路図である。第１の２ＮＡＮＤ回路は、ＰＭＯＳトランジスタＴＰ１ａ，ＴＰ２ａとＮＭＯＳトランジスタＴＮ１ａ，ＴＮ２ａで構成される。第２の２ＮＡＮＤ回路は、ＰＭＯＳトランジスタＴＰ１ｂ，ＴＰ２ｂとＮＭＯＳトランジスタＴＮ１ｂ，ＴＮ２ｂで構成される。【００４３】
図１４は、実施の形態３に係る第２の回路の構成の詳細を示す回路図である。この図において、図１３と同一符号は図１３に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図１４の回路は、図１３の回路に、ＰＭＯＳトランジスタであるダミートランジスタＸＰ３、ＮＭＯＳトランジスタであるダミートランジスタＸＮ３を追加したものである。【００４４】
図１５は、実施の形態３に係る第２の回路のレイアウトの一例を示す平面図である。図１５は、図１４に示された回路のレイアウトを示す。実施の形態１と同様、この図における最上部には電源配線ＶＤＤ（高電位）が配置され、最下部には電源配線ＶＳＳ（低電位）が設けられる。ＶＤＤ側にＰＭＯＳトランジスタが設けられ、ＶＳＳ側にＮＭＯＳトランジスタが設けられる。ＰＭＯＳトランジスタとして、左から順にトランジスタＴＰ２ａ，ＴＰ１ａ，ＸＰ３，ＴＰ１ｂ，ＴＰ２ｂが設けられ、ＮＭＯＳトランジスタとして、左から順にトランジスタＴＮ２ａ，ＴＮ１ａ，ＸＮ３，ＴＮ１ｂ，ＴＮ２ｂが設けられる。【００４５】
本実施の形態において、ＰＭＯＳトランジスタＴＰ１ａ（第５トランジスタ），ＴＰ１ｂ（第６トランジスタ）は、ダミートランジスタＸＰ３（第７トランジスタ）により分離され、ＮＭＯＳトランジスタＴＮ１ａ（第５トランジスタ），ＴＮ１ｂ（第６トランジスタ）はダミートランジスタＸＮ３（第７トランジスタ）により分離される。【００４６】
ＩＮ１ａは、ＴＰ１ａ及びＴＮ１ａのゲート電極であり、ＩＮ２ａは、ＴＰ２ａ及びＴＮ２ａのゲート電極である。ＩＮ１ｂは、ＴＰ１ｂ及びＴＮ１ｂのゲート電極であり、ＩＮ２ｂは、ＴＰ２ｂ及びＴＮ２ｂのゲート電極である。ＯＵＴａは、ＴＰ１ａ，ＴＰ２ａ，ＴＮ２ａのドレイン電極であり、ＯＵＴｂは、ＴＰ１ｂ，ＴＰ２ｂ，ＴＮ２ｂのドレイン電極である。ＳＰ１ａは、ＴＰ１ａのソース電極であり、ＳＮ１ａは、ＴＮ１ａのソース電極であり、ＳＰ２ａは、ＴＰ２ａのソース電極である。ＳＰ１ｂは、ＴＰ１ｂのソース電極であり、ＳＮ１ｂは、ＴＮ１ｂのソース電極であり、ＳＰ２ｂは、ＴＰ２ｂのソース電極である。【００４７】
本実施の形態において、ＴＰ１ａとＴＰ１ｂはダミートランジスタＸＰ３により分離され、ＴＮ１ａとＴＮ１ｂはダミートランジスタＸＮ３により分離される。ＳＰ１ａとＳＰ１ｂの間にＸＰ３のゲート電極ＥＰ３を設け、ＳＮ１ａとＳＮ１ｂの間にＸＮ３のイネーブル端子として、ゲート電極ＥＮ３を設ける。これにより、全てのＰＭＯＳトランジスタＴＰ２ａ，ＴＰ１ａ，ＸＰ３，ＴＰ１ｂ，ＴＰ２ｂは、連続する１つの拡散層ＬＰ３（拡散領域）上に形成され、全てのＮＭＯＳトランジスタＴＮ２ａ，ＴＮ１ａ，ＸＮ３，ＴＮ１ｂ，ＴＮ２ｂは、連続する１つの拡散層ＬＮ３（拡散領域）上に形成される。【００４８】
ダミートランジスタＸＰ３は、ゲート電極ＥＰ３がＶＳＳに接続されることにより、常にＯＮとなる。ダミートランジスタＸＮ３は、ゲート電極ＥＰ３がＶＤＤに接続されることにより、常にＯＮとなる。すなわち、ダミートランジスタＸＰ３，ＸＮ３は、第２の回路の機能に影響しない。【００４９】
電源配線に接続されたソース電極ＳＰ１ａ，ＳＰ１ｂが近接する場合、ソース電極ＳＰ１ａ，ＳＰ１ｂの間にダミートランジスタＸＰ３を設けることにより、電源配線間を接続するダミートランジスタＸＰ３の静電容量により電源配線ＶＤＤにおける電源ノイズを低減することができる。同様に、電源配線に接続されたソース電極ＳＮ１ａ，ＳＮ１ｂが近接する場合、ソース電極ＳＮ１ａ，ＳＮ１ｂの間にダミートランジスタＸＮ３を設けることにより、電源配線間を接続するダミートランジスタＸＮ３の静電容量により電源配線ＶＳＳにおける電源ノイズを低減することができる。【００５０】
本実施の形態によれば、複数の回路にわたって拡散層を連続させることにより、性能劣化の要因となるＳＴＩを不要にすると共に、歪シリコンの効果を高めることができる。更に、ダミートランジスタを設けることにより電源ノイズを低減し、回路の動作を安定させることができる。
【産業上の利用可能性】
【００５１】
本実施の形態によれば、連続する拡散層に複数の回路を設ける場合に回路の性能を向上させることができることができる。
【図１】
2009078069.tif 000003
【図２】
2009078069.tif 000004
【図３】
2009078069.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成22年5月11日(2010.5.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＰ極性又はＮ極性のいずれかの極性を有する連続拡散領域において、
前記連続拡散領域に形成された第１トランジスタと、
前記連続拡散領域において、前記第１トランジスタが形成された領域とは異なる領域に形成された第２トランジスタと、
前記連続拡散領域において、前記第１トランジスタと前記第２トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第３トランジスタと、
前記連続拡散領域において、前記第２トランジスタと前記第３トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第４トランジスタと
を有することを特徴とする半導体装置。
【請求項２】
前記半導体装置において、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタの組を２組備え、
前記２組の一方において、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタは、それぞれＰＭＯＳトランジスタであり
前記２組の他方において、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタは、それぞれＮＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置において、
前記第３トランジスタ及び前記第４トランジスタは、オフの状態に保たれることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置において、
前記第３トランジスタ及び前記第４トランジスタのゲート電極は、電源に接続されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体装置において、
前記第３トランジスタ及び前記第４トランジスタのゲート電極は、前記第１トランジスタ及び前記第２トランジスタに接続される電源に接続されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記半導体装置において、
更に、前記第３トランジスタのゲート電極及び前記第４トランジスタのゲート電極の間に、電源に接続される電極を備えたことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体装置において、
前記電源に接続される電極は、前記第３トランジスタ及び前記第４トランジスタのドレイン電極であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記半導体装置はさらに、
前記半導体基板上に形成され、前記連続拡散領域とは異なる極性を有する第２の連続拡散領域を有し、
前記第２の連続拡散領域に形成された第５トランジスタと、
前記第２の連続拡散領域において、前記第５トランジスタが形成された領域と異なる領域に形成された第６トランジスタと、
前記第２の連続拡散領域において、前記第５トランジスタと前記第６トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第７トランジスタと、
前記第２の連続拡散領域において、前記第６トランジスタと前記第７トランジスタとの間の領域に形成され、ゲート電極に一定の電位が与えられる第８トランジスタとを有することを特徴とする請求項１記載の半導体装置。
【請求項９】
前記半導体装置において、
前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタの組を２組備え、
前記２組の一方において、前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタは、それぞれＰＭＯＳトランジスタであり、
前記２組の他方において、前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタは、それぞれＮＭＯＳトランジスタであることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記半導体装置において、
前記第７トランジスタのゲート電極は、一定の電位が与えられることを特徴とする請求項８記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【図１】第１の回路の構成の概要を示す回路図である。
【図２】第１の回路の構成の詳細を示す回路図である。
【図３】比較例１に係る第１の回路のレイアウトの一例を示す平面図である。
【図４】比較例１に係る第１の回路のレイアウトの一例を示す断面図である。
【図５】比較例２に係る第１の回路のレイアウトの一例を示す平面図である。
【図６】比較例２に係る第１の回路のレイアウトの一例を示す断面図である。
【図７】実施の形態１に係る第１の回路の構成の詳細を示す回路図である。
【図８】実施の形態１に係る第１の回路のレイアウトの一例を示す平面図である。
【図９】実施の形態１に係る第１の回路のレイアウトの一例を示す断面図である。
【図１０】実施の形態２に係る第１の回路のレイアウトの一例を示す平面図である。
【図１１】実施の形態２に係る第１の回路のレイアウトの一例を示す断面図である。
【図１２】第２の回路の構成の概要を示す回路図である。
【図１３】第２の回路の構成の詳細を示す回路図である。
【図１４】実施の形態３に係る第２の回路の構成の詳細を示す回路図である。
【図１５】実施の形態３に係る第２の回路のレイアウトの一例を示す平面図である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
比較例１．
比較例１は、素子分離にＳＴＩを用いる場合である。図３は、比較例１に係る第１の回路のレイアウトの一例を示す平面図である。この図において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。以後、レイアウトの平面図において、太線で囲まれた領域は、拡散層を示す。拡散層ＬＰａは、ＰＭＯＳトランジスタＴＰ１及びＴＰ２の拡散層を構成し、拡散層ＬＮａは、ＮＭＯＳトランジスタＴＮ１及びＴＮ２の拡散層を構成する。又、拡散層ＬＰｂは、ＰＭＯＳトランジスタＴＰ３の拡散層を構成し、拡散層ＬＮｂは、ＮＭＯＳトランジスタＴＮ３の拡散層を構成する。以後、レイアウトの図において、斜線で塗られた領域は、メタルを示し、横線で塗られた領域は、多結晶シリコンで形成されたゲート電極であるゲートポリシリコンを示し、黒で塗られた領域は、上層配線のための接点であるコンタクトを示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
図１２は、第２の回路の構成の概要を示す回路図である。第１の２ＮＡＮＤ回路は、ＩＮ１ａ，ＩＮ２ａが入力され、ＯＵＴａを出力する。第２の２ＮＡＮＤ回路は、ＩＮ１ｂ，ＩＮ２ｂが入力され、ＯＵＴｂを出力する。図１３は、第２の回路の構成の詳細を示す回路図である。第１の２ＮＡＮＤ回路は、ＰＭＯＳトランジスタＴＰ１ａ，ＴＰ２ａとＮＭＯＳトランジスタＴＮ１ａ，ＴＮ２ａで構成される。第２の２ＮＡＮＤ回路は、ＰＭＯＳトランジスタＴＰ１ｂ，ＴＰ２ｂとＮＭＯＳトランジスタＴＮ１ｂ，ＴＮ２ｂで構成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
ダミートランジスタＸＰ３は、ゲート電極ＥＰ３がＶＳＳに接続されることにより、常にＯＮとなる。ダミートランジスタＸＮ３は、ゲート電極ＥＮ３がＶＤＤに接続されることにより、常にＯＮとなる。すなわち、ダミートランジスタＸＰ３，ＸＮ３は、第２の回路の機能に影響しない。
【国際調査報告】
2009078069.tif 000018
2009078069.tif 000019
2009078069.tif 000020