(57)【要約】  メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記メモリセル部のＭＯＳトランジスタの少なくとも一部および前記周辺回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記少なくとも一部の周辺回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体記憶装置を提供する。
2009096468.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置であって、
基板と、
前記基板上の絶縁膜と、
前記基板上の絶縁膜上に形成された平面状半導体層と、
を備え、
前記メモリセル部のＭＯＳトランジスタの少なくとも一部および前記周辺回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
前記少なくとも一部の周辺回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むＤＲＡＭであり、該選択トランジスタは、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記選択トランジスタの第２の不純物領域の上面に第１のコンタクトが形成され、該第１のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部のＭＯＳトランジスタの第２の不純物領域の上面に第２のコンタクトが形成され、該第２のコンタクトの上面に第３のコンタクトが形成され、前記第１のコンタクトの上面と前記第２のコンタクトの上面は同一の高さに形成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第３のコンタクトがさらに、複数のコンタクトから構成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
１つの周辺回路部の両側に第１のメモリセル部および第２のメモリセル部が配置され、
前記１つの周辺回路部に、前記第１のメモリセル部からのビット線および第２のメモリセル部からのビット線が互い違いに接続され、
前記１つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された１組の前記第１のメモリセル部からの第１のビット線および第２のメモリセル部からの第２のビット線が接続され、
前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、センスアンプのＭＯＳトランジスタを含み、
前記センスアンプのＭＯＳトランジスタは、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含み、
前記第１のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第１のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層、および前記第２のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第２のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第２のシリサイド層が形成され、
前記第１のシリサイド層と前記第２のシリサイド層は接続されておらず、
前記第１のシリサイド層の上部に第５のコンタクトが、前記第２のシリサイド層の上部に第６のコンタクトが形成され、
前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲート同士が第１のゲート配線により接続され、該第１のゲート配線の上部に第７のコンタクトが形成され、
前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲート同士が第２のゲート配線により接続され、該第２のゲート配線の上部に第８のコンタクトが形成され、
前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタは、第２層配線により形成される前記第１のビット線と第２層配線により形成される前記第２のビット線との間に隣り合って配置され、
前記第１のビット線は、前記第５のコンタクトを介して前記第１のシリサイド層と、前記第８のコンタクトを介して前記第２のゲート配線と接続され、
前記第２のビット線は、前記第６のコンタクトを介して前記第２のシリサイド層と、前記第７のコンタクトを介して前記第１のゲート配線と接続され、
第１層配線により形成される電源電位配線が、前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタの前記第３のコンタクトと接続され、
第１層配線により形成される接地電位配線が、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの前記第３のコンタクトと接続されることを特徴とする請求項３または４に記載の半導体記憶装置。
【請求項６】
メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置であって、
基板と、
前記基板上の絶縁膜と、
前記基板上の絶縁膜上に形成された平面状半導体層と、
を備え、
前記メモリセル部のＭＯＳトランジスタの少なくとも一部ならびに前記周辺回路部および前記ロジック回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
前記少なくとも一部の周辺回路部およびロジック回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とするメモリ混載半導体装置。
【請求項７】
前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むＤＲＡＭであり、該選択トランジスタは、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むＭＯＳトランジスタであることを特徴とする請求項６に記載のメモリ混載半導体装置。
【請求項８】
前記選択トランジスタの第２の不純物領域の上面に第１のコンタクトが形成され、該第１のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部およびロジック回路部のＭＯＳトランジスタの第２の不純物領域の上面に第２のコンタクトが形成され、該第２のコンタクトの上面に第３のコンタクトが形成され、前記第１のコンタクトの上面と前記第２のコンタクトの上面は同一の高さに形成されていることを特徴とする請求項７に記載のメモリ混載半導体装置。
【請求項９】
前記第３のコンタクトがさらに、複数のコンタクトから構成されていることを特徴とする請求項８に記載のメモリ混載半導体装置。
【請求項１０】
１つの周辺回路部の両側に第１のメモリセル部および第２のメモリセル部が配置され、
前記１つの周辺回路部に、前記第１のメモリセル部からのビット線および第２のメモリセル部からのビット線が互い違いに接続され、
前記１つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された１組の前記第１のメモリセル部からの第１のビット線および第２のメモリセル部からの第２のビット線が接続され、
前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、センスアンプのＭＯＳトランジスタを含み、
前記センスアンプのＭＯＳトランジスタは、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含み、
前記第１のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第１のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層、および前記第２のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第２のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第２のシリサイド層が形成され、
前記第１のシリサイド層と前記第２のシリサイド層は接続されておらず、
前記第１のシリサイド層の上部に第５のコンタクトが、前記第２のシリサイド層の上部に第６のコンタクトが形成され、
前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲート同士が第１のゲート配線により接続され、該第１のゲート配線の上部に第７のコンタクトが形成され、
前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲート同士が第２のゲート配線により接続され、該第２のゲート配線の上部に第８のコンタクトが形成され、
前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタは、第２層配線により形成される前記第１のビット線と第２層配線により形成される前記第２のビット線との間に隣り合って配置され、
前記第１のビット線は、前記第５のコンタクトを介して前記第１のシリサイド層と、前記第８のコンタクトを介して前記第２のゲート配線と接続され、
前記第２のビット線は、前記第６のコンタクトを介して前記第２のシリサイド層と、前記第７のコンタクトを介して前記第１のゲート配線と接続され、
第１層配線により形成される電源電位配線が、前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタの前記第３のコンタクトと接続され、
第１層配線により形成される接地電位配線が、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの前記第３のコンタクトと接続されることを特徴とする請求項８または９に記載のメモリ混載半導体装置。
【請求項１１】
メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、
基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に第１の不純物領域を形成する工程と、
その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電膜を形成する工程と、
前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの少なくとも一部の第２の不純物領域の表面にシリサイド層を形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、
基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に第１の不純物領域を形成する工程と、
その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電膜を形成する工程と、
前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、
その後に表面に保護膜を形成する工程と、
前記周辺回路部についてのみ、前記保護膜を異方的に除去する工程と、
前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１４】
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものであることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
前記シリサイド層を形成する工程は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの第２の不純物領域の表面にシリサイド層を形成する工程を含むことを特徴とする請求項１３または１４に記載の半導体記憶装置の製造方法。
【請求項１６】
メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、
基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に第１の不純物領域を形成する工程と、
その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電膜を形成する工程と、
前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部およびロジック回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
を含むことを特徴とするメモリ混載半導体装置の製造方法。
【請求項１７】
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの少なくとも一部の第２の不純物領域の表面にシリサイド層を形成する工程をさらに含むことを特徴とする請求項１６に記載のメモリ混載半導体装置の製造方法。
【請求項１８】
メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、
基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に第１の不純物領域を形成する工程と、
その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電膜を形成する工程と、
前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、
その後に表面に保護膜を形成する工程と、
前記周辺回路部およびロジック回路部についてのみ、前記保護膜を異方的に除去する工程と、
前記周辺回路部およびロジック回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部およびロジック回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
を含むことを特徴とするメモリ混載半導体装置の製造方法。
【請求項１９】
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものであることを特徴とする請求項１８に記載のメモリ混載半導体装置の製造方法。
【請求項２０】
前記シリサイド層を形成する工程は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの第２の不純物領域の表面にシリサイド層を形成する工程を含むことを特徴とする請求項１８または１９に記載のメモリ混載半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にＤＲＡＭなどの半導体記憶装置と、ＤＲＡＭなどのメモリ部とロジック回路部が混載されたメモリ混載半導体装置、およびそれらの製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（特許文献１）。ＳＧＴにおいてはドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。【０００３】
ＳＧＴを用いてＤＲＡＭを形成する場合、クロスポイント型のメモリセルアレイを構成することができるため、理論的には４Ｆ2のセルサイズを実現することができる。したがって、６Ｆ2または８Ｆ2のセルサイズを持つ従来のプレーナー型トランジスタを用いたＤＲＡＭに比べて大幅にセルサイズを縮小することが可能である。このため、ＳＧＴを用いたＤＲＡＭ（以下、ＳＧＴ−ＤＲＡＭと示す）は高集積化が最重要課題であるＤＲＡＭやキャッシュ用メモリの大容量化が必要とされるＣＰＵ等の混載メモリとして非常に有望である。しかし、実際にＳＧＴ−ＤＲＡＭを実用化するには、ＤＲＡＭセル構造のみではなく、周辺回路部及び混載するロジック回路部のトランジスタ構造も同様に重要である。これらのトランジスタにおいては面積の縮小のみではなく、トランジスタの高性能化の要求も非常に強い。周辺回路部の構造にまで言及しているＳＧＴ−ＤＲＡＭの従来例として、非特許文献１が挙げられる。以下にこの従来例について説明する。【０００４】
図３４（ａ）に非特許文献１におけるＤＲＡＭセルの平面図を、図３４（ｂ）に図３４（ａ）の平面図における切断面Ａ−Ａ’の断面図を示す。
図３４（ａ）の平面図を参照すると、埋め込み酸化膜層７０１上に形成されたビット線７０２とその上部に形成されたワード線７０３の交点上に柱状シリコン層７０４が形成され、この柱状シリコン層７０４を用いて選択トランジスタが形成される。また、各選択トランジスタの上部に容量素子が形成される。メモリセルはビット線とワード線の全ての交点に存在し、クロスポイント型セルを構成している。
図３４（ｂ）の断面図を参照すると、ビット線は埋め込み酸化膜７０１上のＮ＋拡散層７０２によって形成され、ワード線７０３はポリシリコン配線によって形成される。柱状シリコン層７０４はワード線の上部から形成されたコンタクトホールの中にゲート絶縁膜及びシリコン膜を成膜させることによって形成され、選択トランジスタを構成する。また、選択トランジスタの上部には従来のスタック型ＤＲＡＭと同様の容量素子が下部電極７０５、容量絶縁膜７０６及び上部電極７０７により形成される。【０００５】
図３５に非特許文献１における周辺回路の一例としてＣＭＯＳインバーターの断面図を示す。図３５の断面図を参照すると、埋め込み酸化膜８０１上にＮ＋ソース拡散層８０２ａおよびＰ＋ソース拡散層８０２ｂが形成され、Ｎ＋ソース拡散層８０２ａ上にはＮＭＯＳを形成する柱状シリコン層８０４ａが形成され、Ｐ＋ソース拡散層上にはＰＭＯＳを形成する柱状シリコン層８０４ｂが形成される。また、ＮＭＯＳを形成する柱状シリコン層８０４ａの上部にはＮ＋ドレイン拡散層８０５ａが形成され、ＰＭＯＳを形成する柱状シリコン層８０4ｂ上にはＰ＋ドレイン拡散層８０５ｂが形成される。それぞれの柱状シリコン層の周囲にはゲート８０３が形成される。Ｎ＋ソース拡散層８０２ａは配線層８０８ａから延びるコンタクトを経由して接地電位に接続され、Ｐ＋ソース拡散層８０２ｂは配線層８０８ｂから延びるコンタクトを経由して電源電位に接続され、ＮＭＯＳおよびＰＭＯＳを形成する柱状シリコン層上部の拡散層（８０５ａ、８０５ｂ）は配線層８０８ｃから延びるコンタクトを経由して出力電位に接続される。
本従来例においては、ＳＯＩ基板を使用しているためウェルを形成する必要がないので、ソース拡散層（８０２ａ、８０２ｂ）をエッチングにより分離するだけで素子分離幅を形成することができ、回路面積を小さくすることが可能である。【０００６】
続いて、ＤＲＡＭセル部の断面図を用いて、上記従来例の製造方法について説明する。図３６（ａ）を参照すると、まず、埋め込み酸化膜７０１上のシリコン層をパターニングして、ビット線７０２等を形成する。続いて、絶縁膜及びポリシリコンを成膜する。続いて、ポリシリコンをパターニングして、ワード線７０３等を形成する。図３６（ｂ）を参照すると、さらに絶縁膜を成膜し、ポリシリコンを貫通してシリコン層まで到達するコンタクトホール７０８を形成する。図３６（ｃ）を参照すると、コンタクトホール７０８内のポリシリコン表面を酸化して、ゲート酸化膜を形成し、アモルファスシリコンをコンタクトホール７０８内部に成膜する。続いて、イオン注入して上部拡散層７０５を形成する。図３３（ｄ）を参照すると、上部拡散層７０５をパターニング後、容量絶縁膜７０６及び上部電極７０７を成膜して容量素子を形成する。【０００７】
【特許文献１】特開平２−１８８９６６号公報
【非特許文献１】Ｓ．Ｍａｅｄａ  ｅｔ  ａｌ．、“Ｉｍｐａｃｔ  ｏｆ  ａ  Ｖｅｒｔｉｃａｌ  Φ−Ｓｈａｐｅ  Ｔｒａｎｓｉｓｔｏｒ  Ｃｅｌｌ  ｆｏｒ  １  Ｇｂｉｔ  ＤＲＡＭ  ａｎｄ  Ｂｅｙｏｎｄ”、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ、１９９５年１２月、ＶＯＬ．４２、ＮＯ．１２、ｐｐ．２１１７−２１２４
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記の従来例における周辺回路部の構造としては以下のような問題点がある。
第１に、ＤＲＡＭの周辺回路部やＤＲＡＭ混載デバイスのロジック部のトランジスタには高い性能が要求されるため、寄生抵抗を低減するために、ソースドレイン拡散層をシリサイド化することが考えられる。しかし本従来例においてソース拡散層にシリサイド層を形成するには、トランジスタを形成する前にシリサイド層を形成しなければならない。シリサイド層の耐熱性は一般的に低いため、シリサイド層の形成後にトランジスタ形成に必要な１０００℃程度の熱処理を行うと、シリサイド層は高抵抗化する。したがって、上記従来例においては、ソース拡散層上に寄生抵抗を低減するシリサイド層を形成するのは困難である。
第２に、前述の従来の製造方法においては、トランジスタを形成する柱状シリコン層はポリシリコンにより形成される。このため、単結晶のシリコンによりチャネル部が形成される従来のトランジスタに比べると著しく性能が低下する。
以上の説明により、上記の非特許文献１周辺回路部のトランジスタ構造においては、高性能が必要とされるＤＲＡＭの周辺回路部やメモリ混載ロジックデバイスのトランジスタ性能の要求を満たすことは非常に困難であることが分かる。【０００９】
本発明は上記の事情を鑑みてなされたもので、４Ｆ2のメモリセル面積を持つＳＧＴ−ＤＲＡＭの周辺回路部やメモリ混載デバイスのロジック部において、高性能なトランジスタを実現し、かつ面積の小さい回路を設計することが可能なトランジスタ構造を実現することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様は、メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記メモリセル部のＭＯＳトランジスタの少なくとも一部および前記周辺回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記少なくとも一部の周辺回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体記憶装置を提供するものである。【００１１】
好ましくは、前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むＤＲＡＭであり、該選択トランジスタは、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むＭＯＳトランジスタである。【００１２】
好ましくは、前記選択トランジスタの第２の不純物領域の上面に第１のコンタクトが形成され、該第１のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部のＭＯＳトランジスタの第２の不純物領域の上面に第２のコンタクトが形成され、該第２のコンタクトの上面に第３のコンタクトが形成され、前記第１のコンタクトの上面と前記第２のコンタクトの上面は同一の高さに形成されている。【００１３】
好ましくは、前記第３のコンタクトがさらに、複数のコンタクトから構成されている。【００１４】
好ましくは、１つの周辺回路部の両側に第１のメモリセル部および第２のメモリセル部が配置され、前記１つの周辺回路部に、前記第１のメモリセル部からのビット線および第２のメモリセル部からのビット線が互い違いに接続され、前記１つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された１組の前記第１のメモリセル部からの第１のビット線および第２のメモリセル部からの第２のビット線が接続され、前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、センスアンプのＭＯＳトランジスタを含み、前記センスアンプのＭＯＳトランジスタは、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含み、前記第１のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第１のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層、および前記第２のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第２のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第２のシリサイド層が形成され、前記第１のシリサイド層と前記第２のシリサイド層は接続されておらず、前記第１のシリサイド層の上部に第５のコンタクトが、前記第２のシリサイド層の上部に第６のコンタクトが形成され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲート同士が第１のゲート配線により接続され、該第１のゲート配線の上部に第７のコンタクトが形成され、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲート同士が第２のゲート配線により接続され、該第２のゲート配線の上部に第８のコンタクトが形成され、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタは、第２層配線により形成される前記第１のビット線と第２層配線により形成される前記第２のビット線との間に隣り合って配置され、前記第１のビット線は、前記第５のコンタクトを介して前記第１のシリサイド層と、前記第８のコンタクトを介して前記第２のゲート配線と接続され、前記第２のビット線は、前記第６のコンタクトを介して前記第２のシリサイド層と、前記第７のコンタクトを介して前記第１のゲート配線と接続され、第１層配線により形成される電源電位配線が、前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタの前記第３のコンタクトと接続され、第１層配線により形成される接地電位配線が、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの前記第３のコンタクトと接続される。【００１５】
本発明の第２の態様は、メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記メモリセル部のＭＯＳトランジスタの少なくとも一部ならびに前記周辺回路部および前記ロジック回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記少なくとも一部の周辺回路部およびロジック回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とするメモリ混載半導体装置を提供するものである。【００１６】
好ましくは、前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むＤＲＡＭであり、該選択トランジスタは、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むＭＯＳトランジスタである。【００１７】
好ましくは、前記選択トランジスタの第２の不純物領域の上面に第１のコンタクトが形成され、該第１のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部およびロジック回路部のＭＯＳトランジスタの第２の不純物領域の上面に第２のコンタクトが形成され、該第２のコンタクトの上面に第３のコンタクトが形成され、前記第１のコンタクトの上面と前記第２のコンタクトの上面は同一の高さに形成されている。【００１８】
好ましくは、前記第３のコンタクトがさらに、複数のコンタクトから構成されている。【００１９】
好ましくは、１つの周辺回路部の両側に第１のメモリセル部および第２のメモリセル部が配置され、前記１つの周辺回路部に、前記第１のメモリセル部からのビット線および第２のメモリセル部からのビット線が互い違いに接続され、前記１つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された１組の前記第１のメモリセル部からの第１のビット線および第２のメモリセル部からの第２のビット線が接続され、前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、センスアンプのＭＯＳトランジスタを含み、前記センスアンプのＭＯＳトランジスタは、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含み、前記第１のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第１のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層、および前記第２のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第２のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第２のシリサイド層が形成され、前記第１のシリサイド層と前記第２のシリサイド層は接続されておらず、前記第１のシリサイド層の上部に第５のコンタクトが、前記第２のシリサイド層の上部に第６のコンタクトが形成され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲート同士が第１のゲート配線により接続され、該第１のゲート配線の上部に第７のコンタクトが形成され、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲート同士が第２のゲート配線により接続され、該第２のゲート配線の上部に第８のコンタクトが形成され、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタは、第２層配線により形成される前記第１のビット線と第２層配線により形成される前記第２のビット線との間に隣り合って配置され、前記第１のビット線は、前記第５のコンタクトを介して前記第１のシリサイド層と、前記第８のコンタクトを介して前記第２のゲート配線と接続され、前記第２のビット線は、前記第６のコンタクトを介して前記第２のシリサイド層と、前記第７のコンタクトを介して前記第１のゲート配線と接続され、第１層配線により形成される電源電位配線が、前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタの前記第３のコンタクトと接続され、第１層配線により形成される接地電位配線が、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの前記第３のコンタクトと接続される。【００２０】
本発明の第３の態様は、メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第１の不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法を提供するものである。【００２１】
好ましくは、半導体記憶装置の製造方法は、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの少なくとも一部の第２の不純物領域の表面にシリサイド層を形成する工程をさらに含む。【００２２】
本発明の第４の態様は、メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第１の不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、その後に表面に保護膜を形成する工程と、前記周辺回路部についてのみ、前記保護膜を異方的に除去する工程と、前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法を提供するものである。【００２３】
好ましくは、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものである。【００２４】
好ましくは、前記シリサイド層を形成する工程は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの第２の不純物領域の表面にシリサイド層を形成する工程を含む。【００２５】
本発明の第５の態様は、メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第１の不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部およびロジック回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とするメモリ混載半導体装置の製造方法を提供するものである。【００２６】
好ましくは、前記メモリ混載半導体装置の製造方法は、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの少なくとも一部の第２の不純物領域の表面にシリサイド層を形成する工程をさらに含む。【００２７】
本発明の第６の態様は、メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第１の不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、その後に表面に保護膜を形成する工程と、前記周辺回路部およびロジック回路部についてのみ、前記保護膜を異方的に除去する工程と、前記周辺回路部およびロジック回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部およびロジック回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とするメモリ混載半導体装置の製造方法を提供するものである。【００２８】
好ましくは、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものである。【００２９】
好ましくは、前記シリサイド層を形成する工程は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの第２の不純物領域の表面にシリサイド層を形成する工程を含む。
【発明の効果】
【００３０】
以上に説明したように、本発明によれば半導体記憶装置およびメモリ混載半導体装置において、メモリセル部並びに周辺回路部およびロジック回路部を構成するＭＯＳトランジスタを、基板上の絶縁膜上に形成された平面状半導体層と、該平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含む縦型トランジスタとし、周辺回路部やロジック回路部においては該平面状半導体層表面に形成されるシリサイド層によりＮＭＯＳトランジスタのＮ＋不純物領域とＰＭＯＳトランジスタのＰ＋不純物領域が直接接続される構成とすることにより、占有面積の小さい回路を実現することができる。
【実施例１】
【００３１】
図１に本発明におけるＤＲＡＭのセルアレイ構成を示す。ＤＲＡＭセルはすべてのビット線およびワード線の交点に形成されており、クロスポイント型セルを構成している。図２にビット線とワード線の交点に形成されるＤＲＡＭセルの等価回路を示す。ＤＲＡＭセルは電荷を蓄積する１個の容量素子Ｃｓ１と電荷を転送する選択トランジスタＱｃ１よりなる。容量素子Ｃｓ１に電荷が蓄積されることでデータが記憶され、容量素子Ｃｓ１に記憶されたデータは選択トランジスタＱｃ１のゲート電極であるワード線ＷＬ（ｎ）がオンされることで、ビット線ＢＬ（ｎ）に読み出され、読み出された信号はビット線に接続されたセンスアンプにより増幅される。
図３にＤＲＡＭセルアレイの平面図を示す。また、図４に、図３におけるＡ−Ａ’の断面構造、図５に、図３におけるＢ−Ｂ’の断面構造を示す。【００３２】
まず図３を参照してＤＲＡＭセルの平面図について説明する。
埋め込み酸化膜１０１上にはビット線ＢＬ（ｎ）である表面がシリサイド化された下部拡散層１０２が横方向に配線される。下部拡散層１０２上にはメモリセルにアクセスするための選択トランジスタＱｃ１が形成される。選択トランジスタＱｃ１を構成する柱状シリコン層１０４を取り囲むようにゲート電極１０８が形成され、ワード線ＷＬ（ｎ）であるゲート電極１０８から延在するゲート配線１０８ａが縦方向に配線される。選択トランジスタＱｃ１を構成する柱状シリコン層１０４の上部拡散層１０５上には、コンタクト１０９が形成され、このコンタクトを通して容量素子Ｃｓ１に接続される。【００３３】
続いて、図４および図５を参照して、断面構造について説明する。
埋め込み酸化膜１０１上にシリコン層よりなる下部拡散層１０２が形成され、その表面にシリサイド層１０３が形成されている。下部拡散層１０２はビット線ＢＬ（ｎ）であり、共通のセンスアンプを持つ複数の選択トランジスタＱｃ１により共通化され、セルアレイ端において周辺回路に接続される。シリコン層よりなる下部拡散層１０２上には柱状シリコン層１０４が形成され、柱状シリコン層１０４を取り囲むようにゲート絶縁膜１０７およびゲート電極１０８が形成される。ゲート電極１０８より延在するゲート配線１０８ａはワード線ＷＬ（ｎ）であり、共通のワードドライバ回路を持つ複数の選択トランジスタＱｃ１によって共通化されており、セルアレイ端で周辺回路に接続される。柱状シリコン層上部には上部拡散層１０５が形成され、その表面にはシリサイド層１０６が形成されている。上部拡散層１０５はコンタクト１０９に接続され、コンタクト１０９は容量素子Ｃｓ１の下部電極１１０に接続されている。容量絶縁膜１１１を介して存在する上部電極１１２が形成される。【００３４】
ＤＲＡＭやＤＲＡＭ混載ロジックデバイスのチップ面積を縮小する手段の一つとして、メモリ周辺回路やロジック回路の大部分を占めるＣＭＯＳ回路（以下、ＣＭＯＳ回路部）による占有面積を縮小することが挙げられる。
本発明によれば、ＣＭＯＳ回路部の占有面積を縮小することができる。以下にＣＭＯＳ回路部の一例としてＣＭＯＳインバーターを用いて本発明による占有面積縮小の例を示す。図６に本実施例におけるＣＭＯＳインバーターの等価回路を示す。また、図７に本発明におけるＣＭＯＳインバーターの平面図を示す。【００３５】
以下に図７のＣＭＯＳインバーターの平面図について簡単に説明する。埋め込み酸化膜層２０１の上に下部拡散層が形成され、下部拡散層表面にはシリサイド層２０３が形成されている。下部拡散層のＮ＋拡散層領域にはＮＭＯＳトランジスタであるＱｎ２が、Ｐ＋拡散層領域にはＰＭＯＳトランジスタであるＱｐ２が形成される。それぞれのトランジスタのゲート電極（２０８ａ、２０８ｂ）より延在するゲート電極上に形成されるコンタクト（２０９ａ、２０９ｂ）は入力配線Ｖｉｎ２に接続され、下部拡散層上のシリサイド層２０３上に形成されるコンタクト２０９ｃは出力配線Ｖｏｕｔ２に接続され、ＮＭＯＳトランジスタであるＱｎ２を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト２０９ｄは接地電位配線ＧＮＤ２に接続され、ＰＭＯＳトランジスタであるＱｐ２を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト２０９ｅは電源電位配線Ｖｃｃ２に接続されることによりインバーターを構成する。【００３６】
図８に図７のカットラインＡ−Ａ’における断面構造を示す。以下に図８を参照してＣＭＯＳインバーターの断面構造について説明する。
埋め込み酸化膜層２０１の上に下部拡散層（２０２、２１２）が形成され、下部拡散層はＮ＋下部拡散層２０２およびＰ＋下部拡散層２１２からなり、Ｎ＋下部拡散層２０２とＰ＋下部拡散層２１２の表面にはシリサイド層２０３が形成され、このシリサイド層２０３によってＮ＋下部拡散層２０２とＰ＋下部拡散層２１２は互いに直接接続されている。このため、Ｎ＋下部拡散層２０２とＰ＋下部拡散層２１２を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。Ｎ＋下部拡散層２０２上に形成される柱状シリコン層２０４によってＮＭＯＳトランジスタＱｎ２が形成され、Ｐ＋下部拡散層２１２上に形成される柱状シリコン層２１４によってＰＭＯＳトランジスタＱｐ２が形成されている。柱状シリコン層（２０４、２１４）を取り囲むようにゲート絶縁膜２０７が形成され、それを取り囲むようにゲート電極２０８が形成されている。ＮＭＯＳを形成する柱状シリコン層２０４の上部にＮ＋上部拡散層２０５が、ＰＭＯＳを形成する柱状シリコン層２１４の上部にＰ＋上部拡散層２１５が形成され、上部拡散層（２０５、２１５）上にはシリサイド膜２０６が形成されている。
ゲート電極より延在するゲート配線（２０８ａ、２０８ｂ）上には１層目のコンタクト（２０９ａ、２０９ｂ）が形成され、２層目のコンタクト２１０を通して入力配線Ｖｉｎ２に接続される。下部拡散層上のシリサイド層２０３上に形成される１層目のコンタクト２０９ｃは２層目のコンタクト２１０を通して出力配線Ｖｏｕｔ２に接続される。ＮＭＯＳ柱状シリコン層上部の上部拡散層２０５上に形成される１層目のコンタクト２０９ｄは２層目のコンタクト２１０を通して接地電位配線ＧＮＤ２に接続される。ＰMOS柱状シリコン層上部の上部拡散層２１５上に形成される１層目のコンタクト２０９ｅは２層目のコンタクト２１０を通して電源電位配線Ｖｃｃ２に接続される。【００３７】
以下に本発明の半導体装置を形成するための製造方法の一例を図９〜図２３を参照して説明する。各図において（ａ）はＤＲＡＭセルアレイの平面図、（ｂ）はＤＲＡＭセルアレイ内のＡ−Ａ’における断面図、（ｃ）はＣＭＯＳ回路部の例としてＣＭＯＳインバーターの平面図、（ｄ）はＣＭＯＳインバーターの断面図である。【００３８】
図９に示されるように、埋め込み酸化膜（１０１、２０１）上にＳＯＩ層が膜厚２００ｎｍ程度形成されたＳＯＩ基板を用いて、ＳＯＩ層上にシリコン窒化膜等のマスク（１２０、２２０）を成膜して、柱状シリコン層（１０４、２０４、２１４）をエッチングにより形成する。このとき、柱状半導体底部にシリコン層（１０２ａ、２０２ａ）を５０ｎｍ程度の厚さで形成しておく。【００３９】
図１０に示されるように、シリコン層（１０２ａ、２０２ａ）のエッチングを行い、分離する。その後、イオン注入などにより不純物を注入し、シリコン層にＮ+下部拡散層領域（１０２、２０２）またはＰ＋下部拡散層領域２１２を形成する。ＤＲＡＭセルアレイ部においてはＮ＋拡散層領域１０２はビット線になる。【００４０】
図１１に示されるように、ゲート絶縁膜（１０７、２０７）を成膜後、ゲート導電膜（１０８、２０８）をＣＶＤ法もしくはＡＬＤ法により、柱状シリコン層（１０４、２０４、２１４）を埋め込むように成膜する。【００４１】
図１２に示されるように、ＣＭＰによりゲート導電膜（１０８、２０８）を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜（１２０、２２０）をＣＭＰのストッパーとして使用する。シリコン窒化膜（１２０、２２０）をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができ、そのような膜をＳＯＩ層上に予め成膜しておくこともできる。【００４２】
図１３に示されるように、ゲート絶縁膜（１０７、２０７）及びゲート導電膜（１０８、２０８）をエッチバックすることにより、ゲート長を決定する。【００４３】
図１４に示されるように、所望のゲート電極の膜厚分だけシリコン窒化膜を成膜して、このシリコン窒化膜をエッチバックすることによりシリコン窒化膜サイドウォール（１２４、２２４）を形成する。シリコン窒化膜サイドウォール（１２４、２２４）の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。【００４４】
図１５に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト（１２１、２２１）により形成する。ＤＲＡＭセル部においては、ゲート配線１２１により、ワード線が形成される。【００４５】
図１６に示されるように、レジスト（１２１、２２１）をマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極（１０８、２０８）およびゲート配線（１０８ａ、２０８ａ、２０８ｂ）を形成する。ＤＲＡＭセルアレイ部においては、ゲート配線１０８ａはワード線である。【００４６】
図１７に示されるように、柱状シリコン上部のシリコン窒化膜（１２０、２２０）およびシリコン窒化膜サイドウォール（１２４、２２４）をウェットエッチまたはドライエッチにより除去する。【００４７】
図１８に示されるように、不純物注入等により柱状シリコン層（１０４、２０４）の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層（１０５、２０５）を形成する。また、柱状シリコン層２１４の上部にＢやＢＦ2などの不純物を導入し、Ｐ＋ソース拡散層２１５を形成する。【００４８】
図１９に示されるように、１０ｎｍ〜５０ｎｍ程度のシリコン窒化膜（１２２、２２２）を成膜する。【００４９】
図２０に示されるように、シリコン窒化膜（１２２、２２２）をエッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜で覆う構造にする。【００５０】
図２１に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、シリサイド層（１０３、２０３、１０６、２０６）を形成する。
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜（１２２、２２２）により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。【００５１】
図２２に示されるように、層間膜であるシリコン酸化膜形成後に１層目のコンタクト（１０９、２０９ａ〜２０９ｅ）をＤＲＡＭセルアレイ部とＣＭＯＳインバーター部に形成する。【００５２】
図２３に示されるように、ＤＲＡＭセルアレイ部には従来のスタック型ＤＲＡＭに用いられているのと同様な方法で容量素子を形成する。容量素子は金属である下部電極１１０および絶縁膜１１１、金属である上部電極１１２よりなる。ＣＭＯＳインバーター部においてはＤＲＡＭセルアレイ部の容量素子形成後に、第２層目のコンタクト２１０を第１層目のコンタクト（２０９ａ〜２０９ｅ）上に形成することにより配線層との接続を行う。【００５３】
本発明においては、すべてのコンタクトは金属で形成されており、容量素子の電極も金属で形成される。通常のスタック型ＤＲＡＭにおいては、コンタクトの一部や容量電極は不純物がドープされたポリシリコンで形成されることが多い。コンタクトや容量素子電極がポリシリコンなどで形成される場合には、成膜時や活性化熱処理に生じる熱履歴によりトランジスタの不純物分布が影響を受け、ボロンの抜きぬけによるしきい値変動や、ショートチャネル特性の悪化などが生じることがある。このため、ゲート長の短いトランジスタを使用する場合には、良好なトランジスタ特性を保つために、ポリシリコンなどの比較的高い温度（６００〜７００℃）が必要な材料は使わずに、比較的低温で成膜できるＴｉＮやＷなどの金属（成膜温度〜５００℃）でコンタクトや容量素子電極を形成する必要がある。【００５４】
本発明においては、ＤＲＡＭセルアレイ部の選択トランジスタと周辺回路部やロジック回路部におけるトランジスタを同一の構造にて形成しているため、製造工程数が少ない。また、ＤＲＡＭ部における容量素子は従来のスタック型ＤＲＡＭにおいて使用されている技術をそのまま使用することができるので、新規に容量素子を開発する必要がない。【００５５】
本発明においては、ＣＭＯＳ回路が使用される周辺回路部やロジック回路部において、Ｎ＋下部拡散層とＰ＋下部拡散層とを拡散層上に形成されるシリサイド層により直接接続でき、Ｎ＋下部拡散層とＰ＋下部拡散層を接続するためのコンタクトや、素子分離を形成する必要がないため、ＣＭＯＳ回路の面積を縮小することができる。通常ＤＲＡＭにおいては、全チップ面積のうち約半分程度が周辺回路で構成されており、周辺回路の多くがＣＭＯＳ回路であることから、上記の効果によるチップ面積の縮小が期待できる。また、ＤＲＡＭ混載ロジックデバイスにおいては、ＤＲＡＭ以外のロジック回路部では大部分の回路がＣＭＯＳ回路で構成されるためさらに面積縮小の効果は大きくなる。【００５６】
また、本発明においては、ＣＭＯＳ回路部のトランジスタのソースドレイン拡散層上にシリサイド層が形成されるため、ソースドレイン部の寄生抵抗が減少し、高性能なトランジスタを形成することができる。
【実施例２】
【００５７】
本実施例におけるＣＭＯＳインバーター部の断面構造を図２４に示す。本実施例と実施例１においてはＣＭＯＳインバーターなどのＣＭＯＳ回路部の断面構造のみ異なり、その他の点については同一である。【００５８】
実施例１においては、インバーター部のコンタクトは２段積層構造になっているが、ＤＲＡＭのセルサイズが小さくなってくると、十分な蓄積電荷量を確保するために容量素子Ｃｓ１の高さを増やす必要があるため、２段目のコンタクト２１０が深くなり、加工面において形成するのが困難になることがある。そのような場合には、２段目のコンタクト２１０を、図２４に示したように、２段目のコンタクト３１０ａと３段目のコンタクト３１０ｂに分割して形成することによりコンタクトの形成を容易にすることができる。このようなコンタクト構造にすることにより、セルサイズが小さくなり、高さが大きい容量素子が必要になる場合においても、十分な蓄積電荷量を確保しつつ、容易にコンタクトを形成することができる。
【実施例３】
【００５９】
本実施例においては、ＤＲＡＭセルアレイ部をシリサイド化しない構造及び製造方法を提供する。実施例１においては、ＤＲＡＭセル部においてもシリサイド化を行ったが、ＤＲＡＭセルの選択トランジスタの拡散層をシリサイド化するためには、ソースドレイン領域の不純物濃度を増加しなければならず、接合リークが増加するため、ホールド特性が悪化する。本実施例においては製造工程数は増加するが、ホールド特性のよいＤＲＡＭを提供することができる。【００６０】
ＤＲＡＭセル部の平面図は下部拡散層及び上部拡散層上にシリサイド層が形成されていない点を除いて図３と同一である。
図２５および図２６を参照して、ＤＲＡＭセル部の断面構造について説明する。図２５は図３のＡ−Ａ’に対応する断面図、図２６は図３のＢ−Ｂ’に対応する断面図である。
埋め込み酸化膜４０１上に下部拡散層４０２が形成され、下部拡散層４０２はビット線ＢＬ（ｎ）であり、共通のセンスアンプを持つ複数の選択トランジスタにより共通化され、セルアレイ端において周辺回路に接続される。シリコン層よりなる下部拡散層４０２上には柱状シリコン層４０４が形成され、柱状シリコン層４０４を取り囲むようにゲート絶縁膜４０７およびゲート電極４０８が形成される。ゲート電極４０８より延在するゲート配線４０８ａはワード線ＷＬ（ｎ）であり、共通のワードドライバ回路を持つ複数の選択トランジスタによって共通化されており、セルアレイ端で周辺回路に接続される。柱状シリコン層上部には上部拡散層４０５が形成され、上部拡散層４０５はコンタクト４０９に接続され、コンタクト４０９は容量素子Ｃｓ１の下部電極４１０に接続されている。容量絶縁膜４１１を介して存在する上部電極４１２が形成される。【００６１】
図２７にＣＭＯＳ回部部の一例であるＣＭＯＳインバーターの断面図を示す。ＣＭＯＳインバーターにおいては、ソースドレイン拡散層にシリサイド層（５０３、５０６）が形成されており、実施例１と同様の構造を持つ。【００６２】
以下に本実施例の半導体装置を形成するための製造方法の一例を図２８〜図２９を参照して説明する。各図において（ａ）はＤＲＡＭセルアレイの平面図、（ｂ）はセルアレイ内のＡ−Ａ’における断面図、（ｃ）はＣＭＯＳ回路部の例としてＣＭＯＳインバーターの平面図、（ｄ）はＣＭＯＳインバーターの断面図である。
図１９のシリコン窒化膜（１２２、２２２）成膜工程までは実施例１と同一であるので、図１９以降の工程について、以下に説明する。【００６３】
図２８を参照して、ＤＲＡＭ部はシリコン窒化膜５２２で覆われたままとし、周辺回路部のみシリコン窒化膜５２２をエッチバックしてソースドレイン拡散層を露出させる。【００６４】
図２９に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、ＣＭＯＳインバーター部のみソースドレイン拡散層を選択的にシリサイド化して、下部拡散層上のシリサイド層５０３および柱状シリコン層上部のソース拡散層上のシリサイド層５０６を形成する。【００６５】
コンタクト形成以降の工程については、図２２からの工程と同一であるので、ここでは省略する。【００６６】
上記のように本実施例においては、ＤＲＡＭセル部における良好なホールド特性を持つ選択トランジスタと周辺回路部における高性能なトランジスタを同時に形成することができる。
【実施例４】
【００６７】
図３０に本発明のＤＲＡＭのセルアレイ領域と周辺回路部の模式図およびデータ線方向の周辺回路部の等価回路を示す。周辺回路の構成としては、ここでは最小限必要な回路として、プリチャージ回路ＰＣ、センスアンプＳＡ、列選択スイッチＹＳを示した。セルアレイ構成はビット線とワード線交点にセルが配置されるクロスポイント型であり、ビット線の構成はセンスアンプに接続されるビット線対が左右に配置された異なるセルアレイに形成される開放型ビット線としている。このため、それぞれの回路はビット線ピッチの２倍の幅、つまり４Ｆの幅に配置できるように設計されなければならない。
以下に、４Ｆの幅に配置することが可能なレイアウトを持つそれぞれの回路の実施例について示す。【００６８】
図３１（ａ）にセンスアンプＳＡの等価回路図を、（ｂ）にセンスアンプのレイアウトを示す。図３１（ａ）に示されるように、センスアンプはＮＭＯＳトランジスタであるＳｎ１およびＳｎ２と、ＰＭＯＳトランジスタであるＳｐ１およびＳｐ２より構成される。Ｓｎ１とＳｎ２は接地電位ＧＮＤ６に接続され、Ｓｐ１とＳｐ２は電源電位Ｖｃｃ６に接続される。センスアンプによって、メモリセルから読み出される電荷により生じるビット線ＢＬとＢＬＢ間の微小な電位差ΔＶをＶｃｃに増幅することができる。【００６９】
図３１（ｂ）を参照して、センスアンプのレイアウトについて説明する。センスアンプ部のビット線ＢＬ（ｎ）およびＢＬＢ（ｎ）は第２層配線により形成され、電源電位に固定されるＶｃｃ６配線および接地電位に固定されるＧＮＤ６配線は第１層配線により形成される。ビット線ＢＬ（ｎ）は表面にシリサイド層が形成された拡散層６０４上に形成されたコンタクト６０１と接続され、ＮＭＯＳであるＳｎ１およびＰＭＯＳであるＳｐ１の下部拡散層に接続される。ビット線ＢＬＢ（ｎ）は表面にシリサイド層が形成された拡散層６０５上に形成されたコンタクト６０２と接続されＮＭＯＳであるＳｎ２およびＰＭＯＳであるＳｐ２の下部拡散層に接続される。また、ビット線ＢＬ（ｎ）は、Ｓｎ２およびＳｐ２のゲート電極より延在するゲート配線上に形成されるコンタクト６０４と接続され、ビット線ＢＬＢ（ｎ）は、Ｓｎ１およびＳｐ１のゲート電極より延在するゲート配線上に形成されるコンタクト６０３と接続される。ＮＭＯＳであるＳｎ１およびＳｎ２の上部拡散層に形成されるコンタクトは第１層配線である接地電位のＧＮＤ６配線に接続され、ＰＭＯＳであるＳｐ１およびＳｐ２の上部拡散層に形成されるコンタクトは第１層配線である電源電位のＶｃｃ６配線に接続される。【００７０】
図３１（ｂ）に示したＮ＋注入領域（６１０、６１１）においては下部拡散層にはＰやＡｓなどの不純物が注入されＮ＋拡散層になり、Ｐ＋注入領域６１２においては下部拡散層にはＢやＢＦ2などの不純物が注入されＰ＋拡散層になる。Ｎ＋拡散層とＰ＋拡散層はそれらの表面に形成されたシリサイド層により直接接続されるため、Ｎ＋拡散層とＰ＋拡散層を接続するためのコンタクトや素子分離を形成する必要がなく回路の占有面積を縮小することができる。【００７１】
本実施例においては、センスアンプを構成する各トランジスタＳｎ１、Ｓｎ２、Ｓｐ１、Ｓｐ２は１個の柱状シリコン層よりなるＳＧＴにより形成される場合について示したが、回路の性能の要求により各トランジスタは複数の柱状シリコン層よりなるＳＧＴによって形成されてもよい。【００７２】
図３２の（ａ）にプリチャージ回路ＰＣの等価回路図を、（ｂ）にプリチャージ回路のレイアウトを示す。図３２（ａ）を参照して、プリチャージ回路の一例について説明する。プリチャージ回路は、ビット線ＢＬと電源電位の１／２の電圧に固定されたＶｃｃ／２配線とを接続するＮＭＯＳトランジスタＥｎ１と、ビット線ＢＬＢと電源電位の１／２の電圧に固定されたＶｃｃ／２配線とを接続するＮＭＯＳトランジスタＥｎ２と、ビット線ＢＬとビット線ＢＬＢを接続するＮＭＯＳトランジスタＥｎ３より構成される。プリチャージ信号ＲＰに“１”のデータが入力されることによってＥｎ１、Ｅｎ２、Ｅｎ３がすべてオンになり、ビット線ＢＬとＶｃｃ／２配線が接続され、ビット線ＢＬＢとＶｃｃ／２配線が接続され、ビット線ＢＬとビット線ＢＬＢが接続されることにより、ビット線ＢＬとＢＬＢがともにＶｃｃ／２にプリチャージされる。【００７３】
図３２（ｂ）を参照して、プリチャージ回路のレイアウトについて説明する。プリチャージ回路部のビット線ＢＬおよびビット線ＢＬＢは第２層配線により形成され、Ｖｃｃ／２配線およびプリチャージ信号線ＲＰは第１層配線により形成される。ビット線ＢＬ（ｎ）は表面にシリサイド層が形成されたＮ＋拡散層６２３上に形成されたコンタクト６２１と接続され、Ｅｎ１を通してＶｃｃ／２配線と接続される。ビット線ＢＬＢ（ｎ）は表面にシリサイド層が形成されたＮ＋拡散層６２４上に形成されたコンタクト６２２と接続され、Ｅｎ２を通してＶｃｃ／２と接続される。ビット線ＢＬ（ｎ）は、Ｅｎ３上部に形成されるコンタクトによりＥｎ３の上部拡散層と接続され、Ｅｎ３を通してＢＬＢ（ｎ）と接続される。トランジスタＥｎ１〜Ｅｎ３のゲート電極はゲート配線６２６上に形成されるコンタクト６２５を通してプリチャージ信号ＲＰに接続され、回路動作が制御される。【００７４】
本実施例においては、プリチャージ回路を構成する各トランジスタＥｎ１、Ｅｎ２、Ｅｎ３は１個の柱状シリコン層よりなるＳＧＴにより形成される場合について示したが、回路の性能の要求により各トランジスタは複数の柱状シリコン層よりなるＳＧＴによって形成されてもよい。【００７５】
図３３の（ａ）に列選択スイッチＹＳの等価回路図を、（ｂ）に列選択スイッチのレイアウトを示す。図３３（ａ）に示されるように、列選択スイッチ信号ＹＳに“１”の信号が入力されることにより、ＮＭＯＳであるＹｎ１およびＹｎ２がオンになり、ビット線ＢＬおよびＢＬＢの信号がＩ／Ｏ回路に接続されているグローバルビット線ＧＢＬとＧＢＬＢに読み出される。【００７６】
図３３（ｂ）を参照して、列選択スイッチのレイアウトについて説明する。列選択スイッチ部のビット線ＢＬ（ｎ）およびＢＬＢ（ｎ）は第２層配線により形成され、グローバルビット線ＧＢＬおよびＧＢＬＢは第１層配線により形成される。ビット線ＢＬ（ｎ）はＮＭＯＳトランジスタであるＹｎ１を形成する柱状シリコン層の上部拡散層に形成されるコンタクト６４１と接続され、Ｙｎ１がオンになることにより、データがＮ＋拡散層である６４７上に形成されるコンタクト６４４を通じてＧＢＬに転送される。また、ビット線ＢＬＢ（ｎ）はＮＭＯＳトランジスタであるＹｎ２を形成する柱状シリコン層の上部拡散層に形成されるコンタクト６４２と接続され、Ｙｎ２がオンになることにより、データがＮ＋拡散層である６４６上に形成されるコンタクト６４２を通じてＧＢＬＢに転送される。列選択トランジスタＹｎ１およびＹｎ２のゲート電極より延在するゲート配線上にはコンタクト６４５が形成され、列選択スイッチ信号が入力される第１層配線であるＹＳ（ｎ）に接続される。【００７７】
本実施例においては、センスアンプを構成する各トランジスタＹｎ１、Ｙｎ２は１個の柱状シリコン層よりなるＳＧＴにより形成される場合について示したが、回路の性能の要求により各トランジスタは複数の柱状シリコン層よりなるＳＧＴによって形成されてもよい。
【図面の簡単な説明】
【００７８】
【図１】本発明のＤＲＡＭセルアレイ構成を示す図である。
【図２】本発明のＤＲＡＭセルアレイ等価回路図である。
【図３】本発明のＤＲＡＭセルアレイを示す平面図である。
【図４】本発明のＤＲＡＭセルアレイを示す断面図である。
【図５】本発明のＤＲＡＭセルアレイを示す断面図である。
【図６】本発明の周辺回路の一例であるＣＭＯＳインバーターの等価回路図である。
【図７】本発明の周辺回路の一例であるＣＭＯＳインバーターの平面図である。
【図８】本発明の周辺回路の一例であるＣＭＯＳインバーターの断面図である。
【図９】本発明の製造方法を工程順に示す工程図である。
【図１０】本発明の製造方法を工程順に示す工程図である。
【図１１】本発明の製造方法を工程順に示す工程図である。
【図１２】本発明の製造方法を工程順に示す工程図である。
【図１３】本発明の製造方法を工程順に示す工程図である。
【図１４】本発明の製造方法を工程順に示す工程図である。
【図１５】本発明の製造方法を工程順に示す工程図である。
【図１６】本発明の製造方法を工程順に示す工程図である。
【図１７】本発明の製造方法を工程順に示す工程図である。
【図１８】本発明の製造方法を工程順に示す工程図である。
【図１９】本発明の製造方法を工程順に示す工程図である。
【図２０】本発明の製造方法を工程順に示す工程図である。
【図２１】本発明の製造方法を工程順に示す工程図である。
【図２２】本発明の製造方法を工程順に示す工程図である。
【図２３】本発明の製造方法を工程順に示す工程図である。
【図２４】本発明の周辺回路の一例であるＣＭＯＳインバーターの断面図である。
【図２５】本発明のＤＲＡＭセルアレイを示す断面図である。
【図２６】本発明のＤＲＡＭセルアレイを示す断面図である。
【図２７】本発明の周辺回路の一例であるＣＭＯＳインバーターの断面図である。
【図２８】本発明の製造方法を工程順に示す工程図である。
【図２９】本発明の製造方法を工程順に示す工程図である。
【図３０】本発明のＤＲＡＭセルアレイ構成および周辺回路の等価回路図である。
【図３１】本発明のＤＲＡＭ周辺回路であるセンスアンプの平面図である。
【図３２】本発明のＤＲＡＭ周辺回路であるプリチャージ回路の平面図である。
【図３３】本発明のＤＲＡＭ周辺回路である列選択スイッチの平面図である。
【図３４】ＳＧＴを用いたＤＲＡＭの従来例である。
【図３５】ＳＧＴを用いたＤＲＡＭの従来例である。
【図３６】ＳＧＴを用いたＤＲＡＭの従来例である。
【符号の説明】
【００７９】
１０１、２０１、３０１、４０１、５０１：埋め込み酸化膜
１０２、４０２：ＤＲＡＭセルアレイ部下部拡散層（ビット線）
１０２ａ、２０２ａ：シリコン層
１０３、２０３、３０３、４０３、５０３：下部シリサイド層
１０４、４０４：ＤＲＡＭセルアレイ部柱状シリコン層
１０５、４０５：ＤＲＡＭセルアレイ部上部拡散層
１０６、２０６、３０６、４０６、５０６：上部シリサイド層
１０７、２０７、３０７、４０７、５０７：ゲート絶縁膜
１０８、２０８、３０８、４０８、５０８：ゲート電極
１０８ａ、２０８ａ、２０８ｂ、３０８ａ、３０８ｂ、５０８ａ、５０８ｂ、６０６：ゲート配線
１０９、４０９：ＤＲＡＭ部コンタクト
１１０、４１０：容量素子下部電極
１１１、４１１：容量素子絶縁膜
１１２、４１２：容量素子上部電極
１２０、２２０：ハードマスクシリコン窒化膜
２０２、３０２、５０２：Ｎ＋下部拡散層
２０４、３０４、５０４：ＮＭＯＳ柱状シリコン層
２０５、３０５、５０５：Ｎ＋上部拡散層
１０８、２０８：ゲート導電膜
２０９ａ〜２０９ｅ、３０９ａ〜３０９ｅ、５０９ａ〜５０９ｅ：１層目コンタクト
２１０、３１０ａ：２層目コンタクト
３１０ｂ：３層目コンタクト
２１２、３１２、５１２：Ｐ＋下部拡散層
２１４、３１４、５１４：ＰＭＯＳ柱状シリコン層
２１５、３１５、５１５：Ｐ＋上部拡散層
１２１、２２１：レジスト
１２２、２２２：シリコン窒化膜
１２４、２２４：シリコン窒化膜サイドウォール
６０１、６０２、６０３、６０４、６２１、６２２、６２５、６４１、６４２、６４３、６４４、６４５：コンタクト
６０４、６０５、６２３、６２４、６４６、６４７：下部拡散層
【図１】
2009096468.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009096468.tif 000010
【図９】
2009096468.tif 000011
【図１０】
2009096468.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【手続補正書】
【提出日】平成21年5月29日(2009.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置であって、
基板と、
前記基板上の絶縁膜と、
前記基板上の絶縁膜上に形成された平面状半導体層と、
を備え、
前記少なくとも一部の周辺回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成される第１の下部ドレイン又はソース領域、該平面状半導体層上に形成される第１の柱状半導体層、該第１の柱状半導体層上部に形成される第１の上部ソース又はドレイン領域、及び該第１の柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成される第１のゲート電極を含み、
前記第２のＭＯＳトランジスタは、前記平面状半導体層に形成される第２の下部ドレイン又はソース領域、該平面状半導体層上に形成される第２の柱状半導体層、該第２の柱状半導体層上部に形成される第２の上部ソース又はドレイン領域、及び該第２の柱状半導体層の側壁を包囲するように第２の絶縁膜を介して形成される第２のゲート電極を含み、
前記メモリセル部の選択トランジスタは、前記平面状半導体層に形成される第３の下部ドレイン又はソース領域、該平面状半導体層上に形成される第３の柱状半導体層、該第３の柱状半導体層上部に形成される第３の上部ソース又はドレイン領域、及び該第３の柱状半導体層の側壁を包囲するように第３の絶縁膜を介して形成される第３のゲート電極を含み、
該第１のＭＯＳトランジスタの第１の下部ドレイン又はソース領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第２の下部ドレイン又はソース領域の表面の少なくとも一部とを接続する第１のシリサイド層が形成され、
該選択トランジスタの第３の下部ドレイン又はソース領域の表面の少なくとも一部に第２のシリサイド層が形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１のシリサイド層は、少なくとも前記第１の下部ドレイン又はソース領域及び前記第２の下部ドレイン又はソース領域に対するコンタクトが形成される領域以外の領域に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセル部のメモリセルは、選択トランジスタ及び容量素子を含むクロスポイント型ＤＲＡＭセルであり、前記第３の下部ドレイン又はソース領域は少なくともビット線を形成し、前記第３のゲート電極と前記第３のゲート電極から延在するゲート配線は、少なくともワード線を形成することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記選択トランジスタの第３の上部ソース又はドレイン領域の上部に第１のコンタクトが形成され、該第１のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部のＭＯＳトランジスタの第１の上部ソース又はドレイン領域又は第２のソース又はドレイン領域の上面に第２のコンタクトが形成され、該第２のコンタクトの上面に第３のコンタクトが形成され、前記第１のコンタクトの上面と前記第２のコンタクトの上面は同一の高さに形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
１つの周辺回路部の両側に第１のメモリセル部および第２のメモリセル部が配置され、
前記１つの周辺回路部に、前記第１のメモリセル部からのビット線および第２のメモリセル部からのビット線が互い違いに接続され、
前記１つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された１組の前記第１のメモリセル部からの第１のビット線および第２のメモリセル部からの第２のビット線が接続され、
前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、センスアンプのＭＯＳトランジスタを含み、
前記センスアンプのＭＯＳトランジスタは、第４のＰＭＯＳトランジスタおよび第４のＮＭＯＳトランジスタと第５のＰＭＯＳトランジスタおよび第５のＮＭＯＳトランジスタを含み、
前記第４のＰＭＯＳトランジスタは、前記平面状半導体層に形成される第４のＰ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第４のＮ型柱状半導体層、該第４のＮ型柱状半導体層上部に形成される第４のＰ型上部ソース又はドレイン領域、及び該第４のＮ型柱状半導体層の側壁を包囲するように第４の絶縁膜を介して形成される第４のＰ型ゲート電極を含み、
前記第４のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第４のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第４のＰ型柱状半導体層、該第４のＰ型柱状半導体層上部に形成される第４のＮ型上部ソース又はドレイン領域、及び該第４のＰ型柱状半導体層の側壁を包囲するように第４の絶縁膜を介して形成される第４のＮ型ゲート電極を含み、
前記第５のＰＭＯＳトランジスタは、前記平面状半導体層に形成される第５のＰ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第５のＮ型柱状半導体層、該第５のＮ型柱状半導体層上部に形成される第５のＰ型上部ソース又はドレイン領域、及び該第５のＮ型柱状半導体層の側壁を包囲するように第５の絶縁膜を介して形成される第５のＰ型ゲート電極を含み、
前記第５のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第５のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第５のＰ型柱状半導体層、該第５のＰ型柱状半導体層上部に形成される第５のＮ型上部ソース又はドレイン領域、及び該第５のＰ型柱状半導体層の側壁を包囲するように第５の絶縁膜を介して形成される第５のＮ型ゲート電極を含み、
前記第４のＰＭＯＳトランジスタの前記第４のＰ型下部ドレイン又はソース領域の表面の少なくとも一部と前記第４のＮＭＯＳトランジスタの前記第４のＮ型下部ドレイン又はソース領域の表面の少なくとも一部とを接続する第４のシリサイド層、及び前記第５のＰＭＯＳトランジスタの前記第５のＰ型下部ドレイン又はソース領域の表面の少なくとも一部と前記第５のＮＭＯＳトランジスタの前記第５のＮ型下部ドレイン又はソース領域の表面の少なくとも一部とを接続する第５のシリサイド層が形成され、
前記第４のシリサイド層の上部に第４のコンタクトが形成され、前記第５のシリサイド層の上部に第５のコンタクトが形成され、
前記第４のＰＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタのゲート電極が第４のゲート配線により接続され、該第４のゲート配線の上部に第６のコンタクトが形成され、
前記第５のＰＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタのゲート電極が第５のゲート配線により接続され、該第５のゲート配線の上部に第７のコンタクトが形成され、
前記第４のＰＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタと、前記第５のＰＭＯＳトランジスタ及び前記第５のＮＭＯＳトランジスタは、第２の配線層により形成される前記第１のビット線と第２の配線層により形成される第２のビット線との間に隣接して配置され、
前記第１のビット線は前記第４のコンタクトを介して前記第４のシリサイド層接続され、前記第１のビット線は前記第７のコンタクトを介して前記第５のゲート配線と接続され、
前記第２のビット線は前記第５のコンタクトを介して前記第５のシリサイド層接続され、前記第２のビット線は前記第６のコンタクトを介して前記第４のゲート配線と接続され、
第１の配線層により形成され、ビット線と垂直方向に形成される電源電位配線が、前記第４のＰＭＯＳトランジスタの第４のＰ型上部ソース又はドレイン領域、及び前記第５のＰＭＯＳトランジスタの第５のＰ型上部ソース又はドレイン領域上に形成される第８のコンタクト及び第９のコンタクトとそれぞれ接続され、
第１の配線層により形成され、ビット線と垂直方向に形成される接地電位配線が、前記第４のＮＭＯＳトランジスタの第４のＮ型上部ソース又はドレイン領域、及び前記第５のＮＭＯＳトランジスタの第５のＮ型上部ソース又はドレイン領域上に形成される第１０のコンタクト及び第１１のコンタクトとそれぞれ接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第４のシリサイド層は、少なくとも前記第４のＰ型下部ドレイン又はソース領域及び前記第４のＮ型下部ドレイン又はソース領域以外の領域に対するコンタクトが形成される領域以外の領域に形成されているか、
又は、前記第５のシリサイド層は、少なくとも前記第５のＰ型下部ドレイン又はソース領域及び前記第５のＮ型下部ドレイン又はソース領域に対するコンタクトが形成される領域以外の領域に形成されている、
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
１つの周辺回路部の両側に第３のメモリセル部および第４のメモリセル部が配置され、
前記１つの周辺回路部に、前記第３のメモリセル部からのビット線および第４のメモリセル部からのビット線が互い違いに接続され、
前記１つの周辺回路部に含まれる列選択スイッチ回路の各々に、前記互い違いに接続された１組の前記第３のメモリセル部からの第３のビット線および第４のメモリセル部からの第４のビット線が接続され、
前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、列選択スイッチ回路のＭＯＳトランジスタを含み、
前記列選択スイッチ回路のＭＯＳトランジスタは、第６のＮＭＯＳトランジスタおよび第７のＮＭＯＳトランジスタを含み、
前記第６のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第６のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第６のＰ型柱状半導体層、該第６のＰ型柱状半導体層上部に形成される第６のＮ型上部ソース又はドレイン領域、及び該第６のＰ型柱状半導体層の側壁を包囲するように第６の絶縁膜を介して形成される第６のＮ型ゲート電極を含み、
前記第７のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第７のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第７のＰ型柱状半導体層、該第７のＰ型柱状半導体層上部に形成される第７のＮ型上部ソース又はドレイン領域、及び該第７のＰ型柱状半導体層の側壁を包囲するように第７の絶縁膜を介して形成される第７のＮ型ゲート電極を含み、
前記第６のＮＭＯＳトランジスタの前記第６のＮ型下部ドレイン又はソース領域の表面の少なくとも一部に第６のシリサイド層が形成され、
前記第７のＮＭＯＳトランジスタの前記第７のＮ型下部ドレイン又はソース領域の表面の少なくとも一部に第７のシリサイド層が形成され、
第６のシリサイド層上には第１２のコンタクトが形成され、第７のシリサイド層上には第１３のコンタクトが形成され、
第６のＮＭＯＳトランジスタの第６のＮ型上部ソース又はドレイン領域に形成される第１４のコンタクトは第３のビット線に接続され、
第７のＮＭＯＳトランジスタの第７のＮ型上部ソース又はドレイン領域に形成される第１５のコンタクトは第４のビット線に接続され、
前記第６のＮＭＯＳトランジスタの第６のゲート電極と前記第７のＮＭＯＳトランジスタの第７のゲート電極が第６のゲート配線により接続され、該第６のゲート配線の上部に第１６のコンタクトが形成され、該第１６のコンタクトは列選択用配線に接続されることを特徴とする半導体記憶装置。
【請求項８】
１つの周辺回路部の両側に第５のメモリセル部および第６のメモリセル部が配置され、
前記１つの周辺回路部に、前記第５のメモリセル部からのビット線および第６のメモリセル部からのビット線が互い違いに接続され、
前記１つの周辺回路部に含まれるプリチャージ回路の各々に、前記互い違いに接続された１組の前記第５のメモリセル部からの第５のビット線および第６のメモリセル部からの第６のビット線が接続され、
前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、プリチャージ回路のＭＯＳトランジスタを含み、
前記プリチャージ回路のＭＯＳトランジスタは、第８のＮＭＯＳトランジスタ、第９のＮＭＯＳトランジスタ、および第１０のＮＭＯＳトランジスタを含み、
前記第８のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第８のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第８のＰ型柱状半導体層、該第８のＰ型柱状半導体層上部に形成される第８のＮ型上部ソース又はドレイン領域、及び該第８のＰ型柱状半導体層の側壁を包囲するように第８の絶縁膜を介して形成される第８のゲート電極を含み、
前記第９のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第９のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第９のＰ型柱状半導体層、該第９のＰ型柱状半導体層上部に形成される第９のＮ型上部ソース又はドレイン領域、及び該第９のＰ型柱状半導体層の側壁を包囲するように第９の絶縁膜を介して形成される第９のゲート電極を含み、
前記第１０のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第１０のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第１０のＰ型柱状半導体層、該第１０のＰ型柱状半導体層上部に形成される第１０のＮ型上部ソース又はドレイン領域、及び該第１０のＰ型柱状半導体層の側壁を包囲するように第１０の絶縁膜を介して形成される第１０のゲート電極を含み、
前記第８のＮＭＯＳトランジスタの前記第８のＮ型下部ドレイン又はソース領域の表面の少なくとも一部に第８のシリサイド層が形成され、
前記第９のＮＭＯＳトランジスタの前記第９のＮ型下部ドレイン又はソース領域の表面の少なくとも一部に第９のシリサイド層が形成され、
第８のシリサイド層上に形成される第１７のコンタクトは第５のビット線に接続され、
第９のシリサイド層上に形成される第１８のコンタクトは第６のビット線に接続され、
第８のＮＭＯＳトランジスタの第８のＮ型上部ソース又はドレイン領域、及び第９のＮＭＯＳトランジスタの第９のＮ型上部ソース又はドレイン領域上に形成される第１９のコンタクト及び第２０のコンタクトは共に１／２電源電圧配線に接続され、
前記第９のＮ型下部ドレイン又はソース領域と第１０のＮ型下部ドレイン又はソース領域は、前記第９のシリサイド層により接続され、
前記第８のＮＭＯＳトランジスタ、前記第９のＮＭＯＳトランジスタおよび前記第１０のＮＭＯＳトランジスタのゲート電極が第８のゲート配線により接続され、該第８のゲート配線の上部に第２１のコンタクトが形成され、該第２１のコンタクトはプリチャージ信号配線に接続されることを特徴とする半導体記憶装置。
【請求項９】
１つの周辺回路部の両側に第５のメモリセル部および第６のメモリセル部が配置され、
前記１つの周辺回路部に、前記第５のメモリセル部からのビット線および第６のメモリセル部からのビット線が互い違いに接続され、
前記１つの周辺回路部に含まれるプリチャージ回路の各々に、前記互い違いに接続された１組の前記第５のメモリセル部からの第５のビット線および第６のメモリセル部からの第６のビット線が接続され、
前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、プリチャージ回路のＭＯＳトランジスタを含み、
前記プリチャージ回路のＭＯＳトランジスタは、第８のＮＭＯＳトランジスタ、第９のＮＭＯＳトランジスタ、および第１０のＮＭＯＳトランジスタを含み、
前記第８のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第８のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第８のＰ型柱状半導体層、該第８のＰ型柱状半導体層上部に形成される第８のＮ型上部ソース又はドレイン領域、及び該第８のＰ型柱状半導体層の側壁を包囲するように第８の絶縁膜を介して形成される第８のゲート電極を含み、
前記第９のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第９のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第９のＰ型柱状半導体層、該第９のＰ型柱状半導体層上部に形成される第９のＮ型上部ソース又はドレイン領域、及び該第９のＰ型柱状半導体層の側壁を包囲するように第９の絶縁膜を介して形成される第９のゲート電極を含み、
前記第１０のＮＭＯＳトランジスタは、前記平面状半導体層に形成される第１０のＮ型下部ドレイン又はソース領域、該平面状半導体層上に形成される第１０のＰ型柱状半導体層、該第１０のＰ型柱状半導体層上部に形成される第１０のＮ型上部ソース又はドレイン領域、及び該第１０のＰ型柱状半導体層の側壁を包囲するように第１０の絶縁膜を介して形成される第１０のゲート電極を含み、
前記第８のＮＭＯＳトランジスタの前記第８のＮ型下部ドレイン又はソース領域の表面の少なくとも一部に第８のシリサイド層が形成され、
前記第９のＮＭＯＳトランジスタの前記第９のＮ型下部ドレイン又はソース領域の表面の少なくとも一部に第９のシリサイド層が形成され、
第８のシリサイド層上に形成される第１７のコンタクトは第５のビット線に接続され、
第９のシリサイド層上に形成される第１８のコンタクトは第６のビット線に接続され、
第８のＮＭＯＳトランジスタの第８のＮ型上部ソース又はドレイン領域、及び第９のＮＭＯＳトランジスタの第９のＮ型上部ソース又はドレイン領域上に形成される第１９のコンタクト及び第２０のコンタクトは共に１／２電源電圧配線に接続され、
少なくとも、前記第８のＮ型下部ドレイン又はソース領域と第１０のＮ型下部ドレイン又はソース領域は、前記第８のシリサイド層により接続されているか、前記第９のＮ型下部ドレイン又はソース領域と第１０のＮ型下部ドレイン又はソース領域は、前記第９のシリサイド層により接続されており、
前記第８のＮＭＯＳトランジスタ、前記第９のＮＭＯＳトランジスタおよび前記第１０のＮＭＯＳトランジスタのゲート電極が第８のゲート配線により接続され、該第８のゲート配線の上部に第２１のコンタクトが形成され、該第２１のコンタクトはプリチャージ信号配線に接続されることを特徴とする半導体記憶装置。
【請求項１０】
（削除）
【請求項１１】
メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、
基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層にドレイン又はソース領域を形成する工程と、
その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電膜を形成する工程と、
前記第１の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第１の絶縁膜及び前記導電膜を、後記第１のシリサイド層が形成される部分に対応する部分を含め、選択的にエッチングにより除去し、前記柱状半導体層の周囲に形成されたゲート電極及び該ゲート電極から延在するゲート配線を形成する工程と、
前記複数の柱状半導体層の各々の上部に、前記ドレイン又はソース領域と同じ導電型のソース又はドレイン領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタのドレイン又はソース領域の表面の少なくとも一部と第２のＭＯＳトランジスタのドレイン又はソース領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのソース又はドレイン領域の上面にコンタクトを形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタのソース又はドレイン領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタのソース又はドレイン領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、
基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層にドレイン又はソース領域を形成する工程と、
その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電膜を形成する工程と、
前記第１の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第１の絶縁膜及び前記導電膜を、後記第１のシリサイド層が形成される部分に対応する部分を含め、選択的にエッチングにより除去し、前記柱状半導体層の周囲に形成されたゲート電極及び該ゲート電極から延在するゲート配線を形成する工程と、
前記複数の柱状半導体層の各々の上部に、前記ドレイン又はソース領域と同じ導電型のソース又はドレイン領域を形成する工程と、
その後に表面に保護膜を形成する工程と、
前記周辺回路部についてのみ、前記保護膜をエッチングにより除去する工程と、
前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタのドレイン又はソース領域の表面の少なくとも一部と第２のＭＯＳトランジスタのドレイン又はソース領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのソース又はドレイン領域の上面にコンタクトを形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタのソース又はドレイン領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタのソース又はドレイン領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１３】
前記シリサイド層を形成する工程は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのソース又はドレイン領域の表面にシリサイド層を形成する工程を含むことを特徴とする請求項１１は１２に記載の半導体記憶装置の製造方法。
【請求項１４】
（削除）
【請求項１５】
（削除）
【請求項１６】
（削除）
【請求項１７】
（削除）
【請求項１８】
（削除）
【請求項１９】
（削除）
【請求項２０】
（削除）
【国際調査報告】
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2009096468.tif 000040
2009096468.tif 000041
2009096468.tif 000042