(57)【要約】  基板（２０１）上にゲート電極（２０２）を設け、次にゲート電極（２０２）を覆うごとく絶縁層（２０３）を設け、その後絶縁層（２０３）上に半導体層（２０４）を設け、次に半導体層（２０４）上に結晶化誘導金属層（２０８）を設ける積層ステップと（図２（ａ）〜（ｅ））、少なくとも、結晶化誘導金属層（２０８）のうち、半導体層２０４のチャネル領域上に位置する部分を除去する除去ステップと（図２（ｆ）〜図３（ａ））、半導体層（２０４）のチャネル領域両側のそれぞれに位置するソースおよびドレイン領域（２０６）の上方であって、かつ、結晶化誘導金属層（２０８）の上方に、それぞれ、ソースおよびドレイン電極（２０７）を設ける電極形成ステップと（図２（ｅ））、結晶化誘導金属層（２０８）を加熱することによって、結晶化誘導金属のシリサイド層（２０８）を形成する加熱ステップ（図３（ｂ）〜（ｃ））と含む。
2009063648.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法であって、
基板上にゲート電極を設け、次にこのゲート電極を覆うごとく絶縁層を設け、その後この絶縁層上に半導体層を設け、次にこの半導体層上に結晶化誘導金属層を設ける積層ステップと、
少なくとも、前記結晶化誘導金属層のうち、前記半導体層のチャネル領域上に位置する部分を除去する除去ステップと、
半導体層のチャネル領域両側のそれぞれに位置するソースおよびドレイン領域の上方であって、かつ、前記結晶化誘導金属層の上方に、それぞれ、ソースおよびドレイン電極を設ける電極形成ステップと、
前記結晶化誘導金属層を加熱することによって、前記結晶化誘導金属のシリサイド層を形成する加熱ステップとを
含む薄膜トランジスタの製造方法。
【請求項２】
前記電極形成ステップは、前記除去ステップによる除去の前に、前記結晶化誘導金属層上に電極層を設ける電極層形成ステップを含み、
前記除去ステップでは、前記半導体層のチャネル領域上に位置する前記電極層の一部、前記結晶化誘導金属層の一部、および、前記半導体層の一部を除去し、
前記除去ステップによる除去によって、前記ソースおよびドレイン電極が形成され、
前記加熱ステップでは、前記電極形成ステップによって前記電極が形成された後に、前記結晶化誘導金属を加熱する
請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記絶縁層と前記半導体層と前記シリサイド層の形成では、前記絶縁層と前記半導体層と前記シリサイド層の外周が、前記ゲート電極の外周よりも外方部分まで延長するように形成することにより、前記半導体層および前記シリサイド層の前記ゲート電極外周部分よりも外方部分に、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面を設ける
請求項２記載の薄膜トランジスタの製造方法。
【請求項４】
前記半導体層の形成では、シリコンを主体として形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、および、Ｃｄの少なくとも一つを主体として形成する
請求項２または３記載の薄膜トランジスタの製造方法。
【請求項５】
前記半導体層の形成では、前記絶縁層上に第一の半導体層を設け、次にこの第一の半導体層のチャネル領域上にエッチング保護層を設け、その後エッチング保護層を覆うごとく第一の半導体層上に第二の半導体層を設け、
前記除去ステップでは、前記半導体層の一部として、前記第二の半導体層を除去する
請求項２記載の薄膜トランジスタの製造方法。
【請求項６】
前記絶縁層と前記第一および第二の半導体層と前記シリサイド層の形成では、前記絶縁層と前記第一および第二の半導体層と前記シリサイド層の外周が、前記ゲート電極の外周よりも外方部分まで延長するように形成することにより、前記第一および第二の半導体層および前記シリサイド層のゲート電極外周部分よりも外方部分に、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面を設ける
請求項５記載の薄膜トランジスタの製造方法。
【請求項７】
前記第一の半導体層の形成では、シリコンを主体として形成し、
前記第二の半導体層の形成では、主体とするシリコンにｎ型化、あるいは、ｐ型化不純物を含有させたもので形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、および、Ｃｄの少なくとも一つを主体とするものにより形成する
請求項５または６記載の薄膜トランジスタの製造方法。
【請求項８】
前記加熱ステップでは、前記除去ステップによる除去後に、前記半導体層及び前記結晶化誘導金属層を加熱することで、前記半導体層の前記ソース及びドレイン領域部分を結晶層化するとともに、この結晶層上に前記結晶化誘導金属のシリサイド層を形成し、
前記電極形成ステップでは、さらに、前記加熱ステップによる加熱後に、前記結晶化誘導金属のシリサイド層上に、ｎ型化、あるいは、ｐ型化不純物を含有する半導体層の非結晶層を形成し、次に前記半導体層の非結晶層上に電極層を設けた後に、前記電極を形成する
請求項１記載の薄膜トランジスタの製造方法。
【請求項９】
前記絶縁層と前記半導体層の結晶層と前記結晶化誘導金属層の形成では、前記絶縁層と前記半導体層の結晶層と前記結晶化誘導金属層の外周が、延期ゲート電極の外周よりも外方部分まで延長するように形成することにより、前記半導体層の結晶層および前記結晶化誘導金属層の前記ゲート電極外周部分よりも外方部分に、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面を設ける
請求項８記載の薄膜トランジスタの製造方法。
【請求項１０】
前記半導体層の結晶層の形成では、シリコンを主体として形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄの少なくとも一つを主体として形成する
請求項８または９記載の薄膜トランジスタの製造方法。
【請求項１１】
前記積層ステップでは、さらに、前記半導体層のチャネル領域上にエッチング保護層を設け、その後前記エッチング保護層およびその両側の半導体層上に前記結晶化誘導金属層を設ける
請求項８記載の薄膜トランジスタの製造方法。
【請求項１２】
前記絶縁層と前記半導体層の結晶層と前記結晶化誘導金属層の形成では、前記絶縁層と前記半導体層の結晶層と前記結晶化誘導金属層の外周が、前記ゲート電極の外周よりも外方部分まで延長するように形成することにより、前記半導体層の結晶層および前記結晶化誘導金属層の前記ゲート電極外周部分よりも外方部分に、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面を設ける
請求項１１記載の薄膜トランジスタの製造方法。
【請求項１３】
前記半導体層の結晶層の形成では、シリコンを主体として形成し、
前記半導体層の非結晶層の形成では、主体とするシリコンにｎ型化、あるいは、ｐ型化不純物を含有させたもので形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、および、Ｃｄの少なくとも一つを主体とするものにより形成する
請求項１１または１２記載の薄膜トランジスタの製造方法。
【請求項１４】
基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のそれぞれに位置するソースおよびドレイン領域上にそれぞれ設けたソースおよびドレイン電極とを備え、
前記半導体層のソースおよびドレイン領域と、その上面に設けた前記ソースおよびドレイン電極間には、結晶化誘導金属のシリサイド層が介在している
薄膜トランジスタ。
【請求項１５】
前記半導体層はシリコンを主体として構成され、前記シリサイド層は、シリコンと、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、ＲｈおよびＣｄの少なくとも一つである結晶化誘導金属との合金により構成されている
請求項１４記載の薄膜トランジスタ。
【請求項１６】
前記半導体層のチャネル領域は、そのソースおよびドレイン領域に比べて層厚さが薄い
請求項１４または１５記載の薄膜トランジスタ。
【請求項１７】
前記半導体層のチャネル領域は、前記半導体層のチャネル領域対応部分を凹状に窪ませて形成されている
請求項１６記載の薄膜トランジスタ。
【請求項１８】
前記半導体層のチャネル領域上には、エッチング保護層が設けられている
請求項１７記載の薄膜トランジスタ。
【請求項１９】
前記絶縁層と前記半導体層と前記シリサイド層の外周は、前記ゲート電極の外周よりも外方部分まで延長され、この半導体層およびシリサイド層のゲート電極外周部分よりも外方部分には、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面が設けられている
請求項１４〜１８のいずれか１項に記載の薄膜トランジスタ。
【請求項２０】
基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のそれぞれに位置するソースおよびドレイン領域上にそれぞれ設けたソースおよびドレイン電極とを備え、
前記半導体層のソースおよびドレイン領域は、前記基板側の結晶層と、この結晶層上に設けた結晶化誘導金属のシリサイド層と、このシリサイド層の上面に設けた非結晶層とにより構成され、前記非結晶層は、ｎ型化、あるいはｐ型化不純物を含有し、この非結晶層上に、前記ソースおよびドレイン電極が設けられている
薄膜トランジスタ。
【請求項２１】
前記半導体層の結晶層は、シリコンを主体として構成され、
前記シリサイド層は、シリコンと、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、ＲｈおよびＣｄの少なくとも一つである結晶化誘導金属との合金により構成されている
請求項２０記載の薄膜トランジスタ。
【請求項２２】
前記半導体層のチャネル領域は、そのソースおよびドレイン領域に比べて層厚さが薄い
請求項２０または２１記載の薄膜トランジスタ。
【請求項２３】
前記半導体層のチャネル領域は、前記半導体層のチャネル領域対応部分を凹状に窪ませて形成されている
請求項２２記載の薄膜トランジスタ。
【請求項２４】
前記半導体層のチャネル領域上には、エッチング保護層が設けられている
請求項２３記載の薄膜トランジスタ。
【請求項２５】
前記絶縁層と、前記半導体層の結晶層と、前記シリサイド層の外周は、ゲート電極の外周よりも外方部分まで延長され、この半導体層の結晶層およびシリサイド層のゲート電極外周部分よりも外方部分には、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面が設けられている
請求項２０〜２４のいずれか１項に記載の薄膜トランジスタ。
【請求項２６】
マトリックス配置された表示素子と、
前記表示素子を駆動する、請求項１４〜２５のいずれか１項に記載の薄膜トランジスタを有する駆動回路と
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器に関するものである。
【背景技術】
【０００２】
例えば、有機エレクトロルミネッセンス表示装置や液晶表示装置を用いた電子機器（例えばテレビジョン受信機）においては、前記有機エレクトロルミネッセンス表示装置や液晶表示装置を構成すべくマトリックス状に配置された表示素子を、複数の薄膜トランジスタにより駆動している。【０００３】
そして、上記薄膜トランジスタの構造としては、下記のような構造となっていた。【０００４】
すなわち、基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のソース／ドレイン領域上に設けたソース／ドレイン電極とを備えた構造となっていた（これに類似する技術は例えば下記特許文献１に記載されている。）。
【特許文献１】特開２００６−１０８６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来例における課題は生産性が低いものになるということであった。【０００６】
すなわち、従来のものでは、半導体層の結晶化を図るため、基板上にゲート電極、絶縁層、半導体層を順次設けた後、前記半導体層のチャネル領域両側のソース／ドレイン領域上に、結晶化誘導金属層を設け、次に加熱を行うようにしている。【０００７】
そして、この加熱により、結晶化誘導金属層により半導体層の結晶化を促進した後、上記結晶化誘導金属層を除去し、次に半導体層のチャネル領域両側のソース／ドレイン領域上に、ソース／ドレイン電極を形成している。【０００８】
つまり従来例では、半導体層の結晶化を図るために設けた結晶化誘導金属層は、ソース／ドレイン電極を形成前に除去するようになっており、この除去工程が必要となる分、生産性が低いものになるのであった。【０００９】
そこで本発明は、生産性を向上することを目的とするものである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る薄膜トランジスタの製造方法は、薄膜トランジスタの製造方法であって、基板上にゲート電極を設け、次にこのゲート電極を覆うごとく絶縁層を設け、その後この絶縁層上に半導体層を設け、次にこの半導体層上に結晶化誘導金属層を設ける積層ステップと、少なくとも、前記結晶化誘導金属層のうち、前記半導体層のチャネル領域上に位置する部分を除去する除去ステップと、半導体層のチャネル領域両側のそれぞれに位置するソースおよびドレイン領域の上方であって、かつ、前記結晶化誘導金属層の上方に、それぞれ、ソースおよびドレイン電極を設ける電極形成ステップと、前記結晶化誘導金属層を加熱することによって、前記結晶化誘導金属のシリサイド層を形成する加熱ステップとを含むことを特徴とする。【００１１】
より具体的には、本発明に係る第１の薄膜トランジスタの製造方法は、前記電極形成ステップは、前記除去ステップによる除去の前に、前記結晶化誘導金属層上に電極層を設ける電極層形成ステップを含み、前記除去ステップでは、前記半導体層のチャネル領域上に位置する前記電極層の一部、前記結晶化誘導金属層の一部、および、前記半導体層の一部を除去し、前記除去ステップによる除去によって、前記ソースおよびドレイン電極が形成され、前記加熱ステップでは、前記電極形成ステップによって前記電極が形成された後に、前記結晶化誘導金属を加熱することを特徴とする。【００１２】
また、本発明に係る第２の薄膜トランジスタの製造方法は、前記加熱ステップでは、前記除去ステップによる除去後に、前記半導体層及び前記結晶化誘導金属層を加熱することで、前記半導体層の前記ソース及びドレイン領域部分を結晶層化するとともに、この結晶層上に前記結晶化誘導金属のシリサイド層を形成し、前記電極形成ステップでは、さらに、前記加熱ステップによる加熱後に、前記結晶化誘導金属のシリサイド層上に、ｎ型化、あるいは、ｐ型化不純物を含有する半導体層の非結晶層を形成し、次に前記半導体層の非結晶層上に電極層を設けた後に、前記電極を形成することを特徴とする。【００１３】
また、上記本発明に係る第１の薄膜トランジスタは、基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のソース／ドレイン領域（一方がソース領域なら、他方はドレイン領域であり、本明細書において以降も同じ意味を示す）上に設けたソース／ドレイン電極（一方がソース電極なら、他方はドレイン電極であり、本明細書において以降も同じ意味を示す）とを備え、前記半導体層のソース／ドレイン領域と、その上面に設けたソース／ドレイン電極間には、結晶化誘導金属のシリサイド層を介在させた構成とし、これにより所期の目的を達成するものである。【００１４】
また、本発明に係る第２の薄膜トランジスタは、基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のソース／ドレイン領域（一方がソース領域なら、他方はドレイン領域であり、本明細書において以降も同じ意味を示す）上に設けたソース／ドレイン電極（一方がソース電極なら、他方はドレイン電極であり、本明細書において以降も同じ意味を示す）とを備え、前記半導体層のソース／ドレイン領域は、基板側の結晶層と、この結晶層上に設けたシリサイド層と、このシリサイド層の上面に設けた非結晶層とにより構成され、前記非結晶層は、ｎ型化、あるいはｐ型化不純物を含有し、この非結晶層上に、前記ソース／ドレイン電極を設け、これにより所期の目的を達成するものである。
【発明の効果】
【００１５】
以上のごとく本発明に係る第１の薄膜トランジスタは、基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のソース／ドレイン領域上に設けたソース／ドレイン電極とを備え、前記半導体層のソース／ドレイン領域と、その上面に設けたソース／ドレイン電極間には、結晶化誘導金属のシリサイド層を介在させたものである。【００１６】
すなわち、本発明に係る第１の薄膜トランジスタの製造方法においては、半導体層上に結晶化誘導金属層を設け、その後この結晶化誘導金属層上に電極層を設け、次に半導体層のチャネル領域上に位置する前記電極層、結晶化誘導金属層、および半導体層の一部を除去することで、半導体層のチャネル領域両側のソース／ドレイン領域上にソース／ドレイン電極を設け、その後加熱することにより、前記半導体層のソース／ドレイン領域と、その上面に設けたソース／ドレイン電極間に、結晶化誘導金属のシリサイド層を形成するものであって、結晶化誘導金属層を除去する工程が不要なので、生産性の高いものとなる。【００１７】
また、半導体層のソース／ドレイン領域と、その上面に設けたソース／ドレイン電極間に、結晶化誘導金属のシリサイド層が介在しているので、この部分における抵抗値を下げることができ、これによって薄膜トランジスタとしての効率を高めることも出来る。【００１８】
すなわち、結晶化誘導金属のシリサイド層には金属原子が含まれているので、その金属原子の自由電子によりキャリアが増加し、その結果として抵抗値が小さくなり、薄膜トランジスタとしての効率を高めることが出来るのである。【００１９】
また、本発明に係る第２の薄膜トランジスタは、基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のソース／ドレイン領域（一方がソース領域なら、他方はドレイン領域であり、本明細書において以降も同じ意味を示す）上に設けたソース／ドレイン電極（一方がソース電極なら、他方はドレイン電極であり、本明細書において以降も同じ意味を示す）とを備え、前記半導体層のソース／ドレイン領域は、基板側の結晶層と、この結晶層上に設けた結晶化誘導金属のシリサイド層と、このシリサイド層の上面に設けられるとともに、ｎ型化、あるいはｐ型化不純物を含有した非結晶層とにより構成され、前記非結晶層上に、前記ソース／ドレイン電極を設けたものであるので、トランジスタ特性が安定化するものとなる。【００２０】
すなわち、本発明に係る第２の薄膜トランジスタ及びその製造方法によれば、半導体層のソース／ドレイン領域は、基板側の結晶層と、この結晶層上に設けた結晶化誘導金属のシリサイド層と、このシリサイド層の上面に設けた非結晶層とにより構成されたものであるので、半導体層のソース／ドレイン領域とチャネル領域は結晶化誘導金属により、安定した結晶化が行える。【００２１】
また、シリサイド層の上面にはｎ型化、あるいはｐ型化不純物を含有する非結晶層を設けたものであるので、この非結晶層のｎ型化、あるいはｐ型化不純物が半導体層の結晶層側へと不用意に浸入せず、この結果としてトランジスタ特性が安定化するものとなる。【００２２】
さらに、半導体層のソース／ドレイン領域の結晶層と、その上面に設けた非結晶層間に、結晶化誘導金属のシリサイド層が介在しているので、この部分における抵抗値を下げることができ、これによって薄膜トランジスタとしての効率を高めることも出来る。【００２３】
すなわち、結晶化誘導金属のシリサイド層には金属原子が含まれているので、その金属原子の自由電子によりキャリアが増加し、その結果として抵抗値が小さくなり、薄膜トランジスタとしての効率を高めることが出来るのである。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の実施の形態１の薄膜トランジスタの断面図である。
【図２】図２（ａ）〜（ｆ）は、本発明の実施の形態１の製造方法を示す断面図である。
【図３】図３（ａ）〜（ｄ）は、本発明の実施の形態１の製造方法を示す断面図である。
【図４】図４は、本発明の他の実施形態（変形例）の薄膜トランジスタの断面図である。
【図５】図５は、本発明の実施の形態２の薄膜トランジスタの断面図である。
【図６】図６（ａ）〜（ｆ）は、本発明の実施の形態２の製造方法を示す断面図である。
【図７】図７（ａ）〜（ｄ）は、本発明の実施の形態２の製造方法を示す断面図である。
【図８】図８は、本発明の他の実施の形態（変形例）の薄膜トランジスタの断面図である。
【図９】図９（ａ）は、実施の形態３の製造方法を説明するための薄膜トランジスタの断面図であり、図９（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図であり、図９（ｃ）は、薄膜トランジスタのＳｉ層における燐の濃度分布を示す図である。
【図１０】図１０（ａ）は、実施の形態４の製造方法を説明するための薄膜トランジスタの断面図であり、図１０（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図である。
【図１１】図１１（ａ）は、実施の形態５の製造方法を説明するための薄膜トランジスタの断面図であり、図１１（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図であり、図１１（ｃ）は、薄膜トランジスタのＳｉ層における燐の濃度分布を示す図である。
【図１２】図１２（ａ）は、実施の形態６の製造方法を説明するための薄膜トランジスタの断面図であり、図１２（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図である。
【図１３】図１３（ａ）は、実施の形態７の製造方法を説明するための薄膜トランジスタの断面図であり、図１３（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図であり、図１３（ｃ）は、薄膜トランジスタのＳｉ層における燐の濃度分布を示す図である。
【符号の説明】
【００２５】
２０１    基板
２０２    ゲート電極
２０３    絶縁層
２０４    半導体層
２０４ａ    第一の半導体層
２０４ｂ    第二の半導体層
２０５    チャネル領域
２０６    ソース／ドレイン領域
２０７    ソース／ドレイン電極
２０７ａ    Ｍｏ層
２０８    シリサイド層
２０８ａ    Ｎｉ層
２０９    酸化珪素層
２１０    凹部
２１１    平坦化層
２１２    貫通孔
２１３    配線
２１４    フォトレジスト
２１５    エッチング保護層
３０１    基板
３０２    ゲート電極
３０３    絶縁層
３０４    半導体層
３０４ａ    結晶層
３０４ｂ    シリサイド層
３０４ｃ    非結晶層
３０５    チャネル領域
３０５ａ    除去領域
３０６    ソース／ドレイン領域
３０７    ソース／ドレイン電極
３０８    酸化珪素層
３０９    凹部
３１０    平坦化層
３１１    貫通孔
３１２    配線
３１３    結晶化誘導金属層
３１４    エッチング保護層
【発明を実施するための最良の形態】
【００２６】
以下本発明の一実施形態を、添付図面を用いて説明する。【００２７】
（実施の形態１）
図１は本発明の実施の形態１の薄膜トランジスタを示し、薄膜トランジスタは、基板２０１と、この基板２０１上に設けたゲート電極２０２と、このゲート電極２０２を覆った絶縁層２０３と、この絶縁層２０３上に設けた半導体層２０４と、この半導体層２０４のチャネル領域２０５両側のソース／ドレイン領域２０６上に設けたソース／ドレイン電極２０７とを備え、前記半導体層２０４のソース／ドレイン領域２０６と、その上面に設けたソース／ドレイン電極２０７間には、結晶化誘導金属のシリサイド層２０８を介在させたものである。【００２８】
この薄膜トランジスタの構造をさらに詳述すると、先ず基板２０１は例えばガラスにより構成されており、その上面に酸化珪素層２０９を設け、この酸化珪素層２０９の上面に、例えばＭｏをスパッタすることで上記ゲート電極２０２が形成されている。【００２９】
また、半導体層２０４は、下面側の第一の半導体層２０４ａと、その上面側の第二の半導体層２０４ｂの二層により構成されており、このうち第一の半導体層２０４ａはノンドープアモルファスシリコンを結晶化させたものであり、また第二の半導体層２０４ｂはｎ型またはｐ型アモルファスシリコンを結晶化させたものである。【００３０】
結晶化誘導金属のシリサイド層２０８は、後述する製造方法で詳述するが、結晶化誘導金属（Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄの少なくとも一つであるが、本実施形態では代表してＮｉを用いる）と、第二の半導体層２０４ｂのシリコンとが、加熱により結合し、形成されたものである。なお、結晶化誘導金属としては８族元素、３Ｂ、４Ｂ、５Ｂ元素から選ばれた少なくとも一種類の元素も利用できる。【００３１】
またソース／ドレイン電極２０７は、結晶化誘導金属のシリサイド層２０８上に設けられたものであるが、半導体層２０４のチャネル領域２０５に対応する第一の半導体層２０４ａの上部、第二の半導体層２０４ｂの全部、シリサイド層２０８の全部、ソース／ドレイン電極２０７の全部は、この図１に示すように除去され、これにより左右のソース／ドレイン電極２０７の一方がソース電極２０７、他方がドレイン電極２０７となっている。【００３２】
またこの除去により、半導体層２０４のチャネル領域２０５においては、第一の半導体層２０４ａの上部にまで達する凹部２１０が形成されており、この凹部２１０の存在により、半導体層２０４のチャネル領域２０５は、そのソース／ドレイン領域２０６に比べて層厚さが薄くなっている。【００３３】
さらにソース／ドレイン電極２０７上には感光性塗布膜により形成された平坦化層２１１が形成され、この平坦化層２１１の貫通孔２１２には配線２１３の一部が貫通配線され、これによりソース／ドレイン電極２０７が配線２１３と接続されている。【００３４】
そして、上記配線２１３を介して本実施形態の薄膜トランジスタは、例えばテレビジョン受信機の表示装置（有機エレクトロルミネッセンス表示装置や液晶表示装置）のマトリックス配置された表示素子と接続され、それらを駆動することとなる。【００３５】
次に本実施形態の薄膜トランジスタの製造方法について説明する。【００３６】
先ず図２（ａ）に示すごとく基板２０１上に酸化珪素層２０９、ゲート電極２０２を設け、次に図２（ｂ）のごとく、リソグラフィー法、エッチング法などによりパターニングを行う。【００３７】
次に図２（ｃ）のごとく、ゲート電極２０２を覆うごとく絶縁層２０３、第一の半導体層２０４ａ、ｎ型化、あるいはｐ型化不純物（Ｐ原子やＢ原子）を含有する第二の半導体層とを設ける。【００３８】
その後、図２（ｄ）のごとく、リソグラフィー法、エッチング法などにより第一の半導体層２０４ａ、第二の半導体層２０４ｂのパターニングを行う。【００３９】
次に、図２（ｅ）のごとくスパッタ法により、第二の半導体層２０４ｂ上に、Ｎｉ層２０８ａ、Ｍｏ層２０７ａを設け、さらにチャネル領域２０５が開口したフォトレジスト２１４を設ける。【００４０】
その後、図２（ｆ）のごとくフォトレジスト２１４の開口を活用し、エッチングによりチャネル領域２０５に対応するＮｉ層２０８ａ、Ｍｏ層２０７ａを除去する。【００４１】
次に、図３（ａ）のごとくフォトレジスト２１４の開口を活用し、さらにエッチングを行い、チャネル領域２０５に対応する第二の半導体層２０４ｂ全部、第一の半導体層２０４ａの上部のみを除去する。【００４２】
つまり、本実施形態においては、半導体層２０４のチャネル領域２０５は、半導体層２０４のチャネル領域２０５対応部分をエッチングにより凹状に窪ませて形成したものであり、これにより半導体層２０４のチャネル領域２０５は、この図３（ａ）のごとくそのソース／ドレイン領域２０６に比べて層厚さが薄くなっている。【００４３】
次に図３（ａ）の状態の基板２０１からフォトレジスト２１４を除去したものを、電気炉内に投入する。【００４４】
この電気炉において基板２０１は移動にしたがって徐々に加熱されることになるが、その移動初期時において電気炉において基板２０１が３００度〜３５０度となった状態を模式的に示すと図３（ｂ）の状態となる。【００４５】
すなわち、この図３（ｂ）においては、第二の半導体層２０４ｂ中のｎ型化、あるいはｐ型化不純物（Ｐ原子やＢ原子）が第一の半導体層２０４ａ中に一部拡散し、さらにこの図３（ｂ）に示すごとく、Ｎｉ層２０８ａ中のＮｉが第一、第二の半導体層２０４ａ、２０４ｂに拡散移動を開始することになる。【００４６】
ここで重要なことは、上述のごとく、絶縁層２０３と第一、第二の半導体層２０４ａ、２０４ｂ、Ｎｉ層２０８ａ、Ｍｏ層２０７ａの外周は、ゲート電極２０２の外周よりも外方部分まで延長していることである。【００４７】
すなわち、このように絶縁層２０３と第一、第二の半導体層２０４ａ、２０４ｂ、Ｎｉ層２０８ａ、Ｍｏ層２０７ａの外周を、ゲート電極２０２の外周よりも外方部分まで延長すると、前記第一、第二の半導体層２０４ａ、２０４ｂおよびＮｉ層２０８ａ、Ｍｏ層２０７ａのゲート電極２０２外周部分は、この図３（ｂ）に示すごとく基板２０１側へと曲がる状況となり、その結果として前記第一、第二の半導体層２０４ａ、２０４ｂおよびＮｉ層２０８ａ、Ｍｏ層２０７ａのゲート電極２０２外周部分には、半導体層２０４のチャネル領域２０５側に対向する湾曲面Ａ（あるいは傾斜面）が形成されることになる。【００４８】
なお、この第一、第二の半導体層２０４ａ、２０４ｂおよびＮｉ層２０８ａ、Ｍｏ層２０７ａのゲート電極２０２外周部分に、「半導体層２０４のチャネル領域２０５側に対向する湾曲面Ａ（あるいは傾斜面）が形成される」とは、この図３（ｂ）のごとく本実施形態の薄膜トランジスタを、縦方向に切断した場合において、上記湾曲面Ａ（あるいは傾斜面）が半導体層２０４のチャネル領域２０５側に対向する状態を示している。【００４９】
またこのことからすると、上記Ｍｏ層２０７ａだけは必ずしも半導体層２０４のチャネル領域２０５側に対向する湾曲面、または傾斜面となっていなくても良い。【００５０】
現状においてまだ十分には解明できていない部分はあるが、上述のような湾曲面Ａを形成すると、この第一、第二の半導体層２０４ａ、２０４ｂの外周部分においては、図３（ｂ）に示すごとくＮｉ層２０８ａから第一、第二の半導体層２０４ａ、２０４ｂに向かうＮｉとして、半導体層２０４のチャネル領域２０５側に向かう軌道（斜め矢印、または水平矢印）が形成されるためか、結論としてチャネル領域２０５の結晶化に大きく貢献するものとなる。【００５１】
すなわち、第一、第二の半導体層２０４ａ、２０４ｂのシリコン結晶化は、電気炉内における基板２０１の搬送にともない５００度以上の加熱状態となると、上記Ｎｉが結晶化促進の触媒として作用し、結晶化が大きく進行することとなる。【００５２】
半導体層２０４のチャネル領域２０５は、この図３（ｂ）からも判るようにＮｉ層２０８ａからは遠く、しかも上述のごとくソース／ドレイン領域２０６に比べて層厚さが薄くなっているので、Ｎｉが届きにくくなる。しかしながら、本実施形態では上述のごとく第一、第二の半導体層２０４ａ、２０４ｂおよびＮｉ層２０８ａ、Ｍｏ層２０７ａのゲート電極２０２外周部分に、半導体層２０４のチャネル領域２０５側に対向する湾曲面Ａ（あるいは傾斜面）を形成したためであろうと考えられるが、結論としてこのチャネル領域２０５にも図３（ｃ）の模式図のごとくＮｉが届き、結晶化が図られ、特性を十分発揮できるものとなる（また第二の半導体層２０４ｂ中にドーパントさせたＰ原子やＢ原子も上記Ｎｉと同じように半導体層２０４のチャネル領域２０５に移動することとなると考えられる。）。【００５３】
また、この図３（ｃ）の５００度以上の加熱が行われる結果、Ｍｏ層２０７ａは図１のソース／ドレイン電極２０７となり、またＮｉ層２０８ａは図１のシリサイド層２０８となる。【００５４】
以上の構成の基板２０１は、次に図３（ｄ）のごとく、ソース／ドレイン電極２０７上に、感光性樹脂による平坦化層２１１を設け、リソグラフィー法による露光、現像を行えば貫通孔２１２を簡単に形成できる。【００５５】
そして図３（ｄ）の次にはスパッタにより配線層（図示せず）を形成し、リソグラフィー法やエッチング法によるパターニングを行えば配線２１３が形成され、図１の完成状態となる。【００５６】
そして、上記配線２１３を介して本実施形態の薄膜トランジスタは、例えばテレビジョン受信機の表示装置（有機エレクトロルミネッセンス表示装置や液晶表示装置）においてマトリックス配置された表示素子と接続され、それらを駆動することとなる。【００５７】
この場合、半導体層２０４のソース／ドレイン領域２０６と、その上面に設けたソース／ドレイン電極２０７間に、結晶化誘導金属のシリサイド層２０８が介在しているので、この部分における抵抗値を下げることができ、これによって薄膜トランジスタとしての効率を高めることも出来る。【００５８】
すなわち、結晶化誘導金属のシリサイド層２０８には金属原子が含まれているので、その金属原子の自由電子によりキャリアが増加し、その結果として抵抗値が小さくなり、薄膜トランジスタとしての効率を高めることが出来るのである。【００５９】
例えばテレビジョン受信機の表示装置においては、本実施形態の薄膜トランジスタがきわめて多く用いられることとなるので、電子機器全体の効率化にも大きく貢献するものとなる。【００６０】
また、本実施形態の薄膜トランジスタにおいては、上述のごとく結晶化促進のために用いたＮｉ層２０８ａを除去する工程が不要となるので、生産工程が簡素化され、生産性の高いものとなる。【００６１】
さらに上述のごとく除去せずに残したＮｉ層２０８ａはシリコンと結合することにより結晶化誘導金属のシリサイド層２０８となり、この部分における抵抗を下げ、効率化にも大きく貢献するものとなる。【００６２】
図４は本発明の他の実施形態を示すもので、この薄膜トランジスタの構造は下記のようになっている。【００６３】
なお、上記図１〜図３に示した実施形態と同一部品については、同一番号を付して、説明を簡略化する。【００６４】
すなわち、図４に示した薄膜トランジスタは、第一の半導体層２０４ａのチャネル領域２０５上に、例えば窒化珪素層よりなるエッチング保護層２１５を設けたものである。【００６５】
さらに具体的に説明すると、第一の半導体層２０４ａのチャネル領域２０５上に、例えば窒化珪素層よりなるエッチング保護層２１５を設け、その後第二の半導体層２０４ｂを設けているのである。【００６６】
このように第一の半導体層２０４ａのチャネル領域２０５上に、例えば窒化珪素層よりなるエッチング保護層２１５を設け、次に第二の半導体層２０４ｂを設けた状態は、図２（ｃ）のような状態となる。【００６７】
したがって、以降は図２（ｄ）〜図３とほぼ同じ工程に進むことになるのであるが、特に図３（ａ）に対応する工程においては、この図４に示す実施形態では、エッチング保護層２１５の効果により、第一の半導体層２０４ａのチャネル領域２０５まではエッチングが届かず、よって第一の半導体層２０４ａのチャネル領域２０５の厚さが均一なものとなる。【００６８】
つまり、この図４に示した薄膜トランジスタは水平方向に無数の数が並ぶことになるのであるが、隣接する薄膜トランジスタ間において第一の半導体層２０４ａのチャネル領域２０５の厚さが不均一になると、特性上のばらつきが問題となることがある。【００６９】
そのような場合、この実施形態のごとく、第一の半導体層２０４ａのチャネル領域２０５上に、エッチング保護層２１５を設ければ、隣接する薄膜トランジスタの全てにおいて、その第一の半導体層２０４ａのチャネル領域２０５の厚さが均一なものとなるので、特性上のばらつき問題を解消することが出来る。【００７０】
（実施の形態２）
次に、本発明の実施の形態２を、添付図面を用いて説明する。【００７１】
図５は本発明の一実施形態の薄膜トランジスタを示し、この薄膜トランジスタは、基板３０１と、この基板３０１上に設けたゲート電極３０２と、このゲート電極３０２を覆った絶縁層３０３と、この絶縁層３０３上に設けた半導体層３０４と、この半導体層３０４のチャネル領域３０５両側のソース／ドレイン領域（一方がソース領域なら、他方はドレイン領域であり、本明細書において以降も同じ意味を示す）３０６上に設けたソース／ドレイン電極（一方がソース電極なら、他方はドレイン電極であり、本明細書において以降も同じ意味を示す）３０７とを備えている。【００７２】
また、前記半導体層３０４のソース／ドレイン領域３０６は、基板３０１側の結晶層３０４ａと、この結晶層３０４ａ上に設けた結晶化誘導金属のシリサイド層３０４ｂと、このシリサイド層３０４ｂの上面に設けた非結晶層３０４ｃとにより構成され、前記非結晶層３０４ｃ上に、前記ソース／ドレイン電極３０７を設けた構成となっている。【００７３】
この薄膜トランジスタの構造をさらに詳述すると、先ず基板３０１は例えばガラスにより構成されており、その上面に酸化珪素層３０８を設け、この酸化珪素層３０８の上面に、例えばＭｏをスパッタすることで上記ゲート電極３０２が形成されている。【００７４】
また、半導体層３０４は、下面側の結晶層３０４ａと、この結晶層３０４ａの上部に形成された結晶化誘導金属のシリサイド層３０４ｂと、このシリサイド層３０４ｂの上面に設けた非結晶層３０４ｃとにより構成されている。【００７５】
このうち結晶層３０４ａは、ノンドープアモルファスシリコンを、結晶化誘導金属を触媒として結晶化させたものである。【００７６】
また、非結晶層３０４ｃはｎ型またはｐ型アモルファスシリコンよりなるもので、ｎ型化、あるいはｐ型化不純物として、Ｐ原子やＢ原子がドーパントとして含有されている。【００７７】
結晶化誘導金属のシリサイド層３０４ｂは、後述する製造方法で詳述するが、結晶化誘導金属（Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄの少なくとも一つであるが、本実施形態では代表してＮｉを用いる）と、結晶層３０４ａのシリコンとが、加熱により結合し、形成されたものである。なお、結晶化誘導金属としては８族元素、３Ｂ、４Ｂ、５Ｂ元素から選ばれた少なくとも一種類の元素も利用できる。【００７８】
またソース／ドレイン電極３０７は、非結晶層３０４ｃ上に設けられたものであるが、半導体層３０４のチャネル領域３０５に対応する結晶層３０４ａの上部、非結晶層３０４ｃの全部、ソース／ドレイン電極３０７の全部は、この図５に示すように除去され、これにより左右のソース／ドレイン電極３０７の一方がソース電極３０７、他方がドレイン電極３０７となっている。【００７９】
またこの除去により、半導体層３０４のチャネル領域３０５においては、結晶層３０４ａの上部にまで達する凹部３０９が形成されており、この凹部３０９の存在により、結晶層３０４ａのチャネル領域３０５は、そのソース／ドレイン領域３０６に比べて層厚さが薄くなっている。【００８０】
さらにソース／ドレイン電極３０７上には感光性塗布膜により形成された平坦化層３１０が形成され、この平坦化層３１０の貫通孔３１１には配線３１２の一部が貫通配線され、これによりソース／ドレイン電極３０７が配線３１２と接続されている。【００８１】
そして、上記配線３１２を介して本実施形態の薄膜トランジスタは、例えばテレビジョン受信機の表示装置（有機エレクトロルミネッセンス表示装置や液晶表示装置）においてマトリックス配置された表示素子と接続され、それらを駆動することとなる。【００８２】
次に本実施形態の薄膜トランジスタの製造方法について説明する。【００８３】
先ず図６（ａ）に示すごとく基板３０１上に酸化珪素層３０８、ゲート電極３０２を設け、次に図６（ｂ）のごとく、リソグラフィー法、エッチング法などによりパターニングを行う。【００８４】
次に図６（ｃ）のごとく、ゲート電極３０２を覆うごとく絶縁層３０３を設け、次に結晶層３０４ａを形成するためのシリコン層をプラズマＣＶＤ法により形成し、その後結晶化誘導金属層３１３をスパッタ法により形成する。【００８５】
その後、図６（ｄ）のごとく、リソグラフィー法、エッチング法などにより結晶層３０４ａのチャネル領域３０５よりも広い除去領域３０５ａの範囲の結晶化誘導金属層３１３を除去する。【００８６】
次に図６（ｄ）の状態の基板３０１を、電気炉内を移動させる。【００８７】
この電気炉において基板３０１は移動にしたがって徐々に加熱されることになるが、その移動初期時において電気炉において基板３０１が３００度〜３５０度となった状態を模式的に示すと図６（ｅ）の状態となる。【００８８】
すなわち、この図６（ｅ）に示すごとく、結晶化誘導金属層３１３中のＮｉが結晶層３０４ａに拡散移動を開始し、また結晶層３０４ａの表面にはシリサイド層３０４ｂが形成されることになる。【００８９】
ここで重要なことは、上述のごとく、絶縁層３０３と結晶層３０４ａ、結晶化誘導金属層３１３の外周は、ゲート電極３０２の外周よりも外方部分まで延長していることである。【００９０】
すなわち、このように絶縁層３０３と、結晶層３０４ａと、結晶化誘導金属層３１３の外周を、ゲート電極３０２の外周よりも外方部分まで延長すると、これらの絶縁層３０３と、結晶層３０４ａと、結晶化誘導金属層３１３外周部分は、この図６（ｄ）に示すごとく基板３０１側へと曲がる状況となり、その結果として前記結晶層３０４ａと、結晶化誘導金属層３１３外周部分には、半導体層３０４のチャネル領域３０５側に対向する湾曲面Ａ（あるいは傾斜面）が形成されることになる。【００９１】
現状においてまだ十分には解明できていない部分はあるが、上述のような湾曲面Ａを形成すると、結晶層３０４ａと、結晶化誘導金属層３１３の外周部分においては、図６（ｅ）に示すごとく結晶化誘導金属層３１３から結晶層３０４ａに向かうＮｉとして、結晶層３０４ａのチャネル領域３０５側に向かう軌道（斜め矢印、または水平矢印）が形成されるためか、結論としてチャネル領域３０５の結晶化に大きく貢献するものとなる。【００９２】
すなわち、結晶層３０４ａのシリコン結晶化は、電気炉内における基板３０１の搬送にともない５００度以上の加熱状態となると、上記Ｎｉが結晶化促進の触媒として作用し、結晶化が大きく進行することとなる。【００９３】
この場合、結晶層３０４ａのチャネル領域３０５よりも広い除去領域３０５ａの範囲の結晶化誘導金属層３１３は除去されており、よって残された結晶化誘導金属層３１３は結晶層３０４ａのチャネル領域３０５からは遠くなっているので、Ｎｉが届きにくくなる。しかしながら、本実施形態では上述のごとく前記結晶層３０４ａと、結晶化誘導金属層３１３外周部分に、半導体層３０４のチャネル領域３０５側に対向する湾曲面Ａ（あるいは傾斜面）を形成したためであろうと考えられるが、結論としてこのチャネル領域３０５にも図６（ｆ）の模式図のごとくＮｉが届き、これにより結晶化が図られ、特性を十分発揮できるものとなる。【００９４】
なお、この半導体層３０４のチャネル領域３０５側に対向する湾曲面Ａ（あるいは傾斜面）が形成されるとは、この図６（ｅ）のごとく本実施形態の薄膜トランジスタを、縦方向に切断した場合において、上記湾曲面Ａ（あるいは傾斜面）が半導体層３０４のチャネル領域３０５側に対向する状態を示している。【００９５】
またこのことからすると、下記非結晶層３０４ｃは必ずしも半導体層３０４のチャネル領域３０５側に対向する湾曲面、または傾斜面となっていなくても良い。【００９６】
また、結晶層３０４ａのチャネル領域３０５よりも広い除去領域３０５ａの範囲の結晶化誘導金属層３１３を除去する理由は、チャネル領域３０５の真上から大量のＮｉが進行し、チャネル領域３０５における特性を阻害させないようにするためである。【００９７】
また、除去領域３０５ａを結晶層３０４ａのチャネル領域３０５よりも広くしておけば、除去領域３０５ａのマスクが若干ずれたとしても、上記チャネル領域３０５の真上からの大量のＮｉ進行を防止できるという効果もある。【００９８】
次に、図７（ａ）のごとくプラズマＣＶＤにより、ｎ型化、あるいはｐ型化不純物として含む非結晶層３０４ｃを形成し、続いてスパッタ法によりソース／ドレイン電極３０７を形成する。【００９９】
その後、図７（ｂ）のごとく、リソグラフィー法、またはエッチング法により、ソース／ドレイン電極３０７、非結晶層３０４ｃ、結晶層３０４ａのパターニングを行う。【０１００】
次に、図７（ｃ）に示すごとく、チャネル領域３０５に対応するソース／ドレイン電極３０７、非結晶層３０４ｃの全部、結晶層３０４ａの上部のみをエッチングにより除去する。【０１０１】
つまり、本実施形態においては、半導体層３０４のチャネル領域３０５が凹状に窪み、これにより半導体層３０４のチャネル領域３０５は、この図７（ｃ）のごとくそのソース／ドレイン領域３０６に比べて層厚さが薄くなっている。【０１０２】
以上の構成の基板３０１は、次に図７（ｄ）のごとく、ソース／ドレイン電極３０７上に、感光性樹脂による平坦化層３１０を設け、リソグラフィー法による露光、現像を行えば貫通孔３１１を簡単に形成できる。【０１０３】
そして図７（ｄ）の次に、スパッタにより配線層（図示せず）を形成し、リソグラフィー法やエッチング法によるパターニングを行えば配線３１２が形成され、図５の完成状態となる。【０１０４】
上記配線３１２を介して本実施形態の薄膜トランジスタは、例えばテレビジョン受信機の表示装置（有機エレクトロルミネッセンス表示装置や液晶表示装置）のマトリックス配置された表示素子と接続され、それらを駆動することとなる。【０１０５】
この場合、半導体層３０４のソース／ドレイン領域３０６における結晶層３０４ａと、その上面に設けた非結晶層３０４ｃに、結晶化誘導金属のシリサイド層３０４ｂが介在しているので、この部分における抵抗値を下げることができ、これによって薄膜トランジスタとしての効率を高めることも出来る。【０１０６】
すなわち、結晶化誘導金属のシリサイド層３０４ｂには金属原子が含まれているので、その金属原子の自由電子によりキャリアが増加し、その結果として抵抗値が小さくなり、薄膜トランジスタとしての効率を高めることが出来るのである。【０１０７】
以上のごとく本実施形態の薄膜トランジスタは、すなわち、半導体層３０４のソース／ドレイン領域３０６は、基板３０１側の結晶層３０４ａと、この結晶層３０４ａ上に設けた結晶化誘導金属のシリサイド層３０４ｂと、このシリサイド層３０４ｂの上面に設けた非結晶層３０４ｃとにより構成されたものであるので、半導体層３０４のソース／ドレイン領域３０６とチャネル領域３０５は結晶化誘導金属により、安定した結晶化が行える。【０１０８】
また、シリサイド層３０４ｂの上面には、ｎ型化、あるいはｐ型化不純物を含有する非結晶層３０４ｃを設けたものであるので、この非結晶層３０４ｃのｎ型化、あるいはｐ型化不純物が半導体層３０４の結晶層３０４ａ側へと不用意に浸入せず、この結果としてトランジスタ特性が安定化するものとなる。【０１０９】
例えばテレビジョン受信機の表示装置においては、本実施形態の薄膜トランジスタが極めて多く用いられることとなるので、電子機器全体の特性の向上、効率化に大きく貢献できるものとなる。【０１１０】
図８は本発明の他の実施形態を示すもので、この薄膜トランジスタの構造は下記のようになっている。【０１１１】
なお、上記図５〜図７に示した実施形態と同一部品については、同一番号を付して、説明を簡略化する。【０１１２】
すなわち、図８に示した薄膜トランジスタは、チャネル領域３０５の結晶層３０４ａ上に、例えば窒化珪素層よりなるエッチング保護層３１４を設けたものである。【０１１３】
さらに具体的に説明すると、チャネル領域３０５の結晶層３０４ａ上に、例えば窒化珪素層よりなるエッチング保護層３１４を設け、その後このエッチング保護層３１４上、およびその両側の結晶層３０４ａ上に、図６（ｃ）のごとく、結晶化誘導金属層３１３をスパッタ法により形成する。【０１１４】
このようにチャネル領域３０５の結晶層３０４ａ上に、例えば窒化珪素層よりなるエッチング保護層３１４を設け、さらに結晶化誘導金属層３１３を設けた状態は、上述のごとく図６（ｃ）の状態に対応するものとなる。【０１１５】
したがって、以降は図６（ｄ）〜図７へと同じ工程に進むことになるのであるが、特に図７（ｃ）の工程に対応する工程では、この図８に示す実施形態では、エッチング保護層３１４の効果により、チャネル領域３０５の結晶層３０４ａまではエッチングが届かず、よってチャネル領域３０５における結晶層３０４ａの厚さが均一なものとなる。【０１１６】
つまり、この図８に示した薄膜トランジスタは水平方向に無数の数が並ぶことになるのであるが、隣接する薄膜トランジスタ間においてチャネル領域３０５における結晶層３０４ａの厚さが不均一になると、特性上のばらつきが問題となることがある。【０１１７】
そのような場合、この実施形態のごとく、チャネル領域３０５における結晶層３０４ａ上に、エッチング保護層３１４を設ければ、隣接する薄膜トランジスタの全てにおいて、そのチャネル領域３０５における結晶層３０４ａの厚さが均一なものとなるので、特性上のばらつき問題を解消することが出来る。【０１１８】
（実施の形態３）
次に、本発明の実施の形態３について説明する。【０１１９】
図９（ａ）は、本実施形態の製造方法を説明するための薄膜トランジスタの断面図である。【０１２０】
図９（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図である。【０１２１】
図９（ｃ）は、薄膜トランジスタのＳｉ層における燐の濃度分布を示す図である。【０１２２】
以下、図を用いて、本実施形態のトランジスタの製造方法を説明する。【０１２３】
まず、ガラス基板１上にスパッタ法によりＭｏ層を堆積し、ゲート電極２をパターニングする。ゲート電極２はＭｏとガラス基板１との間に酸化膜などの下地膜を挟んだ積層構造としてもよい。【０１２４】
次に、例えばプラズマＣＶＤ法にてゲート絶縁膜である窒化珪素膜３、不純物を含まないアモルファスＳｉ層４、不純物として燐原子を含有したｎ型アモルファスＳｉ層５を堆積し、薄膜トランジスタ（ＴＦＴ）のアクティブ（半導体）領域を形成するためにアモルファスＳｉ層４、ｎ型アモルファスＳｉ層５を、リソグラフィー法とエッチング法によりパターニングする。【０１２５】
次に、スタッパ法によりＮｉ層６、Ｍｏ層７を堆積し、ＴＦＴのチャネル領域９上のＮｉ層、Ｍｏ層をリソグラフィー法、エッチング法により選択除去し、ソース電極およびドレイン電極を形成する。【０１２６】
さらに、チャネル領域９上にあるｎ型アモルファスＳｉ層５をエッチング除去する。この時アモルファスＳｉ層４も若干エッチングされる。【０１２７】
続いて５００℃以上の炉で熱処理し、Ｎｉ層６のＮｉをアモルファスＳｉ層４、ｎ型アモルファスＳｉ層５に拡散させる。このとき、Ｎｉは結晶化のための触媒として作用しながらアモルファスＳｉ中に拡散していくが、一部のＮｉは拡散せずに留まり、Ｎｉシリサイド層を形成する。【０１２８】
図９（ｂ）はＮｉの濃度分布を濃淡で示したものであり、グレーから白になるほどＮｉ濃度が低くなることを示している。また矢印は、Ｎｉの拡散およびアモルファスＳｉの結晶化の方向を示している。Ｍｏ層７直下のＮｉシリサイド層２１が最も濃度が高く、アモルファスＳｉ層中はＮｉシリサイド層２１から遠くなるほど濃度が低くなる。チャネル領域９のアモルファスＳｉ層４は、その両端からＮｉが拡散して結晶化する。これによりＴＦＴの移動度を向上させることができる。ここで熱処理に関してはＮｉの熱拡散をより制御するためにランプを使ったＲａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｅａｌ（＝ＲＴＡ）法を用いてもよい。ＲＴＡ法を用いると、極めて短い時間で目標温度に到達させることができるため、炉による加熱に比べＮｉの熱拡散制御が容易であり、オフ電流の小さいＴＦＴデバイスを製造することが可能になる。【０１２９】
また、熱処理によりｎ型アモルファスＳｉ層５中の燐原子もアモルファスＳｉ層４中に熱拡散する。図９（ｃ）は燐濃度の分布を模式的に示したものでありグレーから白になるほど燐濃度が低いことを示している。ｎ型アモルファスＳｉ層５から遠くなるほど燐濃度は低くなり、チャネル領域９の中央部２２が最も濃度が低くなる。【０１３０】
最後に平坦化膜８を塗布し、表面を平坦化する。先に形成したＴＦＴの電極を引き出すためにスルーホール１０を形成し、ソース電極またはドレイン電極に接続する引き回し配線１１を形成する。【０１３１】
本発明によると、チャネル領域上のｎ型アモルファスＳｉ層を除去した後に結晶化しているため、熱処理によりチャネル領域に高濃度の燐原子が拡散されることがなく、良好なトランジスタ特性を得ることができる。【０１３２】
また、本発明によると、アクティブ領域とソース電極およびドレイン電極との間は、Ｎｉシリサイド層２１を介して接続されているため低抵抗となり、抵抗による特性劣化の少ないＴＦＴデバイスを製造することができる。【０１３３】
さらに、本発明によると、触媒として用いるＮｉ層をソース電極およびドレイン電極として用いているため、チャネル領域のＳｉ層の結晶化のために、別途Ｎｉ層のパターン形成を行う必要がなく、製造工程を簡略化できる。【０１３４】
（実施の形態４）
次に、本発明の実施の形態４について説明する。【０１３５】
図１０（ａ）は、本実施形態の製造方法を説明するための薄膜トランジスタの断面図である。【０１３６】
図１０（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図である。【０１３７】
以下、図を用いて、本実施形態のトランジスタの製造方法を説明する。【０１３８】
まず、ガラス基板１上にスパッタ法によりＭｏ層を堆積し、ゲート電極２をパターニングする。ゲート電極２はＭｏ層とガラス基板１との間に酸化膜などの下地膜を挟んだ積層構造としてもよい。【０１３９】
次に、例えばプラズマＣＶＤ法にてゲート絶縁膜である窒化珪素膜３、不純物を含まないアモルファスＳｉ層４を堆積し、スパッタ法にてＮｉ層を堆積する。ここで堆積するＮｉ層の膜厚は極薄く、１０ｎｍ以下が望ましい。次に、後に説明するチャネル領域を形成するためのリソグラフィー工程との合わせずれを考慮し、チャネル領域９より広い領域３１のＮｉ層を、リソグラフィー法とエッチング法により除去する。【０１４０】
続いて５００℃以上の炉で熱処理し、Ｎｉを触媒としてアモルファスＳｉ層４を結晶化する。そして、ＨＣｌ等の酸により、Ｓｉと反応していない未反応のＮｉをエッチング除去する。【０１４１】
次に、プラズマＣＶＤ法により不純物として燐原子を含有したｎ型アモルファスＳｉ層５、およびスパッタ法によりＭｏ層７を堆積する。そして、ＴＦＴのアクティブ領域を形成するためにアモルファスＳｉ層４、ｎ型アモルファスＳｉ層５、Ｍｏ層７をリソグラフィー法とエッチング法によりパターニングするとともに、チャネル領域９上のｎ型アモルファスＳｉ層５、Ｍｏ層７もリソグラフィー法とエッチング法により除去する。本実施形態では、ｎ型アモルファスＳｉ層５の堆積後に高温熱処理工程が無いため、燐原子が下層のアモルファスＳｉ層４に拡散することは無い。【０１４２】
最後に平坦化膜８を塗布し、表面を平坦化する。先に形成したＴＦＴのソース電極またはドレイン電極を引き出すためにスルーホール１０を形成し、引き回し配線１１を形成する。【０１４３】
図１０（ｂ）はＮｉの濃度分布を示したものであり、グレーから白になるほどＮｉ濃度が低くなることを示している。ｎ型アモルファスＳｉ層５の堆積前に結晶化熱処理が入るために、ｎ型アモルファスＳｉ層５中にはＮｉは存在せず、結晶化もしていない。アモルファスＳｉ層４中はｎ型アモルファスＳｉ層５から遠くなるほどＮｉ濃度が低くなる。【０１４４】
ここで熱処理に関してはＮｉの熱拡散をより制御するためにランプを使ったＲａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｅａｌ（＝ＲＴＡ）法を用いてもよい。ＲＴＡ法を用いると、極めて短い時間で目標温度に到達させることができるため、Ｎｉの熱拡散制御が容易であり、オフ電流の小さいＴＦＴデバイスを製造することが可能になる。【０１４５】
さらに本発明ではリソグラフィー工程の合わせずれを考慮して、チャネル領域９上のＮｉ除去領域３１をチャネル領域９より広くしていたため、チャネル領域内までＮｉが熱拡散することはなく、さらなるオフ電流特性向上に効果がある。【０１４６】
また、ｎ型アモルファスＳｉ層５中の燐原子は拡散せずに膜中に留まっていることから良好なＴＦＴ特性を得ることができる。【０１４７】
（実施の形態５）
次に、本発明の実施の形態５について説明する。【０１４８】
本実施形態は、実施形態３の変形例であり、エッチストッパー膜１２を設けたことが実施形態３と異なる。【０１４９】
図１１（ａ）は、本実施形態の製造方法を説明するための薄膜トランジスタの断面図である。【０１５０】
図１１（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図である。【０１５１】
図１１（ｃ）は、薄膜トランジスタのＳｉ層における燐の濃度分布を示す図である。【０１５２】
以下、図を用いて、本実施形態のトランジスタの製造方法を説明する。【０１５３】
まず、ガラス基板１上にスパッタ法によりＭｏ層を堆積し、ゲート電極２をパターニングする。ゲート電極２はＭｏ層とガラス基板１との間に酸化膜などの下地膜を挟んだ積層構造としてもよい。【０１５４】
次に、例えばプラズマＣＶＤ法にてゲート絶縁膜である窒化珪素膜３、不純物を含まないアモルファスＳｉ層４、エッチストッパー膜として窒化珪素膜を連続して堆積し、リソグラフィー法とエッチング法によりＴＦＴのチャネル領域にのみエッチストッパー膜１２をパターニングする。【０１５５】
次に、プラズマＣＶＤ法にて不純物として燐原子を含有したｎ型アモルファスＳｉ層５を堆積し、スタッパ法によりＮｉ層６、Ｍｏ層７を堆積し、ＴＦＴのチャネル領域１３上のＮｉ層、Ｍｏ層をリソグラフィー法、エッチング法により選択除去する。引き続き同一マスクにてアモルファスＳｉ４、ｎ型アモルファスＳｉ層５をエッチングする。【０１５６】
続いて５００℃以上の炉で熱処理し、Ｎｉ層６のＮｉをアモルファスＳｉ層４、ｎ型アモルファスＳｉ層５に拡散させるＮｉは結晶化のための触媒として作用しながらアモルファスＳｉ中に拡散していくが、一部のＮｉは拡散せずに留まり、Ｎｉシリサイド層を形成する。【０１５７】
図１１（ｂ）はＮｉの濃度分布を示したものであり、グレーから白になるほどＮｉ濃度が低くなることを示している。Ｍｏ層７直下のＮｉシリサイド層２１が最も濃度が高く、アモルファスＳｉ層中はＮｉシリサイド層２１から遠くなるほど濃度が低くなる。ここで熱処理に関してはＮｉの熱拡散をより制御するためにランプを使ったＲａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｅａｌ（＝ＲＴＡ）法を用いてもよい。ＲＴＡ法を用いると、極めて短い時間で目標温度に到達させることができるため、Ｎｉの熱拡散制御が容易であり、オフ電流の小さいＴＦＴデバイスを製造することが可能になる。【０１５８】
また、熱処理によりｎ型アモルファスＳｉ層５中の燐原子もアモルファスＳｉ層４中に熱拡散する。図１１（ｃ）は燐濃度の分布を模式的に示したものでありグレーから白になるほど燐濃度が低いことを示している。ｎ型アモルファスＳｉ層５から遠くなるほど燐濃度は低くなり、チャネル領域９の中央部２２が最も濃度が低くなる。【０１５９】
最後に平坦化膜８を塗布し、表面を平坦化する。先に形成したＴＦＴのソース電極またはドレイン電極を引き出すためにスルーホール１０を形成し、引き回し配線１１を形成する。【０１６０】
本発明によると、チャネル領域上のｎ型アモルファスＳｉ層を除去した後に結晶化しているため、熱処理によりチャネル領域に高濃度の燐原子が拡散されることがなく、良好なトランジスタ特性を得ることができる。【０１６１】
さらにチャネル領域上にエッチストッパー膜１２があることにより、結晶化したチャネル領域のＳｉ層２４がｎ型アモルファスＳｉ層５のエッチングにより削られることがない。このため、複数の薄膜トランジスタ間でチャネル領域のＳｉ層の厚みばらつきが発生しないため、ばらつきの少ないＴＦＴ特性を得ることができる。【０１６２】
また、本発明によるとアクティブ領域とソース電極またはドレイン電極との間は、Ｎｉシリサイド層２１を介して接続されているため低抵抗となり、抵抗による特性劣化の少ないＴＦＴデバイスを製造することができる。【０１６３】
（実施の形態６）
次に、本発明の実施の形態６について説明する。【０１６４】
本実施形態は、実施形態４の変形例であり、エッチストッパー膜１２を設けたことが実施形態４と異なる。【０１６５】
図１２（ａ）は、本実施形態の製造方法を説明するための薄膜トランジスタの断面図である。【０１６６】
図１２（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図である。【０１６７】
以下、図を用いて、本実施形態のトランジスタの製造方法を説明する。【０１６８】
まず、ガラス基板１上にスパッタ法によりＭｏ層を堆積し、ゲート電極２をパターニングする。ゲート電極２はＭｏ層とガラス基板１との間に酸化膜などの下地膜を挟んだ積層構造としてもよい。【０１６９】
次に、例えばプラズマＣＶＤ法にてゲート絶縁膜である窒化珪素膜３、不純物を含まないアモルファスＳｉ層４、エッチストッパー膜として窒化珪素膜を連続堆積し、リソグラフィー法とエッチング法によりＴＦＴのチャネル領域にのみエッチストッパー膜１２をパターニングする。【０１７０】
次にスパッタ法にてＮｉ層を堆積する。ここで堆積するＮｉ層の膜厚は極薄く、１０ｎｍ以下が望ましい。続いて５００℃以上の炉で熱処理し、Ｎｉを触媒としてアモルファスＳｉ層４を結晶化する。ＨＣｌ等の酸により、Ｓｉと反応していない未反応のＮｉをエッチング除去する。Ｎｉは窒化珪素膜とは反応しないためエッチストッパー膜上のＮｉのみ選択除去される。【０１７１】
次に、プラズマＣＶＤ法により不純物として燐原子を含有したｎ型アモルファスＳｉ層５、およびスパッタ法によりＭｏ層７を堆積する。そして、ＴＦＴのアクティブ領域を形成するためにアモルファスＳｉ層４、ｎ型アモルファスＳｉ層５、Ｍｏ層７をリソグラフィー法とエッチング法によりパターニングするとともに、チャネル領域１３のｎ型アモルファスＳｉ層５、Ｍｏ層７もリソグラフィー法とエッチング法により除去する。本実施形態では、ｎ型アモルファスＳｉ層５堆積後に高温熱処理工程が無いため、燐原子が下層のアモルファスＳｉ層４に拡散することは無い。【０１７２】
最後に平坦化膜８を塗布し、表面を平坦化する。先に形成したＴＦＴのソース電極またはドレイン電極を引き出すためにスルーホール１０を形成し、引き回し配線１１を形成する。【０１７３】
図１２（ｂ）はＮｉの濃度分布を示したものであり、グレーから白になるほどＮｉ濃度が低くなることを示している。ｎ型アモルファスＳｉ層５の堆積前に結晶化熱処理が入るために、ｎ型アモルファスＳｉ層５中にはＮｉは存在せず、結晶化もしていない。アモルファスＳｉ層４中はｎ型アモルファスＳｉ層５から遠くなるほどＮｉ濃度が低くなる。【０１７４】
ここで熱処理に関してはＮｉの熱拡散をより制御するためにランプを使ったＲａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｅａｌ（＝ＲＴＡ）法を用いてもよい。ＲＴＡ法を用いると、極めて短い時間で目標温度に到達させることができるため、Ｎｉの熱拡散制御が容易であり、オフ電流の小さいＴＦＴデバイスを製造することが可能になる。【０１７５】
また、ｎ型アモルファスＳｉ層５中の燐原子は拡散せずに膜中に留まっていることから良好なＴＦＴ特性を得ることができる。【０１７６】
（実施の形態７）
次に、本発明の実施の形態７について説明する。【０１７７】
本実施形態では、トップゲートの薄膜トランジスタの例を示す。【０１７８】
図１３（ａ）は、本実施形態の製造方法を説明するための薄膜トランジスタの断面図である。【０１７９】
図１３（ｂ）は、薄膜トランジスタのＳｉ層におけるＮｉの濃度分布を示す図である。【０１８０】
図１３（ｃ）は、薄膜トランジスタのＳｉ層における燐の濃度分布を示す図である。【０１８１】
以下、図を用いて、本実施形態のトランジスタの製造方法を説明する。【０１８２】
まず、ガラス基板１上に酸化膜１０１、Ｍｏ層１０２、Ｎｉ層１０３、不純物として燐原子を含有したｎ型アモルファスＳｉ層１０４を順次堆積する。続いてリソグラフィー法、エッチング法によりＴＦＴのソース電極、ドレイン電極をパターニング形成する。【０１８３】
次に不純物を含まないアモルファスＳｉ層１０５を堆積し、ソース電極、ドレイン電極を含んだＴＦＴのアクティブ領域にアモルファスＳｉ層１０５を残すようにパターニングする。続いて、窒化珪素膜１０６を堆積したのち、５００℃以上の炉で熱処理し、Ｎｉを触媒としてｎ型アモルファスＳｉ層１０４、アモルファスＳｉ層１０５を結晶化する。Ｎｉ層１０３のＮｉは触媒としてアモルファスＳｉ層中に拡散していくが、一部のＮｉは拡散せずに留まり、Ｎｉシリサイド層を形成する。【０１８４】
続いて、スパッタ法によりＭｏ層を堆積し、ソース電極、ドレイン電極間のチャネル領域１０９を覆うようにゲート電極１０７をパターン形成する。【０１８５】
最後に平坦化膜１０８を塗布し、表面を平坦化する。図面中には記載していないが、ＴＦＴのゲート電極を引き出すために必要に応じてゲート電極上にスルーホールを開口し引き回し配線を形成する。【０１８６】
図１３（ｂ）はＮｉの濃度分布を示したものであり、グレーから白になるほどＮｉ濃度が低くなることを示している。Ｍｏ層１０２直上のＮｉシリサイド層１２１が最も濃度が高く、アモルファスＳｉ層中はＮｉシリサイド層１２１から遠くなるほど濃度が低くなる。また、Ｎｉ層１０３の断面積は小さいので、横方向に拡散するＮｉ原子の数は、上方向に拡散するＮｉ原子の数と比較して圧倒的に少なく、チャネル領域１０９に含まれるＮｉを最小限に留めることができる。そのため、オフ電流の小さいＴＦＴデバイスを製造することが可能になる。【０１８７】
ここで熱処理に関してはＮｉの熱拡散をより制御するためにランプを使ったＲａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｅａｌ（＝ＲＴＡ）法を用いてもよい。ＲＴＡ法を用いると、極めて短い時間で目標温度に到達させることができるため、Ｎｉの熱拡散制御が容易であり、よりオフ電流の小さいＴＦＴデバイスを製造することが可能になる。【０１８８】
また、熱処理によりｎ型アモルファスＳｉ層１０４中の燐原子もアモルファスＳｉ１０５中に熱拡散する。図１３（ｃ）は燐濃度の分布を模式的に示したものでありグレーから白になるほど燐濃度が低いことを示している。ｎ型アモルファスＳｉ層１０４から遠くなるほど燐濃度は低くなり、チャネル領域１０９の中央部１２３が最も濃度が低くなり、ＴＦＴ特性への影響も小さくすることができる。【０１８９】
また、本構造によると、チャネル領域とソース電極・ドレイン電極は、Ｎｉシリサイド層１２１を介して接続されているため低抵抗となり、抵抗による特性劣化の少ないＴＦＴデバイスを製造することができる。
【産業上の利用可能性】
【０１９０】
以上のごとく本発明は、薄膜トランジスタ、生産性を高いものとすることが出来、また薄膜トランジスタとしての効率を高めることが出来るものである。【０１９１】
したがって本発明の薄膜トランジスタを用いた、各種電子機器の低価格化や効率化にも貢献できるものとなる。たとえば、本発明の製造方法により得られる薄膜トランジスタは、有機ＥＬディスプレイや液晶ディスプレイなどの表示装置に用いられるスイッチング素子として有用である。
【図１】
2009063648.tif 000003
【図２】
2009063648.tif 000004
【図３】
2009063648.tif 000005
【図４】
2009063648.tif 000006
【図５】
2009063648.tif 000007
【図６】
2009063648.tif 000008
【図７】
2009063648.tif 000009
【図８】
2009063648.tif 000010
【図９】
2009063648.tif 000011
【図１０】
2009063648.tif 000012
【図１１】
2009063648.tif 000013
【図１２】
2009063648.tif 000014
【図１３】
2009063648.tif 000015
【手続補正書】
【提出日】平成21年8月7日(2009.8.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法であって、
基板上にゲート電極を設け、次にこのゲート電極を覆うごとく絶縁層を設け、その後この絶縁層上に半導体層を設け、次にこの半導体層上に結晶化誘導金属層を設ける積層ステップと、
少なくとも、前記結晶化誘導金属層のうち、前記半導体層のチャネル領域上に位置する部分を除去する除去ステップと、
半導体層のチャネル領域両側のそれぞれに位置するソースおよびドレイン領域の上方であって、かつ、前記結晶化誘導金属層の上方に、それぞれ、ソースおよびドレイン電極を設ける電極形成ステップと、
前記結晶化誘導金属層を加熱することによって、前記結晶化誘導金属のシリサイド層を形成する加熱ステップとを含み、
前記絶縁層と前記半導体層と前記結晶化誘導金属層の形成では、前記絶縁層と前記半導体層と前記結晶化誘導金属層の外周が、前記ゲート電極の外周よりも外方部分まで延長するように形成することにより、前記半導体層および前記結晶化誘導金属層の前記ゲート電極外周部分よりも外方部分に、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面を設け、
前記加熱ステップでは、前記半導体層および前記結晶化誘導金属層に、前記湾曲面、あるいは、前記傾斜面が設けられた状態で、前記結晶化誘導金属層を加熱する
薄膜トランジスタの製造方法。
【請求項２】
前記電極形成ステップは、前記除去ステップによる除去の前に、前記結晶化誘導金属層上に電極層を設ける電極層形成ステップを含み、
前記除去ステップでは、前記半導体層のチャネル領域上に位置する前記電極層の一部、前記結晶化誘導金属層の一部、および、前記半導体層の一部を除去し、
前記除去ステップによる除去によって、前記ソースおよびドレイン電極が形成され、
前記加熱ステップでは、前記電極形成ステップによって前記電極が形成された後に、前記結晶化誘導金属を加熱する
請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
（削除）
【請求項４】
前記半導体層の形成では、シリコンを主体として形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、および、Ｃｄの少なくとも一つを主体として形成する
請求項２記載の薄膜トランジスタの製造方法。
【請求項５】
前記半導体層の形成では、前記絶縁層上に第一の半導体層を設け、次にこの第一の半導体層のチャネル領域上にエッチング保護層を設け、その後エッチング保護層を覆うごとく第一の半導体層上に第二の半導体層を設け、
前記除去ステップでは、前記半導体層の一部として、前記第二の半導体層を除去する
請求項２記載の薄膜トランジスタの製造方法。
【請求項６】
前記絶縁層と前記第一および第二の半導体層と前記結晶化誘導金属層の形成では、前記絶縁層と前記第一および第二の半導体層と前記結晶化誘導金属層の外周が、前記ゲート電極の外周よりも外方部分まで延長するように形成することにより、前記第一および第二の半導体層および前記結晶化誘導金属層のゲート電極外周部分よりも外方部分に、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面を設ける
請求項５記載の薄膜トランジスタの製造方法。
【請求項７】
前記第一の半導体層の形成では、シリコンを主体として形成し、
前記第二の半導体層の形成では、主体とするシリコンにｎ型化、あるいは、ｐ型化不純物を含有させたもので形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、および、Ｃｄの少なくとも一つを主体とするものにより形成する
請求項５または６記載の薄膜トランジスタの製造方法。
【請求項８】
前記加熱ステップでは、前記除去ステップによる除去後に、前記半導体層及び前記結晶化誘導金属層を加熱することで、前記半導体層の前記ソース及びドレイン領域部分を結晶層化するとともに、この結晶層上に前記結晶化誘導金属のシリサイド層を形成し、
前記電極形成ステップでは、さらに、前記加熱ステップによる加熱後に、前記結晶化誘導金属のシリサイド層上に、ｎ型化、あるいは、ｐ型化不純物を含有する半導体層の非結晶層を形成し、次に前記半導体層の非結晶層上に電極層を設けた後に、前記電極を形成する
請求項１記載の薄膜トランジスタの製造方法。
【請求項９】
（削除）
【請求項１０】
前記半導体層の結晶層の形成では、シリコンを主体として形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄの少なくとも一つを主体として形成する
請求項８記載の薄膜トランジスタの製造方法。
【請求項１１】
前記積層ステップでは、さらに、前記半導体層のチャネル領域上にエッチング保護層を設け、その後前記エッチング保護層およびその両側の半導体層上に前記結晶化誘導金属層を設ける
請求項８記載の薄膜トランジスタの製造方法。
【請求項１２】
（削除）
【請求項１３】
前記半導体層の結晶層の形成では、シリコンを主体として形成し、
前記半導体層の非結晶層の形成では、主体とするシリコンにｎ型化、あるいは、ｐ型化不純物を含有させたもので形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、および、Ｃｄの少なくとも一つを主体とするものにより形成する
請求項１１記載の薄膜トランジスタの製造方法。
【請求項１４】
基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のそれぞれに位置するソースおよびドレイン領域上にそれぞれ設けたソースおよびドレイン電極とを備え、
前記半導体層のソースおよびドレイン領域と、その上面に設けた前記ソースおよびドレイン電極間には、結晶化誘導金属のシリサイド層が介在しており、
前記絶縁層と前記半導体層と前記シリサイド層の外周は、前記ゲート電極の外周よりも外方部分まで延長され、前記半導体層および前記シリサイド層の前記ゲート電極外周部分よりも外方部分には、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面が設けられている
薄膜トランジスタ。
【請求項１５】
前記半導体層はシリコンを主体として構成され、前記シリサイド層は、シリコンと、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、ＲｈおよびＣｄの少なくとも一つである結晶化誘導金属との合金により構成されている
請求項１４記載の薄膜トランジスタ。
【請求項１６】
前記半導体層のチャネル領域は、そのソースおよびドレイン領域に比べて層厚さが薄い
請求項１４または１５記載の薄膜トランジスタ。
【請求項１７】
前記半導体層のチャネル領域は、前記半導体層のチャネル領域対応部分を凹状に窪ませて形成されている
請求項１６記載の薄膜トランジスタ。
【請求項１８】
前記半導体層のチャネル領域上には、エッチング保護層が設けられている
請求項１７記載の薄膜トランジスタ。
【請求項１９】
（削除）
【請求項２０】
前記半導体層のソースおよびドレイン領域は、前記基板側の結晶層と、この結晶層上に設けた結晶化誘導金属のシリサイド層と、このシリサイド層の上面に設けた非結晶層とにより構成され、前記非結晶層は、ｎ型化、あるいはｐ型化不純物を含有し、この非結晶層上に、前記ソースおよびドレイン電極が設けられている
請求項１４記載の薄膜トランジスタ。
【請求項２１】
前記半導体層の結晶層は、シリコンを主体として構成され、
前記シリサイド層は、シリコンと、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、ＲｈおよびＣｄの少なくとも一つである結晶化誘導金属との合金により構成されている
請求項２０記載の薄膜トランジスタ。
【請求項２２】
前記半導体層のチャネル領域は、そのソースおよびドレイン領域に比べて層厚さが薄い
請求項２０または２１記載の薄膜トランジスタ。
【請求項２３】
前記半導体層のチャネル領域は、前記半導体層のチャネル領域対応部分を凹状に窪ませて形成されている
請求項２２記載の薄膜トランジスタ。
【請求項２４】
前記半導体層のチャネル領域上には、エッチング保護層が設けられている
請求項２３記載の薄膜トランジスタ。
【請求項２５】
（削除）
【請求項２６】
マトリックス配置された表示素子と、
前記表示素子を駆動する、請求項１４〜１８、２０〜２４のいずれか１項に記載の薄膜トランジスタを有する駆動回路と
を備える電子機器。
【手続補正書】
【提出日】平成21年11月26日(2009.11.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法であって、
基板上にゲート電極を設け、次にこのゲート電極を覆うごとく絶縁層を設け、その後この絶縁層上に半導体層を設け、次にこの半導体層上に結晶化誘導金属層を設ける積層ステップと、
少なくとも、前記結晶化誘導金属層のうち、前記半導体層のチャネル領域上に位置する部分を除去する除去ステップと、
半導体層のチャネル領域両側のそれぞれに位置するソースおよびドレイン領域の上方であって、かつ、前記結晶化誘導金属層の上方に、それぞれ、ソースおよびドレイン電極を設ける電極形成ステップと、
前記結晶化誘導金属層を加熱することによって、前記結晶化誘導金属のシリサイド層を形成する加熱ステップとを含み、
前記絶縁層と前記半導体層と前記結晶化誘導金属層の形成では、前記絶縁層と前記半導体層と前記結晶化誘導金属層の外周が、前記ゲート電極の外周よりも内方部分に存在することなく、かつ、前記ゲート電極の外周よりも外方部分まで延長するように形成することにより、前記半導体層および前記結晶化誘導金属層の前記ゲート電極外周部分よりも外方部分に、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面を設け、
前記加熱ステップでは、前記半導体層および前記結晶化誘導金属層に、前記湾曲面、あるいは、前記傾斜面が設けられた状態で、前記結晶化誘導金属層を加熱する
薄膜トランジスタの製造方法。
【請求項２】
前記電極形成ステップは、前記除去ステップによる除去の前に、前記結晶化誘導金属層上に電極層を設ける電極層形成ステップを含み、
前記除去ステップでは、前記半導体層のチャネル領域上に位置する前記電極層の一部、前記結晶化誘導金属層の一部、および、前記半導体層の一部を除去し、
前記除去ステップによる除去によって、前記ソースおよびドレイン電極が形成され、
前記加熱ステップでは、前記電極形成ステップによって前記電極が形成された後に、前記結晶化誘導金属を加熱する
請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
（削除）
【請求項４】
前記半導体層の形成では、シリコンを主体として形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、および、Ｃｄの少なくとも一つを主体として形成する
請求項２記載の薄膜トランジスタの製造方法。
【請求項５】
前記半導体層の形成では、前記絶縁層上に第一の半導体層を設け、次にこの第一の半導体層のチャネル領域上にエッチング保護層を設け、その後エッチング保護層を覆うごとく第一の半導体層上に第二の半導体層を設け、
前記除去ステップでは、前記半導体層の一部として、前記第二の半導体層を除去する
請求項２記載の薄膜トランジスタの製造方法。
【請求項６】
前記絶縁層と前記第一および第二の半導体層と前記結晶化誘導金属層の形成では、前記絶縁層と前記第一および第二の半導体層と前記結晶化誘導金属層の外周が、前記ゲート電極の外周よりも外方部分まで延長するように形成することにより、前記第一および第二の半導体層および前記結晶化誘導金属層のゲート電極外周部分よりも外方部分に、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面を設ける
請求項５記載の薄膜トランジスタの製造方法。
【請求項７】
前記第一の半導体層の形成では、シリコンを主体として形成し、
前記第二の半導体層の形成では、主体とするシリコンにｎ型化、あるいは、ｐ型化不純物を含有させたもので形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、および、Ｃｄの少なくとも一つを主体とするものにより形成する
請求項５または６記載の薄膜トランジスタの製造方法。
【請求項８】
前記加熱ステップでは、前記除去ステップによる除去後に、前記半導体層及び前記結晶化誘導金属層を加熱することで、前記半導体層の前記ソース及びドレイン領域部分を結晶層化するとともに、この結晶層上に前記結晶化誘導金属のシリサイド層を形成し、
前記電極形成ステップでは、さらに、前記加熱ステップによる加熱後に、前記結晶化誘導金属のシリサイド層上に、ｎ型化、あるいは、ｐ型化不純物を含有する半導体層の非結晶層を形成し、次に前記半導体層の非結晶層上に電極層を設けた後に、前記電極を形成する
請求項１記載の薄膜トランジスタの製造方法。
【請求項９】
（削除）
【請求項１０】
前記半導体層の結晶層の形成では、シリコンを主体として形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄの少なくとも一つを主体として形成する
請求項８記載の薄膜トランジスタの製造方法。
【請求項１１】
前記積層ステップでは、さらに、前記半導体層のチャネル領域上にエッチング保護層を設け、その後前記エッチング保護層およびその両側の半導体層上に前記結晶化誘導金属層を設ける
請求項８記載の薄膜トランジスタの製造方法。
【請求項１２】
（削除）
【請求項１３】
前記半導体層の結晶層の形成では、シリコンを主体として形成し、
前記半導体層の非結晶層の形成では、主体とするシリコンにｎ型化、あるいは、ｐ型化不純物を含有させたもので形成し、
前記結晶化誘導金属層の形成では、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、および、Ｃｄの少なくとも一つを主体とするものにより形成する
請求項１１記載の薄膜トランジスタの製造方法。
【請求項１４】
基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のそれぞれに位置するソースおよびドレイン領域上にそれぞれ設けたソースおよびドレイン電極とを備え、
前記半導体層のソースおよびドレイン領域と、その上面に設けた前記ソースおよびドレイン電極間には、結晶化誘導金属のシリサイド層が介在しており、
前記絶縁層と前記半導体層と前記シリサイド層の外周は、前記ゲート電極の外周よりも内方部分に存在することなく、かつ、前記ゲート電極の外周よりも外方部分まで延長され、前記半導体層および前記シリサイド層の前記ゲート電極外周部分よりも外方部分には、前記半導体層のチャネル領域側に対向する湾曲面、あるいは、傾斜面が設けられている
薄膜トランジスタ。
【請求項１５】
前記半導体層はシリコンを主体として構成され、前記シリサイド層は、シリコンと、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、ＲｈおよびＣｄの少なくとも一つである結晶化誘導金属との合金により構成されている
請求項１４記載の薄膜トランジスタ。
【請求項１６】
前記半導体層のチャネル領域は、そのソースおよびドレイン領域に比べて層厚さが薄い
請求項１４または１５記載の薄膜トランジスタ。
【請求項１７】
前記半導体層のチャネル領域は、前記半導体層のチャネル領域対応部分を凹状に窪ませて形成されている
請求項１６記載の薄膜トランジスタ。
【請求項１８】
前記半導体層のチャネル領域上には、エッチング保護層が設けられている
請求項１７記載の薄膜トランジスタ。
【請求項１９】
（削除）
【請求項２０】
前記半導体層のソースおよびドレイン領域は、前記基板側の結晶層と、この結晶層上に設けた結晶化誘導金属のシリサイド層と、このシリサイド層の上面に設けた非結晶層とにより構成され、前記非結晶層は、ｎ型化、あるいはｐ型化不純物を含有し、この非結晶層上に、前記ソースおよびドレイン電極が設けられている
請求項１４記載の薄膜トランジスタ。
【請求項２１】
前記半導体層の結晶層は、シリコンを主体として構成され、
前記シリサイド層は、シリコンと、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、ＲｈおよびＣｄの少なくとも一つである結晶化誘導金属との合金により構成されている
請求項２０記載の薄膜トランジスタ。
【請求項２２】
前記半導体層のチャネル領域は、そのソースおよびドレイン領域に比べて層厚さが薄い
請求項２０または２１記載の薄膜トランジスタ。
【請求項２３】
前記半導体層のチャネル領域は、前記半導体層のチャネル領域対応部分を凹状に窪ませて形成されている
請求項２２記載の薄膜トランジスタ。
【請求項２４】
前記半導体層のチャネル領域上には、エッチング保護層が設けられている
請求項２３記載の薄膜トランジスタ。
【請求項２５】
（削除）
【請求項２６】
マトリックス配置された表示素子と、
前記表示素子を駆動する、請求項１４〜１８、２０〜２４のいずれか１項に記載の薄膜トランジスタを有する駆動回路と
を備える電子機器。
【国際調査報告】
2009063648.tif 000016
2009063648.tif 000017
2009063648.tif 000018
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2009063648.tif 000023
2009063648.tif 000024