(57)【要約】  複数の比較器(CMP1,CMP2,…)は、複数の基準電圧(V1,V2,…)にそれぞれ対応し、それぞれが自己に対応する基準電圧とアナログ信号(Sin)の信号レベルとを比較する。エンコーダ(102)は、複数の比較器の出力(S1,S2,…)に基づいてアナログ信号(Sin)に対応するデジタル信号(De)を生成する。パターン検出回路(103)は、第１の比較器の出力(S3)の時間的変化が予め設定された第１の特定パターンに一致することを検出する。制御回路(104)は、パターン検出回路による検出に応答してデジタル信号(De)のデジタル値を補正する。第１の比較器の出力(S3)の時間的変化は、アナログ信号(Sin)の振幅が所定の振幅よりも小さい場合に第１の特定パターンになる。
2009157111.tif 000002
【特許請求の範囲】
【請求項１】
電圧レベルがそれぞれ異なる複数の基準電圧にそれぞれ対応し、それぞれが自己に対応する基準電圧とアナログ信号の信号レベルとを比較する複数の比較器と、
前記複数の比較器の出力に基づいて前記アナログ信号に対応するデジタル信号を生成するエンコーダと、
前記複数の比較器のうち第１の比較器の出力の時間的変化が予め設定された第１の特定パターンに一致することを検出するパターン検出回路と、
前記デジタル信号の波形が所定の波形になるように、前記パターン検出回路による検出に応答して前記デジタル信号のデジタル値を補正する制御回路とを備え、
前記第１の比較器の出力の時間的変化は、前記アナログ信号の振幅が所定の振幅よりも小さい場合に前記第１の特定パターンになる
ことを特徴とするアナログ／デジタル変換回路。
【請求項２】
請求項１において、
前記パターン検出回路は、
前記第１の比較器の出力の時間的変化が前記第１の特定パターンに一致することを検出する第１の検出部と、
前記複数の比較器のうち前記第１の比較器の基準電圧よりも低い基準電圧に対応する第２の比較器の出力の時間的変化が予め設定された第２の特定パターンに一致することを検出する第２の検出部とを含み、
前記第１の比較器の出力の時間的変化は、前記アナログ信号の振幅の最大ピークが前記所定の振幅の最大ピークよりも低い場合に前記第１のパターンになり、
前記第２の比較器の出力の時間的変化は、前記アナログ信号の振幅の最小ピークが前記所定の振幅の最小ピークよりも高い場合に前記第２の特定パターンになり、
前記制御回路は、前記第１の検出部による検出に応答して前記デジタル値を増加させ、前記第２の検出部による検出に応答して前記デジタル値を減少させる
ことを特徴とするアナログ／デジタル変換回路。
【請求項３】
請求項１または２において、
前記制御回路は、予め設定された補正係数を前記デジタル値に加算または乗算することにより前記デジタル値を補正する
ことを特徴とするアナログ／デジタル変換回路。
【請求項４】
請求項３において、
前記補正係数は可変である
ことを特徴とするアナログ／デジタル変換回路。
【請求項５】
請求項１または請求項２において、
前記制御回路は、前記エンコーダに与えられる前記複数の比較器の出力を操作することにより前記デジタル値を補正する
ことを特徴とするアナログ／デジタル変換回路。
【請求項６】
請求項１において、
前記複数の比較器のうち出力の時間的変化が前記第１の特定パターンと一致する比較器を検出し、検出結果をオフセット情報として出力するオフセット検出回路をさらに備える
ことを特徴とするアナログ／デジタル変換回路。
【請求項７】
光ディスクに記録された情報を再生する装置であって、
再生回路と、
請求項１に記載のアナログ／デジタル変換回路とを備え、
前記再生回路は、前記光ディスクに記録された情報をアナログ信号として再生し、
前記アナログ／デジタル変換回路は、前記再生回路によって再生されたアナログ信号を前記デジタル信号に変換する
ことを特徴とする光ディスク再生装置。
【請求項８】
請求項７において、
前記光ディスクは、ＣＤ，ＤＶＤ，Blu-rayディスクのいずれか１つである
ことを特徴とする光ディスク再生装置。
【請求項９】
外部からのアナログ信号を受信して処理する装置であって、
受信回路と、
請求項１に記載のアナログ／デジタル変換回路とを備え、
前記受信回路は、前記外部からのアナログ信号を受信し、
前記アナログ／デジタル変換回路は、前記受信回路によって受信されたアナログ信号を前記デジタル信号に変換する
ことを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するアナログ／デジタル変換回路およびそれを備える信号処理装置に関し、さらに詳しくは、アナログ／デジタル変換回路における波形等化技術に関する。
【背景技術】
【０００２】
従来、小振幅の信号を精度良く処理するために、波形等化回路や誤り訂正回路などが用いられている。光ディスク分野では、データの読み出し精度を向上させるために、ＰＲＭＬ（Partial Response Maximum Likelihood）リードチャネル技術が一般的に用いられている。この技術では、トランスバーサルフィルタなどのデジタル波形等化回路を用いてデジタル信号の波形を所定の波形にする波形等化処理と、波形等化処理後のデジタル信号に対して最尤復号方式を用いて誤り訂正をする最尤復号処理とが行われる。例えば、特許文献１では、特定の周波数帯域の振幅を増幅可能なアナログフィルタは、光ディスクから再生された再生信号（アナログ信号）の波形を補正し、アナログ／デジタル変換回路は、補正後の再生信号をデジタル信号に変換し、トランスバーサルフィルタおよび最尤復号器は、それぞれ、波形等化処理および最尤復号処理を行う。このように、特許文献１では、アナログ／デジタル変換回路に供給されるアナログ信号の振幅を補正するためにアナログ波形等化回路が用いられ、デジタル信号に対する波形等化処理のためにトランスバーサルフィルタ（デジタル波形等化回路）が用いられている。【０００３】
また、特開昭６３−２３４７３０号公報には、アナログ／デジタル変換回路におけるエラー検出およびエラー補正についての技術が開示されている。
【特許文献１】特開２００２−８３１５号公報
【特許文献２】特開昭６３−２３４７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、デジタル波形等化回路には乗算器，加算器，レジスタなどの構成要素が非常に多く含まれているので、デジタル波形等化回路を搭載したシステムの回路規模の縮小および消費電力の低減を実現することが困難であった。アナログ波形等化回路も多くの構成要素を含んでいるので、デジタル波形等化回路と同様の課題の他に素子ばらつきによる性能劣化があった。【０００５】
また、特許文献２に記載のアナログ／デジタル変換回路は、デジタル信号のエラーを補正するものであるので、アナログ信号の振幅が減衰している場合には所望の波形を有するデジタル信号を出力することができない。そのため、仮に、特許文献２に記載のアナログ／デジタル変換回路を用いたとしても上述のような波形等化回路が必要になるので、上述の課題が生じてしまう。【０００６】
そこで、この発明は、波形等化機能を有するアナログ／デジタル変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の１つの局面に従うと、アナログ／デジタル変換回路は、電圧レベルがそれぞれ異なる複数の基準電圧にそれぞれ対応し、それぞれが自己に対応する基準電圧とアナログ信号の信号レベルとを比較する複数の比較器と、上記複数の比較器の出力に基づいて上記アナログ信号に対応するデジタル信号を生成するエンコーダと、上記複数の比較器のうち第１の比較器の出力の時間的変化が予め設定された第１の特定パターンに一致することを検出するパターン検出回路と、上記デジタル信号の波形が所定の波形になるように、上記パターン検出回路による検出に応答して上記デジタル信号のデジタル値を補正する制御回路とを備え、上記第１の比較器の出力の時間的変化は、上記アナログ信号の振幅が所定の振幅よりも小さい場合に上記第１の特定パターンになる。上記アナログ／デジタル変換回路では、第１の比較器の出力の時間的変化を監視することにより、適切なタイミングでデジタル信号のデジタル値を補正できる。このように、アナログ／デジタル変換回路が波形等化機能を有することにより、アナログ／デジタル変換回路の前段および後段に波形等化回路を設けなくても良くなるので、アナログ／デジタル変換回路を搭載する装置の回路規模を縮小することができるとともに消費電力を低減することができる。【０００８】
好ましくは、上記パターン検出回路は、上記第１の比較器の出力の時間的変化が上記第１の特定パターンに一致することを検出する第１の検出部と、上記複数の比較器のうち上記第１の比較器の基準電圧よりも低い基準電圧に対応する第２の比較器の出力の時間的変化が予め設定された第２の特定パターンに一致することを検出する第２の検出部とを含み、上記第１の比較器の出力の時間的変化は、上記アナログ信号の振幅の最大ピークが上記所定の振幅の最大ピークよりも低い場合に上記第１のパターンになり、上記第２の比較器の出力の時間的変化は、上記アナログ信号の振幅の最小ピークが上記所定の振幅の最小ピークよりも高い場合に上記第２の特定パターンになり、上記制御回路は、上記第１の検出部による検出に応答して上記デジタル値を増加させ、上記第２の検出部による検出に応答して上記デジタル値を減少させる。上記アナログ／デジタル変換回路では、第１および第２の比較器のそれぞれの時間的変化を監視することにより、デジタル信号の波形を所定の波形になるように適切なタイミングでデジタル信号のデジタル値を増加および減少させることができる。
【発明の効果】
【０００９】
以上のように、アナログ／デジタル変換回路を搭載する装置の回路規模を縮小できるとともに消費電力を低減できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施形態１によるアナログ／デジタル変換回路の構成例を示す図である。
【図２】図２は、図１に示したエンコーダの変換テーブルの一例を示す図である。
【図３】図３は、図１に示したアナログ／デジタル変換回路を備える光ディスク再生装置の構成例を示す図である。
【図４】図４は、図１に示したアナログ／デジタル変換回路による動作について説明するためのタイミングチャートである。
【図５】図５Ａ，図５Ｂは、図１に示した制御回路の変形例について説明するための図である。
【図６】図６は、実施形態２によるアナログ／デジタル変換回路の構成例を示す図である。
【図７】図７は、図６に示したアナログ／デジタル変換回路による動作について説明するためのタイミングチャートである。
【図８】図８は、実施形態３によるアナログ／デジタル変換回路の構成例を示す図である。
【図９】図９は、図８に示したオフセット検出回路の内部構成例を示す図である。
【図１０】図１０は、図８に示したアナログ／デジタル変換回路による動作について説明するためのタイミングチャートである。
【図１１】図１１は、アナログ信号の信号成分について説明するための図である。
【図１２】図１２は、パターン検出回路の変形例について説明するための図である。
【図１３】図１３は、図１に示したアナログ／デジタル変換回路を備える受信装置の構成例を示す図である。
【符号の説明】
【００１１】
１１，２１，３１    アナログ／デジタル変換回路
１０１    基準電圧生成回路
ＣＭＰ１，ＣＭＰ２，…，ＣＭＰ７    比較器
１０２    エンコーダ
１０３    パターン検出回路
１０３ｄ，１０３ｕ，５０３ｄ，５０３ｕ    検出部
１０４、１０４ａ，１０４ｂ    制御回路
１１１ｄ，１１１ｕ    係数出力部
１１２    加算器
１１３    乗算器
２０４    制御回路
２１１    保持回路
２１２    演算回路
３００    オフセット検出回路
３０１，３０２，…，３０７    検出部
３１０    判定部
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。【００１３】
（実施形態１）
図１は、この発明の実施形態１によるアナログ／デジタル変換回路の構成例を示す。このアナログ／デジタル変換回路１１は、アナログ信号Ｓｉｎをデジタル信号Ｄｏｕｔに変換するアナログ／デジタル変換機能と、デジタル信号Ｄｏｕｔの波形を所定の波形に補正する波形等化機能とを有する。アナログ／デジタル変換回路１１は、基準電圧生成回路１０１と、ｎ個（ｎは、２以上の整数であり、ここではｎ＝７）の比較器ＣＭＰ１，ＣＭＰ２，…，ＣＭＰ７と、エンコーダ１０２と、パターン検出回路１０３と、制御回路１０４とを備える。【００１４】
基準電圧生成回路１０１は、電圧レベルがそれぞれ異なるｎ個の基準電圧Ｖ１，Ｖ２，…，Ｖ７を生成する。例えば、基準電圧生成回路１０１は、電源電圧ＶＤＤが供給される電源ノードと接地電圧ＧＮＤが供給される接地ノードとの間に接続されたラダー抵抗によって構成される。比較器ＣＭＰ１，ＣＭＰ２，…，ＣＭＰ７は、それぞれ、基準電圧Ｖ１，Ｖ２，…，Ｖ７に対応し、自己に対応する基準電圧とアナログ信号Ｓｉｎの信号レベルとを比較し、比較の結果を比較信号Ｓ１，Ｓ２，…，Ｓ７として出力する。エンコーダ１０２は、クロック信号ＣＬＫに同期して比較信号Ｓ１，Ｓ２，…，Ｓ７のそれぞれの信号レベルによって示される入力パターンに対応するデジタル値を順次出力することにより、アナログ信号Ｓｉｎに対応するｎ階調（ここでは、８階調）のデジタル信号Ｄｅを生成する。例えば、エンコーダ１０２は、図２のような変換テーブルに基づいて入力パターンに対応するデジタル値をデジタル信号Ｄｅとして出力する。【００１５】
ここで、アナログ信号Ｓｉｎについて説明する。アナログ信号Ｓｉｎは、周波数が高くなるほど振幅が小さくなるという振幅特性を有する。そのため、アナログ／デジタル変換回路１１は、アナログ信号Ｓｉｎの振幅が所定の振幅（例えば、後段の回路において判別できる程度の振幅）よりも小さい場合に、波形等化処理を実行する。なお、ここでは、図４のように、アナログ信号Ｓｉｎの振幅の最小ピークが基準電圧Ｖ２よりも高く最大ピークが基準電圧Ｖ５よりも低い状態、すなわち、アナログ信号Ｓｉｎの振幅が基準電圧Ｖ２とＶ５との電位差よりも小さい状態（小振幅状態）を波形等化処理の対象とする。また、アナログ信号Ｓｉｎが小振幅状態である場合、比較信号Ｓ３の時間的変化は「１０１」というパターンになり、比較信号Ｓ４の時間的変化は「０１０」というパターンになる。【００１６】
図１に戻って、パターン検出回路１０３は、アナログ信号Ｓｉｎが小振幅状態である場合に特定の比較信号の時間的変化が特定パターンを示すことを利用して、波形等化処理の要否を判定する。ここでは、パターン検出回路１０３は、検出部１０３ｄ，１０３ｕを含む。検出部１０３ｄは、比較信号Ｓ３の時間的変化が「１０１」という特定パターンに一致することを検出すると検出信号Ｓｄを出力する。例えば、検出部１０３ｄは、比較信号Ｓ３の時間的変化を時系列データに変換するための縦続接続された２つの遅延回路と、時系列データ（すなわち、比較信号Ｓ３，１段目の遅延回路の出力，２段目の遅延回路の出力）が特定パターン「１０１」を示す場合に検出信号Ｓｄを「１」に設定するための論理回路（１つのインバータと１つのＡＮＤ回路）とによって構成される。検出部１０３ｕは、比較信号Ｓ４の時間的変化が「０１０」という特定パターンに一致することを検出すると検出信号Ｓｕを出力する。例えば、検出部１０３ｕは、２つの遅延回路，２つのインバータ，１つのＡＮＤ回路によって構成される。【００１７】
制御回路１０４は、デジタル信号Ｄｅの波形が所定の波形になるように、検出信号Ｓｄ，Ｓｕの出力に応答してデジタル信号Ｄｅのデジタル値を補正し、補正後のデジタル信号Ｄｅをデジタル信号Ｄｏｕｔとして出力する。制御回路１０４は、係数出力部１１１ｄ，１１１ｕと、加算器１１２と、乗算器１１３とを含む。係数出力部１１１ｄは、検出信号Ｓｄが出力された場合に補正係数Ｄｄを出力する。係数出力部１１１ｕは、検出信号Ｓｄが出力された場合に補正係数Ｄｕを出力する。補正係数Ｄｄは、デジタル信号Ｄｅのデジタル値の減少度合いを示す係数であり、補正係数Ｄｕは、デジタル信号Ｄｅの増加度合いを示す係数である。また、補正係数Ｄｄ，Ｄｕは、外部制御ＣＴＲＬにより設定可能である。乗算器１１３は、加算器１１２を介して供給された補正係数Ｄｄ，Ｄｕをデジタル信号Ｄｅのデジタル値に乗算する。これにより、デジタル信号Ｄｅのデジタル値は、所定の波形に対応するデジタル値に補正される。【００１８】
〔光ディスク再生装置〕
図３のように、図１に示したアナログ／デジタル変換回路１１は、光ディスク再生装置に適用可能である。図３に示した光ディスク再生装置は、光ディスク１０（例えば、ＣＤ，ＤＶＤ，Blu-rayなど）に記録された情報を再生するものであり、アナログ／デジタル変換回路１１の他に、再生回路１２と、ローパスフィルタ１３と、ＰＬＬ１４と、最尤復号回路１５とを備える。再生回路１２は、光ディスク１０に記録された情報をアナログ信号として再生する。ローパスフィルタ１３は、再生回路１２によって再生されたアナログ信号のうち低周波数成分のみを通過させる。アナログ／デジタル変換回路１１は、ローパスフィルタ１３を通過したアナログ信号Ｓｉｎを所定の波形を有するデジタル信号Ｄｏｕｔ（例えば、ＰＲ特性を有するデジタル信号）に変換する。ＰＬＬ１４は、アナログ／デジタル変換回路１１からのデジタル信号Ｄｏｕｔに基づいて、アナログ信号Ｓｉｎに同期したクロック信号ＣＬＫ（チャネルクロック）を生成する。最尤復号回路は、デジタル信号Ｄｏｕｔを最尤復号する。【００１９】
光ディスク１０に情報（データビット列）を記録する際、その情報は所定のランレングス制限規則を満たすように変調信号に変換され、その変調信号に基づいて光ディスク上に記録マークが書き込まれる。また、ランレングス長が短いほど、そのランレングスに対応する信号成分の周波数が高くなるとともに振幅が小さくなる。例えば、Blu-rayディスクの場合は、最小ランレングス（最小反転間隔）および最大ランレングス（最大反転間隔）がそれぞれ２Ｔ（Ｔはチャネル時間）および８Ｔになるように変調信号のランレングスが制限される。また、Blu-rayディスクから再生された再生信号のうち、２Ｔ信号成分（最小ランレングスに対応する信号成分）の振幅は、８Ｔ信号成分（最大ランレングスに対応する信号成分）の振幅よりも非常に小さくなる。【００２０】
〔動作〕
次に、図４を参照しつつ、図３に示したアナログ／デジタル変換回路１１の動作について説明する。ここでは、光ディスク１０は、Blu-rayディスクであるものとする。すなわち、最小ランレングスを“２Ｔ”とし、アナログ信号Ｓｉｎの２Ｔ信号成分を波形等化処理の対象とする。また、補正係数Ｄｄ，Ｄｕは、それぞれ、「０．５」「１．２５」であるものとする。【００２１】
比較信号Ｓ４の時間的変化が特定パターン「０１０」になると、検出信号Ｓｕが「０」から「１」になる。これにより、デジタル信号Ｄｅのデジタル値「４」に「１．２５」を示す補正係数Ｄｕが乗算され、その結果、デジタル信号Ｄｏｕｔのデジタル値は「５」になる。このように、適切なタイミングでデジタル信号Ｄｅのデジタル値を増加させることができる。【００２２】
比較信号Ｓ３の時間的変化が特定パターン「１０１」になると、検出信号Ｓｄが「０」から「１」になる。これにより、デジタル信号Ｄｅのデジタル値「２」に「０．５」を示す補正係数Ｄｄが乗算され。その結果、デジタル信号Ｄｏｕｔのデジタル値は「１」になる。このように、適切なタイミングでデジタル信号Ｄｅのデジタル値を減少させることができる。【００２３】
比較信号Ｓ３，Ｓ４の時間的変化がいずれも特定パターンになっていない期間では、デジタル信号Ｄｅのデジタル値は補正されずにデジタル信号Ｄｏｕｔとして出力される。すなわち、波形等化処理は実行されない。【００２４】
以上のように、比較信号Ｓ３，Ｓ４のそれぞれの時間的変化を監視することにより、適切なタイミングでデジタル信号Ｄｅのデジタル値を補正でき、デジタル信号Ｄｅの波形を所定の波形にすることができる。このように、アナログ／デジタル変換回路１１が波形等化機能を有するので、アナログ／デジタル変換回路の前段および後段に波形等化回路を設けなくても良くなる。また、パターン検出回路１０３および制御回路１０４は従来の波形等化回路よりも小規模であるので、アナログ／デジタル変換回路１１を搭載する装置（例えば、光ディスク再生装置）の回路規模を縮小することができるとともに消費電力を低減することができる。【００２５】
さらに、外部制御ＣＴＲＬによって補正係数Ｄｄ，Ｄｕをそれぞれ設定できるので、デジタル信号Ｄｅのデジタル値の補正量を調整することができる。【００２６】
（制御回路の変形例）
制御回路１０４は、乗算器１１３に代えて加算器を含んでいても良い。また、図５Ａに示した制御回路１０４ａのように、加算器１１２を通過した補正係数Ｄｄ，Ｄｕに対して外部制御によって設定可能な設定値ＳＥＴを乗算する乗算器１２１を設けても良い。さらに、図５Ｂに示した制御回路１０４ｂのように、補正係数とデジタル信号Ｄｅのデジタル値との加算および乗算をそれぞれ実行する加算器１１３ａおよび乗算器１１３ｂを設けるとともに、外部制御ＣＴＲＬにより加算器１１３ａおよび乗算器１１３ｂのそれぞれの出力を切替可能なセレクタ１１３ｃを設けても良い。図５Ａ，図５Ｂのいずれの場合も、外部制御によりデジタル信号Ｄｅのデジタル値の補正量を調整することができる。なお、デジタル信号Ｄｅのデジタル値に加算または乗算される補正係数は固定値であっても良い。すなわち、デジタル信号Ｄｅのデジタル値の補正量は固定値であっても良い。【００２７】
（実施形態２）
図６は、この発明の実施形態２によるアナログ／デジタル変換回路２１の構成例を示す。このアナログ／デジタル変換回路２１は、図１に示した制御回路１０４に代えて制御回路２０４を備える。【００２８】
制御回路２０４は、検出信号Ｓｄ、Ｓｕに応答してエンコーダ１０２に与えられる比較信号Ｓ１，Ｓ２，…，Ｓ７を操作することにより、エンコーダ１０２によって生成されるデジタル信号Ｄｏｕｔのデジタル値を変化させる。制御回路２０４は、保持回路２１１と、演算回路２１２とを含む。保持回路２１１は、クロック信号ＣＬＫに同期して比較信号Ｓ１，Ｓ２，…，Ｓ７を保持し、出力信号ＳＳ１，ＳＳ２，…，ＳＳ７として出力する。演算回路２１２は、検出信号Ｓｄ，Ｓｕに応答して保持回路２１１からの出力信号ＳＳ１，ＳＳ２，…，ＳＳ７の一部を強制的に「１」または「０」に設定する。ここでは、演算回路２１２は、検出信号Ｓｄが「１」である場合に出力信号ＳＳ２を強制的に「０」に設定し、検出信号Ｓｕが「１」である場合に出力信号ＳＳ５を強制的に「１」に設定する。例えば、演算回路２１２は、出力信号ＳＳ２および検出信号Ｓｄを演算して出力信号ＴＴ２を出力する論理回路ＬＥ２と、出力信号ＳＳ５および検出信号Ｓｕを演算して出力信号ＴＴ５を出力する論理回路ＬＥ５（ＯＲ回路）とによって構成される。【００２９】
エンコーダ１０２は、制御回路２０４からの出力信号ＳＳ１，ＴＴ２，ＳＳ３，ＳＳ４，ＴＴ５，ＳＳ６，ＳＳ７のそれぞれの信号レベルによって示される入力パターンに対応するデジタル値をデジタル信号Ｄｏｕｔとして順次出力する。【００３０】
〔動作〕
次に、図７を参照しつつ、図６に示したアナログ／デジタル変換回路２１の動作について説明する。なお、比較器ＣＭＰ１，ＣＭＰ２，…，ＣＭＰ７，パターン検出回路１０３による処理は、図４と同様である。【００３１】
比較信号Ｓ４の時間的変化が特定パターン「０１０」になると、検出信号Ｓｕが「０」から「１」になるので、出力信号ＳＳ５が「０」であっても出力信号ＴＴ５は「１」に強制的に設定される。これにより、エンコーダ１０２は、デジタル値「４」ではなくデジタル値「５」をデジタル信号Ｄｏｕｔとして出力する。このように、適切なタイミングでデジタル信号Ｄｅのデジタル値を増加させることができる。【００３２】
比較信号Ｓ３の時間的変化が特定パターン「１０１」になると、検出信号Ｓｄが「０」から「１」になるので、出力信号ＳＳ２が「１」であっても出力信号ＴＴ２は「０」に強制的に設定される。これにより、エンコーダ１０２は、デジタル値「３」ではなくデジタル値「２」をデジタル信号Ｄｏｕｔとして出力する。このように、適切なタイミングでデジタル信号Ｄｅのデジタル値を減少させることができる。【００３３】
比較信号Ｓ３，Ｓ４の時間的変化がいずれも特定パターンになっていない期間では、検出信号Ｓｄ，Ｓｕのいずれも「０」であるので、出力信号ＳＳ２，ＳＳ５が出力信号ＴＴ２，ＴＴ５としてそのまま出力される。【００３４】
以上のように、エンコーダ１０２に与えられる比較信号（出力信号ＳＳ１，ＴＴ２，ＳＳ３，ＳＳ４，ＴＴ５，ＳＳ６，ＳＳ７）を適切なタイミングで補正することにより、デジタル信号Ｄｅの波形を所定の波形にすることができる。【００３５】
（実施形態３）
図８は、この発明の実施形態３によるアナログ／デジタル変換回路３１の構成例を示す。このアナログ／デジタル変換回路３１は、図１に示した構成に加えて、オフセット検出回路３００を備え、ＤＣオフセットに関するオフセット情報Ｓｄｅｔを外部に通知する。【００３６】
図９は、図８に示したオフセット検出回路３００の構成例を示す。オフセット検出回路３００は、ｎ個（ここでは、ｎ＝７）の検出部３０１，３０２，…，３０７と、判定部３１０とを含む。検出部３０１，３０２，…，３０７は、それぞれ、図１に示した検出部１０３ｕと同様の構成であり、比較信号Ｓ１，Ｓ２，…，Ｓ７の時間的変化が特定パターン「０１０」に一致することを検出すると検出信号１ｕ，２ｕ，…，７ｕを出力する。判定部３１０は、検出信号１ｕ，２ｕ，…，７ｕの出力状態に基づいて検出部３０１，３０２，…，３０７のうち特定パターン「０１０」を検出した検出部を特定し、比較器ＣＭＰ１，ＣＭＰ２，…、ＣＭＰ７のうちその特定した検出部に対応する比較器がいずれであるのかを示すオフセット情報Ｓｄｅｔを外部に出力する。【００３７】
〔動作〕
次に、図１０を参照しつつ、図８に示したアナログ／デジタル変換回路３１によるオフセット検出処理について説明する。なお、アナログ／デジタル変換回路３１による基本的な動作（アナログ／デジタル変換処理、波形等化処理）は、図４と同様である。【００３８】
ＤＣオフセットが発生していない場合（図１０中の波線の波形）、アナログ信号Ｓｉｎの信号レベルは、“（Ｖ３＋Ｖ４）／２”を中央レベルとして変動する。この場合、比較信号Ｓ４の時間的変化が特定パターン「０１０」になる。【００３９】
一方、ＤＣオフセットによりアナログ信号Ｓｉｎの中央レベルが本来の中央レベルである“（Ｖ３＋Ｖ４）／２”から“（Ｖ５＋Ｖ６）／２”にずれている場合（図１０中の実線の波形）、比較信号Ｓ４ではなく比較信号Ｓ６の時間的変化が特定パターン「０１０」になり、検出部３０６は検出信号６ｕを出力する。判定部３１０は、検出信号６ｕに応答して「比較器ＣＭＰ６（検出部３０６に対応する比較器）」を示すオフセット情報Ｓｄｅｔを外部に出力する。このオフセット情報Ｄｄｅｔを参照すれば、出力の時間的変化が特定パターンに一致する比較器を知ることができる。そして、オフセット情報Ｄｄｅｔに示された比較器（比較器ＣＭＰ６）とＤＣオフセットが発生していない場合に出力の時間的変化が特定パターンに一致する比較器（比較器ＣＭＰ４）とのそれぞれに対応する基準電圧（基準電圧Ｖ４，Ｖ６）の差を求めることにより、ＤＣオフセット量を把握することができる。【００４０】
以上のように、オフセット情報Ｓｄｅｔに基づいてＤＣオフセット量を求めることができる。なお、検出部３０１，３０２，…，３０３のそれぞれが、特定パターン「０１０」に代えて特定パターン「１０１」との一致を検出しても良い。また、オフセット検出回路３００は、図６に示したアナログ／デジタル変換回路２１にも適用可能である。【００４１】
（その他の実施形態）
以上の各実施形態では、アナログ信号Ｓｉｎのうち２Ｔ信号成分を波形等化処理の対象として説明したが、他の信号成分を波形等化処理の対象としても良い。例えば、ＤＶＤの場合、最小ランレングスおよび最大ランレングスがそれぞれ３Ｔおよび１１Ｔになるように変調信号のランレングスが制限され、図１１のように、アナログ信号Ｓｉｎ（再生信号）のうち３Ｔ信号成分が最小振幅になる。また、アナログ信号Ｓｉｎが小振幅状態である期間では、比較信号Ｓ３，Ｓ４の時間的変化は、それぞれ、「１００１」「０１１０」という特定パターンになる。この場合、図１２のようなパターン検出回路１０３ａを用いることにより、検出部５０３ｄにおいて比較信号Ｓ３の時間的変化と特定パターン「１００１」との一致を検出でき、検出部５０３ｕにおいて比較信号Ｓ４の時間的変化と特定パターン「０１１０」との一致を検出できる。このように、アナログ信号Ｓｉｎの振幅特性と比較信号Ｓ１，Ｓ２，…，Ｓ７の時間的変化との関係に応じてパターン検出回路１０３を適宜設計すれば良い。【００４２】
また、図１３のように、各実施形態のアナログ／デジタル変換回路は、受信装置にも適用可能である。図１３に示した受信装置は、図１に示したアナログ／デジタル変換回路１１の他に、受信回路６１と、ＰＬＬ６２と、検波回路６３とを備える。受信回路６１は、外部からのアナログ信号を受信する。アナログ／デジタル変換回路１１は、受信回路６１からのアナログ信号Ｓｉｎをデジタル信号Ｄｏｕｔに変換する。ＰＬＬ６２は、アナログ／デジタル変換回路１１からのデジタル信号Ｄｏｕｔに基づいて、アナログ信号Ｓｉｎに同期したクロック信号ＣＬＫを生成する。検波回路６３は、デジタル信号Ｄｏｕｔから所望のデータを検波する。このように受信装置に各実施形態のアナログ／デジタル変換回路を適用させることにより、信号処理装置の回路規模の削減および消費電力の低減を実現できる。
【産業上の利用可能性】
【００４３】
以上のように、上述のアナログ/デジタル変換器は、アナログ／デジタル変換処理だけでなく波形等化処理も実行可能であるので、光ディスク再生装置や受信装置などの信号処理装置に有用である。
【図１】
2009157111.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成21年5月21日(2009.5.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するアナログ／デジタル変換回路およびそれを備える信号処理装置に関し、さらに詳しくは、アナログ／デジタル変換回路における波形等化技術に関する。
【背景技術】
【０００２】
従来、小振幅の信号を精度良く処理するために、波形等化回路や誤り訂正回路などが用いられている。光ディスク分野では、データの読み出し精度を向上させるために、ＰＲＭＬ（Partial Response Maximum Likelihood）リードチャネル技術が一般的に用いられている。この技術では、トランスバーサルフィルタなどのデジタル波形等化回路を用いてデジタル信号の波形を所定の波形にする波形等化処理と、波形等化処理後のデジタル信号に対して最尤復号方式を用いて誤り訂正をする最尤復号処理とが行われる。例えば、特許文献１では、特定の周波数帯域の振幅を増幅可能なアナログフィルタは、光ディスクから再生された再生信号（アナログ信号）の波形を補正し、アナログ／デジタル変換回路は、補正後の再生信号をデジタル信号に変換し、トランスバーサルフィルタおよび最尤復号器は、それぞれ、波形等化処理および最尤復号処理を行う。このように、特許文献１では、アナログ／デジタル変換回路に供給されるアナログ信号の振幅を補正するためにアナログ波形等化回路が用いられ、デジタル信号に対する波形等化処理のためにトランスバーサルフィルタ（デジタル波形等化回路）が用いられている。
【０００３】
また、特許文献２には、アナログ／デジタル変換回路におけるエラー検出およびエラー補正についての技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−８３１５号公報
【特許文献２】特開昭６３−２３４７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、デジタル波形等化回路には乗算器，加算器，レジスタなどの構成要素が非常に多く含まれているので、デジタル波形等化回路を搭載したシステムの回路規模の縮小および消費電力の低減を実現することが困難であった。アナログ波形等化回路も多くの構成要素を含んでいるので、デジタル波形等化回路と同様の課題の他に素子ばらつきによる性能劣化があった。
【０００６】
また、特許文献２に記載のアナログ／デジタル変換回路は、デジタル信号のエラーを補正するものであるので、アナログ信号の振幅が減衰している場合には所望の波形を有するデジタル信号を出力することができない。そのため、仮に、特許文献２に記載のアナログ／デジタル変換回路を用いたとしても上述のような波形等化回路が必要になるので、上述の課題が生じてしまう。
【０００７】
そこで、この発明は、波形等化機能を有するアナログ／デジタル変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の１つの局面に従うと、アナログ／デジタル変換回路は、電圧レベルがそれぞれ異なる複数の基準電圧にそれぞれ対応し、それぞれが自己に対応する基準電圧とアナログ信号の信号レベルとを比較する複数の比較器と、上記複数の比較器の出力に基づいて上記アナログ信号に対応するデジタル信号を生成するエンコーダと、上記複数の比較器のうち第１の比較器の出力の時間的変化が予め設定された第１の特定パターンに一致することを検出するパターン検出回路と、上記デジタル信号の波形が所定の波形になるように、上記パターン検出回路による検出に応答して上記デジタル信号のデジタル値を補正する制御回路とを備え、上記第１の比較器の出力の時間的変化は、上記アナログ信号の振幅が所定の振幅よりも小さい場合に上記第１の特定パターンになる。上記アナログ／デジタル変換回路では、第１の比較器の出力の時間的変化を監視することにより、適切なタイミングでデジタル信号のデジタル値を補正できる。このように、アナログ／デジタル変換回路が波形等化機能を有することにより、アナログ／デジタル変換回路の前段および後段に波形等化回路を設けなくても良くなるので、アナログ／デジタル変換回路を搭載する装置の回路規模を縮小することができるとともに消費電力を低減することができる。
【０００９】
好ましくは、上記パターン検出回路は、上記第１の比較器の出力の時間的変化が上記第１の特定パターンに一致することを検出する第１の検出部と、上記複数の比較器のうち上記第１の比較器の基準電圧よりも低い基準電圧に対応する第２の比較器の出力の時間的変化が予め設定された第２の特定パターンに一致することを検出する第２の検出部とを含み、上記第１の比較器の出力の時間的変化は、上記アナログ信号の振幅の最大ピークが上記所定の振幅の最大ピークよりも低い場合に上記第１のパターンになり、上記第２の比較器の出力の時間的変化は、上記アナログ信号の振幅の最小ピークが上記所定の振幅の最小ピークよりも高い場合に上記第２の特定パターンになり、上記制御回路は、上記第１の検出部による検出に応答して上記デジタル値を増加させ、上記第２の検出部による検出に応答して上記デジタル値を減少させる。上記アナログ／デジタル変換回路では、第１および第２の比較器のそれぞれの時間的変化を監視することにより、デジタル信号の波形を所定の波形になるように適切なタイミングでデジタル信号のデジタル値を増加および減少させることができる。
【発明の効果】
【００１０】
以上のように、アナログ／デジタル変換回路を搭載する装置の回路規模を縮小できるとともに消費電力を低減できる。
【図面の簡単な説明】
【００１１】
【図１】実施形態１によるアナログ／デジタル変換回路の構成例を示す図。
【図２】図１に示したエンコーダの変換テーブルの一例を示す図。
【図３】図１に示したアナログ／デジタル変換回路を備える光ディスク再生装置の構成例を示す図。
【図４】図１に示したアナログ／デジタル変換回路による動作について説明するためのタイミングチャート。
【図５】図１に示した制御回路の変形例について説明するための図。
【図６】実施形態２によるアナログ／デジタル変換回路の構成例を示す図。
【図７】図６に示したアナログ／デジタル変換回路による動作について説明するためのタイミングチャート。
【図８】実施形態３によるアナログ／デジタル変換回路の構成例を示す図。
【図９】図８に示したオフセット検出回路の内部構成例を示す図。
【図１０】図８に示したアナログ／デジタル変換回路による動作について説明するためのタイミングチャート。
【図１１】アナログ信号の信号成分について説明するための図。
【図１２】パターン検出回路の変形例について説明するための図。
【図１３】図１に示したアナログ／デジタル変換回路を備える受信装置の構成例を示す図。
【発明を実施するための形態】
【００１２】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１３】
（実施形態１）
図１は、この発明の実施形態１によるアナログ／デジタル変換回路の構成例を示す。このアナログ／デジタル変換回路１１は、アナログ信号Ｓｉｎをデジタル信号Ｄｏｕｔに変換するアナログ／デジタル変換機能と、デジタル信号Ｄｏｕｔの波形を所定の波形に補正する波形等化機能とを有する。アナログ／デジタル変換回路１１は、基準電圧生成回路１０１と、ｎ個（ｎは、２以上の整数であり、ここではｎ＝７）の比較器ＣＭＰ１，ＣＭＰ２，…，ＣＭＰ７と、エンコーダ１０２と、パターン検出回路１０３と、制御回路１０４とを備える。
【００１４】
基準電圧生成回路１０１は、電圧レベルがそれぞれ異なるｎ個の基準電圧Ｖ１，Ｖ２，…，Ｖ７を生成する。例えば、基準電圧生成回路１０１は、電源電圧ＶＤＤが供給される電源ノードと接地電圧ＧＮＤが供給される接地ノードとの間に接続されたラダー抵抗によって構成される。比較器ＣＭＰ１，ＣＭＰ２，…，ＣＭＰ７は、それぞれ、基準電圧Ｖ１，Ｖ２，…，Ｖ７に対応し、自己に対応する基準電圧とアナログ信号Ｓｉｎの信号レベルとを比較し、比較の結果を比較信号Ｓ１，Ｓ２，…，Ｓ７として出力する。エンコーダ１０２は、クロック信号ＣＬＫに同期して比較信号Ｓ１，Ｓ２，…，Ｓ７のそれぞれの信号レベルによって示される入力パターンに対応するデジタル値を順次出力することにより、アナログ信号Ｓｉｎに対応するｎ階調（ここでは、８階調）のデジタル信号Ｄｅを生成する。例えば、エンコーダ１０２は、図２のような変換テーブルに基づいて入力パターンに対応するデジタル値をデジタル信号Ｄｅとして出力する。
【００１５】
ここで、アナログ信号Ｓｉｎについて説明する。アナログ信号Ｓｉｎは、周波数が高くなるほど振幅が小さくなるという振幅特性を有する。そのため、アナログ／デジタル変換回路１１は、アナログ信号Ｓｉｎの振幅が所定の振幅（例えば、後段の回路において判別できる程度の振幅）よりも小さい場合に、波形等化処理を実行する。なお、ここでは、図４のように、アナログ信号Ｓｉｎの振幅の最小ピークが基準電圧Ｖ２よりも高く最大ピークが基準電圧Ｖ５よりも低い状態、すなわち、アナログ信号Ｓｉｎの振幅が基準電圧Ｖ２とＶ５との電位差よりも小さい状態（小振幅状態）を波形等化処理の対象とする。また、アナログ信号Ｓｉｎが小振幅状態である場合、比較信号Ｓ３の時間的変化は「１０１」というパターンになり、比較信号Ｓ４の時間的変化は「０１０」というパターンになる。
【００１６】
図１に戻って、パターン検出回路１０３は、アナログ信号Ｓｉｎが小振幅状態である場合に特定の比較信号の時間的変化が特定パターンを示すことを利用して、波形等化処理の要否を判定する。ここでは、パターン検出回路１０３は、検出部１０３ｄ，１０３ｕを含む。検出部１０３ｄは、比較信号Ｓ３の時間的変化が「１０１」という特定パターンに一致することを検出すると検出信号Ｓｄを出力する。例えば、検出部１０３ｄは、比較信号Ｓ３の時間的変化を時系列データに変換するための縦続接続された２つの遅延回路と、時系列データ（すなわち、比較信号Ｓ３，１段目の遅延回路の出力，２段目の遅延回路の出力）が特定パターン「１０１」を示す場合に検出信号Ｓｄを「１」に設定するための論理回路（１つのインバータと１つのＡＮＤ回路）とによって構成される。検出部１０３ｕは、比較信号Ｓ４の時間的変化が「０１０」という特定パターンに一致することを検出すると検出信号Ｓｕを出力する。例えば、検出部１０３ｕは、２つの遅延回路，２つのインバータ，１つのＡＮＤ回路によって構成される。
【００１７】
制御回路１０４は、デジタル信号Ｄｅの波形が所定の波形になるように、検出信号Ｓｄ，Ｓｕの出力に応答してデジタル信号Ｄｅのデジタル値を補正し、補正後のデジタル信号Ｄｅをデジタル信号Ｄｏｕｔとして出力する。制御回路１０４は、係数出力部１１１ｄ，１１１ｕと、加算器１１２と、乗算器１１３とを含む。係数出力部１１１ｄは、検出信号Ｓｄが出力された場合に補正係数Ｄｄを出力する。係数出力部１１１ｕは、検出信号Ｓｄが出力された場合に補正係数Ｄｕを出力する。補正係数Ｄｄは、デジタル信号Ｄｅのデジタル値の減少度合いを示す係数であり、補正係数Ｄｕは、デジタル信号Ｄｅの増加度合いを示す係数である。また、補正係数Ｄｄ，Ｄｕは、外部制御ＣＴＲＬにより設定可能である。乗算器１１３は、加算器１１２を介して供給された補正係数Ｄｄ，Ｄｕをデジタル信号Ｄｅのデジタル値に乗算する。これにより、デジタル信号Ｄｅのデジタル値は、所定の波形に対応するデジタル値に補正される。
【００１８】
〔光ディスク再生装置〕
図３のように、図１に示したアナログ／デジタル変換回路１１は、光ディスク再生装置に適用可能である。図３に示した光ディスク再生装置は、光ディスク１０（例えば、ＣＤ，ＤＶＤ，Blu-rayなど）に記録された情報を再生するものであり、アナログ／デジタル変換回路１１の他に、再生回路１２と、ローパスフィルタ１３と、ＰＬＬ１４と、最尤復号回路１５とを備える。再生回路１２は、光ディスク１０に記録された情報をアナログ信号として再生する。ローパスフィルタ１３は、再生回路１２によって再生されたアナログ信号のうち低周波数成分のみを通過させる。アナログ／デジタル変換回路１１は、ローパスフィルタ１３を通過したアナログ信号Ｓｉｎを所定の波形を有するデジタル信号Ｄｏｕｔ（例えば、ＰＲ特性を有するデジタル信号）に変換する。ＰＬＬ１４は、アナログ／デジタル変換回路１１からのデジタル信号Ｄｏｕｔに基づいて、アナログ信号Ｓｉｎに同期したクロック信号ＣＬＫ（チャネルクロック）を生成する。最尤復号回路は、デジタル信号Ｄｏｕｔを最尤復号する。
【００１９】
光ディスク１０に情報（データビット列）を記録する際、その情報は所定のランレングス制限規則を満たすように変調信号に変換され、その変調信号に基づいて光ディスク上に記録マークが書き込まれる。また、ランレングス長が短いほど、そのランレングスに対応する信号成分の周波数が高くなるとともに振幅が小さくなる。例えば、Blu-rayディスクの場合は、最小ランレングス（最小反転間隔）および最大ランレングス（最大反転間隔）がそれぞれ２Ｔ（Ｔはチャネル時間）および８Ｔになるように変調信号のランレングスが制限される。また、Blu-rayディスクから再生された再生信号のうち、２Ｔ信号成分（最小ランレングスに対応する信号成分）の振幅は、８Ｔ信号成分（最大ランレングスに対応する信号成分）の振幅よりも非常に小さくなる。
【００２０】
〔動作〕
次に、図４を参照しつつ、図３に示したアナログ／デジタル変換回路１１の動作について説明する。ここでは、光ディスク１０は、Blu-rayディスクであるものとする。すなわち、最小ランレングスを“２Ｔ”とし、アナログ信号Ｓｉｎの２Ｔ信号成分を波形等化処理の対象とする。また、補正係数Ｄｄ，Ｄｕは、それぞれ、「０．５」「１．２５」であるものとする。
【００２１】
比較信号Ｓ４の時間的変化が特定パターン「０１０」になると、検出信号Ｓｕが「０」から「１」になる。これにより、デジタル信号Ｄｅのデジタル値「４」に「１．２５」を示す補正係数Ｄｕが乗算され、その結果、デジタル信号Ｄｏｕｔのデジタル値は「５」になる。このように、適切なタイミングでデジタル信号Ｄｅのデジタル値を増加させることができる。
【００２２】
比較信号Ｓ３の時間的変化が特定パターン「１０１」になると、検出信号Ｓｄが「０」から「１」になる。これにより、デジタル信号Ｄｅのデジタル値「２」に「０．５」を示す補正係数Ｄｄが乗算され。その結果、デジタル信号Ｄｏｕｔのデジタル値は「１」になる。このように、適切なタイミングでデジタル信号Ｄｅのデジタル値を減少させることができる。
【００２３】
比較信号Ｓ３，Ｓ４の時間的変化がいずれも特定パターンになっていない期間では、デジタル信号Ｄｅのデジタル値は補正されずにデジタル信号Ｄｏｕｔとして出力される。すなわち、波形等化処理は実行されない。
【００２４】
以上のように、比較信号Ｓ３，Ｓ４のそれぞれの時間的変化を監視することにより、適切なタイミングでデジタル信号Ｄｅのデジタル値を補正でき、デジタル信号Ｄｅの波形を所定の波形にすることができる。このように、アナログ／デジタル変換回路１１が波形等化機能を有するので、アナログ／デジタル変換回路の前段および後段に波形等化回路を設けなくても良くなる。また、パターン検出回路１０３および制御回路１０４は従来の波形等化回路よりも小規模であるので、アナログ／デジタル変換回路１１を搭載する装置（例えば、光ディスク再生装置）の回路規模を縮小することができるとともに消費電力を低減することができる。
【００２５】
さらに、外部制御ＣＴＲＬによって補正係数Ｄｄ，Ｄｕをそれぞれ設定できるので、デジタル信号Ｄｅのデジタル値の補正量を調整することができる。
【００２６】
（制御回路の変形例）
制御回路１０４は、乗算器１１３に代えて加算器を含んでいても良い。また、図５Ａに示した制御回路１０４ａのように、加算器１１２を通過した補正係数Ｄｄ，Ｄｕに対して外部制御によって設定可能な設定値ＳＥＴを乗算する乗算器１２１を設けても良い。さらに、図５Ｂに示した制御回路１０４ｂのように、補正係数とデジタル信号Ｄｅのデジタル値との加算および乗算をそれぞれ実行する加算器１１３ａおよび乗算器１１３ｂを設けるとともに、外部制御ＣＴＲＬにより加算器１１３ａおよび乗算器１１３ｂのそれぞれの出力を切替可能なセレクタ１１３ｃを設けても良い。図５Ａ，図５Ｂのいずれの場合も、外部制御によりデジタル信号Ｄｅのデジタル値の補正量を調整することができる。なお、デジタル信号Ｄｅのデジタル値に加算または乗算される補正係数は固定値であっても良い。すなわち、デジタル信号Ｄｅのデジタル値の補正量は固定値であっても良い。
【００２７】
（実施形態２）
図６は、この発明の実施形態２によるアナログ／デジタル変換回路２１の構成例を示す。このアナログ／デジタル変換回路２１は、図１に示した制御回路１０４に代えて制御回路２０４を備える。
【００２８】
制御回路２０４は、検出信号Ｓｄ、Ｓｕに応答してエンコーダ１０２に与えられる比較信号Ｓ１，Ｓ２，…，Ｓ７を操作することにより、エンコーダ１０２によって生成されるデジタル信号Ｄｏｕｔのデジタル値を変化させる。制御回路２０４は、保持回路２１１と、演算回路２１２とを含む。保持回路２１１は、クロック信号ＣＬＫに同期して比較信号Ｓ１，Ｓ２，…，Ｓ７を保持し、出力信号ＳＳ１，ＳＳ２，…，ＳＳ７として出力する。演算回路２１２は、検出信号Ｓｄ，Ｓｕに応答して保持回路２１１からの出力信号ＳＳ１，ＳＳ２，…，ＳＳ７の一部を強制的に「１」または「０」に設定する。ここでは、演算回路２１２は、検出信号Ｓｄが「１」である場合に出力信号ＳＳ２を強制的に「０」に設定し、検出信号Ｓｕが「１」である場合に出力信号ＳＳ５を強制的に「１」に設定する。例えば、演算回路２１２は、出力信号ＳＳ２および検出信号Ｓｄを演算して出力信号ＴＴ２を出力する論理回路ＬＥ２と、出力信号ＳＳ５および検出信号Ｓｕを演算して出力信号ＴＴ５を出力する論理回路ＬＥ５（ＯＲ回路）とによって構成される。
【００２９】
エンコーダ１０２は、制御回路２０４からの出力信号ＳＳ１，ＴＴ２，ＳＳ３，ＳＳ４，ＴＴ５，ＳＳ６，ＳＳ７のそれぞれの信号レベルによって示される入力パターンに対応するデジタル値をデジタル信号Ｄｏｕｔとして順次出力する。
【００３０】
〔動作〕
次に、図７を参照しつつ、図６に示したアナログ／デジタル変換回路２１の動作について説明する。なお、比較器ＣＭＰ１，ＣＭＰ２，…，ＣＭＰ７，パターン検出回路１０３による処理は、図４と同様である。
【００３１】
比較信号Ｓ４の時間的変化が特定パターン「０１０」になると、検出信号Ｓｕが「０」から「１」になるので、出力信号ＳＳ５が「０」であっても出力信号ＴＴ５は「１」に強制的に設定される。これにより、エンコーダ１０２は、デジタル値「４」ではなくデジタル値「５」をデジタル信号Ｄｏｕｔとして出力する。このように、適切なタイミングでデジタル信号Ｄｅのデジタル値を増加させることができる。
【００３２】
比較信号Ｓ３の時間的変化が特定パターン「１０１」になると、検出信号Ｓｄが「０」から「１」になるので、出力信号ＳＳ２が「１」であっても出力信号ＴＴ２は「０」に強制的に設定される。これにより、エンコーダ１０２は、デジタル値「３」ではなくデジタル値「２」をデジタル信号Ｄｏｕｔとして出力する。このように、適切なタイミングでデジタル信号Ｄｅのデジタル値を減少させることができる。
【００３３】
比較信号Ｓ３，Ｓ４の時間的変化がいずれも特定パターンになっていない期間では、検出信号Ｓｄ，Ｓｕのいずれも「０」であるので、出力信号ＳＳ２，ＳＳ５が出力信号ＴＴ２，ＴＴ５としてそのまま出力される。
【００３４】
以上のように、エンコーダ１０２に与えられる比較信号（出力信号ＳＳ１，ＴＴ２，ＳＳ３，ＳＳ４，ＴＴ５，ＳＳ６，ＳＳ７）を適切なタイミングで補正することにより、デジタル信号Ｄｅの波形を所定の波形にすることができる。
【００３５】
（実施形態３）
図８は、この発明の実施形態３によるアナログ／デジタル変換回路３１の構成例を示す。このアナログ／デジタル変換回路３１は、図１に示した構成に加えて、オフセット検出回路３００を備え、ＤＣオフセットに関するオフセット情報Ｓｄｅｔを外部に通知する。
【００３６】
図９は、図８に示したオフセット検出回路３００の構成例を示す。オフセット検出回路３００は、ｎ個（ここでは、ｎ＝７）の検出部３０１，３０２，…，３０７と、判定部３１０とを含む。検出部３０１，３０２，…，３０７は、それぞれ、図１に示した検出部１０３ｕと同様の構成であり、比較信号Ｓ１，Ｓ２，…，Ｓ７の時間的変化が特定パターン「０１０」に一致することを検出すると検出信号１ｕ，２ｕ，…，７ｕを出力する。判定部３１０は、検出信号１ｕ，２ｕ，…，７ｕの出力状態に基づいて検出部３０１，３０２，…，３０７のうち特定パターン「０１０」を検出した検出部を特定し、比較器ＣＭＰ１，ＣＭＰ２，…、ＣＭＰ７のうちその特定した検出部に対応する比較器がいずれであるのかを示すオフセット情報Ｓｄｅｔを外部に出力する。
【００３７】
〔動作〕
次に、図１０を参照しつつ、図８に示したアナログ／デジタル変換回路３１によるオフセット検出処理について説明する。なお、アナログ／デジタル変換回路３１による基本的な動作（アナログ／デジタル変換処理、波形等化処理）は、図４と同様である。
【００３８】
ＤＣオフセットが発生していない場合（図１０中の波線の波形）、アナログ信号Ｓｉｎの信号レベルは、“（Ｖ３＋Ｖ４）／２”を中央レベルとして変動する。この場合、比較信号Ｓ４の時間的変化が特定パターン「０１０」になる。
【００３９】
一方、ＤＣオフセットによりアナログ信号Ｓｉｎの中央レベルが本来の中央レベルである“（Ｖ３＋Ｖ４）／２”から“（Ｖ５＋Ｖ６）／２”にずれている場合（図１０中の実線の波形）、比較信号Ｓ４ではなく比較信号Ｓ６の時間的変化が特定パターン「０１０」になり、検出部３０６は検出信号６ｕを出力する。判定部３１０は、検出信号６ｕに応答して「比較器ＣＭＰ６（検出部３０６に対応する比較器）」を示すオフセット情報Ｓｄｅｔを外部に出力する。このオフセット情報Ｄｄｅｔを参照すれば、出力の時間的変化が特定パターンに一致する比較器を知ることができる。そして、オフセット情報Ｄｄｅｔに示された比較器（比較器ＣＭＰ６）とＤＣオフセットが発生していない場合に出力の時間的変化が特定パターンに一致する比較器（比較器ＣＭＰ４）とのそれぞれに対応する基準電圧（基準電圧Ｖ４，Ｖ６）の差を求めることにより、ＤＣオフセット量を把握することができる。
【００４０】
以上のように、オフセット情報Ｓｄｅｔに基づいてＤＣオフセット量を求めることができる。なお、検出部３０１，３０２，…，３０３のそれぞれが、特定パターン「０１０」に代えて特定パターン「１０１」との一致を検出しても良い。また、オフセット検出回路３００は、図６に示したアナログ／デジタル変換回路２１にも適用可能である。
【００４１】
（その他の実施形態）
以上の各実施形態では、アナログ信号Ｓｉｎのうち２Ｔ信号成分を波形等化処理の対象として説明したが、他の信号成分を波形等化処理の対象としても良い。例えば、ＤＶＤの場合、最小ランレングスおよび最大ランレングスがそれぞれ３Ｔおよび１１Ｔになるように変調信号のランレングスが制限され、図１１のように、アナログ信号Ｓｉｎ（再生信号）のうち３Ｔ信号成分が最小振幅になる。また、アナログ信号Ｓｉｎが小振幅状態である期間では、比較信号Ｓ３，Ｓ４の時間的変化は、それぞれ、「１００１」「０１１０」という特定パターンになる。この場合、図１２のようなパターン検出回路１０３ａを用いることにより、検出部５０３ｄにおいて比較信号Ｓ３の時間的変化と特定パターン「１００１」との一致を検出でき、検出部５０３ｕにおいて比較信号Ｓ４の時間的変化と特定パターン「０１１０」との一致を検出できる。このように、アナログ信号Ｓｉｎの振幅特性と比較信号Ｓ１，Ｓ２，…，Ｓ７の時間的変化との関係に応じてパターン検出回路１０３を適宜設計すれば良い。
【００４２】
また、図１３のように、各実施形態のアナログ／デジタル変換回路は、受信装置にも適用可能である。図１３に示した受信装置は、図１に示したアナログ／デジタル変換回路１１の他に、受信回路６１と、ＰＬＬ６２と、検波回路６３とを備える。受信回路６１は、外部からのアナログ信号を受信する。アナログ／デジタル変換回路１１は、受信回路６１からのアナログ信号Ｓｉｎをデジタル信号Ｄｏｕｔに変換する。ＰＬＬ６２は、アナログ／デジタル変換回路１１からのデジタル信号Ｄｏｕｔに基づいて、アナログ信号Ｓｉｎに同期したクロック信号ＣＬＫを生成する。検波回路６３は、デジタル信号Ｄｏｕｔから所望のデータを検波する。このように受信装置に各実施形態のアナログ／デジタル変換回路を適用させることにより、信号処理装置の回路規模の削減および消費電力の低減を実現できる。
【産業上の利用可能性】
【００４３】
以上のように、上述のアナログ/デジタル変換器は、アナログ／デジタル変換処理だけでなく波形等化処理も実行可能であるので、光ディスク再生装置や受信装置などの信号処理装置に有用である。
【符号の説明】
【００４４】
１１，２１，３１    アナログ／デジタル変換回路
１０１    基準電圧生成回路
ＣＭＰ１，ＣＭＰ２，…，ＣＭＰ７    比較器
１０２    エンコーダ
１０３    パターン検出回路
１０３ｄ，１０３ｕ，５０３ｄ，５０３ｕ    検出部
１０４、１０４ａ，１０４ｂ    制御回路
１１１ｄ，１１１ｕ    係数出力部
１１２    加算器
１１３    乗算器
２０４    制御回路
２１１    保持回路
２１２    演算回路
３００    オフセット検出回路
３０１，３０２，…，３０７    検出部
３１０    判定部
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧レベルがそれぞれ異なる複数の基準電圧にそれぞれ対応し、それぞれが自己に対応する基準電圧とアナログ信号の信号レベルとを比較する複数の比較器と、
前記複数の比較器の出力に基づいて前記アナログ信号に対応するデジタル信号を生成するエンコーダと、
前記複数の比較器のうち第１の比較器の出力の時間的変化が予め設定された第１の特定パターンに一致することを検出するパターン検出回路と、
前記デジタル信号の波形が所定の波形になるように、前記パターン検出回路による検出に応答して前記デジタル信号のデジタル値を補正する制御回路とを備え、
前記第１の比較器の出力の時間的変化は、前記アナログ信号の振幅が所定の振幅よりも小さい場合に前記第１の特定パターンになる
ことを特徴とするアナログ／デジタル変換回路。
【請求項２】
請求項１において、
前記パターン検出回路は、
前記第１の比較器の出力の時間的変化が前記第１の特定パターンに一致することを検出する第１の検出部と、
前記複数の比較器のうち前記第１の比較器の基準電圧よりも低い基準電圧に対応する第２の比較器の出力の時間的変化が予め設定された第２の特定パターンに一致することを検出する第２の検出部とを含み、
前記第１の比較器の出力の時間的変化は、前記アナログ信号の振幅の最大ピークが前記所定の振幅の最大ピークよりも低い場合に前記第１のパターンになり、
前記第２の比較器の出力の時間的変化は、前記アナログ信号の振幅の最小ピークが前記所定の振幅の最小ピークよりも高い場合に前記第２の特定パターンになり、
前記制御回路は、前記第１の検出部による検出に応答して前記デジタル値を増加させ、前記第２の検出部による検出に応答して前記デジタル値を減少させる
ことを特徴とするアナログ／デジタル変換回路。
【請求項３】
請求項１または２において、
前記制御回路は、予め設定された補正係数を前記デジタル値に加算または乗算することにより前記デジタル値を補正する
ことを特徴とするアナログ／デジタル変換回路。
【請求項４】
請求項３において、
前記補正係数は可変である
ことを特徴とするアナログ／デジタル変換回路。
【請求項５】
請求項１または請求項２において、
前記制御回路は、前記エンコーダに与えられる前記複数の比較器の出力を操作することにより前記デジタル値を補正する
ことを特徴とするアナログ／デジタル変換回路。
【請求項６】
請求項１において、
前記複数の比較器のうち出力の時間的変化が前記第１の特定パターンと一致する比較器を検出し、検出結果をオフセット情報として出力するオフセット検出回路をさらに備える
ことを特徴とするアナログ／デジタル変換回路。
【請求項７】
光ディスクに記録された情報を再生する装置であって、
再生回路と、
請求項１に記載のアナログ／デジタル変換回路とを備え、
前記再生回路は、前記光ディスクに記録された情報をアナログ信号として再生し、
前記アナログ／デジタル変換回路は、前記再生回路によって再生されたアナログ信号を前記デジタル信号に変換する
ことを特徴とする光ディスク再生装置。
【請求項８】
請求項７において、
前記光ディスクは、ＣＤ，ＤＶＤ，Blu-rayディスクのいずれか１つである
ことを特徴とする光ディスク再生装置。
【請求項９】
外部からのアナログ信号を受信して処理する装置であって、
受信回路と、
請求項１に記載のアナログ／デジタル変換回路とを備え、
前記受信回路は、前記外部からのアナログ信号を受信し、
前記アナログ／デジタル変換回路は、前記受信回路によって受信されたアナログ信号を前記デジタル信号に変換する
ことを特徴とする受信装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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