(57)【要約】  リセット信号やモード信号として使用可能な信号を半導体装置内部で任意のタイミングで生成して半導体装置のパッド数を削減することを課題とする。その解決手段として、半導体装置（１０）において、第１及び第２のパッド（１０１、１０２）には外部電源電圧及び接地電位がそれぞれ与えられる。信号発生回路（１２）は、第１のパッド（１０１）に与えられる電圧が当該半導体装置（１０）の通常動作時に第１のパッド（１０１）に与えられる電圧よりも高い所定の電圧に達したとき、所定の論理レベルの信号を出力する。
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【特許請求の範囲】
【請求項１】
外部電源電圧を受けるための第１のパッドと、接地電位を受けるための第２のパッドとを備えた半導体装置であって、
前記第１のパッドに与えられる電圧が当該半導体装置の通常動作時に前記第１のパッドに与えられる電圧よりも高い所定の電圧に達したとき、所定の論理レベルの信号を出力する信号発生回路を備えた
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記信号発生回路は、
前記第１のパッドを通じて一端に前記外部電源電圧が与えられる抵抗性負荷と、
前記第２のパッドを通じてソース又はエミッタに接地電位が与えられ、ドレイン又はコレクタが前記抵抗性負荷の他端に接続され、前記第１のパッドを通じてゲート又はベースに前記外部電源電圧が与えられ、閾値電圧が前記所定の電圧相当であるトランジスタとを有し、
前記抵抗性負荷と前記トランジスタとの接続点の電圧を前記信号として出力する
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記信号発生回路は、
前記第２のパッドを通じて一端に前記接地電位が与えられる第２の抵抗性負荷と、
前記第１のパッドを通じてソース又はエミッタに前記外部電源電圧が与えられ、ドレイン又はコレクタが前記第２の抵抗性負荷の他端に接続され、ゲート又はベースが前記抵抗性負荷と前記トランジスタとの接続点に接続された第２のトランジスタとを有し、
前記抵抗性負荷と前記トランジスタとの接続点に代えて前記第２の抵抗性負荷と前記第２のトランジスタとの接続点の電圧を前記信号として出力する
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記信号発生回路は、
前記第１のパッドを通じて一端に前記外部電源電圧が与えられる抵抗性負荷と、
前記抵抗性負荷の他端と前記第２のパッドを通じて与えられる前記接地電位との間で直列接続された複数のトランジスタとを有し、
前記抵抗性負荷と前記複数のトランジスタとの接続点の電圧を前記信号として出力するものであり、
前記複数のトランジスタのうち、いずれか一つは、ドレイン又はコレクタが前記抵抗性負荷の他端に接続され、前記第１のパッドを通じてゲート又はベースに前記外部電源電圧が与えられるものであり、その他のものは、ダイオード接続されており、そのうちのいずれか一つは、前記第２のパッドを通じてソース又はエミッタに接地電位が与えられるものである
ことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１のパッドに与えられる電圧が前記所定の電圧よりも高い電圧に達したとき、所定の論理レベルの信号を出力する第２の信号発生回路を備えた
ことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
第２の外部電源電圧を受けるための第３のパッドと、
前記第３のパッドに与えられる電圧が当該半導体装置の通常動作時に前記第３のパッドに与えられる電圧よりも高い所定の電圧に達したとき、所定の論理レベルの信号を出力する第２の信号発生回路を備えた
ことを特徴とする半導体装置。
【請求項７】
請求項１から４のいずれか一つに記載の半導体装置において、
前記信号発生回路から出力される信号の高周波成分を遮断するローパスフィルタを備えた
ことを特徴とする半導体装置。
【請求項８】
請求項１から４のいずれか一つに記載の半導体装置において、
前記信号発生回路から出力される信号を当該半導体装置外部に出力するための第３のパッドを備えた
ことを特徴とする半導体装置。
【請求項９】
請求項１から４のいずれか一つに記載の半導体装置において、
前記信号発生回路から出力される信号に応じて動作モードを切り替える
ことを特徴とする半導体装置。
【請求項１０】
請求項１から４のいずれか一つに記載の半導体装置において、
前記信号発生回路から出力される信号に応じて内部回路をリセットする
ことを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置のリセット方法であって、
前記第１のパッドに前記所定の電圧よりも高い電圧を与えて前記信号発生回路から前記信号を出力させることで内部回路をリセットする
ことを特徴とする半導体装置のリセット方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置のパッド数削減に関するものである。
【背景技術】
【０００２】
一般に、ＬＳＩなどの半導体装置では、リセット信号を与えてリセットしたり、モード信号を与えて通常モードやテストモードなど複数の動作モードを適宜切り替えたりすることができる。これら制御信号は専用のパッドを通じて多数の内部回路に分配される。このため、一般的な半導体装置は、パッドを通じて入力される制御信号を装置の隅々にまで引き回すための大量の配線リソース、及び当該制御信号のファンアウト数を増すための多数のバッファを必要とする。【０００３】
半導体装置のチップサイズは内部律速及びパッド律速によって決まる。内部律速は、内部回路の面積でチップサイズが決定するというものである。パッド律速は、パッドの個数又はサイズによってチップサイズが決定するというものである。上述の一般的な半導体装置は大量の配線リソース及び多数のバッファを有し、さらに、制御信号を受けるための複数のパッドを有するため、そのチップサイズは比較的大きくなってしまう。半導体装置のチップサイズを低減するには、内部回路の面積を削減しつつ、パッド数を削減することが求められる。【０００４】
特に、近年におけるトランジスタの微細化技術の進展により内部回路の面積は縮小しているのに対して、パッド間隔は、組み立て技術の制限やウェハ・レベル・バーンインの治具の制限などから縮小困難であることから、パッド律速によってチップサイズが決定するケースが増えつつある。したがって、半導体装置のチップサイズを削減するには、特にパッド数を削減することが重要である。従来、システムが安定動作を開始する前に内部でリセット信号を発生させることで、リセット信号入力用のパッドを不要にしている（例えば、特許文献１参照）。
【特許文献１】特開平９−１８１５８６号公報（第２−３頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のリセット信号発生回路は、半導体装置への電源投入時にリセット信号を出力するものであり、電源電圧が安定化した後にリセット信号を出力するものではない。したがって、半導体装置を通常モードからその他のモードへ切り替えるには、やはり専用のパッドにモード信号を入力する必要がある。また、上述のリセット信号発生回路には半導体装置の通常動作時に貫通電流が流れるため、消費電力が増大するという問題もある。【０００６】
上記問題に鑑み、本発明は、リセット信号やモード信号として使用可能な信号を半導体装置内部で任意のタイミングで生成して半導体装置のパッド数を削減することを課題とする。さらに、半導体装置の通常動作時にそのような信号を生成する回路において貫通電流が流れないようにすることを課題とする。また、そのようなパッド数を削減した半導体装置のリセット方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明が講じた手段は、外部電源電圧を受けるための第１のパッドと、接地電位を受けるための第２のパッドとを備えた半導体装置であって、第１のパッドに与えられる電圧が当該半導体装置の通常動作時に第１のパッドに与えられる電圧よりも高い所定の電圧に達したとき、所定の論理レベルの信号を出力する信号発生回路を備えている、というものである。これによると、半導体装置に与えられる外部電源電圧を変化させることで、半導体装置内部で所定の論理レベルの信号を生成することができる。これにより、当該信号を外部入力するためのパッドが不要となり、パッド数が削減される。【０００８】
具体的には、信号発生回路は、第１のパッドを通じて一端に外部電源電圧が与えられる抵抗性負荷と、第２のパッドを通じてソース又はエミッタに接地電位が与えられ、ドレイン又はコレクタが抵抗性負荷の他端に接続され、第１のパッドを通じてゲート又はベースに外部電源電圧が与えられ、閾値電圧が上記所定の電圧相当であるトランジスタとを有し、抵抗性負荷とトランジスタとの接続点の電圧を上記信号として出力する。あるいは、信号発生回路は、さらに、第２のパッドを通じて一端に接地電位が与えられる第２の抵抗性負荷と、第１のパッドを通じてソース又はエミッタに外部電源電圧が与えられ、ドレイン又はコレクタが第２の抵抗性負荷の他端に接続され、ゲート又はベースが抵抗性負荷と上記トランジスタとの接続点に接続された第２のトランジスタとを有し、抵抗性負荷とトランジスタとの接続点に代えて第２の抵抗性負荷と第２のトランジスタとの接続点の電圧を上記信号として出力する。あるいは、信号発生回路は、第１のパッドを通じて一端に外部電源電圧が与えられる抵抗性負荷と、抵抗性負荷の他端と第２のパッドを通じて与えられる接地電位との間で直列接続された複数のトランジスタとを有し、抵抗性負荷と複数のトランジスタとの接続点の電圧を上記信号として出力する。ここで、複数のトランジスタのうち、いずれか一つは、ドレイン又はコレクタが抵抗性負荷の他端に接続され、第１のパッドを通じてゲート又はベースに外部電源電圧が与えられるものであり、その他のものは、ダイオード接続されており、そのうちのいずれか一つは、第２のパッドを通じてソース又はエミッタに接地電位が与えられるものである。これら構成の信号発生回路では、半導体装置の通常動作時に貫通電流が流れない。【０００９】
上記半導体装置は、第１のパッドに与えられる電圧が上記所定の電圧よりも高い電圧に達したとき、所定の論理レベルの信号を出力する第２の信号発生回路を備えていてもよい。また、上記半導体装置は、第２の外部電源電圧を受けるための第３のパッドと、第３のパッドに与えられる電圧が当該半導体装置の通常動作時に第３のパッドに与えられる電圧よりも高い所定の電圧に達したとき、所定の論理レベルの信号を出力する第２の信号発生回路を備えていてもよい。これらによると、半導体装置内部で生成する信号の種類を増やすことができる。【００１０】
また、上記半導体装置は、信号発生回路から出力される信号の高周波成分を遮断するローパスフィルタを備えていてもよい。これによると、生成された信号におけるノイズ成分などを除去することができる。【００１１】
また、上記半導体装置は、信号発生回路から出力される信号を当該半導体装置外部に出力するための第３のパッドを備えていてもよい。これによると、第３のパッドから出力される信号を観測することで、半導体装置の内部回路に所定の電圧が与えられているか否かを容易に確認することができる。【００１２】
上記半導体装置は、信号発生回路から出力される信号に応じて動作モードを切り替える、あるいは、内部回路をリセットするものであってもよい。【００１３】
また、上記半導体装置のリセット方法として、第１のパッドに上記所定の電圧よりも高い電圧を与えて信号発生回路から上記信号を出力させることで内部回路をリセットするものとする。これによると、外部電源電圧の制御により任意のタイミングで半導体装置をリセットすることができる。
【発明の効果】
【００１４】
本発明によると、リセット信号やモード信号として使用可能な信号を半導体装置内部で任意のタイミングで生成して半導体装置のパッド数を削減することができる。また、半導体装置の通常動作時には、そのような信号を生成する信号生成回路に貫通電流が流れないため、消費電力を抑制することができる。これにより、より半導体装置の小型化、省電力化が可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施形態に係る半導体装置の構成図である。
【図２】図２は、一実施形態に係る信号発生回路の回路構成図である。
【図３】図３は、図２の信号発生回路の動作特性を示すグラフである。
【図４】図４は、別実施形態に係る信号発生回路の回路構成図である。
【図５】図５は、別実施形態に係る信号発生回路の回路構成図である。
【図６】図６は、図５の信号発生回路の動作特性を示すグラフである。
【図７】図７は、外部電源電圧とリセット信号との関係を示すグラフである。
【図８】図８は、第２の実施形態に係る半導体装置の構成図である。
【図９】図９は、第３の実施形態に係る半導体装置の構成図である。
【図１０】図１０は、第４の実施形態に係る半導体装置の構成図である。
【図１１】図１１は、図１０の半導体装置における２種類の信号発生回路の動作特性を示すグラフである。
【図１２】図１２は、第５の実施形態に係る半導体装置の構成図である。
【符号の説明】
【００１６】
１０    半導体装置
１０１  パッド（第１のパッド）
１０２  パッド（第２のパッド）
１０３  パッド（第３のパッド）
１０４  パッド（第３のパッド）
１１    内部回路
１２    信号発生回路
１２１  抵抗性負荷
１２２  ＮＭＯＳトランジスタ
１２３  ＮＭＯＳトランジスタ
１２４  ＮＭＯＳトランジスタ
１２５  抵抗性負荷（第２の抵抗性負荷）
１２６  ＰＭＯＳトランジスタ（第２のトランジスタ）
１３    ローパスフィルタ
１４    信号発生回路（第２の信号発生回路）
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。【００１８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、複数の内部回路１１及び複数の信号発生回路１２を備えている。各内部回路１１及び各信号発生回路１２には、パッド１０１及び１０２を通じて外部電源電圧ＶＤＤ及び接地電位ＧＮＤがそれぞれ与えられる。各信号発生回路１２は、パッド１０１に与えられる外部電源電圧ＶＤＤが半導体装置１０の通常動作時にパッド１０１に与えられる電圧よりも高い所定の電圧に達すると、所定の論理レベルの信号Ｖｃｎｔを出力する。各内部回路１１は、入力された信号Ｖｃｎｔに応じて所期の動作（例えば、テスト動作など）をする。【００１９】
図２は、一実施形態に係る信号発生回路１２の回路構成を示す。当該信号発生回路１２は、抵抗性負荷１２１及びＮＭＯＳトランジスタ１２２で構成することができる。抵抗性負荷１２１の一端にはパッド１０１を通じて外部電源電圧ＶＤＤが与えられる。抵抗性負荷１２１は、抵抗素子のほかＰＭＯＳトランジスタのチャネル抵抗などを用いて実現することができる。ＮＭＯＳトランジスタ１２２のソースにはパッド１０２を通じて接地電位ＧＮＤが与えられ、ドレインは抵抗性負荷１２１の他端に接続され、ゲートにはパッド１０１を通じて外部電源電圧ＶＤＤが与えられる。抵抗性負荷１２１とＮＭＯＳトランジスタ１２２との接続点の電圧が信号Ｖｃｎｔとなる。なお、ＮＭＯＳトランジスタ１２２として、他の論理回路を構成する通常のＮＭＯＳトランジスタよりも閾値電圧が高いもの、具体的には、閾値電圧が上述の所定の電圧相当であるものを使用する。【００２０】
図３のグラフを参照しながら図２の信号発生回路１２の動作について説明する。外部電源電圧ＶＤＤがゼロから徐々に上昇していき、電圧ＶＤＤがＮＭＯＳトランジスタ１２２の閾値電圧に達するまではＮＭＯＳトランジスタ１２２はオフ状態である。したがって、信号Ｖｃｎｔは電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。さらに電圧ＶＤＤが上昇して閾値電圧を超えると、ＮＭＯＳトランジスタ１２２がターンオンする。これにより、信号Ｖｃｎｔは接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。その後、電圧ＶＤＤが降下して閾値電圧を下回ると、ＮＭＯＳトランジスタ１２２がターンオフする。これにより、信号Ｖｃｎｔは電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。そして、電圧ＶＤＤが通常動作時電圧となった定常状態では、ＮＭＯＳトランジスタ１２２はオフ状態にあるため、貫通電流が流れない。【００２１】
ＮＭＯＳトランジスタ１２２として、閾値電圧が他の論理回路を構成する通常のＮＭＯＳトランジスタと同等のものを使用する場合には、信号発生回路１２を次のように構成するとよい。図４は、別実施形態に係る信号発生回路１２の回路構成を示す。当該信号発生回路１２は、図２の信号発生回路１２に、ＮＭＯＳトランジスタ１２２と接地電位ＧＮＤとの間にダイオード接続されたＮＭＯＳトランジスタ１２３及び１２４を挿入したものである。ＮＭＯＳトランジスタ１２２と接地電位ＧＮＤとの間に挿入するＮＭＯＳトランジスタの個数を適宜調整することで、当該信号発生回路１２もまた図３のグラフで示したように動作する。【００２２】
外部電源電圧ＶＤＤが上述の所定の電圧に達したときに信号発生回路１２から論理レベル“Ｈ”の信号Ｖｃｎｔを出力するには、図２又は図４の信号発生回路１２の出力側にインバータ回路を設けるとよい。あるいは、次のように信号発生回路１２を構成してもよい。図５は、別実施形態に係る信号発生回路１２の回路構成を示す。当該信号発生回路１２は、図２の信号発生回路１２に、抵抗性負荷１２５及びＰＭＯＳトランジスタ１２６を追加したものである。抵抗性負荷１２５の一端にはパッド１０２を通じて接地電位ＧＮＤが与えられる。抵抗性負荷１２５は、抵抗素子のほかＮＭＯＳトランジスタのチャネル抵抗などを用いて実現することができる。ＰＭＯＳトランジスタ１２６のソースにはパッド１０１を通じて外部電源電圧ＶＤＤが与えられ、ドレインは抵抗性負荷１２５の他端に接続され、ゲートは抵抗性負荷１２１とＮＭＯＳトランジスタ１２２との接続点に接続されている。抵抗性負荷１２５とＰＭＯＳトランジスタ１２６との接続点の電圧が信号Ｖｃｎｔとなる。【００２３】
図６のグラフを参照しながら図５の信号発生回路１２の動作について説明する。外部電源電圧ＶＤＤがゼロから徐々に上昇していき、電圧ＶＤＤがＮＭＯＳトランジスタ１２２の閾値電圧に達するまではＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためＰＭＯＳトランジスタ１２６はオフ状態である。したがって、信号Ｖｃｎｔは接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。さらに電圧ＶＤＤが上昇して閾値電圧を超えると、ＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｌ”の電圧が印加されるためＰＭＯＳトランジスタ１２６がターンオンする。これにより、信号Ｖｃｎｔは電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。その後、電圧ＶＤＤが降下して閾値電圧を下回ると、ＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためＰＭＯＳトランジスタ１２６はターンオフする。これにより、信号Ｖｃｎｔは接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。その後の定常状態では、ＮＭＯＳトランジスタ１２２及びＰＭＯＳトランジスタ１２６はいずれもオフ状態にあるため、貫通電流が流れない。【００２４】
信号Ｖｃｎｔは、半導体装置１０をスキャンテストモードやバーンインテストモードなどに切り替えるのに使用することができる。例えば、信号Ｖｃｎｔをバーンインテストモードへの切り替えに使用する場合には、通常動作時電圧とバーンインテスト時電圧との間の所定の電圧で信号Ｖｃｎｔが発生するように信号発生回路１２を構成する。これにより、半導体装置１０のバーンインテストの際に、半導体装置１０に外部電源電圧ＶＤＤとしてバーンインテスト時電圧を与えることで、半導体装置１０をバーンインテストモードに切り替えることができる。また、半導体装置１０が、通常よりも高めの外部電源電圧ＶＤＤを与えることにより動作周波数を上昇させたり、特定の内部回路をアクティブにしたりといった高級モードに対応している場合には、信号Ｖｃｎｔは、そのような高級モードを選択する信号として使用することができる。【００２５】
また、信号Ｖｃｎｔは、半導体装置１０のリセット信号としても使用可能である。図７は、信号Ｖｃｎｔをリセット信号として使用する場合における、外部電源電圧ＶＤＤとリセット信号Ｖｃｎｔとの関係を示す。半導体装置１０の起動時に内部回路１２をリセットするには、電圧ＶＤＤを閾値電圧よりも高くする。これにより、電圧ＶＤＤが閾値電圧よりも高くなっている間、リセット信号Ｖｃｎｔは論理レベル“Ｈ”となり、内部回路１１がリセットされる。その後、電圧ＶＤＤを通常動作時電圧まで降下させると、リセット信号Ｖｃｎｔは論理レベル“Ｌ”となり、内部回路１１のリセットが解除される。通常動作時に内部回路１１をリセットする場合も同様に、電圧ＶＤＤを上昇させて閾値電圧よりも高くする。これにより、電圧ＶＤＤが閾値電圧よりも高くなっている間、内部回路１１がリセットされる。その後、電圧ＶＤＤを通常動作時電圧まで降下させると内部回路１１のリセットが解除される。【００２６】
以上、本実施形態によると、半導体装置１０に与えられる外部電源電圧ＶＤＤを制御することで、モード切り替え制御やリセット制御のための信号Ｖｃｎｔを半導体装置１０内部で生成することができる。これにより、信号Ｖｃｎｔを外部入力するためのパッドが不要となり、パッド数が削減される。また、半導体装置１０が定常状態にあるときには信号発生回路１２に貫通電流が流れないため、消費電力を増大させることもない。また、内部回路１２ごとに信号発生回路１２を配置することで、大量の配線リソースやバッファなどが削減でき、配線リソースを他の用途に使用することができる。信号発生回路１２を多数配置しても、信号発生回路１２は極めて簡単な構成で実現できるため、半導体装置１０のチップサイズが特に増大するものでもない。【００２７】
なお、図２、図４及び図５の各信号発生回路１２において各ＭＯＳトランジスタをバイポーラトランジスタにしてもよい。【００２８】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、第１の実施形態に係る半導体装置１０における各内部回路１１と各信号発生回路１２との間にローパスフィルタ１３を挿入したものである。すなわち、ローパスフィルタ１３は、信号発生回路１２から出力される信号Ｖｃｎｔの高周波成分を遮断する。ローパスフィルタ１３は、例えば、抵抗素子と容量素子とで構成することができる。本実施形態によると、ノイズなどの影響で外部電源電圧ＶＤＤが瞬時的に高くなり、信号Ｖｃｎｔがばたついたとしても、内部回路１２にはノイズなどに影響されない安定した信号を入力することができる。【００２９】
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、第１の実施形態に係る半導体装置１０を、１個の信号発生回路１２から各内部回路１１に信号Ｖｃｎｔを入力するように変形したものである。このように、信号Ｖｃｎｔを伝達する配線を引き回すことにより、配線の寄生抵抗及び寄生容量によってローパスフィルタが構成され、第２の実施形態と同等の効果が得られる。【００３０】
また、本実施形態に係る半導体装置１０は、信号Ｖｃｎｔを装置外部に出力するためのパッド１０３を備えている。パッド１０３は電源電圧モニタとして使用することができる。例えば、半導体装置１０を上述の高級モードで動作させる場合、半導体装置１０に高級モードで必要な外部電源電圧ＶＤＤが与えられているか否かを外部から確認する目的でパッド１０１の電圧を測定しようとしても、内部回路１１における電圧降下までは測定することができないため、半導体装置１０が高級モードで動作しているか否かを知ることができない。これに対して、パッド１０３から出力される信号を観測することで、半導体装置１０が高級モードで動作中か否かを容易に知ることができる。なお、他の実施形態に係る半導体装置１０にパッド１０３を設けてもよい。【００３１】
（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、複数の内部回路１１及び２種類の信号発生回路１２及び１４を備えている。各内部回路１１及び信号発生回路１２及び１４には、パッド１０１及び１０２を通じて外部電源電圧ＶＤＤ及び接地電位ＧＮＤがそれぞれ与えられる。信号発生回路１２は、パッド１０１に与えられる外部電源電圧ＶＤＤが半導体装置１０の通常動作時にパッド１０１に与えられる電圧よりも高い所定の電圧に達すると、所定の論理レベルの信号Ｖｃｎｔを出力する。信号発生回路１４は、パッド１０１に与えられる外部電源電圧ＶＤＤが上記所定の電圧よりも高い電圧に達すると、所定の論理レベルの信号Ｖｃｎｔ２を出力する。各内部回路１１は、入力された信号Ｖｃｎｔ及びＶｃｎｔ２に応じて所期の動作（例えば、テスト動作など）をする。なお、信号発生回路１２及び１４の具体的回路構成は、図２、図４及び図５に示したとおりである。【００３２】
図１１のグラフを参照しながら信号発生回路１２及び１４の動作について説明する。図１１（ａ）は信号発生回路１２の動作を示す。図１１（ｂ）は信号発生回路１４の動作を示す。なお、信号発生回路１２及び１４は、いずれも図５に示した構成であるとする。外部電源電圧ＶＤＤがゼロから徐々に上昇していき、電圧ＶＤＤが信号発生回路１２におけるＮＭＯＳトランジスタ１２２の閾値電圧（低閾値電圧）に達するまでは信号発生回路１２及び１４のそれぞれにおけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためこれらＰＭＯＳトランジスタ１２６はオフ状態である。したがって、信号Ｖｃｎｔ及びＶｃｎｔ２はいずれも接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。さらに電圧ＶＤＤが上昇して低閾値電圧を超えると、信号発生回路１２におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｌ”の電圧が印加されるためＰＭＯＳトランジスタ１２６がターンオンする。これにより、信号Ｖｃｎｔは電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。一方、電圧ＶＤＤが信号発生回路１４におけるＮＭＯＳトランジスタ１２２の閾値電圧（高閾値電圧）に達するまでは信号発生回路１４におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加され続けるためＰＭＯＳトランジスタ１２６はオフ状態のままである。したがって、信号Ｖｃｎｔ２は論理レベル“Ｌ”のままである。さらに電圧ＶＤＤが上昇して高閾値電圧を超えると、信号発生回路１４におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｌ”の電圧が印加されるためＰＭＯＳトランジスタ１２６がターンオンする。これにより、信号Ｖｃｎｔ２は電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。【００３３】
その後、電圧ＶＤＤが降下して高閾値電圧を下回ると、信号発生回路１４におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためＰＭＯＳトランジスタ１２６はターンオフする。これにより、信号Ｖｃｎｔ２は接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。一方、電圧ＶＤＤが低閾値電圧を下回るまでは信号発生回路１２におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｌ”の電圧が印加され続けるためＰＭＯＳトランジスタ１２６はオン状態のままである。したがって、信号Ｖｃｎｔは論理レベル“Ｈ”のままである。さらに電圧ＶＤＤが降下して低閾値電圧を下回ると、信号発生回路１２におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためＰＭＯＳトランジスタ１２６はターンオフする。これにより、信号Ｖｃｎｔは接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。【００３４】
以上、本実施形態によると、半導体装置１０に与えられる外部電源電圧ＶＤＤを細かく制御することで、２種類の信号Ｖｃｎｔ及びＶｃｎｔ２を半導体装置１０内部で生成することができる。これにより、信号Ｖｃｎｔ及びＶｃｎｔ２を外部入力するためのパッドが不要となり、第１の実施形態よりも多くのパッド数が削減される。【００３５】
なお、さらに多くの種類の信号発生回路を設けて外部電源電圧ＶＤＤをさらに細かく制御することで、３種類以上の信号を装置内部で生成することができる。【００３６】
（第５の実施形態）
図１２は、第５の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、複数の内部回路１１及び２種類の信号発生回路１２及び１４を備えている。信号発生回路１２には、パッド１０１及び１０２を通じて外部電源電圧ＶＤＤ及び接地電位ＧＮＤがそれぞれ与えられる。信号発生回路１２は、パッド１０１に与えられる外部電源電圧ＶＤＤが半導体装置１０の通常動作時にパッド１０１に与えられる電圧よりも高い所定の電圧に達すると、所定の論理レベルの信号Ｖｃｎｔを出力する。一方、信号発生回路１４には、パッド１０４及び１０２を通じて外部電源電圧ＶＤＤ２及び接地電位ＧＮＤがそれぞれ与えられる。信号発生回路１４は、パッド１０４に与えられる外部電源電圧ＶＤＤ２が半導体装置１０の通常動作時にパッド１０４に与えられる電圧よりも高い所定の電圧に達すると、所定の論理レベルの信号Ｖｃｎｔ２を出力する。各内部回路１１には、パッド１０２を通じて接地電位ＧＮＤが共通に与えられ、パッド１０１及び１０４のいずれか一方を通じて外部電源電圧ＶＤＤ及びＶＤＤ２のいずれか一方が与えられる。各内部回路１１は、入力された信号Ｖｃｎｔ及びＶｃｎｔ２に応じて所期の動作（例えば、テスト動作など）をする。なお、異電源間のレベルシフト回路については表示を省略している。【００３７】
信号発生回路１２及び１４の具体的回路構成は、図２、図４及び図５に示したとおりである。ただし、外部電源電圧ＶＤＤ及びＶＤＤ２が互いに独立したものであるから、信号発生回路１２及び１４のそれぞれにおけるＮＭＯＳトランジスタ１２２の閾値電圧もまた互いに独立に設定すればよい。【００３８】
以上、本実施形態によると、半導体装置１０に与えられる２種類の外部電源電圧ＶＤＤ及びＶＤＤ２を互いに独立に制御することで、２種類の信号Ｖｃｎｔ及びＶｃｎｔ２を半導体装置１０内部で互いに独立に生成することができる。これにより、信号Ｖｃｎｔ及びＶｃｎｔ２を外部入力するためのパッドが不要となり、パッド数が削減される。
【産業上の利用可能性】
【００３９】
本発明に係る半導体装置は、リセット信号やモード信号として使用可能な信号を半導体装置内部で任意のタイミングで生成して半導体装置のパッド数を削減することができるため、小型かつ低消費電力が求められる電子機器用に有用である。
【図１】
2009098738.tif 000003
【図２】
2009098738.tif 000004
【図３】
2009098738.tif 000005
【図４】
2009098738.tif 000006
【図５】
2009098738.tif 000007
【図６】
2009098738.tif 000008
【図７】
2009098738.tif 000009
【図８】
2009098738.tif 000010
【図９】
2009098738.tif 000011
【図１０】
2009098738.tif 000012
【図１１】
2009098738.tif 000013
【図１２】
2009098738.tif 000014
【手続補正書】
【提出日】平成21年5月7日(2009.5.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部電源電圧を受けるための第１のパッドと、接地電位を受けるための第２のパッドとを備えた半導体装置であって、
前記第１のパッドに与えられる電圧が当該半導体装置の通常動作時に前記第１のパッドに与えられる電圧よりも高い所定の電圧に達したとき、所定の論理レベルの信号を出力する信号発生回路を備えた
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記信号発生回路は、
前記第１のパッドを通じて一端に前記外部電源電圧が与えられる抵抗性負荷と、
前記第２のパッドを通じてソース又はエミッタに接地電位が与えられ、ドレイン又はコレクタが前記抵抗性負荷の他端に接続され、前記第１のパッドを通じてゲート又はベースに前記外部電源電圧が与えられ、閾値電圧が前記所定の電圧相当であるトランジスタとを有し、
前記抵抗性負荷と前記トランジスタとの接続点の電圧を前記信号として出力する
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記信号発生回路は、
前記第２のパッドを通じて一端に前記接地電位が与えられる第２の抵抗性負荷と、
前記第１のパッドを通じてソース又はエミッタに前記外部電源電圧が与えられ、ドレイン又はコレクタが前記第２の抵抗性負荷の他端に接続され、ゲート又はベースが前記抵抗性負荷と前記トランジスタとの接続点に接続された第２のトランジスタとを有し、
前記抵抗性負荷と前記トランジスタとの接続点に代えて前記第２の抵抗性負荷と前記第２のトランジスタとの接続点の電圧を前記信号として出力する
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記信号発生回路は、
前記第１のパッドを通じて一端に前記外部電源電圧が与えられる抵抗性負荷と、
前記抵抗性負荷の他端と前記第２のパッドを通じて与えられる前記接地電位との間で直列接続された複数のトランジスタとを有し、
前記抵抗性負荷と前記複数のトランジスタとの接続点の電圧を前記信号として出力するものであり、
前記複数のトランジスタのうち、いずれか一つは、ドレイン又はコレクタが前記抵抗性負荷の他端に接続され、前記第１のパッドを通じてゲート又はベースに前記外部電源電圧が与えられるものであり、その他のものは、ダイオード接続されており、そのうちのいずれか一つは、前記第２のパッドを通じてソース又はエミッタに接地電位が与えられるものである
ことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１のパッドに与えられる電圧が前記所定の電圧よりも高い電圧に達したとき、所定の論理レベルの信号を出力する第２の信号発生回路を備えた
ことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
第２の外部電源電圧を受けるための第３のパッドと、
前記第３のパッドに与えられる電圧が当該半導体装置の通常動作時に前記第３のパッドに与えられる電圧よりも高い所定の電圧に達したとき、所定の論理レベルの信号を出力する第２の信号発生回路を備えた
ことを特徴とする半導体装置。
【請求項７】
請求項１から４のいずれか一つに記載の半導体装置において、
前記信号発生回路から出力される信号の高周波成分を遮断するローパスフィルタを備えた
ことを特徴とする半導体装置。
【請求項８】
請求項１から４のいずれか一つに記載の半導体装置において、
前記信号発生回路から出力される信号を当該半導体装置外部に出力するための第３のパッドを備えた
ことを特徴とする半導体装置。
【請求項９】
請求項１から４のいずれか一つに記載の半導体装置において、
前記信号発生回路から出力される信号に応じて動作モードを切り替える
ことを特徴とする半導体装置。
【請求項１０】
請求項１から４のいずれか一つに記載の半導体装置において、
前記信号発生回路から出力される信号に応じて内部回路をリセットする
ことを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置のリセット方法であって、
前記第１のパッドに前記所定の電圧よりも高い電圧を与えて前記信号発生回路から前記信号を出力させることで内部回路をリセットする
ことを特徴とする半導体装置のリセット方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置のパッド数削減に関するものである。
【背景技術】
【０００２】
一般に、ＬＳＩなどの半導体装置では、リセット信号を与えてリセットしたり、モード信号を与えて通常モードやテストモードなど複数の動作モードを適宜切り替えたりすることができる。これら制御信号は専用のパッドを通じて多数の内部回路に分配される。このため、一般的な半導体装置は、パッドを通じて入力される制御信号を装置の隅々にまで引き回すための大量の配線リソース、及び当該制御信号のファンアウト数を増すための多数のバッファを必要とする。
【０００３】
半導体装置のチップサイズは内部律速及びパッド律速によって決まる。内部律速は、内部回路の面積でチップサイズが決定するというものである。パッド律速は、パッドの個数又はサイズによってチップサイズが決定するというものである。上述の一般的な半導体装置は大量の配線リソース及び多数のバッファを有し、さらに、制御信号を受けるための複数のパッドを有するため、そのチップサイズは比較的大きくなってしまう。半導体装置のチップサイズを低減するには、内部回路の面積を削減しつつ、パッド数を削減することが求められる。
【０００４】
特に、近年におけるトランジスタの微細化技術の進展により内部回路の面積は縮小しているのに対して、パッド間隔は、組み立て技術の制限やウェハ・レベル・バーンインの治具の制限などから縮小困難であることから、パッド律速によってチップサイズが決定するケースが増えつつある。したがって、半導体装置のチップサイズを削減するには、特にパッド数を削減することが重要である。従来、システムが安定動作を開始する前に内部でリセット信号を発生させることで、リセット信号入力用のパッドを不要にしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−１８１５８６号公報（第２−３頁、第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のリセット信号発生回路は、半導体装置への電源投入時にリセット信号を出力するものであり、電源電圧が安定化した後にリセット信号を出力するものではない。したがって、半導体装置を通常モードからその他のモードへ切り替えるには、やはり専用のパッドにモード信号を入力する必要がある。また、上述のリセット信号発生回路には半導体装置の通常動作時に貫通電流が流れるため、消費電力が増大するという問題もある。
【０００７】
上記問題に鑑み、本発明は、リセット信号やモード信号として使用可能な信号を半導体装置内部で任意のタイミングで生成して半導体装置のパッド数を削減することを課題とする。さらに、半導体装置の通常動作時にそのような信号を生成する回路において貫通電流が流れないようにすることを課題とする。また、そのようなパッド数を削減した半導体装置のリセット方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明が講じた手段は、外部電源電圧を受けるための第１のパッドと、接地電位を受けるための第２のパッドとを備えた半導体装置であって、第１のパッドに与えられる電圧が当該半導体装置の通常動作時に第１のパッドに与えられる電圧よりも高い所定の電圧に達したとき、所定の論理レベルの信号を出力する信号発生回路を備えている、というものである。これによると、半導体装置に与えられる外部電源電圧を変化させることで、半導体装置内部で所定の論理レベルの信号を生成することができる。これにより、当該信号を外部入力するためのパッドが不要となり、パッド数が削減される。
【０００９】
具体的には、信号発生回路は、第１のパッドを通じて一端に外部電源電圧が与えられる抵抗性負荷と、第２のパッドを通じてソース又はエミッタに接地電位が与えられ、ドレイン又はコレクタが抵抗性負荷の他端に接続され、第１のパッドを通じてゲート又はベースに外部電源電圧が与えられ、閾値電圧が上記所定の電圧相当であるトランジスタとを有し、抵抗性負荷とトランジスタとの接続点の電圧を上記信号として出力する。あるいは、信号発生回路は、さらに、第２のパッドを通じて一端に接地電位が与えられる第２の抵抗性負荷と、第１のパッドを通じてソース又はエミッタに外部電源電圧が与えられ、ドレイン又はコレクタが第２の抵抗性負荷の他端に接続され、ゲート又はベースが抵抗性負荷と上記トランジスタとの接続点に接続された第２のトランジスタとを有し、抵抗性負荷とトランジスタとの接続点に代えて第２の抵抗性負荷と第２のトランジスタとの接続点の電圧を上記信号として出力する。あるいは、信号発生回路は、第１のパッドを通じて一端に外部電源電圧が与えられる抵抗性負荷と、抵抗性負荷の他端と第２のパッドを通じて与えられる接地電位との間で直列接続された複数のトランジスタとを有し、抵抗性負荷と複数のトランジスタとの接続点の電圧を上記信号として出力する。ここで、複数のトランジスタのうち、いずれか一つは、ドレイン又はコレクタが抵抗性負荷の他端に接続され、第１のパッドを通じてゲート又はベースに外部電源電圧が与えられるものであり、その他のものは、ダイオード接続されており、そのうちのいずれか一つは、第２のパッドを通じてソース又はエミッタに接地電位が与えられるものである。これら構成の信号発生回路では、半導体装置の通常動作時に貫通電流が流れない。
【００１０】
上記半導体装置は、第１のパッドに与えられる電圧が上記所定の電圧よりも高い電圧に達したとき、所定の論理レベルの信号を出力する第２の信号発生回路を備えていてもよい。また、上記半導体装置は、第２の外部電源電圧を受けるための第３のパッドと、第３のパッドに与えられる電圧が当該半導体装置の通常動作時に第３のパッドに与えられる電圧よりも高い所定の電圧に達したとき、所定の論理レベルの信号を出力する第２の信号発生回路を備えていてもよい。これらによると、半導体装置内部で生成する信号の種類を増やすことができる。
【００１１】
また、上記半導体装置は、信号発生回路から出力される信号の高周波成分を遮断するローパスフィルタを備えていてもよい。これによると、生成された信号におけるノイズ成分などを除去することができる。
【００１２】
また、上記半導体装置は、信号発生回路から出力される信号を当該半導体装置外部に出力するための第３のパッドを備えていてもよい。これによると、第３のパッドから出力される信号を観測することで、半導体装置の内部回路に所定の電圧が与えられているか否かを容易に確認することができる。
【００１３】
上記半導体装置は、信号発生回路から出力される信号に応じて動作モードを切り替える、あるいは、内部回路をリセットするものであってもよい。
【００１４】
また、上記半導体装置のリセット方法として、第１のパッドに上記所定の電圧よりも高い電圧を与えて信号発生回路から上記信号を出力させることで内部回路をリセットするものとする。これによると、外部電源電圧の制御により任意のタイミングで半導体装置をリセットすることができる。
【発明の効果】
【００１５】
本発明によると、リセット信号やモード信号として使用可能な信号を半導体装置内部で任意のタイミングで生成して半導体装置のパッド数を削減することができる。また、半導体装置の通常動作時には、そのような信号を生成する信号生成回路に貫通電流が流れないため、消費電力を抑制することができる。これにより、より半導体装置の小型化、省電力化が可能となる。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施形態に係る半導体装置の構成図である。
【図２】図２は、一実施形態に係る信号発生回路の回路構成図である。
【図３】図３は、図２の信号発生回路の動作特性を示すグラフである。
【図４】図４は、別実施形態に係る信号発生回路の回路構成図である。
【図５】図５は、別実施形態に係る信号発生回路の回路構成図である。
【図６】図６は、図５の信号発生回路の動作特性を示すグラフである。
【図７】図７は、外部電源電圧とリセット信号との関係を示すグラフである。
【図８】図８は、第２の実施形態に係る半導体装置の構成図である。
【図９】図９は、第３の実施形態に係る半導体装置の構成図である。
【図１０】図１０は、第４の実施形態に係る半導体装置の構成図である。
【図１１】図１１は、図１０の半導体装置における２種類の信号発生回路の動作特性を示すグラフである。
【図１２】図１２は、第５の実施形態に係る半導体装置の構成図である。
【発明を実施するための形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、複数の内部回路１１及び複数の信号発生回路１２を備えている。各内部回路１１及び各信号発生回路１２には、パッド１０１及び１０２を通じて外部電源電圧ＶＤＤ及び接地電位ＧＮＤがそれぞれ与えられる。各信号発生回路１２は、パッド１０１に与えられる外部電源電圧ＶＤＤが半導体装置１０の通常動作時にパッド１０１に与えられる電圧よりも高い所定の電圧に達すると、所定の論理レベルの信号Ｖｃｎｔを出力する。各内部回路１１は、入力された信号Ｖｃｎｔに応じて所期の動作（例えば、テスト動作など）をする。
【００１９】
図２は、一実施形態に係る信号発生回路１２の回路構成を示す。当該信号発生回路１２は、抵抗性負荷１２１及びＮＭＯＳトランジスタ１２２で構成することができる。抵抗性負荷１２１の一端にはパッド１０１を通じて外部電源電圧ＶＤＤが与えられる。抵抗性負荷１２１は、抵抗素子のほかＰＭＯＳトランジスタのチャネル抵抗などを用いて実現することができる。ＮＭＯＳトランジスタ１２２のソースにはパッド１０２を通じて接地電位ＧＮＤが与えられ、ドレインは抵抗性負荷１２１の他端に接続され、ゲートにはパッド１０１を通じて外部電源電圧ＶＤＤが与えられる。抵抗性負荷１２１とＮＭＯＳトランジスタ１２２との接続点の電圧が信号Ｖｃｎｔとなる。なお、ＮＭＯＳトランジスタ１２２として、他の論理回路を構成する通常のＮＭＯＳトランジスタよりも閾値電圧が高いもの、具体的には、閾値電圧が上述の所定の電圧相当であるものを使用する。
【００２０】
図３のグラフを参照しながら図２の信号発生回路１２の動作について説明する。外部電源電圧ＶＤＤがゼロから徐々に上昇していき、電圧ＶＤＤがＮＭＯＳトランジスタ１２２の閾値電圧に達するまではＮＭＯＳトランジスタ１２２はオフ状態である。したがって、信号Ｖｃｎｔは電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。さらに電圧ＶＤＤが上昇して閾値電圧を超えると、ＮＭＯＳトランジスタ１２２がターンオンする。これにより、信号Ｖｃｎｔは接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。その後、電圧ＶＤＤが降下して閾値電圧を下回ると、ＮＭＯＳトランジスタ１２２がターンオフする。これにより、信号Ｖｃｎｔは電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。そして、電圧ＶＤＤが通常動作時電圧となった定常状態では、ＮＭＯＳトランジスタ１２２はオフ状態にあるため、貫通電流が流れない。
【００２１】
ＮＭＯＳトランジスタ１２２として、閾値電圧が他の論理回路を構成する通常のＮＭＯＳトランジスタと同等のものを使用する場合には、信号発生回路１２を次のように構成するとよい。図４は、別実施形態に係る信号発生回路１２の回路構成を示す。当該信号発生回路１２は、図２の信号発生回路１２に、ＮＭＯＳトランジスタ１２２と接地電位ＧＮＤとの間にダイオード接続されたＮＭＯＳトランジスタ１２３及び１２４を挿入したものである。ＮＭＯＳトランジスタ１２２と接地電位ＧＮＤとの間に挿入するＮＭＯＳトランジスタの個数を適宜調整することで、当該信号発生回路１２もまた図３のグラフで示したように動作する。
【００２２】
外部電源電圧ＶＤＤが上述の所定の電圧に達したときに信号発生回路１２から論理レベル“Ｈ”の信号Ｖｃｎｔを出力するには、図２又は図４の信号発生回路１２の出力側にインバータ回路を設けるとよい。あるいは、次のように信号発生回路１２を構成してもよい。図５は、別実施形態に係る信号発生回路１２の回路構成を示す。当該信号発生回路１２は、図２の信号発生回路１２に、抵抗性負荷１２５及びＰＭＯＳトランジスタ１２６を追加したものである。抵抗性負荷１２５の一端にはパッド１０２を通じて接地電位ＧＮＤが与えられる。抵抗性負荷１２５は、抵抗素子のほかＮＭＯＳトランジスタのチャネル抵抗などを用いて実現することができる。ＰＭＯＳトランジスタ１２６のソースにはパッド１０１を通じて外部電源電圧ＶＤＤが与えられ、ドレインは抵抗性負荷１２５の他端に接続され、ゲートは抵抗性負荷１２１とＮＭＯＳトランジスタ１２２との接続点に接続されている。抵抗性負荷１２５とＰＭＯＳトランジスタ１２６との接続点の電圧が信号Ｖｃｎｔとなる。
【００２３】
図６のグラフを参照しながら図５の信号発生回路１２の動作について説明する。外部電源電圧ＶＤＤがゼロから徐々に上昇していき、電圧ＶＤＤがＮＭＯＳトランジスタ１２２の閾値電圧に達するまではＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためＰＭＯＳトランジスタ１２６はオフ状態である。したがって、信号Ｖｃｎｔは接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。さらに電圧ＶＤＤが上昇して閾値電圧を超えると、ＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｌ”の電圧が印加されるためＰＭＯＳトランジスタ１２６がターンオンする。これにより、信号Ｖｃｎｔは電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。その後、電圧ＶＤＤが降下して閾値電圧を下回ると、ＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためＰＭＯＳトランジスタ１２６はターンオフする。これにより、信号Ｖｃｎｔは接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。その後の定常状態では、ＮＭＯＳトランジスタ１２２及びＰＭＯＳトランジスタ１２６はいずれもオフ状態にあるため、貫通電流が流れない。
【００２４】
信号Ｖｃｎｔは、半導体装置１０をスキャンテストモードやバーンインテストモードなどに切り替えるのに使用することができる。例えば、信号Ｖｃｎｔをバーンインテストモードへの切り替えに使用する場合には、通常動作時電圧とバーンインテスト時電圧との間の所定の電圧で信号Ｖｃｎｔが発生するように信号発生回路１２を構成する。これにより、半導体装置１０のバーンインテストの際に、半導体装置１０に外部電源電圧ＶＤＤとしてバーンインテスト時電圧を与えることで、半導体装置１０をバーンインテストモードに切り替えることができる。また、半導体装置１０が、通常よりも高めの外部電源電圧ＶＤＤを与えることにより動作周波数を上昇させたり、特定の内部回路をアクティブにしたりといった高級モードに対応している場合には、信号Ｖｃｎｔは、そのような高級モードを選択する信号として使用することができる。
【００２５】
また、信号Ｖｃｎｔは、半導体装置１０のリセット信号としても使用可能である。図７は、信号Ｖｃｎｔをリセット信号として使用する場合における、外部電源電圧ＶＤＤとリセット信号Ｖｃｎｔとの関係を示す。半導体装置１０の起動時に内部回路１１をリセットするには、電圧ＶＤＤを閾値電圧よりも高くする。これにより、電圧ＶＤＤが閾値電圧よりも高くなっている間、リセット信号Ｖｃｎｔは論理レベル“Ｈ”となり、内部回路１１がリセットされる。その後、電圧ＶＤＤを通常動作時電圧まで降下させると、リセット信号Ｖｃｎｔは論理レベル“Ｌ”となり、内部回路１１のリセットが解除される。通常動作時に内部回路１１をリセットする場合も同様に、電圧ＶＤＤを上昇させて閾値電圧よりも高くする。これにより、電圧ＶＤＤが閾値電圧よりも高くなっている間、内部回路１１がリセットされる。その後、電圧ＶＤＤを通常動作時電圧まで降下させると内部回路１１のリセットが解除される。
【００２６】
以上、本実施形態によると、半導体装置１０に与えられる外部電源電圧ＶＤＤを制御することで、モード切り替え制御やリセット制御のための信号Ｖｃｎｔを半導体装置１０内部で生成することができる。これにより、信号Ｖｃｎｔを外部入力するためのパッドが不要となり、パッド数が削減される。また、半導体装置１０が定常状態にあるときには信号発生回路１２に貫通電流が流れないため、消費電力を増大させることもない。また、内部回路１１ごとに信号発生回路１２を配置することで、大量の配線リソースやバッファなどが削減でき、配線リソースを他の用途に使用することができる。信号発生回路１２を多数配置しても、信号発生回路１２は極めて簡単な構成で実現できるため、半導体装置１０のチップサイズが特に増大するものでもない。
【００２７】
なお、図２、図４及び図５の各信号発生回路１２において各ＭＯＳトランジスタをバイポーラトランジスタにしてもよい。
【００２８】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、第１の実施形態に係る半導体装置１０における各内部回路１１と各信号発生回路１２との間にローパスフィルタ１３を挿入したものである。すなわち、ローパスフィルタ１３は、信号発生回路１２から出力される信号Ｖｃｎｔの高周波成分を遮断する。ローパスフィルタ１３は、例えば、抵抗素子と容量素子とで構成することができる。本実施形態によると、ノイズなどの影響で外部電源電圧ＶＤＤが瞬時的に高くなり、信号Ｖｃｎｔがばたついたとしても、内部回路１１にはノイズなどに影響されない安定した信号を入力することができる。
【００２９】
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、第１の実施形態に係る半導体装置１０を、１個の信号発生回路１２から各内部回路１１に信号Ｖｃｎｔを入力するように変形したものである。このように、信号Ｖｃｎｔを伝達する配線を引き回すことにより、配線の寄生抵抗及び寄生容量によってローパスフィルタが構成され、第２の実施形態と同等の効果が得られる。
【００３０】
また、本実施形態に係る半導体装置１０は、信号Ｖｃｎｔを装置外部に出力するためのパッド１０３を備えている。パッド１０３は電源電圧モニタとして使用することができる。例えば、半導体装置１０を上述の高級モードで動作させる場合、半導体装置１０に高級モードで必要な外部電源電圧ＶＤＤが与えられているか否かを外部から確認する目的でパッド１０１の電圧を測定しようとしても、内部回路１１における電圧降下までは測定することができないため、半導体装置１０が高級モードで動作しているか否かを知ることができない。これに対して、パッド１０３から出力される信号を観測することで、半導体装置１０が高級モードで動作中か否かを容易に知ることができる。なお、他の実施形態に係る半導体装置１０にパッド１０３を設けてもよい。
【００３１】
（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、複数の内部回路１１及び２種類の信号発生回路１２及び１４を備えている。各内部回路１１及び信号発生回路１２及び１４には、パッド１０１及び１０２を通じて外部電源電圧ＶＤＤ及び接地電位ＧＮＤがそれぞれ与えられる。信号発生回路１２は、パッド１０１に与えられる外部電源電圧ＶＤＤが半導体装置１０の通常動作時にパッド１０１に与えられる電圧よりも高い所定の電圧に達すると、所定の論理レベルの信号Ｖｃｎｔを出力する。信号発生回路１４は、パッド１０１に与えられる外部電源電圧ＶＤＤが上記所定の電圧よりも高い電圧に達すると、所定の論理レベルの信号Ｖｃｎｔ２を出力する。各内部回路１１は、入力された信号Ｖｃｎｔ及びＶｃｎｔ２に応じて所期の動作（例えば、テスト動作など）をする。なお、信号発生回路１２及び１４の具体的回路構成は、図２、図４及び図５に示したとおりである。
【００３２】
図１１のグラフを参照しながら信号発生回路１２及び１４の動作について説明する。図１１（ａ）は信号発生回路１２の動作を示す。図１１（ｂ）は信号発生回路１４の動作を示す。なお、信号発生回路１２及び１４は、いずれも図５に示した構成であるとする。外部電源電圧ＶＤＤがゼロから徐々に上昇していき、電圧ＶＤＤが信号発生回路１２におけるＮＭＯＳトランジスタ１２２の閾値電圧（低閾値電圧）に達するまでは信号発生回路１２及び１４のそれぞれにおけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためこれらＰＭＯＳトランジスタ１２６はオフ状態である。したがって、信号Ｖｃｎｔ及びＶｃｎｔ２はいずれも接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。さらに電圧ＶＤＤが上昇して低閾値電圧を超えると、信号発生回路１２におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｌ”の電圧が印加されるためＰＭＯＳトランジスタ１２６がターンオンする。これにより、信号Ｖｃｎｔは電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。一方、電圧ＶＤＤが信号発生回路１４におけるＮＭＯＳトランジスタ１２２の閾値電圧（高閾値電圧）に達するまでは信号発生回路１４におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加され続けるためＰＭＯＳトランジスタ１２６はオフ状態のままである。したがって、信号Ｖｃｎｔ２は論理レベル“Ｌ”のままである。さらに電圧ＶＤＤが上昇して高閾値電圧を超えると、信号発生回路１４におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｌ”の電圧が印加されるためＰＭＯＳトランジスタ１２６がターンオンする。これにより、信号Ｖｃｎｔ２は電圧ＶＤＤに一致し、論理レベル“Ｈ”となる。
【００３３】
その後、電圧ＶＤＤが降下して高閾値電圧を下回ると、信号発生回路１４におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためＰＭＯＳトランジスタ１２６はターンオフする。これにより、信号Ｖｃｎｔ２は接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。一方、電圧ＶＤＤが低閾値電圧を下回るまでは信号発生回路１２におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｌ”の電圧が印加され続けるためＰＭＯＳトランジスタ１２６はオン状態のままである。したがって、信号Ｖｃｎｔは論理レベル“Ｈ”のままである。さらに電圧ＶＤＤが降下して低閾値電圧を下回ると、信号発生回路１２におけるＰＭＯＳトランジスタ１２６のゲートに論理レベル“Ｈ”の電圧が印加されるためＰＭＯＳトランジスタ１２６はターンオフする。これにより、信号Ｖｃｎｔは接地電位ＧＮＤ、すなわち、論理レベル“Ｌ”となる。
【００３４】
以上、本実施形態によると、半導体装置１０に与えられる外部電源電圧ＶＤＤを細かく制御することで、２種類の信号Ｖｃｎｔ及びＶｃｎｔ２を半導体装置１０内部で生成することができる。これにより、信号Ｖｃｎｔ及びＶｃｎｔ２を外部入力するためのパッドが不要となり、第１の実施形態よりも多くのパッド数が削減される。
【００３５】
なお、さらに多くの種類の信号発生回路を設けて外部電源電圧ＶＤＤをさらに細かく制御することで、３種類以上の信号を装置内部で生成することができる。
【００３６】
（第５の実施形態）
図１２は、第５の実施形態に係る半導体装置の構成を示す。本実施形態に係る半導体装置１０は、複数の内部回路１１及び２種類の信号発生回路１２及び１４を備えている。信号発生回路１２には、パッド１０１及び１０２を通じて外部電源電圧ＶＤＤ及び接地電位ＧＮＤがそれぞれ与えられる。信号発生回路１２は、パッド１０１に与えられる外部電源電圧ＶＤＤが半導体装置１０の通常動作時にパッド１０１に与えられる電圧よりも高い所定の電圧に達すると、所定の論理レベルの信号Ｖｃｎｔを出力する。一方、信号発生回路１４には、パッド１０４及び１０２を通じて外部電源電圧ＶＤＤ２及び接地電位ＧＮＤがそれぞれ与えられる。信号発生回路１４は、パッド１０４に与えられる外部電源電圧ＶＤＤ２が半導体装置１０の通常動作時にパッド１０４に与えられる電圧よりも高い所定の電圧に達すると、所定の論理レベルの信号Ｖｃｎｔ２を出力する。各内部回路１１には、パッド１０２を通じて接地電位ＧＮＤが共通に与えられ、パッド１０１及び１０４のいずれか一方を通じて外部電源電圧ＶＤＤ及びＶＤＤ２のいずれか一方が与えられる。各内部回路１１は、入力された信号Ｖｃｎｔ及びＶｃｎｔ２に応じて所期の動作（例えば、テスト動作など）をする。なお、異電源間のレベルシフト回路については表示を省略している。
【００３７】
信号発生回路１２及び１４の具体的回路構成は、図２、図４及び図５に示したとおりである。ただし、外部電源電圧ＶＤＤ及びＶＤＤ２が互いに独立したものであるから、信号発生回路１２及び１４のそれぞれにおけるＮＭＯＳトランジスタ１２２の閾値電圧もまた互いに独立に設定すればよい。
【００３８】
以上、本実施形態によると、半導体装置１０に与えられる２種類の外部電源電圧ＶＤＤ及びＶＤＤ２を互いに独立に制御することで、２種類の信号Ｖｃｎｔ及びＶｃｎｔ２を半導体装置１０内部で互いに独立に生成することができる。これにより、信号Ｖｃｎｔ及びＶｃｎｔ２を外部入力するためのパッドが不要となり、パッド数が削減される。
【産業上の利用可能性】
【００３９】
本発明に係る半導体装置は、リセット信号やモード信号として使用可能な信号を半導体装置内部で任意のタイミングで生成して半導体装置のパッド数を削減することができるため、小型かつ低消費電力が求められる電子機器用に有用である。
【符号の説明】
【００４０】
１０    半導体装置
１０１  パッド（第１のパッド）
１０２  パッド（第２のパッド）
１０３  パッド（第３のパッド）
１０４  パッド（第３のパッド）
１１    内部回路
１２    信号発生回路
１２１  抵抗性負荷
１２２  ＮＭＯＳトランジスタ
１２３  ＮＭＯＳトランジスタ
１２４  ＮＭＯＳトランジスタ
１２５  抵抗性負荷（第２の抵抗性負荷）
１２６  ＰＭＯＳトランジスタ（第２のトランジスタ）
１３    ローパスフィルタ
１４    信号発生回路（第２の信号発生回路）
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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