(57)【要約】  スキャン回路は、第１の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第１のスキャンフリップフロップと、第２の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第２のスキャンフリップフロップとを含み、第１のスキャンフリップフロップと第２のスキャンフリップフロップとが直列に接続され、複数の制御信号は１ビットのリセット信号と初期設定以外の目的を有する制御信号とのみを含み、複数の制御信号を所定の論理値の組み合わせに設定することによって、第１のスキャンフリップフロップは第１の論理回路により０に初期設定され、第２のスキャンフリップフロップは第２の論理回路により１に初期設定されることを特徴とする。
2013084364.tif 000002
【特許請求の範囲】
【請求項１】
第１の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第１のスキャンフリップフロップと、
第２の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、前記複数の制御信号を受け取る複数の第２のスキャンフリップフロップと、
を含み、前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが直列に接続され、前記複数の制御信号は１ビットのリセット信号と初期設定以外の目的を有する制御信号とのみを含み、前記複数の制御信号を所定の論理値の組み合わせに設定することによって、前記第１のスキャンフリップフロップは前記第１の論理回路により０に初期設定され、前記第２のスキャンフリップフロップは前記第２の論理回路により１に初期設定されることを特徴とするスキャン回路。
【請求項２】
前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが１つずつ交互に直列に接続されることを特徴とする請求項１記載のスキャン回路。
【請求項３】
前記複数の制御信号は、ＭＵＸ−Ｄ方式又はＬＳＳＤ方式で用いる信号であることを特徴とする請求項１又は２記載のスキャン回路。
【請求項４】
前記複数の制御信号は、前記１ビットのリセット信号と、前記データ入力信号の入出力用の第１のクロック信号と、前記スキャン入力信号の入出力用の第２及び第３のクロック信号とを含むことを特徴とする請求項１乃至３何れか一項記載のスキャン回路。
【請求項５】
前記複数の信号は、前記１ビットのリセット信号と、前記データ入力信号の入出力用のクロック信号と、スキャンモードを示すスキャンモード信号とを含むことを特徴とする請求項１乃至３何れか一項記載のスキャン回路。
【請求項６】
スキャン入力端子と、
スキャン出力端子と、
第１の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第１のスキャンフリップフロップと、
第２の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、前記複数の制御信号を受け取る複数の第２のスキャンフリップフロップと、
前記複数の第１のスキャンフリップフロップ及び前記複数の第２のスキャンフリップフロップに接続されるロジック回路と、
を含み、前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが前記スキャン入力端子と前記スキャン出力端子との間に直列に接続され、前記複数の制御信号は１ビットのリセット信号と初期設定以外の目的を有する制御信号とのみを含み、前記複数の制御信号を所定の論理値の組み合わせに設定することによって、前記第１のスキャンフリップフロップは前記第１の論理回路により０に初期設定され、前記第２のスキャンフリップフロップは前記第２の論理回路により１に初期設定されることを特徴とする半導体集積回路。
【請求項７】
前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが１つずつ交互に直列に接続されることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記複数の制御信号は、ＭＵＸ−Ｄ方式又はＬＳＳＤ方式で用いる信号であることを特徴とする請求項６又は７記載の半導体集積回路。
【請求項９】
前記複数の制御信号は、前記１ビットのリセット信号と、前記データ入力信号の入出力用の第１のクロック信号と、前記スキャン入力信号の入出力用の第２及び第３のクロック信号とを含むことを特徴とする請求項６乃至８何れか一項記載の半導体集積回路。
【請求項１０】
前記複数の信号は、前記１ビットのリセット信号と、前記データ入力信号の入出力用のクロック信号と、スキャンモードを示すスキャンモード信号とを含むことを特徴とする請求項６乃至８何れか一項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に半導体集積回路に関し、詳しくはテスト機能を備えた半導体集積回路に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）のスキャンテスト方式では、ＬＳＩの内部回路を構成する複数のフリップフロップを縦続接続してスキャンチェーンを構成し、このスキャンチェーンを介してデータ入出力することにより内部回路の試験を行う。内部回路を構成する各フリップフロップには、スキャン入力端子とスキャン出力端子とが設けられている。あるフリップフロップのスキャン出力端子は別のフリップフロップのスキャン入力端子に結合され、複数のフリップフロップのカスケード接続によりフリップフロップのチェーンを構成している。テスト動作時には、外部からのスキャン有効を指示する値の印加に応じて、スキャンパスの各スキャンフリップフロップが、クロック信号に同期してスキャン入力端子からの入力データを格納し、スキャン出力端子から格納データを出力するよう動作する。このようにしてスキャンによりＬＳＩ内部のデータの状態を取り出し、あらかじめ論理シミュレーションにより求めた期待値と取り出した値とを比較し、故障の有無や故障箇所の推定を行なう。【０００３】
スキャン動作の方式には、ＭＵＸ−ＤとＬＳＳＤ（Level Sensitive Scan Design）との２つの方式が知られている。システム動作のクロックとは独立に、マスターラッチとスレーブラッチとにそれぞれ別個のスキャン専用クロックを分配するＬＳＳＤ方式は、トランジスタ特性の製造ばらつきに強く、半導体製造プロセスが成熟していない段階でのＬＳＩ試験に向いている。【０００４】
半導体製造プロセスの立ち上げ時期においては、製造歩留まりを向上させるために、ＬＳＩの単体故障診断を実行し、故障の有無だけでなく故障原因の調査を行なうことが多い。その際、スキャンテストにより期待値と内部状態とを比較して故障箇所の推定を進めることにより、故障原因の調査を行なう。しかし、スキャン動作関連の回路において故障が発生した場合には、ＬＳＩのスキャン出力が常に固定値になる等の結果となってしまい、故障箇所の推定が困難になる。【０００５】
スキャン回路部分の故障診断については、特許文献１や特許文献２に記載されているように、値０と値１とが１つずつ交互に現れるデータをスキャンチェーンに設定し、スキャン出力を観測する方法がある。この際、値１と値０とが１つずつ交互に現れるデータをＬＳＩのスキャン入力とし、データをシフトさせてスキャンチェーンに設定しようとすると、スキャン回路が故障している場合、スキャンチェーンの途中で全てのデータが例えば値１に変更されてしまう。その結果、スキャン出力において全データが値１に固定となってしまい、故障があることについては判明するものの、故障箇所を推定することはできない。従って、故障箇所を推定するためには、スキャンシフトによりフリップフロップに初期値をセットするのではなく、各フリップフロップに直接にデータを設定し、スキャンチェーン上で値１と値０とが１つずつ交互に現れるようにする。このようにすれば、スキャン出力においては、最初は値１と値０とが１つずつ交互に現れ、途中からデータが例えば値１に固定となるので、値１に固定となる原因が存在する位置を特定することができる。しかしながら、上記のように値１と値０とが１つずつ交互に現れるデータをスキャンチェーンに設定する目的のために、特許文献１のように専用の書き込み回路を設けたのでは、回路規模や信号配線領域の増大につながり好ましくない。【０００６】
また、スキャンフリップフロップへの初期化のためのリセットを行なわずに、電源投入直後のフリップフロップの状態がランダムであることを期待して、スキャンパスを診断する方式も提案されている（特許文献１）。しかしこの方式では、不良の有無の判定はできるが、期待値が不明であるために、故障箇所を確実に推定することは困難である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−１６４８２０号公報
【特許文献２】特開平６−２４２１９０号公報
【特許文献３】特開２００４−１２３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
１つの側面では、本発明は、簡便に故障箇所を特定できるスキャン回路及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
スキャン回路は、第１の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第１のスキャンフリップフロップと、第２の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、前記複数の制御信号を受け取る複数の第２のスキャンフリップフロップとを含み、前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが直列に接続され、前記複数の制御信号は１ビットのリセット信号と初期設定以外の目的を有する制御信号とのみを含み、前記複数の制御信号を所定の論理値の組み合わせに設定することによって、前記第１のスキャンフリップフロップは前記第１の論理回路により０に初期設定され、前記第２のスキャンフリップフロップは前記第２の論理回路により１に初期設定されることを特徴とする。【００１０】
また半導体集積回路は、スキャン入力端子と、スキャン出力端子と、第１の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第１のスキャンフリップフロップと、第２の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、前記複数の制御信号を受け取る複数の第２のスキャンフリップフロップと、前記複数の第１のスキャンフリップフロップ及び前記複数の第２のスキャンフリップフロップに接続されるロジック回路とを含み、前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが前記スキャン入力端子と前記スキャン出力端子との間に直列に接続され、前記複数の制御信号は１ビットのリセット信号と初期設定以外の目的を有する制御信号とのみを含み、前記複数の制御信号を所定の論理値の組み合わせに設定することによって、前記第１のスキャンフリップフロップは前記第１の論理回路により０に初期設定され、前記第２のスキャンフリップフロップは前記第２の論理回路により１に初期設定されることを特徴とする。
【発明の効果】
【００１１】
本願開示の少なくとも１つの実施例によれば、簡便に故障箇所を特定できるスキャン回路及び半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】ＬＳＳＤ方式のスキャン機能付きフリップフロップの従来の構成の一例を示す図である。
【図２】図１のスキャンフリップフロップの動作を説明するためのタイミングチャートである。
【図３】ＬＳＳＤ方式のスキャン機能付きフリップフロップの第１の実施例の構成を示す図である。
【図４】図３に示すスキャン機能付きフリップフロップの通常動作モードにおける入力信号波形を示すタイミングチャートである。
【図５】図３に示すスキャン機能付きフリップフロップのスキャン動作モードにおける初期化動作での入出力信号波形を示すタイミングチャートである。
【図６】図３に示すスキャン機能付きフリップフロップのスキャン動作モードにおけるスキャン動作での入出力信号波形を示すタイミングチャートである。
【図７】図３に示すスキャン機能付きフリップフロップを配列したスキャンチェーンの一例を示す図である。
【図８】図７に示すスキャンチェーンと同様のスキャンチェーンを適用した半導体集積回路の構成の一例を示す図である。
【図９】図３に示す第１の論理回路及び第２の論理回路の構成の一例を示す図である
【図１０】ＬＳＳＤ方式のスキャン機能付きフリップフロップの第２の実施例の構成を示す図である。
【図１１】図１０に示すスキャン機能付きフリップフロップの各動作モードにおける入力信号波形を示すタイミングチャートである。
【図１２】ＭＵＸ−Ｄ方式のスキャン機能付きフリップフロップの実施例の構成を示す図である。
【図１３】図１２に示すスキャン機能付きフリップフロップの各動作モードにおける入力信号波形を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
図１は、ＬＳＳＤ方式のスキャン機能付きフリップフロップの従来の構成の一例を示す図である。図１に示すフリップフロップは、インバータ１１乃至１７、トランスミッションゲート２０、ＰＭＯＳトランジスタ２１乃至２３、ＮＭＯＳトランジスタ２４及び２５、ＰＭＯＳトランジスタ２６及び２７、並びにＮＭＯＳトランジスタ２８及び２９を含む。インバータ１２及び１３が、互いの出力を自らの入力とすることにより、ラッチ１８として機能する。またインバータ１４及び１５が、互いの出力を自らの入力とすることにより、ラッチ１９として機能する。トランスミッションゲート２０は、並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含み、クロック信号＋ＣＫがＨＩＧＨで且つその反転信号−ＣＫがＬＯＷのときに導通する。トランスミッションゲート２０が導通すると、データ入力＋Ｄの反転値がラッチ１８に格納される。またクロック信号ＡＣＫがＨＩＧＨで且つその反転信号−ＡＣＫがＬＯＷのときには、スキャン入力＋ＳＩの反転値がラッチ１８に格納される。
【００１４】
ＰＭＯＳトランジスタ２２のゲートには、クロック信号＋ＢＣＫの反転信号−ＢＣＫとクロック信号＋ＣＫとのＯＲ論理が印加される。またＮＭＯＳトランジスタ２５のゲートには、クロック信号＋ＢＣＫとクロック信号＋ＣＫの反転信号−ＣＫとのＡＮＤ論理が印加される。
【００１５】
図２は、図１のスキャンフリップフロップの動作を説明するためのタイミングチャートである。図２のタイミングチャートには、通常動作モードの場合の各入力信号の波形と、スキャン動作モードの場合の各入力信号の波形とが示される。図２（ａ）は＋ＣＫを示し、図２（ｂ）は＋ＡＣＫを示し、図２（ｃ）は＋ＢＣＫを示す。
【００１６】
通常動作モードにおいては、データ入力＋Ｄのデータをラッチ１８に取り込み、取り込んだデータをデータ出力＋Ｍとして出力する動作が実行される。この通常動作モードでは、クロック信号＋ＡＣＫはＬＯＷ（即ちその反転信号−ＡＣＫがＨＩＧＨ）の状態に固定され、クロック信号＋ＢＣＫはＨＩＧＨ（即ちその反転信号−ＢＣＫがＬＯＷ）の状態に固定される。この状態でクロック信号＋ＣＫをＨＩＧＨとＬＯＷとに交互に設定することにより、＋ＣＫがＨＩＧＨ（即ちその反転信号−ＣＫがＬＯＷ）のタイミングでデータ入力＋Ｄをラッチ１８に取り込み、次の＋ＣＫがＬＯＷ（即ちその反転信号−ＣＫがＨＩＧＨ）のタイミングでラッチ１８のデータがラッチ１９に転送される。ラッチ１８の格納データがデータ出力＋Ｍとして出力され、ラッチ１９の格納データがスキャン出力＋ＳＯとして出力される。
【００１７】
スキャン動作モードにおいては、スキャン入力＋ＳＩのデータをラッチ１８に取り込み、そのデータをラッチ１９に転送し、転送したデータをスキャン出力＋ＳＯから出力する動作が実行される。このスキャン動作モードでは、クロック信号＋ＣＫはＬＯＷ（即ちその反転信号−ＣＫがＨＩＧＨ）の状態に固定される。この状態で、クロック信号＋ＡＣＫとクロック信号＋ＢＣＫとを交互にＨＩＧＨに設定することにより、ラッチ１８へのデータの取り込み、及び、ラッチ１８からラッチ１９へのデータの転送を順次実行する。なおクロック信号＋ＡＣＫとクロック信号＋ＢＣＫとの両方が同時にＨＩＧＨになると、スキャン入力＋ＳＩとスキャン出力＋ＳＯとの間がスルー状態になってしまい、ラッチ内に本来の値を保持できなくなる。従って、クロック信号＋ＡＣＫとクロック信号＋ＢＣＫとの両方が同時にＨＩＧＨになることは禁止される。
【００１８】
リセット信号−ＲＳＴはシステム動作としてフリップフロップを初期化する為の制御信号であり、−ＲＳＴ＝０に設定されると、ラッチ１８は０に初期化される。即ち、ラッチ１８のインバータ１２の出力側の値が０になるように初期化される。
【００１９】
図１に示すスキャン機能付きフリップフロップでは、リセット信号によりラッチ１８を０に初期化（即ちスキャン出力＋ＳＯが０になるように初期化）することが可能である。しかしながら、前述のように、故障箇所を的確に特定するためには、スキャンチェーンに値１と値０とが交互に現れるようなデータを初期値設定できることが望ましい。
【００２０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２１】
図３は、ＬＳＳＤ方式のスキャン機能付きフリップフロップの第１の実施例の構成を示す図である。図３において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００２２】
図３（ａ）に示すスキャン機能付きフリップフロップは、値０を初期値として設定可能な回路構成を有する第１のフリップフロップである。即ち、この第１のフリップフロップでは、スキャン出力＋ＳＯの値が０になるように初期化される。このフリップフロップは、第１の論理回路（ＮＡＮＤ回路３２及びトランスミッションゲート３３）を含み、ラッチ対象であるスキャン入力信号＋ＳＩ及びデータ入力信号＋Ｄに加え、複数の制御信号（＋ＣＫ、＋ＡＣＫ、＋ＢＣＫ、−ＲＳＴ）を受け取る。＋ＣＫ、＋ＡＣＫ、及び＋ＢＣＫの反転信号については、図示を省略するが、インバータにより適宜生成すればよい。これら複数の制御信号は、１ビットのリセット信号−ＲＳＴと、初期設定以外の目的（この例ではクロック同期の目的）を有する制御信号＋ＣＫ、＋ＡＣＫ、及び＋ＢＣＫとのみを含む。より具体的には、複数の制御信号は、１ビットのリセット信号−ＲＳＴと、データ入力信号の入出力用の第１のクロック信号＋ＣＫと、スキャン入力信号の入出力用の第２及び第３のクロック信号＋ＡＣＫ及び＋ＢＣＫとを含む。これら複数の制御信号を所定の論理値の組み合わせに設定することによって、図３（ａ）の第１のスキャンフリップフロップは、第１の論理回路（ＮＡＮＤ回路３２及びトランスミッションゲート３３）により値０に初期設定される。
【００２３】
図３（ｂ）に示すスキャン機能付きフリップフロップは、値１を初期値として設定可能な回路構成を有する第２のフリップフロップである。即ち、この第２のフリップフロップでは、スキャン出力＋ＳＯの値が１になるように初期化される。このフリップフロップは、第２の論理回路（ＮＯＲ回路３４及びトランスミッションゲート３５）を含み、ラッチ対象であるスキャン入力信号＋ＳＩ及びデータ入力信号＋Ｄに加え、前述の複数の制御信号（＋ＣＫ、＋ＡＣＫ、＋ＢＣＫ、−ＲＳＴ）を受け取る。＋ＣＫ、＋ＡＣＫ、及び＋ＢＣＫの反転信号については、図示を省略するが、インバータにより適宜生成すればよい。これら複数の制御信号を所定の論理値の組み合わせに設定することによって、図３（ｂ）の第２のスキャンフリップフロップは、第２の論理回路（ＮＯＲ回路３４及びトランスミッションゲート３５）により値１に初期設定される。
【００２４】
図４は、図３（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップの通常動作モードにおける入力信号波形を示すタイミングチャートである。図２（ａ）は＋ＣＫを示し、図２（ｂ）は＋ＡＣＫを示し、図２（ｃ）は＋ＢＣＫを示す。
【００２５】
通常動作モードにおいては、データ入力＋Ｄのデータをラッチ１８に取り込み、取り込んだデータをデータ出力＋Ｍとして出力する動作が実行される。この通常動作モードでは、クロック信号＋ＡＣＫはＬＯＷ（即ちその反転信号−ＡＣＫがＨＩＧＨ）の状態に固定され、クロック信号＋ＢＣＫはＨＩＧＨ（即ちその反転信号−ＢＣＫがＬＯＷ）の状態に固定される。この状態でクロック信号＋ＣＫをＨＩＧＨとＬＯＷとに交互に設定することにより、＋ＣＫがＨＩＧＨ（即ちその反転信号−ＣＫがＬＯＷ）のタイミングでデータ入力＋Ｄをラッチ１８に取り込み、次の＋ＣＫがＬＯＷ（即ちその反転信号−ＣＫがＨＩＧＨ）のタイミングでラッチ１８のデータがラッチ１９に転送される。ラッチ１８の格納データがデータ出力＋Ｍとして出力され、ラッチ１９の格納データがスキャン出力＋ＳＯとして出力される。
【００２６】
図５は、図３（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップのスキャン動作モードにおける初期化動作での入出力信号波形を示すタイミングチャートである。図３（ａ）は＋ＣＫを示し、図３（ｂ）は＋ＡＣＫを示し、図３（ｃ）は＋ＢＣＫを示し、図３（ｄ）は図３（ａ）のフリップフロップのスキャン出力＋ＳＯを示し、図３（ｅ）は図３（ｂ）のフリップフロップのスキャン出力＋ＳＯを示す。
【００２７】
スキャン動作モードの初期化動作においては、図３（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップをそれぞれ値０及び値１に初期化する。まずスキャン動作モードでは、クロック信号＋ＣＫはＬＯＷ（即ちその反転信号−ＣＫがＨＩＧＨ）の状態に固定される。そして初期化動作においては、クロック信号＋ＡＣＫとクロック信号＋ＢＣＫとを双方共にＨＩＧＨに設定する。これにより、図３（ａ）に示すスキャン機能付きの第１のフリップフロップでは、−ＢＣＫのＬＯＷに応じたＮＡＮＤ回路３２の出力値１が、トランスミッションゲート３３を介してラッチ１８に格納される。即ち、ラッチ１８のインバータ１２の出力側の値が０になるように初期化される。クロック信号＋ＢＣＫとその反転信号−ＢＣＫがそれぞれＨＩＧＨ及びＬＯＷであるから、ラッチ１８の格納データは直ちにラッチ１９にも格納され、スキャン出力＋ＳＯは値０になる。また図３（ｂ）に示すスキャン機能付きの第２のフリップフロップでは、＋ＢＣＫのＨＩＧＨに応じたＮＯＲ回路３４の出力値０が、トランスミッションゲート３５を介してラッチ１８に格納される。即ち、ラッチ１８のインバータ１２の出力側の値が１になるように初期化される。クロック信号＋ＢＣＫとその反転信号−ＢＣＫがそれぞれＨＩＧＨ及びＬＯＷであるから、ラッチ１８の格納データは直ちにラッチ１９にも格納され、スキャン出力＋ＳＯは値１になる。このようにして、第１のフリップフロップは初期値０に設定され、第２のフリップフロップは初期値１に設定される。
【００２８】
図６は、図３（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップのスキャン動作モードにおけるスキャン動作での入出力信号波形を示すタイミングチャートである。図３（ａ）は＋ＣＫを示し、図３（ｂ）は＋ＡＣＫを示し、図３（ｃ）は＋ＢＣＫを示し、図３（ｄ）は図３（ａ）及び（ｂ）のフリップフロップのスキャン出力＋ＳＯを示す。
【００２９】
スキャン動作モードにおいては、スキャン入力＋ＳＩのデータをラッチ１８に取り込み、そのデータをラッチ１９に転送し、転送したデータをスキャン出力＋ＳＯから出力する動作が実行される。このスキャン動作モードでは、クロック信号＋ＣＫはＬＯＷ（即ちその反転信号−ＣＫがＨＩＧＨ）の状態に固定される。この状態で、クロック信号＋ＡＣＫとクロック信号＋ＢＣＫとを交互にＨＩＧＨに設定することにより、ラッチ１８へのデータの取り込み、及び、ラッチ１８からラッチ１９へのデータの転送を順次実行する。クロック信号＋ＢＣＫにＨＩＧＨパルスが現れるたびに、スキャン出力＋ＳＯのデータが新たなデータに切り替わる。
【００３０】
図７は、図３（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップを配列したスキャンチェーンの一例を示す図である。図７において、フリップフロップ４０−１及び４０−２は、図３（ａ）に示すスキャン機能付きの第１のフリップフロップであり、そのスキャン出力＋ＳＯが値０になるように初期設定される。またフリップフロップ４１−１及び４１−２は、図３（ｂ）に示すスキャン機能付きの第２のフリップフロップであり、そのスキャン出力＋ＳＯが値１になるように初期設定される。スキャンチェーンにおいては、ある段のスキャン出力＋ＳＯを次の段のスキャン入力＋ＳＩに接続するようにして、第１のスキャンフリップフロップと第２のスキャンフリップフロップとが１つずつ交互に直列に接続される。これにより、値０と値１とが１つずつ交互に現れる初期値パターンをスキャンチェーンに設定することが可能となる。なお各フリップフロップ４０−１、４０−２、４１−１、及び４１−２は、同一の複数の制御信号（＋ＣＫ、＋ＡＣＫ、＋ＢＣＫ、−ＲＳＴ）を受け取る。
【００３１】
図７の例では、第１のスキャンフリップフロップと第２のスキャンフリップフロップとが１つずつ交互に直列に接続されるが、この例は限定的であることを意図するものではない。例えば、１，０，１，１，０，１，０，１，１，０等の初期値パターンとなるように、第１のフリップフロップと第２のフリップフロップとを直列に接続することを特に妨げるものではない。
【００３２】
図８は、図７に示すスキャンチェーンと同様のスキャンチェーンを適用した半導体集積回路の構成の一例を示す図である。図８において、フリップフロップ４０−１乃至４０−４は、図３（ａ）に示すスキャン機能付きの第１のフリップフロップであり、そのスキャン出力＋ＳＯが値０になるように初期設定される。またフリップフロップ４１−１乃至４１−４は、図３（ｂ）に示すスキャン機能付きの第２のフリップフロップであり、そのスキャン出力＋ＳＯが値１になるように初期設定される。スキャンチェーンにおいては、ある段のスキャン出力＋ＳＯを次の段のスキャン入力＋ＳＩに接続するようにして、第１のスキャンフリップフロップと第２のスキャンフリップフロップとが１つずつ交互に直列に接続される。また図８に示す例では、ロジック回路４５が、フリップフロップ４０−１乃至４０−４及びフリップフロップ４１−１乃至４１−４に接続されている。具体的には、各フリップフロップのデータ入力ＤＩ及びデータ出力Ｍが、ロジック回路４５に接続されている。このようにして、図８に示すＬＳＩ４３においては、その内部の全て又は一部のフリップフロップが、スキャン機能付きのフリップフロップとして設けられ、それらスキャン機能付きのフリップフロップが直列に接続されてスキャンチェーンをなしている。
【００３３】
図５に示したように各制御信号を制御して、フリップフロップ４０−１乃至４０−４に値０を設定し、フリップフロップ４１−１乃至４１−４に値１を設定する。その後、図６に示したように各制御信号を制御することによりスキャンチェーン上でデータをシフトさせ、データ出力端子ＳＣＡＮ−ＯＵＴからデータを順次出力する。これらの出力データが、初期設定パターン通りに値０と値１とが１つずつ交互に現れるデータであれば、スキャンチェーンのスキャン回路に故障がないと推定することができる。また出力データが、最初は値０と値１とが１つずつ交互に現れるデータであるが、途中から値０又は値１に固定されたデータとなる場合、データ値固定となるデータ位置に基づいて、故障があるスキャン回路の位置を推定することができる。また値０又は値１に固定されなくとも、値０と値１とが１つずつ交互に現れる初期設定パターンとは異なるデータパターンが出力されれば、その初期設定パターンとは異なるデータの位置に基づいて、故障があるスキャン回路の位置を推定することができる。
【００３４】
図９（ａ）は、図３（ａ）に示す第１の論理回路の構成の一例を示す図である。第１の論理回路は、ＮＡＮＤ回路３２及びトランスミッションゲート３３を含むが、ＮＡＮＤ回路３２及びトランスミッションゲート３３を１つに纏めることにより、配線数の少ない小さな回路面積で同一の論理を実現することができる。図９（ａ）に示す第１の論理回路は、ＰＭＯＳトランジスタ５１乃至５３及びＮＭＯＳトランジスタ５４乃至５６を含む。図９（ａ）に示す回路構成は、ＮＡＮＤ回路３２及びトランスミッションゲート３３を別個にレイアウトする場合と比較して、配線数を少なくして、より小さな回路面積で実現することができる。
【００３５】
図９（ｂ）は、図３（ｂ）に示す第２の論理回路の構成の一例を示す図である。第２の論理回路は、ＮＯＲ回路３４及びトランスミッションゲート３５を含むが、ＮＯＲ回路３４及びトランスミッションゲート３５を１つに纏めることにより、配線数の少ない小さな回路面積で同一の論理を実現することができる。図９（ｂ）に示す第２の論理回路は、ＰＭＯＳトランジスタ６１乃至６３及びＮＭＯＳトランジスタ６４乃至６６を含む。図９（ｂ）に示す回路構成は、ＮＯＲ回路３４及びトランスミッションゲート３５を別個にレイアウトする場合と比較して、配線数を少なくして、より小さな回路面積で実現することができる。
【００３６】
図１０は、ＬＳＳＤ方式のスキャン機能付きフリップフロップの第２の実施例の構成を示す図である。図１０において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００３７】
図１０（ａ）に示すスキャン機能付きフリップフロップは、値０を初期値として設定可能な回路構成を有する第１のフリップフロップである。即ち、この第１のフリップフロップでは、スキャン出力＋ＳＯの値が０になるように初期化される。このフリップフロップは、第１の論理回路（ＰＭＯＳトランジスタ２１）を含み、ラッチ対象であるスキャン入力信号＋ＳＩ及びデータ入力信号＋Ｄに加え、複数の制御信号（＋ＣＫ、＋ＡＣＫ、＋ＢＣＫ、−ＲＳＴ）を受け取る。＋ＣＫ、＋ＡＣＫ、及び＋ＢＣＫの反転信号については、図示を省略するが、インバータにより適宜生成すればよい。これら複数の制御信号を所定の論理値の組み合わせに設定することによって、図１０（ａ）の第１のスキャンフリップフロップは、第１の論理回路（ＰＭＯＳトランジスタ２１）により値０に初期設定される。なお図１０（ａ）に示す第１のフリップフロップは、図１に示す従来のＬＳＳＤ方式のスキャン機能付きフリップフロップと同一の回路構成を有している。
【００３８】
図１０（ｂ）に示すスキャン機能付きフリップフロップは、値１を初期値として設定可能な回路構成を有する第２のフリップフロップである。即ち、この第２のフリップフロップでは、スキャン出力＋ＳＯの値が１になるように初期化される。このフリップフロップは、第１の論理回路（ＰＭＯＳトランジスタ２１）の代りに、第２の論理回路（ＰＭＯＳトランジスタ７１及び７２並びにＮＭＯＳトランジスタ７３及び７４）を含む。またこのフリップフロップは、ラッチ対象であるスキャン入力信号＋ＳＩ及びデータ入力信号＋Ｄに加え、前述の複数の制御信号（＋ＣＫ、＋ＡＣＫ、＋ＢＣＫ、−ＲＳＴ）を受け取る。＋ＣＫ、＋ＡＣＫ、及び＋ＢＣＫの反転信号については、図示を省略するが、インバータにより適宜生成すればよい。これら複数の制御信号を所定の論理値の組み合わせに設定することによって、図１０（ｂ）の第２のスキャンフリップフロップは、第２の論理回路（ＰＭＯＳトランジスタ７１及び７２並びにＮＭＯＳトランジスタ７３及び７４）により値１に初期設定される。
【００３９】
図１１は、図１０（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップの各動作モードにおける入力信号波形を示すタイミングチャートである。図１１（ａ）は＋ＣＫを示し、図１１（ｂ）は＋ＡＣＫを示し、図１１（ｃ）は＋ＢＣＫを示し、図１１（ｄ）は＋ＲＳＴを示す。
【００４０】
通常動作モードにおいては、データ入力＋Ｄのデータをラッチ１８に取り込み、取り込んだデータをデータ出力＋Ｍとして出力する動作が実行される。この通常動作モードでは、クロック信号＋ＡＣＫはＬＯＷ（即ちその反転信号−ＡＣＫがＨＩＧＨ）の状態に固定され、クロック信号＋ＢＣＫはＨＩＧＨ（即ちその反転信号−ＢＣＫがＬＯＷ）の状態に固定される。またリセット信号＋ＲＳＴはＬＯＷ（即ちその反転信号−ＲＳＴがＨＩＧＨ）の状態に固定される。この状態でクロック信号＋ＣＫをＨＩＧＨとＬＯＷとに交互に設定することにより、＋ＣＫがＨＩＧＨ（即ちその反転信号−ＣＫがＬＯＷ）のタイミングでデータ入力＋Ｄをラッチ１８に取り込み、次の＋ＣＫがＬＯＷ（即ちその反転信号−ＣＫがＨＩＧＨ）のタイミングでラッチ１８のデータがラッチ１９に転送される。ラッチ１８の格納データがデータ出力＋Ｍとして出力され、ラッチ１９の格納データがスキャン出力＋ＳＯとして出力される。
【００４１】
システム初期化動作においては、例えば図８に示すＬＳＩ４３全体をリセットする初期化動作が実行される。このシステム初期化動作では、クロック信号＋ＣＫ、＋ＡＣＫ、＋ＢＣＫは、それぞれＬＯＷ、ＬＯＷ、ＨＩＧＨの状態に固定される。この状態で、リセット信号＋ＲＳＴをＨＩＧＨ（即ちその反転信号−ＲＳＴをＬＯＷ）に設定することで、リセット動作が実行される。具体的には、図１０（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップにおいて、ラッチ１８のインバータ１２の入力側が値１になるように初期化が行われる。
【００４２】
スキャン動作モードの初期化動作においては、図１０（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップをそれぞれ値０及び値１に初期化する。まずスキャン動作モードでは、クロック信号＋ＣＫをＬＯＷ（即ちその反転信号−ＣＫをＨＩＧＨ）の状態に固定すると共に、クロック信号＋ＡＣＫをＬＯＷ（即ちその反転信号−ＡＣＫをＨＩＧＨ）の状態に固定する。そして初期化動作においては、クロック信号＋ＢＣＫをＬＯＷ（即ち−ＢＣＫをＨＩＧＨ）に設定した後に、リセット信号＋ＲＳＴをＨＩＧＨ（即ち−ＲＳＴをＬＯＷ）に設定する。その後、リセット信号＋ＲＳＴをＬＯＷ（即ち−ＲＳＴをＨＩＧＨ）に戻した後に、クロック信号＋ＢＣＫをＨＩＧＨ（即ち−ＢＣＫをＬＯＷ）に戻す。これにより、図１０（ａ）に示すスキャン機能付きの第１のフリップフロップでは、まず−ＲＳＴのＬＯＷに応じてＰＭＯＳトランジスタ２１が導通し、ラッチ１８が初期化される。即ち、ラッチ１８のインバータ１２の出力側の値が０になるように初期化される。クロック信号＋ＢＣＫとその反転信号−ＢＣＫがそれぞれＨＩＧＨ及びＬＯＷに戻ると、ラッチ１８の格納データはラッチ１９に格納され、スキャン出力＋ＳＯは値０になる。また図１０（ｂ）に示すスキャン機能付きの第２のフリップフロップでは、まず＋ＲＳＴ及び−ＢＣＫのＨＩＧＨに応じてＮＭＯＳトランジスタ７３及び７４が導通し、ラッチ１８が初期化される。即ち、ラッチ１８のインバータ１２の出力側の値が１になるように初期化される。クロック信号＋ＢＣＫとその反転信号−ＢＣＫがそれぞれＨＩＧＨ及びＬＯＷに戻ると、ラッチ１８の格納データはラッチ１９に格納され、スキャン出力＋ＳＯは値１になる。このようにして、第１のフリップフロップは初期値０に設定され、第２のフリップフロップは初期値１に設定される。
【００４３】
スキャン動作モードにおいては、スキャン入力＋ＳＩのデータをラッチ１８に取り込み、そのデータをラッチ１９に転送し、転送したデータをスキャン出力＋ＳＯから出力する動作が実行される。このスキャン動作モードでは、クロック信号＋ＣＫはＬＯＷ（即ちその反転信号−ＣＫがＨＩＧＨ）の状態に固定される。またリセット信号＋ＲＳＴはＬＯＷ（即ちその反転信号−ＲＳＴがＨＩＧＨ）の状態に固定される。この状態で、クロック信号＋ＡＣＫとクロック信号＋ＢＣＫとを交互にＨＩＧＨに設定することにより、ラッチ１８へのデータの取り込み、及び、ラッチ１８からラッチ１９へのデータの転送を順次実行する。クロック信号＋ＢＣＫにＨＩＧＨパルスが現れるたびに、スキャン出力＋ＳＯのデータが新たなデータに切り替わる。
【００４４】
図１２は、ＭＵＸ−Ｄ方式のスキャン機能付きフリップフロップの実施例の構成を示す図である。図１２（ａ）に示すフリップフロップは、ＡＮＤ回路８１及び８２、ＮＯＲ回路８３、インバータ８４乃至８９、トランスミッションゲート９２、ＰＭＯＳトランジスタ９３乃至９５、並びにＮＭＯＳトランジスタ９６及び９７を含む。また図１２（ｂ）に示すフリップフロップにおいては、図１２（ａ）に示すフリップフロップからＰＭＯＳトランジスタ９３が削除され、ＰＭＯＳトランジスタ１０１及び１０２並びにＮＭＯＳトランジスタ１０３及び１０４が追加されている。それ以外の構成については、図１２（ｂ）に示すフリップフロップは、図１２（ａ）に示すフリップフロップと同一である。
【００４５】
インバータ８４及び８５が、互いの出力を自らの入力とすることにより、ラッチ９０として機能する。またインバータ８６及び８７が、互いの出力を自らの入力とすることにより、ラッチ９１として機能する。
【００４６】
トランスミッションゲート９２は、並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含み、クロック信号＋ＣＫがＨＩＧＨ（即ちその反転信号−ＣＫがＬＯＷ）のときに導通する。トランスミッションゲート９２が導通すると、スキャンモード信号＋ＳＭがＬＯＷ（即ちその反転信号−ＳＭがＨＩＧＨ）でありスキャン動作モードではなく通常動作モードであることを示す場合、データ入力＋Ｄの反転値がラッチ９０に格納される。またスキャンモード信号＋ＳＭがＨＩＧＨ（即ちその反転信号−ＳＭがＬＯＷ）でありスキャン動作モードであることを示す場合、スキャン入力＋ＳＩの反転値がラッチ９０に格納される。その後、クロック信号＋ＣＫがＬＯＷ（即ちその反転信号−ＣＫがＨＩＧＨ）になると、ラッチ９０に格納されているデータが、ラッチ９１に転送される。
【００４７】
図１２（ａ）に示すスキャン機能付きフリップフロップは、値０を初期値として設定可能な回路構成を有する第１のフリップフロップである。即ち、この第１のフリップフロップでは、スキャン出力＋ＳＯの値が０になるように初期化される。このフリップフロップは、第１の論理回路（ＰＭＯＳトランジスタ９３）を含み、ラッチ対象であるスキャン入力信号＋ＳＩ及びデータ入力信号＋Ｄに加え、複数の制御信号（＋ＣＫ、＋ＳＭ、−ＲＳＴ）を受け取る。＋ＣＫ、＋ＳＭ、及び−ＲＳＴの反転信号については、図示を省略するが、インバータにより適宜生成すればよい。これら複数の制御信号は、１ビットのリセット信号−ＲＳＴと、初期設定以外の目的（この例ではクロック同期の目的及びスキャンモード指定の目的）を有する制御信号＋ＣＫ及び＋ＳＭとのみを含む。より具体的には、複数の制御信号は、１ビットのリセット信号−ＲＳＴと、データ入力信号の入出力用のクロック信号＋ＣＫと、スキャンモードを示すスキャンモード信号＋ＳＭである。これら複数の制御信号を所定の論理値の組み合わせに設定することによって、図１２（ａ）の第１のスキャンフリップフロップは、第１の論理回路（ＰＭＯＳトランジスタ９３）により値０に初期設定される。
【００４８】
図１２（ｂ）に示すスキャン機能付きフリップフロップは、値１を初期値として設定可能な回路構成を有する第２のフリップフロップである。即ち、この第２のフリップフロップでは、スキャン出力＋ＳＯの値が１になるように初期化される。このフリップフロップは、第１の論理回路（ＰＭＯＳトランジスタ９３）の代りに、第２の論理回路（ＰＭＯＳトランジスタ１０１及び１０２並びにＮＭＯＳトランジスタ１０３及び１０４）を含む。またこのフリップフロップは、ラッチ対象であるスキャン入力信号＋ＳＩ及びデータ入力信号＋Ｄに加え、前述の複数の制御信号（＋ＣＫ、＋ＳＭ、−ＲＳＴ）を受け取る。＋ＣＫ、＋ＳＭ、及び−ＲＳＴの反転信号については、図示を省略するが、インバータにより適宜生成すればよい。これら複数の制御信号を所定の論理値の組み合わせに設定することによって、図１２（ｂ）の第２のスキャンフリップフロップは、第２の論理回路（ＰＭＯＳトランジスタ１０１及び１０２並びにＮＭＯＳトランジスタ１０３及び１０４）により値１に初期設定される。
【００４９】
図１３は、図１２（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップの各動作モードにおける入力信号波形を示すタイミングチャートである。図１３（ａ）は＋ＣＫを示し、図１３（ｂ）は＋ＳＭを示し、図１３（ｃ）は＋ＲＳＴを示す。
【００５０】
通常動作モードにおいては、データ入力＋Ｄのデータをラッチ９０に取り込み、取り込んだデータをデータ出力＋Ｍとして出力する動作が実行される。この通常動作モードでは、スキャンモード信号＋ＳＭはＬＯＷ（即ちその反転信号−ＳＭがＨＩＧＨ）の状態に固定され、リセット信号＋ＲＳＴはＬＯＷ（即ちその反転信号−ＲＳＴがＨＩＧＨ）の状態に固定される。この状態でクロック信号＋ＣＫをＨＩＧＨとＬＯＷとに交互に設定することにより、＋ＣＫがＨＩＧＨ（即ちその反転信号−ＣＫがＬＯＷ）のタイミングでデータ入力＋Ｄをラッチ９０に取り込み、次の＋ＣＫがＬＯＷ（即ちその反転信号−ＣＫがＨＩＧＨ）のタイミングでラッチ９０のデータがラッチ９１に転送される。ラッチ９０の格納データがデータ出力＋Ｍとして出力され、ラッチ９１の格納データがスキャン出力＋ＳＯとして出力される。
【００５１】
システム初期化動作においては、例えば図８に示すＬＳＩ４３全体をリセットする初期化動作が実行される。このシステム初期化動作では、クロック信号＋ＣＫ及びスキャンモード信号＋ＳＭは、それぞれＬＯＷの状態に固定される。この状態で、リセット信号＋ＲＳＴをＨＩＧＨ（即ちその反転信号−ＲＳＴをＬＯＷ）に設定することで、リセット動作が実行される。具体的には、図１２（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップにおいて、ラッチ９０のインバータ８４の入力側が値１になるように初期化が行われる。
【００５２】
スキャン動作モードの初期化動作においては、図１２（ａ）及び（ｂ）に示すスキャン機能付きフリップフロップをそれぞれ値０及び値１に初期化する。まずスキャン動作モードでは、クロック信号＋ＣＫをＬＯＷ（即ちその反転信号−ＣＫをＨＩＧＨ）の状態に固定する。そして初期化動作においては、スキャンモード信号＋ＳＭをＨＩＧＨ（即ち−ＳＭをＬＯＷ）に設定した後に、リセット信号＋ＲＳＴをＨＩＧＨ（即ち−ＲＳＴをＬＯＷ）に設定する。その後、リセット信号＋ＲＳＴをＬＯＷ（即ち−ＲＳＴをＨＩＧＨ）に戻した後に、スキャンモード信号＋ＳＭをＬＯＷ（即ち−ＳＭをＨＩＧＨ）に戻す。これにより、図１２（ａ）に示すスキャン機能付きの第１のフリップフロップでは、まず−ＲＳＴのＬＯＷに応じてＰＭＯＳトランジスタ９３が導通し、ラッチ９０が初期化される。即ち、ラッチ９０のインバータ８４の出力側の値が０になるように初期化される。クロック信号＋ＣＫとその反転信号−ＣＫがそれぞれＬＯＷ及びＨＩＧＨであるから、ラッチ９０の格納データは直ちにラッチ９１にも格納され、スキャン出力＋ＳＯは値０になる。また図１２（ｂ）に示すスキャン機能付きの第２のフリップフロップでは、＋ＲＳＴ及び＋ＳＭのＨＩＧＨに応じてＮＭＯＳトランジスタ１０３及び１０４が導通し、ラッチ９０が初期化される。即ち、ラッチ９０のインバータ８４の出力側の値が１になるように初期化される。クロック信号＋ＣＫとその反転信号−ＣＫがそれぞれＬＯＷ及びＨＩＧＨであるから、ラッチ９０の格納データは直ちにラッチ９１にも格納され、スキャン出力＋ＳＯは値１になる。このようにして、第１のフリップフロップは初期値０に設定され、第２のフリップフロップは初期値１に設定される。
【００５３】
スキャン動作モードにおいては、スキャン入力＋ＳＩのデータをラッチ９０に取り込み、そのデータをラッチ９１に転送し、転送したデータをスキャン出力＋ＳＯから出力する動作が実行される。このスキャン動作モードでは、スキャンモード信号＋ＳＭはＨＩＧＨ（即ちその反転信号−ＳＭがＬＯＷ）の状態に固定される。またリセット信号＋ＲＳＴはＬＯＷ（即ちその反転信号−ＲＳＴがＨＩＧＨ）の状態に固定される。この状態において、クロック信号＋ＣＫをＨＩＧＨとＬＯＷとに交互に繰り返し設定することにより、ラッチ９０へのデータの取り込み、及び、ラッチ９０からラッチ９１へのデータの転送を順次実行する。
【００５４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５５】
上記実施例では、ＬＳＳＤ方式とＭＵＸ−Ｄ方式とについて、値０と値１とに別個に初期値を設定可能なフリップフロップの回路構成を説明したが、本願発明は、ＬＳＳＤ方式又はＭＵＸ−Ｄ方式に限定されるものではない。如何なる方式であっても、フリップフロップに供給される複数の制御信号が、１ビットのリセット信号と初期設定以外の目的を有する制御信号とのみを含む構成に対して、本願に開示の技術を適用してよい。即ち、値０に初期値設定するための第１の論理回路と値１に初期値設定するための第２の論理回路との何れかを設け、複数の制御信号を所定の論理値の組み合わせに設定することにより、第１の論理回路又は第２の論理回路により初期値設定を行えばよい。なお本願開示の技術は、所定のスキャンテスト方式のフリップフロップがあるときに、当該フリップフロップへ供給する制御信号として、当該所定の方式において使用されている既存の制御信号のみを用いて、値０と値１とに別個に初期値を設定可能にするものである。
【符号の説明】
【００５６】
１１〜１７  インバータ
１８，１９  ラッチ
２０  トランスミッションゲート
２１〜２３  ＰＭＯＳトランジスタ
２４，２５  ＮＭＯＳトランジスタ
２６，２７  ＰＭＯＳトランジスタ
２８，２９  ＮＭＯＳトランジスタ
４０−１〜４０−４  第１のフリップフロップ
４１−１〜４１−４  第２のフリップフロップ
４３  ＬＳＩ
４５  ロジック回路
【図１】
2013084364.tif 000003
【図２】
2013084364.tif 000004
【図３】
2013084364.tif 000005
【図４】
2013084364.tif 000006
【図５】
2013084364.tif 000007
【図６】
2013084364.tif 000008
【図７】
2013084364.tif 000009
【図８】
2013084364.tif 000010
【図９】
2013084364.tif 000011
【図１０】
2013084364.tif 000012
【図１１】
2013084364.tif 000013
【図１２】
2013084364.tif 000014
【図１３】
2013084364.tif 000015
【手続補正書】
【提出日】平成26年6月5日(2014.6.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第１のスキャンフリップフロップと、
第２の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、前記複数の制御信号を受け取る複数の第２のスキャンフリップフロップと、
を含み、前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが直列に接続され、前記複数の制御信号は１ビットのリセット信号と初期設定以外の目的を有するスキャン制御信号とのみを含み、前記複数の制御信号を所定の論理値の組み合わせに設定することによって、前記スキャン制御信号が第１の値に設定されていると、前記第１及び第２のスキャンフリップフロップの初期値がそれぞれ前記第１及び第２の論理回路により互いに異なる第１の初期値に設定され、前記スキャン制御信号が第２の値に設定されていると、前記第１及び第２のスキャンフリップフロップの初期値がそれぞれ前記第１及び第２の論理回路により前記第１の初期値とは異なる所定の第２の初期値に設定されることを特徴とするスキャン回路。
【請求項２】
前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが１つずつ交互に直列に接続されることを特徴とする請求項１記載のスキャン回路。
【請求項３】
前記複数の制御信号は、ＭＵＸ−Ｄ方式又はＬＳＳＤ方式で用いる信号であることを特徴とする請求項１又は２記載のスキャン回路。
【請求項４】
前記複数の制御信号は、前記１ビットのリセット信号と、前記データ入力信号の入出力用の第１のクロック信号と、前記スキャン入力信号の入出力用の第２及び第３のクロック信号とを含むことを特徴とする請求項１乃至３何れか一項記載のスキャン回路。
【請求項５】
前記複数の信号は、前記１ビットのリセット信号と、前記データ入力信号の入出力用のクロック信号と、スキャンモードを示すスキャンモード信号とを含むことを特徴とする請求項１乃至３何れか一項記載のスキャン回路。
【請求項６】
スキャン入力端子と、
スキャン出力端子と、
第１の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第１のスキャンフリップフロップと、
第２の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、前記複数の制御信号を受け取る複数の第２のスキャンフリップフロップと、
前記複数の第１のスキャンフリップフロップ及び前記複数の第２のスキャンフリップフロップに接続されるロジック回路と、
を含み、前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが前記スキャン入力端子と前記スキャン出力端子との間に直列に接続され、前記複数の制御信号は１ビットのリセット信号と初期設定以外の目的を有するスキャン制御信号とのみを含み、前記複数の制御信号を所定の論理値の組み合わせに設定することによって、前記スキャン制御信号が第１の値に設定されていると、前記第１及び第２のスキャンフリップフロップの初期値がそれぞれ前記第１及び第２の論理回路により互いに異なる第１の初期値に設定され、前記スキャン制御信号が第２の値に設定されていると、前記第１及び第２のスキャンフリップフロップの初期値がそれぞれ前記第１及び第２の論理回路により前記第１の初期値とは異なる所定の第２の初期値に設定されることを特徴とする半導体集積回路。
【請求項７】
前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが１つずつ交互に直列に接続されることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記複数の制御信号は、ＭＵＸ−Ｄ方式又はＬＳＳＤ方式で用いる信号であることを特徴とする請求項６又は７記載の半導体集積回路。
【請求項９】
前記複数の制御信号は、前記１ビットのリセット信号と、前記データ入力信号の入出力用の第１のクロック信号と、前記スキャン入力信号の入出力用の第２及び第３のクロック信号とを含むことを特徴とする請求項６乃至８何れか一項記載の半導体集積回路。
【請求項１０】
前記複数の信号は、前記１ビットのリセット信号と、前記データ入力信号の入出力用のクロック信号と、スキャンモードを示すスキャンモード信号とを含むことを特徴とする請求項６乃至８何れか一項記載の半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
スキャン回路は、第１の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第１のスキャンフリップフロップと、第２の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、前記複数の制御信号を受け取る複数の第２のスキャンフリップフロップとを含み、前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが直列に接続され、前記複数の制御信号は１ビットのリセット信号と初期設定以外の目的を有するスキャン制御信号とのみを含み、前記複数の制御信号を所定の論理値の組み合わせに設定することによって、前記スキャン制御信号が第１の値に設定されていると、前記第１及び第２のスキャンフリップフロップの初期値がそれぞれ前記第１及び第２の論理回路により互いに異なる第１の初期値に設定され、前記スキャン制御信号が第２の値に設定されていると、前記第１及び第２のスキャンフリップフロップの初期値がそれぞれ前記第１及び第２の論理回路により前記第１の初期値とは異なる所定の第２の初期値に設定されることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また半導体集積回路は、スキャン入力端子と、スキャン出力端子と、第１の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、複数の制御信号を受け取る複数の第１のスキャンフリップフロップと、第２の論理回路を含み、ラッチ対象であるスキャン入力信号及びデータ入力信号に加え、前記複数の制御信号を受け取る複数の第２のスキャンフリップフロップと、前記複数の第１のスキャンフリップフロップ及び前記複数の第２のスキャンフリップフロップに接続されるロジック回路とを含み、前記第１のスキャンフリップフロップと前記第２のスキャンフリップフロップとが前記スキャン入力端子と前記スキャン出力端子との間に直列に接続され、前記複数の制御信号は１ビットのリセット信号と初期設定以外の目的を有するスキャン制御信号とのみを含み、前記複数の制御信号を所定の論理値の組み合わせに設定することによって、前記スキャン制御信号が第１の値に設定されていると、前記第１及び第２のスキャンフリップフロップの初期値がそれぞれ前記第１及び第２の論理回路により互いに異なる第１の初期値に設定され、前記スキャン制御信号が第２の値に設定されていると、前記第１及び第２のスキャンフリップフロップの初期値がそれぞれ前記第１及び第２の論理回路により前記第１の初期値とは異なる所定の第２の初期値に設定されることを特徴とする。
【国際調査報告】
2013084364.tif 000016
2013084364.tif 000017