(57)【要約】【課題】ＮＭＯＳＦＥＴのＮｉＳｉにＡｌを添加してショットキ接触のバリアハイトを低減するメリットを生じさせると共に、ＰＭＯＳＦＥＴにおいてデメリットの発生を抑制した、ＮｉＳｉ層を有する半導体装置およびその製造方法を提供する【解決手段】シリコン基板に複数の活性領域を画定する素子分離領域を形成し、複数の活性領域の少なくとも１つにｐ型ウェルを形成し、ｐ型ウェルを横断してｎ型ＭＯＳトランジスタのゲート電極を形成し、ｎ型ＭＯＳトランジスタのゲート電極両側のｐ型ウェルにｎ型不純物をイオン注入してｎ型エクステンション領域を形成し、ｎ型ＭＯＳトランジスタのゲート電極側壁上にサイドウォールを形成し、サイドウォール外側のｐ型ウェル中にｎ型不純物をイオン注入してｎ型ソース／ドレイン領域を形成し、ｎ型ソース／ドレイン領域表層部にニッケルシリサイド層を形成し、ニッケルシリサイド層の表層部にＡｌをイオン注入する。
2009157042.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板中において、素子分離領域によって画定されたｐ型ウェルと、
前記ｐ型ウェルを横断する、ゲート絶縁膜を介して形成されたｎ型ＭＯＳトランジスタのゲート電極と、
前記ゲート電極両側の前記ｐ型ウェル中に形成されたｎ型エクステンション領域と、
前記ゲート電極側壁上に形成されたｎ型ＭＯＳトランジスタのサイドウォールと、
前記サイドウォール外側の前記ｐ型ウェル中に形成されたｎ型ソース／ドレイン領域と、
前記ｎ型ソース／ドレイン領域表層部にＡｌ含有ニッケルシリサイドで形成され、表面でのＡｌ濃度が１ａｔｍ％以上であり、シリコンとの界面におけるＡｌ濃度が０．５ａｔｍ％未満であるｎ型ＭＯＳトランジスタのシリサイド層と、
前記シリコン基板を覆う絶縁膜と、
前記絶縁膜を貫通し、前記シリサイド層表面に接触する導電性プラグと、
を有する半導体装置。
【請求項２】
Ａｌを含まないニッケルシリサイドとｎ型シリコンとの間のショットキ接触と比べ、前記シリサイド層と前記ｎ型ソース／ドレイン領域とのショットキ接触が、電子にとって低減されたバリアハイトを有する請求項１記載の半導体装置。
【請求項３】
前記シリサイド層中のＡｌ濃度が、深さ１０ｎｍにおいて表面でのＡｌ濃度の１／５未満となる請求項１記載の半導体装置。
【請求項４】
前記サイドウォール中のＡｌ濃度が、上面から深さ３０ｎｍで上面のＡｌ濃度の１桁以上低濃度となる請求項１記載の半導体装置。
【請求項５】
前記サイドウォール表面のＡｌ濃度が、上面から側面下方に向け１桁以上減少する請求項１記載の半導体装置。
【請求項６】
前記シリサイド層中の深さ方向のＡｌ濃度分布が、前記シリサイド層各所で一様である請求項１記載の半導体装置。
【請求項７】
前記シリコン基板中において、素子分離領域によって画定されたｎ型ウェルと、
前記ｎ型ウェルを横断する、ゲート絶縁膜を介して形成されたｐ型ＭＯＳトランジスタのゲート電極と、
前記ｐ型ＭＯＳトランジスタのゲート電極両側の前記ｎ型ウェル中に形成されたｐ型エクステンション領域と、
前記ｐ型ＭＯＳトランジスタのゲート電極側壁上に形成されたｐ型ＭＯＳトランジスタのサイドウォールと、
前記ｐ型ＭＯＳトランジスタのサイドウォール外側の前記ｎ型ウェル中に形成されたｐ型ソース／ドレイン領域と、
前記ｐ型ソース／ドレイン領域表層部にＡｌを含まないニッケルシリサイドで形成されたｐ型ＭＯＳトランジスタのシリサイド層と、
を更に有する請求項１記載の半導体装置。
【請求項８】
前記ｎ型ＭＯＳトランジスタのシリサイド層、ｐ型ＭＯＳトランジスタのシリサイド層は、Ｐｔも含む請求項７記載の半導体装置。
【請求項９】
前記ｎ型ＭＯＳトランジスタのシリサイド層中において、Ｐｔ濃度の深さ１０ｎｍの値／表層部の値は、Ａｌ濃度の深さ１０ｎｍの値／表層部の値より大きい請求項８記載の半導体装置。
【請求項１０】
前記絶縁膜が、前記ｐ型ウェルを覆う引張応力膜と、前記ｎ型ウェルを覆う圧縮応力膜とを含む請求項７記載の半導体装置。
【請求項１１】
シリコン基板に複数の活性領域を画定する素子分離領域を形成する工程と、
前記複数の活性領域の少なくとも１つにｐ型不純物を添加し、ｐ型ウェルとする工程と、
前記ｐ型ウェルを横断して、ゲート絶縁膜を介してｎ型ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極両側の前記ｐ型ウェルにｎ型不純物をイオン注入し、ｎ型エクステンション領域を形成する工程と、
前記ゲート電極側壁上にｎ型ＭＯＳトランジスタのサイドウォールを形成する工程と、
前記ｎ型ＭＯＳトランジスタのサイドウォール外側の前記ｐ型ウェル中にｎ型不純物をイオン注入し、ｎ型ソース／ドレイン領域を形成する工程と、
前記ｎ型ソース／ドレイン領域表層部にニッケルシリサイド層を形成する工程と、
前記ｎ型ソース／ドレイン領域に向けてＡｌをイオン注入し、前記ニッケルシリサイド層表層部にＡｌを添加する工程と、
を含む半導体装置の製造方法。
【請求項１２】
前記ニッケルシリサイド層を形成する工程が、
前記シリコン基板上にニッケル層を堆積する工程と、
アニール処理により、シリコン表面上の前記ニッケル層と下地シリコンとのシリサイド反応を生じさせ、シリサイド層を形成する工程と、
未反応ニッケル層をエッチング除去する工程と、
を含む請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記ニッケル層、ニッケルシリサイド層がＰｔを含む請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記ニッケルシリサイド層表層部にＡｌを添加する工程後の前記ニッケルシリサイド層中のＰｔ濃度の深さ１０ｎｍの値／表層部の値は、Ａｌ濃度の深さ１０ｎｍの値／表層部の値より大きい請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記ニッケルシリサイド層表層部にＡｌを添加する工程が、前記シリサイド層中の表面でのＡｌ濃度が１ａｔｍ％以上であり、シリコンとの界面におけるＡｌ濃度が０．５ａｔｍ％未満となる条件でイオン注入を行う請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記複数の活性領域の他の少なくとも１つにｎ型不純物を添加し、ｎ型ウェルとする工程と、
前記ｎ型ウェルの中間位置を横断して、ゲート絶縁膜を介してｐ型ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ｐ型ＭＯＳトランジスタのゲート電極両側の前記ｎ型ウェルにｐ型不純物をイオン注入し、ｐ型エクステンション領域を形成する工程と、
前記ｎ型ＭＯＳトランジスタのサイドウォールを形成する工程と同時に、前記ｐ型ＭＯＳトランジスタのゲート電極側壁上にｐ型ＭＯＳトランジスタのサイドウォールを形成する工程と、
前記ｐ型ＭＯＳトランジスタのサイドウォール外側の前記ｎ型ウェル中にｐ型不純物をイオン注入し、ｐ型ソース／ドレイン領域を形成する工程と、
前記ｎ型ソース／ドレイン領域表層部にニッケルシリサイド層を形成する工程と同時に、前記ｐ型ソース／ドレイン領域表層部にニッケルシリサイド層を形成する工程と、
前記ニッケルシリサイド層表層部にＡｌを添加する工程の前に、前記ｎ型ウェルをマスクするハードマスク層を形成する工程と、
を更に含み、前記ニッケルシリサイド層表層部にＡｌを添加する工程は前記ハードマスク層をマスクとしてＡｌをイオン注入する請求項１１記載の半導体装置の製造方法。
【請求項１７】
前記ニッケルシリサイド層表層部にＡｌを添加する工程の後、前記ハードマスク層を除去する請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記ハードマスク層は、圧縮応力を有する圧縮応力絶縁膜である請求項１６記載の半導体装置の製造方法。
【請求項１９】
前記ニッケルシリサイド層表層部にＡｌを添加する工程の後、前記シリコン基板上に引張応力を有する引張応力絶縁膜を堆積する工程と、
前記ｐ型ウェル上の前記引張応力絶縁膜を除去する工程と、
を更に含む請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記圧縮応力絶縁膜と前記引張応力絶縁膜とが、異なる成膜条件で形成した窒化シリコン膜である請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特にシリサイド領域を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのソース／ドレイン領域やポリシリコンゲート電極などの半導体領域に、低抵抗接触を作成するためにシリサイド層を形成することが行われている。シリサイドを形成する金属としては、チタン、タングステン、モリブデン、コバルト、ニッケルなどが用いられる。また、合金のシリサイドも研究されている。なかでもニッケルシリサイドは、微細なゲート電極の場合であってもゲート電極の抵抗が安定する等の利点を有することから、大きな注目を集めている。【０００３】
Ｐｔ等の耐熱性を向上する金属が添加されたニッケルシリサイドは、ＮｉとＰｔ等の金属との合金より成るＮｉ合金膜を用いたシリサイド化プロセスにより形成される。【０００４】
Ｎｉ合金膜を用いたシリサイド化プロセスでは、まず、ゲート電極上、ソース／ドレイン拡散層上に、Ｎｉ合金膜を堆積する。次いで、必要に応じて、Ｎｉ合金膜上に、窒化チタン（ＴｉＮ）膜等より成る保護膜を堆積する。【０００５】
次いで、シリサイド化のための第１回目の熱処理として、３００℃以下の比較的低温の熱処理を行い、ゲート電極上、ソース／ドレイン拡散層上に、Ｎｉ合金とＳｉとの組成比が２：１のシリサイド（（Ｎｉ合金）２Ｓｉ）膜を形成する。【０００６】
次いで、ウェットエッチングにより、保護膜及びＮｉ合金膜の未反応部分を選択的に除去する。シリサイド化のための第２回目の熱処理として、３００〜４００℃の比較的高温の熱処理を行い、ゲート電極上、ソース／ドレイン拡散層上に、低抵抗なニッケル合金モノシリサイド膜を形成する。【０００７】
Ａｐｐｌｉｅｄ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ ７３（１９９３）１９７は、Ｎｉに５％のＰｔを混合した希釈Ｎｉ９５Ｐｔ５合金のシリサイド反応について報告している。先ず、合金から下方のＳｉにＮｉが偏析し、合金−Ｓｉ界面にＮｉ２Ｓｉを形成する。この段階ではＰｔは殆ど合金中に残る。Ｎｉの供給により、合金中のシリサイドに近い部分は、Ｎｉが抜けて次第にＰｔリッチのゾーンになる。全Ｎｉが反応すると、Ｐｔの一部がＮｉ２Ｓｉ中に拡散するようになり、Ｓｉ表面に達し、そこに累積し、シリサイドを形成する。その後、Ｎｉ２ＳｉがＮｉＳｉに変換され、Ｐｔはシリサイド−Ｓｉ界面から外側表面に移動する傾向を持つ。高温でさらにアニールすると、Ｐｔは再分布する。【０００８】
Ｊ.  Ａｐｐｌ. Ｐｈｙｓ., ８４（１９９８）２５８３は、ニッケルシリサイド中にプラチナ（Ｐｔ）を添加することにより耐熱性が向上することを報告している。【０００９】
特開２００８−７８５５９号は、Ｓｉ基板上にＮｉ−Ｐｔ合金層をスパッタリングで形成し、Ｎｉ２Ｓｉを生じる２４０℃の温度で１次熱処理を行なって、Ｎｉ−Ｐｔ合金とＳｉとのシリサイド反応を生じさせ、未反応Ｎｉ−Ｐｔ合金層を除去した後、ニッケルプラチナモノシリサイドに変換する２次熱処理を４００℃で行ない、Ｐｔを用いない場合と較べ、薬液耐性が向上し、面荒れが抑制されることを報告している。表面がＰｔリッチなＮｉ−Ｐｔ合金のシリサイドが形成されると解析している。【００１０】
特開２００８−１１８０８８号は、Ｎｉ−Ｐｔ膜と下地シリコン表面とを反応させる１次熱処理を３００℃以下の比較的低温で行なった後、過酸化水素を含む７１℃以上の薬液で未反応部分を選択的に除去すると共に、Ｎｉ−Ｐｔ−Ｓｉ膜の表面に酸化膜を形成し、その後３００℃〜４００℃の比較的高温で２次熱処理を行ないニッケル合金モノシリサイド膜を形成することを提案する。【００１１】
特開２００７−３２４１８７号は、Ｓｉ表面上にＡｌ膜を堆積した後、Ｎｉ膜を堆積し、熱処理を行なうことでＡｌ含有Ｎｉシリサイド層を形成し、その後例えば６５０℃で熱処理すると、Ａｌは主にＮｉシリサイド層の最表面部に分布することを報告している。ｎ型Ｓｉ層上のＮｉシリサイド層の耐熱性は、ｐ型Ｓｉ層上のＮｉシリサイド層の耐熱性より約１００℃低いが、Ａｌを含むＮｉシリサイド層は、ｎ型Ｓｉ層、ｐ型Ｓｉ層に対して、同程度の耐熱性を示すと報告する。
【発明の開示】
【００１２】
Ｓｉデバイスにおける添加物を含むＮｉシリサイド（ＮｉＳｉ）の特性は、未だ十分解明されていない。ＮｉＳｉは、スパイク状に成長する可能性があると言われている。スパイク先端が接合面に近づけば、接合リーク電流が増大するであろう。
【００１３】
Ｓｉ表面上でＮｉＳｉ層はショットキ接触を形成する。ＮｉＳｉにＡｌを添加すると、ショットキ接触のバリアハイトが低減すると言われている。ＮｉＳｉにＰｔを添加すると、耐熱性、耐薬液性が向上すると言われている。
【００１４】
本発明の目的は、ＮｉＳｉを含むシリサイド層を有し、デバイス特性の優れた半導体装置およびその製造方法を提供することである。
【００１５】
本発明の他の目的は、ＮｉＳｉにＡｌを添加してショットキ接触のバリアハイトを低減するメリットを生じさせると共に、デメリットの発生を抑制した、ニッケルシリサイド層を有する半導体装置およびその製造方法を提供することである。
【００１６】
本発明の１観点によれば、
シリコン基板と、
前記シリコン基板中において、素子分離領域によって画定されたｐ型ウェルと、
前記ｐ型ウェルを横断する、ゲート絶縁膜を介して形成されたｎ型ＭＯＳトランジスタのゲート電極と、
前記ゲート電極両側の前記ｐ型ウェル中に形成されたｎ型エクステンション領域と、
前記ゲート電極側壁上に形成されたｎ型ＭＯＳトランジスタのサイドウォールと、
前記サイドウォール外側の前記ｐ型ウェル中に形成されたｎ型ソース／ドレイン領域と、
前記ｎ型ソース／ドレイン領域表層部にＡｌ含有ニッケルシリサイドで形成され、表面でのＡｌ濃度が１ａｔｍ％以上であり、シリコンとの界面におけるＡｌ濃度が０．５ａｔｍ％未満であるｎ型ＭＯＳトランジスタのシリサイド層と、
前記シリコン基板を覆う絶縁膜と、
前記絶縁膜を貫通し、前記シリサイド層表面に接触する導電性プラグと、
を有する半導体装置
が提供される。
【００１７】
本発明の他の観点によれば、
シリコン基板に複数の活性領域を画定する素子分離領域を形成する工程と、
前記複数の活性領域の少なくとも１つにｐ型不純物を添加し、ｐ型ウェルとする工程と、
前記ｐ型ウェルを横断して、ゲート絶縁膜を介してｎ型ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極両側の前記ｐ型ウェルにｎ型不純物をイオン注入し、ｎ型エクステンション領域を形成する工程と、
前記ゲート電極側壁上にｎ型ＭＯＳトランジスタのサイドウォールを形成する工程と、
前記ｎ型ＭＯＳトランジスタのサイドウォール外側の前記ｐ型ウェル中にｎ型不純物をイオン注入し、ｎ型ソース／ドレイン領域を形成する工程と、
前記ｎ型ソース／ドレイン領域表層部にニッケルシリサイド層を形成する工程と、
前記ｎ型ソース／ドレイン領域に向けてＡｌをイオン注入し、前記ニッケルシリサイド層表層部にＡｌを添加する工程と、
を含む半導体装置の製造方法
が提供される。
【００１８】
ＮＭＯＳトランジスタの接合リーク電流、コンタクト抵抗が減少し、ＮＭＯＳトランジスタのデバイス特性が向上する。
【００１９】
ＰＭＯＳトランジスタのシリサイド層には、Ａｌを添加しないことにより、Ａｌ添加による悪影響を回避できる。
【図面の簡単な説明】
【００２０】
【図１】図１Ａ−１Ｄは、ＣＭＯＳ半導体装置の製造工程を示すシリコン基板の断面図である。
【図２】図２Ａ，２Ｂは、ソース／ドレイン領域の深さ方向のＥＤＸ分析結果を示すグラフである。図２Ｃ，２Ｄはサイドウォールの深さ方向のＥＤＸ結果を示すグラフ、及びサイドウォールの電子顕微鏡写真である。
【図３】図３Ａ，３Ｂは，ゲートピッチに対するソース／ドレイン領域の接合リーク電流の関係を示すグラフ、及び接合リーク電流の累積度数（確率）を示すグラフである。図３Ｃ，３Ｄはソース／ドレイン領域の２箇所におけるシリサイド領域のコンタクト抵抗の累積度数（確率）を示すグラフである。
【図４】図４Ａ，４Ｂはゲート長に対する閾値電圧とオフ電流の関係を示すグラフである。
【図５】図５は、ゲート電圧に対するドレイン電流の変化を示すグラフである。
【図６】図６は、ゲート長に対するオン電流の分布を示すグラフである。
【図７】図７Ａは、表面キャリア密度（Ｎｓ）に対する実効移動度の関係を示すグラフ、図７Ｂはゲート長に対するチャネル抵抗の関係を示すグラフ、図７Ｃはオン電流とオフ電流の関係を示すグラフである。
【図８】図８Ａはゲート長に対する閾値電圧の関係を示すグラフ、図８Ｂはオン電流とオフ電流の関係を示すグラフである。
【図９】図９Ａ−９Ｄは、ＮＭＯＳトランジスタのシリサイド領域にのみＡｌを導入する実施例を示すシリコン基板の断面図である。
【図１０】図１０Ａ−１０Ｃは、コンタクトエッチストッパの張替えを利用して、ＮＭＯＳトランジスタのシリサイド領域にのみＡｌを導入する実施例を示すシリコン基板の断面図である。
【発明を実施するための最良の形態】
【００２１】
本発明者はニッケルシリサイドにＡｌを添加して、ショットキバリアを積極的に調整することを考察した。実際にサンプルを作成して測定を行なうことにより、Ｎｉシリサイド層にＡｌを添加することによる影響を調べた。以下、実験に用いたサンプルの製造工程を説明する。【００２２】
図１Ａに示すように、シリコン基板１１にＣＭＯＳトランジスタ構造を作成した。シリコン基板の面方位は（１１０）である。シリコン基板１１に深さ３００ｎｍ程度のシャロートレンチアイソレーションによる素子分離領域ＳＴＩを形成し、活性領域ＡＲ１，ＡＲ２を画定する。活性領域ＡＲ１にｐ型不純物をイオン注入してｐ型ウェルＰＷを形成し、活性領域ＡＲ２にｎ型不純物をイオン注入してｎ型ウェルＮＷを形成する。【００２３】
活性領域表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５の上に多結晶シリコン層を堆積し、レジストパターンを用いて多結晶シリコン層をパターニングしてゲート電極Ｇｎ、Ｇｐを形成する。ゲート長依存性も測定するため、サンプルのゲート長は主に３０ｎｍ程度から１００ｎｍ程度まで変化させた。移動度測定用にはゲート長１μｍ程度のＭＯＳトランジスタも作成した。【００２４】
ゲート電極をマスクとして両側の活性領域にウェルと逆導電型の不純物をイオン注入し、エクステンション領域２１ｎ、２１ｐを形成する。例えば、ｐ型ウェルＰＷにおいては、Ａｓを加速エネルギ１ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。ｎ型ウェルＮＷにおいては、Ｂを加速エネルギ０．３ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。注入したイオンを活性化して、深さ約３０ｎｍのエクステンション領域を得る。「×１０１４」をＥ１４のように表記することがある。また、エクステンション領域のゲート電極下への突き出し距離を調節するために酸化シリコン膜などでオフセット・スペーサを形成した後にイオン注入を行なってもよい。【００２５】
酸化シリコン膜を堆積し、リアクティブイオンエッチング（ＲＩＥ）で異方性エッチングを行い、ゲート電極側壁上にサイドウォールＳＷを残す。サイドウォールは酸化シリコン膜と窒化シリコン膜の積層構造などであってもよく、その構造には頓着しない。サイドウォールの幅は、約３０ｎｍである。サイドウォールを備えたゲート電極構造をマスクとして、ウェルと逆導電型の不純物をイオン注入し、ソース／ドレイン拡散層２２ｎ、２２ｐを形成する。例えば、ｐ型ウェル領域ＰＷにおいては、ｎ型不純物Ｐを加速エネルギ５ｋｅＶ、ドーズ量１Ｅ１６ｃｍ−２程度でイオン注入する。ｎ型ウェル領域ＮＷにおいては、ｐ型不純物Ｂを加速エネルギ２．５ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２程度でイオン注入する。注入したイオンを活性化して、深さ約３５ｎｍのソース／ドレイン拡散層を得る。エクステンション領域とソース／ドレイン拡散層を併せて、ソース／ドレイン領域と呼ぶことがある。【００２６】
図１Ｂに示すように、シリコン基板上に白金（Ｐｔ）を含むニッケル（Ｎｉ）層をスパッタリングして堆積した。約２４０℃で１次アニールを行い、未反応Ｎｉ−Ｐｔを除去した後、約４００℃の２次アニールを行った。このようにして、露出しているシリコン表面にＮｉＳｉを主成分とする（９０ａｔｍ以上含む）シリサイド領域ＳＬを形成する。シリサイド領域ＳＬの厚さは、例えば約２０ｎｍである。【００２７】
図１Ｃに示すように、Ａｌイオンをシリサイド層ＳＬ中にイオン注入する。厚さ２０ｎｍのＮｉＳｉ層にＡｌイオンを注入する場合は、加速エネルギ０．５ｋｅＶ−５ｋｅＶ、例えば３ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２−２Ｅ１６ｃｍ−２で、例えば８Ｅ１５ｃｍ−２、でイオン注入する。ＮｉＳｉ層にＡｌをイオン注入し、シリサイド層以外にはＡｌをイオン注入しないためには、垂直に（チルト角０度）注入するのが好ましい。【００２８】
図１Ｄに示すように、Ａｌのイオン注入後、２００℃−５００℃、例えば４００℃程度のプラズマＣＶＤ等により、ＳｉＮ等の絶縁膜１６を成膜する。その上に層間絶縁膜として酸化シリコンを４００℃の温度で形成する。成膜温度でＮｉＳｉの再結晶化とＡｌ拡散が起こる。別の熱処理は行わない。ｐ型ウェル領域に、ゲート長を種々に変化させたサンプルを作成した。比較のため、図１Ｃに示すＡｌイオン注入を行なわないサンプルも別途用意した基板に同時に作成した。【００２９】
Ａｌの表面濃度はコンタクト抵抗を低減するのに十分な程度高濃度であり、シリサイド／シリコン界面のＡｌ濃度は悪影響を与えずにショットキ障壁を低下させる程度の濃度（Ｅ１７ｃｍ−３からＥ１９ｃｍ−３程度）とすることが望ましい。急峻な濃度勾配が望まれる。【００３０】
ｎ型ソース／ドレイン拡散層における、Ｓｉ，Ｎｉ，Ｐｔ，Ａｌの表面からの深さ方向濃度分布をエネルギ分散型Ｘ線（ＥＤＸ）で分析した。ＥＤＸの検出限界は０．５ａｔｍ％程度である。【００３１】
図２Ａは、ＥＤＸによって測定した、ｎ型ソース／ドレイン領域２２ｎのＳｉ，Ｎｉ，Ｐｔ，Ａｌの深さ方向分布を示すグラフである。横軸が表面からの深さを単位ｎｍで示し、縦軸が元素濃度を単位ａｔｍ％で示す。Ｐｔは任意の構成要素であるので、Ｐｔの濃度プロットを省略したグラフを図２Ｂに示す。【００３２】
Ｎｉの濃度プロットは表面から深さ１５ｎｍ程度までほぼ一定で３０−４０ａｔｍ％程度であり、その後減少して深さ１９−２０ｎｍでは３−７ａｔｍ％程度となる。Ｓｉの濃度プロットは、深さ１５ｎｍ程度までは４０ａｔｍ％程度であり、深さ１９−２０ｎｍでは１００ａｔｍ％に近い。表面から深さ１５ｎｍ程度まではＮｉＳｉのシリサイドが形成されていると考えられる。【００３３】
Ａｌの濃度は表面部から深さと共に急峻に減少している。Ａｌ濃度は面内方向で一様である。粒界拡散やグレインバウンダリへの集中は見られない。表面部でのＡｌ濃度は６−１０ａｔｍ％程度であり、深さ１０ｎｍでは１ａｔｍ％以下となる。深さ１０ｎｍで表面濃度の１／５未満となることは確実で、１／１０以下となる可能性が高い。シリサイド層底面の深さ約１５ｎｍでのＡｌ濃度は、いくら高くても０．５ａｔｍ％未満、おそらく０．１ａｔｍ％未満となると予測される。シリサイド化工程の後に、Ａｌをイオン注入しその後は高温処理を行なわないことが、急峻な分布を生成したと考えられる。シリサイド層表面のＡｌ濃度を１ａｔｍ％以上とし、シリサイド／シリコン界面のＡｌ濃度を０．５ａｔｍ％未満とすることができる。【００３４】
Ｐｔ濃度は、表面部から深さと共に減少するが、減少の程度はＡｌよりかなり緩やかである。表面部で５−１０ａｔｍ％程度、深さ１０ｎｍで２ａｔｍ％程度、深さ１５ｎｍで１ａｔｍ％強、深さ１９−２０ｎｍで０．３−０．８ａｔｍ％程度である。深さ１０ｎｍでの濃度は、表面部の濃度の１／５以上であろう。Ｐｔは、そもそもＡｌより拡散が遅い元素であるが、Ｎｉと共に堆積し、シリサイド工程を経たことにより、Ａｌより緩やかで深い分布を生じたと考えられる。【００３５】
図２Ｃはゲート電極側面から５ｎｍ程度の位置でサイドウォールＳＷ中のＡｌ濃度を測定した結果を示す。横軸はサイドウォール上面からの深さを単位ｎｍで示し、縦軸は算出したＡｌ濃度を単位ａｔｍ％で示す。図２Ｄは測定したサイドウォールの電子顕微鏡写真を示す。サイドウォール上面で定量評価を行ったＡｌ濃度は３ａｔｍ％であった。サイドウォール中の深さ方向Ａｌピーク強度分布をＥＤＸ分布像から抽出した。深さ３０ｎｍ以上では０．３ａｔｍ％以上のＡｌは存在しないことが判る。また、ＥＤＸの結果から、サイドウォール表面の底部でのＡｌ濃度は、上面付近のＡｌ濃度の１／１０以下となることが判った。即ち、サイドウォール表面のＡｌ濃度は、上面から下方に向かって１桁以上低下する。【００３６】
Ａｌ注入ありとＡｌ注入なしのＮＭＯＳトランジスタの特性を測定した。ＮＭＯＳトランジスタのソース／ドレイン拡散層２２ｎとｐ型ウェルＰＷとの間に逆バイアスを印加し、接合リーク電流を測定した。以下、Ａｌ注入なしのサンプルのデータを▲または△で示し、Ａｌ注入ありのサンプルのデータを●または○で示す。【００３７】
図３Ａは、接合リーク電流のゲート電極のピッチに対する依存性を調べた測定結果を示すグラフである。横軸がゲート電極のピッチを単位μｍで示し、縦軸が接合リーク電流を単位Ａ／μｍで示す。Ａｌ注入の有無に拘わらず、ゲート電極ピッチが狭くなると、接合リーク電流が増大する。Ａｌ注入なしのサンプルのリーク電流と比べ、Ａｌ注入ありのサンプルのリーク電流は約１／１０に減少していることが判る。【００３８】
図３Ｂは、同一のデータを接合リーク電流に対する累積度数として再プロットした結果を示す。Ａｌ注入なしのサンプルと較べ、Ａｌ注入ありのサンプルはリーク電流が低く、かつリーク電流の分布範囲が極めて狭いことが判る。【００３９】
ＮｉＳｉにＡｌを添加する目的の１つは、導電性プラグとシリサイド層とのコンタクト抵抗を低減することである。ＮＭＯＳトランジスタのｎ型ソース／ドレイン領域２２ｎ上のサイドウォールＳＷ近傍と、ＳＴＩ近傍とに導電性プラグを形成した場合のコンタクト抵抗を調べた。【００４０】
図３Ｃはサイドウォール近傍に導電性プラグを形成した場合のコンタクト抵抗の累積度数を示し、図３ＤはＳＴＩ近傍に導電性プラグを形成した場合のコンタクト抵抗の累積度数を示す。例えば、メディアンである５０％で見ると、いずれの場合もＡｌ注入でコンタクト抵抗が減少していることが判る。ＮＭＯＳトランジスタにおいては、ＮｉＳｉシリサイド層にＡｌをイオン注入することによりコンタクト抵抗を低減することができる。【００４１】
一般的に、閾値電圧がゲート長を短縮すると低下する現象（短チャネル効果という）を示す。【００４２】
図４Ａは、ゲート長に対する閾値電圧の関係を示すグラフであり、図４Ｂはゲート長に対するオフ電流Ｉｏｆｆの関係を示すグラフである。図４Ａに示すように、短チャネル（ゲート長の短い）ＮＭＯＳトランジスタでは、Ａｌを注入したサンプルの閾値電圧がＡｌを注入しないサンプルの閾値電圧より小さくなる傾向が認められる。後に述べるように、この閾値電圧の減少は特性劣化を意味しない。図４Ｂに示すように、同一のゲート長では、Ａｌを注入したサンプルのオフ電流ＩｏｆｆはＡｌを注入しないサンプルのオフ電流Ｉｏｆｆより小さくなることが判る。閾値電圧が低くても、論理動作を行なえる可能性を示す。【００４３】
図５は、ゲート電圧に対するドレイン電流の変化を示すグラフである。横軸がゲート電圧ＶｇをＶ単位で示し、縦軸がドレイン電流ＩｄをＡ／μｍ単位で示す。ドレイン電圧Ｖｄは１．１Ｖである。Ａｌ注入なしのＮＭＯＳトランジスタの特性と比べ、Ａｌ注入ありのＮＭＯＳトランジスタの特性は、ゲート電圧Ｖｇが負の領域でドレイン電流Ｉｄが低く、Ｖｇ＝０のドレイン電流Ｉｄ（オフ電流）も低くなる。ゲート電圧Ｖｇが正の領域では、ゲート電圧Ｖｇの増加と共にドレイン電流Ｉｄが急峻に立ち上がり、Ａｌ注入なしのサンプルのドレイン電流Ｉｄよりも大きくなる。【００４４】
オフ電流は、サブスレッショルド・リーク電流ではなく、ゲート誘導ドレインリーク（ＧＩＤＬ）（接合リーク電流）に支配されている。図３Ａに示すように、Ａｌ注入により接合リーク電流は低減するので、オフ電流は小さくなる。ノイズの小さい動作が可能となる。【００４５】
図６は、ゲート長Ｌｇの変化に対するドレイン電流のオン電流Ｉｏｎの関係を示すグラフである。ゲート長が短いＮＭＯＳトランジスタでは、Ａｌ注入ありのオン電流Ｉｏｎが、Ａｌ注入なしのオン電流Ｉｏｎより大きくなる傾向が明らかである。オフ電流が小さくなり、オン電流が大きくなるので、より良好な論理動作が可能となる。【００４６】
図７Ａは、表面キャリア密度Ｎｓ（ｃｍ−２）の変化に対する実効移動度（ｃｍ２・Ｖｓ）の関係を示すグラフである。ゲート長Ｌｇを１μｍ、ゲート幅Ｗｇを２０μｍに設定したＮＭＯＳトランジスタで測定した。ゲート長が十分長いＮＭＯＳトランジスタでチャネル移動度を測定する。Ａｌ注入なしと較べ、Ａｌ注入ありは約２％実効移動度が低下しているが、Ａｌ注入は電子の移動度にほとんど影響を及ぼさないと考えられる。オン電流の増大は、移動度以外の要因、ショットキ接合のバリアハイトの変化によるのであろう。【００４７】
図７Ｂはゲート長Ｌｇ（ｎｍ）に対するＶｄ／Ｉｄ（チャネル抵抗）（ｋΩ）の変化を示すグラフである。６０ｎｍ以上のゲート長ではＡｌ注入の影響は認められない。ゲート長が６０ｎｍより短く、特に４５ｎｍより短い短チャネルでは、チャネル抵抗がＡｌ注入で小さくなることがわかる。【００４８】
サンプルは（１１０）Ｓｉ基板に作成したので、電子の移動度が低い。チャネル長が長い場合、低い移動度によりチャネル抵抗が大きくなっている。短チャネル化と共に低い移動度の影響は小さくなる。Ａｌ注入によりチャネル抵抗が低下する現象は、Ａｌ注入によりＮｉＳｉ／Ｓｉ界面のショットキ接触のバリアハイトが低下したことによるソース／ドレインでの寄生抵抗低減が原因と考えられる。【００４９】
図７Ｃはオン電流Ｉｏｎに対するオフ電流Ｉｏｆｆの関係を示すグラフである。横軸がｍＡ／μｍを単位とするオン電流Ｉｏｎを示し、縦軸がＡ／μｍを単位とするオフ電流を示す。オフ電流Ｉｏｆｆ一定の条件で見れば、Ａｌ注入によりオン電流Ｉｏｎが増大していることがわかる。Ｉｏｎ一定で見れば、Ａｌ注入でリーク電流が小さくなり、ノイズが低減し、電力消費が小さくなることを示す。【００５０】
以上ＮＭＯＳトランジスタの場合を説明した。以下ＰＭＯＳトランジスタにおけるＡｌ注入の影響を説明する。（１１０）Ｓｉ基板に形成したＰＭＯＳトランジスタの移動度は高く、チャネル抵抗は小さい。【００５１】
図８Ａは、ゲート長に対する閾値電圧の変化を示すグラフである。ゲート長の短縮と共に閾値電圧の絶対値は小さくなる。Ａｌ注入のあり／なしの影響は見られない。【００５２】
図８Ｂは、オン電流Ｉｏｎに対するオフ電流Ｉｏｆｆの関係を示すグラフである。オフ電流一定で見たとき、Ａｌ注入によりオン電流Ｉｏｎは７５％も低下する。ＮｉＳｉ／Ｓｉ界面のショットキ接触のバリアハイトがホールにとって高くなった影響と考えられる。ＮＭＯＳトランジスタではショットキ接触のバリアハイトが電子にとって低くなることと対応する。【００５３】
ＰＭＯＳトランジスタの性能劣化を避けるためには、Ａｌ注入はＮＭＯＳトランジスタのみに行なうことが望ましい。【００５４】
以下、上述の実験結果に基づいた実施例によるＣＭＯＳ半導体装置を説明する。【００５５】
図９Ａに示すように、シリコン基板１１にＣＭＯＳ構造を形成する。シリコン基板１１に深さ３００ｎｍ程度のシャロートレンチアイソレーションによる素子分離領域ＳＴＩを形成し、活性領域ＡＲ１，ＡＲ２を画定する。活性領域ＡＲ１にｐ型不純物をイオン注入してｐ型ウェルＰＷを形成し、活性領域ＡＲ２にｎ型不純物をイオン注入してｎ型ウェルＮＷを形成する。【００５６】
活性領域表面に例えば厚さ１．２−２．０ｎｍの酸化シリコン膜を含むゲート絶縁膜１５を形成し、ゲート絶縁膜１５の上に厚さ８０ｎｍ−１２０ｎｍの多結晶シリコン層を堆積し、レジストパターンを用いて多結晶シリコン層をパターニングしてゲート電極Ｇｐ、Ｇｎを形成する。主に使用するゲート長は、３０ｎｍ−６０ｎｍ程度、例えば４０ｎｍである。【００５７】
ｐ型ウェルＰＷにおいては、ｎ型不純物を浅くイオン注入し、ｎ型エクステンション領域２１ｎを形成する。例えばＡｓを加速エネルギ１ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２でイオン注入する。ｎ型ウェルＮＷにおいてはｐ型不純物を浅くイオン注入し、ｐ型エクステンション領域２１ｐを形成する。例えばＢを加速エネルギ０．３ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２でイオン注入する。また、エクステンション領域のゲート電極下への突き出し距離を調節するために酸化シリコン膜などでオフセット・スペーサを形成した後にイオン注入を行なってもよい。エクステンション領域を取り囲む逆導電型のポケット領域を斜めイオン注入で形成してもよい。また、不純物の拡散を制御できるＣ，Ｆ，Ｎ等も併せて注入してもよい。注入したイオンを活性化して、深さ約３０ｎｍのエクステンション領域を得る。必要に応じてこの段階の活性化は行わなくてもよい。【００５８】
基板全面に酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、ＮＭＯＳＦＥＴ領域、ＰＭＯＳＦＥＴ領域において、絶縁ゲート電極Ｇｎ、Ｇｐ側壁上にサイドウォールＳＷを形成する。サイドウォールＳＷの幅は、例えば４０ｎｍである。ｐ型ウェル領域ＰＷにおいては、ｎ型不純物を深く注入し、ｎ型ソース／ドレイン拡散層２２ｎを形成する。例えば、ｎ型不純物としてＰを加速エネルギ５ｋｅＶ、ドーズ量１Ｅ１６ｃｍ−２でイオン注入する。ｎ型ウェル領域ＮＷにおいては、ｐ型不純物を深く注入し、ｐ型ソース／ドレイン拡散層２２ｐを形成する。例えば、ｐ型不純物としてＢを加速エネルギ２．５ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２でイオン注入する。注入したイオンを活性化して、深さ約３５ｎｍのソース／ドレイン領域を得る。【００５９】
シリコン基板上に白金（Ｐｔ）を含むニッケル（Ｎｉ）層をスパッタリングして堆積し、シリサイド反応を行わせることによって、露出しているシリコン表面にシリサイド領域ＳＬを形成する。厚さ２０ｎｍ−２５ｎｍのＰｔを含むニッケルシリサイド層を形成する。金属層としてＰｔを含むＮｉを用いたが、Ｐｔは含まなくてもよい。【００６０】
図９Ｂに示すように、例えば酸化シリコンの絶縁膜２５を厚さ１０−２０ｎｍ化学気相堆積（ＣＶＤ）により基板全面上に堆積する。ＰＭＯＳ領域をレジストマスクで覆い、ＮＭＯＳ領域の絶縁膜２５をエッチング除去し、ＮＭＯＳ構造を露出する。【００６１】
図９Ｃに示すように、ＮＭＯＳ構造に対してＡｌをイオン注入する。例えば、厚さ２０ｎｍのＮｉＳｉに対して、加速エネルギ０．５−５．０ｋｅＶ、ドーズ量１Ｅ１５−２Ｅ１６ｃｍ−２の条件でＡｌをイオン注入する。ＰＭＯＳ構造は、絶縁膜２５で覆われているので、Ａｌのイオン注入を受けない。【００６２】
図９Ｄに示すように、マスクとして使用した絶縁膜２５を除去する。その後、公知技術に従い、エッチストッパ膜としてＮＭＯＳ構造には引張応力窒化シリコン膜を形成し、ＰＭＯＳ構造には圧縮応力窒化シリコン膜を形成する。酸化シリコン等の下層層間絶縁膜を堆積する。トランジスタに対する導電性プラグを形成する。さらに、層間絶縁膜を形成し、多層配線を形成する。半導体装置の公知技術については、例えばＵＳＰ６，９４９，８３０、ＵＳＰ７，２０８，８１２（その全内容を、参照によってここに取り込む）の実施例の項を参照できる。【００６３】
上記実施例ではＰＭＯＳ構造にＡｌをイオン注入しないためにハードマスク層を形成し、Ａｌのイオン注入後除去した。応力膜を用いるＣＭＯＳ構造においては、応力膜をハードマスクとしても利用することができる。ＮｉＳｉ領域の形成までは、前述の実施例同様に行なう。【００６４】
図１０Ａに示すように、基板全面上に圧縮応力を有する応力膜２６を形成する。例えば、シリコン基板全面上に圧縮応力窒化シリコン膜を厚さ６０ｎｍ−８０ｎｍ堆積する。圧縮応力窒化シリコン膜２０の堆積条件は、例えば、シリコンソースとしてシラン（ＳｉＨ４）を流量１００ｓｃｃｍ−１０００ｓｃｃｍ、ＮソースとしてＮＨ３を流量５００ｓｃｃｍ−１００００ｓｃｃｍ、キャリアガスとしてＮ２またはＡｒを流量５００ｓｃｃｍ−１００００ｓｃｃｍ供給し、圧力０．１Ｔｏｒｒ−４００Ｔｏｒｒ、基板温度４００℃−４５０℃とし、高周波（ＲＦ）パワー１００Ｗ−１０００ＷとしたプラズマＣＶＤとする。圧縮応力は、例えば２．５ＧＰａである。【００６５】
ＰＭＯＳ領域を覆うレジストマスクを形成し、ＮＭＯＳ領域の窒化シリコン膜２６をＣＨＦ３／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。その後、レジストマスクを除去する。【００６６】
図１０Ｂに示すように、Ａｌのイオン注入を行う。図９Ｃに示す工程と同様の工程である。ＰＭＯＳ領域は、圧縮応力窒化シリコン膜で覆われているので、Ａｌのイオン注入を受けない。なお、レジストマスクを残しておき、Ａｌのイオン注入後に除去してもよい。【００６７】
図１０Ｃに示すように、ＮＭＯＳ領域を覆う引張応力膜を形成する。例えば、シリコン基板上に、厚さ６０ｎｍ−８０ｎｍの引張応力を有する窒化シリコン膜２７を堆積する。【００６８】
引張応力窒化シリコン膜２７の堆積条件は、例えば、シリコンソースとしてジクロルシラン（ＳｉＣｌ２Ｈ２）、シラン（ＳｉＨ４），ジシラン（Ｓｉ２Ｈ６），トリシラン（Ｓｉ３Ｈ８）のいずれかを流量５ｓｃｃｍ−５０ｓｃｃｍ、ＮソースとしてＮＨ３を流量５００ｓｃｃｍ−１００００ｓｃｃｍ、キャリアガスとしてＮ２またはＡｒを流量５００ｓｃｃｍ−１００００ｓｃｃｍ供給し、圧力０．１Ｔｏｒｒ−４００Ｔｏｒｒ、基板温度４００℃−４５０℃の熱ＣＶＤとする。引張応力は、例えば１．７ＧＰａになる。【００６９】
ＮＭＯＳ領域を覆うレジストマスクを形成し、ＰＭＯＳ領域上の引張応力窒化シリコン膜をＣＨＦ３／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。【００７０】
なお、圧縮応力窒化シリコン膜２６の上にエッチングストッパとして酸化シリコン膜を堆積し、ＮＭＯＳ領域上から窒化シリコン膜２６と同じ形状にパターニングしてもよい。酸化シリコン膜のエッチングは、Ｃ４Ｆ８／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで行なえる。引張応力窒化シリコン膜２７のエッチングの際、酸化シリコン膜はエッチングストッパとして機能する。【００７１】
以上、本発明者の行なった実験、実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変更、置換、改良、組み合わせ等が可能なことは、当業者に自明であろう。
【図１】
2009157042.tif 000003
【図３】
2009157042.tif 000004
【図４】
2009157042.tif 000005
【図５】
2009157042.tif 000006
【図６】
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【図７】
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【図８】
2009157042.tif 000009
【図９】
2009157042.tif 000010
【図１０】
2009157042.tif 000011
【図２】
2009157042.tif 000012
【手続補正書】
【提出日】平成22年10月1日(2010.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板に複数の活性領域を画定する素子分離領域を形成する工程と、
前記複数の活性領域の少なくとも１つにｐ型不純物を添加し、ｐ型ウェルとする工程と、
前記ｐ型ウェルを横断して、ゲート絶縁膜を介してｎ型ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極両側の前記ｐ型ウェルにｎ型不純物をイオン注入し、ｎ型エクステンション領域を形成する工程と、
前記ゲート電極側壁上にｎ型ＭＯＳトランジスタのサイドウォールを形成する工程と、
前記ｎ型ＭＯＳトランジスタのサイドウォール外側の前記ｐ型ウェル中にｎ型不純物をイオン注入し、ｎ型ソース／ドレイン領域を形成する工程と、
前記ｎ型ソース／ドレイン領域表層部にニッケルシリサイド層を形成する工程と、
前記ｎ型ソース／ドレイン領域に向けてＡｌをイオン注入し、前記ニッケルシリサイド層表層部にＡｌを添加する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記ニッケルシリサイド層を形成する工程が、
前記シリコン基板上にニッケル層を堆積する工程と、
アニール処理により、シリコン表面上の前記ニッケル層と下地シリコンとのシリサイド反応を生じさせ、シリサイド層を形成する工程と、
未反応ニッケル層をエッチング除去する工程と、
を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記ニッケル層、ニッケルシリサイド層がＰｔを含む請求項２記載の半導体装置の製造方法。
【請求項４】
前記ニッケルシリサイド層表層部にＡｌを添加する工程後の前記ニッケルシリサイド層中のＰｔ濃度の深さ１０ｎｍの値／表層部の値は、Ａｌ濃度の深さ１０ｎｍの値／表層部の値より大きい請求項３記載の半導体装置の製造方法。
【請求項５】
前記ニッケルシリサイド層表層部にＡｌを添加する工程が、前記シリサイド層中の表面でのＡｌ濃度が１ａｔｍ％以上であり、シリコンとの界面におけるＡｌ濃度が０．５ａｔｍ％未満となる条件でイオン注入を行う請求項１記載の半導体装置の製造方法。
【請求項６】
前記複数の活性領域の他の少なくとも１つにｎ型不純物を添加し、ｎ型ウェルとする工程と、
前記ｎ型ウェルの中間位置を横断して、ゲート絶縁膜を介してｐ型ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ｐ型ＭＯＳトランジスタのゲート電極両側の前記ｎ型ウェルにｐ型不純物をイオン注入し、ｐ型エクステンション領域を形成する工程と、
前記ｎ型ＭＯＳトランジスタのサイドウォールを形成する工程と同時に、前記ｐ型ＭＯＳトランジスタのゲート電極側壁上にｐ型ＭＯＳトランジスタのサイドウォールを形成する工程と、
前記ｐ型ＭＯＳトランジスタのサイドウォール外側の前記ｎ型ウェル中にｐ型不純物をイオン注入し、ｐ型ソース／ドレイン領域を形成する工程と、
前記ｎ型ソース／ドレイン領域表層部にニッケルシリサイド層を形成する工程と同時に、前記ｐ型ソース／ドレイン領域表層部にニッケルシリサイド層を形成する工程と、
前記ニッケルシリサイド層表層部にＡｌを添加する工程の前に、前記ｎ型ウェルをマスクするハードマスク層を形成する工程と、
を更に含み、前記ニッケルシリサイド層表層部にＡｌを添加する工程は前記ハードマスク層をマスクとしてＡｌをイオン注入する請求項１記載の半導体装置の製造方法。
【請求項７】
前記ニッケルシリサイド層表層部にＡｌを添加する工程の後、前記ハードマスク層を除去する請求項６記載の半導体装置の製造方法。
【請求項８】
前記ハードマスク層は、圧縮応力を有する圧縮応力絶縁膜である請求項６記載の半導体装置の製造方法。
【請求項９】
前記ニッケルシリサイド層表層部にＡｌを添加する工程の後、前記シリコン基板上に引張応力を有する引張応力絶縁膜を堆積する工程と、
前記ｐ型ウェル上の前記引張応力絶縁膜を除去する工程と、
を更に含む請求項８記載の半導体装置の製造方法。
【請求項１０】
前記圧縮応力絶縁膜と前記引張応力絶縁膜とが、異なる成膜条件で形成した窒化シリコン膜である請求項９記載の半導体装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の目的は、ＮｉＳｉを含むシリサイド層を有し、デバイス特性の優れた半導体装置の製造方法を提供することである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の他の目的は、ＮｉＳｉにＡｌを添加してショットキ接触のバリアハイトを低減するメリットを生じさせると共に、デメリットの発生を抑制した、ニッケルシリサイド層を有する半導体装置の製造方法を提供することである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の１つの観点によれば、
シリコン基板に複数の活性領域を画定する素子分離領域を形成する工程と、
前記複数の活性領域の少なくとも１つにｐ型不純物を添加し、ｐ型ウェルとする工程と、
前記ｐ型ウェルを横断して、ゲート絶縁膜を介してｎ型ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極両側の前記ｐ型ウェルにｎ型不純物をイオン注入し、ｎ型エクステンション領域を形成する工程と、
前記ゲート電極側壁上にｎ型ＭＯＳトランジスタのサイドウォールを形成する工程と、
前記ｎ型ＭＯＳトランジスタのサイドウォール外側の前記ｐ型ウェル中にｎ型不純物をイオン注入し、ｎ型ソース／ドレイン領域を形成する工程と、
前記ｎ型ソース／ドレイン領域表層部にニッケルシリサイド層を形成する工程と、
前記ｎ型ソース／ドレイン領域に向けてＡｌをイオン注入し、前記ニッケルシリサイド層表層部にＡｌを添加する工程と、
を含む半導体装置の製造方法
が提供される。
【手続補正書】
【提出日】平成22年11月22日(2010.11.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
前記ニッケルシリサイド層表層部にＡｌを添加する工程の後、前記シリコン基板上に引張応力を有する引張応力絶縁膜を堆積する工程と、
前記ｎ型ウェル上の前記引張応力絶縁膜を除去する工程と、
を更に含む請求項８記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
図１０Ａに示すように、基板全面上に圧縮応力を有する応力膜２６を形成する。例えば、シリコン基板全面上に圧縮応力窒化シリコン膜を厚さ６０ｎｍ−８０ｎｍ堆積する。圧縮応力窒化シリコン膜２６の堆積条件は、例えば、シリコンソースとしてシラン（ＳｉＨ４）を流量１００ｓｃｃｍ−１０００ｓｃｃｍ、ＮソースとしてＮＨ３を流量５００ｓｃｃｍ−１００００ｓｃｃｍ、キャリアガスとしてＮ２またはＡｒを流量５００ｓｃｃｍ−１００００ｓｃｃｍ供給し、圧力０．１Ｔｏｒｒ−４００Ｔｏｒｒ、基板温度４００℃−４５０℃とし、高周波（ＲＦ）パワー１００Ｗ−１０００ＷとしたプラズマＣＶＤとする。圧縮応力は、例えば２．５ＧＰａである。
【国際調査報告】
2009157042.tif 000013
2009157042.tif 000014
2009157042.tif 000015
2009157042.tif 000016