(57)【要約】  アナログ信号の入力ポートおよびＡ／Ｄ変換部（６２）を備え、Ａ／Ｄ変換部（６２）の後段に、ＣＰＵとは独立したＡＬＵ（６３）を設ける。ＡＬＵ（６３）は、ＣＰＵと独立してＲＡＭ（７２）に比較結果を格納するだけでなく、ＲＡＭ（７２）に設定された基準値とＡ／Ｄ変換部（６２）の出力値とを比較し、その比較結果に応じたフラグによってＣＰＵに対する割り込みまたはＰＷＭジェネレータに対する指令を行う。これにより、プロセッサ全体としてはクロック周波数が低くて安価なものでありながら、アナログ信号の変化に応じた高速処理が可能となる。
2009081635.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号の入出力ポート、アナログ信号の入力ポート、前記アナログ信号の入力ポートの電圧をサンプルホールドするサンプルホールド回路、該サンプルホールド回路によりホールドされた電圧をディジタル値に変換するＡ／Ｄ変換部、ＣＰＵ、プログラムおよびデータを保持するメモリ、を備え、それらの間がバスで接続されたプロセッサにおいて、
前記Ａ／Ｄ変換部の後段に、当該Ａ／Ｄ変換部の出力値と、予め保持される基準値とを比較し、その比較結果に応じて、前記入出力ポートの所定のポートの出力値を制御する比較演算部を備えたことを特徴とするプロセッサ。
【請求項２】
前記入出力ポートの所定のポートにＰＷＭ信号を出力するＰＷＭ信号発生回路を備え、
前記比較演算部は、前記比較結果に応じて前記ＰＷＭ信号発生回路の動作を制御してＰＷＭのオンデューティを制御するものである請求項１に記載のプロセッサ。
【請求項３】
前記ＣＰＵの命令実行により、前記入出力ポートの所定のポートの出力値を制御するプログラムが前記メモリに書き込まれていて、
前記比較演算部は、前記比較結果に応じて前記ＣＰＵへ割り込みを掛けて前記所定のポートの出力値を制御するものである請求項１に記載のプロセッサ。
【請求項４】
ディジタル信号の入出力ポート、アナログ信号の入力ポート、前記アナログ信号の入力ポートの電圧をサンプルホールドするサンプルホールド回路、該サンプルホールド回路によりホールドされた電圧をディジタル値に変換するＡ／Ｄ変換部、ＣＰＵ、プログラムおよびデータを保持するメモリ、を備え、それらの間がバスで接続されたプロセッサにおいて、
前記Ａ／Ｄ変換部の後段に、当該Ａ／Ｄ変換部の出力値と、予め保持される基準値とを比較し、その比較結果または差分値を前記メモリまたはレジスタに書き込む比較演算部を前記ＣＰＵとは独立して備えたことを特徴とするプロセッサ。
【請求項５】
請求項１〜４のいずれかに記載のプロセッサを備えるとともに、インダクタまたはトランスと、入力電源から前記インダクタまたは前記トランスの１次巻線に流れる電流をオン／オフするスイッチング素子と、前記インダクタまたはトランスの励磁エネルギーを整流平滑して出力部へ出力する整流平滑回路と、を備え、
前記Ａ／Ｄ変換部が、前記アナログ信号の入力ポートに入力される前記インダクタまたは前記トランスの１次巻線に流れる電流の検出信号をディジタル値に変換し、
前記比較演算部が前記電流のゼロクロス点に相当するタイミングで前記所定のポートの出力値を制御し、
前記所定のポートの出力信号によって前記スイッチング素子をスイッチングするようにしたスイッチング電源装置。
【請求項６】
前記比較演算部は、前記インダクタまたは前記トランスの１次巻線に流れる電流が所定値を超える過電流状態であることを検出して、前記ＣＰＵへの割り込み処理によって前記スイッチング素子のスイッチングを停止する過電流制御プログラムを前記メモリに備えた、請求項５に記載のスイッチング電源装置。
【請求項７】
前記Ａ／Ｄ変換部が、前記インダクタまたは前記トランスの１次巻線に流れる電流とは別に前記アナログ信号の入力ポートに入力される前記入力電源の電圧または前記出力部の電圧の検出信号をディジタル値に変換し、
前記比較演算部は、前記入力電源の電圧または前記出力部の電圧が所定値を超える過電圧状態であることを検出したとき前記所定のポートの出力値を定めて前記スイッチング素子のスイッチングを停止する過電圧制御プログラムを前記メモリに備えた、請求項５または６に記載のスイッチング電源装置。
【請求項８】
請求項４に記載のプロセッサを備えるとともに、インダクタまたはトランスと、入力電源から前記インダクタまたは前記トランスの１次巻線に流れる電流をオン／オフするスイッチング素子と、前記インダクタまたはトランスの励磁エネルギーを整流平滑して出力部へ出力する整流平滑回路と、を備え、
前記Ａ／Ｄ変換部が、前記アナログ信号の入力ポートに入力される前記インダクタまたは前記トランスの１次巻線に流れる電流の検出信号をディジタル値に変換するようにし、
前記比較演算部により前記メモリまたは前記レジスタに書き込まれた比較結果または差分値を基に、前記インダクタまたは前記トランスの１次巻線に流れる電流が所定値を超える過電流状態であることを検出して前記所定のポートの出力値を定めて前記スイッチング素子のスイッチングを停止する過電流制御プログラムを前記メモリに備えたスイッチング電源装置。
【請求項９】
請求項４に記載のプロセッサを備えるとともに、インダクタまたはトランスと、入力電源から前記インダクタまたは前記トランスの１次巻線に流れる電流をオン／オフするスイッチング素子と、前記インダクタまたはトランスの励磁エネルギーを整流平滑して出力部へ出力する整流平滑回路と、を備え、
前記Ａ／Ｄ変換部が、前記アナログ信号の入力ポートに入力される前記入力電源の電圧または前記出力部の電圧の検出信号をディジタル値に変換し、
前記比較演算部により前記メモリまたはレジスタに保持された値を基に、前記入力電源の電圧または前記出力部の電圧が所定値を超える過電圧状態であることを検出して前記所定のポートの出力値を定めて前記スイッチング素子のスイッチングを停止する過電圧制御プログラムを備えたスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＳＰ等のプロセッサおよびそれを備えたスイッチング電源装置に関するものである。
【背景技術】
【０００２】
従来のマイクロプロセッサやＤＳＰ（DigitalSignal Processor）といったプロセッサは、入出力装置（Ａ／Ｄコンバータ、Ｄ／Ａコンバータ等）、レジスタ、メモリ、ＡＬＵ（算術論理ユニット）といったブロックで構成されており、アナログ入力信号は一旦Ａ／Ｄコンバータでディジタルデータに変換された後に処理される。プロセッサの処理速度は基本的にバスや演算ビット数が同じであれば、クロック周波数に依存し、クロック周波数が高いプロセッサである程、処理速度が速く高価である。例えば非特許文献１にはＡ／Ｄコンバータを備えたＤＳＰについて開示されている。【０００３】
図１は非特許文献に示されているＡ／Ｄコンバータのブロック図である。
図１において、アナログマルチプレクサ５０Ａ，５０Ｂは、後述するシーケンサ５６Ａ，５６Ｂからの選択信号に応じて、それぞれ８チャンネル（合計１６チャンネル）のアナログ入力ポートを選択する。サンプルホールド回路５１Ａ，５１Ｂはマルチプレクサ５０Ａ，５０Ｂにより選択されたアナログ信号をサンプルホールドする。Ａ／Ｄコンバータ５２は、シーケンサアービタ５７の制御によって、サンプルホールド回路５１Ａ，５１Ｂのいずれかのサンプリングされた電圧をディジタルデータに変換する。マルチプレクサ５３は、シーケンサアービタ５７によって選択される側のレザルトマルチプレクサ５４Ａ，５４Ｂのいずれかへデータを出力する。レザルトマルチプレクサ５４Ａ，５４Ｂはシーケンサ５６Ａ，５６Ｂからのレザルトセレクト信号に応じて、Ａ／Ｄ変換された結果をメモリ５５へ格納する。シーケンサ５６Ａ，５６Ｂは、外部から与えられるトリガによって、予め定めたシーケンサで前記マルチプレクサ５０Ａ，５０Ｂおよび５４Ａ，５４Ｂを選択するとともに、シーケンサアービタ５７に対してＡ／Ｄ変換開始信号の指示信号および終了信号を受け取る。【０００４】
このようにして所定のアナログ入力ポートの電圧信号をＡ／Ｄ変換するとともに所定のメモリに格納する。ＤＳＰ内のＣＰＵはこのメモリ５５の値に応じて（Ａ／Ｄ変換された結果に基づいて）、所定の処理を行う。【０００５】
一方、スイッチング電源装置の分野において前記のようなＤＳＰが用いられる場合がある。スイッチング電源装置は、一般的に出力電圧をモニタし、基準電圧と比較して、その比較結果に応じてスイッチング制御を負帰還制御することにより出力電圧を安定化させる構成が採られている。その場合、前記ＤＳＰ内のＣＰＵは、図１に示したメモリ５５に格納された値に基づいて、例えばインダクタやトランスの１次巻線に流れる電流をモニタし、その電流値が０になった時、スイッチング制御信号を発生する回路が接続されている出力ポートの値を変化させることによってスイッチング素子をオンさせる、といった制御を行う。【０００６】
また、このような平均値の負帰還制御ではなく、１次側のインダクタやトランスの１次コイルに流れる電流をモニタし、そのピーク値や１サイクルでの平均値が或る閾値に達したらスイッチング素子をオフさせる、所謂カレントモード（電流モード）という駆動方法がある。【０００７】
カレントモードの駆動方法は、負荷変動や入力電圧変動に対する応答性が高いという利点がある。このカレントモードの中でも、特に高い応答性が求められるのが「臨界モード」と呼ばれる駆動方法である。この臨界モードは、インダクタやトランスの１次コイルに流れる電流をモニタし、その電流値が０になった瞬間を検出してスイッチング素子をオンさせるというものである。【０００８】
また、電流共振型のスイッチング電源装置は、ＺＣＳ（ゼロ電流スイッチング）を実現するために、インダクタに流れる電流をモニタし、その電流値が０になった瞬間を検出してスイッチング素子をオンさせるものである。この制御によりスイッチング損失を最小限にできるという利点がある。
【非特許文献１】TEXAS INSTRUMENTS、技術資料“TMS320x280x 2801x, 2804x Analog-to-Digital Converter(ADC) ModuleReference Guide”、[online]、［平成１９年１２月６日検索］、インターネット＜http://focus.tij.co.jp/jp/lit/ug/spru716b/spru716b.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、前記カレントモードや電流共振型のスイッチング制御をアナログ制御で行う場合、高速で高価なアナログコンパレータが必要になるという問題があった。コンパレータの動作にタイムラグがあると、例えばカレントモード制御の場合、応答性が高いという本来の利点が損なわれ、また、電流共振型のスイッチング電源においては本来のスイッチング損失が小さいという利点が損なわれるからである。【００１０】
一方、ディジタル制御にて実現する場合においても、出力電圧やインダクタ電流といったアナログデータは一旦Ａ／Ｄコンバータにてディジタル値に変換され、その値を一旦メモリに保持し、ＣＰＵで基準値と比較し、その結果に応じてＰＷＭパルスのデューティ比を演算する、といった作業を行うことになる。インダクタ電流値は１点検出ではノイズが乗った場合に異常値になる可能性があるので、一般的にはスイッチング周期内の複数点でサンプリングをし、その平均値を算出する。当然その分演算処理量が増える。ＣＰＵではその他にもあらゆる演算をクロック周波数に同期したタイミングで１サイクル毎に行うので、インダクタ電流が０になった際の応答性を高めようとすれば、必然的にクロック周波数の高い、すなわち高価なプロセッサが必要となってしまう。【００１１】
そこで、この発明の目的は、プロセッサ内部の構成を工夫して、プロセッサ全体としてはクロック周波数が低くて安価なものでありながらも、例えばカレントモードコンバータの臨界モード制御や電流共振型電源のＺＣＳ制御といった高速応答性が求められる電源装置においても使用可能なプロセッサを提供すること、およびそのプロセッサを備えたスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１２】
前記課題を解決するために、この発明のプロセッサは次のように構成する。
（１）ディジタル信号の入出力ポート、アナログ信号の入力ポート、前記アナログ信号の入力ポートの電圧をサンプルホールドするサンプルホールド回路、該サンプルホールド回路によりホールドされた電圧をディジタル値に変換するＡ／Ｄ変換部、ＣＰＵ、プログラムおよびデータを保持するメモリ、を備え、それらの間がバスで接続されたプロセッサにおいて、前記Ａ／Ｄ変換部の後段に、当該Ａ／Ｄ変換部の出力値と、予め保持される基準値とを比較し、その比較結果に応じて、前記入出力ポートの所定のポートの出力値を制御する比較演算部を備える。【００１３】
この構成により、ＣＰＵがＡ／Ｄ変換部によって変換されたデータを所定値と比較し、その結果に応じて出力ポートの値を書き換える、といったＣＰＵを介した制御を行うことなく所定の信号を直接発生することができる。そのため、プロセッサ全体としてはクロック周波数が低くても、アナログ信号の変化に応じた応答性の高い制御が可能となり、安価で且つ高速応答の機器の制御に利用できる。【００１４】
（２）前記入出力ポートの所定のポートには、ＰＷＭ信号を出力するＰＷＭ信号発生回路を備え、前記比較演算部は、前記比較結果に応じて前記ＰＷＭ信号発生回路の動作を制御してＰＷＭのオンデューティを制御するように構成してもよい。【００１５】
これにより、ＣＰＵがオンデューティの演算を行ったり、所定の出力ポートの出力値を書き換えることによってＰＷＭ信号を出力したりする必要がなく、アナログ信号に応じてＰＷＭ制御を行う回路に適用できる。【００１６】
（３）前記ＣＰＵの命令実行により、前記入力ポートの所定のポートの出力値を制御するプログラムが前記メモリに書き込まれていて、前記比較演算部は、前記比較結果に応じて前記ＣＰＵへ割り込みを掛けて前記所定のポートの出力値を制御するように構成してもよい。【００１７】
これにより、Ａ／Ｄ変換された値に基づいてＣＰＵが比較判定を行って前記所定のポートから信号を出力する場合とは異なり、ＣＰＵが信号出力のタイミングを決定しないので、クロック周波数が低くても高精度なタイミングで信号出力が行える。【００１８】
また、この発明のプロセッサは、次のように構成する。
（４）ディジタル信号の入出力ポート、アナログ信号の入力ポート、前記アナログ信号の入力ポートの電圧をサンプルホールドするサンプルホールド回路、該サンプルホールド回路によりホールドされた電圧をディジタル値に変換するＡ／Ｄ変換部、ＣＰＵ、プログラムおよびデータを保持するメモリ、を備え、それらの間がバスで接続されたプロセッサにおいて、
前記Ａ／Ｄ変換部の後段に、当該Ａ／Ｄ変換部の出力値と、予め保持される基準値とを比較し、その比較結果または差分値を前記メモリまたは前記レジスタに書き込む比較演算部を前記ＣＰＵとは独立して備える。【００１９】
この構成により、ＣＰＵがＡ／Ｄ変換部によって変換されたデータを所定値と比較し、その結果に応じて出力ポートの値を書き換える、といった制御を行うことなく、ＣＰＵは既に比較された結果をメモリまたはレジスタから読み出して所定の処理を行えばよいことになる。そのため、プロセッサ全体としてはクロック周波数が低くても、アナログ信号の変化に応じた応答性の高い制御が可能となり、安価で且つ高速応答の機器の制御に利用できる。【００２０】
この発明のスイッチング電源装置は次のように構成する。
（５）前記（１）〜（４）のいずれかに記載したプロセッサを備えるとともに、インダクタまたはトランスと、入力電源から前記インダクタまたは前記トランスの１次巻線に流れる電流をオン／オフするスイッチング素子と、前記インダクタまたはトランスの励磁エネルギーを整流平滑して出力部へ出力する整流平滑回路と、を備え、前記Ａ／Ｄ変換部が、前記アナログ信号の入力ポートに入力される前記インダクタまたは前記トランスの１次巻線に流れる電流の検出信号をディジタル値に変換し、前記比較演算部が前記電流のゼロクロス点に相当するタイミングで前記所定のポートの出力値（０／１）を制御し、前記所定のポートの出力信号によって前記スイッチング素子をスイッチングするように構成する。【００２１】
この構成により、カレントモード制御型や電流共振型のスイッチング電源装置を低コストに構成できる。【００２２】
（６）また、前記比較演算部は、前記インダクタまたは前記トランスの１次巻線に流れる電流が所定値を超える過電流状態であることを検出して、前記ＣＰＵへの割り込み処理によって前記スイッチング素子のスイッチングを停止する過電流制御プログラムを前記メモリに備えるようにしてもよい。
この構成により、高速な過電流保護を行えるようになる。【００２３】
（７）また、前記Ａ／Ｄ変換部が、前記インダクタまたは前記トランスの１次巻線に流れる電流とは別に前記アナログ信号の入力ポートに入力される前記入力電源の電圧または前記出力部の電圧の検出信号をディジタル値に変換し、前記比較演算部は、前記入力電源の電圧または前記出力部の電圧が所定値を超える過電圧状態であることを検出したとき前記所定のポートの出力値を定めて前記スイッチング素子のスイッチングを停止する過電圧制御プログラムを前記メモリに備えるようにしてもよい。
この構成により、高速な過電圧保護を行えるようになる。【００２４】
（８）前記（４）に記載したプロセッサを備えるとともに、インダクタまたはトランスと、入力電源から前記インダクタまたは前記トランスの１次巻線に流れる電流をオン／オフするスイッチング素子と、前記インダクタまたはトランスの励磁エネルギーを整流平滑して出力部へ出力する整流平滑回路と、を備え、前記Ａ／Ｄ変換部が、前記アナログ信号の入力ポートに入力される前記インダクタまたは前記トランスの１次巻線に流れる電流の検出信号をディジタル値に変換するようにし、前記比較演算部により前記メモリまたは前記レジスタに書き込まれた比較結果または差分値を基に、前記インダクタまたは前記トランスの１次巻線に流れる電流が所定値を超える過電流状態であることを検出して前記所定のポートの出力値を定めて前記スイッチング素子のスイッチングを停止する過電流制御プログラムを前記メモリに備える。
この構成により、高速な過電流保護を行えるようになる。【００２５】
（９）前記（４）に記載したプロセッサを備えるとともに、インダクタまたはトランスと、入力電源から前記インダクタまたは前記トランスの１次巻線に流れる電流をオン／オフするスイッチング素子と、前記インダクタまたはトランスの励磁エネルギーを整流平滑して出力部へ出力する整流平滑回路と、を備え、前記Ａ／Ｄ変換部が、前記アナログ信号の入力ポートに入力される前記入力電源の電圧または前記出力部の電圧の検出信号をディジタル値に変換し、前記比較演算部により前記メモリまたはレジスタに保持された値を基に、前記入力電源の電圧または前記出力部の電圧が所定値を超える過電圧状態であることを検出して前記所定のポートの出力値を定めて前記スイッチング素子のスイッチングを停止する過電圧制御プログラムを備える。
この構成により、高速な過電圧保護を行えるようになる。
【発明の効果】
【００２６】
この発明によれば、プロセッサ全体としてはクロック周波数が低くても、アナログ信号の変化に応じた応答性の高い制御が可能となり、安価で且つ高速応答が要求される機器の制御に利用できる。また、カレントモード制御型や電流共振型等、平均値制御ではなく実時間でスイッチング素子の制御を行うスイッチング電源装置を低コストに構成できる。
【図面の簡単な説明】
【００２７】
【図１】非特許文献１に示されているＤＳＰにおけるＡ／Ｄコンバータの構成を示すブロック図である。
【図２】第１の実施形態に係るプロセッサの全体の構成を示すブロック図である。
【図３】同プロセッサ内のＡ／Ｄコンバータの構成を示すブロック図である。
【図４】第２の実施形態に係るスイッチング制御装置の回路図である。
【図５】同装置の各部の波形図である。
【図６】第３の実施形態に係るスイッチング制御装置のプロセッサ内のＣＰＵの処理手順を示すフローチャートである。
【図７】第４の実施形態に係るスイッチング制御装置の回路図である。
【図８】第５の実施形態に係るスイッチング制御装置の回路図である。
【図９】第６の実施形態に係るスイッチング制御装置に用いるプロセッサ内のＣＰＵの処理手順を示すフローチャートである。
【符号の説明】
【００２８】
６２−Ａ／Ｄ変換部
７０−Ａ／Ｄコンバータ
１００〜１０３−スイッチング電源装置
２００−プロセッサ
【発明を実施するための最良の形態】
【００２９】
《第１の実施形態》
図２は第１の実施形態に係るプロセッサの全体のブロック図、図３はその特徴部分であるＡ／Ｄコンバータのブロック図である。
図２に示すように、このプロセッサ２００は、アナログ信号入力ポートから入力されるアナログ電圧信号をディジタルデータに変換するとともに、後述する処理を行うＡ／Ｄコンバータ７０、ＣＰＵ７１、ＲＡＭ７２、ＲＯＭ７３、割込管理ユニット７５、ＰＷＭジェネレータ（ＰＷＭ信号発生回路）７６、汎用入出力ポート７７、およびクロック信号発生回路７４を備えている。【００３０】
Ａ／Ｄコンバータ７０とＲＡＭ７２，ＲＯＭ７３との間には、Ａ／Ｄコンバータ７０内部のＡＬＵで演算された結果をＲＡＭ７２へ格納するバスＢ１、および上記ＡＬＵで演算する際にＲＡＭ７２に格納されている値（条件判定の際の基準値等）を上記ＡＬＵへ与えるためのデータバスＢ２を備えている。【００３１】
Ａ／Ｄコンバータ７０と割込管理ユニット７５との間には、Ａ／Ｄコンバータ７０内部の上記ＡＬＵで演算した結果によってＣＰＵ７１へ割り込み指令信号を与えるバスＢ３を備えている。また、Ａ／Ｄコンバータ７０とＰＷＭジェネレータ７６との間には、上記ＡＬＵで演算した結果からＰＷＭ信号の発生を停止する指令信号を送信するバスＢ４を備えている。【００３２】
ＣＰＵ７１とＲＡＭ７２，ＲＯＭ７３との間には通常のデータバスＢ５備えている。
インタラプタマネージャー７５とＣＰＵ７１との間には、ＣＰＵ７１に対して割り込みを実行する指令を出力するバスＢ６を備えている。【００３３】
ＰＷＭジェネレータ７６と汎用入出力ポート７７との間には、ＰＷＭジェネレータ７６の発生した信号を出力する信号バスＢ７を備えている。【００３４】
クロック信号発生回路７４は、Ａ／Ｄコンバータ７０に対してクロック信号ＣＬ１、ＣＰＵ７１に対してクロック信号ＣＬ２、およびＰＷＭジェネレータ７６に対してクロック信号ＣＬ３をそれぞれ発生する。【００３５】
図３は、図２に示したプロセッサ２００内部のＡ／Ｄコンバータ７０の構成を示す図である。このＡ／Ｄコンバータ７０は、ＩＮ０〜ＩＮ７で示す８つのアナログ信号入力ポートを備えていて、マルチプレクサ６０Ａ〜６０Ｄはマルチプレクサアービタ６７からの選択信号に応じて所定の入力信号をサンプルホールド回路６１Ａ〜６１Ｄへ出力する。Ａ／Ｄ変換部６２は、基準電圧信号を基準として、サンプルホールド回路６１Ａ〜６１Ｄにサンプルホールドされたアナログ電圧信号をディジタルデータに変換するとともにＡＬＵ６３へ与える。レザルトセレクタ６４は、シーケンサ６６Ａ，６６Ｂにより指定されたＲＡＭ７２のアドレス選択を行い、ＡＬＵ６３の演算結果を該当のアドレスへ格納する。シーケンサ６６Ａ，６６Ｂは、Ａ／Ｄ変換するチャンネル、順番、変換結果を格納するメモリアドレス等を制御するものであり、シーケンサアービタ６８に対してＡ／Ｄ変換開始信号ＳＯＣをトリガとして出力し、Ａ／Ｄ変換部６２からの変換終了信号ＥＯＣを受け取る。また、シーケンサ６６Ａ，６６Ｂは、マルチプレクサアービタ６７およびレザルトセレクタ６４に対し選択信号を順次出力する。【００３６】
ＡＬＵ６３は次の機能を備えている。
（１）Ａ／Ｄ変換部６２により変換された変換結果と任意の値との演算を、図２に示したＣＰＵ７１とは独立して行う。この任意の値はデータバスＢ２を介してＲＡＭ７２から転送される。【００３７】
（２）ＡＬＵ６３で演算した結果（比較結果または差分値）をデータバスＢ１を介してＲＡＭ７２へ格納する。【００３８】
（３）演算により発生したフラグの値（信号）を、データバスＢ３を介して割込管理ユニット７５に対して、およびデータバスＢ４を介してＰＷＭジェネレータ７６へ出力する。【００３９】
これにより、図２に示したＣＰＵ７１の演算処理とは別に、ＡＬＵ６３による演算結果に基づいて即座にＣＰＵへ割り込みを掛けたりＰＷＭ信号の発生をストップしたりできる。【００４０】
なお、以上に示した例では、ＡＬＵ６３がＲＡＭ７２に対して比較結果や差分値を格納する例を示したが、ＣＰＵ７１の演算に利用できるレジスタに比較結果や差分値を格納するように構成してもよい。【００４１】
《第２の実施形態》
図４はこの発明の実施形態に係るスイッチング電源装置の回路図、図５はその各部の波形図である。【００４２】
図４において、端子＋Ｖｉｎは直流入力電源の（＋）入力端子、端子−Ｖｉｎはその（−）入力端子である。また端子＋Ｖｏｕｔは（＋）出力端子、−Ｖｏｕｔはその（−）出力端子である。【００４３】
このスイッチング電源装置１００は、入力平滑コンデンサＣ１、１次巻線ｎ１および２次巻線ｎ２を有する主トランスＴ１、入力電源から主トランスＴ１の１次巻線ｎ１に印加される入力電圧をスイッチングする電力スイッチ素子Ｑ１、この電力スイッチ素子Ｑ１のゲートに与えるスイッチング用パルス信号を発生するプロセッサ２００、主トランスＴ１の２次巻線ｎ２に生じる電圧を同期整流する整流側同期整流器Ｑ２および転流側同期整流器Ｑ３、両整流器を駆動する同期整流器駆動回路３、オフタイミング信号送信回路４、ランプ波発生回路５、オン期間制御回路１６、チョークコイルトランスＬ１、および出力平滑コンデンサＣ２を備えている。【００４４】
また、オフタイミング信号送信回路４の出力信号を１次側へ絶縁状態で伝送するパルストランスＴ２およびダイオードＤ５を備えている。【００４５】
プロセッサ２００は、最大デューティに相当するスイッチング用パルス信号（方形波信号）を出力しようとし、後述するように、電力スイッチ素子Ｑ１のオン期間の途中で、電流検出端子ＣＳに過電流保護用のしきい値を超える電圧を入力すると、直ちに電力スイッチ素子Ｑ１をターンオフする。（図５（ｃ）参照）。【００４６】
上記電流検出端子ＣＳは、図２に示したアナログ信号入力ポートの一つである。また、ＯＵＴ端子は、図２に示した入出力ポートの一つである。【００４７】
プロセッサ２００のＯＵＴ端子電圧がｔ１のタイミングでＬレベルからＨレベルに反転すると、電力スイッチ素子Ｑ１の入力容量が充電され、ターンオンする。【００４８】
電力スイッチ素子Ｑ１のオン期間の途中ｔ０で、パルストランスＴ２を介してオフタイミング信号が伝送されると、ダイオードＤ１を介してプロセッサ２００の電流検出端子ＣＳにオフタイミング信号が入力される。【００４９】
前記Ａ／Ｄコンバータ７０内のＡＬＵ６３は、ＲＡＭ７２に予め書き込んだ基準値とＡ／Ｄ変換部６２による変換値とを比較して、オフタイミング信号電圧が発生したときＰＷＭジェネレータ７６へ停止指令が出力されるように構成している。【００５０】
このようにしてオフタイミング信号電圧が検出されたとき、プロセッサ２００のＯＵＴ端子から電力スイッチ素子Ｑ１のゲートへの充電電流が遮断される共に、Ｑ１の入力容量蓄積電荷がＯＵＴ端子側へ放電され、電力スイッチ素子Ｑ１がターンオフする。（図５（ｂ）（ｃ）（ｄ）（ｈ）参照）。【００５１】
同期整流器駆動回路３は、整流側同期整流器駆動端子ＦＲＤおよび転流側同期整流器駆動端子ＦＬＹを備えている。オフタイミング信号送信回路４は、ＡＮＤゲートであるＩＣ５、コンデンサＣ７で構成している。オン期間制御回路１６は、コンパレータＩＣ１、基準電源Ｖｒｅｆ、分圧抵抗Ｒ２，Ｒ３を備えている。【００５２】
ランプ波発生回路５は、チョークコイルトランスＬ１とＣＲ回路によってランプ波形の電圧信号を発生し、オン期間制御回路６のコンパレータＩＣ１へ入力する。【００５３】
この図４に示すスイッチング電源装置１００は共振リセットフォワードコンバータを構成していて、＋Ｖｉｎと−Ｖｉｎの間に加わる直流電力は、入力平滑コンデンサＣ１で平滑された後、電力スイッチ素子Ｑ１でスイッチングされて交流電力に変換される。この交流電力は、主トランスＴ１の１次巻線ｎ１から２次巻線ｎ２に伝送され、整流側同期整流器Ｑ２、転流側同期整流器Ｑ３で整流後、チョークコイルトランスＬ１、出力平滑コンデンサＣ２で平滑されて再度直流電力に変換される。【００５４】
ランプ波発生回路５はコンデンサＣ８，Ｃ９および抵抗Ｒ８で構成していて、チョークコイルトランスＬ１の１次巻線の両端電圧を入力し、プロセッサ２００が出力するスイッチング用パルス信号の立ち上がりに同期したランプ波を発生する。【００５５】
オン期間制御回路１６のコンパレータＩＣ１は、抵抗Ｒ２，Ｒ３で分圧された出力電圧と、基準電源Ｖｒｅｆの電圧とを比較する。コンパレータＩＣ１の（−）端子に入力される、出力電圧の分圧電圧にはランプ波発生回路５が発生したランプ波が重畳され、電力スイッチ素子Ｑ１のオン期間中に漸増する。この（−）端子入力電圧の漸増によって、オン期間途中で（−）入力が（＋）入力より大きくなると、ＩＣ１の出力電圧はＨレベルからＬレベルに反転する（図５（ａ）（ｃ）参照）。【００５６】
オフタイミング信号送信回路４のＡＮＤゲートＩＣ５はチョークコイルトランスＬ１の２次巻線の電圧とコンパレータＩＣ１の出力電圧とを入力し、電力スイッチ素子Ｑ１のオン期間中にＩＣ１の出力電圧がＨレベルからＬレベルに反転すると、コンデンサＣ７を介してオフタイミング信号を発生する。【００５７】
このオフタイミング信号は、パルストランスＴ２の２次巻線ｎ２から１次巻線ｎ１に伝送される。その際、ダイオードＤ５はオフタイミング信号の伝送で励磁されたパルストランスＴ２をリセットする（図５（ｂ）参照）。【００５８】
前述したとおり、プロセッサ２００のＯＵＴ端子の立ち上がりタイミングに同期して電力スイッチ素子Ｑ１のオンタイミングが定まり、オフタイミング信号に同期して電力スイッチ素子Ｑ１のオフタイミングが定まる。このことによりＰＷＭ制御が行われ、スイッチング電源装置１００の出力電圧が安定化する。【００５９】
《第３の実施形態》
第２の実施形態では、図２に示したＰＷＭジェネレータ７６の機能およびＡ／Ｄコンバータ７０内のＡＬＵ６３から出力されるＰＷＭジェネレータへの停止指令の機能を利用したが、第３の実施形態ではＣＰＵ７１の割り込み処理を利用する例について示す。【００６０】
図６はその場合のＣＰＵ７１の処理内容を示すフローチャートである。図４においてプロセッサ２００の出力端子ＯＵＴに相当する出力ポートを“Ｈ”レベルにし、タイマをスタートさせる（Ｓ１→Ｓ２）。そしてこのタイマがタイムアップするのを待つ（Ｓ３）。このタイマはＣＰＵ７１内にハードウエアとして構成されたものである。【００６１】
一方、割込管理ユニット７５から割り込みが掛かれば前記出力ポートを“Ｌ”レベルに反転する（Ｓ４）。このようにして、割り込み処理によっても第２の実施形態の場合と同様にしてＰＷＭ制御を行うことができる。【００６２】
《第４の実施形態》
図７は、第４の実施形態に係るスイッチング電源装置１０１の回路図である。
ＰＦＣコンバータ４０のインダクタＬ１にはバイアス巻線Ｌｓを設けていて、このインダクタのバイアス巻線Ｌｓの電圧信号をプロセッサ２００のアナログ入力ポートに入力している。【００６３】
プロセッサ２００の入出力ポートの所定のポートとＰＦＣコンバータ４０のスイッチング素子Ｑ１のゲートとの間には絶縁ドライブ回路１４を設けていて、制御パルス信号を絶縁状態で伝送するように構成している。この絶縁ドライブ回路１４は例えばパルストランスやフォトカプラを用いた回路である。【００６４】
図７に示したプロセッサ２００内のＡ／Ｄコンバータ７０内のＡＬＵ６３は、ＲＡＭ７２に予め書き込んだ基準値とＡ／Ｄ変換部６２による変換値とを比較して、インダクタ電流が０になったとき、ＰＷＭジェネレータ７６へ停止指令が出力されるように構成している。【００６５】
ＰＷＭジェネレータ７６はＯＵＴ端子“Ｈ”レベルにしてスイッチング素子Ｑ１をターンオンさせ、その後、ＡＬＵ６３の比較演算によって、インダクタ電流が０になったこと（ゼロクロス点に相当するタイミング）が検出されたとき、ＰＷＭジェネレータ７６を直接制御して、プロセッサ２００のＯＵＴ端子（所定の入出力ポート）の状態を反転して（“Ｌ”レベルにして）、スイッチング素子Ｑ１をターンオンさせる。これにより臨界モードでスイッチング動作させる。【００６６】
《第５の実施形態》
図８は第５の実施形態に係るスイッチング電源装置１０２の回路図である。
図８において、トランスＴ１には１次巻線Ｎ１および２次巻線Ｎ２１，Ｎ２２を備えていて、１次巻線Ｎ１にはブリッジ接続した４つのスイッチング素子ＱＡ，ＱＢ，ＱＣ，ＱＤからなるスイッチング回路ＳＷを接続している。入力電源４１とスイッチング回路ＳＷとの間にはコモンモードチョークコイルＣＨとバイパスコンデンサＣ１〜Ｃ６からなるフィルタ回路およびカレントトランスＣＴを設けている。カレントトランスＣＴの２次側には抵抗Ｒ３を接続して電流検出回路ＣＤを構成し、１次側に流れる電流を電圧信号として取り出すようにしている。【００６７】
スイッチング回路ＳＷの４つのスイッチング素子ＱＡ〜ＱＤには駆動回路３１を接続している。【００６８】
トランスＴ１の２次巻線Ｎ２１，Ｎ２２には整流ダイオードＤ１，Ｄ２、インダクタＬ２およびコンデンサＣ７からなる整流平滑回路ＳＲを設けている。この整流平滑回路ＳＲは、トランスＴ１の励磁エネルギーを整流平滑して出力端子Ｔ２１，Ｔ２２へ出力電圧を出力する。この出力端子Ｔ２１−Ｔ２２間には負荷回路４２を接続している。また、出力端子Ｔ２１−Ｔ２２の間には抵抗Ｒ１，Ｒ２からなる出力電圧検出回路を設けている。【００６９】
図８に示したプロセッサ２００は、そのＡ／Ｄコンバータ７０内のＡＬＵ６３が、ＲＡＭ７２に予め書き込んだ基準値とＡ／Ｄ変換部６２による変換値とを比較して、出力電圧が所定値を超えたとき、ＰＷＭジェネレータ７６へ停止指令を出力するように構成している。【００７０】
プロセッサ２００が実行する幾つかのプログラムの構成および動作は次のとおりである。
［制御パルス信号の出力］
図２に示したＰＷＭジェネレータ７６の動作により、スイッチング回路ＳＷに対する制御パルス信号をパルストランスＴ２に出力する。これにより、駆動回路３１はパルストランスＴ２を介して上記制御パルス信号を入力し、スイッチング回路ＳＷの各スイッチング素子ＱＡ〜ＱＤを駆動する。【００７１】
駆動回路３１はパルストランスＴ２の立ち上がりタイミングと立ち下がりタイミングを基に、それを位相制御してスイッチング素子ＱＡ，ＱＤの組とＱＢ，ＱＣの組を交互にオン／オフする。【００７２】
［定電圧制御］
出力電圧をサンプリングするとともに、そのピーク値が所定値を保つようにスイッチング回路ＳＷの各スイッチング素子ＱＡ〜ＱＤのオンデューティを制御する。【００７３】
［過電流保護制御］
前記１次巻線Ｎ１に流れる電流のピーク値が所定の上限を超えたとき、前記ＰＷＭジェネレータへ停止指令を出力する。上記ピーク値は図３に示したＲＡＭ７２に過電流保護用ピーク値として予め格納しておく。ＡＬＵ６３は上記比較演算により、１次巻線Ｎ１に流れる電流の検出値のディジタル値が上記ピーク値を超えたとき発生するフラグによりＰＷＭジェネレータ７６へ停止指令を出力する。このことによって過電流保護を実現する。
これによりオンデューティが低下し、直ちに過電流保護がはたらく。【００７４】
［過電圧保護制御］
出力電圧が所定の上限を超えたとき、前記ＰＷＭジェネレータへ停止指令を出力する。上記上限値も図３に示したＲＡＭ７２に過電圧保護用上限値として予め格納しておき、ＡＬＵ６３は比較演算により、出力電圧の検出値のディジタル値が上記上限値を超えたとき発生するフラグによりＰＷＭジェネレータ７６へ停止指令を出力する。このことによって過電圧保護を実現する。
これにより速やかにオンデューティが低下し、直ちに過電圧保護がはたらく。
なお、出力電圧だけでなく、入力電源の電圧を検出し、その電圧が過電圧に達したときにＰＷＭジェネレータ７６へ停止指令を出力してＤＣ−ＤＣコンバータを停止することによって同様にして過電圧保護を行うようにしてもよい。【００７５】
《第６の実施形態》
以上に示した各実施形態では、ＰＷＭジェネレータを用い、Ａ／Ｄコンバータ７０内のＡＬＵ６３が直接ＰＷＭジェネレータ７６に対して指令信号を発生する機能を利用した例であったが、第６の実施形態では、ＰＷＭジェネレータに対する指令信号の発生機能を利用せず、またＣＰＵに対する割り込みも行わないで、図３に示したＲＡＭ７２に格納された値を基にＰＷＭ制御、過電圧保護および過電流保護を行う例について示す。【００７６】
図９はその場合のＣＰＵの処理手順を示すフローチャートである。図３に示したＲＡＭ７２の所定アドレスには、ＡＬＵ６３によって比較された結果（この例では、過電流状態であるか否かの状態データおよび過電圧状態であるか否かの状態データ）が格納され、ＣＰＵ７１は、その状態データを参照して、過電流状態または過電圧状態であれば、入力ポートの所定のポートを“Ｌ”レベルとしてスイッチング制御を停止する（Ｓ１１→Ｓ１２→Ｓ１７）。【００７７】
また、ＡＬＵ６３は、所定のシーケンスで、出力電圧の値と基準値（目標値）との比較演算に応じたＰＷＭ制御値を算出し、その値をＲＡＭ７２の所定アドレスに格納する。ＣＰＵ７１は、そのＰＷＭ制御値をＲＡＭ７２から読み出し、それをタイマにセットするとともに出力ポートを“Ｈ”レベルにする（Ｓ１３→Ｓ１４）。その後、タイマがタイムアップするのを待ち、タイムアップした時点で出力ポートを“Ｌ”レベルにする（Ｓ１５→Ｓ１６）。以上の処理を繰り返すことによって定電圧制御を行うとともに過電流保護および過電圧保護を行う。【００７８】
この例では、ＡＬＵ６３が比較結果をＲＡＭ７２に格納するものであったが、ＡＬＵ６３は差分値をＲＡＭ７２に格納し、ＣＰＵ７１が、その差分値に応じて（差分値が所定の大きさを超えているか否かなどによって）所定の処理を行うように構成してもよい。【００７９】
このようにＡＬＵ６３の演算によって定まるフラグを利用せずに、比較結果や差分値を参照する場合でも、その比較演算はＣＰＵ７１の処理とは独立して行うので、全体に高速処理が可能となる。【００８０】
なお、この発明は、前記プロセッサを用いて、以上に示した制御以外にも電流共振型電源のＺＣＳ制御など、アナログ信号の変化に応じて各種制御を行うスイッチング電源装置に適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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