(57)【要約】  半導体装置の内部で電源配線／ＧＮＤ配線のインピーダンスの整合を取り、回路基板の実装レイアウトに依存せずにノイズ電流を低減させる半導体装置である。本発明の代表的な実施の形態の半導体装置は、パッケージ基板と半導体チップと電源配線とＧＮＤ配線とを有する半導体装置であって、導電板を有し、さらに、第１のインピーダンス調整素子と第２のインピーダンス調整素子を有し、導電板によって電源配線、ＧＮＤ配線の寄生容量を定め、第１のインピーダンス調整素子と第２のインピーダンス調整素子とにより、電源配線とＧＮＤ配線のインピーダンスが調整されている。
2009096203.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ基板と、
前記パッケージ基板に搭載された半導体チップと、
前記半導体チップに第１の電源電位を供給する第１の配線と、
前記半導体チップに前記第１の電源電位よりも低い第２の電源電位を供給する第２の配線とを有する半導体装置であって、
前記第１の電源電位及び前記第２の電源電位とは異なる第３の電位を持つ導電板を有し、
さらに、前記第１の配線の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第１の素子と、
前記第２の配線の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第２の素子の少なくとも１つを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の配線と前記導電板との間の寄生容量の第１のインピーダンスと、
前記第２の配線と前記導電板との間の寄生容量の第２のインピーダンスと、
前記第１の配線の寄生インダクタンスのインピーダンスと前記第１の素子のインピーダンスとを合成した第３のインピーダンスと、
前記第２の配線の寄生インダクタンスのインピーダンスと前記第２の素子のインピーダンスとを合成した第４のインピーダンスとにおいて、
前記第１のインピーダンスと前記第４のインピーダンスとの積が、前記第２のインピーダンスと前記第３のインピーダンスとの積と誤差３％の範囲で等しくなるように、前記第１の素子と前記第２の素子のインピーダンスが調整されていることを特徴とする半導体装置。
【請求項３】
パッケージ基板と、
前記パッケージ基板に搭載された半導体チップと、
前記半導体チップに第１の電源電位を供給する第１の配線と、
前記半導体チップに前記第１の電源電位よりも低い第２の電源電位を供給する第２の配線とを有する半導体装置であって、
前記第１の電源電位及び前記第２の電源電位とは異なる第３の電位を持つ導電板を有し、
さらに、前記第１の配線と前記導電板との間の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第１の素子と、
前記第２の配線と前記導電板との間の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第２の素子の少なくとも１つを有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１の配線と前記導電板との間の寄生容量のインピーダンスと前記第１の素子のインピーダンスとを合成した第１のインピーダンスと、
前記第２の配線と前記導電板との間の寄生容量のインピーダンスと前記第２の素子のインピーダンスとを合成した第２のインピーダンスと、
前記第１の配線の寄生インダクタンスの第３のインピーダンスと、
前記第２の配線の寄生インダクタンスの第４のインピーダンスとにおいて、
前記第１のインピーダンスと前記第４のインピーダンスとの積が、前記第２のインピーダンスと前記第３のインピーダンスとの積に誤差３％の範囲で等しくなるように、前記第１の素子と前記第２の素子のインピーダンスが調整されていることを特徴とする半導体装置。
【請求項５】
パッケージ基板と、
前記パッケージ基板に搭載された半導体チップと、
前記半導体チップに第１の電源電位を供給する第１の配線と、
前記半導体チップに前記第１の電源電位よりも低い第２の電源電位を供給する第２の配線とを有する半導体装置であって、
前記第１の電源電位及び前記第２の電源電位とは異なる第３の電位を持つ導電板を有し、
さらに、前記第１の配線の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第１の素子と、
前記第１の配線と前記導電板との間の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第２の素子と、
前記第２の配線の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第３の素子と、
前記第２の配線と前記導電板との間の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第４の素子の少なくとも１つを有することを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１の配線と前記導電板との間の寄生容量のインピーダンスと前記第２の素子のインピーダンスとを合成した第１のインピーダンスと、
前記第２の配線と前記導電板との間の寄生容量のインピーダンスと前記第４の素子のインピーダンスとを合成した第２のインピーダンスと、
前記第１の配線の寄生インダクタンスのインピーダンスと前記第１の素子のインピーダンスとを合成した第３のインピーダンスと、
前記第２の配線の寄生インダクタンスのインピーダンスと前記第３の素子のインピーダンスとを合成した第４のインピーダンスとにおいて、
前記第１のインピーダンスと前記第４のインピーダンスとの積が、前記第２のインピーダンスと前記第３のインピーダンスとの積に誤差３％の範囲で等しくなるように、前記第１〜第４の素子のインピーダンスが調整されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１の配線と前記第２の配線のインピーダンスを調整するための素子が配線パターンで構成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置においてノイズ電流を低減させることを可能とする技術に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integrated Circuit）を搭載した電子制御基板が増加する中、ＬＳＩの動作周波数の高調波が伝導、放射雑音となり他の機器に影響を与える電磁障害（ＥＭＩ：Electro-Magnetic Interference）が問題となっている。【０００３】
電子機器等が発生するＥＭＩの主因として、ＬＳＩなどの内部回路の高速スイッチング動作で発生する高周波電流があげられる。ＬＳＩ内部で発生した高周波電流は、回路基板に伝播し、回路基板からの放射を引き起こす。また、回路基板に接続されたコネクタを介して配線や他の基板へと伝播し、放射を引き起こす可能性もある。この問題に対して、ＬＳＩから回路基板への高周波電流の伝播を防ぐ技術が提案されている。【０００４】
例えば、特許文献１では、ＬＳＩを実装する回路基板において、電源端子とビアホールを電気的に接続する第一のコンデンサ、第一の電源配線、第二の電源配線及び第二のコンデンサとを具備し、所定の周波数範囲において電源配線における特性インピーダンスの大きさをコンデンサにおけるインピーダンスの大きさの三倍以上にし、更に電源配線の長さを２０ｍｍに回路基板の波長短縮率をかけた値以上、かつ、所定の周波数の上限周波数の１／４波長に波長短縮率をかけた値以下とする構成により、低周波数通過型フィルタの効果を高めている。【０００５】
また、例えば、特許文献２には、配線基板上に所定の配線を配設し、該配線に近接する位置に電磁波遮断膜（金属箔）を配置した配線基板、及び、半導体チップの集積回路が形成されている面の上に絶縁膜を配置し、該電磁波遮断膜の上に絶縁膜を介してリードを配置し、このリードと半導体チップの外部端子とを電気的に接続し、封止材で封止してなる半導体装置の構成が記載されている。この構成により、配線または半導体パッケージ内のリードによる配線のインダクタンスの低減と誘導性クロストークの低減を可能としている。【０００６】
これに対し、非特許文献１では、放射の主要因である電源配線／グランド（ＧＮＤ）配線を同位相で流れる高周波電流（コモンモード電流）を抑制する方法として、プリント回路基板の配線パターンによる寄生インダクタンスと容量を適切にバランスさせる方法を提案している。この概要を図１２に示す。【０００７】
図１２は、電子機器におけるコモンモード電流発生の状況を示す模式図である。図１２の上段に示すように、電子機器は、半導体装置１０を搭載した回路基板２０１と、電源ケーブル２０２、電源２０３、及びリファレンスＧＮＤ１０１で構成される。この構成回路をそれぞれ等価回路化したものが図１２の下段の図である。【０００８】
回路基板２０１は等価回路５０１、電源ケーブル２０２は等価回路５０２、電源２０３は等価回路５０３で表す。等価回路５０１内は、ノイズ源５００を持つ半導体装置１０の等価回路５１０と、回路基板２０１の電源配線パターン５２１とＧＮＤ配線パターン５２２がそれぞれリファレンスＧＮＤ１０１に対して持つ寄生容量５３１、５３２、及び寄生インダクタンスによって表す。また電源ケーブル２０２の等価回路５０２、電源２０３の等価回路５０３も同様にリファレンスＧＮＤ１０１に対する寄生容量と、寄生インダクタンス、及び電源配線／ＧＮＤ配線間の寄生容量によって表す。【０００９】
この構成回路の等価回路においては、２つのノイズ電流ループが存在する。半導体装置１０から漏れ出たノイズ電流は、回路基板２０１の電源配線パターン５２１の寄生容量５３１を介し、リファレンスＧＮＤ１０１に流れる電源側ノイズ電流ループ４０２と、回路基板２０１のＧＮＤ配線パターン５２２の寄生容量５３２を介し、リファレンスＧＮＤ１０１に流れるＧＮＤ側ノイズ電流ループ４０３を形成する。電源配線／ＧＮＤ配線を同位相で流れる高周波電流であるコモンモード電流はこの二つのノイズ電流の差分によって発生する。【００１０】
二つのノイズ電流に差分が生じるのは、二つのノイズ電流ループのインピーダンスに差があるからであり、コモンモード電流低減のためにはノイズ電流ループの寄生容量と、基板配線パターンの寄生インダクタンスを制御し、両ノイズ電流ループのインピーダンスを整合させることが重要である。これをインピーダンスのバランス化という。逆にインピーダンスに差分がある状態をインピーダンスがアンバランスであると表現する。非特許文献１では回路基板の配線パターンを変化させ、寄生容量の値を制御してインピーダンスをバランス化することで、コモンモード電流を抑制している。【００１１】
また、コモンモード電流を抑制する別の方法として、特許文献３には、プリント配線基板上に配線された通信線の下部に位置するようにグランド層にくり抜き部分を設けることにより、くり抜き部分に近接して流れる２つのループ電流によって逆方向な２つの磁束を発生させ、この２つの磁束が相互に打ち消し合うことによってコモンモード電流のレベルを減衰させる技術が提案されている。
【特許文献１】特開２００１−１１９１１０号公報
【特許文献２】特開平１１−２２００５６号公報
【特許文献３】特開２０００−３０７２０５号公報
【非特許文献１】電子情報通信学会論文誌Ｃ  Vol.J89-C No.11 pp.854-865
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の特許文献１、２では、半導体装置から回路基板への高周波電流伝播を防ぐ構造を提案している。上記２つの方法により、高周波電流の２つのループへの伝播（ディファレンシャルモード電流）は抑制できる。しかし、放射の主要因である電源配線／グランド（ＧＮＤ）配線を同位相で流れる高周波電流（コモンモード電流）を効果的に抑制することはできない。【００１３】
また、非特許文献１では、回路基板のインピーダンスのアンバランスを抑制しコモンモード電流を抑制する方法が示されている。しかし、非特許文献１の方法では、半導体装置と回路基板を含めた全体の系でバランス化をしなければならない。その為、回路基板のレイアウトごとにインピーダンスの調整を行なう必要があり、コストや設計の手間がかかる場合がある。また、特許文献３に示されている技術は、回路基板の構造により、回路基板においてコモンモード電流を抑制するものである。【００１４】
そこで本発明の目的は、半導体装置の内部で電源配線／ＧＮＤ配線のインピーダンスの整合を取り、コモンモード電流を抑制し、回路基板の実装レイアウトに依存することなくノイズ電流を低減させることができる半導体装置を提供することにある。【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１７】
本発明の代表的な実施の形態による半導体装置は、パッケージ基板と、前記パッケージ基板に搭載された半導体チップと、前記半導体チップに第１の電源電位を供給する第１の配線と、前記半導体チップに前記第１の電源電位よりも低い第２の電源電位を供給する第２の配線とを有する半導体装置であって、前記第１の電源電位及び前記第２の電源電位とは異なる第３の電位を持つ導電板を有し、さらに、前記第１の配線の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第１の素子と、前記第２の配線の経路上に設置され、前記第１の配線と前記第２の配線のインピーダンスを調整するための第２の素子の少なくとも１つを有することを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００１９】
本発明の代表的な実施の形態によれば、半導体装置のインピーダンスのアンバランスを半導体装置の内部のみでバランス化し、外部の回路基板の配線状態によって左右されずに半導体装置のＥＭＩを抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における半導体装置の構成例を示す図である。
【図２】本発明の実施の形態１における半導体装置の構成例を示す図である。
【図３】本発明の実施の形態１における半導体装置の近似的な等価回路を示す図である。
【図４】本発明の実施の形態１における半導体装置の等価回路を更に近似した等価回路を示す図である。
【図５】本発明の実施の形態１における導電板を搭載しない構成の半導体装置を回路基板に搭載した場合のコモンモード電流の発生状況を示す図である。
【図６】本発明の実施の形態１における導電板を搭載した構成の半導体装置を回路基板に搭載した場合のコモンモード電流の発生状況を示す図である。
【図７】本発明の実施の形態２における半導体装置の構成例を示す図である。
【図８】本発明の実施の形態３における半導体装置の構成例を示す図である。
【図９】本発明の実施の形態３における半導体装置の等価回路を示す図である。
【図１０】本発明の実施の形態４における半導体装置の構成例を示す図である。
【図１１】本発明の実施の形態４における半導体装置の等価回路を示す図である。
【図１２】電子機器におけるコモンモード電流発生の状況を示す模式図である。
【図１３】コモンモード電流の発生状況を測定する測定系の構成を示す図である。
【図１４】本発明の実施の形態５における半導体装置の実装例を示す図である。
【図１５】本発明の実施の形態５における半導体装置の第１層の実装例を示す図である。
【図１６】本発明の実施の形態５における半導体装置の第２層の実装例を示す図である。
【図１７】本発明の実施の形態５における半導体装置の第３層の実装例を示す図である。
【図１８】本発明の実施の形態６における半導体装置の構成例を示す図である。
【図１９】本発明の実施の形態６における半導体装置の等価回路を示す図である。
【図２０】本発明の実施の形態７における半導体装置の構成例を示す図である。
【図２１】本発明の実施の形態７における半導体装置の等価回路を示す図である。
【図２２】本発明の実施の形態８における半導体装置の構成例を示す図である。
【図２３】本発明の実施の形態９における半導体装置の構成例を示す図である。
【図２４】本発明の実施の形態１における半導体装置を回路基板に搭載した場合のコモンモード電流４０１の発生状況を示す図である。
【図２５】本発明の実施の形態１における半導体装置を回路基板に搭載した場合のインピーダンス積の比の許容誤差を示す図である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。【００２２】
＜実施の形態１＞
以下では、本発明の実施の形態１である半導体装置について説明する。図１および図２は、本実施の形態の半導体装置の構成例を示す図である。【００２３】
半導体チップ１２の電源用端子は、ワイヤ１３を介して配線層に形成した電源配線１５に接続する。電源配線１５はインピーダンス調整素子３１を介して電源層２２へ接続する。また、同様に半導体チップ１２のＧＮＤ端子は、ワイヤ１４を介して配線層に形成したＧＮＤ配線１６に接続する。ＧＮＤ配線１６はインピーダンス調整素子３２を介してＧＮＤ層２３に接続する。パッケージ基板の各層間には誘電体２１が充填されている。【００２４】
半導体装置１０の最下層には導電板１１を配置する。導電板１１は、リファレンスＧＮＤ１０１に対する半導体装置１０内部の電源配線１５／ＧＮＤ配線１６とは異なる電位を持ち、電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させる。導電板１１は、電源配線１５／ＧＮＤ配線１６の直下、半導体装置１０の回路基板との接触面側に設けた。【００２５】
本実施の形態では導電板１１をこのように配置したが、電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させるものであれば、導電板１１の大きさは任意でよい。また、導電板１１は半導体装置１０の回路基板との接触面側に設けることが望ましいが、半導体装置１０内部の電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させる位置であれば任意に配置してよい。【００２６】
図３は、本実施の形態の半導体装置１０の近似的な等価回路を示す図である。図３において、等価回路は、半導体装置１０、半導体装置１０を搭載した回路基板６１、電源ケーブル６２から構成される。図１および図２に示す半導体チップ１２が動作すると、半導体装置１０に貫通電流１００が流れる。半導体装置１０の内部の電源配線１５、ＧＮＤ配線１６では、それぞれ寄生インダクタンス４３、４４が発生しており、また、導電板１１との間にそれぞれ寄生容量４１、４２が発生している。【００２７】
寄生容量４５は電源配線１５／ＧＮＤ配線１６間の寄生容量であり、寄生容量４６は導電板１１とリファレンスＧＮＤ１０１との間の寄生容量である。図３におけるＶ−Ｇ間には寄生容量４５が存在するが、Ｖ−Ｇ間にバイパスコンデンサを実装してもよい。この時、Ｖ−Ｇ間のインピーダンスは、インピーダンス調整素子３１、３２、寄生インダクタンス４３、４４の配線インピーダンスよりも十分小さい値とし、高周波的に同電位とする。【００２８】
図４は、図３に示す等価回路を更に近似した等価回路を示す図である。図４において、接続点１０２は半導体装置１０と回路基板６１が接続される点であり、さらに、回路基板６１と電源ケーブル６２のインピーダンスであるコモンモードインピーダンス５２、コモンモード電流５３、コモンモード電圧５４が示されている。
この回路においてコモンモード電流５３を抑制する条件を導出する。【００２９】
図４の回路における電源配線１５／ＧＮＤ配線１６と導電板１１との間の寄生容量４１、４２のインピーダンスをそれぞれＺＣｖ、ＺＣｇとする。また電源配線１５／ＧＮＤ配線１６の寄生インダクタンス４３、４４とインピーダンス調整素子３１、３２をそれぞれ合成したインピーダンスの値である合成インピーダンス４７、４８をＺＬｖ、ＺＬｇとする。また、回路基板と電源ケーブルのインピーダンスであるコモンモードインピーダンス５２をＺＣ、コモンモード電圧５４をＶＣ、ノイズ源５１の電圧をＶｄとする。この時コモンモード電圧５４は、以下の式で表すことができる。【００３０】
【数１】
2009096203.tif 000003
【００３１】
コモンモード電流５３はコモンモード電圧５４に比例する。よってコモンモード電流５３を抑制する為の条件は以下の式として得られる。【００３２】
【数２】
2009096203.tif 000004
【００３３】
この式は、図４のブリッジ回路が平衡化する条件と同じである。ここで寄生容量４１、４２をそれぞれＣｖ、Ｃｇとし、電源配線１５／ＧＮＤ配線１６の寄生インダクタンス４３、４４をそれぞれＬｖ、Ｌｇとし、インピーダンス調整素子３１、３２をそれぞれＬｖ’、Ｌｇ’とすると、以下の式が得られる。【００３４】
【数３】
2009096203.tif 000005
【００３５】
この条件を満たすようにインピーダンス調整素子３１、３２を調整することでコモンモード電流５３を抑制できることが分かる。【００３６】
本実施の形態の半導体装置１０に対する比較例として、図１に示す半導体装置１０の構成のうち、導電板１１を搭載しない構成の半導体装置１０を回路基板に搭載した場合のコモンモード電流の発生状況と、導電板１１を搭載した構成の半導体装置１０を回路基板に搭載した場合のコモンモード電流の発生状況を示す。【００３７】
図１３は、コモンモード電流の発生状況を測定する測定系の構成を示す図である。図１３において、測定系は、半導体装置１０を搭載した回路基板２０１、電源ケーブル２０２、擬似負荷回路２０４、電源２０３から構成される。電源ケーブル２０２は回路基板２０１から１５００ｍｍの長さであり、リファレンスＧＮＤ１０１から高さ５０ｍｍの位置にある。また回路基板２０１もリファレンスＧＮＤ１０１から高さ５０ｍｍの位置にある。カレントプローブ３０２は回路基板２０１から５０ｍｍの位置に固定する。【００３８】
回路基板２０１を動作させ、電源ケーブル２０２に流れるコモンモード電流４０１をカレントプローブ３０２とスペクトラムアナライザ３０１を用いて測定した。図１における半導体装置１０の上部のインピーダンス調整素子３１、３２にはインダクタンス素子を利用し、ＧＮＤ端子側のインピーダンス調整素子３２の値を１０ｎＨ固定とし、電源端子側のインピーダンス調整素子３１の値を１ｎＨから１００ｎＨまで変化させた場合のコモンモード電流４０１の変化量を測定した。【００３９】
図５は、導電板１１を搭載しない構成の半導体装置１０を回路基板２０１に搭載した場合のコモンモード電流４０１の発生状況を示す図であり、図６は、導電板１１を搭載した構成の半導体装置１０を回路基板２０１に搭載した場合のコモンモード電流４０１の発生状況を示す図である。電源端子側のインピーダンス調整素子３１の値をＬｇ、ＧＮＤ端子側のインピーダンス調整素子３２の値をＬｖとし、ＬｇとＬｖの比をインピーダンス調整比として横軸にとり、コモンモード電流４０１を縦軸にとって比較を行なった。【００４０】
図５、図６の結果とも、インピーダンス調整素子３１、３２によってインピーダンスを調整することにより、コモンモード電流４０１を抑制できることが分かる。また、図５では、半導体装置１０を搭載した回路基板２０１の配線パターンの影響を受け、図３に示す寄生容量４１、４２が一意に決定しない為、コモンモード電流４０１が最小となるバランス点が周波数ごとに異なっている。
このため、回路基板２０１のレイアウトによってコモンモード電流４０１の抑制効果にばらつきが生じる。これに対し、導電板１１を搭載した構成の半導体装置１０では、図６のようにバランス点が一意に定まり、回路基板２０１の影響を受けずにコモンモード電流４０１を抑制することができる。【００４１】
以上のように、導電板１１を有する構成の本実施の形態の半導体装置１０において、インピーダンス調整素子３１、３２を用いて半導体装置１０の内部のみでインピーダンスを調整してバランス化することにより、半導体装置１０を搭載する回路基板２０１の配線パターンの影響を受けずにコモンモード電流を抑制することができる。【００４２】
＜実施の形態２＞
以下では、本発明の実施の形態２である半導体装置について説明する。図７は、本実施の形態の半導体装置の構成例を示す図である。本実施の形態の半導体装置１０は、図１に示す半導体装置１０の構成における電源層２２、ＧＮＤ層２３が同一面の層ではなく別層にある場合の例である。【００４３】
電源配線１５／ＧＮＤ配線１６が同一面内にある場合でも、もしくは多層化している場合でも、半導体装置１０は図３に示す等価回路と同様に扱うことができ、実施の形態１の場合と同様に、インピーダンス調整素子３１、３２を用いてインピーダンスを調整することにより、コモンモード電流を抑制することができる。【００４４】
＜実施の形態３＞
以下では、本発明の実施の形態３である半導体装置について説明する。図８は、本実施の形態の半導体装置の構成例を示す図である。半導体チップ１２の電源用端子は、ワイヤ１３を介して配線層に形成された電源配線１５に接続する。電源配線１５は電源層２２へ接続すると共に、インピーダンス調整素子３３を介して導電板１１へ接続する。また、同様に半導体チップ１２のＧＮＤ端子はワイヤ１４を介してＧＮＤ配線１６に接続する。ＧＮＤ配線１６はＧＮＤ層２３に接続すると共に、インピーダンス調整素子３４を介して導電板１１へ接続する。パッケージ基板の各層間には誘電体２１が充填されている。【００４５】
半導体装置１０の最下層には導電板１１を配置する。導電板１１は、リファレンスＧＮＤ１０１に対する半導体装置１０内部の電源配線１５／ＧＮＤ配線１６とは異なる電位を持ち、電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させる。実施の形態１と同様に、導電板１１の大きさは、電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させるものであれば任意でよい。また、導電板１１は、半導体装置１０の回路基板との接触面側に設けることが望ましいが、半導体装置１０内部の電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させる位置であれば任意に配置してよい。【００４６】
図９は、本実施の形態の半導体装置１０の等価回路を示す図である。半導体装置１０の電源配線１５／ＧＮＤ配線１６の等価回路を、電源配線１５／ＧＮＤ配線１６にそれぞれ設けられたインピーダンス調整素子３３、３４、電源配線１５と導電板１１に発生する寄生容量４１、ＧＮＤ配線１６と導電板１１に発生する寄生容量４２、電源配線１５の寄生インダクタンス４３、ＧＮＤ配線１６の寄生インダクタンス４４を用いて表す。【００４７】
図９におけるコモンモード電流５３を抑制する為には、コモンモード電圧５４の発生を抑制すればよい。図９に示す等価回路では、ノイズ源５１と寄生容量４１、４２、寄生インダクタンス４３、４４、インピーダンス調整素子３３、３４で構成されるブリッジ回路が平衡化すればコモンモード電圧５４の発生を抑制できる。この時、ノイズ源５１、寄生容量４１、４２、寄生インダクタンス４３、４４は半導体装置１０の構造によって既定であるため、インピーダンス調整素子３３、３４を調整することによってブリッジ回路を平衡化することができる。【００４８】
すなわち、図９の回路における寄生容量４１、４２とインピーダンス調整素子３３、３４のインピーダンスをそれぞれ合成した値をＺＣｖ、ＺＣｇとし、また、寄生インダクタンス４３、４４のインピーダンスをそれぞれＺＬｖ、ＺＬｇとすると、ブリッジ回路が平衡化する条件は、実施の形態１の数２と同様になり、寄生容量４１、４２をそれぞれＣｖ、Ｃｇとし、インピーダンス調整素子３３、３４をそれぞれＣｖ’、Ｃｇ’とし、寄生インダクタンス４３、４４をそれぞれＬｖ、Ｌｇとすると、以下の式が得られる。【００４９】
【数４】
2009096203.tif 000006
【００５０】
この条件を満たすようにインピーダンス調整素子３３、３４を調整することでコモンモード電流５３を抑制できることが分かる。なお、この時インピーダンス調整素子３３、３４には、電源配線１５／ＧＮＤ配線１６と導電板１１が低周波領域で短絡しないように容量性の調整素子を用いる。【００５１】
＜実施の形態４＞
以下では、本発明の実施の形態４である半導体装置について説明する。図１０は、本実施の形態の半導体装置の構成例を示す図である。半導体チップ１２の電源用端子は、ワイヤ１３を介して配線層に形成された電源配線１５に接続する。電源配線１５はインピーダンス調整素子３１を介して電源層２２へ接続すると共に、インピーダンス調整素子３３を介して導電板１１へ接続する。また、同様に半導体チップ１２のＧＮＤ端子はワイヤ１４を介してＧＮＤ配線１６に接続する。ＧＮＤ配線１６はインピーダンス調整素子３２を介してＧＮＤ層２３に接続すると共にインピーダンス調整素子３４を介して導電板１１へ接続する。パッケージ基板の各層間には誘電体２１が充填されている。【００５２】
半導体装置１０の最下層には導電板１１を配置する。導電板１１は、リファレンスＧＮＤ１０１に対する半導体装置１０内部の電源配線１５／ＧＮＤ配線１６とは異なる電位を持ち、電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させる。実施の形態１と同様に、導電板１１の大きさは、電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させるものであれば任意でよい。また、導電板１１は、半導体装置１０の回路基板との接触面側に設けることが望ましいが、半導体装置１０内部の電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させる位置であれば任意に配置してよい。【００５３】
図１１は、本実施の形態の半導体装置１０の等価回路を示す図である。半導体装置１０の電源配線１５／ＧＮＤ配線１６の等価回路を、電源配線１５／ＧＮＤ配線１６にそれぞれ設けられたインピーダンス調整素子３１、３２およびインピーダンス調整素子３３、３４、電源配線１５と導電板１１に発生する寄生容量４１、ＧＮＤ配線１６と導電板１１に発生する寄生容量４２、電源配線１５の寄生インダクタンス４３、ＧＮＤ配線１６の寄生インダクタンス４４を用いて表す。【００５４】
図１１におけるコモンモード電流５３を抑制する為には、コモンモード電圧５４の発生を抑制すればよい。図１１に示す等価回路では、ノイズ源５１と寄生容量４１、４２、寄生インダクタンス４３、４４、インピーダンス調整素子３１、３２、３３、３４で構成されるブリッジ回路が平衡化すればコモンモード電圧５４の発生を抑制できる。この時、ノイズ源５１、寄生容量４１、４２、寄生インダクタンス４３、４４は半導体装置１０の構造によって既定であるため、インピーダンス調整素子３１、３２、３３、３４を調整することによってブリッジ回路を平衡化することができる。【００５５】
すなわち、図１１の回路における寄生容量４１、４２とインピーダンス調整素子３３、３４のインピーダンスをそれぞれ合成した値をＺＣｖ、ＺＣｇとし、また、寄生インダクタンス４３、４４とインピーダンス調整素子３１、３２をそれぞれ合成したインピーダンスの値をＺＬｖ、ＺＬｇとすると、ブリッジ回路が平衡化する条件は、実施の形態１の数２と同様になり、寄生容量４１、４２をそれぞれＣｖ、Ｃｇとし、インピーダンス調整素子３３、３４をそれぞれＣｖ’、Ｃｇ’とし、寄生インダクタンス４３、４４をそれぞれＬｖ、Ｌｇとし、インピーダンス調整素子３１、３２をそれぞれＬｖ’、Ｌｇ’とすると、以下の式が得られる。【００５６】
【数５】
2009096203.tif 000007
【００５７】
この条件を満たすようにインピーダンス調整素子３１、３２、３３、３４を調整することでコモンモード電流５３を抑制できることが分かる。なお、この時インピーダンス調整素子３３、３４には、電源配線１５／ＧＮＤ配線１６と導電板１１が低周波領域で短絡しないように容量性の調整素子を用いる。【００５８】
以上のように、実施の形態１〜４の例で説明したような導電板１１を有する構成の半導体装置１０において、インピーダンス調整素子３１、３２、３３、３４を用いて半導体装置１０の内部のみでインピーダンスを調整してバランス化することにより、半導体装置１０を搭載する回路基板２０１の配線パターンの影響を受けずにコモンモード電流を抑制し、ノイズ電流を低減させることができる。【００５９】
＜実施の形態５＞
以下では、本発明の実施の形態５である半導体装置について説明する。図１４〜図１７は、本実施の形態の半導体装置の実装例を示す図である。図１４は、半導体装置１０の実装例、図１５〜図１７は、それぞれ、半導体装置１０の第１層〜第３層の実装例を示す図である。【００６０】
半導体チップ１２の電源用端子は、ワイヤ１３を介して第１層の配線層に形成した電源配線２５に接続する。電源配線２５は、ビア１７を介して第２層の電源配線１５２に接続される。さらに、ビア２０を介して第１層の電源配線１５に接続され、インピーダンス調整素子３１を介して電源配線１５１へ接続する。さらに、ビア２０１を介して第２層の電源配線１５３に接続する。【００６１】
また同様に、半導体チップ１２のＧＮＤ端子は、ワイヤ１４を介して第１層の配線層に形成したＧＮＤ配線２４に接続する。ＧＮＤ配線２４は、ビア１９を介して第２層のＧＮＤ配線１６２に接続される。さらに、ビア１８を介して第１層のＧＮＤ配線１６に接続され、インピーダンス調整素子３２を介してＧＮＤ配線１６１へ接続する。さらに、ビア１８１を介して第２層のＧＮＤ配線１６３に接続する。なお、第３層には導電板１１を有しており、また、各層間には誘電体が充填されている。【００６２】
このように、電源配線／ＧＮＤ配線は、インピーダンス調整素子３１、３２を介してパッケージ外部の電源配線と接続するように引き回せば、実施の形態１〜４と同様にコモンモード電流を低減することが可能である。また、本実施の形態の例に示すように、バイパスコンデンサ４９を電源配線−ＧＮＤ配線間に実装してもよい。【００６３】
＜実施の形態６＞
以下では、本発明の実施の形態６である半導体装置について説明する。図１８は、本実施の形態の半導体装置の構成例を示す図である。本実施の形態の半導体装置１０は、導電板１１が回路基板との接触面側ではなく、半導体チップ１２と電源層２２およびＧＮＤ層２３との間に配置されている場合の例である。【００６４】
このときの等価回路は図１９に示すようになり、パッケージ基板上の電源配線１５／ＧＮＤ配線１６は、リファレンスＧＮＤ１０１に対して寄生容量４１１、４２１を持つ。しかし、例えば、パッケージ基板内の誘電率を部分的に変化させるために誘電体２１１を挿入する、もしくは、誘電体２１の誘電率を変化させる、もしくは、パッケージ基板間の距離を縮める、もしくは、パッケージとリファレンスＧＮＤ１０１との距離を離すことにより、寄生容量４１１、４２１に対する寄生容量４１、４２の値を大きくし、寄生容量４１１、４２１の影響を低減することができる。従って、これまでと同様に図４と同様の等価回路で扱うことが可能となる。【００６５】
＜実施の形態７＞
以下では、本発明の実施の形態７である半導体装置について説明する。図２０は、本実施の形態の半導体装置の構成例を示す図である。本実施の形態の半導体装置１０は、インピーダンス調整用素子３１、３２がない場合の例である。また、図２１は、本実施の形態の半導体装置１０の等価回路を示す図である。半導体装置１０の電源配線１５／ＧＮＤ配線１６の等価回路を、電源配線１５と導電板１１に発生する寄生容量４１、ＧＮＤ配線１６と導電板１１に発生する寄生容量４２、電源配線１５の寄生インダクタンス４３、ＧＮＤ配線１６の寄生インダクタンス４４を用いて表している。【００６６】
ここで、導電板１１とパッケージ基板上の電源配線１５／ＧＮＤ配線１６に対して発生する寄生容量４１、４２、及び寄生インダクタンス４３、４４が実施の形態１で示した数２を満たす値であれば、インピーダンス調整素子３１、３２が無い場合であってもコモンモード電流５３を低減することが可能である。【００６７】
図２１に示す等価回路においてコモンモード電流５３を抑制するためには、コモンモード電圧５４の発生を抑制すればよい。ここでは、ノイズ源５１と寄生容量４１、４２、寄生インダクタンス４３、４４で構成されるブリッジ回路が平衡化すればコモンモード電圧５４の発生を抑制できる。この時、ノイズ源５１、寄生容量４１、４２、寄生インダクタンス４３、４４は半導体装置１０の構造によって既定であるため、半導体装置１０の設計の際に上記のブリッジ回路を平衡化するように設計すればよいことが分かる。【００６８】
すなわち、図２１の等価回路における寄生容量４１、４２をＺＣｖ、ＺＣｇとし、また、寄生インダクタンス４３、４４をＺＬｖ、ＺＬｇとすると、ブリッジ回路が平衡化する条件は、実施の形態１の数２と同様になる。従って、寄生容量４１、４２をそれぞれＣｖ、Ｃｇとし、寄生インダクタンス４３、４４をそれぞれＬｖ、Ｌｇとすると、以下の式が得られる。【００６９】
【数６】
2009096203.tif 000008
【００７０】
このように、インピーダンス調整用素子３１、３２がない場合であっても、数６を満たすように設計することによってコモンモード電流５３を低減することが可能である。【００７１】
＜実施の形態８＞
以下では本発明の実施の形態８である半導体装置について説明する。実施の形態２において説明したように、導電板１１は回路基板面側に配置することが望ましいが、電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させる位置であれば任意に配置してよい。図２２は、本実施の形態の半導体装置の構成例を示す図である。本実施の形態の半導体装置１０では、導電板１１が半導体チップ１２と電源層２３との間に配置されている。この場合の等価回路では、図１９に示した寄生容量４１１、４２１のように、リファレンスＧＮＤ１０１に対して容量が発生する。【００７２】
しかし、例えば、パッケージ基板内の誘電率を部分的に変化させるために誘電体２１１を挿入する、もしくは、誘電体２１の誘電率を変化させる、もしくは、パッケージ基板間の距離を縮める、もしくは、パッケージとリファレンスＧＮＤ１０１との距離を離すことにより、実施の形態６と同様に、寄生容量４１１、４２１に対する寄生容量４１、４２の値を大きくし、寄生容量４１１、４２１の影響を低減することができる。従って、これまでと同様に図１１と同様の等価回路で扱うことが可能となる。【００７３】
＜実施の形態９＞
以下では本発明の実施の形態９である半導体装置について説明する。実施の形態２において説明したように、導電板１１は回路基板面側に配置することが望ましいが、電源配線１５／ＧＮＤ配線１６に対して寄生容量を発生させる位置であれば任意に配置してよい。図２３は、本実施の形態の半導体装置の構成例を示す図である。本実施の形態の半導体装置１０では、導電板１１が電源層２２とＧＮＤ層２３との間に配置されている。この場合の等価回路では、図１９に示した寄生容量４１１、４２１のように、リファレンスＧＮＤ１０１に対して容量が発生する。【００７４】
しかし、例えば、パッケージ基板内の誘電率を部分的に変化させるために誘電体２１１を挿入する、もしくは、誘電体２１の誘電率を変化させる、もしくは、パッケージ基板間の距離を縮める、もしくは、パッケージとリファレンスＧＮＤ１０１との距離を離すことにより、実施の形態６と同様に、寄生容量４１１、４２１に対する寄生容量４１、４２の値を大きくし、寄生容量４１１、４２１の影響を低減することができる。従って、これまでと同様に図１１と同様の等価回路で扱うことが可能となる。【００７５】
なお、上述した実施の形態１〜９において、数２は、インピーダンスの積を等しくすればコモンモード電流を低減できるという式であるが、以下の式で表されるインピーダンス積の比βを考えると、βの誤差３％の範囲で低減効果が大きい。【００７６】
【数７】
2009096203.tif 000009
【００７７】
例えば、車載機器では国際無線障害特別委員会（ＣＩＳＰＲ）が作成した規格である車載受信機の保護のための妨害特性の許容値及び測定法（ＣＩＳＰＲ２５）のＣｌａｓｓ５によって放射電磁界が規定されている。これによれば、車載機器と電源をつなぐ電源ケーブル２０２などのワイヤハーネスからｄ＝１ｍ遠方の放射電磁界を１２ｄＢμＶ／ｍ以下とする必要がある。この規制値から、例えば図１３に示す測定系において、Ｌ＝１．５ｍの電源ケーブル２０２に流れるコモンモード電流４０１の値を以下の式により計算すると、ｆ＝７０ＭＨｚでは０．１８ｄＢμＡ以下とする必要がある。【００７８】
【数８】
2009096203.tif 000010
【００７９】
ここで、図２１に示す等価回路において、ＺＣｖ＝１ｐＦ，ＺＣｇ＝５ｐＦ，ＺＬｇ＝１０ｎＨ，ＺＬｖ＝１〜１００ｎＨ可変、Ｖｄ＝１００ｍＶとしたときの７０ＭＨｚのコモンモード電流の値を計算すると、図２４に示すような分布になる。図２４は、実施の形態１の半導体装置を回路基板に搭載した場合のコモンモード電流４０１の発生状況を示す図である。【００８０】
この分布に対して上述の規制値を入れると、バランス点であるＬｖ／Ｌｇ＝５の値からそれぞれ±２％以内であればコモンモード電流４０１を規制値以下に抑えることができる。同様に８０ＭＨｚから３００ＭＨｚまで規制値を満足するコモンモード電流４０１の値を計算し、インピーダンス積の比βの許容誤差を計算した。【００８１】
図２５は、実施の形態１の半導体装置を回路基板に搭載した場合のインピーダンス積の比の許容誤差を示す図である。この時、インピーダンス比ＺＣｇ／ＺＣｖを１〜５０と可変とした。図２５に示すように、電源ケーブル２０２が共振する周波数、１００ＭＨｚ、２００ＭＨｚ、３００ＭＨｚ付近では、誤差は３％以下とする必要があり、逆に共振周波数以外の周波数では誤差が大きくても規制値を満足することが分かる。【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。【００８３】
例えば、上述したように、図４、図９、図１１などにおけるブリッジ回路を平衡化する条件を満たすことが可能であれば、インピーダンス調整素子３１、３２、３３、３４はすべて必要ではなく、いずれかがない構成であっても構わない。また、インピーダンス調整素子３１、３２、３３、３４は素子である必要は無く、回路の配線パターンによって構成し、その配線インピーダンスを利用するものであってもよい。
【産業上の利用可能性】
【００８４】
本発明は、ノイズ電流を低減させることを可能とする半導体装置に利用可能である。
【図１】
2009096203.tif 000011
【図２】
2009096203.tif 000012
【図３】
2009096203.tif 000013
【図４】
2009096203.tif 000014
【図５】
2009096203.tif 000015
【図６】
2009096203.tif 000016
【図７】
2009096203.tif 000017
【図８】
2009096203.tif 000018
【図９】
2009096203.tif 000019
【図１０】
2009096203.tif 000020
【図１１】
2009096203.tif 000021
【図１２】
2009096203.tif 000022
【図１３】
2009096203.tif 000023
【図１４】
2009096203.tif 000024
【図１５】
2009096203.tif 000025
【図１６】
2009096203.tif 000026
【図１７】
2009096203.tif 000027
【図１８】
2009096203.tif 000028
【図１９】
2009096203.tif 000029
【図２０】
2009096203.tif 000030
【図２１】
2009096203.tif 000031
【図２２】
2009096203.tif 000032
【図２３】
2009096203.tif 000033
【図２４】
2009096203.tif 000034
【図２５】
2009096203.tif 000035
【国際調査報告】
2009096203.tif 000036
2009096203.tif 000037
2009096203.tif 000038
2009096203.tif 000039