(57)【要約】  この電気ヒューズ（ＥＦ１）は、バリアメタル等の主配線（ＭＬ１）と、この主配線（ＭＬ１）の両端部に、パット（ＰＴ１，ＰＴ２）とが設けられている。主配線（ＭＬ１）の下面側には、下部絶縁層が設けられている。主配線（ＭＬ１）の上面側には、ライナー膜、ＳｉＯ２等の上部絶縁層が設けられている。電流の印加による電気ヒューズの加熱に伴って、電気ヒューズに接する絶縁膜部材から分解放出される酸素（Ｏ）と電気ヒューズ材料とを化学結合させることで、電気ヒューズの高抵抗化が可能となる。電流印加によって高抵抗化する電気ヒューズに対し、電気ヒューズ周辺にダメージを与えることなく、しかも、短時間かつ確実に電気ヒューズを高抵抗にすることができる電気ヒューズ構造を備える、半導体装置および半導体装置の製造方法を提供する。
2009104343.tif 000002
【特許請求の範囲】
【請求項１】
導電材料で構成された電気ヒューズ(EF1,EF2)と、
前記電気ヒューズ(EF1,EF2)に接するように配設される酸化絶縁層(DIL1)と、を備え、
前記電気ヒューズ(EF1,EF2)は、少なくともその一部に、前記酸化絶縁層(DIL1)から酸素を取り入れることにより、酸化される前よりも高抵抗化された領域(X2)を有する、半導体装置。
【請求項２】
前記電気ヒューズ(EF1,EF2)の前記高抵抗化された領域(X2)は、前記電気ヒューズ(EF1,EF2)に電流を印加することにより、前記電気ヒューズ(EF1,EF2)が高温状態となり、加熱された前記酸化絶縁層(DIL1)から酸素が放出され、前記酸素が前記電気ヒューズ(EF1,EF2)と結合した領域である、請求の範囲第１項に記載の半導体装置。
【請求項３】
前記電気ヒューズ(EF1,EF2)に接続され、前記電気ヒューズ(EF1,EF2)に高抵抗化された領域(X2)を形成するため、前記電気ヒューズ(EF1,EF2)に電流を流すための制御回路をさらに含む、請求の範囲第１項に記載の半導体装置。
【請求項４】
前記導電材料は、タンタル、チタン、および、タングステンの中から１または複数選ばれた材料であり、
前記酸化絶縁層(DIL1)はＬｏｗ−ｋ材料である、請求の範囲第１項に記載の半導体装置。
【請求項５】
前記電気ヒューズ(EF1,EF2)の近傍領域には、エアギャップ(AG)を有する前記酸化絶縁層(DIL1)が配設される、請求の範囲第１項に記載の半導体装置。
【請求項６】
当該半導体装置は、
下部層間絶縁膜(IL7)、この下部層間絶縁膜(IL7)の上に設けられる下部電極(DE1)、この下部電極(DE1)の上の一部に設けられるトンネル磁気抵抗膜(TMR1)、および、このトンネル磁気抵抗膜(TMR1)の上に設けられる上部電極(UE1)の積層構造からなるメモリセル(TMRE)と、
前記メモリセル(TMRE)を覆うように設けられる上部層間絶縁膜(IL8)と、を有し、
前記上部層間絶縁膜(IL8)および前記下部層間絶縁膜(IL7)は、酸化絶縁層(DIL1)からなり、
前記電気ヒューズ(EF1,EF2)は、前記下部電極(DE1)と同一材料からなる、請求の範囲第１項に記載の半導体装置。
【請求項７】
導電材料で構成された複数の電気ヒューズ(EF1,EF2)と、前記電気ヒューズ(EF1,EF2)の一方端に接続される第一電極と、前記電気ヒューズ(EF1,EF2)の他方端側に接続される第二電極と、前記電気ヒューズ(EF1,EF2)に接するように配設される酸化絶縁層(DIL1)と、を有する回路と前記回路によってトリミングされる第一回路とが複数形成されたチップ領域が複数形成された半導体ウエハを準備する工程と、
前記第一回路の第一検査を行なう第一検査工程と、
前記第一検査の結果に基づき、少なくとも１つの前記電気ヒューズ(EF1,EF2)に対して電流を印加することにより、前記電気ヒューズ(EF1,EF2)が高温状態となり、加熱された前記酸化絶縁層(DIL1)から酸素が放出され、前記酸素が前記電気ヒューズ(EF1,EF2)と結合し、酸化される前よりも高抵抗化された領域を形成することにより、前記第一電極と前記第二電極との電気的絶縁を行なう第一トリミング工程と、を備える半導体装置の製造方法。
【請求項８】
前記第一トリミング工程の後、前記半導体ウエハを個別の前記チップ領域に切り分け、半導体チップを形成するトリミング工程と、
前記半導体チップを封止するパッケージング工程と、
パッケージングされた前記半導体チップに対して、前記第一回路の第二検査を行なう第二検査工程と、
前記第二検査の結果に基づき、少なくとも１つの前記電気ヒューズ(EF1,EF2)に対して電流を印加することにより、前記電気ヒューズ(EF1,EF2)が高温状態となり、加熱された前記酸化絶縁層(DIL1)から酸素が放出され、前記酸素が前記電気ヒューズ(EF1,EF2)と結合し、酸化される前よりも高抵抗化された領域を形成することにより、前記第一電極と前記第二電極との電気的絶縁を行なう第二トリミング工程と、をさらに備える請求の範囲第７項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流を供給することによって抵抗値を増加させることが可能な電気ヒューズを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、電流を供給することによって抵抗値を増加させることが可能な電気ヒューズが、半導体装置に用いられている。半導体装置は、安定的な量産が行われるようになった頃には価格の下落が激しく、利益を得るには早期に立ち上げ、かつ、高歩留まりの達成が必須である。このため、早期の歩留まり向上を図ることを目的に、半導体装置に冗長回路を設けて、高歩留まりの達成を実現させている。【０００３】
電気ヒューズを用いた場合には、モールド樹脂封止前だけでなく、モールド樹脂封止後に半導体装置の救済が可能であるが、電気ヒューズの抵抗化を物理的に行なうことから、電気ヒューズが設けられる領域の周辺部材へのダメージなどの問題があった。今後益々、周辺部材の低誘電率（以下、Ｌｏｗ−ｋと呼ぶ）膜の強度が低下することを考慮すると、少しでもダメージを抑制した高抵抗化が可能となる電気ヒューズが要望される。【０００４】
このことから、半導体装置においては、周辺部材にダメージを極力与えることなく、しかも、主配線部材が銅のみならずアルミにも対応でき、電気的に高抵抗化を可能とするヒューズ開発に着手することが重要である。なお、半導体装置の救済だけでなく、電気ヒューズはアナログデバイスなどの電圧調整、プロセスやテスト結果などの履歴用タグ等としても使用できる可能性を持っている。【０００５】
なお、本明細書においては、このヒューズは電気ヒューズと呼ばれる。また、電気ヒューズは、半導体装置の絶縁層中に設けられている。本明細書においては、絶縁層と電気ヒューズとを有する構造体は電気ヒューズ構造体と呼ばれる。また、本明細書においては、電気ヒューズの抵抗値の増加は、電気ヒューズに流れる電流の値が小さくなること、すなわち、電気ヒューズが以前に比較して高い抵抗値を有する状態になることを含む。【０００６】
また、本明細書においては、電気ヒューズの抵抗値の増加は、電気ヒューズの両端に接続された２つの素子の間の電流の流れが完全に停止すること、すなわち、電気ヒューズの切断もしくは溶断、または、電気ヒューズの抵抗値が無限大になることを含むものとする。また、本明細書において用いられる電気ヒューズは、電子回路の使用を不能にするヒューズのみならず、アナログデバイス等において用いられる電圧を調整するためのヒューズ、ならびに、プロセスおよびテスト結果等の履歴を残すためのタグとして使用されるヒューズをも含んでいる。【０００７】
下記非特許文献１には、半導体装置に採用される電気ヒューズ構造体の一例が開示されている。図３８から図５３を順次参照しながら、この電気ヒューズ構造体の構造およびその動作原理について、以下説明する。【０００８】
図３８に示すように、電気ヒューズＥＦ１０は、主配線ＭＬ１０と主配線ＭＬ１０の下面および両側面を覆うバリア膜ＢＬ１０とからなっている。電気ヒューズＥＦ１０は、絶縁層ＩＬ１０に形成されたトレンチＴＨ１０内において半導体基板の主表面と平行に延びている。また、電気ヒューズＥＦ１０および絶縁層ＩＬ１０は絶縁層ＩＬ２０によって覆われている。絶縁層ＩＬ２０上には、絶縁層ＩＬ３０が形成されている。【０００９】
主配線ＭＬ１０は、金属層または金属化合物層からなっており、絶縁層ＩＬ１０、絶縁層ＩＬ２０、および絶縁層ＩＬ３０の融点よりも低い融点を有する。また、バリア膜ＢＬ１０は、金属層、金属化合物層、またはそれらの層が複数重ねられた構造からなっている。また、バリア膜ＢＬ１０の融点は、主配線ＭＬ１０の融点よりも高く、かつ、絶縁層ＩＬ１０および絶縁層ＩＬ２０の融点よりも低い。さらに、主配線ＭＬ１０の線膨張係数は、バリア膜ＢＬ１０の線膨張係数よりも大きい。バリア膜ＢＬ１０の線膨張係数は、絶縁層ＩＬ１０、絶縁層ＩＬ２０および絶縁層ＩＬ３０のそれぞれの線膨張係数と同等であるかまたはそれよりも大きい。【００１０】
上記融点条件に基づき、具体的には、主配線ＭＬ１０には銅膜が採用され、バリア膜ＢＬ１０にはタンタル膜が採用され、絶縁層ＩＬ１０および絶縁層ＩＬ３０には、３以下の誘電率を有するＬｏｗ−ｋ部材であるＳｉＯＣ膜が採用され、絶縁層ＩＬ２０には、ＳｉＣＮ膜が採用されている。【００１１】
次に、上記構造の電気ヒューズの抵抗値が増加するときに生じる作用、特に、電気ヒューズが切断されるときに生じる作用を説明する。まず、主配線ＭＬ１０を構成する銅膜が液化したときの体積膨張率を説明する。室温での密度（ｇ／ｃｍ３）は、８．９３であるのに対して、液体時（１２００°Ｃ）の密度は７．８（ｇ／ｃｍ３）であることから、液化した後の銅膜の密度は、液化する前の銅膜の密度に比較して小さいことが分かる。このことから、液化した後の銅膜の体積は液化する前の金属の体積よりも増加していることが分かる。液化に起因する銅膜の体積膨張率に関しては、１４％（８．９３／７．８＝１．１４）である。一例として、アルミニウムの場合が８％（２．６９／２．５＝１．０８）、鉄の場合には、１１％（７．８６／７．１＝１．１１）である。【００１２】
以上のことを考慮して、図３８および図３９を用いて、電気ヒューズＥＦ１０の抵抗値が増加するときに生じる作用、特に、電気ヒューズＥＦ１０が切断されるときに生じる作用を説明する。【００１３】
図３８に示す電気ヒューズＥＦ１０においては、紙面に対して垂直な方向に沿って、すなわち、主配線ＭＬ１０が延びる方向に沿って電流が流れる。それにより、主配線ＭＬ１０にはジュール熱が生じる。そのため、主配線ＭＬ１０の温度が上昇し始める。その結果、線膨張係数の相違に起因して主配線ＭＬ１０、バリア膜ＢＬ１０、および絶縁層ＩＬ１０，ＩＬ２０，ＩＬ３０のそれぞれに熱応力が発生する。【００１４】
この電気ヒューズ構造体においては、絶縁層ＩＬ２０の線膨張係数は、主配線ＭＬ１０の線膨張係数よりもかなり低い。そのため、絶縁層ＩＬ２０の膨張の度合いは主配線ＭＬ１０の膨張の度合いよりも小さい。絶縁層ＩＬ２０は主配線ＭＬ１０に接触している。したがって、主配線ＭＬ１０は膨張しようとしても、絶縁層ＩＬ２０がその膨張を抑制する。その結果、主配線ＭＬ１０の上部には引張力が生じ、絶縁層ＩＬ２０の下部には圧縮力が生じる。したがって、図３８に示した丸印部分Ｚに応力集中が発生する。【００１５】
主配線ＭＬ１０の温度がさらに上昇すると、主配線ＭＬ１０を構成する金属が固体から液体に変化する。すなわち、金属の相変化が生じる。これにより、主配線ＭＬ１０の体積がさらに増加する。このとき、主配線ＭＬ１０の膨張はバリア膜ＢＬ１０によって制限される。そのため、図３９において白抜き矢印で示されるように、主配線ＭＬ１０は、上方にのみ膨張する。これにより、絶縁層ＩＬ２０が上方に押し上げられる。【００１６】
したがって、主配線ＭＬ１０が液化する前に主配線ＭＬ１０の上部の両端の位置に応力集中が発生していたこと、および、絶縁層ＩＬ２０が上方に押し上げられることの相乗効果によって、この応力集中が発生している部分を始点として絶縁層ＩＬ２０および絶縁層ＩＬ３０にクラックＣＲ１０が生じる。図４０は、主配線ＭＬ１０（ヒューズ）に生じる応力解析結果を模式的に示す一例である。主配線ＭＬ１０の上部の両端位置に応力集中が発生していることが確認できる。【００１７】
クラックＣＲ１０が発生したことによって、絶縁層ＩＬ２０に空隙が生じる。この空隙の幅は、非常に小さい。また、主配線ＭＬ１０が液化している。そのため、クラックＣＲ１０内に毛細管現象によって液化した主配線ＭＬ１０が吸い込まれる。その結果、クラックＣＲ１０が発生している位置とは異なる位置で主配線ＭＬ１０に不連続部分が形成される。【００１８】
図４１〜図５０には、前述の一連の電気ヒューズＥＦ１０の切断経過が、時系列的に示されている。図番号が大きい図に示される状態は、図番号が小さい図に示される状態よりも後に現れる。図４１、図４３、図４５、図４７、および図４９のそれぞれは、上面図であり、図４２、図４４、図４６、図４８、および図５０のそれぞれは断面図である。【００１９】
図４９の平面図、および図５０の断面図に示すように、所定量の液化した主配線ＭＬ１０が毛細管現象によってクラックＣＲ１０内に吸い込まれたときに、主配線ＭＬ１０およびバリア膜ＢＬ１０が切断される。なお、バリア膜ＢＬ１０は主配線ＭＬ１０が吸い込まれるときに生じる力によって切断される。図５１の平面図、および図５２の断面図に、実際の切断部ＣＴ１０を有する電気ヒューズＥＦ１０が示されている。【００２０】
上述したように、図３８に示す電気ヒューズＥＦ１０の構造においては、主配線ＭＬ１０の上部の両端位置に応力を集中させてクラックＣＲ１０を発生させ、このクラックＣＲ１０に液化した主配線ＭＬ１０を押し込む。これにより、電気ヒューズＥＦ１０そのものに空隙を生じさせ、この空隙によって電気ヒューズＥＦ１０の高抵抗化がなされる。しかし、この高抵抗化手法を用いた場合、クラックＣＲ１０には液化した主配線ＭＬ１０が充填されてしまうことから、図５３に示すように、隣接する電気ヒューズＥＦ１０のクラックＣＲ１０との短絡（図中Ａで示す箇所）や、上方に位置する電気ヒューズＥＦ１０との短絡（図中Ｂで示す箇所）を発生させるおそれがあり、電気ヒューズ周辺にダメージを与えるおそれがある。
【非特許文献１】T.  Ueda  et.Al.,  "A  Novel  Cu  Electrical  Fuse  Structure  and  Blowing  Scheme  utilizing  Crack-assisted  Mode  for  90-45nm-node  and  beyond,  VLSI  symp.2006,pp.174-175.
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明が解決しようとする課題は、上述した電気ヒューズ構造において、電気ヒューズを切断した場合に、電気ヒューズ周辺にダメージを与える点にある。したがって、本発明は、上述の問題に鑑みなされたものであり、その目的は、電流印加によって高抵抗化する電気ヒューズに対し、電気ヒューズ周辺にダメージを与えることなく、しかも、短時間かつ確実に電気ヒューズを高抵抗にすることができる電気ヒューズ構造を備える、半導体装置および半導体装置の製造方法に関する発明を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の一実施の形態によれば、導電材料で構成された電気ヒューズと、この電気ヒューズに接するように配設される酸化絶縁層と、を備え、電気ヒューズは、少なくともその一部に、酸化絶縁層から酸素を取り入れることにより、酸化される前よりも高抵抗化された領域を有している。
【発明の効果】
【００２３】
この実施の形態によれば、物理的に電気ヒューズを高抵抗化するのではなく、電気ヒューズの加熱に伴って絶縁膜部材である酸化絶縁層から分解放出される酸素（Ｏ）と、バリアメタル等の電気ヒューズ材料とを化学結合させることで、電気ヒューズを高抵抗化する。これにより、電気ヒューズの周囲部材をほとんど変形させることがなく、しかも、他の領域に損傷を与えることもない。その結果、電気ヒューズの上下層に他の電気ヒューズの配線を配置すること、および、電気ヒューズの配置間隔を縮小することもできる。【００２４】
また、酸素放出が可能な絶縁膜部材とバリアメタルとで構成されるものであれば、配線の主部材が銅、アルミニウムであっても電気ヒューズが構成できることから、半導体装置に対しての適用範囲を拡げることが可能となる。
【図面の簡単な説明】
【００２５】
【図１】この発明に基づいた実施の形態１の電気ヒューズが設けられた電子回路の構成を説明するための図である。
【図２】この発明に基づいた実施の形態１の電気ヒューズの全体構成を示す斜視図である。
【図３】図２中のＩＩＩ−ＩＩＩ線矢視断面図である。
【図４】図２中のＩＶ−ＩＶ線矢視断面図である。
【図５】ＳｉＯＣ膜における酸素放出温度と時間との関係を示す図である。
【図６】（Ａ）は背景技術における電気ヒューズの高抵抗化された状態を示す斜視図であり、（Ｂ）は、この発明に基づいた実施の形態１の電気ヒューズの高抵抗化された状態を示す斜視図である。
【図７】各材質の融点温度と沸点温度を示す図である。
【図８】（Ａ）〜（Ｅ）は、シミュレーションより求めた電気ヒューズへの電流の印加時間と周辺温度上昇との関係を示す図である。
【図９】バリアメタル（本実施の形態）と銅（背景技術）との比較における印加電流と温度上昇との関係を示す図である。
【図１０】この発明に基づいた実施の形態２の電気ヒューズの構造を示す断面図である。
【図１１】この発明に基づいた実施の形態２の他の電気ヒューズの構造を示す断面図である。
【図１２】この発明に基づいた実施の形態２の他の電気ヒューズの構造を示す断面図である。
【図１３】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリのメモリセル部および電気ヒューズの平面構造を示す平面図である。
【図１４】（Ａ）は、図１３中のＡ−Ａ断面、（Ｂ）は、図１３中のＢ−Ｂ断面を示す断面図である。
【図１５】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの全層における断面構造を示す断面図であり、（Ａ）は図１３中のＡ−Ａ断面、（Ｂ）は図１３中のＢ−Ｂ断面に相当する図である。
【図１６】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１製造工程を示す断面図である。
【図１７】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第２製造工程を示す断面図である。
【図１８】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第３製造工程を示す断面図である。
【図１９】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第４製造工程を示す断面図である。
【図２０】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第５製造工程を示す断面図である。
【図２１】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第６製造工程を示す断面図である。
【図２２】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第７製造工程を示す断面図である。
【図２３】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第８製造工程を示す断面図である。
【図２４】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第９製造工程を示す断面図である。
【図２５】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１０製造工程を示す断面図である。
【図２６】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１１製造工程を示す断面図である。
【図２７】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１２製造工程を示す断面図である。
【図２８】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１３製造工程を示す断面図である。
【図２９】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１４製造工程を示す断面図である。
【図３０】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１５製造工程を示す断面図である。
【図３１】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１６製造工程を示す断面図である。
【図３２】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１７製造工程を示す断面図である。
【図３３】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１８製造工程を示す断面図である。
【図３４】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１９製造工程を示す断面図である。
【図３５】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第２０製造工程を示す断面図である。
【図３６】この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第２１製造工程を示す断面図である。
【図３７】この発明に基づいた実施の形態４の電気ヒューズを有する回路が含まれた半導体ウエハの構造を示す斜視図である。
【図３８】電気ヒューズに電流が流れたときに電気ヒューズに作用する力の向きを説明するための図である。
【図３９】電気ヒューズが膨張した状態を説明するための図である。
【図４０】主配線（ヒューズ）に生じる応力解析結果を模式的に示す図である。
【図４１】電気ヒューズ構造体が切断されるときの第１状態を示す上面図である。
【図４２】図４１中のＸＬＩＩ−ＸＬＩＩ線矢視断面図である。
【図４３】電気ヒューズ構造体が切断されるときの第２状態を示す上面図である。
【図４４】図４３中のＸＬＩＶ−ＸＬＩＶ線矢視断面図である。
【図４５】電気ヒューズ構造体が切断されるときの第３状態を示す上面図である。
【図４６】図４５中のＸＬＶＩ−ＸＬＶＩ線矢視断面図である。
【図４７】電気ヒューズ構造体が切断されるときの第４状態を示す上面図である。
【図４８】図４７中のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線矢視断面図である。
【図４９】電気ヒューズ構造体が切断されるときの第５状態を示す上面図である。
【図５０】図４９中のＬ−Ｌ線矢視断面図である。
【図５１】電気ヒューズ構造体の絶縁層に形成されたクラックに電気ヒューズが吸い込まれた状態を示す写真（上面）である。
【図５２】電気ヒューズ構造体の絶縁層に形成されたクラックに電気ヒューズが吸い込まれた状態を示す写真（断面）である。
【図５３】隣接する電気ヒューズのクラックとの短絡や、上方に位置する電気ヒューズとの短絡を示す断面図である。
【符号の説明】
【００２６】
ＡＧ  エアギャップ、ＢＨ  ビアホール、ＣＨ１，ＣＨ３  微細孔、ＣＨ２，ＣＨ４  配線孔、ＣＰ１  コンタクトプラグ、ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５  銅配線、ＣＰ４１  リード線、ＣＰ４２  デジット線、ＣＲ  チャネル領域、ＣＳ  コバルトシリサイド領域、ＤＣ１  判定回路、ＤＥ１  下部電極、ＤＩＬ１  下部絶縁層、ＥＦ１，ＥＦ２  電気ヒューズ、ＥＦ１ａ，ＥＦ１ｂ  端子、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＬＦ１  ライナー膜、ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７，ＩＬ８，ＩＬ９  層間絶縁膜、ＩＲ  素子分離領域、ＩＶＣ１  インバータ回路、ＭＬ１，ＭＬ２  主配線、ＮＦ１，ＮＦ２，ＮＦ３  窒化膜、ＮＦ４  層間絶縁膜、ＰＢ１  パッシベーション膜、ＰＴ１，ＰＴ２  パット、Ｑ１  ＭＯＳトランジスタ、ＲＴ１，ＲＴ２  抵抗器、Ｓ  半導体基板、ＳＤＲ  ソース・ドレイン領域、ＳＷ  サイドウォール、ＴＨ１  トレンチ、ＴＭＲ１  トンネル磁気抵抗膜、ＴＭＲＥ  トンネル磁気抵抗素子、ＴＲ１  トランジスタ、ＵＥ１  上部電極、ＵＩＬ１，ＵＩＬ２  上部絶縁層、ＶＤＤ  電源電極、ＶＳＳ  接地電極、ＷＬ  ウエル領域。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照しながら、本発明に基づいた実施の形態の半導体装置およびその製造方法を説明する。【００２８】
（実施の形態１）
まず、本実施の形態の電気ヒューズ構造体を具体的に説明する。まず、図１を参照して、本実施の形態の電気ヒューズＥＦ１が設けられた電子回路の構成について説明する。なお、図１は、本実施の電気ヒューズＥＦ１が設けられた電子回路の構成を示す回路図である。【００２９】
本実施の形態の電気ヒューズＥＦ１は、半導体装置内に設けられ、電源電極ＶＤＤと接地電極ＶＳＳとの間に接続されている。なお、電気ヒューズＥＦ１の端子ＥＦ１ａと電源電極ＶＤＤとの間には抵抗器ＲＴ１が設けられており、電気ヒューズＥＦ１の端子ＥＦ１ｂと接地電極ＶＳＳとの間には抵抗器ＲＴ２が設けられている。【００３０】
抵抗器ＲＴ２と端子ＥＦ１ｂとの間の配線には、トランジスタＴＲ１のソース電極および判定回路ＤＣ１が接続されている。判定回路ＤＣ１は、電気ヒューズＥＦ１の抵抗値が所定値以上になっているか否かを検出し得るものである。トランジスタＴＲ１のゲート電極には、インバータ回路ＩＶＣ１が接続されている。インバータ回路ＩＶＣ１からトランジスタＴＲ１へ与えられる電気信号によって、電流が電源電極ＶＤＤから電気ヒューズＥＦ１０を通じて接地電極ＶＳＳへ流れる。【００３１】
したがって、本実施の形態の電気ヒューズＥＦ１の抵抗値の増加方法においては、外部からトランジスタＴＲ１へ与えられる電気信号によって、電気ヒューズＥＦ１の抵抗値を増加させるか否かを制御することができる。また、電気ヒューズＥＦ１の抵抗値が所望の値を超えているか否かは、判定回路ＤＣ１によって判定される。【００３２】
図２から図５を参照して、本実施の形態の電気ヒューズＥＦ１の具体的構造について説明する。図２は、本実施の形態の電気ヒューズＥＦ１の具体的構造を示す斜視図であり、図３は図２中ＩＩＩ−ＩＩＩ線矢視断面図であり、図４は、図２中ＩＶ−ＩＶ線矢視断面図であり、図５は、Ｌｏｗ−ｋ部材の酸素放出温度を示す図である。【００３３】
図２から図４を参照して、本実施の形態の電気ヒューズＥＦ１自体は、通常の電気ヒューズと同じ構造を有し、主配線ＭＬ１と、この主配線ＭＬ１の両端部に、パットＰＴ１，ＰＴ２が設けられている。主配線ＭＬ１の下面側には、下部絶縁層ＤＩＬ１が設けられている。主配線ＭＬ１の上面側には、ライナー膜ＬＦ１が設けられている。主配線ＭＬ１およびライナー膜ＬＦ１を覆うように、主配線ＭＬ１の上方には、上部絶縁層ＵＩＬ１が設けられている。なお、ライナー膜ＬＦ１は、電子回路の製造プロセスに基づき、主配線ＭＬ１の上に設けられる場合と、設けられない場合とがある。【００３４】
本実施の形態の電気ヒューズＥＦ１の材料には、銅配線などでバリアメタルとして良く用いられるタンタルが採用されている。なお、主配線ＭＬ１の材料は、タンタルと同様に、酸素と反応し絶縁物となる、チタン、タングステン等の金属材料、あるいは，上記金属材料であるタンタル、チタン、タングステン等が主たる材料となる窒化物（その割合は，金属割合に対して窒素３０％以下）などであってもかまわない。下部絶縁層ＤＩＬ１には、３以下の誘電率を有するＬｏｗ−ｋ部材であるＳｉＯＣ膜が採用されている。ライナー膜ＬＦ１の材料には、ＬＴ−ＳｉＮが採用され、上部絶縁層ＵＩＬ１の材料には、ＳｉＯ２が採用されている。【００３５】
ここで、Ｌｏｗ−ｋ部材であるＳｉＯＣ膜からの酸素の離脱について、図５を参照して説明する。ＳｉＯＣ膜のＬｏｗ−ｋ部材は、比較的低温（＜５００℃）ではＨ２、Ｈ２Ｏ、ＣＯ２などが脱離する。また、約５００°Ｃ以上では、Ｓｉ−ＣＨ３結合が分解することにより、ＣＨ３など炭化水素の脱離が見られる。約８００°Ｃ以上では、Ｓｉ−Ｏ結合が分解することによりＳｉ、Ｏの脱離が起こる。なお、Ｌｏｗ−ｋ部材を採用した理由は、１０００°Ｃ以下で酸素を十分に脱離するからである。したがって、同等の機能を有する材用であれば、Ｌｏｗ−ｋ部材に限定されるものではない。【００３６】
次に、Ｌｏｗ−ｋ部材を採用した下部絶縁層ＤＩＬ１から分解放出される酸素（Ｏ）と、タンタル材料を採用した主配線ＭＬ１との化学結合について説明する。主配線ＭＬ１に約６ｍＡの電流を印加した場合、主配線ＭＬ１の温度分布は、図４（Ａ）に示すように、主配線ＭＬ１の中央部分で最高温度に達する山形の温度分布となる。最高温度は、約８００°Ｃ〜約１０００°Ｃとなる。【００３７】
主配線ＭＬ１の温度上昇にともない、主配線ＭＬ１の中央領域に接する下部絶縁層ＤＩＬ１（ＳｉＯＣ膜）は、図５に示すように、最高温度到達域まで急激に温度上昇し、数１００ｎｓの時間経過の間に８００°Ｃ以上となる。この温度以上では、上述したようにＳｉＯＣ膜から安定して酸素が脱離する。また、主配線ＭＬ１の中央領域も、約８００°Ｃ〜約１０００°Ｃに達していることから、主配線ＭＬ１のタンタルと、ＳｉＯＣ膜から供給される酸素とが激しく反応し、主配線ＭＬ１の中央領域が酸化タンタルに変性する。【００３８】
ただし、主配線ＭＬ１（タンタル）の膜厚が厚いと酸化が表面だけ完結してしまい、主配線ＭＬ１（タンタル）の中心まで酸化されないおそれがある。したがって、主配線ＭＬ１（タンタル）の膜厚さは、主配線ＭＬ１の酸化が十分行なわれるように、約２ｎｍ〜約１００ｎｍであることが好ましい。【００３９】
以上、本実施の形態における電気ヒューズＥＦ１の構造によれば、電流の印加による電気ヒューズＥＦ１の加熱に伴って、電気ヒューズＥＦ１に接する絶縁膜部材から分解放出される酸素（Ｏ）と電気ヒューズ材料とを化学結合させることで、電気ヒューズＥＦ１の高抵抗化が可能となる。これにより、図６（Ａ）に示すように、従来の物理的に高抵抗化される電気ヒューズＥＦ１０では、高抵抗化された部分に初期のヒューズ部材の組成は存在しない（Ｘ１で示す領域）。しかし、本実施の形態によって絶縁化され高抵抗となる電気ヒューズＥＦ１では，高抵抗化された部分は当初の電気ヒューズＥＦ１と同様の部材が残存しているという構造的特徴を有する（Ｘ２で示す領域）。【００４０】
また、バリアメタルと酸素放出が可能な絶縁膜部材で構成されるものであれば、配線の主部材が銅、アルミ等であっても電気ヒューズが構成できることから、半導体装置に対しての適用範囲を拡げることが可能となる。【００４１】
また、主配線ＭＬ１の材料として、タンタル、チタン、タングステン等の金属材料を用いる場合について説明した上述の非特許文献１においては、主配線を溶融させる必要から融点の低い銅が用いられていたが、本実施の形態では、主配線を溶融させる必要はなく、また、酸素と反応し絶縁物となれば良いことから、銅よりも融点の高いタンタル、チタン、タングステン等の金属材料を用いることができる（図７参照）。【００４２】
また、電気ヒューズＥＦ１の周囲部材をほとんど変形させることがなく、しかも、他の領域に損傷を与えることもない。その結果、電気ヒューズＥＦ１の上下層に他の電気ヒューズの配線を配置すること、および、電気ヒューズのＥＦ１の配置間隔を縮小させることもできる。【００４３】
図８（Ａ）〜（Ｅ）に、シミュレーションより求めた、電気ヒューズとその周辺の温度分布との関係を示す。酸素を放出する温度８００°Ｃを目安に、その半分以下となる温度である約３００°Ｃまでに到達する温度領域の外縁から、電気ヒューズまでの距離を測定する。印加時間を１μｓ〜５μｓの間において、５段階に変化させた場合、印加時間が最も長い５μｓの場合でも、約０．６μｍの距離までは、隣接する位置に他の電気ヒューズを配置することが可能であることが確認できる（図８（Ｅ）参照）。【００４４】
また、電気ヒューズの高抵抗化は、電気ヒューズの主配線が、バリアメタルとして採用される部材（たとえば、本実施の形態ではタンタル）のみで構成されることから、半導体装置の構成において、１０００°Ｃ以下で酸素を十分に脱離する材料を用いている場合には、半導体装置の配線の主材料となる銅、アルミといった材料に依存することがなくなり、従来では困難であった、アルミ配線デバイスへの適用が可能となる。【００４５】
なお、電気ヒューズの主配線に銅を用いた場合、図９に示すように、約３０ｍＡの電流を印加しても（印加時間：１μｓ）、電気ヒューズ最高温度は約１１００°Ｃ程度であったものが、バリアメタルといった、半導体装置の配線と比較すると非常に薄い部材を電気ヒューズとして採用した場合には、同様の温度まで到達させるのに６ｍＡと、印加電流を１／５まで低くすることができ、低消費電力対応の半導体装置にも十分対応することが可能となる。【００４６】
（実施の形態２）
次に、図１０を参照して、本実施の形態の電気ヒューズ構造体を具体的に説明する。なお、図１０は、上記図２中のＩＩＩ−ＩＩＩ線矢視断面に相当する断面図である。上記実施の形態１において示した電気ヒューズ構造体は、電気ヒューズＥＦ１が、Ｌｏｗ−ｋ部材の下部絶縁層ＤＩＬ１およびＳｉＯ２部材の上部絶縁層ＵＩＬ１により完全に覆われた状態となっている。【００４７】
この構造の場合には、Ｌｏｗ−ｋ部材が高温の状態となって酸素の離脱を行なう場合に、開放された状態でないことから、酸素の離脱が効率的に行なわれない場合が考えられる。そこで、図１０に示す本実施の形態の電気ヒューズＥＦ２においては、主配線ＭＬ２の形状を、上向きに開口を有する凹部形状とし、この凹部形状部分の内部にＬｏｗ−ｋ部材からなる上部絶縁層ＵＩＬ２を堆積させることで、凹部形状部分の内部にエアギャップＡＧを設けるようにしている。【００４８】
具体的には、上部絶縁層ＵＩＬ１にトレンチＴＨ１を設け、このトレンチＴＨ１の側壁に沿って主配線ＭＬ２を形成することで、主配線ＭＬ２の形状を上向きに開口を有する凹部形状とし、この凹部形状部分の内部にＬｏｗ−ｋ部材からなる上部絶縁層ＵＩＬ２を堆積させている。【００４９】
このように、エアギャップＡＧを主配線ＭＬ２上に設けることで、Ｌｏｗ−ｋ部材が高温の状態となった場合にも、酸素の離脱を効率良く行なうことが可能となるため、主配線ＭＬ２のタンタルと、Ｌｏｗ−ｋ部材であるＳｉＯＣ膜から供給される酸素との反応が効率良く行なわれ、主配線ＭＬ２の中央領域の高抵抗化を効率良く進めることが可能となる。【００５０】
なお、図１０においては、エアギャップＡＧを形成する方法として、電気ヒューズＥＦ２の主配線ＭＬ２の形状を、上向きに開口を有する凹部形状とした場合について説明しているが、図１１および図１２に示すように、電気ヒューズの形状としては、実施の形態１に示す電気ヒューズＥＦ１と同じ形状の主配線ＭＬ１を採用し、この主配線ＭＬ１の近傍に、エアギャップＡＧを設ける構成の採用も可能である。【００５１】
図１１に示す構造は、実施の形態１に示す電気ヒューズＥＦ１と同じ形状の主配線ＭＬ１の上に、エアギャップＡＧが設けられている。具体的には、主配線ＭＬ１の上に位置する上部絶縁層ＵＩＬ１にトレンチＴＨ１を設け、このトレンチＴＨ１の内部にＬｏｗ−ｋ部材からなる上部絶縁層ＵＩＬ２を堆積させることにより、エアギャップＡＧを形成している。【００５２】
また、図１２に示す構造は、実施の形態１に示す電気ヒューズＥＦ１と同じ形状の主配線ＭＬ１の両側に、主配線ＭＬ１を挟むようにエアギャップＡＧが設けられている。具体的には、主配線ＭＬ１を覆う上部絶縁層ＵＩＬ１において、主配線ＭＬ１を挟む位置にトレンチＴＨ１を設け、このトレンチＴＨ１の内部にＬｏｗ−ｋ部材からなる上部絶縁層ＵＩＬ２を堆積させることにより、エアギャップＡＧを形成している。なお、この構成の場合、主配線ＭＬ１からエアギャップＡＧまでの距離（Ｌ）は、Ｌｏｗ−ｋ部材であるＳｉＯＣ膜から供給される酸素との反応を効率良く行なうためには、主配線ＭＬ１の最少ピッチの２倍以下の距離が好ましい。【００５３】
上記したように、主配線ＭＬ１，ＭＬ２の近傍にエアギャップＡＧを設けることで、より効率良くＬｏｗ−ｋ部材であるＳｉＯＣ膜から酸素が放出され、その酸素と主配線ＭＬ１の金属材料とが結合することで、電気ヒューズＥＦ１の高抵抗化を図ることが可能となる。また、予めエアギャップＡＧを設けておくことで、主配線ＭＬ１，ＭＬ２にクラックが発生した場合であっても、エアギャップＡＧによりクラックの進展が阻止させることができる。【００５４】
また、エアギャップＡＧを設けたことによって、電気ヒューズより発せられ周囲に伝達される熱を、エアギャップＡＧにより遮断できることから、さらに少ない電流でより効率良く電気ヒューズＥＦ１を加熱することが可能となる。【００５５】
（実施の形態３）
次に、図１３から図３６を参照して、本実施の形態の電気ヒューズ構造体を採用した半導体装置であるＭＲＡＭ（磁気抵抗ランダムアクセスメモリ：Magneto  resistive  Random  Access  Memory）について説明する。なお、図１３は、ＭＲＡＭのメモリセル部および電気ヒューズＦＥ１の平面構造を示す平面図であり、図１４の（Ａ）は、図１３中のＡ−Ａ断面、図１４の（Ｂ）は、図１３中のＢ−Ｂ断面を示す図である。【００５６】
図１３に示すように、トンネル磁気抵抗膜ＴＭＲ１は平面視して縦長の形状を呈している。図１４に示すように、トンネル磁気抵抗膜ＴＭＲ１下に下部電極ＤＥ１が形成され、トンネル磁気抵抗膜ＴＭＲ１上に上部電極ＵＥ１が形成される。これら下部電極ＤＥ１、トンネル磁気抵抗膜ＴＭＲ１および上部電極ＵＥ１によりメモリセルＭＣが構成される。  【００５７】
なお、本明細書中において、説明の都合上、トンネル磁気抵抗膜ＴＭＲ１および上部電極ＵＥ１を併せてトンネル磁気抵抗素子ＴＭＲＥと表現する場合がある。なお、トンネル磁気抵抗膜ＴＭＲ１は、たとえば上から強磁性層、非磁性層および強磁性層の積層構造によりなる。強磁性層は、たとえばＮｉＦｅ、ＣｏＦｅＢ、ＣｏＦｅを含む磁性膜より形成され、非磁性層は、たとえばアルミナ膜や酸化マグネシウムより形成される。電気ヒューズＥＦ１の構造は、上記実施の形態１において示した構造と同じである。【００５８】
図１５は、本実施の形態のＭＲＡＭの全層における断面構造を示す断面図であり、図１５（Ａ）は図１３中のＡ−Ａ断面、図１５（Ｂ）は図１３中のＢ−Ｂ断面に相当する。以下、図１３〜図１５を参照して本実施の形態のＭＲＡＭの構造を説明する。【００５９】
半導体基板Ｓの上層部に素子分離領域ＩＲが選択的に形成され、素子分離領域ＩＲ間のウエル領域ＷＬがトランジスタ形成領域として機能する。上記トランジスタ形成領域において、チャネル領域ＣＲを挟んで一対のソース・ドレイン領域ＳＤＲが形成され、チャネル領域ＣＲ上にゲート絶縁膜ＧＩ、ゲート電極ＧＥが積層され、ゲート電極ＧＥの側面に２層構造のサイドウォールＳＷが形成される。また、ソース・ドレイン領域ＳＤＲおよびゲート電極ＧＥ上にそれぞれコバルトシリサイド領域ＣＳが形成される。【００６０】
これらチャネル領域ＣＲ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、サイドウォールＳＷおよびソース・ドレイン領域ＳＤＲにより、読み出し時選択用のＭＯＳトランジスタＱ１が構成される。【００６１】
ＭＯＳトランジスタＱ１を含む半導体基板Ｓ上全面を覆ってＳｉＯ２等の酸化膜からなる層間絶縁膜ＩＬ１が形成され、層間絶縁膜ＩＬ１を貫通してコンタクトプラグＣＰ１が形成され、一対のソース・ドレイン領域ＳＤＲの一方のコバルトシリサイド領域ＣＳと電気的に接続される。【００６２】
層間絶縁膜ＩＬ１上に窒化膜ＮＦ１、酸化膜からなる層間絶縁膜ＩＬ２が積層され、窒化膜ＮＦ１および層間絶縁膜ＩＬ２を貫通して銅配線ＣＰ２が選択的に形成され、一の銅配線ＣＰ２がコンタクトプラグＣＰ１と電気的に接続される。【００６３】
銅配線ＣＰ２を含む層間絶縁膜ＩＬ２上に、窒化膜ＮＦ２、酸化膜からなる層間絶縁膜ＩＬ３および層間絶縁膜ＩＬ４が積層され、窒化膜ＮＦ２および層間絶縁膜ＩＬ３を貫通して設けられた微細孔ＣＨ１、層間絶縁膜ＩＬ４を貫通して設けられた配線孔ＣＨ２が形成され、微細孔ＣＨ１および配線孔ＣＨ２に埋め込まれて銅配線ＣＰ３が形成される。銅配線ＣＰ３は銅配線ＣＰ２（コンタクトプラグＣＰ１と電気的に接続される上記一の銅配線ＣＰ２）と電気的に接続される。【００６４】
銅配線ＣＰ３を含む層間絶縁膜ＩＬ４上に、窒化膜ＮＦ３、酸化膜からなる層間絶縁膜ＩＬ５および層間絶縁膜ＩＬ６が積層され、窒化膜ＮＦ３および層間絶縁膜ＩＬ５を貫通して微細孔ＣＨ３が形成され、層間絶縁膜ＩＬ６を貫通して配線孔ＣＨ４が形成され、微細孔ＣＨ３および配線孔ＣＨ４に埋め込まれて銅配線ＣＰ４（リード線ＣＰ４１，デジット線ＣＰ４２）が形成される。リード線ＣＰ４１は銅配線ＣＰ３（コンタクトプラグＣＰ１上に位置する銅配線ＣＰ３）と電気的に接続される。【００６５】
銅配線ＣＰ４を含む層間絶縁膜ＩＬ６上に窒化膜からなる層間絶縁膜ＮＦ４およびＬｏｗ−ｋ部材であるＳｉＯＣ膜からなる層間絶縁膜ＩＬ７が積層され、平面視してリード線ＣＰ４１の形成領域の一部に該当する層間絶縁膜ＮＦ４およびＩＬ７にビアホールＢＨが設けられる。銅プラグＣＰ６がビアホールＢＨを埋め込むように設けられる。層間絶縁膜ＩＬ７および銅プラグＣＰ６上に下部電極ＤＥ１が選択的に形成されることにより、下部電極ＤＥ１はリード線ＣＰ４１と電気的に接続される。なお、下部電極ＤＥ１は、トンネル磁気抵抗膜ＴＭＲ１と結晶格子の格子間隔が近い、たとえばタンタルにより形成されるため、トンネル磁気抵抗膜ＴＭＲ１に生じる歪を低減することができる。また、下部電極ＤＥ１は、リード線ＣＰ４１とトンネル磁気抵抗膜ＴＭＲ１とを電気的に接続する引き出し配線（ＬＳ（Local  Strap））と呼ぶ場合もある。【００６６】
下部電極ＤＥ１上において、平面視してデジット線ＣＰ４２の形成領域の一部に該当する領域にトンネル磁気抵抗素子ＴＭＲＥ（トンネル磁気抵抗膜ＴＭＲ１，上部電極ＵＥ１）が選択的に形成される。上部電極ＵＥ１はタンタルにより３０〜１００ｎｍの膜厚で形成され、製造工程時においてハードマスクとしても機能する。【００６７】
トンネル磁気抵抗素子ＴＭＲＥの全面および下部電極ＤＥ１の上面上にＬＴ（Lｏ  Temperature）−ＳｉＮより形成される層間絶縁膜ＩＬ８が形成される。さらに、全面を覆ってＳｉＯ２からなる層間絶縁膜ＩＬ９が形成される。【００６８】
層間絶縁膜ＩＬ９の上層部にビット線となる銅配線ＣＰ５が選択的に形成され、平面視してトンネル磁気抵抗素子ＴＭＲＥが形成される領域の一部において、層間絶縁膜ＩＬ８、および層間絶縁膜ＩＬ９を貫通してビアホールＢＨが形成され、このビアホールＢＨにも銅配線ＣＰ５が埋め込まれることにより、銅配線ＣＰ５と上部電極ＵＥ１とが電気的に接続される。そして、銅配線ＣＰ５を含む層間絶縁膜ＩＬ９上の全面にパッシベーション膜ＰＢ１が設けられる。【００６９】
一方、電気ヒューズＥＦ１が設けられる領域においては、Ｌｏｗ−ｋ部材であるＳｉＯＣ膜からなる層間絶縁膜ＩＬ７の上に、下部電極ＤＥ１と同一材料（タンタル）よりなる電気ヒューズＥＦ１が設けられ、この電気ヒューズＥＦ１の上に、層間絶縁膜ＩＬ８が設けられる。電気ヒューズＥＦ１および層間絶縁膜ＩＬ８は、ＳｉＯ２からなる層間絶縁膜ＩＬ９により覆われる。層間絶縁膜ＩＬ９の上には、銅配線ＣＰ５およびパッシベーション膜ＰＢ１が設けられる。【００７０】
（製造方法）
次に、図１６〜図３６を参照して、上記ＭＲＡＭの製造方法を説明する。これらの図において、（Ａ）は図１３中のＡ−Ａ断面、（Ｂ）は図１３中のＢ−Ｂ断面に相当する。以下、これらの図を参照して、本実施の形態のＭＲＡＭの製造方法を説明する。【００７１】
まず、図１６に示すように、半導体基板Ｓの上層部に選択的に素子分離領域ＩＲを形成する。素子分離領域ＩＲ，ＩＲ間の半導体基板Ｓの上層部がトランジスタ等が形成される活性領域となる。次に、第１の導電型の不純物を導入することにより、半導体基板Ｓの上層部にウエル領域ＷＬを形成する。【００７２】
次に、図１７を参照して、ウエル領域ＷＬ上にゲート絶縁膜ＧＩを形成し、ゲート絶縁膜ＧＩ上に選択的にゲート電極ＧＥを形成する。ゲート電極ＧＥ下のウエル領域ＷＬの表面がチャネル領域ＣＲとして規定される。【００７３】
その後、図１８を参照して、ゲート電極ＧＥに対して自己整合的に第２の導電型（第１の導電型と反対の導電型）の不純物を注入、拡散し、ゲート電極ＧＥの側面に２層構造のサイドウォールＳＷを形成した後、ゲート電極ＧＥおよびサイドウォールＳＷに対して自己整合的に第２の導電型の不純物を注入，拡散することによりチャネル領域ＣＲ近傍にエクステンション領域を有する一対のソース・ドレイン領域ＳＤＲ，ＳＤＲを形成する。その結果、チャネル領域ＣＲ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、ソース・ドレイン領域ＳＤＲよりなるＭＯＳトランジスタＱ１が形成される。【００７４】
次に、図１９を参照して、ソース・ドレイン領域ＳＤＲ，ＳＤＲおよびゲート電極ＧＥの表面上にそれぞれコバルトシリサイド領域ＣＳを形成する。続いて、図２０を参照して、全面に層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１を貫通してコンタクトプラグＣＰ１を選択的に形成する。このコンタクトプラグＣＰ１は一対のソース・ドレイン領域ＳＤＲ，ＳＤＲのうちの一方のコバルトシリサイド領域ＣＳと電気的に接続される。【００７５】
次に、図２１を参照して、全面に窒化膜ＮＦ１および（酸化膜である）層間絶縁膜ＩＬ２を積層し、窒化膜ＮＦ１および層間絶縁膜ＩＬ２を貫通して銅配線ＣＰ２を選択的に形成する。その結果、銅配線ＣＰ２の一部がコンタクトプラグＣＰ１と電気的に接続される。このようにして、第１層メタル配線である銅配線ＣＰ２が形成される。【００７６】
次に、図２２を参照して、全面に窒化膜ＮＦ２、（酸化膜である）層間絶縁膜ＩＬ３および層間絶縁膜ＩＬ４が積層される。次に、窒化膜ＮＦ２および層間絶縁膜ＩＬ３を貫通して微細孔ＣＨ１が選択的に形成される。次に、微細孔ＣＨ１を含む領域上における層間絶縁膜ＩＬ４を貫通して配線孔ＣＨ２が選択的に形成される。その後、微細孔ＣＨ１および配線孔ＣＨ２を埋め込んで銅配線ＣＰ３が形成される。銅配線ＣＰ３は銅配線ＣＰ２（コンタクトプラグＣＰ１と電気的に接続される銅配線ＣＰ２）と電気的に接続される。このようにして、ダマシン技術を用いて第２層メタル配線である銅配線ＣＰ３が形成される。【００７７】
次に、図２３を参照して、全面に、窒化膜ＮＦ３、（酸化膜からなる）層間絶縁膜ＩＬ５およびＩＬ６が形成される。次に、窒化膜ＮＦ３および層間絶縁膜ＩＬ５を貫通して微細孔ＣＨ３が選択的に形成される。次に、微細孔ＣＨ３を含む領域上における層間絶縁膜ＩＬ６を貫通して配線孔ＣＨ４が選択的に形成される。その後、微細孔ＣＨ３および配線孔ＣＨ４を埋め込んで銅配線２５（リード線ＣＰ４１，デジット線ＣＰ４２）が形成される。そして、リード線ＣＰ４１が銅配線ＣＰ３と電気的に接続される。このようにして、ダマシン技術を用いて第３層メタル配線である銅配線ＣＰ４が形成される。【００７８】
次に、図２４を参照して、全面に層間絶縁膜ＮＦ４，ＩＬ７を形成し、メモリセル部におけるリード線ＣＰ４１の領域上の一部を貫通してビアホールＢＨ１を選択的に形成する。次に、図２５に示すように、ダマシン技術を用いてビアホールＢＨ１を埋めて銅プラグＣＰ６を形成する。【００７９】
次に、図２６に示すように、メモリセルＭＣの形成領域および電気ヒューズの形成領域に、下部電極ＤＥ１及び電気ヒューズＥＦ１（図２６においては電気ヒューズとなるべき部分もＤＥ１と表示されている）となるべき層を形成する。次に、トンネル磁気抵抗膜ＴＭＲ１および上部電極ＵＥ１となるべき層をメモリセルＭＣの形成領域に積層する。また、電気ヒューズの形成領域には、下部電極ＤＥ１となるべき層を選択的に積層する。この際、下部電極ＤＥ１は銅プラグＣＰ６を介してリード線ＣＰ４１と電気的に接続される。このように下部電極ＤＥ１および電気ヒューズＥＦ１となるべき層を同時に形成してプロセスコストを削減している。【００８０】
上部電極ＵＥ１の膜厚を比較的薄い３０〜１００ｎｍの膜厚で形成することにより、上部電極ＵＥ１の形成時にトンネル磁気抵抗膜ＴＭＲ１にかかるストレスの軽減が図れ、トンネル磁気抵抗膜ＴＭＲ１の磁気特性を劣化させることはない。なお、下部電極ＤＥ１および上部電極ＵＥ１は前述したようにタンタルを構成材料としており、たとえば、スパッタ法により形成される。前述したように、下部電極ＤＥ１はビアホールＢＨ内には形成されないため、下部電極ＤＥ１を層間絶縁膜ＩＬ７および銅プラグ１０上に平坦性良く形成することができる。【００８１】
次に、図２７に示すように、上部電極ＵＥ１をパターニングした後、パターニングされた上部電極ＵＥ１をハードマスクとして、トンネル磁気抵抗膜ＴＭＲ１に対しエッチングして、トンネル磁気抵抗素子ＴＭＲＥを完成する。エッチングの際、上部電極ＵＥ１と同じタンタルにより構成される下部電極ＤＥ１がエッチングストッパとして機能する。このように、上部電極ＵＥ１をハードマスクとして用いることにより、別途ハードマスクを設ける工程が不要になる分、製造工程の簡略化を図ることができる。【００８２】
また、レジストマスクでエッチングを行った場合のように、トンネル磁気抵抗膜ＴＭＲ１の側壁に、素子特性を悪化させる有機物系のデポジション物が付着することもなく、トンネル磁気抵抗膜ＴＭＲ１のレジスト除去のためのアッシングや洗浄処理による磁性膜の劣化もない。【００８３】
次に、図２８に示すように、全面にＬＴ−ＳｉＮからなる層間絶縁膜ＩＬ８を形成し、図２９に示すように、メモリセルＭＣの形成領域を覆うようにパターニングされたレジストＲＥ１、および、電気ヒューズ形成領域を覆うようにパターニングされたレジストＲＥ２を形成する。次に、図３０に示すように、レジストＲＥ１，ＲＥ２をマスクとして下部電極ＤＥ１および層間絶縁膜ＩＬ８をエッチングすることにより、下部電極ＤＥ１および電気ヒューズＥＦ１をパターニングし、図３１に示すように、レジストＲＥ１，ＲＥ２を除去する。このようにレジストＲＥ１，ＲＥ２を同時にパターニングして下部電極ＤＥ１および層間絶縁膜ＩＬ８をエッチングすることにより、下部電極ＤＥ１および電気ヒューズＥＦ１をパターニングしているため、下部電極ＤＥ１および電気ヒューズＥＦ１を同時に形成することができ、プロセスコストを削減できる。【００８４】
次に、図３２に示すように、ＳｉＯ２からなる層間絶縁膜ＩＬ９を全面に形成する。この際、トンネル磁気抵抗膜ＴＭＲ１の側面領域は層間絶縁膜ＩＬ８によって覆われるため、層間絶縁膜ＩＬ９の形成時に酸化防止機能を十分に発揮することができる。したがって、層間絶縁膜ＩＬ９の形成時にトンネル磁気抵抗膜ＴＭＲ１が悪影響を受けることはない。また、電気ヒューズＥＦ１も層間絶縁膜ＩＬ９に覆われる。【００８５】
加えて、下部電極ＤＥ１の加工時において、層間絶縁膜ＩＬ８がトンネル磁気抵抗素子ＴＭＲＥの側面を全て覆っているため、メモリセルＭＣ、特にトンネル磁気抵抗膜ＴＭＲ１の側面を確実に保護することにより、エッチング・デポジション材による異物が付着してリーク電流が生じることを防ぐことができる。【００８６】
次に、図３３に示すように、層間絶縁膜ＩＬ９に対しＣＭＰ処理を施すことにより、層間絶縁膜ＩＬ９を平坦化する。その後、図３４に示すように、トンネル磁気抵抗素子ＴＭＲＥの上方において、層間絶縁膜ＩＬ９を貫通するビアホールＢＨ２を形成する。次に、図３５に示すように、ビット線形成用に層間絶縁膜ＩＬ８を選択的にエッチング除去する。【００８７】
次に、図３６に示すように、ビアホールＢＨ２を含む層間絶縁膜ＩＬ９をエッチング除去した領域に銅配線ＣＰ５を埋め込むことによりビット線を形成する。その結果、メモリ回路領域において、銅配線ＣＰ５はビアホールＢＨを介してトンネル磁気抵抗素子ＴＭＲＥ（上部電極ＵＥ１）と電気的に接続される。最後に、全面にパッシベーション膜ＰＢ１を形成することにより、図１５に示したＭＲＡＭおよび電気ヒューズが完成する。【００８８】
以上、本実施の形態における半導体装置においては、ＭＲＡＭのメモリセルＭＣの形成工程において、トンネル磁気抵抗膜ＴＭＲ１と同じ材料を用いて電気ヒューズＥＦ１を周辺領域に形成することができる。また、電気ヒューズＥＦ１の下層には、Ｌｏｗ−ｋ部材であるＳｉＯＣ膜からなる層間絶縁膜ＩＬ７が積層され、電気ヒューズＥＦ１の上層には、ＳｉＯ２からなる層間絶縁膜ＩＬ９が積層されていることから、上記実施の形態１の場合と同様に、電流の印加による電気ヒューズの加熱に伴って、電気ヒューズＥＦ１に接する層間絶縁膜ＩＬ７から分解放出される酸素（Ｏ）と電気ヒューズ材料とを化学結合させることで、電気ヒューズの高抵抗化を実現させることが可能となる。【００８９】
（実施の形態４）
本実施の形態においては、上記実施の形態１から３に示した電気ヒューズを有する回路を含む半導体装置の半導体ウエハから樹脂封止までの工程を、図３７を参照しながら説明する。【００９０】
本実施の形態においては、まず、上記実施の形態１から３に示したのと同様に、導電材料で構成された複数の電気ヒューズと、この電気ヒューズの一方端に接続される第一電極と、この電気ヒューズの他方端側に接続される第二電極と、電気ヒューズに接するように配設される酸化絶縁層と、を有する回路が複数形成されたチップ領域ＣＰＲが複数形成された半導体ウエハＳＷを準備する。【００９１】
次に、上記回路によりトリミングされる第一回路（この第一回路は複数のメモリセルを有するメモリ回路、アナログデジタル変換やデジタルアナログ変換や電源供給や基準電圧発生等を行うアナログ回路、プロセスやテスト結果などのデータを記録する履歴用タグとして用いられる回路が当てはまる）の第一検査を行ない（第一検査工程）、その後、この第一検査の結果に基づき、少なくとも１つの電気ヒューズに対して電流を印加することにより、電気ヒューズが高温状態となり、加熱された酸化絶縁層から酸素が放出され、酸素が電気ヒューズと結合し、酸化される前よりも高抵抗化された領域を形成することにより、第一電極と第二電極との電気的絶縁を行なう（第一トリミング工程）。【００９２】
さらに、上記第一トリミング工程の後、半導体ウエハＳＷを、ダイシングラインＤＬに沿って、個別のチップ領域ＣＰＲに切り分け、半導体チップＳＣを形成する（ダイシング工程）。その後、半導体チップＳＣをモールド樹脂封止する（パッケージング工程）。【００９３】
モールド樹脂封止によりパッケージングされた半導体チップに対して、上記第一回路の第二検査を行なう（第二検査工程）。この第二検査の結果に基づき、少なくとも１つの電気ヒューズに対して電流を印加することにより、電気ヒューズが高温状態となり、加熱された酸化絶縁層から酸素が放出され、酸素が電気ヒューズと結合し、酸化される前よりも高抵抗化された領域を形成することにより、第一電極と第二電極との電気的絶縁を行なう（第二トリミング工程）。なお、一連の工程の第一トリミングおよび第二トリミング工程において、第一回路がメモリアレイ（列アレイ、行アレイ）を有するメモリ回路であるときは電気的絶縁にて、不良メモリセルを有するメモリアレイを予備のメモリアレイと置換するための冗長回路と置換を行うことにより、不良メモリセルを有するメモリアレイを選択不能とし、予備のメモリアレイを選択可能とする。第一回路がアナログ回路であるときは電気的絶縁にてアナログ回路の電源電圧の調整を行う。第一回路が履歴用タグとして用いられる回路であるときは電気的絶縁にてプロセスやテスト結果などのデータを履歴用タグとして用いられる回路に書き込むような工程となる。また、第一回路はチップ領域ＣＰＲそれぞれの内部に複数設けられる。【００９４】
このように、本実施の形態における半導体装置の製造方法によれば、本実施の形態における電気ヒューズを用いることにより、電気ヒューズが設けられる領域の周辺部材へのダメージを与えることなく、モールド樹脂封止前だけでなく、モールド樹脂封止後にも半導体装置の救済が可能となる。【００９５】
なお、今回開示された上記各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５３】
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【図８】
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【図４０】
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【図５１】
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【図５２】
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【国際調査報告】
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