(57)【要約】  書き込む場合には、常に、同一ワード線に接続された複数のメモリセルに同時に書き込むことによって、非選択メモリセルを流れる漏れ電流を削減し、書き込みの消費電流を削減することが可能なクロスポイント型抵抗変化不揮発性記憶装置を提供する。  ワード線を共有する第１のメモリセル群（１５００）と第２のメモリセル群（１５０１）とから構成されるメモリセルアレイ（１）に対して、ワード線用書き込み回路（１５０２）は、第１の電圧又は第１の電流を選択ワード線に供給し、第１のビット線用書き込み回路（１５０３）は、第２の電圧又は第２の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路（１５０４）は、第２の電圧又は第２の電流を第２のメモリセル群のＡ本のビット線に供給する。
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【特許請求の範囲】
【請求項１】
クロスポイント型抵抗変化不揮発性記憶装置であって、
極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｙ方向に延びたＭ本（Ｍは整数）のビット線と、前記Ｙ方向と立体的に交差するＸ方向に延びたＮ本（Ｎは整数で、Ｍ＞Ｎ）のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイを備え、
前記メモリセルアレイは、データ記憶を目的とする第１のメモリセル群と、前記第１のメモリセル群に接続されるワード線と同一の前記ワード線に接続される第２のメモリセル群とで構成され、
前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、
前記メモリセルアレイに対して、１本のワード線を選択ワード線として選択するワード線選択回路と、
前記第１のメモリセル群の１本のビット線を第１の選択ビット線として選択する第１のビット線選択回路と、
前記選択ワード線に接続された前記第２のメモリセル群に接続されるＡ本（Ａは１以上の整数）のビット線を第２の選択ビット線として選択する第２のビット線選択回路と、
前記第１及び第２のメモリセル群の選択されたメモリセルに対して前記選択ワード線を介して、第１の抵抗状態に書き込むために第１の電圧又は第１の電流を供給し、第２の抵抗状態に書き込むために第２の電圧又は第２の電流を供給するワード線用書き込み回路と、
前記第１のメモリセル群の選択されたメモリセルに対して前記第１のビット線選択回路で選択される前記第１の選択ビット線を介して、第１の抵抗状態に書き込むために第３の電圧又は第３の電流を供給し、第２の抵抗状態に書き込むために第４の電圧又は第４の電流を供給する第１のビット線用書き込み回路と、
前記第２のメモリセル群の選択されたメモリセルに対して前記第２のビット線選択回路で選択される前記第２の選択ビット線を介して、第１の抵抗状態に書き込むために第３の電圧又は第３の電流を供給し、第２の抵抗状態に書き込むために第４の電圧又は第４の電流を供給する第２のビット線用書き込み回路とを備え、
前記第１のメモリセル群の選択されたメモリセルに対して前記第１の抵抗状態を書き込む場合、前記ワード線用書き込み回路は、前記第１の電圧又は前記第１の電流を、前記選択ワード線に供給し、かつ、前記第１のビット線用書き込み回路は、前記第３の電圧又は前記第３の電流を前記第１のメモリセル群の前記第１の選択ビット線に供給すると共に、前記第２のビット線用書き込み回路は、前記第３の電圧又は前記第３の電流を前記第２のメモリセル群のＡ本の前記第２の選択ビット線に供給し、
前記第１のメモリセル群の選択されたメモリセルに対して前記第２の抵抗状態を書き込む場合、前記ワード線用書き込み回路は、前記第２の電圧又は前記第２の電流を、前記選択ワード線に供給し、かつ、前記第１のビット線用書き込み回路は、前記第４の電圧又は前記第４の電流を前記第１のメモリセル群の選択された前記第１の選択ビット線に供給すると共に、前記第２のビット線用書き込み回路は、前記第４の電圧又は前記第４の電流を前記第２のメモリセル群のＡ本の前記第２の選択ビット線に供給し、
前記クロスポイント型抵抗変化不揮発性記憶装置は、前記メモリセルアレイへの書き込みをする場合には、常に、同一の前記ワード線に接続された（１＋Ａ）個のメモリセルに対して同時に書き込みをする、
クロスポイント型抵抗変化不揮発性記憶装置。
【請求項２】
前記Ａは、前記Ｍと前記Ｎとに依存して定まる値である
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項３】
前記Ａは、Ｍ／Ｎ−１に等しい、
請求項２に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項４】
前記メモリセルアレイにおいて、前記第２のビット線選択回路で選択可能な第２のメモリセル群には、データ記憶を目的とする第１のメモリセルが含まれる、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項５】
前記メモリセルアレイにおいて、前記第２のビット線選択回路で選択可能な第２のメモリセル群には、データ記憶を目的としない第２のメモリセルが含まれる、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項６】
前記メモリセルアレイは、データ記憶を目的とする複数の第１のメモリセルで構成された第１のメモリセルアレイと、データ記憶を目的としない複数の第２のメモリセルで構成された第２のメモリセルアレイとで構成される、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項７】
前記メモリセルアレイ内において、
前記選択ワード線以外の非選択ワード線と、前記第１のビット線選択回路及び前記第２のビット線選択回路によって選択される選択ビット線とに接続されるメモリセルである第１の非選択メモリセル群に印加される電圧が、予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をＢ本以上とし、かつ、
前記選択ワード線と、前記選択ビット線以外の非選択ビット線とに接続されるメモリセルである第２の非選択メモリセル群に印加される電圧が、前記予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をＣ本以下（Ｃは整数）とした場合に、
前記第１のビット線選択回路及び前記第２のビット線選択回路によって選択されるビット線の本数（Ａ＋１）が、Ｂ≦（Ａ＋１）≦Ｃを満たす、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項８】
前記ワード線用書き込み回路が前記１つの選択ワード線に第１の電圧を供給し、前記第１のビット線用書き込み回路及び前記第２のビット線用書き込み回路が前記選択ビット線の各々に第３の電圧を供給することにより、前記複数の選択ビット線と前記１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施する、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項９】
前記ワード線用書き込み回路が前記１つの選択ワード線に第２の電圧を供給し、前記第１のビット線用書き込み回路及び前記第２のビット線用書き込み回路が前記選択ビット線の各々に第４の電圧を供給することにより、前記複数の選択ビット線と前記１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施する、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１０】
前記ワード線用書き込み回路が前記１つの選択ワード線に第１の電圧を供給し、前記第１のビット線用書き込み回路及び前記第２のビット線用書き込み回路が前記選択ビット線の各々に第３の電流を供給することにより、前記複数の選択ビット線と前記１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施する、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１１】
前記ワード線用書き込み回路が前記１つの選択ワード線に第２の電圧を供給し、前記第１のビット線用書き込み回路及び前記第２のビット線用書き込み回路が前記選択ビット線の各々に第４の電流を供給することにより、前記複数の選択ビット線と前記１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施する、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１２】
前記メモリセルアレイは、前記複数のビット線と前記複数のワード線との交点位置のそれぞれに前記メモリセルが配置されて構成される層が前記Ｘ方向及び前記Ｙ方向に直交するＺ方向に積層されて構成される多層構造のクロスポイント型のメモリセルアレイであり、
前記第１のビット線選択回路及び前記第２のビット線選択回路によって、同一の層に属する複数のビット線を選択ビット線として選択するとともに、前記ワード線選択回路によって、前記選択ビット線が属する層に前記Ｚ方向で隣接する層に属する１つのワード線を選択ワード線として選択する、
請求項１〜７のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１３】
前記ワード線選択回路は、前記Ｎ本のワード線のうち、選択していないワード線を高インピーダンス状態にし、
前記第１のビット線選択回路及び前記第２のビット線選択回路は、選択していないビット線を高インピーダンス状態にする、
請求項１〜１２のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１４】
クロスポイント型抵抗変化不揮発性記憶装置であって、
極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｙ方向に延びたＭ本（Ｍは整数）のビット線と、前記Ｙ方向と立体的に交差するＸ方向に延びたＮ本（Ｎは整数で、Ｍ＞Ｎ）のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイを備え、
前記メモリセルアレイは、データ記憶を目的とする第１のメモリセル群と、前記第１のメモリセル群が接続されるワード線と同一の前記ワード線に接続される第２のメモリセル群とで構成され、
前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、
前記メモリセルアレイに対して、１本のワード線を選択ワード線として選択するワード線選択回路と、
前記第１のメモリセル群の１本のビット線を第１の選択ビット線として選択する第１のビット線選択回路と、
前記選択ワード線に接続された前記第２のメモリセル群に接続されるＡ本（Ａは１以上の整数）のビット線を第２の選択ビット線として選択する第２のビット線選択回路と、
前記第１及び第２のメモリセル群の選択されたメモリセルに対して前記選択ワード線を介して、記憶データを読み出すために第５の電圧を供給するワード線用読み出し電圧発生回路と、
前記第１のメモリセル群の選択されたメモリセルに対して前記第１のビット線選択回路で選択される前記第１の選択ビット線を介して、記憶データを読み出すために第６の電圧又は第６の電流を供給する第１の読み出し回路と、
前記第２のメモリセル群の選択されたメモリセルに対して前記第２のビット線選択回路で選択されるＡ本の前記第２の選択ビット線を介して、記憶データを読み出すために第６の電圧又は第６の電流を供給する第２の読み出し回路とを備え、
前記第１及び第２のメモリセル群の選択されたメモリセルを読み出す場合、前記ワード線用読み出し電圧発生回路は、前記第５の電圧を、前記選択ワード線に供給し、かつ、前記第１の読み出し回路は、前記第６の電圧又は前記第６の電流を前記第１のメモリセル群の前記第１の選択ビット線に供給すると共に、前記第２の読み出し回路は、前記第６の電圧又は前記第６の電流を前記第２のメモリセル群のＡ本の前記第２の選択ビット線に供給し、
前記クロスポイント型抵抗変化不揮発性記憶装置は、前記メモリセルアレイからの読み出しをする場合には、常に、同一の前記ワード線に接続された（１＋Ａ）個のメモリセルから同時に読み出しをする、
クロスポイント型抵抗変化不揮発性記憶装置。
【請求項１５】
前記第１及び第２の読み出し回路は、前記第１の選択ビット線及び前記第２の選択ビット線のそれぞれに第６の電圧を供給することにより、前記第１の選択ビット線及び前記第２の選択ビット線と、前記１つの選択ワード線との交点に位置する複数の選択されたメモリセルに対して同時に読み出しを実施する、
請求項１４に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１６】
前記第１及び第２の読み出し回路は、前記第１の選択ビット線及び前記第２の選択ビット線のそれぞれに第６の電流を供給することにより、前記第１の選択ビット線及び前記第２の選択ビット線と、前記選択された１つの選択ワード線との交点に位置する複数の選択されたメモリセルに対して同時に読み出しを実施する、
請求項１４に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１７】
前記ワード線選択回路は、前記Ｎ本のワード線のうち、選択していないワード線を高インピーダンス状態にし、
前記第１のビット線選択回路及び前記第２のビット線選択回路は、選択していないビット線を高インピーダンス状態にする、
請求項１４〜１６のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１８】
請求項１記載のクロスポイント型抵抗変化不揮発性記憶装置の書き込み方法であって、
前記第１のメモリセル群の所定のメモリセルに対して前記第１の抵抗状態を書き込む場合、前記ワード線用書き込み回路で、前記第１の電圧又は前記第１の電流を、前記選択ワード線に供給し、かつ、前記第１のビット線用書き込み回路で、前記第３の電圧又は前記第３の電流を前記第１のメモリセル群の１本のビット線に供給すると共に、前記第２のビット線用書き込み回路で、前記第３の電圧又は前記第３の電流を前記第２のメモリセル群のＡ本のビット線に供給するステップと、
前記第１のメモリセル群の所定のメモリセルに対して前記第２の抵抗状態を書き込む場合、前記ワード線用書き込み回路で、前記第２の電圧又は前記第２の電流を前記選択ワード線に供給し、かつ、前記第１のビット線用書き込み回路で、前記第４の電圧又は前記第４の電流を前記第１のメモリセル群の１本のビット線に供給すると共に、前記第２のビット線用書き込み回路で、前記第４の電圧又は前記第４の電流を前記第２のメモリセル群のＡ本のビット線に供給するステップとを含み、
前記クロスポイント型抵抗変化不揮発性記憶装置は、前記メモリセルアレイへの書き込みをする場合には、常に、同一の前記ワード線に接続された（１＋Ａ）個のメモリセルに対して同時に書き込みをする、
クロスポイント型抵抗変化不揮発性記憶装置の書き込み方法。
【請求項１９】
請求項１４記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法であって、
前記第１及び第２のメモリセル群の所定のメモリセルを読み出す場合、前記ワード線用読み出し電圧発生回路で、前記第５の電圧を、前記選択ワード線に供給し、かつ、前記第１の読み出し回路で、前記第６の電圧又は前記第６の電流を前記第１のメモリセル群の１本のビット線に供給すると共に、前記第２の読み出し回路で、前記第６の電圧又は前記第６の電流を前記第２のメモリセル群のＡ本のビット線に供給するステップを含み、
前記クロスポイント型抵抗変化不揮発性記憶装置は、前記メモリセルアレイからの読み出しをする場合には、常に、同一の前記ワード線に接続された（１＋Ａ）個のメモリセルから同時に読み出しをする、
クロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
【請求項２０】
クロスポイント型抵抗変化不揮発性記憶装置であって、
極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｘ方向に延びたＮ本（Ｎは整数）のワード線と、前記Ｘ方向と立体的に交差するＹ方向に延びたＭ本（Ｍは整数）のビット線との交点のそれぞれに配置されて構成されるデータ用メモリセルアレイと、前記Ｎ本（Ｎは整数）のワード線とＹ方向に延びた少なくとも１本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるダミーセルが配置されて構成される補償用メモリセルアレイとで構成される、複数の分割メモリセルアレイと、
前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイの前記ビット線の１本を選択する第１のビット線選択回路と、
前記複数の分割メモリセルアレイの各々を構成する前記補償用メモリセルアレイの前記ビット線の１本を選択する第２のビット線選択回路と、
外部から入力される複数ビットの書き込みデータに従って、前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイへ第１の抵抗状態又は第２の抵抗状態の書き込みを行う書き込み回路とを備え、
前記書き込み回路は、
前記書き込みデータに従って、対応する前記複数の分割メモリセルアレイの各々に対して、前記第１の抵抗状態又は前記第２の抵抗状態の何れかの書き込みを指示するデータ入力信号を出力する書き込み用レジスタと、
前記複数の分割メモリセルアレイに対して前記第１の抵抗状態の書き込み又は前記第２の抵抗状態の書き込みの何れの動作を同時に行うかを指示する書き込みデータフラグを生成する書き込みデータフラグ発生回路と、
前記データ入力信号と前記書き込みデータフラグとに基づいて、前記複数の分割メモリセルアレイの各々について、前記第１のビット線選択回路又は前記第２のビット線選択回路の何れかを選択して動作させることで、書き込みを実行するデータ／補償選択回路とを有し、
前記データ／補償選択回路は、前記複数の分割メモリセルアレイの各々について、
前記分割メモリセルアレイへの前記データ入力信号が第１の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行し、
前記分割メモリセルアレイへの前記データ入力信号が第２の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行し、
前記分割メモリセルアレイへの前記データ入力信号が第１の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行し、
前記分割メモリセルアレイへの前記データ入力信号が第２の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行し、
前記書き込み回路は、前記複数ビットの書き込みデータの書き込みを実行する場合には、常に、前記複数の分割メモリセルアレイに対して同時に書き込みを実行する、
クロスポイント型抵抗変化不揮発性記憶装置。
【請求項２１】
前記ダミーセルは、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された前記電流制御素子とを有するメモリセルで構成される、
請求項２０に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項２２】
前記ダミーセルは、固定抵抗素子と前記固定抵抗素子に直列に接続された前記電流制御素子とで構成される、
請求項２０に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項２３】
前記複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイでは、ＭがＮに等しい、
請求項２０〜２２のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項２４】
前記書き込みデータフラグ発生回路は、外部から入力される書き込みを制御する基本クロックを分周して前記書き込みデータフラグを生成する、
請求項２０〜２３のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項２５】
さらに、前記複数の分割メモリセルアレイに対して書き込みモード又は読み出しモードを指示する書き込み信号を出力する書き込み／読み出し選択回路を備え、
前記書き込みデータフラグ発生回路は、前記書き込み信号が書き込みモードを指示したときに、前記書き込みデータフラグの生成を開始する、
請求項２０〜２４のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項２６】
前記書き込みデータフラグ発生回路は、前記書き込み信号の指示が書き込みモードから読み出しモードに変わったときに、前記書き込みデータフラグの生成を停止する、
請求項２５に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項２７】
前記書き込み回路は、前記複数の分割メモリセルアレイのうちの所定の分割メモリセルアレイに第１の抵抗状態と第２の抵抗状態の書き込みを行わない場合には、当該分割メモリセルアレイを構成する補償用メモリセルアレイに第１の抵抗状態と第２の抵抗状態の書き込みを行う、
請求項２０〜２６のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項２８】
前記書き込み回路は、前記複数の分割メモリセルアレイのうちの所定の分割メモリセルアレイに第１の抵抗状態と第２の抵抗状態の書き込みを行う場合には、当該分割メモリセルアレイを構成するデータ用メモリセルアレイに第１の抵抗状態と第２の抵抗状態の書き込みを行う、
請求項２０〜２７のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項２９】
前記第２のビット線選択回路は、前記補償用メモリセルアレイの前記ビット線を常時選択する、
請求項２０〜２８のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項３０】
前記書き込み回路はさらに、前記データ／補償選択回路に対して、データ用メモリセルアレイを選択すべきことを指示するデータ用メモリセルアレイ選択信号を出力するデータ／補償選択制御回路を備え、
前記データ／補償選択回路は、前記データ／補償選択制御回路から前記データ用メモリセルアレイ選択信号が出力される間はデータ用メモリセルアレイを選択する、
請求項２０〜２９のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項３１】
前記書き込み回路はさらに、前記データ／補償選択回路に対して、補償用メモリセルアレイを選択すべきことを指示する補償用メモリセルアレイ選択信号を出力するデータ／補償選択制御回路を備え、
前記データ／補償選択回路は、前記データ／補償選択制御回路から前記補償用メモリセルアレイ選択信号が出力される間は補償用メモリセルアレイを選択する、
請求項２０〜２９のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項３２】
さらに、
前記複数の分割メモリセルアレイに対して、１本のワード線を選択するワード線選択回路と、
前記複数の分割メモリセルアレイに対して、前記ワード線選択回路で選択されるワード線を介して、第１の抵抗状態に書き込む場合に第１の電圧又は第１の電流を供給し、第２の抵抗状態に書き込む場合に第２の電圧又は第２の電流を供給する書き込み電圧発生回路とを備え、
前記書き込み電圧発生回路は、
前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記ワード線選択回路を介して、第１の電圧又は第１の電流を、選択されたワード線に供給し、
前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記ワード線選択回路を介して、第２の電圧又は第２の電流を、選択されたワード線に供給する、
請求項２０〜３１のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項３３】
さらに、前記複数の分割メモリセルアレイに対して、前記第１のビット線選択回路及び前記第２のビット線選択回路を介して、書き込みのための電圧又は電流を供給する書き込み電圧発生回路を備え、
前記書き込み電圧発生回路は、
前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路及び前記第２のビット線選択回路を介して、第３の電圧又は第３の電流を、選択されたビット線に供給し、
前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路及び前記第２のビット線選択回路を介して、第４の電圧又は第４の電流を、選択されたビット線に供給する、
請求項２０〜３１のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項３４】
前記データ用メモリセルアレイの全ての前記メモリセルに対して第１の抵抗状態に書き込みを行う為、前記書き込み用レジスタは、前記データ入力信号として、第１の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、前記書き込みデータフラグ発生回路は、前記書き込みデータフラグとして、第１の抵抗状態の書き込みを指示する信号に設定して出力し、前記データ／補償選択回路は、前記データ入力信号及び前記書き込みデータフラグに基づいて、前記データ用メモリセルアレイを選択し、前記データ用メモリセルアレイの全ての前記メモリセルに対して順次第１の抵抗状態の書き込みを実施し、
次に、前記データ用メモリセルアレイの所定の前記メモリセルに対して第２の抵抗状態に書き込みを行う為、前記書き込み用レジスタは、所定の前記メモリセルに対応して前記データ入力信号を第２の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、前記書き込みデータフラグ発生回路は、前記書き込みデータフラグとして、第２の抵抗状態の書き込みを指示する信号に設定して出力し、前記データ／補償選択回路は、前記データ入力信号及び前記書き込みデータフラグに基づいて、所定の前記メモリセルに対応して前記データ用メモリセルアレイを選択し、前記データ用メモリセルアレイの所定の前記メモリセルのみに対して順次第２の抵抗状態の書き込みを実施する、
２段階の書き込み行為によって前記データ用メモリセルアレイの全ての前記メモリセルの書き込みを行う、
請求項２０〜３３のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項３５】
前記第１のビット線選択回路は、前記Ｍ本のビット線のうち、選択していないビット線を高インピーダンス状態にし、
前記第２のビット線選択回路は、前記少なくとも１本のビット線のうち、選択していないビット線を高インピーダンス状態にする、
請求項２０〜３４のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項３６】
クロスポイント型抵抗変化不揮発性記憶装置の書き込み方法であって、
前記クロスポイント型抵抗変化不揮発性記憶装置は、
極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｘ方向に延びたＮ本（Ｎは整数）のワード線とＹ方向に延びたＭ本（Ｍは整数）のビット線との交点のそれぞれに配置されて構成されるデータ用メモリセルアレイと、前記Ｎ本（Ｎは整数）のワード線とＹ方向に延びた少なくとも１本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるダミーセルが配置されて構成される補償用メモリセルアレイとで構成される、複数の分割メモリセルアレイと、
前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイの前記ビット線の１本を選択する第１のビット線選択回路と、
前記複数の分割メモリセルアレイの各々を構成する前記補償用メモリセルアレイの前記ビット線の１本を選択する第２のビット線選択回路と、
外部から入力される複数ビットの書き込みデータと、前記複数の分割メモリセルアレイに対して前記第１の抵抗状態の書き込み又は前記第２の抵抗状態の書き込みの何れの動作を同時に行うかを指示する書き込みデータフラグとに従って、前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイへ第１の抵抗状態又は第２の抵抗状態の書き込みを行う書き込み回路とを備え、
前記書き込み方法は、
前記書き込み回路が、前記複数の分割メモリセルアレイの各々について、
前記分割メモリセルアレイへの前記データ入力信号が第１の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行するステップと、
前記分割メモリセルアレイへの前記データ入力信号が第２の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行するステップと、
前記分割メモリセルアレイへの前記データ入力信号が第１の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行するステップと、
前記分割メモリセルアレイへの前記データ入力信号が第２の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行するステップとを含み、
前記書き込み回路は、前記複数ビットの書き込みデータの書き込みを実行する場合には、常に、前記複数の分割メモリセルアレイに対して同時に書き込みを実行する、
クロスポイント型抵抗変化不揮発性記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆる抵抗変化素子を用いて構成されたクロスポイント型メモリセルアレイを有する不揮発性記憶装置及びその書き込み方法に関するものである。
【背景技術】
【０００２】
近年、いわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号に応じて抵抗値の変化が生じる（高抵抗状態と低抵抗状態との間を可逆的に遷移する）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。【０００３】
また、抵抗変化素子を用いたメモリセルについて、その１つに、高集積化に適した構造として、いわゆるクロスポイント構造がある。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。近年、このようなクロスポイント型の抵抗変化不揮発性記憶装置が各種開発されている（例えば、特許文献１及び２参照）。【０００４】
特許文献１では、双方向性を有する可変抵抗体をクロスポイント構造として用いたメモリセルの不揮発性記憶装置が示されている。その中で、非選択メモリセルに流れるいわゆる漏れ電流（リーク電流）を低減することを目的として、メモリセルを構成する双方向型非線形素子として例えばバリスタを用いることが示され、書き込み時には選択ビット線に書き込み電圧Ｖｐｐ、選択ワード線にＶｓｓ、非選択ワード線と非選択ビット線には電圧Ｖｐｐ／２が印加されることで選択メモリセルへの書き込みが行われ、消去時に選択ワード線に書き込み電圧Ｖｐｐ、選択ビット線にＶｓｓ、非選択ワード線と非選択ビット線には電圧Ｖｐｐ／２が印加されることで選択メモリセルへの消去が行われることが開示されている。【０００５】
特許文献２においても、双方向性を有する可変抵抗体と双方向型非線形素子とで構成させるメモリセルを、平行に配線された複数のワード線と前記ワード線に直交に配線された複数のビット線のそれぞれの交点にマトリックス状に配置したクロスポイント構造のメモリセルアレイを有する不揮発性記憶装置が示されている。その中で開示されている双方向型非線形素子も非選択メモリセルを介して流れるいわゆる漏れ電流を低減する目的として記載されている。しかしながら、漏れ電流量はメモリセルアレイのサイズに依存するので、サイズを大きくすると漏れ電流が無視できなくなる。この様な課題について、漏れ電流を低減する方法として、非選択ワード線及び非選択ビット線に所定の電圧を印加する技術が開示され、より安定的な書き込みを行うことが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０３０９８号公報（図６）
【特許文献２】特許第４２５２６２４号公報（図２０）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のような従来の技術では、後述するように、非選択メモリセルを流れる漏れ電流の抑制に関して、十分ではないという問題がある。【０００８】
具体的には、書き込み時において、非選択メモリセルを流れる漏れ電流の抑制が十分ではなく、そのために、書き込み時の消費電力が十分には削減されないという問題がある。さらに、読み出し時においても、非選択メモリセルを流れる漏れ電流の抑制が十分ではなく、そのために、読み出し電流のＳＮ比が十分によい値ではなく、読み出し特性が不安定であるという問題もある。さらに、メモリセルに与えるダメージを抑制しつつ簡易な回路で書き込みを行うことができないという問題もある。【０００９】
本発明の目的は、非選択メモリセルを流れる漏れ電流を削減することができるクロスポイント型抵抗変化不揮発性記憶装置等を提供することである。【００１０】
より具体的には、本発明の目的は、第１に、書き込み時に非選択メモリセルを流れる漏れ電流を低減し、書き込み時の消費電力を削減することが可能なクロスポイント型抵抗変化不揮発性記憶装置等を提供することである。また、第２に、読み出し時に非選択メモリセルを流れる漏れ電流を低減し、読み出し電流のＳＮ比を向上させ、読み出し特性の安定化を図ることである。第３に、非選択メモリセルを流れる漏れ電流を削減し、書き込みの消費電流を削減することが可能であり、かつ、メモリセルに与えるダメージを抑制しつつ簡易な回路で書き込みを行うことができるクロスポイント型抵抗変化不揮発性記憶装置等を提供することである。
【課題を解決するための手段】
【００１１】
前記第１の目的を達成するために、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の一形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｙ方向に延びたＭ本（Ｍは整数）のビット線と、前記Ｙ方向と立体的に交差するＸ方向に延びたＮ本（Ｎは整数で、Ｍ＞Ｎ）のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイを備え、前記メモリセルアレイは、データ記憶を目的とする第１のメモリセル群と、前記第１のメモリセル群に接続されるワード線と同一の前記ワード線に接続される第２のメモリセル群とで構成され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記メモリセルアレイに対して、１本のワード線を選択ワード線として選択するワード線選択回路と、前記第１のメモリセル群の１本のビット線を第１の選択ビット線として選択する第１のビット線選択回路と、前記選択ワード線に接続された前記第２のメモリセル群に接続されるＡ本（Ａは１以上の整数）のビット線を第２の選択ビット線として選択する第２のビット線選択回路と、前記第１及び第２のメモリセル群の選択されたメモリセルに対して前記選択ワード線を介して、第１の抵抗状態に書き込むために第１の電圧又は第１の電流を供給し、第２の抵抗状態に書き込むために第２の電圧又は第２の電流を供給するワード線用書き込み回路と、前記第１のメモリセル群の選択されたメモリセルに対して前記第１のビット線選択回路で選択される前記第１の選択ビット線を介して、第１の抵抗状態に書き込むために第３の電圧又は第３の電流を供給し、第２の抵抗状態に書き込むために第４の電圧又は第４の電流を供給する第１のビット線用書き込み回路と、前記第２のメモリセル群の選択されたメモリセルに対して前記第２のビット線選択回路で選択される前記第２の選択ビット線を介して、第１の抵抗状態に書き込むために第３の電圧又は第３の電流を供給し、第２の抵抗状態に書き込むために第４の電圧又は第４の電流を供給する第２のビット線用書き込み回路とを備え、前記第１のメモリセル群の選択されたメモリセルに対して前記第１の抵抗状態を書き込む場合、前記ワード線用書き込み回路は、前記第１の電圧又は前記第１の電流を、前記選択ワード線に供給し、かつ、前記第１のビット線用書き込み回路は、前記第３の電圧又は前記第３の電流を前記第１のメモリセル群の前記第１の選択ビット線に供給すると共に、前記第２のビット線用書き込み回路は、前記第３の電圧又は前記第３の電流を前記第２のメモリセル群のＡ本の前記第２の選択ビット線に供給し、前記第１のメモリセル群の選択されたメモリセルに対して前記第２の抵抗状態を書き込む場合、前記ワード線用書き込み回路は、前記第２の電圧又は前記第２の電流を、前記選択ワード線に供給し、かつ、前記第１のビット線用書き込み回路は、前記第４の電圧又は前記第４の電流を前記第１のメモリセル群の選択された前記第１の選択ビット線に供給すると共に、前記第２のビット線用書き込み回路は、前記第４の電圧又は前記第４の電流を前記第２のメモリセル群のＡ本の前記第２の選択ビット線に供給している。これにより、前記クロスポイント型抵抗変化不揮発性記憶装置は、前記メモリセルアレイへの書き込みをする場合には、常に、同一の前記ワード線に接続された（１＋Ａ）個のメモリセルに対して同時に書き込みをする。【００１２】
また、前記第２の目的を達成するために、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の別の形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｙ方向に延びたＭ本（Ｍは整数）のビット線と、前記Ｙ方向と立体的に交差するＸ方向に延びたＮ本（Ｎは整数で、Ｍ＞Ｎ）のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイを備え、前記メモリセルアレイは、データ記憶を目的とする第１のメモリセル群と、前記第１のメモリセル群が接続されるワード線と同一の前記ワード線に接続される第２のメモリセル群とで構成され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記メモリセルアレイに対して、１本のワード線を選択ワード線として選択するワード線選択回路と、前記第１のメモリセル群の１本のビット線を第１の選択ビット線として選択する第１のビット線選択回路と、前記選択ワード線に接続された前記第２のメモリセル群に接続されるＡ本（Ａは１以上の整数）のビット線を第２の選択ビット線として選択する第２のビット線選択回路と、前記第１及び第２のメモリセル群の選択されたメモリセルに対して前記選択ワード線を介して、記憶データを読み出すために第５の電圧を供給するワード線用読み出し電圧発生回路と、前記第１のメモリセル群の選択されたメモリセルに対して前記第１のビット線選択回路で選択される前記第１の選択ビット線を介して、記憶データを読み出すために第６の電圧又は第６の電流を供給する第１の読み出し回路と、前記第２のメモリセル群の選択されたメモリセルに対して前記第２のビット線選択回路で選択されるＡ本の前記第２の選択ビット線を介して、記憶データを読み出すために第６の電圧又は第６の電流を供給する第２の読み出し回路とを備え、前記第１及び第２のメモリセル群の選択されたメモリセルを読み出す場合、前記ワード線用読み出し電圧発生回路は、前記第５の電圧を、前記選択ワード線に供給し、かつ、前記第１の読み出し回路は、前記第６の電圧又は前記第６の電流を前記第１のメモリセル群の前記第１の選択ビット線に供給すると共に、前記第２の読み出し回路は、前記第６の電圧又は前記第６の電流を前記第２のメモリセル群のＡ本の前記第２の選択ビット線に供給する。これにより、前記クロスポイント型抵抗変化不揮発性記憶装置は、前記メモリセルアレイからの読み出しをする場合には、常に、同一の前記ワード線に接続された（１＋Ａ）個のメモリセルから同時に読み出しをする。【００１３】
また、前記第３の目的を達成するために、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置のさらに別の一形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｘ方向に延びたＮ本（Ｎは整数）のワード線と、前記Ｘ方向と立体的に交差するＹ方向に延びたＭ本（Ｍは整数）のビット線との交点のそれぞれに配置されて構成されるデータ用メモリセルアレイと、前記Ｎ本（Ｎは整数）のワード線とＹ方向に延びた少なくとも１本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるダミーセルが配置されて構成される補償用メモリセルアレイとで構成される、複数の分割メモリセルアレイと、前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイの前記ビット線の１本を選択する第１のビット線選択回路と、前記複数の分割メモリセルアレイの各々を構成する前記補償用メモリセルアレイの前記ビット線の１本を選択する第２のビット線選択回路と、外部から入力される複数ビットの書き込みデータに従って、前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイへ第１の抵抗状態又は第２の抵抗状態の書き込みを行う書き込み回路とを備え、前記書き込み回路は、前記書き込みデータに従って、対応する前記複数の分割メモリセルアレイの各々に対して、前記第１の抵抗状態又は前記第２の抵抗状態の何れかの書き込みを指示するデータ入力信号を出力する書き込み用レジスタと、前記複数の分割メモリセルアレイに対して前記第１の抵抗状態の書き込み又は前記第２の抵抗状態の書き込みの何れの動作を同時に行うかを指示する書き込みデータフラグを生成する書き込みデータフラグ発生回路と、前記データ入力信号と前記書き込みデータフラグとに基づいて、前記複数の分割メモリセルアレイの各々について、前記第１のビット線選択回路又は前記第２のビット線選択回路の何れかを選択して動作させることで、書き込みを実行するデータ／補償選択回路とを有し、前記データ／補償選択回路は、前記複数の分割メモリセルアレイの各々について、前記分割メモリセルアレイへの前記データ入力信号が第１の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行し、前記分割メモリセルアレイへの前記データ入力信号が第２の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行し、前記分割メモリセルアレイへの前記データ入力信号が第１の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行し、前記分割メモリセルアレイへの前記データ入力信号が第２の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行する。これにより、前記書き込み回路は、前記複数ビットの書き込みデータの書き込みを実行する場合には、常に、前記複数の分割メモリセルアレイに対して同時に書き込みを実行する。【００１４】
なお、本発明は、このようなクロスポイント型抵抗変化不揮発性記憶装置として実現できるだけでなく、クロスポイント型抵抗変化不揮発性記憶装置の書き込み方法（複数ビット同時書き込み手法）として実現することもできる。
【発明の効果】
【００１５】
本発明により、非選択メモリセルを流れる漏れ電流を削減することができるクロスポイント型抵抗変化不揮発性記憶装置等が提供される。【００１６】
より詳しくは、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置は、非選択メモリセルを流れる漏れ電流を低減し、書き込みに寄与する電流を高効率化するので、高い書き込み特性と低消費電力化が可能となる効果を奏する。【００１７】
また、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置は、読み出しにおいても読み出し特性の安定性を向上させることができるという効果も奏する。【００１８】
さらに、本発明により、非選択メモリセルを流れる漏れ電流を削減し、書き込みの消費電流を削減することが可能であり、かつ、メモリセルに与えるダメージを抑制しつつ簡易な回路で書き込みを行うことができるクロスポイント型抵抗変化不揮発性記憶装置が実現される。【００１９】
よって、本発明により、安定した書き込み及び読み出し特性を有する、高集積化に適したクロスポイント型抵抗変化不揮発性記憶装置が実現され、不揮発性記憶装置を備える各種電子機器が普及してきた今日における本発明の実用的価値は極めて高い。
【図面の簡単な説明】
【００２０】
【図１Ａ】図１Ａは、単層クロスポイントメモリセルアレイの立体構造図である。
【図１Ｂ】図１Ｂは、多層クロスポイントメモリセルアレイの立体構造図である。
【図２】図２は、メモリセルの断面を示す構成図である。
【図３】図３は、メモリセルの断面を示す構成図である。
【図４】図４は、メモリセルの等価回路図である。
【図５】図５は、メモリセルのＩ−Ｖ特性グラフである。
【図６】図６は、抵抗変化素子の特性グラフと低抵抗化時の抵抗値設定説明図である。
【図７】図７は、メモリセルをマトリックス状に配置したメモリセルアレイ構成図である。
【図８】図８は、メモリセルアレイのアレイ等価回路への展開説明図である。
【図９】図９は、メモリセルアレイの縮退等価回路図である。
【図１０】図１０は、非選択線がＨｉ−ｚ時の１ビット書き込み状態を説明する等価回路図である。
【図１１】図１１は、１ビット書き込み時のメモリセルアレイのＩ−Ｖ特性グラフである。
【図１２】図１２は、本発明の実施の形態１における多ビット同時書き込みにおけるメモリセル選択概念図である。
【図１３】図１３は、本発明の多ビット同時書き込み状態を説明する等価回路図である。
【図１４】図１４の（ａ）は、１ビット書き込み時のメモリセルアレイのＩ−Ｖ特性グラフ、図１４の（ｂ）は、本発明の多ビット同時書き込み時のメモリセルアレイのＩ−Ｖ特性グラフである。
【図１５】図１５は、定電流印加による本発明の多ビット同時書き込みにおけるメモリセル選択概念図である。
【図１６】図１６は、定電流印加による本発明の多ビット同時書き込み状態を説明する等価回路図である。
【図１７Ａ】図１７Ａは、本発明の定電流印加による選択メモリセル電流の同時書き込みビット数依存性グラフである。
【図１７Ｂ】図１７Ｂは、本発明の定電流印加による選択メモリセルの設定抵抗値の同時書き込みビット数依存性グラフである。
【図１８】図１８は、本発明の非選択メモリセルによるディスターブ性を説明する等価回路である。
【図１９】図１９は、本発明の非選択メモリセルによるディスターブ特性を説明する図であり、図１９の（ａ）は、１ビット同時書き込みにおける特性を示す図、図１９の（ｂ）は８ビット同時書き込みにおける特性を示す図、図１９の（ｃ）は１６ビット同時書き込みにおける特性を示す図である。
【図２０Ａ】図２０Ａは、ディスターブを最小化するための最適条件を説明する図である。
【図２０Ｂ】図２０Ｂは、ディスターブを最小化するための最適条件を説明する図（８ビット同時書き込みの場合）である。
【図２０Ｃ】図２０Ｃは、ディスターブ最小化最適条件の説明図（１６ビット同時書き込みの場合）である。
【図２１】図２１は、本発明の実施の形態２における多ビット同時書き込みに対するデータ書き込み方法説明図であり、図２１の（ａ）は書き込み入力データを示す図、図２１の（ｂ）は“０”書き込み時のデータを示す図、図２１の（ｃ）は“１”書き込み時のデータを示す図である。
【図２２Ａ】図２２Ａは、本発明の多ビット同時書き込みの補償セル方式による“０”書き込み方法を説明する図である。
【図２２Ｂ】図２２Ｂは、本発明の多ビット同時書き込みの補償セル方式による“１”書き込み方法を説明する図である。
【図２３】図２３は、本発明の多ビット同時書き込みを実現するメモリ構成図である。
【図２４】図２４は、本発明の多ビット同時書き込みのシーケンス図である。
【図２５】図２５は、本発明の実施の形態３における多ビット同時読み出しにおけるメモリセル選択説明図である。
【図２６】図２６は、本発明の多ビット同時読み出し状態を説明する等価回路図である。
【図２７】図２７の（ａ）は、１ｂｉｔ読み出し時のメモリセルアレイのＩ−Ｖ特性グラフ、図２７の（ｂ）は、８ｂｉｔ同時読み出し時のメモリセルアレイのＩ−Ｖ特性グラフ、図２７の（ｃ）は、８ｂｉｔ同時読み出し時のメモリセルアレイのＩ−Ｖ特性グラフである。
【図２８】図２８は、本発明の多ビット同時読み出しシーケンス図である。
【図２９】図２９は、本発明の多ビット同時書き込みに対する書き込みデータの分割を説明する図である。
【図３０Ａ】図３０Ａは、本発明の多ビット同時書き込みにおける“０”書き込み時のアクセス方法を説明する図である。
【図３０Ｂ】図３０Ｂは、本発明の多ビット同時書き込みにおける“１”書き込み時のアクセス方法を説明する図である。
【図３１】図３１は、本発明の多ビット同時書き込みのための１Ｄ分メモリアクセス回路の構成図である。
【図３２】図３２は、図３１の回路を用いた多ビット同時書き込みを実現する本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の構成図である。
【図３３Ａ】図３３Ａは、本発明の多ビット同時書き込みを実現するＤ＿ＦＬＡＧの発生シーケンス図（１倍周期）である。
【図３３Ｂ】図３３Ｂは、本発明の多ビット同時書き込みを実現するＤ＿ＦＬＡＧの発生シーケンス図（２倍周期）である。
【図３３Ｃ】図３３Ｃは、本発明の多ビット同時書き込みを実現するＤ＿ＦＬＡＧの発生シーケンス図（３倍周期）である。
【図３４】図３４は、本発明の多ビット同時書き込み（“０”書き込み⇔“１”書き込み）のシーケンス図である。
【図３５】図３５は、本発明の多ビット同時書き込み（全ビットをＬＲ書き込み）のシーケンス図である。
【図３６】図３６は、本発明の多ビット同時書き込み（１データのみ）のシーケンス図である。
【図３７】図３７は、固定抵抗素子を有する擬似メモリセルの断面構成図である。
【図３８】図３８は、固定抵抗素子を有する別の擬似メモリセルの断面構成図である。
【図３９】図３９は、固定抵抗素子を有する擬似メモリセルの等価回路図である。
【図４０】図４０は、抵抗素子を有さない擬似メモリセルの断面構成図である。
【図４１】図４１は、抵抗素子を有さない別の擬似メモリセルの断面構成図である。
【図４２】図４２は、抵抗素子を有さない擬似メモリセルの等価回路図である。
【発明を実施するための形態】
【００２１】
（本発明の概要）
前記第１の目的を達成するために、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の一形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｙ方向に延びたＭ本（Ｍは整数）のビット線と、前記Ｙ方向と立体的に交差するＸ方向に延びたＮ本（Ｎは整数で、Ｍ＞Ｎ）のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイを備え、前記メモリセルアレイは、データ記憶を目的とする第１のメモリセル群と、前記第１のメモリセル群に接続されるワード線と同一の前記ワード線に接続される第２のメモリセル群とで構成され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記メモリセルアレイに対して、１本のワード線を選択ワード線として選択するワード線選択回路と、前記第１のメモリセル群の１本のビット線を第１の選択ビット線として選択する第１のビット線選択回路と、前記選択ワード線に接続された前記第２のメモリセル群に接続されるＡ本（Ａは１以上の整数）のビット線を第２の選択ビット線として選択する第２のビット線選択回路と、前記第１及び第２のメモリセル群の選択されたメモリセルに対して前記選択ワード線を介して、第１の抵抗状態に書き込むために第１の電圧又は第１の電流を供給し、第２の抵抗状態に書き込むために第２の電圧又は第２の電流を供給するワード線用書き込み回路と、前記第１のメモリセル群の選択されたメモリセルに対して前記第１のビット線選択回路で選択される前記第１の選択ビット線を介して、第１の抵抗状態に書き込むために第３の電圧又は第３の電流を供給し、第２の抵抗状態に書き込むために第４の電圧又は第４の電流を供給する第１のビット線用書き込み回路と、前記第２のメモリセル群の選択されたメモリセルに対して前記第２のビット線選択回路で選択される前記第２の選択ビット線を介して、第１の抵抗状態に書き込むために第３の電圧又は第３の電流を供給し、第２の抵抗状態に書き込むために第４の電圧又は第４の電流を供給する第２のビット線用書き込み回路とを備え、前記第１のメモリセル群の選択されたメモリセルに対して前記第１の抵抗状態を書き込む場合、前記ワード線用書き込み回路は、前記第１の電圧又は前記第１の電流を、前記選択ワード線に供給し、かつ、前記第１のビット線用書き込み回路は、前記第３の電圧又は前記第３の電流を前記第１のメモリセル群の前記第１の選択ビット線に供給すると共に、前記第２のビット線用書き込み回路は、前記第３の電圧又は前記第３の電流を前記第２のメモリセル群のＡ本の前記第２の選択ビット線に供給し、前記第１のメモリセル群の選択されたメモリセルに対して前記第２の抵抗状態を書き込む場合、前記ワード線用書き込み回路は、前記第２の電圧又は前記第２の電流を、前記選択ワード線に供給し、かつ、前記第１のビット線用書き込み回路は、前記第４の電圧又は前記第４の電流を前記第１のメモリセル群の選択された前記第１の選択ビット線に供給すると共に、前記第２のビット線用書き込み回路は、前記第４の電圧又は前記第４の電流を前記第２のメモリセル群のＡ本の前記第２の選択ビット線に供給している。
【００２２】
これにより、第１及び第２のビット線選択回路で選択される複数（（Ａ＋１）本）の選択ビット線と１つの選択ワード線との交点に位置する複数のメモリセルに対して同時に書き込みが実施されるので、非選択メモリセルを流れる漏れ電流を削減し、高い書き込み効率（言い換えると、消費電流の削減）を実現することができる。
【００２３】
ここで、前記Ａは、予め定められた一定値である、より具体的には、前記Ａは、前記Ｍと前記Ｎとに依存して定まる値であり、Ｍ／Ｎ−１に等しい、さらに限定的には、前記メモリセルアレイ内において、前記選択ワード線以外の非選択ワード線と、前記第１のビット線選択回路及び前記第２のビット線選択回路によって選択される選択ビット線とに接続されるメモリセルである第１の非選択メモリセル群に印加される電圧が、予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をＢ本以上とし、かつ、前記選択ワード線と、前記選択ビット線以外の非選択ビット線とに接続されるメモリセルである第２の非選択メモリセル群に印加される電圧が、前記予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をＣ本以下（Ｃは整数）とした場合に、前記第１のビット線選択回路及び前記第２のビット線選択回路によって選択されるビット線の本数（Ａ＋１）が、Ｂ≦（Ａ＋１）≦Ｃを満たすのが好ましい。
【００２４】
これにより、同時に書き込まれるメモリセルの数が最適化されるので、非選択メモリセルでのディスターブの影響（非選択メモリセルを構成する抵抗変化素子への抵抗変化の可能性につながる電圧等の影響）を最小限に抑える事ができる。
【００２５】
なお、メモリセルアレイの構成としては、前記メモリセルアレイにおいて、前記第２のビット線選択回路で選択可能な第２のメモリセル群には、データ記憶を目的とする第１のメモリセルが含まれてもよいし、前記メモリセルアレイにおいて、前記第２のビット線選択回路で選択可能な第２のメモリセル群には、データ記憶を目的としない第２のメモリセルが含まれてもよいし、前記メモリセルアレイは、データ記憶を目的とする複数の第１のメモリセルで構成された第１のメモリセルアレイと、データ記憶を目的としない複数の第２のメモリセルで構成された第２のメモリセルアレイとで構成されてもよい。いずれの構成であっても、書き込みの対象となる、第１のビット線選択回路で選択された１本のビット線に接続されたメモリセルに着目した場合に、そのメモリセルへの書き込み時におけるディスターブの影響が抑制される。
【００２６】
このとき、書き込み時の駆動方法として、前記ワード線用書き込み回路が前記１つの選択ワード線に第１の電圧を供給し、前記第１のビット線用書き込み回路及び前記第２のビット線用書き込み回路が前記選択ビット線の各々に第３の電圧を供給することにより、前記複数の選択ビット線と前記１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施してもよいし、前記ワード線用書き込み回路が前記１つの選択ワード線に第２の電圧を供給し、前記第１のビット線用書き込み回路及び前記第２のビット線用書き込み回路が前記選択ビット線の各々に第４の電圧を供給することにより、前記複数の選択ビット線と前記１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施してもよいし、前記ワード線用書き込み回路が前記１つの選択ワード線に第１の電圧を供給し、前記第１のビット線用書き込み回路及び前記第２のビット線用書き込み回路が前記選択ビット線の各々に第３の電流を供給することにより、前記複数の選択ビット線と前記１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施してもよいし、前記ワード線用書き込み回路が前記１つの選択ワード線に第２の電圧を供給し、前記第１のビット線用書き込み回路及び前記第２のビット線用書き込み回路が前記選択ビット線の各々に第４の電流を供給することにより、前記複数の選択ビット線と前記１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施してもよい。
【００２７】
なお、メモリセルを構成する抵抗変化素子が高抵抗状態から低抵抗状態に変化するときには、その抵抗変化素子に流れる電流の大きさに依存して抵抗変化素子の低抵抗状態における抵抗値が定まるので、特に、メモリセルに対して定電流を印加して書き込むことで、抵抗変化素子の低抵抗状態での抵抗値を所望の値に設定することができる。
【００２８】
また、前記メモリセルアレイは、前記複数のビット線と前記複数のワード線との交点位置のそれぞれに前記メモリセルが配置されて構成される層が前記Ｘ方向及び前記Ｙ方向に直交するＺ方向に積層されて構成される多層構造のクロスポイント型のメモリセルアレイであり、前記第１のビット線選択回路及び前記第２のビット線選択回路によって、同一の層に属する複数のビット線を選択ビット線として選択するとともに、前記ワード線選択回路によって、前記選択ビット線が属する層に前記Ｚ方向で隣接する層に属する１つのワード線を選択ワード線として選択してもよい。
【００２９】
これにより、大規模なメモリセルアレイを備えるクロスポイント型抵抗変化不揮発性記憶装置に対して高い書き込み効率（低消費電流）の書き込みが行われ、大記憶容量の不揮発性記憶装置が実現される。
【００３０】
なお、前記ワード線選択回路は、前記Ｎ本のワード線のうち、選択していないワード線を高インピーダンス状態にし、前記第１のビット線選択回路及び前記第２のビット線選択回路は、選択していないビット線を高インピーダンス状態にするのが好ましい。
【００３１】
また、前記第２の目的を達成するために、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の別の形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｙ方向に延びたＭ本（Ｍは整数）のビット線と、前記Ｙ方向と立体的に交差するＸ方向に延びたＮ本（Ｎは整数で、Ｍ＞Ｎ）のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイを備え、前記メモリセルアレイは、データ記憶を目的とする第１のメモリセル群と、前記第１のメモリセル群が接続されるワード線と同一の前記ワード線に接続される第２のメモリセル群とで構成され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記メモリセルアレイに対して、１本のワード線を選択ワード線として選択するワード線選択回路と、前記第１のメモリセル群の１本のビット線を第１の選択ビット線として選択する第１のビット線選択回路と、前記選択ワード線に接続された前記第２のメモリセル群に接続されるＡ本（Ａは１以上の整数）のビット線を第２の選択ビット線として選択する第２のビット線選択回路と、前記第１及び第２のメモリセル群の選択されたメモリセルに対して前記選択ワード線を介して、記憶データを読み出すために第５の電圧を供給するワード線用読み出し電圧発生回路と、前記第１のメモリセル群の選択されたメモリセルに対して前記第１のビット線選択回路で選択される前記第１の選択ビット線を介して、記憶データを読み出すために第６の電圧又は第６の電流を供給する第１の読み出し回路と、前記第２のメモリセル群の選択されたメモリセルに対して前記第２のビット線選択回路で選択されるＡ本の前記第２の選択ビット線を介して、記憶データを読み出すために第６の電圧又は第６の電流を供給する第２の読み出し回路とを備え、前記第１及び第２のメモリセル群の選択されたメモリセルを読み出す場合、前記ワード線用読み出し電圧発生回路は、前記第５の電圧を、前記選択ワード線に供給し、かつ、前記第１の読み出し回路は、前記第６の電圧又は前記第６の電流を前記第１のメモリセル群の前記第１の選択ビット線に供給すると共に、前記第２の読み出し回路は、前記第６の電圧又は前記第６の電流を前記第２のメモリセル群のＡ本の前記第２の選択ビット線に供給する。
【００３２】
これにより、第１及び第２のビット線選択回路で選択された複数の選択ビット線と１つの選択ワード線との交点に位置する複数のメモリセルに対して同時に読み出しが実行されるので、非選択メモリセルを流れる漏れ電流の少ない安定的な読み出しが可能となる。
【００３３】
このとき、読み出し時の駆動方法として、前記第１及び第２の読み出し回路は、前記第１の選択ビット線及び前記第２の選択ビット線のそれぞれに第６の電圧を供給することにより、前記第１の選択ビット線及び前記第２の選択ビット線と、前記１つの選択ワード線との交点に位置する複数の選択されたメモリセルに対して同時に読み出しを実施してもよいし、前記第１及び第２の読み出し回路は、前記第１の選択ビット線及び前記第２の選択ビット線のそれぞれに第６の電流を供給することにより、前記第１の選択ビット線及び前記第２の選択ビット線と、前記選択された１つの選択ワード線との交点に位置する複数の選択されたメモリセルに対して同時に読み出しを実施してもよい。
【００３４】
なお、本発明は、このようなクロスポイント型抵抗変化不揮発性記憶装置として実現できるだけでなく、クロスポイント型抵抗変化不揮発性記憶装置の書き込み方法（複数ビット同時書き込み手法）として実現したり、クロスポイント型抵抗変化不揮発性記憶装置の読み出し方法（複数ビット同時読み出し手法）として実現したりすることもできる。
【００３５】
前記第３の目的を達成するために、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の一形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｘ方向に延びたＮ本（Ｎは整数）のワード線と、前記Ｘ方向と立体的に交差するＹ方向に延びたＭ本（Ｍは整数）のビット線との交点のそれぞれに配置されて構成されるデータ用メモリセルアレイと、前記Ｎ本（Ｎは整数）のワード線とＹ方向に延びた少なくとも１本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるダミーセルが配置されて構成される補償用メモリセルアレイとで構成される、複数の分割メモリセルアレイと、前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイの前記ビット線の１本を選択する第１のビット線選択回路と、前記複数の分割メモリセルアレイの各々を構成する前記補償用メモリセルアレイの前記ビット線の１本を選択する第２のビット線選択回路と、外部から入力される複数ビットの書き込みデータに従って、前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイへ第１の抵抗状態又は第２の抵抗状態の書き込みを行う書き込み回路とを備え、前記書き込み回路は、前記書き込みデータに従って、対応する前記複数の分割メモリセルアレイの各々に対して、前記第１の抵抗状態又は前記第２の抵抗状態の何れかの書き込みを指示するデータ入力信号を出力する書き込み用レジスタと、前記複数の分割メモリセルアレイに対して前記第１の抵抗状態の書き込み又は前記第２の抵抗状態の書き込みの何れの動作を同時に行うかを指示する書き込みデータフラグを生成する書き込みデータフラグ発生回路と、前記データ入力信号と前記書き込みデータフラグとに基づいて、前記複数の分割メモリセルアレイの各々について、前記第１のビット線選択回路又は前記第２のビット線選択回路の何れかを選択して動作させることで、書き込みを実行するデータ／補償選択回路とを有し、前記データ／補償選択回路は、前記複数の分割メモリセルアレイの各々について、前記分割メモリセルアレイへの前記データ入力信号が第１の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行し、前記分割メモリセルアレイへの前記データ入力信号が第２の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行し、前記分割メモリセルアレイへの前記データ入力信号が第１の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行し、前記分割メモリセルアレイへの前記データ入力信号が第２の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行する。
【００３６】
これにより、分割メモリセルアレイごとに、ワード線が共有されたデータ用メモリセルアレイ内のメモリセルか補償用メモリセルアレイ内のメモリセルかが選択されて書き込みが行われるので、分割メモリセルアレイの個数に相当する数の複数のメモリセルに対して、同時に書き込みが実施され、非選択メモリセルを流れる漏れ電流が削減される。
【００３７】
また、複数ビットからなる書き込みデータの各ビットを、複数の分割メモリセルアレイの各々に対応させ、各書き込みビットの値に応じて、各分割メモリセルアレイにおける書き込み先（データ用メモリセルアレイ／補償用メモリセルアレイ）を選択して書き込みを行うカラム単位のデコード方式で書き込みが行われるので、特定の補償用メモリセルが頻繁に書き込まれることによるメモリセルへのダメージが回避されるとともに、書き込みデータを構成する“１（又は０）”のビット数に応じて補償用メモリセルアレイへの書き込みビット数を算出するという複雑な回路が不要になる。よって、メモリセルに与えるダメージを抑制しつつ簡易な回路で書き込みを行うこともできるという効果も奏される。
【００３８】
ここで、ダミーセルとしては、前記ダミーセルは、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された前記電流制御素子とを有するメモリセルで構成されるだけでなく、固定抵抗素子と前記固定抵抗素子に直列に接続された前記電流制御素子とで構成されてもよい。これにより、補償用メモリセルアレイを構成するダミーセルに対するフォーミングが不要になるとともに、書き込み動作が繰り返されることによる信頼性の低下という懸念もなくなる。
【００３９】
また、データ用メモリセルアレイの形状としては、前記複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイでは、ＭがＮに等しいのが好ましい。これにより、分割メモリセルアレイ内の選択ワード線に接続される非選択メモリセルへの印加電圧と選択ビット線に接続される非選択メモリセル印加電圧がほぼ同等に均一化された状態となるので、書き込み時におけるディスターブの影響が最小化される。
【００４０】
また、書き込みデータフラグの生成方法としては、前記書き込みデータフラグ発生回路は、外部から入力される書き込みを制御する基本クロックを分周して前記書き込みデータフラグを生成してもよい。具体的には、さらに、前記複数の分割メモリセルアレイに対して書き込みモード又は読み出しモードを指示する書き込み信号を出力する書き込み／読み出し選択回路を備え、前記書き込みデータフラグ発生回路は、前記書き込み信号が書き込みモードを指示したときに、前記書き込みデータフラグの生成を開始してもよいし、前記書き込みデータフラグ発生回路は、前記書き込み信号の指示が書き込みモードから読み出しモードに変わったときに、前記書き込みデータフラグの生成を停止してもよいし、前記書き込み回路は、前記複数の分割メモリセルアレイのうちの所定の分割メモリセルアレイに第１の抵抗状態と第２の抵抗状態の書き込みを行わない場合には、当該分割メモリセルアレイを構成する補償用メモリセルアレイに第１の抵抗状態と第２の抵抗状態の書き込みを行ってもよいし、前記書き込み回路は、前記複数の分割メモリセルアレイのうちの所定の分割メモリセルアレイに第１の抵抗状態と第２の抵抗状態の書き込みを行う場合には、当該分割メモリセルアレイを構成するデータ用メモリセルアレイに第１の抵抗状態と第２の抵抗状態の書き込みを行ってもよい。これにより、複数ビットからなるデータの書き込みに際して、“０”書き込みと“１”書き込みによる２段階の書き込みを確実に行うことができる。
【００４１】
また、補償用メモリセルアレイについては、前記第２のビット線選択回路は、前記補償用メモリセルアレイの前記ビット線を常時選択してもよい。たとえば、補償用メモリセルアレイのビット線が１本の場合には、その１本のビット線を常時選択してもよい。これにより、第２のビット線選択回路が簡素化される。
【００４２】
また、データ用メモリセルアレイか補償用メモリセルアレイかの選択については、前記書き込み回路はさらに、前記データ／補償選択回路に対して、データ用メモリセルアレイを選択すべきことを指示するデータ用メモリセルアレイ選択信号を出力するデータ／補償選択制御回路を備え、前記データ／補償選択回路は、前記データ／補償選択制御回路から前記データ用メモリセルアレイ選択信号が出力される間はデータ用メモリセルアレイを選択したり、前記書き込み回路はさらに、前記データ／補償選択回路に対して、補償用メモリセルアレイを選択すべきことを指示する補償用メモリセルアレイ選択信号を出力するデータ／補償選択制御回路を備え、前記データ／補償選択回路は、前記データ／補償選択制御回路から前記補償用メモリセルアレイ選択信号が出力される間は補償用メモリセルアレイを選択したりしてもよい。これにより、書き込みデータ及び書き込みデータフラグとは無関係に、強制的にデータ用メモリセルアレイ又は補償用メモリセルアレイにアクセスすることが可能となり、メモリセルに対するフォーミング又は各種テスト等を実施することができる。
【００４３】
また、ワード線及びビット線への電圧／電流の印加については、さらに、前記複数の分割メモリセルアレイに対して、１本のワード線を選択するワード線選択回路と、前記複数の分割メモリセルアレイに対して、前記ワード線選択回路で選択されるワード線を介して、第１の抵抗状態に書き込む場合に第１の電圧又は第１の電流を供給し、第２の抵抗状態に書き込む場合に第２の電圧又は第２の電流を供給する書き込み電圧発生回路とを備え、前記書き込み電圧発生回路は、前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記ワード線選択回路を介して、第１の電圧又は第１の電流を、選択されたワード線に供給し、前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記ワード線選択回路を介して、第２の電圧又は第２の電流を、選択されたワード線に供給したり、さらに、前記複数の分割メモリセルアレイに対して、前記第１のビット線選択回路及び前記第２のビット線選択回路を介して、書き込みのための電圧又は電流を供給する書き込み電圧発生回路を備え、前記書き込み電圧発生回路は、前記書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路及び前記第２のビット線選択回路を介して、第３の電圧又は第３の電流を、選択されたビット線に供給し、前記書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、前記第１のビット線選択回路及び前記第２のビット線選択回路を介して、第４の電圧又は第４の電流を、選択されたビット線に供給したりしてもよい。これにより、ワード線及びビット線の交点に位置するメモリセルに対して、電圧印加、又は、電流印加により、第１／第２の抵抗状態への書き込みが行われる。
【００４４】
また、書き込みシーケンスの別の例として、前記データ用メモリセルアレイの全ての前記メモリセルに対して第１の抵抗状態に書き込みを行う為、前記書き込み用レジスタは、前記データ入力信号として、第１の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、前記書き込みデータフラグ発生回路は、前記書き込みデータフラグとして、第１の抵抗状態の書き込みを指示する信号に設定して出力し、前記データ／補償選択回路は、前記データ入力信号及び前記書き込みデータフラグに基づいて、前記データ用メモリセルアレイを選択し、前記データ用メモリセルアレイの全ての前記メモリセルに対して順次第１の抵抗状態の書き込みを実施し、次に、前記データ用メモリセルアレイの所定の前記メモリセルに対して第２の抵抗状態に書き込みを行う為、前記書き込み用レジスタは、所定の前記メモリセルに対応して前記データ入力信号を第２の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、前記書き込みデータフラグ発生回路は、前記書き込みデータフラグとして、第２の抵抗状態の書き込みを指示する信号に設定して出力し、前記データ／補償選択回路は、前記データ入力信号及び前記書き込みデータフラグに基づいて、所定の前記メモリセルに対応して前記データ用メモリセルアレイを選択し、前記データ用メモリセルアレイの所定の前記メモリセルのみに対して順次第２の抵抗状態の書き込みを実施する２段階の書き込み行為によって前記データ用メモリセルアレイの全ての前記メモリセルの書き込みを行ってもよい。これにより、全メモリ領域に一旦“０”を書き込んだ後に任意の入力データに従って“１”を書き込むといった書き込み手順が可能となり、ブロック単位での効率的な書き込みが可能となる。
【００４５】
なお、前記第１のビット線選択回路は、前記Ｍ本のビット線のうち、選択していないビット線を高インピーダンス状態にし、前記第２のビット線選択回路は、前記少なくとも１本のビット線のうち、選択していないビット線を高インピーダンス状態にするのが好ましい。
【００４６】
以上のように、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の簡便な構成により、非選択メモリセルを介する漏れ電流を削減した高い書き込み効率を実現する多ビット同時書き込み方式を容易に実現することが可能となる。
【００４７】
なお、本発明は、このようなクロスポイント型抵抗変化不揮発性記憶装置として実現できるだけでなく、クロスポイント型抵抗変化不揮発性記憶装置の書き込み方法（複数ビット同時書き込み手法）として実現することもできる。
【００４８】
（本発明の基礎となった知見）
次に、本発明の実施の形態を説明する前に、本発明の前提技術、及び、本発明の基礎となった知見を説明する。
【００４９】
まず、クロスポイントメモリセルアレイを構成するメモリセルの構造と特性について説明する。
【００５０】
図１Ａはいわゆる単層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、メモリセル５１、任意の一方向（例えば、Ｘ方向）かつ平行に多数配線されたワード線（例えば第２層配線）５２、ワード線５２と直交するように一方向（例えば、Ｙ方向）かつ平行に多数配線されたビット線（例えば第１層配線）５３が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
【００５１】
図１Ｂはいわゆる多層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、ビット線５３が第１配線層に配置（第１層ビット線５３ａ）され、その上層に、ビット線５３と直交する様にワード線５２が第２配線層に配置（第１層ワード線５２ａ）され、更にその上層に、ワード線５２と直交する様にビット線５３が第３配線層に配置（第２層ビット線５３ｂ）され、更にその上層に、ビット線５３と直交する様にワード線５２が第４配線層に配置（第２層ワード線５２ｂ）され、更にその上層に、ワード線５２と直交する様にビット線５３が第５配線層に配置（第３層ビット線５３ｃ）される形態で幾重にも積み重ねられた多層構造が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
【００５２】
このようにクロスポイント方式のメモリセルアレイは配線の交点にメモリセルを形成する単純な構造で、さらにそれを垂直方向（Ｚ方向）に積み重ねることで、微細化に頼ることなく単位面積当たりのメモリセルの数を増加させることが可能なため、高集積化に適した構造として知られている。
【００５３】
以下に、クロスポイントメモリセルアレイを構成する上での新たな課題を説明する。
【００５４】
〔メモリセルの構造〕
図２に、クロスポイントメモリセルアレイに用いるメモリセル５１の断面構成図を示す。
【００５５】
メモリセル５１は、抵抗変化素子１０と、電流制御素子２９とが直列接続された構成を有し、１ビットを構成している。
【００５６】
抵抗変化素子１０は、例えば窒化タンタル（ＴａＮ）で構成される下部電極１４の上層に、例えば酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）を第１の抵抗変化層（第１の金属酸化物層）１３として積層し、その上部界面に３００℃、２００Ｗ、２０秒の酸素プラズマを照射して、ＴａＯｘより酸素濃度の高いＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層（第２の金属酸化物層）１２を薄く形成し、その上層に白金（Ｐｔ）で構成される上部電極１１を積層した構造を有している。ここで、酸素不足型とは、通常絶縁性を示す化学量論的組成である金属酸化物の組成より酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態を意味する。第２の抵抗変化層１２と接する電極となる上部電極１１は白金（Ｐｔ）を用いている。第２の抵抗変化層１２と接する電極となる上部電極１１は、第２の抵抗変化層１２（ここではタンタル酸化物）を構成するタンタル（Ｔａ）の標準電極電位、及び下部電極１４を構成する窒化タンタル（ＴａＮ）の標準電極電位より高い材料を用いる。
【００５７】
この構造の場合、白金（Ｐｔ）で構成される上部電極１１と接する、より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で抵抗変化が生じ、上部電極１１の電圧を下部電極１４の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗状態に変化し、逆に下部電極１４の電圧を上部電極１１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０が低抵抗状態に変化する。抵抗変化素子の第２の抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成される。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
【００５８】
「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
【００５９】
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
【００６０】
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
【００６１】
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
【００６２】
抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
【００６３】
例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３〜４ｎｍとしてもよい。
【００６４】
また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１〜５ｎｍとしてもよい。
【００６５】
第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
【００６６】
また、第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
【００６７】
例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物層にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物層に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物層にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
【００６８】
積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
【００６９】
つまり、第２の金属酸化物に接続する第２電極に、第１電極を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
【００７０】
逆に、第２の金属酸化物に接続する第２電極に、第１電極を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
【００７１】
電流制御素子２９は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、例えば窒素不足型窒化シリコンで構成される電流制御層２２を、窒化タンタル（ＴａＮ）等で構成される下部電極２３と上部電極２１とでサンドイッチした構造を有している。双方向に非線形の電流電圧特性とは、印加される電圧が所定の電圧範囲では、電流制御素子２９は高抵抗（オフ）状態を示し、所定の電圧範囲を超える領域（つまり、所定の電圧範囲より電圧が高い領域及び電圧が低い領域）では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子２９は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子２９は低抵抗（オン）状態を示す。
【００７２】
メモリセル５１は、抵抗変化素子１０と電流制御素子２９とがビア２７を用いて直列接続されたメモリセルである。ビア２６によって、抵抗変化素子１０の上部電極１１と上部配線７０（ビット線５３又はワード線５２に対応し、ここではアルミニウム（Ａｌ）で構成）とが接続される。また、ビア２８によって、電流制御素子２９の下部電極２３と下部配線７１（ビット線５３又はワード線５２に対応し、ここではアルミニウム（Ａｌ）で構成）とが接続される。下部配線７１と上部配線７０とは、お互いに直交するように配置されている。
【００７３】
なお、図２において、電流制御素子２９と抵抗変化素子１０との関係は上下逆でもかまわない。
【００７４】
図３は、図２に示したメモリセルとは別の構成のメモリセル５１ａを用いた、クロスポイントメモリセルアレイを備えた抵抗変化不揮発性記憶装置の断面構造を示す図である。この図３のメモリセル５１ａは、図２において、ビア２７を省略し、かつ、抵抗変化素子１０の下部電極１４を、電流制御素子２９の上部電極２１で共用して簡素化した構造のメモリセルである。抵抗変化素子１０、電流制御素子２９の各構成や、上部配線７０、下部配線７１、ビア２６、２８については、図２で説明したのと同様であるため、説明を省略する。
【００７５】
上部配線７０の電圧を下部配線７１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗化方向に変化し、逆に下部配線７１の電圧を上部配線７０の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は低抵抗化方向に変化する。つまり、抵抗変化素子１０は、第２電極２１と第３電極１１とそれらに挟まれた第１の抵抗変化層１３と第２の抵抗変化層１２がＺ方向（積層方向）に順に配置され、第２電極２１から第３電極１１方向にみた構造と、第３電極１１から第２電極２１方向にみた構造は非対称性を有し、第２電極２１を基準に第３電極１１に所定電圧以上の電圧が印加されたとき高抵抗状態に変化し、第３電極１１を基準に第２電極２１に所定電圧以上の電圧が印加されたとき低抵抗状態に変化する特性を有する。
【００７６】
なお、図２、図３の構成において、ビア２６及びビア２８のいずれか一方又は両方を省略した構造のものであっても構わない。
【００７７】
また、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備えるメモリセルを構成する抵抗変化素子１０は、上記の構成を備える抵抗変化素子に限られず、少なくとも下部電極と抵抗変化層と上部電極とを有する構成を備える抵抗変化素子であればよい。
【００７８】
このとき、抵抗変化層の金属酸化物は、遷移金属酸化物で構成されていてもよく、さらには、上述のように、酸素含有率の低い第１の抵抗変化層１３と酸素含有率の高い第２の抵抗変化層１２とから構成される積層構造を備えていてもよい。
【００７９】
図４は、抵抗変化素子１０の構造と対応した接続関係を示す回路図、つまり、メモリセル５１に対応する等価回路図を示している。
【００８０】
〔メモリセルの特性〕
次に、メモリセル５１の動作について図５を用いて説明する。図５は、図２の構造を持つメモリセル５１に対し、下部配線７１よりも上部配線７０が高い電圧となる極性を正として電圧を印加した場合の電圧と電流との関係を実測した特性図である。
【００８１】
当初、メモリセル５１は高抵抗状態であるとする。メモリセル５１に対し、印加電圧０Ｖから、上部配線７０よりも下部配線７１が高い電位となる負極性の電圧を徐々に増加させて印加していくと、Ｃ点から電流が流れ出し、抵抗変化素子１０は高抵抗状態から低抵抗状態へと変化を開始する。さらにＡ点まで負方向に電圧を印加しているが、印加電圧に応じて急激に低抵抗化が進行している。その後、低抵抗状態のまま印加電圧０Ｖになるまで徐々に電圧を減少させて印加する。Ａ点は、低抵抗化時に抵抗変化素子に流す電流の値（ここではＩＬ）により決まる。
【００８２】
その後、メモリセル５１に対し、下部配線７１よりも上部配線７０が高い電位となる正極性の電圧を徐々に増加させて印加していくと、Ｄ点から電流が流れ出し、低抵抗状態の到達電圧（Ａ点）と概ね点対称な点であるＢ点で、抵抗変化素子１０は低抵抗状態から高抵抗状態へと変化を開始する。さらに、Ｅ点まで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。
【００８３】
すなわち、図５に示す実測データは、図２の構造を持つメモリセル５１について、上部配線７０の電圧を基準として下部配線７１の電圧が所定電圧ＶＬｔｈ（Ｃ点）以上高くなったとき低抵抗状態に変化し、下部配線７１の電圧を基準として上部配線７０の電圧が所定電圧ＶＨｔｈ（Ｂ点）以上高くなったとき高抵抗状態に変化する双方向性の抵抗変化特性を示し、また、低抵抗状態の印加電圧（Ａ点）と、高抵抗状態への変化開始電圧（Ｂ点）とが、概ね点対称な電圧及び電流となる関係にあることを示している。従って高抵抗化は低抵抗化とほぼ同じ、又はそれ以上の電流で駆動することが必要になる。実際には、高抵抗化時に印加する電圧の絶対値は、低抵抗化時に印加する電圧の絶対値より大きいほうが望ましい。
【００８４】
また、低抵抗状態の抵抗値は、本メモリセル５１において、高抵抗状態から低抵抗状態に変化させる際に、抵抗変化素子１０が抵抗変化しうる所定の電圧（絶対値はＶＬｔｈ以上の電圧）で抵抗変化素子１０に流す電流値の大小に応じた低抵抗値（Ａ点）に変化する。
【００８５】
ここで、低抵抗値の設定について図６を用いてその詳細を説明する。
【００８６】
図６は抵抗変化素子１０の抵抗変化特性を示す図である。横軸は抵抗変化素子１０の両端に掛かる電圧、縦軸は抵抗変化素子１０の両端に電圧が印加された時に抵抗変化素子１０に流れる電流である。
【００８７】
始めに抵抗変化素子１０の抵抗状態が高抵抗状態にあったとすると、その特性は、印加電圧が下部電極１４を基準として−ＶＲを上回る電圧においては特性線ＢＨ→Ｂ０→Ａ０となる。下部電極１４を基準として抵抗変化素子１０に印加される電圧が−ＶＲになると、低抵抗化が開始され、抵抗変化素子１０に流れる電流が増加する。この時、抵抗変化素子１０は、その端子間の電圧の大きさが｜ＶＲ｜一定となる様に、抵抗変化素子１０に流れる電流量に従ってその抵抗値が変化する。つまり、抵抗変化素子１０に−ＶＲが印加されている状態で、Ａ１点で示す−ＩＬＲＷ１の最大電流が流れた場合は、抵抗変化素子１０はＬＲ１の特性の傾きを持った低抵抗値に設定され、Ａ２点で示す−ＩＬＲＷ２の最大電流が流れた場合は、抵抗変化素子１０はＬＲ２の特性の傾きを持った低抵抗値に設定され、Ａ３点で示す−ＩＬＲＷ３の最大電流が流れた場合は、抵抗変化素子１０はＬＲ３の特性の傾きを持った低抵抗値に設定される。
【００８８】
ちなみに、低抵抗状態（ＬＲ１、ＬＲ２、ＬＲ３）から高抵抗状態への抵抗変化開始点は、ＬＲ１状態では低抵抗に設定されたＡ１点の電圧及び電流に原点対称なＢ１点となり、ＬＲ２状態では低抵抗に設定されたＡ２点の電圧及び電流に原点対称なＢ２点となり、ＬＲ３状態では低抵抗に設定されたＡ３点の電圧及び電流に原点対称なＢ３点となる。本現象は正負の電圧印加で点対称的な特性を示す電流制御素子２９が直列に接続されたメモリセル５１においても同様の特徴が確認できる（図５のＡ点とＢ点の対称性を参照）。
【００８９】
以上のことから、安定な抵抗変化動作を行うためには、低抵抗化においては所定の電流値に電流制御（電流制限）することで所定の低抵抗状態を得、一方高抵抗化においては、低抵抗化とは逆の向きの電圧を印加し、低抵抗化時より高電圧かつ大電流駆動をすることが必要となる。
【００９０】
なお、図５において、メモリセル５１に電圧を印加しても、低抵抗化時（高抵抗状態）は０ＶからＣ点までの電圧区間及び、高抵抗化時（低抵抗状態）は０ＶからＤ点までの電圧区間は顕著には電流が流れない電圧帯である。
【００９１】
図５のＣ点やＤ点は、電流制御素子２９の閾値電圧（以下ＶＦとよぶ）と、抵抗変化素子１０の抵抗変化電圧との合計電圧に対応している。クロスポイントメモリセルアレイにおいては、選択メモリセルにはこの合計電圧以上の電圧を印加し、非選択メモリセルにはこのＣ点とＤ点との間に動作点がくるように制御して非選択メモリセルへのリーク電流を減じて、クロスポイントメモリセルアレイの読み出しや書き込みの動作を行うことが望ましい。
【００９２】
〔クロスポイントメモリセルアレイとアレイ等価回路〕
次に、クロスポイントメモリセルアレイのアレイ等価回路について説明する。
【００９３】
図１Ａと同様にメモリセル５１をマトリックス状に配置したメモリセルアレイ構成図の一例を図７に示す。
【００９４】
図７において、ワード線２４については、ｎ本の配線ＷＬ１〜ＷＬｎが平行に配置され、ビット線２５については、ワード線２４と非接触（立体的）に直交するｍ本の配線ＢＬ１〜ＢＬｍが平行に配置されている。抵抗変化素子１０と電流制御素子２９とが直列に接続されたメモリセル５１は、ワード線２４とビット線２５との交点のそれぞれに位置し、抵抗変化素子１０の一端が対応するワード線２４に接続され、電流制御素子２９の一端が対応するビット線２５に接続されている。すなわち、図７のメモリセルアレイ１は、ビット線２５の方向にｎ個のメモリセル５１が配列され、ワード線２４の方向にｍ個のメモリセル５１が配列された、ｎ×ｍ個のメモリセル５１で構成されている（ｍ＞ｎ）。
【００９５】
クロスポイントの場合、メモリセルアレイ内の１ビットの選択メモリセルに書き込みを行う時に、非選択メモリセルに対するディスターブ影響が最も小さくなるメモリセルアレイの形状は、正方形（図７においては、ｍ＝ｎ）である。
【００９６】
一方、１ビット書き込みにおいて、非選択メモリセルを介して流れる漏れ電流はメモリセルアレイのサイズに比例して、小さい方が少なくなる。
【００９７】
このことから、ディスターブ影響を最小限に抑え、漏れ電流を削減する為には、メモリセルアレイは、正方形でかつサイズを小さくするのが好ましいとなるが、その様な小サイズかつ正方ビット形状のメモリセルアレイを複数マット搭載し、各マット単位に各１ビットを書き込む構成とすると、それぞれのメモリセルアレイに対してロウ系及びカラム系のデコーダ回路及びドライバ回路が必要になるので、このようなクロスポイント型抵抗変化不揮発性記憶装置を搭載する半導体チップに占める周辺回路面積が増大してしまう。
【００９８】
従って、周辺回路のオーバーヘッドを軽減して面積増大を防ぐと共に、メモリセルアレイのサイズの増大を抑制する為のアレイ形状としては長方形（例えば図７においては、ｍ＞ｎ）のメモリセルアレイを複数配列する構成が好ましいと考えられる。ただし、非選択メモリセルに対するディスターブ影響が課題として残るが、本課題については、その解決手段を後に述べる。
【００９９】
図８は、図７に示されたメモリセルアレイ１のアレイ等価回路への展開を説明する為、選択ビット線と択ワード線とを基準にその間に構成される選択メモリセルと非選択メモリセルの接続関係を模式的に表現した構成図である。つまり、図８は、図７の等価回路において、図７の構成を選択メモリセル３０と非選択メモリセル群とに分けて説明する図である。
【０１００】
図７における選択メモリセル３０は選択ビット線ＢＬ１と選択ワード線ＷＬ１とに接続される。図８では、選択メモリセル３０はその一端を選択ビット線ＢＬ１に、他端を選択ワード線ＷＬ１に接続される。その他多数の非選択メモリセルは、（１）メモリセル５１の一端が選択ビット線ＢＬ１に接続される（ｎ−１）個の第１非選択メモリセル群１９０と、（２）メモリセル５１の一端が選択ワード線ＷＬ１に接続される（ｍ−１）個の第３非選択メモリセル群１９２と、（３）多数の非選択ワード線群を介して第１非選択メモリセル群１９０のメモリセル５１の他端と接続され、かつ、多数の非選択ビット線群を介して第３非選択メモリセル群１９２のメモリセル５１の他端と接続される（ｎ−１）×（ｍ−１）個の第２非選択メモリセル群１９１とで構成される。
【０１０１】
第１非選択メモリセル群１９０の１個のメモリセル５１の他端は（ｍ−１）個の第２非選択メモリセル群１９１のメモリセル５１の一端と接続される。この第１非選択メモリセル群１９０と第２非選択メモリセル群１９１との接続関係がｎ−１個存在する。第３非選択メモリセル群１９２の１個のメモリセル５１の他端は（ｎ−１）個の第２非選択メモリセル群１９１のメモリセル５１の他端と接続される。この第３非選択メモリセル群１９２と第２非選択メモリセル群１９１との接続関係が（ｍ−１）個存在する。
【０１０２】
第１非選択メモリセル群１９０の１個のメモリセル５１と第２非選択メモリセル群１９１の（ｍ−１）個のメモリセル５１とが接続される状態は第１非選択メモリセル群１９０と第２非選択メモリセル群１９１との間に同様の関係が複数個存在するので、非選択ワード線群の各ノードはほぼ同じ電圧となる。また、第３非選択メモリセル群１９２の１個のメモリセル５１と第２非選択メモリセル群１９１の（ｎ−１）個のメモリセル５１とが接続される状態は第３非選択メモリセル群１９２と第２非選択メモリセル群１９１との間に同様の関係が複数個存在するので、非選択ビット線群の各ノードはほぼ同じ電圧となる。
【０１０３】
したがって、図８に示される等価回路では、非選択ワード線群の全ノードを１本に、非選択ビット線群の全ノードを一本に縮退することが可能となる。これにより縮退化した等価回路を図９に示す。
【０１０４】
図９において、選択メモリセル３０の一端は選択ビット線ＢＬ１に接続され、他端は選択ワード線ＷＬ１に接続される。第１非選択メモリセル１９３は第１非選択メモリセル群１９０と等価で、並列数は（ｎ−１）個である。第２非選択メモリセル１９４は第２非選択メモリセル群１９１と等価で、並列数は（ｎ−１）×（ｍ−１）個である。第３非選択メモリセル１９５は第３非選択メモリセル群１９２と等価で、並列数は（ｍ−１）個である。前記第１非選択メモリセル１９３と第２非選択メモリセル１９４と第３非選択メモリセル１９５とが直列接続される。第２非選択メモリセル１９４と接続されない第１非選択メモリセル１９３の他方の端子が選択ビット線ＢＬ１に接続され、第２非選択メモリセル１９４と接続されない第３非選択メモリセル１９５の他方の端子が選択ワード線ＷＬ１に接続される。第１非選択メモリセル１９３と第２非選択メモリセル１９４とを接続する中間ノードを非選択ワード線ＮＳＷＬ、第２非選択メモリセル１９４と第３非選択メモリセル１９５とを接続する中間ノードを非選択ビット線ＮＳＢＬとする。
【０１０５】
以上の様に、図７に示すクロスポイントメモリセルアレイ１の選択メモリセルと非選択メモリセルとの関係を示す等価回路は図９の様になる。以降では、クロスポイントメモリセルアレイの任意の選択メモリセルの書き込み特性について選択メモリセルのＩ−Ｖ特性と共に非選択メモリセルを流れるいわゆる漏れ電流についてのＩ−Ｖ特性についても触れていく。この様なメモリセルアレイに対するＩ−Ｖ特性の説明については、今後簡単化の為に図９の等価回路を用いて説明する。
【０１０６】
〔書き込み時の等価回路とＩ−Ｖ特性〕
次に、図９の等価回路を用いて、従来の書き込み（ここでは低抵抗化書き込み）動作及びその特性を図１０と図１１を用いて説明する。
【０１０７】
図１０は、図９のメモリセルアレイ等価回路に対して、非選択ワード線及び非選択ビット線が高インピーダンス状態（以下、Ｈｉ−ｚ状態と記す）の下、１ビットの選択メモリセル３０を低抵抗（ＬＲ）状態に書き込む場合についての状態を示す状態構成図である。
【０１０８】
図１０において、書き込み電源１９７は書き込み時の電圧（書き込み電圧）ＶＰＰを発生する電源であり、この選択状態においては、その出力端子は電気的に選択ビット線ＢＬ１に接続される。選択ワード線ＷＬ１には電気的にグランド（ＧＮＤ）電圧０Ｖが接続され、第１非選択メモリセル１９３と第２非選択メモリセル１９４とを接続している非選択ワード線（ＷＬ）群をＮＷ点とし、その状態はＨｉ−ｚで、第２非選択メモリセル１９４と第３非選択メモリセル１９５とを接続している非選択ビット線（ＢＬ）群の状態は同じくＨｉ−ｚで、選択メモリセル３０の一端は選択ビット線ＢＬ１に接続され、他端は選択ワード線ＷＬ１に接続されていることは言うまでも無い。また、図１０の選択ビット線ＢＬ１には書き込み電源１９７からの書き込み電圧ＶＰＰが印加されており、選択ワード線ＷＬ１にはＧＮＤ電位が印加されている。この状態において、選択メモリセル３０には選択ビット線ＢＬ１から選択ワード線ＷＬ１に向かってＬＲ化電流Ｉｓｅｌが流れ、第１非選択メモリセル１９３には選択ビット線ＢＬ１から流入する電流Ｉｂ＿ｎｗが流れ、第２非選択メモリセル１９４及び第３非選択メモリセル１９５には選択ワード線ＷＬ１へ流出する電流Ｉｎｗ＿ｗが流れる。書き込み電源１９７には前記選択メモリセル３０に流れる電流Ｉｓｅｌと前記第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗとを合計した電流Ｉｐｐが流れ、ＧＮＤ端子には前記選択メモリセル３０に流れる電流Ｉｓｅｌと前記第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗとを合計した電流Ｉｓｗｌが流れる。
【０１０９】
つまり、書き込み電源１９７から流れ出す電流Ｉｐｐは以下の式１で示され、ＧＮＤ端子に流れ込む電流Ｉｓｗｌは以下の式２で示される。
【０１１０】
Ｉｐｐ＝Ｉｓｅｌ＋Ｉｂ＿ｎｗ  …式１
Ｉｓｗｌ＝Ｉｓｅｌ＋Ｉｎｗ＿ｗ  …式２
【０１１１】
ここで、非選択ＷＬ群と非選択ＢＬ群は共にＨｉ−ｚ状態より、
Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗ  …式３
であるので、書き込み電源１９７の電流ＩｐｐとＧＮＤ電流Ｉｓｗｌは同一である。
【０１１２】
ここで、メモリセルアレイ１の規模が同一ビット線上のビット数が１２８ｂｉｔ（ｎ＝１２８）、同一ワード線上のビット数が１０２４ｂｉｔ（ｍ＝１０２４）の場合について考えると、図１０における各非選択メモリセルのビット数は、第１非選択メモリセル１９３がｎ−１＝１２７個、第２非選択メモリセル１９４が（ｎ−１）×（ｍ−１）＝１２７×１０２３個、第３非選択メモリセル１９５が、ｍ−１＝１０２３個である。
【０１１３】
前記アレイ規模の場合の低抵抗（ＬＲ）化書き込み時の電圧電流特性（Ｉ−Ｖ特性）を図１１に示す。図１１では、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流である。ここには、選択メモリセル３０を流れる電流Ｉｓｅｌ（白三角）、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗ（黒三角）、第２非選択メモリセル１９４及び第３非選択メモリセル１９５を流れる電流Ｉｎｗ＿ｗ（黒三角）に関する計３本の特性線が描かれている。
【０１１４】
図１１において、低抵抗化書き込み時の書き込み電圧ＶＰＰについては、選択メモリセル３０の抵抗変化素子１０の低抵抗値をＲｌに設定する為には、図６の特性において低抵抗状態の抵抗変化素子１０の両端の電圧の大きさをＶＲとすると、低抵抗状態の抵抗変化素子１０に流れる電流Ｉｓｅｌａは、Ｉｓｅｌａ＝ＶＲ／Ｒｌとなるので、その様な電流が流れる電圧ＶＰＰａを書き込み電圧ＶＰＰとして印加する必要がある。図１１より前記条件を満足する為に、ここでは書き込み電圧ＶＰＰとしてＶＰＰａを印加する（このとき、選択メモリセル３０に流れる電流ＩｓｅｌはＩｓｅｌａとなる）。
【０１１５】
第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗの特性は、電圧が書き込み電圧ＶＰＰで、かつ、電流がＩｂ＿ｎｗ＝０Ａの点を起点とすると図１１のＩｂ＿ｎｗ特性となる。また、第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗの特性は電圧が０Ｖで、かつ、電流がＩｎｗ＿ｗ＝０Ａの点を起点とすると図１１のＩｎｗ＿ｗ特性となる。書き込み電圧ＶＰＰ＝ＶＰＰａを印加したとき、第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流は、Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗとなる各特性の交点（ＮＷ点の動作点）における電流であり、その電流の大きさはＩｈｚとなる。
【０１１６】
この様に、本アレイ規模のメモリセルアレイ１において、選択メモリセル３０に低抵抗化書き込み電流Ｉｓｅｌａを流す場合、非選択メモリセルを流れる漏れ電流Ｉｈｚが流れてしまう。従って書き込み電源１９７から流れる電流Ｉｐｐ＝Ｉｓｅｌａ＋Ｉｈｚとなる。電源電流Ｉｐｐの内、選択メモリセル３０に流れる電流Ｉｓｅｌａの割合を書き込み効率と定義すると、書き込み効率Ｋは次式で示される。
【０１１７】
書き込み効率Ｋ＝Ｉｓｅｌ／Ｉｐｐ×１００（％）
【０１１８】
本書き込み効率Ｋを前記電流値から求めると、
Ｋ＝Ｉｓｅｌａ／（Ｉｓｅｌａ＋Ｉｈｚ）
となり、図１１の例では、印加電流の約４分の１以下程度しか書き込みに寄与しておらず、残りの約４分の３以上は漏れ電流として無駄に流していることが判る。
【０１１９】
この様に、書き込み電源１９７からの印加電流はその多くが非選択メモリセルを流れる漏れ電流として浪費される為、書き込み時の消費電流が多大になってしまう。印加電流の内、選択メモリセルに流れる電流の割合、すなわち書き込み効率を高くすることが、消費電流の削減に繋がる。
【０１２０】
我々発明者らは、前記課題である書き込みの高効率化を解決することが可能な１つのアクセス手法を見出した。
【０１２１】
以下、本発明のクロスポイント型抵抗変化不揮発性記憶装置、その書き込み方法、及び、読み出し方法の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【０１２２】
（実施の形態１）《複数ビット同時書き込みによる高効率化》
本発明の実施の形態１におけるクロスポイント型抵抗変化不揮発性記憶装置による書き込み手法の概要を図１２に示すメモリセルアレイ構成概要図を用いて説明する。なお、以降で説明する書き込み手法は、後述する図２３に示されたクロスポイント型抵抗変化不揮発性記憶装置２０００が備える書き込み回路の機能として実現される。つまり、図１２を用いた以下の書き込み手法は、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の備える選択回路及び書き込み回路の概念的な機能について説明したものであり、図１２はその概念図を示すものである。
【０１２３】
図１２において、各メモリセル５１は、図４に示すのと同様の構成を有し、ワード線２４とビット線２５との交点に、マトリックス状に配置されている。ワード線２４はＷＬ０〜ＷＬ（ｎ−１）のｎ本がそれぞれＸ方向に平行に配置され、ビット線２５はＢＬ０〜ＢＬ（ｍ−１）のｍ本が平行かつワード線２４と直交してＹ方向に配置され、各ワード線２４と各ビット線２５の各交点位置にメモリセル５１が配置されてメモリセルアレイ１が構成されている。ここで、メモリセルアレイ１は、論理的に、あるビットに接続されるメモリセルから構成される、データ記憶を目的とする第１のメモリセル群と、その第１のメモリセル群に接続されるワード線ＷＬ０〜ＷＬ（ｎ−１）と同一のワード線ＷＬ０〜ＷＬ（ｎ−１）に接続される、他のビット線に接続されるメモリセルから構成される第２のメモリセル群とで構成される。
【０１２４】
いま、図１２において、ＷＬ１には選択ワード線としてグランド（ＧＮＤ）電圧がワード線用書き込み回路１５０２から印加され、少なくとも１本のＢＬ０には、データを記憶させる為に、選択された選択ビット線として書き込み電圧ＶＰＰの電源が第１のビット線用書き込み回路１５０３から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ０との交点に位置するメモリセル２６０がデータ記憶用の（データ記憶を目的とする）メモリセル（つまり、第１のメモリセル群１５００に属するメモリセル）として選択され、書き込みが実行されている。一方、同時にＢＬ１〜ＢＬ７の７ｂｉｔ（Ａ本の選択ビット線の一例）が、データを記憶させる為或いはデータの記憶を目的としない書き込み動作を実行する為に選択された選択ビット線として、書き込み電圧ＶＰＰの電源が第２のビット線用書き込み回路１５０４から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ１〜ＢＬ７との交点に位置する７ｂｉｔのメモリセル２６１〜２６７がデータ記憶用或いはデータ記憶を目的としない書き込み動作用のメモリセル（つまり、第２のメモリセル群１５０１に属するメモリセル）として選択され、選択メモリセル２６０と同様の書き込み動作が実行されている。
【０１２５】
従って、少なくとも１ビットはデータ記憶を目的として、他のビットはデータ記憶を目的として或いは目的としない書き込み行為が行われるので、同一ワード線上の８ｂｉｔ（（１＋Ａ）ビットの一例）が書き込み行為対象ビット（８ビット分の選択メモリセル１２６）として選択される。
【０１２６】
なお、本例の選択メモリセル１２６は、同時に選択された８ｂｉｔの選択メモリセル２６０〜２６７の一例を表現しているだけなので、選択メモリセル１２６は、１本の選択ワード線ＷＬ１と連続する８本の選択ビット線ＢＬ０〜ＢＬ７との交点に位置する８個のメモリセルを選択した場合のメモリセルの集まりの一例であり、必ずしも隣り合ったメモリセルである必要はない。
【０１２７】
書き込み電源１９７は書き込み時の電圧（書き込み電圧）ＶＰＰを発生する電源である。第１のビット線用書き込み回路１５０３及び第２のビット線用書き込み回路１５０４に内蔵、或いは、第１のビット線用書き込み回路１５０３及び第２のビット線用書き込み回路１５０４を介し、更に、第１のビット線用書き込み回路１５０３とＢＬ０との間の第１のビット線選択回路（図示していない）及び第２のビット線用書き込み回路１５０４とＢＬ１〜ＢＬ７との間の第２のビット線選択回路（図示していない）を介して、電圧ＶＰＰを発生する書き込み電源１９７は電気的に８本の選択ビット線ＢＬ０〜ＢＬ７に接続される。なお、第１のビット線選択回路は、第１のメモリセル群の１本のビット線を第１のビット線として選択する回路である。また、第２のビット線選択回路は、第２のメモリセル群のＡ本（Ａは１以上の整数）のビット線を第２のビット線として選択する回路である。
【０１２８】
一方、ワード線用書き込み回路１５０２及びワード線選択回路（図示していない）を介して、一本の選択ワード線ＷＬ１に対して、電気的にグランド（ＧＮＤ）電圧０Ｖが接続される。他の非選択ビット線と非選択ワード線とは、それぞれ、前記第１のビット線選択回路及び前記第２のビット線選択回路と、前記ワード線選択回路によって電気的に遮断され、高インピーダンス（Ｈｉ−ｚ）状態となっている。つまり、第１のビット線選択回路及び第２のビット線選択回路は、非選択ビット線を高インピーダンス状態にする。なお、ワード選択回路は、メモリセルアレイに対して、１本のワード線を選択ワード線として選択し、他の非選択ワード線を高インピーダンス状態にする回路である。
【０１２９】
従って、各選択メモリセルの二つの端子のうち、電流制御素子２９に繋がる一方の端子には書き込み電圧ＶＰＰが印加され、抵抗変化素子１０に繋がる他方の端子にはＧＮＤ電圧が印加される。これにより、低抵抗化書き込み行為が８ｂｉｔ同時に行われることとなる。
【０１３０】
なお、前記選択ビット線から選択ワード線に電流が流れるのとは逆に、選択ワード線から選択ビット線に電流が流れる場合の高抵抗化書き込みにおいても、複数の選択ビット線に電気的にグランド（ＧＮＤ）電圧等の低電圧を印加し、一本の選択ワード線に電気的に書き込み電圧ＶＰＰ等の高電圧を印加することで、８（つまり、１＋Ａ）ｂｉｔ同時の高抵抗化書き込み行為を行うことができる。このように、本実施の形態では、メモリセルアレイへの書き込みをする場合には、常に、同一のワード線に接続された（１＋Ａ）個のメモリセルに対して同時に書き込みが行われる。
【０１３１】
なお、図１２に示す構成図は本発明の概念を示す図であり、その一例として書き込み対象メモリセルの１ビット（第１のメモリセル群１５００）に対して書き込みを行う場合、同一ワード線上のメモリセル７ビット（第２のメモリセル群１５０１）に対しても１ビットの書き込み対象メモリセルと同じバイアス条件で書き込み行為を行っている状態を示している。従って、書き込み行為を行う複数の選択メモリセルは同一ワード線上であれば離れて選択されてもよい。
【０１３２】
なお、前記第１のビット線選択回路と第２のビット線選択回路は後に示す図２３のビット線デコーダ２０６と同じ役割を果たす回路である。
【０１３３】
我々発明者らは、この様な同一ワード線上に接続される多ビット同時書き込みが、書き込みの高効率化を実現することが可能な書き込み手法であることを見出した。
【０１３４】
次に前記手法の高効率化の理由について図１３の等価回路及び図１４のメモリセルアレイのＩ−Ｖ特性を示すグラフを用いて説明する。
【０１３５】
図１２の８ビットの選択メモリセル２６０〜２６７とその他の非選択メモリセルとのアレイ等価回路と低抵抗化書き込み電源１９７（書き込み電圧ＶＰＰ）とＧＮＤ電源（０Ｖ）との関係を示す図を図１３に示す。
【０１３６】
図１３において、選択メモリセル２６０は、一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ０に接続されている。同様に、第２の選択メモリセル２６１は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ１に接続されている。同様に、第７の選択メモリセル２６６は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ６に接続されている。同様に、第８の選択メモリセル２６７は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ７に接続されている。なお、図面では省略しているが、第３〜第６の選択メモリセルについても、同様に、他方の端子が選択ビット線ＢＬ２〜ＢＬ５にそれぞれ接続されている。
【０１３７】
また、第１０非選択メモリセル９３０は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ０に接続されている。同様に、第１１非選択メモリセル９３１は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ１に接続されている。同様に、第１６非選択メモリセル９３６は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ６に接続されている。同様に、第１７非選択メモリセル９３７は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ７に接続されている。なお、図面では省略しているが、第１２〜第１５の非選択メモリセルについても、同様に、他方の端子が選択ビット線ＢＬ２〜ＢＬ５にそれぞれ接続されている。
【０１３８】
また、第２非選択メモリセル１９４は非選択ＷＬ群と非選択ＢＬ群との間に構成されるメモリセルである。第３非選択メモリセル１９５は非選択ＢＬ群と選択ワード線ＷＬ１との間に構成されるメモリセルである。第２非選択メモリセル１９４と第３非選択メモリセル１９５とは選択メモリセルの個数に従ってその対象数が若干変わっている。書き込み電源１９７は選択ビット線ＢＬ０〜ＢＬ７の各々に電気的に繋がっている。また、選択ワード線ＷＬ１はグランド（ＧＮＤ）電源（０Ｖ）に電気的に繋がっている。なお、非選択ビット線（図１３では非選択ＢＬ群に該当）及び非選択ワード線（図１３では非選択ＷＬ群に該当）は高インピーダンス（Ｈｉ−ｚ）状態となっている。
【０１３９】
図１３に示す本発明のメモリセルアレイの構成における多ビット同時書き込み動作の場合の非選択ワード線群（ＮＷ点）を基準としたメモリセルアレイのＩ−Ｖ特性の動作点図を１ｂｉｔ書き込み時と同一ワード線上の８ｂｉｔ同時書き込み時とを比較する形態で図１４の（ａ）及び（ｂ）に示す。図１４の（ａ）は１ｂｉｔ書き込み時の特性図で図１１と同じである。図１４の（ｂ）は、図１４の（ａ）に８ｂｉｔ同時書き込み時の第１０〜第１７非選択メモリセル９３０〜９３７を流れる電流Ｉｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７の総和（Ｉｂ＿ｎｗ×８に相当）を追記した特性図である。
【０１４０】
図１４の（ａ）（及び図１４の（ｂ））において、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流であり、特性線として、選択メモリセル３０（図１３では選択メモリセル２６０〜２６７のそれぞれに対応）を流れる電流Ｉｓｅｌ（白三角、図１３ではＩｓｅｌｉ（ｉは０から７の整数）でＩｓｅｌ０〜Ｉｓｅｌ７のそれぞれに対応）、第１０〜第１７非選択メモリセル９３０〜９３７を流れる電流Ｉｂ＿ｎｗ（黒三角、図１３ではＩｂ＿ｎｗｉ（ｉは０から７の整数）でＩｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７のそれぞれに対応）、第２非選択メモリセル１９４及び第３非選択メモリセル１９５を流れる電流Ｉｎｗ＿ｗ（黒三角）の計３本が描かれている。
【０１４１】
低抵抗化書き込みを行う為、書き込み電圧ＶＰＰとしてＶＰＰａ（図１４の（ｂ）ではＶＰＰｉ、ＶＰＰｉ＝ＶＰＰａ）を印加する。このとき、選択メモリセル３０に流れる電流ＩｓｅｌはＩｓｅｌａ（図１４の（ｂ）ではＩｓｅｌｉ、Ｉｓｅｌｉ＝Ｉｓｅｌａ）となる。
【０１４２】
第１０〜第１７非選択メモリセル９３０〜９３７に流れる電流Ｉｂ＿ｎｗ（それぞれＩｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７）の特性は、電圧が書き込み電圧ＶＰＰで、かつ、電流がＩｂ＿ｎｗ＝０Ａの点を起点とすると図１４の（ａ）及び（ｂ）におけるＩｂ＿ｎｗ特性（i）となる。また、第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗの特性は電圧が０Ｖで、かつ、電流がＩｎｗ＿ｗ＝０Ａの点を起点とすると図１４の（ａ）及び（ｂ）におけるＩｎｗ＿ｗ特性となる。図１４の（ａ）において、書き込み電圧ＶＰＰ＝ＶＰＰａを印加したときに流れる電流は、Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗとなる各特性の交点（ＮＷ点の動作点）における電流であり、その電流の大きさはＩｈｚとなる。従って書き込み電源１９７から流れる電流Ｉｐｐ＝Ｉｓｅｌａ＋Ｉｈｚとなる。電源電流Ｉｐｐの内、選択メモリセルに流れる電流Ｉｓｅｌａの割合、つまり、書き込み効率Ｋは、図１４の（ａ）の例では、約２５％となる。
【０１４３】
また、図１４の（ａ）において、この時のＮＷ点の動作電圧はＶｎｗａとなる。
【０１４４】
一方、同一選択ワード線上の８個のメモリセルに対して同時に書き込む場合、各選択ビット線毎に書き込み電源１９７から各々書き込み電圧ＶＰＰが印加される。第１０〜１７の８グループの非選択メモリセル９３０〜９３７を介して非選択ＷＬ群に電流が流れ、その総和は１ｂｉｔ書き込み時の８倍となる。従って１ｂｉｔ書き込み時の電流（i）のＩｂ＿ｎｗを８倍した電流（図１４の（ｂ）における（ii）に示すＩｂ＿ｎｗ×８）がＮＷ点に流れるので、図１４の（ｂ）に示す特性線（ii）と第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗとの交点（ＮＷ点の動作点２）が８ｂｉｔ同時書き込み時の動作点となる。この時のＮＷ点に集中する電流はＩｈｚ８となり、この時のＮＷ点の電圧はＶｎｗｉ（Ｖｎｗｉ＞Ｖｎｗａ）に上昇する。なお、８ｂｉｔ同時書き込みによるＮＷ点電圧の上昇は、選択ビット線に接続する非選択メモリセル９３０〜９３７のメモリセル間電圧を引き下げるので、ディスターブ影響を軽減させる方向にシフトしている。ディスターブについての詳細説明は別途後述する。
【０１４５】
８ｂｉｔ同時書き込み時の各ビット線に繋がる第１０〜１７非選択メモリセル９３０〜９３７を流れる各電流Ｉｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７は、ＮＷ点の電圧がＶｎｗｉの時の電流に相当するので、Ｉｂ＿ｎｗｉとなる。つまり、１ｂｉｔ書き込み時の電流Ｉｂ＿ｎｗａが８ｂｉｔ同時書き込みを行うことでＩｂ＿ｎｗｉまで減少する。
【０１４６】
従って書き込み電源１９７から一本の選択ビット線に流れ込む電流Ｉｐｐは、
Ｉｐｐ＝Ｉｓｅｌｉ＋Ｉｂ＿ｎｗｉ
となる。
【０１４７】
電流Ｉｐｐの内、選択メモリセルに流れる電流Ｉｓｅｌｉの割合、すなわち書き込み効率Ｋは、
Ｋ＝Ｉｓｅｌｉ／（Ｉｓｅｌｉ＋Ｉｂ＿ｎｗｉ）
となり、図１４の（ｂ）の例では、約５０％となる。
【０１４８】
つまり、１つの選択メモリセルに対する書き込み効率は、１ｂｉｔ書き込み時が約２５％、同一ワード線上の８ｂｉｔ同時書き込み時が約５０％であり、このような本発明の書き込み方式を行うことで、約２倍程度改善していることがわかる。
【０１４９】
この様に、同一ワード線上の複数のメモリセルに対して同時に書き込む手法は、書き込み時に非選択メモリセルに流れる漏れ電流を削減し、書き込み時の更なる低消費電流化が可能になる。
【０１５０】
なお、上述の前記同一ワード線上の多ビット同時書き込みについては、選択メモリセルの低抵抗化書き込みを例に説明したが、選択ワード線に高電圧、選択ビット線に低電圧を印加する高抵抗化書き込みについても同様の効果が期待できる。
【０１５１】
なお、前記構成に於いては、選択ワード線に対して電圧を印加する形態を例に説明したが、選択ワード線に定電流源を印加する形態においても同様の効果が期待できることは、言うまでも無い。以下、定電流の印加による書き込みにおける多ビット同時書き込みの効果について説明する。
【０１５２】
〔定電流印加書き込みにおける多ビット同時書き込みの効果〕
本メモリセル５１の抵抗変化素子１０の抵抗変化に関する特徴は、図６を用いて説明した様に、安定な低抵抗状態への抵抗変化動作を行うためには、選択メモリセル５１に所定の電流量を流す様に電流制御（電流制限）することが重要である。なお、電圧制御の場合、電流制御素子２９の特性が非線形で電圧変動に対する電流変動が極めて大きい為、流れた電流量で決まる抵抗値制御が困難である。
【０１５３】
このことから、低抵抗化書き込みにおいて電流制御を行った場合の前記同一ワード線上の多ビット同時書き込み方式に対する影響及び効果について次に説明する。
【０１５４】
図１５に定電流印加による本発明の多ビット同時書き込みを行った場合のメモリセルアレイ１のメモリセル構成概要図を示す。なお、図１５においては８ビット同時書き込みの状態が示されている。図１５は図１２のメモリセル構成概要図に対して選択ビット線ＢＬ０〜ＢＬ７に繋がる構成要素が、書き込み電源１９７のみから書き込み用定電流源２１０ａ〜２１０ｈを挿入した部分が異なるのみである。従って、図１５の構成説明では図１２と異なる部分のみとする。
【０１５５】
いま、図１５において、ＷＬ１には選択ワード線としてグランド（ＧＮＤ）電圧がワード線用書き込み回路１５０７から印加され、少なくとも１本のＢＬ０には、データを記憶させる為に、選択された選択ビット線に対して書き込み用定電流Ｉｐｓ０が第１のビット線用書き込み回路１５０８から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ０との交点に位置するメモリセル２６０がデータ記憶用（データ記憶を目的とする）のメモリセル（つまり、第１のメモリセル群１５０５に属するメモリセル）として選択され、書き込みが実行されている。一方、同時にＢＬ１〜ＢＬ７の７ｂｉｔ（Ａ本の選択ビット線の一例）が、データを記憶させる為或いはデータの記憶を目的としない書き込み動作を実行する為に選択された選択ビット線へ書き込み定電流Ｉｐｓ１〜Ｉｐｓ７が第２のビット線用書き込み回路１５０９から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ１〜ＢＬ７との交点に位置する７ｂｉｔのメモリセル２６１〜２６７がデータ記憶用或いはデータ記憶を目的としない書き込み動作用のメモリセル（つまり、第２のメモリセル群１５０６に属するメモリセル）として選択され、選択メモリセル２６０と同様の書き込み動作が実行されている。
【０１５６】
従って、少なくとも１ビットはデータ記憶を目的として、他のビットはデータ記憶を目的として或いは目的としない書き込み行為が行われるので、同一ワード線上の８ｂｉｔが書き込み行為対象ビット（８ビット分の選択メモリセル１２６）として選択される。
【０１５７】
なお、本例の選択メモリセル１２６は、同時に選択された８ｂｉｔの選択メモリセル２６０〜２６７の一例を表現しているだけなので、選択メモリセル１２６は、１本の選択ワード線ＷＬ１と連続する８本の選択ビット線ＢＬ０〜ＢＬ７との交点に位置する８個のメモリセルを選択した場合のメモリセルの集まりの一例であり、必ずしも隣り合ったメモリセルである必要はない。
【０１５８】
書き込み用定電流源２１０ａ〜２１０ｈは書き込み時の電流（書き込み電流）Ｉｐｓ０〜Ｉｐｓ７を発生する電源である。第１のビット線用書き込み回路１５０８及び第２のビット線用書き込み回路１５０９に内蔵、或いは、第１のビット線用書き込み回路１５０８及び第２のビット線用書き込み回路１５０９を介し、更に、第１のビット線用書き込み回路１５０８とＢＬ０との間の第１のビット線選択回路（図示していない）及び第２のビット線用書き込み回路１５０９とＢＬ１〜ＢＬ７との間の第２のビット線選択回路（図示していない）を介して、電流Ｉｐｓ０〜Ｉｐｓ７を発生する電流源は電気的に８本の選択ビット線ＢＬ０〜ＢＬ７に接続印加される。
【０１５９】
なお、書き込み用定電流源２１０ａ〜２１０ｈから供給される電流Ｉｐｓ０〜Ｉｐｓ７は、ほぼ同じ電流量である。
【０１６０】
一方、ワード線用書き込み回路１５０７及びワード線選択回路（図示していない）を介して、一本の選択ワード線ＷＬ１に対して、電気的にグランド（ＧＮＤ）電圧０Ｖが接続され、他の非選択ビット線と非選択ワード線は前記ワード線選択回路によって電気的に遮断され、高インピーダンス（Ｈｉ−ｚ）状態となっている。
【０１６１】
従って、各選択メモリセルの二つの端子のうち、電流制御素子２９に繋がる一方の端子から書き込み電流Ｉｐｓ０〜Ｉｐｓ７が印加され、抵抗変化素子１０に繋がる他方の端子にはＧＮＤ電圧が印加される。これにより、低抵抗化書き込み行為が８ｂｉｔ同時に行われることとなる。
【０１６２】
なお、前記選択ビット線から選択ワード線に電流が流れるのとは逆に、選択ワード線から選択ビット線に電流が流れる場合の高抵抗化書き込みにおいても、複数の選択ビット線に電気的にシンク用定電流を印加し、一本の選択ワード線に電気的に書き込み電圧ＶＰＰ等の高電圧を印加することで、８ｂｉｔ同時の高抵抗化書き込み行為を行うことができる。
【０１６３】
なお、図１５に示す構成図は本発明の概念を示す図であり、その一例として書き込み対象メモリセルの１ビット（第１のメモリセル群）に対して書き込みを行う場合、同一ワード線上のメモリセル７ビット（第２のメモリセル群）に対しても１ビットの書き込み対象メモリセルと同じバイアス条件で書き込み行為を行っている状態を示している。従って、書き込み行為を行う複数の選択メモリセルは同一ワード線上であれば離れて選択されてもよい。
【０１６４】
なお、前記第１のビット線選択回路と第２のビット線選択回路は後に示す図２３のビット線デコーダ２０６と同じ役割を果たす回路である。
【０１６５】
図１５の構成概要図をメモリセルアレイ等価回路として表現したものが図１６となる。図１６も図１３のメモリセルアレイ等価回路に対して選択ビット線ＢＬ０〜ＢＬ７に繋がる構成要素が、書き込み電源１９７のみから書き込み用定電流源を挿入した部分が異なるのみである。
【０１６６】
前記本発明の多ビット同時書き込みによる効果で説明した様に、１ｂｉｔ書き込みに対して同一ワード線上の多ビット同時書き込みは書き込み効率が高い、つまり各選択ビット線に流し込む電流の内、選択メモリセルに流れる電流の割合が多くなるので、流れる電流量によって抵抗値が決まる低抵抗化書き込みを定電流印加にて行う場合は、同時書き込みビット数に依存して設定抵抗値が異なることが予想される。
【０１６７】
このことを確認する為、図１６のメモリセルアレイ等価回路を用いた書き込みシミュレーションを行った。シミュレーションの方法としては、選択した抵抗変化素子１０に掛かる電圧ＶＲが所定の電圧に到達すると、抵抗変化素子１０の抵抗値が、その抵抗変化素子１０流れる電流量とＶＲとによって決まる（つまり、その抵抗値がＶＲ／電流量となる）様な可変抵抗素子モデルを用いている。これにより、同時書き込みビット数に対する抵抗変化素子１０を流れる電流とその時の抵抗値を求めた。
【０１６８】
その結果を示すグラフを図１７Ａ及び図１７Ｂに示す。
【０１６９】
図１７Ａは、横軸に同時書き込みビット数、縦軸に低抵抗化書き込み対象の選択メモリセルを流れる電流を表すグラフである。図１７Ａのグラフによると、１ビット書き込みでは選択メモリセルを流れる電流がＩｌ１であるのに対し、同一ワード線上の同時書き込みビット数が増加するに従ってセル電流が増え、８ビット同時書き込みではＩｌ８まで増加している。
【０１７０】
図１７Ａの電流値から前記計算方法に従って低抵抗設定値をグラフ化したものを図１７Ｂに示す。
【０１７１】
図１７Ｂは横軸に同時書き込みビット数、縦軸に低抵抗化書き込み対象の抵抗変化素子の設定抵抗値を表すグラフである。図１７Ｂのグラフによると、１ビット書き込みでは選択メモリセルに流れる電流がＩｌ１であるが、抵抗変化素子に掛かる電圧ＶＲが抵抗変化に必要な閾値電圧に達しない為、抵抗変化（低抵抗化）は起こらず、高抵抗（ＨＲ）状態相当のＲｌ１となっている。同時書き込みビット数が２ビット以上で抵抗変化素子の抵抗変化（低抵抗化）が起こっている。同時書き込みビット数が増加するに従って設定抵抗値は低下し、８ビット同時書き込みではＲｌ８まで低抵抗化している。
【０１７２】
この様に、同一ワード線上の複数のメモリセルに同時に書き込む手法は、書き込み効率が向上することによる低消費電力効果の側面と共に、選択メモリセル内の抵抗変化素子１０を低抵抗状態に書き込み設定する場合において効率的に低抵抗化設定を行うこと（つまり、抵抗変化素子１０の低抵抗状態における抵抗値を制御すること）が可能となる。
【０１７３】
以上のことをまとめると、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置において、同一ワード線上の複数のメモリセルに対して同時に書き込む際の駆動方法として、以下の方法が考えられる。
【０１７４】
つまり、メモリセルアレイを構成するメモリセルが、ワード線を共有する２つのメモリセル群、つまり、（i）データ記憶を目的とする第１のメモリセル群と、（ii）データ記憶を目的とする、あるいは、目的としない第２のメモリセル群とで構成される場合に、メモリセルアレイを構成する第１のメモリセル群の所定のメモリセルに対して第１の抵抗状態（高抵抗状態／低抵抗状態）を書き込むときは、ワード線用書き込み回路で、第１の電圧又は第１の電流を、選択ワード線に供給し、かつ、第１のビット線用書き込み回路で、第３の電圧又は第３の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路で、第３の電圧又は第３の電流を前記第２のメモリセル群のＡ本のビット線に供給する。
【０１７５】
具体的には、ワード線用書き込み回路が１つの選択ワード線に第１の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第３の電圧を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施する。
【０１７６】
あるいは、ワード線用書き込み回路が１つの選択ワード線に第１の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第３の電流を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施する。
【０１７７】
一方、第１のメモリセル群の所定のメモリセルに対して第２の抵抗状態（低抵抗状態／高抵抗状態）を書き込むときは、ワード線用書き込み回路で、第２の電圧又は第２の電流を選択ワード線に供給し、かつ、第１のビット線用書き込み回路で、第４の電圧又は第４の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路で、第４の電圧又は第４の電流を第２のメモリセル群のＡ本のビット線に供給する。
【０１７８】
具体的には、ワード線用書き込み回路が１つの選択ワード線に第２の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第４の電圧を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施する。
【０１７９】
あるいは、ワード線用書き込み回路が１つの選択ワード線に第２の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第４の電流を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施する。
【０１８０】
特に、メモリセルに対して定電流を印加して書き込むことで、抵抗変化素子の低抵抗状態での抵抗値を所望の値に設定することができる。
【０１８１】
ここで、第１及び第２のビット線用書き込み回路は、複数の選択ビット線の各々に電圧を印加する場合には、ほぼ同じ（実質的に同じ）レベルの電圧を印加するのが好ましい。また、第１及び第２のビット線用書き込み回路は、複数の選択ビット線の各々に電流を印加する場合には、ほぼ同じ（実質的に同じ）電流量の電流を供給するのが好ましい。これにより、メモリセルを構成する抵抗変化素子に印加される電圧又は電流が同じ値に揃えられるので、いずれのメモリセルを構成する抵抗変化素子であっても、ほぼ等しい高抵抗状態又は低抵抗状態に設定され、安定した書き込みが実現される。
【０１８２】
〔非選択メモリセルによるディスターブを最小化するための最適条件〕
我々発明者らは、メモリセルアレイのアレイアスペクト比（１本のビット線に繋がるメモリセル数ｎと１本のワード線に繋がるメモリセル数ｍとの比、あるいは、メモリセルアレイを構成するワード線の本数とビット線の本数との比）に対して、非選択メモリセル内の抵抗変化素子に対する書き込みディスターブ（抵抗変化させたくない抵抗変化素子への抵抗変化の可能性につながる電圧等の影響）の観点から、本発明の多ビット同時書き込み方式に対する最適な同時書き込みビット数を見出した。
【０１８３】
以下にディスターブを最小化する観点での同時書き込みに対する最適なビット数について、図面を参照しながら説明する。
【０１８４】
同一ワード線上の、多ビット同時書き込み方式における非選択メモリセル内の抵抗変化素子１０に対するディスターブ性を確認する為、図１８に示すメモリセル等価回路を用いたシミュレーションを行った。図１８の構成は図１３の構成を含み、メモリセルアレイのワード線の本数ｎと、同時書き込みビット数ｓを可変パラメータとして、それらを振った形式にてシミュレーションを実施した。
【０１８５】
ここで、図１８のメモリセル等価回路について、図１３と異なる部分を説明する。
【０１８６】
１つは、メモリセルアレイのサイズで、ビット線の本数ｍは５１２（ｂｉｔ）に固定し、ワード線の本数ｎは可変とし、８〜６４（本）の範囲で振っている。
【０１８７】
２つ目は、同時書き込みビット数ｓは可変とし、１ビット書き込み、８ビット同時書き込み及び１６ビット同時書き込みの３パターンで振っている。
【０１８８】
同一ビット線上のビット数が“ｎ”ｂｉｔ、同一ワード線上のビット数がｍ＝５１２（ｂｉｔ）のメモリセルアレイのサイズであるので、図１８における各非選択メモリセルのビット数は、第１０、第１１、・・・第（１０＋ｓ−１）非選択メモリセル９３０、９３１、・・・（９３０＋ｓ−１）が（ｎ−１）個、第２非選択メモリセル１９４が（ｎ−１）×（５１２−ｓ）個、第３非選択メモリセル１９５が（５１２−ｓ）個である。
【０１８９】
また、ディスターブ性を判断する為に、第１０、第１１、・・・第（１０＋ｓ−１）非選択メモリセル９３０、９３１、・・・（９３０＋ｓ−１）の抵抗変化素子１０の両端に掛かる電圧をＶｒ１、第２非選択メモリセル１９４の抵抗変化素子１０の両端に掛かる電圧をＶｒ２、第３非選択メモリセル１９５の抵抗変化素子１０の両端に掛かる電圧をＶｒ３とし、それら全ての非選択メモリセル内の抵抗変化素子の設定抵抗値は高抵抗（ＨＲ）状態としている。
【０１９０】
次に、メモリセルアレイのワード線の本数ｎと、同時書き込みビット数ｓを可変パラメータとした前記条件のメモリセルアレイに対して、書き込み電源の出力電圧ＶＰＰを低抵抗化書き込み時の４．４Ｖとした場合の第１（第１０、第１１〜第（１０＋ｓ−１））非選択メモリセル、第２非選択メモリセル、第３非選択メモリセルそれぞれ内の各抵抗変化素子に掛かる電圧Ｖｒ１、Ｖｒ２、Ｖｒ３をシミュレーションにて求めた。その結果を示すグラフを図１９に示す。
【０１９１】
図１９の（ａ）は１ビット書き込み時、図１９の（ｂ）は８ビット同時書き込み時、図１９の（ｃ）は１６ビット同時書き込み時の電圧Ｖｒ１〜Ｖｒ３の結果をグラフ化したもので、それぞれの横軸はメモリセルアレイのワード線の本数ｎを、縦軸は非選択メモリセルの抵抗変化素子間に掛かる電圧（０〜９ｘ）を示す。また、本抵抗変化素子１０のディスターブ限界電圧は、図１９に示されるように、４ｘＶで、各非選択メモリセルの抵抗変化素子間の電圧について共通に適用される。
【０１９２】
図１９の（ａ）の１ビット書き込みにおいて、第２非選択メモリセル１９４の抵抗変化素子間の電圧Ｖｒ２及び第３非選択メモリセル１９５の抵抗変化素子間の電圧Ｖｒ３はディスターブ限界電圧４ｘＶを下回っているので問題無いが、第１０、１１、・・・第（１０＋ｓ−１）非選択メモリセル９３０、９３１、・・・（９３０＋ｓ−１）の抵抗変化素子間の電圧Ｖｒ１が何れのワード線の本数（８〜６４本）においてもディスターブ限界電圧４ｘＶを越えており、ディスターブの影響を受けてしまうと考えられる。
【０１９３】
一方、図１９の（ｂ）の８ビット同時書き込みにおいては、第２非選択メモリセル１９４の抵抗変化素子間の電圧Ｖｒ２及び第３非選択メモリセル１９５の抵抗変化素子間の電圧Ｖｒ３はディスターブ限界電圧４ｘＶを下回っているので問題無く、第１０、１１〜第（１０＋ｓ−１）非選択メモリセル９３０、９３１、・・・（９３０＋ｓ−１）の抵抗変化素子間の電圧Ｖｒ１はワード線の本数が８本の場合のみにおいて、若干ディスターブ限界電圧４ｘＶを越えている状態ではあるが、ワード線の本数を１６本以上とすることでディスターブの影響は最小化できることがわかる。
【０１９４】
また、この図１９の（ｂ）より、ワード線の本数が６４本の場合が、電圧Ｖｒ１、Ｖｒ２、Ｖｒ３の全てにおいて最も非選択メモリセルの抵抗変化素子間の電圧が低いことが判る。いま、この図１９の（ｂ）に示される６４本のワード線と５１２本のビット線で構成されるメモリセルアレイにおける８ビット同時書き込みを事例（Ａ）と呼ぶ。
【０１９５】
一方、図１９の（ｃ）の１６ビット同時書き込みにおいては、第１０、１１〜第（１０＋ｓ−１）非選択メモリセル９３０、９３１、・・・（９３０＋ｓ−１）の抵抗変化素子間の電圧Ｖｒ１、第２非選択メモリセル１９４の抵抗変化素子間の電圧Ｖｒ２、及び第３非選択メモリセル１９５の抵抗変化素子間の電圧Ｖｒ３の何れにおいてもディスターブ限界電圧４ｘＶを下回っているので、ディスターブの影響が無いことがわかる。
【０１９６】
また、この図１９の（ｃ）より、ワード線の本数が３２本の場合が、Ｖｒ１、Ｖｒ２、Ｖｒ３の全てにおいて最も非選択メモリセルの抵抗変化素子間の電圧が低いことが判る。いま、この図１９の（ｃ）に示される３２本のワード線と５１２本のビット線で構成されるメモリセルアレイにおける１６ビット同時書き込みを事例（Ｂ）と呼ぶ。
【０１９７】
前記事例（Ａ）では、つまり、図１９の（ｂ）に示される８ビット同時書き込みにおいては、３つの電圧Ｖｒ１〜Ｖｒ３の中で最も高い電圧が最も低くなるワード線の本数が６４本になっている（図中の点線丸）ことから分かるように、ワード線の本数が６４本（ビット線の本数は５１２本）のメモリセルアレイのサイズが、最も非選択メモリセルの抵抗変化素子によるディスターブの影響が均一化されることがわかる。逆の観点からは、メモリセルアレイのサイズが５１２ビット線×６４ワード線の場合、ディスターブの影響が最も均一化される同時書き込みビット数は８ビットであると言える。
【０１９８】
前記事例（Ｂ）では、つまり、図１９の（ｃ）に示される１６ビット同時書き込みにおいては、３つの電圧Ｖｒ１〜Ｖｒ３の中で最も高い電圧が最も低くなるワード線の本数が３２本になっている（図中の点線丸）ことから分かるように、ワード線の本数が３２本（ビット線の本数は５１２本）のメモリセルアレイのサイズが、最も非選択メモリセルの抵抗変化素子によるディスターブの影響が均一化されることがわかる。逆の観点からは、メモリセルアレイのサイズが５１２ビット線×３２ワード線の場合、ディスターブの影響が最も均一化される同時書き込みビット数は１６ビットであると言える。
【０１９９】
これらの事例（Ａ）及び（Ｂ）における最適な同時書き込みビット数ｓ、メモリセルアレイを構成するビット線の本数ｍ及びワード線の本数ｎは単純な関係式で求まり、その式は、
同時書き込みビット数ｓ＝ビット線の本数ｍ／ワード線の本数ｎ  …式４
となる。
【０２００】
前記式４からメモリセルアレイのサイズと最適な同時書き込みビット数の関係が次の様に考えられることに気付く。
【０２０１】
メモリセルアレイのサイズが長方ビット形状（ｎ＜ｍ）の場合、前記長方ビット形状のメモリセルアレイを正方ビット形状に区切った時の正方ビット形状のアレイの数が、最適な同時書き込みビット数ｓ（＝ｍ／ｎ）に相当する。
【０２０２】
本内容を、８ビット同時書き込みが最適となるケースを示す図２０Ｂ、１６ビット同時書き込みが最適となるケースを示す図２０Ｃを用いて説明する。図２０Ｂのメモリセルアレイについては、メモリセルアレイのサイズがｎ×ｍ＝６４ＷＬ×５１２ＢＬであるので、これを６４ＷＬ×６４ＢＬの正方ビット形状アレイに区切ると、その数は８個となる。従って、これ（８個）は前記のディスターブの影響が最も均一化される同時書き込みビットの数（図１９の（ｂ）にて説明）と同一より、正方ビット形状アレイの数＝同時書き込みビット数ｓとなることが分かる。
【０２０３】
次に、図２０Ｃのメモリセルアレイについては、メモリセルアレイのサイズがｎ×ｍ＝３２ＷＬ×５１２ＢＬであるので、これを３２ＷＬ×３２ＢＬの正方ビット形状アレイに区切ると、その数は１６個となる。従って、これ（１６個）は前記のディスターブの影響が最も均一化される同時書き込みビットの数（図１９の（ｃ）にて説明）と同一より、正方ビット形状アレイの数＝同時書き込みビット数ｓとなることが分かる。
【０２０４】
つまり、ワード線ＷＬの本数をパラメータとして振った非選択メモリセル内の抵抗変化素子１０に掛かる電圧特性（図１９の（ｂ）、図１９の（ｃ））の示す、ディスターブの影響が最小になるケースとアレイ分割図（図２０Ｂ、図２０Ｃ）とのつながりから、正方ビット形状アレイ（ビット線数＝ワード線数のメモリセルアレイ）当たり１ビットのセルを書き込むのがディスターブの影響が最も均一化されることが分かる。逆に表現すると、１ビット書き込みに対するディスターブの影響が最も均一化されるアレイ形状は正方ビット形状アレイであると言える（図２０Ａ、２０Ｂ、２０Ｃのそれぞれが該当すると考えられる）。
【０２０５】
従って、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備える選択回路は、Ｙ方向に延びた複数のビット線の本数をＭ、Ｙ方向と立体的に交差するＸ方向に延びた複数のワード線の本数をＮ（Ｍ＞Ｎ）とすると、同時に選択する複数の選択ビット線として、Ｍ／Ｎ本の選択ビット線を選択するのが好ましい。これにより、多ビット同時書き込みにおける非選択メモリセルでのディスターブの影響を最小限に抑える事ができる。
【０２０６】
つまり、メモリセルを構成する（データ記憶を目的とする）第１のメモリセル群から第１のビット線選択回路によって１本のビット線が選択され、同時に、メモリセルを構成する第２のメモリセル群から第２のビット線選択回路によってＡ本（Ａは１以上の整数）のビット線が選択される場合に、上記Ａは、予め定められた一定値、すなわち、ＭとＮとに依存して定まる値であることが好ましい。より具体的には、上記Ａは、Ｍ／Ｎ−１であることが好ましい。このとき、同時に選択される選択ビット線の本数はＭ／Ｎとなる。これにより、多ビット同時書き込みにおける非選択メモリセルでのディスターブの影響を最小限に抑える事ができる。
【０２０７】
また、図１９に示す様なメモリセルのディスターブ特性等から規定されたディスターブ限界電圧を基に、前記ワード線選択回路にて非選択となる非選択ワード線と、前記第１のビット線選択回路や前記第２のビット線選択回路によって選択される選択ビット線との交点に位置する、選択ビット線に接続される非選択メモリセルが、前記ディスターブ限界電圧以下となる様に、選択ビット線の本数をＢ本以上（Ｂは整数）と規定し、前記ワード線選択回路にて選択される選択ワード線と、前記第１のビット線選択回路や前記第２のビット線選択回路にて非選択となる非選択ビット線との交点に位置する、選択ワード線に接続される非選択メモリセルが、前記ディスターブ限界電圧以下となる様に、選択ビット線の本数をＣ本以下（Ｃは整数）と規定した場合に、選択ビット線の総本数（Ａ＋１）が、
Ｂ≦（Ａ＋１）≦Ｃ
の条件内で設定されるのが好ましい。
【０２０８】
つまり、メモリセルアレイ内において、選択ワード線以外の非選択ワード線と、第１のビット線選択回路及び第２のビット線選択回路によって選択される選択ビット線とに接続されるメモリセルである第１の非選択メモリセル群に印加される電圧が、予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をＢ本以上とし、かつ、選択ワード線と、選択ビット線以外の非選択ビット線とに接続されるメモリセルである第２の非選択メモリセル群に印加される電圧が、予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をＣ本以下（Ｃは整数）とした場合に、第１のビット線選択回路及び第２のビット線選択回路によって選択されるビット線の本数（Ａ＋１）が、
Ｂ≦（Ａ＋１）≦Ｃ
を満たすのが好ましい。
【０２０９】
以上の説明より、正方ビット形状のメモリセルアレイ当たりに対して１ビットのメモリセルを書き込むことは、前記正方ビット形状のメモリセルアレイ内の選択ワード線に接続する非選択メモリセルの印加電圧と選択ビット線に接続する非選択メモリセル印加電圧がほぼ同等に均一化された状態となるので、ディスターブの影響を最小限にすることができる。全体のメモリセルアレイは長方ビット形状アレイとするので、多ビット同時書き込みのビット数によって、長方ビット形状アレイを実効的に複数の正方ビット形状アレイ又はそれに近い形状になる様に同時書き込みビット数が決定されても良い。
【０２１０】
冗長用ビットやＥＣＣ用のパリティビット等の追加によって実効的なメモリセルアレイの形状が正方ビット形状アレイにならない場合であっても、書き込むメモリセルの１ビット当りの実効的なメモリセルアレイ内における、選択ワード線に接続する非選択メモリセルの印加電圧と選択ビット線に接続する非選択メモリセルの印加電圧がディスターブ限界電圧以下であれば、実効的なアレイ形状が長方ビット形状であっても良い。
【０２１１】
以上の様に、長方ビット形状のメモリセルアレイに対して最適なビット数にて多ビット同時書き込み行うことは、以下の効用をもたらす。
・１ビット当りの選択メモリセルへ流れる電流効率が向上することにより、十分な書き込みが可能となり、電力消費も効率化される。
・非選択メモリセルへのディスターブ影響が均一化され、安定的にデータが保持される。
・書き込みの方法によってはアクセスの高速化が可能となる。
【０２１２】
まとめると、同一ワード線上の複数のメモリセルに対する多ビット同時書き込みは、非選択メモリセルを流れる漏れ電流を削減して、選択メモリセルへの高い書き込み効率を実現し、加えて、長方ビット形状のメモリセルアレイ（ビット線の本数ｍ、ワード線の本数ｎ、ｎ＜ｍ）に対して最適なビット数（ｓ＝ｍ／ｎ）で多ビット同時書き込みを行うことで非選択メモリセルに対するディスターブの影響を最小限に抑える事が実現し、更には高速書き込みが可能な、クロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
【０２１３】
なお、前記メモリセルアレイは、諸般の目的に応じた擬似メモリセルや冗長用メモリセルなどを備えることも一般的に行われる。この為、同時書き込みビット数ｓ＝ｍ／ｎが整数で割り切れない場合も存在する。この場合、本発明の趣旨を考慮し、回路設計やレイアウト設計が可能な範囲内で、かつ、ｍ／ｎに近い整数の同時書き込みビット数を設定してもよい。
【０２１４】
なお、これまでの実施の形態においては、図１Ａに示す様な単層クロスポイントメモリセルアレイを用いて同一ワード線上の複数のメモリセルに対する多ビット同時書き込み方法を説明してきたが、図１Ｂに示す様な多層クロスポイントメモリセルアレイについても所定の同一層の多数のメモリセルを選択する形態（例えば所定の層の１本のビット線を選択し、前記選択ビット線に接続される同一層の多数のメモリセルを選択する為に前記選択メモリセルの他方端子に接続される同一層の複数のビット線選択し、他のワード線及びビット線を高インピーダンス状態にすることで、同一層における複数の選択メモリセルに対して同時に書き込みを行うこと）によって、同様の多ビット同時書き込み方法を適用することが可能である。
【０２１５】
つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備えるメモリセルアレイは、複数のビット線と複数のワード線との交点位置のそれぞれにメモリセルが配置されて構成される層が、Ｘ方向及びＹ方向に直交するＺ方向に積層されて構成される多層構造のクロスポイント型のメモリセルアレイであってもよい。そのときには、クロスポイント型抵抗変化不揮発性記憶装置が備える選択回路は、同一の層に属する複数のビット線を選択ビット線として選択するとともに、選択ビット線が属する層に前記Ｚ方向で隣接する層に属する１つのワード線（つまり、一端が選択ビット線と接続されているメモリセルの他端に接続されているワード線）を選択ワード線として選択する。これにより、多層のメモリセルアレイにおいても、同一層（つまり、隣接するビット線の層とワード線の層とから構成される一つの層）における複数の選択メモリセルに対して同時に書き込みを行うことができる。
【０２１６】
（実施の形態２）《多ビット同時書き込みの書き込み安定化方法》
我々発明者らは、前記同一ワード線上の複数のメモリセルに対する多ビット同時書き込みをクロスポイント型抵抗変化不揮発性記憶装置に適用させた場合について、本発明の多ビット同時書き込みによる安定的な書き込み方法を検討した。以下にその内容を、実施の形態２として、説明する。
【０２１７】
クロスポイント型抵抗変化不揮発性記憶装置におけるデータは一般的に、複数のビットが一まとまりになったバイト（例えば、８ビットのまとまり）やワード（例えば、１６ビットのまとまり）といった形式でアクセス（入出力）される。ここでは説明の簡単化の為、８ビットデータを一まとまりとしたバイト書き込み動作について説明する。
【０２１８】
図２１の（ａ）は、バイト書き込み時の概要を示す例で、任意の書き込み入力データの一例を示し、図２１の（ｂ）は前記入力データの内の“０”データ書き込み（例えば低抵抗（ＬＲ）化書き込み）時のデータ例を示し、図２１の（ｃ）は前記入力データの内の“１”データ書き込み（例えば高抵抗（ＨＲ）化書き込み）時のデータ例を示す。
【０２１９】
図２１の（ａ）に示す書き込みの一例は、Ｄ０〜Ｄ７として“０１０００１０１”の８ビットデータである。この例に示す様に、書き込み入力データは“０”と“１”とが混同した形式となるので、書き込み電流の向きを変化させる本抵抗変化素子を用いたクロスポイントメモリセルアレイにおいては、選択ビット線と選択ワード線の書き込み電圧を低抵抗化書き込みと高抵抗化書き込みとで異なった状態に設定する必要がある。従って、１つの入力データに対して、“０”データ部と“１”データ部に分け、異なるタイミングで書き込みを行う時分割方法によって実施する必要がある。図２１の（ｂ）は、図２１の（ａ）の内の“０”データのみ抜き出したものをデータセル書き込みビット（データセル書き込み部）としてＷ０〜Ｗ７に示す。また、図２１の（ｃ）は、図２１の（ａ）の内の“１”データのみ抜き出したものをデータセル書き込みビットとしてＷ０〜Ｗ７に示す。
【０２２０】
図２１の（ｂ）、図２１の（ｃ）に示すＷ０〜Ｗ７のデータセル書き込みビット部の状態では、“０”又は“１”データの数が入力データの内容によってその時々で異なっている。例えば、“０”データの場合を考えると、ある入力データでは、“０”データの数が１ビットのみの場合もあれば、８ビットの場合もある。この様に、入力データの内容によって、同時に書き込む“０”あるいは“１”のビット数が異なってしまうと、図１７Ｂで説明した書き込み抵抗値の同時書き込みビット数への依存性からも分かる様に、書き込みした抵抗変化素子１０の抵抗値が大きくばらつくといった課題が生じる。
【０２２１】
発明者らは、本課題を解決し、書き込み後の抵抗変化素子１０の抵抗値を安定化させる為に、常に書き込みビット数が一定となる様な仕組みを考案した。本仕組みの基本的な考え方を、図２１の（ｂ）、図２１の（ｃ）に示される補償セル書き込み部を用いて、説明する。
【０２２２】
図２１の（ｂ）は“０”書き込みの仕組み概要を示す。この図２１の（ｂ）に示されるように、先に説明した８ビットデータセル書き込み部に加え、７ビットの補償セル書き込み部を別途設ける。データセル書き込み部の“０”書き込みを行いたいビットはＷ０、Ｗ２、Ｗ３、Ｗ４、Ｗ６の５ビットなので、補償セル書き込み部での“０”書き込みの書き込みビット数を３ビットとし、データセル書き込み部と補償セル書き込み部での“０”書き込みのビット数の合計が常に８ビットとなる様に、データセル書き込み部での“０”書き込みのビット数（この例では、５ビット）を基に、補償セル書き込み部での“０”書き込みのビット数（この例では、３ビット）を制御する。
【０２２３】
図２１の（ｃ）の“１”書き込みの仕組みも同様の考え方より、７ビットの前記補償セル書き込み部を用い、データセル書き込み部での“１”書き込みを行いたいビットはＷ１、Ｗ５、Ｗ７の３ビットなので、補償セル書き込み部での“１”書き込みの書き込みビット数を５ビットとし、データセル書き込み部と補償セル書き込み部の“１”書き込みのビット数の合計が常に８ビットとなる様に、データセル書き込み部での“１”書き込みのビット数（この例では、３ビット）を基に、補償セル書き込み部での“１”書き込みのビット数（この例では、５ビット）を制御する。
【０２２４】
図２２Ａ及び図２２Ｂはデータセル部２５１と補償セル部２５２によるメモリセルアレイ２５０の構成を示す。図２２Ａ及び図２２Ｂを用いて、より具体的な書き込み動作を説明する。
【０２２５】
図２２Ａ及び図２２Ｂにおいて、データセル部２５１は、複数のワード線が平行かつ均等に配線され、前記ワード線と直交する複数のビット線が平行かつ均等に配線され、ワード線とビット線の交点位置に対応するワード線とビット線に接続されたメモリセル５１が配置されたメモリセルアレイである。補償セル部２５２は、複数のワード線が平行かつ均等に配線され、前記ワード線と直交する複数のビット線が平行かつ均等に配線され、ワード線とビット線の交点位置に対応するワード線とビット線に接続されたメモリセル５１が配置されたメモリセルアレイである。データセル部２５１と補償セル部２５２のそれぞれのワード線は各々が接続（共通化）されているので、合わせて１つのメモリセルアレイ２５０を構成している。
【０２２６】
図２２Ａに示す“０”書き込みの場合、１本のワード線が選択され、前記選択ワード線に繋がるメモリセル５１の内、図２１の（ｂ）の“０”書き込みに相当する５ビット（Ｗ０、Ｗ２、Ｗ３、Ｗ４、Ｗ６）がデータセル部２５１内の選択メモリセル（黒丸）として（複数の）ビット線選択によって書き込み選択され、図２１の（ｂ）の補償セル書き込みに当る３ビット（Ｓ０、Ｓ１、Ｓ２）が補償セル部２５２内の選択メモリセル（黒丸）として（複数の）ビット線選択によって書き込み選択される。データセル部２５１と補償セル部２５２への同時書き込みビット数は常に８ビット一定となる様に、データセル書き込み部での“０”書き込みのビット数を基に、補償セル書き込み部での“０”書き込みのビット数を制御する。
【０２２７】
図２２Ｂに示す“１”書き込みの場合、１本のワード線が選択され、前記選択ワード線に繋がるメモリセル５１の内、図２１の（ｃ）の“１”書き込みに相当する３ビット（Ｗ１、Ｗ５、Ｗ７）がデータセル部２５１内の選択メモリセル（黒丸）として（複数の）ビット線選択によって書き込み選択され、図２１の（ｃ）の補償セル書き込みに当る５ビット（Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４）が補償セル部２５２内の選択メモリセル（黒丸）として（複数の）ビット線選択によって書き込み選択される。データセル部２５１と補償セル部２５２への同時書き込みビット数はこの場合も常に８ビット一定となる様に、データセル書き込み部での“１”書き込みのビット数を基に、補償セル書き込み部での“１”書き込みのビット数を制御する。
【０２２８】
従って、“０、１”が混在した書き込み入力データは、“０”書き込みと“１”書き込みのデータに分割され、それぞれにおいて補償セル書き込みビット数を決定し、データセル部及び補償セル部の選択メモリセルを対象に“０”データ書き込みの多ビット同時書き込み、次いで“１”データ書き込みの多ビット同時書き込みをシーケンシャルに実施する。
【０２２９】
なお、前記補償セル書き込み部はデータセル書き込み部と同様の書き込み行為を行うものとし、補償セル書き込み部のメモリセルの状態変化は問わない。また、非選択ワード線及び、補償セル部２５２含め、“０”書き込み時の“０”書き込み対象のビット線以外と“１”書き込み時の“１”書き込み対象のビット線以外は高インピーダンス（Ｈｉ−ｚ）状態とする。
【０２３０】
この様に、データセル書き込み部での書き込みビット数を基に補償セル書き込み部での書き込みビット数を制御し、合計の同時書き込みビット数を常に一定とすることで、データセル部における書き込み対象の抵抗変化素子１０の設定抵抗値を安定化させることができる。
【０２３１】
つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備えるメモリセルアレイは、複数のビット線のうち、一部の複数のビット線に対応するメモリセルの集まりであるデータセル部２５１と、他の一部の複数のビット線に対応するメモリセルの集まりである補償セル部２５２とを含む。そして、クロスポイント型抵抗変化不揮発性記憶装置が備える選択回路は、データセル部２５１と補償セル部２５２とに共通する１つのワード線を選択ワード線として選択するとともに、データセル部２５１を構成する複数のビット線から選択する選択ビット線と補償セル部２５２を構成する複数のビット線から選択する選択ビット線との合計本数が一定（好ましくは、ｍ／ｎ本）となるように、データセル部２５１を構成する複数のビット線から選択ビット線を選択し、補償セル部２５２を構成する複数のビット線から選択ビット線を選択する。
【０２３２】
具体的には、選択回路は、データセル部２５１の複数のメモリセルのそれぞれに対して“０”を書き込む場合に、データセル部２５１と補償セル部２５２とに共通する１つのワード線を選択ワード線として選択するとともに、データセル部２５１を構成する複数のビット線から選択する選択ビット線と、補償セル部２５２を構成する複数のビット線から選択する選択ビット線との合計本数（上述のＡ＋１）が一定（好ましくは、ｍ／ｎ本）となるように、データセル部２５１を構成する複数のビット線から書き込みの対象となる選択ビット線を選択し、補償セル部２５２を構成する複数のビット線から選択ビット線を選択する。また、書き込み回路は、選択回路で選択された、データセル部２５１を構成する選択ビット線及び補償セル部２５２を構成する選択ビット線と１つの選択ワード線との交点に位置する複数のメモリセルのそれぞれに対して同時に“０”を書き込む。
【０２３３】
一方、選択回路は、データセル部２５１の複数のメモリセルのそれぞれに対して“１”を書き込む場合に、データセル部２５１と補償セル部２５２とに共通する１つのワード線を選択ワード線として選択するとともに、データセル部２５１を構成する複数のビット線から選択する選択ビット線と、補償セル部２５２を構成する複数のビット線から選択する選択ビット線との合計本数（上述のＡ＋１）が一定（好ましくは、ｍ／ｎ本）となるように、データセル部２５１を構成する複数のビット線から書き込みの対象となる選択ビット線を選択し、補償セル部２５２を構成する複数のビット線から選択ビット線を選択する。また、書き込み回路は、選択回路で選択された、データセル部２５１を構成する選択ビット線及び補償セル部２５２を構成する選択ビット線と１つの選択ワード線との交点に位置する複数のメモリセルのそれぞれに対して同時に“１”を書き込む。
【０２３４】
このように、データセル部２５１と補償セル部２５２に対して同時に書き込む“０”又は“１”の合計のビット数を常に一定（好ましくは、ｍ／ｎ本）にすることで、データセル部に対して任意の数の“０”（あるいは、任意の数の“１”）が含まれる多ビットデータを書き込むことが可能になるとともに、データセル部の書き込み対象のメモリセルを構成する抵抗変化素子１０の設定抵抗値を安定させることができる。
【０２３５】
図２３は同一ワード線上の複数のメモリセルに対する多ビット同時書き込みを具現化するクロスポイント型抵抗変化不揮発性記憶装置２０００の回路ブロック構成の一例を示す図である。図２３を用いて多ビット同時書き込みの回路構成及びその動作を説明する。
【０２３６】
このクロスポイント型抵抗変化不揮発性記憶装置２０００は、機能的には、以下の構成を備える。つまり、このクロスポイント型抵抗変化不揮発性記憶装置２０００は、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｙ方向に延びたＭ本（Ｍは整数）のビット線とＸ方向に延びたＮ本（Ｎは整数で、Ｍ＞Ｎ）のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイ（メモリセルアレイ（データセル部）２０３及び補償セル部２５２）を備える。ここで、メモリセルアレイを構成するメモリセルは、第１のメモリセル群（例えば、メモリセルアレイ（データセル部）２０３の一部）と、第１のメモリセル群が接続されるワード線と同一のワード線に接続される第２のメモリセル群（例えば、メモリセルアレイ（データセル部）２０３の他の一部、あるいは、補償セル部２５２）に分かれる。
【０２３７】
さらに、このクロスポイント型抵抗変化不揮発性記憶装置２０００は、メモリセルアレイに対して、１本のワード線を選択ワード線として選択するワード線選択回路（ワード線デコーダ／ドライバ２０５）と、第１のメモリセル群の１本のビット線を第１の選択ビット線として選択する第１のビット線選択回路（ビット線デコーダ２０６）と、選択ワード線上のメモリセルを含む第２のメモリセル群のＡ本（Ａは１以上の整数）のビット線を第２の選択ビット線として選択する第２のビット線選択回路（ビット線デコーダ２０６、あるいは、補償書き込み回路２１１が有する選択回路）と、第１及び第２のメモリセル群の選択されたメモリセルに対して選択ワード線を介して、第１の抵抗状態に書き込むために第１の電圧又は第１の電流を供給し、第２の抵抗状態に書き込むために第２の電圧又は第２の電流を供給するワード線用書き込み回路（ワード線デコーダ／ドライバ２０５、書き込み用電源２１８）と、第１のメモリセル群の選択されたメモリセルに対して第１のビット線選択回路で選択される第１の選択ビット線を介して、第１の抵抗状態に書き込むために第３の電圧又は第３の電流を供給し、第２の抵抗状態に書き込むために第４の電圧又は第４の電流を供給する第１のビット線用書き込み回路（書き込み回路２１０、書き込み用電源２１８）と、第２のメモリセル群の選択されたメモリセルに対して第２のビット線選択回路で選択される第２の選択ビット線を介して、第１の抵抗状態に書き込むために第３の電圧又は第３の電流を供給し、第２の抵抗状態に書き込むために第４の電圧又は第４の電流を供給する第２のビット線用書き込み回路（書き込み回路２１０、書き込み用電源２１８、書き込みビット数制御回路２０９、補償書き込み回路２１１）とを備える。
【０２３８】
そして、このクロスポイント型抵抗変化不揮発性記憶装置２０００は、書き込み動作として、第１のメモリセル群の所定のメモリセルに対して第１の抵抗状態を書き込む場合、ワード線用書き込み回路は、第１の電圧又は第１の電流を、選択ワード線に供給し、かつ、第１のビット線用書き込み回路は、第３の電圧又は第３の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路は、第３の電圧又は第３の電流を第２のメモリセル群のＡ本のビット線に供給し、一方、第１のメモリセル群の所定のメモリセルに対して第２の抵抗状態を書き込む場合、ワード線用書き込み回路は、第２の電圧又は第２の電流を、選択ワード線に供給し、かつ、第１のビット線用書き込み回路は、第４の電圧又は第４の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路は、第４の電圧又は第４の電流を第２のメモリセル群のＡ本のビット線に供給する。
【０２３９】
さらに、このクロスポイント型抵抗変化不揮発性記憶装置２０００は、読み出し用として、第１及び第２のメモリセル群の選択されたメモリセルに対して選択ワード線を介して、記憶データを読み出すために第５の電圧を供給するワード線用読み出し電圧発生回路（ワード線デコーダ／ドライバ２０５が有する電源）と、第１のメモリセル群の選択されたメモリセルに対して第１のビット線選択回路で選択される第１の選択ビット線を介して、記憶データを読み出すために第６の電圧又は第６の電流を供給する第１の読み出し回路（センスアンプ２１２）と、第２のメモリセル群の選択されたメモリセルに対して第２のビット線選択回路で選択される第２の選択ビット線を介して、記憶データを読み出すために第６の電圧又は第６の電流を供給する少なくとも１つの第２の読み出し回路（センスアンプ２１２）とを備える。
【０２４０】
そして、このクロスポイント型抵抗変化不揮発性記憶装置２０００は、読み出し動作として、第１及び第２のメモリセル群の所定のメモリセルを読み出す場合、ワード線用読み出し電圧発生回路は、第５の電圧を、選択ワード線に供給し、かつ、第１の読み出し回路は、第６の電圧又は第６の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２の読み出し回路は、第６の電圧又は第６の電流を第２のメモリセル群のＡ本のビット線に供給する。これら構成要素の詳細は以下の通りである。
【０２４１】
図２３において、メモリセルアレイ２０３は、図２２Ａ及び図２２Ｂのデータセル部２５１のメモリセルアレイの一例であり、例えば６４ＷＬ×５１２ＢＬのサイズを有し、アレイ領域を８分割（例えば６４ＢＬ単位に分割）するブロック２０４にビット線が分割されている。つまり、本実施の形態では、同時書き込みビット数を８ビットとしているのでアレイ領域を８分割している。このメモリセルアレイ２０３は、典型的には、データ記憶を目的とする第１のメモリセルを含む第１のメモリセル群に相当する。ただし、このメモリセルアレイ２０３は、データ記憶を目的とする、あるいは、目的としない第２のメモリセル群をも含んでもよい。
【０２４２】
補償セル部２５２は、図２２Ａ及び図２２Ｂの補償セル部２５２のメモリセルアレイ（補償用メモリセルアレイのブロック）で、例えば６４ＷＬ×７ＢＬのサイズを有し、各ワード線はデータセル部を構成するメモリセルアレイ２０３と共通化されている。この補償セル部２５２は、典型的には、データ記憶を目的としない第２のメモリセル群を構成する。
【０２４３】
ワード線デコーダ／ドライバ２０５は、ワード線選択回路及びワード線用読み出し電圧発生回路に相当し、ワード線ＷＬ０〜ＷＬ（ｎ−１）、〔例えばｎ＝６４〕を選択的に駆動する回路である。
【０２４４】
ビット線デコーダ２０６は、第１及び第２のビット線選択回路に相当し、データセル部としてのメモリセルアレイ２０３のビット線ＢＬ００〜ＢＬ７（ｈ−１）、〔ｈは各分割されたＢＬ本数で、例えばｈ＝６４〕を選択するデコーダ回路であり、ブロック２０４の８ブロック（ブロック０〜ブロック７）のそれぞれに対応して、各ブロック２０４内のビット線の内の１本、全ブロックでは合計して最大８本を選択し、他の非選択ビット線は高インピーダンス状態に設定する。
【０２４５】
データ入力回路２０７は入力端子Ｄｉｎ（ｉ）、〔ｉ＝０〜７〕の入力データを受ける８ビットの入力回路である。
【０２４６】
データラッチ回路２０８はデータ入力回路２０７の出力をラッチする８ビット分のラッチ回路である。
【０２４７】
書き込み回路２１０は、第１及び第２のビット線用書き込み回路に相当し、データラッチ回路２０８の出力データ信号に従って書き込み電圧（又は電流）を選択的に発生する８ビット分の書き込み回路である。ここでは、書き込み対象ビットのビット線にはビット線デコーダ２０６を介して書き込み回路２１０の出力ＷＤ（ｉ）が印加される。
【０２４８】
書き込みビット数制御回路２０９は、第２のビット線用書き込み回路の一部を構成する回路に相当し、データラッチ回路２０８の出力に従って各ブロック２０４毎に対応したビット線デコーダ２０６のアドレスで決まるビット線選択を有効又は無効（有効の場合は書き込み回路２１０の出力ＷＤ（ｉ）状態を選択ビット線に伝え、無効の場合はビット線を高インピーダンス状態にする）とする為のビット線デコーダ制御信号Ｗｃｎｔ（ｉ）を出力し、補償セル部２５２への書き込み対象ビット数情報信号をＷｂｉｔ（ｊ）、〔ｊ＝０〜２〕として出力する。
【０２４９】
補償書き込み回路２１１は、第２のビット線用書き込み回路の一部を構成する回路に相当し、前記書き込み対象ビット数情報信号Ｗｂｉｔ（ｊ）を受けて補償セル部２５２内の書き込み対象ビット線を選択し、書き込み電圧（又は電流）を印加する回路であり、ビット線デコーダと書き込み回路の機能を合わせ持つ。従って補償セル部２５２内の書き込み対象外のビット線は高インピーダンス状態に設定される。
【０２５０】
センスアンプ２１２は、第１及び第２の読み出し回路に相当し、ビット線デコーダ２０６によって各ブロック２０４から選択された８ビットの選択メモリセル５１のデータ記憶状態すなわち高抵抗状態又は低抵抗状態かを判断する読み出し回路の一例である。
【０２５１】
データ出力回路２１３はセンスアンプ２１２が出力する８ビットのデータ信号ＲＤ（ｉ）をラッチ＆Ｄｏｕｔ端子に出力する８ビット分のラッチ回路である。
【０２５２】
メモリ機能構成ブロック２０１は前記メモリセルアレイ２０３と補償セル部２５２とワード線デコーダ／ドライバ２０５とビット線デコーダ２０６とデータ入力回路２０７とデータラッチ回路２０８と書き込み回路２１０と書き込みビット数制御回路２０９と補償書き込み回路２１１とセンスアンプ２１２とデータ出力回路２１３で構成される回路である。
【０２５３】
アドレス入力回路２１４はアドレス信号入力をラッチし、そのアドレス信号入力をビット分割した後に、ワード線選択アドレス信号ＡＸとビット線選択アドレス信号ＡＹとを出力する回路である。ここで、ワード線選択アドレス信号ＡＸはワード線デコーダ／ドライバ２０５に入力され、ビット線選択アドレス信号ＡＹはビット線デコーダ２０６に入力される。
【０２５４】
制御回路２１５は外部からの各種コントロール信号を受けて、メモリ機能構成ブロック２０１の動作を制御する制御信号（例えば後の説明で使用する書き込み用パルス信号ＰＵＬＳＥや“０”データ書き込みと“１”データ書き込みの状態を意味する信号Ｗ０１Ｃ等）を出力するＣＰＵ等である。
【０２５５】
ＬＲ化用電源２１６は低抵抗化書き込み用電圧ＶＬＲ（又は電流）を発生する電源である。ＬＲ化用電源２１６の出力は書き込み回路２１０及び補償書き込み回路２１１に供給される。
【０２５６】
ＨＲ化用電源２１７は高抵抗化書き込み用電圧ＶＨＲ（又は電流）を発生する電源である。ＨＲ化用電源２１７の出力はワード線デコーダ／ドライバ２０５に供給される。
【０２５７】
書き込み用電源２１８はＬＲ化用電源２１６とＨＲ化用電源２１７で構成され、電源ＶＤＤや更に高電圧の電源電圧（書き込み電圧ＶＰＰ）を基に各電圧を生成する。
【０２５８】
以上のように構成された本発明の多ビット同時書き込みを実現するクロスポイント型抵抗変化不揮発性記憶装置２０００の動作について、図２４の具体的な一例を示すシーケンス図を用いて詳細に説明する。
【０２５９】
図２４において、コントロール信号の一つとして制御回路２１５に入力されたクロックはクロック信号ＣＬＫとしてメモリ機能構成ブロック２０１へ出力され、その立ち上り周期は時間ｔ０、ｔ４、ｔ７、ｔ１０…となっている。メモリ機能構成ブロック２０１の主要な動作は前記ＣＬＫの立ち上りタイミングで制御される。外部入力としてのアドレス信号をアドレス入力回路２１４が受けると、アドレス入力回路２１４は、クロック信号ＣＬＫの立ち上り時（ｔ０、ｔ４、ｔ７、ｔ１０…）に前記アドレス信号をラッチし、内部アドレス信号ＡＸ及びＡＹとして出力する。ここでは、時間ｔ０〜ｔ７ではＡＸ＝１、ＡＹ＝１となり、ｔ７〜ではＡＸ＝２、ＡＹ＝１となる。
【０２６０】
制御回路２１５から出力される信号Ｗ０１Ｃは、コントロール信号に従ってその動作が“０”データ書き込み（ＬＲ化書き込み）か“１”データ書き込み（ＨＲ化書き込み）か、を示す信号で、ワード線デコーダ／ドライバ２０５、書き込み回路２１０、書き込みビット数制御回路２０９、及び補償書き込み回路２１１等に対して、ＬＲ化又はＨＲ化書き込みの制御を行うのに用いられる。時間ｔ０〜ｔ４では、信号Ｗ０１Ｃは“０”データ書き込みを意味する“Ｌ”レベルとなるので、メモリ機能構成ブロック２０１は低抵抗（ＬＲ）化書き込み動作を行う。また、時間ｔ４〜ｔ７では、信号Ｗ０１Ｃは“１”データ書き込みを意味する“Ｈ”レベルとなるので、メモリ機能構成ブロック２０１は高抵抗（ＨＲ）化書き込み動作を行う。
【０２６１】
Ｄｉｎ（ｉ）は、８ビットのデータ入力信号であり、時間ｔ０以前に書き込みを行いたいデータ（例えば、“０１０００１０１”）をデータ入力回路２０７へ入力するのに用いられる。
【０２６２】
ＬＤ（ｉ）は、データラッチ回路２０８の出力信号であり、データ入力回路２０７を介して入力したＤｉｎ（ｉ）データがクロック信号ＣＬＫの立ち上がり時（ｔ０、ｔ４、ｔ７、ｔ１０…）においてデータラッチ回路２０８にラッチされ、その出力はデータ入力回路２０７の出力が変わっても無関係にホールドされ、次のクロック信号ＣＬＫの立ち上がり時まで維持される。
【０２６３】
書き込みビット数制御回路２０９が出力するビット線デコーダ制御信号Ｗｃｎｔ（ｉ）は、信号Ｗ０１ＣとＬＤ（ｉ）を受けて“０”データ書き込み時と“１”データ書き込み時のそれぞれにおいて、各ブロックに対応したビット線デコーダ２０６のそれぞれの有効又は無効状態を制御する信号であり、ここでは、時間ｔ０〜ｔ４ではビット線デコーダ制御信号Ｗｃｎｔ（０、２、３、４、６）が‘Ｈ’、Ｗｃｎｔ（１、５、７）が‘Ｌ’となる。この時、ブロック０、２、３、４、６に対応するビット線デコーダ２０６のそれぞれは所定の選択ビット線とＷＤ（０、２、３、４、６）ノードを電気的に接続し、一方、ブロック１、５、７に対応するビット線デコーダ２０６はＷＤ（１、５、７）ノードとの接続を電気的遮断（無効化）する。時間ｔ４〜ｔ７では、ビット線デコーダ制御信号Ｗｃｎｔ（１、５、７）が‘Ｈ’、ビット線デコーダ制御信号Ｗｃｎｔ（０、２、３、４、６）が‘Ｌ’となる。この時、ブロック１、５、７に対応するビット線デコーダ２０６のそれぞれは所定の選択ビット線とＷＤ（１、５、７）ノードを電気的に接続し、一方、ブロック０、２、３、４、６に対応するビット線デコーダ２０６はＷＤ（０、２、３、４、６）ノードとの接続を電気的遮断（無効化）する。
【０２６４】
書き込みビット数制御回路２０９はビット線デコーダ制御信号Ｗｃｎｔ（ｉ）と同時に書き込み対象ビット数情報信号Ｗｂｉｔ（ｊ）を補償書き込み回路２１１に出力し、時間ｔ０〜ｔ４では書き込み対象ビット数情報信号Ｗｂｉｔ（ｊ）＝３を出力して補償書き込み回路２１１の書き込みビット数が３ビットとなる様に制御する。また、時間ｔ４〜ｔ７では、書き込みビット数制御回路２０９は書き込み対象ビット数情報信号Ｗｂｉｔ（ｊ）＝５を出力して補償書き込み回路２１１の書き込みビット数が５ビットとなる様に制御する。
【０２６５】
制御回路２１５から出力されるＰＵＬＳＥ信号が‘Ｌ’の時は全てのワード線と選択ビット線がプリチャージ電圧ＶＰＲＥにプリチャージされ、‘Ｈ’の時は所定の書き込み電圧が選択ワード線及び選択ビット線に印加される。時間ｔ０〜ｔ１ではＰＵＬＳＥ＝‘Ｌ’より全ワード線と選択ビット線がプリチャージされ、時間ｔ１〜ｔ２ではＰＵＬＳＥ＝‘Ｈ’より所定の低抵抗化（ＬＲ）書き込み電圧が選択ワード線及び選択ビット線に印加され、時間ｔ２〜ｔ５ではＰＵＬＳＥ＝‘Ｌ’より同プリチャージ、時間ｔ５〜ｔ６ではＰＵＬＳＥ＝‘Ｈ’より所定の高抵抗化（ＨＲ）書き込み電圧が選択ワード線及び選択ビット線に印加され、時間ｔ６〜ｔ７ではＰＵＬＳＥ＝‘Ｌ’より再びプリチャージとなる。
【０２６６】
書き込み回路２１０の書き込みパルス出力ＷＤ（ｉ）は、ＰＵＬＳＥ信号に同期して、“０”データ書き込み時と“１”データ書き込み時に対応した書き込み電圧として、書き込み対象のブロック２０４に出力される。例えば、時間ｔ０〜ｔ１ではＰＵＬＳＥ＝‘Ｌ’より全てのＷＤ（ｉ）がプリチャージ電圧ＶＰＲＥ出力となり、時間ｔ１〜ｔ２ではＰＵＬＳＥ＝‘Ｈ’より所定の低抵抗化（ＬＲ）書き込み電圧が“０”データ書き込み対象のＷＤ（ｉ）に出力され、時間ｔ２〜ｔ５ではＰＵＬＳＥ＝‘Ｌ’より同プリチャージ出力となり、時間ｔ５〜ｔ６ではＰＵＬＳＥ＝‘Ｈ’より所定の高抵抗化（ＨＲ）書き込み電圧が“１”データ書き込み対象のＷＤ（ｉ）に出力され、時間ｔ６〜ｔ７ではＰＵＬＳＥ＝‘Ｌ’より再びプリチャージ出力となる。
【０２６７】
前記複数の信号ＣＬＫ、Ｗ０１Ｃ、ＬＤ（ｉ）、Ｗｃｎｔ（ｉ）、Ｗｂｉｔ（ｊ）、ＰＵＬＳＥ、ＷＤ（ｉ）によって、各ワード線や各ビット線及び補償用ビット線が図２４に示す様に所定時間に従って書き込み制御がされる。例えば、時刻ｔ０で、ＣＬＫが‘Ｌ’→‘Ｈ’に変化すると、アドレス入力回路２１４がラッチ出力したアドレスＡＸとＡＹによって書き込み対象ビットが繋がる選択ワード線と選択ビット線とが確定し、Ｗ０１Ｃ信号が‘Ｌ’となるのでメモリ機能構成ブロック２０１  が“０”データ書き込みとして機能設定され、データラッチ回路２０８はデータ入力回路２０７を介して入力されたＤｉｎ（ｉ）をＬＤ（ｉ）としてラッチ出力し、ＬＤ（ｉ）の変化を受けてＬＤ（ｉ）が“０”のビットはＷｃｎｔ（ｉ）が‘Ｈ’となり〔Ｗｃｎｔ（０、２、３、４、６）＝‘Ｈ’〕、ＬＤ（ｉ）が“１”のビットはＷｃｎｔ（ｉ）が‘Ｌ’となり〔Ｗｃｎｔ（１、５、７）＝‘Ｌ’〕、Ｗｃｎｔ（ｉ）信号を受けてビット線デコーダ２０６の各ブロックに対する“０”データ書き込みの有効ブロックと無効ブロックとが確定する。同じくＬＤ（ｉ）の変化を受けて、ＬＤ（ｉ）が“１”のビット数を示すＷｂｉｔ（ｊ）が出力される。この時点でＰＵＬＳＥが‘Ｈ’となった時の適切な低抵抗化書き込み準備行われ、全てのワード線がプリチャージ電圧ＶＰＲＥにプリチャージされ、“０”データ書き込み対象の選択ビット線ＢＬ（０、２、３、４、６）ｍがプリチャージ電圧ＶＰＲＥにプリチャージされ、“１”データ書き込み対象の選択ビット線ＢＬ（１、５、７）ｍが高インピーダンス（Ｈｉ−ｚ）状態となり、非選択ビット線が高インピーダンス（Ｈｉ−ｚ）状態となり、全ての補償用ビット線ＢＬＣ（ｓ）がプリチャージ電圧ＶＰＲＥにプリチャージされる。
【０２６８】
時刻ｔ１で、ＰＵＬＳＥが‘Ｌ’→‘Ｈ’に変化すると、選択ワード線が電圧０Ｖとなり、非選択ワード線が高インピーダンス（Ｈｉ−ｚ）状態となり、“０”データ書き込み対象の選択ビット線ＢＬ（０、２、３、４、６）ｍがＷＤ（０、２、３、４、６）の低抵抗化書き込み電圧ＶＬＲを受けて同電圧ＶＬＲが印加され、“１”データ書き込み対象の選択ビット線ＢＬ（１、５、７）ｍが引き続き高インピーダンス（Ｈｉ−ｚ）状態となり、非選択ビット線が引き続き高インピーダンス（Ｈｉ−ｚ）状態となり、補償用ビット線ＢＬＣ（ｓ）の内の３本が低抵抗化書き込み電圧ＶＬＲ、４本が高インピーダンス（Ｈｉ−ｚ）状態となる。
【０２６９】
時刻ｔ２で、ＰＵＬＳＥが‘Ｈ’→‘Ｌ’に変化すると、時刻ｔ０と同様に、全てのワード線がプリチャージ電圧ＶＰＲＥにプリチャージされ、“０”データ書き込み対象の選択ビット線ＢＬ（０、２、３、４、６）ｍがＷＤ（０、２、３、４、６）によってプリチャージ電圧ＶＰＲＥにプリチャージされ、“１”データ書き込み対象の選択ビット線ＢＬ（１、５、７）ｍが引き続き高インピーダンス（Ｈｉ−ｚ）状態となり、非選択ビット線が引き続き高インピーダンス（Ｈｉ−ｚ）状態となり、全ての補償用ビット線ＢＬＣ（ｓ）がプリチャージ電圧ＶＰＲＥにプリチャージされる。
【０２７０】
時刻ｔ４で、ＣＬＫが‘Ｌ’→‘Ｈ’に変化すると、アドレス入力回路２１４が前クロック周期同様のアドレスを再度ラッチし、それにより、アドレスＡＸとＡＹによって書き込み対象ビットが繋がる選択ワード線と選択ビット線とが全クロック周期と同様に継続して選択され、Ｗ０１Ｃ信号が‘Ｌ’→‘Ｈ’となるのでメモリ機能構成ブロック２０１が次は“１”データ書き込みとして機能設定され、データラッチ回路２０８はデータ入力回路２０７を介して入力された前クロック周期同様のＤｉｎ（ｉ）を再度ＬＤ（ｉ）としてラッチ出力し、Ｗ０１Ｃの変化を受けてＬＤ（ｉ）が“０”のビットはＷｃｎｔ（ｉ）が‘Ｌ’となり〔Ｗｃｎｔ（０、２、３、４、６）＝‘Ｌ’〕、ＬＤ（ｉ）が“１”のビットはＷｃｎｔ（ｉ）が‘Ｈ’となり〔Ｗｃｎｔ（１、５、７）＝‘Ｈ’〕、Ｗｃｎｔ（ｉ）信号を受けてビット線デコーダ２０６の各ブロックに対する“０”データ書き込みの有効ブロックと無効ブロックとが確定する。同じくＷ０１Ｃの変化を受けて、ＬＤ（ｉ）が“０”のビット数を示すＷｂｉｔ（ｊ）として出力される。この時点でＰＵＬＳＥが‘Ｈ’となった時の適切な低抵抗化書き込み準備行われ、全てのワード線が引き続きプリチャージ電圧ＶＰＲＥにプリチャージされ、“０”データ書き込み対象の選択ビット線ＢＬ（０、２、３、４、６）ｍが高インピーダンス（Ｈｉ−ｚ）状態となり、“１”データ書き込み対象の選択ビット線ＢＬ（１、５、７）ｍがプリチャージ電圧ＶＰＲＥにプリチャージされ、非選択ビット線が引き続き高インピーダンス（Ｈｉ−ｚ）状態となり、全ての補償用ビット線ＢＬＣ（ｓ）が引き続きプリチャージ電圧ＶＰＲＥにプリチャージされる。
【０２７１】
時刻ｔ５で、ＰＵＬＳＥが‘Ｌ’→‘Ｈ’に変化すると、選択ワード線が高抵抗化書き込み電圧ＶＨＲとなり、非選択ワード線が高インピーダンス（Ｈｉ−ｚ）状態となり、“１”データ書き込み対象の選択ビット線ＢＬ（１、５、７）ｍにはＷＤ（１、５、７）の高抵抗化書き込み電圧０Ｖを受けて同電圧０Ｖが印加され、“０”データ書き込み対象の選択ビット線ＢＬ（０、２、３、４、６）ｍが引き続き高インピーダンス（Ｈｉ−ｚ）状態となり、非選択ビット線が引き続き高インピーダンス（Ｈｉ−ｚ）状態となり、補償用ビット線ＢＬＣ（ｓ）の内の５本が高抵抗化書き込み電圧０Ｖ、２本が高インピーダンス（Ｈｉ−ｚ）状態となる。
【０２７２】
時刻ｔ６で、ＰＵＬＳＥが‘Ｈ’→‘Ｌ’に変化すると、時刻ｔ４と同様に、全てのワード線がプリチャージ電圧ＶＰＲＥにプリチャージされ、“１”データ書き込み対象の選択ビット線ＢＬ（１、５、７）ｍがＷＤ（１、５、７）によってプリチャージ電圧ＶＰＲＥにプリチャージされ、“０”データ書き込み対象の選択ビット線ＢＬ（０、２、３、４、６）ｍが引き続き高インピーダンス（Ｈｉ−ｚ）状態となり、非選択ビット線が引き続き高インピーダンス（Ｈｉ−ｚ）状態となり、全ての補償用ビット線ＢＬＣ（ｓ）がプリチャージ電圧ＶＰＲＥにプリチャージされる。
【０２７３】
以上の書き込み方法をまとめると次のようになる。つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置２０００の書き込み方法は、極性の異なる電圧が印加されることで低抵抗状態及び高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｙ方向に延びた複数のビット線とＸ方向に延びた複数のワード線との交点位置のそれぞれに配置されて構成されるクロスポイント型のメモリセルアレイから、複数のビット線を選択ビット線として選択するとともに、１つのワード線を選択ワード線として選択する選択ステップと、前記選択ステップで選択された複数の選択ビット線の各々に第１の電圧又は第１の電流を供給し、前記選択ステップで選択された１つの選択ワード線に第２の電圧又は第２の電流を供給することにより、前記複数の選択ビット線と前記１つの選択ワード線との交点に位置する複数のメモリセルに対して同時に書き込みを実施する書き込みステップとを含む。つまり、クロスポイント型抵抗変化不揮発性記憶装置は、メモリセルアレイへの書き込みをする場合には、常に、同一のワード線に接続された（１＋Ａ）個のメモリセルに対して同時に書き込みをする。
【０２７４】
より詳しくは、前記メモリセルアレイは、前記複数のビット線のうち、一部の複数のビット線に対応するメモリセルの集まりであるデータセル部（メモリセルアレイ２０３）と、他の一部の複数のビット線に対応するメモリセルの集まりである補償セル部（補償セル部２５２）とを含み、前記選択ステップでは、前記データセル部と前記補償セル部とに共通する１つのワード線を選択ワード線として選択するとともに、前記データセル部を構成する複数のビット線から選択する選択ビット線と前記補償セル部を構成する複数のビット線から選択する選択ビット線との合計本数が一定となるように、前記データセル部を構成する複数のビット線から選択ビット線を選択し、前記補償セル部を構成する複数のビット線から選択ビット線を選択する。
【０２７５】
別の見方をすると、このクロスポイント型抵抗変化不揮発性記憶装置２０００は、書き込み動作として、第１のメモリセル群の所定のメモリセルに対して第１の抵抗状態を書き込む場合、ワード線用書き込み回路は、第１の電圧又は第１の電流を、選択ワード線に供給し、かつ、第１のビット線用書き込み回路は、第３の電圧又は第３の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路は、第３の電圧又は第３の電流を第２のメモリセル群のＡ本のビット線に供給する。一方、第１のメモリセル群の所定のメモリセルに対して第２の抵抗状態を書き込む場合、ワード線用書き込み回路は、第２の電圧又は第２の電流を、選択ワード線に供給し、かつ、第１のビット線用書き込み回路は、第４の電圧又は第４の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路は、第４の電圧又は第４の電流を第２のメモリセル群のＡ本のビット線に供給する。このとき、上記Ａは、好ましくは、書き込みにおいて、常に、予め定められた一定値であり、具体的には、Ｍ／Ｎ−１に等しい、あるいは、それに近い整数である。
【０２７６】
この様な構成例及びその動作によって、図２１で説明したように、データセル書き込み部での書き込みビット数から補償セル書き込み部での書き込みビット数を制御し、合計の“０”又は“１”の同時書き込みビット数を常に一定とすることが可能な多ビット同時書き込みメモリシステムが実現され、これにより、データセル部に対して任意の数の“０”（あるいは、任意の数の“１”）が含まれる多ビットデータを書き込むことが可能になるとともに、データセル部における書き込み対象の抵抗変化素子１０の設定抵抗値を安定化させることができるクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
【０２７７】
（実施の形態３）《多ビット同時読み出しによる読み出し安定化》
これまでは、書き込みの効率化を実現する同一ワード線上の複数のメモリセルに対する多ビット同時書き込みとその具体構成及び動作について説明してきた。
【０２７８】
読み出しについても、漏れ電流を削減した読み出し特性の安定化手法として書き込み同様の多ビット同時読み出しが効果的である。本実施の形態では、多ビット同時読み出しによる読み出し安定化の効果とその具体構成と動作について、実施の形態３として、説明する。
【０２７９】
図２５にメモリセルアレイ１の構成概要を示す。
【０２８０】
図２５において、メモリセル５１は図４に示すのと同様のメモリセルである。ワード線２４はＷＬ０〜ＷＬ（ｎ−１）のｎ本がそれぞれ平行に配置され、ビット線２５はＢＬ０〜ＢＬ（ｍ−１）のｍ本がワード線２４と直交し、ビット線２５のそれぞれ平行に配置され、各ワード線２４と各ビット線２５の各交点位置にメモリセル５１が配置されてメモリセルアレイ１が構成されている。
【０２８１】
図２５において、第１の選択メモリセル１５１０（つまり、第１のメモリセル群に属するメモリセル）と、前記第１の選択メモリセル１５１０が接続されるワード線と同一の前記ワード線に接続される第２の選択メモリセル群１５１１（つまり、第２のメモリセル群に属するメモリセル）とが読み出し対象のメモリセルとして選択される。ここでは、前記第２の選択メモリセル群１５１１が７ｂｉｔ（Ａ本の選択ビット線の一例）として、同一ワード線上の８ｂｉｔのメモリセル１２６を選択して読み出す場合を一例として説明する。
【０２８２】
ｎ本のワード線の内、所定の１本のワード線を選択するワード線選択回路（図示せず）がＷＬ０〜ＷＬ（ｎ−１）の端部に接続され、ここでは前記ワード線選択回路がＷＬ１を選択しており、前記第１の選択メモリセル１５１０に接続されるビット線ＢＬ０の端部に当該ビット線を選択する第１のビット線選択回路（図示せず）が接続され、ここでは前記第１のビット線選択回路によってＢＬ０を選択しており、前記第１の選択メモリセル１５１０以外に接続されるビット線ＢＬ１〜ＢＬ（ｍ−１）の端部に所定のビット線を選択する第２のビット線選択回路（図示せず）が接続され、ここでは前記第２のビット線選択回路がＢＬ１〜ＢＬ７を選択している。前記ワード線選択回路の入力端子には読み出し時のワード線電圧を供給するワード線用読み出し電圧発生回路（図示せず）が接続され、読み出し時は、前記ワード線選択回路を介して前記ワード線用読み出し電圧発生回路から選択ワード線に読み出し時のワード線電圧が印加されている。一方、前記第１のビット線選択回路及び前記第２のビット線選択回路の入力端子には、選択メモリセルと同数の読み出し回路が接続され、ここでは、第１の読み出し回路（図示せず）が前記第１のビット線選択回路を介して第１の選択メモリセル１５１０に電気的に接続され、第２の読み出し回路（図示せず）の７つが前記第２のビット線選択回路を介して第２の選択メモリセル群１５１１内のそれぞれの選択メモリセルに電気的に接続されている。
【０２８３】
前記ワード線用読み出し電圧発生回路は第５の電圧を、前記ワード線選択回路を介して選択ワード線ＷＬ１に供給し、同時に、前記第１の読み出し回路及び７つの第２の読み出し回路のそれぞれは、第６の電圧或いは第６の電流を前記第１及び第２のビット線選択回路を介して選択ビット線ＢＬ０〜ＢＬ７に供給し、８ｂｉｔの選択メモリセルの記憶データの状態を同時に読み出す。つまり、本実施の形態では、クロスポイント型抵抗変化不揮発性記憶装置は、メモリセルアレイからの読み出しをする場合には、常に、同一のワード線に接続された（１＋Ａ）個のメモリセルから同時に読み出しをする。
【０２８４】
図２５の８ビットの選択メモリセル１２６と非選択メモリセルとのアレイ等価回路及び８個の各選択メモリセルに対応した８個の電流検知回路９６０〜９６７との関係を示す図を図２６に示す。
【０２８５】
図２６において、第１の選択メモリセル２６０は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ０に接続されている。同様に、第２の選択メモリセル２６１は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ１に接続されている。同様に、第７の選択メモリセル２６６は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ６に接続されている。同様に、第８の選択メモリセル２６７は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ７に接続されている。なお、図面では省略しているが、第３〜第６の選択メモリセルについても、同様に、他方の端子が選択ビット線ＢＬ２〜ＢＬ５にそれぞれ接続されている。
【０２８６】
また、第１０非選択メモリセル９３０は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ０に接続されている。同様に、第１１非選択メモリセル９３１は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ１に接続されている。同様に、第１６非選択メモリセル９３６は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ６に接続されている。同様に、第１７非選択メモリセル９３７は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ７に接続されている。なお、図面では省略しているが、第１２〜第１５の非選択メモリセルについても、同様に、他方の端子が選択ビット線ＢＬ２〜ＢＬ５にそれぞれ接続されている。
【０２８７】
また、第２非選択メモリセル１９４は非選択ＷＬ群と非選択ＢＬ群との間に構成されるメモリセルである。第３非選択メモリセル１９５は非選択ＢＬ群と選択ワード線ＷＬ１との間に構成されるメモリセルである。第２非選択メモリセル１９４と第３非選択メモリセル１９５とは選択メモリセルの個数に従ってその対象数が若干変わっている。
【０２８８】
センス電源９７は電流検知用の電源であり、第１の電流検知回路９６０はセンス電源９７を電源として、選択ビット線ＢＬ０に接続された電流検知回路である。第２の電流検知回路９６１はセンス電源９７を電源として、選択ビット線ＢＬ１に接続された電流検知回路である。第７の電流検知回路９６６はセンス電源９７を電源として、選択ビット線ＢＬ６に接続された電流検知回路である。第８の電流検知回路９６７はセンス電源９７を電源として、選択ビット線ＢＬ７に接続された電流検知回路である。なお、図面では省略しているが、第３〜第６の電流検知回路についてもそれぞれが選択ビット線ＢＬ２〜ＢＬ５に接続されている。なお、非選択ＷＬは高インピーダンス（Ｈｉ−ｚ）状態となっている。
【０２８９】
図２６に示す本発明のメモリセルアレイの構成における読み出し動作時の非選択ワード線群（ＮＷ点）を基準としたＩ−Ｖ特性動作点図を１ｂｉｔ読み出し時と８ｂｉｔ読み出し時とを比較する形態で図２７の（ａ）、（ｂ）、及び（ｃ）に示す。図２７の（ａ）は１ｂｉｔ読み出し時の特性図である。図２７の（ｂ）と図２７の（ｃ）は、図２７の（ａ）に８ｂｉｔ同時読み出し時に第１０〜第１７非選択メモリセル９３０〜９３７を流れる電流Ｉｂ＿ｎｗ（Ｉｂ＿ｎｗ０からＩｂ＿ｎｗ７）の総和を追記した特性図である。
【０２９０】
図２７の（ａ）において、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流であり、特性線として、選択メモリセル３０を流れる電流Ｉｓｅｌ（図２６では、Ｉｓｅｌ０〜Ｉｓｅｌ７のいずれか）、第１０〜第１７非選択メモリセル９３０〜９３７を流れる電流Ｉｂ＿ｎｗ（図２６では、Ｉｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７のいずれか）、第２非選択メモリセル１９４及び第３非選択メモリセル１９５を流れるＩｎｗ＿ｗで、それぞれ、抵抗変化素子の抵抗状態が高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）の２状態（非選択メモリセルにおいては、その全抵抗変化素子の抵抗状態が高抵抗の場合と低抵抗の場合の２種類の状態を示す）が示された計６本が描かれている。つまり、選択メモリセル３０が低抵抗状態（ＬＲ）の場合の電流Ｉｓｅｌの特性線は白三角で、選択メモリセル３０が高抵抗状態（ＨＲ）における電流Ｉｓｅｌの特性線は白丸で、非選択メモリセルがすべて低抵抗状態（ＬＲ）の場合の電流Ｉｂ＿ｎｗ及び電流Ｉｎｗ＿ｗは黒三角で、非選択メモリセルがすべて高抵抗状態（ＨＲ）の場合の電流Ｉｂ＿ｎｗ及び電流Ｉｎｗ＿ｗは黒丸で、プロットされている。なお、ここでの抵抗変化素子の高抵抗状態の抵抗値はＲｈ、低抵抗状態の抵抗値はＲｌとし、１桁以上の抵抗変化を想定している。
【０２９１】
選択メモリセル３０の特性は、抵抗変化素子の抵抗値が高抵抗状態の場合はＩｓｅｌ（ＨＲ）、低抵抗状態の場合はＩｓｅｌ（ＬＲ）となり、例えば、センス電圧ＶＳＡがＶＳＡａの時、抵抗変化素子に流れるセンス電流は、抵抗変化素子が高抵抗状態の時、Ｉｓｅｌ（ＨＲ）、抵抗変化素子が低抵抗状態の時、Ｉｓｅｌ（ＬＲ）となる。また、第１０〜第１７非選択メモリセル９３０〜９３７の特性は、選択ビット線ＢＬ１の印加電圧をＶＳＡａとした場合、非選択ＷＬ群（ＮＷ点）の電圧を０からＶＳＡａまで振った場合の第１０〜第１７非選択メモリセル９３０〜９３７に流れる電流Ｉｂ＿ｎｗについて第１０〜第１７非選択メモリセル９３０〜９３７の全抵抗変化素子が高抵抗状態（ＨＲ）の場合と低抵抗状態（ＬＲ）の場合のそれぞれを表す。また、第２非選択メモリセル１９４と第３非選択メモリセル１９５を合わせた特性は、選択ワード線ＷＬ１の電圧０Ｖを基準として、非選択ＷＬ群（ＮＷ点）の電圧を０からＶＳＡａまで振った場合の第２非選択メモリセル１９４と第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗについて全抵抗変化素子が高抵抗状態（ＨＲ）の場合と低抵抗状態（ＬＲ）の場合のそれぞれを表している。つまり、非選択メモリセルの特性は選択ビット線ＢＬ１又は選択ワード線ＷＬ１の電圧を基準として非選択ワード線群（ＮＷ点）の電圧を振った場合を表す。
【０２９２】
本特性において、非選択メモリセルを流れる電流Ｉｂ＿ｎｗと電流Ｉｎｗ＿ｗは非選択ＷＬ群及び非選択ＢＬ群がＨｉ−ｚより、Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗとなるので、図２７の（ａ）のＩ−Ｖ特性による動作点は、特性Ｉｂ＿ｎｗと特性Ｉｎｗ＿ｗの交点位置となり、その電流量は、全ての非選択メモリセルの抵抗変化素子の抵抗値が高抵抗状態（ＨＲ）の場合はＩｈｚｈとなり、全ての非選択メモリセルの抵抗変化素子の抵抗値が低抵抗状態（ＬＲ）の場合はＩｈｚｌ（Ｉｈｚｌ＞Ｉｈｚｈ）となる。
【０２９３】
すなわち、選択メモリセル３０の電流Ｉｓｅｌが、抵抗変化素子が高抵抗状態の場合はＩｓｅｌ（ＨＲ）、低抵抗状態の場合はＩｓｅｌ（ＬＲ）で、図２７の（ａ）の例では約３倍の差があるのに対し、非選択メモリセルを流れる電流は抵抗変化素子の抵抗値の抵抗状態によって変動し、Ｉｈｚｌ〜Ｉｈｚｈ（Ｉｈｚｈ＞Ｉｓｅｌ（ＬＲ）、図２７の（ａ）の例では約３倍以上）と、かなり多い。従って、電流検知回路９６０〜９６７のセンス電流Ｉｓｅｎは、
Ｉｓｅｎ＝Ｉｓｅｌ＋Ｉｂ＿ｎｗ  …式５
より、選択メモリセル３０の抵抗変化素子が高抵抗状態かつ非選択メモリセルの抵抗変化素子が全て低抵抗状態の場合はＩｓｅｎ１＝Ｉｓｅｌ（ＨＲ）＋Ｉｈｚｌ、一方、選択メモリセル３０の抵抗変化素子が低抵抗状態かつ非選択メモリセルの抵抗変化素子が全て高抵抗状態の場合はＩｓｅｎ２＝Ｉｓｅｌ（ＬＲ）＋Ｉｈｚｈとなる。図２７において、選択メモリセル３０の電流Ｉｓｅｌの高抵抗状態での電流に対する低抵抗状態での電流の電流比率が約３倍であるのに対し、センス電流Ｉｓｅｎの電流比率は約１倍と約３分の１まで低下していることがわかる。なお、センス電流Ｉｓｅｎの電流比率とは、選択メモリセルの抵抗変化素子が高抵抗状態と低抵抗状態におけるセンス電流Ｉｓｅｎの電流比率の最小間隔（最悪値）であり、クロスポイント型抵抗変化不揮発性記憶装置における読み出しマージンに相当する。
【０２９４】
この様に、非選択ＷＬ群と非選択ＢＬ群とが共にＨｉ−ｚ状態の場合、選択メモリセル３０の抵抗状態を電流検知回路９６０〜９６７で判定して読み出しすることは、非常に効率が悪いと言える。
【０２９５】
一方、同一選択ワード線上の８個のメモリセルを同時に読み出す場合は、各選択ビット線毎に電流検知回路９６０〜９６７を介してセンス電圧が印加される。第１０〜第１７非選択メモリセル９３０〜９３７を介して非選択ＷＬ群に電流が流れ、その総和は１ｂｉｔ読み出し時の８倍となる。従って１ｂｉｔ読み出し時の電流Ｉｂ＿ｎｗを８倍した電流がＮＷ点に流れるので、図２７の（ｂ）に示すＮＷ点の動作点２が８ｂｉｔ同時読み出し時の動作点となる。この時のＮＷ点に集中する電流はＩｈｚ８となり、ＮＷ点の電圧はＶｎｗ１からＶｎｗ８に上昇する。
【０２９６】
８ｂｉｔ同時読み出し時の各ビット線に繋がる第１０〜第１７非選択メモリセルを流れるＩｂ＿ｎｗ０〜Ｉｂ＿ｎｗ７の各電流は、ＮＷ点の電圧がＶｎｗ８時の電流に相当するので、Ｉｂ＿ｎｗｉとなる（図２７の（ｃ））。つまり、１ｂｉｔ読み出し時の電流Ｉｂ＿ｎｗ（Ｉｈｚｌ）が８ｂｉｔ読み出しを行うことでＩｂ＿ｎｗｉまで減少する。
【０２９７】
従って、電流検知回路９６０〜９６７で検知されるセンス電流Ｉｓｅｎは、上記式５より、選択メモリセル３０の抵抗変化素子が高抵抗状態かつ非選択メモリセルの抵抗変化素子が全て低抵抗状態の場合はＩｓｅｎ＝Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗｉ、一方、選択メモリセル３０の抵抗変化素子が低抵抗状態かつ非選択メモリセルの抵抗変化素子が全て高抵抗状態の場合はＩｓｅｎ＝Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗｉとなる。図２７の例では、選択メモリセル３０の電流Ｉｓｅｌの高抵抗状態での電流に対する低抵抗状態での電流の電流比率が約３倍であるのに対し、センス電流Ｉｓｅｎの電流比率は約１．５倍と約半分まで改善していることがわかる。
【０２９８】
この様に、同一ワード線上の複数のメモリセルを同時に読み出す手法は、読み出しマージンを拡大し、安定的な読み出しが可能になる。
【０２９９】
《読み出し動作の説明》
まず、読み出しに関係する要素回路ブロックとその機能について図２３のクロスポイント型抵抗変化不揮発性記憶装置２０００の回路ブロック構成図を用いて説明する。
【０３００】
図２３において読み出し時は、コントロール信号よって制御回路２１５から読み出しモードを示す信号がメモリ機能構成ブロックに入力され、アドレス信号に従ってアドレス入力回路２１４から出力されるアドレスＡＸ及びＡＹによって、ワード線デコーダ／ドライバ２０５がアドレスＡＸに従った１本のワード線を選択電圧０Ｖに駆動する。また、ビット線デコーダ２０６はアドレスＡＹに従って各ブロック毎に１本のビット線を選択してノードＹＤ（ｉ）に電気的に接続する。Ｉ個のセンスアンプ回路の集合体であるセンスアンプ２１２は各ノードＹＤ（ｉ）を介して各選択ビット線に対して読み出し電圧ＶＳＡを印加して多ビット同時読み出しを実行し、その間選択メモリセルによって流れる電流量をセンスアンプ２１２で検知し、電流量の大小で選択メモリセルの記憶データが“０”か、あるいは、“１”かを判断し、その結果を出力信号ＲＤ（ｉ）として出力する。センスアンプ２１２からの出力信号ＲＤ（ｉ）は所定のタイミング時間でデータ出力回路２１３がラッチし、データ信号Ｄｏｕｔ（ｉ）としてクロスポイント型抵抗変化不揮発性記憶装置２０００の外部に出力する。
【０３０１】
次に、図２８の読み出しシーケンス図を用いてその動作を詳細に説明する。
【０３０２】
図２８において、コントロール信号の一つとして制御回路２１５に入力されたクロックはクロック信号ＣＬＫとしてメモリ機能構成ブロック２０１へ出力され、その立ち上り周期は時間ｔｒ０、ｔｒ４、ｔｒ７、ｔｒ１０…となっている。メモリ機能構成ブロック２０１の主要な動作は前記ＣＬＫの立ち上りタイミングで制御される。外部入力としてのアドレス信号をアドレス入力回路２１４が受けると、アドレス入力回路２１４は、クロック信号ＣＬＫの立ち上り時（ｔｒ０、ｔｒ２、ｔｒ４、ｔｒ６…）に前記アドレス信号をラッチし、内部アドレス信号ＡＸ及びＡＹとして出力する。例えば時間ｔｒ０〜ｔｒ２ではＡＸ＝１、ＡＹ＝１、時間ｔｒ２〜ｔｒ４ではＡＸ＝２、ＡＹ＝１、時間ｔｒ４〜ｔｒ６ではＡＸ＝３、ＡＹ＝１となる。
【０３０３】
時刻ｔｒ０で、ＣＬＫが‘Ｌ’→‘Ｈ’に変化すると、アドレス入力回路２１４がラッチ出力したアドレスＡＸとＡＹに従って読み出し対象ビットが繋がる選択ワード線と選択ビット線とが確定し、全てのワード線がプリチャージ電圧ＶＰＲにプリチャージされ、読み出し対象の選択ビット線ＢＬ１ｍがセンスアンプ２１２からノードＹＤ（ｉ）を介してプリチャージ電圧ＶＰＲにプリチャージされ、非選択ビット線が高インピーダンス（Ｈｉ−ｚ）状態となる。
【０３０４】
時刻ｔｒ１で、ＣＬＫが‘Ｈ’→‘Ｌ’に変化すると、選択ワード線ＷＬ１に選択電圧０Ｖが印加され、他の非選択ワード線は全て高インピーダンス状態（Ｈｉ−ｚ）になる。読み出し対象の選択ビット線ＢＬ１ｍはｉ個のセンスアンプ２１２からノードＹＤ（ｉ）を介して読み出し電圧ＶＳＡがそれぞれの選択ビット線に印加され、他の非選択ビット線は高インピーダンス（Ｈｉ−ｚ）状態となる。ｉ個のセンスアンプ回路の集合体であるセンスアンプ２１２は多ビット同時読み出しが実行され、その間選択メモリセルによって流れる電流量がセンスアンプ２１２で検知され、電流量の大小で選択メモリセルの記憶データが“０”か、あるいは、“１”かが判断され、その結果が出力信号ＲＤ（ｉ）として出力される。センスアンプ２１２の出力信号ＲＤ（ｉ）は所定のタイミング時間（ここでは次の時刻ｔｒ２としている）においてデータ出力回路２１３でラッチされ、データ信号Ｄｏｕｔ（ｉ）としてデータＤ１が出力される。
【０３０５】
時刻ｔｒ２で、ＣＬＫが‘Ｌ’→‘Ｈ’に変化すると、アドレス入力回路２１４がラッチ出力したアドレスＡＸとＡＹに従って読み出し対象ビットが繋がる選択ワード線と選択ビット線とが確定し、全てのワード線がプリチャージ電圧ＶＰＲにプリチャージされ、読み出し対象の選択ビット線ＢＬ１ｍがセンスアンプ２１２からノードＹＤ（ｉ）を介してプリチャージ電圧ＶＰＲにプリチャージされ、非選択ビット線は高インピーダンス（Ｈｉ−ｚ）状態となる。
【０３０６】
時刻ｔｒ３で、ＣＬＫが‘Ｈ’→‘Ｌ’に変化すると、選択ワード線ＷＬ２に選択電圧０Ｖが印加され、他の非選択ワード線は全て高インピーダンス状態（Ｈｉ−ｚ）になる。読み出し対象の選択ビット線ＢＬ１ｍにはｉ個のセンスアンプ２１２からノードＹＤ（ｉ）を介して読み出し電圧ＶＳＡがそれぞれの選択ビット線に印加され、他の非選択ビット線は高インピーダンス（Ｈｉ−ｚ）状態となる。ｉ個のセンスアンプ回路の集合体であるセンスアンプ２１２は多ビット同時読み出しが実行され、その間選択メモリセルによって流れる電流量がセンスアンプ２１２で検知され、電流量の大小で選択メモリセルの記憶データが“０”か、あるいは、“１”かが判断され、その結果が出力信号ＲＤ（ｉ）として出力される。センスアンプ２１２の出力信号ＲＤ（ｉ）は所定のタイミング時間（ここでは次の時刻ｔｒ４としている）においてデータ出力回路２１３でラッチされ、データ信号Ｄｏｕｔ（ｉ）としてデータＤ２が出力される。
【０３０７】
時刻ｔｒ４で、ＣＬＫが‘Ｌ’→‘Ｈ’に変化すると、アドレス入力回路２１４がラッチ出力したアドレスＡＸとＡＹに従って読み出し対象ビットが繋がる選択ワード線と選択ビット線とが確定し、全てのワード線がプリチャージ電圧ＶＰＲにプリチャージされ、読み出し対象の選択ビット線ＢＬ１ｍがセンスアンプ２１２からノードＹＤ（ｉ）を介してプリチャージ電圧ＶＰＲにプリチャージされ、非選択ビット線は高インピーダンス（Ｈｉ−ｚ）状態となる。
【０３０８】
時刻ｔｒ５で、ＣＬＫが‘Ｈ’→‘Ｌ’に変化すると、選択ワード線ＷＬ３に選択電圧０Ｖが印加され、他の非選択ワード線は全て高インピーダンス状態（Ｈｉ−ｚ）になる。読み出し対象の選択ビット線ＢＬ１ｍにはｉ個のセンスアンプ２１２からノードＹＤ（ｉ）を介して読み出し電圧ＶＳＡがそれぞれの選択ビット線に印加され、他の非選択ビット線は高インピーダンス（Ｈｉ−ｚ）状態となる。ｉ個のセンスアンプ回路の集合体であるセンスアンプ２１２は多ビット同時読み出しが実行され、その間選択メモリセルによって流れる電流量がセンスアンプ２１２で検知され、電流量の大小で選択メモリセルの記憶データが“０”か、あるいは、“１”かが判断され、その結果が出力信号ＲＤ（ｉ）として出力される。センスアンプ２１２の出力信号ＲＤ（ｉ）は所定のタイミング時間（ここでは次の時刻ｔｒ６としている）においてデータ出力回路２１３でラッチされ、データ信号Ｄｏｕｔ（ｉ）としてデータＤ３が出力される。
【０３０９】
なお、本多ビット同時読み出しにおいては書き込み時に用いた補償セル部２５２は使用することが無いので、補償用ビット線ＢＬＣ（ｓ）は常時、高インピーダンス（Ｈｉ−ｚ）状態となっている。
【０３１０】
以上の読み出し方法をまとめると次のようになる。つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置２０００の読み出し方法は、極性の異なる電圧が印加されることで低抵抗状態及び高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｙ方向に延びた複数のビット線とＸ方向に延びた複数のワード線との交点位置のそれぞれに配置されて構成されるクロスポイント型のメモリセルアレイから、複数のビット線を選択ビット線として選択するとともに、１つのワード線を選択ワード線として選択する選択ステップと、前記選択ステップで選択された複数の選択ビット線の各々に第１の電圧又は第１の電流を供給し、前記選択ステップで選択された１つの選択ワード線に第２の電圧を供給し、前記第１の選択ビット線及び前記第２の選択ビット線と前記１つの選択ワード線との交点に位置する複数のメモリセルに対して同時に読み出しを実施する読み出しステップとを含む。
【０３１１】
つまり、このクロスポイント型抵抗変化不揮発性記憶装置２０００は、読み出し動作として、第１及び第２のメモリセル群の所定のメモリセルを読み出す場合、ワード線用読み出し電圧発生回路で、第５の電圧を選択ワード線に供給し、かつ、第１の読み出し回路で、第６の電圧又は第６の電流を第１のメモリセル群の第１の選択ビット線に供給すると共に、第２の読み出し回路で、第６の電圧又は第６の電流を第２のメモリセル群のＡ本の第２の選択ビット線に供給する。
【０３１２】
この様な構成例及びその動作によって、多ビット同時読み出しメモリシステムが実現され、非選択メモリセルを流れる漏れ電流の少ない安定的な読み出しが可能なクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
【０３１３】
以上説明したように、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置は、書き込み動作時においては、１本の選択ワード線に繋がる多数の選択メモリセルに対して同時に書き込みを行う簡便な動作方式によって、非選択メモリセルを流れる漏れ電流を削減し、選択ビット線への供給電流に対する選択メモリセル電流の割合が高い、すなわち高効率な書き込みを実現し、加えて、長方ビット形状のメモリセルアレイに対して最適なビット数で多ビット同時書き込み行うことで、非選択メモリセルによるディスターブの影響を最小限に抑えるとともに、不要なデコード回路及びドライブ回路を削減することによるチップ面積の縮小化を実現する。
【０３１４】
また、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置は、読み出し動作時においては、書き込み時と同様に、１本の選択ワード線に繋がる多数の選択メモリセルを同時に読み出す簡便な動作方式によって、非選択メモリセルを流れる漏れ電流を削減し、より安定的な読み出しを行うことができる。
【０３１５】
以上のことから、低コストで安定的なメモリセル書き込み及び読み出し特性を有するクロスポイント型抵抗変化不揮発性記憶装置が実現される。
【０３１６】
（実施の形態４）《具体周辺回路の他の構成例（カラムデコーダ切り換え制御方式）》
我々発明者らは、書き込みビット数制御回路２０９が必要な実施の形態２よりも簡素な構成で書き込みビット数を一定化する構成及び方法を検討し発明した。以下にその内容を、実施の形態４として、説明する。
【０３１７】
実施の形態２で説明した様に、本実施の形態でも、クロスポイント型抵抗変化不揮発性記憶装置におけるデータは、バイト（例えば、８ビットのまとまり）やワード（例えば、１６ビットのまとまり）といった複数のビットが一まとまりになったデータ形式でアクセス（入出力）される。ここでは説明の簡単化の為、８ビットデータを一まとまりとしたバイト書き込み動作を用いて、本発明の書き込み方法を説明する。
【０３１８】
図２９は、バイト書き込み時の概要を示す例で、図２９の（ａ）は任意の書き込み入力データの一例を示し、図２９の（ｂ）は前記入力データの内の“０”データ書き込み（例えば低抵抗（ＬＲ）化書き込み）ビットを抜き出し列挙した状態を示し、図２９の（ｃ）は前記入力データの内の“１”データ書き込み（例えば高抵抗（ＨＲ）化書き込み）ビットを抜き出し列挙した状態を示す。つまり、図２９は、図２９の（ａ）に示される入力データを、データ格納ビット（Ｄ０〜Ｄ７）はそのままに、それぞれのビットを図２９の（ｂ）に示される“０”書き込みと、図２９の（ｃ）に示される“１”書き込みに分離（時分割）した状態を示している。
【０３１９】
図２９の（ａ）に示す書き込みの一例は、Ｄ０〜Ｄ７として“０１０００１０１”の８ビットデータが入力されている。この例に示す様に、書き込み入力データは“０”と“１”とが混同した形式となるので、書き込み電流の向きを変化させる本抵抗変化素子を用いたクロスポイントメモリにおいては、選択ビット線と選択ワード線の書き込み電圧を低抵抗化書き込みと高抵抗化書き込みとで異なった状態に設定する必要がある。従って、１つの入力データに対して、“０”データ部と“１”データ部に分け、異なるタイミングで書き込みを行う時分割方法によって実施する必要がある。図２９の（ｂ）は、図２９の（ａ）の内の“０”データのみ抜き出したものをデータセル書き込みビットとしてＷ０〜Ｗ７に示す。また、図２９の（ｃ）は、図２９の（ａ）の内の“１”データのみ抜き出したものをデータセル書き込みビットとしてＷ０〜Ｗ７に示す。
【０３２０】
図２９の（ｂ）、図２９の（ｃ）に示すＷ０〜Ｗ７のデータセル書き込みビットの状態は“０”又は“１”データの数が入力データの内容によってその時々で異なっている。例えば、“０”データの場合を考えると、ある入力データでは、“０”データの数が１ビットのみの場合もあれば、８ビットの場合もある。この様に、入力データの内容によって書き込みビット数が異なってしまうと、図１７Ｂで説明した、書き込み抵抗値の同時書き込みビット数への依存性からも分かる様に、書き込みをした抵抗変化素子１０の抵抗値が大きくばらつくといった課題が生じる。
【０３２１】
本課題を解決する方法については実施の形態２でその一例を説明したが、この実施の形態２においては全書き込みビット数を８ビット一定にする為に、入力する“０”又は“１”のデータ数から補償セル部の書き込みビット数を算出する書き込みビット数制御回路２０９といった回路が必要になる。また、補償セル部２５２では、図２１から分かるように、Ｓ０ビットに対しては最も多い頻度で書き込み動作が行われ、Ｓ６ビットに対しては最も少ない頻度で書き込み動作が行われるといった不均一化が発生し、補償セル部２５２のメモリセル書き込みダメージに偏りが生じ、メモリセルの信頼性の観点からもあまり良くないことが予想される。
【０３２２】
この様な課題を解決する為に、Ｄ０〜Ｄ７の各データを書き込むデータ領域のそれぞれに隣接した補償セル部を設け、カラムデコーダ回路による書き込み領域選択によって書き込みビット数を一定化させる新規の構成及びその方法を発明したので、本実施の形態では、その具体的な内容を以下に説明する。
【０３２３】
図３０Ａ及び図３０Ｂは、本発明おけるデータセル領域と補償セル領域の構成を示し、それぞれ、“０”及び“１”書き込み時のアクセス方法についての説明図である。
【０３２４】
図３０Ａは図２９の（ｂ）の“０”書き込みに対するメモリセルアレイへのアクセス方法を説明する図で、“０”書き込みビットの状態をＷ０〜Ｗ７に示す（ここではＷ０〜Ｗ７の状態を図２９の（ｂ）と同一にしている）。
【０３２５】
図３０Ａにおいて、「“０”書き込み対象ビット」として示された分割メモリセルアレイ１００１ａ〜１００１ｈは、Ｗ０〜Ｗ７の各ビットが書き込まれる８領域に分割されたメモリセルアレイの一例を表す（ただし、全領域の各ワード線はそれぞれに対応して接続される。ビットＷ０は分割メモリセルアレイ１００１ａ、ビットＷ１は分割メモリセルアレイ１００１ｂ、ビットＷ２は分割メモリセルアレイ１００１ｃ、ビットＷ３は分割メモリセルアレイ１００１ｄ、ビットＷ４は分割メモリセルアレイ１００１ｅ、ビットＷ５は分割メモリセルアレイ１００１ｆ、ビットＷ６は分割メモリセルアレイ１００１ｇ、ビットＷ７は分割メモリセルアレイ１００１ｈにそれぞれ対応している。分割メモリセルアレイ１００１ａ〜１００１ｈの書き込みビットの特定（どのメモリセルアレイに“０”を書き込むか）は、アドレスと書き込みビット状態で決まる。各分割メモリセルアレイ１００１ａ〜１００１ｈは、複数のビット線で構成されたデータ用メモリセルアレイ１００２ａ〜１００２ｈ（ｎ本のワード線とｑ本のビット線とその交点のそれぞれの位置にメモリセルが接続された構成）と、１本のビット線で構成された補償用メモリセルアレイ１００３ａ〜１００３ｈとで構成される（ｎ本のワード線はデータ用メモリセルアレイ１００２ａ〜１００２ｈと補償用メモリセルアレイ１００３ａ〜１００３ｈとで共有されている）。
【０３２６】
つまり、本実施の形態では、分割メモリセルアレイ１００１ａはデータ用メモリセルアレイ１００２ａと補償用メモリセルアレイ１００３ａとで構成され、分割メモリセルアレイ１００１ｂはデータ用メモリセルアレイ１００２ｂと補償用メモリセルアレイ１００３ｂとで構成され、分割メモリセルアレイ１００１ｃはデータ用メモリセルアレイ１００２ｃと補償用メモリセルアレイ１００３ｃとで構成され、分割メモリセルアレイ１００１ｄはデータ用メモリセルアレイ１００２ｄと補償用メモリセルアレイ１００３ｄとで構成され、分割メモリセルアレイ１００１ｅはデータ用メモリセルアレイ１００２ｅと補償用メモリセルアレイ１００３ｅとで構成され、分割メモリセルアレイ１００１ｆはデータ用メモリセルアレイ１００２ｆと補償用メモリセルアレイ１００３ｆとで構成され、分割メモリセルアレイ１００１ｇはデータ用メモリセルアレイ１００２ｇと補償用メモリセルアレイ１００３ｇとで構成され、分割メモリセルアレイ１００１ｈはデータ用メモリセルアレイ１００２ｈと補償用メモリセルアレイ１００３ｈとで構成される。
【０３２７】
データ用メモリセルアレイ１００２ａ〜１００２ｈと補償用メモリセルアレイ１００３ａ〜１００３ｈの選択（つまり、各分割メモリセルアレイ１００１ａ〜１００１ｈについて、データ用メモリセルアレイに書き込むか、補償用メモリセルアレイに書き込むか）は０又は１の書き込みモードと書き込みビットの状態で決まる。なお、書き込みモードは、図３０Ａに示されるように、メモリセルアレイに“０”を書き込むか（“０”書き込みモード）、あるいは、図３０Ｂに示されるように、メモリセルアレイに“１”を書き込むか（“１”書き込みモード）に区別される。
【０３２８】
より詳しくは、“０”書き込みモードにおいては、書き込みビットＷ０〜Ｗ７の状態が“０”にセットされているビットについてはデータ用メモリセルアレイに書き込みが実施され、一方、書き込みビットＷ０〜Ｗ７の状態が“１”（図３０Ａでは空欄としている）にセットされているビットについては補償用メモリセルアレイに書き込みが実施される。
【０３２９】
具体的には、図２９に示される例では、書き込みビットＷ０は“０”より、選択書き込み領域としてデータ用メモリセルアレイ１００２ａが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ａ）に対して書き込みが実施され、書き込みビットＷ１は“１”（空欄）より、選択書き込み領域として補償用メモリセルアレイ１００３ｂが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｂ）に対して書き込みが実施され、書き込みビットＷ２は“０”より、選択書き込み領域としてデータ用メモリセルアレイ１００２ｃが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｃ）に対して書き込みが実施され、書き込みビットＷ３は“０”より、選択書き込み領域としてデータ用メモリセルアレイ１００２ｄが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｄ）に対して書き込みが実施され、書き込みビットＷ４は“０”より、選択書き込み領域としてデータ用メモリセルアレイ１００２ｅが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｅ）に対して書き込みが実施され、書き込みビットＷ５は“１”（空欄）より、選択書き込み領域として補償用メモリセルアレイ１００３ｆが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｆ）に対して書き込みが実施され、書き込みビットＷ６は“０”より、選択書き込み領域としてデータ用メモリセルアレイ１００２ｇが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｇ）に対して書き込みが実施され、書き込みビットＷ７は“１”（空欄）より、選択書き込み領域として補償用メモリセルアレイ１００３ｈが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｈ）に対して書き込みが実施される。
【０３３０】
図３０Ｂは図２９の（ｃ）の“１”書き込みに対するメモリセルアレイへのアクセス方法を説明する図で、“１”書き込みビットの状態をＷ０〜Ｗ７に示す（ここではＷ０〜Ｗ７の状態を図２９の（ｃ）と同一にしている）。
【０３３１】
図３０Ｂにおいて、「“１”書き込み対象ビット」として示された分割メモリセルアレイ１００１ａ〜１００１ｈは、書き込みビットＷ０〜Ｗ７に格納される状態に従った書き込み対象となる選択書き込み領域が異なること以外は、「“０”書き込み対象ビット」を示す図３０Ａと同じであるので、メモリセルアレイの構成については省略する。
【０３３２】
先にも記載した様に、データ用メモリセルアレイ１００２ａ〜１００２ｈと補償用メモリセルアレイ１００３ａ〜１００３ｈの選択は（つまり、各分割メモリセルアレイ１００１ａ〜１００１ｈについて、データ用メモリセルアレイに書き込むか、補償用メモリセルアレイに書き込むか）０又は１の書き込みモードと書き込みビットの状態で決まる。この“１”書き込みモードにおいては、書き込みビットＷ０〜Ｗ７の状態が“１”にセットされているビットについてはデータ用メモリセルアレイに書き込みが実施され、書き込みビットＷ０〜Ｗ７の状態が“０”（図３０Ｂでは空欄としている）にセットされているビットについては補償用メモリセルアレイに書き込みが実施される。
【０３３３】
具体的には、図２９に示される例では、書き込みビットＷ０は“０”（空欄）より、選択書き込み領域として補償用メモリセルアレイ１００３ａが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ａ）に対して書き込みが実施され、書き込みビットＷ１は“１”より、選択書き込み領域としてデータ用メモリセルアレイ１００２ｂが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｂ）に対して書き込みが実施され、書き込みビットＷ２は“０”（空欄）より、選択書き込み領域として補償用メモリセルアレイ１００３ｃが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｃ）に対して書き込みが実施され、書き込みビットＷ３は“０”（空欄）より、選択書き込み領域として補償用メモリセルアレイ１００３ｄが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｄ）に対して書き込みが実施され、書き込みビットＷ４は“０”（空欄）より、選択書き込み領域として補償用メモリセルアレイ１００３ｅが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｅ）に対して書き込みが実施され、書き込みビットＷ５は“１”より、選択書き込み領域としてデータ用メモリセルアレイ１００２ｆが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｆ）に対して書き込みが実施され、書き込みビットＷ６は“０”（空欄）より、選択書き込み領域として補償用メモリセルアレイ１００３ｇが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｇ）に対して書き込みが実施され、書き込みビットＷ７は“１”より、選択書き込み領域としてデータ用メモリセルアレイ１００２ｈが選択され、アドレスで決まる選択ビット（例えばメモリセル１００４ｈ）に対して書き込みが実施される。
【０３３４】
この様に、“０”書き込みモード時は、“０”書き込みビットについてはデータ用メモリセルアレイの所定のビットに対して、一方、“１”書き込みビットについては補償用メモリセルアレイの所定のビットに対して書き込み動作が実施される。また、“１”書き込みモード時は、“１”書き込みビットについてはデータ用メモリセルアレイの所定のビットに対して、一方、“０”書き込みビットについては補償用メモリセルアレイの所定のビットに対して書き込み動作が実施される。
【０３３５】
つまり、本実施の形態では、複数ビットの書き込みデータの書き込みを実行する場合には、常に、複数の分割メモリセルアレイに対して同時に書き込みを実行する。よって、何れの書き込みにおいても同一ワード線上に対して同時に書き込むビット数は８ビット（つまり、一定）とすることができるので、安定的な書き込みを行うことが可能である。また、書き込みビット単位でデータ用メモリセルアレイと補償用メモリセルアレイとを選択する構成になっているので、その選択に関する制御はデコーダで行う簡便な構成で実現可能となる。
【０３３６】
また、前記分割メモリセルアレイ１００１ａ〜１００１ｈ（或いはビット線１本で構成される補償用メモリセルアレイ１００３ａ〜１００３ｈを無視するとデータ用メモリセルアレイ１００２ａ〜１００２ｈと言っても良い）のそれぞれのアレイ形状がほぼ正方ビット形状（ｎ＝ｑ）とすると、前記分割メモリセルアレイ１００１ａ〜１００１ｈ内の選択ワード線に接続される非選択メモリセルへの印加電圧と選択ビット線に接続される非選択メモリセルへの印加電圧がほぼ同等に均一化された状態となるので、書き込み時におけるディスターブの影響を最小限にすることができる。
【０３３７】
このことから、全体のメモリセルアレイが長方ビット形状アレイであっても、前記で説明した分割メモリセルアレイ方式による多ビット同時書き込みによって、長方ビット形状アレイを実効的に複数の正方ビット形状アレイ又はそれに近い形状になる様に構成し、同時書き込みビット数、すなわち分割メモリセルアレイ数が決定されても良い。
【０３３８】
逆に、メモリセルアレイを構成するワード線の本数及び同時書き込みビット数から、分割メモリセルアレイ１個当りのビット線数を決定しても良い。
【０３３９】
また、諸般の目的に応じた擬似メモリセルや冗長用ビット又はＥＣＣ用のパリティビット等の追加によって分割メモリセルアレイのアレイ形状が正方ビット形状アレイにならない場合であっても、書き込むメモリセルの１ビット当りの実効的なメモリセルアレイ内における、選択ワード線に接続される非選択メモリセルへの印加電圧と選択ビット線に接続される非選択メモリセルへの印加電圧（詳しくは前記の各非選択メモリセルを構成する抵抗変化素子の２端子間電圧）がディスターブ限界電圧以下であれば、分割メモリセルアレイのアレイ形状が長方ビット形状（ｎ≠ｑ）であっても良い。
【０３４０】
次に、書き込みビットが１ビット（１Ｄ）領域に対応したデータ用メモリセルアレイと補償用メモリセルアレイとを選択する回路（１Ｄ分メモリアクセス回路１０２３）の構成（つまり、一つの分割メモリセルアレイに関する回路）について図３１を用いて説明する。
【０３４１】
図３１において、データ用メモリセルアレイ１００５はＸ方向にｎ本配線されたワード線１００７（ＷＬ０〜ＷＬ（ｎ−１））とＸ方向と立体的に交差するＹ方向にｑ本配線されたビット線１００８の各交点にメモリセル５１を有する。このデータ用メモリセルアレイ１００５は、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子とその抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｘ方向に延びたＮ本（Ｎは整数）のワード線とＹ方向に延びたＭ本（Ｍは整数）のビット線との交点のそれぞれに配置されて構成されるデータ用メモリセルアレイの一例である。
【０３４２】
補償用メモリセルアレイ１００６はＸ方向にｎ本配線されたワード線１００７（ＷＬ０〜ＷＬ（ｎ−１））とＹ方向に１本配線されたビット線１００９の各交点にダミーセル（ここでは、メモリセル５１）を有する。この補償用メモリセルアレイ１００６は、Ｎ本（Ｎは整数）のワード線とＹ方向に延びた少なくとも１本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるダミーセルが配置されて構成される補償用メモリセルアレイの一例である。
【０３４３】
ビット線プリチャージ回路１０１０は各ビット線１００８、１００９を、信号ＰＲＥ＿Ｙ＝‘Ｌ’時に、電圧ＶＰＲにプリチャージする。複数のＣＭＯＳスイッチ１０１１の各々はＮチャネルトランジスタとＰチャネルトランジスタとで構成される。複数のＣＭＯＳスイッチ１０１１で構成されるビット線デコーダ回路１０１２は外部から入力されるアドレス信号から生成されるビット線選択信号ＰＹ０〜ＰＹ（ｑ−１）、ＮＰＹ０〜ＮＰＹ（ｑ−１）（ここでｑは整数）によってデータ用メモリセルアレイ１００５のビット線１００８内の所定の１ビットを選択して選択ビット線とノードＹＤＭとを接続する。このビット線デコーダ回路１０１２は、複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイのビット線の１本を選択する第１のビット線選択回路の一例である。また、ビット線１００９に接続されたＣＭＯＳスイッチ１０１１は、複数の分割メモリセルアレイの各々を構成する補償用メモリセルアレイのビット線の１本を選択する第２のビット線選択回路の一例である。
【０３４４】
ＣＭＯＳスイッチ１０１５〜１０１８はＮチャネルトランジスタ１０１３とＰチャネルトランジスタ１０１４とで構成される。データ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９はＣＭＯＳスイッチ１０１５〜１０１８で構成され、書き込み時には、制御信号ＭＷ／ＮＭＷ、ＤＷ／ＮＤＷでオン／オフ制御して書き込み電圧ノードＷをノードＹＤＭに伝えるかノードＹＤＤへ伝えるかを選択制御し、一方、読み出し時には、制御信号ＭＲ／ＮＭＲ、ＤＲ／ＮＤＲでオン／オフ制御してノードＹＤＭ又はノードＹＤＤを読み出しノードＲへ伝えることを選択制御する。このデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９は、データ入力信号と後述する書き込みデータフラグとに基づいて、複数の分割メモリセルアレイの各々について、第１のビット線選択回路又は第２のビット線選択回路の何れかを選択して動作させることで、書き込みを実行するデータ／補償選択回路の一例である。そのデータ／補償選択回路は、複数の分割メモリセルアレイの各々について、以下の４つのケースのいずれかで書き込みを行う。
【０３４５】
（１）分割メモリセルアレイへのデータ入力信号が第１の抵抗状態（例えば、“０”）の書き込みを指示し、かつ書き込みデータフラグが第１の抵抗状態の書き込み（例えば、“０”データ書き込みモード）を指示する場合、第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行する。
【０３４６】
（２）分割メモリセルアレイへのデータ入力信号が第２の抵抗状態（例えば、“１”）の書き込みを指示し、かつ書き込みデータフラグが第２の抵抗状態の書き込み（例えば、“１”データ書き込みモード）を指示する場合、第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行する。
【０３４７】
（３）分割メモリセルアレイへのデータ入力信号が第１の抵抗状態（例えば、“０”）の書き込みを指示し、かつ書き込みデータフラグが第２の抵抗状態の書き込み（例えば、“１”データ書き込みモード）を指示する場合、第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行する。
【０３４８】
（４）分割メモリセルアレイへのデータ入力信号が第２の抵抗状態（例えば、“１”）の書き込みを指示し、かつ書き込みデータフラグが第１の抵抗状態の書き込み（例えば、“０”データ書き込みモード）を指示する場合、第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行する。
【０３４９】
データ／補償選択制御回路１０２０は書き込みデータ信号と各種制御信号を入力としてデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９を制御する。このデータ／補償選択制御回路１０２０は、上記データ／補償選択回路に対して、データ用メモリセルアレイを選択すべきことを指示するデータ用メモリセルアレイ選択信号を出力するデータ／補償選択制御回路の一例である。
【０３５０】
書き込み用レジスタ１０２１は書き込みデータＷｄ（ｉ）を一定時間格納するレジスタで、図２９や図３０Ａ及び図３０ＢのＤ０〜Ｄ７のそれぞれに該当する。この書き込み用レジスタ１０２１は、書き込みデータに従って、対応する複数の分割メモリセルアレイの各々に対して、第１の抵抗状態又は第２の抵抗状態の何れかの書き込みを指示するデータ入力信号を出力する書き込み用レジスタの一例である。
【０３５１】
センスアンプ１０２２は選択メモリセルの記憶状態を読み出す。
【０３５２】
次に、図３１に示される１Ｄ分メモリアクセス回路１０２３の動作を説明する。
【０３５３】
まず、アクセス対象の所定のメモリセルを選択する為、ビット線１００８、１００９を電圧ＶＰＲにプリチャージしているビット線プリチャージ回路１０１０はＰＲＥ＿Ｙ＝‘Ｈ’を受けてプリチャージをオフする。同時にビット線デコーダ回路１０１２はアドレス入力に従って所定のＣＭＯＳスイッチ１０１１を１つだけオンして、選択ビット線とノードＹＤＭとを接続状態にしておく（このとき、補償用メモリセルアレイ１００６に対応するＣＭＯＳスイッチ１０１１はオン状態である）。
【０３５４】
（i）書き込みビットが“０”で、かつ、“０”書き込みモードの場合
書き込みデータＷｄ（ｉ）として入力された書き込みデータ“０”が書き込み用レジスタ１０２１に格納された状態で“０”書き込みモードによる書き込みが行われる場合、書き込み用レジスタ１０２１からのデータＬＤ（ｉ）は‘Ｌ’を示し、信号ＷＲＩＴＥは書き込みモードを意味する‘Ｈ’状態となり、ＶＢＬ電圧としては低抵抗化電圧ＶＬＲが印加され、信号Ｄ＿ＦＬＡＧは“０”書き込みモードを意味する信号‘Ｌ’を示す。この状態で書き込みパルス信号ＰＵＬＳＥが入力されると、ＷＲＩＴＥ＝‘Ｈ’、ＬＤ（ｉ）＝‘Ｌ’、Ｄ＿ＦＬＡＧ＝‘Ｌ’を受けて、データ／補償選択制御回路１０２０は、ＭＷ＝‘Ｌ→Ｈ’に変化させ、ＮＭＷ＝‘Ｈ→Ｌ’に変化させ、ＤＷ＝‘Ｌ’を維持し、ＮＤＷ＝‘Ｈ’を維持し、ＭＲ＝‘Ｌ’を維持し、ＮＭＲ＝‘Ｈ’を維持し、ＤＲ＝‘Ｌ’を維持し、ＮＤＲ＝‘Ｈ’を維持する様に出力する。その結果、データ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９の４つのＣＭＯＳスイッチ１０１５〜１０１８の内、データ用メモリセルアレイ１００５への書き込みに対応するＣＭＯＳスイッチ１０１５のみがオンする。この時、ノードＶＢＬにおける低抵抗化電圧ＶＬＲがビット線デコーダ回路１０１２を介してデータ用メモリセルアレイ１００５に対応する所定の選択ビット線１００８に印加される。同時にアドレスとＰＵＬＳＥ信号によって所定の１本の選択ワード線１００７の電圧が電圧ＶＰＲから低抵抗化電圧０Ｖに変化し、データ用メモリセルアレイ１００５内の選択メモリセルに対する低抵抗化書き込みによって“０”データが書き込まれる。
【０３５５】
（ii）書き込みビットが“１”で、かつ、“０”書き込みモードの場合
書き込みデータＷｄ（ｉ）として入力された書き込みデータ“１”が書き込み用レジスタ１０２１に格納された状態で“０”書き込みモードによる書き込みが行われる場合、書き込み用レジスタ１０２１からのデータＬＤ（ｉ）は‘Ｈ’を示し、信号ＷＲＩＴＥは書き込みモードを意味する‘Ｈ’状態となり、ＶＢＬ電圧としては低抵抗化電圧ＶＬＲが印加され、信号Ｄ＿ＦＬＡＧは“０”書き込みモードを意味する信号‘Ｌ’を示す。この状態で書き込みパルス信号ＰＵＬＳＥが入力されると、ＷＲＩＴＥ＝‘Ｈ’、ＬＤ（ｉ）＝‘Ｈ’、Ｄ＿ＦＬＡＧ＝‘Ｌ’を受けて、データ／補償選択制御回路１０２０はＭＷ＝‘Ｌ’を維持し、ＮＭＷ＝‘Ｈ’を維持し、ＤＷ＝‘Ｌ→Ｈ’に変化させ、ＮＤＷ＝‘Ｈ→Ｌ’に変化させ、ＭＲ＝‘Ｌ’を維持し、ＮＭＲ＝‘Ｈ’を維持し、ＤＲ＝‘Ｌ’を維持し、ＮＤＲ＝‘Ｈ’を維持する様に出力する。その結果、データ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９の４つのＣＭＯＳスイッチ１０１５〜１０１８の内、補償用メモリセルアレイ１００６への書き込みに対応するＣＭＯＳスイッチ１０１６のみがオンする。この時、ノードＶＢＬにおける低抵抗化電圧ＶＬＲが、ビット線デコーダ回路１０１２と同列のＣＭＯＳスイッチ１０１１を介して、補償用メモリセルアレイ１００６に対応するビット線１００９に印加される。同時にアドレスとＰＵＬＳＥ信号によって所定の１本の選択ワード線１００７の電圧が電圧ＶＰＲから低抵抗化電圧０Ｖに変化し、補償用メモリセルアレイ１００６内の選択メモリセルに対する低抵抗化書き込みが行われる。
【０３５６】
（iii）書き込みビットが“１”で、かつ、“１”書き込みモードの場合
書き込みデータＷｄ（ｉ）として入力された書き込みデータ“１”が書き込み用レジスタ１０２１に格納された状態で“１”書き込みモードによる書き込みが行われる場合、書き込み用レジスタ１０２１からのデータＬＤ（ｉ）は‘Ｈ’を示し、信号ＷＲＩＴＥは書き込みモードを意味する‘Ｈ’状態となり、ＶＢＬ電圧としては高抵抗化電圧０Ｖが印加され、信号Ｄ＿ＦＬＡＧは“１”書き込みモードを意味する信号‘Ｈ’を示す。この状態で書き込みパルス信号ＰＵＬＳＥが入力されると、ＷＲＩＴＥ＝‘Ｈ’、ＬＤ（ｉ）＝‘Ｈ’、Ｄ＿ＦＬＡＧ＝‘Ｈ’を受けて、データ／補償選択制御回路１０２０はＭＷ＝‘Ｌ→Ｈ’に変化させ、ＮＭＷ＝‘Ｈ→Ｌ’に変化させ、ＤＷ＝‘Ｌ’を維持し、ＮＤＷ＝‘Ｈ’を維持し、ＭＲ＝‘Ｌ’を維持し、ＮＭＲ＝‘Ｈ’を維持し、ＤＲ＝‘Ｌ’を維持し、ＮＤＲ＝‘Ｈ’を維持する様に出力する。その結果、データ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９の４つのＣＭＯＳスイッチ１０１５〜１０１８の内、データ用メモリセルアレイ１００５への書き込みに対応するＣＭＯＳスイッチ１０１５のみがオンする。この時、ノードＶＢＬの高抵抗化電圧０Ｖがビット線デコーダ回路１０１２を介してデータ用メモリセルアレイ１００５に対応する所定の選択ビット線１００８に印加される。同時にアドレスとＰＵＬＳＥ信号によって所定の１本の選択ワード線１００７の電圧が電圧ＶＰＲから高抵抗化電圧ＶＨＲに変化し、データ用メモリセルアレイ１００５内の選択メモリセルに対する高抵抗化書き込みによって“１”データが書き込まれる。
【０３５７】
（iv）書き込みビットが“０”で、かつ、“１”書き込みモードの場合
書き込みデータＷｄ（ｉ）として入力された書き込みデータ“０”が書き込み用レジスタ１０２１に格納された状態で“１”書き込みモードによる書き込みが行われる場合、書き込み用レジスタ１０２１からのデータＬＤ（ｉ）は‘Ｌ’を示し、信号ＷＲＩＴＥは書き込みモードを意味する‘Ｈ’状態となり、ＶＢＬ電圧としては高抵抗化電圧０Ｖが印加され、信号Ｄ＿ＦＬＡＧは“１”書き込みモードを意味する信号‘Ｈ’を示す。この状態で書き込みパルス信号ＰＵＬＳＥが入力されると、ＷＲＩＴＥ＝‘Ｈ’、ＬＤ（ｉ）＝‘Ｌ’、Ｄ＿ＦＬＡＧ＝‘Ｈ’を受けて、データ／補償選択制御回路１０２０はＭＷ＝‘Ｌ’を維持し、ＮＭＷ＝‘Ｈ’を維持し、ＤＷ＝‘Ｌ→Ｈ’に変化させ、ＮＤＷ＝‘Ｈ→Ｌ’に変化させ、ＭＲ＝‘Ｌ’を維持し、ＮＭＲ＝‘Ｈ’を維持し、ＤＲ＝‘Ｌ’を維持し、ＮＤＲ＝‘Ｈ’を維持する様に出力する。その結果、データ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９の４つのＣＭＯＳスイッチ１０１５〜１０１８の内、補償用メモリセルアレイ１００６への書き込みに対応するＣＭＯＳスイッチ１０１６のみがオンする。この時、ノードＶＢＬの高抵抗化電圧０Ｖがビット線デコーダ回路１０１２と同列のＣＭＯＳスイッチ１０１１を介して補償用メモリセルアレイ１００６に対応するビット線１００９に印加される。同時にアドレスとＰＵＬＳＥ信号によって所定の１本の選択ワード線１００７の電圧が電圧ＶＰＲから高抵抗化電圧ＶＨＲに変化し、補償用メモリセルアレイ１００６内の選択メモリセルに対する高抵抗化書き込みが行われる。
【０３５８】
一方、読み出し時は、信号ＷＲＩＴＥとして読み出しモードを意味する‘Ｌ’状態がデータ／補償選択制御回路１０２０に入力されると、データ／補償選択制御回路１０２０はＭＷ＝‘Ｌ’を維持し、ＮＭＷ＝‘Ｈ’を維持し、ＤＷ＝‘Ｌ’を維持し、ＮＤＷ＝‘Ｈ’を維持し、ＭＲ＝‘Ｌ→Ｈ’に変化させ、ＮＭＲ＝‘Ｈ→Ｌ’に変化させ、ＤＲ＝‘Ｌ’を維持し、ＮＤＲ＝‘Ｈ’を維持する様に出力する。その結果、データ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９の４つのＣＭＯＳスイッチ１０１５〜１０１８の内、データ用メモリセルアレイ１００５への読み出しに対応するＣＭＯＳスイッチ１０１７のみがオンする。この時、データ用メモリセルアレイ１００５に対応する所定の選択ビット線１００８がビット線デコーダ回路１０１２を介してセンスアンプ１０２２に接続される。更にアドレスによって所定の１本の選択ワード線１００７が電圧ＶＰＲから読み出し電圧０Ｖに変化し、データ用メモリセルアレイ１００５内の選択メモリセルに対して読み出し動作行われ、その選択メモリセルの記憶状態がセンスアンプ１０２２からノードＲｄ（ｉ）に出力される。
【０３５９】
なお、データ用メモリセルアレイ１００５及び補償用メモリセルアレイ１００６内メモリセルを構成する抵抗変化素子は、製造後の初期抵抗状態が１０ＭΩ以上の超高抵抗となっている為、検査段階でデータ用メモリセルアレイ１００５及び補償用メモリセルアレイ１００６共に対して、全てのメモリセルに対して抵抗変化を可能とする状態にさせる（初期化）ためのフォーミング処理を行う必要がある。その様な場合、データ用メモリセルアレイ１００５に対するアクセスや補償用メモリセルアレイ１００６に対するアクセスと言った特定のメモリセルを任意に選択するアクセス動作が必要になる。
【０３６０】
この様な場合の為に、データ／補償選択制御回路１０２０は、データ用メモリセルアレイ１００５のみへアクセスする様に外部から制御させる信号としてＤＣＥＬＬ信号が入力され、補償用メモリセルアレイ１００６のみへアクセスする様に外部から制御させる信号としてＨＣＥＬＬ信号が入力される制御端子を有している。
【０３６１】
つまり、ＤＣＥＬＬ信号が活性化されると入力データとは無関係にデータ用メモリセルアレイ１００５のみが選択され、ＨＣＥＬＬ信号が活性化されると入力データとは無関係に補償用メモリセルアレイ１００６のみが選択される。
【０３６２】
具体的には、ＤＣＥＬＬ信号が活性化されると、書き込み用レジスタ１０２１の出力やＤ＿ＦＬＡＧ信号の状態とは無関係に、データ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９の４つのＣＭＯＳスイッチ１０１５〜１０１８の内、データ用メモリセルアレイ１００５に対応するＣＭＯＳスイッチとして、書き込み時はＣＭＯＳスイッチ１０１５がオンされ、一方、読み出し時はＣＭＯＳスイッチ１０１７がオンされる様にデータ／補償選択制御回路１０２０の出力信号が設定される。つまり、データ／補償選択回路は、データ／補償選択制御回路からデータ用メモリセルアレイ選択信号が出力される間は、書き込みデータ及び書き込み用データフラグとは無関係に、強制的に、データ用メモリセルアレイを選択する。
【０３６３】
また、ＨＣＥＬＬ信号が活性化されると、書き込み用レジスタ１０２１の出力やＤ＿ＦＬＡＧ信号の状態とは無関係に、データ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９の４つのＣＭＯＳスイッチ１０１５〜１０１８の内、補償用メモリセルアレイ１００６に対応するＣＭＯＳスイッチとして、書き込み時はＣＭＯＳスイッチ１０１６がオンされ、一方、読み出し時はＣＭＯＳスイッチ１０１８がオンされる様にデータ／補償選択制御回路１０２０の出力信号が設定される。つまり、データ／補償選択回路は、データ／補償選択制御回路から補償用メモリセルアレイ選択信号が出力される間は、書き込みデータ及び書き込み用データフラグとは無関係に、強制的に、補償用メモリセルアレイを選択する。
【０３６４】
なお、ＤＣＥＬＬ信号やＨＣＥＬＬ信号の活性化はメモリセルのフォーミング以外においても、メモリセルの抵抗値状態を確認する等の各種テスト時に用いることも可能である。
【０３６５】
なお、前記説明においては、補償用メモリセルアレイ１００６に対応するビット線が１本なのでＣＭＯＳスイッチ１０１１が１つの場合について説明したが、補償用メモリセルアレイ１００６に属するビット線が複数の場合はその内の１本のビット線を選択することになるので、前記ＣＭＯＳスイッチ１０１１がビット線を選択するために、ビット線の本数と同数のＣＭＯＳスイッチ１０１１が各ビット線とＹＤＤノード間に構成（ＣＭＯＳスイッチ１０１１を構成するトランジスタのドレインとソース端子が各ビット線とＹＤＤノードに接続）され、ビット線デコーダ回路１０１２と同様な選択機能を有する補償用メモリセルアレイ用ビット線デコーダ回路として機能する構成であっても構わない。
【０３６６】
また、ＣＭＯＳスイッチ１０１５、１０１６とデータ／補償選択制御回路１０２０とで構成される部分にて書き込み機能が実施されるので、これらを一まとめに書き込み回路と称する。
【０３６７】
図３２は図３１のビット線選択切り換え方式による同一ワード線上の多ビット同時書き込みをメモリ構成として具現化するクロスポイント型抵抗変化不揮発性記憶装置１０３６の回路ブロック構成の一例を示す図である。図３２を用いて本回路構成及びその動作を説明する。
【０３６８】
図３２において、メモリセルアレイ１０３４は、複数の分割メモリセルアレイから構成されるメモリセルアレイの一例であり、ここでは、１Ｄ分のデータ用メモリセルアレイ１００５と補償用メモリセルアレイ１００６（つまり、一つの分割メモリセルアレイ）を８Ｄ分ワード線方向に配列したメモリセルアレイで、例えば６４ＷＬ×５２０ＢＬ（データ用メモリセルアレイは６４ＢＬ×８Ｄ、補償用メモリセルアレイは１ＢＬ×８Ｄで、合計５２０ＢＬ）のサイズを有している（本実施例では同時書き込みビット数を８ビットとしているのでアレイ領域を８分割している）。
【０３６９】
ワード線デコーダ／ドライバ２０５は、複数の分割メモリセルアレイに対して、１本のワード線を選択するワード線選択回路の一例であり、ここでは、ワード線ＷＬ０〜ＷＬ（ｎ−１）〔例えばｎ＝６４〕を選択的に駆動する。
【０３７０】
ビット線デコーダ＆プリチャージ回路群１０３３は８Ｄ分のメモリセルアレイ１０３４に合せてビット線デコーダ回路１０１２とＣＭＯＳスイッチ１０１１及びビット線プリチャージ回路１０１０を８組配列した回路群である。このビット線デコーダ＆プリチャージ回路群１０３３は、複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイのビット線の１本を選択する第１のビット線選択回路と、複数の分割メモリセルアレイの各々を構成する補償用メモリセルアレイのビット線の１本を選択する第２のビット線選択回路とを合わせたものに相当する。
【０３７１】
データ／補償選択兼Ｗ／Ｒ選択スイッチ回路群１０３２は８Ｄ分のメモリセルアレイ１０３４に合せてデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９を８個配列した回路群である。このデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路群１０３２は、データ入力信号と前記書き込みデータフラグとに基づいて、複数の分割メモリセルアレイの各々について、第１のビット線選択回路又は第２のビット線選択回路の何れかを選択して動作させることで、書き込みを実行するデータ／補償選択回路の一例である。
【０３７２】
書き込みレジスタ＆データ／補償選択回路群１０３１は８Ｄ分のメモリセルアレイ１０３４に合せて書き込み用レジスタ１０２１とデータ／補償選択制御回路１０２０を８個配列した回路群である。センスアンプ回路群２１２は８Ｄ分のメモリセルアレイ１０３４に合せてセンスアンプ１０２２を８個配列した回路群である。図３１に示された１Ｄ分メモリアクセス回路１０２３は、図３２における１Ｄ分メモリアクセス回路構成そのものであり、このクロスポイント型抵抗変化不揮発性記憶装置１０３６では、ワード線方向に８個配列されている。
【０３７３】
メモリ機能構成ブロック１０３５はワード線デコーダ／ドライバ２０５と、１Ｄ分メモリアクセス回路１０２３を８個配列したメモリアクセス回路群とで構成される。データ入力回路２０７は入力端子Ｄｉｎ（ｉ）〔ｉ＝０〜７〕の入力データを受けてメモリ機能構成ブロック１０３５へデータを出力する８ビットのデータ入力回路である。データ出力回路２１３はメモリ機能構成ブロック１０３５から出力される読み出しデータを受けて一次期間データを保持し、出力端子Ｄｏｕｔ（ｉ）〔ｉ＝０〜７〕へ出力する８ビットのデータ出力回路である。アドレス入力回路２１４は外部からのアドレス信号を入力とし、メモリ機能構成ブロック１０３５へワード線選択用アドレスＡＸとビット線選択用アドレスＡＹとして出力する。制御回路１０２４は外部からのコントロール信号を入力とし、メモリ機能構成ブロック１０３５の動作を制御する制御信号（例えば後の説明で使用するクロック信号ＣＬＫや書き込み用パルス信号ＰＵＬＳＥや各種モードの状態を意味する信号ＭＯＤＥやビット線のプリチャージを制御するＰＲＥ＿Ｙ等）を出力するＣＰＵ等である。
【０３７４】
書き込み／読み出し選択回路１０２６はＭＯＤＥ信号を受けて“０”データ書き込みと“１”データ書き込みの状態を意味する信号ＷＲＩＴＥを書き込みレジスタ＆データ／補償選択回路群１０３１と書き込みデータフラグ発生回路１０２７へ出力する。この書き込み／読み出し選択回路１０２６は、複数の分割メモリセルアレイに対して書き込みモード又は読み出しモードを指示する書き込み信号ＷＲＩＴＥを出力する書き込み／読み出し選択回路の一例である。
【０３７５】
書き込みデータフラグ発生回路１０２７はＷＲＩＴＥ信号とＣＬＫ信号を入力として、書き込みモード時に“０”データ書き込みか“１”データ書き込みかを制御する制御フラグ信号Ｄ＿ＦＬＡＧを書き込みレジスタ＆データ／補償選択回路群１０３１へ出力する。この書き込みデータフラグ発生回路１０２７は、複数の分割メモリセルアレイに対して第１の抵抗状態の書き込み又は第２の抵抗状態の書き込みの何れの動作を同時に行うかを指示する書き込みデータフラグ（Ｄ＿ＦＬＡＧ）を生成する書き込みデータフラグ発生回路の一例である。この書き込みデータフラグ発生回路１０２７は、外部から入力される書き込みを制御する基本クロックを分周して書き込みデータフラグを生成することができる。
【０３７６】
切換回路１０２９はＤ＿ＦＬＡＧ信号によって電圧ＶＨＲと０Ｖとを切り換えて電圧ＶＷＬとして出力する回路であり、具体的には、Ｄ＿ＦＬＡＧ＝‘Ｌ’の時はＶＷＬ＝０Ｖ、Ｄ＿ＦＬＡＧ＝‘Ｈ’の時はＶＷＬ＝ＶＨＲを選択してワード線デコーダ／ドライバ２０５へ供給する。
【０３７７】
切換回路１０３０はＤ＿ＦＬＡＧ信号によって電圧ＶＬＲと０Ｖとを切り換えて電圧ＶＢＬとして出力する回路であり、具体的には、Ｄ＿ＦＬＡＧ＝‘Ｌ’の時はＶＢＬ＝ＶＬＲ、Ｄ＿ＦＬＡＧ＝‘Ｈ’の時はＶＢＬ＝０Ｖを選択してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路群１０３２へ供給する。
【０３７８】
ＨＲ化用電源２１７は電源ＶＤＤや更に高電圧の電源ＶＰＰを基に高抵抗化書き込み用電圧ＶＨＲ（又は電流）を発生する電源であり、その出力は切換回路１０２９に供給される。
【０３７９】
ＬＲ化用電源２１６は電源ＶＤＤや更に高電圧の電源ＶＰＰを基に低抵抗化書き込み用電圧ＶＬＲ（又は電流）を発生する電源であり、その出力は切換回路１０３０に供給される。
【０３８０】
書き込み電圧発生回路１０２５はＨＲ化用電源２１７とＬＲ化用電源２１６と切換回路１０２９と切換回路１０３０とで構成される。この書き込み電圧発生回路１０２５は、複数の分割メモリセルアレイに対して、ワード線選択回路で選択されるワード線を介して、第１の抵抗状態に書き込む場合に第１の電圧又は第１の電流を供給し、第２の抵抗状態に書き込む場合に第２の電圧又は第２の電流を供給する書き込み電圧発生回路の一例である。また、この書き込み電圧発生回路１０２５は、複数の分割メモリセルアレイに対して、第１のビット線選択回路及び第２のビット線選択回路を介して、書き込みのための電圧又は電流を供給する書き込み電圧発生回路、つまり、書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、第１のビット線選択回路及び第２のビット線選択回路を介して、第３の電圧又は第３の電流を、選択されたビット線に供給し、一方、書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、第１のビット線選択回路及び第２のビット線選択回路を介して、第４の電圧又は第４の電流を、選択されたビット線に供給する書き込み電圧発生回路の一例でもある。
【０３８１】
以下、図３２に示されるように構成された、本発明の多ビット同時書き込みを実現するクロスポイント型抵抗変化不揮発性記憶装置１０３６の動作については、図３４以降のシーケンス図を用いて詳細に説明するが、まずその前に、“０”書き込み又は“１”書き込み方向を意味するＤ＿ＦＬＡＧ信号の発生パターンについて図３３Ａ〜図３３Ｃのシーケンス図を用いて説明する。
【０３８２】
図３３Ａは書き込み時におけるＤ＿ＦＬＡＧ信号の変化の一例として、クロック信号ＣＬＫに対して２倍周期でＤ＿ＦＬＡＧ信号が変化する場合のシーケンス図を示す。
【０３８３】
クロック信号ＣＬＫは時間ｔｎ〜ｔ（ｎ＋１）を１周期とする一定周期のクロック信号であり、制御回路１０２４から発生される。アドレスＡＸは例えばＡＸ＝ｉ、つまり、所定のワード線を選択している状態である。アドレスＡＹは時間ｔ０を起点に２クロック毎にＡＹ＝ｊから１アドレスずつインクリメント（時間ｔ２、ｔ４、ｔ６、ｔ８、・・・、ｔｎでインクリメント）、つまり、所定のビット線から１つ隣りのアドレスに順次選択が２クロック毎に移行している状態である。書き込み状態を表わすＷＲＩＴＥ信号は時間ｔ０で書き込みを意味する‘Ｈ’状態に変化する。ＷＲＩＴＥ＝‘Ｈ’に変化した後、書き込みモードを意味するＤ＿ＦＬＡＧ信号が発生され、クロックＣＬＫの１周期単位でＤ＿ＦＬＡＧ＝‘Ｌ’又は‘Ｈ’に設定される。このＤ＿ＦＬＡＧ信号の状態を受けて、書き込み電圧発生回路１０２５はワード線用電源ノードＶＷＬとビット線用電源ノードＶＢＬの電圧を、Ｄ＿ＦＬＡＧ＝‘Ｌ’の時は、それぞれ、低抵抗化書き込みに必要な電圧ＶＷＬ＝ＧＮＤ（＝０Ｖ）、ＶＢＬ＝ＶＬＲに設定供給し、一方、Ｄ＿ＦＬＡＧ＝‘Ｈ’の時は、それぞれ、高抵抗化書き込みに必要な電圧ＶＷＬ＝ＶＨＲ、ＶＢＬ＝ＧＮＤに設定供給する。また、クロックＣＬＫに同期して書き込みパルス信号ＰＵＬＳＥがＣＬＫの毎周期に発生される。ＰＵＬＳＥ＝‘Ｈ’の間、選択メモリセルにＶＷＬ、ＶＢＬ電圧が印加され選択メモリセルに対して所定の書き込み動作が行われる。
【０３８４】
図３３Ｂは書き込み時におけるＤ＿ＦＬＡＧ信号の変化の一例として、クロック信号ＣＬＫに対して４倍周期でＤ＿ＦＬＡＧ信号が変化する場合のシーケンス図を示す。
【０３８５】
クロック信号ＣＬＫは時間ｔｎ〜ｔ（ｎ＋１）を１周期とする一定周期のクロック信号であり、制御回路１０２４から発生される。アドレスＡＸは例えばＡＸ＝ｉ、つまり、所定のワード線を選択している状態である。アドレスＡＹは時間ｔ０を起点に４クロック毎にＡＹ＝ｊから１アドレスずつインクリメント（時間ｔ４、ｔ８、・・・、ｔｎでインクリメント）、つまり、所定のビット線から１つ隣りのアドレスに順次選択が４クロック毎に移行している状態である。書き込み状態を表わすＷＲＩＴＥ信号は時間ｔ０で書き込みを意味する‘Ｈ’状態に変化する。ＷＲＩＴＥ＝‘Ｈ’に変化した後、書き込みモードを意味するＤ＿ＦＬＡＧ信号が発生され、本一例ではクロックＣＬＫの２周期単位でＤ＿ＦＬＡＧ＝‘Ｌ’又は‘Ｈ’に設定される。このＤ＿ＦＬＡＧ信号の状態を受けて、書き込み電圧発生回路１０２５はワード線用電源ノードＶＷＬとビット線用電源ノードＶＢＬの電圧をＤ＿ＦＬＡＧ＝‘Ｌ’の時は、それぞれ、低抵抗化書き込みに必要な電圧ＶＷＬ＝ＧＮＤ（＝０Ｖ）、ＶＢＬ＝ＶＬＲに設定供給し、一方、Ｄ＿ＦＬＡＧ＝‘Ｈ’の時は、それぞれ、高抵抗化書き込みに必要な電圧ＶＷＬ＝ＶＨＲ、ＶＢＬ＝ＧＮＤに設定供給する。また、クロックＣＬＫに同期して書き込みパルス信号ＰＵＬＳＥがＣＬＫの毎周期に発生される。ＰＵＬＳＥ＝‘Ｈ’の間、選択メモリセルにＶＷＬ、ＶＢＬ電圧が印加され各選択メモリセルに対して所定の２回の書き込み動作が行われる。
【０３８６】
また、Ｄ＿ＦＬＡＧ信号はクロック信号ＣＬＫに対する４倍周期よりも更に大きな周期にも対応することが可能で、アドレス変化はＤ＿ＦＬＡＧ信号の変化とは無関係に変化させることができる。
【０３８７】
図３３Ｃは書き込み時におけるＤ＿ＦＬＡＧ信号の変化の一例として、クロック信号ＣＬＫの周期とは無関係にＤ＿ＦＬＡＧ信号が変化するモードである周期レス任意設定モードの場合のシーケンス図を示す。
【０３８８】
クロック信号ＣＬＫは時間ｔｎ〜ｔ（ｎ＋１）を１周期とする一定周期のクロック信号であり、制御回路１０２４から発生される。アドレスＡＸは例えばＡＸ＝ｉ、つまり、所定のワード線を選択している状態である。アドレスＡＹは例えば時間ｔ０を起点に１クロック毎にＡＹ＝ｊから１アドレスずつインクリメント（時間ｔ１、ｔ２、ｔ３、ｔ４、・・・、ｔｎでインクリメント）、つまり、所定のビット線から１つ隣りのアドレスに順次選択が１クロック毎に移行している状態である。書き込み状態を表わすＷＲＩＴＥ信号は時間ｔ０で書き込みを意味する‘Ｈ’状態に変化する。ＷＲＩＴＥ＝‘Ｈ’に変化した後、書き込みモードを意味するＤ＿ＦＬＡＧ信号が発生され、本一例ではクロックＣＬＫの周期とは無関係にＤ＿ＦＬＡＧ＝‘Ｌ’又は‘Ｈ’に設定される。このＤ＿ＦＬＡＧ信号の状態を受けて、書き込み電圧発生回路１０２５はワード線用電源ノードＶＷＬとビット線用電源ノードＶＢＬの電圧をＤ＿ＦＬＡＧ＝‘Ｌ’の時は低抵抗化書き込みに必要な電圧ＶＷＬ＝ＧＮＤ（＝０Ｖ）、ＶＢＬ＝ＶＬＲに設定供給し、Ｄ＿ＦＬＡＧ＝‘Ｈ’の時は、それぞれ、高抵抗化書き込みに必要な電圧ＶＷＬ＝ＶＨＲ、ＶＢＬ＝ＧＮＤに設定供給する。また、クロックＣＬＫに同期して書き込みパルス信号ＰＵＬＳＥがＣＬＫの毎周期に発生され、ＰＵＬＳＥ＝‘Ｈ’の間、選択メモリセルにＶＷＬ、ＶＢＬ電圧が印加され選択メモリセルに対して所定の書き込み動作が行われる。
【０３８９】
また、アドレス変化はＤ＿ＦＬＡＧ信号の変化とは無関係に任意に変化させることができる。
【０３９０】
更に、Ｄ＿ＦＬＡＧ信号変化をクロック信号ＣＬＫに対するＫ倍周期に設定した状態で、Ｄ＿ＦＬＡＧリセット信号ＲＳＴＫＴが書き込みデータフラグ発生回路１０２７に入力されると、その時点からＤ＿ＦＬＡＧ信号の周期変化はリセットさせることができるので、Ｄ＿ＦＬＡＧ信号の‘Ｌ’状態と‘Ｈ’状態の期間は任意に設定することができる。
【０３９１】
つまり、Ｄ＿ＦＬＡＧ信号については、クロック信号ＣＬＫを分周して生成し、所定のｆ倍周期（ｆは整数）に設定することが出来、またＣＬＫとは無関係に‘Ｌ’固定又は‘Ｈ’固定とすることも出来る。
【０３９２】
また、書き込みモードの終了時にＷＲＩＴＥ信号が‘Ｌ’になると、それを受けてＤ＿ＦＬＡＧ信号は‘Ｌ’にリセットされ、その動作（書き込み）を停止する。
【０３９３】
このように、書き込みデータフラグ発生回路１０２７は、外部から入力される書き込みを制御する基本クロックを分周して書き込みデータフラグを生成することができる。そして、書き込みデータフラグ発生回路１０２７は、書き込み信号が書き込みモードを指示したときに、書き込みデータフラグの生成を開始し、書き込み信号の指示が書き込みモードから読み出しモードに変わったときに、書き込みデータフラグの生成を停止する。
【０３９４】
なお、アドレス変化とＤ＿ＦＬＡＧ信号の変化は前記の方法に限定されるものではなく、様々な変化方法が適用されることは言うまでもない。
【０３９５】
次に、本発明の多ビット同時書き込みを実現する図３２のクロスポイント型抵抗変化不揮発性記憶装置１０３６の動作について、図３４以降のシーケンス図を用いて詳細に説明する。
【０３９６】
図３４は、“０”書き込み又は“１”書き込みの方向を意味するＤ＿ＦＬＡＧ信号が２倍周期の場合の書き込みシーケンスを表わした図である。
【０３９７】
図３４において、クロック信号ＣＬＫは時間ｔ０、ｔ３、ｔ６、ｔ９、ｔ１２、・・・をクロックの立ち上がりタイミングとして同一周期で制御回路１０２４から発生している。外部のアドレス信号を受けてアドレス入力回路２１４はアドレスＡＸ＝０を出力し、アドレスＡＹとして、時間ｔ０〜ｔ６ではＡＹ＝０、時間ｔ６〜ｔ１２ではＡＹ＝１を出力している。書き込みモードを意味するＷＲＩＴＥ信号は時間ｔ０で‘Ｌ’→‘Ｈ’に変化して書き込みモード信号として書き込み／読み出し選択回路１０２６から出力される。‘０／１’の書き込み方向を意味するＤ＿ＦＬＡＧ信号はＷＲＩＴＥ＝‘Ｈ’を受けて変化を開始し、時間ｔ０で‘Ｌ’（ＬＲ書き込み）、時間ｔ３で‘Ｈ’（ＨＲ書き込み）、時間ｔ６で‘Ｌ’（ＬＲ書き込み）、時間ｔ９で‘Ｈ’（ＨＲ書き込み）、時間ｔ１２で‘Ｌ’（ＬＲ書き込み）・・・、として、書き込みデータフラグ発生回路１０２７から出力される。外部データ入力Ｄｉｎ（ｉ）〔ｉ＝０〜７〕として、時間ｔ０以前には入力データ“０１０００１０１”が入力され、時間ｔ６以前には入力データ“１１１１００００”が入力され、時間ｔ１２以前には入力データ“００００１１１１”が入力され、そのようなＤｉｎ（ｉ）入力データはデータ入力回路２０７を介して書き込み用レジスタ１０２１に時間ｔ０、ｔ６、ｔ１２、・・・でラッチされ、時間ｔ０からデータ“０１０００１０１”として、時間ｔ６からデータ“１１１１００００”として、時間ｔ１２からデータ“００００１１１１”として出力される。制御回路１０２４は、ＰＵＬＳＥ信号として、書き込みモード期間中に実書き込みを実行する‘Ｈ’パルスを、時間ｔ１〜ｔ２、ｔ４〜ｔ５、ｔ７〜ｔ８、ｔ１０〜ｔ１１、・・・において出力する。
【０３９８】
各Ｄ領域に対応したデータ／補償選択制御回路１０２０は時間ｔ１〜ｔ２のＤ＿ＦＬＡＧ＝‘Ｌ’とＬＤ（ｉ）＝“０１０００１０１”とＰＵＬＳＥ＝‘Ｈ’を受けて、Ｄ（０、２、３、４、６）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態とし、Ｄ（１、５、７）のＤＷを‘Ｈ’に、ＮＤＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１６のみをオン状態とする。また、ＰＵＬＳＥ＝‘Ｈ’となっている時間にプリチャージ信号ＰＲＥ＿Ｙが‘Ｈ’となり、全ビット線のＶＰＲプリチャージがオフする。Ｄ（０、２、３、４、６）についてはＣＭＯＳスイッチ１０１５のオン状態を受けてＶＢＬノードの低抵抗化電圧ＶＬＲが前記ＣＭＯＳスイッチ１０１５を介してＹＤＭに印加され、更にはアドレスＡＹで選択された選択ビット線がＶＰＲからＶＬＲに変化し、同時にアドレスＡＸで選択された選択ワード線がＶＰＲからＧＮＤに変化する。Ｄ（１、５、７）についてはＣＭＯＳスイッチ１０１６のオン状態を受けてＶＢＬノードの低抵抗化電圧ＶＬＲが前記ＣＭＯＳスイッチ１０１６を介してＹＤＤに印加され、補償用メモリセルアレイ１００６のビット線がＶＰＲからＶＬＲに変化し、同時に選択ワード線がＶＰＲからＧＮＤに変化する。これによって、Ｄ０、Ｄ２、Ｄ３、Ｄ４、Ｄ６のデータ用メモリセルアレイ１００５領域の選択メモリセルと、Ｄ１、Ｄ５、Ｄ７の補償用メモリセルアレイ１００６領域の選択メモリセルとに所定の低抵抗化書き込みが実行される。
【０３９９】
各Ｄ領域に対応したデータ／補償選択制御回路１０２０は時間ｔ４〜ｔ５のＤ＿ＦＬＡＧ＝‘Ｈ’とＬＤ（ｉ）＝“０１０００１０１”とＰＵＬＳＥ＝‘Ｈ’を受けて、Ｄ（１、５、７）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態とし、Ｄ（０、２、３、４、６）のＤＷを‘Ｈ’に、ＮＤＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１６のみをオン状態とする。また、ＰＵＬＳＥ＝‘Ｈ’となっている時間にプリチャージ信号ＰＲＥ＿Ｙが‘Ｈ’となり、全ビット線のＶＰＲプリチャージがオフする。Ｄ（１、５、７）についてはＣＭＯＳスイッチ１０１５のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１５を介してＹＤＭに印加され、更にはアドレスＡＹで選択された選択ビット線がＶＰＲからＧＮＤに変化し、同時にアドレスＡＸで選択された選択ワード線はＶＰＲからＶＨＲに変化する。Ｄ（０、２、３、４、６）についてはＣＭＯＳスイッチ１０１６のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１６を介してＹＤＤに印加され、補償用メモリセルアレイ１００６のビット線がＶＰＲからＧＮＤに変化し、同時に選択ワード線はＶＰＲからＶＨＲに変化する。これによって、Ｄ１、Ｄ５、Ｄ７のデータ用メモリセルアレイ１００５領域の選択メモリセルと、Ｄ０、Ｄ２、Ｄ３、Ｄ４、Ｄ６の補償用メモリセルアレイ１００６領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
【０４００】
各Ｄ領域に対応したデータ／補償選択制御回路１０２０は時間ｔ７〜ｔ８のＤ＿ＦＬＡＧ＝‘Ｌ’とＬＤ（ｉ）＝“１１１１００００”とＰＵＬＳＥ＝‘Ｈ’を受けて、Ｄ（４〜７）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態とし、Ｄ（０〜３）のＤＷを‘Ｈ’に、ＮＤＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１６のみをオン状態とする。また、ＰＵＬＳＥ＝‘Ｈ’となっている時間にプリチャージ信号ＰＲＥ＿Ｙが‘Ｈ’となり、全ビット線のＶＰＲプリチャージがオフする。Ｄ（４〜７）についてはＣＭＯＳスイッチ１０１５のオン状態を受けてＶＢＬノードの低抵抗化電圧ＶＬＲが前記ＣＭＯＳスイッチ１０１５を介してＹＤＭに印加され、更にはアドレスＡＹで選択された選択ビット線がＶＰＲからＶＬＲに変化し、同時にアドレスＡＸで選択された選択ワード線はＶＰＲからＧＮＤに変化する。Ｄ（０〜３）についてはＣＭＯＳスイッチ１０１６のオン状態を受けてＶＢＬノードの低抵抗化電圧ＶＬＲが前記ＣＭＯＳスイッチ１０１６を介してＹＤＤに印加され、補償用メモリセルアレイ１００６のビット線がＶＰＲからＶＬＲに変化し、同時に選択ワード線はＶＰＲからＧＮＤに変化する。これによって、Ｄ４〜Ｄ７のデータ用メモリセルアレイ１００５領域の選択メモリセルと、Ｄ０〜Ｄ３の補償用メモリセルアレイ１００６領域の選択メモリセルとに所定の低抵抗化書き込みが実行される。
【０４０１】
各Ｄ領域に対応したデータ／補償選択制御回路１０２０は時間ｔ１０〜ｔ１１のＤ＿ＦＬＡＧ＝‘Ｈ’とＬＤ（ｉ）＝“１１１１００００”とＰＵＬＳＥ＝‘Ｈ’を受けて、Ｄ（０〜３）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態とし、Ｄ（４〜７）のＤＷを‘Ｈ’に、ＮＤＷは‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１６のみをオン状態とする。また、ＰＵＬＳＥ＝‘Ｈ’となっている時間にプリチャージ信号ＰＲＥ＿Ｙが‘Ｈ’となり、全ビット線のＶＰＲプリチャージがオフする。Ｄ（０〜３）についてはＣＭＯＳスイッチ１０１５のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１５を介してＹＤＭに印加され、更にはアドレスＡＹで選択された選択ビット線がＶＰＲからＧＮＤに変化し、同時にアドレスＡＸで選択された選択ワード線はＶＰＲからＶＨＲに変化する。Ｄ（４〜７）についてはＣＭＯＳスイッチ１０１６のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１６を介してＹＤＤに印加され、補償用メモリセルアレイ１００６のビット線がＶＰＲからＧＮＤに変化し、同時に選択ワード線はＶＰＲからＶＨＲに変化する。これによって、Ｄ０〜Ｄ３のデータ用メモリセルアレイ１００５領域の選択メモリセルと、Ｄ４〜Ｄ７の補償用メモリセルアレイ１００６領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
【０４０２】
以上の様に、所定アドレスで選択したメモリセルに対して、１倍周期のＤ＿ＦＬＡＧ信号で各アドレスに対して“０”書き込みと“１”書き込みを交互に実施する中でＤ領域毎に設けたデータ用メモリセルアレイ１００５と補償用メモリセルアレイ１００６をカラム系のデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９で選択する本発明のクロスポイント型抵抗変化不揮発性記憶装置１０３６によって常に８ビット一定の同時書き込みを容易に実現している。つまり、本実施の形態では、書き込み回路は、複数ビットの書き込みデータの書き込みを実行する場合には、常に、複数の分割メモリセルアレイに対して同時に書き込みを実行する。
【０４０３】
以上のように、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置は、（１）極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Ｘ方向に延びたＮ本（Ｎは整数）のワード線とＹ方向に延びたＭ本（Ｍは整数）のビット線との交点のそれぞれに配置されて構成されるデータ用メモリセルアレイと、Ｎ本（Ｎは整数）のワード線とＹ方向に延びた少なくとも１本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるダミーセルが配置されて構成される補償用メモリセルアレイとで構成される、複数の分割メモリセルアレイと、（２）複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイのビット線の１本を選択する第１のビット線選択回路と、（３）複数の分割メモリセルアレイの各々を構成する補償用メモリセルアレイのビット線の１本を選択する第２のビット線選択回路と、（４）外部から入力される複数ビットの書き込みデータと、複数の分割メモリセルアレイに対して第１の抵抗状態の書き込み又は第２の抵抗状態の書き込みの何れの動作を同時に行うかを指示する書き込みデータフラグとに従って、複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイへ第１の抵抗状態又は第２の抵抗状態の書き込みを行う書き込み回路とを備える。
【０４０４】
そして、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置では、書き込み回路が、複数の分割メモリセルアレイの各々について、（１）分割メモリセルアレイへのデータ入力信号が第１の抵抗状態の書き込みを指示し、かつ書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行するステップと、（２）分割メモリセルアレイへのデータ入力信号が第２の抵抗状態の書き込みを指示し、かつ書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、第１のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行するステップと、（３）分割メモリセルアレイへのデータ入力信号が第１の抵抗状態の書き込みを指示し、かつ書き込みデータフラグが第２の抵抗状態の書き込みを指示する場合、第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行するステップと、（４）分割メモリセルアレイへのデータ入力信号が第２の抵抗状態の書き込みを指示し、かつ書き込みデータフラグが第１の抵抗状態の書き込みを指示する場合、第２のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行するステップとを含む書き込み方法が実行される。
【０４０５】
なお、前記書き込みシーケンスでは１つのアドレスで指定した選択メモリセルに対して“０”書き込みの次に“１”書き込みを行う“０‐１”交互書き込みの方法を一例として記載した。
【０４０６】
次に、書き込みシーケンスの別な例として、一旦、データ用メモリセルアレイ１００５領域のメモリセルを全てＬＲ（低抵抗）にした後、入力データに従ってＨＲ（高抵抗）化する方法を図３５と図３６を用いて説明する。なお、クロスポイント型抵抗変化不揮発性記憶装置の構成は図３２と同じである。
【０４０７】
まず、図３５にデータ用メモリセルアレイ１００５領域のメモリセルを全てＬＲ（低抵抗）状態に書き込み設定する書き込みシーケンスを示す。
【０４０８】
図３５において、図３４と異なる部分は、全てのメモリセルを低抵抗（ＬＲ）化するので、アドレスＡＹのインクリメント周期がクロックＣＬＫと同じであること、入力データＤｉｎ（ｉ）が常時“００００００００”であること、Ｄ＿ＦＬＡＧ信号が少なくともｔ０以降で”Ｌ”に固定されること、それによってＤ（０〜７）の全てがデータ用メモリセルアレイ１００５領域の書き込みが実効される様にＤ（０〜７）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力して全てのデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態にしていることである。
【０４０９】
つまり、クロック信号ＣＬＫは時間ｔ０、ｔ３、ｔ６、ｔ９、ｔ１２、・・・をクロックの立ち上がりタイミングとして同一周期で制御回路１０２４から発生している。外部のアドレス信号を受けてアドレス入力回路２１４はアドレスＡＸ＝０を出力し、アドレスＡＹとして、時間ｔ０〜ｔ３ではＡＹ＝０、時間ｔ３〜ｔ６ではＡＹ＝１、時間ｔ６〜ｔ９ではＡＹ＝２、時間ｔ９〜ｔ１２ではＡＹ＝３と、クロックＣＬＫの周期に合せてアドレスをインクリメント出力している。書き込みモードを意味するＷＲＩＴＥ信号は書き込み／読み出し選択回路１０２６から時間ｔ０で‘Ｌ’→‘Ｈ’に変化して出力され、‘０／１’の書き込み方向を意味するＤ＿ＦＬＡＧ信号はＷＲＩＴＥ＝‘Ｈ’を受けて変化を開始し、少なくとも時間ｔ０以降で‘Ｌ’（ＬＲ書き込み）として、書き込みデータフラグ発生回路１０２７から出力される。外部データ入力Ｄｉｎ（ｉ）〔ｉ＝０〜７〕として、時間ｔ０以前には入力データ“００００００００”が入力され、そのようなＤｉｎ（ｉ）入力データはデータ入力回路２０７を介して書き込み用レジスタ１０２１に少なくとも時間ｔ０でラッチされ、時間ｔ０からデータ“００００００００”として出力される。制御回路１０２４は、ＰＵＬＳＥ信号として、書き込みモード期間中に実書き込みを実行する‘Ｈ’パルスを時間ｔ１〜ｔ２、ｔ４〜ｔ５、ｔ７〜ｔ８、ｔ１０〜ｔ１１、・・・において出力する。
【０４１０】
各Ｄ領域に対応したデータ／補償選択制御回路１０２０は時間ｔ０以降のＤ＿ＦＬＡＧ＝‘Ｌ’とＬＤ（ｉ）＝“００００００００”とＰＵＬＳＥ＝‘Ｈ’を受けて、全てのＤ（０〜７）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態とする。また、ＰＵＬＳＥ＝‘Ｈ’となっている時間にプリチャージ信号ＰＲＥ＿Ｙが‘Ｈ’となり、全ビット線のＶＰＲプリチャージがオフする。全てのＤ（０〜７）についてはＣＭＯＳスイッチ１０１５のオン状態を受けてＶＢＬノードの低抵抗化電圧ＶＬＲが前記ＣＭＯＳスイッチ１０１５を介してＹＤＭに印加され、更にはアドレスＡＹで選択された選択ビット線がＶＰＲからＶＬＲに変化し、同時にアドレスＡＸで選択された選択ワード線はＶＰＲからＧＮＤに変化する。これによって、Ｄ０〜Ｄ７全てのデータ用メモリセルアレイ１００５領域の選択メモリセルに対して所定の低抵抗化書き込みが実行される。
【０４１１】
次に、図３６に入力データに従ってデータ用メモリセルアレイ１００５領域の所定のメモリセルをＨＲ（高抵抗）状態に書き込み設定する書き込みシーケンスを示す。
【０４１２】
図３６において、図３４と異なる部分は、入力データに従って所定のメモリセルを高抵抗（ＨＲ）化することのみなので、Ｄ＿ＦＬＡＧ信号が少なくともｔ０以降で”Ｈ”に固定されること、アドレスＡＹのインクリメント周期と入力データＤｉｎ（ｉ）の入力周期がクロックＣＬＫと同じであることである。
【０４１３】
図３６において、クロック信号ＣＬＫは時間ｔ０、ｔ３、ｔ６、ｔ９、ｔ１２、・・・をクロックの立ち上がりタイミングとして同一周期で制御回路１０２４から発生している。外部のアドレス信号を受けてアドレス入力回路２１４はアドレスＡＸ＝０を出力し、アドレスＡＹとしては、時間ｔ０〜ｔ３ではＡＹ＝０、時間ｔ３〜ｔ６ではＡＹ＝１、時間ｔ６〜ｔ９ではＡＹ＝２、時間ｔ９〜ｔ１２ではＡＹ＝３、を出力している。書き込みモードを意味するＷＲＩＴＥ信号は時間ｔ０で‘Ｌ’→‘Ｈ’に変化して書き込み信号として書き込み／読み出し選択回路１０２６から出力され、‘０／１’の書き込み方向を意味するＤ＿ＦＬＡＧ信号はＷＲＩＴＥ＝‘Ｈ’を受けて変化を開始し、時間ｔ０以降で‘Ｈ’（ＨＲ書き込み）として、書き込みデータフラグ発生回路１０２７から出力される。外部データ入力Ｄｉｎ（ｉ）〔ｉ＝０〜７〕として、時間ｔ０以前には入力データ“０１０００１０１”が入力され、時間ｔ３以前には入力データ“１１１１００００”が入力され、時間ｔ６以前には入力データ“００００１１１１”が入力され、時間ｔ９以前には入力データ“００１１００１１”が入力され、時間ｔ１２以前には入力データ“１１００１１００”が入力され、そのようなＤｉｎ（ｉ）入力データはデータ入力回路２０７を介して書き込み用レジスタ１０２１に時間ｔ０、ｔ３、ｔ６、ｔ９、ｔ１２、・・・でラッチされ、時間ｔ０からデータ“０１０００１０１”として、時間ｔ３からデータ“１１１１００００”として、時間ｔ６からデータ“００００１１１１”として、時間ｔ９からデータ“００１１００１１”として、時間ｔ１２からデータ“１１００１１００”として出力される。制御回路１０２４は、ＰＵＬＳＥ信号として、書き込みモード期間中に実書き込みを実行する‘Ｈ’パルスを、時間ｔ１〜ｔ２、ｔ４〜ｔ５、ｔ７〜ｔ８、ｔ１０〜ｔ１１、・・・において出力する。
【０４１４】
各Ｄ領域に対応したデータ／補償選択制御回路１０２０は時間ｔ１〜ｔ２のＤ＿ＦＬＡＧ＝‘Ｈ’とＬＤ（ｉ）＝“０１０００１０１”とＰＵＬＳＥ＝‘Ｈ’を受けて、Ｄ（１、５、７）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態とし、Ｄ（０、２、３、４、６）のＤＷを‘Ｈ’に、ＮＤＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１６のみをオン状態とする。また、ＰＵＬＳＥ＝‘Ｈ’となっている時間にプリチャージ信号ＰＲＥ＿Ｙが‘Ｈ’となり、全ビット線のＶＰＲプリチャージがオフする。Ｄ（１、５、７）についてはＣＭＯＳスイッチ１０１５のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１５を介してＹＤＭに印加され、更にはアドレスＡＹで選択された選択ビット線がＶＰＲからＧＮＤに変化し、同時にアドレスＡＸで選択された選択ワード線はＶＰＲからＶＨＲに変化する。Ｄ（０、２、３、４、６）についてはＣＭＯＳスイッチ１０１６のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１６を介してＹＤＤに印加され、補償用メモリセルアレイ１００６のビット線がＶＰＲからＧＮＤに変化し、同時に選択ワード線はＶＰＲからＶＨＲに変化する。これによって、Ｄ１、Ｄ５、Ｄ７のデータ用メモリセルアレイ１００５領域の選択メモリセルと、Ｄ０、Ｄ２、Ｄ３、Ｄ４、Ｄ６の補償用メモリセルアレイ１００６領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
【０４１５】
各Ｄ領域に対応したデータ／補償選択制御回路１０２０は時間ｔ４〜ｔ５のＤ＿ＦＬＡＧ＝‘Ｈ’とＬＤ（ｉ）＝“１１１１００００”とＰＵＬＳＥ＝‘Ｈ’を受けて、Ｄ（０〜３）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態とし、Ｄ（４〜７）のＤＷを‘Ｈ’に、ＮＤＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１６のみをオン状態とする。また、ＰＵＬＳＥ＝‘Ｈ’となっている時間にプリチャージ信号ＰＲＥ＿Ｙが‘Ｈ’となり、全ビット線のＶＰＲプリチャージがオフする。Ｄ（０〜３）についてはＣＭＯＳスイッチ１０１５のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１５を介してＹＤＭに印加され、更にはアドレスＡＹで選択された選択ビット線がＶＰＲからＧＮＤに変化し、同時にアドレスＡＸで選択された選択ワード線はＶＰＲからＶＨＲに変化する。Ｄ（４〜７）についてはＣＭＯＳスイッチ１０１６のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１６を介してＹＤＤに印加され、補償用メモリセルアレイ１００６のビット線がＶＰＲからＧＮＤに変化し、同時に選択ワード線はＶＰＲからＶＨＲに変化する。これによって、Ｄ０〜Ｄ３のデータ用メモリセルアレイ１００５領域の選択メモリセルと、Ｄ４〜Ｄ７の補償用メモリセルアレイ１００６領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
【０４１６】
各Ｄ領域に対応したデータ／補償選択制御回路１０２０は時間ｔ７〜ｔ８のＤ＿ＦＬＡＧ＝‘Ｈ’とＬＤ（ｉ）＝“００００１１１１”とＰＵＬＳＥ＝‘Ｈ’を受けて、Ｄ（４〜７）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態とし、Ｄ（０〜３）のＤＷを‘Ｈ’に、ＮＤＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１６のみをオン状態とする。また、ＰＵＬＳＥ＝‘Ｈ’となっている時間にプリチャージ信号ＰＲＥ＿Ｙが‘Ｈ’となり、全ビット線のＶＰＲプリチャージがオフする。Ｄ（４〜７）についてはＣＭＯＳスイッチ１０１５のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１５を介してＹＤＭに印加され、更にはアドレスＡＹで選択された選択ビット線がＶＰＲからＧＮＤに変化し、同時にアドレスＡＸで選択された選択ワード線はＶＰＲからＶＨＲに変化する。Ｄ（０〜３）についてはＣＭＯＳスイッチ１０１６のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１６を介してＹＤＤに印加され、補償用メモリセルアレイ１００６のビット線がＶＰＲからＧＮＤに変化し、同時に選択ワード線はＶＰＲからＶＨＲに変化する。これによって、Ｄ４〜Ｄ７のデータ用メモリセルアレイ１００５領域の選択メモリセルと、Ｄ０〜Ｄ３の補償用メモリセルアレイ１００６領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
【０４１７】
各Ｄ領域に対応したデータ／補償選択制御回路１０２０は時間ｔ１０〜ｔ１１のＤ＿ＦＬＡＧ＝‘Ｈ’とＬＤ（ｉ）＝“００１１００１１”とＰＵＬＳＥ＝‘Ｈ’を受けて、Ｄ（２、３、６、７）のＭＷを‘Ｈ’に、ＮＭＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１５のみをオン状態とし、Ｄ（０、１、４、５）のＤＷを‘Ｈ’に、ＮＤＷを‘Ｌ’にして出力してデータ／補償選択兼Ｗ／Ｒ選択スイッチ回路１０１９内のＣＭＯＳスイッチ１０１６のみをオン状態とする。また、ＰＵＬＳＥ＝‘Ｈ’となっている時間にプリチャージ信号ＰＲＥ＿Ｙが‘Ｈ’となり、全ビット線のＶＰＲプリチャージがオフする。Ｄ（２、３、６、７）についてはＣＭＯＳスイッチ１０１５のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１５を介してＹＤＭに印加され、更にはアドレスＡＹで選択された選択ビット線がＶＰＲからＧＮＤに変化し、同時にアドレスＡＸで選択された選択ワード線はＶＰＲからＶＨＲに変化する。Ｄ（０、１、４、５）についてはＣＭＯＳスイッチ１０１６のオン状態を受けてＶＢＬノードの高抵抗化電圧ＧＮＤが前記ＣＭＯＳスイッチ１０１６を介してＹＤＤに印加され、補償用メモリセルアレイ１００６のビット線がＶＰＲからＧＮＤに変化し、同時に選択ワード線はＶＰＲからＶＨＲに変化する。これによって、Ｄ２、Ｄ３、Ｄ６、Ｄ７のデータ用メモリセルアレイ１００５領域の選択メモリセルと、Ｄ０、Ｄ１、Ｄ４、Ｄ５の補償用メモリセルアレイ１００６領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
【０４１８】
以上の手順をまとめると、以下の２段階の書き込み行為によってデータ用メモリセルアレイの全てのメモリセルの書き込みを行うことができる。
【０４１９】
（１）第１段階
データ用メモリセルアレイの全てのメモリセルに対して第１の抵抗状態に書き込みを行う為、書き込み用レジスタは、データ入力信号として、第１の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、書き込みデータフラグ発生回路は、書き込みデータフラグとして、第１の抵抗状態の書き込みを指示する信号に設定して出力し、データ／補償選択回路は、データ入力信号及び書き込みデータフラグに基づいて、データ用メモリセルアレイを選択し、データ用メモリセルアレイの全てのメモリセルに対して順次第１の抵抗状態の書き込みを実施する。
【０４２０】
（２）第２段階
次に、データ用メモリセルアレイの所定のメモリセル（第２の抵抗状態にしたいメモリセル）に対して第２の抵抗状態に書き込みを行う為、書き込み用レジスタは、所定のメモリセルに対応してデータ入力信号を第２の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、書き込みデータフラグ発生回路は、書き込みデータフラグとして、第２の抵抗状態の書き込みを指示する信号に設定して出力し、データ／補償選択回路は、データ入力信号及び書き込みデータフラグに基づいて、所定のメモリセルに対応してデータ用メモリセルアレイを選択し、データ用メモリセルアレイの所定のメモリセルのみに対して順次第２の抵抗状態の書き込みを実施する。
【０４２１】
この様に、入力アドレスと入力データ及びＤ＿ＦＬＡＧ信号を制御することで、任意データの“０‐１”交互書き込みの方法や、全メモリ領域に一旦“０”を書き込んだ後に任意の入力データに従って“１”を書き込むといった方法等、様々な書き込み方法を実施することが可能である。
【０４２２】
また、各Ｄ領域に対応したデータ／補償選択制御回路１０２０のそれぞれに、データ用メモリセルアレイ１００５領域への書き込みを行わない書き込みマスク機能を備えても良い。
【０４２３】
具体例で説明すると、データ用メモリセルアレイ１００５領域への書き込みを禁止するマスク信号ＭＡＳＫ（ｉ）〔図示せず。ｉは入力データ数と同じで各Ｄ領域に対応した０〜７の整数〕をデータ／補償選択制御回路１０２０に別途入力する。そして、データ／補償選択制御回路１０２０は、ＭＡＳＫ（ｉ）＝‘Ｌ’の時は、前記書き込みで説明したのと同様の動作、つまり書き込み用レジスタ１０２１の出力データＬＤ（ｉ）とＤ＿ＦＬＡＧ信号に従って、データ用メモリセルアレイ１００５領域又は補償用メモリセルアレイ１００６領域の選択メモリセルに所定の書き込みを実行し、ＭＡＳＫ（ｉ）＝‘Ｈ’の時は、データ用メモリセルアレイ１００５領域への書き込みは行わない。これにより、ＬＤ（ｉ）とＤ＿ＦＬＡＧ信号の状態とは無関係に、補償用メモリセルアレイ１００６領域の選択メモリセルに対して所定の書き込み動作が実行される。
【０４２４】
従って、書き込みデータに対して、データ用メモリセルアレイ１００５領域への書き込みをビット単位で制御することが可能となり、一般的に行われているビット毎のベリファイ書き込みや先読み書き込み制御といった機能を実現できる。
【０４２５】
なお、本機能を用いれば、所定のデータ用メモリセルアレイ１００５領域に限定して書き込みを行うことも可能となる。
【０４２６】
以上、説明したクロスポイント型抵抗変化不揮発性記憶装置の構成により、各データを書き込むデータ領域のそれぞれに補償セル部を隣接させることで、各データをデータ領域又は補償領域に書き込む制御については、入力する“０”又は“１”のデータ数から補償セル部の書き込みビット数を算出して制御する書き込みビット数制御回路２０９といった演算回路が不要となり、これにより、カラムデコーダ回路による書き込み領域の選択を制御するシンプルな構成で同一ワード線上の多ビット同時書き込み方式を実現することが可能となる。
【０４２７】
以上のように、前記同一ワード線上の多ビット同時書き込み方法及びその方法を実行するクロスポイント型抵抗変化不揮発性記憶装置の構成については、補償用メモリセルアレイ１００６のメモリセルが抵抗変化型の抵抗素子を有するメモリセルであることを前提に説明してきた。しかしながら、書き込まれるべき入力データは全てデータ用メモリセルアレイ１００５に書き込まれ、補償用メモリセルアレイ１００６に対しては同時書き込みビット数を一定とする為の書き込み行為を実行することが目的であるので、補償用メモリセルアレイ１００６の抵抗変化素子の抵抗変化はとりわけ重要ではない。
【０４２８】
一方、先にも記載した様に、データ用メモリセルアレイ１００５及び補償用メモリセルアレイ１００６内メモリセルを構成する抵抗変化素子は、製造後の初期抵抗状態が１０ＭΩ以上の超高抵抗となっている為、検査段階でデータ用メモリセルアレイ／補償用メモリセルアレイ共に全てのメモリセルに対して抵抗変化が可能となるフォーミング処理を行う必要がある。もしデータ用メモリセルアレイ１００５のみに対してフォーミングを行った場合、補償用メモリセルアレイ１００６内メモリセルの状態は超高抵抗状態を維持するので、補償用メモリセルアレイ１００６が無い状態とほとんど同じとなり、正確な多ビット同時書き込みが成立せず、メモリセルの設定抵抗値はデータ用メモリセルアレイ１００５に対する書き込みビット数に依存して大きくばらついてしまう。このことから補償用メモリセルアレイ１００６は少なくともフォーミングを行い、データ用メモリセルアレイ１００５と同程度の抵抗状態にしておく必要がある。
【０４２９】
この様なことから、前記補償用メモリセルアレイ１００６に対して、データ用メモリセルアレイ１００５と同様なフォーミング行為が必要となる抵抗変化が可能なメモリセルを用いることは、検査時の検査時間の増加、とりわけ大容量メモリを作成した場合に顕著な問題となってくる。
【０４３０】
本課題を解決するため、補償用メモリセルアレイ１００６内メモリセルの抵抗変化素子を、フォーミングレスの固定抵抗素子（いわゆる擬似メモリセル）を用いることを検討した。
【０４３１】
また、補償用メモリセルアレイ１００６内メモリセルを擬似メモリセル（ダミーセル）とすることで、書き込み動作が集中することによる補償用メモリセルアレイ１００６内メモリセルへの信頼性に関する懸念も無くなることもその効果として付け加えておく。
【０４３２】
その様な擬似メモリセル構造を考案したので、以下に説明する。
【０４３３】
固定抵抗素子を有する擬似メモリセルの構造について図３７を用いて説明する。
【０４３４】
図３７に固定抵抗素子を有する擬似メモリセル１０３８の断面構成図を示す。
【０４３５】
本擬似メモリセル１０３８は、図２に記載のメモリセル５１に対して、第２の抵抗変化層１２を持たない構成となっている。
【０４３６】
つまり、擬似メモリセル１０３８は、固定抵抗素子１０３７と、電流制御素子２９とが直列接続された構成を有し、１ビットを構成している。
【０４３７】
固定抵抗素子１０３７は、窒化タンタル（ＴａＮ）で構成される下部電極１４の上層にタンタル酸化物層１３ａを積層し、その上層に白金（Ｐｔ）で構成される上部電極１１を積層した構造を有する。
【０４３８】
この構造の場合、擬似メモリセル１０３８は、図２の様な、抵抗変化に必要な酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２を有していないので、抵抗変化は起こらず、タンタル酸化物層１３ａが所定の抵抗値を有する固定抵抗として機能する。
【０４３９】
電流制御素子２９は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、窒素不足型窒化シリコンで構成される電流制御層２２を窒化タンタル（ＴａＮ）等で構成される下部電極２３と上部電極２１とでサンドイッチした構造を有している。双方向に非線形の電流電圧特性とは、所定の電圧範囲では、電流制御素子２９は高抵抗（オフ）状態を示し、所定の電圧範囲より電圧が高い領域及び電圧が低い領域では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子２９は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子２９は低抵抗（オン）状態を示す。
【０４４０】
擬似メモリセル１０３８は、固定抵抗素子１０３７と電流制御素子２９とがビア２７を用いて直列接続されたメモリセルである。ビア２６によって、固定抵抗素子１０３７の上部電極１１と上部配線７０（ワード線に相当）とが接続され、ビア２８によって、電流制御素子２９の下部電極２３と下部配線７１（ビット線に相当）とが接続される。
【０４４１】
更に、固定抵抗素子１０３７の抵抗値については、抵抗変化素子１０の低抵抗値と高抵抗値の間に設定しておくのが好ましい。
【０４４２】
なお、図３７において、電流制御素子２９と抵抗変化素子１０の位置関係は上下逆でもかまわない。
【０４４３】
また、このような固定抵抗素子を持つ擬似メモリセルとしては、図３８に示す、ビア２７を省略した構造を有する擬似メモリセル１０３８ａであっても構わない。
【０４４４】
図３８は本発明の実施の形態に係るクロスポイント型抵抗変化不揮発性記憶装置の補償用メモリセルアレイ１００６を構成する擬似メモリセル１０３８ａの断面構造を示す図である。
【０４４５】
この擬似メモリセル１０３８ａは、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１、タンタル酸化物層１３ａ、白金（Ｐｔ）で構成される第３電極１１を順に積層した構造を有する。擬似メモリセル１０３８ａの下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１と擬似メモリセル１０３８ａの第１電極２３とは第１ビア２８で接続されている。一方、擬似メモリセル１０３８ａの上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０と擬似メモリセル１０３８ａの第３電極１１とは第３ビア２６で接続されている。また、下部配線７１と上部配線７０とは、お互いに交差するように配置されている。
【０４４６】
この構造では、第１電極２３と電流制御層２２と第２電極２１で電流制御素子２９を構成し、第２電極２１とタンタル酸化物層１３ａと第３電極１１で固定抵抗素子１０３７を構成している。つまり、補償用メモリセルアレイを構成するダミーセルは、極性の異なる電圧が印加されることで第１の抵抗状態及び第２の抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子とその抵抗変化素子に直列に接続された、非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルで構成するだけでなく、固定抵抗素子とその固定抵抗素子に直列に接続された電流制御素子とで構成してもよい。
【０４４７】
図３９は、固定抵抗素子１０３７の構造と対応した接続関係を示す回路図、つまり、擬似メモリセル１０３８及び１０３８ａに対応する等価回路図を示している。
【０４４８】
この様な擬似メモリセルを前記補償用メモリセルアレイ１００６のメモリセルに適用することで、フォーミング時間が短縮可能で、信頼性向上が見込まれるクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
【０４４９】
（実施の形態５）《具体周辺回路の他の構成例（補償用メモリセルアレイの抵抗レスメモリ方式）》
補償用メモリセルアレイ１００６内メモリセルに対する第２の擬似メモリセル（ダミーセル）の構造としては、抵抗素子の無い構造も考えられる。この様な抵抗レスの第２の擬似メモリセル７５１の構造について、図４０の断面構成図を用いて詳細に説明する。
【０４５０】
図４０において、擬似メモリセル７５１は、電流制御素子２９のみで構成された構造を有している。
【０４５１】
電流制御素子２９は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、窒素不足型窒化シリコンで構成される電流制御層２２を窒化タンタル（ＴａＮ）等で構成される下部電極２３と上部電極２１とでサンドイッチした構造を有している。
【０４５２】
擬似メモリセル７５１は、電流制御素子２９のみがビア２７を用いて接続されたメモリセルである。ビア７２６によって、ビア２７の上部と上部配線７０（ワード線に相当）とが接続され、ビア２８によって、電流制御素子２９の下部電極２３と下部配線７１（ビット線に相当）とが接続される。
【０４５３】
また、このような抵抗素子を持たない擬似メモリセルとしては、図４１に示す、ビア２７を省略した構造を有する擬似メモリセル７５１ａであっても構わない。
【０４５４】
図４１は本発明の実施の形態に係るクロスポイント型抵抗変化不揮発性記憶装置の補償用メモリセルアレイ１００６を構成する擬似メモリセル７５１ａの断面構造を示す図である。
【０４５５】
この擬似メモリセル７５１ａは、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１を順に積層した構造を有する。擬似メモリセル７５１ａの下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１と擬似メモリセル７５１ａの第１電極２３とは第１ビア２８で接続されている。一方、擬似メモリセル７５１ａの上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０と擬似メモリセル７５１ａの第２電極２１とは第２ビア７２６で接続されている。また、下部配線７１と上部配線７０とは、お互いに交差するように配置されている。
【０４５６】
この構造では、第１電極２３と電流制御層２２と第２電極２１で電流制御素子２９を構成している。
【０４５７】
図４２は、電流制御素子２９の構造と対応した接続関係を示す回路図、つまり、擬似メモリセル７５１及び７５１ａに対応する等価回路図を示している。
【０４５８】
この様な擬似メモリセルを前記補償用メモリセルアレイ１００６のメモリセルに適用することで、フォーミング時間が短縮可能で、信頼性向上が見込まれるクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備える補償用メモリセルアレイを構成するダミーセルとしては、Ｎ本（Ｎは整数）のワード線とＹ方向に延びた少なくとも１本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるものであれば、必ずしも抵抗素子を有する必要はない。
【０４５９】
この様な構成例及びその動作によって多ビット同時読み出しメモリシステムを実現し、非選択メモリセルを介する漏れ電流の少ない安定的な書き込みや検査時間の短縮が可能なクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
【０４６０】
以上説明したように、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置は、書き込み動作時、１本の選択ワード線に繋がる多数の選択メモリセルに対して同時に書き込みを行う簡便な動作方式によって、非選択メモリセルを介する漏れ電流を削減し、選択ビット線供給電流に対する選択メモリセル電流の割合が高い、すなわち高効率な書き込みを実現する。つまり、安定書き込みのための補償用メモリセルアレイを用いた書き込みビット数の一定化と、データ用メモリセルアレイと補償用メモリセルアレイの書き込み動作の振り分けをカラム系選択回路で実施する簡便な方式で、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置は、書き込みビット数の一定化が実現可能である。加えて、長方ビット形状のメモリセルアレイに対して最適なビット数で多ビット同時書き込み行うことで非選択メモリセルのディスターブ影響を最小限に抑える事が実現し、更には、チップ面積を小さくすることが可能で、補償用メモリセルアレイ内のメモリセルを抵抗変化不要な擬似メモリセルとすることにより、フォーミングレスで検査時間の短縮が可能な、クロスポイント型抵抗変化不揮発性記憶装置が実現される。
【０４６１】
また、読み出しにおいては、書き込み時と同様の１本の選択ワード線に繋がる多数の選択メモリセルに対して同時に読み出しを行う簡便な動作方式によって、非選択メモリセルを介する漏れ電流を削減し、より安定的な読み出しが可能な不揮発性記憶装置を提供することができるので、低コストで安定的なメモリセル書き込み及び読み出し特性を有する不揮発性記憶装置が実現される。
【０４６２】
以上、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置、その書き込み方法及びその読み出し方法について、実施の形態１〜５に基づいて説明したが、本発明は、このような実施の形態に限定されない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態における構成要素及び特徴箇所を任意に組み合わせて得られる形態も本発明に含まれる。
【０４６３】
例えば、上記実施の形態では、メモリセルアレイの行方向の配線をワード線、センスアンプに接続される列方向の配線をビット線と呼んだが、それぞれ、行配線、列配線等の別の名称で呼ばれる配線であってもよいし、行方向と列方向とが入れ替わったレイアウトであってもよい。要するに、メモリセルアレイにおいて、行方向又は列方向における一つの配線に接続された複数のメモリセルに対して同時に書き込み又は読み出しを行う手法であれば、本発明に含まれる。
【産業上の利用可能性】
【０４６４】
本発明は、クロスポイント型抵抗変化不揮発性記憶装置として、データ用メモリセルアレイと補償用メモリセルアレイの書き込み動作の振り分けをカラム系選択回路で実施する簡便な方式で、非選択メモリセルを介する漏れ電流を削減し、より安定的な読み出しが可能なクロスポイント型抵抗変化不揮発性記憶装置として、例えば、低消費電力が要求される携帯型電子機器の不揮発性メモリとして、有用である。
【符号の説明】
【０４６５】
１  （クロスポイント）メモリセルアレイ
１０  抵抗変化素子
１１  上部電極（第３電極）
１２  第２の抵抗変化層
１３  第１の抵抗変化層
１３ａ  タンタル酸化物層
１４  下部電極
２１  上部電極（第２電極）
２２  電流制御層
２３  下部電極（第１電極）
２４  ワード線
２５  ビット線
２６〜２８  ビア
２９  電流制御素子
３０、１２６、２６０〜２６７  選択メモリセル
５１、５１ａ  メモリセル
５２、５２ａ〜５２ｂ  ワード線
５３、５３ａ〜５３ｃ  ビット線
７０  上部配線
７１  下部配線
９７  センス電源
１９０  第１非選択メモリセル群
１９１  第２非選択メモリセル群
１９２  第３非選択メモリセル群
１９３  第１非選択メモリセル
１９４  第２非選択メモリセル
１９５  第３非選択メモリセル
１９７、２００〜２０ｓ  書き込み電源
２０１  メモリ機能構成ブロック
２０３  メモリセルアレイ（データセル部）
２０４  ブロック
２０５  ワード線デコーダ／ドライバ
２０６  ビット線デコーダ
２０７  データ入力回路
２０８  データラッチ回路
２０９  書き込みビット数制御回路
２１０  書き込み回路
２１０ａ〜２１０ｈ  書き込み用定電流源
２１１  補償書き込み回路
２１２  センスアンプ（センスアンプ回路群）
２１３  データ出力回路
２１４  アドレス入力回路
２１５  制御回路
２１６  ＬＲ化用電源
２１７  ＨＲ化用電源
２１８  書き込み用電源
２５０、３００〜３０２  メモリセルアレイ
２５１  データセル部
２５２  補償セル部
７５１、７５１ａ、１０３８、１０３８ａ  擬似メモリセル
９３０〜９３７  第１０〜第１７非選択メモリセル
９６０〜９６７  電流検知回路
１００１ａ〜１００１ｈ  分割メモリセルアレイ
１００２ａ〜１００２ｈ  データ用メモリセルアレイ
１００３ａ〜１００３ｈ  補償用メモリセルアレイ
１００４ａ〜１００４ｈ  選択メモリセル
１００５  データ用メモリセルアレイ
１００６  補償用メモリセルアレイ
１００７  ワード線
１００８、１００９  ビット線
１０１０  ビット線プリチャージ回路
１０１１、１０１５〜１０１８  ＣＭＯＳスイッチ
１０１２  ビット線デコーダ回路
１０１３  Ｎチャネルトランジスタ
１０１４  Ｐチャネルトランジスタ
１０１９  データ／補償選択兼Ｗ／Ｒ選択スイッチ回路
１０２０  データ／補償選択制御回路
１０２１  書き込み用レジスタ
１０２３  １Ｄ分メモリアクセス回路
１０２４  制御回路
１０２５  書き込み電圧発生回路
１０２６  書き込み／読み出し選択回路
１０２７  書き込みデータフラグ発生回路
１０２９、１０３０  切換回路
１０３１  書き込みレジスタ＆データ／補償選択回路群
１０３２  データ／補償選択兼Ｗ／Ｒ選択スイッチ回路群
１０３３  ビット線デコーダ＆プリチャージ回路群
１０３５  メモリ機能構成ブロック
１０３６、２０００  クロスポイント型抵抗変化不揮発性記憶装置
１０３７  固定抵抗素子
１５００、１５０５  第１のメモリセル群
１５０１、１５０６  第２のメモリセル群
１５０２、１５０７  ワード線用書き込み回路
１５０３、１５０８  第１のビット線用書き込み回路
１５０４、１５０９  第２のビット線用書き込み回路
１５１０  第１の選択メモリセル
１５１１  第２の選択メモリセル群
【図１Ａ】
2013035327.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2013035327.tif 000019
【図１７Ａ】
2013035327.tif 000020
【図１７Ｂ】
2013035327.tif 000021
【図１８】
2013035327.tif 000022
【図１９】
2013035327.tif 000023
【図２０Ａ】
2013035327.tif 000024
【図２０Ｂ】
2013035327.tif 000025
【図２０Ｃ】
2013035327.tif 000026
【図２１】
2013035327.tif 000027
【図２２Ａ】
2013035327.tif 000028
【図２２Ｂ】
2013035327.tif 000029
【図２３】
2013035327.tif 000030
【図２４】
2013035327.tif 000031
【図２５】
2013035327.tif 000032
【図２６】
2013035327.tif 000033
【図２７】
2013035327.tif 000034
【図２８】
2013035327.tif 000035
【図２９】
2013035327.tif 000036
【図３０Ａ】
2013035327.tif 000037
【図３０Ｂ】
2013035327.tif 000038
【図３１】
2013035327.tif 000039
【図３２】
2013035327.tif 000040
【図３３Ａ】
2013035327.tif 000041
【図３３Ｂ】
2013035327.tif 000042
【図３３Ｃ】
2013035327.tif 000043
【図３４】
2013035327.tif 000044
【図３５】
2013035327.tif 000045
【図３６】
2013035327.tif 000046
【図３７】
2013035327.tif 000047
【図３８】
2013035327.tif 000048
【図３９】
2013035327.tif 000049
【図４０】
2013035327.tif 000050
【図４１】
2013035327.tif 000051
【図４２】
2013035327.tif 000052
【国際調査報告】
2013035327.tif 000053
2013035327.tif 000054