(57)【要約】  差動電圧配線(W101a)は、差動トランジスタ(T101a,T101a,…)のうち使用するトランジスタのゲート電極を入力電圧(Vinn)を受ける入力ノードに電気的に接続し、差動電圧配線(W101b)は、差動トランジスタ(T101b,T101b,…)のうち使用するトランジスタのゲート電極を入力電圧(Vinp)を受ける入力ノードに電気的に接続する。バイアス電圧配線(W102)は、電流源トランジスタ(T102,T102,…)のうち使用するトランジスタのゲート電極をバイアス電圧(VBN)を受けるバイアスノードに電気的に接続し、バイアス電圧配線(W103)は、負荷トランジスタ(T103a,T103a,…,T103b,T103b,…)のうち使用するトランジスタのゲート電極をバイアス電圧(VBP)を受けるバイアスノードに電気的に接続する。
2009078112.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力電圧からなる差動電圧を電流対に変換するための差動部と、前記差動部に供給される電流量を調整するための電流調整部と、前記差動部からの電流対を受けるための能動負荷部とを含む素子形成層と、
前記素子形成層の上部に形成され、第１および第２の差動電圧配線と、第１および第２のバイアス電圧配線と含む配線層とを備え、
前記差動部は、それぞれが第１の極性を有する複数の第１および第２の差動トランジスタを含み、
前記電流調整部は、それぞれが前記第１の極性を有する複数の電流源トランジスタを含み、
前記能動負荷部は、それぞれが前記第１の極性に対して逆極性である第２の極性を有する複数の第１および第２の負荷トランジスタを含み、
前記第１の差動電圧配線は、前記複数の第１の差動トランジスタのうち使用するトランジスタのゲート電極を前記第１の入力電圧を受ける第１の入力ノードに電気的に接続し、
前記第２の差動電圧配線は、前記複数の第２の差動トランジスタのうち使用するトランジスタのゲート電極を前記第２の入力電圧を受ける第２の入力ノードに電気的に接続し、
前記第１のバイアス電圧配線は、前記複数の電流源トランジスタのうち使用するトランジスタのゲート電極を、前記第１の極性を有するトランジスタをオン状態にするための第１のバイアス電圧を受ける第１のバイアスノードに電気的に接続し、
前記第２のバイアス電圧配線は、前記複数の第１および第２の負荷トランジスタのうち使用するトランジスタのゲート電極を、前記第２の極性を有するトランジスタをオン状態にするための第２のバイアス電圧を受ける第２のバイアスノードに電気的に接続する
ことを特徴とする演算増幅器。
【請求項２】
請求項１において、
前記配線層は、
前記複数の第１および第２の差動トランジスタ，前記複数の電流源トランジスタのうち使用しないトランジスタのゲート電極を、前記第１の極性を有するトランジスタをオフ状態にするための第１のオフ電圧を受ける第１のオフ電圧ノードに電気的に接続する第１のオフ電圧配線と、
前記複数の第１および第２の負荷トランジスタのうち使用しないトランジスタのゲート電極を、前記第２の極性を有するトランジスタをオフ状態にするための第２のオフ電圧を受ける第２のオフ電圧ノードに電気的に接続する第２のオフ電圧配線とをさらに含む
ことを特徴とする演算増幅器。
【請求項３】
請求項２において、
前記配線層は、
前記複数の第１の負荷トランジスタのうち使用するトランジスタのドレイン電極および前記複数の第１の差動トランジスタのうち使用するトランジスタのドレイン電極を第１の出力ノードに電気的に接続する第１の出力配線と、
前記複数の第２の負荷トランジスタのうち使用するトランジスタのドレイン電極および前記複数の第２の差動トランジスタのうち使用するトランジスタのドレイン電極を第２の出力ノードに電気的に接続する第２の出力配線と、
前記複数の電流源トランジスタのうち使用するトランジスタのドレイン電極を前記複数の第１および第２の差動トランジスタのうち使用するトランジスタのソース電極に電気的に接続する中間配線とをさらに含む
ことを特徴とする演算増幅器。
【請求項４】
請求項３において、
前記配線層は、
前記複数の第１および第２の差動トランジスタのうち使用しないトランジスタのソース電極およびドレイン電極および前記複数の電流源トランジスタのうち使用しないトランジスタのドレイン電極を、前記第１のオフ電圧ノードに電気的に接続する第１の補助配線と、
前記複数の第１および第２の負荷トランジスタのうち使用しないトランジスタのドレイン電極を、前記第２のオフ電圧ノードに電気的に接続する第２の補助配線とをさらに含む
ことを特徴とする演算増幅器。
【請求項５】
請求項２において、
前記第１の差動電圧配線は、前記複数の第１の差動トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第２の差動電圧配線は、前記複数の第２の差動トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第１のバイアス電圧配線は、前記複数の電流源トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第２のバイアス電圧配線は、前記複数の第１および第２の負荷トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第１のオフ電圧配線は、前記複数の第１および第２の差動トランジスタのそれぞれのゲート電極とオーバーラップするとともに前記複数の電流源トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第２のオフ電圧配線は、前記複数の第１および第２の負荷トランジスタのそれぞれのゲート電極とオーバーラップする
ことを特徴とする演算増幅器。
【請求項６】
請求項４において、
前記第１の出力配線は、前記複数の第１の差動トランジスタのそれぞれのドレイン電極とオーバーラップするとともに前記複数の第１の負荷トランジスタのそれぞれのドレイン電極とオーバーラップし、
前記第２の出力配線は、前記複数の第２の差動トランジスタのそれぞれのドレイン電極とオーバーラップするとともに前記複数の第２の負荷トランジスタのそれぞれのドレイン電極とオーバーラップし、
前記中間配線は、前記複数の第１および第２の差動トランジスタのそれぞれのソース電極とオーバーラップするとともに前記複数の電流源トランジスタのそれぞれのドレイン電極とオーバーラップし、
前記第１の補助配線は、前記複数の第１および第２の差動トランジスタのそれぞれのドレイン電極およびソース電極とオーバーラップするとともに前記複数の電流源トランジスタのそれぞれのソース電極とオーバーラップし、
前記第２の補助配線は、前記複数の第１および第２の負荷トランジスタのそれぞれのドレイン電極とオーバーラップする
ことを特徴とする演算増幅器。
【請求項７】
請求項１において、
前記複数の第１の差動トランジスタのそれぞれは、他の第１の差動トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なり、
前記複数の第２の差動トランジスタのそれぞれは、他の第２の差動トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なり、
前記複数の電流源トランジスタのそれぞれは、他の電流源トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なり、
前記複数の第１の負荷トランジスタのそれぞれは、他の第１の負荷トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なり、
前記複数の第２の負荷トランジスタのそれぞれは、他の第２の負荷トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なる
ことを特徴とする演算増幅器。
【請求項８】
請求項１において、
前記複数の第１の差動トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化され、
前記複数の第２の差動トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化され、
前記複数の電流源トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化され、
前記複数の第１の負荷トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化され、
前記複数の第２の負荷トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化される
ことを特徴とする演算増幅器。
【請求項９】
それぞれが請求項１〜８のいずれか１項に記載の演算増幅器を含む複数の変換ステージを備えるパイプライン型ＡＤ変換器であって、
前記複数の変換ステージの各々は、
前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、
前記入力差動電圧をサンプリングする容量部と、前記容量部によってサンプリングされた入力差動電圧と前記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する前記演算増幅器とを有する電荷演算回路とを含み、
前記複数の変換ステージのそれぞれに含まれる演算増幅器の素子形成層は、他の演算増幅器と同一の構成を有し、当該演算増幅器の配線層は、他の演算増幅器とは異なる構成を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１０】
第１および第２の入力電圧からなる差動電圧を電流対に変換する差動部と、
前記差動部に供給される電流量を調整する電流調整部と、
前記差動部からの電流対を受ける能動負荷部とを備え、
前記差動部は、
それぞれが第１の極性を有する複数の第１および第２の差動トランジスタと、
前記複数の第１の差動トランジスタのそれぞれのゲート電極を、前記第１の入力電圧を受ける第１の入力ノードおよび前記第１の極性を有するトランジスタをオフ状態にするための第１のオフ電圧を受ける第１のオフ電圧ノードのいずれか一方に接続する第１の切換部と、
前記複数の第２の差動トランジスタのそれぞれのゲート電極を、前記第２の入力電圧を受ける第２の入力ノードおよび前記第１のオフ電圧ノードのいずれか一方に接続する第２の切換部とを含み、
前記電流調整部は、
それぞれが前記第１の極性を有する複数の電流源トランジスタと、
前記複数の電流源トランジスタのそれぞれのゲート電極を、前記第１の極性を有するトランジスタをオン状態にするための第１のバイアス電圧を受ける第１のバイアスノードおよび前記第１のオフ電圧ノードのいずれか一方に接続する第３の切換部とを含み、
前記能動負荷部は、
それぞれが前記第１の極性に対して逆極性である第２の極性を有する複数の第１および第２の負荷トランジスタと、
前記複数の第１および第２の負荷トランジスタのそれぞれのゲート電極を、前記第２の極性を有するトランジスタをオン状態にするための第２のバイアス電圧を受ける第２のバイアスノードおよび前記第２の極性を有するトランジスタをオフ状態にするための第２のオフ電圧を受ける第２のオフ電圧ノードのいずれか一方に接続する第４の切換部とを含む
ことを特徴とする演算増幅器。
【請求項１１】
それぞれが請求項１０に記載の演算増幅器を含む複数の変換ステージを備えるパイプライン型ＡＤ変換器であって、
前記複数の変換ステージの各々は、
前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、
前記入力差動電圧をサンプリングする容量部と、前記容量部によってサンプリングされた入力差動電圧と前記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する前記演算増幅器とを有する電荷演算回路とを含み、
前記複数の変換ステージのそれぞれに含まれる演算増幅器は、他の演算増幅器と同一の構成を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１２】
複数の変換ステージを備えるパイプライン型ＡＤ変換器であって、
前記複数の変換ステージの各々は、
前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、
前記入力差動電圧をサンプリングする容量部と、前記容量部によってサンプリングされた入力差動電圧と前記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する差動増幅部とを有する電荷演算回路とを含み、
前記差動増幅部は、互いに同一の構成を有する複数の演算増幅器を含む
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１３】
請求項１２において、
前記複数の変換ステージの各々は、
前記複数の演算増幅器のそれぞれの入力端子対を当該演算増幅器をオフ状態にするためのオフ電圧を受けるオフ電圧ノードおよび前記容量部のいずれか一方に接続する入力切換回路と、
前記複数の演算増幅器のそれぞれの出力端子対と当該変換ステージの出力電圧を出力するための出力ノード対との接続を切り換える出力切換回路とをさらに含む
ことを特徴とするパイプライン型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器およびそれを備えたパイプライン型ＡＤ変換器に関し、さらに詳しくは、演算増幅器の回路性能を任意に変更する技術に関する。
【背景技術】
【０００２】
従来より、入力電圧を増幅して出力するために、演算増幅器が様々な技術分野で利用されており、例えば、パイプライン型ＡＤ変換器に利用されている。パイプライン型ＡＤ変換器は、それぞれがアナログ・デジタル変換回路，デジタル・アナログ変換回路，容量素子，演算増幅器等を含む複数の変換ステージを備え、それぞれの変換ステージにおいてアナログ・デジタル変換および残差電圧の増幅出力が順次実行されることで、アナログ信号がデジタル信号に１ビットずつ変換される。このようなパイプライン型ＡＤ変換器は、映像用途や通信用途で利用されることが多い。【０００３】
図１４は、一般的な演算増幅器の回路図である。図９に示された演算増幅器は、入力電圧Ｖｉｎｐ，Ｖｉｎｎからなる入力差動電圧を増幅し、出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎからなる出力差動電圧として出力する。差動トランジスタＴ９０１ａ，Ｔ９０１ｂのゲートには、それぞれ、入力電圧Ｖｉｎｐ，Ｖｉｎｎが供給される。電流源トランジスタＴ９０２のゲートには、バイアス電圧ＶＢＮが供給され、負荷トランジスタＴ９０３ａ，Ｔ９０３ｂのそれぞれのゲート電極には、バイアス電圧ＶＢＰが供給される。【０００４】
図１５は、図１４に示した演算増幅器のレイアウトパターン図である。差動トランジスタＴ９０１ａ，Ｔ９０１ｂのゲート電極は、それぞれ、配線Ｗ９０１ａ，Ｗ９０１ｂを介して、入力電圧Ｖｉｎｐを受ける入力ノード，入力電圧Ｖｉｎｎを受ける入力ノードに電気的に接続される。電流源トランジスタＴ９０２のゲート電極は、配線Ｗ９０２を介して、バイアス電圧ＶＢＮを受けるバイアスノードに接続される。負荷トランジスタＴ９０３ａ，Ｔ９０３ｂのゲート電極は、それぞれ、配線Ｗ９０３を介して、バイアス電圧ＶＢＰを受けるバイアスノードに接続される。【０００５】
演算増幅器は、演算増幅器の回路性能（例えば、電流駆動能力）が所望の性能になるように、種々の設計工程（デバイス配置工程，配線接続工程，ルール検証工程等）を経て設計される。デバイス配置工程では、演算増幅器を構成する素子（トランジスタ等）の配置が決定され、素子の配置がレイアウトパターンに記述される。配線接続工程では、素子間を接続するための配線がレイアウトパターンに記述される。ルール検証工程では、レイアウトパターンに従って演算増幅回路を正常に製造できるのか（レイアウトパターンが種々のデザインルールを違反していないのか）が検証される。【０００６】
なお、パイプライン型ＡＤ変換器のレイアウト作成方法は、特開２００２−２２３１６５号公報（特許文献１）等に開示されている。
【特許文献１】特開２００２−２２３１６５号公報（第１１頁、第７、８図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来では、演算増幅器の回路性能を変更するためには、素子の配置から設計し直す必要があるので、演算増幅器の設計変更に要する設計工数が多く、演算増幅器が提供されるまでに要する期間（ＴＡＴ：Turn Around Time）が長かった。【０００８】
特に、近年、映像分野や通信分野では分解能の高精度化（具体的には、８ビット以上の分解能）が要求されており、パイプラインＡＤ変換器は、分解能の高精度化を実現するために、多くの変換ステージを備えている。また、パイプライン型ＡＤ変換器では変換ステージ毎に要求される回路性能が異なるので、変換ステージのそれぞれに含まれる演算増幅器を個別に設計する必要がある。そのため、パイプラインＡＤ変換器の設計工数が非常に多く、パイプラインＡＤ変換器の設計に多くの時間を費やしていた。【０００９】
そこで、この発明は、従来よりも回路性能を変更するための設計工数が少ない演算増幅器，パイプライン型ＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の１つの局面に従うと、演算増幅器は、第および第２の入力電圧からなる差動電圧を電流対に変換するための差動部と、上記差動部に供給される電流量を調整するための電流調整部と、上記差動部からの電流対を受けるための能動負荷部とを含む素子形成層と、上記素子形成層の上部に形成され、第１および第２の差動電圧配線と、第１および第２のバイアス電圧配線と含む配線層とを備え、上記差動部は、それぞれが第１の極性を有する複数の第１および第２の差動トランジスタを含み、上記電流調整部は、それぞれが上記第１の極性を有する複数の電流源トランジスタを含み、上記能動負荷部は、それぞれが上記第１の極性に対して逆極性である第２の極性を有する複数の第１および第２の負荷トランジスタを含み、上記第１の差動電圧配線は、上記複数の第１の差動トランジスタのうち使用するトランジスタのゲート電極を上記第１の入力電圧を受ける第１の入力ノードに電気的に接続し、上記第２の差動電圧配線は、上記複数の第２の差動トランジスタのうち使用するトランジスタのゲート電極を上記第２の入力電圧を受ける第２の入力ノードに電気的に接続し、上記第１のバイアス電圧配線は、上記複数の電流源トランジスタのうち使用するトランジスタのゲート電極を、上記第１の極性を有するトランジスタをオン状態にするための第１のバイアス電圧を受ける第１のバイアスノードに電気的に接続し、上記第２のバイアス電圧配線は、上記複数の第１および第２の負荷トランジスタのうち使用するトランジスタのゲート電極を、上記第２の極性を有するトランジスタをオン状態にするための第２のバイアス電圧を受ける第２のバイアスノードに電気的に接続する。【００１１】
上記演算増幅器では、素子形成層の構成を変更せずに配線層における配線パターンを変更するだけで、演算増幅器の回路性能（例えば、電流駆動能力等）を任意に変更することができる。これにより、従来のように素子の配置から設計し直す場合よりも、演算増幅器の設計工数を削減することができ、短ＴＡＴ（Turn Around Time）で演算増幅器を提供することが可能となる。【００１２】
また、パイプライン型ＡＤ変換器は、それぞれが上記演算増幅器を含む複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、上記入力差動電圧をサンプリングする容量部と、上記容量部によってサンプリングされた入力差動電圧と上記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する上記演算増幅器とを有する電荷演算回路とを含み、上記複数の変換ステージのそれぞれに含まれる演算増幅器の素子形成層は、他の演算増幅器と同一の構成を有し、その演算増幅器の配線層は、他の演算増幅器とは異なる構成を有する。【００１３】
上記パイプライン型ＡＤ変換器では、配線層における配線パターンを変更するだけで、変換ステージのそれぞれに含まれる演算増幅器の回路性能を任意に設定することができるので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができる。【００１４】
この発明の別の局面に従うと、演算増幅器は、第１および第２の入力電圧からなる差動電圧を電流対に変換する差動部と、上記差動部に供給される電流量を調整する電流調整部と、上記差動部からの電流対を受ける能動負荷部とを備え、上記差動部は、それぞれが第１の極性を有する複数の第１および第２の差動トランジスタと、上記複数の第１の差動トランジスタのそれぞれのゲート電極を、上記第１の入力電圧を受ける第１の入力ノードおよび上記第１の極性を有するトランジスタをオフ状態にするための第１のオフ電圧を受ける第１のオフ電圧ノードのいずれか一方に接続する第１の切換部と、上記複数の第２の差動トランジスタのそれぞれのゲート電極を、上記第２の入力電圧を受ける第２の入力ノードおよび上記第１のオフ電圧ノードのいずれか一方に接続する第２の切換部とを含み、上記電流調整部は、それぞれが上記第１の極性を有する複数の電流源トランジスタと、上記複数の電流源トランジスタのそれぞれのゲート電極を、上記第１の極性を有するトランジスタをオン状態にするための第１のバイアス電圧を受ける第１のバイアスノードおよび上記第１のオフ電圧ノードのいずれか一方に接続する第３の切換部とを含み、上記能動負荷部は、それぞれが上記第１の極性に対して逆極性である第２の極性を有する複数の第１および第２の負荷トランジスタと、上記複数の第１および第２の負荷トランジスタのそれぞれのゲート電極を、上記第２の極性を有するトランジスタをオン状態にするための第２のバイアス電圧を受ける第２のバイアスノードおよび上記第２の極性を有するトランジスタをオフ状態にするための第２のオフ電圧を受ける第２のオフ電圧ノードのいずれか一方に接続する第４の切換部とを含む。【００１５】
上記演算増幅器では、各切換部によってゲート電極の接続先を切り換えることにより、演算増幅器の構成を変更せずに演算増幅器の回路性能を任意に設定することができる。これにより、従来（素子の配置から設計し直す場合）よりも、演算増幅器の設計工数を削減することができ、短ＴＡＴで演算増幅器を提供することが可能となる。【００１６】
また、パイプライン型ＡＤ変換器は、それぞれが上記演算増幅器を含む複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、上記入力差動電圧をサンプリングする容量部と、上記容量部によってサンプリングされた入力差動電圧と上記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する上記演算増幅器とを有する電荷演算回路とを含み、上記複数の変換ステージのそれぞれに含まれる演算増幅器は、他の演算増幅器と同一の構成を有する。【００１７】
上記パイプライン型ＡＤ変換器では、変換ステージ毎に演算増幅器を個別に設計する必要がないので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができる。【００１８】
この発明のさらに別の局面に従うと、パイプライン型ＡＤ変換器は、複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、上記入力差動電圧をサンプリングする容量部と、上記容量部によってサンプリングされた入力差動電圧と上記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する差動増幅部とを有する電荷演算回路とを含み、上記差動増幅部は、互いに同一の構成を有する複数の演算増幅器を含む。【００１９】
上記パイプライン型ＡＤ変換器では、素子の配置を変更せずに配線パターンを変更するだけで、変換ステージの回路性能を任意に設定することができるので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができ、短ＴＡＴでパイプライン型ＡＤ変換器を提供することが可能となる。【００２０】
好ましくは、上記複数の変換ステージの各々は、上記複数の演算増幅器のそれぞれの入力端子対をその演算増幅器をオフ状態にするためのオフ電圧を受けるオフ電圧ノードおよび上記容量部のいずれか一方に接続する入力切換回路と、上記複数の演算増幅器のそれぞれの出力端子対とその変換ステージの出力電圧を出力するための出力ノード対との接続を切り換える出力切換回路とをさらに含む。【００２１】
上記パイプライン型ＡＤ変換器では、入力切換回路および出力切換回路によって演算増幅器のそれぞれの接続状態を切り換えることにより、変換ステージの構成を変更せずに変換ステージの回路性能を任意に設定することができる。これにより、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができ、短ＴＡＴでパイプライン型ＡＤ変換器を提供することが可能となる。
【発明の効果】
【００２２】
以上のように、従来よりも回路性能を変更するための設計工数が少ない演算増幅器，パイプライン型ＡＤ変換器を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施形態１による演算増幅器の回路図である。
【図２】図２は、図１に示した演算増幅器のレイアウトパターン図である。
【図３】図３は、図２に示したＡ−Ａ線における演算増幅器の断面図である。
【図４】図４は、図２に示したＢ−Ｂ線における演算増幅器の断面図である。
【図５】図５は、本発明の実施形態１の変形例１による演算増幅器の回路図である。
【図６】図６は、図５に示した演算増幅器のレイアウトパターン図である。
【図７】図７は、本発明の実施形態１の変形例２による演算増幅器のレイアウトパターン図である。
【図８】図８は、本発明の実施形態１の変形例３による演算増幅器のレイアウトパターン図である。
【図９】図９は、この発明の実施形態２によるパイプライン型ＡＤ変換器の回路図である。
【図１０】図１０は、図９に示した変換ステージの回路図である。
【図１１】図１１は、本発明の実施形態３による演算増幅器の回路図である。
【図１２】図１２は、本発明の実施形態４における変換ステージの回路図である。
【図１３】図１３は、本発明の実施形態５における変換ステージの回路図である。
【図１４】図１４は、従来の演算増幅器の回路図である。
【図１５】図１５は、図１４に示した演算増幅器のレイアウトパターン図である。
【符号の説明】
【００２４】
１，１ａ，３，４０２    演算増幅器
１０１，３１    差動部
１０２，３２    電流調整部
１０３，３３    能動負荷部
Ｔ１０１ａ，Ｔ１０１ｂ    差動トランジスタ
Ｔ１０２    電流源トランジスタ
Ｔ１０３ａ，Ｔ１０３ｂ    負荷トランジスタ
Ｗ１０１ａ，Ｗ１０１ｂ    差動電圧配線
Ｗ１０２，Ｗ１０３    バイアス電圧配線
Ｗ１１１ａ，Ｗ１１１ｂ    出力配線
Ｗ１１２ａ，Ｗ１１２ｂ，Ｗ１１２ｃ，Ｗ１１２ｄ    中間配線
Ｗ１１３，Ｗ１１４ａ，Ｗ１１４ｂ    電源配線
Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３ａ，Ｗ２０３ｂ    オフ電圧配線
Ｗ３０１    補助配線
２    パイプライン型ＡＤ変換器
２１，４１，５１    変換ステージ
２２    サブＡＤ変換回路
２３    デコードロジック回路
２０１    アナログ・デジタル変換回路
２０２    デジタル・アナログ変換回路
２０３    演算回路
２０４    容量部
３０１ａ，３０１ｂ，３０２ａ，３０２ｂ，３０３〜３０６    接続切換部
４０１    差動増幅部
５０１    入力接続切換部
５０２    出力接続切換部
【発明を実施するための最良の形態】
【００２５】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。【００２６】
（実施形態１）
図１は、この発明の実施形態１による演算増幅器の回路図である。この演算増幅器１は、入力電圧Ｖｉｎｎ，Ｖｉｎｐからなる差動電圧を増幅して、出力電圧Ｖｏｕｔｎ，Ｖｏｕｔｐを出力する。演算増幅器１は、差動部１０１，電流調整部１０２，および能動負荷部１０３を含む素子形成層と、各部を電気的に接続するための複数の配線を含む配線層とによって構成される。【００２７】
差動部１０１は、入力電圧Ｖｉｎｎ，Ｖｉｎｐを電流対に変換する。差動部１０１は、複数の差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・と、複数の差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・とを含む。差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のうち使用する差動トランジスタのゲート電極は、入力電圧Ｖｉｎｐを受ける入力ノードＮｉｎｐに接続される。同様に、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のうち使用する差動トランジスタのゲート電極は、入力電圧Ｖｉｎｎを受ける入力ノードＮｉｎｎに接続される。【００２８】
電流調整部１０２は、差動部１０１に供給される電流量を調整する。電流調整部１０２は、複数の電流源トランジスタＴ１０２，Ｔ１０２，・・・を含む。電流源トランジスタＴ１０２は、差動トランジスタＴ１０１ａ，Ｔ１０２と同一の極性を有する。ここでは、差動トランジスタＴ１０１ａ，Ｔ１０１ｂ，電流源トランジスタＴ１０２は、Ｎｃｈトランジスタである。また、電流源トランジスタＴ１０２，Ｔ１０２のうち使用する電流源トランジスタのゲート電極は、電流源トランジスタをオン状態にするためのバイアス電圧ＶＢＮを受けるバイアスノードＮｂ１に接続される。【００２９】
能動負荷部１０３は、差動部１０１からの電流対を受け、出力電圧Ｖｏｕｔｎ，Ｖｏｕｔｐを発生させる。能動負荷部１０３は、複数の負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・と、複数の負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・とを含む。負荷トランジスタＴ１０３ａ，Ｔ１０３ｂは、差動トランジスタＴ１０１ａに対して逆極性を有する。ここでは、負荷トランジスタＴ１０３ａ，Ｔ１０３ｂは、Ｐｃｈトランジスタである。また、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用する負荷トランジスタのゲート電極は、負荷トランジスタをオン状態にするためのバイアス電圧ＶＢＰを受けるバイアスノードＮｂ２に接続される。【００３０】
差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・，差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・，電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用しないトランジスタのゲート電極は、Ｎｃｈトランジスタをオフ状態にするためのオフ電圧（ここでは、接地電圧Ｖｓｓ）を受けるオフ電圧ノード（ここでは、接地ノード）に接続される。また、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用しないトランジスタのゲート電極は、Ｐｃｈトランジスタをオフ状態にするための電源電圧Ｖｄｄを受ける電源ノードに接続される。【００３１】
〔レイアウトパターン〕
図２は、演算増幅器１のレイアウトパターン図であり、図３，図４は、それぞれ、図２に示したＡ−Ａ線，Ｂ−Ｂ線における演算増幅器の断面図である。【００３２】
演算増幅器１の素子形成層１１には、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・と、差動トランジスタＴ１０２ｂ，Ｔ１０２ｂ，・・・と、電流源トランジスタＴ１０２，Ｔ１０２，・・・と、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・と、負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・と、連結配線Ｗ１０３ｃ，Ｗ１０３ｃ，・・・と、引き出し配線Ｗ１０１ｃ，Ｗ１０１ｃ，・・・，Ｗ１０１ｄ，Ｗ１０１ｄ，・・・，Ｗ１０２ｃ，Ｗ１０２ｃ，・・・とが形成される。【００３３】
演算増幅器１の配線層１２には、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂと、バイアス電圧配線Ｗ１０２，Ｗ１０３と、出力配線Ｗ１１１ａ，Ｗ１１１ｂと，中間配線Ｗ１１２ａ，Ｗ１１２ｂ，Ｗ１１２ｃ，Ｗ１１２ｄと、電源配線Ｗ１１３，Ｗ１１４ａ，Ｗ１１４ｂと、オフ電圧配線Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３とが形成される。【００３４】
〔トランジスタ構造〕
ここで、図３および図４を参照しつつ、差動トランジスタＴ１０１ａ，Ｔ１０２ｂ，電流源トランジスタＴ１０２，負荷トランジスタＴ１０３ａ，Ｔ１０３ｂの構造について説明する。なお、各トランジスタは同様の構成であるので、差動トランジスタＴ１０１ａを例に挙げて説明する。【００３５】
図３のように、差動トランジスタＴ１０１ａでは、ウェル領域Ｒｗが基板Ｓｕｂに形成され、ソース領域Ｒｓおよびドレイン領域Ｒｄがウェル領域Ｒｗにそれぞれ形成され、ゲート領域Ｒｇがゲート酸化膜を介してウェル領域Ｒｗの上に形成される。ゲート領域Ｒｇ，ソース領域Ｒｓ，ドレイン領域Ｒｄは、それぞれ、ビアを介して、ゲート電極Ｗｇ，ソース電極Ｗｓ，ドレイン電極Ｗｄに電気的に接続される。また、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・は、ソース領域Ｒｓとドレイン領域Ｒｄとが隣接するように並設される。【００３６】
図４のように、差動トランジスタＴ１０１ａのゲート電極Ｗｇは、ビアを介して引き出し配線Ｗ１０１ｃに電気的に接続される。すなわち、引き出し配線Ｗ１０１ｃは、差動トランジスタＴ１０１ａのゲート電極の長さを延長するために形成されるものであり、差動トランジスタＴ１０１ａのゲート電極Ｗｓの一部であると云える。同様に、引き出し配線Ｗ１０１ｄ，Ｗ１０２ｃは、それぞれ、差動トランジスタＴ１０１ｂ，電流源トランジスタＴ１０２のゲート電極の一部であり、連結配線Ｗ１０３ｃは、負荷トランジスタＴ１０３ａ，Ｔ１０３ｂのゲート電極の一部であると云える。【００３７】
〔ゲート電極に対応する配線構造〕
図２のように、差動電圧配線Ｗ１０１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのゲート電極とオーバーラップするように、入力電圧Ｖｉｎｐを受ける入力ノードから延在する。同様に、差動電圧配線Ｗ１０１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのゲート電極とオーバーラップするように、入力電圧Ｖｉｎｐを受ける入力ノードから延在する。【００３８】
バイアス電圧配線Ｗ１０２は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのゲート電極とオーバーラップするように、バイアス電圧ＶＢＮを受けるバイアスノードから延在する。バイアス電圧配線Ｗ１０３は、連結配線Ｗ１０３ｃ，Ｗ１０３ｃ，・・・（すなわち、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・および負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂのそれぞれのゲート電極）とオーバーラップするように、バイアス電圧ＶＢＰを受けるバイアスノードから延在する。【００３９】
〔ソース電極／ドレイン電極に対応する配線構造〕
出力配線Ｗ１１１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのドレイン電極および負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のそれぞれのドレイン電極を、出力電圧Ｖｏｕｔｎを出力するための出力ノードに電気的に接続する。同様に、出力配線Ｗ１１１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのドレイン電極および負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのドレイン電極を、出力電圧Ｖｏｕｔｐを出力するための出力ノードに電気的に接続する。【００４０】
中間配線Ｗ１１２ａ〜Ｗ１１２ｄは、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのドレイン電極を、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・，差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのソース電極に電気的に接続する。【００４１】
電源配線Ｗ１１３は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのソース電極を、接地電圧Ｖｓｓを受ける接地ノードに電気的に接続する。電源配線Ｗ１１４ａ，Ｗ１１４ｂは、それぞれ、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のそれぞれのソース電極，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのソース電極を、電源電圧Ｖｄｄを受ける電源ノードに電気的に接続する。【００４２】
〔オフ電圧配線〕
オフ電圧配線Ｗ２０１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのゲート電極とオーバーラップするように、接地電圧Ｖｓｓを受ける接地ノードから延在する。同様に、オフ電圧配線Ｗ２０１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのゲート電極とオーバーラップするように、接地電圧Ｖｓｓを受ける接地ノードから延在する。【００４３】
オフ電圧配線Ｗ２０２は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのゲート電極とオーバーラップするように、接地電圧Ｖｓｓを受ける接地ノードから延在する。オフ電圧配線Ｗ２０３は、連結配線Ｗ１０３ｃ，Ｗ１０３ｃ，・・・（すなわち、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・および負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂのそれぞれのゲート電極）とオーバーラップするように、電源電圧Ｖｄｄを受ける電源ノードから延在する。【００４４】
〔ゲート電極と配線との接続状態〕
差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のうち使用する差動トランジスタのゲート電極（図２では、引き出し配線Ｗ１０１ｃ）は、差動電圧配線Ｗ１０１ａに電気的に接続され、使用しない差動トランジスタのゲート電極は、オフ電圧配線Ｗ２０１ａに電気的に接続される。詳しくは、使用する差動トランジスタＴ１０１ａのゲート電極と差動電圧配線Ｗ１０１ａとのオーバーラップ部分にビアが形成され、使用しない差動トランジスタＴ１０１ａのゲート電極とオフ電圧配線Ｗ２０１ａとのオーバーラップ部分にビアが形成される。【００４５】
差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のうち使用する差動トランジスタのゲート電極（図２では、引き出し配線Ｗ１０１ｄ）は、差動電圧配線Ｗ１０１ｂに電気的に接続され、使用しない差動トランジスタのゲート電極は、オフ電圧配線Ｗ２０１ｂに電気的に接続される。【００４６】
電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用する電流源トランジスタのゲート電極（図２では、引き出し配線Ｗ１０２ｃ）は、バイアス電圧配線Ｗ１０２に電気的に接続され、使用しない電流源トランジスタのゲート電極は、オフ電圧配線Ｗ２０２に電気的に接続される。【００４７】
負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用する負荷トランジスタのゲート電極（図２では、連結配線Ｗ１０３ｃ）は、バイアス電圧配線Ｗ１０３に電気的に接続され、使用しない負荷トランジスタのゲート電極は、オフ電圧配線Ｗ２０３に電気的に接続される。【００４８】
以上のように、素子形成層１１の構成を変更せずに配線層１２における配線パターンを変更するだけで、演算増幅器１の回路性能（例えば、電流駆動能力等）を任意に変更することができる。これにより、従来のように素子の配置から設計し直す場合よりも、演算増幅器の設計工数を削減することができ、短ＴＡＴ（Turn Around Time）で演算増幅器を提供することが可能となり、開発費を削減することができる。【００４９】
特に、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂ，バイアス電圧配線Ｗ１０２，Ｗ１０３，およびオフ電圧配線Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３の全てが１つの配線層１１に含まれているので、この１つの配線層を変更するだけで、演算増幅器を回路性能を容易に変更することができる。なお、配線層１１が単層構造でなく多層構造であっても良い。例えば、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂ，バイアス電圧配線Ｗ１０２，Ｗ１０３が、オフ電圧配線Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３とは別の配線層に含まれていても良い。【００５０】
さらに、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂ，バイアス電圧配線Ｗ１０２，Ｗ１０３，およびオフ電圧配線Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３とそれぞれに対応するゲート電極とが互いにオーバーラップしているので、ビアの形成箇所を変更するだけで、配線とゲート電極との接続状態を容易に変更することができる。【００５１】
また、使用しないトランジスタのゲート電極をオフ電圧ノードに接続することにより、使用しないトランジスタをオフ状態にすることができる。なお、使用しないトランジスタのゲート電極をオフ電圧ノードに接続しなくても、使用するトランジスタのゲート電極をそれぞれに対応する所定ノード（入力ノード，バイアスノード等）に電気的に接続すれば、演算増幅器１の回路性能を変更することは可能である。すなわち、使用しない差動トランジスタＴ１０１ａのゲート電極をオープンにしても良い。【００５２】
（実施形態１の変形例１）
また、図５のように、使用しないトランジスタのゲート電極だけでなく使用しないトランジスタのドレイン電極およびソース電極もオフ電圧ノードに補助的に接続しても良い。【００５３】
図５に示した演算増幅器１ａでは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・，差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のうち使用しない差動トランジスタのソース電極およびドレイン電極は、接地ノードに電気的に接続され、電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用しない電流源トランジスタのドレイン電極は、接地ノードに電気的に接続される。また、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用しない負荷トランジスタのドレイン電極は、電源ノードに接続される。【００５４】
〔レイアウトパターン〕
図６は、図５に示した演算増幅器１ａのレイアウトパターン図である。図６に示した演算増幅器１ａの配線層１１には、図２に示した配線に加えて、補助配線Ｗ３０１が形成される。なお、素子形成層１１の構成、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂ，バイアス電圧配線Ｗ１０２，Ｗ１０３は、図２と同様である。また、ここでは、配線と電極とを電気的に接続するために、電極とオーバーラップするように延びる枝部が配線に形成され、その枝部にビアが形成されている。【００５５】
〔ソース電極／ドレイン電極に対応する配線構造〕
出力配線Ｗ１１１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのドレイン電極とオーバーラップするとともに負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のそれぞれのドレイン電極とオーバーラップするように、出力電圧Ｖｏｕｔｎを出力するための出力ノードから延在する。出力配線Ｗ１１１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのドレイン電極とオーバーラップするとともに負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのドレイン電極とオーバーラップするように、出力電圧Ｖｏｕｔｐを出力するための出力ノードから延在する。【００５６】
中間配線Ｗ１１２ａは、差動トランジスタ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのソース電極とオーバーラップするように延在し、中間配線Ｗ１１２ｂは、差動トランジスタ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのソース電極とオーバーラップするように延在し、中間配線Ｗ１１２ｃは、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのドレイン電極とオーバーラップするように延在する。【００５７】
補助配線Ｗ３０１は、差動トランジスタＴ１０１ｂ、Ｔ１０１ｂ，・・・のそれぞれのドレイン電極およびソース電極とオーバーラップするように、接地電圧Ｖｓｓを受ける接地ノードから延在する。【００５８】
電源配線Ｗ１１３は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのソース電極を接地ノードに電気的に接続するだけでなく、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのドレイン電極およびソース電極とオーバーラップするとともに電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのドレイン電極とオーバーラップするように、接地ノードから延在する。【００５９】
電源配線Ｗ１１４ａは、負荷トランジスタＴ１０３ａ，Ｔ１０３ａのそれぞれのソース電極を電源ノードに電気的に接続するだけでなく、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のそれぞれのドレイン電極とオーバーラップするように、電源ノードから延在する。同様に、電源配線Ｗ１１４ｂは、負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂのそれぞれのソース電極を電源ノードに電気的に接続するだけでなく、負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのドレイン電極とオーバーラップするように、電源ノードから延在する。【００６０】
〔ドレイン電極／ソース電極と配線との接続状態〕
差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のうち使用する差動トランジスタのドレイン電極は、出力配線Ｗ１１１ａに電気的に接続され、ソース電極は、中間配線Ｗ１１２ａに電気的に接続される。一方、使用しない差動トランジスタＴ１０１ａのドレイン電極およびソース電極は、電源配線Ｗ１１３に電気的に接続される。詳しくは、使用する差動トランジスタＴ１０１ａのドレイン電極と出力配線Ｗ１１１ａとのオーバーラップ部分，使用する差動トランジスタＴ１０１ａのソース電極と中間配線Ｗ１１２ａとのオーバーラップ部分，使用しない差動トランジスタＴ１０１ａのドレイン電極と電源配線Ｗ１１３とのオーバーラップ部分，および使用しない差動トランジスタＴ１０１ａのソース電極と電源配線Ｗ１１３とのオーバーラップ部分に、それぞれ、ビアが形成される。【００６１】
差動トランジスタＴ１０１ａ，Ｔ１０１ｂ，・・・のうち使用する差動トランジスタのドレイン電極は、出力配線Ｗ１１１ｂに電気的に接続され、ソース電極は、中間配線Ｗ１１２ｂに電気的に接続される。一方、使用しない差動トランジスタＴ１０１ｂのドレイン電極およびソース電極は、補助配線Ｗ３０１に電気的に接続される。【００６２】
電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用する電流源トランジスタのドレイン電極は、中間配線Ｗ１１２ｃに電気的に接続される。一方、使用しない電流源トランジスタＴ１０２のドレイン電極は、電源配線Ｗ１１３に電気的に接続される。【００６３】
負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のうち使用する負荷トランジスタのドレイン電極は、出力配線Ｗ１１１ａに電気的に接続される。一方、使用しない負荷トランジスタＴ１０３ａのドレイン電極は、電源配線Ｗ１１４ａに電気的に接続される。【００６４】
負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用する負荷トランジスタのドレイン電極は、出力配線Ｗ１１１ｂに電気的に接続される。一方、使用しない負荷トランジスタＴ１０３ｂのドレイン電極は、電源配線Ｗ１１４ｂに電気的に接続される。【００６５】
以上のように、使用しないトランジスタのドレイン電極およびソース電極をオフ電圧ノードに補助的に接続することにより、使用しないトランジスタの寄生容量が使用するトランジスタから分離されるので、その寄生容量による演算増幅器の周波数特性への影響を取り除くことができる。【００６６】
さらに、各配線と各ドレイン電極（または、各ソース電極）とが互いにオーバーラップしているので、ビアの形成箇所を変更するだけで、配線とドレイン電極（または、ソース電極）との接続状態を容易に変更することができる。【００６７】
（実施形態１の変形例２）
また、図７のように、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれが、他の差動トランジスタＴ１０１ａとはゲート長およびゲート幅のうち少なくとも一方が異なっていても良い（図７では、ゲート幅が異なる）。差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・，電流源トランジスタＴ１０２，Ｔ１０２，・・・，負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタ１０３ｂ，Ｔ１０３ｂ，・・・についても同様である。【００６８】
（実施形態１の変形例３）
または、図８のように、並設された差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・において、隣接するソース電極とドレイン電極とが互いに共通化されていても良い。差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・，電流源トランジスタＴ１０２，Ｔ１０２，・・・，負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタ１０３ｂ，Ｔ１０３ｂ，・・・についても同様である。【００６９】
（実施形態２）
図９は、この発明の実施形態２によるパイプライン型ＡＤ変換器の構成を示す。このパイプライン型ＡＤ変換器２は、アナログ・デジタル変換および残差電圧の増幅を順次実行し、差動電圧Ａｉｎをデジタルデータに１ビットずつ変換する。パイプライン型ＡＤ変換器２は、縦続接続された複数の変換ステージ２１，２１，・・・と、サブＡＤ変換回路２２と、デコードロジック回路２３とを備える。【００７０】
変換ステージ２１，２１，・・・は、それぞれ、デジタル・アナログ変換処理と演算増幅処理とを交互に実行する。デジタル・アナログ変換処理時には、変換ステージ２１，２１，・・・は、それぞれ、前段からの差動電圧（入力差動電圧）に基づいてデジタル値を出力するとともに、入力差動電圧をサンプリングする。一方、演算増幅処理時には、変換ステージ２１，２１，・・・は、それぞれ、サンプリングした入力差動電圧とデジタル値に対応する中間差動電圧とに基づいて出力差動電圧を次段に出力する。また、変換ステージ２１，２１，・・・のそれぞれには、図１に示した演算増幅器１が含まれている。【００７１】
サブＡＤ変換回路２２は、最終段の変換ステージ２１からの出力差動電圧を２ビット分解能でデジタル値に変換する。【００７２】
デコードロジック回路２３は、変換ステージ２１，２１，・・・のそれぞれにおいて得られたデジタル値およびサブＡＤ変換回路２２において得られたデジタル値を、１つのバイナリデジタルデータに変換する。【００７３】
〔変換ステージ〕
図１０は、図９に示した変換ステージ２１の構成を示す。変換ステージ２１は、デジタル・アナログ変換回路（ＡＤＣ）２０１と、デジタル・アナログ変換回路（ＤＡＣ）２０２と、演算回路２０３とを含む。【００７４】
デジタル・アナログ変換回路２０１は、入力電圧Ａｉｎｐ，Ａｉｎｎからなる差動電圧（前段からの入力差動電圧）を１．５ビットの分解能でデジタル値に変換する。すなわち、デジタル値は、３値（例えば、−１，０，＋１）のいずれか１つである。【００７５】
デジタル・アナログ変換回路２０２は、アナログ・デジタル変換回路２０１によって得られたデジタル値を中間差動電圧に変換する。例えば、デジタル・アナログ変換回路２０２は、３つの参照電圧のうちデジタル値に対応する参照電圧を出力する。【００７６】
演算回路２０３は、入力差動電圧をサンプリングするとともに、サンプリングした入力差動電圧とアナログ・デジタル変換回路２０１によって得られた中間差動電圧とを混合し、混合によって得られた差動電圧（混合差動電圧）を増幅し、出力電圧Ａｏｕｔｐ，Ａｏｕｔｎからなる出力差動電圧として次段に出力する。ここでは、入力差動電圧と中間差動電圧との差分が２倍に増幅されて出力される。【００７７】
演算回路２０３は、容量部２０４と、演算増幅器１とを含む。容量部は、入力差動電圧をサンプリングするものであり、容量素子ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２と、スイッチ素子ＳＡ１〜ＳＡ５，ＳＢ１〜ＳＢ５とを含む。演算増幅器１は、容量部２０４によってサンプリングされた入力差動電圧とデジタル・アナログ変換回路２０２によって得られた中間差動電圧との混合差動電圧を増幅する。【００７８】
デジタル・アナログ変換処理時には、スイッチ素子ＳＡ１，ＳＡ２，ＳＡ３がオンになり、スイッチ素子ＳＡ４，ＳＡ５がオフになる。これにより、入力電圧Ａｉｎｐが容量素子ＣＡ１，ＣＡ２にサンプリングされる。同様に、スイッチ素子ＳＢ１，ＳＢ２，ＳＢ３がオンになり、スイッチ素子ＳＢ４，ＳＢ５がオフになり、入力電圧Ａｉｎｎが容量素子ＣＢ１，ＣＢ２にサンプリングされる。【００７９】
一方、演算増幅処理時には、スイッチ素子ＳＡ１，ＳＡ２，ＳＡ３がオフになり、スイッチ素子ＳＡ４，ＳＡ５がオンになる。これにより、容量素子ＣＡ１，ＣＡ２によってサンプリングされた入力電圧Ｖｉｎｐとデジタル・アナログ変換回路２０２によって得られた中間差動電圧との混合差動電圧が演算増幅器１によって増幅される。同様に、スイッチ素子ＳＢ１，ＳＢ２，ＳＢ３がオフになり、スイッチ素子ＳＢ４，ＳＢ５がオンになる。これにより、容量素子ＣＢ１，ＣＢ２によってサンプリングされた入力電圧Ｖｉｎｎとデジタル・アナログ変換回路２０２によって得られた中間差動電圧との混合差動電圧が演算増幅器１によって増幅される。【００８０】
〔演算増幅器の構成〕
また、変換ステージ２１，２１，・・・のそれぞれに含まれる演算増幅器１は、素子形成層１１の構成が他の演算増幅器１と同一であるが、配線層１２の構成は他の演算増幅器１とは異なる。すなわち、変換ステージ２１，２１，・・・において演算増幅器の電流駆動能力が所望量になるように、変換ステージ２１，２１，・・・毎に演算増幅器の配線層が個別に設計されている。【００８１】
以上のように、配線層における配線パターンを変更するだけで、変換ステージ２１，２１，・・・のそれぞれに含まれる演算増幅器の回路性能を任意に設定することができるので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができる。例えば、１つ目の変換ステージについてデバイス配置工程，配線接続工程，ルール検証工程が実行してレイアウトパターンを作成すれば、２つ目以降の変換ステージについては、デバイス配置工程を実行することなく配線接続工程，ルール検証工程を実行するだけで良い。このように、短ＴＡＴ（Turn Around Time）でパイプライン型ＡＤ変換器を提供することが可能となる。【００８２】
〔複数のパイプライン型ＡＤ変換器の設計〕
なお、複数のパイプライン型ＡＤ変換器２，２，・・・を設計する場合、１つ目のパイプライン型ＡＤ変換器において演算増幅器のレイアウトパターンの作成が完了すれば、２つ目以降のパイプライン型ＡＤ変換器については、素子の配置を変更することなく配線層における配線パターンを変更するだけで、パイプライン型ＡＤ変換器を設計することができるので、パイプライン型ＡＤ変換器の設計工数をさらに削減することができる。【００８３】
（実施形態３）
図１１は、この発明の実施形態３による演算増幅器の構成を示す。この演算増幅器３は、差動部３１と、電流調整部３２と、能動負荷部３３とを備える。【００８４】
〔差動部〕
差動部３１は、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・，差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・と、接続切換部３０１ａ，３０２ａ，３０１ｂ，３０２ｂとを含む。【００８５】
接続切換部３０１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのゲート電極と入力ノードＮｉｎｐとの接続状態を切り換え、接続切換部３０２ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのゲート電極と接地ノードとの接続状態を切り換える。【００８６】
接続切換部３０１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのゲート電極と入力ノードＮｉｎｎとの接続状態を切り換え、接続切換部３０２ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのゲート電極と接地ノードとの接続状態を切り換える。【００８７】
〔電流調整部〕
電流調整部３２は、電流源トランジスタＴ１０２，Ｔ１０２，・・・と、接続切換部３０３，３０４とを含む。【００８８】
接続切換部３０３は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのゲート電極とバイアスノードＮｂ１との接続状態を切り換え、接続切換部３０４は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのゲート電極と接地ノードとの接続状態を切り換える。【００８９】
〔能動負荷部〕
能動負荷部３３は、負荷トランジスタＴ１０３ａ，Ｔ１０３，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・と、接続切換部３０５，３０６とを含む。【００９０】
接続切換部３０５は、負荷トランジスタＴ１０３ａ，Ｔ１０３，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのゲート電極とバイアスノードＮｂ２との接続状態を切り換え、接続切換部３０６は、負荷トランジスタＴ１０３ａ，Ｔ１０３，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのゲート電極と電源ノードとの接続状態を切り換える。【００９１】
〔ゲート電極の接続状態〕
差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のうち使用する差動トランジスタのゲート電極は、接続切換部３０１ａによって入力ノードＮｉｎｐに電気的に接続され、使用しない差動トランジスタのゲート電極は、接続切換部３０２ａによって接地ノードに電気的に接続される。【００９２】
差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のうち使用する差動トランジスタのゲート電極は、接続切換部３０１ｂによって入力ノードＮｉｎｎに電気的に接続され、使用しない差動トランジスタのゲート電極は、接続切換部３０２ｂによって接地ノードに電気的に接続される。【００９３】
電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用する電流源トランジスタのゲート電極は、接続切換部３０３によってバイアスノードＮｂ１に電気的に接続され、使用しない電流源トランジスタのゲート電極は、接続切換部３０４によって接地ノードに電気的に接続される。【００９４】
負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂのうち使用する負荷トランジスタのゲート電極は、接続切換部３０５によってバイアスノードＮｂ２に電気的に接続され、使用しない負荷トランジスタのゲート電極は、接続切換部３０６によって電源ノードに電気的に接続される。【００９５】
以上のように、接続切換部によってゲート電極の接続先を切り換えることにより、演算増幅器の構成を変更せずに演算増幅器の回路性能を任意に設定することができる。これにより、従来（素子の配置から設計し直す場合）よりも、演算増幅器の設計工数を削減することができ、短ＴＡＴで演算増幅器を提供することが可能となる。【００９６】
〔パイプライン型ＡＤ変換器〕
なお、図９に示したパイプライン型ＡＤ変換器２が、演算増幅器１に代えて、図１１に示した演算増幅器３を備えていても良い。この場合、変換ステージ２１のそれぞれの含まれる演算増幅器３は、他の演算増幅器３と同一の構成を有する。このように構成することにより、変換ステージ毎に演算増幅器を個別に設計する必要がないので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができる。【００９７】
（実施形態４）
この発明の実施形態４によるパイプライン型ＡＤ変換器は、図９に示した変換ステージ２１，２１，・・・に代えて、図１２に示した変換ステージ４１，４１，・・・を備える。その他の構成は、図９と同様である。【００９８】
図１２に示された変換ステージ４１は、図１０に示した演算増幅器１に代えて、差動増幅部４０１を含む。その他の構成は、図１０と同様である。差動増幅部４０１は、互いに同一の構成を有する複数の演算増幅器４０２，４０２，・・・によって構成される。演算増幅器４０２，４０２，・・・は、それぞれ、容量部２０４によってサンプリングされた入力差動電圧とデジタル・アナログ変換回路２０２によって得られた中間差動電圧との混合差動電圧を増幅するために形成される。【００９９】
〔演算増幅器の接続状態〕
演算増幅器４０２，４０２，・・・のうち使用する演算増幅器の入力端子対は、入力接続配線によって容量部２０３に電気的に接続され、出力端子対は、出力接続配線によって出力ノード対（Ｎ４１ａ，Ｎ４１ｂ）に電気的に接続される。【０１００】
以上のように、素子の配置を変更せずに配線パターンを変更するだけで、変換ステージの回路性能を任意に設定することができるので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができ、短ＴＡＴでパイプライン型ＡＤ変換器を提供することが可能となる。【０１０１】
（実施形態５）
この発明の実施形態５によるパイプライン型ＡＤ変換器は、図９に示した変換ステージ２１，２１，・・・に代えて、図１３に示した変換ステージ５１，５１，・・・を備える。その他の構成は、図９と同様である。図１３に示した変換ステージ５１は、図１２に示した構成に加えて、入力接続切換部５０１と、出力接続切換部５０２とを含む。【０１０２】
入力接続切換部５０１は、演算増幅器４０２，４０２，・・・のそれぞれの入力端子対の接続先を切り換える。入力接続切換部５０１は、演算増幅器４０２，４０２，・・・のうち使用する演算増幅器の入力端子対を容量部２０４に電気的に接続し、使用しない演算増幅器の入力端子対を接地ノードに電気的に接続する。【０１０３】
出力接続切換部５０２は、演算増幅器４０２，４０２，・・・のそれぞれの出力端子対と出力ノード対（Ｎ４１ａ，Ｎ４１ｂ）との接続状態を切り換える。出力接続切換部５０２は、演算増幅器４０２，４０２，・・・のうち使用する演算増幅器の出力端子対を出力ノード対に電気的に接続し、使用しない演算増幅器の出力端子対を出力ノード対から電気的に切り離す。【０１０４】
以上のように、入力接続切換部５０１および出力接続切換部５０２によって演算増幅器４０１，４０１，・・・の接続状態を切り換えることにより、変換ステージの構成を変更せずに変換ステージの回路性能を任意に設定することができる。これにより、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができ、短ＴＡＴでパイプライン型ＡＤ変換器を提供することが可能となる。
【産業上の利用可能性】
【０１０５】
以上のように、この発明による演算増幅回路およびパイプライン型ＡＤ変換器は、従来よりも回路性能を変更するための設計工数が少ないので、アナログデジタル混載の半導体集積回路（例えば、カメラ，テレビ，ビデオの映像信号処理、無線ＬＡＮなどの通信信号処理、ＤＶＤ等のデジタルリードチャネル技術に利用される半導体集積回路）として有用である。
【図１】
2009078112.tif 000003
【図２】
2009078112.tif 000004
【図３】
2009078112.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成21年1月14日(2009.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１および第２の入力電圧からなる差動電圧を電流対に変換するための差動部と、前記差動部に供給される電流量を調整するための電流調整部と、前記差動部からの電流対を受けるための能動負荷部とを含む素子形成層と、
前記素子形成層の上部に形成され、第１および第２の差動電圧配線と、第１および第２のバイアス電圧配線と含む配線層とを備え、
前記差動部は、それぞれが第１の極性を有する複数の第１および第２の差動トランジスタを含み、
前記電流調整部は、それぞれが前記第１の極性を有する複数の電流源トランジスタを含み、
前記能動負荷部は、それぞれが前記第１の極性に対して逆極性である第２の極性を有する複数の第１および第２の負荷トランジスタを含み、
前記第１の差動電圧配線は、前記複数の第１の差動トランジスタのうち使用するトランジスタのゲート電極を前記第１の入力電圧を受ける第１の入力ノードに電気的に接続し、
前記第２の差動電圧配線は、前記複数の第２の差動トランジスタのうち使用するトランジスタのゲート電極を前記第２の入力電圧を受ける第２の入力ノードに電気的に接続し、
前記第１のバイアス電圧配線は、前記複数の電流源トランジスタのうち使用するトランジスタのゲート電極を、前記第１の極性を有するトランジスタをオン状態にするための第１のバイアス電圧を受ける第１のバイアスノードに電気的に接続し、
前記第２のバイアス電圧配線は、前記複数の第１および第２の負荷トランジスタのうち使用するトランジスタのゲート電極を、前記第２の極性を有するトランジスタをオン状態にするための第２のバイアス電圧を受ける第２のバイアスノードに電気的に接続する
ことを特徴とする演算増幅器。
【請求項２】
請求項１において、
前記配線層は、
前記複数の第１および第２の差動トランジスタ，前記複数の電流源トランジスタのうち使用しないトランジスタのゲート電極を、前記第１の極性を有するトランジスタをオフ状態にするための第１のオフ電圧を受ける第１のオフ電圧ノードに電気的に接続する第１のオフ電圧配線と、
前記複数の第１および第２の負荷トランジスタのうち使用しないトランジスタのゲート電極を、前記第２の極性を有するトランジスタをオフ状態にするための第２のオフ電圧を受ける第２のオフ電圧ノードに電気的に接続する第２のオフ電圧配線とをさらに含む
ことを特徴とする演算増幅器。
【請求項３】
請求項２において、
前記配線層は、
前記複数の第１の負荷トランジスタのうち使用するトランジスタのドレイン電極および前記複数の第１の差動トランジスタのうち使用するトランジスタのドレイン電極を第１の出力ノードに電気的に接続する第１の出力配線と、
前記複数の第２の負荷トランジスタのうち使用するトランジスタのドレイン電極および前記複数の第２の差動トランジスタのうち使用するトランジスタのドレイン電極を第２の出力ノードに電気的に接続する第２の出力配線と、
前記複数の電流源トランジスタのうち使用するトランジスタのドレイン電極を前記複数の第１および第２の差動トランジスタのうち使用するトランジスタのソース電極に電気的に接続する中間配線とをさらに含む
ことを特徴とする演算増幅器。
【請求項４】
請求項３において、
前記配線層は、
前記複数の第１および第２の差動トランジスタのうち使用しないトランジスタのソース電極およびドレイン電極および前記複数の電流源トランジスタのうち使用しないトランジスタのドレイン電極を、前記第１のオフ電圧ノードに電気的に接続する第１の補助配線と、
前記複数の第１および第２の負荷トランジスタのうち使用しないトランジスタのドレイン電極を、前記第２のオフ電圧ノードに電気的に接続する第２の補助配線とをさらに含む
ことを特徴とする演算増幅器。
【請求項５】
請求項２において、
前記第１の差動電圧配線は、前記複数の第１の差動トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第２の差動電圧配線は、前記複数の第２の差動トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第１のバイアス電圧配線は、前記複数の電流源トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第２のバイアス電圧配線は、前記複数の第１および第２の負荷トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第１のオフ電圧配線は、前記複数の第１および第２の差動トランジスタのそれぞれのゲート電極とオーバーラップするとともに前記複数の電流源トランジスタのそれぞれのゲート電極とオーバーラップし、
前記第２のオフ電圧配線は、前記複数の第１および第２の負荷トランジスタのそれぞれのゲート電極とオーバーラップする
ことを特徴とする演算増幅器。
【請求項６】
請求項４において、
前記第１の出力配線は、前記複数の第１の差動トランジスタのそれぞれのドレイン電極とオーバーラップするとともに前記複数の第１の負荷トランジスタのそれぞれのドレイン電極とオーバーラップし、
前記第２の出力配線は、前記複数の第２の差動トランジスタのそれぞれのドレイン電極とオーバーラップするとともに前記複数の第２の負荷トランジスタのそれぞれのドレイン電極とオーバーラップし、
前記中間配線は、前記複数の第１および第２の差動トランジスタのそれぞれのソース電極とオーバーラップするとともに前記複数の電流源トランジスタのそれぞれのドレイン電極とオーバーラップし、
前記第１の補助配線は、前記複数の第１および第２の差動トランジスタのそれぞれのドレイン電極およびソース電極とオーバーラップするとともに前記複数の電流源トランジスタのそれぞれのソース電極とオーバーラップし、
前記第２の補助配線は、前記複数の第１および第２の負荷トランジスタのそれぞれのドレイン電極とオーバーラップする
ことを特徴とする演算増幅器。
【請求項７】
請求項１において、
前記複数の第１の差動トランジスタのそれぞれは、他の第１の差動トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なり、
前記複数の第２の差動トランジスタのそれぞれは、他の第２の差動トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なり、
前記複数の電流源トランジスタのそれぞれは、他の電流源トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なり、
前記複数の第１の負荷トランジスタのそれぞれは、他の第１の負荷トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なり、
前記複数の第２の負荷トランジスタのそれぞれは、他の第２の負荷トランジスタとはゲート幅およびゲート長のうち少なくとも一方が異なる
ことを特徴とする演算増幅器。
【請求項８】
請求項１において、
前記複数の第１の差動トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化され、
前記複数の第２の差動トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化され、
前記複数の電流源トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化され、
前記複数の第１の負荷トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化され、
前記複数の第２の負荷トランジスタは、ソース領域とドレイン領域とが隣接するように並設され、その隣接するソース領域およびドレイン領域が互いに共通化される
ことを特徴とする演算増幅器。
【請求項９】
それぞれが請求項１〜８のいずれか１項に記載の演算増幅器を含む複数の変換ステージを備えるパイプライン型ＡＤ変換器であって、
前記複数の変換ステージの各々は、
前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、
前記入力差動電圧をサンプリングする容量部と、前記容量部によってサンプリングされた入力差動電圧と前記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する前記演算増幅器とを有する電荷演算回路とを含み、
前記複数の変換ステージのそれぞれに含まれる演算増幅器の素子形成層は、他の演算増幅器と同一の構成を有し、当該演算増幅器の配線層は、他の演算増幅器とは異なる構成を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１０】
第１および第２の入力電圧からなる差動電圧を電流対に変換する差動部と、
前記差動部に供給される電流量を調整する電流調整部と、
前記差動部からの電流対を受ける能動負荷部とを備え、
前記差動部は、
それぞれが第１の極性を有する複数の第１および第２の差動トランジスタと、
前記複数の第１の差動トランジスタのそれぞれのゲート電極を、前記第１の入力電圧を受ける第１の入力ノードおよび前記第１の極性を有するトランジスタをオフ状態にするための第１のオフ電圧を受ける第１のオフ電圧ノードのいずれか一方に接続する第１の切換部と、
前記複数の第２の差動トランジスタのそれぞれのゲート電極を、前記第２の入力電圧を受ける第２の入力ノードおよび前記第１のオフ電圧ノードのいずれか一方に接続する第２の切換部とを含み、
前記電流調整部は、
それぞれが前記第１の極性を有する複数の電流源トランジスタと、
前記複数の電流源トランジスタのそれぞれのゲート電極を、前記第１の極性を有するトランジスタをオン状態にするための第１のバイアス電圧を受ける第１のバイアスノードおよび前記第１のオフ電圧ノードのいずれか一方に接続する第３の切換部とを含み、
前記能動負荷部は、
それぞれが前記第１の極性に対して逆極性である第２の極性を有する複数の第１および第２の負荷トランジスタと、
前記複数の第１および第２の負荷トランジスタのそれぞれのゲート電極を、前記第２の極性を有するトランジスタをオン状態にするための第２のバイアス電圧を受ける第２のバイアスノードおよび前記第２の極性を有するトランジスタをオフ状態にするための第２のオフ電圧を受ける第２のオフ電圧ノードのいずれか一方に接続する第４の切換部とを含む
ことを特徴とする演算増幅器。
【請求項１１】
それぞれが請求項１０に記載の演算増幅器を含む複数の変換ステージを備えるパイプライン型ＡＤ変換器であって、
前記複数の変換ステージの各々は、
前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、
前記入力差動電圧をサンプリングする容量部と、前記容量部によってサンプリングされた入力差動電圧と前記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する前記演算増幅器とを有する電荷演算回路とを含み、
前記複数の変換ステージのそれぞれに含まれる演算増幅器は、他の演算増幅器と同一の構成を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１２】
複数の変換ステージを備えるパイプライン型ＡＤ変換器であって、
前記複数の変換ステージの各々は、
前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、
前記入力差動電圧をサンプリングする容量部と、前記容量部によってサンプリングされた入力差動電圧と前記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する差動増幅部とを有する電荷演算回路とを含み、
前記差動増幅部は、互いに同一の構成を有する複数の演算増幅器を含む
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１３】
請求項１２において、
前記複数の変換ステージの各々は、
前記複数の演算増幅器のそれぞれの入力端子対を当該演算増幅器をオフ状態にするためのオフ電圧を受けるオフ電圧ノードおよび前記容量部のいずれか一方に接続する入力切換回路と、
前記複数の演算増幅器のそれぞれの出力端子対と当該変換ステージの出力電圧を出力するための出力ノード対との接続を切り換える出力切換回路とをさらに含む
ことを特徴とするパイプライン型ＡＤ変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器およびそれを備えたパイプライン型ＡＤ変換器に関し、さらに詳しくは、演算増幅器の回路性能を任意に変更する技術に関する。
【背景技術】
【０００２】
従来より、入力電圧を増幅して出力するために、演算増幅器が様々な技術分野で利用されており、例えば、パイプライン型ＡＤ変換器に利用されている。パイプライン型ＡＤ変換器は、それぞれがアナログ・デジタル変換回路，デジタル・アナログ変換回路，容量素子，演算増幅器等を含む複数の変換ステージを備え、それぞれの変換ステージにおいてアナログ・デジタル変換および残差電圧の増幅出力が順次実行されることで、アナログ信号がデジタル信号に１ビットずつ変換される。このようなパイプライン型ＡＤ変換器は、映像用途や通信用途で利用されることが多い。
【０００３】
図１４は、一般的な演算増幅器の回路図である。図１４に示された演算増幅器は、入力電圧Ｖｉｎｐ，Ｖｉｎｎからなる入力差動電圧を増幅し、出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎからなる出力差動電圧として出力する。差動トランジスタＴ９０１ａ，Ｔ９０１ｂのゲートには、それぞれ、入力電圧Ｖｉｎｐ，Ｖｉｎｎが供給される。電流源トランジスタＴ９０２のゲートには、バイアス電圧ＶＢＮが供給され、負荷トランジスタＴ９０３ａ，Ｔ９０３ｂのそれぞれのゲート電極には、バイアス電圧ＶＢＰが供給される。
【０００４】
図１５は、図１４に示した演算増幅器のレイアウトパターン図である。差動トランジスタＴ９０１ａ，Ｔ９０１ｂのゲート電極は、それぞれ、配線Ｗ９０１ａ，Ｗ９０１ｂを介して、入力電圧Ｖｉｎｐを受ける入力ノード，入力電圧Ｖｉｎｎを受ける入力ノードに電気的に接続される。電流源トランジスタＴ９０２のゲート電極は、配線Ｗ９０２を介して、バイアス電圧ＶＢＮを受けるバイアスノードに接続される。負荷トランジスタＴ９０３ａ，Ｔ９０３ｂのゲート電極は、それぞれ、配線Ｗ９０３を介して、バイアス電圧ＶＢＰを受けるバイアスノードに接続される。
【０００５】
演算増幅器は、演算増幅器の回路性能（例えば、電流駆動能力）が所望の性能になるように、種々の設計工程（デバイス配置工程，配線接続工程，ルール検証工程等）を経て設計される。デバイス配置工程では、演算増幅器を構成する素子（トランジスタ等）の配置が決定され、素子の配置がレイアウトパターンに記述される。配線接続工程では、素子間を接続するための配線がレイアウトパターンに記述される。ルール検証工程では、レイアウトパターンに従って演算増幅回路を正常に製造できるのか（レイアウトパターンが種々のデザインルールを違反していないのか）が検証される。
【０００６】
なお、パイプライン型ＡＤ変換器のレイアウト作成方法は、特許文献１等に開示されている。
【特許文献１】特開２００２−２２３１６５号公報（第１１頁、第７、８図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来では、演算増幅器の回路性能を変更するためには、素子の配置から設計し直す必要があるので、演算増幅器の設計変更に要する設計工数が多く、演算増幅器が提供されるまでに要する期間（ＴＡＴ：Turn Around Time）が長かった。
【０００８】
特に、近年、映像分野や通信分野では分解能の高精度化（具体的には、８ビット以上の分解能）が要求されており、パイプラインＡＤ変換器は、分解能の高精度化を実現するために、多くの変換ステージを備えている。また、パイプライン型ＡＤ変換器では変換ステージ毎に要求される回路性能が異なるので、変換ステージのそれぞれに含まれる演算増幅器を個別に設計する必要がある。そのため、パイプラインＡＤ変換器の設計工数が非常に多く、パイプラインＡＤ変換器の設計に多くの時間を費やしていた。
【０００９】
そこで、この発明は、従来よりも回路性能を変更するための設計工数が少ない演算増幅器，パイプライン型ＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の１つの局面に従うと、演算増幅器は、第および第２の入力電圧からなる差動電圧を電流対に変換するための差動部と、上記差動部に供給される電流量を調整するための電流調整部と、上記差動部からの電流対を受けるための能動負荷部とを含む素子形成層と、上記素子形成層の上部に形成され、第１および第２の差動電圧配線と、第１および第２のバイアス電圧配線と含む配線層とを備え、上記差動部は、それぞれが第１の極性を有する複数の第１および第２の差動トランジスタを含み、上記電流調整部は、それぞれが上記第１の極性を有する複数の電流源トランジスタを含み、上記能動負荷部は、それぞれが上記第１の極性に対して逆極性である第２の極性を有する複数の第１および第２の負荷トランジスタを含み、上記第１の差動電圧配線は、上記複数の第１の差動トランジスタのうち使用するトランジスタのゲート電極を上記第１の入力電圧を受ける第１の入力ノードに電気的に接続し、上記第２の差動電圧配線は、上記複数の第２の差動トランジスタのうち使用するトランジスタのゲート電極を上記第２の入力電圧を受ける第２の入力ノードに電気的に接続し、上記第１のバイアス電圧配線は、上記複数の電流源トランジスタのうち使用するトランジスタのゲート電極を、上記第１の極性を有するトランジスタをオン状態にするための第１のバイアス電圧を受ける第１のバイアスノードに電気的に接続し、上記第２のバイアス電圧配線は、上記複数の第１および第２の負荷トランジスタのうち使用するトランジスタのゲート電極を、上記第２の極性を有するトランジスタをオン状態にするための第２のバイアス電圧を受ける第２のバイアスノードに電気的に接続する。
【００１１】
上記演算増幅器では、素子形成層の構成を変更せずに配線層における配線パターンを変更するだけで、演算増幅器の回路性能（例えば、電流駆動能力等）を任意に変更することができる。これにより、従来のように素子の配置から設計し直す場合よりも、演算増幅器の設計工数を削減することができ、短ＴＡＴ（Turn Around Time）で演算増幅器を提供することが可能となる。
【００１２】
また、パイプライン型ＡＤ変換器は、それぞれが上記演算増幅器を含む複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、上記入力差動電圧をサンプリングする容量部と、上記容量部によってサンプリングされた入力差動電圧と上記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する上記演算増幅器とを有する電荷演算回路とを含み、上記複数の変換ステージのそれぞれに含まれる演算増幅器の素子形成層は、他の演算増幅器と同一の構成を有し、その演算増幅器の配線層は、他の演算増幅器とは異なる構成を有する。
【００１３】
上記パイプライン型ＡＤ変換器では、配線層における配線パターンを変更するだけで、変換ステージのそれぞれに含まれる演算増幅器の回路性能を任意に設定することができるので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができる。
【００１４】
この発明の別の局面に従うと、演算増幅器は、第１および第２の入力電圧からなる差動電圧を電流対に変換する差動部と、上記差動部に供給される電流量を調整する電流調整部と、上記差動部からの電流対を受ける能動負荷部とを備え、上記差動部は、それぞれが第１の極性を有する複数の第１および第２の差動トランジスタと、上記複数の第１の差動トランジスタのそれぞれのゲート電極を、上記第１の入力電圧を受ける第１の入力ノードおよび上記第１の極性を有するトランジスタをオフ状態にするための第１のオフ電圧を受ける第１のオフ電圧ノードのいずれか一方に接続する第１の切換部と、上記複数の第２の差動トランジスタのそれぞれのゲート電極を、上記第２の入力電圧を受ける第２の入力ノードおよび上記第１のオフ電圧ノードのいずれか一方に接続する第２の切換部とを含み、上記電流調整部は、それぞれが上記第１の極性を有する複数の電流源トランジスタと、上記複数の電流源トランジスタのそれぞれのゲート電極を、上記第１の極性を有するトランジスタをオン状態にするための第１のバイアス電圧を受ける第１のバイアスノードおよび上記第１のオフ電圧ノードのいずれか一方に接続する第３の切換部とを含み、上記能動負荷部は、それぞれが上記第１の極性に対して逆極性である第２の極性を有する複数の第１および第２の負荷トランジスタと、上記複数の第１および第２の負荷トランジスタのそれぞれのゲート電極を、上記第２の極性を有するトランジスタをオン状態にするための第２のバイアス電圧を受ける第２のバイアスノードおよび上記第２の極性を有するトランジスタをオフ状態にするための第２のオフ電圧を受ける第２のオフ電圧ノードのいずれか一方に接続する第４の切換部とを含む。
【００１５】
上記演算増幅器では、各切換部によってゲート電極の接続先を切り換えることにより、演算増幅器の構成を変更せずに演算増幅器の回路性能を任意に設定することができる。これにより、従来（素子の配置から設計し直す場合）よりも、演算増幅器の設計工数を削減することができ、短ＴＡＴで演算増幅器を提供することが可能となる。
【００１６】
また、パイプライン型ＡＤ変換器は、それぞれが上記演算増幅器を含む複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、上記入力差動電圧をサンプリングする容量部と、上記容量部によってサンプリングされた入力差動電圧と上記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する上記演算増幅器とを有する電荷演算回路とを含み、上記複数の変換ステージのそれぞれに含まれる演算増幅器は、他の演算増幅器と同一の構成を有する。
【００１７】
上記パイプライン型ＡＤ変換器では、変換ステージ毎に演算増幅器を個別に設計する必要がないので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができる。
【００１８】
この発明のさらに別の局面に従うと、パイプライン型ＡＤ変換器は、複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力差動電圧をデジタル値に変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタル値を中間差動電圧に変換するデジタル・アナログ変換回路と、上記入力差動電圧をサンプリングする容量部と、上記容量部によってサンプリングされた入力差動電圧と上記デジタル・アナログ変換回路によって得られた中間差動電圧との混合差動電圧を増幅する差動増幅部とを有する電荷演算回路とを含み、上記差動増幅部は、互いに同一の構成を有する複数の演算増幅器を含む。
【００１９】
上記パイプライン型ＡＤ変換器では、素子の配置を変更せずに配線パターンを変更するだけで、変換ステージの回路性能を任意に設定することができるので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができ、短ＴＡＴでパイプライン型ＡＤ変換器を提供することが可能となる。
【００２０】
好ましくは、上記複数の変換ステージの各々は、上記複数の演算増幅器のそれぞれの入力端子対をその演算増幅器をオフ状態にするためのオフ電圧を受けるオフ電圧ノードおよび上記容量部のいずれか一方に接続する入力切換回路と、上記複数の演算増幅器のそれぞれの出力端子対とその変換ステージの出力電圧を出力するための出力ノード対との接続を切り換える出力切換回路とをさらに含む。
【００２１】
上記パイプライン型ＡＤ変換器では、入力切換回路および出力切換回路によって演算増幅器のそれぞれの接続状態を切り換えることにより、変換ステージの構成を変更せずに変換ステージの回路性能を任意に設定することができる。これにより、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができ、短ＴＡＴでパイプライン型ＡＤ変換器を提供することが可能となる。
【発明の効果】
【００２２】
以上のように、従来よりも回路性能を変更するための設計工数が少ない演算増幅器，パイプライン型ＡＤ変換器を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２４】
（実施形態１）
図１は、この発明の実施形態１による演算増幅器の回路図である。この演算増幅器１は、入力電圧Ｖｉｎｎ，Ｖｉｎｐからなる差動電圧を増幅して、出力電圧Ｖｏｕｔｎ，Ｖｏｕｔｐを出力する。演算増幅器１は、差動部１０１，電流調整部１０２，および能動負荷部１０３を含む素子形成層と、各部を電気的に接続するための複数の配線を含む配線層とによって構成される。
【００２５】
差動部１０１は、入力電圧Ｖｉｎｎ，Ｖｉｎｐを電流対に変換する。差動部１０１は、複数の差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・と、複数の差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・とを含む。差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のうち使用する差動トランジスタのゲート電極は、入力電圧Ｖｉｎｐを受ける入力ノードＮｉｎｐに接続される。同様に、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のうち使用する差動トランジスタのゲート電極は、入力電圧Ｖｉｎｎを受ける入力ノードＮｉｎｎに接続される。
【００２６】
電流調整部１０２は、差動部１０１に供給される電流量を調整する。電流調整部１０２は、複数の電流源トランジスタＴ１０２，Ｔ１０２，・・・を含む。電流源トランジスタＴ１０２は、差動トランジスタＴ１０１ａ，Ｔ１０２と同一の極性を有する。ここでは、差動トランジスタＴ１０１ａ，Ｔ１０１ｂ，電流源トランジスタＴ１０２は、Ｎｃｈトランジスタである。また、電流源トランジスタＴ１０２，Ｔ１０２のうち使用する電流源トランジスタのゲート電極は、電流源トランジスタをオン状態にするためのバイアス電圧ＶＢＮを受けるバイアスノードＮｂ１に接続される。
【００２７】
能動負荷部１０３は、差動部１０１からの電流対を受け、出力電圧Ｖｏｕｔｎ，Ｖｏｕｔｐを発生させる。能動負荷部１０３は、複数の負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・と、複数の負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・とを含む。負荷トランジスタＴ１０３ａ，Ｔ１０３ｂは、差動トランジスタＴ１０１ａに対して逆極性を有する。ここでは、負荷トランジスタＴ１０３ａ，Ｔ１０３ｂは、Ｐｃｈトランジスタである。また、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用する負荷トランジスタのゲート電極は、負荷トランジスタをオン状態にするためのバイアス電圧ＶＢＰを受けるバイアスノードＮｂ２に接続される。
【００２８】
差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・，差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・，電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用しないトランジスタのゲート電極は、Ｎｃｈトランジスタをオフ状態にするためのオフ電圧（ここでは、接地電圧Ｖｓｓ）を受けるオフ電圧ノード（ここでは、接地ノード）に接続される。また、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用しないトランジスタのゲート電極は、Ｐｃｈトランジスタをオフ状態にするための電源電圧Ｖｄｄを受ける電源ノードに接続される。
【００２９】
〔レイアウトパターン〕
図２は、演算増幅器１のレイアウトパターン図であり、図３，図４は、それぞれ、図２に示したＡ−Ａ線，Ｂ−Ｂ線における演算増幅器の断面図である。
【００３０】
演算増幅器１の素子形成層１１には、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・と、差動トランジスタＴ１０２ｂ，Ｔ１０２ｂ，・・・と、電流源トランジスタＴ１０２，Ｔ１０２，・・・と、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・と、負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・と、連結配線Ｗ１０３ｃ，Ｗ１０３ｃ，・・・と、引き出し配線Ｗ１０１ｃ，Ｗ１０１ｃ，・・・，Ｗ１０１ｄ，Ｗ１０１ｄ，・・・，Ｗ１０２ｃ，Ｗ１０２ｃ，・・・とが形成される。
【００３１】
演算増幅器１の配線層１２には、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂと、バイアス電圧配線Ｗ１０２，Ｗ１０３と、出力配線Ｗ１１１ａ，Ｗ１１１ｂと，中間配線Ｗ１１２ａ，Ｗ１１２ｂ，Ｗ１１２ｃ，Ｗ１１２ｄと、電源配線Ｗ１１３，Ｗ１１４ａ，Ｗ１１４ｂと、オフ電圧配線Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３とが形成される。
【００３２】
〔トランジスタ構造〕
ここで、図３および図４を参照しつつ、差動トランジスタＴ１０１ａ，Ｔ１０２ｂ，電流源トランジスタＴ１０２，負荷トランジスタＴ１０３ａ，Ｔ１０３ｂの構造について説明する。なお、各トランジスタは同様の構成であるので、差動トランジスタＴ１０１ａを例に挙げて説明する。
【００３３】
図３のように、差動トランジスタＴ１０１ａでは、ウェル領域Ｒｗが基板Ｓｕｂに形成され、ソース領域Ｒｓおよびドレイン領域Ｒｄがウェル領域Ｒｗにそれぞれ形成され、ゲート領域Ｒｇがゲート酸化膜を介してウェル領域Ｒｗの上に形成される。ゲート領域Ｒｇ，ソース領域Ｒｓ，ドレイン領域Ｒｄは、それぞれ、ビアを介して、ゲート電極Ｗｇ，ソース電極Ｗｓ，ドレイン電極Ｗｄに電気的に接続される。また、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・は、ソース領域Ｒｓとドレイン領域Ｒｄとが隣接するように並設される。
【００３４】
図４のように、差動トランジスタＴ１０１ａのゲート電極Ｗｇは、ビアを介して引き出し配線Ｗ１０１ｃに電気的に接続される。すなわち、引き出し配線Ｗ１０１ｃは、差動トランジスタＴ１０１ａのゲート電極の長さを延長するために形成されるものであり、差動トランジスタＴ１０１ａのゲート電極Ｗｓの一部であると云える。同様に、引き出し配線Ｗ１０１ｄ，Ｗ１０２ｃは、それぞれ、差動トランジスタＴ１０１ｂ，電流源トランジスタＴ１０２のゲート電極の一部であり、連結配線Ｗ１０３ｃは、負荷トランジスタＴ１０３ａ，Ｔ１０３ｂのゲート電極の一部であると云える。
【００３５】
〔ゲート電極に対応する配線構造〕
図２のように、差動電圧配線Ｗ１０１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのゲート電極とオーバーラップするように、入力電圧Ｖｉｎｐを受ける入力ノードから延在する。同様に、差動電圧配線Ｗ１０１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのゲート電極とオーバーラップするように、入力電圧Ｖｉｎｐを受ける入力ノードから延在する。
【００３６】
バイアス電圧配線Ｗ１０２は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのゲート電極とオーバーラップするように、バイアス電圧ＶＢＮを受けるバイアスノードから延在する。バイアス電圧配線Ｗ１０３は、連結配線Ｗ１０３ｃ，Ｗ１０３ｃ，・・・（すなわち、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・および負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂのそれぞれのゲート電極）とオーバーラップするように、バイアス電圧ＶＢＰを受けるバイアスノードから延在する。
【００３７】
〔ソース電極／ドレイン電極に対応する配線構造〕
出力配線Ｗ１１１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのドレイン電極および負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のそれぞれのドレイン電極を、出力電圧Ｖｏｕｔｎを出力するための出力ノードに電気的に接続する。同様に、出力配線Ｗ１１１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのドレイン電極および負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのドレイン電極を、出力電圧Ｖｏｕｔｐを出力するための出力ノードに電気的に接続する。
【００３８】
中間配線Ｗ１１２ａ〜Ｗ１１２ｄは、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのドレイン電極を、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・，差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのソース電極に電気的に接続する。
【００３９】
電源配線Ｗ１１３は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのソース電極を、接地電圧Ｖｓｓを受ける接地ノードに電気的に接続する。電源配線Ｗ１１４ａ，Ｗ１１４ｂは、それぞれ、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のそれぞれのソース電極，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのソース電極を、電源電圧Ｖｄｄを受ける電源ノードに電気的に接続する。
【００４０】
〔オフ電圧配線〕
オフ電圧配線Ｗ２０１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのゲート電極とオーバーラップするように、接地電圧Ｖｓｓを受ける接地ノードから延在する。同様に、オフ電圧配線Ｗ２０１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのゲート電極とオーバーラップするように、接地電圧Ｖｓｓを受ける接地ノードから延在する。
【００４１】
オフ電圧配線Ｗ２０２は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのゲート電極とオーバーラップするように、接地電圧Ｖｓｓを受ける接地ノードから延在する。オフ電圧配線Ｗ２０３は、連結配線Ｗ１０３ｃ，Ｗ１０３ｃ，・・・（すなわち、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・および負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂのそれぞれのゲート電極）とオーバーラップするように、電源電圧Ｖｄｄを受ける電源ノードから延在する。
【００４２】
〔ゲート電極と配線との接続状態〕
差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のうち使用する差動トランジスタのゲート電極（図２では、引き出し配線Ｗ１０１ｃ）は、差動電圧配線Ｗ１０１ａに電気的に接続され、使用しない差動トランジスタのゲート電極は、オフ電圧配線Ｗ２０１ａに電気的に接続される。詳しくは、使用する差動トランジスタＴ１０１ａのゲート電極と差動電圧配線Ｗ１０１ａとのオーバーラップ部分にビアが形成され、使用しない差動トランジスタＴ１０１ａのゲート電極とオフ電圧配線Ｗ２０１ａとのオーバーラップ部分にビアが形成される。
【００４３】
差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のうち使用する差動トランジスタのゲート電極（図２では、引き出し配線Ｗ１０１ｄ）は、差動電圧配線Ｗ１０１ｂに電気的に接続され、使用しない差動トランジスタのゲート電極は、オフ電圧配線Ｗ２０１ｂに電気的に接続される。
【００４４】
電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用する電流源トランジスタのゲート電極（図２では、引き出し配線Ｗ１０２ｃ）は、バイアス電圧配線Ｗ１０２に電気的に接続され、使用しない電流源トランジスタのゲート電極は、オフ電圧配線Ｗ２０２に電気的に接続される。
【００４５】
負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用する負荷トランジスタのゲート電極（図２では、連結配線Ｗ１０３ｃ）は、バイアス電圧配線Ｗ１０３に電気的に接続され、使用しない負荷トランジスタのゲート電極は、オフ電圧配線Ｗ２０３に電気的に接続される。
【００４６】
以上のように、素子形成層１１の構成を変更せずに配線層１２における配線パターンを変更するだけで、演算増幅器１の回路性能（例えば、電流駆動能力等）を任意に変更することができる。これにより、従来のように素子の配置から設計し直す場合よりも、演算増幅器の設計工数を削減することができ、短ＴＡＴ（Turn Around Time）で演算増幅器を提供することが可能となり、開発費を削減することができる。
【００４７】
特に、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂ，バイアス電圧配線Ｗ１０２，Ｗ１０３，およびオフ電圧配線Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３の全てが１つの配線層１１に含まれているので、この１つの配線層を変更するだけで、演算増幅器を回路性能を容易に変更することができる。なお、配線層１１が単層構造でなく多層構造であっても良い。例えば、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂ，バイアス電圧配線Ｗ１０２，Ｗ１０３が、オフ電圧配線Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３とは別の配線層に含まれていても良い。
【００４８】
さらに、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂ，バイアス電圧配線Ｗ１０２，Ｗ１０３，およびオフ電圧配線Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３とそれぞれに対応するゲート電極とが互いにオーバーラップしているので、ビアの形成箇所を変更するだけで、配線とゲート電極との接続状態を容易に変更することができる。
【００４９】
また、使用しないトランジスタのゲート電極をオフ電圧ノードに接続することにより、使用しないトランジスタをオフ状態にすることができる。なお、使用しないトランジスタのゲート電極をオフ電圧ノードに接続しなくても、使用するトランジスタのゲート電極をそれぞれに対応する所定ノード（入力ノード，バイアスノード等）に電気的に接続すれば、演算増幅器１の回路性能を変更することは可能である。すなわち、使用しない差動トランジスタＴ１０１ａのゲート電極をオープンにしても良い。
【００５０】
（実施形態１の変形例１）
また、図５のように、使用しないトランジスタのゲート電極だけでなく使用しないトランジスタのドレイン電極およびソース電極もオフ電圧ノードに補助的に接続しても良い。
【００５１】
図５に示した演算増幅器１ａでは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・，差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のうち使用しない差動トランジスタのソース電極およびドレイン電極は、接地ノードに電気的に接続され、電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用しない電流源トランジスタのドレイン電極は、接地ノードに電気的に接続される。また、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用しない負荷トランジスタのドレイン電極は、電源ノードに接続される。
【００５２】
〔レイアウトパターン〕
図６は、図５に示した演算増幅器１ａのレイアウトパターン図である。図６に示した演算増幅器１ａの配線層１１には、図２に示した配線に加えて、補助配線Ｗ３０１が形成される。なお、素子形成層１１の構成、差動電圧配線Ｗ１０１ａ，Ｗ１０１ｂ，バイアス電圧配線Ｗ１０２，Ｗ１０３は、図２と同様である。また、ここでは、配線と電極とを電気的に接続するために、電極とオーバーラップするように延びる枝部が配線に形成され、その枝部にビアが形成されている。
【００５３】
〔ソース電極／ドレイン電極に対応する配線構造〕
出力配線Ｗ１１１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのドレイン電極とオーバーラップするとともに負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のそれぞれのドレイン電極とオーバーラップするように、出力電圧Ｖｏｕｔｎを出力するための出力ノードから延在する。出力配線Ｗ１１１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのドレイン電極とオーバーラップするとともに負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのドレイン電極とオーバーラップするように、出力電圧Ｖｏｕｔｐを出力するための出力ノードから延在する。
【００５４】
中間配線Ｗ１１２ａは、差動トランジスタ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのソース電極とオーバーラップするように延在し、中間配線Ｗ１１２ｂは、差動トランジスタ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのソース電極とオーバーラップするように延在し、中間配線Ｗ１１２ｃは、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのドレイン電極とオーバーラップするように延在する。
【００５５】
補助配線Ｗ３０１は、差動トランジスタＴ１０１ｂ、Ｔ１０１ｂ，・・・のそれぞれのドレイン電極およびソース電極とオーバーラップするように、接地電圧Ｖｓｓを受ける接地ノードから延在する。
【００５６】
電源配線Ｗ１１３は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのソース電極を接地ノードに電気的に接続するだけでなく、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのドレイン電極およびソース電極とオーバーラップするとともに電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのドレイン電極とオーバーラップするように、接地ノードから延在する。
【００５７】
電源配線Ｗ１１４ａは、負荷トランジスタＴ１０３ａ，Ｔ１０３ａのそれぞれのソース電極を電源ノードに電気的に接続するだけでなく、負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のそれぞれのドレイン電極とオーバーラップするように、電源ノードから延在する。同様に、電源配線Ｗ１１４ｂは、負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂのそれぞれのソース電極を電源ノードに電気的に接続するだけでなく、負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのドレイン電極とオーバーラップするように、電源ノードから延在する。
【００５８】
〔ドレイン電極／ソース電極と配線との接続状態〕
差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のうち使用する差動トランジスタのドレイン電極は、出力配線Ｗ１１１ａに電気的に接続され、ソース電極は、中間配線Ｗ１１２ａに電気的に接続される。一方、使用しない差動トランジスタＴ１０１ａのドレイン電極およびソース電極は、電源配線Ｗ１１３に電気的に接続される。詳しくは、使用する差動トランジスタＴ１０１ａのドレイン電極と出力配線Ｗ１１１ａとのオーバーラップ部分，使用する差動トランジスタＴ１０１ａのソース電極と中間配線Ｗ１１２ａとのオーバーラップ部分，使用しない差動トランジスタＴ１０１ａのドレイン電極と電源配線Ｗ１１３とのオーバーラップ部分，および使用しない差動トランジスタＴ１０１ａのソース電極と電源配線Ｗ１１３とのオーバーラップ部分に、それぞれ、ビアが形成される。
【００５９】
差動トランジスタＴ１０１ａ，Ｔ１０１ｂ，・・・のうち使用する差動トランジスタのドレイン電極は、出力配線Ｗ１１１ｂに電気的に接続され、ソース電極は、中間配線Ｗ１１２ｂに電気的に接続される。一方、使用しない差動トランジスタＴ１０１ｂのドレイン電極およびソース電極は、補助配線Ｗ３０１に電気的に接続される。
【００６０】
電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用する電流源トランジスタのドレイン電極は、中間配線Ｗ１１２ｃに電気的に接続される。一方、使用しない電流源トランジスタＴ１０２のドレイン電極は、電源配線Ｗ１１３に電気的に接続される。
【００６１】
負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・のうち使用する負荷トランジスタのドレイン電極は、出力配線Ｗ１１１ａに電気的に接続される。一方、使用しない負荷トランジスタＴ１０３ａのドレイン電極は、電源配線Ｗ１１４ａに電気的に接続される。
【００６２】
負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のうち使用する負荷トランジスタのドレイン電極は、出力配線Ｗ１１１ｂに電気的に接続される。一方、使用しない負荷トランジスタＴ１０３ｂのドレイン電極は、電源配線Ｗ１１４ｂに電気的に接続される。
【００６３】
以上のように、使用しないトランジスタのドレイン電極およびソース電極をオフ電圧ノードに補助的に接続することにより、使用しないトランジスタの寄生容量が使用するトランジスタから分離されるので、その寄生容量による演算増幅器の周波数特性への影響を取り除くことができる。
【００６４】
さらに、各配線と各ドレイン電極（または、各ソース電極）とが互いにオーバーラップしているので、ビアの形成箇所を変更するだけで、配線とドレイン電極（または、ソース電極）との接続状態を容易に変更することができる。
【００６５】
（実施形態１の変形例２）
また、図７のように、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれが、他の差動トランジスタＴ１０１ａとはゲート長およびゲート幅のうち少なくとも一方が異なっていても良い（図７では、ゲート幅が異なる）。差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・，電流源トランジスタＴ１０２，Ｔ１０２，・・・，負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタ１０３ｂ，Ｔ１０３ｂ，・・・についても同様である。
【００６６】
（実施形態１の変形例３）
または、図８のように、並設された差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・において、隣接するソース電極とドレイン電極とが互いに共通化されていても良い。差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・，電流源トランジスタＴ１０２，Ｔ１０２，・・・，負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタ１０３ｂ，Ｔ１０３ｂ，・・・についても同様である。
【００６７】
（実施形態２）
図９は、この発明の実施形態２によるパイプライン型ＡＤ変換器の構成を示す。このパイプライン型ＡＤ変換器２は、アナログ・デジタル変換および残差電圧の増幅を順次実行し、差動電圧Ａｉｎをデジタルデータに１ビットずつ変換する。パイプライン型ＡＤ変換器２は、縦続接続された複数の変換ステージ２１，２１，・・・と、サブＡＤ変換回路２２と、デコードロジック回路２３とを備える。
【００６８】
変換ステージ２１，２１，・・・は、それぞれ、デジタル・アナログ変換処理と演算増幅処理とを交互に実行する。デジタル・アナログ変換処理時には、変換ステージ２１，２１，・・・は、それぞれ、前段からの差動電圧（入力差動電圧）に基づいてデジタル値を出力するとともに、入力差動電圧をサンプリングする。一方、演算増幅処理時には、変換ステージ２１，２１，・・・は、それぞれ、サンプリングした入力差動電圧とデジタル値に対応する中間差動電圧とに基づいて出力差動電圧を次段に出力する。また、変換ステージ２１，２１，・・・のそれぞれには、図１に示した演算増幅器１が含まれている。
【００６９】
サブＡＤ変換回路２２は、最終段の変換ステージ２１からの出力差動電圧を２ビット分解能でデジタル値に変換する。
【００７０】
デコードロジック回路２３は、変換ステージ２１，２１，・・・のそれぞれにおいて得られたデジタル値およびサブＡＤ変換回路２２において得られたデジタル値を、１つのバイナリデジタルデータに変換する。
【００７１】
〔変換ステージ〕
図１０は、図９に示した変換ステージ２１の構成を示す。変換ステージ２１は、デジタル・アナログ変換回路（ＡＤＣ）２０１と、デジタル・アナログ変換回路（ＤＡＣ）２０２と、演算回路２０３とを含む。
【００７２】
デジタル・アナログ変換回路２０１は、入力電圧Ａｉｎｐ，Ａｉｎｎからなる差動電圧（前段からの入力差動電圧）を１．５ビットの分解能でデジタル値に変換する。すなわち、デジタル値は、３値（例えば、−１，０，＋１）のいずれか１つである。
【００７３】
デジタル・アナログ変換回路２０２は、アナログ・デジタル変換回路２０１によって得られたデジタル値を中間差動電圧に変換する。例えば、デジタル・アナログ変換回路２０２は、３つの参照電圧のうちデジタル値に対応する参照電圧を出力する。
【００７４】
演算回路２０３は、入力差動電圧をサンプリングするとともに、サンプリングした入力差動電圧とアナログ・デジタル変換回路２０１によって得られた中間差動電圧とを混合し、混合によって得られた差動電圧（混合差動電圧）を増幅し、出力電圧Ａｏｕｔｐ，Ａｏｕｔｎからなる出力差動電圧として次段に出力する。ここでは、入力差動電圧と中間差動電圧との差分が２倍に増幅されて出力される。
【００７５】
演算回路２０３は、容量部２０４と、演算増幅器１とを含む。容量部は、入力差動電圧をサンプリングするものであり、容量素子ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２と、スイッチ素子ＳＡ１〜ＳＡ５，ＳＢ１〜ＳＢ５とを含む。演算増幅器１は、容量部２０４によってサンプリングされた入力差動電圧とデジタル・アナログ変換回路２０２によって得られた中間差動電圧との混合差動電圧を増幅する。
【００７６】
デジタル・アナログ変換処理時には、スイッチ素子ＳＡ１，ＳＡ２，ＳＡ３がオンになり、スイッチ素子ＳＡ４，ＳＡ５がオフになる。これにより、入力電圧Ａｉｎｐが容量素子ＣＡ１，ＣＡ２にサンプリングされる。同様に、スイッチ素子ＳＢ１，ＳＢ２，ＳＢ３がオンになり、スイッチ素子ＳＢ４，ＳＢ５がオフになり、入力電圧Ａｉｎｎが容量素子ＣＢ１，ＣＢ２にサンプリングされる。
【００７７】
一方、演算増幅処理時には、スイッチ素子ＳＡ１，ＳＡ２，ＳＡ３がオフになり、スイッチ素子ＳＡ４，ＳＡ５がオンになる。これにより、容量素子ＣＡ１，ＣＡ２によってサンプリングされた入力電圧Ｖｉｎｐとデジタル・アナログ変換回路２０２によって得られた中間差動電圧との混合差動電圧が演算増幅器１によって増幅される。同様に、スイッチ素子ＳＢ１，ＳＢ２，ＳＢ３がオフになり、スイッチ素子ＳＢ４，ＳＢ５がオンになる。これにより、容量素子ＣＢ１，ＣＢ２によってサンプリングされた入力電圧Ｖｉｎｎとデジタル・アナログ変換回路２０２によって得られた中間差動電圧との混合差動電圧が演算増幅器１によって増幅される。
【００７８】
〔演算増幅器の構成〕
また、変換ステージ２１，２１，・・・のそれぞれに含まれる演算増幅器１は、素子形成層１１の構成が他の演算増幅器１と同一であるが、配線層１２の構成は他の演算増幅器１とは異なる。すなわち、変換ステージ２１，２１，・・・において演算増幅器の電流駆動能力が所望量になるように、変換ステージ２１，２１，・・・毎に演算増幅器の配線層が個別に設計されている。
【００７９】
以上のように、配線層における配線パターンを変更するだけで、変換ステージ２１，２１，・・・のそれぞれに含まれる演算増幅器の回路性能を任意に設定することができるので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができる。例えば、１つ目の変換ステージについてデバイス配置工程，配線接続工程，ルール検証工程が実行してレイアウトパターンを作成すれば、２つ目以降の変換ステージについては、デバイス配置工程を実行することなく配線接続工程，ルール検証工程を実行するだけで良い。このように、短ＴＡＴ（Turn Around Time）でパイプライン型ＡＤ変換器を提供することが可能となる。
【００８０】
〔複数のパイプライン型ＡＤ変換器の設計〕
なお、複数のパイプライン型ＡＤ変換器２，２，・・・を設計する場合、１つ目のパイプライン型ＡＤ変換器において演算増幅器のレイアウトパターンの作成が完了すれば、２つ目以降のパイプライン型ＡＤ変換器については、素子の配置を変更することなく配線層における配線パターンを変更するだけで、パイプライン型ＡＤ変換器を設計することができるので、パイプライン型ＡＤ変換器の設計工数をさらに削減することができる。
【００８１】
（実施形態３）
図１１は、この発明の実施形態３による演算増幅器の構成を示す。この演算増幅器３は、差動部３１と、電流調整部３２と、能動負荷部３３とを備える。
【００８２】
〔差動部〕
差動部３１は、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・，差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・と、接続切換部３０１ａ，３０２ａ，３０１ｂ，３０２ｂとを含む。
【００８３】
接続切換部３０１ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのゲート電極と入力ノードＮｉｎｐとの接続状態を切り換え、接続切換部３０２ａは、差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のそれぞれのゲート電極と接地ノードとの接続状態を切り換える。
【００８４】
接続切換部３０１ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのゲート電極と入力ノードＮｉｎｎとの接続状態を切り換え、接続切換部３０２ｂは、差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のそれぞれのゲート電極と接地ノードとの接続状態を切り換える。
【００８５】
〔電流調整部〕
電流調整部３２は、電流源トランジスタＴ１０２，Ｔ１０２，・・・と、接続切換部３０３，３０４とを含む。
【００８６】
接続切換部３０３は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのゲート電極とバイアスノードＮｂ１との接続状態を切り換え、接続切換部３０４は、電流源トランジスタＴ１０２，Ｔ１０２，・・・のそれぞれのゲート電極と接地ノードとの接続状態を切り換える。
【００８７】
〔能動負荷部〕
能動負荷部３３は、負荷トランジスタＴ１０３ａ，Ｔ１０３，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・と、接続切換部３０５，３０６とを含む。
【００８８】
接続切換部３０５は、負荷トランジスタＴ１０３ａ，Ｔ１０３，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのゲート電極とバイアスノードＮｂ２との接続状態を切り換え、接続切換部３０６は、負荷トランジスタＴ１０３ａ，Ｔ１０３，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂ，・・・のそれぞれのゲート電極と電源ノードとの接続状態を切り換える。
【００８９】
〔ゲート電極の接続状態〕
差動トランジスタＴ１０１ａ，Ｔ１０１ａ，・・・のうち使用する差動トランジスタのゲート電極は、接続切換部３０１ａによって入力ノードＮｉｎｐに電気的に接続され、使用しない差動トランジスタのゲート電極は、接続切換部３０２ａによって接地ノードに電気的に接続される。
【００９０】
差動トランジスタＴ１０１ｂ，Ｔ１０１ｂ，・・・のうち使用する差動トランジスタのゲート電極は、接続切換部３０１ｂによって入力ノードＮｉｎｎに電気的に接続され、使用しない差動トランジスタのゲート電極は、接続切換部３０２ｂによって接地ノードに電気的に接続される。
【００９１】
電流源トランジスタＴ１０２，Ｔ１０２，・・・のうち使用する電流源トランジスタのゲート電極は、接続切換部３０３によってバイアスノードＮｂ１に電気的に接続され、使用しない電流源トランジスタのゲート電極は、接続切換部３０４によって接地ノードに電気的に接続される。
【００９２】
負荷トランジスタＴ１０３ａ，Ｔ１０３ａ，・・・，負荷トランジスタＴ１０３ｂ，Ｔ１０３ｂのうち使用する負荷トランジスタのゲート電極は、接続切換部３０５によってバイアスノードＮｂ２に電気的に接続され、使用しない負荷トランジスタのゲート電極は、接続切換部３０６によって電源ノードに電気的に接続される。
【００９３】
以上のように、接続切換部によってゲート電極の接続先を切り換えることにより、演算増幅器の構成を変更せずに演算増幅器の回路性能を任意に設定することができる。これにより、従来（素子の配置から設計し直す場合）よりも、演算増幅器の設計工数を削減することができ、短ＴＡＴで演算増幅器を提供することが可能となる。
【００９４】
〔パイプライン型ＡＤ変換器〕
なお、図９に示したパイプライン型ＡＤ変換器２が、演算増幅器１に代えて、図１１に示した演算増幅器３を備えていても良い。この場合、変換ステージ２１のそれぞれの含まれる演算増幅器３は、他の演算増幅器３と同一の構成を有する。このように構成することにより、変換ステージ毎に演算増幅器を個別に設計する必要がないので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができる。
【００９５】
（実施形態４）
この発明の実施形態４によるパイプライン型ＡＤ変換器は、図９に示した変換ステージ２１，２１，・・・に代えて、図１２に示した変換ステージ４１，４１，・・・を備える。その他の構成は、図９と同様である。
【００９６】
図１２に示された変換ステージ４１は、図１０に示した演算増幅器１に代えて、差動増幅部４０１を含む。その他の構成は、図１０と同様である。差動増幅部４０１は、互いに同一の構成を有する複数の演算増幅器４０２，４０２，・・・によって構成される。演算増幅器４０２，４０２，・・・は、それぞれ、容量部２０４によってサンプリングされた入力差動電圧とデジタル・アナログ変換回路２０２によって得られた中間差動電圧との混合差動電圧を増幅するために形成される。
【００９７】
〔演算増幅器の接続状態〕
演算増幅器４０２，４０２，・・・のうち使用する演算増幅器の入力端子対は、入力接続配線によって容量部２０３に電気的に接続され、出力端子対は、出力接続配線によって出力ノード対（Ｎ４１ａ，Ｎ４１ｂ）に電気的に接続される。
【００９８】
以上のように、素子の配置を変更せずに配線パターンを変更するだけで、変換ステージの回路性能を任意に設定することができるので、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができ、短ＴＡＴでパイプライン型ＡＤ変換器を提供することが可能となる。
【００９９】
（実施形態５）
この発明の実施形態５によるパイプライン型ＡＤ変換器は、図９に示した変換ステージ２１，２１，・・・に代えて、図１３に示した変換ステージ５１，５１，・・・を備える。その他の構成は、図９と同様である。図１３に示した変換ステージ５１は、図１２に示した構成に加えて、入力接続切換部５０１と、出力接続切換部５０２とを含む。
【０１００】
入力接続切換部５０１は、演算増幅器４０２，４０２，・・・のそれぞれの入力端子対の接続先を切り換える。入力接続切換部５０１は、演算増幅器４０２，４０２，・・・のうち使用する演算増幅器の入力端子対を容量部２０４に電気的に接続し、使用しない演算増幅器の入力端子対を接地ノードに電気的に接続する。
【０１０１】
出力接続切換部５０２は、演算増幅器４０２，４０２，・・・のそれぞれの出力端子対と出力ノード対（Ｎ４１ａ，Ｎ４１ｂ）との接続状態を切り換える。出力接続切換部５０２は、演算増幅器４０２，４０２，・・・のうち使用する演算増幅器の出力端子対を出力ノード対に電気的に接続し、使用しない演算増幅器の出力端子対を出力ノード対から電気的に切り離す。
【０１０２】
以上のように、入力接続切換部５０１および出力接続切換部５０２によって演算増幅器４０１，４０１，・・・の接続状態を切り換えることにより、変換ステージの構成を変更せずに変換ステージの回路性能を任意に設定することができる。これにより、従来よりも、パイプライン型ＡＤ変換器の設計工数を削減することができ、短ＴＡＴでパイプライン型ＡＤ変換器を提供することが可能となる。
【産業上の利用可能性】
【０１０３】
以上のように、この発明による演算増幅回路およびパイプライン型ＡＤ変換器は、従来よりも回路性能を変更するための設計工数が少ないので、アナログデジタル混載の半導体集積回路（例えば、カメラ，テレビ，ビデオの映像信号処理、無線ＬＡＮなどの通信信号処理、ＤＶＤ等のデジタルリードチャネル技術に利用される半導体集積回路）として有用である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施形態１による演算増幅器の回路図。
【図２】図１に示した演算増幅器のレイアウトパターン図。
【図３】図２に示したＡ−Ａ線における演算増幅器の断面図。
【図４】図２に示したＢ−Ｂ線における演算増幅器の断面図。
【図５】本発明の実施形態１の変形例１による演算増幅器の回路図。
【図６】図５に示した演算増幅器のレイアウトパターン図。
【図７】本発明の実施形態１の変形例２による演算増幅器のレイアウトパターン図。
【図８】本発明の実施形態１の変形例３による演算増幅器のレイアウトパターン図。
【図９】この発明の実施形態２によるパイプライン型ＡＤ変換器の回路図。
【図１０】図９に示した変換ステージの回路図。
【図１１】本発明の実施形態３による演算増幅器の回路図。
【図１２】本発明の実施形態４における変換ステージの回路図。
【図１３】本発明の実施形態５における変換ステージの回路図。
【図１４】従来の演算増幅器の回路図。
【図１５】図１４に示した演算増幅器のレイアウトパターン図。
【符号の説明】
【０１０５】
１，１ａ，３，４０２    演算増幅器
１０１，３１    差動部
１０２，３２    電流調整部
１０３，３３    能動負荷部
Ｔ１０１ａ，Ｔ１０１ｂ    差動トランジスタ
Ｔ１０２    電流源トランジスタ
Ｔ１０３ａ，Ｔ１０３ｂ    負荷トランジスタ
Ｗ１０１ａ，Ｗ１０１ｂ    差動電圧配線
Ｗ１０２，Ｗ１０３    バイアス電圧配線
Ｗ１１１ａ，Ｗ１１１ｂ    出力配線
Ｗ１１２ａ，Ｗ１１２ｂ，Ｗ１１２ｃ，Ｗ１１２ｄ    中間配線
Ｗ１１３，Ｗ１１４ａ，Ｗ１１４ｂ    電源配線
Ｗ２０１ａ，Ｗ２０１ｂ，Ｗ２０２，Ｗ２０３ａ，Ｗ２０３ｂ    オフ電圧配線
Ｗ３０１    補助配線
２    パイプライン型ＡＤ変換器
２１，４１，５１    変換ステージ
２２    サブＡＤ変換回路
２３    デコードロジック回路
２０１    アナログ・デジタル変換回路
２０２    デジタル・アナログ変換回路
２０３    演算回路
２０４    容量部
３０１ａ，３０１ｂ，３０２ａ，３０２ｂ，３０３〜３０６    接続切換部
４０１    差動増幅部
５０１    入力接続切換部
５０２    出力接続切換部
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009078112.tif 000018
【図２】
2009078112.tif 000019
【図３】
2009078112.tif 000020
【図４】
2009078112.tif 000021
【図５】
2009078112.tif 000022
【図６】
2009078112.tif 000023
【図７】
2009078112.tif 000024
【図８】
2009078112.tif 000025
【図９】
2009078112.tif 000026
【図１０】
2009078112.tif 000027
【図１１】
2009078112.tif 000028
【図１２】
2009078112.tif 000029
【図１３】
2009078112.tif 000030
【図１４】
2009078112.tif 000031
【図１５】
2009078112.tif 000032
【国際調査報告】
2009078112.tif 000033
2009078112.tif 000034
2009078112.tif 000035
2009078112.tif 000036