(57)【要約】  回路の小型化が容易であり、ＥＳＤ保護機能を十分に発揮させることができる構成を提供する。  絶縁性基板１２に、回路素子２４，２６又は配線パターン２８の少なくとも一方と、ＥＳＤ保護部３０とを内蔵する。ＥＳＤ保護部３０は、絶縁性基板１２の内部に形成された空洞部内に、少なくとも一対の放電電極の対向部が、先端同士が対向するように配置されている。放電電極は、回路素子２４，２６又は配線パターン２８と電気的に接続されている。
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【特許請求の範囲】
【請求項１】
回路素子又は配線パターンの少なくとも一方を内蔵する絶縁性基板と、
前記絶縁性基板の内部に形成された、少なくとも一つの空洞部と、
前記空洞部の内に間隔を設けて先端同士が対向するように配置された対向部を有し、前記回路素子又は前記配線パターンと電気的に接続された、少なくとも一対の放電電極と、を備えたことを特徴とするＥＳＤ保護機能内蔵基板。
【請求項２】
前記絶縁性基板は、前記放電電極の設けられた表面近傍であって、少なくとも前記放電電極の前記対向部及び前記対向部間の部分に隣接して配置される、金属材料と前記絶縁性基板を構成する絶縁材料とを含む混合部を備えたことを特徴とする請求項１に記載のＥＳＤ保護機能内蔵基板。
【請求項３】
前記混合部は、前記対向部及び前記対向部間のみに隣接して配置されたことを特徴とする請求項２に記載のＥＳＤ保護機能内蔵基板。
【請求項４】
前記放電電極の前記対向部と前記混合部とが重なる方向に透視したとき、前記混合部は、前記空洞部の周縁に接して前記周縁よりも内側のみに形成されていることを特徴とする請求項２又は請求項３に記載のＥＳＤ保護機能内蔵基板。
【請求項５】
前記絶縁性基板はセラミック基板であることを特徴とする請求項１ないし請求項４に記載のＥＳＤ保護機能内蔵基板。
【請求項６】
前記絶縁性基板の信号入力部付近に、前記空洞部及び前記放電電極が形成されていることを特徴とする請求項１ないし請求項５に記載のＥＳＤ保護機能内蔵基板。
【請求項７】
前記回路素子又は前記配線パターンは、高周波用回路を構成していることを特徴とする請求項１ないし請求項６に記載のＥＳＤ保護機能内蔵基板。
【請求項８】
前記絶縁性基板上又は前記絶縁性基板内に、ＩＣが実装されていることを特徴とする請求項１ないし請求項７に記載のＥＳＤ保護機能内蔵基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＥＳＤ保護機能内蔵基板に関する。
【背景技術】
【０００２】
ＥＳＤ（Electro-Static Discharge；静電気放電）とは、帯電した導電性の物体（人体等）が、他の導電性の物体（電子機器等）に接触、あるいは充分接近したときに、激しい放電が発生する現象である。ＥＳＤにより電子機器の損傷や誤作動などの問題が発生する。これを防ぐためには、放電時に発生する過大な電圧が電子機器の回路に加わらないようにする必要がある。このような用途に使用されるのがＥＳＤ保護デバイスであり、サージ吸収素子やサージアブソーバとも呼ばれている。【０００３】
ＥＳＤ保護デバイスは、例えば回路の信号線路とグランド（接地）との間に配置する。一対の放電電極を離間して対向させた構造のＥＳＤ保護デバイスは、通常の使用状態では高い抵抗を持っており、信号がグランド側に流れることはない。これに対し、例えば携帯電話等のアンテナから静電気が加わる場合のように、過大な電圧が加わると、ＥＳＤ保護デバイスの放電電極間で放電が起こり、静電気をグランド側に導くことができる。これにより、ＥＳＤデバイスよりも後段の回路には、静電気による電圧が印加されず、回路を保護することができる。【０００４】
例えば図１８の分解斜視図、図１９の断面図に示すＥＳＤ保護デバイスは、絶縁性セラミックシート２が積層されるセラミック多層基板７内に空洞部５が形成され、外部電極１と導通した放電電極６が空洞部５内に対向配置され、空洞部５に放電ガスが閉じ込められている。放電電極６間で絶縁破壊を起こす電圧が印加されると、空洞部５内において放電電極６間で放電が起こり、その放電により過剰な電圧をグランドへ導き、後段の回路を保護することができる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−４３９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、ＥＳＤ保護デバイスを搭載すると、ＥＳＤ保護デバイスの占有スペースが必要となり、回路の小型化が困難である。また、ＥＳＤ保護デバイスから保護すべき電子回路や電子部品までの配線距離が長くなり、配線インピーダンスの影響によってＥＳＤ保護性能が十分に発揮されない場合がある。【０００７】
本発明は、かかる実情に鑑み、回路の小型化が容易であり、ＥＳＤ保護機能を十分に発揮させることができる構成を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、以下のように構成したＥＳＤ保護機能内蔵基板を提供する。【０００９】
ＥＳＤ保護機能内蔵基板は、（ａ）回路素子又は配線パターンの少なくとも一方を内蔵する絶縁性基板と、（ｂ）前記絶縁性基板の内部に形成された、少なくとも一つの空洞部と、（ｃ）前記空洞部の内に間隔を設けて先端同士が対向するように配置された対向部を有し、前記回路素子又は前記配線パターンと電気的に接続された、少なくとも一対の放電電極と、を備える。【００１０】
上記構成において、絶縁性基板の内部に形成された空洞部内に、放電電極の対向部が配置されるとことにより、ＥＳＤ保護部が形成されている。すなわち、所定の大きさを超える電圧が放電電極間に印加されると、放電電極の対向部の先端同士の間が短絡し、ＥＳＤ保護部として機能する。【００１１】
上記構成によれば、別個独立のＥＳＤ保護デバイスを用いる場合と比べると、ＥＳＤ保護部と絶縁性基板を一体化することで実装面積を抑制することができ、回路の小型化が容易である。また、配線距離を短くしてＥＳＤ保護機能を十分に発揮させることができる。【００１２】
さらに、別個独立のＥＳＤ保護デバイスも基板を用いて作製しているので、工数を増やすことなく、ＥＳＤ保護部と絶縁性基板とを一体化してＥＳＤ保護機能内蔵基板を作製することができる。【００１３】
好ましくは、前記絶縁性基板は、混合部を備える。前記混合部は、前記放電電極の設けられた表面近傍であって、少なくとも前記放電電極の前記対向部及び前記対向部間の部分に隣接して配置される。前記混合部は、金属材料と前記絶縁性基板を構成する絶縁材料とを含む。【００１４】
上記構成において、放電電極の対向部と絶縁性基板との間には、混合部が配置されている。混合部は放電電極の材料と同一又は類似である金属材料と、絶縁性基板の材料と同一又は類似である絶縁性材料とを含むので、混合部の熱膨張率が、放電電極の対向部の熱膨張率と絶縁性基板の熱膨張率との中間の値になるようにすることができる。これによって、放電電極の対向部と絶縁性基板との熱膨張率の差を混合部で緩和することができ、放電電極の剥離等による不良や特性の経年変化を小さくすることができる。【００１５】
さらに、放電が発生する放電電極の対向部に隣接して、金属材料を含む混合部が配置されるので、混合部に含まれる金属材料の量や種類などを調整することにより、放電開始電圧を所望の値に設定することができる。これにより、放電開始電圧は、放電電極の対向部間の間隔を変えることだけで調整する場合よりも、精度よく設定することができる。【００１６】
好ましくは、前記混合部は、前記対向部及び前記対向部間のみに隣接して配置される。【００１７】
この場合、放電電極の対向部及び対向部間に隣接する領域以外の周辺領域には、金属材料を含む混合部が配置されないので、周辺領域の絶縁性基板の誘電率等の電気特性や機械的強度が、混合部の金属材料によって低下することがない。【００１８】
好ましくは、前記放電電極の前記対向部と前記混合部とが重なる方向に透視したとき、前記混合部は、前記空洞部の周縁に接して前記周縁よりも内側のみに形成されている。【００１９】
この場合、混合部は空洞部の直下のみに形成されるので、放電電極の対向部間の間隔のバラツキが小さくなり、放電開始電圧を精度よく設定することができる。【００２０】
好ましくは、前記絶縁性基板はセラミック基板である。【００２１】
セラミック基板は、複数の基材層を積層して焼成することにより、内部に空洞部を形成したり、内部に回路素子や回路パターンを形成したりすることが容易であるため、ＥＳＤ保護機能内蔵基板の絶縁性基板に好適である。【００２２】
好ましくは、前記絶縁性基板の信号入力部付近に、前記空洞部及び前記放電電極が形成されている。【００２３】
この場合、絶縁性基板の信号入力部からＥＳＤ保護部までの配線距離をできるだけ短くして、配線インピーダンスの影響によるＥＳＤ保護性能の低下を防止することができる。例えば、絶縁性基板の信号入力部と、絶縁性基板の内部に形成された回路素子や絶縁性基板に実装された電子部品との間にＥＳＤ保護部が配置されている場合には、絶縁性基板の内部に形成された回路素子や絶縁性基板に実装された電子部品に対して、ＥＳＤ保護性能を十分に発揮させることができる。【００２４】
好ましくは、前記回路素子又は前記配線パターンは、高周波用回路を構成している。【００２５】
ＥＳＤ保護にバリスタやツェナーダイオードを用いる場合と比べると、本発明によればＥＳＤ保護部の容量を非常に小さくすることができるので、高周波回路に対してＥＳＤ保護機能を十分に発揮させることができる。例えば、３００ＭＨｚ〜数ＧＨｚの高周波回路に対してＥＳＤ保護機能を十分に発揮させることができる。【００２６】
好ましくは、前記絶縁性基板上又は前記絶縁性基板内に、ＩＣが実装されている。【００２７】
この場合、実装されたＩＣは、ＥＳＤ保護部の容量が小さいため、高周波でも正常に動作する。また、別個独立のＥＳＤ保護デバイスを用いる場合と比べると、ＥＳＤ保護部とＩＣとの距離を短くして、両者の間の配線インピーダンスによる保護機能劣化を少なくすることができる。
【発明の効果】
【００２８】
本発明のＥＳＤ保護機能内蔵基板は、回路の小型化が容易であり、ＥＳＤ保護機能を十分に発揮させることができる。
【図面の簡単な説明】
【００２９】
【図１】ＥＳＤ保護機能内蔵基板の構成を示す概要図である。（実施例１）
【図２】ＥＳＤ保護機能内蔵基板の構成を示す電気回路図である。（実施例１）
【図３】ＥＳＤ保護部の構成を示す断面図である。（実施例１）
【図４】図３の直線Ａ−Ａに沿って切断した断面図である。（実施例１）
【図５】ＥＳＤ保護機能内蔵基板の斜視図である。（実施例２）
【図６】ＥＳＤ保護機能内蔵基板の構成を示す電気回路図である。（実施例２）
【図７】ＥＳＤ保護機能内蔵基板の構成を示す概要図である。（実施例３）
【図８】ＥＳＤ保護機能内蔵基板の構成を示す電気回路図である。（実施例３）
【図９】ＥＳＤ保護機能内蔵基板の構成を示す分解斜視図である。（実施例４）
【図１０】ＥＳＤ保護機能内蔵基板の構成を示す電気回路図である。（実施例４）
【図１１】ＥＳＤ保護機能内蔵基板の構成を示す概要図である。（実施例５）
【図１２】ＥＳＤ保護機能内蔵基板の構成を示す電気回路図である。（実施例５）
【図１３】ＥＳＤ保護機能内蔵基板の構成を示す概要図である。（実施例６）
【図１４】ＥＳＤ保護部の構成を示す断面図である。（変形例１）
【図１５】ＥＳＤ保護部の構成を示す断面図である。（変形例２）
【図１６】ＥＳＤ保護部の構成を示す断面図である。（変形例３）
【図１７】ＥＳＤ保護部の構成を示す断面図である。（変形例４）
【図１８】ＥＳＤ保護デバイスの分解斜視図である。（従来例）
【図１９】ＥＳＤ保護デバイスの断面図である。（従来例）
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態について、図１〜図１７を参照しながら説明する。
【００３１】
＜実施例１＞  実施例１のＥＳＤ保護機能内蔵基板１０について、図１〜図４を参照しながら説明する。
【００３２】
まず、実施例１のＥＳＤ保護機能内蔵基板１０の全体構成について、図１及び図２を参照しながら説明する。図１は、ＥＳＤ保護機能内蔵基板１０の断面構造を模式的に示す概要図である。図２は、ＥＳＤ保護機能内蔵基板１０の回路構成を示す電気回路図である。
【００３３】
図１及び図２に示すように、ＥＳＤ保護機能内蔵基板１０は、複数の基材層が積層されてなるセラミック多層基板１２の内部に、回路素子であるインダクタ素子２４及びキャパシタ素子２６と、配線パターン２８と、ＥＳＤ保護部３０とが形成されている。セラミック多層基板１２の下面１２ｓには、ＥＳＤ保護機能内蔵基板１０を他の回路基板等に実装するために用いる外部電極２０，２１，２２が形成されている。
【００３４】
インダクタ素子２４はセラミック多層基板１２の上部１２ｘに形成され、キャパシタ素子２６はセラミック多層基板１２の下部１２ｙに形成されている。インダクタ素子２４とキャパシタ素子２６とにより、ローパスフィルタが構成されている。すなわち、ＥＳＤ保護機能内蔵基板１０は、ＥＳＤ保護機能つきローパスフィルタである。
【００３５】
配線パターン２８は、インダクタ素子２４、キャパシタ素子２６、ＥＳＤ保護部３０、外部電極２０，２１，２２との間を電気的に接続している。
【００３６】
セラミック多層基板１２の代わりに、セラミック多層基板以外の絶縁性基板、例えば、基材層が１層のセラミック基板や、樹脂基板等のセラミック以外の材料を用いた基板を用いることも可能であるが、後述するように、セラミック多層基板を用いると種々のＥＳＤ保護機能内蔵基板１０を容易に作製することができ、実用的である。
【００３７】
外部電極２０，２１とＥＳＤ保護部３０とは、単一の基材層の両側にそれぞれ形成され、互いに略対向するように形成されている。すなわち、ＥＳＤ保護部３０は、入力端子となる外部電極２０の付近に形成されている。これによって、ＥＳＤ保護機能内蔵基板１０の内部に侵入するＥＳＤ電圧を入口で遮断することができる。
【００３８】
ＥＳＤ保護部３０は、入力端子となる外部電極２０とグランド端子となる外部電極２１との間に接続され、ＥＳＤ保護部３０よりも後段、すなわち出力端子となる外部電極２２側に、インダクタ素子２４とキャパシタ素子２６とで構成されるローパスフィルタが接続されている。
【００３９】
次に、ＥＳＤ保護部３０の構成について、図３及び図４を参照しながら説明する。図３はＥＳＤ保護部３０の断面図である。図４は、図３の線Ａ−Ａに沿って切断した断面図である。
【００４０】
図３及び図４に模式的に示すように、ＥＳＤ保護部３０は、セラミック多層基板１２の内部に形成された空洞部１３内に、放電電極１６，１８の対向部１７，１９が配置されている。すなわち、放電電極１６，１８のうち空洞部１３内に配置されている部分（空洞部１３内に露出する部分）が対向部１７，１９である。放電電極１６，１８の対向部１７，１９は、先端１７ｋ，１９ｋ同士が互いに対向し、放電電極１６，１８の対向部１７，１９間に間隔１５が形成されている。
【００４１】
放電電極１６，１８は、図１及び図２に示すように、それぞれ、配線パターン２８を介して、外部電極２０，２１に電気的に接続されている。外部電極２０，２１間に所定値以上の電圧が印加されると、放電電極１６，１８の対向部１７，１９間において放電が発生する。
【００４２】
図３に示すように、放電電極１６，１８の対向部１７，１９及びその間の部分１５に隣接して、混合部１４が形成されている。混合部１４は、放電電極１６，１８の対向部１７，１９とセラミック多層基板１２の基材層とに接している。混合部１４は、セラミック材料の基材中に分散された粒子状の金属材料１４ｋを含んでいる。
【００４３】
図４に示すように、混合部１４は、空洞部１３よりも外側まで広く形成されてもよい。逆に、図示していないが、空洞部１３よりも狭く形成されてもよい。例えば、空洞部に隣接する領域の一部分にのみ形成されてもよい。
【００４４】
混合部１４は、少なくとも放電電極１６，１８の対向部１７，１９に隣接し、かつ、対向部１７，１９間の連続する部分に隣接して、配置されていればよい。すなわち、少なくとも放電電極１６，１８の対向部１７，１９間を繋ぐように配置されていればよい。
【００４５】
混合部１４の基材中のセラミック材料は、セラミック多層基板１２の基材層のセラミック材料と同じものであっても、異なるものであってもよいが、同じものにすれば、収縮挙動等をセラミック多層基板１２に合わせることが容易になり、使用する材料の種類を少なくすることができる。また、混合部１４に含まれる金属材料１４ｋは、放電電極１６，１８と同じものであっても、異なるものであってもよいが、同じものにすれば、収縮挙動等を放電電極１６，１８に合わせることが容易になり、使用する材料の種類を少なくすることができる。
【００４６】
混合部１４は金属材料１４ｋとセラミック材料とを含むので、混合部１４の焼成時の収縮挙動が、対向部１７，１９を含む放電電極１６，１８とセラミック多層基板１２の基材層との中間の状態になるようにすることができる。これによって、放電電極１６，１８の対向部１７，１９とセラミック多層基板１２の基材層との焼成時の収縮挙動の差を混合部１４で緩和することができる。その結果、放電電極１６，１８の対向部１７，１９の剥離等による不良や特性バラツキを小さくすることができる。また、放電電極１６，１８の対向部１７，１９間の間隔１５のバラツキも小さくなるので、放電開始電圧などの特性のバラツキを小さくすることができる。
【００４７】
また、混合部１４の熱膨張率が、放電電極１６，１８とセラミック多層基板１２の基材層との中間の値になるようにすることができる。これによって、放電電極１６，１８の対向部１７，１９とセラミック多層基板１２の基材層との熱膨張率の差を混合部１４で緩和することができる。その結果、放電電極１６，１８の対向部１７，１９の剥離等による不良や特性の経年変化を小さくすることができる。
【００４８】
さらに、混合部１４に含まれる金属材料１４ｋの量や種類などを調整することにより、放電開始電圧を所望の値に設定することができる。これにより、放電開始電圧を放電電極１６，１８の対向部１７，１９間の間隔１５のみで調整する場合よりも、精度よく放電開始電圧を設定することができる。
【００４９】
次に、ＥＳＤ保護機能内蔵基板１０の作製例について、説明する。
【００５０】
（１)材料の準備
セラミック材料には、Ｂａ、Ａｌ、Ｓｉを中心とした組成からなる材料を用いた。各素材を所定の組成になるよう調合、混合し、８００〜１０００℃で仮焼した。得られた仮焼粉末をジルコニアボールミルで１２時間粉砕し、セラミック粉末を得た。このセラミック粉末に、トルエン・エキネンなどの有機溶媒を加え混合する。さらにバインダー、可塑剤を加え混合し、スラリーを得る。このようにして得られたスラリーをドクターブレード法により成形し、厚さ５０μｍのセラミックグリーンシートを得る。
【００５１】
また、電極ペーストを作製する。平均粒径約２μｍのＣｕ粉８０ｗｔ％とエチルセルロース等からなるバインダー樹脂に溶剤を添加し、３本ロールで攪拌、混合することで電極ペーストを得た。
【００５２】
さらに、Ｃｕ粉と上記セラミック材料仮焼後セラミック粉末を所定の割合で調合し、同様にバインダー樹脂と溶剤添加することで、セラミックと金属の混合ペーストを得た。混合ペーストは樹脂と溶剤を２０ｗｔ％とし、残りの８０ｗｔ％をセラミックとＣｕ粉とした。次の表１に示すように、セラミック／Ｃｕ粉の体積比率が異なる混合ペーストを準備した。
【表１】
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【００５３】
また、樹脂と溶剤のみからなる、樹脂ペーストも同様の方法にて作製する。樹脂材料には焼成時に分解、消失する樹脂を用いる。例えばＰＥＴ、ポリプロピレン、エチルセルロース、アクリル樹脂などである。
【００５４】
（２)スクリーン印刷による混合材料、電極、樹脂ペーストの塗布
セラミックグリーンシート上に、混合部１４を形成するため、セラミック／金属混合ペーストを２μｍ〜１００μｍ程度の厚みで、所定のパターンになるよう、スクリーン印刷にて塗布する。セラミック／金属混合ペーストの厚みが大きい場合などには、セラミックグリーンシートに予め設けた凹部に、セラミック／金属混合ペーストを充填するようにしても構わない。
【００５５】
その上に、電極ペーストを塗布して、対向部１７，１９間に放電ギャップを有する放電電極１６，１８を形成する。ここでは、放電電極１６，１８の太さを１００μｍ、放電ギャップ幅（対向部１７，１９間の隙間の寸法）を３０μｍとなるように形成した。さらにその上に、空洞部１３を形成するため、樹脂ペーストを塗布する。
【００５６】
ＥＳＤ保護部３０となる部分以外、すなわち、インダクタ素子２４、キャパシタ素子２６、配線パターン２８、外部電極２０，２１，２２となる部分は、通常のセラミック多層基板と同様に形成する。例えば、セラミックグリーンシートに機械加工やレーザ加工により貫通孔を形成し、この貫通孔に電極ペーストを充填したり、セラミックグリーンシート上に電極ペーストをスクリーン印刷等により塗布したりして形成する。
【００５７】
（３)積層、圧着
通常のセラミック多層基板と同様に、セラミックグリーンシートを積層し、圧着する。ここでは、全体の厚みが０．３ｍｍになるように積層した。
【００５８】
（４)カット、端面電極塗布
ＬＣフィルタのようなチップタイプの電子部品と同様に、マイクロカッタでカットして、各チップにわける。
【００５９】
（５)焼成
次いで、通常のセラミック多層基板と同様に、Ｎ２雰囲気中で焼成する。また、ＥＳＤに対する応答電圧を下げるため空洞部１３にＡｒ、Ｎｅなどの希ガスを導入する場合には、セラミック材料の収縮、焼結が行われる温度領域をＡｒ、Ｎｅなどの希ガス雰囲気で焼成すればよい。酸化しない電極材料（Ａｇなど）の場合には、大気雰囲気でも構わない。
【００６０】
（６)めっき
ＬＣフィルタのようなチップタイプの電子部品と同様に、外部電極２０，２１，２２上に電解Ｎｉ−Ｓｎメッキを行う。
【００６１】
以上により、断面が図１、図３及び図４のようになるＥＳＤ保護機能内蔵基板１０が完成する。
【００６２】
なお、セラミック材料は、特に上記の材料に限定されるものでなく、絶縁性のものであればよいため、フォルステライトにガラスを加えたものや、ＣａＺｒＯ３にガラスを加えたものなど他のものを用いてもよい。電極材料もＣｕだけでなく、Ａｇ、Ｐｄ、Ｐｔ、Ａｌ、Ｎｉ、Ｗやこれらの組み合わせでもよい。また、セラミック／金属の混合材料は、ペーストとして形成するだけでなく、シート化して配置してもよい。
【００６３】
また、空洞部１３を形成するために樹脂ペーストを塗布したが、樹脂でなくともカーボンなど焼成で消失するものならばよいし、また、ペースト化して印刷で形成しなくとも、樹脂フィルムなどを所定の位置のみ貼り付けるようにして配置してもよい。
【００６４】
上述した作製例のＥＳＤ保護機能内蔵基板１０の１００個の試料について、放電電極１６，１８間のショート、焼成後の断線、デラミネーションの有無を、内部断面観察により評価した。
【００６５】
さらに、ペーストの収縮開始温度を比較した。具体的には、各ペースト単体の収縮挙動を調べるため、ペーストを乾燥後その粉末をプレスし、高さ３ｍｍの圧着体を作製し、ＴＭＡ（熱機械分析）法にて測定を行った。セラミックの収縮開始温度は、ペーストＮｏ．１と同様に８８５℃であった。
【００６６】
また、ＥＳＤに対する放電応答性を評価した。ＥＳＤに対する放電応答性は、ＩＥＣの規格、ＩＥＣ６１０００−４−２に定められている、静電気放電イミュニティ試験によって行った。接触放電にて８ｋＶ印加して試料の放電電極間で放電が生じるかどうかを調べた。次の表２に、セラミック／金属混合ペースト条件と評価結果を示す。
【表２】
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【００６７】
表２において※を付した試料Ｎｏ．は、本発明の範囲外を示している。
【００６８】
すなわち、セラミック／金属の混合ペースト中に占める金属の割合が５ｖｏｌ％より低い場合には（ペーストＮｏ．１）、ペーストの収縮開始はセラミックとほとんど変わらず、電極（ペーストＮｏ．８）の収縮開始温度である６８０℃と比べ約２００℃の差がある。このため、試料には焼成後にショート、断線が発生している。また、内部観察ではデラミネーション、放電電極の剥離が見られた。
【００６９】
セラミック／金属の混合ペースト中に占める金属の割合が１０ｖｏｌ％以上になると、ペーストの収縮開始温度が電極の収縮開始温度に近づき、電極とセラミックの中間付近の温度となっている。この場合、試料には、ショート、断線、電極剥離、デラミネーションの発生は見られなかった。また、ＥＳＤに対する放電応答性は、セラミック／金属混合ペーストを配置することで悪化しておらず、良好である。また、放電電極間ギャップ幅のばらつきも小さかった。
【００７０】
さらに、セラミック／金属の混合ペースト中に占める金属の割合が大きくなり、６０ｖｏｌ％以上になると、混合ペースト中の金属粒同士が接触することで放電電極間のショートが焼成後に発生してしまうため、好ましくない。
【００７１】
試料Ｎｏ．３〜６のように、混合材料中の金属割合を１０ｖｏｌ％以上、５０ｖｏｌ％以下とすることで、上記不具合がなくなる。特に、３０ｖｏｌ％以上、５０ｖｏｌ％以下がより好ましい。つまり、混合部１４における金属材料１４ｋの含有率は、１０ｖｏｌ％以上、５０ｖｏｌ％以下が好ましく、３０ｖｏｌ％以上、５０ｖｏｌ％以下がより好ましい。
【００７２】
以上に説明したように、電極材料とセラミック材料の混合によりセラミック材料と電極材料の中間の収縮挙動を持つ材料が得られる。これを電極とセラミックの間及び放電ギャップ部に配置して混合部を形成することで、放電電極とセラミック多層基板との間にかかる応力を小さくでき、放電電極の断線や放電電極部のデラミネーション、空洞部での電極剥離によるショートや電極の収縮ばらつきによる放電ギャップ幅のばらつきなどが生じにくくなる。
【００７３】
実施例１のＥＳＤ保護機能内蔵基板１０は、入力端子となる外部電極２０とグランド端子となる外部電極２１がＥＳＤ保護部３０を介して直接接続されているため、入力端子となる外部電極２０から入ってきたＥＳＤ信号は、ＥＳＤ保護部３０を介して、効率よくグランドにバイパスされる。つまり、ＥＳＤ保護機能内蔵基板１０は、ＥＳＤ保護部３０より後段のローパスフィルタに対して機能するＥＳＤ保護機能を内蔵している。
【００７４】
ローパスフィルタは、例えばモニタ両面の信号伝送ライン用のＥＭＩ（electro-magnetic interference；電磁妨害）対策として使用される。このような用途では、外部からＥＳＤが印加される可能性が高く、ＥＳＤ保護機能を有することでＩＣ破損といった問題を減らすことができる。
【００７５】
ＥＳＤ保護機能内蔵基板１０は、ローパスフィルタとＥＳＤ保護部３０を内蔵することで、ローパスフィルタ単体素子とＥＳＤ保護デバイスとを用いた場合よりも実装面積を小さくできる。ＥＳＤ保護機能内蔵基板１０は、ローパスフィルタもＥＳＤ保護デバイスもセラミックシートの積層工法で製造されるため、ＥＳＤローパスフィルタにＥＳＤ保護機能を内蔵することに伴うコストの増加が小さくてすむ。
【００７６】
ＥＳＤ保護機能内蔵基板１０は、ローパスフィルタの前段にＥＳＤ保護機能を有することで、効率的なＥＳＤ電圧抑制ができる。ＥＳＤ保護部３０の端子間容量が小さいため、信号伝送のインピーダンス不整合の問題も無視できる。
【００７７】
＜実施例２＞  実施例２のＥＳＤ保護機能内蔵基板１０ａについて、図５及び図６を参照しながら説明する。図５はＥＳＤ保護機能内蔵基板１０ａの外観を示す斜視図、図６はＥＳＤ保護機能内蔵基板１０ａの回路構成を示す電気回路図である。
【００７８】
実施例２のＥＳＤ保護機能内蔵基板１０ａは、実施例１のＥＳＤ保護機能内蔵基板１０と略同様に構成されている。以下では、実施例１との相違点を中心に説明し、実施例１と同様の構成部分には同じ符号を用いる。
【００７９】
図５に示すように、実施例２のＥＳＤ保護機能内蔵基板１０ａは、立方体形状のセラミック多層基板１２ａの表面に、４組の入力端子及び出力端子となる外部電極２０ａ，２２ａと、グランド端子となる２個の外部電極２１ａとを備える。
【００８０】
図６に示すように、セラミック多層基板１２ａの内部において、４組の外部電極２０ａ，２２ａには、それぞれ、実施例１と同様にローパスフィルタを構成するインダクタ素子２４及びキャパシタ素子２６とＥＳＤ保護部３０とが接続されている。すなわち、実施例２のＥＳＤ保護機能内蔵基板１０ａは、ＥＳＤ保護機能つき４連ローパスフィルタである。
【００８１】
セラミック多層基板１２ａ内のローパスフィルタやＥＳＤ保護部３０、配線パターンは、実施例１と同様に構成することができ、実施例１と同様の方法で製造することができる。
【００８２】
実施例２のＥＳＤ保護機能内蔵基板１０ａは、複数のローパスフィルタが１つのチップに複合化されているので、モニタ画像データ伝送ラインのように複数の信号線が並行して配置される場合に部品実装面積を削減できる。
【００８３】
＜実施例３＞  実施例３のＥＳＤ保護機能内蔵基板１０ｂについて、図７及び図８を参照しながら説明する。図７は、ＥＳＤ保護機能内蔵基板１０ｂの断面構造を模式的に示す概要図である。図８は、ＥＳＤ保護機能内蔵基板１０ｂの回路構成を示す電気回路図である。
【００８４】
実施例３のＥＳＤ保護機能内蔵基板１０ｂは、実施例１のＥＳＤ保護機能内蔵基板１０と同様に、セラミック多層基板１２の内部に、インダクタ素子２４ａ，２４ｂと、キャパシタ素子２６と、配線パターン２８ｂと、ＥＳＤ保護部３０とが形成されているが、実施例１と異なり、キャパシタ素子２６は、２つのインダクタ素子２４ａ，２４ｂの接続点に接続され、インダクタ素子２４ａ，２４ｂとキャパシタ素子２６とにより位相シフタ３２が構成されている。
【００８５】
位相シフタ３２の前段にはＥＳＤ保護部３０が接続されている。すなわち、入力端子となる外部電極２０とグランド端子となる外部電極２１との間は、ＥＳＤ保護部３０を介して直接接続されている。そのため、入力端子となる外部電極２０から入ってきたＥＳＤ信号は、ＥＳＤ保護部３０を介して、効率よくグランド端子となる外部電極２１にバイパスされる。
【００８６】
図７及び図８は、位相シフタ３２として三次ＬＣフィルタを示しているが、これはあくまでも一例であり、実際には必要な位相シフト量に応じて、フィルタ次数や構成を変えればよい。
【００８７】
位相シフタは、例えば携帯電話のアンテナ端に用いられ、アンテナに入出力する高周波信号の位相をずらすことで、アンテナからの電波放射の効率を改善する。アンテナは外部からのＥＳＤにさらされやすく、かつ、扱う信号が高周波ゆえにＥＳＤ保護が困難である。さらに、位相シフタは、アンテナからの放射効率を高めるためにインピーダンスマッチングが非常に大切であり、通常のＥＳＤ保護デバイスは適用できない。
【００８８】
これに対して実施例３のＥＳＤ保護機能内蔵基板１０ｂのＥＳＤ保護部３０は、低容量でインピーダンスが高いため、位相シフタ３２にも適用できる。
【００８９】
＜実施例４＞  実施例４のＥＳＤ保護機能内蔵基板１０ｃについて、図９及び図１０を参照しながら説明する。図９は、ＥＳＤ保護機能内蔵基板１０ｃの構造を模式的に示す斜視図である。図１０は、ＥＳＤ保護機能内蔵基板１０ｃの回路構成を示す電気回路図である。
【００９０】
図９及び図１０に示すように、実施例４のＥＳＤ保護機能内蔵基板１０ｃは、セラミック多層基板の第２基材層４２に、配線パターンとして内部信号ライン４５が形成され、ＥＳＤ保護部３０が形成されている。セラミック多層基板の第３基材層４３には、配線パターンとして、略全面にグランド電極４８が形成されている。第２基材層４２のＥＳＤ保護部３０の一方の放射電極４６と、第３基材層４３のグランド電極４８との間は、ビア導体４７によって接続されている。
【００９１】
セラミック多層基板の第１基材層４１から第４基材層４４までの各基材層の一方の側面（図において手前側の側面）には、グランド端子となる２つの外部電極２１ｓと、信号が入力される１つの外部電極２０ｃとが形成されている。図９では図示していないが、第１基材層４１から第４基材層４４までの各基材層の他方の側面（図９において後側の側面）には、一方の側面と同様に、グランド端子となる２つの外部電極２１ｔと、信号が出力される１つの外部電極２２ｃとが形成されている。第３基材層４３に形成されたグランド電極４８は、グランド端子となる外部電極２１ｓ，２１ｔに接続されるが、信号が入出力される外部電極２０ｃ，２２ｃには接続されない。
【００９２】
すなわち、第２基材層４２の内部信号ライン４５によって入力端子及び出力端子となる外部電極２０ｃ，２２ｃ間の信号ライン２８ｙが形成されている。また、第３基材層４３のグランド電極によって、グランド端子となる外部電極２１ｓ，２１ｔ間のストリップライン２８ｘ，２８ｚが形成されている。信号ライン２８ｙとストリップライン２８ｚとの間には、ＥＳＤ保護部３０が形成されている。線路インピーダンスは、所望の値になるように設計することができる。
【００９３】
信号伝送ラインにＥＳＤ保護素子を用いる場合、プリント基板上の信号線を切断してＥＳＤ保護素子内の信号線で接続することがある。このような構成とすることにより、プリント基板の設計自由度が増えるという利点があるためである。しかしながらＥＳＤ保護素子の部分において、線路インピーダンス（プリント基板上では通常５０〜３００Ω程度に設計される）の不連続点が生じるため、信号伝送品質が劣化する。
【００９４】
これに対し、実施例４のＥＳＤ保護機能内蔵基板１０ｃは、セラミック多層基板でストリップラインを構成しており、線路インピーダンスをプリント基板のインピーダンスにマッテングさせることができるので、信号伝送品質の劣化を防ぐことができる。
【００９５】
＜実施例５＞  実施例５のＥＳＤ保護機能内蔵基板１０ｄについて、図１１及び図１２を参照しながら説明する。図１１は、ＥＳＤ保護機能内蔵基板１０ｄの断面構造を模式的に示す概要図である。図１２は、ＥＳＤ保護機能内蔵基板１０ｄの回路構成を示す電気回路図である。
【００９６】
図１１及び図１２に示すように、実施例５のＥＳＤ保護機能内蔵基板１０ｄは、セラミック多層基板１２内に共振回路３４とＥＳＤ保護部３０とを内蔵している。
【００９７】
ＥＳＤ保護部は、入力端子となる外部電極２０とグランド端子となる外部電極２１との間に接続され、ＥＳＤ保護部３０よりも後段、すなわち出力端子となる外部電極２２側に、共振回路３４が接続されている。
【００９８】
図１１及び図１２には、共振回路３４としてインダクタ素子２４ｘ，２４ｙとキャパシタ素子２６ｘ，２６ｙ，２６ｚを使ったバンドパスフィルタを示しているが、これは一例であり、例えば電極配線を使ったストリップラインによる共振回路に置き換えても構わない。
【００９９】
共振回路は、例えば磁界結合を使った近距離通信のアンテナ端に用いられ、アンテナに入出力する磁界信号を感度よく抽出するために用いられる。このようなアンテナ部は、外部からのＥＳＤにさらされやすく、かつ、扱う信号が高周波ゆえにＥＳＤ保護の難しい部分である。
【０１００】
実施例５のＥＳＤ保護機能内蔵基板１０ｄは、ＥＳＤ保護部３０が低容量でインピーダンスが高いため、このような共振回路のＱを下げないという利点がある。
【０１０１】
＜実施例６＞  実施例６のＥＳＤ保護機能内蔵基板１０ｅについて、図１３を参照しながら説明する。図１３は、ＥＳＤ保護機能内蔵基板１０ｅの断面構造を模式的に示す概要図である。
【０１０２】
図１３に示すように、実施例６のＥＳＤ保護機能内蔵基板１０ｅは、セラミック多層基板１２の上面１２ｔに、ＩＣ５０や、ＩＣ以外の実装部品５２，５４が実装されたモジュール部品であり、実施例１と同様に、セラミック多層基板１２の内部に、インダクタ素子、キャパシタ素子、配線パターン、ＥＳＤ保護部３０，３０ｅを内蔵し、セラミック多層基板の下面１２ｓには外部電極２０，２１，２２が設けられている。
【０１０３】
図１３には、セラミック多層基板１２の片側にのみ部品搭載している場合を例示しているが、部品は、セラミック多層基板１２の両面に搭載しても構わないし、セラミック多層基板に凹部を設け、その中に部品を搭載しても構わないし、セラミック多層基板の側面に部品を搭載しても構わない。
【０１０４】
実施例６のＥＳＤ保護機能内蔵基板１０ｅは、セラミック多層基板１２内にＥＳＤ保護部３０，３０ｅを有するモジュール部品であるため、同じ機能を別々の部品で構成した場合に比べて、コスト面や占有体積の面で有利となる。
【０１０５】
ＥＳＤ保護部３０ｅは、セラミック多層基板１２の上面１２ｔとなる基材層の反対側の面に、セラミック多層基板１２の上面１２ｔに実装されるＩＣ５０の直下に配置されるように、形成されている。このようにＩＣ５０の直下にＥＳＤ保護部３０ｅを配置することで、ＩＣ５０に対するＥＳＤ保護性能を高めることができる。
【０１０６】
さらに、外部電極２０，２１と、外部電極２０，２１に接続されるＥＳＤ保護部３０とは、セラミック多層基板の単一の基材層の両側に、互いに略対向するように形成されている。このように、モジュール端子となる外部電極２０，２１の近傍にＥＳＤ保護部３０を配することで、モジュール内部に侵入するＥＳＤ電圧をモジュールの入口で遮断することもできる。
【０１０７】
実施例６のＥＳＤ保護機能内蔵基板１０ｅは設計柔軟性が高いため、さまざまなＥＳＤ保護のニーズに対応できる。特にＥＳＤ保護部の体積が小さいため、モジュール内部の各所にＥＳＤ保護部を配することが可能である。
【０１０８】
次に、実施例１〜６の変形例について説明する。
【０１０９】
＜変形例１＞  変形例１のＥＳＤ保護部について、図１４を参照しながら説明する。変形例１のＥＳＤ保護部は、実施例１のＥＳＤ保護部３０と略同様に構成されている。以下では相違点を中心に説明し、同じ構成部分には同じ符号を用いる。
【０１１０】
図１４は、ＥＳＤ保護部の断面である。図１４に示すように、ＥＳＤ保護部は、空洞部１３の直下のみに混合部１４ａが形成されている。すなわち、混合部１４ａは、放電電極１６，１８の対向部１７，１９と混合部１４とが重なる方向（図において上下方向）に透視したとき、空洞部１３の周縁に接して、かつ空洞部１３の周縁よりも内側のみに形成されている。
【０１１１】
このように混合部１４ａを空洞部１３の直下のみに形成することで、空洞部１３の形状のバラツキが小さくなる。その結果、放電電極１６，１８の対向部１７，１９間の間隔１５のバラツキが小さくなり、放電開始電圧を精度よく設定することができる。
【０１１２】
＜変形例２＞  変形例２のＥＳＤ保護部について、図１５を参照しながら説明する。図１５は、図４と同様に、放電電極１６ｂ，１８ｂに平行な断面図である。
【０１１３】
図１５に示すように、空洞部１３内に配置されている一方の放電電極１８ｂの対向部１９ｂの幅は、空洞部１３内に配置されている他方の放電電極１６ｂの対向部１７ｂの幅よりも広い。一方の放電電極１８ｂは、グランド側に接続される。他方の放電電極１８ｂは、静電気から保護される回路側に接続される。
【０１１４】
回路側に接続される放電電極１６ｂの対向部１７ｂの幅が、グランド側に接続される放電電極１８ｂの対向部１９ｂの幅よりも狭いと、回路側からグランド側への放電が発生しやすくなる。また、グランド側の放電電極１８ｂの電極面積を大きくすることによりグランドへの接続抵抗を小さくでき、回路側からグランド側への放電がさらに発生しやすくなる。そのため、変形例２のＥＳＤ保護部は、回路の破壊を確実に防止することができる。
【０１１５】
＜変形例３＞  変形例３のＥＳＤ保護部について、図１６を参照しながら説明する。図１６は、放電電極１６ｃ，１８ｃに平行な断面図である。
【０１１６】
図１６に示すように、空洞部１３内に配置され一方の放電電極１８ｃの対向部１９ｃの先端１９ｓは直線状であり平らであるが、空洞部１３内に配置されている他方の放電電極１６ｃの対向部１７ｃの先端１７ｓは尖っている。一方の放電電極１８ｃは、グランド側に接続される。他方の放電電極１６ｃは、静電気から保護される不図示の回路側に接続される。
【０１１７】
放電電極１６ｃの対向部１７ｃの先端１７ｓが尖っていると放電が発生しやすくなる。そのため、変形例３のＥＳＤ保護部は、回路の破壊を確実に防止することができる。
【０１１８】
＜変形例４＞  変形例４のＥＳＤ保護部について、図１７を参照しながら説明する。図１７は、放電電極１６ｄ，１６ｅ；１８ｄに平行な断面図である。
【０１１９】
図１７に示すように、２つの放電電極１６ｄ，１６ｅと一つの放電電極１８ｄとが対になり、それぞれの対向部１７ｄ，１９ｄが空洞部１３内に配置されている。一方の放電電極１８ｄの対向部１９ｄの先端１９ｔは直線状に平らであるが、他方の放電電極１６ｄ，１６ｅの対向部１７ｄの先端１７ｔは尖っている。一方の放電電極１８ｄは、グランド側に接続される。他方の放電電極１６ｄ，１６ｅは、静電気から保護される回路側に接続される。
【０１２０】
回路側の放電電極１６ｄ，１６ｅの対向部１７ｄの先端１７ｔが尖っていると放電が発生しやすくなる。そのため、変形例４のＥＳＤ保護部は、回路の破壊を確実に防止することができる。
【０１２１】
また、変形例４のＥＳＤ保護部は、放電電極１８ｄと１つの放電電極１６ｄとの間と、放電電極１８ｄと他の１つの放電電極１６ｅとの間とにおいて、それぞれ、別々に放電が発生するため、放電電極１６ｄ，１６ｅをそれぞれ異なる回路に接続して用いることができる。この場合、電子機器内でのＥＳＤ保護デバイスの使用個数を削減することができ、電子機器内の回路も小型化することができる。
【０１２２】
＜変形例５＞  ＥＳＤ保護部を内蔵するセラミック多層基板に、収縮抑制層と基材層とが交互に積層された無収縮基板を用いる。
【０１２３】
基材層は、第１のセラミック材料を含む１枚又は複数枚のセラミックグリーンシートが焼結されてなり、セラミック多層基板の基板特性を支配する。拘束層は、第２のセラミック材料を含む１枚又は複数枚のセラミックグリーンシートよりなる。
【０１２４】
各基材層の厚みは、焼成後に８μｍ〜１００μｍであることが好ましい。各基材層の焼成後の厚みは、必ずしも上記範囲内に限定されるものではないが、拘束層によって焼成時に拘束され得る最大厚み以下に抑えることが好ましい。基材層の厚みは、必ずしも各層が同じである必要はない。
【０１２５】
第１のセラミック材料としては、焼成中にその一部（例えば、ガラス成分）が拘束層に浸透するものが用いられる。また、第１のセラミック材料としては、銀や銅などの低融点金属からなる導体パターンと同時焼成できるように、比較的低温、例えば１０５０℃以下で焼成可能なＬＴＣＣ（Low Temperature Co-fired Ceramic；低温焼成セラミック）を用いることが好ましい。具体的には、アルミナとホウケイ酸系ガラスとを混合したガラスセラミックや、焼成中にガラス成分を生成するＢａ−Ａｌ−Ｓｉ−Ｏ系セラミックなどを用いることができる。
【０１２６】
第２のセラミック材料は、基材層から浸透してきた第１のセラミック材料の一部により固着され、これにより、拘束層が固化するとともに、隣接する基材層と拘束層とが接合される。
【０１２７】
第２のセラミック材料としては、アルミナやジルコニアを用いることができる。拘束層は、第１のセラミック材料よりも高い焼結温度を有する第２のセラミック材料を未焼結のままで含有する。そのため、拘束層は基材層に対して、焼成過程で面方向の収縮を抑制する機能を発揮する。また、前述したように、拘束層は、第１のセラミック材料の一部が浸透することによって固着、接合される。そのため、厳密には、基材層及び拘束層の状態や所望の拘束力、焼成条件にも依存するが、拘束層の厚みは、概ね、焼成後に１μｍ〜１０μｍであることが好ましい。
【０１２８】
放電電極、内部電極やビア電極の電極材料は、基材層と同時焼成が可能な導電性成分を主成分とするものであればよく、広く公知のものが使用可能である。具体的には、Ｃｕ、Ａｇ、Ｎｉ、Ｐｄ、及びそれらの酸化物、合金成分が使用可能である。
【０１２９】
＜まとめ＞  以上に説明したように、ＥＳＤ保護素子として機能するＥＳＤ保護部を絶縁性基板と一体化することで実装面積を抑制できるので、回路の小型化が容易である。また、ＥＳＤ保護部を絶縁基板内に設けることで配線距離を短くして、ＥＳＤ保護機能を十分に発揮させることができる。
【０１３０】
絶縁性基板にセラミック多層基板を用いると、ＥＳＤ保護素子をセラミック多層基板で製造する場合と比べて工数が増加することなく、ＥＳＤ保護機能内蔵基板を作製することができる。
【０１３１】
また、ＥＳＤ保護部において、金属材料とセラミック材料の混合によりセラミック材料と電極材料の中間の収縮挙動を持つ材料を、放電電極とセラミック多層基板との間及び放電電極の先端間のギャップ部に配置して混合部を形成すると、放電電極とセラミック多層基板との間に作用する応力を小さくでき、放電電極の断線や放電電極のデラミネーション、空洞部での放電電極の剥離や放電電極の収縮ばらつきによる放電ギャップ幅のばらつき、ショートなどが生じにくくなる。したがって、ＥＳＤ保護部における放電開始電圧を精度よく設定することができ、ＥＳＤ保護機能の信頼性を高めることができる。
【０１３２】
さらに、ＥＳＤ保護部の容量が０．１ｐＦ以下程度と非常に小さい上、３００ＭＨｚ〜数ＧＨｚの周波数領域でも端子間インピーダンスが十分大きく、他の回路の特性に影響を与えないため、高周波用ＬＣフィルタの前段に適用でき、ＥＳＤ保護機能を十分に発揮できる。
【０１３３】
従来のバリスタやツェナーダイオードでは、静電容量は小さくてもせいぜい２ｐＦ程度までであり、適用できる周波数範囲は約３００ＭＨｚまでである。これに対して、本発明の実施例のＥＳＤ保護機能内蔵基板のＥＳＤ保護部の静電容量は、例えば１／２０まで小さくすることができるので、適用可能な周波数領域が２０倍程度広がる。つまり３００ＭＨｚ〜６ＧＨｚの高周波領域に適用できる。
【０１３４】
高周波用ＩＣは静電気で破壊しやすい一方で、数ｐＦもの容量をつけると正常な動作ができなくなるという点で、ＥＳＤ対策が困難な部品である。しかし、本発明の実施例のＥＳＤ保護機能内蔵基板のＥＳＤ保護部の静電容量は、例えば0.1ｐＦ程度と非常に小さいため、高周波ＩＣの保護用に適用できる。
【０１３５】
また、ＩＣを搭載するセラミック多層基板内に、ＥＳＤ保護素子となるＥＳＤ保護部を形成することで、ＥＳＤ保護部とＩＣとの距離を短くでき、両者間の配線インピーダンスによる保護機能劣化が少ない。
【０１３６】
なお、本発明は、上記実施の形態に限定されるものではなく、種々変更を加えて実施することが可能である。
【０１３７】
例えば、絶縁性基板の内部に、インダクタ（Ｌ）やキャパシタ（Ｃ）に限らず、抵抗（Ｒ）を含む回路素子を形成してもよい。
【符号の説明】
【０１３８】
１０，１０ａ〜１０ｅ  ＥＳＤ保護機能内蔵基板
１２，１２ａ  セラミック多層基板（絶縁性基板、セラミック基板）
１３  空洞部
１４，１４ａ  混合部
１４ｋ  金属材料
１５  間隔
１６，１６ｂ，１６ｃ，１６ｄ，１６ｅ  放電電極
１７，１７ｂ，１７ｃ，１７ｄ  対向部
１７ｋ、１７ｓ、１７ｔ  先端
１８，１８ｂ，１８ｃ，１８ｄ  放電電極
１９，１９ｂ，１８ｃ，１９ｄ  対向部
１９ｋ，１９ｓ，１９ｔ  先端
２０，２０ａ，２０ｃ  外部電極（信号入力部）
２１，２１ａ，２１ｓ，２１ｔ  外部電極
２２，２２ａ，２２ｃ  外部電極
２４，２４ａ，２４ｂ，２４ｘ，２４ｙ  インダクタ素子（回路素子）
２６，２６ｘ，２６ｙ，２６ｚ  キャパシタ素子（回路素子）
２８，２８ｂ  配線パターン
３０，３０ｅ  ＥＳＤ保護部
５０  ＩＣ
【図１】
2009136535.tif 000005
【図２】
2009136535.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2009136535.tif 000021
【図１８】
2009136535.tif 000022
【図１９】
2009136535.tif 000023
【国際調査報告】
2009136535.tif 000024
2009136535.tif 000025
2009136535.tif 000026
2009136535.tif 000027