(57)【要約】  基板の上の素子が形成されない領域に、素子の層を形成する版と同じ版によってダミーパターンの層を形成するとともに、ダミーパターンの第１の層の上に形成される第２の層を第１の層の領域の内側に形成するようにしたため、印刷法によって素子を形成する場合の底当りを防止することができ、高性能で安価な電子部材の製造方法および電子部材を提供することができる。
2009096241.tif 000002
【特許請求の範囲】
【請求項１】
複数の積層された層を有する素子を備えた電子部材の製造方法であって、
前記素子の第１の層と、前記素子以外の領域に形成されるダミーパターンの第１の層とを形成するための凸部を有する第１の版を準備するステップと、
前記第１の版の少なくとも凸部に、前記素子の第１の層を形成するための被転写材料を付着させるステップと、
前記第１の版の凸部に付着された前記被転写材料を転写することによって、基板上に前記素子の第１の層を形成するとともに、前記基版上に前記ダミーパターンの第１の層を形成するステップと、
前記素子の第１の層の上に形成される第２の層と、前記ダミーパターンの第１の層の上に形成される第２の層とを形成するための凸部を有する第２の版を準備するステップと、
前記第２の版の少なくとも凸部に、前記素子の第２の層を形成するための被転写材料を付着させるステップと、
前記第２の版の凸部に付着された前記被転写材料を転写することによって、前記素子の第１の層の上に前記素子の第２の層を形成するとともに、前記ダミーパターンの第１の層の上に前記ダミーパターンの第２の層を形成するステップとを備え、
前記ダミーパターンの第２の層は、前記ダミーパターンの第１の層の領域の内側に形成されることを特徴とする電子部材の製造方法。
【請求項２】
前記素子の第２の層は導電材料または半導体材料で形成され、前記素子の第１の層は絶縁材料で形成されていることを特徴とする請求の範囲第１項に記載の電子部材の製造方法。
【請求項３】
前記素子は、電界効果型トランジスタであることを特徴とする請求の範囲第１項または第２項に記載の電子部材の製造方法。
【請求項４】
前記ダミーパターンは、前記素子が複数個配置されている領域の周囲に形成されることを特徴とする請求の範囲第１項から第３項の何れか１項に記載の電子部材の製造方法。
【請求項５】
前記ダミーパターンは、前記素子とは互いに電気的に絶縁されるように形成されることを特徴とする請求の範囲第１項から第４項の何れか１項に記載の電子部材の製造方法。
【請求項６】
基板上に設けられた複数の積層された層を有する複数個の素子と、基板上に設けられた複数の積層された層を有するダミーパターンとを備えた電子部材であって、
前記複数個の素子の第１の層と、前記ダミーパターンの第１の層とが、第１の版の凸部から同一の被転写材料を転写することによって形成されており、
前記複数個の素子の第１の層の上の第２の層と、前記ダミーパターンの第１の層の上の第２の層とが、第２の版の凸部から同一の被転写材料を転写することによって形成されており、
前記ダミーパターンの第２の層が前記ダミーパターンの第１の層の領域の内側に形成されていることを特徴とする電子部材。
【請求項７】
前記複数個の素子の第２の層は導電材料または半導体材料で形成され、前記複数個の素子の第１の層は絶縁材料で形成されていることを特徴とする請求の範囲第６項に記載の電子部材。
【請求項８】
前記複数個の素子は、電界効果型トランジスタであることを特徴とする請求の範囲第６項または第７項に記載の電子部材。
【請求項９】
前記ダミーパターンは、前記複数個の素子の周囲に形成されていることを特徴とする請求の範囲第６項から第８項の何れか１項に記載の電子部材。
【請求項１０】
前記ダミーパターンは、前記複数個の素子とは互いに電気的に絶縁されていることを特徴とする請求の範囲第６項から第９項の何れか１項に記載の電子部材。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部材の製造方法および電子部材に関し、特に、版の凸部から材料を転写する印刷法を用いた電子部材の製造方法および電子部材に関する。
【背景技術】
【０００２】
近年、フォトリソグラフィに代わる低コストな電子部材の製造方法として、印刷技術を利用したパターン形成方法が注目されている。印刷法を用いれば、高速で低コストにパターン形成が可能であるが、パターンやアライメントの精度が悪く、使用できる材料の種類も限られるので、高精細なディスプレイ用ＴＦＴアレイ等への適用には課題が多いとされてきた。しかし近年では、マイクロコンタクトプリント法等による高精度な印刷法が開発され、ディスプレイ用のＴＦＴアレイや、無線ＩＣタグのような電子部材への適用が期待されている（特許文献１参照）。【０００３】
しかしながら、フレキソ印刷法やマイクロコンタクトプリント法等の凸版印刷法においては、パターンが疎の部分で、版の底当りにより印刷不良が発生するという課題がある。図６は、印刷時の底当りについて説明するための凸版印刷法の断面模式図で、図６（ａ）は印刷前、図６（ｂ）は印刷時を示す。【０００４】
図６（ａ）において、凸版印刷法では、版３００の版面３１１の全面に、インク４００を塗布し、基板１１０に押し当ててインク４００を転写することで印刷が行われる。図６（ｂ）において、版３００を基板１１０に押し当てた時に、版３００の版面３１１の凹部の面積が広い部分で版３００の変形が生じ、本来基板１１０とは接触すべきでない領域Ｓが基板１１０と接触する。これが、底当りである。【０００５】
特許文献２は、反転印刷法ではあるが、カラーフィルターの製造に関して、版深とパターン寸法と底当りの関係について記載している。しかしながら、底当りが生じるかどうかは、版深やパターン寸法だけでなく、パターンの形状、パターンの密度、版の剛性、印刷の押圧、印刷の厚み等、さまざまな要因が関与している。従って、特許文献２に示されたような単なる版の形状や、単純な計算モデルによって底当たりを防止することは、実際には困難であり、通常は、印刷パターンの精細度に応じて十分に大きな版深とすることにより、底当りを防ぐことになる。【０００６】
しかし、マイクロコンタクトプリント法のような高精細な印刷法においては、精度向上のために版深は極めて浅くする必要があり、底当りの防止が難しい。【０００７】
一方、特許文献３は、印刷法とは異なるが、ロールラミネート方式での多層プリント基板の製造に関して、電極間隔に応じて、電極間にダミーパターンを形成することによって、配線層のシワや折れ曲がりを防止する技術を開示している。
【特許文献１】米国特許第６０６０１２１号公報
【特許文献２】特開２００６−２５８８７２号公報
【特許文献３】特開２００６−１３１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献３の技術は、印刷法における底当たりを防止するためのものではなく、特に、例えば薄膜トランジスタ（以下、ＴＦＴという）のような複数の層を積層した構成の電子部材を印刷法で製造する場合に適用できるものではない。【０００９】
本発明は、上記事情に鑑みてなされたもので、印刷法によって複数の積層された層を有する素子を形成する場合の底当りを防止することで、高性能で安価な電子部材の製造方法および電子部材を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の目的は、下記構成により達成することができる。【００１１】
１．  複数の積層された層を有する素子を備えた電子部材の製造方法であって、
前記素子の第１の層と、前記素子以外の領域に形成されるダミーパターンの第１の層とを形成するための凸部を有する第１の版を準備するステップと、
前記第１の版の少なくとも凸部に、前記素子の第１の層を形成するための被転写材料を付着させるステップと、
前記第１の版の凸部に付着された前記被転写材料を転写することによって、基板上に前記素子の第１の層を形成するとともに、前記基版上に前記ダミーパターンの第１の層を形成するステップと、
前記素子の第１の層の上に形成される第２の層と、前記ダミーパターンの第１の層の上に形成される第２の層とを形成するための凸部を有する第２の版を準備するステップと、
前記第２の版の少なくとも凸部に、前記素子の第２の層を形成するための被転写材料を付着させるステップと、
前記第２の版の凸部に付着された前記被転写材料を転写することによって、前記素子の第１の層の上に前記素子の第２の層を形成するとともに、前記ダミーパターンの第１の層の上に前記ダミーパターンの第２の層を形成するステップとを備え、
前記ダミーパターンの第２の層は、前記ダミーパターンの第１の層の領域の内側に形成されることを特徴とする電子部材の製造方法。【００１２】
２．  前記素子の第２の層は導電材料または半導体材料で形成され、前記素子の第１の層は絶縁材料で形成されていることを特徴とする前記１に記載の電子部材の製造方法。【００１３】
３．  前記素子は、電界効果型トランジスタであることを特徴とする前記１または２に記載の電子部材の製造方法。【００１４】
４．  前記ダミーパターンは、前記素子が複数個配置されている領域の周囲に形成されることを特徴とする前記１から３の何れか１項に記載の電子部材の製造方法。【００１５】
５．  前記ダミーパターンは、前記素子とは互いに電気的に絶縁されるように形成されることを特徴とする前記１から４の何れか１項に記載の電子部材の製造方法。【００１６】
６．  基板上に設けられた複数の積層された層を有する複数個の素子と、基板上に設けられた複数の積層された層を有するダミーパターンとを備えた電子部材であって、
前記複数個の素子の第１の層と、前記ダミーパターンの第１の層とが、第１の版の凸部から同一の被転写材料を転写することによって形成されており、
前記複数個の素子の第１の層の上の第２の層と、前記ダミーパターンの第１の層の上の第２の層とが、第２の版の凸部から同一の被転写材料を転写することによって形成されており、
前記ダミーパターンの第２の層が前記ダミーパターンの第１の層の領域の内側に形成されていることを特徴とする電子部材。【００１７】
７．  前記複数個の素子の第２の層は導電材料または半導体材料で形成され、前記複数個の素子の第１の層は絶縁材料で形成されていることを特徴とする前記６に記載の電子部材。【００１８】
８．  前記複数個の素子は、電界効果型トランジスタであることを特徴とする前記６または７に記載の電子部材。【００１９】
９．  前記ダミーパターンは、前記複数個の素子の周囲に形成されていることを特徴とする前記６から８の何れか１項に記載の電子部材。【００２０】
１０.  前記ダミーパターンは、前記複数個の素子とは互いに電気的に絶縁されていることを特徴とする前記６から９の何れか１項に記載の電子部材。
【発明の効果】
【００２１】
本発明によれば、基板の上の素子が形成されない領域に、素子の層を形成する版と同じ版によってダミーパターンの層を形成するとともに、ダミーパターンの第１の層の上に形成される第２の層を第１の層の領域の内側に形成するようにしたため、印刷法によって素子を形成する場合の底当りを防止することができ、高性能で安価な電子部材の製造方法および電子部材を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態を示す模式図である。
【図２】比較例１の構成を示す模式図である。
【図３】比較例２の構成を示す模式図である。
【図４】本発明の実施の形態におけるＴＦＴアレイの構成の第１から第４の例を示す断面模式図である。
【図５】本発明の実施の形態におけるＴＦＴアレイの構成の第５の例を示す断面模式図である。
【図６】印刷時の底当りについて説明するための凸版印刷法の断面模式図である。
【符号の説明】
【００２３】
１  電子部材（ＴＦＴアレイ）
１００  素子（ＴＦＴ）
１１０  基板
１２０  （素子の）ゲート電極層
１３０  （素子の）第１の層（ゲート絶縁膜層）
１４０  （素子の）第２の層（ソースおよびドレイン電極層）
１５０  （素子の）半導体層
２００  ダミーパターン
２２０  （ダミーパターンの）ゲート電極層
２３０  （ダミーパターンの）第１の層（ゲート絶縁膜層）
２４０  （ダミーパターンの）第２の層（ソースおよびドレイン電極層）
２５０  （ダミーパターンの）半導体層
３００  版
３００ａ  第１の版
３００ｂ  第２の版
３１１、３１１ａ、３１１ｂ  版面
４００  インク
４００ａ、４００ｂ  被転写材料
【発明を実施するための最良の形態】
【００２４】
以下、本発明を図示の実施の形態に基づいて説明するが、本発明は該実施の形態に限らない。なお、図中、同一あるいは同等の部分には同一の番号を付与し、重複する説明は省略する。また、図面については、概念を分かりやすくするために、横方向の寸法より高さを強調して記述してあり、実際の寸法比を示すものではない。【００２５】
本実施の形態は、凸版印刷法によって複数の積層された層からなる素子を形成するものであり、これを２層の素子を形成する場合を例にとって説明する。図１は、本発明の実施の形態を示す模式図で、図１（ａ）は２層の印刷終了後の平面図、図１（ｂ）は１層目の印刷時の断面図、図１（ｃ）は２層目の印刷時の断面図である。図１（ｂ）および図１（ｃ）は、図１（ａ）のＡ−Ａ’断面図である。【００２６】
図１（ａ）において、電子部材１は、素子１００とダミーパターン２００とを備える。素子１００は、基板１１０上に積層された矩形の第１の層１３０と、第１の層１３０上に積層されて並列に配置された２個の矩形の第２の層１４０とで構成される。本例では、図の左右の位置に、それぞれ３個の素子１００が上下方向に配置されている。【００２７】
ダミーパターン２００は、基板１１０上の素子１００が形成されない領域１１０ａに設けられる。ダミーパターン２００は、素子１００の第１の層１３０と同時に形成される矩形の第１の層２３０と、第１の層２３０上に素子１００の第２の層１４０と同時に形成される矩形の第２の層２４０とで構成される。第２の層２４０は、第１の層２３０の領域の内側に形成される。本例では、図の中央（左右の素子１００の間）に３個のダミーパターン２００が上下方向に配置されている。【００２８】
図１（ｂ）において、第１の版３００ａの版面３１１ａ上には、素子１００の第１の層１３０とダミーパターン２００の第１の層２３０とを形成するための凸部が形成されており、版面３１１ａには素子１００の第１の層１３０の被転写材料４００ａが全面に塗布されている。この第１の版３００ａを基板１１０に押し当てて被転写材料４００ａを転写することで、素子１００の第１の層１３０とダミーパターン２００の第１の層２３０との印刷が同時に行われる。第１の版３００ａにダミーパターン２００の第１の層２３０を形成するための凸部が存在することで、図６に示したような第１の版３００ａの変形が生じず、底当りが発生しない。【００２９】
図１（ｃ）において、第２の版３００ｂの版面３１１ｂ上には、素子１００の第２の層１４０とダミーパターン２００の第２の層２４０とを形成するための凸部が形成されており、版面３１１ｂには素子１００の第２の層１４０の被転写材料４００ｂが全面に塗布されている。素子１００の第２の層１４０は、素子１００で必要な形状に形成され、ダミーパターン２００の第２の層２４０は、第１の層２３０の領域の内側に形成される。この第２の版３００ｂを基板１１０上の第１の層１３０および２３０に押し当てて被転写材料４００ｂを転写することで、素子１００の第２の層１４０とダミーパターン２００の第２の層２４０との印刷が同時に行われる。【００３０】
第１の版３００ａと同様に、第２の版３００ｂにもダミーパターン２００の第２の層２４０を形成するための凸部が存在することで、図６に示したような第２の版３００ｂの歪みが生じず、底当りが発生しない。しかも、ダミーパターン２００の第２の層２４０が第１の層２３０の内側に形成されることで、ダミーパターン２００の形成不良が発生しない。これについては、後述する実施例および比較例で詳しく述べる。【００３１】
上層の第２の層２４０のパターンは、製作時のアライメントの誤差等が発生しても、下層の第１の層２３０のパターンの領域内に印刷できるようにすることが望ましい。そのためには、第２の層２４０のダミーパターンは、第１の層２３０のパターンよりもアライメントの誤差程度内側に設計すれば良い。【００３２】
また、後述する図４（ａ）の第１の例のソースおよびドレイン電極層１４０と半導体層１５０とのように、素子１００の層のパターンに部分的な重なりがある場合には、印刷面の高さに段差があり、素子１００の層とそれと対応するダミーパターン２００の層との高さを正確に揃えることはできない。この場合は、素子１００の層の印刷面の最下部から最上部の範囲内に、ダミーパターン２００の層の印刷面が入っていれば良い。【００３３】
上述した実施の形態によれば、基板の上の素子が形成されない領域に、素子の層を形成する版と同じ版によってダミーパターンの層を形成するとともに、ダミーパターンの第１の層の上に形成される第２の層を第１の層の領域の内側に形成するようにしたため、印刷法によって素子を形成する場合の底当りを防止することができ、高性能で安価な電子部材の製造方法および電子部材を提供することができる。【００３４】
ここで、印刷法について簡単に説明する。まず、版とは、フレキソ印刷やマイクロコンタクトプリント等の凸版印刷法において、被転写材料を付着させてから基板に接触転写させるための部材のことであり、適度な硬さ、耐溶媒性、被転写材料の転写性等の機能を持つ部材である。版の材料としては、ポリジメチルシロキサン（以下、ＰＤＭＳと言う）や、フレキソ印刷用の感光性樹脂等を用いることができるが、これらに限定されるものではない。【００３５】
版は、印刷面の凹凸を吸収するために、柔軟性のある材料が使われることが多く、そのままでは形状を保持することが難しいので、印刷面の反対側には補強板を取り付ける場合が多いが、本明細書中では省略する。【００３６】
版への被転写材料の塗布は、スピンコータ、スリットコータ、ディップコータ、バーコータ等を用いることができる。一般的なフレキソ印刷のように、アニロックスロールに対して版を接触させて、凸部のみに被転写材料を付けることもできるし、別の平板に上述した各種の方法で被転写材料の膜を作製した後に、版を接触させて非転写材料を付けることもできる。被転写材料の転写に不都合がなければ、どの方式を用いても良い。【００３７】
印刷方式は、平板の基板と版を用いて全面同時に押圧する平圧方式と、版または基板をロールに巻き付けて、ロールを回転させながら印刷を行う円圧方式との何れをも用いることができる。【００３８】
素子としてＴＦＴを製造する場合のゲート電極層やソースおよびドレイン電極層等の形成に用いられる導電材料としては、金属ナノ微粒子、ＩＴＯナノ微粒子、導電性高分子（ＰＥＤＯＴ／ＰＳＳ、ポリアニリン、ポリピロール）等を用いることができる。【００３９】
ゲート絶縁膜層等の形成に用いられる絶縁材料としては、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、光ラジカル重合系、光カチオン重合系の光硬化性樹脂、アクリロニトリル成分を含有する共重合体、ポリビニルフェノール、ポリビニルアルコール、ノボラック樹脂、エポキシ樹脂、シアノエチルプルラン等を用いることができる。【００４０】
半導体層の形成に用いられる半導体材料としては、ペンタセン誘導体、ポリチオフェン等を用いることができる。本発明では、何れの材料も特に限定されることはなく、電子部材の特性、印刷性、部材間での密着性等から、材料の組み合わせを決めれば良い。
【実施例】
【００４１】
以下、実施例および比較例により本発明の実施の形態をさらに具体的に説明するが、本発明は、これらに限定されるものではない。【００４２】
（実施例１）
図１（ａ）の第１の層１３０および２３０のパターン形状を含む４インチ角のフォトマスクパターンを設計した。このフォトマスクを元に、モールド法による成型により、版深２μｍのＰＤＭＳの版を作製した。このＰＤＭＳ版に、第１の層１３０および２３０となる絶縁材料（京セラケミカル社製ＫＥＭＩＴＩＴＥ  ＣＴ４１１２）を、スピンコータを用いて塗布した。【００４３】
次に、ナノテック社製マイクロコンタクトプリンターＰＡ４００を用いて、無アルカリガラス基板（コーニング１７３７）上に、上述した絶縁材料を塗布したＰＤＭＳ版を接触加圧し、絶縁材料をＰＤＭＳ版からガラス基板に転写した。続いて、ガラス基板を１８０℃で加熱し、絶縁膜層の焼成を行った。焼成された絶縁膜層の厚さは１μｍであった。【００４４】
次に、図１（ａ）の第２の層１４０および２４０のパターン形状を含む４インチ角のフォトマスクパターンを設計した。このフォトマスクを元に、モールド法による成型により、版深２μｍのＰＤＭＳ版を作製した。このＰＤＭＳ版に、第２の層１４０および２４０となる導電性高分子材料（ＰＥＤＯＴ／ＰＳＳ）の水溶液をスピンコータで塗布した。【００４５】
次に、ナノテック社製マイクロコンタクトプリンターＰＡ４００を用いて、上述したガラス基板上の絶縁膜層の上に、上述した導電性高分子材料を塗布したＰＤＭＳ版を重ね合わせ、アライメントを行った後に接触加圧し、導電性高分子材料をＰＤＭＳ版からガラス基板に転写した。続いて、真空中で導電性高分子材料を乾燥させた。形成された導電性高分子材料層の厚さは２００μｍであった。【００４６】
以上のようにして作製したサンプルを顕微鏡で観察すると、導電性高分子材料層は全て絶縁膜層の上に形成されており、何れもパターンの欠陥はなく、良好な形状が転写されていた。【００４７】
（比較例１）
実施例１に対する比較例１として、実施例１のダミーパターン２００を、図２（ａ）に示すように、第１の層２３０と第２の層２４０とが互いに重ならないように並置したパターンに変更した。その他の条件については実施例１と同様にしてサンプルを作製した。【００４８】
以上のようにして作製したサンプルを顕微鏡で観察すると、素子の第２の層１４０およびダミーパターンの第２の層２４０に層厚や寸法のバラツキが発生していた。これは、ダミーパターン２００の厚みの異なる第１の層２３０と第２の層２４０とが重ならないように並置されていることに起因している。つまり、図２（ｂ）に示すように、素子第２の層１４０とダミーパターンの第２の層２４０との印刷面の高さが異なることにより、第２の層の版３００ｂの歪みが発生し、導電性高分子材料の転写ムラが発生したためである。【００４９】
（比較例２）
同様に、実施例１に対する比較例２として、図３（ａ）に示すように、実施例１のダミーパターン２００の第１の層２３０と第２の層２４０とを全く同じ大きさのパターンに変更した。その他の条件については実施例１と同様にしてサンプルを作製した。【００５０】
以上のようにして作製したサンプルを顕微鏡で観察すると、第１の層と第２の層とのアライメントのずれがない場合は、実施例１と同様に、パターンの欠陥はなく、良好な形状が転写されていた。【００５１】
しかし、図３（ｂ）に示すように、アライメントを例えば図の右方向に５μｍだけずらして第２の層の印刷を行うと、ダミーパターンの第２の層２４０が第１の層２３０からはみ出すことになった。そのために、図３（ｃ）に示すように、第１の層２３０と第２の層２４０との密着不良による第２の層２４０の剥離が発生した。基板の寸法や材質によっては５μｍ程度のアライメント誤差は発生する可能性があるが、第２の層２４０（この場合は、導電性高分子材料層）の剥離は、他の配線へ再付着することによる短絡等の障害を引き起こす可能性があり、大きな問題となる。【００５２】
以上に述べたように、実施例１によれば、比較例１および２に比べて、ダミーパターン２００の第２の層２４０を第１の層２３０が形成された領域の内側に形成することで、複数層の印刷においても版の底当りや版の歪を防止することができ、またダミーパターンを確実に形成し、層の剥がれ等の不良を防止できる。また、導電性高分子材料層のダミーパターンを、絶縁膜層の上に確実に形成できるので、配線間のショートやリーク電流の増加を防ぐことができる。さらに、素子パターンとダミーパターンとの印刷面の高さが異なることで発生する版の歪みを防止でき、版を接触、押圧した場合の素子１００のパターンの印刷時の押圧を均一にすることができる。【００５３】
なお、上述した実施例１は、絶縁膜層と導電性高分子材料層の２層構成を用いたものであるが、電子部材の構成としては、実施例１の形に限定されるものではない。例えば、ＴＦＴアレイや、さらに、画素電極、保護膜、層間絶縁膜等を形成するものが考えられる。それらについても、必要に応じてダミーパターンを形成するのが望ましい。【００５４】
次に、上述した本発明の実施の形態を電子部材としてのＴＦＴアレイに適用した例を、図４および図５を用いて説明する。ＴＦＴアレイの場合、ＴＦＴの構成によって、適当なダミーパターンの構成は変わる。図４は、ＴＦＴアレイ１の構成の第１から第４の例を示す断面模式図で、図４（ａ）は第１の例、図４（ｂ）は第２の例、図４（ｃ）は第３の例、図４（ｄ）は第４の例を示す。【００５５】
ここでは、ダミーパターン２００は１つのみ記載したが、多数のダミーパターンを並べた形状であっても良い。【００５６】
図４（ａ）において、ＴＦＴ１００はボトムゲートボトムコンタクト型の構成であり、基板１１０の上に、ゲート電極層１２０、ゲート絶縁膜層１３０、ソースおよびドレイン電極層１４０、半導体層１５０が、下層から上層に向かってこの順に積層されている。ゲート絶縁膜層１３０はゲート電極層１２０を覆うように形成されており、半導体層１５０はソース電極１４０とドレイン電極層１４０とに跨るように形成されている。【００５７】
一方、ダミーパターン２００は、ＴＦＴ１００と同様に、基板１１０の上に、ゲート電極層２２０とゲート絶縁膜層２３０とをこの順に積層し、ゲート絶縁膜層２３０の上にソースおよびドレイン電極層２４０と半導体層２５０とが並列に積層されている。【００５８】
ダミーパターン２００のゲート絶縁膜層２３０はゲート電極層２２０の領域の内側に形成され、ソースおよびドレイン電極層２４０と半導体層２５０ともゲート絶縁膜層２３０の領域の内側に形成されている。この例では、ソースおよびドレイン電極層２４０が比較的薄いため、半導体層２５０がソースおよびドレイン電極層２４０の上に積層されることなく、並列に設けられていても、大きな問題は生じない。図５において後述するように、半導体層２５０をソースおよびドレイン電極層２４０の上に積層し、ソースおよびドレイン電極層２４０の領域の内側に形成するようにしてもよい。【００５９】
図４（ｂ）において、ＴＦＴ１００はボトムゲートトップコンタクト型の構成であり、基板１１０の上に、ゲート電極層１２０、ゲート絶縁膜層１３０、半導体層１５０、ソースおよびドレイン電極層１４０が、下層から上層に向かってこの順に積層されている。ゲート絶縁膜層１３０はゲート電極層１２０を覆うように形成されており、ソースおよびドレイン電極層１４０は半導体層１５０上に並列に形成されている。【００６０】
一方、ダミーパターン２００は、ＴＦＴ１００と同様に、基板１１０の上に、ゲート電極層２２０とゲート絶縁膜層２３０と半導体層２５０とソースおよびドレイン電極層２４０とがこの順に積層されている。【００６１】
ダミーパターン２００のゲート絶縁膜層２３０はゲート電極層２２０の領域の内側に形成され、半導体層２５０はゲート絶縁膜層２３０の領域の内側に形成され、ソースおよびドレイン電極層２４０は半導体層２５０の領域の内側に形成されている。【００６２】
図４（ｃ）において、ＴＦＴ１００はトップゲートトップコンタクト型の構成であり、基板１１０の上に、半導体層１５０、ソースおよびドレイン電極層１４０、ゲート絶縁膜層１３０、ゲート電極層１２０が、下層から上層に向かってこの順に積層されている。ソースおよびドレイン電極層１４０は半導体層１５０上に並列に形成され、ゲート絶縁膜層１３０は半導体層１５０とソースおよびドレイン電極層１４０とを覆うように形成されている。【００６３】
一方、ダミーパターン２００は、ＴＦＴ１００と同様に、基板１１０の上に、半導体層２５０、ソースおよびドレイン電極層２４０、ゲート絶縁膜層２３０、ゲート電極層２２０がこの順に積層されている。【００６４】
ダミーパターン２００のソースおよびドレイン電極層２４０は半導体層２５０の領域の内側に形成され、ゲート絶縁膜層２３０はソースおよびドレイン電極層２４０の領域の内側に形成され、ゲート電極層２２０はゲート絶縁膜層２３０の領域の内側に形成されている。【００６５】
図４（ｄ）において、ＴＦＴ１００はトップゲートボトムコンタクト型の構成であり、基板１１０の上に、ソースおよびドレイン電極層１４０、半導体層１５０、ゲート絶縁膜層１３０、ゲート電極層１２０が、下層から上層に向かってこの順に積層されている。半導体層１５０はソース電極１４０とドレイン電極層１４０とに跨るように形成され、ゲート絶縁膜層１３０は半導体層１５０とソースおよびドレイン電極層１４０とを覆うように形成されている。【００６６】
一方、ダミーパターン２００は、ＴＦＴ１００と同様に、基板１１０の上に、ソースおよびドレイン電極層２４０、半導体層２５０、ゲート絶縁膜層２３０、ゲート電極層２２０がこの順に積層されている。【００６７】
ダミーパターン２００の半導体層２５０はソースおよびドレイン電極層２４０の領域の内側に形成され、ゲート絶縁膜層２３０は半導体層２５０の領域の内側に形成され、ゲート電極層２２０はゲート絶縁膜層２３０の領域の内側に形成されている。【００６８】
図５は、ＴＦＴアレイの構成の第５の例を示す断面模式図である。本第５の例は、図４（ａ）に示した第１の例の変形例である。【００６９】
図５において、ＴＦＴ１００はボトムゲートボトムコンタクト型の構成であり、図４（ａ）と同じ構成である。一方、ダミーパターン２００も、ＴＦＴ１００と同様に、基板１１０の上に、ゲート電極層２２０、ゲート絶縁膜層２３０、ソースおよびドレイン電極層２４０、半導体層２５０が、下層から上層に向かってこの順に積層されている。【００７０】
ダミーパターン２００のゲート絶縁膜層２３０はＴＦＴ１００と同様にゲート電極層２２０を覆うように形成され、ソースおよびドレイン電極層２４０はゲート絶縁膜層２３０の領域の内側に形成され、半導体層２５０はソースおよびドレイン電極層２４０の領域の内側に形成されている。【００７１】
多層の積層構造の印刷においては、全ての層の組み合わせにおいて、ダミーパターン２００の上層が、下層の領域の内部に形成されている必要はない。例えば、上層が下層に比べて厚い場合（本例では、薄いゲート電極層２２０の上に、厚いゲート絶縁膜層２３０を印刷する場合）には、下層のゲート電極層２２０が、上層のゲート絶縁膜層２３０の内側にあっても良い。特に下層が導電材料である場合は、下層を上層よりも小さくする方がパターンのショートの原因等になりにくく、より好ましい。【００７２】
ただし、比較的厚膜のゲート絶縁膜層２３０上に形成されるソースおよびドレイン電極層２４０や半導体層２５０は、ゲート絶縁膜層２３０の領域の内側に形成されていなければならない。【００７３】
また、図５に示した例では、半導体層２５０を、図４（ａ）のようにゲート絶縁膜層２３０の上にソースおよびドレイン電極層２４０と並列に積層するのではなく、ソースおよびドレイン電極層２４０の上に積層している。これにより、半導体層２５０の印刷時の版の歪みをより少なくすることができ、多層の積層構造の上層部での材料の転写性を向上させることができる。【００７４】
特に、ＴＦＴアレイの外周部等、印刷をするパターンが疎の部分（パターン間の間隔が広い部分や、密度が低い部分）では、底当りが発生しやすいので、そのような箇所にダミーパターンを設置するのが望ましい。【００７５】
また、電極の引き回し部、ドライバＩＣとの接続部等、不規則なパターンが描かれている部分では、全てのパターンを正確に形成することは難しく、電子部材に悪影響を与えないようなダミーパターンを、適宜形成することが必要となる。これによって、ＴＦＴアレイを、周辺部と中央部で特性の差がなく、均一に作製することができる。【００７６】
以上に述べたように、本発明によれば、基板の上の素子が形成されない領域に、素子の層を形成する版と同じ版によってダミーパターンの層を形成するとともに、ダミーパターンの第１の層の上に形成される第２の層を第１の層の領域の内側に形成するようにしたため、印刷法によって素子を形成する場合の底当りを防止することができ、高性能で安価な電子部材の製造方法および電子部材を提供することができる。【００７７】
なお、本発明に係る電子部材の製造方法および電子部材を構成する各構成の細部構成および細部動作に関しては、本発明の趣旨を逸脱することのない範囲で適宜変更可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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