(57)【要約】  差動入力信号が入力され、差動出力信号を出力する、差動型増幅回路であって、ドレインが負荷を介して電源に接続された第１ＭＯＳトランジスタと、ドレインが負荷を介して電源に接続された第２ＭＯＳトランジスタと、差動入力信号の一方の第１逆相信号をＤＣレベル変換して、第１ＭＯＳトランジスタのゲートに印加される第１ゲート信号を生成する第１ＤＣレベル変換器と、差動入力信号の他方の第１正相信号をＤＣレベル変換して、第２ＭＯＳトランジスタのゲートに印加される第２ゲート信号を生成する第２ＤＣレベル変換器と、を有し、第１ＭＯＳトランジスタのソースには、第１ゲート信号と逆相の第２正相信号が印加され、第２ＭＯＳトランジスタのソースには、第２ゲート信号と逆相の第２逆相信号が印加される差動型増幅回路。
2013008339.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号が入力され、差動出力信号を出力する、差動型増幅回路であって、
ドレインが負荷を介して電源に接続された第１ＭＯＳトランジスタと、
ドレインが負荷を介して電源に接続された第２ＭＯＳトランジスタと、
前記差動入力信号の一方の第１逆相信号をＤＣレベル変換して、前記第１ＭＯＳトランジスタのゲートに印加される第１ゲート信号を生成する第１ＤＣレベル変換器と、
前記差動入力信号の他方の第１正相信号をＤＣレベル変換して、前記第２ＭＯＳトランジスタのゲートに印加される第２ゲート信号を生成する第２ＤＣレベル変換器と、を備え、
前記第１ＭＯＳトランジスタのソースには、前記第１ゲート信号と逆相の第２正相信号が印加され、
前記第２ＭＯＳトランジスタのソースには、前記第２ゲート信号と逆相の第２逆相信号が印加される、ことを特徴とする差動型増幅回路。
【請求項２】
前記第１ＭＯＳトランジスタのソースに印加される第２正相信号は、前記第１正相信号であり、
前記第２ＭＯＳトランジスタのソースにされる第２逆相信号は、前記第１逆相信号である請求項１記載の差動型増幅回路。
【請求項３】
原差動入力信号の正相側が入力され、前記第１逆相信号を生成する第１バッファと、
原差動入力信号の逆相側が入力され、前記第１正相信号を生成する第２バッファと、を備える請求項１または２記載の差動型増幅回路。
【請求項４】
前記第１バッファおよび前記第２バッファは、それぞれ１個のインバータ回路を備え、
前記第１バッファの前記１個のインバータ回路の出力を分岐した２つの信号が、前記第１逆相信号および前記第２逆相信号であり、
前記第２バッファの前記１個のインバータ回路の出力を分岐した２つの信号が、前記第１正相信号および前記第２正相信号である請求項４記載の差動型増幅回路。
【請求項５】
前記第１バッファおよび前記第２バッファは、それぞれ１個のインバータ回路を備え、
前記第１バッファは、前記原差動入力信号の正相側を前記第１逆相信号として出力し、前記第１バッファの前記１個のインバータ回路の出力が、前記第２正相信号であり、
前記第２バッファは、前記原差動入力信号の逆相側を前記第１正相信号として出力し、前記第２バッファの前記１個のインバータ回路の出力が、前記第２逆相信号である請求項４記載の差動型増幅回路。
【請求項６】
前記第１バッファおよび前記第２バッファは、それぞれ、前記原差動入力信号の正相側または逆相側の入力信号が入力される２個のインバータ回路、または複数個直列に接続された２組のインバータ群をそれぞれ備え、
前記第１バッファの前記２個のインバータ回路または２組のインバータ群から出力される２つの信号が、前記第１逆相信号および第２逆相信号であり、
前記第２バッファの前記２個のインバータ回路または２組のインバータ群から出力される２つの信号が、前記第１正相信号および第２正相信号である請求項３記載の差動型増幅回路。
【請求項７】
前記第１バッファおよび前記第２バッファは、前記原差動入力信号の正相側または逆相側の入力信号が直接入力される第１インバータ回路、または複数個直列に接続された第１インバータ群と、
前記入力信号を遅延する遅延回路と、
前記遅延回路の出力が入力される第２インバータ回路または複数個が直列接続された第２インバータ群と、を備え、
前記第１バッファの前記第１インバータ回路または前記第１インバータ群から出力される信号、または前記第１バッファの前記第２インバータ回路または前記第２インバータ群から出力される信号が、前記第１逆相信号または前記第２逆相信号であり、
前記第２バッファの前記第１インバータ回路または前記第１インバータ群から出力される信号、または前記第１バッファの前記第２インバータ回路または前記第２インバータ群から出力される信号が、前記第１正相信号または前記第２正相信号である請求項３記載の差動型増幅回路。
【請求項８】
前記第１バッファおよび前記第２バッファは、それぞれ、前記原差動入力信号の正相側または逆相側の入力信号がゲートに入力されるソース接地のＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレインと電源間に接続された負荷と、を有するバッファ内増幅回路と、
前記正相側または逆相側の入力信号が入力されるインバータ回路と、を備え、
前記第１バッファの前記バッファ内増幅回路の出力が前記第１逆相信号であり、前記第１バッファの前記インバータ回路の出力が前記第２逆相信号であり、
前記第２バッファの前記バッファ内増幅回路の出力が前記第１正相信号であり、前記第２バッファの前記インバータ回路の出力が前記第２正相信号である、請求項３記載の差動型増幅回路。
【請求項９】
前記バッファ内増幅回路の前記ＭＯＳトランジスタのソースは、前記インバータ回路の出力に接続されている請求項８記載の差動型増幅回路。
【請求項１０】
前記第１バッファおよび前記第２バッファは、それぞれ
前記入力信号をＤＣレベル変換するバッファ用ＤＣレベル変換回路を備え、バッファ用ＤＣレベル変換回路の出力が、前記バッファ内増幅回路の前記ＭＯＳトランジスタのゲートに入力する請求項８または９記載の差動型増幅回路。
【請求項１１】
リニアモード時にリニア差動信号が入力されるリニアモード入力端子と、スイッチモード時に矩形差動信号が入力されるスイッチモード入力端子を有し、差動出力信号を出力する、差動型増幅回路であって、
ドレインが負荷を介して電源に接続された第１ＭＯＳトランジスタと、
ドレインが負荷を介して電源に接続された第２ＭＯＳトランジスタと、
前記リニア差動入力信号または矩形差動入力信号の正相側の信号が入力され、第１逆相信号および第２逆相信号を出力する第１バッファ回路と、
前記リニア差動入力信号または矩形差動信号の逆相側の入力信号が入力され、第１正相信号および第２正相信号を出力する第２バッファ回路と、
第１バイアス信号に応じて、前記第１逆相信号をＤＣレベル変換し前記第１ＭＯＳトランジスタのゲートに出力する第１ＤＣレベル変換器と、
第２バイアス信号に応じて、前記第１正相信号をＤＣレベル変換し前記第２ＭＯＳトランジスタのゲートに出力する第２ＤＣレベル変換器と、を備え、
前記第１および第２バッファ回路は、それぞれ、
前記リニアモード入力端子からの正相または逆相のリニア信号と、前記スイッチモード入力端子からの正相または逆相の矩形信号との間で切り替えるスイッチ回路と、
前記スイッチ回路から出力される信号のＤＣレベル変換するバッファ用ＤＣレベル変換回路と、
前記スイッチモード入力端子の正相または逆相の矩形信号が入力されるインバータ回路と、
ゲートが前記バッファ用ＤＣレベル変換回路の出力に接続され、ソースが前記インバータ回路の出力が接続された第３ＭＯＳトランジスタ、および前記第３ＭＯＳトランジスタのドレインと電源間に接続された負荷を有するバッファ内増幅回路と、を備え、
前記インバータ回路は前記リニアモード時には接地レベルを出力するように設定され、
前記第１逆相信号または第１正相信号は、前記バッファ内増幅回路の出力であり、
前記第２逆相信号または第２正相信号は、前記インバータ回路の出力である、ことを特徴とする差動型増幅回路。
【請求項１２】
リニアモード時にリニア差動信号が入力されるリニアモード入力端子と、スイッチモード時に矩形差動信号が入力されるスイッチモード入力端子を有し、差動出力信号を出力する、差動型増幅回路であって、
ドレインが負荷を介して電源に接続された第１ＭＯＳトランジスタと、
ドレインが負荷を介して電源に接続された第２ＭＯＳトランジスタと、
前記リニア差動入力信号または矩形差動入力信号の正相側の信号が入力され、第１逆相信号を出力する第１バッファ回路と、
前記リニア差動入力信号または矩形差動信号の逆相側の入力信号が入力され、第１正相信号を出力する第２バッファ回路と、
第１バイアス信号に応じて、前記第１逆相信号をＤＣレベル変換し前記第１ＭＯＳトランジスタのゲートに出力する第１ＤＣレベル変換器と、
第２バイアス信号に応じて、前記第１正相信号をＤＣレベル変換し前記第２ＭＯＳトランジスタのゲートに出力する第２ＤＣレベル変換器と、を備え、
前記第１および第２バッファ回路は、それぞれ、
前記スイッチモード入力端子に入力される前記正相側または逆相側の信号が入力されるインバータ回路と、
前記スイッチモード入力端子からの信号をＤＣレベル変換するバッファ用ＤＣレベル変換回路と、
ゲートが前記リニアモード入力端子に接続されたソース接地の第３ＭＯＳトランジスタ、ゲートが前記バッファ用ＤＣレベル変換回路の出力に接続され且つソースが前記インバータ回路の出力が接続された第４ＭＯＳトランジスタ、および前記第３および第４ＭＯＳトランジスタのドレインと電源間に接続された負荷を有するバッファ内増幅回路と、を備え、
前記第１逆相信号または第１正相信号は、前記バッファ内の出力であり、
前記第２逆相信号または第２正相信号は、前記インバータ回路の出力である、ことを特徴とする差動型増幅回路。
【請求項１３】
リニアモード時にリニア差動信号が入力されるリニアモード入力端子と、スイッチモード時に矩形差動信号が入力されるスイッチモード入力端子を有し、差動出力信号を出力する、差動型増幅回路であって、
ドレインが負荷を介して電源に接続されソースが接地された第１ＭＯＳトランジスタと、
ドレインが負荷２を介して電源に接続されソースが接地された第２ＭＯＳトランジスタと、
前記リニア差動入力信号または矩形差動入力信号の正相側の信号が入力され、第１逆相信号を出力する第１バッファ回路と、
前記リニア差動入力信号または矩形差動信号の逆相側の入力信号が入力され、第１正相信号を出力する第２バッファ回路と、
第１バイアス信号に応じて、前記第１逆相信号をＤＣレベル変換し前記第１ＭＯＳトランジスタのゲートに出力する第１ＤＣレベル変換器と、
第２バイアス信号に応じて、前記第１正相信号をＤＣレベル変換し前記第２ＭＯＳトランジスタのゲートに出力する第２ＤＣレベル変換器と、を備え、
前記第１および第２バッファ回路は、それぞれ
前記スイッチモード入力端子に入力される前記正相側または逆相側の信号が入力されるインバータ回路と、
前記スイッチモード入力端子からの信号をＤＣレベル変換するバッファ用ＤＣレベル変換回路と、
ゲートが前記リニアモード入力端子に接続されたソース接地の第３ＭＯＳトランジスタ、ゲートが前記バッファ用ＤＣレベル変換回路の出力に接続され且つソースが前記インバータ回路の出力が接続された第４ＭＯＳトランジスタ、および前記第３および第４ＭＯＳトランジスタのドレインと電源間に接続された負荷を有するバッファ内増幅回路と、を備え、
前記第１逆相信号または第１正相信号は、前記バッファ内増幅回路の出力である、ことを特徴とする差動型増幅回路。
【請求項１４】
前記第１および第２ＤＣレベル変換器は、容量と抵抗で構成されたハイパスフィルタを備える請求項１から１３のいずれか１項に記載の差動型増幅回路。
【請求項１５】
差動出力信号レベルにしたがって電圧または電流を出力するバイアス生成回路を備え、
前記１および第２ＤＣレベル変換器は、前記バイアス生成回路の出力に応じて、出力する信号のＤＣレベルを変化させる請求項１から１４のいずれか１項に記載の差動型増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動型増幅回路に関する。
【背景技術】
【０００２】
無線通信の送信機には、空中に電波を送信するために、パワーアンプ (Power Amplifier:PA) 回路が使用される。ＰＡ回路は、大電力の信号を出力する必要があるため、送信機の中でも、電力消費が大きいブロックである。そのため、ＰＡの電力効率を上げ、消費電力を小さくすることが重要である。【０００３】
パワーアンプ（ＰＡ）には大きく分けて、リニアモード(Linear mode)ＰＡとスイッチモード(Switched mode)ＰＡがある。リニアモードＰＡは入力された信号をリニア増幅して出力するもので、位相情報も振幅情報も同時に増幅できるため、簡単な回路で構成することができるという利点があるが、増幅効率を十分に高くできない。【０００４】
これに対して、スイッチモードＰＡは、トランジスタをスイッチング動作させるため、位相情報のみ増幅可能で、振幅情報を増幅するためには別途回路が必要である。たとえば、ＥＥＲ (Envelope Elinination and Restoration)方式が知られている。【０００５】
図１は、ＥＥＲ方式の増幅回路を示す図である。入力された高周波信号１は、位相情報生成回路２と、振幅情報生成回路３により、位相情報と振幅情報に分解される。位相情報がスイッチモードＰＡ４を駆動し、振幅情報がスイッチモードＰＡ４の電源を変調することにより、高周波信号を増幅する。【０００６】
スイッチモードタイプの差動型増幅回路は、リニアモードタイプの差動型増幅回路に比べ、理想的には電力効率が高い。そこで、無線通信の送信機など大電力の信号を出力する必要がある応用では、スイッチモードタイプの差動型増幅回路が使用されることが望ましい。【０００７】
図２は、一般的なスイッチモードタイプの差動型増幅回路の回路図および動作波形図である。図２の（Ａ）に示すように、差動型増幅回路は、対になったソース接地の２個のＮＭＯＳトランジスタＴｒ１およびＴｒ２を有する。Ｔｒ１は、ソースが接地され、ドレインが負荷回路１０のインダクタＬ１を介して電源Ｖｃｃに接続され、Ｔｒ２は、ソースが接地され、ドレインが負荷回路１０のインダクタＬ２を介して電源Ｖｃｃに接続される。インダクタＬ１およびＬ２の代わりに、トランスや容量なども使用した負荷が用いられることもある。以下の説明の一部では、インダクタＬ１およびＬ２を有する負荷回路１０を設けた場合を例として説明するが、これに限定されるものではない。Ｔｒ１のゲートには差動入力信号の正相側の信号ＩｎＰが、Ｔｒ２のゲートには差動入力信号の逆相側の信号ＩｎＭが、それぞれ入力される。Ｔｒ２とＬ２の接続ノードから差動出力信号の正相側の信号が、Ｔｒ１とＬ１の接続ノードから差動出力信号の逆相側の信号が、それぞれ出力される。【０００８】
図２の（Ｂ）は、Ｔｒ１のゲート電圧Ｖｇとソース電圧Ｖｓの波形を示している。ゲートに高電位がかかった場合にトランジスタＴｒ１がオン（ＯＮ）し、低電位がかかった場合はオフ（ＯＦＦ）状態となる。ソース電圧Ｖｓは、接地電位を維持する。【０００９】
図３は、図２の（Ａ）の差動型増幅回路の動作を説明する図であり、（Ａ）が動作説明図であり、（Ｂ）が理想的な動作状態での信号波形を、（Ｃ）が実際の動作における信号波形を示す。図３の（Ｂ）および（Ｃ）は、Ｔｒ１のソース−ドレイン間に印加されるドレイン電圧Ｖｄｓおよびソース−ドレイン間に流れるドレイン電流Ｉｄｓを示す。Ｔｒ２については逆の動作波形になる。【００１０】
上記のように、スイッチモードタイプの差動型増幅回路は、リニアモードタイプの差動型増幅回路に比べ、理想的には電力効率が高い。これは、図３の（Ｂ）に示すように、理想的な状態では、Ｔｒ１のドレイン電圧Ｖｄｓが印加されている期間にはドレイン電流Ｉｄｓが流れず、逆にドレイン電流Ｉｄｓが流れる期間にはドレイン電圧Ｖｄｓが印加されず、消費電力＝ドレイン電圧Ｖｄｓ×ドレイン電流Ｉｄｓ＝０になるためである。【００１１】
しかしながら、位相信号は高周波の信号であるため、差動入力信号ＩｎＰおよびＩｎＭは非常に高周波の信号であり、十分な大きな信号振幅でない場合がある。その場合、トランジスタＴｒ１およびＴｒ２のオン／オフ時のゲート電圧比が小さく、オン／オフの切替が短時間に行えず、トランジスタのスイッチング速度が遅くなる。また、トランジスタＴｒ１およびＴｒ２がオンからオフに切り替わるとき、トランジスタのチャネルに蓄積された電荷がドレインを介して放出されるが、そのスピードが遅いため、スイッチングが遅くなる。そのため、ドレイン電圧Ｖｄｓ、ドレイン電流Ｉｄｓの波形が歪み、Ｖｄｓ×Ｉｄｓがゼロにならず電力を消費する。また、波形の歪により、歪特性が劣化する。これらの理由により、スイッチモードタイプの差動型増幅回路のスイッチング速度が遅いと、消費電力が増え、歪が大きくなるという問題が生じる。【００１２】
これは、パワーアンプの効率を低下させてしまう。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−２４３９４６号公報
【特許文献２】特開２００５−１１７２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
実施形態によれば、歪および効率が改善した差動型増幅回路が実現される。
【課題を解決するための手段】
【００１５】
発明の一観点によれば、差動入力信号が入力され、差動出力信号を出力する、差動型増幅回路であって、ドレインが負荷を介して電源に接続された第１ＭＯＳトランジスタと、ドレインが負荷を介して電源に接続された第２ＭＯＳトランジスタと、差動入力信号の一方の第１逆相信号をＤＣレベル変換して、第１ＭＯＳトランジスタのゲートに印加される第１ゲート信号を生成する第１ＤＣレベル変換器と、差動入力信号の他方の第２正相信号をＤＣレベル変換して、第２ＭＯＳトランジスタのゲートに印加される第２ゲート信号を生成する第２ＤＣレベル変換器と、を有し、第１ＭＯＳトランジスタのソースには、第１ゲート信号と逆相の第２正相信号が印加され、第２ＭＯＳトランジスタのソースには、第２ゲート信号と逆相の第２逆相信号が印加される差動型増幅回路が提供される。
【発明の効果】
【００１６】
発明の観点によれば、差動型増幅回路において、歪および効率を改善できる。
【図面の簡単な説明】
【００１７】
【図１】図１は、ＥＥＲ方式の増幅回路を示す図である。
【図２】図２は、一般的なスイッチモードタイプの差動型増幅回路の回路図および動作波形図である。
【図３】図３は、図２の（Ａ）の差動型増幅回路の動作を説明する図であり、（Ａ）が動作説明図であり、（Ｂ）が理想的な動作状態での信号波形を、（Ｃ）が実際の動作における信号波形を示す。
【図４】図４は、第１実施形態の差動型増幅回路の基本構成を示す図である。
【図５】図５は、第１実施形態の差動型増幅回路の概略構成を示す図である。
【図６】図６は、ＤＣレベル変換器およびバッファ回路の回路例を示す図である。
【図７】図７は、第１実施形態の差動型増幅回路において、バッファ回路およびＤＣレベル変換器を図示の回路で実現した場合の差動型増幅回路の回路図および動作波形を示す図である。
【図８】図８は、一般的な差動型増幅回路および第１実施形態の差動型増幅回路でシミュレーションにより得られた入力差動信号と出力差動信号の変化を示す波形図である。
【図９】図９は、一般的な差動型増幅回路および第１実施形態の差動型増幅回路でシミュレーションにより得られた歪み特性と効率の差を示す図である。
【図１０】図１０は、バッファ回路の変形例を示す図である。
【図１１】図１１は、バッファ回路の変形例を示す図である。
【図１２】図１２は、第１実施形態の差動型増幅回路の変形例の概略構成を示す図である。
【図１３】図１３は、バッファ回路の回路例を示す図である。
【図１４】図１４は、第２実施形態の差動型増幅回路の概略構成を示す図である。
【図１５】図１５は、第３実施形態の差動型増幅回路の概略構成を示す図である。
【図１６】図１６は、第３実施形態におけるバッファ回路の変形例を示す図である。
【図１７】図１７は、第４実施形態の差動型増幅回路を示す図である。
【発明を実施するための形態】
【００１８】
図４は、第１実施形態の差動型増幅回路の基本構成を示す図である。
【００１９】
第１実施形態の差動型増幅回路は、差動入力信号ＤＩＰおよびＤＩＭが入力され、差動出力信号ＯｕｔＰおよびＯｕｔＭを出力する。図４に示すように、第１実施形態の差動型増幅回路は、対になった２個の増幅用ＮＭＯＳトランジスタＴｒ１およびＴｒ２と、負荷回路１０と、２個のＤＣレベル変換器１３および１４と、を有する。前述のように、負荷回路１０は、Ｔｒ１およびＴｒ２のドレインと電源との間にそれぞれ接続されたインダクタ、トランスおよび容量など形成されるが、ここではこれらを含めて負荷回路１０で表す。なお、以下の説明では図２の（Ａ）に示すようなインダクタＬ１およびＬ２を有する負荷回路１０を例として説明する場合がある。
【００２０】
ＮＭＯＳトランジスタＴｒ１は、ドレインが負荷回路１０に設けられる負荷を介して電源Ｖｄｄに接続される。ＮＭＯＳトランジスタＴｒ２は、ドレインが負荷回路１０に設けられる負荷を介して電源Ｖｄｄに接続される。ＤＣレベル変換器１３は、バイアス信号ＢｉａｓＸに応じて、差動入力信号の一方ＤＩＰをＤＣレベル変換した第１ゲート信号を生成してＮＭＯＳトランジスタＴｒ１のゲートに印加する。ＤＣレベル変換器１４は、バイアス信号ＢｉａｓＹに応じて、差動入力信号の他方ＤＩＭをＤＣレベル変換した第２ゲート信号を生成してＮＭＯＳトランジスタＴｒ２のゲートに出力する。差動入力信号の一方ＤＩＰは、ＮＭＯＳトランジスタＴｒ２のソースに供給され、差動入力信号の他方ＤＩＭは、ＮＭＯＳトランジスタＴｒ１のソースに供給される。
【００２１】
ＤＣレベル変換器１３および１４は、後述するように各種の回路で実現可能である。
第１実施形態の差動型増幅回路では、ＮＭＯＳトランジスタＴｒ１のゲートに印加される第１ゲート信号と、ＮＭＯＳトランジスタＴｒ１のソースに供給される差動入力信号の他方ＤＩＭは、逆相の信号である。また、ＮＭＯＳトランジスタＴｒ２のゲートに印加される第２ゲート信号と、ＮＭＯＳトランジスタＴｒ２のソースに供給される差動入力信号の一方ＤＩＰは、逆相の信号である。そのため、後述するように、Ｔｒ１のゲートに高電位がかかった場合、ソース電位は低電位になり、逆にゲートに低電位がかかった場合、ソースには高電位がかかる。これにより、オン（ＯＮ）／オフ（ＯＦＦ）の電圧比が大きくなり、Ｔｒ１は、図２の場合に比べて高速にスイッチングすることが可能である。Ｔｒ２についても同様である。
【００２２】
図５は、第１実施形態の差動型増幅回路の概略構成を示す図である。図５に示した第１実施形態の差動型増幅回路は、２個のバッファ回路１１および１２をさらに設けたことが、図４の基本構成と異なる。
【００２３】
バッファ回路１１は、原差動入力信号の正相側の入力信号ＩｎＰが端子ＢＩＮに入力され、第１逆相信号を端子ＢＯ１から、第２逆相信号を端子ＢＯ２から出力する。バッファ回路１２は、原差動入力信号の逆相側の入力信号ＩｎＭが端子ＢＩＮに入力され、第１正相信号を端子ＢＯ１から、第２正相信号を端子ＢＯ２から出力する。以下の説明では、原差動入力信号ＩｎＰおよびＩｎＭを、単に差動入力信号ＩｎＰおよびＩｎＭと称する場合がある。
【００２４】
第１逆相信号は、ＤＣレベル変換器１３に、第１正相信号は、ＤＣレベル変換器１４に、それぞれ入力される。ＤＣレベル変換器１３は、バイアス信号ＢｉａｓＸに応じて、第１逆相信号をＤＣレベル変換した信号を生成してＮＭＯＳトランジスタＴｒ１のゲートに印加する。ＤＣレベル変換器１４は、バイアス信号ＢｉａｓＹに応じて、第１正相信号をＤＣレベル変換した信号を生成してＮＭＯＳトランジスタＴｒ２のゲートに出力する。第２逆相信号は、ＮＭＯＳトランジスタＴｒ２のソースに供給され、第２正相信号は、ＮＭＯＳトランジスタＴｒ１のソースに供給される。
【００２５】
ＤＣレベル変換器１３および１４と、バッファ回路１１および１２は、各種の回路で実現可能である。
【００２６】
図６の（Ａ）は、ＤＣレベル変換器１３および１４の回路例を示す図であり、図６の（Ｂ）は、バッファ回路１１および１２の回路例を示す図である。ＤＣレベル変換器１３とＤＣレベル変換器１４は、同じ回路を使用でき、バッファ回路１１および１２も、同じ回路を使用できる。
【００２７】
図６の（Ａ）に示すように、ＤＣレベル変換器１３および１４は、入力端子ＩＮと出力端子Ｏｕｔの間に接続された容量素子Ｃ１と、出力端子Ｏｕｔとバイアス端子Ｂｉａｓの間に接続された抵抗Ｒ１と、を有する。容量素子Ｃ１および抵抗Ｒ１は、高周波成分を通過させるハイパスフィルタとして動作し、バイアス端子Ｂｉａｓに印加させる電圧レベルを中心として変化する高周波信号を出力する。
【００２８】
図６の（Ｂ）に示すように、バッファ回路１１および１２は、インバータ回路Ｉｎｖ１を有する。ここでは、インバータ回路Ｉｎｖ１を１個使用する例を示したが、複数のインバータ回路を直列に接続したインバータ群を使用する場合もある。入力端子ＢＩＮに入力された信号は、Ｉｎｖ１に入力し、反転されて、出力端子ＢＯ１およびＢＯ２に出力される。したがって、この場合、バッファ回路１１の出力する第１逆相信号および第２逆相信号は同じ信号であり、バッファ回路１２の出力する第１正相および第２正相信号は同じ信号である。
【００２９】
図７は、図４に示した第１実施形態の差動型増幅回路において、バッファ回路１１および１２を図６の（Ｂ）に示す回路で、ＤＣレベル変換器１３および１４を図６の（Ａ）で実現した場合の差動型増幅回路の回路図および動作波形を示す図である。図７（Ｂ）は、説明のために理想的な電圧波形を示した概念図である。
【００３０】
図７の（Ａ）に示すように、バッファ回路１１はインバータＩｎｖ１１で、バッファ回路１２はインバータＩｎｖ１２で、ＤＣレベル変換器１３は容量素子Ｃ１１と抵抗Ｒ１１によるハイパスフィルタで、ＤＣレベル変換器１４は容量素子Ｃ１２と抵抗Ｒ１２によるハイパスフィルタで、実現される。図７の（Ａ）で、Ｔｒ１のゲート電圧、すなわちＤＣレベル変換器１３の出力電圧をＶｇで、Ｔｒ１のソース電圧、すなわちバッファ回路１２の出力する第２正相信号の電圧をＶｓで表す。さらに、電圧Ｂｉａｓが、バイアスＢｉａｓＸおよびＢｉａｓＹとして共通に供給される。
【００３１】
電圧Ｂｉａｓを図７の（Ｂ）に示すように設定することで、ＶｇはＩｎＰを反転した信号、すなわちＩｎＭをシフトした信号になる。Ｖｓは、ＩｎＭを反転した信号、すなわちＩｎＰである。したがって、ＶｇとＶｓは逆相の信号である。電圧ＢｉａｓをＩｎＰまたはＩｎＭの振幅の１．５倍付近の電圧とすることで、ＶｇとＶｓは、図７の（Ｂ）に示すような関係になる。この場合、Ｖｇが「高（Ｈ）」の時Ｖｓは「低（Ｌ）」であり、ＶｇがＬの時ＶｓはＨである。そのため、Ｔｒ１のゲートに高電位がかかった場合、ソース電位は低電位になり、逆にゲートに低電位がかかった場合、ソースには高電位がかかる。これにより、オン（ＯＮ）／オフ（ＯＦＦ）の電圧比が大きくなり、Ｔｒ１は、図２の場合に比べて高速にスイッチングすることが可能である。Ｔｒ２についても同様である。
【００３２】
また、オンからオフに切り替わる際、トランジスタＴｒ１およびＴｒ２のチャネルに蓄積された電荷は、ソースを介して、バッファ回路１１および１２のインバータＩｎｖ１１およびＩｎｖ１２のオン状態のＰＭＯＳトランジスタから高速に放出される。したがって、オンからオフへのスイッチングが高速になる。
【００３３】
図８は、シミュレーションにより得られた入力差動信号ＩｎＰと出力差動信号ＯｕｔＭの変化を示す波形図であり、（Ａ）が図２の差動型増幅回路の場合を、（Ｂ）が図７の（Ａ）の第１実施形態の差動型増幅回路の場合を示している。
【００３４】
図８の（Ａ）に示すように、図２の差動型増幅回路では、ＩｎＰの立ち上がりおよび立ち下がりの変化に対してＯｕｔＭの変化が遅延している。これに対して、図８の（Ｂ）に示すように、図７の（Ａ）の第１実施形態の差動型増幅回路では、遅延量が減少していることが分かる。
【００３５】
図９は、図２の差動型増幅回路の場合と図７の（Ａ）の第１実施形態の差動型増幅回路をパワーアンプとして使用した場合の、シミュレーションにより得られた歪み特性と効率の差を示す図であり、（Ａ）が歪み特性を、（Ｂ）が効率を示す。
【００３６】
図９の（Ａ）に示すように、図２の差動型増幅回路の場合の歪み特性Ｘは、出力電力が増加してもあまり低くならない。これに対して、図７の（Ａ）の第１実施形態の差動型増幅回路の場合の歪み特性Ｙは、ある範囲の出力電力に対して、図２の差動型増幅回路の場合より非常に小さくなる。この範囲以上の出力電力では、２つの歪み特性ＸとＹは同じように増加し、この範囲以下の出力電力では、歪み特性Ｘの方が歪み特性Ｙより小さくなる。しかし、パワーアンプは高出力で使用することを前提としており、出力電力が低い範囲での歪特性は問題にならない。
【００３７】
図９の（Ｂ）に示すように、図２の差動型増幅回路の場合の効率Ｒは、出力電力が増加するにしたがって増加するが、ある値以降逆に低下する。これに対して、図７の（Ａ）の第１実施形態の差動型増幅回路の場合の効率Ｓは、さらに高い出力電力まで増加した後低下する。上記のように、パワーアンプは高出力で使用することを前提としており、高い出力電力で高い効率が得られることが重要である。第１実施形態の差動型増幅回路を使用することにより、高効率が実現できる。
【００３８】
バッファ回路１１および１２は、図６の（Ｂ）に示した回路以外にも各種回路で実現できる。以下、バッファ回路１１および１２の変形例を説明する。
【００３９】
図１０の（Ａ）から（Ｃ）はバッファ回路１１および１２の変形例の回路図を示す。
【００４０】
図１０の（Ａ）のバッファ回路は、２個のインバータＩｎｖ２およびＩｎｖ３を有し、入力端子ＢＩＮに入力された信号は、Ｉｎｖ２およびＩｎｖ３に入力する。Ｉｎｖ２で反転された信号は、出力端子ＢＯ１に出力され、ＤＣレベル変換器１３および１４に入力する。Ｉｎｖ３で反転された信号は、出力端子ＢＯ２に出力され、Ｔｒ２およびＴｒ１のソースに供給される。図１０の（Ａ）の例では、２個のインバータＩｎｖ２およびＩｎｖ３のサイズを適切に設定することで、Ｔｒ１およびＴｒ２のゲートに印加される信号とソースに供給される信号のディレイを調整でき、歪が少なく高効率になるタイミングに設定可能である。なお、前述のように、インバータＩｎｖ２およびＩｎｖ３を、インバータ群で形成することも可能である。
【００４１】
図１０の（Ｂ）のバッファ回路は、図１０の（Ａ）のバッファ回路において、入力端子ＢＩＮからＩｎｖ３のゲートへの途中に、遅延回路（Ｄｅｌａｙ）２１を設けた構成を有する。図１０の（Ｃ）のバッファ回路は、図１０の（Ａ）のバッファ回路において、入力端子ＢＩＮからＩｎｖ２のゲートへの途中に、遅延回路（Ｄｅｌａｙ）２２を設けた構成を有する。図１０の（Ｂ）および（Ｃ）のバッファ回路では、Ｄｅｌａｙ２１および２２により、Ｔｒ１およびＴｒ２のゲートに印加される信号またはソースに供給される信号の遅延を設定でき、歪が少なく高効率になるタイミングに設定可能である。
【００４２】
図１１の（Ａ）から（Ｄ）はバッファ回路１１および１２のさらに別の変形例の回路図を示す。
【００４３】
図１１の（Ａ）のバッファ回路は、ソース接地のＮＭＯＳトランジスタＴｒ１１とインダクタ負荷Ｌ１１によるバッファ（バッファ内増幅回路）と、インバータＩｎｖ４と、を有し、入力端子ＢＩＮに入力された信号は、Ｔｒ１１のゲートおよびＩｎｖ４に入力する。Ｔｒ１１とＬ１１の接続ノードは出力端子ＢＯ１に接続され、Ｉｎｖ４の出力は出力端子ＢＯ２に出力される。言い換えれば、図１１の（Ａ）のバッファ回路は、図１０の（Ａ）の回路において、Ｉｎｖ２を、ソース接地のＮＭＯＳトランジスタＴｒ１１とインダクタ負荷Ｌ１１によるバッファに置き換えた構成を有する。Ｔｒ１１とＬ１１によるバッファの出力を、ＤＣレベル変換器１３および１４を介してトランジスタＴｒ１およびＴｒ２のゲートに印加する。一方、バッファ回路１１および１２のインバータＩｎｖ４の出力をＴｒ１およびＴｒ２のソースに接続する。これにより、Ｔｒ１およびＴｒ２のゲートに入力される振幅が増加し、Ｔｒ１およびＴｒ２を高速にスイッチングさせることができ、さらに低歪および高効率を実現できる。ここでは、一例としてインダクタ負荷Ｌ１１を示したが、前述のように、負荷はインダクタに限らず、抵抗、容量など他の素子でも実現可能である。また、これ以降の説明においても、負荷としてインダクタを試用した例を説明するが、それらは抵抗、容量など他の素子でも実現可能である。
【００４４】
図１１の（Ｂ）のバッファ回路は、図１１の（Ａ）の回路において、ソース接地のＮＭＯＳトランジスタＴｒ１１のソースを、Ｉｎｖ４の出力に接続した回路である。これにより、ソース接地のＮＭＯＳトランジスタＴｒ１１とインダクタ負荷Ｌ１１によるバッファのスイッチング速度も増加し、より高速にスイッチング可能となり、さらに低歪および高効率が実現できる。
【００４５】
図１１の（Ｃ）は、図１１の（Ａ）の回路において、入力端子ＢＩＮからソース接地のＮＭＯＳトランジスタＴｒ１１とインダクタ負荷Ｌ１１によるバッファ（増幅回路）の途中に、ＤＣレベル変換器２３を設けた構成を有する。図示していないが、ＤＣレベル変換器２３のバイアスＢｉａｓは適宜設定される。これにより、ソース接地のＮＭＯＳトランジスタＴｒ１１とインダクタ負荷Ｌ１１によるバッファ（増幅回路）を適切なバイアス状態で動作することが可能となり、よりスイッチング速度が高速になる。それにより、さらに、低歪および高効率が実現できる。
【００４６】
図１１の（Ｄ）は、図１１の（Ｂ）の回路において、入力端子ＢＩＮからソース接地のＮＭＯＳトランジスタＴｒ１１とインダクタ負荷Ｌ１１によるバッファ（増幅回路）の途中に、ＤＣレベル変換器２４を設けた構成を有する。図示していないが、ＤＣレベル変換器２３のバイアスＢｉａｓは適宜設定される。これにより、ソース接地のＮＭＯＳトランジスタＴｒ１１とインダクタ負荷Ｌ１１によるバッファ（増幅回路）を適切なバイアス状態で動作することが可能となり、よりスイッチング速度が高速になる。それにより、さらに、低歪および高効率が実現できる。
【００４７】
図１２は、第１実施形態の差動型増幅回路の変形例の概略構成を示す図である。この変形例は、バッファ回路１１が第２正相信号を生成してＮＭＯＳトランジスタＴｒ１のソースに供給し、バッファ回路１２が第２逆相信号を生成してＮＭＯＳトランジスタＴｒ２のソースに供給することが、図５に示した第１実施形態の差動型増幅回路と異なる。
【００４８】
図１３は、バッファ回路１１および１２の回路例を示す図である。バッファ回路１１および１２は、同じ回路を使用できる。
【００４９】
図１３に示すように、バッファ回路１１および１２は、インバータ回路Ｉｎｖ３を有し、入力端子ＢＩＮに入力された信号をそのまま出力端子ＢＯ１に出力すると共に、入力端子ＢＩＮに入力された信号を反転して出力端子ＸＢＯ２に出力する。バッファ回路１１の出力端子ＢＯ１から出力される第１逆相信号は、ＤＣレベル変換器１３に入力する。バッファ回路１１の出力端子ＸＢＯ２から出力される第２正相信号は、ＮＭＯＳトランジスタＴｒ１のソースに供給される。バッファ回路１２の出力端子ＢＯ１から出力される第１正相信号は、ＤＣレベル変換器１４に入力する。バッファ回路１２の出力端子ＸＢＯ２から出力される第２逆相信号は、ＮＭＯＳトランジスタＴｒ２のソースに供給される。
【００５０】
図１４は、第２実施形態の差動型増幅回路を示す図であり、（Ａ）は概略構成を、（Ｂ）はバイアス生成回路の構成を示す。第２実施形態の差動型増幅回路は、図５の第１第２実施形態の差動型増幅回路において、出力電力（電源電圧）に応じてバイアスＢｉａｓ電圧を生成するバイアス生成回路３１を追加した構成を有する。バイアス生成回路３１は、例えば、図１４の（Ｂ）に示すように、抵抗分割により電源電圧Ｖｄｄを分圧する回路で実現できる。これにより、出力電力に応じたバイアス設定が可能で、広い出力電力範囲で低歪および高効率を実現できる。  
【００５１】
図１５は、第３実施形態の差動型増幅回路を示す図であり、（Ａ）はスイッチモード動作時の動作状態を、（Ｂ）はリニアモード動作時の動作状態を示す。
【００５２】
前述のように、パワーアンプ（ＰＡ）には、リニアモード(Linear mode)ＰＡとスイッチモード(Switched mode)ＰＡがあり、使用状態に応じて選択される。第３実施形態の差動型増幅回路は、リニアモードとスイッチモードいずれで動作するかが選択可能な差動型増幅回路である。このような選択を可能にすることにより、汎用性が向上する。
【００５３】
図１５の（Ａ）および（Ｂ）に示すように、第３実施形態の差動型増幅回路は、図１１の（Ｄ）のバッファ回路１１および１２を使用した第１実施形態の差動型増幅回路に類似した構成を有する。第３実施形態の差動型増幅回路は、バッファ回路１１および１２のＤＣレベル変換器２４Ａおよび２４Ｂの前に、２個のスイッチＳＷ１ＡとＳＷ２ＡおよびＳＷ１ＢとＳＷ２Ｂを設け、２個の入力端子ＢＩＮ１ＡおよびＢＩＮ２ＡとＢＩＮ１ＢおよびＢＩＮ２Ｂを設けた構成を有する。入力端子ＢＩＮ１Ａは、スイッチＳＷ１Ａに接続される。入力端子ＢＩＮ２Ａは、スイッチＳＷ２ＡおよびインバータＩｎｖ４Ａに接続される。入力端子ＢＩＮ２Ａは、スイッチＳＷ２Ａに接続される。入力端子ＢＩＮ２Ｂは、スイッチＳＷ２ＢおよびインバータＩｎｖ４Ｂに接続される。
【００５４】
スイッチモードで動作する場合には、図１５の（Ａ）に示すように、スイッチＳＷ１ＡおよびＳＷ１Ｂを開放（遮断）状態にし、スイッチＳＷ２ＡおよびＳＷ２Ｂを接続（導通）状態にし、ＢＩＮ２ＡおよびＢＩＮ２Ｂに差動入力信号を入力する。スイッチモードであるから、差動入力信号は、“１”と“０”で変化する信号である。この場合、図１１の（Ｄ）のバッファ回路１１および１２を使用した第１実施形態の差動型増幅回路と同様に動作する。
【００５５】
リニアモードで動作する場合には、図１５の（Ｂ）に示すように、スイッチＳＷ１ＡおよびＳＷ１Ｂを接続（導通）状態にし、スイッチＳＷ２ＡおよびＳＷ２Ｂを開放（遮断）状態にし、ＢＩＮ２ＡおよびＢＩＮ２Ｂに高（Ｈ）レベルの電圧を印加し、ＢＩＮ１ＡおよびＢＩＮ１Ｂに差動入力信号を入力する。リニアモードであるから、差動入力信号は、振幅も変化する信号である。この場合、Ｉｎｖ４ＡおよびＩｎｖ４Ｂの出力はＬになり、Ｔｒ１１ＡおよびＴｒ１１Ｂと、Ｔｒ１およびＴｒ２のソースは接地された状態になる。この状態は、Ｔｒ１とＴｒ２のゲート入力経路に、増幅器とＤＣレベル変換器が設けられているが、一般的なリニアモード動作増幅回路と同じである。
【００５６】
第３実施形態の差動型増幅回路においても、バッファ回路１１および１２は、各種変形例があり得る。以下、第３実施形態の差動型増幅回路におけるバッファ回路１１および１２の変形例を説明する。
【００５７】
図１６は、第３実施形態の差動型増幅回路におけるバッファ回路１１および１２の変形例を示す図である。
【００５８】
図１６の回路では、インダクタ負荷Ｌ１２と、２個のＮＭＯＳトランジスタＴｒＡおよびＴｒＢと、インバータ４と、ＤＣレベル変換器２６と、２個の入力端子ＢＩＮ１およびＢＩＮ２と、を有する。ＴｒＡは、ソースが接地され、ドレインがＬ１２を介して電源Ｖｄｄに接続される。ＴｒＢは、ソースがＩｎｖ４の出力に接続され、ドレインがＬ１２を介して電源Ｖｄｄに接続される。ＢＩＮ１には、リニアモード用入力信号が入力され、入力された信号は、ＴｒＡのゲートに印加される。ＢＩＮ２には、スイッチモード用入力信号が入力され、入力された信号は、ＤＣレベル変換器２６に入力され、ＤＣレベル変換器２６の出力はＴｒＢのゲートに印加される。また、ＢＩＮ２に入力された信号は、Ｉｎｖ４に入力される。
【００５９】
リニアモードで動作する時には、ＢＩＮ１にリニアモード用入力信号する。この時、ＢＩＮ２には、高（Ｈ）レベルの電圧を印加する。また、ＤＣレベル変換器２６は、低（Ｌ）レベルを出力するようにバイアスＢｉａｓ２を設定する。これにより、ソース接地されたＴｒＡとインダクタ負荷Ｌ１２によるバッファ（増幅回路）がリニアモード用入力信号を増幅する動作状態になり、ＢＯ１からは、リニアモード用入力信号を増幅した信号が出力され、ＢＯ２からは低（Ｌ）レベルの電圧信号が出力される。
【００６０】
スイッチモードで動作する時には、ＢＩＮ２にスイッチモード用信号を入力する。これにより、バッファ回路１１および１２は、図１１の（Ｄ）で示す構成になる。
【００６１】
図１６のバッファ回路を使用することにより、スイッチモードで動作させた場合、入力端子ＢＩＮ２からの入力信号が、入力端子ＢＩＮ１にリークする信号レベルを減少させることができる。
【００６２】
図１７は、第４実施形態の差動型増幅回路を示す図である。
第４実施形態の差動型増幅回路は、図１６に示したバッファ回路を使用した第３実施形態の差動型増幅回路において、ＭＯＳトランジスタＴｒ１およびＴｒ２のソースを接地し、バッファ回路１１、１２において、スイッチＳＷ２を除いたものである。第４実施形態の差動型増幅回路では、ＭＯＳトランジスタＴｒ１およびＴｒ２のソースを接地しており、ゲート信号に応じてソース電位を変化させていないため、図７の（Ｂ）で説明した効果は得られない。しかし、バッファ回路１１、１２のＭＯＳトランジスタＴｒＢＡおよびＴｒＢＢのソースに、ＴｒＢＡおよびＴｒＢＢのゲート信号と逆相の信号を印加しており、ＴｒＢＡおよびＴｒＢＢの出力において図７の（Ｂ）で説明した効果が得られる。これにより、Ｔｒ１およびＴｒ２の出力を高速に変化させることが可能になる。
【００６３】
以上、実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、第１から第４実施形態およびその変形例で示した構成は、適宜組み合わせることが可能である。また、実施形態では、ＮＭＯＳトランジスタを利用した増幅回路を説明したが、ＰＭＯＳトランジスタで実現することも可能である。
【００６４】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００６５】
１０    負荷回路
１１    第１バッファ回路
１２    第２バッファ回路
１３    第１ＤＣレベル変換器
１４    第２ＤＣレベル変換器
Ｔｒ１，Ｔｒ２    ＭＯＳトランジスタ
【図１】
2013008339.tif 000003
【図２】
2013008339.tif 000004
【図３】
2013008339.tif 000005
【図４】
2013008339.tif 000006
【図５】
2013008339.tif 000007
【図６】
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【図７】
2013008339.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2013008339.tif 000019
【国際調査報告】
2013008339.tif 000020
2013008339.tif 000021
2013008339.tif 000022
2013008339.tif 000023