(57)【要約】  タイミングリカバリ回路は、第１および第２の動作モードで異なる周期のクロック信号を生成するクロック生成回路（１０）と、第１の動作モードでは、２つのクロック信号の位相の間で位相が調整されたサンプルタイミング信号を出力し、第２の動作モードでは、２つのクロック信号のいずれかをサンプルタイミング信号として出力する位相補間回路（２１ａ〜２１ｆ）と、サンプルタイミング信号でデータ信号をラッチするサンプラ回路（３１ａ〜３１ｆ）と、クロック信号の選択、またはサンプルタイミング信号の位相調整を指示する位相制御回路（４０）とを備えている。
2013065208.tif 000002
【特許請求の範囲】
【請求項１】
受信したデータ信号のラッチタイミングを制御するタイミングリカバリ回路であって、
当該タイミングリカバリ回路は、第１の動作モードと第２の動作モードとが切替可能に構成されており、
前記第１の動作モードであるときは、周期Ｔが前記データ信号の１ビット長のＤ（Ｄは２以上の整数）倍であり、前記第２の動作モードであるときは、周期Ｔが前記データ信号の１ビット長である、それぞれ位相がＴ／ｎ（ｎはＤ以上の整数）異なるｎ本のクロック信号を生成するクロック生成回路と、
前記ｎ本のクロック信号のうち２本のクロック信号を第１および第２のクロック信号として選択し、前記第１の動作モードであるときは、前記第１および第２のクロック信号の位相の間で位相が調整されたサンプルタイミング信号を生成して出力する一方、前記第２の動作モードであるときは、前記第１および第２のクロック信号のいずれか一方をサンプルタイミング信号として出力するＤ個以上の位相補間回路と、
前記Ｄ個以上の位相補間回路にそれぞれ対応して設けられ、当該位相補間回路から出力された前記サンプルタイミング信号に同期して前記データ信号をラッチする複数のサンプラ回路と、
前記複数のサンプラ回路の出力に基づいて前記サンプルタイミング信号の位相を判定し、前記各位相補間回路に対して、当該位相判定の結果に基づいて、前記第１および第２のクロック信号の選択を指示するとともに、前記第１の動作モードであるときは、前記サンプルタイミング信号の位相調整を指示し、前記第２の動作モードであるときは、前記第１および第２のクロック信号のいずれか一方の選択を指示する位相制御回路とを備えている
ことを特徴とするタイミングリカバリ回路。
【請求項２】
請求項１のタイミングリカバリ回路において、
前記Ｄ個以上の位相補間回路はそれぞれ、
前記ｎ本のクロック信号のうちいずれか１本のクロック信号を前記第１のクロック信号として選択的に出力する第１のセレクタと、
前記ｎ本のクロック信号のうちいずれか１本のクロック信号を前記第２のクロック信号として選択的に出力する第２のセレクタと、
前記第１および第２のクロック信号を受けて、前記第１の動作モードであるときは、前記第１および第２のクロック信号の位相の間で位相の調整が可能な前記サンプルタイミング信号を生成して出力する一方、前記第２の動作モードであるときは、前記第１および第２のクロック信号のいずれか一方をサンプルタイミング信号として出力する位相分割回路とを有しており、
前記位相制御回路は、
前記第１のセレクタに対して、前記位相判定の結果に基づいて前記第１のクロック信号として選択すべきクロック信号を指示する第１の指示回路と、
前記第２のセレクタに対して、前記第２のクロック信号として、前記第１の指示回路が前記第１のセレクタに指示するクロック信号と位相がＴ／ｎ異なるクロック信号を指示する第２の指示回路と、
前記位相分割回路に対して、前記第１の動作モードであるときは、前記位相判定の結果に基づいて前記サンプルタイミング信号の位相調整を指示し、前記第２の動作モードであるときは、前記第１および第２のクロック信号のうちいずれか一方の固定的な選択を指示する位相分割指示回路とを有している
ことを特徴とするタイミングリカバリ回路。
【請求項３】
請求項１のタイミングリカバリ回路において、
前記Ｄ個以上の位相補間回路はそれぞれ、
前記ｎ（ｎは偶数）本のクロック信号のうち、位相がそれぞれ（２×Ｔ／ｎ）異なるｎ／２本のクロック信号が入力され、当該入力されたクロック信号のうちいずれか１本のクロック信号を前記第１のクロック信号として選択的に出力する第１のセレクタと、
前記ｎ本のクロック信号のうち、前記第１のセレクタに入力されるクロック信号以外のｎ／２本のクロック信号が入力され、当該入力されたクロック信号のうちいずれか１本のクロック信号を前記第２のクロック信号として選択的に出力する第２のセレクタと、
前記第１および第２のクロック信号を受けて、前記第１の動作モードであるときは、前記第１および第２のクロック信号の位相の間で位相の調整が可能な前記サンプルタイミング信号を生成して出力する一方、前記第２の動作モードであるときは、前記第１および第２のクロック信号のいずれか一方をサンプルタイミング信号として出力する位相分割回路とを有しており、
前記位相制御回路は、
前記位相判定の結果に基づいて前記第１のセレクタに対して、前記第１のクロック信号として選択すべきクロック信号を指示する第１の指示回路と、
前記第２のセレクタに対して、前記第２のクロック信号として、前記第１の指示回路が前記第１のセレクタに指示するクロック信号と位相がＴ／ｎ異なるクロック信号を指示する第２の指示回路と、
前記位相分割回路に対して、前記第１の動作モードであるときは、前記位相判定の結果に基づいて前記サンプルタイミング信号の位相調整を指示し、前記第２の動作モードであるときは、前記第１および第２のクロック信号のうちいずれを選択するかを指示する位相分割指示回路とを有している
ことを特徴とするタイミングリカバリ回路。
【請求項４】
請求項１のタイミングリカバリ回路において、
前記Ｄ個以上の位相補間回路として第１〜第ｎ（ただしｎはＤの整数倍）の位相補間回路と、
前記複数のサンプラ回路として第１〜第ｎのサンプラ回路と、
前記第１の動作モードであるときは、前記位相制御回路の指示をそのまま中継し、前記第２の動作モードであるときは、前記位相制御回路の指示を変換する位相変換回路とを備え、
前記位相制御回路は、
前記第１の動作モードであるときは、ｎ／Ｄ個のサンプラ回路を含むＤ組のサンプラ回路群について、当該各サンプラ回路群に含まれる前記サンプラ回路の出力を用いて前記位相判定をＤビットずつ並列に行い、当該位相判定の結果に基づいて、前記第１〜第ｎの位相補間回路に対して、前記第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示し、
前記第２の動作モードであるときは、前記Ｄ組のサンプラ回路群のいずれかのサンプラ回路群に含まれるｎ／Ｄ個のサンプラ回路の出力を用いて前記位相判定を１ビット単位で行い、当該位相判定の結果に基づいて、当該位相判定に係るｎ／Ｄ個のサンプラ回路に対応するｎ／Ｄ個の位相補間回路に対して、前記第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示するとともに、位相がそれぞれＴ／ｎ異なる前記サンプルタイミング信号を出力するように指示し、
前記位相変換回路は、
前記第２の動作モードであるときは、前記位相制御回路が指示する前記ｎ／Ｄ個の位相補間回路が、位相がそれぞれＤ×Ｔ／ｎ異なる前記サンプルタイミング信号を出力するように、当該ｎ／Ｄ個の位相補間回路のうち（ｎ／Ｄ−１）個の位相補間回路に対する前記位相制御回路の指示を変換する
ことを特徴とするタイミングリカバリ回路。
【請求項５】
請求項１のタイミングリカバリ回路において、
前記Ｄ個以上の位相補間回路として第１〜第ｍ（ｍはＤ以上の整数）の位相補間回路と、
前記複数のサンプラ回路として第１〜第ｍのサンプラ回路と、
前記第１の動作モードであるときは、前記位相制御回路の指示をそのまま中継し、前記第２の動作モードであるときは、前記位相制御回路の指示を変換する位相変換回路とを備え、
前記位相制御回路は、
前記第１の動作モードであるときは、前記第１〜第ｍのサンプラ回路の出力に基づいて前記位相判定を行い、当該位相判定の結果に基づいて、前記第１〜第ｍの位相補間回路に対して、前記第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示し、
前記第２の動作モードであるときは、前記第（ｍ−２）〜第ｍのサンプラ回路の出力に基づいて前記位相判定を行い、当該位相判定の結果に基づいて、前記第（ｍ−２）〜第ｍの位相補間回路に対して、前記第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示するとともに、位相がそれぞれＴ／ｎ異なる前記サンプルタイミング信号を出力するように指示し、
前記位相変換回路は、
前記第２の動作モードであるときは、前記第（ｍ−２）〜第ｍの位相補間回路が、位相がそれぞれＴ／ｎの整数倍異なる前記サンプルタイミング信号を出力するように、前記第（ｍ−１）および第ｍの位相補間回路に対する前記位相制御回路の指示を変換する
ことを特徴とするタイミングリカバリ回路。
【請求項６】
請求項１のタイミングリカバリ回路において、
前記位相補間回路および前記サンプラ回路はそれぞれ、４個以上設けられている
ことを特徴とするタイミングリカバリ回路。
【請求項７】
請求項１のタイミングリカバリ回路において、
前記第１の動作モードにおける前記データ信号の伝送レートは、前記第２の動作モードにおける前記データ信号の伝送レートよりも高い
ことを特徴とするタイミングリカバリ回路。
【請求項８】
請求項１のタイミングリカバリ回路と、
受信した信号に基づいて、前記データ信号の伝送レートを識別する伝送レート識別回路と、
前記伝送レート識別回路による識別結果に基づいて、前記タイミングリカバリ回路の動作モードを示す動作モード信号を生成する動作モード設定回路とを備え、
前記タイミングリカバリ回路は、前記動作モード信号に応じて前記第１および第２の動作モードの切り替えを行う
ことを特徴とするレシーバ回路。
【請求項９】
請求項８のレシーバ回路において、
前記伝送レート識別回路は、前記信号としてクロック信号を受信し、当該クロック信号の周波数を検出することによって前記データ信号の伝送レートを識別する
ことを特徴とするレシーバ回路。
【請求項１０】
請求項８のレシーバ回路において、
前記伝送レート識別回路は、前記信号として前記データ信号を受信する
ことを特徴とするレシーバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングリカバリ回路に関し、特に、広帯域化に対応可能なタイミングリカバリ回路に関する。
【背景技術】
【０００２】
例えばネットワークに接続された機器どうしでデータ通信を行う場合、受信側の機器のクロックと送信側の機器のクロックとが同期していないことに加え、電源ノイズや温度などの動作環境の違いにより、これらクロックの周波数も同一でないことが多い。そのため、こうした機器間でデータ通信を行うためには、受信側の機器において、受信したデータを基に同期化処理を行う必要がある。この処理は一般にタイミングリカバリやクロックデータリカバリなどと呼ばれている。【０００３】
一般的なタイミングリカバリでは、受信側でデータを受信するためのクロックを生成し、そのクロックと受信したデータとの位相差を検出し、検出した位相差に応じてクロックの位相を調整することで、データの受信に適した位相のクロックが生成される。データの伝送レートが高くなるにつれてデータとクロックとの位相差を正確に検知することが困難になる。そのため、一般的に、高速な伝送レートに対応したタイミングリカバリにおいては、１ビットのデータが、位相の異なる複数のクロックに同期して取り込まれる（これをオーバーサンプリングという）。各クロックによって取り込まれたデータの値の変化を検出することによって、データの位相に対するクロックの位相のずれを判定し、このずれに応じてクロックの位相制御を行うという手法が用いられる。【０００４】
一般に、位相制御にはインターポレータが用いられる。インターポレータは２つの基準となるクロックの位相の間に位相を有するクロックを生成するものである。そのため、あらかじめ位相がそれぞれ異なる多数のクロックを用意しなくても、数本の基準クロックから任意の位相のクロックを生成できるという利点がある。【０００５】
近年、データ通信の速度は高速化しているため、インターフェースには広帯域化が求められている。例えばＨＤＭＩ（High-Definition Multimedia Interface）のようなデジタルビデオ信号用のインターフェースは、表示デバイスの画素数や色深度によって、伝送レートが数百Ｍｂｐｓ程度から数Ｇｂｐｓの範囲を取りうるため、非常に広い範囲をカバーしなければならない。タイミングリカバリを、オーバーサンプリングを用いた位相判定とインターポレータによる位相制御とによって実現した場合、伝送レートが高速である場合には対応することができる。ところが、一般に、インターポレータには、基準クロックの周波数が低い場合に、所望の位相の出力クロックを得ることが困難であるという問題がある。【０００６】
インターフェースの広帯域化のためには、低周波領域における正確なタイミングリカバリも保証する必要がある。特許文献１では、インターポレータの動作レンジを広げることで、広帯域に対応したタイミングリカバリを実現している。特許文献１の技術では、基準クロックのスルーレートを、パスゲートトランジスタのオン抵抗を変化させることにより制御している。具体的に、クロック周波数が高い場合はオン抵抗を小さくし、逆にクロック周波数が低い場合はオン抵抗を大きくすることでインターポレータの動作レンジを広げている。【０００７】
しかしながら、特許文献１の技術では、近年のインターフェースに要求されるような１０〜１００倍の周波数差があるケースへの対応が困難である。【０００８】
図１４は、従来のタイミングリカバリ回路の構成図である（例えば、特許文献２参照）。このタイミングリカバリ回路では、インターポレータ自体の動作レンジを広げるのではなく、インターポレータの出力クロックを分周することで広帯域化を図っている。【０００９】
具体的に、ＰＬＬ８０１は、データの伝送レートに関わらず一定の周波数である多相のクロックＭｕｌｃｌｋを出力する。インターポレータ８０２は、クロックＭｕｌｃｌｋを基準クロックとして位相制御信号ｓｉｇ３で設定される位相のクロックＣｏｍｐｃｌｋを生成する。クロックＣｏｍｐｃｌｋはクロックＭｕｌｃｌｋと同じ周波数である。分周回路８０３は、データの伝送レートに適した周波数のクロックＲｃｌｋを生成する。分周回路８０３はクロックＣｏｍｐｃｌｋに同期して分周動作を行うので、クロックＣｏｍｐｃｌｋの位相を維持したままクロックＲｃｌｋの周波数を下げることができる。【００１０】
位相判定回路８０４は、クロックＲｃｌｋとデータＤＡＴＡとの位相比較を行い位相比較結果として信号ｓｉｇ１を出力する。フィルタ８０５は、信号ｓｉｇ１を平滑化した結果を信号ｓｉｇ２として出力し、ポインタ回路８０６が、信号ｓｉｇ２に基づいて位相制御信号ｓｉｇ３の値を更新することでタイミングリカバリが実現される。【００１１】
このタイミングリカバリ回路では、インターポレータ８０２の動作レンジを制限する必要がなく、クロックＭｕｌｃｌｋの周波数をインターポレータ８０２の動作レンジ内に設定しておけば、分周回路８０３の分周比を設定するだけで伝送レートに適した周波数のクロックを生成できるため、広い周波数レンジに対応したタイミングリカバリが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−９７３１４号公報
【特許文献２】特開２００９−２３９７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のタイミングリカバリ回路では、データの伝送レートが低いときに、タイミングリカバリにおける位相追従性が低下するおそれがある。図１５は、ＰＬＬ８０１が２相のクロックを出力し、インターポレータ８０２がこれらクロックの位相の間を４分割する場合のタイミングチャートを示す。【００１４】
図１５において、符号９０１ａ，９０１ｂは、ＰＬＬ８０１が出力する２相のクロックＭｕｌｃｌｋの波形である。データの伝送レートがクロックＭｕｌｃｌｋの周波数の１／１０である場合、分周回路８０３はクロックＣｏｍｐｃｌｋを１０分周したクロックＲｃｌｋを出力する。インターポレータ８０２はクロック９０１ａ，９０１ｂの位相の間を４分割するため、ポインタ回路８０６がインターポレータ８０２に、クロックＣｏｍｐｃｌｋの位相を順次遅らせるような指示を出し続けると、クロックＲｃｌｋの位相は理想的には９０２ａ→９０２ｂ→９０２ｃ→９０２ｄ→９０２ｅと変化していくべきである。しかしながら、実際には、９０３ａ→９０３ｂ→９０３ｃ→９０３ｄ→９０３ｅと変化するため、位相追従性が１／１０に低下することになる。【００１５】
特許文献２には、このように位相追従性が低下することを回避するために、クロックＲｃｌｋをさらに別の分周回路で分周し、フィルタ８０５およびポインタ回路８０６に供給されるクロックの周波数を異なるようにした構成も開示されている。例えば、フィルタ８０５に供給されるクロックの１０倍の周波数のクロックがポインタ回路８０６に供給されるとする。この場合、信号ｓｉｇ２の１回の出力に対して、位相制御信号ｓｉｇ３が１０回出力されるため、位相追従性を１０倍に高めることができる。しかし、この方法では、複数の分周回路を設ける必要があるとともに、連続的に位相を変化させる際にクロックＣｏｍｐｃｌｋにグリッジが発生しないような処理が必要となる。また、位相追従性は１０倍となるものの、位相制御信号ｓｉｇ３の各出力の間にはウェイトタイムが存在するため、理想的な位相を得るまでに要する時間が長くなってしまう。さらに、分周回路の分周比は基本的には整数分の１であるため、伝送レートがタイミングリカバリ回路で許容される最大伝送レートの整数分の１以外である場合におけるタイミングリカバリが困難となる。【００１６】
かかる点に鑑みて、本発明は、伝送レートが低くても位相追従性を良好に保ちつつ、広帯域の伝送レートに対応可能なタイミングリカバリ回路を提供することを課題とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、受信したデータ信号のラッチタイミングを制御するタイミングリカバリ回路は、第１の動作モードと第２の動作モードとが切替可能に構成されており、第１の動作モードであるときは、周期Ｔがデータ信号の１ビット長のＤ（Ｄは２以上の整数）倍であり、第２の動作モードであるときは、周期Ｔがデータ信号の１ビット長である、それぞれ位相がＴ／ｎ（ｎはＤ以上の整数）異なるｎ本のクロック信号を生成するクロック生成回路と、ｎ本のクロック信号のうち２本のクロック信号を第１および第２のクロック信号として選択し、第１の動作モードであるときは、第１および第２のクロック信号の位相の間で位相が調整されたサンプルタイミング信号を生成して出力する一方、第２の動作モードであるときは、第１および第２のクロック信号のいずれか一方をサンプルタイミング信号として出力するＤ個以上の位相補間回路と、Ｄ個以上の位相補間回路にそれぞれ対応して設けられ、当該位相補間回路から出力されたサンプルタイミング信号に同期してデータ信号をラッチする複数のサンプラ回路と、複数のサンプラ回路の出力に基づいてサンプルタイミング信号の位相を判定し、各位相補間回路に対して、当該位相判定の結果に基づいて、第１および第２のクロック信号の選択を指示するとともに、第１の動作モードであるときは、サンプルタイミング信号の位相調整を指示し、第２の動作モードであるときは、第１および第２のクロック信号のいずれか一方の選択を指示する位相制御回路とを備えている。【００１８】
これによると、タイミングリカバリ回路を、データ信号の伝送レートに応じて、異なる動作モードで動作させることができる。例えば、伝送レートが高い場合に第１の動作モードで動作させ、低い場合に第２の動作モードで動作させることができる。【００１９】
第１の動作モードでは、位相補間回路は、データ信号の１ビット長よりも周期が長く、位相がそれぞれＴ／ｎ異なる複数のクロック信号のうち第１および第２のクロック信号を選択し、これらクロック信号を基準としてサンプルタイミング信号の位相の調整を行う。位相制御回路は、サンプラ回路によるデータ信号のラッチ結果に基づいてサンプルタイミング信号の位相を判定し、この位相判定結果に基づいて、第１および第２のクロック信号の選択、およびサンプルタイミング信号の位相の調整を、各位相判定回路に指示する。【００２０】
したがって、伝送レートが高い場合におけるタイミングリカバリ動作では、第１および第２のクロック信号の位相の間で、サンプルタイミング信号の位相調整が可能となる。【００２１】
一方、第２の動作モードでは、位相補間回路は、データ信号の１ビットの周期を有し、位相がそれぞれＴ／ｎ異なる複数のクロック信号のうち第１および第２のクロック信号を選択し、第１および第２のクロック信号のいずれかをサンプルタイミング信号として出力する。位相制御回路は、各位相補間回路に対して、位相判定の結果に基づいて第１および第２のクロック信号の選択、およびこれらのいずれか一方の選択を指示する。【００２２】
したがって、伝送レートが低い場合におけるタイミングリカバリ動作では、サンプルタイミング信号の位相の変化幅は少なくともＴ／ｎとなるため、位相追従性を高く保つことができる。【００２３】
これにより、伝送レートが低くても位相追従性を良好に保ちつつ、広帯域の伝送レートに対応可能なタイミングリカバリ動作を実現できる。【００２４】
また、伝送レートが低い場合、位相制御回路から位相補間回路に対する１回の指示で、サンプルタイミング信号の位相が少なくともＴ／ｎ変化するため、所望の位相のサンプルタイミング信号を得るのに要する時間が短くて済む。【００２５】
さらに、分周回路が不要であるため、タイミングリカバリ回路の回路面積の増大を招くことがないとともに、タイミングリカバリ回路で扱うことができる伝送レートが分周比に制限されることがない。【００２６】
また、上記タイミングリカバリ回路は、Ｄ個以上の位相補間回路として第１〜第ｎ（ただしｎはＤの整数倍）の位相補間回路と、複数のサンプラ回路として第１〜第ｎのサンプラ回路と、第１の動作モードであるときは、位相制御回路の指示をそのまま中継し、第２の動作モードであるときは、位相制御回路の指示を変換する位相変換回路とを備え、位相制御回路は、第１の動作モードであるときは、ｎ／Ｄ個のサンプラ回路を含むＤ組のサンプラ回路群について、当該各サンプラ回路群に含まれるサンプラ回路の出力を用いて位相判定をＤビットずつ並列に行い、当該位相判定の結果に基づいて、第１〜第ｎの位相補間回路に対して、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示し、第２の動作モードであるときは、Ｄ組のサンプラ回路群のいずれかのサンプラ回路群に含まれるｎ／Ｄ個のサンプラ回路の出力を用いて位相判定を１ビット単位で行い、当該位相判定の結果に基づいて、当該位相判定に係るｎ／Ｄ個のサンプラ回路に対応するｎ／Ｄ個の位相補間回路に対して、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示するとともに、位相がそれぞれＴ／ｎ異なるサンプルタイミング信号を出力するように指示し、位相変換回路は、第２の動作モードであるときは、位相制御回路が指示するｎ／Ｄ個の位相補間回路が、位相がそれぞれＤ×Ｔ／ｎ異なるサンプルタイミング信号を出力するように、当該ｎ／Ｄ個の位相補間回路のうち（ｎ／Ｄ−１）個の位相補間回路に対する位相制御回路の指示を変換する。【００２７】
また、上記タイミングリカバリ回路は、Ｄ個以上の位相補間回路として第１〜第ｍ（ｍはＤ以上の整数）の位相補間回路と、複数のサンプラ回路として第１〜第ｍのサンプラ回路と、第１の動作モードであるときは、位相制御回路の指示をそのまま中継し、第２の動作モードであるときは、位相制御回路の指示を変換する位相変換回路とを備え、位相制御回路は、第１の動作モードであるときは、第１〜第ｍのサンプラ回路の出力に基づいて位相判定を行い、当該位相判定の結果に基づいて、第１〜第ｍの位相補間回路に対して、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示し、第２の動作モードであるときは、第（ｍ−２）〜第ｍのサンプラ回路の出力に基づいて位相判定を行い、当該位相判定の結果に基づいて、第（ｍ−２）〜第ｍの位相補間回路に対して、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示するとともに、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示するとともに、位相がそれぞれＴ／ｎ異なるサンプルタイミング信号を出力するように指示し、位相変換回路は、第２の動作モードであるときは、第（ｍ−２）〜第ｍの位相補間回路が、位相がそれぞれＴ／ｎの整数倍異なるサンプルタイミング信号を出力するように、第（ｍ−１）および第ｍの位相補間回路に対する位相制御回路の指示を変換する。【００２８】
これらによると、第１および第２の動作モードにおいて、共通のサンプラ回路の出力を用いた位相判定が可能となる。
【発明の効果】
【００２９】
本発明によると、伝送レートが低くても位相追従性を良好に保ちつつ、広帯域の伝送レートに対応可能なタイミングリカバリ回路を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、第１の実施形態に係るタイミングリカバリ回路の構成図である。
【図２】図２は、データ信号とクロック信号との関係を示すタイミングチャートである。
【図３】図３は、図１の位相補間回路および位相制御回路の構成例を示す図である。
【図４】図４は、図３の位相分割回路の構成例を示す回路図である。
【図５】図５は、図４の出力バッファの入力信号および出力信号の波形である。
【図６】図６は、比較例に係る出力バッファの入力信号および出力信号の波形である。
【図７】図７は、変形例に係る位相補間回路および位相制御回路の構成例を示す図である。
【図８】図８は、第１の実施形態に係るタイミングリカバリ回路の別の構成図である。
【図９】図９は、第１の実施形態に係るタイミングリカバリ回路のさらに別の構成図である。
【図１０】図１０は、第２の実施形態に係るタイミングリカバリ回路の構成図である。
【図１１】図１１は、第２の実施形態に係るタイミングリカバリ回路の別の構成図である。
【図１２】図１２は、応用例１に係る信号受信システムの構成図である。
【図１３】図１３は、応用例２に係る信号受信システムの構成図である。
【図１４】図１４は、従来のタイミングリカバリ回路の構成図である。
【図１５】図１５は、従来のタイミングリカバリ回路における位相分割動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３１】
以下で説明する各実施形態に係るタイミングリカバリ回路において、便宜上、特に明記しない限り、データ信号の１ビット長をＰ、オーバーサンプリングレートを“３”とする。また、データ信号の伝送レートが高い場合は、データ信号を２ビットずつ並列に位相判定処理し、伝送レートが低い場合は、データ信号を１ビット毎に位相判定処理することとする。
【００３２】
＜第１の実施形態＞
図１は、第１の実施形態に係るタイミングリカバリ回路の構成図である。タイミングリカバリ回路は、クロック生成回路１０と、位相補間回路群２０と、サンプラ回路群３０と、位相制御回路４０とを備えている。このタイミングリカバリ回路は、動作モード信号に応じて動作が切り替え可能に構成されている。
【００３３】
クロック生成回路１０は、受信したクロック信号を逓倍し、位相がそれぞれ異なる複数のクロック信号ＣＫ０〜ＣＫ５を生成する。クロック信号の逓倍数は、動作モード信号の値によって決まる。動作モード信号は、例えば“Ｌ”または“Ｈ”の値をとる。
【００３４】
動作モード信号の値が、第１の動作モードを示す“Ｌ”（以下、動作モードが“Ｌ”と表記する。）の場合、データ信号の伝送レートは例えば３Ｇｂｐｓ以上であり、伝送レートが高いことを表す。データ信号の１ビット長はＰであるため、クロック信号ＣＫ０〜ＣＫ５の周期をＴとすると、動作モードが“Ｌ”のとき、周期Ｔ＝（Ｐ×並列処理されるデータ信号のビット数）＝２Ｐである。ここで、並列処理されるデータ信号のビット数とは、後述する位相判定処理に係るビット数である。また、クロック信号ＣＫ０〜ＣＫ５のそれぞれの位相間隔は、Ｐ／（オーバーサンプリングレート）で表される。クロック生成回路１０で生成されるクロック信号の本数は、（並列処理されるデータ信号のビット数）×（オーバーサンプリングレート）で表される。したがって、クロック生成回路１０は、動作モードが“Ｌ”のとき、周波数が１／Ｔ、位相がそれぞれＴ／６異なる６本のクロック信号ＣＫ０〜ＣＫ５を出力する。なお、クロック生成回路１０は、６本以上のクロック信号を出力してもよい。
【００３５】
一方、動作モード信号の値が、第２の動作モードを示す“Ｈ”（以下、動作モードが“Ｈ”と表記する。）の場合、伝送レートは動作モードが“Ｌ”のときよりも低いことを表す。この場合、クロック生成回路１０は、周期ＴがＰと等しいクロック信号ＣＫ０〜ＣＫ５を生成する。クロック信号ＣＫ０〜ＣＫ５の周波数はそれぞれ１／Ｔである。また、クロック信号ＣＫ０〜ＣＫ５のそれぞれの位相間隔はＴ／（（オーバーサンプリングレート）×（動作モードが“Ｌ”のときに並列処理されるデータ信号のビット数））で表される。クロック生成回路１０で生成されるクロック信号の本数は、（動作モードが“Ｌ”のときに並列処理されるデータ信号のビット数）×（オーバーサンプリングレート）で表される。したがって、クロック生成回路１０は、動作モードが“Ｈ”のとき、周波数が１／Ｔ、位相がそれぞれＴ／６異なる６本のクロックＣＫ０〜ＣＫ５を出力する。
【００３６】
以上のようにして出力される６本のクロック信号ＣＫ０〜ＣＫ５について、位相が早いものから順に、ＣＫ０，ＣＫ１，ＣＫ２，…，ＣＫ５とする。
【００３７】
位相補間回路群２０は、例えば６個の位相補間回路２１ａ〜２１ｆで構成されている。各位相補間回路２１ａ〜２１ｆはそれぞれ、クロック信号ＣＫ０〜ＣＫ５に基づいて、サンプルタイミング信号としてのクロック信号ＰＣＫ０〜ＰＣＫ５を生成して出力する。位相補間回路２１ａ〜２１ｆはそれぞれ同様の構成であるため、位相補間回路２１ａの構成について説明する。
【００３８】
位相補間回路２１ａは、クロック信号ＣＫ０〜ＣＫ５のうち２本のクロック信号を基準クロックとして選択する。そして、動作モードが“Ｌ”のときは、基準クロックの位相の間で、位相が調整されたクロック信号ＰＣＫ０を生成する。一方、動作モードが“Ｈ”のときは、基準クロックのいずれか一方をクロック信号ＰＣＫ０として出力する。つまり、この場合セレクタのように動作する。クロック信号ＰＣＫ１〜ＰＣＫ５はそれぞれ、位相補間回路２１ｂ〜２１ｆから出力される。
【００３９】
クロック信号ＰＣＫ０〜ＰＣＫ５の周波数および位相間隔は、クロック信号ＣＫ０〜ＣＫ５の周波数および位相間隔と同じである。また、クロック信号ＰＣＫ０〜ＰＣＫ５のうち、クロック信号ＰＣＫ０の位相が最も早く、クロック信号ＰＣＫ５の位相が最も遅い。
【００４０】
サンプラ回路群３０は、位相補間回路２１ａ〜２１ｆにそれぞれ対応する、６個のサンプラ回路３１ａ〜３１ｆ（以下、適宜、サンプラ回路３１と略記する。）で構成されている。サンプラ回路３１ａ〜３１ｆはそれぞれ、クロック信号ＰＣＫ０〜ＰＣＫ５に同期してデータ信号をラッチする。
【００４１】
位相制御回路４０は、動作モード信号およびサンプラ回路３１ａ〜３１ｆの出力を受けて、クロック信号ＰＣＫ０〜ＰＣＫ５の位相判定を行う。位相制御回路４０は、動作モードが“Ｌ”の場合、サンプラ回路３１ａ，３１ｂ，３１ｃの出力とサンプラ回路３１ｄ，３１ｅ，３１ｆの出力とに基づいて、２ビット分のデータ信号の位相判定を並列に行う。一方、動作モードが“Ｈ”の場合、サンプラ回路３１ａ，３１ｃ，３１ｅの出力に基づいて、１ビット分のデータ信号の位相判定を行う。
【００４２】
例えば、受信した３つのサンプラ回路の出力値をそれぞれ比較し、どのサンプラ回路の出力とどのサンプラ回路の出力との間で、出力値が変化しているかを検出することで、位相判定を行えばよい。位相制御回路４０は、位相判定の結果に基づいて、位相補間回路２１ａ〜２１ｆが選択すべき２本のクロック信号を特定する。そして、位相補間回路２１ａ〜２１ｆに対して、特定した２本のクロック信号を指示するとともに、動作モードが“Ｌ”のとき、クロック信号ＰＣＫ０〜ＰＣＫ５の位相調整を指示する。これにより、クロック信号ＰＣＫ０〜ＰＣＫ５の位相が制御される。
【００４３】
図２は、データ信号とクロック信号ＣＫ０〜ＣＫ５との関係を示すタイミングチャートである。動作モードが“Ｌ”のとき、図２（Ａ）に示すように、データ信号は２ビット単位でラッチされ、２ビットずつ並列に位相判定処理される。図２（Ａ）に示す実線は、クロック信号ＣＫ０〜ＣＫ５を示し、各実線の間のいずれか１本の破線が、位相調整されたクロック信号ＰＣＫ０〜ＰＣＫ５を示す。一方、動作モードが“Ｈ”のとき、図２（Ｂ）に示すように、データ信号は１ビット単位でラッチされ、１ビットずつ位相判定処理される。図２（Ｂ）に示す実線および破線は、クロック信号ＣＫ０〜ＣＫ５を示し、それぞれクロック信号ＰＣＫ０〜ＰＣＫ５に相当する。
【００４４】
図３は、図１に示す位相制御回路および位相補間回路の構成図である。位相補間回路２１ａ〜２１ｆは同様の構成であるため、以下、位相補間回路２１として説明する。
【００４５】
位相補間回路２１は、クロック信号ＣＫ０〜ＣＫ５が入力される第１および第２のセレクタ２５，２６と、位相分割回路２７とを備えている。位相制御回路４０は、第１および第２の指示回路４１，４２と、位相分割指示回路４３とを備えている。
【００４６】
第１のセレクタ２５は、第１の指示回路４１の出力に従って、クロック信号ＣＫ０〜ＣＫ５のうちいずれか１本のクロック信号を選択する。選択されたクロック信号は、第１のクロック信号ＣＬＫ１として位相分割回路２７に出力される。
【００４７】
第２のセレクタ２６は、第２の指示回路４２の出力に従って、クロック信号ＣＫ０〜ＣＫ５のうちいずれか１つのクロック信号を選択する。選択されたクロック信号は、第２のクロック信号ＣＬＫ２として位相分割回路２７に出力される。
【００４８】
位相分割回路２７は、２本の基準クロックとしてクロック信号ＣＬＫ１，ＣＬＫ２を受けて、位相分割指示回路４３の出力に応じた動作を行い、クロック信号ＰＣＫを生成して出力する。具体的に、動作モードが“Ｌ”の場合は、クロック信号ＣＬＫ１，ＣＬＫ２の位相の間で位相調整されたクロック信号ＰＣＫを生成して出力し、動作モードが“Ｈ”の場合は、クロック信号ＣＬＫ１，ＣＬＫ２のいずれかをクロック信号ＰＣＫとして出力する。なお、クロック信号ＰＣＫは、クロック信号ＰＣＫ０〜ＰＣＫ５のいずれか１つを示す。
【００４９】
第１の指示回路４１は、例えば、サンプラ回路３１ａ〜３１ｆの出力を受けて、上述した位相判定を行い、この位相判定の結果に基づいて、第１のセレクタ２５が選択すべきクロック信号を特定する。そして、特定したクロック信号を、信号ＳＥＬ１によって第１のセレクタ２５に指示する。信号ＳＥＬ１が例えば“１０００００”というフォーマットであるとすると、第１のセレクタ２５は、クロック信号ＣＫ０をクロック信号ＣＬＫ１として選択的に出力する。
【００５０】
第２の指示回路４２は、第１の指示回路４１の出力に従って、第２のセレクタ２６が選択すべきクロック信号として、第１のセレクタ２５が選択するクロック信号と位相がＴ／６異なるクロック信号を特定する。そして、特定したクロック信号を、信号ＳＥＬ２によって第２のセレクタ２６に指示する。なお、第２の指示回路４２は、サンプラ回路３１の出力を受けて位相判定を行ってもよい。そして、位相判定の結果に基づいた信号ＳＥＬ２を第２のセレクタ２６に出力してもよい。信号ＳＥＬ２が例えば“０１００００”というフォーマットであるとすると、第２のセレクタ２６は、クロック信号ＣＫ１をクロック信号ＣＬＫ２として選択的に出力する。
【００５１】
位相分割指示回路４３は、動作モード信号とサンプラ回路３１の出力とを受けて、上述した位相判定を行い、位相判定の結果に基づいて、位相分割回路２７に対して、信号ＣＴＲによって、動作モードが“Ｌ”のときは位相調整を指示する一方、動作モードが“Ｈ”のときはクロック信号ＣＬＫ１，ＣＬＫ２のいずれかの固定的な選択を指示する。
【００５２】
なお、各位相補間回路２１ａ〜２１ｆにおける第１および第２のセレクタ２５，２６に対するクロック信号ＣＫ０〜ＣＫ５の入力順は、信号ＳＥＬ１，ＳＥＬ２のフォーマットとの関係によって任意に決定すればよい。位相補間回路２１ａを図３のように構成した場合、位相補間回路２１ｂ〜２１ｆにおける第１および第２のセレクタ２５，２６へのクロック信号ＣＫ０〜ＣＫ５の入力順を、図３の構成から１つずつずらすことが好ましい。具体的に、位相補間回路２１ｂの第１および第２のセレクタ２５，２６への入力順を、クロック信号ＣＫ１，ＣＫ２，ＣＫ５，…，ＣＫ０とし、位相補間回路２１ｃの第１および第２のセレクタ２５，２６への入力順を、クロック信号ＣＫ２，ＣＫ３，…ＣＫ５，ＣＫ０，ＣＫ１とする。位相補間回路２１ｄ〜２１ｆについても同様に１つずつずらせばよい。これにより、同じ値の信号ＳＥＬ１，ＳＥＬ２を各位相補間回路２１ａ〜２１ｆで共通して用いることができる。また、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔が等間隔となるため、サンプラ回路３１においてデータ信号を正確にラッチすることができる。結果として、位相制御回路４０による位相制御の精度が高まる。
【００５３】
図４は、位相分割回路の構成例を示す回路図である。位相分割回路２７は、信号ＣＴＲの値に応じた比率で、クロック信号ＣＬＫ１，ＣＬＫ２をブレンドして出力する。具体的に、位相分割回路２７は、８個の入力バッファ２７１と、４個のインバータ２７２と、４個のスイッチ２７３，２７４と、１個の出力バッファ２７５とで構成される。なお、図４に示す位相分割回路２７は、位相分解能を“４”とした場合の構成例である。
【００５４】
入力バッファ２７１は、入力されたクロック信号ＣＬＫ１，ＣＬＫ２が論理遷移する時間を延ばして出力する。
【００５５】
インバータ２７２は、例えば４ビットのサーモメータコードである信号ＣＴＲの対応するビットを反転してスイッチ２７３に出力する。
【００５６】
スイッチ２７３は、インバータ２７２の出力が“１”のときオンして、入力バッファ２７１からの入力をそのまま出力し、“０”のときオフして、入力バッファ２７１からの入力を遮断する。
【００５７】
スイッチ２７４は、信号ＣＴＲの対応するビットが“１”のときオンして、入力バッファ２７１からの入力をそのまま出力し、“０”のときオフして、入力バッファ２７１からの入力を遮断する。出力バッファ２７５はスイッチ２７３の出力および２７４の出力の和を出力する。
【００５８】
このように、位相分解能を“４”とする位相分割回路２７によって、図２（Ａ）の破線で示すクロック信号ＰＣＫが生成される。
【００５９】
次に、本実施形態に係るタイミングリカバリ回路による位相制御動作について、図３〜図５を参照して説明する。図５は、動作モードが“Ｌ”の場合における出力バッファの入力信号（Ａ）および出力信号（Ｂ）を示す波形図である。
【００６０】
初期状態として、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ０を選択するような値の信号ＳＥＬ１を出力しており、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ１を選択するような値の信号ＳＥＬ２を出力しているとする。
【００６１】
これにより、第１のセレクタ２５はクロック信号ＣＫ０をクロック信号ＣＬＫ１として出力し、第２のセレクタ２６はクロック信号ＣＫ１をクロック信号ＣＬＫ２として出力している。クロック信号ＣＬＫ１，ＣＬＫ２はそれぞれ、基準クロックである、図５の符号５０１，５０５に相当する。図５において、符号５０１，５０２，…，５０５で示す入力信号と、符号５１１，５１２，…，５１５で示す出力信号とがそれぞれ対応している。
【００６２】
また、初期状態において、位相分割指示回路４３は、初期値が例えば“００００”である信号ＣＴＲを出力しているとする。その結果、スイッチ２７３はすべてオン、スイッチ２７４はすべてオフするため、出力バッファ２７５の出力、すなわちクロック信号ＰＣＫは符号５１１で示す波形となる。
【００６３】
まず、動作モードが“Ｌ”であり、初期状態から位相を遅らせる制御を行う場合について説明する。この場合、クロック生成回路１０は周期Ｔ（＝２Ｐ）、位相間隔がＴ／６であるクロック信号ＣＫ０〜ＣＫ５を出力している。
【００６４】
位相分割指示回路４３は、サンプラ回路３１の出力に基づいて位相判定を行なった結果、クロック信号ＰＣＫの位相を遅らせる必要があると判断した場合には、信号ＣＴＲの値を“０００１”とする。これによって、スイッチ２７３のうち１つがオフし、スイッチ２７４のうち１つがオンする。つまり、クロック信号ＣＬＫ１，ＣＬＫ２が３：１の比率でブレンドされることになるため、出力バッファ２７５の入力信号は符号５０２で示す波形となり、出力信号は符号５１２で示す波形となる。つまり、初期状態から位相がＴ／２４遅れたクロック信号ＰＣＫが生成されることになる。
【００６５】
なお、図５に示す符号５０３および符号５１３は、信号ＣＴＲのビットのうち２ビットが“１”のときの波形であり、符号５０４および符号５１４は、信号ＣＴＲのビットのうち３ビットが“１”のときの波形である。そして、符号５０５および符号５１５は、信号ＣＴＲの４ビットが“１”のときの波形である。
【００６６】
位相分割指示回路４３は、クロック信号ＰＣＫの位相をさらに遅らせる必要があると判断すると、信号ＣＴＲの値を順次“００１１”，“０１１１”と変化させる。これにより、クロック信号ＰＣＫの波形は図５の符号５１３，５１４と遷移する。クロック信号ＰＣＫが符号５１４で示す波形であり、ここから位相をさらに遅らせる制御をかける場合、位相分割指示回路４３は信号ＣＴＲの値を“００００”に戻す。そして、第１および第２の指示回路４１，４２は信号ＳＥＬ１，ＳＥＬ２の値を変化させ、第１および第２のセレクタ２５，２６に対して、位相が遅れているクロック信号の選択を指示する。具体的に、第１の指示回路４１は第１のセレクタ２５がクロック信号ＣＫ１を選択するように信号ＳＥＬ１の値を変化させ、第２の指示回路４２は第２のセレクタ２６がクロック信号ＣＫ２を選択するように信号ＳＥＬ２の値を変化させる。これにより、クロック信号ＣＬＫ１はクロック信号ＣＫ１、クロック信号ＣＬＫ２はクロック信号ＣＫ２となる。
【００６７】
その結果、クロック信号ＰＣＫは図５の符号５１１で示す波形となるが、基準クロックである符号５０１，５０５で示す波形の位相はそれぞれ、初期状態からＴ／６遅れている。したがって、符号５１１で示す波形、つまりクロック信号ＰＣＫの位相は、信号ＣＴＲの値が“００００”に戻る直前の状態よりもＴ／２４遅れていることになる。
【００６８】
このように、信号ＣＴＲの値が上限値である“０１１１”を越える場合には、基準クロックを、位相がより遅いクロック信号に切り替えることで、クロック信号ＰＣＫの位相を無限に遅らせることができる。
【００６９】
ここで、信号ＣＴＲの値、および信号ＳＥＬ１，ＳＥＬ２の値を同時に変化させる場合、これら信号の遅延等によってクロック信号ＰＣＫにグリッジが発生するおそれがある。これを避けるために、まず、信号ＣＴＲの値を“０１１１”から“１１１１”に変更し、次に、信号ＳＥＬ１の値を、クロック信号ＣＫ０の選択からクロック信号ＣＫ１の選択を表す値に切り替える。その後、信号ＣＴＲの値を“１１１１”から“００００”に変更し、最後に、信号ＳＥＬ２の値を、クロック信号ＣＫ１の選択からクロック信号ＣＫ２の選択を表す値に切り替えればよい。
【００７０】
次に、初期状態から位相を早める制御を行う場合について説明する。まず、位相分割指示回路４３は信号ＣＴＲの値を“００００”から“０１１１”に変更し、それと同時に、第１および第２の指示回路４１，４２は信号ＳＥＬ１，ＳＥＬ２の値を変化させ、第１および第２のセレクタ２５，２６に対して、位相が進んでいるクロック信号の選択を指示する。具体的に、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ５を選択するように信号ＳＥＬ１の値を変化させ、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ０を選択するように信号ＳＥＬ２の値を変化させる。これによって、クロック信号ＰＣＫの位相は符号５１１で示す波形の位相よりもＴ／２４早まることになる。位相をさらに早めていく場合は信号ＣＴＲの値を順次“００１１”，“０００１”，“００００”と変化させていく。信号ＣＴＲの値が下限値である“００００”を下回る場合には、基準クロックを、位相がより早いクロック信号に切り替えることでクロック信号ＰＣＫの位相を無限に早めることが可能となる。
【００７１】
位相を遅らせる場合と同様、信号ＣＴＲの値と、信号ＳＥＬ１，ＳＥＬ２の値とを同時に切り替えることで、クロック信号ＰＣＫにグリッジが発生する可能性があるが、これを避けるためには、まず、信号ＳＥＬ２の値を、クロック信号ＣＫ０の選択を表す値に切り替える。次に、信号ＣＴＲの値を“００００”から“０１１１”に変更し、その後に、信号ＳＥＬ１の値を、クロック信号ＣＫ５の選択を表す値に切り替えればよい。
【００７２】
以上のように、位相補間回路２１は、位相判定の結果に応じて、クロック信号ＰＣＫの位相をＴ／２４ずつ前後にずらしていくことが可能となる。
【００７３】
次に、動作モードが“Ｈ”の場合について説明する。クロック生成回路１０は周期Ｔ（＝Ｐ）、位相間隔がＴ／６であるクロック信号ＣＫ０〜ＣＫ５を出力している。なお、動作モードが“Ｈ”である場合の初期状態は、動作モードが“Ｌ”である場合と同じであるとする。
【００７４】
動作モードが“Ｈ”の場合、位相分割指示回路４３は信号ＣＴＲの値を例えば“００００”に固定して出力する。第１の指示回路４１は、位相判定の結果、クロック信号ＰＣＫの位相を遅らせる必要があると判断した場合には、信号ＳＥＬ１の値を切り替えて、第１のセレクタ２５に対してクロック信号ＣＫ１の選択を指示する。クロック信号ＰＣＫの位相をさらに遅らせる場合には、信号ＳＥＬ１の値を順次切り替えて、第１のセレクタ２５に対して、順次クロック信号ＣＫ２，ＣＫ３，…の選択を指示する。これにより、クロック信号ＰＣＫの位相を、Ｔ／６ずつ遅らせることができる。
【００７５】
一方、クロック信号ＰＣＫの位相を早める必要がある場合には、第１の指示回路４１は、第１のセレクタに対してクロック信号ＣＫ５の選択を指示する。クロック信号ＰＣＫの位相をさらに遅らせる場合には、第１のセレクタに対して、順次クロック信号ＣＫ４，ＣＫ３の選択を指示する。これにより、クロック信号ＰＣＫの位相を、Ｔ／６ずつ早めることができる。
【００７６】
以上のように、動作モードが“Ｈ”である場合は、信号ＣＴＲの値を“００００”に固定しているため、図４のスイッチ２７４はすべてオフ状態となる。つまり、第２の指示回路４２は、第２のセレクタ２６を制御する必要がなく、クロック信号ＣＬＫ２によるクロック信号ＰＣＫへの影響を無視することができる。
【００７７】
なお、第２の指示回路４２が位相判定を行い、この位相判定の結果に基づいて、第２のセレクタ２６に対して、クロック信号ＣＫ０〜ＣＫ５の選択指示を行ってもよい。この場合、位相分割指示回路４３は、値が“１１１１”である信号ＣＴＲを固定的に出力すればよい。これにより、第１の指示回路４１による第１のセレクタ２５の制御は必要ない。
【００７８】
以上、本実施形態によれば、クロック信号ＣＫ０〜ＣＫ５の周波数が位相分割回路２７の動作レンジ内である場合には、タイミングリカバリ回路を、動作モードを“Ｌ”として動作させ、それ以外の場合には、動作モードを“Ｈ”として動作させることで、位相分割回路２７の動作レンジにかかわらず、タイミングリカバリ動作を実現できる。また、伝送レートが低い場合において、位相制御回路４０から位相補間回路２１に対する１回の位相制御によって、クロック信号ＰＣＫの位相が変化する幅はＴ／６であるため、位相追従性を高く保つことができる。
【００７９】
ここで、比較例として、伝送レートが低いときに、動作モードを“Ｌ”として位相制御を行った場合の動作について説明する。この場合、２ビットのデータ信号を並列に位相判定処理することになるため、クロック信号ＣＫ０〜ＣＫ５の周波数は、１／Ｔ（＝２Ｐ）となる。
【００８０】
図６は、伝送レートが低い場合における出力バッファの入出力信号の波形図である。図６（Ａ），（Ｂ）はそれぞれ、入力信号および出力信号の波形を示す。
【００８１】
基準クロックである、クロック信号ＣＬＫ１（符号６０１）およびクロック信号ＣＬＫ２（符号６０５）の周波数が低い場合、図６に示すように、符号６０１，６０５で示すクロック信号は、互いの位相差に対して十分短い時間で立ち上がってしまう。
【００８２】
図４において、信号ＣＴＲのビットのうち、１ビットだけが“１”であるとすると、クロック信号ＣＬＫ１，ＣＬＫ２は、３：１の比率でブレンドされる。これにより、出力バッファ２７５の入力信号は、図６の符号６０２で示す波形となり、出力信号は符号６１２で示す波形となる。クロック信号ＣＬＫ１，ＣＬＫ２のブレンドの割合によって、出力バッファ２７５の入力信号および出力信号の波形は、符号６０１〜６０５および符号６１１〜６１５のように変化する。
【００８３】
これは、クロック信号ＣＬＫ１がＨレベルになると、クロック信号ＣＬＫ１，ＣＬＫ２のブレンドの効果は振幅方向においてのみ有効となるため、ブレンド後の入力信号（例えば符号６０２で示す波形）が出力バッファ２７５の閾値電圧Ｖｔに達するタイミングが、想定よりもクロック信号ＣＬＫ１の位相に近くなってしまうからである。
【００８４】
このように、クロック信号ＣＬＫ１，ＣＬＫ２の周波数が低いと、これらの信号をブレンドした効果は時間軸方向に現れないため、出力バッファ２７５の出力であるクロック信号ＰＣＫの位相間隔が不均一になってしまう。
【００８５】
これに対して、本実施形態では、伝送レートが低い場合、つまり動作モードが“Ｈ”の場合、上述したように、データ信号を１ビット単位で位相判定処理するとともに、基準クロックをブレンドしないようにしている。そのため、クロック信号ＰＣＫの位相の変化幅が均等になる。
【００８６】
−変形例−
図７は、図３に示す位相制御回路および位相補間回路の変形例に係る構成図である。図３および図７における共通の符号は同一の構成要素を示す。
【００８７】
第１のセレクタ２５には、６本のクロック信号ＣＫ０〜ＣＫ５のうち、位相がそれぞれＴ／３異なるクロック信号ＣＫ０，ＣＫ２，ＣＫ４が入力される。第１のセレクタ２５は、第１の指示回路４１の出力に従って、クロック信号ＣＫ０，ＣＫ２，ＣＫ４のうちいずれか１本のクロック信号をクロック信号ＣＬＫ１として選択的に出力する。
【００８８】
第２のセレクタ２６には、６本のクロック信号ＣＫ０〜ＣＫ５のうち、第１のセレクタ２５に入力されるクロック信号と位相がＴ／６異なるクロック信号ＣＫ１，ＣＫ３，ＣＫ５が入力される。第２のセレクタ２６は、第２の指示回路４２の出力に従って、クロック信号ＣＫ１，ＣＫ３，ＣＫ５のうちいずれか１本のクロック信号をクロック信号ＣＬＫ２として選択的に出力する。
【００８９】
第２の指示回路４２は、サンプラ回路３１の出力を受けて位相判定を行い、位相判定の結果に基づいて、第２のセレクタ２６が選択すべきクロック信号として、第１のセレクタ２５が選択するクロック信号と位相がＴ／６異なるクロック信号を特定する。そして、特定したクロック信号を、信号ＳＥＬ２によって第２のセレクタ２６に指示する。
【００９０】
なお、位相補間回路２１ａを図７のように構成した場合、位相補間回路２１ｂ〜２１ｆにおける第１および第２のセレクタ２５，２６へのクロック信号ＣＫ０〜ＣＫ５の入力順を、図７の構成から１つずつずらすことが好ましい。具体的に、位相補間回路２１ｂの第１のセレクタ２５への入力順を、クロック信号ＣＫ１，ＣＫ３，ＣＫ５とし、第２のセレクタ２６への入力順を、クロック信号ＣＫ２，ＣＫ４，ＣＫ０とする。また、位相補間回路２１ｃの第１のセレクタ２５への入力順を、クロック信号ＣＫ２，ＣＫ４，ＣＫ０とし、第２のセレクタ２６への入力順を、クロック信号ＣＫ３，ＣＫ５，ＣＫ１とする。位相補間回路２１ｄ〜２１ｆについても同様に１つずつずらせばよい。
【００９１】
本変形例において、信号ＳＥＬ１，ＳＥＬ２は、第１および第２のセレクタ２５，２６のそれぞれが、入力されるクロック信号のうち何番目のクロック信号を選ぶかを示しており、例えば“０”〜“２”の整数のいずれかの値を持つ信号である。
【００９２】
したがって、信号ＳＥＬ１の値が“０”、信号ＳＥＬ２の値が“２”である場合、位相補間回路２１ａにおいて、第１のセレクタ２５はクロック信号ＣＫ０をクロック信号ＣＬＫ１として、第２のセレクタ２６はクロック信号ＣＫ５をクロック信号ＣＬＫ２として選択して出力する。位相分割回路２７は、動作モードが“Ｌ”のとき、クロック信号ＣＫ５，ＣＫ１の位相の間で位相調整されたクロック信号ＰＣＫ０を生成して出力する。動作モードが“Ｈ”のとき、クロック信号ＣＫ５，ＣＫ０のいずれかをクロック信号ＰＣＫ０として出力する。
【００９３】
位相補間回路２１ｂでは、第１および第２のセレクタ２５，２６によって、基準クロックとしてクロック信号ＣＫ１，ＣＫ０が選択される。位相分割回路２７は、動作モードが“Ｌ”クロック信号ＣＫ１，ＣＫ０の間で位相調整されたクロック信号ＰＣＫ１を生成して出力する。一方、動作モードが“Ｈ”のとき、クロック信号ＣＫ１，ＣＫ０のいずれかをクロック信号ＰＣＫ１として出力する。同様にして、位相補間回路２１ｃ〜２１ｆからそれぞれクロック信号ＰＣＫ２〜ＰＣＫ５が出力される。各位相補間回路２１ａ〜２１ｆには、同じ値の信号ＣＴＲが共通して入力されるので、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔はＴ／６となる。
【００９４】
次に、本変形例に係るタイミングリカバリ回路による位相制御動作について、図４，図５，図７を用いて説明する。なお、位相分割回路２７の構成は図４と同じであり、初期状態については上述したものと同じであるとする。
【００９５】
位相分割指示回路４３は、サンプラ回路３１の出力に基づいて位相判定を行なった結果、クロック信号ＰＣＫの位相を遅らせる必要があると判断した場合には、信号ＣＴＲの値を“０００１”とする。これによって、クロック信号ＣＬＫ１，ＣＬＫ２が３：１の比率でブレンドされるため、クロック信号ＰＣＫは符号５１２で示す波形となる。
【００９６】
位相分割指示回路４３は、クロック信号ＰＣＫの位相をさらに遅らせる必要があると判断すると、信号ＣＴＲの値を順次“００１１”，“０１１１”，“１１１１”と変化させる。これにより、クロック信号ＰＣＫの波形は符号５１３，５１４，５１５と順次遷移する。この状態から位相をさらに遅らせる制御をかける場合、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ２を選択するように信号ＳＥＬ１の値を変化させる。これにより、クロック信号ＣＬＫ１はクロック信号ＣＫ２となり、クロック信号ＣＬＫ２はクロック信号ＣＫ１となる。クロック信号ＣＬＫ１の位相はクロック信号ＣＬＫ２の位相よりも遅れているため、位相分割指示回路４３は、信号ＣＴＲの値を減少させるように変化させていく。具体的に、位相分割指示回路４３は、信号ＣＴＲの値を“１１１１”，“０１１１”，“００１１”，“０００１”，“００００”と順次遷移させていく。
【００９７】
信号ＣＴＲの値が“００００”であり、クロック信号ＰＣＫの位相をさらに遅らせる必要がある場合には、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ３を選択するように信号ＳＥＬ２の値を変化させる。このとき、クロック信号ＣＬＫ１はクロック信号ＣＫ２、クロック信号ＣＬＫ２はクロック信号ＣＫ３であり、クロック信号ＣＬＫ２の位相はクロック信号ＣＬＫ１の位相よりも遅れているため、位相分割指示回路４３は、信号ＣＴＲの値を増加させるように変化させる。具体的に、位相分割指示回路４３は、信号ＣＴＲの値を“００００”，“０００１”，“００１１”，“０１１１”，“１１１１”と順次遷移させればよい。
【００９８】
次に、初期状態から位相を早める制御を行う場合について説明する。まず、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ５を選択するように信号ＳＥＬ２の値を変化させる。これにより、クロック信号ＣＬＫ２がクロック信号ＣＫ１からクロック信号ＣＫ５に切り替わる。その後、位相分割指示回路４３が、信号ＣＴＲの値を“００００”，“０００１”，“００１１”，“０１１１”，“１１１１”と順次変化させることで、クロック信号ＰＣＫの位相を早めることができる。
【００９９】
信号ＣＴＲの値が“１１１１”であるときに、位相をさらに早める必要がある場合には、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ４を選択するように信号ＳＥＬ１の値を変化させる。これにより、クロック信号ＣＬＫ１がクロック信号ＣＫ０からクロック信号ＣＫ４に切り替わる。その後、位相分割指示回路４３が、信号ＣＴＲの値を、“１１１１”，“０１１１”，“００１１”，“０００１”，“００００”と順次遷移させていくことで、クロック信号ＰＣＫの位相をさらに早めることができる。
【０１００】
このように、信号ＣＴＲの値が“００００”であれば信号ＳＥＬ２の値を切り替え、“１１１１”であれば信号ＳＥＬ１の値を切り替えることで、クロック信号ＰＣＫの位相を無限に遅らせたり、早めたりすることができる。
【０１０１】
次に、動作モードがＨの場合の動作について説明する。クロック生成回路１０は周期Ｔ（＝Ｐ）、位相間隔がＴ／６のクロックＣＫ０〜ＣＫ５を出力している。なお、初期状態については、動作モードが“Ｌ”の場合と同様である。
【０１０２】
動作モードが“Ｈ”の場合、位相分割回路２７は、値が“００００”あるいは“１１１１”である信号ＣＴＲを出力する。
【０１０３】
初期状態から位相を遅らせる制御を行う場合、位相分割回路２７は、信号ＣＴＲの値を“００００”から“１１１１”に切り替える。これにより、クロック信号ＰＣＫの波形は符号５１５となる。つまり、クロック信号ＰＣＫの位相はＴ／６遅れることになる。さらに位相を遅らせる場合には、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ２を選択するように信号ＳＥＬ１の値を変化させる。その後、位相分割回路２７は、信号ＣＴＲの値を“１１１１”から“００００”に切り替える。これにより、クロック信号ＰＣＫの位相をさらにＴ／６遅らせることができる。
【０１０４】
逆に、初期状態から位相を早める制御を行う場合は、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ５を選択するように信号ＳＥＬ２の値を切り替える。その後、位相分割指示回路４３は、信号ＣＴＲの値を“００００”から“１１１１”に切り替える。位相をさらに早める場合には、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ４を選択するように信号ＳＥＬ１の値を切り替える。その後、位相分割指示回路４３は、信号ＣＴＲの値を“１１１１”から“００００”に切り替えればよい。
【０１０５】
このように、信号ＣＴＲの値が“００００”の場合には、信号ＳＥＬ２の値を切り替え、“１１１１”の場合には、信号ＳＥＬ１の値を切り替えることで、クロック信号ＰＣＫの位相を無限に遅らせたり、早めたりすることができる。
【０１０６】
以上、図７のように、位相補間回路２１および位相制御回路４０を構成しても、図３のように構成した場合と同様の効果を得ることができる。さらに、第１および第２のセレクタ２５，２６に入力されるクロック信号の本数は、図３の構成よりも減らすことができるため、第１および第２のセレクタ２５，２６の回路規模の縮小化を図ることができる。
【０１０７】
なお、図４において、位相分割回路２７による位相分解能を４として説明した。そのため、動作モードが“Ｌ”の場合には、位相制御回路４０から位相補間回路２１に対する１回の位相制御による、クロック信号ＰＣＫの位相変化量はＰ／１２（＝Ｔ／２４）である。一方、動作モードが“Ｈ”の場合には、１回の位相制御による、クロック信号ＰＣＫの位相変化量は、クロック信号ＣＫ０〜ＣＫ５の位相間隔と等しいため、Ｐ／６（＝Ｔ／６）である。このように、動作モードによって位相追従性が異なるが、これを同じにするためには、位相分割回路２７の位相分解能、あるいはクロック生成回路１０から出力されるクロック信号の本数を調整すればよい。したがって、位相分割回路２７における位相分解能およびクロック生成回路１０で生成されるクロック信号の本数は、上述したものに限られない。
【０１０８】
また、動作モードが“Ｌ”のときは、データ信号を２ビットずつ並列処理し、“Ｈ”のときは、１ビット逐次処理をする構成について説明したが、動作モードが“Ｌ”のときにデータ信号をｍ（ｍは３以上の整数）ビットずつ並列処理してもよい。また、動作モードを３段階以上に増やし、伝送レートに応じて並列処理されるデータ信号のビット数を変えることも可能である。
【０１０９】
例えば、図１の構成において、動作モードが“Ｌ”の場合に代えて、“Ｌ１”および“Ｌ２”の動作モードに切り替え可能で、動作モードが“Ｌ１”のときに２ビット並列処理、“Ｌ２”のときに３ビット並列処理されるものとする。動作モードが“Ｌ１”のときについてはすでに述べたとおりであり、オーバーサンプリングレートを“３”とすると、位相変化量がＴ／２４、すなわち、Ｐ／１２となる位相制御が行なわれる。一方、動作モードが“Ｌ２”のときに、オーバーサンプリングレートを“２”とすることによって３ビット並列処理を実現できる。この場合、位相変化量はＰ／８である。動作モードが“Ｌ１”であるときと“Ｌ２”であるときとで位相変化量を同一にするためには、動作モードが“Ｌ２”であるときの位相分解能を“４”から“６”にすればよい。
【０１１０】
位相分解能を変更可能な構成とするためには、例えば、図４において、出力バッファ２７５以外の構成要素を予め多く設けておき、動作モードに応じて、そのうちの何個を使うかを切り替えるようにすればよい。
【０１１１】
また、オーバーサンプリングレートを変えずに並列処理されるビット数を可変とすることも当然ながら可能である。例えば、動作モードが“Ｌ１”のときに２ビット並列処理、動作モードが“Ｌ２”のときに４ビット並列処理されるものとし、オーバーサンプリングレートを“３”とすると、位相補間回路およびサンプラ回路をそれぞれ１２個設ければよい。動作モードが“Ｌ２”のときには、第０〜第１１番目のすべての位相補間回路およびサンプラ回路を使用し、動作モードが“Ｌ１”のときには、第０，２，４，６，８，１０番目の位相補間回路およびサンプラ回路のみを使用する。そして、動作モードが“Ｈ”のときは、第０，４，８番目の位相補間回路およびサンプラ回路のみを使用することで、オーバーサンプリングレートを“３”としたまま並列処理されるビット数を、動作モードに応じて“１”，“２”，“４”と可変にすることができる。
【０１１２】
また、図８のように、８個の位相補間回路２１ａ〜２１ｈおよび８個のサンプラ回路３１ａ〜３１ｈを設けた場合、オーバーサンプリングレートが“２”で、動作モードが“Ｌ”のときにデータ信号を４ビットずつ並列に位相判定処理してもよい。あるいは、オーバーサンプリングレートが“４”で、データ信号を２ビットずつ並列に位相判定処理してもよい。なお、クロック生成回路１０は、クロック信号ＣＫ０〜ＣＫ７を生成して出力する。
【０１１３】
また、ｋ（ｋは４以上の整数）個の位相補間回路２１およびサンプラ回路３１を設けておき、そのうち、（オーバーサンプリングレート）×（動作モードが“Ｌ”のときに並列処理されるビット数）で表される数の位相補間回路２１およびサンプラ回路３１を、タイミングリカバリ動作に用いてもよい。
【０１１４】
なお、位相補間回路２１およびサンプラ回路３１の個数は、上述したものに限られない。例えば、図９に示すような構成で、オーバーサンプリングレートが“３”で、動作モードが“Ｌ”のときにデータ信号を２ビットずつ並列処理することができる。
【０１１５】
図９に示すタイミングリカバリ回路では、位相補間回路２１およびサンプラ回路３１がそれぞれ４個設けられている。なお、クロック生成回路１０は、クロック信号ＣＫ０〜ＣＫ３を生成して出力する。また、図９における符号ＤＡ，ＤＢ，ＤＤ，ＤＥはそれぞれ、サンプラ回路３１ａ，３１ｂ，３１ｄ，３１ｅの出力信号を示す。このタイミングリカバリ回路において、位相制御回路４０は、動作モードが“Ｌ”のときは、信号ＤＡ，ＤＢ，ＤＤと、信号ＤＤ，ＤＥ，ＤＡ’とを用いて２ビットずつ位相判定を行い、動作モードが“Ｈ”のときは、信号ＤＡ，ＤＤ，ＤＡ’を用いて１ビット単位で位相判定を行えばよい。ここで、信号ＤＡ’は、信号ＤＡよりも１サイクル遅れてサンプラ回路３１ａにラッチされた信号である。
【０１１６】
このようにタイミングリカバリ回路を構成してもよい。なお、図９のタイミングリカバリ回路では、位相補間回路２１ａ，２１ｂ，２１ｄ，２１ｅの出力であるクロック信号ＰＣＫ０，ＰＣＫ１，ＰＣＫ３，ＰＣＫ４の位相間隔は等間隔であることが望ましい。
【０１１７】
＜第２の実施形態＞
図１０は、第２の実施形態に係るタイミングリカバリ回路の構成図である。図１および図１０における共通の符号は、同一の構成要素を示す。なお、図１０に示す位相補間回路２１ａ〜２１ｆ、および位相制御回路４０の構成は、図３または図７の構成と同様である。
【０１１８】
第１の実施形態では、動作モードが“Ｌ”の場合には、サンプラ回路３１ａ，３１ｂ，３１ｃの出力と、サンプラ回路３１ｄ，３１ｅ，３１ｆの出力とに基づいて位相判定が行われ、動作モードが“Ｈ”の場合には、サンプラ回路３１ａ，３１ｃ，３１ｅの出力に基づいて位相判定が行われる。そのため、位相制御回路４０には、動作モードに応じてどのサンプラ回路の出力を位相判定処理に用いるかを切り替える機能が必要となる。
【０１１９】
しかしながら、位相制御回路４０にこの機能を実装できないなどの設計上の制約により、動作モードにかかわらず、共通のサンプラ回路の出力を用いて位相判定処理を行う必要がある場合がある。それを実現するために、本実施形態では位相変換回路５０を設けている。
【０１２０】
位相制御回路４０は、動作モードが“Ｌ”のとき、第１の実施形態と同様の動作を行う。一方、動作モードが“Ｈ”のとき、サンプラ回路３１ｄ，３１ｅ，３１ｆの出力に基づいて位相判定を行い、位相補間回路２１ｄ〜２１ｆに対して、位相がそれぞれＴ／６異なる２つのクロック信号の選択を指示する。
【０１２１】
位相変換回路５０は、動作モードが“Ｌ”のとき、位相制御回路４０から位相補間回路２１ｅ，２１ｆに対する指示をそのまま出力する。つまり、動作モードが“Ｌ”のとき、本実施形態に係るタイミングリカバリ回路は、第１の実施形態と同様の動作を行う。一方、動作モードが“Ｈ”のとき、位相補間回路２１ｅ，２１ｆが、位相制御回路４０の指示によって出力するクロック信号ＰＣＫ４，ＰＣＫ５とは位相が異なるクロック信号ＰＣＫ４，ＰＣＫ５を出力するように、位相補間回路２１ｅ，２１ｆに対して指示する。
【０１２２】
位相変換回路５０を設けていない場合、上述したように、位相制御回路４０の指示によって位相補間回路２１ａ〜２１ｆから出力されるクロック信号ＰＣＫ０〜ＰＣＫ５は、位相がそれぞれＴ／６異なっている。これに対して、位相変換回路５０は、位相補間回路２１ｅ，２１ｆに対して、位相制御回路４０の指示によって出力されるクロック信号ＰＣＫ４，ＰＣＫ５の位相を基準として、これらの位相をそれぞれＴ／６，Ｔ／３遅らせるように指示をする。つまり、位相変換回路５０は、位相補間回路２１ｄ〜２１ｆが、位相がそれぞれＴ／３異なるクロック信号ＰＣＫ３〜ＰＣＫ５を出力するように指示する。
【０１２３】
その結果、動作モードが“Ｈ”の場合には、位相補間回路２１ａ〜２１ｄは位相がそれぞれＴ／６ずれたクロック信号ＰＣＫ０〜ＰＣＫ３を出力し、位相補間回路２１ｄ〜２１ｆは位相がそれぞれＴ／３ずれたクロック信号ＰＣＫ３〜ＰＣＫ５を出力する。このため、サンプラ回路３１ｄ〜３１ｆがそれぞれクロック信号ＰＣＫ３〜ＰＣＫ５に同期してデータ信号を取り込むことで、位相制御回路４０は、１ビット分のデータ信号が３倍オーバーサンプリングされた３ビットの情報を得ることができる。そして、位相制御回路４０はこの３ビットの情報を使って位相判定処理を行うことができる。
【０１２４】
以下、位相補間回路２１を図７に示すように構成した場合における位相変換回路５０の動作について、より具体的な例を示す。上述したように、位相補間回路２１ａ〜２１ｆの第１および第２のセレクタ２５，２６には、クロック信号ＣＫ０〜ＣＫ５が一相ずつずれて入力されている。具体的に、位相補間回路２１ｄにおける、第１のセレクタ２５にはクロック信号ＣＫ３，ＣＫ５，ＣＫ１の順、第２のセレクタ２６にはクロック信号ＣＫ４，ＣＫ０，ＣＫ２の順でクロック信号が入力されている。
【０１２５】
また、位相補間回路２１ｅにおける、第１のセレクタ２５にはクロック信号ＣＫ４，ＣＫ０，ＣＫ２の順、第２のセレクタ２６にはクロック信号ＣＫ５，ＣＫ１，ＣＫ３の順でクロック信号が入力されている。
【０１２６】
位相補間回路２１ｆにおける、第１のセレクタ２５にはクロック信号ＣＫ５，ＣＫ１，ＣＫ３の順、第２のセレクタ２６にはクロック信号ＣＫ０，ＣＫ２，ＣＫ４の順でクロック信号が入力されている。
【０１２７】
ここで、図７に示す第１および第２の指示回路４１，４２の出力である信号ＳＥＬ１，ＳＥＬ２の値は、“１００”，“０１０”，“００１”のいずれかであり、これらはそれぞれ整数値“０”，“１”，“２”を表すとする。
【０１２８】
動作モードが“Ｈ”の場合、位相変換回路５０は位相補間回路２１ｅ，２１ｆに指示するための信号ＳＥＬ１’，ＳＥＬ２’、および信号ＣＴＲ’を下記のとおり生成する。なお、信号ＳＥＬ１’，ＳＥＬ２’、および信号ＣＴＲ’のフォーマットは信号ＳＥＬ１，ＳＥＬ２、および信号ＣＴＲと同じであり、括弧内のアルファベットはどの位相補間回路２１への信号かを示している。
【０１２９】
信号ＳＥＬ１’（ｅ）＝信号ＳＥＬ２（ｄ）＋１
信号ＳＥＬ２’（ｅ）＝信号ＳＥＬ１（ｄ）
信号ＣＴＲ’（ｅ）  ＝信号ＣＴＲ（ｄ）の反転信号
信号ＳＥＬ１’（ｆ）＝信号ＳＥＬ１（ｄ）＋１
信号ＳＥＬ２’（ｆ）＝信号ＳＥＬ２（ｄ）＋１
信号ＣＴＲ’（ｆ）  ＝信号ＣＴＲ（ｄ）
例えば、信号ＳＥＬ１（ｄ）の値が“１００”、信号ＳＥＬ２（ｄ）の値が“００１”、および信号ＣＴＲ（ｄ）の値が“１１１１”である場合、信号ＳＥＬ１’（ｅ）の値は“１００”、信号ＳＥＬ２’（ｅ）の値は“１００”、および信号ＣＴＲ’（ｅ）は“００００”となる。また、信号ＳＥＬ１’（ｆ）の値は“０１０”、信号ＳＥＬ２’（ｆ）の値は“１００”、および信号ＣＴＲ’（ｆ）の値は“１１１１”となる。この結果、位相補間回路２１ｄ〜２１ｆはそれぞれクロック信号ＣＫ２，ＣＫ４，ＣＫ０を選択することになり、これらがクロック信号ＰＣＫ３〜ＰＣＫ５として出力される。したがって、クロック信号ＰＣＫ３〜ＰＣＫ５の位相間隔はＴ／３となる。
【０１３０】
以上、本実施形態によると、動作モードにかかわらず、共通のサンプラ回路３１の出力に基づいて位相判定処理を行うことができる。換言すると、位相判定処理において、動作モードによって、どのサンプラ回路３１の出力を用いるかを切り替える必要がないため、位相制御回路４０の構成を簡略化することができる。
【０１３１】
ここで、並列処理されるビット数をＤとし、位相補間回路２１およびサンプラ回路３１の個数をｎとすると、ｎ／Ｄ個のサンプラ回路３１を含むサンプラ回路群はＤ組存在することになる。この場合、動作モードが“Ｈ”であるとき、Ｄ組のサンプラ回路群のうちいずれを位相判定に用いてもよい。例えば、図９に示す構成において、位相制御回路４０は、動作モードが“Ｈ”であるとき、１つのサンプラ回路群に含まれるサンプラ回路３１ａ〜３１ｃの出力に基づいて位相判定を行ってもよい。そして、位相変換回路５０は、例えば、信号ＳＥＬ１（ａ），信号ＳＥＬ２（ａ），信号ＣＴＲ（ａ）に基づいて、上述した演算式を用いて、信号ＳＥＬ１’（ｂ），信号ＳＥＬ２’（ｂ），信号ＣＴＲ’（ｂ）、および信号ＳＥＬ１’（ｃ），信号ＳＥＬ２’（ｃ），信号ＣＴＲ’（ｃ）を生成してもよい。
【０１３２】
つまり、位相変換回路５０は、動作モードが“Ｈ”であるとき、位相判定に用いられたサンプラ回路３１に対応する位相補間回路２１が、位相がそれぞれＤ×Ｔ／ｎ異なるサンプルタイミング信号を出力するように、位相制御回路４０の指示を変換してもよい。
【０１３３】
また、本実施形態において、位相補間回路２１およびサンプラ回路３１の個数は、（オーバーサンプリングレート）×（動作モードが“Ｌ”のときに並列処理されるビット数）でなくてもよい。
【０１３４】
具体的には、図１１に示すような構成としてもよい。つまり、図９の構成に位相変換回路５０を設け、位相制御回路４０が位相補間回路２１ｅに行う指示を変換してもよい。このタイミングリカバリ回路において、位相制御回路４０は、動作モードが“Ｌ”のときは、信号ＤＡ，ＤＢ，ＤＤと、信号ＤＤ，ＤＥ，ＤＡ’とを用いて２ビットずつ位相判定を行い、動作モードが“Ｈ”のときは、信号ＤＤ，ＤＥ，ＤＤ’を用いて１ビットずつ位相判定を行えばよい。ここで、信号ＤＡ’は、信号ＤＡよりも１サイクル遅れてサンプラ回路３１ａにラッチされた信号である。また、信号ＤＤ’は、信号ＤＤよりも１サイクル遅れてサンプラ回路３１ｄにラッチされた信号である。このタイミングリカバリ回路では、クロック信号ＰＣＫ０，ＰＣＫ１，ＰＣＫ３，ＰＣＫ４の位相間隔が等間隔であることが望ましい。
【０１３５】
図１０に戻り、本実施形態を、動作モードが“Ｌ”のときに、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔が等間隔でない場合として、例えば、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔のうち不感帯の間隔を狭くする場合にも適用することができる。
【０１３６】
クロック生成回路１０が１０本のクロック信号ＣＫ０〜ＣＫ９を生成し、位相補間回路２１ａ〜２１ｆが、クロック信号ＣＫ０〜ＣＫ９に基づいて、クロック信号ＰＣＫ０〜ＰＣＫ５を出力する場合について説明する。
【０１３７】
具体的に、位相補間回路２１ａ〜２１ｆには、以下のような順序で、クロック信号ＣＫ０〜ＣＫ９が入力されるものとする。
【０１３８】
位相補間回路２１ａ：｛ＣＫ０，ＣＫ１，ＣＫ２，…，ＣＫ９｝
位相補間回路２１ｂ：｛ＣＫ２，ＣＫ３，ＣＫ４，…，ＣＫ９，ＣＫ０，ＣＫ１｝
位相補間回路２１ｃ：｛ＣＫ４，ＣＫ５，ＣＫ６，…，ＣＫ９，ＣＫ０，…，ＣＫ３｝
位相補間回路２１ｄ：｛ＣＫ５，ＣＫ６，ＣＫ７，…，ＣＫ９，ＣＫ０，…，ＣＫ４｝
位相補間回路２１ｅ：｛ＣＫ７，ＣＫ８，ＣＫ９，…，ＣＫ９，ＣＫ０，…，ＣＫ６｝
位相補間回路２１ｆ：｛ＣＫ９，ＣＫ０，ＣＫ１，…，ＣＫ８｝
以上のような場合において、動作モードが“Ｌ”のとき、位相補間回路２１ａ〜２１ｆがそれぞれ、位相制御回路４０からの共通の指示を受けると、初期状態において、位相補間回路２１ａ〜２１ｆはそれぞれ、クロック信号ＣＫ０，ＣＫ２，ＣＫ４，ＣＫ５，ＣＫ７，ＣＫ９を選択的に出力する。したがって、クロック信号ＰＣＫ０〜ＰＣＫ２の位相間隔、およびクロック信号ＰＣＫ３〜ＰＣＫ５の位相間隔は２Ｐ／５となり、クロック信号ＰＣＫ２，ＰＣＫ３の位相間隔、およびクロック信号ＰＣＫ５，ＰＣＫ０の位相間隔はＰ／５となる。この位相間隔がＰ／５となる箇所が不感帯に相当する。
【０１３９】
このような構成では、動作モードが“Ｈ”の場合に、位相変換回路５０は、位相補間回路２１ｅ，２１ｆに対して、クロック信号ＰＣＫ４，ＰＣＫ５の位相間隔が、動作モードが“Ｌ”の場合におけるクロック信号ＰＣＫ４，ＰＣＫ５の位相間隔のｋ倍となるように、位相制御回路４０からの指示を変換すれば良い。ここで、ｋは動作モードが“Ｌ”の場合に並列処理されるデータ信号のビット数である。
【０１４０】
したがって、上記の例では、動作モードが“Ｌ”の場合、クロック信号ＰＣＫ３，ＰＣＫ４，ＰＣＫ５の位相間隔は、クロック信号ＣＫ５，ＣＫ７，ＣＫ９の位相間隔と同じであり、クロック生成回路１０から出力されるクロック信号の位相２つ分である。また、ｋ＝２であるので、動作モードが“Ｈ”の場合、クロック信号ＰＣＫ４，ＰＣＫ５の位相間隔が、クロック生成回路１０から出力されるクロック信号の位相４つ分、すなわちクロック信号ＣＫ９，ＣＫ３の位相間隔と等しくなるように、位相制御回路４０の指示を変換すればよい。これにより、動作モードにかかわらずデータ信号を２Ｐ／５間隔でオーバーサンプリングできる。
【０１４１】
位相変換回路５０による位相制御回路４０の指示の変換処理は単純な数値演算で行うことができるため、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔を任意に設定することは容易である。また、動作モードによって、クロック信号ＰＣＫ０〜ＰＣＫ５を、異なる位相間隔になるように制御することも容易に実現できる。
【０１４２】
＜応用例１＞
図１２は、応用例１に係る信号受信システムの構成例である。この信号受信システムは、例えばレシーバ回路であり、ＨＤＭＩなどのようにデータ信号とクロック信号とが同時に送信されるインターフェースに適用可能である。
【０１４３】
レシーバ回路は、周波数検知回路１０１と、動作モード設定回路１０２と、タイミングリカバリ回路１０３とを備えている。なお、タイミングリカバリ回路１０３は、上述したいずれかのタイミングリカバリ回路である。
【０１４４】
周波数検知回路１０１は、受信したクロック信号の周波数を検知する。動作モード設定回路１０２は、周波数の検知結果に基づいて、例えば、値が“Ｈ”または“Ｌ”である動作モード信号を生成して出力する。タイミングリカバリ回路１０３は、動作モード信号を受けて、上述した動作を行う。
【０１４５】
周波数検知回路１０１は、ある一定期間において受信したクロック信号のサイクル数を計測する方法などを用いて、周波数を検知すればよい。そして、この計測結果を用いることで、タイミングリカバリ回路１０３内のクロック生成回路１０が生成するクロック信号の周波数を容易に知ることができる。つまり、周波数検知回路１０１は、受信したクロック信号の周波数に基づいて、データ信号の伝送レートを識別することができる。したがって、動作モード設定回路１０２は、この周波数が位相分割回路（例えば図３参照）の動作レンジ内である場合には値が“Ｌ”、それ以外の場合には値が“Ｈ”となるような動作モード信号を生成すればよい。
【０１４６】
＜応用例２＞
図１３は、応用例２に係る信号受信システムの構成例である。この信号受信システムは、例えばレシーバ回路であり、データ信号とともにクロック信号が送信されないインターフェースに適用可能である。なお、図１２および図１３における共通の符号は同一の構成要素を示す。
【０１４７】
図１３に示す構成では、クロック信号が送信されないため、伝送レート識別回路１０４によって伝送レートを検出する必要がある。通常、伝送レートが可変である通信プロトコルでは、伝送レートを識別するための方法として例えば、データ信号の送信を行う前に伝送レート毎に伝送線の電位を異なる所定の電位にする方法や、一定期間、パルス幅や発生パターンが異なるトーン信号を送信し続ける方法が採用される。
【０１４８】
伝送レート識別回路１０４は、上述したような伝送レートを識別するための信号を認識する回路である。したがって、動作モード設定回路１０２は、この認識結果に基づいて、所定の動作モード信号を生成すればよい。
【０１４９】
以上のように、受信した信号から伝送レートを検出し、動作モードを設定することで広帯域に対応可能なレシーバ回路を実現できる。
【０１５０】
なお、上述した各実施形態において、各位相補間回路２１ａ〜２１ｆに動作モード信号が入力されてもよい。この場合、各位相補間回路２１ａ〜２１ｆは動作モードに応じて、上述した動作を行えばよい。例えば、各位相補間回路２１ａ〜２１ｆは、動作モード信号の値が“Ｈ”のときにセレクタのように動作する。
【産業上の利用可能性】
【０１５１】
本発明に係るタイミングリカバリ回路は、位相追従性を良好に保ちつつ、広帯域な伝送レートに対応可能であるため、特に、様々なフォーマットを持つビデオデータの通信に用いられるインターフェースとして有用である。
【符号の説明】
【０１５２】
１０                    クロック生成回路
２１ａ〜２１ｆ          位相補間回路
２５                    第１のセレクタ
２６                    第２のセレクタ
２７                    位相分割回路
３１ａ〜３１ｆ          サンプラ回路
４０                    位相制御回路
４１                    第１の指示回路
４２                    第２の指示回路
４３                    位相分割指示回路
５０                    位相変換回路
１０１                  周波数検知回路
１０２                  動作モード設定回路
１０３                  タイミングリカバリ回路
１０４                  伝送レート識別回路
【図１】
2013065208.tif 000003
【図２】
2013065208.tif 000004
【図３】
2013065208.tif 000005
【図４】
2013065208.tif 000006
【図５】
2013065208.tif 000007
【図６】
2013065208.tif 000008
【図７】
2013065208.tif 000009
【図８】
2013065208.tif 000010
【図９】
2013065208.tif 000011
【図１０】
2013065208.tif 000012
【図１１】
2013065208.tif 000013
【図１２】
2013065208.tif 000014
【図１３】
2013065208.tif 000015
【図１４】
2013065208.tif 000016
【図１５】
2013065208.tif 000017
【手続補正書】
【提出日】平成26年3月25日(2014.3.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングリカバリ回路に関し、特に、広帯域化に対応可能なタイミングリカバリ回路に関する。
【背景技術】
【０００２】
例えばネットワークに接続された機器どうしでデータ通信を行う場合、受信側の機器のクロックと送信側の機器のクロックとが同期していないことに加え、電源ノイズや温度などの動作環境の違いにより、これらクロックの周波数も同一でないことが多い。そのため、こうした機器間でデータ通信を行うためには、受信側の機器において、受信したデータを基に同期化処理を行う必要がある。この処理は一般にタイミングリカバリやクロックデータリカバリなどと呼ばれている。
【０００３】
一般的なタイミングリカバリでは、受信側でデータを受信するためのクロックを生成し、そのクロックと受信したデータとの位相差を検出し、検出した位相差に応じてクロックの位相を調整することで、データの受信に適した位相のクロックが生成される。データの伝送レートが高くなるにつれてデータとクロックとの位相差を正確に検知することが困難になる。そのため、一般的に、高速な伝送レートに対応したタイミングリカバリにおいては、１ビットのデータが、位相の異なる複数のクロックに同期して取り込まれる（これをオーバーサンプリングという）。各クロックによって取り込まれたデータの値の変化を検出することによって、データの位相に対するクロックの位相のずれを判定し、このずれに応じてクロックの位相制御を行うという手法が用いられる。
【０００４】
一般に、位相制御にはインターポレータが用いられる。インターポレータは２つの基準となるクロックの位相の間に位相を有するクロックを生成するものである。そのため、あらかじめ位相がそれぞれ異なる多数のクロックを用意しなくても、数本の基準クロックから任意の位相のクロックを生成できるという利点がある。
【０００５】
近年、データ通信の速度は高速化しているため、インターフェースには広帯域化が求められている。例えばＨＤＭＩ（登録商標）（High-Definition Multimedia Interface）のようなデジタルビデオ信号用のインターフェースは、表示デバイスの画素数や色深度によって、伝送レートが数百Ｍｂｐｓ程度から数Ｇｂｐｓの範囲を取りうるため、非常に広い範囲をカバーしなければならない。タイミングリカバリを、オーバーサンプリングを用いた位相判定とインターポレータによる位相制御とによって実現した場合、伝送レートが高速である場合には対応することができる。ところが、一般に、インターポレータには、基準クロックの周波数が低い場合に、所望の位相の出力クロックを得ることが困難であるという問題がある。
【０００６】
インターフェースの広帯域化のためには、低周波領域における正確なタイミングリカバリも保証する必要がある。特許文献１では、インターポレータの動作レンジを広げることで、広帯域に対応したタイミングリカバリを実現している。特許文献１の技術では、基準クロックのスルーレートを、パスゲートトランジスタのオン抵抗を変化させることにより制御している。具体的に、クロック周波数が高い場合はオン抵抗を小さくし、逆にクロック周波数が低い場合はオン抵抗を大きくすることでインターポレータの動作レンジを広げている。
【０００７】
しかしながら、特許文献１の技術では、近年のインターフェースに要求されるような１０〜１００倍の周波数差があるケースへの対応が困難である。
【０００８】
図１４は、従来のタイミングリカバリ回路の構成図である（例えば、特許文献２参照）。このタイミングリカバリ回路では、インターポレータ自体の動作レンジを広げるのではなく、インターポレータの出力クロックを分周することで広帯域化を図っている。
【０００９】
具体的に、ＰＬＬ８０１は、データの伝送レートに関わらず一定の周波数である多相のクロックＭｕｌｃｌｋを出力する。インターポレータ８０２は、クロックＭｕｌｃｌｋを基準クロックとして位相制御信号ｓｉｇ３で設定される位相のクロックＣｏｍｐｃｌｋを生成する。クロックＣｏｍｐｃｌｋはクロックＭｕｌｃｌｋと同じ周波数である。分周回路８０３は、データの伝送レートに適した周波数のクロックＲｃｌｋを生成する。分周回路８０３はクロックＣｏｍｐｃｌｋに同期して分周動作を行うので、クロックＣｏｍｐｃｌｋの位相を維持したままクロックＲｃｌｋの周波数を下げることができる。
【００１０】
位相判定回路８０４は、クロックＲｃｌｋとデータＤＡＴＡとの位相比較を行い位相比較結果として信号ｓｉｇ１を出力する。フィルタ８０５は、信号ｓｉｇ１を平滑化した結果を信号ｓｉｇ２として出力し、ポインタ回路８０６が、信号ｓｉｇ２に基づいて位相制御信号ｓｉｇ３の値を更新することでタイミングリカバリが実現される。
【００１１】
このタイミングリカバリ回路では、インターポレータ８０２の動作レンジを制限する必要がなく、クロックＭｕｌｃｌｋの周波数をインターポレータ８０２の動作レンジ内に設定しておけば、分周回路８０３の分周比を設定するだけで伝送レートに適した周波数のクロックを生成できるため、広い周波数レンジに対応したタイミングリカバリが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−９７３１４号公報
【特許文献２】特開２００９−２３９７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のタイミングリカバリ回路では、データの伝送レートが低いときに、タイミングリカバリにおける位相追従性が低下するおそれがある。図１５は、ＰＬＬ８０１が２相のクロックを出力し、インターポレータ８０２がこれらクロックの位相の間を４分割する場合のタイミングチャートを示す。
【００１４】
図１５において、符号９０１ａ，９０１ｂは、ＰＬＬ８０１が出力する２相のクロックＭｕｌｃｌｋの波形である。データの伝送レートがクロックＭｕｌｃｌｋの周波数の１／１０である場合、分周回路８０３はクロックＣｏｍｐｃｌｋを１０分周したクロックＲｃｌｋを出力する。インターポレータ８０２はクロック９０１ａ，９０１ｂの位相の間を４分割するため、ポインタ回路８０６がインターポレータ８０２に、クロックＣｏｍｐｃｌｋの位相を順次遅らせるような指示を出し続けると、クロックＲｃｌｋの位相は理想的には９０２ａ→９０２ｂ→９０２ｃ→９０２ｄ→９０２ｅと変化していくべきである。しかしながら、実際には、９０３ａ→９０３ｂ→９０３ｃ→９０３ｄ→９０３ｅと変化するため、位相追従性が１／１０に低下することになる。
【００１５】
特許文献２には、このように位相追従性が低下することを回避するために、クロックＲｃｌｋをさらに別の分周回路で分周し、フィルタ８０５およびポインタ回路８０６に供給されるクロックの周波数を異なるようにした構成も開示されている。例えば、フィルタ８０５に供給されるクロックの１０倍の周波数のクロックがポインタ回路８０６に供給されるとする。この場合、信号ｓｉｇ２の１回の出力に対して、位相制御信号ｓｉｇ３が１０回出力されるため、位相追従性を１０倍に高めることができる。しかし、この方法では、複数の分周回路を設ける必要があるとともに、連続的に位相を変化させる際にクロックＣｏｍｐｃｌｋにグリッジが発生しないような処理が必要となる。また、位相追従性は１０倍となるものの、位相制御信号ｓｉｇ３の各出力の間にはウェイトタイムが存在するため、理想的な位相を得るまでに要する時間が長くなってしまう。さらに、分周回路の分周比は基本的には整数分の１であるため、伝送レートがタイミングリカバリ回路で許容される最大伝送レートの整数分の１以外である場合におけるタイミングリカバリが困難となる。
【００１６】
かかる点に鑑みて、本発明は、伝送レートが低くても位相追従性を良好に保ちつつ、広帯域の伝送レートに対応可能なタイミングリカバリ回路を提供することを課題とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、受信したデータ信号のラッチタイミングを制御するタイミングリカバリ回路は、第１の動作モードと第２の動作モードとが切替可能に構成されており、第１の動作モードであるときは、周期Ｔがデータ信号の１ビット長のＤ（Ｄは２以上の整数）倍であり、第２の動作モードであるときは、周期Ｔがデータ信号の１ビット長である、それぞれ位相がＴ／ｎ（ｎはＤ以上の整数）異なるｎ本のクロック信号を生成するクロック生成回路と、ｎ本のクロック信号のうち２本のクロック信号を第１および第２のクロック信号として選択し、第１の動作モードであるときは、第１および第２のクロック信号の位相の間で位相が調整されたサンプルタイミング信号を生成して出力する一方、第２の動作モードであるときは、第１および第２のクロック信号のいずれか一方をサンプルタイミング信号として出力するＤ個以上の位相補間回路と、Ｄ個以上の位相補間回路にそれぞれ対応して設けられ、当該位相補間回路から出力されたサンプルタイミング信号に同期してデータ信号をラッチする複数のサンプラ回路と、複数のサンプラ回路の出力に基づいてサンプルタイミング信号の位相を判定し、各位相補間回路に対して、当該位相判定の結果に基づいて、第１および第２のクロック信号の選択を指示するとともに、第１の動作モードであるときは、サンプルタイミング信号の位相調整を指示し、第２の動作モードであるときは、第１および第２のクロック信号のいずれか一方の選択を指示する位相制御回路とを備えている。
【００１８】
これによると、タイミングリカバリ回路を、データ信号の伝送レートに応じて、異なる動作モードで動作させることができる。例えば、伝送レートが高い場合に第１の動作モードで動作させ、低い場合に第２の動作モードで動作させることができる。
【００１９】
第１の動作モードでは、位相補間回路は、データ信号の１ビット長よりも周期が長く、位相がそれぞれＴ／ｎ異なる複数のクロック信号のうち第１および第２のクロック信号を選択し、これらクロック信号を基準としてサンプルタイミング信号の位相の調整を行う。位相制御回路は、サンプラ回路によるデータ信号のラッチ結果に基づいてサンプルタイミング信号の位相を判定し、この位相判定結果に基づいて、第１および第２のクロック信号の選択、およびサンプルタイミング信号の位相の調整を、各位相判定回路に指示する。
【００２０】
したがって、伝送レートが高い場合におけるタイミングリカバリ動作では、第１および第２のクロック信号の位相の間で、サンプルタイミング信号の位相調整が可能となる。
【００２１】
一方、第２の動作モードでは、位相補間回路は、データ信号の１ビットの周期を有し、位相がそれぞれＴ／ｎ異なる複数のクロック信号のうち第１および第２のクロック信号を選択し、第１および第２のクロック信号のいずれかをサンプルタイミング信号として出力する。位相制御回路は、各位相補間回路に対して、位相判定の結果に基づいて第１および第２のクロック信号の選択、およびこれらのいずれか一方の選択を指示する。
【００２２】
したがって、伝送レートが低い場合におけるタイミングリカバリ動作では、サンプルタイミング信号の位相の変化幅は少なくともＴ／ｎとなるため、位相追従性を高く保つことができる。
【００２３】
これにより、伝送レートが低くても位相追従性を良好に保ちつつ、広帯域の伝送レートに対応可能なタイミングリカバリ動作を実現できる。
【００２４】
また、伝送レートが低い場合、位相制御回路から位相補間回路に対する１回の指示で、サンプルタイミング信号の位相が少なくともＴ／ｎ変化するため、所望の位相のサンプルタイミング信号を得るのに要する時間が短くて済む。
【００２５】
さらに、分周回路が不要であるため、タイミングリカバリ回路の回路面積の増大を招くことがないとともに、タイミングリカバリ回路で扱うことができる伝送レートが分周比に制限されることがない。
【００２６】
また、上記タイミングリカバリ回路は、Ｄ個以上の位相補間回路として第１〜第ｎ（ただしｎはＤの整数倍）の位相補間回路と、複数のサンプラ回路として第１〜第ｎのサンプラ回路と、第１の動作モードであるときは、位相制御回路の指示をそのまま中継し、第２の動作モードであるときは、位相制御回路の指示を変換する位相変換回路とを備え、位相制御回路は、第１の動作モードであるときは、ｎ／Ｄ個のサンプラ回路を含むＤ組のサンプラ回路群について、当該各サンプラ回路群に含まれるサンプラ回路の出力を用いて位相判定をＤビットずつ並列に行い、当該位相判定の結果に基づいて、第１〜第ｎの位相補間回路に対して、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示し、第２の動作モードであるときは、Ｄ組のサンプラ回路群のいずれかのサンプラ回路群に含まれるｎ／Ｄ個のサンプラ回路の出力を用いて位相判定を１ビット単位で行い、当該位相判定の結果に基づいて、当該位相判定に係るｎ／Ｄ個のサンプラ回路に対応するｎ／Ｄ個の位相補間回路に対して、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示するとともに、位相がそれぞれＴ／ｎ異なるサンプルタイミング信号を出力するように指示し、位相変換回路は、第２の動作モードであるときは、位相制御回路が指示するｎ／Ｄ個の位相補間回路が、位相がそれぞれＤ×Ｔ／ｎ異なるサンプルタイミング信号を出力するように、当該ｎ／Ｄ個の位相補間回路のうち（ｎ／Ｄ−１）個の位相補間回路に対する位相制御回路の指示を変換する。
【００２７】
また、上記タイミングリカバリ回路は、Ｄ個以上の位相補間回路として第１〜第ｍ（ｍはＤ以上の整数）の位相補間回路と、複数のサンプラ回路として第１〜第ｍのサンプラ回路と、第１の動作モードであるときは、位相制御回路の指示をそのまま中継し、第２の動作モードであるときは、位相制御回路の指示を変換する位相変換回路とを備え、位相制御回路は、第１の動作モードであるときは、第１〜第ｍのサンプラ回路の出力に基づいて位相判定を行い、当該位相判定の結果に基づいて、第１〜第ｍの位相補間回路に対して、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示し、第２の動作モードであるときは、第（ｍ−２）〜第ｍのサンプラ回路の出力に基づいて位相判定を行い、当該位相判定の結果に基づいて、第（ｍ−２）〜第ｍの位相補間回路に対して、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示するとともに、第１および第２のクロック信号として位相がＴ／ｎ異なる２本のクロック信号の選択を指示するとともに、位相がそれぞれＴ／ｎ異なるサンプルタイミング信号を出力するように指示し、位相変換回路は、第２の動作モードであるときは、第（ｍ−２）〜第ｍの位相補間回路が、位相がそれぞれＴ／ｎの整数倍異なるサンプルタイミング信号を出力するように、第（ｍ−１）および第ｍの位相補間回路に対する位相制御回路の指示を変換する。
【００２８】
これらによると、第１および第２の動作モードにおいて、共通のサンプラ回路の出力を用いた位相判定が可能となる。
【発明の効果】
【００２９】
本発明によると、伝送レートが低くても位相追従性を良好に保ちつつ、広帯域の伝送レートに対応可能なタイミングリカバリ回路を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、第１の実施形態に係るタイミングリカバリ回路の構成図である。
【図２】図２は、データ信号とクロック信号との関係を示すタイミングチャートである。
【図３】図３は、図１の位相補間回路および位相制御回路の構成例を示す図である。
【図４】図４は、図３の位相分割回路の構成例を示す回路図である。
【図５】図５は、図４の出力バッファの入力信号および出力信号の波形である。
【図６】図６は、比較例に係る出力バッファの入力信号および出力信号の波形である。
【図７】図７は、変形例に係る位相補間回路および位相制御回路の構成例を示す図である。
【図８】図８は、第１の実施形態に係るタイミングリカバリ回路の別の構成図である。
【図９】図９は、第１の実施形態に係るタイミングリカバリ回路のさらに別の構成図である。
【図１０】図１０は、第２の実施形態に係るタイミングリカバリ回路の構成図である。
【図１１】図１１は、第２の実施形態に係るタイミングリカバリ回路の別の構成図である。
【図１２】図１２は、応用例１に係る信号受信システムの構成図である。
【図１３】図１３は、応用例２に係る信号受信システムの構成図である。
【図１４】図１４は、従来のタイミングリカバリ回路の構成図である。
【図１５】図１５は、従来のタイミングリカバリ回路における位相分割動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３１】
以下で説明する各実施形態に係るタイミングリカバリ回路において、便宜上、特に明記しない限り、データ信号の１ビット長をＰ、オーバーサンプリングレートを“３”とする。また、データ信号の伝送レートが高い場合は、データ信号を２ビットずつ並列に位相判定処理し、伝送レートが低い場合は、データ信号を１ビット毎に位相判定処理することとする。
【００３２】
＜第１の実施形態＞
図１は、第１の実施形態に係るタイミングリカバリ回路の構成図である。タイミングリカバリ回路は、クロック生成回路１０と、位相補間回路群２０と、サンプラ回路群３０と、位相制御回路４０とを備えている。このタイミングリカバリ回路は、動作モード信号に応じて動作が切り替え可能に構成されている。
【００３３】
クロック生成回路１０は、受信したクロック信号を逓倍し、位相がそれぞれ異なる複数のクロック信号ＣＫ０〜ＣＫ５を生成する。クロック信号の逓倍数は、動作モード信号の値によって決まる。動作モード信号は、例えば“Ｌ”または“Ｈ”の値をとる。
【００３４】
動作モード信号の値が、第１の動作モードを示す“Ｌ”（以下、動作モードが“Ｌ”と表記する。）の場合、データ信号の伝送レートは例えば３Ｇｂｐｓ以上であり、伝送レートが高いことを表す。データ信号の１ビット長はＰであるため、クロック信号ＣＫ０〜ＣＫ５の周期をＴとすると、動作モードが“Ｌ”のとき、周期Ｔ＝（Ｐ×並列処理されるデータ信号のビット数）＝２Ｐである。ここで、並列処理されるデータ信号のビット数とは、後述する位相判定処理に係るビット数である。また、クロック信号ＣＫ０〜ＣＫ５のそれぞれの位相間隔は、Ｐ／（オーバーサンプリングレート）で表される。クロック生成回路１０で生成されるクロック信号の本数は、（並列処理されるデータ信号のビット数）×（オーバーサンプリングレート）で表される。したがって、クロック生成回路１０は、動作モードが“Ｌ”のとき、周波数が１／Ｔ、位相がそれぞれＴ／６異なる６本のクロック信号ＣＫ０〜ＣＫ５を出力する。なお、クロック生成回路１０は、６本以上のクロック信号を出力してもよい。
【００３５】
一方、動作モード信号の値が、第２の動作モードを示す“Ｈ”（以下、動作モードが“Ｈ”と表記する。）の場合、伝送レートは動作モードが“Ｌ”のときよりも低いことを表す。この場合、クロック生成回路１０は、周期ＴがＰと等しいクロック信号ＣＫ０〜ＣＫ５を生成する。クロック信号ＣＫ０〜ＣＫ５の周波数はそれぞれ１／Ｔである。また、クロック信号ＣＫ０〜ＣＫ５のそれぞれの位相間隔はＴ／（（オーバーサンプリングレート）×（動作モードが“Ｌ”のときに並列処理されるデータ信号のビット数））で表される。クロック生成回路１０で生成されるクロック信号の本数は、（動作モードが“Ｌ”のときに並列処理されるデータ信号のビット数）×（オーバーサンプリングレート）で表される。したがって、クロック生成回路１０は、動作モードが“Ｈ”のとき、周波数が１／Ｔ、位相がそれぞれＴ／６異なる６本のクロックＣＫ０〜ＣＫ５を出力する。
【００３６】
以上のようにして出力される６本のクロック信号ＣＫ０〜ＣＫ５について、位相が早いものから順に、ＣＫ０，ＣＫ１，ＣＫ２，…，ＣＫ５とする。
【００３７】
位相補間回路群２０は、例えば６個の位相補間回路２１ａ〜２１ｆで構成されている。各位相補間回路２１ａ〜２１ｆはそれぞれ、クロック信号ＣＫ０〜ＣＫ５に基づいて、サンプルタイミング信号としてのクロック信号ＰＣＫ０〜ＰＣＫ５を生成して出力する。位相補間回路２１ａ〜２１ｆはそれぞれ同様の構成であるため、位相補間回路２１ａの構成について説明する。
【００３８】
位相補間回路２１ａは、クロック信号ＣＫ０〜ＣＫ５のうち２本のクロック信号を基準クロックとして選択する。そして、動作モードが“Ｌ”のときは、基準クロックの位相の間で、位相が調整されたクロック信号ＰＣＫ０を生成する。一方、動作モードが“Ｈ”のときは、基準クロックのいずれか一方をクロック信号ＰＣＫ０として出力する。つまり、この場合セレクタのように動作する。クロック信号ＰＣＫ１〜ＰＣＫ５はそれぞれ、位相補間回路２１ｂ〜２１ｆから出力される。
【００３９】
クロック信号ＰＣＫ０〜ＰＣＫ５の周波数および位相間隔は、クロック信号ＣＫ０〜ＣＫ５の周波数および位相間隔と同じである。また、クロック信号ＰＣＫ０〜ＰＣＫ５のうち、クロック信号ＰＣＫ０の位相が最も早く、クロック信号ＰＣＫ５の位相が最も遅い。
【００４０】
サンプラ回路群３０は、位相補間回路２１ａ〜２１ｆにそれぞれ対応する、６個のサンプラ回路３１ａ〜３１ｆ（以下、適宜、サンプラ回路３１と略記する。）で構成されている。サンプラ回路３１ａ〜３１ｆはそれぞれ、クロック信号ＰＣＫ０〜ＰＣＫ５に同期してデータ信号をラッチする。
【００４１】
位相制御回路４０は、動作モード信号およびサンプラ回路３１ａ〜３１ｆの出力を受けて、クロック信号ＰＣＫ０〜ＰＣＫ５の位相判定を行う。位相制御回路４０は、動作モードが“Ｌ”の場合、サンプラ回路３１ａ，３１ｂ，３１ｃの出力とサンプラ回路３１ｄ，３１ｅ，３１ｆの出力とに基づいて、２ビット分のデータ信号の位相判定を並列に行う。一方、動作モードが“Ｈ”の場合、サンプラ回路３１ａ，３１ｃ，３１ｅの出力に基づいて、１ビット分のデータ信号の位相判定を行う。
【００４２】
例えば、受信した３つのサンプラ回路の出力値をそれぞれ比較し、どのサンプラ回路の出力とどのサンプラ回路の出力との間で、出力値が変化しているかを検出することで、位相判定を行えばよい。位相制御回路４０は、位相判定の結果に基づいて、位相補間回路２１ａ〜２１ｆが選択すべき２本のクロック信号を特定する。そして、位相補間回路２１ａ〜２１ｆに対して、特定した２本のクロック信号を指示するとともに、動作モードが“Ｌ”のとき、クロック信号ＰＣＫ０〜ＰＣＫ５の位相調整を指示する。これにより、クロック信号ＰＣＫ０〜ＰＣＫ５の位相が制御される。
【００４３】
図２は、データ信号とクロック信号ＣＫ０〜ＣＫ５との関係を示すタイミングチャートである。動作モードが“Ｌ”のとき、図２（Ａ）に示すように、データ信号は２ビット単位でラッチされ、２ビットずつ並列に位相判定処理される。図２（Ａ）に示す実線は、クロック信号ＣＫ０〜ＣＫ５を示し、各実線の間のいずれか１本の破線が、位相調整されたクロック信号ＰＣＫ０〜ＰＣＫ５を示す。一方、動作モードが“Ｈ”のとき、図２（Ｂ）に示すように、データ信号は１ビット単位でラッチされ、１ビットずつ位相判定処理される。図２（Ｂ）に示す実線および破線は、クロック信号ＣＫ０〜ＣＫ５を示し、それぞれクロック信号ＰＣＫ０〜ＰＣＫ５に相当する。
【００４４】
図３は、図１に示す位相制御回路および位相補間回路の構成図である。位相補間回路２１ａ〜２１ｆは同様の構成であるため、以下、位相補間回路２１として説明する。
【００４５】
位相補間回路２１は、クロック信号ＣＫ０〜ＣＫ５が入力される第１および第２のセレクタ２５，２６と、位相分割回路２７とを備えている。位相制御回路４０は、第１および第２の指示回路４１，４２と、位相分割指示回路４３とを備えている。
【００４６】
第１のセレクタ２５は、第１の指示回路４１の出力に従って、クロック信号ＣＫ０〜ＣＫ５のうちいずれか１本のクロック信号を選択する。選択されたクロック信号は、第１のクロック信号ＣＬＫ１として位相分割回路２７に出力される。
【００４７】
第２のセレクタ２６は、第２の指示回路４２の出力に従って、クロック信号ＣＫ０〜ＣＫ５のうちいずれか１つのクロック信号を選択する。選択されたクロック信号は、第２のクロック信号ＣＬＫ２として位相分割回路２７に出力される。
【００４８】
位相分割回路２７は、２本の基準クロックとしてクロック信号ＣＬＫ１，ＣＬＫ２を受けて、位相分割指示回路４３の出力に応じた動作を行い、クロック信号ＰＣＫを生成して出力する。具体的に、動作モードが“Ｌ”の場合は、クロック信号ＣＬＫ１，ＣＬＫ２の位相の間で位相調整されたクロック信号ＰＣＫを生成して出力し、動作モードが“Ｈ”の場合は、クロック信号ＣＬＫ１，ＣＬＫ２のいずれかをクロック信号ＰＣＫとして出力する。なお、クロック信号ＰＣＫは、クロック信号ＰＣＫ０〜ＰＣＫ５のいずれか１つを示す。
【００４９】
第１の指示回路４１は、例えば、サンプラ回路３１ａ〜３１ｆの出力を受けて、上述した位相判定を行い、この位相判定の結果に基づいて、第１のセレクタ２５が選択すべきクロック信号を特定する。そして、特定したクロック信号を、信号ＳＥＬ１によって第１のセレクタ２５に指示する。信号ＳＥＬ１が例えば“１０００００”というフォーマットであるとすると、第１のセレクタ２５は、クロック信号ＣＫ０をクロック信号ＣＬＫ１として選択的に出力する。
【００５０】
第２の指示回路４２は、第１の指示回路４１の出力に従って、第２のセレクタ２６が選択すべきクロック信号として、第１のセレクタ２５が選択するクロック信号と位相がＴ／６異なるクロック信号を特定する。そして、特定したクロック信号を、信号ＳＥＬ２によって第２のセレクタ２６に指示する。なお、第２の指示回路４２は、サンプラ回路３１の出力を受けて位相判定を行ってもよい。そして、位相判定の結果に基づいた信号ＳＥＬ２を第２のセレクタ２６に出力してもよい。信号ＳＥＬ２が例えば“０１００００”というフォーマットであるとすると、第２のセレクタ２６は、クロック信号ＣＫ１をクロック信号ＣＬＫ２として選択的に出力する。
【００５１】
位相分割指示回路４３は、動作モード信号とサンプラ回路３１の出力とを受けて、上述した位相判定を行い、位相判定の結果に基づいて、位相分割回路２７に対して、信号ＣＴＲによって、動作モードが“Ｌ”のときは位相調整を指示する一方、動作モードが“Ｈ”のときはクロック信号ＣＬＫ１，ＣＬＫ２のいずれかの固定的な選択を指示する。
【００５２】
なお、各位相補間回路２１ａ〜２１ｆにおける第１および第２のセレクタ２５，２６に対するクロック信号ＣＫ０〜ＣＫ５の入力順は、信号ＳＥＬ１，ＳＥＬ２のフォーマットとの関係によって任意に決定すればよい。位相補間回路２１ａを図３のように構成した場合、位相補間回路２１ｂ〜２１ｆにおける第１および第２のセレクタ２５，２６へのクロック信号ＣＫ０〜ＣＫ５の入力順を、図３の構成から１つずつずらすことが好ましい。具体的に、位相補間回路２１ｂの第１および第２のセレクタ２５，２６への入力順を、クロック信号ＣＫ１，ＣＫ２，ＣＫ５，…，ＣＫ０とし、位相補間回路２１ｃの第１および第２のセレクタ２５，２６への入力順を、クロック信号ＣＫ２，ＣＫ３，…ＣＫ５，ＣＫ０，ＣＫ１とする。位相補間回路２１ｄ〜２１ｆについても同様に１つずつずらせばよい。これにより、同じ値の信号ＳＥＬ１，ＳＥＬ２を各位相補間回路２１ａ〜２１ｆで共通して用いることができる。また、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔が等間隔となるため、サンプラ回路３１においてデータ信号を正確にラッチすることができる。結果として、位相制御回路４０による位相制御の精度が高まる。
【００５３】
図４は、位相分割回路の構成例を示す回路図である。位相分割回路２７は、信号ＣＴＲの値に応じた比率で、クロック信号ＣＬＫ１，ＣＬＫ２をブレンドして出力する。具体的に、位相分割回路２７は、８個の入力バッファ２７１と、４個のインバータ２７２と、４個のスイッチ２７３，２７４と、１個の出力バッファ２７５とで構成される。なお、図４に示す位相分割回路２７は、位相分解能を“４”とした場合の構成例である。
【００５４】
入力バッファ２７１は、入力されたクロック信号ＣＬＫ１，ＣＬＫ２が論理遷移する時間を延ばして出力する。
【００５５】
インバータ２７２は、例えば４ビットのサーモメータコードである信号ＣＴＲの対応するビットを反転してスイッチ２７３に出力する。
【００５６】
スイッチ２７３は、インバータ２７２の出力が“１”のときオンして、入力バッファ２７１からの入力をそのまま出力し、“０”のときオフして、入力バッファ２７１からの入力を遮断する。
【００５７】
スイッチ２７４は、信号ＣＴＲの対応するビットが“１”のときオンして、入力バッファ２７１からの入力をそのまま出力し、“０”のときオフして、入力バッファ２７１からの入力を遮断する。出力バッファ２７５はスイッチ２７３の出力および２７４の出力の和を出力する。
【００５８】
このように、位相分解能を“４”とする位相分割回路２７によって、図２（Ａ）の破線で示すクロック信号ＰＣＫが生成される。
【００５９】
次に、本実施形態に係るタイミングリカバリ回路による位相制御動作について、図３〜図５を参照して説明する。図５は、動作モードが“Ｌ”の場合における出力バッファの入力信号（Ａ）および出力信号（Ｂ）を示す波形図である。
【００６０】
初期状態として、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ０を選択するような値の信号ＳＥＬ１を出力しており、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ１を選択するような値の信号ＳＥＬ２を出力しているとする。
【００６１】
これにより、第１のセレクタ２５はクロック信号ＣＫ０をクロック信号ＣＬＫ１として出力し、第２のセレクタ２６はクロック信号ＣＫ１をクロック信号ＣＬＫ２として出力している。クロック信号ＣＬＫ１，ＣＬＫ２はそれぞれ、基準クロックである、図５の符号５０１，５０５に相当する。図５において、符号５０１，５０２，…，５０５で示す入力信号と、符号５１１，５１２，…，５１５で示す出力信号とがそれぞれ対応している。
【００６２】
また、初期状態において、位相分割指示回路４３は、初期値が例えば“００００”である信号ＣＴＲを出力しているとする。その結果、スイッチ２７３はすべてオン、スイッチ２７４はすべてオフするため、出力バッファ２７５の出力、すなわちクロック信号ＰＣＫは符号５１１で示す波形となる。
【００６３】
まず、動作モードが“Ｌ”であり、初期状態から位相を遅らせる制御を行う場合について説明する。この場合、クロック生成回路１０は周期Ｔ（＝２Ｐ）、位相間隔がＴ／６であるクロック信号ＣＫ０〜ＣＫ５を出力している。
【００６４】
位相分割指示回路４３は、サンプラ回路３１の出力に基づいて位相判定を行なった結果、クロック信号ＰＣＫの位相を遅らせる必要があると判断した場合には、信号ＣＴＲの値を“０００１”とする。これによって、スイッチ２７３のうち１つがオフし、スイッチ２７４のうち１つがオンする。つまり、クロック信号ＣＬＫ１，ＣＬＫ２が３：１の比率でブレンドされることになるため、出力バッファ２７５の入力信号は符号５０２で示す波形となり、出力信号は符号５１２で示す波形となる。つまり、初期状態から位相がＴ／２４遅れたクロック信号ＰＣＫが生成されることになる。
【００６５】
なお、図５に示す符号５０３および符号５１３は、信号ＣＴＲのビットのうち２ビットが“１”のときの波形であり、符号５０４および符号５１４は、信号ＣＴＲのビットのうち３ビットが“１”のときの波形である。そして、符号５０５および符号５１５は、信号ＣＴＲの４ビットが“１”のときの波形である。
【００６６】
位相分割指示回路４３は、クロック信号ＰＣＫの位相をさらに遅らせる必要があると判断すると、信号ＣＴＲの値を順次“００１１”，“０１１１”と変化させる。これにより、クロック信号ＰＣＫの波形は図５の符号５１３，５１４と遷移する。クロック信号ＰＣＫが符号５１４で示す波形であり、ここから位相をさらに遅らせる制御をかける場合、位相分割指示回路４３は信号ＣＴＲの値を“００００”に戻す。そして、第１および第２の指示回路４１，４２は信号ＳＥＬ１，ＳＥＬ２の値を変化させ、第１および第２のセレクタ２５，２６に対して、位相が遅れているクロック信号の選択を指示する。具体的に、第１の指示回路４１は第１のセレクタ２５がクロック信号ＣＫ１を選択するように信号ＳＥＬ１の値を変化させ、第２の指示回路４２は第２のセレクタ２６がクロック信号ＣＫ２を選択するように信号ＳＥＬ２の値を変化させる。これにより、クロック信号ＣＬＫ１はクロック信号ＣＫ１、クロック信号ＣＬＫ２はクロック信号ＣＫ２となる。
【００６７】
その結果、クロック信号ＰＣＫは図５の符号５１１で示す波形となるが、基準クロックである符号５０１，５０５で示す波形の位相はそれぞれ、初期状態からＴ／６遅れている。したがって、符号５１１で示す波形、つまりクロック信号ＰＣＫの位相は、信号ＣＴＲの値が“００００”に戻る直前の状態よりもＴ／２４遅れていることになる。
【００６８】
このように、信号ＣＴＲの値が上限値である“０１１１”を越える場合には、基準クロックを、位相がより遅いクロック信号に切り替えることで、クロック信号ＰＣＫの位相を無限に遅らせることができる。
【００６９】
ここで、信号ＣＴＲの値、および信号ＳＥＬ１，ＳＥＬ２の値を同時に変化させる場合、これら信号の遅延等によってクロック信号ＰＣＫにグリッジが発生するおそれがある。これを避けるために、まず、信号ＣＴＲの値を“０１１１”から“１１１１”に変更し、次に、信号ＳＥＬ１の値を、クロック信号ＣＫ０の選択からクロック信号ＣＫ１の選択を表す値に切り替える。その後、信号ＣＴＲの値を“１１１１”から“００００”に変更し、最後に、信号ＳＥＬ２の値を、クロック信号ＣＫ１の選択からクロック信号ＣＫ２の選択を表す値に切り替えればよい。
【００７０】
次に、初期状態から位相を早める制御を行う場合について説明する。まず、位相分割指示回路４３は信号ＣＴＲの値を“００００”から“０１１１”に変更し、それと同時に、第１および第２の指示回路４１，４２は信号ＳＥＬ１，ＳＥＬ２の値を変化させ、第１および第２のセレクタ２５，２６に対して、位相が進んでいるクロック信号の選択を指示する。具体的に、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ５を選択するように信号ＳＥＬ１の値を変化させ、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ０を選択するように信号ＳＥＬ２の値を変化させる。これによって、クロック信号ＰＣＫの位相は符号５１１で示す波形の位相よりもＴ／２４早まることになる。位相をさらに早めていく場合は信号ＣＴＲの値を順次“００１１”，“０００１”，“００００”と変化させていく。信号ＣＴＲの値が下限値である“００００”を下回る場合には、基準クロックを、位相がより早いクロック信号に切り替えることでクロック信号ＰＣＫの位相を無限に早めることが可能となる。
【００７１】
位相を遅らせる場合と同様、信号ＣＴＲの値と、信号ＳＥＬ１，ＳＥＬ２の値とを同時に切り替えることで、クロック信号ＰＣＫにグリッジが発生する可能性があるが、これを避けるためには、まず、信号ＳＥＬ２の値を、クロック信号ＣＫ０の選択を表す値に切り替える。次に、信号ＣＴＲの値を“００００”から“０１１１”に変更し、その後に、信号ＳＥＬ１の値を、クロック信号ＣＫ５の選択を表す値に切り替えればよい。
【００７２】
以上のように、位相補間回路２１は、位相判定の結果に応じて、クロック信号ＰＣＫの位相をＴ／２４ずつ前後にずらしていくことが可能となる。
【００７３】
次に、動作モードが“Ｈ”の場合について説明する。クロック生成回路１０は周期Ｔ（＝Ｐ）、位相間隔がＴ／６であるクロック信号ＣＫ０〜ＣＫ５を出力している。なお、動作モードが“Ｈ”である場合の初期状態は、動作モードが“Ｌ”である場合と同じであるとする。
【００７４】
動作モードが“Ｈ”の場合、位相分割指示回路４３は信号ＣＴＲの値を例えば“００００”に固定して出力する。第１の指示回路４１は、位相判定の結果、クロック信号ＰＣＫの位相を遅らせる必要があると判断した場合には、信号ＳＥＬ１の値を切り替えて、第１のセレクタ２５に対してクロック信号ＣＫ１の選択を指示する。クロック信号ＰＣＫの位相をさらに遅らせる場合には、信号ＳＥＬ１の値を順次切り替えて、第１のセレクタ２５に対して、順次クロック信号ＣＫ２，ＣＫ３，…の選択を指示する。これにより、クロック信号ＰＣＫの位相を、Ｔ／６ずつ遅らせることができる。
【００７５】
一方、クロック信号ＰＣＫの位相を早める必要がある場合には、第１の指示回路４１は、第１のセレクタに対してクロック信号ＣＫ５の選択を指示する。クロック信号ＰＣＫの位相をさらに遅らせる場合には、第１のセレクタに対して、順次クロック信号ＣＫ４，ＣＫ３の選択を指示する。これにより、クロック信号ＰＣＫの位相を、Ｔ／６ずつ早めることができる。
【００７６】
以上のように、動作モードが“Ｈ”である場合は、信号ＣＴＲの値を“００００”に固定しているため、図４のスイッチ２７４はすべてオフ状態となる。つまり、第２の指示回路４２は、第２のセレクタ２６を制御する必要がなく、クロック信号ＣＬＫ２によるクロック信号ＰＣＫへの影響を無視することができる。
【００７７】
なお、第２の指示回路４２が位相判定を行い、この位相判定の結果に基づいて、第２のセレクタ２６に対して、クロック信号ＣＫ０〜ＣＫ５の選択指示を行ってもよい。この場合、位相分割指示回路４３は、値が“１１１１”である信号ＣＴＲを固定的に出力すればよい。これにより、第１の指示回路４１による第１のセレクタ２５の制御は必要ない。
【００７８】
以上、本実施形態によれば、クロック信号ＣＫ０〜ＣＫ５の周波数が位相分割回路２７の動作レンジ内である場合には、タイミングリカバリ回路を、動作モードを“Ｌ”として動作させ、それ以外の場合には、動作モードを“Ｈ”として動作させることで、位相分割回路２７の動作レンジにかかわらず、タイミングリカバリ動作を実現できる。また、伝送レートが低い場合において、位相制御回路４０から位相補間回路２１に対する１回の位相制御によって、クロック信号ＰＣＫの位相が変化する幅はＴ／６であるため、位相追従性を高く保つことができる。
【００７９】
ここで、比較例として、伝送レートが低いときに、動作モードを“Ｌ”として位相制御を行った場合の動作について説明する。この場合、２ビットのデータ信号を並列に位相判定処理することになるため、クロック信号ＣＫ０〜ＣＫ５の周波数は、１／Ｔ（＝２Ｐ）となる。
【００８０】
図６は、伝送レートが低い場合における出力バッファの入出力信号の波形図である。図６（Ａ），（Ｂ）はそれぞれ、入力信号および出力信号の波形を示す。
【００８１】
基準クロックである、クロック信号ＣＬＫ１（符号６０１）およびクロック信号ＣＬＫ２（符号６０５）の周波数が低い場合、図６に示すように、符号６０１，６０５で示すクロック信号は、互いの位相差に対して十分短い時間で立ち上がってしまう。
【００８２】
図４において、信号ＣＴＲのビットのうち、１ビットだけが“１”であるとすると、クロック信号ＣＬＫ１，ＣＬＫ２は、３：１の比率でブレンドされる。これにより、出力バッファ２７５の入力信号は、図６の符号６０２で示す波形となり、出力信号は符号６１２で示す波形となる。クロック信号ＣＬＫ１，ＣＬＫ２のブレンドの割合によって、出力バッファ２７５の入力信号および出力信号の波形は、符号６０１〜６０５および符号６１１〜６１５のように変化する。
【００８３】
これは、クロック信号ＣＬＫ１がＨレベルになると、クロック信号ＣＬＫ１，ＣＬＫ２のブレンドの効果は振幅方向においてのみ有効となるため、ブレンド後の入力信号（例えば符号６０２で示す波形）が出力バッファ２７５の閾値電圧Ｖｔに達するタイミングが、想定よりもクロック信号ＣＬＫ１の位相に近くなってしまうからである。
【００８４】
このように、クロック信号ＣＬＫ１，ＣＬＫ２の周波数が低いと、これらの信号をブレンドした効果は時間軸方向に現れないため、出力バッファ２７５の出力であるクロック信号ＰＣＫの位相間隔が不均一になってしまう。
【００８５】
これに対して、本実施形態では、伝送レートが低い場合、つまり動作モードが“Ｈ”の場合、上述したように、データ信号を１ビット単位で位相判定処理するとともに、基準クロックをブレンドしないようにしている。そのため、クロック信号ＰＣＫの位相の変化幅が均等になる。
【００８６】
−変形例−
図７は、図３に示す位相制御回路および位相補間回路の変形例に係る構成図である。図３および図７における共通の符号は同一の構成要素を示す。
【００８７】
第１のセレクタ２５には、６本のクロック信号ＣＫ０〜ＣＫ５のうち、位相がそれぞれＴ／３異なるクロック信号ＣＫ０，ＣＫ２，ＣＫ４が入力される。第１のセレクタ２５は、第１の指示回路４１の出力に従って、クロック信号ＣＫ０，ＣＫ２，ＣＫ４のうちいずれか１本のクロック信号をクロック信号ＣＬＫ１として選択的に出力する。
【００８８】
第２のセレクタ２６には、６本のクロック信号ＣＫ０〜ＣＫ５のうち、第１のセレクタ２５に入力されるクロック信号と位相がＴ／６異なるクロック信号ＣＫ１，ＣＫ３，ＣＫ５が入力される。第２のセレクタ２６は、第２の指示回路４２の出力に従って、クロック信号ＣＫ１，ＣＫ３，ＣＫ５のうちいずれか１本のクロック信号をクロック信号ＣＬＫ２として選択的に出力する。
【００８９】
第２の指示回路４２は、サンプラ回路３１の出力を受けて位相判定を行い、位相判定の結果に基づいて、第２のセレクタ２６が選択すべきクロック信号として、第１のセレクタ２５が選択するクロック信号と位相がＴ／６異なるクロック信号を特定する。そして、特定したクロック信号を、信号ＳＥＬ２によって第２のセレクタ２６に指示する。
【００９０】
なお、位相補間回路２１ａを図７のように構成した場合、位相補間回路２１ｂ〜２１ｆにおける第１および第２のセレクタ２５，２６へのクロック信号ＣＫ０〜ＣＫ５の入力順を、図７の構成から１つずつずらすことが好ましい。具体的に、位相補間回路２１ｂの第１のセレクタ２５への入力順を、クロック信号ＣＫ１，ＣＫ３，ＣＫ５とし、第２のセレクタ２６への入力順を、クロック信号ＣＫ２，ＣＫ４，ＣＫ０とする。また、位相補間回路２１ｃの第１のセレクタ２５への入力順を、クロック信号ＣＫ２，ＣＫ４，ＣＫ０とし、第２のセレクタ２６への入力順を、クロック信号ＣＫ３，ＣＫ５，ＣＫ１とする。位相補間回路２１ｄ〜２１ｆについても同様に１つずつずらせばよい。
【００９１】
本変形例において、信号ＳＥＬ１，ＳＥＬ２は、第１および第２のセレクタ２５，２６のそれぞれが、入力されるクロック信号のうち何番目のクロック信号を選ぶかを示しており、例えば“０”〜“２”の整数のいずれかの値を持つ信号である。
【００９２】
したがって、信号ＳＥＬ１の値が“０”、信号ＳＥＬ２の値が“２”である場合、位相補間回路２１ａにおいて、第１のセレクタ２５はクロック信号ＣＫ０をクロック信号ＣＬＫ１として、第２のセレクタ２６はクロック信号ＣＫ５をクロック信号ＣＬＫ２として選択して出力する。位相分割回路２７は、動作モードが“Ｌ”のとき、クロック信号ＣＫ５，ＣＫ０の位相の間で位相調整されたクロック信号ＰＣＫ０を生成して出力する。動作モードが“Ｈ”のとき、クロック信号ＣＫ５，ＣＫ０のいずれかをクロック信号ＰＣＫ０として出力する。
【００９３】
位相補間回路２１ｂでは、第１および第２のセレクタ２５，２６によって、基準クロックとしてクロック信号ＣＫ１，ＣＫ０が選択される。位相分割回路２７は、動作モードが“Ｌ”のとき、クロック信号ＣＫ１，ＣＫ０の間で位相調整されたクロック信号ＰＣＫ１を生成して出力する。一方、動作モードが“Ｈ”のとき、クロック信号ＣＫ１，ＣＫ０のいずれかをクロック信号ＰＣＫ１として出力する。同様にして、位相補間回路２１ｃ〜２１ｆからそれぞれクロック信号ＰＣＫ２〜ＰＣＫ５が出力される。各位相補間回路２１ａ〜２１ｆには、同じ値の信号ＣＴＲが共通して入力されるので、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔はＴ／６となる。
【００９４】
次に、本変形例に係るタイミングリカバリ回路による位相制御動作について、図４，図５，図７を用いて説明する。なお、位相分割回路２７の構成は図４と同じであり、初期状態については上述したものと同じであるとする。
【００９５】
位相分割指示回路４３は、サンプラ回路３１の出力に基づいて位相判定を行なった結果、クロック信号ＰＣＫの位相を遅らせる必要があると判断した場合には、信号ＣＴＲの値を“０００１”とする。これによって、クロック信号ＣＬＫ１，ＣＬＫ２が３：１の比率でブレンドされるため、クロック信号ＰＣＫは符号５１２で示す波形となる。
【００９６】
位相分割指示回路４３は、クロック信号ＰＣＫの位相をさらに遅らせる必要があると判断すると、信号ＣＴＲの値を順次“００１１”，“０１１１”，“１１１１”と変化させる。これにより、クロック信号ＰＣＫの波形は符号５１３，５１４，５１５と順次遷移する。この状態から位相をさらに遅らせる制御をかける場合、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ２を選択するように信号ＳＥＬ１の値を変化させる。これにより、クロック信号ＣＬＫ１はクロック信号ＣＫ２となり、クロック信号ＣＬＫ２はクロック信号ＣＫ１となる。クロック信号ＣＬＫ１の位相はクロック信号ＣＬＫ２の位相よりも遅れているため、位相分割指示回路４３は、信号ＣＴＲの値を減少させるように変化させていく。具体的に、位相分割指示回路４３は、信号ＣＴＲの値を“１１１１”，“０１１１”，“００１１”，“０００１”，“００００”と順次遷移させていく。
【００９７】
信号ＣＴＲの値が“００００”であり、クロック信号ＰＣＫの位相をさらに遅らせる必要がある場合には、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ３を選択するように信号ＳＥＬ２の値を変化させる。このとき、クロック信号ＣＬＫ１はクロック信号ＣＫ２、クロック信号ＣＬＫ２はクロック信号ＣＫ３であり、クロック信号ＣＬＫ２の位相はクロック信号ＣＬＫ１の位相よりも遅れているため、位相分割指示回路４３は、信号ＣＴＲの値を増加させるように変化させる。具体的に、位相分割指示回路４３は、信号ＣＴＲの値を“００００”，“０００１”，“００１１”，“０１１１”，“１１１１”と順次遷移させればよい。
【００９８】
次に、初期状態から位相を早める制御を行う場合について説明する。まず、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ５を選択するように信号ＳＥＬ２の値を変化させる。これにより、クロック信号ＣＬＫ２がクロック信号ＣＫ１からクロック信号ＣＫ５に切り替わる。その後、位相分割指示回路４３が、信号ＣＴＲの値を“００００”，“０００１”，“００１１”，“０１１１”，“１１１１”と順次変化させることで、クロック信号ＰＣＫの位相を早めることができる。
【００９９】
信号ＣＴＲの値が“１１１１”であるときに、位相をさらに早める必要がある場合には、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ４を選択するように信号ＳＥＬ１の値を変化させる。これにより、クロック信号ＣＬＫ１がクロック信号ＣＫ０からクロック信号ＣＫ４に切り替わる。その後、位相分割指示回路４３が、信号ＣＴＲの値を、“１１１１”，“０１１１”，“００１１”，“０００１”，“００００”と順次遷移させていくことで、クロック信号ＰＣＫの位相をさらに早めることができる。
【０１００】
このように、信号ＣＴＲの値が“００００”であれば信号ＳＥＬ２の値を切り替え、“１１１１”であれば信号ＳＥＬ１の値を切り替えることで、クロック信号ＰＣＫの位相を無限に遅らせたり、早めたりすることができる。
【０１０１】
次に、動作モードがＨの場合の動作について説明する。クロック生成回路１０は周期Ｔ（＝Ｐ）、位相間隔がＴ／６のクロックＣＫ０〜ＣＫ５を出力している。なお、初期状態については、動作モードが“Ｌ”の場合と同様である。
【０１０２】
動作モードが“Ｈ”の場合、位相分割指示回路４３は、値が“００００”あるいは“１１１１”である信号ＣＴＲを出力する。
【０１０３】
初期状態から位相を遅らせる制御を行う場合、位相分割指示回路４３は、信号ＣＴＲの値を“００００”から“１１１１”に切り替える。これにより、クロック信号ＰＣＫの波形は符号５１５となる。つまり、クロック信号ＰＣＫの位相はＴ／６遅れることになる。さらに位相を遅らせる場合には、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ２を選択するように信号ＳＥＬ１の値を変化させる。その後、位相分割指示回路４３は、信号ＣＴＲの値を“１１１１”から“００００”に切り替える。これにより、クロック信号ＰＣＫの位相をさらにＴ／６遅らせることができる。
【０１０４】
逆に、初期状態から位相を早める制御を行う場合は、第２の指示回路４２は、第２のセレクタ２６がクロック信号ＣＫ５を選択するように信号ＳＥＬ２の値を切り替える。その後、位相分割指示回路４３は、信号ＣＴＲの値を“００００”から“１１１１”に切り替える。位相をさらに早める場合には、第１の指示回路４１は、第１のセレクタ２５がクロック信号ＣＫ４を選択するように信号ＳＥＬ１の値を切り替える。その後、位相分割指示回路４３は、信号ＣＴＲの値を“１１１１”から“００００”に切り替えればよい。
【０１０５】
このように、信号ＣＴＲの値が“００００”の場合には、信号ＳＥＬ２の値を切り替え、“１１１１”の場合には、信号ＳＥＬ１の値を切り替えることで、クロック信号ＰＣＫの位相を無限に遅らせたり、早めたりすることができる。
【０１０６】
以上、図７のように、位相補間回路２１および位相制御回路４０を構成しても、図３のように構成した場合と同様の効果を得ることができる。さらに、第１および第２のセレクタ２５，２６に入力されるクロック信号の本数は、図３の構成よりも減らすことができるため、第１および第２のセレクタ２５，２６の回路規模の縮小化を図ることができる。
【０１０７】
なお、図４において、位相分割回路２７による位相分解能を４として説明した。そのため、動作モードが“Ｌ”の場合には、位相制御回路４０から位相補間回路２１に対する１回の位相制御による、クロック信号ＰＣＫの位相変化量はＰ／１２（＝Ｔ／２４）である。一方、動作モードが“Ｈ”の場合には、１回の位相制御による、クロック信号ＰＣＫの位相変化量は、クロック信号ＣＫ０〜ＣＫ５の位相間隔と等しいため、Ｐ／６（＝Ｔ／６）である。このように、動作モードによって位相追従性が異なるが、これを同じにするためには、位相分割回路２７の位相分解能、あるいはクロック生成回路１０から出力されるクロック信号の本数を調整すればよい。したがって、位相分割回路２７における位相分解能およびクロック生成回路１０で生成されるクロック信号の本数は、上述したものに限られない。
【０１０８】
また、動作モードが“Ｌ”のときは、データ信号を２ビットずつ並列処理し、“Ｈ”のときは、１ビット逐次処理をする構成について説明したが、動作モードが“Ｌ”のときにデータ信号をｍ（ｍは３以上の整数）ビットずつ並列処理してもよい。また、動作モードを３段階以上に増やし、伝送レートに応じて並列処理されるデータ信号のビット数を変えることも可能である。
【０１０９】
例えば、図１の構成において、動作モードが“Ｌ”の場合に代えて、“Ｌ１”および“Ｌ２”の動作モードに切り替え可能で、動作モードが“Ｌ１”のときに２ビット並列処理、“Ｌ２”のときに３ビット並列処理されるものとする。動作モードが“Ｌ１”のときについてはすでに述べたとおりであり、オーバーサンプリングレートを“３”とすると、位相変化量がＴ／２４、すなわち、Ｐ／１２となる位相制御が行なわれる。一方、動作モードが“Ｌ２”のときに、オーバーサンプリングレートを“２”とすることによって３ビット並列処理を実現できる。この場合、位相変化量はＰ／８である。動作モードが“Ｌ１”であるときと“Ｌ２”であるときとで位相変化量を同一にするためには、動作モードが“Ｌ２”であるときの位相分解能を“４”から“６”にすればよい。
【０１１０】
位相分解能を変更可能な構成とするためには、例えば、図４において、出力バッファ２７５以外の構成要素を予め多く設けておき、動作モードに応じて、そのうちの何個を使うかを切り替えるようにすればよい。
【０１１１】
また、オーバーサンプリングレートを変えずに並列処理されるビット数を可変とすることも当然ながら可能である。例えば、動作モードが“Ｌ１”のときに２ビット並列処理、動作モードが“Ｌ２”のときに４ビット並列処理されるものとし、オーバーサンプリングレートを“３”とすると、位相補間回路およびサンプラ回路をそれぞれ１２個設ければよい。動作モードが“Ｌ２”のときには、第０〜第１１番目のすべての位相補間回路およびサンプラ回路を使用し、動作モードが“Ｌ１”のときには、第０，２，４，６，８，１０番目の位相補間回路およびサンプラ回路のみを使用する。そして、動作モードが“Ｈ”のときは、第０，４，８番目の位相補間回路およびサンプラ回路のみを使用することで、オーバーサンプリングレートを“３”としたまま並列処理されるビット数を、動作モードに応じて“１”，“２”，“４”と可変にすることができる。
【０１１２】
また、図８のように、８個の位相補間回路２１ａ〜２１ｈおよび８個のサンプラ回路３１ａ〜３１ｈを設けた場合、オーバーサンプリングレートが“２”で、動作モードが“Ｌ”のときにデータ信号を４ビットずつ並列に位相判定処理してもよい。あるいは、オーバーサンプリングレートが“４”で、データ信号を２ビットずつ並列に位相判定処理してもよい。なお、クロック生成回路１０は、クロック信号ＣＫ０〜ＣＫ７を生成して出力する。
【０１１３】
また、ｋ（ｋは４以上の整数）個の位相補間回路２１およびサンプラ回路３１を設けておき、そのうち、（オーバーサンプリングレート）×（動作モードが“Ｌ”のときに並列処理されるビット数）で表される数の位相補間回路２１およびサンプラ回路３１を、タイミングリカバリ動作に用いてもよい。
【０１１４】
なお、位相補間回路２１およびサンプラ回路３１の個数は、上述したものに限られない。例えば、図９に示すような構成で、オーバーサンプリングレートが“３”で、動作モードが“Ｌ”のときにデータ信号を２ビットずつ並列処理することができる。
【０１１５】
図９に示すタイミングリカバリ回路では、位相補間回路２１およびサンプラ回路３１がそれぞれ４個設けられている。なお、クロック生成回路１０は、クロック信号ＣＫ０〜ＣＫ３を生成して出力する。また、図９における符号ＤＡ，ＤＢ，ＤＤ，ＤＥはそれぞれ、サンプラ回路３１ａ，３１ｂ，３１ｄ，３１ｅの出力信号を示す。このタイミングリカバリ回路において、位相制御回路４０は、動作モードが“Ｌ”のときは、信号ＤＡ，ＤＢ，ＤＤと、信号ＤＤ，ＤＥ，ＤＡ’とを用いて２ビットずつ位相判定を行い、動作モードが“Ｈ”のときは、信号ＤＡ，ＤＤ，ＤＡ’を用いて１ビット単位で位相判定を行えばよい。ここで、信号ＤＡ’は、信号ＤＡよりも１サイクル遅れてサンプラ回路３１ａにラッチされた信号である。
【０１１６】
このようにタイミングリカバリ回路を構成してもよい。なお、図９のタイミングリカバリ回路では、位相補間回路２１ａ，２１ｂ，２１ｄ，２１ｅの出力であるクロック信号ＰＣＫ０，ＰＣＫ１，ＰＣＫ３，ＰＣＫ４の位相間隔は等間隔であることが望ましい。
【０１１７】
＜第２の実施形態＞
図１０は、第２の実施形態に係るタイミングリカバリ回路の構成図である。図１および図１０における共通の符号は、同一の構成要素を示す。なお、図１０に示す位相補間回路２１ａ〜２１ｆ、および位相制御回路４０の構成は、図３または図７の構成と同様である。
【０１１８】
第１の実施形態では、動作モードが“Ｌ”の場合には、サンプラ回路３１ａ，３１ｂ，３１ｃの出力と、サンプラ回路３１ｄ，３１ｅ，３１ｆの出力とに基づいて位相判定が行われ、動作モードが“Ｈ”の場合には、サンプラ回路３１ａ，３１ｃ，３１ｅの出力に基づいて位相判定が行われる。そのため、位相制御回路４０には、動作モードに応じてどのサンプラ回路の出力を位相判定処理に用いるかを切り替える機能が必要となる。
【０１１９】
しかしながら、位相制御回路４０にこの機能を実装できないなどの設計上の制約により、動作モードにかかわらず、共通のサンプラ回路の出力を用いて位相判定処理を行う必要がある場合がある。それを実現するために、本実施形態では位相変換回路５０を設けている。
【０１２０】
位相制御回路４０は、動作モードが“Ｌ”のとき、第１の実施形態と同様の動作を行う。一方、動作モードが“Ｈ”のとき、サンプラ回路３１ｄ，３１ｅ，３１ｆの出力に基づいて位相判定を行い、位相補間回路２１ｄ〜２１ｆに対して、位相がそれぞれＴ／６異なる２つのクロック信号の選択を指示する。
【０１２１】
位相変換回路５０は、動作モードが“Ｌ”のとき、位相制御回路４０から位相補間回路２１ｅ，２１ｆに対する指示をそのまま出力する。つまり、動作モードが“Ｌ”のとき、本実施形態に係るタイミングリカバリ回路は、第１の実施形態と同様の動作を行う。一方、動作モードが“Ｈ”のとき、位相補間回路２１ｅ，２１ｆが、位相制御回路４０の指示によって出力するクロック信号ＰＣＫ４，ＰＣＫ５とは位相が異なるクロック信号ＰＣＫ４，ＰＣＫ５を出力するように、位相補間回路２１ｅ，２１ｆに対して指示する。
【０１２２】
位相変換回路５０を設けていない場合、上述したように、位相制御回路４０の指示によって位相補間回路２１ａ〜２１ｆから出力されるクロック信号ＰＣＫ０〜ＰＣＫ５は、位相がそれぞれＴ／６異なっている。これに対して、位相変換回路５０は、位相補間回路２１ｅ，２１ｆに対して、位相制御回路４０の指示によって出力されるクロック信号ＰＣＫ４，ＰＣＫ５の位相を基準として、これらの位相をそれぞれＴ／６，Ｔ／３遅らせるように指示をする。つまり、位相変換回路５０は、位相補間回路２１ｄ〜２１ｆが、位相がそれぞれＴ／３異なるクロック信号ＰＣＫ３〜ＰＣＫ５を出力するように指示する。
【０１２３】
その結果、動作モードが“Ｈ”の場合には、位相補間回路２１ａ〜２１ｄは位相がそれぞれＴ／６ずれたクロック信号ＰＣＫ０〜ＰＣＫ３を出力し、位相補間回路２１ｄ〜２１ｆは位相がそれぞれＴ／３ずれたクロック信号ＰＣＫ３〜ＰＣＫ５を出力する。このため、サンプラ回路３１ｄ〜３１ｆがそれぞれクロック信号ＰＣＫ３〜ＰＣＫ５に同期してデータ信号を取り込むことで、位相制御回路４０は、１ビット分のデータ信号が３倍オーバーサンプリングされた３ビットの情報を得ることができる。そして、位相制御回路４０はこの３ビットの情報を使って位相判定処理を行うことができる。
【０１２４】
以下、位相補間回路２１を図７に示すように構成した場合における位相変換回路５０の動作について、より具体的な例を示す。上述したように、位相補間回路２１ａ〜２１ｆの第１および第２のセレクタ２５，２６には、クロック信号ＣＫ０〜ＣＫ５が一相ずつずれて入力されている。具体的に、位相補間回路２１ｄにおける、第１のセレクタ２５にはクロック信号ＣＫ３，ＣＫ５，ＣＫ１の順、第２のセレクタ２６にはクロック信号ＣＫ４，ＣＫ０，ＣＫ２の順でクロック信号が入力されている。
【０１２５】
また、位相補間回路２１ｅにおける、第１のセレクタ２５にはクロック信号ＣＫ４，ＣＫ０，ＣＫ２の順、第２のセレクタ２６にはクロック信号ＣＫ５，ＣＫ１，ＣＫ３の順でクロック信号が入力されている。
【０１２６】
位相補間回路２１ｆにおける、第１のセレクタ２５にはクロック信号ＣＫ５，ＣＫ１，ＣＫ３の順、第２のセレクタ２６にはクロック信号ＣＫ０，ＣＫ２，ＣＫ４の順でクロック信号が入力されている。
【０１２７】
ここで、図７に示す第１および第２の指示回路４１，４２の出力である信号ＳＥＬ１，ＳＥＬ２の値は、“１００”，“０１０”，“００１”のいずれかであり、これらはそれぞれ整数値“０”，“１”，“２”を表すとする。
【０１２８】
動作モードが“Ｈ”の場合、位相変換回路５０は位相補間回路２１ｅ，２１ｆに指示するための信号ＳＥＬ１’，ＳＥＬ２’、および信号ＣＴＲ’を下記のとおり生成する。なお、信号ＳＥＬ１’，ＳＥＬ２’、および信号ＣＴＲ’のフォーマットは信号ＳＥＬ１，ＳＥＬ２、および信号ＣＴＲと同じであり、括弧内のアルファベットはどの位相補間回路２１への信号かを示している。
【０１２９】
信号ＳＥＬ１’（ｅ）＝信号ＳＥＬ２（ｄ）＋１
信号ＳＥＬ２’（ｅ）＝信号ＳＥＬ１（ｄ）
信号ＣＴＲ’（ｅ）  ＝信号ＣＴＲ（ｄ）の反転信号
信号ＳＥＬ１’（ｆ）＝信号ＳＥＬ１（ｄ）＋１
信号ＳＥＬ２’（ｆ）＝信号ＳＥＬ２（ｄ）＋１
信号ＣＴＲ’（ｆ）  ＝信号ＣＴＲ（ｄ）
例えば、信号ＳＥＬ１（ｄ）の値が“１００”、信号ＳＥＬ２（ｄ）の値が“００１”、および信号ＣＴＲ（ｄ）の値が“１１１１”である場合、信号ＳＥＬ１’（ｅ）の値は“１００”、信号ＳＥＬ２’（ｅ）の値は“１００”、および信号ＣＴＲ’（ｅ）は“００００”となる。また、信号ＳＥＬ１’（ｆ）の値は“０１０”、信号ＳＥＬ２’（ｆ）の値は“１００”、および信号ＣＴＲ’（ｆ）の値は“１１１１”となる。この結果、位相補間回路２１ｄ〜２１ｆはそれぞれクロック信号ＣＫ２，ＣＫ４，ＣＫ０を選択することになり、これらがクロック信号ＰＣＫ３〜ＰＣＫ５として出力される。したがって、クロック信号ＰＣＫ３〜ＰＣＫ５の位相間隔はＴ／３となる。
【０１３０】
以上、本実施形態によると、動作モードにかかわらず、共通のサンプラ回路３１の出力に基づいて位相判定処理を行うことができる。換言すると、位相判定処理において、動作モードによって、どのサンプラ回路３１の出力を用いるかを切り替える必要がないため、位相制御回路４０の構成を簡略化することができる。
【０１３１】
ここで、並列処理されるビット数をＤとし、位相補間回路２１およびサンプラ回路３１の個数をｎとすると、ｎ／Ｄ個のサンプラ回路３１を含むサンプラ回路群はＤ組存在することになる。この場合、動作モードが“Ｈ”であるとき、Ｄ組のサンプラ回路群のうちいずれを位相判定に用いてもよい。例えば、図９に示す構成において、位相制御回路４０は、動作モードが“Ｈ”であるとき、１つのサンプラ回路群に含まれるサンプラ回路３１ａ〜３１ｃの出力に基づいて位相判定を行ってもよい。そして、位相変換回路５０は、例えば、信号ＳＥＬ１（ａ），信号ＳＥＬ２（ａ），信号ＣＴＲ（ａ）に基づいて、上述した演算式を用いて、信号ＳＥＬ１’（ｂ），信号ＳＥＬ２’（ｂ），信号ＣＴＲ’（ｂ）、および信号ＳＥＬ１’（ｃ），信号ＳＥＬ２’（ｃ），信号ＣＴＲ’（ｃ）を生成してもよい。
【０１３２】
つまり、位相変換回路５０は、動作モードが“Ｈ”であるとき、位相判定に用いられたサンプラ回路３１に対応する位相補間回路２１が、位相がそれぞれＤ×Ｔ／ｎ異なるサンプルタイミング信号を出力するように、位相制御回路４０の指示を変換してもよい。
【０１３３】
また、本実施形態において、位相補間回路２１およびサンプラ回路３１の個数は、（オーバーサンプリングレート）×（動作モードが“Ｌ”のときに並列処理されるビット数）でなくてもよい。
【０１３４】
具体的には、図１１に示すような構成としてもよい。つまり、図９の構成に位相変換回路５０を設け、位相制御回路４０が位相補間回路２１ｅに行う指示を変換してもよい。このタイミングリカバリ回路において、位相制御回路４０は、動作モードが“Ｌ”のときは、信号ＤＡ，ＤＢ，ＤＤと、信号ＤＤ，ＤＥ，ＤＡ’とを用いて２ビットずつ位相判定を行い、動作モードが“Ｈ”のときは、信号ＤＤ，ＤＥ，ＤＤ’を用いて１ビットずつ位相判定を行えばよい。ここで、信号ＤＡ’は、信号ＤＡよりも１サイクル遅れてサンプラ回路３１ａにラッチされた信号である。また、信号ＤＤ’は、信号ＤＤよりも１サイクル遅れてサンプラ回路３１ｄにラッチされた信号である。このタイミングリカバリ回路では、クロック信号ＰＣＫ０，ＰＣＫ１，ＰＣＫ３，ＰＣＫ４の位相間隔が等間隔であることが望ましい。
【０１３５】
図１０に戻り、本実施形態を、動作モードが“Ｌ”のときに、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔が等間隔でない場合として、例えば、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔のうち不感帯の間隔を狭くする場合にも適用することができる。
【０１３６】
クロック生成回路１０が１０本のクロック信号ＣＫ０〜ＣＫ９を生成し、位相補間回路２１ａ〜２１ｆが、クロック信号ＣＫ０〜ＣＫ９に基づいて、クロック信号ＰＣＫ０〜ＰＣＫ５を出力する場合について説明する。
【０１３７】
具体的に、位相補間回路２１ａ〜２１ｆには、以下のような順序で、クロック信号ＣＫ０〜ＣＫ９が入力されるものとする。
【０１３８】
位相補間回路２１ａ：｛ＣＫ０，ＣＫ１，ＣＫ２，…，ＣＫ９｝
位相補間回路２１ｂ：｛ＣＫ２，ＣＫ３，ＣＫ４，…，ＣＫ９，ＣＫ０，ＣＫ１｝
位相補間回路２１ｃ：｛ＣＫ４，ＣＫ５，ＣＫ６，…，ＣＫ９，ＣＫ０，…，ＣＫ３｝
位相補間回路２１ｄ：｛ＣＫ５，ＣＫ６，ＣＫ７，…，ＣＫ９，ＣＫ０，…，ＣＫ４｝
位相補間回路２１ｅ：｛ＣＫ７，ＣＫ８，ＣＫ９，…，ＣＫ９，ＣＫ０，…，ＣＫ６｝
位相補間回路２１ｆ：｛ＣＫ９，ＣＫ０，ＣＫ１，…，ＣＫ８｝
以上のような場合において、動作モードが“Ｌ”のとき、位相補間回路２１ａ〜２１ｆがそれぞれ、位相制御回路４０からの共通の指示を受けると、初期状態において、位相補間回路２１ａ〜２１ｆはそれぞれ、クロック信号ＣＫ０，ＣＫ２，ＣＫ４，ＣＫ５，ＣＫ７，ＣＫ９を選択的に出力する。したがって、クロック信号ＰＣＫ０〜ＰＣＫ２の位相間隔、およびクロック信号ＰＣＫ３〜ＰＣＫ５の位相間隔は２Ｐ／５となり、クロック信号ＰＣＫ２，ＰＣＫ３の位相間隔、およびクロック信号ＰＣＫ５，ＰＣＫ０の位相間隔はＰ／５となる。この位相間隔がＰ／５となる箇所が不感帯に相当する。
【０１３９】
このような構成では、動作モードが“Ｈ”の場合に、位相変換回路５０は、位相補間回路２１ｅ，２１ｆに対して、クロック信号ＰＣＫ４，ＰＣＫ５の位相間隔が、動作モードが“Ｌ”の場合におけるクロック信号ＰＣＫ４，ＰＣＫ５の位相間隔のｋ倍となるように、位相制御回路４０からの指示を変換すれば良い。ここで、ｋは動作モードが“Ｌ”の場合に並列処理されるデータ信号のビット数である。
【０１４０】
したがって、上記の例では、動作モードが“Ｌ”の場合、クロック信号ＰＣＫ３，ＰＣＫ４，ＰＣＫ５の位相間隔は、クロック信号ＣＫ５，ＣＫ７，ＣＫ９の位相間隔と同じであり、クロック生成回路１０から出力されるクロック信号の位相２つ分である。また、ｋ＝２であるので、動作モードが“Ｈ”の場合、クロック信号ＰＣＫ４，ＰＣＫ５の位相間隔が、クロック生成回路１０から出力されるクロック信号の位相４つ分、すなわちクロック信号ＣＫ９，ＣＫ３の位相間隔と等しくなるように、位相制御回路４０の指示を変換すればよい。これにより、動作モードにかかわらずデータ信号を２Ｐ／５間隔でオーバーサンプリングできる。
【０１４１】
位相変換回路５０による位相制御回路４０の指示の変換処理は単純な数値演算で行うことができるため、クロック信号ＰＣＫ０〜ＰＣＫ５の位相間隔を任意に設定することは容易である。また、動作モードによって、クロック信号ＰＣＫ０〜ＰＣＫ５を、異なる位相間隔になるように制御することも容易に実現できる。
【０１４２】
＜応用例１＞
図１２は、応用例１に係る信号受信システムの構成例である。この信号受信システムは、例えばレシーバ回路であり、ＨＤＭＩなどのようにデータ信号とクロック信号とが同時に送信されるインターフェースに適用可能である。
【０１４３】
レシーバ回路は、周波数検知回路１０１と、動作モード設定回路１０２と、タイミングリカバリ回路１０３とを備えている。なお、タイミングリカバリ回路１０３は、上述したいずれかのタイミングリカバリ回路である。
【０１４４】
周波数検知回路１０１は、受信したクロック信号の周波数を検知する。動作モード設定回路１０２は、周波数の検知結果に基づいて、例えば、値が“Ｈ”または“Ｌ”である動作モード信号を生成して出力する。タイミングリカバリ回路１０３は、動作モード信号を受けて、上述した動作を行う。
【０１４５】
周波数検知回路１０１は、ある一定期間において受信したクロック信号のサイクル数を計測する方法などを用いて、周波数を検知すればよい。そして、この計測結果を用いることで、タイミングリカバリ回路１０３内のクロック生成回路１０が生成するクロック信号の周波数を容易に知ることができる。つまり、周波数検知回路１０１は、受信したクロック信号の周波数に基づいて、データ信号の伝送レートを識別することができる。したがって、動作モード設定回路１０２は、この周波数が位相分割回路（例えば図３参照）の動作レンジ内である場合には値が“Ｌ”、それ以外の場合には値が“Ｈ”となるような動作モード信号を生成すればよい。
【０１４６】
＜応用例２＞
図１３は、応用例２に係る信号受信システムの構成例である。この信号受信システムは、例えばレシーバ回路であり、データ信号とともにクロック信号が送信されないインターフェースに適用可能である。なお、図１２および図１３における共通の符号は同一の構成要素を示す。
【０１４７】
図１３に示す構成では、クロック信号が送信されないため、伝送レート識別回路１０４によって伝送レートを検出する必要がある。通常、伝送レートが可変である通信プロトコルでは、伝送レートを識別するための方法として例えば、データ信号の送信を行う前に伝送レート毎に伝送線の電位を異なる所定の電位にする方法や、一定期間、パルス幅や発生パターンが異なるトーン信号を送信し続ける方法が採用される。
【０１４８】
伝送レート識別回路１０４は、上述したような伝送レートを識別するための信号を認識する回路である。したがって、動作モード設定回路１０２は、この認識結果に基づいて、所定の動作モード信号を生成すればよい。
【０１４９】
以上のように、受信した信号から伝送レートを検出し、動作モードを設定することで広帯域に対応可能なレシーバ回路を実現できる。
【０１５０】
なお、上述した各実施形態において、各位相補間回路２１ａ〜２１ｆに動作モード信号が入力されてもよい。この場合、各位相補間回路２１ａ〜２１ｆは動作モードに応じて、上述した動作を行えばよい。例えば、各位相補間回路２１ａ〜２１ｆは、動作モード信号の値が“Ｈ”のときにセレクタのように動作する。
【産業上の利用可能性】
【０１５１】
本発明に係るタイミングリカバリ回路は、位相追従性を良好に保ちつつ、広帯域な伝送レートに対応可能であるため、特に、様々なフォーマットを持つビデオデータの通信に用いられるインターフェースとして有用である。
【符号の説明】
【０１５２】
１０                    クロック生成回路
２１ａ〜２１ｆ          位相補間回路
２５                    第１のセレクタ
２６                    第２のセレクタ
２７                    位相分割回路
３１ａ〜３１ｆ          サンプラ回路
４０                    位相制御回路
４１                    第１の指示回路
４２                    第２の指示回路
４３                    位相分割指示回路
５０                    位相変換回路
１０１                  周波数検知回路
１０２                  動作モード設定回路
１０３                  タイミングリカバリ回路
１０４                  伝送レート識別回路
【国際調査報告】
2013065208.tif 000018
2013065208.tif 000019
2013065208.tif 000020
2013065208.tif 000021