(57)【要約】  表示装置に用いられる薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように支持基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された第１半導体層及び第２半導体層からなる半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを設けている。
2012172714.tif 000002
【特許請求の範囲】
【請求項１】
表示素子と前記表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、
前記薄膜トランジスタは、
絶縁性の基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極と
を備え、
かつ前記半導体層のチャネル形成領域上にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを設けている表示装置。
【請求項２】
前記エッチングストッパーは、シロキサン構造を持つＳＯＧである請求項１に記載の表示装置。
【請求項３】
前記エッチングストッパーは、膜厚が３００ｎｍかそれよりも大きい値である請求項１に記載の表示装置。
【請求項４】
表示装置に用いられる薄膜トランジスタであって、
絶縁性の基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極と
を備え、
かつ前記半導体層のチャネル形成領域上にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを設けている薄膜トランジスタ。
【請求項５】
前記エッチングストッパーは、シロキサン構造を持つＳＯＧである請求項４に記載の薄膜トランジスタ。
【請求項６】
前記エッチングストッパーは、膜厚が３００ｎｍかそれよりも大きい値である請求項４に記載の薄膜トランジスタ。
【請求項７】
表示装置に用いられ、絶縁性の基板上に、ゲート電極と、前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備えた薄膜トランジスタの製造方法であって、
前記絶縁性の基板上にゲート電極とゲート絶縁膜と半導体層とを順次形成し、
その後半導体層のチャネル形成領域上にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを形成した後、
前記エッチングストッパーを覆うようにオーミックコンタクト層を形成するための膜とソース電極と、ドレイン電極となる電極膜を順次形成し、
その後エッチングにより加工することにより、オーミックコンタクト層とソース電極、ドレイン電極を形成する薄膜トランジスタの製造方法。
【請求項８】
前記エッチングストッパーは、シロキサン構造を持つＳＯＧである請求項７に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置、その表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、電流駆動型の有機ＥＬ素子を用いた有機ＥＬ表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機ＥＬ表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの１つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。【０００３】
アクティブマトリクス駆動型の有機ＥＬ表示装置に用いられる薄膜トランジスタとしては、少なくとも有機ＥＬ素子のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機ＥＬ素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。【０００４】
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。【０００５】
また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜（非結晶質シリコン膜）が用いられていたが、非結晶質シリコン膜では、移動度が低いためにオン電流が低かった。そのため、近年では、薄膜トランジスタの駆動能力すなわちオン電流を確保するために、レーザビーム等による加熱処理を利用して非結晶質シリコン膜の結晶化を行う研究開発が進められている。【０００６】
この結晶化されたシリコン膜を薄膜トランジスタに用いる場合、チャネル形成領域上にオーミックコンタクト層を形成した後、オーミックコンタクト層を加工する際に、チャネル形成領域へのダメージが残ってしまい、薄膜トランジスタの特性を劣化させてしまう問題があった。【０００７】
そこで、オーミックコンタクト層を加工する際のチャネル形成領域へのダメージを減らす方法として、薄膜トランジスタに絶縁膜を形成する方法が提案されている（例えば、特許文献１参照）。【０００８】
しかしながら、この従来の構成では、オーミックコンタクト層と結晶化したシリコン膜とが直接コンタクトしているために、結晶化したシリコン膜と、オーミックコンタクト層との間に電界が集中し、オフ電流が上昇してしまうという課題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３０５７０１号公報
【発明の概要】
【００１０】
本発明は、表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、薄膜トランジスタは、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを設けている。
【００１１】
また、本発明は、表示装置に用いられる薄膜トランジスタであって、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にＳＯＧからなるエッチングストッパーを設けている。
【００１２】
また、本発明は、表示装置に用いられ、絶縁性の基板上に、ゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備えた薄膜トランジスタの製造方法であって、絶縁性の基板上にゲート電極とゲート絶縁膜と半導体層とを順次形成し、その後半導体層のチャネル形成領域上にＳＯＧからなるエッチングストッパーを形成した後、エッチングストッパーを覆うようにオーミックコンタクト層を形成するための膜とソース電極、ドレイン電極となる電極膜を順次形成し、その後エッチングにより加工することにより、オーミックコンタクト層とソース電極、ドレイン電極を形成する。
【００１３】
上記したように本発明によれば、工程の大幅な増加を招くことなく特性の安定した薄膜トランジスタを提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。
【図３】図３は、本発明の一実施の形態による表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。
【図４Ａ】図４Ａは、本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。
【図４Ｂ】図４Ｂは、本発明の一実施の形態による薄膜トランジスタの構成を示す平面図である。
【図５Ａ】図５Ａは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｂ】図５Ｂは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｃ】図５Ｃは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｄ】図５Ｄは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｅ】図５Ｅは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｆ】図５Ｆは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｇ】図５Ｇは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｈ】図５Ｈは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【発明を実施するための形態】
【００１５】
（実施の形態）
以下、本発明の一実施の形態による薄膜トランジスタ（以下、「ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）」とも略記する）及びその製造方法について図面を参照しながら説明する。
【００１６】
まず、本発明の一実施の形態による表示装置について、有機ＥＬ表示装置を例にとって説明する。
【００１７】
図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。有機ＥＬ表示装置の概略構成を示している。図１に示すように、有機ＥＬ表示装置は、アクティブマトリクス基板１と、アクティブマトリクス基板１上にマトリクス状に複数配置された画素２と、画素２に接続され、アクティブマトリクス基板１上にアレイ状に複数配置された画素回路３と、画素２と画素回路３の上に順次積層された陽極としての電極４、有機ＥＬ層５及び陰極としての電極６からなるＥＬ素子と、画素回路３のそれぞれを制御回路に接続するための複数本のソース配線７及びゲート配線８とを備えている。また、ＥＬ素子の有機ＥＬ層５は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。
【００１８】
次に、画素２の回路構成の一例を、図２を用いて説明する。図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。
【００１９】
図２に示すように、表示装置の画素２は、表示素子としての有機ＥＬ素子１１と、有機ＥＬ素子１１の発光量を制御するための薄膜トランジスタにより構成される駆動トランジスタ１２と、有機ＥＬ素子１１のオン／オフ等の駆動のタイミングを制御するための薄膜トランジスタにより構成されるスイッチングトランジスタ１３と、コンデンサ１４とを備えている。そして、スイッチングトランジスタ１３のソース電極１３Ｓは、ソース配線７に接続され、ゲート電極１３Ｇは、ゲート配線８に接続され、ドレイン電極１３Ｄは、コンデンサ１４及び駆動トランジスタ１２のゲート電極１２Ｇに接続されている。また、駆動トランジスタ１２のドレイン電極１２Ｄは、電源配線９に接続され、ソース電極１２Ｓは有機ＥＬ素子１１のアノードに接続されている。
【００２０】
このような構成において、ゲート配線８にゲート信号を入力し、スイッチングトランジスタ１３をオン状態にすると、ソース配線７を介して供給される映像信号に対応する信号電圧がコンデンサ１４に書き込まれる。コンデンサ１４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。
【００２１】
そして、コンデンサ１４に書き込まれた保持電圧により、駆動トランジスタ１２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子１１のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機ＥＬ素子１１が発光し、画像として表示される。すなわち、上記したように表示装置は、表示素子と表示素子の発光を制御する薄膜トランジスタとを備えている。
【００２２】
図３は、本発明の一実施の形態による有機ＥＬ表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。
【００２３】
図３に示すように、有機ＥＬ表示装置は、駆動トランジスタ１２とスイッチングトランジスタ（図示せず）とが形成されるＴＦＴアレイ基板である絶縁性の支持基板２１上に、第１層間絶縁膜２２と、第２層間絶縁膜２３と、第１コンタクト部２４と、第２コンタクト部２５と、バンク２６とを備えている。さらに、図１で説明したように、下部の陽極としての電極４と、有機ＥＬ層５と、上部の陰極としての電極６とを備えている。
【００２４】
ここで、駆動トランジスタ１２を構成する薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタであり、支持基板２１上に、ゲート電極３１と、ゲート絶縁膜３２と、半導体層３３と、オーミックコンタクト層３４と、ソース電極３５Ｓ及びドレイン電極３５Ｄとを順次積層して形成することにより構成されている。
【００２５】
次に、本発明の一実施の形態における薄膜トランジスタの構成及びその製造方法について、図４Ａ〜図５Ｈを用いて説明する。
【００２６】
図４Ａ、４Ｂは、本発明の一実施の形態による薄膜トランジスタ３０の構成を示す断面図、及びソース電極、ドレイン電極側から見た平面図である。
【００２７】
図４Ａ、４Ｂに示すように、薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタである。薄膜トランジスタ３０は、基板としての支持基板２１上に、ゲート電極３１、ゲート絶縁膜３２、第１半導体層３３ａ、第２半導体層３３ｂ、エッチングストッパー３６、オーミックコンタクト層３４、ソース電極３５Ｓ及びドレイン電極３５Ｄをそれぞれ順に積層することにより構成されている。
【００２８】
ゲート電極３１は、ガラス等の絶縁性基板からなる支持基板２１上に、例えばモリブデン（Ｍｏ）からなる電極材料を帯状のパターンで形成することにより配置されている。ゲート電極３１としては、製造過程で加熱の工程が存在する場合、熱で変質しにくい高融点金属材料により構成するのが望ましい。
【００２９】
ゲート電極３１を覆うように支持基板２１上に形成されるゲート絶縁膜３２は、ＳｉＯ２、ＳｉＮまたはＳｉＯＮなどの絶縁性材料から選ばれる少なくとも一種の材料を用い、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの生膜方法により、７５ｎｍ〜５００ｎｍ程度の厚みとなるように、積層して生膜することにより形成される。
【００３０】
ソース電極３５Ｓ、ドレイン電極３５Ｄと、第１半導体層３３ａ、第２半導体層３３ｂからなる半導体層３３は、ゲート電極３１を覆うようにゲート絶縁膜３２上に形成される。
【００３１】
すなわち、ゲート絶縁膜３２上に積層して形成されている第１半導体層３３ａは、結晶シリコンを含んだ厚み３０ｎｍ〜５００ｎｍの結晶質シリコン膜などにより形成される。第１半導体層３３ａは、半導体材料による積層した膜の一部を結晶化することにより形成してもよい。
【００３２】
第１半導体層３３ａ上に積層して形成される第２半導体層３３ｂは、オフ電流を抑える上で、第１半導体層３３ａに比較して移動度が低い非晶質シリコン膜であることが好ましいが、結晶質シリコンを含む膜でもよい。第２半導体層３３ｂは、オーミックコンタクト層３４と、第１半導体層３３ａとの間に形成することにより、ドレイン電極側の電界緩和を行うことができ、オフ電流を抑えることができる。
【００３３】
オーミックコンタクト層３４は、半導体層３３上に形成される。すなわち、オーミックコンタクト層３４は、ソース電極３５Ｓ、ドレイン電極３５Ｄと、第１半導体層３３ａ、第２半導体層３３ｂからなる半導体層３３とのコンタクトをオーミック接合で形成するためのもので、非晶質シリコン膜に不純物がドープされた材料により形成される。この不純物としては、例えばリン（Ｐ）等の第Ｖ族の金属や、第３族の金属が挙げられる。また、図４Ａ、４Ｂに示す例においては、オーミックコンタクト層３４は、ソース電極３５Ｓとドレイン電極３５Ｄ以外の部分は除去されているが、第１半導体層３３ａ、第２半導体層３３ｂ、オーミックコンタクト層３４は、ソース電極３５Ｓ及びドレイン電極３５Ｄの周辺部に、残存する部分が存在していても良い。
【００３４】
ソース電極３５Ｓとドレイン電極３５Ｄは、オーミックコンタクト層３４上に、互いに離間した状態で、パターン形成することにより配置されている。このソース電極３５Ｓ、ドレイン電極３５Ｄは、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属を単層または２層以上に積層した膜により構成され、膜厚は５０ｎｍ〜１０００ｎｍ程度に形成される。ソース電極３５Ｓ、ドレイン電極３５Ｄの形成方法としては、例えばスパッタリング法が用いられる。
【００３５】
エッチングストッパー３６は、半導体層３３のチャネル形成領域上に、シルセスシオキセンなどのシロキサン構造を持つ感光性のＳＯＧにより形成されている。エッチングストッパー３６は、ソース電極３５Ｓ及びドレイン電極３５Ｄと、オーミックコンタクト層３４とをエッチングにより所定のパターンに加工する際に、第２半導体層３３ｂを突き抜けて、第１半導体層３３ａにダメージを与え、トランジスタ特性が変動するのを防止するために、チャネルを形成する領域を保護するように形成されている。なお、エッチングストッパー３６の膜厚は、界面の固定電荷、及び膜中の固定電荷の関係から、３００ｎｍ以上であることが望ましい。
【００３６】
薄膜トランジスタ３０は、前述したように、表示装置に用いられ、絶縁性の支持基板２１上に、ゲート電極３１と、ゲート電極３１を覆うように支持基板２１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成された半導体層３３と、半導体層３３上に形成されたオーミックコンタクト層３４と、オーミックコンタクト層３４上に互いに離間するように形成されたソース電極３５Ｓ及びドレイン電極３５Ｄとを備えている。
【００３７】
以下では、薄膜トランジスタの製造方法を、製造工程の一例を示す断面図を用いて説明する。図５Ａ〜５Ｈは、本発明の薄膜トランジスタの製造方法において、製造工程の一例を示す断面図である。
【００３８】
まず、図５Ａに示すように、基板としての支持基板２１上にゲート電極３１を形成する。ゲート電極３１の膜の形成には、例えばスパッタリング法が用いられ、パターンの加工にはフォトレジストマスクを用いたウエットエッチング法、ドライエッチング法などが用いられる。
【００３９】
次に、図５Ｂに示すように、ゲート電極３１を覆うように、ゲート絶縁膜３２、第１半導体層３３ａ及び第２半導体層３３ｂからなる半導体層３３を形成する。ゲート絶縁膜３２、第１半導体層３３ａ、第２半導体層３３ｂの形成には、例えばＣＶＤ法が用いられる。
【００４０】
次に、図５Ｃに示すように、エッチングストッパー３６を半導体層３３のチャネル形成領域上に形成する。エッチングストッパー３６は、半導体層３３上にシルセスシオキセンなどのシロキサン構造を持つ感光性ＳＯＧ材料を３００ｎｍ以上の所望の厚さで塗布した後、半導体層３３のチャネル形成領域のみに形成されるように、フォトリソグラフィーにより所定のパターン形状に加工する。
【００４１】
次に、図５Ｄに示すように、エッチングストッパー３６、半導体層３３を覆うようにオーミックコンタクト層３４を形成するための膜３７を生膜する。このオーミックコンタクト層３４の膜３７の生膜には、例えばプラズマＣＶＤ法が用いられる。さらに、図５Ｅに示すように、オーミックコンタクト層３４の膜３７上には、ソース電極３５Ｓと、ドレイン電極３５Ｄとなる電極膜３８が形成される。この電極膜３８の形成には、例えばスパッタリング法が用いられる。
【００４２】
そして、図５Ｆに示すように、電極膜３８上にレジストマスク３９を形成した後、図５Ｇに示すように、エッチング法により電極膜３８を加工することにより、ソース電極３５Ｓ、ドレイン電極３５Ｄを形成する。
【００４３】
さらに、図５Ｈに示すように、オーミックコンタクト層３４の膜３７と、半導体層３３をドライエッチング法により加工を行う。このとき、半導体層３３のチャネルを形成する領域には、エッチングストッパー３６が形成されていることにより、半導体層３３にダメージが加わるのを抑制することができる。また、エッチングストッパー３６とレジストマスク３９を用いて加工することにより、半導体層３３の加工とオーミックコンタクト層３４の加工を一度に行うことができ、薄膜トランジスタの製造工程を削減することができる。
【００４４】
オーミックコンタクト層３４と、半導体層３３を加工した後、図５Ｈに示すように、レジストマスク３９のみを除去することにより、図４Ａ、４Ｂに示す構成の薄膜トランジスタが得られる。
【００４５】
以上説明したように、本発明においては、薄膜トランジスタ３０は、絶縁性の支持基板２１上に形成されたゲート電極３１と、ゲート電極３１を覆うように支持基板２１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成された第１半導体層３３ａ及び第２半導体層３３ｂからなる半導体層３３と、半導体層３３上に形成されたオーミックコンタクト層３４と、オーミックコンタクト層３４上に互いに離間するように形成されたソース電極３５Ｓ及びドレイン電極３５Ｄとを備え、かつ半導体層３３のチャネル形成領域上にＳＯＧからなるエッチングストッパー３６を設けている。したがって、エッチングストッパー３６により、ソース電極３５Ｓ及びドレイン電極３５Ｄと、オーミックコンタクト層３４とをエッチングにより所定のパターンに加工する際に、第２半導体層３３ｂを突き抜けて、第１半導体層３３ａにダメージを与え、トランジスタ特性が変動するのを防止することができる。しかも、エッチングストッパー３６とレジストマスク３９を用いて加工することにより、半導体層３３の加工とオーミックコンタクト層３４の加工を一度に行うことができ、薄膜トランジスタの製造工程を削減することができる。
【産業上の利用可能性】
【００４６】
以上のように本発明によれば、工程の大幅な増加を招くことなく特性の安定した薄膜トランジスタを備えた表示装置を得る上で有用な発明である。
【符号の説明】
【００４７】
２１    支持基板
３０    薄膜トランジスタ
３１    ゲート電極
３２    ゲート絶縁膜
３３    半導体層
３３ａ    第１半導体層
３３ｂ    第２半導体層
３４    オーミックコンタクト層
３５Ｓ    ソース電極
３５Ｄ    ドレイン電極
３６    エッチングストッパー
３７    オーミックコンタクト層の膜
３８    電極膜
３９    レジストマスク
【図１】
2012172714.tif 000003
【図２】
2012172714.tif 000004
【図３】
2012172714.tif 000005
【図４Ａ】
2012172714.tif 000006
【図４Ｂ】
2012172714.tif 000007
【図５Ａ】
2012172714.tif 000008
【図５Ｂ】
2012172714.tif 000009
【図５Ｃ】
2012172714.tif 000010
【図５Ｄ】
2012172714.tif 000011
【図５Ｅ】
2012172714.tif 000012
【図５Ｆ】
2012172714.tif 000013
【図５Ｇ】
2012172714.tif 000014
【図５Ｈ】
2012172714.tif 000015
【手続補正書】
【提出日】平成24年10月1日(2012.10.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置、その表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、電流駆動型の有機ＥＬ素子を用いた有機ＥＬ表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機ＥＬ表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの１つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。
【０００３】
アクティブマトリクス駆動型の有機ＥＬ表示装置に用いられる薄膜トランジスタとしては、少なくとも有機ＥＬ素子のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機ＥＬ素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
【０００４】
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
【０００５】
また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜（非結晶質シリコン膜）が用いられていたが、非結晶質シリコン膜では、移動度が低いためにオン電流が低かった。そのため、近年では、薄膜トランジスタの駆動能力すなわちオン電流を確保するために、レーザビーム等による加熱処理を利用して非結晶質シリコン膜の結晶化を行う研究開発が進められている。
【０００６】
この結晶化されたシリコン膜を薄膜トランジスタに用いる場合、チャネル形成領域上にオーミックコンタクト層を形成した後、オーミックコンタクト層を加工する際に、チャネル形成領域へのダメージが残ってしまい、薄膜トランジスタの特性を劣化させてしまう問題があった。
【０００７】
そこで、オーミックコンタクト層を加工する際のチャネル形成領域へのダメージを減らす方法として、薄膜トランジスタに絶縁膜を形成する方法が提案されている（例えば、特許文献１参照）。
【０００８】
しかしながら、この従来の構成では、オーミックコンタクト層と結晶化したシリコン膜とが直接コンタクトしているために、結晶化したシリコン膜と、オーミックコンタクト層との間に電界が集中し、オフ電流が上昇してしまうという課題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３０５７０１号公報
【発明の概要】
【００１０】
本発明は、表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備える表示装置であって、薄膜トランジスタは、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを設けている。
【００１１】
また、本発明は、表示装置に用いられる薄膜トランジスタであって、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にＳＯＧからなるエッチングストッパーを設けている。
【００１２】
また、本発明は、表示装置に用いられ、絶縁性の基板上に、ゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、絶縁性の基板上にゲート電極とゲート絶縁膜と半導体層とを順次形成し、その後半導体層のチャネル形成領域上にＳＯＧからなるエッチングストッパーを形成した後、エッチングストッパーを覆うようにオーミックコンタクト層を形成するための膜とソース電極、ドレイン電極となる電極膜を順次形成し、その後エッチングにより加工することにより、オーミックコンタクト層とソース電極、ドレイン電極を形成する。
【００１３】
上記したように本発明によれば、工程の大幅な増加を招くことなく特性の安定した薄膜トランジスタを提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。
【図３】図３は、本発明の一実施の形態による表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。
【図４Ａ】図４Ａは、本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。
【図４Ｂ】図４Ｂは、本発明の一実施の形態による薄膜トランジスタの構成を示す平面図である。
【図５Ａ】図５Ａは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｂ】図５Ｂは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｃ】図５Ｃは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｄ】図５Ｄは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｅ】図５Ｅは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｆ】図５Ｆは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｇ】図５Ｇは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【図５Ｈ】図５Ｈは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
【発明を実施するための形態】
【００１５】
（実施の形態）
以下、本発明の一実施の形態による薄膜トランジスタ（以下、「ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）」とも略記する）及びその製造方法について図面を参照しながら説明する。
【００１６】
まず、本発明の一実施の形態による表示装置について、有機ＥＬ表示装置を例にとって説明する。
【００１７】
図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。有機ＥＬ表示装置の概略構成を示している。図１に示すように、有機ＥＬ表示装置は、アクティブマトリクス基板１と、アクティブマトリクス基板１上にマトリクス状に複数配置された画素２と、画素２に接続され、アクティブマトリクス基板１上にアレイ状に複数配置された画素回路３と、画素２と画素回路３の上に順次積層された陽極としての電極４、有機ＥＬ層５及び陰極としての電極６からなるＥＬ素子と、画素回路３のそれぞれを制御回路に接続するための複数本のソース配線７及びゲート配線８とを備えている。また、ＥＬ素子の有機ＥＬ層５は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。
【００１８】
次に、画素２の回路構成の一例を、図２を用いて説明する。図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。
【００１９】
図２に示すように、表示装置の画素２は、表示素子としての有機ＥＬ素子１１と、有機ＥＬ素子１１の発光量を制御するための薄膜トランジスタにより構成される駆動トランジスタ１２と、有機ＥＬ素子１１のオン／オフ等の駆動のタイミングを制御するための薄膜トランジスタにより構成されるスイッチングトランジスタ１３と、コンデンサ１４とを備えている。そして、スイッチングトランジスタ１３のソース電極１３Ｓは、ソース配線７に接続され、ゲート電極１３Ｇは、ゲート配線８に接続され、ドレイン電極１３Ｄは、コンデンサ１４及び駆動トランジスタ１２のゲート電極１２Ｇに接続されている。また、駆動トランジスタ１２のドレイン電極１２Ｄは、電源配線９に接続され、ソース電極１２Ｓは有機ＥＬ素子１１のアノードに接続されている。
【００２０】
このような構成において、ゲート配線８にゲート信号を入力し、スイッチングトランジスタ１３をオン状態にすると、ソース配線７を介して供給される映像信号に対応する信号電圧がコンデンサ１４に書き込まれる。コンデンサ１４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。
【００２１】
そして、コンデンサ１４に書き込まれた保持電圧により、駆動トランジスタ１２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子１１のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機ＥＬ素子１１が発光し、画像として表示される。すなわち、上記したように表示装置は、表示素子と表示素子の発光を制御する薄膜トランジスタとを備えている。
【００２２】
図３は、本発明の一実施の形態による有機ＥＬ表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。
【００２３】
図３に示すように、有機ＥＬ表示装置は、駆動トランジスタ１２とスイッチングトランジスタ（図示せず）とが形成されるＴＦＴアレイ基板である絶縁性の支持基板２１上に、第１層間絶縁膜２２と、第２層間絶縁膜２３と、第１コンタクト部２４と、第２コンタクト部２５と、バンク２６とを備えている。さらに、図１で説明したように、下部の陽極としての電極４と、有機ＥＬ層５と、上部の陰極としての電極６とを備えている。
【００２４】
ここで、駆動トランジスタ１２を構成する薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタであり、支持基板２１上に、ゲート電極３１と、ゲート絶縁膜３２と、半導体層３３と、オーミックコンタクト層３４と、ソース電極３５Ｓ及びドレイン電極３５Ｄとを順次積層して形成することにより構成されている。
【００２５】
次に、本発明の一実施の形態における薄膜トランジスタの構成及びその製造方法について、図４Ａ〜図５Ｈを用いて説明する。
【００２６】
図４Ａ、４Ｂは、本発明の一実施の形態による薄膜トランジスタ３０の構成を示す断面図、及びソース電極、ドレイン電極側から見た平面図である。
【００２７】
図４Ａ、４Ｂに示すように、薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタである。薄膜トランジスタ３０は、基板としての支持基板２１上に、ゲート電極３１、ゲート絶縁膜３２、第１半導体層３３ａ、第２半導体層３３ｂ、エッチングストッパー３６、オーミックコンタクト層３４、ソース電極３５Ｓ及びドレイン電極３５Ｄをそれぞれ順に積層することにより構成されている。
【００２８】
ゲート電極３１は、ガラス等の絶縁性基板からなる支持基板２１上に、例えばモリブデン（Ｍｏ）からなる電極材料を帯状のパターンで形成することにより配置されている。ゲート電極３１としては、製造過程で加熱の工程が存在する場合、熱で変質しにくい高融点金属材料により構成するのが望ましい。
【００２９】
ゲート電極３１を覆うように支持基板２１上に形成されるゲート絶縁膜３２は、ＳｉＯ2、ＳｉＮまたはＳｉＯＮなどの絶縁性材料から選ばれる少なくとも一種の材料を用い、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの成膜方法により、７５ｎｍ〜５００ｎｍ程度の厚みとなるように、積層して成膜することにより形成される。
【００３０】
ソース電極３５Ｓ、ドレイン電極３５Ｄと、第１半導体層３３ａ、第２半導体層３３ｂからなる半導体層３３は、ゲート電極３１を覆うようにゲート絶縁膜３２上に形成される。
【００３１】
すなわち、ゲート絶縁膜３２上に積層して形成されている第１半導体層３３ａは、結晶シリコンを含んだ厚み３０ｎｍ〜５００ｎｍの結晶質シリコン膜などにより形成される。第１半導体層３３ａは、半導体材料による積層した膜の一部を結晶化することにより形成してもよい。
【００３２】
第１半導体層３３ａ上に積層して形成される第２半導体層３３ｂは、オフ電流を抑える上で、第１半導体層３３ａに比較して移動度が低い非晶質シリコン膜であることが好ましいが、結晶質シリコンを含む膜でもよい。第２半導体層３３ｂは、オーミックコンタクト層３４と、第１半導体層３３ａとの間に形成することにより、ドレイン電極側の電界緩和を行うことができ、オフ電流を抑えることができる。
【００３３】
オーミックコンタクト層３４は、半導体層３３上に形成される。すなわち、オーミックコンタクト層３４は、ソース電極３５Ｓ、ドレイン電極３５Ｄと、第１半導体層３３ａ、第２半導体層３３ｂからなる半導体層３３とのコンタクトをオーミック接合で形成するためのもので、非晶質シリコン膜に不純物がドープされた材料により形成される。この不純物としては、例えばリン（Ｐ）等の第Ｖ族の金属や、第３族の金属が挙げられる。また、図４Ａ、４Ｂに示す例においては、オーミックコンタクト層３４は、ソース電極３５Ｓとドレイン電極３５Ｄ以外の部分は除去されているが、第１半導体層３３ａ、第２半導体層３３ｂ、オーミックコンタクト層３４は、ソース電極３５Ｓ及びドレイン電極３５Ｄの周辺部に、残存する部分が存在していても良い。
【００３４】
ソース電極３５Ｓとドレイン電極３５Ｄは、オーミックコンタクト層３４上に、互いに離間した状態で、パターン形成することにより配置されている。このソース電極３５Ｓ、ドレイン電極３５Ｄは、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属を単層または２層以上に積層した膜により構成され、膜厚は５０ｎｍ〜１０００ｎｍ程度に形成される。ソース電極３５Ｓ、ドレイン電極３５Ｄの形成方法としては、例えばスパッタリング法が用いられる。
【００３５】
エッチングストッパー３６は、半導体層３３のチャネル形成領域上に、シルセスキオキサンなどのシロキサン構造を持つ感光性のＳＯＧにより形成されている。エッチングストッパー３６は、ソース電極３５Ｓ及びドレイン電極３５Ｄと、オーミックコンタクト層３４とをエッチングにより所定のパターンに加工する際に、第２半導体層３３ｂを突き抜けて、第１半導体層３３ａにダメージを与え、トランジスタ特性が変動するのを防止するために、チャネルを形成する領域を保護するように形成されている。なお、エッチングストッパー３６の膜厚は、界面の固定電荷、及び膜中の固定電荷の関係から、３００ｎｍ以上であることが望ましい。
【００３６】
薄膜トランジスタ３０は、前述したように、表示装置に用いられ、絶縁性の支持基板２１上に、ゲート電極３１と、ゲート電極３１を覆うように支持基板２１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成された半導体層３３と、半導体層３３上に形成されたオーミックコンタクト層３４と、オーミックコンタクト層３４上に互いに離間するように形成されたソース電極３５Ｓ及びドレイン電極３５Ｄとを備えている。
【００３７】
以下では、薄膜トランジスタの製造方法を、製造工程の一例を示す断面図を用いて説明する。図５Ａ〜５Ｈは、本発明の薄膜トランジスタの製造方法において、製造工程の一例を示す断面図である。
【００３８】
まず、図５Ａに示すように、基板としての支持基板２１上にゲート電極３１が形成される。ゲート電極３１の膜の形成には、例えばスパッタリング法が用いられ、パターンの加工にはフォトレジストマスクを用いたウエットエッチング法、ドライエッチング法などが用いられる。
【００３９】
次に、図５Ｂに示すように、ゲート電極３１を覆うように、ゲート絶縁膜３２、第１半導体層３３ａ及び第２半導体層３３ｂからなる半導体層３３が形成される。ゲート絶縁膜３２、第１半導体層３３ａ、第２半導体層３３ｂの形成には、例えばＣＶＤ法が用いられる。
【００４０】
次に、図５Ｃに示すように、エッチングストッパー３６が半導体層３３のチャネル形成領域上に形成される。エッチングストッパー３６は、半導体層３３上にシルセスシオキセンなどのシロキサン構造を持つ感光性ＳＯＧ材料を３００ｎｍ以上の所望の厚さで塗布した後、半導体層３３のチャネル形成領域のみに形成されるように、フォトリソグラフィーにより所定のパターン形状に加工する。
【００４１】
次に、図５Ｄに示すように、エッチングストッパー３６、半導体層３３を覆うようにオーミックコンタクト層３４を形成するための膜３７を成膜する。このオーミックコンタクト層３４の膜３７の成膜には、例えばプラズマＣＶＤ法が用いられる。さらに、図５Ｅに示すように、オーミックコンタクト層３４の膜３７上には、ソース電極３５Ｓと、ドレイン電極３５Ｄとなる電極膜３８が形成される。この電極膜３８の形成には、例えばスパッタリング法が用いられる。
【００４２】
そして、図５Ｆに示すように、電極膜３８上にレジストマスク３９を形成した後、図５Ｇに示すように、エッチング法により電極膜３８を加工することにより、ソース電極３５Ｓ、ドレイン電極３５Ｄを形成する。
【００４３】
さらに、図５Ｈに示すように、オーミックコンタクト層３４の膜３７と、半導体層３３がドライエッチング法により加工される。このとき、半導体層３３のチャネルを形成する領域には、エッチングストッパー３６が形成されていることにより、半導体層３３にダメージが加わるのを抑制することができる。また、エッチングストッパー３６とレジストマスク３９を用いて加工することにより、半導体層３３の加工とオーミックコンタクト層３４の加工を一度に行うことができ、薄膜トランジスタの製造工程を削減することができる。
【００４４】
オーミックコンタクト層３４と、半導体層３３を加工した後、図５Ｈに示すように、レジストマスク３９のみが除去されることにより、図４Ａ、４Ｂに示す構成の薄膜トランジスタが得られる。
【００４５】
以上説明したように、本発明においては、薄膜トランジスタ３０は、絶縁性の支持基板２１上に形成されたゲート電極３１と、ゲート電極３１を覆うように支持基板２１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成された第１半導体層３３ａ及び第２半導体層３３ｂからなる半導体層３３と、半導体層３３上に形成されたオーミックコンタクト層３４と、オーミックコンタクト層３４上に互いに離間するように形成されたソース電極３５Ｓ及びドレイン電極３５Ｄとを備え、かつ半導体層３３のチャネル形成領域上にＳＯＧからなるエッチングストッパー３６を設けている。したがって、エッチングストッパー３６により、ソース電極３５Ｓ及びドレイン電極３５Ｄと、オーミックコンタクト層３４とをエッチングにより所定のパターンに加工する際に、第２半導体層３３ｂを突き抜けて、第１半導体層３３ａにダメージを与え、トランジスタ特性が変動するのを防止することができる。しかも、エッチングストッパー３６とレジストマスク３９を用いて加工することにより、半導体層３３の加工とオーミックコンタクト層３４の加工を一度に行うことができ、薄膜トランジスタの製造工程を削減することができる。
【産業上の利用可能性】
【００４６】
以上のように本発明によれば、工程の大幅な増加を招くことなく特性の安定した薄膜トランジスタを備えた表示装置を得る上で有用な発明である。
【符号の説明】
【００４７】
２１  支持基板
３０  薄膜トランジスタ
３１  ゲート電極
３２  ゲート絶縁膜
３３  半導体層
３３ａ  第１半導体層
３３ｂ  第２半導体層
３４  オーミックコンタクト層
３５Ｓ  ソース電極
３５Ｄ  ドレイン電極
３６  エッチングストッパー
３７  オーミックコンタクト層の膜
３８  電極膜
３９  レジストマスク
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
表示素子と前記表示素子の発光を制御する薄膜トランジスタとを備える表示装置であって、
前記薄膜トランジスタは、
絶縁性の基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極と
を備え、
かつ前記半導体層のチャネル形成領域上にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを設けている表示装置。
【請求項２】
前記エッチングストッパーは、シロキサン構造を持つＳＯＧである請求項１に記載の表示装置。
【請求項３】
前記エッチングストッパーは、膜厚が３００ｎｍかそれよりも大きい値である請求項１に記載の表示装置。
【請求項４】
表示装置に用いられる薄膜トランジスタであって、
絶縁性の基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極と
を備え、
かつ前記半導体層のチャネル形成領域上にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを設けている薄膜トランジスタ。
【請求項５】
前記エッチングストッパーは、シロキサン構造を持つＳＯＧである請求項４に記載の薄膜トランジスタ。
【請求項６】
前記エッチングストッパーは、膜厚が３００ｎｍかそれよりも大きい値である請求項４に記載の薄膜トランジスタ。
【請求項７】
表示装置に用いられ、絶縁性の基板上に、ゲート電極と、前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記絶縁性の基板上に前記ゲート電極と前記ゲート絶縁膜と前記半導体層とを順次形成し、
その後前記半導体層のチャネル形成領域上にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを形成した後、
前記エッチングストッパーを覆うように前記オーミックコンタクト層を形成するための膜と、前記ソース電極と、前記ドレイン電極となる電極膜を順次形成し、
その後エッチングにより加工することにより、前記オーミックコンタクト層と前記ソース電極、前記ドレイン電極を形成する薄膜トランジスタの製造方法。
【請求項８】
前記エッチングストッパーは、シロキサン構造を持つＳＯＧである請求項７に記載の薄膜トランジスタの製造方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2012172714.tif 000016
【図２】
2012172714.tif 000017
【図３】
2012172714.tif 000018
【図４Ａ】
2012172714.tif 000019
【図４Ｂ】
2012172714.tif 000020
【図５Ａ】
2012172714.tif 000021
【図５Ｂ】
2012172714.tif 000022
【図５Ｃ】
2012172714.tif 000023
【図５Ｄ】
2012172714.tif 000024
【図５Ｅ】
2012172714.tif 000025
【図５Ｆ】
2012172714.tif 000026
【図５Ｇ】
2012172714.tif 000027
【図５Ｈ】
2012172714.tif 000028
【手続補正書】
【提出日】平成26年2月20日(2014.2.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
表示素子と前記表示素子の発光を制御する薄膜トランジスタとを備える表示装置であって、
前記薄膜トランジスタは、
絶縁性の基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極と
を備え、
前記半導体層は、第１半導体層と、前記第１半導体層上に形成され、前記第１半導体層よりも移動度が低い第２半導体層とを有し、
かつ前記半導体層のチャネル形成領域上に、シロキサン構造を持つＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを設けるとともに、前記エッチングストッパーの膜厚を３００ｎｍよりも大きい値とした
表示装置。
【請求項２】
表示装置に用いられる薄膜トランジスタであって、
絶縁性の基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極と
を備え、
前記半導体層は第１半導体層と、前記第１半導体層上に形成され、前記第１半導体層よりも移動度が低い第２半導体層とを有し、
かつ前記半導体層のチャネル形成領域上に、シロキサン構造を持つＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを設けるとともに、前記エッチングストッパーの膜厚を３００ｎｍよりも大きい値とした
薄膜トランジスタ。
【請求項３】
表示装置に用いられ、絶縁性の基板上に、ゲート電極と、前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記絶縁性の基板上に前記ゲート電極と前記ゲート絶縁膜とを順次形成し、
その後、前記ゲート絶縁膜層上に第１半導体層を積層するとともに前記第１半導体層よりも移動度が低い第２半導体層を前記第１半導体層上に積層して前記半導体層を形成し、
その後前記半導体層のチャネル形成領域上に、シロキサン構造を持つＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）からなるエッチングストッパーを、膜厚が３００ｎｍよりも大きい値になるように形成した後、
前記エッチングストッパーを覆うように前記オーミックコンタクト層を形成するための膜と、前記ソース電極と、前記ドレイン電極となる電極膜を順次形成し、
その後エッチングにより加工することにより、前記オーミックコンタクト層と前記ソース電極、前記ドレイン電極を形成する薄膜トランジスタの製造方法。
【国際調査報告】
2012172714.tif 000029
2012172714.tif 000030