(57)【要約】  高品質のＧａ2Ｏ3系半導体素子を提供する。  一実施の形態として、ｎ型β−Ｇａ2Ｏ3基板２と、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたβ−Ｇａ2Ｏ3単結晶膜３と、β−Ｇａ2Ｏ3単結晶膜３上に形成されたソース電極２２ａ、２２ｂと、ｎ型β−Ｇａ2Ｏ3基板２のβ−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極２５と、β−Ｇａ2Ｏ3単結晶膜３中に形成され、ソース電極２２ａ、２２ｂが接続されたｎ型のコンタクト領域２３ａ、２３ｂと、β−Ｇａ2Ｏ3単結晶膜３上にゲート絶縁膜２６を介して形成されたゲート電極２１と、を含むＧａ2Ｏ3系半導体素子２０を提供する。
2013035845.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有するβ−Ｇａ2Ｏ3基板と、
前記β−Ｇａ2Ｏ3基板上に直接または他の膜を介して形成されたβ−Ｇａ2Ｏ3単結晶膜と、
前記β−Ｇａ2Ｏ3単結晶膜上に形成されたソース電極と、
前記β−Ｇａ2Ｏ3基板の前記β−Ｇａ2Ｏ3単結晶膜と反対側の面上に形成されたドレイン電極と、
前記β−Ｇａ2Ｏ3単結晶膜中に形成され、前記ソース電極が接続された、前記第１の導電型を有するコンタクト領域と、
前記β−Ｇａ2Ｏ3単結晶膜上、又は前記β−Ｇａ2Ｏ3単結晶膜に形成された溝内にゲート絶縁膜を介して形成されたゲート電極と、
を含むＧａ2Ｏ3系半導体素子。
【請求項２】
前記ソース電極は第１及び第２のソース電極を含み、
前記ゲート電極は、前記β−Ｇａ2Ｏ3単結晶膜上の前記第１のソース電極と前記第２のソース電極との間の領域に前記ゲート絶縁膜を介して形成され、
前記β−Ｇａ2Ｏ3単結晶膜は前記第１の導電型を有し、
前記コンタクト領域は、前記第１及び第２のソース電極がそれぞれ接続される第１及び第２のコンタクト領域を含み、
前記第１及び第２のコンタクト領域をそれぞれ囲む、前記第１の導電型と異なる第２の導電型又は高抵抗の第１及び第２のボディ領域を有する、
請求項１に記載のＧａ2Ｏ3系半導体素子。
【請求項３】
前記β−Ｇａ2Ｏ3単結晶膜は、前記β−Ｇａ2Ｏ3基板上に前記第１の導電型を有する他のβ−Ｇａ2Ｏ3単結晶膜を介して形成され、
前記β−Ｇａ2Ｏ3単結晶膜は、前記第１の導電型と異なる第２の導電型を有するか、又はドーパントを含まず、
前記ゲート電極は、前記溝内に前記ゲート絶縁膜を介して形成され、
前記コンタクト領域は、前記ゲート電極の両側にそれぞれ位置する第１及び第２のコンタクト領域を含む、
請求項１に記載のＧａ2Ｏ3系半導体素子。
【請求項４】
前記第１及び第２の導電型は、それぞれｎ型及びｐ型である、
請求項１〜３のいずれか１項に記載のＧａ2Ｏ3系半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｇａ2Ｏ3系半導体素子に関する。
【背景技術】
【０００２】
従来のＧａ2Ｏ3系半導体素子として、サファイア基板上に形成されたＧａ2Ｏ3結晶膜を用いたＧａ2Ｏ3系半導体素子が知られている（例えば、非特許文献１、２参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】K. Matsuzaki et al. Thin Solid Films 496, 2006, pp.37-41.
【非特許文献２】K. Matsuzaki et al. Appl. Phys. Lett. 88, 092106, 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、Ｇａ2Ｏ3結晶とサファイア結晶は結晶構造がまったく異なるため、サファイア基板上にＧａ2Ｏ3結晶をヘテロエピタキシャル成長させることは非常に困難である。このため、サファイア基板上のＧａ2Ｏ3結晶膜を用いて高品質のＧａ2Ｏ3系半導体素子を形成することは困難である。【０００５】
したがって、本発明の目的は、高品質のＧａ2Ｏ3系半導体素子を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、上記目的を達成するために、［１］〜［４］のＧａ2Ｏ3系半導体素子を提供する。【０００７】
［１］第１の導電型を有するβ−Ｇａ2Ｏ3基板と、前記β−Ｇａ2Ｏ3基板上に直接または他の膜を介して形成されたβ−Ｇａ2Ｏ3単結晶膜と、前記β−Ｇａ2Ｏ3単結晶膜上に形成されたソース電極と、前記β−Ｇａ2Ｏ3基板の前記β−Ｇａ2Ｏ3単結晶膜と反対側の面上に形成されたドレイン電極と、前記β−Ｇａ2Ｏ3単結晶膜中に形成され、前記ソース電極が接続された、前記第１の導電型を有するコンタクト領域と、前記β−Ｇａ2Ｏ3単結晶膜上、又は前記β−Ｇａ2Ｏ3単結晶膜に形成された溝内にゲート絶縁膜を介して形成されたゲート電極と、を含むＧａ2Ｏ3系半導体素子。【０００８】
［２］前記ソース電極は第１及び第２のソース電極を含み、前記ゲート電極は、前記β−Ｇａ2Ｏ3単結晶膜上の前記第１のソース電極と前記第２のソース電極との間の領域に前記ゲート絶縁膜を介して形成され、前記β−Ｇａ2Ｏ3単結晶膜は前記第１の導電型を有し、前記コンタクト領域は、前記第１及び第２のソース電極がそれぞれ接続される第１及び第２のコンタクト領域を含み、前記第１及び第２のコンタクト領域をそれぞれ囲む、前記第１の導電型と異なる第２の導電型又は高抵抗の第１及び第２のボディ領域を有する、前記［１］に記載のＧａ2Ｏ3系半導体素子。【０００９】
［３］前記β−Ｇａ2Ｏ3単結晶膜は、前記β−Ｇａ2Ｏ3基板上に前記第１の導電型を有する他のβ−Ｇａ2Ｏ3単結晶膜を介して形成され、前記β−Ｇａ2Ｏ3単結晶膜は、前記第１の導電型と異なる第２の導電型を有するか、又はドーパントを含まず、前記ゲート電極は、前記溝内に前記ゲート絶縁膜を介して形成され、前記コンタクト領域は、前記ゲート電極の両側にそれぞれ位置する第１及び第２のコンタクト領域を含む、前記［１］に記載のＧａ2Ｏ3系半導体素子。【００１０】
［４］前記第１及び第２の導電型は、それぞれｎ型及びｐ型である、前記［１］〜［３］のいずれか１つに記載のＧａ2Ｏ3系半導体素子。
【発明の効果】
【００１１】
本発明によれば、高品質のＧａ2Ｏ3系半導体素子を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴの断面図
【図２】第１の実施の形態に係るＭＢＥ装置の構成を概略的に示す構成図
【図３Ａ】第１の実施の形態に係るｎ型β−Ｇａ2Ｏ3基板及びｎ型β−Ｇａ2Ｏ3単結晶膜の断面図
【図３Ｂ】第１の実施の形態に係るｎ型β−Ｇａ2Ｏ3基板及びｎ型β−Ｇａ2Ｏ3単結晶膜の断面図
【図４】第２の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴの断面図
【図５】第３の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴの断面図
【発明を実施するための形態】
【００１３】
本発明の実施の形態によれば、ホモエピタキシャル成長法を用いて高品質なβ−Ｇａ2Ｏ3系単結晶膜を形成し、その高品質のβ−Ｇａ2Ｏ3系単結晶膜を用いて、高品質のＧａ2Ｏ3系半導体素子を形成することができる。以下、その実施の形態の一例について詳細に説明する。
【００１４】
〔第１の実施の形態〕
第１の実施の形態では、Ｇａ2Ｏ3系半導体素子としてのプレーナゲート構造を有するＧａ2Ｏ3系ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）について説明する。
【００１５】
（Ｇａ2Ｏ3系半導体素子の構成）
図１は、第１の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ２０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ２０は、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたソース電極２２ａ、２２ｂと、ｎ型β−Ｇａ2Ｏ3単結晶膜３上のソース電極２２ａ、２２ｂの間の領域にゲート絶縁膜２６を介して形成されたゲート電極２１と、ｎ型β−Ｇａ2Ｏ3単結晶膜３中のソース電極２２ａ、２２ｂの下にそれぞれ形成されたｎ型のコンタクト領域２３ａ、２３ｂと、コンタクト領域２３ａ、２３ｂをそれぞれ囲むｐ型のボディ領域２４ａ、２４ｂと、ｎ型β−Ｇａ2Ｏ3基板２のｎ型β−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極２５と、を含む。
【００１６】
Ｇａ2Ｏ3系ＭＩＳＦＥＴ２０は、ソース電極とドレイン電極がそれぞれ素子の上下に設置され、縦方向に電流が流れる縦型半導体素子である。ゲート電極２１に閾値以上の電圧を印加すると、ｐ型のボディ領域２４ａ、２４ｂのゲート電極２１下の領域にチャネルが形成され、ソース電極２２ａ、２２ｂからドレイン電極２５へ電流が流れるようになる。
【００１７】
ｎ型β−Ｇａ2Ｏ3基板２は、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｎ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、又はＩ等のｎ型ドーパントを含む。ｎ型β−Ｇａ2Ｏ3基板２は、例えば、１００〜６００μｍの厚さを有する。また、ｎ型β−Ｇａ2Ｏ3基板２は、例えば、５×１０18〜１×１０20／ｃｍ3の濃度のｎ型ドーパントを含む。
【００１８】
ｎ型β−Ｇａ2Ｏ3基板２の主面は、面方位について特に限定されないが、（１００）面から５０°以上９０°以下の角度だけ回転させた面であることが好ましい。すなわち、ｎ型β−Ｇａ2Ｏ3基板２において主面と（１００）面のなす角θ（０＜θ≦９０°）が５０°以上であることが好ましい。（１００）面から５０°以上９０°以下回転させた面として、例えば、（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面が存在する。
【００１９】
ｎ型β−Ｇａ2Ｏ3基板２の主面が、（１００）面から５０°以上９０°以下の角度だけ回転させた面である場合、ｎ型β−Ｇａ2Ｏ3基板２上にβ−Ｇａ2Ｏ3系結晶をエピタキシャル成長させるときに、β−Ｇａ2Ｏ3系結晶の原料のｎ型β−Ｇａ2Ｏ3基板２からの再蒸発を効果的に抑えることができる。具体的には、β−Ｇａ2Ｏ3系結晶を成長温度５００℃で成長させたときに再蒸発する原料の割合を０％としたとき、ｎ型β−Ｇａ2Ｏ3基板２の主面が、（１００）面から５０°以上９０°以下回転させた面である場合、再蒸発する原料の割合を４０％以下に抑えることができる。そのため、供給する原料の６０％以上をβ−Ｇａ2Ｏ3系結晶の形成に用いることができ、β−Ｇａ2Ｏ3系結晶の成長速度や製造コストの観点から好ましい。
【００２０】
β−Ｇａ2Ｏ3結晶は単斜晶系の結晶構造を有し、その典型的な格子定数はａ＝１２．２３Å、ｂ＝３．０４Å、ｃ＝５．８０Å、α＝γ＝９０°、β＝１０３．７°である。β−Ｇａ2Ｏ3結晶においては、ｃ軸を軸として（１００）面を５２．５°回転させると（３１０）面と一致し、９０°回転させると（０１０）面と一致する。また、ｂ軸を軸として（１００）面を５３．８°回転させると、回転方向によって（１０１）面又は（−２０１）面と一致し、（１００）面を５３．８°回転させたときに（１０１）面が現れる回転方向へ７６．３°回転させると（００１）面と一致する。
【００２１】
また、ｎ型β−Ｇａ2Ｏ3基板２の主面は、（０１０）面から３７．５°以下の角度だけ回転させた面であってもよい。この場合、ｎ型β−Ｇａ2Ｏ3基板２とｉ型β−Ｇａ2Ｏ3単結晶膜３との界面を急峻にすることができると共に、ｉ型β−Ｇａ2Ｏ3単結晶膜３の厚みを高精度に制御することができる。
【００２２】
ｎ型β−Ｇａ2Ｏ3単結晶膜３は、後述される方法によりｎ型β−Ｇａ2Ｏ3基板２上に形成された単結晶膜である。ｎ型β−Ｇａ2Ｏ3単結晶膜３は、Ｓｎ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、Ｉ等のｎ型ドーパントを含む。ｎ型β−Ｇａ2Ｏ3単結晶膜３の厚さは、例えば、１０〜５００ｎｍである。また、ｎ型β−Ｇａ2Ｏ3単結晶膜３は、例えば、１×１０15〜１×１０19／ｃｍ3の濃度のｎ型ドーパントを含む。
【００２３】
なお、ｎ型β−Ｇａ2Ｏ3基板２とｎ型β−Ｇａ2Ｏ3単結晶膜３との間に、他の膜が形成されてもよい。この他の膜としては、例えば、ｎ型ドーパントの濃度がｎ型β−Ｇａ2Ｏ3単結晶膜３よりも高く、場合によってはｎ型β−Ｇａ2Ｏ3基板２よりも高いｎ型β−Ｇａ2Ｏ3単結晶膜が形成される。この場合、ｎ型β−Ｇａ2Ｏ3基板２上に他の膜がホモエピタキシャル成長により形成され、他の膜上にｎ型β−Ｇａ2Ｏ3単結晶膜３がホモエピタキシャル成長により形成される。
【００２４】
ゲート電極２１、ソース電極２２ａ、２２ｂ、及びドレイン電極２５は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂ等の金属、これらの金属のうちの２つ以上を含む合金、又はＩＴＯ等の導電性化合物、導電性ポリマーからなる。導電性ポリマーとしては、ポリチオフェン誘導体（ＰＥＤＯＴ：ポリ(3,4)-エチレンジオキシチオフェン）にポリスチレンスルホン酸（PSS）をドーピングしたものや、ポリピロール誘導体にＴＣＮＡをドーピングしたもの等が用いられる。また、ゲート電極２１は、異なる２つの金属からなる２層構造、例えばＡｌ／Ｔｉ、Ａｕ／Ｎｉ、Ａｕ／Ｃｏ、を有してもよい。
【００２５】
ゲート絶縁膜２６は、ＳｉＯ2、ＡｌＮ、ＳｉＮ、Ａｌ2Ｏ3、β−（ＡｌxＧａ1-x）2Ｏ3（０≦ｘ≦１）等の絶縁材料からなる。中でも、β−（ＡｌxＧａ1-x）2Ｏ3はβ−Ｇａ2Ｏ3結晶上に単結晶膜として成長させることができるため、界面準位の少ない良好な半導体絶縁膜界面を形成することができ、他の絶縁膜を用いたときよりもゲート特性が良好になる。
【００２６】
コンタクト領域２３ａ、２３ｂは、ｎ型β−Ｇａ2Ｏ3単結晶膜３中に形成されたｎ型ドーパントの濃度が高い領域であり、それぞれソース電極２２ａ、２２ｂが接続される。コンタクト領域２３ａ、２３ｂに含まれるｎ型ドーパントとｎ型β−Ｇａ2Ｏ3単結晶膜３に主に含まれるｎ型ドーパントは、同じであってもよいし、異なっていてもよい。
【００２７】
ボディ領域２４ａ、２４ｂは、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等のｐ型ドーパントを含む。ボディ領域２４ａ、２４ｂは、ｐ型の領域、又は電荷補償によりｉ型のような性質を有する高抵抗領域である。
【００２８】
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの製造方法）
β−Ｇａ2Ｏ3系単結晶膜の製造方法としては、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法等があるが、本実施の形態では、ＭＢＥ法を用いた薄膜成長法を採用する。ＭＢＥ法は、単体あるいは化合物の固体をセルと呼ばれる蒸発源で加熱し、加熱により生成された蒸気を分子線として基板表面に供給する結晶成長方法である。
【００２９】
図２は、β−Ｇａ2Ｏ3系単結晶膜の形成に用いられるＭＢＥ装置の一例を示す構成図である。このＭＢＥ装置１は、真空槽１０と、この真空槽１０内に支持され、ｎ型β−Ｇａ2Ｏ3基板２を保持する基板ホルダ１１と、基板ホルダ１１に保持されたｎ型β−Ｇａ2Ｏ3基板２を加熱するための加熱装置１２と、薄膜を構成する原子又は分子ごとに設けられた複数のセル１３（１３ａ、１３ｂ）と、複数のセル１３を加熱するためのヒータ１４（１４ａ、１４ｂ）と、真空槽１０内に酸素系ガスを供給するガス供給パイプ１５と、真空槽１０内の空気を排出するための真空ポンプ１６とを備えている。基板ホルダ１１は、シャフト１１０を介して図示しないモータにより回転可能に構成されている。
【００３０】
第１のセル１３ａには、Ｇａ粉末等のβ−Ｇａ2Ｏ3系単結晶膜のＧａ原料が充填されている。この粉末のＧａの純度は、６Ｎ以上であることが望ましい。第２のセル１３ｂには、ドナーとしてドーピングされるｎ型ドーパントの原料の粉末が充填されている。第１のセル１３ａ及び第２のセル１３ｂの開口部にはシャッターが設けられている。
【００３１】
基板ホルダ１１には、予め作製されたｎ型β−Ｇａ2Ｏ3基板２が取り付けられ、このｎ型β−Ｇａ2Ｏ3基板２上にβ−Ｇａ2Ｏ3結晶をｎ型ドーパントを添加しつつホモエピタキシャル成長させることにより、ｎ型β−Ｇａ2Ｏ3単結晶膜３を形成する。
【００３２】
このｎ型β−Ｇａ2Ｏ3基板２は、例えば、次のような手順で作製される。まず、ＥＦＧ法により、Ｓｉ等のｎ型ドーパントを添加したｎ型β−Ｇａ2Ｏ3単結晶インゴットを作製する。なお、添加する元素はＳｉに限られず、例えば、Ｇａサイトを置換する場合は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｎ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、又はＢｉを用いることができる。また、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、又はＩを用いることができる。Ｓｉを添加する場合は、原料粉末にＳｉＯ2粉末を混合する。ｎ型β−Ｇａ2Ｏ3基板２に良好な導電性を持たせるためには、ＳｉＯ2を０．０５ｍｏｌ％以上添加すればよい。ｎ型β−Ｇａ2Ｏ3単結晶インゴットのドナー濃度は、例えば、５×１０18〜１×１０20／ｃｍ3である。また、ＦＺ法によりｎ型β−Ｇａ2Ｏ3単結晶インゴットを作製してもよい。作製したインゴットを所望の面方位が主面となるように、例えば１ｍｍ程度の厚さにスライス加工して基板化する。そして、研削研磨工程にて１００〜６００μｍ程度の厚さに加工する。
【００３３】
次に、上記の手順によって作製されたｎ型β−Ｇａ2Ｏ3基板２をＭＢＥ装置１の基板ホルダ１１に取り付ける。次に、真空ポンプ１６を作動させ、真空槽１０内の気圧を１×１０-8Ｐａ程度まで減圧する。そして、加熱装置１２によってｎ型β−Ｇａ2Ｏ3基板２を加熱する。なお、ｎ型β−Ｇａ2Ｏ3基板２の加熱は、加熱装置１２の黒鉛ヒータ等の発熱源の輻射熱が基板ホルダ１１を介してｎ型β−Ｇａ2Ｏ3基板２に熱伝導することにより行われる。
【００３４】
ｎ型β−Ｇａ2Ｏ3基板２が所定の温度に加熱された後、ガス供給パイプ１５から真空槽１０内に、酸素系ガスを供給する。
【００３５】
真空槽１０内に酸素系ガスを供給した後、真空槽１０内のガス圧が安定するのに必要な時間（例えば５分間）経過後、基板ホルダ１１を回転させながら第１のセル１３ａ及び第２のセル１３ｂをそれぞれ第１のヒータ１４ａ及び第２のヒータ１４ｂにより加熱し、Ｇａ及びｎ型ドーパントを蒸発させて分子線としてｎ型β−Ｇａ2Ｏ3基板２の表面に照射する。
【００３６】
例えば、第１のセル１３ａは９００℃に加熱され、Ｇａ蒸気のビーム等価圧力(ＢＥＰ；Beam Equivalent Pressure)は１×１０-4Ｐａである。
【００３７】
これにより、ｎ型β−Ｇａ2Ｏ3基板２の主面上にβ−Ｇａ2Ｏ3結晶がＳｎ等のｎ型ドーパントを添加されながらホモエピタキシャル成長し、ｎ型β−Ｇａ2Ｏ3単結晶膜３が形成される。β−Ｇａ2Ｏ3結晶の成長温度は、例えば、７００℃である。なお、Ｓｎ以外のｎ型ドーパントとして、Ｇａサイトを置換する場合は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ等を用いることができ、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、Ｉ等を用いることができる。ｎ型ドーパントの添加濃度は、例えば、１×１０15〜１×１０19／ｃｍ3の範囲から選択される。
【００３８】
なお、ｎ型β−Ｇａ2Ｏ3単結晶膜３は、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法等により形成されてもよい。
【００３９】
図３Ａ及び図３Ｂは、本実施の形態に係るｎ型β−Ｇａ2Ｏ3単結晶膜３の断面図である。ｎ型β−Ｇａ2Ｏ3単結晶膜３は、ｎ型β−Ｇａ2Ｏ3基板２の主面２ａ上に上記のＭＢＥ法によって形成される。
【００４０】
図３Ａは、β−Ｇａ2Ｏ3結晶をホモエピタキシャル成長させる間、ｎ型ドーパントを連続的に添加することにより形成されるｎ型β−Ｇａ2Ｏ3単結晶膜３を表す。
【００４１】
ｎ型β−Ｇａ2Ｏ3単結晶膜３のドナー濃度は、例えば、１×１０15〜１×１０19／ｃｍ3であり、特に、１×１０15〜１×１０18／ｃｍ3であることが好ましい。このドナー濃度は、成膜時の第２のセル１３ｂの温度により制御することができる。
【００４２】
図３Ｂは、β−Ｇａ2Ｏ3結晶をホモエピタキシャル成長させる間、一定周期で間欠的にｎ型ドーパントを添加することにより形成されるｎ型β−Ｇａ2Ｏ3単結晶膜３を表す。この場合、ｎ型ドーパントとしてＳｎが用いられる。
【００４３】
具体的には、第２のセル１３ｂのシャッターを操作することにより、Ｓｎ蒸気を第２のセル１３ｂから間欠的に発生させ、Ｓｎを間欠的にβ−Ｇａ2Ｏ3結晶に添加する。Ｓｎの添加は、間欠的に２回以上実施されることが好ましい。この場合、アニール処理を施さなくても、ｎ型β−Ｇａ2Ｏ3単結晶膜３にＳｎ添加量に応じた電気伝導性を付与することができる。
【００４４】
図３Ｂのｎ型β−Ｇａ2Ｏ3単結晶膜３は、成膜時に間欠的にＳｎが添加されるため、Ｓｎを添加しない時間に成長した第１の層４（４ａ、４ｂ、４ｃ）と、Ｓｎを添加する時間に成長した第２の層５（５ａ、５ｂ、５ｃ）を有する。
【００４５】
第２の層５のＳｎ濃度は、成膜時の第２のセル１３ｂの温度により制御することができる。第１の層４は、理想的にはＳｎを含まず、第２の層５から拡散した微量のＳｎを含むのみである。そのため、第１の層４のＳｎ濃度は、第２の層５のＳｎ濃度よりも低い。ｎ型β−Ｇａ2Ｏ3単結晶膜３中の平均Ｓｎ濃度は、例えば、１×１０14〜３×１０18／ｃｍ3であり、特に、１×１０15〜１×１０18／ｃｍ3であることが好ましい。
【００４６】
例えば、第１の層４ａ、４ｂ、４ｃの厚さは３〜２０ｎｍ、第２の層５ａ、５ｂ、５ｃの厚さは０．２〜１ｎｍである。第１の層４ａ、４ｂ、４ｃの厚さが２０ｎｍよりも大きい場合は、第２の層５ａ、５ｂ、５ｃの間隔が大きすぎてｎ型の効果が薄くなるおそれがある。一方、第２の層５ａ、５ｂ、５ｃの厚さが１ｎｍよりも大きい場合は、第２の層５ａ、５ｂ、５ｃから第１の層４ａ、４ｂ、４ｃへのＳｎの拡散量が多すぎて間欠的なｎ型の効果が薄くなるおそれがある。
【００４７】
なお、ｎ型β−Ｇａ2Ｏ3単結晶膜３の最下層（ｎ型β−Ｇａ2Ｏ3基板２の主面２ａに接する層）は、第１の層４であっても第２の層５であってもよい。また、第１の層４及び第２の層５の層数は限定されない。
【００４８】
ｎ型β−Ｇａ2Ｏ3単結晶膜３を形成した後、ｎ型β−Ｇａ2Ｏ3単結晶膜３にＭｇ等のｐ型ドーパントをイオン注入することにより、ボディ領域２４ａ、２４ｂを形成する。なお、注入するイオンはＭｇに限られず、例えば、Ｇａサイトを置換する場合は、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、又はＰｂを用いることができる。また、酸素サイトを置換する場合は、Ｎ又はＰを用いることができる。ｐ型ドーパントの注入後、アニール処理を行い、注入によるダメージを回復させる。
【００４９】
なお、ボディ領域２４ａ、２４ｂの形成方法はイオン注入に限られず、熱拡散法を用いてもよい。この場合、ｎ型β−Ｇａ2Ｏ3単結晶膜３のボディ領域２４ａ、２４ｂを形成したい領域上にＭｇ等の金属を接触させ、熱処理を施すことによりｎ型β−Ｇａ2Ｏ3単結晶膜３中にＭｇ等のドーパントを拡散させる。
【００５０】
次に、ｎ型β−Ｇａ2Ｏ3単結晶膜３のボディ領域２４ａ、２４ｂ内にＳｎ等のｎ型ドーパントをイオン注入することにより、コンタクト領域２３ａ、２３ｂを形成する。なお、注入するイオンはＳｎに限られず、例えば、Ｇａサイトを置換する場合は、Ｔｉ、ＺＲ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、又はＢｉを用いることができる。また、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、又はＩを用いることができる。注入濃度は、例えば、１×１０18／ｃｍ3以上５×１０19／ｃｍ3以下である。注入深さは、３０ｎｍ以上であればよい。注入後、注入領域の表面をフッ酸にて１０ｎｍ程度エッチングする。硫酸や硝酸、塩酸などを用いて行ってもよい。その後、窒素雰囲気下で８００℃以上３０ｍｉｎ以上のアニール処理を施し、注入ダメージを回復させる。アニール処理を酸素雰囲気で行う場合は、処理温度を８００℃以上９５０℃以下、処理時間を３０ｍｉｎ以上とすればよい。
【００５１】
なお、コンタクト領域２３ａ、２３ｂの形成方法はイオン注入に限られず、熱拡散法を用いてもよい。この場合、ｎ型β−Ｇａ2Ｏ3単結晶膜３のコンタクト領域２３ａ、２３ｂを形成したい領域上にＳｎ等の金属を接触させ、熱処理を施すことによりｎ型β−Ｇａ2Ｏ3単結晶膜３中にＳｎ等のドーパントを拡散させる。
【００５２】
その後、ゲート絶縁膜２６、ゲート電極２１、ソース電極２２ａ、２２ｂ、及びドレイン電極２５を形成する。
【００５３】
〔第２の実施の形態〕
第２の実施の形態では、Ｇａ2Ｏ3系半導体素子としてのトレンチゲート構造を有するＧａ2Ｏ3系ＭＩＳＦＥＴについて説明する。
【００５４】
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの構成）
図４は、第２の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ３０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ３０は、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたアンドープβ−Ｇａ2Ｏ3単結晶膜６と、ゲート絶縁膜３６に覆われてアンドープβ−Ｇａ2Ｏ3単結晶膜６中に埋め込まれたゲート電極３１と、アンドープβ−Ｇａ2Ｏ3単結晶膜６中のゲート電極３１の両側にそれぞれ形成されたコンタクト領域３３ａ、３３ｂと、アンドープβ−Ｇａ2Ｏ3単結晶膜６上に形成され、コンタクト領域３３ａ、３３ｂに接続されたソース電極３２と、ｎ型β−Ｇａ2Ｏ3基板２のｎ型β−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極３５と、を含む。
【００５５】
Ｇａ2Ｏ3系ＭＩＳＦＥＴ３０は、ソース電極とドレイン電極がそれぞれ素子の上下に設置され、縦方向に電流が流れる縦型半導体素子である。ゲート電極３１に閾値以上の電圧を印加すると、アンドープβ−Ｇａ2Ｏ3単結晶膜６中のゲート電極３１の両側の領域にチャネルが形成され、ソース電極３２からドレイン電極３５へ電流が流れるようになる。
【００５６】
ゲート電極３１、ゲート絶縁膜３６、ソース電極３２、ドレイン電極３５は、それぞれ第１の実施の形態のゲート電極２１、ゲート絶縁膜２６、ソース電極２２（２２ａ、２２ｂ）、ドレイン電極２５と同様の材料からなる。
【００５７】
アンドープβ−Ｇａ2Ｏ3単結晶膜６は、ドーパントを含まない高抵抗のβ−Ｇａ2Ｏ3単結晶膜である。結晶欠陥等により弱い導電性を有する場合もあるが、電気抵抗が十分高いため、ゲート電極３１に電圧を印加することなくソース電極３２からドレイン電極３５へ電流が流れることはない。アンドープβ−Ｇａ2Ｏ3単結晶膜６は、例えば、０．１〜１００μｍの厚さを有する。
【００５８】
コンタクト領域３３（３３ａ、３３ｂ）は、第１の実施の形態のコンタクト領域２３（２３ａ、２３ｂ）と同様のｎ型ドーパントを含む。
【００５９】
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの製造方法）
まず、第１の実施の形態と同様の工程を経て、ｎ型β−Ｇａ2Ｏ3基板２及びｎ型β−Ｇａ2Ｏ3単結晶膜３を形成する。
【００６０】
次に、ＭＢＥ法によりドーパントを添加せずにｎ型β−Ｇａ2Ｏ3単結晶膜３上にβ−Ｇａ2Ｏ3単結晶を成長させ、アンドープβ−Ｇａ2Ｏ3単結晶膜６を形成する。アンドープβ−Ｇａ2Ｏ3単結晶膜６の具体的な形成方法は、例えば、ｎ型β−Ｇａ2Ｏ3単結晶膜３の形成方法からｎ型ドーパントを注入する工程を省いたものである。
【００６１】
次に、アンドープβ−Ｇａ2Ｏ3単結晶膜６内にＳｎ等のｎ型ドーパントをイオン注入することにより、コンタクト領域を形成する。なお、注入するイオンはＳｎに限られず、例えば、Ｇａサイトを置換する場合は、Ｔｉ、ＺＲ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、又はＢｉを用いることができる。また、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、又はＩを用いることができる。注入濃度は、例えば、１×１０18／ｃｍ3以上５×１０19／ｃｍ3以下である。注入深さは、３０ｎｍ以上であればよい。注入後、注入領域の表面をフッ酸にて１０ｎｍ程度エッチングする。硫酸や硝酸、塩酸などを用いて行ってもよい。その後、窒素雰囲気下で８００℃以上３０ｍｉｎ以上のアニール処理を施し、注入ダメージを回復させる。アニール処理を酸素雰囲気で行う場合は、処理温度を８００℃以上９５０℃以下、処理時間を３０ｍｉｎ以上とすればよい。
【００６２】
なお、コンタクト領域の形成方法はイオン注入に限られず、熱拡散法を用いてもよい。この場合、アンドープβ−Ｇａ2Ｏ3単結晶膜６のコンタクト領域を形成したい領域上にＳｎ等の金属を接触させ、熱処理を施すことによりアンドープβ−Ｇａ2Ｏ3単結晶膜６中にＳｎ等のドーパントを拡散させる。
【００６３】
次に、アンドープβ−Ｇａ2Ｏ3単結晶膜６の表面のコンタクト領域を含む領域にドライエッチングを施して溝を形成し、その溝中にゲート絶縁膜３６に覆われたゲート電極３１を埋め込む。ここで、溝を形成することによりコンタクト領域がコンタクト領域３３ａ、３３ｂに分かれる。
【００６４】
具体的には、例えば、堆積法とエッチング加工により溝の底面と側面上にゲート絶縁膜３６を形成し、その上に堆積法とエッチング加工によりゲート電極３１を形成し、最後に堆積法とエッチング加工によりゲート電極３１上のゲート絶縁膜３６を形成する。
【００６５】
その後、ソース電極３２及びドレイン電極３５を形成する。
【００６６】
〔第３の実施の形態〕
第３の実施の形態は、アンドープβ−Ｇａ2Ｏ3単結晶膜６の代わりにｐ型β−Ｇａ2Ｏ3単結晶膜が形成される点において第２の実施の形態と異なる。第２の実施の形態と同様の点については、説明を省略又は簡略化する。
【００６７】
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの構成）
図５は、第３の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ４０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ４０は、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたｐ型β−Ｇａ2Ｏ3単結晶膜７と、ゲート絶縁膜に覆われてｐ型β−Ｇａ2Ｏ3単結晶膜７中に埋め込まれたゲート電極３１と、ｐ型β−Ｇａ2Ｏ3単結晶膜７中のゲート電極３１の両側にそれぞれ形成されたコンタクト領域３３ａ、３３ｂと、ｐ型β−Ｇａ2Ｏ3単結晶膜７上に形成され、コンタクト領域３３ａ、３３ｂに接続されたソース電極３２と、ｎ型β−Ｇａ2Ｏ3基板２のｎ型β−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極３５と、を含む。
【００６８】
Ｇａ2Ｏ3系ＭＩＳＦＥＴ４０は、ソース電極とドレイン電極がそれぞれ素子の上下に設置され、縦方向に電流が流れる縦型半導体素子である。ゲート電極３１に閾値以上の電圧を印加すると、ｐ型β−Ｇａ2Ｏ3単結晶膜７中のゲート電極３１の両側の領域にチャネルが形成され、ソース電極３２からドレイン電極３５へ電流が流れるようになる。
【００６９】
ｐ型β−Ｇａ2Ｏ3単結晶膜７は、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等のｐ型ドーパントを含む。ｐ型β−Ｇａ2Ｏ3単結晶膜７は、例えば、０．１〜１００μｍの厚さを有する。また、ｐ型β−Ｇａ2Ｏ3単結晶膜７は、例えば、１×１０15〜１×１０19／ｃｍ3の濃度のｐ型ドーパントを含む。
【００７０】
Ｇａ2Ｏ3系ＭＩＳＦＥＴ４０は、ｐ型層であるｐ型β−Ｇａ2Ｏ3単結晶膜７をチャネル層として用いるため、第２の実施の形態のＧａ2Ｏ3系ＭＩＳＦＥＴ３０よりも閾値電圧が高い。
【００７１】
ｐ型β−Ｇａ2Ｏ3単結晶膜７は、ｎ型β−Ｇａ2Ｏ3単結晶膜３上にＭｇ等のｐ型ドーパントを添加しながらβ−Ｇａ2Ｏ3単結晶を成長させることにより形成される。なお、添加するイオンはＭｇに限られず、例えば、Ｇａサイトを置換する場合は、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、又はＰｂを用いることができる。また、酸素サイトを置換する場合は、Ｎ又はＰを用いることができる。
【００７２】
（実施の形態の効果）
本実施の形態によれば、ホモエピタキシャル成長法を用いて高品質なβ−Ｇａ2Ｏ3単結晶膜を形成し、そのβ−Ｇａ2Ｏ3単結晶膜を用いて、高品質のＧａ2Ｏ3系半導体素子を形成することができる。また、これらのＧａ2Ｏ3系半導体素子は、高品質なβ−Ｇａ2Ｏ3単結晶膜をチャネル層として用いるため、優れた動作性能を有する。
【００７３】
なお、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記実施の形態において、Ｇａ2Ｏ3系半導体素子をｎ型半導体素子として説明したが、ｐ型半導体素子であってもよい。この場合、各部材の導電型（ｎ型又はｐ型）が全て逆になる。
【００７４】
また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。
【００７５】
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【産業上の利用可能性】
【００７６】
高品質のＧａ2Ｏ3系半導体素子を提供する。
【符号の説明】
【００７７】
１…ＭＢＥ装置、２…ｎ型β−Ｇａ2Ｏ3基板、３…ｎ型β−Ｇａ2Ｏ3単結晶膜、６…アンドープβ−Ｇａ2Ｏ3単結晶膜、７…ｐ型β−Ｇａ2Ｏ3単結晶膜、２０、３０、４０…Ｇａ2Ｏ3系ＭＩＳＦＥＴ、２１、３１…ゲート電極、２２ａ、２２ｂ、３２…ソース電極、２５、３５…ドレイン電極、２６、３６…ゲート絶縁膜、２３ａ、２３ｂ、３３ａ、３３ｂ…コンタクト領域、２４ａ、２４ｂ…ボディ領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
2013035845.tif 000008
【国際調査報告】
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