(57)【要約】  半導体装置はラッチ回路（１）を備えている。ラッチ回路（１）は、差動入力ノード（ＳＩＮＢ，ＳＩＮ）から差動対トランジスタ（１０ｃ，１０ｄ）のゲートに与えられた差動入力信号をラッチするサンプリング部（１０）と、差動入力ノード（ＳＩＮＢ，ＳＩＮ）から引き込む電流量を電流制御信号（ＳＣ１）に基づいて調節することにより、差動入力信号のコモン電位を調節するコモン調節部（１１）と、電流制御信号（ＳＣ１）を、差動対トランジスタ（１０ｃ，１０ｄ）が飽和領域で動作するように制御し、コモン調節部（１１）に供給するコモン制御部（１２）とを備えている。
2013061488.tif 000002
【特許請求の範囲】
【請求項１】
ラッチ回路を備えた半導体装置であって、
前記ラッチ回路は、
差動入力ノードがゲートに接続された差動対トランジスタを有しており、前記差動入力ノードから前記差動対トランジスタのゲートに与えられた差動入力信号をラッチするサンプリング部と、
前記差動入力ノードから電流を引き込むように構成されており、引き込む電流量を電流制御信号に基づいて調節することにより、前記差動入力信号のコモン電位を調節するコモン調節部と、
前記電流制御信号を、前記差動対トランジスタが飽和領域で動作するように制御し、前記コモン調節部に供給するコモン制御部とを備えている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記サンプリング部を複数備えており、
前記各サンプリング部の前記差動対トランジスタのゲートに、前記コモン調節部と接続された前記差動入力ノードが、共通に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記サンプリング部および前記コモン調節部を複数備えており、
前記各サンプリング部の前記差動対トランジスタのゲートに、前記各コモン調節部とそれぞれ接続された互いに異なる前記差動入力ノードがそれぞれ接続されており、
前記各コモン調節部は、前記電流制御信号を共通に受けている
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記差動入力ノードに前記差動入力信号を出力する出力回路をさらに備えており、
前記コモン調節部は、それぞれのゲートに前記電流制御信号を受け、それぞれのソースが第１電源に接続されており、かつ、それぞれのドレインが前記差動入力ノードを構成する第１および第２ノードにそれぞれ接続された第１および第２トランジスタを備えている
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記コモン制御部は、
所定電位の信号を生成し、生成した信号を所定電位ノードに出力する所定電位生成部と、
前記サンプリング部、前記コモン調節部、および前記出力回路の一部または全部のレプリカであるレプリカ部とを備えており、
前記レプリカ部は、
前記差動対トランジスタを構成するトランジスタのうちのいずれか一方のレプリカである第１レプリカトランジスタを有しており、当該第１レプリカトランジスタのドレインが前記レプリカ部の出力ノードに接続された、前記サンプリング部の一部または全部のレプリカであるレプリカサンプリング部と、
ゲートに前記電流制御信号を受け、ソースが前記第１電源に接続されており、ドレインが出力ノードに接続された、前記第１および第２トランジスタのうちのいずれか一方のレプリカである第２レプリカトランジスタを有しており、当該出力ノードは前記第１レプリカトランジスタのゲートに接続された、前記コモン調節部の一部または全部のレプリカであるレプリカコモン調節部と、
出力ノードが前記第１レプリカトランジスタのゲートと接続された、前記出力回路の一部または全部のレプリカであるレプリカ出力回路とを含んでおり、
前記コモン制御部は、
一方の入力端に前記レプリカ部の出力ノードが接続される一方、他方の入力端に前記所定電位ノードが接続されており、両方の入力端の電位がほぼ同一電位となるように調節された前記電流制御信号を出力するアンプをさらに備えている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記レプリカサンプリング部、前記レプリカコモン調節部、および前記レプリカ出力回路において、トランジスタのチャネル幅サイズおよび抵抗の抵抗値は、前記レプリカコモン調節部に引き込む電流量が、前記コモン調節部に引き込む電流量の約１／ｎ倍（ｎ＞１）になるように設定されている
ことを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記レプリカサンプリング部、前記レプリカコモン調節部、および前記レプリカ出力回路において、トランジスタのチャネル幅サイズおよび抵抗の抵抗値は、前記レプリカコモン調節部に引き込む電流量が、前記コモン調節部に引き込む電流量の約ｎ倍（ｎ＞１）になるように設定されている
ことを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記所定電位生成部は、前記第１電源と第２電源との間に直列に接続された第１および第２抵抗を備えており、前記第１抵抗と前記第２抵抗との間のノードが前記所定電位ノードに接続されている
ことを特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記サンプリング部は、
それぞれの一端は第２電源に接続され、それぞれの他端は前記差動対トランジスタの各々のトランジスタのドレインにそれぞれ接続された第１および第２負荷回路と、
第１クロック信号をゲートに受け、前記差動対トランジスタの動作をオンオフ制御する第３トランジスタとを備えており、
前記所定電位生成部は、
前記第２電源と前記所定電位ノードとの間に接続された前記第１または第２負荷回路のレプリカと、
前記所定電位ノードと前記第１電源との間に直列に接続された前記差動対トランジスタを構成するトランジスタのうちのいずれか一方のレプリカ、および前記第３トランジスタのレプリカとを備えている
ことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記サンプリング部は、
第１クロック信号をゲートに受け、前記差動対トランジスタの動作をオンオフ制御する第１トランジスタと、
前記第１クロック信号の逆位相である第２クロック信号をゲートに受ける第２トランジスタと、
前記第２トランジスタによって動作がオンオフ制御されるものであり、前記差動対トランジスタから入力されたデータを保持する保持回路と、
前記差動対トランジスタおよび前記保持回路のそれぞれと第２電源との間に接続された負荷回路とを備えている
ことを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１項に記載の半導体装置と、
前記半導体装置のサンプリング部によってサンプリングされた信号を受けるディジタルフィルタ部とを備えている
ことを特徴とするクロックデータリカバリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信信号をラッチするラッチ回路を備えた半導体装置およびクロックデータリカバリシステムに関する。
【背景技術】
【０００２】
図８は電流源を有しないタイプのラッチ回路の回路構成例を示す図である（例えば特許文献１）。【０００３】
図８のラッチ回路５０において、クロックＣＫがＨｉｇｈレベル（このとき、クロックＣＫＢはＬｏｗレベル）のとき、ｎＭＯＳトランジスタ５０ｇが活性化される。すると、抵抗５０ａ，５０ｂ、およびｎＭＯＳトランジスタ５０ｃ，５０ｄに電流が流れることにより、入力信号ＩＮ，ＩＮＢに応じて出力信号ＯＵＴ，ＯＵＴＢが変化する。クロックＣＫＢがＨｉｇｈレベル（このとき、クロックＣＫはＬｏｗレベル）のときは、ｎＭＯＳトランジスタ５０ｈが活性化される。すると、抵抗５０ａ，５０ｂ、およびｎＭＯＳトランジスタ５０ｅ，５０ｆに電流が流れることにより、出力信号ＯＵＴ，ＯＵＴＢがラッチされる。【０００４】
このラッチ回路５０は、差動対のｎＭＯＳトランジスタをスイッチング動作させるため、高速動作が可能である。また、ラッチ回路５０内に電流源を有していないため、電源電圧の低電圧化が可能である。【０００５】
また、ＰＶＴ（Process, Voltage and Temperature）のばらつきを補正する方法として、特許文献２および特許文献３には、レプリカ回路を使用した方法が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２７８５４４号公報
【特許文献２】特開２０１０−１７８０９４号公報
【特許文献３】特開２００８−２１９６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図８に示すラッチ回路５０は、電流源を有しないため、ＰＶＴのばらつきにより出力信号ＯＵＴ，ＯＵＴＢのコモン電位が変動する。例えば、ラッチ回路５０の出力信号ＯＵＴ，ＯＵＴＢのコモン電位が低下すると、ｎＭＯＳトランジスタ５０ｃ，５０ｄが非飽和状態となり、ラッチ回路５０のゲインが低下する。これにより、出力信号ＯＵＴ，ＯＵＴＢの振幅が減衰する。このため、ラッチ回路５０における差動信号の信号遷移点付近での不感帯（例えば、信号の振幅が小さくなり、信号のラッチが正常にできなくなる領域）が増加し、その結果、ラッチ回路５０を備える受信システム全体の性能が低下する。この問題は、各信号遷移点間の時間すなわち信号の周期が短い、例えばＧＨｚオーダーの超高速動作において、より顕著となる。また、入力信号の振幅が小さい、例えば１００ｍＶオーダーの低振幅信号が入力される低振幅動作において、より顕著となる。【０００８】
このようなＰＶＴのばらつきによるコモン電位の変動を補正する方法として、例えば特許文献２や特許文献３に記載されているようなレプリカ回路を使用した方法が挙げられる。しかしながら、特許文献２や特許文献３に開示された技術では、回路の駆動に用いるバイアス電流源を流れる電流量を調節してＰＶＴのばらつき等に起因する出力信号のばらつきを補正しているため、電流源を有しないタイプのラッチ回路には適用できない。【０００９】
前記の問題に鑑み、本発明は、ラッチ回路を備えた半導体装置について、ＰＶＴばらつき等によりコモン電位が変動した場合においても、ラッチ回路のゲインの低下を抑制可能とする構成を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１態様では、半導体装置はラッチ回路を備えている。前記ラッチ回路は、差動入力ノードがゲートに接続された差動対トランジスタを有しており、前記差動入力ノードから前記差動対トランジスタのゲートに与えられた差動入力信号をラッチするサンプリング部と、前記差動入力ノードから電流を引き込むように構成されており、引き込む電流量を電流制御信号に基づいて調節することにより、前記差動入力信号のコモン電位を調節するコモン調節部と、前記電流制御信号を、前記差動対トランジスタが飽和領域で動作するように制御し、前記コモン調節部に供給するコモン制御部とを備えている。【００１１】
この第１態様によると、ＰＶＴばらつき等により、差動対トランジスタのドレインに接続されたノードのコモン電位が変動したとしても、差動対トランジスタが飽和領域で動作するように差動入力信号のコモン電位が調節される。これにより、例えば差動対トランジスタのドレインに接続されたノードのコモン電位の変動に起因して差動対トランジスタが非飽和領域に入ることを、未然に防ぐことができ、ラッチ回路およびそれを備えた半導体装置のゲインの低下を抑制することができる。これにより、信号の遷移点付近に発生する不感帯の広がりを抑制することができる。したがって、半導体装置のラッチの性能や信号受信性能を確保することができる。【００１２】
本発明の第２態様では、クロックデータリカバリシステムは、前記第１態様の半導体装置と、前記半導体装置のサンプリング部でサンプリングされた信号を受けるディジタルフィルタ部とを備えている。【００１３】
このように、クロックデータリカバリシステムに第１態様の半導体装置を備えることにより、ＰＶＴのばらつきによる半導体装置のゲインの低下が抑制される。このため、本態様の半導体装置を使用しない場合と比較して、クロックデータリカバリシステムの受信システム全体の性能を向上させることができる。
【発明の効果】
【００１４】
本発明によると、ＰＶＴばらつき等によってコモン電位が変動したとしても、半導体装置のゲインの低下を抑制することができる。したがって、半導体装置およびこれを備えたクロックデータリカバリシステムの受信性能を確保することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る半導体装置の構成例を示す図である。
【図２】所定電位生成部の他の構成例を示す図である。
【図３】第１の実施形態に係る半導体装置の他の構成例を示す図である。
【図４】第２の実施形態に係る半導体装置の構成例を示す図である。
【図５】クロックデータリカバリシステムの構成例を示す図である。
【図６】第３の実施形態に係る半導体装置の構成例を示す図である。
【図７】コモン制御部の他の構成例を示す図である。
【図８】従来のラッチ回路の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において共通の構成要素については、同一の符号を付してその詳細な説明を省略する。
【００１７】
＜第１の実施形態＞
図１は本発明の第１の実施形態に係る半導体装置の回路構成例を示す図である。
【００１８】
ラッチ回路１は、サンプリング部１０、コモン調節部１１、およびコモン制御部１２を備えている。
【００１９】
サンプリング部１０は、差動入力ノードＳＩＮＢ，ＳＩＮがそれぞれのゲートに接続された差動対トランジスタであるｎＭＯＳトランジスタ１０ｃ，１０ｄと、ｎＭＯＳトランジスタ１０ｃ，１０ｄのドレインにそれぞれのゲートが接続された一対のトランジスタにより構成された保持回路としてのｎＭＯＳトランジスタ１０ｅ，１０ｆと、第１クロック信号としてのクロックＣＫをゲートに受け、ｎＭＯＳトランジスタ１０ｃ，１０ｄの動作をオンオフ制御するｎＭＯＳトランジスタ１０ｇと、第２クロック信号としてのクロックＣＫＢをゲートに受け、ｎＭＯＳトランジスタ１０ｅ，１０ｆの動作をオンオフ制御するｎＭＯＳトランジスタ１０ｈと、電源とｎＭＯＳトランジスタ１０ｃ，１０ｄおよびｎＭＯＳトランジスタ１０ｅ，１０ｆのそれぞれとの間にそれぞれ接続され、それぞれのゲートがグランドに接続された負荷回路としてのｐＭＯＳトランジスタ１０ａ，１０ｂとを備えている。
【００２０】
このように、サンプリング部１０は電流源を備えていない。したがって、電源電圧の低電圧化が可能である。また、差動対トランジスタおよびデータ保持用のトランジスタとして、ｎＭＯＳトランジスタを用いるため、高速動作が可能である。
【００２１】
サンプリング部１０は、クロックＣＫがＨｉｇｈレベル（このとき、クロックＣＫＢはＬｏｗレベル）のとき、ｎＭＯＳトランジスタ１０ｇが活性化され、ｐＭＯＳトランジスタ１０ａ，１０ｂ、およびｎＭＯＳトランジスタ１０ｃ，１０ｄに電流が流れる。そして、ｎＭＯＳトランジスタ１０ｃ，１０ｄのゲートに入力される差動入力信号に応じて、ｎＭＯＳトランジスタ１０ｃ，１０ｄのドレインに接続された出力ノードＯＵＴ，ＯＵＴＢから出力される出力信号が、ＨｉｇｈレベルまたはＬｏｗレベルのいずれかに切り替わる。なお、以降の説明において、出力ノードＯＵＴ，ＯＵＴＢから出力される出力信号にもＯＵＴ，ＯＵＴＢの符号を付するものとする。クロックＣＫＢがＨｉｇｈレベル（このとき、クロックＣＫはＬｏｗレベル）のとき、ｎＭＯＳトランジスタ１０ｈが活性化され、ｐＭＯＳトランジスタ１０ａ，１０ｂ、およびｎＭＯＳトランジスタ１０ｅ，１０ｆに電流が流れる。そして、クロックＣＫＢがＨｉｇｈになる時の出力信号ＯＵＴ，ＯＵＴＢは、ｐＭＯＳトランジスタ１０ａ，１０ｂおよびｎＭＯＳトランジスタ１０ｅ，１０ｆによって保持される。
【００２２】
ラッチ回路１の前段には、出力回路としての出力アンプ１３が接続される。出力アンプ１３は、差動対トランジスタ１３ｃ，１３ｄと、バイアスＶｂｉａｓ１がゲートに与えられたｎＭＯＳトランジスタ１３ｅと、負荷回路としての抵抗１３ａ，１３ｂとを備えている。出力アンプ１３は、差動信号ＩＮ，ＩＮＢを差動対トランジスタであるｎＭＯＳトランジスタ１３ｃ，１３ｄのゲートに受け、反転増幅した信号を差動入力ノードＳＩＮＢ，ＳＩＮ（すなわち、サンプリング部１０の差動対トランジスタ１０ｃ，１０ｄのゲート）に対して差動入力信号として出力する。なお、以降の説明において、差動入力ノードＳＩＮＢ，ＳＩＮに対して出力された差動入力信号にもＳＩＮＢ，ＳＩＮの符号を付するものとする。また、図示はしていないが、出力アンプ１３の前段には、出力アンプ１３と同じ回路構成のプリアンプが接続されるものとする。
【００２３】
コモン調節部１１は、第１および第２トランジスタとしてのｎＭＯＳトランジスタ１１ａ，１１ｂを備えている。ｎＭＯＳトランジスタ１１ａ，１１ｂは、それぞれのドレインが、差動入力ノードＳＩＮ，ＳＩＮＢ（第１および第２ノード）のそれぞれに対して接続され、それぞれのソースがグランドに接続される。また、ｎＭＯＳトランジスタ１１ａ，１１ｂのゲートには、コモン制御部１２から出力された電流制御信号ＳＣ１が与えられる。コモン調節部１１では、このゲートに与えられた電流制御信号ＳＣ１の電圧値に応じて、差動入力ノードＳＩＮ，ＳＩＮＢから引き込む電流、すなわちｎＭＯＳトランジスタ１１ａ，１１ｂに流れる電流量が変化する。ｎＭＯＳトランジスタ１１ａ，１１ｂを流れる電流は出力アンプ１３の抵抗１３ｂ，１３ａに流れ、これにより差動入力信号ＳＩＮ，ＳＩＮＢのコモン電位が変化する。
【００２４】
コモン制御部１２は、所定電位生成部１０１、差動アンプ１０２、およびレプリカ部１０３を備えている。
【００２５】
レプリカ部１０３は、サンプリング部１０のうちの一部のレプリカであるレプリカサンプリング部１１０、コモン調節部１１のうちの一部のレプリカであるレプリカコモン調節部１１１、出力アンプ１３のうちの一部のレプリカであるレプリカ出力回路１１３、および出力アンプ１３の前段に設けられたプリアンプのうちの一部のレプリカであるレプリカ１１４を備えている。
【００２６】
レプリカサンプリング部１１０は、電源と出力ノードＳＤ１との間に接続されたｐＭＯＳトランジスタ１１０ａと、出力ノードＳＤ１とグランドとの間に直列に接続された第１レプリカトランジスタとしてのｎＭＯＳトランジスタ１１０ｃおよびｎＭＯＳトランジスタ１１０ｇとを備えている。出力ノードＳＤ１は、後述する差動アンプ１０２の反転入力端子に接続される。また、ｐＭＯＳトランジスタ１１０ａのゲートはグランドに接続され、ｎＭＯＳトランジスタ１１０ｇのゲートは電源に接続される。例えば、ｐＭＯＳトランジスタ１１０ａは負荷回路１０ａのレプリカであり、ｎＭＯＳトランジスタ１１０ｃ，１１０ｇはそれぞれｎＭＯＳトランジスタ１０ｃ，１０ｇのレプリカである。なお、ｎＭＯＳトランジスタ１１０ｃとして、ｎＭＯＳトランジスタ１０ｃに代えてｎＭＯＳトランジスタ１０ｄのレプリカを用い、ｐＭＯＳトランジスタ１１０ａとして、ｐＭＯＳトランジスタ１０ａに代えてｐＭＯＳトランジスタ１０ｂのレプリカを用いてもかまわない。
【００２７】
レプリカ出力回路１１３は、電源と出力ノードＳＤ２との間に接続された抵抗１１３ａおよび出力ノードＳＤ２とグランドとの間に直列に接続されたｎＭＯＳトランジスタ１１３ｃ，１１３ｅを備えている。出力ノードＳＤ２は、レプリカサンプリング部１１０のｎＭＯＳトランジスタ１１０ｃのゲートに接続される。また、ｎＭＯＳトランジスタ１１３ｅのゲートには、バイアスＶｂｉａｓ１が与えられる。例えば、抵抗１１３ａは抵抗１３ａのレプリカであり、ｎＭＯＳトランジスタ１１３ｃ，１１３ｅはそれぞれｎＭＯＳトランジスタ１３ｃ，１３ｅのレプリカである。なお、ｎＭＯＳトランジスタ１１３ｃとして、ｎＭＯＳトランジスタ１３ｃに代えてｎＭＯＳトランジスタ１３ｄのレプリカを用い、抵抗１１３ａとして、抵抗１３ａに代えて抵抗１３ｂのレプリカを用いてもかまわない。
【００２８】
レプリカコモン調節部１１１は、出力ノードＳＤ２とグランドとの間に接続された第２レプリカトランジスタとしてのｎＭＯＳトランジスタ１１１ｂを備えている。ｎＭＯＳトランジスタ１１１ｂのゲートには、後述する差動アンプ１０２の出力ノードが接続される。例えば、ｎＭＯＳトランジスタ１１１ｂは、ｎＭＯＳトランジスタ１１ｂのレプリカである。なお、ｎＭＯＳトランジスタ１１１ｂとして、ｎＭＯＳトランジスタ１１ｂに代えてｎＭＯＳトランジスタ１１ａのレプリカを用いてもかまわない。
【００２９】
レプリカ１１４は、出力ノードと電源との間に接続された抵抗１１４ａ、および出力ノードとグランドとの間に直列に接続されたｎＭＯＳトランジスタ１１４ｃ，１１４ｅを備えている。出力ノードは、レプリカ出力回路１１３のｎＭＯＳトランジスタ１１３ｃのゲートに接続される。また、ｎＭＯＳトランジスタ１１４ｅのゲートには、バイアスＶｂｉａｓ２が与えられ、ｎＭＯＳトランジスタ１１４ｃのゲートは電源に接続される。なお、レプリカ１１４の抵抗１１４ａおよびｎＭＯＳトランジスタ１１４ｃ，１１４ｅは、図示はしていないが、それぞれ出力アンプ１３の前段に設けられたプリアンプ内に含まれる抵抗およびｎＭＯＳトランジスタのレプリカである。
【００３０】
レプリカ部１０３において、レプリカトランジスタ（ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ）およびレプリカ元のトランジスタ（ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ）のチャネル長およびチャネル幅のサイズは、差動入力ノードＳＩＮ，ＳＩＮＢが接続されたコモン調節部１１に引き込まれる電流と、ｎＭＯＳトランジスタ１１１ｂのドレインが接続されたレプリカコモン調節部１１１に引き込まれる電流とがほぼ同じになるように、それぞれ設定される。具体的には、例えばｎＭＯＳトランジスタ１１３ｃ，１１１ｂ，１１０ｃ、およびｐＭＯＳトランジスタ１１０ａのそれぞれのチャネル長およびチャネル幅のサイズは、ｎＭＯＳトランジスタ１３ｃ，１１ｂ，１０ｃ、およびｐＭＯＳトランジスタ１０ａのそれぞれのチャネル長およびチャネル幅のサイズとそれぞれほぼ同じに設定される。また、ｎＭＯＳトランジスタ１１３ｅ，１１０ｇのそれぞれのチャネル幅のサイズは、ｎＭＯＳトランジスタ１３ｅ，１０ｇのそれぞれのチャネル幅サイズのほぼ１／２に設定され、それぞれのチャネル長のサイズは、それぞれにほぼ同じに設定される。
【００３１】
また、レプリカ部１０３に含まれる抵抗は、レプリカ元の抵抗とほぼ同じ抵抗値に設定される。例えば、抵抗１１３ａは、抵抗１３ａとほぼ同じ抵抗値に設定される。
【００３２】
レプリカ１１４においても、上記と同様に、抵抗の抵抗値およびトランジスタのサイズが設定される。
【００３３】
これにより、コモン調節部１１に引き込まれる電流と、レプリカコモン調節部１１１に引き込まれる電流とが、ほぼ同じ電流量となる。
【００３４】
なお、本実施形態において「ほぼ」とは、±１０％の誤差を含むものとし、以下の各実施形態においても同様とする。
【００３５】
所定電位生成部１０１は、電源とグランドとの間に直列に接続された第１および第２抵抗としての抵抗１０１ａ，１０１ｂを備えており、抵抗１０１ａと抵抗１０１ｂとの間の出力ノードである所定電位ノードＶＤ１が、後述する差動アンプ１０２の非反転入力端子に接続される。したがって、所定電位生成部１０１は、抵抗１０１ａと抵抗１０１ｂとにより分圧された下式（１）に示されるＶｏｕｔを差動アンプ１０２の非反転入力端子に出力する。
【００３６】
【数１】
2013061488.tif 000003
【００３７】
ここで、Ｒ１０１ａは抵抗１０１ａの抵抗値、Ｒ１０１ｂは抵抗１０１ｂの抵抗値、Ｖｖｄｄは電源電圧を示している。例えば、Ｒ１０１ａ＝Ｒ１０１ｂの場合、Ｖｖｄｄ／２がＶｏｕｔの電圧値として出力される。
【００３８】
差動アンプ１０２は、反転入力端子に接続されたレプリカ部１０３の出力ノードＳＤ１における信号の電位と、非反転入力端子に接続された所定電位ノードＶＤ１における信号の電位とを比較し、両方の電位がほぼ同一の電位になるように、ｎＭＯＳトランジスタ１１１ｂのゲートに与える電位を制御する電流制御信号ＳＣ１を出力する。このようなフィードバック構成をとることによって、レプリカ部１０３の出力ノードＳＤ１における信号の電位と、所定電位ノードＶＤ１における信号の電位とがほぼ等しくなるように、レプリカコモン調節部１１１の出力ノードＳＤ２、すなわちレプリカサンプリング部１１０のｎＭＯＳトランジスタ１１０ｃのゲートに接続された出力ノードＳＤ２における信号の電位が調節される。
【００３９】
電流制御信号ＳＣ１は、コモン調節部１１のｎＭＯＳトランジスタ１１ａ，１１ｂのゲートにも与えられており、差動入力信号ＳＩＮ，ＳＩＮＢのコモン電位もｎＭＯＳトランジスタ１１０ｃのゲートに与えられる信号の電位とほぼ等しい値に調節される。これにより、サンプリング部１０の出力信号ＯＵＴ，ＯＵＴＢのコモン電位は、所定電位生成部１０１の出力信号の電位とほぼ等しくなるように調節される。
【００４０】
これにより、サンプリング部１０のｎＭＯＳトランジスタ１０ｃ，１０ｄが飽和動作するように、抵抗１０１ａの抵抗値Ｒ１０１ａと抵抗１０１ｂの抵抗値Ｒ１０１ｂとの比率を選定しておくことによって、ＰＶＴばらつき等によりサンプリング部１０の出力信号ＯＵＴ，ＯＵＴＢのコモン電位が変動した場合においても、サンプリング部１０のゲインの低下を抑制することができる。すなわち、ラッチ回路１のゲインの低下を抑制することができる。
【００４１】
以上のように、本実施形態ではＰＶＴばらつき等により、例えばｎＭＯＳトランジスタ１０ｃ，１０ｄのドレインに接続された出力信号ＯＵＴ，ＯＵＴＢのコモン電位が変動したとしても、ｎＭＯＳトランジスタ１０ｃ，１０ｄが飽和領域で動作するように、差動入力信号ＳＩＮＢ，ＳＩＮのコモン電位が調節される。これにより、ＰＶＴばらつき等によるラッチ回路およびそれを備えた半導体装置のゲインの低下を抑制することができる。
【００４２】
なお、飽和領域での動作とは、例えばｎＭＯＳトランジスタのゲート−ソース間の電圧をＶｇｓ、ドレイン−ソース間の電圧をＶｄｓ、閾値電圧をＶｔｈｎとしたときに、下式（２）の関係が成立する動作領域のことである。
【００４３】
【数２】
2013061488.tif 000004
【００４４】
したがって、抵抗１０１ａの抵抗値Ｒ１０１ａと、抵抗１０１ｂの抵抗値Ｒ１０１ｂとの比率は、ＰＶＴばらつきが発生した場合においても、ｎＭＯＳトランジスタ１０ｃ，１０ｄが上式（２）を満足するような比率に設定すればよい。
【００４５】
［第１の実施形態の変形例１］
上記の第１の実施形態では、所定電位生成部１０１は、２つの抵抗１０１ａ，１０１ｂを備えていたが、所定電位生成部１０１に代えて、図２に示すような所定電位生成部２０１を用いてもよい。
【００４６】
図２において、所定電位生成部２０１は、電源と差動アンプ１０２の非反転入力端子に接続される出力ノードである所定電位ノードＶＤ１との間に接続されたｐＭＯＳトランジスタ２１０ａと、所定電位ノードＶＤ１とグランドの間に直列に接続されたｎＭＯＳトランジスタ２１０ｃ，２１０ｇとを備えている。ｐＭＯＳトランジスタ２１０ａは、負荷回路１０ａのレプリカであり、ｎＭＯＳトランジスタ２１０ｃ，２１０ｇはそれぞれｎＭＯＳトランジスタ１０ｃ，１０ｇのレプリカである。具体的には、ｐＭＯＳトランジスタ２１０ａのチャネル長およびチャネル幅サイズは、負荷回路１０ａのレプリカであるｐＭＯＳトランジスタ１１０ａのチャネル長およびチャネル幅サイズとほぼ等しく、ｎＭＯＳトランジスタ２１０ｃ，２１０ｇのチャネル長およびチャネル幅サイズは、それぞれがｎＭＯＳトランジスタ１０ｃ，１０ｇのレプリカであるｎＭＯＳトランジスタ１１０ｃ，１１０ｇのチャネル長およびチャネル幅サイズとそれぞれほぼ等しい。ｐＭＯＳトランジスタ２１０ａのゲートはグランドに接続され、ｎＭＯＳトランジスタ２１０ｇのゲートは電源に接続される。
【００４７】
ｎＭＯＳトランジスタ２１０ｃは、ゲートが所定電位ノードＶＤ１に接続されたダイオード接続となっている。このため、所定電位ノードＶＤ１に出力される信号の所定電位は、レプリカサンプリング部１１０のｎＭＯＳトランジスタ１１０ｃを飽和動作させる電位となる。具体的には、ＰＶＴばらつきが発生したとき、レプリカサンプリング部１１０のｎＭＯＳトランジスタ１１０ｃを飽和動作させる、ＰＶＴばらつきによるコモン電位の変動に応じて変動した電位の信号が、所定電位ノードＶＤ１に接続された差動アンプ１０２の非反転入力端子に与えられる。
【００４８】
これにより、サンプリング部１０の出力信号ＯＵＴ，ＯＵＴＢのコモン電位は、所定電位生成部２０１から所定電位ノードＶＤ１に出力される信号の電位とほぼ等しくなるように調節される。したがって、所定電位生成部１０１に代えて所定電位生成部２０１を使用した場合においても、サンプリング部１０のｎＭＯＳトランジスタ１０ｃ，１０ｄは飽和動作する。これにより、ＰＶＴばらつき等によるラッチ回路１のゲインの低下を抑制することができる。
【００４９】
［第１の実施形態の変形例２］
上記の第１の実施形態およびその変形例１では、コモン制御部１２のレプリカ部１０３の構成としてシングル構成を用いたが、図３に示すように、シングル構成のレプリカ部１０３に代えて、差動構成のレプリカ部２０３を用いてもよい。
【００５０】
図３のラッチ回路１Ａにおいて、コモン制御部２２のレプリカ部２０３は、レプリカサンプリング部１１０、レプリカコモン調節部１１１、レプリカ出力回路１１３、およびプリアンプのレプリカ１１４に代えて、それぞれに差動化された、レプリカサンプリング部２１０、レプリカコモン調節部２１１、レプリカ出力回路２１３、およびプリアンプのレプリカ２１４を備えている。また、レプリカサンプリング部２１０の出力部には、コモンレベルを検出するための抵抗１１０ｉ，１１０ｊが接続される。
【００５１】
レプリカサンプリング部２１０、レプリカコモン調節部２１１、レプリカ出力回路２１３、およびプリアンプのレプリカ２１４における、各トランジスタのチャネル長およびチャネル幅は、レプリカ元の各トランジスタとそれぞれにほぼ同じサイズに設定され、各抵抗は、レプリカ元の各抵抗とそれぞれにほぼ同じ抵抗値に設定される。
【００５２】
このような差動構成のレプリカ部２０３を用いることにより、各々の対となるトランジスタ間においてばらつきが発生した場合、そのばらつきが平均化されて、電流制御信号ＳＣ１に反映される。
【００５３】
これにより、ＰＶＴばらつき等によるサンプリング部１０のゲインの低下を抑制することができるとともに、各々の対となるトランジスタ間におけるばらつきの影響を緩和することができる。
【００５４】
＜第２の実施形態＞
図４は本発明の第２の実施形態に係る半導体装置の回路構成例を示す図である。図４の半導体装置において、図１と異なるのは、複数のサンプリング部１０を備えている点である。
【００５５】
図４のラッチ回路１Ｂにおいて、複数のサンプリング部１０のそれぞれに含まれる差動対トランジスタ１０ｃ，１０ｄのゲートは、差動入力ノードＳＩＮＢ，ＳＩＮにそれぞれ共通に接続され、差動入力ノードＳＩＮＢ，ＳＩＮはコモン調節部１１のｎＭＯＳトランジスタ１１ｂ，１１ａのドレインにそれぞれ共通に接続される。また、複数のサンプリング部１０にそれぞれ含まれるｎＭＯＳトランジスタ１０ｇには、それぞれ異なるクロックＣＫ０，ＣＫ１が与えられる。同様に、複数のサンプリング部１０にそれぞれ含まれるｎＭＯＳトランジスタ１０ｈには、それぞれ異なるクロックＣＫ０Ｂ，ＣＫ１Ｂが与えられる。それ以外の点は、図１と同様であり、ここではその詳細な説明は省略する。
【００５６】
図４の半導体装置は、例えば異なる位相のクロックによるオーバーサンプリングを実施する場合等において、複数のサンプリング部１０が必要である場合に使用することができる。このとき、コモン制御部１２およびコモン調節部１１を複数のサンプリング部１０によって共有して使用することが可能であり、複数のサンプリング部１０に対して、それぞれコモン制御部１２およびコモン調節部１１を使用する場合と比較して、面積を削減することができる。
【００５７】
［クロックデータリカバリシステム］
図５は図４のラッチ回路１Ｂを利用した３倍オーバーサンプリングクロックデータリカバリシステムの一例を示す図である。
【００５８】
図５において、伝送路２０を通過した信号はイコライザ部２１で波形等化され、アンプ部２２で増幅された後、ラッチ回路１Ｂのサンプリング部１０に供給される。サンプリング部１０によってサンプリングされた信号は、ディジタルフィルタ部２３に供給される。
【００５９】
ディジタルフィルタ部２３は、サンプリングされた信号を受け、位相調整信号ＳＣ２をクロック生成部２４に出力する。クロック生成部２４は、リファレンスクロックＣＫＲおよび位相調整信号ＳＣ２から互いに位相の異なるクロックＰＨ０，ＰＨ１，ＰＨ２を生成し、３つのサンプリング部１０にそれぞれクロックＰＨ０，ＰＨ１，ＰＨ２を供給する。このとき、図４と同様に、３つのサンプリング部１０の入力信号のコモン電位は、差動入力ノードＳＩＮＢ，ＳＩＮに共通に接続された１つのコモン調節部１１、および１つのコモン調節部１１を制御する１つのコモン制御部１２によって調節される。このように、図５においても、図４と同様に３つのサンプリング部１０は、１つのコモン調節部１１と１つのコモン制御部１２とを共有することができる。
【００６０】
以上のように、本実施形態に係るクロックデータリカバリシステムは、ＰＶＴのばらつきによらず受信性能を確保することができる。また、追加回路として、１つのコモン調節部１１と１つのコモン制御部１２とを３つのサンプリング部１０に対して共有して設ければよいため、回路面積の増加を抑制しつつ、クロックデータリカバリシステムの受信性能を確保することができる。
【００６１】
なお、クロックデータリカバリシステムは図５の構成に限定されない。例えば、位相調整信号ＳＣ２がなくても、クロックデータリカバリシステムは実現できる。この場合には、ディジタルフィルタ部２３内またはディジタルフィルタ部２３の後段のブロックにおいて信号の選択処理が実行される。
【００６２】
また、図５のクロックデータリカバリシステムは、サンプリング部１０を３つ使用しているが、３つに限定されず、例えばサンプリング部１０を４つ以上使用してもよい。この場合においても、４つ以上のサンプリング部１０で１つのコモン調節部１１と１つのコモン制御部１２とを共有することができる。
【００６３】
＜第３の実施形態＞
図６は本発明の第３の実施形態に係る半導体装置の回路構成例を示す図である。図６の半導体装置において、図１と異なるのは、複数の出力アンプ１３、複数のコモン調節部１１および複数のサンプリング部１０を備えている点である。
【００６４】
図６の半導体装置において、複数の出力アンプ１３の出力信号がそれぞれ接続された差動入力ノードＳＩＮＢ，ＳＩＮおよび差動入力ノードＳＩＮＢ１，ＳＩＮ１は、それぞれ異なるサンプリング部１０のｎＭＯＳトランジスタ１０ｃ，１０ｄのゲートに接続される。差動入力ノードＳＩＮＢ，ＳＩＮおよび差動入力ノードＳＩＮＢ１，ＳＩＮ１のそれぞれには、異なるコモン調節部１１のｎＭＯＳトランジスタ１１ｂ，１１ａのドレインがそれぞれ接続される。また、複数のサンプリング部１０のそれぞれに含まれるｎＭＯＳトランジスタ１０ｇには、それぞれ異なるクロックＣＫ０，ＣＫ１が与えられる。同様に、複数のサンプリング部１０のそれぞれに含まれるｎＭＯＳトランジスタ１０ｈには、それぞれ異なるクロックＣＫ０Ｂ，ＣＫ１Ｂが与えられる。なお、それぞれのサンプリング部１０に含まれるｎＭＯＳトランジスタ１０ｇに同じクロックが与えられてもよい。また、それぞれのサンプリング部１０に含まれるｎＭＯＳトランジスタ１０ｈに同じクロックが与えられてもよい。
【００６５】
複数のコモン調節部１１のｎＭＯＳトランジスタ１１ａ，１１ｂのそれぞれのゲートは、共通のノードに接続される。その共通のノードには、１つのコモン制御部１２からの電流制御信号ＳＣ１が与えられる。このように、１つのコモン制御部１２からの電流制御信号ＳＣ１を共通のノードに接続された複数のコモン調節部１１のｎＭＯＳトランジスタ１１ａ，１１ｂのゲートに与えることにより、コモン制御部１２を共有することが可能となる。これにより、複数のサンプリング部１０に対して、それぞれにコモン制御部１２を使用する場合と比較して面積を削減できる。
【００６６】
なお、上記の各実施形態は、組み合わせて使用することが可能である。例えば、第１の実施形態の変形例１において説明した所定電位生成部２０１を、図４や図６の半導体装置に適用してもよい。
【００６７】
また、第２の実施形態と第３の実施形態とを組み合わせて使用してもよい。具体的には、複数のサンプリング部に接続された差動入力ノードが１つのコモン調節部に接続された構成（第２の実施形態）と、複数のコモン調節部のｎＭＯＳトランジスタのゲートが共有のノードを介して１つのコモン制御部に接続された構成（第３の実施形態）とが混在してもよい。
【００６８】
また、レプリカ部は、図１および図３の構成に限定されない。例えば、図７に示すように、コモン制御部３２のレプリカ部３０３において、レプリカ出力回路１１３の前段に設けられたプリアンプのレプリカ１１４がない構成でもかまわない。この場合、レプリカ出力回路１１３のｎＭＯＳトランジスタ１１３ｃのゲートは電源に接続される。また、図３において、プリアンプのレプリカ２１４がない構成でもかまわない。この場合、レプリカ出力回路１１３のｎＭＯＳトランジスタ１１３ｃ，１１３ｄのゲートは電源に接続される。
【００６９】
また、上記の各実施形態では、レプリカ部におけるトランジスタのチャネル幅サイズおよび抵抗の抵抗値は、コモン調節部に引き込まれる電流と、レプリカコモン調節部に引き込まれる電流とがほぼ同じになるようにそれぞれ設定されるものとしたが、これに限定されない。例えば、図７において、抵抗１１３ａの抵抗値を抵抗１３ａの抵抗値の約ｎ倍（ｎ＞１）とし、ｎＭＯＳトランジスタ１１３ｃ，１１１ｂ，１１０ｃのチャネル幅サイズをｎＭＯＳトランジスタ１３ｃ，１１ｂ，１０ｃのチャネル幅サイズの約１／ｎ倍とし、ｐＭＯＳトランジスタ１１０ａのチャネル幅サイズをｐＭＯＳトランジスタ１０ａのチャネル幅サイズの約１／ｎ倍とし、ｎＭＯＳトランジスタ１１３ｅ，１１０ｇのチャネル幅サイズをｎＭＯＳトランジスタ１３ｅ，１０ｇのチャネル幅サイズの約１／２ｎ倍としてもよい。これにより、レプリカコモン調節部に引き込まれる電流は、コモン調節部に引き込まれる電流の約１／ｎ倍になる。なお、上記および以降の説明において「約」とは±１０％の誤差を含むものとする。
【００７０】
また、上記において、抵抗値の約ｎ倍に代えて、抵抗値の約１／ｍ倍（ｍ＞１）とするとともに、それぞれのトランジスタのチャネル幅サイズの約１／ｎ倍および約１／２ｎ倍に代えて、それぞれのトランジスタのチャネル幅サイズの約ｍ倍および約２ｍ倍としてもよい。これにより、レプリカコモン調節部に引き込まれる電流は、コモン調節部に引き込まれる電流の約ｍ倍になる。ここで、レプリカ部が抵抗を含まない回路の場合、抵抗値の倍率の変更が発生しないことはいうまでもない。
【００７１】
また、図６において、上段の出力アンプ１３、コモン調節部１１およびサンプリング部１０からなる上段回路と、下段の出力アンプ１３、コモン調節部１１およびサンプリング部１０からなる下段回路とにおいて、上述したトランジスタのチャネル幅サイズおよび抵抗の抵抗値の倍率が異なってもかまわない。具体的には、例えば、上段回路において、レプリカ部のレプリカ対象に対して、上段回路に含まれる抵抗の抵抗値を約ｎ倍、トランジスタのチャネル幅サイズを約１／ｎ倍および約１／２ｎ倍に設定し、下段回路において、レプリカ部のレプリカ対象に対して、抵抗の抵抗値を約１／ｍ倍、トランジスタのチャネル幅サイズを約ｍ倍および約２ｍ倍となるように設定してもかまわない。
【００７２】
また、サンプリング部の構成は、図１の構成に限定されない。例えば、図１において、ｐＭＯＳトランジスタ１０ａ，１０ｂは抵抗に置き替えることが可能である。このとき、例えば、図１のレプリカサンプリング部１１０のｐＭＯＳトランジスタ１１０ａおよび図２の所定電位生成部２０１のｐＭＯＳトランジスタ２１０ａは、レプリカとしての抵抗に置き替える。また、ｎＭＯＳトランジスタ１０ｅ，１０ｆおよびこれをオンオフ制御するｎＭＯＳトランジスタ１０ｈは、別の回路構成によって同様のデータを保持する機能を実現してもかまわない。
【００７３】
また、出力アンプの構成は、図１の構成に限定されない。例えば、図１において、抵抗１３ａ，１３ｂは、ゲートをグランドに接地したｐＭＯＳトランジスタへの置き替えが可能である。また、例えば、図１における出力アンプ１３は、出力ノード（すなわち、差動入力ノード）に流れる電流量を変えることにより、出力ノードのコモン電位を調節することができるように構成された別の回路で実現されてもかまわない。
【００７４】
また、出力アンプは、半導体装置の外部に設けられてもかまわない。この場合、レプリカ出力回路は、例えば、接続される出力回路から差動入力ノードに出力される電流量の最小値と最大値、出力回路の出力部の回路構成等を想定して設計することになる。その際、例えば、出力アンプから出力される電流量の変化に応じて、レプリカ出力回路を流れる電流量が変わる回路としてもかまわない。ただし、レプリカ出力回路は、出力アンプが半導体装置の外部に設けられた場合においても、その出力アンプの一部または全部に基づいたレプリカになっていることが望ましい。
【００７５】
また、図５では、図４のラッチ回路１Ｂを用いたクロックデータリカバリシステムの例について説明したが、図６のラッチ回路１Ｃをクロックデータリカバリシステムに用いてもかまわない。
【００７６】
また、上記の各実施形態においては、出力アンプおよびサンプリング部はｎＭＯＳトランジスタによって信号を伝送し、コモン調節部はｎＭＯＳトランジスタを用いているが、ｐＭＯＳトランジスタによって信号を伝送するようにし、コモン調節部にｐＭＯＳトランジスタを用いてもかまわない。ただし、出力アンプおよびサンプリング部はｎＭＯＳトランジスタによって信号伝送を行い、コモン調節部にはｎＭＯＳトランジスタを用いる方が好ましい。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置およびクロックデータリカバリシステムは、例えば、Ｇｂ／ｓを超える超高速伝送システム等に有用である。
【符号の説明】
【００７８】
１    ラッチ回路
１０    サンプリング部
１１    コモン調節部
１２，２２，３２    コモン制御部
１３    出力アンプ（出力回路）
２３    ディジタルフィルタ部
１０１，２０１    所定電位生成部
１０２    差動アンプ（アンプ）
１０３，２０３，３０３    レプリカ部
１１０，２１０    レプリカサンプリング部
１１１，２１１    レプリカコモン調節部
１１３，２１３    レプリカ出力回路
１０ａ，１０ｂ    負荷回路
１０ｃ，１０ｄ    ｎＭＯＳトランジスタ（差動対トランジスタ）
１０ｅ，１０ｆ    ｎＭＯＳトランジスタ（保持回路）
１０ｇ    ｎＭＯＳトランジスタ（第３トランジスタ）
１１ａ    ｎＭＯＳトランジスタ（第１トランジスタ）
１１ｂ    ｎＭＯＳトランジスタ（第２トランジスタ）
１０１ａ    抵抗（第１抵抗）
１０１ｂ    抵抗（第２抵抗）
１１０ｃ    ｎＭＯＳトランジスタ（第１レプリカトランジスタ）
１１１ｂ    ｎＭＯＳトランジスタ（第２レプリカトランジスタ）
２１０ａ    ｐＭＯＳトランジスタ（負荷回路のレプリカ）
２１０ｃ    ｎＭＯＳトランジスタ（差動対トランジスタのレプリカ）
２１０ｇ    ｎＭＯＳトランジスタ（第３トランジスタのレプリカ）
ＳＣ１    電流制御信号
ＣＫ    クロック（第１クロック信号）
ＣＫＢ    クロック（第２クロック信号）
ＳＩＮ，ＳＩＮＢ    差動入力ノード
ＳＤ１    出力ノード（レプリカ部、レプリカサンプリング部）
ＳＤ２    出力ノード（レプリカコモン調節部、レプリカ出力回路）
ＶＤ１    所定電位ノード
【図１】
2013061488.tif 000005
【図２】
2013061488.tif 000006
【図３】
2013061488.tif 000007
【図４】
2013061488.tif 000008
【図５】
2013061488.tif 000009
【図６】
2013061488.tif 000010
【図７】
2013061488.tif 000011
【図８】
2013061488.tif 000012
【手続補正書】
【提出日】平成26年3月3日(2014.3.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信信号をラッチするラッチ回路を備えた半導体装置およびクロックデータリカバリシステムに関する。
【背景技術】
【０００２】
図８は電流源を有しないタイプのラッチ回路の回路構成例を示す図である（例えば特許文献１）。
【０００３】
図８のラッチ回路５０において、クロックＣＫがＨｉｇｈレベル（このとき、クロックＣＫＢはＬｏｗレベル）のとき、ｎＭＯＳトランジスタ５０ｇが活性化される。すると、抵抗５０ａ，５０ｂ、およびｎＭＯＳトランジスタ５０ｃ，５０ｄに電流が流れることにより、入力信号ＩＮ，ＩＮＢに応じて出力信号ＯＵＴ，ＯＵＴＢが変化する。クロックＣＫＢがＨｉｇｈレベル（このとき、クロックＣＫはＬｏｗレベル）のときは、ｎＭＯＳトランジスタ５０ｈが活性化される。すると、抵抗５０ａ，５０ｂ、およびｎＭＯＳトランジスタ５０ｅ，５０ｆに電流が流れることにより、出力信号ＯＵＴ，ＯＵＴＢがラッチされる。
【０００４】
このラッチ回路５０は、差動対のｎＭＯＳトランジスタをスイッチング動作させるため、高速動作が可能である。また、ラッチ回路５０内に電流源を有していないため、電源電圧の低電圧化が可能である。
【０００５】
また、ＰＶＴ（Process, Voltage and Temperature）のばらつきを補正する方法として、特許文献２および特許文献３には、レプリカ回路を使用した方法が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２７８５４４号公報
【特許文献２】特開２０１０−１７８０９４号公報
【特許文献３】特開２００８−２１９６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図８に示すラッチ回路５０は、電流源を有しないため、ＰＶＴのばらつきにより出力信号ＯＵＴ，ＯＵＴＢのコモン電位が変動する。例えば、ラッチ回路５０の出力信号ＯＵＴ，ＯＵＴＢのコモン電位が低下すると、ｎＭＯＳトランジスタ５０ｃ，５０ｄが非飽和状態となり、ラッチ回路５０のゲインが低下する。これにより、出力信号ＯＵＴ，ＯＵＴＢの振幅が減衰する。このため、ラッチ回路５０における差動信号の信号遷移点付近での不感帯（例えば、信号の振幅が小さくなり、信号のラッチが正常にできなくなる領域）が増加し、その結果、ラッチ回路５０を備える受信システム全体の性能が低下する。この問題は、各信号遷移点間の時間すなわち信号の周期が短い、例えばＧＨｚオーダーの超高速動作において、より顕著となる。また、入力信号の振幅が小さい、例えば１００ｍＶオーダーの低振幅信号が入力される低振幅動作において、より顕著となる。
【０００８】
このようなＰＶＴのばらつきによるコモン電位の変動を補正する方法として、例えば特許文献２や特許文献３に記載されているようなレプリカ回路を使用した方法が挙げられる。しかしながら、特許文献２や特許文献３に開示された技術では、回路の駆動に用いるバイアス電流源を流れる電流量を調節してＰＶＴのばらつき等に起因する出力信号のばらつきを補正しているため、電流源を有しないタイプのラッチ回路には適用できない。
【０００９】
前記の問題に鑑み、本発明は、ラッチ回路を備えた半導体装置について、ＰＶＴばらつき等によりコモン電位が変動した場合においても、ラッチ回路のゲインの低下を抑制可能とする構成を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１態様では、半導体装置はラッチ回路を備えている。前記ラッチ回路は、差動入力ノードがゲートに接続された差動対トランジスタを有しており、前記差動入力ノードから前記差動対トランジスタのゲートに与えられた差動入力信号をラッチするサンプリング部と、前記差動入力ノードから電流を引き込むように構成されており、引き込む電流量を電流制御信号に基づいて調節することにより、前記差動入力信号のコモン電位を調節するコモン調節部と、前記電流制御信号を、前記差動対トランジスタが飽和領域で動作するように制御し、前記コモン調節部に供給するコモン制御部とを備えている。
【００１１】
この第１態様によると、ＰＶＴばらつき等により、差動対トランジスタのドレインに接続されたノードのコモン電位が変動したとしても、差動対トランジスタが飽和領域で動作するように差動入力信号のコモン電位が調節される。これにより、例えば差動対トランジスタのドレインに接続されたノードのコモン電位の変動に起因して差動対トランジスタが非飽和領域に入ることを、未然に防ぐことができ、ラッチ回路およびそれを備えた半導体装置のゲインの低下を抑制することができる。これにより、信号の遷移点付近に発生する不感帯の広がりを抑制することができる。したがって、半導体装置のラッチの性能や信号受信性能を確保することができる。
【００１２】
本発明の第２態様では、クロックデータリカバリシステムは、前記第１態様の半導体装置と、前記半導体装置のサンプリング部でサンプリングされた信号を受けるディジタルフィルタ部とを備えている。
【００１３】
このように、クロックデータリカバリシステムに第１態様の半導体装置を備えることにより、ＰＶＴのばらつきによる半導体装置のゲインの低下が抑制される。このため、本態様の半導体装置を使用しない場合と比較して、クロックデータリカバリシステムの受信システム全体の性能を向上させることができる。
【発明の効果】
【００１４】
本発明によると、ＰＶＴばらつき等によってコモン電位が変動したとしても、半導体装置のゲインの低下を抑制することができる。したがって、半導体装置およびこれを備えたクロックデータリカバリシステムの受信性能を確保することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る半導体装置の構成例を示す図である。
【図２】所定電位生成部の他の構成例を示す図である。
【図３】第１の実施形態に係る半導体装置の他の構成例を示す図である。
【図４】第２の実施形態に係る半導体装置の構成例を示す図である。
【図５】クロックデータリカバリシステムの構成例を示す図である。
【図６】第３の実施形態に係る半導体装置の構成例を示す図である。
【図７】コモン制御部の他の構成例を示す図である。
【図８】従来のラッチ回路の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において共通の構成要素については、同一の符号を付してその詳細な説明を省略する。
【００１７】
＜第１の実施形態＞
図１は本発明の第１の実施形態に係る半導体装置の回路構成例を示す図である。
【００１８】
ラッチ回路１は、サンプリング部１０、コモン調節部１１、およびコモン制御部１２を備えている。
【００１９】
サンプリング部１０は、差動入力ノードＳＩＮＢ，ＳＩＮがそれぞれのゲートに接続された差動対トランジスタであるｎＭＯＳトランジスタ１０ｃ，１０ｄと、ｎＭＯＳトランジスタ１０ｃ，１０ｄのドレインにそれぞれのゲートが接続された一対のトランジスタにより構成された保持回路としてのｎＭＯＳトランジスタ１０ｅ，１０ｆと、第１クロック信号としてのクロックＣＫをゲートに受け、ｎＭＯＳトランジスタ１０ｃ，１０ｄの動作をオンオフ制御するｎＭＯＳトランジスタ１０ｇと、第２クロック信号としてのクロックＣＫＢをゲートに受け、ｎＭＯＳトランジスタ１０ｅ，１０ｆの動作をオンオフ制御するｎＭＯＳトランジスタ１０ｈと、電源とｎＭＯＳトランジスタ１０ｃ，１０ｄおよびｎＭＯＳトランジスタ１０ｅ，１０ｆのそれぞれとの間にそれぞれ接続され、それぞれのゲートがグランドに接続された負荷回路としてのｐＭＯＳトランジスタ１０ａ，１０ｂとを備えている。
【００２０】
このように、サンプリング部１０は電流源を備えていない。したがって、電源電圧の低電圧化が可能である。また、差動対トランジスタおよびデータ保持用のトランジスタとして、ｎＭＯＳトランジスタを用いるため、高速動作が可能である。
【００２１】
サンプリング部１０は、クロックＣＫがＨｉｇｈレベル（このとき、クロックＣＫＢはＬｏｗレベル）のとき、ｎＭＯＳトランジスタ１０ｇが活性化され、ｐＭＯＳトランジスタ１０ａ，１０ｂ、およびｎＭＯＳトランジスタ１０ｃ，１０ｄに電流が流れる。そして、ｎＭＯＳトランジスタ１０ｃ，１０ｄのゲートに入力される差動入力信号に応じて、ｎＭＯＳトランジスタ１０ｃ，１０ｄのドレインに接続された出力ノードＯＵＴ，ＯＵＴＢから出力される出力信号が、ＨｉｇｈレベルまたはＬｏｗレベルのいずれかに切り替わる。なお、以降の説明において、出力ノードＯＵＴ，ＯＵＴＢから出力される出力信号にもＯＵＴ，ＯＵＴＢの符号を付するものとする。クロックＣＫＢがＨｉｇｈレベル（このとき、クロックＣＫはＬｏｗレベル）のとき、ｎＭＯＳトランジスタ１０ｈが活性化され、ｐＭＯＳトランジスタ１０ａ，１０ｂ、およびｎＭＯＳトランジスタ１０ｅ，１０ｆに電流が流れる。そして、クロックＣＫＢがＨｉｇｈになる時の出力信号ＯＵＴ，ＯＵＴＢは、ｐＭＯＳトランジスタ１０ａ，１０ｂおよびｎＭＯＳトランジスタ１０ｅ，１０ｆによって保持される。
【００２２】
ラッチ回路１の前段には、出力回路としての出力アンプ１３が接続される。出力アンプ１３は、差動対トランジスタ１３ｃ，１３ｄと、バイアスＶｂｉａｓ１がゲートに与えられたｎＭＯＳトランジスタ１３ｅと、負荷回路としての抵抗１３ａ，１３ｂとを備えている。出力アンプ１３は、差動信号ＩＮ，ＩＮＢを差動対トランジスタであるｎＭＯＳトランジスタ１３ｃ，１３ｄのゲートに受け、反転増幅した信号を差動入力ノードＳＩＮＢ，ＳＩＮ（すなわち、サンプリング部１０の差動対トランジスタ１０ｃ，１０ｄのゲート）に対して差動入力信号として出力する。なお、以降の説明において、差動入力ノードＳＩＮＢ，ＳＩＮに対して出力された差動入力信号にもＳＩＮＢ，ＳＩＮの符号を付するものとする。また、図示はしていないが、出力アンプ１３の前段には、出力アンプ１３と同じ回路構成のプリアンプが接続されるものとする。
【００２３】
コモン調節部１１は、第１および第２トランジスタとしてのｎＭＯＳトランジスタ１１ａ，１１ｂを備えている。ｎＭＯＳトランジスタ１１ａ，１１ｂは、それぞれのドレインが、差動入力ノードＳＩＮ，ＳＩＮＢ（第１および第２ノード）のそれぞれに対して接続され、それぞれのソースがグランドに接続される。また、ｎＭＯＳトランジスタ１１ａ，１１ｂのゲートには、コモン制御部１２から出力された電流制御信号ＳＣ１が与えられる。コモン調節部１１では、このゲートに与えられた電流制御信号ＳＣ１の電圧値に応じて、差動入力ノードＳＩＮ，ＳＩＮＢから引き込む電流、すなわちｎＭＯＳトランジスタ１１ａ，１１ｂに流れる電流量が変化する。ｎＭＯＳトランジスタ１１ａ，１１ｂを流れる電流は出力アンプ１３の抵抗１３ｂ，１３ａに流れ、これにより差動入力信号ＳＩＮ，ＳＩＮＢのコモン電位が変化する。
【００２４】
コモン制御部１２は、所定電位生成部１０１、差動アンプ１０２、およびレプリカ部１０３を備えている。
【００２５】
レプリカ部１０３は、サンプリング部１０のうちの一部のレプリカであるレプリカサンプリング部１１０、コモン調節部１１のうちの一部のレプリカであるレプリカコモン調節部１１１、出力アンプ１３のうちの一部のレプリカであるレプリカ出力回路１１３、および出力アンプ１３の前段に設けられたプリアンプのうちの一部のレプリカであるレプリカ１１４を備えている。
【００２６】
レプリカサンプリング部１１０は、電源と出力ノードＳＤ１との間に接続されたｐＭＯＳトランジスタ１１０ａと、出力ノードＳＤ１とグランドとの間に直列に接続された第１レプリカトランジスタとしてのｎＭＯＳトランジスタ１１０ｃおよびｎＭＯＳトランジスタ１１０ｇとを備えている。出力ノードＳＤ１は、後述する差動アンプ１０２の反転入力端子に接続される。また、ｐＭＯＳトランジスタ１１０ａのゲートはグランドに接続され、ｎＭＯＳトランジスタ１１０ｇのゲートは電源に接続される。例えば、ｐＭＯＳトランジスタ１１０ａは負荷回路１０ａのレプリカであり、ｎＭＯＳトランジスタ１１０ｃ，１１０ｇはそれぞれｎＭＯＳトランジスタ１０ｃ，１０ｇのレプリカである。なお、ｎＭＯＳトランジスタ１１０ｃとして、ｎＭＯＳトランジスタ１０ｃに代えてｎＭＯＳトランジスタ１０ｄのレプリカを用い、ｐＭＯＳトランジスタ１１０ａとして、ｐＭＯＳトランジスタ１０ａに代えてｐＭＯＳトランジスタ１０ｂのレプリカを用いてもかまわない。
【００２７】
レプリカ出力回路１１３は、電源と出力ノードＳＤ２との間に接続された抵抗１１３ａおよび出力ノードＳＤ２とグランドとの間に直列に接続されたｎＭＯＳトランジスタ１１３ｃ，１１３ｅを備えている。出力ノードＳＤ２は、レプリカサンプリング部１１０のｎＭＯＳトランジスタ１１０ｃのゲートに接続される。また、ｎＭＯＳトランジスタ１１３ｅのゲートには、バイアスＶｂｉａｓ１が与えられる。例えば、抵抗１１３ａは抵抗１３ａのレプリカであり、ｎＭＯＳトランジスタ１１３ｃ，１１３ｅはそれぞれｎＭＯＳトランジスタ１３ｃ，１３ｅのレプリカである。なお、ｎＭＯＳトランジスタ１１３ｃとして、ｎＭＯＳトランジスタ１３ｃに代えてｎＭＯＳトランジスタ１３ｄのレプリカを用い、抵抗１１３ａとして、抵抗１３ａに代えて抵抗１３ｂのレプリカを用いてもかまわない。
【００２８】
レプリカコモン調節部１１１は、出力ノードＳＤ２とグランドとの間に接続された第２レプリカトランジスタとしてのｎＭＯＳトランジスタ１１１ｂを備えている。ｎＭＯＳトランジスタ１１１ｂのゲートには、後述する差動アンプ１０２の出力ノードが接続される。例えば、ｎＭＯＳトランジスタ１１１ｂは、ｎＭＯＳトランジスタ１１ｂのレプリカである。なお、ｎＭＯＳトランジスタ１１１ｂとして、ｎＭＯＳトランジスタ１１ｂに代えてｎＭＯＳトランジスタ１１ａのレプリカを用いてもかまわない。
【００２９】
レプリカ１１４は、出力ノードと電源との間に接続された抵抗１１４ａ、および出力ノードとグランドとの間に直列に接続されたｎＭＯＳトランジスタ１１４ｃ，１１４ｅを備えている。出力ノードは、レプリカ出力回路１１３のｎＭＯＳトランジスタ１１３ｃのゲートに接続される。また、ｎＭＯＳトランジスタ１１４ｅのゲートには、バイアスＶｂｉａｓ２が与えられ、ｎＭＯＳトランジスタ１１４ｃのゲートは電源に接続される。なお、レプリカ１１４の抵抗１１４ａおよびｎＭＯＳトランジスタ１１４ｃ，１１４ｅは、図示はしていないが、それぞれ出力アンプ１３の前段に設けられたプリアンプ内に含まれる抵抗およびｎＭＯＳトランジスタのレプリカである。
【００３０】
レプリカ部１０３において、レプリカトランジスタ（ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ）およびレプリカ元のトランジスタ（ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ）のチャネル長およびチャネル幅のサイズは、差動入力ノードＳＩＮ，ＳＩＮＢが接続されたコモン調節部１１に引き込まれる電流と、ｎＭＯＳトランジスタ１１１ｂのドレインが接続された出力ノードＳＤ２からレプリカコモン調節部１１１に引き込まれる電流とがほぼ同じになるように、それぞれ設定される。具体的には、例えばｎＭＯＳトランジスタ１１３ｃ，１１１ｂ，１１０ｃ、およびｐＭＯＳトランジスタ１１０ａのそれぞれのチャネル長およびチャネル幅のサイズは、ｎＭＯＳトランジスタ１３ｃ，１１ｂ，１０ｃ、およびｐＭＯＳトランジスタ１０ａのそれぞれのチャネル長およびチャネル幅のサイズとそれぞれほぼ同じに設定される。また、ｎＭＯＳトランジスタ１１３ｅ，１１０ｇのそれぞれのチャネル幅のサイズは、ｎＭＯＳトランジスタ１３ｅ，１０ｇのそれぞれのチャネル幅サイズのほぼ１／２に設定され、それぞれのチャネル長のサイズは、それぞれにほぼ同じに設定される。
【００３１】
また、レプリカ部１０３に含まれる抵抗は、レプリカ元の抵抗とほぼ同じ抵抗値に設定される。例えば、抵抗１１３ａは、抵抗１３ａとほぼ同じ抵抗値に設定される。
【００３２】
レプリカ１１４においても、上記と同様に、抵抗の抵抗値およびトランジスタのサイズが設定される。
【００３３】
これにより、コモン調節部１１に引き込まれる電流と、レプリカコモン調節部１１１に引き込まれる電流とが、ほぼ同じ電流量となる。
【００３４】
なお、本実施形態において「ほぼ」とは、±１０％の誤差を含むものとし、以下の各実施形態においても同様とする。
【００３５】
所定電位生成部１０１は、電源とグランドとの間に直列に接続された第１および第２抵抗としての抵抗１０１ａ，１０１ｂを備えており、抵抗１０１ａと抵抗１０１ｂとの間の出力ノードである所定電位ノードＶＤ１が、後述する差動アンプ１０２の非反転入力端子に接続される。したがって、所定電位生成部１０１は、抵抗１０１ａと抵抗１０１ｂとにより分圧された下式（１）に示されるＶｏｕｔを差動アンプ１０２の非反転入力端子に出力する。
【００３６】
【数１】
2013061488.tif 000013
【００３７】
ここで、Ｒ１０１ａは抵抗１０１ａの抵抗値、Ｒ１０１ｂは抵抗１０１ｂの抵抗値、Ｖｖｄｄは電源電圧を示している。例えば、Ｒ１０１ａ＝Ｒ１０１ｂの場合、Ｖｖｄｄ／２がＶｏｕｔの電圧値として出力される。
【００３８】
差動アンプ１０２は、反転入力端子に接続されたレプリカ部１０３の出力ノードＳＤ１における信号の電位と、非反転入力端子に接続された所定電位ノードＶＤ１における信号の電位とを比較し、両方の電位がほぼ同一の電位になるように、ｎＭＯＳトランジスタ１１１ｂのゲートに与える電位を制御する電流制御信号ＳＣ１を出力する。このようなフィードバック構成をとることによって、レプリカ部１０３の出力ノードＳＤ１における信号の電位と、所定電位ノードＶＤ１における信号の電位とがほぼ等しくなるように、レプリカコモン調節部１１１の出力ノードＳＤ２、すなわちレプリカサンプリング部１１０のｎＭＯＳトランジスタ１１０ｃのゲートに接続された出力ノードＳＤ２における信号の電位が調節される。
【００３９】
電流制御信号ＳＣ１は、コモン調節部１１のｎＭＯＳトランジスタ１１ａ，１１ｂのゲートにも与えられており、差動入力信号ＳＩＮ，ＳＩＮＢのコモン電位もｎＭＯＳトランジスタ１１０ｃのゲートに与えられる信号の電位とほぼ等しい値に調節される。これにより、サンプリング部１０の出力信号ＯＵＴ，ＯＵＴＢのコモン電位は、所定電位生成部１０１の出力信号の電位とほぼ等しくなるように調節される。
【００４０】
これにより、サンプリング部１０のｎＭＯＳトランジスタ１０ｃ，１０ｄが飽和動作するように、抵抗１０１ａの抵抗値Ｒ１０１ａと抵抗１０１ｂの抵抗値Ｒ１０１ｂとの比率を選定しておくことによって、ＰＶＴばらつき等によりサンプリング部１０の出力信号ＯＵＴ，ＯＵＴＢのコモン電位が変動した場合においても、サンプリング部１０のゲインの低下を抑制することができる。すなわち、ラッチ回路１のゲインの低下を抑制することができる。
【００４１】
以上のように、本実施形態ではＰＶＴばらつき等により、例えばｎＭＯＳトランジスタ１０ｃ，１０ｄのドレインに接続された出力信号ＯＵＴ，ＯＵＴＢのコモン電位が変動したとしても、ｎＭＯＳトランジスタ１０ｃ，１０ｄが飽和領域で動作するように、差動入力信号ＳＩＮＢ，ＳＩＮのコモン電位が調節される。これにより、ＰＶＴばらつき等によるラッチ回路およびそれを備えた半導体装置のゲインの低下を抑制することができる。
【００４２】
なお、飽和領域での動作とは、例えばｎＭＯＳトランジスタのゲート−ソース間の電圧をＶｇｓ、ドレイン−ソース間の電圧をＶｄｓ、閾値電圧をＶｔｈｎとしたときに、下式（２）の関係が成立する動作領域のことである。
【００４３】
【数２】
2013061488.tif 000014
【００４４】
したがって、抵抗１０１ａの抵抗値Ｒ１０１ａと、抵抗１０１ｂの抵抗値Ｒ１０１ｂとの比率は、ＰＶＴばらつきが発生した場合においても、ｎＭＯＳトランジスタ１０ｃ，１０ｄが上式（２）を満足するような比率に設定すればよい。
【００４５】
［第１の実施形態の変形例１］
上記の第１の実施形態では、所定電位生成部１０１は、２つの抵抗１０１ａ，１０１ｂを備えていたが、所定電位生成部１０１に代えて、図２に示すような所定電位生成部２０１を用いてもよい。
【００４６】
図２において、所定電位生成部２０１は、電源と差動アンプ１０２の非反転入力端子に接続される出力ノードである所定電位ノードＶＤ１との間に接続されたｐＭＯＳトランジスタ２１０ａと、所定電位ノードＶＤ１とグランドの間に直列に接続されたｎＭＯＳトランジスタ２１０ｃ，２１０ｇとを備えている。ｐＭＯＳトランジスタ２１０ａは、負荷回路１０ａのレプリカであり、ｎＭＯＳトランジスタ２１０ｃ，２１０ｇはそれぞれｎＭＯＳトランジスタ１０ｃ，１０ｇのレプリカである。具体的には、ｐＭＯＳトランジスタ２１０ａのチャネル長およびチャネル幅サイズは、負荷回路１０ａのレプリカであるｐＭＯＳトランジスタ１１０ａのチャネル長およびチャネル幅サイズとほぼ等しく、ｎＭＯＳトランジスタ２１０ｃ，２１０ｇのチャネル長およびチャネル幅サイズは、それぞれがｎＭＯＳトランジスタ１０ｃ，１０ｇのレプリカであるｎＭＯＳトランジスタ１１０ｃ，１１０ｇのチャネル長およびチャネル幅サイズとそれぞれほぼ等しい。ｐＭＯＳトランジスタ２１０ａのゲートはグランドに接続され、ｎＭＯＳトランジスタ２１０ｇのゲートは電源に接続される。
【００４７】
ｎＭＯＳトランジスタ２１０ｃは、ゲートが所定電位ノードＶＤ１に接続されたダイオード接続となっている。このため、所定電位ノードＶＤ１に出力される信号の所定電位は、レプリカサンプリング部１１０のｎＭＯＳトランジスタ１１０ｃを飽和動作させる電位となる。具体的には、ＰＶＴばらつきが発生したとき、レプリカサンプリング部１１０のｎＭＯＳトランジスタ１１０ｃを飽和動作させる、ＰＶＴばらつきによるコモン電位の変動に応じて変動した電位の信号が、所定電位ノードＶＤ１に接続された差動アンプ１０２の非反転入力端子に与えられる。
【００４８】
これにより、サンプリング部１０の出力信号ＯＵＴ，ＯＵＴＢのコモン電位は、所定電位生成部２０１から所定電位ノードＶＤ１に出力される信号の電位とほぼ等しくなるように調節される。したがって、所定電位生成部１０１に代えて所定電位生成部２０１を使用した場合においても、サンプリング部１０のｎＭＯＳトランジスタ１０ｃ，１０ｄは飽和動作する。これにより、ＰＶＴばらつき等によるラッチ回路１のゲインの低下を抑制することができる。
【００４９】
［第１の実施形態の変形例２］
上記の第１の実施形態およびその変形例１では、コモン制御部１２のレプリカ部１０３の構成としてシングル構成を用いたが、図３に示すように、シングル構成のレプリカ部１０３に代えて、差動構成のレプリカ部２０３を用いてもよい。
【００５０】
図３のラッチ回路１Ａにおいて、コモン制御部２２のレプリカ部２０３は、レプリカサンプリング部１１０、レプリカコモン調節部１１１、レプリカ出力回路１１３、およびプリアンプのレプリカ１１４に代えて、それぞれに差動化された、レプリカサンプリング部２１０、レプリカコモン調節部２１１、レプリカ出力回路２１３、およびプリアンプのレプリカ２１４を備えている。また、レプリカサンプリング部２１０の出力部には、コモンレベルを検出するための抵抗１１０ｉ，１１０ｊが接続される。
【００５１】
レプリカサンプリング部２１０、レプリカコモン調節部２１１、レプリカ出力回路２１３、およびプリアンプのレプリカ２１４における、各トランジスタのチャネル長およびチャネル幅は、レプリカ元の各トランジスタとそれぞれにほぼ同じサイズに設定され、各抵抗は、レプリカ元の各抵抗とそれぞれにほぼ同じ抵抗値に設定される。
【００５２】
このような差動構成のレプリカ部２０３を用いることにより、各々の対となるトランジスタ間においてばらつきが発生した場合、そのばらつきが平均化されて、電流制御信号ＳＣ１に反映される。
【００５３】
これにより、ＰＶＴばらつき等によるサンプリング部１０のゲインの低下を抑制することができるとともに、各々の対となるトランジスタ間におけるばらつきの影響を緩和することができる。
【００５４】
＜第２の実施形態＞
図４は本発明の第２の実施形態に係る半導体装置の回路構成例を示す図である。図４の半導体装置において、図１と異なるのは、複数のサンプリング部１０を備えている点である。
【００５５】
図４のラッチ回路１Ｂにおいて、複数のサンプリング部１０のそれぞれに含まれる差動対トランジスタ１０ｃ，１０ｄのゲートは、差動入力ノードＳＩＮＢ，ＳＩＮにそれぞれ共通に接続され、差動入力ノードＳＩＮＢ，ＳＩＮはコモン調節部１１のｎＭＯＳトランジスタ１１ｂ，１１ａのドレインにそれぞれ共通に接続される。また、複数のサンプリング部１０にそれぞれ含まれるｎＭＯＳトランジスタ１０ｇには、それぞれ異なるクロックＣＫ０，ＣＫ１が与えられる。同様に、複数のサンプリング部１０にそれぞれ含まれるｎＭＯＳトランジスタ１０ｈには、それぞれ異なるクロックＣＫ０Ｂ，ＣＫ１Ｂが与えられる。それ以外の点は、図１と同様であり、ここではその詳細な説明は省略する。
【００５６】
図４の半導体装置は、例えば異なる位相のクロックによるオーバーサンプリングを実施する場合等において、複数のサンプリング部１０が必要である場合に使用することができる。このとき、コモン制御部１２およびコモン調節部１１を複数のサンプリング部１０によって共有して使用することが可能であり、複数のサンプリング部１０に対して、それぞれコモン制御部１２およびコモン調節部１１を使用する場合と比較して、面積を削減することができる。
【００５７】
［クロックデータリカバリシステム］
図５は図４のラッチ回路１Ｂを利用した３倍オーバーサンプリングクロックデータリカバリシステムの一例を示す図である。
【００５８】
図５において、伝送路２０を通過した信号はイコライザ部２１で波形等化され、アンプ部２２で増幅された後、ラッチ回路１Ｂのサンプリング部１０に供給される。サンプリング部１０によってサンプリングされた信号は、ディジタルフィルタ部２３に供給される。
【００５９】
ディジタルフィルタ部２３は、サンプリングされた信号を受け、位相調整信号ＳＣ２をクロック生成部２４に出力する。クロック生成部２４は、リファレンスクロックＣＫＲおよび位相調整信号ＳＣ２から互いに位相の異なるクロックＰＨ０，ＰＨ１，ＰＨ２を生成し、３つのサンプリング部１０にそれぞれクロックＰＨ０，ＰＨ１，ＰＨ２を供給する。このとき、図４と同様に、３つのサンプリング部１０の入力信号のコモン電位は、差動入力ノードＳＩＮＢ，ＳＩＮに共通に接続された１つのコモン調節部１１、および１つのコモン調節部１１を制御する１つのコモン制御部１２によって調節される。このように、図５においても、図４と同様に３つのサンプリング部１０は、１つのコモン調節部１１と１つのコモン制御部１２とを共有することができる。
【００６０】
以上のように、本実施形態に係るクロックデータリカバリシステムは、ＰＶＴのばらつきによらず受信性能を確保することができる。また、追加回路として、１つのコモン調節部１１と１つのコモン制御部１２とを３つのサンプリング部１０に対して共有して設ければよいため、回路面積の増加を抑制しつつ、クロックデータリカバリシステムの受信性能を確保することができる。
【００６１】
なお、クロックデータリカバリシステムは図５の構成に限定されない。例えば、位相調整信号ＳＣ２がなくても、クロックデータリカバリシステムは実現できる。この場合には、ディジタルフィルタ部２３内またはディジタルフィルタ部２３の後段のブロックにおいて信号の選択処理が実行される。
【００６２】
また、図５のクロックデータリカバリシステムは、サンプリング部１０を３つ使用しているが、３つに限定されず、例えばサンプリング部１０を４つ以上使用してもよい。この場合においても、４つ以上のサンプリング部１０で１つのコモン調節部１１と１つのコモン制御部１２とを共有することができる。
【００６３】
＜第３の実施形態＞
図６は本発明の第３の実施形態に係る半導体装置の回路構成例を示す図である。図６の半導体装置において、図１と異なるのは、複数の出力アンプ１３、複数のコモン調節部１１および複数のサンプリング部１０を備えている点である。
【００６４】
図６の半導体装置において、複数の出力アンプ１３の出力信号がそれぞれ接続された差動入力ノードＳＩＮＢ，ＳＩＮおよび差動入力ノードＳＩＮＢ１，ＳＩＮ１は、それぞれ異なるサンプリング部１０のｎＭＯＳトランジスタ１０ｃ，１０ｄのゲートに接続される。差動入力ノードＳＩＮＢ，ＳＩＮおよび差動入力ノードＳＩＮＢ１，ＳＩＮ１のそれぞれには、異なるコモン調節部１１のｎＭＯＳトランジスタ１１ｂ，１１ａのドレインがそれぞれ接続される。また、複数のサンプリング部１０のそれぞれに含まれるｎＭＯＳトランジスタ１０ｇには、それぞれ異なるクロックＣＫ０，ＣＫ１が与えられる。同様に、複数のサンプリング部１０のそれぞれに含まれるｎＭＯＳトランジスタ１０ｈには、それぞれ異なるクロックＣＫ０Ｂ，ＣＫ１Ｂが与えられる。なお、それぞれのサンプリング部１０に含まれるｎＭＯＳトランジスタ１０ｇに同じクロックが与えられてもよい。また、それぞれのサンプリング部１０に含まれるｎＭＯＳトランジスタ１０ｈに同じクロックが与えられてもよい。
【００６５】
複数のコモン調節部１１のｎＭＯＳトランジスタ１１ａ，１１ｂのそれぞれのゲートは、共通のノードに接続される。その共通のノードには、１つのコモン制御部１２からの電流制御信号ＳＣ１が与えられる。このように、１つのコモン制御部１２からの電流制御信号ＳＣ１を共通のノードに接続された複数のコモン調節部１１のｎＭＯＳトランジスタ１１ａ，１１ｂのゲートに与えることにより、コモン制御部１２を共有することが可能となる。これにより、複数のサンプリング部１０に対して、それぞれにコモン制御部１２を使用する場合と比較して面積を削減できる。
【００６６】
なお、上記の各実施形態は、組み合わせて使用することが可能である。例えば、第１の実施形態の変形例１において説明した所定電位生成部２０１を、図４や図６の半導体装置に適用してもよい。
【００６７】
また、第２の実施形態と第３の実施形態とを組み合わせて使用してもよい。具体的には、複数のサンプリング部に接続された差動入力ノードが１つのコモン調節部に接続された構成（第２の実施形態）と、複数のコモン調節部のｎＭＯＳトランジスタのゲートが共有のノードを介して１つのコモン制御部に接続された構成（第３の実施形態）とが混在してもよい。
【００６８】
また、レプリカ部は、図１および図３の構成に限定されない。例えば、図７に示すように、コモン制御部３２のレプリカ部３０３において、レプリカ出力回路１１３の前段に設けられたプリアンプのレプリカ１１４がない構成でもかまわない。この場合、レプリカ出力回路１１３のｎＭＯＳトランジスタ１１３ｃのゲートは電源に接続される。また、図３において、プリアンプのレプリカ２１４がない構成でもかまわない。この場合、レプリカ出力回路１１３のｎＭＯＳトランジスタ１１３ｃ，１１３ｄのゲートは電源に接続される。
【００６９】
また、上記の各実施形態では、レプリカ部におけるトランジスタのチャネル幅サイズおよび抵抗の抵抗値は、コモン調節部に引き込まれる電流と、レプリカコモン調節部に引き込まれる電流とがほぼ同じになるようにそれぞれ設定されるものとしたが、これに限定されない。例えば、図７において、抵抗１１３ａの抵抗値を抵抗１３ａの抵抗値の約ｎ倍（ｎ＞１）とし、ｎＭＯＳトランジスタ１１３ｃ，１１１ｂ，１１０ｃのチャネル幅サイズをｎＭＯＳトランジスタ１３ｃ，１１ｂ，１０ｃのチャネル幅サイズの約１／ｎ倍とし、ｐＭＯＳトランジスタ１１０ａのチャネル幅サイズをｐＭＯＳトランジスタ１０ａのチャネル幅サイズの約１／ｎ倍とし、ｎＭＯＳトランジスタ１１３ｅ，１１０ｇのチャネル幅サイズをｎＭＯＳトランジスタ１３ｅ，１０ｇのチャネル幅サイズの約１／２ｎ倍としてもよい。これにより、レプリカコモン調節部に引き込まれる電流は、コモン調節部に引き込まれる電流の約１／ｎ倍になる。なお、上記および以降の説明において「約」とは±１０％の誤差を含むものとする。
【００７０】
また、上記において、抵抗値の約ｎ倍に代えて、抵抗値の約１／ｍ倍（ｍ＞１）とするとともに、それぞれのトランジスタのチャネル幅サイズの約１／ｎ倍および約１／２ｎ倍に代えて、それぞれのトランジスタのチャネル幅サイズの約ｍ倍および約２ｍ倍としてもよい。これにより、レプリカコモン調節部に引き込まれる電流は、コモン調節部に引き込まれる電流の約ｍ倍になる。ここで、レプリカ部が抵抗を含まない回路の場合、抵抗値の倍率の変更が発生しないことはいうまでもない。
【００７１】
また、図６において、上段の出力アンプ１３、コモン調節部１１およびサンプリング部１０からなる上段回路と、下段の出力アンプ１３、コモン調節部１１およびサンプリング部１０からなる下段回路とにおいて、上述したトランジスタのチャネル幅サイズおよび抵抗の抵抗値の倍率が異なってもかまわない。具体的には、例えば、上段回路において、レプリカ部のレプリカ対象に対して、上段回路に含まれる抵抗の抵抗値を約ｎ倍、トランジスタのチャネル幅サイズを約１／ｎ倍および約１／２ｎ倍に設定し、下段回路において、レプリカ部のレプリカ対象に対して、抵抗の抵抗値を約１／ｍ倍、トランジスタのチャネル幅サイズを約ｍ倍および約２ｍ倍となるように設定してもかまわない。
【００７２】
また、サンプリング部の構成は、図１の構成に限定されない。例えば、図１において、ｐＭＯＳトランジスタ１０ａ，１０ｂは抵抗に置き替えることが可能である。このとき、例えば、図１のレプリカサンプリング部１１０のｐＭＯＳトランジスタ１１０ａおよび図２の所定電位生成部２０１のｐＭＯＳトランジスタ２１０ａは、レプリカとしての抵抗に置き替える。また、ｎＭＯＳトランジスタ１０ｅ，１０ｆおよびこれをオンオフ制御するｎＭＯＳトランジスタ１０ｈは、別の回路構成によって同様のデータを保持する機能を実現してもかまわない。
【００７３】
また、出力アンプの構成は、図１の構成に限定されない。例えば、図１において、抵抗１３ａ，１３ｂは、ゲートをグランドに接地したｐＭＯＳトランジスタへの置き替えが可能である。また、例えば、図１における出力アンプ１３は、出力ノード（すなわち、差動入力ノード）に流れる電流量を変えることにより、出力ノードのコモン電位を調節することができるように構成された別の回路で実現されてもかまわない。
【００７４】
また、出力アンプは、半導体装置の外部に設けられてもかまわない。この場合、レプリカ出力回路は、例えば、接続される出力回路から差動入力ノードに出力される電流量の最小値と最大値、出力回路の出力部の回路構成等を想定して設計することになる。その際、例えば、出力アンプから出力される電流量の変化に応じて、レプリカ出力回路を流れる電流量が変わる回路としてもかまわない。ただし、レプリカ出力回路は、出力アンプが半導体装置の外部に設けられた場合においても、その出力アンプの一部または全部に基づいたレプリカになっていることが望ましい。
【００７５】
また、図５では、図４のラッチ回路１Ｂを用いたクロックデータリカバリシステムの例について説明したが、図６のラッチ回路１Ｃをクロックデータリカバリシステムに用いてもかまわない。
【００７６】
また、上記の各実施形態においては、出力アンプおよびサンプリング部はｎＭＯＳトランジスタによって信号を伝送し、コモン調節部はｎＭＯＳトランジスタを用いているが、ｐＭＯＳトランジスタによって信号を伝送するようにし、コモン調節部にｐＭＯＳトランジスタを用いてもかまわない。ただし、出力アンプおよびサンプリング部はｎＭＯＳトランジスタによって信号伝送を行い、コモン調節部にはｎＭＯＳトランジスタを用いる方が好ましい。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置およびクロックデータリカバリシステムは、例えば、Ｇｂ／ｓを超える超高速伝送システム等に有用である。
【符号の説明】
【００７８】
１    ラッチ回路
１０    サンプリング部
１１    コモン調節部
１２，２２，３２    コモン制御部
１３    出力アンプ（出力回路）
２３    ディジタルフィルタ部
１０１，２０１    所定電位生成部
１０２    差動アンプ（アンプ）
１０３，２０３，３０３    レプリカ部
１１０，２１０    レプリカサンプリング部
１１１，２１１    レプリカコモン調節部
１１３，２１３    レプリカ出力回路
１０ａ，１０ｂ    負荷回路
１０ｃ，１０ｄ    ｎＭＯＳトランジスタ（差動対トランジスタ）
１０ｅ，１０ｆ    ｎＭＯＳトランジスタ（保持回路）
１０ｇ    ｎＭＯＳトランジスタ（第３トランジスタ）
１１ａ    ｎＭＯＳトランジスタ（第１トランジスタ）
１１ｂ    ｎＭＯＳトランジスタ（第２トランジスタ）
１０１ａ    抵抗（第１抵抗）
１０１ｂ    抵抗（第２抵抗）
１１０ｃ    ｎＭＯＳトランジスタ（第１レプリカトランジスタ）
１１１ｂ    ｎＭＯＳトランジスタ（第２レプリカトランジスタ）
２１０ａ    ｐＭＯＳトランジスタ（負荷回路のレプリカ）
２１０ｃ    ｎＭＯＳトランジスタ（差動対トランジスタのレプリカ）
２１０ｇ    ｎＭＯＳトランジスタ（第３トランジスタのレプリカ）
ＳＣ１    電流制御信号
ＣＫ    クロック（第１クロック信号）
ＣＫＢ    クロック（第２クロック信号）
ＳＩＮ，ＳＩＮＢ    差動入力ノード
ＳＤ１    出力ノード（レプリカ部、レプリカサンプリング部）
ＳＤ２    出力ノード（レプリカコモン調節部、レプリカ出力回路）
ＶＤ１    所定電位ノード
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ラッチ回路を備えた半導体装置であって、
前記ラッチ回路は、
差動入力ノードがゲートに接続された差動対トランジスタを有しており、前記差動入力ノードから前記差動対トランジスタのゲートに与えられた差動入力信号をラッチするサンプリング部と、
前記差動入力ノードから電流を引き込むように構成されており、引き込む電流量を電流制御信号に基づいて調節することにより、前記差動入力信号のコモン電位を調節するコモン調節部と、
前記電流制御信号を、前記差動対トランジスタが飽和領域で動作するように制御し、前記コモン調節部に供給するコモン制御部とを備えている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ラッチ回路は、前記サンプリング部を複数備えており、
前記各サンプリング部の前記差動対トランジスタのゲートに、前記コモン調節部と接続された前記差動入力ノードが、共通に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ラッチ回路は、前記サンプリング部および前記コモン調節部を複数備えており、
前記各サンプリング部の前記差動対トランジスタのゲートに、前記各コモン調節部とそれぞれ接続された互いに異なる前記差動入力ノードがそれぞれ接続されており、
前記各コモン調節部は、前記電流制御信号を共通に受けている
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記差動入力ノードに前記差動入力信号を出力する出力回路をさらに備えており、
前記コモン調節部は、それぞれのゲートに前記電流制御信号を受け、それぞれのソースが第１電源に接続されており、かつ、それぞれのドレインが前記差動入力ノードを構成する第１および第２ノードにそれぞれ接続された第１および第２トランジスタを備えている
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記コモン制御部は、
所定電位の信号を生成し、生成した信号を所定電位ノードに出力する所定電位生成部と、
前記サンプリング部、前記コモン調節部、および前記出力回路の一部または全部のレプリカであるレプリカ部とを備えており、
前記レプリカ部は、
前記差動対トランジスタを構成するトランジスタのうちのいずれか一方のレプリカである第１レプリカトランジスタを有しており、当該第１レプリカトランジスタのドレインが前記レプリカ部の出力ノードに接続された、前記サンプリング部の一部または全部のレプリカであるレプリカサンプリング部と、
ゲートに前記電流制御信号を受け、ソースが前記第１電源に接続されており、ドレインが出力ノードに接続された、前記第１および第２トランジスタのうちのいずれか一方のレプリカである第２レプリカトランジスタを有しており、当該出力ノードは前記第１レプリカトランジスタのゲートに接続された、前記コモン調節部の一部または全部のレプリカであるレプリカコモン調節部と、
出力ノードが前記第１レプリカトランジスタのゲートと接続された、前記出力回路の一部または全部のレプリカであるレプリカ出力回路とを含んでおり、
前記コモン制御部は、
一方の入力端に前記レプリカ部の出力ノードが接続される一方、他方の入力端に前記所定電位ノードが接続されており、両方の入力端の電位がほぼ同一電位となるように調節された前記電流制御信号を出力するアンプをさらに備えている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記レプリカサンプリング部、前記レプリカコモン調節部、および前記レプリカ出力回路において、トランジスタのチャネル幅サイズおよび抵抗の抵抗値は、前記レプリカコモン調節部に引き込む電流量が、前記コモン調節部に引き込む電流量の約１／ｎ倍（ｎ＞１）になるように設定されている
ことを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記レプリカサンプリング部、前記レプリカコモン調節部、および前記レプリカ出力回路において、トランジスタのチャネル幅サイズおよび抵抗の抵抗値は、前記レプリカコモン調節部に引き込む電流量が、前記コモン調節部に引き込む電流量の約ｎ倍（ｎ＞１）になるように設定されている
ことを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記所定電位生成部は、前記第１電源と第２電源との間に直列に接続された第１および第２抵抗を備えており、前記第１抵抗と前記第２抵抗との間のノードが前記所定電位ノードに接続されている
ことを特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記サンプリング部は、
それぞれの一端は第２電源に接続され、それぞれの他端は前記差動対トランジスタの各々のトランジスタのドレインにそれぞれ接続された第１および第２負荷回路と、
第１クロック信号をゲートに受け、前記差動対トランジスタの動作をオンオフ制御する第３トランジスタとを備えており、
前記所定電位生成部は、
前記第２電源と前記所定電位ノードとの間に接続された前記第１または第２負荷回路のレプリカと、
前記所定電位ノードと前記第１電源との間に直列に接続された前記差動対トランジスタを構成するトランジスタのうちのいずれか一方のレプリカ、および前記第３トランジスタのレプリカとを備えている
ことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記サンプリング部は、
第１クロック信号をゲートに受け、前記差動対トランジスタの動作をオンオフ制御する第１トランジスタと、
前記第１クロック信号の逆位相である第２クロック信号をゲートに受ける第２トランジスタと、
前記第２トランジスタによって動作がオンオフ制御されるものであり、前記差動対トランジスタから入力されたデータを保持する保持回路と、
前記差動対トランジスタおよび前記保持回路のそれぞれと第２電源との間に接続された負荷回路とを備えている
ことを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１項に記載の半導体装置と、
前記半導体装置のサンプリング部によってサンプリングされた信号を受けるディジタルフィルタ部とを備えている
ことを特徴とするクロックデータリカバリシステム。
【国際調査報告】
2013061488.tif 000015
2013061488.tif 000016