(57)【要約】  本発明のリミッタ回路は、一対のトランジスタのスイッチ作用により入力信号電圧から上限信号電圧と下限信号電圧との範囲に含まれる信号電圧成分のみを通過させるリミッタ回路である。これによれば、入力信号電圧と閾値信号電圧との比較と、ラインのスイッチングを同時に一対のトランジスタが行うので、伝搬遅延速度の影響が無く、ラインの切り替え時のスイッチングノイズを発生しない。また、ダイオードを使わないので、高速のリミッタ回路を作成することができる。
2009150709.tif 000002
【特許請求の範囲】
【請求項１】
入力信号電圧および上限閾値信号電圧並びに下限閾値信号電圧が入力されるリミッタ回路において、
前記入力信号電圧と前記上限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをすることで前記入力信号電圧から前記上限閾値信号電圧より高い電圧成分をカットするとともに、前記入力信号電圧を昇圧して上限リミット信号電圧を出力する上限リミッタ回路と、
前記上限リミッタ回路により前記入力信号電圧が昇圧される電圧にあわせて前記下限閾値信号電圧を補正して下限閾値補正信号電圧を出力する下限閾値補正回路と、
前記上限リミット信号電圧と前記下限閾値補正信号電圧との大小に応じて別の一対のトランジスタがオン、オフのスイッチングをすることで前記上限リミット信号電圧から前記下限閾値補正信号電圧より低い電圧成分をカットするとともに前記上限リミット信号電圧を降圧して上下限リミット信号電圧を出力する下限リミッタ回路と、
前記下限リミッタ回路により前記上限リミット信号電圧が降圧される電圧にあわせて前記下限閾値補正信号電圧を補正して第１基準信号電圧を出力する電位補正回路と、
前記上下限リミット信号電圧と前記第１基準信号電圧との電圧差に応じて生成する信号電圧に別に入力される第２基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、
前記入力信号電圧から前記上限閾値信号電圧と前記下限閾値信号電圧の範囲に含まれる信号電圧成分のみを通過させることを特徴とするリミッタ回路。
【請求項２】
請求項１に記載のリミッタ回路において、
前記上限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＰＮＰ型トランジスタと、前記第１および第２ＰＮＰ型トランジスタのエミッタ端子と第１共通電圧との間に接続された第１定電流発生手段とを備え、前記第１ＰＮＰ型トランジスタのベース端子に前記入力信号電圧が入力され、前記第２ＰＮＰ型トランジスタのベース端子に前記上限閾値信号電圧が入力され、前記第１定電流発生手段は、前記第１または第２ＰＮＰ型トランジスタに流れる電流を制限し、
前記下限閾値補正回路は、ベース端子に前記下限閾値信号電圧が入力される第３ＰＮＰ型トランジスタと、前記第３ＰＮＰ型トランジスタのエミッタ端子と前記第１共通電圧との間に接続された第２定電流発生手段とを備え、前記第２定電流発生手段は、前記第３ＰＮＰ型トランジスタに流れる電流を制限し、
前記下限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＮＰＮ型トランジスタと、前記第１および第２ＮＰＮ型トランジスタのエミッタ端子と第２共通電圧との間に接続された第３定電流発生手段とを備え、前記第１ＮＰＮ型トランジスタのベース端子に前記第１および第２ＰＮＰ型トランジスタのエミッタ端子と接続され、前記第２ＮＰＮ型トランジスタのベース端子に前記第３ＰＮＰ型トランジスタのエミッタ端子が接続され、前記第３定電流発生手段は、前記第１または第２ＰＮＰ型トランジスタに流れる電流を制限し、
前記電位補正回路は、ベース端子に前記第３ＰＮＰ型トランジスタのエミッタ端子と接続される第３ＮＰＮ型トランジスタと、前記第３ＮＰＮ型トランジスタのエミッタ端子と前記第２共通電圧との間に接続された第４定電流発生手段とを備え、前記第４定電流発生手段は、前記第３ＮＰＮ型トランジスタに流れる電流を制限し、
前記加減算回路は、正入力ノードに前記第１および第２ＮＰＮトランジスタのエミッタ端子が第１入力抵抗を介して接続され、負入力ノードに前記第３ＮＰＮトランジスタのエミッタ端子と第２入力抵抗を介して接続された差動増幅器を備え、前記差動増幅器の出力端子と負入力ノードとが帰還抵抗を介して接続され、前記差動増幅器の正入力ノードには、補償抵抗を介して前記第２基準信号電圧が入力されることを特徴とするリミッタ回路。
【請求項３】
請求項２に記載のリミッタ回路において、前記第２共通電圧が接地電圧であることを特徴とするリミッタ回路。
【請求項４】
入力信号電圧および上限閾値信号電圧並びに下限閾値信号電圧が入力されるリミッタ回路において、
前記入力信号電圧と前記上限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをすることで前記入力信号電圧から前記上限閾値信号電圧より高い電圧成分をカットするとともに前記入力信号電圧を昇圧して上限リミット信号電圧を出力する上限リミッタ回路と、
前記上限リミッタ回路により前記入力信号電圧が昇圧される電圧にあわせて前記下限閾値信号電圧を補正して下限閾値補正信号電圧を出力する下限閾値補正回路と、
前記上限リミット信号電圧と前記下限閾値補正信号電圧との大小に応じて別の一対のトランジスタがオン、オフのスイッチングをすることで前記上限リミット信号電圧から前記下限閾値補正信号電圧より低い電圧成分をカットするとともに前記上限リミット信号電圧を降圧して上下限リミット信号電圧を出力する下限リミッタ回路と、
前記上下限リミット信号電圧と別に入力される第１基準信号電圧との電圧差に応じて生成する信号電圧にさらに別に入力される第２基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、
前記入力信号電圧から前記上限閾値信号電圧と前記下限閾値信号電圧の範囲に含まれる信号電圧成分のみを通過させることを特徴とするリミッタ回路。
【請求項５】
請求項４に記載のリミッタ回路において、
前記上限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＰＮＰ型トランジスタと、前記第１および第２ＰＮＰ型トランジスタのエミッタ端子と第１共通電圧との間に接続された第１定電流発生手段とを備え、前記第１ＰＮＰ型トランジスタのベース端子に前記入力信号電圧が入力され、前記第２ＰＮＰ型トランジスタのベース端子に前記上限閾値信号電圧が入力され、前記第１定電流発生手段は、前記第１または第２ＰＮＰ型トランジスタに流れる電流を制限し、
前記下限閾値補正回路は、ベース端子に前記下限閾値信号電圧が入力される第３ＰＮＰ型トランジスタと、前記第３ＰＮＰ型トランジスタのエミッタ端子と前記第１共通電圧との間に接続された第２定電流発生手段とを備え、前記第２定電流発生手段は、前記第３ＰＮＰ型トランジスタに流れる電流を制限し、
前記下限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＮＰＮ型トランジスタと、前記第１および第２ＮＰＮ型トランジスタのエミッタ端子と第２共通電圧との間に接続された第３定電流発生手段とを備え、前記第１ＮＰＮ型トランジスタのベース端子に前記第１および第２ＰＮＰ型トランジスタのエミッタ端子と接続され、前記第２ＮＰＮ型トランジスタのベース端子に前記第３ＰＮＰ型トランジスタのエミッタ端子が接続され、前記第３定電流発生手段は、前記第１または第２ＰＮＰ型トランジスタに流れる電流を制限し、
前記加減算回路は、正入力ノードに前記第１および第２ＮＰＮ型トランジスタのエミッタ端子が第１入力抵抗を介して接続され、負入力ノードに第２入力抵抗を介して前記第１基準信号電圧が接続された差動増幅器を備え、前記差動増幅器の出力端子と負入力ノードとが帰還抵抗を介して接続され、前記差動増幅器の正入力ノードには、補償抵抗を介して前記第２基準信号電圧が入力されることを特徴とするリミッタ回路。
【請求項６】
請求項５に記載のリミッタ回路において、前記第２共通電圧が接地電圧であることを特徴とするリミッタ回路。
【請求項７】
入力信号電圧および下限閾値信号電圧が入力されるリミッタ回路において、
前記入力信号電圧と前記下限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをするとともに前記入力信号電圧を降圧して下限リミット信号電圧を出力する下限リミッタ回路と、
前記下限リミッタ回路により前記入力信号電圧が降圧される電圧に合わせて前記下限閾値信号電圧を補正して第１基準信号電圧を出力する電位補正回路と、
前記下限リミット信号電圧と前記第１基準信号電圧との電圧差に応じて生成される信号電圧に別に入力される第２基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、
前記入力信号電圧の下限閾値信号電圧よりも高い信号電圧成分のみを通過させることを特徴とするリミッタ回路。
【請求項８】
請求項７に記載のリミッタ回路において、
前記下限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＮＰＮ型トランジスタと、前記第１および第２ＮＰＮ型トランジスタのエミッタ端子と第２共通電圧との間に接続された第１定電流発生手段とを備え、前記第１ＮＰＮ型トランジスタのベース端子に前記入力信号が入力され、前記第２ＮＰＮ型トランジスタのベース端子に前記下限閾値信号電圧が入力され、前記第１定電流発生手段は、前記第１または第２ＮＰＮ型トランジスタに流れる電流を制限し、
前記電位補正回路は、ベース端子に前記下限閾値信号電圧が入力される第３ＮＰＮ型トランジスタと、前記第３ＮＰＮ型トランジスタのエミッタ端子と前記第２共通電圧との間に接続された第２定電流発生手段とを備え、前記第２定電流発生手段は、前記第３ＮＰＮ型トランジスタに流れる電流を制限し、
前記加減算回路は、正入力ノードに前記第１および第２ＮＰＮ型トランジスタのエミッタ端子と第１入力抵抗を介して接続され、負入力ノードに第２入力抵抗を介して前記第３ＮＰＮ型トランジスタのエミッタ端子が接続された差動増幅器を備え、前記差動増幅器の出力端子と負入力ノードとが帰還抵抗を介して接続され、
前記差動増幅器の正入力ノードには、補償抵抗を介して前記第２基準信号電圧が接続されることを特徴とするリミッタ回路。
【請求項９】
請求項８に記載のリミッタ回路において、前記第２共通電圧が接地電圧であることを特徴とするリミッタ回路。
【請求項１０】
入力信号電圧および上限閾値信号電圧並びに下限閾値信号電圧が入力されるリミッタ回路において、
前記入力信号電圧と前記下限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをすることで前記入力信号電圧から前記下限閾値信号電圧より低い電圧成分をカットするとともに、前記入力信号電圧を降圧して下限リミット信号電圧を出力する下限リミッタ回路と、
前記下限リミッタ回路により前記入力信号電圧が降圧される電圧にあわせて前記上限閾値信号電圧を補正して上限閾値補正信号電圧を出力する上限閾値補正回路と、
前記下限リミット信号電圧と前記上限閾値補正信号電圧との大小に応じて別の一対のトランジスタがオン、オフのスイッチングをすることで前記下限リミット信号電圧から前記上限閾値補正信号電圧より高い電圧成分をカットするとともに前記下限リミット信号電圧を昇圧して上下限リミット信号電圧を出力する上限リミッタ回路と、
前記上限リミッタ回路により前記下限リミット信号電圧が昇圧される電圧にあわせて前記上限閾値補正信号電圧を補正して第１基準信号電圧を出力する電位補正回路と、
前記上下限リミット信号電圧と前記第１基準信号電圧との電圧差に応じて生成する信号電圧に別に入力される第２基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、
前記入力信号電圧から前記上限閾値信号電圧と前記下限閾値信号電圧の範囲に含まれる信号電圧成分のみを通過させることを特徴とするリミッタ回路。
【請求項１１】
入力信号電圧および上限閾値信号電圧並びに下限閾値信号電圧が入力されるリミッタ回路において、
前記入力信号電圧と前記下限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをすることで前記入力信号電圧から前記下限閾値信号電圧より低い電圧成分をカットするとともに前記入力信号電圧を降圧して下限リミット信号電圧を出力する下限リミッタ回路と、
前記下限リミッタ回路により前記入力信号電圧が降圧される電圧にあわせて前記上限閾値信号電圧を補正して上限閾値補正信号電圧を出力する上限閾値補正回路と、前記下限リミット信号電圧と前記上限閾値補正信号電圧との大小に応じて別の一対のトランジスタがオン、オフのスイッチングをすることで前記下限リミット信号電圧から前記上限閾値補正信号電圧より高い電圧成分をカットするとともに前記下限リミット信号電圧を昇圧して上下限リミット信号電圧を出力する上限リミッタ回路と、
前記上下限リミット信号電圧と別に入力される第１基準信号電圧との電圧差に応じて生成する信号電圧にさらに別に入力される第２基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、
前記入力信号電圧から前記上限閾値信号電圧と前記下限閾値信号電圧の範囲に含まれる信号電圧成分のみを通過させることを特徴とするリミッタ回路。
【請求項１２】
入力信号電圧および上限閾値信号電圧が入力されるリミッタ回路において、
前記入力信号電圧と前記上限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをするとともに前記入力信号電圧を昇圧して上限リミット信号電圧を出力する上限リミッタ回路と、
前記上限リミッタ回路により前記入力信号電圧が昇圧される電圧に合わせて前記上限閾値信号電圧を補正して第１基準信号電圧を出力する上限閾値補正回路と、
前記上限リミット信号電圧と前記第１基準信号電圧との電圧差に応じて生成される信号電圧に別に入力される第２基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、
前記入力信号電圧の下限閾値信号電圧よりも低い信号電圧成分のみを通過させることを特徴とするリミッタ回路。
【請求項１３】
入力信号電圧および上限閾値信号電圧並びに下限閾値信号電圧が入力されるリミッタ回路において、
前記入力信号電圧と前記上限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをするとともに前記入力信号電圧を昇圧して上限リミット信号電圧を出力する上限リミッタ回路と、
前記上限リミッタ回路により前記入力信号電圧が昇圧される電圧に合わせて前記上限閾値信号電圧を補正して第１基準信号電圧を出力する上限閾値補正回路と、
前記上限リミット信号電圧と前記第１基準信号電圧との電圧差に応じて生成される信号電圧に別に入力される第２基準信号電圧を加算することで上限補正信号電圧を生成する加減算回路と、
前記上限補正信号電圧と前記下限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをするとともに前記下限補正信号電圧を降圧して上下限リミット信号電圧を出力する下限リミッタ回路と、
前記下限リミッタ回路により前記上限補正信号電圧が降圧される電圧に合わせて前記下限閾値信号電圧を補正して第３基準信号電圧を出力する電位補正回路と、
前記上下限リミット信号電圧と前記第３基準信号電圧との電圧差に応じて生成される信号電圧に別に入力される第４基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、
前記入力信号電圧から前記上限閾値信号電圧と前記下限閾値信号電圧の範囲に含まれる信号電圧成分のみを通過させることを特徴とするリミッタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧の上下限を制限するリミッタ回路に係り、特に、半導体集積回路中で構成される高速リミッタ回路に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路では、ノイズ成分の除去や回路の保護及び安定動作、さらにはアナログ信号処理を目的として、入力されるアナログ信号の上限あるいは下限、もしくは上下限を制限するリミッタ回路が広く用いられている。リミッタ回路として広く用いられている理想ダイオード回路を図１７に示す。理想ダイオード回路７０はダイオードＤ１、Ｄ２、Ｄ３、Ｄ４と、差動増幅器Ｑ７１、Ｑ７２と抵抗Ｒ７１、Ｒ７２で構成される。【０００３】
図１８に理想ダイオード回路７０の動作例を示す。図１８（ａ）に示すような波形の入力信号Ｖinが印加された場合、入力信号Ｖinが上限閾値信号ＶＨよりも大きい時は、ダイオードＤ１はオン、ダイオードＤ２はオフとなり、ノードＮ２０の電圧Ｖｎ２０はＶＨに等しくなる。また、入力信号Ｖinが上限閾値信号ＶＨよりも小さい時は、ダイオードＤ１がオフ、ダイオードＤ２はオンとなり、ノードＮ２０の電圧Ｖｎ２０は入力信号Ｖinに等しくなる。【０００４】
同様に、ノードＮ２０が下限閾値信号ＶＬよりも小さい時は、ダイオードＤ３はオン、ダイオードＤ４はオフとなり、出力信号Ｖoutは下限閾値信号ＶＬに等しくなる。ノードＮ２０の電圧Ｖｎ２０が下限閾値信号ＶＬよりも大きい時は、ダイオードＤ３はオフ、ダイオードＤ４はオンとなり、出力信号ＶoutはノードＮ２０の電圧Ｖｎ２０に等しくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この理想ダイオード回路７０の動作は、図１８（ｂ）に示すように、入力信号Ｖinの上下限を制限するリミット動作となる。この理想ダイオード回路７０は、周波数が低速な信号においては十分なリミット動作を得ることができる。しかしながら、周波数が高速な信号においては、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４の逆回復時間と、順方向の降下電圧の影響より、図１８（ｃ）に示すような波形への追従の遅れが生じる。これより、出力信号Ｖoutの欠落期間および上下限の閾値電圧を超えて出力される期間が発生し、十分なリミット動作を実現することができなかった。【０００６】
上述した問題を解決する方法として、ショットキーバリアダイオードなどの逆回復時間の短い高速ダイオードを使用する方法があるが、高速ダイオードにおいても数ナノ秒程度の逆回復時間を持つ。また、標準的な半導体プロセスにおいて高速ダイオードの作成は困難であるし、たとえ可能であっても高コストになるので、半導体集積回路中に構成するリミッタ回路としては適さない。【０００７】
さらに、上述した理想ダイオード回路７０において下限閾値信号ＶＬが時間的に変化する場合、出力信号Ｖoutの下限値も変動する。例えば、放射線計測の分野等では、多数のチャンネルにまたがって入力される放射線信号をアナログ回路で重心演算し、入射位置を同定することが広く行われている。この過程で、重心演算に不要な信号成分を除去するために、上述した理想ダイオード回路の応用回路がリミッタ回路として用いられている。【０００８】
このリミッタ回路に印加される下限閾値信号ＶＬは、固定値ではなく、毎回異なる放射線信号の信号レベルに比例した時間的に変化する動的な閾値信号ＶＬを用いる場合がある。この場合において、リミッタ回路の出力信号Ｖoutの下限値は一定値であることが要求されるが、上記の理想ダイオード回路７０の出力信号Ｖoutの下限値は動的な下限閾値信号ＶＬとなる。これより、動的な下限閾値信号ＶＬを用いる場合には出力信号Ｖoutの下限値が変動するので、下限閾値信号ＶＬの変動による出力信号Ｖoutの下限値の変化をキャンセルする必要があり、リミッタ回路の構成部品が増加し、回路が複雑になる問題がある。【０００９】
本発明は、このような事情に鑑みてなされたものであって、簡単な回路構成で高速な周波数の信号においてもリミット動作を実現できるリミッタ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明は、このような目的を達成するために、次のような構成をとる。
すなわち、第１の発明のリミッタ回路は、入力信号電圧および上限閾値信号電圧並びに下限閾値信号電圧が入力されるリミッタ回路において、前記入力信号電圧と前記上限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをすることで前記入力信号電圧から前記上限閾値信号電圧より高い電圧成分をカットするとともに、前記入力信号電圧を昇圧して上限リミット信号電圧を出力する上限リミッタ回路と、前記上限リミッタ回路により前記入力信号電圧が昇圧される電圧にあわせて前記下限閾値信号電圧を補正して下限閾値補正信号電圧を出力する下限閾値補正回路と、前記上限リミット信号電圧と前記下限閾値補正信号電圧との大小に応じて別の一対のトランジスタがオン、オフのスイッチングをすることで前記上限リミット信号電圧から前記下限閾値補正信号電圧より低い電圧成分をカットするとともに前記上限リミット信号電圧を降圧して上下限リミット信号電圧を出力する下限リミッタ回路と、前記下限リミッタ回路により前記上限リミット信号電圧が降圧される電圧にあわせて前記下限閾値補正信号電圧を補正して第１基準信号電圧を出力する電位補正回路と、前記上下限リミット信号電圧と前記第１基準信号電圧との電圧差に応じて生成する信号電圧に別に入力される第２基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、前記入力信号電圧から前記上限閾値信号電圧と前記下限閾値信号電圧の範囲に含まれる信号電圧成分のみを通過させることを特徴とする。【００１１】
第１の発明の構成の一例として、前記上限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＰＮＰ型トランジスタと、前記第１および第２ＰＮＰ型トランジスタのエミッタ端子と第１共通電圧との間に接続された第１定電流発生手段とを備え、前記第１ＰＮＰ型トランジスタのベース端子に前記入力信号電圧が入力され、前記第２ＰＮＰ型トランジスタのベース端子に前記上限閾値信号電圧が入力され、前記第１定電流発生手段は、前記第１または第２ＰＮＰ型トランジスタに流れる電流を制限し、前記下限閾値補正回路は、ベース端子に前記下限閾値信号電圧が入力される第３ＰＮＰ型トランジスタと、前記第３ＰＮＰ型トランジスタのエミッタ端子と前記第１共通電圧との間に接続された第２定電流発生手段とを備え、前記第２定電流発生手段は、前記第３ＰＮＰ型トランジスタに流れる電流を制限し、前記下限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＮＰＮ型トランジスタと、前記第１および第２ＮＰＮ型トランジスタのエミッタ端子と第２共通電圧との間に接続された第３定電流発生手段とを備え、前記第１ＮＰＮ型トランジスタのベース端子に前記第１および第２ＰＮＰ型トランジスタのエミッタ端子と接続され、前記第２ＮＰＮ型トランジスタのベース端子に前記第３ＰＮＰ型トランジスタのエミッタ端子が接続され、前記第３定電流発生手段は、前記第１または第２ＰＮＰ型トランジスタに流れる電流を制限し、前記電位補正回路は、ベース端子に前記第３ＰＮＰ型トランジスタのエミッタ端子と接続される第３ＮＰＮ型トランジスタと、前記第３ＮＰＮ型トランジスタのエミッタ端子と前記第２共通電圧との間に接続された第４定電流発生手段とを備え、前記第４定電流発生手段は、前記第３ＮＰＮ型トランジスタに流れる電流を制限し、前記加減算回路は、正入力ノードに前記第１および第２ＮＰＮトランジスタのエミッタ端子が第１入力抵抗を介して接続され、負入力ノードに前記第３ＮＰＮトランジスタのエミッタ端子と第２入力抵抗を介して接続された差動増幅器を備え、前記差動増幅器の出力端子と負入力ノードとが帰還抵抗を介して接続され、前記差動増幅器の正入力ノードには、補償抵抗を介して前記第２基準信号電圧が入力される構成でもよい。【００１２】
また、第２の発明のリミッタ回路は、入力信号電圧および上限閾値信号電圧並びに下限閾値信号電圧が入力されるリミッタ回路において、前記入力信号電圧と前記上限閾値信号電圧との大小に応じて一対のトランジスタがオン、オフのスイッチングをすることで前記入力信号電圧から前記上限閾値信号電圧より高い電圧成分をカットするとともに前記入力信号電圧を昇圧して上限リミット信号電圧を出力する上限リミッタ回路と、前記上限リミッタ回路により前記入力信号電圧が昇圧される電圧にあわせて前記下限閾値信号電圧を補正して下限閾値補正信号電圧を出力する下限閾値補正回路と、前記上限リミット信号電圧と前記下限閾値補正信号電圧との大小に応じて別の一対のトランジスタがオン、オフのスイッチングをすることで前記上限リミット信号電圧から前記下限閾値補正信号電圧より低い電圧成分をカットするとともに前記上限リミット信号電圧を降圧して上下限リミット信号電圧を出力する下限リミッタ回路と、前記上下限リミット信号電圧と別に入力される第１基準信号電圧との電圧差に応じて生成する信号電圧にさらに別に入力される第２基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、前記入力信号電圧から前記上限閾値信号電圧と前記下限閾値信号電圧の範囲に含まれる信号電圧成分のみを通過させることを特徴とする。【００１３】
第２の発明の構成の一例として、前記上限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＰＮＰ型トランジスタと、前記第１および第２ＰＮＰ型トランジスタのエミッタ端子と第１共通電圧との間に接続された前記第１定電流発生手段とを備え、前記第１ＰＮＰ型トランジスタのベース端子に前記入力信号電圧が入力され、  前記第２ＰＮＰ型トランジスタのベース端子に前記上限閾値信号電圧が入力され、前記第１定電流発生手段は、前記第１または第２ＰＮＰ型トランジスタに流れる電流を制限し、前記下限閾値補正回路は、ベース端子に前記下限閾値信号電圧が入力される第３ＰＮＰ型トランジスタと、前記第３ＰＮＰ型トランジスタのエミッタ端子と前記第１共通電圧との間に接続された第２定電流発生手段とを備え、前記第２定電流発生手段は、前記第３ＰＮＰ型トランジスタに流れる電流を制限し、前記下限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＮＰＮ型トランジスタと、前記第１および第２ＮＰＮ型トランジスタのエミッタ端子と第２共通電圧との間に接続された第３定電流発生手段とを備え、前記第１ＮＰＮ型トランジスタのベース端子に前記第１および第２ＰＮＰ型トランジスタのエミッタ端子と接続され、前記第２ＮＰＮ型トランジスタのベース端子に前記第３ＰＮＰ型トランジスタのエミッタ端子が接続され、前記第３定電流発生手段は、前記第１または第２ＰＮＰ型トランジスタに流れる電流を制限し、前記加減算回路は、正入力ノードに前記第１および第２ＮＰＮ型トランジスタのエミッタ端子が第１入力抵抗を介して接続され、負入力ノードに第２入力抵抗を介して前記第１基準信号電圧が接続された差動増幅器を備え、前記差動増幅器の出力端子と負入力ノードとが帰還抵抗を介して接続され、前記差動増幅器の正入力ノードには、補償抵抗を介して前記第２基準信号電圧が入力される構成でもよい。【００１４】
また、第３の発明のリミッタ回路は、入力信号電圧および下限閾値信号電圧が入力されるリミッタ回路において、前記入力信号電圧と前記下限閾値信号電圧の大小に応じて一対のトランジスタがオン、オフのスイッチングをするとともに前記入力信号電圧を降圧して下限リミット信号電圧を出力する下限リミッタ回路と、前記下限リミッタ回路により前記入力信号電圧が降圧される電圧に合わせて前記下限閾値信号電圧を補正して第１基準信号電圧を出力する電位補正回路と、前記下限リミット信号電圧と前記第１基準信号電圧との電圧差に応じて生成される信号電圧に別に入力される第２基準信号電圧を加算することで出力信号電圧を生成する加減算回路とを備え、前記入力信号電圧の下限閾値信号電圧よりも高い信号電圧成分のみを通過させることを特徴とする。【００１５】
また、第３の発明の構成の一例として、請求項７に記載のリミッタ回路において、前記下限リミッタ回路は、互いのエミッタ端子が接続された一対の第１および第２ＮＰＮ型トランジスタと、前記第１および第２ＮＰＮ型トランジスタのエミッタ端子と第２共通電圧との間に接続された第１定電流発生手段とを備え、前記第１ＮＰＮ型トランジスタのベース端子に前記入力信号が入力され、前記第２ＮＰＮ型トランジスタのベース端子に前記下限閾値信号電圧が入力され、前記第１定電流発生手段は、前記第１または第２ＮＰＮ型トランジスタに流れる電流を制限し、前記電位補正回路は、ベース端子に前記下限閾値信号電圧が入力される第３ＮＰＮ型トランジスタと、前記第３ＮＰＮ型トランジスタのエミッタ端子と第２共通電圧との間に接続された第２定電流発生手段とを備え、前記第２定電流発生手段は、前記第３ＮＰＮ型トランジスタに流れる電流を制限し、前記加減算回路は、  正入力ノードに前記第１および第２ＮＰＮ型トランジスタのエミッタ端子と第１入力抵抗を介して接続され、負入力ノードに第２入力抵抗を介して前記第３ＮＰＮ型トランジスタのエミッタ端子が接続された差動増幅器を備え、前記差動増幅器の出力端子と負入力ノードとが帰還抵抗を介して接続され、前記差動増幅器の正入力ノードには、補償抵抗を介して前記第２基準信号電圧が接続される構成でもよい。
【発明の効果】
【００１６】
この発明に係るリミッタ回路によれば、入力信号電圧と閾値信号電圧との比較と、ラインのスイッチングとを同時に一対のトランジスタが行うので、伝搬遅延の影響が無い。さらには、ラインの切り替え時のスイッチングノイズが発生しない。また、高速な周波数の信号においても簡単な回路構成でリミット動作をすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に係るリミッタ回路１を示す回路図。
【図２】本発明の実施例１に係るスイッチング回路２の動作を説明する説明図。
【図３】本発明の実施例１に係る下限閾値補正回路３の動作を説明する説明図。
【図４】本発明の実施例１に係るスイッチング回路４の動作を説明する説明図。
【図５】本発明の実施例１に係る電位補正回路５の動作を説明する説明図。
【図６】本発明の実施例１に係る加減算回路６の動作を説明する説明図。
【図７】本発明の実施例１に係る下限閾値信号を時間的に可変した場合のリミッタ回路１の動作を説明する説明図。
【図８】本発明の実施例２に係るリミッタ回路１０を示す回路図。
【図９】本発明の実施例２に係るリミッタ回路１０の動作を説明する説明図。
【図１０】本発明の実施例３に係るリミッタ回路２０を示す回路図。
【図１１】本発明の実施例３に係るリミッタ回路２０の動作を説明する説明図。
【図１２】本発明の実施例３に係る下限閾値信号を時間的に可変した場合のリミッタ回路２０の動作を説明する説明図。
【図１３】本発明の実施例１の他の実施例に係るリミッタ回路を示す回路図。
【図１４】本発明の実施例２の他の実施例に係るリミッタ回路を示す回路図。
【図１５】本発明の実施例３の他の実施例に係るリミッタ回路を示す回路図。
【図１６】本発明の実施例３の他の実施例に係るリミッタ回路を示す回路図。
【図１７】従来におけるリミッタ回路である理想ダイオード回路を示す回路図。
【図１８】従来における理想ダイオード回路の動作を説明する説明図。
【符号の説明】
【００１８】
１  …  リミッタ回路
２  …  第１スイッチング回路
３  …  下限閾値補正回路
４  …  第２スイッチング回路
５  …  電位補正回路
６  …  加減算回路
Ｑ１、Ｑ２、Ｑ３  …  ＰＮＰトランジスタ
Ｑ４、Ｑ５、Ｑ６  …  ＮＰＮトランジスタ
Ｑ７  …  差動増幅器
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８  …  抵抗
Ｎ１、Ｎ２、Ｎ３、Ｎ４  …  ノード
【実施例１】
【００１９】
以下、図面を参照してこの発明の実施例１を詳細に説明する。
図１は、実施例１に係るリミッタ回路を示す回路図である。本発明のリミッタ回路は、例えばアナログ・デジタル変換器の入力用バッファアンプや信号処理回路などのＩＣ内部に構成されるものである。【００２０】
図１に示すように、実施例１のリミッタ回路１は、入力信号Ｖinと上限閾値信号ＶＨの大小関係に応じてオン、オフを制御するスイッチング回路２と、スイッチング回路２のスイッチング制御に伴い昇圧した電位を下限閾値信号ＶＬに補正する下限閾値補正回路３と、スイッチング回路２と下限閾値補正回路３との出力の大小関係に応じてオン、オフを制御するスイッチング回路４と、スイッチング回路４のスイッチング制御に伴い降圧した電位を補正する電位補正回路５と、スイッチング回路４と電位補正回路５の出力を差動増幅する加減算回路６とを備えている。入力信号Ｖinは本発明における入力信号電圧に相当し、上限閾値信号ＶＨは本発明における上限閾値信号電圧に相当し、下限閾値信号ＶＬは本発明における下限閾値信号電圧に相当する。スイッチング回路２は本発明における上限リミッタ回路に相当し、スイッチング回路４は本発明における下限リミッタ回路に相当する。【００２１】
＜スイッチング回路２＞
次に、スイッチング回路２の構成について説明する。
一対のＰＮＰトランジスタＱ１およびＱ２には差動信号（入力信号Ｖinおよび上限閾値信号ＶＨ）が入力される。ＰＮＰトランジスタＱ１のベースは、入力信号Ｖinに接続されている。ＰＮＰトランジスタＱ２のベースは、上限閾値信号ＶＨに接続されている。ＰＮＰトランジスタＱ１およびＱ２のエミッタはノードＮ１に接続され、コレクタは接地電圧ＧＮＤに接続されている。また、抵抗Ｒ１がノードＮ１と正の電圧源Ｖｃｃとの間に接続され、ＰＮＰトランジスタＱ１およびＱ２へ流れる電流を制限する定電流源として機能する。抵抗Ｒ１は本発明における第１定電流発生手段に相当し、電圧源Ｖｃｃは本発明における第１共通電圧に相当する。接地電圧ＧＮＤは本発明における第２共通電圧に相当する。【００２２】
図２を参照してスイッチング回路２の動作を説明する。図２（ａ）はスイッチング回路２に入力された入力信号Ｖinと上限閾値信号ＶＨとの関係を示した図である。入力信号Ｖinが上限閾値信号ＶＨよりも低い場合、すなわちＶin≦ＶＨが成り立つ場合には、ＰＮＰトランジスタＱ１はエミッタフォロワ動作する。つまり、ＰＮＰトランジスタＱ１がオン、ＰＮＰトランジスタＱ２がオフとなるスイッチング動作をする。ノードＮ１の電位Ｖｎ１は、入力信号ＶinにＰＮＰトランジスタＱ１のベース−エミッタ電圧Ｖbep１を加算した電位となる。【００２３】
Ｖｎ１＝Ｖin＋Ｖbep１  （Ｖin≦ＶＨ）  …  （１）【００２４】
また、入力信号Ｖinが上限閾値信号ＶＨよりも高い場合、すなわちＶin＞ＶＨが成り立つ場合には、ＰＮＰトランジスタＱ２はエミッタフォロワ動作となる。つまり、ＰＮＰトランジスタＱ１がオフし、ＰＮＰトランジスタＱ２がオンとなるスイッチング動作をする。ノードＮ１の電位Ｖｎ１は上限閾値信号ＶＨにＰＮＰトランジスタＱ２のベース−エミッタ電圧Ｖbep２を加算した電位となる。【００２５】
Ｖｎ１＝ＶＨ＋Ｖbep２  （Ｖin＞ＶＨ）  …  （２）【００２６】
ここで、ＰＮＰトランジスタＱ１およびＱ２のベース−エミッタ電圧Ｖbep１およびＶbep２は、ＰＮＰトランジスタＱ１およびＱ２が同一ＩＣ内に構成されているので、ほぼ同一の特性となる。【００２７】
Ｖbep１＝Ｖbep２＝Ｖbep  …  （３）
（１）式〜（３）式より
Ｖｎ１＝Ｖin＋Ｖbep  （Ｖin≦ＶＨ）  …  （４）
Ｖｎ１＝ＶＨ＋Ｖbep  （Ｖin＞ＶＨ）  …  （５）【００２８】
このように、スイッチング回路２では、入力された入力信号Ｖinに対して、上限閾値信号ＶＨより大きいか小さいかの比較をする。そして、この比較によりＰＮＰトランジスタＱ１およびＱ２がスイッチング作用して、上限閾値信号ＶＨを超える信号電圧成分を入力信号Ｖinからカットする。また同時に、上限がカットされた入力信号Ｖinに対して、ＰＮＰトランジスタＱ１およびＱ２のベース−エミッタ電圧Ｖbepだけ昇圧する。こうして、図２（ｂ）に示す電位Ｖｎ１をノードＮ１から出力する。ノードＮ１における電位Ｖｎ１は本発明における上限リミット信号電圧に相当する。【００２９】
＜下限閾値補正回路３＞
下限閾値補正回路３の構成について説明する。
まず、ＰＮＰトランジスタＱ３のベースには下限閾値信号ＶＬが入力され、エミッタはノードＮ２に接続され、コレクタは接地電圧ＧＮＤに接続されている。ノードＮ２と正の電圧源Ｖｃｃとの間に抵抗Ｒ２が接続され、ＰＮＰトランジスタＱ３へ流れる電流を制限する定電流源として機能している。抵抗Ｒ２は本発明における第２定電流発生手段に相当する。【００３０】
次に、図３を参照して下限閾値補正回路３の動作を説明する。ノードＮ２の電位Ｖｎ２は、図３（ａ）に示される下限閾値信号ＶＬとＰＮＰトランジスタＱ３のベース−エミッタ電圧Ｖbep３によって決まる。【００３１】
Ｖｎ２＝ＶＬ＋Ｖbep３  …  （６）【００３２】
ここで、ＰＮＰトランジスタＱ３もＰＮＰトランジスタＱ１およびＱ２と同一ＩＣ内に構成されているのでほぼ同一の特性となる。【００３３】
Ｖbep３＝Ｖbep１＝Ｖbep２＝Ｖbep  …  （７）
（６）式および（７）式より、
Ｖｎ２＝ＶＬ＋Ｖbep  …  （８）【００３４】
このように、下限閾値補正回路３では、入力信号Ｖinがスイッチング回路２にて昇圧されたベース−エミッタ電圧Ｖbepと同じ電位差を下限閾値信号ＶＬにも昇圧させることで下限閾値信号ＶＬを補正する。そして、図４（ｂ）に示すように補正した電位Ｖｎ２をノードＮ２から出力する。ノードＮ２における電位Ｖｎ２は本発明における下限閾値補正信号電圧に相当する。【００３５】
＜スイッチング回路４＞
スイッチング回路４の構成について説明する。
一対のＮＰＮトランジスタＱ４およびＱ５には差動信号（ノードＮ１の電位Ｖｎ１およびノードＮ２の電位Ｖｎ２）が入力される。ＮＰＮトランジスタＱ４のベースは、ノードＮ１に接続されている。ＮＰＮトランジスタＱ５のベースは、ノードＮ２に接続されている。ＮＰＮトランジスタＱ４およびＱ５のエミッタはノードＮ３に接続され、コレクタは正の電圧源Ｖｃｃに接続されている。また、抵抗Ｒ３がノードＮ３と接地電圧ＧＮＤとの間に接続され、ＮＰＮトランジスタＱ４およびＱ５に流れる電流を制限する定電流源として機能する。抵抗Ｒ３は本発明における第３定電流発生手段に相当する。【００３６】
次に、図４を参照してスイッチング回路４の動作を説明する。図４（ａ）に示すノードＮ１の電位Ｖｎ１がノードＮ２の電位Ｖｎ２よりも高い場合、すなわち、Ｖｎ１≧Ｖｎ２が成り立つ場合には、ＮＰＮトランジスタＱ４はエミッタフォロワ動作する。つまり、ＮＰＮトランジスタＱ４がオン、ＮＰＮトランジスタＱ５はオフとなるスイッチング動作する。ノードＮ３の電位Ｖｎ３は、ノードＮ１の電位Ｖｎ１からＮＰＮトランジスタＱ４のベース−エミッタ電圧Ｖben４を減算した電位となる。【００３７】
Ｖｎ３＝Ｖｎ１−Ｖben４  （Ｖｎ１≧Ｖｎ２）  …  （９）【００３８】
また、ノードＮ１の電位Ｖｎ１がノードＮ２の電位Ｖｎ２よりも低い場合、すなわちＶｎ１＜Ｖｎ２が成り立つ場合には、ＮＰＮトランジスタＱ５はエミッタフォロワ動作する。つまり、ＮＰＮトランジスタＱ４がオフ、ＮＰＮトランジスタＱ５がオンとなるスイッチング動作する。ノードＮ３の電位Ｖｎ３はノードＮ２の電位Ｖｎ２からＮＰＮトランジスタＱ５のベース−エミッタ電圧Ｖben５を減算した電位となる。【００３９】
Ｖｎ３＝Ｖｎ２−Ｖben５  （Ｖｎ１＜Ｖｎ２）  …  （１０）【００４０】
ここで、ＮＰＮトランジスタＱ４およびＱ５のベース−エミッタ電圧Ｖben４およびＶben５は、ＮＰＮトランジスタＱ４およびＱ５が同一ＩＣ内に構成されているので、ほぼ同一の特性となる。【００４１】
Ｖben４＝Ｖben５＝Ｖben  …  （１１）
（９）式〜（１１）式より、
Ｖｎ３＝Ｖｎ１−Ｖben  （Ｖｎ１≧Ｖｎ２）  …  （１２）
Ｖｎ３＝Ｖｎ２−Ｖben  （Ｖｎ１＜Ｖｎ２）  …  （１３）【００４２】
このように、スイッチング回路４では、入力されたノードＮ１の電位Ｖｎ１に対して、下限閾値信号ＶＬを補正したノードＮ２の電位Ｖｎ２よりも大きいか小さいかの比較をする。そして、この比較により、ＮＰＮトランジスタＱ４およびＱ５がスイッチング作用して、電位Ｖｎ２より低い信号電圧成分を入力された電位Ｖｎ１からカットする。またこれと同時に、ＮＰＮトランジスタＱ４およびＱ５のベース−エミッタ電圧Ｖbenだけ降圧する。こうして、図４（ｂ）に示す電位Ｖｎ３をノードＮ３から出力する。ノードＮ３の電位Ｖｎ３は本発明における上下限リミット信号電圧に相当する。【００４３】
＜電位補正回路５＞
電位補正回路５の構成について説明する。
ＮＰＮトランジスタＱ６のベースにはノードＮ２の電位Ｖｎ２が入力され、エミッタはノードＮ４に接続され、コレクタは正の電圧源Ｖｃｃに接続されている。ノードＮ４と接地電圧ＧＮＤとの間に抵抗Ｒ４が接続され、ＮＰＮトランジスタＱ６へ流れる電流を制限する定電流源として機能している。抵抗Ｒ４は本発明における第４定電流発生手段に相当する。【００４４】
次に、図５を参照して電位補正回路５の動作を説明する。ノードＮ４の電位Ｖｎ４は、図５（ａ）に示されるノードＮ２の電位Ｖｎ２とＮＰＮトランジスタＱ６のベース−エミッタ電圧Ｖben６によって決まる。【００４５】
Ｖｎ４＝Ｖｎ２−Ｖben６  …  （１４）【００４６】
ここで、ＮＰＮトランジスタＱ６も同一ＩＣ内に構成されているので、ほぼ同一の特性となる。【００４７】
Ｖben６＝Ｖben４＝Ｖben５＝Ｖben  …  （１５）
（１４）式および（１５）式より、
Ｖｎ４＝Ｖｎ２−Ｖben  …  （１６）【００４８】
このように、電位補正回路５では、ノードＮ１の電位Ｖｎ１がスイッチング回路４にて降圧されたベース−エミッタ電圧Ｖbenと同じ電位差をノードＮ２から出力される電位Ｖｎ２にも降圧させることで電位Ｖｎ２を補正する。そして、図４（ｂ）に示すように補正した電位Ｖｎ４をノードＮ４から出力する。ノードＮ４における電位Ｖｎ４は本発明における第１基準信号電圧に相当する。【００４９】
＜加減算回路６＞  
加減算回路６の構成について説明する。
差動増幅器Ｑ７の正入力ノードには、抵抗Ｒ５を介してノードＮ３が接続され、負入力ノードには、抵抗Ｒ６を介してノードＮ４が接続される。また、正入力ノードには抵抗Ｒ８を介して、基準電圧Ｖref２が入力され、負入力ノードと出力ノードは抵抗Ｒ７を介して接続されており、負帰還がかかっている。基準電圧Ｖref２は本発明における第２基準信号電圧に相当する。【００５０】
差動増幅器Ｑ７の出力信号Ｖoutは、図６（ａ）に示すノードＮ３の電位Ｖｎ３およびノードＮ４の電位Ｖｎ４と、基準電圧Ｖref２と、抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ８で決まる。出力信号Ｖoutは、本発明における出力信号電圧に相当する。【００５１】
Ｖout＝Ｒ５×Ｒ８／（Ｒ５＋Ｒ８）×（Ｒ６＋Ｒ７）／Ｒ６×（Ｖｎ３／Ｒ５−Ｖｎ４／Ｒ６＋Ｖref２／Ｒ８）  …  （１７）
ここで、
Ｒ５＝Ｒ６＝Ｒ８＝Ｒ  …  （１８）
とすると、
Ｖout＝１／２×（１＋Ｒ７／Ｒ）×（Ｖｎ３−Ｖｎ４＋Ｖref２）  …  （１９）
となり、差動増幅器Ｑ７による増幅率は、ＲとＲ７の関係で決まる。【００５２】
さらに、
Ｒ７＝Ｒ  …  （２０）
とすると、
Ｖout＝Ｖｎ３−Ｖｎ４＋Ｖref２  …  （２１）
となる。【００５３】
本実施例に係るリミッタ回路１により、入力信号Ｖinが上限閾値信号ＶＨよりも高い場合（Ｖin＞ＶＨ）の出力信号Ｖoutは、（５）式、（８）式、（１２）式、（１６）式、（２１）式より以下のようになる。【００５４】
Ｖout＝Ｖｎ３−Ｖｎ４＋Ｖref２
＝（Ｖｎ１−Ｖben）−（Ｖｎ２−Ｖben）＋Ｖref２
＝（ＶＨ＋Ｖbep−Ｖben）−（ＶＬ＋Ｖbep−Ｖben）＋Ｖref２
＝ＶＨ−ＶＬ＋Ｖref２  …  （２２）【００５５】
入力信号Ｖinが上限閾値信号ＶＨと下限閾値信号ＶＬの間の場合（ＶＬ≦Ｖin≦ＶＨ）には、（４）式、（８）式、（１２）式、（１６）式、（２１）式より、
Ｖout＝Ｖｎ３−Ｖｎ４＋Ｖref２
＝（Ｖｎ１−Ｖben）−（Ｖｎ２−Ｖben）＋Ｖref２
＝（Ｖin＋Ｖbep−Ｖben）−（ＶＬ＋Ｖbep−Ｖben）＋Ｖref２
＝Ｖin−ＶＬ＋Ｖref２  …  （２３）
となる。【００５６】
入力信号Ｖinが下限閾値信号ＶＬよりも低い場合（Ｖin＜ＶＬ）には、（４）式、（８）式、（１３）式、（１６）式、より、
Ｖout＝Ｖｎ３−Ｖｎ４＋Ｖref２
＝（Ｖｎ２−Ｖben）−（Ｖｎ２−Ｖben）＋Ｖref２
＝Ｖref２  …  （２４）【００５７】
ここで
Ｖref２＝ＶＬ  …  （２５）
とすると、入力信号Ｖinが上限閾値信号ＶＨよりも高い場合（Ｖin＞ＶＨ）には、
Ｖout＝ＶＨ  …  （２６）
となり、入力信号Ｖinが上限閾値信号ＶＨと下限閾値信号ＶＬの間の場合（ＶＬ≦Ｖin≦ＶＨ）には、
Ｖout＝Ｖin  …  （２７）
となり、入力信号Ｖinが下限閾値信号ＶＬよりも低い場合（Ｖin＜ＶＬ）には、
Ｖout＝ＶＬ  …  （２８）
となり、リミット動作を実現する。また、Ｖref２が一定値をもつ場合、図６（ｄ）に示すように、出力信号Ｖoutの下限値がＶref２の値となる。【００５８】
このように、加減算回路６では、正入力ノードに入力されるノードＮ３の電位Ｖｎ３から、負入力ノードに入力されるノードＮ４の電位Ｖｎ４を減算するとともに、基準電圧Ｖref２を加算する。この結果、入力信号Ｖinから、上限閾値信号ＶＨより高い電圧成分と下限閾値信号ＶＬよりも低い電圧成分を除去するとともに、基準電圧Ｖref２を下限値とした電圧信号を出力することができる。【００５９】
次に、図７を参照して下限閾値信号ＶＬが時間的に変化する場合の本実施例に係るリミッタ回路の動作を説明する。図７（ａ）に示すように、入力信号Ｖinに対して、下限閾値信号ＶＬが時間的に変動している。【００６０】
この場合でも、スイッチング回路２において、上限閾値信号ＶＨを超える信号電圧成分を入力信号Ｖinからカットする。また同時に、上限がカットされた入力信号Ｖinに対して、ＰＮＰトランジスタＱ１およびＱ２のベース−エミッタ電圧Ｖbepだけ昇圧する。この結果、図７（ｂ）に示す電位Ｖｎ１をノードＮ１から出力する。また、下限閾値補正回路３でも同様に、下限閾値信号ＶＬにＰＮＰトランジスタＱ３のベース−エミッタ電圧Ｖbepだけ昇圧する補正がされて、ノードＮ２から電位Ｖｎ２を出力する。【００６１】
そして、スイッチング回路４において、電位Ｖｎ２より低い信号電圧成分を、電位Ｖｎ１からカットする。またこれと同時に、ＮＰＮトランジスタＱ４およびＱ５のベース−エミッタ電圧Ｖbenだけ降圧する。こうして、図７（ｃ）に示す電位Ｖｎ３をノードＮ３から出力する。また、電位補正回路４でも同様に、電位Ｖｎ２にＮＰＮトランジスタＱ６のベース−エミッタ電圧Ｖbenだけ降圧する補正がされて、ノードＮ４からＶｎ４を出力する。【００６２】
加減算回路６では、正入力ノードに入力されるノードＮ３の電位Ｖｎ３から、負入力ノードに入力されるノードＮ４の電位Ｖｎ４を減算するとともに、基準電圧Ｖref２を加算する。この結果、下限閾値信号ＶＬが時間的に変化する場合においても、図７（ｄ）に示すように、入力信号Ｖinから、上限閾値信号ＶＨより高い電圧成分と下限閾値信号ＶＬよりも低い電圧成分を除去した電圧信号を出力することができる。また、出力信号Ｖoutの下限値はＶref２であり、下限閾値信号ＶＬの時間的変動の影響を受けないリミット動作を実現する。【００６３】
上記のように構成したリミッタ回路１は、入力信号電圧と閾値信号電圧との比較と、ラインのスイッチングを同時に一対のＰＮＰトランジスタあるいはＮＰＮトランジスタが行うので、コンパレータにより比較する回路に比べ伝搬遅延の影響が無く、ラインの切り替え時のスイッチングノイズを発生しない。【００６４】
また、実施例１の回路中に使用しているＰＮＰトランジスタおよびＮＰＮトランジスタは同一チップ内に隣接配置可能であるので、特性のバラツキが小さく、高精度なリミッタ回路を作成することができる。リミット動作の適用周波数帯域は使用するトランジスタの周波数特性に依存するので、高速なトランジスタを用いることで、例えば数ＭＨｚ以上の高速な周波数の信号でのリミット動作でも容易に実現できる。【００６５】
実施例１のリミッタ回路では、時間的に変動する動的な下限閾値信号を入力した場合でも、下限値の変動を除去するので、下限値が一定の出力信号を出力することができる。【００６６】
また、加減算回路の正および負入力ノードに入力される信号電圧がともに同じ段数を経て入力されるので、２つの信号電圧にタイムラグが発生しない。これより、信号電圧のディレイ処理をする必要がないので、回路構成が簡易なリミッタ回路を形成することができる。【００６７】
また、実施例１のリミッタ回路１では、ＰＮＰトランジスタおよびＮＰＮトランジスタのベース・エミッタ間電圧による昇降圧を下限閾値補正回路３および電位補正回路５にて自動的に補正するので、ＰＮＰトランジスタおよびＮＰＮトランジスタのベース・エミッタ間電圧の値が未知の場合においても、リミッタ回路１を動作することができる。
【実施例２】
【００６８】
次に、図８および図９を参照してこの発明の実施例２を詳細に説明する。
図８は、実施例２に係るリミッタ回路を示す回路図であり、図９は実施例２に係るリミッタ回路の動作を説明する説明図である。【００６９】
図８に示すように、実施例２におけるリミッタ回路１０は、入力信号Ｖinと上限閾値信号ＶＨの大小関係に応じてオン、オフを制御するスイッチング回路２と、スイッチング回路２のスイッチング制御に伴い昇圧した電位を下限閾値信号ＶＬに補正するための電位を生成する下限閾値補正回路３と、スイッチング回路２と下限閾値補正回路３との出力の大小関係に応じてオン、オフを制御するスイッチング回路４と、スイッチング回路４の出力と基準電圧Ｖref１とを差動増幅する加減算回路１１とを備えている。【００７０】
実施例２におけるリミッタ回路１０は、実施例１におけるリミッタ回路１の電位補正回路５を削減し、代わりに基準電圧Ｖref１を採用する回路である。これより、実施例２におけるリミッタ回路１０のスイッチング回路２、下限閾値補正回路３、スイッチング回路４についての構成および動作は、ともに実施例１と同じであるので説明を省略する。【００７１】
次に、加減算回路１１の構成について説明する。
差動増幅器Ｑ７の正入力ノードには、抵抗Ｒ５を介してノードＮ３が接続される。また、正入力ノードには抵抗Ｒ８を介して、基準電圧Ｖref２が接続され、負入力ノードには抵抗Ｒ６を介して、基準電圧Ｖref１が入力され、負入力ノードと出力ノードは抵抗Ｒ７を介して接続されており、負帰還がかかっている。基準電圧Ｖref１は本発明における第１基準信号電圧に相当し、基準電圧Ｖref２は本発明における第２基準信号電圧に相当する。【００７２】
差動増幅器Ｑ７の出力信号Ｖoutは、ノードＮ３の電位Ｖｎ３と基準電圧Ｖref１およびＶref２と、抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ８で決まる。【００７３】
Ｖout＝Ｒ５×Ｒ８／（Ｒ５＋Ｒ８）×（Ｒ６＋Ｒ７）／Ｒ６×（Ｖｎ３／Ｒ５−Ｖref１／Ｒ６＋Ｖref２／Ｒ８）  …  （２９）
ここで、
Ｒ５＝Ｒ６＝Ｒ８＝Ｒ  …  （３０）
とすると、
Ｖout＝１／２×（１＋Ｒ７／Ｒ）×（Ｖｎ３−Ｖref１＋Ｖref２）  …  （３１）  となり、差動増幅器Ｑ７による増幅率は、ＲとＲ７の関係で決まる。【００７４】
さらに、
Ｒ７＝Ｒ  …  （３２）
とすると、
Ｖout＝Ｖｎ３−Ｖref１＋Ｖref２  …  （３３）
となる。【００７５】
図９を参照して実施例２に係るリミッタ回路１０の動作を説明する。
図９（ａ）は、リミッタ回路１０に入力される入力信号Ｖin、および上限閾値信号ＶＨ、並びに下限閾値信号ＶＬの関係を示している。スイッチング回路２では、図９（ｂ）が示すように、入力信号Ｖinの上限閾値信号ＶＨを超える成分をカットして、ＰＮＰトランジスタＱ１およびＱ２のベース−エミッタ電圧Ｖbepだけ昇圧し、ノードＮ１から電位Ｖｎ１を出力する。また、下限閾値補正回路３において、入力信号Ｖinがスイッチング回路２にて昇圧されたベース−エミッタ電圧Ｖbepと同じ電位差を、下限閾値信号ＶＬにも昇圧させる。これにより、下限閾値信号ＶＬを補正した電位Ｖｎ２をノードＮ２から出力する。スイッチング回路４では、図９（ｃ）が示すように、電位Ｖｎ２より低い信号電圧成分を、電位Ｖｎ１からカットして、さらに、ＮＰＮトランジスタＱ４およびＱ５のベース−エミッタ電圧Ｖbenだけ降圧した電位Ｖｎ３をノードＮ３から出力する。【００７６】
よって、加減算回路１１から出力される出力信号Ｖoutは、入力信号Ｖinが上限閾値信号ＶＨよりも高い場合（Ｖin＞ＶＨ）には、
Ｖout＝Ｖｎ３−Ｖref１＋Ｖref２
＝（Ｖｎ１−Ｖben）−Ｖref１＋Ｖref２
＝（ＶＨ＋Ｖbep−Ｖben）−Ｖref１＋Ｖref２  …  （３４）
となる。入力信号Ｖinが上限閾値信号ＶＨと下限閾値信号ＶＬの間の場合（ＶＬ≦Ｖin≦ＶＨ）には、
Ｖout＝Ｖｎ３−Ｖref１＋Ｖref２
＝（Ｖｎ１−Ｖben）−Ｖref１＋Ｖref２
＝（Ｖin＋Ｖbep−Ｖben）−Ｖref１＋Ｖref２  …  （３５）
となる。入力信号Ｖinが下限閾値信号ＶＬよりも低い場合（Ｖin＜ＶＬ）には、
Ｖout＝Ｖｎ３−Ｖref１＋Ｖref２
＝（Ｖｎ２−Ｖben）−Ｖref１＋Ｖref２
＝（ＶＬ＋Ｖbep−Ｖben）−Ｖref１＋Ｖref２  …  （３６）
ここで
Ｖref１＝Ｖbep−Ｖben  …  （３７）
および
Ｖref２＝０  …  （３８）
とすると、入力信号Ｖinが上限閾値信号ＶＨよりも高い場合（Ｖin＞ＶＨ）には、
Ｖout＝ＶＨ  …  （３９）
となり、入力信号Ｖinが上限閾値信号ＶＨと下限閾値信号ＶＬの間の場合（ＶＬ≦Ｖin≦ＶＨ）には、
Ｖout＝Ｖin  …  （４０）
となり、入力信号Ｖinが下限閾値信号ＶＬよりも低い場合（Ｖin＜ＶＬ）には、
Ｖout＝ＶＬ  …  （４１）
となり、リミット動作を実現する。また、Ｖref２が一定値をもつ場合、出力信号Ｖoutは図９（ｄ）に示すように、下限値がＶref２の値となる。【００７７】
また、
Ｖbep＝Ｖben  …  （４２）
が成り立つ場合には、
Ｖref１＝Ｖref２＝０  …  （４３）
とすると、入力信号Ｖinが上限閾値信号ＶＨよりも高い場合（Ｖin＞ＶＨ）には、
Ｖout＝ＶＨ  …  （４４）
となり、入力信号Ｖinが上限閾値信号ＶＨと下限閾値信号ＶＬの間の場合（ＶＬ≦Ｖin≦ＶＨ）には、
Ｖout＝Ｖin  …  （４５）
となり、入力信号Ｖinが下限閾値信号ＶＬよりも低い場合（Ｖin＜ＶＬ）には、
Ｖout＝ＶＬ  …  （４６）
となる。【００７８】
下限閾値信号ＶＬを時間的に動的に変動する場合においても、加減算回路９の出力信号Ｖoutの下限値は
ＶＬ＋Ｖbep−Ｖben−Ｖref１＋Ｖref２  …  （４７）
となり、例えば、
Ｖref１＝ＶＬ＋Ｖbep−Ｖben  …  （４８）
とすることで、出力信号Ｖoutの下限値はＶref２で決まり、下限閾値信号ＶＬの影響を受けないリミット動作を実現する。【００７９】
上記のように構成したリミッタ回路１０は、入力信号電圧と閾値信号電圧との比較と、ラインのスイッチングを同時に一対のＰＮＰトランジスタあるいはＮＰＮトランジスタが行うので、コンパレータにより比較する回路に比べ伝搬遅延の影響が無く、ラインの切り替え時のスイッチングノイズを発生しない。【００８０】
また、実施例２の回路中に使用しているＰＮＰトランジスタおよびＮＰＮトランジスタは同一チップ内に隣接配置可能であるので、特性のバラツキが小さく、高精度なリミッタ回路を作成することができる。リミット動作の適用周波数帯域は使用するトランジスタの周波数特性に依存するので、高速なトランジスタを用いることで、例えば数ＭＨｚ以上の高速な周波数の信号でのリミット動作でも容易に実現できる。【００８１】
実施例２のリミッタ回路１０では、時間的に変動する動的な下限閾値信号を入力した場合でも、下限値の変動を除去するので、下限値が一定の出力信号を出力することができる。
【実施例３】
【００８２】
次に、図１０および図１１を参照してこの発明の実施例３を詳細に説明する。
図１０は、実施例３に係るリミッタ回路を示す回路図であり、図１１は実施例３に係るリミッタ回路の動作を説明する説明図である。【００８３】
実施例３におけるリミッタ回路２０は、入力信号Ｖinと下限閾値信号ＶＬの大小関係に応じてオン、オフを制御するスイッチング回路２１と、スイッチング回路２１により降圧した電位を補正するための電位補正回路２２と、スイッチング回路２１と電位補正回路２１の出力を差動増幅する加減算回路２３とを備えている。スイッチング回路２１は本発明における下限リミッタ回路に相当する。【００８４】
実施例３におけるリミッタ回路２０は、下限リミット動作だけを行うものであり、実施例１のリミッタ回路１からスイッチング回路２と下限閾値補正回路３を削減したものである。【００８５】
次に、スイッチング回路２１の構成について説明する。
一対のＮＰＮトランジスタＱ４およびＱ５には差動信号（入力信号Ｖinおよび下限閾値信号ＶＬ）が入力される。ＮＰＮトランジスタＱ４のベースは、入力信号Ｖinに接続されている。ＮＰＮトランジスタＱ５のベースは、下限閾値信号ＶＬに接続されている。ＮＰＮトランジスタＱ４およびＱ５のエミッタはノードＮ５に接続され、コレクタは正の電圧源Ｖｃｃに接続されている。また、抵抗Ｒ９がノードＮ５と接地電圧ＧＮＤとの間に接続され、ＮＰＮトランジスタＱ４およびＱ５に流れる電流を制限する定電流源として機能する。抵抗Ｒ９は本発明における第１定電流発生手段に相当する。接地電圧ＧＮＤは本発明における第２共通電圧に相当する。【００８６】
次に、図１１を参照してスイッチング回路２１の動作を説明する。図１１（ａ）に示す入力信号Ｖinが下限閾値信号ＶＬよりも高い場合、すなわちＶin≧ＶＬが成り立つ場合には、ＮＰＮトランジスタＱ４はエミッタフォロワ動作する。つまり、ＮＰＮトランジスタＱ４がオン、ＮＰＮトランジスタＱ５はオフとなるスイッチング動作する。ノードＮ５の電位Ｖｎ５は、入力信号ＶinからＮＰＮトランジスタＱ４のベース−エミッタ電圧Ｖben４を減算した電位となる。【００８７】
Ｖｎ５＝Ｖin−Ｖben４  （Ｖin≧ＶＬ）  …  （４９）【００８８】
また、入力信号Ｖinが下限閾値信号ＶＬよりも低い場合、すなわちＶin＜ＶＬが成り立つ場合には、ＮＰＮトランジスタＱ５はエミッタフォロワ動作する。ＮＰＮトランジスタＱ４がオフ、ＮＰＮトランジスタＱ５がオンとなるスイッチング動作する。ノードＮ５の電位Ｖｎ５は下限閾値信号ＶＬからＮＰＮトランジスタＱ５のベース−エミッタ電圧Ｖben５を減算した電位となる。【００８９】
Ｖｎ５＝ＶＬ−Ｖben５  （Ｖin＜ＶＬ）  …  （５０）【００９０】
ここで、ＮＰＮトランジスタＱ４およびＱ５のベース−エミッタ電圧Ｖben４およびＶben５は、ＮＰＮトランジスタＱ４およびＱ５が同一ＩＣ内に構成されているので、ほぼ同一の特性となる。【００９１】
Ｖben４＝Ｖben５＝Ｖben  …  （５１）
（４９）式〜（５１）式より
Ｖｎ５＝Ｖin−Ｖben  （Ｖin≧ＶＬ）  …  （５２）
Ｖｎ５＝ＶＬ−Ｖben  （Ｖin＜ＶＬ）  …  （５３）【００９２】
このように、スイッチング回路２１では、入力された入力信号Ｖinに対して、下限閾値信号ＶＬよりも大きいか小さいかの比較をする。そして、この比較により、ＮＰＮトランジスタＱ４およびＱ５がスイッチング作用して、下限閾値信号ＶＬより低い信号電圧成分を、入力信号Ｖinからカットする。またこれと同時に、ＮＰＮトランジスタＱ４およびＱ５のベース−エミッタ電圧Ｖbenだけ降圧する。こうして、図１１（ｂ）に示す電位Ｖｎ５をノードＮ５から出力する。ノードＮ５の電位Ｖｎ５は本発明における下限リミット信号電圧に相当する。【００９３】
次に、電位補正回路２２の構成について説明する。
ＮＰＮトランジスタＱ６のベースには下限閾値信号ＶＬが入力され、エミッタはノードＮ６に接続され、コレクタは正の電圧源Ｖｃｃに接続されている。ノードＮ６と接地電圧ＧＮＤとの間に抵抗Ｒ６が接続され、抵抗Ｒ６はＮＰＮトランジスタＱ６へ流れる電流を制限する定電流源として機能する。抵抗Ｒ６は本発明における第２定電流発生手段に相当する。【００９４】
ノードＮ６の電位Ｖｎ６は、下限閾値信号ＶＬとＮＰＮトランジスタＱ６のベース−エミッタ電圧Ｖben６によって決まる。【００９５】
Ｖｎ６＝ＶＬ−Ｖben６  …  （５４）【００９６】
ここで、ＮＰＮトランジスタＱ６も同一ＩＣ内に構成されているので、ほぼ同一の特性となる。【００９７】
Ｖben６＝Ｖben４＝Ｖben５＝Ｖben  …  （５５）
（５４）式および（５５）式より、
Ｖｎ６＝ＶＬ−Ｖben  …  （５６）【００９８】
このように、電位補正回路２２では、入力信号Ｖinがスイッチング回路２１にて降圧されたベース−エミッタ電圧Ｖbenと同じ電位差を下限閾値信号ＶＬにも降圧させることで下限閾値信号ＶＬを補正する。そして、図１１（ｂ）に示すように補正した電位Ｖｎ６をノードＮ６から出力する。ノードＮ６における電位Ｖｎ６は本発明における第１基準信号電圧に相当する。【００９９】
次に、加減算回路２３の構成について説明する。
差動増幅器Ｑ７の正入力ノードには、抵抗Ｒ５を介してノードＮ５が接続され、負入力ノードには、抵抗Ｒ６を介してノードＮ６が接続される。また、正入力ノードには抵抗Ｒ８を介して基準電圧Ｖref２が接続され、負入力ノードと出力ノードは抵抗Ｒ７を介して接続されており、負帰還がかかっている。基準電圧Ｖref２は本発明における第２基準信号電圧に相当する。差動増幅器Ｑ７の出力信号Ｖoutは、ノードＮ５の電位Ｖｎ５およびノードＮ６の電位Ｖｎ６と、基準電圧Ｖref２と、抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ８で決まる。【０１００】
Ｖout＝Ｒ５×Ｒ８／（Ｒ５＋Ｒ８）×（Ｒ６＋Ｒ７）／Ｒ６×（Ｖｎ５／Ｒ５−Ｖｎ６／Ｒ６＋Ｖref２／Ｒ８）  …  （５７）
ここで、
Ｒ５＝Ｒ６＝Ｒ８＝Ｒ  …  （５８）
とすると、
Ｖout＝１／２×（１＋Ｒ７／Ｒ）×（Ｖｎ５−Ｖｎ６＋Ｖref２）  …  （５９）
となり、増幅率は、ＲとＲ７の関係で決まる。【０１０１】
さらに、
Ｒ７＝Ｒ  …  （６０）
とすると、
Ｖout＝Ｖｎ５−Ｖｎ６＋Ｖref２  …  （６１）
となる。【０１０２】
次に、実施例３に係るリミッタ回路２０の動作を説明する。
入力信号Ｖinが下限閾値信号ＶＬよりも高い場合（Ｖin≧ＶＬ）には、
Ｖout＝Ｖｎ５−Ｖｎ６＋Ｖref２
＝（Ｖin−Ｖben）−（ＶＬ−Ｖben）＋Ｖref２
＝Ｖin−ＶＬ＋Ｖref２  …  （６２）
となる。入力信号Ｖinが下限閾値信号ＶＬよりも低い場合（Ｖin＜ＶＬ）には、
Ｖout＝Ｖｎ５−Ｖｎ６＋Ｖref２
＝（ＶＬ−Ｖben）−（ＶＬ−Ｖben）＋Ｖref２
＝Ｖref２  …  （６３）
つまり、図１１（ｃ）に示す出力信号となる。
ここで
Ｖref２＝ＶＬ  …  （６４）
入力信号Ｖinが下限閾値信号ＶＬよりも高い場合には、
Ｖout＝Ｖin  （Ｖin≧ＶＬ） …  （６５）
となり、入力信号Ｖinが下限閾値信号ＶＬよりも低い場合には、
Ｖout＝ＶＬ  （Ｖin＜ＶＬ） …  （６６）
となり、下限リミット動作を実現する。【０１０３】
このように、加減算回路２３では、正入力ノードに入力されるノードＮ５の電位Ｖｎ５から、負入力ノードに入力されるノードＮ６の電位Ｖｎ６を減算するとともに、基準電圧Ｖref２を加算する。この結果、入力信号Ｖinから、下限閾値信号ＶＬよりも低い電圧成分を除去するとともに、基準電圧Ｖref２を下限値とした電圧信号を出力することができる。【０１０４】
次に、図１２を参照して下限閾値信号ＶＬを時間的に動的に変動する場合の実施例３に係るリミッタ回路２０の動作を説明する。図１２（ａ）に示すように、入力信号Ｖinに対して、下限閾値信号ＶＬが時間的に変動している。【０１０５】
この場合でも、スイッチング回路２１において、下限閾値信号ＶＬより低い信号電圧成分を、入力信号電圧Ｖinからカットする。またこれと同時に、ＮＰＮトランジスタＱ４およびＱ５のベース−エミッタ電圧Ｖbenだけ降圧する。こうして、図１２（ｂ）に示す電位Ｖｎ５をノードＮ５から出力する。また、電位補正回路４でも同様に、下限閾値信号ＶＬをＮＰＮトランジスタＱ６のベース−エミッタ電圧Ｖbenだけ降圧する補正をした電位Ｖｎ６を、ノードＮ６から出力する。【０１０６】
加減算回路２３では、正入力ノードに入力されるノードＮ５の電位Ｖｎ５から、負入力ノードに入力されるノードＮ６の電位Ｖｎ６を減算するとともに、基準電圧Ｖref２を加算する。この結果、下限閾値信号ＶＬを時間的に変動する場合においても、図１２（ｃ）に示すように、入力信号Ｖinから、下限閾値信号ＶＬよりも低い電圧成分を除去した電圧信号を出力することができる。また、出力信号Ｖoutの下限値はＶref２であり、下限閾値信号ＶＬの影響を受けないリミット動作を実現する。【０１０７】
上記のように構成したリミッタ回路２０は、入力信号電圧と閾値信号電圧との比較と、ラインのスイッチングを同時に一対のＮＰＮトランジスタが行うので、コンパレータにより比較する回路に比べ伝搬遅延の影響が無く、ラインの切り替え時のスイッチングノイズを発生しない。【０１０８】
また、実施例３のリミッタ回路２０中に使用しているＮＰＮトランジスタは同一チップ内に隣接配置可能であるので、特性のバラツキが小さく、高精度なリミッタ回路を作成することができる。リミット動作の適用周波数帯域は使用するトランジスタの周波数特性に依存するので、高速なトランジスタを用いることで、例えばビデオ信号などの数ＭＨｚ以上の高速な周波数の信号でのリミット動作でも容易に実現できる。【０１０９】
また、実施例３のリミッタ回路２０では、時間的に変動する動的な下限閾値信号を入力した場合でも、下限値の変動を除去するので、下限値が一定の出力信号を出力することができる。【０１１０】
また、加減算回路の正および負入力ノードに入力される信号電圧がともに同じ段数を経て入力されるので、２つの信号電圧にタイムラグが発生しない。これより、信号電圧のディレイ処理をする必要がないので、回路構成が簡易なリミッタ回路を形成することができる。【０１１１】
また、実施例３のリミッタ回路２０では、ＮＰＮトランジスタのベース・エミッタ間電圧による降圧を電位補正回路２２にて自動的に補正するので、ＮＰＮトランジスタのベース・エミッタ間電圧の値が未知の場合においても、リミッタ回路２０を動作することができる。【０１１２】
以上、上述した実施例１〜３によるリミッタ回路では、リミッタ回路から出力される出力信号Ｖoutの下限値はＶref２で決まるので、Ｖref２を調節することで出力信号Ｖoutのレベルシフトを同時に行うことができる。これより、出力信号Ｖoutを単電源のＡ／Ｄ変換器に接続する場合でも、リミッタ回路により入力信号Ｖinにリミット動作およびレベルシフトを行うことでＡ／Ｄ変換器の入力レンジにあわすことができる。また、Ｖref２として接地電圧ＧＮＤを与えた場合、出力信号Ｖoutの下限値は接地電圧ＧＮＤになる。【０１１３】
また、実施例１〜３で使用している素子は、標準的な半導体プロセスにおいて構成可能な素子のみを用いている。使用素子数も比較的少量であるので、低占有面積を実現でき、低コストでリミッタ回路の作成が可能である。これより、半導体集積回路の標準プロセスにおいて容易に実現可能であり、高速化が容易に実現できる。さらに、比較的簡単な素子を加減算回路に付加するだけで実現できるので、ＩＣの小型化を容易にすることができる。【０１１４】
この発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。【０１１５】
（１）上述した実施例１では、時間的に一定または変化する下限閾値信号出力時に、出力信号Ｖoutの下限値を一定とする上下限リミッタ回路の構成を示した。これに対して、図１３に示すリミット回路３０の構成によれば、時間的に一定または変化する上限閾値信号出力時に、出力信号Ｖoutの上限値を一定とする上下限リミッタ回路とすることもできる。【０１１６】
図１３に示すように、リミッタ回路３０は以下の構成である。すなわち、入力信号電圧Ｖinと下限閾値信号電圧ＶＬとの大小に応じて一対のトランジスタＱ４およびＱ５がオン、オフのスイッチングをすることで入力信号電圧Ｖinから前記下限閾値信号電圧ＶＬより低い電圧成分をカットするとともに、入力信号電圧Ｖinを降圧して下限リミット信号電圧Ｖｎ７をノードＮ７から出力する下限リミッタ回路３１と、下限リミッタ回路３１により入力信号Ｖinが降圧される電圧にあわせて上限閾値信号電圧ＶＨを補正して上限閾値補正信号電圧Ｖｎ８をノードＮ８から出力する上限閾値補正回路３２と、下限リミット信号電圧Ｖｎ７と前記上限閾値補正信号電圧Ｖｎ８との大小に応じて別の一対のトランジスタＱ１およびＱ２がオン、オフのスイッチングをすることで下限リミット信号電圧Ｖｎ７から上限閾値補正信号電圧Ｖｎ８より高い電圧成分をカットするとともに下限リミット信号電圧Ｖｎ７を昇圧して上下限リミット信号電圧Ｖｎ９をノードＮ９から出力する上限リミッタ回路３３と、上限リミッタ回路３３により下限リミット信号電圧Ｖｎ７が昇圧される電圧にあわせて上限閾値補正信号電圧Ｖｎ８を補正して第１基準信号電圧Ｖｎ１０をノードＮ１０から出力する電位補正回路３４と、前記上下限リミット信号電圧Ｖｎ９と前記第１基準信号電圧Ｖｎ１０との電圧差に応じて生成する信号電圧に別に入力される第２基準信号電圧Ｖref２を加算することで出力信号電圧Ｖoutを生成する加減算回路３５とで構成されている。【０１１７】
（２）上述した実施例２では、第１実施例のリミッタ回路１から電位補正回路５を削減した上下限リミッタ回路の構成を示したが、電位補正回路５を削減する代わりに下限閾値補正回路３を削減したリミッタ回路４０としてもよい。また、上述した実施例１の電位補正回路５および下限閾値補正回路３の両方を削減して、代わりに第３基準電圧を加減算回路１１に印加してもよい。【０１１８】
図１４に示すように、リミッタ回路４０は以下の構成である。すなわち、入力信号電圧Ｖinと下限閾値信号電圧ＶＬとの大小に応じて一対のトランジスタＱ４およびＱ５がオン、オフのスイッチングをすることで入力信号電圧Ｖinから下限閾値信号電圧ＶＬより低い電圧成分をカットするとともに入力信号電圧Ｖinを降圧して下限リミット信号電圧Ｖｎ１１をノードＮ１１から出力する下限リミッタ回路４１と、下限リミッタ回路４１により入力信号電圧Ｖinが降圧される電圧にあわせて上限閾値信号電圧ＶＨを補正して上限閾値補正信号電圧Ｖｎ１２をノードＮ１２から出力する上限閾値補正回路４２と、下限リミット信号電圧Ｖｎ１１と上限閾値補正信号電圧Ｖｎ１２との大小に応じて別の一対のトランジスタＱ１およびＱ２がオン、オフのスイッチングをすることで下限リミット信号電圧Ｖｎ１１から上限閾値補正信号電圧Ｖｎ１２より高い電圧成分をカットするとともに下限リミット信号電圧Ｖｎ１１を昇圧して上下限リミット信号電圧Ｖｎ１３をノードＮ１３から出力する上限リミッタ回路４３と、上下限リミット信号電圧Ｖｎ１３と別に入力される第１基準信号電圧Ｖref１との電圧差に応じて生成する信号電圧にさらに別に入力される第２基準信号電圧Ｖref２を加算することで出力信号電圧Ｖoutを生成する加減算回路４４とで構成されている。【０１１９】
（３）上述した実施例３では、時間的に一定または変化する下限閾値信号印加時に出力信号Ｖoutの下限値を一定とする下限リミッタ回路の構成を示したが、時間的に一定または変化する上限閾値信号印加時に出力信号Ｖoutの上限値を一定とするリミッタ回路５０とすることもできる。【０１２０】
図１５に示すように、リミッタ回路５０は以下の構成である。すなわち、入力信号電圧Ｖinと上限閾値信号電圧ＶＨとの大小に応じて一対のトランジスタＱ１およびＱ２がオン、オフのスイッチングをするとともに入力信号電圧Ｖinを昇圧して上限リミット信号電圧Ｖｎ１４をノードＮ１４から出力する上限リミッタ回路５１と、上限リミッタ回路５１により入力信号電圧Ｖinが昇圧される電圧に合わせて上限閾値信号電圧ＶＨを補正して第１基準信号電圧Ｖｎ１５をノードＮ１５から出力する上限閾値補正回路５２と、上限リミット信号電圧Ｖｎ１４と第１基準信号電圧Ｖｎ１５との電圧差に応じて生成される信号電圧に別に入力される第２基準信号電圧Ｖref２を加算することで出力信号電圧Ｖoutを生成する加減算回路５３とで構成されている。【０１２１】
また、図１６に示すように、リミッタ回路２０とリミッタ回路５０の両方を組み合せた上下限のリミッタ動作を行うリミッタ回路６０を構成してもよい。このリミッタ回路６０によれば、上限閾値信号と下限閾値信号の両方が時間的に変動する場合においても、上限値および下限値が一定となるリミット動作をすることができる。【０１２２】
リミッタ回路６０は以下の構成である。すなわち、入力信号圧Ｖinと上限閾値信号電圧ＶＨとの大小に応じて一対のトランジスタＱ１およびＱ２がオン、オフのスイッチングをするとともに入力信号電圧Ｖinを昇圧して上限リミット信号電圧Ｖｎ１６をノードＮ１６から出力する上限リミッタ回路６１と、上限リミッタ回路６１により入力信号電圧Ｖinが昇圧される電圧に合わせて上限閾値信号電圧ＶＨを補正して第１基準信号電圧Ｖｎ１７をノードＮ１７から出力する上限閾値補正回路６２と、上限リミット信号電圧Ｖｎ１６と前記第１基準信号電圧Ｖｎ１７との電圧差に応じて生成される信号電圧に別に入力される第２基準信号電圧Ｖref２を加算することで上限補正信号電圧を生成する加減算回路６３と、上限補正信号電圧と下限閾値信号電圧ＶＬとの大小に応じて一対のトランジスタＱ４およびＱ５がオン、オフのスイッチングをするとともに上限補正信号電圧を降圧して上下限リミット信号電圧Ｖｎ１８をノードＮ１８から出力する下限リミッタ回路６４と、下限リミッタ回路６４により上限補正信号電圧が降圧される電圧に合わせて下限閾値信号電圧ＶＬを補正して第３基準信号電圧Ｖｎ１９をノード１９から出力する電位補正回路６５と、上下限リミット信号電圧Ｖｎ１８と第３基準信号電圧Ｖｎ１９との電圧差に応じて生成される信号電圧に別に入力される第４基準信号電圧Ｖref３を加算することで出力信号電圧Ｖoutを生成する加減算回路６６とで構成されている。【０１２３】
（４）上述した実施例では、定電流源として抵抗を用いたが、トランジスタなどの能動素子を用いた定電流源を構成してもよい。【０１２４】
（５）上述した実施例では、正の電圧源Ｖｃｃと接地電圧ＧＮＤを用いているが、接地電圧ＧＮＤの代わりに負の電圧源を用いてもよい。また、正の電圧源Ｖｃｃと接地電圧ＧＮＤの代わりに、電位差のある２つの正の電圧源など、電位差のある複数の電圧源を用いてもよい。【０１２５】
（６）上述した実施例では、非反転型のリミッタ回路の構成を示したが、加減算回路への接続を変更することで反転型のリミッタ回路として用いてもよい。【０１２６】
（７）上述した実施例では、バイポーラトランジスタ（ＰＮＰまたはＮＰＮトランジスタ）を用いているが、ＭＯＳトランジスタ、ＭＩＳトランジスタなど、既知の各種トランジスタ素子で構成してもよい。
【図１】
2009150709.tif 000003
【図２】
2009150709.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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