(57)【要約】  ハントにおける一致検出回路の並列数を抑制する。  与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出部と、特定パターンが検出されたタイミングを検出するタイミング検出部と、タイミング検出部が検出したタイミングに基づき、出力パターンの位相を、試験パターンに対する被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整部と、を備えた試験モジュールが提供する。
2009150819.tif 000002
【特許請求の範囲】
【請求項１】
与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出部と、
前記特定パターンが検出されたタイミングを検出するタイミング検出部と、
前記タイミング検出部が検出したタイミングに基づき、前記出力パターンの位相を、前記試験パターンに対する前記被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整部と、
を備えた試験モジュール。
【請求項２】
前記特定パターン検出部は、
前記出力パターンのデータを入力データとして順次格納する入力データ格納部と、
前記入力データ格納部に格納された前記入力データと前記特定パターンとの一致を検出する一致検出部と、
前記一致検出部の検出結果を順次格納する結果格納部と、
を有する請求項１に記載の試験モジュール。
【請求項３】
前記入力データ格納部は、前記入力データを検出サイクルごとに格納し、
前記一致検出部は、前記検出サイクルごとに前記入力データと前記特定パターンとの一致を検出し、
前記結果格納部は、前記検出サイクルごとの検出結果を順次格納する、
請求項２に記載の試験モジュール。
【請求項４】
前記タイミング検出部は、前記結果格納部に格納された前記検出サイクルごとの検出結果において、前記検出結果が一致したことを示す前記結果格納部のビット位置から前記特定パターンが検出されたタイミングを検出する、
請求項３に記載の試験モジュール。
【請求項５】
前記入力データ格納部は、前記特定パターンの長さに相当する段数のラッチ回路であり、
前記一致検出部は、前記特定パターンの長さに相当する並列数の比較回路であり、
前記結果格納部は、前記特定パターンの最大ディレイに相当する段数のパイプライン回路である、
請求項２から請求項４の何れかに記載の試験モジュール。
【請求項６】
請求項１から請求項５の何れかに記載の試験モジュールを備えた試験装置。
【請求項７】
与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから、特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出段階と、
前記特定パターンが検出されたタイミングを検出するタイミング検出段階と、
前記タイミング検出段階で検出したタイミングに基づき、前記出力パターンの位相を、前記試験パターンに対する前記被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整段階と、
を備えた試験方法。
【請求項８】
前記特定パターン検出段階は、
前記出力パターンのデータを入力データとして順次格納する入力データ格納段階と、
前記入力データ格納段階で格納された前記入力データと前記特定パターンとの一致を検出する一致検出段階と、
前記一致検出段階の検出結果を結果格納部に順次格納する結果格納段階と、
を有する請求項７に記載の試験方法。
【請求項９】
前記入力データ格納段階は、前記入力データを検出サイクルごとに格納し、
前記一致検出段階は、前記検出サイクルごとに前記入力データと前記特定パターンとの一致を検出し、
前記結果格納段階は、前記検出サイクルごとの検出結果を前記結果格納部に順次格納する、
請求項８に記載の試験方法。
【請求項１０】
前記タイミング検出段階は、前記結果格納段階で格納された前記検出サイクルごとの検出結果において、前記検出結果が一致したことを示す前記結果格納部のビット位置から前記特定パターンが検出されたタイミングを検出する、
請求項９に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験モジュール、試験装置および試験方法に関する。特に本発明は、被試験デバイスの出力端子から出力される出力信号の入力信号に対する位相補正を実施する試験モジュール、試験装置および試験方法に関する。なお、本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００８−１５２１９１    出願日  ２００８年０６月１０日
【背景技術】
【０００２】
試験装置は、試験対象となる被試験デバイス（ＤＵＴ：  Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）の試験を、試験プログラムに基づいて行う。試験プログラムは、命令サイクル毎に、試験装置が実行すべき命令と、被試験デバイスの各端子に対して出力する試験パターンまたは被試験デバイスの各端子から出力された出力パターンと比較する期待値パターンとを含む。【０００３】
被試験デバイスによっては、試験パターンを入力してから当該試験パターンに対応して出力パターンを出力するまでのサイクル数が特定されていない場合あるいは、不定である場合が有り得る。このような被試験デバイスが出力する出力パターンを期待値パターンと比較する場合、試験装置は、被試験デバイスが予め定められたヘッダパターンを出力したことを検出し、ヘッダパターンから特定サイクルの後に出力される比較対象の出力パターンと期待値パターンとを比較する機能（ハント機能）を備えることが望ましい。【０００４】
たとえば特許文献１には、出力パターン列の出力を、期待値パターン列の読出しに同期させて比較する試験装置および試験方法が開示されている。当該試験装置には、ヘッダパターン列の検出開始を指示する検出開始命令が実行された場合に、ヘッダパターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、ヘッダパターン列が検出された場合に、期待値パターンと出力パターンとを同期して同一サイクルにおいて期待値比較部に入力させるタイミング調整部とを備える。
【特許文献１】特開２００６−１０６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来、ハント機能の実現を目的としたＤＵＴ出力の移相は、ヘッダパターンをＤＵＴに与え、そのＤＵＴからの出力パターンを蓄積して、ヘッダパターンに対応する特定パターンを検出していた。ここでＤＵＴからの出力パターンの蓄積量は、少なくともヘッダパターンの長さ以上が要求され、求められる移相量を十分超えるハントディレイ分を加味することが求められる。ヘッダパターンの長さにハンドディレイを加えた全ビットについて一斉に一致検出を実施する場合、ハントディレイが大きくなると、一致検出回路の並列数が大きくなり回路規模が増大する問題があった。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の形態においては、被試験デバイスに与えられる試験パターンを生成する試験パターン生成部と、試験パターンが被試験デバイスに与えられた場合に被試験デバイスが示す応答として期待される期待値パターンを生成する期待値パターン生成部と、試験パターンが被試験デバイスに与えられることにより被試験デバイスが出力する出力パターンと期待値パターンとを比較するパターン比較部と、被試験デバイスに特定の試験パターンを与えた場合に、出力パターンから特定の試験パターンに対する応答として出力される特定パターンを検出する特定パターン検出部と、特定パターンが検出されたタイミングを検出するタイミング検出部と、タイミング検出部が検出したタイミングに基づき出力パターンの位相を期待値パターンの位相に適合するよう調整する位相調整部と、を備えた試験モジュールが提供される。【０００７】
また、与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出部と、特定パターンが検出されたタイミングを検出するタイミング検出部と、タイミング検出部が検出したタイミングに基づき、出力パターンの位相を、試験パターンに対する被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整部と、を備えた試験モジュールが提供される。【０００８】
特定パターン検出部は、出力パターンのデータを入力データとして順次格納する入力データ格納部と、入力データ格納部に格納された入力データと特定パターンとの一致を検出する一致検出部と、一致検出部の検出結果を順次格納する結果格納部と、を有することができる。入力データ格納部は、入力データを検出サイクルごとに格納でき、一致検出部は、検出サイクルごとに入力データと特定パターンとの一致を検出でき、結果格納部は、検出サイクルごとの検出結果を順次格納できる。タイミング検出部は、結果格納部に格納された検出サイクルごとの検出結果において、検出結果が一致したことを示す結果格納部のビット位置から特定パターンが検出されたタイミングを検出できる。入力データ格納部は、特定パターンの長さに相当する段数のラッチ回路であってよく、一致検出部は、特定パターンの長さに相当する並列数の比較回路であってよく、結果格納部は、特定パターンの最大ディレイに相当する段数のパイプライン回路であってよい。【０００９】
本発明の第２の形態においては、被試験デバイスに与えられる試験パターンを生成する試験パターン生成部と、試験パターンが被試験デバイスに与えられた場合に被試験デバイスが示す応答として期待される期待値パターンを生成する期待値パターン生成部と、試験パターンが被試験デバイスに与えられることにより被試験デバイスが出力する出力パターンと期待値パターンとを比較するパターン比較部と、被試験デバイスに特定の試験パターンを与えた場合に、出力パターンから特定の試験パターンに対する応答として出力される特定パターンを検出する特定パターン検出部と、特定パターンが検出されたタイミングを検出するタイミング検出部と、タイミング検出部が検出したタイミングに基づき出力パターンの位相を期待値パターンの位相に適合するよう調整する位相調整部と、を備えた試験装置が提供される。【００１０】
また、上記試験モジュールを備えた試験装置が提供される。【００１１】
本発明の第３の形態においては、被試験デバイスに与えられる試験パターンを生成する試験パターン生成段階と、試験パターンが被試験デバイスに与えられた場合に被試験デバイスが示す応答として期待される期待値パターンを生成する期待値パターン生成段階と、試験パターンが被試験デバイスに与えられることにより被試験デバイスが出力する出力パターンと期待値パターンとを比較するパターン比較段階と、被試験デバイスに特定の試験パターンを与えた場合に、出力パターンから特定の試験パターンに対する応答として出力される特定パターンを検出する特定パターン検出段階と、特定パターンが検出されたタイミングを検出するタイミング検出段階と、タイミング検出段階で検出したタイミングに基づき出力パターンの位相を期待値パターンの位相に適合するよう調整する位相調整段階と、を備えた試験方法が提供される。【００１２】
また、与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから、特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出段階と、特定パターンが検出されたタイミングを検出するタイミング検出段階と、タイミング検出段階で検出したタイミングに基づき、出力パターンの位相を、試験パターンに対する被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整段階と、を備えた試験方法が提供される。【００１３】
特定パターン検出段階は、出力パターンのデータを入力データとして順次格納する入力データ格納段階と、入力データ格納段階で格納された入力データと特定パターンとの一致を検出する一致検出段階と、一致検出段階の検出結果を結果格納部に順次格納する結果格納段階と、を有してよい。入力データ格納段階は、入力データを検出サイクルごとに格納し、一致検出段階は、検出サイクルごとに入力データと特定パターンとの一致を検出し、結果格納段階は、検出サイクルごとの検出結果を結果格納部に順次格納してよい。タイミング検出段階は、結果格納段階で格納された検出サイクルごとの検出結果において、検出結果が一致したことを示す結果格納部のビット位置から特定パターンが検出されたタイミングを検出してよい。【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】試験モジュール１０の構成を示す。
【図２】ハント・コンペア部１４８の構成を示す。
【図３】ヘッダパターン検出部２１０の一例を示す。
【図４】期待値パターン列及び出力パターン列が比較される処理のタイミングを示す。
【符号の説明】
【００１６】
１０  試験モジュール
１００  ＤＵＴ
１０２  メインメモリ
１０４  命令メモリ
１０６  試験パターンメモリ
１０８  期待値パターンメモリ
１１０  デジタルキャプチャメモリ
１１２  セントラルパターン制御部
１１４  パターンリストメモリ
１１６  ベクタ生成制御部
１２０  セントラルキャプチャ制御部
１２２  パターンリザルトメモリ
１３０  チャネルブロック
１４０  チャネルパターン生成部
１４２  シーケンシャルパターン生成部
１４４  フォーマット制御部
１４６  シーケンシャルパターン生成部
１４８  ハント・コンペア部
１５０  フェイルキャプチャ制御部
１５２  フェイルキャプチャメモリ
１６０  タイミング生成部
１７０  ドライバ
１８０  コンパレータ
２００  ヘッダパターン格納部
２１０  ヘッダパターン検出部
２２０  アラインメント部
２３０  期待値比較部
２４０  タイミング調整部
２５０  セレクタ
２６０  エラー通知部
３１０  入力データ格納部
３２０  一致検出部
３３０  結果格納部
３４０  結果選択部
３５０  選択結果格納部
【発明を実施するための最良の形態】
【００１７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１８】
図１は、試験モジュール１０の構成を示す。試験モジュール１０は、一つ又は複数の端子を備えるＤＵＴ１００を試験する試験装置であり、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０とを備える。【００１９】
メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納し、試験プログラムを実行した結果としてＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。【００２０】
命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を端子毎に格納する。【００２１】
ここで試験パターン列は、命令サイクル期間中にＤＵＴ１００の端子に対して順次出力するべき複数の試験パターンを含む。例えば、試験モジュール１０が１命令サイクル当たり３２ビットの信号をＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンを含む試験パターン列を格納する。【００２２】
複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を格納する。ここで、期待値パターン列は、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。【００２３】
以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。【００２４】
セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。【００２５】
パターンリストメモリ１１４は、試験プログラムのメインルーチンあるいは各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部１１６は、シーケンシャルパターン生成部１４６と共にシーケンシャル制御部として機能し、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。【００２６】
セントラルキャプチャ制御部１２０は、ＤＵＴ１００の各端子毎の良否判定結果を各チャネルブロック１３０から受けて、各ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、各ルーチン毎のＤＵＴ１００の良否判定結果を格納する。【００２７】
複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。【００２８】
チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。【００２９】
シーケンシャルパターン生成部１４２は、ベクタ生成制御部１１６と共に試験パターン生成部として機能してよい。シーケンシャルパターン生成部１４２は、被試験デバイスであるＤＵＴ１００に与えられる試験パターンを生成する。シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。【００３０】
シーケンシャルパターン生成部１４６は、ベクタ生成制御部１１６と共に期待値パターン生成部として機能してよい。シーケンシャルパターン生成部１４６は、試験パターンが被試験デバイスに与えられた場合に被試験デバイスが示す応答として期待される期待値パターンを生成する。シーケンシャルパターン生成部１４６は、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。【００３１】
ハント・コンペア部１４８は、試験パターンがＤＵＴ１００に与えられることによりＤＵＴ１００が出力する出力パターンと期待値パターンとを比較する。ハント・コンペア部１４８は、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターン列が出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。この場合、ハント・コンペア部１４８は、ヘッダパターン列に一致する出力パターン列の検出を開始する検出開始命令が実行されたことを条件として、ヘッダパターン列の検出を開始してもよい。ハント機能によって、ハント・コンペア部１４８は、例えば、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに要した時間に基づいて、出力パターン列を期待値パターン列と比較するタイミングを調整する。【００３２】
フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果あるいは期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。【００３３】
タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。【００３４】
なお、チャネルパターン生成部１４０は、以上に示したシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６を別個に設ける構成に代えて、シーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。【００３５】
図２は、ハント・コンペア部１４８の構成を示す。ハント・コンペア部１４８は、ヘッダパターン格納部２００と、ヘッダパターン検出部２１０と、アラインメント部２２０と、期待値比較部２３０と、タイミング調整部２４０と、セレクタ２５０と、エラー通知部２６０とを有する。ヘッダパターン格納部２００は、複数のヘッダパターン列を格納する。ヘッダパターン検出部２１０は、ベクタ生成制御部１１６から受けた信号に基づいて、ヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行されたか否かを判断する。ここで、検出開始命令は、検出対象のヘッダパターン列をヘッダパターン格納部２００から選択する指示を含む。【００３６】
ヘッダパターン検出部２１０は、特定パターン検出部の一例であってよい。ヘッダパターン検出部２１０は、ＤＵＴ１００に特定の試験パターンを与えた場合に、出力パターンから特定の試験パターンに対する応答として出力される特定パターンを検出する。ヘッダパターン検出部２１０は、検出開始命令が実行された場合に、検出開始命令に基づいて、検出対象のヘッダパターン列をヘッダパターン格納部２００から選択する。そして、ヘッダパターン検出部２１０は、検出開始命令に基づいて選択したヘッダパターン列について、そのヘッダパターン列と一致する出力パターン列がＤＵＴ１００から出力されるか否かを検出する。具体的には、ヘッダパターン検出部２１０は、コンパレータ１８０の出力信号の中から、ヘッダパターン列と一致する出力パターン列を検出する。【００３７】
タイミング調整部２４０は、特定パターンが検出されたタイミングを検出するタイミング検出部の機能を有してよい。タイミング調整部２４０は、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに経過した時間に基づいて、出力パターン列の出力タイミングを調節するパラメータをアラインメント部２２０に設定する。例えば、タイミング調整部２４０は、出力パターン列を移相させる移相量をアラインメント部２２０に設定してもよい。この移相量を適切に設定することにより、出力パターン列及び期待値パターン列を同期させることができる。【００３８】
アラインメント部２２０は、位相調整部の一例であってよい。アラインメント部２２０は、タイミング検出部が検出したタイミングに基づき出力パターンの位相を期待値パターンの位相に適合するよう調整してよい。アラインメント部２２０は、ＤＵＴ１００から出力された出力パターン列をコンパレータ１８０から入力する。そして、アラインメント部２２０は、入力した出力パターン列を、タイミング調整部２４０により設定された移相量だけ移相させて、期待値比較部２３０及びセレクタ２５０に送る。なお、アラインメント部２２０は、ヘッダパターン列が未検出の場合には、出力パターン列を移相させることなくそのまま出力してもよい。【００３９】
より具体的には、アラインメント部２２０は、縦続接続された複数のフリップフロップと、複数のフリップフロップの何れかの出力を選択して出力するセレクタとを有する。そして、初段のフリップフロップは、出力パターン列を順次入力する。セレクタは、タイミング調整部２４０により設定された移相量に基づいて、何れかのフリップフロップの出力を選択して出力する。これにより、アラインメント部２２０は、出力パターンが通過するフリップフロップの数を可変とすることができ、出力パターン列及び期待値パターン列のタイミングを合わせることができる。【００４０】
期待値比較部２３０は、ヘッダパターン列が検出された場合に、アラインメント部２２０から入力した出力パターン列と、シーケンシャルパターン生成部１４６から入力した期待値パターン列とを比較し、比較結果を順次セレクタ２５０に送る。セレクタ２５０は、ヘッダパターン列が検出された場合には、期待値比較部２３０による比較結果を入力してフェイルキャプチャ制御部１５０に送る。一方、セレクタ２５０は、ヘッダパターン列が検出されていない場合には、アラインメント部２２０から入力した出力パターン列をフェイルキャプチャ制御部１５０に送る。【００４１】
エラー通知部２６０は、ヘッダパターン列の検出を開始してから予め定められた期間内に、そのヘッダパターン列と一致する出力パターン列が検出されなかった場合に、ヘッダパターン列の検出に失敗した旨を試験モジュール１０の利用者に通知する。これにより、利用者は、ヘッダパターン列を検出できないエラーの発生を適切に知ることができると共に、フェイルキャプチャメモリ１５２に格納された、エラー発生までの出力パターン列を調べることによりそのエラーの発生原因を容易に追究できる。【００４２】
図３は、ヘッダパターン検出部２１０の一例を示す。ヘッダパターン検出部２１０は、入力データ格納部３１０、一致検出部３２０、結果格納部３３０、結果選択部３４０および選択結果格納部３５０を備える。【００４３】
入力データ格納部３１０は、出力パターンのデータを入力データとして順次格納する、入力データ格納部３１０は、入力データを検出サイクルごとに格納する。入力データ格納部３１０は、特定パターンの長さに相当する段数のラッチ回路であってよい。【００４４】
一致検出部３２０は、入力データ格納部に格納された入力データと特定パターンとの一致を検出する。一致検出部３２０は、検出サイクルごとに入力データと特定パターンとの一致を検出する。一致検出部３２０は、特定パターンの長さに相当する並列数の比較回路であってよい。【００４５】
結果格納部３３０は、一致検出部の検出結果を順次格納する。結果格納部３３０は、検出サイクルごとの検出結果を順次格納する。結果格納部３３０は、特定パターンの最大ディレイに相当する段数のパイプライン回路であってよい。【００４６】
結果選択部３４０は、タイミング検出部の一例であってよい。結果選択部３４０は、結果格納部３３０に格納された検出サイクルごとの検出結果において、検出結果が一致したことを示す結果格納部３３０のビット位置から特定パターンが検出されたタイミングを検出する。【００４７】
結果選択部３４０は、ハントディレイ分の処理が終了したところで検出命令のタイミングでヘッダパターンの先頭を検出する。たとえば１サイクルのビット数が４０であったと仮定すると、検出命令から５サイクルの４ビット目でヘッダの先頭を検出した場合には、選択結果すなわち移相量は１６３ＵＩになる。なお、複数のヘッダパターンが検出された場合、検出結果として最も早い位相のデータを選択する。【００４８】
選択結果格納部３５０は、結果選択部３４０が選択した選択結果を格納する。選択結果格納部３５０に格納された選択結果は、移相量としてタイミング調整部２４０に提供される。【００４９】
図４は、期待値パターン列及び出力パターン列が比較される処理のタイミングを示す。ベクタ生成制御部１１６は、命令を実行する命令実行段階と、出力パターンを期待値パターンと比較する比較段階とを有する複数の段階の命令実行パイプラインにより、各々の命令を実行する。より具体的には、命令実行段階において、ベクタ生成制御部１１６は、ヘッダパターン列の検出開始を指示するＰＫＴＳＴ命令と、そのヘッダパターン列の検出終了を指示するＰＫＴＥＮＤ命令とを含む複数の命令を、命令サイクル毎に順次実行する。ここで、ＰＫＴＳＴ命令は、検出開始命令の一例であり、ＰＫＴＥＮＤ命令は、検出終了命令の一例である。【００５０】
シーケンシャルパターン生成部１４６は、複数の命令の各々について、当該命令に対応する期待値パターンを期待値パターンメモリ１０８から順次読み出す。例えば、シーケンシャルパターン生成部１４６は、ＰＫＴＳＴ命令に対応する期待値パターンであるＥＤ１を読み出す。また、シーケンシャルパターン生成部１４６は、ＰＫＴＳＴ命令の次のＮＯＰ命令に対応する期待値パターンであるＥＤ２を読み出す。ここで、比較段階は命令実行段階より後に実行されるので、比較段階に期待値パターン列が入力されるタイミングは、命令実行段階において対応する命令が実行されるタイミングより遅れる。【００５１】
比較段階において、コンパレータ１８０は、ＤＵＴ１００の端子から出力された出力パターンを取得し、ハント・コンペア部１４８へ供給する。例えば、コンパレータ１８０は、出力パターン列Ｄ１、Ｄ２、Ｄ３、・・・Ｄｎ、Ｄｎ＋１、及びＤｎ＋２を順次取得してハント・コンペア部１４８へ供給する。アラインメント部２２０は、この出力パターン列を、タイミング調整部２４０により設定された移相量だけ移相させて、期待値比較部２３０に出力する。【００５２】
より具体的には、タイミング調整部２４０は、アラインメント部２２０に適切な移相量を設定することにより、比較段階に期待値パターン列ＥＤ１、ＥＤ２、及びＥＤ３が入力されるタイミングにおいて、ＥＤ１、ＥＤ２、及びＥＤ３と比較されるべき出力パターン列Ｄ１、Ｄ２、Ｄ３を比較段階に入力させる調整を行う。同様に、タイミング調整部２４０は、比較段階に期待値パターン列ＥＤｎ、ＥＤｎ＋１、及びＥＤｎ＋２が入力されるタイミングにおいて、ＥＤｎ、ＥＤｎ＋１、及びＥＤｎ＋２と比較されるべき出力パターン列Ｄｎ、Ｄｎ＋１、Ｄｎ＋２を比較段階に入力させる。これにより、タイミング調整部２４０は、各々の期待値パターンと、その期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて期待値比較部２３０に入力させることができる。【００５３】
このように、本実施例における試験モジュール１０によれば、ＤＵＴ１００から出力パターンの出力が開始されるタイミングが不定な場合であっても、期待値パターン及び出力パターンを適切に同期させることができる。【００５４】
ベクタ生成制御部１１６がＰＫＴＥＮＤ命令を実行した場合において、タイミング調整部２４０は、期待値比較部２３０により出力パターンを移相させない設定を行う。これにより、期待値比較部２３０は、入力した出力パターン列を移相させることなくそのまま期待値比較部２３０に出力する。より具体的には、ＰＫＴＥＮＤ命令実行後に、シーケンシャルパターン生成部１４６は、期待値パターン列ＥＤｍ、ＥＤｍ＋１、及びＥＤｍ＋２を読み出す。ここで、比較段階は命令実行段階より後に実行されるので、比較段階に期待値パターン列が入力されるタイミングは、命令実行段階において対応する命令が実行されるタイミングより遅れる。【００５５】
比較段階において、コンパレータ１８０は、出力パターン列Ｄｍ、Ｄｍ＋１、及びＤｍ＋２を順次取得してハント・コンペア部１４８へ供給する。アラインメント部２２０は、この出力パターン列を移相させることなく期待値比較部２３０に出力する。この結果、期待値比較部２３０は、出力パターンＤｍ＋１及び期待値パターンＥＤｍを比較して比較結果Ｒｍをフェイルメモリに書き込む。【００５６】
以上のように、ＰＫＴＥＮＤ命令が実行された場合には、タイミング調整部２４０は、アラインメント部２２０に設定した移相量をヘッダパターン検出前の状態に戻す。この結果、タイミング調整部２４０は、ある命令に対応付けられた期待値パターンと、その命令の実行時にＤＵＴ１００から取得された出力パターンとを、同一サイクルにおいて期待値比較部２３０に入力させることができる。これにより、ＤＵＴ１００の試験の一部のみに対して、期待値パターン及び出力パターンを同期させるか否かを制御できる。【００５７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。【００５８】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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