(57)【要約】  本発明では、伝送線路と電源間であるプルアップ側、及びその伝送線路とグランド間であるプルダウン側のうちの少なくとも一方に、１つのＭＯＳトランジスタを少なくともダイオード接続させて用いられる構成の抵抗回路を配置する。その抵抗回路は、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有する。その負特性は、ＭＯＳトランジスタを用いて構成された他の抵抗回路が有する、印加電圧が大きくなるほど抵抗値が大きくなる正特性と対称性が良好である。それにより、正特性による変化分を適切な形でキャンセルすることができる。
2009122462.tif 000002
【特許請求の範囲】
【請求項１】
伝送線路に接続される終端回路において、
前記伝送線路と電源間であるプルアップ側、及び該伝送線路とグランド間であるプルダウン側のうちの少なくとも一方に配置され、１つのＭＯＳトランジスタを少なくともダイオード接続させて用いられる構成の抵抗回路、
を具備することを特徴とする終端回路。
【請求項２】
前記抵抗回路は、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有し、
前記抵抗回路と並列に、前記印加電圧が大きくなるほど抵抗値が大きくなる正特性を有する他の抵抗回路を接続し、該印加電圧の変動による前記終端回路全体の抵抗値の変化を抑制する、
ことを特徴とする請求項１記載の終端回路。
【請求項３】
前記他の抵抗回路は、前記ＭＯＳトランジスタを少なくとも２段カスコード接続させた構成である、
ことを特徴とする請求項２記載の終端回路。
【請求項４】
前記抵抗回路は、前記ダイオード接続される前記ＭＯＳトランジスタに別のＭＯＳトランジスタをカスコード接続させた構成である、
ことを特徴とする請求項１記載の終端回路。
【請求項５】
伝送線路に接続される終端回路において、
前記伝送線路と電源間であるプルアップ側、及び該伝送線路とグランド間であるプルダウン側のうちの少なくとも一方に配置され、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有する補償抵抗回路と、
前記補償抵抗回路と並列に接続され、前記ＭＯＳトランジスタを２段以上カスコード接続させた構成であり、前記印加電圧が大きくなるほど抵抗値が大きくなる正特性を有する主抵抗回路と、
を具備することを特徴とする終端回路。
【請求項６】
請求項１〜５の何れか１項に記載の終端回路を備えていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路のインピーダンスに整合させ、その伝送線路を介した信号の送受信を良好に行えるようにするための技術に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置間を伝送線路により接続する場合、信号の反射等を防ぐために、その伝送線路のインピーダンスと整合させる必要がある。終端回路は、その整合のために伝送線路に接続される。【０００３】
終端回路に採用される終端方式は複数、存在する。その終端方式の多くは、伝送線路と電源（の＋側）間であるプルアップ側、及びその伝送線路とグランド（電源の−側）間であるプルダウン側の少なくとも一方に抵抗回路を配置する形となっている。テブナン終端方式では、プルアップ側、及びプルダウン側の両方に抵抗回路を配置させるようになっている。【０００４】
図１Ａ〜図１Ｃは、第１〜第３の従来例による終端回路を示す図である。それらの図では、プルダウン側の回路構成のみ示している。これは普通、プルダウン側とプルアップ側の何れに配置されても回路構成は基本的に同じだからである。それらの図を参照して、従来の終端回路について具体的に説明する。【０００５】
図１Ａ〜図１Ｃにおいて、「ｄｉｇｉｔａｌ」はデジタル信号、「ａｎａｌｏｇ」はアナログ信号をそれぞれ表している。１は、伝送線路上のノード、或いはそのノードと接続された信号線を表している。ここでは、１を接続ノードと呼ぶことにする。【０００６】
図１Ａに示す第１の従来例による終端回路は、ＮチャネルＭＯＳ  ＦＥＴ（以降「ＮＭＯＳトランジスタ」と表記）２−０〜２−ｎを複数（図中ではｎ−１個）、並列に接続ノード１に接続したものである。各ＮＭＯＳトランジスタ２は、例えば抵抗値（ゲート幅）が互いに異なるものである。それにより、終端回路全体で要求される抵抗値（以下「終端抵抗値」）に応じて、デジタル信号ｄｉｇｉｔａｌをゲートに入力し、動作させるＮＭＯＳトランジスタ２を選択する構成となっている。図１Ａ中、「ｄｉｇｉｔａｌ」に付した「［０］」や「［ｎ］」はＮＭＯＳトランジスタ２との対応関係を示している。【０００７】
デジタル信号ｄｉｇｉｔａｌを供給するＭＯＳトランジスタの選択を通して終端抵抗値を調整する従来の終端回路としては他に、特許文献３及び４にそれぞれ記載されたものがある。【０００８】
ＮＭＯＳトランジスタのドレイン−ソース間の抵抗値は、ゲートに印加する電圧（ゲート−ソース間電圧）によって変化する。図１Ｂに示す第２の従来例による終端回路は、特許文献１に記載されたものである。その終端回路では、ＰチャネルＭＯＳ  ＦＥＴ（以降「ＰＭＯＳトランジスタ」と表記）３をＮＭＯＳトランジスタ３と並列に接続ノード１に接続し、各ＭＯＳトランジスタ３及び４のゲートにそれぞれ供給するアナログ信号ａｎａｌｏｇの電圧を調整することにより、終端抵抗値を制御する構成となっている。「ａｎａｌｏｇ＿ｎ」及び「ａｎａｌｏｇ＿ｐ」はそれぞれ、ＭＯＳトランジスタ３及び４に供給されるアナログ信号を表している。【０００９】
特許文献４に記載の従来の終端回路でも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続している。各ＭＯＳトランジスタのゲートには、アナログ信号ａｎａｌｏｇの代わりにデジタル信号ｄｉｇｉｔａｌを供給するようになっている。【００１０】
図１Ｃに示す第３の従来例による終端回路は、特許文献２に記載されたものである。その終端回路は、ＮＭＯＳトランジスタ５のドレインを接続ノード１に接続し、ＮＭＯＳトランジスタ５のソースとグランドとの間にＮＭＯＳトランジスタ６を接続したもの、つまり２個のＮＭＯＳトランジスタ５及び６をカスコード接続したものである。【００１１】
図１Ｃに示す終端回路では、ＮＭＯＳトランジスタ５にはデジタル信号ｄｉｇｉｔａｌを、ＮＭＯＳトランジスタ６のゲートにはアナログ信号ａｎａｌｏｇ信号をそれぞれ供給する。終端抵抗値はアナログ信号ａｎａｌｏｇにより調整する構成となっている。【００１２】
終端回路を構成するＭＯＳトランジスタは、周知のように、ドレイン、或いはソースに印加される電圧によってドレイン−ソース間の抵抗値が変化する性質がある。それにより終端回路の終端抵抗値は、終端回路に印加される電圧によって変化する。図１Ａ〜図１Ｃにそれぞれ示す第１〜第３の従来例による終端回路では、接続ノード１の電圧に応じて、図１ＡではＮＭＯＳトランジスタ２のドレイン、図１ＢではＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ４のソース及びドレイン、並びに図１ＣではＮＭＯＳトランジスタ５及び６のドレインにそれぞれ印加される電圧が変化する。終端抵抗値の変動は、伝送線路での整合状態を悪化させるため、抑える必要がある。【００１３】
図１Ａに示すような、ゲートにデジタル信号のみを供給するタイプの終端回路では、接続ノード１の電圧変化に応じた終端抵抗値の変動を抑えることはできない。図１Ｂ或いは図１Ｃに示すような、ゲートにアナログ信号を供給するタイプの終端回路では、ゲートに供給するアナログ信号を調整することにより、終端抵抗値の変動を抑えることができる。しかし、そのアナログ信号を生成するための回路が必要となり、回路規模が非常に大きくなる。これは、製造コストの面からは望ましくない。【００１４】
プルアップ側でも同様に、ＭＯＳトランジスタのドレイン−ソース間の電圧は接続ノード１の電圧によって変化する。また、電源電圧（バイアス電圧）の変動によっても変化する。それにより、終端抵抗値（全体の抵抗値）の変動により生じる整合状態の悪化を抑えることは、終端回路の構成に係わらず重要となっている。
【特許文献１】特開平７−２９７６７８号公報
【特許文献２】特開平９−２６１０３５号公報
【特許文献３】特開２００６−３３２２７６号公報
【特許文献４】特開２００６−４２１３６号公報
【発明の開示】
【００１５】
本発明は、回路規模を抑えつつ、電圧の変動に伴う伝送線路での整合状態の悪化を抑えるための技術を提供することを目的とする。
本発明の第１及び第２の態様の終端回路は共に、信号が送出される伝送線路に接続されるものであり、それぞれ以下の構成を具備する。
【００１６】
第１の態様の終端回路は、前記伝送線路と電源間であるプルアップ側、及び該伝送線路とグランド間であるプルダウン側のうちの少なくとも一方に配置され、１つのＭＯＳトランジスタを少なくともダイオード接続させて用いられる構成の抵抗回路、を具備する。
【００１７】
なお、上記抵抗回路は、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有し、前記抵抗回路と並列に、前記印加電圧が大きくなるほど抵抗値が大きくなる正特性を有する他の抵抗回路を接続し、該印加電圧の変動による前記終端回路全体の抵抗値の変化を抑制することが望ましい。
【００１８】
第２の態様の終端回路は、前記伝送線路と電源間であるプルアップ側、及び該伝送線路とグランド間であるプルダウン側のうちの少なくとも一方に配置され、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有する補償抵抗回路と、前記補償抵抗回路と並列に接続され、前記ＭＯＳトランジスタを２段以上カスコード接続させた構成であり、前記印加電圧が大きくなるほど抵抗値が大きくなる正特性を有する主抵抗回路と、を具備する。
【００１９】
本発明の半導体装置は、上記第１或いは第２の態様の終端回路を備えている。
本発明の電子機器は、その半導体装置を備えている。
本発明では、プルアップ側、及びプルダウン側のうちの少なくとも一方に、１つのＭＯＳトランジスタを少なくともダイオード接続させて用いられる構成の抵抗回路を配置する。抵抗回路は負特性を有し、その負特性は、ＭＯＳトランジスタを用いた構成の他の抵抗回路が有する正特性と対称性が良好である。つまり正特性による変化分を適切な形でキャンセル可能である。このため、その抵抗回路を採用することにより、終端回路に印加される電圧の変動によって生じる抵抗値の変化をより小幅に抑制することができる。それにより、整合状態もより良好に維持できることとなる。
【００２０】
ＭＯＳトランジスタを２段以上カスコード接続させた構成を採用した他の抵抗回路（主抵抗回路）では、そのカスコード接続により、個々のＭＯＳトランジスタに印加される電圧の変動が抑えられる。このため、全体の抵抗値の変化もより小幅となり、その変化が抑制される。それにより、整合状態はより良好に維持される。抵抗値の変化の抑制は、低電圧側で顕著である。
【００２１】
例えば２段接続された各々のＭＯＳトランジスタのドレイン電圧は、１段のＭＯＳトランジスタのドレイン電圧と比較して小さい。そのため、ＭＯＳトランジスタをカスコード接続して他の抵抗回路を形成することにより、ドレイン電圧の変動に対する抵抗値の変動幅を、１段のＭＯＳトランジスタで他の抵抗回路を構成した場合と比較して、相対的に小さくすることができる。このことは極めて重要となっている。
【図面の簡単な説明】
【００２２】
【図１Ａ】第１の従来例による終端回路の構成を示す図である。
【図１Ｂ】第２の従来例による終端回路の構成を示す図である。
【図１Ｃ】第３の従来例による終端回路の構成を示す図である。
【図２Ａ】第１の要素抵抗回路の構成を示す図である。
【図２Ｂ】第２の要素抵抗回路の構成を示す図である。
【図２Ｃ】第３の要素抵抗回路の構成を示す図である。
【図２Ｄ】第４の要素抵抗回路の構成を示す図である。
【図２Ｅ】第５の要素抵抗回路の構成を示す図である。
【図３】各要素抵抗回路の抵抗値と終端ノード電圧の関係を示すグラフである。
【図４】第１及び第２の要素抵抗回路を構成する各ＭＯＳトランジスタの終端ノード電圧によるドレイン−ソース間電圧の変化を示すグラフである。
【図５】第１及び第２の要素抵抗回路を構成する各ＭＯＳトランジスタの終端ノード電圧による抵抗値の変化を抵抗値比で示すグラフである。
【図６】第２及び第４の要素抵抗回路を構成する各ＭＯＳトランジスタの終端ノード電圧による抵抗値の変化を抵抗値比で示すグラフである。
【図７】並列に接続する要素抵抗回路の組み合わせ毎に抵抗値の終端ノード電圧による変化を抵抗値比で示すグラフである。
【図８】本実施形態による終端回路の適用例を示す図である。
【図９Ａ】本実施形態による終端回路の構成を示す図である。
【図９Ｂ】図９Ａに示す終端回路の一例を示す図である。
【図１０】本実施形態による終端回路の変形例を示す図である（その１）。
【図１１】本実施形態による終端回路の変形例を示す図である（その２）。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
図２Ａ〜図２Ｅはそれぞれ、ＭＯＳトランジスタを用いた要素抵抗回路の構成を示す図であり、図３〜図７は、それら要素抵抗回路の特性を示すグラフである。始めに、各要素抵抗回路の構成、及びそれらが有している特性について、図２Ａ〜図７を参照して具体的に説明する。【００２４】
図２Ａ〜図２Ｅでは、プルダウン側に配置されるのを想定した各要素抵抗回路を示しているが、それらの構成は要素抵抗回路が配置されるのがプルアップ側でも基本的に同じである。このことから以降、便宜的に、特に断らない限り、要素抵抗回路がプルダウン側に配置されていることを前提に説明を行う。【００２５】
図２Ａに示す第１の要素抵抗回路は、１個のＮＭＯＳトランジスタ２１から構成されている。ＮＭＯＳトランジスタ２１のゲートにはデジタル信号に相当する所定（固定）の電圧が印加される。以降、そのように所定の電圧がゲートに印加することを「ゲート接地」と呼ぶことにする。【００２６】
図２Ａに表記の「ｎ１ｇ」は、ＮＭＯＳトランジスタ２１をゲート接地した回路構成であることを示している。ここで、「ｎ」はＭＯＳトランジスタの種類を示し、図２ＡではＮＭＯＳトランジスタを指す。また、「１」は要素抵抗回路を構成するＭＯＳトランジスタ数、「ｇ」はゲート接地をそれぞれ表すシンボルとなっている。これは他の図でも同様である。【００２７】
図２Ｂに示す第２の要素抵抗回路は、１個のＮＭＯＳトランジスタ２１をダイオード接続、つまりゲートとドレインを接続したものである。図２Ｂに表記した「ｎ１ｄ」中の「ｄ」は、ダイオード接続を表すシンボルである。【００２８】
図２Ｃに示す第３の要素抵抗回路は、２個のゲート接地されたＮＭＯＳトランジスタ２１をカスコード接続したものである。図２Ｃに表記の「ｎ２ｇｇ」において、「２」はカスコード接続されたＭＯＳトランジスタ数（段数）を表している。「ｇｇ」は、要素抵抗回路を構成するそれぞれのＭＯＳトランジスタ２１の接続形態を表している。先頭に示された「ｇ」は、図示上側、つまりグランドから離れた側に位置するＭＯＳトランジスタ２１ａの接続形態を示している。また、２番目の「ｇ」は、図示下側、つまりグランド側に位置するＭＯＳトランジスタ２１ｂの接続形態を表している。これらＭＯＳトランジスタの接続形態は何れもゲート接地である。【００２９】
図２Ｃに標記の「ｎ２ｇｇｈ」及び「ｎ２ｇｇｌ」はそれぞれ、各ＮＭＯＳトランジスタ２１によって構成される要素抵抗回路の種類、及び要素抵抗回路内で各ＮＭＯＳトランジスタ２１が配置された位置を表している。例えば「ｎ２ｇｇｈ」は、第３の要素抵抗回路で伝送線路側に配置されるＮＭＯＳトランジスタ２１を表している。それにより「ｈ」は伝送線路側に配置されていることを表し、「ｌ」はグランド側に配置されていることを表している。これは、後述する第４の要素抵抗回路でも同様である。以降は、伝送線路側を上側、グランド側を下側とも呼ぶことにする。  図２Ｄに示す第４の要素抵抗回路は、上記第３の要素抵抗回路と同様に、２個のＮＭＯＳトランジスタ２１をカスコード接続したものである。しかし、上側に位置するＮＭＯＳトランジスタ２１はダイオード接続となっている。また、下側に位置するＮＭＯＳトランジスタ２１は、ゲート接続となっている。それにより図２Ｄでは、要素抵抗回路の回路構成を示す表記が「ｎ２ｄｇ」となっている。【００３０】
図２Ｅに示す第５の要素抵抗回路は、ゲートがグランドに接続された１つのＰＭＯＳトランジスタ２２から構成されている。図２Ｅに表記の「ｐ１ｇ」は、第５の要素抵抗回路が１個のＰＭＯＳトランジスタ２２をゲート接地した回路構成であることを示している。【００３１】
図３は、図２Ａ乃至図２Ｅに示された各要素抵抗回路の抵抗値と終端ノード電圧の関係を示すグラフである。図３の横軸は終端ノード電圧Ｖｔｒｍ、縦軸は抵抗値比をそれぞれ示している。終端ノード電圧は、要素抵抗回路に印加される電圧に相当する。抵抗値比は、要素抵抗回路への印加電圧が０．９Ｖのときを基準（＝１００％）として表している。【００３２】
図３に示すように、第１、及び第３の要素抵抗回路は、印加電圧が大きくなるほど抵抗値が大きくなる正特性を有している。これに対し、残りの第２、第４及び第５の要素抵抗回路は、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有している。【００３３】
終端ノード電圧が０．９Ｖ以下の領域では、第３の要素抵抗回路の抵抗値の変動は第１の要素抵抗回路の抵抗値の変動よりも小さい。このため、終端ノード電圧（印加電圧）の変動に対し、第３の要素抵抗回路は第１の要素抵抗回路より優れた特性を有している。【００３４】
非飽和領域でＭＯＳトランジスタのドレイン−ソース間を流れる電流の近似式は、ドレイン−ソース間電流をＩｄｓと表すと、以下のようになる。
Ｉｄｓ＝β（（Ｖｇｓ−Ｖｔ）Ｖｄｓ−（Ｖｄｓ）2／２）  
・・・  （１)
ここで、βは電流利得係数、Ｖｇｓはゲート−ソース間電圧、Ｖｄｓはドレイン−ソース間電圧、Ｖｔはチャネルが形成される閾値電圧である。【００３５】
（１）式より、要素抵抗回路の抵抗値Ｒは
Ｒ＝Ｖｄｓ／Ｉｄｓ
＝Ｖｄｓ／（β（（Ｖｇｓ−Ｖｔ）Ｖｄｓ−（Ｖｄｓ）2／２））
＝１／（β（（Ｖｇｓ−Ｖｔ）−Ｖｄｓ／２））   ・・・  （２）
となる。ここでＶｄｓ＝０．９Ｖ、つまり基準電圧であることを示すシンボルとして「（ｈ）」、Ｖｄｓが０．９Ｖよりも低い電圧を示すシンボルとして「（ｌ）」を用いると、抵抗値比は
Ｒ（ｌ）／Ｒ（ｈ）＝（（Ｖｇｓ−Ｖｔ）−Ｖｄｓ（ｈ）／２）／
（Ｖｇｓ−Ｖｔ）−Ｖｄｓ（ｌ）／２）  
・・・  （３）
となる。【００３６】
（１）〜（３）式中の（Ｖｇｓ−Ｖｔ）の値は一定である。また、基準電圧Ｖｄｓ（ｈ）は抵抗値比の基準値なので固定値である。このことから、（３）式は定数Ｃ１及びＣ２を用いて
Ｒ（ｌ）／Ｒ（ｈ）＝Ｃ１／（Ｃ２−Ｖｄｓ（ｌ））    ・・・  （４）
と表現できる。この（４）式から、電圧Ｖｄｓ（ｌ）の変化が小さいほど、抵抗値比の変化も小さくなることが分かる。【００３７】
図４は、第１及び第３の要素抵抗回路を構成する各ＭＯＳトランジスタの終端ノード電圧によるドレイン−ソース間電圧の変化を示すグラフである。図４の横軸は終端ノード電圧、縦軸はドレイン−ソース間電圧Ｖｄｓをノード電圧としてそれぞれ示している。第３の要素抵抗回路では、それを構成するＮＭＯＳトランジスタ２１別にノード電圧Ｖｄｓを棒グラフで表している。【００３８】
終端ノード電圧が低い領域では、図４に示すように、第３の要素抵抗回路を構成する上下のＮＭＯＳトランジスタ２１のドレイン−ソース電圧（ノード電圧）Ｖｄｓはほぼ等しく、終端ノード電圧のほぼ１／２となっている。従って、第３の要素抵抗回路全体の終端ノード電圧による抵抗値比の変動は、各ＮＭＯＳトランジスタ２１それぞれ単体での抵抗値比の変動にほぼ等しい。第３の要素抵抗回路は、２つのＮＭＯＳトランジスタ２１を直列に接続した回路なので、両者の合成抵抗である第３の要素抵抗回路の抵抗値比（抵抗変動率）は各ＮＭＯＳトランジスタ２１それぞれ単体の抵抗値比と等しい。【００３９】
第３の要素抵抗回路の各ＮＭＯＳトランジスタ２１のドレイン−ソース間電圧Ｖｄｓがほぼ等しいということは、各ドレイン−ソース間電圧Ｖｄｓの変動は終端ノード電圧の変動より小さいことを意味する。なぜなら、各ドレイン−ソース間電圧Ｖｄｓの変動量は終端ノード電圧の変動量のほぼ１／２になるからである。そのように各ドレイン−ソース間電圧Ｖｄｓの実効的な変動がより小さくなることが、図３に示されるように、第３の要素抵抗回路の方が第１の要素抵抗回路よりも抵抗値比の変化が小幅になる理由と考えられる。その理由から、要素抵抗回路を形成する際に、ＮＭＯＳトランジスタ３段以上のカスコード化でも効果が期待できる。第１の要素抵抗回路と第３の要素抵抗回路との対比では、全体のノード電圧は、終端ノード電圧が低い領域では第１の要素抵抗回路のほうが低い傾向があり、終端ノード電圧が高い領域では第１の要素抵抗回路のほうが高い傾向がある。終端ノード電圧が高い領域では、終端ノード電圧が高くなるほど、第１の要素抵抗回路と第３の要素抵抗回路の電圧差は大きくなる。【００４０】
図５は、第１及び第３の要素抵抗回路を構成する各ＭＯＳトランジスタの終端ノード電圧による抵抗値の変化を抵抗値比で示すグラフである。横軸は終端ノード電圧、縦軸は抵抗値比をそれぞれ示している。抵抗値比は、印加電圧である終端ノード電圧が０．９Ｖのときを基準（＝１００％）として表している。抵抗値自体は、図４に示す各終端ノード電圧に対応した各ＭＯＳトランジスタのノード電圧と、そのときに各ＭＯＳトランジスタを流れた電流の値とから算出している。図４と同様に、第３の要素抵抗回路では、それを構成するＮＭＯＳトランジスタ２１別に抵抗値比を棒グラフで表している。図５には、第１及び第３の要素抵抗回路それぞれの抵抗値比の変化を表す直線を併せて示している。その２つの直線からも、第１及び第３の要素抵抗回路の抵抗値比の傾きの違いを確認できる。【００４１】
終端ノード電圧が低い領域では、図５に示すように、第３の要素抵抗回路を構成する上下のＮＭＯＳトランジスタ２１の抵抗値比は同様にほぼ等しくなっている。しかし、下側のＮＭＯＳトランジスタ２１ｎ２ｇｇｌの抵抗値比は、その終端ノード電圧が高い領域になると、ほとんど変化しなくなっている。そのようにほとんど変化しなくなっている範囲では、終端ノード電圧が高くほど、全体の抵抗値比は第１の要素抵抗回路の抵抗値比と同じような傾きで大きくなっている。このことからも、終端ノード電圧が低い領域で第３の要素抵抗回路の方が第１の要素抵抗回路よりも抵抗値比の変化が小幅になるのは、第３の要素抵抗回路を構成する２つのＮＭＯＳトランジスタ２１の各ドレイン−ソース間電圧Ｖｄｓの実効的な変動がより小さくなることが関係していると推量できる。【００４２】
図６は、第２及び第４の要素抵抗回路を構成する各ＭＯＳトランジスタの終端ノード電圧による抵抗値の変化を抵抗値比で示すグラフである。図６の横軸は終端ノード電圧、縦軸は抵抗値比をそれぞれ示している。抵抗値比は、印加電圧である終端ノード電圧が０．９Ｖのときを基準（＝１００％）として表している。図５と同様に、第４の要素抵抗回路では、それを構成するＮＭＯＳトランジスタ２１別に抵抗値比を棒グラフで表している。【００４３】
図６に示すように、第４の要素抵抗回路を構成する下側のＮＭＯＳトランジスタ２１ｎ２ｄｇｌの抵抗が第４の要素抵抗回路全体の抵抗に占める割合は常に低いレベルに維持されている。それにより、ＮＭＯＳトランジスタのカスコード化による改善は僅かとなっている。これは、強反転領域では上側のＮＭＯＳトランジスタ２１ｎ２ｄｇｈが常に飽和状態（高抵抗）で動作するために、下側のＮＭＯＳトランジスタ２１ｎ２ｄｇｌは非飽和状態（低抵抗）にならざるをえないからと考えられる。このようなことから、ＮＭＯＳトランジスタ３段以上のカスコード化を行っても良いが、段数をより多くすることによる大幅な改善は余り期待できないと思われる。第２の要素抵抗回路の抵抗値比は、第４の要素抵抗回路と比較して、終端ノード電圧が低い領域では大きく、終端ノード電圧が高い領域では小さくなっている。【００４４】
図３に示すように、第２、第４及び第５の要素抵抗回路は、印加電圧（終端ノード電圧）が大きくなるほど抵抗値が小さくなる負特性を有し、第１及び第３の要素抵抗回路は、それとは逆の正特性を有している。それらの要素抵抗回路の印加電圧に対する抵抗値の変化は対称的である。しかし、第１及び第３の要素抵抗回路の正特性との対称性には、第２、第４及び第５の要素抵抗回路のなかで差があり、第５の要素抵抗回路は明らかに第１及び第３の要素抵抗回路との対称性が第２及び第４の要素抵抗回路より劣っている。第２及び第４の要素抵抗回路間では、第１及び第３の要素抵抗回路との対称性は第４の要素抵抗回路のほうがより良好となっている。一方、第１及び第３の要素抵抗回路では、第２及び第４の要素抵抗回路との対称性は第３の要素抵抗回路のほうがより良好となっている。これらのことから、ＭＯＳトランジスタのダイオード接続、及びカスコード接続（カスコード化）は、要素抵抗回路の対称性をより良好にするうえで効果があることが分かる。またプルダウンの抵抗回路をＮＭＯＳトランジスタのみで構成することは、レイアウト上の利点がある。  図７は、並列に接続する要素抵抗回路の組み合わせ毎に抵抗値の終端ノード電圧による変化を抵抗値比で示すグラフである。図７の横軸は終端ノード電圧、縦軸は抵抗値比をそれぞれ示している。抵抗値比は、印加電圧である終端ノード電圧が０．９Ｖのときを基準（＝１００％）として表している。ここでは、要素抵抗回路の組み合わせとして、第１の要素抵抗回路と第２の要素抵抗回路との並列回路（図中「ｎ１ｇ||ｎ１ｄ」はその組み合わせを表している。以降「第１の組み合わせ」と呼ぶ）、第３の要素抵抗回路と第４の要素抵抗回路との並列回路（図中「ｎ２ｇｇ||ｎ２ｄｇ」はその組み合わせを表している。以降「第２の組み合わせ」と呼ぶ）、及び第１の要素抵抗回路と第５の要素抵抗回路との並列回路（図中「ｎ１ｇ||ｐ１ｇ」はその組み合わせを表している。特許文献４に記載の従来の終端回路に相当することから以降「従来の組み合わせ」と呼ぶ）の計３つを示している。【００４５】
各組み合わせでは、終端ノード電圧を０．０５−１．７５［Ｖ］の範囲内で変化させた場合に、要素回路全体での抵抗値の変動幅が最小となることを条件にして、ゲート幅サイズＷの最適化を行っている。それにより図７では、最適化した要素回路の組み合わせでの抵抗値の変化を示している。【００４６】
図７中に表記の「β（ｎ１ｄ）／β（ｎ１ｇ）＝１．６８」及び「β（ｎ２ｄｇ）／β（ｎ２ｇｇ）＝１．６５」はそれぞれ、第１の組み合わせ及び第２の組み合わせで最適化した結果を電流利得係数βの比で表したものである。括弧内に表記した「ｎ１ｄ」や「ｎ１ｇ」は、組み合わされた要素抵抗回路の種類を表している。例えば「β（ｎ１ｄ）／β（ｎ１ｇ）＝１．６８」は、第１の組み合わせで最適化を行った結果、第２の要素抵抗回路のＮＭＯＳトランジスタ２１の電流利得係数βを第１の要素抵抗回路のＮＭＯＳトランジスタ２１の電流利得係数βで割った値が１．６８であったことを示している。【００４７】
図７中に表記の「Ｗ／Ｌ（ｐ１ｇ）／Ｗ／Ｌ（ｎ１ｇ）＝３．１５」は、ゲート幅サイズＷを電流が流れる方向の長さであるゲート長サイズＬで割った値の比で、従来の組み合わせにおける最適化の結果を表したものである。具体的には、第５の要素抵抗回路のＷ／Ｌの値と、第１の要素抵抗回路のＷ／Ｌの値との比を示す。それにより、図７では、最適化を行った結果、その比の値は３．１５であったことを示している。【００４８】
図７に示すように、第１及び第２の組み合わせは高電圧側、及び低電圧側の何れでも抵抗値（抵抗値比）の変動幅が従来の組み合わせよりも小さくなっている。また、抵抗値変動も、従来の組み合わせより緩やかなものとなっている。低電圧側では、第２の組み合わせは第１の組み合わせよりも抵抗値の変動幅がより小さくなっている。それにより、第２の組み合わせは３つの組み合わせのなかで抵抗値が最も変動しない特性となっている。高電圧側で第１及び第２の組み合わせが従来の組み合わせよりも優れているのは、ダイオード接続の効果によるものである。低電圧側で第２の組み合わせが他の組み合わせよりも優れているのは、カスコード接続の効果によるものである。【００４９】
本実施形態による終端回路は、上述したような各要素抵抗回路の特性を考慮し、終端ノード電圧の変化に伴う抵抗値の変化がより小さくなるように要素抵抗回路を組み合わせたものである。それにより、伝送線路での整合状態の悪化をより低く抑えられるようにしている。以降は、終端回路について詳細に説明する。【００５０】
図８は、本実施形態による終端回路の適用例を示す図である。図８の適用例は、２つの伝送線路８１及び８２により接続されたコントローラ６０とメモリ７０の２つの半導体装置に、本実施形態による終端回路６４及び７４をそれぞれ採用した場合の例である。コントローラ６０はメモリ７０にアクセスするためのものである。【００５１】
伝送線路８１はメモリ７０から出力された信号専用の伝送線路であり、伝送線路８２はメモリ７０に入力する信号専用の伝送線路である。このため、伝送線路８１にはコントローラ６０側にのみ終端回路６４が接続されている。もう一つの伝送線路８２にはメモリ７０側にのみ終端回路７４が接続されている。【００５２】
コントローラ６０は、終端回路６４の他に、コントローラ本体６１、伝送線路８１を介して送信される信号を受信するためのレシーバ回路６２、及び伝送線路８２上に信号を出力するためのドライバ回路６３を備えている。それらは例えばワンチップ上に実装されている。メモリ７０は、終端回路７４の他に、メモリ本体７１、伝送線路８１上に信号を出力するためのドライバ回路７２、及び伝送線路８２を介して送信される信号を受信するためのレシーバ回路７３を備えている。それらも例えばワンチップ上に実装されている。本実施形態による終端回路を適用する半導体装置、つまり本実施形態による半導体装置は、コントローラ６０及びメモリ７０以外の種類であっても良い。本実施形態による電子機器は、本実施形態による終端回路を搭載した半導体装置を用いることで実現される。【００５３】
図９Ａは、本実施形態による終端回路の構成を示す図である。終端回路６４及び７４は基本的に同じ構成であるため、ここでは便宜的に、コントローラ６０に実装（搭載）された終端回路６４にのみ注目して説明する。【００５４】
終端回路６４には、図８に示す伝送線路８１のプルアップ側、及びプルダウン側の両方に抵抗回路を配置したテブナン終端方式を採用している。しかし、抵抗回路の構成はそれが配置される側に応じて異ならせる必要はないため、図９Ａではプルダウン側の抵抗回路のみ示している。終端回路６４に採用する終端方式は、テブナン終端方式にのみ限定されるわけではなく、別の終端方式を採用しても良い。【００５５】
終端回路６４のプルダウン側の抵抗回路は、主抵抗回路９１と、補償抵抗回路９２とを並列に接続した構成である。主抵抗回路９１は、終端回路６４が接続された伝送線路８１上のノード（以降「接続ノード」）９６の電圧（印加電圧）が大きくなるほど抵抗値が大きくなる正特性を有する要素抵抗回路である。補償抵抗回路９２は、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有する要素抵抗回路である。【００５６】
接続ノード９６には、例えばプルダウン側、及びプルアップ側それぞれに可変抵抗が接続されている。それにより図９Ａは、終端回路６４（及び７４）の特徴的な部分のみを示すものとなっている。【００５７】
図２Ａ〜図２Ｅに示す第１〜第５の要素抵抗回路において、第１及び第３の要素抵抗回路が正特性を有している。第１及び第３の２つの要素抵抗回路では、抵抗値の変動幅は第３の要素抵抗回路のほうがより小さい。このため、終端回路６４の主抵抗回路９１には第３の要素抵抗回路を採用している。【００５８】
主抵抗回路９１は、ＮＭＯＳトランジスタ９１ａ及び９１ｂをカスコード接続して構成されている。ＮＭＯＳトランジスタ９１ａでは、ドレインが接続ノード９６、ソースがＮＭＯＳトランジスタ９１ｂのドレイン、ゲートがセレクト信号線９７にそれぞれ接続されている。ＮＭＯＳトランジスタ９１ｂでは、ソースがグランドに接続され、ゲートには電源電圧が常に印加されている。終端回路６４は、セレクト信号線９７に出力される信号がＨレベルとなることでアクティブ状態となる。【００５９】
図２Ａ〜図２Ｅに示す第１〜第５の要素抵抗回路において、第２、第４及び第５の要素抵抗回路が負特性を有している。第２、第４及び第５の３つの要素抵抗回路では、上述したように、第５の要素抵抗回路は第３の要素抵抗回路が有する正特性との対称性が他の要素抵抗回路よりも明らかに劣っている。このため、終端回路６４の補償抵抗回路９２には、第２或いは第４の要素抵抗回路を採用している。【００６０】
図９Ａでは、補償抵抗回路９２として、３つの要素抵抗回路９３〜９５を示している。要素抵抗回路９３〜９５は補償抵抗回路９２として採用可能な候補であり、実際にはそのなかの一つが補償抵抗回路９２となる。それにより、本実施形態による終端回路は、主抵抗回路９１と並列に、要素抵抗回路９３〜９５のうちの一つを補償抵抗回路９２として接続させた構成である。要素抵抗回路９３〜９５のなかから要素抵抗回路９４を採用した場合には、終端回路は図９Ｂに示すようなものとなる。【００６１】
要素抵抗回路９３は、第２の要素抵抗回路に相当し、残りの要素抵抗回路９４及び９５は共に第４の要素抵抗回路に相当する。それら要素抵抗回路９３〜９５は以下の構成である。【００６２】
要素抵抗回路９３は、１つのＰＭＯＳトランジスタ９３ａ、及び３つのＮＭＯＳトランジスタ９３ｂ〜９３ｄにより構成されている。ＰＭＯＳトランジスタ９３ａのソース及びＮＭＯＳトランジスタ９３ｂのドレインはそれぞれ接続ノード９６に接続され、ＰＭＯＳトランジスタ９３ａのドレイン及びＮＭＯＳトランジスタ９３ｂのソースはＮＭＯＳトランジスタ９３ｃのドレインと接続され、トランジスタ９３ｃのソースはグランドと接続されている。ＮＭＯＳトランジスタ９３ｄは、ドレインは接続ノード９６、ソースはグランド、ゲートはＮＭＯＳトランジスタ９３ｃのドレインと接続されている。【００６３】
ＰＭＯＳトランジスタ９３ａ及びＮＭＯＳトランジスタ９３ｃの各ゲートは、インバータ９８を介してセレクト信号線９７と接続されている。ＮＭＯＳトランジスタ９３ｂのゲートはセレクト信号線９７と接続されている。それにより、要素抵抗回路９３がアクティブの状態では、接続ノード９６からＰＭＯＳトランジスタ９３ａ及びＮＭＯＳトランジスタ９３ｂを流れた電流はＮＭＯＳトランジスタ９３ｄのゲートに全て供給される結果、ＮＭＯＳトランジスタ９３ｄはダイオード接続される。【００６４】
ＮＭＯＳトランジスタ９３ｄのゲートには、２つの種類の異なるトランジスタ９３ａ及び９３ｂを並列に接続している。これは、トランジスタ９３ａ及び９３ｂの合成抵抗値をより小さくさせると共に、要素抵抗回路９３の印加電圧、つまり接続ノード９６の電圧の変化に伴う合成抵抗値の変動幅もより小さくさせるためである。それにより、より良好な形でのダイオード接続を実現させている。【００６５】
要素抵抗回路９４は、２つのＮＭＯＳトランジスタ９４ａ及び９４ｂをカスコード接続させた構成である。ＮＭＯＳトランジスタ９４ａでは、ドレイン及びゲートを接続ノード９６に接続させることでダイオード接続が実現されている。ＮＭＯＳトランジスタ９４ｂは、そのドレインはＮＭＯＳトランジスタ９４ａのソース、そのソースはグランド、そのゲートはセレクト信号線９７に接続されている。【００６６】
要素抵抗回路９５は、２つのＰＭＯＳトランジスタ９５ａ及び９５ｂをカスコード接続させることで実現させた要素抵抗回路である。ＰＭＯＳトランジスタ９５ａでは、ソースを接続ノード９６、ゲートをグランドにそれぞれ接続させることでダイオード接続が実現されている。ＰＭＯＳトランジスタ９５ｂは、そのドレインはグランド、そのソースはＰＭＯＳトランジスタ９５ａのドレイン、そのゲートはインバータ９８を介してセレクト信号線９７に接続されている。【００６７】
上記のような構成の要素抵抗回路９３〜９５は、ダイオード接続の効果により、高電圧側での抵抗値の変化をより抑えることができる。低電圧側では、主抵抗回路９１でのトランジスタのカスコード接続の効果により、抵抗値の変化がより抑えられる。これらのことから、特許文献４に記載の従来の終端回路と比較すると、低電圧側、及び高電圧側ともに、抵抗値の変化はより小さくなるように抑制される。それにより、幅広い電圧領域で整合状態は良好に維持される。【００６８】
なお、高電圧側での抵抗値の変化のみをより抑えれば良い場合には、主抵抗回路９１に第１の要素抵抗回路（図２Ａ）を採用しても良い。逆に、低電圧側での抵抗値の変化のみをより抑えれば良い場合には、補償抵抗回路９２として第５の要素抵抗回路（図２Ｅ）を採用しても良い。そのようにしても、特許文献４に記載の従来の終端回路と比較すると、抵抗値の変動幅はより小さくすることができ、整合状態はより良好に維持される。【００６９】
主抵抗回路９１、及び要素抵抗回路９３〜９５は、図１０に示すように、抵抗（抵抗素子）を併用したものであっても良い。つまり、図１０に示すように、主抵抗回路９１では抵抗９１ｃをＮＭＯＳトランジスタ９１ａと接続ノード９６間に配置しても良い。同様に、要素抵抗回路９３〜９５ではそれぞれ抵抗９３ｅ、９４ｃ及び９５ｃを介してＭＯＳトランジスタ９３ｄ、９４ａ及び９５ａを接続ノート９６と接続させても良い。【００７０】
抵抗９３ｅ、９４ｃ及び９５ｃの挿入に合わせて、要素抵抗回路９３及び９４では、以下のような変形を加えても良い。
要素抵抗回路９３では、ノードＡ〜Ｂ間の接続を解除し、図示点線で示すようにノードＢをノードＣと接続させても良い。つまり抵抗９３ｅを介して各ＭＯＳトランジスタ９３ａ及び９３ｂを接続ノード９６と接続させても良い。要素抵抗回路９４でも同様に、ノードＤ〜Ｅ間の接続を解除し、図示点線で示すようにノードＥをノードＦと接続させることにより、抵抗９４ｃを介してＮＭＯＳトランジスタ９４ａのゲートに接続ノード９６からの電流を供給するようにしても良い。【００７１】
主抵抗回路９１、及び補償抵抗回路９２は、それぞれ複数、並列に接続しても良い。主抵抗回路９１側では、図１１に示すように、同一条件下でドレイン−ソース間の抵抗値（オン抵抗値）が同じ、或いは異なるＮＭＯＳトランジスタ９１ａ及び９１ｂを用いて構成した複数の主抵抗回路９１を用意し、必要とされる抵抗値に応じて、それらのなかでＭＯＳトランジスタ９１ａのゲートに電流（デジタル信号ｄｉｇｉｔａｌ）を供給すべき主抵抗回路９１を選択するようにしても良い。これは、補償抵抗回路９２側でも同様である。その図１１は、主抵抗回路９１として、計ｎ＋１個の主抵抗回路９１−０〜９１−ｎを用意し、それらに別個に供給するデジタル信号（セレクト信号）ｄｉｇｉｔａｌ［０］〜［ｎ］によりアクティブにするものを選択する場合の構成例である。
【図１Ａ】
2009122462.tif 000003
【図１Ｂ】
2009122462.tif 000004
【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009122462.tif 000016
【図９Ａ】
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【図９Ｂ】
2009122462.tif 000018
【図１０】
2009122462.tif 000019
【図１１】
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【手続補正書】
【提出日】平成22年5月6日(2010.5.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
伝送線路に接続される終端回路において、
前記伝送線路と電源間であるプルアップ側、及び該伝送線路とグランド間であるプルダウン側のうちの少なくとも一方に配置され、１つのＭＯＳトランジスタを少なくともダイオード接続させて用いられる構成の抵抗回路、
を具備することを特徴とする終端回路。
【請求項２】
前記抵抗回路は、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有し、
前記抵抗回路と並列に、前記印加電圧が大きくなるほど抵抗値が大きくなる正特性を有する他の抵抗回路を接続し、該印加電圧の変動による前記終端回路全体の抵抗値の変化を抑制する、
ことを特徴とする請求項１記載の終端回路。
【請求項３】
前記抵抗回路は、前記ダイオード接続される前記ＭＯＳトランジスタに別のＭＯＳトランジスタをカスコード接続させた構成である、
ことを特徴とする請求項１記載の終端回路。
【請求項４】
伝送線路に接続される終端回路において、
前記伝送線路と電源間であるプルアップ側、及び該伝送線路とグランド間であるプルダウン側のうちの少なくとも一方に配置され、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有する補償抵抗回路と、
前記補償抵抗回路と並列に接続され、前記ＭＯＳトランジスタを２段以上カスコード接続させた構成であり、前記印加電圧が大きくなるほど抵抗値が大きくなる正特性を有する主抵抗回路と、
を具備することを特徴とする終端回路。
【請求項５】
請求項１〜４の何れか１項に記載の終端回路を備えていることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の半導体装置は、上記第１或いは第２の態様の終端回路を備えている。
その半導体装置は、電子機器に搭載されるものである。
本発明では、プルアップ側、及びプルダウン側のうちの少なくとも一方に、１つのＭＯＳトランジスタを少なくともダイオード接続させて用いられる構成の抵抗回路を配置する。抵抗回路は負特性を有し、その負特性は、ＭＯＳトランジスタを用いた構成の他の抵抗回路が有する正特性と対称性が良好である。つまり正特性による変化分を適切な形でキャンセル可能である。このため、その抵抗回路を採用することにより、終端回路に印加される電圧の変動によって生じる抵抗値の変化をより小幅に抑制することができる。それにより、整合状態もより良好に維持できることとなる。
【国際調査報告】
2009122462.tif 000021
2009122462.tif 000022
2009122462.tif 000023