(57)【要約】  本発明に係る信号処理装置は、論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行うものであり、第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する。
2009147849.tif 000002
【特許請求の範囲】
【請求項１】
論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理装置であって、
各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、
第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備える
ことを特徴とする信号処理装置。
【請求項２】
再構成が完了した第１再構成可能回路は、前記内部装置が対応する内部フォーマットの信号と、内部フォーマットとは異なる、前記外部装置が対応する外部フォーマットの信号との間でのフォーマット変換処理を行い、
再構成が完了した第２再構成可能回路は、内部フォーマットの信号に対し、フォーマットを変更することなく、当該信号が表す内容を変更する処理を行い、
前記信号処理装置は、
第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するか否かに係る接続態様を切り換えるセレクタを含み、
前記制御手段は、
前記メモリから第１構成情報を第１再構成可能回路に、第２構成情報を第２再構成可能回路に順に供給することで、各再構成可能回路における前記再構成を行わせ、
第１の時点では、第２再構成可能回路を挿入しない接続態様に前記セレクタを切り換えさせ、第２の時点では、第２再構成可能回路を挿入する接続態様に前記セレクタを切り換えさせる
ことを特徴とする請求項１記載の信号処理装置。
【請求項３】
前記外部装置は、画像信号を入力する入力装置であり、
再構成が完了した第１再構成可能回路は、前記フォーマット変換処理として、前記外部インタフェースを介して前記入力装置から入力された外部フォーマットの画像信号を内部フォーマットの画像信号に変換する処理を行い、当該処理後の内部フォーマットの画像信号を送出し、
再構成が完了した第２再構成可能回路は、前記信号が表す内容を変換する処理として、再構成が完了した第１再構成可能回路から送出された前記内部フォーマットの画像信号に対し画像の補正処理を行い、前記内部インタフェースへ送出する
ことを特徴とする請求項２記載の信号処理装置。
【請求項４】
前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、表示装置とも接続するものであり、
前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な第３構成情報及び第４構成情報を記憶し、
前記信号処理装置は、更に
第３構成情報に基づく第３再構成可能回路の再構成が完了した後で、かつ第４構成情報に基づく第４再構成可能回路の再構成が完了する前の時点で、前記表示装置と接続する第２外部インタフェースと、第２内部装置と接続する第２内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入した第２信号伝送経路を形成し、
第４再構成可能回路における前記再構成が完了した後の時点で、第３再構成可能回路と第２内部インタフェースとを結ぶ経路上に、第４再構成可能回路を挿入するように前記第２信号伝送経路を変更する第２制御手段を備え、
前記第２制御手段は、
第１再構成可能回路における前記再構成が完了した後に、前記メモリから第３構成情報を第３再構成可能回路に、第４構成情報を第４再構成可能回路に順に供給することで、第３再構成可能回路及び第４再構成可能回路に再構成を行わせる
ことを特徴とする請求項３記載の信号処理装置。
【請求項５】
前記外部装置は、表示装置であり、
再構成が完了した第２再構成可能回路は、前記信号が表す内容を変更する処理として、前記内部インタフェースを介して前記内部装置から受領した内部フォーマットの画像信号に対し画像の補正処理を行い、当該処理後の内部フォーマットの画像信号を再構成が完了した第１再構成可能回路へ送出し、
再構成が完了した第１再構成可能回路は、前記フォーマット変換処理として、再構成が完了した第２再構成可能回路から受領した前記内部フォーマットの画像信号を外部フォーマットの画像信号に変換する処理を行い、当該処理後の外部フォーマットの画像信号を、前記外部インタフェースを介して前記表示装置に出力する
ことを特徴とする請求項２記載の信号処理装置。
【請求項６】
前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路を含み、
前記メモリに記憶されている第２構成情報は圧縮されており、
前記メモリは、更に第３再構成可能回路の再構成に必要な非圧縮の第３構成情報を記憶し、
前記制御手段は、更に
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２再構成可能回路に第２構成情報の供給を開始する前の時点で、前記メモリから第３構成情報を第３再構成可能回路に供給することで再構成を行わせ、
第３構成情報による再構成が完了した第３再構成可能回路は、前記メモリから読み出された第２構成情報を伸長し、
前記制御手段は、
再構成が完了した第３再構成可能回路により伸長された第２構成情報を供給することで、第２再構成可能回路における前記再構成を行わせる
ことを特徴とする請求項１記載の信号処理装置。
【請求項７】
前記メモリは、更に第３再構成可能回路の再構成に必要な非圧縮の第４構成情報を記憶し、
前記制御手段は、
第２再構成可能回路における前記再構成が完了した後で、前記メモリから第４構成情報を第３再構成可能回路に供給することで再構成を行わせると共に、第２再構成可能回路と前記内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入するように前記信号伝送経路を変更する
ことを特徴とする請求項６記載の信号処理装置。
【請求項８】
前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、
前記メモリに記憶されている第２構成情報は圧縮されており、
前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な非圧縮の第３構成情報、第４構成情報、及び第５構成情報を記憶し、
前記制御手段は、更に
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２再構成可能回路に第２構成情報の供給を開始する前の時点で、前記メモリから第５構成情報を供給することで第４再構成可能回路に再構成を行わせ、
第５構成情報による再構成が完了した第４再構成可能回路は、前記メモリから第３構成情報を供給することで第３再構成可能回路に再構成を行わせ、
第３構成情報による再構成が完了した第３再構成可能回路は、前記メモリから読み出された第２構成情報を伸長し、
前記再構成が完了した第４再構成可能回路は、前記再構成が完了した第３再構成可能回路により伸長された第２構成情報を供給することで、第２再構成可能回路に前記再構成を行わせ、当該再構成が完了した後で、前記メモリから第４構成情報を第３再構成可能回路に供給することで再構成を行わせると共に、第２再構成可能回路と前記内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入するように前記信号伝送経路を変更する
ことを特徴とする請求項１記載の信号処理装置。
【請求項９】
前記メモリは、更に第４再構成可能回路の再構成に必要な非圧縮の第６構成情報を記憶し、
前記制御手段は、更に
第３再構成可能回路における第４構成情報による前記再構成が完了した後で、前記メモリから第６構成情報を供給することで第４再構成可能回路に再構成を行わせる
ことを特徴とする請求項８記載の信号処理装置。
【請求項１０】
論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理装置において用いられる信号処理方法であって、
前記信号処理装置は、
各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリを備え、
前記信号処理方法は、
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、
第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御ステップを含む
ことを特徴とする信号処理方法。
【請求項１１】
論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理用集積回路であって、
各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、
第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備える
ことを特徴とする信号処理用集積回路。
【請求項１２】
前記信号処理用集積回路は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、第２外部装置と接続するものであり、
前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な第３構成情報及び第４構成情報を記憶し、
前記信号処理用集積回路は、更に
第３構成情報に基づく第３再構成可能回路の再構成が完了した後で、かつ第４構成情報に基づく第４再構成可能回路の再構成が完了する前の時点で、前記第２外部装置と接続する第２外部インタフェースと、第２内部装置と接続する第２内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入した第２信号伝送経路を形成し、
第４再構成可能回路における前記再構成が完了した後の時点で、第３再構成可能回路と第２内部インタフェースとを結ぶ経路上に、第４再構成可能回路を挿入するように前記第２信号伝送経路を変更する第２制御手段を備え、
前記第２制御手段は、
第１再構成可能回路における前記再構成が完了した後に、前記メモリから第３構成情報を第３再構成可能回路に、第４構成情報を第４再構成可能回路に順に供給することで、第３再構成可能回路及び第４再構成可能回路に再構成を行わせる
ことを特徴とする請求項１１記載の信号処理用集積回路。
【請求項１３】
論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路とディスプレイとを含み、順次再構成された各再構成可能回路によって、前記ディスプレイに出力する放送信号に係る処理を行うテレビ受像機であって、
各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記ディスプレイと接続する外部インタフェースと、受信した放送信号に係る処理を行う内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、
第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備える
ことを特徴とするテレビ受像機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成可能回路を含む信号処理装置に関し、特に、電力が供給されてから処理が開始されるまでの起動時間を短縮するための技術に関する。
【背景技術】
【０００２】
製造後に論理的な回路構成を変更可能なＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）等の再構成可能回路が知られている（例えば、特許文献１及び特許文献２）。【０００３】
再構成可能回路は、内部素子の接続形態を定義したデータ（以下、「構成情報」という）が供給されることで、この構成情報に応じた論理構成に変更できる。従って、製造後には回路構成を変更できない通常のＬＳＩ（Large Scale Integration）と比較し、再構成可能回路は、構成情報を書き換えるだけで他の処理を行う回路を簡単に実現できることから、様々な機器に用いることができるという長所がある。【０００４】
しかしながら、再構成可能回路は、電力の供給が絶たれた状態では、変更後の論理構成を保持できないため、電力の供給が開始された際に構成情報を供給し直す必要がある。構成情報の供給を開始してから、供給完了後に再構成可能回路をその構成情報に応じた処理を実行する回路として機能させる（以下、「再構成」という）まで、数十ｍｓ〜数百ｍｓ程度かかるのが一般的であり、電力が供給されてから処理が開始できるまでの起動時間が長くなってしまうという問題がある。【０００５】
これに対しては、電力が供給されてから再構成可能回路の再構成が完了するまでの間、専用ＩＣ(Integrated Circuit)に処理を実行させておき、再構成が完了した後に、再構成可能回路による処理に切り替える方法が知られている（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国特許公開２００１−２９１４８４号公報
【特許文献２】日本国特許公開２０００−１５１３８８号公報
【特許文献３】日本国特許公開２００６−２７９３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献３の方法では、専用ＩＣを用いて処理するので、異なる機能の機器に組み込むためには、このＩＣをその機器専用に作り直す必要があるという問題が生じる。【０００８】
そこで、本発明は係る問題に鑑みてなされたものであり、再構成中に専用ＩＣを用いる手法によらず、電力が供給されてから処理が開始されるまでの起動時間を短縮することが可能な信号処理装置、信号処理方法、信号処理用集積回路、及びテレビ受像機を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明に係る信号処理装置は、論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理装置であって、各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備えることを特徴とする。
【発明の効果】
【００１０】
上述の構成を備える本発明に係る信号処理装置は、第２再構成可能回路の再構成が完了していない第１の時点において、再構成が完了した第１構成可能回路が実行する処理を施した信号を外部装置と内部装置との間で授受し得る。即ち、本発明に係る信号処理装置は、第２再構成可能回路の再構成の完了を待って外部装置と内部装置との間で信号の授受を開始する場合と比較し、電力が供給されてから、外部装置と内部装置との間で信号の授受を開始するまでの起動時間を短縮し得る。【００１１】
また、再構成が完了した第１再構成可能回路は、前記内部装置が対応する内部フォーマットの信号と、内部フォーマットとは異なる、前記外部装置が対応する外部フォーマットの信号との間でのフォーマット変換処理を行い、再構成が完了した第２再構成可能回路は、内部フォーマットの信号に対し、フォーマットを変更することなく、当該信号が表す内容を変更する処理を行い、前記信号処理装置は、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するか否かに係る接続態様を切り換えるセレクタを含み、前記制御手段は、前記メモリから第１構成情報を第１再構成可能回路に、第２構成情報を第２再構成可能回路に順に供給することで、各再構成可能回路における前記再構成を行わせ、第１の時点では、第２再構成可能回路を挿入しない接続態様に前記セレクタを切り換えさせ、第２の時点では、第２再構成可能回路を挿入する接続態様に前記セレクタを切り換えさせることとしてもよい。【００１２】
これにより、外部装置と内部装置との間で信号を授受するために必要となる、各装置が対応する信号フォーマット間の変換処理を再構成が完了した第１再構成可能回路が行うので、本発明に係る信号処理装置は、第２再構成可能回路の再構成の完了を待つことなく、外部装置と内部装置との間で信号の授受を開始できる。即ち、外部装置と内部装置との間で信号の授受を開始するまでの起動時間を短縮できる。【００１３】
また、第１構成情報の内容を書き換えることで、再構成が完了した第１再構成可能回路が行うフォーマット変換処理の内容を変更できるので、本発明に係る信号処理装置は、接続する外部装置の種類によらず、外部装置と内部装置との間で信号の授受を開始するまでの起動時間を短縮できる。【００１４】
また、前記外部装置は、画像信号を入力する入力装置であり、再構成が完了した第１再構成可能回路は、前記フォーマット変換処理として、前記外部インタフェースを介して前記入力装置から入力された外部フォーマットの画像信号を内部フォーマットの画像信号に変換する処理を行い、当該処理後の内部フォーマットの画像信号を送出し、再構成が完了した第２再構成可能回路は、前記信号が表す内容を変換する処理として、再構成が完了した第１再構成可能回路から送出された前記内部フォーマットの画像信号に対し画像の補正処理を行い、前記内部インタフェースへ送出することとしてもよい。【００１５】
これにより、内部装置は、第１の時点では、内部フォーマットの画像信号を受領するので、この画像信号に基づく処理を開始でき、第２の時点では、画像の補正処理が施された内部フォーマットの画像信号を受領するので、高画質化させるような補正処理を施すことで、高画質な画像信号に基づく処理が可能になる。つまり、本発明に係る信号処理装置は、電力の供給が開始されてから比較的早い時間に処理を開始させ、時間の経過と共に、より高画質な画像に基づく処理が可能になる。【００１６】
また、前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、表示装置とも接続するものであり、前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な第３構成情報及び第４構成情報を記憶し、前記信号処理装置は、更に第３構成情報に基づく第３再構成可能回路の再構成が完了した後で、かつ第４構成情報に基づく第４再構成可能回路の再構成が完了する前の時点で、前記表示装置と接続する第２外部インタフェースと、第２内部装置と接続する第２内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入した第２信号伝送経路を形成し、第４再構成可能回路における前記再構成が完了した後の時点で、第３再構成可能回路と第２内部インタフェースとを結ぶ経路上に、第４再構成可能回路を挿入するように前記第２信号伝送経路を変更する第２制御手段を備え、前記第２制御手段は、第１再構成可能回路における前記再構成が完了した後に、前記メモリから第３構成情報を第３再構成可能回路に、第４構成情報を第４再構成可能回路に順に供給することで、第３再構成可能回路及び第４再構成可能回路に再構成を行わせることとしてもよい。【００１７】
これにより、上述の入力装置からの画像信号に基づいて内部装置が処理を行うのと並行して、第４再構成可能回路の再構成が完了していない時点において、第２内部装置からの信号に再構成が完了した第３構成可能回路が実行する処理を施した信号に基づいて表示装置は表示を行い得る。例えば、上述の内部装置が受領した画像信号を第２内部装置に送出するようにした場合には、上述の入力装置から入力された画像信号を、表示装置に表示させるようなことが可能になる。【００１８】
また、前記外部装置は、表示装置であり、再構成が完了した第２再構成可能回路は、前記信号が表す内容を変更する処理として、前記内部インタフェースを介して前記内部装置から受領した内部フォーマットの画像信号に対し画像の補正処理を行い、当該処理後の内部フォーマットの画像信号を再構成が完了した第１再構成可能回路へ送出し、再構成が完了した第１再構成可能回路は、前記フォーマット変換処理として、再構成が完了した第２再構成可能回路から受領した前記内部フォーマットの画像信号を外部フォーマットの画像信号に変換する処理を行い、当該処理後の外部フォーマットの画像信号を、前記外部インタフェースを介して前記表示装置に出力することとしてもよい。【００１９】
これにより、表示装置は、第１の時点では、外部フォーマットの画像信号を受領するので、この画像信号に基づき表示を開始でき、第２の時点では、画像の補正処理が施された外部フォーマットの画像信号を受領するので、高画質化させるような補正処理を施すことで、高画質な画像を表示できる。つまり、本発明に係る信号処理装置は、電力の供給が開始されてから比較的早い時間に、まず画像の表示を開始させ、時間の経過と共に、より高画質な画像を表示させるようなことが可能になる。【００２０】
また、前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路を含み、前記メモリに記憶されている第２構成情報は圧縮されており、前記メモリは、更に第３再構成可能回路の再構成に必要な非圧縮の第３構成情報を記憶し、前記制御手段は、更に第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２再構成可能回路に第２構成情報の供給を開始する前の時点で、前記メモリから第３構成情報を第３再構成可能回路に供給することで再構成を行わせ、第３構成情報による再構成が完了した第３再構成可能回路は、前記メモリから読み出された第２構成情報を伸長し、前記制御手段は、再構成が完了した第３再構成可能回路により伸長された第２構成情報を供給することで、第２再構成可能回路における前記再構成を行わせることとしてもよい。【００２１】
これにより、第３構成情報により再構成が完了した第３再構成可能回路が、圧縮された第２構成情報を伸長するので、第２構成情報が圧縮されていない場合と同様に、第２再構成可能回路に再構成を行わせることができると共に、第２構成情報は圧縮されてメモリに記憶されているので、メモリが記憶するデータ量を抑えることができる。【００２２】
また、前記メモリは、更に第３再構成可能回路の再構成に必要な非圧縮の第４構成情報を記憶し、前記制御手段は、第２再構成可能回路における前記再構成が完了した後で、前記メモリから第４構成情報を第３再構成可能回路に供給することで再構成を行わせると共に、第２再構成可能回路と前記内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入するように前記信号伝送経路を変更することとしてもよい。【００２３】
これにより、第２構成情報の伸長処理とは異なる処理を行う回路として機能させるための第４構成情報により第３再構成可能回路を再構成した場合には、第３再構成可能回路を有効利用できる。伸長された第２構成情報による第２再構成可能回路の再構成が完了した後では、第２構成情報を伸長する処理を行う第３再構成可能回路は不要になるためである。【００２４】
また、前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、前記メモリに記憶されている第２構成情報は圧縮されており、前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な非圧縮の第３構成情報、第４構成情報、及び第５構成情報を記憶し、前記制御手段は、更に第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２再構成可能回路に第２構成情報の供給を開始する前の時点で、前記メモリから第５構成情報を供給することで第４再構成可能回路に再構成を行わせ、第５構成情報による再構成が完了した第４再構成可能回路は、前記メモリから第３構成情報を供給することで第３再構成可能回路に再構成を行わせ、第３構成情報による再構成が完了した第３再構成可能回路は、前記メモリから読み出された第２構成情報を伸長し、前記再構成が完了した第４再構成可能回路は、前記再構成が完了した第３再構成可能回路により伸長された第２構成情報を供給することで、第２再構成可能回路に前記再構成を行わせ、当該再構成が完了した後で、前記メモリから第４構成情報を第３再構成可能回路に供給することで再構成を行わせると共に、第２再構成可能回路と前記内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入するように前記信号伝送経路を変更することとしてもよい。【００２５】
これにより、第５構成情報による再構成が完了した第４再構成可能回路は、第２再構成可能回路の再構成に係る制御を行うため、制御手段はこの制御を行う必要がなく、制御手段の負荷を軽減できる。【００２６】
また、第２構成情報が圧縮されていない場合と同様に、第２再構成可能回路に再構成を行わせることができると共に、第２構成情報は圧縮されてメモリに記憶されているので、メモリが記憶するデータ量を抑えることができる。【００２７】
また、第２構成情報の伸長処理とは異なる処理を行う回路として機能させるための第４構成情報により第３再構成可能回路を再構成した場合には、第３再構成可能回路を有効利用できる。【００２８】
また、前記メモリは、更に第４再構成可能回路の再構成に必要な非圧縮の第６構成情報を記憶し、前記制御手段は、更に第３再構成可能回路における第４構成情報による前記再構成が完了した後で、前記メモリから第６構成情報を供給することで第４再構成可能回路に再構成を行わせることとしてもよい。【００２９】
これにより、第２再構成可能回路及び第３再構成可能回路の再構成に係る制御処理とは異なる処理を行う回路として機能させるための第６構成情報により第４再構成可能回路を再構成した場合には、第４再構成可能回路を有効利用できる。第２再構成可能回路及び第３再構成可能回路の再構成が完了した後は、これらの再構成に係る制御処理を行う第４再構成可能回路は不要になるためである。【００３０】
また、上記課題を解決するために、本発明に係る信号処理用集積回路は、論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理用集積回路であって、各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備えることを特徴とする。【００３１】
上述の構成を備えることにより、本発明に係る信号処理用集積回路は、第２再構成可能回路の再構成が完了していない第１の時点において、再構成が完了した第１構成可能回路が実行する処理を施した信号を外部装置と内部装置との間で授受し得る。即ち、本発明に係る信号処理用集積回路は、第２再構成可能回路の再構成の完了を待って外部装置と内部装置との間で信号の授受を開始する場合と比較し、電力が供給されてから、外部装置と内部装置との間で信号の授受を開始するまでの起動時間を短縮し得る。【００３２】
また、前記信号処理用集積回路は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、第２外部装置と接続するものであり、前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な第３構成情報及び第４構成情報を記憶し、前記信号処理用集積回路は、更に第３構成情報に基づく第３再構成可能回路の再構成が完了した後で、かつ第４構成情報に基づく第４再構成可能回路の再構成が完了する前の時点で、前記第２外部装置と接続する第２外部インタフェースと、第２内部装置と接続する第２内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入した第２信号伝送経路を形成し、第４再構成可能回路における前記再構成が完了した後の時点で、第３再構成可能回路と第２内部インタフェースとを結ぶ経路上に、第４再構成可能回路を挿入するように前記第２信号伝送経路を変更する第２制御手段を備え、前記第２制御手段は、第１再構成可能回路における前記再構成が完了した後に、前記メモリから第３構成情報を第３再構成可能回路に、第４構成情報を第４再構成可能回路に順に供給することで、第３再構成可能回路及び第４再構成可能回路に再構成を行わせることとしてもよい。【００３３】
これにより、上述の外部装置と内部装置との間での信号の授受と並行して、第４再構成可能回路の再構成が完了していない時点において、再構成が完了した第３構成可能回路が実行する処理を施した信号を第２内部装置と第２外部装置との間で授受し得る。【００３４】
また、上記課題を解決するために、本発明に係るテレビ受像機は、論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路とディスプレイとを含み、順次再構成された各再構成可能回路によって、前記ディスプレイに出力する放送信号に係る処理を行うテレビ受像機であって、各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記ディスプレイと接続する外部インタフェースと、受信した放送信号に係る処理を行う内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備えることを特徴とする。【００３５】
上記構成を備えることにより、本発明に係るテレビ受像機は、第２再構成可能回路の再構成が完了していない第１の時点において、再構成が完了した第１構成可能回路が実行する処理を施した放送信号をディスプレイに出力し得る。即ち、本発明に係るテレビ受像機は、第２再構成可能回路の再構成の完了を待ってディスプレイへの放送信号の出力を開始する場合と比較し、電力が供給されてから表示が開始されるまでの起動時間を短縮し得る。
【図面の簡単な説明】
【００３６】
【図１】信号処理装置１０００を含むビデオカメラの機能ブロック図である。
【図２】制御部１３０による制御処理を示すフローチャートである。
【図３】制御部２３０による制御処理を示すフローチャートである。
【図４】再構成アレイＡ〜Ｈの動作を示すタイミングチャートである。
【図５】信号処理装置１１００を含む携帯電話機の機能ブロック図である。
【図６】信号処理装置１２００を含むテレビ受像機の機能ブロック図である。
【図７】信号処理装置１３００を含むハードディスクレコーダの機能ブロック図である。
【図８】信号処理装置２０００を含むテレビ受像機の機能ブロック図である。
【図９】制御部３２０及び構成情報ｓｑにより再構成された再構成アレイαが行う制御処理を示すフローチャートである。
【発明を実施するための形態】
【００３７】
以下、本発明に係る信号処理装置の一実施形態を、図面を参照しながら説明する。
【００３８】
≪実施の形態≫
＜構成＞
まず、実施の形態に係る信号処理装置１０００の構成について説明する。
【００３９】
図１は、信号処理装置１０００を含むビデオカメラの機能ブロック図である。
【００４０】
信号処理装置１０００は、同図に示すように、外部装置であるカメラ１及び液晶ディスプレイ２と、内部装置であるＡＶエンコーダ１０及びＡＶデコーダ１２とに接続し、フラッシュメモリ９０、再構成入力部１００、バッファ１４０、再構成出力部２００、及びバッファ２４０を含んで構成される。
【００４１】
ここでは、信号処理装置１０００は、カメラ１及び液晶ディスプレイ２と接続されてビデオカメラとして組み立てられて利用される場合を例にして説明するが、後述するように、信号処理装置１０００は再構成可能回路を含んでおり、カメラ１及び液晶ディスプレイ２とは異なるカメラやディスプレイの他、カメラやディスプレイ以外の外部装置と接続されて様々な機器として組み立てられて利用され得る。
【００４２】
なお、以下では、再構成入力部１００と再構成出力部２００とが１つのＬＳＩで構成されているものとして説明するが、別個のＬＳＩで構成されていてもよい。
【００４３】
ここで、信号処理装置１０００が接続する各要素について説明する。
【００４４】
カメラ１は、一定のフレームレート（例えば、３０ｆｐｓ（frame per second））で撮像を行い、順次生成した画像信号を再構成入力部１００に入力する機能を有する。以下、一例として、この画像信号は、それぞれが８ビットで構成されるＲ（Ｒｅｄ）信号、Ｇ（Ｇｒｅｅｎ）信号、Ｂ（Ｂｌｕｅ）信号からなるものとして説明する。
【００４５】
液晶ディスプレイ２は、対応するフォーマットの画像信号に基づいて、画像を表示する機能を有する。以下、一例として、液晶ディスプレイ２が対応するフォーマットの画像信号は、それぞれが８ビットで構成されるＲ信号、Ｇ信号、Ｂ信号からなるものであるが、各信号に同期信号が付加されているものとして説明する。
【００４６】
ＡＶエンコーダ１０は、対応するフォーマットの画像信号に対し、ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）方式に従った圧縮符号化処理を施して圧縮符号化データを生成し、メディア制御部１１に送出する機能を有する。以下、一例として、ＡＶエンコーダ１０が対応するフォーマットの画像信号は、それぞれが８ビットで構成されるＹ（輝度）信号、Ｕ（色差、Ｂ−Ｙ）信号、Ｖ（色差、Ｒ−Ｙ）信号からなるものとして説明する。
【００４７】
ここで、メディア制御部１１は、ＡＶエンコーダ１０から受領した圧縮符号化データをメモリカード２０に格納する機能と、ＡＶデコーダ１２からの要求に応じて、メモリカード２０に格納されている圧縮符号化データを読み出し、ＡＶデコーダ１２に送出する機能を有する。
【００４８】
ＡＶデコーダ１２は、メディア制御部１１から受領した圧縮符号化データを、ＭＰＥＧ方式に従って復号し、復号後の画像信号（ＹＵＶフォーマットの信号）を再構成出力部２００に送出する機能を有する。
【００４９】
続いて、信号処理装置１０００が備える各構成要素について説明する。
【００５０】
フラッシュメモリ９０は、再構成入力部１００及び再構成出力部２００を所望の画像処理を行う回路に再構成するための各構成情報（Ａ〜Ｈ）を記憶するメモリであり、各構成情報のデータサイズは、数百ｋバイト程度である。
【００５１】
再構成入力部１００は、入力部１１０、再構成アレイ部１２０、及び制御部１３０を含み、構成情報に基づいて再構成アレイ部１２０における回路構成を変更することで、カメラ１から入力された画像信号に既定の処理を施した信号をＡＶエンコーダ１０に出力する機能を有する。
【００５２】
ここで、入力部１１０は、カメラ１と再構成入力部１００とを接続するためのインタフェースであり、カメラ１から入力された画像信号（ＲＧＢフォーマットの信号）を再構成アレイ部１２０に伝達する機能を有する。
【００５３】
再構成アレイ部１２０は、再構成アレイＡ〜Ｄとセレクタ１２１〜１２３とを含んで構成される。
【００５４】
ここで、各再構成アレイ（Ａ〜Ｄ）は、フラッシュメモリ９０から読み出されバッファ１４０に記憶されているいずれか１つの構成情報が供給されることで、入力された画像信号に対して既定の処理を実行し、処理後の画像信号を送出する回路として機能するものであり、ＰＬＤやＦＰＧＡ等の再構成可能回路により実現される。
【００５５】
また、各セレクタ（１２１〜１２３）は、前段の再構成アレイ（Ｂ〜Ｄ）の処理前の信号と処理後の信号との２つの信号のいずれかを制御部１３０からの制御に従って選択し、送出する機能を有する。なお、同図に示すように、セレクタ１２１、１２２は、選択した信号をセレクタ１２２、１２３に送出し、セレクタ１２３は、選択した信号をＡＶエンコーダ１０に送出する。また、各セレクタは、初期状態（信号処理装置１０００への電力供給が開始された直後の状態）において、前段の再構成可能回路（Ｂ〜Ｄ）の処理前の信号を選択するよう、制御部１３０により制御される。
【００５６】
以下、各再構成アレイの機能について、具体的に説明する。
【００５７】
再構成アレイＡは、構成情報Ａが供給されることで、入力部１１０を介してカメラ１により入力された画像信号（ＲＧＢフォーマットの信号）を、ＡＶエンコーダ１０が対応するフォーマットの画像信号（ＹＵＶフォーマットの信号）に変換する処理（以下、「処理Ａ」という）を行い、処理Ａ後の信号を送出する回路として機能する。
【００５８】
ＡＶエンコーダ１０が対応するフォーマットの画像信号はＹＵＶフォーマットの信号なので、カメラ１からの画像信号をＡＶエンコーダ１０が処理する上で処理Ａは必須の処理といえる。
【００５９】
また、再構成アレイＢは、構成情報Ｂが供給されることで、再構成アレイＡから送出された処理Ａ後の画像信号に対し、画像上の欠けている画素を補正するような処理（以下、「処理Ｂ」という）を行い、処理Ｂ後の画像信号を送出する回路として機能する。
【００６０】
また、再構成アレイＣは、構成情報Ｃが供給されることで、再構成アレイＢから送出された処理Ｂ後の画像信号に対し、コントラスト及び明るさを調整する処理（以下、「処理Ｃ」という）を行い、処理Ｃ後の画像信号を送出する回路として機能する。
【００６１】
また、再構成アレイＤは、構成情報Ｄが供給されることで、再構成アレイＣから送出された処理Ｃ後の画像信号に対し、彩度を調整する処理（以下、「処理Ｄ」という）を行い、処理Ｄ後の画像信号を送出する回路として機能する。
【００６２】
上述の処理Ｂ〜Ｄは、カメラ１から入力される画像信号を高画質化するための画像補正処理に相当する。カメラ１からの画像信号に対し、処理Ｂ〜Ｄが行われなくてもＡＶエンコーダ１０は上述の圧縮符号化処理を実行可能である点で、処理Ｂ〜Ｄは付加的な処理といえる。
【００６３】
同じ環境で撮像した場合でも、カメラの種類によって、明るめの画像が生成されたり、暗めの画像が生成されたりといったように、カメラ毎に生成される画像に対してコントラスト、明るさ、彩度等における一定の特性があるのが一般的である。そのため、処理Ｃ、Ｄの内容は、カメラ１から入力される画像のコントラスト等の特性に応じて、この特性を、予め定めた一定の標準的特性に補正するように決定される。なお、各構成情報（Ａ〜Ｄ）は、ビデオカメラのメーカ等によって、処理Ａ〜Ｄの内容を実現するように定義され、フラッシュメモリ９０に記憶されることになる。
【００６４】
制御部１３０は、フラッシュメモリ９０に記憶されている構成情報Ａ〜Ｄの各再構成アレイへの供給、及び各セレクタが選択する信号の切換を制御する機能を有する。この機能は、プログラムされた回路（プロセッサ）により実現される。なお、制御部１３０は、各構成情報（Ａ〜Ｄ）のサイズを記憶しているものとする。
【００６５】
バッファ１４０は、各再構成アレイ（Ａ〜Ｄ）及びフラッシュメモリ９０と接続し、制御部１３０によりフラッシュメモリ９０から読み出された構成情報Ａ〜Ｄを一時的に記憶し、制御部１３０から指示された再構成アレイに、指示された構成情報を供給する機能を有する。なお、バッファ１４０は、フラッシュメモリ９０とバッファ１４０との間のデータ幅（例えば、８ビット）とバッファ１４０と各再構成アレイ（Ａ〜Ｄ）との間のデータ幅（例えば、１ビット）との差を補うために設けられる。
【００６６】
再構成出力部２００は、再構成アレイ部２１０、出力部２２０、及び制御部２３０を含み、フラッシュメモリ９０に記憶されている構成情報に基づいて再構成アレイ部２１０における回路構成を変更することで、ＡＶデコーダ１２から受領した復号された画像信号（ＹＵＶフォーマットの信号）に既定の処理を施した画像信号を液晶ディスプレイ２に出力する機能を有する。
【００６７】
ここで、再構成アレイ部２１０は、再構成アレイＥ〜Ｈとセレクタ２１１〜２１３とを含んで構成される。再構成アレイＥ〜Ｈは、再構成アレイＡ〜Ｄと、セレクタ２１１〜２１３は、セレクタ１２１〜１２３と基本的には同様のものであるため、以下では相違点を中心に説明する。
【００６８】
セレクタ２１１〜２１３は、セレクタ１２１〜１２３と同様、２つの信号のいずれかを制御部２３０からの制御に従って選択して送出するものであるが、ＡＶデコーダ１２から送出された画像信号と、前段の再構成アレイ（Ｈ〜Ｆ）の処理後の信号とのいずれかを選択し、後段の再構成アレイ（Ｇ〜Ｅ）に送出する点で、セレクタ１２１〜１２３とは異なる。なお、各セレクタは、初期状態（信号処理装置１０００への電力供給が開始された直後の状態）において、ＡＶデコーダ１２から送出された画像信号を選択するよう、制御部２３０により制御される。
【００６９】
また、各再構成アレイ（Ｅ〜Ｈ）の機能について具体的に説明する。
【００７０】
再構成アレイＥは、構成情報Ｅが供給されることで、セレクタ２１１から送出された画像信号（ＹＵＶフォーマットの信号）を、液晶ディスプレイ２が対応するフォーマットの画像信号（同期信号が付加されたＲＧＢフォーマットの信号）に変換する処理（以下、「処理Ｅ」という）を行い、処理Ｅ後の信号を送出する回路として機能する。
【００７１】
液晶ディスプレイ２が対応するフォーマットの画像信号は同期信号が付加されたＲＧＢフォーマットの信号なので、処理Ｅは、ＡＶデコーダ１２からの画像信号（ＹＵＶフォーマットの信号）に基づいて、液晶ディスプレイ２に画像を表示させる上で必須の処理といえる。
【００７２】
また、再構成アレイＦは、構成情報Ｆが供給されることで、セレクタ２１２から送出された画像信号に対し、明るさを調整する処理（以下、「処理Ｆ」という）を行い、処理Ｆ後の画像信号をセレクタ２１１へ送出する回路として機能する。
【００７３】
また、再構成アレイＧは、構成情報Ｇが供給されることで、セレクタ２１３から送出された画像信号に対し、コントラストを調整する処理（以下、「処理Ｇ」という）を行い、処理Ｇ後の画像信号をセレクタ２１２へ送出する回路として機能する。
【００７４】
また、再構成アレイＨは、構成情報Ｈが供給されることで、ＡＶデコーダ１２から送出された復号後の画像信号に対し、彩度を調整する処理（以下、「処理Ｈ」という）を行い、処理Ｈ後の画像信号をセレクタ２１３へ送出する回路として機能する。
【００７５】
上述の処理Ｆ〜Ｈは、ＡＶデコーダ１２からの画像信号を高画質化するための画像補正処理に相当し、上述の処理Ｂ〜Ｄと同様、付加的な処理といえる。
【００７６】
上述のカメラの場合と同様に、同じ画像信号に基づいて表示した場合でも、ディスプレイの種類によって、明るめの画像が表示されたり、暗めの画像が表示されたりといったようにディスプレイ毎にコントラスト、明るさ、彩度等における一定の特性があるのが一般的である。
【００７７】
そのため、処理Ｆ〜Ｈの内容は、液晶ディスプレイ２に表示される画像のコントラスト、明るさ、彩度等の一定の特性に応じて、この特性を、上述の標準的特性に補正するように決定される。即ち、上述の処理Ｃ、Ｄにより、カメラ１からの画像信号はこの標準的特性に補正されるため、この標準的特性を保って表示できるように処理Ｆ〜Ｈは決定される。なお、各構成情報（Ｅ〜Ｈ）は、ビデオカメラのメーカ等によって、処理Ｅ〜Ｈの内容を実現するように定義され、フラッシュメモリ９０に記憶されることになる。
【００７８】
出力部２２０は、再構成出力部２００と液晶ディスプレイ２とを接続するためのインタフェースであり、再構成出力部２００から出力された画像信号（同期信号が付加されたＲＧＢフォーマットの信号）を液晶ディスプレイ２に伝達する機能を有する。
【００７９】
制御部２３０は、制御部１３０と同様に各再構成アレイ（Ｅ〜Ｈ）への各構成情報（Ｅ〜Ｈ）の供給、及び各セレクタ（２１１〜２１３）が選択する信号の切換を制御するものである。
【００８０】
バッファ２４０は、バッファ１４０と同様、制御部２３０により、フラッシュメモリ９０から読み出された構成情報Ｅ〜Ｈを一時的に記憶し、制御部２３０から指示された再構成アレイに、指示された構成情報を供給するものである。接続するフラッシュメモリ９０、各再構成アレイ（Ｅ〜Ｈ）間のデータ幅についても、バッファ１４０と同様である。
【００８１】
なお、図１では、特に図示していないが、フラッシュメモリ９０から各バッファ（１４０、２４０）へ構成情報を読み出す際に、アクセスが競合しないように、制御部１３０と制御部２３０とは通知を授受することで同期を取っている。詳細は以下で説明する。
【００８２】
＜動作＞
次に、上記構成を備える信号処理装置１０００の動作を説明する。
【００８３】
＜制御部１３０＞
図２は、制御部１３０による制御処理を示すフローチャートである。
【００８４】
以下、同図に即して制御部１３０の動作を説明する。
【００８５】
信号処理装置１０００への電力の供給が開始されると、制御部１３０は、再構成アレイ部１２０内の各セレクタ（１２１〜１２３）を、前段の再構成アレイ（Ｂ〜Ｄ）の処理前の信号を選択するよう制御する（ステップＳ１）。
【００８６】
また、制御部１３０は、フラッシュメモリ９０に記憶されている構成情報Ａ〜Ｄを順にバッファ１４０に読み出していき（ステップＳ２）、バッファ１４０に読み出された構成情報Ａの再構成アレイＡへの供給を開始させる（ステップＳ３）。なお、制御部１３０は、１つの構成情報のバッファ１４０への読み出しが完了すると、制御部２３０に読み出しが完了した旨の通知を行い、制御部２３０から読み出しが完了した旨の通知があるまで、次の構成情報の読み出しは行わないものとする。このようにして制御部２３０と同期を取ることにより、フラッシュメモリ９０に対するアクセスの競合を防ぐことができる。
【００８７】
制御部１３０は、予め記憶されている構成情報Ａのサイズ分のデータが、再構成アレイＡに供給されたか否かに基づいて、再構成アレイＡの再構成が完了したか否かを判定し（ステップＳ４）、完了していない場合には（ステップＳ４：ＮＯ）、ステップＳ４の処理を再び行い、完了した場合には（ステップＳ４：ＹＥＳ）、再構成が行われていない再構成アレイへのバッファ１４０に読み出された構成情報の供給を開始させる（ステップＳ５）。
【００８８】
ここで、制御部１３０は、ステップＳ５の処理を実行する毎に、再構成アレイＢ、Ｃ、Ｄの順で再構成を行わせる。即ち、最初にステップＳ５を実行する際には、再構成アレイＢへの構成情報Ｂの供給を開始させる。
【００８９】
上述のステップＳ４と同様に、制御部１３０は、ステップＳ５で構成情報の供給を開始させた再構成アレイの再構成が完了したか否かを判定し（ステップＳ６）、完了していない場合には（ステップＳ６：ＮＯ）、ステップＳ６の処理を再び行い、完了した場合には（ステップＳ６：ＹＥＳ）、この再構成が完了した再構成アレイの後段のセレクタを、この再構成アレイの処理後の信号を選択するよう制御する（ステップＳ７）。
【００９０】
つまり、最初にステップＳ７を実行する際には、セレクタ１２１を再構成アレイＢの処理後の信号を選択するように、次にステップＳ７を実行する際には、セレクタ１２２を再構成アレイＣの処理後の信号を選択するように、最後にステップＳ７を実行する際には、セレクタ１２３を再構成アレイＤの処理後の信号を選択するよう制御する。
【００９１】
続いて、制御部１３０は、まだ再構成が行われていない再構成アレイがあるか否かを判定し（ステップＳ８）、ある場合には（ステップＳ８：ＹＥＳ）、再びステップＳ５から処理を行い、ない場合には（ステップＳ８：ＮＯ）、制御処理を終了する。
【００９２】
＜制御部２３０＞
図３は、制御部２３０による制御処理を示すフローチャートである。
【００９３】
以下、同図に即して制御部２３０の動作を説明するが、制御部２３０の動作は、上述の制御部１３０と基本的に同様であるため、簡単に説明する。
【００９４】
信号処理装置１０００への電力の供給が開始されると、制御部２３０は、再構成アレイ部２１０内の各セレクタ（２１１〜２１３）を、ＡＶデコーダ１２から送出された信号を選択するよう制御する（ステップＳ１１）。
【００９５】
また、制御部２３０は、フラッシュメモリ９０に記憶されている構成情報Ｅ〜Ｈを順にバッファ２４０に読み出していき（ステップＳ１２）、バッファ２４０に読み出された構成情報Ｅの再構成アレイＥへの供給を開始させる（ステップＳ１３）。なお、制御部２３０は、上述の制御部１３０と同期を取るために、制御部１３０から読み出しが完了した旨の通知があると、１つの構成情報のバッファ２４０への読み出しを開始し、この読み出しが完了すると、制御部１３０に読み出しが完了した旨の通知を行い、再び制御部１３０から読み出しが完了した旨の通知があるまで次の構成情報の読み出しは行わないものとする。
【００９６】
制御部２３０は、上述のステップＳ４と同様に、再構成アレイＥの再構成が完了したか否かを判定し（ステップＳ１４）、完了していない場合には（ステップＳ１４：ＮＯ）、ステップＳ１４の処理を再び行い、完了した場合には（ステップＳ１４：ＹＥＳ）、再構成が行われていない再構成アレイへのバッファ２４０に読み出された構成情報の供給を開始させる（ステップＳ１５）。この際、制御部２３０は、再構成アレイＦ、Ｇ、Ｈの順で再構成を行わせる。
【００９７】
上述のステップＳ１４と同様に、制御部２３０は、ステップＳ１５で構成情報の供給を開始させた再構成アレイの再構成が完了したか否かを判定し（ステップＳ１６）、完了していない場合には（ステップＳ１６：ＮＯ）、ステップＳ１６の処理を再び行い、完了した場合には（ステップＳ１６：ＹＥＳ）、この再構成が完了した再構成アレイの後段のセレクタを、この再構成アレイの処理後の信号を選択するよう制御する（ステップＳ１７）。
【００９８】
つまり、最初にステップＳ１７を実行する際には、セレクタ２１１を再構成アレイＦの処理後の信号を選択するように、次にステップＳ１７を実行する際には、セレクタ２１２を再構成アレイＧの処理後の信号を選択するように、最後にステップＳ１７を実行する際には、セレクタ２１３を再構成アレイＨの処理後の信号を選択するよう制御する。
【００９９】
続いて、制御部２３０は、まだ再構成が行われていない再構成アレイがあるか否かを判定し（ステップＳ１８）、ある場合には（ステップＳ１８：ＹＥＳ）、再びステップＳ１５から処理を行い、ない場合には（ステップＳ１８：ＮＯ）、制御処理を終了する。
【０１００】
＜各再構成アレイ＞
図４は、再構成アレイＡ〜Ｈの動作を示すタイミングチャートである。
【０１０１】
以下、同図に即して各再構成アレイの動作を説明する。
【０１０２】
Ｔ１は、信号処理装置１０００への電力の供給が開始され、制御部１３０の制御を受けてバッファ１４０から再構成アレイＡへ構成情報Ａの供給が開始されるタイミングである。なお、Ｔ１においては、制御部１３０の制御により、セレクタ１２１〜１２３は、前段の再構成アレイ（Ｂ〜Ｄ）の処理前の信号を選択している。
【０１０３】
Ｔ２は、再構成アレイＡへの構成情報Ａの供給が完了し、再構成アレイＡで処理Ａが開始され、また、制御部２３０の制御を受けてバッファ２４０から再構成アレイＥに構成情報Ｅの供給が開始されるタイミングである。なお、Ｔ２においては、制御部２３０の制御により、セレクタ２１１〜２１３は、ＡＶデコーダ１２から送出された画像信号を選択している。
【０１０４】
Ｔ２において再構成アレイＡで処理Ａが開始されるため、再構成入力部１００からは、処理Ａ後の信号、即ち、カメラ１からの画像信号（ＲＧＢフォーマットの信号）を、ＡＶエンコーダ１０が対応するＹＵＶフォーマットの信号に変換しただけの画像信号の出力が開始される。従って、Ｔ２から、ＡＶエンコーダ１０は圧縮符号化処理を開始できる。
【０１０５】
Ｔ３は、再構成アレイＥへの構成情報Ｅの供給が完了し、再構成アレイＥで処理Ｅが開始され、また、制御部１３０の制御を受けてバッファ１４０から再構成アレイＢに構成情報Ｂの供給が開始されるタイミングである。
【０１０６】
Ｔ３において再構成アレイＥで処理Ｅが開始されるため、再構成出力部２００からは、処理Ｅ後の信号、即ち、ＡＶデコーダ１２からの画像信号（ＹＵＶフォーマットの信号）を、液晶ディスプレイ２が対応する、同期信号を付加したＲＧＢフォーマットの信号に変換しただけの画像信号の出力が開始される。従って、Ｔ３から、液晶ディスプレイ２は画像の表示を開始できる。
【０１０７】
Ｔ４は、再構成アレイＢへの構成情報Ｂの供給が完了し、再構成アレイＢで処理Ｂが開始され、また、制御部２３０の制御を受けてバッファ２４０から再構成アレイＦに構成情報Ｆの供給が開始されるタイミングである。なお、Ｔ４においては、制御部１３０の制御により、セレクタ１２１は、再構成アレイＢの処理後の信号を選択する。
【０１０８】
Ｔ４において再構成アレイＢで処理Ｂが開始されるため、再構成入力部１００からは、処理Ａ及びＢ後の信号、即ち、処理Ａ後の画像上の欠けている画素を補正した画像信号の出力が開始される。従って、Ｔ４からＡＶエンコーダ１０は、欠けた画素を埋める補正がなされた画像に対し圧縮符号化処理を施すことができる。
【０１０９】
Ｔ５は、再構成アレイＦへの構成情報Ｆの供給が完了し、再構成アレイＦでは処理Ｆが開始され、また、制御部１３０の制御を受けてバッファ１４０から再構成アレイＣへ構成情報Ｃの供給が開始されるタイミングである。なお、Ｔ５においては、制御部２３０の制御により、セレクタ２１１は、再構成アレイＦの処理後の信号を選択する。
【０１１０】
Ｔ５において再構成アレイＦで処理Ｆが開始されるため、再構成出力部２００からは、処理Ｅ及びＦ後の信号、即ち、処理Ｅ後の信号の明るさを液晶ディスプレイ２に表示される画像の明るさの特性に応じて調整した画像信号の出力が開始される。従って、Ｔ５から液晶ディスプレイ２は、明るさが調整された画像を表示できる。
【０１１１】
同様に、Ｔ６において、再構成アレイＣでは処理Ｃが開始され、再構成アレイＧへ構成情報Ｇの供給が開始され、Ｔ７において、再構成アレイＧでは処理Ｇが開始され、再構成アレイＤへ構成情報Ｄの供給が開始され、Ｔ８において、再構成アレイＤでは処理Ｄが開始され、再構成アレイＨへ構成情報Ｈの供給が開始され、Ｔ９において、再構成アレイＨでは処理Ｈが開始される。
【０１１２】
この結果、ＡＶエンコーダ１０は、Ｔ６から更にコントラスト及び明るさが調整された画像に対し圧縮符号化処理を施すことができ、Ｔ８から更に彩度が調整された画像に対し圧縮符号化処理を施すことができる。
【０１１３】
また、液晶ディスプレイ２は、Ｔ７から更にコントラストが調整された画像を表示でき、Ｔ９から更に彩度が調整された画像を表示できる。
【０１１４】
このように、ＡＶエンコーダ１０は、処理Ｂ〜Ｄを実行する再構成アレイＢ〜Ｄの再構成の完了を待つことなく、処理Ａを実行する再構成アレイＡの再構成が完了した時点（Ｔ２）で圧縮符号化処理を開始でき、液晶ディスプレイ２は、処理Ｆ〜Ｈを実行する再構成アレイＦ〜Ｈの再構成の完了を待つことなく、処理Ｅを実行する再構成アレイＥの再構成が完了した時点（Ｔ３）で画像の表示を開始できる。即ち、信号処理装置１０００は、電力の供給が開始されてから処理が開始できるまでの起動時間を短縮できる。
【０１１５】
また、信号処理装置１０００への電力の供給が開始されてから時間が経過するにつれ、ＡＶエンコーダ１０は、より高画質化された画像に対し圧縮符号化処理を施すことができ、液晶ディスプレイ２は、より高画質な画像を表示することができる。
【０１１６】
＜その他の適用例＞
上記実施の形態では、信号処理装置１０００がカメラ１及び液晶ディスプレイ２と接続されてビデオカメラとして組み立てられて利用される場合を例にして説明したが、以下では、他の外部装置と接続し他の機器として組み立てられて利用される場合の例を簡単に説明する。
【０１１７】
＜携帯電話機＞
図５は、信号処理装置１１００を含む携帯電話機の機能ブロック図である。
【０１１８】
信号処理装置１１００は、同図に示すように、外部装置であるカメラ３及び液晶ディスプレイ４と、内部装置であるＡＶエンコーダ１０及びＡＶデコーダ１３とに接続しており、信号処理装置１０００と同様の要素を含んで構成されている。
【０１１９】
なお、同図における再構成アレイＩ〜Ｐは、実施の形態の再構成アレイＡ〜Ｈと同じ再構成可能回路である。再構成アレイＩ、Ｊ、Ｋ、Ｌに構成情報Ｉ、Ｊ、Ｋ、Ｌがこの順番で、再構成アレイＭ、Ｎ、Ｏ、Ｐに構成情報Ｍ、Ｎ、Ｏ、Ｐがこの順番で供給され、順番に再構成が行われる。
【０１２０】
ここで、再構成が完了した再構成アレイＩ〜Ｐの機能は、実施の形態で説明した再構成が完了した再構成アレイＡ〜Ｈの機能と基本的に同様である。しかしながら、信号処理装置１１００と信号処理装置１０００とでは、接続する外部装置が異なる。従って、再構成が完了した再構成アレイＩ〜Ｐが実行する処理内容は、このカメラ３が入力する画像信号や液晶ディスプレイ４が表示する画像における特性に応じて、再構成が完了した再構成アレイＡ〜Ｈが実行する処理内容と若干異なったものになる点については上述のとおりである。
【０１２１】
また、ＡＶデコーダ１３は、実施の形態で説明したＡＶデコーダ１２とは異なり、アンテナ３０及び変復調器１４を介して受信した動画像データ（ＭＰＥＧ方式で圧縮符号化されたもの）を復号することが可能なものである。
【０１２２】
従って、信号処理装置１１００は、この復号された動画像データ（ＹＵＶフォーマットの信号）に基づく液晶ディスプレイ４への画像信号の出力についても、再構成アレイＭ〜Ｐにおける再構成の完了状況に応じて、単に、同期信号が付加されたＲＧＢフォーマットに変換しただけの画像信号から、明るさ、コントラスト、彩度を補正し高画質化された画像信号まで変化させながら行うことができる。
【０１２３】
＜テレビ受像機＞
図６は、信号処理装置１２００を含むテレビ受像機の機能ブロック図である。
【０１２４】
信号処理装置１２００は、同図に示すように、外部装置であるディスプレイパネル５と、内部装置であるＡＶデコーダ１５とに接続しており、実施の形態で説明したフラッシュメモリ９０、再構成出力部２００、及びバッファ２４０を含んで構成されている。フラッシュメモリ９０には、構成情報Ｑ〜Ｔが記憶されている。
【０１２５】
同図における再構成アレイＱ〜Ｔは、実施の形態の再構成アレイＥ〜Ｈと同じ再構成可能回路であり、再構成アレイＱ、Ｒ、Ｓ、Ｔに構成情報Ｑ、Ｒ、Ｓ、Ｔがこの順番で供給され、順番に再構成が行われる。
【０１２６】
なお、信号処理装置１２００は、信号処理装置１０００と異なり、再構成入力部が存在しないため、制御部２３０は、フラッシュメモリ９０からバッファ２４０へ構成情報を読み出す際に、他の制御部と同期を取る必要はない。
【０１２７】
再構成が完了した再構成アレイＱは、実施の形態で説明した再構成が完了した再構成アレイＥと同様に信号のフォーマット変換を行う機能を有するが、各信号の比率が４：４：４であるＹＵＶ４４４フォーマットの信号を、同期信号が付加されたＲＧＢフォーマットの信号に変換する点で、再構成が完了した再構成アレイＥとは異なる。
【０１２８】
また、信号処理装置１２００と信号処理装置１０００とでは接続する外部装置が異なるので、再構成が完了した再構成アレイＲ〜Ｔが実行する処理内容が、再構成が完了した再構成アレイＦ〜Ｈが実行する処理内容と若干異なったものになる点は、上述のとおりである。
【０１２９】
また、ＡＶデコーダ１５は、実施の形態で説明したＡＶデコーダ１２とは異なり、アンテナ３１及びチューナ１６を介して受信したデジタル放送データを復号するものである。
【０１３０】
従って、信号処理装置１２００は、この復号されたデジタル放送データ（ＹＵＶ４４４フォーマットの信号）に基づくディスプレイパネル５への画像信号の出力を、再構成アレイＱ〜Ｔにおける再構成の完了状況に応じて、単に、同期信号が付加されたＲＧＢフォーマットに変換しただけの画像信号から、コントラスト、明るさ、彩度を補正し高画質化された画像信号まで変化させながら行うことができる。
【０１３１】
＜ハードディスクレコーダ＞
図７は、信号処理装置１３００を含むハードディスクレコーダの機能ブロック図である。
【０１３２】
信号処理装置１３００は、同図に示すように、外部装置であるテレビ受像機６と、内部装置であるＡＶデコーダ１７とに接続しており、実施の形態で説明したフラッシュメモリ９０、再構成出力部２００、及びバッファ２４０を含んで構成されている。
【０１３３】
同図における再構成アレイＵ〜Ｘは、実施の形態の再構成アレイＥ〜Ｈと同じ再構成可能回路であり、再構成アレイＵ、Ｖ、Ｗ、Ｘに構成情報Ｕ、Ｖ、Ｗ、Ｘがこの順番で供給され、順番に再構成が行われる。なお、構成情報の読み出しに際し、制御部２３０が他の制御部と同期を取る必要がないのは、上記信号処理装置１２００の場合と同様である。
【０１３４】
再構成が完了した再構成アレイＵは、実施の形態で説明した再構成が完了した再構成アレイＥと同様に信号のフォーマット変換を行う機能を有するが、各信号の比率が４：２：０であるＹＵＶ４２０フォーマットの信号を、Ｙ信号とＣ（色）信号とからなるＳ（Separate）映像信号に変換する点で、再構成が完了した再構成アレイＥとは異なる。
【０１３５】
また、再構成が完了した再構成アレイＶ〜Ｘが実行する処理については詳しく説明しないが、上述したように、外部装置であるテレビ受像機６が表示する画像におけるコントラスト等の特性に応じて、画像信号を補正することで高画質化するような処理である。
【０１３６】
また、ＡＶデコーダ１７は、ＡＶデコーダ１２とは異なり、アンテナ３１及びチューナ１６を介して受信したテレビ放送信号を復号するものである。
【０１３７】
従って、信号処理装置１３００は、この復号されたテレビ放送信号（ＹＵＶ４２０フォーマットの信号）に基づくテレビ受像機６への出力を、再構成アレイＵ〜Ｘにおける再構成の完了状況に応じて、単に、フォーマットを変換しただけのＳ映像信号から、コントラスト、明るさ、彩度を補正し高画質化されたＳ映像信号まで変化させながら行うことができる。
【０１３８】
≪変形例≫
実施の形態では、各再構成アレイ部（１２０、２１０）に、４つの再構成アレイが含まれる例を用いて説明したが、信号処理装置が実行する処理の内容によっては、更に多くの再構成アレイを用いる必要がある場合が考えられる。
【０１３９】
そのような場合においては、フラッシュメモリ９０に記憶される各構成情報の合計サイズも増加することになる。従って、以下では、複数の構成情報のうちの一部の構成情報を圧縮してフラッシュメモリ９０に記憶しておき、再構成を行う際に、伸長して該当の再構成アレイに供給するように変えた信号処理装置を説明する。
【０１４０】
なお、以下では、変形例に係る信号処理装置が外部装置であるディスプレイパネルに接続されてテレビ受像機として組み立てられて利用される場合を例に、図６を用いて説明した信号処理装置１２００を含むテレビ受像機と異なる点を中心にして説明する。
【０１４１】
＜構成＞
まず、変形例に係る信号処理装置２０００の構成について説明する。
【０１４２】
図８は、信号処理装置２０００を含むテレビ受像機の機能ブロック図である。
【０１４３】
信号処理装置２０００は、同図に示すように、外部装置であるディスプレイパネル５と、内部装置であるＡＶデコーダ１５とに接続し、フラッシュメモリ９０、再構成出力部３００、バッファ２４０を含んで構成される。
【０１４４】
同図に示す、ＡＶデコーダ１５、チューナ１６、アンテナ３１は、信号処理装置１２００を含むテレビ受像機（図６参照）と同様のものである。
【０１４５】
ここで、フラッシュメモリ９０は、実施の形態で説明したのと同様に、各構成情報（Ｑ、ｓｑ、ｄｃ、Ｒ’〜Ｔ ’、Ｙ、Ｚ）を記憶するメモリであるが、構成情報Ｒ〜Ｔをハフマン符号化法等の方法で圧縮した構成情報Ｒ’〜Ｔ’が記憶されている点で実施の形態とは異なる。
【０１４６】
再構成出力部３００は、出力部２２０、再構成アレイ部３１０、及び制御部３２０を含む。出力部２２０は、信号処理装置１２００の再構成アレイ部２１０における出力部２２０と同様のものである。
【０１４７】
再構成アレイ部３１０は、再構成アレイＱ〜Ｔ、α及びβと、セレクタ２１１〜２１４とを含んで構成され、再構成アレイ部２１０に、再構成アレイα及びβと、セレクタ２１４が追加されている点以外は、基本的に同様である。
【０１４８】
再構成アレイαは、構成情報ｓｑが供給されることで、再構成アレイβへの構成情報ｄｃの供給、及びセレクタ２１４が選択する信号の切換を制御すると共に、再構成アレイ部２１０の制御部２３０が行っていた制御処理の一部を実行する回路として機能する。
【０１４９】
制御部２３０が行っていた制御処理の一部とは、後に詳細に説明するが、再構成アレイＲ〜Ｔへの構成情報Ｒ〜Ｔの供給、及び再構成アレイＲ〜Ｔそれぞれについての再構成が完了した後のセレクタ２１１〜２１３が選択する信号の切換の制御である。
【０１５０】
また、再構成アレイαは、構成情報Ｚが供給されることで、再構成が完了した再構成アレイＲ〜Ｔと同様に、入力される画像信号を高画質化するための画像補正処理を行う回路として機能する。
【０１５１】
再構成アレイβは、構成情報ｄｃが供給されることで、フラッシュメモリ９０から読み出されバッファ２４０に記憶されている構成情報Ｒ’〜Ｔ’を順次読み出して伸長し、伸長した結果である構成情報Ｒ〜Ｔを順次バッファ２４０に送出する回路として機能する。
【０１５２】
また、再構成アレイβは、構成情報Ｙが供給されることで、再構成が完了した再構成アレイＲ〜Ｔと同様に、入力される画像信号を高画質化するための画像補正処理を行う回路として機能する。
【０１５３】
制御部３２０は、制御部２３０が行っていた制御処理のうち、構成情報ｓｑにより再構成された再構成アレイαが行う制御処理以外の処理と、再構成アレイαへの構成情報ｓｑ及びＺの供給を制御する機能を有する。
【０１５４】
＜動作＞
図９は、制御部３２０及び構成情報ｓｑにより再構成された再構成アレイαが行う制御処理を示すフローチャートである。
【０１５５】
以下、同図に即して制御部３２０及び再構成アレイαの動作を説明する。
【０１５６】
信号処理装置２０００への電力の供給が開始されると、制御部３２０は、制御部２３０と同様に、再構成アレイ部３１０内の各セレクタ（２１１〜２１４）を、ＡＶデコーダ１５から送出された信号を選択するよう制御する（同図左側のフローのステップＳ１１）。
【０１５７】
また、制御部３２０は、ステップＳ１２と同様に、フラッシュメモリ９０に記憶されている構成情報Ｑ、ｓｑ、ｄｃ、Ｒ’〜Ｔ’Ｙ、Ｚを順次バッファ２４０に読み出していき（ステップＳ３１）、バッファ２４０に読み出された構成情報Ｑの再構成アレイＱへの供給を開始させる（ステップＳ３２）。なお、制御部３２０は他の制御部と同期を取る必要はないのは信号処理装置１２００の場合と同様である。
【０１５８】
制御部３２０は、ステップＳ１４と同様に、再構成アレイＱの再構成が完了したか否かを判定し（ステップＳ３３）、完了していない場合には（ステップＳ３３：ＮＯ）、ステップＳ３３の処理を再び行い、完了した場合には（ステップＳ３３：ＹＥＳ）、バッファ２４０に読み出された構成情報ｓｑの再構成アレイαへの供給を開始させる（ステップＳ３４）。
【０１５９】
制御部３２０は、ステップＳ３３と同様に、再構成アレイαの再構成が完了したか否かを判定し（ステップＳ３５）、完了していない場合には（ステップＳ３５：ＮＯ）、ステップＳ３５の処理を再び行う。
【０１６０】
一方、再構成アレイαの再構成が完了した場合には（ステップＳ３５：ＹＥＳ）、構成情報ｓｑにより再構成された再構成アレイαによる制御処理が開始する（同図右側のフロー参照）。
【０１６１】
再構成アレイαは、バッファ２４０に読み出された構成情報ｄｃの再構成アレイβへの供給を開始させる（ステップＳ４１）。
【０１６２】
再構成アレイαは、上述のステップＳ３３等と同様に、再構成アレイβの再構成が完了したか否かを判定し（ステップＳ４２）、完了していない場合には（ステップＳ４２：ＮＯ）、ステップＳ４２の処理を再び行う。また、再構成アレイβの再構成が完了した場合には（ステップＳ４２：ＹＥＳ）、再構成アレイβがバッファ２４０から構成情報Ｒ’〜Ｔ’を順次読み出して伸長し、伸長した結果である構成情報Ｒ〜Ｔを順次バッファ２４０に送出するので、再構成アレイαは、再構成が行われていない再構成アレイへのバッファ２４０に格納される構成情報Ｒ〜Ｔの供給を開始させる（ステップＳ４３）。この際、再構成アレイαは、再構成アレイＲ、Ｓ、Ｔの順で再構成を行わせる。
【０１６３】
上述のステップＳ４２と同様に、再構成アレイαは、ステップＳ４３で構成情報の供給を開始させた再構成アレイの再構成が完了したか否かを判定し（ステップＳ４４）、完了していない場合には（ステップＳ４４：ＮＯ）、ステップＳ４４の処理を再び行い、完了した場合には（ステップＳ４４：ＹＥＳ）、この再構成が完了した再構成アレイの後段のセレクタを、この再構成アレイの処理後の信号を選択するよう制御する（ステップＳ４５）。
【０１６４】
続いて、再構成アレイαは、再構成アレイＲ〜Ｔのうち、まだ再構成が行われていない再構成アレイがあるか否かを判定し（ステップＳ４６）、ある場合には（ステップＳ４６：ＹＥＳ）、再びステップＳ４３から処理を行い、ない場合には（ステップＳ４６：ＮＯ）、バッファ２４０に読み出された構成情報Ｙの再構成アレイβへの供給を開始させる（ステップＳ４７）。全ての圧縮された構成情報の伸長処理が完了した再構成アレイβを、画像補正処理を行う回路として機能させて有効利用するためである。
【０１６５】
上述のステップＳ４２と同様に、再構成アレイαは、再構成アレイβの再構成が完了したか否かを判定し（ステップＳ４８）、完了していない場合には（ステップＳ４８：ＮＯ）、ステップＳ４８の処理を再び行い、完了した場合には（ステップＳ４８：ＹＥＳ）、再構成アレイβの後段のセレクタ２１４を、再構成アレイβの処理後の信号を選択するよう制御する（ステップＳ４９）。
【０１６６】
再構成アレイαは、全ての制御処理が完了した旨の通知を制御部３２０に送出し（ステップＳ５０）、制御処理を終了する。
【０１６７】
制御部３２０は、ステップＳ５０で送出された通知を受領すると（同図左側のフローのステップＳ３６）、バッファ２４０に読み出された構成情報Ｚの再構成アレイαへの供給を開始させる（ステップＳ３７）。全ての制御処理が完了した再構成アレイαを、画像補正処理を行う回路として機能させて有効利用するためである。
【０１６８】
上述のステップＳ３５と同様に、制御部３２０は、再構成アレイαの再構成が完了したか否かを判定し（ステップＳ３８）、完了していない場合には（ステップＳ３８：ＮＯ）、ステップＳ３８の処理を再び行い、完了した場合には（ステップＳ３８：ＹＥＳ）、制御処理を終了する。
【０１６９】
＜補足＞
以上、本発明に係る信号処理装置について、様々な装置への適用例を含む実施の形態及び変形例に基づいて説明したが、以下のように変形することも可能であり、本発明は上述した実施の形態及び変形例に示したとおりの信号処理装置に限られないことは勿論である。
【０１７０】
（１）実施の形態及び変形例に係る信号処理装置は、カメラや液晶ディスプレイ等の外部装置と授受する画像信号に対し既定の処理を行うものとして説明したが、接続する外部装置に応じて、画像信号以外の他の信号を処理対象としてもよいのは勿論である。この際、接続する外部装置と信号を授受するために必須の処理を実行する再構成アレイから再構成を開始するのは実施の形態及び変形例で説明したとおりである。
【０１７１】
（２）実施の形態では、再構成入力部１００内の再構成アレイの数と、再構成出力部２００内の再構成アレイの数が同じ場合を例に説明したが、異なってもよい。但し、再構成アレイの数は２以上である必要がある。
【０１７２】
（３）実施の形態及び変形例で説明した信号処理装置の再構成入力部、再構成出力部が行う処理は一例であり、接続する外部装置に応じて異なる処理を行ってもよい。この際、接続する外部装置と信号を授受するために必須の処理を実行する再構成アレイから再構成を開始する以外は、特に再構成の順番に制限はないが、処理を行う順番に依存関係があるような場合には、その順番で行う必要があるのは勿論である。
【０１７３】
（４）変形例では、構成情報ｄｃにより再構成された再構成アレイβのみが圧縮された構成情報の伸長処理を行うものとして説明したが、複数の再構成アレイにこの伸長処理を並列して行わせるようにしてもよい。これにより、圧縮された構成情報の伸長処理を高速に行うことができる。
【０１７４】
以下、上述の再構成アレイβに加え、新たな再構成アレイ（以下、「再構成アレイγ」という）に伸長処理を行わせる場合を例に説明する。
【０１７５】
再構成アレイγに伸長処理を行わせるために、再構成アレイαは、再構成アレイγにも構成情報ｄｃを供給する必要がある。そのため、再構成アレイαに供給されることで、この再構成アレイαが、変形例で説明した処理に加え、再構成アレイγへの構成情報ｄｃの供給を制御する回路として機能するように定義された構成情報（以下、「構成情報ｓｅｑ」という）を、変形例に係る構成情報ｓｑに代えてフラッシュメモリ９０に記憶させておく必要がある。
【０１７６】
この構成情報ｓｅｑにより再構成された再構成アレイαの処理は、図９の右側のフローチャートに示す処理と以下の点で異なる。
【０１７７】
即ち、再構成アレイβへの構成情報ｄｃの供給を完了（ステップＳ４２：ＹＥＳ）と未構成の再構成アレイへの構成情報の供給を開始（ステップＳ４３）の間に、再構成アレイγへの構成情報ｄｃの供給を開始し、再構成アレイγの再構成が完了したか否かを判定する処理を含み、再構成アレイγの再構成が完了した場合に、上述のステップＳ４３の処理を実行する点が同図の右側のフローチャートと異なる。
【０１７８】
構成情報ｄｃにより再構成された再構成アレイβは構成情報Ｒ’について、再構成アレイγは構成情報Ｓ’について伸長処理を開始することで、圧縮された構成情報の伸長処理を並列して行わせることができる。なお、再構成アレイβ、γはそれぞれが行っている伸長処理が完了すると、まだ伸長処理が施されていない残りの圧縮された構成情報を伸長するよう構成されるものとする。
【０１７９】
なお、再構成アレイβへの構成情報Ｙの供給を開始（ステップＳ４７）と共に、再構成アレイγへの新たな構成情報の供給を開始することにより、再構成アレイγについても、伸長処理とは異なる他の処理を行う回路として再構成するようにしてもよい。これにより、圧縮された構成情報の伸長処理が完了した複数の再構成アレイそれぞれを有効利用することができる。
【０１８０】
（５）変形例では、信号処理装置２０００がテレビ受像機として組み込まれ利用される例を用いて説明したが、他の機器に組み込まれ利用されてもよいのは勿論である。
【０１８１】
また、信号処理装置２０００において、構成情報ｓｑによる再構成がされた再構成アレイαは、図９の右側のフローを用いて説明した制御処理を行うものとして説明したが、再構成アレイαを用いず、この制御処理も制御部３２０が行うようにしてもよい。即ち、再構成アレイ部３１０に再構成アレイαが含まれないような構成であっても適用可能である。
【０１８２】
（６）実施の形態及び変形例に係る各信号処理装置が備えるフラッシュメモリ９０は、本発明に係るメモリの一例であり、このようなデータの消去、書き込みを自由に行うことができるメモリだけでなく、一度しかデータの書き込みができないようなＲＯＭ（Read Only Memory）を用いてもよい。
【０１８３】
（７）実施の形態及び変形例に係る各信号処理装置の各要素は、典型的には集積回路であるＬＳＩとして実現されるが、これらは個別に１チップ化されてもよいし、一部、又は全てを含むように１チップ化されても良い。
【０１８４】
ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
【０１８５】
また、半導体技術の進歩、又は派生する別技術により、ＬＳＩに置き換わる集積回路化の技術が登場すれば、当然その技術を用いて機能ブロックの集積化を行っても良い。バイオ技術の適応等が可能性としてあり得る。
【０１８６】
（８）実施の形態及び変形例に係る各信号処理装置における入力部１１０及び出力部２２０は、は、各再構成アレイ部において最初に再構成が行われる再構成アレイの再構成が完了するまでは、接続する外部装置との信号の授受を行わないようにしてもよい。また、各再構成アレイも、再構成が完了するまで信号の入力を受けないように構成されていてもよい。
【０１８７】
（９）本発明に係る第１再構成可能回路〜第４再構成可能回路は、実施の形態及び変形例に係る各再構成アレイ部における各再構成アレイに相当し、セレクタは、各再構成アレイ部における各セレクタに相当し、メモリは、フラッシュメモリ９０に相当し、制御手段及び第２制御手段は、各再構成アレイ部における制御部に相当する。
【産業上の利用可能性】
【０１８８】
本発明は再構成可能回路を含む信号処理装置において、電力が供給されてから処理が開始されるまでの起動時間の短縮に利用できる。
【符号の説明】
【０１８９】
１、３    カメラ
２、４    液晶ディスプレイ
５    ディスプレイパネル
６    テレビ受像機
１０    ＡＶエンコーダ
１１    メディア制御部
１２、１３、１５、１７    ＡＶデコーダ
１４    変復調器
１６、１８    チューナ
２０    メモリカード
３０、３１、３２    アンテナ
９０    フラッシュメモリ
１００    再構成入力部
１１０    入力部
１２０、２１０、３１０    再構成アレイ部
１２１〜１２３、２１１〜２１４  セレクタ
１３０、２３０、３２０    制御部
１４０、２４０    バッファ
２００、３００    再構成出力部
２２０    出力部
１０００、１１００、１２００、１３００、２０００    信号処理装置
【図１】
2009147849.tif 000003
【図２】
2009147849.tif 000004
【図３】
2009147849.tif 000005
【図４】
2009147849.tif 000006
【図５】
2009147849.tif 000007
【図６】
2009147849.tif 000008
【図７】
2009147849.tif 000009
【図８】
2009147849.tif 000010
【図９】
2009147849.tif 000011
【手続補正書】
【提出日】平成22年1月19日(2010.1.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成可能回路を含む信号処理装置に関し、特に、電力が供給されてから処理が開始されるまでの起動時間を短縮するための技術に関する。
【背景技術】
【０００２】
製造後に論理的な回路構成を変更可能なＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）等の再構成可能回路が知られている（例えば、特許文献１及び特許文献２）。
【０００３】
再構成可能回路は、内部素子の接続形態を定義したデータ（以下、「構成情報」という）が供給されることで、この構成情報に応じた論理構成に変更できる。従って、製造後には回路構成を変更できない通常のＬＳＩ（Large Scale Integration）と比較し、再構成可能回路は、構成情報を書き換えるだけで他の処理を行う回路を簡単に実現できることから、様々な機器に用いることができるという長所がある。
【０００４】
しかしながら、再構成可能回路は、電力の供給が絶たれた状態では、変更後の論理構成を保持できないため、電力の供給が開始された際に構成情報を供給し直す必要がある。構成情報の供給を開始してから、供給完了後に再構成可能回路をその構成情報に応じた処理を実行する回路として機能させる（以下、「再構成」という）まで、数十ｍｓ〜数百ｍｓ程度かかるのが一般的であり、電力が供給されてから処理が開始できるまでの起動時間が長くなってしまうという問題がある。
【０００５】
これに対しては、電力が供給されてから再構成可能回路の再構成が完了するまでの間、専用ＩＣ(IntegratedCircuit)に処理を実行させておき、再構成が完了した後に、再構成可能回路による処理に切り替える方法が知られている（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国特許公開２００１−２９１４８４号公報
【特許文献２】日本国特許公開２０００−１５１３８８号公報
【特許文献３】日本国特許公開２００６−２７９３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献３の方法では、専用ＩＣを用いて処理するので、異なる機能の機器に組み込むためには、このＩＣをその機器専用に作り直す必要があるという問題が生じる。
【０００８】
そこで、本発明は係る問題に鑑みてなされたものであり、再構成中に専用ＩＣを用いる手法によらず、電力が供給されてから処理が開始されるまでの起動時間を短縮することが可能な信号処理装置、信号処理方法、信号処理用集積回路、及びテレビ受像機を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明に係る信号処理装置は、論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理装置であって、各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備えることを特徴とする。
【発明の効果】
【００１０】
上述の構成を備える本発明に係る信号処理装置は、第２再構成可能回路の再構成が完了していない第１の時点において、再構成が完了した第１構成可能回路が実行する処理を施した信号を外部装置と内部装置との間で授受し得る。即ち、本発明に係る信号処理装置は、第２再構成可能回路の再構成の完了を待って外部装置と内部装置との間で信号の授受を開始する場合と比較し、電力が供給されてから、外部装置と内部装置との間で信号の授受を開始するまでの起動時間を短縮し得る。
【００１１】
また、再構成が完了した第１再構成可能回路は、前記内部装置が対応する内部フォーマットの信号と、内部フォーマットとは異なる、前記外部装置が対応する外部フォーマットの信号との間でのフォーマット変換処理を行い、再構成が完了した第２再構成可能回路は、内部フォーマットの信号に対し、フォーマットを変更することなく、当該信号が表す内容を変更する処理を行い、前記信号処理装置は、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するか否かに係る接続態様を切り換えるセレクタを含み、前記制御手段は、前記メモリから第１構成情報を第１再構成可能回路に、第２構成情報を第２再構成可能回路に順に供給することで、各再構成可能回路における前記再構成を行わせ、第１の時点では、第２再構成可能回路を挿入しない接続態様に前記セレクタを切り換えさせ、第２の時点では、第２再構成可能回路を挿入する接続態様に前記セレクタを切り換えさせることとしてもよい。
【００１２】
これにより、外部装置と内部装置との間で信号を授受するために必要となる、各装置が対応する信号フォーマット間の変換処理を再構成が完了した第１再構成可能回路が行うので、本発明に係る信号処理装置は、第２再構成可能回路の再構成の完了を待つことなく、外部装置と内部装置との間で信号の授受を開始できる。即ち、外部装置と内部装置との間で信号の授受を開始するまでの起動時間を短縮できる。
【００１３】
また、第１構成情報の内容を書き換えることで、再構成が完了した第１再構成可能回路が行うフォーマット変換処理の内容を変更できるので、本発明に係る信号処理装置は、接続する外部装置の種類によらず、外部装置と内部装置との間で信号の授受を開始するまでの起動時間を短縮できる。
【００１４】
また、前記外部装置は、画像信号を入力する入力装置であり、再構成が完了した第１再構成可能回路は、前記フォーマット変換処理として、前記外部インタフェースを介して前記入力装置から入力された外部フォーマットの画像信号を内部フォーマットの画像信号に変換する処理を行い、当該処理後の内部フォーマットの画像信号を送出し、再構成が完了した第２再構成可能回路は、前記信号が表す内容を変換する処理として、再構成が完了した第１再構成可能回路から送出された前記内部フォーマットの画像信号に対し画像の補正処理を行い、前記内部インタフェースへ送出することとしてもよい。
【００１５】
これにより、内部装置は、第１の時点では、内部フォーマットの画像信号を受領するので、この画像信号に基づく処理を開始でき、第２の時点では、画像の補正処理が施された内部フォーマットの画像信号を受領するので、高画質化させるような補正処理を施すことで、高画質な画像信号に基づく処理が可能になる。つまり、本発明に係る信号処理装置は、電力の供給が開始されてから比較的早い時間に処理を開始させ、時間の経過と共に、より高画質な画像に基づく処理が可能になる。
【００１６】
また、前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、表示装置とも接続するものであり、前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な第３構成情報及び第４構成情報を記憶し、前記信号処理装置は、更に第３構成情報に基づく第３再構成可能回路の再構成が完了した後で、かつ第４構成情報に基づく第４再構成可能回路の再構成が完了する前の時点で、前記表示装置と接続する第２外部インタフェースと、第２内部装置と接続する第２内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入した第２信号伝送経路を形成し、第４再構成可能回路における前記再構成が完了した後の時点で、第３再構成可能回路と第２内部インタフェースとを結ぶ経路上に、第４再構成可能回路を挿入するように前記第２信号伝送経路を変更する第２制御手段を備え、前記第２制御手段は、第１再構成可能回路における前記再構成が完了した後に、前記メモリから第３構成情報を第３再構成可能回路に、第４構成情報を第４再構成可能回路に順に供給することで、第３再構成可能回路及び第４再構成可能回路に再構成を行わせることとしてもよい。
【００１７】
これにより、上述の入力装置からの画像信号に基づいて内部装置が処理を行うのと並行して、第４再構成可能回路の再構成が完了していない時点において、第２内部装置からの信号に再構成が完了した第３構成可能回路が実行する処理を施した信号に基づいて表示装置は表示を行い得る。例えば、上述の内部装置が受領した画像信号を第２内部装置に送出するようにした場合には、上述の入力装置から入力された画像信号を、表示装置に表示させるようなことが可能になる。
【００１８】
また、前記外部装置は、表示装置であり、再構成が完了した第２再構成可能回路は、前記信号が表す内容を変更する処理として、前記内部インタフェースを介して前記内部装置から受領した内部フォーマットの画像信号に対し画像の補正処理を行い、当該処理後の内部フォーマットの画像信号を再構成が完了した第１再構成可能回路へ送出し、再構成が完了した第１再構成可能回路は、前記フォーマット変換処理として、再構成が完了した第２再構成可能回路から受領した前記内部フォーマットの画像信号を外部フォーマットの画像信号に変換する処理を行い、当該処理後の外部フォーマットの画像信号を、前記外部インタフェースを介して前記表示装置に出力することとしてもよい。
【００１９】
これにより、表示装置は、第１の時点では、外部フォーマットの画像信号を受領するので、この画像信号に基づき表示を開始でき、第２の時点では、画像の補正処理が施された外部フォーマットの画像信号を受領するので、高画質化させるような補正処理を施すことで、高画質な画像を表示できる。つまり、本発明に係る信号処理装置は、電力の供給が開始されてから比較的早い時間に、まず画像の表示を開始させ、時間の経過と共に、より高画質な画像を表示させるようなことが可能になる。
【００２０】
また、前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路を含み、前記メモリに記憶されている第２構成情報は圧縮されており、前記メモリは、更に第３再構成可能回路の再構成に必要な非圧縮の第３構成情報を記憶し、前記制御手段は、更に第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２再構成可能回路に第２構成情報の供給を開始する前の時点で、前記メモリから第３構成情報を第３再構成可能回路に供給することで再構成を行わせ、第３構成情報による再構成が完了した第３再構成可能回路は、前記メモリから読み出された第２構成情報を伸長し、前記制御手段は、再構成が完了した第３再構成可能回路により伸長された第２構成情報を供給することで、第２再構成可能回路における前記再構成を行わせることとしてもよい。
【００２１】
これにより、第３構成情報により再構成が完了した第３再構成可能回路が、圧縮された第２構成情報を伸長するので、第２構成情報が圧縮されていない場合と同様に、第２再構成可能回路に再構成を行わせることができると共に、第２構成情報は圧縮されてメモリに記憶されているので、メモリが記憶するデータ量を抑えることができる。
【００２２】
また、前記メモリは、更に第３再構成可能回路の再構成に必要な非圧縮の第４構成情報を記憶し、前記制御手段は、第２再構成可能回路における前記再構成が完了した後で、前記メモリから第４構成情報を第３再構成可能回路に供給することで再構成を行わせると共に、第２再構成可能回路と前記内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入するように前記信号伝送経路を変更することとしてもよい。
【００２３】
これにより、第２構成情報の伸長処理とは異なる処理を行う回路として機能させるための第４構成情報により第３再構成可能回路を再構成した場合には、第３再構成可能回路を有効利用できる。伸長された第２構成情報による第２再構成可能回路の再構成が完了した後では、第２構成情報を伸長する処理を行う第３再構成可能回路は不要になるためである。
【００２４】
また、前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、前記メモリに記憶されている第２構成情報は圧縮されており、前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な非圧縮の第３構成情報、第４構成情報、及び第５構成情報を記憶し、前記制御手段は、更に第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２再構成可能回路に第２構成情報の供給を開始する前の時点で、前記メモリから第５構成情報を供給することで第４再構成可能回路に再構成を行わせ、第５構成情報による再構成が完了した第４再構成可能回路は、前記メモリから第３構成情報を供給することで第３再構成可能回路に再構成を行わせ、第３構成情報による再構成が完了した第３再構成可能回路は、前記メモリから読み出された第２構成情報を伸長し、前記再構成が完了した第４再構成可能回路は、前記再構成が完了した第３再構成可能回路により伸長された第２構成情報を供給することで、第２再構成可能回路に前記再構成を行わせ、当該再構成が完了した後で、前記メモリから第４構成情報を第３再構成可能回路に供給することで再構成を行わせると共に、第２再構成可能回路と前記内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入するように前記信号伝送経路を変更することとしてもよい。
【００２５】
これにより、第５構成情報による再構成が完了した第４再構成可能回路は、第２再構成可能回路の再構成に係る制御を行うため、制御手段はこの制御を行う必要がなく、制御手段の負荷を軽減できる。
【００２６】
また、第２構成情報が圧縮されていない場合と同様に、第２再構成可能回路に再構成を行わせることができると共に、第２構成情報は圧縮されてメモリに記憶されているので、メモリが記憶するデータ量を抑えることができる。
【００２７】
また、第２構成情報の伸長処理とは異なる処理を行う回路として機能させるための第４構成情報により第３再構成可能回路を再構成した場合には、第３再構成可能回路を有効利用できる。
【００２８】
また、前記メモリは、更に第４再構成可能回路の再構成に必要な非圧縮の第６構成情報を記憶し、前記制御手段は、更に第３再構成可能回路における第４構成情報による前記再構成が完了した後で、前記メモリから第６構成情報を供給することで第４再構成可能回路に再構成を行わせることとしてもよい。
【００２９】
これにより、第２再構成可能回路及び第３再構成可能回路の再構成に係る制御処理とは異なる処理を行う回路として機能させるための第６構成情報により第４再構成可能回路を再構成した場合には、第４再構成可能回路を有効利用できる。第２再構成可能回路及び第３再構成可能回路の再構成が完了した後は、これらの再構成に係る制御処理を行う第４再構成可能回路は不要になるためである。
【００３０】
また、上記課題を解決するために、本発明に係る信号処理用集積回路は、論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理用集積回路であって、各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備えることを特徴とする。
【００３１】
上述の構成を備えることにより、本発明に係る信号処理用集積回路は、第２再構成可能回路の再構成が完了していない第１の時点において、再構成が完了した第１構成可能回路が実行する処理を施した信号を外部装置と内部装置との間で授受し得る。即ち、本発明に係る信号処理用集積回路は、第２再構成可能回路の再構成の完了を待って外部装置と内部装置との間で信号の授受を開始する場合と比較し、電力が供給されてから、外部装置と内部装置との間で信号の授受を開始するまでの起動時間を短縮し得る。
【００３２】
また、前記信号処理用集積回路は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、第２外部装置と接続するものであり、前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な第３構成情報及び第４構成情報を記憶し、前記信号処理用集積回路は、更に第３構成情報に基づく第３再構成可能回路の再構成が完了した後で、かつ第４構成情報に基づく第４再構成可能回路の再構成が完了する前の時点で、前記第２外部装置と接続する第２外部インタフェースと、第２内部装置と接続する第２内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入した第２信号伝送経路を形成し、第４再構成可能回路における前記再構成が完了した後の時点で、第３再構成可能回路と第２内部インタフェースとを結ぶ経路上に、第４再構成可能回路を挿入するように前記第２信号伝送経路を変更する第２制御手段を備え、前記第２制御手段は、第１再構成可能回路における前記再構成が完了した後に、前記メモリから第３構成情報を第３再構成可能回路に、第４構成情報を第４再構成可能回路に順に供給することで、第３再構成可能回路及び第４再構成可能回路に再構成を行わせることとしてもよい。
【００３３】
これにより、上述の外部装置と内部装置との間での信号の授受と並行して、第４再構成可能回路の再構成が完了していない時点において、再構成が完了した第３構成可能回路が実行する処理を施した信号を第２内部装置と第２外部装置との間で授受し得る。
【００３４】
また、上記課題を解決するために、本発明に係るテレビ受像機は、論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路とディスプレイとを含み、順次再構成された各再構成可能回路によって、前記ディスプレイに出力する放送信号に係る処理を行うテレビ受像機であって、各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記ディスプレイと接続する外部インタフェースと、受信した放送信号に係る処理を行う内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備えることを特徴とする。
【００３５】
上記構成を備えることにより、本発明に係るテレビ受像機は、第２再構成可能回路の再構成が完了していない第１の時点において、再構成が完了した第１構成可能回路が実行する処理を施した放送信号をディスプレイに出力し得る。即ち、本発明に係るテレビ受像機は、第２再構成可能回路の再構成の完了を待ってディスプレイへの放送信号の出力を開始する場合と比較し、電力が供給されてから表示が開始されるまでの起動時間を短縮し得る。
【図面の簡単な説明】
【００３６】
【図１】信号処理装置１０００を含むビデオカメラの機能ブロック図である。
【図２】制御部１３０による制御処理を示すフローチャートである。
【図３】制御部２３０による制御処理を示すフローチャートである。
【図４】再構成アレイＡ〜Ｈの動作を示すタイミングチャートである。
【図５】信号処理装置１１００を含む携帯電話機の機能ブロック図である。
【図６】信号処理装置１２００を含むテレビ受像機の機能ブロック図である。
【図７】信号処理装置１３００を含むハードディスクレコーダの機能ブロック図である。
【図８】信号処理装置２０００を含むテレビ受像機の機能ブロック図である。
【図９】制御部３２０及び構成情報ｓｑにより再構成された再構成アレイαが行う制御処理を示すフローチャートである。
【発明を実施するための形態】
【００３７】
以下、本発明に係る信号処理装置の一実施形態を、図面を参照しながら説明する。
【００３８】
≪実施の形態≫
＜構成＞
まず、実施の形態に係る信号処理装置１０００の構成について説明する。
【００３９】
図１は、信号処理装置１０００を含むビデオカメラの機能ブロック図である。
【００４０】
信号処理装置１０００は、同図に示すように、外部装置であるカメラ１及び液晶ディスプレイ２と、内部装置であるＡＶエンコーダ１０及びＡＶデコーダ１２とに接続し、フラッシュメモリ９０、再構成入力部１００、バッファ１４０、再構成出力部２００、及びバッファ２４０を含んで構成される。
【００４１】
ここでは、信号処理装置１０００は、カメラ１及び液晶ディスプレイ２と接続されてビデオカメラとして組み立てられて利用される場合を例にして説明するが、後述するように、信号処理装置１０００は再構成可能回路を含んでおり、カメラ１及び液晶ディスプレイ２とは異なるカメラやディスプレイの他、カメラやディスプレイ以外の外部装置と接続されて様々な機器として組み立てられて利用され得る。
【００４２】
なお、以下では、再構成入力部１００と再構成出力部２００とが１つのＬＳＩで構成されているものとして説明するが、別個のＬＳＩで構成されていてもよい。
【００４３】
ここで、信号処理装置１０００が接続する各要素について説明する。
【００４４】
カメラ１は、一定のフレームレート（例えば、３０ｆｐｓ（frame per second））で撮像を行い、順次生成した画像信号を再構成入力部１００に入力する機能を有する。以下、一例として、この画像信号は、それぞれが８ビットで構成されるＲ（Ｒｅｄ）信号、Ｇ（Ｇｒｅｅｎ）信号、Ｂ（Ｂｌｕｅ）信号からなるものとして説明する。
【００４５】
液晶ディスプレイ２は、対応するフォーマットの画像信号に基づいて、画像を表示する機能を有する。以下、一例として、液晶ディスプレイ２が対応するフォーマットの画像信号は、それぞれが８ビットで構成されるＲ信号、Ｇ信号、Ｂ信号からなるものであるが、各信号に同期信号が付加されているものとして説明する。
【００４６】
ＡＶエンコーダ１０は、対応するフォーマットの画像信号に対し、ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）方式に従った圧縮符号化処理を施して圧縮符号化データを生成し、メディア制御部１１に送出する機能を有する。以下、一例として、ＡＶエンコーダ１０が対応するフォーマットの画像信号は、それぞれが８ビットで構成されるＹ（輝度）信号、Ｕ（色差、Ｂ−Ｙ）信号、Ｖ（色差、Ｒ−Ｙ）信号からなるものとして説明する。
【００４７】
ここで、メディア制御部１１は、ＡＶエンコーダ１０から受領した圧縮符号化データをメモリカード２０に格納する機能と、ＡＶデコーダ１２からの要求に応じて、メモリカード２０に格納されている圧縮符号化データを読み出し、ＡＶデコーダ１２に送出する機能を有する。
【００４８】
ＡＶデコーダ１２は、メディア制御部１１から受領した圧縮符号化データを、ＭＰＥＧ方式に従って復号し、復号後の画像信号（ＹＵＶフォーマットの信号）を再構成出力部２００に送出する機能を有する。
【００４９】
続いて、信号処理装置１０００が備える各構成要素について説明する。
【００５０】
フラッシュメモリ９０は、再構成入力部１００及び再構成出力部２００を所望の画像処理を行う回路に再構成するための各構成情報（Ａ〜Ｈ）を記憶するメモリであり、各構成情報のデータサイズは、数百ｋバイト程度である。
【００５１】
再構成入力部１００は、入力部１１０、再構成アレイ部１２０、及び制御部１３０を含み、構成情報に基づいて再構成アレイ部１２０における回路構成を変更することで、カメラ１から入力された画像信号に既定の処理を施した信号をＡＶエンコーダ１０に出力する機能を有する。
【００５２】
ここで、入力部１１０は、カメラ１と再構成入力部１００とを接続するためのインタフェースであり、カメラ１から入力された画像信号（ＲＧＢフォーマットの信号）を再構成アレイ部１２０に伝達する機能を有する。
【００５３】
再構成アレイ部１２０は、再構成アレイＡ〜Ｄとセレクタ１２１〜１２３とを含んで構成される。
【００５４】
ここで、各再構成アレイ（Ａ〜Ｄ）は、フラッシュメモリ９０から読み出されバッファ１４０に記憶されているいずれか１つの構成情報が供給されることで、入力された画像信号に対して既定の処理を実行し、処理後の画像信号を送出する回路として機能するものであり、ＰＬＤやＦＰＧＡ等の再構成可能回路により実現される。
【００５５】
また、各セレクタ（１２１〜１２３）は、前段の再構成アレイ（Ｂ〜Ｄ）の処理前の信号と処理後の信号との２つの信号のいずれかを制御部１３０からの制御に従って選択し、送出する機能を有する。なお、同図に示すように、セレクタ１２１、１２２は、選択した信号をセレクタ１２２、１２３に送出し、セレクタ１２３は、選択した信号をＡＶエンコーダ１０に送出する。また、各セレクタは、初期状態（信号処理装置１０００への電力供給が開始された直後の状態）において、前段の再構成可能回路（Ｂ〜Ｄ）の処理前の信号を選択するよう、制御部１３０により制御される。
【００５６】
以下、各再構成アレイの機能について、具体的に説明する。
【００５７】
再構成アレイＡは、構成情報Ａが供給されることで、入力部１１０を介してカメラ１により入力された画像信号（ＲＧＢフォーマットの信号）を、ＡＶエンコーダ１０が対応するフォーマットの画像信号（ＹＵＶフォーマットの信号）に変換する処理（以下、「処理Ａ」という）を行い、処理Ａ後の信号を送出する回路として機能する。
【００５８】
ＡＶエンコーダ１０が対応するフォーマットの画像信号はＹＵＶフォーマットの信号なので、カメラ１からの画像信号をＡＶエンコーダ１０が処理する上で処理Ａは必須の処理といえる。
【００５９】
また、再構成アレイＢは、構成情報Ｂが供給されることで、再構成アレイＡから送出された処理Ａ後の画像信号に対し、画像上の欠けている画素を補正するような処理（以下、「処理Ｂ」という）を行い、処理Ｂ後の画像信号を送出する回路として機能する。
【００６０】
また、再構成アレイＣは、構成情報Ｃが供給されることで、再構成アレイＢから送出された処理Ｂ後の画像信号に対し、コントラスト及び明るさを調整する処理（以下、「処理Ｃ」という）を行い、処理Ｃ後の画像信号を送出する回路として機能する。
【００６１】
また、再構成アレイＤは、構成情報Ｄが供給されることで、再構成アレイＣから送出された処理Ｃ後の画像信号に対し、彩度を調整する処理（以下、「処理Ｄ」という）を行い、処理Ｄ後の画像信号を送出する回路として機能する。
【００６２】
上述の処理Ｂ〜Ｄは、カメラ１から入力される画像信号を高画質化するための画像補正処理に相当する。カメラ１からの画像信号に対し、処理Ｂ〜Ｄが行われなくてもＡＶエンコーダ１０は上述の圧縮符号化処理を実行可能である点で、処理Ｂ〜Ｄは付加的な処理といえる。
【００６３】
同じ環境で撮像した場合でも、カメラの種類によって、明るめの画像が生成されたり、暗めの画像が生成されたりといったように、カメラ毎に生成される画像に対してコントラスト、明るさ、彩度等における一定の特性があるのが一般的である。そのため、処理Ｃ、Ｄの内容は、カメラ１から入力される画像のコントラスト等の特性に応じて、この特性を、予め定めた一定の標準的特性に補正するように決定される。なお、各構成情報（Ａ〜Ｄ）は、ビデオカメラのメーカ等によって、処理Ａ〜Ｄの内容を実現するように定義され、フラッシュメモリ９０に記憶されることになる。
【００６４】
制御部１３０は、フラッシュメモリ９０に記憶されている構成情報Ａ〜Ｄの各再構成アレイへの供給、及び各セレクタが選択する信号の切換を制御する機能を有する。この機能は、プログラムされた回路（プロセッサ）により実現される。なお、制御部１３０は、各構成情報（Ａ〜Ｄ）のサイズを記憶しているものとする。
【００６５】
バッファ１４０は、各再構成アレイ（Ａ〜Ｄ）及びフラッシュメモリ９０と接続し、制御部１３０によりフラッシュメモリ９０から読み出された構成情報Ａ〜Ｄを一時的に記憶し、制御部１３０から指示された再構成アレイに、指示された構成情報を供給する機能を有する。なお、バッファ１４０は、フラッシュメモリ９０とバッファ１４０との間のデータ幅（例えば、８ビット）とバッファ１４０と各再構成アレイ（Ａ〜Ｄ）との間のデータ幅（例えば、１ビット）との差を補うために設けられる。
【００６６】
再構成出力部２００は、再構成アレイ部２１０、出力部２２０、及び制御部２３０を含み、フラッシュメモリ９０に記憶されている構成情報に基づいて再構成アレイ部２１０における回路構成を変更することで、ＡＶデコーダ１２から受領した復号された画像信号（ＹＵＶフォーマットの信号）に既定の処理を施した画像信号を液晶ディスプレイ２に出力する機能を有する。
【００６７】
ここで、再構成アレイ部２１０は、再構成アレイＥ〜Ｈとセレクタ２１１〜２１３とを含んで構成される。再構成アレイＥ〜Ｈは、再構成アレイＡ〜Ｄと、セレクタ２１１〜２１３は、セレクタ１２１〜１２３と基本的には同様のものであるため、以下では相違点を中心に説明する。
【００６８】
セレクタ２１１〜２１３は、セレクタ１２１〜１２３と同様、２つの信号のいずれかを制御部２３０からの制御に従って選択して送出するものであるが、ＡＶデコーダ１２から送出された画像信号と、前段の再構成アレイ（Ｈ〜Ｆ）の処理後の信号とのいずれかを選択し、後段の再構成アレイ（Ｇ〜Ｅ）に送出する点で、セレクタ１２１〜１２３とは異なる。なお、各セレクタは、初期状態（信号処理装置１０００への電力供給が開始された直後の状態）において、ＡＶデコーダ１２から送出された画像信号を選択するよう、制御部２３０により制御される。
【００６９】
また、各再構成アレイ（Ｅ〜Ｈ）の機能について具体的に説明する。
【００７０】
再構成アレイＥは、構成情報Ｅが供給されることで、セレクタ２１１から送出された画像信号（ＹＵＶフォーマットの信号）を、液晶ディスプレイ２が対応するフォーマットの画像信号（同期信号が付加されたＲＧＢフォーマットの信号）に変換する処理（以下、「処理Ｅ」という）を行い、処理Ｅ後の信号を送出する回路として機能する。
【００７１】
液晶ディスプレイ２が対応するフォーマットの画像信号は同期信号が付加されたＲＧＢフォーマットの信号なので、処理Ｅは、ＡＶデコーダ１２からの画像信号（ＹＵＶフォーマットの信号）に基づいて、液晶ディスプレイ２に画像を表示させる上で必須の処理といえる。
【００７２】
また、再構成アレイＦは、構成情報Ｆが供給されることで、セレクタ２１２から送出された画像信号に対し、明るさを調整する処理（以下、「処理Ｆ」という）を行い、処理Ｆ後の画像信号をセレクタ２１１へ送出する回路として機能する。
【００７３】
また、再構成アレイＧは、構成情報Ｇが供給されることで、セレクタ２１３から送出された画像信号に対し、コントラストを調整する処理（以下、「処理Ｇ」という）を行い、処理Ｇ後の画像信号をセレクタ２１２へ送出する回路として機能する。
【００７４】
また、再構成アレイＨは、構成情報Ｈが供給されることで、ＡＶデコーダ１２から送出された復号後の画像信号に対し、彩度を調整する処理（以下、「処理Ｈ」という）を行い、処理Ｈ後の画像信号をセレクタ２１３へ送出する回路として機能する。
【００７５】
上述の処理Ｆ〜Ｈは、ＡＶデコーダ１２からの画像信号を高画質化するための画像補正処理に相当し、上述の処理Ｂ〜Ｄと同様、付加的な処理といえる。
【００７６】
上述のカメラの場合と同様に、同じ画像信号に基づいて表示した場合でも、ディスプレイの種類によって、明るめの画像が表示されたり、暗めの画像が表示されたりといったようにディスプレイ毎にコントラスト、明るさ、彩度等における一定の特性があるのが一般的である。
【００７７】
そのため、処理Ｆ〜Ｈの内容は、液晶ディスプレイ２に表示される画像のコントラスト、明るさ、彩度等の一定の特性に応じて、この特性を、上述の標準的特性に補正するように決定される。即ち、上述の処理Ｃ、Ｄにより、カメラ１からの画像信号はこの標準的特性に補正されるため、この標準的特性を保って表示できるように処理Ｆ〜Ｈは決定される。なお、各構成情報（Ｅ〜Ｈ）は、ビデオカメラのメーカ等によって、処理Ｅ〜Ｈの内容を実現するように定義され、フラッシュメモリ９０に記憶されることになる。
【００７８】
出力部２２０は、再構成出力部２００と液晶ディスプレイ２とを接続するためのインタフェースであり、再構成出力部２００から出力された画像信号（同期信号が付加されたＲＧＢフォーマットの信号）を液晶ディスプレイ２に伝達する機能を有する。
【００７９】
制御部２３０は、制御部１３０と同様に各再構成アレイ（Ｅ〜Ｈ）への各構成情報（Ｅ〜Ｈ）の供給、及び各セレクタ（２１１〜２１３）が選択する信号の切換を制御するものである。
【００８０】
バッファ２４０は、バッファ１４０と同様、制御部２３０により、フラッシュメモリ９０から読み出された構成情報Ｅ〜Ｈを一時的に記憶し、制御部２３０から指示された再構成アレイに、指示された構成情報を供給するものである。接続するフラッシュメモリ９０、各再構成アレイ（Ｅ〜Ｈ）間のデータ幅についても、バッファ１４０と同様である。
【００８１】
なお、図１では、特に図示していないが、フラッシュメモリ９０から各バッファ（１４０、２４０）へ構成情報を読み出す際に、アクセスが競合しないように、制御部１３０と制御部２３０とは通知を授受することで同期を取っている。詳細は以下で説明する。
【００８２】
＜動作＞
次に、上記構成を備える信号処理装置１０００の動作を説明する。
【００８３】
＜制御部１３０＞
図２は、制御部１３０による制御処理を示すフローチャートである。
【００８４】
以下、同図に即して制御部１３０の動作を説明する。
【００８５】
信号処理装置１０００への電力の供給が開始されると、制御部１３０は、再構成アレイ部１２０内の各セレクタ（１２１〜１２３）を、前段の再構成アレイ（Ｂ〜Ｄ）の処理前の信号を選択するよう制御する（ステップＳ１）。
【００８６】
また、制御部１３０は、フラッシュメモリ９０に記憶されている構成情報Ａ〜Ｄを順にバッファ１４０に読み出していき（ステップＳ２）、バッファ１４０に読み出された構成情報Ａの再構成アレイＡへの供給を開始させる（ステップＳ３）。なお、制御部１３０は、１つの構成情報のバッファ１４０への読み出しが完了すると、制御部２３０に読み出しが完了した旨の通知を行い、制御部２３０から読み出しが完了した旨の通知があるまで、次の構成情報の読み出しは行わないものとする。このようにして制御部２３０と同期を取ることにより、フラッシュメモリ９０に対するアクセスの競合を防ぐことができる。
【００８７】
制御部１３０は、予め記憶されている構成情報Ａのサイズ分のデータが、再構成アレイＡに供給されたか否かに基づいて、再構成アレイＡの再構成が完了したか否かを判定し（ステップＳ４）、完了していない場合には（ステップＳ４：ＮＯ）、ステップＳ４の処理を再び行い、完了した場合には（ステップＳ４：ＹＥＳ）、再構成が行われていない再構成アレイへのバッファ１４０に読み出された構成情報の供給を開始させる（ステップＳ５）。
【００８８】
ここで、制御部１３０は、ステップＳ５の処理を実行する毎に、再構成アレイＢ、Ｃ、Ｄの順で再構成を行わせる。即ち、最初にステップＳ５を実行する際には、再構成アレイＢへの構成情報Ｂの供給を開始させる。
【００８９】
上述のステップＳ４と同様に、制御部１３０は、ステップＳ５で構成情報の供給を開始させた再構成アレイの再構成が完了したか否かを判定し（ステップＳ６）、完了していない場合には（ステップＳ６：ＮＯ）、ステップＳ６の処理を再び行い、完了した場合には（ステップＳ６：ＹＥＳ）、この再構成が完了した再構成アレイの後段のセレクタを、この再構成アレイの処理後の信号を選択するよう制御する（ステップＳ７）。
【００９０】
つまり、最初にステップＳ７を実行する際には、セレクタ１２１を再構成アレイＢの処理後の信号を選択するように、次にステップＳ７を実行する際には、セレクタ１２２を再構成アレイＣの処理後の信号を選択するように、最後にステップＳ７を実行する際には、セレクタ１２３を再構成アレイＤの処理後の信号を選択するよう制御する。
【００９１】
続いて、制御部１３０は、まだ再構成が行われていない再構成アレイがあるか否かを判定し（ステップＳ８）、ある場合には（ステップＳ８：ＹＥＳ）、再びステップＳ５から処理を行い、ない場合には（ステップＳ８：ＮＯ）、制御処理を終了する。
【００９２】
＜制御部２３０＞
図３は、制御部２３０による制御処理を示すフローチャートである。
【００９３】
以下、同図に即して制御部２３０の動作を説明するが、制御部２３０の動作は、上述の制御部１３０と基本的に同様であるため、簡単に説明する。
【００９４】
信号処理装置１０００への電力の供給が開始されると、制御部２３０は、再構成アレイ部２１０内の各セレクタ（２１１〜２１３）を、ＡＶデコーダ１２から送出された信号を選択するよう制御する（ステップＳ１１）。
【００９５】
また、制御部２３０は、フラッシュメモリ９０に記憶されている構成情報Ｅ〜Ｈを順にバッファ２４０に読み出していき（ステップＳ１２）、バッファ２４０に読み出された構成情報Ｅの再構成アレイＥへの供給を開始させる（ステップＳ１３）。なお、制御部２３０は、上述の制御部１３０と同期を取るために、制御部１３０から読み出しが完了した旨の通知があると、１つの構成情報のバッファ２４０への読み出しを開始し、この読み出しが完了すると、制御部１３０に読み出しが完了した旨の通知を行い、再び制御部１３０から読み出しが完了した旨の通知があるまで次の構成情報の読み出しは行わないものとする。
【００９６】
制御部２３０は、上述のステップＳ４と同様に、再構成アレイＥの再構成が完了したか否かを判定し（ステップＳ１４）、完了していない場合には（ステップＳ１４：ＮＯ）、ステップＳ１４の処理を再び行い、完了した場合には（ステップＳ１４：ＹＥＳ）、再構成が行われていない再構成アレイへのバッファ２４０に読み出された構成情報の供給を開始させる（ステップＳ１５）。この際、制御部２３０は、再構成アレイＦ、Ｇ、Ｈの順で再構成を行わせる。
【００９７】
上述のステップＳ１４と同様に、制御部２３０は、ステップＳ１５で構成情報の供給を開始させた再構成アレイの再構成が完了したか否かを判定し（ステップＳ１６）、完了していない場合には（ステップＳ１６：ＮＯ）、ステップＳ１６の処理を再び行い、完了した場合には（ステップＳ１６：ＹＥＳ）、この再構成が完了した再構成アレイの後段のセレクタを、この再構成アレイの処理後の信号を選択するよう制御する（ステップＳ１７）。
【００９８】
つまり、最初にステップＳ１７を実行する際には、セレクタ２１１を再構成アレイＦの処理後の信号を選択するように、次にステップＳ１７を実行する際には、セレクタ２１２を再構成アレイＧの処理後の信号を選択するように、最後にステップＳ１７を実行する際には、セレクタ２１３を再構成アレイＨの処理後の信号を選択するよう制御する。
【００９９】
続いて、制御部２３０は、まだ再構成が行われていない再構成アレイがあるか否かを判定し（ステップＳ１８）、ある場合には（ステップＳ１８：ＹＥＳ）、再びステップＳ１５から処理を行い、ない場合には（ステップＳ１８：ＮＯ）、制御処理を終了する。
【０１００】
＜各再構成アレイ＞
図４は、再構成アレイＡ〜Ｈの動作を示すタイミングチャートである。
【０１０１】
以下、同図に即して各再構成アレイの動作を説明する。
【０１０２】
Ｔ１は、信号処理装置１０００への電力の供給が開始され、制御部１３０の制御を受けてバッファ１４０から再構成アレイＡへ構成情報Ａの供給が開始されるタイミングである。なお、Ｔ１においては、制御部１３０の制御により、セレクタ１２１〜１２３は、前段の再構成アレイ（Ｂ〜Ｄ）の処理前の信号を選択している。
【０１０３】
Ｔ２は、再構成アレイＡへの構成情報Ａの供給が完了し、再構成アレイＡで処理Ａが開始され、また、制御部２３０の制御を受けてバッファ２４０から再構成アレイＥに構成情報Ｅの供給が開始されるタイミングである。なお、Ｔ２においては、制御部２３０の制御により、セレクタ２１１〜２１３は、ＡＶデコーダ１２から送出された画像信号を選択している。
【０１０４】
Ｔ２において再構成アレイＡで処理Ａが開始されるため、再構成入力部１００からは、処理Ａ後の信号、即ち、カメラ１からの画像信号（ＲＧＢフォーマットの信号）を、ＡＶエンコーダ１０が対応するＹＵＶフォーマットの信号に変換しただけの画像信号の出力が開始される。従って、Ｔ２から、ＡＶエンコーダ１０は圧縮符号化処理を開始できる。
【０１０５】
Ｔ３は、再構成アレイＥへの構成情報Ｅの供給が完了し、再構成アレイＥで処理Ｅが開始され、また、制御部１３０の制御を受けてバッファ１４０から再構成アレイＢに構成情報Ｂの供給が開始されるタイミングである。
【０１０６】
Ｔ３において再構成アレイＥで処理Ｅが開始されるため、再構成出力部２００からは、処理Ｅ後の信号、即ち、ＡＶデコーダ１２からの画像信号（ＹＵＶフォーマットの信号）を、液晶ディスプレイ２が対応する、同期信号を付加したＲＧＢフォーマットの信号に変換しただけの画像信号の出力が開始される。従って、Ｔ３から、液晶ディスプレイ２は画像の表示を開始できる。
【０１０７】
Ｔ４は、再構成アレイＢへの構成情報Ｂの供給が完了し、再構成アレイＢで処理Ｂが開始され、また、制御部２３０の制御を受けてバッファ２４０から再構成アレイＦに構成情報Ｆの供給が開始されるタイミングである。なお、Ｔ４においては、制御部１３０の制御により、セレクタ１２１は、再構成アレイＢの処理後の信号を選択する。
【０１０８】
Ｔ４において再構成アレイＢで処理Ｂが開始されるため、再構成入力部１００からは、処理Ａ及びＢ後の信号、即ち、処理Ａ後の画像上の欠けている画素を補正した画像信号の出力が開始される。従って、Ｔ４からＡＶエンコーダ１０は、欠けた画素を埋める補正がなされた画像に対し圧縮符号化処理を施すことができる。
【０１０９】
Ｔ５は、再構成アレイＦへの構成情報Ｆの供給が完了し、再構成アレイＦでは処理Ｆが開始され、また、制御部１３０の制御を受けてバッファ１４０から再構成アレイＣへ構成情報Ｃの供給が開始されるタイミングである。なお、Ｔ５においては、制御部２３０の制御により、セレクタ２１１は、再構成アレイＦの処理後の信号を選択する。
【０１１０】
Ｔ５において再構成アレイＦで処理Ｆが開始されるため、再構成出力部２００からは、処理Ｅ及びＦ後の信号、即ち、処理Ｅ後の信号の明るさを液晶ディスプレイ２に表示される画像の明るさの特性に応じて調整した画像信号の出力が開始される。従って、Ｔ５から液晶ディスプレイ２は、明るさが調整された画像を表示できる。
【０１１１】
同様に、Ｔ６において、再構成アレイＣでは処理Ｃが開始され、再構成アレイＧへ構成情報Ｇの供給が開始され、Ｔ７において、再構成アレイＧでは処理Ｇが開始され、再構成アレイＤへ構成情報Ｄの供給が開始され、Ｔ８において、再構成アレイＤでは処理Ｄが開始され、再構成アレイＨへ構成情報Ｈの供給が開始され、Ｔ９において、再構成アレイＨでは処理Ｈが開始される。
【０１１２】
この結果、ＡＶエンコーダ１０は、Ｔ６から更にコントラスト及び明るさが調整された画像に対し圧縮符号化処理を施すことができ、Ｔ８から更に彩度が調整された画像に対し圧縮符号化処理を施すことができる。
【０１１３】
また、液晶ディスプレイ２は、Ｔ７から更にコントラストが調整された画像を表示でき、Ｔ９から更に彩度が調整された画像を表示できる。
【０１１４】
このように、ＡＶエンコーダ１０は、処理Ｂ〜Ｄを実行する再構成アレイＢ〜Ｄの再構成の完了を待つことなく、処理Ａを実行する再構成アレイＡの再構成が完了した時点（Ｔ２）で圧縮符号化処理を開始でき、液晶ディスプレイ２は、処理Ｆ〜Ｈを実行する再構成アレイＦ〜Ｈの再構成の完了を待つことなく、処理Ｅを実行する再構成アレイＥの再構成が完了した時点（Ｔ３）で画像の表示を開始できる。即ち、信号処理装置１０００は、電力の供給が開始されてから処理が開始できるまでの起動時間を短縮できる。
【０１１５】
また、信号処理装置１０００への電力の供給が開始されてから時間が経過するにつれ、ＡＶエンコーダ１０は、より高画質化された画像に対し圧縮符号化処理を施すことができ、液晶ディスプレイ２は、より高画質な画像を表示することができる。
【０１１６】
＜その他の適用例＞
上記実施の形態では、信号処理装置１０００がカメラ１及び液晶ディスプレイ２と接続されてビデオカメラとして組み立てられて利用される場合を例にして説明したが、以下では、他の外部装置と接続し他の機器として組み立てられて利用される場合の例を簡単に説明する。
【０１１７】
＜携帯電話機＞
図５は、信号処理装置１１００を含む携帯電話機の機能ブロック図である。
【０１１８】
信号処理装置１１００は、同図に示すように、外部装置であるカメラ３及び液晶ディスプレイ４と、内部装置であるＡＶエンコーダ１０及びＡＶデコーダ１３とに接続しており、信号処理装置１０００と同様の要素を含んで構成されている。
【０１１９】
なお、同図における再構成アレイＩ〜Ｐは、実施の形態の再構成アレイＡ〜Ｈと同じ再構成可能回路である。再構成アレイＩ、Ｊ、Ｋ、Ｌに構成情報Ｉ、Ｊ、Ｋ、Ｌがこの順番で、再構成アレイＭ、Ｎ、Ｏ、Ｐに構成情報Ｍ、Ｎ、Ｏ、Ｐがこの順番で供給され、順番に再構成が行われる。
【０１２０】
ここで、再構成が完了した再構成アレイＩ〜Ｐの機能は、実施の形態で説明した再構成が完了した再構成アレイＡ〜Ｈの機能と基本的に同様である。しかしながら、信号処理装置１１００と信号処理装置１０００とでは、接続する外部装置が異なる。従って、再構成が完了した再構成アレイＩ〜Ｐが実行する処理内容は、このカメラ３が入力する画像信号や液晶ディスプレイ４が表示する画像における特性に応じて、再構成が完了した再構成アレイＡ〜Ｈが実行する処理内容と若干異なったものになる点については上述のとおりである。
【０１２１】
また、ＡＶデコーダ１３は、実施の形態で説明したＡＶデコーダ１２とは異なり、アンテナ３０及び変復調器１４を介して受信した動画像データ（ＭＰＥＧ方式で圧縮符号化されたもの）を復号することが可能なものである。
【０１２２】
従って、信号処理装置１１００は、この復号された動画像データ（ＹＵＶフォーマットの信号）に基づく液晶ディスプレイ４への画像信号の出力についても、再構成アレイＭ〜Ｐにおける再構成の完了状況に応じて、単に、同期信号が付加されたＲＧＢフォーマットに変換しただけの画像信号から、明るさ、コントラスト、彩度を補正し高画質化された画像信号まで変化させながら行うことができる。
【０１２３】
＜テレビ受像機＞
図６は、信号処理装置１２００を含むテレビ受像機の機能ブロック図である。
【０１２４】
信号処理装置１２００は、同図に示すように、外部装置であるディスプレイパネル５と、内部装置であるＡＶデコーダ１５とに接続しており、実施の形態で説明したフラッシュメモリ９０、再構成出力部２００、及びバッファ２４０を含んで構成されている。フラッシュメモリ９０には、構成情報Ｑ〜Ｔが記憶されている。
【０１２５】
同図における再構成アレイＱ〜Ｔは、実施の形態の再構成アレイＥ〜Ｈと同じ再構成可能回路であり、再構成アレイＱ、Ｒ、Ｓ、Ｔに構成情報Ｑ、Ｒ、Ｓ、Ｔがこの順番で供給され、順番に再構成が行われる。
【０１２６】
なお、信号処理装置１２００は、信号処理装置１０００と異なり、再構成入力部が存在しないため、制御部２３０は、フラッシュメモリ９０からバッファ２４０へ構成情報を読み出す際に、他の制御部と同期を取る必要はない。
【０１２７】
再構成が完了した再構成アレイＱは、実施の形態で説明した再構成が完了した再構成アレイＥと同様に信号のフォーマット変換を行う機能を有するが、各信号の比率が４：４：４であるＹＵＶ４４４フォーマットの信号を、同期信号が付加されたＲＧＢフォーマットの信号に変換する点で、再構成が完了した再構成アレイＥとは異なる。
【０１２８】
また、信号処理装置１２００と信号処理装置１０００とでは接続する外部装置が異なるので、再構成が完了した再構成アレイＲ〜Ｔが実行する処理内容が、再構成が完了した再構成アレイＦ〜Ｈが実行する処理内容と若干異なったものになる点は、上述のとおりである。
【０１２９】
また、ＡＶデコーダ１５は、実施の形態で説明したＡＶデコーダ１２とは異なり、アンテナ３１及びチューナ１６を介して受信したデジタル放送データを復号するものである。
【０１３０】
従って、信号処理装置１２００は、この復号されたデジタル放送データ（ＹＵＶ４４４フォーマットの信号）に基づくディスプレイパネル５への画像信号の出力を、再構成アレイＱ〜Ｔにおける再構成の完了状況に応じて、単に、同期信号が付加されたＲＧＢフォーマットに変換しただけの画像信号から、コントラスト、明るさ、彩度を補正し高画質化された画像信号まで変化させながら行うことができる。
【０１３１】
＜ハードディスクレコーダ＞
図７は、信号処理装置１３００を含むハードディスクレコーダの機能ブロック図である。
【０１３２】
信号処理装置１３００は、同図に示すように、外部装置であるテレビ受像機６と、内部装置であるＡＶデコーダ１７とに接続しており、実施の形態で説明したフラッシュメモリ９０、再構成出力部２００、及びバッファ２４０を含んで構成されている。
【０１３３】
同図における再構成アレイＵ〜Ｘは、実施の形態の再構成アレイＥ〜Ｈと同じ再構成可能回路であり、再構成アレイＵ、Ｖ、Ｗ、Ｘに構成情報Ｕ、Ｖ、Ｗ、Ｘがこの順番で供給され、順番に再構成が行われる。なお、構成情報の読み出しに際し、制御部２３０が他の制御部と同期を取る必要がないのは、上記信号処理装置１２００の場合と同様である。
【０１３４】
再構成が完了した再構成アレイＵは、実施の形態で説明した再構成が完了した再構成アレイＥと同様に信号のフォーマット変換を行う機能を有するが、各信号の比率が４：２：０であるＹＵＶ４２０フォーマットの信号を、Ｙ信号とＣ（色）信号とからなるＳ（Separate）映像信号に変換する点で、再構成が完了した再構成アレイＥとは異なる。
【０１３５】
また、再構成が完了した再構成アレイＶ〜Ｘが実行する処理については詳しく説明しないが、上述したように、外部装置であるテレビ受像機６が表示する画像におけるコントラスト等の特性に応じて、画像信号を補正することで高画質化するような処理である。
【０１３６】
また、ＡＶデコーダ１７は、ＡＶデコーダ１２とは異なり、アンテナ３１及びチューナ１６を介して受信したテレビ放送信号を復号するものである。
【０１３７】
従って、信号処理装置１３００は、この復号されたテレビ放送信号（ＹＵＶ４２０フォーマットの信号）に基づくテレビ受像機６への出力を、再構成アレイＵ〜Ｘにおける再構成の完了状況に応じて、単に、フォーマットを変換しただけのＳ映像信号から、コントラスト、明るさ、彩度を補正し高画質化されたＳ映像信号まで変化させながら行うことができる。
【０１３８】
≪変形例≫
実施の形態では、各再構成アレイ部（１２０、２１０）に、４つの再構成アレイが含まれる例を用いて説明したが、信号処理装置が実行する処理の内容によっては、更に多くの再構成アレイを用いる必要がある場合が考えられる。
【０１３９】
そのような場合においては、フラッシュメモリ９０に記憶される各構成情報の合計サイズも増加することになる。従って、以下では、複数の構成情報のうちの一部の構成情報を圧縮してフラッシュメモリ９０に記憶しておき、再構成を行う際に、伸長して該当の再構成アレイに供給するように変えた信号処理装置を説明する。
【０１４０】
なお、以下では、変形例に係る信号処理装置が外部装置であるディスプレイパネルに接続されてテレビ受像機として組み立てられて利用される場合を例に、図６を用いて説明した信号処理装置１２００を含むテレビ受像機と異なる点を中心にして説明する。
【０１４１】
＜構成＞
まず、変形例に係る信号処理装置２０００の構成について説明する。
【０１４２】
図８は、信号処理装置２０００を含むテレビ受像機の機能ブロック図である。
【０１４３】
信号処理装置２０００は、同図に示すように、外部装置であるディスプレイパネル５と、内部装置であるＡＶデコーダ１５とに接続し、フラッシュメモリ９０、再構成出力部３００、バッファ２４０を含んで構成される。
【０１４４】
同図に示す、ＡＶデコーダ１５、チューナ１６、アンテナ３１は、信号処理装置１２００を含むテレビ受像機（図６参照）と同様のものである。
【０１４５】
ここで、フラッシュメモリ９０は、実施の形態で説明したのと同様に、各構成情報（Ｑ、ｓｑ、ｄｃ、Ｒ’〜Ｔ ’、Ｙ、Ｚ）を記憶するメモリであるが、構成情報Ｒ〜Ｔをハフマン符号化法等の方法で圧縮した構成情報Ｒ’〜Ｔ’が記憶されている点で実施の形態とは異なる。
【０１４６】
再構成出力部３００は、出力部２２０、再構成アレイ部３１０、及び制御部３２０を含む。出力部２２０は、信号処理装置１２００の再構成アレイ部２１０における出力部２２０と同様のものである。
【０１４７】
再構成アレイ部３１０は、再構成アレイＱ〜Ｔ、α及びβと、セレクタ２１１〜２１４とを含んで構成され、再構成アレイ部２１０に、再構成アレイα及びβと、セレクタ２１４が追加されている点以外は、基本的に同様である。
【０１４８】
再構成アレイαは、構成情報ｓｑが供給されることで、再構成アレイβへの構成情報ｄｃの供給、及びセレクタ２１４が選択する信号の切換を制御すると共に、再構成アレイ部２１０の制御部２３０が行っていた制御処理の一部を実行する回路として機能する。
【０１４９】
制御部２３０が行っていた制御処理の一部とは、後に詳細に説明するが、再構成アレイＲ〜Ｔへの構成情報Ｒ〜Ｔの供給、及び再構成アレイＲ〜Ｔそれぞれについての再構成が完了した後のセレクタ２１１〜２１３が選択する信号の切換の制御である。
【０１５０】
また、再構成アレイαは、構成情報Ｚが供給されることで、再構成が完了した再構成アレイＲ〜Ｔと同様に、入力される画像信号を高画質化するための画像補正処理を行う回路として機能する。
【０１５１】
再構成アレイβは、構成情報ｄｃが供給されることで、フラッシュメモリ９０から読み出されバッファ２４０に記憶されている構成情報Ｒ’〜Ｔ’を順次読み出して伸長し、伸長した結果である構成情報Ｒ〜Ｔを順次バッファ２４０に送出する回路として機能する。
【０１５２】
また、再構成アレイβは、構成情報Ｙが供給されることで、再構成が完了した再構成アレイＲ〜Ｔと同様に、入力される画像信号を高画質化するための画像補正処理を行う回路として機能する。
【０１５３】
制御部３２０は、制御部２３０が行っていた制御処理のうち、構成情報ｓｑにより再構成された再構成アレイαが行う制御処理以外の処理と、再構成アレイαへの構成情報ｓｑ及びＺの供給を制御する機能を有する。
【０１５４】
＜動作＞
図９は、制御部３２０及び構成情報ｓｑにより再構成された再構成アレイαが行う制御処理を示すフローチャートである。
【０１５５】
以下、同図に即して制御部３２０及び再構成アレイαの動作を説明する。
【０１５６】
信号処理装置２０００への電力の供給が開始されると、制御部３２０は、制御部２３０と同様に、再構成アレイ部３１０内の各セレクタ（２１１〜２１４）を、ＡＶデコーダ１５から送出された信号を選択するよう制御する（同図左側のフローのステップＳ１１）。
【０１５７】
また、制御部３２０は、ステップＳ１２と同様に、フラッシュメモリ９０に記憶されている構成情報Ｑ、ｓｑ、ｄｃ、Ｒ’〜Ｔ’Ｙ、Ｚを順次バッファ２４０に読み出していき（ステップＳ３１）、バッファ２４０に読み出された構成情報Ｑの再構成アレイＱへの供給を開始させる（ステップＳ３２）。なお、制御部３２０は他の制御部と同期を取る必要はないのは信号処理装置１２００の場合と同様である。
【０１５８】
制御部３２０は、ステップＳ１４と同様に、再構成アレイＱの再構成が完了したか否かを判定し（ステップＳ３３）、完了していない場合には（ステップＳ３３：ＮＯ）、ステップＳ３３の処理を再び行い、完了した場合には（ステップＳ３３：ＹＥＳ）、バッファ２４０に読み出された構成情報ｓｑの再構成アレイαへの供給を開始させる（ステップＳ３４）。
【０１５９】
制御部３２０は、ステップＳ３３と同様に、再構成アレイαの再構成が完了したか否かを判定し（ステップＳ３５）、完了していない場合には（ステップＳ３５：ＮＯ）、ステップＳ３５の処理を再び行う。
【０１６０】
一方、再構成アレイαの再構成が完了した場合には（ステップＳ３５：ＹＥＳ）、構成情報ｓｑにより再構成された再構成アレイαによる制御処理が開始する（同図右側のフロー参照）。
【０１６１】
再構成アレイαは、バッファ２４０に読み出された構成情報ｄｃの再構成アレイβへの供給を開始させる（ステップＳ４１）。
【０１６２】
再構成アレイαは、上述のステップＳ３３等と同様に、再構成アレイβの再構成が完了したか否かを判定し（ステップＳ４２）、完了していない場合には（ステップＳ４２：ＮＯ）、ステップＳ４２の処理を再び行う。また、再構成アレイβの再構成が完了した場合には（ステップＳ４２：ＹＥＳ）、再構成アレイβがバッファ２４０から構成情報Ｒ’〜Ｔ’を順次読み出して伸長し、伸長した結果である構成情報Ｒ〜Ｔを順次バッファ２４０に送出するので、再構成アレイαは、再構成が行われていない再構成アレイへのバッファ２４０に格納される構成情報Ｒ〜Ｔの供給を開始させる（ステップＳ４３）。この際、再構成アレイαは、再構成アレイＲ、Ｓ、Ｔの順で再構成を行わせる。
【０１６３】
上述のステップＳ４２と同様に、再構成アレイαは、ステップＳ４３で構成情報の供給を開始させた再構成アレイの再構成が完了したか否かを判定し（ステップＳ４４）、完了していない場合には（ステップＳ４４：ＮＯ）、ステップＳ４４の処理を再び行い、完了した場合には（ステップＳ４４：ＹＥＳ）、この再構成が完了した再構成アレイの後段のセレクタを、この再構成アレイの処理後の信号を選択するよう制御する（ステップＳ４５）。
【０１６４】
続いて、再構成アレイαは、再構成アレイＲ〜Ｔのうち、まだ再構成が行われていない再構成アレイがあるか否かを判定し（ステップＳ４６）、ある場合には（ステップＳ４６：ＹＥＳ）、再びステップＳ４３から処理を行い、ない場合には（ステップＳ４６：ＮＯ）、バッファ２４０に読み出された構成情報Ｙの再構成アレイβへの供給を開始させる（ステップＳ４７）。全ての圧縮された構成情報の伸長処理が完了した再構成アレイβを、画像補正処理を行う回路として機能させて有効利用するためである。
【０１６５】
上述のステップＳ４２と同様に、再構成アレイαは、再構成アレイβの再構成が完了したか否かを判定し（ステップＳ４８）、完了していない場合には（ステップＳ４８：ＮＯ）、ステップＳ４８の処理を再び行い、完了した場合には（ステップＳ４８：ＹＥＳ）、再構成アレイβの後段のセレクタ２１４を、再構成アレイβの処理後の信号を選択するよう制御する（ステップＳ４９）。
【０１６６】
再構成アレイαは、全ての制御処理が完了した旨の通知を制御部３２０に送出し（ステップＳ５０）、制御処理を終了する。
【０１６７】
制御部３２０は、ステップＳ５０で送出された通知を受領すると（同図左側のフローのステップＳ３６）、バッファ２４０に読み出された構成情報Ｚの再構成アレイαへの供給を開始させる（ステップＳ３７）。全ての制御処理が完了した再構成アレイαを、画像補正処理を行う回路として機能させて有効利用するためである。
【０１６８】
上述のステップＳ３５と同様に、制御部３２０は、再構成アレイαの再構成が完了したか否かを判定し（ステップＳ３８）、完了していない場合には（ステップＳ３８：ＮＯ）、ステップＳ３８の処理を再び行い、完了した場合には（ステップＳ３８：ＹＥＳ）、制御処理を終了する。
【０１６９】
＜補足＞
以上、本発明に係る信号処理装置について、様々な装置への適用例を含む実施の形態及び変形例に基づいて説明したが、以下のように変形することも可能であり、本発明は上述した実施の形態及び変形例に示したとおりの信号処理装置に限られないことは勿論である。
【０１７０】
（１）実施の形態及び変形例に係る信号処理装置は、カメラや液晶ディスプレイ等の外部装置と授受する画像信号に対し既定の処理を行うものとして説明したが、接続する外部装置に応じて、画像信号以外の他の信号を処理対象としてもよいのは勿論である。この際、接続する外部装置と信号を授受するために必須の処理を実行する再構成アレイから再構成を開始するのは実施の形態及び変形例で説明したとおりである。
【０１７１】
（２）実施の形態では、再構成入力部１００内の再構成アレイの数と、再構成出力部２００内の再構成アレイの数が同じ場合を例に説明したが、異なってもよい。但し、再構成アレイの数は２以上である必要がある。
【０１７２】
（３）実施の形態及び変形例で説明した信号処理装置の再構成入力部、再構成出力部が行う処理は一例であり、接続する外部装置に応じて異なる処理を行ってもよい。この際、接続する外部装置と信号を授受するために必須の処理を実行する再構成アレイから再構成を開始する以外は、特に再構成の順番に制限はないが、処理を行う順番に依存関係があるような場合には、その順番で行う必要があるのは勿論である。
【０１７３】
（４）変形例では、構成情報ｄｃにより再構成された再構成アレイβのみが圧縮された構成情報の伸長処理を行うものとして説明したが、複数の再構成アレイにこの伸長処理を並列して行わせるようにしてもよい。これにより、圧縮された構成情報の伸長処理を高速に行うことができる。
【０１７４】
以下、上述の再構成アレイβに加え、新たな再構成アレイ（以下、「再構成アレイγ」という）に伸長処理を行わせる場合を例に説明する。
【０１７５】
再構成アレイγに伸長処理を行わせるために、再構成アレイαは、再構成アレイγにも構成情報ｄｃを供給する必要がある。そのため、再構成アレイαに供給されることで、この再構成アレイαが、変形例で説明した処理に加え、再構成アレイγへの構成情報ｄｃの供給を制御する回路として機能するように定義された構成情報（以下、「構成情報ｓｅｑ」という）を、変形例に係る構成情報ｓｑに代えてフラッシュメモリ９０に記憶させておく必要がある。
【０１７６】
この構成情報ｓｅｑにより再構成された再構成アレイαの処理は、図９の右側のフローチャートに示す処理と以下の点で異なる。
【０１７７】
即ち、再構成アレイβへの構成情報ｄｃの供給を完了（ステップＳ４２：ＹＥＳ）と未構成の再構成アレイへの構成情報の供給を開始（ステップＳ４３）の間に、再構成アレイγへの構成情報ｄｃの供給を開始し、再構成アレイγの再構成が完了したか否かを判定する処理を含み、再構成アレイγの再構成が完了した場合に、上述のステップＳ４３の処理を実行する点が同図の右側のフローチャートと異なる。
【０１７８】
構成情報ｄｃにより再構成された再構成アレイβは構成情報Ｒ’について、再構成アレイγは構成情報Ｓ’について伸長処理を開始することで、圧縮された構成情報の伸長処理を並列して行わせることができる。なお、再構成アレイβ、γはそれぞれが行っている伸長処理が完了すると、まだ伸長処理が施されていない残りの圧縮された構成情報を伸長するよう構成されるものとする。
【０１７９】
なお、再構成アレイβへの構成情報Ｙの供給を開始（ステップＳ４７）と共に、再構成アレイγへの新たな構成情報の供給を開始することにより、再構成アレイγについても、伸長処理とは異なる他の処理を行う回路として再構成するようにしてもよい。これにより、圧縮された構成情報の伸長処理が完了した複数の再構成アレイそれぞれを有効利用することができる。
【０１８０】
（５）変形例では、信号処理装置２０００がテレビ受像機として組み込まれ利用される例を用いて説明したが、他の機器に組み込まれ利用されてもよいのは勿論である。
【０１８１】
また、信号処理装置２０００において、構成情報ｓｑによる再構成がされた再構成アレイαは、図９の右側のフローを用いて説明した制御処理を行うものとして説明したが、再構成アレイαを用いず、この制御処理も制御部３２０が行うようにしてもよい。即ち、再構成アレイ部３１０に再構成アレイαが含まれないような構成であっても適用可能である。
【０１８２】
（６）実施の形態及び変形例に係る各信号処理装置が備えるフラッシュメモリ９０は、本発明に係るメモリの一例であり、このようなデータの消去、書き込みを自由に行うことができるメモリだけでなく、一度しかデータの書き込みができないようなＲＯＭ（Read Only Memory）を用いてもよい。
【０１８３】
（７）実施の形態及び変形例に係る各信号処理装置の各要素は、典型的には集積回路であるＬＳＩとして実現されるが、これらは個別に１チップ化されてもよいし、一部、又は全てを含むように１チップ化されても良い。
【０１８４】
ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
【０１８５】
また、半導体技術の進歩、又は派生する別技術により、ＬＳＩに置き換わる集積回路化の技術が登場すれば、当然その技術を用いて機能ブロックの集積化を行っても良い。バイオ技術の適応等が可能性としてあり得る。
【０１８６】
（８）実施の形態及び変形例に係る各信号処理装置における入力部１１０及び出力部２２０は、は、各再構成アレイ部において最初に再構成が行われる再構成アレイの再構成が完了するまでは、接続する外部装置との信号の授受を行わないようにしてもよい。また、各再構成アレイも、再構成が完了するまで信号の入力を受けないように構成されていてもよい。
【０１８７】
（９）本発明に係る第１再構成可能回路〜第４再構成可能回路は、実施の形態及び変形例に係る各再構成アレイ部における各再構成アレイに相当し、セレクタは、各再構成アレイ部における各セレクタに相当し、メモリは、フラッシュメモリ９０に相当し、制御手段及び第２制御手段は、各再構成アレイ部における制御部に相当する。
【産業上の利用可能性】
【０１８８】
本発明は再構成可能回路を含む信号処理装置において、電力が供給されてから処理が開始されるまでの起動時間の短縮に利用できる。
【符号の説明】
【０１８９】
１、３    カメラ
２、４    液晶ディスプレイ
５    ディスプレイパネル
６    テレビ受像機
１０    ＡＶエンコーダ
１１    メディア制御部
１２、１３、１５、１７    ＡＶデコーダ
１４    変復調器
１６、１８    チューナ
２０    メモリカード
３０、３１、３２    アンテナ
９０    フラッシュメモリ
１００    再構成入力部
１１０    入力部
１２０、２１０、３１０    再構成アレイ部
１２１〜１２３、２１１〜２１４  セレクタ
１３０、２３０、３２０    制御部
１４０、２４０    バッファ
２００、３００    再構成出力部
２２０    出力部
１０００、１１００、１２００、１３００、２０００    信号処理装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理装置であって、
各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、
第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備える
ことを特徴とする信号処理装置。
【請求項２】
再構成が完了した第１再構成可能回路は、前記内部装置が対応する内部フォーマットの信号と、内部フォーマットとは異なる、前記外部装置が対応する外部フォーマットの信号との間でのフォーマット変換処理を行い、
再構成が完了した第２再構成可能回路は、内部フォーマットの信号に対し、フォーマットを変更することなく、当該信号が表す内容を変更する処理を行い、
前記信号処理装置は、
第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するか否かに係る接続態様を切り換えるセレクタを含み、
前記制御手段は、
前記メモリから第１構成情報を第１再構成可能回路に、第２構成情報を第２再構成可能回路に順に供給することで、各再構成可能回路における前記再構成を行わせ、
第１の時点では、第２再構成可能回路を挿入しない接続態様に前記セレクタを切り換えさせ、第２の時点では、第２再構成可能回路を挿入する接続態様に前記セレクタを切り換えさせる
ことを特徴とする請求項１記載の信号処理装置。
【請求項３】
前記外部装置は、画像信号を入力する入力装置であり、
再構成が完了した第１再構成可能回路は、前記フォーマット変換処理として、前記外部インタフェースを介して前記入力装置から入力された外部フォーマットの画像信号を内部フォーマットの画像信号に変換する処理を行い、当該処理後の内部フォーマットの画像信号を送出し、
再構成が完了した第２再構成可能回路は、前記信号が表す内容を変換する処理として、再構成が完了した第１再構成可能回路から送出された前記内部フォーマットの画像信号に対し画像の補正処理を行い、前記内部インタフェースへ送出する
ことを特徴とする請求項２記載の信号処理装置。
【請求項４】
前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、表示装置とも接続するものであり、
前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な第３構成情報及び第４構成情報を記憶し、
前記信号処理装置は、更に
第３構成情報に基づく第３再構成可能回路の再構成が完了した後で、かつ第４構成情報に基づく第４再構成可能回路の再構成が完了する前の時点で、前記表示装置と接続する第２外部インタフェースと、第２内部装置と接続する第２内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入した第２信号伝送経路を形成し、
第４再構成可能回路における前記再構成が完了した後の時点で、第３再構成可能回路と第２内部インタフェースとを結ぶ経路上に、第４再構成可能回路を挿入するように前記第２信号伝送経路を変更する第２制御手段を備え、
前記第２制御手段は、
第１再構成可能回路における前記再構成が完了した後に、前記メモリから第３構成情報を第３再構成可能回路に、第４構成情報を第４再構成可能回路に順に供給することで、第３再構成可能回路及び第４再構成可能回路に再構成を行わせる
ことを特徴とする請求項３記載の信号処理装置。
【請求項５】
前記外部装置は、表示装置であり、
再構成が完了した第２再構成可能回路は、前記信号が表す内容を変更する処理として、前記内部インタフェースを介して前記内部装置から受領した内部フォーマットの画像信号に対し画像の補正処理を行い、当該処理後の内部フォーマットの画像信号を再構成が完了した第１再構成可能回路へ送出し、
再構成が完了した第１再構成可能回路は、前記フォーマット変換処理として、再構成が完了した第２再構成可能回路から受領した前記内部フォーマットの画像信号を外部フォーマットの画像信号に変換する処理を行い、当該処理後の外部フォーマットの画像信号を、前記外部インタフェースを介して前記表示装置に出力する
ことを特徴とする請求項２記載の信号処理装置。
【請求項６】
前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路を含み、
前記メモリに記憶されている第２構成情報は圧縮されており、
前記メモリは、更に第３再構成可能回路の再構成に必要な非圧縮の第３構成情報を記憶し、
前記制御手段は、更に
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２再構成可能回路に第２構成情報の供給を開始する前の時点で、前記メモリから第３構成情報を第３再構成可能回路に供給することで再構成を行わせ、
第３構成情報による再構成が完了した第３再構成可能回路は、前記メモリから読み出された第２構成情報を伸長し、
前記制御手段は、
再構成が完了した第３再構成可能回路により伸長された第２構成情報を供給することで、第２再構成可能回路における前記再構成を行わせる
ことを特徴とする請求項１記載の信号処理装置。
【請求項７】
前記メモリは、更に第３再構成可能回路の再構成に必要な非圧縮の第４構成情報を記憶し、
前記制御手段は、
第２再構成可能回路における前記再構成が完了した後で、前記メモリから第４構成情報を第３再構成可能回路に供給することで再構成を行わせると共に、第２再構成可能回路と前記内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入するように前記信号伝送経路を変更する
ことを特徴とする請求項６記載の信号処理装置。
【請求項８】
前記信号処理装置は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、
前記メモリに記憶されている第２構成情報は圧縮されており、
前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な非圧縮の第３構成情報、第４構成情報、及び第５構成情報を記憶し、
前記制御手段は、更に
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２再構成可能回路に第２構成情報の供給を開始する前の時点で、前記メモリから第５構成情報を供給することで第４再構成可能回路に再構成を行わせ、
第５構成情報による再構成が完了した第４再構成可能回路は、前記メモリから第３構成情報を供給することで第３再構成可能回路に再構成を行わせ、
第３構成情報による再構成が完了した第３再構成可能回路は、前記メモリから読み出された第２構成情報を伸長し、
前記再構成が完了した第４再構成可能回路は、前記再構成が完了した第３再構成可能回路により伸長された第２構成情報を供給することで、第２再構成可能回路に前記再構成を行わせ、当該再構成が完了した後で、前記メモリから第４構成情報を第３再構成可能回路に供給することで再構成を行わせると共に、第２再構成可能回路と前記内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入するように前記信号伝送経路を変更する
ことを特徴とする請求項１記載の信号処理装置。
【請求項９】
前記メモリは、更に第４再構成可能回路の再構成に必要な非圧縮の第６構成情報を記憶し、
前記制御手段は、更に
第３再構成可能回路における第４構成情報による前記再構成が完了した後で、前記メモリから第６構成情報を供給することで第４再構成可能回路に再構成を行わせる
ことを特徴とする請求項８記載の信号処理装置。
【請求項１０】
論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理装置において用いられる信号処理方法であって、
前記信号処理装置は、
各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリを備え、
前記信号処理方法は、
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、
第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御ステップを含む
ことを特徴とする信号処理方法。
【請求項１１】
論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路を含み、順次再構成された各再構成可能回路によって、接続する外部装置との間で授受する信号に係る処理を行う信号処理用集積回路であって、
各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記外部装置と接続する外部インタフェースと、内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、
第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備える
ことを特徴とする信号処理用集積回路。
【請求項１２】
前記信号処理用集積回路は、更に論理構成を変更可能な第３再構成可能回路及び第４再構成可能回路を含み、第２外部装置と接続するものであり、
前記メモリは、更に第３再構成可能回路及び第４再構成可能回路の再構成に必要な第３構成情報及び第４構成情報を記憶し、
前記信号処理用集積回路は、更に
第３構成情報に基づく第３再構成可能回路の再構成が完了した後で、かつ第４構成情報に基づく第４再構成可能回路の再構成が完了する前の時点で、前記第２外部装置と接続する第２外部インタフェースと、第２内部装置と接続する第２内部インタフェースとを結ぶ経路上に、第３再構成可能回路を挿入した第２信号伝送経路を形成し、
第４再構成可能回路における前記再構成が完了した後の時点で、第３再構成可能回路と第２内部インタフェースとを結ぶ経路上に、第４再構成可能回路を挿入するように前記第２信号伝送経路を変更する第２制御手段を備え、
前記第２制御手段は、
第１再構成可能回路における前記再構成が完了した後に、前記メモリから第３構成情報を第３再構成可能回路に、第４構成情報を第４再構成可能回路に順に供給することで、第３再構成可能回路及び第４再構成可能回路に再構成を行わせる
ことを特徴とする請求項１１記載の信号処理用集積回路。
【請求項１３】
論理構成を変更可能な第１再構成可能回路及び第２再構成可能回路とディスプレイとを含み、順次再構成された各再構成可能回路によって、前記ディスプレイに出力する放送信号に係る処理を行うテレビ受像機であって、
各再構成可能回路の再構成に必要な第１構成情報及び第２構成情報を記憶するメモリと、
第１構成情報に基づく第１再構成可能回路の再構成が完了した後で、かつ第２構成情報に基づく第２再構成可能回路の再構成が完了する前の第１の時点で、前記ディスプレイと接続する外部インタフェースと、受信した放送信号に係る処理を行う内部装置と接続する内部インタフェースとを結ぶ経路上に、第１再構成可能回路を挿入した信号伝送経路を形成し、
第２再構成可能回路における前記再構成が完了した後の第２の時点で、第１再構成可能回路と内部インタフェースとを結ぶ経路上に、第２再構成可能回路を挿入するように前記信号伝送経路を変更する制御手段とを備える
ことを特徴とするテレビ受像機。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009147849.tif 000019
【図９】
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【国際調査報告】
2009147849.tif 000021
2009147849.tif 000022