(57)【要約】  複数のワード線（２）と、複数のビット線（３）と、メモリセル（４）とオフセット電流検知セル（５）で構成されるセルの集合体で構成されるクロスポイントセルアレイ（１）と、ワード線選択回路（１０）と、ビット線選択回路（１１）と、書き込み制御回路（２２）と、電流を検出し電気信号に変換する電流センス回路（２１）と、を備え、書き込み制御回路（２２）は、第１の書き込み電流より高い第２の書き込み電流をメモリセル（４）に流すように書き込み用の電気信号を調節する。
2013080483.tif 000002
【特許請求の範囲】
【請求項１】
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成される、クロスポイントセルアレイと、
前記複数のワード線のうちから特定のワード線を選択するワード線選択回路と、
前記複数のビット線のうちから特定のビット線を選択するビット線選択回路と、
前記ワード線選択回路を介して前記ワード線に接続され、または、前記ビット線選択回路を介して前記ビット線に接続され、前記ワード線選択回路で選択されたワード線または前記ビット線選択回路で選択されたビット線に書き込み用の電気信号を出力するための書き込み制御回路と、
前記ビット線選択回路を介して前記ビット線に接続され、または、前記ワード線選択回路を介して前記ワード線に接続され、前記ビット線選択回路で選択されたビット線または前記ワード線選択回路で選択されたワード線に流れる電流を検知して、前記電流の大きさに応じた電気信号に変換する電流センス回路と、
を備え、
前記セルの集合体には、
対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、
対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット電流検知セルと、
が含まれ、
前記メモリセルに接続される前記ワード線及び前記ビット線間に所定の極性と振幅を有する第１の電圧を印加して前記メモリセルに所定のデータを書き込む時に流れる電流を第１の書き込み電流とし、前記オフセット電流検知セルに接続される前記ワード線及び前記ビット線間に前記第１の電圧を印加した時に流れる電流を回り込み電流とする時、
前記書き込み制御回路は、
前記第１の書き込み電流より高い第２の書き込み電流を前記メモリセルに流すように前記書き込み用の電気信号を調節する、
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記回り込み電流は、前記オフセット電流検知セル以外のメモリセルに流れる電流の総和である、
不揮発性半導体記憶装置。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置であって、
前記第２の書き込み電流は、前記第１の書き込み電流と前記回り込み電流の和である、
不揮発性半導体記憶装置。
【請求項４】
請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置であって、さらに、
前記電流センス回路は、前記回り込み電流をオフセット電気信号に変換し、
前記電流センス回路で変換された前記オフセット電気信号を保持するためのオフセット電流値保持回路を備える、
不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路は、
前記ワード線選択回路で選択された前記ワード線に前記書き込み用の電気信号として第１の書き込み用の電気信号を出力するための書き込み制御回路Ａと、
前記ビット線選択回路で選択されたビット線に前記書き込み用の電気信号として第２の書き込み用の電気信号を出力するための書き込み制御回路Ｂと、で構成される、
不揮発性半導体記憶装置。
【請求項６】
請求項４に記載の不揮発性半導体記憶装置であって、
前記電流センス回路は、
前記ビット線選択回路で選択されたビット線から流出する回り込み電流を検知して、前記オフセット電気信号として前記回り込み電流の大きさに応じた電気信号である第１のオフセット電気信号に変換する電流センス回路Ａと、
前記ワード線選択回路で選択されたワード線から流出する回り込み電流を検知して、前記オフセット電気信号として前記回り込み電流の大きさに応じた電気信号である第２のオフセット電気信号に変換する電流センス回路Ｂと、
で構成される、
不揮発性半導体記憶装置。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路Ａで変換された前記第１のオフセット電気信号を保持するためのオフセット電流値保持回路Ａと、
前記電流センス回路Ｂで変換された前記第２のオフセット電気信号を保持するためのオフセット電流値保持回路Ｂと、
で構成される、
不揮発性半導体記憶装置。
【請求項８】
請求項１から請求項７のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記複数のワード線および前記複数のビット線のそれぞれに対して各々１個ずつの前記オフセット電流検知セルが設けられるように前記クロスポイントセルアレイ内に前記オフセット電流検知セルが配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたワード線またはビット線に対して設けられた前記オフセット電流検知セルである、
不揮発性半導体記憶装置。
【請求項９】
請求項４に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路で変換された異なる前記オフセット電気信号を保持するための第１のオフセット電流値保持回路および第２のオフセット電流値保持回路とで構成され、
前記不揮発性半導体記憶装置は、さらに、
前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路に保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路と、
を備え、
前記書き込み制御回路は、
前記回り込み電流が第１の電流であるときには第１の書き込み電流が、前記第１の電流より高い第２の電流であるときには前記第１の書き込み電流より高い第２の書き込み電流が前記メモリセルに流れるように、前記平均オフセット電気信号に応じて前記書き込み用の電気信号を調節する、
不揮発性半導体記憶装置。
【請求項１０】
請求項９に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路Ａで変換された前記第１のオフセット電気信号を保持するためのオフセット電流値保持回路Ａと、
前記電流センス回路Ｂで変換された前記第２のオフセット電気信号を保持するためのオフセット電流値保持回路Ｂと、
で構成され、
前記オフセット電流演算回路は、
前記オフセット電流値保持回路Ａの前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Ａと、
前記オフセット電流値保持回路Ｂの前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Ｂと、
で構成される、
不揮発性半導体記憶装置。
【請求項１１】
請求項５に記載の不揮発性半導体記憶装置であって、
前記複数のビット線は、前記メモリセルのみが設けられた複数のビット線と、前記メモリセルと前記オフセット電流検知セルの両方が設けられた複数のオフセット電流検知ビット線とで構成され、
前記オフセット電流検知セルは、全ての前記複数のオフセット電流検知ビット線の各々に設けられる前記オフセット電流検知セルの個数が均等で、かつ、前記複数のワード線のそれぞれに対して各々１個ずつの前記オフセット電流検知セルが設けられるように、前記クロスポイントセルアレイ内に配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたワード線に対して設けられたオフセット電流検知セルである、
不揮発性半導体記憶装置。
【請求項１２】
請求項５に記載の不揮発性半導体記憶装置であって、
前記複数のワード線は、前記メモリセルのみが設けられた複数のワード線と、前記メモリセルと前記オフセット電流検知セルの両方が設けられた複数のオフセット電流検知ワード線とで構成され、
前記オフセット電流検知セルは、全ての前記複数のオフセット電流検知ワード線の各々に設けられる前記オフセット電流検知セルの個数が均等で、かつ、前記複数のビット線のそれぞれに対して各々１個ずつの前記オフセット電流検知セルが設けられるように、前記クロスポイントセルアレイ内に配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたビット線に対して設けられたオフセット電流検知セルである、
不揮発性半導体記憶装置。
【請求項１３】
請求項５に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ａは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記オフセット電流検知セルの接続されたワード線の電位が前記オフセット電流検知セルの接続されたビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルの接続されたビット線に流れる電流をＩｏｆｆｓｅｔＬＲとし、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線の方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１４】
請求項５に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ｂは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記オフセット電流検知セルに接続されたビット線の電位が前記オフセット電流検知セルの接続されたワード線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続されたワード線から流出する電流をＩｏｆｆｓｅｔＨＲとし、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線の方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１５】
請求項５に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ａは、
第１のビット線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記第１のビット線に接続されたオフセット電流検知セルに接続された第１のワード線の電位が前記第１のビット線より高い電位になるようにし、
前記第１のビット線から流出する電流をＩｏｆｆｓｅｔＬＲ１とし、
第２のビット線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記第２のビット線に接続されたオフセット電流検知セルに接続された第２のワード線の電位が前記第２のビット線より高い電位になるようにし、
前記第２のビット線から流出する電流をＩｏｆｆｓｅｔＬＲ２とし、かつ、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋（＋ＩｏｆｆｓｅｔＬＲ１＋ＩｏｆｆｓｅｔＬＲ２）／２）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１６】
請求項５に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ｂは、
第１のワード線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記第１のワード線に接続されたオフセット電流検知セルに接続された第１のビット線の電位が前記第１のワード線より高い電位になるようにし、
前記第１のワード線から流出する電流をＩｏｆｆｓｅｔＨＲ１とし、
第２のワード線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記第２のワード線に接続されたオフセット電流検知セルに接続された第２のビット線の電位が前記第２のワード線より高い電位になるようにし、
前記第２のワード線から流出する電流をＩｏｆｆｓｅｔＨＲ２とし、かつ、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋（＋ＩｏｆｆｓｅｔＨＲ１＋ＩｏｆｆｓｅｔＨＲ２）／２）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１７】
請求項１１に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ビット線１本に接続された前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ビット線１本に接続されたセル数をＭとしたとき、
前記書き込み制御回路Ａは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記オフセット電流検知セルに接続されたワード線の電位がオフセット電流検知セルの接続された前記オフセット電流検知ビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記オフセット電流検知ビット線から流出する電流をＩｏｆｆｓｅｔＬＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１８】
請求項１１に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ビット線１本に設けられた前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ビット線１本に設けられたセル数をＭとしたとき、
前記書き込み制御回路Ｂは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記オフセット電流検知セルに接続されたオフセット電流検知ビット線の電位が前記オフセット電流検知セルに接続されたワード線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記ワード線から流出する電流をＩｏｆｆｓｅｔＨＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１９】
請求項１２に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ワード線１本に設けられた前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ワード線１本に設けられたセル数をＭとしたとき、
前記書き込み制御回路Ａは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記オフセット電流検知セルに接続された前記オフセット電流検知ワード線の電位がオフセット電流検知セルに接続されたビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記オフセット電流検知ビット線から流出する電流をＩｏｆｆｓｅｔＬＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項２０】
請求項１２に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ワード線１本に設けられた前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ワード線１本に設けられたセル数をＭとしたとき、
前記書き込み制御回路Ｂは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記オフセット電流検知セルに接続されたビット線の電位が前記オフセット電流検知セルに接続されたオフセット電流検知ワード線より高い電位になるようにし、前記オフセット電流検知セルに接続された前記ワード線から流出する電流をＩｏｆｆｓｅｔＨＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項２１】
請求項１３、請求項１５、請求項１７および請求項１９のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記選択されたビット線と前記選択されたワード線の間の電圧は、前記メモリ素子の電流−電圧特性において前記メモリ素子を高抵抗状態から低抵抗状態に変化させるために必要な電圧以下の電圧である、
不揮発性半導体記憶装置。
【請求項２２】
請求項１４、請求項１６、請求項１８および請求項２０のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記選択されたワード線と前記選択されたビット線の間の電圧は、前記メモリ素子の電流−電圧特性において前記メモリ素子を低抵抗状態から高抵抗状態に変化させるために必要な電圧以上の電圧である、
不揮発性半導体記憶装置。
【請求項２３】
請求項１から請求項２２のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリセルは、
前記メモリ素子と、前記メモリ素子と前記ワード線とを電気的に接続するための第１のビアと、前記メモリ素子と前記ビット線とを電気的に接続するための第２のビアとで構成され、
前記オフセット電流検知セルは、
前記メモリセルから、前記第１のビアおよび前記第２のビアの少なくともいずれかを除いた構造を持つ、
不揮発性半導体記憶装置。
【請求項２４】
請求項１から請求項２２のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリセルは、
前記メモリ素子と、前記メモリ素子と前記ワード線とを電気的に接続するための第１のビアと、前記メモリ素子と前記ビット線とを電気的に接続するための第２のビアとで構成され、
前記オフセット電流検知セルは、
前記メモリセルから、前記メモリ素子を除いた構造、または、
前記メモリセルから、前記第１のビアおよび前記第２のビアの少なくともいずれかと、前記メモリ素子とを除いた構造を持つ、
不揮発性半導体記憶装置。
【請求項２５】
請求項１から請求項２４のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリ素子は、
第１の電極、抵抗変化層および第２の電極で構成される積層構造を有する抵抗変化型記憶素子を有し、
前記第１の電極は、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）およびＷ（タングステン）のいずれかで構成され、
前記第２の電極は、Ｐｔ（白金）、Ｉｒ（イリジウム）およびＰｄ（パラジウム）のいずれか、または、これらの合金で構成され、
前記抵抗変化層は、酸素不足型のタンタル酸化膜、酸素不足型の鉄酸化膜、酸素不足型のハフニウム酸化膜および酸素不足型のジルコニウム酸化物の少なくともいずれかで構成される高濃度酸化層および低濃度酸化層を含み、
前記高濃度酸化層の酸素不足度は、前記低濃度酸化層の酸素不足度より小さく、
前記メモリセルは、製造された後に、前記メモリ素子に前記メモリ動作を行わせるための初期ブレーク動作が加えられたセルであり、
前記オフセット電流検知セルは、前記メモリセルと同じ構造を有し、製造された後に、初期ブレーク動作が加えられていないセルである、
不揮発性半導体記憶装置。
【請求項２６】
不揮発性半導体記憶装置に対する書き込み方法であって、
前記オフセット電流検知セルに接続されたワード線と、前記オフセット電流検知セルに接続されたビット線とを選択する手順Ａと、
選択された前記ワード線と前記ビット線の間に一定電圧を印加し、その時の前記ワード線または前記ビット線から流出する回り込み電流を電流センス回路により検出して、検出した前記回り込み電流を書き込み制御回路により前記回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する手順Ｂと、
前記オフセット電気信号をオフセット電流値保持回路に保持する手順Ｃと、
前記オフセット電気信号に応じて生成される書き込み用の電気信号を書き込み制御回路に出力する手順Ｄと、
前記回り込み電流が第１の電流であるときには第１の書き込み電流が、前記第１の電流より高い第２の電流であるときには前記第１の書き込み電流より高い第２の書き込み電流が前記メモリセルに流れるように、前記オフセット電気信号に応じて前記書き込み用の電気信号を調整する手順Ｅと、
を含む、
書き込み方法。
【請求項２７】
不揮発性半導体記憶装置に対する書き込み方法であって、
書き込み対象のメモリセルに接続された第１のワード線と、前記第１のワード線に設けられた第１のオフセット電流検知セルに接続された第１のビット線とを選択する手順Ｆと、
選択された前記第１のワード線と前記第１のビット線の間に一定電圧を印加し、その時の前記第１のワード線または前記第１のビット線から流出する第１の回り込み電流を電流センス回路Ａにより検出して、検出した前記第１の回り込み電流を書き込み制御回路Ａにより前記第１の回り込み電流の大きさに応じた電気信号である第１のオフセット電気信号に変換する手順Ｇと、
前記第１のオフセット電気信号を第１のオフセット電流値保持回路に保持する手順Ｈと、
前記書き込み対象のメモリセルに接続された第２のビット線と、前記第２のビット線に設けられた第２のオフセット電流検知セルに接続された第２のワード線とを選択する手順Ｉと、
選択された前記第２のワード線と前記第２のビット線の間に、手順Ｇにおいて選択された前記第１のワード線と前記第１のビット線の間に印加した電圧と同じ大きさの電圧を印加し、その時の前記第２のワード線または前記第２のビット線から流出する第２の回り込み電流を電流センス回路Ａにより検出して、検出した前記第２の回り込み電流を書き込み制御回路Ｂにより前記第２の回り込み電流の大きさに応じた電気信号である第２のオフセット電気信号に変換する手順Ｊと、
前記第２のオフセット電気信号を第２のオフセット電流値保持回路に保持する手順Ｋと、
前記第１のオフセット電気信号、および、前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路に保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成する手順Ｌと、
前記平均オフセット電気信号に応じて前記第１の書き込み用の電気信号を調整する手順Ｍと、
を含む、
書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型記憶素子を用いたクロスポイント型の不揮発性半導体記憶装置に関するものであり、特に書き込み動作の安定性を向上させるセルアレイ構成とその書き込み方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器がよりいっそう高機能化している。そのため、不揮発性半導体記憶装置の大容量化、書き込み電力の低減、書き込み／書き込み時間の高速化、および長寿命化の要求が高まっている。【０００３】
こうした要求に対して、例えば、いわゆる抵抗変化型記憶素子を用いて構成されたメモリ素子を有する不揮発性半導体記憶装置の研究開発が進んでいる。抵抗変化型記憶素子とは、電気信号に応じて抵抗値が変化し、電気信号を切ってもその抵抗値が保たれる（不揮発に保持される）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。【０００４】
抵抗変化型記憶素子の代表的なものとしては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｅｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：抵抗変化メモリ；抵抗変化素子）ＳＰＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：スピン注入メモリ）など、がある。【０００５】
これら抵抗変化型記憶素子を用いた不揮発性半導体記憶装置の構成方法の一例として、クロスポイント構成が知られている。クロスポイント構成では、メモリセルはアレイ状に配置される（以下クロスポイントセルアレイと呼ぶ）。具体的には、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが設置される。【０００６】
クロスポイント構成では、対象とするメモリセルに含まれるメモリ素子の抵抗値を変更する（書き込む）ために、対応するビット線とワード線に電圧を印加すると、書き込み対象とするメモリセルには、そのメモリセルに印加した電圧に対応する電流に加え、書き込み対象とする選択メモリセルと並列または直列に接続された他の複数の非選択メモリセルを介した電流（回り込み電流：ｓｎｅａｋ  ｃｕｒｒｅｎｔ）も流れる。この回り込み電流は、書き込み対象とするメモリセルに含まれるメモリ素子の抵抗を変化させるために必要な電流を変動させるため、不揮発性半導体記憶装置において、安定的な書き込み動作（抵抗変化動作）を妨げることになる。【０００７】
クロスポイントセルアレイの書き込み動作を安定化するため、メモリセルの電圧降下を補償する方法が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１４０５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に記載の半導体記憶装置では、メモリセルを抵抗変化素子と単方向ダイオードの直列接続で構成しているため、メモリセルに流すことができる電流の方向はダイオードが順方向にバイアスされる方向のみに制限される。このため、抵抗変化素子の抵抗を低抵抗状態（ＬＲ状態）から高抵抗状態（ＨＲ状態）に変化させる場合に抵抗変化素子に流す電流の方向と、ＨＲ状態からＬＲ状態に変化させる場合に抵抗変化素子に流す電流の方向とが異なるバイポーラ型抵抗変化素子をメモリセルに用いる場合には適用できない。【００１０】
さらに、上記半導体記憶装置では、書き込み時にメモリセルに加わる電圧を一定にすることを目的としているが、後述するように、書き込み時に流れる電流値を一定にすることが抵抗変化特性の安定化に望ましい場合には、電圧を一定にすることにより電流値を一定にすることができなくなるため適用できない。【００１１】
以上のような課題に鑑み、本発明は、クロスポイント型の不揮発性半導体記憶装置であって、回り込み電流が存在する場合においても、その回り込み電流が書き込み動作時に及ぼす影響を低減させ、メモリセルに含まれるメモリ素子の抵抗変化動作を安定化させることで、信頼性の高い半導体記憶装置およびその書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明における不揮発性半導体記憶装置の一形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成される、クロスポイントセルアレイと、前記複数のワード線のうちから特定のワード線を選択するワード線選択回路と、前記複数のビット線のうちから特定のビット線を選択するビット線選択回路と、前記ワード線選択回路を介して前記ワード線に接続され、または、前記ビット線選択回路を介して前記ビット線に接続され、前記ワード線選択回路で選択されたワード線または前記ビット線選択回路で選択されたビット線に書き込み用の電気信号を出力するための書き込み制御回路と、前記ビット線選択回路を介して前記ビット線に接続され、または、前記ワード線選択回路を介して前記ワード線に接続され、前記ビット線選択回路で選択されたビット線または前記ワード線選択回路で選択されたワード線に流れる電流を検知して、前記電流の大きさに応じた電気信号に変換する電流センス回路と、を備え、前記セルの集合体には、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット電流検知セルと、が含まれ、前記メモリセルに接続される前記ワード線及び前記ビット線間に所定の極性と振幅を有する第１の電圧を印加して前記メモリセルに所定のデータを書き込む時に流れる電流を第１の書き込み電流とし、前記オフセット電流検知セルに接続される前記ワード線及び前記ビット線間に前記第１の電圧を印加した時流れる電流を回り込み電流とする時、前記書き込み制御回路は、前記第１の書き込み電流より高い第２の書き込み電流を前記メモリセルに流すように前記書き込み用の電気信号を調節する。【００１３】
また、本発明における不揮発性半導体記憶装置に対する書き込み方法の一形態は、前記オフセット電流検知セルに接続されたワード線と、前記オフセット電流検知セルに接続されたビット線とを選択する手順Ａと、選択された前記ワード線と前記ビット線の間に一定電圧を印加し、その時の前記ワード線または前記ビット線から流出する回り込み電流を電流センス回路により検出して、検出した前記回り込み電流を書き込み制御回路により前記回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する手順Ｂと、前記オフセット電気信号をオフセット電流値保持回路に保持する手順Ｃと、前記オフセット電気信号に応じて生成される書き込み用の電気信号を書き込み制御回路に出力する手順Ｄと、前記回り込み電流が第１の電流であるときには第１の書き込み電流が、前記第１の電流より高い第２の電流であるときには前記第１の書き込み電流より高い第２の書き込み電流が前記メモリセルに流れるように、前記オフセット電気信号に応じて前記書き込み用の電気信号を調整する手順Ｅと、を含む。【００１４】
また、本発明における不揮発性半導体記憶装置の他の一形態は、前記書き込み対象のメモリセルに接続された第１のワード線と、前記第１のワード線に設けられた第１のオフセット電流検知セルに接続された第１のビット線とを選択する手順Ｆと、選択された前記第１のワード線と前記第１のビット線の間に一定電圧を印加し、その時の前記第１のワード線または前記第１のビット線から流出する第１の回り込み電流を電流センス回路Ａにより検出して、検出した前記第１の回り込み電流を書き込み制御回路Ａにより前記第１の回り込み電流の大きさに応じた電気信号である第１のオフセット電気信号に変換する手順Ｇと、前記第１のオフセット電気信号を第１のオフセット電流値保持回路に保持する手順Ｈと、前記書き込み対象のメモリセルに接続された第２のビット線と、前記第２のビット線に設けられた第２のオフセット電流検知セルに接続された第２のワード線とを選択する手順Ｉと、選択された前記第２のワード線と前記第２のビット線の間に、手順Ｇにおいて選択された前記第１のワード線と前記第１のビット線の間に印加した電圧と同じ大きさの電圧を印加し、その時の前記第２のワード線または前記第２のビット線から流出する第２の回り込み電流を電流センス回路Ａにより検出して、検出した前記第２の回り込み電流を書き込み制御回路Ｂにより前記第２の回り込み電流の大きさに応じた電気信号である第２のオフセット電気信号に変換する手順Ｊと、前記第２のオフセット電気信号を第２のオフセット電流値保持回路に保持する手順Ｋと、前記第１のオフセット電気信号、および、前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路に保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成する手順Ｌと、前記平均オフセット電気信号に応じて前記第１の書き込み用の電気信号を調整する手順Ｍと、を含む。
【発明の効果】
【００１５】
本発明の抵抗変化型記憶素子を用いたクロスポイント型の不揮発性半導体記憶装置では、クロスポイント型回路で問題となる、書き込み動作の時にメモリセルを流れる電流が、回り込み電流の影響を受けて一定にならず、書き込み動作が不安定になるという問題を抑制できる。これにより、書き込み動作の安定性が向上するという効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式図である。
【図２】図２の（ａ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のクロスポイントセルアレイ、ワード線およびビット線の構成の詳細を示す平面図、図２の（ｂ）は、（ａ）のＸ−Ｘ’の断面構成を示した断面図である。
【図３】図３は、本発明のオフセット電流検知セルの、その他の構成方法を説明するための断面図である。
【図４】図４は、本発明のメモリセルをＲｅＲＡＭとＭＳＭダイオードで構成した場合におけるメモリセルの断面図である。
【図５】図５は、本発明のメモリセル単体の電圧−電流特性を示した図である。
【図６】図６は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低抵抗状態の書き込み方法を説明するための図である。
【図７】図７は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低抵抗状態の書き込み方法（続き）を説明するための図である。
【図８】図８は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低抵抗状態の書き込みフローチャートである。
【図９】図９は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の高抵抗状態の書き込み方法を説明するための図である。
【図１０】図１０は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の高抵抗状態の書き込み方法（続き）を説明するための図である。
【図１１】図１１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の高抵抗状態の書き込みフローチャートである。
【図１２】図１２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の他の構成を示す模式図である。
【図１３】図１３は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式図である。
【図１４】図１４は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の構成を示す模式図である。
【図１５】図１５は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の書き込み方法を説明するための図である。
【図１６】図１６は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の書き込み方法（続き）を説明するための図である。
【図１７】図１７は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の書き込み方法（続き）を説明するための図である。
【図１８】図１８は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の書き込みフローチャートである。
【図１９】図１９は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式図である。
【図２０】図２０は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低抵抗状態の書き込み方法を説明するための図である。
【図２１】図２１は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低抵抗状態の書き込み方法（続き）を説明するための図である。
【図２２】図２２は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の書き込みフローチャートである。
【発明を実施するための形態】
【００１７】
（本発明の基礎となった知見）
上記したように、クロスポイント構成では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが設置される。メモリセルは、抵抗変化型記憶素子単体または抵抗変化型記憶素子とダイオード等のスイッチング素子との直列接続として構成され、メモリセルの一方の端子はワード線に接続され、他方の端子はビット線に接続されている。クロスポイント構成は、抵抗変化型記憶素子がアクセストランジスタを介してビット線に接続されるいわゆる１Ｔ１Ｒ構成に比べ、大規模集積化に適しているという特徴を持つ。
【００１８】
クロスポイント構成において、メモリセルはアレイ状に配置される（以下クロスポイントセルアレイと呼ぶ）。クロスポイント構成では、対象とするメモリセルに含まれるメモリ素子の抵抗値を変更する（書き込む）ために、対応するビット線とワード線に電圧を印加する。このとき、書き込み対象とするメモリセルには、そのメモリセルに印加された電圧に対応する電流に加え、上下のビット線およびワード線によって書き込み対象とする選択メモリセルと並列または直列に接続された他の複数の非選択メモリセルを介した電流も流れる。この、書き込み対象とするメモリセル以外の他のメモリセルを介して流れる電流の総和を、本明細書では回り込み電流(ｓｎｅａｋ  ｃｕｒｒｅｎｔ)と呼ぶ。
【００１９】
回り込み電流は、クロスポイントセルアレイに記憶されたデータの状態（書き込みの対象とするメモリセルが所属するクロスポイントセルアレイ内の全てのメモリセルに含まれるメモリ素子の抵抗値およびその分布）で変化する。このため、書き込み対象のメモリセルの書き込み時に書き込み対象のメモリセルに流れる電流は、常に一定値でない回り込み電流の影響により変動する。つまり、この回り込み電流は、書き込み対象とするメモリセルに含まれるメモリ素子の抵抗を変化させるために必要な電流を変動させるため、不揮発性半導体記憶装置において、安定的な書き込み動作（抵抗変化動作）を妨げることになる。
【００２０】
メモリセルを、スイッチング素子と抵抗変化型記憶素子とを直列に接続した構成とすることで、この回り込み電流をある程度少なくすることはできる。しかし、回り込み電流はクロスポイントセルアレイの規模に応じて増加するため、クロスポイントセルアレイの大規模化の妨げとなる。
【００２１】
クロスポイントセルアレイの安定的な書き込み動作のため、例えば、メモリセルの書き込み動作時の電流により配線部分で電圧降下を発生させ、補助回路を用いて実効的にメモリセルに印加される電圧が低下するのを補償する半導体記憶装置が知られている。
【００２２】
上述の半導体記憶装置では、回り込み電流抑制の方法としてメモリセルを抵抗変化素子と単方向ダイオードの直列接続で構成している。これにより、回り込み電流はほぼ抑制されるが、メモリセルに流すことができる電流の方向もダイオードが順方向にバイアスされる方向のみに制限される。このため、抵抗変化素子の抵抗を低抵抗状態（ＬＲ状態）から高抵抗状態（ＨＲ状態）に変化させる場合に抵抗変化素子に流す電流の方向と、ＨＲ状態からＬＲ状態に変化させる場合に抵抗変化素子に流す電流の方向とが異なるような抵抗変化素子（以降、バイポーラ型抵抗変化素子と記述する）をメモリセルに用いる場合には適用できない。
【００２３】
さらに、上記半導体記憶装置では、書き込み時にメモリセルに加わる電圧を一定にすることを目的としているが、書き込み時に流れる電流値を一定にすることが抵抗変化特性の安定化に望ましい場合には、電圧を一定にすることにより電流値を一定にすることができなくなるため適用できない。
【００２４】
このような課題に鑑み、以下に、クロスポイント型の不揮発性半導体記憶装置であって、回り込み電流が存在する場合においてもその回り込み電流が書き込み動作時に及ぼす影響を低減させ、メモリセルに含まれるメモリ素子の抵抗変化動作を安定化させることで、信頼性の高い半導体記憶装置およびその書き込み方法について説明する。
【００２５】
上記の目的を達成するために、本発明における不揮発性半導体記憶装置の一形態は、第１の平面内において互いに平行に形成された複数のワード線と、第１の平面に平行な第２の平面内において互いに平行にかつ複数のワード線と立体交差するように形成された複数のビット線と、複数のワード線と複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成されるクロスポイントセルアレイと、複数のワード線のうちから特定のワード線を選択するワード線選択回路と、複数のビット線のうちから特定のビット線を選択するビット線選択回路と、ワード線選択回路を介してワード線に接続され、または、ビット線選択回路を介してビット線に接続され、ワード線選択回路で選択されたワード線またはビット線選択回路で選択されたビット線に書き込み用の電気信号を出力するための書き込み制御回路と、ビット線選択回路を介してビット線に接続され、または、ワード線選択回路を介してワード線に接続され、ビット線選択回路で選択されたビット線またはワード線選択回路で選択されたワード線に流れる電流を検知して、電流の大きさに応じた電気信号に変換する電流センス回路とを備える。また、電流センス回路は、回り込み電流をオフセット電気信号に変換し、電流センス回路で変換されたオフセット電気信号を保持するためのオフセット電流値保持回路を備える。
【００２６】
セルの集合体には、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、対応するワード線と対応するビット線との間に印加される電気信号によらず、メモリ素子がメモリ動作する場合の最も高抵抗な状態の抵抗値より高い抵抗値を有するオフセット電流検知セルとが含まれる。
【００２７】
書き込み制御回路は、第１の書き込み電流より高い第２の書き込み電流をメモリセルに流すように、書き込み用の電気信号を調節する機能を有する。また、書き込み制御回路は、ワード線選択回路で選択されたワード線に第１の書き込み用の電気信号を出力するための書き込み制御回路Ａと、ビット線選択回路で選択されたビット線に第２の書き込み用の電気信号を出力するための書き込み制御回路Ｂとを備えていてもよい。
【００２８】
また、第２の書き込み電流は、第１の書き込み電流と回り込み電流の和であってもよい。
【００２９】
また、電流センス回路は、ビット線選択回路で選択されたビット線から流出する回り込み電流を検知して、回り込み電流の大きさに応じた電気信号である第１のオフセット電気信号に変換する電流センス回路Ａと、ワード線選択回路で選択されたワード線から流出する回り込み電流を検知して、回り込み電流の大きさに応じた電気信号である第２のオフセット電気信号に変換する電流センス回路Ｂとを備えていてもよい。
【００３０】
オフセット電流値保持回路は、電流センス回路Ａで変換された第１のオフセット電気信号を保持するためのオフセット電流値保持回路Ａと、電流センス回路Ｂで変換された第２のオフセット電気信号を保持するためのオフセット電流値保持回路Ｂとを備えていてもよい。
【００３１】
ここで、電気信号とは、電流であっても電圧であってもよい。また、電流または電圧のアナログ信号をデジタル信号に変換したもの、または、デジタル信号をアナログ信号に変換したものであってもよい。また、電流または電圧に応じてパルス変調した信号であってもよい。
【００３２】
このような構成とすることで、オフセット電流検知セルを選択することで、書き込み対象のメモリセルに書き込みを行うときに流れる回り込み電流のおおよその大きさを検知することが可能となる。書き込み制御回路Ａ（書き込み制御回路Ｂ）は、書き込み制御回路Ａ（書き込み制御回路Ｂ）から出力される電流が、書き込み対象のメモリセルに書き込みを行うためにメモリ素子に流す電流ＩＬＲ（ＩＨＲ）に回り込み電流を加えた電流となるように、書き込み用の電気信号を調整してワード線（ビット線）に出力する。これにより、クロスポイントセルアレイに記憶されているデータに影響されること無く、書き込み対象のメモリセルには、書き込み対象のメモリセルに書き込みを行うためにメモリ素子に流す電流ＩＬＲ（ＩＨＲ）にほぼ等しい電流が流れるようになり、安定した書き込み動作を実現することが可能となる（第１の実施の形態）。
【００３３】
本発明における不揮発半導体記憶装置は、複数のワード線のそれぞれに対して各々１個ずつのオフセット電流検知セルが設けられ、かつ、複数のビット線のそれぞれに対して各々１個ずつのオフセット電流検知セルが設けられるようにクロスポイントセルアレイ内にオフセット電流検知セルが配置される構成としても良い。
【００３４】
このような構成とすることで、書き込み対象のメモリセルとオフセット電流検知セルでワード線もしくはビット線のどちらかが同じになるので、オフセット電流検知セルで検知される電流は、書き込み対象のメモリセルに書き込みを行うときに流れる回り込み電流により近い値となる。これにより、書き込み対象のメモリセルに流す電流をより精度良く一定の値に保つことが可能となる（第２の実施の形態）。
【００３５】
さらに、本発明における不揮発半導体記憶装置は、複数のワード線のそれぞれに対して各々１個ずつのオフセット電流検知セルが設けられ、かつ、複数のビット線のそれぞれに対して各々１個ずつのオフセット電流検知セルが設けられるようにクロスポイントセルアレイ内にオフセット電流検知セルが配置される構成においては、オフセット電流値保持回路Ａは、電流センス回路Ａで変換された第１のオフセット電気信号および第２のオフセット電気信号を保持するための第１のオフセット電流値保持回路および第２のオフセット電流値保持回路とを備え、オフセット電流値保持回路Ｂは、電流センス回路Ｂで変換された第１のオフセット電気信号および第２のオフセット電気信号を保持するための第１のオフセット電流値保持回路および第２のオフセット電流値保持回路とを備えていてもよい。
【００３６】
また、不揮発性半導体記憶装置は、さらに、第１のオフセット電流値保持回路および第２のオフセット電流値保持回路に保持された２つのオフセット電気信号を参照して、２つのオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Ａと、第１のオフセット電流値保持回路および第２のオフセット電流値保持回路に保持された２つのオフセット電気信号を参照して、２つのオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Ｂとを備える構成としても良い。
【００３７】
さらに、書き込み制御回路Ａおよび書き込み制御回路Ｂは、メモリセルに含まれるメモリ素子の抵抗値を変化させるためにメモリ素子に電流を流す場合には定電流源としても動作し、その時出力される電流の値を、クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続された第１のワード線と、第１のワード線に設けられた第１のオフセット電流検知セルに接続された第１のビット線を選択して検知される回り込み電流から生成される第１のオフセット電気信号と、クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続された第２のビット線と、第２のビット線に設けられた第２のオフセット電流検知セルに接続された第２のワード線を選択して検知される電流から生成される第２のオフセット電気信号とを用いて、調節する機能を有する。
【００３８】
このような構成とすることで、書き込み対象のメモリセルと同じワード線を持つ第１のオフセット電流検知セルで検知される回り込み電流と、書き込み対象のメモリセルと同じビット線を持つ第２のオフセット電流検知セルで検知される回り込み電流との平均値が、書き込み対象のメモリセルに書き込みを行うときに流れる回り込み電流により近い値となるため、書き込み対象のメモリセルに含まれるメモリ素子に流す電流をより精度良く一定の値に保つことが可能となる（第２の実施の形態の変形例）。
【００３９】
本発明における不揮発半導体記憶装置は、複数のビット線はメモリセルのみが接続された複数のビット線と、メモリセルとオフセット電流検知セルの両方が接続された複数のオフセット電流検知ビット線を含み、オフセット電流検知セルは、全ての複数のオフセット電流検知ビット線の各々に設けられるオフセット電流検知セルの個数が均等で、かつ、複数のワード線のそれぞれに対して各々１個ずつのオフセット電流検知セルが設けられるように、クロスポイントセルアレイ内に配置される構成としても良い。
【００４０】
この場合、オフセット電流を検知するために選択される前記オフセット電流検知セルは、クロスポイントセルアレイから選択された書き込み対象のメモリセルの接続されたワード線に対して設けられたオフセット電流検知セルとなる。
【００４１】
さらに、上記のオフセット電流検知セルが特定のオフセット電流検知ビット線にのみ設けられるように配置された構成と同様に、複数のワード線はメモリセルのみが接続された複数のワード線と、メモリセルとオフセット電流検知セルの両方が設けられた複数のオフセット電流検知ワード線を含み、オフセット電流検知セルは、全ての複数のオフセット電流検知ワード線の各々に設けられるオフセット電流検知セルの個数が均等で、かつ、複数のビット線のそれぞれに対して各々１個ずつのオフセット電流検知セルが設けられるように、クロスポイントセルアレイ内に配置される構成としても良い。
【００４２】
この場合、電流を検知するために選択される前記オフセット電流検知セルは、クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたビット線に対して設けられたオフセット電流検知セルとなる。
【００４３】
このような構成とすることで、オフセット電流検知セルを選択する際に、ビット線選択回路（またはワード線選択回路）で選択対象となるビット線（またはワード線）をオフセット電流検知ビット線（またはオフセット電流検知ワード線）だけに限定することができるので、ビット線選択回路（またはワード線選択回路）のスイッチ選択を行う回路の回路設計を容易にすることができるという効果が得られる（第３の実施の形態）。
【００４４】
なお、本発明に係る不揮発性半導体記憶装置は、必ずしも、ワード線選択回路、ビット線選択回路を備える必要はなく、少なくとも、上述のような特徴的なクロスポイントセルアレイを備えればよい。そのクロスポイントセルアレイは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、対応するワード線と対応するビット線との間に印加される電気信号によらず、メモリ素子がメモリ動作をする場合の高抵抗状態でのメモリ素子の抵抗値より高い抵抗値を有するオフセット電流検知セルとを含むので、構造上の違いがないメモリセルとダミーセルとで構成される従来のクロスポイントセルアレイと異なり、高い精度で回り込み電流を検知することができ、書き込み対象のメモリセルに流す電流をより精度良く一定の値に保つことが可能となる構造を有する。
【００４５】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付して説明を省略する場合がある。
【００４６】
本発明において、メモリ素子や配線の形状については模式的なものである。さらに、それらの個数等についても図示しやすい個数としている。
【００４７】
なお、本明細書では、１層のクロスポイントセルアレイについてのみ図面を用いて説明しているが、本発明は１層のクロスポイントセルアレイにのみ限定されるものではなく、２層以上のクロスポイントセルアレイについても、１層ごとのクロスポイントセルアレイに対して本発明の構成を適用すれば、同様の効果が得られる。
【００４８】
さらに、本明細書では、ビット線からワード線側に電流を流すことでメモリ素子の抵抗を高抵抗状態に、ワード線からビット線側に電流を流すことでメモリ素子の抵抗を低抵抗状態にする場合を例として説明しているが、本発明はこれにのみ限定されるものではない。オフセット電流検知セルを選択して電流を検知するときに電流を流す方向と、実際にメモリセルを書き込むために電流を流す方向が一致してれば、同様の効果が得られる。
【００４９】
（第１の実施の形態）
［装置の構成］
本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０００は、図１に示されているように、第１の平面内において互いに平行に形成された複数のワード線２と、第１の平面に平行な第２の平面内において互いに平行にかつ複数のワード線２と立体交差するように形成された複数のビット線３と、複数のワード線２と複数のビット線３の立体交差点のそれぞれに対して設けられた複数のセル（メモリセル４及びオフセット電流検知セル５を含む）の集合体で構成される、クロスポイントセルアレイ１と、複数のワード線２のうちから特定のワード線２を選択するワード線選択回路１０と、複数のビット線３のうちから特定のビット線３を選択するビット線選択回路１１と、ワード線選択回路１０を介してワード線２に接続され、ワード線選択回路１０で選択されたワード線２に書き込み用の電気信号を出力するための書き込み制御回路２２と、ビット線選択回路１１を介して選択ビット線３に接続され、ビット線選択回路１１で選択されたビット線３に流れる回り込み電流を検知して、回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する電流センス回路２１と、を備え、セルの集合体には、選択されたワード線２と選択されたビット線３との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をする抵抗変化型記憶素子（メモリ素子）を含む複数のメモリセル４と、対応するワード線２と対応するビット線３との間に印加される電気信号によらず、所定の高抵抗値を有する少なくとも１つのオフセット電流検知セル５と、が含まれ、電流センス回路２１及び書き込み制御回路２２は、オフセット電流検知セル５を選択して回り込み電流を測定して一旦記憶し、選択されたメモリセル４の所定の第１の書き込み電流に回り込み電流を加算された第２の書き込み電流を選択されたメモリセル４に流すように書き込み制御回路２２を制御する。以下、各構成要素を詳細に説明する。
【００５０】
この不揮発性半導体記憶装置１０００は、上述したように、第１の方向と平行にストライプ状に形成された複数のワード線２と、ワード線２と交差する方向（第２の方向）にストライプ状に形成された複数のビット線３と、ワード線２とビット線３の平面視における交点でかつワード線２とビット線３との間に形成されたクロスポイントセルアレイ１を備えている。さらに、クロスポイントセルアレイ１は、複数のメモリセル４と、１個以上のオフセット電流検知セル５を含んでいる。
【００５１】
なお、図１に示されたクロスポイントセルアレイ１では、オフセット電流検知セル５は中心に配置されているが、必ずしも中心に配置する必要はなく、オフセット電流検知セル５はクロスポイントセルアレイ１のどこに配置されていても良い。さらに、クロスポイントセルアレイ１内のオフセット電流検知セル５の数は１つに限定されるものではなく、２つ以上のオフセット電流検知セル５が同一のクロスポイントセルアレイ１内に設置されていても良い。
【００５２】
また、上記した図１では、ワード線２に書き込み制御回路２２を接続し、ビット線３に電流センス回路２１を接続した構成としているが、ワード線２に電流センス回路２１を接続し、ビット線３に書き込み制御回路２２を接続した構成としてもよい。また、電流センス回路の機能と書き込み制御回路の機能を兼ね備えた回路をワード線２およびビット線３のそれぞれに接続し、一方を電流センス回路として使用するときは他方を書き込み制御回路として使用するという構成であってもよい。
【００５３】
図２は、図１のクロスポイントセルアレイ１、ワード線２およびビット線３の構成について、より詳細に示したものである。図２の（ａ）は平面図、同図の（ｂ）は同図の（ａ）のＸ−Ｘ’の断面構成を示した図である。図２の（ａ）および（ｂ）に示すとおり、本実施の形態におけるメモリセル４は、メモリ素子１１１と、メモリ素子１１１とワード線２とを電気的に接続するための第１ビア１１０と、メモリ素子１１１とビット線３とを電気的に接続するための第２ビア１１２で構成されている。
【００５４】
メモリ素子１１１は、抵抗変化型記憶素子、または、抵抗変化型記憶素子とスイッチング素子との直列接続で構成される。ここで用いられる抵抗変化型記憶素子は、２つの端子間の抵抗値が電気信号に応じて変化し、その抵抗値が電気信号を切っても保たれる（不揮発に保持される）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことである。メモリ素子１１１としてはバイポーラ型及びユニポーラ型の書き換え特性を有し、具体的には、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ  ＣｈａｎｇｅＲａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｅｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：抵抗変化メモリ）、ＳＰＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：スピン注入メモリ）など、を用いることが出来る。メモリ素子１１１は、それに含まれる抵抗変化型記憶素子が高抵抗の状態（ＨＲ状態）と低抵抗の状態（ＬＲ状態）のどちらか一方を“１”、他方を“０”に対応付けることにより、１ビットのデータを記憶する。また、ＨＲ状態およびＬＲ状態の書き込みのうち少なくとも一方は、書き込みを行うための電気信号として電流を用い、電流を調整することによってＨＲ状態またはＬＲ状態の書き込みが行われる。この場合、書き込み時に流れる電流をＨＲ状態またはＬＲ状態の書き込みに対応する一定値にすることが、抵抗変化特性の安定化に望ましい。
【００５５】
また、ここで用いられるスイッチング素子には、ｐｎ接合ダイオードなどの整流素子、もしくは半導体層とこの半導体層を挟む金属電極体層（つまり、第１の金属電極および第２の金属電極）との３層の積層構成で構成されるＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオード、絶縁体層とこの絶縁体層を挟む金属電極体層との３層の積層構成で構成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオードなど、バイアスの方向によらず、非線形のＩ−Ｖ特性を有する素子（以降、バイポーラ型ダイオードと記述する）を用いることが出来る。
【００５６】
オフセット電流検知セル５は、一例として、メモリセル４から第２ビア１１２を除いた構造となっている。詳しくは後述するが、オフセット電流検知セル５の役割は、クロスポイントセルアレイ１での回り込み電流のおおよその値を測定することである。ここで、回り込み電流とは、オフセット電流検知セル５以外のメモリセル４に流れる電流の総和である。なお、オフセット電流検知セル５の構成として、オフセット電流検知セル５の上下のワード線２およびビット線３との間に書き込み時にほぼ等しい電位差が加えられたときにオフセット電流検知セル５を流れる電流が、メモリ素子１１１に含まれる抵抗変化型記憶素子が高抵抗状態でメモリセル４の上下のワード線２およびビット線３との間に書き込みための電位差が加えられたときにメモリセル４を流れる電流よりも小さくなるような構成になっていれば良い。つまり、オフセット電流検知セル５は、対応するワード線２と対応するビット線３との間に印加される電気信号によらず、メモリセル４が有するメモリ素子１１１がメモリ動作をする場合の高抵抗状態でのメモリ素子１１１の抵抗値より高い抵抗値を有する構成を備える。
【００５７】
図２の（ｂ）に示されるオフセット電流検知セル５では、メモリセル４の構造と比較して、第２ビア１１２を形成しないことで、オフセット電流検知セル５の上下のワード線２およびビット線３との間に書き込み時の電位差が加えられたときにオフセット電流検知セル５を流れる電流がほとんど零になるようにしている。この場合、製造上、メモリ素子１１１の形成およびその上の層間絶縁膜１００の形成までは、メモリセル４とオフセット電流検知セル５で違いは生じないので、隣の全てにメモリセルが配置されたメモリセル４と、隣にオフセット電流検知セル５が配置されたメモリセル４とで、レイアウトの差による、メモリ素子の出来上がり寸法ならびに特性ばらつきへの影響をなくすことが可能となる。
【００５８】
図３の（ａ）〜（ｄ）にオフセット電流検知セル５のその他の構造例を示す。メモリセル４の構成と比較して、図３の（ａ）に示されるオフセット電流検知セル５１は、メモリ素子１１１とワード線２とを電気的に接続するためのビアを形成しない構造をもち、同図の（ｂ）に示されるオフセット電流検知セル５２は、メモリ素子１１１を形成しない構造をもち、同図の（ｃ）に示されるオフセット電流検知セル５３は、メモリ素子１１１と上下のワード線２およびビット線３とを電気的に接続するためのビアを両方とも形成しない構造をもち、同図の（ｄ）に示されるオフセット電流検知セル５は、メモリ素子ならびに上下ビア両方とも形成しない構造をもつ。いずれの構造でも、オフセット電流検知セル５の上下のワード線２およびビット線３との間に書き込み時の電位差が加えられても、オフセット電流検知セル５にはほとんど電流が流れないので、図２の（ｂ）に示されるオフセット電流検知セル５と同様の効果が得られる。
【００５９】
図３の（ａ）、（ｂ）および（ｃ）に示されるオフセット電流検知セル５１〜５３の構造では、ビット線３を銅（Ｃｕ）のダマシン配線で形成する場合に、ビット線３となる配線溝の形成時にオーバーエッチが発生しても、図２の（ｂ）に示されるオフセット電流検知セル５の構造に比べてオフセット電流検知セル５１〜５３のショートが発生しにくくなるという効果がある。
【００６０】
さらに、図３の（ｂ）に示される構造では、第１ビア１１０をタングステン（Ｗ）ビアおよびＣｕビアで形成する場合でも、オフセット電流検知セル５２のディッシング量をメモリセル４と同じにできるので、メモリ素子１１１のリソグラフィー工程での局所的なフォーカスマージンのばらつきを少なくできるという効果がある。さらに、図３の（ｃ）に示される構造では、メモリ素子１１１の上下のビアを形成しないので、ビアエッチにオーバーエッチが発生しても、オフセット電流検知セル５３がショートすることがない。さらに、図３の（ｄ）では、製造工程でのばらつきによるオフセット電流検知セル５４のショート発生を、最も高い確率で防ぐことができる。
【００６１】
図１に示される不揮発性半導体記憶装置１０００は、さらに、ワード線選択回路１０およびビット線選択回路１１を含む。ワード線選択回路１０は、ワード線２に接続され、ワード線２のうちから１つを選択し、その選択したワード線２（つまり、選択ワード線）を書き込み制御回路２２に接続させ、その他のワード線２は例えば開放状態にする。ビット線選択回路１１は、ビット線３に接続され、ビット線３のうちから１つを選択し、その選択したビット線３（つまり、選択ビット線）を電流センス回路２１に接続させ、その他のビット線３は例えば開放状態にする。非選択のワード線２及びビット線３は、スイッチング素子をオフさせるような電圧が与えられていても良い。
【００６２】
書き込み制御回路２２は、必要に応じて（後述）ワード線２からビット線３に電流を流す方向に一定の電位を発生させる可変電圧源、または、ワード線２からビット線３にピーク電流が一定のパルス状の電流を流すための可変パルス電流源として動作する。
【００６３】
また、電流センス回路２１は、ビット線３から流入した回り込み電流を、ビット線３から流入した回り込み電流の大きさに応じた電気信号に変換し、変換した電気信号（オフセット電気信号）をオフセット電流値保持回路２３に出力する。ここで、電気信号とは、電流であっても電圧であってもよい。また、電流または電圧のアナログ信号をデジタル信号に変換したもの、または、デジタル信号をアナログ信号に変換したものであってもよい。また、電流または電圧に応じてパルス変調した信号であってもよい。出力されたオフセット電気信号は、オフセット電流値保持回路２３で保持される。オフセット電流値保持回路２３は、そのオフセット電気信号を必要に応じて書き込み制御回路２２に出力する機能を有する。
【００６４】
［ＲｅＲＡＭを用いた場合の例］
図４に、メモリ素子１１１の抵抗変化型記憶素子として抵抗変化素子（ＲｅＲＡＭ）を用い、スイッチング素子としてＭＳＭダイオードを用いた場合のメモリセル４の構成の一例を示す。
【００６５】
図４に示されるように、抵抗変化素子５７０は、第１電極５１１、低濃度酸化層５２１、高濃度酸化層５２２および第２電極５１２で構成される積層構造を有している。また、ダイオード５７１は、第２電極５１２、半導体層５３０および第３電極５１３で構成される積層構造を有している。図４で示したメモリ素子５７２では、第２電極５１２が抵抗変化素子５７０とダイオード５７１の両方の電極として共有されているが、抵抗変化素子５７０とダイオード５７１で異なる材料が必要なときは、第２電極５１２を異なる材料の２層以上で構成される積層の構造としても良い。
【００６６】
第１電極５１１および第２電極５１２の材料には、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）またはＷ（タングステン）等を用いることができるが、ここでは膜厚５０ｎｍのＴａＮを用いた。
【００６７】
第３電極５１３の材料には、Ｐｔ（白金）、Ｉｒ（イリジウム）およびＰｄ（パラジウム）のいずれか、またはこれらの合金を用いることができるが、ここではＩｒを５０ｎｍとした。
【００６８】
低濃度酸化層５２１および高濃度酸化層５２２は、抵抗変化素子５７０の抵抗変化層を構成している。抵抗変化素子５７０における抵抗変化は、この抵抗変化層の抵抗変化によって起こる。
【００６９】
低濃度酸化層５２１は、第１の金属の酸化物で構成され、高濃度酸化層５２２は、第２の金属の酸化物で構成されている。ここで、第２の金属の酸化物は、第１の金属の酸化物よりも酸素不足度が小さい。抵抗変化素子５７０の高濃度酸化層５２２中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。この局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
【００７０】
低濃度酸化層５２１には、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型の膜が用いられるが、ここではタンタル酸化物を用いた場合について説明する。これは以下のようにすれば形成できる。低濃度酸化層５２１の好適な範囲としては、ＴａＯｘ（０＜ｘ＜２．５）、膜厚は３０ｎｍ以上１００ｎｍ以下としてもよい。
【００７１】
高濃度酸化層５２２としては、ＴａＯｙ（ｘ＜ｙ）、膜厚は１ｎｍ以上１０ｎｍ以下としてもよい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘの化学式のｘの値を調整することができる。
【００７２】
具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０−４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にしてスパッタリングを行う。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率（つまり、酸素原子の総原子に対する組成比（Ｏ／（Ｔａ＋Ｏ）））は約４０％（ＴａＯ０．６６）から約７０％（ＴａＯ２．３）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。また、化学量論的組成を有する酸化物とは、タンタル酸化物の場合、絶縁体であるＴａ２Ｏ５をここでは指す。酸素不足型とすることで金属酸化物は導電性を有するようになる。本実施の形態では、高濃度酸化層５２２としてＴａ２Ｏ５膜を６ｎｍ、低濃度酸化層５２１としてＴａＯ０．６６を５０ｎｍ堆積した。
【００７３】
また、高濃度酸化層５２２および低濃度酸化層５２１としては酸素不足型のタンタル酸化膜以外にも、同様に酸素不足型の鉄を含む酸化膜や、その他遷移金属酸化物であるハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等の酸化物を用いても、同様の積層構造の抵抗変化膜が構成できる。また、アルミニウム（Ａｌ）の酸化物を用いても同様の積層構造の抵抗変化膜が構成できる。これらの膜の成膜方法にはスパッタ法やＣＶＤ法等が用いられる。
【００７４】
本実施の形態では、高濃度酸化層５２２の酸素不足度は、低濃度酸化層５２１の酸素不足度より小さい。ここで、酸素不足度とは、それぞれの金属において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でかつより高い抵抗値を有している。
【００７５】
例えば、遷移金属であるタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
【００７６】
上記した金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、低濃度酸化層５２１の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、高濃度酸化層５２２の組成をＨｆＯｙとした場合にｙがｘの値よりも大きい場合に、抵抗変化層の抵抗値を安定して高速に変化させることが確認できている。この場合、高濃度酸化層５２２の膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。また、ジルコニウム酸化物を用いる場合、低濃度酸化層５２１の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、高濃度酸化層５２２の組成をＺｒＯｙとした場合にｙがｘの値よりも大きい場合に、抵抗変化層の抵抗値を安定して高速に変化させることが確認できている。この場合、高濃度酸化層５２２の膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。上記のように、抵抗が高く膜厚が薄い高濃度酸化層５２２と、抵抗が低い低濃度酸化層５２１の積層構造で抵抗変化層を構成することにより、抵抗変化素子に印加された電圧は、抵抗が高い高濃度酸化層５２２に、より多くの電圧が分配され、高濃度酸化層５２２中で発生する酸化還元反応をより起こしやすくすることができる。
【００７７】
さらに、低濃度酸化層５２１を構成する第１の金属と、高濃度酸化層５２２を構成する第２の金属とは、異なる材料を用いてもよい。この場合、高濃度酸化層５２２は、低濃度酸化層５２１よりも酸素不足度が小さい、つまり抵抗が高いようにしてもよい。このような構成とすることにより、抵抗変化時に抵抗変化層に印加された電圧は、高濃度酸化層５２２に、より多くの電圧が分配され、高濃度酸化層５２２中で発生する酸化還元反応をより起こしやすくすることができる。
【００７８】
また、第１の金属と第２の金属とが互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より小さいようにしてもよい。抵抗変化現象は、抵抗が高い高濃度酸化層５２２中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化し、発生すると考えられる。
【００７９】
例えば、低濃度酸化層５２１に、酸素不足型のタンタル酸化物を用い、高濃度酸化層５２２にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。高濃度酸化層５２２に低濃度酸化層５２１より標準電極電位が小さい金属の酸化物を配置することにより、高濃度酸化層５２２中でより酸化還元反応が発生しやすくなる。なお、その他の組み合わせとして、高抵抗層となる高濃度酸化層５２２にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、低濃度酸化層５２１に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、高濃度酸化層５２２にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
【００８０】
ＭＳＭダイオードを構成する半導体層５３０の材料には、窒素不足型シリコン窒化物（ＳｉＮｘ）が用いられる。なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【００８１】
半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、電流のオン／オフ比は５となり、不揮発性半導体記憶装置１０００のダイオード素子として充分使用可能であることが確認できた。
【００８２】
第１ビア１１０および第２ビア１１２の材料には、Ｗを用いた。
【００８３】
層間絶縁膜５０１には、ＴＥＯＳ−ＳｉＯ膜、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いることができる。さらに、これら材料の積層構造を用いても良い。ここでは、ＴＥＯＳ−ＳｉＯ膜を用いた。
【００８４】
ワード線２およびビット線３には、一般的な半導体で用いられているＣｕ（銅）配線またはＡｌ−Ｃｕ（アルミ−銅合金）配線などを用いることができる。ここでは、Ａｌ−Ｃｕ配線を用いた。
【００８５】
上記の構成で作製した抵抗変化素子５７０では、製造直後の抵抗値（初期抵抗値）は、通常の抵抗変化動作時の高抵抗（ＨＲ）状態における抵抗値よりも高い抵抗値となる。製造後の未動作状態（メモリ動作をしていない状態）の素子を抵抗変化動作（メモリ動作）可能な状態にするために、初期ブレーク動作（通常の抵抗変化動作時の印加電圧より高い電圧を印加することによってメモリ動作できる状態に（一般に、低抵抗化）させる動作）が必要となる。
【００８６】
データを記憶させるためのメモリセル４として用いる抵抗変化素子５７０には初期ブレーク動作を施す必要があるが、ここで、意図的に、ある抵抗変化素子５７０に初期ブレーク動作を施さなければ、その抵抗変化素子５７０を含むメモリセル４は、通常の抵抗変化動作時の高抵抗（ＨＲ）状態における抵抗値よりも高い抵抗値の状態であるため、オフセット電流検知セル５として使用することができる。このように、図４の抵抗変化素子５７０を用いた場合、初期ブレーク動作の有無でメモリセル４とオフセット電流検知セル５を作り分けることが可能となる。つまり、メモリセル４は、製造された後にメモリ動作を行わせるための初期ブレーク動作が加えられたセルであり、オフセット電流検知セル５は、メモリセル４と同じ構造を有し製造された後に初期ブレーク動作が加えられていないセルである。これにより、製造後にどのセルをオフセット電流検知セル５として用いるかを選択することが可能となるため、回路設計の自由度が広がるという利点がある。さらに、メモリセル４とオフセット電流検知セル５の製造上の構造の違いは生じないので、メモリセル４とオフセット電流検知セル５とのレイアウトの差による出来上がり寸法への影響をなくすことが可能となる。
【００８７】
なお、上記、図４に示した抵抗変化素子５７０を用いた場合の効果は、本実施の形態のみに限定されるものではなく、後述する第２の実施の形態および第３の実施の形態でも有効である。
【００８８】
図５は、図４に示したメモリセル４単体での、初期ブレーク動作を完了した後の、抵抗変化動作における電圧−電流特性（カーブＡ）を示したものである。横軸の電圧は、ビット線３の電位がワード線２より高い場合を正電圧、ビット線３の電位がワード線２より低い場合を負電圧として示している。正方向の電圧印加により抵抗変化素子５７０の抵抗がＬＲ状態からＨＲ状態へ、負方向の電圧印加により抵抗変化素子５７０の抵抗がＨＲ状態からＬＲ状態に変化する。このとき、抵抗変化動作を安定的に行うためには、ＬＲ状態からＨＲ状態に抵抗変化させる時の最大電流（ＩＨＲ）と、ＨＲ状態からＬＲ状態に抵抗変化させる時の最大電流（ＩＬＲ）が常に一定になるように制御することが必要である。
【００８９】
以降、メモリセル４のワード線２−ビット線３間に電圧を印加してメモリセル４に含まれる抵抗変化素子の抵抗値をＨＲ状態からＬＲ状態に変化させることを、メモリセル４をＬＲ状態に書き込むと記述し、同様にメモリセル４に含まれる抵抗変化素子の抵抗値をＬＲ状態からＨＲ状態に変化させることを、メモリセル４をＨＲ状態に書き込むと記述する。
【００９０】
図５には、図４に示したメモリセル４を用いてクロスポイントセルアレイ１を形成した場合の、メモリセル４をＨＲ状態及びＬＲ状態に書き込むためにビット線３およびワード線２間に電圧を印加したときに流れる電流（カーブＡ）と、その時流れる回り込み電流（カーブＢ）も併せて示している。
【００９１】
図５の回り込み電流は一例を示したものであり、クロスポイントセルアレイ１に記憶されたデータの状態（書き込みの対象とするメモリセル４が所属するクロスポイントセルアレイ１内の全てのメモリセル４に含まれるメモリ素子１１１の抵抗値およびその分布）により、メモリ素子１１１の電圧−電流特性が変化する。このため、メモリセル４をＨＲ状態およびＬＲ状態に書き込むために、書き込み信号を発生させる回路の出力を一定の電流に制御しても、回り込み電流が変動するため、実際にメモリセル４に流れる電流はそれにつられて変動し、安定した書き込み動作をさせることができない。
【００９２】
この問題を解決するためには、あらかじめ回り込み電流（ＩｏｆｆｓｅｔＨＲおよびＩｏｆｆｓｅｔＬＲ）を検知しておき、これに書き込み対象のメモリセル４に流したい電流（ＩＨＲおよびＩＬＲ）を加えた電流になるように、書き込み信号を発生させる回路の出力を制御することが必要になる。
【００９３】
［ＬＲ書き込み方法］
続いて、図６および図７を用いて、本実施の形態による不揮発性半導体記憶装置１０００ａにおいてメモリセル４にＬＲ状態を書き込む方法について説明する。
【００９４】
図６および図７は、本実施の形態に係る不揮発性半導体記憶装置１０００ａの低抵抗状態の書き込み方法を説明するための図である。
【００９５】
はじめに、ＬＲ書き込みに使用する不揮発性半導体記憶装置１０００ａの構成の一例について説明する。不揮発性半導体記憶装置１０００ａの構成は、図１に示した不揮発性半導体記憶装置１０００の構成と同様である。
【００９６】
すなわち、図６に示すように、不揮発性半導体記憶装置１０００ａは、図１に示した不揮発性半導体記憶装置１０００と同様、クロスポイントセルアレイ１と、ワード線２と、ビット線３と、ワード線選択回路１０と、ビット線選択回路１１とを備えている。
【００９７】
また、不揮発性半導体記憶装置１０００ａは、ワード線選択回路１０を介して選択ワード線２に接続され、ワード線選択回路１０で選択されたワード線２に書き込み用の電気信号を出力するための書き込み制御回路Ａ２２ａと、ビット線選択回路１１を介してビット線３に接続され、ビット線選択回路１１で選択されたビット線３に流れる回り込み電流を検知して、回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する電流センス回路Ａ２１ａと、オフセット電気信号を保持するオフセット電流値保持回路Ａ２３ａとを備えている。
【００９８】
電流センス回路Ａ２１ａは、オフセット電流検知セル５を選択して回り込み電流を測定して一旦記憶し、選択されたメモリセル４の所定の第１の書き込み電流に回り込み電流を加算された第２の書き込み電流を選択されたメモリセル４に流すように書き込み制御回路Ａ２２ａを制御する。
【００９９】
すなわち、書き込み制御回路Ａ２２ａは、必要に応じて（後述）ワード線２からビット線３に電流を流す方向に一定の電位を発生させる可変電圧源、または、ワード線２からビット線３にピーク電流が一定のパルス状の電流を流すための可変パルス電流源として動作する。
【０１００】
電流センス回路Ａ２１ａは、ビット線３から流入した回り込み電流を、ビット線３から流入した回り込み電流の大きさに応じた電気信号に変換し、変換した電気信号（オフセット電気信号）をオフセット電流値保持回路Ａ２３ａに出力する。出力されたオフセット電気信号は、オフセット電流値保持回路Ａ２３ａで保持される。オフセット電流値保持回路Ａ２３ａは、そのオフセット電気信号を必要に応じて書き込み制御回路Ａ２２ａに出力する機能を有する。
【０１０１】
以下、書き込み対象セル（書き込み対象のメモリセル）４ａをＬＲ状態に書き込む動作を例にして、そのシーケンスを示す。
【０１０２】
まず、図６に示すように、ワード線選択回路１０により、複数のワード線２のうちからオフセット電流検知セル５に接続されたワード線ＷＬｉを選択することで、オフセット電流検知セル５を書き込み制御回路Ａ２２ａに接続し、その他のワード線２は開放状態にする。続いて、ビット線選択回路１１により、複数のビット線３のうちからオフセット電流検知セル５に接続されたビット線ＢＬｊを選択することで、オフセット電流検知セル５を電流センス回路Ａ２１ａに接続し、その他のビット線３は開放状態にする。
【０１０３】
次に、書き込み制御回路Ａ２２ａから電圧を出力させて、ワード線ＷＬｉからオフセット電流検知セル５を介してビット線ＢＬｊの方向に電流を流し、その時のビット線ＢＬｊの電流を電流センス回路Ａ２１ａで検知する。このとき、書き込み制御回路Ａ２２ａから出力される電圧とビット線ＢＬｊの電圧（電流センス回路Ａ２１ａの入力部の電圧であり、電流センス回路Ａ２１ａの回路方式によって異なる）の差がオフセット電流検知セル５に印加される第１の電圧である。これにより、オフセット電流検知セル５に接続されたワード線の電位がオフセット電流検知セルに接続されたビット線より高い電位となる。この第１の電圧は、図５のカーブＡにおいて、メモリセル４の状態がＨＲ状態からＬＲ状態に変化するために必要な電圧であるＶＬＲと同じ電圧であれば、そのとき電流センス回路Ａ２１ａで検知される電流は実際にメモリセル４をＬＲ状態に書き込むときに流れる回り込み電流とほぼ一致する。第１の電圧がＶＬＲより小さい電圧の場合には、電流センス回路Ａ２１ａで検知される電流は実際にメモリセル４をＬＲ状態に書き込むときに流れる回り込み電流より小さくなる。電流センス回路Ａ２１ａで検知される電流の大小の傾向は、実際の回り込み電流の傾向を反映するため、電流センス回路Ａ２１ａで検知される電流を用いて書き込み制御回路Ａ２２ａの出力電流を調整することで書き込み電流の安定化することができる。また、ＶＬＲの値は、あらかじめメモリセル４の電圧−電流特性を取得しておけば、その特性から検出できる。このＶＬＲは、メモリセルアレイ単位で設定されればよく、メモリセルごとに変える必要はない。
【０１０４】
回り込み電流は、書き込み対象セル４ａに記憶されているデータにはほとんど影響を受けず、クロスポイントセルアレイ１内に含まれる書き込み対象セル４ａを除く全ての他のメモリセル４に記憶されているデータによって変化する。また、回り込み電流は、書き込み対象セル４ａを除く全ての他のメモリセル４がＬＲ状態のときに最も大きく、逆に、書き込み対象セル４ａを除く全ての他のメモリセル４がＨＲ状態のときに最も小さくなる。また、クロスポイントセルアレイ１の規模が大きくなれば、それに伴って、回り込み電流成分（ＩＳＮＥＡＫ）も増加する。つまり、回り込み電流は、クロスポイントセルアレイ１の規模で変化するだけでなく、クロスポイントセルアレイ１に記憶されたデータによって動的に変化する。
【０１０５】
オフセット電流検知セル５の接続されたビット線ＢＬｊとワード線ＷＬｉ間にＶＬＲの電圧を印加したときに、ビット線ＢＬｊから電流センス回路Ａ２１ａに流入する電流（ＩｏｆｆｓｅｔＬＲ）は、（オフセット電流検知セル５自身を流れる電流＋回り込み電流）となるが、オフセット電流検知セル５が図２および図３に示した構造である場合は、オフセット電流検知セル５自身を流れる電流はほぼ零となる。したがって、ＩｏｆｆｓｅｔＬＲは回り込み電流のみとなる。このオフセット電流検知セル５で検知された回り込み電流と、書き込み対象セル４ａにＬＲ状態を書き込むときに流れる回り込み電流とは完全には一致しないが、クロスポイントセルアレイ１の規模が大きくなるほど、その差は小さくなる。つまり、ＩｏｆｆｓｅｔＬＲは、動的に変化するクロスポイントセルアレイ１における、書き込み対象セル４ａにＬＲ状態を書き込むときに発生する回り込み電流とおおよそ等しくなる。したがって、オフセット電流検知セル５を用いることで、この動的に変化する回り込み電流を逐次検知することが可能となる。
【０１０６】
次に、電流センス回路Ａ２１ａからは、電流ＩｏｆｆｓｅｔＬＲの大きさに応じたオフセット電気信号ＳｏｆｆｓｅｔＬＲが出力され、そのオフセット電気信号ＳｏｆｆｓｅｔＬＲはオフセット電流値保持回路Ａ２３ａで保持される。この電流センス回路Ａ２１ａから出力されるオフセット電気信号ＳｏｆｆｓｅｔＬＲは、電流センス回路Ａ２１ａに入力される電流の大きさに応じ変化する電気信号であれば良く、オフセット電流値保持回路Ａ２３ａにどのような方式の回路を用いるかに合わせて自由に選択できる。例えば、電流もしくは電圧の振幅や、パルス状の電流もしくは電圧のパルス幅・パルス密度などを用いることができる。
【０１０７】
続いて、書き込み制御回路Ａ２２ａの電圧出力を停止させる。次に、図７に示すように、ワード線選択回路１０により、複数のワード線２のうちから書き込み対象セル４ａに接続されたワード線ＷＬｍを選択することで、書き込み対象セル４ａを書き込み制御回路Ａ２２ａに接続し、その他のワード線２は例えば開放状態にする。続いて、ビット線選択回路１１により、複数のビット線３のうちから書き込み対象セル４ａに接続されたビット線ＢＬｎを選択することで、書き込み対象セル４ａを電流センス回路Ａ２１ａに接続し、その他のビット線３は例えば開放状態にする。非選択のワード線２及びビット線３は、スイッチング素子をオフさせるような電圧が与えられていても良い。
【０１０８】
次に、オフセット電流値保持回路Ａ２３ａに保持されたオフセット電気信号ＳｏｆｆｓｅｔＬＲを、オフセット電流値保持回路Ａ２３ａから書き込み制御回路Ａ２２ａに出力する。書き込み制御回路Ａ２２ａは、書き込み制御回路Ａ２２ａから出力される電流が、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲと、オフセット電気信号ＳｏｆｆｓｅｔＬＲから計算される回り込み電流ＩｏｆｆｓｅｔＬＲの和に等しい電流（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ）となるように、書き込み用の電気信号を調整してワード線ＷＬｍに出力する。このとき、書き込み制御回路Ａ２２ａは定電流源として動作する。
【０１０９】
具体的には、電流センス回路Ａ２１ａで検出される回り込み電流の大きさが小さい場合、例えば、検出される回り込み電流が、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲの１／１０未満（第１の電流）の大きさである場合には、回り込み電流は無視できるものとして書き込み電流ＩＬＲ（第１の書き込み電流）をワード線ＷＬｍに出力する。また、電流センス回路Ａ２１ａで検出される回り込み電流の大きさが大きい場合、例えば、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲの１／１０以上（第２の電流）の大きさである場合には、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲと、オフセット電気信号ＳｏｆｆｓｅｔＬＲから計算される回り込み電流ＩｏｆｆｓｅｔＬＲの和に等しい電流（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ）（第２の書き込み電流）をワード線ＷＬｍに出力する。また、実際の各メモリセルに書き込む時に流れる回り込み電流と、オフセット検知セルで検知される回り込み電流との誤差を補正するために、ＩｏｆｆｓｅｔＬＲを所定の定数（例えば、０．９〜１．１）倍してＩＬＲに加えても良い。
【０１１０】
本実施の形態で示したように、書き込み制御回路Ａ２２ａの出力電流を（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ）に制御することで、クロスポイントセルアレイ１に記憶されているデータに影響されること無く、書き込み対象セル４ａには、ほぼＩＬＲに等しい電流が流れるようになり、安定した書き込み動作を実現することが可能となる。
【０１１１】
［ＬＲ状態に書き込む動作のフローチャート］
図８は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０００ａの、書き込み対象セル４ａをＬＲ状態に書き込むシーケンスを示すフローチャートである。
【０１１２】
上述したように、書き込み対象セル４ａをＬＲ状態に書き込むためには、あらかじめオフセット電流検知セル５を選択して回り込み電流を検知し、オフセット電気信号ＳｏｆｆｓｅｔＬＲをオフセット電流値保持回路Ａ２３ａに保持しておく必要がある。このオフセット電気信号ＳｏｆｆｓｅｔＬＲは、クロスポイントセルアレイ１に記憶されたデータによって動的に変化するため、書き込み動作ごとに検知されることが望ましい。しかし、クロスポイントセルアレイ１の規模が十分大きく１回の書き込み動作による回り込み電流の変動が無視できるほどに小さい場合には、複数のＬＲ状態の書き込み動作において同じオフセット電気信号ＳｏｆｆｓｅｔＬＲを用いることで、オフセット電気信号ＳｏｆｆｓｅｔＬＲの検知ステップを省いても良い。
【０１１３】
まず、メモリセル（書き込み対象セル）４ａに対するＬＲ状態への書き込み動作が要求されると、オフセット電気信号ＳｏｆｆｓｅｔＬＲを検知するためにオフセット電流検知セル５に接続されたワード線ＷＬｉがワード線選択回路１０により選択される（Ｆ１１１Ｌ：手順Ａ）。
【０１１４】
次に、オフセット電流検知セル５に接続されたビット線ＢＬｊがビット線選択回路１１により選択される（Ｆ１１２Ｌ：手順Ａ）。ここで、Ｆ１１１ＬとＦ１１２Ｌの順番は逆でも良い。次に、書き込み制御回路Ａ２２ａからビット線ＢＬｊの電圧より電圧ＶＬＲ分だけ高い電圧（オフセット電流検知電圧）がワード線ＷＬｉに出力され、このときビット線ＢＬｊを流れる電流の大きさを電流センス回路Ａ２１ａで検知する（Ｆ１１３Ｌ：手順Ｂの前半）。
【０１１５】
次に、電流センス回路Ａ２１ａにより、この検知した電流の大きさをオフセット電気信号ＳｏｆｆｓｅｔＬＲに変換して（Ｆ１１４Ｌ：手順Ｂの後半）、オフセット電流値保持回路Ａ２３ａにて保持する（Ｆ１１４Ｌ：手順Ｃ）。さらに、書き込み制御回路Ａ２２ａの電圧出力をオフにした後（Ｆ１１５Ｌ）、ワード線選択回路１０により書き込み対象セル４ａに接続されたワード線ＷＬｍが選択される（Ｆ１１６Ｌ）。次に、ビット線選択回路１１によりビット線ＢＬｎが選択される（Ｆ１１７Ｌ）。ここで、Ｆ１１６ＬとＦ１１７Ｌの順番は逆でも良い。
【０１１６】
続いて、オフセット電流値保持回路Ａ２３ａからオフセット電気信号ＳｏｆｆｓｅｔＬＲを書き込み制御回路Ａ２２ａに転送する（Ｆ１１８Ｌ：手順Ｄ）。書き込み制御回路Ａ２２ａは、書き込み制御回路Ａ２２ａから出力される電流が、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲと、オフセット電気信号ＳｏｆｆｓｅｔＬＲから計算される回り込み電流ＩｏｆｆｓｅｔＬＲとの和に等しい電流（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ）となるように、書き込み用の電気信号を調整してワード線ＷＬｍに出力する（Ｆ１１８Ｌ：手順Ｅ）。
【０１１７】
以上で、ＬＲ状態の書き込み動作は完了する。
【０１１８】
［ＨＲ書き込み方法］
続いて、図９および図１０を用いて、本実施の形態による不揮発性半導体記憶装置１０００ａにおいてメモリセル４にＨＲ状態を書き込む方法について説明する。
【０１１９】
図９および図１０は、本実施の形態に係る不揮発性半導体記憶装置１０００ａの高抵抗状態の書き込み方法を説明するための図である。
【０１２０】
はじめに、ＨＲ書き込みに使用する不揮発性半導体記憶装置１０００ａの構成の一例について説明する。
【０１２１】
図９に示すように、不揮発性半導体記憶装置１０００ａは、図１に示した不揮発性半導体記憶装置１０００と同様、クロスポイントセルアレイ１と、ワード線２と、ビット線３と、ワード線選択回路１０と、ビット線選択回路１１とを備えている。
【０１２２】
また、不揮発性半導体記憶装置１０００ａは、ワード線選択回路１０を介してワード線２に接続され、ワード線選択回路１０で選択されたワード線２に書き込み用の電気信号を出力するための書き込み制御回路Ａ２２ａと、ビット線選択回路１１を介して選択ビット線３に接続され、ビット線選択回路１１で選択されたビット線３に流れる回り込み電流を検知して、回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する電流センス回路Ａ２１ａと、オフセット電気信号を保持するオフセット電流値保持回路Ａ２３ａを備えている。
【０１２３】
電流センス回路Ａ２１ａは、オフセット電流検知セル５を選択して回り込み電流を測定して一旦記憶し、選択されたメモリセル４の所定の第１の書き込み電流に回り込み電流を加算された第２の書き込み電流を選択されたメモリセル４に流すように書き込み制御回路Ａ２２ａを制御する。
【０１２４】
すなわち、書き込み制御回路Ａ２２ａは、必要に応じて（後述）ビット線３からワード線２に電流を流す方向に一定の電位を発生させる可変電圧源、または、ビット線３からワード線２にピーク電流が一定のパルス状の電流を流すための可変パルス電流源として動作する。
【０１２５】
電流センス回路Ａ２１ａは、ワード線２に流出した回り込み電流を、ワード線２に流出した回り込み電流の大きさに応じた電気信号に変換し、変換した電気信号（オフセット電気信号）をオフセット電流値保持回路Ａ２３ａに出力する。出力されたオフセット電気信号は、オフセット電流値保持回路Ａ２３ａで保持される。オフセット電流値保持回路Ａ２３ａは、そのオフセット電気信号を必要に応じて書き込み制御回路Ａ２２ａに出力する機能を有する。
【０１２６】
以下、書き込み対象セル（書き込み対象のメモリセル）４ａをＨＲ状態に書き込む動作を例にして、そのシーケンスを示す。
【０１２７】
まず、図９に示すように、ワード線選択回路１０により、複数のワード線２のうちからオフセット電流検知セル５に接続されたワード線ＷＬｉを選択することで、オフセット電流検知セル５を書き込み制御回路Ａ２２ａに接続し、その他の非選択のワード線２は例えば開放状態にする。続いて、ビット線選択回路１１により、複数のビット線３のうちからオフセット電流検知セル５に接続されたビット線ＢＬｊを選択することで、オフセット電流検知セル５を電流センス回路Ａ２１ａに接続し、その他の非選択のビット線３は例えば開放状態にする。非選択のワード線２及びビット線３は、スイッチング素子をオフさせるような電圧が与えられていても良い。
【０１２８】
次に、書き込み制御回路Ａ２２ａから電圧を出力させて、ビット線ＢＬｊからオフセット電流検知セル５を介してワード線ＷＬｉの方向に電流を流し、その時のワード線ＷＬｉの電流を電流センス回路Ａ２１ａで検知する。このとき、書き込み制御回路Ａ２２ａから出力される電圧とワード線ＷＬｉの電圧（電流センス回路Ａ２１ａの入力部の電圧であり、電流センス回路Ａ２１ａの回路方式によって異なる）の差がオフセット電流検知セル５に印加される第２の電圧である。これにより、オフセット電流検知セル５に接続されたビット線の電位がオフセット電流検知セル５に接続されたワード線より高い電位となる。
【０１２９】
この第２の電圧は、図５のカーブＡにおいて、メモリセル４の状態がＬＲ状態からＨＲ状態に変化するために必要な電圧であるＶＨＲと同じ電圧であれば、そのとき電流センス回路Ａ２１ａで検知される電流は実際にメモリセル４をＨＲ状態に書き込むときに流れる回り込み電流とほぼ一致する。第２の電圧がＶＨＲより小さい電圧の場合には、電流センス回路Ａ２１ａで検知される電流は実際にメモリセル４をＨＲ状態に書き込むときに流れる回り込み電流より小さくなる。電流センス回路Ａ２１ａで検知される電流の大小の傾向は実際の回り込み電流の傾向を反映するため、電流センス回路Ａ２１ａで検知される電流を用いて書き込み制御回路Ａ２２ａの出力電流を調整することで書き込み電流を安定化することができる。また、ＶＨＲの値は、あらかじめメモリセル４の電圧−電流特性を取得しておけば、その特性から検出できる。このＶＬＲは、メモリセルアレイ単位で設定されればよく、メモリセルごとに変える必要はない。
【０１３０】
オフセット電流検知セル５の接続されたビット線ＢＬｊとワード線ＷＬｉ間にＶＨＲの電圧を印加したときに、ワード線ＷＬｉから電流センス回路Ａ２１ａに流入する電流（ＩｏｆｆｓｅｔＨＲ）は、ＨＲ状態を書き込むときの回り込み電流にほぼ等しくなる。
【０１３１】
次に、電流センス回路Ａ２１ａからは、電流ＩｏｆｆｓｅｔＨＲの大きさに応じたオフセット電気信号ＳｏｆｆｓｅｔＨＲが出力され、そのオフセット電気信号ＳｏｆｆｓｅｔＨＲはオフセット電流値保持回路Ａ２３ａで保持される。この電流センス回路Ａ２１ａから出力されるオフセット電気信号ＳｏｆｆｓｅｔＨＲは、電流センス回路Ａ２１ａに入力される電流の大きさに応じ変化する電気信号であれば良く、オフセット電流値保持回路Ａ２３ａにどのような方式の回路を用いるかに合わせて自由に選択できる。例えば、電流もしくは電圧の振幅や、パルス状の電流もしくは電圧のパルス幅・パルス密度などを用いることができる。
【０１３２】
続いて、書き込み制御回路Ａ２２ａの電圧出力を停止させる。次に、図１０に示すように、ワード線選択回路１０により、複数のワード線２のうちから書き込み対象セル４ａに接続されたワード線ＷＬｍを選択することで、書き込み対象セル４ａを書き込み制御回路Ａ２２ａに接続し、その他の非選択のワード線は例えば開放状態にする。続いて、ビット線選択回路１１により、複数のビット線３のうちから書き込み対象セル４ａに接続されたビット線ＢＬｎを選択することで、書き込み対象セル４ａを電流センス回路Ａ２１ａに接続し、その他の非選択のビット線３は例えば開放状態にする。非選択のワード線２及びビット線３は、スイッチング素子をオフさせるような電圧が与えられていても良い。
【０１３３】
次に、オフセット電流値保持回路Ａ２３ａに保持されたオフセット電気信号ＳｏｆｆｓｅｔＨＲを、オフセット電流値保持回路Ａ２３ａから書き込み制御回路Ａ２２ａに出力する。書き込み制御回路Ａ２２ａは、書き込み制御回路Ａ２２ａから出力される電流が、書き込み対象セル４ａをＨＲ状態に書き込むために必要な電流ＩＨＲと、オフセット電気信号ＳｏｆｆｓｅｔＨＲから計算される回り込み電流ＩｏｆｆｓｅｔＨＲの和に等しい電流（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ）となるように、書き込み用の電気信号を調整してビット線ＢＬｎに出力する。このとき、書き込み制御回路Ａ２２ａは定電流源として動作する。
【０１３４】
具体的には、電流センス回路Ａ２１ａで検出される回り込み電流の大きさが小さい場合、例えば、検出される回り込み電流が、書き込み対象セル４ａをＨＲ状態に書き込むために必要な電流ＩＨＲの１／１０未満（第１の電流）の大きさである場合には、回り込み電流は無視できるものとして書き込み電流ＩＨＲ（第１の書き込み電流）をビット線ＢＬｎに出力する。また、電流センス回路Ａ２１ａで検出される回り込み電流の大きさが大きい場合、例えば、書き込み対象セル４ａをＨＲ状態に書き込むために必要な電流ＩＨＲの１／１０以上（第２の電流）の大きさである場合には、書き込み対象セル４ａをＨＲ状態に書き込むために必要な電流ＩＨＲと、オフセット電気信号ＳｏｆｆｓｅｔＨＲから計算される回り込み電流ＩｏｆｆｓｅｔＨＲの和に等しい電流（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ）（第２の書き込み電流）をビット線ＢＬｎに出力する。
【０１３５】
本実施の形態で示したように、書き込み制御回路Ａ２２ａの出力電流を（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ）に制御することで、クロスポイントセルアレイ１に記憶されているデータに影響されること無く、書き込み対象セル４ａには、ほぼＩＨＲに等しい電流が流れるようになり、安定した書き込み動作を実現することが可能となる。
【０１３６】
［ＨＲ状態に書き込む動作のフローチャート］
図１１は、本実施の形態に係る不揮発性半導体記憶装置１０００ａの、書き込み対象セル４ａをＨＲ状態に書き込むシーケンスを示すフローチャートである。
【０１３７】
上述したように、書き込み対象セル４ａをＨＲ状態に書き込むためには、あらかじめオフセット電流検知セル５を選択して回り込み電流を検知し、オフセット電気信号ＳｏｆｆｓｅｔＨＲをオフセット電流値保持回路Ａ２３ａに保持しておく必要がある。このオフセット電気信号ＳｏｆｆｓｅｔＨＲは、クロスポイントセルアレイ１に記憶されたデータによって動的に変化するため、書き込み動作ごとに検知されることが望ましい。しかし、クロスポイントセルアレイ１の規模が十分大きく１回の書き込み動作による回り込み電流の変動が無視できるほどに小さい場合には、複数のＨＲ状態の書き込み動作において同じオフセット電気信号ＳｏｆｆｓｅｔＨＲを用いることで、オフセット電気信号ＳｏｆｆｓｅｔＨＲの検知ステップを省いても良い。
【０１３８】
まず、メモリセル（書き込み対象セル）４ａに対するＨＲ状態への書き込み動作が要求されると、オフセット電気信号ＳｏｆｆｓｅｔＨＲを検知するためにオフセット電流検知セル５に接続されたワード線ＷＬｉがワード線選択回路１０により選択される（Ｆ１１１Ｈ：手順Ａ）。
【０１３９】
次に、オフセット電流検知セル５に接続されたビット線ＢＬｎがビット線選択回路１１により選択される（Ｆ１１２Ｈ：手順Ａ）。ここで、Ｆ１１１ＨとＦ１１２Ｈの順番は逆でもよい。
【０１４０】
次に、書き込み制御回路Ａ２２ａからビット線ＢＬｊの電圧より電圧ＶＨＲ分だけ低い電圧（オフセット電流検知電圧）がワード線ＷＬｉに出力され、このときビット線ＢＬｊを流れる電流の大きさを電流センス回路Ａ２１ａで検知する（Ｆ１１３Ｈ：手順Ｂの前半）。
【０１４１】
次に、電流センス回路Ａ２１ａにより、この検知した電流の大きさをオフセット電気信号ＳｏｆｆｓｅｔＨＲに変換して（Ｆ１１４Ｈ：手順Ｂの後半）、オフセット電流値保持回路Ａ２３ａにて保持する（Ｆ１１４Ｈ：手順Ｃ）。さらに、書き込み制御回路Ａ２２ａの電圧出力をオフにした後（Ｆ１１５Ｈ）、ワード線選択回路１０により書き込み対象セル４ａに接続されたワード線ＷＬｍが選択される（Ｆ１１６Ｈ）。
【０１４２】
次に、ビット線選択回路１１によりビット線ＢＬｎが選択される（Ｆ１１７Ｈ）。ここで、Ｆ１１６ＨとＦ１１７Ｈの順番は逆でもよい。続いて、オフセット電流値保持回路Ａ２３ａからオフセット電気信号ＳｏｆｆｓｅｔＨＲを書き込み制御回路Ａ２２ａに転送する（Ｆ１１８Ｈ：手順Ｄ）。書き込み制御回路Ａ２２ａは、書き込み制御回路Ａ２２ａから出力される電流が、書き込み対象セル４ａをＨＲ状態に書き込むために必要な電流ＩＨＲと、オフセット電気信号ＳｏｆｆｓｅｔＨＲから計算される回り込み電流ＩｏｆｆｓｅｔＨＲの和に等しい電流（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ）となるように、書き込み用の電気信号を調整してワード線ＷＬｍに出力する（Ｆ１１８Ｈ：手順Ｅ）。
【０１４３】
以上で、ＨＲ状態の書き込み動作は完了する。
【０１４４】
本実施の形態によれば、書き込み動作の際にクロスポイントセルアレイに発生する回り込み電流を検出して、回り込み電流分の電気信号を補償してメモリセルへの書き込み動作を行うので、クロスポイントセルアレイに記憶されているデータに影響されること無く、書き込み対象セル４ａには、書き込み対象セル４ａに書き込みを行うためにメモリ素子に流す電流にほぼ等しい電流が流れるようになり、安定した書き込み動作を実現することが可能となる。
【０１４５】
図１２は、本実施の形態に係る不揮発性半導体記憶装置の他の構成を示す模式図である。例えば、図１２に示すように、不揮発性半導体記憶装置１０００ｃは、電流センス回路の機能と書き込み制御回路の機能を兼ね備えた電流センス回路Ａ／書き込み制御回路Ｂ２５をビット線３に接続し、電流センス回路の機能と書き込み制御回路の機能を兼ね備えた電流センス回路Ｂ／書き込み制御回路Ａ２６をワード線２に接続し、電流センス回路Ａ／書き込み制御回路Ｂ２５と電流センス回路Ｂ／書き込み制御回路Ａ２６のうちの一方を電流センス回路として使用するときは他方を書き込み制御回路として使用するという構成であってもよい。
【０１４６】
電流センス回路Ａ／書き込み制御回路Ｂ２５は、ワード線２に流出した回り込み電流を、ワード線２に流出した回り込み電流の大きさに応じた電気信号に変換し、変換した電気信号（オフセット電気信号）をオフセット電流値保持回路Ａ２３ａに出力する。出力されたオフセット電気信号は、オフセット電流値保持回路Ａ２３ａで保持される。オフセット電流値保持回路Ａ２３ａは、そのオフセット電気信号を必要に応じて電流センス回路Ｂ／書き込み制御回路Ａ２６に出力する機能を有する。
【０１４７】
同様に、電流センス回路Ｂ／書き込み制御回路Ａ２６は、ビット線３に流出した回り込み電流を、ビット線３に流出した回り込み電流の大きさに応じた電気信号に変換し、変換した電気信号（オフセット電気信号）をオフセット電流値保持回路Ｂ２３ｂに出力する。出力されたオフセット電気信号は、オフセット電流値保持回路Ｂ２３ｂで保持される。オフセット電流値保持回路Ｂ２３ｂは、そのオフセット電気信号を必要に応じて電流センス回路Ａ／書き込み制御回路Ｂ２５に出力する機能を有する。
【０１４８】
以上は、クロスポイントセルアレイ１に含まれるオフセット電流検知セル５が１個の場合について、メモリセル４への書き込み方法を説明したものであるが、本発明はオフセット電流検知セル５が１個の場合に限定されるものではない。クロスポイントセルアレイ１の規模が非常に大きく、かつ、ワード線２もしくはビット線３の配線抵抗での電圧降下によって発生するワード線２およびビット線３での電位分布が回り込み電流に与える影響が無視できなくなる場合には、クロスポイントセルアレイ１をさらにいくつかのサブ領域に分割し、そのサブ領域に１個ずつオフセット電流検知セル５を配置し、サブ領域ごとのオフセット電気信号を検知して、書き込み制御回路から出力される電流値の調整に用いることができる。
【０１４９】
（第２の実施の形態）
［装置の構成］
図１３は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置２０００の構成の一例を示す図である。
【０１５０】
本実施の形態と、第１の実施の形態に係る不揮発性半導体記憶装置１０００との違いは、複数のワード線２と複数のビット線３の各々に１個ずつオフセット電流検知セル５が接続されるように、クロスポイントセルアレイ２０１内にオフセット電流検知セル５が複数個配置されていることである。つまり、本実施の形態では、クロスポイントセルアレイ２０１には、複数のワード線２のそれぞれに対して各々１個ずつのオフセット電流検知セル５が設けられ、かつ、複数のビット線３のそれぞれに対して各々１個ずつのオフセット電流検知セル５が設けられるようにオフセット電流検知セル５が配置されている。
【０１５１】
メモリセル４およびオフセット電流検知セル５の構造は、いずれも、第１の実施の形態の図１に示した不揮発性半導体記憶装置１０００と同じ構造を用いることができる。
【０１５２】
このようにオフセット電流検知セル５を配置することによって、書き込み対象セル４ａをＬＲ状態もしくはＨＲ状態に書き込む時に流れる回り込み電流を、書き込み対象セル（書き込み対象のメモリセル）４ａと同じビット線３またはワード線２に設けられたオフセット電流検知セル５で検知される電流とみなして検知することができるようになる。これにより、第１の実施の形態で示した場合に比べ、書き込み対象セル（書き込み対象のメモリセル）４ａの回り込み電流を精度良く検知することができるようになるという効果が得られる。
【０１５３】
本実施の形態に係る不揮発性半導体記憶装置２０００は、図１３に示されるように、第１の方向と平行にストライプ状に形成された複数のワード線２と、ワード線２と交差する方向（第２の方向）にストライプ状に形成された複数のビット線３と、ワード線２とビット線３の平面視における交点でかつワード線２とビット線３との間に形成されたクロスポイントセルアレイ２０１を備えている。さらに、クロスポイントセルアレイ２０１は、複数のメモリセル４と、複数のオフセット電流検知セル５を含んでいる。さらに、オフセット電流検知セル５は、複数のワード線２と複数のビット線３の各々に１個ずつオフセット電流検知セル５が接続されるように、クロスポイントセルアレイ２０１内に配置されている。図１３のクロスポイントセルアレイ２０１では、オフセット電流検知セル５は、複数のワード線２と複数のビット線３との交点として、ここでは、クロスポイントセルアレイ２０１の対角線上に規則正しく配置されているが、配置方法はこれに限定されるものではなく、ワード線２とビット線３の各々に１個ずつオフセット電流検知セルが接続されるように配置されていればクロスポイントセルアレイ２０１の対角線上に限られない。
【０１５４】
本実施の形態に係る不揮発性半導体記憶装置２０００に含まれるワード線選択回路１０、ビット線選択回路１１、電流センス回路Ａ２１ａ、書き込み制御回路Ａ２２ａ、オフセット電流値保持回路Ａ２３ａは、いずれも、第１の実施の形態と同じものを用いることができる。
【０１５５】
［書き込み方法］
本実施の形態に係る不揮発性半導体記憶装置２０００の書き込み方法は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０００の書き込み方法と、ほぼ同じであるため、以下では、ＬＲ書き込みを行う場合を例として、本実施の形態と第１の実施の形態で異なる点についてのみ説明する。
【０１５６】
本実施の形態に係る不揮発性半導体記憶装置２０００と第１の実施の形態に係る不揮発性半導体記憶装置１０００の書き込み方法で異なる点は、オフセット電気信号ＳｏｆｆｓｅｔＬＲを検知する際に、ワード線選択回路１０およびビット線選択回路１１を用いて選択されるワード線およびビット線が異なることである。
【０１５７】
第１の実施の形態の不揮発性半導体記憶装置１０００では、書き込み対象セル４ａのクロスポイントセルアレイ１内での位置に関わらず、オフセット電気信号を検知する際には常に同じワード線およびビット線が選択される。これに対して、本実施の形態の不揮発性半導体記憶装置２０００では、オフセット電気信号を検知する際には、例えば書き込み対象セル４ａが接続されたワード線が選択される。さらに、選択されたワード線に設けられたオフセット電流検知セル５に接続されるビット線が選択される。なお、書き込み対象セル４ａが接続されたビット線を選択し、さらに、選択されたビット線に設けられたオフセット電流検知セル５に接続されるワード線を選択しても同様の効果が得られる。
【０１５８】
つまり、本実施の形態では、電流センス回路Ａ２１ａは、次のいずれかの方法でメモリセル４からの回り込み電流の検知を行う。
【０１５９】
ビット線選択回路１１は、電流センス回路Ａ２１ａで回り込み電流を検知するときに選択するビット線として、書き込み対象のメモリセルとオフセット電流検知セル５の両方が設けられたビット線を選択する。これにより、選択されたビット線と、選択されたビット線３に接続されたオフセット電流検知セル５が接続されたワード線との間に電圧が印加されることによって、電流センス回路Ａ２１ａにより回り込み電流ＩｏｆｆｓｅｔＬＲが検知される。この回り込み電流ＩｏｆｆｓｅｔＬＲは、書き込み対象セルをＬＲ状態に書き込むときに流れる回り込み電流により近い値となる。
【０１６０】
書き込み対象セルをＬＲ状態もしくはＨＲ状態に書き込むときに流れる回り込み電流は、クロスポイントセルアレイ２０１に含まれるメモリセル４に記憶されているデータによって変化するが、書き込み対象セル４ａに接続されたビット線３およびワード線２に設けられたメモリセル４に記憶されているデータと、それ以外のメモリセル４に記憶されているデータとでは、前者により大きな影響を受ける。
【０１６１】
本実施の形態に係る不揮発性半導体記憶装置２０００では、書き込み対象セル４ａとオフセット電流検知セル５でワード線２もしくはビット線３のどちらかが同じになるので、オフセット電流検知セル５で検知されるＩｏｆｆｓｅｔＬＲは、書き込み対象セルをＬＲ状態もしくはＨＲ状態に書き込むときに流れる回り込み電流により近い値となる。したがって、書き込み対象セルに流す電流をより精度良く一定の値に保つことが可能となる。
【０１６２】
なお、上記した本実施の形態に係る不揮発性半導体記憶装置２０００では、ＬＲ書き込みの場合には、図１３に示したように、ワード線２に書き込み制御回路Ａ２２ａが接続され、ビット線３に電流センス回路Ａ２１ａが接続された不揮発性半導体記憶装置２０００の構成としたが、不揮発性半導体記憶装置２０００の構成は、これらに限られるものではない。
【０１６３】
例えば、ＨＲ書き込みの場合には、オフセット電気信号ＳｏｆｆｓｅｔＨＲを検知する際の不揮発性半導体記憶装置２０００の構成を、ビット線３に書き込み制御回路Ｂ（図示せず）が接続され、ワード線２に電流センス回路Ｂ（図示せず）が接続され、オフセット電流値保持回路Ｂ（図示せず）を備えた構成としてもよい。この場合、ワード線選択回路１０は、電流センス回路Ｂで回り込み電流を検知するときに選択するワード線として、書き込み対象のメモリセルとオフセット電流検知セル５の両方が設けられたワード線を選択する。これにより、選択されたワード線と、選択されたワード線に接続されたオフセット電流検知セル５が接続されたビット線との間に電圧が印加されることによって、電流センス回路Ｂにより回り込み電流ＩｏｆｆｓｅｔＨＲが検知される。この回り込み電流ＩｏｆｆｓｅｔＨＲは、書き込み対象セルをＨＲ状態に書き込むときに流れる回り込み電流により近い値となる。
【０１６４】
また、電流センス回路の機能と書き込み制御回路の機能を兼ね備えた電流センス回路Ａ／書き込み制御回路Ｂ（図示せず）をビット線３に接続し、電流センス回路の機能と書き込み制御回路の機能を兼ね備えた電流センス回路Ｂ／書き込み制御回路Ａ（図示せず）をワード線２に接続し、一方を電流センス回路として使用するときは他方を書き込み制御回路として使用するという構成であってもよい。
【０１６５】
（第２の実施の形態の変形例）
［装置の構成］
図１４は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置２０００ａの構成の一例を示す図である。
【０１６６】
本変形例に係る不揮発性半導体記憶装置２０００ａと、第２の実施の形態に係る不揮発性半導体記憶装置２０００との違いは、２つの電流、つまり、書き込み対象セル（書き込み対象のメモリセル）４ａが接続されたワード線２に設けられたオフセット電流検知セル５で検知される電流と、書き込み対象セル４ａが接続されたビット線３に設けられたオフセット電流検知セル５で検知される電流とを参照して、回り込み電流を検知することである。これにより、第２の実施の形態で示した場合に比べ、書き込み対象セル４ａをＬＲ状態もしくはＨＲ状態に書き込むときに流れる回り込み電流をさらに精度良く検知することができるようになるという効果が得られる。
【０１６７】
クロスポイントセルアレイ２０１、ワード線選択回路１０、ビット線選択回路１１、電流センス回路Ａ１２１、書き込み制御回路Ａ１２２は、いずれも第２の実施の形態に係る不揮発性半導体記憶装置２０００におけるものと同じものを用いることができる。
【０１６８】
図１４の不揮発性半導体記憶装置２０００ａは、さらに、オフセット電流値保持回路（Ａ１）１２３ａおよびオフセット電流値保持回路（Ａ２）１２３ｂで構成されるオフセット電流値保持回路Ａ１２３と、オフセット電流演算回路Ａ１２５とを備える。なお、オフセット電流値保持回路（Ａ１）１２３ａは本発明の第１のオフセット電流保持回路に相当し、オフセット電流値保持回路（Ａ２）１２３ｂは本発明の第２のオフセット電流保持回路に相当する。
【０１６９】
電流センス回路Ａ１２１は、ビット線３から流入した電流の大きさに応じて変換されたオフセット電気信号をオフセット電流値保持回路（Ａ１）１２３ａまたはオフセット電流値保持回路（Ａ２）１２３ｂのどちらかに出力し、そのオフセット電気信号はオフセット電流値保持回路（Ａ１）１２３ａまたはオフセット電流値保持回路（Ａ２）１２３ｂで保持される。オフセット電流値保持回路（Ａ１）１２３ａおよびオフセット電流値保持回路（Ａ２）１２３ｂは、その保持しているオフセット電気信号を必要に応じてオフセット電流演算回路Ａ１２５に出力する機能を有する。オフセット電流演算回路Ａ１２５は、オフセット電流値保持回路（Ａ１）１２３ａおよびオフセット電流値保持回路（Ａ２）１２３ｂから出力された２つのオフセット電気信号の平均値の演算を行い、その演算結果（平均オフセット電気信号）を書き込み制御回路Ａ１２２に出力する機能を有する。
【０１７０】
［ＬＲ書き込み方法］
続いて、図１５から図１７を用いて、本変形例による不揮発性半導体記憶装置２０００ａにおいてメモリセル４にＬＲ状態を書き込む方法について説明する。
【０１７１】
図１５から図１７は、本変形例に係る不揮発性半導体記憶装置２０００ａの書き込み方法を説明するための図である。以下、書き込み対象セル４ａをＬＲ状態に書き込む動作を例にして、そのシーケンスを示す。
【０１７２】
まず、図１５に示されるように、ワード線選択回路１０により、複数のワード線２のうちから書き込み対象セル４ａに接続されたワード線ＷＬｉを選択することで、書き込み対象セル４ａを書き込み制御回路Ａ１２２に接続し、その他の非選択のワード線２は例えば開放状態にする。続いて、ビット線選択回路１１により、ワード線ＷＬｉに設けられたオフセット電流検知セル５に接続されたビット線ＢＬｊを選択することで電流センス回路Ａ１２１に接続し、その他の非選択のビット線３は例えば開放状態にする。非選択のワード線２及びビット線３は、スイッチング素子をオフさせるような電圧が与えられていても良い。
【０１７３】
次に、書き込み制御回路Ａ１２２から電圧を出力させて、ワード線ＷＬｉからオフセット電流検知セル５を介してビット線ＢＬｊの方向に電流を流し、その時のビット線ＢＬｊの電流ＩｏｆｆｓｅｔＬＲ１を電流センス回路Ａ１２１で検知する。このとき、書き込み制御回路Ａ１２２から出力される電圧（第１の電圧）は、ビット線ＢＬｊの電位がワード線ＷＬｉの電位より電圧ＶＬＲ分だけ高くなるように設定される。この電圧ＶＬＲは、メモリセルアレイ単位で設定されればよく、メモリセルごとに変える必要はない。
【０１７４】
次に、電流センス回路Ａ１２１からは、電流ＩｏｆｆｓｅｔＬＲ１の大きさに応じたオフセット電気信号ＳｏｆｆｓｅｔＬＲ１が出力され、そのオフセット電気信号ＳｏｆｆｓｅｔＬＲ１はオフセット電流値保持回路（Ａ１）１２３ａで保持される。この電流センス回路Ａ１２１から出力されるオフセット電気信号は、電流センス回路Ａ１２１に入力される電流の大きさに応じ変化する電気信号であれば良く、オフセット電流値保持回路Ａ１２３にどのような方式の回路を用いるかに合わせて自由に選択できる。例えば、電流もしくは電圧の振幅や、パルス状の電流もしくは電圧のパルス幅・パルス密度などを用いることができる。
【０１７５】
続いて、書き込み制御回路Ａ１２２の電圧出力を停止させる。次に、図１６に示されるように、ビット線選択回路１１により、複数のビット線３のうちから書き込み対象セル４ａに接続されたビット線ＢＬｎを選択することで、書き込み対象セル４ａを電流センス回路Ａ１２１に接続し、その他のビット線３は例えば開放状態にする。続いて、ワード線選択回路１０により、ビット線ＢＬｎに設けられたオフセット電流検知セル５に接続されたワード線ＷＬｍを選択することで書き込み制御回路Ａ１２２に接続し、その他のワード線２は例えば開放状態にする。非選択のワード線２及びビット線３は、スイッチング素子をオフさせるような電圧が与えられていても良い。
【０１７６】
次に、書き込み制御回路Ａ１２２から電圧を出力させて、ワード線ＷＬｍからビット線ＢＬｎの方向に電流を流し、その時のビット線ＢＬｎの電流ＩｏｆｆｓｅｔＬＲ２を電流センス回路Ａ１２１で検知する。このとき、書き込み制御回路Ａ１２２から出力される電圧は、ビット線ＢＬｎの電位がワード線ＷＬｍの電位より電圧ＶＬＲ分だけ高くなるように設定される。このＶＬＲは、メモリセルアレイ単位で設定されればよく、メモリセルごとに変える必要はない。
【０１７７】
次に、電流センス回路Ａ１２１からは、電流ＩｏｆｆｓｅｔＬＲ２の大きさに応じたオフセット電気信号ＳｏｆｆｓｅｔＬＲ２が出力され、そのオフセット電気信号ＳｏｆｆｓｅｔＬＲ２はオフセット電流値保持回路（Ａ２）１２３ｂで保持される。
【０１７８】
続いて、書き込み制御回路Ａ１２２の電圧出力を停止させる。次に、図１７に示されるように、ワード線選択回路１０により、複数のワード線２のうちから書き込み対象セル４ａに接続されたワード線ＷＬｉを選択することで、書き込み対象セル４ａを書き込み制御回路Ａ１２２に接続し、その他のワード線２は開放状態にする。
【０１７９】
次に、オフセット電流値保持回路（Ａ１）１２３ａおよびオフセット電流値保持回路（Ａ１）１２３ａに各々保持されたオフセット電気信号ＳｏｆｆｓｅｔＬＲ１および電気信号ＳｏｆｆｓｅｔＬＲ２を、オフセット電流演算回路Ａ１２５に出力する。オフセット電流演算回路Ａ１２５は、入力された２つの電気信号（ＳｏｆｆｓｅｔＬＲ１，ＳｏｆｆｓｅｔＬＲ２）を参照してオフセット電気信号ＳｎｅｔＬＲを生成する機能を有する。
【０１８０】
ＳｎｅｔＬＲと、ＳｏｆｆｓｅｔＬＲ１，ＳｏｆｆｓｅｔＬＲ２の関係としては、
ＳｎｅｔＬＲ＝（ＳｏｆｆｓｅｔＬＲ１＋ＳｏｆｆｓｅｔＬＲ２）／２
が望ましい。オフセット電流演算回路Ａ１２５は、電気信号ＳｎｅｔＬＲを書き込み制御回路Ａ１２２に出力する。書き込み制御回路Ａ１２２は、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲと、オフセット電気信号ＳｎｅｔＬＲから計算される回り込み電流（（ＩｏｆｆｓｅｔＬＲ１＋ＩｏｆｆｓｅｔＬＲ２）／２）の和に等しい電流（ＩＬＲ＋（ＩｏｆｆｓｅｔＬＲ１＋ＩｏｆｆｓｅｔＬＲ２）／２）となるように、書き込み用の電気信号を調整してワード線ＷＬｉに出力する。このとき、書き込み制御回路Ａ１２２は定電流源として動作する。
【０１８１】
本変形例に係る不揮発性半導体記憶装置２０００ａでは、書き込み対象セル４ａと同じワード線２に設けられたオフセット電流検知セル５で検知されるＩｏｆｆｓｅｔＬＲ１と、書き込み対象セル４ａと同じビット線３に設けられたオフセット電流検知セル５で検知されるＩｏｆｆｓｅｔＬＲ２との平均値が、書き込み対象セル４ａをＬＲ状態に書き込むときに流れる回り込み電流により近い値となるため、書き込み対象セルに含まれるメモリ素子１１１に流す電流をより精度良く一定の値に保つことが可能となる。
【０１８２】
［ＬＲ状態に書き込む動作のフローチャート］
図１８は、本変形例に係る不揮発性半導体記憶装置２０００ａの、書き込み対象セル４ａをＬＲ状態に書き込むシーケンスを示すフローチャートである。
【０１８３】
上述したように、書き込み対象セル４ａをＬＲ状態に書き込むためには、あらかじめオフセット電流検知セル５を選択して回り込み電流を検知し、オフセット電気信号ＳｏｆｆｓｅｔＬＲ１をオフセット電流値保持回路（Ａ１）１２３ａに、オフセット電気信号ＳｏｆｆｓｅｔＬＲ２をオフセット電流値保持回路（Ａ２）１２３ｂに保持しておく必要がある。このオフセット電気信号ＳｏｆｆｓｅｔＬＲ１およびＳｏｆｆｓｅｔＬＲ２は、クロスポイントセルアレイ２０１に記憶されたデータによって動的に変化するため、書き込み動作ごとに検知されることが望ましい。しかし、クロスポイントセルアレイ２０１の規模が十分大きく１回の書き込み動作による回り込み電流の変動が無視できるほどに小さい場合には、複数のＬＲ状態の書き込み動作において同じオフセット電気信号を用いることで、オフセット電気信号ＳｏｆｆｓｅｔＬＲ１およびＳｏｆｆｓｅｔＬＲ２の検知ステップを省いても良い。
【０１８４】
まず、メモリセル（書き込み対象セル）４ａに対するＬＲ状態への書き込み動作が要求されると、まず、書き込み対象セル４ａに接続されたワード線ＷＬｉがワード線選択回路１０により選択され（Ｆ２１１Ｌ：手順Ｆ）、次に、ワード線ＷＬｉに設けられたオフセット電流検知セル５に接続されたビット線ＢＬｊがビット線選択回路１１により選択される（Ｆ２１２Ｌ：手順Ｆ）。
【０１８５】
次に、書き込み制御回路Ａ１２２からビット線ＢＬｊの電圧より電圧ＶＬＲ分だけ高い電圧（オフセット電流検知電圧）がワード線ＷＬｉに出力され、このときビット線ＢＬｊを流れる電流の大きさを電流センス回路Ａ１２１で検知する（Ｆ２１３Ｌ：手順Ｇの前半）。
【０１８６】
次に、電流センス回路Ａ１２１により、この検知した電流の大きさをオフセット電気信号ＳｏｆｆｓｅｔＬＲ１に変換して（Ｆ２１４Ｌ：手順Ｇの後半）、オフセット電流値保持回路（Ａ１）１２３ａにて保持する（Ｆ２１４Ｌ：手順Ｈ）。さらに、書き込み制御回路Ａ１２２の電圧出力をオフにする（Ｆ２１５Ｌ）。
【０１８７】
次に、書き込み対象セル４ａに接続されたビット線ＢＬｎがビット線選択回路１１により選択され（Ｆ２１６Ｌ：手順Ｉ）、次に、ビット線ＢＬｎに設けられたオフセット電流検知セル５に接続されたワード線ＷＬｍがワード線選択回路１０により選択される（Ｆ２１７Ｌ：手順Ｉ）。
【０１８８】
次に、書き込み制御回路Ａ１２２からビット線ＢＬｎの電圧より電圧ＶＬＲ分だけ高い電圧（オフセット電流検知電圧）がワード線ＷＬｍに出力され、このときビット線ＢＬｎを流れる電流の大きさを電流センス回路Ａ１２１で検知する（Ｆ２１８Ｌ：手順Ｊの前半）。この検知した電流の大きさをオフセット電気信号ＳｏｆｆｓｅｔＬＲ２に変換して（Ｆ２１９Ｌ：手順Ｊの後半）オフセット電流値保持回路（Ａ２）１２３ｂにて保持する（Ｆ２１９Ｌ：手順Ｋ）。さらに、書き込み制御回路Ａ１２２の電圧出力をオフにする（Ｆ２２０Ｌ）。
【０１８９】
次に、書き込み対象セル４ａに接続されたワード線ＷＬｉを、ワード線選択回路１０により選択し（Ｆ２２１Ｌ）、書き込み対象セル４ａに接続されたビット線ＢＬｎを、ビット線選択回路１１により選択する（Ｆ２２２Ｌ）。続いて、オフセット電気信号ＳｏｆｆｓｅｔＬＲ１およびオフセット電気信号ＳｏｆｆｓｅｔＬＲ２をオフセット電流演算回路Ａ１２５に出力して、オフセット電流値保持回路（Ａ１）１２３ａおよびオフセット電流値保持回路（Ａ２）１２３ｂに保持されたオフセット電気信号の平均のオフセット電気信号を生成して、書き込み制御回路Ａ１２２に転送する（Ｆ２２３Ｌ）。書き込み制御回路Ａ１２２は、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲと、オフセット電気信号ＳｏｆｆｓｅｔＬＲ１およびＳｏｆｆｓｅｔＬＲ２から計算される回り込み電流（（ＳｏｆｆｓｅｔＬＲ１＋ＳｏｆｆｓｅｔＬＲ２）／２）の和に等しい電流となるように、書き込み用の電気信号を調整してワード線ＷＬｍに出力する（Ｆ２２４Ｌ：手順Ｌ、Ｍ）。
【０１９０】
以上で、ＬＲ状態の書き込み動作は完了する。
【０１９１】
［ＨＲ書き込み方法］
本変形例においてメモリセルをＨＲ状態に書き込む方法は、メモリセルをＬＲ状態に書き込む方法において、電流を流す方向がワード線２からビット線３であったのを、逆方向に、すなわち、ビット線３からワード線２に流れるように置き換え、ＶＬＲをＶＨＲに、ＩＬＲをＩＨＲに置き換えることで実現できる。
【０１９２】
本変形例によれば、２つのオフセット電流値保持回路（Ａ１）１２３ａおよびオフセット電流値保持回路（Ａ２）１２３ｂにより、書き込み対象セル５が接続されたビット線３およびワード線２と同一のビット線３およびワード線２に接続されたオフセット電流検知セル５により２つの回り込み電流を検出することができる。そして、検出された２つの回り込み電流を平均し電気信号に変換した平均オフセット電気信号から、回り込み電流分の電気信号を補償してメモリセル４への書き込み動作を行うので、書き込み動作が不安定になるという問題を抑制できる。これにより、書き込み動作の安定性が向上するという効果が得られる。
【０１９３】
なお、本実施の形態においても、不揮発性半導体記憶装置２０００ａの構成は、例えば、電流センス回路の機能と書き込み制御回路の機能を兼ね備えた電流センス回路Ａ／書き込み制御回路Ｂ（図示せず）をビット線３に接続し、電流センス回路の機能と書き込み制御回路の機能を兼ね備えた電流センス回路Ｂ／書き込み制御回路Ａ（図示せず）をワード線２に接続し、一方を電流センス回路として使用するときは他方を書き込み制御回路として使用するという構成であってもよい。
【０１９４】
（第３の実施の形態）
［装置の構成］
図１９は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置３０００の構成の一例を示す図である。
【０１９５】
本実施の形態に係る不揮発性半導体記憶装置３０００では、特定の複数のビット線をオフセット電流検知ビット線３０３として設定し、オフセット電流検知セル５ａはそれらオフセット電流検知ビット線３０３に設けられた構成となっている。それぞれのオフセット電流検知ビット線３０３には、オフセット電流検知セル５ａとメモリセル４の両方が設けられるが、それぞれのワード線２に対しては１個のオフセット電流検知セル５ａが設けられたように、それぞれのオフセット電流検知ビット線３０３に設けられるオフセット電流検知セル５ａとメモリセル４が配置されている。さらに、オフセット電流検知ビット線３０３に設けられるオフセット電流検知セル５ａの個数は、全てのオフセット電流検知ビット線３０３で等しくなっている。
【０１９６】
メモリセル４およびオフセット電流検知セル５ａの構造は、いずれも、第１の実施の形態で示したメモリセル４およびオフセット電流検知セル５と同じ構造を用いることができる。さらに、オフセット電流検知ビット線３０３の構造は、他のビット線３と同じ構造を用いる。
【０１９７】
このように、オフセット電流検知セル５ａが決まったオフセット電流検知ビット線３０３にまとめて設けられることによって、電流ＩｏｆｆｓｅｔＬＲおよびＩｏｆｆｓｅｔＨＲを検知するために用いられるビット線（オフセット電流検知ビット線３０３）と、メモリセル４を実際にＬＲ状態及びＨＲ状態に書き込むために用いられるビット線３とを明確に分けることが可能となるため、ビット線選択回路３１１で選択されるスイッチも、電流ＩｏｆｆｓｅｔＬＲおよびＩｏｆｆｓｅｔＨＲを検知する時と、実際にメモリセル４に書き込みを実施する時で完全に区別することができる。
【０１９８】
第２の実施の形態で示したようなオフセット電流検知セル５がクロスポイントセルアレイ１全体に渡って配置されている場合は、全てのビット線３の中から、書き込み対象セル４ａにあわせて１本のビット線を選択するようにビット線選択回路３１１を設計する必要がある。
【０１９９】
これに対して、本実施の形態の構成では、少ない本数のオフセット電流検知ビット線３０３の中から１本のビット線を選択すればよいので、ビット線選択回路３１１のスイッチ選択を行う回路（図示せず）の回路設計を容易にすることができるという効果が得られる。
【０２００】
本実施の形態に係る不揮発性半導体記憶装置３０００は、図１９に示すように、第１の方向と平行にストライプ状に形成された複数のワード線２と、ワード線２と交差する方向（第２の方向）にストライプ状に形成された複数のビット線３および複数のオフセット電流検知ビット線３０３と、ワード線２とビット線３およびオフセット電流検知ビット線３０３の平面視における交点でかつワード線２とビット線３、および、ワード線２とオフセット電流検知ビット線３０３との間に形成されたクロスポイントセルアレイ３０１を備えている。
【０２０１】
さらに、クロスポイントセルアレイ３０１は、複数のメモリセル４と、複数のオフセット電流検知セル５ａを含んでいる。さらに、オフセット電流検知セル５ａは、（１）全てのオフセット電流検知セル５ａが複数のオフセット電流検知ビット線３０３のうちのどれかに設けられ、かつ、（２）それぞれのワード線２には１個ずつ設けられるように、クロスポイントセルアレイ３０１内に配置されている。
【０２０２】
図１９に示される不揮発性半導体記憶装置３０００では、オフセット電流検知ビット線３０３は、ビット線３の隣にまとまって設置されているが、オフセット電流検知ビット線３０３の設置方法はこれに限定されるものではなく、ビット線３とビット線３の間にそれぞれのオフセット電流検知ビット線３０３を分散させて設置しても良い。さらに、オフセット電流検知セル５ａは、オフセット電流検知ビット線３０３に沿って、メモリセル４と交互になるように配置されているが、オフセット電流検知セル５ａの配置方法はこれに限定されるものではなく、上記（１）および（２）の条件を満たせば良い。さらに、オフセット電流検知ビット線３０３が２本の場合について図示されている。これは、クロスポイントセルアレイ３０１に占めるメモリセル４の比率が最も大きくなる点で望ましいが、後述するように回り込み電流の検知感度をより高くしたい場合には、オフセット電流検知ビット線３０３の本数は２本以上であっても良い。
【０２０３】
図１９に示される不揮発性半導体記憶装置３０００は、さらに、ワード線選択回路３１０およびビット線選択回路３１１を含む。ワード線選択回路３１０は、ワード線２に接続され、ワード線２のうちから１つを選択し、その選択したワード線を書き込み制御回路３２２に接続させ、その他のワード線２は例えば開放状態にする。ビット線選択回路３１１は、ビット線３に接続され、ビット線３のうちから１つを選択し、その選択したビット線を電流センス回路３２１に接続させ、その他のビット線３は例えば開放状態にする。非選択のワード線２及びビット線３は、スイッチング素子をオフさせるような電圧が与えられていても良い。
【０２０４】
書き込み制御回路３２２は、必要に応じて（後述）ワード線２からビット線３（またはオフセット電流検知ビット線３０３）に電流を流す方向に一定の電位を発生させる可変電圧源もしくは、ワード線２からビット線３（またはオフセット電流検知ビット線３０３）にピーク電流が一定のパルス状の電流を流すための可変パルス電流源として動作する。
【０２０５】
電流センス回路３２１は、ビット線３（またはオフセット電流検知ビット線３０３）から流入した電流の大きさに応じた電気信号をオフセット電流値保持回路３２３に出力し、その信号はオフセット電流値保持回路３２３で保持される。オフセット電流値保持回路３２３は、保持した信号の２倍に相当する信号を生成し書き込み制御回路３２２に出力する機能を有する。
【０２０６】
［ＬＲ書き込み方法］
続いて、図２０および図２１を用いて、本実施の形態に係る不揮発性半導体記憶装置においてメモリセル４にＬＲ状態を書き込む方法について説明する。
【０２０７】
図２０および図２１は、本実施の形態に係る不揮発性半導体記憶装置３０００ａの低抵抗状態の書き込み方法を説明するための図である。
【０２０８】
はじめに、ＬＲ書き込みに使用する不揮発性半導体記憶装置３０００ａの構成の一例について説明する。不揮発性半導体記憶装置３０００ａの構成は、図１９に示した不揮発性半導体記憶装置３０００の構成と同様である。
【０２０９】
すなわち、図２０および図２１に示されるように、不揮発性半導体記憶装置３０００ａは、図１９に示した不揮発性半導体記憶装置３０００と同様、クロスポイントセルアレイ３０１と、ワード線２と、ビット線３と、オフセット電流検知ビット線３０３と、ワード線選択回路３１０と、ビット線選択回路３１１とを備えている。
【０２１０】
また、不揮発性半導体記憶装置３０００ａは、ワード線選択回路３１０を介して選択ワード線２に接続され、ワード線選択回路３１０で選択されたワード線２に書き込み用の電気信号を出力するための書き込み制御回路Ａ３２２ａと、ビット線選択回路３１１を介してビット線３（またはオフセット電流検知ビット線３０３）に接続され、ビット線選択回路３１１で選択されたビット線３（またはオフセット電流検知ビット線３０３）に流れる回り込み電流を検知して、回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する電流センス回路Ａ３２１ａと、オフセット電気信号を保持するオフセット電流値保持回路Ａ３２３ａを備えている。
【０２１１】
書き込み制御回路Ａ３２２ａは、必要に応じて（後述）ワード線２からビット線３（またはオフセット電流検知ビット線３０３）に電流を流す方向に一定の電位を発生させる可変電圧源もしくは、ワード線２からビット線３（またはオフセット電流検知ビット線３０３）にピーク電流が一定であるパルス状の電流を流すための可変パルス電流源として動作する。
【０２１２】
電流センス回路Ａ３２１ａは、ビット線３（またはオフセット電流検知ビット線３０３）から流入した電流の大きさに応じた電気信号をオフセット電流値保持回路Ａ３２３ａに出力し、その信号はオフセット電流値保持回路Ａ３２３ａで保持される。オフセット電流値保持回路Ａ３２３ａは、保持した信号の２倍に相当する信号を生成し書き込み制御回路Ａ３２２ａに出力する機能を有する。
【０２１３】
以下、書き込み対象セル４ａをＬＲ状態に書き込む動作を例にして、そのシーケンスを示す。
【０２１４】
まず、図２０に示すように、ワード線選択回路３１０により、複数のワード線２のうちから書き込み対象セル４ａに接続されたワード線ＷＬｉを選択することで、書き込み対象セル４ａを書き込み制御回路Ａ３２２ａに接続し、その他のワード線２は例えば開放状態にする。続いて、ビット線選択回路３１１により、複数のオフセット電流検知ビット線３０３のうちからワード線ＷＬｉに設けられたオフセット電流検知セル５ａに接続されたビット線ＢＬｊを選択することで、オフセット電流検知セル５を電流センス回路Ａ３２１ａに接続し、その他のビット線３は例えば開放状態にする。非選択のワード線２及びビット線３は、スイッチング素子をオフさせるような電圧が与えられていても良い。
【０２１５】
次に、書き込み制御回路Ａ３２２ａから電圧を出力させて、ワード線ＷＬｉからオフセット電流検知セル５を介してビット線ＢＬｊの方向に電流を流し、その時のビット線ＢＬｊの電流ＩｏｆｆｓｅｔＬＲを電流センス回路Ａ３２１ａで検知する。このとき、書き込み制御回路Ａ３２２ａから出力される電圧は、ビット線ＢＬｊの電位がワード線ＷＬｉの電位より電圧ＶＬＲ分だけ高くなるように設定される。このＶＬＲは、メモリセルアレイ単位で設定されればよく、メモリセルごとに変える必要はない。
【０２１６】
次に、電流センス回路Ａ３２１ａからは、電流ＩｏｆｆｓｅｔＬＲの大きさに応じたオフセット電気信号ＳｏｆｆｓｅｔＬＲが出力され、そのオフセット電気信号ＳｏｆｆｓｅｔＬＲはオフセット電流値保持回路Ａ３２３ａで保持される。この電流センス回路Ａ３２１ａから出力されるオフセット電気信号ＳｏｆｆｓｅｔＬＲは、電流センス回路Ａ３２１ａに入力される電流の大きさに応じ変化する電気信号であれば良く、オフセット電流値保持回路Ａ３２３ａにどのような方式の回路を用いるかに合わせて自由に選択できる。例えば、電流もしくは電圧の振幅や、パルス状の電流もしくは電圧のパルス幅・パルス密度など、を用いることができる。
【０２１７】
続いて、書き込み制御回路Ａ３２２ａの電圧出力を停止させる。次に、図２１に示すように、ビット線選択回路３１１により、複数のビット線３のうちから書き込み対象セル４ａに接続されたビット線ＢＬｋを選択することで、書き込み対象セル４ａを電流センス回路Ａ３２１ａに接続し、その他のビット線３は例えば開放状態にする。この時、書き込み対象セル４ａに接続されたワード線ＷＬｉは、すでに選択され、書き込み制御回路Ａ３２２ａに接続されている。
【０２１８】
次に、オフセット電流値保持回路Ａ３２３ａは、オフセット電流値保持回路Ａ３２３ａに保持されている電気信号の２倍に相当する信号（ＳｏｆｆｓｅｔＬＲ×２）を生成し、書き込み制御回路Ａ３２２ａに出力する。書き込み制御回路Ａ３２２ａは、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲと、オフセット電気信号（ＳｏｆｆｓｅｔＬＲ×２）から計算される回り込み電流（ＩｏｆｆｓｅｔＬＲ×２）の和に等しい電流（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×２）をワード線ＷＬｉに出力する。このとき、書き込み制御回路Ａ３２２ａは定電流源として動作する。
【０２１９】
本実施の形態に係る不揮発性半導体記憶装置３０００ａでは、オフセット電流検知ビット線３０３には、ビット線に沿った方向のメモリセル数の半分のオフセット電流検知セル５ａが設けられており、残りにはメモリセル４と同じ構造のメモリセルが設けられている。このオフセット電流検知ビット線３０３に設けられたメモリセル４にはデータの書き込みは行われず、“０”もしくは“１”が書き込まれていれば良い。つまり、本実施の形態において、オフセット電流検知セル５ａが選択されたときに電流センス回路Ａ３２１ａで検知される電流ＩｏｆｆｓｅｔＬＲは、書き込み対象セル４ａにＬＲ状態を書き込む場合に流れる回り込み電流のおおよそ半分（ＩｏｆｆｓｅｔＬＲ≒回り込み電流／２）になる。オフセット電流値保持回路Ａ３２３ａでは、電流ＩｏｆｆｓｅｔＬＲの大きさに応じたオフセット電気信号ＳｏｆｆｓｅｔＬＲを２倍した大きさの信号を書き込み制御回路Ａ３２２ａに出力するため、書き込み制御回路Ａ３２２ａの出力電流は（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×２）に制御される。この出力電流のうち（ＩｏｆｆｓｅｔＬＲ×２）は、実際に書き込み対象セル４ａに書き込みを行う場合に流れる回り込み電流とほぼ等しいので、クロスポイントセルアレイ３０１に記憶されているデータに影響されること無く、書き込み対象セル４ａには、ほぼＩＬＲに等しい電流が流れるようになり、安定した書き込み動作を実現することが可能となる。
【０２２０】
［ＬＲ状態に書き込む動作のフローチャート］
図２２は、本実施の形態に係る不揮発性半導体記憶装置３０００ａの、書き込み対象セル４ａをＬＲ状態に書き込むシーケンスを示すフローチャートである。
【０２２１】
上述したように、書き込み対象セル４ａをＬＲ状態に書き込むためには、あらかじめオフセット電流検知セル５を選択して回り込み電流を検知し、オフセット電気信号ＳｏｆｆｓｅｔＬＲをオフセット電流値保持回路Ａ３２３ａに保持しておく必要がある。このオフセット電気信号ＳｏｆｆｓｅｔＬＲは、クロスポイントセルアレイ３０１に記憶されたデータによって動的に変化するため、書き込み動作ごとに検知されることが望ましい。しかし、クロスポイントセルアレイ３０１の規模が十分大きく１回の書き込み動作による回り込み電流の変動が無視できるほどに小さい場合には、複数のＬＲ状態の書き込み動作において同じオフセット電気信号ＳｏｆｆｓｅｔＬＲを用いることで、オフセット電気信号ＳｏｆｆｓｅｔＬＲの検知ステップを省いても良い。
【０２２２】
まず、メモリセル（書き込み対象セル）４ａに対するＬＲ状態への書き込み動作が要求されると、オフセット電気信号ＳｏｆｆｓｅｔＬＲを検知するために書き込み対象セル４ａに接続されたワード線ＷＬｉがワード線選択回路３１０により選択される（Ｆ３１１Ｌ：手順Ａ）。
【０２２３】
次に、ワード線ＷＬｉに設けられたオフセット電流検知セル５ａに接続されたビット線ＢＬｊがビット線選択回路３１１により選択される（Ｆ３１２Ｌ：手順Ａ）。ここで、Ｆ３１１ＬとＦ３１２Ｌの順番は逆でも良い。
【０２２４】
次に、書き込み制御回路Ａ３２２ａからビット線ＢＬｊの電圧より電圧ＶＬＲ分だけ高い電圧がワード線ＷＬｉに出力され、このときビット線ＢＬｊを流れる電流の大きさを電流センス回路Ａ３２１ａで検知する（Ｆ３１３Ｌ：手順Ｂの前半）。
【０２２５】
次に、電流センス回路Ａ３２１ａにより、この検知した電流の大きさをオフセット電気信号ＳｏｆｆｓｅｔＬＲに変換して（Ｆ３１４Ｌ：手順Ｂの後半）、オフセット電流値保持回路Ａ３２３ａにて保持する（Ｆ３１４Ｌ：手順Ｃ）。さらに、書き込み制御回路Ａ３２２ａの電圧出力をオフした後（Ｆ３１５Ｌ）、ビット線選択回路３１１により書き込み対象セル４ａに接続されたビット線ＢＬｋが選択される（Ｆ３１６Ｌ）。
【０２２６】
続いて、オフセット電流値保持回路Ａ３２３ａからオフセット電気信号ＳｏｆｆｓｅｔＬＲを２倍した信号（ＳｏｆｆｓｅｔＬＲ×２）を書き込み制御回路Ａ３２２ａに出力する（Ｆ３１８Ｌ：手順Ｄ）。書き込み制御回路Ａ３２２ａは、書き込み制御回路Ａ３２２ａから出力される電流が、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲと、オフセット電気信号（ＳｏｆｆｓｅｔＬＲ×２）から計算される回り込み電流（ＩｏｆｆｓｅｔＬＲ×２）の和に等しい電流（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×２）となるように、書き込み用の電気信号を調整してワード線ＷＬｉに出力する（Ｆ３１７Ｌ：手順Ｌ）。
【０２２７】
以上で、ＬＲ状態の書き込み動作は完了する。
【０２２８】
［ＨＲ書き込み方法］
本実施の形態においてメモリセルをＨＲ状態に書き込む方法は、メモリセルをＬＲ状態に書き込む方法において、電流を流す方向がワード線２からビット線３であったのを、逆方向に、すなわち、ビット線３からワード線２に流れるように置き換え、ＶＬＲをＶＨＲに、ＩＬＲをＩＨＲに置き換えることで実現できる。
【０２２９】
また、上記した本実施の形態では、不揮発性半導体記憶装置３０００、３０００ａに含まれるオフセット電流検知ビット線３０３は２本で、かつそれぞれのオフセット電流検知ビット線３０３には、ビット線に沿った方向のメモリセル数の半分のオフセット電流検知セル５ａが設けられている場合について、その動作を説明したものであるが、本発明はこの場合に限定されるものではない。
【０２３０】
より拡張した表現では、オフセット電流検知ビット線３０３をＮ本、クロスポイントセルアレイ３０１に含まれるワード線２の本数をＭ本とした場合、それぞれのオフセット電流検知ビット線３０３に設けられるオフセット電流検知セル５ａの数を（Ｍ／Ｎ）とすれば良い。この場合、図２０に示した不揮発性半導体記憶装置３０００ａでは、オフセット電流値保持回路Ａ３２３ａから書き込み制御回路Ａ３２２ａに出力される信号はオフセット電流値保持回路Ａ３２３ａに保持されているオフセット電気信号の（Ｍ／（Ｍ−（Ｍ／Ｎ）））倍となる。これにより、書き込み制御回路Ａ３２２ａは、書き込み制御回路Ａ３２２ａから出力される電流が、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲと、オフセット電気信号（ＳｏｆｆｓｅｔＬＲ×（Ｍ／（Ｍ−（Ｍ／Ｎ））））から計算される回り込み電流（ＩｏｆｆｓｅｔＬＲ×（Ｍ／（Ｍ−（Ｍ／Ｎ））））の和に等しい電流（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×（Ｍ／（Ｍ−（Ｍ／Ｎ））））となるように、書き込み用の電気信号を調整してワード線ＷＬｉに出力する。
【０２３１】
なお、上記した第３の実施の形態における図２０の例では、ワード線の本数はＭ＝６、オフセット電流検知ビット線の本数はＮ＝２であるため、オフセット電流検知セル５ａの数は（Ｍ／Ｎ）＝３であり、オフセット電流値保持回路Ａ３２３ａから書き込み制御回路Ａ３２２ａに出力される信号はオフセット電流値保持回路Ａ３２３ａに保持されているオフセット電気信号の（Ｍ／（Ｍ−（Ｍ／Ｎ）））＝２倍となる。これにより、書き込み制御回路Ａ３２２ａは、書き込み対象セル４ａをＬＲ状態に書き込むために必要な電流ＩＬＲと、オフセット電気信号（ＳｏｆｆｓｅｔＬＲ×（Ｍ／（Ｍ−（Ｍ／Ｎ））））＝（ＳｏｆｆｓｅｔＬＲ×２）から計算される回り込み電流（ＩｏｆｆｓｅｔＬＲ×（Ｍ／（Ｍ−（Ｍ／Ｎ））））＝（ＩｏｆｆｓｅｔＬＲ×２）の和に等しい電流（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×（Ｍ／（Ｍ−（Ｍ／Ｎ））））＝（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×２）をワード線ＷＬｉに出力している。
【０２３２】
オフセット電流検知ビット線３０３の本数が増え、１本のオフセット電流検知ビット線３０３に設けられるオフセット電流検知セル５ａの個数が少なくなるほど、オフセット電流検知セル５ａで検知された電流を（Ｍ／（Ｍ−（Ｍ／Ｎ）））倍した電流と、実際にＨＲ状態及びＬＲ状態に書き込む際に流れる回り込み電流との差は小さくなるので、より安定した書き込み動作をさせることができる。
【０２３３】
オフセット電流検知ビット線の本数が増え、１本のオフセット電流検知ビット線に設けられるオフセット電流検知セル５ａの個数が少なくなるほど、オフセット電流検知セル５ａで検知された電流を（Ｍ／（Ｍ−（Ｍ／Ｎ）））倍した電流と、実際にＨＲ状態及びＬＲ状態に書き込む際に流れる回り込み電流との差は小さくなるので、より安定した書き込み動作をさせることができる。
【０２３４】
さらに、上記した第３の実施の形態では、オフセット電流検知セル５ａが特定のオフセット電流検知ビット線３０３にのみ設けられるように配置された例について説明したが、特定の複数のワード線２をオフセット電流検知ワード線として設定し、オフセット電流検知セル５ａは、（１）全てのオフセット電流検知セル５ａが複数のオフセット電流検知ワード線のうちのどれかに設けられ、かつ、（２）それぞれのビット線３には１個ずつ設けられるように、クロスポイントセルアレイ３０１内に配置した場合でも、同様の効果が得られる。
【０２３５】
本実施の形態によれば、オフセット電流検知セルを選択する際に、ビット線選択回路（またはワード線選択回路）で選択対象となるビット線（またはワード線）をオフセット電流検知ビット線（またはオフセット電流検知ワード線）だけに限定することができるので、ビット線選択回路（またはワード線選択回路）のスイッチ選択を行う回路の回路設計を容易にすることができるという効果が得られる。
【０２３６】
以上、本発明に係る不揮発性半導体記憶装置およびその書き込み方法について、第１から第３の実施の形態および変形例に基づいて説明したが、本発明はこれらの実施の形態および変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態および変形例に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態および変形例における構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。
【０２３７】
例えば、本発明に係る不揮発性半導体記憶装置は、必ずしも、ワード線選択回路およびビット線選択回路を備える必要はなく、少なくとも、クロスポイントセルアレイを備えればよい。そのクロスポイントセルアレイは、メモリ動作をするメモリ素子を含むメモリセルと、メモリ素子がメモリ動作をする場合の高抵抗状態でのメモリ素子の抵抗値より高い抵抗値を有するオフセット電流検知セルとを含む構成であればよい。
【０２３８】
また、本発明に係る不揮発性半導体記憶装置は、電流センス回路と書き込み制御回路を必ずしも別々に設ける必要はなく、電流センス回路と書き込み制御回路を兼用する構成であってもよい。つまり、電流センス回路および書き込み制御回路は、上記した実施の形態ではビット線に対応して使用する電流センス回路および書き込み制御回路、ワード線に対応して使用する電流センス回路および書き込み制御回路を設けた構成について説明したが、ワード線とビット線に共通して使用する電流センス回路および書き込み制御回路を備えてもよい。
【０２３９】
また、上記実施の形態および変形例における不揮発性半導体記憶装置には、メモリセルへの書き込み回路および初期ブレーク動作を施す回路が明示されていなかったが、このような回路が備えられてもよいのは言うまでもない。
【産業上の利用可能性】
【０２４０】
本発明の不揮発性半導体記憶装置は、微細化かつ大容量化が可能なクロスポイント構造を実現する上での問題であった、書き込み動作の時にメモリセルを流れる電流が回り込み電流の影響を受けて一定にならず、書き込み動作が不安定になるという、従来の装置構成では対策が困難であった問題を解決できる。デジタル家電、メモリカード、携帯型電話機およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。
【符号の説明】
【０２４１】
１，２０１，３０１  クロスポイントセルアレイ
２  ワード線
３  ビット線
４  メモリセル
４ａ  書き込み対象セル
５，５ａ，５１，５２，５３，５４  オフセット電流検知セル
１０，３１０  ワード線選択回路
１１，３１１  ビット線選択回路
２１，３２１  電流センス回路
２１ａ，１２１，３２１ａ  電流センス回路Ａ
２２，３２２  書き込み制御回路
２２ａ，１２２，３２２ａ  書き込み制御回路Ａ
２３，３２３  オフセット電流値保持回路
２３ａ，１２３，３２３ａ  オフセット電流値保持回路Ａ
２３ｂ  オフセット電流値保持回路Ｂ
２５  電流センス回路Ａ／書き込み制御回路Ｂ
２６  電流センス回路Ｂ／書き込み制御回路Ａ
１００，５０１  層間絶縁膜
１１０  第１ビア
１１１  メモリ素子
１１２  第２ビア
１２３ａ  オフセット電流値保持回路Ａ１
１２３ｂ  オフセット電流値保持回路Ａ２
１２５  オフセット電流演算回路Ａ
３０３  オフセット電流検知ビット線
５１１  第１電極
５１２  第２電極
５１３  第３電極
５２１  低濃度酸化層
５２２  高濃度酸化層
５３０  半導体層
５７０  抵抗変化素子
５７１  ダイオード
５７２  メモリ素子
１０００，１０００ａ，１０００ｃ，２０００，２０００ａ，３０００，３０００ａ  不揮発性半導体記憶装置
【図１】
2013080483.tif 000003
【図２】
2013080483.tif 000004
【図３】
2013080483.tif 000005
【図４】
2013080483.tif 000006
【図５】
2013080483.tif 000007
【図６】
2013080483.tif 000008
【図７】
2013080483.tif 000009
【図８】
2013080483.tif 000010
【図９】
2013080483.tif 000011
【図１０】
2013080483.tif 000012
【図１１】
2013080483.tif 000013
【図１２】
2013080483.tif 000014
【図１３】
2013080483.tif 000015
【図１４】
2013080483.tif 000016
【図１５】
2013080483.tif 000017
【図１６】
2013080483.tif 000018
【図１７】
2013080483.tif 000019
【図１８】
2013080483.tif 000020
【図１９】
2013080483.tif 000021
【図２０】
2013080483.tif 000022
【図２１】
2013080483.tif 000023
【図２２】
2013080483.tif 000024
【手続補正書】
【提出日】平成25年2月21日(2013.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成される、クロスポイントセルアレイと、
前記複数のワード線のうちから特定のワード線を選択するワード線選択回路と、
前記複数のビット線のうちから特定のビット線を選択するビット線選択回路と、
前記ワード線選択回路を介して前記ワード線に接続され、または、前記ビット線選択回路を介して前記ビット線に接続され、前記ワード線選択回路で選択されたワード線または前記ビット線選択回路で選択されたビット線に書き込み用の電気信号を出力するための書き込み制御回路と、
前記ビット線選択回路を介して前記ビット線に接続され、または、前記ワード線選択回路を介して前記ワード線に接続され、前記ビット線選択回路で選択されたビット線または前記ワード線選択回路で選択されたワード線に流れる電流を検知して、前記電流の大きさに応じた電気信号に変換する電流センス回路と、
を備え、
前記セルの集合体には、
対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、
対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット電流検知セルと、
が含まれ、
前記メモリセルに接続される前記ワード線及び前記ビット線間に所定の極性と振幅を有する第１の電圧を印加して前記メモリセルに所定のデータを書き込む時に流れる電流を第１の書き込み電流とし、前記オフセット電流検知セルに接続される前記ワード線及び前記ビット線間に前記第１の電圧を印加した時に流れる電流を回り込み電流とする時、
前記書き込み制御回路は、
前記第１の書き込み電流と前記回り込み電流の和である第２の書き込み電流を前記メモリセルに流すように前記書き込み用の電気信号を調節する、
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記回り込み電流は、前記オフセット電流検知セル以外のメモリセルに流れる電流の総和である、
不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置であって、さらに、
前記電流センス回路は、前記回り込み電流をオフセット電気信号に変換し、
前記電流センス回路で変換された前記オフセット電気信号を保持するためのオフセット電流値保持回路を備える、
不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路は、
前記ワード線選択回路で選択された前記ワード線に前記書き込み用の電気信号として第１の書き込み用の電気信号を出力するための書き込み制御回路Ａと、
前記ビット線選択回路で選択されたビット線に前記書き込み用の電気信号として第２の書き込み用の電気信号を出力するための書き込み制御回路Ｂと、で構成される、
不揮発性半導体記憶装置。
【請求項５】
請求項３に記載の不揮発性半導体記憶装置であって、
前記電流センス回路は、
前記ビット線選択回路で選択されたビット線から流出する回り込み電流を検知して、前記オフセット電気信号として前記回り込み電流の大きさに応じた電気信号である第１のオフセット電気信号に変換する電流センス回路Ａと、
前記ワード線選択回路で選択されたワード線から流出する回り込み電流を検知して、前記オフセット電気信号として前記回り込み電流の大きさに応じた電気信号である第２のオフセット電気信号に変換する電流センス回路Ｂと、
で構成される、
不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路Ａで変換された前記第１のオフセット電気信号を保持するためのオフセット電流値保持回路Ａと、
前記電流センス回路Ｂで変換された前記第２のオフセット電気信号を保持するためのオフセット電流値保持回路Ｂと、
で構成される、
不揮発性半導体記憶装置。
【請求項７】
請求項１から請求項６のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記複数のワード線および前記複数のビット線のそれぞれに対して各々１個ずつの前記オフセット電流検知セルが設けられるように前記クロスポイントセルアレイ内に前記オフセット電流検知セルが配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたワード線またはビット線に対して設けられた前記オフセット電流検知セルである、
不揮発性半導体記憶装置。
【請求項８】
請求項３に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路で変換された異なる前記オフセット電気信号を保持するための第１のオフセット電流値保持回路および第２のオフセット電流値保持回路とで構成され、
前記不揮発性半導体記憶装置は、さらに、
前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路に保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路と、
を備え、
前記平均オフセット電気信号に応じて前記書き込み用の電気信号を調節する、
不揮発性半導体記憶装置。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路Ａで変換された前記第１のオフセット電気信号を保持するためのオフセット電流値保持回路Ａと、
前記電流センス回路Ｂで変換された前記第２のオフセット電気信号を保持するためのオフセット電流値保持回路Ｂと、
で構成され、
前記オフセット電流演算回路は、
前記オフセット電流値保持回路Ａの前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Ａと、
前記オフセット電流値保持回路Ｂの前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Ｂと、
で構成される、
不揮発性半導体記憶装置。
【請求項１０】
請求項４に記載の不揮発性半導体記憶装置であって、
前記複数のビット線は、前記メモリセルのみが設けられた複数のビット線と、前記メモリセルと前記オフセット電流検知セルの両方が設けられた複数のオフセット電流検知ビット線とで構成され、
前記オフセット電流検知セルは、全ての前記複数のオフセット電流検知ビット線の各々に設けられる前記オフセット電流検知セルの個数が均等で、かつ、前記複数のワード線のそれぞれに対して各々１個ずつの前記オフセット電流検知セルが設けられるように、前記クロスポイントセルアレイ内に配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたワード線に対して設けられたオフセット電流検知セルである、
不揮発性半導体記憶装置。
【請求項１１】
請求項４に記載の不揮発性半導体記憶装置であって、
前記複数のワード線は、前記メモリセルのみが設けられた複数のワード線と、前記メモリセルと前記オフセット電流検知セルの両方が設けられた複数のオフセット電流検知ワード線とで構成され、
前記オフセット電流検知セルは、全ての前記複数のオフセット電流検知ワード線の各々に設けられる前記オフセット電流検知セルの個数が均等で、かつ、前記複数のビット線のそれぞれに対して各々１個ずつの前記オフセット電流検知セルが設けられるように、前記クロスポイントセルアレイ内に配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたビット線に対して設けられたオフセット電流検知セルである、
不揮発性半導体記憶装置。
【請求項１２】
請求項４に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ａは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記オフセット電流検知セルの接続されたワード線の電位が前記オフセット電流検知セルの接続されたビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルの接続されたビット線に流れる電流をＩｏｆｆｓｅｔＬＲとし、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線の方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１３】
請求項４に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ｂは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記オフセット電流検知セルに接続されたビット線の電位が前記オフセット電流検知セルの接続されたワード線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続されたワード線から流出する電流をＩｏｆｆｓｅｔＨＲとし、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線の方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１４】
請求項４に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ａは、
第１のビット線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記第１のビット線に接続されたオフセット電流検知セルに接続された第１のワード線の電位が前記第１のビット線より高い電位になるようにし、
前記第１のビット線から流出する電流をＩｏｆｆｓｅｔＬＲ１とし、
第２のビット線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記第２のビット線に接続されたオフセット電流検知セルに接続された第２のワード線の電位が前記第２のビット線より高い電位になるようにし、
前記第２のビット線から流出する電流をＩｏｆｆｓｅｔＬＲ２とし、かつ、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋（＋ＩｏｆｆｓｅｔＬＲ１＋ＩｏｆｆｓｅｔＬＲ２）／２）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１５】
請求項４に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ｂは、
第１のワード線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記第１のワード線に接続されたオフセット電流検知セルに接続された第１のビット線の電位が前記第１のワード線より高い電位になるようにし、
前記第１のワード線から流出する電流をＩｏｆｆｓｅｔＨＲ１とし、
第２のワード線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記第２のワード線に接続されたオフセット電流検知セルに接続された第２のビット線の電位が前記第２のワード線より高い電位になるようにし、
前記第２のワード線から流出する電流をＩｏｆｆｓｅｔＨＲ２とし、かつ、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋（＋ＩｏｆｆｓｅｔＨＲ１＋ＩｏｆｆｓｅｔＨＲ２）／２）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１６】
請求項１０に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ビット線１本に接続された前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ビット線１本に接続されたセル数をＭとしたとき、
前記書き込み制御回路Ａは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記オフセット電流検知セルに接続されたワード線の電位がオフセット電流検知セルの接続された前記オフセット電流検知ビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記オフセット電流検知ビット線から流出する電流をＩｏｆｆｓｅｔＬＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１７】
請求項１０に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ビット線１本に設けられた前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ビット線１本に設けられたセル数をＭとしたとき、
前記書き込み制御回路Ｂは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記オフセット電流検知セルに接続されたオフセット電流検知ビット線の電位が前記オフセット電流検知セルに接続されたワード線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記ワード線から流出する電流をＩｏｆｆｓｅｔＨＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１８】
請求項１１に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ワード線１本に設けられた前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ワード線１本に設けられたセル数をＭとしたとき、
前記書き込み制御回路Ａは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記オフセット電流検知セルに接続された前記オフセット電流検知ワード線の電位がオフセット電流検知セルに接続されたビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記オフセット電流検知ビット線から流出する電流をＩｏｆｆｓｅｔＬＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１９】
請求項１１に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ワード線１本に設けられた前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ワード線１本に設けられたセル数をＭとしたとき、
前記書き込み制御回路Ｂは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記オフセット電流検知セルに接続されたビット線の電位が前記オフセット電流検知セルに接続されたオフセット電流検知ワード線より高い電位になるようにし、前記オフセット電流検知セルに接続された前記ワード線から流出する電流をＩｏｆｆｓｅｔＨＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項２０】
請求項１２、請求項１４、請求項１６および請求項１８のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記選択されたビット線と前記選択されたワード線の間の電圧は、前記メモリ素子の電流−電圧特性において前記メモリ素子を高抵抗状態から低抵抗状態に変化させるために必要な電圧以下の電圧である、
不揮発性半導体記憶装置。
【請求項２１】
請求項１３、請求項１５、請求項１７および請求項１９のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記選択されたワード線と前記選択されたビット線の間の電圧は、前記メモリ素子の電流−電圧特性において前記メモリ素子を低抵抗状態から高抵抗状態に変化させるために必要な電圧以上の電圧である、
不揮発性半導体記憶装置。
【請求項２２】
請求項１から請求項２１のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリセルは、
前記メモリ素子と、前記メモリ素子と前記ワード線とを電気的に接続するための第１のビアと、前記メモリ素子と前記ビット線とを電気的に接続するための第２のビアとで構成され、
前記オフセット電流検知セルは、
前記メモリセルから、前記第１のビアおよび前記第２のビアの少なくともいずれかを除いた構造を持つ、
不揮発性半導体記憶装置。
【請求項２３】
請求項１から請求項２１のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリセルは、
前記メモリ素子と、前記メモリ素子と前記ワード線とを電気的に接続するための第１のビアと、前記メモリ素子と前記ビット線とを電気的に接続するための第２のビアとで構成され、
前記オフセット電流検知セルは、
前記メモリセルから、前記メモリ素子を除いた構造、または、
前記メモリセルから、前記第１のビアおよび前記第２のビアの少なくともいずれかと、前記メモリ素子とを除いた構造を持つ、
不揮発性半導体記憶装置。
【請求項２４】
請求項１から請求項２３のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリ素子は、
第１の電極、抵抗変化層および第２の電極で構成される積層構造を有する抵抗変化型記憶素子を有し、
前記第１の電極は、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）およびＷ（タングステン）のいずれかで構成され、
前記第２の電極は、Ｐｔ（白金）、Ｉｒ（イリジウム）およびＰｄ（パラジウム）のいずれか、または、これらの合金で構成され、
前記抵抗変化層は、酸素不足型のタンタル酸化膜、酸素不足型の鉄酸化膜、酸素不足型のハフニウム酸化膜および酸素不足型のジルコニウム酸化物の少なくともいずれかで構成される高濃度酸化層および低濃度酸化層を含み、
前記高濃度酸化層の酸素不足度は、前記低濃度酸化層の酸素不足度より小さく、
前記メモリセルは、製造された後に、前記メモリ素子に前記メモリ動作を行わせるための初期ブレーク動作が加えられたセルであり、
前記オフセット電流検知セルは、前記メモリセルと同じ構造を有し、製造された後に、初期ブレーク動作が加えられていないセルである、
不揮発性半導体記憶装置。
【請求項２５】
不揮発性半導体記憶装置に対する書き込み方法であって、
オフセット電流検知セルに接続されたワード線と、前記オフセット電流検知セルに接続されたビット線とを選択する手順Ａと、
選択された前記ワード線と前記ビット線の間に一定電圧を印加し、その時の前記ワード線または前記ビット線から流出する回り込み電流を電流センス回路により検出して、検出した前記回り込み電流を書き込み制御回路により前記回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する手順Ｂと、
前記オフセット電気信号をオフセット電流値保持回路に保持する手順Ｃと、
前記オフセット電気信号に応じて生成される書き込み用の電気信号を書き込み制御回路に出力する手順Ｄと、
前記オフセット電気信号に応じて前記書き込み用の電気信号を調整する手順Ｅと、
を含む、
書き込み方法。
【請求項２６】
不揮発性半導体記憶装置に対する書き込み方法であって、
書き込み対象のメモリセルに接続された第１のワード線と、前記第１のワード線に設けられた第１のオフセット電流検知セルに接続された第１のビット線とを選択する手順Ｆと、
選択された前記第１のワード線と前記第１のビット線の間に一定電圧を印加し、その時の前記第１のワード線または前記第１のビット線から流出する第１の回り込み電流を電流センス回路Ａにより検出して、検出した前記第１の回り込み電流を書き込み制御回路Ａにより前記第１の回り込み電流の大きさに応じた電気信号である第１のオフセット電気信号に変換する手順Ｇと、
前記第１のオフセット電気信号を第１のオフセット電流値保持回路に保持する手順Ｈと、
前記書き込み対象のメモリセルに接続された第２のビット線と、前記第２のビット線に設けられた第２のオフセット電流検知セルに接続された第２のワード線とを選択する手順Ｉと、
選択された前記第２のワード線と前記第２のビット線の間に、手順Ｇにおいて選択された前記第１のワード線と前記第１のビット線の間に印加した電圧と同じ大きさの電圧を印加し、その時の前記第２のワード線または前記第２のビット線から流出する第２の回り込み電流を電流センス回路Ａにより検出して、検出した前記第２の回り込み電流を書き込み制御回路Ｂにより前記第２の回り込み電流の大きさに応じた電気信号である第２のオフセット電気信号に変換する手順Ｊと、
前記第２のオフセット電気信号を第２のオフセット電流値保持回路に保持する手順Ｋと、
前記第１のオフセット電気信号、および、前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路に保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成する手順Ｌと、
前記平均オフセット電気信号に応じて前記第１の書き込み用の電気信号を調整する手順Ｍと、
を含む、
書き込み方法。
【手続補正書】
【提出日】平成25年4月26日(2013.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成される、クロスポイントセルアレイと、
前記複数のワード線のうちから特定のワード線を選択するワード線選択回路と、
前記複数のビット線のうちから特定のビット線を選択するビット線選択回路と、
前記ワード線選択回路を介して前記ワード線に接続され、または、前記ビット線選択回路を介して前記ビット線に接続され、前記ワード線選択回路で選択されたワード線または前記ビット線選択回路で選択されたビット線に書き込み用の電気信号を出力するための書き込み制御回路と、
前記ビット線選択回路を介して前記ビット線に接続され、または、前記ワード線選択回路を介して前記ワード線に接続され、前記ビット線選択回路で選択されたビット線または前記ワード線選択回路で選択されたワード線に流れる電流を検知して、前記電流の大きさに応じた電気信号に変換する電流センス回路と、
を備え、
前記セルの集合体には、
対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、
対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット電流検知セルと、
が含まれ、
前記メモリセルに接続される前記ワード線及び前記ビット線間に所定の極性と振幅を有する第１の電圧を印加して前記メモリセルに所定のデータを書き込む時に流れる電流を第１の書き込み電流とし、前記オフセット電流検知セルに接続される前記ワード線及び前記ビット線間に前記第１の電圧を印加した時に流れる電流を回り込み電流とする時、
前記書き込み制御回路は、
前記第１の書き込み電流と前記回り込み電流の和である第２の書き込み電流を前記メモリセルに流すように前記書き込み用の電気信号を調節する、
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記回り込み電流は、前記オフセット電流検知セル以外のメモリセルに流れる電流の総和である、
不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置であって、さらに、
前記電流センス回路は、前記回り込み電流をオフセット電気信号に変換し、
前記電流センス回路で変換された前記オフセット電気信号を保持するためのオフセット電流値保持回路を備える、
不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路は、
前記ワード線選択回路で選択された前記ワード線に前記書き込み用の電気信号として第１の書き込み用の電気信号を出力するための書き込み制御回路Ａと、
前記ビット線選択回路で選択されたビット線に前記書き込み用の電気信号として第２の書き込み用の電気信号を出力するための書き込み制御回路Ｂと、で構成される、
不揮発性半導体記憶装置。
【請求項５】
請求項３に記載の不揮発性半導体記憶装置であって、
前記電流センス回路は、
前記ビット線選択回路で選択されたビット線から流出する回り込み電流を検知して、前記オフセット電気信号として前記回り込み電流の大きさに応じた電気信号である第１のオフセット電気信号に変換する電流センス回路Ａと、
前記ワード線選択回路で選択されたワード線から流出する回り込み電流を検知して、前記オフセット電気信号として前記回り込み電流の大きさに応じた電気信号である第２のオフセット電気信号に変換する電流センス回路Ｂと、
で構成される、
不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路Ａで変換された前記第１のオフセット電気信号を保持するためのオフセット電流値保持回路Ａと、
前記電流センス回路Ｂで変換された前記第２のオフセット電気信号を保持するためのオフセット電流値保持回路Ｂと、
で構成される、
不揮発性半導体記憶装置。
【請求項７】
請求項１から請求項６のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記複数のワード線および前記複数のビット線のそれぞれに対して各々１個ずつの前記オフセット電流検知セルが設けられるように前記クロスポイントセルアレイ内に前記オフセット電流検知セルが配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたワード線またはビット線に対して設けられた前記オフセット電流検知セルである、
不揮発性半導体記憶装置。
【請求項８】
請求項３に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路で変換された異なる前記オフセット電気信号を保持するための第１のオフセット電流値保持回路および第２のオフセット電流値保持回路とで構成され、
前記不揮発性半導体記憶装置は、さらに、
前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路に保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路と、
を備え、
前記平均オフセット電気信号に応じて前記書き込み用の電気信号を調節する、
不揮発性半導体記憶装置。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路Ａで変換された前記第１のオフセット電気信号を保持するためのオフセット電流値保持回路Ａと、
前記電流センス回路Ｂで変換された前記第２のオフセット電気信号を保持するためのオフセット電流値保持回路Ｂと、
で構成され、
前記オフセット電流演算回路は、
前記オフセット電流値保持回路Ａの前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Ａと、
前記オフセット電流値保持回路Ｂの前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路にそれぞれ保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Ｂと、
で構成される、
不揮発性半導体記憶装置。
【請求項１０】
請求項４に記載の不揮発性半導体記憶装置であって、
前記複数のビット線は、前記メモリセルのみが設けられた複数のビット線と、前記メモリセルと前記オフセット電流検知セルの両方が設けられた複数のオフセット電流検知ビット線とで構成され、
前記オフセット電流検知セルは、全ての前記複数のオフセット電流検知ビット線の各々に設けられる前記オフセット電流検知セルの個数が均等で、かつ、前記複数のワード線のそれぞれに対して各々１個ずつの前記オフセット電流検知セルが設けられるように、前記クロスポイントセルアレイ内に配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたワード線に対して設けられたオフセット電流検知セルである、
不揮発性半導体記憶装置。
【請求項１１】
請求項４に記載の不揮発性半導体記憶装置であって、
前記複数のワード線は、前記メモリセルのみが設けられた複数のワード線と、前記メモリセルと前記オフセット電流検知セルの両方が設けられた複数のオフセット電流検知ワード線とで構成され、
前記オフセット電流検知セルは、全ての前記複数のオフセット電流検知ワード線の各々に設けられる前記オフセット電流検知セルの個数が均等で、かつ、前記複数のビット線のそれぞれに対して各々１個ずつの前記オフセット電流検知セルが設けられるように、前記クロスポイントセルアレイ内に配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたビット線に対して設けられたオフセット電流検知セルである、
不揮発性半導体記憶装置。
【請求項１２】
請求項４に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ａは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記オフセット電流検知セルの接続されたワード線の電位が前記オフセット電流検知セルの接続されたビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルの接続されたビット線に流れる電流をＩｏｆｆｓｅｔＬＲとし、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線の方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１３】
請求項４に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ｂは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記オフセット電流検知セルに接続されたビット線の電位が前記オフセット電流検知セルの接続されたワード線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続されたワード線から流出する電流をＩｏｆｆｓｅｔＨＲとし、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線の方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１４】
請求項４に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ａは、
第１のビット線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記第１のビット線に接続されたオフセット電流検知セルに接続された第１のワード線の電位が前記第１のビット線より高い電位になるようにし、
前記第１のビット線から流出する電流をＩｏｆｆｓｅｔＬＲ１とし、
第２のビット線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記第２のビット線に接続されたオフセット電流検知セルに接続された第２のワード線の電位が前記第２のビット線より高い電位になるようにし、
前記第２のビット線から流出する電流をＩｏｆｆｓｅｔＬＲ２とし、かつ、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋（＋ＩｏｆｆｓｅｔＬＲ１＋ＩｏｆｆｓｅｔＬＲ２）／２）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１５】
請求項４に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Ｂは、
第１のワード線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記第１のワード線に接続されたオフセット電流検知セルに接続された第１のビット線の電位が前記第１のワード線より高い電位になるようにし、
前記第１のワード線から流出する電流をＩｏｆｆｓｅｔＨＲ１とし、
第２のワード線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記第２のワード線に接続されたオフセット電流検知セルに接続された第２のビット線の電位が前記第２のワード線より高い電位になるようにし、
前記第２のワード線から流出する電流をＩｏｆｆｓｅｔＨＲ２とし、かつ、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋（＋ＩｏｆｆｓｅｔＨＲ１＋ＩｏｆｆｓｅｔＨＲ２）／２）
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１６】
請求項１０に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ビット線１本に接続された前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ビット線１本に接続されたセル数をＭとしたとき、
前記書き込み制御回路Ａは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記オフセット電流検知セルに接続されたワード線の電位がオフセット電流検知セルの接続された前記オフセット電流検知ビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記オフセット電流検知ビット線から流出する電流をＩｏｆｆｓｅｔＬＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１７】
請求項１０に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ビット線１本に設けられた前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ビット線１本に設けられたセル数をＭとしたとき、
前記書き込み制御回路Ｂは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記オフセット電流検知セルに接続されたオフセット電流検知ビット線の電位が前記オフセット電流検知セルに接続されたワード線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記ワード線から流出する電流をＩｏｆｆｓｅｔＨＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１８】
請求項１１に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ワード線１本に設けられた前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ワード線１本に設けられたセル数をＭとしたとき、
前記書き込み制御回路Ａは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ａから第１の電圧を出力することで、前記オフセット電流検知セルに接続された前記オフセット電流検知ワード線の電位がオフセット電流検知セルに接続されたビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記オフセット電流検知ビット線から流出する電流をＩｏｆｆｓｅｔＬＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をＩＬＲとしたとき、
前記書き込み制御回路Ａは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ａから出力される電流が
（ＩＬＲ＋ＩｏｆｆｓｅｔＬＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項１９】
請求項１１に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ワード線１本に設けられた前記オフセット電流検知セルの数をＮ、
前記オフセット電流検知ワード線１本に設けられたセル数をＭとしたとき、
前記書き込み制御回路Ｂは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Ｂから第２の電圧を出力することで、前記オフセット電流検知セルに接続されたビット線の電位が前記オフセット電流検知セルに接続されたオフセット電流検知ワード線より高い電位になるようにし、前記オフセット電流検知セルに接続された前記ワード線から流出する電流をＩｏｆｆｓｅｔＨＲとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をＩＨＲとしたとき、
前記書き込み制御回路Ｂは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Ｂから出力される電流が
（ＩＨＲ＋ＩｏｆｆｓｅｔＨＲ×Ｍ／（Ｍ−（Ｍ／Ｎ）））
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。
【請求項２０】
請求項１２、請求項１４、請求項１６および請求項１８のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記選択されたビット線と前記選択されたワード線の間の電圧は、前記メモリ素子の電流−電圧特性において前記メモリ素子を高抵抗状態から低抵抗状態に変化させるために必要な電圧以下の電圧である、
不揮発性半導体記憶装置。
【請求項２１】
請求項１３、請求項１５、請求項１７および請求項１９のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記選択されたワード線と前記選択されたビット線の間の電圧は、前記メモリ素子の電流−電圧特性において前記メモリ素子を低抵抗状態から高抵抗状態に変化させるために必要な電圧以上の電圧である、
不揮発性半導体記憶装置。
【請求項２２】
請求項１から請求項２１のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリセルは、
前記メモリ素子と、前記メモリ素子と前記ワード線とを電気的に接続するための第１のビアと、前記メモリ素子と前記ビット線とを電気的に接続するための第２のビアとで構成され、
前記オフセット電流検知セルは、
前記メモリセルから、前記第１のビアおよび前記第２のビアの少なくともいずれかを除いた構造を持つ、
不揮発性半導体記憶装置。
【請求項２３】
請求項１から請求項２１のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリセルは、
前記メモリ素子と、前記メモリ素子と前記ワード線とを電気的に接続するための第１のビアと、前記メモリ素子と前記ビット線とを電気的に接続するための第２のビアとで構成され、
前記オフセット電流検知セルは、
前記メモリセルから、前記メモリ素子を除いた構造、または、
前記メモリセルから、前記第１のビアおよび前記第２のビアの少なくともいずれかと、前記メモリ素子とを除いた構造を持つ、
不揮発性半導体記憶装置。
【請求項２４】
請求項１から請求項２３のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリ素子は、
第１の電極、抵抗変化層および第２の電極で構成される積層構造を有する抵抗変化型記憶素子を有し、
前記第１の電極は、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）およびＷ（タングステン）のいずれかで構成され、
前記第２の電極は、Ｐｔ（白金）、Ｉｒ（イリジウム）およびＰｄ（パラジウム）のいずれか、または、これらの合金で構成され、
前記抵抗変化層は、酸素不足型のタンタル酸化膜、酸素不足型の鉄酸化膜、酸素不足型のハフニウム酸化膜および酸素不足型のジルコニウム酸化物の少なくともいずれかで構成される高濃度酸化層および低濃度酸化層を含み、
前記高濃度酸化層の酸素不足度は、前記低濃度酸化層の酸素不足度より小さく、
前記メモリセルは、製造された後に、前記メモリ素子に前記メモリ動作を行わせるための初期ブレーク動作が加えられたセルであり、
前記オフセット電流検知セルは、前記メモリセルと同じ構造を有し、製造された後に、初期ブレーク動作が加えられていないセルである、
不揮発性半導体記憶装置。
【請求項２５】
不揮発性半導体記憶装置に対する書き込み方法であって、
オフセット電流検知セルに接続されたワード線と、前記オフセット電流検知セルに接続されたビット線とを選択する手順Ａと、
選択された前記ワード線と前記ビット線の間に一定電圧を印加し、その時の前記ワード線または前記ビット線から流出する回り込み電流を電流センス回路により検出して、検出した前記回り込み電流を書き込み制御回路により前記回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する手順Ｂと、
前記オフセット電気信号をオフセット電流値保持回路に保持する手順Ｃと、
前記オフセット電気信号に応じて生成される書き込み用の電気信号を書き込み制御回路に出力する手順Ｄと、
前記オフセット電気信号に応じて前記書き込み用の電気信号を調整する手順Ｅと、
を含む、
書き込み方法。
【請求項２６】
不揮発性半導体記憶装置に対する書き込み方法であって、
書き込み対象のメモリセルに接続された第１のワード線と、前記第１のワード線に設けられた第１のオフセット電流検知セルに接続された第１のビット線とを選択する手順Ｆと、
選択された前記第１のワード線と前記第１のビット線の間に一定電圧を印加し、その時の前記第１のワード線または前記第１のビット線から流出する第１の回り込み電流を電流センス回路Ａにより検出して、検出した前記第１の回り込み電流を電流センス回路Ａにより前記第１の回り込み電流の大きさに応じた電気信号である第１のオフセット電気信号に変換する手順Ｇと、
前記第１のオフセット電気信号を第１のオフセット電流値保持回路に保持する手順Ｈと、
前記書き込み対象のメモリセルに接続された第２のビット線と、前記第２のビット線に設けられた第２のオフセット電流検知セルに接続された第２のワード線とを選択する手順Ｉと、
選択された前記第２のワード線と前記第２のビット線の間に、手順Ｇにおいて選択された前記第１のワード線と前記第１のビット線の間に印加した電圧と同じ大きさの電圧を印加し、その時の前記第２のワード線または前記第２のビット線から流出する第２の回り込み電流を電流センス回路Ａにより検出して、検出した前記第２の回り込み電流を電流センス回路Ａにより前記第２の回り込み電流の大きさに応じた電気信号である第２のオフセット電気信号に変換する手順Ｊと、
前記第２のオフセット電気信号を第２のオフセット電流値保持回路に保持する手順Ｋと、
前記第１のオフセット電気信号、および、前記第２のオフセット電気信号を参照して、前記第１のオフセット電流値保持回路および前記第２のオフセット電流値保持回路に保持された前記第１のオフセット電気信号および前記第２のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成する手順Ｌと、
前記平均オフセット信号に応じて生成される書き込み用の電気信号を書き込み制御回路Ａへ出力する手順Ｍと、
前記書き込み制御回路Ａにより、前記平均オフセット電気信号に応じて前記書き込み用の電気信号を調整する手順Ｎと、
を含む、
書き込み方法。
【国際調査報告】
2013080483.tif 000025
2013080483.tif 000026