(57)【要約】  基準セル高さのＮ倍（Ｎは２以上の整数）のセル高さを有する第１セル（ＣＬ１）に、第２セル（ＣＬ２）がセル幅方向において隣接している。第２セル（ＣＬ２）の電源供給用メタル配線（１０１）の下に不純物拡散領域からなる拡散配線（１０２）が形成されている。第１セル（ＣＬ１）は、メタル配線（１０１）のセル幅方向における延長領域をまたぐように、拡散配線（１０２）と対向して形成されたトランジスタ拡散領域（Ｄ＿ＭＰ２３）を備えている。拡散配線（１０２）は、セル幅方向においてセル境界（ＢＬ１）から離間して配置されている。
2013065080.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルが配置された半導体集積回路装置であって、
前記複数のセルは、
基準セル高さのＮ倍（Ｎは２以上の整数）のセル高さを有するマルチハイトセルである第１セルと、
セル幅方向において前記第１セルと隣接して配置された第２セルとを含んでおり、
前記第２セルは、
セル高さ方向における一端において、セル幅方向に延びるように配置された第１メタル配線と、
前記第１メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第１メタル配線とコンタクトを介して接続された第１拡散配線とを備え、
前記第１セルは、
セル幅方向において前記第１拡散配線と対向しており、前記第１メタル配線のセル幅方向における延長領域をセル高さ方向にまたぐように形成されており、トランジスタを構成する第１トランジスタ拡散領域を備え、
前記第１拡散配線は、セル幅方向において、前記第１セルと前記第２のセルとの間のセル境界から離間して、配置されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記第２セルは、前記基準セル高さを有するシングルハイトセルであり、かつ、セル高さ方向における他端において、セル幅方向に延びるように配置された第２メタル配線を備え、
前記第１セルは、セル高さ方向における一端において、セル幅方向に延びるように配置された第３メタル配線を備え、
前記第２セルの前記第２メタル配線と、前記第１セルの前記第３メタル配線とは、セル幅方向において一直線上になるように配置されており、互いに接続されている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記第２セルは、
前記第２のメタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第２のメタル配線とコンタクトを介して接続された第２拡散配線をさらに備え、
前記第２拡散配線は、セル幅方向において、前記第１セルと前記第２のセルとの間のセル境界から、離間して配置されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
前記第１セルは、
前記第３メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第３メタル配線とコンタクトを介して接続された第３拡散配線をさらに備え、
前記第３拡散配線は、セル幅方向において、前記第１セルと前記第２のセルとの間のセル境界から、離間して配置されている
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
前記第１セルは、前記第３メタル配線と前記第３拡散配線とを接続するコンタクトの配置位置が、セル幅方向において、トランジスタを構成する拡散領域に形成されたコンタクトの配置位置とずれている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
前記第１セルにおける前記第３メタル配線と前記第３拡散配線とを接続するコンタクトのうち前記セル境界に最も近いコンタクトと、前記セル境界との間の間隔は、前記第２セルにおける前記第２メタル配線と前記第２拡散配線とを接続するコンタクトのうち前記セル境界に最も近いコンタクトと、前記セル境界との間の間隔と、等しい
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項２において、
前記複数のセルは、
セル幅方向において隣接して配置されている第３および第４のセルを含んでおり、
前記第３および第４セルは、前記第１および第２セルと、前記第２および第３メタル配線を共有するように、セル高さ方向において隣接して配置されており、
前記第３および第４セルのセル幅方向におけるセル境界の位置は、前記第１および第２セルのセル幅方向におけるセル境界の位置とずれており、
前記第２および第３メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第２および第３メタル配線とコンタクトを介して接続された第２拡散配線は、前記第１および第２セルのセル幅方向におけるセル境界をまたいで連続して配置されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項２において、
前記第２セルは、
前記第２メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第２メタル配線とコンタクトを介して接続された第２拡散配線をさらに備え、
前記第２セルにおける前記第１メタル配線と前記第１拡散配線とを接続するコンタクトのうち前記セル境界に最も近いコンタクトと、前記セル境界との間の間隔は、前記第２セルにおける前記第２メタル配線と前記第２拡散配線とを接続するコンタクトのうち前記セル境界に最も近いコンタクトと、前記セル境界との間の間隔よりも、大きい
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項１において、
前記第２セルは、
前記第１メタル配線と前記第１拡散配線とを接続するコンタクトの配置位置が、セル幅方向において、トランジスタを構成する各拡散領域に形成されたコンタクトの配置位置とずれている
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項１において、
前記第２セルは、
基準セル高さのＭ倍（Ｍは２以上の整数）のセル高さを有するマルチハイトセルであり、
前記第１セルは、
セル高さ方向における一端において、セル幅方向に延びるように配置された第３メタル配線と、
前記第３メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第３メタル配線とコンタクトを介して接続された第３拡散配線とをさらに備え、
前記第２セルは、
セル幅方向において前記第３拡散配線と対向しており、前記第３メタル配線のセル幅方向における延長領域をセル高さ方向にまたぐように形成されており、トランジスタを構成する第２トランジスタ拡散領域を備え、
前記第３拡散配線は、セル幅方向において、前記第１セルと前記第２セルとの間のセル境界から、離間して配置されている
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１〜１０のうちいずれか１項において、
前記第１トランジスタ拡散領域と前記第１拡散配線とが対向している間に、セル高さ方向に延びるように、ダミーゲートが形成されている
ことを特徴とする半導体集積回路装置。
【請求項１２】
複数のセルが配置された半導体集積回路装置であって、
前記複数のセルは、
基準セル高さのＮ倍（Ｎは２以上の整数）のセル高さを有するマルチハイトセルである第１セルと、
セル幅方向において前記第１セルと隣接して配置された第２セルとを含んでおり、
前記第２セルは、
セル高さ方向における一端において、セル幅方向に延びるように配置された第１メタル配線と、
前記第１メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第１メタル配線とコンタクトを介して接続された第１拡散配線と、
トランジスタを構成する第１拡散領域とを備え、
前記第１セルは、
セル幅方向において前記第１拡散配線および前記第１拡散領域と対向しており、前記第１メタル配線のセル幅方向における延長領域をセル高さ方向にまたぐように形成されており、トランジスタを構成する第１トランジスタ拡散領域を備え、
前記第１拡散配線と前記第１トランジスタ拡散領域との間隔は、前記第１拡散領域と前記第１トランジスタ拡散領域との最小間隔以上である
ことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２において、
前記第２セルは、前記基準セル高さを有するシングルハイトセルであり、かつ、セル高さ方向における他端において、セル幅方向に延びるように配置された第２メタル配線を備え、
前記第１セルは、セル高さ方向における一端において、セル幅方向に延びるように配置された第３メタル配線を備え、
前記第２セルの前記第２メタル配線と、前記第１セルの前記第３メタル配線とは、セル幅方向において一直線上になるように配置されており、互いに接続されている
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
前記第２セルは、
前記第２メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第２メタル配線とコンタクトを介して接続された第２拡散配線をさらに備え、
前記第２セルにおける前記第１メタル配線と前記第１拡散配線とを接続するコンタクトのうちセル幅方向に関し前記第１トランジスタ拡散領域に最も近いコンタクトと、前記第１トランジスタ拡散領域との間のセル幅方向に関する間隔は、前記第２セルにおける前記第２メタル配線と前記第２拡散配線とを接続するコンタクトのうちセル幅方向に関し前記第１トランジスタ拡散領域に最も近いコンタクトと、前記第１トランジスタ拡散領域との間のセル幅方向に関する間隔よりも、大きい
ことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１２において、
前記第２セルは、
前記第１メタル配線と前記第１拡散配線とを接続するコンタクトの配置位置が、セル幅方向において、トランジスタを構成する各拡散領域に形成されたコンタクトの配置位置とずれている
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１２〜１５のうちいずれか１項において、
前記第１トランジスタ拡散領域と前記第１拡散配線とが対向している間に、セル高さ方向に延びるように、ダミーゲートが形成されている
ことを特徴とする半導体集積回路装置。
【請求項１７】
複数のセルが配置された半導体集積回路装置であって、
前記複数のセルは、
基準セル高さのＮ倍（Ｎは２以上の整数）のセル高さを有するマルチハイトセルである第１セルと、
セル幅方向において前記第１セルと隣接して配置された第２セルとを含んでおり、
前記第２セルは、
セル高さ方向における一端において、セル幅方向に延びるように配置された第１メタル配線と、
前記第１のメタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第１のメタル配線とコンタクトを介して接続された第１拡散配線とを備え、
前記第１セルは、
セル幅方向において前記第１拡散配線と対向しており、前記第１メタル配線のセル幅方向における延長領域をセル高さ方向にまたぐように形成されており、トランジスタを構成する矩形の第１トランジスタ拡散領域を備え、
前記第１拡散配線と前記第１トランジスタ拡散領域との間に、ゲート配線が配置されていない、または、ゲート配線が１本のみ配置されている
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７において、
前記第２セルは、前記基準セル高さを有するシングルハイトセルであり、かつ、セル高さ方向における他端において、セル幅方向に延びるように配置された第２メタル配線を備え、
前記第１セルは、セル高さ方向における一端において、セル幅方向に延びるように配置された第３メタル配線を備え、
前記第２セルの前記第２メタル配線と、前記第１セルの前記第３メタル配線とは、セル幅方向において一直線上になるように配置されており、互いに接続されている
ことを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８において、
前記第２セルは、
前記第２メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第２メタル配線とコンタクトを介して接続された第２拡散配線をさらに備え、
前記第２セルにおける前記第１メタル配線と前記第１拡散配線とを接続するコンタクトのうちセル幅方向に関し前記第１トランジスタ拡散領域に最も近いコンタクトと、前記第１トランジスタ拡散領域との間のセル幅方向に関する間隔は、前記第２セルにおける前記第２メタル配線と前記第２拡散配線とを接続するコンタクトのうちセル幅方向に関し前記第１トランジスタ拡散領域に最も近いコンタクトと、前記第１トランジスタ拡散領域との間のセル幅方向に関する間隔よりも、大きい
ことを特徴とする半導体集積回路装置。
【請求項２０】
請求項１７において、
前記第２セルは、
前記第１メタル配線と前記第１拡散配線とを接続するコンタクトの配置位置が、セル幅方向において、トランジスタを構成する各拡散領域に形成されたコンタクトの配置位置とずれている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセル（以下、適宜、セルという）を有する半導体集積回路装置に関し、特に、いわゆるマルチハイトセルに他のセルが隣接配置された構成のレイアウトに関する。
【背景技術】
【０００２】
半導体集積回路の設計方法として、スタンダードセルを用いた設計方法が知られている。図２０はスタンダードセルのレイアウト例であり、一点鎖線はセル枠を示している。スタンダードセルのＹ方向の長さ（図２０ではｙ１）をセル高さといい、Ｘ方向の長さ（図２０ではｘ１）をセル幅という。セル高さが基準高さと同じセルのことをシングルハイトセルという。回路構成によって、あるいは、同じ回路構成であっても駆動能力によって、セル幅は異なる。【０００３】
図２０において、メタル配線層に形成された電源配線５０１および接地配線５０６が、セルの上下端において、セル枠の右端から左端まで延びるように配置されている。ＮウェルＮＷにＰＭＯＳトランジスタＭＰ５１−ＭＰ５３が形成され、ＰウェルＰＷにＮＭＯＳトランジスタＭＮ５１−ＭＮ５３が形成されている。Ｐ型不純物拡散領域からなるＰ＋拡散配線５０２は、電源配線５０１の下に重なるように配置されており、コンタクト５０３を介して電源配線５０１と接続されている。Ｎ型不純物拡散領域からなるＮ＋拡散配線５０７は、接地配線５０６の下に重なるように配置されており、コンタクト５０８を介して接地配線５０６と接続されている。【０００４】
また図２０では、Ｐ＋拡散配線５０２から分岐したＰ＋拡散配線５０４，５０５が、ＰＭＯＳトランジスタＭＰ５１−ＭＰ５３のソース拡散領域に接続されており、Ｎ＋拡散配線５０７から分岐したＮ＋拡散配線５０９，５１０が、ＮＭＯＳトランジスタＭＮ５１−ＭＮ５３のソース拡散領域に接続されている。これに対して図２１は、電源配線５０１および接地配線５０６の下に配置された拡散配線５０２Ａ，５０７Ａが、ウェルＮＷ，ＰＷの電位を固定するために用いられているレイアウト構成である。図２０および図２１のレイアウト構成は、一般的なレイアウト構成として良く知られている。【０００５】
通常、スタンダードセルのセル高さを小さくすることによって半導体集積回路を小面積化することが可能である。ところが、フリップフロップ回路などの複雑な回路を含むセルや、駆動能力の大きいセルを基準のセル高さで作成すると、セル幅が非常に大きくなってしまい、逆に面積が大きくなってしまう場合がある。【０００６】
このため、このようなセルについて、セル高さが基準高さのＮ倍（Ｎは２以上の整数）であるマルチハイトセルとして作成する技術が知られている。例えば、セル高さが基準高さの２倍であるダブルハイトセルは、２個のシングルハイトセルの一方を反転させて一体化したような構成を有しており、セル高さ方向における中央部において、シングルハイトセルのウェルに比べて高さがほぼ２倍のウェルが配置されている。このウェルには、ゲート幅の広いトランジスタが配置可能であるため、例えば駆動能力の高いセルを実現することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−２４９７４７号公報
【特許文献２】特開２００１−２３７３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
最近の半導体集積回路装置では、シングルハイトセルに加えて上述したマルチハイトセルが配置されることが多く、複数のセル高さを持つスタンダードセルが混在している場合がある。一方で、設計に用いる各スタンダードセルは、他のいかなるスタンダードセルが上下または左右に隣接配置されてもデザインルールが守られるような、レイアウト構成とする必要がある。【０００９】
図２２はダブルハイトセルにシングルハイトセルを隣接して配置したレイアウト構成の一例である。ＣＬａはダブルハイトセルであり、セル高さ方向において上から順に、ＰウェルＰＷ、ＮウェルＮＷ、およびＰウェルＰＷが配置されており、中央部のＮウェルＮＷの高さはシングルハイトセルのＮウェルＮＷの２倍になっている。ＣＬｂはシングルハイトセルであり、下端がセルＣＬａと一致するように配置されている。すなわち、セルＣＬａの接地配線６０６およびＮ＋拡散配線６０７が、セルＣＬｂの接地配線５０６およびＮ＋拡散配線５０７と、それぞれ接続されている。また、セルＣＬａのトランジスタＭＰ６３ａの拡散領域、およびセルＣＬｂのトランジスタＭＰ５１の拡散領域は、その間隔がセパレーションルールの最小値ＳＰになるように予めレイアウト設計されている。すなわち、トランジスタＭＰ６３ａ，ＭＰ５１の拡散領域はそれぞれ、セル枠から１／２ＳＰだけ離間して配置されている。【００１０】
ダブルハイトセルＣＬａのＮウェルＮＷでは、電源配線６１１の下に拡散配線が配置されていないため、トランジスタの拡散領域を大きくとることができる。図２２のレイアウトでは、ゲート幅が大きく駆動能力が大きなトランジスタＭＰ６２が形成されている。【００１１】
一方、シングルハイトセルＣＬｂの上端ではＰ＋拡散配線５０２がセル枠の両端まで延びている。このためダブルハイトセルＣＬａでは、Ｐ＋拡散配線５０２とのセパレーションルールを守るために、ＮウェルＮＷに形成される拡散領域はＰ＋拡散配線５０２の左端から距離ＳＰ以上離間して配置しておかなければならない。したがって、ゲート配線ＧＡ６３に関しては、拡散領域をセル高さ方向において２つに分割して配置する必要があり、このため、ゲート幅が大きい単一のトランジスタを形成することができず、２つのトランジスタＭＰ６３ａ，ＭＰ６３ｂが形成されている。ゲート配線ＧＡ６１に関しても、同様の理由により、拡散領域がセル高さ方向において２つに分割して配置されており、２つのトランジスタＭＰ６１ａ，ＭＰ６１ｂが形成されている。【００１２】
なお、図２２において、ダブルハイトセルＣＬａのＮウェルＮＷ全体の拡散領域が、Ｐ＋拡散配線５０２から距離ＳＰよりもさらに凹んだ形状になっているのは、トランジスタにおけるゲート電極に対する拡散領域の最小寸法に関しても、デザインルールによる制約があるためである。【００１３】
このように、隣接するセルのレイアウト構成を考慮すると、ダブルハイトセルの中央部の広いウェルにおいて、セル幅方向における両端近くに配置されたトランジスタは、デザインルール上、ゲート幅を十分広く取ることができない。このため、ダブルハイトセルを利用する目的の１つであるトランジスタの駆動能力の向上が、必ずしも十分に実現することができない。特に、ＰＭＯＳトランジスタは電流能力が低いため、小さい面積で大きな駆動能力を得るためには、ＰＭＯＳトランジスタが形成できる領域をできる限り活用して、大きなゲート幅を持ったトランジスタを形成することが望ましい。【００１４】
また微細プロセスでは、トランジスタのゲート電極の形状ばらつきを抑制するために、ゲート電極が等ピッチで配置されるように、セル境界上にダミーゲートを配置する場合がある。例えば図２２において、ゲートＧＡ６１〜ＧＡ６３と等ピッチで、セル境界にダミーゲートを配置する必要がある。ところが図２２のレイアウトのままでセル境界にダミーゲートを配置すると、Ｐ＋拡散配線５０２とダミーゲートとによって不必要なトランジスタが形成されてしまう、という問題が生じる。【００１５】
上述したような問題は、ダブルハイトセルに限られるものではなく、広いウェルを有しており、そのウェルに他のセルの拡散配線が隣接し得るレイアウト構成のマルチハイトセルであれば、起こり得る問題である。【００１６】
前記の問題に鑑み、本発明は、マルチハイトセルに他のセルが隣接配置された構成を有する半導体集積回路装置において、マルチハイトセルにおけるトランジスタの駆動能力の向上が十分に実現できるようなレイアウト構成を提供するものである。
【課題を解決するための手段】
【００１７】
本発明の一態様では、複数のセルが配置された半導体集積回路装置において、前記複数のセルは、基準セル高さのＮ倍（Ｎは２以上の整数）のセル高さを有するマルチハイトセルである第１セルと、セル幅方向において前記第１セルと隣接して配置された第２セルとを含んでおり、前記第２セルは、セル高さ方向における一端において、セル幅方向に延びるように配置された第１メタル配線と、前記第１メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第１メタル配線とコンタクトを介して接続された第１拡散配線とを備え、前記第１セルは、セル幅方向において前記第１拡散配線と対向しており、前記第１メタル配線のセル幅方向における延長領域をセル高さ方向にまたぐように形成されており、トランジスタを構成する第１トランジスタ拡散領域を備え、前記第１拡散配線は、セル幅方向において、前記第１セルと前記第２のセルとの間のセル境界から離間して配置されている。【００１８】
この態様によると、マルチハイトセルである第１セルに隣接配置された第２セルは、セル高さ方向における一端にセル幅方向に延びる第１メタル配線と、このメタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなる第１拡散配線とを備えている。第１セルは、第２セルの第１メタル配線のセル幅方向における延長領域をセル高さ方向にまたぐように形成された第１トランジスタ拡散領域を備えている。そしてこの第１トランジスタ拡散領域に対向している第２セルの第１拡散配線は、セル幅方向において、第１セルと第２セルとの間のセル境界から離間している。このため、第１セルの第１トランジスタ拡散領域と第２セルの拡散配線との間のセパレーションルールが確実に保たれることになり、第１トランジスタ拡散領域を分割する必要が生じない。したがって、隣接配置された他のセルの近くであっても、そのレイアウトの影響を受けることなく、ゲート幅の大きなトランジスタを形成することができる。
【発明の効果】
【００１９】
本発明によると、マルチハイトセルにおいて、隣接配置された他のセルの近くであっても、ゲート幅の大きなトランジスタを形成することができる。これにより、従来よりもマルチハイトセルにおけるトランジスタの駆動能力を向上させことが可能となる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態におけるシングルハイトセルのレイアウト構成を示す平面図である。
【図２】第１の実施形態におけるダブルハイトセルのレイアウト構成を示す平面図である。
【図３】第１の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図４】第２の実施形態におけるシングルハイトセルのレイアウト構成を示す平面図である。
【図５】第２の実施形態におけるダブルハイトセルのレイアウト構成を示す平面図である。
【図６】第２の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図７】第２の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図８】第２の本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。
【図９】第３の実施形態に係る半導体集積回路装置の設計フローの一部を示す図である。
【図１０】第３の実施形態におけるシングルハイトセルの設計データを示す図である。
【図１１】第３の本実施形態におけるダブルハイトセルの設計データを示す図である。
【図１２】図９のレイアウト設計工程Ｓ１１において作成されたレイアウト設計データの一例である。
【図１３】第３の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図１４】図９のレイアウト設計工程Ｓ１１において作成されたレイアウト設計データの一例である。
【図１５】第３の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図１６】第４の実施形態におけるシングルハイトセルの設計データを示す図である。
【図１７】第４の本実施形態におけるダブルハイトセルの設計データを示す図である。
【図１８】第４の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図１９】実施形態におけるシングルハイトセルのレイアウト構成の他の例を示す平面図である。
【図２０】一般的なシングルハイトセルのレイアウト構成を示す平面図である。
【図２１】一般的なシングルハイトセルのレイアウト構成を示す平面図である。
【図２２】本発明の課題を説明するための図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は第１の実施形態におけるシングルハイトセルのレイアウト構成を示す平面図である。シングルハイトセルとは、基準セル高さを有するセルのことである。図１において、一点鎖線はセル枠を示している。また、図面横方向（Ｘ方向）がセル幅方向であり、図面縦方向（Ｙ方向）がセル高さ方向である（以下の図面についても同様）。
【００２３】
図１において、ＭＰ１１−ＭＰ１３はＮウェルＮＷに形成されたＰＭＯＳトランジスタであり、ＭＮ１１−ＭＮ１３はＰウェルＰＷに形成されたＮＭＯＳトランジスタである。１０１は電源配線、１０６は接地配線であり、ともに第１メタル配線層に形成されている。電源配線１０１および接地配線１０６は、当該シングルハイトセルのセル高さ方向における両端において、セル枠の右端から左端までセル幅方向に延びるようにそれぞれ配置されている。電源配線１０１の中心線はセル枠の上端と一致し、接地配線の中心線はセル枠の下端と一致している。１０２は電源配線１０１の下にセル幅方向に延びるように形成されたＰ型不純物拡散領域からなるＰ＋拡散配線であり、コンタクト１０３を介して電源配線１０１と接続されている。１０７は接地配線１０６の下にセル幅方向に延びるように形成されたＮ型不純物拡散領域からなるＮ＋拡散配線であり、コンタクト１０８を介して接地配線１０６と接続されている。
【００２４】
図１の構成では、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７が、セル幅方向においてセル枠の左右端から所定の間隔を空けて配置されている。ここでは、コンタクト１つ分の幅とコンタクト間の間隔との和に相当する間隔（すなわちコンタクト配置における１グリッド分）が空けられている。このため、ＰＭＯＳトランジスタＭＰ１１のソース拡散領域には、電源配線１０１から分岐した配線１１１がコンタクトを介して接続されており、ＮＭＯＳトランジスタＭＮ１１のソース拡散領域には、接地配線１０６から分岐した配線１１２がコンタクトを介して接続している。配線１１１，１１２は第１メタル配線層に形成されているが、セル枠の左上および左下の限定された領域に配置されているため、第１メタル配線層の配線領域としての利用に与える影響は限定的である。なお、ＰＭＯＳトランジスタＭＰ１２，ＭＰ１３のソース拡散領域にはＰ＋拡散配線１０２から分岐したＰ＋拡散配線１０４が接続されており、ＮＭＯＳトランジスタＭＮ１２、ＭＮ１３のソース拡散領域にはＮ＋拡散配線１０７から分岐したＮ＋拡散配線１０９が接続されている。
【００２５】
図２は本実施形態におけるダブルハイトセルのレイアウト構成を示す平面図である。ダブルハイトセルとは、基準セル高さの２倍のセル高さを有するセルのことである。
【００２６】
図２において、ＭＰ２１−ＭＰ２３はＮウェルＮＷに形成されたＰＭＯＳトランジスタであり、ＭＮ２１−ＭＮ２３，ＭＮ２４−ＭＮ２６はＰウェルＰＷに形成されたＮＭＯＳトランジスタである。図２の構成では、ＮウェルＮＷに配置されたＰＭＯＳトランジスタＭＰ２１，ＭＰ２３がセル高さ方向において分割されておらず、ＰＭＯＳトランジスタＭＰ２１−ＭＰ２３を構成する拡散領域全体の外形形状が、凹部を有さず、矩形になっている。電源配線２１１は第１メタル配線層に形成されており、当該ダブルハイトセルのセル高さ方向における中央部において、セル枠の右端から左端までセル幅方向に延びるように配置されている。電源配線２１１から分岐した配線が、ＰＭＯＳトランジスタＭＰ２１−ＭＰ２３のソース拡散領域とコンタクトを介して接続されている。
【００２７】
接地配線２０１，２０６は第１メタル配線層に形成されており、当該ダブルハイトセルのセル高さ方向における両端において、セル枠の右端から左端までセル幅方向に延びるようにそれぞれ配置されている。接地配線２０１，２０６の中心線はセル枠の上端および下端とそれぞれ一致している。２０２は接地配線２０１の下にセル幅方向に延びるように形成されたＮ型不純物拡散領域からなるＮ＋拡散配線であり、コンタクト２０３を介して接地配線２０１と接続されている。２０７は接地配線２０６の下にセル幅方向に延びるように形成されたＮ型不純物拡散領域からなるＮ＋拡散配線であり、コンタクト２０８を介して接地配線２０６と接続されている。Ｎ＋拡散配線２０２から分岐したＮ＋拡散配線２０４，２０５がトランジスタＭＮ２４−ＭＮ２６のソース拡散領域と接続されており、Ｎ＋拡散配線２０７から分岐したＮ＋拡散配線２０９，２１０がトランジスタＭＮ２１〜ＭＮ２３のソース拡散領域と接続されている。
【００２８】
図３は本実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図であり、図２に示すダブルハイトセルと同一構成の第１セルＣＬ１と、図１に示すシングルハイトセルと同一構成の第２セルＣＬ２とが、セル幅方向において隣接配置された構成を示す。
【００２９】
図３の構成では、第１および第２セルＣＬ１，ＣＬ２は下端がそろうように配置されており、第１セルＣＬ１の第３メタル配線としての接地配線２０６と第２セルＣＬ２の第２メタル配線としての接地配線１０６とは、セル幅方向において一直線上になるように配置されており、互いに接続されている。ただし、第１セルＣＬ１の下端に形成されたＮ＋拡散配線２０７と第２セルＣＬ２の下端に形成されたＮ＋拡散配線１０７とは、第２拡散配線としてのＮ＋拡散配線１０７がセル枠から所定の間隔（ここでは１グリット分）空けて配置されているため、接続されていない。
【００３０】
また、第１セルＣＬ１のセル高さ方向における中央部分において、電源配線２１１が、第２セルＣＬ２の第１メタル配線としての電源配線１０１と接続されている。そして、第１セルＣＬ１において、第２セルＣＬ２の電源配線１０１のセル幅方向における延長領域をセル高さ方向にまたぐように、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３が、セル幅方向において第２セルＣＬ２のＰ＋拡散領域１０２と対向して形成されている。ただし、第１拡散配線としてのＰ＋拡散配線１０２がセル枠から所定の間隔（ここでは１グリット分）空けて配置されているため、第１トランジスタ拡散領域としてのドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線１０２との間隔は、拡散領域間のセパレーションルールの最小値ＳＰよりも大きいＳＰ１となっている。なお、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３は、セル枠から間隔１／２ＳＰ離れて配置されている。ドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線１０２との間隔ＳＰ１は、ドレイン拡散領域Ｄ＿ＭＰ２３とこれに対向するトランジスタＭＰ１１の第１拡散領域としてのソース拡散領域Ｄ＿ＭＰ１１との最小間隔ＳＰよりも大きい。また、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３は、凹部を有しておらず、矩形である。
【００３１】
すなわち、Ｐ＋拡散配線１０２は、セル幅方向において、第１セルＣＬ１と第２セルＣＬ２との間のセル境界ＢＬ１から離間して配置されているので、第１セルＣＬｌのＰＭＯＳトランジスタＭＰ２３に関して、Ｐ＋拡散配線１０２とのセパレーションルールによって上下に分割する必要が生じない。したがって、ＮウェルＮＷにおいて、セル幅方向における両端近くにもゲート幅の大きいＰＭＯＳトランジスタを形成することができるため、従来のダブルハイトセルに比べて駆動能力を向上させることが可能となる。
【００３２】
また、第２セルＣＬ２の上下端に配置されている拡散配線１０２，１０７は、ともに、その両端がセル枠から離れている。このため、第２セルＣＬ２を左右反転して配置しても、あるいは上下反転して配置しても、第１セルＣＬ１のトランジスタの拡散領域との間でデザインルールエラーが生じることはない。
【００３３】
本実施形態によると、シングルハイトセルのセル高さ方向における両端に配置された拡散配線について、セル幅方向においてセル枠から所定の間隔を空けて配置したレイアウト構成とすることにより、ダブルハイトセルの中央部におけるウェルに配置されるトランジスタのゲート幅を拡張することができる。これにより、セルの駆動能力を向上することが可能となる。また本実施形態で示したレイアウト構成は、従来のレイアウトを修正することによって容易に実現できるため、少ない工数で対応することが可能である。
【００３４】
（第２の実施形態）
図４は第２の実施形態におけるシングルハイトセルのレイアウト構成を示す平面図である。図４において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００３５】
図４のレイアウト構成は図１とほぼ同様であり、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７は、セル幅方向においてセル枠の左右端から所定の間隔を空けて配置されている。ただし、その所定の間隔が図１とは異なっている。図４では、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７がセル枠の左右端から１／２ＳＰ離れて配置されている。また、Ｐ＋拡散配線１０２と電源配線１０１とを接続するコンタクト１０３、および、Ｎ＋拡散配線１０７と接地配線１０６とを接続するコンタクト１０８の配置位置が、トランジスタを構成する拡散領域上のコンタクトに対して半グリッドずつずれている。
【００３６】
これにより、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７が第１の実施形態よりも大きくなり、例えばセル幅が小さいセルについても拡散配線の最小面積ルールを満足する拡散配線を作成することが可能になる。また、拡散配線のコンタクトを半グリッドずらすことによって、コンタクトと拡散配線とのオーバーラップを十分取ることができ、かつコンタクト数を実施形態１に比べて増やすことが可能となる。
【００３７】
また、図４のレイアウト構成では、ＰＭＯＳトランジスタＭＰ１１のソース拡散領域には、Ｐ＋拡散配線１０２から分岐した拡散配線１０５が接続されており、ＮＭＯＳトランジスタＭＮ１１のソース拡散領域にはＮ＋拡散配線１０７から分岐した拡散配線１１０が接続している。このように、図１のレイアウト構成よりも、トランジスタのソース拡散領域への電源電位または接地電位の供給のために拡散配線をより多く使用できるため、第１メタル配線層を配線領域としてより有効に利用することができる。
【００３８】
図５は本実施形態におけるダブルハイトセルのレイアウト構成を示す平面図である。図５において、図２と共通の構成要素には図２と同一の符号を付しており、ここではその詳細な説明を省略する。
【００３９】
図５のレイアウト構成は図２とほぼ同様であるが、Ｎ＋拡散配線２０２，２０７は、セル幅方向においてセル枠の左右端から所定の間隔を空けて配置されている点が図２と異なっている。図５では、Ｎ＋拡散配線２０２，２０７がセル枠の左右端から１／２ＳＰ離れて配置されている。また、Ｎ＋拡散配線２０２と接地配線２０１とを接続するコンタクト２０３、および、Ｎ＋拡散配線２０７と接地配線２０６とを接続するコンタクト２０８の配置位置が、トランジスタを構成する拡散領域上のコンタクトに対して半グリッドずつずれている。
【００４０】
図６は本実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図であり、図５に示すダブルハイトセルと同一構成の第１セルＣＬ１と、図４に示すシングルハイトセルと同一構成の第２セルＣＬ２とが、セル幅方向において隣接配置された構成を示す。
【００４１】
図６の構成では、第１および第２セルＣＬ１，ＣＬ２は下端がそろうように配置されており、第１セルＣＬ１の接地配線２０６と第２セルＣＬ２の接地配線１０６とは、セル幅方向において一直線上になるように配置されており、互いに接続されている。ただし、第１セルＣＬ１の下端に形成されたＮ＋拡散配線２０７と第２セルＣＬ２の下端に形成されたＮ＋拡散配線１０７とは、Ｎ＋拡散配線１０７，２０７がともにセル枠から所定の間隔（ここでは１／２ＳＰ）空けて配置されているため、接続されていない。
【００４２】
また、第１セルＣＬ１のセル高さ方向における中央部分において、電源配線２１１が、第２セルＣＬ２の電源配線１０１と接続されている。そして第１セルＣＬ１において、第２セルＣＬ２の電源配線１０１のセル幅方向における延長領域をセル高さ方向にまたぐように、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３が、セル幅方向において第２セルＣＬ２のＰ＋拡散領域１０２と対向して形成されている。ただし、Ｐ＋拡散配線１０２がセル枠から所定の間隔（ここでは１／２ＳＰ）空けて配置されているため、ドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線１０２との間隔は、拡散領域間のセパレーションルールの最小値ＳＰとなっている。これは、ドレイン拡散領域Ｄ＿ＭＰ２３とこれに対向するトランジスタＭＰ１１のソース拡散領域Ｄ＿ＭＰ１１との最小間隔ＳＰと等しい。なお、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３は、セル枠から間隔１／２ＳＰ離れて配置されている。また、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３は、凹部を有しておらず、矩形である。
【００４３】
すなわち、Ｐ＋拡散配線１０２は、セル幅方向において、第１セルＣＬ１と第２セルＣＬ２との間のセル境界ＢＬ１から離間して配置されているので、第１セルＣＬｌのＰＭＯＳトランジスタＭＰ２３に関して、Ｐ＋拡散配線１０２とのセパレーションルールによって上下に分割する必要が生じない。したがって、ＮウェルＮＷにおいて、セル幅方向における両端近くにもゲート幅の大きいＰＭＯＳトランジスタを形成することができるため、従来のダブルハイトセルに比べて駆動能力を向上させることが可能となる。
【００４４】
また、第１セルＣＬ１におけるコンタクト２０８のうちセル境界ＢＬ１に最も近いものと、セル境界ＢＬ１との間の間隔は、第２セルＣＬ２におけるコンタクト１０８のうちセル境界ＢＬ１に最も近いものと、セル境界ＢＬ１との間の間隔と、等しい。
【００４５】
図７は図６の構成において、図４に示すシングルハイトセルと同一構成の第３および第４セルＣＬ３，ＣＬ４をさらに隣接配置したレイアウトである。第３および第４セルＣＬ３，ＣＬ４はセル幅方向において隣接して配置されており、第１および第２セルＣＬ１，ＣＬ２と接地配線２０６，１０６を共有するように、セル高さ方向において隣接して配置されている。図４のシングルハイトセルおよび図５のダブルハイトセルは、セル枠上下端の拡散配線上のコンタクトが同じグリッド上に存在するため、これらを上下に隣接して配置することが可能である。
【００４６】
また、図７の構成では、第３および第４セルＣＬ３，ＣＬ４のセル幅方向におけるセル境界ＢＬ２の位置が、第１および第２セルＣＬ１，ＣＬ２のセル幅方向におけるセル境界ＢＬ１の位置からずらされている。このため、第３セルＣＬ３は第１および第２セルＣＬ１，ＣＬ２のセル境界ＢＬ１をまたぐように配置されており、これにより、Ｎ＋拡散配線２０７，１０７の間の空きが、第３セルＣＬ３のＮ＋拡散配線１０７ａによって埋められている。同様にＮ＋拡散配線１０７の右側の空きが、第４セルＣＬ４のＮ＋拡散配線１０７ｂによって埋められている。すなわち、接地配線２０６，１０６に下に形成される拡散配線２０７，１０７ａ，１０７，１０７ｂがセル境界ＢＬ１をまたいですき間無く連続して配置されている。またこれに伴いコンタクト数も増加している。したがって、接地配線２０６，１０６の抵抗値をさらに低減することができる。なお、同様にして、電源配線の抵抗値をさらに低減することも可能である。
【００４７】
図８は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図であり、図５に示すダブルハイトセルと同一構成の第１セルＣＬ１と、他の構成のダブルハイトセルである第２セルＣＬ２Ａとが、セル幅方向において隣接配置された構成を示す。      
【００４８】
第２セルＣＬ２Ａは、図５に示すダブルハイトセルに対して、ＮウェルＮＷとＰウェルＰＷとを入れ替えた構成になっている。すなわち、セル高さ方向における上端にセル幅方向に延びるように第１メタル配線としての電源配線３０１が配置されており、電源配線３０１の下に第１拡散配線としてのＰ＋拡散配線３０２が形成されている。電源配線３０１とＰ＋拡散配線３０２とはコンタクト３０３を介して接続されている。そして、Ｐ＋拡散配線３０２は、セル幅方向においてセル枠の左右端から１／２ＳＰ離れて配置されている。また、Ｐ＋拡散配線３０２と電源配線３０１とを接続するコンタクト３０３の配置位置が、トランジスタを構成する拡散領域上のコンタクトに対して半グリッドずつずれている。
【００４９】
図８の構成においても、ドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線３０２との間隔は、拡散領域間のセパレーションルールの最小値ＳＰとなっている。言い方を変えると、ドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線３０２との間隔ＳＰが、ドレイン拡散領域Ｄ＿ＭＰ２３とトランジスタＭＰ３１のソース拡散領域Ｄ＿ＭＰ３１との最小間隔と等しくなっている。すなわち、図６の構成と同様の作用効果が得られる。
【００５０】
また、第２セルＣＬ２Ａのセル高さ方向における中央部分において、接地配線３１１が、第１セルＣＬ２の第３メタル配線としての接地配線２０６と接続されている。そして第２セルＣＬ２Ａにおいて、第１セルＣＬ１の接地配線２０６のセル幅方向における延長領域をセル高さ方向にまたぐように、トランジスタＭＮ３１のソース拡散領域Ｄ＿ＭＮ３１が、セル幅方向において第１セルＣＬ２の第３拡散配線としてのＮ＋拡散配線２０７と対向して形成されている。ただし、Ｎ＋拡散配線２０７がセル枠から１／２ＳＰ離間して配置されているため、第２トランジスタ拡散領域としてのドレイン拡散領域Ｄ＿ＭＮ３１とＮ＋拡散配線２０７との間隔は、拡散領域間のセパレーションルールの最小値ＳＰとなっている。したがって、第２セルＣＬ２ＡのＮＭＯＳトランジスタＭＮ３１に関して、Ｎ＋拡散配線２０７とのセパレーションルールによって上下に分割する必要が生じない。したがって、ＰウェルＰＷにおいて、セル幅方向における両端近くにもゲート幅の大きいＮＭＯＳトランジスタを形成することができる。
【００５１】
なお、図８では、第１セルＣＬ１に対してダブルハイトセルが隣接する構成について説明したが、基準セル高さのＭ倍（Ｍは２以上の整数）のセル高さを有するマルチハイトセルが隣接する場合であっても、同様の構成を実現することができる。例えば、図８における第２セルＣＬ２Ａが、基準セル高さの３倍のセル高さを有し、セル高さ方向の上から順にＮウェル、Ｐウェル、Ｎウェル、Ｐウェルを有するマルチハイトセルであってもよい。
【００５２】
（第３の実施形態）
図９は第３の実施形態に係る半導体集積回路装置の設計フローの一部を示す図である。図９において、Ｓ１１はレイアウト設計工程であり、スタンダードセルの配置、およびスタンダードセル間の配線等を行い、レイアウト設計データを作成する。ここではスタンダードセルは、セル枠を基準にして配置される。Ｓ１２はレイヤー演算処理工程であり、レイアウト設計工程Ｓ１２において作成されたレイアウト設計データに対して、演算用レイヤーの重なりを考慮してレイアウト変更を行う。なお、演算用レイヤーとは、レイアウト修正のために用いる設計データ上の概念であり、実際のレイアウト構成には現れない。Ｓ１３はレイアウト検証工程であり、演算処理後レイアウトデータＬＤ１に対してデザインルール等のチェックを行う。
【００５３】
図１０は本実施形態におけるシングルハイトセルの設計データを示す図である。図１０では、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７がセル枠のセル幅方向における両端まで延びており、両端からセル内側方向に距離１／２ＳＰの範囲において、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７と同じ幅を有する第１演算用レイヤー４０１が配置されている。また、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７上のコンタクト１０３，１０８は、トランジスタを構成する各拡散領域に配置されたコンタクトと同じグリッド上に配置されている。そしてコンタクト１０３，１０８のうちセル幅方向における両端のコンタクトにのみ、コンタクトと同じ形状を有する第２演算用レイヤー４０２が配置されている。また、それ以外は図４に示すシングルハイトセルと同様である。
【００５４】
図１１は本実施形態におけるダブルハイトセルの設計データを示す図である。図１１では、Ｎ＋拡散配線２０２，２０７がセル枠のセル幅方向における両端まで延びており、両端からセル内側方向に距離１／２ＳＰの範囲において、Ｎ＋拡散配線２０２，２０７と同じ幅を有する第１演算用レイヤー４０１が配置されている。また、Ｎ＋拡散配線２０２，２０７のコンタクト２０３，２０８は、トランジスタを構成する各拡散領域に配置されたコンタクトと同じグリッド上に配置されている。そしてコンタクト２０３，２０８のうちセル幅方向における両端のコンタクトにのみ、コンタクトと同じ形状を有する第２演算用レイヤー４０２が配置されている。さらに、ダブルハイトセルのセル高さ方向における中央部において、第３の演算レイヤー４０３が、セル枠から外側に延びるように配置されている。第３の演算レイヤー４０３は、シングルハイトセルのＰ＋拡散配線と同じ幅を有しており、長さは少なくとも１／２ＳＰ以上である。それ以外は、図５に示すダブルハイトセルと同様である。
【００５５】
図１２はレイアウト設計工程Ｓ１１において作成されたレイアウト設計データの一例であり、図１１に示すダブルハイトセルＣＬ１のセル幅方向における両隣に図１０に示すシングルハイトセルＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃを配置した構成を示す。セルＣＬ１，ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃは、セル枠の下端がセル高さ方向において同じ位置でそろうように配置されている。
【００５６】
レイヤー演算処理工程Ｓ１２では、レイアウト設計工程Ｓ１１において作成されたレイアウト設計データに対して、第１演算用レイヤー４０１と第３演算用レイヤー４０３とが重なる部分について、Ｐ＋拡散配線およびＮ＋拡散配線を削除する。また、第２演算用レイヤー４０２と第３演算レイヤー４０３とが重なる部分について、コンタクトを削除する。図１２のレイアウト設計データでは、セルＣＬ２ａについて、Ｐ＋拡散配線１０２ａにおけるセル右端から距離１／２ＳＰまでの範囲１０２＿ｒａと、Ｐ＋拡散配線１０２ａ上のコンタクトのうちセル右端に最も近いコンタクト１０３＿４ａとが削除される。またセルＣＬ２ｂについて、Ｐ＋拡散配線１０２ｂにおけるセル左端から距離１／２ＳＰまでの範囲１０２＿ｌｂと、Ｐ＋拡散配線１０２ｂ上のコンタクトのうちセル左端に最も近いコンタクト１０３＿１ｂとが削除される。
【００５７】
図１３はレイアウト演算処理工程Ｓ１２を実行した後のレイアウト設計データであり、本実施形態に係る半導体集積回路装置のレイアウト平面図に相当する。なお、レイアウト設計工程Ｓ１１でなされたスタンダードセル間の配線は省略している。図１３では、セルＣＬ１のトランジスタＭＰ２１の拡散領域とセルＣＬ２ａのＰ＋拡散配線１０２ａとの間、および、セルＣＬ１のトランジスタＭＰ２３の拡散領域とセルＣＬ２ｂのＰ＋拡散配線１０２ｂとの間の間隔が、デザインルールの最小値ＳＰと同一になっている。このため、セルＣＬ１について、ＮウェルＮＷに配置されるトランジスタＭＰ２１，ＭＰ２３を分割する必要はなく、大きなゲート幅を有する１つのトランジスタとして構成することが可能である。
【００５８】
また、セルＣＬ２ａにおけるＰ＋拡散配線１０２ａの右端と最も右に配置されたコンタクト１０３＿２ａとの間、および、セルＣＬ２ｂにおけるＰ＋拡散配線１０２ｂの左端と最も左に配置されたコンタクト１０３＿３ｂとの間について、十分なオーバーラップｏｖｌ１が確保されている。これにより、レイアウト検証工程Ｓ１３においてデザインルールエラーの発生を防ぐことができる。
【００５９】
さらに、セルＣＬ１，ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃの下端に配置されたＮ＋拡散配線１０７ａ，２０７，１０７ｂ，１０７ｃが、互いに接続されている。また、セルＣＬ２ｂ，ＣＬ２ｃの上端に配置されたＰ＋拡散配線１０２ｂ，１０２ｃが接続されている。すなわち、拡散配線の領域や、拡散配線とメタル配線で作成される接地配線または電源配線との間のコンタクト数は、さほど削減されていない。これにより、接地電位または電源電位の供給における抵抗値の低下が抑制される。
【００６０】
また、セルＣＬ２ｂにおいて、セルＣＬ１とのセル境界と、Ｐ＋拡散配線１０２ｂ上に配置されたコンタクトのうち当該セル境界に最も近いものとの間の間隔は、当該セル境界と、Ｎ＋拡散配線１０７ｂ上に配置されたコンタクトのうち当該セル境界に最も近いものとの間の間隔よりも大きい。同様に、セルＣＬ２ａにおいて、セルＣＬ１とのセル境界と、Ｐ＋拡散配線１０２ａ上に配置されたコンタクトのうち当該セル境界に最も近いものとの間の間隔は、当該セル境界と、Ｎ＋拡散配線１０７ａ上に配置されたコンタクトのうち当該セル境界に最も近いものとの間の間隔よりも大きい。
【００６１】
また、セル幅方向に関してトランジスタＭＰ２３の拡散領域の位置を基準にして見た場合には、Ｐ＋拡散配線１０２ｂ上に配置されたコンタクトのうちセル幅方向に関しトランジスタＭＰ２３の拡散領域に最も近いものと、トランジスタＭＰ２３の拡散領域との間のセル幅方向に関する間隔は、Ｎ＋拡散配線１０７ｂ上に配置されたコンタクトのうちセル幅方向に関しトランジスタＭＰ２３の拡散領域に最も近いものと、トランジスタＭＰ２３の拡散領域との間のセル幅方向に関する間隔よりも大きい。同様に、セル幅方向に関してトランジスタＭＰ２１の拡散領域の位置を基準にして見た場合には、Ｐ＋拡散配線１０２ａ上に配置されたコンタクトのうちセル幅方向に関しトランジスタＭＰ２１の拡散領域に最も近いものと、トランジスタＭＰ２１の拡散領域との間のセル幅方向に関する間隔は、Ｎ＋拡散配線１０７ａ上に配置されたコンタクトのうちセル幅方向に関しトランジスタＭＰ２１の拡散領域に最も近いものと、トランジスタＭＰ２１の拡散領域との間のセル幅方向に関する間隔よりも大きい。
【００６２】
図１４はレイアウト設計工程Ｓ１１において作成されたレイアウト設計データの一例であり、図１１に示すダブルハイトセルＣＬ１のセル幅方向における右隣に、図１１に対してＮウェルＮＷとＰウェルＰＷとを入れ替えた構成のダブルハイトセルＣＬ２Ｂを配置した構成を示す。セルＣＬ２Ｂはその上端がセルＣＬ１の中央部に合うように配置されている。
【００６３】
レイヤー演算処理工程Ｓ１２では、セルＣＬ１について、Ｎ＋拡散配線２０７におけるセル右端から距離１／２ＳＰまでの範囲２０７＿ｒと、Ｎ＋拡散配線２０７上のコンタクトのうちセル右端に最も近いコンタクト２０８＿４とが削除される。またセルＣＬ２Ｂについて、Ｐ＋拡散配線３０２におけるセル左端から距離１／２ＳＰまでの範囲３０２＿ｌと、Ｐ＋拡散配線３０２上のコンタクトのうちセル右端に最も近いコンタクト３０３＿１とが削除される。
【００６４】
図１５はレイアウト演算処理工程Ｓ１２を実行した後のレイアウト設計データであり、本実施形態に係る半導体集積回路装置のレイアウト平面図に相当する。なお、レイアウト設計工程Ｓ１１でなされたスタンダードセル間の配線は省略している。図１５では、セルＣＬ１のトランジスタＭＰ２３の拡散領域とセルＣＬ２ＢのＰ＋拡散配線３０２との間、および、セルＣＬ２ＢのトランジスタＭＮ３１の拡散領域とセルＣＬ１のＮ＋拡散配線２０７との間の間隔が、デザインルールの最小値ＳＰと同一になっている。このため、セルＣＬ１のＮウェルＮＷに配置されるトランジスタ、および、セルＣＬ２ＢのＰウェルＰＷに配置されるトランジスタを分割する必要がなく、大きなゲート幅を有する１つのトランジスタとして構成することが可能である。
【００６５】
すなわち、図１３および図１５のレイアウト構成は、半導体集積回路装置として、第１および第２の実施形態と同様の特徴を有しており、同様の作用効果が得られる。
【００６６】
以上のように本実施形態によると、セルの設計データにおいて、セル上端および下端に配置された拡散配線の左右両端に第１演算用レイヤーを設け、この拡散配線の左右両端に最も近いコンタクトに第２演算用レイヤーを設けている。また、ダブルハイトセルについて、セル高さ方向における中央部にセル枠から左右に延びる第３演算用レイヤーを設けている。そして、レイアウト設計データに対して、第１演算用レイヤーと第３演算用レイヤーとが重なる部分について拡散配線を削除し、第２演算用レイヤーと第３演算用レイヤーとが重なる部分についてコンタクトを削除する演算処理を行う。このような設計フローによって、ダブルハイトセルの中央部に配置されたトランジスタについて、隣に配置したセルとの間のレイアウトルールによって分割する必要が生じず、ゲート幅の大きな１つのトランジスタとして構成することが可能となる。
【００６７】
なお、本実施形態では、拡散配線上のコンタクトはトランジスタ上のコンタクトと同一のグリッドに配置されるものとしたが、例えば、半グリッドずらした形にしてもかまわない。この場合、拡散配線上のコンタクトを削除するための第２演算レイヤーを利用する必要がなくなり、コンタクトを平均的に配置することが可能となる。
【００６８】
（第４の実施形態）
第４の実施形態においても、図９の設計フローに従うものとする。すなわち、演算用レイヤーを有するセルの設計データを用いてレイアウト設計データを作成し、その後、第１演算用レイヤーと第３演算用レイヤーとが重なる部分について拡散配線を削除し、第２演算用レイヤーと第３演算用レイヤーとが重なる部分についてコンタクトを削除する演算処理を行う。
【００６９】
図１６は本実施形態におけるシングルハイトセルの設計データを示す図である。図１６の構成は図１０とほぼ同様である。ただし、ＰウェルＰＷの両端にダミーゲートＤＧ１１，ＤＧ１３がそれぞれ配置されており、ＮウェルＮＷの両端にダミーゲートＤＧ１２，ＤＧ１４がそれぞれ配置されている。
【００７０】
図１７は本実施形態におけるダブルハイトセルの設計データを示す図である。図１７の構成は図１１とほぼ同様である。ただし、ＮウェルＮＷの両端にダミーゲートＤＧ２９１，ＤＧ２９２がそれぞれ配置されており、下側のＰウェルＰＷの両端にダミーゲートＤＧ２１，ＤＧ２５がそれぞれ配置されており、上側のＰウェルＰＷの両端にダミーゲートＤＧ２４，ＤＧ２８がそれぞれ配置されている。ダミーゲートＤＧ２９１，ＤＧ２９２は、セル高さ方向におけるセルの中央部をまたぐように、ＮウェルＮＷのほぼ全範囲にわたって延びている。このため、ダミーゲートＤＧ２９１，ＤＧ２９２のセル高さ方向における長さはトランジスタＭＰ２１，ＭＰ２３のゲート幅よりも長くなっている。
【００７１】
図１８はレイアウト設計工程Ｓ１１およびレイヤー演算処理工程Ｓ１２において作成および修正されたレイアウト設計データであり、本実施形態に係る半導体集積回路装置のレイアウト平面図に相当する。図１８では、図１７に示すダブルハイトセルＣＬ１のセル幅方向における両隣に図１６に示すシングルハイトセルＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃを配置した構成を示す。セルＣＬ１，ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃは、セル枠の下端がセル高さ方向において同じ位置でそろうように配置されている。なお、レイアウト設計工程Ｓ１１でなされたスタンダードセル間の配線は省略している。
【００７２】
図１８では、図１３と同様に、レイアウト演算処理工程Ｓ１２によって、セルＣＬ２ａのＰ＋拡散配線１０２ａにおけるセル右端から距離１／２ＳＰまでの範囲と、セルＣＬ２ｂのＰ＋拡散配線１０２ｂにおけるセル左端から距離１／２ＳＰまでの範囲とが削除されている。すなわち、セルＣＬ１のトランジスタＭＰ２１の拡散領域とセルＣＬ２ａのＰ＋拡散配線１０２ａとの間、および、セルＣＬ１のトランジスタＭＰ２３の拡散領域とセルＣＬ２ｂのＰ＋拡散配線１０２ｂとの間に、間隔ＳＰが空いている。したがって、ダミーゲートＤＧ２９１，ＤＧ２９２は拡散配線とは重ならず、不要なトランジスタは形成されない。これにより、セルＣＬ１のトランジスタのゲート電極の形状ばらつきを抑制することが可能になる。
【００７３】
以上のように本実施形態によると、ダブルハイトセルの中央部に配置されたトランジスタについて、その両側に、不要なトランジスタが形成されることなく、ダミーゲートを配置することができる。これにより、ダブルハイトセルの中央部に配置されたトランジスタのゲート電極の形状ばらつきを抑制することが可能となる。
【００７４】
なお、図１８では、第３の実施形態で示した図１３の構成に対してダミーゲートを追加した構成となっているが、例えば、第１および第２の実施形態で示した構成に対して、同様にダミーゲートを追加した場合であっても同様の効果が得られることはいうまでもない。例えば、図３または図６のレイアウトにおいて、セルＣＬ１のトランジスタＭＰ２３の拡散領域Ｄ＿ＭＰ２３と、セルＣＬ２のＰ＋拡散配線１０２とが対向している間に、セル高さ方向に延びるようにダミーゲートを配置してもよい。すなわち、上述の各実施形態では、マルチハイトセルの矩形のトランジスタ拡散領域と、これに対向する隣接セルの拡散配線との間には、ゲート配線が配置されていない、または、ゲート配線が１本のみ配置されている。
【００７５】
なお、上述の各実施形態では、ダブルハイトセルの中央部にＮウェルが配置されており、このＮウェルに他のセルの拡散配線が隣接配置される構成を例にとって説明したが、これに限られるものではなく、例えば、ダブルハイトセルの中央部にＰウェルが配置されており、このＰウェルに他のセルの拡散配線が隣接配置される構成であっても、上述の各実施形態と同様に適用可能である。
【００７６】
なお、上述の各実施形態では、ダブルハイトセルに他のセルが隣接配置される構成を例にとって説明したが、ダブルハイトセルに限定されるものではなく、基準セル高さのＮ倍（Ｎは２以上の整数）のセル高さを有するマルチハイトセルに対して他のセルが隣接配置される構成であれば、上述の各実施形態を適用することが可能である。すなわち、マルチハイトセルが大きなウェル領域を有しており、このウェル領域に他のセルの拡散配線が隣接配置される構成であれば、上述の各実施形態は有効である。
【００７７】
また、上述の各実施形態では、セルの上下端に配置された拡散配線はトランジスタのソース領域と接続されている構成を例にとって説明したが、例えば、セルの上下端に配置された拡散配線のＰ／Ｎを逆にして、この拡散配線を基板電位を固定するために用いる構成であっても、同様の効果が得られる。例えば図１９は、図１のシングルハイトセルに対して、拡散配線を基板電位固定のために用いる構成に変更した例である。図１９では、Ｎ＋拡散配線１０２ＡがＮウェルＮＷの電位固定のために用いられており、Ｐ＋拡散配線１０７ＡがＰウェルＰＷの電位固定のために用いられている。
【産業上の利用可能性】
【００７８】
本発明では、半導体集積回路装置において、従来よりもマルチハイトセルにおけるトランジスタの駆動能力を向上させことが可能となる。したがって、例えば、ＬＳＩの小面積化や性能向上に有効である。
【符号の説明】
【００７９】
ＣＬ１  ダブルハイトセル（第１セル）
ＣＬ２，ＣＬ２ｂ  シングルハイトセル（第２セル）
ＣＬ２Ａ，ＣＬ２Ｂ  ダブルハイトセル（第２セル）
ＣＬ３  セル（第３セル）
ＣＬ４  セル（第４セル）
１０１  電源配線（第１メタル配線）
１０２，１０２ｂ，１０２Ａ  Ｐ＋拡散配線（第１拡散配線）
１０３  コンタクト
１０６  接地配線（第２メタル配線）
１０７，１０７Ａ  Ｎ＋拡散配線（第２拡散配線）
１０８  コンタクト
２０６  接地配線（第３メタル配線）
２０７  Ｎ＋拡散配線（第３拡散配線）
２０８  コンタクト
３０１  電源配線（第１メタル配線）
３０２  Ｐ＋拡散配線（第１拡散配線）
３０３  コンタクト
Ｄ＿ＭＰ２３  トランジスタＭＰ２３のソース拡散領域（第１トランジスタ拡散領域）
Ｄ＿ＭＰ１１  トランジスタＭＰ１１のドレイン拡散領域（第１拡散領域）
Ｄ＿ＭＮ３１  トランジスタＭＮ１１のソース拡散領域（第２トランジスタ拡散領域）
ＤＧ２９１，ＤＧ２９２  ダミーゲート
ＢＬ１，ＢＬ２  セル境界
【図１】
2013065080.tif 000003
【図２】
2013065080.tif 000004
【図３】
2013065080.tif 000005
【図４】
2013065080.tif 000006
【図５】
2013065080.tif 000007
【図６】
2013065080.tif 000008
【図７】
2013065080.tif 000009
【図８】
2013065080.tif 000010
【図９】
2013065080.tif 000011
【図１０】
2013065080.tif 000012
【図１１】
2013065080.tif 000013
【図１２】
2013065080.tif 000014
【図１３】
2013065080.tif 000015
【図１４】
2013065080.tif 000016
【図１５】
2013065080.tif 000017
【図１６】
2013065080.tif 000018
【図１７】
2013065080.tif 000019
【図１８】
2013065080.tif 000020
【図１９】
2013065080.tif 000021
【図２０】
2013065080.tif 000022
【図２１】
2013065080.tif 000023
【図２２】
2013065080.tif 000024
【手続補正書】
【提出日】平成26年3月7日(2014.3.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセル（以下、適宜、セルという）を有する半導体集積回路装置に関し、特に、いわゆるマルチハイトセルに他のセルが隣接配置された構成のレイアウトに関する。
【背景技術】
【０００２】
半導体集積回路の設計方法として、スタンダードセルを用いた設計方法が知られている。図２０はスタンダードセルのレイアウト例であり、一点鎖線はセル枠を示している。スタンダードセルのＹ方向の長さ（図２０ではｙ１）をセル高さといい、Ｘ方向の長さ（図２０ではｘ１）をセル幅という。セル高さが基準高さと同じセルのことをシングルハイトセルという。回路構成によって、あるいは、同じ回路構成であっても駆動能力によって、セル幅は異なる。
【０００３】
図２０において、メタル配線層に形成された電源配線５０１および接地配線５０６が、セルの上下端において、セル枠の右端から左端まで延びるように配置されている。ＮウェルＮＷにＰＭＯＳトランジスタＭＰ５１−ＭＰ５３が形成され、ＰウェルＰＷにＮＭＯＳトランジスタＭＮ５１−ＭＮ５３が形成されている。Ｐ型不純物拡散領域からなるＰ＋拡散配線５０２は、電源配線５０１の下に重なるように配置されており、コンタクト５０３を介して電源配線５０１と接続されている。Ｎ型不純物拡散領域からなるＮ＋拡散配線５０７は、接地配線５０６の下に重なるように配置されており、コンタクト５０８を介して接地配線５０６と接続されている。
【０００４】
また図２０では、Ｐ＋拡散配線５０２から分岐したＰ＋拡散配線５０４，５０５が、ＰＭＯＳトランジスタＭＰ５１−ＭＰ５３のソース拡散領域に接続されており、Ｎ＋拡散配線５０７から分岐したＮ＋拡散配線５０９，５１０が、ＮＭＯＳトランジスタＭＮ５１−ＭＮ５３のソース拡散領域に接続されている。これに対して図２１は、電源配線５０１および接地配線５０６の下に配置された拡散配線５０２Ａ，５０７Ａが、ウェルＮＷ，ＰＷの電位を固定するために用いられているレイアウト構成である。図２０および図２１のレイアウト構成は、一般的なレイアウト構成として良く知られている。
【０００５】
通常、スタンダードセルのセル高さを小さくすることによって半導体集積回路を小面積化することが可能である。ところが、フリップフロップ回路などの複雑な回路を含むセルや、駆動能力の大きいセルを基準のセル高さで作成すると、セル幅が非常に大きくなってしまい、逆に面積が大きくなってしまう場合がある。
【０００６】
このため、このようなセルについて、セル高さが基準高さのＮ倍（Ｎは２以上の整数）であるマルチハイトセルとして作成する技術が知られている。例えば、セル高さが基準高さの２倍であるダブルハイトセルは、２個のシングルハイトセルの一方を反転させて一体化したような構成を有しており、セル高さ方向における中央部において、シングルハイトセルのウェルに比べて高さがほぼ２倍のウェルが配置されている。このウェルには、ゲート幅の広いトランジスタが配置可能であるため、例えば駆動能力の高いセルを実現することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−２４９７４７号公報
【特許文献２】特開２００１−２３７３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
最近の半導体集積回路装置では、シングルハイトセルに加えて上述したマルチハイトセルが配置されることが多く、複数のセル高さを持つスタンダードセルが混在している場合がある。一方で、設計に用いる各スタンダードセルは、他のいかなるスタンダードセルが上下または左右に隣接配置されてもデザインルールが守られるような、レイアウト構成とする必要がある。
【０００９】
図２２はダブルハイトセルにシングルハイトセルを隣接して配置したレイアウト構成の一例である。ＣＬａはダブルハイトセルであり、セル高さ方向において上から順に、ＰウェルＰＷ、ＮウェルＮＷ、およびＰウェルＰＷが配置されており、中央部のＮウェルＮＷの高さはシングルハイトセルのＮウェルＮＷの２倍になっている。ＣＬｂはシングルハイトセルであり、下端がセルＣＬａと一致するように配置されている。すなわち、セルＣＬａの接地配線６０６およびＮ＋拡散配線６０７が、セルＣＬｂの接地配線５０６およびＮ＋拡散配線５０７と、それぞれ接続されている。また、セルＣＬａのトランジスタＭＰ６３ａの拡散領域、およびセルＣＬｂのトランジスタＭＰ５１の拡散領域は、その間隔がセパレーションルールの最小値ＳＰになるように予めレイアウト設計されている。すなわち、トランジスタＭＰ６３ａ，ＭＰ５１の拡散領域はそれぞれ、セル枠から１／２ＳＰだけ離間して配置されている。
【００１０】
ダブルハイトセルＣＬａのＮウェルＮＷでは、電源配線６１１の下に拡散配線が配置されていないため、トランジスタの拡散領域を大きくとることができる。図２２のレイアウトでは、ゲート幅が大きく駆動能力が大きなトランジスタＭＰ６２が形成されている。
【００１１】
一方、シングルハイトセルＣＬｂの上端ではＰ＋拡散配線５０２がセル枠の両端まで延びている。このためダブルハイトセルＣＬａでは、Ｐ＋拡散配線５０２とのセパレーションルールを守るために、ＮウェルＮＷに形成される拡散領域はＰ＋拡散配線５０２の左端から距離ＳＰ以上離間して配置しておかなければならない。したがって、ゲート配線ＧＡ６３に関しては、拡散領域をセル高さ方向において２つに分割して配置する必要があり、このため、ゲート幅が大きい単一のトランジスタを形成することができず、２つのトランジスタＭＰ６３ａ，ＭＰ６３ｂが形成されている。ゲート配線ＧＡ６１に関しても、同様の理由により、拡散領域がセル高さ方向において２つに分割して配置されており、２つのトランジスタＭＰ６１ａ，ＭＰ６１ｂが形成されている。
【００１２】
なお、図２２において、ダブルハイトセルＣＬａのＮウェルＮＷ全体の拡散領域が、Ｐ＋拡散配線５０２から距離ＳＰよりもさらに凹んだ形状になっているのは、トランジスタにおけるゲート電極に対する拡散領域の最小寸法に関しても、デザインルールによる制約があるためである。
【００１３】
このように、隣接するセルのレイアウト構成を考慮すると、ダブルハイトセルの中央部の広いウェルにおいて、セル幅方向における両端近くに配置されたトランジスタは、デザインルール上、ゲート幅を十分広く取ることができない。このため、ダブルハイトセルを利用する目的の１つであるトランジスタの駆動能力の向上が、必ずしも十分に実現することができない。特に、ＰＭＯＳトランジスタは電流能力が低いため、小さい面積で大きな駆動能力を得るためには、ＰＭＯＳトランジスタが形成できる領域をできる限り活用して、大きなゲート幅を持ったトランジスタを形成することが望ましい。
【００１４】
また微細プロセスでは、トランジスタのゲート電極の形状ばらつきを抑制するために、ゲート電極が等ピッチで配置されるように、セル境界上にダミーゲートを配置する場合がある。例えば図２２において、ゲートＧＡ６１〜ＧＡ６３と等ピッチで、セル境界にダミーゲートを配置する必要がある。ところが図２２のレイアウトのままでセル境界にダミーゲートを配置すると、Ｐ＋拡散配線５０２とダミーゲートとによって不必要なトランジスタが形成されてしまう、という問題が生じる。
【００１５】
上述したような問題は、ダブルハイトセルに限られるものではなく、広いウェルを有しており、そのウェルに他のセルの拡散配線が隣接し得るレイアウト構成のマルチハイトセルであれば、起こり得る問題である。
【００１６】
前記の問題に鑑み、本発明は、マルチハイトセルに他のセルが隣接配置された構成を有する半導体集積回路装置において、マルチハイトセルにおけるトランジスタの駆動能力の向上が十分に実現できるようなレイアウト構成を提供するものである。
【課題を解決するための手段】
【００１７】
本発明の一態様では、複数のセルが配置された半導体集積回路装置において、前記複数のセルは、基準セル高さのＮ倍（Ｎは２以上の整数）のセル高さを有するマルチハイトセルである第１セルと、セル幅方向において前記第１セルと隣接して配置された第２セルとを含んでおり、前記第２セルは、セル高さ方向における一端において、セル幅方向に延びるように配置された第１メタル配線と、前記第１メタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなり、前記第１メタル配線とコンタクトを介して接続された第１拡散配線とを備え、前記第１セルは、セル幅方向において前記第１拡散配線と対向しており、前記第１メタル配線のセル幅方向における延長領域をセル高さ方向にまたぐように形成されており、トランジスタを構成する第１トランジスタ拡散領域を備え、前記第１拡散配線は、セル幅方向において、前記第１セルと前記第２のセルとの間のセル境界から離間して配置されている。
【００１８】
この態様によると、マルチハイトセルである第１セルに隣接配置された第２セルは、セル高さ方向における一端にセル幅方向に延びる第１メタル配線と、このメタル配線の下にセル幅方向に延びるように形成された不純物拡散領域からなる第１拡散配線とを備えている。第１セルは、第２セルの第１メタル配線のセル幅方向における延長領域をセル高さ方向にまたぐように形成された第１トランジスタ拡散領域を備えている。そしてこの第１トランジスタ拡散領域に対向している第２セルの第１拡散配線は、セル幅方向において、第１セルと第２セルとの間のセル境界から離間している。このため、第１セルの第１トランジスタ拡散領域と第２セルの拡散配線との間のセパレーションルールが確実に保たれることになり、第１トランジスタ拡散領域を分割する必要が生じない。したがって、隣接配置された他のセルの近くであっても、そのレイアウトの影響を受けることなく、ゲート幅の大きなトランジスタを形成することができる。
【発明の効果】
【００１９】
本発明によると、マルチハイトセルにおいて、隣接配置された他のセルの近くであっても、ゲート幅の大きなトランジスタを形成することができる。これにより、従来よりもマルチハイトセルにおけるトランジスタの駆動能力を向上させことが可能となる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態におけるシングルハイトセルのレイアウト構成を示す平面図である。
【図２】第１の実施形態におけるダブルハイトセルのレイアウト構成を示す平面図である。
【図３】第１の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図４】第２の実施形態におけるシングルハイトセルのレイアウト構成を示す平面図である。
【図５】第２の実施形態におけるダブルハイトセルのレイアウト構成を示す平面図である。
【図６】第２の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図７】第２の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図８】第２の本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。
【図９】第３の実施形態に係る半導体集積回路装置の設計フローの一部を示す図である。
【図１０】第３の実施形態におけるシングルハイトセルの設計データを示す図である。
【図１１】第３の本実施形態におけるダブルハイトセルの設計データを示す図である。
【図１２】図９のレイアウト設計工程Ｓ１１において作成されたレイアウト設計データの一例である。
【図１３】第３の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図１４】図９のレイアウト設計工程Ｓ１１において作成されたレイアウト設計データの一例である。
【図１５】第３の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図１６】第４の実施形態におけるシングルハイトセルの設計データを示す図である。
【図１７】第４の本実施形態におけるダブルハイトセルの設計データを示す図である。
【図１８】第４の実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図である。
【図１９】実施形態におけるシングルハイトセルのレイアウト構成の他の例を示す平面図である。
【図２０】一般的なシングルハイトセルのレイアウト構成を示す平面図である。
【図２１】一般的なシングルハイトセルのレイアウト構成を示す平面図である。
【図２２】本発明の課題を説明するための図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は第１の実施形態におけるシングルハイトセルのレイアウト構成を示す平面図である。シングルハイトセルとは、基準セル高さを有するセルのことである。図１において、一点鎖線はセル枠を示している。また、図面横方向（Ｘ方向）がセル幅方向であり、図面縦方向（Ｙ方向）がセル高さ方向である（以下の図面についても同様）。
【００２３】
図１において、ＭＰ１１−ＭＰ１３はＮウェルＮＷに形成されたＰＭＯＳトランジスタであり、ＭＮ１１−ＭＮ１３はＰウェルＰＷに形成されたＮＭＯＳトランジスタである。１０１は電源配線、１０６は接地配線であり、ともに第１メタル配線層に形成されている。電源配線１０１および接地配線１０６は、当該シングルハイトセルのセル高さ方向における両端において、セル枠の右端から左端までセル幅方向に延びるようにそれぞれ配置されている。電源配線１０１の中心線はセル枠の上端と一致し、接地配線の中心線はセル枠の下端と一致している。１０２は電源配線１０１の下にセル幅方向に延びるように形成されたＰ型不純物拡散領域からなるＰ＋拡散配線であり、コンタクト１０３を介して電源配線１０１と接続されている。１０７は接地配線１０６の下にセル幅方向に延びるように形成されたＮ型不純物拡散領域からなるＮ＋拡散配線であり、コンタクト１０８を介して接地配線１０６と接続されている。
【００２４】
図１の構成では、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７が、セル幅方向においてセル枠の左右端から所定の間隔を空けて配置されている。ここでは、コンタクト１つ分の幅とコンタクト間の間隔との和に相当する間隔（すなわちコンタクト配置における１グリッド分）が空けられている。このため、ＰＭＯＳトランジスタＭＰ１１のソース拡散領域には、電源配線１０１から分岐した配線１１１がコンタクトを介して接続されており、ＮＭＯＳトランジスタＭＮ１１のソース拡散領域には、接地配線１０６から分岐した配線１１２がコンタクトを介して接続している。配線１１１，１１２は第１メタル配線層に形成されているが、セル枠の左上および左下の限定された領域に配置されているため、第１メタル配線層の配線領域としての利用に与える影響は限定的である。なお、ＰＭＯＳトランジスタＭＰ１２，ＭＰ１３のソース拡散領域にはＰ＋拡散配線１０２から分岐したＰ＋拡散配線１０４が接続されており、ＮＭＯＳトランジスタＭＮ１２、ＭＮ１３のソース拡散領域にはＮ＋拡散配線１０７から分岐したＮ＋拡散配線１０９が接続されている。
【００２５】
図２は本実施形態におけるダブルハイトセルのレイアウト構成を示す平面図である。ダブルハイトセルとは、基準セル高さの２倍のセル高さを有するセルのことである。
【００２６】
図２において、ＭＰ２１−ＭＰ２３はＮウェルＮＷに形成されたＰＭＯＳトランジスタであり、ＭＮ２１−ＭＮ２３，ＭＮ２４−ＭＮ２６はＰウェルＰＷに形成されたＮＭＯＳトランジスタである。図２の構成では、ＮウェルＮＷに配置されたＰＭＯＳトランジスタＭＰ２１，ＭＰ２３がセル高さ方向において分割されておらず、ＰＭＯＳトランジスタＭＰ２１−ＭＰ２３を構成する拡散領域全体の外形形状が、凹部を有さず、矩形になっている。電源配線２１１は第１メタル配線層に形成されており、当該ダブルハイトセルのセル高さ方向における中央部において、セル枠の右端から左端までセル幅方向に延びるように配置されている。電源配線２１１から分岐した配線が、ＰＭＯＳトランジスタＭＰ２１−ＭＰ２３のソース拡散領域とコンタクトを介して接続されている。
【００２７】
接地配線２０１，２０６は第１メタル配線層に形成されており、当該ダブルハイトセルのセル高さ方向における両端において、セル枠の右端から左端までセル幅方向に延びるようにそれぞれ配置されている。接地配線２０１，２０６の中心線はセル枠の上端および下端とそれぞれ一致している。２０２は接地配線２０１の下にセル幅方向に延びるように形成されたＮ型不純物拡散領域からなるＮ＋拡散配線であり、コンタクト２０３を介して接地配線２０１と接続されている。２０７は接地配線２０６の下にセル幅方向に延びるように形成されたＮ型不純物拡散領域からなるＮ＋拡散配線であり、コンタクト２０８を介して接地配線２０６と接続されている。Ｎ＋拡散配線２０２から分岐したＮ＋拡散配線２０４，２０５がトランジスタＭＮ２４−ＭＮ２６のソース拡散領域と接続されており、Ｎ＋拡散配線２０７から分岐したＮ＋拡散配線２０９，２１０がトランジスタＭＮ２１〜ＭＮ２３のソース拡散領域と接続されている。
【００２８】
図３は本実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図であり、図２に示すダブルハイトセルと同一構成の第１セルＣＬ１と、図１に示すシングルハイトセルと同一構成の第２セルＣＬ２とが、セル幅方向において隣接配置された構成を示す。
【００２９】
図３の構成では、第１および第２セルＣＬ１，ＣＬ２は下端がそろうように配置されており、第１セルＣＬ１の第３メタル配線としての接地配線２０６と第２セルＣＬ２の第２メタル配線としての接地配線１０６とは、セル幅方向において一直線上になるように配置されており、互いに接続されている。ただし、第１セルＣＬ１の下端に形成されたＮ＋拡散配線２０７と第２セルＣＬ２の下端に形成されたＮ＋拡散配線１０７とは、第２拡散配線としてのＮ＋拡散配線１０７がセル枠から所定の間隔（ここでは１グリット分）空けて配置されているため、接続されていない。
【００３０】
また、第１セルＣＬ１のセル高さ方向における中央部分において、電源配線２１１が、第２セルＣＬ２の第１メタル配線としての電源配線１０１と接続されている。そして、第１セルＣＬ１において、第２セルＣＬ２の電源配線１０１のセル幅方向における延長領域をセル高さ方向にまたぐように、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３が、セル幅方向において第２セルＣＬ２のＰ＋拡散領域１０２と対向して形成されている。ただし、第１拡散配線としてのＰ＋拡散配線１０２がセル枠から所定の間隔（ここでは１グリット分）空けて配置されているため、第１トランジスタ拡散領域としてのドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線１０２との間隔は、拡散領域間のセパレーションルールの最小値ＳＰよりも大きいＳＰ１となっている。なお、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３は、セル枠から間隔１／２ＳＰ離れて配置されている。ドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線１０２との間隔ＳＰ１は、ドレイン拡散領域Ｄ＿ＭＰ２３とこれに対向するトランジスタＭＰ１１の第１拡散領域としてのソース拡散領域Ｄ＿ＭＰ１１との最小間隔ＳＰよりも大きい。また、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３は、凹部を有しておらず、矩形である。
【００３１】
すなわち、Ｐ＋拡散配線１０２は、セル幅方向において、第１セルＣＬ１と第２セルＣＬ２との間のセル境界ＢＬ１から離間して配置されているので、第１セルＣＬｌのＰＭＯＳトランジスタＭＰ２３に関して、Ｐ＋拡散配線１０２とのセパレーションルールによって上下に分割する必要が生じない。したがって、ＮウェルＮＷにおいて、セル幅方向における両端近くにもゲート幅の大きいＰＭＯＳトランジスタを形成することができるため、従来のダブルハイトセルに比べて駆動能力を向上させることが可能となる。
【００３２】
また、第２セルＣＬ２の上下端に配置されている拡散配線１０２，１０７は、ともに、その両端がセル枠から離れている。このため、第２セルＣＬ２を左右反転して配置しても、あるいは上下反転して配置しても、第１セルＣＬ１のトランジスタの拡散領域との間でデザインルールエラーが生じることはない。
【００３３】
本実施形態によると、シングルハイトセルのセル高さ方向における両端に配置された拡散配線について、セル幅方向においてセル枠から所定の間隔を空けて配置したレイアウト構成とすることにより、ダブルハイトセルの中央部におけるウェルに配置されるトランジスタのゲート幅を拡張することができる。これにより、セルの駆動能力を向上することが可能となる。また本実施形態で示したレイアウト構成は、従来のレイアウトを修正することによって容易に実現できるため、少ない工数で対応することが可能である。
【００３４】
（第２の実施形態）
図４は第２の実施形態におけるシングルハイトセルのレイアウト構成を示す平面図である。図４において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００３５】
図４のレイアウト構成は図１とほぼ同様であり、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７は、セル幅方向においてセル枠の左右端から所定の間隔を空けて配置されている。ただし、その所定の間隔が図１とは異なっている。図４では、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７がセル枠の左右端から１／２ＳＰ離れて配置されている。また、Ｐ＋拡散配線１０２と電源配線１０１とを接続するコンタクト１０３、および、Ｎ＋拡散配線１０７と接地配線１０６とを接続するコンタクト１０８の配置位置が、トランジスタを構成する拡散領域上のコンタクトに対して半グリッドずつずれている。
【００３６】
これにより、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７が第１の実施形態よりも大きくなり、例えばセル幅が小さいセルについても拡散配線の最小面積ルールを満足する拡散配線を作成することが可能になる。また、拡散配線のコンタクトを半グリッドずらすことによって、コンタクトと拡散配線とのオーバーラップを十分取ることができ、かつコンタクト数を実施形態１に比べて増やすことが可能となる。
【００３７】
また、図４のレイアウト構成では、ＰＭＯＳトランジスタＭＰ１１のソース拡散領域には、Ｐ＋拡散配線１０２から分岐した拡散配線１０５が接続されており、ＮＭＯＳトランジスタＭＮ１１のソース拡散領域にはＮ＋拡散配線１０７から分岐した拡散配線１１０が接続している。このように、図１のレイアウト構成よりも、トランジスタのソース拡散領域への電源電位または接地電位の供給のために拡散配線をより多く使用できるため、第１メタル配線層を配線領域としてより有効に利用することができる。
【００３８】
図５は本実施形態におけるダブルハイトセルのレイアウト構成を示す平面図である。図５において、図２と共通の構成要素には図２と同一の符号を付しており、ここではその詳細な説明を省略する。
【００３９】
図５のレイアウト構成は図２とほぼ同様であるが、Ｎ＋拡散配線２０２，２０７は、セル幅方向においてセル枠の左右端から所定の間隔を空けて配置されている点が図２と異なっている。図５では、Ｎ＋拡散配線２０２，２０７がセル枠の左右端から１／２ＳＰ離れて配置されている。また、Ｎ＋拡散配線２０２と接地配線２０１とを接続するコンタクト２０３、および、Ｎ＋拡散配線２０７と接地配線２０６とを接続するコンタクト２０８の配置位置が、トランジスタを構成する拡散領域上のコンタクトに対して半グリッドずつずれている。
【００４０】
図６は本実施形態に係る半導体集積回路装置のレイアウト構成を示す平面図であり、図５に示すダブルハイトセルと同一構成の第１セルＣＬ１と、図４に示すシングルハイトセルと同一構成の第２セルＣＬ２とが、セル幅方向において隣接配置された構成を示す。
【００４１】
図６の構成では、第１および第２セルＣＬ１，ＣＬ２は下端がそろうように配置されており、第１セルＣＬ１の接地配線２０６と第２セルＣＬ２の接地配線１０６とは、セル幅方向において一直線上になるように配置されており、互いに接続されている。ただし、第１セルＣＬ１の下端に形成されたＮ＋拡散配線２０７と第２セルＣＬ２の下端に形成されたＮ＋拡散配線１０７とは、Ｎ＋拡散配線１０７，２０７がともにセル枠から所定の間隔（ここでは１／２ＳＰ）空けて配置されているため、接続されていない。
【００４２】
また、第１セルＣＬ１のセル高さ方向における中央部分において、電源配線２１１が、第２セルＣＬ２の電源配線１０１と接続されている。そして第１セルＣＬ１において、第２セルＣＬ２の電源配線１０１のセル幅方向における延長領域をセル高さ方向にまたぐように、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３が、セル幅方向において第２セルＣＬ２のＰ＋拡散領域１０２と対向して形成されている。ただし、Ｐ＋拡散配線１０２がセル枠から所定の間隔（ここでは１／２ＳＰ）空けて配置されているため、ドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線１０２との間隔は、拡散領域間のセパレーションルールの最小値ＳＰとなっている。これは、ドレイン拡散領域Ｄ＿ＭＰ２３とこれに対向するトランジスタＭＰ１１のソース拡散領域Ｄ＿ＭＰ１１との最小間隔ＳＰと等しい。なお、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３は、セル枠から間隔１／２ＳＰ離れて配置されている。また、トランジスタＭＰ２３のドレイン拡散領域Ｄ＿ＭＰ２３は、凹部を有しておらず、矩形である。
【００４３】
すなわち、Ｐ＋拡散配線１０２は、セル幅方向において、第１セルＣＬ１と第２セルＣＬ２との間のセル境界ＢＬ１から離間して配置されているので、第１セルＣＬｌのＰＭＯＳトランジスタＭＰ２３に関して、Ｐ＋拡散配線１０２とのセパレーションルールによって上下に分割する必要が生じない。したがって、ＮウェルＮＷにおいて、セル幅方向における両端近くにもゲート幅の大きいＰＭＯＳトランジスタを形成することができるため、従来のダブルハイトセルに比べて駆動能力を向上させることが可能となる。
【００４４】
また、第１セルＣＬ１におけるコンタクト２０８のうちセル境界ＢＬ１に最も近いものと、セル境界ＢＬ１との間の間隔は、第２セルＣＬ２におけるコンタクト１０８のうちセル境界ＢＬ１に最も近いものと、セル境界ＢＬ１との間の間隔と、等しい。
【００４５】
図７は図６の構成において、図４に示すシングルハイトセルと同一構成の第３および第４セルＣＬ３，ＣＬ４をさらに隣接配置したレイアウトである。第３および第４セルＣＬ３，ＣＬ４はセル幅方向において隣接して配置されており、第１および第２セルＣＬ１，ＣＬ２と接地配線２０６，１０６を共有するように、セル高さ方向において隣接して配置されている。図４のシングルハイトセルおよび図５のダブルハイトセルは、セル枠上下端の拡散配線上のコンタクトが同じグリッド上に存在するため、これらを上下に隣接して配置することが可能である。
【００４６】
また、図７の構成では、第３および第４セルＣＬ３，ＣＬ４のセル幅方向におけるセル境界ＢＬ２の位置が、第１および第２セルＣＬ１，ＣＬ２のセル幅方向におけるセル境界ＢＬ１の位置からずらされている。このため、第３セルＣＬ３は第１および第２セルＣＬ１，ＣＬ２のセル境界ＢＬ１をまたぐように配置されており、これにより、Ｎ＋拡散配線２０７，１０７の間の空きが、第３セルＣＬ３のＮ＋拡散配線１０７ａによって埋められている。同様にＮ＋拡散配線１０７の右側の空きが、第４セルＣＬ４のＮ＋拡散配線１０７ｂによって埋められている。すなわち、接地配線２０６，１０６に下に形成される拡散配線２０７，１０７ａ，１０７，１０７ｂがセル境界ＢＬ１をまたいですき間無く連続して配置されている。またこれに伴いコンタクト数も増加している。したがって、接地配線２０６，１０６の抵抗値をさらに低減することができる。なお、同様にして、電源配線の抵抗値をさらに低減することも可能である。
【００４７】
図８は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図であり、図５に示すダブルハイトセルと同一構成の第１セルＣＬ１と、他の構成のダブルハイトセルである第２セルＣＬ２Ａとが、セル幅方向において隣接配置された構成を示す。      
【００４８】
第２セルＣＬ２Ａは、図５に示すダブルハイトセルに対して、ＮウェルＮＷとＰウェルＰＷとを入れ替えた構成になっている。すなわち、セル高さ方向における上端にセル幅方向に延びるように第１メタル配線としての電源配線３０１が配置されており、電源配線３０１の下に第１拡散配線としてのＰ＋拡散配線３０２が形成されている。電源配線３０１とＰ＋拡散配線３０２とはコンタクト３０３を介して接続されている。そして、Ｐ＋拡散配線３０２は、セル幅方向においてセル枠の左右端から１／２ＳＰ離れて配置されている。また、Ｐ＋拡散配線３０２と電源配線３０１とを接続するコンタクト３０３の配置位置が、トランジスタを構成する拡散領域上のコンタクトに対して半グリッドずつずれている。
【００４９】
図８の構成においても、ドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線３０２との間隔は、拡散領域間のセパレーションルールの最小値ＳＰとなっている。言い方を変えると、ドレイン拡散領域Ｄ＿ＭＰ２３とＰ＋拡散配線３０２との間隔ＳＰが、ドレイン拡散領域Ｄ＿ＭＰ２３とトランジスタＭＰ３１のソース拡散領域Ｄ＿ＭＰ３１との最小間隔と等しくなっている。すなわち、図６の構成と同様の作用効果が得られる。
【００５０】
また、第２セルＣＬ２Ａのセル高さ方向における中央部分において、接地配線３１１が、第１セルＣＬ１の第３メタル配線としての接地配線２０６と接続されている。そして第２セルＣＬ２Ａにおいて、第１セルＣＬ１の接地配線２０６のセル幅方向における延長領域をセル高さ方向にまたぐように、トランジスタＭＮ３１のソース拡散領域Ｄ＿ＭＮ３１が、セル幅方向において第１セルＣＬ１の第３拡散配線としてのＮ＋拡散配線２０７と対向して形成されている。ただし、Ｎ＋拡散配線２０７がセル枠から１／２ＳＰ離間して配置されているため、第２トランジスタ拡散領域としてのドレイン拡散領域Ｄ＿ＭＮ３１とＮ＋拡散配線２０７との間隔は、拡散領域間のセパレーションルールの最小値ＳＰとなっている。したがって、第２セルＣＬ２ＡのＮＭＯＳトランジスタＭＮ３１に関して、Ｎ＋拡散配線２０７とのセパレーションルールによって上下に分割する必要が生じない。したがって、ＰウェルＰＷにおいて、セル幅方向における両端近くにもゲート幅の大きいＮＭＯＳトランジスタを形成することができる。
【００５１】
なお、図８では、第１セルＣＬ１に対してダブルハイトセルが隣接する構成について説明したが、基準セル高さのＭ倍（Ｍは２以上の整数）のセル高さを有するマルチハイトセルが隣接する場合であっても、同様の構成を実現することができる。例えば、図８における第２セルＣＬ２Ａが、基準セル高さの３倍のセル高さを有し、セル高さ方向の上から順にＮウェル、Ｐウェル、Ｎウェル、Ｐウェルを有するマルチハイトセルであってもよい。
【００５２】
（第３の実施形態）
図９は第３の実施形態に係る半導体集積回路装置の設計フローの一部を示す図である。図９において、Ｓ１１はレイアウト設計工程であり、スタンダードセルの配置、およびスタンダードセル間の配線等を行い、レイアウト設計データを作成する。ここではスタンダードセルは、セル枠を基準にして配置される。Ｓ１２はレイヤー演算処理工程であり、レイアウト設計工程Ｓ１２において作成されたレイアウト設計データに対して、演算用レイヤーの重なりを考慮してレイアウト変更を行う。なお、演算用レイヤーとは、レイアウト修正のために用いる設計データ上の概念であり、実際のレイアウト構成には現れない。Ｓ１３はレイアウト検証工程であり、演算処理後レイアウトデータＬＤ１に対してデザインルール等のチェックを行う。
【００５３】
図１０は本実施形態におけるシングルハイトセルの設計データを示す図である。図１０では、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７がセル枠のセル幅方向における両端まで延びており、両端からセル内側方向に距離１／２ＳＰの範囲において、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７と同じ幅を有する第１演算用レイヤー４０１が配置されている。また、Ｐ＋拡散配線１０２およびＮ＋拡散配線１０７上のコンタクト１０３，１０８は、トランジスタを構成する各拡散領域に配置されたコンタクトと同じグリッド上に配置されている。そしてコンタクト１０３，１０８のうちセル幅方向における両端のコンタクトにのみ、コンタクトと同じ形状を有する第２演算用レイヤー４０２が配置されている。また、それ以外は図４に示すシングルハイトセルと同様である。
【００５４】
図１１は本実施形態におけるダブルハイトセルの設計データを示す図である。図１１では、Ｎ＋拡散配線２０２，２０７がセル枠のセル幅方向における両端まで延びており、両端からセル内側方向に距離１／２ＳＰの範囲において、Ｎ＋拡散配線２０２，２０７と同じ幅を有する第１演算用レイヤー４０１が配置されている。また、Ｎ＋拡散配線２０２，２０７のコンタクト２０３，２０８は、トランジスタを構成する各拡散領域に配置されたコンタクトと同じグリッド上に配置されている。そしてコンタクト２０３，２０８のうちセル幅方向における両端のコンタクトにのみ、コンタクトと同じ形状を有する第２演算用レイヤー４０２が配置されている。さらに、ダブルハイトセルのセル高さ方向における中央部において、第３の演算レイヤー４０３が、セル枠から外側に延びるように配置されている。第３の演算レイヤー４０３は、シングルハイトセルのＰ＋拡散配線と同じ幅を有しており、長さは少なくとも１／２ＳＰ以上である。それ以外は、図５に示すダブルハイトセルと同様である。
【００５５】
図１２はレイアウト設計工程Ｓ１１において作成されたレイアウト設計データの一例であり、図１１に示すダブルハイトセルＣＬ１のセル幅方向における両隣に図１０に示すシングルハイトセルＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃを配置した構成を示す。セルＣＬ１，ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃは、セル枠の下端がセル高さ方向において同じ位置でそろうように配置されている。
【００５６】
レイヤー演算処理工程Ｓ１２では、レイアウト設計工程Ｓ１１において作成されたレイアウト設計データに対して、第１演算用レイヤー４０１と第３演算用レイヤー４０３とが重なる部分について、Ｐ＋拡散配線およびＮ＋拡散配線を削除する。また、第２演算用レイヤー４０２と第３演算レイヤー４０３とが重なる部分について、コンタクトを削除する。図１２のレイアウト設計データでは、セルＣＬ２ａについて、Ｐ＋拡散配線１０２ａにおけるセル右端から距離１／２ＳＰまでの範囲１０２＿ｒａと、Ｐ＋拡散配線１０２ａ上のコンタクトのうちセル右端に最も近いコンタクト１０３＿４ａとが削除される。またセルＣＬ２ｂについて、Ｐ＋拡散配線１０２ｂにおけるセル左端から距離１／２ＳＰまでの範囲１０２＿ｌｂと、Ｐ＋拡散配線１０２ｂ上のコンタクトのうちセル左端に最も近いコンタクト１０３＿１ｂとが削除される。
【００５７】
図１３はレイアウト演算処理工程Ｓ１２を実行した後のレイアウト設計データであり、本実施形態に係る半導体集積回路装置のレイアウト平面図に相当する。なお、レイアウト設計工程Ｓ１１でなされたスタンダードセル間の配線は省略している。図１３では、セルＣＬ１のトランジスタＭＰ２１の拡散領域とセルＣＬ２ａのＰ＋拡散配線１０２ａとの間、および、セルＣＬ１のトランジスタＭＰ２３の拡散領域とセルＣＬ２ｂのＰ＋拡散配線１０２ｂとの間の間隔が、デザインルールの最小値ＳＰと同一になっている。このため、セルＣＬ１について、ＮウェルＮＷに配置されるトランジスタＭＰ２１，ＭＰ２３を分割する必要はなく、大きなゲート幅を有する１つのトランジスタとして構成することが可能である。
【００５８】
また、セルＣＬ２ａにおけるＰ＋拡散配線１０２ａの右端と最も右に配置されたコンタクト１０３＿２ａとの間、および、セルＣＬ２ｂにおけるＰ＋拡散配線１０２ｂの左端と最も左に配置されたコンタクト１０３＿３ｂとの間について、十分なオーバーラップｏｖｌ１が確保されている。これにより、レイアウト検証工程Ｓ１３においてデザインルールエラーの発生を防ぐことができる。
【００５９】
さらに、セルＣＬ１，ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃの下端に配置されたＮ＋拡散配線１０７ａ，２０７，１０７ｂ，１０７ｃが、互いに接続されている。また、セルＣＬ２ｂ，ＣＬ２ｃの上端に配置されたＰ＋拡散配線１０２ｂ，１０２ｃが接続されている。すなわち、拡散配線の領域や、拡散配線とメタル配線で作成される接地配線または電源配線との間のコンタクト数は、さほど削減されていない。これにより、接地電位または電源電位の供給における抵抗値の低下が抑制される。
【００６０】
また、セルＣＬ２ｂにおいて、セルＣＬ１とのセル境界と、Ｐ＋拡散配線１０２ｂ上に配置されたコンタクトのうち当該セル境界に最も近いものとの間の間隔は、当該セル境界と、Ｎ＋拡散配線１０７ｂ上に配置されたコンタクトのうち当該セル境界に最も近いものとの間の間隔よりも大きい。同様に、セルＣＬ２ａにおいて、セルＣＬ１とのセル境界と、Ｐ＋拡散配線１０２ａ上に配置されたコンタクトのうち当該セル境界に最も近いものとの間の間隔は、当該セル境界と、Ｎ＋拡散配線１０７ａ上に配置されたコンタクトのうち当該セル境界に最も近いものとの間の間隔よりも大きい。
【００６１】
また、セル幅方向に関してトランジスタＭＰ２３の拡散領域の位置を基準にして見た場合には、Ｐ＋拡散配線１０２ｂ上に配置されたコンタクトのうちセル幅方向に関しトランジスタＭＰ２３の拡散領域に最も近いものと、トランジスタＭＰ２３の拡散領域との間のセル幅方向に関する間隔は、Ｎ＋拡散配線１０７ｂ上に配置されたコンタクトのうちセル幅方向に関しトランジスタＭＰ２３の拡散領域に最も近いものと、トランジスタＭＰ２３の拡散領域との間のセル幅方向に関する間隔よりも大きい。同様に、セル幅方向に関してトランジスタＭＰ２１の拡散領域の位置を基準にして見た場合には、Ｐ＋拡散配線１０２ａ上に配置されたコンタクトのうちセル幅方向に関しトランジスタＭＰ２１の拡散領域に最も近いものと、トランジスタＭＰ２１の拡散領域との間のセル幅方向に関する間隔は、Ｎ＋拡散配線１０７ａ上に配置されたコンタクトのうちセル幅方向に関しトランジスタＭＰ２１の拡散領域に最も近いものと、トランジスタＭＰ２１の拡散領域との間のセル幅方向に関する間隔よりも大きい。
【００６２】
図１４はレイアウト設計工程Ｓ１１において作成されたレイアウト設計データの一例であり、図１１に示すダブルハイトセルＣＬ１のセル幅方向における右隣に、図１１に対してＮウェルＮＷとＰウェルＰＷとを入れ替えた構成のダブルハイトセルＣＬ２Ｂを配置した構成を示す。セルＣＬ２Ｂはその上端がセルＣＬ１の中央部に合うように配置されている。
【００６３】
レイヤー演算処理工程Ｓ１２では、セルＣＬ１について、Ｎ＋拡散配線２０７におけるセル右端から距離１／２ＳＰまでの範囲２０７＿ｒと、Ｎ＋拡散配線２０７上のコンタクトのうちセル右端に最も近いコンタクト２０８＿４とが削除される。またセルＣＬ２Ｂについて、Ｐ＋拡散配線３０２におけるセル左端から距離１／２ＳＰまでの範囲３０２＿ｌと、Ｐ＋拡散配線３０２上のコンタクトのうちセル左端に最も近いコンタクト３０３＿１とが削除される。
【００６４】
図１５はレイアウト演算処理工程Ｓ１２を実行した後のレイアウト設計データであり、本実施形態に係る半導体集積回路装置のレイアウト平面図に相当する。なお、レイアウト設計工程Ｓ１１でなされたスタンダードセル間の配線は省略している。図１５では、セルＣＬ１のトランジスタＭＰ２３の拡散領域とセルＣＬ２ＢのＰ＋拡散配線３０２との間、および、セルＣＬ２ＢのトランジスタＭＮ３１の拡散領域とセルＣＬ１のＮ＋拡散配線２０７との間の間隔が、デザインルールの最小値ＳＰと同一になっている。このため、セルＣＬ１のＮウェルＮＷに配置されるトランジスタ、および、セルＣＬ２ＢのＰウェルＰＷに配置されるトランジスタを分割する必要がなく、大きなゲート幅を有する１つのトランジスタとして構成することが可能である。
【００６５】
すなわち、図１３および図１５のレイアウト構成は、半導体集積回路装置として、第１および第２の実施形態と同様の特徴を有しており、同様の作用効果が得られる。
【００６６】
以上のように本実施形態によると、セルの設計データにおいて、セル上端および下端に配置された拡散配線の左右両端に第１演算用レイヤーを設け、この拡散配線の左右両端に最も近いコンタクトに第２演算用レイヤーを設けている。また、ダブルハイトセルについて、セル高さ方向における中央部にセル枠から左右に延びる第３演算用レイヤーを設けている。そして、レイアウト設計データに対して、第１演算用レイヤーと第３演算用レイヤーとが重なる部分について拡散配線を削除し、第２演算用レイヤーと第３演算用レイヤーとが重なる部分についてコンタクトを削除する演算処理を行う。このような設計フローによって、ダブルハイトセルの中央部に配置されたトランジスタについて、隣に配置したセルとの間のレイアウトルールによって分割する必要が生じず、ゲート幅の大きな１つのトランジスタとして構成することが可能となる。
【００６７】
なお、本実施形態では、拡散配線上のコンタクトはトランジスタ上のコンタクトと同一のグリッドに配置されるものとしたが、例えば、半グリッドずらした形にしてもかまわない。この場合、拡散配線上のコンタクトを削除するための第２演算レイヤーを利用する必要がなくなり、コンタクトを平均的に配置することが可能となる。
【００６８】
（第４の実施形態）
第４の実施形態においても、図９の設計フローに従うものとする。すなわち、演算用レイヤーを有するセルの設計データを用いてレイアウト設計データを作成し、その後、第１演算用レイヤーと第３演算用レイヤーとが重なる部分について拡散配線を削除し、第２演算用レイヤーと第３演算用レイヤーとが重なる部分についてコンタクトを削除する演算処理を行う。
【００６９】
図１６は本実施形態におけるシングルハイトセルの設計データを示す図である。図１６の構成は図１０とほぼ同様である。ただし、ＰウェルＰＷの両端にダミーゲートＤＧ１１，ＤＧ１３がそれぞれ配置されており、ＮウェルＮＷの両端にダミーゲートＤＧ１２，ＤＧ１４がそれぞれ配置されている。
【００７０】
図１７は本実施形態におけるダブルハイトセルの設計データを示す図である。図１７の構成は図１１とほぼ同様である。ただし、ＮウェルＮＷの両端にダミーゲートＤＧ２９１，ＤＧ２９２がそれぞれ配置されており、下側のＰウェルＰＷの両端にダミーゲートＤＧ２１，ＤＧ２５がそれぞれ配置されており、上側のＰウェルＰＷの両端にダミーゲートＤＧ２４，ＤＧ２８がそれぞれ配置されている。ダミーゲートＤＧ２９１，ＤＧ２９２は、セル高さ方向におけるセルの中央部をまたぐように、ＮウェルＮＷのほぼ全範囲にわたって延びている。このため、ダミーゲートＤＧ２９１，ＤＧ２９２のセル高さ方向における長さはトランジスタＭＰ２１，ＭＰ２３のゲート幅よりも長くなっている。
【００７１】
図１８はレイアウト設計工程Ｓ１１およびレイヤー演算処理工程Ｓ１２において作成および修正されたレイアウト設計データであり、本実施形態に係る半導体集積回路装置のレイアウト平面図に相当する。図１８では、図１７に示すダブルハイトセルＣＬ１のセル幅方向における両隣に図１６に示すシングルハイトセルＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃを配置した構成を示す。セルＣＬ１，ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃは、セル枠の下端がセル高さ方向において同じ位置でそろうように配置されている。なお、レイアウト設計工程Ｓ１１でなされたスタンダードセル間の配線は省略している。
【００７２】
図１８では、図１３と同様に、レイアウト演算処理工程Ｓ１２によって、セルＣＬ２ａのＰ＋拡散配線１０２ａにおけるセル右端から距離１／２ＳＰまでの範囲と、セルＣＬ２ｂのＰ＋拡散配線１０２ｂにおけるセル左端から距離１／２ＳＰまでの範囲とが削除されている。すなわち、セルＣＬ１のトランジスタＭＰ２１の拡散領域とセルＣＬ２ａのＰ＋拡散配線１０２ａとの間、および、セルＣＬ１のトランジスタＭＰ２３の拡散領域とセルＣＬ２ｂのＰ＋拡散配線１０２ｂとの間に、間隔ＳＰが空いている。したがって、ダミーゲートＤＧ２９１，ＤＧ２９２は拡散配線とは重ならず、不要なトランジスタは形成されない。これにより、セルＣＬ１のトランジスタのゲート電極の形状ばらつきを抑制することが可能になる。
【００７３】
以上のように本実施形態によると、ダブルハイトセルの中央部に配置されたトランジスタについて、その両側に、不要なトランジスタが形成されることなく、ダミーゲートを配置することができる。これにより、ダブルハイトセルの中央部に配置されたトランジスタのゲート電極の形状ばらつきを抑制することが可能となる。
【００７４】
なお、図１８では、第３の実施形態で示した図１３の構成に対してダミーゲートを追加した構成となっているが、例えば、第１および第２の実施形態で示した構成に対して、同様にダミーゲートを追加した場合であっても同様の効果が得られることはいうまでもない。例えば、図３または図６のレイアウトにおいて、セルＣＬ１のトランジスタＭＰ２３の拡散領域Ｄ＿ＭＰ２３と、セルＣＬ２のＰ＋拡散配線１０２とが対向している間に、セル高さ方向に延びるようにダミーゲートを配置してもよい。すなわち、上述の各実施形態では、マルチハイトセルの矩形のトランジスタ拡散領域と、これに対向する隣接セルの拡散配線との間には、ゲート配線が配置されていない、または、ゲート配線が１本のみ配置されている。
【００７５】
なお、上述の各実施形態では、ダブルハイトセルの中央部にＮウェルが配置されており、このＮウェルに他のセルの拡散配線が隣接配置される構成を例にとって説明したが、これに限られるものではなく、例えば、ダブルハイトセルの中央部にＰウェルが配置されており、このＰウェルに他のセルの拡散配線が隣接配置される構成であっても、上述の各実施形態と同様に適用可能である。
【００７６】
なお、上述の各実施形態では、ダブルハイトセルに他のセルが隣接配置される構成を例にとって説明したが、ダブルハイトセルに限定されるものではなく、基準セル高さのＮ倍（Ｎは２以上の整数）のセル高さを有するマルチハイトセルに対して他のセルが隣接配置される構成であれば、上述の各実施形態を適用することが可能である。すなわち、マルチハイトセルが大きなウェル領域を有しており、このウェル領域に他のセルの拡散配線が隣接配置される構成であれば、上述の各実施形態は有効である。
【００７７】
また、上述の各実施形態では、セルの上下端に配置された拡散配線はトランジスタのソース領域と接続されている構成を例にとって説明したが、例えば、セルの上下端に配置された拡散配線のＰ／Ｎを逆にして、この拡散配線を基板電位を固定するために用いる構成であっても、同様の効果が得られる。例えば図１９は、図１のシングルハイトセルに対して、拡散配線を基板電位固定のために用いる構成に変更した例である。図１９では、Ｎ＋拡散配線１０２ＡがＮウェルＮＷの電位固定のために用いられており、Ｐ＋拡散配線１０７ＡがＰウェルＰＷの電位固定のために用いられている。
【産業上の利用可能性】
【００７８】
本発明では、半導体集積回路装置において、従来よりもマルチハイトセルにおけるトランジスタの駆動能力を向上させことが可能となる。したがって、例えば、ＬＳＩの小面積化や性能向上に有効である。
【符号の説明】
【００７９】
ＣＬ１  ダブルハイトセル（第１セル）
ＣＬ２，ＣＬ２ｂ  シングルハイトセル（第２セル）
ＣＬ２Ａ，ＣＬ２Ｂ  ダブルハイトセル（第２セル）
ＣＬ３  セル（第３セル）
ＣＬ４  セル（第４セル）
１０１  電源配線（第１メタル配線）
１０２，１０２ｂ，１０２Ａ  Ｐ＋拡散配線（第１拡散配線）
１０３  コンタクト
１０６  接地配線（第２メタル配線）
１０７，１０７Ａ  Ｎ＋拡散配線（第２拡散配線）
１０８  コンタクト
２０６  接地配線（第３メタル配線）
２０７  Ｎ＋拡散配線（第３拡散配線）
２０８  コンタクト
３０１  電源配線（第１メタル配線）
３０２  Ｐ＋拡散配線（第１拡散配線）
３０３  コンタクト
Ｄ＿ＭＰ２３  トランジスタＭＰ２３のソース拡散領域（第１トランジスタ拡散領域）
Ｄ＿ＭＰ１１  トランジスタＭＰ１１のドレイン拡散領域（第１拡散領域）
Ｄ＿ＭＮ３１  トランジスタＭＮ１１のソース拡散領域（第２トランジスタ拡散領域）
ＤＧ２９１，ＤＧ２９２  ダミーゲート
ＢＬ１，ＢＬ２  セル境界
【国際調査報告】
2013065080.tif 000025
2013065080.tif 000026
2013065080.tif 000027
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