(57)【要約】半導体集積回路は、試験対象メモリと、試験結果格納メモリと、試験対象メモリへ供給する試験アドレス及び試験データを逐次生成する試験データ生成部と、制御回路とを備え、制御回路は、試験対象メモリにおける試験アドレス及び試験データによる試験結果を試験結果格納メモリに逐次格納する際に、少なくとも試験対象メモリへの試験アドレスの設定から試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、試験結果格納メモリの格納先アドレスを試験対象メモリに設定される試験アドレスからシフトさせるシフト回路を含む。
2013114615.tif 000002
【特許請求の範囲】
【請求項１】
試験対象メモリと、
試験結果格納メモリと、
前記試験対象メモリへ供給する試験アドレス及び試験データを逐次生成する試験データ生成部と、
前記試験対象メモリにおける前記試験アドレス及び試験データによる試験結果データを前記試験結果格納メモリに逐次格納する際に、少なくとも前記試験対象メモリへの試験アドレスの設定から前記試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、前記試験結果格納メモリの格納先アドレスを前記試験対象メモリに設定される前記試験アドレスからシフトさせるシフト回路を含む制御回路と、
を備える半導体集積回路。
【請求項２】
前記試験対象メモリ及び試験結果格納メモリのいずれにも用いられるＲＡＭを有し、
前記制御回路は、前記ＲＡＭへの書き込みデータとして、前記試験対象メモリから読み出された読み出しデータに基づく試験結果データと、前記試験データ生成部が生成した試験データとのいずれかを選択する書き込みデータ選択部と、
前記ＲＡＭへの書き込みアドレスとして、前記試験データ生成部が生成した試験アドレスと前記シフト回路によって前記試験アドレスからシフトさせた格納先アドレスとを選択するアドレス選択部と、
を有する請求項１に記載の半導体集積回路。
【請求項３】
前記ＲＡＭは、試験対象メモリとなる試験対象領域と試験結果格納メモリとなる試験結果格納領域とを有し、
前記書き込みデータ選択部は、前記試験対象領域への書き込みデータとして前記試験データ生成部が生成する試験データを選択し、前記試験結果格納領域への書き込みデータとして前記試験結果データを選択し、
前記アドレス選択部は、前記試験対象領域への書き込みアドレスとして前記試験アドレスを選択し、前記試験結果格納領域への書き込みアドレスとして前記格納先アドレスを選択する
請求項２に記載の半導体集積回路。
【請求項４】
試験対象メモリとなる複数のＲＡＭを備え、
前記制御回路は、前記ＲＡＭから読み出された読み出しデータに基づく試験結果データのうちのエラーが検知された試験結果データを、前記エラーが検知されたＲＡＭと試験アドレスとを特定する情報とともに、試験結果格納メモリに出力する請求項１に記載の半導体集積回路。
【請求項５】
前記試験対象メモリから読み出された読み出しデータと所定の期待値とを比較して試験結果データを生成するとともに、前記試験結果データを、前記制御回路を介して前記試験結果格納メモリに送出する試験結果生成部をさらに備える請求項１から４のいずれか１項に記載に半導体集積回路。
【請求項６】
試験対象メモリへ供給する試験アドレス及び試験データを逐次生成する試験データ生成ステップと、
前記試験対象メモリにおける前記試験アドレス及び試験データによる試験結果データを前記試験結果格納メモリに逐次格納する際に、少なくとも前記試験対象メモリへの試験アドレスの設定から前記試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、前記試験結果格納メモリの格納先アドレスを前記試験対象メモリに設定される前記試験アドレスからシフトさせるシフトステップと、を実行する半導体集積回路の試験方法。
【請求項７】
前記半導体集積回路が試験対象メモリ及び試験結果格納メモリのいずれにも用いられるＲＡＭを有する場合に、
前記ＲＡＭへの書き込みデータとして、前記試験対象メモリから読み出された読み出しデータに基づく試験結果データと、前記試験データ生成ステップで生成された試験データとのいずれかを選択する書き込みデータ選択ステップと、
前記ＲＡＭへの書き込みアドレスとして、前記試験データ生成ステップで生成された試験アドレスと前記シフトステップによって前記試験アドレスからシフトさせた格納先アドレスとを選択するアドレス選択ステップとをさらに実行する請求項６に記載の半導体集積回路の試験方法。
【請求項８】
前記ＲＡＭが、試験対象メモリとなる試験対象領域と試験結果格納メモリとなる試験結果格納領域とを有する場合に、
前記書き込みデータ選択ステップでは、前記試験対象領域への書き込みデータとして前記試験データ生成ステップで生成された試験データが選択され、前記試験結果格納領域への書き込みデータとして前記試験結果データが選択され、
前記シフトステップでは、前記試験対象領域への書き込みアドレスとして前記試験アドレスが選択され、前記試験結果格納領域への書き込みアドレスとして前記格納先アドレスが選択される
ことを特徴とする請求項７に記載の半導体集積回路の試験方法。
【請求項９】
試験対象メモリとなる複数のＲＡＭを備える場合に、
前記ＲＡＭから読み出された読み出しデータに基づく試験結果データのうちのエラーが検知された試験結果データを、前記エラーが検知されたＲＡＭと試験アドレスとを特定する情報とともに、試験結果格納メモリに出力するステップをさらに実行する請求項６に記載の半導体集積回路の試験方法。
【請求項１０】
前記試験対象メモリから読み出された読み出しデータと所定の期待値とを比較して試験結果データを生成するステップと、
前記試験結果データを、前記制御回路を介して前記試験結果格納メモリに送出するステップと、をさらに実行する請求項６から９のいずれか１項に記載に半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および試験方法に関するものである。
【背景技術】
【０００２】
近年の半導体製造技術の進展により、プロセッサチップで例示される各種の半導体チップにはRandom Access Memory（ＲＡＭ）を実装することが可能となっている。しかし、半導体チップにＲＡＭを実装した場合には、ＲＡＭの試験を効果的に行うことが求められる。【０００３】
図１に、ＲＡＭの試験方法を例示する。図１では、試験を実行するLarge-Scale Integrated circuit（ＬＳＩ）テスタと試験対象のＬＳＩとが例示されている。試験対象のＬＳＩは、Random Access Memory-Built-In Self-Test（ＲＡＭ−ＢＩＳＴ)回路と、試験対象のＲＡＭと、データレシーバとを有している。以下、ＲＡＭ−ＢＩＳＴ回路を単にＲＡＭ−ＢＩＳＴという。【０００４】
図１の構成では、ＲＡＭ−ＢＩＳＴは、試験用のデータ、例えば、ＲＡＭのアドレス、書き込みデータ、書き込みか読み出しかを切り替えるＲ／Ｗ信号、Enable信号等を試験対象のＲＡＭへ送る。また、ＲＡＭ−ＢＩＳＴは、例えば、期待値、データレシーバのEnable信号等をデータレシーバへ送る。【０００５】
一方、データレシーバは期待値と指定したアドレスからの読み出し値とを比較するコンパレータをRAMのbit数分有している。そこで、データレシーバは期待値と読み出し値の比較結果を試験結果として図示しないレジスタに格納する。なお、期待値と読み出し値とが異なることをFailと呼ぶ。【０００６】
ＲＡＭの複数のアドレスが試験されるときに、一のアドレスのいずれかのビットでFailとなると、データレシーバはFailの状態を保持する構造となっている。つまり、データレシーバのレジスタは、例えば、１つのアドレスで指定されるワードのビットごとに設けられる。そして、例えば、Failとなったビットに対応するレジスタが１、あるいはHighとなることで、Failの状態が保持される。このため、例えば、ＲＡＭの全アドレス逐次連続して試験すれば、データレシーバの各ビットに試験結果が格納される。格納される試験結果は、ＲＡＭの全アドレスの試験結果を累積したものとなる。【０００７】
試験終了時にデータレシーバの値をスキャンシフト、すなわち、順次シフトしてＳＯＵＴ端子より読みだすことによりＲＡＭのビット毎の良否が判定できる。なお、データレシーバの値の初期化には、スキャンシフトもしくはリセット信号が用いられる。また、ＬＳＩテスタは、スキャンシフトでＬＳＩ内部に、試験の設定を行う。試験の設定とは、例えば、ＲＡＭ−ＢＩＳＴへの試験データの発生条件の設定等である。【０００８】
ただし、図１の構成では、上述のように、データレシーバの各レジスタに格納される試験結果は、ＲＡＭの全アドレスの試験結果を累積したものとなる。このため、図１の構成では、Failとなったアドレスを識別することはできない。【０００９】
一方、図１の構成で、ＲＡＭの一のアドレスでの試験の後、データレシーバが試験結果をスキャンシフトで読み出すようにすれば、Failとなったアドレスを識別することはできる。しかし、一のアドレスで試験の度に、試験結果をスキャンシフトすることになり、高速の試験が困難になる。【００１０】
図２は、図１で示される試験方法の改良案を例示する図である。図１の方法の改良案として、図２では、ＬＳＩ内でデータレシーバの代わりに専用のフェイルメモリ用ＲＡＭに試験結果を格納する。図２でも、ＬＳＩとＬＳＩに接続されるＬＳＩテスタとが例示されている。ＬＳＩは、コントロール回路とＢＩＳＴ回路と処理用ＲＡＭとチェッカとフェイルメモリ用ＲＡＭとを含む。ただし、図２の構成の基本動作は従来と同様である。すなわち、図２のＢＩＳＴ回路の動作は図１の場合と同様である。また、図２のチェッカとフェイルメモリ用ＲＡＭとが図１のデータレシーバに対応する。【００１１】
ただし、図１では、試験結果がデータレシーバ内で、１アドレス分のデータのビットごとにラッチ群に格納された。一方、図２では、チェッカの比較結果である試験結果が専用のＲＡＭ（フェイルメモリ用ＲＡＭ）に格納される。図１のデータレシーバは１アドレス分のビットに対応するラッチ群に試験結果を保持するため、アドレスを区別したエラーの解析が困難であった。図２では、図１の問題を改良し、高速に試験対象のＲＡＭ（処理用ＲＡＭ）での試験結果をアドレスごとに保持することが可能となっている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−１４１７９７号公報
【特許文献２】特開平１１−２３８４００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述のように、専用のＲＡＭに試験結果を保持することで、高速に試験対象のＲＡＭで試験を実行し、試験結果をアドレスごとに保持することができた。しかしながら、上記従来の技術では、試験対象のＲＡＭにおけるレイテンシの影響に対する配慮がなかった。例えば、試験対象ＲＡＭの特性、動作条件等によりレイテンシが異なる場合がある。したがって、従来の技術では、試験結果を保持するＲＡＭの試験結果を解析する処理が複雑となっていた。【００１４】
１つの側面では、本発明は、試験対象のメモリにおけるレイテンシの影響を除外して、試験結果の解析を容易にすることを目的とする。
【課題を解決するための手段】
【００１５】
開示の技術の一側面は、半導体集積回路によって例示される。本半導体集積回路は、試験対象メモリと、試験結果格納メモリと、試験対象メモリへ供給する試験アドレス及び試験データを逐次生成する試験データ生成部と、制御回路とを備える。本制御回路は、試験対象メモリにおける試験アドレス及び試験データによる試験結果を試験結果格納メモリに逐次格納する際に、少なくとも試験対象メモリへの試験アドレスの設定から試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、試験結果格納メモリの格納先アドレスを試験対象メモリに設定される試験アドレスからシフトさせるシフト回路を含む。
【発明の効果】
【００１６】
本半導体集積回路によれば、試験対象のメモリにおけるレイテンシの影響を除外し、試験結果の解析が容易となる。
【図面の簡単な説明】
【００１７】
【図１】図１は、ＲＡＭの試験方法を例示する図である。
【図２】図２は、試験方法の改良案を例示する図である。
【図３】図３は、実施例１に係る半導体集積回路の構成を例示する図である。
【図４】図４は  ＲＡＭ１を試験対象とし、ＲＡＭ２を試験結果格納先とした場合のタイムチャートを例示する図である。
【図５】図５は、ＦＢＭ制御回路の構成を例示する図である。
【図６】図６は、データレシーバの構成を例示する図である。
【図７】図７は、実施例２に係る半導体集積回路の構成を例示する図である。
【図８】図８は、実施例２に係るＦＢＭ制御回路の構成を例示する図である。
【図９】図９は、実施例３に係る半導体集積回路の構成を例示する図である。
【図１０】図１０は、試験結果格納用のメモリに格納されるデータの構成を例示する図である。
【図１１】図１１は、実施例３に係るＦＢＭ制御回路の構成を例示する図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体集積回路について説明する。以下の実施形態の構成は例示であり、本半導体集積回路は実施形態の構成には限定されない。
【実施例１】
【００１９】
図３に、実施例１に係る半導体集積回路１０の構成を例示する。なお、半導体集積回路１０には、ＬＳＩテスタ５０が接続されている。ＬＳＩテスタ５０は、半導体集積回路１０に対して試験条件の設定等を行う。【００２０】
半導体集積回路１０は、ＲＡＭ−ＢＩＳＴ１０と、Fail Bit Memory（ＦＢＭ）制御回路１２Ａ、１２Ｂと、ＲＡＭ１と、ＲＡＭ２と、セレクタ１４と、データレシーバ１５とを有している。図１の構成では、ＲＡＭ−ＢＩＳＴ１１から送られてくる書き込みデータ（Write Data）は、ＦＢＭ制御回路１２Ａ、１２Ｂを通じて、ＲＡＭ１、ＲＡＭ２に転送される。データレシーバ１５は、セレクタ１４を介してＲＡＭ１、ＲＡＭ２に接続される。そして、例えば、ＲＡＭ１が試験対象の場合に、試験結果は、データレシーバ１５を介してＲＡＭ２に格納される。また、ＲＡＭ１２が試験対象の場合には、試験結果はＲＡＭ１に格納される。ＲＡＭ１およびＲＡＭ２が、試験対象メモリ及び試験結果格納メモリのいずれにも用いられるＲＡＭの一例である。また、ＲＡＭ１およびＲＡＭ２は、それぞれ試験対象メモリおよび試験結果格納メモリの一例である。【００２１】
以上の構成においては、例えば、ＲＡＭ１が試験対象の場合、ＲＡＭ１、あるいはデータレシーバ１５のレイテンシによって、ＲＡＭ１での試験対象アドレスと、ＲＡＭ２の結果格納アドレスとの間で不一致が生じることがある。したがって、試験結果の解析にデータ処理の手間が発生することがあった。ＲＡＭ２が試験対象の場合も同様である。ここで、レイテンシとは、例えば、ＲＡＭ１に読み出しアドレスを設定した時点から、ＲＡＭ１の読み出しアドレスで指定されるデータが読み出されるまでの時間をいう。レイテンシは、通常、クロックサイクルを単位とする値で定義される。【００２２】
実施例１では、レイテンシによる試験対象アドレスと結果格納アドレスとの不整合を回避するため、ＦＢＭ制御回路１２Ａ、１２Ｂのそれぞれにレイテンシ保持部１２３Ａ、１２３Ｂが設けられている。半導体集積回路１０では、例えば、ＲＡＭ１が試験対象の場合、試験結果を格納するＲＡＭ２の結果格納アドレスが、ＲＡＭ１で指定されている試験対象アドレスからレイテンシ保持部１２３Ｂで保持されているレイテンシ分だけシフトされる。その結果、ＲＡＭ１での試験対象アドレスと、ＲＡＭ２での結果格納アドレスとの間で不一致が解消される。【００２３】
ＲＡＭ−ＢＩＳＴ１１は、試験対象へのデータ（図３のWrite-Data）をＦＢＭ制御回路１２Ａ、１２Ｂに送出するとともに、データレシーバ１５に期待値を送出する。ここで、試験対象へのデータは、例えば、ＲＡＭ１、ＲＡＭ２等の書き込み、読み込み機能を実現するためにデータである。試験対象へのデータとしては、試験対象となるＲＡＭ１、ＲＡＭ２等のアドレス、そのアドレスに書き込むデータ、Ｒ／Ｗ信号(書き込みか読み込みかの切り替え)、Enable信号(RAM動作のON/OFF)を例示できる。また、期待値とは、試験対象となるＲＡＭ１、ＲＡＭ２等からの読み出しデータを検証するために、読み出しデータと比較されるデータである。ＲＡＭ−ＢＩＳＴ１１が試験データ生成部の一例である。【００２４】
さらに、ＲＡＭ−ＢＩＳＴ１１は、セレクタ１４の接続先、すなわち、データレシーバ１５に、ＲＡＭ１またはＲＡＭ２のいずれを接続するかを制御してもよい。ただし、セレクタ１４の接続先は、データレシーバ１５が制御してもよい。【００２５】
ＦＢＭ制御回路１２Ａ、１２Ｂは、ＲＡＭ１、ＲＡＭ２へのデータの書き込みを制御するとともに、ＲＡＭ１、ＲＡＭ２からのデータの読み出しアドレスを設定する。ＦＢＭ制御回路１２Ａ、１２Ｂの構成は、図４にしたがって、詳述される。なお、ＦＢＭ制御回路１２Ａ、１２Ｂを総称する場合には、ＦＢＭ制御回路１２という。【００２６】
ＲＡＭ１、ＲＡＭ２は、図示しないＲ／Ｗ信号が書き込み指定（Ｗ）の場合、ＦＢＭ制御回路１２Ａ、１２Ｂからアドレスの指定と、書き込みデータの入力を受け、指定されたアドレスに書き込みデータを格納する。また、ＲＡＭ１、ＲＡＭ２は、図示しないＲ／Ｗ信号が読み出し指定（Ｒ）の場合、ＦＢＭ制御回路１２Ａ、１２Ｂからアドレスの指定を受け、指定されたアドレスからデータを読み出し、セレクタ１４側に出力する。【００２７】
セレクタ１４は、例えば、ＲＡＭ−ＢＩＳＴ１１からの制御信号にしたがい、ＲＡＭ１、ＲＡＭ２の一方からの読み出しデータをデータレシーバ１５に出力する。ただし、セレクタ１４は、データレシーバ１５からの制御信号にしたがい、データレシーバ１５の接続先をＲＡＭ１、ＲＡＭ２の間で切り替えてもよい。【００２８】
データレシーバ１５は、ＲＡＭ１試験時はセレクタ１４によりＲＡＭ１の指定したアドレスからの読み出しデータ（Read Data）Ｄ１を読む。その場合、ＲＡＭ１側のＦＢＭ制御回路１２Ａは、アドレス、書き込みデータ、Ｒ／Ｗ信号をそのままＲＡＭ１へ送る。これにより、データレシーバ１５は指定したＲＡＭ１に設定されたアドレスからの読み出しデータを取得する。そして、データレシーバ１５は、ＲＡＭ−ＢＩＳＴ１１から取得した期待値と、ＲＡＭ１からの読み出しデータとを比較し、比較の結果得られる試験結果をＲＡＭ２側のＦＢＭ制御回路１２Ｂを通じて、ＲＡＭ２に格納する。試験結果が試験結果データの一例である。【００２９】
ＲＡＭ２側のＦＢＭ制御回路１２Ｂはアドレスをデータレシーバのレイテンシ＋ＲＡＭのレイテンシ分、ＲＡＭ２の格納先アドレスを調整する。例えば、データレシーバのレイテンシ＋ＲＡＭのレイテンシがそれぞれ１＋１サイクル、合計２サイクルであるとする。すると、ＲＡＭ２側のＦＢＭ制御回路１２Ｂは、レイテンシの合計値である２サイクル前にＲＡＭ−ＢＩＳＴ１１から送られたアドレスをＲＡＭ２に入力する。すなわち、ＲＡＭ２側のＦＢＭ制御回路１２Ｂは、現在よりもレイテンシ分だけ前に戻った時点でＲＡＭ−ＢＩＳＴ１１が送出していたアドレスをＲＡＭ２に入力する。そして、ＦＢＭ制御回路１２Ｂは、上記遅らせたアドレスに、データレシーバ１５からの試験結果を書き込みデータとして書き込む。なお、このとき、Ｒ／Ｗは（Ｗｒｉｔｅ設定）となるようにＲＡＭ２に設定される。ＦＢＭ制御回路１２Ｂが制御回路の一例である。【００３０】
以上のような設定とすることにより、ＲＡＭ１の各アドレスの試験結果がＲＡＭ２における、ＲＡＭ１の試験対象のアドレスと同一のアドレスに格納されることになる。またＦＢＭ制御回路１２Ｂはレイテンシ保持部１２３Ｂを持ち、レイテンシの可変なＲＡＭを試験する場合においても試験結果が試験結果格納用のＲＡＭにおいて、試験対象のＲＡＭと同じアドレスに格納されることを保証する。【００３１】
なお、以上のようなまた試験条件の設定、レイテンシ保持部１２３Ａ、１２３Ｂへのレイテンシの設定は、ＳＩＮ２端子からＬＳＩテスタ５０によりスキャンシフトで行われる。【００３２】
図４に、ＲＡＭ１を試験対象とし、ＲＡＭ２を試験結果格納先とした場合のタイムチャートを例示する。図４では、ＲＡＭ−ＢＩＳＴ１１からのアドレス値、ＲＡＭ１の出力データ、データレシーバ１５の読み出しデータ、ＲＡＭ２に設定されるアドレス、ＲＡＭ２への書き込みデータが、時間経過、すなわちクロックのサイクルとともに例示されている。【００３３】
図４の例では、クロックのサイクル０−３において、ＲＡＭ−ＢＩＳＴ１１から、アドレス０−３が出力される。そして、ＲＡＭ１は、サイクル１において、アドレス０に対する読み出しデータを出力する。以降、ＲＡＭ１は、ＲＡＭ−ＢＩＳＴ１１からのアドレス値の設定に対して、１サイクル遅れで読み出しデータを出力する。【００３４】
データレシーバ１５は、サイクル２において、ＲＡＭ１のアドレス０からの読み出しデータと期待値とを比較し、比較した結果である試験結果をＲＡＭ２に入力する。したがって、ＲＡＭ１のアドレス０に対する試験結果がＲＡＭ２に書き込まれるタイミングは、ＲＡＭ１へのアドレス０の設定から２サイクル後となる。そこで、サイクル２において、ＦＢＭ制御回路１２Ｂは、ＲＡＭ−ＢＩＳＴ１１からの２サイクル前のアドレス０をＲＡＭ２に設定する。その結果、ＲＡＭ２では、アドレス０にＲＡＭ１でのアドレス０に対する試験結果が格納される。【００３５】
以上の手順は、ＲＡＭ１を試験対象とし、ＲＡＭ２を試験結果の格納先とするものであるが、ＲＡＭ２を試験対象とし、ＲＡＭ１を試験結果の格納先とする場合も同様である。また、以上の例では、レイテンシ、すなわち、ＲＡＭ１のアドレス０に対する試験結果がＲＡＭ２に書き込まれるタイミングは、ＲＡＭ１へのアドレス０の設定から２サイクル後としたが、レイテンシが２以外の場合にも、レイテンシ保持部１２３Ｂに適切なレイテンシを保持し、ＲＡＭ２への書き込みアドレスを調整することで、図４と同様に処理可能である。【００３６】
図５に、ＦＢＭ制御回路１２の構成を例示する。ＦＢＭ制御回路１２は、ＲＡＭ１、ＲＡＭ２に入力するデータ信号のセレクタ１２１と、アドレス信号のセレクタ１２４と、セレクタ１２１での信号の切り替えを制御する設定ラッチ１２２と、セレクタ１２４での信号の切り替えを制御するレイテンシ保持部１２３とを有している。【００３７】
セレクタ１２１には、データレシーバ１５からの試験結果のデータと、ＲＡＭ−ＢＩＳＴ１１からの書き込みデータの信号が入力される。設定ラッチ１２２には、試験対象がＲＡＭ１か、ＲＡＭ２かに応じて、データレシーバ１５からの試験結果のデータと、ＲＡＭ−ＢＩＳＴ１１からの書き込みデータの信号のいずれかを選択する指示値が、スキャンチェーンを通じて、ＬＳＩテスタ５０から設定される。【００３８】
例えば、試験対象がＲＡＭ１であり、試験結果の格納先がＲＡＭ２であるとする。ＲＡＭ１側のＦＢＭ制御回路１２Ａにおいては、設定ラッチ１２２には、ＲＡＭ−ＢＩＳＴ１１からの書き込みデータの信号を選択する指示値が設定される。したがって、ＲＡＭ−ＢＩＳＴ１１からの書き込みデータの信号は、ＦＢＭ制御回路１２Ａを通じて、ＲＡＭ１に出力される。セレクタ１２１が書き込みデータ選択部の一例である。【００３９】
一方、ＲＡＭ２側のＦＢＭ制御回路１２Ｂにおいては、設定ラッチ１２２には、データレシーバ１５からの試験結果のデータの信号を選択する指示値が設定される。したがって、データレシーバ１５からの試験結果のデータは、ＦＢＭ制御回路１２Ｂを通じて、ＲＡＭ２に出力される。【００４０】
セレクタ１２４には、例えば、４本の入力信号端子が設けられている。ただし、セレクタ１２４の入力信号端子が４本に限定される訳ではない。第１の入力信号端子には、時間遅れなしでＲＡＭ−ＢＩＳＴ１１からのアドレス信号が入力される。第２の入力信号端子には、１個のラッチ１２０を介してＲＡＭ−ＢＩＳＴ１１からのアドレス信号が入力される。ここで、例えば、１個のラッチ１２０への信号の入力から１サイクル後に信号が出力されるとする。そのようなラッチ１２０を介した場合、第２の入力信号端子には、現時点よりも１サイクル前にＲＡＭ−ＢＩＳＴ１１から送出されたアドレス信号が入力される。【００４１】
同様に、第３の入力信号端子には、２個のラッチ１２０を介して、２サイクル前のＲＡＭ−ＢＩＳＴ１１からのアドレス信号が入力される。さらに、第４の入力信号端子には、３個のラッチ１２０を介して、３サイクル前のＲＡＭ−ＢＩＳＴ１１からのアドレス信号が入力される。したがって、セレクタ１２４は、現時点乃至現時点から３サイクル前の時点、すなわち４つの時点でのＲＡＭ−ＢＩＳＴ１１からのアドレス信号のいずれかを選択可能である。ラッチ１２０がシフト回路の一例である。【００４２】
すでに述べたように、レイテンシ保持部１２３には、試験対象、例えば、ＲＡＭ１へのアドレス設定から試験結果を結果格納先、例えば、ＲＡＭ２に入力するまでのレイテンシに応じた指示値が設定される。例えば、試験対象がＲＡＭ１であり、試験結果の格納先がＲＡＭ２であるとする。ＲＡＭ１側のＦＢＭ制御回路１２Ａにおいては、レイテンシ保持部１２３Ａには、時間遅れのない第１の入力信号端子が選択される。その結果、ＲＡＭ−ＢＩＳＴ１１からのアドレス信号が時間調整しないで、ＲＡＭ１に設定される。【００４３】
一方、ＲＡＭ２側のＦＢＭ制御回路１２Ｂにおいては、レイテンシ保持部１２３Ｂには、レイテンシに応じた信号入力端子を選択する指示値が設定される。例えば、図４のように、ＲＡＭ１へのアドレス設定から試験結果をＲＡＭ２に入力するまでのレイテンシが２サイクルの場合、レイテンシ保持部１２３（図４では、１２３Ｂ）には、ラッチ１２０を２個含む第３の信号入力信号端子を選択する指示値が設定される。その結果、図４に示すように、ＲＡＭ２には、２サイクル前のＲＡＭ−ＢＩＳＴ１１からのアドレス信号がＲＡＭ２に設定される。レイテンシ保持部１２３とセレクタ１２４とがアドレス選択部の一例である。【００４４】
以上の構成によって、セレクタ１２１は、試験対象となるＲＡＭ１に対する書き込みデータと、試験結果格納用のＲＡＭ２に対する試験結果のデータを切り替えることができる。また、セレクタ１２４は、レイテンシに応じたアドレスの調整とともに、試験対象となるＲＡＭ１に対する試験対象のアドレスと試験結果格納用のＲＡＭ２に対するアドレスとを切り替えることができる。【００４５】
図６は、データレシーバ１５の構成を例示する図である。データレシーバ１５は、試験対象からの読み出しデータ（Read Data）と期待値とを比較する排他論理和（ＥＸＯＲ）ゲート１５１と、ラッチ１５３とを有している。ＥＸＯＲゲート１５１とラッチ１５３とを含む要素の組みは、１サイクルで試験される試験対象のワード中のビット数分用意されている。【００４６】
ＥＸＯＲゲート１５１は、試験対象からの読み出しデータ（Read Data）と期待値とが一致した場合には、真（値０、低電位信号Ｌ）を出力する。一方、ＥＸＯＲゲート１５１は、試験対象からの読み出しデータ（Read Data）と期待値とが一致しない場合には、偽（値１、高電位信号Ｈ）を出力する。【００４７】
ラッチ１５３は、ＥＸＯＲゲート１５１による試験結果を１サイクル遅れで出力する。ラッチ１５３からの出力信号は、図３のように、例えば、ＦＢＭ制御回路１２ＢからＲＡＭ２に入力される。なお、ラッチ１５３の初期値は、スキャンチェーンを通じて設定される。ただし、図６の構成では、ＥＸＯＲゲート１５１での判定結果が、ラッチ１５３に設定され、ＲＡＭ２に入力される。このため、ラッチ１５３への初期値の設定は、省略してもよい。【００４８】
以上の構成によって、データレシーバ１５は、１サイクルで試験される試験対象の読み出しデータ中の各ビットを並列で試験し、ＦＢＭ制御回路１２を通じて、試験結果をＲＡＭ２に入力することができる。データレシーバ１５が試験結果生成部の一例である。【００４９】
以上述べたように、実施例１の半導体集積回路１０によれば、ＦＢＭ制御部１２Ａ、１２Ｂ内に、それぞれレイテンシ保持部１２３Ａ、１２３Ｂを設けて、試験対象のＲＡＭへのアドレス設定から、試験結果を格納するまでのレイテンシに応じて、現時点からレイテンシ分だけ前にＲＡＭ−ＢＩＳＴ１１から送出されたアドレス信号を選択する構成を設けた。そして、データレシーバ１５において、試験対象からの読み出しデータと、ＲＡＭ−ＢＩＳＴ１１からの期待値とを比較して、結果格納用のＲＡＭに出力するようにした。そのため、試験対象のＲＡＭにおける試験対象のアドレスと同一のアドレスを指定して、結果格納用のＲＡＭに試験結果を格納できる。その結果、結果格納用のＲＡＭ内の試験結果を解析する場合にも、アドレスのシフト等の手間が不要となり、効率的な解析を実行できる。【００５０】
さらに、例えば、ＲＡＭの種類、ＲＡＭへの設定等に応じて、レイテンシが変化する場合にも、それぞれのレイテンシに応じた指示値をレイテンシ保持部１２３Ａ、１２３Ｂに設定し、レイテンシに応じて、ＲＡＭ−ＢＩＳＴ１１からのアドレス信号を選択すればよい。
【実施例２】
【００５１】
上記実施例１では、ＲＡＭ１とＲＡＭ２の２つのＲＡＭを有する半導体集積回路１０において、試験対象のＲＡＭにおける試験対象のアドレスと同一のアドレスを指定して、結果格納用のＲＡＭに試験結果を格納できる構成を例示した。実施例２では、ＲＡＭを１個有する半導体集積回路１０Ｃにおいて、ＲＡＭ内のバンクの切り替えによって、実施例１と同様の処理を実行する構成を例示する。なお、以下の実施例２において、実施例１と同様の構成については、同一の符号を付してその説明を省略する。【００５２】
図７に、実施例２に係る半導体集積回路１０Ｃの構成を例示する。半導体集積回路１０Ｃは、ＲＡＭ１を有し、ＲＡＭ１は、上バンク１６と下バンク１７という２個のバンクを有している。例えば、上バンク１６は、アドレスの最上位ビットが１で指定される領域であり、下バンク１６は、アドレスの最上位ビットが０で指定される領域である。ただし、ＲＡＭ１が３以上の複数のバンク、例えば、バンク１からバンクＮを有するようにしてもよい。例えば、ＲＡＭ１が、アドレスの最上位２ビットが、００、０１、１０、１１等によって区分される４つのバンクを有するようにしてもよい。【００５３】
ＲＡＭ−ＢＩＳＴ１１は、ＦＢＭ制御回路１２Ｃを通じて、ＲＡＭ１に書き込みデータおよびアドレスを出力する。また、ＲＡＭ−ＢＩＳＴ１１は、データレシーバ１５に、期待値を設定する。データレシーバ１５は、実施例１と同様、ＲＡＭ１からの読み出しデータと、期待値とを比較し、比較の結果得られる試験結果をＦＢＭ制御回路１２Ｃ経由でＲＡＭ１に書き込む。ただし、実施例２では、上バンク１６および下バンク１７のいずれか一方が試験対象となり、他方が試験結果の格納先となる。このような構成により、実施例２の半導体集積回路１０Ｃは、ＲＡＭ１を１個有する構成で、実施例１と同様、試験対象、例えば上バンク１６の試験対象アドレスと同一のアドレスで下バンク１７に試験を格納する。なお、下バンク１７が試験対象の場合には、半導体集積回路１０Ｃは、試験対象アドレスと同一の上バンク１６のアドレスに試験結果を格納する。【００５４】
図８に、実施例２に係るＦＢＭ制御回路１２Ｃの構成を例示する。実施例２のＦＢＭ制御回路１２Ｃは、実施例１（図５）のＦＢＭ制御回路１２と比較して、設定ラッチ１２２（図５）に代えて、プログラマブルカウンタ１２２Ｃを有する。また、ＦＢＭ制御回路１２Ｃは、セレクタ１２４（図５）に代えて、セレクタ＋最上位ビット反転処理部１２４Ｃを有する。【００５５】
プログラマブルカウンタ１２２Ｃは、レイテンシ保持部１２３からレイテンシ、すなわち、ＲＡＭ１にアドレスが設定された時点から、データレシーバ１５が試験結果を出力するまでの時間（クロックのサイクル数）を入力され、レイテンシに応じた数を計数する。例えば、レイテンシが１の場合には、クロックに応じて、０と１とを反転する。また、レイテンシが２の場合には、プログラマブルカウンタ１２２Ｃは、０＝＞１＝＞２＝＞０・・・のように、クロックにしたがって計数する。さらに、レイテンシがＮの場合には、プログラマブルカウンタ１２２Ｃは、０＝＞１＝＞・・・＝＞Ｎ＝＞０・・・のように、クロックにしたがって計数する。そして、プログラマブルカウンタ１２２Ｃは、設定値（レイテンシ）に達すると、次のクロックで、計数値をリセットする。このような設定値を分周値と呼ぶこともできる。【００５６】
セレクタ１２１は、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）未満のとき、ＲＡＭ−ＢＩＳＴ１１からの書き込みデータを選択する。一方、セレクタ１２１は、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）に達したとき、データレシーバ１５からの書き込みデータを選択する。【００５７】
また、セレクタ＋最上位ビット反転処理部１２４Ｃは、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）未満のとき、時間遅れなしの入力信号端子からのデータを選択する。一方、セレクタ＋最上位ビット反転処理部１２４Ｃは、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）に達したとき、レイテンシ保持部１２３で指定されるレイテンシの値に対応する入力信号端子を選択する。さらに、セレクタ＋最上位ビット反転処理部１２４Ｃは、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）に達したとき、ＲＡＭ−ＢＩＳＴ１１からのアドレスの最上位ビットを反転する。【００５８】
このような構成で、プログラマブルカウンタ１２２Ｃには、レイテンシ保持部１２３のレイテンシに応じた分周値が設定され、試験が開始される。ＲＡＭ−ＢＩＳＴ１１からのデータ信号は、セレクタ１２１経由でＲＡＭ１に入力される。また、ＲＡＭ−ＢＩＳＴ１１からのアドレスは、そのままラッチ１２０を経由せず、時間調整なしで、かつ、最上位ビットの反転なしでＲＡＭ１へ出力される。【００５９】
そして、クロックのサイクルが分周値だけ進むと、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）に達する。すると、セレクタ１２１は、データレシーバ１５からの信号を選択し、ＲＡＭ１に出力する。また、セレクタ＋最上位ビット反転処理部１２４Ｃは、レイテンシ保持部１２３で指定されるレイテンシの値に対応する入力信号端子を選択するとともに、そのアドレスの最上位ビットを反転する。すると、セレクタ＋最上位ビット反転処理部１２４Ｃは、レイテンシ保持部１２３で指定されるサイクル数前にＲＡＭ−ＢＩＳＴ１１から送出されたアドレスを選択し、その選択したアドレスの最上位ビットを反転して、ＲＡＭ１に出力する。【００６０】
（処理例）今、ＲＡＭ１の上バンク１６が試験対象であり、下バンク１７が試験結果の格納先であると仮定する。また、レイテンシ保持部１２３は、実施例１と同様、レイテンシ＝２を保持すると仮定する。【００６１】
この場合、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ＝２）未満のときには、ＲＡＭ−ＢＩＳＴ１１は、ＲＡＭ１の上バンクへの書き込みデータをセレクタ１２１に出力するとともに、上バンク１６へのアドレスをセレクタ＋最上位ビット反転処理部１２４Ｃに出力する。すると、セレクタ１２１は、ＲＡＭ−ＢＩＳＴ１１からの書き込みデータをＲＡＭ１に出力する。また、セレクタ＋最上位ビット反転処理部１２４Ｃは、ＲＡＭ−ＢＩＳＴ１１からのアドレスをそのまま時間調整なしでＲＡＭ１に出力する。その結果、ＲＡＭ１の上バンク１６のアドレスに、書き込みデータが入力される。【００６２】
ＲＡＭ１の上バンク１６のアドレスへの書き込みデータは、例えば、１サイクル後に読み出される。そして、データレシーバ１５が、実施例１と同様、さらに１サイクル後、すなわち、ＲＡＭ１へのアドレスの設定から２サイクル後に、ＲＡＭ１の上バンク１６からの読み出しデータと、期待値との比較結果をＦＢＭ制御回路１２Ｃに出力する。【００６３】
ところで、ＲＡＭ１へのアドレスの設定から２サイクル後には、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ＝２）に達する。その結果、セレクタ１２１は、データレシーバ１５からの試験結果を選択する。また、セレクタ＋最上位ビット反転処理部１２４Ｃは、レイテンシ保持部１２３で指定される入力信号端子、すなわち、ラッチ１２０を２個有する入力信号端子から、２サイクル前にＲＡＭ−ＢＩＳＴ１１から送出されたアドレスを取得し、最上位ビットを反転し、ＲＡＭ１に入力する。【００６４】
アドレスの最上位ビットが反転されるので、ＲＡＭ１の下バンク１７において、試験対象である上バンク１６のアドレスから２サイクル前のアドレスが設定され、試験結果が格納される。すなわち、上バンク１６で試験対象であったアドレスの最上ビットを反転した下バンク１７のアドレスに、上バンク１６の試験結果が格納される。言い換えると、上バンク１６での試験対象アドレスと同一の下バンク１７のアドレスに試験結果が格納される。上バンク１６が試験対象領域の一例であり、下バンク１７が試験結果格納領域の一例である。【００６５】
なお、下バンク１７を試験対象とする場合には、ＲＡＭ−ＢＩＳＴ１１がセレクタ＋最上位ビット反転処理部１２４Ｃに下バンク１７のアドレスを指定し、書き込みデータをセレクタ１２１に入力すればよい。また、レイテンシが２以外の場合も、レイテンシ保持部１２３にしたがって、プログラマブルカウンタ１２２Ｃの計数値にレイテンシに対応する値を設定することで、上述と同様に、処理できる。【００６６】
以上述べたように、実施例２の半導体集積回路１０Ｃによれば、ＲＡＭが１個の構成であっても、ＲＡＭ内のバンクを分けることで、試験対象バンクの試験対象アドレスに対応する、結果格納バンクのアドレスに試験結果を格納できる。ここで、「試験対象アドレスに対応する」とは、試験対象アドレスに対して最上位ビットが反転するが、他のビットが一致するアドレスという意味である。
【実施例３】
【００６７】
実施例３では、複数のＲＡＭを有する半導体集積回路１０Ｄにおいて、１つのＲＡＭを試験結果格納用のＲＡＭとし、残りを試験対象ＲＡＭとする構成を説明する。すなわち、実施例１では、ＲＡＭ１とＲＡＭ２の一方を試験対象とし、他方を試験結果格納用とした。また、実施例２では、上バンク１６と下バンク１７の一方を試験対象とし、他方を試験結果格納用とした。したがって、実施例１、２において、試験対象の領域と試験結果格納用の領域の記憶容量は同一であった。実施例３では、試験対象の領域の記憶容量が試験結果格納用の領域の記憶容量よりも大きい場合の構成について説明する。また、実施例３では、複数のＲＡＭが並列に試験される。なお、実施例３においても、実施例１、２と同一の構成要素については、同一の符号を付してその説明を省略する。【００６８】
図９に、実施例３に係る半導体集積回路１０Ｄの構成を例示する。半導体集積回路１０Ｄは、Ｎ個のＲＡＭ１乃至ＲＡＭＮと、試験結果を格納するＲＡＭＴとを有している。ＲＡＭ１乃至ＲＡＭＮ、およびＲＡＭＴに対応して、データレシーバ１５−１乃至１５−Ｎ、および１５−Ｔが設けられている。さらに、半導体集積回路１０Ｄは、Ｎ個のＲＡＭ１乃至ＲＡＭＮに対して、書き込みデータを送出し、データレシーバ１５−１乃至１５−Ｎに期待値を送出するＲＡＭ−ＢＩＳＴ１１を有している。【００６９】
ＲＡＭ−ＢＩＳＴ１１は、複数のＲＡＭ１乃至ＲＡＭＮおよび複数のデータレシーバ１５−１乃至１５−Ｎと接続される点以外は、実施例１、２と同様である。実施例３においては、ＲＡＭ−ＢＩＳＴ１１は、複数のＲＡＭ１乃至ＲＡＭＮおよび複数のデータレシーバ１５−１乃至１５−Ｎに並列にデータを送出する。【００７０】
データレシーバ１５−１乃至１５−Ｎは、実施例１のデータレシーバ１５と同様、それぞれＲＡＭ１乃至ＲＡＭＮからの読み出しデータと、ＲＡＭ−ＢＩＳＴ１１からの期待値とを比較し、試験結果を得る。ただし、実施例３では、データレシーバ１５−１乃至１５−Ｎでの試験アドレスに対応する１ワード分の試験結果は、データレシーバ１５−１乃至１５−Ｎ内で、それぞれＯＲ演算され、１ビットの信号に集約される。試験対象アドレスの１ワード分の試験結果から、１ビットの信号に集約された試験結果をエラー有無情報と呼ぶ。エラー有無情報は、データレシーバ１５−１乃至１５−Ｎからそれぞれ並列に、ＦＢＭ制御回路１２Ｄに送出される。【００７１】
ＦＢＭ制御回路１２Ｄは、データレシーバ１５−１乃至１５−Ｎから、１ビットに集約された試験結果を受け取った場合、エラーの有無を判定し、エラーが検出されたデータレシーバ（１５−１乃至１５−Ｎのいずれか１以上）から、さらに、集約前の１ワード分の試験結果を取得する。また、ＦＢＭ制御回路１２Ｄは、エラーが検出されたデータレシーバからエラーが発生したＲＡＭ１−ＲＡＭＮの番号を取得する。そして、ＦＢＭ制御回路１２Ｄは、取得した１ワード分の試験結果にＲＡＭ番号および試験アドレスを付して、ＲＡＭＴに格納する。また、半導体集積回路１０Ｄでは、ＲＡＭＴへの格納時には、ＲＡＭ−ＢＩＳＴ１１からのデータは更新されず、ＲＡＭ１乃至ＲＡＭＮの試験は停止する。【００７２】
図１０に、試験結果格納用のメモリ（ＲＡＭＴ）に格納されるデータの構成を例示する。ＲＡＭＴへの格納データは、エラーが検出されたＲＡＭのＲＡＭ番号、エラーが検出されたたアドレスおよびエラーが検出された試験結果のデータを含む。ここで、アドレスは、試験対象のＲＡＭ１乃至ＲＡＭＮでの試験アドレスである。【００７３】
半導体集積回路１０Ｄでは、ＲＡＭＴへの書き込みの実アドレスはエラーを検知するたびにインクリメントされる。エラーが検知されると、ＦＢＭ制御回路１２Ｄは、該当のＲＡＭ番号、アドレス、試験結果を図１０に示すようＲＡＭＴへ書き込む。ＦＢＭ制御回路１２Ｄは、ＲＡＭＴに格納する試験アドレスについては、実施例１、２と同様、ＲＡＭのレイテンシとデータレシーバのレイテンシを足した分引き戻せばよい。すなわち、ＦＢＭ制御回路１２Ｄは、現時点からレイテンシのサイクル数前にＲＡＭ−ＢＩＳＴ１１から送出されたアドレスと、該当ＲＡＭ番号、および試験結果を組み合わせて試験データとし、ＲＡＭＴに書き込む。図示しないＬＳＩテスタは、試験終了後、ＲＡＭＴへ格納された試験データをデータレシーバ１５−Ｔへ読み出し、さらにスキャンシフトによりＳＯＵＴ端子まで読み出せばよい。【００７４】
図１１に、実施例３に係るＦＢＭ制御回路１２Ｄの構成を例示する。ＦＢＭ制御回路１２Ｄは、実施例１（図５）、実施例２（図８）場合と同様、アドレスの信号を選択するためのセレクタ１２４Ｃと、セレクタ１２４Ｃの切り替えを制御するレイテンシ保持部１２３を有している。一方、実施例１、実施例２の場合との相違は、ＦＢＭ制御回路１２Ｄがデータ解析部１２５を有している点にある。さらに、データ解析部１２５は、不良解析部１２５Ａ、ＲＡＭ番号解析部１２５Ｂ、データ格納アドレス解析部１２５Ｃを有している。【００７５】
上述のように、データレシーバ１５−１乃至１５−Ｎのそれぞれは、試験アドレスに対応する１ワード分の試験結果に対するエラー有無情報をＦＢＭ制御回路１２Ｄに送信する。データレシーバ１５−１乃至１５−Ｎのそれぞれから送信されたエラー有無情報は、不良解析部１２５Ａに入力される。【００７６】
不良解析部１２５Ａは、データレシーバ１５−１乃至１５−Ｎからエラー有無情報を基に、エラーの有無とエラーが発生したＲＡＭの個数を判定する。【００７７】
そして、データレシーバ１５−１乃至１５−Ｎの１以上で、エラーありが報告された場合、不良解析部１２５Ａは、ＲＡＭＴへのデータ書き込み中、ＲＡＭ−ＢＩＳＴ１１からの信号を停止するためＥｎａｂｌｅ信号をＤｉｓａｂｌｅに設定してＲＡＭ−ＢＩＳＴ１１へ送る。エラー有りの結果は、ＲＡＭ番号解析部１２５Ｂに通知される。【００７８】
ＲＡＭ番号解析部１２５Ｂは、エラー有りの場合に、エラーが発生したＲＡＭのＲＡＭ番号の判定を行い、ＲＡＭＴへのデータ信号のうちのＲＡＭ番号、試験結果を出力する。ＲＡＭ番号解析部１２５Ｂの具体的な処理を以下に例示する。【００７９】
ＲＡＭ番号解析部１２５Ｂにも、不良解析部１２５Ａと同様、データレシーバ１５−１乃至１５−Ｎからのエラー有無情報が送信される。ＲＡＭ番号解析部１２５Ｂは、送信元のデータレシーバ１５−１乃至１５−Ｎを識別する情報、例えば、送信元のデータレシーバ１５−１乃至１５−Ｎの識別番号、アドレス等を基にＲＡＭ番号を生成する。また、ＲＡＭ番号解析部１２５Ｂは、エラー有無情報でエラーを報告したデータレシーバに対して、試験アドレスに対する試験結果のデータ（１ビットのエラー有無情報に集約される前の試験結果の送出を要求し、試験結果を取得する。試験結果のデータの送出を要求されたデータレシーバは、例えば、並列に、１ワード分の試験結果を送出すればよい。ただし、ＲＡＭ−ＢＩＳＴ１１からの書き込みデータは停止され、ＲＡＭ１乃至ＲＡＭＮの試験は停止しているので、試験結果のデータの送出を要求されたデータレシーバは、シリアルに１ワード分の試験結果を送出してもよい。そして、ＲＡＭ番号解析部１２５Ｂは、生成したＲＡＭ番号と、データレシーバ１５−１乃至１５−Ｎから受信した試験結果をＲＡＭＴに出力する。【００８０】
一方、セレクタ１２４Ｃでは、レイテンシ保持部１２３のレイテンシにしたがって、ＲＡＭ−ＢＩＳＴ１１からのアドレスのうち、レイテンシ分だけ時間を戻したアドレスを選択し、ＲＡＭＴに出力する。なお、図１１では、省略されているが、セレクタ１２４Ｃからのエラー発生箇所のアドレス信号と、ＲＡＭ番号解析部１２５ＢからのＲＡＭ番号および試験結果のデータを合成するバッファを設け、バッファで、図１０のように合成されたデータをＲＡＭＴに格納するようにしてもよい。【００８１】
データ格納アドレス解析部１２５Ｃは、エラーが有の場合、試験結果格納用のＲＡＭＴへデータを格納するアドレスを指示する。例えば、データ格納アドレス解析部１２５Ｃは、エラー有の場合はアドレスを1カウントアップし、ＲＡＭＴのアドレス信号に送出し、ＲＡＭＴ内の格納先アドレスを指定する。【００８２】
以上の処理を実行するデータ解析部１２５は、論理ゲートを組み合わせたハードウェア回路であってもよい。ただし、データ解析部１２５の処理は、データレシーバ１５−１乃至１５−Ｎとの通信処理、および、ＲＡＭ−ＢＩＳＴ１１をＤｉｓａｂｌｅ状態にした後の解析処理であるため、ＲＡＭ−ＢＩＳＴ１１と連動して動作しなくてもよい。したがって、例えば、データ解析部１２５は、ＣＰＵあるいはDigital Signal Processor(ＤＳＰ)と、図示しない記憶装置上のコンピュータプログラムを含むものでもよい。【００８３】
実施例３で説明したＦＢＭ制御回路１２Ｄおいても、ＲＡＭ−ＢＩＳＴ１１からＲＡＭ１乃至ＲＡＭＮに出力されるアドレス信号に対して、ＲＡＭ１乃至ＲＡＭＮのレイテンシと、データレシーバ１５−１乃至１５−Ｎのレイテンシとを含む値がレイテンシ保持部１２３に保持される。そして、レイテンシ保持部１２３に保持された値に応じて、セレクタ１２４Ｃの入力信号端子が選択され、レイテンシに応じた時間遅れ分を調整した時間におけるＲＡＭ−ＢＩＳＴ１１からのアドレスと、試験結果データとがＲＡＭＴに格納される。さらに、実施例３では、複数のＲＡＭ１乃至ＲＡＭＮが試験されるため、試験結果データには、データレシーバ１５−１乃至１５−Ｎを基にしたＲＡＭ番号が付与される。したがって、複数のＲＡＭの試験を行う場合でも、試験結果の解析は容易となる。【００８４】
また、実施例３に係る半導体集積回路１０Ｄでは、試験アドレスごとの１ワード分の試験結果は、一旦、１ビットのエラー有無情報に集約され、ＦＢＭ制御回路１２Ｄに通知される。そして、不良解析部１２５Ａでエラーが検知された場合に、エラーが検知されたデータレシーバからＲＡＭ番号解析部１２５Ｂに１ワード分の試験結果が送信される。その間、ＲＡＭ−ＢＩＳＴ１１による試験アドレスの送出は停止され、試験は中断する。しかしながら、ＲＡＭ１乃至ＲＡＭＮのうちの複数箇所で同一のクロックサイクルでエラーが発生する可能性は低い。したがって、図９および図１１の構成によっても、実質的な試験速度の低下を抑制した上で、複数のＲＡＭでの試験を並列に実行できる。【００８５】
さらにまた、実施例３に係る半導体集積回路１０Ｄでは、エラーが発生したときに試験結果のデータがＲＡＭＴに格納される。このような処理により大幅な試験時間の短縮と、データの解析時間の短縮が可能となる。
【符号の説明】
【００８６】
１０、１０Ｃ、１０Ｄ  半導体集積回路
１１  ＲＡＭ−ＢＩＳＴ
１２、１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ  ＦＢＭ制御回路
１４  セレクタ
１５  データレシーバ
１６  上バンク
１７  下バンク
５０  ＬＳＩテスタ
１２０  ラッチ
１２１  セレクタ
１２２  設定ラッチ
１２２Ｃ  プログラマブルカウンタ
１２３、１２３Ａ、１２３Ｂ  レイテンシ保持部
１２４  １２４Ｃ  セレクタ
１２５  データ解析部
１２５Ａ  不良解析部
１２５Ｂ  ＲＡＭ番号解析部
１２５Ｃ  データ格納アドレス解析部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成26年8月22日(2014.8.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
試験対象メモリと、
試験結果格納メモリと、
前記試験対象メモリへ供給する試験アドレス信号及び試験データを逐次生成する試験データ生成部と、
前記試験対象メモリにおける前記試験アドレス信号及び試験データによる試験結果データを前記試験結果格納メモリに逐次格納する際に、少なくとも前記試験対象メモリへの試験アドレス信号の設定から前記試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、前記試験結果格納メモリに設定される格納先アドレス信号を前記試験対象メモリに設定される前記試験アドレス信号から遅延させる遅延回路を含む制御回路と、
を備える半導体集積回路。
【請求項２】
前記試験対象メモリ及び試験結果格納メモリのいずれにも用いられるＲＡＭを有し、
前記制御回路は、前記ＲＡＭへの書き込みデータとして、前記試験対象メモリから読み出された読み出しデータに基づく試験結果データと、前記試験データ生成部が生成した試験データとのいずれかを選択する書き込みデータ選択部と、
前記ＲＡＭへの書き込みアドレス信号として、前記試験データ生成部が生成した試験アドレス信号と前記遅延回路によって前記試験アドレス信号から遅延させた格納先アドレス信号とを選択するアドレス選択部と、
を有する請求項１に記載の半導体集積回路。
【請求項３】
前記ＲＡＭは、試験対象メモリとなる試験対象領域と試験結果格納メモリとなる試験結果格納領域とを有し、
前記書き込みデータ選択部は、前記試験対象領域への書き込みデータとして前記試験データ生成部が生成する試験データを選択し、前記試験結果格納領域への書き込みデータとして前記試験結果データを選択し、
前記アドレス選択部は、前記試験対象領域への書き込みアドレス信号として前記試験アドレス信号を選択し、前記試験結果格納領域への書き込みアドレス信号として前記格納先アドレス信号を選択する
請求項２に記載の半導体集積回路。
【請求項４】
試験対象メモリとなる複数のＲＡＭを備え、
前記制御回路は、前記ＲＡＭから読み出された読み出しデータに基づく試験結果データのうちのエラーが検知された試験結果データを、前記エラーが検知されたＲＡＭと試験アドレスとを特定する情報とともに、試験結果格納メモリに出力する請求項１に記載の半導体集積回路。
【請求項５】
前記試験対象メモリから読み出された読み出しデータと所定の期待値とを比較して試験結果データを生成するとともに、前記試験結果データを、前記制御回路を介して前記試験結果格納メモリに送出する試験結果生成部をさらに備える請求項１から４のいずれか１項に記載に半導体集積回路。
【請求項６】
試験対象メモリへ供給する試験アドレス信号及び試験データを逐次生成する試験データ生成ステップと、
前記試験対象メモリにおける前記試験アドレス信号及び試験データによる試験結果データを前記試験結果格納メモリに逐次格納する際に、少なくとも前記試験対象メモリへの試験アドレス信号の設定から前記試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、前記試験結果格納メモリに設定される格納先アドレス信号を前記試験対象メモリに設定される前記試験アドレス信号から遅延させる遅延ステップと、を実行する半導体集積回路の試験方法。
【請求項７】
前記半導体集積回路が試験対象メモリ及び試験結果格納メモリのいずれにも用いられるＲＡＭを有する場合に、
前記ＲＡＭへの書き込みデータとして、前記試験対象メモリから読み出された読み出しデータに基づく試験結果データと、前記試験データ生成ステップで生成された試験データとのいずれかを選択する書き込みデータ選択ステップと、
前記ＲＡＭへの書き込みアドレス信号として、前記試験データ生成ステップで生成された試験アドレス信号と前記遅延ステップによって前記試験アドレス信号から遅延させた格納先アドレス信号とを選択するアドレス選択ステップとをさらに実行する請求項６に記載の半導体集積回路の試験方法。
【請求項８】
前記ＲＡＭが、試験対象メモリとなる試験対象領域と試験結果格納メモリとなる試験結果格納領域とを有する場合に、
前記書き込みデータ選択ステップでは、前記試験対象領域への書き込みデータとして前記試験データ生成ステップで生成された試験データが選択され、前記試験結果格納領域への書き込みデータとして前記試験結果データが選択され、
前記アドレス選択ステップでは、前記試験対象領域への書き込みアドレス信号として前記試験アドレス信号が選択され、前記試験結果格納領域への書き込みアドレス信号として前記格納先アドレス信号が選択される
ことを特徴とする請求項７に記載の半導体集積回路の試験方法。
【請求項９】
試験対象メモリとなる複数のＲＡＭを備える場合に、
前記ＲＡＭから読み出された読み出しデータに基づく試験結果データのうちのエラーが検知された試験結果データを、前記エラーが検知されたＲＡＭと試験アドレスとを特定する情報とともに、試験結果格納メモリに出力するステップをさらに実行する請求項６に記載の半導体集積回路の試験方法。
【請求項１０】
前記試験対象メモリから読み出された読み出しデータと所定の期待値とを比較して試験結果データを生成するステップと、
前記試験結果データを、前記制御回路を介して前記試験結果格納メモリに送出するステップと、をさらに実行する請求項６から９のいずれか１項に記載に半導体集積回路の試験
方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
同様に、第３の入力信号端子には、２個のラッチ１２０を介して、２サイクル前のＲＡＭ−ＢＩＳＴ１１からのアドレス信号が入力される。さらに、第４の入力信号端子には、３個のラッチ１２０を介して、３サイクル前のＲＡＭ−ＢＩＳＴ１１からのアドレス信号が入力される。したがって、セレクタ１２４は、現時点乃至現時点から３サイクル前の時点、すなわち４つの時点でのＲＡＭ−ＢＩＳＴ１１からのアドレス信号のいずれかを選択可能である。ラッチ１２０が遅延回路の一例である。
【国際調査報告】
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