(57)【要約】  ｎ-ドリフト領域（１ａ）となる半導体基板の一方の主面側には、トレンチゲートＭＯＳ構造が設けられている。ｎ-ドリフト領域（１ａ）の内部には、トレンチゲートＭＯＳ構造を構成するｐベース領域（２ａ）のｎ-ドリフト領域（１ａ）側に接するｎシェル領域（１３）が設けられている。ｎシェル領域（１３）は、ｎ-ドリフト領域（１ａ）よりも高い不純物濃度を有する。ｎシェル領域（１３）中のｎ型の不純物の実効ドーズ量は５．０×１０12ｃｍ-2以下である。ｎ-ドリフト領域（１ａ）は、エミッタを正極とする逆方向の定格電圧印加時に、他方の主面側のｐコレクタ領域（１０ａ）から拡がる空乏層が、ｎシェル領域（１３）もしくは第１トレンチ（５）の底部のうちｐコレクタ領域（１０ａ）に近い方に到達しない抵抗率を有する。
2013136898.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板からなるドリフト領域と、
前記半導体基板の一方の主面の表面層に選択的に設けられた第２導電型のベース領域と、
前記ベース領域の内部に選択的に設けられた第１導電型のエミッタ領域と、
前記半導体基板の一方の主面から前記エミッタ領域および前記ベース領域を貫通して前記ドリフト領域に達するトレンチと、
前記トレンチの内壁に沿って設けられた絶縁膜と、
前記トレンチの内部に前記絶縁膜を介して埋め込まれるゲート電極と、
前記エミッタ領域および前記ベース領域に接するエミッタ電極と、
前記ドリフト領域の内部に設けられ、前記ベース領域の前記ドリフト領域側に接する第１導電型のシェル領域と、
前記半導体基板の他方の主面の表面層に設けられた第２導電型のコレクタ領域と、
を備え、
前記シェル領域は、前記ドリフト領域よりも高い不純物濃度を有し、
前記シェル領域中の第１導電型の不純物の実効ドーズ量が５．０×１０12ｃｍ-2以下であり、
前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時に前記コレクタ領域から拡がる空乏層が前記シェル領域もしくは前記トレンチの底部のうち前記コレクタ領域に近い方に到達しない抵抗率を有することを特徴とする半導体装置。
【請求項２】
前記シェル領域中の第１導電型の不純物の実効ドーズ量が４．０×１０12ｃｍ-2以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドリフト領域と前記コレクタ領域との間に、漏れ電流を低減させるための、前記ドリフト領域よりも高い不純物濃度を有する第１導電型領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ドリフト領域の外周端部に、前記半導体基板の一方の主面から前記コレクタ領域に達する第２導電型の分離領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時、前記コレクタ領域から前記ベース領域に向かって拡がる空乏層が前記ベース領域もしくは前記トレンチの底部のうち前記コレクタ領域に近い方に到達しない抵抗率を有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１導電型の半導体基板からなるドリフト領域と、
前記半導体基板の一方の主面の表面層に選択的に設けられた第２導電型の第１ベース領域と、
前記第１ベース領域の内部に選択的に設けられた第１導電型の第１エミッタ領域と、
前記半導体基板の一方の主面から前記第１エミッタ領域および前記第１ベース領域を貫通して前記ドリフト領域に到達する第１トレンチと、
前記第１トレンチの内壁に沿って設けられた第１絶縁膜と、
前記第１トレンチの内部に前記第１絶縁膜を介して埋め込まれた第１ゲート電極と、
前記第１エミッタ領域および前記第１ベース領域に接するエミッタ電極と、
前記ドリフト領域の内部に設けられ、前記第１ベース領域の前記ドリフト領域側に接する第１導電型の第１シェル領域と、
前記半導体基板の他方の主面の表面層に選択的に設けられた第２導電型の第２ベース領域と、
前記第２ベース領域の内部に選択的に設けられた第１導電型の第２エミッタ領域と、
前記半導体基板の他方の主面から前記第２エミッタ領域および前記第２ベース領域を貫通して前記ドリフト領域に到達する第２トレンチと、
前記第２トレンチの内壁に沿って設けられた第２絶縁膜と、
前記第２トレンチの内部に前記第２絶縁膜を介して埋め込まれた第２ゲート電極と、
前記第２エミッタ領域および前記第２ベース領域に接する裏面電極と、
前記ドリフト領域の内部に設けられ、前記第２ベース領域の前記ドリフト領域側に接する第１導電型の第２シェル領域と、
を備え、
前記第１シェル領域および前記第２シェル領域は、前記ドリフト領域よりも高い不純物濃度を有し、
前記第１シェル領域および前記第２シェル領域中の第１導電型の不純物の実効ドーズ量が５．０×１０12ｃｍ-2以下であり、
前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時に前記第２ベース領域から拡がる空乏層が前記第１シェル領域または前記第１トレンチの底部のうち前記第２シェル領域に近い方に到達しない抵抗率を有することを特徴とする半導体装置。
【請求項７】
前記第２シェル領域中の第１導電型の不純物の実効ドーズ量が４．０×１０12ｃｍ-2以下であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時、前記第２ベース領域から前記第１ベース領域に向かって拡がる空乏層が前記第１ベース領域または前記第１トレンチの底部のうち前記第２シェル領域に近い方に到達しない抵抗率を有することを特徴とする請求項６に記載の半導体装置。
【請求項９】
第１導電型の半導体基板からなる第１半導体領域と、
前記半導体基板の一方の主面の表面層に選択的に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、
前記第２半導体領域の、前記第３半導体領域と前記第１半導体領域とに挟まれた部分の表面上に絶縁膜を介して設けられた第１電極と、
前記第３半導体領域および前記第２半導体領域に接する第２電極と、
前記半導体基板の他方の主面の表面層に設けられた第２導電型の第４半導体領域と、
前記第４半導体領域に接する第３電極と、
前記第１半導体領域の内部の前記第４半導体領域側に設けられ、前記第４半導体領域の前記第１半導体領域側の少なくとも一部と対向する、前記第１半導体領域よりも不純物濃度が高い第１導電型の第５半導体領域と、
前記半導体基板の外周部に設けられた、前記半導体基板の一方の主面から前記第１半導体領域を貫通して前記第４半導体領域に達する第２導電型の第６半導体領域と、
を備え、
前記第５半導体領域中の第１導電型の不純物の総ドーズ量は２．０×１０12ｃｍ-2以下であることを特徴とする半導体装置。
【請求項１０】
第１導電型の半導体基板からなる第１半導体領域と、
前記半導体基板の一方の主面の表面層に選択的に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、
前記半導体基板の一方の主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内壁に沿って設けられた絶縁膜と、
前記トレンチの内部に前記絶縁膜を介して埋め込まれる第１電極と、
前記第３半導体領域および前記第２半導体領域に接する第２電極と、
前記半導体基板の他方の主面の表面層に設けられた第２導電型の第４半導体領域と、
前記第４半導体領域に接する第３電極と、
前記第１半導体領域の内部の前記第４半導体領域側に設けられ、前記第４半導体領域の前記第１半導体領域側の少なくとも一部と対向する、前記第１半導体領域よりも不純物濃度が高い第１導電型の第５半導体領域と、
前記半導体基板の外周部に設けられた、前記半導体基板の一方の主面から前記第１半導体領域を貫通して前記第４半導体領域に達する第２導電型の第６半導体領域と、
を備え、
前記第５半導体領域中の第１導電型の不純物の総ドーズ量は２．０×１０12ｃｍ-2以下であることを特徴とする半導体装置。
【請求項１１】
前記第５半導体領域は、前記第４半導体領域の前記第１半導体領域側全面と対向することを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記第３電極を有する活性領域と、
前記半導体基板の一方の主面の表面層に前記活性領域を囲むように設けられた複数の第２導電型の第７半導体領域を有する耐圧構造領域と、
をさらに備えることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１３】
前記第１半導体領域は、前記第２電極を正極とする逆方向の定格電圧印加時に前記第２半導体領域から前記第５半導体領域に向かって拡がる空乏層が前記第５半導体領域に到達しない抵抗率を有することを特徴とする請求項９または１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、逆阻止型半導体装置、双方向半導体装置を含む半導体装置に関し、特にトレンチゲート型の半導体装置に関する。
【背景技術】
【０００２】
近年、半導体素子を用い、ＡＣ（交流）／ＡＣ変換や、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などを行うための電力変換回路では、電解コンデンサや直流リアクトルなどで構成される直流平滑回路を用いずに構成可能な直接変換回路として、マトリクスコンバータが知られている。このマトリクスコンバータは交流電圧下で使用されるため、マトリクスコンバータを構成する複数のスイッチングデバイスには、順方向および逆方向に電流制御可能な双方向性を有する双方向スイッチングデバイスを必要とする。従来、この双方向スイッチングデバイスとして、通常の絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴ）にシリーズ接続された逆耐圧用のダイオードからなるデバイスを二組逆並列接続にして双方向に電流制御可能な双方向スイッチングデバイスとしたものが用いられている。【０００３】
最近、回路の小型化、軽量化、高効率化、高速応答化および低コスト化等の観点から、前述の双方向スイッチングデバイスを、逆阻止ＩＧＢＴ（ＲＢ−ＩＧＢＴ）で構成したものが着目されている。その理由は、この逆阻止ＩＧＢＴを２つ、逆並列接続した構成にすることで、前記逆耐圧用のダイオードを用いずに双方向スイッチングデバイスを構成することができるからである。この２つの逆阻止ＩＧＢＴを逆並列接続してなる双方向スイッチングデバイスをワンチップで構成したものが双方向ＩＧＢＴである。次に、従来の逆阻止ＩＧＢＴの構成について説明する。【０００４】
図１５は、従来の逆阻止ＩＧＢＴの構成を模式的に示す断面図である。この逆阻止ＩＧＢＴは、通常中央に活性領域１１０があり、この活性領域１１０を取り巻く外周側に、耐圧構造領域１２０を介して分離部１３０が設けられている。分離部１３０は、ｐ型の分離領域３１を有する。活性領域１１０は、ｎ-ドリフト領域１、ｐベース領域２、ｎ+エミッタ領域３、エミッタ電極９、ｐコレクタ領域１０およびコレクタ電極１１などを備える縦型のＩＧＢＴの主電流の経路となる領域である。前記分離領域３１は、半導体基板のおもて面から裏面側のｐコレクタ領域１０に接する深さに形成されるｐ型領域である。活性領域１１０の構成について、図１６を参照して詳細に説明する。【０００５】
図１６は、図１５に示す従来の逆阻止ＩＧＢＴの活性領域の構成を詳細に示す断面図である。ｎ-ドリフト領域１は、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によって作製されたシリコン基板（以下、ＦＺシリコン基板とする）からなる。ＦＺシリコン基板を用いたＩＧＢＴでは、従来のエピタキシャルシリコン基板を用いたＩＧＢＴと異なり、高濃度半導体基板を用いない。このため、シリコン基板の厚さを、例えばＩＧＢＴの定格電圧を６００Ｖとした場合に１００μｍ程度、ＩＧＢＴの定格電圧を１２００Ｖとした場合に１８０μｍ程度まで薄くすることができる。【０００６】
ｎ-ドリフト領域１となるＦＺシリコン基板のおもて面の表面層には、ｐベース領域２が選択的に設けられている。ｐベース領域２の基板おもて面側の表面層には、ｎ+エミッタ領域３およびｐ+ボディ領域４が選択的に設けられている。ｎ+エミッタ領域３とｎ-ドリフト領域１とに挟まれた部分におけるｐベース領域２の表面上には、ゲート絶縁膜６を介してポリシリコンからなるゲート電極７が設けられている。ｎ+エミッタ領域３およびｐ+ボディ領域４の表面にはエミッタ電極９が共通にオーミック接触する。ゲート電極７とエミッタ電極９との間には層間絶縁膜８が設けられ、ゲート電極７とエミッタ電極９とを電気的に絶縁している。【０００７】
ｎ-ドリフト領域１となるＦＺシリコン基板の裏面側には、ｐコレクタ領域１０およびｐコレクタ領域１０にオーミック接触するコレクタ電極１１が設けられている。ＦＺシリコン基板の裏面側の構成をこのような構成にする際に、ｐコレクタ領域１０の厚さを薄くし、かつｐコレクタ領域１０を所要の低不純物濃度に制御することで、ｐコレクタ領域１０からの少数キャリアの注入効率を下げ、輸送効率を上げることができる。その結果、前述の構成の逆阻止ＩＧＢＴは、オン電圧特性とターンオフ損失とのトレードオフ関係が改善され、オン電圧の低減およびターンオフ損失をともに低減することができる。【０００８】
このような逆阻止ＩＧＢＴとして、半導体基板のおもて面側にｐベース領域を形成し、このｐベース領域の内部にｎ+エミッタ領域を形成し、この半導体基板の外周部と裏面側に、ｐベース領域を取り囲むように、基板側面のｐ+分離領域と裏面側のｐ+コレクタ領域とが形成され、裏面のｐ+コレクタ領域の厚さを１μｍ程度とした逆阻止ＩＧＢＴが提案されている（例えば、下記特許文献１参照。）。【０００９】
また、別の逆阻止ＩＧＢＴとして、半導体基板が該半導体基板を一層とする層の両側に形成される順逆耐圧用ｐｎ接合を少なくとも備え、これらの両ｐｎ接合の耐圧接合終端構造が分離拡散領域により前記半導体基板の第一主面側に備える高耐圧半導体装置において、半導体基板を一層とする層が第一主面から内部に向かって実質的に一定の不純物濃度分布または不純物濃度が内部に向かって減少する領域を設けることで、逆耐圧を低下させることなく、逆方向漏れ電流を低減することのできる逆阻止ＩＧＢＴが提案されている（例えば、下記特許文献２参照。）。【００１０】
また、電気的特性を向上させた逆阻止ＩＧＢＴとして、次の装置が公知である。図１７は、従来の逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布を示す説明図である。図１７（ａ）には、従来の逆阻止ＩＧＢＴの要部の断面構造を示す。図１７（ｂ）には、図１７（ａ）に示す逆阻止ＩＧＢＴの厚さをｙ軸に示し、順方向電圧印加時および逆方向電圧印加時のそれぞれの電界強度分布をｘ軸に示す。ｙ軸の距離とは、基板裏面（ｐコレクタ領域１０とコレクタ電極１１との界面）を０（ゼロ）としたエミッタ方向への距離である。図１７（ａ）に示す逆阻止ＩＧＢＴでは、ｎ-ドリフト領域１とｐベース領域２との界面およびｎ-ドリフト領域１とｐコレクタ領域１０との界面にそれぞれ同導電型で高不純物濃度の緩衝層２０１、２０２を形成することにより、順方向耐圧値および逆方向耐圧値の揃ったＩＧＢＴとすることができる（例えば、下記特許文献３参照。）。【００１１】
また、電気的特性を向上させたＩＧＢＴとして、ｐベース領域とｎ-ドリフト領域との境界の少なくとも一部にｎ-ドリフト領域と同導電型で高不純物濃度領域を設けることにより、チャネル長を短縮し、オン状態の電圧降下を低減させた装置が提案されている（例えば、下記特許文献４参照。）。【００１２】
また、電気的特性を向上させた別のＩＧＢＴとして、次の装置が提案されている。ｎドリフト領域のｐコレクタ領域に近い部分に短寿命領域を形成する。短寿命領域は、ｎ型でｎベース層よりも高濃度にドープされている。この構成により、ＮＰＴ（ノンパンチスルー）型ＩＧＢＴの漏れ電流を低減することができる（例えば、下記特許文献５参照。）。【００１３】
また、電気的特性を向上させた別のＩＧＢＴとして、第２導電型コレクタ領域と離して第１導電型半導体基板の不純物濃度より高い不純物濃度で、第１導電型半導体基板内に形成された第１導電型フィールドストップ領域とを有する装置が提案されている（例えば、下記特許文献６参照。）。下記特許文献６では、コレクタ領域に部分的な欠損があった場合でも、オン状態における電圧降下特性の上昇や耐圧特性の低下が抑制される。【００１４】
また、電気的特性を向上させた双方向ＩＧＢＴとして、次の装置が提案されている。半導体基板の両主面に形成したトレンチ内に、それぞれゲート酸化膜を介してゲート電極が埋設され、半導体基板の両主面にトレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（以下、トレンチゲートＭＯＳ構造とする）が構成されている。半導体基板の両主面のドリフト領域とベース層との界面に、ドリフト領域と同導電型で、かつドリフト領域よりも高濃度の緩衝層が設けられている。さらに、オフ電圧印加時にドリフト領域に拡がる空乏層が十分に伸びて高濃度の緩衝層に到達するパンチスルー型の構造とする。このような構造によって、双方向の耐圧を同程度に向上させ、ターンオフ時の振動波形をなくすことができるとともに、双方向にゲート制御することができる（例えば、下記特許文献７参照。）。【００１５】
また、電気的特性を向上させた逆阻止ＩＧＢＴとして、コレクタ電極側に第２トレンチ溝を形成し、この第２トレンチ溝の表面に酸化膜を被覆し、ポリシリコンを充填し、第２トレンチ溝に挟まれた箇所に第２ｎバッファ領域を形成し、逆バイアス時の空乏層の伸びが第２ｎバッファ領域を飛び越してｎ-ドリフト領域へ拡がるようにすることで、順耐圧と同等の逆耐圧をＰＴ型構造で得た装置が提案されている（例えば、下記特許文献８参照。）。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００２−３１９６７６号公報
【特許文献２】特開２００６−０８０２６９号公報
【特許文献３】特表２００２−５３２８８５号公報
【特許文献４】特開平０９−３２６４８６号公報
【特許文献５】特開平０９−２６０６６２号公報
【特許文献６】特開２００２−２４６５９７号公報
【特許文献７】特開２００１−３２００４９号公報
【特許文献８】特開２００３−３１８３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、前述の特許文献１に示す逆阻止ＩＧＢＴでは、逆方向耐圧が、順方向耐圧に比べて低くなり易いという問題が生じる。以下、その理由について説明する。プレーナ形逆阻止ＩＧＢＴは、逆阻止能力を確保するために、半導体基板のおもて面から裏面側のｐ+コレクタ領域に達するｐ+分離領域を必要とする。このｐ+分離領域を形成するために必要な高温で長時間のドライブ拡散（熱処理）は、ｎ型のシリコン基板の面荒れを防ぐために酸素雰囲気中で行われる。この熱処理の拡散時間については、例えば、６００Ｖ用耐圧デバイスでは１３００℃の温度で１００時間程度、１２００Ｖ用の耐圧デバイスでは１３００℃の温度で２００時間程度を必要とする。【００１８】
このような高温長時間の熱処理が酸素雰囲気でシリコン基板に加えられることによりドーピングされた酸素原子がドナー化し、特にシリコン基板の不純物濃度が低い場合に酸素原子のドナー化による影響を受けてシリコン基板の酸素濃度が高くなる。シリコン基板の表面付近の酸素濃度は外方拡散により低下するため、シリコン基板の不純物濃度分布は、基板両主面から深さ方向に数μｍ〜数十μｍの幅（深さ）で低く、基板中央部で高くなる。また、この逆阻止ＩＧＢＴの製造工程には、おもて面側に所要のＭＯＳゲート構造およびアルミ電極膜の形成工程と、低オン電圧にしつつ耐圧に必要なｎドリフト領域の厚さにするための裏面研削工程と、ｐ+コレクタ領域およびコレクタ電極の形成工程とが含まれる。裏面研削工程におけるシリコン基板の裏面研削量は、当初のシリコン基板の厚さの半分以上と極めて大きい。このため、上述したように酸素原子のドナー化の影響を受けたシリコン基板は、裏面研削工程後には、裏面研削されるコレクタ側で不純物濃度が高く、エミッタ側では、外方拡散の影響で基板おもて面から深さ方向に数μｍ〜数十μｍの幅（深さ）で傾斜して低下する不純物濃度分布となる。【００１９】
この結果、ｎドリフト領域のコレクタ側の不純物濃度がエミッタ側の不純物濃度よりも高くなるため、逆阻止ＩＧＢＴのエミッタ側にあるｐベース接合（ｐベース領域とｎドリフト領域との間のｐｎ接合）から伸びる空乏層よりも、コレクタ接合（ｐ+コレクタ領域とｎドリフト領域との間のｐｎ接合）から伸びる空乏層の方が伸び難くなる。これにより、低い電圧印加で電界が高くなり易くなるため、逆方向耐圧が順方向耐圧よりも小さくなる。このような酸素ドナーによる耐圧への影響は、シリコン基板の抵抗率が大きい場合、例えば耐圧が６００Ｖ以上の場合に問題になり易い。一方、元来ｐｎ接合周縁の曲率半径についてはコレクタ接合（逆耐圧接合）の方がｐベース接合（順耐圧接合）よりも大きく高耐圧が得られ易いこともあって、耐圧６００Ｖ未満のデバイスでは、前述の酸素ドナーによる逆方向耐圧への影響を考慮しても、逆方向耐圧が順方向耐圧より大きくなり易い。【００２０】
また、前述の特許文献３や特許文献４に示す技術では、次の問題が生じる。例えば、図１７（ｂ）の破線に示すように、逆方向電圧印加（逆方向バイアス）時、コレクタ接合２１から伸びる空乏層がエミッタ側の緩衝層（以下、シェル領域とする）２０１に達すると伸び難くなるため、電界が急激に高くなり、コレクタ接合２１近傍で、電界ピーク（臨界電界強度）２１２を示す。一方、図１７（ｂ）の実線に示すように、順方向電圧印加（順方向バイアス）時、ｐベース接合２０から伸びる空乏層はｐコレクタ領域１０に達すると同様に電界が急激に高くなり、ｐベース接合２０の界面近傍で、電界ピーク２１１を示す。このため、順方向耐圧および逆方向耐圧がともに低下し易くなる。すなわち、シェル領域２０１およびバッファ領域（コレクタ側の緩衝層）２０２を設けたことにより、これらの領域がない場合に得られる順方向耐圧および逆方向耐圧を実現することができない虞が生じる。このような耐圧低下問題は、ｎ-ドリフト領域１の不純物濃度を低くして設計耐圧を高くすることで回避することができることが知られている。【００２１】
しかしながら、ｎ-ドリフト領域１の不純物濃度を低くすることで、空乏層は伸び易くなるが、半導体装置の動作中に空乏層がバッファ領域２０２に達するパンチスルー現象が発生し易くなる。この結果、ターンオフ時の電圧波形および電流波形（以下、ターンオフ波形とする）が振動するという新たな問題が生じる。また、逆阻止ＩＧＢＴは、オン状態から逆阻止状態に切り換わる逆回復時に、過渡的に大きな電流が流れる特性（逆回復特性）を有する。このため、逆回復時の電圧波形および電流波形（以下、逆回復波形とする）が振動し易くなるという問題も生じる。さらに、ターンオフ波形および逆回復波形が振動した場合、ノイズが発生することや、電圧波形の振動が非常に大きくなったときに半導体装置が破壊されたりする恐れが生じる。【００２２】
本発明は、前述した従来技術による問題点を解消するため、逆方向耐圧の向上、順方向耐圧の向上、ターンオフ時の電圧波形および電流波形の振動の抑制、逆回復時の電圧波形および電流波形の振動を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上述した課題を解決し、本発明の目的を達成するため、この本発明にかかる半導体装置は、次の特徴を有する。ドリフト領域となる第１導電型の半導体基板の一方の主面の表面層に、第２導電型のベース領域が選択的に設けられている。前記ベース領域の内部に第１導電型のエミッタ領域が選択的に設けられている。前記半導体基板の一方の主面から前記エミッタ領域および前記ベース領域を貫通して前記ドリフト領域に達するトレンチが設けられている。前記トレンチの内壁に沿って絶縁膜が設けられている。前記トレンチ内部に前記絶縁膜を介してゲート電極が埋め込まれている。前記エミッタ領域および前記ベース領域に接するエミッタ電極が設けられている。前記ドリフト領域の内部に、前記ベース領域のドリフト領域側に接する第１導電型のシェル領域が設けられている。前記半導体基板の他方の主面の表面層に、第２導電型のコレクタ領域が設けられている。そして、前記シェル領域は、前記ドリフト領域よりも高い不純物濃度を有する。前記シェル領域中の第１導電型の不純物の実効ドーズ量が５．０×１０12ｃｍ-2以下である。前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時に前記コレクタ領域から拡がる空乏層が前記シェル領域もしくは前記トレンチの底部のうち前記コレクタ領域に近い方に到達しない抵抗率を有する。【００２４】
また、本発明にかかる半導体装置は、上述した発明において、前記シェル領域中の第１導電型の不純物の実効ドーズ量が４．０×１０12ｃｍ-2以下であることが好ましい。【００２５】
また、本発明にかかる半導体装置は、上述した発明において、前記ドリフト領域と前記コレクタ領域との間に、漏れ電流を低減させるための、前記ドリフト領域よりも高い不純物濃度を有する第１導電型領域が設けられていることが好ましい。【００２６】
また、本発明にかかる半導体装置は、上述した発明において、前記ドリフト領域の外周端部に、前記半導体基板の一方の主面から前記コレクタ領域に達する第２導電型の分離領域をさらに備えることがより好ましい。【００２７】
また、本発明にかかる半導体装置は、上述した発明において、前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時、前記コレクタ領域から前記ベース領域に向かって拡がる空乏層が前記ベース領域もしくは前記トレンチの底部のうち前記コレクタ領域に近い方に到達しない抵抗率を有することが好適である。【００２８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。ドリフト領域となる第１導電型の半導体基板の一方の主面の表面層に、第２導電型の第１ベース領域が選択的に設けられている。前記第１ベース領域の内部に第１導電型の第１エミッタ領域が選択的に設けられている。前記半導体基板の一方の主面から前記第１エミッタ領域および前記第１ベース領域を貫通して前記ドリフト領域に到達する第１トレンチが設けられている。前記第１トレンチの内壁に沿って第１絶縁膜が設けられている。前記第１トレンチの内部に前記第１絶縁膜を介して第１ゲート電極が埋め込まれている。前記第１エミッタ領域および前記第１ベース領域に接するエミッタ電極が設けられている。前記ドリフト領域の内部に、前記第１ベース領域の前記ドリフト領域側に接する第１導電型の第１シェル領域が設けられている。前記半導体基板の他方の主面の表面層に第２導電型の第２ベース領域が選択的に設けられている。前記第２ベース領域の内部に第１導電型の第２エミッタ領域が選択的に設けられている。前記半導体基板の他方の主面から前記第２エミッタ領域および前記第２ベース領域を貫通して前記ドリフト領域に到達する第２トレンチが設けられている。前記第２トレンチの内壁に沿って第２絶縁膜が設けられている。前記第２トレンチの内部に前記第２絶縁膜を介して第２ゲート電極が埋め込まれている。前記第２エミッタ領域および前記第２ベース領域に接する裏面電極が設けられている。前記ドリフト領域の内部に、前記第２ベース領域の前記ドリフト領域側に接する第１導電型の第２シェル領域が設けられている。そして、前記第１シェル領域および前記第２シェル領域は、前記ドリフト領域よりも高い不純物濃度を有する。前記第１シェル領域および前記第２シェル領域中の第１導電型の不純物の実効ドーズ量は５．０×１０12ｃｍ-2以下である。前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時に前記第２ベース領域から拡がる空乏層が前記第１シェル領域または前記第１トレンチの底部のうち前記第２シェル領域に近い方に到達しない抵抗率を有する。【００２９】
また、本発明にかかる半導体装置は、上述した発明において、前記第２シェル領域中の第１導電型の不純物の実効ドーズ量が４．０×１０12ｃｍ-2以下であることが望ましい。【００３０】
また、本発明にかかる半導体装置は、上述した発明において、前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時、前記第２ベース領域から前記第１ベース領域に向かって拡がる空乏層が前記第１ベース領域または前記第１トレンチの底部のうち前記第２シェル領域に近い方に到達しない抵抗率を有することが好ましい。【００３１】
上述した発明によれば、ドリフト領域の内部にベース領域に接するようにシェル領域を設けることによって、従来よりも半導体基板内の電界を緩和することができるため、順方向耐圧および逆方向耐圧を向上させることができる。また、上述した発明によれば、シェル領域中の第１導電型の不純物の実効ドーズ量を５．０×１０12ｃｍ-2以下とすることで、逆回復波形の逆回復電流がマイナス値からゼロに収束するまでの期間を従来よりも早くすることができる。すなわち、従来よりも阻止電圧の回復を早めることができる。【００３２】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１半導体領域となる第１導電型の半導体基板の一方の主面の表面層に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域の内部に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域が選択的に設けられている。前記第２半導体領域の、前記第３半導体領域と前記第１半導体領域とに挟まれた部分の表面上に絶縁膜を介して第１電極が設けられている。前記第３半導体領域および前記第２半導体領域に接する第２電極が設けられている。前記半導体基板の他方の主面の表面層に、第２導電型の第４半導体領域が設けられている。前記第４半導体領域に接する第３電極が設けられている。前記第１半導体領域の内部の前記第４半導体領域側に、前記第４半導体領域の前記第１半導体領域側の少なくとも一部と対向する第１導電型の第５半導体領域が設けられている。前記第５半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記半導体基板の外周部に第２導電型の第６半導体領域が設けられている。前記第６半導体領域は、前記半導体基板の一方の主面から前記第１半導体領域を貫通して前記第４半導体領域に達する。そして、前記第５半導体領域中の第１導電型の不純物の総ドーズ量は２．０×１０12ｃｍ-2以下である。【００３３】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１半導体領域となる第１導電型の半導体基板の一方の主面の表面層に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域の内部に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域が選択的に設けられている。前記半導体基板の一方の主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチが設けられている。前記トレンチの内壁に沿って絶縁膜が設けられている。前記トレンチ内部に前記絶縁膜を介して第１電極が埋め込まれている。前記第３半導体領域および前記第２半導体領域に接する第２電極が設けられている。前記半導体基板の他方の主面の表面層に、第２導電型の第４半導体領域が設けられている。前記第４半導体領域に接する第３電極が設けられている。前記第１半導体領域の内部の前記第４半導体領域側に、前記第４半導体領域の前記第１半導体領域側の少なくとも一部と対向する第１導電型の第５半導体領域が設けられている。前記第５半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記半導体基板の外周部に第２導電型の第６半導体領域が設けられている。前記第６半導体領域は、前記半導体基板の一方の主面から前記第１半導体領域を貫通して前記第４半導体領域に達する。そして、前記第５半導体領域中の第１導電型の不純物の総ドーズ量は２．０×１０12ｃｍ-2以下である。【００３４】
また、本発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記第４半導体領域の前記第１半導体領域側全面と対向することが好ましい。【００３５】
また、本発明にかかる半導体装置は、上述した発明において、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記第３電極を有する活性領域が設けられている。前記半導体基板の一方の主面の表面層に前記活性領域を囲むように耐圧構造領域が設けられている。前記耐圧構造領域は、複数の第２導電型の第７半導体領域を有していてもよい。【００３６】
また、本発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記第２電極を正極とする逆方向の定格電圧印加時に前記第２半導体領域から前記第５半導体領域に向かって拡がる空乏層が前記第５半導体領域に到達しない抵抗率を有することが好ましい。【００３７】
上述した発明によれば、第５半導体領域を設けることにより、逆方向電圧印加時に半導体基板内の電界強度を均一にすることができるため、逆方向耐圧を向上させることができる。また、上述した発明によれば、第１半導体領域内部の第４半導体領域側に第５半導体領域を設けることにより、順方向電圧印加時に、第５半導体領域と第４半導体領域との間に中性領域が残るため、ターンオフ時の電圧波形および電流波形の振動を抑制することができる。
【発明の効果】
【００３８】
本発明にかかる半導体装置によれば、逆方向耐圧の向上、順方向耐圧の向上、ターンオフ時の電圧波形および電流波形の振動の抑制、逆回復時の電圧波形および電流波形の振動を抑制することができる半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の実施の形態１にかかる逆阻止ＩＧＢＴの構成を示す断面図である。
【図２】図２は、図１の逆阻止ＩＧＢＴの活性領域の構成を示す断面図である。
【図３】図３は、図１の逆阻止ＩＧＢＴの耐圧構造領域の構成を示す断面図である。
【図４】図４は、本発明の実施の形態１にかかる逆阻止ＩＧＢＴの活性領域における電界強度分布を示す特性図である。
【図５】図５は、図２の切断線Ａ−Ａ’における実効ドーズ量の分布を示す特性図である。
【図６】図６は、図２の切断線Ｂ−Ｂ’における実効ドーズ量の分布を示す特性図である。
【図７】図７は、実施の形態１にかかる逆阻止ＩＧＢＴのｎシェル領域の実効ドーズ量と逆方向漏れ電流との関係について示す特性図である。
【図８】図８は、実施の形態１にかかる逆阻止ＩＧＢＴのｎシェル領域の実効ドーズ量とターンオフ損失およびターンオン損失の和との関係について示す特性図である。
【図９】図９は、実施の形態１にかかる逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。
【図１０】図１０は、従来の逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。
【図１１】図１１は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。
【図１２】図１２は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。
【図１３】図１３は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。
【図１４】図１４は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。
【図１５】図１５は、従来の逆阻止ＩＧＢＴの構成を模式的に示す断面図である。
【図１６】図１６は、図１５に示す従来の逆阻止ＩＧＢＴの活性領域の構成を詳細に示す断面図である。
【図１７】図１７は、従来の逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布を示す説明図である。
【図１８】図１８は、本発明の実施の形態２にかかる逆阻止ＩＧＢＴの構成を示す断面図である。
【図１９】図１９は、図１８の逆阻止ＩＧＢＴの活性領域の構成を示す断面図である。
【図２０】図２０は、図１８の逆阻止ＩＧＢＴの耐圧構造領域の構成を示す断面図である。
【図２１】図２１は、実施の形態２にかかる逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布を示す説明図である。
【図２２】図２２は、図１９の切断線Ｃ−Ｃ’における不純物量の分布を示す特性図である。
【図２３】図２３は、実施の形態２にかかる逆阻止ＩＧＢＴのｎ型高濃度領域の実効的な総不純物量と逆方向耐圧との関係を示す特性図である。
【図２４】図２４は、実施の形態２にかかる逆阻止ＩＧＢＴのｎ型高濃度領域の実効的な総不純物量と順方向漏れ電流との関係を示す特性図である。
【図２５】図２５は、実施の形態２にかかる逆阻止ＩＧＢＴの耐電荷性を示す特性図である。
【発明を実施するための形態】
【００４０】
以下、本発明にかかる半導体装置の好適な実施の形態について、添付図面を参照して詳細に説明する。以下の説明では、逆阻止型半導体装置として逆阻止ＩＧＢＴの場合を例に説明し、また、第１導電型をｎ型、第２導電型をｐ型として説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、以下の実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
【００４１】
（実施の形態１）
実施の形態１にかかる半導体装置について、逆阻止ＩＧＢＴを例に説明する。図１は、本発明の実施の形態１にかかる逆阻止ＩＧＢＴの構成を示す断面図である。図１に示すように、この逆阻止ＩＧＢＴは、ｎ-ドリフト領域１ａとなるＦＺシリコン基板（半導体基板）上に、活性領域２００と、活性領域２００の外側に設けられる耐圧構造領域１００と、耐圧構造領域１００の外側に設けられる分離部１３０とを備えている。半導体基板の厚さは、例えば６００Ｖ耐圧クラスの逆阻止ＩＧＢＴの特性に悪影響を及ぼさないためには、例えば９０μｍ以上であればよく、ｎ-ドリフト領域１ａは８０μｍ以上であればよい。活性領域２００には、ｎ-ドリフト領域１ａの基板おもて面側に設けられたトレンチゲートＭＯＳ構造およびｎ-ドリフト領域１ａの基板裏面側に設けられたｐコレクタ領域１０ａおよびコレクタ電極１１ａを有する縦型の逆阻止ＩＧＢＴが構成されている。トレンチゲートＭＯＳ構造の詳細な説明については後述する。
【００４２】
耐圧構造領域１００の基板おもて面側に設けられた耐圧構造は、活性領域２００と分離部１３０との間で、活性領域２００を囲む所定のパターンを有する。耐圧構造領域１００は、ＩＧＢＴを構成するｐｎ主接合終端面の電界強度を緩和し所望の耐圧と耐圧信頼性とを実現する機能を有する。ｐｎ主接合とは、ｐベース領域２ａとｎ-ドリフト領域１ａとの間のｐｎ接合（ｐベース接合）である。耐圧構造領域１００の耐圧構造については後述する。分離部１３０は、ウエハを個々のチップにダイシングする際に半導体基板の側面となる切断面を有し、この切断面に沿って形成される。このため、分離部１３０は、この切断面に生じる結晶欠陥が少なくとも耐圧構造領域１００に悪影響を及ぼすことのない幅を必要とする。分離部１３０は、ｎ-ドリフト領域１ａの外周側端部にあって、ｎ-ドリフト領域１ａの基板おもて面から基板裏面側のｐコレクタ領域１０ａに達する深さの分離領域３１ａを有する。逆方向電圧の印加時、空乏層は、半導体基板の裏面側のコレクタ接合（ｐコレクタ領域１０ａとｎ-ドリフト領域１ａとの間のｐｎ接合）２１と、分離領域３１ａとｎ-ドリフト領域１ａとの間のｐｎ接合（以下、分離領域接合とする）２１ａとから、ｐベース領域２ａに向かって伸びる。これにより、逆方向電圧の印加時に、半導体基板の側面に空乏層が達することを防止して漏れ電流の発生を防止し、逆方向耐圧を得ることができる。
【００４３】
次に、活性領域２００の構成について詳細に説明する。図２は、図１の逆阻止ＩＧＢＴの活性領域２００の構成を示す断面図である。活性領域２００には、ｎ-ドリフト領域１ａとなる半導体基板のおもて面に、複数の第１トレンチ５が所定の間隔で設けられている。半導体基板のおもて面の表面層には、ｐベース領域２ａが第１トレンチ５に挟まれるように設けられている。ｐベース領域２ａは、ｎ-ドリフト領域１ａよりも高い不純物濃度を有する。隣り合う第１トレンチ５に挟まれた部分においてｐベース領域２ａの基板おもて面側の表面層には、ｎ+エミッタ領域３ａおよびｐ+ボディ領域４ａが選択的に設けられる。ｐ+ボディ領域４ａは、ｐベース領域２ａよりも高い不純物濃度を有する。ｐベース領域２ａの、隣り合う第１トレンチ５に挟まれた部分には、ｎ+エミッタ領域３ａおよびｐ+ボディ領域４ａが設けられた構成の部分と、この構成からｎ+エミッタ領域３ａがない構成の部分とが交互に並んで設けられている。
【００４４】
ｎシェル領域１３は、ｎ-ドリフト領域１ａとｐベース領域２ａとの間であって第１トレンチ５に挟まれる部分に設けられている。また、ｎシェル領域１３は、少なくともｐベース領域２ａの下（ｎ-ドリフト領域１ａ側）の領域をすべて占めるように設けられるのがよい。その理由は、ｐコレクタ領域１０ａからｐベース領域２ａへの少数キャリアの注入を抑制することができ、かつ輸送効率を低減するからである。望ましくは、ｎシェル領域１３は、活性領域２００内のｐベース領域２ａの下の領域全体を囲むように設けられているのがよい。すなわち、ｐベース領域２ａとｎ-ドリフト領域１ａとが接する領域を完全になくすことで、確実に、ｐコレクタ領域１０ａからｐベース領域２ａへの少数キャリアの注入を抑制し、かつ輸送効率を低減することができる。また、ｎシェル領域１３は、図２では、第１トレンチ５に完全に挟まれているが、一部が第１トレンチ５に挟まれて、一部は第１トレンチ５の下層に及ぶ深さ（第１トレンチ５の底部を覆う深さ）を有するｎシェル領域１３を設けてもよい。エミッタ電極９ａは、ｎ+エミッタ領域３ａおよびｐ+ボディ領域４ａの表面に共通に接する。また、エミッタ電極９ａは、層間絶縁膜８ａによってゲート電極７ａとは電気的に絶縁されている。
【００４５】
前述の第１トレンチ５の構造について、さらに説明する。第１トレンチ５は、ｎ+エミッタ領域３ａおよびｐベース領域２ａを貫通する深さを必ず必要とするが、前述のｎシェル領域１３に対しては、このｎシェル領域１３の中間の深さでも、貫通する深さであってもよい。第１トレンチ５内に形成されるＭＯＳゲート構造（トレンチゲートＭＯＳ構造）は、従来と同様に、第１トレンチ５の内壁に沿ってゲート絶縁膜６ａが設けられ、第１トレンチ５の内部にゲート絶縁膜６ａを介してポリシリコンからなるゲート電極７ａが埋設される構造であってもよい。
【００４６】
また、ｎシェル領域１３は、ｎ-ドリフト領域１ａよりも高い不純物濃度を有する。そして、ｎ-ドリフト領域１ａは、ｐコレクタ領域１０ａからｎシェル領域１３に向かって拡がる空乏層がｎシェル領域１３に到達しないという条件を満たすような抵抗率を有することが好ましい。少なくとも、ｎ-ドリフト領域１ａは、定格電圧と等しい逆方向電圧が印加された時に、ｐコレクタ領域１０ａからｎシェル領域１３に向かって拡がる空乏層がｎシェル領域１３に到達しない抵抗率を有する必要がある。定格電圧６００Ｖの逆阻止ＩＧＢＴの耐圧を、できるだけ低いオン電圧で達成するには、ｎ-ドリフト領域１ａの抵抗率は、例えば２２Ωｃｍ以上３５Ωｃｍ以下であり、ｎ-ドリフト領域１ａの幅（厚さ）は例えば８０μｍ以上１００μｍ以下であるのがよい。これにより、逆方向電圧の回復時、空乏層がｎシェル領域１３に達しないようにすることができる。
【００４７】
一方、半導体基板の裏面側において、ｎ-ドリフト領域１ａとｐコレクタ領域１０ａとの間にはｐコレクタ領域１０ａに接するｎＬＣＳ（Ｌｅａｋａｇｅ  Ｃｕｕｒｒｅｎｔ  Ｓｔｏｐ）領域１２が設けられている。ｎＬＣＳ領域１２を設ける理由は、ｐコレクタ領域１０ａからｎＬＣＳ領域１２への少数キャリアの注入を抑制することができ、かつ輸送効率を低減するためである。ｎＬＣＳ領域１２は、漏れ電流を低減させる機能を有する。
【００４８】
また、ｎＬＣＳ領域１２は、ｎ-ドリフト領域１ａよりも高い不純物濃度を有する。さらに、ｎ-ドリフト領域１ａは、順方向電圧、好ましくは定格電圧と等しい順方向電圧が印加された時に、ｐベース領域２ａからｎＬＣＳ領域１２に向かって拡がる空乏層がｎＬＣＳ領域１２に到達しない抵抗率を有する。さらに、ｎＬＣＳ領域１２は、ｎＬＣＳ領域１２中のｎ型不純物の実効ドーズ量（以下、ｎＬＣＳ領域１２の実効ドーズ量とする）が５．０×１０12ｃｍ-2以下となる不純物濃度を有する。この不純物濃度については、ｎＬＣＳ領域１２中の実効ドーズ量がｎＬＣＳ領域１２中のある領域に片寄って分布されていたとしても、ｎＬＣＳ領域１２全体に含まれるｎ型不純物の実効ドーズ量が平均して５．０×１０12ｃｍ-2以下となるようにｎＬＣＳ領域１２中に含まれていればよく、ｎＬＣＳ領域１２が特定の決まった不純物濃度分布である必要はない。望ましくは、ｎＬＣＳ領域１２は、ｎＬＣＳ領域１２の実効ドーズ量が４．０×１０12ｃｍ-2以下となる不純物濃度を有するのがよい。その理由は、逆阻止ＩＧＢＴに特有の動作である逆回復損失（逆方向電圧の回復時のスイッチング損失）とターンオン損失の総和を抑えることができるからである。
【００４９】
次に、耐圧構造領域１００の構成について説明する。図３は、図１の逆阻止ＩＧＢＴの耐圧構造領域１００の構成を示す断面図である。耐圧構造領域１００は、活性領域２００の外周にリング状平面パターンで形成される。具体的には、耐圧構造領域１００のｎ-ドリフト領域１ａの基板おもて面側の表面には、耐圧保護膜としてｎ-ドリフト領域１ａを覆うフィールド絶縁膜８ｂが設けられている。このフィールド絶縁膜８ｂの下層となるｎ-ドリフト領域１ａの基板おもて面側の表面層には、電気的にフローティングのｐ型領域であるフィールドリミッティングリング（以降、ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）１０１が活性領域２００の表層を囲むように複数、リング状平面パターンで設けられている。フィールド絶縁膜８ｂにはＦＬＲ１０１の表面をリング状の平面パターンで露出させる開口部８ｃがそれぞれ設けられる。複数のＦＬＲ１０１上には、フィールド絶縁膜８ｂの開口部８ｃを介して、フローティングの導電膜であるフィールドプレート（以降、ＦＰ）１４がＦＬＲ１０１の表面形状に沿ってそれぞれ設けられている。
【００５０】
次に、実施の形態１にかかる逆阻止ＩＧＢＴの電界強度分布について説明する。図４は、本発明の実施の形態１にかかる逆阻止ＩＧＢＴの活性領域における電界強度分布を示す特性図である。図１４は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。図４には、図１、２の実施の形態１にかかる逆阻止ＩＧＢＴの電界強度分布（図４（ａ））と、図１４および前記特許文献６にそれぞれ記載の双方向ＩＧＢＴの電界強度分布（図４（ｂ）、４（ｃ））とを示す。図４（ａ）、４（ｂ）は、ｐコレクタ領域１０ａ表面（ｐコレクタ領域１０ａとコレクタ電極１１ａとの界面）からの距離ｙと電界強度Ｅとの関係を示す電界強度分布特性図である（４（ｃ）においても同様）。
【００５１】
図４（ａ）に示すように、図１、２の実施の形態１にかかる逆阻止ＩＧＢＴでは、第１トレンチ５がｎシェル領域１３を貫通しているため、順バイアス時（順方向電圧印加時：図４（ａ）の実線）に生じる電界ピーク（臨界電界強度）は、図１７（ｂ）に示す従来の逆阻止ＩＧＢＴの電界ピーク２１１のようにｐベース接合２０の近傍ではなく、ｎシェル領域１３とｎ-ドリフト領域１ａとの境界近傍の第１トレンチ５底部の位置（シェル領域に平行な破線）のｎ-ドリフト領域１ａ内にある。さらに、実施の形態１にかかる逆阻止ＩＧＢＴにおいては、電界ピーク前後の電界強度の傾斜が、図１７（ｂ）に示す従来構造の電界ピーク２１１前後の傾斜に比べて緩やかになっていることが特長である。
【００５２】
また、実施の形態１にかかる逆阻止ＩＧＢＴでは、逆バイアス時（逆方向電圧印加時：図４（ａ）の傾斜破線）にｐコレクタ領域１０ａとｎＬＣＳ領域１２との境界近傍に生じる電界ピークが順バイアスと同様（順バイアスとは電界ピークが生じる方向が逆であるが）に図１７（ｂ）に示す従来構造の電界ピーク２１２前後の傾斜よりも緩やかになっている。また、逆バイアス時の電界強度分布のエミッタ側は、ｎシェル領域１３まで達しておらずｎ-ドリフト領域１ａ内にある。これは、コレクタ接合２１からエミッタ方向に向かって伸びる空乏層がｎシェル領域１３に到達する前にアバランシェ降伏電界に達するようにすることを示している。
【００５３】
また、図１４に示す基板の両主面側にそれぞれトレンチゲートＭＯＳ構造を有する双方向ＩＧＢＴでは、第１、２シェル領域（ｎシェル領域）１３、１３ａはそれぞれ基板の両主面側で第１、２トレンチ５、５ａ間に挟まれた狭い領域に設けられている。このため、図４（ｂ）に示すように、順方向電圧印加時および逆方向電圧印加時の両方で電界ピークの位置が第１、２シェル領域１３、１３ａとｎ-ドリフト領域１ａとの境界近傍の第１、２トレンチ５、５ａ底部の位置（シェル領域に平行な破線）に移動するとともに、電界強度の傾斜が図１７に示す従来構造よりも緩やかになる。さらに、ｐベース接合２０からｐコレクタ領域１０ａ（図１４のｐベース領域２ｂに相当）に向かって伸びる空乏層（傾斜実線）は、第２シェル領域１３ａに到達する前にアバランシェ降伏を生じさせる臨界電界強度に達することが確認された。また、コレクタ接合２１から第１シェル領域１３に向かって伸びる空乏層（傾斜破線）は、第１シェル領域１３に到達する前にアバランシェ降伏を生じさせる臨界電界強度に達することが確認された。図１４では、基板おもて面側のｎシェル領域１３を第１シェル領域とし、基板裏面側のｎシェル領域を第２シェル領域１３ａとしている。また、基板裏面側のトレンチゲートＭＯＳ構造を構成するトレンチ５ａを第２トレンチとしている。図１４に示す実施の形態１にかかる逆阻止ＩＧＢＴの別の一例の構成については後述する。
【００５４】
前述のように、ｎシェル領域１３をｐベース領域２ａとｎ-ドリフト領域１ａとの間の第１トレンチ５間に設けることにより電界ピーク前後の傾斜が緩やかになる理由は、次のとおりである。ｐベース接合２０の逆バイアス時には、狭い第１トレンチ５間のｎシェル領域１３は、ｐベース領域２ａとのｐｎ接合から空乏化するだけでなく、ｎシェル領域１３を挟み込む両側の第１トレンチ５内のゲート絶縁膜６ａとの境界からも空乏化する。このため、ｎシェル領域１３の不純物濃度が高くても、ｎシェル領域１３は低い順バイアスで完全に空乏化し易くなる。これにより、等電位間隔が広がり、電界強度の上昇が少なくなることで電界ピーク前後の傾斜が緩くなる。前述の狭い第１トレンチ５間とは、例えば、４μｍ〜５μｍのトレンチ間隔である。
【００５５】
本発明にかかる逆阻止ＩＧＢＴは、前述の電界強度分布となるように、前述の条件でｎシェル領域１３が設けられる。本発明にかかる双方向ＩＧＢＴは、前述の電界強度分布となるように、前述の条件で第１シェル領域１３または第２シェル領域１３ａが設けられる。かつ、本発明にかかる逆阻止ＩＧＢＴおよび双方向ＩＧＢＴは、前述のように定格電圧印加でｎ-ドリフト領域１ａ内を空乏層が完全に伸び切らない条件でｎ-ドリフト領域１ａが設けられている。
【００５６】
次に、前述の図１、２の実施の形態１にかかる逆阻止ＩＧＢＴ（以下、第１実施例とする）の電流特性について検証した。第１実施例において、定格電圧は６００Ｖとした。半導体基板の抵抗率および厚さを、それぞれ２８Ωｃｍおよび８０μｍとした。すなわち、ｎ-ドリフト領域１ａの抵抗率は２８Ωｃｍである。第１トレンチ５の幅を１．５μｍ、深さを５．０μｍ、第１トレンチ５の配置間隔４．５μｍとした。以下、図５〜図１０を参照して、この第１実施例の電流特性について説明する。図５は、図２の切断線Ａ−Ａ’における実効ドーズ量の分布を示す特性図である。縦軸は不純物濃度（ｃｍ-3）を、横軸はエミッタ表面からの距離（μｍ）である（図６、２２においても同様）。エミッタ表面とは、ｎ+エミッタ領域３ａとエミッタ電極９ａとの境界、すなわち半導体基板のおもて面である。図６は、図２の切断線Ｂ−Ｂ’における実効ドーズ量の分布を示す特性図である。図５の縦軸に示す不純物濃度は、半導体基板おもて面からある深さ（切断線Ａ−Ａ’）における領域の単位体積あたりの実効ドーズ量を不純物濃度として示したものである。また、図６の縦軸に示す不純物濃度も同様に、ｎ-ドリフト領域１ａからｐ+ボディ領域４ａへの方向での、ある距離における領域の単位体積あたりの実効ドーズ量を不純物濃度として示す。ｎシェル領域１３に相当する領域の深さごとの実効ドーズ量を積分し、ｎシェル領域１３の実効的な不純物濃度を算出した。すなわち、図５に示すｎシェル領域１３の実効ドーズ量の分布の分布形状内の領域が、ｎシェル領域１３の実効ドーズ量である。
【００５７】
ｎ-ドリフト領域１ａの単位面積あたりの実効ドーズ量とは、ｎ-ドリフト領域１ａのｎシェル領域１３が設けられる領域中の、ｎ-ドリフト領域１ａの単位面積あたりの実効ドーズ量である。ｎ-ドリフト領域１ａの単位面積あたりの実効ドーズ量は、ｎシェル領域１３と同様の方法で算出している。図７は、実施の形態１にかかる逆阻止ＩＧＢＴのｎシェル領域１３の実効ドーズ量と逆方向漏れ電流との関係について示す特性図である。ｎシェル領域１３の実効ドーズ量（Ｎ−Ｓｈｅｌｌ  Ｄｏｓｅ）が異なる複数の第１実施例を作製（製造）した。ｎシェル領域１３の実効ドーズ量を、それぞれ１×１０11ｃｍ-2〜６．８×１０12ｃｍ-2とした。そして、これらの第１実施例についてそれぞれ逆方向漏れ電流を測定した。また、比較として、ｎシェル領域が設けられていない逆阻止ＩＧＢＴを準備し（以下、比較例とする）、逆方向漏れ電流を測定した。
【００５８】
図７では、実効ドーズ量がゼロの場合を比較例として逆方向漏れ電流を示し、ｎシェル領域１３の実効ドーズ量が異なる複数の第１実施例の逆方向漏れ電流（縦軸）を示すために、横軸をｎシェル領域１３の実効ドーズ量としている。ｎ-ドリフト領域１ａの厚さは８０μｍである。図７に示す結果より、比較例の漏れ電流は６．０×１０-5Ａ（０．０６ｍＡ）ａｔ６００Ｖを示すことが確認された。一方、表面不純物濃度１．８×１０12ｃｍ-3以上のｎシェル領域１３を設けた第１実施例では、ｎ-ドリフト領域１ａの厚さを薄く（８０μｍ）しても、逆方向漏れ電流を実質的にゼロ程度に低減させることができることが確認された。また、第１実施例は、ｎシェル領域１３の実効ドーズ量が多いほど、逆方向漏れ電流を低減することができることがわかった。その理由は、ｎシェル領域１３がｎ-ドリフト領域１ａとｐベース領域２ａとの間に設けられているため、ｐコレクタ領域１０ａ、ｎ-ドリフト領域１ａおよびｐベース領域２ａ（ｐ+ボディ領域４ａ）からなるｐｎｐトランジスタの電流増幅率が小さくなるからである。なお、ｎ-ドリフト領域１ａの厚さが１００μｍで実効ドーズ量がゼロの場合の比較例では、漏れ電流が１．１×１０-5Ａ（０．０１１ｍＡ）ａｔ６００Ｖを示すことが確認されている。
【００５９】
次に、ｎシェル領域１３の実効ドーズ量（Ｎ−Ｓｈｅｌｌ  Ｄｏｓｅ）と、ターンオフ損失（Ｅｏｆｆ：逆回復損失）およびターンオン（Ｅｏｎ）損失の和との関係について説明する。図８は、実施の形態１にかかる逆阻止ＩＧＢＴのｎシェル領域１３の実効ドーズ量とターンオフ損失およびターンオン損失の和との関係について示す特性図である。逆阻止ＩＧＢＴは、逆並列接続でマトリクスコンバータの双方向スイッチングデバイスとして使用する場合、従来のＩＧＢＴを用いた双方向スイッチングデバイスの場合のＩＧＢＴにシリーズ接続される逆耐圧用のダイオード（フリーホイールダイオード）として機能するステージがあるため、逆回復損失やターンオン損失が小さいことが望ましい。図８には、前述の第１実施例と比較例の逆回復損失およびターンオン損失をそれぞれ測定した結果を示す。
【００６０】
図８では、比較例であるｎシェル領域のない逆阻止ＩＧＢＴの逆回復損失とターンオン損失との和（不図示）を、実効的な不純物ドーズ量がゼロの場合とした。また、バス電圧を３００Ｖとし、逆回復電流が１８０Ａ／ｃｍ2となった場合の逆回復損失（ターンオフ損失）およびターンオン損失を測定した。図８に示す結果より、ｎシェル領域１３を設けることによって、ターンオフ損失とターンオン損失との和が不純物ドーズ量の増加につれて、急激に大きくなるところがあることが確認された。この理由は、ｎシェル領域１３の実効ドーズ量が多いほど、逆回復電流が増大し逆回復損失が増大するからであると推測される。このため、逆阻止ＩＧＢＴはスイッチング素子として用いられる場合、スイッチング損失を低くするために、ｎシェル領域１３の実効ドーズ量を少なくすることが望ましい。図８に示す結果から、ｎシェル領域１３の実効的な不純物ドーズ量が５．０×１０12ｃｍ-2以下（好ましくは４．０×１０12ｃｍ-2以下）の場合、逆回復損失とターンオン損失との和は、おおよそ８ｍＪ〜９ｍＪであり、逆回復損失とターンオン損失との和の増加が比較的少ないことがわかる。一方、比較例の逆阻止ＩＧＢＴのターンオフ損失とターンオン損失との和は１３．５ｍＪ程度（不図示）である。このため、ターンオフ損失とターンオン損失との和について、前述のｎシェル領域１３の実効的な不純物ドーズ量が５．０×１０12ｃｍ-2以下（好ましくは４．０×１０12ｃｍ-2以下）の場合の第１実施例では、比較例より３５％〜４０％程度低減させることができることになる。
【００６１】
また、図８は、ｎシェル領域１３の実効的な不純物ドーズ量が５．０×１０12ｃｍ-2を超えて多い場合に、逆回復損失とターンオン損失との和が急激に大きくなることを示している。例えば、ｎシェル領域１３の実効ドーズ量が６．８×１０12ｃｍ-2の場合、逆回復損失とターンオン損失との和は１１．７ｍＪ程度である。この場合、逆回復損失とターンオン損失との和は、比較例（１３．５ｍＪ）よりは小さいが、５．０×１０12ｃｍ-2以下の場合の第１実施例（約８ｍＪ〜９ｍＪ）に対しては３０〜４６％程度大きくなる。これらの結果から、本発明においては、ｎシェル領域１３の実効ドーズ量を５．０×１０12ｃｍ-2以下とすること、望ましくは４．０×１０12ｃｍ-2以下とすることがよいことが確認された。
【００６２】
図９は、実施の形態１にかかる逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。図１０は、従来の逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。図９、１０において、横軸は時間（ｔｉｍｅ）を示し、縦軸はアノード電流（Ａｎｏｄｅ  Ｃｕｒｒｅｎｔ）およびアノード電圧（Ａｎｏｄｅ  Ｖｏｌｔａｇｅ）を示している。図９では、第１実施例のｎシェル領域１３の実効ドーズ量を３．２×１０12ｃｍ-2とした場合について示した。これらの図９、１０では、バス電圧を３００Ｖで逆回復電流１８０Ａ／ｃｍ2の場合の逆回復波形を示している。これらの結果から、図９に示す第１実施例においては、逆回復波形の逆回復電流がマイナス値からゼロに収束するまでの期間Ｔ１（以下、収束期間とする）が、図１０に示す比較例の収束期間Ｔ２に比べて短いことが分かる。言い換えると、第１実施例は、比較例に比べて、阻止電圧の回復が早いと言える。加えて、第１実施例においては、逆回復波形の振動が起こらないことがわかった。
【００６３】
第１実施例において逆回復波形の振動が起こらない理由は、オン時に、ｐベース領域２ａとｎシェル領域１３とからなるダイオードのｎシェル領域１３に少数キャリアが蓄積されることにより、逆回復電流の増大を抑えることができるからであると推測される。また、ｎ-ドリフト領域１ａの基板濃度を調整することで、ｐコレクタ領域１０ａからｐベース領域２ａに向かって伸びる空間電荷領域（空乏層）が、ｎシェル領域１３あるいは第１トレンチ５の底部に到達しないからである。また、第１実施例において逆回復電流がゼロになる収束期間Ｔ１が短く阻止電圧の回復が早い理由は、ｐベース領域２ａの実効的な拡散深さが、ｎシェル領域１３の影響で浅くなることにより、チャネル長が短くなりゲート容量ＣGEが小さくなったためであると推測される。
【００６４】
以上、説明したように、実施の形態１にかかる逆阻止ＩＧＢＴは、ｎ-ドリフト領域１ａとｐベース領域２ａとの間に、ｎ型不純物の実効ドーズ量が５．０×１０12ｃｍ-2以下となる不純物濃度を有するｎシェル領域１３を備えている。かつ、実施の形態１にかかる逆阻止ＩＧＢＴは、ｐコレクタ領域１０ａから拡がる空乏層がｎシェル領域１３に到達しない抵抗率を有するｎ-ドリフト領域１ａを有している。このため、実施の形態１にかかる逆阻止ＩＧＢＴは、従来の逆阻止ＩＧＢＴに比べて、基板内の電界を緩和することができる。その結果、順方向耐圧および逆方向耐圧を向上させることができる。また、実施の形態１によれば、逆回復時の電圧波形および電流波形（逆回復波形）の振動を抑制することもできるため、ノイズの発生、デバイスの破壊を防止することができる。
【００６５】
次に、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例の構造について説明する。図１１〜１４は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。実施の形態１にかかる逆阻止ＩＧＢＴは、図１１に示すように、一部の第１トレンチ５間にｎ+エミッタ領域３ａを省略した領域を設け、このｎ+エミッタ領域３ａを省略した領域間の第１トレンチ５のゲート電極７ａをゲート電位とするか又はエミッタ電位とする構造や、図１２に示すように、一部の第１トレンチ５間を層間絶縁膜８ａで覆ってｎ+エミッタ領域３ａが設けられている第１トレンチ５間よりも幅を広くし、オン電流の流れない領域を設ける構造としてもよい。または、実施の形態１にかかる逆阻止ＩＧＢＴは、図１３に示すように、ｎ+エミッタ領域３ａが設けられている第１トレンチ５間において、一方の第１トレンチ５に接するようにｎ+エミッタ領域３ａを設けた構造とすることもできる。これら図１１、１２、１３に示す逆阻止ＩＧＢＴは、いずれも有効な第１トレンチ５近傍のホール密度が高くなることにより伝導度変調効果が大きくなり、オン電圧が低下するという効果が得られる。さらに、実施の形態１にかかる逆阻止ＩＧＢＴは、ｎ-ドリフト領域１ａの厚さを調整することで、ｎＬＣＳ領域１２を省く構造（図示せず）とすることもできる。有効な第１トレンチ５間とは、ｎ+エミッタ領域３ａが設けられている隣り合う第１トレンチ５間である。
【００６６】
図１４には、順方向および逆方向の双方向にゲート制御可能な双方向ＩＧＢＴの活性領域の構造を示す。図１４に示す双方向ＩＧＢＴは、半導体基板のおもて面側と裏面側との両主面に、トレンチゲートＭＯＳ構造を設けることで、単独で双方向スイッチングデバイスとして機能する。半導体基板のおもて面側および裏面側のトレンチゲートＭＯＳ構造は、図１、２、１１〜１３に示す逆阻止ＩＧＢＴのトレンチゲートＭＯＳ構造と同一構造である。基板裏面側の第２トレンチを符号５ａ、基板裏面側のｎシェル領域（第２シェル領域）を符号１３ａ、基板裏面側のｐベース領域を符号２ｂ、裏面側電極を１５とする。この双方向ＩＧＢＴにおいても、両主面側の第１シェル領域１３および第２シェル領域１３ａの不純物濃度は前述の不純物濃度であることが望ましい。また、ｎ-ドリフト領域１ａの不純物濃度についても、定格電圧と等しい逆方向電圧が印加された時に、ｎ-ドリフト領域１ａ中をｐベース領域２ａから第２シェル領域１３ａに向かって拡がる空乏層が第２シェル領域１３ａに到達しない抵抗率を有するのがよい。図１１〜１３に示す逆阻止ＩＧＢＴおよび図１４に示す双方向ＩＧＢＴについても、図１、２の逆阻止ＩＧＢＴと同様の効果を奏する。
【００６７】
（実施の形態２）
実施の形態２にかかる半導体装置について、逆阻止ＩＧＢＴを例に説明する。図１８は、本発明の実施の形態２にかかる逆阻止ＩＧＢＴの構成を示す断面図である。図１９は、図１８の逆阻止ＩＧＢＴの活性領域の構成を示す断面図である。図２０は、図１８の逆阻止ＩＧＢＴの耐圧構造領域の構成を示す断面図である。実施の形態２にかかる逆阻止ＩＧＢＴが実施の形態１にかかる逆阻止ＩＧＢＴと異なる点は、ｎシェル領域に代えて、ｎ-ドリフト領域１ａの内部のｐコレクタ領域１０ａ近傍にｎ型高濃度領域４５を設けた点である。
【００６８】
図１８、１９に示すように、実施の形態２にかかる逆阻止ＩＧＢＴにおいて、活性領域２２０には、ｎ-ドリフト領域１ａとなるＦＺシリコン基板（半導体基板）のおもて面側に、ｐベース領域４２、ｎ+エミッタ領域４３、ｐ+ボディ領域４４、ゲート絶縁膜４６およびゲート電極４７からなるプレーナ型のＭＯＳゲート構造と、エミッタ電極４９とが設けられている。具体的には、ｎ-ドリフト領域１ａは、定格電圧と等しい逆方向電圧が印加されたときに、ｐベース領域４２とｎ-ドリフト領域１ａとの間のｐｎ接合（ｐベース接合）からｐコレクタ領域１０ａ側へ向かって拡がる空乏層がｎ型高濃度領域４５に到達しない抵抗率を有する。
【００６９】
ｐベース領域４２は、半導体基板のおもて面の表面層に選択的に設けられている。ｎ+エミッタ領域４３およびｐ+ボディ領域４４は、ｐベース領域４２の内部に選択的に設けられている。ゲート電極４７は、ｐベース領域４２の、ｎ+エミッタ領域４３とｎ-ドリフト領域１ａとに挟まれた部分の表面上にゲート絶縁膜を介して設けられている。エミッタ電極４９は、ｎ+エミッタ領域４３およびｐ+ボディ領域４４に導通接続されている。また、エミッタ電極４９は、層間絶縁膜４８によってゲート電極４７と電気的に絶縁されている。
【００７０】
ｎ-ドリフト領域１ａとなる半導体基板の裏面側には、実施の形態１と同様に、ｐコレクタ領域１０ａおよびコレクタ電極１１ａが設けられている。ｎ型高濃度領域４５は、ｎ-ドリフト領域１ａの内部のｐコレクタ領域１０ａ側に設けられている。ｎ型高濃度領域４５を設けることにより、順方向電圧印加時にｐベース接合からｐコレクタ領域１０ａ側へ向かって空乏層が拡がったときに、ｐコレクタ領域１０ａからｎ-ドリフト領域１ａへの少数キャリアの注入を抑制することができ、輸送効率を低減することができる。
【００７１】
また、ｎ型高濃度領域４５は、ｐコレクタ領域１０ａと離れて設けられている。これにより、順方向電圧印加時にｐベース接合からｐコレクタ領域１０ａ側へ向かって空乏層が拡がったときに、ｎ型高濃度領域４５とｐコレクタ領域１０ａとの間に中性領域が残るため、ターンオフ時の電圧波形および電流波形の振動を抑制することができる。
【００７２】
また、ｎ型高濃度領域４５は、ｎ-ドリフト領域１ａを挟んで、ｐコレクタ領域１０ａのｐベース領域４２側の面の少なくとも一部に対向するように設けられている。これにより、コレクタ接合からｐベース領域４２へ向かって拡がる空乏層の伸びが短くなるため、所定の耐圧（定格電圧）に近づくように逆方向耐圧を低く調整することができる。したがって、ｎ型高濃度領域を設けていない従来の逆阻止ＩＧＢＴよりも、耐圧構造領域の長さ（活性領域２２０から基板外周へ向かう方向の幅）を短くすることができる。
【００７３】
好ましくは、ｎ型高濃度領域４５は、ｎ-ドリフト領域１ａを挟んで、ｐコレクタ領域１０ａのｐベース領域４２側の面全体に対向するように設けられるのが好ましい。すなわち、ｎ型高濃度領域４５は、逆方向電圧印加時に、ｐコレクタ領域１０ａおよび分離領域３１ａとｎ-ドリフト領域１ａとの間のｐｎ接合（コレクタ接合）からｐベース領域４２側へ向かって拡がる空乏層に対向するように設けられるのが好ましい。その理由は、逆方向電圧印加時にコレクタ接合からｐベース領域４２へ向かって空乏層が拡がったときに、半導体基板内の電界強度を均一にすることができるからである。ｎ型高濃度領域４５は、分離領域３１ａに接していてもよい。
【００７４】
また、ｎ型高濃度領域４５は、逆方向電圧印加時にコレクタ接合からｐベース領域４２へ向かって空乏層が拡がったときに、ｎ型高濃度領域４５が完全に空乏化する不純物濃度を有する。具体的には、ｎ型高濃度領域４５の総不純物量（総ドーズ量）ＮDｘは、１次元のポアソン方程式に基づく下記（１）式より下記（２）式であらわされる。
【００７５】
【数１】
2013136898.tif 000003
【００７６】
【数２】
2013136898.tif 000004
【００７７】
ここで、Ｅは電界強度、Ｅcritは臨界電界強度、ｑは素電荷、ＮDはドナー濃度、ｘは空乏層の伸びる距離、εSiはシリコンの比誘電率、ε0は真空の誘電率である。上記（２）式に所定の物性値を代入することによりｎ型高濃度領域４５の総不純物量ＮDｘの限界値が得られる。具体的には、ｎ型高濃度領域４５の総不純物量ＮDｘは、２．０×１０12ｃｍ-2以下程度とするのがよい。ｎ型高濃度領域４５には上記総不純物量ＮDｘを満たすようにｎ型不純物が含まれていればよく、ｎ型高濃度領域４５中の一部の領域にｎ型不純物が片寄って分布されていてもよい。すなわち、ｎ型高濃度領域４５の不純物量分布によらず、ｎ型高濃度領域４５を設けることで本発明の効果が得られる。耐圧構造領域１００および分離部１３０（分離領域３１ａ）の構成は、実施の形態１と同様である。
【００７８】
次に、実施の形態２にかかる逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布について説明する。図２１は、実施の形態２にかかる逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布を示す説明図である。図２１（ａ）には、実施の形態２にかかる逆阻止ＩＧＢＴの要部の断面構造を示す。図２１（ｂ）には、図２１（ａ）に示す逆阻止ＩＧＢＴの基板裏面からの深さ（距離ｙ）を横軸にし、順方向電圧印加時（実線）および逆方向電圧印加時（破線）のそれぞれの電界強度Ｅの分布を縦軸に示す。
【００７９】
上述した条件でｎ型高濃度領域４５を設けることにより、図２１（ｂ）に示す電界強度分布を得ることができる。具体的には、図２１（ｂ）に実線で示すように、順方向電圧印加時にｐベース接合からｐコレクタ領域１０ａ側へ向かって拡がる空乏層をｎ型高濃度領域４５付近で止めることができる。このため、ｐコレクタ領域１０ａに電界が及ぶことを防止することができる。順方向電圧印加時にｐベース接合からｐコレクタ領域１０ａ側へ向かって拡がる空乏層はｐコレクタ領域１０ａに到達しなければよく、当該空乏層がｎ型高濃度領域４５とｐコレクタ領域１０ａとの間のｎ-ドリフト領域１ａで止まる構成であっても同様の効果を奏する。一方、図２１（ｂ）に破線で示すように、逆方向電圧印加時にコレクタ接合からｐベース領域４２へ向かって拡がる空乏層の伸びを、従来の逆阻止ＩＧＢＴよりも短くすることができる。
【００８０】
次に、ｎ型高濃度領域４５の実効的な総不純物量の算出方法について説明する。図２２は、図１９の切断線Ｃ−Ｃ’における不純物量の分布を示す特性図である。実施の形態２にしたがい、逆阻止ＩＧＢＴを作製（製造）した。定格電圧を６００Ｖとし、半導体基板の抵抗率および厚さをそれぞれ２８Ωｃｍおよび１００μｍとした。すなわち、ｎ-ドリフト領域１ａの抵抗率は２８Ωｃｍである。まず、この逆阻止ＩＧＢＴにおいて、図２２の第１〜４測定結果５１〜５４に示すように半導体基板中の各領域の不純物量を測定した。
【００８１】
第１測定結果５１は、ｎ-ドリフト領域１ａの不純物量分布である。第２測定結果５２は、ｐベース領域４２の不純物量分布である。第３測定結果５３は、ｐコレクタ領域１０ａの不純物量分布である。第４測定結果５４は、ｎ型高濃度領域４５の不純物量分布である。すなわち、図２２には、半導体基板中において各領域の導電型不純物が深さ方向にどのような不純物量で存在しているかが示されている。ｎ型高濃度領域４５の不純物量分布を示す第４測定結果５４は、所定の深さにピークを有し、基板おもて面および基板裏面の両主面側へ向かって少なくなる不純物量分布となっている。
【００８２】
この第４測定結果５４における深さごとの不純物量を積分して、ｎ型高濃度領域４５の総不純物量を算出した。このようにｎ型高濃度領域４５の総不純物量を算出することにより、ｎ型高濃度領域４５内の不純物量分布が均一でない場合であってもｎ型高濃度領域４５の総不純物量を算出することができる。そして、このｎ型高濃度領域４５の総不純物量から、ｎ-ドリフト領域１ａのｎ型高濃度領域４５の部分の不純物量を減算した値をｎ型高濃度領域４５の実効的な総不純物量としている。
【００８３】
すなわち、符号５０で示すハッチング部分が、ｎ型高濃度領域４５の実効的な総不純物量である。ｎ-ドリフト領域１ａのｎ型高濃度領域４５の部分の不純物量とは、ｎ-ドリフト領域１ａのｎ型高濃度領域４５が設けられている部分におけるｎ-ドリフト領域１ａの総不純物量である。ｎ-ドリフト領域１ａの総不純物量は、ｎ型高濃度領域４５の総不純物量の算出と同様に深さ方向に積分することにより算出している。
【００８４】
次に、ｎ型高濃度領域４５の実効的な総不純物量と逆方向耐圧との関係について検証した。図２３は、実施の形態２にかかる逆阻止ＩＧＢＴのｎ型高濃度領域の実効的な総不純物量と逆方向耐圧との関係を示す特性図である。ｎ型高濃度領域４５の実効的な総不純物量が異なる複数の逆阻止ＩＧＢＴ（以下、第２実施例とする）を作製した。各第２実施例において、ｎ型高濃度領域４５の実効的な総不純物量は１．０×１０11ｃｍ-2〜８．０×１０11ｃｍ-2の範囲とした（図２４においても同様）。ｎ型高濃度領域４５は、ｐコレクタ領域１０ａから１０μｍ離れた位置に配置した。また、比較として、ｎ型高濃度領域４５が設けられていない従来の逆阻止ＩＧＢＴ（上述した比較例）を用意した。
【００８５】
そして、第２実施例および上述した比較例について、コレクタ−エミッタ間電圧を６００Ｖ（コレクタ電位に対してエミッタ電位が負電位となるように）とし、ゲート−エミッタを短絡した状態で逆方向耐圧を測定した。その結果を図２３に示す。図２３では、ｎ型高濃度領域４５の実効的な総不純物量がゼロの場合を比較例として示している。図２３に示す結果より、ｎ型高濃度領域４５を設けることにより逆方向耐圧を低くすることができることが確認された。また、ｎ型高濃度領域４５の実効的な総不純物量が多いほど、逆方向耐圧を低くすることができることが確認された。したがって、ｎ型高濃度領域４５の実効的な総不純物量を適宜設定することで、逆方向耐圧を低くして所定の耐圧（定格電圧）に近づくように調整することができることが確認された。
【００８６】
次に、ｎ型高濃度領域４５の実効的な総不純物量と順方向漏れ電流との関係について検証した。図２４は、実施の形態２にかかる逆阻止ＩＧＢＴのｎ型高濃度領域の実効的な総不純物量と順方向漏れ電流との関係を示す特性図である。上述した第２実施例および比較例について、コレクタ−エミッタ間電圧を６００Ｖとし、ゲート−エミッタを短絡した状態で順方向漏れ電流を測定した。その結果を図２４に示す。図２４では、ｎ型高濃度領域４５の実効的な総不純物量がゼロの場合を比較例として示している。図２４に示す結果より、ｎ型高濃度領域４５を設けることにより順方向漏れ電流を小さくすることができることが確認された。また、ｎ型高濃度領域４５の実効的な総不純物量が多いほど、順方向漏れ電流を小さくすることができることが確認された。また、図２３、２４では、ｎ型高濃度領域４５の実効的な総不純物量を３．０×１０11ｃｍ-2程度としたときに、逆方向耐圧を６００Ｖを超える程度で、順漏れ電流を０．７（Ａ．Ｕ）程度とすることができた。このため、ｎ型高濃度４５の実効的な総不純物量をゼロ以上３．０×１０11ｃｍ-2以下とすることで、逆方向耐圧を定格電圧以上とし、かつ、耐圧を低下させ、さらに、順方向漏れ電流を低減することができる。
【００８７】
次に、実施の形態２にかかる逆阻止ＩＧＢＴの耐電荷性について検証した。図２５は、実施の形態２にかかる逆阻止ＩＧＢＴの耐電荷性を示す特性図である。図２５において、横軸は耐圧構造領域１００において基板おもて面を選択的に覆う層間絶縁膜４８に蓄積される電荷量であり、縦軸は逆方向電圧印加時の逆方向降伏電圧である。上述した第２実施例（ｎ型高濃度領域４５の実効的な総不純物量を１．０×１０11ｃｍ-2としたもの）および比較例について、デバイスシミュレーションを用いて層間絶縁膜４８中の電荷量を種々変更して逆方向降伏電圧を算出した。その結果を図２５に示す。第２実施例の耐圧構造領域１００の長さを比較例の耐圧構造領域の長さとほぼ等しくした。
【００８８】
図２５に示す結果より、比較例では、電荷量がゼロの付近で十分な耐圧を得られるが、耐圧構造領域の層間絶縁膜中に所定量を超えた正電荷または負電荷が蓄積された場合に急激に耐圧が低下することが確認された。それに対して、第２実施例においては、耐圧構造領域１００の層間絶縁膜４８中に正電荷または負電荷が蓄積された場合でも、電荷量がゼロの場合とほぼ同程度の耐圧を維持することができることが確認された。したがって、第２実施例は、耐圧構造領域の長さがほぼ等しい場合、比較例よりも設計の自由度が高いことがわかる。耐圧構造領域の長期信頼性を確保するためには、一定値以上の耐電荷性を有していればよい。このため、第２実施例は、耐圧構造領域１００を簡略化した構成として、耐圧構造領域１００の長さを比較例よりも短くすることができる。
【００８９】
以上、説明したように、実施の形態２によれば、ｎシェル領域に代えて、ｎ-ドリフト領域の内部のｐコレクタ領域近傍にｎ型高濃度領域を設けた場合においても、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ-ドリフト領域の内部のｐコレクタ領域近傍にｎ型高濃度領域を設けることにより、定格電圧に近づくように逆方向耐圧を低く調整することができるため、耐圧構造領域の長さを短くすることができる。また、実施の形態２によれば、ｎ型高濃度領域を設けることにより、耐圧構造領域の長さを短くしつつ、耐電荷性を向上させることができる。
【００９０】
また、実施の形態２によれば、ｎ型高濃度領域を設けることにより、順方向漏れ電流を低くすることができる。また、実施の形態２によれば、ｎ-ドリフト領域の内部のｐコレクタ領域近傍にｎ型高濃度領域を設けることにより、ノンパンチスルー型の逆阻止ＩＧＢＴを構成することができるため、ターンオフ時の電圧波形および電流波形の振動が振動しない。また、実施の形態２によれば、基板裏面側にトレンチを設ける必要がないため、製造工程を簡略化することができ、低コストで逆阻止ＩＧＢＴを作製することができる。
【００９１】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、たとえば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態２では、プレーナゲートＭＯＳ構造に代えてトレンチゲートＭＯＳ構造を設けてもよい。また、各実施の形態においてｎ型とｐ型とをすべて逆転した構成としてもよい。
【産業上の利用可能性】
【００９２】
以上のように、本発明にかかる半導体装置は、マトリクスコンバータなどの電力変換回路のスイッチングデバイスとして使用されるパワー半導体装置に有用である。
【符号の説明】
【００９３】
１、１ａ  ｎ-ドリフト領域
２、２ａ  ｐベース領域
２ｂ  基板裏面側のｐベース領域
３、３ａ  ｎ+エミッタ領域
４、４ａ  ｐ+ボディ領域
５  第１トレンチ
５ａ  第２トレンチ
６、６ａ  ゲート絶縁膜
７、７ａ  ゲート電極
８、８ａ  絶縁膜、層間絶縁膜
８ｂ  フィールド絶縁膜
９、９ａ  エミッタ電極
１０、１０ａ  ｐコレクタ領域
１１、１１ａ  コレクタ電極
１２  ｎＬＣＳ領域
１３  ｎシェル領域（第１シェル領域）
１３ａ  ｎシェル領域（第２シェル領域）
１４  フィールドプレート
１５  裏面側電極
２０  ｐベース接合
２１  コレクタ接合
２１ａ  分離領域接合
３１ａ  分離領域
１００  耐圧構造領域
１０１  フィールドリミッティングリング
２００  活性領域
【図１】
2013136898.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【手続補正書】
【提出日】平成26年8月11日(2014.8.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、逆阻止型半導体装置、双方向半導体装置を含む半導体装置に関し、特にトレンチゲート型の半導体装置に関する。
【背景技術】
【０００２】
近年、半導体素子を用い、ＡＣ（交流）／ＡＣ変換や、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などを行うための電力変換回路では、電解コンデンサや直流リアクトルなどで構成される直流平滑回路を用いずに構成可能な直接変換回路として、マトリクスコンバータが知られている。このマトリクスコンバータは交流電圧下で使用されるため、マトリクスコンバータを構成する複数のスイッチングデバイスには、順方向および逆方向に電流制御可能な双方向性を有する双方向スイッチングデバイスを必要とする。従来、この双方向スイッチングデバイスとして、通常の絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴ）にシリーズ接続された逆耐圧用のダイオードからなるデバイスを二組逆並列接続にして双方向に電流制御可能な双方向スイッチングデバイスとしたものが用いられている。
【０００３】
最近、回路の小型化、軽量化、高効率化、高速応答化および低コスト化等の観点から、前述の双方向スイッチングデバイスを、逆阻止ＩＧＢＴ（ＲＢ−ＩＧＢＴ）で構成したものが着目されている。その理由は、この逆阻止ＩＧＢＴを２つ、逆並列接続した構成にすることで、前記逆耐圧用のダイオードを用いずに双方向スイッチングデバイスを構成することができるからである。この２つの逆阻止ＩＧＢＴを逆並列接続してなる双方向スイッチングデバイスをワンチップで構成したものが双方向ＩＧＢＴである。次に、従来の逆阻止ＩＧＢＴの構成について説明する。
【０００４】
図１５は、従来の逆阻止ＩＧＢＴの構成を模式的に示す断面図である。この逆阻止ＩＧＢＴは、通常中央に活性領域１１０があり、この活性領域１１０を取り巻く外周側に、耐圧構造領域１２０を介して分離部１３０が設けられている。分離部１３０は、ｐ型の分離領域３１を有する。活性領域１１０は、ｎ-ドリフト領域１、ｐベース領域２、ｎ+エミッタ領域３、エミッタ電極９、ｐコレクタ領域１０およびコレクタ電極１１などを備える縦型のＩＧＢＴの主電流の経路となる領域である。前記分離領域３１は、半導体基板のおもて面から裏面側のｐコレクタ領域１０に接する深さに形成されるｐ型領域である。活性領域１１０の構成について、図１６を参照して詳細に説明する。
【０００５】
図１６は、図１５に示す従来の逆阻止ＩＧＢＴの活性領域の構成を詳細に示す断面図である。ｎ-ドリフト領域１は、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によって作製されたシリコン基板（以下、ＦＺシリコン基板とする）からなる。ＦＺシリコン基板を用いたＩＧＢＴでは、従来のエピタキシャルシリコン基板を用いたＩＧＢＴと異なり、高濃度半導体基板を用いない。このため、シリコン基板の厚さを、例えばＩＧＢＴの定格電圧を６００Ｖとした場合に１００μｍ程度、ＩＧＢＴの定格電圧を１２００Ｖとした場合に１８０μｍ程度まで薄くすることができる。
【０００６】
ｎ-ドリフト領域１となるＦＺシリコン基板のおもて面の表面層には、ｐベース領域２が選択的に設けられている。ｐベース領域２の基板おもて面側の表面層には、ｎ+エミッタ領域３およびｐ+ボディ領域４が選択的に設けられている。ｎ+エミッタ領域３とｎ-ドリフト領域１とに挟まれた部分におけるｐベース領域２の表面上には、ゲート絶縁膜６を介してポリシリコンからなるゲート電極７が設けられている。ｎ+エミッタ領域３およびｐ+ボディ領域４の表面にはエミッタ電極９が共通にオーミック接触する。ゲート電極７とエミッタ電極９との間には層間絶縁膜８が設けられ、ゲート電極７とエミッタ電極９とを電気的に絶縁している。
【０００７】
ｎ-ドリフト領域１となるＦＺシリコン基板の裏面側には、ｐコレクタ領域１０およびｐコレクタ領域１０にオーミック接触するコレクタ電極１１が設けられている。ＦＺシリコン基板の裏面側の構成をこのような構成にする際に、ｐコレクタ領域１０の厚さを薄くし、かつｐコレクタ領域１０を所要の低不純物濃度に制御することで、ｐコレクタ領域１０からの少数キャリアの注入効率を下げ、輸送効率を上げることができる。その結果、前述の構成の逆阻止ＩＧＢＴは、オン電圧特性とターンオフ損失とのトレードオフ関係が改善され、オン電圧の低減およびターンオフ損失をともに低減することができる。
【０００８】
このような逆阻止ＩＧＢＴとして、半導体基板のおもて面側にｐベース領域を形成し、このｐベース領域の内部にｎ+エミッタ領域を形成し、この半導体基板の外周部と裏面側に、ｐベース領域を取り囲むように、基板側面のｐ+分離領域と裏面側のｐ+コレクタ領域とが形成され、裏面のｐ+コレクタ領域の厚さを１μｍ程度とした逆阻止ＩＧＢＴが提案されている（例えば、下記特許文献１参照。）。
【０００９】
また、別の逆阻止ＩＧＢＴとして、半導体基板が該半導体基板を一層とする層の両側に形成される順逆耐圧用ｐｎ接合を少なくとも備え、これらの両ｐｎ接合の耐圧接合終端構造が分離拡散領域により前記半導体基板の第一主面側に備える高耐圧半導体装置において、半導体基板を一層とする層が第一主面から内部に向かって実質的に一定の不純物濃度分布または不純物濃度が内部に向かって減少する領域を設けることで、逆耐圧を低下させることなく、逆方向漏れ電流を低減することのできる逆阻止ＩＧＢＴが提案されている（例えば、下記特許文献２参照。）。
【００１０】
また、電気的特性を向上させた逆阻止ＩＧＢＴとして、次の装置が公知である。図１７は、従来の逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布を示す説明図である。図１７（ａ）には、従来の逆阻止ＩＧＢＴの要部の断面構造を示す。図１７（ｂ）には、図１７（ａ）に示す逆阻止ＩＧＢＴの厚さをｙ軸に示し、順方向電圧印加時および逆方向電圧印加時のそれぞれの電界強度分布をｘ軸に示す。ｙ軸の距離とは、基板裏面（ｐコレクタ領域１０とコレクタ電極１１との界面）を０（ゼロ）としたエミッタ方向への距離である。図１７（ａ）に示す逆阻止ＩＧＢＴでは、ｎ-ドリフト領域１とｐベース領域２との界面およびｎ-ドリフト領域１とｐコレクタ領域１０との界面にそれぞれ同導電型で高不純物濃度の緩衝層２０１、２０２を形成することにより、順方向耐圧値および逆方向耐圧値の揃ったＩＧＢＴとすることができる（例えば、下記特許文献３参照。）。
【００１１】
また、電気的特性を向上させたＩＧＢＴとして、ｐベース領域とｎ-ドリフト領域との境界の少なくとも一部にｎ-ドリフト領域と同導電型で高不純物濃度領域を設けることにより、チャネル長を短縮し、オン状態の電圧降下を低減させた装置が提案されている（例えば、下記特許文献４参照。）。
【００１２】
また、電気的特性を向上させた別のＩＧＢＴとして、次の装置が提案されている。ｎドリフト領域のｐコレクタ領域に近い部分に短寿命領域を形成する。短寿命領域は、ｎ型でｎベース層よりも高濃度にドープされている。この構成により、ＮＰＴ（ノンパンチスルー）型ＩＧＢＴの漏れ電流を低減することができる（例えば、下記特許文献５参照。）。
【００１３】
また、電気的特性を向上させた別のＩＧＢＴとして、第２導電型コレクタ領域と離して第１導電型半導体基板の不純物濃度より高い不純物濃度で、第１導電型半導体基板内に形成された第１導電型フィールドストップ領域とを有する装置が提案されている（例えば、下記特許文献６参照。）。下記特許文献６では、コレクタ領域に部分的な欠損があった場合でも、オン状態における電圧降下特性の上昇や耐圧特性の低下が抑制される。
【００１４】
また、電気的特性を向上させた双方向ＩＧＢＴとして、次の装置が提案されている。半導体基板の両主面に形成したトレンチ内に、それぞれゲート酸化膜を介してゲート電極が埋設され、半導体基板の両主面にトレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（以下、トレンチゲートＭＯＳ構造とする）が構成されている。半導体基板の両主面のドリフト領域とベース層との界面に、ドリフト領域と同導電型で、かつドリフト領域よりも高濃度の緩衝層が設けられている。さらに、オフ電圧印加時にドリフト領域に拡がる空乏層が十分に伸びて高濃度の緩衝層に到達するパンチスルー型の構造とする。このような構造によって、双方向の耐圧を同程度に向上させ、ターンオフ時の振動波形をなくすことができるとともに、双方向にゲート制御することができる（例えば、下記特許文献７参照。）。
【００１５】
また、電気的特性を向上させた逆阻止ＩＧＢＴとして、コレクタ電極側に第２トレンチ溝を形成し、この第２トレンチ溝の表面に酸化膜を被覆し、ポリシリコンを充填し、第２トレンチ溝に挟まれた箇所に第２ｎバッファ領域を形成し、逆バイアス時の空乏層の伸びが第２ｎバッファ領域を飛び越してｎ-ドリフト領域へ拡がるようにすることで、順耐圧と同等の逆耐圧をＰＴ型構造で得た装置が提案されている（例えば、下記特許文献８参照。）。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００２−３１９６７６号公報
【特許文献２】特開２００６−０８０２６９号公報
【特許文献３】特表２００２−５３２８８５号公報
【特許文献４】特開平０９−３２６４８６号公報
【特許文献５】特開平０９−２６０６６２号公報
【特許文献６】特開２００２−２４６５９７号公報
【特許文献７】特開２００１−３２００４９号公報
【特許文献８】特開２００３−３１８３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、前述の特許文献１に示す逆阻止ＩＧＢＴでは、逆方向耐圧が、順方向耐圧に比べて低くなり易いという問題が生じる。以下、その理由について説明する。プレーナ形逆阻止ＩＧＢＴは、逆阻止能力を確保するために、半導体基板のおもて面から裏面側のｐ+コレクタ領域に達するｐ+分離領域を必要とする。このｐ+分離領域を形成するために必要な高温で長時間のドライブ拡散（熱処理）は、ｎ型のシリコン基板の面荒れを防ぐために酸素雰囲気中で行われる。この熱処理の拡散時間については、例えば、６００Ｖ用耐圧デバイスでは１３００℃の温度で１００時間程度、１２００Ｖ用の耐圧デバイスでは１３００℃の温度で２００時間程度を必要とする。
【００１８】
このような高温長時間の熱処理が酸素雰囲気でシリコン基板に加えられることによりドーピングされた酸素原子がドナー化し、特にシリコン基板の不純物濃度が低い場合に酸素原子のドナー化による影響を受けてシリコン基板の酸素濃度が高くなる。シリコン基板の表面付近の酸素濃度は外方拡散により低下するため、シリコン基板の不純物濃度分布は、基板両主面から深さ方向に数μｍ〜数十μｍの幅（深さ）で低く、基板中央部で高くなる。また、この逆阻止ＩＧＢＴの製造工程には、おもて面側に所要のＭＯＳゲート構造およびアルミ電極膜の形成工程と、低オン電圧にしつつ耐圧に必要なｎドリフト領域の厚さにするための裏面研削工程と、ｐ+コレクタ領域およびコレクタ電極の形成工程とが含まれる。裏面研削工程におけるシリコン基板の裏面研削量は、当初のシリコン基板の厚さの半分以上と極めて大きい。このため、上述したように酸素原子のドナー化の影響を受けたシリコン基板は、裏面研削工程後には、裏面研削されるコレクタ側で不純物濃度が高く、エミッタ側では、外方拡散の影響で基板おもて面から深さ方向に数μｍ〜数十μｍの幅（深さ）で傾斜して低下する不純物濃度分布となる。
【００１９】
この結果、ｎドリフト領域のコレクタ側の不純物濃度がエミッタ側の不純物濃度よりも高くなるため、逆阻止ＩＧＢＴのエミッタ側にあるｐベース接合（ｐベース領域とｎドリフト領域との間のｐｎ接合）から伸びる空乏層よりも、コレクタ接合（ｐ+コレクタ領域とｎドリフト領域との間のｐｎ接合）から伸びる空乏層の方が伸び難くなる。これにより、低い電圧印加で電界が高くなり易くなるため、逆方向耐圧が順方向耐圧よりも小さくなる。このような酸素ドナーによる耐圧への影響は、シリコン基板の抵抗率が大きい場合、例えば耐圧が６００Ｖ以上の場合に問題になり易い。一方、元来ｐｎ接合周縁の曲率半径についてはコレクタ接合（逆耐圧接合）の方がｐベース接合（順耐圧接合）よりも大きく高耐圧が得られ易いこともあって、耐圧６００Ｖ未満のデバイスでは、前述の酸素ドナーによる逆方向耐圧への影響を考慮しても、逆方向耐圧が順方向耐圧より大きくなり易い。
【００２０】
また、前述の特許文献３や特許文献４に示す技術では、次の問題が生じる。例えば、図１７（ｂ）の破線に示すように、逆方向電圧印加（逆方向バイアス）時、コレクタ接合２１から伸びる空乏層がエミッタ側の緩衝層（以下、シェル領域とする）２０１に達すると伸び難くなるため、電界が急激に高くなり、コレクタ接合２１近傍で、電界ピーク（臨界電界強度）２１２を示す。一方、図１７（ｂ）の実線に示すように、順方向電圧印加（順方向バイアス）時、ｐベース接合２０から伸びる空乏層はｐコレクタ領域１０に達すると同様に電界が急激に高くなり、ｐベース接合２０の界面近傍で、電界ピーク２１１を示す。このため、順方向耐圧および逆方向耐圧がともに低下し易くなる。すなわち、シェル領域２０１およびバッファ領域（コレクタ側の緩衝層）２０２を設けたことにより、これらの領域がない場合に得られる順方向耐圧および逆方向耐圧を実現することができない虞が生じる。このような耐圧低下問題は、ｎ-ドリフト領域１の不純物濃度を低くして設計耐圧を高くすることで回避することができることが知られている。
【００２１】
しかしながら、ｎ-ドリフト領域１の不純物濃度を低くすることで、空乏層は伸び易くなるが、半導体装置の動作中に空乏層がバッファ領域２０２に達するパンチスルー現象が発生し易くなる。この結果、ターンオフ時の電圧波形および電流波形（以下、ターンオフ波形とする）が振動するという新たな問題が生じる。また、逆阻止ＩＧＢＴは、オン状態から逆阻止状態に切り換わる逆回復時に、過渡的に大きな電流が流れる特性（逆回復特性）を有する。このため、逆回復時の電圧波形および電流波形（以下、逆回復波形とする）が振動し易くなるという問題も生じる。さらに、ターンオフ波形および逆回復波形が振動した場合、ノイズが発生することや、電圧波形の振動が非常に大きくなったときに半導体装置が破壊されたりする恐れが生じる。
【００２２】
本発明は、前述した従来技術による問題点を解消するため、逆方向耐圧の向上、順方向耐圧の向上、ターンオフ時の電圧波形および電流波形の振動の抑制、逆回復時の電圧波形および電流波形の振動を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上述した課題を解決し、本発明の目的を達成するため、この本発明にかかる半導体装置は、次の特徴を有する。ドリフト領域となる第１導電型の半導体基板の一方の主面の表面層に、第２導電型のベース領域が選択的に設けられている。前記ベース領域の内部に第１導電型のエミッタ領域が選択的に設けられている。前記半導体基板の一方の主面から前記エミッタ領域および前記ベース領域を貫通して前記ドリフト領域に達するトレンチが設けられている。前記トレンチの内壁に沿って絶縁膜が設けられている。前記トレンチ内部に前記絶縁膜を介してゲート電極が埋め込まれている。前記エミッタ領域および前記ベース領域に接するエミッタ電極が設けられている。前記ドリフト領域の内部に、前記ベース領域のドリフト領域側に接する第１導電型のシェル領域が設けられている。前記半導体基板の他方の主面の表面層に、第２導電型のコレクタ領域が設けられている。そして、前記シェル領域は、前記ドリフト領域よりも高い不純物濃度を有する。前記シェル領域中の第１導電型の不純物の実効ドーズ量が５．０×１０12ｃｍ-2以下である。前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時に前記コレクタ領域から拡がる空乏層が前記シェル領域もしくは前記トレンチの底部のうち前記コレクタ領域に近い方に到達しない抵抗率を有する。
【００２４】
また、本発明にかかる半導体装置は、上述した発明において、前記シェル領域中の第１導電型の不純物の実効ドーズ量が４．０×１０12ｃｍ-2以下であることが好ましい。
【００２５】
また、本発明にかかる半導体装置は、上述した発明において、前記ドリフト領域と前記コレクタ領域との間に、漏れ電流を低減させるための、前記ドリフト領域よりも高い不純物濃度を有する第１導電型領域が設けられていることが好ましい。
【００２６】
また、本発明にかかる半導体装置は、上述した発明において、前記ドリフト領域の外周端部に、前記半導体基板の一方の主面から前記コレクタ領域に達する第２導電型の分離領域をさらに備えることがより好ましい。
【００２７】
また、本発明にかかる半導体装置は、上述した発明において、前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時、前記コレクタ領域から前記ベース領域に向かって拡がる空乏層が前記ベース領域もしくは前記トレンチの底部のうち前記コレクタ領域に近い方に到達しない抵抗率を有することが好適である。
【００２８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。ドリフト領域となる第１導電型の半導体基板の一方の主面の表面層に、第２導電型の第１ベース領域が選択的に設けられている。前記第１ベース領域の内部に第１導電型の第１エミッタ領域が選択的に設けられている。前記半導体基板の一方の主面から前記第１エミッタ領域および前記第１ベース領域を貫通して前記ドリフト領域に到達する第１トレンチが設けられている。前記第１トレンチの内壁に沿って第１絶縁膜が設けられている。前記第１トレンチの内部に前記第１絶縁膜を介して第１ゲート電極が埋め込まれている。前記第１エミッタ領域および前記第１ベース領域に接するエミッタ電極が設けられている。前記ドリフト領域の内部に、前記第１ベース領域の前記ドリフト領域側に接する第１導電型の第１シェル領域が設けられている。前記半導体基板の他方の主面の表面層に第２導電型の第２ベース領域が選択的に設けられている。前記第２ベース領域の内部に第１導電型の第２エミッタ領域が選択的に設けられている。前記半導体基板の他方の主面から前記第２エミッタ領域および前記第２ベース領域を貫通して前記ドリフト領域に到達する第２トレンチが設けられている。前記第２トレンチの内壁に沿って第２絶縁膜が設けられている。前記第２トレンチの内部に前記第２絶縁膜を介して第２ゲート電極が埋め込まれている。前記第２エミッタ領域および前記第２ベース領域に接する裏面電極が設けられている。前記ドリフト領域の内部に、前記第２ベース領域の前記ドリフト領域側に接する第１導電型の第２シェル領域が設けられている。そして、前記第１シェル領域および前記第２シェル領域は、前記ドリフト領域よりも高い不純物濃度を有する。前記第１シェル領域および前記第２シェル領域中の第１導電型の不純物の実効ドーズ量は５．０×１０12ｃｍ-2以下である。前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時に前記第２ベース領域から拡がる空乏層が前記第１シェル領域または前記第１トレンチの底部のうち前記第２シェル領域に近い方に到達しない抵抗率を有する。
【００２９】
また、本発明にかかる半導体装置は、上述した発明において、前記第２シェル領域中の第１導電型の不純物の実効ドーズ量が４．０×１０12ｃｍ-2以下であることが望ましい。
【００３０】
また、本発明にかかる半導体装置は、上述した発明において、前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時、前記第２ベース領域から前記第１ベース領域に向かって拡がる空乏層が前記第１ベース領域または前記第１トレンチの底部のうち前記第２シェル領域に近い方に到達しない抵抗率を有することが好ましい。
【００３１】
上述した発明によれば、ドリフト領域の内部にベース領域に接するようにシェル領域を設けることによって、従来よりも半導体基板内の電界を緩和することができるため、順方向耐圧および逆方向耐圧を向上させることができる。また、上述した発明によれば、シェル領域中の第１導電型の不純物の実効ドーズ量を５．０×１０12ｃｍ-2以下とすることで、逆回復波形の逆回復電流がマイナス値からゼロに収束するまでの期間を従来よりも早くすることができる。すなわち、従来よりも阻止電圧の回復を早めることができる。
【００３２】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１半導体領域となる第１導電型の半導体基板の一方の主面の表面層に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域の内部に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域が選択的に設けられている。前記第２半導体領域の、前記第３半導体領域と前記第１半導体領域とに挟まれた部分の表面上に絶縁膜を介して第１電極が設けられている。前記第３半導体領域および前記第２半導体領域に接する第２電極が設けられている。前記半導体基板の他方の主面の表面層に、第２導電型の第４半導体領域が設けられている。前記第４半導体領域に接する第３電極が設けられている。前記第１半導体領域の内部の前記第４半導体領域側に、前記第４半導体領域の前記第１半導体領域側の少なくとも一部と対向する第１導電型の第５半導体領域が設けられている。前記第５半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記半導体基板の外周部に第２導電型の第６半導体領域が設けられている。前記第６半導体領域は、前記半導体基板の一方の主面から前記第１半導体領域を貫通して前記第４半導体領域に達する。そして、前記第５半導体領域中の第１導電型の不純物の総ドーズ量は２．０×１０12ｃｍ-2以下である。
【００３３】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１半導体領域となる第１導電型の半導体基板の一方の主面の表面層に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域の内部に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域が選択的に設けられている。前記半導体基板の一方の主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチが設けられている。前記トレンチの内壁に沿って絶縁膜が設けられている。前記トレンチ内部に前記絶縁膜を介して第１電極が埋め込まれている。前記第３半導体領域および前記第２半導体領域に接する第２電極が設けられている。前記半導体基板の他方の主面の表面層に、第２導電型の第４半導体領域が設けられている。前記第４半導体領域に接する第３電極が設けられている。前記第１半導体領域の内部の前記第４半導体領域側に、前記第４半導体領域の前記第１半導体領域側の少なくとも一部と対向する第１導電型の第５半導体領域が設けられている。前記第５半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記半導体基板の外周部に第２導電型の第６半導体領域が設けられている。前記第６半導体領域は、前記半導体基板の一方の主面から前記第１半導体領域を貫通して前記第４半導体領域に達する。そして、前記第５半導体領域中の第１導電型の不純物の総ドーズ量は２．０×１０12ｃｍ-2以下である。
【００３４】
また、本発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記第４半導体領域の前記第１半導体領域側全面と対向することが好ましい。
【００３５】
また、本発明にかかる半導体装置は、上述した発明において、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第１電極、前記第２電極および前記第３電極を有する活性領域が設けられている。前記半導体基板の一方の主面の表面層に前記活性領域を囲むように耐圧構造領域が設けられている。前記耐圧構造領域は、複数の第２導電型の第７半導体領域を有していてもよい。
【００３６】
また、本発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記第２電極を正極とする逆方向の定格電圧印加時に前記第２半導体領域から前記第５半導体領域に向かって拡がる空乏層が前記第５半導体領域に到達しない抵抗率を有することが好ましい。
【００３７】
上述した発明によれば、第５半導体領域を設けることにより、逆方向電圧印加時に半導体基板内の電界強度を均一にすることができるため、逆方向耐圧を向上させることができる。また、上述した発明によれば、第１半導体領域内部の第４半導体領域側に第５半導体領域を設けることにより、順方向電圧印加時に、第５半導体領域と第４半導体領域との間に中性領域が残るため、ターンオフ時の電圧波形および電流波形の振動を抑制することができる。
【発明の効果】
【００３８】
本発明にかかる半導体装置によれば、逆方向耐圧の向上、順方向耐圧の向上、ターンオフ時の電圧波形および電流波形の振動の抑制、逆回復時の電圧波形および電流波形の振動を抑制することができる半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の実施の形態１にかかる逆阻止ＩＧＢＴの構成を示す断面図である。
【図２】図２は、図１の逆阻止ＩＧＢＴの活性領域の構成を示す断面図である。
【図３】図３は、図１の逆阻止ＩＧＢＴの耐圧構造領域の構成を示す断面図である。
【図４】図４は、本発明の実施の形態１にかかる逆阻止ＩＧＢＴの活性領域における電界強度分布を示す特性図である。
【図５】図５は、図２の切断線Ａ−Ａ’における実効ドーズ量の分布を示す特性図である。
【図６】図６は、図２の切断線Ｂ−Ｂ’における実効ドーズ量の分布を示す特性図である。
【図７】図７は、実施の形態１にかかる逆阻止ＩＧＢＴのｎシェル領域の実効ドーズ量と逆方向漏れ電流との関係について示す特性図である。
【図８】図８は、実施の形態１にかかる逆阻止ＩＧＢＴのｎシェル領域の実効ドーズ量とターンオフ損失およびターンオン損失の和との関係について示す特性図である。
【図９】図９は、実施の形態１にかかる逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。
【図１０】図１０は、従来の逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。
【図１１】図１１は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。
【図１２】図１２は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。
【図１３】図１３は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。
【図１４】図１４は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。
【図１５】図１５は、従来の逆阻止ＩＧＢＴの構成を模式的に示す断面図である。
【図１６】図１６は、図１５に示す従来の逆阻止ＩＧＢＴの活性領域の構成を詳細に示す断面図である。
【図１７】図１７は、従来の逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布を示す説明図である。
【図１８】図１８は、本発明の実施の形態２にかかる逆阻止ＩＧＢＴの構成を示す断面図である。
【図１９】図１９は、図１８の逆阻止ＩＧＢＴの活性領域の構成を示す断面図である。
【図２０】図２０は、図１８の逆阻止ＩＧＢＴの耐圧構造領域の構成を示す断面図である。
【図２１】図２１は、実施の形態２にかかる逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布を示す説明図である。
【図２２】図２２は、図１９の切断線Ｃ−Ｃ’における不純物量の分布を示す特性図である。
【図２３】図２３は、実施の形態２にかかる逆阻止ＩＧＢＴのｎ型高濃度領域の実効的な総不純物量と逆方向耐圧との関係を示す特性図である。
【図２４】図２４は、実施の形態２にかかる逆阻止ＩＧＢＴのｎ型高濃度領域の実効的な総不純物量と順方向漏れ電流との関係を示す特性図である。
【図２５】図２５は、実施の形態２にかかる逆阻止ＩＧＢＴの耐電荷性を示す特性図である。
【発明を実施するための形態】
【００４０】
以下、本発明にかかる半導体装置の好適な実施の形態について、添付図面を参照して詳細に説明する。以下の説明では、逆阻止型半導体装置として逆阻止ＩＧＢＴの場合を例に説明し、また、第１導電型をｎ型、第２導電型をｐ型として説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、以下の実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
【００４１】
（実施の形態１）
実施の形態１にかかる半導体装置について、逆阻止ＩＧＢＴを例に説明する。図１は、本発明の実施の形態１にかかる逆阻止ＩＧＢＴの構成を示す断面図である。図１に示すように、この逆阻止ＩＧＢＴは、ｎ-ドリフト領域１ａとなるＦＺシリコン基板（半導体基板）上に、活性領域２００と、活性領域２００の外側に設けられる耐圧構造領域１００と、耐圧構造領域１００の外側に設けられる分離部１３０とを備えている。半導体基板の厚さは、例えば６００Ｖ耐圧クラスの逆阻止ＩＧＢＴの特性に悪影響を及ぼさないためには、例えば９０μｍ以上であればよく、ｎ-ドリフト領域１ａは８０μｍ以上であればよい。活性領域２００には、ｎ-ドリフト領域１ａの基板おもて面側に設けられたトレンチゲートＭＯＳ構造およびｎ-ドリフト領域１ａの基板裏面側に設けられたｐコレクタ領域１０ａおよびコレクタ電極１１ａを有する縦型の逆阻止ＩＧＢＴが構成されている。トレンチゲートＭＯＳ構造の詳細な説明については後述する。
【００４２】
耐圧構造領域１００の基板おもて面側に設けられた耐圧構造は、活性領域２００と分離部１３０との間で、活性領域２００を囲む所定のパターンを有する。耐圧構造領域１００は、ＩＧＢＴを構成するｐｎ主接合終端面の電界強度を緩和し所望の耐圧と耐圧信頼性とを実現する機能を有する。ｐｎ主接合とは、ｐベース領域２ａとｎ-ドリフト領域１ａとの間のｐｎ接合（ｐベース接合）である。耐圧構造領域１００の耐圧構造については後述する。分離部１３０は、ウエハを個々のチップにダイシングする際に半導体基板の側面となる切断面を有し、この切断面に沿って形成される。このため、分離部１３０は、この切断面に生じる結晶欠陥が少なくとも耐圧構造領域１００に悪影響を及ぼすことのない幅を必要とする。分離部１３０は、ｎ-ドリフト領域１ａの外周側端部にあって、ｎ-ドリフト領域１ａの基板おもて面から基板裏面側のｐコレクタ領域１０ａに達する深さの分離領域３１ａを有する。逆方向電圧の印加時、空乏層は、半導体基板の裏面側のコレクタ接合（ｐコレクタ領域１０ａとｎ-ドリフト領域１ａとの間のｐｎ接合）２１と、分離領域３１ａとｎ-ドリフト領域１ａとの間のｐｎ接合（以下、分離領域接合とする）２１ａとから、ｐベース領域２ａに向かって伸びる。これにより、逆方向電圧の印加時に、半導体基板の側面に空乏層が達することを防止して漏れ電流の発生を防止し、逆方向耐圧を得ることができる。
【００４３】
次に、活性領域２００の構成について詳細に説明する。図２は、図１の逆阻止ＩＧＢＴの活性領域２００の構成を示す断面図である。活性領域２００には、ｎ-ドリフト領域１ａとなる半導体基板のおもて面に、複数の第１トレンチ５が所定の間隔で設けられている。半導体基板のおもて面の表面層には、ｐベース領域２ａが第１トレンチ５に挟まれるように設けられている。ｐベース領域２ａは、ｎ-ドリフト領域１ａよりも高い不純物濃度を有する。隣り合う第１トレンチ５に挟まれた部分においてｐベース領域２ａの基板おもて面側の表面層には、ｎ+エミッタ領域３ａおよびｐ+ボディ領域４ａが選択的に設けられる。ｐ+ボディ領域４ａは、ｐベース領域２ａよりも高い不純物濃度を有する。ｐベース領域２ａの、隣り合う第１トレンチ５に挟まれた部分には、ｎ+エミッタ領域３ａおよびｐ+ボディ領域４ａが設けられた構成の部分と、この構成からｎ+エミッタ領域３ａがない構成の部分とが交互に並んで設けられている。
【００４４】
ｎシェル領域１３は、ｎ-ドリフト領域１ａとｐベース領域２ａとの間であって第１トレンチ５に挟まれる部分に設けられている。また、ｎシェル領域１３は、少なくともｐベース領域２ａの下（ｎ-ドリフト領域１ａ側）の領域をすべて占めるように設けられるのがよい。その理由は、ｐコレクタ領域１０ａからｐベース領域２ａへの少数キャリアの注入を抑制することができ、かつ輸送効率を低減するからである。望ましくは、ｎシェル領域１３は、活性領域２００内のｐベース領域２ａの下の領域全体を囲むように設けられているのがよい。すなわち、ｐベース領域２ａとｎ-ドリフト領域１ａとが接する領域を完全になくすことで、確実に、ｐコレクタ領域１０ａからｐベース領域２ａへの少数キャリアの注入を抑制し、かつ輸送効率を低減することができる。また、ｎシェル領域１３は、図２では、第１トレンチ５に完全に挟まれているが、一部が第１トレンチ５に挟まれて、一部は第１トレンチ５の下層に及ぶ深さ（第１トレンチ５の底部を覆う深さ）を有するｎシェル領域１３を設けてもよい。エミッタ電極９ａは、ｎ+エミッタ領域３ａおよびｐ+ボディ領域４ａの表面に共通に接する。また、エミッタ電極９ａは、層間絶縁膜８ａによってゲート電極７ａとは電気的に絶縁されている。
【００４５】
前述の第１トレンチ５の構造について、さらに説明する。第１トレンチ５は、ｎ+エミッタ領域３ａおよびｐベース領域２ａを貫通する深さを必ず必要とするが、前述のｎシェル領域１３に対しては、このｎシェル領域１３の中間の深さでも、貫通する深さであってもよい。第１トレンチ５内に形成されるＭＯＳゲート構造（トレンチゲートＭＯＳ構造）は、従来と同様に、第１トレンチ５の内壁に沿ってゲート絶縁膜６ａが設けられ、第１トレンチ５の内部にゲート絶縁膜６ａを介してポリシリコンからなるゲート電極７ａが埋設される構造であってもよい。
【００４６】
また、ｎシェル領域１３は、ｎ-ドリフト領域１ａよりも高い不純物濃度を有する。そして、ｎ-ドリフト領域１ａは、ｐコレクタ領域１０ａからｎシェル領域１３に向かって拡がる空乏層がｎシェル領域１３に到達しないという条件を満たすような抵抗率を有することが好ましい。少なくとも、ｎ-ドリフト領域１ａは、定格電圧と等しい逆方向電圧が印加された時に、ｐコレクタ領域１０ａからｎシェル領域１３に向かって拡がる空乏層がｎシェル領域１３に到達しない抵抗率を有する必要がある。定格電圧６００Ｖの逆阻止ＩＧＢＴの耐圧を、できるだけ低いオン電圧で達成するには、ｎ-ドリフト領域１ａの抵抗率は、例えば２２Ωｃｍ以上３５Ωｃｍ以下であり、ｎ-ドリフト領域１ａの幅（厚さ）は例えば８０μｍ以上１００μｍ以下であるのがよい。これにより、逆方向電圧の回復時、空乏層がｎシェル領域１３に達しないようにすることができる。
【００４７】
一方、半導体基板の裏面側において、ｎ-ドリフト領域１ａとｐコレクタ領域１０ａとの間にはｐコレクタ領域１０ａに接するｎＬＣＳ（Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ  Ｓｔｏｐ）領域１２が設けられている。ｎＬＣＳ領域１２を設ける理由は、ｐコレクタ領域１０ａからｎＬＣＳ領域１２への少数キャリアの注入を抑制することができ、かつ輸送効率を低減するためである。ｎＬＣＳ領域１２は、漏れ電流を低減させる機能を有する。
【００４８】
また、ｎＬＣＳ領域１２は、ｎ-ドリフト領域１ａよりも高い不純物濃度を有する。さらに、ｎ-ドリフト領域１ａは、順方向電圧、好ましくは定格電圧と等しい順方向電圧が印加された時に、ｐベース領域２ａからｎＬＣＳ領域１２に向かって拡がる空乏層がｎＬＣＳ領域１２に到達しない抵抗率を有する。さらに、ｎＬＣＳ領域１２は、ｎＬＣＳ領域１２中のｎ型不純物の実効ドーズ量（以下、ｎＬＣＳ領域１２の実効ドーズ量とする）が５．０×１０12ｃｍ-2以下となる不純物濃度を有する。この不純物濃度については、ｎＬＣＳ領域１２中の実効ドーズ量がｎＬＣＳ領域１２中のある領域に片寄って分布されていたとしても、ｎＬＣＳ領域１２全体に含まれるｎ型不純物の実効ドーズ量が平均して５．０×１０12ｃｍ-2以下となるようにｎＬＣＳ領域１２中に含まれていればよく、ｎＬＣＳ領域１２が特定の決まった不純物濃度分布である必要はない。望ましくは、ｎＬＣＳ領域１２は、ｎＬＣＳ領域１２の実効ドーズ量が４．０×１０12ｃｍ-2以下となる不純物濃度を有するのがよい。その理由は、逆阻止ＩＧＢＴに特有の動作である逆回復損失（逆方向電圧の回復時のスイッチング損失）とターンオン損失の総和を抑えることができるからである。
【００４９】
次に、耐圧構造領域１００の構成について説明する。図３は、図１の逆阻止ＩＧＢＴの耐圧構造領域１００の構成を示す断面図である。耐圧構造領域１００は、活性領域２００の外周にリング状平面パターンで形成される。具体的には、耐圧構造領域１００には、耐圧保護膜としてｎ-ドリフト領域１ａの基板おもて面側の表面を覆うフィールド絶縁膜８ｂが設けられている。このフィールド絶縁膜８ｂの下層となるｎ-ドリフト領域１ａの基板おもて面側の表面層には、電気的にフローティングのｐ型領域であるフィールドリミッティングリング（以降、ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）１０１が活性領域２００の表層を囲むように複数、リング状平面パターンで設けられている。フィールド絶縁膜８ｂにはＦＬＲ１０１の表面をリング状の平面パターンで露出させる開口部８ｃがそれぞれ設けられる。複数のＦＬＲ１０１上には、フィールド絶縁膜８ｂの開口部８ｃを介して、フローティングの導電膜であるフィールドプレート（以降、ＦＰ）１４がＦＬＲ１０１の表面形状に沿ってそれぞれ設けられている。
【００５０】
次に、実施の形態１にかかる逆阻止ＩＧＢＴの電界強度分布について説明する。図４は、本発明の実施の形態１にかかる逆阻止ＩＧＢＴの活性領域における電界強度分布を示す特性図である。図１４は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。図４には、図１、２の実施の形態１にかかる逆阻止ＩＧＢＴの電界強度分布（図４（ａ））と、図１４および前記特許文献６にそれぞれ記載の双方向ＩＧＢＴの電界強度分布（図４（ｂ）、４（ｃ））とを示す。図４（ａ）、４（ｂ）は、ｐコレクタ領域１０ａ表面（ｐコレクタ領域１０ａとコレクタ電極１１ａとの界面）からの距離ｙと電界強度Ｅとの関係を示す電界強度分布特性図である（４（ｃ）においても同様）。
【００５１】
図４（ａ）に示すように、図１、２の実施の形態１にかかる逆阻止ＩＧＢＴでは、第１トレンチ５がｎシェル領域１３を貫通しているため、順バイアス時（順方向電圧印加時：図４（ａ）の実線）に生じる電界ピーク（臨界電界強度）は、図１７（ｂ）に示す従来の逆阻止ＩＧＢＴの電界ピーク２１１のようにｐベース接合２０の近傍ではなく、ｎシェル領域１３とｎ-ドリフト領域１ａとの境界近傍の第１トレンチ５底部の位置（シェル領域に平行な破線）のｎ-ドリフト領域１ａ内にある。さらに、実施の形態１にかかる逆阻止ＩＧＢＴにおいては、電界ピーク前後の電界強度の傾斜が、図１７（ｂ）に示す従来構造の電界ピーク２１１前後の傾斜に比べて緩やかになっていることが特長である。
【００５２】
また、実施の形態１にかかる逆阻止ＩＧＢＴでは、逆バイアス時（逆方向電圧印加時：図４（ａ）の傾斜破線）にｐコレクタ領域１０ａとｎＬＣＳ領域１２との境界近傍に生じる電界ピークが順バイアスと同様（順バイアスとは電界ピークが生じる方向が逆であるが）に図１７（ｂ）に示す従来構造の電界ピーク２１２前後の傾斜よりも緩やかになっている。また、逆バイアス時の電界強度分布のエミッタ側は、ｎシェル領域１３まで達しておらずｎ-ドリフト領域１ａ内にある。これは、コレクタ接合２１からエミッタ方向に向かって伸びる空乏層がｎシェル領域１３に到達する前にアバランシェ降伏電界に達するようにすることを示している。
【００５３】
また、図１４に示す基板の両主面側にそれぞれトレンチゲートＭＯＳ構造を有する双方向ＩＧＢＴでは、第１、２シェル領域（ｎシェル領域）１３、１３ａはそれぞれ基板の両主面側で第１、２トレンチ５、５ａ間に挟まれた狭い領域に設けられている。このため、図４（ｂ）に示すように、順方向電圧印加時および逆方向電圧印加時の両方で電界ピークの位置が第１、２シェル領域１３、１３ａとｎ-ドリフト領域１ａとの境界近傍の第１、２トレンチ５、５ａ底部の位置（シェル領域に平行な破線）に移動するとともに、電界強度の傾斜が図１７に示す従来構造よりも緩やかになる。さらに、ｐベース接合２０からｐコレクタ領域１０ａ（図１４のｐベース領域２ｂに相当）に向かって伸びる空乏層（傾斜実線）は、第２シェル領域１３ａに到達する前にアバランシェ降伏を生じさせる臨界電界強度に達することが確認された。また、コレクタ接合２１から第１シェル領域１３に向かって伸びる空乏層（傾斜破線）は、第１シェル領域１３に到達する前にアバランシェ降伏を生じさせる臨界電界強度に達することが確認された。図１４では、基板おもて面側のｎシェル領域１３を第１シェル領域とし、基板裏面側のｎシェル領域を第２シェル領域１３ａとしている。また、基板裏面側のトレンチゲートＭＯＳ構造を構成するトレンチ５ａを第２トレンチとしている。図１４に示す実施の形態１にかかる逆阻止ＩＧＢＴの別の一例の構成については後述する。
【００５４】
前述のように、ｎシェル領域１３をｐベース領域２ａとｎ-ドリフト領域１ａとの間の第１トレンチ５間に設けることにより電界ピーク前後の傾斜が緩やかになる理由は、次のとおりである。ｐベース接合２０の逆バイアス時には、狭い第１トレンチ５間のｎシェル領域１３は、ｐベース領域２ａとのｐｎ接合から空乏化するだけでなく、ｎシェル領域１３を挟み込む両側の第１トレンチ５内のゲート絶縁膜６ａとの境界からも空乏化する。このため、ｎシェル領域１３の不純物濃度が高くても、ｎシェル領域１３は低い順バイアスで完全に空乏化し易くなる。これにより、等電位間隔が広がり、電界強度の上昇が少なくなることで電界ピーク前後の傾斜が緩くなる。前述の狭い第１トレンチ５間とは、例えば、４μｍ〜５μｍのトレンチ間隔である。
【００５５】
本発明にかかる逆阻止ＩＧＢＴは、前述の電界強度分布となるように、前述の条件でｎシェル領域１３が設けられる。本発明にかかる双方向ＩＧＢＴは、前述の電界強度分布となるように、前述の条件で第１シェル領域１３または第２シェル領域１３ａが設けられる。かつ、本発明にかかる逆阻止ＩＧＢＴおよび双方向ＩＧＢＴは、前述のように定格電圧印加でｎ-ドリフト領域１ａ内を空乏層が完全に伸び切らない条件でｎ-ドリフト領域１ａが設けられている。
【００５６】
次に、前述の図１、２の実施の形態１にかかる逆阻止ＩＧＢＴ（以下、第１実施例とする）の電流特性について検証した。第１実施例において、定格電圧は６００Ｖとした。半導体基板の抵抗率および厚さを、それぞれ２８Ωｃｍおよび８０μｍとした。すなわち、ｎ-ドリフト領域１ａの抵抗率は２８Ωｃｍである。第１トレンチ５の幅を１．５μｍ、深さを５．０μｍ、第１トレンチ５の配置間隔４．５μｍとした。以下、図５〜図１０を参照して、この第１実施例の電流特性について説明する。図５は、図２の切断線Ａ−Ａ’における実効ドーズ量の分布を示す特性図である。縦軸は不純物濃度（ｃｍ-3）を、横軸はエミッタ表面からの距離（μｍ）である（図６、２２においても同様）。エミッタ表面とは、ｎ+エミッタ領域３ａとエミッタ電極９ａとの境界、すなわち半導体基板のおもて面である。図６は、図２の切断線Ｂ−Ｂ’における実効ドーズ量の分布を示す特性図である。図５の縦軸に示す不純物濃度は、半導体基板おもて面からある深さ（切断線Ａ−Ａ’）における領域の単位体積あたりの実効ドーズ量を不純物濃度として示したものである。また、図６の縦軸に示す不純物濃度も同様に、ｎ-ドリフト領域１ａからｐ+ボディ領域４ａへの方向での、ある距離における領域の単位体積あたりの実効ドーズ量を不純物濃度として示す。ｎシェル領域１３に相当する領域の深さごとの実効ドーズ量を積分し、ｎシェル領域１３の実効的な不純物濃度を算出した。すなわち、図５に示すｎシェル領域１３の実効ドーズ量の分布の分布形状内の領域が、ｎシェル領域１３の実効ドーズ量である。
【００５７】
ｎ-ドリフト領域１ａの単位面積あたりの実効ドーズ量とは、ｎ-ドリフト領域１ａのｎシェル領域１３が設けられる領域中の、ｎ-ドリフト領域１ａの単位面積あたりの実効ドーズ量である。ｎ-ドリフト領域１ａの単位面積あたりの実効ドーズ量は、ｎシェル領域１３と同様の方法で算出している。図７は、実施の形態１にかかる逆阻止ＩＧＢＴのｎシェル領域１３の実効ドーズ量と逆方向漏れ電流との関係について示す特性図である。ｎシェル領域１３の実効ドーズ量（Ｎ−Ｓｈｅｌｌ  Ｄｏｓｅ）が異なる複数の第１実施例を作製（製造）した。ｎシェル領域１３の実効ドーズ量を、それぞれ１×１０11ｃｍ-2〜６．８×１０12ｃｍ-2とした。そして、これらの第１実施例についてそれぞれ逆方向漏れ電流を測定した。また、比較として、ｎシェル領域が設けられていない逆阻止ＩＧＢＴを準備し（以下、比較例とする）、逆方向漏れ電流を測定した。
【００５８】
図７では、実効ドーズ量がゼロの場合を比較例として逆方向漏れ電流を示し、ｎシェル領域１３の実効ドーズ量が異なる複数の第１実施例の逆方向漏れ電流（縦軸）を示すために、横軸をｎシェル領域１３の実効ドーズ量としている。ｎ-ドリフト領域１ａの厚さは８０μｍである。図７に示す結果より、比較例の漏れ電流は６．０×１０-5Ａ（０．０６ｍＡ）ａｔ６００Ｖを示すことが確認された。一方、表面不純物濃度１．８×１０12ｃｍ-3以上のｎシェル領域１３を設けた第１実施例では、ｎ-ドリフト領域１ａの厚さを薄く（８０μｍ）しても、逆方向漏れ電流を実質的にゼロ程度に低減させることができることが確認された。また、第１実施例は、ｎシェル領域１３の実効ドーズ量が多いほど、逆方向漏れ電流を低減することができることがわかった。その理由は、ｎシェル領域１３がｎ-ドリフト領域１ａとｐベース領域２ａとの間に設けられているため、ｐコレクタ領域１０ａ、ｎ-ドリフト領域１ａおよびｐベース領域２ａ（ｐ+ボディ領域４ａ）からなるｐｎｐトランジスタの電流増幅率が小さくなるからである。なお、ｎ-ドリフト領域１ａの厚さが１００μｍで実効ドーズ量がゼロの場合の比較例では、漏れ電流が１．１×１０-5Ａ（０．０１１ｍＡ）ａｔ６００Ｖを示すことが確認されている。
【００５９】
次に、ｎシェル領域１３の実効ドーズ量（Ｎ−Ｓｈｅｌｌ  Ｄｏｓｅ）と、ターンオフ損失（Ｅｒｒ：逆回復損失）およびターンオン（Ｅｏｎ）損失の和との関係について説明する。図８は、実施の形態１にかかる逆阻止ＩＧＢＴのｎシェル領域１３の実効ドーズ量とターンオフ損失およびターンオン損失の和との関係について示す特性図である。逆阻止ＩＧＢＴは、逆並列接続でマトリクスコンバータの双方向スイッチングデバイスとして使用する場合、従来のＩＧＢＴを用いた双方向スイッチングデバイスの場合のＩＧＢＴにシリーズ接続される逆耐圧用のダイオード（フリーホイールダイオード）として機能するステージがあるため、逆回復損失やターンオン損失が小さいことが望ましい。図８には、前述の第１実施例と比較例の逆回復損失およびターンオン損失をそれぞれ測定した結果を示す。
【００６０】
図８では、比較例であるｎシェル領域のない逆阻止ＩＧＢＴの逆回復損失とターンオン損失との和（不図示）を、実効的な不純物ドーズ量がゼロの場合とした。また、バス電圧を３００Ｖとし、逆回復電流が１８０Ａ／ｃｍ2となった場合の逆回復損失（ターンオフ損失）およびターンオン損失を測定した。図８に示す結果より、ｎシェル領域１３を設けることによって、ターンオフ損失とターンオン損失との和が不純物ドーズ量の増加につれて、急激に大きくなるところがあることが確認された。この理由は、ｎシェル領域１３の実効ドーズ量が多いほど、逆回復電流が増大し逆回復損失が増大するからであると推測される。このため、逆阻止ＩＧＢＴはスイッチング素子として用いられる場合、スイッチング損失を低くするために、ｎシェル領域１３の実効ドーズ量を少なくすることが望ましい。図８に示す結果から、ｎシェル領域１３の実効的な不純物ドーズ量が５．０×１０12ｃｍ-2以下（好ましくは４．０×１０12ｃｍ-2以下）の場合、逆回復損失とターンオン損失との和は、おおよそ８ｍＪ〜９ｍＪであり、逆回復損失とターンオン損失との和の増加が比較的少ないことがわかる。一方、比較例の逆阻止ＩＧＢＴのターンオフ損失とターンオン損失との和は１３．５ｍＪ程度（不図示）である。このため、ターンオフ損失とターンオン損失との和について、前述のｎシェル領域１３の実効的な不純物ドーズ量が５．０×１０12ｃｍ-2以下（好ましくは４．０×１０12ｃｍ-2以下）の場合の第１実施例では、比較例より３５％〜４０％程度低減させることができることになる。
【００６１】
また、図８は、ｎシェル領域１３の実効的な不純物ドーズ量が５．０×１０12ｃｍ-2を超えて多い場合に、逆回復損失とターンオン損失との和が急激に大きくなることを示している。例えば、ｎシェル領域１３の実効ドーズ量が６．８×１０12ｃｍ-2の場合、逆回復損失とターンオン損失との和は１１．７ｍＪ程度である。この場合、逆回復損失とターンオン損失との和は、比較例（１３．５ｍＪ）よりは小さいが、５．０×１０12ｃｍ-2以下の場合の第１実施例（約８ｍＪ〜９ｍＪ）に対しては３０〜４６％程度大きくなる。これらの結果から、本発明においては、ｎシェル領域１３の実効ドーズ量を５．０×１０12ｃｍ-2以下とすること、望ましくは４．０×１０12ｃｍ-2以下とすることがよいことが確認された。
【００６２】
図９は、実施の形態１にかかる逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。図１０は、従来の逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。図９、１０において、横軸は時間（ｔｉｍｅ）を示し、縦軸はアノード電流（Ａｎｏｄｅ  Ｃｕｒｒｅｎｔ）およびアノード電圧（Ａｎｏｄｅ  Ｖｏｌｔａｇｅ）を示している。図９では、第１実施例のｎシェル領域１３の実効ドーズ量を３．２×１０12ｃｍ-2とした場合について示した。これらの図９、１０では、バス電圧を３００Ｖで逆回復電流１８０Ａ／ｃｍ2の場合の逆回復波形を示している。これらの結果から、図９に示す第１実施例においては、逆回復波形の逆回復電流がマイナス値からゼロに収束するまでの期間Ｔ１（以下、収束期間とする）が、図１０に示す比較例の収束期間Ｔ２に比べて短いことが分かる。言い換えると、第１実施例は、比較例に比べて、阻止電圧の回復が早いと言える。加えて、第１実施例においては、逆回復波形の振動が起こらないことがわかった。
【００６３】
第１実施例において逆回復波形の振動が起こらない理由は、オン時に、ｐベース領域２ａとｎシェル領域１３とからなるダイオードのｎシェル領域１３に少数キャリアが蓄積されることにより、逆回復電流の増大を抑えることができるからであると推測される。また、ｎ-ドリフト領域１ａの基板濃度を調整することで、ｐコレクタ領域１０ａからｐベース領域２ａに向かって伸びる空間電荷領域（空乏層）が、ｎシェル領域１３あるいは第１トレンチ５の底部に到達しないからである。また、第１実施例において逆回復電流がゼロになる収束期間Ｔ１が短く阻止電圧の回復が早い理由は、ｐベース領域２ａの実効的な拡散深さが、ｎシェル領域１３の影響で浅くなることにより、チャネル長が短くなりゲート容量ＣGEが小さくなったためであると推測される。
【００６４】
以上、説明したように、実施の形態１にかかる逆阻止ＩＧＢＴは、ｎ-ドリフト領域１ａとｐベース領域２ａとの間に、ｎ型不純物の実効ドーズ量が５．０×１０12ｃｍ-2以下となる不純物濃度を有するｎシェル領域１３を備えている。かつ、実施の形態１にかかる逆阻止ＩＧＢＴは、ｐコレクタ領域１０ａから拡がる空乏層がｎシェル領域１３に到達しない抵抗率を有するｎ-ドリフト領域１ａを有している。このため、実施の形態１にかかる逆阻止ＩＧＢＴは、従来の逆阻止ＩＧＢＴに比べて、基板内の電界を緩和することができる。その結果、順方向耐圧および逆方向耐圧を向上させることができる。また、実施の形態１によれば、逆回復時の電圧波形および電流波形（逆回復波形）の振動を抑制することもできるため、ノイズの発生、デバイスの破壊を防止することができる。
【００６５】
次に、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例の構造について説明する。図１１〜１４は、実施の形態１にかかる逆阻止ＩＧＢＴの別の一例を示す断面図である。実施の形態１にかかる逆阻止ＩＧＢＴは、図１１に示すように、一部の第１トレンチ５間にｎ+エミッタ領域３ａを省略した領域を設け、このｎ+エミッタ領域３ａを省略した領域間の第１トレンチ５のゲート電極７ａをゲート電位とするか又はエミッタ電位とする構造や、図１２に示すように、一部の第１トレンチ５間を層間絶縁膜８ａで覆ってｎ+エミッタ領域３ａが設けられている第１トレンチ５間よりも幅を広くし、オン電流の流れない領域を設ける構造としてもよい。または、実施の形態１にかかる逆阻止ＩＧＢＴは、図１３に示すように、ｎ+エミッタ領域３ａが設けられている第１トレンチ５間において、一方の第１トレンチ５に接するようにｎ+エミッタ領域３ａを設けた構造とすることもできる。これら図１１、１２、１３に示す逆阻止ＩＧＢＴは、いずれも有効な第１トレンチ５近傍のホール密度が高くなることにより伝導度変調効果が大きくなり、オン電圧が低下するという効果が得られる。さらに、実施の形態１にかかる逆阻止ＩＧＢＴは、ｎ-ドリフト領域１ａの厚さを調整することで、ｎＬＣＳ領域１２を省く構造（図示せず）とすることもできる。有効な第１トレンチ５間とは、ｎ+エミッタ領域３ａが設けられている隣り合う第１トレンチ５間である。
【００６６】
図１４には、順方向および逆方向の双方向にゲート制御可能な双方向ＩＧＢＴの活性領域の構造を示す。図１４に示す双方向ＩＧＢＴは、半導体基板のおもて面側と裏面側との両主面に、トレンチゲートＭＯＳ構造を設けることで、単独で双方向スイッチングデバイスとして機能する。半導体基板のおもて面側および裏面側のトレンチゲートＭＯＳ構造は、図１、２、１１〜１３に示す逆阻止ＩＧＢＴのトレンチゲートＭＯＳ構造と同一構造である。基板裏面側の第２トレンチを符号５ａ、基板裏面側のｎシェル領域（第２シェル領域）を符号１３ａ、基板裏面側のｐベース領域を符号２ｂ、裏面側電極を１５とする。この双方向ＩＧＢＴにおいても、両主面側の第１シェル領域１３および第２シェル領域１３ａの不純物濃度は前述の不純物濃度であることが望ましい。また、ｎ-ドリフト領域１ａの不純物濃度についても、定格電圧と等しい逆方向電圧が印加された時に、ｎ-ドリフト領域１ａ中をｐベース領域２ａから第２シェル領域１３ａに向かって拡がる空乏層が第２シェル領域１３ａに到達しない抵抗率を有するのがよい。図１１〜１３に示す逆阻止ＩＧＢＴおよび図１４に示す双方向ＩＧＢＴについても、図１、２の逆阻止ＩＧＢＴと同様の効果を奏する。
【００６７】
（実施の形態２）
実施の形態２にかかる半導体装置について、逆阻止ＩＧＢＴを例に説明する。図１８は、本発明の実施の形態２にかかる逆阻止ＩＧＢＴの構成を示す断面図である。図１９は、図１８の逆阻止ＩＧＢＴの活性領域の構成を示す断面図である。図２０は、図１８の逆阻止ＩＧＢＴの耐圧構造領域の構成を示す断面図である。実施の形態２にかかる逆阻止ＩＧＢＴが実施の形態１にかかる逆阻止ＩＧＢＴと異なる点は、ｎシェル領域に代えて、ｎ-ドリフト領域１ａの内部のｐコレクタ領域１０ａ近傍にｎ型高濃度領域４５を設けた点である。
【００６８】
図１８、１９に示すように、実施の形態２にかかる逆阻止ＩＧＢＴにおいて、活性領域２２０には、ｎ-ドリフト領域１ａとなるＦＺシリコン基板（半導体基板）のおもて面側に、ｐベース領域４２、ｎ+エミッタ領域４３、ｐ+ボディ領域４４、ゲート絶縁膜４６およびゲート電極４７からなるプレーナ型のＭＯＳゲート構造と、エミッタ電極４９とが設けられている。具体的には、ｎ-ドリフト領域１ａは、定格電圧と等しい逆方向電圧が印加されたときに、ｐベース領域４２とｎ-ドリフト領域１ａとの間のｐｎ接合（ｐベース接合）からｐコレクタ領域１０ａ側へ向かって拡がる空乏層がｎ型高濃度領域４５に到達しない抵抗率を有する。
【００６９】
ｐベース領域４２は、半導体基板のおもて面の表面層に選択的に設けられている。ｎ+エミッタ領域４３およびｐ+ボディ領域４４は、ｐベース領域４２の内部に選択的に設けられている。ゲート電極４７は、ｐベース領域４２の、ｎ+エミッタ領域４３とｎ-ドリフト領域１ａとに挟まれた部分の表面上にゲート絶縁膜を介して設けられている。エミッタ電極４９は、ｎ+エミッタ領域４３およびｐ+ボディ領域４４に導通接続されている。また、エミッタ電極４９は、層間絶縁膜４８によってゲート電極４７と電気的に絶縁されている。
【００７０】
ｎ-ドリフト領域１ａとなる半導体基板の裏面側には、実施の形態１と同様に、ｐコレクタ領域１０ａおよびコレクタ電極１１ａが設けられている。ｎ型高濃度領域４５は、ｎ-ドリフト領域１ａの内部のｐコレクタ領域１０ａ側に設けられている。ｎ型高濃度領域４５を設けることにより、順方向電圧印加時にｐベース接合からｐコレクタ領域１０ａ側へ向かって空乏層が拡がったときに、ｐコレクタ領域１０ａからｎ-ドリフト領域１ａへの少数キャリアの注入を抑制することができ、輸送効率を低減することができる。
【００７１】
また、ｎ型高濃度領域４５は、ｐコレクタ領域１０ａと離れて設けられている。これにより、順方向電圧印加時にｐベース接合からｐコレクタ領域１０ａ側へ向かって空乏層が拡がったときに、ｎ型高濃度領域４５とｐコレクタ領域１０ａとの間に中性領域が残るため、ターンオフ時の電圧波形および電流波形の振動を抑制することができる。
【００７２】
また、ｎ型高濃度領域４５は、ｎ-ドリフト領域１ａを挟んで、ｐコレクタ領域１０ａのｐベース領域４２側の面の少なくとも一部に対向するように設けられている。これにより、コレクタ接合からｐベース領域４２へ向かって拡がる空乏層の伸びが短くなるため、所定の耐圧（定格電圧）に近づくように逆方向耐圧を低く調整することができる。したがって、ｎ型高濃度領域を設けていない従来の逆阻止ＩＧＢＴよりも、耐圧構造領域の長さ（活性領域２２０から基板外周へ向かう方向の幅）を短くすることができる。
【００７３】
好ましくは、ｎ型高濃度領域４５は、ｎ-ドリフト領域１ａを挟んで、ｐコレクタ領域１０ａのｐベース領域４２側の面全体に対向するように設けられるのが好ましい。すなわち、ｎ型高濃度領域４５は、逆方向電圧印加時に、ｐコレクタ領域１０ａおよび分離領域３１ａとｎ-ドリフト領域１ａとの間のｐｎ接合（コレクタ接合）からｐベース領域４２側へ向かって拡がる空乏層に対向するように設けられるのが好ましい。その理由は、逆方向電圧印加時にコレクタ接合からｐベース領域４２へ向かって空乏層が拡がったときに、半導体基板内の電界強度を均一にすることができるからである。ｎ型高濃度領域４５は、分離領域３１ａに接していてもよい。
【００７４】
また、ｎ型高濃度領域４５は、逆方向電圧印加時にコレクタ接合からｐベース領域４２へ向かって空乏層が拡がったときに、ｎ型高濃度領域４５が完全に空乏化する不純物濃度を有する。具体的には、ｎ型高濃度領域４５の総不純物量（総ドーズ量）ＮDｘは、１次元のポアソン方程式に基づく下記（１）式より下記（２）式であらわされる。
【００７５】
【数１】
2013136898.tif 000030
【００７６】
【数２】
2013136898.tif 000031
【００７７】
ここで、Ｅは電界強度、Ｅcritは臨界電界強度、ｑは素電荷、ＮDはドナー濃度、ｘは空乏層の伸びる距離、εSiはシリコンの比誘電率、ε0は真空の誘電率である。上記（２）式に所定の物性値を代入することによりｎ型高濃度領域４５の総不純物量ＮDｘの限界値が得られる。具体的には、ｎ型高濃度領域４５の総不純物量ＮDｘは、２．０×１０12ｃｍ-2以下程度とするのがよい。ｎ型高濃度領域４５には上記総不純物量ＮDｘを満たすようにｎ型不純物が含まれていればよく、ｎ型高濃度領域４５中の一部の領域にｎ型不純物が片寄って分布されていてもよい。すなわち、ｎ型高濃度領域４５の不純物量分布によらず、ｎ型高濃度領域４５を設けることで本発明の効果が得られる。耐圧構造領域１００および分離部１３０（分離領域３１ａ）の構成は、実施の形態１と同様である。
【００７８】
次に、実施の形態２にかかる逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布について説明する。図２１は、実施の形態２にかかる逆阻止ＩＧＢＴの順方向電圧印加時および逆方向電圧印加時の電界強度分布を示す説明図である。図２１（ａ）には、実施の形態２にかかる逆阻止ＩＧＢＴの要部の断面構造を示す。図２１（ｂ）には、図２１（ａ）に示す逆阻止ＩＧＢＴの基板裏面からの深さ（距離ｙ）を横軸にし、順方向電圧印加時（実線）および逆方向電圧印加時（破線）のそれぞれの電界強度Ｅの分布を縦軸に示す。
【００７９】
上述した条件でｎ型高濃度領域４５を設けることにより、図２１（ｂ）に示す電界強度分布を得ることができる。具体的には、図２１（ｂ）に実線で示すように、順方向電圧印加時にｐベース接合からｐコレクタ領域１０ａ側へ向かって拡がる空乏層をｎ型高濃度領域４５付近で止めることができる。このため、ｐコレクタ領域１０ａに電界が及ぶことを防止することができる。順方向電圧印加時にｐベース接合からｐコレクタ領域１０ａ側へ向かって拡がる空乏層はｐコレクタ領域１０ａに到達しなければよく、当該空乏層がｎ型高濃度領域４５とｐコレクタ領域１０ａとの間のｎ-ドリフト領域１ａで止まる構成であっても同様の効果を奏する。一方、図２１（ｂ）に破線で示すように、逆方向電圧印加時にコレクタ接合からｐベース領域４２へ向かって拡がる空乏層の伸びを、従来の逆阻止ＩＧＢＴよりも短くすることができる。
【００８０】
次に、ｎ型高濃度領域４５の実効的な総不純物量の算出方法について説明する。図２２は、図１９の切断線Ｃ−Ｃ’における不純物量の分布を示す特性図である。実施の形態２にしたがい、逆阻止ＩＧＢＴを作製（製造）した。定格電圧を６００Ｖとし、半導体基板の抵抗率および厚さをそれぞれ２８Ωｃｍおよび１００μｍとした。すなわち、ｎ-ドリフト領域１ａの抵抗率は２８Ωｃｍである。まず、この逆阻止ＩＧＢＴにおいて、図２２の第１〜４測定結果５１〜５４に示すように半導体基板中の各領域の不純物量を測定した。
【００８１】
第１測定結果５１は、ｎ-ドリフト領域１ａの不純物量分布である。第２測定結果５２は、ｐベース領域４２の不純物量分布である。第３測定結果５３は、ｐコレクタ領域１０ａの不純物量分布である。第４測定結果５４は、ｎ型高濃度領域４５の不純物量分布である。すなわち、図２２には、半導体基板中において各領域の導電型不純物が深さ方向にどのような不純物量で存在しているかが示されている。ｎ型高濃度領域４５の不純物量分布を示す第４測定結果５４は、所定の深さにピークを有し、基板おもて面および基板裏面の両主面側へ向かって少なくなる不純物量分布となっている。
【００８２】
この第４測定結果５４における深さごとの不純物量を積分して、ｎ型高濃度領域４５の総不純物量を算出した。このようにｎ型高濃度領域４５の総不純物量を算出することにより、ｎ型高濃度領域４５内の不純物量分布が均一でない場合であってもｎ型高濃度領域４５の総不純物量を算出することができる。そして、このｎ型高濃度領域４５の総不純物量から、ｎ-ドリフト領域１ａのｎ型高濃度領域４５の部分の不純物量を減算した値をｎ型高濃度領域４５の実効的な総不純物量としている。
【００８３】
すなわち、符号５０で示すハッチング部分が、ｎ型高濃度領域４５の実効的な総不純物量である。ｎ-ドリフト領域１ａのｎ型高濃度領域４５の部分の不純物量とは、ｎ-ドリフト領域１ａのｎ型高濃度領域４５が設けられている部分におけるｎ-ドリフト領域１ａの総不純物量である。ｎ-ドリフト領域１ａの総不純物量は、ｎ型高濃度領域４５の総不純物量の算出と同様に深さ方向に積分することにより算出している。
【００８４】
次に、ｎ型高濃度領域４５の実効的な総不純物量と逆方向耐圧との関係について検証した。図２３は、実施の形態２にかかる逆阻止ＩＧＢＴのｎ型高濃度領域の実効的な総不純物量と逆方向耐圧との関係を示す特性図である。ｎ型高濃度領域４５の実効的な総不純物量が異なる複数の逆阻止ＩＧＢＴ（以下、第２実施例とする）を作製した。各第２実施例において、ｎ型高濃度領域４５の実効的な総不純物量は１．０×１０11ｃｍ-2〜８．０×１０11ｃｍ-2の範囲とした（図２４においても同様）。ｎ型高濃度領域４５は、ｐコレクタ領域１０ａから１０μｍ離れた位置に配置した。また、比較として、ｎ型高濃度領域４５が設けられていない従来の逆阻止ＩＧＢＴ（上述した比較例）を用意した。
【００８５】
そして、第２実施例および上述した比較例について、コレクタ−エミッタ間電圧を６００Ｖ（コレクタ電位に対してエミッタ電位が負電位となるように）とし、ゲート−エミッタを短絡した状態で逆方向耐圧を測定した。その結果を図２３に示す。図２３では、ｎ型高濃度領域４５の実効的な総不純物量がゼロの場合を比較例として示している。図２３に示す結果より、ｎ型高濃度領域４５を設けることにより逆方向耐圧を低くすることができることが確認された。また、ｎ型高濃度領域４５の実効的な総不純物量が多いほど、逆方向耐圧を低くすることができることが確認された。したがって、ｎ型高濃度領域４５の実効的な総不純物量を適宜設定することで、逆方向耐圧を低くして所定の耐圧（定格電圧）に近づくように調整することができることが確認された。
【００８６】
次に、ｎ型高濃度領域４５の実効的な総不純物量と順方向漏れ電流との関係について検証した。図２４は、実施の形態２にかかる逆阻止ＩＧＢＴのｎ型高濃度領域の実効的な総不純物量と順方向漏れ電流との関係を示す特性図である。上述した第２実施例および比較例について、コレクタ−エミッタ間電圧を６００Ｖとし、ゲート−エミッタを短絡した状態で順方向漏れ電流を測定した。その結果を図２４に示す。図２４では、ｎ型高濃度領域４５の実効的な総不純物量がゼロの場合を比較例として示している。図２４に示す結果より、ｎ型高濃度領域４５を設けることにより順方向漏れ電流を小さくすることができることが確認された。また、ｎ型高濃度領域４５の実効的な総不純物量が多いほど、順方向漏れ電流を小さくすることができることが確認された。また、図２３、２４では、ｎ型高濃度領域４５の実効的な総不純物量を３．０×１０11ｃｍ-2程度としたときに、逆方向耐圧を６００Ｖを超える程度で、順漏れ電流を０．７（Ａ．Ｕ）程度とすることができた。このため、ｎ型高濃度４５の実効的な総不純物量をゼロ以上３．０×１０11ｃｍ-2以下とすることで、逆方向耐圧を定格電圧以上とし、かつ、耐圧を低下させ、さらに、順方向漏れ電流を低減することができる。
【００８７】
次に、実施の形態２にかかる逆阻止ＩＧＢＴの耐電荷性について検証した。図２５は、実施の形態２にかかる逆阻止ＩＧＢＴの耐電荷性を示す特性図である。図２５において、横軸は耐圧構造領域１００において基板おもて面を選択的に覆う層間絶縁膜４８に蓄積される電荷量であり、縦軸は逆方向電圧印加時の逆方向降伏電圧である。上述した第２実施例（ｎ型高濃度領域４５の実効的な総不純物量を１．０×１０11ｃｍ-2としたもの）および比較例について、デバイスシミュレーションを用いて層間絶縁膜４８中の電荷量を種々変更して逆方向降伏電圧を算出した。その結果を図２５に示す。第２実施例の耐圧構造領域１００の長さを比較例の耐圧構造領域の長さとほぼ等しくした。
【００８８】
図２５に示す結果より、比較例では、電荷量がゼロの付近で十分な耐圧を得られるが、耐圧構造領域の層間絶縁膜中に所定量を超えた正電荷または負電荷が蓄積された場合に急激に耐圧が低下することが確認された。それに対して、第２実施例においては、耐圧構造領域１００の層間絶縁膜４８中に正電荷または負電荷が蓄積された場合でも、電荷量がゼロの場合とほぼ同程度の耐圧を維持することができることが確認された。したがって、第２実施例は、耐圧構造領域の長さがほぼ等しい場合、比較例よりも設計の自由度が高いことがわかる。耐圧構造領域の長期信頼性を確保するためには、一定値以上の耐電荷性を有していればよい。このため、第２実施例は、耐圧構造領域１００を簡略化した構成として、耐圧構造領域１００の長さを比較例よりも短くすることができる。
【００８９】
以上、説明したように、実施の形態２によれば、ｎシェル領域に代えて、ｎ-ドリフト領域の内部のｐコレクタ領域近傍にｎ型高濃度領域を設けた場合においても、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ-ドリフト領域の内部のｐコレクタ領域近傍にｎ型高濃度領域を設けることにより、定格電圧に近づくように逆方向耐圧を低く調整することができるため、耐圧構造領域の長さを短くすることができる。また、実施の形態２によれば、ｎ型高濃度領域を設けることにより、耐圧構造領域の長さを短くしつつ、耐電荷性を向上させることができる。
【００９０】
また、実施の形態２によれば、ｎ型高濃度領域を設けることにより、順方向漏れ電流を低くすることができる。また、実施の形態２によれば、ｎ-ドリフト領域の内部のｐコレクタ領域近傍にｎ型高濃度領域を設けることにより、ノンパンチスルー型の逆阻止ＩＧＢＴを構成することができるため、ターンオフ時の電圧波形および電流波形が振動しない。また、実施の形態２によれば、基板裏面側にトレンチを設ける必要がないため、製造工程を簡略化することができ、低コストで逆阻止ＩＧＢＴを作製することができる。
【００９１】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、たとえば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態２では、プレーナゲートＭＯＳ構造に代えてトレンチゲートＭＯＳ構造を設けてもよい。また、各実施の形態においてｎ型とｐ型とをすべて逆転した構成としてもよい。
【産業上の利用可能性】
【００９２】
以上のように、本発明にかかる半導体装置は、マトリクスコンバータなどの電力変換回路のスイッチングデバイスとして使用されるパワー半導体装置に有用である。
【符号の説明】
【００９３】
１、１ａ  ｎ-ドリフト領域
２、２ａ  ｐベース領域
２ｂ  基板裏面側のｐベース領域
３、３ａ  ｎ+エミッタ領域
４、４ａ  ｐ+ボディ領域
５  第１トレンチ
５ａ  第２トレンチ
６、６ａ  ゲート絶縁膜
７、７ａ  ゲート電極
８、８ａ  絶縁膜、層間絶縁膜
８ｂ  フィールド絶縁膜
９、９ａ  エミッタ電極
１０、１０ａ  ｐコレクタ領域
１１、１１ａ  コレクタ電極
１２  ｎＬＣＳ領域
１３  ｎシェル領域（第１シェル領域）
１３ａ  ｎシェル領域（第２シェル領域）
１４  フィールドプレート
１５  裏面側電極
２０  ｐベース接合
２１  コレクタ接合
２１ａ  分離領域接合
３１ａ  分離領域
１００  耐圧構造領域
１０１  フィールドリミッティングリング
２００  活性領域
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2013136898.tif 000032
【手続補正書】
【提出日】平成27年3月30日(2015.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板からなるドリフト領域と、
前記半導体基板の一方の主面の表面層に選択的に設けられた第２導電型のベース領域と、
前記ベース領域の内部に選択的に設けられた第１導電型のエミッタ領域と、
前記半導体基板の一方の主面から前記エミッタ領域および前記ベース領域を貫通して前記ドリフト領域に達するトレンチと、
前記トレンチの内壁に沿って設けられた絶縁膜と、
前記トレンチの内部に前記絶縁膜を介して埋め込まれるゲート電極と、
前記エミッタ領域および前記ベース領域に接するエミッタ電極と、
前記ドリフト領域の内部に設けられ、前記ベース領域の前記ドリフト領域側に接する第１導電型のシェル領域と、
前記半導体基板の他方の主面の表面層に設けられた第２導電型のコレクタ領域と、
を備え、
前記シェル領域は、前記ドリフト領域よりも高い不純物濃度を有し、
前記シェル領域中の第１導電型の不純物の実効ドーズ量が５．０×１０12ｃｍ-2以下であり、
前記トレンチは、前記シェル領域を貫通する深さを有し、
前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時に前記コレクタ領域から拡がる空乏層が前記トレンチの底部に到達しない抵抗率を有することを特徴とする半導体装置。
【請求項２】
前記シェル領域中の第１導電型の不純物の実効ドーズ量が４．０×１０12ｃｍ-2以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドリフト領域と前記コレクタ領域との間に、漏れ電流を低減させるための、前記ドリフト領域よりも高い不純物濃度を有する第１導電型領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ドリフト領域の外周端部に、前記半導体基板の一方の主面から前記コレクタ領域に達する第２導電型の分離領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時、前記コレクタ領域から前記ベース領域に向かって拡がる空乏層が前記ベース領域もしくは前記トレンチの底部のうち前記コレクタ領域に近い方に到達しない抵抗率を有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１導電型の半導体基板からなるドリフト領域と、
前記半導体基板の一方の主面の表面層に選択的に設けられた第２導電型の第１ベース領域と、
前記第１ベース領域の内部に選択的に設けられた第１導電型の第１エミッタ領域と、
前記半導体基板の一方の主面から前記第１エミッタ領域および前記第１ベース領域を貫通して前記ドリフト領域に到達する第１トレンチと、
前記第１トレンチの内壁に沿って設けられた第１絶縁膜と、
前記第１トレンチの内部に前記第１絶縁膜を介して埋め込まれた第１ゲート電極と、
前記第１エミッタ領域および前記第１ベース領域に接するエミッタ電極と、
前記ドリフト領域の内部に設けられ、前記第１ベース領域の前記ドリフト領域側に接する第１導電型の第１シェル領域と、
前記半導体基板の他方の主面の表面層に選択的に設けられた第２導電型の第２ベース領域と、
前記第２ベース領域の内部に選択的に設けられた第１導電型の第２エミッタ領域と、
前記半導体基板の他方の主面から前記第２エミッタ領域および前記第２ベース領域を貫通して前記ドリフト領域に到達する第２トレンチと、
前記第２トレンチの内壁に沿って設けられた第２絶縁膜と、
前記第２トレンチの内部に前記第２絶縁膜を介して埋め込まれた第２ゲート電極と、
前記第２エミッタ領域および前記第２ベース領域に接する裏面電極と、
前記ドリフト領域の内部に設けられ、前記第２ベース領域の前記ドリフト領域側に接する第１導電型の第２シェル領域と、
を備え、
前記第１シェル領域および前記第２シェル領域は、前記ドリフト領域よりも高い不純物濃度を有し、
前記第１シェル領域および前記第２シェル領域中の第１導電型の不純物の実効ドーズ量が５．０×１０12ｃｍ-2以下であり、
前記第１トレンチは、前記第１シェル領域を貫通する深さを有し、
前記ドリフト領域は、前記エミッタ電極を正極とする逆方向の定格電圧印加時に前記第２ベース領域から拡がる空乏層が前記第１トレンチの底部に到達しない抵抗率を有することを特徴とする半導体装置。
【請求項７】
前記第２シェル領域中の第１導電型の不純物の実効ドーズ量が４．０×１０12ｃｍ-2以下であることを特徴とする請求項６に記載の半導体装置。
【国際調査報告】
2013136898.tif 000033
2013136898.tif 000034
2013136898.tif 000035
2013136898.tif 000036