(57)【要約】  半導体装置及びその製造方法において、第１半導体層（１）と、第１半導体層（１）上に形成された第２半導体層（４）と、第２半導体層（４）上に島状に形成された第３半導体層（５）と、第２半導体層（４）及び第３半導体層（５）上に形成された絶縁膜（７）と、絶縁膜（７）上に形成された制御電極（２１）と、第２半導体層（４）及び第３半導体層（５）に電気的に接続された第１主電極（２２）と、第１半導体層（１）に電気的に接続され、Ｐｄを有する第２主電極（２３）とを備える。
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【特許請求の範囲】
【請求項１】
第１導電型又はそれとは反対の第２の導電型の第１半導体層と、
前記第１半導体層上に形成された前記第１導電型の第２半導体層と、
前記第２半導体層上に島状に形成された前記第２導電型の第３半導体層と、
前記第２半導体層及び前記第３半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成された制御電極と、
前記第２半導体層及び前記第３半導体層に電気的に接続された第１主電極と、
前記第１半導体層に電気的に接続され、Ｐｄを有する第２主電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２の主電極は前記第１半導体層の前記第２半導体層が形成された表面に対向する裏面の全域に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２主電極はＰｄシリサイド層を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２主電極は、前記第１半導体層上に形成されたＰｄ層若しくはＰｄシリサイド層と、このＰｄ層若しくはＰｄシリサイド層上に形成されたＴｉ層と、このＴｉ層上に形成されたＮｉ層とを有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第２主電極の前記Ｎｉ層上には更にＡｕ層を備えたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１半導体層により形成されるコレクタ層と、前記第２半導体層により形成されるベース層と、前記第３半導体層により形成されるエミッタ層とを有するＩＧＢＴを備えたことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記第１半導体装置により形成されるドレイン層と、前記第２半導体層により形成されるボディ層と、前記第３半導体層により形成されるソース層とを有するＭＯＳＦＥＴを備えたことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項８】
第１導電型又はそれとは反対の第２導電型の第１半導体層を形成する工程と、
前記第１半導体層上に前記第１導電型の第２半導体層を形成する工程と、
前記第２半導体層上に島状に前記第２導電型の第３半導体層を形成する工程と、
前記第２半導体層及び前記第３半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に制御電極を形成する工程と、
前記第２半導体層及び前記第３半導体層上に第１主電極を形成する工程と、
前記第１半導体層上にＰｄを有する第２主電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第２主電極を形成する工程は、前記第１半導体層上にＰｄ層若しくはＰｄシリサイド層、Ｔｉ層、Ｎｉ層のそれぞれを順次積層する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体素子である半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタはＩＧＢＴ（Insulated Gate Bipolar Transistor）と呼ばれ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高速動作とバイポーラトランジスタの低オン電圧とを同時に実現するパワー半導体素子として知られている。【０００３】
図６は、従来のトレンチ構造を有するパンチスルー型ＩＧＢＴの側面断面図である。このＩＧＢＴは、ｐ＋型のコレクタ層１と、ｎ＋型のバッファ層２と、ｎ−型のドリフト層３と、ｐ型のベース層４と、ｎ＋型のエミッタ層５とから成る半導体層１０を有し、更に半導体層１０の主面１１からドリフト層３内部まで達するように形成されたトレンチ６と、トレンチ６内に形成されたゲート絶縁膜７及びゲート電極２１と、エミッタ層５及びゲート電極２１上に形成された層間絶縁膜８と、ベース層４、エミッタ層５及び層間絶縁膜８上に形成されたエミッタ電極２２と、コレクタ層１の主面１２上に形成されたＴｉ（チタン）から成るコレクタ電極２３ａとを有する。【０００４】
ＩＧＢＴは、その構造によりパンチスルー型やノンパンチスルー型等に分類される。特にパンチスルー型においては、エミッタ−コレクタ間に逆方向電圧を印加した際にドリフト層３からコレクタ層１に向かう空乏層の広がりをバッファ層２が強制的に抑制するため、比較的高抵抗であるドリフト層３を薄く形成することが可能である。その結果、パンチスルー型ＩＧＢＴは、オン電圧が低いという特徴を有する。【０００５】
一方でＩＧＢＴは、ラッチアップ現象と呼ばれる特有の破壊モードを有する。これは、その構造上、ＩＧＢＴに内蔵される寄生サイリスタの動作によるもので、通常動作時にコレクタ層１から注入される正孔によって、正孔電流が寄生サイリスタのゲートを流れ、寄生サイリスタを動作させるために起こる現象である。【０００６】
このラッチアップ現象を防止する手段の１つとして、正孔の注入量を抑制するために、不純物濃度の低いコレクタ層１を使用する方法が知られている。この方法によれば、正孔電流を低減することで、ラッチアップ現象を防止することができるが、不純物濃度の低いコレクタ層１とコレクタ電極２３ａとの間に良好な接触、即ちオーミック接合が得られにくく、ショットキー接合が形成されやすくなる。その結果、図７に示すように、オン電圧が高くなってしまうと共に、立ち上がり時に出力電圧ＶCEと出力電流ＩCが比例しない不安定動作が起きる。【０００７】
なお、ＩＧＢＴに関しては例えば下記特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１９７４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このような現象は、コレクタ層１の電子親和力χsとコレクタ電極２３ａの仕事関数φmとの関係に依存する。コレクタ層１がｐ型である場合、その表層の不純物濃度が低いほどχsは大きくなり、コレクタ層１の電子親和力とコレクタ電極２３ａの仕事関数との差（χs−φm）が大きくなることによりコレクタ層１とコレクタ電極２３ａとの間にショットキー接合が形成されやすくなる。【００１０】
そこで従来の対策として、コレクタ層１を薄層化した後、コレクタ層１の主面１２側にのみｐ型不純物を導入し、局所的な高濃度領域を形成する方法が知られている。この方法によれば、コレクタ層１の電子親和力χsが小さくなり、χs−φmが小さくなる、又は負になるため、オーミック接合が形成され、低オン電圧を得ることができる。【００１１】
しかしながら、局所的な高濃度領域を形成するためには、コレクタ層１の主面１２側にｐ型イオンを注入する工程と、ｐ型イオンを活性化させるアニール工程とが必要となり、工程数の増加に伴い製作コストが高くなってしまう。また、従来のプロセスでは、半導体層１０にゲート電極２１およびエミッタ電極２２を形成した後、研磨工程により主面１２側からコレクタ層１を薄層化し、イオン注入工程及びアニール工程を行うため、薄層化後のプロセスにおいてＩＧＢＴが破損しやすく、製造歩留が低下してしまう。【００１２】
本発明は、上記課題を解決するためになされたものであり、ラッチアップ現象を防止すると共に低オン電圧を達成することができる半導体装置を提供することである。また、本発明は、このような半導体装置の製造歩留まりを向上することができる製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の実施例に係る半導体装置は、第１導電型又はそれとは反対の第２導電型の第１半導体層と、第１半導体層上に形成された第１導電型の第２半導体層と、第２半導体層上に島状に形成された第２導電型の第３半導体層と、第２半導体層及び第３半導体層上に形成された絶縁膜と、絶縁膜上に形成された制御電極と、第２半導体層及び第３半導体層に電気的に接続された第１主電極と、第１半導体層に電気的に接続され、Ｐｄを有する第２主電極とを備えたことを特徴とする。【００１４】
また、本発明の実施例に係る半導体装置の製造方法は、第１導電型又はそれとは反対の第２導電型の第１半導体層を形成する工程と、第１半導体層上に第１導電型の第２半導体層を形成する工程と、第２半導体層上に島状に第２導電型の第３半導体層を形成する工程と、第２半導体層及び第３半導体層上に絶縁膜を形成する工程と、絶縁膜上に制御電極を形成する工程と、第２半導体層及び第３半導体層上に第１主電極を形成する工程と、第１半導体層上にＰｄを有する第２主電極を形成する工程とを備えたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ラッチアップ現象を防止すると共に低オン電圧を達成することができる半導体装置を提供することができる。また、本発明によれば、このような半導体装置の製造歩留まりを向上することができる製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１に係る半導体装置を示す側面断面図である。
【図２】実施例１に係る半導体装置の製造方法を説明する第１工程断面図である。
【図３】第２工程断面図である。
【図４】第３工程断面図である。
【図５】本発明の実施例２に係る半導体装置を示す側面断面図である。
【図６】従来技術に係るＩＧＢＴの構造を示す側面断面図である。
【図７】従来技術に係るＩＧＢＴの出力電圧ＶCEと出力電流ＩCの特性を示す相関図である。
【発明を実施するための形態】
【００１７】
次に、図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００１８】
また、以下に示す実施例はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
（実施例１）
本発明の実施例１は、トレンチ構造を有するパンチスルー型ＩＧＢＴを備えた半導体装置に本発明を適用した例を説明するものである。
【００２０】
図１に示すように、実施例１に係るＩＧＢＴは、第１導電型の第１半導体層１と、第１半導体層１上に形成され第１導電型とは反対の第２導電型の第４半導体層２と、第４半導体層２上に形成された第２導電型の第５半導体層３と、第５半導体層３上に形成された第１導電型の第２半導体層４と、第２半導体層４上に島状に形成された第２導電型の第３半導体層５と、第２半導体層４及び第３半導体層５上に形成された絶縁膜７と、絶縁膜７上に形成された制御電極２１と、第２半導体層４及び第３半導体層５に電気的に接続された第１主電極２２と、第１半導体層１に電気的に接続され、Ｐｄ（パラジウム）を有する第２主電極２３とを備えている。
【００２１】
実施例１において、第１導電型はｐ型であり、第２導電型はｎ型である。つまり、第１導電型の第１半導体層１はｐ＋型コレクタ層、第２導電型の第４半導体層２はｎ＋型バッファ層、第２導電型の第５半導体層３はｎ−型ドリフト層、第１導電型の第２半導体層４はｐ型ベース層、第２導電型の第３半導体層５はｎ＋型エミッタ層である。制御電極２１はここではゲート電極として機能する。この第１半導体層１、第４半導体層２、第５半導体層３、第２半導体層４、第３半導体層５、絶縁膜７及び制御電極２１はパンチスルー型ＩＧＢＴを構築する。
【００２２】
更に、この第１半導体層１乃至第３半導体層５は、製造プロセス中にはウエーハとして使用され、製造プロセスのダイシング工程以降には細分化されたチップとして使用される半導体層１０を構築する。
【００２３】
実施例１において、ＩＧＢＴは、トレンチ構造を採用しているので、半導体層１０の主面（図１中、上側表面であって第３半導体層５の表面）１１からこの主面１１に対向する他の主面（図１中、下側裏面であって第１半導体層の表面）１２に向い、第５半導体層３内部にまで達するように形成されたトレンチ６を備えている。絶縁膜７はトレンチ６内の側面並びに底面に沿って形成されている。制御電極２１は、トレンチ６内に絶縁膜７を介して形成され、このトレンチ６内に埋設されている。
【００２４】
第１主電極２２は、第２半導体層４上、第３半導体層５上及び制御電極２１上に形成された層間絶縁膜８上に形成され、第２半導体層４及び第３半導体層５に電気的に接続される。つまり、第１主電極２２は半導体層１０の主面１１側に形成される。第１主電極２２には例えばＡｌ（アルミニウム）層、Ａｌ合金層等が使用される。
【００２５】
第２主電極２３は、実施例１において、第１半導体層１の表面つまり半導体層１０の主面１２上の全域に形成されている。この第２主電極２３は、例えば、第１半導体層１の表面からその上層にＰｄ層２３１、Ｔｉ（チタン）層２３２、Ｎｉ（ニッケル）層２３３、Ａｕ（金）層２３４のそれぞれを順次積層した構造により構成されている。
【００２６】
Ｐｄ層２３１は、第１半導体層１の電子親和力と第２主電極２３の仕事関数との差（χs−φm）を小さくし又は負に調整し、第１半導体層１と第２主電極２３との間のオーミック接合を得る機能を有する。ここで、Ｐｄ層２３１は、ピュアなＰｄであってもよいが、オーミック接合を得る目的においてはＰｄシリサイドであってもよい。Ｐｄシリサイドは、それ自体を成膜してもよいが、Ｐｄを成膜しその際の熱処理若しくは後の熱処理によって第１半導体層１のシリコンと化合させ、Ｐｄの成膜されたすべての膜厚若しくはその一部の膜厚をシリサイド化することにより形成してもよい。
【００２７】
Ｔｉ層２３２は、バリアメタル層としての機能を有し、第１半導体層１とＰｄ層２３１との界面への酸素の混入を抑制し、その界面における剥離を防止する。Ｎｉ層２３３は、半導体装置を組立工程において半田付け等により実装する際の接着層（合金化反応層）としての機能を有する。Ａｕ層２３４は、Ｎｉ層２３３の酸化を防止する機能を有する。
【００２８】
なお、Ｎｉ層２３３は、半導体装置が完成した後にユーザサイドで形成する場合もあり、又半田を使用しない場合もあるので、実施例１においては特に備えていなくてもよい。Ａｕ層２３４は、同様に備えていなくてもよい。
【００２９】
また、実施例１において、第２主電極２３には、前述のＰｄ層２３１、Ｔｉ層２３２、Ｎｉ層２３３、Ａｕ層２３４の積層構造に代えて、Ｐｄ層、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｇ層の積層構造、若しくはＰｄ層、Ｔｉ層、Ｎｉ層、Ｖ（バナジウム）層、Ａｇ層の積層構造を使用することができる。
【００３０】
次に、本発明の実施例１に係る半導体装置の製造方法の一例は以下の通りである。図２に示すように、半導体層１０が形成される。半導体層１０は、まず最初にｐ＋型コレクタ層である第１半導体層１にｎ型不純物としてのリン（Ｐ）を拡散してｎ＋型バッファ層である第４半導体層２を形成する。引き続き、第４半導体層２上にｎ−型ドリフト層である第５半導体層３がエピタキシャル成長により形成され、この第５半導体層３にｐ型不純物としてのボロン（Ｂ）を拡散してｐ型ベース層である第２半導体層４が形成される。引き続き、第２半導体層４にＰを拡散してｎ＋型エミッタ層である第３半導体層５が形成される。なお、実施例１に係る半導体装置の半導体層１０は、第４半導体層２及び第５半導体層３とを有しているが、本発明は、第４半導体層２を形成しないで第５半導体層３だけを形成してもよい。
【００３１】
次に、半導体層１０の主面１１側においてトレンチ６が形成される（図３参照。）トレンチ６は、フォトリソグラフィ技術により形成したマスクを用い、反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより第２半導体層４及び第３半導体層５を貫通して第５半導体層３まで到達するようなパターンニングを行うことにより形成される。引き続き、トレンチ６内部に、例えば熱酸化法を用いてシリコン酸化膜（ＳｉＯ2）からなる絶縁膜７が形成される。図３に示すように、引き続き、半導体層１０の主面１１の全域並びにトレンチ６内部の絶縁膜７上に例えばポリクリスタルシリコンを成膜し、半導体層１０の主面１１を化学機械研磨（ＣＭＰ）等の研磨法を用いて平坦化することにより、図３に示すように、トレンチ６内部に埋設された制御電極２１が形成される。ここで、トレンチ６並びに制御電極２１の平面形状はストライプ状又は格子状又はドット状に形成される。
【００３２】
次に、第３半導体層５、絶縁膜７及び制御電極２１上に層間絶縁膜８が形成される（図４参照。）。層間絶縁膜８には例えばＣＶＤ法を用いて成膜されたシリコン酸化膜が使用される。トレンチ６の形成手法と同様の手法を用い、第３半導体層５、絶縁膜７及び層間絶縁膜８に第２半導体層４まで達する開口（コンタクト開口）部が形成される。図４に示すように、スパッタリング法を用い、例えばＡｌからなる第１主電極２２が形成される。
【００３３】
そして、半導体層１０の主面１２側において、研磨（バックグラインド処理）工程を用い第１半導体層１の表面（裏面）が薄層化される（図１参照。）。そして、前述の図１に示すように、スパッタリングを用い、第１半導体層１の表面上に例えばＰｄ層２３１、Ｔｉ層２３２、Ｎｉ層２３３、Ａｕ層２３４のそれぞれを順次形成し、第２主電極２３が形成される。この第２主電極２３のＰｄ層２３１は、この第２主電極２３１の形成に伴う熱処理又はそれ以降の熱処理、例えば１００℃−１５０℃程度の熱処理によって、第１半導体層１のＳｉと化合し、Ｐｄ層２３１と第１半導体層１との少なくとも界面部分にＰｄシリサイドを容易に生成するようになっている。
【００３４】
実施例１に係る半導体装置の製造方法は従来のＩＧＢＴの製造方法に対して少なくともＰｄ層２３１を有する第２主電極２３を形成する工程を備えた点に差を有し、この第２主電極２３を形成する工程以外の工程は従来のＩＧＢＴの製造方法と同一の工程を用いて形成される。
【００３５】
ここで、実施例１に係る半導体装置の製造方法において、第１半導体層１の厚さは例えば５０μｍ〜３００μｍ、第４半導体層２の厚さは例えば５μｍ〜２０μｍ、第５半導体層３の厚さは例えば２０μｍ〜７０μｍに設定されている。また、第１半導体層１の不純物濃度は例えば１×１０16ｃｍ-3〜１×１０19ｃｍ-3、好ましくは５×１０17ｃｍ-3〜８×１０18ｃｍ-3、第４半導体層２の不純物濃度は例えば５×１０16ｃｍ-3〜５×１０18ｃｍ-3、第５半導体層３の不純物濃度は例えば５×１０13ｃｍ-3〜５×１０15ｃｍ-3に設定されている。
【００３６】
このように構成される実施例１に係る半導体装置のＩＧＢＴにおいては、第２主電極２３にＰｄ層２３１を備えたので、第１半導体層１の電子親和力と第２主電極２３の仕事関数との差（χs−φm）を小さくすることができ、又は負に設定することができ、双方の接続にオーミック接合が得られるため、オン電圧が低く、安定動作が可能となる。更に、第１半導体層１の不純物濃度を５×１０17ｃｍ-3〜８×１０18ｃｍ-3と従来に比べて１桁以上低くしたため、ＩＧＢＴの動作時における正孔の注入量を抑制することができ、ラッチアップ現象を防止することができる。
【００３７】
また、実施例１に係る半導体装置の製造方法においては、第２主電極２３が積層構造であっても、同一のスパッタリング装置内で連続的な処理によって形成することができる。したがって、工程数の増加が無く、特別な後処理の必要も無いため、半導体装置を低コストで歩留良く製造することができる。
【００３８】
なお、実施例１に係る半導体装置及びその製造方法は前述の例に限定されない。例えば、本発明は、パンチスルー型ＩＧＢＴに用いることが最も効果的であるが、ノンパンチスルー型ＩＧＢＴやトレンチ構造を有しないプレーナ型ＩＧＢＴに適用してもよい。これらのＩＧＢＴを備えた半導体装置に本発明を適用すれば、前述の実施例１に係る半導体装置により得られる効果と同様の効果を得ることができる。また、本発明においては、第２の主電極２３の構造は、主面１２に対し、Ｐｄが最も近くに形成されていれば、その他の電極材料を含む積層構造でもよい。
【００３９】
（実施例２）
本発明の実施例２は、トレンチ構造を有する縦型パワーＭＯＳＦＥＴを備えた半導体装置に本発明を適用した例を説明するものである。
【００４０】
図５に示すように、実施例２に係る縦型パワーＭＯＳＦＥＴは、第２導電型の第１半導体層１と、第１半導体層１上に形成された第２導電型の第５半導体層３と、第５半導体層３上に形成された第１導電型の第２半導体層４と、第２半導体層４上に島状に形成された第２導電型の第３半導体層５と、第２半導体層４及び第３半導体層５上に形成された絶縁膜７と、絶縁膜７上に形成された制御電極２１と、第２半導体層４及び第３半導体層５に電気的に接続された第１主電極２２と、第１半導体層１に電気的に接続され、Ｐｄを有する第２主電極２３とを備えている。
【００４１】
実施例２において、前述の実施例１と同様に、第１導電型はｐ型であり、第２導電型はｎ型である。つまり、第２導電型の第１半導体層１はｎ＋型基板（ドレイン層）、第２導電型の第５半導体層３はｎ型ドレイン層、第１導電型の第２半導体層４はｐ型ボディ層、第２導電型の第３半導体層５はｎ＋型ソース層である。制御電極２１はここではゲート電極として機能する。この第１半導体層１、第５半導体層３、第２半導体層４、第３半導体層５、絶縁膜７及び制御電極２１はｎチャンネル導電型の縦型パワーＭＯＳＦＥＴを構築する。
【００４２】
第２主電極２３は、前述の実施例１に係る半導体装置の第２主電極２３と同様に、例えばＰｄ層２３１、Ｔｉ層２３２、Ｎｉ層２３３、Ａｕ層２３４のそれぞれを積層した構造により構成されている。例えばｎ型不純物として砒素（Ａｓ）がドープされた第１半導体層１が使用されると、Ｔｉ等の金属をこの第１半導体層１に直接接触させるとショットキー接合になる。実施例２に係る半導体装置においては、第１半導体層１の主面１２にＰｄ層２３１又はそのシリサイド層を直接接触させているので、前述の実施例１に係る半導体装置と同様に、オーミック接合が得られ、同様の効果を得るこができる。
【００４３】
なお、本発明は、ｎチャンネル導電型の縦型パワーＭＯＳＦＥＴに限定されるものではなく、ｐチャンネル導電型の縦型パワーＭＯＳＦＥＴに適用することができる。また、本発明は、絶縁膜７に酸化膜を用いたＭＯＳＦＥＴに限定されるものではなく、絶縁膜７に窒化膜やオキシナイトライド膜を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）に適用することができる。また、本発明は、トレンチ構造を有する縦型パワーＭＯＳＦＥＴに限定されるものではなく、プレーナ構造を有する縦型パワーＭＯＳＦＥＴに適用することができる。
【産業上の利用可能性】
【００４４】
本発明は、ラッチアップ現象を防止すると共に低オン電圧を達成することができる半導体装置並びにこのような半導体装置の製造歩留まりを向上することができる製造方法に広く適用可能である。
【符号の説明】
【００４５】
１    第１半導体層
２    第４半導体層
３    第５半導体層
４    第２の半導体層
５    第３半導体層
６    トレンチ
７    絶縁膜
８    層間絶縁膜
１０  半導体層
２１  制御電極
２２  第１主電極
２３  第２主電極
２３１  Ｐｄ層
２３２  Ｔｉ層
２３３  Ｎｉ層
２３４  Ａｕ層
【図１】
2009157299.tif 000003
【図２】
2009157299.tif 000004
【図３】
2009157299.tif 000005
【図４】
2009157299.tif 000006
【図５】
2009157299.tif 000007
【図６】
2009157299.tif 000008
【図７】
2009157299.tif 000009
【国際調査報告】
2009157299.tif 000010
2009157299.tif 000011
2009157299.tif 000012
2009157299.tif 000013