(57)【要約】  各々が論理回路の集合からなる単位を複数含む半導体集積回路装置であって、論理回路の集合からなる単位の各々は互いに共通する実装設計のパターンを有し、又当該半導体集積回路装置に対し外部から電源を供給するための電源端子間の間隔の偶数倍のサイズを有する。
2009047840.tif 000002
【特許請求の範囲】
【請求項１】
各々が論理回路の集合からなる単位を複数含む半導体集積回路装置であって、
前記論理回路の集合からなる単位の各々は、互いに共通する実装設計の内容を有し、
前記論理回路の集合からなる単位の各々の、縦および横の長さは、それぞれ、当該半導体集積回路装置に対し外部から電源を供給するための電源端子間の間隔の偶数倍とされてなる、
半導体集積回路装置。
【請求項２】
前記論理回路の集合からなる単位の各々には、これに対応する、前記電源端子に接続された電源供給用の電源パターンが設けられ、
前記論理回路の集合からなる単位の各々には、前記電源端子のうちの偶数個が属する構成とされてなる請求項１に記載の半導体集積回路装置。
【請求項３】
前記論理回路の集合からなる単位の各々はキャッシュメモリを構成してなる請求項１に記載の半導体集積回路装置。
【請求項４】
前記キャッシュメモリの内部に、繰り返しパターン論理回路、テスト回路あるいはスタンダードセルのうちの少なくとも一の回路を含める構成とされてなる請求項３に記載の半導体集積回路装置。
【請求項５】
等間隔に配置された複数のバンプと、
キャッシュメモリとを有する半導体装置において、
前記キャッシュメモリの横方向の幅及び縦方向の幅を、隣り合うバンプ同士の間隔の偶数倍としたことを特徴とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に係り、特に実装設計の容易化を図り得る構成を持たせた半導体集積回路装置に関する。
【背景技術】
【０００２】
従来半導体集積回路装置の実装設計の流れは、開発リソースの問題から、半導体集積回路装置の実装作業を出来るだけ効率良く行うため、先ず基本となる論理回路のブロックを作成し、これをフリップ展開する。【０００３】
図１は半導体集積回路装置の一例の平面図を示す。【０００４】
図１の半導体集積回路装置には、論理回路のブロックとしてブロック１とブロック２とが含まれ、その各ブロックには６個のキャッシュメモリが含まれている。又図１の例の場合、これら６個のキャッシュメモリの各々は同様の実装設計の内容を有することとされ、もって実装設計の容易化が図られている。【０００５】
ここでフリップ展開とは、実装設計の内容を、例えば図１中、左右対称となるように、そのままコピーすることを言う。図１の例では６個のキャッシュメモリよりなるブロック１に対し、その実装設計の内容を、左右対称となるようにコピーすることでブロック２の実装設計の内容を生成する。このようにして全体のフロアプランを組み立てる設計手法を採る。【０００６】
図２は図１の構成を有する半導体集積回路装置の上位層に設けられるバンプと、半導体集積回路装置に含まれる各キャッシュメモリとの間の位置関係の例を示し、図３はこのような半導体集積回路装置におけるバンプの配置および電源構造（斜視図）の例を示す。【０００７】
図３に示される構造は、例えば図２中、６個のキャッシュメモリのうちの一のキャッシュメモリの部分に該当する。【０００８】
ここでバンプとは、半導体集積回路装置に外部から電源を供給するための電極であり、電源端子とも称する。【０００９】
図２では、ブロック１に含まれる６個のキャッシュメモリのうちの一のキャッシュメモリにつき、上位層のバンプとの位置関係を示している。図中、ＶＳＳ、ＶＤＤは、それぞれＶＳＳバンプ、ＶＤＤバンプの位置を示している。ＶＳＳバンプ、ＶＤＤバンプとは、それぞれ一方が電源側の端子（即ち正極）であり、他方が接地側の端子（即ち負極）である。そして図２に示される如く、各ＶＳＳバンプ、ＶＤＤバンプの配置間隔に相当する距離はバンプピッチと称されている。【００１０】
なお図２および図３に示される如く、異なる種類のバンプであるＶＤＤバンプおよびＶＳＳバンプは、異なる種類のバンプ同士が隣接するように交互に配列され、同一種類のバンプ、例えばＶＤＤバンプ同士、或いはＶＳＳバンプ同士が隣接することはない。これは電源の供給のためには正極と負極とが相互に対応して設けられる必要があるためである。【００１１】
図３では、ブロックの上位層におけるＶＳＳバンプＢ１１〜Ｂ１４、ＶＤＤバンプＢ２１〜Ｂ２５の配置および下位層の電源パターンＶＳＳ，ＶＤＤ、Ｐ１１〜Ｐ１５，Ｐ２１〜Ｐ２５の配置を示している。【００１２】
ここでＶＳＳバンプ、ＶＤＤバンプは、各々図中、最上位層上で円として示され、電源パターンＶＳＳ，ＶＤＤは、図中、最下部において、それぞれ縦横に延在する細長い帯状のパターンとして示されている。【００１３】
上位層に設けられたＶＳＳバンプ、ＶＤＤバンプと下位層の電源パターンＶＳＳ，ＶＤＤとはビア等を介して互いに電気的に接続され、もって上位層のＶＤＤバンプ、ＶＳＳバンプを介し、下位層の電源パターンＶＳＳ，ＶＤＤに対し外部から電源が供給される。【００１４】
図３に示すように、半導体集積回路装置の電源パターンＶＳＳ，ＶＤＤは上位層のＶＤＤバンプ、ＶＤＤバンプのバンプピッチに対し、一定間隔で複数配置される。【００１５】
一方、半導体集積回路装置における、電源パターンＶＳＳ，ＶＤＤより更に下位層におけるキャッシュメモリ等の設計は、半導体集積回路装置のチップ面積を小さくするため、個々のキャッシュメモリのマクロサイズ（すなわち当該キャッシュメモリ全体のサイズ）を可能な限り小さくするように設計される。【００１６】
このような設計手法は個々のキャッシュメモリとしては省面積化が図れることから有効な手法といえる。【００１７】
しかしながらこのような設計手法によると、例えば図２に示すように、個々のキャッシュメモリのマクロサイズが上位層のＶＳＳバンプ、ＶＤＤバンプのバンプピッチと合致しない事態が生じ得る。【００１８】
即ち図２の例では図示の如く、上位層のＶＳＳバンプ、ＶＤＤバンプとの位置関係が示されたキャッシュメモリの縦横それぞれの長さ（即ちマクロサイズ）はバンプピッチの３倍より大きく、４倍より小さい。また、図２に示す如く、キャッシュメモリに対し、４個のＶＳＳバンプ（図２中、ＶＳＳと記載された矩形が対応する）と５個のＶＤＤバンプ（同、ＶＤＤと記載された矩形が対応する）が属することになる。【００１９】
図４は、半導体集積回路装置に含まれる個々のキャッシュメモリＣ１，Ｃ２の平面図を示している。又図４の構成では電源パターンが等間隔で配置されている。【００２０】
図４の各キャッシュメモリＣ１，Ｃ２における電源パターンと、上記図３中の電源パターンとの関係は以下の通りである。【００２１】
図３の例では、上位層のバンプと電源パターンとの間の関係の理解を容易にする目的から、各バンプに対し２本の電源パターンが設けられている例が示されている。図３の場合、ＶＳＳバンプＢ１４と２本の電源パターンＰ１１，Ｐ１２とが対応し、同様にＶＤＤバンプＢ２４と２本の電源パターンＰ２１，Ｐ２２とが対応する。
他方、１つのバンプに対応する電源パターンの数はこの例より多いのが一般的である。図４の例では図３の場合同様、１つのバンプＢに対し２本の電源パターンが接続されている。なお図４において、各電源パターンＶＳＳ，ＶＤＤは、図中上下方向に延在する細長い帯状のパターンとして示されている。なお図４においては図３における場合同様、バンプＢのうち着色がなされている方がＶＳＳバンプを示し、着色がなされていない方がＶＤＤバンプを示す。【００２２】
又図４中、ピンＡ，Ｂ，Ｃ，Ｄは、各々が、電源パターンＶＳＳ，ＶＤＤが設けられた層の更に下位層に設けられる論理回路ブロックの入出力端子を示している。これらピンＡ，Ｂ，Ｃ，Ｄを当該半導体集積回路装置の外部との間で電気的に接続するため、図示の如く、図中下方向に延在する配線パターンＰ１５１，Ｐ１５２が各ピンＡ、Ｂ、Ｃ、Ｄに接続するように設けられている。【００２３】
ここでキャッシュメモリの外部との間でキャッシュメモリの内部の端子の接続を行う場合、電源パターンＶＳＳ，ＶＤＤ、Ｐ１１１，Ｐ１２１、Ｐ１１２，Ｐ１２２等を避けて配線する必要がある。【００２４】
又、実装作業を効率よく行うため論理回路のブロックをフリップ展開する設計手法を採る場合、フリップ展開後に上位層の電源パターンＶＳＳ，ＶＤＤと上記キャッシュメモリの外部との間でのキャッシュメモリの内部の端子の接続のための配線とがショートしないように配線することを考慮すると、各キャッシュメモリにおいて上位層の電源パターンＶＳＳ，ＶＤＤに対する上記キャッシュメモリの外部との間でのキャッシュメモリの内部の端子の接続のための配線の相対位置が他のキャッシュメモリに対して変わることがなく一定となるように上記キャッシュメモリの外部との間でのキャッシュメモリの内部の端子の接続のための配線が配置されることが望ましい、
ここで、個々のキャッシュメモリのサイズがバンプピッチの３倍より大きく４倍より小さいような場合、上位層のＶＳＳ，ＶＤＤバンプの位置と下位層の個々のキャッシュメモリの位置との相対関係が、個々のキャッシュメモリ毎に異なるものとなることが想定される。その場合図４に示す如く、上位層の電源パターンＶＳＳ，ＶＤＤと、キャッシュメモリＣ１，Ｃ２との相対位置が、個々のキャッシュメモリ毎に異なる構成となる場合がある。【００２５】
すなわち図４の例の場合、キャッシュメモリＣ１のピンＡ，Ｂの左側に電源パターンＶＳＳ、Ｐ１１１及びＶＤＤＰ、１２１が存在する。これに対し、キャッシュメモリＣ１とピンＡ，Ｂの配置も同様とされているキャッシュメモリＣ２では、ピンＡ，Ｂの左側の電源パターンＶＳＳ、Ｐ１１１，ＶＤＤ、Ｐ１２１が、キャッシュメモリＣ１より、相対的に左側にずれて配置されている。【００２６】
また上記の如く上位層の電源パターンＶＳＳ，ＶＤＤは一定の間隔で配置されるため、キャッシュメモリＣ２ではピンＡ，Ｂの右側の電源パターンＶＳＳ、Ｐ１１２，ＶＤＤ、Ｐ１２２の位置が、キャッシュメモリＣ１に比し、上記同様相対的に左側にずれている。この場合、キャッシュメモリＣ２に対してキャッシュメモリＣ１と同様の配線をした場合、不都合が生ずる。【００２７】
すなわちキャッシュメモリＣ１のピンＡ，Ｂからの配線パターンＰ１５１，Ｐ１５２は、図示の如くキャッシュメモリＣ１の下端の付近で鉤型に曲げられ、その経路が右側にシフトされている。しかしながらこの配線パターンの経路をそのままキャッシュメモリＣ２の配線パターンＰ１６１，Ｐ１６２についても採用した場合、図から明らかなように、ピンＢからの配線パターンＰ１６２が隣の電源パターンＶＳＳ、Ｐ１１２と接触し、ショートしてしまう。このような事態を避けるため、図４に示す如く、キャッシュメモリＣ２の場合、キャッシュメモリＣ１とは異なり、ピンＡ，Ｂからの配線は図示の如くキャッシュメモリＣ２の下端の付近で鉤型に曲げられ、その経路が左側にシフトされる。したがって、キャッシュメモリ毎に内部の端子から外部への配線の経路を変更する必要性が生ずる場合がある。【００２８】
このように、個々のキャッシュメモリにおける実装設計を個別に検討する必要性が生じ、実装設計の効率が悪化することが考えられる。
【特許文献１】特開平７−２２５１０号公報
【特許文献２】特開平１１−２５０７００号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
本発明は上記問題点に鑑みてなされたものであり、本発明の目的は実装効率を低下させることなく実装設計の効率を向上し得る構成の半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００３０】
本発明では各々が論理回路の集合からなる単位を複数含む半導体集積回路装置であって、前記論理回路の集合からなる単位の各々は互いに共通する実装設計のパターンを有し、前記論理回路の集合からなる単位の各々は当該半導体集積回路装置に対し外部から電源を供給するための電源端子間の間隔の偶数倍のサイズを有するようにした。
【発明の効果】
【００３１】
本発明によれば、半導体集積回路装置の実装効率の低下の問題を解決しながら、そこに含まれる個々のキャッシュメモリにおける上位層のバンプとの相対位置関係を一定にすることが可能となるため、一のキャッシュメモリの設計内容をそのまま他のキャッシュメモリに適用することが可能となり、実装設計の効率化が図れる。
【図面の簡単な説明】
【００３２】
【図１】半導体集積回路装置の実装設計の一例を説明するための平面図である。
【図２】半導体集積回路装置の実装設計における従来の問題点を説明するための図（その１）である。
【図３】半導体集積回路装置の実装設計の一例を説明するための斜視図である。
【図４】半導体集積回路装置の実装設計における従来の問題点を説明するための図（その２）である。
【図５】本発明の一実施例による半導体集積回路装置の構成を説明するための平面図である。
【図６】本発明の一実施例による半導体集積回路装置に含まれるキャッシュメモリに含まれるクロック発生器の回路構成を説明するため図である。
【図７】本発明の他の実施例による半導体集積回路装置の構成を説明するための平面図である。
【図８】本発明の実施例による半導体集積回路装置の構成を説明するための平面図（その１）である。
【図９】本発明の実施例による半導体集積回路装置の構成を説明するための平面図（その２）である。
【符号の説明】
【００３３】
１１、１３、２１，２３，３１，３３  メモリセルアレイ
１２、２２，３２  制御回路
１４、１６、２４，２６，３４，３６  Ｉ／Ｏ回路
１５、２５，３５  クロック発生器
３７  スタンダードセルエリア
Ｃ１，Ｃ２，Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ４２  キャッシュメモリ
Ｂ，Ｂ１１〜Ｂ１５，Ｂ２１〜Ｂ２４  バンプ
Ｐ１１〜Ｐ１５，Ｐ２１〜Ｐ２５  電源パターン
Ｐ１１１、Ｐ１１２，Ｐ１２１，Ｐ１２１  電源パターン
Ｐ１５１，Ｐ１５２，Ｐ１６１，Ｐ１６２  配線パターン
【発明を実施するための最良の形態】
【００３４】
図２の例の場合上記の如く個々のキャッシュメモリの縦横それぞれの長さがバンプピッチの３倍より大きく４倍より小さいことで上記の問題点が生じていたが、個々のキャッシュメモリの縦横それぞれの長さをバンプピッチの偶数倍、例えば4倍となるように個々のキャッシュメモリの実装設計を行うようにする。【００３５】
その結果個々のキャッシュメモリにおける上位層のＶＳＳ，ＶＤＤバンプの位置との相対位置関係が個々のキャッシュメモリ毎に異なることが無く、一定にすることが出来る。したがって上記問題は解消する。すなわち個々のキャッシュメモリにおける実装設計の内容を個別に検討する必要性は無くなり、一のキャッシュメモリに対する実装設計の内容を、他のキャッシュメモリに対し、特に検討の必要なく、そのまま適用できる。【００３６】
ここで個々のキャッシュメモリの縦横それぞれの長さをバンプピッチの偶数倍とせずに奇数倍とした場合、以下の問題が生ずる。【００３７】
バンプは上記の如く、電源側のバンプと接地側のバンプとの2種類のもの（すなわちＶＤＤ，ＶＳＳ）よりなる必要がある。これは電源の供給には正極と負極とが必要となることから明らかである。【００３８】
ここでキャッシュメモリの縦横それぞれの長さがバンプピッチの奇数倍の場合、例えば各々がバンプピッチの３倍の場合を想定すると、上記の如く個々のキャッシュメモリに属するバンプとして、ＶＳＳが４個に対しＶＤＤが５個となり、両者の個数が一致しない。他方上記の如くの理由から、ＶＤＤ．ＶＳＳの２種類の電極は各々が対となるべきものであり、その個数を一致させる必要がある。【００３９】
これに対し本発明の如くキャッシュメモリの縦横それぞれの長さがバンプピッチの偶数倍となるようにした場合、例えば上記例の場合、個々のキャッシュメモリの縦横のサイズを各々バンプピッチの４倍となるように設計することにより、個々のキャッシュメモリに属する２種類のバンプＶＳＳ，ＶＤＤの個数を常に一致させることが出来る。【００４０】
なおこのようにキャッシュメモリの縦横それぞれの長さをバンプピッチの偶数倍とする場合、当該偶数倍の偶数は、必ずしも当該キャッシュメモリの縦横それぞれについて等しい偶数、例えば４倍とする必要はなく、互いに異なる偶数（縦えば縦４倍、横６倍等）としてもよい。そのような場合も上記の場合同様個々のキャッシュメモリに属する２種類のバンプＶＳＳ，ＶＤＤの個数を常に一致させることが出来る。【００４１】
以下に本発明の実施例につき、図とともに説明する。なお、以下ではキャッシュメモリを例示して説明する。【００４２】
本実施例では、半導体集積回路装置の実装設計において、キャッシュメモリの面積を拡大することにより、キャッシュメモリの縦横のサイズをバンプピッチの２ｎ（但しｎは正の整数、以下同様）に合わせる。又、キャッシュメモリの内部に繰り返しパターンによる論理回路、テスト回路等の定型的な論理回路等を含めるようにしてもよい。【００４３】
本実施例では、半導体集積回路装置に含まれるキャッシュメモリの内部に、論理回路、テスト回路等の定型的な論理回路等を組み込むことにより、キャッシュメモリのマクロサイズをバンプピッチ×２ｎに合わせるにようにしてもよい。その結果、上位設計で得られる基本ブロックに生じる可能性のある無駄なデッドスペースを無くすことが出来る。【００４４】
その結果、上位設計において行われる基本ブロックのフリップ展開後に、キャッシュメモリの外部からキャッシュメモリの内部の端子への接続を行う配線の経路につき、上位層の電源パターンとの相対位置を個別に検討する必要がなく、個々のキャッシュメモリの実装設計の内容として繰り返しパターンを利用でき、実装設計作業を大幅に効率化することが出来る。【００４５】
更にスタンダードセルエリアをキャッシュメモリ内に設けるようにすることでキャッシュメモリの外に新たなサイトを発生する必要性を極力減らすことが出来、もってキャッシュメモリ同士の間隔を詰めて配置することができ、半導体集積回路装置のチップ全体の実装密度の向上を図ることが出来る。【００４６】
また、キャッシュメモリのマクロサイズをバンプピッチ×２ｎに合わせることでキャッシュメモリのマクロサイズに余裕ができ、その空いた空間（スペース）を利用し、キャッシュメモリ内部に含まれる、それぞれの基本回路のブロックの面積を拡げる。その結果ＤＦＭ（Ｄｅｓｉｇｎ  ｆｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ）を考慮した実装設計が可能となり、トランジスタの配置間隔や信号配線間隔を拡げることができ、キャッシュメモリ内部の信号配線間容量を下げ、ノイズに強いキャッシュメモリが実現できるとともに、製品の歩留まりを向上し得る。【００４７】
図５は本発明の一実施例の半導体集積回路装置に含まれるキャッシュメモリの概略構成を説明するための図である。【００４８】
図５（ａ）は本実施例を適用しない場合の構成である。図５（ａ）では、キャッシュメモリＣ１１は、その主要な回路として、メモリセルアレイ１１，１３，クロック生成器１５，外部とのインターフェースである入出力回路１４，１６、アドレスデコーダ等の制御回路１２を、基本回路のブロックとして有する。【００４９】
図５（ａ）はこのような回路構成のキャッシュメモリの実装設計を、実装効率優先、すなわち実装面積を最小化するという点を主に考慮して実装設計を行った場合の配置構成を示す。【００５０】
この場合、図５（ａ）に図示の如く、キャッシュメモリＣ１１の縦横のサイズはバンプピッチ×２ｎに合致していない。このため、個々のキャッシュメモリの実装設計を個別に検討する必要性が生じ実装設計の効率が悪化する場合が考えられる。【００５１】
他方、図５（ｂ）は本実施例の半導体集積回路装置に含まれるキャッシュメモリＣ２１の配置構成を示す。【００５２】
図５（ｂ）のキャッシュメモリＣ２１の実装設計は、キャッシュメモリの縦横のサイズがバンプピッチの偶数倍、即ちバンプピッチ×２ｎに合致するようになされる。その結果、実装設計の効率を向上させることが出来る。【００５３】
図５（ｂ）の場合図示の如く、図５（ａ）の場合に比し、キャッシュメモリの内部に含む基本回路のブロックの面積を拡げることで、キャッシュメモリのマクロサイズをバンプピッチ×２ｎに合わせるようにしている。【００５４】
図５（ｂ）に示されるキャッシュメモリＣ２１も、その主要な回路として、メモリセルアレイ２１，２３，クロック生成器２５，入出力回路２４，２６、制御回路２２を基本回路のブロックとして有している。各基本回路ブロックの構成および機能は図５（ａ）図示のキャッシュメモリＣ１１と同様であるが、各基本回路ブロックの面積は図示のごとく、図５（ａ）に図示されるキャッシュメモリＣ１１における場合に比して拡大されている。【００５５】
基本回路のブロックの面積を拡げる方法の一つとして、トランジスタの配置間隔や信号配線間隔を拡げる方法が挙げられる。通常、キャッシュメモリのマクロサイズを可能な限り小さく設計するためにMDR(Mask Design Rule)の最小ルールで配置・配線を行うが、本実施例ではキャッシュメモリの各基本回路のブロックの面積を拡げることで、キャッシュメモリのマクロサイズをバンプピッチ×２nに合わせるように実装設計を行う。そのため、キャッシュメモリのマクロサイズに余裕ができ、空いた空間を利用して各基本回路のブロック内におけるトランジスタの配置間隔や信号配線間隔を拡げることが可能となる。【００５６】
その結果、キャッシュメモリ内部の信号配線間容量を下げ、ノイズに強いキャッシュメモリを実現することが可能となる。すなわちDFM(Design for Manufacturing)を考慮した実装設計が可能となり、歩留まりを向上させることができる。【００５７】
キャッシュメモリの各基本回路のブロックの面積を拡げるための他の手法として、例えばクロック生成器１５に、図６に示すようなタイミング調整回路５１Ｂ、チップ改版用のダミートランジスタ５１E、あるいはテスト回路５１C等を含めるようにすることも可能である。【００５８】
クロック発生器１５は図６（ａ）に示される、クロック信号の位相或いはデューティー調整用の回路５１Ａ，５１Ｄ等を含む。デューティー調整用の回路５１Ａ，５１Ｄは、キャッシュメモリの外部からメインクロック信号ＣＬＫの供給を受け、キャッシュメモリ内の他の基本回路のブロックにクロックを分配する。そのため、図示の如く互いに直列に接続されたインバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＡＮＤの機能により、適宜クロックの位相、あるいはデューティーを調整する機能を提供する。【００５９】
近年半導体集積回路装置の実装構造の微細化に伴い、トランジスタの製造バラツキが大きな問題となる場合がある。特に半導体集積回路装置におけるキャッシュメモリは、キャッシュメモリ内部のタイミング調整が困難な場合があり、最悪の場合トランジスタの製造バラツキによりキャッシュメモリが動作しないような事態も想定される。【００６０】
これに対し、キャッシュメモリを構成する基本回路ブロックの面積を拡げることによって得られるスペースを利用して、キャッシュメモリ内部に供給されるクロックのタイミングを調整するためのタイミング調整回路５１Ｂをクロック発生器１５内に含めるようにすれば、キャッシュメモリ内部の微妙なタイミング調整が可能となり、製造バラツキに強いキャッシュメモリを実現することが可能となる。【００６１】
図６（ｂ）はタイミング調整回路５１Ｂの回路構成例を示す。【００６２】
図６（ｂ）に示されたタイミング調整回路５１Ｂは、インバータ回路ＩＮＶとパストランジスタＰＡＳとの組み合わせにより構成されるものであり、パストランジスタＰＡＳの開閉切り換え制御により、タイミング調整回路５１Ｂを構成する、互いに直列に接続されたインバータの個数を調整することが出来、その結果出力する信号の遅延量を調整できる。【００６３】
或いは、キャッシュメモリを構成する基本回路のブロックの面積を拡げることにより生ずるスペースを利用して、クロック発生器１５内に半導体集積回路装置のチップ改版用のダミートランジスタ５１Ｅを含めるようにすれば、キャッシュメモリが要因の半導体集積回路装置のチップの不具合の発生時、バルク改版（すなわちトランジスタの配置変更等）をすることなく、メタル改版（トランジスタ間の配線の変更等）だけで半導体集積回路装置のチップの改版を実現することが出来、チップ改版のためのコストの大幅な削減が可能となる。【００６４】
図６（ｃ）はダミートランジスタ５１Ｅの回路構成例を示す。【００６５】
図６（ｃ）に示されるダミートランジスタ５１Ｅは、互いに直列に接続された複数のインバータより構成される。メタル改版によってダミートランジスタ回路５１Ｅを、位相或いはデューティー調整用の回路５１Ｄに適宜挿入することにより、位相・デューティー調整用回路５１Ｄで生成されるクロック信号の波形を変更することが可能となる。このようにしてチップ改版をおこないチップ不具合等に対処することが可能となる。【００６６】
或いは、キャッシュメモリを構成する基本回路のブロックの面積を拡げることにより生ずるスペースを利用して、クロック発生器１５内にテスト回路５１Ｃを挿入することにより、テスト回路５１Ｃを使用してキャッシュメモリの試験が可能な構成とすることが出来る。【００６７】
図６（ｄ）はテスト回路５１Ｃの回路構成例を示す。【００６８】
図６（ｄ）に示されたテスト回路５１Ｃは、インバータ回路ＩＮＶおよびパストランジスタＰＡＳの組み合わせにより構成され、外部から供給されるテスト用の信号ＴＥＳＴによってパストランジスタＰＡＳの開閉切り換え制御を行うことにより、テスト回路５１Ｃを構成する、互いに直列に接続されたインバータの個数を調整することが出来、その結果テスト回路５１Ｃから出力される信号の遅延量を調整できる。このようにして様々な遅延量に対する回路の動作を検証することが可能となる。【００６９】
又、キャッシュメモリのマクロサイズをバンプピッチ×２ｎに合わせるためにキャッシュメモリ内部の各基本回路のブロックの面積を拡げる際、面積を拡げる前後でキャッシュメモリのマクロサイズの変化量が一定量（例えば１００μｍ程度）を超える場合、基本回路のブロック間の配線距離が長くなり、結果的にキャッシュメモリの動作上遅延量の増加を生ずる場合が想定される。【００７０】
そのような場合、キャッシュメモリを構成する各基本回路のブロックの面積を拡げることのみでキャッシュメモリの縦横のサイズをバンプピッチの２ｎ倍に合わせる方法の代わりに、以下の方法を採ることが出来る。【００７１】
図７に示す如く、上述の方法にてキャッシュメモリを構成する各基本回路のブロックの面積を一定量拡げるととともに、更に、キャッシュメモリの内部に、複雑な論理で表現する必要がないリピータのようなスタンダードセルを組み込むようにする。【００７２】
図７（ｂ）に示す本実施例によるキャッシュメモリＣ３１は、その主要な回路として、メモリセルアレイ３１，３３，クロック生成器３５，入出力回路３４，３６、制御回路３２を基本回路のブロックとして有する。各基本回路のブロックの構成および機能は、図７（ａ）に示すキャッシュメモリＣ１１と同様であるが、それぞれの回路ブロック面積は図示のごとく、キャッシュメモリＣ１１における場合に比して一定量拡大されている。【００７３】
更に、図７（ｂ）に示す実施例の場合、スタンダードセルを配置するためのスタンダードセルエリア３７をキャッシュメモリＣ３１内に設けている。その結果、図７（ｂ）に示す如く、キャッシュメモリＣ３１の面積が更に拡がり、キャッシュメモリＣ３１の縦横のサイズがバンプピッチの２ｎ倍となっている。【００７４】
図７（ｂ）に示した方法を採ることにより、キャッシュメモリを構成するそれぞれの基本回路ブロック間の配線距離を長くすることなく、キャッシュメモリのマクロサイズをバンプピッチ×２ｎに合わせることが出来る。【００７５】
図７（ｂ）のように、リピータのようなスタンダードセルをキャッシュメモリの内部に組み込む方法を採ることにより、上位設計において基本ブロックのフリップ後、キャッシュメモリの外にスタンダードセルエリア等のサイトを別途設ける必要性を極力省くことが出来、その結果図８に示す如く、キャッシュメモリを詰めて配置することが可能となり、半導体集積回路装置のチップ全体としての実装密度の向上を図り得る。【００７６】
このように、キャッシュメモリを構成する各基本回路のブロックの面積をそれぞれ拡げ、或いはスタンダードセルをキャッシュメモリの内部に組み込むことでキャッシュメモリのマクロサイズをバンプピッチ×２ｎに合わせることにより、図９に示すように、上位設計において、キャッシュメモリの外部からその内部の端子へ接続を行うための配線パターンＰ１５１，Ｐ１５２の配置につき、上位層の電源パターンＰ１１１，Ｐ１２１，Ｐ１１２，Ｐ１２２との間の相対位置をキャッシュメモリ毎に個別に考慮する必要がなくなる。その結果、繰り返しパターンを利用して各キャッシュメモリの実装設計を行うことが出来、もって実装設計作業を大幅に省力化し得る。【００７７】
図９の場合、各キャッシュメモリＣ４１，Ｃ４２の縦横のサイズがバンプピッチの２ｎ倍とされているため、各キャッシュメモリＣ４１，Ｃ４２の各々に属する、その上位層のバンプＢの内容は、個々のキャッシュメモリ毎に変化せず一定となる。なお図９においては図４における場合同様、バンプＢのうち着色がなされている方がＶＳＳバンプを示し、着色がなされていない方がＶＤＤバンプを示す。【００７８】
キャッシュメモリの縦横のサイズがバンプピッチの奇数倍、例えば３倍であった場合、各キャッシュメモリに属するバンプ９個（３×３＝９）は、一のキャッシュメモリに対してＶＤＤが５個でＶＳＳが４個となり、その隣のキャッシュメモリではＶＤＤが４個でＶＳＳが５個となる。したがってキャッシュメモリに対応するバンプはキャッシュメモリ毎に変化し、一定とならない。【００７９】
これに対し、本実施例の如くキャッシュメモリの縦横のサイズがバンプピッチの偶数（２ｎ倍）、例えば４倍であった場合、各キャッシュメモリに対応するバンプ１６個（４×４＝１６）を、常にＶＤＤが８個でＶＳＳが８個とすることができ、又その配列も常に一定とできる。したがって図９を例に取ると、各キャッシュメモリＣ４１，Ｃ４２とその上位層のバンプＢとの相対配置関係を、個々のキャッシュメモリ毎に変化せず一定にすることが出来る。その結果、バンプＢよりも下位であり、キャッシュメモリを構成する論理回路の層より上位に配置される、バンプＢに接続された電源パターンの配置も、個々のキャッシュメモリ間で変化せず、図９に示す如く、一定にすることが出来る。【００８０】
その結果、各キャッシュメモリＣ４１，Ｃ４２を構成する論理回路における端子であるピンＡ，Ｂ，Ｃ，Ｄの配置と、その上位の電源パターンＰ１１１，Ｐ１２１，Ｐ１１２，Ｐ１２２等の配置との相対位置関係も、キャッシュメモリＣ４１，Ｃ４２の間で一定となる。また、これらピンＡ，Ｂ，Ｃ，Ｄから外部に対する配線パターンＰ１５１，Ｐ１５２等の経路についても、各キャッシュメモリＣ４１，Ｃ４２毎に一定とし得る。したがって、各キャッシュメモリＣ４１，Ｃ４２の実装設計は、一のキャッシュメモリについての実装設計をそのまま、キャッシュメモリ毎に個別的な検討を行うことなく、他のキャッシュメモリに適用可能となる。【００８１】
したがって、各キャッシュメモリの実装設計において繰り返しパターンを利用することが可能となり、実装設計の効率化が可能となる。【００８２】
本発明の実施例によれば、半導体集積回路装置の全体開発工数を効果的に短縮し、コスト削減、さらに性能および歩留まりが高い製品を短期間に製造し得る。【００８３】
なお図１，２，４，５，７，８、９において、理解が容易なようにキャッシュメモリ間の間隔を示しているが、実際には隣接するキャッシュメモリ間、或いはキャッシュメモリとスタンダードセルエリアとの間の間隔は、キャッシュメモリのマクロサイズに比して無視できるほど小さい。したがって「キャッシュメモリの縦横のサイズをバンプピッチの偶数倍とする」とは「半導体回路装置の基板を分割して各キャッシュメモリに対する領域を割り当てる際の、当該各キャッシュメモリに割り当てられる領域の縦横のサイズをバンプピッチの偶数倍とする」と同義と考えることが出来、そのような構成においては上記の如く、各キャッシュメモリとその上位層のバンプとの相対配置関係を、個々のキャッシュメモリ毎に変化せず一定にすることが出来る。【００８４】
上記実施例では、一例としてキャッシュメモリの縦横のサイズをバンプピッチの偶数倍（例えば４倍）とする構成を示したが、この例に限らず、例えばキャッシュメモリの少なくとも縦又は横のサイズをバンプピッチの偶数倍とするような構成の実施例も可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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