(57)【要約】  表示パネルは、基板（１１０）と、基板（１１０）上であって、ゲート電極（１２１）、第１電極（１７２）及び第２電極（１７１）を有するボトムゲート型の薄膜トランジスタと、薄膜トランジスタの上に形成され、厚み方向に貫通するコンタクトホール（１８１）を有する絶縁層（１８０）と、絶縁層（１８０）上に形成され、コンタクトホール（１８１）を通じて第２電極（１７１）と電気的に接続される画素電極（１４）と、コンタクトホール（１８１）の下方に選択的に形成され、コンタクトホール（１８１）の底面を底上げする高さ調整層（１５３）とを備える。
2013080261.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上であって、ゲート電極、第１電極及び第２電極を有するボトムゲート型の薄膜トランジスタと、
前記薄膜トランジスタの上に形成され、厚み方向に貫通するコンタクトホールを有する絶縁層と、
前記絶縁層上に形成され、前記コンタクトホールを通じて前記第２電極と電気的に接続される画素電極と、
前記コンタクトホールの下方に選択的に形成され、前記コンタクトホールの底面を底上げする高さ調整層と、
を備える
表示パネル。
【請求項２】
前記画素電極と前記第２電極とは、直接コンタクトしている
請求項１に記載の表示パネル。
【請求項３】
前記薄膜トランジスタの前記第２電極側のチャネル端から前記画素電極と前記第２電極とのコンタクト部の中心までにおいて、前記第２電極の上面と前記基板との最小距離は、前記コンタクト部と前記基板との距離より小さい
請求項１に記載の表示パネル。
【請求項４】
前記絶縁層の最大膜厚は、前記薄膜トランジスタの形成高さ以上である
請求項１〜３のいずれか１項に記載の表示パネル。
【請求項５】
前記絶縁層の最大膜厚と最小膜厚との和は、前記薄膜トランジスタの形成高さ以上である
請求項１〜３のいずれか１項に記載の表示パネル。
【請求項６】
前記高さ調整層は、絶縁材料からなる
請求項１〜５のいずれか１項に記載の表示パネル。
【請求項７】
前記高さ調整層は、導電材料からなる
請求項１〜５のいずれか１項に記載の表示パネル。
【請求項８】
該表示パネルは、さらに、前記薄膜トランジスタのチャネル領域の上方に形成されるチャネルエッチングストッパ層を備える
請求項１〜７のいずれか１項に記載の表示パネル。
【請求項９】
前記高さ調整層は、前記チャネルエッチングストッパ層と同じ材料からなる
請求項８に記載の表示パネル。
【請求項１０】
前記表示パネルは、さらに、前記チャネルエッチングストッパ層と同じ層に形成される前記高さ調整層に重畳する位置に、前記ゲート電極と同じ層に形成される第２の高さ調整層を備える
請求項９に記載の表示パネル。
【請求項１１】
前記高さ調整層は、前記コンタクト部における前記第２電極の上面と前記基板との距離を、前記薄膜トランジスタの前記第２電極側のチャネル端から前記画素電極と前記第２電極とのコンタクト部の中心までにおける前記第２電極の上面と前記基板との最小距離より大きくする層である
請求項１〜１０のいずれか１項に記載の表示パネル。
【請求項１２】
前記画素電極は、反射電極である
請求項１〜１１のいずれか１項に記載の表示パネル。
【請求項１３】
基板を準備する基板準備工程と、
前記基板上に、ゲート電極、第１電極及び第２電極を有する薄膜トランジスタを形成する薄膜トランジスタ形成工程と、
前記薄膜トランジスタの上に、厚み方向に貫通するコンタクトホールを有する絶縁層を形成する絶縁層形成工程と、
前記絶縁層上に、前記コンタクトホールを通じて前記第２電極と電気的に接続される画素電極を形成する画素電極形成工程と、
前記絶縁層形成工程より前に、前記コンタクトホールの底面を底上げする高さ調整層を、前記コンタクトホールの下方に選択的にする高さ調整層形成工程と、
を含む
表示パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル及びその製造方法に関し、特に、発光領域を大きくした表示パネル及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。【０００３】
有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスである。このことから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）の開発が急がれている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０７−２３５４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、基板上の薄膜トランジスタ上には、平坦化膜（ＰＬ＝Ｐｌａｎａｒｉｚａｔｉｏｎ  Ｌａｙｅｒ）が積層され、平坦化膜に開けた開口部（コンタクトホール）を通じてＥＬ層の画素電極に接続されている。【０００６】
しかしながら、平坦化膜の膜厚が大きい場合、平坦化膜の上面におけるコンタクトホールの開口面積が大きくなり、発光領域に使用できるエリアが小さくなる。その結果、ＥＬ層への電流密度が高くなるので、ＥＬ層の寿命が短くなり、ＥＬ層で消費される電圧が高くなるという課題がある。【０００７】
本発明は、上記の課題に鑑みてなされたものであり、薄膜トランジスタと画素電極とを接続するためのコンタクトホールの開口面積を小さくした表示パネル及び表示パネルの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一形態に係る表示パネルは、基板と、前記基板上であって、ゲート電極、第１電極及び第２電極を有するボトムゲート型の薄膜トランジスタと、前記薄膜トランジスタの上に形成され、厚み方向に貫通するコンタクトホールを有する絶縁層と、前記絶縁層上に形成され、前記コンタクトホールを通じて前記第２電極と電気的に接続される画素電極と、前記コンタクトホールの下方に選択的に形成され、前記コンタクトホールの底面を底上げする高さ調整層とを備える。
【発明の効果】
【０００９】
本発明によれば、コンタクトホールの全長（深さ）が短くなるので、絶縁層の上面におけるコンタクトホールの開口面積を小さくすることができる。その結果、発光領域を広く確保することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】図２は、実施の形態１に係る画素回路の回路構成を示す図である。
【図３】図３は、実施の形態１に係る半導体装置の平面図である。
【図４】図４は、図３の線分ＩＶの断面を矢印の方向から見た図である。
【図５】図５は、本発明の効果を説明するために、実施例の構成と比較例とを比較した図である。
【図６Ａ】図６Ａは、実施の形態１に係る薄膜半導体装置の製造方法の基板準備工程における図４に対応する断面図である。
【図６Ｂ】図６Ｂは、実施の形態１に係る薄膜半導体装置の製造方法のゲート電極形成工程における図４に対応する断面図である。
【図６Ｃ】図６Ｃは、実施の形態１に係る薄膜半導体装置の製造方法のゲート絶縁膜形成工程における図４に対応する断面図である。
【図６Ｄ】図６Ｄは、実施の形態１に係る薄膜半導体装置の製造方法の結晶シリコン薄膜形成工程における図４に対応する断面図である。
【図６Ｅ】図６Ｅは、実施の形態１に係る薄膜半導体装置の製造方法のチャネル保護層／高さ調整層形成工程における図４に対応する断面図である。
【図６Ｆ】図６Ｆは、実施の形態１に係る薄膜半導体装置の製造方法のコンタクト層用薄膜形成工程における図４に対応する断面図である。
【図６Ｇ】図６Ｇは、実施の形態１に係る薄膜半導体装置の製造方法のソース電極／ドレイン電極形成工程における図４に対応する断面図である。
【図６Ｈ】図６Ｈは、実施の形態１に係る薄膜半導体装置の製造方法の平坦化膜形成工程における図４に対応する断面図である。
【図６Ｉ】図６Ｉは、実施の形態１に係る薄膜半導体装置の製造方法の陽極形成工程における図４に対応する断面図である。
【図７】図７は、実施の形態１の変形例１に係る半導体装置の図４に対応する断面図である。
【図８】図８は、実施の形態１の変形例２に係る半導体装置の図４に対応する断面図である。
【図９】図９は、液晶表示装置の画素回路の回路構成を示す図である。
【図１０】図１０は、実施の形態２に係る半導体装置の平面図である。
【発明を実施するための形態】
【００１１】
本発明の一形態に係る表示パネルは、基板と、前記基板上であって、ゲート電極、第１電極及び第２電極を有するボトムゲート型の薄膜トランジスタと、前記薄膜トランジスタの上に形成され、厚み方向に貫通するコンタクトホールを有する絶縁層と、前記絶縁層上に形成され、前記コンタクトホールを通じて前記第２電極と電気的に接続される画素電極と、前記コンタクトホールの下方に選択的に形成され、前記コンタクトホールの底面を底上げする高さ調整層とを備える。
【００１２】
上記構成によれば、コンタクトホールの全長（深さ）が短くなるので、絶縁層の上面におけるコンタクトホールの開口面積を小さくすることができる。その結果、発光領域を広く確保することができる。なお、「第１電極」とはソース電極及びドレイン電極の一方を指し、「第２電極」とはソース電極及びドレイン電極の他方を指す。これらは、薄膜トランジスタのタイプ（Ｐ型又はＮ型）と、「第１電極」と「第２電極」との電圧関係によって決定される。
【００１３】
また、前記画素電極と前記第２電極とは、直接コンタクトしてもよい。
【００１４】
また、前記薄膜トランジスタの前記第２電極側のチャネル端から前記画素電極と前記第２電極とのコンタクト部の中心までにおいて、前記第２電極の上面と前記基板との最小距離は、前記コンタクト部と前記基板との距離より小さくてもよい。
【００１５】
また、前記絶縁層の最大膜厚は、前記薄膜トランジスタの形成高さ以上でもよい。
【００１６】
また、前記絶縁層の最大膜厚と最小膜厚との和は、前記薄膜トランジスタの形成高さ以上でもよい。
【００１７】
一例として、前記高さ調整層は、絶縁材料からなってもよい。
【００１８】
他の例として、前記高さ調整層は、導電材料からなってもよい。
【００１９】
さらに、該表示パネルは、前記薄膜トランジスタのチャネル領域の上方に形成されるチャネルエッチングストッパ層を備えてもよい。
【００２０】
また、前記高さ調整層は、前記ＣＥＳ層と同じ材料からなってもよい。
【００２１】
さらに、前記表示パネルは、前記チャネルエッチングストッパ層と同じ層に形成される前記高さ調整層に重畳する位置に、前記ゲート電極と同じ層に形成される第２の高さ調整層を備えてもよい。
【００２２】
また、前記高さ調整層は、前記コンタクト部における前記第２電極の上面と前記基板との距離を、前記薄膜トランジスタの前記第２電極側のチャネル端から前記画素電極と前記第２電極とのコンタクト部の中心までにおける前記第２電極の上面と前記基板との最小距離より大きくする層であってもよい。
【００２３】
また、前記画素電極は、反射電極であってもよい。
【００２４】
本発明の一形態に係る表示パネルの製造方法は、基板を準備する基板準備工程と、前記基板上に、ゲート電極、第１電極及び第２電極を有する薄膜トランジスタを形成する薄膜トランジスタ形成工程と、前記薄膜トランジスタの上に、厚み方向に貫通するコンタクトホールを有する絶縁層を形成する絶縁層形成工程と、前記絶縁層上に、前記コンタクトホールを通じて前記第２電極と電気的に接続される画素電極を形成する画素電極形成工程と、前記絶縁層形成工程より前に、前記コンタクトホールの底面を底上げする高さ調整層を、前記コンタクトホールの下方に選択的にする高さ調整層形成工程とを含む。
【００２５】
以下、図面を参照して、本発明に係る半導体装置及びその製造方法を説明する。なお、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではない。すなわち、以下の実施の形態は、本発明のより好ましい形態を説明するものである。また、各図は模式図であり、必ずしも厳密に図示したものではない。
【００２６】
（実施の形態１）
まず、図１を参照して、本発明の実施の形態１に係る表示パネルの一例である有機ＥＬ表示装置を説明する。図１は、実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【００２７】
図１に示すように、有機ＥＬ表示装置（表示パネル）１０は、アクティブマトリクス基板（ＴＦＴアレイ基板）１１と、アクティブマトリクス基板１１においてマトリクス状に複数配置された画素１２と、画素１２に接続され、アクティブマトリクス基板１１上にアレイ状に複数配置された画素回路１３と、画素１２と画素回路１３との上に順次積層された陽極１４（反射電極）、有機ＥＬ層１５及び陰極１６（透明電極）と、各画素回路１３と制御回路（不図示）とを接続する複数本のソース配線１７及びゲート配線１８とを備える。有機ＥＬ層１５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【００２８】
また、複数のソース配線１７は、マトリクス状に配置された複数の画素１２の各列に対応するように配置される。すなわち、複数のソース配線１７は、互いに平行に配置される。一方、複数のゲート配線１８は、マトリクス状に配置された複数の画素の各行に対応するように配置される。すなわち、複数のゲート配線１８は、互いに平行に配置される。その結果、ソース配線１７とゲート配線１８とは、互いに交差するように配置される。そして、画素回路１３は、ソース配線１７とゲート配線１８との交点毎に配置される。
【００２９】
なお、実施の形態１では、下部電極である陽極１４を反射電極とし、上部電極である陰極１６を透明電極としたトップエミッション型の有機ＥＬ表示装置１０の例を説明するが、本発明はこれに限定されず、下部電極を透明電極とし、上部電極を反射電極としたボトムエミッション型の有機ＥＬ表示装置１０にも適用することができる。
【００３０】
次に、図２を参照して、上記有機ＥＬ表示装置１０の画素回路１３の構成を説明する。図２は、実施の形態１に係る画素回路１３の回路構成を示す図である。図２に示されるように、画素回路１３は、駆動トランジスタ２１と、スイッチングトランジスタ２２と、コンデンサ（容量部）２３とを備える。駆動トランジスタ２１は、有機ＥＬ素子を駆動するトランジスタであり、また、スイッチングトランジスタ２２は、画素を選択するためのトランジスタである。
【００３１】
スイッチングトランジスタ２２のソース電極１７３はソース配線１７に接続され、ゲート電極１２１はゲート配線１８に接続され、ドレイン電極１７４はコンデンサ２３及び駆動トランジスタ２１のゲート電極１２１に接続されている。また、駆動トランジスタ２１のドレイン電極１７２は電源配線１９に接続され、ソース電極１７１は有機ＥＬ素子のアノード（画素電極）に接続されている。
【００３２】
この構成において、ゲート配線１８にゲート信号が入力され、スイッチングトランジスタ２２をオン状態にすると、ソース配線１７に供給された信号電圧がスイッチングトランジスタ２２を介してコンデンサ２３に書き込まれた後、再びゲート配線１８にゲート信号が入力され、スイッチングトランジスタ２２をオフ状態とする。そして、コンデンサ２３に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧が、駆動トランジスタ２１のゲート電極に印加され、駆動トランジスタ２１のコンダクタンスがゲート電圧に応じて変化し、発光階調に対応した駆動電流が、有機ＥＬ素子のアノードからカソードへと流れる。これにより、有機ＥＬ素子が発光し、所定の画像を表示する。
【００３３】
なお、本実施の形態１では、駆動トランジスタ２１及びスイッチングトランジスタ２２をＮ型トランジスタとして説明しているので、ソース電極及びドレイン電極は図２に示される配置になる。しかしながら、ソース電極及びドレイン電極は、薄膜トランジスタのタイプ（Ｐ型又はＮ型）と、各電極に印加される電圧の関係とによって決定されるものであり、上記の位置関係は一例に過ぎない。すなわち、図２の駆動トランジスタ２１において、参照番号“１７１”の側がドレイン電極で、参照番号“１７２”の側がソース電極となってもよい。同様に、図２のスイッチングトランジスタ２２において、参照番号“１７４”の側がソース電極で、参照番号“１７３”の側がドレイン電極となってもよい。
【００３４】
次に、図３及び図４を参照して、実施の形態１に係る薄膜半導体装置１００の構成を説明する。図３は、実施の形態１に係る薄膜半導体装置１００の平面図である。図４は、図３の線分ＩＶの断面を矢印の方向から見た図である。なお、図３及び図４に示される薄膜半導体装置１００は、図２の画素回路１３に相当する。
【００３５】
実施の形態１に係る薄膜半導体装置１００は、基板１１０と、ゲート電極１２１と、ゲート絶縁膜１３０と、半導体層１４０と、チャネル保護層１５１及び高さ調整層１５３と、コンタクト層１６１、１６２と、ソース電極１７１及びドレイン電極１７２とを、この順に積層して構成されるボトムゲート型の薄膜トランジスタである。また、薄膜半導体装置１００上に、平坦化膜１８０と、陽極１４と、バンク２０と、有機ＥＬ層１５（図４では図示省略）と、陰極１６（図４では図示省略）とがこの順に積層されることにより、図１の有機ＥＬ表示装置１０の１画素に相当する。
【００３６】
基板１１０は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。またＰＥＴなどの樹脂や金属箔膜上に樹脂を形成したフレキシブル基板でもよい。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が半導体層１４０のチャネル領域に侵入することを防止するために、基板１１０上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、半導体層をレーザアニールなどの高温熱処理プロセスを実施する場合には、基板１１０への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ〜２０００ｎｍ程度とすることができる。
【００３７】
ゲート電極１２１は、基板１１０上にパターン形成される。ゲート電極１２１は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等によって構成することができる。ゲート電極１２１の膜厚は、例えば１００ｎｍ〜３００ｎｍ程度とすることができる。
【００３８】
ゲート絶縁膜１３０は、ゲート電極１２１を覆うように、基板１１０の上面全域に形成される。ゲート絶縁膜１３０は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。なお、ゲート絶縁膜１３０の膜厚は、例えば１００ｎｍ〜３００ｎｍとすることができる。
【００３９】
半導体層１４０は、ゲート絶縁膜１３０上にパターン形成される。そして、半導体層１４０のゲート電極１２１に重畳する領域は、薄膜トランジスタのチャネル領域として機能する。半導体層１４０のチャネル領域は、ゲート電極１２１の電圧によってキャリアの移動が制御される領域である。また、半導体層１４０は、金属酸化物、例えばＩｎ、Ｚｎ、Ｓｎ、Ｇｅ、Ａｌなどのうちいずれか１つもしくは複数を含む酸化物であってもよい。
【００４０】
チャネル保護層１５１は、半導体層１４０のチャネル領域に重畳する位置にパターン形成される。チャネル保護層１５１は、半導体層１４０のチャネル領域を保護するチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、チャネル保護層１５１は、ソース電極１７１及びドレイン電極１７２のエッチング処理時において、半導体層１４０のチャネル領域がエッチングされることを防止する機能を有する。
【００４１】
チャネル保護層１５１を形成する材料には、例えば、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料を用いることができる。本実施の形態におけるチャネル保護層１５１は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。
【００４２】
また、チャネル保護層１５１を構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
【００４３】
チャネル保護層１５１を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、チャネル保護層１５１の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
【００４４】
チャネル保護層１５１の膜厚は、例えば１００ｎｍ〜１０００ｎｍとすることができる。チャネル保護層１５１の膜厚の下限は、エッチングによるマージン及びチャネル保護層１５１中の固定電荷の影響を抑制すること等を考慮して決定される。また、チャネル保護層１５１の膜厚の上限は、ソース電極１７１及びドレイン電極１７２の段差の増大に伴うプロセス信頼性の低下を抑制することを考慮して決定される。
【００４５】
高さ調整層１５３は、半導体層１４０上の所定の位置にパターン形成される。より具体的には、高さ調整層１５３は、後述する平坦化膜１８０のコンタクトホール１８１に重畳する位置に形成される。また、実施の形態１に係る高さ調整層１５３は、チャネル保護層１５１と同一の層（半導体層１４０とコンタクト層１６１、１６２との間の層）に、同一材料で、同時に形成される。通常、高さ調整層１５３の膜厚は、チャネル保護層１５１と同じであるが、これには限定されない。
【００４６】
この高さ調整層１５３は、コンタクトホール１８１の底面（陽極１４とソース電極１７１とのコンタクト部）を底上げするために設けられる。その結果、薄膜トランジスタのソース電極１７１側のチャネル端（図４の破線αで示される位置）から陽極１４とソース電極１７１とのコンタクト部の中心（図４の破線βで示される位置）までの範囲において、ソース電極１７１の上面と基板１１０の上面との間の最小距離Ｘは、コンタクト部におけるソース電極１７１の上面と基板１１０の上面との間の距離Ｙより小さくなる。
【００４７】
一対のコンタクト層１６１、１６２は、チャネル保護層１５１、高さ調整層１５３、及び半導体層１４０を覆うようにパターン形成される。また、一対のコンタクト層１６１、１６２は、互いに所定の間隔をあけて対向配置される。より具体的には、コンタクト層１６１は、チャネル保護層１５１の上面の一部から半導体層１４０の一方側（図４の左側）の端部までを覆うように連続的に形成される。その結果、コンタクト層１６１は、高さ調整層１５３の上面全域を覆う。また、コンタクト層１６２は、チャネル保護層１５１の上面の一部から半導体層１４０の他方側（図４の右側）の端部までを覆うように連続的に形成される。
【００４８】
このコンタクト層１６１、１６２は、不純物を高濃度に含む非晶質半導体膜であり、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。より具体的には、コンタクト層１６１、１６２は、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができる。
【００４９】
なお、コンタクト層１６１、１６２は、下層の低濃度の電界緩和層（ｎ−層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には、１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。なお、コンタクト層１６１、１６２は、半導体層１４０が前記金属酸化物である場合には、省く場合がある。
【００５０】
ソース電極１７１及びドレイン電極１７２は、一対のコンタクト層１６１、１６２それぞれに重畳する位置にパターン形成される。より具体的には、ソース電極１７１は、コンタクト層１６１の上面全域を覆うように形成される。その結果、ソース電極１７１は、高さ調整層１５３に重畳する位置にも形成される。また、ドレイン電極１７２は、コンタクト層１６２の上面全域を覆うように形成される。
【００５１】
ソース電極１７１及びドレイン電極１７２は、導電性材料及びその合金等の単層構造又は多層構造とすることができる。例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態１におけるソース電極１７１及びドレイン電極１７２は、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極１７１及びドレイン電極１７２の膜厚は、例えば１００ｎｍ〜１０００ｎｍ程度とすることができる。
【００５２】
平坦化膜１８０は、ソース電極１７１及びドレイン電極１７２を覆うように形成される。また、平坦化膜１８０には、ソース電極１７１に重畳する位置に、平坦化膜１８０を厚み方向に貫通するコンタクトホール１８１が形成されている。この平坦化膜１８０の膜厚は、例えば５００ｎｍ〜５０００ｎｍとすることができる。なお、図４に示される平坦化膜１８０の最大膜厚Ｂは、薄膜トランジスタの形成高さＡ（駆動トランジスタ２１、スイッチングトランジスタ２２、ソース配線１７、ゲート配線１８、電源配線１９、コンデンサ２３等が配置されていない箇所でのゲート絶縁膜１３０の上面を基準としたときの、チャネル保護層１５１上の薄膜トランジスタのソース電極１７１及びドレイン電極１７２の上面の高さ）以上となる。
【００５３】
陽極１４は、平坦化膜１８０上に薄膜半導体装置１００毎（画素毎）に独立したパターンとして形成される。そして、陽極１４は、コンタクトホール１８１を通じてソース電極１７１と電気的に接続される。陽極１４の膜厚は、例えば１００ｎｍ〜５００ｎｍとすることができる。
【００５４】
さらに、図示は省略するが、バンク２０は、陽極１４及び平坦化膜１８０上に、画素毎の陽極１４を隔離するように形成される。バンク２０の膜厚は、例えば１００ｎｍ〜２０００ｎｍとすることができる。
【００５５】
また、有機ＥＬ層１５は、陽極１４上のバンク２０の開口部内に画素毎に形成される。この有機ＥＬ層１５は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−Ｎａｐｈｔｈｙｌ）−Ｎ−Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ3（ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ3を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。
【００５６】
さらに、陰極１６は、有機ＥＬ層１５上に全画素共通に形成される。陰極１６を構成する材料は、例えば、ＩＴＯ、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどである。
【００５７】
次に、図５を参照して、高さ調整層１５３を設けたことによる効果を説明する。図５は、高さ調整層１５３を設けない場合の比較例（上段）と、高さ調整層１５３を設けた場合の実施例（下段）とを比較した図である。なお、図５に示される寸法は一例であって、これに限定ない。
【００５８】
まず、高さ調整層１５３を設けない場合（比較例）のコンタクトホール１８１の全長（深さ）は、４μｍである。これに対して、高さ調整層１５３を設けた場合（実施例）には、ソース電極１７１の高さ調整層１５３に重畳する部分が２μｍ押し上げられた結果、コンタクトホール１８１の全長が２μｍと浅くなる。その結果、平坦化膜１８０の上面におけるコンタクトホール１８１の開口幅（開口面積）を小さくすることができる。
【００５９】
具体的には、高さ調整層１５３を設けない場合において、平坦化膜１８０の上面におけるコンタクトホール１８１の開口幅は、図５の距離｜Ａ−Ｂ｜で表される。なお、距離｜Ａ−Ｂ｜は、断面方向（図３の線分ＩＶの方向）をｘ軸、積層方向（図４の上下方向）をｙ軸とするｘ−ｙ平面上において、位置Ａと位置Ｂとのｘ軸に平行な方向の距離を指す。後述する距離｜Ａ’−Ｂ’｜も同様である。
【００６０】
この位置Ａから位置Ｂの領域における平坦化膜１８０の上面は平坦にならないので、陽極１４と有機ＥＬ層１５上の陰極１６との短絡を回避するために、発光領域とすることができず、バンク２０で覆う必要がある。これに対して、高さ調整層１５３を設けた場合における平坦化膜１８０の上面におけるコンタクトホール１８１の開口幅は、図５の距離｜Ａ’−Ｂ’｜で表される。図５を参照すれば明らかなように、位置Ａ’及び位置Ｂ’は、位置Ａ及び位置Ｂと比較して、それぞれ３．５μｍずつ内側に後退している。
【００６１】
すなわち、高さ調整層１５３を設けることにより、平坦化膜１８０の上面の平坦でない領域（コンタクトホール１８１の影響を受ける領域）の幅（面積）を小さくすることができる。その結果、陽極１４のバンク２０で覆われる面積を小さくすることができ、有機ＥＬ層１５を形成する領域を広く確保することができる。これにより、有機ＥＬ層１５の電流密度を小さくして長寿命化することができ、また有機ＥＬ表示装置１０を高精細化することも可能となる。
【００６２】
また、高さ調整層１５３を設けない場合、薄膜トランジスタのチャネル領域の位置で、平坦化膜１８０の上面が平坦とならない。この領域において、平坦化膜１８０の上面の形状が不均一になりやすく、陽極１４と半導体層１４０のチャネル領域との距離が薄膜トランジスタ毎にばらつくので、薄膜トランジスタの特性がばらつく。これに対して、高さ調整層１５３を設けた場合、薄膜トランジスタのチャネル領域の位置で、平坦化膜１８０の上面が平坦となる。その結果、薄膜トランジスタの特性が均一化される。
【００６３】
次に、図６Ａ〜図６Ｉを参照して、本発明の実施の形態１に係る薄膜半導体装置の製造方法を説明する。図６Ａ〜図６Ｉは、本発明の実施の形態１に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【００６４】
まず、図６Ａに示されるように、基板１１０を準備する。なお、ゲート電極１２１を形成する前に、プラズマＣＶＤ等によって基板１１０上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
【００６５】
次に、図６Ｂに示されるように、基板１１０上に、所定形状のゲート電極１２１を形成する。例えば、基板１１０上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極１２１を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
【００６６】
次に、図６Ｃに示されるように、ゲート電極１２１を覆うように、基板１１０の上面全域にゲート絶縁膜１３０を形成する。例えば、酸化シリコンからなるゲート絶縁膜１３０をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
【００６７】
次に、図６Ｄに示されるように、ゲート絶縁膜１３０の上面全域に、半導体層１４０となる結晶シリコン薄膜１４０Ｍを形成する。結晶シリコン薄膜１４０Ｍは、例えば、アモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることによって形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
【００６８】
なお、本実施の形態１では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長３７０〜９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０〜９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、ＣＶＤによる直接成長などの方法によって結晶シリコン薄膜１４０Ｍを成膜してもよい。
【００６９】
その後、結晶シリコン薄膜１４０Ｍに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜１４０Ｍのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜１４０Ｍに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜１４０Ｍの結晶欠陥密度が低減して結晶性が向上する。
【００７０】
次に、図６Ｅに示すように、結晶シリコン薄膜１４０Ｍ上に、チャネル保護層１５１及び高さ調整層１５３をパターン形成する。この場合、まず、所定の塗布方式によってチャネル保護層１５１及び高さ調整層１５３を形成するための有機材料を塗布し、スピンコートやスリットコートを行うことによって、結晶シリコン薄膜１４０Ｍを覆うように絶縁膜を成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。なお、絶縁膜の材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。
【００７１】
その後、絶縁膜に対して約１１０℃の温度で約６０秒間のプリベークを行って絶縁膜を仮焼成する。これにより、絶縁膜に含まれる溶剤が気化する。その後、フォトマスクを用いた露光と現像とを行うことによって絶縁膜をパターニングし、所定形状のチャネル保護層１５１及び高さ調整層１５３を形成する。その後、パターン形成されたチャネル保護層１５１及び高さ調整層１５３に対して２８０℃〜３００℃の温度で約１時間のポストベークを行って、チャネル保護層１５１及び高さ調整層１５３を本焼成して固化する。これにより、チャネル保護層１５１及び高さ調整層１５３中の有機成分の一部が気化及び分解して膜質が改善されたチャネル保護層１５１及び高さ調整層１５３を形成する。
【００７２】
次に、図６Ｆに示されるように、チャネル保護層１５１及び高さ調整層１５３を覆うように、コンタクト層１６１、１６２となるコンタクト層用薄膜１６０Ｍを形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用薄膜１６０Ｍを成膜する。
【００７３】
なお、コンタクト層用薄膜１６０Ｍは、下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層は、例えばＣＶＤ装置において連続的に形成することが可能である。
【００７４】
次に、図６Ｇに示されるように、コンタクト層用薄膜１６０Ｍ上に、ソース電極１７１及びドレイン電極１７２をパターン形成する。この場合、まず、ソース電極１７１及びドレイン電極１７２となるソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、チャネル保護層１５１がエッチングストッパとして機能する。その後、レジストを除去することにより、所定形状のソース電極１７１及びドレイン電極１７２を形成することができる。
【００７５】
ここで、後述する図８に示されるように、チャネル保護層１５１を省略した場合（チャネルエッチ型の薄膜トランジスタの場合）、ソース電極１７１及びドレイン電極１７２の間の領域において、半導体層１４０の上面の一部もエッチングされてしまう可能性がある。そのため、本実施の形態１のように、半導体層１４０のチャネル領域に重畳する位置にチャネル保護層１５１を設けるのが望ましい。
【００７６】
次に、ソース電極１７１及びドレイン電極１７２をマスクとして、結晶シリコン薄膜１４０Ｍ及びコンタクト層用薄膜１６０Ｍにドライエッチングを施すことにより、半導体層１４０及び一対のコンタクト層１６１、１６２を形成する。なお、ドライエッチングには、塩素系ガスを用いるとよい。
【００７７】
次に、図６Ｈに示されるように、ソース電極１７１及びドレイン電極１７２を覆うように、平坦化膜１８０を形成する。その後、フォトリソグラフィ法、エッチング法により、ソース電極１７１に重畳する位置に平坦化膜１８０を貫通するコンタクトホール１８１を形成する。このコンタクトホール１８１は、後に陽極１４とソース電極１７１とを接続する。
【００７８】
次に、図６Ｉに示されるように、平坦化膜１８０上に画素毎の陽極１４を形成する。このとき、陽極１４を構成する材料がコンタクトホール１８１に充填され、陽極１４とソース電極１７１とがコンタクトホール１８１を通じて電気的に接続される。陽極１４の材料は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、ＲＦスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。
【００７９】
続いて、図示は省略するが、平坦化膜１８０上に、バンク２０、有機ＥＬ層１５、及び陰極１６を順次形成する。具体的には、まず、陽極１４及び平坦化膜１８０上に、画素毎の陽極１４を隔離するようにバンク２０を形成する。次に、陽極１４上のバンク２０の開口部内に有機ＥＬ層１５を形成する。有機ＥＬ層１５は全画素共通に形成されてもよい。次に、有機ＥＬ層１５上に全画素共通の陰極１６を形成する。これにより、有機ＥＬ表示装置１０を得ることができる。
【００８０】
次に、図７及び図８を参照して、実施の形態１の変形例１、２を説明する。なお、実施の形態１及び他の変形例と共通する構成要素には同一の参照番号を付し、詳しい説明を省略する。
【００８１】
（変形例１）
図７は、実施の形態１の変形例１に係る薄膜半導体装置１００Ａの図４に対応する断面図である。図７に示される薄膜半導体装置１００Ａは、ゲート電極１２１と同じ層に高さ調整層１２３を形成した点で、図４に示される薄膜半導体装置１００と相違する。より具体的には、図７に示される高さ調整層１２３は、ゲート電極１２１と同じ層（基板１１０とゲート絶縁膜１３０との間の層）のコンタクトホール１８１に重畳する位置に、ゲート電極１２１と同じ材料でパターン形成される。
【００８２】
上記構成によっても実施の形態１と同様に、コンタクトホール１８１の底面（陽極１４とソース電極１７１とのコンタクト部）を底上げすることができる。すなわち、図７の構成によっても、実施の形態１と同様の効果を得ることができる。なお、図７に示される高さ調整層１２３は、例えば、図６Ｂでゲート電極１２１を形成するのと同時にパターン形成すればよい。
【００８３】
また、高さ調整層１２３を、図４における高さ調整層１５３の下方に配置することによって、二つの高さ調整層を設置することができ、実施の形態１の効果をさらに高めることができる。すなわち、ゲート電極１２１と同じ層の高さ調整層１２３と、チャネル保護層１５１と同じ層の高さ調整層１５３とを、互いに重畳する位置（すなわち、コンタクトホール１８１に重畳する位置）に形成することにより、さらにコンタクトホール１８１の底面を底上げすることができる。
【００８４】
（変形例２）
図８は、実施の形態１の変形例２に係る薄膜半導体装置１００Ｂの図４に対応する断面図である。図８に示される薄膜半導体装置１００Ｂは、チャネル保護層１５１を省略した点で、図４に示される薄膜半導体装置１００と相違する。すなわち、変形例２に係る薄膜半導体装置１００Ｂは、図８の拡大部分に示されるように、ソース電極１７１及びドレイン電極１７２の間において、半導体層１４０の上面の一部もエッチングされるチャネルエッチ型の薄膜トランジスタである。
【００８５】
この場合の高さ調整層１５３は、チャネル保護層１５１を構成する材料に限定されず、任意の絶縁材料で形成することができる。また、変形例２に係る高さ調整層１５３は、実施の形態１と同様に、図６Ｅに示される工程で形成すればよい。
【００８６】
（実施の形態２）
次に、図９及び図１０を参照して、本発明の実施の形態２に係る薄膜半導体装置を説明する。図９は、液晶表示装置の画素回路の回路構成を示す図である。図１０は、実施の形態２に係る薄膜半導体装置１００Ｃの平面図である。なお、実施の形態１と共通する構成要素には同一の参照番号を付し、詳しい説明を省略する。
【００８７】
薄膜半導体装置１００Ｃは、図９に示されるように、駆動トランジスタ２１と、ゲート配線１８と、ソース配線１７とを備える。また、ソース電極１７１及び画素電極の間には、コンデンサ（図示省略）が形成される。そして、駆動トランジスタ２１のゲート電極１２１はゲート配線１８に接続され、ドレイン電極１７２はソース配線１７に接続され、ソース電極１７１は画素電極に接続されている。そして、図１０の線分ＩＶ’の断面を矢印の方向から見た図は、図４と共通する。
【００８８】
この構成において、ゲート配線１８にゲート信号が入力され、駆動トランジスタ２１をオン状態にすると、ソース配線１７を介して供給された信号電圧がコンデンサ（図示省略）に書き込まれる。そして、コンデンサに書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧を画素電極に供給して液晶の配向を変化させることにより、画像を表示させることができる。
【００８９】
このように、本発明の半導体装置は、有機ＥＬ素子を用いた有機ＥＬ表示装置のみならず、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
【００９０】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【００９１】
本発明は、表示装置に画素回路等に用いられる薄膜半導体装置に有利に利用される。
【符号の説明】
【００９２】
１０  有機ＥＬ表示装置
１１  アクティブマトリクス基板
１２  画素
１３  画素回路
１４  陽極
１５  有機ＥＬ層
１６  陰極
１７  ソース配線
１８  ゲート配線
１９  電源配線
２０  バンク
２１  駆動トランジスタ
２２  スイッチングトランジスタ
２３  コンデンサ
１００，１００Ａ，１００Ｂ，１００Ｃ  薄膜半導体装置
１１０  基板
１２１，１２２  ゲート電極
１２３，１５３  高さ調整層
１３０  ゲート絶縁膜
１４０  半導体層
１４０Ｍ  結晶シリコン薄膜
１５１，１５２  チャネル保護層
１６０Ｍ  コンタクト層用薄膜
１６１，１６２  コンタクト層
１７１，１７３  ソース電極
１７２，１７４  ドレイン電極
１８０  平坦化膜
１８１  コンタクトホール
【図１】
2013080261.tif 000003
【図２】
2013080261.tif 000004
【図３】
2013080261.tif 000005
【図４】
2013080261.tif 000006
【図５】
2013080261.tif 000007
【図６Ａ】
2013080261.tif 000008
【図６Ｂ】
2013080261.tif 000009
【図６Ｃ】
2013080261.tif 000010
【図６Ｄ】
2013080261.tif 000011
【図６Ｅ】
2013080261.tif 000012
【図６Ｆ】
2013080261.tif 000013
【図６Ｇ】
2013080261.tif 000014
【図６Ｈ】
2013080261.tif 000015
【図６Ｉ】
2013080261.tif 000016
【図７】
2013080261.tif 000017
【図８】
2013080261.tif 000018
【図９】
2013080261.tif 000019
【図１０】
2013080261.tif 000020
【国際調査報告】
2013080261.tif 000021
2013080261.tif 000022
2013080261.tif 000023
2013080261.tif 000024
2013080261.tif 000025
2013080261.tif 000026