(57)【要約】  本発明の半導体記憶装置は、データの書込み時に電荷の蓄積もしくは除去が行われ、当該データの読出し時に当該電荷に対応するセル電流の読出しが行われるメモリセル１１と、メモリセル１１に通常データを書き込むとともに、当該通常データに対応するセル電流が読み出されると、その後にメモリセル１１に参照データを書き込む書込み回路１２と、通常データに対応するセル電流からオフセット電流を減じ、出力するオフセット電流減算器１４と、メモリセル１１から、通常データおよび参照データにそれぞれ対応するセル電流を順次読み出し、参照データに対応するセル電流を参照電流とし、オフセット電流減算器１４から出力された電流を参照電流と比較することにより通常データの値を判定する電流比較器１３と、を有する。
2009090829.tif 000002
【特許請求の範囲】
【請求項１】
データの書込み時に当該データの値に応じて電荷の蓄積もしくは除去が行われ、当該データの読出し時に当該電荷に対応するセル電流の読出しが行われるメモリセルと、
前記メモリセルに通常データを書き込むとともに、当該通常データに対応するセル電流が読み出されると、その後に前記メモリセルに参照データを書き込む書込み回路と、
前記メモリセルから読み出された通常データに対応するセル電流からオフセット電流を減じ、出力するオフセット電流減算器と、
前記メモリセルから、前記通常データおよび前記参照データにそれぞれ対応するセル電流を順次読み出し、前記参照データに対応するセル電流を参照電流とし、前記オフセット電流減算器から出力された電流を前記参照電流と比較することにより前記通常データの値を判定する電流比較器と、を有することを特徴とする半導体記憶装置。
【請求項２】
前記通常データに対応するセル電流を記憶する電流値記憶回路と、
前記通常データの読出し時に前記電流値記憶回路と前記メモリセルとを導通し、前記参照データの読出し時に前記電流比較器の一方の入力端子と前記メモリセルとを導通し、前記データの書込み時に前記電流値記憶回路および前記電流比較器を前記メモリセルから遮断する電流選択器と、を有し、
前記オフセット電流減算器は、前記電流値記憶回路に記憶された前記通常データに対応するセル電流からオフセット電流を減じ、前記電流比較器の他方の入力端子に出力する、請求項１に記載の半導体記憶装置。
【請求項３】
前記通常データに対応するセル電流を記憶する電流値記憶回路と、
前記電流比較器の一方の入力端子と前記メモリセルとを、前記データの読出し時に導通し、前記データの書込み時に遮断する第１スイッチと、
前記電流比較器の出力端子と前記電流値記憶回路とを、前記通常データの読出し時に導通し、前記データの書込み時および前記参照データの読出し時に遮断する第２スイッチと、を有し、
前記オフセット電流減算器は、前記電流値記憶回路に記憶された前記通常データに対応するセル電流からオフセット電流を減じ、前記電流比較器の他方の入力端子に出力する、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１スイッチと前記電流比較器の一方の入力端子との間に配置され、前記データの読出し時に、前記メモリセルのビット線電位を保持するビット線電位保持回路を有し、
前記電流値記憶回路は、前記通常データに対応するセル電流を電圧に変換して記憶する電流値記憶素子を有し、
前記オフセット電流減算器は、
前記電流値記憶素子に記憶された電圧からオフセット電圧を減じ、出力するオフセット電圧減算器と、
前記オフセット電圧減算器から出力された電圧により制御され、当該電圧を変換した前記通常データに対応するセル電流から前記オフセット電流を減じた電流を前記電流比較器の他方の入力端子に出力する電圧制御電流源と、を有する、請求項３に記載の半導体記憶装置。
【請求項５】
前記ビット線電位保持回路と前記電流比較器の一方の入力端子との間に配置され、前記データの読出し時に、前記ビット線電位保持回路を介して入力される、前記データに対応するセル電流と等しい電流を生成し、前記電流比較器の一方の入力端子に出力するカレントミラー回路を有し、
前記電流比較器は、前記電流値記憶素子により、前記カレントミラー回路から出力された電流のうち前記通常データに対応する電流を電圧に変換して記憶し、前記カレントミラー回路から出力された電流のうち前記参照データに対応する電流を前記参照電流とし、前記電圧制御電流源から出力された電流を前記参照電流と比較することにより前記通常データの値を判定する、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１および第２スイッチは、ぞれぞれ、外部制御信号により導通、遮断する第１および第２トランスファゲートから成り、
前記ビット線電位保持回路は、
ビット線電位を保持するカスコードトランジスタと、
前記カスコードトランジスタのゲート端子にバイアス電圧を加え、制御するバイアス電圧源と、を有し、
前記カレントミラー回路は、入力側と出力側の２つのトランジスタを有し、
前記電流記値憶素子は、電荷を保持する容量素子から成り、
前記オフセット電圧減算器は、
前記容量素子を共有して用いることとし、
前記容量素子の一方の端子に接続され、負の値を持つオフセット電圧を出力するオフセット電圧発生器と、
ドレイン端子が前記カレントミラー回路の出力側のトランジスタに、基板端子およびソース端子がグランドに、ゲート端子が前記第２トランスファゲートと前記容量素子との間の節点に、それぞれ接続されているｎＭＯＳトランジスと、を有し、
前記電圧制御電流源は、前記ｎＭＯＳトランジスタを共有して用いることとし、
前記電流比較器は、
前記カレントミラー回路の出力側のトランジスタと、
前記ｎＭＯＳトランジスタと、を共有して用いることとし、
前記カレントミラー回路の出力側のトランジスタと前記ｎＭＯＳトランジスタの中間の節点に接続され、前記電流比較器により判定された前記通常データの値を出力する出力インバータを有する、請求項５に記載の半導体記憶装置。
【請求項７】
前記第１および第２スイッチは、ぞれぞれ、外部制御信号により導通、遮断する第１および第２トランスファゲートから成り、
前記カレントミラー回路は、入力側と出力側の２つのトランジスタを有し、
前記ビット線電位保持回路は、
前記カレントミラー回路の入力側のトランジスタを共有して用いることとし、
演算増幅器と、
前記演算増幅器に電圧を加え、制御する基準電圧源と、を有し、
前記電流記値憶素子は、電荷を保持する容量素子から成り、
前記オフセット電圧減算器は、
前記容量素子を共有して用いることとし、
前記容量素子の一方の端子に接続され、負の値を持つオフセット電圧を出力するオフセット電圧発生器と、
ドレイン端子が前記カレントミラー回路の出力側のトランジスタに、基板端子およびソース端子がグランドに、ゲート端子が前記第２トランスファゲートと前記容量素子との間の節点に、それぞれ接続されているｎＭＯＳトランジスと、を有し、
前記電圧制御電流源は、前記ｎＭＯＳトランジスタを共有して用いることとし、
前記電流比較器は、
前記カレントミラー回路の出力側のトランジスタと、
前記ｎＭＯＳトランジスタと、を共有して用いることとし、
前記カレントミラー回路の出力側のトランジスタと前記ｎＭＯＳトランジスタとの間の節点に接続され、前記電流比較器により判定された前記通常データの値を出力する出力インバータを有する、請求項５に記載の半導体記憶装置。
【請求項８】
前記第１および第２スイッチは、ぞれぞれ、外部制御信号により導通、遮断する第１および第２トランスファゲートから成り、
前記カレントミラー回路は、入力側と出力側の２つのトランジスタを有し、
前記ビット線電位保持回路は、
前記カレントミラー回路の入力側のトランジスタを共有して用いることとし、
演算増幅器と、
前記演算増幅器に基準電圧を加え、制御する基準電圧源と、を有し、
前記電流記値憶素子は、電荷を保持する容量素子から成り、
前記オフセット電圧減算器は、
前記容量素子を共有して用いることとし、
負の値を持つオフセット電圧を出力するオフセット電圧発生器と、
ドレイン端子が前記カレントミラー回路の出力側のトランジスタに、基板端子が前記オフセット電圧発生器に、ソース端子がグランドに、ゲート端子が前記第２トランスファゲートと前記容量素子との間の節点に、それぞれ接続されているｎＭＯＳトランジスと、を有し、
前記電圧制御電流源は、前記ｎＭＯＳトランジスタを共有して用いることとし、
前記電流比較器は、
前記カレントミラー回路の出力側のトランジスタと、
前記ｎＭＯＳトランジスタと、を共有して用いることとし、
前記カレントミラー回路の出力側のトランジスタと前記ｎＭＯＳトランジスタとの間の節点に接続され、前記電流比較器により判定された前記通常データの値を出力する出力インバータを有する、請求項５に記載の半導体記憶装置。
【請求項９】
前記第１および第２スイッチは、ぞれぞれ、外部制御信号により導通、遮断する第１および第２トランスファゲートから成り、
前記カレントミラー回路は、入力側と出力側の２つのトランジスタを有し、
前記ビット線電位保持回路は、
前記カレントミラー回路の入力側のトランジスタを共有して用いることとし、
演算増幅器と、
前記演算増幅器に基準電圧を加え、制御する基準電圧源と、を有し、
前記電流記値憶素子は、電荷を保持する容量素子から成り、
前記オフセット電圧減算器は、
前記容量素子を共有して用いることとし、
正の値を持つオフセット電圧を出力するオフセット電圧発生器と、
ドレイン端子が前記カレントミラー回路の出力側のトランジスタに、基板端子がグランドに、ソース端子が前記オフセット電圧発生器に、ゲート端子が前記第２トランスファゲートと前記容量素子との間の節点に、それぞれ接続されているｎＭＯＳトランジスと、を有し、
前記電圧制御電流源は、前記ｎＭＯＳトランジスタを共有して用いることとし、
前記電流比較器は、
前記カレントミラー回路の出力側のトランジスタと、
前記ｎＭＯＳトランジスタと、を共有して用いることとし、
前記カレントミラー回路の出力側のトランジスタと前記ｎＭＯＳトランジスタとの間の節点に接続され、前記電流比較器により判定された前記通常データの値を出力する出力インバータを有する、請求項５に記載の半導体記憶装置。
【請求項１０】
前記メモリセルは、ＳＯＩトランジスタから成る、請求項１から９のいずれか１項に記載の半導体記憶装置。
【請求項１１】
データの書込み時に当該データの値に応じて電荷の蓄積もしくは除去が行われ、当該データの読出し時に当該電荷に対応するセル電流の読出しが行われるメモリセルを有する半導体記憶装置が行うデータ読出し方法であって、
前記メモリセルに書き込まれた通常データに対応するセル電流を読み出す第１読出しステップと、
前記通常データに対応するセル電流からオフセット電流を減じる減算ステップと、
前記通常データに対応するセル電流が読み出されたメモリセルに対し、参照データを書き込む書込みステップと、
前記メモリセルに書き込まれた参照データに対応するセル電流を読み出す第２読出しステップと、
前記参照データに対応するセル電流を参照電流とし、前記減算ステップで前記通常データに対応するセル電流からオフセット電流を減じた電流を前記参照電流と比較することにより前記通常データの値を判定する判定ステップと、を有することを特徴とするデータ読出し方法。
【請求項１２】
前記通常データに対応するセル電流を記憶する記憶ステップを有し、
前記減算ステップにおいて、前記記憶ステップで記憶された前記通常データに対応するセル電流からオフセット電流を減じる、請求項１１に記載のデータ読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの書込み時にデータの値に応じて電荷の蓄積もしくは除去が行われ、データの読出し時に電荷に対応するセル電流の読出しが行われるメモリセルを有する半導体記憶装置および半導体記憶装置におけるデータ読出し方法に関する。
【背景技術】
【０００２】
現在の半導体分野において広く用いられるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルは、１つのＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、１つの容量素子と、から構成される。【０００３】
この容量素子がＤＲＡＭにおいて主要な面積を占めるため、微細化が進む近年の製造プロセスにおいて、小面積化を実現するために様々な容量素子が開発されてきた。【０００４】
これに対して、非特許文献１に示されるように、メモリセルにＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）トランジスタを用いることによって容量素子を除去し、面積の効率化を図ったものが１Ｔ（Ｔｒａｎｓｉｓｔｏｒ）−ＤＲＡＭである。１Ｔ−ＤＲＡＭでは、ＳＯＩトランジスタの基板に蓄積される電荷により、データの書込みを行うことが特徴である。【０００５】
以下に、１Ｔ−ＤＲＡＭについて説明する。【０００６】
最初に、１Ｔ−ＤＲＡＭにおけるデータの書込みについて説明する。【０００７】
データ‘１’を書き込む場合には、ＳＯＩトランジスタのソースをグランドに接地し、ドレインに高電位を与える。このとき、ＳＯＩトランジスタのドレイン近傍でインパクトイオン化が生じ、基板に電荷が蓄積される。この様に、基板に電荷が蓄積された状態がデータ‘１’が書き込まれた状態となる。【０００８】
データ‘０’を書き込む場合には、ＳＯＩトランジスタのドレイン電位を基板電位よりも低くし、基板・ドレイン間のｐｎ接合を順バイアスにすることにより、基板の電荷を除去する。この様に、基板から電荷が除去された状態がデータ‘０’が書き込まれた状態となる。【０００９】
次に、１Ｔ−ＤＲＡＭにおけるデータの読出しについて説明する。【００１０】
上述したように、データの書込みにより、ＳＯＩトランジスタの基板に蓄積される電荷が変化するため、基板電位が変化する。そのため、基板効果によってＳＯＩトランジスタのしきい電圧が変化し、ＳＯＩトランジスタからのデータの読出し時に、読み出されるデータに対応するセル電流の値が変化する。１Ｔ−ＤＲＡＭにおいては、このセル電流の大小に基づいてデータの値が‘１’であるか‘０’であるかを判定する。【００１１】
上述した、データの書込みによるＳＯＩトランジスタの基板電位の変化には制限が存在する。基板電位の上限は、基板・ソース間のｐｎ接合が順バイアスにされたときの基板電位で決定される。一方、基板電位の下限は、基板・ドレイン間のｐｎ接合が順バイアスにされたときの基板電位で決定される。【００１２】
ｐｎ接合を順バイアスにするために必要な電圧をＶＦ、データ‘０’を書き込むときのドレイン電位をＶＤ（ＶＤ＜０）とおくと、基板電位ＶＢの可変範囲はＶＤ＋ＶＦ≦ＶＢ≦ＶＦと表される。【００１３】
このとき、ＶＢ＝ＶＦの場合にデータ‘１’が書き込まれ、ＶＢ＝ＶＤ＋ＶＦの場合にデータ‘０’が書き込まれる。ＳＯＩトランジスタにおいては、ｐｎ接合を順バイアスにするために必要な電圧ＶＦは、シリコン基板に固有の値であり、一般的には約０．７Ｖである。【００１４】
また、１Ｔ−ＤＲＡＭにおいては、メモリセルであるＳＯＩトランジスタに書き込まれる‘１’もしくは‘０’の値を持つデータは、その用途から２種類に分類することができる。【００１５】
１つは、情報を記憶するためにメモリセルであるＳＯＩトランジスタに書き込まれる、いわゆるデータと呼ばれている通常データである。【００１６】
もう１つは、ＳＯＩトランジスタから読み出された通常データに対応するセル電流の大小を判定する際に、比較対象となる参照電圧もしくは参照電流を生成するために用いられる参照データである。【００１７】
１Ｔ−ＤＲＡＭにおいては、参照電圧もしくは参照電流を生成するために参照データ‘１’が書き込まれるダミーセル（メモリーセル）と参照データ‘０’が書き込まれるダミーセルとがそれぞれ１つずつ用意されている。そして、それらから読み出された参照データ‘１’と参照データ‘０’とにそれぞれ対応する電圧もしくはセル電流の中間値が、参照電圧もしくは参照電流として用いられる。【００１８】
ダミーセルに書き込まれた参照データから参照電圧を生成する１Ｔ−ＤＲＡＭにおいては、ＳＯＩトランジスタから読み出された通常データに対応するセル電流の大小を判定するために、通常データに対応するセル電流を電圧に変換し、参照電圧との比較をおこなう。【００１９】
この様な１Ｔ−ＤＲＡＭにおいては、微細化に伴うＳＯＩトランジスタ間のしきい電圧のばらつきが問題となっている。【００２０】
しきい電圧がばらつくと、ＳＯＩトランジスタ間で通常データ‘１’および通常データ‘０’に対応する電圧もしくはセル電流の値にばらつきが生じるとともに、ダミーセルから生成される参照電圧もしくは参照電流の値にもばらつきが生じてしまう。そのため、しきい電圧のばらつきが増加し、通常データ‘１’や通常データ‘０’に対応する電圧もしくはセル電流のばらつきの範囲が、参照電圧もしくは参照電流のばらつきの範囲と重複してしまうと、メモリセルから読み出された通常データの値を判定することが困難となる。【００２１】
そのため、ＳＯＩトランジスタ間のしきい電圧のばらつきの影響を緩和するために、特許文献１には、複数個のダミーセルを用いる方式が記載されている。特許文献１では、参照データ‘１’と参照データ‘０’が書き込まれるダミーセルをそれぞれ複数個用意し、各ダミーセルから読み出された電圧の平均値をとることによって参照電圧を生成している。これにより、各ダミーセル間のしきい電圧のばらつきが平均化され、参照電圧のばらつきが低減されることから、メモリセルから読み出された通常データの値を判定しやすくなる。【００２２】
しかし、ＳＯＩトランジスタ間のしきい電圧のばらつきがさらに増加し、通常データ‘１’と通常データ‘０’に対応する電圧のばらつきの範囲が重複するようなってしまうと、特許文献１に記載されている方式を用いても通常データの値を判定することが不可能になってしまう。【００２３】
同様の現象は、不揮発メモリの一例である強誘電体メモリにおいても問題となっている。【００２４】
強誘電体メモリにおけるメモリセル間のしきい電圧のばらつきの影響を除去する方式として、特許文献２には、参照電圧を生成するメモリセルとして通常データの読出しを行ったメモリセル自身を用いる方式が記載されている。この方式では、同一のメモリセルに対して２回のデータの読出しを行い、最初に読み出された電荷に相当する電圧を通常データに対応する電圧とし、２回目に読み出された電荷に相当する電圧にオフセット電圧を加えたものを参照電圧とする。そして、センスアンプを用いて、最初の読出しで読み出された通常データに対応する電圧を参照電圧と比較することにより通常データの値を判定する。【００２５】
この方式を用いれば、メモリセルとして用いられる強誘電体容量素子に製造時のばらつきや経時変化により、通常データ‘１’と通常データ‘０’に対応する電圧のばらつきの範囲が重複した場合でも、メモリセル間のしきい電圧のばらつきの影響を除去し、強誘電体容量素子に書き込まれた通常データの値が‘１’であるか‘０’であるかを正確に判定することができる。【００２６】
上述したように、１Ｔ−ＤＲＡＭにおいては、ＳＯＩトランジスタ間のしきい電圧のばらつきが増加すると、メモリセルに書き込まれた通常データの値が‘１’であるか‘０’であるか判別するための電圧マージンが低下してしまう。【００２７】
一般的に、メモリにおいて考慮すべきしきい電圧のばらつきは、メモリ規模に依存する。しきい電圧のばらつきの標準偏差をσとおくと、数十Ｋｂｉｔから数Ｍｂｉｔ程度のメモリでは、考慮すべきばらつきは４σ〜５σ程度となる。よって、このような大規模メモリでは、しきい電圧に４σ〜５σ程度のばらつきが生じたメモリセルに対して動作を保証しなければならない。【００２８】
非特許文献１を例にとると、ＳＯＩトランジスタ間のしきい電圧のばらつきの標準偏差σが約３０ｍＶ程度であることから、４σ〜５σ程度のばらつきを考慮すると、通常データ‘１’と通常データ‘０’を判別するための電圧マージンはわずか１００ｍＶ〜１６０ｍＶ程度となり、十分な電圧マージンが確保されているとはいえない。【００２９】
将来的に、１Ｔ−ＤＲＡＭの微細化が進むと、ＳＯＩトランジスタ間のしきい電圧のばらつきは現世代の１Ｔ−ＤＲＡＭよりもさらに増加することが予想される。そのため、メモリセルから読み出された通常データの値を判定するための電圧マージンが１００ｍＶ〜１６０ｍＶからさらに減少し、通常データの値を判定することがさらに困難になる。【００３０】
特許文献１のように、複数のダミーセルを用いて参照電圧を生成する方式では、参照電圧のばらつきは個々のダミーセルのばらつきの平均となる。そのため、参照データ‘１’および参照データ‘０’が書き込まれるダミーセルをそれぞれ１つずつ用いていた方式と比較すれば、通常データの値を判定しやすくなる。しかし、微細化が進み、ＳＯＩトランジスタ間のしきい電圧のばらつきが増加し、通常データ‘１’と通常データ‘０’に対応する電圧のばらつきの範囲が重複してしまうと、特許文献１の方式を用いても、読み出された通常データ値を判定することは不可能になる。【００３１】
また、特許文献２の方式は、強誘電体メモリにおけるデータ読出し方式である。この方式では、参照電圧を生成するために、読出し回路の出力部において、あらかじめ読み出された参照データ‘１’もしくは参照データ‘０’に相当する電圧にオフセット電圧を加算する。この方法は、強誘電体メモリのような電圧信号でデータの読出しを行う場合には適した方式であるが、電流信号でデータの読出しを行う場合には適していない。【００３２】
１Ｔ−ＤＲＡＭにおいては、上述したように、メモリセルであるＳＯＩトランジスタから読み出された通常データに対応するセル電流を電圧に変換して、参照電圧との比較を行ってはいるが、メモリセルから読み出しているのはセル電流であり、セル電流の大小によってデータ‘１’とデータ‘０’の判別を行う。そのため、電流信号でデータの読出しを行う場合に相当する。したがって、特許文献２の方式を１Ｔ−ＤＲＡＭに適用することは困難である。【００３３】
そのため、セル電流等の電流信号でデータの読出しを行う半導体記憶装置において、メモリセル間のしきい電圧のばらつきが増加した場合でも、メモリセルからの読み出された通常データの値が、‘１’であるか‘０’であるかを正確に判定する必要があるという課題がある。
【特許文献１】特開２００６−６５９０１号公報
【特許文献２】特開２００５−２５９２９６号公報
【非特許文献１】大澤，「Ａｎ  1８．５ｎｓ  １２８Ｍｂ  ＳＯＩ  ＤＲＡＭ  ｗｉｔｈ  ａ  ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｃｅｌｌ」，ＩＳＳＣＣ  Ｄｉｇ．  Ｔｅｃｈ．  Ｐａｐｅｒｓ，ｐｐ．  ４５８−４５９，Ｆｅｂ．  ２００５
【発明の開示】
【００３４】
本発明の目的は、上述した課題を解決することができる半導体記憶装置および半導体記憶装置におけるデータ読出し方法を提供することにある。
【００３５】
上記目的を達成するために本発明の半導体記憶装置は、
データの書込み時に当該データの値に応じて電荷の蓄積もしくは除去が行われ、当該データの読出し時に当該電荷に対応するセル電流の読出しが行われるメモリセルと、
前記メモリセルに通常データを書き込むとともに、当該通常データに対応するセル電流が読み出されると、その後に前記メモリセルに参照データを書き込む書込み回路と、
前記メモリセルから読み出された通常データに対応するセル電流からオフセット電流を減じ、出力するオフセット電流減算器と、
前記メモリセルから、前記通常データおよび前記参照データにそれぞれ対応するセル電流を順次読み出し、前記参照データに対応するセル電流を参照電流とし、前記オフセット電流減算器から出力された電流を前記参照電流と比較することにより前記通常データの値を判定する電流比較器と、を有することを特徴とする。
【００３６】
上記目的を達成するために本発明のデータ読出し方法は、
データの書込み時に当該データの値に応じて電荷の蓄積もしくは除去が行われ、当該データの読出し時に当該電荷に対応するセル電流の読出しが行われるメモリセルを有する半導体記憶装置が行うデータ読出し方法であって、
前記メモリセルに書き込まれた通常データに対応するセル電流を読み出す第１読出しステップと、
前記通常データに対応するセル電流からオフセット電流を減じる減算ステップと、
前記通常データに対応するセル電流が読み出されたメモリセルに対し、参照データを書き込む書込みステップと、
前記メモリセルに書き込まれた参照データに対応するセル電流を読み出す第２読出しステップと、
前記参照データに対応するセル電流を参照電流とし、前記減算ステップで前記通常データに対応するセル電流からオフセット電流を減じた電流を前記参照電流と比較することにより前記通常データの値を判定する判定ステップと、を有することを特徴とする。
【００３７】
本発明の半導体記憶装置によれば、書込み回路において、通常データに対応するセル電流が読み出されたメモリセルに参照データを書き込み、電流比較器において、メモリセルから読み出された参照データに対応するセル電流を参照電流とし、通常データに対応するセル電流からオフセット電流を減じた電流を参照電流と比較することにより通常データの値を判定する構成となっている。
【００３８】
これにより、メモリセルから読み出された通常データの値が‘１’であるか‘０’であるかの判定に使用する参照電流を、通常データの読出しを行ったメモリセル自身から生成することができる。
【００３９】
したがって、メモリセル間のしきい電圧のばらつきが増加した場合でも、個々のメモリセルで参照電流を生成するため、しきい電圧のばらつきの影響を除去することができ、メモリセルから読み出された通常データの値が‘１’であるか‘０’であるかを正確に判定できるという効果が得られる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態の構成を示すブロック図である。
【図２】本発明の第２の実施形態の構成を示すブロック図である。
【図３】本発明の第３の実施形態の構成を示すブロック図である。
【図４】本発明の第３の実施形態の具体例１の構成を示す回路図である。
【図５】本発明の第３の実施形態の具体例２の構成を示す回路図である。
【図６】図５に示した具体例２の回路構成例１の構成を示す回路図である。
【図７】図６に示した回路構成例１に係るオフセット電圧発生器の一構成例を示すブロック図である。
【図８】図６に示した回路構成例１の動作波形を示す図である。
【図９】図６に示した回路構成例１の原理説明する図である。
【図１０】図５に示した具体例２の回路構成例２の構成を示す回路図である。
【図１１】図５に示した具体例２の回路構成例３の構成を示す回路図である。
【図１２】図５に示した具体例２の回路構成例４の構成を示す回路図である。
【図１３】図１２に示した回路構成例４に係るオフセット電圧発生器の一構成例を示すブロック図である。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明を実施するための最良の形態について図面を参照して説明する。【００４２】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体記憶装置の構成を示すブロック図である。【００４３】
図１に示すように、本実施形態の半導体記憶装置は、メモリセル１１と、書込み回路１２と、電流比較器１３と、オフセット電流減算器１４と、を有する。【００４４】
メモリセル１１は、データの書込み時にデータの値に応じて電荷の蓄積もしくは除去が行われる。また、メモリセル１１は、データの読出し時には電荷に対応するセル電流の読出しが行われる。このため、メモリセル１１から読み出されたデータに対応するセル電流の大小で、読み出されたデータの値が‘１’であるか‘０’であるかを判定することができる。なお、メモリセルは複数存在しても良い。【００４５】
書込み回路１２は、メモリセル１１に通常データを書き込む。また、書き込み回路１２は、メモリセル１１に書き込まれた通常データに対応するセル電流が読み出されると、その後にメモリセル１１に参照データ‘０’を書き込む。【００４６】
オフセット電流減算器１４は、メモリセル１１から読み出された通常データに対応するセル電流からオフセット電流を減じ、電流比較器１３に出力する。【００４７】
電流比較器１３は、メモリセル１１から通常データおよび参照データ‘０’にそれぞれ対応するセル電流を順次読み出し、参照データ‘０’に対応するセル電流を参照電流として、オフセット電流減算器１４から出力された電流を参照電流と比較することにより通常データの値を判定する。【００４８】
以下に、本発明の半導体記憶装置の動作について説明する。【００４９】
まず、電流比較器１３は、オフセット電流減算器１４を介して、メモリセル１１から通常データに対応するセル電流を読み出す。【００５０】
次に、オフセット電流減算器１４は、メモリセル１１から読み出された通常データに対応するセル電流からオフセット電流を減じ、電流比較器１３に出力する。【００５１】
次に、書込み回路１２は、通常データの読出しが行われたメモリセル１１に対し、参照データ‘０’を書き込む。【００５２】
次に、電流比較器１３は、メモリセル１１から参照データ‘０’に対応するセル電流を読み出し、参照電流とする。【００５３】
その後、電流比較器１３は、オフセット電流減算器１４から出力された電流を参照電流と比較することにより通常データの値を判定する。【００５４】
これにより、電流比較器１４は、メモリセル１１から読み出された通常データの値が‘１’であるか‘０’であるかを判定することができる。【００５５】
上述したように、本実施形態の半導体記憶装置においては、書込み回路１２において、通常データに対応するセル電流が読み出されたメモリセル１１に参照データ‘０’を書き込み、電流比較器１３において、メモリセル１１から読み出された参照データ‘０’に対応するセル電流を参照電流とし、通常データに対応するセル電流からオフセット電流を減じた電流を参照電流と比較することにより通常データの値を判定する構成となっている。【００５６】
これにより、メモリセル１１から読み出された通常データの値が‘１’であるか‘０’であるかの判定に使用する参照電流を、通常データの読出しを行ったメモリセル１１自身から生成することができる。【００５７】
したがって、メモリセル間のしきい電圧のばらつきが増加した場合でも、個々のメモリセルで参照電流を生成するため、しきい電圧のばらつきの影響を除去することができ、メモリセル１１から読み出された通常データの値が‘１’であるか‘０’であるかを正確に判定できるという効果が得られる。【００５８】
（第２の実施形態）
図２は、本発明の第２の実施形態の半導体記憶装置の構成を示すブロック図である。【００５９】
図２に示すように、本実施形態の半導体記憶装置は、メモリセル２１と、書込み回路２２と、電流選択器２３と、電流値記憶回路２４と、オフセット電流減算器２５と、電流比較器２６と、を有している。【００６０】
本実施形態は、第１の実施形態と比較して、電流選択器２３と、電流値記憶回路２４と、を有する点で構成が異なる。【００６１】
なお、メモリセル２１と、書込み回路２２と、オフセット電流減算器２５と、電流比較器２６と、については、ぞれぞれ、図１に示した第１の実施形態の、メモリセル１１と、書込み回路１２と、オフセット電流減算器１４と、電流比較器１３と、に対応している。【００６２】
メモリセル２１は、図１に示したメモリセル１１と同様の方式で、データの書込みおよび読出しが行われる。なお、メモリセルは複数存在しても良い。【００６３】
書込み回路２２は、メモリセル２１に通常データを書き込む。また書き込み回路２２は、メモリセル２１に書き込まれた通常データに対応するセル電流が読み出されると、その後にメモリセル２１に参照データ‘０’を書き込む。【００６４】
電流選択器２３は、メモリセル２１からの通常データの読出し時に電流値記憶回路２４とメモリセル２１とを導通する。また、電流選択器２３は、メモリセル２１からの参照データ‘０’の読出し時に電流比較器２６の一方の入力端子とメモリセル２１とを導通する。また、電流選択器２３は、メモリセル２１への書込み時に電流値記憶回路２４および電流比較器２６をメモリセル２１から遮断する。【００６５】
電流値記憶回路２４は、メモリセル２１から読み出された通常データに対応するセル電流を記憶する。【００６６】
オフセット電流減算器２５は、電流値記憶回路２４に記憶されたメモリセル２１から読み出された通常データに対応するセル電流からオフセット電流を減じ、電流比較器２６の他方の入力端子に出力する。【００６７】
電流比較器２６は、メモリセル２１から、通常データおよび参照データ‘０’にそれぞれ対応するセル電流を順次読み出し、参照データ‘０’に対応するセル電流を参照電流とし、オフセット電流減算器２５から出力された電流を参照電流と比較することにより通常データの値を判定する。【００６８】
以下に、本実施形態の半導体記憶装置の動作について説明する。【００６９】
まず、メモリセル２１から通常データを読み出すために、電流選択器２３は、メモリセル２１が電流値記憶回路２４に接続されるように経路を選択し、メモリセル２１と電流値記憶回路２４とを導通する。【００７０】
次に、電流比較器２６は、オフセット電流減算器２５と電流値記憶回路２４を介して、メモリセル２１から通常データに対応するセル電流を読み出す。【００７１】
次に、電流値記憶回路２４は、メモリセル２１から読み出された通常データに対応するセル電流を記憶する。【００７２】
次に、オフセット電流減算器２５は、電流値記憶回路２４に記憶された通常データに対応するセル電流からオフセット電流を減じ、電流比較器２６の他方の入力端子に出力する。【００７３】
次に、メモリセル２１に参照データ‘０’を書き込むために、電流選択器２３は、電流値記憶回路２４および電流比較器２６をメモリセル２１から遮断する。【００７４】
次に、書込み回路２２は、メモリセル２１に参照データ‘０’を書き込む。【００７５】
次に、メモリセル２１に書き込まれた参照データ‘０’を読み出すために、電流選択器２３は、メモリセル２１が電流比較器２６に接続されるように経路を選択し、電流比較器２６の一方の入力端子とメモリセル２１とを導通する。【００７６】
次に、電流比較器２６は、メモリセル２１から参照データ‘０’に対応するセル電流を読み出し、参照電流とする。【００７７】
このとき、電流比較器２６の、一方の入力端子には参照データ‘０’に対応するセル電流である参照電流が入力され、他方の入力端子にはオフセット電流減算器２５から出力された通常データに対応するセル電流からオフセット電流を減じた電流が入力されている。【００７８】
その後、電流比較器２６は、オフセット電流減算器２５から出力された電流を参照電流と比較することにより通常データの値を判定する。【００７９】
これにより、電流比較器２６は、メモリセル２１から読み出された通常データの値が‘１’であるか‘０’であるかを判定することができる。【００８０】
上述したように、本実施形態の半導体記憶装置においては、書込み回路２２において、通常データに対応するセル電流が読み出されたメモリセル２１に参照データ‘０’を書き込み、電流比較器２６において、メモリセル２１から読み出された参照データ‘０’に対応するセル電流を参照電流とし、通常データに対応するセル電流からオフセット電流を減じた電流を参照電流と比較することにより通常データの値を判定する構成となっている。【００８１】
これにより、メモリセル２１から読み出された通常データが‘１’であるか‘０’であるかの判定に使用する参照電流を、通常データの読出しを行ったメモリセル２１自身から生成することができる。【００８２】
したがって、本実施形態においては、上述した第１の実施形態と同様に、メモリセル間のしきい電圧のばらつきが増加した場合でも、個々のメモリセルで参照電流を生成するため、しきい電圧のばらつきの影響を除去することができ、メモリセル２１から読み出された通常データの値が‘１’であるかデータ‘０’であるかを正確に判定できるという効果が得られる。【００８３】
（第３の実施形態）
図３は、本発明の第３の実施形態の半導体記憶装置の構成を示すブロック図である。【００８４】
図３に示すように、本実施形態の半導体記憶装置は、メモリセル３１と、書込み回路３２と、電流値記憶回路３３と、オフセット電流減算器３４と、第１スイッチ３５と、第２スイッチ３６と、電流比較器３７と、を有する。【００８５】
本実施形態は、第２の実施形態と比較して、電流選択器２３のかわりに、第１スイッチ３５および第２スイッチ３６を有する点で構成が異なる。そのため、メモリセル３１を、第１スイッチ３５を介して電流比較器３７の一方の入力端子に接続し、電流比較器３７の出力端子を、第２スイッチ３６を介して電流値記憶回路３３に接続する。また、そのため、電流比較器３７の動作が、電流比較器２６の動作と異なる。【００８６】
なお、メモリセル３１と、書込み回路３２と、オフセット電流減算器３４と、については、ぞれぞれ、図２に示した第２の実施形態の、メモリセル２１と、書込み回路２２と、オフセット電流減算器２５と、に対応している。【００８７】
メモリセル３１は、図２に示したメモリセル２１と同様の方式で、データの書込みおよび読出しが行われる。なお、メモリセルは複数存在しても良い。【００８８】
書込み回路３２は、メモリセル３１に通常データを書き込む。また、書き込み回路３２は、メモリセル３１に書き込まれた通常データに対応するセル電流が読み出されると、その後にメモリセル３１に参照データ‘０’を書き込む。【００８９】
第１スイッチ３５は、電流比較器３７の一方の入力端子とメモリセル３１とを、メモリセル３１からのデータの読出し時に導通し、データの書込み時に遮断する。【００９０】
第２スイッチ３６は、電流比較器３７の出力端子と電流値記憶回路３３とを、メモリセル３１からの通常データの読出し時に導通し、データの書込み時および参照データ‘０’の読出し時に遮断する。【００９１】
電流値記憶回路３３は、メモリセル３１から読み出された通常データに対応するセル電流を記憶する。【００９２】
オフセット電流減算器３４は、電流値記憶回路３３に記憶されたメモリセル３１から読み出された通常データに対応するセル電流からオフセット電流を減じ、電流比較器３７の他方の入力端子に出力する。【００９３】
電流比較器３７は、メモリセル３１から、通常データに対応するセル電流を読み出し、電流値記憶回路３３に出力する。その後、電流比較器３７は、メモリセル３１に書き込まれた参照データ‘０’に対応するセル電流を読み出し、参照電流とし、オフセット電流減算器３４から出力された電流を参照電流と比較することにより通常データの値を判定する。【００９４】
以下に本実施形態の半導体記憶装置の動作について説明する。【００９５】
まず、メモリセル３１から通常データを読み出すために、第１スイッチ３５と第２スイッチ３６を導通させ、メモリセル３１を、電流比較器３７を介して、電流値記憶回路３３に接続する。【００９６】
次に、電流比較器３７は、メモリセル３１から通常データに対応するセル電流を読み出し、電流値記憶回路３３に出力する。【００９７】
次に、電流値記憶回路３３は、電流比較器３７から出力された通常データに対応するセル電流を記憶する。【００９８】
次に、オフセット電流減算器３４は、電流値記憶回路３３に記憶された通常データに対応するセル電流からオフセット電流を減じ、電流比較器３７の他方の入力端子に出力する。【００９９】
次に、メモリセル３１に参照データ‘０’を書き込むために、第１スイッチ３５と第２スイッチ３６を遮断する。【０１００】
次に、書込み回路３２は、メモリセル３１に参照データ‘０’を書き込む。【０１０１】
次に、メモリセル３１に書き込まれた参照データ‘０’を読み出すために、第１スイッチ３５を再度導通させる。また、このとき、第２スイッチ３６は遮断されたままとする。【０１０２】
次に、電流比較器３７は、メモリセル３１から参照データ‘０’に対応するセル電流を読み出し、参照電流とする。【０１０３】
このとき、電流比較器３７の、一方の入力端子には参照データ‘０’に対応するセル電流である参照電流が入力され、他方の入力端子にはオフセット電流減算器３４から出力された通常データに対応するセル電流からオフセット電流を減じた電流が入力されている。【０１０４】
その後、電流比較器３７は、オフセット電流減算器３４が出力した電流を参照電流と比較することにより通常データの値を判定する。【０１０５】
これにより、電流比較器３７は、メモリセル３１から読み出された通常データの値が‘１’であるか‘０’であるかを判定することができる。【０１０６】
上述したように、本実施形態の半導体記憶装置においては、書込み回路３２において、通常データに対応するセル電流が読み出されたメモリセル３１に参照データ‘０’を書き込み、電流比較器３７において、メモリセル３１から読み出された参照データ‘０’に対応するセル電流を参照電流とし、通常データに対応するセル電流からオフセット電流を減じた電流を参照電流と比較することにより通常データの値を判定する構成となっている。【０１０７】
これにより、メモリセル３１から読み出された通常データの値が‘１’であるか‘０’であるかの判定に使用する参照電流を、通常データの読出しを行ったメモリセル３１自身から生成することができる。【０１０８】
したがって、本実施形態においても、上述した第１および第２の実施形態と同様に、メモリセル間のしきい電圧のばらつきが増加した場合でも、個々のメモリセルで参照電流を生成するため、しきい電圧のばらつきの影響を除去することができ、メモリセル３１から読み出された通常データの値が‘１’であるかデータ‘０’であるかを正確に判定できるという効果が得られる。【０１０９】
［具体例１］
図４は、本発明の第３の実施形態の具体例１として、［背景技術］で述べた１Ｔ−ＤＲＡＭを想定した場合の構成を示す回路図である。【０１１０】
図４に示すように、本具体例の半導体記憶装置は、メモリセル４１と、書込み回路４２と、第１スイッチ４３と、ビット線電位保持回路４４と、電圧制御電流源４５と、電流値記憶素子４６と、オフセット電圧減算器４７と、第２スイッチ４８と、電流比較器４９と、を有している。【０１１１】
メモリセル４１は、１つのＳＯＩトランジスタから成り、図３に示したメモリセル３１と同様の方式でデータの書込みおよび読出しが行われる。なお、メモリセルは複数存在しても良い。【０１１２】
書込み回路４２は、メモリセル４１に通常データを書き込む。また、書き込み回路４２は、メモリセル４１に書き込まれた通常データに対応するセル電流が読み出されると、その後にメモリセル４１に参照データ‘０’を書き込む。【０１１３】
第１スイッチ４３は、ビット線電位保持回路４４とメモリセル４１とを、メモリセル４１からのデータの読出し時に導通し、データの書込み時に遮断する。【０１１４】
ビット線電位保持回路４４は、第１スイッチ４３と電流比較器４９の一方の入力端子の間に配置され、メモリセル４１からのデータの読出し時に、メモリセル４１のビット線電位を保持する。【０１１５】
第２スイッチ４８は、電流比較器４９の出力端子と電流値記憶素子４６とを、メモリセル４１からの通常データの読出し時に導通し、データの書込み時および参照データ‘０’の読出し時に遮断する。【０１１６】
電流値記憶素子４６は、図３に示した電流値記憶回路３３に相当し、メモリセル４１から読み出された通常データに対応するセル電流を電圧に変換して記憶する。【０１１７】
オフセット電圧減算器４７は、電流値記憶素子４６に記憶された電圧からオフセット電圧を減じ、電圧制御電流源４５に出力する。【０１１８】
電圧制御電流源４５は、オフセット電圧減算器４７から出力された電圧により制御され、その電圧を変換した、メモリセル４１から読み出された通常データに対応するセル電流からオフセット電流を減じた電流を電流比較器４９の他方の入力端子に出力する。【０１１９】
本具体例においては、図３に示したオフセット電流減算器３４は、上述したオフセット電圧減算器４７と、電圧制御電流源４５と、を有している。【０１２０】
電流比較器４９は、メモリセル４１から読み出された参照データ‘０’に対応するセル電流を参照電流とし、電圧制御電流源４５から出力された電流を参照電流と比較することにより通常データの値を判定する。【０１２１】
以下に、本具体例の半導体記憶装置の動作について説明する。【０１２２】
まず、メモリセル４１から通常データを読み出すために、第１スイッチ４３を導通させ、メモリセル４１とビット線電位保持回路４４を接続する。【０１２３】
次に、ビット線電位保持回路４４は、メモリセル４１のビット線電位を固定電位に保持する。【０１２４】
この状態で、メモリセル４１から通常データを読み出すと、ビット線に通常データに対応するセル電流が流れ、ビット線電位保持回路４４を介して電流比較器４９の一方の入力端子に入力される。【０１２５】
同時に第２スイッチ４８を導通させることにより、電流比較器４９の出力端子と電流値記憶素子４７を接続する。【０１２６】
このとき、電流比較器４９から出力された通常データに対応するセル電流は、電圧に変換され電流値記憶素子４７に記憶される。【０１２７】
次に、オフセット電圧減算器４６は、電流値記憶素子４７に記憶された電圧からオフセット電圧を減じ、電圧制御電流源４５に出力する。【０１２８】
次に、電圧制御電流源４５は、オフセット電圧減算器４６から出力された電圧により制御され、その電圧を変換した、メモリセル４１から読み出された通常データに対応するセル電流からオフセット電流を減じた電流を出力する。【０１２９】
次に、メモリセル４１に参照データ‘０’を書き込むために、第１スイッチ４３と第２スイッチ４８を遮断する。【０１３０】
次に、書込み回路４２は、メモリセル４１に参照データ‘０’を書き込む。【０１３１】
次に、第１スイッチ４３を再度導通させ、メモリセル４１から参照データ‘０’に対応するセル電流を読み出す。また、このとき、第２スイッチ４８は遮断されたままとする。【０１３２】
このとき、電流比較器４９の一方の入力端子には、メモリセル４１から読み出された参照データ‘０’に対応するセル電流が参照電流として流れる。また、電流比較器４９の他方の入力端子には、電圧制御電流源４５から出力されたメモリセル４１から読み出された通常データに対応するセル電流からオフセット電流を減じた電流が流れる。【０１３３】
その後、電流比較器４９は、電圧制御電流源４５から出力された電流を参照電流と比較することにより通常データの値を判定する。【０１３４】
これにより、電流比較器４９は、メモリセル４１から読み出された通常データの値が‘１’であるか‘０’であるかを判定することができる。【０１３５】
上述したように、本具体例の半導体記憶装置においては、書込み回路４２において、通常データに対応するセル電流が読み出されたメモリセル４１に参照データ‘０’を書き込み、電流比較器４９において、メモリセル４１から読み出された参照データ‘０’に対応するセル電流を参照電流とし、通常データに対応するセル電流からオフセット電流を減じた電流を参照電流と比較することにより通常データの値を判定する構成となっている。【０１３６】
これにより、メモリセル４１から読み出された通常データの値が‘１’であるか‘０’であるかの判定に使用する参照電流を、通常データの読出しを行ったメモリセル４１自身から生成することができる。【０１３７】
したがって、本具体例においては、メモリセル間のしきい電圧のばらつきが増加した場合でも、個々のメモリセルで参照電流を生成するため、しきい電圧のばらつきの影響を除去することができ、メモリセルからの読み出された通常データの値が‘１’であるかデータ‘０’であるかを正確に判定できるという効果が得られる。【０１３８】
［具体例２］
図５は、本発明の第３の実施形態の具体例２として、［背景技術］で述べた１Ｔ−ＤＲＡＭを想定した場合の他の構成を示す回路図である。【０１３９】
図５に示すように、本具体例の半導体記憶装置は、メモリセル５０１と、書込み回路５０２と、第１スイッチ５０３と、ビット線電位保持回路５０４と、カレントミラー回路５０５と、電圧制御電流源５０６と、オフセット電圧減算器５０７と、電流値記憶回路５０８と、第２スイッチ５０９と、電流比較器５１０と、を有している。【０１４０】
本具体例は、上述した具体例１と比較して、カレントミラー回路５０５を用いることで、メモリセル５０１から読み出されたデータに対応するセル電流と等しい電流を生成することにより、メモリセル５０１側の電流の経路と、電流比較器５１０側の電流の経路を分離している点が異なる。【０１４１】
なお、メモリセル５０１と、書込み回路５０２と、第１スイッチ５０３と、ビット線電位保持回路５０４と、電圧制御電流源５０６と、オフセット電圧減算器５０７と、電流値記憶素子５０８と、第２スイッチ５０９と、電流比較器５１０と、については、それぞれ、図４に示した具体例１の、メモリセル４１と、書込み回路４２と、第１スイッチ４３と、ビット線電位保持回路４４と、電圧制御電流源４５と、オフセット電圧減算器４６と、電流値記憶素子４７と、第２スイッチ４８と、電流比較器４９と、に対応している。【０１４２】
メモリセル５０１は、１つのＳＯＩトランジスタから成り、図４に示したメモリセル４１と同様の方式でデータの書込みおよび読出しが行われる。なお、メモリセルは複数存在しても良い。【０１４３】
書込み回路５０２は、メモリセル５０１に通常データを書き込む。また、書き込み回路５０２は、メモリセル５０１に書き込まれた通常データに対応するセル電流が読み出されると、その後にメモリセル５０１に参照データ‘０’を書き込む。【０１４４】
第１スイッチ５０３は、ビット線電位保持回路５０４とメモリセル５０１とを、メモリセル５０１からのデータの読出し時に導通し、データの書込み時に遮断する。【０１４５】
ビット線電位保持回路５０４は、第１スイッチ５０３とカレントミラー回路５０５との間に配置され、メモリセル５０１からのデータの読出し時に、ビット線電位を保持する。【０１４６】
カレントミラー回路５０５は、ビット線電位保持回路５０４と電流比較器５１０の一方の入力端子との間に配置される。カレントミラー回路５０５は、メモリセル５０１からのデータの読出し時に、メモリセル５０１からビット線電位保持回路５０４を介して入力されるデータに対応するセル電流と等しい電流を生成し、電流比較器５１０の一方の入力端子に出力する。【０１４７】
第２スイッチ５０９は、電流比較器５１０の出力端子と電流値記憶素子５０８とを、メモリセル５０１からの通常データの読出し時に導通し、データの書込み時および参照データ‘０’の読出し時に遮断する。【０１４８】
電流値記憶素子５０８は、カレントミラー回路５０５から出力された電流のうち通常データに対応する電流を電圧に変換して記憶する。【０１４９】
オフセット電圧減算器５０７は、電流値記憶素子５０８に記憶された電圧からオフセット電圧を減じ、電圧制御電流源５０６に出力する。【０１５０】
電圧制御電流源５０６は、オフセット電圧減算器５０７から出力された電圧により制御され、その電圧を変換した、通常データに対応する電流からオフセット電流を減じた電流を電流比較器５１０の他方の入力端子に出力する。【０１５１】
本具体例においても、図３に示したオフセット電流減算器３４は、上述したオフセット電圧減算器５０７と、電圧制御電流源５０６と、を有している。【０１５２】
電流比較器５１０は、カレントミラー回路５０５から出力された電流のうち参照データ‘０’に対応する電流を参照電流とし、電圧制御電流源５０６から出力された電流を参照電流と比較することにより通常データの値を判定する。【０１５３】
以下に、本具体例の半導体記憶装置の動作について説明する。【０１５４】
まず、メモリセル５０１から通常データを読み出すために、第１スイッチ５０３を導通させ、メモリセル５０１とビット線電位保持回路５０４を接続する。【０１５５】
次に、ビット線電位保持回路５０４は、メモリセル５０１のビット線電位を固定電位に保持する。【０１５６】
この状態で、メモリセル５０１から通常データを読み出すと、ビット線に通常データに対応するセル電流が流れ、ビット線電位保持回路５０４を介してカレントミラー回路５０５に入力される。【０１５７】
このとき、カレントミラー回路５０５は、入力された通常データに対応するセル電流と等しい電流を生成し、電流比較器５１０の一方の入力端子に出力する。【０１５８】
同時に第２スイッチ５０９を導通させることにより、電流比較器５１０の出力端子と電流値記憶素子５０８を接続する。【０１５９】
このとき、電流比較器５１０から出力された通常データに対応する電流は、電圧に変換され電流値記憶素子５０８に記憶される。【０１６０】
次に、オフセット電圧減算器５０７は、電流値記憶素子５０８に記憶された電圧からオフセット電圧を減じ、電圧制御電流源５０６に出力する。【０１６１】
次に、電圧制御電流源５０６は、オフセット電圧減算器５０７から出力された電圧により制御され、その電圧を変換した、通常データに対応する電流からオフセット電流を減じた電流を出力する。【０１６２】
次に、メモリセル５０１に参照データ‘０’を書き込むために、第１スイッチ５０３と第２スイッチ５０９を遮断する。【０１６３】
次に、書込み回路５０２は、メモリセル５０１に参照データ‘０’を書き込む。【０１６４】
次に、第１スイッチ５０３を再度導通させ、メモリセル５０１から参照データ‘０’に対応するセル電流を読み出す。また、このとき、第２スイッチ５０９は遮断されたままとする。【０１６５】
次に、カレントミラー回路５０５は、参照データ‘０’に対応するセル電流と等しい電流を生成し、電流比較器５１０の一方の入力端子に出力する。【０１６６】
このとき、電流比較器５１０の一方の入力端子には、カレントミラー回路５０５から出力された参照データ‘０’に対応する電流が参照電流として流れる。また、電流比較器５１０の他方の入力端子には、電圧制御電流源５０６から出力された通常データに対応する電流からオフセット電流を減じた電流が流れる。【０１６７】
その後、電流比較器５１０は、電圧制御電流源５０６から出力された電流を参照電流と比較することにより通常データの値を判定する。【０１６８】
これにより、電流比較器５１０は、メモリセル５０１から読み出された通常データの値が‘１’であるか‘０’であるかを判定することができる。【０１６９】
上述したように、本具体例の半導体記憶装置においては、書込み回路５０２において、通常データに対応するセル電流が読み出されたメモリセル５０１に参照データ‘０’を書き込み、電流比較器５１０において、メモリセル５０１から読み出された参照データ‘０’に対応するセル電流と等しい電流を参照電流とし、通常データに対応するセル電流に等しい電流からオフセット電流を減じた電流を参照電流と比較することにより通常データの値を判定する構成となっている。【０１７０】
これにより、メモリセル５０１から読み出された通常データの値が‘１’であるか‘０’であるかの判定に使用する参照電流を、通常データの読出しを行ったメモリセル５０１自身から生成することができる。【０１７１】
したがって、本具体例においても、具体例１と同様に、メモリセル間のしきい電圧のばらつきが増加した場合でも、個々のメモリセルで参照電流を生成するため、しきい電圧のばらつきの影響を除去することができ、メモリセルから読み出されたデータの値が‘１’であるか‘０’であるかを正確に判定できるという効果が得られる。【０１７２】
［回路構成例１］
図６は、本発明の第３の実施形態の具体例２の回路構成例１として、オフセット電圧の減算方式に、後述する電流源６０７のゲート電位を制御するゲート電位制御型オフセット減算方式を用いた場合の構成を示す回路図である。【０１７３】
図６に示すように、本回路構成例の半導体記憶装置は、メモリセル６０１と、書込み回路６０２と、第１トランスファゲート６０３と、カスコードトランジスタ６０４と、バイアス電圧源６０５と、カレントミラー回路６０６と、電流源６０７と、容量素子６０８と、オフセット電圧発生器６０９と、第２トランスファゲート６１０と、出力インバータ６１１と、を有している。【０１７４】
メモリセル６０１は、１つのＳＯＩトランジスタから成り、図５に示したメモリセル５０１と同様の方式でデータの書込みおよび読出しが行われる。なお、図６に示すように、メモリセル６０１を構成するＳＯＩトランジスタは、ゲート端子がワード線ＷＬに、ドレイン端子がビット線ＢＬに、ソース端子がグランドＧＮＤに、それぞれ接続されている。また、基板電位は浮遊電位であり、ＶＢと表す。なお、メモリセルは複数存在しても良い。【０１７５】
書込み回路６０２は、メモリセル６０１に通常データを書き込む。また、書き込み回路６０２は、メモリセル６０１に書き込まれた通常データに対応するセル電流が読み出されると、その後にメモリセル６０１に参照データ‘０’を書き込む。【０１７６】
第１トランスファゲート６０３は、図５に示した第１スイッチ５０３に相当し、書込み制御信号（外部制御信号）ＷＥおよびＷＥＢにより、メモリセル６０１とカスコードトランジスタ６０４とを、メモリセル６０１からのデータの読出し時に導通し、データの書込み時に遮断する。【０１７７】
カスコードトランジスタ６０４は、メモリセル６０１からのデータの読出し時に、ビット線電位を保持する。【０１７８】
バイアス電圧源６０５は、カスコードトランジスタ６０４のゲート端子にバイアス電圧を加え、制御する。【０１７９】
なお、本回路構成例においては、図５に示したビット線電位保持回路５０４は、上述した、カスコードトランジスタ６０４と、バイアス電圧源６０５と、を有している。【０１８０】
カレントミラー回路６０６は、メモリセル６０１からのデータの読出し時に、メモリセル６０１からカスコードトランジスタ６０４を介して入力されるデータのセル電流と等しい電流を生成し、出力する。なお、図６に示すように、本回路構成例のカレントミラー回路６０６は、入力側のトランジスタＭｐ１と出力側のトランジスタＭｐ２の２つのトランジスタを有している。【０１８１】
容量素子６０８は、図５に示した電流値記憶素子５０８に相当し、カレントミラー回路６０６から出力された電流のうち通常データに対応する電流を変換した電圧を記憶しておくために、電荷を保持する。図６に示すように、本回路構成例においては、容量素子６０８は、後述する電流源６０７のゲート端子に接続されており、ゲート電位の保持容量として動作する。【０１８２】
オフセット電圧発生器６０９は、容量素子６０８の一方の端子に接続され、容量素子６０８に記憶された電圧からオフセット電圧を減じるために、負の値を持つオフセット電圧−ＶＯＳを出力する。【０１８３】
図７に、本回路構成例に用いるオフセット電圧発生器６０９の一構成例を示す。【０１８４】
図７に示すように、オフセット発生器６０９は、負の値を持つオフセット電圧−ＶＯＳを与えるための負電源と、０Ｖの電位を与えるためのグランドＧＮＤと、外部制御信号ＥＮとその反転信号により制御されるパストランジスタ７０１および７０２と、を有している。【０１８５】
外部制御信号ＥＮ＝０(＝ＶＳＳ)の場合、パストランジスタ７０１が遮断され、パストランジスタ７０２が導通するため、グランドＧＮＤが選択され、オフセット電圧発生器６０９の出力電圧は０Ｖとなる。【０１８６】
一方、外部制御信号ＥＮ＝１(＝ＶＤＤ)の場合、パストランジスタ７０１が導通し、パストランジスタ７０２が遮断されるため、負電源が選択され、オフセット電圧発生器６０９の出力電圧は−ＶＯＳとなる。【０１８７】
また、本回路構成例は、図６に示すように、ドレイン端子がカレントミラー回路６０６の出力側のトランジスタＭｐ２に、基板端子およびソース端子がグランドＧＮＤに、ゲート端子が第２トランスファゲート６１０と容量素子６０８との間の節点に、それぞれ接続されているｎＭＯＳトランジスを有している。【０１８８】
本回路構成例においては、図５に示したオフセット電圧減算器５０７は、容量素子６０８を共有して用いることとし、上述したｎＭＯＳトランジスタと、オフセット電圧発生器６０９と、を有している。【０１８９】
また、電流源６０７は、上述したｎＭＯＳトランジスを共有して用いることとする。【０１９０】
電流源６０７には、メモリセル６０１からの通常データの読出し時に、カレントミラー回路６０６から出力された通常データに対応する電流が流れる。このとき、電流源６０７に流れる電流を維持するために必要なゲート・ソース間電圧が容量素子６０８に加えられるため、通常データに対応する電流が電圧として容量素子６０８に記憶される。【０１９１】
また、参照データ‘０’の読出し後には、オフセット電圧発生器６０９がオフセット電圧を出力するため、容量素子６０８を介した容量結合により、容量素子６０８に記憶された電圧からオフセット電圧を減じた電圧が電流源６０７のゲート端子に加えられる。その結果、電流源６０７には、通常データに対応する電流からオフセット電流を減じた電流が流れる。【０１９２】
また、本回路構成例においては、図５に示した電流比較器５１０は、カレントミラー回路６０６の出力側のトランジスタＭｐ２と、電流源６０７であるｎＭＯＳトランジスタと、を共有して用いることとする。本回路構成例に係る電流比較器は、トランジスタＭｐ２に流れる参照データ‘０’に対応するセル電流と等しい電流を参照電流として、電流源６０７に流れる通常データに対応する電流からオフセット電流を減じた電流を参照電流と比較することにより通常データの値を判定する。【０１９３】
第２トランスファゲート６１０は、図５に示した第２スイッチ５０９に相当し、外部制御信号φとその反転信号により、カレントミラー回路６０６の出力側のトランジスタＭｐ２と容量素子６０８とを、メモリセル６０１からの通常データの読出し時に導通し、データの書込み時および参照データ‘０’の読出し時に遮断する。【０１９４】
出力インバータ６１１は、カレントミラー回路６０６の出力側のトランジスタＭｐ２と電流源６０７との間の節点に接続されている。出力インバータ６１１は、上述したカレントミラー回路６０６の出力側のトランジスタＭｐ２と電流源６０７を共有して用いることで成る電流比較器により判定された、メモリセル６０１から読み出された通常データの値（‘１’もしくは‘０’）を出力する。【０１９５】
以下に、本回路構成例の半導体記憶装置の動作を、図８を参照して説明する。図８は、本回路構成例における各制御信号の動作波形を示す図である。【０１９６】
図８に示すように、本回路構成例の半導体記憶装置においては、最初のサイクルにおいて、メモリセル６０１から通常データを読み出す。【０１９７】
まず、書込み制御信号ＷＥＢ＝１（ＶＤＤ）とし、第１トランスファゲート６０３を導通させる。このとき、ビット線電位は、カスコードトランジスタ６０４およびバイアス電圧源６０５から成るビット線電位保持回路により保持される。【０１９８】
この状態で、メモリセル６０１にてワード線ＷＬが選択されると、メモリセル６０１に書き込まれた通常データに対応するセル電流がビット線に流れる。【０１９９】
次に、カレントミラー回路６０６は、ビット線に流れた通常データに対応するセル電流と等しい電流を生成し、出力する。【０２００】
また、メモリセル６０１におけるワード線ＷＬの選択と同時に、外部制御信号φ＝１(＝ＶＤＤ)とし、第２トランスファゲート６１０を導通させる。このとき、オフセット電圧発生器６０９は外部制御信号ＥＮ＝０(＝ＶＳＳ)とすることによって無効化されている。そのため、オフセット電圧発生器６０９の出力は０Ｖとなっている。また、このとき、ＶＳＳは負の値を持つ電圧である。【０２０１】
第２トランスファゲート６１０を導通させたことにより、カレントミラー回路６０６の出力側のトランジスタＭｐ２から出力された通常データに対応する電流が、電流源６０７に流れる。このとき、電流源６０７に流れる通常データに対応する電流を維持するために必要なゲート・ソース間電圧が容量素子６０８に加えられる。【０２０２】
すなわち、電流源６０７に流れる通常データに対応する電流が電圧として容量素子６０８に記憶される。【０２０３】
次のサイクルにおいて、メモリセル６０１に対し、参照データ'０'を書き込む。【０２０４】
まず、外部制御信号φ＝０（＝ＧＮＤ）とし、第２トランスファゲート６０９を遮断する。また、書込み制御信号ＷＥＢ＝０（＝ＶＳＳ）とすることによって第１トランスファゲート６０３を遮断する。【０２０５】
次に、書込み回路６０２は、最初のサイクルで通常データの読出しを行ったメモリセル６０１に対し参照データ'０'を書き込む。【０２０６】
次のサイクルにおいて、書込み制御信号ＷＥＢ＝１（＝ＶＤＤ）とすることによって第１トランスファゲート６０３を再度導通し、メモリセル６０１から参照データ‘０’を読み出す。これにより、参照データ'０'に対応するセル電流が、カレントミラー回路６０６に入力され、等しい電流が生成され、出力される。このとき、電流源６０７には、通常データに対応する電流が維持されている。【０２０７】
次のサイクルにおいて、外部制御信号ＥＮ＝１(＝ＶＤＤ)とし、オフセット電圧発生器６０９を活性化する。これにより、オフセット電圧発生器６０９の出力には、負の値を持つオフセット電圧−ＶＯＳが発生する。【０２０８】
このとき、電流源６０７のゲート端子には、容量素子６０８を介した容量結合により、容量素子６０８に記憶された電圧からオフセット電圧の絶対値ＶＯＳが減じた電圧が加えられる。【０２０９】
したがって、電流源６０７には、通常データに対応する電流からオフセット電流を減じた電流が流れる。【０２１０】
よって、カレントミラー回路６０６から出力される参照データ'０'に対応する電流を参照電流とし、電流源６０７に流れる通常データに対応する電流からオフセット電流を減じた電流を参照電流と比較することにより通常データの値を判定することができる。【０２１１】
参照電流が、電流源６０７に流れる電流よりも大きい場合、電流源６０７のドレイン電位は上昇し、出力インバータ６１１で反転増幅され、データ'０'が出力される。これがデータ'０'の読出しに相当する。【０２１２】
参照電流が、電流源６０７に流れる電流よりも小さい場合、電流源６０７のドレイン電位は降下し、出力インバータ６１１で反転増幅され、データ'１'が出力される。これがデータ'１'の読出しに相当する。【０２１３】
その後、出力インバータ６１１から通常データの値が出力されると同時に、メモリセル６０１に対して再書込みが行われる。【０２１４】
メモリセル６０１への再書込みについては、通常の１Ｔ−ＤＲＡＭの書込み動作と同様のため、説明を省略する。【０２１５】
図９に、本回路構成例の半導体記憶装置の動作原理を示す。【０２１６】
図９に示すように、本回路構成例では、メモリセル６０１から読み出された参照データ'０'に対応するセル電流ＩＣｅｌｌ＿０を参照電流Ｉｒｅｆとし、メモリセル６０１から読み出された通常データに対応するセル電流からオフセット電流を減じた電流（Ｉｃｅｌｌ＿１−ＩＯＳ１またはＩｃｅｌｌ＿０−ＩＯＳ０）との比較判定を行う。このとき、参照電流Ｉｒｅｆはデータの読出しを行った個々のメモリセルから生成するため、参照電流の値は常に個々のメモリセルにおける通常データ'１'および通常データ'０'に対応するセル電流からオフセット電流を減じた電流（Ｉｃｅｌｌ＿１−ＩＯＳ１およびＩｃｅｌｌ＿０−ＩＯＳ０）の中間値付近の値となる。そのため、本回路構成例においては、メモリセル間のしきい電圧のばらつきが増加した場合でも、メモリセル６０１から読み出された通常データの値が'１'であるか'０'であるかを正確に判定することができる。【０２１７】
上述したように、本回路構成例の半導体記憶装置においては、メモリセル６０１から読み出された通常データに対応するセル電流と等しい電流を電圧に変換して容量素子６０８に記憶する。また、容量素子６０８を介して電流源６０７のゲート端子に接続しているオフセット電圧発生器を制御することで、電流源６０７に、通常データに対応する電流からオフセット電流を減じた電流を流すことができる。そのため、参照データ‘０’に対応するセル電流と等しい電流を参照電流とし、通常データに対応する電流からオフセット電流を減じた電流を参照電流と比較することにより通常データの値を判定することができる。【０２１８】
これにより、メモリセル６０１から読み出された通常データの値が‘１’であるか‘０’であるかの判定に使用する参照電流を、通常データの読出しを行ったメモリセル６０１自身から生成することができる。【０２１９】
したがって、メモリセル（ＳＯＩトランジスタセル）間のしきい電圧のばらつきが増加した場合でも、個々のメモリセルで参照電流を生成するため、しきい電圧のばらつきの影響を除去することができ、メモリセル６０１から読み出された通常データの値が‘１’であるか‘０’であるかを正確に判定できるという効果が得られる。【０２２０】
［回路構成例２］
図１０は、本発明の第３の実施形態の具体例２の回路構成例２として、オフセット電圧の減算方式に、後述する電流源１００７のゲート電位を制御するゲート電位制御型オフセット減算方式を用いた場合の他の構成を示す回路図である。【０２２１】
図１０に示すように、本回路構成例の半導体記憶装置は、メモリセル１００１と、書込み回路１００２と、第１トランスファゲート１００３と、基準電圧源１００４と、演算増幅器１００５と、カレントミラー回路１００６と、電流源１００７と、容量素子１００８と、オフセット電圧発生器１００９と、第２トランスファゲート１０１０と、出力インバータ１０１１と、を有している。【０２２２】
本回路構成例は、上述した回路構成例１と比較して、カスコードトランジスタ６０４とバイアス電圧源６０５の代わりに、基準電圧源１００４と演算増幅器１００５を有する点が異なる。【０２２３】
なお、メモリセル１００１と、書込み回路１００２と、第１トランスファゲート１００３と、カレントミラー回路１００６と、電流源１００７と、容量素子１００８と、オフセット電圧発生器１００９と、第２トランスファゲート１０１０と、出力インバータ１０１１と、については、それぞれ、図６に示した回路構成例１の、メモリセル６０１と、書込み回路６０２と、第１トランスファゲート６０３と、カレントミラー回路６０６と、電流源６０７と、容量素子６０８と、オフセット電圧発生器６０９と、第２トランスファゲート６１０と、出力インバータ６１１と、に対応している。【０２２４】
メモリセル１００１は、１つのＳＯＩトランジスタから成り、図６に示したメモリセル６０１と同様の方式でデータの書込みおよび読出しが行われる。なお、メモリセルは複数存在しても良い。【０２２５】
書込み回路１００２は、メモリセル１００１に通常データを書き込む。また、書き込み回路１００２は、メモリセル１００１に書き込まれた通常データに対応するセル電流が読み出されると、その後にメモリセル１００１に参照データ‘０’を書き込む。【０２２６】
第１トランスファゲート１００３は、書込み制御信号ＷＥおよびＷＥＢにより、メモリセル１００１とカレントミラー回路１００６とを、メモリセル１００１からのデータの読出し時に導通し、データの書込み時に遮断する。【０２２７】
カレントミラー回路１００６は、メモリセル１００１からのデータの読出し時に、ビット線に流れるデータに対応するセル電流と等しい電流を生成し、出力する。本回路構成例においても、カレントミラー回路１００６は、入力側のトランジスタＭｐ１と出力側のトランジスタＭｐ２の２つのトランジスタを有している。【０２２８】
基準電圧源１００４は、演算増幅器１００５に基準電圧Ｖｒｅｆを加え、制御する。【０２２９】
なお、本回路構成例においては、図５に示したビット線電位保持回路５０４は、カレントミラー回路１００６の入力側のトランジスタＭｐ１を共有して用いることとし、演算増幅器１００５と、基準電圧源１００４と、を有している。本回路構成例においては、演算増幅器１００５とトランジスタＭｐ１から成る負帰還により、ビット線電位を基準電圧源１００４の出力電圧Ｖｒｅｆと等しくなるように制御することができるため、ビット線電位を保持することができる。【０２３０】
容量素子１００８は、カレントミラー回路１００６から出力された電流のうち通常データに対応する電流を変換した電圧を記憶しておくために、電荷を保持する。【０２３１】
オフセット電圧発生器１００９は、容量素子１００８の一方の端子に接続され、容量素子１００８に記憶された電圧からオフセット電圧を減じるために、負の値を持つオフセット電圧−ＶＯＳを出力する。【０２３２】
本回路構成例においても、図１０に示すように、ドレイン端子がカレントミラー回路１００６の出力側のトランジスタＭｐ２に、基板端子およびソース端子がグランドＧＮＤに、ゲート端子が第２トランスファゲート１０１０と容量素子１００８との間の節点に、それぞれ接続されているｎＭＯＳトランジスを有している。【０２３３】
本回路構成例においても、回路構成例１と同様に、オフセット電圧減算器５０７は、容量素子１００８を共有して用いることとし、上述したｎＭＯＳトランジスタと、オフセット電圧発生器１００９と、を有している。【０２３４】
また、電流源１００７は、上述したｎＭＯＳトランジスを共有して用いることとする。【０２３５】
電流源１００７には、メモリセル１００１からのデータの読出し時に、カレントミラー回路１００６から出力された通常データに対応する電流が流れる。【０２３６】
また、参照データ‘０’の読出し後には、オフセット電圧発生器１００９がオフセット電圧を出力するため、容量素子１００８を介した容量結合により、容量素子１００８に記憶された電圧からオフセット電圧を減じた電圧が電流源１００７のゲート端子に加えられる。その結果、電流源１００７には、通常データに対応する電流からオフセット電流を減じた電流が流れる。【０２３７】
また、本回路構成例においても、電流比較器５１０は、カレントミラー回路１００６の出力側のトランジスタＭｐ２と、電流源１００７であるｎＭＯＳトランジスタと、を共有して用いることとする。【０２３８】
第２トランスファゲート１０１０は、外部制御信号φとその反転信号により、カレントミラー回路１００６の出力側のトランジスタＭｐ２と容量素子１００８とを、メモリセル１００１からの通常データの読出し時に導通し、データの書込み時および参照データ‘０’の読出し時に遮断する。【０２３９】
出力インバータ１０１１は、カレントミラー回路１００６の出力側のトランジスタＭｐ２と電流源１００７との間の節点に接続され、上述した電流比較器により判定された通常データの値（‘１’もしくは‘０’）を出力する。【０２４０】
上述したように、本回路構成例は、回路構成例１と比較して、ビット線電位を保持するビット線電位保持回路の構成のみが異なる。ビット線電位を保持する動作は本発明の本質ではなく、他の構成要素の動作については回路構成例１と同様であるため、ここでは説明を省略する。【０２４１】
上述したように、本回路構成例の半導体記憶装置においては、ビット線電位保持回路は、トランジスタＭｐ１および演算増幅器１００５から構成される負帰還と、基準電圧源１００４と、から成る。そのため、本回路構成例は、図６に示した回路構成例１の構成と比較し、電源・グランド間のトランジスタの縦積み段数を減らし、低電圧動作に適した構成となっている。【０２４２】
［回路構成例３］
図１１は、本発明の第３の実施形態の具体例２の回路構成例３として、オフセット電圧の減算方式に、後述する電流源１１０７の基板電位を制御する、基板電位制御型オフセット減算方式を用いた場合の構成を示す回路図である。【０２４３】
図１１に示すように、本回路構成例の半導体記憶装置は、メモリセル１１０１と、書込み回路１１０２と、第１トランスファゲート１１０３と、基準電圧源１１０４と、演算増幅器１１０５と、カレントミラー回路１１０６と、電流源１１０７と、容量素子１１０８と、オフセット電圧発生器１１０９と、第２トランスファゲート１１１０と、出力インバータ１１１１と、を有している。【０２４４】
なお、これらの構成要素は、それぞれ、図１０に示した回路構成例２の、メモリセル１００１と、書込み回路１００２と、第１トランスファゲート１００３と、基準電圧源１００４と、演算増幅器１００５と、カレントミラー回路１００６と、電流源１００７と、容量素子１００８と、オフセット電圧発生器１００９と、第２トランスファゲート１０１０と、出力インバータ１０１１と、に対応している。【０２４５】
ただし、本回路構成例は、上述した回路構成例２と比較して、電流源１１０７の基板端子にオフセット電圧発生器１１０９が接続している点と、容量素子１１０８一方の端子をグランドＧＮＤに接地している点と、が異なる。【０２４６】
メモリセル１１０１は、１つのＳＯＩトランジスタから成り、図１０に示したメモリセル１００１と同様の方式でデータの書込みおよび読出しが行われる。なお、メモリセルは複数存在しても良い。【０２４７】
書込み回路１１０２は、メモリセル１１０１に通常データを書き込む。また書き込み回路１１０２は、メモリセル１１０１に書き込まれた通常データに対応するセル電流が読み出されると、その後にメモリセル１１０１に参照データ‘０’を書き込む。【０２４８】
第１トランスファゲート１１０３は、書込み制御信号ＷＥおよびＷＥＢにより、メモリセル１１０１とカレントミラー回路１１０６とを、メモリセル１１０１からのデータの読出し時に導通し、データの書込み時に遮断する。【０２４９】
カレントミラー回路１１０６は、メモリセル１１０１からのデータの読出し時に、ビット線に流れるデータに対応するセル電流と等しい電流を生成し、出力する。本回路構成例においても、カレントミラー回路１１０６は、入力側のトランジスタＭｐ１と出力側のトランジスタＭｐ２の２つのトランジスタを有している。【０２５０】
基準電圧源１１０４は、演算増幅器１１０５に基準電圧Ｖｒｅｆを加え、制御する。【０２５１】
なお、本回路構成例においては、図５に示したビット線電位保持回路５０４は、カレントミラー回路１１０６の入力側のトランジスタＭｐ１を共有して用いることとし、演算増幅器１１０５と、基準電圧源１１０４と、を有している。本回路構成例においては、演算増幅器１１０５とトランジスタＭｐ１から成る負帰還により、ビット線電位を基準電圧源１１０４の出力電圧Ｖｒｅｆと等しくなるように制御することができるため、ビット線電位を保持することができる。【０２５２】
容量素子１１０８は、カレントミラー回路１１０６から出力された電流のうち通常データに対応する電流を変換した電圧を記憶しておくために、電荷を保持する。【０２５３】
オフセット電圧発生器１１０９は、電流源１１０７の基板端子に接続され、電流源１１０７のしきい電圧を増大させるために負の値を持つオフセット電圧−ＶＯＳを出力する。【０２５４】
なお、本回路構成例においては、オフセット電圧発生器１１０９として、図７に示したオフセット電圧発生器６０９の構成を使用することができる。ただし、本回路構成例と、ゲート電位制御型オフセット減算方式を用いる回路構成例１および２とでは、負電源の出力電圧−ＶＯＳの設定値が異なる。【０２５５】
また、本回路構成例は、図１１に示すように、ドレイン端子がカレントミラー回路１１０６の出力側のトランジスタＭｐ２に、基板端子がオフセット電圧発生器１１０９に、ソース端子がグランドＧＮＤに、ゲート端子が第２トランスファゲート１１１０と容量素子１１０８との間の節点に、それぞれ接続されているｎＭＯＳトランジスを有している。【０２５６】
本回路構成例においても、回路構成例１と同様に、オフセット電圧減算器５０７は、容量素子１１０８を共有して用いることとし、上述したｎＭＯＳトランジスタと、オフセット電圧発生器１１０９と、を有している。【０２５７】
また、電流源１１０７は、上述したｎＭＯＳトランジスを共有して用いることとする。【０２５８】
電流源１１０７には、メモリセル１１０１からのデータの読出し時に、カレントミラー回路１１０６から出力された通常データに対応する電流が流れる。【０２５９】
また、参照データ‘０’の読出し後には、オフセット電圧発生器１１０９がオフセット電圧を出力するため、基板バイアス効果によりしきい電圧が増大し、結果として、電流源１１０７には、通常データに対応した電流からオフセット電流を減じた電流が流れる。【０２６０】
また、本回路構成例においても、電流比較器５１０は、カレントミラー回路１１０６の出力側のトランジスタＭｐ２と、電流源１１０７と、を共有して用いることとする。【０２６１】
第２トランスファゲート１１１０は、外部制御信号φとその反転信号により、カレントミラー回路１１０６の出力側のトランジスタＭｐ２と容量素子１１０８とを、メモリセル１１０１からの通常データの読出し時に導通し、データの書込み時および参照データ‘０’の読出し時に遮断する。【０２６２】
出力インバータ１１１１は、カレントミラー回路１１０６の出力側のトランジスタＭｐ２と電流源１１０７との間の節点に接続され、上述した電流比較器により判定された通常データの値（‘１’もしくは‘０’）を出力する。【０２６３】
本回路構成例の半導体記憶装置の動作は、オフセット電圧を減算するサイクルの動作以外は、ゲート電位制御型オフセット減算方式を用いた回路構成例１もしくは回路構成例２の動作と同様である。そのため、ここでは、オフセット電圧を減算するサイクルの動作についてのみ説明する。【０２６４】
本回路構成例においては、オフセット電圧を減算するサイクルにおいて、外部制御信号ＥＮ＝１（＝ＶＤＤ）とし、オフセット電圧発生器１１０９を活性化し、電流源１１０７の基板端子に負の値を持つオフセット電圧−ＶＯＳを加える。【０２６５】
これにより、電流源１１０７に基板バイアス効果が生じ、電流源１１０７のしきい電圧が増大する。【０２６６】
したがって、電流源１１０７には、通常データに対応する電流からオフセット電流を減じた電流が流れる。【０２６７】
一方、このとき、カレントミラー回路１１０６からは、参照データ‘０’に対応した電流が出力されている。【０２６８】
よって、カレントミラー回路１１０６から出力された参照データ‘０’に対応する電流を参照電流とし、電流源１１０７に流れる電流を参照電流と比較することにより通常データの値を判定することができる。【０２６９】
参照電流が、電流源１１０７に流れる電流よりも大きい場合、電流源１１０７のドレイン電位は上昇し、出力インバータ１１１１で反転増幅されてデータ‘０’が出力される。これがデータ‘０’の読出しに相当する。【０２７０】
参照電流が、電流源１１０７に流れる電流よりも小さい場合、電流源１１０７のドレイン電位は降下し、出力インバータ１１１１で反転増幅されてデータ‘１’が出力される。これがデータ‘１’の読出しに相当する。【０２７１】
上述したように、本回路構成例の半導体記憶装置においても、メモリセル１１０１から読出した通常データの値が‘１’であるか‘０’であるかの判定に使用する参照電流を、通常データの読出しを行ったメモリセル１１０１自身から生成することができる。【０２７２】
したがって、ゲート電位制御型オフセット減算方式を用いた回路構成例１および２と同様に、メモリセル（ＳＯＩトランジスタセル）間のしきい電圧のばらつきが増加した場合でも、個々のメモリセルで参照電流を生成するため、しきい電圧のばらつきの影響を除去することができ、メモリセル１１０１から読み出されたデータの値が‘１’であるか‘０’であるかを正確に判定できるという効果が得られる。【０２７３】
［回路構成例４］
図１２は、本発明の第３の実施形態の具体例２の回路構成例４として、オフセット電圧の減算方式として、後述する電流源１２０７のソース端子の電位を制御する、ソース電位制御型オフセット減算方式を用いた場合の構成を示す回路図である。【０２７４】
図１２に示すように、本回路構成例の半導体記憶装置は、メモリセル１２０１と、書込み回路１２０２と、第１トランスファゲート１２０３と、基準電圧源１２０４と、演算増幅器１２０５と、カレントミラー回路１２０６と、電流源１２０７と、容量素子１２０８と、オフセット電圧発生器１２０９と、第２トランスファゲート１２１０と、出力インバータ１２１１と、を有している。【０２７５】
なお、これらの構成要素は、それぞれ、図１０に示した回路構成例２の、メモリセル１００１と、書込み回路１００２と、第１トランスファゲート１００３と、基準電圧源１００４と、演算増幅器１００５と、カレントミラー回路１００６と、電流源１００７と、容量素子１００８と、オフセット電圧発生器１００９と、第２トランスファゲート１０１０と、出力インバータ１０１１と、に対応している。【０２７６】
ただし、本回路構成例は、上述した回路構成例２と比較して、電流源１２０７のソース端子にオフセット電圧発生器１２０９が接続している点と、容量素子１２０８の一方の端子をグランドＧＮＤに接地している点と、が異なる。【０２７７】
メモリセル１２０１は、１つのＳＯＩトランジスタから成り、図１１に示したメモリセル１１０１と同様の方式でデータの書込みおよび読出しが行われる。なお、メモリセルは複数存在しても良い。【０２７８】
書込み回路１２０２は、メモリセル１２０１に通常データを書き込む。また、書き込み回路１２０２は、メモリセル１２０１に書き込まれた通常データに対応するセル電流が読み出されると、その後にメモリセル１２０１に参照データ‘０’を書き込む。【０２７９】
第１トランスファゲート１２０３は、書込み制御信号ＷＥおよびＷＥＢにより、メモリセル１２０１とカレントミラー回路１２０６とを、メモリセル１２０１からのデータの読出し時に導通し、データの書込み時に遮断する。【０２８０】
カレントミラー回路１２０６は、メモリセル１２０１からのデータの読出し時に、ビット線に流れるデータに対応するセル電流と等しい電流を生成し、出力する。本回路構成例においても、カレントミラー回路１２０６は、入力側のトランジスタＭｐ１と出力側のトランジスタＭｐ２の２つのトランジスタを有している。【０２８１】
基準電圧源１２０４は、演算増幅器１２０５に基準電圧Ｖｒｅｆを加え、制御する。【０２８２】
なお、本回路構成例においては、図５に示したビット線電位保持回路５０４は、カレントミラー回路１２０６の入力側のトランジスタＭｐ１を共有して用いることとし、演算増幅器１２０５と、基準電圧源１２０４と、を有している。本回路構成例においては、演算増幅器１２０５とトランジスタＭｐ１から成る負帰還により、ビット線電位を基準電圧源１２０４の出力電圧Ｖｒｅｆと等しくなるように制御することができるため、ビット線電位を保持することができる。【０２８３】
容量素子１２０８は、カレントミラー回路１２０６から出力された電流のうち通常データに対応する電流を変換した電圧を記憶しておくために、電荷を保持する。【０２８４】
オフセット電圧発生器１２０９は、電流源１２０７のソース端子に接続され、電流源１２０７のしきい電圧を増大させ、かつ、電流源１２０７のゲート・ソース間電圧を減少させるために正の値を持つオフセット電圧ＶＯＳを発生させる。【０２８５】
図１３に、本回路構成例に用いるオフセット電圧発生器１２０９の一構成例を示す。【０２８６】
図１３に示すように、オフセット発生器１２０９は、正の値を持つオフセット電圧ＶＯＳを与えるための正電源と、０Ｖの電位を与えるためのグランドＧＮＤと、外部制御信号ＥＮとその反転信号により制御されるパストランジスタ１３０１およびトランスファゲート１３０２と、から構成される。【０２８７】
外部制御信号ＥＮ＝０(＝ＶＳＳ)の場合、トランスファゲート１３０２は遮断され、パストランジスタ１３０１が導通するため、グランドＧＮＤが選択され、オフセット電圧発生器１２０９の出力電圧は０Ｖとなる。【０２８８】
外部制御信号ＥＮ＝１(＝ＶＤＤ)の場合、トランスファゲート１３０２が導通し、パストランジスタ１３０１が遮断されるため、正電源ＶＯＳが選択され、オフセット電圧発生器１２０９の出力電圧はＶＯＳとなる。【０２８９】
本回路構成例は、図１２に示すように、ドレイン端子がカレントミラー回路１２０６の出力側のトランジスタＭｐ２に、基板端子がグランドＧＮＤに、ソース端子がオフセット電圧発生器１２０９に、ゲート端子が第２トランスファゲート１２１０と容量素子１２０８との間の節点に、それぞれ接続されているｎＭＯＳトランジスを有している。【０２９０】
本回路構成例においても回路構成例１と同様に、オフセット電圧減算器５０７は、容量素子１２０８を共有して用いることとし、上述したｎＭＯＳトランジスタと、オフセット電圧発生器１２０９と、を有している。【０２９１】
また、電流源１２０７は、上述したｎＭＯＳトランジスを共有して用いることとする。【０２９２】
電流源１２０７には、メモリセル１２０１からの通常データの読出し時に、カレントミラー回路１２０６から出力された通常データに対応する電流が流れる。【０２９３】
また、参照データ‘０’の読出し後には、オフセット電圧発生器１２０９がオフセット電圧を出力するため、基板バイアス効果によりしきい電圧が増大し、かつ、ゲート・ソース間電圧が減少し、結果として、電流源１２０７には、通常データに対応する電流からオフセット電流を減じた電流が流れる。【０２９４】
また、本回路構成例においても、電流比較器５１０は、カレントミラー回路１２０６の出力側のトランジスタＭｐ２と、電流源１２０７と、を共有して用いることとする。【０２９５】
第２トランスファゲート１２１０は、外部制御信号φとその反転信号により、カレントミラー回路１２０６の出力側のトランジスタＭｐ２と容量素子１２０８とを、メモリセル１２０１からの通常データの読出し時に導通し、データの書込み時および参照データ‘０’の読出し時に遮断する。【０２９６】
出力インバータ１２１１は、カレントミラー回路１２０６の出力側のトランジスタＭｐ２と電流源１２０７の中間の節点に接続され、上述した電流比較器により判定された通常データの値（‘１’もしくは‘０’）を出力する。【０２９７】
本回路構成例の半導体記憶装置の動作も、オフセット電圧を減算するサイクルの動作以外は、ゲート電位制御型オフセット減算方式を用いた回路構成例１もしくは回路構成例２の動作と同様である。そのため、ここでは、オフセット電圧を減算するサイクルの動作についてのみ説明する。【０２９８】
本回路構成例においては、オフセット電圧を減算するサイクルにおいて、外部制御信号ＥＮ＝１（＝ＶＤＤ）とし、オフセット電圧発生器１２０９を活性化し、電流源１２０７のソース端子に正の値を持つオフセット電圧ＶＯＳを加える。【０２９９】
これにより、電流源１２０７に基板バイアス効果が生じ、電流源１２０７のしきい電圧が増大する。加えて、電流源１２０７のソース電位が上昇することにより、電流源１２０７を駆動するゲート・ソース間電圧が減少する。【０３００】
したがって、電流源１２０７には、通常データに対応する電流からオフセット電流を減じた電流が流れる。【０３０１】
一方、このとき、カレントミラー回路１２０６からは参照データ‘０’に対応する電流が出力されている。【０３０２】
よって，カレントミラー回路１２０６から出力された参照データ‘０’に対応する電流を参照電流とし、電流源１２０７に流れる電流を参照電流と比較することにより通常データの値を判定することができる。【０３０３】
参照電流が、電流源１２０７に流れる電流よりも大きい場合、電流源１２０７のドレイン電位は上昇し、出力インバータ１２１１で反転増幅されてデータ‘０’が出力される。これがデータ‘０’の読出しに相当する。【０３０４】
参照電流が、電流源１２０７に流れる電流よりも小さい場合、電流源１２０７のドレイン電位は降下し、出力インバータ１２１１で反転増幅されてデータ‘１’が出力される。これがデータ‘１’の読出しに相当する。【０３０５】
上述したように、本回路構成例においても、メモリセル１２０１から読み出された通常データの値が‘１’であるか‘０’であるかの判定に使用する参照電流を、通常データの読出しを行ったメモリセル１２０１自身から生成することができる。【０３０６】
したがって、ゲート電位制御型オフセット減算方式を用いた回路構成例１および２や、基板電位制御型オフセット減算方式を用いた回路構成例３と同様に、メモリセル（ＳＯＩトランジスタセル）間のしきい電圧のばらつきが増加した場合でも、個々のメモリセルで参照電流を生成するため、しきい電圧のばらつきの影響を除去することができ、メモリセル１２０１から読み出された通常データの値が‘１’であるか‘０’であるかを正確に判定できるという効果が得られる。【０３０７】
以上、実施例を参照して本願発明を説明したが、本願発明は上記実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【０３０８】
この出願は、２００８年０１月１７日に出願された日本出願特願２００８−００７８７３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
2009090829.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成22年7月15日(2010.7.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データの書込み時に当該データの値に応じて電荷の蓄積もしくは除去が行われ、当該データの読出し時に当該電荷に対応するセル電流の読出しが行われるメモリセルと、
前記メモリセルに通常データを書き込むとともに、当該通常データに対応するセル電流が読み出されると、その後に前記メモリセルに参照データを書き込む書込み回路と、
前記メモリセルから読み出された通常データに対応するセル電流からオフセット電流を減じ、出力するオフセット電流減算器と、
前記メモリセルから、前記通常データおよび前記参照データにそれぞれ対応するセル電流を順次読み出し、前記参照データに対応するセル電流を参照電流とし、前記オフセット電流減算器から出力された電流を前記参照電流と比較することにより前記通常データの値を判定する電流比較器と、を有することを特徴とする半導体記憶装置。
【請求項２】
前記通常データに対応するセル電流を記憶する電流値記憶回路と、
前記通常データの読出し時に前記電流値記憶回路と前記メモリセルとを導通し、前記参照データの読出し時に前記電流比較器の一方の入力端子と前記メモリセルとを導通し、前記データの書込み時に前記電流値記憶回路および前記電流比較器を前記メモリセルから遮断する電流選択器と、を有し、
前記オフセット電流減算器は、前記電流値記憶回路に記憶された前記通常データに対応するセル電流からオフセット電流を減じ、前記電流比較器の他方の入力端子に出力する、請求項１に記載の半導体記憶装置。
【請求項３】
前記通常データに対応するセル電流を記憶する電流値記憶回路と、
前記電流比較器の一方の入力端子と前記メモリセルとを、前記データの読出し時に導通し、前記データの書込み時に遮断する第１スイッチと、
前記電流比較器の出力端子と前記電流値記憶回路とを、前記通常データの読出し時に導通し、前記データの書込み時および前記参照データの読出し時に遮断する第２スイッチと、を有し、
前記オフセット電流減算器は、前記電流値記憶回路に記憶された前記通常データに対応するセル電流からオフセット電流を減じ、前記電流比較器の他方の入力端子に出力する、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１スイッチと前記電流比較器の一方の入力端子との間に配置され、前記データの読出し時に、前記メモリセルのビット線電位を保持するビット線電位保持回路を有し、
前記電流値記憶回路は、前記通常データに対応するセル電流を電圧に変換して記憶する電流値記憶素子を有し、
前記オフセット電流減算器は、
前記電流値記憶素子に記憶された電圧からオフセット電圧を減じ、出力するオフセット電圧減算器と、
前記オフセット電圧減算器から出力された電圧により制御され、当該電圧を変換した前記通常データに対応するセル電流から前記オフセット電流を減じた電流を前記電流比較器の他方の入力端子に出力する電圧制御電流源と、を有する、請求項３に記載の半導体記憶装置。
【請求項５】
前記ビット線電位保持回路と前記電流比較器の一方の入力端子との間に配置され、前記データの読出し時に、前記ビット線電位保持回路を介して入力される、前記データに対応するセル電流と等しい電流を生成し、前記電流比較器の一方の入力端子に出力するカレントミラー回路を有し、
前記電流比較器は、前記電流値記憶素子により、前記カレントミラー回路から出力された電流のうち前記通常データに対応する電流を電圧に変換して記憶し、前記カレントミラー回路から出力された電流のうち前記参照データに対応する電流を前記参照電流とし、前記電圧制御電流源から出力された電流を前記参照電流と比較することにより前記通常データの値を判定する、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１および第２スイッチは、ぞれぞれ、外部制御信号により導通、遮断する第１および第２トランスファゲートから成り、
前記ビット線電位保持回路は、
ビット線電位を保持するカスコードトランジスタと、
前記カスコードトランジスタのゲート端子にバイアス電圧を加え、制御するバイアス電圧源と、を有し、
前記カレントミラー回路は、入力側と出力側の２つのトランジスタを有し、
前記電流記値憶素子は、電荷を保持する容量素子から成り、
前記オフセット電圧減算器は、
前記容量素子を共有して用いることとし、
前記容量素子の一方の端子に接続され、負の値を持つオフセット電圧を出力するオフセット電圧発生器と、
ドレイン端子が前記カレントミラー回路の出力側のトランジスタに、基板端子およびソース端子がグランドに、ゲート端子が前記第２トランスファゲートと前記容量素子との間の節点に、それぞれ接続されているｎＭＯＳトランジスと、を有し、
前記電圧制御電流源は、前記ｎＭＯＳトランジスタを共有して用いることとし、
前記電流比較器は、
前記カレントミラー回路の出力側のトランジスタと、
前記ｎＭＯＳトランジスタと、を共有して用いることとし、
前記カレントミラー回路の出力側のトランジスタと前記ｎＭＯＳトランジスタの中間の節点に接続され、前記電流比較器により判定された前記通常データの値を出力する出力インバータを有する、請求項５に記載の半導体記憶装置。
【請求項７】
前記第１および第２スイッチは、ぞれぞれ、外部制御信号により導通、遮断する第１および第２トランスファゲートから成り、
前記カレントミラー回路は、入力側と出力側の２つのトランジスタを有し、
前記ビット線電位保持回路は、
前記カレントミラー回路の入力側のトランジスタを共有して用いることとし、
演算増幅器と、
前記演算増幅器に電圧を加え、制御する基準電圧源と、を有し、
前記電流記値憶素子は、電荷を保持する容量素子から成り、
前記オフセット電圧減算器は、
前記容量素子を共有して用いることとし、
前記容量素子の一方の端子に接続され、負の値を持つオフセット電圧を出力するオフセット電圧発生器と、
ドレイン端子が前記カレントミラー回路の出力側のトランジスタに、基板端子およびソース端子がグランドに、ゲート端子が前記第２トランスファゲートと前記容量素子との間の節点に、それぞれ接続されているｎＭＯＳトランジスと、を有し、
前記電圧制御電流源は、前記ｎＭＯＳトランジスタを共有して用いることとし、
前記電流比較器は、
前記カレントミラー回路の出力側のトランジスタと、
前記ｎＭＯＳトランジスタと、を共有して用いることとし、
前記カレントミラー回路の出力側のトランジスタと前記ｎＭＯＳトランジスタとの間の節点に接続され、前記電流比較器により判定された前記通常データの値を出力する出力インバータを有する、請求項５に記載の半導体記憶装置。
【請求項８】
前記第１および第２スイッチは、ぞれぞれ、外部制御信号により導通、遮断する第１および第２トランスファゲートから成り、
前記カレントミラー回路は、入力側と出力側の２つのトランジスタを有し、
前記ビット線電位保持回路は、
前記カレントミラー回路の入力側のトランジスタを共有して用いることとし、
演算増幅器と、
前記演算増幅器に基準電圧を加え、制御する基準電圧源と、を有し、
前記電流記値憶素子は、電荷を保持する容量素子から成り、
前記オフセット電圧減算器は、
前記容量素子を共有して用いることとし、
負の値を持つオフセット電圧を出力するオフセット電圧発生器と、
ドレイン端子が前記カレントミラー回路の出力側のトランジスタに、基板端子が前記オフセット電圧発生器に、ソース端子がグランドに、ゲート端子が前記第２トランスファゲートと前記容量素子との間の節点に、それぞれ接続されているｎＭＯＳトランジスと、を有し、
前記電圧制御電流源は、前記ｎＭＯＳトランジスタを共有して用いることとし、
前記電流比較器は、
前記カレントミラー回路の出力側のトランジスタと、
前記ｎＭＯＳトランジスタと、を共有して用いることとし、
前記カレントミラー回路の出力側のトランジスタと前記ｎＭＯＳトランジスタとの間の節点に接続され、前記電流比較器により判定された前記通常データの値を出力する出力インバータを有する、請求項５に記載の半導体記憶装置。
【請求項９】
前記第１および第２スイッチは、ぞれぞれ、外部制御信号により導通、遮断する第１および第２トランスファゲートから成り、
前記カレントミラー回路は、入力側と出力側の２つのトランジスタを有し、
前記ビット線電位保持回路は、
前記カレントミラー回路の入力側のトランジスタを共有して用いることとし、
演算増幅器と、
前記演算増幅器に基準電圧を加え、制御する基準電圧源と、を有し、
前記電流記値憶素子は、電荷を保持する容量素子から成り、
前記オフセット電圧減算器は、
前記容量素子を共有して用いることとし、
正の値を持つオフセット電圧を出力するオフセット電圧発生器と、
ドレイン端子が前記カレントミラー回路の出力側のトランジスタに、基板端子がグランドに、ソース端子が前記オフセット電圧発生器に、ゲート端子が前記第２トランスファゲートと前記容量素子との間の節点に、それぞれ接続されているｎＭＯＳトランジスと、を有し、
前記電圧制御電流源は、前記ｎＭＯＳトランジスタを共有して用いることとし、
前記電流比較器は、
前記カレントミラー回路の出力側のトランジスタと、
前記ｎＭＯＳトランジスタと、を共有して用いることとし、
前記カレントミラー回路の出力側のトランジスタと前記ｎＭＯＳトランジスタとの間の節点に接続され、前記電流比較器により判定された前記通常データの値を出力する出力インバータを有する、請求項５に記載の半導体記憶装置。
【請求項１０】
データの書込み時に当該データの値に応じて電荷の蓄積もしくは除去が行われ、当該データの読出し時に当該電荷に対応するセル電流の読出しが行われるメモリセルを有する半導体記憶装置が行うデータ読出し方法であって、
前記メモリセルに書き込まれた通常データに対応するセル電流を読み出す第１読出しステップと、
前記通常データに対応するセル電流からオフセット電流を減じる減算ステップと、
前記通常データに対応するセル電流が読み出されたメモリセルに対し、参照データを書き込む書込みステップと、
前記メモリセルに書き込まれた参照データに対応するセル電流を読み出す第２読出しステップと、
前記参照データに対応するセル電流を参照電流とし、前記減算ステップで前記通常データに対応するセル電流からオフセット電流を減じた電流を前記参照電流と比較することにより前記通常データの値を判定する判定ステップと、を有することを特徴とするデータ読出し方法。
【国際調査報告】
2009090829.tif 000016
2009090829.tif 000017