(57)【要約】アクティブマトリクス基板（１００）の画素領域（１）に光センサを備えた表示装置であって、光センサが、入射光を受光する光検出素子（Ｄ１）と、光検出素子（Ｄ１）に一方の電極が接続され、光検出素子（Ｄ１）からの出力電流を蓄積する容量（Ｃ２）と、当該光センサへリセット信号を供給するリセット信号配線（ＲＳＴ）と、当該光センサへ読み出し信号を供給する読み出し信号配線（ＲＷＳ）と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記容量（Ｃ２）に蓄積された出力電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子（Ｍ２）と、前記出力電流を読み出すための読み出し配線（ＳＬｒ）に沿って、前記画素領域内では前記光検出素子（Ｄ１）および前記画素領域の画素スイッチング素子（Ｍ１）のいずれにも接続されない導電性配線（ＭＬ）が設けられている。
2009147914.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、
前記光センサが、
入射光を受光する光検出素子と、
前記光検出素子に一方の電極が接続され、前記光検出素子からの出力電流を蓄積する容量と、
当該光センサへリセット信号を供給するリセット信号配線と、
当該光センサへ読み出し信号を供給する読み出し信号配線と、
前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記容量に蓄積された出力電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子と、
前記出力電流を読み出すための読み出し配線に沿って、前記画素領域内では前記光検出素子および前記画素領域の画素スイッチング素子のいずれにも接続されない導電性配線が設けられていることを特徴とする表示装置。
【請求項２】
前記導電性配線に、当該導電性配線の電位を前記読み出し配線と同電位とするユニティゲインアンプが接続されている、請求項１に記載の表示装置。
【請求項３】
前記導電性配線に、当該導電性配線の電位を前記読み出し配線と同電位とするために、ゲインが１よりも大きいアンプが接続されている、請求項１に記載の表示装置。
【請求項４】
前記読み出し配線が、前記画素領域の画素スイッチング素子へ画像信号を供給するソース線を兼ねている、請求項１〜３のいずれか一項に記載の表示装置。
【請求項５】
前記センサスイッチング素子がアモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴである、請求項１〜４のいずれか一項に記載の表示装置。
【請求項６】
前記光検出素子がフォトトランジスタである、請求項１〜４のいずれか一項に記載の表示装置。
【請求項７】
前記光検出素子がアモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴである、請求項６に記載の表示装置。
【請求項８】
前記光検出素子のゲートおよびソースが前記リセット信号配線に接続されている、請求項６または７に記載の表示装置。
【請求項９】
前記光検出素子のゲートに前記リセット信号配線が接続され、当該光検出素子のソースに当該光検出素子がオフ状態になった後に電位降下を生じる第２のリセット信号配線が接続されている、請求項６または７に記載の表示装置。
【請求項１０】
前記アクティブマトリクス基板に対向する対向基板と、
前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１〜９のいずれか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオードまたはフォトトランジスタ等の光検出素子を有する光センサ付きの表示装置に関し、特に、画素領域内に光センサを備えた表示装置に関する。
【背景技術】
【０００２】
従来、例えばフォトダイオード等の光検出素子を画素内に備えたことにより、外光の明るさを検出したり、ディスプレイに近接した物体の画像を取り込んだりすることが可能な、光センサ付き表示装置が提案されている。このような光センサ付き表示装置は、双方向通信用表示装置や、タッチパネル機能付き表示装置としての利用が想定されている。【０００３】
従来の光センサ付き表示装置では、アクティブマトリクス基板において、信号線および走査線、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、画素電極等の周知の構成要素を半導体プロセスによって形成する際に、同時に、アクティブマトリクス基板上にフォトダイオード等を作り込む（特開２００６−３８５７号公報、“Ａ  Ｔｏｕｃｈ  Ｐａｎｅｌ  Ｆｕｎｃｔｉｏｎ  Ｉｎｔｅｇｒａｔｅｄ  ＬＣＤ  Ｉｎｃｌｕｄｉｎｇ  ＬＴＰＳ  Ａ/Ｄ  Ｃｏｎｖｅｒｔｅｒ”，  Ｔ．Ｎａｋａｍｕｒａ等，  ＳＩＤ  ０５  ＤＩＧＥＳＴ，  ｐｐ１０５４−１０５５，  ２００５参照）。【０００４】
アクティブマトリクス基板上に形成される従来の光センサ（国際公開第２００７／１４５３４６号パンフレット、国際公開第２００７／１４５３４７号パンフレット参照）の一例を、図９に示す。図９に示す従来の光センサは、フォトダイオードＤ１、コンデンサＣ２、トランジスタＭ２から構成される。フォトダイオードＤ１のアノードには、リセット信号を供給するための配線ＲＳＴが接続されている。フォトダイオードＤ１のカソードには、コンデンサＣ２の電極の一方と、トランジスタＭ２のゲートが接続されている。トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。コンデンサＣ２の電極の他方は、読み出し信号を供給するための配線ＲＷＳに接続されている。【０００５】
この構成において、配線ＲＳＴへリセット信号、配線ＲＷＳへ読み出し信号を、それぞれ所定のタイミングで供給することにより、フォトダイオードＤ１で受光した光の量に応じたセンサ出力ＶＰＩＸを得ることができる。ここで、図１０を参照し、図９に示した従来の光センサの動作について説明する。なお、リセット信号のローレベル（例えば−４Ｖ）をＶＲＳＴ．Ｌ、リセット信号のハイレベル（例えば０Ｖ）をＶＲＳＴ．Ｈ、読み出し信号のローレベル（例えば０Ｖ）をＶＲＷＳ．Ｌ、読み出し信号のハイレベル（例えば８Ｖ）をＶＲＷＳ．Ｈ、とそれぞれ表す。【０００６】
まず、配線ＲＳＴへハイレベルのリセット信号ＶＲＳＴ．Ｈが供給されると、フォトダイオードＤ１は順方向バイアスとなり、トランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（１）で表される。【０００７】
ＶＩＮＴ  ＝  ＶＲＳＴ．Ｈ−ＶＦ      ・・・（１）
式（１）において、ＶＦはフォトダイオードＤ１の順方向電圧、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ−ＶＲＳＴ．Ｌ）であり、ＣＰＤはフォトダイオードＤ１の容量である。ＣＴは、コンデンサＣ２の容量、フォトダイオードＤ１の容量ＣＰＤと、トランジスタＭ２の容量ＣＴＦＴとの総和である。このときのＶＩＮＴはトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２はリセット期間において非導通状態となっている。【０００８】
次に、リセット信号がローレベルＶＲＳＴ．Ｌに戻る（図１０においてｔ＝ＲＳＴのタイミング）ことにより、光電流の積分期間（図１０に示すＴＩＮＴの期間）が始まる。積分期間においては、フォトダイオードＤ１への入射光量に比例した光電流がコンデンサＣ２に流れ込み、コンデンサＣ２を放電させる。これにより、積分期間の終了時におけるトランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（２）で表される。【０００９】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＦ−ΔＶＲＳＴ・ＣＰＤ／ＣＴ−ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ  …（２）
式（２）において、ＩＰＨＯＴＯは、フォトダイオードＤ１の光電流、ＴＩＮＴは、積分期間の長さである。積分期間においても、ＶＩＮＴがトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２は非導通状態となっている。【００１０】
積分期間が終わると、図１０に示すｔ＝ＲＷＳのタイミングで読み出し信号ＲＷＳが立ち上がることにより、読み出し期間が始まる。なお、読み出し期間は、読み出し信号ＲＷＳがハイレベルの間、継続する。ここで、コンデンサＣ２に対して電荷注入が起こる。この結果、トランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（３）で表される。【００１１】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＦ−ΔＶＲＳＴ・ＣＰＤ／ＣＴ−ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ＋ΔＶＲＷＳ・ＣＩＮＴ／ＣＴ  …（３）
ΔＶＲＷＳは、読み出し信号のパルスの高さ（ＶＲＷＳ．Ｈ−ＶＲＷＳ．Ｌ）である。これにより、トランジスタＭ２のゲートの電位ＶＩＮＴが閾値電圧よりも高くなるので、トランジスタＭ２は導通状態となり、各列において配線ＯＵＴの端部に設けられているバイアストランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、トランジスタＭ２からのセンサ出力電圧ＶＰＩＸは、積分期間におけるフォトダイオードＤ１の光電流の積分値に比例する。【００１２】
なお、図１０において、波線で示した波形は、フォトダイオードＤ１に光の入射が少ない場合の電位ＶＩＮＴの変化を表し、実線で示した波形は、フォトダイオードＤ１に外光が入射した場合の電位ＶＩＮＴの変化を表している。図１０のΔＶが、フォトダイオードＤ１へ入射した光の量に比例した電位差である。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の図９に示した従来の光センサにおいて、実際には図９に示すように、ソースラインとこれに交差する各種ラインとの間に寄生容量ＣＰが存在する。このため、トランジスタＭ２から出力される光電流は、これらの寄生容量ＣＰにも充電されることとなる。このため、図１１に実線で示すように、センサ出力電圧ＶＰＩＸの立ち上がりが十分に急峻ではない。したがって、センサ出力電圧ＶＰＩＸが、読み出し期間（読み出し信号ＲＷＳがハイレベルの間）内において本来到達すべき正しい電圧（図１１の破線）にまで到達しないことがある。【００１４】
この問題は特に、画素数が多い表示装置において顕著となる。なぜならば、画素数が多い表示装置では、１画素あたりの読み出し期間の長さが短くなり、かつ、ソースライン数が多いので必然的に寄生容量ＣＰの総量も大きくなるからである。【００１５】
あるいは、トランジスタＭ２が、例えばアモルファスシリコンＴＦＴのように電流駆動能力が低い素子である場合には、ソースラインの寄生容量ＣＰを充電するために十分な電流を供給できないという問題が生じる。【００１６】
本発明は、上記の問題を鑑み、光センサからのセンサ出力の読み出しに要する時間が短縮された光センサ付き表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明にかかる表示装置は、上記の課題を解決するために、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、前記光検出素子に一方の電極が接続され、前記光検出素子からの出力電流を蓄積する容量と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記容量に蓄積された出力電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子と、前記出力電流を読み出すための読み出し配線に沿って、前記画素領域内では前記光検出素子および前記画素領域の画素スイッチング素子のいずれにも接続されない導電性配線が設けられていることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、光センサからのセンサ出力の読み出しに要する時間が短縮された光センサ付き表示装置を提供できる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の一実施形態にかかる表示装置の概略構成を示すブロック図である。
【図２】図２は、本発明の第１の実施形態にかかる表示装置における一画素の構成と、カラムドライバ回路の構成とを示す等価回路図である。
【図３】図３は、第１の実施形態にかかる表示装置に供給される各種信号のタイミングチャートである。
【図４】図４は、本発明の第２の実施形態にかかる表示装置における一画素の構成と、カラムドライバ回路の構成とを示す等価回路図である。
【図５】図５は、第２の実施形態の光センサにおける入力信号（ＲＳＴ，ＲＷＳ）とＶＩＮＴとの関係を示す波形図である。
【図６】図６は、本発明の第３の実施形態にかかる表示装置における一画素の構成と、カラムドライバ回路の構成とを示す等価回路図である。センサ画素読み出し回路の内部構成を示す回路図である。
【図７】図７は、第３の実施形態にかかる光センサに印加される各種信号とＶＩＮＴとの関係を示す波形図である。
【図８】図８は、比較例として、第２の実施形態の構成においてリセット信号ＲＳＴの電位降下が急峻でなかった場合のＶＩＮＴの変化を示す波形図である。
【図９】図９は、従来の光センサの構成例を示す等価回路図である。
【図１０】図１０は、従来の光センサにリセット信号ＲＳＴと読み出し信号ＲＷＳが印加された場合のＶＩＮＴの波形図である。
【図１１】図１１は、従来の光センサにおいて、寄生容量によって読み出し期間の光センサ出力が十分でない場合の様子を示す波形図である。
【発明を実施するための形態】
【００２０】
本発明の一実施形態にかかる表示装置は、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、前記光検出素子に一方の電極が接続され、前記光検出素子からの出力電流を蓄積する容量と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記容量に蓄積された出力電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子と、前記出力電流を読み出すための読み出し配線に沿って、前記画素領域内では前記光検出素子および前記画素領域の画素スイッチング素子のいずれにも接続されない導電性配線が設けられている構成である。
【００２１】
この構成によれば、前記の導電性配線が、読み出し配線を寄生容量の要因からシールドする機能を果たす。これにより、読み出し配線周辺の寄生容量を低減することができるので、光センサからのセンサ出力の読み出しに要する時間が短縮される。また、センサ出力の読み出しが短時間で済むので、画素数の多い光センサ付き表示装置を実現することも可能となる。
【００２２】
前記の表示装置において、前記導電性配線に、当該導電性配線の電位を前記読み出し配線と同電位とするユニティゲインアンプが接続されていることが好ましい。また、前記ユニティゲインアンプの代わりに、ゲインが１よりも大きいアンプを用いても良い。これらの構成によれば、導電性配線と読み出し配線との間の寄生容量を実質的になくすことができるので、センサ出力の読み出し時間をさらに短縮することができる。
【００２３】
前記の表示装置において、前記読み出し配線が、前記画素領域の画素スイッチング素子へ画像信号を供給するソース線を兼ねていることも好ましい。配線数を減らすことにより、開口率を向上させることができるからである。
【００２４】
前記の表示装置において、前記センサスイッチング素子を、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで構成することが可能である。つまり、上記の表示装置においてはセンサスイッチング素子に高い駆動能力を求めなくてもよいので、センサスイッチング素子を移動度の高いポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで形成することが可能となる。これにより、光センサ付き表示装置を安価に提供できる。
【００２５】
前記の表示装置において、光検出素子として、フォトダイオード以外に、フォトトランジスタを用いることが可能である。また、このフォトトランジスタを、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで実現することができる。また、このフォトトランジスタは、ゲートおよびソースが前記リセット信号配線に接続された構成としても良い。あるいは、ゲートに前記リセット信号配線が接続され、ソースに当該トランジスタがオフ状態になった後に電位降下を生じる第２のリセット信号配線が接続された構成としても良い。後者の構成によれば、トランジスタの双方向導電性に起因してリセット時に生じるゲート電位の降下を抑制することができ、ダイナミックレンジの広い光センサを提供することができる。
【００２６】
さらに、前記の表示装置は、これには限定されないが、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた液晶表示装置として好適に実施することができる。
【００２７】
以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
【００２８】
また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
【００２９】
［第１の実施形態］
最初に、図１および図２を参照しながら、本発明の第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の構成について説明する。
【００３０】
図１は、本発明の一実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板１００の概略構成を示すブロック図である。図１に示すように、アクティブマトリクス基板１００は、ガラス基板上に、画素領域１、ディスプレイゲートドライバ２、ディスプレイソースドライバ３、センサ読み出し回路４、および、センサロウ（ｒｏｗ）ドライバ５を少なくとも備えている。センサ読み出し回路４とセンサロウドライバ５は、カラム（ｃｏｌｕｍｎ）ドライバ回路６として実装されている。なお、図示はしていないが、画素領域１内の光検出素子（後述）で取り込まれた画像信号を処理するための信号処理回路が、ＦＰＣ等を介して、アクティブマトリクス基板１００に接続されている。
【００３１】
なお、アクティブマトリクス基板１００上の上記の構成部材は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図１においてアクティブマトリクス基板１００上に示した上記の構成部材の少なくとも一部が、ＦＰＣ上に実装されることも考えられる。アクティブマトリクス基板１００は、全面に対向電極が形成された対向基板（図示せず）と貼り合わされ、その間隙に液晶材料が封入される。
【００３２】
画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサが設けられている。図２は、アクティブマトリクス基板１００の画素領域１における画素と光センサとの配置を示す等価回路図である。図２の例では、１つの画素が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の絵素によって形成され、この３絵素で構成される１つの画素内に、フォトダイオードＤ１とコンデンサＣ２と薄膜トランジスタＭ２とによって構成される１つの光センサが設けられている。画素領域１は、Ｍ行×Ｎ列のマトリクス状に配置された画素と、同じくＭ行×Ｎ列のマトリクス状に配置された光センサとを有する。なお、上述のとおり、絵素数は、Ｍ×３Ｎである。
【００３３】
このため、図２に示すように、画素領域１は、画素用の配線として、マトリクス状に配置されたゲート線ＧＬおよびソース線ＳＬを有している。ゲート線ＧＬは、ディスプレイゲートドライバ２に接続されている。ソース線ＳＬは、ディスプレイソースドライバ３に接続されている。なお、ゲート線ＧＬは、画素領域１内にＭ行設けられている。以下、個々のゲート線ＧＬを区別して説明する必要がある場合は、ＧＬｉ（ｉ＝１〜Ｍ）のように表記する。一方、ソース線ＳＬは、上述のとおり、１つの画素内の３絵素にそれぞれ画像データを供給するために、１画素につき３本ずつ設けられている。ソース線ＳＬを個々に区別して説明する必要がある場合は、ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊ（ｊ＝１〜Ｎ）のように表記する。
【００３４】
ゲート線ＧＬとソース線ＳＬとの交点には、画素用のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）Ｍ１が設けられている。なお、図２では、赤色、緑色、青色のそれぞれの絵素に設けられている薄膜トランジスタＭ１を、Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと表記している。薄膜トランジスタＭ１のゲート電極はゲート線ＧＬへ、ソース電極はソース線ＳＬへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、図２に示すように、薄膜トランジスタＭ１のドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＣＬＣが形成される。また、ドレイン電極とＴＦＴＣＯＭとの間に補助容量Ｃ１が形成されている。
【００３５】
図２において、１本のゲート線ＧＬｉと１本のソース線ＳＬｒｊとの交点に接続された薄膜トランジスタＭ１ｒによって駆動される絵素は、この絵素に対応するように赤色のカラーフィルタが設けられ、ソース線ＳＬｒｊを介してディスプレイソースドライバ３から赤色の画像データが供給されることにより、赤色の絵素として機能する。また、ゲート線ＧＬｉとソース線ＳＬｇｊとの交点に接続された薄膜トランジスタＭ１ｇによって駆動される絵素は、この絵素に対応するように緑色のカラーフィルタが設けられ、ソース線ＳＬｇｊを介してディスプレイソースドライバ３から緑色の画像データが供給されることにより、緑色の絵素として機能する。さらに、ゲート線ＧＬｉとソース線ＳＬｂｊとの交点に接続された薄膜トランジスタＭ１ｂによって駆動される絵素は、この絵素に対応するように青色のカラーフィルタが設けられ、ソース線ＳＬｂｊを介してディスプレイソースドライバ３から青色の画像データが供給されることにより、青色の絵素として機能する。
【００３６】
なお、図２の例では、光センサは、画素領域１において、１画素（３絵素）に１つの割合で設けられている。ただし、画素と光センサの配置割合は、この例のみに限定されず、任意である。例えば、１絵素につき１つの光センサが配置されていても良いし、複数画素に対して１つの光センサが配置された構成であっても良い。
【００３７】
また、図９と比較すれば分かるように、本実施形態の表示装置は、各画素領域内に、ソース線ＳＬｒに沿うように形成された導電性配線（以降、ガードラインと称する）ＭＬを備えている。なお、ガードラインＭＬは、ソース線の上層に導電性の金属層として形成されることが好ましい。なお、ガードラインＭＬを、液晶表示装置においてよく用いられている透明電極（ＩＴＯ）によって形成しても良い。あるいは、ガードラインＭＬを、ソース線と同じ材料を用いて、ソース線と同じ平面上に（ソース線と隣接するように）、ソース線の形成と同時に形成することもできる。このガードラインＭＬが、後に説明するが、センサ出力の読み出し時間を短縮する効果を奏する。
【００３８】
ここで、図２を参照しながら、カラムドライバ回路６の構成について説明する。上述したとおり、カラムドライバ回路６は、画素の表示を制御するためのディスプレイソースドライバ３と、光センサからのセンサ出力読み出しを制御するためのセンサ読み出し回路４とを内蔵している。以下の説明においては、カラムドライバ回路６の構成要素を、ディスプレイソースドライバ３とセンサ読み出し回路４とに分けずに説明する。
【００３９】
カラムドライバ回路６は、図２に示すように、ディジタル−アナログコンバータ（ＤＡＣ）と、ユニティゲインアンプと、ディスプレイサンプルゲートスイッチＳ１，Ｓ２，Ｓ３と、センサカラムスイッチＳ４，Ｓ５，Ｓ６と、ガードラインスイッチＳ７と、ユニティゲインアンプへの入力を制御するスイッチＳ８，Ｓ９と、カラムバイアストランジスタＭ３とを備えている。
【００４０】
ＤＡＣは、ディスプレイ用のディジタル入力信号を、画素へ書き込まれるアナログ電圧に変換する。ユニティゲインアンプは、（ａ）画素への書き込み期間には、ソース線を駆動するためにＤＡＣ出力をバッファし、（ｂ）センサ読み出し期間には、ガードラインＭＬを、その電圧がソース線ＳＬｒと同電位になるように駆動する。なお、ソース線ＳＬｒは、センサ読み出し期間においては、センサ出力をトランジスタＭ２から読み出す配線として機能する。
【００４１】
ディスプレイサンプルゲートスイッチＳ１，Ｓ２，Ｓ３は、φＲ、φＧ、φＢの期間（後で説明する図３を参照）において、ユニティゲインアンプの出力を、赤、緑、青のカラムラインにそれぞれ接続するように動作する。
【００４２】
センサカラムスイッチＳ４は、センサ読み出し期間（図３のφＳ）に、センサ出力の読み出し配線（ＳＬｒ）をトランジスタＭ２へ接続するように動作する。センサカラムスイッチＳ５は、センサ読み出し期間に、ソース線ＳＬｇをＶＤＤに接続するよう動作する。センサカラムスイッチＳ６は、センサ読み出し期間に、ソース線ＳＬｂをＶＳＳに接続するよう動作する。
【００４３】
ガードラインスイッチＳ７は、センサ読み出し期間に、ユニティゲインアンプの出力をガードラインＭＬへ接続するように動作する。スイッチＳ８は、センサ読み出し期間に、ユニティゲインアンプの入力をセンサ出力ＶＰＩＸへ接続する。スイッチＳ９は、画素への書き込み期間（図３のφＤ）に、ユニティゲインアンプの入力をＤＡＣ出力へ接続する。
【００４４】
ここで、図２に示した回路の動作について、図３を参照しながら説明する。画素への書き込み期間（φＤ）において、φＲ，φＧ，φＢのそれぞれの間、赤、緑、青の各画素に対応する表示用の入力データがそれぞれＤＡＣの入力へ順次与えられる。この書き込み期間においては、スイッチＳ９が閉じられているので、ＤＡＣは、入力されたディジタルデータに応じたアナログ出力電圧を生成する。ユニティゲインアンプは、ＤＡＣで生成されたアナログ出力電圧を受け取り、バッファする。すなわち、ユニティゲインアンプは、入力端子に入ってきた電圧と同じ電圧を出力端子へ出力する機能を持っている。これは、ソース線と画素の寄生容量を駆動するために必要である。これにより、所望のソース線がユニティゲインアンプの出力に接続されている間、画素に所望の電圧を印加することができる。ディスプレイサンプルゲートスイッチＳ１〜Ｓ３のそれぞれは、ソース線ＳＬｒ，ＳＬｇ，ＳＬｂが、表示用の入力データにしたがってユニティゲインアンプへ順次接続されるように、φＲ，φＧ，φＢの順に定義されているとおり、この順に選択される。
【００４５】
センサ読み出し期間φＳにおいては、ユニティゲインアンプの入力は、スイッチＳ８を介してセンサ出力ＶＰＩＸに接続される。そして、センサカラムスイッチＳ４〜Ｓ６がオンに切り替えられる。読み出し信号ＲＷＳがハイレベルの間、トランジスタＭ２はオン状態となり、カラムバイアストランジスタＭ３と共にソースフォロワアンプを形成する。このとき、トランジスタＭ２のゲート電圧とセンサ出力ＶＰＩＸは、フォトダイオードＤ１で検出された光量に応じた大きさとなる。
【００４６】
本実施形態の構成においては、ソース線ＳＬｒに沿って設けられたガードラインＭＬが、ソース線ＳＬｒを寄生容量の要因からシールドする。なお、この構成においては、ソース線ＳＬｒとガードラインＭＬとの間に比較的大きな寄生容量ＣＰＧが存在する。しかし、ユニティゲインアンプがガードラインＭＬをソース線ＳＬｒと同電位になるよう駆動するので、トランジスタＭ２は、この寄生容量ＣＰＧに対して充電電流を供給する必要がない。このため、センサ出力の読み出し時間をさらに短縮することができると共に、トランジスタＭ２に高い駆動能力を求めなくてもよいという利点もある。したがって、トランジスタＭ２を、移動度の高いポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで形成することも可能である。また、センサ出力の読み出しが短時間で済むので、画素数の多い光センサ付き表示装置を実現することができる。
【００４７】
本実施形態においては、ユニティゲインアンプを備えた構成を例示したが、場合によっては、ユニティゲインアンプの代わりに、ゲインが１よりも大きいアンプを用いる方が好ましいこともある。
【００４８】
例えば、ソースラインＳＬの寄生容量をCp 、ソースラインＳＬとガードラインＭＬ間の容量をCg、センサ画素読出し回路のサンプルキャパシタをCsとしたとき、ガードラインＭＬがない場合に検出に必要な電荷量は、
【００４９】
【数１】
2009147914.tif 000003
となる。このため、パネル設計の結果、Cs, CgがCpより遙かに大きくできた場合は、ゲインは１でよいので、ユニティゲインアンプを用いることができる。
【００５０】
なお、この場合は、
【００５１】
【数２】
2009147914.tif 000004
となる。
【００５２】
一方で、ガードラインＭＬを配しても、たとえばレイアウトの都合などにより、どうしてもCpが無視できない値になることがある。この場合は、ゲインは１よりも大きくする必要がある。
【００５３】
すなわち、
【００５４】
【数３】
2009147914.tif 000005
となるので、理想的には、
【００５５】
【数４】
2009147914.tif 000006
となる。たとえば、ソースラインＳＬの寄生容量CpとソースラインＳＬとガードラインＭＬの寄生容量Cgが同じぐらいであれば、ゲインが２であることが必要である。
【００５６】
［第２の実施形態］
本発明の第２の実施形態にかかる表示装置について、以下に説明する。なお、上述の第１の実施形態において説明した構成と同様の機能を有する構成については、同じ参照符号を付記し、その詳細な説明を省略する。
【００５７】
第２の実施形態にかかる表示装置は、図４に示すように、光センサにおける光検出素子として、フォトダイオードＤ１の代わりにフォトトランジスタＭ４を備えている点において、第１の実施形態と異なっている。なお、フォトトランジスタＭ４のゲートとソースは、共にリセット配線ＲＳＴへ接続されている。
【００５８】
フォトトランジスタＭ４としては、移動度の高いポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴを用いることが可能である。この場合、第１の実施形態で説明したとおり、トランジスタＭ２をアモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで実現する場合に、トランジスタＭ２とフォトトランジスタＭ４とを同じ半導体プロセスによって同時に形成することができる。言い換えれば、アモルファスシリコンまたは微結晶シリコンに対してはｐ＋ドーピングおよびｎ＋ドーピングができないので、光検出素子としてフォトダイオードを光センサ内に作ろうとすると、工程が増加してしまう。したがって、光検出素子としてフォトトランジスタＭ４を用いることにより、トランジスタＭ２とフォトトランジスタＭ４とを同工程で形成することができ、製造効率が向上する、という利点がある。
【００５９】
図５は、本実施形態にかかる光センサの動作を示す波形図である。なお、ＲＷＳ，ＲＳＴ等の印加信号は、第１の実施形態で図３に示したものと同様である。本実施形態にかかる光センサにおいては、リセット信号ＲＳＴがハイレベルになったとき、トランジスタＭ２のゲート電極の電位ＶＩＮＴは、下記の式（４）で表される。
【００６０】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＴ，Ｍ２−ΔＶＲＳＴ・ＣＳＥＮＳＯＲ／ＣＴ    …（４）
式（４）において、ＶＴ，Ｍ２はトランジスタＭ２の閾値電圧、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ−ＶＲＳＴ．Ｌ）であり、ＣＳＥＮＳＯＲはフォトトランジスタＭ４の容量である。ＣＴは、コンデンサＣ２の容量、フォトトランジスタＭ４の容量ＣＳＥＮＳＯＲと、トランジスタＭ２の容量ＣＴＦＴとの総和である。このときのＶＩＮＴはトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２はリセット期間において非導通状態となっている。
【００６１】
次に、リセット信号がローレベルＶＲＳＴ．Ｌに戻ることにより、光電流の積分期間が始まる。積分期間においては、フォトトランジスタＭ４への入射光量に比例した光電流がコンデンサＣ２に流れ込み、コンデンサＣ２を放電させる。これにより、積分期間の終了時におけるトランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（５）で表される。
【００６２】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＴ，Ｍ２−ΔＶＲＳＴ・ＣＳＥＮＳＯＲ／ＣＴ−ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ  …（５）
式（５）において、ＩＰＨＯＴＯは、フォトトランジスタＭ４の光電流、ＴＩＮＴは、積分期間の長さである。積分期間においても、ＶＩＮＴがトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２は非導通状態となっている。
【００６３】
積分期間が終わると、読み出し信号ＲＷＳが立ち上がることにより、読み出し期間が始まる。なお、読み出し期間は、読み出し信号ＲＷＳがハイレベルの間、継続する。ここで、コンデンサＣ２に対して電荷注入が起こる。この結果、トランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（６）で表される。
【００６４】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＴ，Ｍ２−ΔＶＲＳＴ・ＣＳＥＮＳＯＲ／ＣＴ−ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ＋ΔＶＲＷＳ・ＣＩＮＴ／ＣＴ  …（６）
ΔＶＲＷＳは、読み出し信号のパルスの高さ（ＶＲＷＳ．Ｈ−ＶＲＷＳ．Ｌ）である。これにより、トランジスタＭ２のゲートの電位ＶＩＮＴが閾値電圧よりも高くなるので、トランジスタＭ２は導通状態となり、各列において配線ＯＵＴの端部に設けられているバイアストランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、トランジスタＭ２からのセンサ出力電圧ＶＰＩＸは、積分期間におけるフォトトランジスタＭ４の光電流の積分値に比例する。
【００６５】
以上のとおり、本実施形態によれば、光センサの光検出素子としてフォトダイオードの代わりにフォトトランジスタＭ４を用いても、第１の実施形態と同様に光センサ出力を得ることができる。また、特に、トランジスタＭ２とフォトトランジスタＭ４とをアモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで形成すれば、製造効率が向上し、かつ、ポリシリコンを用いるよりも安価に製造できる、という利点がある。
【００６６】
［第３の実施形態］
本発明の第３の実施形態にかかる表示装置について、以下に説明する。なお、上述の第１，第２の実施形態において説明した構成と同様の機能を有する構成については、同じ参照符号を付記し、その詳細な説明を省略する。
【００６７】
第３の実施形態にかかる表示装置は、図６に示すように、光センサにおける光検出素子として、第２の実施形態で説明したフォトトランジスタＭ４の代わりにフォトトランジスタＭ５を備えている点において、第２の実施形態と異なっている。フォトトランジスタＭ５は、ゲートがリセット配線ＲＳＴに接続されている点ではフォトトランジスタＭ４と同じであるが、ソースが、リセット信号ＲＳＴとは異なる第２のリセット信号ＶＲＳＴを供給する配線に接続されている点において、フォトトランジスタＭ４と異なっている。
【００６８】
ここで、図７および図８を参照し、本実施形態にかかる光センサの動作について説明する。図７は、本実施形態にかかる光センサに印加される各種信号とＶＩＮＴとの関係を示す波形図である。図８は、比較例として、第２の実施形態の構成においてリセット信号ＲＳＴの電位降下が急峻でなかった場合のＶＩＮＴの変化を示す波形図である。
【００６９】
図８に示すように、第２の実施形態の構成においてリセット信号ＲＳＴの電位降下が急峻でなかった場合、トランジスタＭ２のゲート電極の電位ＶＩＮＴは、リセット信号ＲＳＴの電位降下期間において相当量（図８に示すΔＶＢＡＣＫ）低下してしまう。この理由は、フォトトランジスタＭ４が、フォトダイオードとは異なって双方向導通性を有することにある。この場合、前記ΔＶＢＡＣＫの低下分だけ、画素のダイナミックレンジが小さくなり、少ない光量で飽和してしまうという問題が生じる。
【００７０】
本実施形態の構成では、この問題を改善するために、上述のように、フォトトランジスタＭ５のゲートとソースにそれぞれ別個のリセット信号ＲＳＴ，ＶＲＳＴを印加する。図７に示すように、フォトトランジスタＭ５のソースに印加される第２のリセット信号ＶＲＳＴは、リセット信号ＲＳＴが完全にローレベルになってから、すなわちフォトトランジスタＭ５がオフ状態に切り替わってから、電位降下がはじまる。これにより、図８と図７とを比較することから分かるように、図７に示す本実施形態の構成では、図８で見られた電位ＶＩＮＴの低下（ΔＶＢＡＣＫ）が生じず、光検出素子としてフォトダイオードを用いた場合とほぼ同等のセンサ性能を得ることができる。
【００７１】
以上、本発明についての第１〜第３の実施形態を説明したが、本発明は上述の各実施形態にのみ限定されず、発明の範囲内で種々の変更が可能である。
【００７２】
例えば、第１〜第３の実施形態では、光センサに接続された配線ＶＤＤ，ＶＳＳおよびＯＵＴが、ソース配線ＳＬと共用されている構成を例示した。この構成によれば、画素開口率が高いという利点がある。しかしながら、光センサ用の配線ＶＤＤ，ＶＳＳおよびＯＵＴをソース配線ＳＬとは別個に設けた構成としても良い。この場合、ソース配線ＳＬとは別個に設けた光センサ出力用の配線ＯＵＴに沿うようにガードラインＭＬを形成することにより、上記の第１〜第３の実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【００７３】
本発明は、アクティブマトリクス基板の画素領域内に光センサを有する表示装置として、産業上利用可能である。
【図１】
2009147914.tif 000007
【図２】
2009147914.tif 000008
【図３】
2009147914.tif 000009
【図４】
2009147914.tif 000010
【図５】
2009147914.tif 000011
【図６】
2009147914.tif 000012
【図７】
2009147914.tif 000013
【図８】
2009147914.tif 000014
【図９】
2009147914.tif 000015
【図１０】
2009147914.tif 000016
【図１１】
2009147914.tif 000017
【手続補正書】
【提出日】平成23年6月6日(2011.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、
前記光センサが、
入射光を受光する光検出素子と、
前記光検出素子に一方の電極が接続され、前記光検出素子からの出力電流を蓄積する容量と、
当該光センサへリセット信号を供給するリセット信号配線と、
当該光センサへ読み出し信号を供給する読み出し信号配線と、
前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記容量に蓄積された出力電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子と、
前記出力電流を読み出すための読み出し配線に沿って、前記画素領域内では前記光検出素子および前記画素領域の画素スイッチング素子のいずれにも接続されない導電性配線が設けられ、
前記導電性配線に、当該導電性配線の電位を前記読み出し配線と同電位とするために、ゲインが１よりも大きいアンプが接続されている、表示装置。
【請求項２】
前記読み出し配線が、前記画素領域の画素スイッチング素子へ画像信号を供給するソース線を兼ねている、請求項１に記載の表示装置。
【請求項３】
前記センサスイッチング素子がアモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴである、請求項１または２に記載の表示装置。
【請求項４】
前記光検出素子がフォトトランジスタである、請求項１〜３のいずれか一項に記載の表示装置。
【請求項５】
前記光検出素子がアモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴである、請求項４に記載の表示装置。
【請求項６】
前記光検出素子のゲートおよびソースが前記リセット信号配線に接続されている、請求項４または５に記載の表示装置。
【請求項７】
前記光検出素子のゲートに前記リセット信号配線が接続され、当該光検出素子のソースに当該光検出素子がオフ状態になった後に電位降下を生じる第２のリセット信号配線が接続されている、請求項４または５に記載の表示装置。
【請求項８】
前記アクティブマトリクス基板に対向する対向基板と、
前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１〜７のいずれか一項に記載の表示装置。
【国際調査報告】
2009147914.tif 000018
2009147914.tif 000019
2009147914.tif 000020
2009147914.tif 000021