(57)【要約】  第１の配線（１１）と第２の配線（１４）の交差部に形成されたビアホール（１２）と、電流制御層（１３ｂ）が第１の電極層（１３ａ）と第２の電極層（１３ｃ）に挟まれた電流制御素子（１３）とを備え、ビアホール（１２）内に抵抗変化素子（１５）が形成され、第１の電極層（１３ａ）はビアホール（１２）を被覆するように配置され、電流制御層（１３ｂ）は第１の電極層（１３ａ）を被覆するように配置され、第２の電極層（１３ｃ）は電流制御層（１３ｂ）の上に配置され、第２の配線の配線層（１４ａ）は第２の電極層（１３ｃ）の上に配置され、第２の配線（１４）は電流制御層（１３ｂ）と第２の電極層（１３ｃ）と第２の配線の配線層（１４ａ）からなる構成を有する。
2009063645.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、
前記基板及び前記第１の配線上に形成された層間絶縁層と、
前記第１の配線上の前記第１の層間絶縁層を貫通するビアホールと、
前記ビアホールの上部開口より下側に形成され、前記第１の配線に電気的に接続される抵抗変化層と、
前記抵抗変化層と電気的に接続されかつ前記ビアホールの上部開口の全面を覆いかつ該開口の全周にわたってはみ出すように形成された第１の電極層と、
前記第１の電極層の上面および側面を被覆し前記層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、を備え、
前記第２の配線はそれぞれ、
前記第１の電極層の上面および側面を被覆するように形成された電流制御層と、
前記電流制御層の上面および前記電流制御層の側面のうち前記第１の電極層の側面を被覆する側面を被覆するように形成された第２の電極層と、
を備えることを特徴とする不揮発性記憶装置。
【請求項２】
基板と、
前記基板上に形成されたストライプ状の第１の配線と、
前記第１の配線上に形成された層間絶縁層と、
前記第１の配線に立体交差するように形成されたストライプ状の第２の配線と、
前記第１の配線と前記第２の配線の交差部に形成されたプラグと、
電流制御層が第１の電極層と第２の電極層に挟まれ、かつ前記プラグ上に形成された電流制御素子と
を備えた不揮発性記憶装置であって、
前記プラグは抵抗変化素子を備え、
前記第１の電極層は前記プラグを被覆するように配置され、
前記第１の電極層上に、前記電流制御層、前記第２の電極層、配線層がこの順に積層され、
前記ストライプ状の第２の配線は、前記電流制御層、前記第２の電極層、前記配線層を有した積層構造からなり、
前記電流制御層は前記第１の電極層の上面および少なくとも一部の側面を被覆するように形成されている
ことを特徴とする不揮発性記憶装置。
【請求項３】
基板と、
前記基板上に形成されたストライプ状の第１の配線と、
前記第１の配線上に形成された層間絶縁層と、
前記第１の配線に立体交差するように形成されたストライプ状の第２の配線と、
前記第１の配線と前記第２の配線の交差部に形成されたプラグと、
電流制御層が第１の電極層と第２の電極層に挟まれ、かつ前記プラグ上に形成された電流制御素子と
を備えた不揮発性記憶装置であって、
前記プラグは抵抗変化素子を備え、
前記第１の電極層は前記プラグを被覆するように配置され、
前記第１の電極層上に、前記電流制御層、前記第２の電極層、配線層がこの順に積層され、
前記ストライプ状の第２の配線は、前記電流制御層、前記第２の電極層、前記配線層を有した積層構造からなり、
前記第１の電極層の幅は前記第２の配線の幅と同一であることを特徴とする不揮発性記憶装置。
【請求項４】
前記抵抗変化素子は下部電極と上部電極とに挟まれた抵抗変化層からなり、
前記第１の電極層が前記電流制御層と接触する面積は、前記抵抗変化層が前記下部電極と接触する面積、または前記抵抗変化層が上部電極と接触する面積より大きいことを特徴とする請求項２または請求項３に記載の不揮発性記憶装置。
【請求項５】
前記上部電極と前記第１の電極層が共通電極であることを特徴とする請求項２または請求項３に記載の不揮発性記憶装置。
【請求項６】
基板上にストライプ状の第１の配線を形成する工程と、
前記基板および前記第１の配線上に層間絶縁層を形成する工程と、
前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、
前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、
前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程と
を備えた不揮発性記憶装置の製造方法であって、
前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな面積を有する形状にエッチングする工程とを有し、
前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層とを順次堆積する工程と、前記電流制御層と前記第２の電極層と前記配線層とを前記第１の電極層より大きな幅を有する前記第２の配線の形状にエッチングする工程とを有する
ことを特徴とする不揮発性記憶装置の製造方法。
【請求項７】
基板上にストライプ状の第１の配線を形成する工程と、
前記基板および前記第１の配線上に層間絶縁層を形成する工程と、
前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、
前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、
前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程と
を備えた不揮発性記憶装置の製造方法であって、
前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな幅を有し、前記第１の配線と同一方向に伸びるストライプ状の配線形状にエッチングする工程とを有し、
前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層と順次堆積する工程と、前記第１の電極層と前記電流制御層と前記第２の電極層と前記配線層を前記ストライプ状の第２の配線の形状となるように一括してエッチングする工程とを有する
ことを特徴とする不揮発性記憶装置の製造方法。
【請求項８】
前記第１の電極層を形成する工程は、前記プラグ上および前記層間絶縁層の少なくとも一部の上に前記第１の電極層を堆積する工程と、前記第１の電極層を前記第１の配線と同一形状にエッチングする工程とを有することを特徴とする請求項７に記載の不揮発性記憶素子の製造方法。
【請求項９】
前記第１の配線と同一形状にエッチングする工程は、前記第１の配線のマスクパターンを用いて行うことを特徴とする請求項８に記載の不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、磁気抵抗効果型の記憶素子、例えばＴＭＲ素子を用いた不揮発性記憶装置や、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける抵抗変化型の記憶素子（抵抗変化素子）を用いた不揮発性記憶装置（以下、これをＲｅＲＡＭとよぶ）等が、通常の半導体プロセスとの整合性を取りやすく、かつ微細化が可能という点で注目されている。【０００３】
この不揮発性記憶装置を実現する際に、高集積化を実現する構造の一つとしてクロスポイント型構造がある（例えば、特許文献１）。このクロスポイント構造の不揮発性記憶装置は、抵抗変化素子を有した記憶素子をアレイ状に複数配置し、複数の第１の配線とその第１の配線に直交して並行する複数の第２の配線の各交差領域のビアホール内に、上述した抵抗変化素子を配するものである。この際、アレイ状の複数の記憶素子の中から、選択的に所定の記憶素子をアクティブにするために、非線形の電流・電圧特性を有する素子（非線形素子または電流制御素子）を前記抵抗変化素子に直列に配置している。この特許文献１では非線形素子としてＭＩＭダイオードを用いることで双方向に電流制御を可能としている。【０００４】
また、メモリ記憶素子（抵抗変化素子）と制御素子（電流制御素子）を上記特許文献１のような垂直方向ではなく水平方向に隣接させて配置し、メモリ記憶素子の断面積が制御素子の断面積よりも小さくなるように形成することにより、メモリ記憶素子が制御素子よりも低いエネルギーレベルで状態を変更できる構成も知られている（例えば、特許文献２）。このような構成により、経済的で、大容量のメモリ構造を実現しようとしている。
【特許文献１】米国特許第６７５３５６１号明細書
【特許文献２】特開２００４−６７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されているように、電流制御素子としてＭＩＭダイオードを用いた場合には、低電圧で動作させるためには一般的に、数ｎｍ程度の絶縁膜を用いる必要がある。そのため、抵抗変化素子の書き換えに必要な電流密度が大きい場合には絶縁破壊される（絶縁膜の絶縁性が失われ、電流制御素子としての機能が失われる）可能性がある。また、従来のビアホール内に抵抗変化素子と電流制御素子を直列に配置する構造において、今後さらに微細化が進むと、電流制御素子が抵抗変化素子に流すことができる電流はさらに小さくなり、抵抗変化素子を書き換えることが困難となる。【０００６】
また、特許文献２に開示されているように、電流制御素子の断面積を抵抗変化素子よりも大きい構造とすることで、抵抗変化素子が電流制御素子よりも低いエネルギーレベルで状態を変更できることが示されているが、その構造は複雑であり、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスに親和性のある記憶素子の構造は示されていない。【０００７】
したがって、これらの課題を解決するためには、現状および将来の微細化プロセスに親和性があり量産プロセスに適した構成を持ち、しかも、微細な抵抗変化素子に必要十分電流を安定に供給できる電流制御素子を適切に配置した不揮発性記憶素子が必要となる。【０００８】
本発明は、上記の課題を解決するもので、微細化されたクロスポイント型構造において、量産プロセスに親和性があり、かつ抵抗変化素子に必要十分に大きな書き換え電流を供給する電流制御素子を最適に接続した不揮発性記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、前記基板及び前記第１の配線上に形成された層間絶縁層と、前記第１の配線上の前記第１の層間絶縁層を貫通するビアホールと、前記ビアホールの上部開口より下側に形成され、前記第１の配線に電気的に接続される抵抗変化層と、前記抵抗変化層と電気的に接続されかつ前記ビアホールの上部開口の全面を覆いかつ該開口の全周にわたってはみ出すように形成された第１の電極層と、前記第１の電極層の上面および側面を被覆し前記層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、を備え、前記第２の配線はそれぞれ、前記第１の電極層の上面および側面を被覆するように形成された電流制御層と、前記電流制御層の上面および前記電流制御層の側面のうち前記第１の電極層の側面を被覆する側面を被覆するように形成された第２の電極層と、を備えることを特徴とする。【００１０】
かかる構成では、第１の電極層と第２の電極層とで電流制御層が挟持されて電流制御素子が構成される。電流制御素子の実効面積は、第１の電極層と電流制御層とが接触する部分の面積（第１の電極層の上面の面積と、第１の電極層の側面のうち電流制御層により覆われた部分の面積の合計）となる。電流制御素子の実効面積は、ビアホールの上部開口の面積よりも大きくなる。電流制御素子における電流密度が等しければ、抵抗変化素子に流れる電流をより大きくすることが可能となる。したがって、抵抗変化素子にデータを書き込む（抵抗状態を変化させる）ために十分な電流を流すことが可能となる。【００１１】
上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に形成されたストライプ状の第１の配線と、前記第１の配線上に形成された層間絶縁層と、前記第１の配線に立体交差するように形成されたストライプ状の第２の配線と、前記第１の配線と前記第２の配線の交差部に形成されたプラグと、電流制御層が第１の電極層と第２の電極層に挟まれ、かつ前記プラグ上に形成された電流制御素子とを備えた不揮発性記憶装置であって、前記プラグは抵抗変化素子を備え、前記第１の電極層は前記プラグを被覆するように配置され、前記第１の電極層上に、前記電流制御層、前記第２の電極層、配線層がこの順に積層され、前記ストライプ状の第２の配線は、前記電流制御層、前記第２の電極層、前記配線層を有した積層構造からなり、前記電流制御層は前記第１の電極層の上面および少なくとも一部の側面を被覆するように形成されていることを特徴とする。【００１２】
また、本発明の不揮発性記憶装置は、基板と、前記基板上に形成されたストライプ状の第１の配線と、前記第１の配線上に形成された層間絶縁層と、前記第１の配線に立体交差するように形成されたストライプ状の第２の配線と、前記第１の配線と前記第２の配線の交差部に形成されたプラグと、電流制御層が第１の電極層と第２の電極層に挟まれ、かつ前記プラグ上に形成された電流制御素子とを備えた不揮発性記憶装置であって、前記プラグは抵抗変化素子を備え、前記第１の電極層は前記プラグを被覆するように配置され、前記第１の電極層上に、前記電流制御層、前記第２の電極層、配線層がこの順に積層され、前記ストライプ状の第２の配線は、前記電流制御層、前記第２の電極層、前記配線層を有した積層構造からなり、前記第１の電極層の幅は前記第２の配線の幅と同一であることを特徴とする。【００１３】
これらのような構成にすることにより、電流制御素子の実効面積はプラグ面積よりも大きくなるので、プラグ部に形成される抵抗変化素子は従来の電流制御素子を用いても、より多くの電流を流すことが可能となり、抵抗変化素子を書き換えるのに必要十分な電流を流すことができる。【００１４】
しかも、従来のＣＭＯＳプロセス等を用いる半導体プロセスで作製され、抵抗変化素子および電流制御素子の作製においてもそれぞれに固有な特殊な半導体プロセスを使わなくてすむ。したがって、微細化が進む半導体プロセスと親和性がよく作製することができる。【００１５】
さらに、これらのような構成にすることにより、電流制御素子としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはショットキーダイオードである構成としても抵抗変化素子に必要十分な電流を印加することができるため、半導体プロセスと親和性がよい不揮発性記憶装置を作製することができる。【００１６】
また、上部電極と第１の電極層が共通した共通電極である構成としてもよい。【００１７】
この構成にすることにより、製造工程を簡略化することができ、コストを安価にすることができる。【００１８】
また、本発明の不揮発性記憶装置の製造方法は、基板上にストライプ状の第１の配線を形成する工程と、前記基板および前記第１の配線上に層間絶縁層を形成する工程と、前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程とを備えた不揮発性記憶装置の製造方法であって、前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな面積を有する形状にエッチングする工程とを有し、前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層とを順次堆積する工程と、前記電流制御層と前記第２の電極層と前記配線層とを前記第１の電極層より大きな幅を有する前記第２の配線の形状にエッチングする工程とを有することを特徴とする。【００１９】
このような方法とすることにより、特別な工程を付加することなく、少なくとも電流制御素子の実効面積をプラグ面積よりも大きくすることができ、従来の電流制御素子を用いてもより多くの電流を流すことが可能となり、抵抗変化素子を書き換えるのに必要十分な電流を流すことができる不揮発性記憶装置を容易に作製することができる。【００２０】
また、本発明の不揮発性記憶装置の製造方法は、基板上にストライプ状の第１の配線を形成する工程と、前記基板および前記第１の配線上に層間絶縁層を形成する工程と、前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程とを備えた不揮発性記憶装置の製造方法であって、前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな幅を有し、前記第１の配線と同一方向に伸びるストライプ状の配線形状にエッチングする工程とを有し、前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層と順次堆積する工程と、前記第１の電極層と前記電流制御層と前記第２の電極層と前記配線層を前記ストライプ状の第２の配線の形状となるように一括してエッチングする工程とを有することを特徴とする。ここで、前記第１の電極層を形成する工程は、前記プラグ上および前記層間絶縁層の少なくとも一部の上に前記第１の電極層を堆積する工程と、前記第１の電極層を前記第１の配線と同一形状にエッチングする工程とを有するようにしてもよい。また、前記第１の配線と同一形状にエッチングする工程は、前記第１の配線のマスクパターンを用いて行なってもよい。【００２１】
このような方法とすることにより、ＣＭＯＳプロセス等で用いられる配線工程と同等の微細化された半導体プロセスで作製することができ、微細化が進む半導体プロセスと親和性がよく、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いて、本発明の不揮発性記憶装置を作製することができる。【００２２】
また、かかる方法では、第１の電極層と第２の電極層とで電流制御層が挟持されて電流制御素子が構成される。電流制御素子の実効面積は、第１の電極層と電流制御層とが接触する部分の面積（第１の電極層の上面の面積と、第１の電極層の側面のうち電流制御層により覆われた部分の面積の合計）となる。電流制御素子の実効面積は、プラグの上端面の面積よりも大きくなるので、電流制御素子における電流密度が等しければ、抵抗変化素子に流れる電流をより大きくすることが可能となる。したがって、抵抗変化素子にデータを書き込む（抵抗状態を変化させる）ために十分な電流を流すことが可能となる。【００２３】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２４】
本発明の不揮発性記憶装置によれば、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができ、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができ、不揮発性記憶装置の大容量化を実現できるという大きな効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】図１（ａ）は本発明の第１の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図、図１（ｂ）は本発明の第１の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す平面図、図１（ｃ）は同図（ａ）（ｂ）において、Ａ−Ａ´に沿って切断した断面を矢印方向から見た断面図、図１（ｄ）は同図（ａ）（ｂ）において、Ｂ−Ｂ´に沿って切断した断面を矢印方向から見た断面図である。
【図２】図２（ａ−１）は本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図２（ａ−２）は同図（ａ−１）において、ＩＩ−ＩＩ´に沿って切断した断面を矢印方向から見た断面図、図２（ｂ−１）は本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図２（ｂ−２）は同図（ｂ−１）において、ＩＩ−ＩＩ´に沿って切断した断面を矢印方向から見た断面図、図２（ｃ−１）は本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図２（ｃ−２）は同図（ｃ−１）において、ＩＩ−ＩＩ´に沿って切断した断面を矢印方向から見た断面図、図２（ｄ−１）は本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図２（ｄ−２）は同図（ｄ−１）において、ＩＩ−ＩＩ´に沿って切断した断面を矢印方向から見た断面図である。
【図３】図３（ａ）は本発明の第２の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図、図３（ｂ）は本発明の第２の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す平面図、図３（ｃ）は同図（ａ）（ｂ）において、Ａ−Ａ´に沿って切断した断面を矢印方向から見た断面図、図３（ｄ）は同図（ａ）（ｂ）において、Ｂ−Ｂ´に沿って切断した断面を矢印方向から見た断面図である。
【図４】図４（ａ−１）は本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図４（ａ−２）は同図（ａ−１）において、ＩＩＩ−ＩＩＩ´に沿って切断した断面を矢印方向から見た断面図、図４（ａ−３）は同図（ａ−１）において、ＩＶ−ＩＶ´に沿って切断した断面を矢印方向から見た断面図、図４（ｂ−１）は本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図４（ｂ−２）は同図（ｂ−１）において、ＩＩＩ−ＩＩＩ´に沿って切断した断面を矢印方向から見た断面図、図４（ｂ−３）は同図（ｂ−１）において、ＩＶ−ＩＶ´に沿って切断した断面を矢印方向から見た断面図である。
【図５】図５（ａ）は本発明の第３の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図、図５（ｂ）は本発明の第３の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す平面図、図５（ｃ）は同図（ａ）（ｂ）において、Ａ−Ａ´に沿って切断した断面を矢印方向から見た断面図、図５（ｄ）は同図（ａ）（ｂ）において、Ｂ−Ｂ´に沿って切断した断面を矢印方向から見た断面図である。
【図６】図６（ａ−１）は本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図６（ａ−２）は同図（ａ−１）において、Ｖ−Ｖ´に沿って切断した断面を矢印方向から見た断面図、図６（ａ−３）は同図（ａ−１）において、ＶＩ−ＶＩ´に沿って切断した断面を矢印方向から見た断面図、図６（ｂ−１）は本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図６（ｂ−２）は同図（ｂ−１）において、Ｖ−Ｖ´に沿って切断した断面を矢印方向から見た断面図、図６（ｂ−３）は同図（ｂ−１）において、ＶＩ−ＶＩ´に沿って切断した断面を矢印方向から見た断面図である。
【図７】図７（ａ）は本発明の不揮発性記憶装置の抵抗変化素子および電流制御素子の一例を示す断面図、図７（ｂ）は本発明の不揮発性記憶装置の抵抗変化素子および電流制御素子の他の例を示す断面図、図７（ｃ）は本発明の不揮発性記憶装置の抵抗変化素子および電流制御素子の他の例を示す断面図である。
【符号の説明】
【００２６】
１０，２０，３０    不揮発性記憶装置
１１，２１，３１    第１の配線
１２，２２，３２    ビアホール
１３，２３，３３    電流制御素子
１３ａ，２３ａ，３３ａ    第１の電極層
１３ｂ，２３ｂ，３３ｂ    電流制御層
１３ｃ，２３ｃ，３３ｃ    第２の電極層
１４，２４    第２の配線
１４ａ，２４ａ，３４ａ    第２の配線の配線層
１５，２５，３５    抵抗変化素子（プラグ）
１６，２６，３６    層間絶縁層
１７，２７    基板
３５ａ    下部電極
３５ｂ    抵抗変化層
３５ｃ    上部電極
１０１    ビアホールの直径
１０２    第１の電極層の１辺の長さ
１０３    第１の電極層の厚さ
【発明を実施するための最良の形態】
【００２７】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。【００２８】
なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。なお、本発明における抵抗変化素子とは、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける抵抗変化型の記憶素子であり、電流制御素子とは、素子に印加する電圧を増加させるにしたがい、素子に流れる電流が非線形に増加する素子である。【００２９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性記憶装置１０の要部の構成を模式的に示す図で、（ａ）は斜視図、（ｂ）は平面図、（ｃ）はＡ−Ａ´に沿って切断した断面を矢印方向から見た断面図、（ｄ）はＢ−Ｂ´に沿って切断した断面を矢印方向から見た断面図を示す。【００３０】
図１に示すように本発明の不揮発性記憶装置１０は、基板１７と、基板１７上に形成されたストライプ状の第１の配線１１と、第１の配線１１上に形成された層間絶縁層１６と、第１の配線１１に立体交差するように形成されたストライプ状の第２の配線１４と、第１の配線１１と第２の配線１４の交差部に形成されたビアホール１２と、少なくともビアホール１２に配置されたプラグ（プラグは第１の配線１１と第２の配線１４とを接続する部位であり、これが抵抗変化素子１５を備えている）と、電流制御層１３ｂが第１の電極層１３ａと第２の電極層１３ｃに挟まれたビアホール１２上に形成された電流制御素子１３とを備えている。第１の電極層１３ａはビアホール１２を被覆するように配置され、電流制御層１３ｂは第１の電極層１３ａを被覆するように配置され、第２の電極層１３ｃは電流制御層１３ｂの上に配置されている。また、第２の配線１４の配線層１４ａは第２の電極層１３ｃの上に配置され、第２の配線１４は電流制御層１３ｂと第２の電極層１３ｃと第２の配線の配線層１４ａからなる構成を有する。【００３１】
より詳細には、本実施の形態の不揮発性記憶装置１０は、基板１７と、基板１７の上に基板１７の主面と平行な第１の平面をなし、かつそれぞれが第１の方向に延びるように互いに平行に形成された複数の第１の配線１１と、基板１７と複数の第１の配線１１との上に（これらを被覆するように）かつ上面が基板１７の主面と平行になるように形成された層間絶縁層１６と、層間絶縁層１６の上に第１の平面と平行な第２の平面をなし、かつそれぞれが層間絶縁層１６の厚み方向から見て第１の方向と交差する（図１の例では直交する）第２の方向に延びるように互いに平行に形成された複数の第２の配線１４とを備えている。第１の配線１１と第２の配線１４とは互いに立体交差し、立体交差点のそれぞれに対応してビアホール１２が設けられている。【００３２】
第１の配線１１および第２の配線の配線層１４ａの材料は、例えば、Ａｌ、Ｃｕを用いることができる。第１の電極層１３ａと第２の電極層１３ｃとは、例えば、ＴａＮ、ＴｉＮ、Ｗを用いることができる。【００３３】
抵抗変化素子１５は、例えばＴａなどの遷移金属酸化物からなる抵抗変化層であってもよい。この場合、第１の配線１１と第１の電極層１３ａとで該抵抗変化層が挟持されることで、抵抗変化素子が構成される。抵抗変化層は第１の配線１１および第１の電極層１３ａと電気的に接続される。抵抗変化素子１５の具体的な構成例については、図７を用いて後述する。抵抗変化素子１５は、電気的パルスの印加によって抵抗値が変化するＲｅＲＡＭ素子である。抵抗変化素子１５は、低抵抗状態と高抵抗状態の２つの状態を有し、低抵抗状態から高抵抗状態へと変化させるときの電気的パルス（高抵抗化パルス）の電圧の極性と、高抵抗状態から低抵抗状態へと変化させるときの電気的パルス（低抵抗化パルス）の電圧の極性とが、異なっていることが好ましい。すなわち、抵抗変化素子１５はいわゆるバイポーラ型の抵抗変化素子であることが好ましい。【００３４】
第１の電極層１３ａは、層間絶縁層１６に設けられた円筒形状の空隙であるビアホール１２の上部開口の全面を覆い、さらに、厚み方向から見て該開口の全周にわたって外側にはみ出るように構成される。すなわち、第１の電極層１３ａの下面の面積は、ビアホール１２の上部開口の面積よりも大きい。また、第１の電極層１３ａは、対応するビアホール１２の１個１個に対応して、互いに分離され、所定の間隔をおいて並んだ島状の形状を有する。抵抗変化型素子１５（抵抗変化素子が備える抵抗変化層）は、ビアホール１２の内部（ビアホール１２の上部開口よりも下側かつビアホール１２の下部開口よりも上側）に形成される。かかる構成により、抵抗変化型素子１５の抵抗変化領域となる面積（抵抗変化層と電極とが接する面積：電極面積）は、ビアホール１２の開口部面積と同等もしくは小さくなる。【００３５】
第１の電極層１３ａの大きさは、例えば、１６０μｍ×１６０μｍの正方形、厚さ：２０ｎｍである。ビアホール１２の上部開口は、例えば直径８０ｎｍである。第１の配線１１および第２の配線１４の幅は、例えば２００μｍとである。【００３６】
電流制御層１３ｂは第１の電極層１３ａの上面（上面の全部）および側面（側面の全部）を完全に被覆する。電流制御層１３ｂの材料には、例えば、ＳｉＮｘを用いることができる。電流制御層１３ｂは、半導体でもよく、絶縁体でもよい。半導体の場合には、電流制御素子１３はＭＳＭダイオードとなる。絶縁体の場合には、電流制御素子１３はＭＩＭダイオードとなる。電流制御層１３ｂの厚さは、例えば１０ｎｍ程度である。【００３７】
第２の電極層１３ｃは電流制御層の上面（上面の全部）および側面（側面の全部）を完全に被覆する。第２の電極層１３ｃの厚さは、例えば３０ｎｍ程度である。【００３８】
電流制御素子１３は、第１の電極層１３ａのみが、電流制御素子の１個１個に対応して分離している。電流制御層１３ｂおよび第２の電極層１３ｃは、第２の配線１４の延びる方向に沿って、複数の電流制御素子につき連続するように形成される。しかし、電流制御層１３ｂおよび第２の電極層１３ｃのうち、島状に形成された第１の電極層１３ａに対応する部分（第１の電極層１３ａを被覆する部分）を取り出せば、それぞれを１個の電流制御素子と考えることができる。【００３９】
第２の配線の配線層１４ａは必須ではなく、第２の電極層１３ｃを第２の配線の配線層として用いても良い。このように、上下に物理的に接触する電極乃至配線は、材料の価格や電気伝導性などに応じ、同一部材としてもよい（一つの金属層を、電極としても配線としても用いてもよい）し、別部材としてもよい。抵抗変化素子１５の電極と他の部材とを同一部材とする構成や別部材とする構成については、図７を用いて後述する。【００４０】
図１に示す不揮発性記憶装置１０においては、第１の配線１１および第２の配線１４の一方がワード線で、他方がビット線として動作する。【００４１】
次に、本実施の形態に係る不揮発性記憶装置１０の具体的な構成およびその製造方法について、図２を参照してより具体的に説明する。図２は、本実施の形態の不揮発性記憶装置１０の製造方法を説明するための主要工程の平面図と断面図である。なお、図２（ａ−１）、（ｂ−１）、（ｃ−１）、（ｄ−１）は不揮発性記憶装置１０の要部の平面図を示し、図２（ａ−２）、（ｂ−２）、（ｃ−２）、（ｄ−２）は第１の配線１１に沿ってＩＩ−ＩＩ´に沿って切断した断面を矢印の方向から見た断面図を示す。また、実際の不揮発性記憶装置１０では、多数の第１の配線１１と第２の配線１４とが形成され、この第１の電極配線１１と第２の配線１４とが交差する交差領域に形成されるビアホール１２も多数設けられるが、図２においては第１の配線１１と第２の配線１４とをそれぞれ２本形成する構成で説明する。さらに、これらの形状については、図示しやすいように一部を拡大して示している。【００４２】
まず、図２（ａ−１）、（ａ−２）に示すように、少なくとも表面に絶縁層を有する基板１７の表面に第１の配線１１を形成する（なお、形成とは、所定のパターン形状にエッチングした状態をいうが、以下では堆積した状態を含めて形成として説明する場合もある。）。第１の配線１１の形成後、層間絶縁層１６を第１の配線１１が形成された基板１７の上面に形成し、その後、図２（ｂ−１）、（ｂ−２）に示すように第１の配線１１と第２の配線１４が交差する交差領域にビアホール１２を形成する。このビアホール形成は、例えば、ビアホール１２を形成する部分以外の層間絶縁膜１６の上面をマスク形成した後、エッチングすることで容易に実現できる。次に、層間絶縁層１６および上記ビアホール形成にて露出された第１の配線１１の上に抵抗変化層を堆積し、ビアホール１２内に抵抗変化素子１５を形成する。【００４３】
次に、上記抵抗変化素子１５（プラグ）を形成後、第１の電極層１３ａをビアホール１２および層間絶縁層１６上に堆積させ、図２（ｃ−１）、（ｃ−２）に示すように、第１の電極層１３ａをビアホール１２を被覆するようにビアホール１２より大きなパターン形状に形成する。この第１の電極層１３ａのパターン形成は、例えば、マスクを用いたパターニングにより容易に実現できる。第１の電極層１３ａを図２（ｃ−２）のように形成した後、電流制御層１３ｂ、第２の電極層１３ｃ、第２の配線の配線層１４ａを順次堆積し、図２（ｄ−１）、（ｄ−２）に示すように、電流制御層１３ｂ、第２の電極層１３ｃ、第２の配線の配線層１４ａを所定のパターンにエッチングすることで、第２の配線１４を形成する。【００４４】
このとき、電流制御層１３ｂは第１の電極層１３ａの上面（上面の全部）および側面（側面の全部）を完全に被覆するように形成される。第２の電極層１３ｃは電流制御層の上面（上面の全部）および電流制御層１３ｂの側面のうち第１の電極層１３ａの側面を被覆する側面を完全に被覆するように形成される。【００４５】
以上のようなプロセスにて本実施形態の不揮発性記憶装置を作製することができるが、本実施形態の不揮発籍記憶装置を構成する抵抗変化素子と電流制御素子の形状の具体例を図７に示す。【００４６】
図７（ａ）、（ｂ）、（ｃ）は抵抗変化素子３５と電流制御素子３３の具体的な構成の断面図である。【００４７】
図７（ａ）は、ビアホール３２内に、抵抗変化素子３５を構成する下部電極３５ａと抵抗変化層３５ｂと上部電極３５ｃが形成された構成である。この構成においては、抵抗変化領域となる面積（以下、第１の面積と略す）は抵抗変化層３５ｂが下部電極３５ａと接触する平面積、または抵抗変化層３５ｂが上部電極３５ｃと接触する平面積である。ここで、例えば、ビアホール３２の直径１０１を８０ｎｍ、正方形の形状を有する第１の電極層３３ａの１辺の長さ１０２を１６０ｎｍとすると、第１の電極層３３ａが電流制御層３３ｂと接触する面積（以下、第２の面積と略するが、ここでは両者が接する上面界面のみ）は０．０２５６μｍ２となり、上記第１の面積は０．００５０μｍ２となる。したがって、第１と第２の面積の面積比は約５．１倍となるので、例えば、抵抗変化素子３５の書き込み電
流密度が３ｍＡ／μｍ２必要な場合には、１ｍＡ／μｍ２で電流破壊されてしまうようなＭＩＭダイオードを電流制御素子３３として使用しても、抵抗変化素子３５の書き込み電流を必要十分に印加することが可能となる。電流制御素子としては、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはショットキーダイオードとしても、抵抗変化素子に必要十分な電流を印加することができる。【００４８】
下部電極３５ａおよび上部電極３５ｃの材料としては、例えば、Ｐｔ、ＴａＮ、Ｉｒを用いることができる。【００４９】
さらに側面の面積も考慮すれば、第１の電極層３３ａの厚さを２０ｎｍとすると、第２の面積は０．０３８４μｍ２となる。第１の面積と第２の面積との比（第２の面積／第１の面積）は約７．６倍となる。よって、電流密度の上限が同じである電流制御素子であっても、より大きな電流を、プラグ部に配置される抵抗変化素子に印加できることが分かる。【００５０】
なお、電流制御素子において電流破壊が生じない（整流素子としての機能が失われない）電流密度の上限は、電極や絶縁体／半導体などの材料および絶縁体層／半導体層の厚みなどの構造などにより定まる。【００５１】
以上の説明から明らかなように、本実施形態の不揮発性記憶装置は、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができ、かつ１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。【００５２】
なお、抵抗変化素子は、図７（ａ）の構成のその他として、図７（ｂ）に示すような、抵抗変化素子３５の下部電極３５ａを第１の配線３１と兼用してもかまわない。この場合であっても、上述した図７（ａ）で説明した効果と同様の効果を得ることができる。【００５３】
上述の説明では、層間絶縁層を堆積した後にビアホールを形成し、その内部に抵抗変化層（乃至抵抗変化層を有するプラグ）を形成した。しかし、抵抗変化層を電極層の上に堆積し、これをエッチングして抵抗変化素子を分離し、その後で層間絶縁層を堆積してもよい。最終的に、層間絶縁層の隙間に抵抗変化素子の抵抗変化層が形成されていればよい。すなわち、ビアホールとは、層間絶縁層に存在する筒状の欠落部をいい、そこに充填される抵抗変化素子ないし抵抗変化層と層間絶縁層との形成順序は問わない。このとき、抵抗変化層を該隙間の上下開口部からはみ出さないように形成することで、抵抗変化領域の面積を該隙間の開口部の面積以下にすることが可能となる。【００５４】
また、図７（ｃ）に示すような、抵抗変化素子３５の下部電極３５ａと第１の配線３１とを兼用し、上部電極３５ｃを第１の電極層３３ａと兼用しても、上述した図７（ａ）と同様の効果を得ることができる。さらに、図７（ｃ）の構成は、下部電極３５ａと第２の配線（電極）、および上部電極３５ｃと第１の電極層３３ａとを共通電極としたため、製造工程を簡略化することができ、製造コストを安価にすることができる。【００５５】
以上のように、本実施形態の不揮発性記憶装置および製造方法によれば、電流制御素子１３および３３を構成する第１の電極層１３ａ、３３ａと電流制御層１３ｂ、３３ｂとの接触面積を、抵抗変化素子１５および３５の抵抗変化領域となる面積（抵抗変化層３５ｂが下部電極３５ａと接触する平面積、または抵抗変化層３５ｂが上部電極３５ｃと接触する平面積）より大きくすることができるため、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができる。さらに、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。【００５６】
（第２の実施の形態）
図３は本発明の第２の実施の形態に係る不揮発性記憶装置２０の要部の構成を模式的に示す図で、（ａ）は斜視図、（ｂ）は平面図、（ｃ）はＡ−Ａ´に沿って切断した断面を矢印方向から見た断面図、（ｄ）はＢ−Ｂ´に沿って切断した断面を矢印方向から見た断面図を示す。【００５７】
図３に示すように本発明の不揮発性記憶装置２０は、基板２７と、基板２７上に形成されたストライプ状の第１の配線２１と、第１の配線２１上に形成された層間絶縁層２６と、第１の配線２１に立体交差するように形成されたストライプ状の第２の配線２４と、第１の配線２１と第２の配線２４の交差部に形成されたビアホール２２と、少なくともビアホール２２に配置された抵抗変化素子２５の抵抗変化領域と、電流制御層２３ｂが第１の電極層２３ａと第２の電極層２３ｃに挟まれたビアホール２２上に形成された電流制御素子２３とを備えている。第１の電極層２３ａはビアホール２２を被覆するように配置され、電流制御層２３ｂは第１の電極層２３ａの上に配置され、第２の電極層２３ｃは電流制御層２３ｂの上に配置されている。また、第２の配線２４の配線層２４ａは第２の電極層２３ｃの上に配置され、第２の配線２４は電流制御層２３ｂと第２の電極層２３ｃと第２の配線の配線層２４ａからなり、第１の電極層２３ａの幅が第２の配線２４の幅と同一である構成を有する。【００５８】
第１の電極層２３ａの大きさは、例えば、１４０μｍ×１６０μｍの矩形、厚さ：２０ｎｍである。第１の配線２１および第２の配線２４の幅は、例えば１６０μｍである。他の部材の大きさは、第１実施形態と同様とすることができる。【００５９】
図３（ｃ）、図３（ｄ）に示すように、電流制御層２３ｂは、第１の電極層２３ａの上面と、第１の電極層２３ａの側面（第２の配線２４が延びる方向を前後方向とするときの前後の側面）とを被覆する。第２の電極層２３ｃは、電流制御層２３ｂの上面と、電流制御層２３ｂの側面のうち第１の電極層２３ａの側面を被覆する部分（第２の配線２４が延びる方向を前後方向とするときの前後の側面）とを被覆する。すなわち、第１の電極層２３ａの側面の上には、その一部（第２の配線２４が延びる方向を前後方向とするときの前後の側面）のみにおいて、電流制御層２３ｂおよび第２の電極層２３ｃがこの順に積層される。第１の電極層２３ａと電流制御層２３ｂと第２の電極層２３ｃとは、第２の配線２４が延びる方向を前後方向とするときの左右の端面が厚み方向から見て互いに一致する。【００６０】
また、図３に示す不揮発性記憶装置２０においては、第１の配線２１および第２の配線
２４の一方がワード線で、他方がビット線として動作する。【００６１】
次に、本実施の形態に係る不揮発性記憶装置２０の具体的な構成およびその製造方法について、図４を参照してより具体的に説明する。本実施の形態では、ビアホール２２を形成し、ビアホール２２に抵抗変化素子２５を形成するまでは、第１の実施の形態と基本的には同じであるので、以下では異なる点を主体に説明する。【００６２】
図４は、本実施の形態の不揮発性記憶装置２０の製造方法を説明するための主要工程の平面図と断面図である。なお、図４（ａ−１）、（ｂ−１）は不揮発性記憶装置２０の要部の平面図を示し、図４（ａ−２）、（ｂ−２）は第１の配線２１に沿ってＩＩＩ−ＩＩＩ´に沿って切断した断面を矢印の方向から見た断面図を示し、図４（ａ−３）、（ｂ−３）は第２の配線２４に沿ってＩＶ−ＩＶ´に沿って切断した断面を矢印の方向から見た断面図を示す。また、実際の不揮発性記憶装置２０では、多数の第１の配線２１と第２の配線２４とが形成され、この第１の電極配線２１と第２の配線２４とが交差する交差領域に形成されるビアホール２２も多数設けられるが、図４においては第１の配線２１と第２の配線２４とをそれぞれ２本形成する構成で説明する。さらに、これらの形状については、図示しやすいように一部を拡大して示している。【００６３】
ビアホール２２に抵抗変化素子２５を形成するまでは、第１の実施の形態と同じであり、抵抗変化素子２５を形成した後、図４（ａ−１）、（ａ−２）、（ａ−３）に示すように、第１の電極層２３ａをビアホール２２上および層間絶縁層２６の全面上に堆積し、ビアホールより大きな幅でかつ第１の配線２１の幅よりも小さい幅を有し第１の配線２１と同一方向に伸びるストライプ状の配線形状パターンにエッチングした第１の電極層２３ａを形成する。第１の電極層２３ａを形成した後、電流制御層２３ｂ、第２の電極層２３ｃ、第２の配線の配線層２４ａを、第１の電極層２３ａおよび層間絶縁層２６の上面に順次堆積し、図４（ｂ−１）、（ｂ−２）、（ｂ−３）に示すように、第１の電極層２３ａのエッチングされなかった部分および、電流制御層２３ｂ、第２の電極層２３ｃ、第２の配線の配線層２４ａを所定のパターンに一括にエッチングし、第２の配線２４を形成する。【００６４】
順次の堆積と一括エッチングにより、電流制御層２３ｂは、第１の電極層２３ａの上面と、第１の電極層２３ａの側面（第２の配線２４が延びる方向を前後方向とするときの前後の側面）とを被覆するように形成される。第２の電極層２３ｃは、電流制御層２３ｂの上面と、電流制御層２３ｂの側面のうち第１の電極層２３ａの側面を被覆する部分（第２の配線２４が延びる方向を前後方向とするときの前後の側面）とを被覆するように形成される。すなわち、第１の電極層２３ａの側面の上には、その一部（第２の配線２４が延びる方向を前後方向とするときの前後の側面）のみにおいて、電流制御層２３ｂおよび第２の電極層２３ｃがこの順に積層される。第１の電極層２３ａと電流制御層２３ｂと第２の電極層２３ｃとは、第２の配線２４が延びる方向を前後方向とするときの左右の端面が厚み方向から見て互いに一致する。【００６５】
作製された不揮発性記憶装置の抵抗変化素子と電流制御素子の形状は基本的には第１の実施の形態を同じであるが、例えば、第１の電極層２３ａを形成する際に１４０ｎｍの幅を有する、第１の配線２１と同一方向に伸びるストライプ状の配線形状パターンを用いて形成し、第２の配線２４ａを１６０ｎｍの幅を有する配線パターンを用いて形成する。このとき、図７（ａ）、（ｂ）、（ｃ）に示される第１の電極層３３ａは、図４（ｂ−１）におけるＩＩＩ−ＩＩＩ´に沿って切断した断面を矢印の方向から見ると幅が１６０ｎｍであり、図４（ｂ−１）におけるＩＶ−ＩＶ´に沿って切断した断面を矢印の方向から見ると幅が１４０ｎｍとなる。したがって、第１の電極層３３ａが電流制御層３３ｂと接触する面積（以下、第２の面積）は０．０２２４μｍ２となる。ビアホール３２の直径１０１は８０ｎｍであるので、抵抗変化領域となる面積（以下、第１の面積と略す）は抵抗変化層３５ｂが下部電極３５ａと接触する平面積、または抵抗変化層３５ｂが上部電極３５ｃと接触する平面積となるので、０．００５０μｍ２となる。したがって、第１と第２の面積の面積比は約４．４倍となるので、例えば、抵抗変化素子３５の書き込み電流密度が３ｍＡ／μｍ２必要な場合には、１ｍＡ／μｍ２で電流破壊されてしまうようなＭＩＭダイオードを電流制御素子３３として使用しても、抵抗変化素子３５の書き込み電流を必要十分に印加することが可能となる。【００６６】
さらに側面の面積も考慮すれば、第１の電極層３３ａの厚さ１０３を２０ｎｍとすると、第２の面積は０．０２８８μｍ２となる。第１の面積と第２の面積との比（第２の面積／第１の面積）は約５．７倍となる。よって、電流密度の上限が同じである電流制御素子であっても、より大きな電流を、プラグ部に配置される抵抗変化素子に印加できることが分かる。【００６７】
以上の説明から明らかなように、本実施形態の不揮発性記憶装置は、最初に第１の電極層を形成するパターンはドット状のパターンではなくライン状のパターンになるが、一般的にライン状のパターンの方が微細化しやすい（微細化エッチングが容易）ため、第１の実施形態の構成に比べて、更なる微細化に適している。したがって、本実施形態の構成に
よれば、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができ、かつ、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。【００６８】
また、図７（ｃ）に示すような抵抗変化素子３５の下部電極３５ａを第１の配線３１と共用し、上部電極３５ｃを第１の電極層３３ａと共通電極としても、上述した第１の面積および第２の面積は各々の上述した面積と同じであるため、上記と同様の効果を得ることができる。さらに、電極を共通電極としたため、製造工程が簡略化することができ、製造コストを安価にすることができる。【００６９】
以上のように、実施の形態２に係る不揮発性記憶装置およびその製造方法においては、電流制御素子２３および３３の第１の面積を抵抗変化素子２５および３５の抵抗変化領域（第２の面積）より大きくすることができ、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができる。さらに、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。【００７０】
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る不揮発性記憶装置３０の要部の構成を模式的に示す図で、（ａ）は斜視図、（ｂ）は平面図、（ｃ）はＡ−Ａ´に沿って切断した断面を矢印方向から見た断面図、（ｄ）はＢ−Ｂ´に沿って切断した断面を矢印方向から見た断面図を示す。【００７１】
図５（ｄ）に示すように、本実施形態の不揮発性記憶装置３０は、第１の電極層２３ａが第１の配線層と同一の幅を有している。不揮発性記憶装置３０のその他の構成については、第２の実施形態に係る不揮発性記憶装置２０の場合と同様であるので、同一符号を付して説明を省略する。【００７２】
第１の電極層２３ａの大きさは、例えば、１６０μｍ×１６０μｍの矩形、厚さ：２０ｎｍである。第１の配線２１および第２の配線２４の幅は、例えば１６０μｍである。他の部材の大きさは、第１実施形態と同様とすることができる。【００７３】
上述したような形状を有する不揮発性記憶装置３０の製造方法は、次の点を除いて、上述した不揮発性記憶装置２０の製造方法と同様である。【００７４】
図６は、本実施の形態の不揮発性記憶装置３０の製造方法を説明するための主要工程の平面図と断面図である。なお、図６（ａ−１）、（ｂ−１）は不揮発性記憶装置３０の要部の平面図を示し、図６（ａ−２）、（ｂ−２）は第１の配線２１に沿ってＶ−Ｖ´に沿って切断した断面を矢印の方向から見た断面図を示し、図６（ａ−３）、（ｂ−３）は第２の配線２４に沿ってＶＩ−ＶＩ´に沿って切断した断面を矢印の方向から見た断面図を示す。第２の実施形態に係る不揮発性記憶装置２０の製造方法と異なる点は、図６（ａ−１）、（ａ−２）、（ａ−３）に示す工程において、第１の電極層２３ａをビアホール２２上および層間絶縁層２６の上に堆積した後、第１の配線２１のマスクパターンを用いて、第１の配線２１と同一形状の配線形状パターンにエッチングして形成することである。この場合、第１の配線２１の配線幅が１６０ｎｍで、第２の配線２４の配線幅が１６０ｎｍであるとき、第１の電極層２３ａが電流制御層２３ｂと接触する面積（以下、第２の面積）は０．０２５６μｍ２となる。また、図７において、ビアホール３２の直径１０１は８０ｎｍであるので、抵抗変化領域となる面積（第１の面積）は、抵抗変化層３５ｂが下部電極３５ａと接触する平面積、または抵抗変化層３５ｂが上部電極３５ｃと接触する平面積となり、この第１の面積は０．００５０μｍ２となる。したがって、本実施形態の構成においても、第１、第２の実施形態で述べた構成と同様、例えば、抵抗変化素子３５の書き込み電流密度が３ｍＡ／μｍ２必要な場合には、１ｍＡ／μｍ２で電流破壊されてしまうようなＭＩＭダイオードを電流制御素子３３として使用しても、抵抗変化素子３５の書き込み電流を必要十分に印加することが可能となる。さらに、第１の配線２１のマスクパターンと第１の電極層２３ａのマスクパターンを共通化することにより、製造コストを安価にす
ることができる。【００７５】
側面の面積も考慮すれば、第１の電極層１３ａの厚さを２０ｎｍとすると、第２の面積は０．０３２０μｍ２となる。第１の面積と第２の面積との比（第２の面積／第１の面積）は約６．４倍となる。よって、電流密度の上限が同じである電流制御素子であっても、より大きな電流を、プラグ部に配置される抵抗変化素子に印加できることが分かる。【００７６】
以上のように、実施の形態３に係る不揮発性記憶装置およびその製造方法においては、第２の実施形態と同様に、電流制御素子２３および３３の第１の面積を抵抗変化素子２５および３５の抵抗変化変化領域（第２の面積）より大きくすることができ、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができる。さらに、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。【００７７】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００７８】
本発明の不揮発性記憶装置は、電圧または電流の印加によって抵抗値が可逆的に変化する材料を使用したもので、電流制御素子の大きさを抵抗変化素子より大きくすることで、安定した動作と高密度な大容量の不揮発性記憶装置を実現することができ、パーソナルコンピュータや携帯電話等の不揮発性記憶装置を用いる種々の電子機器分野に有用である。
【図１】
2009063645.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成21年8月28日(2009.8.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、磁気抵抗効果型の記憶素子、例えばＴＭＲ素子を用いた不揮発性記憶装置や、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける抵抗変化型の記憶素子（抵抗変化素子）を用いた不揮発性記憶装置（以下、これをＲｅＲＡＭとよぶ）等が、通常の半導体プロセスとの整合性を取りやすく、かつ微細化が可能という点で注目されている。
【０００３】
この不揮発性記憶装置を実現する際に、高集積化を実現する構造の一つとしてクロスポイント型構造がある（例えば、特許文献１）。このクロスポイント構造の不揮発性記憶装置は、抵抗変化素子を有した記憶素子をアレイ状に複数配置し、複数の第１の配線とその第１の配線に直交して並行する複数の第２の配線の各交差領域のビアホール内に、上述した抵抗変化素子を配するものである。この際、アレイ状の複数の記憶素子の中から、選択的に所定の記憶素子をアクティブにするために、非線形の電流・電圧特性を有する素子（非線形素子または電流制御素子）を前記抵抗変化素子に直列に配置している。この特許文献１では非線形素子としてＭＩＭダイオードを用いることで双方向に電流制御を可能としている。
【０００４】
また、メモリ記憶素子（抵抗変化素子）と制御素子（電流制御素子）を上記特許文献１のような垂直方向ではなく水平方向に隣接させて配置し、メモリ記憶素子の断面積が制御素子の断面積よりも小さくなるように形成することにより、メモリ記憶素子が制御素子よりも低いエネルギーレベルで状態を変更できる構成も知られている（例えば、特許文献２）。このような構成により、経済的で、大容量のメモリ構造を実現しようとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６７５３５６１号明細書
【特許文献２】特開２００４−６７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示されているように、電流制御素子としてＭＩＭダイオードを用いた場合には、低電圧で動作させるためには一般的に、数ｎｍ程度の絶縁膜を用いる必要がある。そのため、抵抗変化素子の書き換えに必要な電流密度が大きい場合には絶縁破壊される（絶縁膜の絶縁性が失われ、電流制御素子としての機能が失われる）可能性がある。また、従来のビアホール内に抵抗変化素子と電流制御素子を直列に配置する構造において、今後さらに微細化が進むと、電流制御素子が抵抗変化素子に流すことができる電流はさらに小さくなり、抵抗変化素子を書き換えることが困難となる。
【０００７】
また、特許文献２に開示されているように、電流制御素子の断面積を抵抗変化素子よりも大きい構造とすることで、抵抗変化素子が電流制御素子よりも低いエネルギーレベルで状態を変更できることが示されているが、その構造は複雑であり、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスに親和性のある記憶素子の構造は示されていない。
【０００８】
したがって、これらの課題を解決するためには、現状および将来の微細化プロセスに親和性があり量産プロセスに適した構成を持ち、しかも、微細な抵抗変化素子に必要十分電流を安定に供給できる電流制御素子を適切に配置した不揮発性記憶素子が必要となる。
【０００９】
本発明は、上記の課題を解決するもので、微細化されたクロスポイント型構造において、量産プロセスに親和性があり、かつ抵抗変化素子に必要十分に大きな書き換え電流を供給する電流制御素子を最適に接続した不揮発性記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、前記基板及び前記第１の配線上に形成された層間絶縁層と、前記第１の配線上の前記第１の層間絶縁層を貫通するビアホールと、前記ビアホールの上部開口より下側に形成され、前記第１の配線に電気的に接続される抵抗変化層と、前記抵抗変化層と電気的に接続されかつ前記ビアホールの上部開口の全面を覆いかつ該開口の全周にわたってはみ出すように形成された第１の電極層と、前記第１の電極層の上面および側面を被覆し前記層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、を備え、前記第２の配線はそれぞれ、前記第１の電極層の上面および側面を被覆するように形成された電流制御層と、前記電流制御層の上面および前記電流制御層の側面のうち前記第１の電極層の側面を被覆する側面を被覆するように形成された第２の電極層と、を備えることを特徴とする。
【００１１】
かかる構成では、第１の電極層と第２の電極層とで電流制御層が挟持されて電流制御素子が構成される。電流制御素子の実効面積は、第１の電極層と電流制御層とが接触する部分の面積（第１の電極層の上面の面積と、第１の電極層の側面のうち電流制御層により覆われた部分の面積の合計）となる。電流制御素子の実効面積は、ビアホールの上部開口の面積よりも大きくなる。電流制御素子における電流密度が等しければ、抵抗変化素子に流れる電流をより大きくすることが可能となる。したがって、抵抗変化素子にデータを書き込む（抵抗状態を変化させる）ために十分な電流を流すことが可能となる。
【００１２】
上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に形成されたストライプ状の第１の配線と、前記第１の配線上に形成された層間絶縁層と、前記第１の配線に立体交差するように形成されたストライプ状の第２の配線と、前記第１の配線と前記第２の配線の交差部に形成されたプラグと、電流制御層が第１の電極層と第２の電極層に挟まれ、かつ前記プラグ上に形成された電流制御素子とを備えた不揮発性記憶装置であって、前記プラグは抵抗変化素子を備え、前記第１の電極層は前記プラグを被覆するように配置され、前記第１の電極層上に、前記電流制御層、前記第２の電極層、配線層がこの順に積層され、前記ストライプ状の第２の配線は、前記電流制御層、前記第２の電極層、前記配線層を有した積層構造からなり、前記電流制御層は前記第１の電極層の上面および少なくとも一部の側面を被覆するように形成されていることを特徴とする。
【００１３】
また、本発明の不揮発性記憶装置は、基板と、前記基板上に形成されたストライプ状の第１の配線と、前記第１の配線上に形成された層間絶縁層と、前記第１の配線に立体交差するように形成されたストライプ状の第２の配線と、前記第１の配線と前記第２の配線の交差部に形成されたプラグと、電流制御層が第１の電極層と第２の電極層に挟まれ、かつ前記プラグ上に形成された電流制御素子とを備えた不揮発性記憶装置であって、前記プラグは抵抗変化素子を備え、前記第１の電極層は前記プラグを被覆するように配置され、前記第１の電極層上に、前記電流制御層、前記第２の電極層、配線層がこの順に積層され、前記ストライプ状の第２の配線は、前記電流制御層、前記第２の電極層、前記配線層を有した積層構造からなり、前記第１の電極層の幅は前記第２の配線の幅と同一であることを特徴とする。
【００１４】
これらのような構成にすることにより、電流制御素子の実効面積はプラグ面積よりも大きくなるので、プラグ部に形成される抵抗変化素子は従来の電流制御素子を用いても、より多くの電流を流すことが可能となり、抵抗変化素子を書き換えるのに必要十分な電流を流すことができる。
【００１５】
しかも、従来のＣＭＯＳプロセス等を用いる半導体プロセスで作製され、抵抗変化素子および電流制御素子の作製においてもそれぞれに固有な特殊な半導体プロセスを使わなくてすむ。したがって、微細化が進む半導体プロセスと親和性がよく作製することができる。
【００１６】
さらに、これらのような構成にすることにより、電流制御素子としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはショットキーダイオードである構成としても抵抗変化素子に必要十分な電流を印加することができるため、半導体プロセスと親和性がよい不揮発性記憶装置を作製することができる。
【００１７】
また、上部電極と第１の電極層が共通した共通電極である構成としてもよい。
【００１８】
この構成にすることにより、製造工程を簡略化することができ、コストを安価にすることができる。
【００１９】
また、本発明の不揮発性記憶装置の製造方法は、基板上にストライプ状の第１の配線を形成する工程と、前記基板および前記第１の配線上に層間絶縁層を形成する工程と、前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程とを備えた不揮発性記憶装置の製造方法であって、前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな面積を有する形状にエッチングする工程とを有し、前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層とを順次堆積する工程と、前記電流制御層と前記第２の電極層と前記配線層とを前記第１の電極層より大きな幅を有する前記第２の配線の形状にエッチングする工程とを有することを特徴とする。
【００２０】
このような方法とすることにより、特別な工程を付加することなく、少なくとも電流制御素子の実効面積をプラグ面積よりも大きくすることができ、従来の電流制御素子を用いてもより多くの電流を流すことが可能となり、抵抗変化素子を書き換えるのに必要十分な電流を流すことができる不揮発性記憶装置を容易に作製することができる。
【００２１】
また、本発明の不揮発性記憶装置の製造方法は、基板上にストライプ状の第１の配線を形成する工程と、前記基板および前記第１の配線上に層間絶縁層を形成する工程と、前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程とを備えた不揮発性記憶装置の製造方法であって、前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな幅を有し、前記第１の配線と同一方向に伸びるストライプ状の配線形状にエッチングする工程とを有し、前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層と順次堆積する工程と、前記第１の電極層と前記電流制御層と前記第２の電極層と前記配線層を前記ストライプ状の第２の配線の形状となるように一括してエッチングする工程とを有することを特徴とする。ここで、前記第１の電極層を形成する工程は、前記プラグ上および前記層間絶縁層の少なくとも一部の上に前記第１の電極層を堆積する工程と、前記第１の電極層を前記第１の配線と同一形状にエッチングする工程とを有するようにしてもよい。また、前記第１の配線と同一形状にエッチングする工程は、前記第１の配線のマスクパターンを用いて行なってもよい。
【００２２】
このような方法とすることにより、ＣＭＯＳプロセス等で用いられる配線工程と同等の微細化された半導体プロセスで作製することができ、微細化が進む半導体プロセスと親和性がよく、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いて、本発明の不揮発性記憶装置を作製することができる。
【００２３】
また、かかる方法では、第１の電極層と第２の電極層とで電流制御層が挟持されて電流制御素子が構成される。電流制御素子の実効面積は、第１の電極層と電流制御層とが接触する部分の面積（第１の電極層の上面の面積と、第１の電極層の側面のうち電流制御層により覆われた部分の面積の合計）となる。電流制御素子の実効面積は、プラグの上端面の面積よりも大きくなるので、電流制御素子における電流密度が等しければ、抵抗変化素子に流れる電流をより大きくすることが可能となる。したがって、抵抗変化素子にデータを書き込む（抵抗状態を変化させる）ために十分な電流を流すことが可能となる。
【００２４】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２５】
本発明の不揮発性記憶装置によれば、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができ、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができ、不揮発性記憶装置の大容量化を実現できるという大きな効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】図１（ａ）は本発明の第１の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図、図１（ｂ）は本発明の第１の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す平面図、図１（ｃ）は同図（ａ）（ｂ）において、Ａ−Ａ´に沿って切断した断面を矢印方向から見た断面図、図１（ｄ）は同図（ａ）（ｂ）において、Ｂ−Ｂ´に沿って切断した断面を矢印方向から見た断面図である。
【図２】図２（ａ−１）は本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図２（ａ−２）は同図（ａ−１）において、ＩＩ−ＩＩ´に沿って切断した断面を矢印方向から見た断面図、図２（ｂ−１）は本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図２（ｂ−２）は同図（ｂ−１）において、ＩＩ−ＩＩ´に沿って切断した断面を矢印方向から見た断面図、図２（ｃ−１）は本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図２（ｃ−２）は同図（ｃ−１）において、ＩＩ−ＩＩ´に沿って切断した断面を矢印方向から見た断面図、図２（ｄ−１）は本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図２（ｄ−２）は同図（ｄ−１）において、ＩＩ−ＩＩ´に沿って切断した断面を矢印方向から見た断面図である。
【図３】図３（ａ）は本発明の第２の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図、図３（ｂ）は本発明の第２の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す平面図、図３（ｃ）は同図（ａ）（ｂ）において、Ａ−Ａ´に沿って切断した断面を矢印方向から見た断面図、図３（ｄ）は同図（ａ）（ｂ）において、Ｂ−Ｂ´に沿って切断した断面を矢印方向から見た断面図である。
【図４】図４（ａ−１）は本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図４（ａ−２）は同図（ａ−１）において、ＩＩＩ−ＩＩＩ´に沿って切断した断面を矢印方向から見た断面図、図４（ａ−３）は同図（ａ−１）において、ＩＶ−ＩＶ´に沿って切断した断面を矢印方向から見た断面図、図４（ｂ−１）は本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図４（ｂ−２）は同図（ｂ−１）において、ＩＩＩ−ＩＩＩ´に沿って切断した断面を矢印方向から見た断面図、図４（ｂ−３）は同図（ｂ−１）において、ＩＶ−ＩＶ´に沿って切断した断面を矢印方向から見た断面図である。
【図５】図５（ａ）は本発明の第３の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図、図５（ｂ）は本発明の第３の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す平面図、図５（ｃ）は同図（ａ）（ｂ）において、Ａ−Ａ´に沿って切断した断面を矢印方向から見た断面図、図５（ｄ）は同図（ａ）（ｂ）において、Ｂ−Ｂ´に沿って切断した断面を矢印方向から見た断面図である。
【図６】図６（ａ−１）は本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図６（ａ−２）は同図（ａ−１）において、Ｖ−Ｖ´に沿って切断した断面を矢印方向から見た断面図、図６（ａ−３）は同図（ａ−１）において、ＶＩ−ＶＩ´に沿って切断した断面を矢印方向から見た断面図、図６（ｂ−１）は本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図、図６（ｂ−２）は同図（ｂ−１）において、Ｖ−Ｖ´に沿って切断した断面を矢印方向から見た断面図、図６（ｂ−３）は同図（ｂ−１）において、ＶＩ−ＶＩ´に沿って切断した断面を矢印方向から見た断面図である。
【図７】図７（ａ）は本発明の不揮発性記憶装置の抵抗変化素子および電流制御素子の一例を示す断面図、図７（ｂ）は本発明の不揮発性記憶装置の抵抗変化素子および電流制御素子の他の例を示す断面図、図７（ｃ）は本発明の不揮発性記憶装置の抵抗変化素子および電流制御素子の他の例を示す断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
【００２８】
なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。なお、本発明における抵抗変化素子とは、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける抵抗変化型の記憶素子であり、電流制御素子とは、素子に印加する電圧を増加させるにしたがい、素子に流れる電流が非線形に増加する素子である。
【００２９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性記憶装置１０の要部の構成を模式的に示す図で、（ａ）は斜視図、（ｂ）は平面図、（ｃ）はＡ−Ａ´に沿って切断した断面を矢印方向から見た断面図、（ｄ）はＢ−Ｂ´に沿って切断した断面を矢印方向から見た断面図を示す。
【００３０】
図１に示すように本発明の不揮発性記憶装置１０は、基板１７と、基板１７上に形成されたストライプ状の第１の配線１１と、第１の配線１１上に形成された層間絶縁層１６と、第１の配線１１に立体交差するように形成されたストライプ状の第２の配線１４と、第１の配線１１と第２の配線１４の交差部に形成されたビアホール１２と、少なくともビアホール１２に配置されたプラグ（プラグは第１の配線１１と第２の配線１４とを接続する部位であり、これが抵抗変化素子１５を備えている）と、電流制御層１３ｂが第１の電極層１３ａと第２の電極層１３ｃに挟まれたビアホール１２上に形成された電流制御素子１３とを備えている。第１の電極層１３ａはビアホール１２を被覆するように配置され、電流制御層１３ｂは第１の電極層１３ａを被覆するように配置され、第２の電極層１３ｃは電流制御層１３ｂの上に配置されている。また、第２の配線１４の配線層１４ａは第２の電極層１３ｃの上に配置され、第２の配線１４は電流制御層１３ｂと第２の電極層１３ｃと第２の配線の配線層１４ａからなる構成を有する。
【００３１】
より詳細には、本実施の形態の不揮発性記憶装置１０は、基板１７と、基板１７の上に基板１７の主面と平行な第１の平面をなし、かつそれぞれが第１の方向に延びるように互いに平行に形成された複数の第１の配線１１と、基板１７と複数の第１の配線１１との上に（これらを被覆するように）かつ上面が基板１７の主面と平行になるように形成された層間絶縁層１６と、層間絶縁層１６の上に第１の平面と平行な第２の平面をなし、かつそれぞれが層間絶縁層１６の厚み方向から見て第１の方向と交差する（図１の例では直交する）第２の方向に延びるように互いに平行に形成された複数の第２の配線１４とを備えている。第１の配線１１と第２の配線１４とは互いに立体交差し、立体交差点のそれぞれに対応してビアホール１２が設けられている。
【００３２】
第１の配線１１および第２の配線の配線層１４ａの材料は、例えば、Ａｌ、Ｃｕを用いることができる。第１の電極層１３ａと第２の電極層１３ｃとは、例えば、ＴａＮ、ＴｉＮ、Ｗを用いることができる。
【００３３】
抵抗変化素子１５は、例えばＴａなどの遷移金属酸化物からなる抵抗変化層であってもよい。この場合、第１の配線１１と第１の電極層１３ａとで該抵抗変化層が挟持されることで、抵抗変化素子が構成される。抵抗変化層は第１の配線１１および第１の電極層１３ａと電気的に接続される。抵抗変化素子１５の具体的な構成例については、図７を用いて後述する。抵抗変化素子１５は、電気的パルスの印加によって抵抗値が変化するＲｅＲＡＭ素子である。抵抗変化素子１５は、低抵抗状態と高抵抗状態の２つの状態を有し、低抵抗状態から高抵抗状態へと変化させるときの電気的パルス（高抵抗化パルス）の電圧の極性と、高抵抗状態から低抵抗状態へと変化させるときの電気的パルス（低抵抗化パルス）の電圧の極性とが、異なっていることが好ましい。すなわち、抵抗変化素子１５はいわゆるバイポーラ型の抵抗変化素子であることが好ましい。
【００３４】
第１の電極層１３ａは、層間絶縁層１６に設けられた円筒形状の空隙であるビアホール１２の上部開口の全面を覆い、さらに、厚み方向から見て該開口の全周にわたって外側にはみ出るように構成される。すなわち、第１の電極層１３ａの下面の面積は、ビアホール１２の上部開口の面積よりも大きい。また、第１の電極層１３ａは、対応するビアホール１２の１個１個に対応して、互いに分離され、所定の間隔をおいて並んだ島状の形状を有する。抵抗変化型素子１５（抵抗変化素子が備える抵抗変化層）は、ビアホール１２の内部（ビアホール１２の上部開口よりも下側かつビアホール１２の下部開口よりも上側）に形成される。かかる構成により、抵抗変化型素子１５の抵抗変化領域となる面積（抵抗変化層と電極とが接する面積：電極面積）は、ビアホール１２の開口部面積と同等もしくは小さくなる。
【００３５】
第１の電極層１３ａの大きさは、例えば、１６０μｍ×１６０μｍの正方形、厚さ：２０ｎｍである。ビアホール１２の上部開口は、例えば直径８０ｎｍである。第１の配線１１および第２の配線１４の幅は、例えば２００μｍとである。
【００３６】
電流制御層１３ｂは第１の電極層１３ａの上面（上面の全部）および側面（側面の全部）を完全に被覆する。電流制御層１３ｂの材料には、例えば、ＳｉＮｘを用いることができる。電流制御層１３ｂは、半導体でもよく、絶縁体でもよい。半導体の場合には、電流制御素子１３はＭＳＭダイオードとなる。絶縁体の場合には、電流制御素子１３はＭＩＭダイオードとなる。電流制御層１３ｂの厚さは、例えば１０ｎｍ程度である。
【００３７】
第２の電極層１３ｃは電流制御層の上面（上面の全部）および側面（側面の全部）を完全に被覆する。第２の電極層１３ｃの厚さは、例えば３０ｎｍ程度である。
【００３８】
電流制御素子１３は、第１の電極層１３ａのみが、電流制御素子の１個１個に対応して分離している。電流制御層１３ｂおよび第２の電極層１３ｃは、第２の配線１４の延びる方向に沿って、複数の電流制御素子につき連続するように形成される。しかし、電流制御層１３ｂおよび第２の電極層１３ｃのうち、島状に形成された第１の電極層１３ａに対応する部分（第１の電極層１３ａを被覆する部分）を取り出せば、それぞれを１個の電流制御素子と考えることができる。
【００３９】
第２の配線の配線層１４ａは必須ではなく、第２の電極層１３ｃを第２の配線の配線層として用いても良い。このように、上下に物理的に接触する電極乃至配線は、材料の価格や電気伝導性などに応じ、同一部材としてもよい（一つの金属層を、電極としても配線としても用いてもよい）し、別部材としてもよい。抵抗変化素子１５の電極と他の部材とを同一部材とする構成や別部材とする構成については、図７を用いて後述する。
【００４０】
図１に示す不揮発性記憶装置１０においては、第１の配線１１および第２の配線１４の一方がワード線で、他方がビット線として動作する。
【００４１】
次に、本実施の形態に係る不揮発性記憶装置１０の具体的な構成およびその製造方法について、図２を参照してより具体的に説明する。図２は、本実施の形態の不揮発性記憶装置１０の製造方法を説明するための主要工程の平面図と断面図である。なお、図２（ａ−１）、（ｂ−１）、（ｃ−１）、（ｄ−１）は不揮発性記憶装置１０の要部の平面図を示し、図２（ａ−２）、（ｂ−２）、（ｃ−２）、（ｄ−２）は第１の配線１１に沿ってＩＩ−ＩＩ´に沿って切断した断面を矢印の方向から見た断面図を示す。また、実際の不揮発性記憶装置１０では、多数の第１の配線１１と第２の配線１４とが形成され、この第１の電極配線１１と第２の配線１４とが交差する交差領域に形成されるビアホール１２も多数設けられるが、図２においては第１の配線１１と第２の配線１４とをそれぞれ２本形成する構成で説明する。さらに、これらの形状については、図示しやすいように一部を拡大して示している。
【００４２】
まず、図２（ａ−１）、（ａ−２）に示すように、少なくとも表面に絶縁層を有する基板１７の表面に第１の配線１１を形成する（なお、形成とは、所定のパターン形状にエッチングした状態をいうが、以下では堆積した状態を含めて形成として説明する場合もある。）。第１の配線１１の形成後、層間絶縁層１６を第１の配線１１が形成された基板１７の上面に形成し、その後、図２（ｂ−１）、（ｂ−２）に示すように第１の配線１１と第２の配線１４が交差する交差領域にビアホール１２を形成する。このビアホール形成は、例えば、ビアホール１２を形成する部分以外の層間絶縁膜１６の上面をマスク形成した後、エッチングすることで容易に実現できる。次に、層間絶縁層１６および上記ビアホール形成にて露出された第１の配線１１の上に抵抗変化層を堆積し、ビアホール１２内に抵抗変化素子１５を形成する。
【００４３】
次に、上記抵抗変化素子１５（プラグ）を形成後、第１の電極層１３ａをビアホール１２および層間絶縁層１６上に堆積させ、図２（ｃ−１）、（ｃ−２）に示すように、第１の電極層１３ａをビアホール１２を被覆するようにビアホール１２より大きなパターン形状に形成する。この第１の電極層１３ａのパターン形成は、例えば、マスクを用いたパターニングにより容易に実現できる。第１の電極層１３ａを図２（ｃ−２）のように形成した後、電流制御層１３ｂ、第２の電極層１３ｃ、第２の配線の配線層１４ａを順次堆積し、図２（ｄ−１）、（ｄ−２）に示すように、電流制御層１３ｂ、第２の電極層１３ｃ、第２の配線の配線層１４ａを所定のパターンにエッチングすることで、第２の配線１４を形成する。
【００４４】
このとき、電流制御層１３ｂは第１の電極層１３ａの上面（上面の全部）および側面（側面の全部）を完全に被覆するように形成される。第２の電極層１３ｃは電流制御層の上面（上面の全部）および電流制御層１３ｂの側面のうち第１の電極層１３ａの側面を被覆する側面を完全に被覆するように形成される。
【００４５】
以上のようなプロセスにて本実施形態の不揮発性記憶装置を作製することができるが、本実施形態の不揮発籍記憶装置を構成する抵抗変化素子と電流制御素子の形状の具体例を図７に示す。
【００４６】
図７（ａ）、（ｂ）、（ｃ）は抵抗変化素子３５と電流制御素子３３の具体的な構成の断面図である。
【００４７】
図７（ａ）は、ビアホール３２内に、抵抗変化素子３５を構成する下部電極３５ａと抵抗変化層３５ｂと上部電極３５ｃが形成された構成である。この構成においては、抵抗変化領域となる面積（以下、第１の面積と略す）は抵抗変化層３５ｂが下部電極３５ａと接触する平面積、または抵抗変化層３５ｂが上部電極３５ｃと接触する平面積である。ここで、例えば、ビアホール３２の直径１０１を８０ｎｍ、正方形の形状を有する第１の電極層３３ａの１辺の長さ１０２を１６０ｎｍとすると、第１の電極層３３ａが電流制御層３３ｂと接触する面積（以下、第２の面積と略するが、ここでは両者が接する上面界面のみ）は０．０２５６μｍ２となり、上記第１の面積は０．００５０μｍ２となる。したがって、第１と第２の面積の面積比は約５．１倍となるので、例えば、抵抗変化素子３５の書き込み電
流密度が３ｍＡ／μｍ２必要な場合には、１ｍＡ／μｍ２で電流破壊されてしまうようなＭＩＭダイオードを電流制御素子３３として使用しても、抵抗変化素子３５の書き込み電流を必要十分に印加することが可能となる。電流制御素子としては、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはショットキーダイオードとしても、抵抗変化素子に必要十分な電流を印加することができる。
【００４８】
下部電極３５ａおよび上部電極３５ｃの材料としては、例えば、Ｐｔ、ＴａＮ、Ｉｒを用いることができる。
【００４９】
さらに側面の面積も考慮すれば、第１の電極層３３ａの厚さを２０ｎｍとすると、第２の面積は０．０３８４μｍ２となる。第１の面積と第２の面積との比（第２の面積／第１の面積）は約７．６倍となる。よって、電流密度の上限が同じである電流制御素子であっても、より大きな電流を、プラグ部に配置される抵抗変化素子に印加できることが分かる。
【００５０】
なお、電流制御素子において電流破壊が生じない（整流素子としての機能が失われない）電流密度の上限は、電極や絶縁体／半導体などの材料および絶縁体層／半導体層の厚みなどの構造などにより定まる。
【００５１】
以上の説明から明らかなように、本実施形態の不揮発性記憶装置は、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができ、かつ１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。
【００５２】
なお、抵抗変化素子は、図７（ａ）の構成のその他として、図７（ｂ）に示すような、抵抗変化素子３５の下部電極３５ａを第１の配線３１と兼用してもかまわない。この場合であっても、上述した図７（ａ）で説明した効果と同様の効果を得ることができる。
【００５３】
上述の説明では、層間絶縁層を堆積した後にビアホールを形成し、その内部に抵抗変化層（乃至抵抗変化層を有するプラグ）を形成した。しかし、抵抗変化層を電極層の上に堆積し、これをエッチングして抵抗変化素子を分離し、その後で層間絶縁層を堆積してもよい。最終的に、層間絶縁層の隙間に抵抗変化素子の抵抗変化層が形成されていればよい。すなわち、ビアホールとは、層間絶縁層に存在する筒状の欠落部をいい、そこに充填される抵抗変化素子ないし抵抗変化層と層間絶縁層との形成順序は問わない。このとき、抵抗変化層を該隙間の上下開口部からはみ出さないように形成することで、抵抗変化領域の面積を該隙間の開口部の面積以下にすることが可能となる。
【００５４】
また、図７（ｃ）に示すような、抵抗変化素子３５の下部電極３５ａと第１の配線３１とを兼用し、上部電極３５ｃを第１の電極層３３ａと兼用しても、上述した図７（ａ）と同様の効果を得ることができる。さらに、図７（ｃ）の構成は、下部電極３５ａと第２の配線（電極）、および上部電極３５ｃと第１の電極層３３ａとを共通電極としたため、製造工程を簡略化することができ、製造コストを安価にすることができる。
【００５５】
以上のように、本実施形態の不揮発性記憶装置および製造方法によれば、電流制御素子１３および３３を構成する第１の電極層１３ａ、３３ａと電流制御層１３ｂ、３３ｂとの接触面積を、抵抗変化素子１５および３５の抵抗変化領域となる面積（抵抗変化層３５ｂが下部電極３５ａと接触する平面積、または抵抗変化層３５ｂが上部電極３５ｃと接触する平面積）より大きくすることができるため、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができる。さらに、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。
【００５６】
（第２の実施の形態）
図３は本発明の第２の実施の形態に係る不揮発性記憶装置２０の要部の構成を模式的に示す図で、（ａ）は斜視図、（ｂ）は平面図、（ｃ）はＡ−Ａ´に沿って切断した断面を矢印方向から見た断面図、（ｄ）はＢ−Ｂ´に沿って切断した断面を矢印方向から見た断面図を示す。
【００５７】
図３に示すように本発明の不揮発性記憶装置２０は、基板２７と、基板２７上に形成されたストライプ状の第１の配線２１と、第１の配線２１上に形成された層間絶縁層２６と、第１の配線２１に立体交差するように形成されたストライプ状の第２の配線２４と、第１の配線２１と第２の配線２４の交差部に形成されたビアホール２２と、少なくともビアホール２２に配置された抵抗変化素子２５の抵抗変化領域と、電流制御層２３ｂが第１の電極層２３ａと第２の電極層２３ｃに挟まれたビアホール２２上に形成された電流制御素子２３とを備えている。第１の電極層２３ａはビアホール２２を被覆するように配置され、電流制御層２３ｂは第１の電極層２３ａの上に配置され、第２の電極層２３ｃは電流制御層２３ｂの上に配置されている。また、第２の配線２４の配線層２４ａは第２の電極層２３ｃの上に配置され、第２の配線２４は電流制御層２３ｂと第２の電極層２３ｃと第２の配線の配線層２４ａからなり、第１の電極層２３ａの幅が第２の配線２４の幅と同一である構成を有する。
【００５８】
第１の電極層２３ａの大きさは、例えば、１４０μｍ×１６０μｍの矩形、厚さ：２０ｎｍである。第１の配線２１および第２の配線２４の幅は、例えば１６０μｍである。他の部材の大きさは、第１実施形態と同様とすることができる。
【００５９】
図３（ｃ）、図３（ｄ）に示すように、電流制御層２３ｂは、第１の電極層２３ａの上面と、第１の電極層２３ａの側面（第２の配線２４が延びる方向を前後方向とするときの前後の側面）とを被覆する。第２の電極層２３ｃは、電流制御層２３ｂの上面と、電流制御層２３ｂの側面のうち第１の電極層２３ａの側面を被覆する部分（第２の配線２４が延びる方向を前後方向とするときの前後の側面）とを被覆する。すなわち、第１の電極層２３ａの側面の上には、その一部（第２の配線２４が延びる方向を前後方向とするときの前後の側面）のみにおいて、電流制御層２３ｂおよび第２の電極層２３ｃがこの順に積層される。第１の電極層２３ａと電流制御層２３ｂと第２の電極層２３ｃとは、第２の配線２４が延びる方向を前後方向とするときの左右の端面が厚み方向から見て互いに一致する。
【００６０】
また、図３に示す不揮発性記憶装置２０においては、第１の配線２１および第２の配線２４の一方がワード線で、他方がビット線として動作する。
【００６１】
次に、本実施の形態に係る不揮発性記憶装置２０の具体的な構成およびその製造方法について、図４を参照してより具体的に説明する。本実施の形態では、ビアホール２２を形成し、ビアホール２２に抵抗変化素子２５を形成するまでは、第１の実施の形態と基本的には同じであるので、以下では異なる点を主体に説明する。
【００６２】
図４は、本実施の形態の不揮発性記憶装置２０の製造方法を説明するための主要工程の平面図と断面図である。なお、図４（ａ−１）、（ｂ−１）は不揮発性記憶装置２０の要部の平面図を示し、図４（ａ−２）、（ｂ−２）は第１の配線２１に沿ってＩＩＩ−ＩＩＩ´に沿って切断した断面を矢印の方向から見た断面図を示し、図４（ａ−３）、（ｂ−３）は第２の配線２４に沿ってＩＶ−ＩＶ´に沿って切断した断面を矢印の方向から見た断面図を示す。また、実際の不揮発性記憶装置２０では、多数の第１の配線２１と第２の配線２４とが形成され、この第１の電極配線２１と第２の配線２４とが交差する交差領域に形成されるビアホール２２も多数設けられるが、図４においては第１の配線２１と第２の配線２４とをそれぞれ２本形成する構成で説明する。さらに、これらの形状については、図示しやすいように一部を拡大して示している。
【００６３】
ビアホール２２に抵抗変化素子２５を形成するまでは、第１の実施の形態と同じであり、抵抗変化素子２５を形成した後、図４（ａ−１）、（ａ−２）、（ａ−３）に示すように、第１の電極層２３ａをビアホール２２上および層間絶縁層２６の全面上に堆積し、ビアホールより大きな幅でかつ第１の配線２１の幅よりも小さい幅を有し第１の配線２１と同一方向に伸びるストライプ状の配線形状パターンにエッチングした第１の電極層２３ａを形成する。第１の電極層２３ａを形成した後、電流制御層２３ｂ、第２の電極層２３ｃ、第２の配線の配線層２４ａを、第１の電極層２３ａおよび層間絶縁層２６の上面に順次堆積し、図４（ｂ−１）、（ｂ−２）、（ｂ−３）に示すように、第１の電極層２３ａのエッチングされなかった部分および、電流制御層２３ｂ、第２の電極層２３ｃ、第２の配線の配線層２４ａを所定のパターンに一括にエッチングし、第２の配線２４を形成する。
【００６４】
順次の堆積と一括エッチングにより、電流制御層２３ｂは、第１の電極層２３ａの上面と、第１の電極層２３ａの側面（第２の配線２４が延びる方向を前後方向とするときの前後の側面）とを被覆するように形成される。第２の電極層２３ｃは、電流制御層２３ｂの上面と、電流制御層２３ｂの側面のうち第１の電極層２３ａの側面を被覆する部分（第２の配線２４が延びる方向を前後方向とするときの前後の側面）とを被覆するように形成される。すなわち、第１の電極層２３ａの側面の上には、その一部（第２の配線２４が延びる方向を前後方向とするときの前後の側面）のみにおいて、電流制御層２３ｂおよび第２の電極層２３ｃがこの順に積層される。第１の電極層２３ａと電流制御層２３ｂと第２の電極層２３ｃとは、第２の配線２４が延びる方向を前後方向とするときの左右の端面が厚み方向から見て互いに一致する。
【００６５】
作製された不揮発性記憶装置の抵抗変化素子と電流制御素子の形状は基本的には第１の実施の形態を同じであるが、例えば、第１の電極層２３ａを形成する際に１４０ｎｍの幅を有する、第１の配線２１と同一方向に伸びるストライプ状の配線形状パターンを用いて形成し、第２の配線２４ａを１６０ｎｍの幅を有する配線パターンを用いて形成する。このとき、図７（ａ）、（ｂ）、（ｃ）に示される第１の電極層３３ａは、図４（ｂ−１）におけるＩＩＩ−ＩＩＩ´に沿って切断した断面を矢印の方向から見ると幅が１６０ｎｍであり、図４（ｂ−１）におけるＩＶ−ＩＶ´に沿って切断した断面を矢印の方向から見ると幅が１４０ｎｍとなる。したがって、第１の電極層３３ａが電流制御層３３ｂと接触する面積（以下、第２の面積）は０．０２２４μｍ２となる。ビアホール３２の直径１０１は８０ｎｍであるので、抵抗変化領域となる面積（以下、第１の面積と略す）は抵抗変化層３５ｂが下部電極３５ａと接触する平面積、または抵抗変化層３５ｂが上部電極３５ｃと接触する平面積となるので、０．００５０μｍ２となる。したがって、第１と第２の面積の面積比は約４．４倍となるので、例えば、抵抗変化素子３５の書き込み電流密度が３ｍＡ／μｍ２必要な場合には、１ｍＡ／μｍ２で電流破壊されてしまうようなＭＩＭダイオードを電流制御素子３３として使用しても、抵抗変化素子３５の書き込み電流を必要十分に印加することが可能となる。
【００６６】
さらに側面の面積も考慮すれば、第１の電極層３３ａの厚さ１０３を２０ｎｍとすると、第２の面積は０．０２８８μｍ２となる。第１の面積と第２の面積との比（第２の面積／第１の面積）は約５．７倍となる。よって、電流密度の上限が同じである電流制御素子であっても、より大きな電流を、プラグ部に配置される抵抗変化素子に印加できることが分かる。
【００６７】
以上の説明から明らかなように、本実施形態の不揮発性記憶装置は、最初に第１の電極層を形成するパターンはドット状のパターンではなくライン状のパターンになるが、一般的にライン状のパターンの方が微細化しやすい（微細化エッチングが容易）ため、第１の実施形態の構成に比べて、更なる微細化に適している。したがって、本実施形態の構成によれば、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができ、かつ、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。
【００６８】
また、図７（ｃ）に示すような抵抗変化素子３５の下部電極３５ａを第１の配線３１と共用し、上部電極３５ｃを第１の電極層３３ａと共通電極としても、上述した第１の面積および第２の面積は各々の上述した面積と同じであるため、上記と同様の効果を得ることができる。さらに、電極を共通電極としたため、製造工程が簡略化することができ、製造コストを安価にすることができる。
【００６９】
以上のように、実施の形態２に係る不揮発性記憶装置およびその製造方法においては、電流制御素子２３および３３の第１の面積を抵抗変化素子２５および３５の抵抗変化領域（第２の面積）より大きくすることができ、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができる。さらに、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。
【００７０】
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る不揮発性記憶装置３０の要部の構成を模式的に示す図で、（ａ）は斜視図、（ｂ）は平面図、（ｃ）はＡ−Ａ´に沿って切断した断面を矢印方向から見た断面図、（ｄ）はＢ−Ｂ´に沿って切断した断面を矢印方向から見た断面図を示す。
【００７１】
図５（ｄ）に示すように、本実施形態の不揮発性記憶装置３０は、第１の電極層２３ａが第１の配線層と同一の幅を有している。不揮発性記憶装置３０のその他の構成については、第２の実施形態に係る不揮発性記憶装置２０の場合と同様であるので、同一符号を付して説明を省略する。
【００７２】
第１の電極層２３ａの大きさは、例えば、１６０μｍ×１６０μｍの矩形、厚さ：２０ｎｍである。第１の配線２１および第２の配線２４の幅は、例えば１６０μｍである。他の部材の大きさは、第１実施形態と同様とすることができる。
【００７３】
上述したような形状を有する不揮発性記憶装置３０の製造方法は、次の点を除いて、上述した不揮発性記憶装置２０の製造方法と同様である。
【００７４】
図６は、本実施の形態の不揮発性記憶装置３０の製造方法を説明するための主要工程の平面図と断面図である。なお、図６（ａ−１）、（ｂ−１）は不揮発性記憶装置３０の要部の平面図を示し、図６（ａ−２）、（ｂ−２）は第１の配線２１に沿ってＶ−Ｖ´に沿って切断した断面を矢印の方向から見た断面図を示し、図６（ａ−３）、（ｂ−３）は第２の配線２４に沿ってＶＩ−ＶＩ´に沿って切断した断面を矢印の方向から見た断面図を示す。第２の実施形態に係る不揮発性記憶装置２０の製造方法と異なる点は、図６（ａ−１）、（ａ−２）、（ａ−３）に示す工程において、第１の電極層２３ａをビアホール２２上および層間絶縁層２６の上に堆積した後、第１の配線２１のマスクパターンを用いて、第１の配線２１と同一形状の配線形状パターンにエッチングして形成することである。この場合、第１の配線２１の配線幅が１６０ｎｍで、第２の配線２４の配線幅が１６０ｎｍであるとき、第１の電極層２３ａが電流制御層２３ｂと接触する面積（以下、第２の面積）は０．０２５６μｍ２となる。また、図７において、ビアホール３２の直径１０１は８０ｎｍであるので、抵抗変化領域となる面積（第１の面積）は、抵抗変化層３５ｂが下部電極３５ａと接触する平面積、または抵抗変化層３５ｂが上部電極３５ｃと接触する平面積となり、この第１の面積は０．００５０μｍ２となる。したがって、本実施形態の構成においても、第１、第２の実施形態で述べた構成と同様、例えば、抵抗変化素子３５の書き込み電流密度が３ｍＡ／μｍ２必要な場合には、１ｍＡ／μｍ２で電流破壊されてしまうようなＭＩＭダイオードを電流制御素子３３として使用しても、抵抗変化素子３５の書き込み電流を必要十分に印加することが可能となる。さらに、第１の配線２１のマスクパターンと第１の電極層２３ａのマスクパターンを共通化することにより、製造コストを安価にす
ることができる。
【００７５】
側面の面積も考慮すれば、第１の電極層１３ａの厚さを２０ｎｍとすると、第２の面積は０．０３２０μｍ２となる。第１の面積と第２の面積との比（第２の面積／第１の面積）は約６．４倍となる。よって、電流密度の上限が同じである電流制御素子であっても、より大きな電流を、プラグ部に配置される抵抗変化素子に印加できることが分かる。
【００７６】
以上のように、実施の形態３に係る不揮発性記憶装置およびその製造方法においては、第２の実施形態と同様に、電流制御素子２３および３３の第１の面積を抵抗変化素子２５および３５の抵抗変化変化領域（第２の面積）より大きくすることができ、微細化しても抵抗変化素子の書き込みに必要な十分な電流を得ることができる。さらに、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いることができる。
【００７７】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００７８】
本発明の不揮発性記憶装置は、電圧または電流の印加によって抵抗値が可逆的に変化する材料を使用したもので、電流制御素子の大きさを抵抗変化素子より大きくすることで、安定した動作と高密度な大容量の不揮発性記憶装置を実現することができ、パーソナルコンピュータや携帯電話等の不揮発性記憶装置を用いる種々の電子機器分野に有用である。
【符号の説明】
【００７９】
１０，２０，３０    不揮発性記憶装置
１１，２１，３１    第１の配線
１２，２２，３２    ビアホール
１３，２３，３３    電流制御素子
１３ａ，２３ａ，３３ａ    第１の電極層
１３ｂ，２３ｂ，３３ｂ    電流制御層
１３ｃ，２３ｃ，３３ｃ    第２の電極層
１４，２４    第２の配線
１４ａ，２４ａ，３４ａ    第２の配線の配線層
１５，２５，３５    抵抗変化素子（プラグ）
１６，２６，３６    層間絶縁層
１７，２７    基板
３５ａ    下部電極
３５ｂ    抵抗変化層
３５ｃ    上部電極
１０１    ビアホールの直径
１０２    第１の電極層の１辺の長さ
１０３    第１の電極層の厚さ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、
前記基板及び前記第１の配線上に形成された層間絶縁層と、
前記第１の配線上の前記第１の層間絶縁層を貫通するビアホールと、
前記ビアホールの上部開口より下側に形成され、前記第１の配線に電気的に接続される抵抗変化層と、
前記抵抗変化層と電気的に接続されかつ前記ビアホールの上部開口の全面を覆いかつ該開口の全周にわたってはみ出すように形成された第１の電極層と、
前記第１の電極層の上面および側面を被覆し前記層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、を備え、
前記第２の配線はそれぞれ、
前記第１の電極層の上面および側面を被覆するように形成された電流制御層と、
前記電流制御層の上面および前記電流制御層の側面のうち前記第１の電極層の側面を被覆する側面を被覆するように形成された第２の電極層と、
を備えることを特徴とする不揮発性記憶装置。
【請求項２】
基板と、
前記基板上に形成されたストライプ状の第１の配線と、
前記第１の配線上に形成された層間絶縁層と、
前記第１の配線に立体交差するように形成されたストライプ状の第２の配線と、
前記第１の配線と前記第２の配線の交差部に形成されたプラグと、
電流制御層が第１の電極層と第２の電極層に挟まれ、かつ前記プラグ上に形成された電流制御素子と
を備えた不揮発性記憶装置であって、
前記プラグは抵抗変化素子を備え、
前記第１の電極層は前記プラグを被覆するように配置され、
前記第１の電極層上に、前記電流制御層、前記第２の電極層、配線層がこの順に積層され、
前記ストライプ状の第２の配線は、前記電流制御層、前記第２の電極層、前記配線層を有した積層構造からなり、
前記電流制御層は前記第１の電極層の上面および少なくとも一部の側面を被覆するように形成されている
ことを特徴とする不揮発性記憶装置。
【請求項３】
基板と、
前記基板上に形成されたストライプ状の第１の配線と、
前記第１の配線上に形成された層間絶縁層と、
前記第１の配線に立体交差するように形成されたストライプ状の第２の配線と、
前記第１の配線と前記第２の配線の交差部に形成されたプラグと、
電流制御層が第１の電極層と第２の電極層に挟まれ、かつ前記プラグ上に形成された電流制御素子と
を備えた不揮発性記憶装置であって、
前記プラグは抵抗変化素子を備え、
前記第１の電極層は前記プラグを被覆するように配置され、
前記第１の電極層上に、前記電流制御層、前記第２の電極層、配線層がこの順に積層され、
前記ストライプ状の第２の配線は、前記電流制御層、前記第２の電極層、前記配線層を有した積層構造からなり、
前記第１の電極層の幅は前記第２の配線の幅と同一であることを特徴とする不揮発性記憶装置。
【請求項４】
前記抵抗変化素子は下部電極と上部電極とに挟まれた抵抗変化層からなり、
前記第１の電極層が前記電流制御層と接触する面積は、前記抵抗変化層が前記下部電極と接触する面積、または前記抵抗変化層が上部電極と接触する面積より大きいことを特徴とする請求項２または請求項３に記載の不揮発性記憶装置。
【請求項５】
前記上部電極と前記第１の電極層が共通電極であることを特徴とする請求項２または請求項３に記載の不揮発性記憶装置。
【請求項６】
基板上にストライプ状の第１の配線を形成する工程と、
前記基板および前記第１の配線上に層間絶縁層を形成する工程と、
前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、
前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、
前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程と
を備えた不揮発性記憶装置の製造方法であって、
前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな面積を有する形状にエッチングする工程とを有し、
前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層とを順次堆積する工程と、前記電流制御層と前記第２の電極層と前記配線層とを前記第１の電極層より大きな幅を有する前記第２の配線の形状にエッチングする工程とを有する
ことを特徴とする不揮発性記憶装置の製造方法。
【請求項７】
基板上にストライプ状の第１の配線を形成する工程と、
前記基板および前記第１の配線上に層間絶縁層を形成する工程と、
前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、
前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、
前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程と
を備えた不揮発性記憶装置の製造方法であって、
前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな幅を有し、前記第１の配線と同一方向に伸びるストライプ状の配線形状にエッチングする工程とを有し、
前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層と順次堆積する工程と、前記第１の電極層と前記電流制御層と前記第２の電極層と前記配線層を前記ストライプ状の第２の配線の形状となるように一括してエッチングする工程とを有する
ことを特徴とする不揮発性記憶装置の製造方法。
【請求項８】
前記第１の電極層を形成する工程は、前記プラグ上および前記層間絶縁層の少なくとも一部の上に前記第１の電極層を堆積する工程と、前記第１の電極層を前記第１の配線と同一形状にエッチングする工程とを有することを特徴とする請求項７に記載の不揮発性記憶素子の製造方法。
【請求項９】
前記第１の配線と同一形状にエッチングする工程は、前記第１の配線のマスクパターンを用いて行うことを特徴とする請求項８に記載の不揮発性記憶素子の製造方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009063645.tif 000010
【図２】
2009063645.tif 000011
【図３】
2009063645.tif 000012
【図４】
2009063645.tif 000013
【図５】
2009063645.tif 000014
【図６】
2009063645.tif 000015
【図７】
2009063645.tif 000016
【手続補正書】
【提出日】平成21年8月31日(2009.8.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、前記基板及び前記第１の配線上に形成された層間絶縁層と、前記第１の配線上の前記第１の層間絶縁層を貫通するビアホールと、前記ビアホールの上部開口より下側に形成され、前記第１の配線に電気的に接続される抵抗変化層と、前記抵抗変化層と電気的に接続されかつ前記ビアホールの上部開口の全面を覆いかつ該開口の全周にわたってはみ出すように形成された第１の電極層と、前記第１の電極層の上面および側面を被覆し前記層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、を備え、前記第２の配線はそれぞれ、前記第１の電極層の上面および側面を被覆するように形成された電流制御層と、前記電流制御層の上面および前記電流制御層の側面のうち前記第１の電極層の側面を被覆する前記電流制御層の側面を被覆するように形成された第２の電極層と、を備えることを特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、
前記基板及び前記第１の配線上に形成された層間絶縁層と、
前記第１の配線上の前記第１の層間絶縁層を貫通するビアホールと、
前記ビアホールの上部開口より下側に形成され、前記第１の配線に電気的に接続される抵抗変化層と、
前記抵抗変化層と電気的に接続されかつ前記ビアホールの上部開口の全面を覆いかつ該開口の全周にわたってはみ出すように形成された第１の電極層と、
前記第１の電極層の上面および側面を被覆し前記層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、を備え、
前記第２の配線はそれぞれ、
前記第１の電極層の上面および側面を被覆するように形成された電流制御層と、
前記電流制御層の上面および前記電流制御層の側面のうち前記第１の電極層の側面を被覆する前記電流制御層の側面を被覆するように形成された第２の電極層と、
を備えることを特徴とする不揮発性記憶装置。
【請求項２】
基板と、
前記基板上に形成されたストライプ状の第１の配線と、
前記第１の配線上に形成された層間絶縁層と、
前記第１の配線に立体交差するように形成されたストライプ状の第２の配線と、
前記第１の配線と前記第２の配線の交差部に形成されたプラグと、
電流制御層が第１の電極層と第２の電極層に挟まれ、かつ前記プラグ上に形成された電流制御素子と
を備えた不揮発性記憶装置であって、
前記プラグは抵抗変化素子を備え、
前記第１の電極層は前記プラグを被覆するように配置され、
前記第１の電極層上に、前記電流制御層、前記第２の電極層、配線層がこの順に積層され、
前記ストライプ状の第２の配線は、前記電流制御層、前記第２の電極層、前記配線層を有した積層構造からなり、
前記電流制御層は前記第１の電極層の上面および少なくとも一部の側面を被覆するように形成されている
ことを特徴とする不揮発性記憶装置。
【請求項３】
基板上にストライプ状の第１の配線を形成する工程と、
前記基板および前記第１の配線上に層間絶縁層を形成する工程と、
前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、
前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、
前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程と
を備えた不揮発性記憶装置の製造方法であって、
前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな面積を有する形状にエッチングする工程とを有し、
前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層とを順次堆積する工程と、前記電流制御層と前記第２の電極層と前記配線層とを前記第１の電極層より大きな幅を有する前記第２の配線の形状にエッチングする工程とを有する
ことを特徴とする不揮発性記憶装置の製造方法。
【請求項４】
基板上にストライプ状の第１の配線を形成する工程と、
前記基板および前記第１の配線上に層間絶縁層を形成する工程と、
前記第１の配線と立体交差するストライプ状の第２の配線を形成する工程と、
前記第１の配線と前記第２の配線の交差部に抵抗変化素子を備えたプラグを形成する工程と、
前記プラグ上に、電流制御層が第１の電極層と第２の電極層に挟まれた電流制御素子を形成する工程と
を備えた不揮発性記憶装置の製造方法であって、
前記第１の電極層を形成する工程は、前記プラグ上に前記第１の電極層を堆積する工程と、前記プラグを被覆しかつ前記プラグの表面より大きな幅を有し、前記第１の配線と同一方向に伸びるストライプ状の配線形状にエッチングする工程とを有し、
前記第２の配線を形成する工程は、前記第１の電極層上に前記電流制御層と前記第２の電極層と配線層と順次堆積する工程と、前記第１の電極層と前記電流制御層と前記第２の電極層と前記配線層を前記ストライプ状の第２の配線の形状となるように一括してエッチングする工程とを有する
ことを特徴とする不揮発性記憶装置の製造方法。
【請求項５】
前記第１の電極層を形成する工程は、前記プラグ上および前記層間絶縁層の少なくとも一部の上に前記第１の電極層を堆積する工程と、前記第１の電極層を前記第１の配線と同一形状にエッチングする工程とを有することを特徴とする請求項４に記載の不揮発性記憶素子の製造方法。
【請求項６】
前記第１の配線と同一形状にエッチングする工程は、前記第１の配線のマスクパターンを用いて行うことを特徴とする請求項５に記載の不揮発性記憶素子の製造方法。
【国際調査報告】
2009063645.tif 000017
2009063645.tif 000018
2009063645.tif 000019
2009063645.tif 000020