(57)【要約】  半導体装置は、半導体チップと、該半導体チップがフェースダウンで収容される凹部を有するプリント配線基板とを備える。プリント配線基板は、接続端子が形成される半導体チップの回路面の下方に複数の配線層を備える。複数の配線層は、半導体チップの回路面側から見て順次に配設される、信号配線が形成される第１の配線層と、グランドプレーンが形成される第２の配線層と、電源配線と電源用及びグランド用ＢＧＡパッドとが形成される第３の配線層とを含む。
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【特許請求の範囲】
【請求項１】
半導体チップと、該半導体チップがフェースダウンで収容される凹部を有するプリント配線基板とを備える半導体装置であって、
前記プリント配線基板が、接続端子が形成される半導体チップの回路面の下方に複数の配線層を備え、該複数の配線層が、前記回路面側から見て順次に配設される、信号配線が形成される第１の配線層と、グランドプレーンが形成される第２の配線層と、電源配線と電源用及びグランド用ＢＧＡパッドとが形成される第３の配線層とを含むことを特徴とする半導体装置。
【請求項２】
前記半導体チップの回路面には、マトリクス状に端子が配列され、信号配線端子が電源端子及びグランド端子の外周側に配設されている、請求項１に記載の半導体装置。
【請求項３】
前記電源用ＢＧＡパッドが、対角線上に配置され、前記電源配線で相互に接続されている、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の配線層は、前記半導体チップの接続端子と接続される第１のランドと、前記半導体チップの接続端子及び前記第２又は第３の配線層と接続される第２のランドとを含み、前記第１のランドの直径が前記第２のランドの直径よりも小さい、請求項１〜３の何れか一に記載の半導体装置。
【請求項５】
隣接する２つの第１のランドが、前記第２のランドを挟んで配置される、請求項４に記載の半導体装置。
【請求項６】
前記第１のランドの少なくとも一部が千鳥状に配置される、請求項４又は５に記載の半導体装置。
【請求項７】
前記第１の配線層の最小ピッチが、前記第２及び第３の配線層の最小ピッチよりも小さい、請求項１〜６の何れか一に記載の半導体装置。
【請求項８】
前記プリント配線基板は、更に、前記半導体チップの接続端子が形成されない背面側よりも上方に別の複数の配線層を有し、該別の複数の配線層は、前記背面側から見て順次に配設された、グランドプレーンが形成される第４の配線層と、信号配線が形成される第５の配線層とを含む、請求項１〜７の何れか一に記載の半導体装置。
【請求項９】
前記別の複数の配線層は、前記背面側から見て、前記第５の配線層よりも遠い側に、信号配線が形成される第６の配線層を更に含む、請求項８に記載の半導体装置。
【請求項１０】
前記第６の配線層の上方に別の半導体チップを更に備える、請求項９に記載の半導体装置。
【請求項１１】
請求項１〜１０の何れか一に記載の半導体装置の設計方法であって、
前記第１の配線層内で隣接する２つのバンプ又はランド間を通す配線の本数、及び、前記半導体チップの接続端子ピッチを、前記半導体チップと接続するバンプ又はランドの直径と、前記第２及び第３の配線層と接続するバンプ又はランドの直径と、前記第１の配線層の最小ピッチと、前記第２及び第３の配線層の最小ピットとに基づいて、決定することを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその設計方法に関し、更に詳しくは、半導体チップがフェースダウンで埋め込まれたプリント配線基板を有する半導体装置及びその設計方法に関する。
【背景技術】
【０００２】
従来の半導体装置では、プリント配線基板上に半導体チップを搭載し、ボンディングワイヤーを用いて、半導体チップ上の端子とプリント配線基板上の端子とを接続したワイヤーボンディング接続や、半導体チップ上の端子にＡｕやハンダ等のバンプを形成し、このバンプとプリント配線基板上の端子とを接続したフリップチップ接続が一般的であった。【０００３】
上記構造の他に、近年、半導体チップの接続端子が形成される表面（回路面）を下にして、即ちフェースダウンで、半導体チップが埋め込まれるプリント配線基板を用いた半導体装置が提案されている。特許文献１、及び、先願１（特願２００６−３００６８１号）には、半導体チップをプリント配線基板の中に埋め込み、半導体チップの回路面側に配線層を形成した半導体装置が記載されている。また、特許文献２、及び、先願２（特願２００７−０９３０８３号）には、同じく半導体チップをプリント配線基板の中に埋め込み、半導体チップの両面、即ち回路面側、及び半導体チップの接続端子が形成されない背面側に配線層を形成した半導体装置が記載されている。【０００４】
これらの半導体装置では、ワイヤーボンディングやフリップチップ接続等の組立工程が不要となり、プリント配線基板の製造工程内で半導体チップの接続端子をプリント配線基板の端子に接続できるので、組立コストの削減が大いに期待されている。【０００５】
さらに、前記プリント配線基板としては、ビルドアップ基板が用いられるので、微細ピッチの配線やビアが形成でき、その結果、プリント配線基板の小型化、それに伴う半導体装置の小型化、さらには、フリップチップ接続で製造される半導体装置よりも多ピンかつ微細ピッチの半導体チップへの適用が期待されている。【０００６】
その一方で、ビルドアップ基板では配線を微細化できるものの、一層ずつ積層しながら配線層を形成していくので、層数が増えると歩留まりが層数の階乗で低下することが知られている。そのため、半導体チップが埋め込まれたプリント配線基板を用いて半導体装置を製造する場合には、少ない層数でなければ、製造品質を確保できなかった。【０００７】
ところで、半導体チップには、回路面にマトリクス状に端子が配列されたエリア端子を有する半導体チップと、回路面に単列の端子が形成されているペリフェラル端子を有する半導体チップとがある。エリア端子を有する半導体チップを用いて半導体装置を製造する場合には、プリント配線基板内で全ての配線を引き出すために、そのマトリクス数に合わせて層数が必要となるから、一般に、４層以上の多層プリント配線基板が用いられる。さらに、上記半導体装置は、エリア端子を有する半導体チップが、この多層プリント配線基板上にフリップチップ接続されることで製造される。なお、ワイヤーボンディングでは、マトリクス状に配置された端子を、１列又は２列で構成されたプリント配線基板上の端子に一対一で接続できない。【０００８】
しかし、上記エリア端子を有する半導体チップをプリント配線基板に埋め込む際、従来のように４層以上の多層プリント配線基板を用いると、ビルドアップ層が増え、歩留まりが低下し、製造品質を確保できないという問題があった。【０００９】
特許文献１，２及び先願１，２には、プリント配線基板に半導体チップを埋め込む構造とその製造方法が開示されているものの、どの配線層に信号配線、電源配線又は電源プレーン、グランド配線又はグランドプレーンを割り当てればよいか、また、層数を減らすためにどのように割り当てればよいか等、具体的な配線パターン設計に関しては一切開示されていない。【００１０】
特許文献３には、ペリフェラル端子を有する半導体チップが、プリント配線基板に埋め込まれており、プリント配線基板の層数を減らすために、層構成を工夫した半導体装置が記載されている。【００１１】
【特許文献１】特開２００３−４６０１９号公報
【特許文献２】特開２００３−３０９２４３号公報
【特許文献３】特開２００５−２２８９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明者らは、当初、特許文献３に開示された層構成が、エリア端子を有する半導体チップをフェースダウンでプリント配線基板に埋め込む際にも利用できると考え、配線パターン設計を検討した。しかし、以下の問題点により実現できないことを見出した。【００１３】
図２８は、特許文献３に開示されたプリント配線基板に、エリア端子を有する半導体チップをフェースダウンで埋め込んだことを想定した半導体装置の断面図である。特許文献３のプリント配線基板は、６層構造を有し、上方から第１及び第２層が信号層（Ｓ）、第３層がグランドプレーン層（Ｇ）、第４層が電源プレーン層（Ｖ）、第５及び第６層が信号層（Ｓ）であり、さらに、上記半導体チップを第５層の信号層にフリップチップ接続しているので、第４層は半導体チップが貫通する構造となっている。図２８に示した半導体装置１００Ｂは、エリア端子を有する半導体チップ１Ｄと、プリント配線基板１０Ｂと、プリント配線基板１０Ｂ上に搭載された更に別の半導体チップ１Ｅとを備える。プリント配線基板１０Ｂの層構成では、上方から第４層の電源プレーン層と第３層のグランドプレーン層が半導体チップ１Ｄの回路面よりも上方に位置している。このため、図示のように、半導体チップ１Ｄの電源端子とグランド端子とを一旦半導体チップ１Ｄよりも外側に引き出してから、各プレーン層と接続する必要がある。【００１４】
特許文献３に記載されているように、ペリフェラル端子を有する半導体チップでは、第５層及び第６層の信号層があれば、電源端子とグランド端子を引き出して、第４層の電源プレーン層や第３層のグランドプレーン層と接続することは可能である。しかし、エリア端子を有する半導体チップ１Ｄをフェースダウンで上記プリント配線基板１０Ｂに埋め込む場合では、図２８に示すように、半導体チップ１Ｄの中央付近にある電源端子３ａやグランド端子３ｂを、第５層及び第６層で全てを引き出すことができなかった。【００１５】
また、無理に細い配線で引き出すことは可能であるが、これでは、電源やグランドのインピーダンスが上昇し、電源品質を劣化させる可能性があった。【００１６】
本発明は、エリア端子を有する半導体チップがフェースダウンで埋め込まれるプリント配線基板の層数を少なくし、製造品質を確保した半導体装置及びその設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、半導体チップと、該半導体チップがフェースダウンで収容される凹部を有するプリント配線基板とを備える半導体装置であって、前記プリント配線基板が、接続端子が形成される半導体チップの回路面の下方に複数の配線層を備え、該複数の配線層が、前記回路面側から見て順次に配設される、信号配線が形成される第１の配線層と、グランドプレーンが形成される第２の配線層と、電源配線と電源用及びグランド用ＢＧＡパッドとが形成される第３の配線層とを含むことを特徴とする半導体装置を提供する。【００１８】
また、本発明は、前記半導体装置を設計する設計方法であって、前記第１の配線層内で隣接する２つのバンプ又はランド間を通す配線の本数、及び、前記半導体チップの接続端子ピッチを、前記半導体チップと接続するバンプ又はランドの直径と、前記第２及び第３の配線層と接続するバンプ又はランドの直径と、前記第１の配線層の最小ピッチと、前記第２及び第３の配線層の最小ピットとに基づいて、決定することを特徴とする半導体装置の設計方法を提供する。
【発明の効果】
【００１９】
本発明の半導体装置によると、半導体チップの接続端子が形成される回路面側から見て、第１の配線層、第２の配線層、及び第３の配線層の３層からなる配線層を有するので、層数が少なく、歩留まりが低下しないため、製造品質を確保できる。【００２０】
本発明の半導体装置の設計方法によると、高密度な配線設計で、ショート故障を起こさないプリント配線基板を設計でき、半導体装置の製造品質を確保できる。【００２１】
本発明の上記及び他の目的、特徴及び利益は、図面を参照する以下の説明により明らかになる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図。
【図２】半導体チップの接続端子の配列を示す図。
【図３】電源が１種類である場合での第３の配線層の電源配線と電源用ＢＧＡパッドの配置を示した図。
【図４】電源が１種類である場合での第３の配線層の電源配線と電源用ＢＧＡパッドの他の配置を示した図。
【図５】電源が４種類ある場合での第３の配線層の電源配線と電源用ＢＧＡパッドの配置を示した図。
【図６】第１の配線層Ｌ１でのランド配置の一部を示す図。
【図７】図６に示すランドの真下でのランド配置を示す図。
【図８】ポスト用ランド間に通す配線数ｎ＝４での最小配線幅Ｌを示す図。
【図９】ポスト用ランド間に通す配線数ｎ＝５での最小配線幅Ｌを示す図。
【図１０】比較例の半導体装置を示す断面図。
【図１１】本発明の第２の実施形態に係る半導体装置を示す断面図。
【図１２】第１の配線層での他のランド配置を示す図。
【図１３】実施例１での第１の配線層を示す図。
【図１４】図１３に示す第１の配線層での左上の配置を拡大して示す図。
【図１５】実施例１での第２の配線層を示す図。
【図１６】図１４に示した第１の配線層での真下の第２の配線層を拡大して示す図。
【図１７】実施例１での第３の配線層を示す図。
【図１８】図１１に示す第１の配線層のレイアウトを示す図。
【図１９】図１１に示す第２の配線層のレイアウトを示す図。
【図２０】図１１に示す第３の配線層のレイアウトを示す図。
【図２１】第１〜第６の配線層でのインピーダンスの観測点を示す図。
【図２２】実施例２の電源領域Ａ１での電源インピーダンス特性を示す図。
【図２３】実施例２の電源領域Ａ２での電源インピーダンス特性を示す図。
【図２４】実施例２の電源領域Ａ３での電源インピーダンス特性を示す図。
【図２５】比較例の電源領域Ａ１での電源インピーダンス特性を示す図。
【図２６】比較例の電源領域Ａ２での電源インピーダンス特性を示す図。
【図２７】比較例の電源領域Ａ３での電源インピーダンス特性を示す図。
【図２８】特許文献に記載されたプリント配線基板を用いた、想像される半導体装置の断面図。
【発明を実施するための最良の形態】
【００２３】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の理解を容易にするために、全図を通して、同様な参照符号は同様な構成要素を示す。なお、また、以下の記述では、ランド及びバンプを総称してランドと呼ぶ。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。半導体装置１００は、半導体チップ１と、半導体チップ１がフェースダウンで埋め込まれたプリント配線基板１０とを備えている。半導体チップ１は、その表面（回路面）にマトリクス状態に端子が配列されたエリア端子を有し、図２に示すように、信号配線端子２が、電源端子３ａ及びグランド端子３ｂの外周側に配設されている。【００２４】
プリント配線基板１０は、半導体チップ１がフェースダウンで収容される凹部１１を有し、半導体チップ１の上記各端子２，３ａ，３ｂが形成される回路面の下方に、この回路面側から見て、第１の配線層Ｌ１と、第２の配線層Ｌ２と、第３の配線層Ｌ３とが絶縁層を介して順次形成されている。第１の配線層Ｌ１は、主に信号配線（Ｓ）が形成されている。第２の配線層Ｌ２は、プリント配線基板１０の略全面を覆うようなグランドプレーン（Ｇ）が形成されている。第３の配線層Ｌ３は、主に電源配線（Ｖ）と電源用ＢＧＡパッド１２及びグランド用ＢＧＡパッド１３とが形成されている。【００２５】
第１の配線層Ｌ１に形成された信号配線（Ｓ）は、図示しないビアを介して第２の配線層Ｌ２と第３の配線層Ｌ３に接続され、さらに第３の配線層Ｌ３に形成された信号用ＢＧＡパッドに接続されている。また、半導体チップ１のグランド端子３ｂは、第１の配線層Ｌ１と第２の配線層Ｌ２間のビアを介して接続され、さらに、第２の配線層Ｌ２と第３の配線層Ｌ３間のビアを介して、第３の配線層Ｌ３のグランド用ＢＧＡパッド１３に接続されている。【００２６】
図３〜５は、第３の配線層Ｌ３の電源配線（Ｖ）と電源用ＢＧＡパッド１２の配置を示した図である。なお、図３及び図４は、電源が１種類である場合の例であり、図５は電源が４種類ある場合の例をそれぞれ示している。図３〜５に示すように、電源用ＢＧＡパッド１２が、対角線上に配置されており、電源配線Ｖ１〜Ｖ３でメッシュ状に相互に接続されることで、プリント配線基板面内での電源インピーダンスを下げる構造になっている。【００２７】
さらに、このメッシュ状の電源配線Ｖ１〜Ｖ３に対し、半導体チップ１の電源端子３ａから第１の配線層Ｌ１と第２の配線層Ｌ２間のビアを介し、さらに第２の配線層Ｌ２と第３の配線層Ｌ３間のビアを介して接続することで、プリント配線基板１０の基板厚方向の短い配線により、半導体チップ１の電源端子３ａが電源用ＢＧＡパッド１２に接続する構造になっている。【００２８】
以下、本実施形態に係る半導体装置１００の設計方法について説明する。上記３層の第１〜第３配線層Ｌ１〜Ｌ３からなる層構成で、図２に示す多ピンかつ狭ピッチの半導体チップ１をプリント配線基板１０に埋め込む場合には、高密度な配線設計で、配線間や配線ランド間等でのショート故障を起こさないように、半導体チップ１の端子ピッチや、半導体チップ１の各端子２，３ａ，３ｂと接続する第１の配線層Ｌ１内で隣接する２つのランド間を通す配線の本数を決定する必要がある。本発明にあたり、上記決定は、半導体チップの回路面と接触している第１の配線層Ｌ１の最小ライン・アンド・スペース（以下、Ｌ／Ｓという）と、中間層である第２の配線層Ｌ２及び最外層である第３の配線層Ｌ３の最小Ｌ／Ｓと、上記第１の配線層Ｌ１でのランド（又はバンプ）の直径と、第２の配線層Ｌ２と接続するビアのランド直径とを考慮した。特に、上記設計方法では、第１の配線層Ｌ１でのランド配置が最も重要となる。【００２９】
図６は、第１の配線層Ｌ１でのランド配置の一部を示す図である。図中、半導体チップ１の端子から第１の配線層Ｌ１に接続されるポストのランド（以下、ポストランドという）１４を小さい丸で示し、また、第１の配線層Ｌ１と第２の配線層Ｌ２間を接続するビアのランド（以下、ビアランドという）１５ａ，１５ｂを大きい丸で示す。電源ＶＤＤのビアランド１５ａ及びグランドＧＮＤのビアランド１５ｂは、図示のように、左右方向で交互に配置されている。また、上記ポストランド１４は、格子状ではなく、千鳥状（ジグザグ）に配置されている。さらに、この隣接する２つのポストランド１４は、上記ビアランド１５ａ，１５ｂを挟んで配置される。【００３０】
ここで、最もショートしやすい部分は、スペースＳ１、即ちポストランド１４とビアランド１５ａ，１５ｂとが隣接するスペースである。ここで、ビアランド１５ａ，１５ｂの直径をＤ１、ポストランド１４の直径をＤ２とし、直交座標上で隣接するビアの間隔をＡとすると、式１が成り立つ。【００３１】
【数１】
2009048154.tif 000003
（1）【００３２】
図７は、図６に示したランドの真下でのランド配置を示す図である。ここでは、電源ＶＤＤのビアランド１５ａとグランドＧＮＤのビアランド１５ｂとがそれぞれ横方向に伸びる配線で接続され、さらに、これらビアランド１５ａ，１５ｂは半分ずつ位置がずれている。この際、最もショート故障を起こしやすい部分は、スペースＳ２、即ち対角に配置された電源ＶＤＤのビアランド１５ａとグランドＧＮＤのビアランド１５ｂ間のスペースである。スペースＳ２は、上記Ａ、Ｄ１を用いて式２で表現できる。【００３３】
【数２】
2009048154.tif 000004
（2）【００３４】
一例として、Ａ＝２８０μｍ、Ｄ１＝１６０μｍ、Ｄ２＝８０μｍとすると、上記式１と式２により、Ｓ１＝２０μｍ、Ｓ２＝３８μｍとなる。これは、第２の配線層Ｌ２のスペースを、第１の配線層Ｌ１のスペースよりも広くとらなければならないことを意味している。【００３５】
また、Ａ＝３２０μｍ、Ｄ１＝１６０μｍ、Ｄ２＝８０μｍとすると、上記式１と式２により、Ｓ１＝４０μｍ、Ｓ２＝６６．３μｍとなる。これにより、スペースＳ１とスペースＳ２とは比例関係にないものの、第２の配線層Ｌ２のスペースを第１の配線層Ｌ１のスペースよりも広くとらなければならないことには変わりがない。従って、配線設計時には、式１及び式２によってスペースＳ１，Ｓ２、即ちパターン間の絶縁間隔を確認した上で、上記Ａ、Ｄ１及びＤ２の値を決定しなければならないことがわかる。【００３６】
前記の条件では、Ｄ１をＤ２よりも大きく設定したが、これは、第１の配線層Ｌ１のＬ／Ｓを第２の配線層Ｌ２のＬ／Ｓよりも狭くしたためである。このように、プリント配線基板１０では、第１の配線層Ｌ１のＬ／Ｓのみを狭くすることで、第２の配線層Ｌ２及び第３の配線層Ｌ３のＬ／Ｓを緩和している。【００３７】
次に、隣接する２つのポストランド１４間に通す配線数を決定する場合について説明する。ポストランド１４間に通す配線数をｎ、最小配線幅をＬとすると、上記Ａ及びＤ２を用いて、式３が導かれる。【００３８】
【数３】
2009048154.tif 000005
（3）【００３９】
一例として、Ａ＝２８０μｍ、Ｄ２＝８０μｍ、ｎ＝４とすると、最小配線幅は２２．２μｍとなる。また、図８に示すように、Ａ＝３２０μｍ、Ｄ２＝８０μｍ、ｎ＝４とすると、最小配線幅は６０μｍとなる。さらに、図９に示すように、上記条件でｎ＝５とすると、最小配線幅は２１．８μｍとなる。つまり、最小配線幅が２０μｍであれば、これらの条件を満足できることがわかる。【００４０】
ここで、ｎ＝４の場合、半導体チップ１のエリア端子の外周５列に信号配線を割り当てることで、一つの配線層で信号配線を引き出せる。即ち、図２に示した半導体チップ１では、上記条件を満たせば信号配線を第１の配線層Ｌ１のみで引き出せることがわかる。また、ｎ＝５の場合、外周６列に信号を割り当てることで１つの配線層で信号配線を引き出すことができる。本実施形態では、上記したように第１の配線層Ｌ１を信号配線層としており、第１の配線層Ｌ１のみで信号配線を引き出すには、エリア端子の外周ｎ＋１列に信号をアサインし、ポストランド１４間にｎ本の信号配線が通せるようにＬ／Ｓを設計すればよいことがわかる。【００４１】
以上の条件を満足させることで、高密度な配線設計で、配線間や配線ランド間等でショート故障を起こさないようにでき、製造品質を確保した半導体装置１００が実現できる。【００４２】
図１０は、比較例の半導体装置を示す断面図である。半導体装置１００Ａでは、エリア端子を有する半導体チップ１Ａと、プリント配線基板１０Ａとを備えている。プリント配線基板１０Ａとしては、ビルドアップ基板が用いられ、厚いコア層１６の両側にビルドアップ層が形成されている。プリント配線基板１０Ａは、半導体チップ１Ａの回路面側から見て、信号層Ｓ、信号層Ｓ、グランド層Ｇ、電源層Ｖ、信号層Ｓ及び信号層Ｓの６層を順次備える。なお、層構成としては、上下の各１層を削除し、信号層Ｓ、グランド層Ｇ、電源層Ｖ及び信号層Ｓの４層を順次備えるような場合もある。【００４３】
この半導体装置１００Ａでは、厚いコア層１６があるために、基板厚方向の配線が長くなり、電源インピーダンスが上昇し、さらに層数が多いために歩留まりが低下し、製造品質の確保が困難となる。【００４４】
これに対して、本実施形態の半導体装置１００によれば、プリント配線基板１０が、半導体チップの接続端子が形成される回路面の下方に、回路面側から見て、信号配線が形成される第１の配線層Ｌ１と、グランドプレーンが形成される第２の配線層Ｌ２と、電源配線と電源用及びグランド用ＢＧＡパッドとが形成される第３の配線層Ｌ３とを順次に備える本発明の基本構成を有する。プリント配線基板１０では、エリア端子を有する半導体チップ１がフェースダウンで埋め込まれると、３層の配線層Ｌ１〜Ｌ３を利用した半導体チップの配線ができるため、ワイヤーボンディングやフリップチップ接続が不要となり、組立コストを低減できる。また、層数が少ないので、プリント配線基板１０を薄くでき、半導体装置１００の小型化を図ることができる。【００４５】
ビルドアップ基板では層数が増えるのと同時に、Ｌ／Ｓが狭くなるほど歩留まりが低下するが、本実施形態でのプリント配線基板１０では、第１の配線層Ｌ１のＬ／Ｓのみを狭くし、第２の配線層Ｌ２及び第３の配線層Ｌ３のＬ／Ｓを緩和することで、全体の歩留まり低下を抑えて、製造品質を確保できる。【００４６】
第１の配線層Ｌ１と第２の配線層Ｌ２とが隣接しているので、信号配線ＳがグランドプレーンＧと隣接することになり、信号電流に対する帰路電流の経路が確保され、信号品質が確保できる。【００４７】
また、プリント配線基板１０は、前記コア層１６がなく、ビルドアップ層だけで構成されているので、基板厚方向に従来以上に短い配線が形成できる。これにより、低い電源インピーダンスを確保できる。つまり、第３の配線層Ｌ３に形成された電源配線がプリント配線基板面に広がる面積が小さく、電源プレーンを設けないことになるが、その代わりに層数が少ないので、半導体チップ１の電源端子３ａやグランド端子３ｂから、電源用ＢＧＡパッド１２やグランド用ＢＧＡパッド１３までの距離が短くなり、電源やグランドのインピーダンスを低く抑えることができる。【００４８】
さらに、本実施形態の半導体装置１００の設計方法によれば、第１〜第３の配線層Ｌ１〜Ｌ３の最小Ｌ／Ｓと、第１の配線層Ｌ１でのポストランド１４の直径と、第２の配線層Ｌ２と接続するビアランド１５ａ，１５ｂの直径とを考慮して、第１の配線層Ｌ１内で隣接する２つのランド間を通す配線の本数を決定するので、高密度な配線設計で、ショート故障を起こさないようにできる。このため半導体装置１００の製造品質を確保できる。【００４９】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係る半導体装置を示す断面図である。半導体装置１０１は、半導体チップ１Ｂ，１Ｃとプリント配線基板２０とを備える。プリント配線基板２０は、半導体チップ１Ｂの回路面側、及び半導体チップ１Ｂの端子が形成されない背面側にそれぞれ３つの配線層Ｌ１〜Ｌ６が形成された６層の構成を有する。プリント配線基板２０は、第１の実施形態でのプリント配線基板１０と比べると、上記背面側よりも上方に、グランドプレーンＧが形成される第３の配線層Ｌ３と、信号配線Ｓが形成される第２の配線層Ｌ２と、更に遠い側に信号配線Ｓが形成される第１の配線層Ｌ１とを順次備える点が異なる。なお、半導体チップの回路面側に形成された第４の配線層Ｌ４、第５の配線層Ｌ５及び第６の配線層Ｌ６は、第１の実施形態でのプリント配線基板１０に形成された第１の配線層Ｌ１、第２の配線層Ｌ２及び第３の配線層Ｌ３と同様とした。【００５０】
このプリント配線基板２０では、第３の配線層Ｌ３をグランドプレーンＧとしたので、第４の配線層Ｌ４の信号配線Ｓが、グランドプレーンＧが形成された第３の配線層Ｌ３と第５の配線層Ｌ５とで挟まれる構造となる。【００５１】
また、プリント配線基板２０では、第４の配線層Ｌ４のＬ／Ｓを最も狭くしている。ここで、配線間隔が狭まると配線間のクロストークが顕著になることが知られているが、プリント配線基板２０では、第５の配線層Ｌ５のグランドプレーンＧは、クロストークを低減する役割を果し、さらに第３の配線層Ｌ３のグランドプレーンＧが追加されることにより、クロストークを低減する効果は更に大きくなる。【００５２】
さらに、半導体装置１０１では、第１の配線層Ｌ１の上方に更に別の半導体チップ１Ｃを備えている。この場合、第３の配線層Ｌ３のグランドプレーンＧは、この半導体チップ１Ｃに接続される信号配線や電源配線の帰路電流経路として機能する。つまり、半導体装置１０１では、プリント配線基板２０に埋め込まれた半導体チップ１Ｂと、プリント配線基板２０の上部に搭載された別の半導体装置１Ｃとで、グランドが別々に形成されるので、それぞれに安定な基準電位を確保できる。【００５３】
上記実施形態では、図６を用いて第１の配線層Ｌ１のランド配置を説明したが、ランド配置はこれに限定されない。図１２は、第１の配線層Ｌ１での他のランド配置を示す図である。ここでは、製造品質を高めるために、最小スペースとなる箇所を少なくするランド配置を示している。即ち、このランド配置では、図中のグランドＧＮＤのビアランド１５ｂと前記ポストランド１４との近接は残るものの、図６のランド配置と比べて、前記電源ＶＤＤのビアランド１５ａを上下で横一列分、間引くことによって、グランドＧＮＤのビアランド１５ｂと電源配線との間隔を広げている。【００５４】
さらに、ビア数が減る代わりに、図７に示したランド配置での上下の電源ＶＤＤのビアランド１５ａがなくなるので、その分グランド配線を太くできる。従って、このランド配置によれば、電源インピーダンスの上昇を抑えることができる。【００５５】
また、上記実施形態では、半導体チップ１，１Ｂがフェースダウンでプリント配線基板１０，２０に埋め込まれ、半導体チップ１，１Ｂの端子が、第１の配線層Ｌ１に配置されたポストランド１４やビアランド１５ａ，１５ｂと接触するようにしたが、これに限定されず、半導体チップ１，１Ｂの端子とポストランド１４やビアランド１５ａ，１５ｂとの間に、薄い絶縁膜が介在してもよい。【００５６】
以下、実施例に基づいて本発明をより具体的に説明する。
（実施例１）
図１３〜１７は、本発明の第１の実施形態に基づいて作製された実施例１の半導体装置を示す図である。図１３は第１の配線層Ｌ１を示しており、外周５列にある信号配線が放射状に引き出せていることがわかる。また、図１４は、第１の配線層Ｌ１での左上の配置を拡大して示したものであり、電源とグランドが規則正しく並んでいることがわかる。さらに、図１５は、第２の配線層Ｌ２を示しており、プリント配線基板の略全面にグランドプレーンが形成されていることがわかる。【００５７】
図１６は、図１４に示した第１の配線層Ｌ１での真下の第２の配線層Ｌ２を拡大して示したものであり、上述したように、電源のビアを間引きしたことで、太いグランドパターンが電源の間に形成できていることがわかる。また、図１７は、第３の配線層Ｌ３を示しているが、本実施例での半導体装置では、主に３つの電源領域Ａ１〜Ａ３を有しており、これを図３〜図５に示したようなパターンで実現するため、このような配置となった。【００５８】
ここで、基板サイズを２７×２７ｍｍ、チップサイズを９×９ｍｍ、半導体チップの接続端子数を約１５００ピン、ＢＧＡパッド数を６２５ピンとした。また、第１の配線層Ｌ１の最小Ｌ／Ｓを２０／２０μｍとし、第２の配線層Ｌ２及び第３の配線層Ｌ３のＬ／Ｓを５０／５０μｍとした。さらに、ビアランド直径を１６０μｍ、ポストランド直径を８０μｍとした。【００５９】
半導体チップの接続端子ピッチをＡ＝３２０μｍとすることで、上記式１から導かれる最小スペースＳ１が４０μｍ、また、上記式２から導かれる最小スペースＳ２が６６．３μｍとなり、設計条件を満足していることを確認した。さらに、半導体チップのエリア端子の中で、信号配線に割り当てられているのは外周５列であった。上記式３より求めた最小配線幅Ｌは２６．７μｍとなり、第１の配線層Ｌ１のＬ／Ｓの条件を満足していることを確認した。【００６０】
（実施例２）
次に、本発明の第２の実施形態に基づいて作製された、半導体チップの回路面側及び背面側に配線層を形成した実施例２について説明する。なお、図１１に示す第４〜第６の配線層Ｌ４〜Ｌ６は、それぞれ上記した図１３〜１７と同様とした。【００６１】
図１８は、図１１に示す第１の配線層Ｌ１のレイアウトを示し、図１９は、図１１に示す第２の配線層Ｌ２のレイアウトを示し、さらに、図２０は、図１１に示す第３の配線層Ｌ３のレイアウトをそれぞれ示している。ここで、第３の配線層Ｌ３には多少の配線が混在しているが、大半がグランドプレーンとなっていることがわかる。これにより、第４の配線層Ｌ４の信号配線に対して、帰路電流経路を確保できる。【００６２】
以下、図１３〜図２０に示した実施例２と図１０に示した比較例との比較結果として、両者の電源インピーダンスを示す。具体的には、電磁界シミュレータ（Ａｎｓｏｆｔ社のＳＩＷＡＶＥ）を用い、３つの電源領域にある電源端子とその近傍のグランド端子を選び、半導体チップからＢＧＡパッド側の電源インピーダンスを算出した。なお、図２１では、配線層Ｌ１〜Ｌ６でのインピーダンスの観測点を矢印で示し、観測時のグランド面を符号２１で示した。【００６３】
図２２〜２４は、実施例２の電源領域Ａ１〜Ａ３での電源インピーダンス特性をそれぞれ示している。これに対して、図２５〜２７は、前記電源領域Ａ１〜Ａ３に対応する比較例の各電源領域での電源インピーダンス特性をそれぞれ示している。図中、横軸は周波数（ＧＨｚ）とし、横軸をインピーダンス（Ω）とした。ここでは、各電源領域Ａ１〜Ａ３とも、Ａ〜Ｋで示す６〜１１個の端子の電源インピーダンスを算出した。【００６４】
その結果、電源領域Ａ１では、実施例２の電源インピーダンスの方が、比較例に比べて格段に小さくなった。この理由は、比較例での６層のフリップチップパッケージでは、前記コア層１６が厚いので、これを貫通するビアのインダクタンスが大きく、インピーダンスが高く、これに対して実施例２では、全てビルドアップ層で形成されているので、ビア長が短く、ビアのインダクタンスが小さくなり、電源インピーダンスが小さくなったものと考えられる。また、同様に電源領域Ａ２、Ａ３でも、実施例２の電源インピーダンスが、比較例に比べて同等、又はそれよりも改善されていることがわかる。【００６５】
以上の結果から、本実施例２に係る半導体装置によれば、層数を減らすことによる電気特性劣化を回避した製造品質を確保できることが確認できた。なお、フリップチップパッケージに比べて、組立工程削減による組立コスト削減、層数を少なくすることによるプリント配線基板の小型化、それに伴う半導体装置全体の小型化が図れることは上述の通りである。【００６６】
本発明の半導体装置では、前記基本構成に加えて、以下の態様の採用が可能である。半導体チップ１の回路面には、マトリクス状に端子が配列され、信号配線端子２が電源端子３ａ及びグランド端子３ｂの外周側に配設されている。この場合、半導体チップは、多ピンかつ狭ピッチのエリア端子を有することになる。【００６７】
電源用ＢＧＡパッド１２が、対角線上に配置され、電源配線で相互に接続されている。この場合には、対角線上に配置された電源用ＢＧＡパッドに電源端子を割り当て、例えば、これらを太い配線で接続すれば、電源プレーンを形成できないことによる電源やグランドのインピーダンス上昇を抑えることができる。【００６８】
第１の配線層Ｌ１では、半導体チップの接続端子と接続されるバンプの直径又はポストランド１４の直径が、第２及び第３の配線層と接続されるビアランド１５ａ，１５ｂの直径よりも小さい。これにより、エリア端子の内側に位置する電源端子やグランド端子を、その下方に位置する第２の配線層に形成されたグランドプレーンや、第３の配線層に形成された電源配線と接続できる。【００６９】
第１の配線層の最小ピッチ（Ｌ／Ｓ）が、第２及び第３の配線層の最小ピッチよりも小さい。この場合には、第１の配線層で信号配線を引き出すことができる。また、第２及び第３の配線層での配線の微細化を緩和することで、微細化による歩留まり低下を回避できる。【００７０】
プリント配線基板２０は、更に、半導体チップ１Ｂの端子が形成されない背面側よりも上方に、該背面側から見て、グランドプレーンが形成される第４の配線層と、信号配線が形成される第５の配線層とを順次に備える。これにより、第１の配線層に形成された信号配線を、第２及び第４の配線層に形成されたグランド層で挟み込むことになるから、最も信号配線密度の高い信号配線の上下どちらか一方に連続的な帰路電流の経路を確保でき、信号品質を確保できる。また、上下にグランドプレーンが形成されているので、配線密度の高い配線間のクロストークも低減できる。【００７１】
プリント配線基板は、背面側から見て、第５の配線層よりも遠い側に、信号配線が形成される第６の配線層を更に備えてもよい。【００７２】
第６の配線層の上方に更に別の半導体チップ１Ｃを更に備える。この場合には、別の半導体装置に対しても連続的な帰路電流経路を確保することができる。さらに、一例として、別の半導体チップをメモリとし、プリント配線基板に埋め込まれた半導体チップをＣＰＵとすれば、これらのメモリとＣＰＵとからなる信号処理ユニットを製造できる。【００７３】
第１の配線層上では、信号配線のバンプ又はランドが千鳥状に配置される。これにより、より高密度な配線が可能となる。【００７４】
第１の配線層では、信号配線の隣接する２つのバンプ又はランドが、第２の配線層又は第３の配線層と接続されるビアランドを挟んで配置してもよい。【００７５】
本発明を特別に示し且つ例示的な実施形態を参照して説明したが、本発明は、その実施形態及びその変形に限定されるものではない。当業者に明らかなように、本発明は、添付のクレームに規定される本発明の精神及び範囲を逸脱することなく、種々の変更が可能である。【００７６】
本出願は、２００７年１０月１２日出願に係る日本特許出願２００７−２６６９８０号を基礎とし且つその優先権を主張するものであり、引用によってその開示の内容の全てを本出願の明細書中に加入する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【国際調査報告】
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