(57)【要約】  狭チャネル効果を起こすことなくトランジスタサイズの小型化が可能な半導体装置を実現する。ウェル形成領域内に、素子分離膜で区画されたドレイン領域の形成のための活性領域１１、チャネル領域形成のための活性領域１２、及び、ソース領域形成のための活性領域１３を有し、各活性領域が素子分離膜を挟んで離間して形成されるＭＯＳトランジスタ１において、ドレイン領域の形成のための活性領域１１の幅Ｂを、チャネル領域の形成のための活性領域１２の幅Ａよりも狭くする。
2013061670.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のウェル上に、基板に平行な第１方向において隣接し、素子分離膜で区画された少なくとも２つの第１活性領域と第２活性領域を有するＭＯＳトランジスタを備え、
前記ＭＯＳトランジスタは、
前記第１活性領域内に、前記ウェルの表層に形成される前記ウェルと逆導電型の第２導電型のドレイン領域、
前記第２活性領域内に、前記ウェルの表層の領域であるチャネル領域、
前記第２活性領域内または前記第１及び第２活性領域とは別の活性領域内に、前記チャネル領域を挟んで前記ドレイン領域と対向するように、前記ウェルの表層に形成される前記第２導電型のソース領域、及び、
前記第１活性領域と前記第２活性領域の間に挟まれた前記素子分離膜の下方に、前記ドレイン領域と前記チャネル領域を接続する、前記ドレイン領域と同導電型であって且つ前記ドレイン領域より低濃度のドレイン側ドリフト領域を有し、
前記ドレイン領域の前記基板に平行で且つ前記第１方向に垂直な第２方向の幅が、前記チャネル領域の前記第２方向の幅より狭く形成されていることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタは、
前記ソース領域が、前記第１方向において前記第２活性領域を挟んで前記第１活性領域と対向する第３活性領域内に形成され、
前記ソース領域と前記チャネル領域を接続する、前記ソース領域と同導電型であって且つ前記ソース領域より低濃度のソース側ドリフト領域が、前記第３活性領域と前記第２活性領域の間に挟まれた前記素子分離膜の下方に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ウェルを共通とする複数の前記ＭＯＳトランジスタを備えることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、更に詳しくは、高耐圧用途に使用するＭＯＳトランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置において、高耐圧用途で用いられるＭＯＳトランジスタ１０の構成として、例えば図７及び図８に示すものがある。【０００３】
図７にＭＯＳトランジスタ１０の基板面上のレイアウトを、図８に図７のＸ方向における断面構造図を示す。図７及び図８に示すように、ＭＯＳトランジスタ１０は、ウェル２５の形成領域１５内に、素子分離膜で区画された３つの活性領域１１、１２、１３を有している。そして、活性領域１１内にドレイン領域２１が、活性領域１２内にチャネル領域２２が、活性領域１３内にソース領域２３が、夫々形成されている。【０００４】
ドレイン領域２１を覆うように、図７の領域１４ａ内に、ドレイン側ドリフト領域２４ａが、更に、ソース領域２３を覆うように、図７の領域１４ｂに、ソース側ドレイン領域２４ｂが、夫々形成されている。更に、チャネル領域２２の上方に、ゲート絶縁膜２６を介してゲート電極１７が、図７の領域１７内に形成されている。尚、ウェル２５は、ウェル形成領域１５の境界部においてフィールド反転防止層としても機能している。【０００５】
ここで、ＭＯＳトランジスタ１０のチャネル領域２２及びソース領域２３を形成する各活性領域１２、１３の幅Ａは、ドレイン領域を形成する活性領域１１の幅Ｂと同じである。この場合、トランジスタを小型化するには、幅ＡとＢを同時に短くする必要がある。しかしながら、トランジスタのチャネル幅Ａを狭くするにつれ、狭チャネル効果が問題となる。当該狭チャネル効果は、素子分離膜中の不純物が拡散し、チャネル領域に侵入することにより生じるものである。【０００６】
また、ドリフト領域２４ａ内のドレイン領域２１とオーバーラップしない領域の幅Ｃを狭くすることによってもトランジスタを小型にできるが、この場合一般的にドレイン耐圧が問題となる。【０００７】
上記の狭チャネル効果を防ぐ方法として、特許文献１では、ＬＯＣＯＳによる素子分離膜の形成において、素子形成領域にシリコン窒化膜及びレジストマスクを形成後、ホウ素等のチャネルストッパ不純物を打ち込み、その後、等方性エッチングによりシリコン窒化膜の一部を除去することで、その後の熱酸化によりチャネルストッパ領域を素子形成領域に侵入させることなく素子分離膜を形成する方法が開示されている。特許文献１では、この方法により、素子形成領域とチャネルストッパ領域とを接触させることなく半導体装置を製造することができるので、狭チャネル効果やドレイン接合耐圧の劣化等による素子特性の変動を防止することができるとしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−５３３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本方法を用いることで、同一のチャネル幅での狭チャネル効果を防止することはできるが、トランジスタのサイズを狭くしたい場合には結局チャネル幅を狭める必要がある。また、シリコン窒化膜を等方性エッチングするため線幅のばらつきが生じやすい。【００１０】
更に、図７のレイアウトに示すＭＯＳトランジスタ１０を並列に配置する場合、例えば図９に示すレイアウトとなる。この場合、ＭＯＳトランジスタ１０同士の間隔は、各ＭＯＳトランジスタ１０のドレイン側ドリフト領域２４ａの形成領域１４ａの離間距離Ｄで規定される。離間距離Ｄは耐圧を確保するため、耐圧に依存してある一定の距離が必要であり、短くすることが難しい。【００１１】
上述の状況を鑑み、本発明は、狭チャネル効果を起こすことなくトランジスタサイズの小型化が可能な半導体装置を実現することをその目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る半導体装置は、
第１導電型のウェル上に、基板に平行な第１方向において隣接し、素子分離膜で区画された少なくとも２つの第１活性領域と第２活性領域を有するＭＯＳトランジスタを備え、
前記ＭＯＳトランジスタは、
前記第１活性領域内に、前記ウェルの表層に形成される前記ウェルと逆導電型の第２導電型のドレイン領域、
前記第２活性領域内に、前記ウェルの表層の領域であるチャネル領域、
前記第２活性領域内または前記第１及び第２活性領域とは別の活性領域内に、前記チャネル領域を挟んで前記ドレイン領域と対向するように、前記ウェルの表層に形成される前記第２導電型のソース領域、及び、
前記第１活性領域と前記第２活性領域の間に挟まれた前記素子分離膜の下方に、前記ドレイン領域と前記チャネル領域を接続する、前記ドレイン領域と同導電型であって且つ前記ドレイン領域より低濃度のドレイン側ドリフト領域を有し、
前記ドレイン領域の前記基板に平行で且つ前記第１方向に垂直な第２方向の幅が、前記チャネル領域の前記第２方向の幅より狭く形成されていることを特徴とする。【００１３】
上記第１の特徴の半導体装置は、更に、前記ＭＯＳトランジスタは、
前記ソース領域が、前記第１方向において前記第２活性領域を挟んで前記第１活性領域と対向する第３活性領域内に形成され、
前記ソース領域と前記チャネル領域を接続する、前記ソース領域と同導電型であって且つ前記ソース領域より低濃度のソース側ドリフト領域が、前記第３活性領域と前記第２活性領域の間に挟まれた前記素子分離膜の下方に形成されていることが好ましい。【００１４】
上記第１の特徴の半導体装置は、更に、前記ウェルを共通とする複数の前記ＭＯＳトランジスタを備えることが好ましい。
【発明の効果】
【００１５】
上記特徴の本発明に係る半導体装置では、ドレイン領域を形成する活性領域の幅を、チャネル領域を形成する活性領域よりも狭くすることで、狭チャネル効果を起こすことなく、且つ、耐圧を低下させること無く、小型の高耐圧用のＭＯＳトランジスタを実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る半導体装置（ＭＯＳトランジスタ）の基板面上のレイアウトを示す図
【図２】本発明において、ＭＯＳトランジスタを並列に配置した場合の基板面上のレイアウトを示す図
【図３】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図４】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図５】本発明の一実施形態に係る半導体装置（ＭＯＳトランジスタ）の基板面上のレイアウトを示す図
【図６】本発明の一実施形態に係る半導体装置（ＭＯＳトランジスタ）のデバイス構造を模式的に示す構造断面図
【図７】従来構成のＭＯＳトランジスタの基板面上のレイアウトを示す図
【図８】本発明並びに従来構成のＭＯＳトランジスタのデバイス構造を模式的に示す断面図
【図９】従来構成のＭＯＳトランジスタを並列に配置した場合の基板面上のレイアウトを示す図
【発明を実施するための形態】
【００１７】
〈第１実施形態〉
本発明の一実施形態に係る半導体装置（以降、適宜「本発明装置」と称す）及び、その製造方法について以下に、詳細に説明する。図１に本発明装置を構成するＭＯＳトランジスタ１の基板面上のレイアウトを示す。図１に示すように、ＭＯＳトランジスタ１は、ウェル形成領域１５内に、素子分離膜で区画された３つの活性領域１１、１２、１３を有している。うち活性領域１１がドレイン領域の形成のための活性領域、活性領域１２がチャネル領域形成のための活性領域、活性領域１３がソース領域形成のための活性領域となる。当該活性領域１１、１２、１３を除く領域には、素子分離膜が形成される。
【００１８】
図１に示すように、本実施形態では、ＭＯＳトランジスタ１のチャネル領域の形成のための活性領域１２の幅Ａよりも、ドレイン領域の形成のための活性領域１１の幅Ｂを狭くしてなる。一方、ドリフト領域の形成領域１４ａ内の活性領域１１とオーバーラップしない領域の幅Ｃは、従来例と同じとする。しかしながら、他の構成については、図７及び図８に示した従来構成のＭＯＳトランジスタ１０と同様である。
【００１９】
従って、トランジスタ１の構造について、図１のＸ方向における断面構造図は、図８と略同様となる。尚、図８に示す断面図では、適宜、要部を強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降に示す断面図についても同様とする。
【００２０】
ＭＯＳトランジスタ１は、Ｐ型のウェル２５内の表層に、Ｎ型のドレイン領域２１、チャネル領域（ゲート電極２７の直下のＰ型のウェル２５の表層の領域）２２、Ｎ型のソース領域２３が、ドレイン領域２１とソース領域２３がチャネル領域２２を挟んで互いに対向し、夫々が素子分離膜２８を介して離間するように形成されている。
【００２１】
ドレイン領域２１を覆うように、図１の領域１４ａ内に、ドレイン領域２１と同導電型でより低濃度のドレイン側ドリフト領域２４ａが、更に、ソース領域２３を覆うように、図１の領域１４ｂ内に、ソース領域２３と同導電型でより低濃度のソース側ドリフト領域２４ｂが、夫々形成されている。そして、チャネル領域２２の上方に、ゲート絶縁膜２６を介してゲート電極２７が、図１の領域１７内に形成されている。尚、図示しないが、ドレイン領域２１上にドレイン電極が、ソース領域２３上にソース電極が、夫々、形成されている。尚、ウェル２５は、ウェル形成領域１５の境界部においてフィールド反転防止層としても機能している。
【００２２】
上述の通り、本発明装置では、ＭＯＳトランジスタ１のドレイン領域２１の形成のための活性領域の幅Ｂを、チャネル領域２２の形成のための活性領域１２の幅Ａよりも狭くした。しかしながら、活性領域１２の幅Ａは変化させないため、チャネル幅が狭くならず、狭チャネル効果は起きない。
【００２３】
また、ドリフト領域２４ａにおけるドレイン領域２１とオーバーラップしない領域の幅Ｃを狭くしないため、耐圧も低下しない。
【００２４】
尚、本実施形態において、ＭＯＳトランジスタ１は、双方向のトランジスタであり、チャネル領域２２を挟んで対称な構造となっている。従って、ＭＯＳトランジスタ１におけるドレインとソースの関係は逆であっても構わない。即ち、図８のソース領域２３がドレインとなるように、高電位側に接続し、図８のドレイン領域２１がソースとなるように低電位側に接続しても構わない。本実施形態では、ＭＯＳトランジスタ１のドレイン領域２１の形成のための活性領域の幅Ｂと併せて、ソース領域２３の形成のための活性領域の幅（Ｂと同じ）についても、チャネル領域２２の形成のための活性領域１２の幅Ａよりも狭くしているため、ドレインとソースの関係を入れ替えても、耐圧低下や狭チャネル効果を起こすことなく動作させることができる。
【００２５】
更に、ＭＯＳトランジスタ１を並列に配置する場合のレイアウトを図２に示す。図２は、ウェル２５を共通とする２つのＭＯＳトランジスタ１が形成される場合の例である。
【００２６】
図２に示すように、本発明装置では、ドレイン領域２１を形成する活性領域の幅Ｂを狭くしているため、図９と比較して、ドリフト領域１４ａ同士の離間距離Ｄとして一定値以上を維持したまま、トランジスタ１同士の距離を詰めて配置することが可能となる。このため、耐圧低下の問題は生じない。
【００２７】
以下に、本発明装置の製造工程について、図面を参照し、詳細に説明する。図３と図４は、図１又は図２のレイアウトで製造される本発明装置の製造方法の一実施形態を模式的に示す工程断面図である。
【００２８】
先ず、図３（ａ）に示すように、公知のプロセス技術により、ドレイン領域の形成のための活性領域１１、チャネル領域の形成のための活性領域１２、及び、ソース領域の形成のための活性領域１３を除く領域の基板表面を熱酸化し、ＬＯＣＯＳ法により素子分離膜２８を形成する。
【００２９】
次に、図３（ｂ）に示すように、公知のプロセス技術により、ウェル形成領域１５を開口するレジストマスク３１を用いてＰ型の不純物のイオン注入を行い、Ｐ型のウェルを形成する。
【００３０】
次に、図３（ｃ）に示すように、公知のプロセス技術により、ドリフト領域の形成領域１４ａと１４ｂを開口するレジストマスク３２を用いて、ドレイン側ドリフト領域２４ａ、及び、ソース側ドリフト領域２４ｂをＮ型不純物のイオン注入により形成する。このとき、図１から、ドリフト領域の形成領域１４ａと１４ｂは、夫々、チャネル領域の形成領域１２とオーバーラップしているため、ドレイン側ドリフト領域２４ａは、活性領域１１と活性領域１２の間に挟まれた素子分離膜２８の下方を超えてソース側ドリフト領域２４ｂ側に延伸し、ソース側ドリフト領域２４ｂは、活性領域１２と活性領域１３の間に挟まれた素子分離膜２８の下方を超えてドレイン側ドリフト領域２４ａ側に延伸する。
【００３１】
次に、図４（ａ）に示すように、公知のプロセス技術により、ゲート絶縁膜２６を、活性領域１２に形成する。このとき、活性領域１２内のウェル２５の表層には、チャネル領域２２が形成されている。チャネル領域２２は、活性領域１１と活性領域１２の間に挟まれた素子分離膜２８の下方に形成されたドレイン側ドリフト領域２４ａと接続し、且つ、活性領域１２と活性領域１３の間に挟まれた素子分離膜２８の下方に形成されたソース側ドリフト領域２４ｂと接続する。
【００３２】
次に、図４（ｂ）に示すように、公知のプロセス技術により、図１の領域１７内に、ゲート絶縁膜２６上、及び、素子分離膜２８の一部を覆うように、ポリシリコンからなるゲート電極２７を形成する。
【００３３】
次に、図４（ｃ）に示すように、公知のプロセス技術により、ドレイン領域２１、及びソース領域２３をＮ型不純物のイオン注入により形成する。その後、図示しないが、ドレイン領域２１上にドレイン電極を、ソース領域２３上にソース電極を形成することにより、本発明装置が製造される。
【００３４】
以上、本発明に依れば、特別なプロセス変更をすることなく、トランジスタサイズおよびトランジスタを並列に配置した場合のチップサイズを小さくすることができる。
【００３５】
〈第２実施形態〉
上記第１実施形態では、ＭＯＳトランジスタ１が、ソース領域２３の形成のための活性領域１３がチャネル領域２２の形成のための活性領域１２と分離された、双方向のトランジスタの場合に説明したが、ソース領域２３の形成のための活性領域１３がチャネル領域２２の形成のための活性領域１２と分離されていない片方向のトランジスタにも本発明を適用できる。
【００３６】
図５に、片方向のトランジスタを構成する場合において、本発明装置を構成するＭＯＳトランジスタ２の基板面上のレイアウトを示す。図５に示すように、ＭＯＳトランジスタ２は、ウェル形成領域１５内に、素子分離膜で区画された２つの活性領域１１及び１２を有している。うち活性領域１１がドレイン領域の形成のための活性領域であり、活性領域１２がチャネル領域とソース領域形成のための活性領域となる。当該活性領域１１と１２を除く領域には、素子分離膜が形成される。
【００３７】
図６に、ＭＯＳトランジスタ２の、図５のＸ方向における断面構造の模式図を示す。ＭＯＳトランジスタ２は、ソース側ドリフト領域２４ｂがなく、ソース領域２３が活性領域１２内の一部の領域に形成されていることを除き、ＭＯＳトランジスタ１と略同様の構成である。
【００３８】
上記のＭＯＳトランジスタ２も、チャネル領域２２の形成のための活性領域１２の幅Ａは変化させず、ドレイン領域２１の形成のための活性領域１１の幅Ｂを狭くしたことで、狭チャネル効果は起きず、耐圧を低下させること無く、小型の高耐圧用のＭＯＳトランジスタを実現することができる。
【００３９】
尚、上記第１及び第２実施形態では、ＭＯＳトランジスタ１及び２が、ＮチャネルのＭＯＳトランジスタの場合を例として説明した。本発明はこれに限られるものではなく、ＰチャネルのＭＯＳトランジスタの場合にも適用できる。ウェル２５をＮ型とし、ドレイン領域２１、ソース領域２３、及びドリフト領域２４ａ、２４ｂをＰ型とすればよい。
【００４０】
また、特許文献１に記載のチャネルストッパ領域の形成方法を本発明に適用する場合、ＭＯＳトランジスタ１及び２において、ドレイン領域２１とチャネル領域２２の間に、及びＭＯＳトランジスタ１において、チャネル領域２２とソース領域２３の間に素子分離膜２８が存在するが、これらの素子分離膜の下方にはチャネルストッパ領域を形成できない。本発明において、チャネルストッパ領域を形成する場合には、例えば図３（ａ）に示す素子分離膜２８の形成工程の前に、素子分離膜の形成に必要なマスクとは別のマスクを用いて、所定の領域にホウ素等のチャネルストッパ不純物を打ち込み、チャネルストッパ領域を形成しておく。
【００４１】
本発明は高耐圧ＭＯＳトランジスタを構成する上でのレイアウトに関するものであり、ドレイン領域２１の形成のための活性領域１１の幅が、チャネル領域２２の形成のための活性領域１２の幅よりも狭くなっている限り、各半導体領域（ドレイン領域２１、チャネル領域２２、ソース領域２３、ドリフト領域２４ａ、２４ｂ、及び、ウェル２５等）の大きさ（深さや面積）、不純物濃度、並びにトランジスタを構成する材料について何ら限定されるものではない。例えば、ゲート電極２７の材料としては、ポリシリコンの他、高融点金属を用いることができる。ゲート絶縁膜２６についても、熱酸化膜、ＣＶＤ酸化膜の他、ｈｉｇｈ−ｋ材料を用いても構わない。素子分離膜２８についても、ＬＯＣＯＳ法による膜に限定されるものではない。
【産業上の利用可能性】
【００４２】
本発明は、半導体装置に利用可能であり、特に、高耐圧用途に使用するＭＯＳトランジスタを備える半導体装置に利用することができる。
【符号の説明】
【００４３】
１、２：  本発明の一実施形態に係る半導体装置（本発明装置）
１０：    従来構成の半導体装置
１１：    ドレイン領域形成のための活性領域
１２：    チャネル領域形成のための活性領域
１３：    ソース領域形成のための活性領域
１４ａ、１４ｂ：  ドリフト領域の形成領域
１５：    ウェルの形成領域
２１：    ドレイン領域
２２：    チャネル領域
２３：    ソース領域
２４ａ：  ドレイン側ドリフト領域
２４ｂ：  ソース側ドリフト領域
２５：    ウェル
２６：    ゲート絶縁膜
２７：    ゲート電極
２８：    素子分離膜
３１、３２：  レジストマスク
Ａ：      チャネル幅
Ｂ：      ドレイン領域の幅
Ｃ：      ドリフト領域内のドレイン領域とオーバーラップしない領域の幅
Ｄ：      幅方向に隣接するトランジスタのドリフト領域同士の離間距離
【図１】
2013061670.tif 000003
【図２】
2013061670.tif 000004
【図３】
2013061670.tif 000005
【図４】
2013061670.tif 000006
【図５】
2013061670.tif 000007
【図６】
2013061670.tif 000008
【図７】
2013061670.tif 000009
【図８】
2013061670.tif 000010
【図９】
2013061670.tif 000011
【国際調査報告】
2013061670.tif 000012
2013061670.tif 000013
2013061670.tif 000014