(57)【要約】本発明は、インターポーザー内で電源電圧が低下しにくいインターポーザーを提供することを目的とするものであり、本発明のインターポーザーは、基板と、上記基板の内部に形成されてなる導体部と、上記基板上及び上記導体部上に形成されている少なくとも一層の絶縁層と、上記絶縁層の内部又は上記絶縁層上に形成されている配線と、上記絶縁層のうち最も外側の絶縁層の上に形成されていて、電子部品を搭載するための第１パッドと、上記絶縁層内に形成され、上記導体部と上記第１パッドを電気的に接続する接続導体とを備えることを特徴とする。
2009113198.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の内部に形成されている導体部と、
前記基板上及び前記導体部上に形成されている少なくとも一層の絶縁層と、
前記絶縁層の内部又は前記絶縁層上に形成されている配線と、
前記絶縁層のうち最も外側の絶縁層の上に形成されていて、電子部品を搭載するための第１パッドと、
前記絶縁層内に形成され、前記導体部と前記第１パッドを電気的に接続する接続導体とを備えることを特徴とするインターポーザー。
【請求項２】
前記導体部の厚みは、前記配線の厚みよりも大きい請求項１に記載のインターポーザー。
【請求項３】
前記第１パッドは電源用のパッドである請求項１又は２に記載のインターポーザー。
【請求項４】
前記基板はシリコンからなる請求項１〜３のいずれかに記載のインターポーザー。
【請求項５】
前記接続導体は、少なくとも１つの第１ビア導体よりなる請求項１〜４のいずれかに記載のインターポーザー。
【請求項６】
前記接続導体は複数の第１ビア導体よりなり、当該複数のビア導体は直線状に積層されてなる請求項１〜４のいずれかに記載のインターポーザー。
【請求項７】
前記導体部は、電源プレーン層である請求項１〜６のいずれかに記載のインターポーザー。
【請求項８】
前記導体部は、電源用配線である請求項１〜６のいずれかに記載のインターポーザー。
【請求項９】
前記基板上及び前記導体部上の絶縁層の内部、又は、絶縁層の表面上には第１配線が形成されており、かつ、前記最も外側の前記絶縁層上には信号用の第２パッドが形成されており、
前記第２パッドと前記第１配線とは第２ビア導体を介して電気的に接続されている請求項１〜８のいずれかに記載のインターポーザー。
【請求項１０】
前記接続導体は、少なくとも１つの第１ビア導体よりなり、
前記第１ビア導体の径は、前記第２ビア導体の径よりも大きい請求項９に記載のインターポーザー。
【請求項１１】
前記最も外側の前記絶縁層の上には、前記第２パッドを有する第２配線がさらに形成されており、前記第２配線と前記第１配線とは、第２ビア導体を介して電気的に接続されている請求項９に記載のインターポーザー。
【請求項１２】
前記接続導体は、少なくとも１つの第１ビア導体よりなり、
前記第１ビア導体の径は、前記第２ビア導体の径よりも大きい請求項１１に記載のインターポーザー。
【請求項１３】
前記基板は、さらに貫通電極を備えており、前記貫通電極と前記接続導体とが前記導体部を介して電気的に接続されている請求項１〜１２のいずれかに記載のインターポーザー。
【請求項１４】
前記絶縁層は、前記基板上及び前記導体部上に形成されており無機材料からなる無機絶縁層と、前記無機絶縁層の上に形成されており有機材料からなる有機絶縁層とからなる請求項１〜１３のいずれかに記載のインターポーザー。
【請求項１５】
前記無機絶縁層内には第１配線がさらに形成されており、前記無機絶縁層の表面と前記第１配線の表面が略同一平面上に位置する請求項１４に記載のインターポーザー。
【請求項１６】
第２パッド又は前記第２パッドを有する第２配線は、最も外側の前記有機絶縁層の表面に形成されてなる請求項１４又は１５に記載のインターポーザー。
【請求項１７】
基板に凹部を形成する工程と、
前記凹部内に導体部を形成する工程と、
前記基板上及び前記導体部上に少なくとも一層の絶縁層を形成する工程と、
最も外側の前記絶縁層上に第１パッドを形成するとともに、前記第１パッドと前記導体部とを電気的に接続する接続導体を前記絶縁層内に形成する工程を含むインターポーザーの製造方法。
【請求項１８】
前記基板としてシリコンを用いる請求項１７に記載のインターポーザーの製造方法。
【請求項１９】
前記基板上及び前記導体部上に無機絶縁層を形成し、
前記無機絶縁層の内部に第１配線を形成し、
前記無機絶縁層上及び前記第１配線上に有機絶縁層を形成し、
前記有機絶縁層上に第２配線を形成するとともに、前記第１配線と前記第２配線とを電気的に接続する第２ビア導体を形成する工程を含む請求項１７又は１８に記載のインターポーザーの製造方法。
【請求項２０】
前記第１配線をダマシン法により形成し、前記第２配線をセミアディティブ法により形成する請求項１７〜１９のいずれかに記載のインターポーザーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターポーザー及びインターポーザーの製造方法に関する。
【背景技術】
【０００２】
ロジック、メモリなどの半導体素子が搭載される中間基板として、インターポーザーと呼ばれる基板が用いられている。こうしたインターポーザーは、パッケージ基板等の配線基板と、該配線基板に搭載されるロジック、メモリなどの半導体素子との間に介挿されて半導体装置を構成するために用いられる。【０００３】
特許文献１には、シリコン基板の表面にＳｉＯ２からなる無機絶縁層が形成されており、その無機絶縁層の表面に配線が形成されてなるインターポーザーが開示されている。
【特許文献１】特開２００６−１９３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
通常、パッケージ基板等の配線基板、インターポーザー、及び半導体素子を有する半導体装置では、ＤＣ−ＤＣコンバータ等の電源回路から供給される電圧がインターポーザーを介して半導体素子に加わる。【０００５】
半導体素子の機能を正常に発揮させるためには、半導体素子に適切な範囲の電源電圧を瞬時に加える必要がある。
しかし、半導体装置における電源電圧の調整は、主に電源回路の供給電圧を制御することによって行われており、半導体素子に加わる電源電圧を直接モニターしているわけではない。【０００６】
インターポーザーを介して配線基板と半導体素子とを接続し、配線基板上の電源電圧と半導体素子に加わる電源電圧とを測定すると、配線基板上での電源電圧に比べて半導体素子に加わる電源電圧が低くなることがあった。
半導体素子に加わる電源電圧が低くなると、半導体素子の正常な作動が妨げられることになる。そのため、このような電源電圧の低下を抑制することが必要となる。【０００７】
ここで、図３３は、インターポーザー内の配線の一例を模式的に示す断面図である。
図３３に示すインターポーザー１０００は、インターポーザー内の配線の引き回しを行う配線１０２１と、半導体素子５０の接続端子と接続するためのパッド１０３２と、配線１０２１とパッド１０３２の間を電気的に接続するビア導体１０２２を備えている。また、電源電圧を供給するためのワイヤー１１０が接続されるパッド１０３４及びパッド１０３４と配線１０２１を接続するビア導体１０２３を備えている。【０００８】
電源用電流は、ビア導体１０２３を介して配線１０２１に流れる。
続いて、配線１０２１中を電源用電流が流れるが、その際には、配線の抵抗によって電圧が低下する。そのため、半導体素子５０に加える電圧であってビア導体１０２２に供給される電圧は、ワイヤーを通じてパッド１０３４に供給される電圧よりも低くなる。
なお、図３３及び本明細書中の各図面においては、電源電圧の高低を矢印の太さで模式的に示しており、線が太いほど電源電圧が高いことを示している。【０００９】
従って、ワイヤー１１０からの距離が遠くなるほど、インターポーザー１０００の内部の配線の抵抗による影響が大きくなって電源電圧が低くなり、半導体素子に適切な電源電圧が加わらなくなる。【００１０】
また、配線１０２１は、半導体素子の端子間隔の縮小に伴ってインターポーザー１０００の内部の狭い領域で多数の配線の引き回しをすることが求められるために、微細な配線となっていることがある。
そして、特許文献１に記載のインターポーザーのように、そうした配線が微細になって断面積が小さくなればなるほど単位長さあたりの抵抗値が大きくなり、半導体素子に加わる電源電圧が低下し易い傾向にある。その結果、半導体素子を正常に動作させるために必要な電圧値を下回ることとなり、半導体素子が正常に動作しなくなる可能性が高い。【００１１】
本発明は、上記のような問題に鑑み、インターポーザーを介して接続された半導体素子に加わる電源電圧の低下という問題を解決するためにされたものであり、インターポーザー内で電源電圧が低下しにくいインターポーザーを提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１に記載のインターポーザーは、基板と、
上記基板の内部に形成されてなる導体部と、
上記基板上及び上記導体部上に形成されている少なくとも一層の絶縁層と、
上記絶縁層の内部又は上記絶縁層上に形成されている配線と、
上記絶縁層のうち最も外側の絶縁層の上に形成されていて、電子部品を搭載するための第１パッドと、上記絶縁層内に形成され、上記導体部と上記第１パッドを電気的に接続する接続導体とを備えることを特徴とする。【００１３】
請求項１に記載のインターポーザーにおいては、基板の内部に導体部が形成されており、導体部と第１パッドとが接続導体を介して電気的に接続されている。
そして、第１パッドは最も外側の上記絶縁層の上に形成されているため、第１パッドには半導体素子の端子を接続させることができる。【００１４】
こうした場合、配線基板上の電源回路により供給された電源電圧が、基板の内部の導体部を介して半導体素子に加えられる。すなわち、基板上に形成された引き回し用の微細な配線を通ることなく、半導体素子に電源電圧を加えることができる。【００１５】
インターポーザー内の引き回し用の微細配線を介することなく半導体素子に電源電圧を加えることができると、そうした微細配線において電源電圧が低下するといった不具合が生じることなく、半導体素子に充分な電源電圧を加えることができる。【００１６】
請求項２に記載のインターポーザーにおいては、上記導体部の厚みが上記配線の厚みよりも大きい。これによれば、配線よりも厚みの大きい導体部における電圧降下をより効果的に抑制でき、半導体素子に充分な電源電圧を加えることが一層容易となる。
また、請求項３に記載のインターポーザーにおいて、上記第１パッドは電源用のパッドである。【００１７】
請求項４に記載のインターポーザーにおいて、上記基板はシリコンからなる。
シリコンからなる基板は平坦度が極めて高いため、その表面上に微細な配線を形成することが可能となる。さらに、搭載される半導体素子とインターポーザーとの間の熱膨張係数の相違による、インターポーザーの反りを抑制することができる。【００１８】
請求項５に記載のインターポーザーにおいて、上記接続導体は、少なくとも１つの第１ビア導体よりなる。
また、請求項６に記載のインターポーザーにおいて、上記接続導体は複数の第１ビア導体よりなり、当該複数のビア導体は直線状に積層されてなる。
こうした場合、基板内の導体部から第１パッドまでの配線距離が最短となり、電圧降下を更に効果的に抑制することが可能となる。【００１９】
請求項７に記載のインターポーザーにおいて、上記導体部は、電源プレーン層である。
導体部がプレーン層であると、電源用電流が導体部内を流れる際に受ける抵抗がより小さくなり、半導体素子に至る配線において電源電圧がより低下しにくいインターポーザーとすることができる。【００２０】
請求項８に記載のインターポーザーにおいて、上記導体部は、電源用配線である。
これにより、基板上の配線層において信号用の配線と電源用の配線とを混在させる必要がなくなるので、その配線層における層数を低減することができる。【００２１】
請求項９に記載のインターポーザーでは、上記基板上及び上記導体部上の絶縁層の内部、又は、絶縁層の表面上には第１配線が形成されており、かつ、上記最も外側の上記絶縁層上には信号用の第２パッドが形成されており、
上記第２パッドと上記第１配線とは第２ビア導体を介して電気的に接続されている。【００２２】
インターポーザー内に形成した第１配線と信号用の第２パッドが第２ビア導体を介して接続されているため、信号用の微細な第１配線をインターポーザー内で引き回した後に、第２ビア導体を介して信号電圧を半導体素子に適切に加えることができる。【００２３】
請求項１０に記載のインターポーザーでは、上記接続導体は、少なくとも１つの第１ビア導体よりなり、上記第１ビア導体の径は、上記第２ビア導体の径よりも大きい。【００２４】
通常、ビア導体の抵抗は、その径が大きいほど小さくなるため、径が大きい第１ビア導体の抵抗は径が小さい第２ビア導体の抵抗よりも小さくなっている。
第１ビア導体は電源電圧が流れるビア導体であり、第２ビア導体は信号電圧が流れるビア導体である。第１ビア導体の径を大きくしてその抵抗値を小さくすることによって、導体部から第１パッドに至る配線における電源電圧の低下を効果的に抑制することができ、インターポーザー内における電源電圧の低下を一層抑制することができる。ちなみに、信号用の配線においては、電源用の配線と比較して小さい電流が流れるため、ビア導体の径をある程度小さくしても信号品質が劣化することはほとんどない。その結果、第２ビア導体を含む信号用の配線の微細化を図ることが可能となる。
なお、本明細書中において、ビア導体の径とはビア導体の最上位部分（頂部）の径を示すものとする。【００２５】
請求項１１に記載のインターポーザーでは、上記最も外側の上記絶縁層の上には、上記第２パッドを有する第２配線がさらに形成されており、上記第２配線と上記第１配線とは、第２ビア導体を介して電気的に接続されている。【００２６】
第２パッドを有する第２配線が設けられ、第１配線と第２配線が第２ビア導体を介して電気的に接続されていると、第１配線を用いて信号用の配線を引き回した後に、さらに第２配線を用いて信号用の配線を引き回して半導体素子に信号電圧が加えられる。すなわち、第１配線と第２配線とにより信号用の配線の引き回しが可能となる。仮に、第１ビア導体を含む電源用の配線を半導体素子直下の領域に形成した際には、そうした電源用の配線を避けるように信号用の配線を引き回すことが可能となる。【００２７】
請求項１２に記載のインターポーザーでは、上記接続導体は、少なくとも１つの第１ビア導体よりなり、上記第１ビア導体の径は、上記第２ビア導体の径よりも大きい。
ビア導体の径の関係がこのように定められていると、導体部から第１ビア導体を経て第１パッドに至る配線における電源電圧の低下を効果的に抑制することができる。【００２８】
請求項１３に記載のインターポーザーにおいて、上記基板は、さらに貫通電極を備えており、上記貫通電極と上記接続導体とが上記導体部を介して電気的に接続されている。【００２９】
基板に貫通電極が設けられていると、半田バンプ等の外部接続端子を介して、インターポーザーの貫通電極と配線基板とを接続することが可能となる。こうした場合、インターポーザーと配線基板とをワイヤーを介して接続する場合と比較して、短い距離で半導体素子へ電源電圧を加えることが可能となる。その結果、配線基板から半導体素子に至る過程での電圧降下が抑制され、電源電圧を半導体素子に適切に加えることができる。【００３０】
請求項１４に記載のインターポーザーにおいて、上記絶縁層は、上記基板上及び上記導体部上に形成されており無機材料からなる無機絶縁層と、上記無機絶縁層の上に形成されており有機材料からなる有機絶縁層とからなる。【００３１】
請求項１５に記載のインターポーザーにおいて、上記無機絶縁層内には第１配線がさらに形成されており、上記無機絶縁層の表面と上記第１配線の表面が略同一平面上に位置する。【００３２】
半導体プロセスを採用して無機絶縁層内に形成された第１配線は、信号用の配線の引き回しに適した微細配線とすることが可能となる。また、無機絶縁層の表面と上記第１配線の表面が略同一平面上に位置していると、無機絶縁層の上に形成される有機絶縁層の平坦性を確保でき、第２配線を精度良く形成することができる。【００３３】
請求項１６に記載のインターポーザーにおいて、第２パッド又は上記第２パッドを有する第２配線は、最も外側の上記有機絶縁層の表面に形成されてなる。【００３４】
請求項１７に記載のインターポーザーの製造方法は、基板に凹部を形成する工程と、
上記凹部内に導体部を形成する工程と、
上記基板上及び上記導体部上に少なくとも一層の絶縁層を形成する工程と、
最も外側の上記絶縁層上に第１パッドを形成するとともに、上記第１パッドと上記導体部とを電気的に接続する接続導体を上記絶縁層内に形成する工程を含む。【００３５】
このような工程によると、配線基板から半導体素子に至る配線において電源電圧が低下しにくいインターポーザーを製造することができる。【００３６】
請求項１８に記載のインターポーザーの製造方法においては、上記基板としてシリコンを用いる。
シリコンからなる基板は平坦度が極めて高いため、基板としてシリコンを用いることによって、その表面上に微細な配線を形成することができる。【００３７】
請求項１９に記載のインターポーザーの製造方法は、
上記基板上及び上記導体部上に無機絶縁層を形成し、
上記無機絶縁層の内部に第１配線を形成し、
上記無機絶縁層上及び上記第１配線上に有機絶縁層を形成し、
上記有機絶縁層上に第２配線を形成するとともに、上記第１配線と上記第２配線とを電気的に接続する第２ビア導体を形成する工程を含む。【００３８】
そして、請求項２０に記載のインターポーザーの製造方法は、上記第１配線をダマシン法により形成し、上記第２配線をセミアディティブ法により形成する。【００３９】
無機絶縁層内に第１配線をダマシン法により形成すると、第１配線を微細配線にして精度よく形成することができる。さらに、平坦性の高い配線を形成することが可能となる。
また、有機絶縁層上に第２配線をセミアディティブ法により形成すると、第２配線を低コストで精度良く形成することができる。
【発明を実施するための最良の形態】
【００４０】
（第一実施形態）
以下、本発明の実施形態を説明する。
図１は、第一実施形態のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
本実施形態のインターポーザー１は、図１に示すように、半導体素子５０と配線基板１００との間に介在される。
半導体素子５０とインターポーザー１は、例えばバンプ４２を介して接続されている。インターポーザー１と配線基板１００は、ワイヤー１１０、１１１を介して接続されている。【００４１】
これらワイヤー１１０、１１１を介して種々の電流がインターポーザーに供給される。【００４２】
図２は、第一実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。
また、図３は、図２に示すインターポーザーに保護膜が設けられ、ワイヤーが接続され、半導体素子が搭載された形態の一例を模式的に示す断面図である。なお、図３においては便宜上、電源用電流が流れるワイヤーを１１０とし、信号用電流が流れるワイヤーを１１１とする。【００４３】
図２に示す本実施形態のインターポーザー１は、内部に導体部１１が形成された基板１０と、無機材料よりなる無機絶縁層２０と、無機絶縁層２０の内部に形成された第１配線２１と、有機材料よりなる有機絶縁層３０と、有機絶縁層３０の表面に形成された第２配線３１及び第１〜第４パッドと、導体部とパッドの間、第１配線とパッドの間、又は、第１配線と第２配線の間をそれぞれ電気的に接続するビア導体とを有する。
図３には、本実施形態のインターポーザー１にさらに保護膜４０が設けられ、半導体素子５０が搭載された様子を示している。
なお、無機絶縁層２０と有機絶縁層３０の間には無機薄膜１２９が設けられている。
以下、これら各部位の詳細について、図２及び図３を参照して、下側から順次説明する。【００４４】
まず、基板１０について説明する。
本実施形態における基板１０を形成する材料としては、シリコン、窒化珪素、炭化珪素、窒化アルミニウム、ムライト等が挙げられる。或いは銅等の金属であってもよい。それらのうち、表面の平坦度が高く、微細な配線を形成できるといった観点で、シリコンを用いることが好ましい。
この基板１０の厚みとしては特に限定されないが、３０〜８００μｍが好ましい。基板１０の厚みが３０μｍ未満の場合は、インターポーザーの剛性が確保できない可能性がある。一方、基板１０の厚みが８００μｍを超える場合は、インターポーザー全体の厚みが増加してしまい好ましくない。【００４５】
基板１０の内部には、導体部１１が形成されている。
導体部１１は、導体が面状に形成されてなる層（以下、電源プレーン層ともいう）であり、銅めっき１２及び銅めっきの下の導体薄膜１３からなる。
導体部１１は、基板１０の上面に形成された面状の凹部１０２（図４（ｂ）参照）を埋めるように形成されており、導体部の厚さとしては１０〜４００μｍが好ましい。【００４６】
また、基板１０としてシリコンを採用した本実施形態においては、導体部１１と基板１０の間には、絶縁膜１４が形成されている。
絶縁膜１４の材料は、絶縁性のある材料であれば特に限定されるものではないが、ＳｉＯ２（二酸化珪素）等の無機材料からなる層であることが望ましい。【００４７】
続いて、無機絶縁層２０、及び、無機絶縁層の内部の配線について説明する。
第一実施形態における無機絶縁層２０は、ＳｉＯ２、Ｓｉ３Ｎ４（窒化珪素）等の無機材料よりなる層である。具体的な層構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。【００４８】
無機絶縁層２０の内部には、導体部１１と第１パッド３２を接続するための接続導体２２を構成する第１ビア導体２２ａが形成されている。この第１ビア導体２２ａの下面は導体部１１と接続されている。
さらに、後述する第３パッド３４と導体部１１とを接続するための接続導体２３を構成する第３ビア導体２３ａが形成されている。この第３ビア導体２３ａの下面は導体部１１と接続されている。
従って、第１ビア導体２２ａと第３ビア導体２３ａとは、導体部１１を介して電気的に接続されていることになる。
また、第１ビア導体２２a及び第３ビア導体２３ａは、銅めっき及び銅めっきの下のシード層からなる。シード層の構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。【００４９】
無機絶縁層２０の内部には、さらに第１配線２１が形成されている。
第１配線２１は、無機絶縁層２０の内部に、第１配線２１の表面が無機絶縁層２０の表面と略同一平面に位置するように形成されている。
また、第１配線２１は、銅めっき及び銅めっきの下のシード層からなる。シード層の構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。【００５０】
第１配線２１は、ランド２４、２５及び、各ランド２４、２５の間を接続する配線部２６を有する。この第１配線２１の厚みは、１〜５μｍである。【００５１】
第一実施形態において、第１ビア導体２２ａ、第３ビア導体２３ａ及び第１配線２１はダマシン法によって形成されている。そのため、無機絶縁層２０、第１ビア導体２２ａ、第３ビア導体２３ａ及び第１配線２１からなる表面は略同一平面上に位置している。【００５２】
また、第１配線２１はダマシン法によって形成されているため、配線部２６が微細配線（Ｌ／Ｓ＝０．５／０．５〜１０／１０μｍ）となっている。
また、第１配線２１の断面積は、後述する第２配線の断面積よりも小さくなっている。【００５３】
続いて、有機絶縁層３０、及び、有機絶縁層の内部及び有機絶縁層上の配線について説明する。
第一実施形態における有機絶縁層３０は、有機材料よりなり、無機絶縁層２０上及び第１配線２１上に形成されている。この有機絶縁層３０は、開口３６（図９（ｂ）参照）を有し、開口３６には第１ビア導体２２ｂ、第２ビア導体３７、第３ビア導体２３ｂ、及び、第４ビア導体３８が形成されている。【００５４】
第１ビア導体２２ｂは、第１ビア導体２２ａの真上に形成されており、接続導体２２を形成している。
第３ビア導体２３ｂも同様に第３ビア導体２３ａの真上に形成されており、接続導体２３を形成している。
第２ビア導体３７の下面は第１配線２１のランド２４と接続されており、第４ビア導体３８の下面は第１配線２１のランド２５と接続されている。
従って、第２ビア導体３７と第４ビア導体３８とは、第１配線２１を介して電気的に接続されていることとなる。【００５５】
有機絶縁層３０上には、第１パッド３２、第２パッド３３、第３パッド３４、第４パッド３５が掲載されている。
有機絶縁層３０上には、さらに、第２配線３１が形成されており、第２パッド３３と第２ビア導体３７とが第２配線３１を介して電気的に接続されている。この第２配線３１の厚みは、３〜１０μｍである。【００５６】
第１パッド３２は、電源用のパッドであり、半導体素子５０の電源用の接続端子に接続される。第１パッド３２はその下面で第１ビア導体２２に接続されているため、第１パッド３２と導体部１１とは第１ビア導体２２ａ、２２ｂ（接続導体２２）を介して電気的に接続されている。【００５７】
第３パッド３４は、ワイヤー１１０が接続されるパッドである。この第３パッド３４と導体部１１とは第３ビア導体２３ａ、２３ｂ（接続導体２３）を介して電気的に接続されている。【００５８】
従って、第１パッド３２と第３パッド３４の間は、第３パッド３４の側から、第３パッド３４、第３ビア導体２３ａ、２３ｂ、導体部１１、第１ビア導体２２ａ、２２ｂ及び第１パッド３２を経て電気的に接続されている。
第３パッド３４にワイヤー１１０が接続されて電源電圧が第３パッド３４に供給されると、電源電圧は図３において実線の矢印で模式的に示した経路で第１パッド３２まで伝わる。
第一実施形態においては、導体部１１は面状に形成されている電源プレーン層であるため、導体部１１内を電流が流れる際には、導体部１１内の電流の伝送は第３ビア導体２３ａの下面と第１ビア導体２２ａの下面の間の最短経路で行われる。
また、導体部１１は、厚みが１０〜４００μｍであって、微細配線のような抵抗の大きい配線ではなく、抵抗の小さい導体である。
そのため、ワイヤー１１０を介して第３パッド３４に供給された電源電圧がインターポーザー１の内部で降下することが防止され、第１パッド３２には適切な電源電圧が供給される。【００５９】
第２パッド３３は、信号用のパッドであり、半導体素子５０の信号用の接続端子に接続される。
第４パッド３５は、ワイヤー１１１が接続されるパッドである。この第４パッド３５は第４ビア導体３８を介して第１配線２１に接続されている。
また、有機絶縁層３０上には、図示しないがグランド用のパッドも形成されている。【００６０】
従って、第２パッド３３と第４パッド３５との間は、第４パッド３５の側から、第４パッド３５、第４ビア導体３８、第１配線２１（ランド２５、配線部２６及びランド２４を含む）、第２ビア導体３７、第２配線３１、第２パッド３３を経て電気的に接続されている。
第４パッド３５にワイヤー１１１が接続されて信号電圧が第４パッド３５に供給されると、信号電圧は図３において破線の矢印で模式的に示した経路で第２パッド３３まで伝わる。【００６１】
上述したように、信号用電流の流れる配線については、第１配線２１を用いて微細な配線の引き回しが行われている。そして、微細な配線の引き回しが必要でない領域の配線については、断面積が第１配線２１よりも大きい第２配線３１を用いて配線が行われている。【００６２】
有機絶縁層３０は、熱硬化性樹脂、感光性樹脂、熱硬化性樹脂の一部に感光性基が付与された樹脂、熱可塑性樹脂、又は、これらの樹脂を含む樹脂複合体等からなる層である。
具体的には、感光性ポリイミド樹脂からなることが望ましい。【００６３】
第１ビア導体２２ｂ、第３ビア導体２３ｂ、第２ビア導体３７、第４ビア導体３８及び第２配線３１は、銅めっき及び銅めっきの下のシード層からなる。
シード層の構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。【００６４】
本実施形態において、第１ビア導体２２ｂ、第３ビア導体２３ｂ、第２ビア導体３７、第４ビア導体３８及び第２配線３１はセミアディティブ法によって形成されている。【００６５】
また、第１ビア導体２２ａ、２２ｂの径は第２ビア導体３７の径よりも大きくなっている。第１ビア導体２２ａ、２２ｂの径は、２〜３０μｍが望ましく、第２ビア導体３７の径は、０．５〜１０μｍが望ましい。【００６６】
次に、保護膜４０及び半導体素子５０について説明する。
保護膜４０は、有機絶縁層３０の上及び第２配線３１の上に形成されている。この保護膜４０は、各パッドを部分的に露出させる開口４１（図１１（ａ）参照）を有している。すなわち、図３に示すように、各パッドの外縁部は、保護膜４０により被覆されている。【００６７】
保護膜４０の材料は特に限定されるものではないが、有機絶縁層３０との密着性の観点から、有機材料であることが好ましい。
そして、第１パッド３２及び第２パッド３３が露出される開口４１には、バリアメタル層４３を介してはんだよりなるバンプ４２が形成されており、このバンプ４２を介して半導体素子５０がインターポーザーに実装されている。
また、半導体素子５０とインターポーザー１との間にはアンダーフィル樹脂５３が充填されている。さらに、半導体素子５０は封止樹脂５１により封止されている。【００６８】
以下、本実施形態のインターポーザーの製造方法について図面を用いて説明する。
図４（ａ）、図４（ｂ）、図４（ｃ）、図５（ａ）、図５（ｂ）及び図５（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
以下、基板内に導体部を形成する工程について説明する。【００６９】
まず、図４（ａ）に示すように、シリコンウェハからなる基板１０にレジストを塗布し、マスクを介して露光、現像することによってレジストパターン１０１を形成する。
なお、本明細書中において示す各レジストパターンは上記方法によって形成することができる。また、レジストを塗布する代わりにドライフィルムを用いてもよい。
続いて、図４（ｂ）に示すように、例えばドライエッチング（反応性イオンエッチング）によって基板１０のレジストパターンが形成されていない部位のエッチングを行い、凹部１０２を形成する。なお、この凹部１０２の形成方法としては、所定のエッチング液を用いてのウェットエッチングが採用されてもよい。
さらに、図４（ｃ）に示すように、ＳｉＯ２からなる絶縁膜１４をＣＶＤ（化学気相成長）法によって形成する。【００７０】
次に、図５（ａ）に示すように、絶縁膜１４の表面にＮｉ／Ｃｕからなる導体薄膜１３を、例えばスパッタリングにより形成する。なお、導体薄膜１３の構成はこれに限定されるものではない。また、導体薄膜１３の形成方法としてはスパッタリングに限定されるものではなく、例えば無電解めっきを採用してもよい。【００７１】
次に、図５（ｂ）に示すように、導体薄膜１３を給電層として電解銅めっきを行い電解銅めっき層１２を形成する。電解銅めっきは、従来公知の方法により行えばよい。【００７２】
次に、図５（ｃ）に示すように、凹部１０２が形成されていない部位の導体薄膜１３及び絶縁膜１４を除去して基板１０を露出させるようにＣＭＰ（化学機械研磨）を行って平坦化処理を行う。
以上の工程により、基板１０の内部であって凹部１０２が形成された部位に導体部１１（電源プレーン層）が形成される。【００７３】
以下、導体部を形成した後の工程について、図５（ｃ）において両矢印Ｒで示す領域、すなわち導体部１１を設けた領域のみを示した図面を用いて説明する。
図６（ａ）、図６（ｂ）、図６（ｃ）、図６（ｄ）、図７（ａ）、図７（ｂ）、図７（ｃ）、図７（ｄ）、図８（ａ）、図８（ｂ）、及び、図８（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
以下、無機絶縁層及び無機絶縁層内部の配線を形成する工程について説明する。【００７４】
まず、図６（ａ）に示すように、基板１０の上及び導体部１１の上に、無機絶縁膜（第１Ｓｉ３Ｎ４層１２１、第１ＳｉＯ２層１２２、第２Ｓｉ３Ｎ４層１２３）をそれぞれＣＶＤ法によって成膜する。【００７５】
次に、図６（ｂ）に示すように、第２Ｓｉ３Ｎ４層１２３の上にレジストパターン１２４を形成する。【００７６】
次に、ドライエッチング（反応性イオンエッチング）を行い、レジストパターン１２４の形成されていない部分の第２Ｓｉ３Ｎ４層１２３をエッチングする。
これにより、図６（ｃ）に示すようなパターンを第２Ｓｉ３Ｎ４層１２３に形成する。【００７７】
次に、図６（ｄ）に示すように、レジストパターン１２４を除去するともに、第２ＳｉＯ２層１２５をＣＶＤ法によって成膜する。【００７８】
次に、第２ＳｉＯ２層１２５の上にレジストパターン１２６を形成する。
さらに、ドライエッチング（反応性イオンエッチング）を行い、レジストパターン１２６の形成されていない部分の第２ＳｉＯ２層１２５をエッチングする。さらに、第２Ｓｉ３Ｎ４層１２３から露出する部位の第２ＳｉＯ２層１２２をエッチングする。
上記工程をまとめて図７（ａ）に示す。【００７９】
次に、図７（ｂ）に示すように、ガス種を変更してさらにドライエッチング（反応性イオンエッチング）を行い、表面に露出している第２Ｓｉ３Ｎ４層１２３及び第１Ｓｉ３Ｎ４層１２１を除去する。
第１Ｓｉ３Ｎ４層１２１が除去された部位には、導体部１１が露出することとなる。
さらに、図７（ｃ）に示すようにレジストパターン１２６を除去する。【００８０】
次に、図７（ｄ）に示すように、露出した導体部１１、第１ＳｉＯ２層１２２及び第２ＳｉＯ２層１２５の表面にシード層１２７を、例えばスパッタリングにより形成する。本実施形態では、シード層１２７は、下から順にＴａＮ、Ｔａ、Ｃｕのスパッタリング膜により構成されるが、これに限定されるものではない。【００８１】
次に、図８（ａ）に示すように、シード層１２７を給電層として電解銅めっきを行い電解銅めっき層１２８を形成する。電解銅めっきは、従来公知の方法により行えばよい。【００８２】
次に、図８（ｂ）に示すように、ＣＭＰを行って、電解銅めっき層１２８、及び、第２ＳｉＯ２層１２５表面のシード層１２７を除去する。
なお、ＣＭＰは従来のダマシン法において知られている方法及び装置を用いて行えばよい。
この工程までで形成される、第１Ｓｉ３Ｎ４層１２１、第１ＳｉＯ２層１２２、第２Ｓｉ３Ｎ４層１２３及び第２ＳｉＯ２層１２５からなる層が、無機絶縁層２０となる。
また、ＣＭＰを行った後に残ったシード層１２７及び電解銅めっき層１２８が、第１配線２１及び第１ビア導体２２ａとなる。
なお、図示していないが第３ビア導体２３ａも第１ビア導体２２ａと同様にして形成される。【００８３】
以上の工程によって、無機絶縁層、第１配線及び第１ビア導体２２ａ（第３ビア導体２３ａ）を形成することができる。
また、無機絶縁層２０及び第１配線２１の表面には、Ｓｉ３Ｎ４等の無機薄膜１２９がＣＶＤ法等により形成される（図８（ｃ）参照）。この無機薄膜１２９は、有機絶縁層と無機絶縁層との密着性を高める目的で設けられる。【００８４】
以下、有機絶縁層、並びに、有機絶縁層内部及び有機絶縁層上の配線を形成する工程について説明する。
図９（ａ）、図９（ｂ）、図９（ｃ）、図９（ｄ）、図１０（ａ）、図１０（ｂ）、及び、図１０（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。【００８５】
まず、図９（ａ）に示すように、無機薄膜１２９の上（無機絶縁層２０、第１配線２１及び第１ビア導体２２ａの上）に有機絶縁層３０を形成し、図９（ｂ）に示すように開口３６を形成する。
有機絶縁層３０を形成する方法としては、例えば未硬化の感光性ポリイミド樹脂をロールコーター等を用いて塗布する方法等を用いることができる。
開口を形成する方法としては、露光現像処理を用いることができる。
次いで、図９（ｃ）に示すように、開口３６から露出する無機薄膜１２９を、ドライエッチング（例えば反応性イオンエッチング）により除去する。【００８６】
次に、図９（ｄ）に示すように有機絶縁層３０の表面（開口３６の壁面を含む）と、開口３６より露出した第１配線２１及び第１ビア導体２２ａの上面にシード層１３１を形成する。
シード層１３１は、例えばスパッタリングにより形成され、本実施形態においてはＴｉ及びＣｕよりなる。なお、シード層１３１の構造及び形成方法は、これに限定されるものではない。【００８７】
次に、図１０（ａ）に示すように、めっきレジスト層を形成し、めっきレジストをマスクを介して露光、現像することによって、各パッド及び第２配線を形成する位置のめっきレジストを除去してめっきレジストパターン１３２を形成する。
めっきレジストとしては、例えば感光性ドライフィルム等を使用することができる。
なお、本明細書中において、めっきレジストパターンの形成は同様の方法によって行うことができる。【００８８】
続いて、図１０（ｂ）に示すように、シード層１３１を給電層として電解銅めっきを行って、めっきレジストパターン１３２が形成されていない部位に銅めっきを施す。これにより、第１ビア導体２２ａの上に、第１ビア導体２２ｂと第１パッド３２が一体化して形成される。
さらに、第２ビア導体３７が第１配線２１の上に形成され、第２配線３１及び第２パッド３３が第２ビア導体３７と一体化して形成される。
なお、図示していないが第３ビア導体２３ａの上に第３ビア導体２３ｂが形成され、第３パッドと第３ビア導体２３ｂが一体化して形成される。また、第４ビア導体が第１配線の上に形成され、第４パッドと第４ビア導体が一体化して形成される。【００８９】
次に、図１０（ｃ）に示すように、残っためっきレジストパターンを除去するとともに、除去しためっきレジストパターンの下のシード層１３１をエッチングによって除去する。シード層１３１をエッチングする方法としては特に限定されないが、電解銅めっきのオーバーエッチングを抑制するといった観点から、ドライエッチング（反応性イオンエッチング）が好ましい。
以上の工程により、有機絶縁層、並びに、有機絶縁層内部及び有機絶縁層上の配線を形成することができる。【００９０】
以下、保護膜を形成する工程について説明する。
図１１（ａ）及び図１１（ｂ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、有機絶縁層３０上にさらに別の有機絶縁層４０を形成する。そして、新たに形成した有機絶縁層４０の上に開口４１を形成する。この新たに形成した有機絶縁層４０が保護膜となる。
これらの工程をまとめて図１１（ａ）に示している。
保護膜としての有機絶縁層４０としては、有機絶縁層３０と同様の材料を用いることができる。また、開口４１を形成する方法も、有機絶縁層３０に開口３６を形成する方法と同様の方法を用いることができる。【００９１】
次に、図１１（ｂ）に示すように、有機絶縁層４０に設けた開口４１にバリアメタル層４３を形成する。このバリアメタル層４３は、例えば窒化タンタル及びタンタルを順次スパッタすることで形成される。なお、このバリアメタル層４３の構成材料及び形成方法は特に限定されるものではない。また、図示は省略するが、保護膜の開口から露出するバリアメタル層４３の表面にＮｉ／Ａｕめっき又はＮｉ／Ｐｄ／Ａｕめっきを施す。これは、後述するはんだ接合を行ったときに、はんだとパッドとの密着性を確保するためである。
上記工程によって、本実施形態のインターポーザー１が製造される。
なお、保護膜の形成及びバリアメタル層の形成については、必要に応じて行えばよい。【００９２】
続いて、本実施形態のインターポーザーに半導体素子を搭載する工程について説明する。
図１２（ａ）、図１２（ｂ）は、第一実施形態のインターポーザーに半導体素子を搭載する工程の一例を模式的に示す断面図である。
まず、図１２（ａ）に示すように、バリアメタル層４３の上にはんだよりなるバンプ４２を形成する。【００９３】
次に、このバンプ４２を半導体素子５０の接続端子（図示せず）とフリップチップ実装によって接続する。
そして、半導体素子５０とインターポーザー１との間にアンダーフィル樹脂５３を充填し、それを硬化させる。次いで、搭載した半導体素子５０の周囲を封止樹脂５１で封止する。
これらの工程をまとめて図１２（ｂ）に示している。
なお、アンダーフィル樹脂及び封止樹脂としては、公知の樹脂を用いればよい。【００９４】
また、基板としてシリコンウェハを用いて、シリコンウェハ上に上述の配線層を形成した場合、各インターポーザーの寸法に対して充分大きいシリコンウェハを用いることによって、１枚のシリコンウェハから複数のインターポーザーを形成することができる。この場合、シリコンウェハ上に上述の配線層を形成した後、例えばダイサー等により所定の大きさに切断することで各インターポーザー単位に個片化される。【００９５】
以下、本実施形態のインターポーザー及びインターポーザーの製造方法の作用効果について列挙する。
（１）本実施形態のインターポーザーでは、第３パッドに電源用電流が流れるワイヤーが接続され、第３ビア導体を介して導体部に電源電圧が供給される。
そして、導体部から第１ビア導体を介して電源用の第１パッドに電源電圧を供給することができる。従って、インターポーザー内に形成された引き回し用の配線を通ることなく、第１パッドに電源電圧を供給することができる。
そのため、インターポーザー内で電源電圧が低下することが防止され、第１パッドに接続された半導体素子に充分な電源電圧を加えることができる。【００９６】
（２）また、本実施形態のインターポーザーは、シリコンからなる基板を有している。基板を有することによって、インターポーザーに剛性が付与され、例えば熱膨張によるインターポーザーの反りを低減することができる。さらに、シリコンからなる基板は平坦度が極めて高いため、その表面上に微細な配線を形成することが可能となる。加えて、搭載される複数の半導体素子とインターポーザーとの間の熱膨張係数の相違による、インターポーザーの反りをより抑制することができる。【００９７】
（３）また、導体部が電源プレーン層となっているため、電源用電流が導体部内を流れる際に受ける抵抗がより小さくなり、半導体素子に至る配線において電源電圧が低下しにくいインターポーザーとすることができる。【００９８】
（４）また、インターポーザー内に形成した第１配線と信号用の第２パッドが第２ビア導体を介して接続されているため、信号用の微細な第１配線をインターポーザー内で引き回した後に、第２ビア導体を介して信号電圧を半導体素子に加えることができる。【００９９】
（５）また、第１ビア導体の径が第２ビア導体の径よりも大きくなっている。
第１ビア導体の径を大きくして第１ビア導体の抵抗値を小さくすることによって、導体部から第１パッドに至る配線における電源電圧の低下を効果的に抑制することができ、インターポーザー内における電源電圧の低下を一層抑制することができる。【０１００】
（６）また、第２パッドを有する第２配線が設けられ、第１配線と第２配線が第２ビア導体を介して電気的に接続されている。
そのため、第１配線を用いて信号用の配線を引き回した後に、さらに第２配線を用いて信号用の配線を引き回して半導体素子に信号電圧が加えられる。すなわち、第１配線と第２配線とにより信号用の配線の引き回しが可能となる。【０１０１】
（７）また、無機絶縁層内に第１配線が形成されており、無機絶縁層の表面と第１配線の表面が略同一平面上に位置する。
半導体プロセスを採用して無機絶縁層内に形成された第１配線は、信号用の配線の引き回しに適した微細配線とすることが可能となる。また、無機絶縁層の表面と第１配線の表面が略同一平面上に位置していると、無機絶縁層の上に形成される有機絶縁層の平坦性を確保でき、第２配線を精度良く形成することができる。【０１０２】
（８）本実施形態のインターポーザーの製造方法では、電源電圧が導体部から接続導体を介して第１パッドに供給される構造を有する、インターポーザー内で電源電圧が低下しにくいインターポーザーを製造することができる。【０１０３】
（９）また、本実施形態のインターポーザーの製造方法では、無機絶縁層内に第１配線をダマシン法により形成し、有機絶縁層上に第２配線をセミアディティブ法により形成する。そのため、第１配線を微細配線にして精度よく形成することができる。さらに、平坦性の高い配線を形成することが可能となる。
また、第２配線を低コストで精度良く形成することができる。【０１０４】
（第二実施形態）
本実施形態のインターポーザーは、第２配線を有さず、第２パッドと第１配線とが第２ビア導体のみを介して電気的に接続されている点で第一実施形態と異なる。
図１３は、第二実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。
図１３に示すインターポーザー２においては、第２ビア導体３７と第２パッド３３とが一体化しており、第２配線が形成されていない。【０１０５】
第二実施形態のインターポーザー２においては、第２パッド３３と第４パッド３５との間は、第４パッド３５の側から、第４パッド３５、第４ビア導体３８、第１配線２１（ランド２５、配線部２６及びランド２４を含む）、第２ビア導体３７、第２パッド３３を経て電気的に接続されている。
第４パッド３５にワイヤー１１１が接続されて信号電圧が供給されると、信号電圧は図１３において破線の矢印で模式的に示した経路で第２パッド３３まで伝わる。【０１０６】
また、第二実施形態のインターポーザーは、第一実施形態のインターポーザーの製造方法において、第２配線を形成せずに第２ビア導体と第２パッドを一体化して形成することで製造することができるため、その製造方法の詳細な説明は省略する。
本実施形態では第一実施形態において説明した効果（１）〜（５）、（７）及び（８）を発揮することができる。【０１０７】
（第三実施形態）
本実施形態のインターポーザーは、導体部が電源プレーン層ではなく、電源用の配線となっている点で第一実施形態と異なる。
すなわち、基板に形成された電源用の配線は、ワイヤー１１０が接続される第３パッドの直下を始点とし、この点から電源用の各第１パッドの直下までが電気的に接続されるように形成されている。【０１０８】
電源用の配線は、その配線抵抗を小さくするといった観点から、配線の幅が１０μｍ以上であることが望ましい。
電源用の配線の配線抵抗を小さくすることによって、インターポーザーの内部での電圧降下が抑制され、半導体素子に適切な電源電圧を加えることができる。
本実施形態では第一実施形態において説明した効果（１）、（２）及び（４）〜（９）を発揮することができる。【０１０９】
（第四実施形態）
本実施形態においては、基板に貫通電極が形成されており、電源電圧が貫通電極を介して半導体素子に加えられる点で第一実施形態と異なる。
図１４は、第四実施形態のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
本実施形態のインターポーザー４は、図１４に示すように、半導体素子５０と配線基板１００との間に介在される。
半導体素子５０は、例えばバンプ４２を介してインターポーザー４に搭載されている。
インターポーザー４と配線基板１００は、信号電圧を供給するワイヤー１１１を介して接続されていることに加えて、バンプ６４を介して接続されている。【０１１０】
図１５は、第四実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。
図１５に示すインターポーザー４においては、基板１０の下面（裏面）に開口する貫通孔が形成され、その貫通孔に貫通電極６１が形成されている。
貫通電極６１は、基板１０の上面（表面）の接続導体２２と基板１０の下面のパッド６６（配線）とを電気的に接続する。そして、貫通電極６１から導体部１１を経て半導体素子に電源電圧を加えることができる。【０１１１】
また、導体部１１を除く基板１０と貫通電極６１の間は絶縁膜６３で隔てられており、基板１０の裏面にも絶縁膜６３が形成されている。【０１１２】
貫通電極６１は、その径が２０〜２００μｍであることが望ましい。
また、各貫通電極６１は、各第１パッド３２の直下に設けられていても良いし、各第１パッド３２の直下から離間した位置に設けられていても良い。
貫通電極６１が第１パッド３２の直下に設けられて、貫通電極６１と接続導体２２とが直線状に配置されていると、電源電圧が直線状に最短経路で半導体素子に加えられる。このため、配線抵抗の増大が抑制され、半導体素子に至るまでの電圧降下を効果的に抑制することができる。【０１１３】
そして、基板１０の下面のパッド６６上にバンプ６４等の外部接続端子が形成される。
なお、第四実施形態のインターポーザーでは、電源電圧の供給は貫通電極を介して行われるため、電源電圧を供給するためのワイヤーが接続される第３パッド及び第３パッドが接続される第３ビア導体は形成されていない。【０１１４】
第四実施形態のインターポーザーの製造方法は、貫通電極を形成する工程を除き、第一実施形態のインターポーザーの製造方法とほぼ同様である。そのため、第四実施形態のインターポーザーの製造方法のうち、第一実施形態のインターポーザーの製造方法と異なる工程について説明する。【０１１５】
図１６（ａ）、図１６（ｂ）、図１６（ｃ）、図１６（ｄ）、図１７（ａ）、図１７（ｂ）、図１７（ｃ）、図１８（ａ）、図１８（ｂ）及び図１８（ｃ）は、第四実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、図１６（ａ）及び図１６（ｂ）に示すように、シリコンウェハからなる基板１０にレジストパターン１０１を形成し、レジストパターン１０１が形成されていない部分をエッチングして凹部１０２を形成する。
次に、図１６（ｃ）に示すように、基板１０上にレジストパターン５０１を形成する。【０１１６】
次に、図１６（ｄ）に示すように、ドライエッチング（反応性イオンエッチング）によって基板１０のレジストパターン５０１が形成されていない部位のエッチングを行い、貫通孔５０２を形成する。
次に、８００〜１０００℃で熱処理を行って、基板１０の表面にＳｉＯ２からなる熱酸化膜を形成する。この熱酸化膜が絶縁膜６３となる（図１７（ａ）参照）。【０１１７】
次に、図１７（ｂ）に示すように、絶縁膜６３の表面にＮｉ／Ｃｕからなる導体薄膜５０３を、例えばスパッタリングにより形成する。導体薄膜５０３の構成は特に限定されるものではない。また、この導体薄膜５０３を無電解めっきにより形成してもよい。【０１１８】
次に、図１７（ｃ）に示すように、導体薄膜５０３を給電層として電解銅めっきを行い基板の両面に電解銅めっき層５０４を形成する。電解銅めっきは、従来公知の方法により行えばよい。
なお、電解銅めっきは、基板の両面を同時に行ってもよいし、片面ずつ行ってもよい。片面ずつ電解銅めっきを行う場合には、基板の下面全体に貫通孔を塞ぐようにシートを形成し、基板の上面及び貫通孔内を先にめっきする。その後にシートを除去し、基板の下面をめっきする。【０１１９】
次に、図１８（ａ）に示すように、凹部１０２が形成されていない部位の導体薄膜５０３及び絶縁膜６３を除去して基板１０を露出させるようにＣＭＰ（化学機械研磨）を行って平坦化処理を行う。
以上の工程により、基板１０の内部であって凹部１０２が形成された部位に導体部１１が形成される。【０１２０】
次に、図１８（ｂ）に示すように基板１０の下面にレジストパターン５０５を形成する。
次に、図１８（ｃ）に示すように、レジストパターン５０５が形成されていない部位の電解めっき層５０４及び導体薄膜５０３のエッチングを行い、貫通電極６１及びパッド６６を形成する。
以上の工程により、導体部１１と貫通電極６１が一体化して形成される。
その後は、第一実施形態のインターポーザーの製造方法と同様にして無機絶縁層の形成以後の工程を行うことによって、本実施形態のインターポーザーを製造することができる。
本実施形態では第一実施形態において説明した効果（２）〜（９）を発揮することができるとともに、以下の効果を発揮することができる。【０１２１】
（１０）本実施形態のインターポーザーでは、ワイヤーではなく貫通電極を介して半導体素子に電源電圧が加えられる。このため、第一実施形態と比較して、短い距離の配線で電源電圧を半導体素子に加えることが可能となる。その結果、半導体素子に至る配線における抵抗の増大が抑制され、半導体素子に至るまでの電圧降下を効果的に抑制することができる。そして、この貫通電極と接続導体とが直線状に形成されている場合、一層効果的である。【０１２２】
（第五実施形態）
本実施形態のインターポーザーは、基板に貫通電極が形成されており、信号電圧が貫通電極を介して半導体素子に加えられる点で第一実施形態と異なる。
図１９は、第五実施形態のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
本実施形態のインターポーザー５は、図１９に示すように、半導体素子５０と配線基板１００との間に介在される。
半導体素子５０は、第一実施形態と同様に、例えばバンプ４２を介してインターポーザー５に搭載されている。
インターポーザー５と配線基板１００は、ワイヤー１１０を介して接続されていることに加えて、バンプ７４を介して接続されている。【０１２３】
図２０は、第五実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。
図２０に示すインターポーザー５においては、基板１０の下面（裏面）に開口する貫通孔が形成され、その貫通孔に貫通電極７１が形成されている。
貫通電極７１は、基板１０の上面（表面）の第２ビア導体３７と基板１０の下面のパッド７６（配線）とを電気的に接続する。そして、貫通電極７１から第２ビア導体３７を経て半導体素子に信号電圧を加えることができる。【０１２４】
また、基板１０及び基板１０内の導体部１１と貫通電極７１の間は絶縁膜７３で隔てられており、基板１０の裏面にも絶縁膜７３が形成されている。【０１２５】
貫通電極７１は、その径が５０〜１５０μｍであることが望ましい。
また、各貫通電極７１は、各第２パッド３３及び第２ビア導体３７の直下に設けられていても良いし、各第２パッド３３の直下から離間した位置に設けられていても良い。すなわち、第２パッド３３と貫通電極７１とが、第２ビア導体３７及び第１配線（図示せず）を介して接続されていてもよい。なお、貫通電極７１が第２パッド３３及び第２ビア導体３７の直下に設けられて、貫通電極７１と第２ビア導体３７とが直線状に配置されていると、信号電圧が直線状に最短経路で半導体素子に加えられる。このため、信号の伝送速度を速めることが可能となる。【０１２６】
また、第五実施形態のインターポーザーでは、信号電圧の供給は貫通電極を介して行われるため、同様の電圧を供給するワイヤーが接続される第４パッド及び第４パッドが接続される第４ビア導体は形成されていない。【０１２７】
第五実施形態のインターポーザーの製造方法は、貫通電極を形成する工程を除き、第一実施形態のインターポーザーの製造方法とほぼ同様である。そのため、第五実施形態のインターポーザーの製造方法のうち、第一実施形態のインターポーザーの製造方法と異なる工程について説明する。【０１２８】
図２１（ａ）、図２１（ｂ）、図２１（ｃ）、図２２（ａ）、図２２（ｂ）、図２２（ｃ）、図２２（ｄ）、図２３（ａ）、図２３（ｂ）、図２３（ｃ）、図２４（ａ）、図２４（ｂ）、図２４（ｃ）、図２５（ａ）、図２５（ｂ）及び図２５（ｃ）は、第五実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
本実施形態においては、第一実施形態のインターポーザーの製造方法と同様にして、基板１０の内部に導体部１１を形成し、基板１０の上及び導体部１１の上に、無機絶縁膜（第１Ｓｉ３Ｎ４層１２１、第１ＳｉＯ２層１２２、第２Ｓｉ３Ｎ４層１２３）をそれぞれＣＶＤ法によって成膜する（図２１（ａ）参照）。【０１２９】
次に、第２Ｓｉ３Ｎ４層１２３の上にレジストパターン（図示せず）を設けた後、第１Ｓｉ３Ｎ４層１２１、第１ＳｉＯ２層１２２、第２Ｓｉ３Ｎ４層１２３を順次ドライエッチング（反応性イオンエッチング）によって除去し、さらにシード層６０１の形成、電解銅めっきによる電解銅めっき層６０２の形成を行い、さらにＣＭＰを行って、ビア６０３を形成する（図２１（ｂ）参照）。
次に、図２１（ｃ）に示すように第２ＳｉＯ２層１２５をＣＶＤ法によって成膜する。
なお、本実施形態においても、第１Ｓｉ３Ｎ４層１２１、第１ＳｉＯ２層１２２、第２Ｓｉ３Ｎ４層１２３及び第２ＳｉＯ２層１２５からなる層が無機絶縁層２０となる。【０１３０】
次に、図２２（ａ）に示すように無機絶縁層２０の上にレジストパターン６０４を形成する。
さらに、ドライエッチング（反応性イオンエッチング）によってレジストパターン６０４の形成されていない部分の無機絶縁層２０（第２ＳｉＯ２層１２５、第２Ｓｉ３Ｎ４層１２３、第１ＳｉＯ２層１２２及び第１Ｓｉ３Ｎ４層１２１）を除去する。
さらに、無機絶縁層２０下の導体部１１（導体薄膜を含む）を例えばＵＶレーザーを用いて除去する。
次いで、導体部１１の下の絶縁膜１４をドライエッチング（反応性イオンエッチング）によって除去する。
上記工程をまとめて図２２（ｂ）に示す。【０１３１】
次に、図２２（ｃ）に示すように、ドライエッチング（反応性イオンエッチング）によって基板１０に貫通孔６０５を形成する。
次に、ＣＶＤ法を用いて、基板１０の裏面及び貫通孔６０５内の表面にＳｉＯ２膜を形成する。このＳｉＯ２膜が絶縁膜７３となる（図２２（ｄ）参照）。【０１３２】
次に、図２３（ａ）に示すように、レジストパターン６０４を除去した後、図２３（ｂ）に示すように別のレジストパターン６０６を形成する。
次に、図２３（ｃ）に示すように、レジストパターン６０６が形成されていない部位の第２ＳｉＯ２層１２５を除去する。【０１３３】
次に、図２４（ａ）、図２４（ｂ）及び図２４（ｃ）に示すように、レジストパターン６０６の除去、スパッタリングによる導体薄膜６０７の形成、及び、電解銅めっきによる基板１０の両面への電解銅めっき層６０８の形成を行う。
なお、電解銅めっき層の形成は、第四実施形態のインターポーザーの製造方法と同様に、基板の両面について同時に行ってもよいし、片面ずつ行ってもよい。【０１３４】
その後は、図２５（ａ）に示すように、第２ＳｉＯ２層１２５が露出するまでＣＭＰを行う。これにより貫通電極７１の上面部分が形成されるとともに、第１ビア導体２２ａが形成される。【０１３５】
次に、図２５（ｂ）に示すように基板１０の下面にレジストパターン６０９を形成する。
その後、図２５（ｃ）に示すように、レジストパターン６０９が形成されていない部位の電解めっき層６０８及び導体薄膜６０７のエッチングを行い、貫通電極７１及びパッド７６を形成する。【０１３６】
その後は、第一実施形態のインターポーザーの製造方法と同様にして有機絶縁層の形成以後の工程を行うことによって、本実施形態のインターポーザーを製造することができる。
本実施形態では第一実施形態において説明した効果（１）〜（３）、（５）及び（８）を発揮することができる。【０１３７】
（第六実施形態）
本実施形態においては、ワイヤではなく、基板に設けられた貫通電極を介して電源電圧及び信号電圧が半導体素子に加えられる点で第一実施形態と異なる。【０１３８】
図２６は、第六実施形態のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
本実施形態のインターポーザー６は、図２６に示すように、半導体素子５０と配線基板１００との間に介在される。
半導体素子５０は、例えばバンプ４２を介してインターポーザー４に搭載されている。
インターポーザー６と配線基板１００は、バンプ６４を介して接続されており、ワイヤーを介しては接続されていない。【０１３９】
図２７は、第六実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。【０１４０】
電源用の貫通電極６１の形状は第四実施形態のインターポーザーとほぼ同様である。貫通電極６１は、基板１０の上面（表面）の接続導体２２と基板１０の下面のパッド６６（配線）とを電気的に接続する。そして、貫通電極６１から導体部１１を経て半導体素子に電源電圧を加えることができる。【０１４１】
信号用の貫通電極７１の形状は第五実施形態のインターポーザーと同様である。貫通電極７１は基板１０の上面（表面）の第２ビア導体３７と基板１０の下面のパッド７６（配線）とを電気的に接続する。そして、貫通電極７１から第２ビア導体３７を経て半導体素子に信号電圧を加えることができる。なお、この場合、第２パッド３３と貫通電極７１とが、第２ビア導体３７及び第１配線（図示せず）を介して接続されていてもよい。【０１４２】
第六実施形態のインターポーザーでは、電源電圧の供給及び信号電圧の供給は貫通電極を介して行われる。そのため、第３パッド、第４パッド、第３ビア導体及び第４ビア導体は形成されていない。【０１４３】
第六実施形態のインターポーザーの製造方法は、貫通電極を形成する工程を除き、第一実施形態のインターポーザーの製造方法とほぼ同様である。そのため、第六実施形態のインターポーザーの製造方法のうち、第一実施形態のインターポーザーの製造方法と異なる工程について説明する。【０１４４】
図２８（ａ）、図２８（ｂ）、図２８（ｃ）、図２９（ａ）、図２９（ｂ）、図２９（ｃ）、図３０（ａ）、図３０（ｂ）、図３０（ｃ）、図３１（ａ）、図３１（ｂ）、図３１（ｃ）、図３１（ｄ）、図３２（ａ）、図３２（ｂ）及び図３２（ｃ）は、第六実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
本実施形態においては、第五実施形態のインターポーザーの製造方法において示した工程と同様にして、第五実施形態の説明において図２２（ｂ）で示す構造と同様の構造の基板を作製する（図２８（ａ）参照）。【０１４５】
次に、図２８（ｂ）に示すように、基板１０の裏面において、電源用の貫通電極を形成する箇所に開口するレジストパターン７０１を形成する。
次に、レジストパターン６０４をマスクとして、基板１０の所定箇所をドライエッチングし、貫通孔７０２を形成する。
さらに、レジストパターン７０４をマスクとして、基板１０をドライエッチングすることで溝部７０３を形成する。
さらに、溝部７０３の奥にある絶縁膜１４をドライエッチングによって除去して、基板の裏面側に導体部１１を露出させる。
以上の工程をまとめて図２８（ｃ）に示す。【０１４６】
次に、図２９（ａ）に示すように、基板１０の裏面側のレジストパターン７０１を除去する。
次に、図２９（ｂ）に示すように、ＣＶＤ法を用いて、基板１０の裏面、貫通孔７０２内の表面及び溝部７０３内の表面にＳｉＯ２膜７０４を形成する。このＳｉＯ２膜が、インターポーザーにおける絶縁膜６３、７３（図２７参照）となる。
次に、図２９（ｃ）に示すように、基板１０の上面側のレジストパターン６０４を除去する。【０１４７】
次に、図３０（ａ）に示すように、溝部７０３内に形成されたＳｉＯ２膜７０４のうち、導体部１１表面に形成された部分のみが露出するように、基板１０の裏面にレジストパターン７０５を形成する。そして、ドライエッチング（反応性イオンエッチング）によって導体部１１表面のＳｉＯ２膜７０４を除去する。その後、図３０（ｂ）に示すように、レジストパターン７０５を除去する。【０１４８】
次に、図３０（ｃ）に示すように、第２ＳｉＯ２層１２５の上にレジストパターン７０６を形成する。
次に、図３１（ａ）及び図３１（ｂ）に示すように、ドライエッチング（反応性イオンエッチング）によってレジストパターン７０６が形成されていない部分の第２ＳｉＯ２層１２５を除去し、続いてレジストパターン７０６を除去する。【０１４９】
次に、図３１（ｃ）及び図３１（ｄ）に示すように、スパッタリングによる導体薄膜７０７の形成、及び、電解銅めっきによる電解銅めっき層７０８の形成を行う。
なお、電解銅めっき層の形成は、第四実施形態のインターポーザーの製造方法と同様に、基板の両面について同時に行ってもよいし、片面ずつ行ってもよい。【０１５０】
その後は、図３２（ａ）に示すように、基板１０の上面側について第２ＳｉＯ２層１２５が露出するまでＣＭＰを行う。これにより貫通電極７１の上面部分が形成されるとともに、第１ビア導体２２ａが形成される。【０１５１】
次に、図３２（ｂ）に示すように基板１０の下面にレジストパターン７０９を形成する。その後、図３２（ｃ）に示すように、レジストパターン７０９が形成されていない部位の電解めっき層７０８及び導体薄膜７０７のエッチングを行い、貫通電極６１、７１及びパッド６６、７６を形成する。【０１５２】
その後は、第一実施形態のインターポーザーの製造方法と同様にして有機絶縁層の形成以後の工程を行うことによって、本実施形態のインターポーザーを製造することができる。
本実施形態では第一実施形態又は第四実施形態において説明した効果（２）〜（３）、（５）、（８）及び（１０）を発揮することができる。【０１５３】
（その他の実施形態）
本発明のインターポーザーは、一つのインターポーザー内に、電源電圧を供給するための貫通電極と、ワイヤーを接続するためのパッド（第３パッド）とをともに備えていてもよい。
また、一つのインターポーザー内に、信号電圧を供給するための貫通電極と、ワイヤーを接続するためのパッド（第４パッド）をともに備えていてもよい。【０１５４】
さらに、上記実施形態における基板１０の内部にグランド用のプレーン層、配線を形成しても良い。この場合も、グランド用のパッドと、グランド用のプレーン層又は配線とが接続導体を介して接続される。
加えて、上記実施形態においては、複数の第１ビア導体を直線状に積層させて接続導体２２を構成したが、例えば、導体部から第１パッドとの間に引き回し用の配線を形成してもよい。また、複数の第１ビア導体ではなく、１つのビア導体により接続導体２２を構成してもよい。
本発明のインターポーザーに搭載される半導体素子の種類、機能は特に限定されるものでない。また、そうした半導体素子の個数及び搭載形態も特に限定されない。すなわち、複数の半導体素子が積層された状態で実装されてもよい。この場合、例えば、各々の半導体素子に設けられた貫通電極同士が半田バンプを介して接続される。【０１５５】
第１配線のＬ／Ｓは、第２配線３１のＬ／Ｓと比べて小さくなっていることが望ましい。
第１配線のＬ／Ｓは、特に限定されるものではなく、Ｌ／Ｓ＝１μｍ／１μｍ程度であることが望ましいが、それよりもファインであってもよい。
また、第２配線のＬ／Ｓは、Ｌ／Ｓ＝３μｍ／３μｍ程度であることが望ましい。【０１５６】
無機絶縁層及び／又は有機絶縁層が複数設けられていて、第１配線及び／又は第２配線が多層配線となっていても良い。
また、第一〜第六実施形態においては、基板上に無機絶縁層と有機絶縁層とを形成したが、絶縁層の構成はこれに限定されるものではない。すなわち、基板上の絶縁層を無機材料のみで形成してもよく、又は有機材料のみで形成してもよい。この場合、配線の形成方法は特に限定されない。【０１５７】
第１配線、導体部、及び、第２配線を構成する材料は、導電性のある材料であれば、特に限定されるものではない。銅の他にはニッケル、金、銀等が挙げられる。【０１５８】
有機絶縁層の種類としては、熱硬化性樹脂として、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ビスマレイミド樹脂、ポリオレフィン系樹脂、ポリフェニレンエーテル樹脂、ポリフェニレン樹脂、フッ素樹脂等が挙げられる。
また、感光性樹脂として、例えば、アクリル樹脂等が挙げられる。【０１５９】
熱硬化性樹脂の一部に感光性基が付与された樹脂としては、上記熱硬化性樹脂の熱硬化基とメタクリル酸やアクリル酸とを反応させたもの等が挙げられる。
また、熱可塑性樹脂としては、例えば、フェノキシ樹脂、ポリエーテルスルフォン（ＰＥＳ）、ポリスルフォン（ＰＳＦ）、ポリフェニレンスルフォン（ＰＰＳ）ポリフェニレンサルファイド（ＰＰＥＳ）、ポリフェニレンエーテル（ＰＰＥ）ポリエーテルイミド（ＰＩ）等が挙げられる。【０１６０】
また、有機絶縁層として用いることのできる樹脂複合体の具体的な組み合わせとしては、例えば、フェノール樹脂／ポリエーテルスルフォン、ポリイミド樹脂／ポリスルフォン、エポキシ樹脂／ポリエーテルスルフォン、エポキシ樹脂／フェノキシ樹脂、アクリル樹脂／フェノキシ樹脂、エポキシ基の一部をアクリル化したエポキシ樹脂／ポリエーテルスルフォン等が挙げられる。【０１６１】
また、ダマシン法により第１配線を形成する際に用いる、無機絶縁層の上に形成するレジストの種類、露光方法及び現像方法は、半導体製造工程で用いられるレジスト、露光方法、及び、現像方法であれば特に限定されるものでない。【０１６２】
また、第１配線の形成方法は、ダマシン法に限定されるものではない。
例えば、第１絶縁層上にスパッタ等により金属層を形成し、この金属層をエッチングによりパターニングすることで第１配線等を形成し、第１配線を形成してもよい。この場合、第１絶縁層の表面に第１配線が形成される。【０１６３】
有機絶縁層を形成する方法としては、特に限定されるものではなく、スピンコーター、カーテンコーター等によって未硬化の樹脂を塗布する方法や、樹脂フィルムを熱圧着することにより樹脂層を形成する方法を用いることができる。
また、樹脂を硬化させる方法は、熱硬化に限定されるものではない。【０１６４】
また、有機絶縁層に開口を形成する方法としては、露光現像処理に限定されるものではなく、レーザー加工によって開口する方法を用いることもできる。
この場合、エキシマーレーザー、ＵＶ−ＹＡＧレーザー、炭酸ガスレーザー等を用いる方法が挙げられる。
【図面の簡単な説明】
【０１６５】
【図１】第一実施形態のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
【図２】第一実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。
【図３】図２に示すインターポーザーに保護膜が設けられ、ワイヤーが接続され、半導体素子が搭載された形態の一例を模式的に示す断面図である。
【図４】図４（ａ）、図４（ｂ）及び図４（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図５】図５（ａ）、図５（ｂ）及び図５（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図６】図６（ａ）、図６（ｂ）、図６（ｃ）及び図６（ｄ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図７】図７（ａ）、図７（ｂ）、図７（ｃ）及び図７（ｄ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図８】図８（ａ）、図８（ｂ）及び図８（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図９】図９（ａ）、図９（ｂ）、図９（ｃ）及び図９（ｄ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図１０】図１０（ａ）、図１０（ｂ）及び図１０（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は、第一実施形態のインターポーザーに半導体素子を搭載する工程の一例を模式的に示す断面図である。
【図１３】第二実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。
【図１４】第四実施形態のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
【図１５】第四実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。
【図１６】図１６（ａ）、図１６（ｂ）、図１６（ｃ）及び図１６（ｄ）は、第四実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図１７】図１７（ａ）、図１７（ｂ）及び図１７（ｃ）は、第四実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図１８】図１８（ａ）、図１８（ｂ）及び図１８（ｃ）は、第四実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図１９】第五実施形態のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
【図２０】第五実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。
【図２１】図２１（ａ）、図２１（ｂ）及び図２１（ｃ）は、第五実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図２２】図２２（ａ）、図２２（ｂ）、図２２（ｃ）及び図２２（ｄ）は、第五実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図２３】図２３（ａ）、図２３（ｂ）及び図２３（ｃ）は、第五実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図２４】図２４（ａ）、図２４（ｂ）及び図２４（ｃ）は、第五実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図２５】図２５（ａ）、図２５（ｂ）及び図２５（ｃ）は、第五実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図２６】第六実施形態のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
【図２７】第六実施形態のインターポーザーの一部分の一例を模式的に示す断面図である。
【図２８】図２８（ａ）、図２８（ｂ）及び図２８（ｃ）は、第六実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図２９】図２９（ａ）、図２９（ｂ）及び図２９（ｃ）は、第六実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図３０】図３０（ａ）、図３０（ｂ）及び図３０（ｃ）は、第六実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図３１】図３１（ａ）、図３１（ｂ）、図３１（ｃ）及び図３１（ｄ）は、第六実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図３２】図３２（ａ）、図３２（ｂ）及び図３２（ｃ）は、第六実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
【図３３】図３３は、インターポーザー内の配線の一例を模式的に示す断面図である。
【符号の説明】
【０１６６】
１、２、４、５、６  インターポーザー
１０  基板
１１  導体部
２０  無機絶縁層
２１  第１配線
２２  第１ビア導体（接続導体）
３０  有機絶縁層
３１  第２配線
３２  第１パッド
３３  第２パッド
３７  第２ビア導体
６１  貫通電極
１０２  凹部
【図１】
2009113198.tif 000003
【図２】
2009113198.tif 000004
【図３】
2009113198.tif 000005
【図４】
2009113198.tif 000006
【図５】
2009113198.tif 000007
【図６】
2009113198.tif 000008
【図７】
2009113198.tif 000009
【図８】
2009113198.tif 000010
【図９】
2009113198.tif 000011
【図１０】
2009113198.tif 000012
【図１１】
2009113198.tif 000013
【図１２】
2009113198.tif 000014
【図１３】
2009113198.tif 000015
【図１４】
2009113198.tif 000016
【図１５】
2009113198.tif 000017
【図１６】
2009113198.tif 000018
【図１７】
2009113198.tif 000019
【図１８】
2009113198.tif 000020
【図１９】
2009113198.tif 000021
【図２０】
2009113198.tif 000022
【図２１】
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【図２２】
2009113198.tif 000024
【図２３】
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【図２４】
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【図２５】
2009113198.tif 000027
【図２６】
2009113198.tif 000028
【図２７】
2009113198.tif 000029
【図２８】
2009113198.tif 000030
【図２９】
2009113198.tif 000031
【図３０】
2009113198.tif 000032
【図３１】
2009113198.tif 000033
【図３２】
2009113198.tif 000034
【図３３】
2009113198.tif 000035
【国際調査報告】
2009113198.tif 000036
2009113198.tif 000037