(57)【要約】  電気回路は、入力側である第１ノードから出力側である第２ノードへ向かって直列に接続された偶数個のインバータを有する第１経路と、入力側である前記第２ノードから出力側である前記第１ノードへ向かって直列に接続された偶数個のインバータを有する第２経路と、前記第１ノードと前記第２ノードとに接続され、前記第１ノードの論理値と前記第２ノードの論理値とを互いに反転状態に維持するラッチ回路と、前記ラッチ回路に入力され、前記ラッチ回路の電源線への接続及び分離を制御する制御信号を供給する制御信号経路を含み、該制御信号は前記第１の経路及び前記第２の経路を伝搬する信号に応じた信号である。
2009144819.tif 000002
【特許請求の範囲】
【請求項１】
入力側である第１ノードから出力側である第２ノードへ向かって直列に接続された偶数個のインバータを有する第１経路と、
入力側である前記第２ノードから出力側である前記第１ノードへ向かって直列に接続された偶数個のインバータを有する第２経路と、
前記第１ノードと前記第２ノードとの間に接続され、前記第１ノードの論理値と前記第２ノードの論理値とを互いに反転状態に維持するラッチ回路と、
前記ラッチ回路に入力され、前記ラッチ回路と電源線との接続及び分離を制御する制御信号を供給する制御信号経路
を含む電気回路。
【請求項２】
前記ラッチ回路は、入力側である前記第１ノードから出力側である前記第２ノードへ向かって接続された第1インバータと、入力側である前記第２ノードから出力側である第１ノードへ向かって接続された第２インバータとを含む請求項１記載の電気回路。
【請求項３】
前記制御信号は、前記第１経路の前記偶数個のインバータのうちの第１の所定のインバータから出力される第１制御信号と、前記第２経路の前記偶数個のインバータのうちの第２の所定のインバータから出力される第２制御信号とを含む請求項１又は２に記載の電気回路。
【請求項４】
前記第１の所定のインバータは、前記第１経路の前記偶数個のインバータのうちの前記第２ノードから数えて１番目のインバータではない奇数番目のインバータであり、前記第２の所定のインバータは、前記第２経路の前記偶数個のインバータのうちの前記第１ノードから数えて１番目のインバータではない奇数番目のインバータである請求項３記載の電気回路。
【請求項５】
前記第１制御信号は、前記第２インバータの前記電源線への接続及び分離を制御し、前記第２制御信号は、前記第１インバータの前記電源線への接続及び分離を制御する請求項３又は４記載の電気回路。
【請求項６】
前記第１インバータは、前記第１経路に設けられた前記複数のインバータのうち最終段のインバータよりも駆動能力が大きく、前記第２インバータは、前記第２経路に設けられた前記複数のインバータのうち最終段のインバータよりも駆動能力が大きい請求項２乃至５いずれか１項に記載の電気回路。
【請求項７】
前記第１経路上の第３ノードと前記第２経路上の第４ノードとに接続され、前記第３ノードの論理値と前記第４ノードの論理値とを反転状態に維持するラッチ回路を更に含み、前記第１乃至第４のノードから互いに位相がπ／２ずれた４相のクロック信号を出力する請求項１乃至６いずれか１項に記載の電気回路。
【請求項８】
偶数個のインバータから構成されるリングと、
前記リング上の第１ノードと第２ノードとの間に接続される第１ラッチ回路と、
前記ラッチ回路と電源線との接続及び分離を制御する制御信号を供給する制御信号線と
を含むリング発振回路。
【請求項９】
前記リングは、
入力側である前記第１ノードから出力側である前記第２ノードへ向かって直列に接続された偶数個のインバータを有する第１経路と、
入力側である前記第２ノードから出力側である前記第１ノードへ向かって直列に接続された偶数個のインバータを有する第２経路と
を含む請求項８記載のリング発振回路。
【請求項１０】
前記制御信号による前記ラッチ回路と前記電源線との分離は、前記第１経路の最終段のインバータの出力値の論理が切り換わるより前のタイミングで行われる請求項８又は９記載のリング発振回路。
【請求項１１】
前記制御信号による前記第１ラッチ回路と前記電源線との接続は、前記第１ノードの論理値が切り替わった後に行われる請求項８乃至１０いずれか１項に記載のリング発振回路。
【請求項１２】
前記リング上の第３ノードと第４ノードとの間に接続される第２ラッチ回路を更に含み、前記第１乃至第４のノードから互いに位相がπ／２ずれた４相のクロック信号を出力する請求項８乃至１１いずれか１項に記載のリング発振回路。
【請求項１３】
偶数個のインバータから構成されるリングと、
前記リング上の第１ノードと第２ノードとに接続される第１のラッチ回路と、
前記リング上の第３ノードと第４ノードとに接続される第２のラッチ回路と
を含み、前記リングを伝搬する信号に応じた制御信号により前記第１及び第２のラッチ回路と電源線との接続及び分離を制御し、前記第１乃至第４のノードから互いに位相がπ／２ずれた４相のクロック信号を生成するリング発振回路と、
該４相のクロック信号に応じて受信信号をダウンコンバートするミキサ回路と
を含む受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の開示は、一般に電気回路に関し、詳しくは偶数相のクロック信号を生成するリング発振回路に関する。
【背景技術】
【０００２】
直交変調を用いた無線通信システムの受信機においては、同相成分及び直交成分を直交復調するために、０°、９０°、１８０°、及び２７０°の４相のクロック信号を生成し、ミキサ回路に供給する必要がある。４相等の偶数相のクロック信号を生成するためには、一般に、所望の周波数の偶数倍（４相の場合には４倍）の発信周波数を生成し、この発信周波数を分周することにより所望の周波数のクロック信号を生成する方法が用いられる。例えば４相の場合には、基本となる周波数の発信信号の各サイクルが、分周後の１／４の周波数の信号に対して０°、９０°、１８０°、及び２７０°の位相に対応するので、これら４つの位相のクロック信号を容易に生成することができる。【０００３】
上記のように所望の周波数の偶数倍の周波数の発振信号を生成する方式では、高周波信号を扱うために消費電流が増大するという問題がある。また高い周波数の信号を正確に発生するためには、インダクタ及びキャパシタからなるＬＣ発振器を用いたＬＣＶＣＯ（ＬＣ−Ｏｓｃｉｌｌａｔｏｒ−ｂａｓｅｄ  Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）が必要になってしまう。ＬＣＶＣＯは、特殊な製造プロセス及び大きな回路面積を必要とするために、リング発振回路を用いたＶＣＯ（リングＶＣＯ）に比較してコストが増大するという問題点がある。【０００４】
コストの観点から好ましいリングＶＣＯは、発振を起こすために通常は奇数段のインバータで構成される。偶数相を出力するためには偶数段のインバータによりリング発振回路を構成する必要があるが、偶数段のリング発振回路はそのままでは発振しない。そこで１８０°位相が異なる２つのノードをラッチの２端にそれぞれ接続することにより、これら２つのノードが同時に逆相に遷移するように強制する回路構成とする。【０００５】
図１は、偶数段のリング発振回路の構成の一例を示す図である。図１に示すリング発振回路は、複数個のインバータ１１、複数個のインバータ１２、複数個のインバータ１３、複数個のインバータ１４、及びインバータ１５乃至１８を含む。図１では、インバータ１１が３つ設けられる構成例を示してあるが、インバータ１１の個数は任意の数でよい。インバータ１２、インバータ１３、及びインバータ１４の各々についても同様である。通常は、ノードＮ１とノードＮ３との間に偶数個のインバータが介在し、ノードＮ２とノードＮ４との間に偶数個のインバータが介在している。【０００６】
インバータ１１乃至１４は、各段の出力が次段の入力に接続されてループを構成している。図１では、インバータ１１の出力ノードをノードＮ１、インバータ１２の出力ノードをノードＮ２、インバータ１３の出力ノードをノードＮ３、インバータ１４の出力ノードをノードＮ４として示してある。このインバータのループ（リング）接続だけでは、ノードＮ１、Ｎ２、Ｎ３、Ｎ４の信号レベルがそれぞれ例えばＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、ＬＯＷとなり安定状態となる。従って、インバータのループ（リング）接続だけでは発振が生じない。【０００７】
図１の構成では、互いに１８０°位相が異なるべき２つのノードＮ１及びＮ３を、インバータ１７及び１８で結合してある。具体的には、ノードＮ１にインバータ１７の出力とインバータ１８の入力とが接続され、ノードＮ３にインバータ１７の入力とインバータ１８の出力とが接続される。このようにしてインバータ１７及びインバータ１８は、互いに自らの出力が他方の入力に接続されており、第１のラッチを構成している。ノードＮ１及びＮ３は、第１のラッチが安定状態となったときに、ラッチの働きにより逆相の信号レベルに設定される。【０００８】
また更に、互いに１８０°位相が異なるべき２つのノードＮ２及びＮ４を、インバータ１５及び１６で結合してある。具体的には、ノードＮ２にインバータ１６の出力とインバータ１５の入力とが接続され、ノードＮ４にインバータ１６の入力とインバータ１５の出力とが接続される。このようにしてインバータ１５及びインバータ１６は、互いに自らの出力が他方の入力に接続されており、第２のラッチを構成している。ノードＮ２及びＮ４は、第２のラッチが安定状態となったときに、ラッチの働きにより逆相の信号レベルに設定される。【０００９】
第１のラッチ及び第２のラッチがそれぞれ安定状態になろうとする力により、ノードＮ１、Ｎ２、Ｎ３、Ｎ４の信号レベルが、それぞれ例えば図１に示すようにＬＯＷ、ＨＩＧＨ、ＨＩＧＨ、ＬＯＷとなる。この状態から、ノードＮ２のＨＩＧＨがインバータ１３を伝搬してノードＮ３に反転値ＬＯＷとして伝わる。これによりノードＮ３が図示の状態のＨＩＧＨから次の状態のＬＯＷに遷移する。同様に、ノードＮ４のＬＯＷがインバータ１１を伝搬してノードＮ１に反転値ＨＩＧＨとして伝わる。これによりノードＮ１が図示の状態のＬＯＷから次の状態のＨＩＧＨに遷移する。なおこのとき、インバータ１７及び１８からなる第１のラッチの働きにより、ノードＮ１の遷移とノードＮ３の遷移とが同時に発生する。【００１０】
その後更に、ノードＮ１のＨＩＧＨがインバータ１２を伝搬してノードＮ２に反転値ＬＯＷとして伝わる。これによりノードＮ２が図示の状態のＨＩＧＨから次の状態のＬＯＷに遷移する。同様に、ノードＮ３のＬＯＷがインバータ１４を伝搬してノードＮ４に反転値ＨＩＧＨとして伝わる。これによりノードＮ４が図示の状態のＬＯＷから次の状態のＨＩＧＨに遷移する。このとき、インバータ１５及び１６からなる第２のラッチの働きにより、ノードＮ２の遷移とノードＮ４の遷移とが同時に発生する。【００１１】
以後同様にして信号レベルの遷移が順次起こることにより、ノードＮ１乃至ノードＮ４に４つのクロック信号が現れることになる。インバータ１１乃至１４がそれぞれ同一の段数及び遅延時間を有するとすると、ノードＮ１乃至ノードＮ４に現れる４つのクロック信号は、位相が０°、９０°、１８０°、及び２７０°の４相のクロック信号となる。【００１２】
図２は、図１に示すような構成のリング発振回路の問題点を説明するための図である。図２には、図１に示すノードＮ１に出力が接続されたインバータ１１、同じくノードＮ１に出力が接続されたインバータ１７、ノードＮ３に出力が接続されたインバータ１３、同じくノードＮ３に出力が接続されたインバータ１８を示す。インバータ１１は、ＰＭＯＳトランジスタ１１−１及びＮＭＯＳトランジスタ１１−２を含む。インバータ１３は、ＰＭＯＳトランジスタ１３−１及びＮＭＯＳトランジスタ１３−２を含む。インバータ１７は、ＰＭＯＳトランジスタ１７−１及びＮＭＯＳトランジスタ１７−２を含む。インバータ１８は、ＰＭＯＳトランジスタ１８−１及びＮＭＯＳトランジスタ１８−２を含む。【００１３】
図２に示す各トランジスタのｏｎ／ｏｆｆの状態及び各ノードの信号レベルの状態は、図１に示す信号レベルの状態と一致しており、ノードＮ１がＬＯＷでノードＮ３がＨＩＧＨの状態である。この状態で、ノードＮ４のＬＯＷが複数個のインバータ１１を伝搬して、最終段のインバータ１１（即ち図２に示すインバータ１１）の入力ノードがＬＯＷに遷移する。また同様に、ノードＮ２のＨＩＧＨが複数個のインバータ１３を伝搬して、最終段のインバータ１３（即ち図２に示すインバータ１３）の入力ノードがＨＩＧＨに遷移する。これらの遷移後の信号レベルの状態が図３に示される。【００１４】
図３においてインバータ１１の入力ノードＡ１がＬＯＷに遷移した直後の状態においては、インバータ１１の出力であるノードＮ１の信号レベルは直前の状態であるＬＯＷのままである。この状態においては、ＰＭＯＳトランジスタ１１−１及びＮＭＯＳトランジスタ１７−２が共に導通状態となるので、図３に矢印で示すように大きな貫通電流が流れる。またインバータ１３の入力ノードＡ３がＨＩＧＨに遷移した直後の状態においては、インバータ１３の出力であるノードＮ３の信号レベルは直前の状態であるＨＩＧＨのままである。この状態においては、ＰＭＯＳトランジスタ１８−１及びＮＭＯＳトランジスタ１３−２が共に導通状態となるので、図３に矢印で示すように大きな貫通電流が流れる。【００１５】
インバータ１１の出力駆動力とインバータ１３の出力駆動力とは、両インバータの出力駆動力が合わさることにより、インバータ１７及び１８からなる第１のラッチの状態を反転させるに必要な駆動力になるように設計されている。従って、図３に示す状態のように、インバータ１１とインバータ１３とが双方共に、第１のラッチの状態とは逆の状態となるようにそれぞれの出力ノードＮ１及びＮ３を駆動すると、第１のラッチの状態が反転する。このように第１のラッチの状態が反転し、ノードＮ１がＨＩＧＨ、ノードＮ３がＬＯＷとなると、上記の貫通電流は最早流れない。【００１６】
なお、インバータ１１の出力駆動力とインバータ１３の出力駆動力との何れか一方の出力駆動力だけでは、インバータ１７及び１８からなる第１のラッチの状態を反転させるに必要な駆動力とはならないように設計されている。即ち、ラッチの２端子のうちの一方のみに状態反転させる信号駆動力が加わってもラッチの状態は反転せず、もう一方に状態反転させる信号駆動力が加わるまで待ってからラッチの状態が反転するように設計されている。仮にラッチの２端子のうちの一方のみの入力変化によりラッチの状態が反転してしまうような回路構成であると、タイミングのずれにより発振が停止してしまう危険性がある。上記のようにラッチの両側から状態反転させる信号駆動力が加わった場合にのみラッチが反転するという動作を実現することで、タイミングのずれによる発振停止を回避することができる。【００１７】
図３において説明したように、ラッチが反転する際に大きな貫通電流が流れるので、無駄な消費電流が発生することになる。特に、ラッチの２端子のうちの一方にのみ状態反転させる信号駆動力が加わった状態ではラッチの状態が反転しないので、貫通電流が流れる時間が暫く継続することになる。
【特許文献１】特開平８−２６５１０８号公報
【特許文献２】特開２００７−１８９６１４号公報
【非特許文献１】A. Maxim, R. Johns, S. Dupue, "0.13μ CMOS Hybrid TV Tuner Using a Calibrated Image and Harmonic Rejection Mixer," 2007 Symposium on VLSI Circuits Digest of Technical Papers, pp.207-208
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以上を鑑みて、偶数段のリング発振回路においてラッチの状態反転時に流れる貫通電流を抑制した電気回路を提供することが望まれる。またそのような電気回路を用いた受信回路を提供することが望まれる。
【課題を解決するための手段】
【００１９】
電気回路は、入力側である第１ノードから出力側である第２ノードへ向かって直列に接続された偶数個のインバータを有する第１経路と、入力側である前記第２ノードから出力側である前記第１ノードへ向かって直列に接続された偶数個のインバータを有する第２経路と、前記第１ノードと前記第２ノードとに接続され、前記第１ノードの論理値と前記第２ノードの論理値とを互いに反転状態に維持するラッチ回路と、前記ラッチ回路に入力され、前記ラッチ回路の電源線への接続及び分離を制御する制御信号を供給する制御信号経路を含み、該制御信号は前記第１の経路及び前記第２の経路を伝搬する信号に応じた信号である。【００２０】
またリング発振回路は、偶数個のインバータから構成されるリングと、前記リング上の第１ノードと第２ノードとに接続されるラッチ回路と、前記ラッチ回路と電源線との接続及び分離を制御する制御信号を供給する制御信号線とを含み、該制御信号は前記リングを伝搬する信号に応じた信号である。【００２１】
また受信回路は、偶数個のインバータから構成されるリングと、前記リング上の第１ノードと第２ノードとに接続される第１のラッチ回路と、前記リング上の第３ノードと第４ノードとに接続される第２のラッチ回路とを含み、前記リングを伝搬する信号に応じた制御信号により前記第１及び第２のラッチ回路と電源線との接続及び分離を制御し、前記第１乃至第４のノードから互いに位相がπ／２ずれた４相のクロック信号を生成するリング発振回路と、該４相のクロック信号に応じて受信信号をダウンコンバートするミキサ回路とを含む。
【発明の効果】
【００２２】
ラッチ回路の状態が反転する際に、制御信号に応答してラッチ回路を電源線から分離することにより、ラッチ回路とインバータとを介して流れる貫通電流を抑制することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】偶数段のリング発振回路の構成の一例を示す図である。
【図２】図１のリング発振回路の問題点を説明するための図である。
【図３】図２の回路における信号遷移を示す図である。
【図４】偶数段のリング発振回路の実施形態の構成例を示す図である。
【図５】図４に示す２つのノードＮ１及びノードＮ３に着目して、ラッチ反転時の貫通電流を抑制する構成について説明するための図である。
【図６】図５の回路における信号遷移を示す図である。
【図７】図５の回路における信号遷移を示す図である。
【図８】図５の回路における信号遷移を示す図である。
【図９】ラッチの２端子のうちの一方のみの入力変化によってはラッチの状態が反転しないことを説明するための図である。
【図１０】図９の回路における信号遷移を示す図である。
【図１１】リング発振回路の実施形態の変形例を示す図である。
【図１２】リング発振回路をＶＣＯとして利用する場合の実施形態を示す図である。
【図１３】偶数段のリング発振回路の実施形態の変形例を示す図である。
【図１４】偶数段のリング発振回路の実施形態の更なる変形例を示す図である。
【図１５】リング発振回路を利用した受信回路の構成の一例を示す図である。
【符号の説明】
【００２４】
７１  レシーバＩＣ
７２  ミキサ回路
７３、７４  アンプ
７５、７６  ミキサ回路
７７  ＶＣＯ
７８、７９  アンプ
８１  アンテナ
８２  帯域選択フィルタ
８３  低雑音アンプ
８４  イメージ除去フィルタ
８５  チャネル選択フィルタ
８６  ローカル発振器
【発明を実施するための最良の形態】
【００２５】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。【００２６】
図４は、偶数段のリング発振回路の実施形態の構成例を示す図である。図４に示すリング発振回路は、複数個のインバータ２１、複数個のインバータ２２、複数個のインバータ２３、複数個のインバータ２４、及びインバータ２５乃至２８を含む。図４では、インバータ２１が３つ設けられる構成例を示してあるが、インバータ２１の個数は任意の数でよい。インバータ２２、インバータ２３、及びインバータ２４の各々についても同様である。通常は、ノードＮ１とノードＮ３との間に偶数個のインバータが介在し、ノードＮ２とノードＮ４との間に偶数個のインバータが介在している。また３つのインバータ２１を説明の便宜上２１−１乃至２１−３として区別してある。同様に３つのインバータ２３を説明の便宜上２３−１乃至２３−３として区別してある。【００２７】
インバータ２１乃至２４は、各段の出力が次段の入力に接続されてループを構成している。図４では、インバータ２１の出力ノードをノードＮ１、インバータ２２の出力ノードをノードＮ２、インバータ２３の出力ノードをノードＮ３、インバータ２４の出力ノードをノードＮ４として示してある。図４の構成では、更に、互いに１８０°位相が異なるべき２つのノードＮ１及びＮ３を、インバータ２７及び２８で結合してある。具体的には、ノードＮ１にインバータ２７の出力とインバータ２８の入力とが接続され、ノードＮ３にインバータ２７の入力とインバータ２８の出力とが接続される。このようにしてインバータ２７及びインバータ２８は、互いに自らの出力が他方の入力に接続されており、第１のラッチを構成している。ノードＮ１及びＮ３は、第１のラッチが安定状態となったときに、ラッチの働きにより逆相の信号レベルに設定される。【００２８】
また更に、互いに１８０°位相が異なるべき２つのノードＮ２及びＮ４を、インバータ２５及び２６で結合してある。具体的には、ノードＮ２にインバータ２６の出力とインバータ２５の入力とが接続され、ノードＮ４にインバータ２６の入力とインバータ２５の出力とが接続される。このようにしてインバータ２５及びインバータ２６は、互いに自らの出力が他方の入力に接続されており、第２のラッチを構成している。ノードＮ２及びＮ４は、第２のラッチが安定状態となったときに、ラッチの働きにより逆相の信号レベルに設定される。【００２９】
第１のラッチ及び第２のラッチがそれぞれ安定状態になろうとする力により、ノードＮ１、Ｎ２、Ｎ３、Ｎ４の信号レベルが、初期状態においてそれぞれ例えばＬＯＷ、ＨＩＧＨ、ＨＩＧＨ、ＬＯＷとなる。この初期状態から、ノードＮ２のＨＩＧＨがインバータ２３を伝搬してノードＮ３に反転値ＬＯＷとして伝わる。これによりノードＮ３が初期状態のＨＩＧＨから次の状態のＬＯＷに遷移する。同様に、ノードＮ４のＬＯＷがインバータ２１を伝搬してノードＮ１に反転値ＨＩＧＨとして伝わる。これによりノードＮ１が初期状態のＬＯＷから次の状態のＨＩＧＨに遷移する。なおこのとき、インバータ２７及び２８からなる第１のラッチの働きにより、ノードＮ１の遷移とノードＮ３の遷移とが同時に発生する。【００３０】
その後更に、ノードＮ１のＨＩＧＨがインバータ２２を伝搬してノードＮ２に反転値ＬＯＷとして伝わる。これによりノードＮ２が初期状態のＨＩＧＨから次の状態のＬＯＷに遷移する。同様に、ノードＮ３のＬＯＷがインバータ２４を伝搬してノードＮ４に反転値ＨＩＧＨとして伝わる。これによりノードＮ４が初期状態のＬＯＷから次の状態のＨＩＧＨに遷移する。このとき、インバータ２５及び２６からなる第２のラッチの働きにより、ノードＮ２の遷移とノードＮ４の遷移とが同時に発生する。【００３１】
以後同様にして信号レベルの遷移が順次起こることにより、ノードＮ１乃至ノードＮ４に４つのクロック信号が現れることになる。インバータ１１乃至１４がそれぞれ同一の段数及び遅延時間を有するとすると、ノードＮ１乃至ノードＮ４に現れる４つのクロック信号は、位相が０°、９０°、１８０°、及び２７０°の４相のクロック信号となる。【００３２】
図４のリング発振回路の構成では、インバータ２５乃至２８の各々が、電源線との接続及び分離を制御可能なスイッチ付きインバータとなっている。図４では、インバータ２５と電源線との接続及び分離を制御するスイッチ部分をスイッチ３５として示してある。またインバータ２６と電源線との接続及び分離を制御するスイッチ部分をスイッチ３６として示してある。インバータ２７と電源線との接続及び分離を制御するスイッチ部分をスイッチ３７として示してある。更に、インバータ２８と電源線との接続及び分離を制御するスイッチ部分をスイッチ３８として示してある。図４に示すスイッチ３５乃至３８は模式的に電源の接続及び分離機能を示すものであり、後述するように実際の回路構成では、電源電圧ＶＤＤ側及びグランド電圧ＶＳＳ側の両方にスイッチ機能が設けられてもよい。【００３３】
以下に、図４のリング発振回路において、リング上で位相が互いに１８０°異なる２つのノードＮ１及びノードＮ３に着目して、ラッチ反転時の貫通電流を抑制する構成について説明する。図４のリング発振回路では、入力側である第１ノードＮ１から出力側である第２ノードＮ３へ向かって直列に接続された合計で偶数個のインバータ２２及び２３を有する第１経路が設けられる。また入力側である第２ノードＮ３から出力側である第１ノードＮ１へ向かって直列に接続された合計で偶数個のインバータ２４及び２１を有する第２経路が設けられる。更に、第１ノードＮ１と第２ノードＮ３とに接続され、第１ノードＮ１の論理値と第２ノードＮ３の論理値とを互いに反転状態に維持するラッチ回路（インバータ２７及び２８）が設けられる。更には、このラッチ回路に入力され、ラッチ回路の電源線への接続及び分離を制御する制御信号を供給する制御信号経路Ｐ１及びＰ２が設けられる。ここで制御信号は、第１の経路及び第２の経路（図４に示すリング）を伝搬する信号に応じた信号である。【００３４】
より詳しくは、上記制御信号は、第１経路の偶数個のインバータ２２及び２３のうちの第１の所定のインバータ２３−１から出力される第１制御信号を含む。また上記制御信号は、第２経路の偶数個のインバータ２４及び２１のうちの第２の所定のインバータ２１−１から出力される第２制御信号を含む。この第１の所定のインバータ２３−１は、第１経路の偶数個のインバータ２２及び２３のうちの第２ノードＮ３から数えて１番目のインバータではない奇数番目のインバータ（図４の例では３番目のインバータ）である。また第２の所定のインバータ２１−１は、第２経路の偶数個のインバータ２４及び２１のうちの第１ノードＮ１から数えて１番目のインバータではない奇数番目のインバータ（図４の例では３番目のインバータ）である。【００３５】
制御信号経路Ｐ１により供給される第１制御信号は、インバータ２７の電源線への接続及び分離を制御する。また制御信号経路Ｐ２により供給される第２制御信号は、インバータ２８の電源線への接続及び分離を制御する。【００３６】
図５は、図４に示す２つのノードＮ１及びノードＮ３に着目して、ラッチ反転時の貫通電流を抑制する構成について説明するための図である。図５において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。【００３７】
図５には、図４に示すノードＮ１に出力が接続されたインバータ２１−３、同じくノードＮ１に出力が接続されたインバータ２７、ノードＮ３に出力が接続されたインバータ２３−３、同じくノードＮ３に出力が接続されたインバータ２８を示す。更に、インバータ２１−３の前段のインバータ２１−２、及びインバータ２３−３の前段のインバータ２３−２が示される。【００３８】
インバータ２７は、ＰＭＯＳトランジスタ２７−１及びＮＭＯＳトランジスタ２７−２を含む。インバータ２８は、ＰＭＯＳトランジスタ２８−１及びＮＭＯＳトランジスタ２８−２を含む。ＰＭＯＳトランジスタ３７−１及びＮＭＯＳトランジスタ３７−２は、図４に示すスイッチ３７に対応する。またＰＭＯＳトランジスタ３８−１及びＮＭＯＳトランジスタ３８−２は、図４に示すスイッチ３８に対応する。【００３９】
ＰＭＯＳトランジスタ３７−１がインバータ２７と電源電圧ＶＤＤとの間に設けられ、ＮＭＯＳトランジスタ３７−２がインバータ２７とグランド電圧ＶＳＳとの間に設けられている。これらのＰＭＯＳトランジスタ３７−１及びＮＭＯＳトランジスタ３７−２の導通／非導通を制御することにより、インバータ２７の電源線への接続及び分離を制御することができる。同様に、ＰＭＯＳトランジスタ３８−１がインバータ２８と電源電圧ＶＤＤとの間に設けられ、ＮＭＯＳトランジスタ３８−２がインバータ２８とグランド電圧ＶＳＳとの間に設けられている。これらのＰＭＯＳトランジスタ３８−１及びＮＭＯＳトランジスタ３８−２の導通／非導通を制御することにより、インバータ２８の電源線への接続及び分離を制御することができる。【００４０】
図５に示す各トランジスタのｏｎ／ｏｆｆの状態及び各ノードの信号レベルの状態は、ノードＮ１がＬＯＷでノードＮ３がＨＩＧＨの状態に対応する。この状態で、ノードＮ４のＬＯＷがインバータ２１−１（図４参照）の出力であるノードＡ１をＨＩＧＨに遷移させる。同様に、ノードＮ２のＨＩＧＨがインバータ２３−１（図４参照）の出力であるノードＡ３をＬＯＷに遷移させる。これらの遷移後の信号レベルの状態が図６に示される。【００４１】
図６においてインバータ２１−２の入力ノードＡ１がＨＩＧＨに遷移した直後の状態においては、インバータ２１−２の出力信号レベルは直前の状態であるＨＩＧＨのままである。入力ノードＡ１がＨＩＧＨとなることにより、ＰＭＯＳトランジスタ３８−１が非導通状態（ｏｆｆ状態）となり、且つＮＭＯＳトランジスタ３８−２が導通状態（ｏｎ状態）となる。このとき、インバータ２８のＰＭＯＳトランジスタ２８−１は導通状態（ｏｎ状態）であり、ＮＭＯＳトランジスタ２８−２は非導通状態（ｏｆｆ状態）である。従って、インバータ２８によるノードＮ３に対する駆動力はゼロとなる。【００４２】
また同様に図６においてインバータ２３−２の入力ノードＡ３がＬＯＷに遷移した直後の状態においては、インバータ２３−２の出力信号レベルは直前の状態であるＬＯＷのままである。入力ノードＡ３がＬＯＷとなることにより、ＰＭＯＳトランジスタ３７−１が導通状態（ｏｎ状態）となり、且つＮＭＯＳトランジスタ３７−２が非導通状態（ｏｆｆ状態）となる。このとき、インバータ２７のＰＭＯＳトランジスタ２７−１は非導通状態（ｏｆｆ状態）であり、ＮＭＯＳトランジスタ２７−２は導通状態（ｏｎ状態）である。従って、インバータ２７によるノードＮ１に対する駆動力はゼロとなる。【００４３】
この状態においては、インバータ２７及び２８からなるラッチが電源から分離された状態となる。従って、このラッチのラッチ機能は停止状態となっている。【００４４】
その後、ノードＡ１のＨＩＧＨに応答してインバータ２１−２の出力がＬＯＷに遷移する。同様に、ノードＡ３のＬＯＷに応答してインバータ２３−２の出力がＨＩＧＨに遷移する。これらの遷移後の信号レベルの状態が図７に示される。【００４５】
図７において、インバータ２１−３の入力のＬＯＷに応答して、インバータ２１−３がその出力をＨＩＧＨに上昇させるように出力駆動する。即ち、インバータ２１−３の内部のＰＭＯＳトランジスタを介して、インバータ２１−３の出力が電源電圧ＶＤＤに結合される。この際、非導通状態のＮＭＯＳトランジスタ３７−２が存在しないとすると、インバータ２１−３から導通状態のＮＭＯＳトランジスタ２７−２を介して貫通電流がグランド電位ＶＳＳに向けて流れることになる。本実施例の構成では、ＮＭＯＳトランジスタ３７−２が非導通状態となっているので、この貫通電流が流れることはない。【００４６】
同様に、図７において、インバータ２３−３の入力のＨＩＧＨに応答して、インバータ２３−３がその出力をＬＯＷに下降させるように出力駆動する。即ち、インバータ２３−３の内部のＮＭＯＳトランジスタを介して、インバータ２３−３の出力がグランド電圧ＶＳＳに結合される。この際、非導通状態のＰＭＯＳトランジスタ３８−１が存在しないとすると、導通状態のＰＭＯＳトランジスタ２８−１からインバータ２３−３を介して貫通電流がグランド電位ＶＳＳに向けて流れることになる。本実施例の構成では、ＰＭＯＳトランジスタ３８−１が非導通状態となっているので、貫通電流が流れることはない。【００４７】
前述のように、インバータ２７及び２８からなるラッチは電源から分離されラッチ機能が停止状態となっているので、インバータ２１−３が出力をＨＩＧＨに上昇させるように出力駆動すると、直ちにノードＮ１がＨＩＧＨとなる。同様に、インバータ２３−３が出力をＬＯＷに下降させるように出力駆動すると、直ちにノードＮ３がＬＯＷとなる。これらの遷移後の信号レベルの状態が図８に示される。【００４８】
図８に示されるように、ノードＮ１がＨＩＧＨとなることにより、ＮＭＯＳトランジスタ２８−２が導通状態となり、インバータ２８はグランド電位ＶＳＳに接続される。またノードＮ３がＬＯＷとなることにより、ＰＭＯＳトランジスタ２７−１が導通状態となり、インバータ２７は電源電位ＶＤＤに接続される。このように、ラッチの両端子の信号レベルが元の状態から反転することにより、ラッチは電源に再度接続されることになる。【００４９】
上記説明したように、リングを伝搬する信号に応じた信号によりインバータ２７及びインバータ２８の電源への接続及び分離を制御することにより、ラッチが反転する際の貫通電流を抑制することができる。具体的には、第１経路の最終段のインバータ２３−３の出力値の論理が切り換える前のタイミングで、インバータ２８を電源から分離しておく。これにより、インバータ２３−３が出力値の論理を切り換えようと出力駆動する際に流れる貫通電流を抑制することができる。同様に、第２経路の最終段のインバータ２１−３の出力値の論理が切り換える前のタイミングで、インバータ２７を電源から分離しておく。これにより、インバータ２１−３が出力値の論理を切り換えようと出力駆動する際に流れる貫通電流を抑制することができる。【００５０】
図１のリング発振回路に関して説明したように、ラッチの２端子のうちの一方のみの入力変化によりラッチの状態が反転してしまうような回路構成であると、タイミングのずれにより発振が停止してしまう危険性がある。そこで図１のリング発振回路では、ラッチの両側から状態反転させる信号駆動力が加わった場合にのみラッチが反転するという動作を実現することで、タイミングのずれによる発振停止を回避している。以下に、図４のリング発振回路においても、タイミングのずれによる発振停止を回避できることについて説明する。【００５１】
図９は、ラッチの２端子のうちの一方のみの入力変化によってはラッチの状態が反転しないことを説明するための図である。図９において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。【００５２】
図９に示す各トランジスタのｏｎ／ｏｆｆの状態及び各ノードの信号レベルの状態は、図５に示す状態から、ノードＡ３の信号レベルがＨＩＧＨからＬＯＷに変化した直後の状態を示している。インバータ２３−２の入力ノードＡ３がＬＯＷに遷移した直後の状態においては、インバータ２３−２の出力信号レベルは直前の状態であるＬＯＷのままである。入力ノードＡ３がＬＯＷとなることにより、ＰＭＯＳトランジスタ３７−１が導通状態（ｏｎ状態）となり、且つＮＭＯＳトランジスタ３７−２が非導通状態（ｏｆｆ状態）となる。このとき、インバータ２７のＰＭＯＳトランジスタ２７−１は非導通状態（ｏｆｆ状態）であり、ＮＭＯＳトランジスタ２７−２は導通状態（ｏｎ状態）である。従って、インバータ２７によるノードＮ１に対する駆動力はゼロとなる。【００５３】
但し、入力ノードＡ１はＬＯＷのままであるので、ＰＭＯＳトランジスタ３８−１が導通状態（ｏｎ状態）であり、且つＮＭＯＳトランジスタ３８−２が非導通状態（ｏｆｆ状態）である。また、インバータ２８のＰＭＯＳトランジスタ２８−１は導通状態（ｏｎ状態）であり、ＮＭＯＳトランジスタ２８−２は非導通状態（ｏｆｆ状態）である。従って、インバータ２８は、ノードＮ３をＨＩＧＨに維持するように出力駆動している。【００５４】
この状態で、ノードＡ３のＬＯＷに応答してインバータ２３−２の出力がＨＩＧＨに遷移する。この遷移後の信号レベルの状態が図１０に示される。【００５５】
図１０において、インバータ２３−３の入力のＨＩＧＨに応答して、インバータ２３−３がその出力をＬＯＷに下降させるように出力駆動する。即ち、インバータ２３−３の内部のＮＭＯＳトランジスタを介して、インバータ２３−３の出力がグランド電圧ＶＳＳに結合される。この時、上記のようにインバータ２８はノードＮ３をＨＩＧＨに維持するように出力駆動している。従って、インバータ２３−３の出力駆動方向とインバータ２８の出力駆動方向とが逆向きとなるので、両インバータの駆動力がノードＮ３において衝突した状態となる。【００５６】
図４に示すリング発振回路においては、インバータ２８は、第１経路に設けられた複数のインバータのうち最終段のインバータ２３−３よりも駆動能力が大きく設計されている。従って、図１０に示すように、インバータ２３−３とインバータ２８との出力駆動力が衝突した状態では、インバータ２８の出力駆動力が勝り、インバータ２７及び２８からなるラッチの状態は反転しない。即ち、ノードＮ３側にのみラッチの状態を反転するような駆動力が作用しても、ラッチの状態は反転することがない。【００５７】
また同様にインバータ２７は、第２経路に設けられた複数のインバータのうち最終段のインバータ２１−３よりも駆動能力が大きく設計されている。従って、ノードＮ１側にのみラッチの状態を反転するような駆動力が作用しても、ラッチの状態は反転することがない。【００５８】
それに対して図６乃至図８を用いて説明したように、ラッチの２端子（ノードＮ１及びＮ３）の両方にラッチの状態を反転するような駆動力が作用すると、ラッチの状態は反転する。これは、制御信号の働きによりラッチ機能が一時的に停止されるからである。前述の説明から分かるように、図４に示す構成の場合、信号変化の影響がノードＡ１に到達した時点でインバータ２８は電源から分離される。従って図１０のようにインバータ２３−３とインバータ２８との出力駆動力が衝突した状態において、逆側からの信号変化の影響がノードＡ１に到達すると、その時点でラッチの状態が反転することになる。この場合、信号変化の影響がノードＮ１に到達する前にラッチの状態が変化することになり、ノードＡ１からノードＮ１迄の信号伝搬に要する時間分だけ、タイミングのずれがあることになる。タイミングのずれによる発振停止を回避するためには、理想的には、信号変化がノードＮ１及びノードＮ３の両方に到達した時点でラッチの状態を変化させることが好ましい。しかしノードＡ１からノードＮ１迄の信号伝搬に要する時間に対応するタイミングのずれについては、発振停止を回避可能な程度に短く設計することが容易であり問題とはならない。【００５９】
図１１は、リング発振回路の実施形態の変形例を示す図である。図１１では、図４に示す２つのノードＮ１及びノードＮ３に着目して、ラッチの電源制御の方式の変形例を示してある。図１１において、図４及び図５と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。【００６０】
図１１には、図４に示すノードＮ１に出力が接続されたインバータ２１−３、同じくノードＮ１に出力が接続されたインバータ２７、ノードＮ３に出力が接続されたインバータ２３−３、同じくノードＮ３に出力が接続されたインバータ２８を示す。ＰＭＯＳトランジスタ３７−１及びＮＭＯＳトランジスタ３７−２は、図４に示すスイッチ３７に対応する。またＰＭＯＳトランジスタ３８−１及びＮＭＯＳトランジスタ３８−２は、図４に示すスイッチ３８に対応する。【００６１】
図５の示す実施例では、インバータ２１−１の出力信号及びインバータ２３−１の出力信号を制御信号として用いて、インバータ２７及び２８からなるラッチの電源への接続及び分離を制御していた。それに対して図１１に示す変形例では、インバータ２１−３の入力端Ｂ１を共通の入力端とするインバータ４１を設け、インバータ４１の出力信号によりスイッチ３８のＰＭＯＳトランジスタ３８−１とＮＭＯＳトランジスタ３８−２とを制御している。またインバータ２３−３の入力端Ｂ３を共通の入力端とするインバータ４３を設け、インバータ４３の出力信号によりスイッチ３７のＰＭＯＳトランジスタ３７−１とＮＭＯＳトランジスタ３７−２とを制御している。【００６２】
インバータ４１の遅延時間は、インバータ２１−３の遅延時間と同等であってよく、好ましくはインバータ２１−３の遅延時間よりも短い。インバータ４３の遅延時間は、インバータ２３−３の遅延時間と同等であってよく、好ましくはインバータ２３−３の遅延時間よりも短い。【００６３】
ノードＢ１とノードＢ２とに略同時に信号変化が到達するとする。またインバータ２１−３とインバータ２３−３との遅延時間は略等しいとする。この場合、インバータ２３−３がその出力を変化させようとするタイミングに対して、それ以前のタイミング或いはそれと略等しいタイミングでインバータ２８の出力駆動力がゼロになる。従って、貫通電流が抑制される。またインバータ２１−３がその出力を変化させようとするタイミングに対して、それ以前のタイミング或いはそれと略等しいタイミングでインバータ２７の出力駆動力がゼロになる。従って、貫通電流が抑制される。【００６４】
図１２は、リング発振回路をＶＣＯとして利用する場合の実施形態を示す図である。図１２では、図５に示す構成において発信周波数を電圧信号に応じて制御する方式を示してある。図１２において、図４及び図５と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。【００６５】
図１２の構成では、リング発振回路をＶＣＯとして利用するために、リング発振回路に用いられる各インバータの電源電流が流れる経路に電流制御のためのＮＭＯＳトランジスタ５１を挿入してある。ＮＭＯＳトランジスタ５１のゲートにはアナログ制御電圧が印加される。アナログ制御電圧を上昇させると、ＮＭＯＳトランジスタ５１を流れる電流量が増加し、各インバータの出力駆動力が増加する。結果として、リング発振回路の発信周波数が増大する。逆にアナログ制御電圧を下降させると、ＮＭＯＳトランジスタ５１を流れる電流量が減少し、各インバータの出力駆動力が低下する。結果として、リング発振回路の発信周波数が低下する。このようにして、外部から入力するアナログ制御電圧を制御することにより、リング発振回路の発信周波数を制御することができる。なお図１２に示されるインバータだけでなく、実際には図４に示す全てのインバータについて、各インバータの電源電流が流れる経路にＮＭＯＳトランジスタ５１を挿入することになる。【００６６】
図１３は、偶数段のリング発振回路の実施形態の変形例を示す図である。図13において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。【００６７】
図４のリング発振回路では、複数個のインバータ２１、複数個のインバータ２２、複数個のインバータ２３、及び複数個のインバータ２４の各々の個数が３つであった。それに対して図１３のリング発振回路では、複数個のインバータ２１、複数個のインバータ２２、複数個のインバータ２３、及び複数個のインバータ２４の各々の個数が７つとなっている。それ以外の構成は図４と図１３とで同一である。【００６８】
図１３の構成では、ノードＮ１乃至Ｎ４の間のインバータの数が図４の構成に比較して多くなっている。このようにインバータの数を多くすると、発信周波数の１サイクルの間で、ラッチの機能が停止している期間の割合が少なくなる。即ち、前述のラッチ反転時のタイミングのずれが相対的に小さくなる。これにより、より安定した正確な発信周波数を得ることが可能となる。【００６９】
図１４は、偶数段のリング発振回路の実施形態の更なる変形例を示す図である。偶数段のリング発振回路では、互いに位相が１８０°異なる２つのノードをラッチで接続するが、ラッチを接続するのは必ずしも図４のように位相が０°、９０°、１８０°、及び２７０°に対応する部分である必要はない。また位相が０°、９０°、１８０°、及び２７０°に対応する部分だけである必要もない。【００７０】
図１４に示すリング発振回路では、複数個（例えば４の倍数個）のインバータ６１を直列に接続することによりリングを構成している。インバータ６１の個数が４の倍数である場合、リングを第１の経路と第２の経路とに２分割したときに、各経路に偶数個（２の倍数個）のインバータが含まれることになる。【００７１】
上記リング上で、互いに位相が１８０°異なる２つのノード間をラッチ６２で接続している。図１４に示すリング内の実線がラッチの接続を示している。例えば、ノードＮ１とノードＮ２との間を、１つのラッチ６２で接続してある。ラッチ６２は図４に示したラッチ及びスイッチに対応し、制御信号に基づいてラッチと電源との接続及び分離を制御可能な構成となっている。図１４に示す点線が制御信号の供給経路を模式的に示している。【００７２】
図１４に示すように、互いに位相が１８０°異なる２つのノードをラッチで接続する際に、全てのインバータの出力ノード部分にラッチを接続してよい。このような接続とすることで、非常に安定した発信周波数のクロック信号を得ることが可能となる。なお全てのインバータの出力ノード部分にラッチを接続する代わりに、例えば出力ノード１つおき或いは２つおき等のように、所定の間隔を開けてラッチを接続してもよい。ラッチを接続する出力ノード間の間隔は、均一なピッチである必要もなく、任意の箇所にラッチを接続してもよい。【００７３】
図１５は、本実施例のリング発振回路を利用した受信回路の構成の一例を示す図である。図１５の受信回路は、レシーバＩＣ７１、帯域選択フィルタ８２、低雑音アンプ（ＬＮＡ）８３、イメージ除去フィルタ８４、チャネル選択フィルタ８５、ローカル発振器８６を含む。レシーバＩＣ７１は、ミキサ回路７２、アンプ７３、アンプ７４、ミキサ回路７５、ミキサ回路７６、ＶＣＯ７７、アンプ７８、及びアンプ７９を含む。なおＶＣＯ７７は、レシーバＩＣ７１の外部に設ける構成としてもよい。【００７４】
アンテナ８１で受信した受信信号を、帯域選択フィルタ８２、低雑音アンプ（ＬＮＡ）８３、及びイメージ除去フィルタ８４を介してレシーバＩＣ７１に供給する。レシーバＩＣ７１では、例えば図４に示す本実施例のリング発振回路を利用したＶＣＯ７７により、位相が０°、９０°、１８０°、及び２７０°のローカル信号を生成する。ＶＣＯ７７の発信周波数は、アナログ制御電圧ＶＣにより制御してよい。ＶＣＯ７７が生成した０°のローカル信号及び１８０°のローカル信号をミキサ回路７５に供給し、ミキサ回路７５で受信信号をダウンコンバートすることにより同相成分Ｉを抽出する。また９０°のローカル信号及び２７０°のローカル信号をミキサ回路７６に供給し、ミキサ回路７６で受信信号をダウンコンバートすることにより直交成分Ｑを抽出する。【００７５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成22年11月2日(2010.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力側である第１ノードから出力側である第２ノードへ向かって直列に接続された偶数個のインバータを有する第１経路と、
入力側である前記第２ノードから出力側である前記第１ノードへ向かって直列に接続された偶数個のインバータを有する第２経路と、
前記第１ノードと前記第２ノードとの間に接続され、前記第１ノードの論理値と前記第２ノードの論理値とを互いに反転状態に維持するラッチ回路と、
前記ラッチ回路に入力され、前記ラッチ回路と電源線との接続及び分離を制御する制御信号を供給する制御信号経路
を含む電気回路。
【請求項２】
前記ラッチ回路は、入力側である前記第１ノードから出力側である前記第２ノードへ向かって接続された第１インバータと、入力側である前記第２ノードから出力側である第１ノードへ向かって接続された第２インバータとを含む請求項１記載の電気回路。
【請求項３】
前記制御信号は、前記第１経路の前記偶数個のインバータのうちの第１の所定のインバータから出力される第１制御信号と、前記第２経路の前記偶数個のインバータのうちの第２の所定のインバータから出力される第２制御信号とを含む請求項１又は２に記載の電気回路。
【請求項４】
前記第１インバータは、前記第１経路に設けられた前記複数のインバータのうち最終段のインバータよりも駆動能力が大きく、前記第２インバータは、前記第２経路に設けられた前記複数のインバータのうち最終段のインバータよりも駆動能力が大きい請求項２又は３に記載の電気回路。
【請求項５】
偶数個のインバータから構成されるリングと、
前記リング上の第１ノードと第２ノードとの間に接続される第１ラッチ回路と、
前記ラッチ回路と電源線との接続及び分離を制御する制御信号を供給する制御信号線と
を含むリング発振回路。
【請求項６】
前記リングは、
入力側である前記第１ノードから出力側である前記第２ノードへ向かって直列に接続された偶数個のインバータを有する第１経路と、
入力側である前記第２ノードから出力側である前記第１ノードへ向かって直列に接続された偶数個のインバータを有する第２経路と
を含む請求項５記載のリング発振回路。
【請求項７】
前記制御信号による前記ラッチ回路と前記電源線との分離は、前記第１経路の最終段のインバータの出力値の論理が切り換わるより前のタイミングで行われる請求項５又は６記載のリング発振回路。
【請求項８】
偶数個のインバータから構成されるリングと、
前記リング上の第１ノードと第２ノードとに接続される第１のラッチ回路と、
前記リング上の第３ノードと第４ノードとに接続される第２のラッチ回路と
を含み、前記リングを伝搬する信号に応じた制御信号により前記第１及び第２のラッチ回路と電源線との接続及び分離を制御し、前記第１乃至第４のノードから互いに位相がπ／２ずれた４相のクロック信号を生成するリング発振回路と、
該４相のクロック信号に応じて受信信号をダウンコンバートするミキサ回路と
を含む受信回路。
【国際調査報告】
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