(57)【要約】【課題】非発光時における発光素子にも僅かながら電流が流れてしまっているため、ごく僅かに発光してしまい、発光時と非発光時のコントラストが良くなかった。【解決手段】第１電力を供給する第１電源線１１と、１本の制御線９と、一端が第１電源線１１に接続され他端が制御線９に接続された発光制御抵抗変化型素子５と、第２電力を供給する第２電源線１３と、一端が制御線９に接続され他端が第２電源線１３に接続され、発光制御抵抗変化型素子に５書き込まれたデータに応じて発光する発光素子７と、発光素子７に並列となるように、一端が制御線９に接続され他端が第２電源線１３に接続された並列接続抵抗変化型素子３とを有する。
2009072205.tif 000002
【特許請求の範囲】
【請求項１】
第１電力を供給する第１電源線と、
１本の制御線と、
一端が前記第１電源線に接続され他端が前記制御線に接続された発光制御抵抗変化型素子と、
第２電力を供給する第２電源線と、
一端が前記制御線に接続され他端が前記第２電源線に接続され、前記発光制御抵抗変化型素子に書き込まれたデータに応じて発光する発光素子と、
前記発光素子に並列となるように、一端が前記制御線に接続され他端が前記第２電源線に接続された並列接続抵抗変化型素子と
を有することを特徴とする画素回路。
【請求項２】
請求項１記載の画素回路において、
前記発光素子が発光するバイアス方向と、前記並列接続抵抗変化型素子が低抵抗状態から高抵抗状態に変化させるためのバイアス方向とが同じ向きであることを特徴とする画素回路。
【請求項３】
請求項１又は請求項２記載の画素回路において、
前記発光素子が発光している状態では、前記並列接続抵抗変化型素子が高抵抗状態にされていることを特徴とする画素回路。
【請求項４】
請求項１又は請求項２記載の画素回路において、
前記制御線と前記第２電源線との間で前記発光素子に対して直列に接続された過電流防止抵抗を有することを特徴とする画素回路。
【請求項５】
請求項１又は請求項２記載の画素回路において、
所望の前記制御線を、前記第１電源線と前記第２電源線との制御電圧範囲の中間程度の電位に設定することで非選択ラインとすることを特徴とする画素回路。
【請求項６】
請求項１又は請求項２記載の画素回路において、
前記発光制御抵抗変化型素子及び前記並列接続抵抗変化型素子は、それぞれ２端子型抵抗変化型素子であることを特徴とする画素回路。
【請求項７】
請求項６記載の画素回路において、
前記発光制御抵抗変化型素子及び前記並列接続抵抗変化型素子は、発光時の前記発光素子に加わる電圧差よりも大きい電圧差で抵抗状態が変化する特性を有することを特徴とする画素回路。
【請求項８】
請求項１又は請求項２記載の画素回路において、
前記発光制御抵抗変化型素子及び前記並列接続抵抗変化型素子は、高抵抗状態と低抵抗状態の抵抗値の比率が１０倍より大きく、且つ、１０００倍より小さいことを特徴とする画素回路。
【請求項９】
請求項１又は請求項２記載の画素回路において、
非発光にさせる制御を行った際、前記発光素子の抵抗値よりも前記並列接続抵抗変化素子の抵抗値の方が小さいことを特徴とする画素回路。
【請求項１０】
請求項１又は請求項２記載の画素回路において、
発光させる制御を行った際、前記発光素子の抵抗値は、前記並列接続抵抗変化素子の抵抗値より小さく、且つ、前記発光制御抵抗変化素子の抵抗値より大きいことを特徴とする画素回路。
【請求項１１】
請求項１又は請求項２記載の画素回路において、
前記発光素子は有機エレクトロルミネセンス素子であることを特徴とする画素回路。
【請求項１２】
第１電力を供給する第１電源線と、
１本の制御線と、
一端が前記第１電源線に接続され他端が前記制御線に接続された発光制御抵抗変化型素子と、
第２電力を供給する第２電源線と、
一端が前記制御線に接続され他端が前記第２電源線に接続され、前記発光制御抵抗変化型素子に書き込まれたデータに応じて発光する発光素子と、
前記発光素子に並列となるように、一端が前記制御線に接続され他端が前記第２電源線に接続された並列接続抵抗変化型素子と
を有する画素回路が配列していることを特徴とする表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光制御抵抗変化型素子に書き込まれたデータに基づいて発光素子が発光する画素回路及び表示パネルに関する。
【背景技術】
【０００２】
近年の表示パネルには、ワード線及びビット線が交差する領域に、画素回路に相当するメモリセルが形成されている。各メモリセルは、これらワード線及びビット線に沿ってマトリクス状に配列しており、ワード線、半導体層、メモリ層及びビット線が直列に接続された構造となっている。このメモリセルはスイッチングメモリ複合素子として機能する。【０００３】
従来の表示パネルでは、コントローラが制御信号に基づいて各メモリ層へデータの書き込みを行ったり、各メモリ層に書き込まれたデータの消去動作及び全リセット動作を行う。このデータとしては、発光層の発光指示及び非発光指示を挙げることができる。さらに従来の表示パネルでは、各メモリセルがメモリ層へ書き込まれたデータに基づいて半導体層の通電が制御されることで、各メモリセルの発光状態に応じた映像を表示する構成となっている。【０００４】
【特許文献１】特開２００４−４７７９１号公報（段落番号００１０、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の表示パネルでは、各メモリセルのメモリ層に非発光指示のデータを書き込んで発光層を非発光とした場合においても、実際にはワード線及びビット線間に微少な電流が流れてしまい発光層が微少な光を出力してしまい、コントラストが良好とはいえない場合があった。【０００６】
本発明が解決しようとする課題には、上記した問題が一例として挙げられる。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１記載の発明は、第１電力を供給する第１電源線と、１本の制御線と、一端が前記第１電源線に接続され他端が前記制御線に接続された発光制御抵抗変化型素子と、第２電力を供給する第２電源線と、一端が前記制御線に接続され他端が前記第２電源線に接続され、前記発光制御抵抗変化型素子に書き込まれたデータに応じて発光する発光素子と、前記発光素子に並列となるように、一端が前記制御線に接続され他端が前記第２電源線に接続された並列接続抵抗変化型素子とを有する。【０００８】
上記課題を解決するために、請求項１２記載の発明は、第１電力を供給する第１電源線と、１本の制御線と、一端が前記第１電源線に接続され他端が前記制御線に接続された発光制御抵抗変化型素子と、第２電力を供給する第２電源線と、一端が前記制御線に接続され他端が前記第２電源線に接続され、前記発光制御抵抗変化型素子に書き込まれたデータに応じて発光する発光素子と、前記発光素子に並列となるように、一端が前記制御線に接続され他端が前記第２電源線に接続された並列接続抵抗変化型素子とを備える画素回路が配列する。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施の形態を図面を参照しつつ説明する。
図１は、本実施形態における表示パネル１００の電気的な構成例を示すブロック図である。
表示パネル１００は、コントローラ２１、書き込み／読み出し制御回路（以下単に「書込／読出回路」と呼ぶ）２４、アドレス選択回路２３及び画素配列回路１０を有する。なお表示パネル１００は、図示しない誤り訂正回路、リフレッシュ回路、バッファ回路などのための回路、周辺回路が含まれていても良い。【００１０】
コントローラ２１は、外部からの制御信号或いは内部の制御信号に基づいて、アドレス選択回路２３及び書込／読出回路２４を用いて画素配列回路１０へのデータの書き込みを行ったり読み出しを行うことができる。ここでいうデータとしては、画素配列回路１０に多数配列する画素回路１の発光素子を各々発光させるための発光指示（後述する「白書き込み」に相当）や、非発光とさせるための非発光指示（後述する「黒書き込み」に相当）を挙げることができる。またコントローラ２１は、各画素回路１に書き込まれたデータの消去動作及び全リセット動作を行う。【００１１】
画素配列回路１０は、例えばマトリクス状メモリアレイとした画素回路１が多数配列しており、各画素回路１がビット線及びワード線によって接続されている。各画素回路１はいわゆる抵抗変化型メモリを利用している。ここでいう抵抗変化型メモリは後述する抵抗変化型素子に相当している。この画素配列回路１０については後述する。【００１２】
アドレス選択回路２３は、コントローラ２１から供給されたアドレス指定信号に基づいてビット線及びワード線を指定して、画素配列回路１０に多数配列する画素回路１群のうちから所望の画素回路１を選択する機能を有する。【００１３】
書込／読出回路２４は、コントローラ２１から供給された書込制御信号又は読出制御信号に基づいて、画素配列回路１０にデータを書き込んだり読み出しを行うことができる。【００１４】
図２は、図１に示す画素配列回路１０に含まれる各画素回路１の構成例を示す等価回路である。
各画素回路１は、第１電源線１１、制御線９、第２電源線１３、発光素子７、発光制御抵抗変化型素子５及び並列接続抵抗変化型素子３を有する。【００１５】
第１電源線１１は、例えば画素配列回路１０におけるビット線に接続されており、このビット線から第１電力が供給されている。第２電源線１３は、例えばワード線に接続されており、このワード線から第２電力が供給されている。【００１６】
制御線９は、上述したコントローラ２１に接続されており、所定の制御信号をノード４に入力するための１本の信号線によって構成されている。この制御線９は、第１電源線１１との間に生じさせる電位差に応じて発光制御抵抗変化型素子５の抵抗値を変えることができる。一方、この制御線９は、第２電源線１３との間に生じさせる電位差に応じて並列接続抵抗変化型素子３の抵抗値を変える。【００１７】
ここで制御線９は１本の信号線であるため、第１電源線１１の電位と第２電源線１３の電位に応じて同時に、各々発光制御抵抗変化型素子５及び並列接続抵抗変化型素子３の抵抗値を変えることができる。なお本実施形態では、変化する発光制御抵抗変化型素子５の抵抗値及び並列接続抵抗変化型素子３の抵抗値の割合を「抵抗変化率」と呼んでいる。【００１８】
発光制御抵抗変化型素子５は、例えば２端子型抵抗変化型素子であり、一端が第１電源線１１に接続されているとともに他端が制御線９に接続されている。発光制御抵抗変化型素子５は、発光時の発光素子７に加わる電位差よりも大きい電位差で抵抗状態が変化する特性を有する。発光制御抵抗変化型素子５は、例えばバイポーラ型の抵抗変化型素子であり、上述したデータを記憶するメモリとしての機能を有する。発光制御抵抗変化型素子５は、例えばビット線に接続された第１電源線１１とノード４（以下「共通ノード」とも呼ぶ）との間の印加電圧が所定の電圧となると、所定のヒステリシスループ特性に従って抵抗値が変化する素子である。【００１９】
発光素子７は、一端が制御線９に接続されており他端が第２電源線１３に接続されている。この発光素子７は、例えば有機エレクトロルミネッセンス素子である。【００２０】
並列接続抵抗変化型素子３は、例えば２端子型抵抗変化型素子であり、発光素子７に並列となるように、一端が制御線９に接続されており、他端が第２電源線１３に接続されている。並列接続抵抗変化型素子３は、発光時の発光素子７に加わる電位差よりも大きい電位差で抵抗状態が変化する特性を有する。並列接続抵抗変化型素子３は、例えばバイポーラ型の抵抗変化型素子である。【００２１】
並列接続抵抗変化型素子３は、例えばワード線に接続された第２電源線１３とノード４との電位差に応じて、後述するようにヒステリシスループ特性に従って抵抗値が変化する素子である。この並列接続抵抗変化型素子３は、制御線９と第２電源線１３との電圧に応じて、上述した発光制御抵抗変化型素子５とは後述するように逆極性のヒステリシスループ特性を有する。【００２２】
この画素回路１においては、発光素子７を発光させたいときに（以下「白表示」も呼ぶ）、発光制御抵抗変化型素子５を低抵抗状態にし、並列接続抵抗変化型素子３を高抵抗状態にする。【００２３】
一方、この画素回路１においては、発光素子７を非発光させたいときに（以下「黒表示」とも呼ぶ）、発光制御抵抗変化型素子５を高抵抗状態にし、並列接続抵抗変化型素子３を低抵抗状態にする。【００２４】
これら発光制御抵抗変化型素子５及び並列接続抵抗変化型素子３は、それぞれ、２つの電源線（第１電源線１１及び第２電源線１３）と制御線９との各々の電位差によって、それら抵抗変化素子５，３の両端に印加する電圧を後述するように変化させることで、例えば低抵抗状態であるか高抵抗状態であるかという抵抗状態を変更することができる。ここで発光制御抵抗変化型素子５及び並列接続抵抗変化型素子３の抵抗値は、それぞれ低抵抗状態と高抵抗状態において例えば１０〜１００倍程度の差がある。【００２５】
これら発光制御抵抗変化型素子５及び並列接続抵抗変化型素子３は、それぞれ例えば不揮発性メモリとしての機能を有する。このため本実施形態における画素回路１は、電源を落として再投入した場合でも、従来から存在するアクティブマトリクス型を採用した構成よりも、この画素回路１が発光を開始するまでの準備を早く完了することができるようになる。【００２６】
図３は、並列接続抵抗変化型素子３の状態に応じた電流電圧特性の一例を示すヒステリシスループ特性である。
並列接続抵抗変化型素子３は、一方向に電圧Ｖ１をかけていくと転移電圧−ＶＴにて高抵抗状態から低抵抗状態に相転移し（図示した「ＳＥＴ」に相当）、逆方向に電圧Ｖ１をかけると転移電圧＋ＶＴにて低抵抗状態から高抵抗状態に相転移して戻る（図示した「ＲＥＳＥＴ」に相当）。この並列接続抵抗変化型素子３の応答速度は例えば１００ｎｓと高速である。【００２７】
本実施形態では、このように各抵抗変化素子３，５が高抵抗状態から低抵抗状態に相移行することを「セット（ＳＥＴ）」とも表現し、低抵抗状態から高抵抗状態に相移行することを「リセット（ＲＥＳＥＴ）」とも表現している。【００２８】
図４は、発光制御抵抗変化型素子５の状態に応じた電流電圧特性の一例を示すヒステリシスループ特性である。
発光制御抵抗変化型素子５は、上述した並列接続抵抗変化型素子３とは逆極性に電圧を印加するため、上述した並列接続抵抗変化型素子３とは逆極性の電流電圧特性となる。【００２９】
つまり発光制御抵抗変化型素子５は、一方向に電圧Ｖ１をかけていくと転移電圧＋ＶＴにて高抵抗状態から低抵抗状態に相転移し（図示した「ＳＥＴ」に相当）、逆方向に電圧Ｖ１をかけると転移電圧−ＶＴにて低抵抗状態から高抵抗状態に相転移して戻る（図示した「ＲＥＳＥＴ」に相当）。この発光制御抵抗変化型素子５の応答速度は例えば１００ｎｓと高速である。【００３０】
ここで本実施形態では、発光素子７が発光するバイアス方向と、並列接続抵抗変化型素子５が低抵抗状態から高抵抗状態に変化させるためのバイアス方向が同じ向きとなるようになっている。なお本実施形態では、このように並列接続抵抗変化型素子３の抵抗値が低抵抗状態から高抵抗状態に相転移することを「ＲＥＳＥＴ」と呼んでいる。【００３１】
なお、上述した発光制御抵抗変化型素子５及び並列接続抵抗変化型素子３のうち少なくとも一方の製造方法としては、例えば特開２００６−２２２４２８号公報又は特開２００５−１２０４２１号公報に記載されている製法を採用することができる。【００３２】
各画素回路１を有する表示パネル１００は以上のような一構成例であり、次に図１〜図４を参照しつつ当該一構成例による動作例について説明する。
図５（Ａ）〜図５（Ｄ）は、それぞれデータ書き込みを行うための各信号線の電圧制御例を示している。画素配列回路１０では、次のような３つの動作によって表示動作を行う。つまりこの画素配列回路１０では、第１に各画素回路１の選択／非選択がなされ、第２にデータ書き込みが行われ、第３に発光動作又は非発光動作が行われる。【００３３】
＜選択／非選択＞
画素回路１は、上述したアドレス選択回路２３は、所望の前記制御線９を、前記第１電源線１１と前記第２電源線１３との制御電圧範囲の中間程度の電位に設定することで非選択ラインとする【００３４】
ここで本実施形態では、発光素子７を発光させるためのデータ書き込みを「白書き込み」と表現し、発光素子７を非発光とさせるためのデータ書き込みを「黒書き込み」と表現している。なお本実施形態では、書込／読出回路２４は、コントローラ２１の制御によって、最初に高抵抗状態とすべき旨のデータを書き込むようにしている。このようにすると、発光制御抵抗変化型素子５から並列接続抵抗変化型素子３に抜ける貫通電流を防止することができる。【００３５】
発光制御抵抗変化型素子５は、第１電源線１１と制御線９との間に生じさせる電位差を、図５（Ｂ）に示すように振ることで黒書き込みが行われ、図５（Ｃ）に示すように振ることで白書き込みが行われる。【００３６】
一方、並列接続抵抗変化型素子３も、第２電源線１３と制御線９との間に生じさせる電位差を、図５（Ｂ）又は図５（Ｃ）に示すように振ることでデータが書き込まれる（黒書き込み又は白書き込み）。【００３７】
発光制御抵抗変化型素子５及び並列接続抵抗変化型素子３の両端に印加すべき電圧Ｖ１の条件は次のようであれば良い。なお、以下の式（１）において「ＡＢＳ（値）」は、かっこ内の値の絶対値であることを表している。【００３８】
ＡＢＳ（Ｖｈ−Ｖｌ）＞ＡＢＳ（ＲＥＳＥＴｏｒＳＥＴ）＞ＡＢＳ（Ｖｍ−Ｖｌ）ｏｒＡＢＳ（Ｖｈ−Ｖｍ）＞発光素子７の発光電圧  ・・・  （１）【００３９】
図５（Ａ）は、ある画素回路１を非選択にする場合の第１電源線１１、第２電源線１３及び制御線９の電圧を示している。
＜非選択＞
その画素回路１を非選択にするには、第１電源線１１及び第２電源線１３の電位はいずれの電位でも良いが、コントローラ２１が、制御線９の電位を、これら第１電源線１１及び第２電源線１３の電圧制御範囲の中間電圧Ｍとする。この中間電位Ｖｍとは、高電位Ｖｈと低電位Ｖｌとの中間電位であることを表している。【００４０】
＜選択して黒書き込み＞
その画素回路１を選択して黒書き込みをするには、図５（Ｂ）に示すように第１電源線１１及び第２電源線１３を各々高電位Ｖｈとし、制御線９を低電位Ｖｌとする。【００４１】
＜選択して白書き込み＞
その画素回路１を選択して白書き込みをするには、図５（Ｃ）に示すように第１電源線１１及び第２電源線１３を各々低電位Ｖｌとし、制御線９を高電位Ｖｈとする。【００４２】
＜発光／非発光＞
その画素回路１の発光素子７を発光／非発光させるには、図５（Ｄ）に示すように第１電源線１１を高電位Ｖｈとし、第２電源線１３を中間電位Ｖｍとし、制御線９をハイインピーダンス状態（図示のＨｉｇｈ−Ｚに相当）とする。この場合、発光制御抵抗変化型素子５に白書き込みがなされている場合には発光素子７が発光状態となる一方、黒書き込みがなされている場合には発光素子７が非発光状態となる。【００４３】
本実施形態では、非発光にさせる制御を行った際、発光素子７の抵抗値よりも並列接続抵抗変化型素子３の抵抗値の方が小さくしており、発光させる制御を行った際、発光素子７の抵抗値は、並列接続抵抗変化型素子３の抵抗値より小さく、かつ、発光制御抵抗変化型素子５の抵抗値より大きくしている。【００４４】
＜発光素子の特性に関する検証＞
図６は、発光素子７の特性に関する検証結果の一例を表す図である。なお図示の例では、横軸が印加電圧Ｖ１［Ｖ］を表しており縦軸が電流Ｉ［Ａ］を表している。【００４５】
この検証例では、発光素子７が例えば有機エレクトロルミネッセンス素子であると想定しているため、ダイオード特性を示している。この発光素子７の特性では、印加電圧Ｖ１が約７［Ｖ］から約９［Ｖ］にかけて電流Ｉが急激に立ち上がる特性を示している。【００４６】
＜一般的な画素回路＞
図７は、一般的な画素回路の構成例を示す図である。なお図７において図２と同一の符号を付した各ブロックはほぼ同様の構成であるため、同様の構成については説明を省略する。【００４７】
一般的な画素回路１は、第１電源線１１と第２電源線１３との間に発光制御抵抗変化型素子５と発光素子７とがノード４にて直列に接続されている。この一般的な画素回路の発光素子７は、発光制御抵抗変化型素子５の抵抗値の変化に応じて発光したり非発光する。ここでこの発光制御抵抗変化型素子５自体は、最小抵抗値と最大抵抗値が例えば１００倍程度しか変わらないため、非発光時にも発光素子７に僅かながら電流が流れてしまう。この一般的な画素回路１は次のような電流電圧特性を発揮する。【００４８】
＜一般的な画素回路の電流電圧特性＞
図８は、図７に示す画素回路において発光制御抵抗変化型素子５が様々な抵抗値を取った場合における発光素子７を流れる電流に対する電圧例を示す電流電圧特性図である。なお縦軸は電流［Ａ］を示しており横軸は電圧［Ｖ］を示している。図示の例では、上記第１電源線１１の電圧が横軸に表されている。第２電源線１３は接地されている。【００４９】
図８には、例えば５種類の電流電圧特性が示されており、上から、発光制御抵抗変化型素子５の抵抗値が１００Ｋ［Ω］、１Ｍ［Ω］、１０Ｍ［Ω］、１００Ｍ［Ω］、１Ｇ［Ω］とした場合の各々の電流電圧特性Ｔ１００Ｋ，Ｔ１Ｍ，Ｔ１０Ｍ，Ｔ１００Ｍ，Ｔ１Ｇが表されている。【００５０】
発光素子７の発光時と非発光時とのコントラスト比として１０００：１以上確保するのに、並列接続抵抗変化型素子３を用いずに発光制御抵抗変化型素子５のみで制御しようとすると、この発光制御抵抗変化型素子５の抵抗変化比は、１００００倍（１００Ｋ［Ω］と１Ｇ［Ω］）程度必要である。ここでいう抵抗変化比とは、発光制御抵抗変化型素子５が変化する最大抵抗値と最小抵抗値の比率を表している。つまり、発光制御抵抗変化型素子５は、抵抗変化比が４桁以上変化する性能が必要になる。【００５１】
図９は、図２に示す画素回路１において発光素子７側を流れる電流を比較するための電流電圧特性の一例を示している。つまりこの画素回路１は、上述した並列接続抵抗変化型素子３が発光素子７に並列に接続された構成となっている。なお図９では、横軸は電圧［Ｖ］を示しており縦軸は電流［Ａ］を示している。【００５２】
図示の電流電圧特性では、白書き込み状態（発光制御抵抗変化型素子５の抵抗値が１００［ＫΩ］であり、且つ、並列接続抵抗変化型素子３の抵抗値が１［ＭΩ］である場合）と、黒書き込み状態（発光制御抵抗変化型素子５の抵抗値が１［ＭΩ］であり、且つ、並列接続抵抗変化型素子３の抵抗値が１００［ＫΩ］である場合）との２つの状態において、発光素子７側に流れる電流を比較した様子を図示している。図示の例では、上記第１電源線１１の電圧が横軸に表されている。なお第２電源線１３は接地されている。制御線９はいずれの箇所にも接続していない。【００５３】
図示の電流電圧特性では、広い範囲の電圧Ｖ１［Ｖ］において、電流比が例えば１０００００：１以上になっている。つまり本実施形態において並列接続抵抗変化型素子３、及び、発光制御抵抗変化型素子５の高抵抗状態と低抵抗状態の比が、例えば１００：１程度あれば、発光素子７の発光状態と非発光状態との明るさの比率では、十分高いコントラストを得ることができることを意味している。【００５４】
つまり本実施形態における画素回路１では、発光素子７に供給すべき電流を制御するための発光制御抵抗変化型素子５のオン時の抵抗値とオフ時の抵抗値の差が重要となる。上述した一般的な画素回路１では、発光制御抵抗変化型素子５のオン時の抵抗値とオフ時の抵抗値との比（以下「オンオフ抵抗比」という）が約１００００：１も必要になってしまうところであるが、本実施形態では、画素回路１が図２に示す構成を採用することによって発光制御抵抗変化型素子５のオンオフ抵抗比がそこまで大きくなくても良く、例えば１００：１程度と小さくて済むようになる。【００５５】
上記実施形態における画素回路１は、第１電力を供給する第１電源線１１と、１本の制御線９と、一端が前記第１電源線１１に接続され他端が前記制御線９に接続された発光制御抵抗変化型素子５と、第２電力を供給する第２電源線１３と、一端が前記制御線９に接続され他端が前記第２電源線１３に接続され、前記発光制御抵抗変化型素子５に書き込まれたデータに応じて発光する発光素子７と、前記発光素子７に並列となるように、一端が前記制御線９に接続され他端が前記第２電源線１３に接続された並列接続抵抗変化型素子３とを有することを特徴とする。【００５６】
上記実施形態における表示パネル１００は、第１電力を供給する第１電源線１１と、１本の制御線９と、一端が前記第１電源線１１に接続され他端が前記制御線９に接続された発光制御抵抗変化型素子５と、第２電力を供給する第２電源線１３と、一端が前記制御線９に接続され他端が前記第２電源線１３に接続され、前記発光制御抵抗変化型素子５に書き込まれたデータに応じて発光する発光素子７と、前記発光素子７に並列となるように、一端が前記制御線９に接続され他端が前記第２電源線１３に接続された並列接続抵抗変化型素子３とを備える画素回路１を有することを特徴とする。【００５７】
これらのようにすると、この画素回路１は、制御線１本で２つの抵抗変化型素子を同時に逆特性に変更することができる。またこの画素回路１は、制御線及び並列接続抵抗変化型素子３が増えるだけであるので、それ程複雑とならずロジックの設計が簡単である。【００５８】
また、この画素回路１は表示素子７を発光させる場合、発光制御抵抗変化型素子５を低抵抗状態にするとともに並列接続抵抗変化型素子３を高抵抗状態にする。すると、高抵抗状態の並列接続抵抗変化型素子３には、第１電源線１１から発光制御抵抗変化型素子５を介して流れてきた電流が流れにくいが発光素子７には流れやすくなる。このためこの画素回路１では、この発光素子７がより多くの電流が流れることから従来よりも発光時の輝度を高めることができる。【００５９】
一方、この画素回路１は発光素子７を非発光にさせる場合、発光制御抵抗変化型素子５を高抵抗状態にするとともに並列接続抵抗変化型素子３を低抵抗状態にする。すると、第１電源線１１から高抵抗状態の発光制御抵抗変化型素子５を多少ながら流れてきてしまった微弱な電流は、発光素子７に流れる代わりに、低抵抗状態の並列接続抵抗変化型素子３に流れやすくなる。この時の条件として、発光素子７と、並列接続抵抗変化型素子３との抵抗値の関係は、以下の関係があることが望ましい。
黒書き込み状態の発光素子７の抵抗値  ＞  低抵抗状態の並列接続抵抗変化素子３の抵抗値【００６０】
このためこの画素回路１では、非発光時にも発光素子７に流れてしまう微弱な電流を抑制することができるため、非発光時にも生じてしまう発光素子７の微少な発光を低減させることができる。【００６１】
従ってこの画素回路１は、発光素子７の発光時と非発光時のコントラストを従来よりも向上させることができる。しかもこの画素回路１は、電力の供給を停止して発光素子７を再度作動させた場合、いわゆるアクティブマトリクス駆動とは異なり、発光制御抵抗変化型素子５に残存しているデータに基づいて即座に発光素子７を作動させることもできる。【００６２】
上記実施形態における画素回路１は、上述した構成に加えてさらに、前記発光素子７が発光するバイアス方向と、前記並列接続抵抗変化型素子３が低抵抗状態から高抵抗状態に変化させるためのバイアス方向とが同じ向きであることを特徴とする。【００６３】
上記実施形態における表示パネル１００は、上述した構成に加えてさらに、前記発光素子７が発光するバイアス方向と、前記並列接続抵抗変化型素子３が低抵抗状態から高抵抗状態に変化させるためのバイアス方向とが同じ向きであることを特徴とする。【００６４】
これらのようにすると、並列接続抵抗変化型素子３が低抵抗状態から高抵抗状態に変化するタイミングと発光素子７が発光するタイミングとが適切になり、この発光素子７が発光した際に従来よりもコントラストを向上することができる。【００６５】
上記実施形態における画素回路１は、上述した構成に加えてさらに、前記発光素子７が発光している状態では、前記並列接続抵抗変化型素子３が高抵抗状態にされていることを特徴とする。【００６６】
上記実施形態における表示パネル１００は、上述した構成に加えてさらに、前記発光素子７が発光している状態では、前記並列接続抵抗変化型素子３が高抵抗状態にされていることを特徴とする。【００６７】
これらのようにすると、高抵抗状態の並列接続抵抗変化型素子３には発光制御抵抗変化型素子５を流れてきた電流が流れにくく、発光素子７にはその電流が流れやすくなる。このためこの画素回路１では、この発光素子７がより大きな電流により発光時の輝度をさらに高めることができる。さらにこの画素回路１では、発光制御抵抗変化型素子５から並列接続抵抗変化型素子３に貫通電流が流れないようにすることができる。【００６８】
上記実施形態における画素回路１は、上述した構成に加えてさらに、前記発光素子７は有機エレクトロルミネセンス素子であることを特徴とする。【００６９】
上記実施形態における表示パネル１００は、上述した構成に加えてさらに、前記発光素子７は有機エレクトロルミネセンス素子であることを特徴とする。【００７０】
これらのようにすると、この画素回路１は、半導体集積回路の一般的な製造プロセスを用いて容易に製造することができるため、製造コストを抑制することができる。【００７１】
上記実施形態における画素回路１は、上述した構成に加えてさらに、所望の前記制御線９を、前記第１電源線１１と前記第２電源線１３との制御電圧範囲の中間程度の電位に設定することで非選択ラインとすることを特徴とする。【００７２】
上記実施形態における表示パネル１００は、上述した構成に加えてさらに、画素回路１では、所望の前記制御線９を、前記第１電源線１１と前記第２電源線１３との制御電圧範囲の中間程度の電位に設定することで非選択ラインとすることを特徴とする。【００７３】
上記実施形態における画素回路１は、上述した構成に加えてさらに、前記発光制御抵抗変化型素子５及び前記並列接続抵抗変化型素子３は、それぞれ２端子型抵抗変化型素子であることを特徴とする。【００７４】
上記実施形態における表示パネル１００は、上述した構成に加えてさらに、前記発光制御抵抗変化型素子５及び前記並列接続抵抗変化型素子３は、それぞれ２端子型抵抗変化型素子であることを特徴とする。【００７５】
これらのようにすると、この画素回路１は、発光制御抵抗変化型素子５及び並列接続抵抗変化型素子３に、構造が簡単で製造しやすい２端子型抵抗変化型素子を採用することにより、並列接続抵抗変化型素子３が存在しても、制御線９が１本と少なくて済むため、全体として構造が簡単で作りやすくすることができる。つまり画素回路１は、発光素子７のスイッチング素子として３端子型トランジスタを採用していないため、制御線９の数を１本のみとして構成を簡素化することができる。【００７６】
＜白書き込み時の発光素子のＯＮ抵抗との関係＞
図１０及び図１１は、互いに並列接続されている発光素子７及び並列接続抵抗変化型素子３に流れる電流の一例を表した電流電圧特性である。なお図１０では、発光制御抵抗変化型素子５の抵抗値を１００［ＫΩ］とし、並列接続抵抗変化型素子３の抵抗値を１０［ＭΩ］とするように制御線９の電圧を制御した場合を示している。発光時を想定しているので、発光制御抵抗変化型素子５（低抵抗状態）と並列接続抵抗変化型素子３（高抵抗状態）の抵抗比は１：１００である。【００７７】
まず、発光素子７が発光状態のときには、この発光素子７にのみ電流が流れ、この発光素子７に並列接続された並列接続抵抗変化型素子３には電流が流れないのが理想的である。【００７８】
しかしながら発光素子７が発光状態のときには、図１０に示すように、この発光素子７のみならず並列接続抵抗変化型素子３にもかなり量の無駄な電流Ｉ［Ａ］が流れてしまい、この無駄な電流Ｉ［Ａ］は発光素子７による発光に全く寄与しない消費電力を生じさせてしまう。この理由は、並列抵抗変化型素子３の抵抗値が、発光素子７の抵抗値に対してほぼ同じ桁であったと想定される。具体的には、図１０のグラフの交点から、発光素子に９．３Ｖ程度の電圧がかかったときは発光素子の抵抗も約１０ＭΩになっていることがわかる。【００７９】
そこで本実施形態では、発光制御抵抗変化型素子５の抵抗値と並列接続抵抗変化型素子３の抵抗値とを適切に調整することで、このような無駄な電流Ｉ［Ａ］を抑制することを検討する。【００８０】
具体的には、本実施形態では、発光制御抵抗変化型素子５の抵抗値、及び、並列接続抵抗変化型素子３の抵抗値をどちらも１０倍にすることで、並列接続抵抗変化型素子３の抵抗値を発光素子７の発光時の抵抗値に対して高い値にする。発光制御抵抗変化型素子５の（低抵抗状態）と並列接続抵抗変化型素子３（高抵抗状態）の抵抗比１:１００は保ったままである。本実施形態では、発光制御抵抗変化型素子５の抵抗値を１［ＭΩ］とし、並列接続抵抗変化型素子３の抵抗値を１００［ＭΩ］とするように制御線９の電圧を制御する。すると、図１１に示すように発光素子７が発光している状態において並列接続抵抗変化型素子３に流れる無駄な電流Ｉ［Ａ］は格段に小さくなり、無駄な消費電力を抑制していることがわかる。さらに、発光制御抵抗変化型素子５の抵抗値が１［ＭΩ］になっているので、発光制御抵抗変化型素子５は発光素子７の抵抗値（９.３Ｖで約１０ＭΩ）よりも十分小さいため、発光制御抵抗変化型素子５における電力消費も小さいことがわかる。つまり、抵抗値の大小関係は以下のようになることが望ましい。
低抵抗状態の発光制御抵抗変化型素子５の抵抗値  ＜  白書き込み時の発光素子７の抵抗値  ＜  高抵抗状態の並列接続抵抗変化型素子３の抵抗値【００８１】
これらようにすると、発光素子７が発光している状態に並列接続抵抗変化型素子３に流れていた微少な電流をより少なくし、さらに発光制御抵抗変化型素子５の電圧降下も小さくなるので、全体として消費電力を抑制することができる。【００８２】
上記実施形態における画素回路１は、上述した構成に加えてさらに、前記発光制御抵抗変化型素子５及び前記並列接続抵抗変化型素子３は、発光時の前記発光素子７に加わる電圧差よりも大きい電圧差で抵抗状態が変化する特性を有することを特徴とする。【００８３】
上記実施形態における表示パネル１００は、その画素回路１が、上述した構成に加えてさらに、前記発光制御抵抗変化型素子５及び前記並列接続抵抗変化型素子３は、発光時の前記発光素子７に加わる電圧差よりも大きい電圧差で抵抗状態が変化する特性を有することを特徴とする。【００８４】
これらのようにすると、無駄な電流が流れることを抑制し、全体として無駄な消費電力を抑制することができる。【００８５】
上記実施形態における画素回路１では、上述した構成に加えてさらに、前記発光制御抵抗変化型素子５及び前記並列接続抵抗変化型素子３は、高抵抗状態と低抵抗状態の抵抗値の比率が１０倍より大きく、且つ、１０００倍より小さくなっている。【００８６】
上記実施形態における表示パネル１００は、その画素回路１が、上述した構成に加えてさらに、前記発光制御抵抗変化型素子５及び前記並列接続抵抗変化型素子３は、高抵抗状態と低抵抗状態の抵抗値の比率が１０倍より大きく、且つ、１０００倍より小さくなっている。【００８７】
これらのようにすると、無駄な電流が流れることを抑制し、全体として無駄な消費電力を抑制することができる。【００８８】
上記実施形態における画素回路１は、上述した構成に加えてさらに、非発光にさせる制御を行った際、前記発光素子７の抵抗値よりも前記並列接続抵抗変化型素子３の抵抗値の方が小さいことを特徴とする。【００８９】
上記実施形態における表示パネル１００は、その画素回路１が、上述した構成に加えてさらに、非発光にさせる制御を行った際、前記発光素子７の抵抗値よりも前記並列接続抵抗変化素子３の抵抗値の方が小さいことを特徴とする。【００９０】
これらのようにすると、無駄な電流が流れることを抑制し、全体として無駄な消費電力を抑制することができる。【００９１】
上記実施形態における画素回路１は、上述した構成に加えてさらに、発光させる制御を行った際、前記発光素子７の抵抗値は、前記並列接続抵抗変化型素子３の抵抗値より小さく、且つ、前記発光制御抵抗変化型素子５の抵抗値より大きいことを特徴とする。【００９２】
上記実施形態における表示パネル１００は、その画素回路１が、上述した構成に加えてさらに、発光させる制御を行った際、前記発光素子７の抵抗値は、前記並列接続抵抗変化型素子３の抵抗値より小さく、且つ、前記発光制御抵抗変化型素子５の抵抗値より大きいことを特徴とする。【００９３】
これらのようにすると、無駄な電流が流れることを抑制し、全体として無駄な消費電力を抑制することができる。【００９４】
＜別の実施形態＞
図１２は、別の実施形態における画素回路の並列接続抵抗変化型素子３の状態に応じた電流電圧特性の一例を示すヒステリシスループ特性である。なお図示のヒステリシスループ特性は、上述した図３のヒステリシスループ特性とほぼ同様であるので、ほぼ同様の部分については説明を省略し、異なる点を中心として説明する。【００９５】
この別の実施形態では、画素回路１における並列接続抵抗変化型素子３が例えばノンポーラ型である。なお、この別の実施形態における画素回路１ではその他の構成については同様であるので、説明を省略する。【００９６】
この別の実施形態における画素回路１では、上記実施形態における画素回路１とは異なり、例えばバイアス電圧の絶対値の大きさに応じてセット（ＳＥＴ）及びリセット（ＲＥＳＥＴ）が決まるようになる。【００９７】
図１３（Ａ）〜図１３（Ｄ）は、それぞれデータ書き込みを行うための各信号線の電圧制御の一例を示している。なお図示の電圧制御例は、上述した図５（Ａ）〜図５（Ｄ）示す電圧制御例とほぼ同様であるので、ほぼ同様の部分については説明を省略し、異なる点を中心として説明する。【００９８】
発光制御抵抗変化型素子５は、第１電源線１１と制御線９との間に生じさせる電位差を、図１３（Ｂ）又は図１３（Ｃ）に示すように振ることでデータが書き込まれる（黒書き込み又は白書き込み）。一方、並列接続抵抗変化型素子３も、第２電源線１３と制御線９との間に生じさせる電位差を、図１３（Ｂ）又は図１３（Ｃ）に示すように振ることでデータが書き込まれる（黒書き込み又は白書き込み）。【００９９】
このような別の実施形態における画素回路１では、発光素子７の発光時に発光制御抵抗変化型素子５や並列接続抵抗変化型素子３のデータ記憶内容が変化しないような電圧設定にすれば、上記実施形態と同様に動作が可能である。【０１００】
なお、本実施形態は、上記に限られず、種々の変形が可能である。以下、そのような変形例を順を追って説明する。
図１４は、各実施形態の変形例としての画素回路１ａの構成例を示す等価回路図である。なお、図１４に示す画素回路１ａは、上述した図２に示す画素回路とほぼ同様の構成であるので、同様の構成及び動作については説明を省略し、異なる点を中心として説明する。【０１０１】
上記実施形態における画素回路１ａは、上述した各画素回路１の構成に加えてさらに、前記制御線９と前記第２電源線１３との間で前記発光素子７に対して直列に接続された過電流防止抵抗６を有する。【０１０２】
上記実施形態における表示パネル１００ａは、上述した各表示パネル１００の構成に加えてさらに、前記制御線９と前記第２電源線１３との間で前記発光素子７に対して直列に接続された過電流防止抵抗６を有する。【０１０３】
これらのようにすると、仮に発光素子７に過電流が流れそうになっても、この発光素子７に直列に接続された過電流防止抵抗６の存在により、この発光素子７自体に過電流が流れないようにすることができ、この発光素子７の破壊を防止することができる。
【図面の簡単な説明】
【０１０４】
【図１】本実施形態における表示パネルの電気的な構成例を示すブロック図である。
【図２】図１に示す画素配列回路に含まれる各画素回路の構成例を示す等価回路である。
【図３】並列接続抵抗変化型素子の状態に応じた電流電圧特性の一例を示すヒステリシスループ特性図である。
【図４】発光制御抵抗変化型素子の状態に応じた電流電圧特性の一例を示すヒステリシスループ特性図である。
【図５】データ書き込みを行うための各信号線の電圧制御例を示す図である。
【図６】発光素子の特性に関する検証結果の一例を表す図である。
【図７】一般的な画素回路の構成例を示す図である。
【図８】図７に示す画素回路において発光制御抵抗変化型素子５が様々な抵抗値を取った場合における発光素子の電流電圧特性図である。
【図９】図２に示す画素回路において発光素子側を流れる電流を比較するための電流電圧特性の一例を示している。
【図１０】互いに並列接続されている発光素子及び並列接続抵抗変化型素子に流れる電流の一例を表した電流電圧特性である。
【図１１】互いに並列接続されている発光素子及び並列接続抵抗変化型素子に流れる電流の一例を表した電流電圧特性である。
【図１２】別の実施形態における画素回路の並列接続抵抗変化型素子のヒステリシスループ特性の一例を示す図である。
【図１３】データ書き込みを行うための各信号線の電圧制御の一例を示している。
【図１４】各実施形態の変形例としての画素回路の構成例を示す等価回路図である。
【符号の説明】
【０１０５】
１                画素回路
１ａ              画素回路
５                発光制御抵抗変化型素子
６                過電流防止抵抗
８                並列接続抵抗変化型素子
９                制御線
１１              第１電源線
１３              第２電源線
１００            表示パネル
１００ａ          表示パネル
【図１】
2009072205.tif 000003
【図２】
2009072205.tif 000004
【図３】
2009072205.tif 000005
【図４】
2009072205.tif 000006
【図５】
2009072205.tif 000007
【図６】
2009072205.tif 000008
【図７】
2009072205.tif 000009
【図８】
2009072205.tif 000010
【図９】
2009072205.tif 000011
【図１０】
2009072205.tif 000012
【図１１】
2009072205.tif 000013
【図１２】
2009072205.tif 000014
【図１３】
2009072205.tif 000015
【図１４】
2009072205.tif 000016
【国際調査報告】
2009072205.tif 000017
2009072205.tif 000018
2009072205.tif 000019
2009072205.tif 000020