(57)【要約】  本発明に係る表示パネル装置（１００）は、基板（１）と、基板上に形成されたゲート電極（２）と、ゲート電極上に形成されたゲート絶縁膜（３）と、ゲート絶縁膜上に形成された第１ソース電極（４１）と、第１ソース電極上に形成された第２ソース電極（４２）と、ゲート絶縁膜上に形成された第１ドレイン電極（５１）と、第１ドレイン電極上に形成された第２ドレイン電極（５２）と、少なくとも第２ソース電極の一部及び第２ドレイン電極の一部を露出する開口を有する第１隔壁部（６）と、開口内に形成され、少なくとも第２ソース電極及び第２ドレイン電極と接する半導体層（７）と、半導体層の上方に形成された絶縁層（８）と、絶縁層上に形成された下部電極（９）と、絶縁層に形成され、下部電極と第２ドレイン電極又は第２ドレイン電極とを接続するためのコンタクトホール（８Ｈ）と、を含み、第２ソース電極及び第２ドレイン電極の膜構造は、第１ソース電極及び第１ドレイン電極の膜構造よりも疎である。
2013018137.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ソース電極と、
前記第１ソース電極上に形成された第２ソース電極と、
前記ゲート絶縁膜上に形成された第１ドレイン電極と、
前記第１ドレイン電極上に形成された第２ドレイン電極と、
少なくとも前記第２ソース電極の一部及び前記第２ドレイン電極の一部を露出する開口を有する隔壁部と、
前記開口内に形成され、少なくとも前記第２ソース電極及び前記第２ドレイン電極と接する半導体層と、
前記半導体層の上方に形成された絶縁層と、
前記絶縁層上に形成された画素電極と、
前記絶縁層に形成され、前記画素電極と前記第２ドレイン電極又は前記第２ソース電極とを接続するためのコンタクトホールと、を含み、
前記第２ソース電極及び前記第２ドレイン電極の膜構造は、前記第１ソース電極及び前記第１ドレイン電極の膜構造よりも疎である、
表示パネル装置。
【請求項２】
前記第１ソース電極及び前記第１ドレイン電極のシート抵抗は、前記第２ソース電極及び前記第２ドレイン電極のシート抵抗よりも小さい、
請求項１に記載の表示パネル装置。
【請求項３】
前記第１ソース電極及び前記第１ドレイン電極のシート抵抗は、０．５〜５Ω／□であり、
前記第２ソース電極及び前記第２ドレイン電極のシート抵抗は、８０〜１４０Ω／□である、
請求項２に記載の表示パネル装置。
【請求項４】
前記第２ドレイン電極は、前記半導体層と接する部分における膜厚が前記半導体層と接しない部分における膜厚よりも薄く、かつ、前記コンタクトホールに対応する部分に窪み部が形成されている、
請求項１〜３のいずれか１項に記載の表示パネル装置。
【請求項５】
前記第２ソース電極及び前記第２ドレイン電極の膜厚は、２０ｎｍ以上である、
請求項１〜４のいずれか１項に記載の表示パネル装置。
【請求項６】
基板上にゲート電極を形成する第１工程と、
前記ゲート電極上にゲート絶縁膜を形成する第２工程と、
前記ゲート絶縁膜上に第１金属膜を形成する第３工程と、
前記第１金属膜上に、当該第１金属膜の膜構造よりも疎である膜構造を有する第２金属膜を形成する第４工程と、
前記第１金属膜及び前記第２金属膜をパターニングすることにより、ソース電極及びドレイン電極を形成する第５工程と、
前記ソース電極及び前記ドレイン電極上に隔壁層を形成する第６工程と、
前記隔壁層をパターニングすることにより、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜と、前記ソース電極及び前記ドレイン電極の一部とを露出するように開口を形成することで隔壁を形成する第７工程と、
前記開口内において、前記ソース電極及び前記ドレイン電極の上面と前記ゲート絶縁膜の上面とにわたって半導体層を形成する第８工程と、
前記半導体層の上方に絶縁層を形成する第９工程と、
前記隔壁を挟んで前記半導体層とは反対側の領域における前記ドレイン電極上の前記絶縁層にコンタクトホールを形成して前記ドレイン電極を露出する第１０工程と、
前記絶縁層上及び前記コンタクトホールから露出する前記ドレイン電極上に画素電極を形成する第１１工程と、を含む、
表示パネル装置の製造方法。
【請求項７】
前記第７工程において、前記隔壁層に前記開口を形成する際に前記第２金属膜の上層の一部を除去すると同時に、当該第２金属膜上における前記隔壁層の残渣を除去する、
請求項６に記載の表示パネル装置の製造方法。
【請求項８】
前記第１０工程と前記第１１工程との間に、前記コンタクトホールから露出する前記ドレイン電極に形成された表面酸化膜を除去する工程を含む、
請求項６又は７に記載の表示パネル装置の製造方法。
【請求項９】
前記表面酸化膜を除去する工程において、前記コンタクトホールから露出する前記ドレイン電極における前記第２金属膜に窪み部が形成される、
請求項８に記載の表示パネル装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル装置及びその製造方法に関し、特に、半導体層が隔壁内に形成された薄膜トランジスタを備える表示パネル装置及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のアクティブマトリクス駆動型の表示装置では、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜トランジスタが用いられている。【０００３】
製品化されている表示装置では、一般的に、シリコンを半導体層として用いた薄膜トランジスタが用いられているが、近年、液相プロセスにより半導体層を形成できる薄膜トランジスタが注目されている。特に、有機材料等を半導体層として用いた有機薄膜トランジスタが注目されている。これら液相プロセスで半導体層を形成できる薄膜トランジスタは、プロセス温度が低く、可撓性を有する材料（例えば、プラスチックなどの樹脂）を基板に用いることができる。【０００４】
そのため、液相プロセスで半導体層を形成できる薄膜トランジスタ（特に、有機薄膜トランジスタ）を用いることにより、シリコンの薄膜トランジスタを用いた電子デバイスに対して、より軽く、より薄く、しかも可撓性を有する電子デバイスを実現することができる。このため、有機薄膜トランジスタを、次世代の表示装置又は電子ペーパ等において利用することが提案されている。【０００５】
例えば特許文献１には、ボトムゲート型の有機薄膜トランジスタが開示されている。従来の有機薄膜トランジスタは、ゲート電極と、ゲート絶縁膜と、一対のソース電極及びドレイン電極（ソースドレイン電極）と、ゲートで電極上に開口を有する隔壁部とを備えるとともに、隔壁部の開口内にインクジェット法により形成された有機半導体層を備える。【０００６】
このように構成される有機薄膜トランジスタは、例えば、マトリクス状に配列された複数の画素を備えるＴＦＴアレイ基板において、画素ごとに設けられる駆動トランジスタ又はスイッチングトランジスタとして用いられる。また、各画素の有機薄膜トランジスタにおいて、ソースドレイン電極が延設されて配線としても機能する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２２００８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、表示パネル装置の大画面化に伴って画素回路部における配線が長くなり、配線抵抗が高くなり、表示画像の品質が劣化するという問題がある。特に、薄膜トランジスタにおけるソースドレイン電極は、その一部が延設されて配線としても機能することから、ソースドレイン電極の材料及び構造は、薄膜トランジスタとしての性能だけではなく、配線としての性能も要求される。【０００９】
また、チャネル層として液相プロセスにより形成される半導体層を用いる場合は、半導体層を区画するために隔壁部を形成される。この際、ソースドレイン電極の表面上に隔壁部の残渣が残る場合がある。ソースドレイン電極上に残渣が存在すると、ソースドレイン電極と接する部分における半導体層の結晶性が劣化して、ＴＦＴ特性が低下するという問題がある。【００１０】
さらに、表示パネル装置では、駆動回路部を平坦化するために薄膜トランジスタを覆うように絶縁層が形成され、当該絶縁層上に表示素子の画素電極が形成される。ソースドレイン電極と画素電極とは絶縁層に形成されたコンタクトホールを介して接続されるが、絶縁層を焼成する際、コンタクトホール部のソースドレイン電極の表面が高温雰囲気に曝されてソースドレイン電極の表面に酸化膜が形成される。これにより、ソースドレイン電極と画素電極とのコンタクト抵抗が増大するとともに、コンタクト抵抗値にばらつきが発生して、歩留まりが低下するという問題がある。【００１１】
本発明は、上記問題を解決するためになされたものであり、低抵抗化配線とすることができるとともに、画素電極との良好なコンタクトを実現しかつ優れたＴＦＴ特性を実現できるソースドレイン電極を有する薄膜トランジスタを備える表示パネル装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記問題を解決するために、本発明に係る表示パネル装置の一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ソース電極と、前記第１ソース電極上に形成された第２ソース電極と、前記ゲート絶縁膜上に形成された第１ドレイン電極と、前記第１ドレイン電極上に形成された第２ドレイン電極と、少なくとも前記第２ソース電極の一部及び前記第２ドレイン電極の一部を露出する開口を有する隔壁部と、前記開口内に形成され、少なくとも前記第２ソース電極及び前記第２ドレイン電極と接する半導体層と、前記半導体層の上方に形成された絶縁層と、前記絶縁層上に形成された画素電極と、前記絶縁層に形成され、前記画素電極と前記第２ドレイン電極又は前記第２ソース電極とを接続するためのコンタクトホールと、を含み、前記第２ソース電極及び前記第２ドレイン電極の膜構造は、前記第１ソース電極及び前記第１ドレイン電極の膜構造よりも疎である。
【発明の効果】
【００１３】
本発明に係る表示パネル装置によれば、低抵抗化配線とすることができる。また、画素電極との良好なコンタクトを実現しかつ優れたＴＦＴ特性を実現できるソースドレイン電極を有する薄膜トランジスタを実現することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の実施の形態に係る表示パネル装置の一画素の構成を示す断面図である。
【図２Ａ】図２Ａは、様々な成膜条件によってスパッタ成膜したときの膜構造をモデル化したＴｈｏｒｎｔｏｎモデルを示す図である。
【図２Ｂ】図２Ｂは、Ｍｏ単層における低密度膜及び高密度膜とシート抵抗との関係を示す図である。
【図３】図３は、本発明の実施の形態に係る表示パネル装置の製造方法における各工程を説明するための断面図である。
【図４】図４は、スパッタにより成膜したＭｏ膜と、当該Ｍｏ膜と下部電極とのコンタクト抵抗値との関係を示す図である。
【図５】図５は、薄膜トランジスタにおけるソースドレイン電極の膜密度と、当該薄膜トランジスタの電流電圧特性との関係を示す図である。
【図６】図６は、本発明の実施の形態に係る表示パネル装置における製造工程の一部を詳細に説明する図である。
【図７】図７は、本発明の実施の形態の変形例に係る表示パネル装置の製造方法の工程を示す図である。
【図８】図８は、本発明の実施の形態に係る第２ソース電極及び第２ドレイン電極（酸化膜が形成された低密度膜）をウェットエッチングした場合における当該低密度膜の膜厚とエッチング時間との関係を示す図である。
【図９】図９は、本発明の実施の形態に係る表示パネル装置の概略構成を示す一部切り欠き斜視図である。
【図１０】図１０は、本発明の実施の形態に係る表示パネル装置における画素の回路構成を示す図である。
【発明を実施するための形態】
【００１５】
本発明に係る表示パネル装置の一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ソース電極と、前記第１ソース電極上に形成された第２ソース電極と、前記ゲート絶縁膜上に形成された第１ドレイン電極と、前記第１ドレイン電極上に形成された第２ドレイン電極と、少なくとも前記第２ソース電極の一部及び前記第２ドレイン電極の一部を露出する開口を有する隔壁部と、前記開口内に形成され、少なくとも前記第２ソース電極及び前記第２ドレイン電極と接する半導体層と、前記半導体層の上方に形成された絶縁層と、前記絶縁層上に形成された画素電極と、前記絶縁層に形成され、前記画素電極と前記第２ドレイン電極又は前記第２ソース電極とを接続するためのコンタクトホールと、を含み、前記第２ソース電極及び前記第２ドレイン電極の膜構造は、前記第１ソース電極及び前記第１ドレイン電極の膜構造よりも疎である。
【００１６】
本態様によれば、上層の第２ソース電極及び第２ドレイン電極の膜構造が、下層の第１ソース電極及び前記第１ドレイン電極の膜構造よりも疎となっている。すなわち、ソース電極及びドレイン電極が、低密度膜からなる上層膜（第２ソース電極、第２ドレイン電極）と高密度膜からなる下層膜（第１ソース電極、第１ドレイン電極）との積層構造であるので、ソース電極及びドレイン電極の配線抵抗を小さくすることができる。これにより、表示画像の品質を向上させることができる。
【００１７】
さらに、本態様では、ソース電極及びドレイン電極の上層膜を溶解しやすい低密度膜としているので、低密度膜に生成された表面酸化膜を容易に除去することができ、この表面酸化膜の除去と同時に低密度膜の表面に残る隔壁層の残渣をも除去することができる。これにより、低密度膜と接触する半導体層の結晶性を良好なものとすることができる。また、低密度膜は酸化されやすいことから、半導体層と低密度膜との界面に酸化膜を容易に形成することができるので、ソース電極又はドレイン電極と半導体層との間における電荷の注入特性を向上させることもできる。従って、オン特性に優れた薄膜トランジスタを実現することができる。
【００１８】
しかも、本態様によれば、低密度膜である第２ドレイン電極の表面酸化膜は容易に除去することができるので、コンタクトホール内における第２ドレイン電極の表面酸化膜を容易に除去することができる。これにより、第２ドレイン電極と画素電極との間におけるコンタクト抵抗を低減することができることから、ドレイン電極と画素電極との良好なコンタクトが実現可能である。
【００１９】
さらに、本発明に係る表示パネル装置の一態様において、前記第１ソース電極及び前記第１ドレイン電極のシート抵抗は、前記第２ソース電極及び前記第２ドレイン電極のシート抵抗よりも小さいことが好ましい。この場合、さらに、前記第１ソース電極及び前記第１ドレイン電極のシート抵抗は、０．５〜５Ω／□であり、前記第２ソース電極及び前記第２ドレイン電極のシート抵抗は、８０〜１４０Ω／□であることが好ましい。
【００２０】
本態様により、第１ソース電極及び第１ドレイン電極を所望の高密度膜にすることができ、また、第２ソース電極及び第２ドレイン電極を所望の低密度膜にすることができる。
【００２１】
さらに、本発明に係る表示パネル装置の一態様において、前記第２ドレイン電極は、前記半導体層と接する部分における膜厚が前記半導体層と接しない部分における膜厚よりも薄く、かつ、前記コンタクトホールに対応する部分に窪み部が形成されていることが好ましい。
【００２２】
本態様によれば、第２ドレイン電極の表面酸化膜が除去された構成とすることができるので、半導体層の形成領域では隔壁層の残渣がなく、かつ、画素電極とコンタクト領域では良好なコンタクトを実現することができる。
【００２３】
さらに、本発明に係る表示パネル装置の一態様において、前記第２ソース電極及び前記第２ドレイン電極の膜厚は、２０ｎｍ以上であることが好ましい。
【００２４】
本態様によれば、上層の第２ソース電極及び第２ドレイン電極の表面酸化膜を除去したとしても、下層の第１ソース電極及び第１ドレイン電極まで除去されることがない。
【００２５】
また、本発明に係る表示パネル装置の製造方法の一態様は、基板上にゲート電極を形成する第１工程と、前記ゲート電極上にゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜上に第１金属膜を形成する第３工程と、前記第１金属膜上に、当該第１金属膜の膜構造よりも疎である膜構造を有する第２金属膜を形成する第４工程と、前記第１金属膜及び前記第２金属膜をパターニングすることにより、ソース電極及びドレイン電極を形成する第５工程と、前記ソース電極及び前記ドレイン電極上に隔壁層を形成する第６工程と、前記隔壁層をパターニングすることにより、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜と、前記ソース電極及び前記ドレイン電極の一部とを露出するように開口を形成することで隔壁を形成する第７工程と、前記開口内において、前記ソース電極及び前記ドレイン電極の上面と前記ゲート絶縁膜の上面とにわたって半導体層を形成する第８工程と、前記半導体層の上方に絶縁層を形成する第９工程と、前記隔壁を挟んで前記半導体層とは反対側の領域における前記ドレイン電極上の前記絶縁層にコンタクトホールを形成して前記ドレイン電極を露出する第１０工程と、前記絶縁層上及び前記コンタクトホールから露出する前記ドレイン電極上に画素電極を形成する第１１工程と、を含む。
【００２６】
本態様によれば、第２金属膜である低密度膜を上層膜とし、かつ第１金属膜である高密度膜を下層膜とする積層構造のソース電極及びドレイン電極を形成することができる。これにより、ソース電極及びドレイン電極の配線抵抗を小さくすることができる。
【００２７】
さらに、本態様では、ソース電極及びドレイン電極の上層膜を溶解しやすい低密度膜としているので、隔壁を形成するときの工程において、低密度膜に生成された表面酸化膜を容易に除去することができ、これと同時に低密度膜の表面に残る隔壁層の残渣を除去することができる。これにより、低密度膜と接触する半導体層の結晶性を良好なものとすることができ、オン特性に優れた薄膜トランジスタを実現することができる。
【００２８】
さらに、本発明に係る表示パネル装置の製造方法の一態様において、前記第７工程において、前記隔壁層に前記開口を形成する際に前記第２金属膜の上層の一部を除去すると同時に、当該第２金属膜上における前記隔壁層の残渣を除去することが好ましい。
【００２９】
本態様によれば、低密度膜である第２金属膜に生成された表面酸化膜を除去すると同時に、第２金属膜の表面に残る隔壁層の残渣を除去することができる。
【００３０】
さらに、本発明に係る表示パネル装置の製造方法の一態様において、前記第１０工程と前記第１１工程との間に、前記コンタクトホールから露出する前記ドレイン電極に形成された表面酸化膜を除去する工程を含むことが好ましい。
【００３１】
本態様によれば、ドレイン電極の表面層である第２金属膜は低密度膜であるので、第２金属膜の表面酸化膜を容易に除去することができる。これにより、第２ドレイン電極と画素電極との間におけるコンタクト抵抗を低減することができる。
【００３２】
さらに、本発明に係る表示パネル装置の製造方法の一態様において、前記表面酸化膜を除去する工程において、前記コンタクトホールから露出する前記ドレイン電極における前記第２金属膜に窪み部が形成されることが好ましい。
【００３３】
本態様によれば、第２金属膜の表面酸化膜を除去することにより窪み部が形成される。これにより、表面酸化膜のない窪み部を介してドレイン電極と画素電極とを接触させることができる。
【００３４】
（実施の形態）
以下、本発明に係る表示パネル装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
【００３５】
本実施の形態に係る表示パネル装置は、複数の画素がマトリクス状に配置された画素部（表示部）を有する有機ＥＬ表示装置であって、各画素に対応するように形成された有機ＥＬ素子を含むＥＬ層と、薄膜トランジスタ及び配線等によって構成される画素回路部を含むＴＦＴ層とを備える。画素回路部は、各画素に対応するように形成された画素駆動用の駆動トランジスタ及び画素選択用のスイッチングトランジスタと、ソース配線、ゲート配線、電源線及びその他の各種配線とによって構成されている。
【００３６】
まず、本発明の実施の形態に係る表示パネル装置１００の一画素（サブ画素）の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係る表示パネル装置の一画素の構成を示す断面図である。
【００３７】
図１に示すように、表示パネル装置１００は、基板１と、基板１上に形成された、ゲート電極２、ゲート絶縁膜３、ソース電極４、ドレイン電極５、第１隔壁部６及び半導体層７からなる薄膜トランジスタ１１０と、薄膜トランジスタ１１０を覆うように形成された絶縁層８と、絶縁層８上に形成された、下部電極９、第２隔壁部１０、有機層１１及び上部電極１２からなる有機ＥＬ素子１２０と、有機ＥＬ素子１２０を覆うように形成された封止層１３と、封止基板１４とを備える。
【００３８】
薄膜トランジスタ１１０は、チャネル層となる半導体層７が第１隔壁部６の開口内に塗布されることで形成されている。本実施の形態における薄膜トランジスタ１１０は、特に、半導体層７が有機材料によって構成された有機薄膜トランジスタである。また、薄膜トランジスタ１１０は、ボトムゲート型の薄膜トランジスタである。基板１上には、複数の薄膜トランジスタ１１０がアレイ状に形成される。図１に示される薄膜トランジスタ１１０は、ｐチャネル型の駆動トランジスタであり、ドレイン電極５が有機ＥＬ素子１２０の下部電極９と電気的に接続されている。なお、図１には、スイッチングトランジスタは図示されていない。以下、薄膜トランジスタ１１０の各構成要素について詳述する。
【００３９】
基板１は、例えば、石英ガラス又は無アルカリガラスからなるガラス基板である。なお、基板１としては、プラスチックフィルム等の可撓性を有するフレキシブル基板等を用いても構わない。
【００４０】
ゲート電極２は、基板１上に所定形状にパターン形成されている。ゲート電極２は、導電性材料又はその合金等の単層構造又は多層構造からなり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、又はモリブデンタングステン（ＭｏＷ）等を用いて形成される。
【００４１】
ゲート絶縁膜３（ゲート絶縁層）は、ゲート電極２上に形成される。本実施の形態において、ゲート絶縁膜３は、ゲート電極２を覆うように基板１上の全面に形成される。ゲート絶縁膜３は、シリコン酸化膜又はシリコン窒化膜等の単層膜又は積層膜からなる無機絶縁膜によって形成することができる。なお、ゲート絶縁膜３としては、ポリイミド、ポリビニルフェノール、ポリプロピレン等の有機絶縁膜によっても形成することができる。
【００４２】
一対のソース電極４及びドレイン電極５は、ゲート絶縁膜３上に形成され、ゲート電極２の上方において所定の間隔をあけて対向配置される。ソース電極４及びドレイン電極５は、導電性材料又はその合金等によって構成することができ、例えば、Ｍｏ、Ｗ又はＭｏＷ等を用いて形成することができる。
【００４３】
ソース電極４は、複数層からなり、本実施の形態では、ゲート絶縁膜３の表面に形成された第１ソース電極４１と、第１ソース電極４１上に形成された第２ソース電極４２との２層からなる。第１ソース電極４１と第２ソース電極４２とは異なる密度の膜質で構成されており、下層の第１ソース電極４１は高密度膜であり、上層の第２ソース電極４２は低密度膜である。すなわち、上層の第２ソース電極４２の膜構造は、下層の第１ソース電極４１の膜構造よりも疎である。逆に、下層の第１ソース電極４１の膜構造は、上層の第２ソース電極４２の膜構造よりも密である。このような膜構造により、第１ソース電極４１のシート抵抗は第２ソース電極４２のシート抵抗よりも小さくなる。具体的には、第１ソース電極４１のシート抵抗は０．５〜５［Ω／□］であり、第２ソース電極４２のシート抵抗は８０〜１４０［Ω／□］である。なお、本実施の形態において、低密度膜である第２ソース電極４２の膜厚は高密度膜である第１ソース電極４１の膜厚よりも薄く、例えば、第２ソース電極４２の膜厚を２０〜５０ｎｍとし、第１ソース電極４１の膜厚を５０〜８００ｎｍとすることができる。
【００４４】
ドレイン電極５も、ソース電極４と同様に複数層からなり、本実施の形態では、ゲート絶縁膜３の表面に形成された第１ドレイン電極５１と、第１ドレイン電極５１上に形成された第２ドレイン電極５２との２層からなる。ドレイン電極５においても、第１ドレイン電極５１と第２ドレイン電極５２とは異なる密度の膜質で構成されており、下層の第１ドレイン電極５１は高密度膜であり、上層の第２ドレイン電極５２は低密度膜である。すなわち、上層の第２ドレイン電極５２の膜構造は、下層の第１ドレイン電極５１の膜構造よりも疎であり、逆に、下層の第１ドレイン電極５１の膜構造は、上層の第２ドレイン電極５２の膜構造よりも密である。このような膜構造により、ソース電極４と同様に、下層の第１ドレイン電極５１のシート抵抗は上層の第２ドレイン電極５２のシート抵抗よりも小さくなる。具体的には、第１ドレイン電極５１のシート抵抗は０．５〜５［Ω／□］であり、第２ドレイン電極５２のシート抵抗は８０〜１４０［Ω／□］である。なお、本実施の形態において、低密度膜である第２ドレイン電極５２の膜厚は高密度膜である第１ドレイン電極５１の膜厚よりも薄く、例えば、第２ドレイン電極５２の膜厚を２０〜５０ｎｍとし、第１ドレイン電極５１の膜厚を５０〜８００ｎｍとすることができる。
【００４５】
本実施の形態において、一対のソース電極４及びドレイン電極５は、上層膜（第２ソース電極４２、第２ドレイン電極５２）と下層膜（第１ソース電極４１、第１ドレイン電極５１）とがそれぞれ同層に形成されているので、下層に位置する第１ソース電極４１と第１ドレイン電極５１とは同じ材料かつ同じ膜厚である。同様に、上層に位置する第２ソース電極４２と第２ドレイン電極５２とは同じ材料かつ同じ膜厚である。また、第１ソース電極４１のシート抵抗と第１ドレイン電極５１のシート抵抗とは同じ値であり、第２ソース電極４２のシート抵抗と第２ドレイン電極５２のシート抵抗とは同じ値である。なお、本実施の形態において、第１ソース電極４１、第２ソース電極４２、第１ドレイン電極５１及び第２ドレイン電極５２は、いずれもＭｏによって形成した。
【００４６】
また、図１に示すように、本実施の形態におけるドレイン電極５は、半導体層７とは反対側の部分が延設されている。このドレイン電極５が延設された部分は、他の導電部と接続するための配線（配線層）として機能し、本実施の形態では、有機ＥＬ素子１２０の下部電極９との接続配線である。具体的には、ドレイン電極５上に形成された第１隔壁部６の隔壁を境にして、半導体層７と接する側とは反対側の部分が配線となる。すなわち、ドレイン電極５は、第１隔壁部６の隔壁を挟んで、一方が半導体層７と接続される部分であり、他方が下部電極９と接続される部分である。
【００４７】
第１隔壁部６は、ＴＦＴ層に形成されるＴＦＴバンク層であって、ソース電極４及びドレイン電極５上に形成される。第１隔壁部６は、半導体層７を画素ごとに区画する開口と、半導体層７の周囲を規制する隔壁（バンク）とによって構成されている。第１隔壁部６の隔壁は、塗布された半導体層７を規制する機能を有し、例えば、半導体層７を形成するための溶剤が塗布されたときに、当該溶剤の流れをせき止める。また、第１隔壁部６の開口は、ソース電極４の一部、ドレイン電極５の一部及びゲート絶縁膜の一部を露出させるように構成されている。具体的に、第１隔壁部６の開口は、第２ソース電極４２の半導体層７側の上面の一部、第１ソース電極４１の側面、ゲート電極２の上方におけるゲート絶縁膜３の表面、第１ドレイン電極５１の側面、及び、第２ドレイン電極５２の半導体層７側の上面の一部を露出するように形成される。
【００４８】
第１隔壁部６の隔壁部分は、レジスト等の感光性樹脂を用いて形成することができ、この感光性樹脂を部分的に露光し現像することによって開口を形成することができる。なお、第１隔壁部６に対して所定の表面処理を行うことにより、第１隔壁部６の表面に撥水性を持たせることが好ましい。
【００４９】
半導体層７は、少なくともソース電極４及びドレイン電極５と接するように、第１隔壁部６の開口内に形成される。半導体層７は、薄膜トランジスタのチャネル層として機能し、ゲート電極２の上方に形成される。本実施の形態において、半導体層７は、ソース電極４とドレイン電極５との間のゲート絶縁膜３上、ソース電極４上及びドレイン電極５上に形成されており、ソース電極４の第２ソース電極４２の上面からドレイン電極５の第２ドレイン電極５２の上面にわたって形成されている。
【００５０】
半導体層７は、塗布型の半導体層であり、インクジェット法等の印刷法によって第１隔壁部６の開口内に溶剤等の所定の材料を塗布して結晶化することによって形成することができる。塗布型の半導体層７としては、例えば、ペンタセン、フタロシアニン系、又は、ポルフィリン系の可溶性の有機材料を用いた有機半導体層、又は、ＩＧＺＯ（ＩｎＧａＺｎＯｘ）等の透明アモルファス酸化物半導体を用いた酸化物半導体層がある。本実施の形態では、半導体層７として有機材料を用いている。
【００５１】
なお、図示しないが、第１隔壁部６の開口内において、半導体層７を保護するために半導体層７を覆うように保護膜を形成してもよい。保護膜としては、アクリルポリマー等の高分子材料あるいはアクリルモノマー等の低分子材料の有機材料を用いることができる。保護膜を形成することによって、水分や酸素などが半導体層７へ侵入することを抑制することができる。
【００５２】
絶縁層８は、半導体層７の上方に形成される。本実施の形態において、絶縁層８は、複数の薄膜トランジスタ１１０を覆うように基板１の全面上方に形成された平坦化絶縁層である。すなわち、絶縁層８は、層間のリーク電流の発生を抑制する層間絶縁膜であるとともに、薄膜トランジスタ１１０の表面を平坦化する厚膜の平坦化膜である。絶縁層８は、例えば、レジストなどの有機材料やＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）などの無機材料を用いて形成することができる。
【００５３】
また、絶縁層８には、有機ＥＬ素子１２０の下部電極９とドレイン電極５（ドレイン電極５の延設部分）とを接続するためのコンタクトホール８Ｈが設けられている。コンタクトホール８Ｈは、ドレイン電極５上の絶縁層８を除去することにより形成される。コンタクトホール８Ｈを形成することによって、ドレイン電極５の表面、すなわち、第２ドレイン電極５２の表面を露出させることができ、コンタクトホール８Ｈを介して第２ドレイン電極５２と下部電極９とを接続することができる。
【００５４】
次に、有機ＥＬ素子１２０の構成要素について詳述する。本実施の形態における有機ＥＬ素子１２０は、トップエミッション型の有機ＥＬ素子であって、絶縁層８上において画素単位（発光単位）で形成されている。
【００５５】
下部電極９は、絶縁層８上に形成され、駆動回路部から電流が流れ込む陽極（アノード）であって有機ＥＬ素子１２０の画素電極として機能する。また、本実施の形態における有機ＥＬ素子１２０はトップエミッション型であるので、下部電極９は反射電極として構成されている。反射電極としての下部電極９は、例えば、Ａｌ又は銀合金ＡＰＣなどの反射金属の単層構造、あるいは、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などの透明金属酸化物と銀合金ＡＰＣなどの反射金属との２層構造とすることができる。下部電極９は、画素ごとに分離形成されている。なお、ボトムエミッション型の有機ＥＬ素子とする場合、下部電極９は、ＩＴＯなどの透明金属酸化物のみからなる透明電極とする。
【００５６】
また、上述のように、下部電極９は、絶縁層８を貫通するコンタクトホール８Ｈを介して、薄膜トランジスタ１１０のドレイン電極５と電気的に接続されている。本実施の形態において、下部電極９は、コンタクトホール８Ｈの底部において露出する低密度層の第２ドレイン電極５２と接するように形成されている。これにより、下部電極９には、駆動トランジスタとしての薄膜トランジスタ１１０のドレイン電極５から、ソース配線から供給されたデータ電圧に対応する電流が供給される。
【００５７】
有機層１１は、下部電極９上において画素単位で形成されており、所定の有機発光材料で構成される発光層を含む有機ＥＬ層である。発光層は、下部電極９と上部電極１２とに所定の電圧が印加されることにより注入された電子と正孔とが再結合して生じるエネルギーにより当該発光層の発光材料が励起されて発光する。発光層は、例えば、下層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−ｎａｐｈｔｈｙｌ）−Ｎ−ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を用い、上層としてＡｌｑ３（ｔｒｉｓ−（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を用いた積層構造とすることができる。
【００５８】
また、有機層１１は、発光層の他に、正孔注入層、正孔輸送層、電子輸送層又は電子注入層を含み、これらの層の全部又は一部の層が積層されて構成される。この場合、例えば、正孔注入層としては、ＰＥＤＯＴ（ポリエチレンジオキシチオフェン）などの化合物などを用いることができ、正孔輸送層としては、トリフェルアミンやポリアニリンなどを用いることができ、電子注入層としては、ポリフェニレンビニレン（ＰＰＶ）などを用いることができる。
【００５９】
上部電極１２は、駆動回路部へ電流が流れ出す陰極（カソード）であり、下部電極９に対して負の電圧を発光層に印加して、電子を発光層に注入する機能を有する。上部電極１２は、下部電極９と対向するように形成された透明電極であって、有機層１１上に形成される。なお、本実施の形態における上部電極１２は、各画素に共通となるように形成された共通電極である。上部電極１２は、透過率の高い材料及び構造を用いることが好ましく、ＩＴＯ又はインジウム亜鉛酸化物（ＩＺＯ：Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの透明金属酸化物によって構成することができる。なお、本実施の形態において、上部電極１２の電位は接地電位としている。
【００６０】
第２隔壁部１０は、有機ＥＬ層に形成されるＥＬバンク層であって、絶縁層８上に形成される。第２隔壁部１０は、有機層１１を画素ごとに分離して区画するための開口と、有機層１１の周囲を規制する隔壁（バンク）とによって構成されている。第２隔壁部１０の隔壁部分は、レジスト等の感光性樹脂を用いて形成することができ、この感光性樹脂を部分的に露光及び現像することによって開口を形成することができる。
【００６１】
封止層１３は、有機ＥＬ素子１２０までが形成された基板１と封止基板１４とを接合する接着層として機能するとともに、有機ＥＬ素子１２０を封止して保護する保護層としても機能する。封止層１３の材料としては、例えば、アクリル系又はエポキシ系の樹脂などを用いることができる。なお、上部電極１２と封止層１３との間に、さらに有機ＥＬ素子１２０を水分や酸素から保護するために薄膜封止層を形成してもよい。薄膜封止層の材料としては、例えば、窒化珪素（ＳｉＮ）又は酸窒化珪素（ＳｉＯＮ）等の透明絶縁材料を用いることができる。
【００６２】
封止基板１４は、有機ＥＬ素子１２０を封止して有機ＥＬ素子１２０を外部から保護する基板である。すなわち、封止基板１４は、表示パネル装置１００の外面を形成する。また、封止基板１４は、有機ＥＬ素子１２０の発光層から放出される光を透過する。封止基板１４には、複数の画素のそれぞれに対応する有機ＥＬ素子１２０が所望に発光することによって、所望の画像が表示される。封止基板１４としては、例えば透明ガラス基板を用いることができる。なお、必要に応じて封止基板１４の内面に、赤色、緑色及び青色の各色に対応するカラーフィルタを形成してもよく、この場合、封止基板１４はカラーフィルタを通過した光を透過する。
【００６３】
以上のように構成される表示パネル装置１００において、ソース電極４とドレイン電極５とは、下層の第１ソース電極４１及び第１ドレイン電極５１が高密度膜であり、上層の第２ソース電極４２及び第２ドレイン電極５２が低密度膜となっている。すなわち、第２ソース電極４２及び第２ドレイン電極５２の膜構造は、第１ソース電極４１及び第１ドレイン電極５１の膜構造よりも疎となっている。
【００６４】
ここで、ソース電極４及びドレイン電極５の膜構造について、図２Ａ及び図２Ｂを用いて詳述する。図２Ａは、様々な成膜条件によってスパッタ成膜したときの膜構造をモデル化したＴｈｏｒｎｔｏｎモデル（出典：市村博司、池永勝著、「プラズマプロセスによる薄膜の基礎と応用」、日刊工業新聞社（２００５））を示す図である。図２Ｂは、Ｍｏ単層における低密度膜及び高密度膜とシート抵抗との関係を示す図である。
【００６５】
図２Ａに示すように、スパッタリングによって成膜したときの膜構造は、Ａｒ圧力（スパッタ圧力）及び基板温度の成膜条件によって、多孔質の膜構造となる領域（Ｚｏｎｅ１）と、緻密な膜構造となる領域（ＺｏｎｅＴ）と、柱状粒子の膜構造となる領域（Ｚｏｎｅ２）と、再結晶化した結晶粒子の膜構造となる領域（Ｚｏｎｅ３）とに区分することができる。
【００６６】
本実施の形態において、ソース電極４及びドレイン電極５における下層の第１ソース電極４１及び第１ドレイン電極５１は、Ｍｏ単層の高密度膜であって、図２Ａの矢印Ｈで示す条件で成膜している。この場合、高密度膜である第１ソース電極４１及び第１ドレイン電極５１は、ＺｏｎｅＴの膜構造、すなわち緻密な膜構造を有している。
【００６７】
一方、ソース電極４及びドレイン電極５における上層の第２ソース電極４２及び第２ドレイン電極５２は、Ｍｏ単層の低密度膜であって、図２Ａの矢印Ｌで示す条件で成膜している。この場合、低密度膜である第２ソース電極４２及び第２ドレイン電極５２は、Ｚｏｎｅ１の膜構造、すなわち多孔質の膜構造を有している。
【００６８】
このように、低密度膜である第２ソース電極４２及び第２ドレイン電極５２の膜質は、高密度膜である第１ソース電極４１及び第１ドレイン電極５１の膜質に比べて、疎となっている。つまり、低密度膜は多孔質の膜構造を有しており、緻密な構造を有する高密度膜に比べて単位堆積当たりに占めるＭｏの割合が小さくなっていると考えられる。なお、本実施の形態において、高密度膜及び低密度膜の成膜条件（スパッタ圧）は、それぞれ、０．１６Ｐａ、１．０Ｐａとした。また、基板温度はいずれも５０℃とした。
【００６９】
また、図２Ａの成膜条件にてＭｏ単層の低密度膜（Ｌ）及び高密度膜（Ｈ）を複数成膜し、それぞれの膜のシート抵抗を測定した。その測定結果を図２Ｂに示す。図２Ｂに示すように、Ｍｏ単層からなる低密度膜のシート抵抗は、約１００Ω／□を中心として８０〜１３０Ω／□である。一方、Ｍｏ単層からなる高密度膜のシート抵抗は、〜２Ω／□である。このように、Ｍｏ単層の高密度膜のシート抵抗は、Ｍｏ単層の低密度膜のシート抵抗よりも小さくなることが分かった。
【００７０】
このように、高密度膜である第１ソース電極４１及び第１ドレイン電極５１は、低密度膜である第２ソース電極４２及び第２ドレイン電極５２よりも、抵抗を小さくすることができるので、同じ膜厚で低密度膜の単層のみでソース電極及びドレイン電極を形成する場合と比べて、ソース電極４及びドレイン電極５の抵抗を小さくすることができる。この結果、ソース電極４及びドレイン電極５の配線部分についても低抵抗化することができる。
【００７１】
次に、本発明の実施の形態に係る表示パネル装置１００の製造方法について、図３を用いて説明する。図３は、本発明の実施の形態に係る表示パネル装置の製造方法における各工程を説明するための断面図である。
【００７２】
まず、図３の（ａ）に示すように、基板１を準備する。本実施の形態では、基板１として透明ガラス基板を準備した。なお、基板１上には、必要に応じてアンダーコート層を形成してもよい。
【００７３】
次に、図３の（ｂ）に示すように、基板１上に所定形状のゲート電極２を形成する。具体的には、基板１上にゲート電極２の材料を堆積させてゲート金属膜を形成し、その後、フォトリソグラフィ及びエッチングによってゲート金属膜をパターニングすることで所定形状のゲート電極２を形成する。ゲート金属膜は、スパッタ又は蒸着によって成膜することができ、ゲート金属膜のエッチングは、ウェットエッチング又はドライエッチングを用いることができる。
【００７４】
次に、図３の（ｃ）に示すように、ゲート電極２上にゲート絶縁膜３を形成する。ゲート絶縁膜３は基板１上の全面に形成され、材料に応じてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法又は塗布法によって形成することができる。例えば、ゲート絶縁膜３として、シリコン酸化膜又はシリコン窒化膜等の無機絶縁膜を用いる場合は、プラズマＣＶＤ法によってゲート絶縁膜３を成膜することができる。また、ゲート絶縁膜３として、ポリイミド、ポリビニルフェノール又はポリプロピレン等の有機絶縁膜を用いる場合は、塗布法によってゲート絶縁膜３を成膜することができる。
【００７５】
次に、図３の（ｄ）に示すように、ゲート絶縁膜３上の全面に、ソース電極４及びドレイン電極５の下層膜（第１ソース電極４１及び第１ドレイン電極５１）となる材料を、所定の成膜条件にて堆積させることによって高密度膜である高密度金属膜ＨＭ（第１金属膜）を成膜する。本実施の形態では、スパッタによってＭｏ単層の高密度膜からなる高密度金属膜ＨＭを成膜した。この場合、成膜条件は、図２Ａに示すＺｏｎｅＴにおける条件を用いた。これにより、緻密な膜構造を有する高密度金属膜ＨＭを成膜することができる。
【００７６】
引き続き、図３の（ｅ）に示すように、高密度金属膜ＨＭ上の全面に、ソース電極４及びドレイン電極５の上層膜（第２ソース電極４２及び第２ドレイン電極５２）となる材料を、所定の成膜条件にて堆積させることによって低密度膜である低密度金属膜ＬＭ（第２金属膜）を成膜する。本実施の形態では、スパッタによってＭｏ単層の低密度膜からなる低密度金属膜ＬＭを成膜した。この場合、成膜条件は、図２Ａに示すＺｏｎｅ１における条件を用いた。これにより、高密度金属膜ＨＭよりも膜構造が疎である多孔質の構造を有する低密度金属膜ＬＭを成膜することができる。
【００７７】
なお、高密度金属膜ＨＭと低密度金属膜ＬＭとは大気曝露させることなく連続成膜によって形成することができる。この場合、成膜途中でスパッタの成膜条件をＺｏｎｅＴからＺｏｎｅ１に変更することによって高密度金属膜ＨＭと低密度金属膜ＬＭとの積層膜を形成することができる。
【００７８】
次に、図３の（ｆ）に示すように、フォトリソグラフィ及びエッチングによって、高密度金属膜ＨＭ及び低密度金属膜ＬＭの積層膜をパターニングすることにより、所定形状のソース電極４及びドレイン電極５を形成する。このエッチングによって、下層が第１ソース電極４１で上層が第２ソース電極４２である積層構造のソース電極４と、下層が第１ドレイン電極５１で上層が第２ドレイン電極５２である積層構造のドレイン電極５とを、同時にパターン形成することができる。
【００７９】
また、このエッチングによって高密度金属膜ＨＭ及び低密度金属膜ＬＭが除去された領域はゲート絶縁膜３が露出する。なお、高密度金属膜ＨＭ及び低密度金属膜ＬＭの積層膜のエッチングは、ウェットエッチング又はドライエッチングを用いて行うことができる。
【００８０】
さらに、ソース電極４及びドレイン電極５をパターン形成すると同時に、ソース電極４及びドレイン電極５が延設されて構成される配線もパターン形成することができる。すなわち、ソース電極４及びドレイン電極５の延設部分によって構成される配線を、ソース電極４及びドレイン電極５を同じ材料を用いて同時に形成することができ、これにより、下層膜が高密度膜で上層膜が低密度膜である積層膜からなる低抵抗配線を形成することができる。
【００８１】
次に、図３の（ｇ）に示すように、基板１の上方の全面に、第１隔壁部６の材料を塗布することによって隔壁層６Ｒを形成する。これにより、露出させたゲート絶縁膜３上とソース電極４及びドレイン電極５上とに隔壁層６Ｒが形成される。本実施の形態では、感光性樹脂を用いて隔壁層６Ｒを形成した。
【００８２】
次に、図３の（ｈ）に示すように、隔壁層６Ｒをパターニングすることにより、ソース電極４とドレイン電極５との間におけるゲート絶縁膜３とソース電極４及びドレイン電極５の一部とを再び露出させるように開口を形成することで、所定形状の第１隔壁部６を形成する。これにより、ソース電極４及びドレイン電極５上に所定形状の隔壁が形成される。
【００８３】
このとき、第１隔壁部６の開口は、対向するソース電極４及びドレイン電極５の両方の端部上面を露出するように形成される。第１隔壁部６の開口の内壁である隔壁（バンク）は、ゲート電極２の上方においてゲート電極２の周囲を囲むように枠状に形成される。また、ドレイン電極５と下部電極９とのコンタクト部分おけるドレイン電極５の上の隔壁層６Ｒが除去されて、ドレイン電極５の第２ドレイン電極５２が露出する。なお、隔壁層６Ｒのパターニングは、隔壁層６Ｒを露光及び現像することによって行うことができる。
【００８４】
次に、第１隔壁部６の開口内に、半導体材料を含む溶液（半導体溶液）をインクジェット法にて塗布する。このとき、半導体材料を含む溶液は、露出するゲート絶縁膜３の上面に広がるとともに、ソース電極４及びドレイン電極５の対向端部の上面にも広がって、ゲート絶縁膜３の上面とソース電極４及びドレイン電極５の上面とにおいてほぼ均一な膜厚で塗布される。また、開口内に広がった半導体溶液は、第１隔壁部６の隔壁（開口の内壁）にガードされて半導体溶液の塗布領域が規制される。これにより、半導体溶液が第１隔壁部６の開口の外側に流れ出してしまうことを防止することができる。なお、半導体材料を含む溶液（半導体溶液）を塗布する方法は、インクジェット法に限らず、公知の溶液プロセスであってもよい。
【００８５】
その後、所定の熱処理を行うことによって半導体材料を含む溶液を乾燥させて、半導体材料の結晶化を行う。これにより、図３の（ｉ）に示すように、第１隔壁部６の開口内において、外周が規制された所定形状の半導体層７を形成することができる。これにより、ソース電極４及びドレイン電極５の上面とゲート絶縁膜３の上面とにわたって半導体層７を形成することができる。
【００８６】
なお、上記のインクジェット法による半導体溶液の塗布は、第１隔壁部６の開口の中央付近に滴下して行うことが好ましい。これにより、半導体溶液は、第１隔壁部６の開口に囲まれる領域内に均一に広がるので、より均一な膜厚で半導体層７を形成することができる。また、本実施の形態において、半導体材料としては、ペンタセン、フタロシアニン系、又は、ポルフィリン系の可溶性の有機半導体材料を用いることができる。また、上記の所定の熱処理は、溶液に含まれる半導体材料が熱分解せずかつ結晶化する温度であって、溶液の溶媒を蒸発させることができる温度であることが好ましい。本実施の形態では、２００℃前後の温度によって熱処理を行った。
【００８７】
次に、図３の（ｊ）に示すように、半導体層７の上方を含む基板１上の全面に、絶縁層８を形成する。絶縁層８は、その表面が平坦化されるように所望の厚さで形成する。なお、絶縁層８は、例えばＳＯＧ等の所定の材料を塗布して焼成することによって形成することができる。
【００８８】
次に、図３の（ｋ）に示すように、第１隔壁部６の隔壁を挟んで半導体層７とは反対側の領域におけるドレイン電極５上の絶縁層８にコンタクトホール８Ｈを形成してドレイン電極５の一部を露出する。このように絶縁層８にコンタクトホール８Ｈを形成することにより、ドレイン電極５の上層膜である第２ドレイン電極５２の表面が露出する。
【００８９】
次に、図３の（ｌ）に示すように、絶縁層８上及びコンタクトホール８Ｈから露出するドレイン電極５上に下部電極９を形成する。下部電極９は、例えば、スパッタにより金属膜を成膜し、フォトリソグラフィ及びウェットエッチングによって当該金属膜をパターニングすることで形成することができる。
【００９０】
次に、図３の（ｍ）に示すように、感光性樹脂をパターニングすることによりマトリクス状の画素に対応する複数の開口を有する第２隔壁部１０を形成する。続いて、第２隔壁部１０の開口内に有機層１１を形成する。有機層１１は、例えば、ＰＥＤＯＴ溶液をスピンコートすることにより正孔注入層を形成し、正孔注入層上に真空蒸着法によりα−ＮＰＤ及びＡｌｑ３を積層して発光層を形成し、発光層上にニトロ置換フルオレノン誘導体などの化合物をスピンコート等によって積層して電子輸送層を形成することで作製することができる。その後、スパッタによって有機層１１上にＩＴＯからなる上部電極１２を形成する。これにより、有機ＥＬ素子１２０が作製される。
【００９１】
次に、図３の（ｎ）に示すように、上部電極１２の上に封止層１３を塗布して、その上に封止基板１４を配置する。なお、封止基板１４には、予めカラーフィルタ（調光層）を形成しておいてもよい。この場合、カラーフィルタが形成された面を上部電極１２に対向させて、塗布した封止層１３上に封止基板１４を配置する。
【００９２】
その後、封止基板１４を上面側から下方に加圧しつつ熱又はエネルギー線を付加して封止層１３を硬化する。これにより、封止基板１４と上部電極１２とを接着することができる。なお、封止層１３を塗布する前に、上部電極１２上に窒化珪素からなる薄膜封止層をプラズマＣＶＤ法により形成してもよい。以上のようにして、本発明の実施の形態に係る表示パネル装置１００を製造することができる。
【００９３】
次に、本実施の形態に係る表示パネル装置１００の作用効果について順次説明する。
【００９４】
本実施の形態に係る表示パネル装置１００では、上述のように、ソース電極４及びドレイン電極５が、低密度膜と当該低密度膜よりも低抵抗の高密度膜との積層構造であるので、ソース電極４及びドレイン電極５を低密度膜の単層で形成した場合と比べて、ソース電極４及びドレイン電極５を低抵抗化することができる。これにより、ソース電極４及びドレイン電極５の一部を配線として用いた場合であっても低抵抗配線を実現することができる。従って、表示画像の品質が劣化するということを抑制することができる。なお、高密度膜の方が低密度膜よりも低抵抗であるので、高密度膜である第１ソース電極４１及び第１ドレイン電極５１の膜厚は、低密度膜である第２ソース電極４２及び第２ドレイン電極５２の膜厚よりも大きくすることが好ましい。これにより、ソース電極４及びドレイン電極５をさらに低抵抗化することができる。
【００９５】
次に、図４を用いて、本実施の形態に係る表示パネル装置１００におけるコンタクト部（ドレイン電極５と下部電極９との接触部分）の作用効果について説明する。図４は、スパッタにより成膜したＭｏ膜と、当該Ｍｏ膜と下部電極とのコンタクト抵抗値との関係を示す図である。図４において、「高密度膜」は、Ｍｏ単層からなる高密度膜を表しており、「低密度膜」は、Ｍｏ単層からなる低密度膜を表しており、「低／高積層膜」は、Ｍｏの低密度膜（上層）とＭｏの高密度膜（下層）との積層膜を表している。また、低密度膜は２回成膜し、高密度膜は４回成膜し、低／高積層膜は２回成膜した。
【００９６】
図４に示すように、「高密度膜」は、コンタクト抵抗値にばらつきが発生して、その歩留まりは２５％であることが分かる。これに対し、「低密度膜」及び「低／高積層膜」は、コンタクト抵抗値のばらつきが小さく、その歩留まりは１００％であることが分かる。このように、Ｍｏ層を、低密度膜と高密度膜との積層膜とすることにより、低抵抗かつ歩留まりの高いＴＦＴ電極（ドレイン電極５）を実現することができる。
【００９７】
次に、図５及び図６を用いて、本実施の形態に係る表示パネル装置１００におけるＴＦＴ部（半導体層形成領域）の作用効果について説明する。図５は、薄膜トランジスタにおけるソースドレイン電極の膜密度と、当該薄膜トランジスタの電流電圧特性との関係を示す図である。図５において、「◇」で示す特性は、ソースドレイン電極を高密度膜（単層）で構成した場合における電流電圧特性を示しており、「□」で示す特性は、ソースドレイン電極を低密度膜（単層）で構成した場合における電流電圧特性を示している。
【００９８】
図５に示すように、低密度膜のソースドレイン電極を備えるＴＦＴの方が、高密度膜のソースドレイン電極を備えるＴＦＴよりも、優れたオン特性を得られることが分かる。また、電荷移動度を算出すると、低密度膜のソースドレイン電極を備えるＴＦＴの電荷移動度は、０．７８［ｃｍ２／Ｖ・ｓ］であり、高密度膜のソースドレイン電極を備えるＴＦＴの電荷移動度は、０．２９［ｃｍ２／Ｖ・ｓ］であった。
【００９９】
この結果より、ソース電極４及びドレイン電極５を複数層とする場合、ソース電極４及びドレイン電極５における半導体層７との接触部分の膜は、高密度膜よりも低密度膜とする方が優れた電荷移動度を得ることができるということが分かる。
【０１００】
従って、本実施の形態に係る表示パネル装置１００におけるソース電極４及びドレイン電極５については、下層膜が高密度膜（第１ソース電極４１、第１ドレイン電極５１）で上層膜が低密度膜（第２ソース電極４２、第２ドレイン電極５２）となるように構成している。これにより、半導体層７との接触部分を低密度膜とすることができるので高い電荷移動度とすることができ、オン特性に優れた薄膜トランジスタを備える表示パネル装置を実現することができる。このように、オン特性に優れた薄膜トランジスタを構成することができるので、特に、有機ＥＬ表示装置における有機ＥＬ素子を駆動する駆動トランジスタとして用いることにより、高画質の画像を表示することができる。
【０１０１】
次に、図６を用いて、本実施の形態に係る表示パネル装置１００の構成によって薄膜トランジスタの電荷移動度がさらに向上するメカニズムについて説明する。図６は、本発明の実施の形態に係る表示パネル装置における製造工程の一部を詳細に説明する図である。
【０１０２】
上述の図３の（ｇ）及び（ｈ）に示すように、第１隔壁部６は、隔壁層６Ｒを露光及び現像することで形成される。このとき、図６の（ａ）に示すように、ソース電極４及びドレイン電極５の露出した部分の表面、すなわち、上層の第２ソース電極４２及び第２ドレイン電極５２の表面に、隔壁層６Ｒの残渣６ａが存在する。残渣６ａは、隔壁層６Ｒを現像した後に残る隔壁層６Ｒの残留物であり、隔壁層６Ｒを構成する感光性樹脂又はそれが変質したものである。このように、ソース電極４及びドレイン電極５の表面上に残渣６ａが残ると、ソース電極４及びドレイン電極５と接する部分における半導体層７の結晶性が劣化して、電荷移動度等のＴＦＴ特性が低下する。
【０１０３】
これに対して、本実施の形態では、上述の図３の（ｅ）及び（ｆ）に示すように、ソース電極４及びドレイン電極５は、高密度膜である高密度金属膜ＨＭと低密度膜である低密度金属膜ＬＭとの積層膜をパターニングすることで形成される。このとき、図６の（ａ）に示すように、積層膜の表面、すなわち、上層膜である低密度金属膜ＬＭによって形成された第２ソース電極４２及び第２ドレイン電極５２の表面には、酸化膜４２ａ及び５２ａが形成される。
【０１０４】
ここで、低密度膜は、多孔質という膜組織の構造上、高密度膜よりも表面酸化膜が溶解しやすく、低密度膜の酸化膜は容易に除去することができる。よって、図６の（ｂ）に示すように、第１隔壁部６の形成工程における洗浄工程において、低密度膜である第２ソース電極４２及び第２ドレイン電極５２の表面に形成された酸化膜４２ａ及び５２ａは融解して除去される。
【０１０５】
従って、図６の（ａ）に示すように、ソース電極４及びドレイン電極５の表面に隔壁層６Ｒの残渣６ａが残ったとしても、当該残渣６ａは、第２ソース電極４２及び第２ドレイン電極５２の表面に形成された酸化膜４２ａ及び５２ａ上に残ることになるので、酸化膜４２ａ及び５２ａ上の残渣６ａは、上記の洗浄工程により、図６の（ｂ）に示すように、酸化膜４２ａ及び５２ａの溶解とともに洗い流されることになる。すなわち、低密度膜である第２ソース電極４２及び第２ドレイン電極５２の上部層の一部である酸化膜４２ａ及び５２ａを除去すると同時に、第２ソース電極４２及び第２ドレイン電極５２の酸化膜４２ａ及び５２ａ上における隔壁層６Ｒの残渣６ａも除去する。
【０１０６】
なお、上記洗浄工程による酸化膜４２ａ及び５２ａの除去により、第２ソース電極４２及び第２ドレイン電極５２の対向端部の膜厚が減少する。なお、洗浄工程は、現像工程の後に行う工程であり、当該洗浄工程における洗浄液としては、水、フッ酸又はシュウ酸等の所望の洗浄液を用いることができる。
【０１０７】
このように、本実施の形態では、最上層の第２ソース電極４２及び第２ドレイン電極５２は、少なくとも半導体層７の形成領域においては残渣６ａを取り除くための犠牲層としても機能し、この犠牲層の除去とともに残渣６ａも除去されることになる。
【０１０８】
従って、本実施の形態では、ソース電極４及びドレイン電極５の表面上に残渣６ａが残らないので、ソース電極４及びドレイン電極５と接する部分における半導体層７の結晶性が劣化してしまうことを防止することができ、良好な結晶性を有する半導体層７を形成することができる。これにより、残渣６ａによる電荷移動度の低下を抑制することができるので、オン特性に優れた薄膜トランジスタを実現することができる。
【０１０９】
しかも、低密度膜は、その膜構造上、高密度膜よりも表面に酸化膜が形成されやすい。従って、上記洗浄工程にて残渣６ａとともに酸化膜４２ａ及び５２ａを除去した後において、図６の（ｃ）に示すように、低密度膜である第２ソース電極４２及び第２ドレイン電極５２の表面が露出した際に、第２ソース電極４２及び第２ドレイン電極５２の表面が酸化して、再び酸化膜４２ａ及び５２ａ（自然酸化膜）が生成する。その後、図３の（ｉ）と同様に、第１隔壁部６の開口内に所定形状の半導体層７を形成すると、図６の（ｄ）に示すように、半導体層７は、第２ソース電極４２及び第２ドレイン電極５２の表面に形成された酸化膜４２ａ及び５２ａと接触することになる。すなわち、Ｍｏ膜からなる第２ソース電極４２及び第２ドレイン電極５２と半導体層７との界面に、ＭｏＯｘ膜からなる酸化膜が形成される。
【０１１０】
ここで、ソース電極４又はドレイン電極５と半導体層７との間を移動する電荷は、酸化されていない金属膜（Ｍｏ）よりも酸化金属膜（ＭｏＯｘ）の方が注入されやすい。本実施の形態における表示パネル装置１００では、ソース電極４又はドレイン電極５の最上層である第２ソース電極４２及び第２ドレイン電極５２を低密度膜としているので、ソース電極４又はドレイン電極５の表面に容易に酸化膜４２ａ及び５２ａを生成させることができる。これにより、ソース電極４又はドレイン電極５と半導体層７との間における電荷の注入特性を向上させることができ、電荷移動度を向上させることができるので、オン特性に優れた薄膜トランジスタを実現することができる。
【０１１１】
以上、本発明の実施の形態に係る表示パネル装置１００によれば、ソース電極４及びドレイン電極５が、高密度膜と低密度膜との積層構造であるので、ソース電極４及びドレイン電極５を低抵抗化、特に配線部分を低抵抗化することができるので、表示画像の品質を向上させることができる。
【０１１２】
さらに、本実施の形態によれば、ソース電極４及びドレイン電極５の最上層（表面層）を低密度膜としているので、表面酸化膜が生成されやすい一方で、生成された表面酸化膜を容易に除去することもできる。よって、第１隔壁部６の露光及び現像後に残る残渣６ａを容易に除去することができるとともに、残渣６ａを除去した後においてソース電極４及びドレイン電極５における半導体層７との接触部分に容易に酸化膜を形成することができる。これにより、半導体層７の結晶性の劣化を防止することができるとともに電荷注入特性を向上させることができるので、オン特性に優れた薄膜トランジスタを実現することができる。従って、高品質の画像を表示することができる表示パネル装置を提供することができる。
【０１１３】
また、本実施の形態では、図３の（ｋ）及び（ｌ）に示すように、絶縁層８にコンタクトホール８Ｈを形成して下部電極９を形成しているが、コンタクトホール８Ｈを形成する工程と下部電極９を形成する工程との間に、コンタクトホール８Ｈから露出するドレイン電極５に形成された表面酸化膜を除去する工程を含むことが好ましい。以下、この工程について、図７を用いて説明する。図７は、本発明の実施の形態の変形例に係る表示パネル装置の製造方法の工程を示す図である。
【０１１４】
図６の（ｄ）に示す工程の後は、図７の（ａ）に示すように、図３の（ｊ）と同様にして、ＳＯＧ等の絶縁層材料を塗布して焼成することによって絶縁層８を形成する。
【０１１５】
その際、図７の（ｂ）に示すように、図３の（ｋ）と同様にして、絶縁層８にドレイン電極５に到達するコンタクトホール８Ｈを形成し、焼成する。このとき、コンタクトホール部において、ドレイン電極５の表面、すなわち、第２ドレイン電極５２の表面の露出した領域が高温雰囲気に曝されるので、第２ドレイン電極５２の表面のうちコンタクトホール８Ｈから露出する部分に酸化膜５２ａが形成される。
【０１１６】
次に、図７の（ｃ）に示すように、コンタクトホール８Ｈから露出するドレイン電極５の表面に形成された酸化膜５２ａを除去する。この場合、酸化膜５２ａは、除去しやすい低密度膜からなる第２ドレイン電極５２に形成されているので、容易に除去することができる。これにより、コンタクトホール８Ｈから露出する第２ドレイン電極５２に、窪み部が形成される。窪み部は、コンタクトホール８Ｈの底部の形状に対応する形状となり、第２ドレイン電極５２の表面の酸化膜５２ａが除去されることによって形成された凹部である。すなわち、窪み部の深さは、酸化膜５２ａの膜厚と略同等である。なお、コンタクトホール８Ｈ内の酸化膜５２ａの除去は、ウェットエッチングによって行うことができる。また、エッチング液としては、水、フッ酸又はシュウ酸等を用いることができる。
【０１１７】
次に、図７（ｄ）に示すように、図３の（ｌ）と同様にして、下部電極９を形成する。これにより、コンタクトホール８Ｈを介して第２ドレイン電極５２の窪み部と下部電極９とが接続される。
【０１１８】
このように、本変形例では、コンタクトホール８Ｈから露出する第２ドレイン電極５２の表面に形成される酸化膜５２ａを除去するので、ドレイン電極５と下部電極９とのコンタクト抵抗を低くすることができる。また、コンタクトホール８Ｈ内に酸化膜５２ａが存在すると、この酸化膜５２ａによってコンタクトホール８Ｈ内に形成される下部電極９が酸化されやすくなるので、上記のように酸化膜５２ａを除去することにより、下部電極９の酸化を抑制することができる。従って、コンタクトホール８Ｈ内の酸化膜５２ａを除去することにより、ドレイン電極５と下部電極９との良好なコンタクトを実現することができる。
【０１１９】
これにより、第２ドレイン電極５２は、第１隔壁部６の隔壁を挟んで、半導体層７側の半導体領域とコンタクトホール８Ｈが形成されるコンタクトホール領域との両方の領域において、同一部材でありながらも、半導体層７の結晶性を良好にするとともに、下部電極９とのコンタクト抵抗も良好にすることができる。
【０１２０】
以上により、ソース電極４及びドレイン電極５が、低密度膜と高密度膜との積層膜からなるので、ソース電極４及びドレイン電極５の配線抵抗を小さくすることができるとともに、ドレイン電極５と下部電極９（画素電極）との良好なコンタクトを実現し、かつ優れたＴＦＴ特性を有する薄膜トランジスタを備える表示パネル装置を実現することができる。
【０１２１】
なお、図６の（ｄ）などに示されるように、図７の（ａ）において、既に第２ドレイン電極５２の表面に酸化膜が形成されている場合があるが、低密度膜の酸化膜は除去されやすいので、コンタクトホール８Ｈの形成時に当該酸化膜が一旦除去されて、図７（ｂ）に示すように、第２ドレイン電極５２の表面に再び酸化膜５２ａが形成される。
【０１２２】
また、上記の実施の形態及び変形例において、ソース電極４及びドレイン電極５における第２ソース電極４２及び第２ドレイン電極５２の膜厚は、２０ｎｍ以上であることが好ましい。以下、この理由について、図８を用いて説明する。図８は、本実施の形態に係る第２ソース電極及び第２ドレイン電極（酸化膜が形成された低密度膜）をウェットエッチングした場合における当該低密度膜の膜厚とエッチング時間との関係を示す図である。なお、本実験では、Ｍｏにより単層の低密度膜を成膜した。また、エッチング液としてシュウ酸を用いたが、水やフッ酸でも同様の結果が得られる。
【０１２３】
図８に示すように、表面に酸化膜（ＭｏＯｘ）が形成されている低密度膜（Ｍｏ単層）に対してエッチングを行うと、エッチング前は１１１ｎｍであった膜厚ｄは、１０ｓｅｃ以上のエッチングを行うことにより、９５ｎｍとなった。すなわち、Ｍｏの酸化膜は１６ｎｍ程度であることが分かった。
【０１２４】
ここで、高密度膜と低密度膜との積層膜からなるソース電極４及びドレイン電極５においては、低密度膜のみを酸化させて、高密度膜は酸化させないことが好ましい。これは、低密度膜に形成された表面酸化膜は容易に除去することができるのに対して、高密度膜に形成された表面酸化膜は容易に除去することができないからである。つまり、高密度膜及び低密度膜の酸化膜を除去した場合、高密度膜の方は酸化層が緻密であるため、酸化膜の除去が難しく歩留まりが低下するが、低密度膜の方は酸化層が多孔質状であり、酸化膜の除去が容易であるので高い歩留まりを得ることができる。
【０１２５】
従って、下層膜を高密度膜とし上層膜を低密度膜とする積層構造のソース電極４及びドレイン電極５においては、下層の位置する高密度膜を酸化させないために、上層の位置する低密度膜の膜厚は少なくとも１６ｎｍ以上必要であり、プロセスマージンを考慮すると、低密度膜の膜厚は２０ｎｍ以上とすることが好ましい。すなわち、ソース電極４及びドレイン電極５における第２ソース電極４２及び第２ドレイン電極５２の膜厚は、２０ｎｍ以上とすることが好ましい。
【０１２６】
次に、本発明の実施の形態に係る表示パネル装置１００の概略構成について、図９を用いて説明する。図９は、本発明の実施の形態に係る表示パネル装置の概略構成を示す一部切り欠き斜視図である。なお、各構成要素は、模式的に表されたたものであり、正確な形状を示したものではない。
【０１２７】
図９に示すように、本実施の形態に係る表示パネル装置１００は、有機ＥＬ表示装置であって、アクティブマトリクス基板（ＴＦＴアレイ基板）１０１と、アクティブマトリクス基板１０１上に形成された有機ＥＬ素子１２０と、アクティブマトリクス基板１０１上に形成された複数本のソース配線１３０（映像信号線）及び複数本のゲート配線１４０（走査線）とを備える。有機ＥＬ素子１２０は、下部電極９と、有機層１１と、上部電極１２とによって構成される。
【０１２８】
表示部を構成する複数の画素１０２は、直交するソース配線１３０とゲート配線１４０とによってマトリクス状に区画される。各画素１０２には、薄膜トランジスタ１１０が形成されている。
【０１２９】
次に、上記表示パネル装置１００における画素１０２の回路構成について、図１０を用いて説明する。図１０は、本発明の実施の形態に係る表示パネル装置における画素の回路構成を示す図である。
【０１３０】
図１０に示すように、画素１０２は、有機ＥＬ素子１２０を駆動する駆動トランジスタである薄膜トランジスタ１１０と、画素１０２を選択するためのスイッチングトランジスタである薄膜トランジスタ１１１と、有機ＥＬ素子１２０と、コンデンサ１６０とを備える。
【０１３１】
薄膜トランジスタ１１０のソース電極１１０Ｓ（ソース電極４）は、電源線１５０に接続され、ドレイン電極１１０Ｄ（ドレイン電極５）は有機ＥＬ素子１２０のアノード（下部電極）に接続されている。
【０１３２】
また、薄膜トランジスタ１１１のドレイン電極１１１Ｄは、ソース配線１３０に接続され、ゲート電極１１１Ｇは、ゲート配線１４０に接続され、ソース電極１１１Ｓは、コンデンサ１６０及び薄膜トランジスタ１１０のゲート電極１１０Ｇに接続されている。
【０１３３】
この構成において、ゲート配線１４０にゲート信号が入力され、薄膜トランジスタ１１１をオン状態にすると、ソース配線１３０を介して供給された映像信号電圧がコンデンサ１６０に書き込まれる。そして、コンデンサ１６０に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、薄膜トランジスタ１１０のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子１２０のアノードからカソードへと流れる。これにより、各画素における所定の有機ＥＬ素子１２０が発光し、表示部に所定の画像が表示される。
【０１３４】
このように構成される表示パネル装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネル装置を有する電子機器に適用することができる。
【０１３５】
以上、本発明に係る表示パネル装置及びその製造方法について、実施の形態に基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。
【０１３６】
例えば、上記の実施の形態において、ソース電極４をドレイン電極とし、ドレイン電極５をソース電極としても構わない。
【０１３７】
また、上記の実施の形態において、ソース電極４及びドレイン電極５は２層構造としたが、これに限らない。例えば、ソース電極４及びドレイン電極５は、３層以上の複数層や、高密度から低密度に段階的に膜密度が変化する構成としても構わない。但し、この場合、少なくとも最上層は、第２ソース電極４２及び第２ドレイン電極５２と同様の低密度膜とすることが好ましい。
【０１３８】
また、本実施の形態では、有機ＥＬ素子を用いた表示パネル装置（有機ＥＬ表示装置）について説明したが、これに限らない。例えば、液晶表示素子を用いた表示パネル装置とすることもできる。この場合、図１に示す下部電極９を画素電極とし、当該画素電極の上に液晶層を介して対向電極を設けることによって液晶表示装置を実現することができる。なお、その他の表示素子を有する表示パネル装置を実現することもできる。
【０１３９】
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０１４０】
本発明に係る表示パネル装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置又はその他様々な電気機器に広く利用することができる。
【符号の説明】
【０１４１】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  ソース電極
５  ドレイン電極
６  第１隔壁部
６ａ  残渣
６Ｒ  隔壁層
７  半導体層
８  絶縁層
８Ｈ  コンタクトホール
９  下部電極
１０  第２隔壁部
１１  有機層
１２  上部電極
１３  封止層
１４  封止基板
４１  第１ソース電極
４２  第２ソース電極
４２ａ、５２ａ  酸化膜
５１  第１ドレイン電極
５２  第２ドレイン電極
１００  表示パネル装置
１０１  アクティブマトリクス基板
１０２  画素
１１０、１１１  薄膜トランジスタ
１１０Ｇ、１１１Ｇ  ゲート電極
１１０Ｓ、１１１Ｓ  ソース電極
１１０Ｄ、１１１Ｄ  ドレイン電極
１２０  有機ＥＬ素子
１３０  ソース配線
１４０  ゲート配線
１５０  電源線
１６０  コンデンサ
ＨＭ  高密度金属膜
ＬＭ  低密度金属膜
【図１】
2013018137.tif 000003
【図２Ａ】
2013018137.tif 000004
【図２Ｂ】
2013018137.tif 000005
【図３】
2013018137.tif 000006
【図４】
2013018137.tif 000007
【図５】
2013018137.tif 000008
【図６】
2013018137.tif 000009
【図７】
2013018137.tif 000010
【図８】
2013018137.tif 000011
【図９】
2013018137.tif 000012
【図１０】
2013018137.tif 000013
【手続補正書】
【提出日】平成25年10月7日(2013.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ソース電極と、
前記第１ソース電極上に形成された第２ソース電極と、
前記ゲート絶縁膜上に形成された第１ドレイン電極と、
前記第１ドレイン電極上に形成された第２ドレイン電極と、
少なくとも前記第２ソース電極の一部及び前記第２ドレイン電極の一部を露出する開口を有する隔壁部と、
前記開口内に形成された半導体層と、
前記半導体層の上方に形成された絶縁層と、
前記絶縁層上に形成された画素電極と、
前記絶縁層に形成され、前記画素電極と前記第２ドレイン電極又は前記第２ソース電極とを接続するためのコンタクトホールと、を含み、
前記第２ソース電極及び前記第２ドレイン電極の膜構造は、前記第１ソース電極及び前記第１ドレイン電極の膜構造よりも疎であり、
前記開口内においては、前記第２ソース電極及び第２ドレイン電極は前記第２ソース電極及び前記第２ドレイン電極の材料の酸化膜を介して前記半導体層と接しており、
前記コンタクトホール内の領域においては、前記第２ドレイン電極又は前記第２ソース電極は前記第２ソース電極及び前記第２ドレイン電極の材料の酸化膜を介さず前記画素電極と接する
表示パネル装置。
【請求項２】
前記第１ソース電極及び前記第１ドレイン電極のシート抵抗は、前記第２ソース電極及び前記第２ドレイン電極のシート抵抗よりも小さい、
請求項１に記載の表示パネル装置。
【請求項３】
前記第１ソース電極及び前記第１ドレイン電極のシート抵抗は、０．５〜５Ω／□であり、
前記第２ソース電極及び前記第２ドレイン電極のシート抵抗は、８０〜１４０Ω／□である、
請求項２に記載の表示パネル装置。
【請求項４】
前記第２ドレイン電極は、前記半導体層と接する部分における膜厚が前記半導体層と接しない部分における膜厚よりも薄く、かつ、前記コンタクトホールに対応する部分に窪み部が形成されている、
請求項１〜３のいずれか１項に記載の表示パネル装置。
【請求項５】
前記第２ソース電極及び前記第２ドレイン電極の膜厚は、２０ｎｍ以上である、
請求項１〜４のいずれか１項に記載の表示パネル装置。
【請求項６】
基板上にゲート電極を形成する第１工程と、
前記ゲート電極上にゲート絶縁膜を形成する第２工程と、
前記ゲート絶縁膜上に第１金属膜を形成する第３工程と、
前記第１金属膜上に、当該第１金属膜の膜構造よりも疎である膜構造を有する第２金属膜を形成する第４工程と、
前記第１金属膜及び前記第２金属膜をパターニングすることにより、ソース電極及びドレイン電極を形成する第５工程と、
前記ソース電極及び前記ドレイン電極上に隔壁層を形成する第６工程と、
前記隔壁層をパターニングすることにより、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜と、前記ソース電極及び前記ドレイン電極の一部とを露出するように開口を形成することで隔壁を形成する第７工程と、
前記開口内において、半導体層を形成する第８工程と、
前記半導体層の上方に絶縁層を形成する第９工程と、
前記隔壁を挟んで前記半導体層とは反対側の領域における前記ドレイン電極上の前記絶縁層にコンタクトホールを形成して前記ドレイン電極を露出する第１０工程と、
前記絶縁層上及び前記コンタクトホールから露出する前記ドレイン電極上に画素電極を形成する第１１工程と、を含み、
前記第８工程においては、前記ソース電極及び前記ドレイン電極上に前記第２金属膜の酸化膜を形成した後、前記半導体層を前記酸化膜上に形成し、
前記第１１工程においては、前記ドレイン電極上に前記第２金属膜の酸化膜を介さず前記画素電極を形成する
表示パネル装置の製造方法。
【請求項７】
前記第７工程において、前記隔壁層に前記開口を形成する際に前記第２金属膜の上層の一部を除去すると同時に、当該第２金属膜上における前記隔壁層の残渣を除去する、
請求項６に記載の表示パネル装置の製造方法。
【請求項８】
前記第７工程において、前記第２金属膜の上層の一部を除去した後、前記第２金属膜上に前記第２金属膜の酸化膜を形成する、
請求項７に記載の表示パネル装置の製造方法。
【請求項９】
前記第１０工程と前記第１１工程との間に、前記コンタクトホールから露出する前記ドレイン電極に形成された表面酸化膜を除去する工程を含む、
請求項６又は８に記載の表示パネル装置の製造方法。
【請求項１０】
前記表面酸化膜を除去する工程において、前記コンタクトホールから露出する前記ドレイン電極における前記第２金属膜に窪み部が形成される、
請求項９に記載の表示パネル装置の製造方法。
【国際調査報告】
2013018137.tif 000014
2013018137.tif 000015