(57)【要約】  双方向バッファ２０Ｄは、入力端子毎に書き換え可能抵抗変化型不揮発スイッチ素子を備えたマルチプレクサ３０と、出力端子毎に書き換え可能抵抗変化型不揮発スイッチ素子を備えた、マルチプレクサ３０の出力を入力とするトライステートバッファ５１と、トライステートバッファ５１の出力を入力とするデマルチプレクサ３１と、トライステートバッファ５１の入力端子にドレイン端子が接続されたプログラミングトランジスタｔｒ０と、トライステートバッファ５１の出力端子にドレイン端子が接続されたプログラミングトランジスタｔｒ１と、を有する。マルチプレクサ３０の入力端子ｉ１、ｉ３は、デマルチプレクサ３１の出力端子ｔ１、ｔ２とそれぞれ接続されている。
2013105388.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をバッファリングしながら出力するトライステートバッファと、
前記トライステートバッファの入力端子に出力端子が接続されたマルチプレクサと、
前記トライステートバッファの出力端子に入力端子が接続されたデマルチプレクサと、
前記トライステートバッファの入力端子にドレイン端子が接続された第１のプログラミングトランジスタと、
前記トライステートバッファの出力端子にドレイン端子が接続された第２のプログラミングトランジスタと、を有し、
前記マルチプレクサは、複数の入力端子と、該入力端子毎に設けられた複数の第１のスイッチ素子を備え、
前記デマルチプレクサは、複数の出力端子と、該出力端子毎に設けられた複数の第２のスイッチ素子を備え、
前記マルチプレクサの少なくとも２つの入力端子は前記デマルチプレクサの少なくとも２つの出力端子とそれぞれ接続され、該入力端子と該出力端子との接続配線はそれぞれ異なる外部の配線に接続され、
前記第１および第２のスイッチ素子はそれぞれ、供給電圧に応じて導通状態および非導通状態がプログラマブルに設定可能とされ、
前記第１のプログラミングトランジスタは、前記複数の第１のスイッチ素子に対する電圧の供給および遮断の切り替えを行い、
前記第２のプログラミングトランジスタは、前記複数の第２のスイッチ素子に対する電圧の供給および遮断の切り替えを行う、双方向バッファ。
【請求項２】
前記トライステートバッファは、第１の電圧で動作し、前記入力信号をバッファリングして出力する論理回路を有し、
前記第１および第２のスイッチ素子はそれぞれ、二つの端子を有し、前記二つの端子間に前記第１の電圧の値より大きな第２の電圧を所定時間にわたって印加すると前記導通状態となり、該第２の電圧とは逆方向の電圧を所定時間にわたって印加すると前記非導通状態となり、
前記第１のプログラミングトランジスタは、前記複数の第１のスイッチ素子に対する前記第２の電圧および逆方向の電圧の供給および遮断の切り替えを行い、
前記第２のプログラミングトランジスタは、前記複数の第２のスイッチ素子に対する前記第２の電圧および逆方向の電圧の供給および遮断の切り替えを行う、請求項１に記載の双方向バッファ。
【請求項３】
前記トライステートバッファは、制御信号に応じて導通状態および非導通状態の設定が行われる第１および第２のトランスミッションゲートをさらに有し、
前記第１のトランスミッションゲートは、前記論理回路の入力段に設けられ、
前記第２のトランスミッションゲートは、前記論理回路の出力段に設けられ、
前記第１および第２のトランスミッションゲートがそれぞれ前記非導通状態とされた状態において、前記第２の電圧が前記第１のプログラミングトランジスタを介して前記複数の第１のスイッチ素子のうちの一つのスイッチ素子に供給され、もしくは、前記第２の電圧が前記第２のプログラミングトランジスタを介して前記複数の第２のスイッチ素子のうちの少なくとも一つのスイッチ素子に供給される、請求項２に記載の双方向バッファ。
【請求項４】
前記第１および第２のトランスミッションゲートはそれぞれ、ドレイン端子が互いに接続され、かつ、ソース端子が互いに接続された、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタとからなり、
前記制御信号は、第１の制御信号と、該第１の制御信号の論理を反転した第２の制御信号とを含み、
前記第１の制御信号が前記ＮＭＯＳトランジスタのゲート端子に供給され、前記第２の制御信号が前記ＰＭＯＳトランジスタのゲート端子に供給される、請求項３に記載の双方向バッファ。
【請求項５】
前記トライステートバッファは、前記第１のトランスミッションゲートの出力端子にドレイン端子が接続され、前記第２の制御信号が供給される配線にゲート端子が接続され、ソース端子が接地された論理値固定用のＮＭＯＳトランジスタをさらに有する、請求項４に記載の双方向バッファ。
【請求項６】
前記トライステートバッファは、前記第１のトランスミッションゲートの出力端子にドレイン端子が接続され、前記第１の制御信号が供給される配線にゲート端子が接続され、ソース端子が接地された論理値固定用のＰＭＯＳトランジスタをさらに有する、請求項４に記載の双方向バッファ。
【請求項７】
前記トライステートバッファは、前記論理回路の入力段に設けられた、耐圧が前記第２の電圧の値以上の、前記第１の電圧で動作する第１のインバータをさらに含み、
前記マルチプレクサの出力端子が前記第１のインバータの入力端子に接続されている、請求項２に記載の双方向バッファ。
【請求項８】
前記論理回路は、前記第１のインバータの出力端子に入力端子が接続された第２のインバータよりなる、請求項７に記載の双方向バッファ。
【請求項９】
請求項１から８のいずれか１項に記載の双方向バッファと、
前記双方向バッファに接続された複数の配線と、
前記複数の配線のそれぞれに設けれ、ドレイン端子が該配線に接続された複数のプログラミングトランジスタと、を有する、再構成可能回路。
【請求項１０】
入力信号をバッファリングしながら出力するトライステートバッファと、前記トライステートバッファの入力端子に出力端子が接続されたマルチプレクサと、前記トライステートバッファの出力端子に入力端子が接続されたデマルチプレクサと、前記トライステートバッファの入力端子にドレイン端子が接続された第１のプログラミングトランジスタと、前記トライステートバッファの出力端子にドレイン端子が接続された第２のプログラミングトランジスタと、を有し、前記マルチプレクサは、複数の入力端子と、該入力端子毎に設けられた複数の第１のスイッチ素子を備え、前記デマルチプレクサは、複数の出力端子と、該出力端子毎に設けられた複数の第２のスイッチ素子を備え、前記第１および第２のスイッチ素子はそれぞれ、供給電圧に応じて導通状態および非導通状態がプログラマブルに設定可能とされ、電源遮断時には、直前の設定状態を保持し、前記マルチプレクサの少なくとも２つの入力端子は前記デマルチプレクサの少なくとも２つの出力端子とそれぞれ接続され、該入力端子と該出力端子との接続配線がそれぞれ異なる外部の配線に接続される双方向バッファの制御方法であって、
前記第１のプログラミングトランジスタのゲート端子にゲート信号を供給してＯＮ状態とし、該ＯＮ状態とされた第１のプログラミングトランジスタのソース端子にプログラミング電圧を供給して、前記複数の第１のスイッチ素子のうちの一つのスイッチ素子をＯＮ状態にし、
前記第２のプログラミングトランジスタのゲート端子にゲート信号を供給してＯＮ状態とし、該ＯＮ状態とされた第２のプログラミングトランジスタのソース端子に前記プログラミング電圧を供給して、前記複数の第２のスイッチ素子のうちの少なくとも一つのスイッチ素子をＯＮ状態にする、双方向バッファの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向バッファに関し、特に、書き換え可能抵抗変化型不揮発スイッチ素子を備えた双方向バッファに関する。
【背景技術】
【０００２】
入力信号をバッファリングしつつ配線間を接続または遮断する回路として、双方向バッファがよく用いられている。【０００３】
図１に、双方向バッファの一例を示す。【０００４】
図１を参照すると、双方向バッファ２０Ａは、配線１０＿１と配線１０＿２との間に挿入されている。双方向バッファ２０Ａは、コンフィギュレーションメモリ６＿１、６＿２およびトライステートバッファ５＿１、５＿２を有する。【０００５】
トライステートバッファ５＿１、５＿２はそれぞれ、入力端子ｘ、出力端子ｙおよび制御端子ｃを有する。コンフィギュレーションメモリ６＿１の出力端子Ｑは、トライステートバッファ５＿１の制御端子ｃに接続され、コンフィギュレーションメモリ６＿２の出力端子Ｑは、トライステートバッファ５＿２の制御端子ｃに接続されている。【０００６】
トライステートバッファ５＿１の出力端子ｙは、トライステートバッファ５＿２の入力端子ｘに接続されており、その接続配線は、配線１０＿１の一端に接続されている。【０００７】
トライステートバッファ５＿２の出力端子ｙは、トライステートバッファ５＿１の入力端子ｘに接続されており、その接続配線は、配線１０＿２の一端に接続されている。【０００８】
トライステートバッファ５＿１は、制御端子ｃに供給されるコンフィギュレーションメモリ６＿１の出力値（論理値）に従って制御される。論理値が１である場合は、トライステートバッファ５＿１は、入力端子ｘに入力された信号をバッファリングしつつ出力端子ｙから出力する。論理値が０である場合は、トライステートバッファ５＿１の出力端子ｙは、ハイインピーダンスの状態になる。【０００９】
トライステートバッファ５＿２は、制御端子ｃに供給されるコンフィギュレーションメモリ６＿２の出力値（論理値）に従って制御される。論理値が１である場合は、トライステートバッファ５＿２は、入力端子ｘに入力された信号をバッファリングしつつ出力端子ｙから出力する。論理値が０である場合は、トライステートバッファ５＿２の出力端子ｙは、ハイインピーダンスの状態になる。【００１０】
上記の双方向バッファ２０Ａでは、コンフィギュレーションメモリ６＿１に１が保持され、コンフィギュレーションメモリ６＿２に０が保持されている状態において、配線１０＿２を介して入力される信号がトライステートバッファ５＿１にてバッファリングされつつ配線１０＿１に伝えられる。【００１１】
また、コンフィギュレーションメモリ６＿２に１が保持され、コンフィギュレーションメモリ６＿１に０が保持されている状態において、配線１０＿１を介して入力される信号がトライステートバッファ５＿２にてバッファリングされつつ配線１０＿２に伝えられる。【００１２】
なお、コンフィギュレーションメモリ６＿１、６＿２の両方に０が保持されている場合は、双方向バッファ２０Ａは、配線１０＿１と配線１０＿２とを遮断するように働く。【００１３】
上述のように、双方向バッファ２０Ａは、コンフィギュレーションメモリ６＿１、６＿２の保持内容、すなわちコンフィギュレーションデータに応じて、バッファリングされる信号の伝播方向を変えたり、配線１０＿１、１０＿２の間を遮断したりすることができる。【００１４】
図２に、別の双方向バッファの構成を示す。この双方向バッファ２０Ｂは、図１に示した双方向バッファ２０Ａの機能に加えて、他の回路２の出力信号をバッファリングしつつ配線１０＿１または配線１０＿２に出力する機能を持つ。【００１５】
図２を参照すると、双方向バッファ２０Ｂは、トライステートバッファ５＿１、５＿２およびマルチプレクサ３＿１、３＿２を有する。なお、図２において、図１に示したコンフィギュレーションメモリ６＿１、６＿２は省略されている。【００１６】
マルチプレクサ３＿１、３＿２はいずれも、第１および第２の入力端子、出力端子、および制御端子ｓを有する。【００１７】
マルチプレクサ３＿１の制御端子ｓおよびトライステートバッファ５＿１の制御端子ｃは、配線７＿１を介して図１に示したコンフィギュレーションメモリ６＿１の出力端子Ｑに接続されている。【００１８】
マルチプレクサ３＿２の制御端子ｓおよびトライステートバッファ５＿２の制御端子ｃは、配線７＿２を介して図１に示したコンフィギュレーションメモリ６＿２の出力端子Ｑに接続されている。【００１９】
トライステートバッファ５＿１の出力端子ｙは、マルチプレクサ３＿２の第１の入力端子に接続され、その接続配線は、配線１０＿１の一端に接続されている。トライステートバッファ５＿２の出力端子ｙは、マルチプレクサ３＿１の第１の入力端子に接続され、その接続配線は、配線１０＿２の一端に接続されている。【００２０】
マルチプレクサ３＿１の出力端子は、トライステートバッファ５＿１の入力端子ｘに接続され、マルチプレクサ３＿２の出力端子は、トライステートバッファ５＿２の入力端子ｘに接続されている。回路２の出力信号は、マルチプレクサ３＿１、３＿２のそれぞれの第２の入力端子に供給されている。【００２１】
上述の双方向バッファ２０Ｂでは、配線７＿１、７＿２を介して供給されるコンフィギュレーションデータに応じて、配線１０＿１と配線１０＿２の間が遮断される、または、マルチプレクサ３＿１、３＿２によって、配線１０＿１あるいは配線１０＿２に出力される信号が選択され、選択された信号がトライステートバッファ５＿１またはトライステートバッファ５＿２によってバッファリングされつつ配線１０＿１または配線１０＿２に伝送される。【００２２】
図１や図２に示したような双方向バッファは、マクロブロック間を繋ぐバスや再構成可能回路のプログラマブル配線などに多数使用されている。【００２３】
しかしながら、上記の双方向バッファにおいては、面積の大きな、トライステートバッファやコンフィギュレーションメモリを、それぞれ２個使用しているため、双方向バッファの面積が大きいという問題がある。多数の双方向バッファを使用する回路においては、双方向バッファの面積は大きな問題となる。【００２４】
加えて、寄生容量が大きなトライステートバッファを２個使用するため、双方向バッファの消費電力が増大するという問題もあった。多数の双方向バッファを使用する回路においては、双方向バッファの消費電力は大きな問題となる。【００２５】
また、コンフィギュレーションメモリとしてＳＲＡＭ（Static  Random  Access  Memory）が使われるため、電源投入のたびに、コンフィギュレーションデータをメモリに書き込む必要がある。このコンフィギュレーションデータのメモリへの書き込みには、ある程度の時間を要し、しかも、多くの電力が消費される。【００２６】
上述した問題を解決することができるものとして、特許文献１に記載された、書き換え可能抵抗変化型不揮発スイッチ素子を備えた双方向バッファがある。【００２７】
図３に、書き換え可能抵抗変化型不揮発スイッチ素子を備えた双方向バッファの構成を示す。【００２８】
図３を参照すると、双方向バッファ２０ｃは、バッファ５０、マルチプレクサ３０、およびデマルチプレクサ３１を有する。バッファ５０は、入力端子ｘおよび出力端子ｙを有する。【００２９】
マルチプレクサ３０は、第１乃至第３の入力端子、３つの書き換え可能抵抗変化型不揮発スイッチ１＿１、１＿２、１＿３、および出力端子を有する。マルチプレクサ３０において、第１の入力端子は書き換え可能抵抗変化型不揮発スイッチ１＿１を介して出力端子に接続され、第２の入力端子は書き換え可能抵抗変化型不揮発スイッチ１＿２を介して出力端子に接続され、第３の入力端子は書き換え可能抵抗変化型不揮発スイッチ１＿３を介して出力端子に接続されている。【００３０】
デマルチプレクサ３１は、第１および第２の出力端子、２つの書き換え可能抵抗変化型不揮発スイッチ１＿４、１＿５、および入力端子を有する。デマルチプレクサ３１において、入力端子は、書き換え可能抵抗変化型不揮発スイッチ１＿４を介して第１の出力端子に接続されるとともに、書き換え可能抵抗変化型不揮発スイッチ１＿５を介して第２の出力端子に接続されている。【００３１】
マルチプレクサ３０の第１の入力端子は、デマルチプレクサ３１の第１の出力端子に接続され、この接続配線が、配線１０＿１の一端に接続されている。マルチプレクサ３０の第３の入力端子は、デマルチプレクサ３１の第２の出力端子に接続され、この接続配線が、配線１０＿２の一端に接続されている。回路２の出力信号は、マルチプレクサ３０の第２の入力端子に供給されている。【００３２】
マルチプレクサ３０の出力端子は、バッファ５０の入力端子ｘに接続されている。バッファ５０の出力端子ｙは、デマルチプレクサ３１の入力端子に接続されている。【００３３】
上述の双方向バッファ２０ｃでは、マルチプレクサ３０が、配線１０＿１を介して入力される信号、配線１０＿２を介して入力される信号、および回路２の出力信号のうちの１つを選択し、その選択した信号をバッファ５０に供給する。また、デマルチプレクサ３１が、バッファ５０からの信号の出力先として、配線１０＿１または配線１０＿２のいずれかを選択する。【００３４】
マルチプレクサ３０における入力の選択は、書き換え可能抵抗変化型不揮発スイッチ１＿１、１＿２、１＿３それぞれの導通状態に応じて決定される。デマルチプレクサ３１における出力先の選択は、書き換え可能抵抗変化型不揮発スイッチ１＿４、１＿５それぞれの導通状態に応じて決定される。【００３５】
図４に、書き換え可能抵抗変化型不揮発スイッチ素子の構成を示す。【００３６】
図４を参照すると、書き換え可能抵抗変化型不揮発スイッチ素子１は、第一電極６０と第二電極６２とでイオン伝導体６１を挟んだ構造を有する。第一電極６０は、Ｃｕなどイオン化しやすい材料よりなる。第二電極６２は、Ｒｕなどイオン化しにくい材料よりなる。【００３７】
第二電極６２に比べてセット電圧Ｖsetだけ高い電圧を、一定時間、第一電極６０に印加すると、第一電極６０と第二電極６２の間が導通状態（スイッチＯＮの状態）になる。この導通状態で、一定時間、逆方向の電圧を第一電極６０と第二電極６２の間に印加すると、第一電極６０と第二電極６２の間が遮断される。この遮断状態が、スイッチＯＦＦの状態である。【００３８】
上記の書き換え可能抵抗変化型不揮発スイッチ素子１は、電源を切っても、直前の状態を保持する不揮発性を持つ。よって、図３に示した双方向バッファは、電源投入のたびにコンフィギュレーションデータを書き込む必要がないというメリットを有する。【００３９】
また、書き換え可能抵抗変化型不揮発スイッチ素子１は、寄生容量が非常に小さいという特長も併せ持つ。よって、図３に示した双方向バッファにおいて、書き換え可能抵抗変化型不揮発スイッチ素子１＿１〜１＿５による消費電力の増大が問題になることはない。【００４０】
また、図３に示した双方向バッファにおいては、バッファの数は１つであり、コンフィギュレーションメモリも不要であるため、図１や図２に示した双方向バッファと比較して、回路の面積が小さく、消費電力も小さいというメリットがある。
【先行技術文献】
【特許文献】
【００４１】
【特許文献１】国際公開ＷＯ２００８／１１１４０６
【発明の概要】
【００４２】
しかしながら、図３に示した双方向バッファは、書き換え可能抵抗変化型不揮発スイッチ素子をプログラムする手段を備えていないため、そのままでは、実際に使用することができない。
【００４３】
本発明の目的は、上記の問題を解決し、書き換え可能抵抗変化型不揮発スイッチ素子をプログラムすることが可能な双方向バッファ、その双方向バッファを用いた再構成可能回路およびその双方向バッファの制御方法を提供することにある。
【課題を解決するための手段】
【００４４】
上記目的を達成するため、発明の一態様によれば、
入力信号をバッファリングしながら出力するトライステートバッファと、
前記トライステートバッファの入力端子に出力端子が接続されたマルチプレクサと、
前記トライステートバッファの出力端子に入力端子が接続されたデマルチプレクサと、
前記トライステートバッファの入力端子にドレイン端子が接続された第１のプログラミングトランジスタと、
前記トライステートバッファの出力端子にドレイン端子が接続された第２のプログラミングトランジスタと、を有し、
前記マルチプレクサは、複数の入力端子と、該入力端子毎に設けられた複数の第１のスイッチ素子を備え、
前記デマルチプレクサは、複数の出力端子と、該出力端子毎に設けられた複数の第２のスイッチ素子を備え、
前記マルチプレクサの少なくとも２つの入力端子は前記デマルチプレクサの少なくとも２つの出力端子とそれぞれ接続され、該入力端子と該出力端子との接続配線はそれぞれ異なる外部の配線に接続され、
前記第１および第２のスイッチ素子はそれぞれ、供給電圧に応じて導通状態および非導通状態がプログラマブルに設定可能とされ、
前記第１のプログラミングトランジスタは、前記複数の第１のスイッチ素子に対する電圧の供給および遮断の切り替えを行い、
前記第２のプログラミングトランジスタは、前記複数の第２のスイッチ素子に対する電圧の供給および遮断の切り替えを行う、双方向バッファが提供される。【００４５】
本発明の別の態様によれば、上記の双方向バッファと、
前記双方向バッファに接続された複数の配線と、
前記複数の配線のそれぞれに設けれ、ドレイン端子が該配線に接続された複数のプログラミングトランジスタと、を有する、再構成可能回路が提供される。【００４６】
本発明の他の態様によれば、
入力信号をバッファリングしながら出力するトライステートバッファと、前記トライステートバッファの入力端子に出力端子が接続されたマルチプレクサと、前記トライステートバッファの出力端子に入力端子が接続されたデマルチプレクサと、前記トライステートバッファの入力端子にドレイン端子が接続された第１のプログラミングトランジスタと、前記トライステートバッファの出力端子にドレイン端子が接続された第２のプログラミングトランジスタと、を有し、前記マルチプレクサは、複数の入力端子と、該入力端子毎に設けられた複数の第１のスイッチ素子を備え、前記デマルチプレクサは、複数の出力端子と、該出力端子毎に設けられた複数の第２のスイッチ素子を備え、前記第１および第２のスイッチ素子はそれぞれ、供給電圧に応じて導通状態および非導通状態がプログラマブルに設定可能とされ、前記マルチプレクサの少なくとも２つの入力端子は前記デマルチプレクサの少なくとも２つの出力端子とそれぞれ接続され、該入力端子と該出力端子との接続配線がそれぞれ異なる外部の配線に接続される双方向バッファの制御方法であって、
前記第１のプログラミングトランジスタのゲート端子にゲート信号を供給してＯＮ状態とし、該ＯＮ状態とされた第１のプログラミングトランジスタのソース端子にプログラミング電圧を供給して、前記複数の第１のスイッチ素子のうちの一つのスイッチ素子をＯＮ状態にし、
前記第２のプログラミングトランジスタのゲート端子にゲート信号を供給してＯＮ状態とし、該ＯＮ状態とされた第２のプログラミングトランジスタのソース端子に前記プログラミング電圧を供給して、前記複数の第２のスイッチ素子のうちの少なくとも一つのスイッチ素子をＯＮ状態にする、双方向バッファの制御方法が提供される。
【発明の効果】
【００４７】
本発明によれば、書き換え可能抵抗変化型不揮発スイッチ素子をプログラムすることができる双方向バッファを提供することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明に関連する双方向バッファの回路図である。
【図２】本発明に関連する別の双方向バッファの回路図である。
【図３】本発明に関連する、書き換え可能抵抗変化型不揮発スイッチ素子を備えた双方向バッファの回路図である。
【図４】図３に示す双方向バッファの書き換え可能抵抗変化型不揮発スイッチ素子の一例を示す模式図である。
【図５】本発明の第１の実施形態である双方向バッファの回路図である。
【図６】図５に示す双方向バッファのマルチプレクサの一例を示す回路図である。
【図７】図５に示す双方向バッファのデマルチプレクサの一例を示す回路図である。
【図８】図５に示す双方向バッファのプログラミング対応トライステートバッファの一例を示す回路図である。
【図９】図８に示すプログラミング対応トライステートバッファのトランスミッションゲートの一例を示す回路図である。
【図１０】図５に示す双方向バッファのプログラミング対応トライステートバッファの別の例を示す回路図である。
【図１１】図５に示す双方向バッファのプログラミング対応トライステートバッファのさらに別の例を示す回路図である。
【図１２】図５に示す双方向バッファのプログラミング対応トライステートバッファの他の例を示す回路図である。
【図１３】本発明の第２の実施形態である双方向バッファの回路図である。
【図１４】図１３に示す双方向バッファのマルチプレクサの一例を示す回路図である。
【図１５】図１３に示す双方向バッファのデマルチプレクサの一例を示す回路図である。
【符号の説明】
【００４９】
１、１＿１〜１＿９：書き換え可能抵抗変化型不揮発スイッチ素子
５、５１：トライステートバッファ
１０＿１〜１０＿４：配線
２０Ｄ、２０Ｅ：双方向バッファ
３０：マルチプレクサ
３１：デマルチプレクサ
４０＿１、４０＿２：トランスミッションゲート
５０：バッファ
５５：ＡＮＤゲート
ｃ：制御端子（または制御信号）
ｇ０〜ｇ５：ゲート端子
ｐ０〜ｐ５：ソース端子
ｔｒ０〜ｔｒ５：プログラミングトランジスタ
ｔｒ６、ｔｒ８：ＮＭＯＳトランジスタ
ｔｒ７、ｔｒ９：ＰＭＯＳトランジスタ
ｕ：信号
ｘ、ｉ１〜ｉ５、ｔ：入力端子
ｙ、ｉ、ｔ１〜ｔ４：出力端子
【発明を実施するための形態】
【００５０】
以下、本発明における一実施形態を、図面を参照して説明する。
【００５１】
（第１の実施形態）
図５は、本発明の第１の実施形態である双方向バッファの構成を示す回路図である。
【００５２】
双方向バッファ２０Ｄは、配線１０＿１と配線１０＿２の間に挿入されている。
【００５３】
双方向バッファ２０Ｄは、コンフィギュレーションに応じて：
（１）配線１０＿１から配線１０＿２へ信号をバッファリングしつつ伝える；
（２）逆に、配線１０＿２から配線１０＿１へ信号をバッファリングしつつ伝える；
（３）配線１０＿１と配線１０＿２の間を遮断する；
（４）他の回路（図５には示していない）からの信号１１をバッファリングして配線１０＿１または配線１０＿２に出力する
といった４つの処理のいずれかを実行する。（４）の処理は、信号１１をバッファリングして配線１０＿１、１０＿２の両方に同時に出力する処理であってもよい。
【００５４】
双方向バッファ２０Ｄは、マルチプレクサ３０、デマルチプレクサ３１、プログラム対応トライステートバッファ５１、およびプログラミングトランジスタｔｒ０、ｔｒ１を有する。
【００５５】
プログラム対応トライステートバッファ５１は、入力端子ｘ、出力端子ｙおよび制御端子ｃ、／ｃを有する。「／ｃ」は、制御端子ｃに供給される制御信号の反転入力を意味する。ここで、制御信号は１または０の論理値で与えられ、反転入力は、その制御信号の論理を反転して入力することである。
【００５６】
マルチプレクサ３０は、３つの入力端子ｉ１、ｉ２、ｉ３と出力端子ｉとを有しており、コンフィギュレーションに応じて、入力端子ｉ１、ｉ２、ｉ３のいずれかを選択し、その選択した入力端子に供給された信号を出力端子ｉに伝える。
【００５７】
デマルチプレクサ３１は、入力端子ｔと２つの出力端子ｔ１、ｔ２を有しており、各出力端子ｔ１、ｔ２が、コンフィギュレーションに応じて、入力端子ｔに供給された信号を出力したり、ハイインピーダンスの状態になったりする。
【００５８】
マルチプレクサ３０の出力端子ｉは、プログラム対応トライステートバッファ５１の入力端子ｘに接続され、この接続配線に、プログラミングトランジスタｔｒ０のドレイン端子が接続されている。プログラム対応トライステートバッファ５１の出力端子ｙは、デマルチプレクサ３１の入力端子ｔに接続され、この接続配線に、プログラミングトランジスタｔｒ１のドレイン端子が接続されている。
【００５９】
マルチプレクサ３０の入力端子ｉ１は、デマルチプレクサ３１の出力端子ｔ１に接続され、この接続配線に、配線１０＿１の一端が接続されている。マルチプレクサ３０の入力端子ｉ３は、デマルチプレクサ３１の出力端子ｔ２に接続され、この接続配線に、配線１０＿２の一端が接続されている。
【００６０】
不図示の外部の回路から信号１１が、マルチプレクサ３０の入力端子ｉ２に供給される。
【００６１】
なお、配線１０＿１には、プログラミングトランジスタｔｒ３のドレイン端子が接続され、配線１０＿２には、プログラミングトランジスタｔｒ２のドレイン端子が接続されている。ここで、プログラミングトランジスタｔｒ２、ｔｒ３は、双方向バッファ２０Ｄを構成するものではない。一般に、配線１０＿１、１０＿２には双方向バッファ２０Ｄ以外に多数の書き換え可能抵抗変化型不揮発スイッチ素子数が繋がっており、それらがプログラミングトランジスタｔｒ２、ｔｒ３に対応する。すなわち、プログラミングトランジスタｔｒ２、ｔｒ３は双方向バッファ２０Ｄのために新たに設けられたものではなく、もともと備わっているものを流用したに過ぎない。
【００６２】
次に、マルチプレクサ３０、デマルチプレクサ３１、およびプログラム対応トライステートバッファ５１の構成を具体的に説明する。
【００６３】
図６に、マルチプレクサ３０の構成を示す。
【００６４】
図６を参照すると、マルチプレクサ３０は、３つの書き換え可能抵抗変化型不揮発スイッチ素子１＿１、１＿２、１＿３を有する。書き換え可能抵抗変化型不揮発スイッチ素子１＿１、１＿２、１＿３のそれぞれは、図４に示したような、第１および第２の電極の間にイオン伝導体を挟んだ構造を有する。
【００６５】
可能抵抗変化型不揮発スイッチ素子１＿１の第一電極は、入力端子ｉ１に接続され、第二電極は、出力端子ｉに接続されている。可能抵抗変化型不揮発スイッチ素子１＿２の第一電極は、入力端子ｉ２に接続され、第二電極は、出力端子ｉに接続されている。可能抵抗変化型不揮発スイッチ素子１＿３の第一電極は、入力端子ｉ３に接続され、第二電極は、出力端子ｉに接続されている。
【００６６】
マルチプレクサ３０において、書き換え可能抵抗変化型不揮発スイッチ素子１＿１、１＿２、１＿３を所望のＯＮ／ＯＦＦ状態にプログラムすることをコンフィギュレーションと呼ぶ。
【００６７】
図７に、デマルチプレクサ３１の構成を示す。
【００６８】
図７を参照すると、デマルチプレクサ３１は、２つの書き換え可能抵抗変化型不揮発スイッチ素子１＿４、１＿５を有する。書き換え可能抵抗変化型不揮発スイッチ素子１＿４、１＿５のそれぞれは、図４に示したような、第１および第２の電極の間にイオン伝導体を挟んだ構造を有する。
【００６９】
出力端子ｔ１は、書き換え可能抵抗変化型不揮発スイッチ素子１＿４の第１の電極に接続され、出力端子ｔ２は、書き換え可能抵抗変化型不揮発スイッチ素子１＿５の第１の電極に接続されている。書き換え可能抵抗変化型不揮発スイッチ素子１＿４、１＿５のそれぞれの第２の電極は、入力端子ｔに接続されている。
【００７０】
デマルチプレクサ３１において、書き換え可能抵抗変化型不揮発スイッチ素子１＿４、１＿５を所望のＯＮ／ＯＦＦ状態にプログラムすることをコンフィギュレーションと呼ぶ。
【００７１】
図８に、プログラム対応トライステートバッファ５１の構成を示す。図８において、「ｃ」は制御信号を示し、「／ｃ」はその制御信号の論理を反転した信号を意味する。
【００７２】
図８に示すように、プログラム対応トライステートバッファ５１は、トライステートバッファ５、トランスミッションゲート４０＿１および論理値固定トランジスタｔｒ６を有する。
【００７３】
トライステートバッファ５は、制御信号ｃに従って動作するものであって、バッファ５０およびトランスミッションゲート４０＿２を有する。バッファ５０の出力端子は、トランスミッションゲート４０＿２を介して出力端子ｙ（図５に示したプログラム対応トライステートバッファ５１の出力端子ｙ）に接続されている。
【００７４】
トランスミッションゲート４０＿２は、制御信号ｃに従って動作する。具体的には、制御信号ｃが１であるとき、トランスミッションゲート４０＿２はスイッチＯＮ状態になる。このスイッチＯＮ状態において、バッファ５０の出力が出力端子ｙに伝えられる。
【００７５】
一方、制御信号ｃが０であるとき、トランスミッションゲート４０＿２はスイッチＯＦＦ状態になる。このスイッチＯＦＦ状態では、出力端子ｙはハイインピーダンス状態になる。
【００７６】
入力端子ｘ（図５に示したプログラム対応トライステートバッファ５１の入力端子ｘ）は、トランスミッションゲート４０＿１を介してバッファ５０の入力端子に接続されている。
【００７７】
論理値固定トランジスタｔｒ６は、ＮＭＯＳトランジスタであって、ドレイン端子が、トランスミッションゲート４０＿１とバッファ５０を接続する配線に接続され、ソース端子は接地されている。制御信号／ｃが、論理値固定トランジスタｔｒ６のゲート端子に供給される。
【００７８】
図８に示したプログラム対応トライステートバッファ５１では、制御信号ｃが１であるときは、入力端子ｘに供給された信号がバッファリングされつつ出力端子ｙに伝送される。
【００７９】
一方、制御信号ｃが０であるときは、プログラミング対応トライステートバッファ５１の入出力はともにハイインピーダンス状態になる。このとき、制御信号／ｃで制御される論理値固定トランジスタｔｒ６がＯＮ状態になるため、バッファ５０の入力は、論理値０（Gndレベル）に固定される。これによって、バッファ５０の入力がフローティング状態になり、大きな貫通電流が流れるのを防ぐことができる。
【００８０】
図９に、トランスミッションゲート４０の一例を示す。
【００８１】
図９を参照すると、トランスミッションゲート４０は、トランスミッションゲート４０＿１、４０＿２として用いられるものであって、ＮＭＯＳトランジスタｔｒ８とＰＭＯＳトランジスタｔｒ９を有する。
【００８２】
ＮＭＯＳトランジスタｔｒ８のドレイン端子は、ＰＭＯＳトランジスタｔｒ９のドレイン端子に接続されている。ＮＭＯＳトランジスタｔｒ８のソース端子は、ＰＭＯＳトランジスタｔｒ９のソース端子に接続されている。制御信号ｃは、ＮＭＯＳトランジスタｔｒ８のゲート端子に供給され、制御信号／ｃは、ＰＭＯＳトランジスタｔｒ９のゲート端子に供給される。
【００８３】
トランスミッションゲート４０において、制御信号ｃが１である（制御信号／cが０である)とき、ＮＭＯＳトランジスタｔｒ８とＰＭＯＳトランジスタｔｒ９のそれぞれのソース-ドレイン間は導通状態になる。一方、制御信号ｃが０である（制御信号／cが１である)とき、ＮＭＯＳトランジスタｔｒ８とＰＭＯＳトランジスタｔｒ９のそれぞれのソース-ドレイン間は遮断状態になる。
【００８４】
ＮＭＯＳトランジスタｔｒ８やＰＭＯＳトランジスタｔｒ９として、マルチプレクサ３０やデマルチプレクサ３１を構成する書き換え可能抵抗変化型不揮発スイッチ素子のセット電圧Ｖsetに耐える高耐圧トランジスタを用いてもよい。一方、図８に示したバッファ５０には、通常動作時の電源電圧Ｖddに耐えるトランジスタを用いてもよい。ここで、Ｖset＞Ｖddの関係がある。
【００８５】
図５に示した双方向バッファ２０Ｄにおいて、プログラミングトランジスタｔｒ０、ｔｒ１、ｔｒ２、ｔｒ３は、書き換え可能抵抗変化型不揮発スイッチ素子をプログラムするときに使用するトランジスタである。図５には、他の回路からの信号１１が供給される配線にはプログラミングトランジスタを記していないが、ここでは、他の回路側にそれがあると仮定している。
【００８６】
次に、図５から図９を参照して双方向バッファ２０Ｄの動作について説明する。
【００８７】
双方向バッファ２０Ｄは、コンフィギュレーションモードと通常動作モードの２つの動作モードを備える。
【００８８】
制御信号ｃが１である（制御信号／ｃが０である)とき、双方向バッファ２０Ｄは、コンフィギュレーションモードになる。このとき、プログラミング対応トライステートバッファ５１の入力端子ｘおよび出力端子ｙはともに、ハイインピーダンス状態になる。この状態で、マルチプレクサ３０とデマルチプレクサ３１をコンフィギュレーションする、すなわち、マルチプレクサ３０とデマルチプレクサ３１のそれぞれの書き換え可能抵抗変化型不揮発スイッチ素子をプログラムする。
【００８９】
マルチプレクサ３０およびデマルチプレクサ３１のそれぞれにおいて、指定した書き換え可能抵抗変化型不揮発スイッチ素子をプログラムするには、その書き換え可能抵抗変化型不揮発スイッチ素子の両電極に繋がる２つのプログラミングトランジスタに、ＯＮ状態にするためのゲート信号を与える。他のプログラミングトランジスタには、ＯＦＦ状態にするためのゲート信号を与える。
【００９０】
例えば、配線１０＿１から配線１０＿２へ信号をバッファリングしつつ伝える場合は、マルチプレクサ３０の書き換え可能抵抗変化型不揮発スイッチ素子１＿１をプログラムするとともに、デマルチプレクサ３１の書き換え可能抵抗変化型不揮発スイッチ素子１＿５をプログラムする。
【００９１】
マルチプレクサ３０の書き換え可能抵抗変化型不揮発スイッチ素子１＿１をプログラムする場合は、論理値「１」を示すゲート信号ｇ３をプログラミングトランジスタｔｒ３に供給し、論理値「１」を示すゲート信号ｇ０をプログラミングトランジスタｔｒ０に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ３のソース端子ｐ３とプログラミングトランジスタｔｒ０のソース端子ｐ０の間に、プログラミング電圧を所定の時間にわたって印加する。
【００９２】
例えば、書き換え可能抵抗変化型不揮発スイッチ素子１＿１において、出力端子ｉに繋がる側の電極が図４に示した第一電極６０であり、入力端子ｉ１に繋がる側の電極が図４に示した第二電極６２である場合は、書き換え可能抵抗変化型不揮発スイッチ素子１＿１をＯＮ状態にプログラムするには、プログラミングトランジスタｔｒ０のソース端子ｐ０に（Ｖset+Ｖth）電圧を、プログラミングトランジスタｔｒ３のソース端子ｐ３に０Ｖ（Gnd電位）を、それぞれ所定の時間だけ与える。ここで、Ｖthはプログラミングトランジスタｔｒ０の閾値電圧である。このとき、プログラミング対応トライステートバッファ５１の入力端子ｘにも、セット電圧Ｖsetが加わる。この高電圧からバッファ５０を保護するため、図８に示した高耐圧のトランスミッションゲート４０＿１が設けられている。
【００９３】
デマルチプレクサ３１の書き換え可能抵抗変化型不揮発スイッチ素子１＿５をプログラムする場合は、論理値「１」を示すゲート信号ｇ３をプログラミングトランジスタｔｒ２に供給し、論理値「１」を示すゲート信号ｇ１をプログラミングトランジスタｔｒ１に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ２のソース端子ｐ２とプログラミングトランジスタｔｒ１のソース端子ｐ１の間に、プログラミング電圧を所定の時間にわたって印加する。
【００９４】
なお、上記のデマルチプレクサ３１のコンフィギュレーションにおいて、プログラミング電圧がプログラミングトランジスタｔｒ１から印加される。この印加されたプログラミング電圧とバッファ５０の出力とが衝突するのを防ぐために、図８に示した高耐圧のトランスミッションゲート４０＿２が設けられている。
【００９５】
また、配線１０＿２から配線１０＿３へ信号をバッファリングしつつ伝える場合は、マルチプレクサ３０の書き換え可能抵抗変化型不揮発スイッチ素子１＿３をプログラムし、デマルチプレクサ３１の書き換え可能抵抗変化型不揮発スイッチ素子１＿４をプログラムする。この場合は、プログラミングトランジスタｔｒ０、ｔｒ２をそれぞれＯＮ状態にすることで、書き換え可能抵抗変化型不揮発スイッチ素子１＿３を選択し、プログラミングトランジスタｔｒ１、ｔｒ３をそれぞれＯＮ状態にすることで、書き換え可能抵抗変化型不揮発スイッチ素子１＿４を選択する。
【００９６】
また、信号１１をバッファリングしつつ配線１０＿１に伝える場合は、マルチプレクサ３０の書き換え可能抵抗変化型不揮発スイッチ素子１＿２をプログラムし、デマルチプレクサ３１の書き換え可能抵抗変化型不揮発スイッチ素子１＿４をプログラムする。この場合は、プログラミングトランジスタｔｒ０と信号１１が供給される配線に接続されている不図示のプログラミングトランジスタをそれぞれＯＮ状態にすることで、書き換え可能抵抗変化型不揮発スイッチ素子１＿３を選択し、プログラミングトランジスタｔｒ１、ｔｒ３をそれぞれＯＮ状態にすることで、書き換え可能抵抗変化型不揮発スイッチ素子１＿４を選択する。
【００９７】
また、信号１１をバッファリングしつつ配線１０＿２に伝える場合は、マルチプレクサ３０の書き換え可能抵抗変化型不揮発スイッチ素子１＿２をプログラムし、デマルチプレクサ３１の書き換え可能抵抗変化型不揮発スイッチ素子１＿５をプログラムする。この場合は、プログラミングトランジスタｔｒ０と信号１１が供給される配線に接続されている不図示のプログラミングトランジスタをそれぞれＯＮ状態にすることで、書き換え可能抵抗変化型不揮発スイッチ素子１＿３を選択する。プログラミングトランジスタｔｒ１、ｔｒ２をそれぞれＯＮ状態にすることで、書き換え可能抵抗変化型不揮発スイッチ素子１＿５を選択する。
【００９８】
配線間を遮断する場合は、書き換え可能抵抗変化型不揮発スイッチ素子１＿１〜１＿５をすべてＯＦＦ状態とする。ＯＮ状態の書き換え可能抵抗変化型不揮発スイッチ素子をＯＦＦ状態にするには、例えば、図４に示した書き換え可能抵抗変化型不揮発スイッチ素子において、第一電極６０と第二電極６２の間に、一定時間にわたって逆方向の電圧を印加する。
【００９９】
デマルチプレクサ３１において、プログラム対応トライステートバッファ５１の出力を配線１０＿１、１０＿２に同時に出力する場合は、書き換え可能抵抗変化型不揮発スイッチ素子１＿４、１＿５をプログラムする。この場合は、プログラミングトランジスタｔｒ１、ｔｒ２、ｔｒ３をそれぞれＯＮ状態にすることで、書き換え可能抵抗変化型不揮発スイッチ素子１＿４、１＿５を選択する。
【０１００】
以上説明したように、本実施形態の双方向バッファ２０Ｄでは、プログラミングトランジスタｔｒ０と、外部のプログラミングトランジスタｔｒ２、ｔｒ３等とを使用して、マルチプレクサ３０の書き換え可能抵抗変化型不揮発スイッチ素子１＿１、１＿２、１＿３に対するプログラミング電圧の印加／遮断を行うことで、マルチプレクサ３０の任意の書き換え可能抵抗変化型不揮発スイッチ素子をプログラムすることができる。また、プログラミングトランジスタｔｒ１と、外部のプログラミングトランジスタｔｒ２、ｔｒ３等とを使用して、デマルチプレクサ３１の書き換え可能抵抗変化型不揮発スイッチ素子１＿４、１＿５に対するプログラミング電圧の印加／遮断を行うことで、デマルチプレクサ３１の任意の書き換え可能抵抗変化型不揮発スイッチ素子をプログラムすることができる。このように、プログラミングトランジスタｔｒ０、ｔｒ１が、外部のプログラミングトランジスタ（プログラミングトランジスタｔｒ２、ｔｒ３等）と共に、マルチプレクサ３０およびデマルチプレクサ３１それぞれの所定の書き換え可能抵抗変化型不揮発スイッチ素子をプログラムする手段として機能し、これにより、双方向バッファ２０Ｄを所望のコンフィギュレーションにすることができる。
【０１０１】
また、双方向バッファ２０Ｄは、バッファ５０の入力と出力をそれぞれプログラミング電圧から保護する高耐圧トランスミッションゲート４０＿１、４０＿２を備えているので、コンフィギュレーション時に回路が破壊されるのを防ぐことができる。
【０１０２】
加えて、論理値固定トランジスタｔｒ６を備えているため、コンフィギュレーション時にバッファ５０の入力が不定になることを抑制することができる。
【０１０３】
以上説明した本実施形態の双方向バッファ２０Ｄは本発明の一例であり、その構成は適宜に変更することができる。
【０１０４】
例えば、プログラム対応トライステートバッファ５１は、図８に示した構成に限定されるものではない。プログラム対応トライステートバッファ５１は、例えば図１０に示すような構成であってもよい。図１０において、「ｃ」は制御信号を示し、「／ｃ」はその制御信号の論理を反転した信号を意味する。
【０１０５】
図１０に示すプログラム対応トライステートバッファ５１は、図８に示した論理値固定トランジスタｔｒ６の代わりに、論理値固定トランジスタｔｒ７を使用する。論理値固定トランジスタｔｒ７は、ＰＭＯＳトランジスタであって、ドレイン端子は、トランスミッションゲート４０＿１とバッファ５０を接続する配線に接続され、ソース端子には、電圧Ｖddが供給される。制御信号／ｃが、論理値固定トランジスタｔｒ７のゲート端子に供給される。
【０１０６】
図８に示したプログラム対応トライステートバッファ５１では、コンフィギュレーションモードにおいて、論理値固定トランジスタｔｒ６によって、バッファ５０の入力は論理値０に固定される。これに対して、図１０に示したプログラム対応トライステートバッファ５１では、コンフィギュレーションモードにおいて、論理値固定トランジスタｔｒ７によって、バッファ５０の入力は論理値１に固定される。
【０１０７】
図１１に、プログラミング対応トライステートバッファ５１の別の構成を示す。図１１において、「ｃ」は制御信号を示し、「／ｃ」はその制御信号の論理を反転した信号を意味する。「ｕ」は他の回路から供給される信号である。
【０１０８】
図１１に示すプログラム対応トライステートバッファ５１は、図８に示したバッファ５０の代わりにＡＮＤゲート５５を使用する。ＡＮＤゲート５５の一方の入力端子はトランスミッションゲート４０＿１の出力端子に接続され、この接続配線に、論理値固定トランジスタｔｒ６のドレイン端子が接続されている。ＡＮＤゲート５５の他方の入力端子には、信号ｕが供給されている。ＡＮＤゲート５５の出力端子は、トランスミッションゲート４０＿２の入力端子に接続されている。
【０１０９】
図１１に示したプログラム対応トライステートバッファ５１では、ＡＮＤゲート５５がトランスミッションゲート４０＿１の出力値と信号ｕとの論理演算を行い、その演算結果に応じて、トランスミッションゲート４０＿２の出力値（プログラム対応トライステートバッファ５１の出力端子ｙからの出力値）が決まる。
【０１１０】
なお、図１１に示したプログラム対応トライステートバッファ５１において、ＡＮＤゲート５５に代えて、通常動作時の電源電圧Ｖddで動作する任意の論理回路を使用することができる。
【０１１１】
図１２は、プログラミング対応トライステートバッファ５１のさらに別の構成を示す。図１１において、「ｃ」は制御信号を示し、「／ｃ」はその制御信号の論理を反転した信号を意味する。
【０１１２】
図１２に示すプログラム対応トライステートバッファ５１は、図８に示したバッファ５０およびトランスミッションゲート４０＿１の代わりに、インバータ９０および高耐圧インバータ９を有する。
【０１１３】
高耐圧インバータ９は、図８に示した論理値固定トランジスタｔｒ６と同様のＮＭＯＳトランジスタ（図１２中では、同じ符号ｔｒ６で示されている。）と、図１０に示した論理値固定トランジスタｔｒ７と同様のＰＭＯＳトランジスタ（図１２中では、同じ符号ｔｒ７で示されている。）からなる。ただし、電源電圧はＶddとする。
【０１１４】
ＮＭＯＳトランジスタｔｒ６のドレイン端子は、ＰＭＯＳトランジスタｔｒ７のドレイン端子に接続され、この接続配線に、インバータ９０の入力端子が接続されている。ＮＭＯＳトランジスタｔｒ６のゲート端子は、ＰＭＯＳトランジスタｔｒ７のゲート端子に接続され、この接続配線に、プログラム対応トライステートバッファ５１の入力端子ｙが接続されている。
【０１１５】
インバータ９０の出力端子は、トランスミッションゲート４０＿２の入力端子に接続されている。
【０１１６】
図１２に示したプログラム対応トライステートバッファ５１では、ＮＭＯＳトランジスタｔｒ６およびＰＭＯＳトランジスタｔｒ７はいずれも高耐圧トランジスタであるので、プログラミング電圧が入力端子ｘに印加されても、回路は破壊されない。
【０１１７】
また、電源電圧がＶddであるため、高耐圧インバータ９の出力電圧値は、０ＶからＶddの範囲内であり、よって、インバータ９０が破壊さることはない。なお、本構成例では、高耐圧インバータ９の出力は不定にならないため、論理値固定機能は不要である。
【０１１８】
（第２の実施形態）
上述の第１の実施形態においては、双方向に信号をバッファリングして伝送できる配線として、配線１０＿１、１０＿２の２本の配線に接続されたものを説明したが、本発明は、これに限定されない。双方向に信号をバッファリングして伝送できる配線の数は、３本以上であってもよい。
【０１１９】
以下、本発明の第２の本実施形態として、双方向に信号をバッファリングして伝送できる配線として、４本の配線が接続される双方向バッファについて説明する。
【０１２０】
図１３は、本発明の第２の実施形態である双方向バッファの構成を示す回路図である。図１３において、「ｃ」は制御端子または制御信号を示し、「／ｃ」は、制御信号ｃの反転入力を意味する。ここで、制御信号は１または０の論理値で与えられ、反転入力は、その制御信号の論理を反転して入力することである。
【０１２１】
図１３に示す双方向バッファ２０Ｅは、双方向に信号をバッファリングして伝送できる配線として、配線１０＿１〜１０＿４の４本の配線に接続されている。
【０１２２】
双方向バッファ２０Ｅは、コンフィギュレーションに応じて：
（１）配線１０＿１〜１０＿４から選択された２本の配線の間で一方から他方へ信号をバッファリングしつつ伝える；
（２）逆に、他方から一方へ信号をバッファリングしつつ伝える；
（３）配線間を遮断する；
（４）他の回路（図には示していない）からの信号１１をバッファリングして配線１０＿１〜１０＿４のうちの１つに出力するまたは２つ以上の配線に同時に出力する；
といった４つの処理のいずれかを実行する。
【０１２３】
図１３を参照すると、双方向バッファ２０Ｅは、マルチプレクサ３０、デマルチプレクサ３１、プログラム対応トライステートバッファ５１、およびプログラミングトランジスタｔｒ０、ｔｒ１を有する。プログラム対応トライステートバッファ５１、およびプログラミングトランジスタｔｒ０、ｔｒ１は、第１の実施形態で説明したものと同じである。
【０１２４】
マルチプレクサ３０は、５つの入力端子ｉ１、ｉ２、ｉ３、ｉ４、ｉ５と出力端子ｉとを有しており、コンフィギュレーションに応じて、入力端子ｉ１〜ｉ５のいずれかを選択し、その選択した入力端子に供給された信号を出力端子ｉに伝える。
【０１２５】
デマルチプレクサ３１は、入力端子ｔと４つの出力端子ｔ１、ｔ２、ｔ３、ｔ４を有しており、出力端子ｔ１〜ｔ４のそれぞれが、コンフィギュレーションに応じて、入力端子ｔに供給された信号を出力したり、ハイインピーダンスの状態になったりする。
【０１２６】
マルチプレクサ３０の出力端子ｉは、プログラム対応トライステートバッファ５１の入力端子ｘに接続され、この接続配線に、プログラミングトランジスタｔｒ０のドレイン端子が接続されている。プログラム対応トライステートバッファ５１の出力端子ｙは、デマルチプレクサ３１の入力端子ｔに接続され、この接続配線に、プログラミングトランジスタｔｒ１のドレイン端子が接続されている。
【０１２７】
マルチプレクサ３０の入力端子ｉ１は、デマルチプレクサ３１の出力端子ｔ１に接続され、この接続配線に、配線１０＿１の一端が接続されている。マルチプレクサ３０の入力端子ｉ２は、デマルチプレクサ３１の出力端子ｔ２に接続され、この接続配線に、配線１０＿４の一端が接続されている。
【０１２８】
マルチプレクサ３０の入力端子ｉ４は、デマルチプレクサ３１の出力端子ｔ３に接続され、この接続配線に、配線１０＿３の一端が接続されている。マルチプレクサ３０の入力端子ｉ５は、デマルチプレクサ３１の出力端子ｔ４に接続され、この接続配線に、配線１０＿２の一端が接続されている。
【０１２９】
不図示の外部の回路から信号１１が、マルチプレクサ３０の入力端子ｉ３に供給される。
【０１３０】
なお、配線１０＿１には、プログラミングトランジスタｔｒ３のドレイン端子が接続され、配線１０＿２には、プログラミングトランジスタｔｒ２のドレイン端子が接続されている。
【０１３１】
配線１０＿３には、プログラミングトランジスタｔｒ４のドレイン端子が接続され、配線１０＿４には、プログラミングトランジスタｔｒ５のドレイン端子が接続されている。  ここで、プログラミングトランジスタｔｒ２〜ｔｒ５は、双方向バッファ２０Ｅを構成するものではない。一般に、配線１０＿１〜１０＿４のそれぞれには、双方向バッファ２０Ｅ以外に多数の書き換え可能抵抗変化型不揮発スイッチ素子数が繋がっており、それらがプログラミングトランジスタｔｒ２〜ｔｒ５に対応する。すなわち、プログラミングトランジスタｔｒ２〜ｔｒ５は双方向バッファ２０Ｅのために新たに設けられたものではなく、もともと配線１０＿１〜１０＿４に備わっているものを流用したに過ぎない。
【０１３２】
次に、マルチプレクサ３０およびデマルチプレクサ３１の構成を具体的に説明する。
【０１３３】
図１４に、マルチプレクサ３０の構成を示す。
【０１３４】
図１４に示すマルチプレクサ３０は、５つの書き換え可能抵抗変化型不揮発スイッチ素子１＿１〜１＿５を有する。
【０１３５】
書き換え可能抵抗変化型不揮発スイッチ素子１＿１〜１＿５のそれぞれは、図４に示したような、第一電極と第二電極の間にイオン伝導体を挟んだ構造を有する。
【０１３６】
可能抵抗変化型不揮発スイッチ素子１＿１の第一電極は、入力端子ｉ１に接続され、第二電極は、出力端子ｉに接続されている。可能抵抗変化型不揮発スイッチ素子１＿２の第一電極は、入力端子ｉ２に接続され、第二電極は、出力端子ｉに接続されている。
【０１３７】
可能抵抗変化型不揮発スイッチ素子１＿３の第一電極は、入力端子ｉ３に接続され、第二電極は、出力端子ｉに接続されている。可能抵抗変化型不揮発スイッチ素子１＿４の第一電極は、入力端子ｉ４に接続され、第二電極は、出力端子ｉに接続されている。可能抵抗変化型不揮発スイッチ素子１＿５の第一電極は、入力端子ｉ５に接続され、第二電極は、出力端子ｉに接続されている。
【０１３８】
マルチプレクサ３０において、書き換え可能抵抗変化型不揮発スイッチ素子１＿１〜１＿５を所望のＯＮ／ＯＦＦ状態にプログラムすることをコンフィギュレーションと呼ぶ。
【０１３９】
図１５に、デマルチプレクサ３１の構成を示す。
【０１４０】
図１５に示すデマルチプレクサ３１は、４つの書き換え可能抵抗変化型不揮発スイッチ素子１＿６〜１＿９を有する。書き換え可能抵抗変化型不揮発スイッチ素子１＿６〜１＿９もそれぞれ、図４に示したような、第一電極と第二電極の間にイオン伝導体を挟んだ構造を有する。
【０１４１】
可能抵抗変化型不揮発スイッチ素子１＿６の第一電極は、入力端子ｔに接続され、第二電極は、出力端子ｔ１に接続されている。可能抵抗変化型不揮発スイッチ素子１＿７の第一電極は、入力端子ｔに接続され、第二電極は、出力端子ｔ２に接続されている。
【０１４２】
可能抵抗変化型不揮発スイッチ素子１＿８の第一電極は、入力端子ｔに接続され、第二電極は、出力端子ｔ３に接続されている。可能抵抗変化型不揮発スイッチ素子１＿９の第一電極は、入力端子ｔに接続され、第二電極は、出力端子ｔ４に接続されている。
【０１４３】
デマルチプレクサ３１において、書き換え可能抵抗変化型不揮発スイッチ素子１＿６〜１＿９を所望のＯＮ／ＯＦＦ状態にプログラムすることをコンフィギュレーションと呼ぶ。
【０１４４】
次に、本実施形態の双方向バッファ２０Ｅの動作について説明する。
【０１４５】
第１の実施形態と同様、双方向バッファ２０Ｅも、コンフィギュレーションモードと通常動作モードの２つの動作モードを備えており、制御信号ｃが１である（制御信号／ｃが０である)ときにコンフィギュレーションモードになる。このとき、プログラミング対応トライステートバッファ５１の入力端子ｘおよび出力端子ｙはともに、ハイインピーダンス状態になる。この状態で、マルチプレクサ３０とデマルチプレクサ３１をコンフィギュレーションする、すなわち、マルチプレクサ３０とデマルチプレクサ３１のそれぞれの書き換え可能抵抗変化型不揮発スイッチ素子をプログラムする。
【０１４６】
マルチプレクサ３０およびデマルチプレクサ３１のそれぞれにおいて、指定した書き換え可能抵抗変化型不揮発スイッチ素子をプログラムするには、その書き換え可能抵抗変化型不揮発スイッチ素子の両電極に繋がるプログラミングトランジスタに、ＯＮ状態にするためのゲート信号を与える。他のプログラミングトランジスタには、ＯＦＦ状態にするためのゲート信号を与える。
【０１４７】
例えば、マルチプレクサ３０において、書き換え可能抵抗変化型不揮発スイッチ素子１＿１をプログラムする場合は、論理値「１」を示すゲート信号ｇ３をプログラミングトランジスタｔｒ３に供給し、論理値「１」を示すゲート信号ｇ０をプログラミングトランジスタｔｒ０に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ３のソース端子ｐ３とプログラミングトランジスタｔｒ０のソース端子ｐ０の間に、プログラミング電圧を所定の時間にわたって印加する。
【０１４８】
書き換え可能抵抗変化型不揮発スイッチ素子１＿２をプログラムする場合は、論理値「１」を示すゲート信号ｇ５をプログラミングトランジスタｔｒ５に供給し、論理値「１」を示すゲート信号ｇ０をプログラミングトランジスタｔｒ０に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ５のソース端子ｐ５とプログラミングトランジスタｔｒ０のソース端子ｐ０の間に、プログラミング電圧を所定の時間にわたって印加する。
【０１４９】
書き換え可能抵抗変化型不揮発スイッチ素子１＿４をプログラムする場合は、論理値「１」を示すゲート信号ｇ４をプログラミングトランジスタｔｒ４に供給し、論理値「１」を示すゲート信号ｇ０をプログラミングトランジスタｔｒ０に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ４のソース端子ｐ４とプログラミングトランジスタｔｒ０のソース端子ｐ０の間に、プログラミング電圧を所定の時間にわたって印加する。
【０１５０】
書き換え可能抵抗変化型不揮発スイッチ素子１＿５をプログラムする場合は、論理値「１」を示すゲート信号ｇ５をプログラミングトランジスタｔｒ２に供給し、論理値「１」を示すゲート信号ｇ０をプログラミングトランジスタｔｒ０に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ２のソース端子ｐ２とプログラミングトランジスタｔｒ０のソース端子ｐ０の間に、プログラミング電圧を所定の時間にわたって印加する。
【０１５１】
また、デマルチプレクサ３１において、書き換え可能抵抗変化型不揮発スイッチ素子１＿６をプログラムする場合は、論理値「１」を示すゲート信号ｇ１をプログラミングトランジスタｔｒ１に供給し、論理値「１」を示すゲート信号ｇ３をプログラミングトランジスタｔｒ３に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ１のソース端子ｐ１とプログラミングトランジスタｔｒ３のソース端子ｐ３の間に、プログラミング電圧を所定の時間にわたって印加する。
【０１５２】
書き換え可能抵抗変化型不揮発スイッチ素子１＿７をプログラムする場合は、論理値「１」を示すゲート信号ｇ１をプログラミングトランジスタｔｒ１に供給し、論理値「１」を示すゲート信号ｇ５をプログラミングトランジスタｔｒ５に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ１のソース端子ｐ１とプログラミングトランジスタｔｒ５のソース端子ｐ５の間に、プログラミング電圧を所定の時間にわたって印加する。
【０１５３】
書き換え可能抵抗変化型不揮発スイッチ素子１＿８をプログラムする場合は、論理値「１」を示すゲート信号ｇ１をプログラミングトランジスタｔｒ１に供給し、論理値「１」を示すゲート信号ｇ４をプログラミングトランジスタｔｒ４に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ１のソース端子ｐ１とプログラミングトランジスタｔｒ４のソース端子ｐ４の間に、プログラミング電圧を所定の時間にわたって印加する。
【０１５４】
書き換え可能抵抗変化型不揮発スイッチ素子１＿９をプログラムする場合は、論理値「１」を示すゲート信号ｇ１をプログラミングトランジスタｔｒ１に供給し、論理値「１」を示すゲート信号ｇ２をプログラミングトランジスタｔｒ２に供給する。他のプログラミングトランジスタには、論理値「０」を示すゲート信号を供給してＯＦＦ状態にする。そして、プログラミングトランジスタｔｒ１のソース端子ｐ１とプログラミングトランジスタｔｒ２のソース端子ｐ２の間に、プログラミング電圧を所定の時間にわたって印加する。
【０１５５】
本実施形態の双方向バッファ２０Ｅでは、プログラミングトランジスタｔｒ０と、外部のプログラミングトランジスタｔｒ２〜ｔｒ５等とを使用して、マルチプレクサ３０の書き換え可能抵抗変化型不揮発スイッチ素子１＿１〜１＿５に対するプログラミング電圧の印加／遮断を行うことで、マルチプレクサ３０の任意の書き換え可能抵抗変化型不揮発スイッチ素子をプログラムすることができる。また、プログラミングトランジスタｔｒ１と、外部のプログラミングトランジスタｔｒ２〜ｔｒ５等とを使用して、デマルチプレクサ３１の書き換え可能抵抗変化型不揮発スイッチ素子１＿６〜１＿９に対するプログラミング電圧の印加／遮断を行うことで、デマルチプレクサ３１の任意の書き換え可能抵抗変化型不揮発スイッチ素子をプログラムすることができる。このように、プログラミングトランジスタｔｒ０、ｔｒ１が、外部のプログラミングトランジスタ（プログラミングトランジスタｔｒ２〜ｔｒ５等）と共に、マルチプレクサ３０およびデマルチプレクサ３１それぞれの任意の書き換え可能抵抗変化型不揮発スイッチ素子をプログラムする手段として機能し、これにより、双方向バッファ２０Ｅを所望のコンフィギュレーションにすることができる。
【０１５６】
本実施形態の双方向バッファ２０Ｅにおいては、第１の実施形態で説明した効果に加えて、以下のような効果を奏する。
【０１５７】
双方向バッファ２０Ｅ内のプログラミングトランジスタの数は、入力数や出力数に関わらず２個のみである。したがって、入力や出力の数が増えるほど、プログラミングトランジスタによる面積オーバヘッドは相対的に小さくなる（書き換え可能抵抗変化型不揮発スイッチ素子数の増加による面積増加は非常に小さい。）。
【０１５８】
これに対して、図２に示した双方向バッファでは、マルチプレクサ３＿１、３＿２はトランジスタによって入力を選択する構成であるため、マルチプレクサ３＿１、３＿２の入力数が増大すると、それに伴ってトランジスタや配線数が増大し、その結果、回路の面積が急に大きくなる問題がある。書き換え可能抵抗変化型不揮発スイッチ素子の面積はトランジスタに比較して非常に小さいので、書き換え可能抵抗変化型不揮発スイッチ素子を使った双方向バッファは、入力数や出力数が増えても、回路の面積の増加を抑制することができる。
【０１５９】
上述した各実施形態において、双方向に信号をバッファリングして伝送できる配線の数は、２以上の任意の数でよい。また、他の回路からの信号１１が供給される配線の数は、１以上の任意の数でよい。なお、他の回路からの信号１１が供給される配線は削除されてもよい。
【０１６０】
以上説明したように、本発明によれば、書き換え可能抵抗変化型不揮発スイッチ素子をプログラムすることができる双方向バッファを提供することができる。
【０１６１】
また、入力と出力を高耐圧トランジスタで保護したプログラミング対応トランステートバッファを用いているので、書き換え可能抵抗変化型不揮発スイッチ素子をプログラムする際に、プログラミングトランジスタを介して印加されるプログラミング電圧は、高耐圧トランジスタによって受け止められる。これにより、高耐圧トランジスタによって保護されたバッファはプログラミング電圧による損傷を受けない。
【０１６２】
本発明の双方向バッファは、マクロブロック間を繋ぐバスや、再構成可能回路におけるプログラマブル配線に使用することができる。バスやプログラマブル配線においては多数の双方向バッファを使用することから、小面積で不揮発性を有する本発明の双方向バッファは、そのような用途に大変有用である。
【０１６３】
本発明の双方向バッファが適用可能な再構成可能回路としては、例えば、特許文献１に記載の再構成可能回路がある。
【０１６４】
特許文献１に記載の再構成可能回路は、複数のロジックブロックと、これらロジックブロックの接続をプログラム可能なプログラマブルバスとを有する。プログラマブルバスは、複数のロジックブロックに対応して区分けされた信号伝送範囲毎に設けられ、隣接するロジックブロック同士を接続するための複数の配線と、隣接する上記信号伝送範囲の配線同士を直接に接続するか遮断するかをプログラム可能な配線直結スイッチと、上記複数のロジックブロックのそれぞれに対応して設けられ、上記複数の配線のうちいずれか一つの配線との接続がプログラム可能で、接続される配線の信号を上記ロジックブロックに供給する入力選択器と、上記信号伝送範囲毎に設けられ、上記複数の配線のそれぞれについて隣接する上記信号伝送範囲に対応する配線とバッファを介して接続するか遮断するかをプログラム可能なプログラマブルスイッチとを有する。上記複数のロジックブロックのうち少なくとも一つに対して、上記プログラマブルスイッチが複数設けられている。
【０１６５】
上記の再構成可能回路において、プログラマブルスイッチとして本発明の双方向バッファを用いることができる。この場合、配線直結スイッチが、プログラミングトランジスタ（図５または図１３に示したｔｒ２、ｔｒ３、ｔｒ４、ｔｒ５等に対応するプログラミングトランジスタ）とされる。
【０１６６】
以上説明した上記の各実施形態の一部又は全部は、以下の付記１〜１５のような形態をとり得るが、これら形態に限定されない。
【０１６７】
（付記１）
入力信号をバッファリングしながら出力するトライステートバッファと、
前記トライステートバッファの入力端子に出力端子が接続されたマルチプレクサと、
前記トライステートバッファの出力端子に入力端子が接続されたデマルチプレクサと、
前記トライステートバッファの入力端子にドレイン端子が接続された第１のプログラミングトランジスタと、
前記トライステートバッファの出力端子にドレイン端子が接続された第２のプログラミングトランジスタと、を有し、
前記マルチプレクサは、複数の入力端子と、該入力端子毎に設けられた複数の第１のスイッチ素子を備え、
前記デマルチプレクサは、複数の出力端子と、該出力端子毎に設けられた複数の第２のスイッチ素子を備え、
前記マルチプレクサの少なくとも２つの入力端子は前記デマルチプレクサの少なくとも２つの出力端子とそれぞれ接続され、該入力端子と該出力端子との接続配線はそれぞれ異なる外部の配線に接続され、
前記第１および第２のスイッチ素子はそれぞれ、供給電圧に応じて導通状態および非導通状態がプログラマブルに設定可能とされ、
前記第１のプログラミングトランジスタは、前記複数の第１のスイッチ素子に対する電圧の供給および遮断の切り替えを行い、
前記第２のプログラミングトランジスタは、前記複数の第２のスイッチ素子に対する電圧の供給および遮断の切り替えを行う、双方向バッファ。
【０１６８】
（付記２）
前記トライステートバッファは、第１の電圧で動作し、前記入力信号をバッファリングして出力する論理回路を有し、
前記第１および第２のスイッチ素子はそれぞれ、二つの端子を有し、前記二つの端子間に前記第１の電圧の値より大きな第２の電圧を所定時間にわたって印加すると前記導通状態となり、該第２の電圧とは逆方向の電圧を所定時間にわたって印加すると前記非導通状態となり、
前記第１のプログラミングトランジスタは、前記複数の第１のスイッチ素子に対する前記第２の電圧および逆方向の電圧の供給および遮断の切り替えを行い、
前記第２のプログラミングトランジスタは、前記複数の第２のスイッチ素子に対する前記第２の電圧および逆方向の電圧の供給および遮断の切り替えを行う、付記１に記載の双方向バッファ。
【０１６９】
（付記３）
前記トライステートバッファは、制御信号に応じて導通状態および非導通状態の設定が行われる第１および第２のトランスミッションゲートをさらに有し、
前記第１のトランスミッションゲートは、前記論理回路の入力段に設けられ、
前記第２のトランスミッションゲートは、前記論理回路の出力段に設けられ、
前記第１および第２のトランスミッションゲートがそれぞれ前記非導通状態とされた状態において、前記第２の電圧が前記第１のプログラミングトランジスタを介して前記複数の第１のスイッチ素子のうちの一つのスイッチ素子に供給され、もしくは、前記第２の電圧が前記第２のプログラミングトランジスタを介して前記複数の第２のスイッチ素子のうちの少なくとも一つのスイッチ素子に供給される、付記２に記載の双方向バッファ。
【０１７０】
（付記４）
前記第１および第２のトランスミッションゲートの耐圧が前記第２の電圧の値以上である、付記３に記載の双方向バッファ。
【０１７１】
（付記５）
前記第１および第２のトランスミッションゲートはそれぞれ、ドレイン端子が互いに接続され、かつ、ソース端子が互いに接続された、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタとからなり、
前記制御信号は、第１の制御信号と、該第１の制御信号の論理を反転した第２の制御信号とを含み、
前記第１の制御信号が前記ＮＭＯＳトランジスタのゲート端子に供給され、前記第２の制御信号が前記ＰＭＯＳトランジスタのゲート端子に供給される、付記３または４に記載の双方向バッファ。
【０１７２】
（付記６）
前記トライステートバッファは、前記第１のトランスミッションゲートの出力端子にドレイン端子が接続され、前記第２の制御信号が供給される配線にゲート端子が接続され、ソース端子が接地された論理値固定用のＮＭＯＳトランジスタをさらに有する、付記５に記載の双方向バッファ。
【０１７３】
（付記７）
前記トライステートバッファは、前記第１のトランスミッションゲートの出力端子にドレイン端子が接続され、前記第１の制御信号が供給される配線にゲート端子が接続され、ソース端子が接地された論理値固定用のＰＭＯＳトランジスタをさらに有する、付記５に記載の双方向バッファ。
【０１７４】
（付記８）
前記論理回路は、バッファである、付記２から７のいずれか１つに記載の双方向バッファ。
【０１７５】
（付記９）
前記論理回路は、前記第１のトランスミッションゲートの出力端子に一方の入力端子が接続され、外部の回路からの論理値を示す信号が他方の入力端子に供給され、前記第２のトランスミッションゲートの入力端子に出力端子が接続されたＡＮＤゲートである、付記３から７のいずれか１つに記載の双方向バッファ。
【０１７６】
（付記１０）
前記トライステートバッファは、前記論理回路の入力段に設けられた、耐圧が前記第２の電圧の値以上の、前記第１の電圧で動作する第１のインバータをさらに含み、
前記マルチプレクサの出力端子が前記第１のインバータの入力端子に接続されている、付記２に記載の双方向バッファ。
【０１７７】
（付記１１）
前記論理回路は、前記第１のインバータの出力端子に入力端子が接続された第２のインバータよりなる、付記１０に記載の双方向バッファ。
【０１７８】
（付記１２）
前記トライステートバッファは、前記第２のインバータの出力端子に入力端子が接続された、制御信号に応じて導通状態および非導通状態の設定が行われるトランスミッションゲートを、さらに有し、
前記トランスミッションゲートが前記非導通状態とされた状態において、前記第２の電圧が前記第１のプログラミングトランジスタを介して前記複数の第１のスイッチ素子のうちの所定のスイッチ素子に供給されるとともに、前記第２の電圧が前記第２のプログラミングトランジスタを介して前記複数の第２のスイッチ素子のうちの所定のスイッチ素子に供給される、付記１１に記載の双方向バッファ。
【０１７９】
（付記１３）
前記トランスミッションゲートの耐圧が前記第２の電圧の値以上である、請求項１２に記載の双方向バッファ。
【０１８０】
（付記１４）
付記１から１２のいずれか１つに記載の双方向バッファと、
前記双方向バッファに接続された複数の配線と、
前記複数の配線のそれぞれに設けれ、ドレイン端子が該配線に接続された複数のプログラミングトランジスタと、を有する、再構成可能回路。
【０１８１】
（付記１５）
入力信号をバッファリングしながら出力するトライステートバッファと、前記トライステートバッファの入力端子に出力端子が接続されたマルチプレクサと、前記トライステートバッファの出力端子に入力端子が接続されたデマルチプレクサと、前記トライステートバッファの入力端子にドレイン端子が接続された第１のプログラミングトランジスタと、前記トライステートバッファの出力端子にドレイン端子が接続された第２のプログラミングトランジスタと、を有し、前記マルチプレクサは、複数の入力端子と、該入力端子毎に設けられた複数の第１のスイッチ素子を備え、前記デマルチプレクサは、複数の出力端子と、該出力端子毎に設けられた複数の第２のスイッチ素子を備え、前記第１および第２のスイッチ素子はそれぞれ、供給電圧に応じて導通状態および非導通状態がプログラマブルに設定可能とされ、前記マルチプレクサの少なくとも２つの入力端子は前記デマルチプレクサの少なくとも２つの出力端子とそれぞれ接続され、該入力端子と該出力端子との接続配線がそれぞれ異なる外部の配線に接続される双方向バッファの制御方法であって、
前記第１のプログラミングトランジスタのゲート端子にゲート信号を供給してＯＮ状態とし、該ＯＮ状態とされた第１のプログラミングトランジスタのソース端子にプログラミング電圧を供給して、前記複数の第１のスイッチ素子のうちの一つのスイッチ素子をＯＮ状態にし、
前記第２のプログラミングトランジスタのゲート端子にゲート信号を供給してＯＮ状態とし、該ＯＮ状態とされた第２のプログラミングトランジスタのソース端子に前記プログラミング電圧を供給して、前記複数の第２のスイッチ素子のうちの少なくとも一つのスイッチ素子をＯＮ状態にする、双方向バッファの制御方法。
【０１８２】
以上、実施形態を参照して本発明を説明したが、本発明は上述した実施形態に限定されるものではない。本発明の構成および動作については、本発明の趣旨を逸脱しない範囲において、当業者が理解し得る様々な変更を行うことができる。
【０１８３】
この出願は、２０１２年１月１１日に出願された日本出願特願２０１２−３０７１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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