(57)【要約】  １ＰＰＳ信号４２に同期してサンプリング信号３２ａを生成し、このサンプリング信号３２ａが生成される毎にサイクリックにカウントアップされるデータ番号３２ｂとサンプリング信号３２ａとを制御信号２１ａとして出力する制御信号出力回路２１と、制御信号出力回路２１からの制御信号２１ａに基づいて、系統電気量をデジタルデータ１５ａに変換して出力するデータ出力部５０と、を備え、制御信号出力回路２１は、第２のクロック数Ｐ１と第３のクロック数Ｐ２とを求めるクロック数演算回路３８と、第１のクロック数Ｐと第２のクロック数Ｐ１との差分を求め、この差分と第３のクロック数Ｐ２とに基づいて、サンプリング信号３２ａの周期を制御してサンプリング信号３２ａの生成タイミングを１ＰＰＳ信号４２に同期させる同期制御部３９と、を備える。
2013054423.tif 000002
【特許請求の範囲】
【請求項１】
電力系統で検出された系統電気量に基づいて前記電力系統を保護する保護制御装置であって、
外部からの同期信号に同期してサンプリング信号を生成し、このサンプリング信号が生成される毎にサイクリックにカウントアップされる番号と前記サンプリング信号とを制御信号として出力する制御信号出力回路と、
前記制御信号出力回路からの制御信号に基づいて、前記系統電気量をデジタルデータに変換して出力するデータ出力部と、
を備え、
前記制御信号出力回路は、
自己のクロックに基づいて、前記番号の最小値から最大値までの時間内の第１のクロック数と、前記同期信号の周期内の第２のクロック数と、前記同期信号を検出してから前記サンプリング信号が生成されるまでの時間内の第３のクロック数と、を求めるクロック数演算回路と、
前記第１のクロック数と前記第２のクロック数との差分を求め、この差分と前記第３のクロック数とに基づいて、前記サンプリング信号の周期を制御して前記サンプリング信号の生成タイミングを前記同期信号に同期させる同期制御部と、
を備えたことを特徴とする保護制御装置。
【請求項２】
クロック数演算回路は、
第１の外部機器からの同期信号の周期内のクロック数と第２の外部機器からの同期信号の周期内のクロック数とを各々前記第２のクロック数として求め、前記第１の外部機器からの同期信号を検出してから前記サンプリング信号が生成されるまでの時間内のクロック数と前記第２の外部機器からの同期信号を検出してから前記サンプリング信号が生成されるまでの時間内のクロック数とを各々前記第３のクロック数として求め、
前記同期制御部は、
前記第１の外部機器からの同期信号の異常が検出された場合、
前記第１のクロック数と前記第２の外部機器からの同期信号に係る前記第２のクロック数との差分を求め、この差分と前記第２の外部機器からの同期信号に係る第３のクロック数とに基づいて、前記サンプリング信号の周期を制御して前記サンプリング信号の生成タイミングを前記第２の外部機器からの同期信号に同期させることを特徴とする請求項１に記載の保護制御装置。
【請求項３】
前記同期制御部は、前記サンプリング信号の周期を自己のクロック単位で制御することを特徴とする請求項１に記載の保護制御装置。
【請求項４】
前記同期制御部は、前記同期信号としてＧＰＳ（Global  Positioning  System）からの１ＰＰＳ信号を用いて前記サンプリング信号の周期を制御することを特徴とする請求項１に記載の保護制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力系統で検出された系統電気量に基づいて電力系統を保護する保護制御装置に関する。
【背景技術】
【０００２】
一般的な保護リレーは、変電所等に設置され、系統電気量を取り込み、この系統電気量に関するアナログデータをデジタルデータにＡＤ（アナログ・デジタル）変換し、そのＡＤ変換されたデータをもとに事故検出などのリレー演算を行い、外部接点へ出力する。このように一般的な保護リレーは、これらの一連の処理を同一ユニット内で行っている。【０００３】
これに対して、プロセスバス対応保護リレーは、電力系統の一次機器近傍に設置され系統電気量を取り込む統合ユニット（ＭＵ：Merging  Unit）と、ＭＵから離れた場所（例えば変電所の保護制御室など）に設置されリレー演算を行うＩＥＤ（Intelligent  Electric  Device）と呼ばれるユニットと、ＭＵとＩＥＤとを接続する光ファイバーなどの通信回線（「プロセスバス」と称する）とから成り、ＭＵにてアナログデータをデジタルデータに変換し、プロセスバスを介してＩＥＤに伝送されたデジタルデータによってリレー演算が実行される。【０００４】
ここで、従来の保護リレーは、動作信頼性を確保するために、ユニットを冗長化し、何れかに異常が発生した場合には正常ユニットにより保護を継続し続け、或いは主ユニットと予備ユニットに分け主ユニットが不良時には予備ユニットに切り替えることで保護を停止させないよう構成されている。例えば、下記特許文献１に示される従来技術では、系統電気量を２系列化した電気量入力回路（ＭＵに相当）において、通常では何れか系統電気量を保護継電器（ＩＥＤに相当）に入力し、異常検出回路が系統電気量の異常を検知したとき他方の正常な電気量入力回路に切り替えて系統電気量を入力することが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０９−２１５１７１号公報（段落００１０、図１など）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に代表される従来技術には以下のような課題があった。複数のＭＵでＡＤ変換されたデータが１台のＩＥＤに伝送され、複数のＭＵからのデータを用いて保護制御するプロセスバス対応の保護リレーの場合、複数のＭＵにおいて同一のタイミングでＡＤ変換する必要があるため、ＩＥＤから各ＭＵへ同一のサンプリング同期信号（以下「同期信号」）を送る必要がある。ＩＥＤが１系列の場合には、ＩＥＤから各ＭＵに対してプロセスバス経由或いは別回線経由で同期信号が伝送されるが、ＩＥＤが２系列化されている場合には、何れかのＩＥＤに異常が発生したときに正常なＩＥＤへ切り替えることによって、異常となったＩＥＤからの同期信号が正常なＩＥＤからの同期信号に切り替わり、保護を継続することができる。ただし、実際には、一方のＩＥＤの異常によって、同期信号の送信元が他方のＩＥＤに切り替わったとき、切替前の同期信号に同期していたサンプリング信号の周期と切替後の同期信号に同期するサンプリング信号の周期とが不連続となる場合がある。その場合、ＭＵではサンプリング周期の異なるデジタルデータが生成されるため、このデジタルデータを受信したＩＥＤは、このデジタルデータを保護演算に用いることができない可能性がある。その場合、ＩＥＤでは、保護演算に必要な時間分のデジタルデータの再蓄積が必要となり、その間は、保護が停止するという問題点が発生する。このような問題は、同期がとれていない各ＩＥＤからの同期信号の代わりにＧＰＳ（Global  Positioning  System）からの信号が用いられている場合には考え難いが、各ＩＥＤ内の独立したクロック（内部発振器）で生成された同期信号を用いる場合、通常、各ＩＥＤのクロック周期が同一であるとは考えられないため、ＩＥＤが切り替わったとき、切替前の同期信号の周期と切替後の同期信号の周期との同期がとれないことは当然あり得る。【０００７】
一方、ＭＵとＩＥＤとの時刻同期をとるために、ＩＥＤからＭＵへの同期信号として１ＰＰＳ（1  Pulse  Per  Second）信号が用いられる場合がある。例えば、１台のＭＵと１台のＩＥＤとが接続されている保護リレーのＭＵでは、ＩＥＤからの１ＰＰＳ信号がないときには、ＭＵ内の内部クロックによってサンプリング信号が生成されこのサンプリング信号でＡＤ変換が行われ、１ＰＰＳ信号があるときには、１ＰＰＳ信号の周期に同期したサンプリング信号がＭＵの内部クロックによって生成されこのサンプリング信号でＡＤ変換が行われる。このように構成すれば、ＩＥＤからの１ＰＰＳ信号によって１台のＩＥＤに複数のＭＵを接続した場合でも各ＭＵが同一のタイミングでＡＤ変換を実行することが可能である。ここで、１ＰＰＳ信号を用いた保護リレーにおいて、何らかの原因で１ＰＰＳ信号がない状態で保護が実行された後に１ＰＰＳが復帰したような場合、１ＰＰＳ信号が復帰する前のサンプリング信号は、１ＰＰＳ信号の周期に同期することなくＭＵ内の内部クロックで生成されるが、１ＰＰＳ信号が復帰した後のサンプリング信号は、１ＰＰＳ信号の周期に同期しながらＭＵ内の内部クロックで生成されるため、１ＰＰＳ信号が復帰する前に生成されたサンプリング信号の周期と１ＰＰＳ信号が復帰してこの１ＰＰＳ信号に同期するサンプリング信号の周期とが不連続となる可能性がある。この場合、ＭＵではサンプリング周期の異なるデジタルデータが生成されるため、このデジタルデータを受信したＩＥＤは、このデジタルデータを保護演算に用いることができず、保護演算に必要な時間分のデジタルデータの再蓄積を行うため、その間、保護が停止するという問題点が生じる。【０００８】
本発明は、上記に鑑みてなされたものであって、サンプリング周期が不連続となった場合でも保護を継続することができる保護制御装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明は、電力系統で検出された系統電気量に基づいて前記電力系統を保護する保護制御装置であって、外部からの同期信号に同期してサンプリング信号を生成し、このサンプリング信号が生成される毎にサイクリックにカウントアップされる番号と前記サンプリング信号とを制御信号として出力する制御信号出力回路と、前記制御信号出力回路からの制御信号に基づいて、前記系統電気量をデジタルデータに変換して出力するデータ出力部と、を備え、前記制御信号出力回路は、自己のクロックに基づいて、前記番号の最小値から最大値までの時間内の第１のクロック数と、前記同期信号の周期内の第２のクロック数と、前記同期信号を検出してから前記サンプリング信号が生成されるまでの時間内の第３のクロック数と、を求めるクロック数演算回路と、前記第１のクロック数と前記第２のクロック数との差分を求め、この差分と前記第３のクロック数とに基づいて、前記サンプリング信号の周期を制御して前記サンプリング信号の生成タイミングを前記同期信号に同期させる同期制御部と、を備えたことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、サンプリング周期をＭＵ内クロックで制御してサンプリングタイミングを同期信号に同期させるようにしたので、サンプリング周期が保護リレー演算として不連続とならないように制御することができるので保護を継続することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態１にかかる保護リレーの構成図である。
【図２】図２は、図１に示されるＭＵのブロック図である。
【図３】図３は、図２に示される制御信号出力回路のブロック図である。
【図４】図４は、図２に示される制御信号出力回路の動作を説明するための図である。
【図５】図５は、本発明の実施の形態２にかかる保護リレーの構成図である。
【図６】図６は、図５に示されるＭＵのブロック図である。
【図７】図７は、図６に示される制御信号出力回路のブロック図である。
【図８】図８は、図６に示される制御信号出力回路の動作を説明するための図である。
【発明を実施するための形態】
【００１２】
以下に、本発明にかかる保護制御装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１にかかる保護リレーの構成図である。図１には、保護リレーの保護対象である母線１（例えば変電所に設置される電力用の３相母線）と、この母線１から引き出されたフィーダー線（給電あるいは配電線）に設置される計器用変成器（ＣＴ）２と、ＣＴ２で検出された系統電気量を取り込むＭＵ３と、プロセスバスケーブル５およびサンプリング制御信号ケーブル６を介してＭＵ３に接続されたＩＥＤ４とが示されている。
【００１４】
ＭＵ３は、ＣＴ２からの系統電気量をデジタルデータ（データ１５ａ）にＡＤ変換して、変換されたデータ１５ａをシリアルデータにしてプロセスバスケーブル５へ送出する。ＩＥＤ４は、コントロールルームやリレールームなどに設置されており、ＭＵ３からのシリアルデータを取り込み、このシリアルデータからデータ１５ａを復号し、このデータ１５ａを用いて保護演算を実行する。また、ＩＥＤ４では、サンプリング同期信号生成回路（図示せず）によってサンプリング同期信号である１ＰＰＳ信号４２が生成され、生成された１ＰＰＳ信号４２は、規格化回路（図示せず）で１ＰＰＳ信号の一定のフォーマットで規格化された後に光信号に変換され、ＭＵ３へ送信される。ＭＵ３では、この１ＰＰＳ信号４２によってＡＤ変換のタイミングが制御される。
【００１５】
なお、図１には、説明を簡単化するため、ＣＴ２が１つのみ示されているが、母線１に繋がるフィーダー線は３相分存在し、さらに数１０回線の場合もあるため、ＣＴ２は３相分および回線数分配設され、またＭＵ３内の入力変換器１１も同様に配設されているものとする。また、図１に示されるＭＵ３は、一例としてＣＴ２二次電流を取り込むように構成されているが、これに限定されるものではなく、ＣＴ２二次電流の代わりに計器用変圧器（ＰＴ）二次電圧を取り込むように構成してもよい。
【００１６】
次にＭＵ３の構成を図２により説明する。図２は、図１に示されるＭＵ３のブロック図である。図２に示されるＭＵ３は、主たる構成として、データ出力部５０、規格化回路１７、光送信器１８、光受信器２０、復号回路２２、および制御信号出力回路２１を有して構成されている。また、データ出力部５０は、複数の入力変換器１１−１〜１１−ｎ（ＣＴ３相入力時にはｎ＝３、ＣＴ３相およびＣＴ残留入力時にはｎ＝４。以下同様）と、複数のフィルター（ＦＩＬ）回路１２−１〜１２−ｎと、複数のサンプルホールド（ＳＨ）回路１３−１〜１３−ｎと、マルチプレクサ（ＭＵＸ）回路１４と、ＡＤ変換器１５と、メモリー回路１６を有して構成されている。
【００１７】
以下、ＭＵ３の動作を説明する。ＣＴ２で検出されたＣＴ電流は、入力変換器１１−１〜１１−ｎによってＭＵ３内の信号レベルに変換され、この変換された信号は、フィルター回路１２−１〜１２−ｎによって高周波成分が除去された後、サンプルホールド回路１３−１〜１３−ｎに送信される。サンプルホールド回路１３−１〜１３−ｎに入力された信号は、ＡＤ変換器１５におけるＡＤ変換のために、制御信号出力回路２１からの制御信号２１ａに従って制御（短時間ホールド）され、マルチプレクサ回路１４に送信される。マルチプレクサ回路１４に入力された各信号は、制御信号出力回路２１からの制御信号２１ａに従って、順番に切り替えられてＡＤ変換器１５に送信される。そして、ＡＤ変換器１５に入力された信号は、制御信号出力回路２１からの制御信号２１ａに含まれるサンプリング信号３２ａに従ってＡＤ変換され、データ１５ａとしてメモリー回路１６に送信される。
【００１８】
メモリー回路１６に入力されたデータ１５ａは、メモリー回路１６で一時的に格納され、制御信号出力回路２１からの制御信号２１ａに含まれるデータ番号３２ｂが順番に振りつけられ、規格化回路１７に送信される。なお、データ番号３２ｂは、サンプリング信号３２ａのサンプリング周期Ｔｂ（以下「周期Ｔｂ」）でサイクリックにカウントアップされる番号であり、メモリー回路１６においてＡＤ変換後のデータ１５ａに付加される。サンプリング周波数が４ｋＨｚの場合、データ番号３２ｂは、０〜３９９９までの番号となる。
【００１９】
規格化回路１７に入力された信号は、プロセスバスの一定のフォーマットで規格化された後に、光送信器１８で光信号に変換され、コネクタ３５、プロセスバスケーブル５、およびコネクタ４１を介してＩＥＤ４へ送信される。
【００２０】
光受信器２０には、ＩＥＤ４からの光信号がコネクタ３５を介して入力される。光受信器２０に入力された光信号は、電気信号に変換された後、復号回路２２で１ＰＰＳ信号４２として復号化され、制御信号出力回路２１に入力される。制御信号出力回路２１では、１ＰＰＳ信号４２に基づいて、サンプルホールド回路１３−１〜１３１−ｎ、マルチプレクサ回路１４、ＡＤ変換器１５、およびメモリー回路１６を制御するための制御信号２１ａが生成される。例えば、ＡＤ変換器１５では、制御信号２１ａに含まれるサンプリング信号３２ａの周期Ｔｂ毎にＣＴ２からの全ての系統電気量のＡＤ変換が行われ、メモリー回路１６では、制御信号２１ａに含まれるデータ番号３２ｂがＡＤ変換器１５からのデータ１５ａに付与される。
【００２１】
次に、制御信号出力回路２１の構成および動作を図３、４により説明する。図３は、図２に示される制御信号出力回路２１のブロック図である。図４は、図２に示される制御信号出力回路２１の動作を説明するための図である。
【００２２】
図３において、制御信号出力回路２１は、主たる構成として、クロック回路３０、クロック数演算部３８、および同期制御部３９を有して構成されている。クロック数演算部３８は、時間計測回路３１および計数回路３７を有し、同期制御部３９は、差分演算回路３６、同期制御回路３２、および番号出力回路４０を有する。
【００２３】
時間計測回路３１には、クロック回路３０からのクロック信号３０ａと復号回路２２からの１ＰＰＳ信号４２とが入力される。時間計測回路３１は、クロック信号３０ａに基づいて、時間Ｔ（すなわち番号「０」から次の番号「０」の直前までの時間）と、１ＰＰＳ信号４２の周期Ｔ１ａと、１ＰＰＳ信号４２を検出してからサンプリング信号３２ａが生成されるまでの時間Ｔ２とを計測する。なお、周期Ｔ１ａは、ＩＥＤ４を基準にした１秒間隔である。計数回路３７には、時間計測回路３１からの時間Ｔ、周期Ｔ１ａ、および時間Ｔ２が入力され、クロック信号３０ａに基づいて、時間Ｔにおける第１のクロック数Ｐと、周期Ｔ１ａにおける第２のクロック数Ｐ１と、時間Ｔ２における第３のクロック数Ｐ２とが計数される。
【００２４】
差分演算回路３６は、１ＰＰＳ信号４２が検出される前に計数回路３７で計測された第１のクロック数Ｐを記憶し、計数回路３７からの第２のクロック数Ｐ１を受信した際、第１のクロック数Ｐと第２のクロック数Ｐ１との差分Ｍ１を演算する。同期制御回路３２は、１ＰＰＳ信号４２が検出されたときに計数回路３７で計数された第３のクロック数Ｐ２を記憶し、差分演算回路３６からの差分Ｍ１と第３のクロック数Ｐ２とに基づいて、サンプリング信号３２ａの周期Ｔｂを制御してサンプリング信号３２ａのタイミングを１ＰＰＳ信号４２に同期させる。
【００２５】
番号出力回路４０は、同期制御回路３２からサンプリング信号３２ａが出力されるタイミングでデータ番号３２ｂをカウントアップし、サンプリング信号３２ａおよびデータ番号３２ｂを制御信号２１ａに含めて出力する。制御信号２１ａは、サンプルホールド回路１３−１〜１３−ｎ、マルチプレクサ回路１４、ＡＤ変換器１５、およびメモリー回路１６の制御に用いられる。
【００２６】
図４において、（Ａ）の横軸上の矢印は、ＭＵ３における１ＰＰＳ信号４２の受信タイミングを表している。何らかの原因で途切れていた１ＰＰＳ信号４２がある時点で復帰したとき、ＭＵ３には周期Ｔ１ａの１ＰＰＳ信号４２が受信される。
【００２７】
（Ｂ）の横軸上の矢印は、クロック信号３０ａの生成タイミングを示しており、クロック信号３０ａは、例えば４ＭＨｚ（クロック周期Ｔａ＝０．２５μｓ）で生成される。
【００２８】
（Ｃ）の横軸上の矢印は、制御信号出力回路２１で生成されるサンプリング信号３２ａのタイミングを示しており、各サンプリング信号３２ａにはデータ番号３２ｂが付与されている。例えば、１ＰＰＳ信号４２が復帰する前のサンプリング信号３２ａは、１ＰＰＳ信号４２に同期することなく、クロック信号３０ａで生成されている。
【００２９】
ここで、ＭＵ３やＩＥＤ４で使用されるクロックの精度は、通常、数十ＰＰＭ程度であり、その精度を１０ＰＰＭと仮定した場合、１秒間で１０μｓの誤差となる。すなわち、ＭＵ３とＩＥＤ４との間における１秒間の誤差は、各々の誤差が＋側および−側にあると考えると、最大２０μｓとなる。ＭＵ３およびＩＥＤ４では、通常、数十ＭＨｚの発振器出力を分周して生成されたクロックが使用されるが、簡単のためクロック周波数を４ＭＨｚと仮定する。またプロセスバスの規格では、変電所保護用のサンプリング周波数は、系統の周波数の８０倍と規定されるので、定格周波数が５０Ｈｚの場合、４ｋＨｚとなる。従って、サンプリング信号３２ａの周期Ｔｂは、２５０μｓとなる。これは、１０００クロック分に相当する。そして、２０μｓのクロック誤差は、クロック数に換算した場合、８０クロック（＝４ＭＨｚ×２０μｓ）に相当する。すなわち、ＩＥＤ４を基準にした１秒間隔の周期Ｔ１ａと、ＭＵ３を基準にした１秒周期の時間Ｔ（サンプリング信号３２ａが４０００サンプル生成される時間）との間には、１秒間で最大８０クロックの差異がでることになる。従って、１ＰＰＳ信号４２がない状態から復帰した時には、サンプリング信号３２ａの周期Ｔｂが不連続になる可能性が生じる。この場合、ＭＵ３では、不連続な周期Ｔｂでデジタルデータが生成されるため、このデジタルデータを受信したＩＥＤ４は、このデジタルデータを保護演算に用いることができない可能性がある。
【００３０】
実施の形態１にかかる制御信号出力回路２１は、１ＰＰＳ信号４２が復帰した時ときでも保護演算を継続できるように、サンプリング信号３２ａの周期Ｔｂを制御して、サンプリング信号３２ａのタイミングを１ＰＰＳ信号４２に同期させるように構成されている。その具体的な動作例を図４に示される（１）から（６）までの符号を用いて説明する。
【００３１】
（１）１ＰＰＳ信号４２がない場合、同期制御回路３２は、クロック信号３０ａによって周期Ｔｂ（例えば１０００クロック）のサンプリング信号３２ａを生成し、番号出力回路４０は、０から３９９９までのデータ番号３２ｂを出力する。これらのデータ番号３２ｂは、図２に示されるメモリー回路１６でデータ１５ａに付与され、このデータ１５ａは、ＩＥＤ４に送信される。
【００３２】
（２）１ＰＰＳ信号４２が検出された場合、時間計測回路３１は、１ＰＰＳ信号４２を検出した時点からこの１ＰＰＳ信号の後のサンプリング信号３２ａが生成されるまでの期間（時間Ｔ２）を、クロック信号３０ａの数で計測する。計測された時間Ｔ２は、計数回路３７に送信され、この時間Ｔ２に相当するクロック数が計数される。
【００３３】
（３）時間Ｔ２がサンプリング周期Ｔｂの２分の１未満（Ｔ２＜（Ｔｂ／２））、すなわち時間Ｔ２が１２５μｓ（Ｐ２が５００クロック）未満の場合、同期制御回路３２は、１つ目の１ＰＰＳ信号４２が検出された後のサンプリング信号３２ａに、データ番号３２ｂとして「０」を付与して番号出力回路４０へ送信する。一方、この時間Ｔ２がサンプリング周期Ｔｂの２分の１以上（Ｔ２≧（Ｔｂ／２））、すなわち時間Ｔ２が１２５μs（Ｐ２が５００クロック）以上の場合同期制御回路３２は、上記サンプリング信号３２ａに、データ番号３２ｂとして「１」を付与して番号出力回路４０へ送信する。なお、図４の例では、Ｔ２が１２５μｓ未満と仮定してデータ番号３２ｂ「０」が付加されている。
【００３４】
（４）次に、時間計測回路３１は、１ＰＰＳ信号４２の周期Ｔ１ａを計測し、計数回路３７は、この周期Ｔ１ａにおける第２のクロック数Ｐ１を計数する。この第２のクロック数Ｐ１は、上述したクロック誤差を例にした場合、例えば４００００８０となる。従って、時間Ｔにおける第１のクロック数Ｐ（＝４００００００）と第２のクロック数Ｐ１（＝４００００８０）との間には、８０クロックの差分が存在する。差分演算回路３６は、この第１のクロック数Ｐと第２のクロック数Ｐ１との差分Ｍ１を求め、同期制御回路３２へ出力する。
【００３５】
（５）同期制御回路３２は、この差分Ｍ１のクロック数に相当するサンプリング信号３２ａに関して、その周期ＴｂをＩＥＤ４内の保護演算に影響のない短い時間（例えば１クロック）だけ補正する。例えば、差分Ｍ１のクロック数が「８０」の場合、このクロック数に相当するサンプリング信号３２ａは、１ＰＰＳ信号４２の２周期目におけるデータ番号３２ｂが「０」から「７９」までのサンプリング信号３２ａである。同期制御回路３２は、これらのデータ番号３２ｂにおけるサンプリング信号３２ａの周期Ｔｂを、例えば９９９クロック（＝１０００クロック−１クロック）に補正する。また、同期制御回路３２は、残りのサンプリング信号３２ａ、すなわちデータ番号３２ｂが「８０」から「３９９９」までのサンプリング信号３２ａの周期Ｔｂを１０００クロックとする。なお、上記説明では、一例として１０００クロックから１クロックを減じて補正する例を示したが、１０００クロックに１クロック加算して補正する場合もある。すなわち、同期制御回路３２は、差分Ｍ１の値が正の場合には、基準となるサンプリング周期Ｔｂのクロック数（１０００クロック）から１クロック減じることでサンプリング信号３２ａの周期Ｔｂを補正し、差分Ｍ１の値が負の場合には、基準となるサンプリング周期Ｔｂのクロック数に１クロック加算することでサンプリング信号３２ａの周期Ｔｂを補正する。
【００３６】
このように、同期制御回路３２は、差分Ｍ１の値に応じて、サンプリング信号３２ａの周期Ｔｂを制御する（周期Ｔｂを長くまたは短くする）ことで、例えば、図４に示される３つめの１ＰＰＳ信号４２のタイミングに、データ番号３２ｂが「０」のサンプリング信号３２ａの生成タイミングを同期させる。
【００３７】
（６）なお、１ＰＰＳ信号４２がない状態から最初に１ＰＰＳ信号４２が検出された場合、１ＰＰＳ信号４２とサンプリング信号３２ａとは上述した第３のクロック数Ｐ２分だけ同期していないこととなる。そこで、同期制御回路３２は、１ＰＰＳ信号４２の２周期目において、第３のクロック数Ｐ２１に相当するサンプリング信号３２ａに関して、その周期ＴｂをＩＥＤ４内の保護演算に影響のない短い時間（例えば１クロック）だけ補正する。なお、クロックの補正量は、１クロックに限定されるものではなく、保護演算に影響が範囲であれば２クロック以上であってもよい。
【００３８】
時間Ｔ２がサンプリング周期Ｔｂの２分の１未満（Ｔ２＜（Ｔｂ／２））、すなわち第３のクロック数Ｐ２が５００クロック未満（例えば４００クロック）の場合、同期制御回路３２は、１ＰＰＳ信号４２の２周期目におけるデータ番号３２ｂが「０」から「３９９」までのサンプリング信号３２ａの周期Ｔｂを、例えば９９９クロック（＝１０００クロック−１クロック）に補正する。また、同期制御回路３２は、残りのサンプリング信号３２ａ、すなわちデータ番号３２ｂが「４００」から「３９９９」までのサンプリング信号３２ａの周期Ｔｂを１０００クロックとする。
【００３９】
時間Ｔ２がサンプリング周期Ｔｂの２分の１以上（Ｔ２≧（Ｔｂ／２））、すなわち第３のクロック数Ｐ２が５００クロック以上（例えば９００クロック）の場合、同期制御回路３２は、１ＰＰＳ信号４２の２周期目におけるデータ番号３２ｂが「０」から「９９」（０〜９９で１００（＝１０００−９００）クロックに相当する）までのサンプリング信号３２ａの周期Ｔｂを、例えば１００１クロック（＝１０００クロック＋１クロック）に補正する。また、同期制御回路３２は、残りのサンプリング信号３２ａ、すなわちデータ番号３２ｂが「１００」から「３９９９」までのサンプリング信号３２ａの周期Ｔｂを１０００クロックとする。
【００４０】
このように、同期制御回路３２は、第３のクロック数Ｐ２に相当するサンプリング信号３２ａの周期Ｔｂを制御する（周期Ｔｂを長くまたは短くする）ことで、例えば、３つめの１ＰＰＳ信号４２のタイミングにおいて時間Ｔ２分の同期ずれが解消され、１ＰＰＳ信号４２のタイミングにデータ番号３２ｂが「０」のサンプリング信号３２ａの生成タイミングを同期させることが可能である。
【００４１】
なお、図４に示されるＴｂ１は、周期Ｔ１ａおよび時間Ｔ２を用いて補正されたサンプリング信号３２ａの生成周期を示し、例えば「０」から「９９」までのサンプリング信号３２ａは１００１クロック毎に生成される。そして、「１００」から「３９９９」までのサンプリング信号３２ａは、１０００クロックの周期で生成される。
【００４２】
以上に説明したようの実施の形態１にかかる保護制御装置は、電力系統で検出された系統電気量に基づいて電力系統を保護する保護制御装置であって、外部からの同期信号（１ＰＰＳ信号４２）に同期してサンプリング信号３２ａを生成し、このサンプリング信号３２ａが生成される毎にサイクリックにカウントアップされる番号３２ｂとサンプリング信号３２ａとを制御信号２１ａとして出力する制御信号出力回路２１と、制御信号出力回路２１からの制御信号２１ａに基づいて、系統電気量をデジタルデータ１５ａに変換して出力するデータ出力部５０と、を備え、制御信号出力回路２１は、自己のクロックに基づいて、番号３２ｂの最小値から最大値までの時間Ｔ内の第１のクロック数Ｐと、１ＰＰＳ信号４２の周期Ｔ１ａ内の第２のクロック数Ｐ１と、１ＰＰＳ信号４２を検出してからサンプリング信号３２ａが生成されるまでの時間Ｔ２内の第３のクロック数Ｐ２と、を求めるクロック数演算回路３８と、第１のクロック数Ｐと第２のクロック数Ｐ１との差分Ｍ１を求め、この差分Ｍ１と第３のクロック数Ｐ２とに基づいて、サンプリング信号３２ａの周期Ｔｂを制御してサンプリング信号３２ａの生成タイミングを１ＰＰＳ信号４２に同期させる同期制御部３９と、を備えるようにしたので、１ＰＰＳ信号４２がない状態から１ＰＰＳ信号４２が検出されたタイミングにサンプリング信号３２ａの生成タイミングを即座に同期させるのではなく、サンプリング信号３２ａの周期Ｔｂをゆっくりと変化させながら、サンプリング信号３２ａのタイミングを１ＰＰＳ信号４２に同期させることで、ＩＥＤ４での保護を継続させることが可能である。また、実施の形態１にかかる保護リレーによれば、経年的あるいは温度環境などの影響によって変化する１ＰＰＳ信号４２号の周期変動にも追随したサンプリング信号３２ａの出力が可能となる。
【００４３】
実施の形態２．
実施の形態１の保護リレーは、１台のＭＵ３と１台のＩＥＤ４とから成り、１ＰＰＳ信号４２がない状態から１ＰＰＳ信号４２が検出された場合、サンプリング信号３２ａの周期Ｔｂを、ＩＥＤ４内の保護演算に対して影響のないレベルでゆっくりと変化させることで保護演算を継続できるよう構成されている。実施の形態２の保護リレーは、１台のＭＵ３に対してＩＥＤ４が２系列化され、一方のＩＥＤ４からの１ＰＰＳ信号４２が異常となった場合、他方のＩＥＤ４からの１ＰＰＳ信号４２に切り替え、サンプリング信号３２ａの周期Ｔｂを、正常なＩＥＤ４からの１ＰＰＳ信号４２の周期に同期させることで、ＡＤ変換のサンプリング周期が不連続の場合でも保護を継続できるように構成されている。以下、実施の形態１と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
【００４４】
図５は、本発明の実施の形態２にかかる保護リレーの構成図である。図５には、母線１と、この母線１から引き出されたフィーダー線に設置されるＣＴ２−１と、他のフィーダー線に設置されるＣＴ２−２と、第１のＭＵ３−１と、ＭＵ３−２と、第１のＩＥＤ４−１と、第２のＩＥＤ４−２とが示されている。
【００４５】
第１のＭＵ３−１は、ＣＴ２−１からの系統電気量をデジタルデータ（データ１５ａ）にＡＤ変換して、変換されたデータ１５ａをシリアルデータにしてプロセスバスケーブル５−１１、５−１２へ送出する。第２のＭＵ３−２は、ＣＴ２−２からの系統電気量をデジタルデータにＡＤ変換して、変換されたデジタルデータをシリアルデータにしてプロセスバスケーブル５−２１、５−２２へ送出する。
【００４６】
第１のＩＥＤ４−１は、プロセスバスケーブル５−１１、５−２１を介して各ＭＵ（３−１、３−２）からのシリアルデータを取り込み、シリアルデータからデジタルデータを復号し、このデジタルデータを用いて保護演算を実行する。また第１のＩＥＤ４−１では、サンプリング同期信号生成回路（図示せず）によってサンプリング同期信号である第１の１ＰＰＳ信号４２ａが生成され、第１の１ＰＰＳ信号４２ａは、規格化回路（図示せず）で一定のフォーマットで規格化された後に光信号に変換され、サンプリング制御信号ケーブル６−１１、６−２１を介して各ＭＵ（３−１、３−２）へ送信される。
【００４７】
第２のＩＥＤ４−２は、プロセスバスケーブル５−１２、５−２２を介して各ＭＵ（３−１、３−２）からのシリアルデータを取り込み、このシリアルデータからデジタルデータを復号し、このデジタルデータを用いて保護演算を実行する。また第２のＩＥＤ４−２では、サンプリング同期信号生成回路（図示せず）によってサンプリング同期信号である第２の１ＰＰＳ信号４２ｂが生成され、第２の１ＰＰＳ信号４２ｂは、規格化回路（図示せず）で一定のフォーマットで規格化された後に光信号に変換され、サンプリング制御信号ケーブル６−１２、６−２２を介して各ＭＵ（３−１、３−２）へ送信される。
【００４８】
各ＭＵ（３−１、３−２）は、第１のＩＥＤ４−１が正常な場合、第１のＩＥＤ４−１からの第１の１ＰＰＳ信号４２ａでＡＤ変換のタイミングを制御する。また、各ＭＵ（３−１、３−２）は、例えば、第１のＩＥＤ４−１の故障やサンプリング制御信号ケーブル６−１１の断線などによって、所定期間内に第１の１ＰＰＳ信号４２ａが伝達されない場合、第１の１ＰＰＳ信号４２ａの異常を検出し、第１の１ＰＰＳ信号４２ａから第２の１ＰＰＳ信号４２ｂに切り替えてＡＤ変換のタイミングを制御する。
【００４９】
次に、各ＭＵ（３−１、３−２）の構成を図６により説明する。図６は、図５に示される第１のＭＵ３−１のブロック図である。第２のＭＵ３−２に関しては、第１のＭＵ３−１と同様の構成であるため、以下その説明を割愛する。
【００５０】
図６に示される第１のＭＵ３−１は、主たる構成として、データ出力部５０、第１の規格化回路１７−１、第２の規格化回路１７−２、第１の光送信器１８−１、第２の光送信器１８−２、第１の光受信器２０−１、第２の光受信器２０−２、第１の復号回路２２−１、第２の復号回路２２−２、および制御信号出力回路２１を有して構成されている。
【００５１】
以下、第１のＭＵ３−１の動作を説明する。ＣＴ２−１で検出されたＣＴ電流は、入力変換器１１−１〜１１−ｎによって第１のＭＵ３−１内の信号レベルに変換され、この変換された信号は、フィルター回路１２−１〜１２−ｎによって高周波成分が除去された後、サンプルホールド回路１３−１〜１３−ｎに送信される。サンプルホールド回路１３−１〜１３−ｎに入力された信号は、制御信号出力回路２１からの制御信号２１ａに従って制御され、マルチプレクサ回路１４に送信される。マルチプレクサ回路１４に入力された各信号は、制御信号２１ａに従って順番に切り替えられてＡＤ変換器１５に送信される。そして、ＡＤ変換器１５に入力された信号は、制御信号２１ａに従ってＡＤ変換され、データ１５ａとしてメモリー回路１６に送信される。
【００５２】
メモリー回路１６に入力されたデータ１５ａは、メモリー回路１６で一時的に格納され、制御信号２１ａに含まれるデータ番号３２ｂが順番に振りつけられ、各規格化回路（１７−１、１７−２）に送信される。各規格化回路（１７−１、１７−２）に入力された信号は、プロセスバスの一定のフォーマットで規格化された後に各光送信器（１８−１、１８−２）に送信され光信号に変換される。第１の光送信器１８−１から出力された光信号は、コネクタ３５−１、プロセスバスケーブル５−１１、およびコネクタ４１−１を介して第１のＩＥＤ４−１へ送信される。また、第２の光送信器１８−２から出力された光信号は、コネクタ３５−３、プロセスバスケーブル５−１２、およびコネクタ４１−１を介して第２のＩＥＤ４−２へ送信される。
【００５３】
第１の光受信器２０−１には、第１のＩＥＤ４−１からの光信号がコネクタ３５−２を介して入力される。第１の光受信器２０−１に入力された光信号は、電気信号に変換された後、第１の復号回路２２−１で第１の１ＰＰＳ信号４２ａとして復号化され、制御信号出力回路２１に入力される。第２の光受信器２０−２には、第２のＩＥＤ４−２からの光信号がコネクタ３５−４を介して入力される。第２の光受信器２０−２に入力された光信号は、電気信号に変換され後、第２の復号回路２２−２で第２の１ＰＰＳ信号４２ｂとして復号化され、制御信号出力回路２１に入力される。
【００５４】
制御信号出力回路２１では、第１のＩＥＤ４−１が正常な場合、第１の１ＰＰＳ信号４２ａに基づいて、サンプルホールド回路１３−１〜１３−ｎ、マルチプレクサ回路１４、ＡＤ変換器１５、およびメモリー回路１６を制御するための制御信号２１ａが生成される。例えば、ＡＤ変換器１５では、制御信号２１ａに含まれるサンプリング信号３２ａのサンプリング周期Ｔｂ毎に系統電気量のＡＤ変換が行われ、メモリー回路１６では、制御信号２１ａに含まれるデータ番号３２ｂがＡＤ変換器１５からのデータ１５ａに付与される。
【００５５】
また、第１の１ＰＰＳ信号４２ａの異常が検出された場合、制御信号出力回路２１では、第１の１ＰＰＳ信号４２ａが第２の１ＰＰＳ信号４２ｂに切り替えられ、この第２の１ＰＰＳ信号４２ｂに基づいて、サンプリング周期の同期制御が行われる。
【００５６】
次に、実施の形態２にかかる制御信号出力回路２１の構成および動作を図７、８により説明する。図７は、図６に示される制御信号出力回路２１のブロック図あり、図８は、図６に示される制御信号出力回路２１の動作を説明するための図である。
【００５７】
図７において、制御信号出力回路２１は、主たる構成として、クロック回路３０、クロック数演算部３８、第１の異常検出回路３３−１、第２の異常検出回路３３−２、切替回路３４、および同期制御部３９を有して構成されている。クロック数演算部３８は、時間計測回路３１および計数回路３７を有し、同期制御部３９は、差分演算回路３６、同期制御回路３２、および番号出力回路４０を有する。
【００５８】
時間計測回路３１には、クロック回路３０からのクロック信号３０ａと、第１の復号回路２２−１からの第１の１ＰＰＳ信号４２ａと、第２の復号回路２２−２からの第２の１ＰＰＳ信号４２ｂとが入力される。時間計測回路３１は、時間Ｔと、第１の１ＰＰＳ信号４２ａの周期Ｔ１ａと、第２の１ＰＰＳ信号４２ｂの周期Ｔ１ｂと、時間Ｔ２とを計測する。時間Ｔ２は、第１の１ＰＰＳ信号４２ａを検出してからサンプリング信号３２ａが生成されるまでの時間と、第２の１ＰＰＳ信号４２ｂを検出してからサンプリング信号３２ａが生成されるまでの時間との何れかを表す。周期Ｔ１ｂは、ＩＥＤ４−１またはＩＥＤ４−１を基準にした１秒間隔である。
【００５９】
計数回路３７には、時間計測回路３１からの時間Ｔ、周期Ｔ１ａ、周期Ｔ１ｂ、および時間Ｔ２が入力され、クロック信号３０ａに基づいて、時間Ｔにおける第１のクロック数Ｐと、周期Ｔ１ａにおける第２のクロック数Ｐ１と、周期Ｔ１ｂにおける第２のクロック数Ｐ１１と、時間Ｔ２における第３のクロック数Ｐ２とが計数される。第３のクロック数Ｐ２は、第１の１ＰＰＳ信号４２ａを検出してからサンプリング信号３２ａが生成されるまでの時間Ｔ２に基づくものであり、第３のクロック数Ｐ２１は、第２の１ＰＰＳ信号４２ｂを検出してからサンプリング信号３２ａが生成されるまでの時間Ｔ２に基づくものである。
【００６０】
第１の異常検出回路３３−１は、時間計測回路３１から出力された過去の第１の１ＰＰＳ信号４２ａの周期Ｔ１ａから予想される範囲（Ｔ１ａ±Ｔ３）の時間帯に第１の１ＰＰＳ信号４２ａが検出されない場合、第１の１ＰＰＳ信号４２ａの異常を検出し、異常検出信号３３ａを出力する。
【００６１】
第２の異常検出回路３３−２は、時間計測回路３１から出力された第２の１ＰＰＳ信号４２ｂの周期Ｔ１ｂから予想される範囲（Ｔ１ｂ±Ｔ３）の時間帯に第２の１ＰＰＳ信号４２ｂが検出されない場合、第２の１ＰＰＳ信号４２ｂの異常を検出し、異常検出信号３３ａを出力する。
【００６２】
切替回路３４は、第１の異常検出回路３３−１からの異常検出信号３３ａを受信した場合、第２の１ＰＰＳ信号４２ｂを選択すると共に、計数回路３７からの第１のクロック数Ｐおよび第２のクロック数Ｐ１を選択して出力する。また、切替回路３４は、第２の異常検出回路３３−２からの異常検出信号３３ａを受信した場合、第１の１ＰＰＳ信号４２ａを選択すると共に、計数回路３７からの第１のクロック数Ｐおよび第２のクロック数Ｐ１１を選択して出力する。
【００６３】
差分演算回路３６は、１ＰＰＳ信号４２が検出される前に計数回路３７で計測された第１のクロック数Ｐを記憶すると共に、切替回路３４からの第２のクロック数Ｐ１（Ｐ１１）および第３のクロック数Ｐ２（Ｐ２１）を受信した際、第１のクロック数Ｐと第２のクロック数Ｐ１との差分Ｍ１し、または第１のクロック数Ｐと第２のクロック数Ｐ１１との差分Ｍ１１を演算する。
【００６４】
同期制御回路３２は、第１の１ＰＰＳ信号４２ａが検出されたときに計数回路３７で計数された第３のクロック数Ｐ２を記憶し、差分演算回路３６からの差分Ｍ１と第３のクロック数Ｐ２とに基づいて、サンプリング信号３２ａの周期Ｔｂを制御してサンプリング信号３２ａのタイミングを第１の１ＰＰＳ信号４２ａに同期させる。また、同期制御回路３２は、第２の１ＰＰＳ信号４２ｂが検出されたときに計数回路３７で計数された第３のクロック数Ｐ２１を記憶し、差分演算回路３６からの差分Ｍ１１と第３のクロック数Ｐ２１とに基づいて、サンプリング信号３２ａの周期Ｔｂを制御してサンプリング信号３２ａのタイミングを第２の１ＰＰＳ信号４２ｂに同期させる。
【００６５】
図８において、（Ａ１）の横軸上の実線矢印は、実際に入力される第１の１ＰＰＳ信号４２ａの受信タイミングを表している。（Ａ１）に示される破線矢印は、実際には入力されないが、過去の第１の１ＰＰＳ信号４２ａから予想される周期Ｔ１ａで入力されるはずの第１の１ＰＰＳ信号４２ａを表している。すなわち、点線矢印は、何らかの原因で第１の１ＰＰＳ信号４２ａが途切れたことを表している。（Ａ２）の横軸状上の矢印は、第１の１ＰＰＳ信号４２ａが途切れた後に一定周期で入力される第２の１ＰＰＳ信号４２ｂを表している。以下、図８に示される（１）から（８）までの符号を用いて制御信号出力回路２１の動作を具体的に説明する。
【００６６】
（１）第１の１ＰＰＳ信号４２ａが入力されているとき、同期制御回路３２は、第１の１ＰＰＳ信号４２ａの周期に同期したサンプリング信号３２ａをクロック信号３０ａによって生成する。図８には、データ番号３２ｂが「０」のサンプリング信号３２ａの生成タイミングが第１の１ＰＰＳ信号４２ａのタイミングに同期している状態が示されている。
【００６７】
（２）ある時点で第１の１ＰＰＳ信号４２ａに異常が生じたことによって、例えばＴ１ａにＴ３を加算した時間（予想される範囲の時間帯）までに第１の１ＰＰＳ信号４２ａが検出されない場合、第１の異常検出回路３３−１は、異常検出信号３３ａを出力する。例えば、第１の異常検出回路３３−１は、実線矢印の第１の１ＰＰＳ信号４２ａを正常と判定するが、点線矢印の第１の１ＰＰＳ信号４２ａに関しては上記時間帯に受信されなかったため異常と判定する。
【００６８】
（３）切替回路３４は、第１の異常検出回路３３−１からの異常検出信号３３ａを受信したとき、第２の１ＰＰＳ信号４２ｂを選択して同期制御回路３２へ出力する。同期制御回路３２では、切替回路３４からの第２の１ＰＰＳ信号４２ｂにより、第１の１ＰＰＳ信号４２ａから第２の１ＰＰＳ信号４２ｂに切り替わったと認識される。ここで、第１の１ＰＰＳ信号４２ａと第２の１ＰＰＳ信号４２ｂとが共にＧＰＳにより制御されている場合、それらの信号の周期は同一となるため同期がとれる。ただし、これらの信号がＧＰＳの代わりに各ＩＥＤ（４−１、４−２）の夫々の内部クロックで生成されている場合、夫々の発振器素子の個体差により、周期Ｔ１ａと周期Ｔ１ｂとは同一にならない。従って、図８に示されるように、点線矢印で示される周期Ｔ１ａと実線矢印で示される周期Ｔ１ｂとの同期がとれないこととなり、例えば、１つ目の第２の１ＰＰＳ信号４２ｂのタイミングとデータ番号３２ｂが「１」のサンプリング信号３２ａのタイミングとがずれた状態となる。
【００６９】
（４）第２の１ＰＰＳ信号４２ｂが検出された場合、時間計測回路３１は、第２の１ＰＰＳ信号４２ｂを検出した時点からこの第２の１ＰＰＳ信号４２ｂの後のサンプリング信号３２ａが生成されるまでの期間（時間Ｔ２）を計測する。計測された時間Ｔ２は、計数回路３７に送信され、この時間Ｔ２に相当するクロック数が計数される。
【００７０】
（５）時間Ｔ２がサンプリング周期Ｔｂの２分の１未満（Ｔ２＜（Ｔｂ／２））、すなわち時間Ｔ２が１２５μｓ（Ｐ２１が５００クロック）未満の場合、同期制御回路３２は、１つ目の第２の１ＰＰＳ信号４２ｂが検出された後に生成されるサンプリング信号３２ａに、データ番号３２ｂとして「０」を付与して番号出力回路４０へ送信する。一方、この時間Ｔ２がサンプリング周期Ｔｂの２分の１以上（Ｔ２≧（Ｔｂ／２））、すなわち時間Ｔ２が１２５μs（Ｐ２１が５００クロック）以上の場合、同期制御回路３２は、上記サンプリング信号３２ａに、データ番号３２ｂとして「１」を付与して番号出力回路４０へ送信する。図８の例では、Ｔ２が１２５μｓ以上と仮定して、「１」のデータ番号３２ｂが付加されている。
【００７１】
（６）次に、時間計測回路３１は、第２の１ＰＰＳ信号４２ｂの周期Ｔ１ｂを計測し、計数回路３７は、この周期Ｔ１ｂにおける第２のクロック数Ｐ１１を計数する。ここで、周期Ｔ１ｂが計測されるまでは、第１のＩＥＤ４−１のクロック基準による４ｋＨｚのサンプリング信号３２ａが生成されていたが、第２の１ＰＰＳ信号４２ｂへの切替後は、第２のＩＥＤ４−２のクロック基準による４ｋＨｚのサンプリング信号３２ａが生成される。実施の形態１で説明したように、ＭＵ３や各ＩＥＤ（４−１、４−２）で使用されるクロックの精度は、通常、数十ＰＰＭ程度であり、その精度を１０ＰＰＭと仮定した場合、１秒間の誤差は、最大２０μｓとなる。クロック周波数を４ＭＨｚと仮定すると、サンプリング周期Ｔｂは、１０００クロック分に相当するため、２０μｓのクロック誤差は、８０クロックに相当する。すなわち、第２のＩＥＤ４−２を基準にした１秒間隔の周期Ｔ１ｂと、ＭＵ３を基準にした１秒間隔の時間Ｔとの間には、１秒間で最大８０クロックの差異がでることになる。従って、第２のクロック数Ｐ１１は、上述したクロック誤差を例にした場合、例えば４００００８０となる。従って、時間Ｔにおける第１のクロック数Ｐ（＝４００００００）と第２のクロック数Ｐ１１（＝４００００８０）との間には、８０クロックの差分が存在する。差分演算回路３６は、この第１のクロック数Ｐと第２のクロック数Ｐ１１との差分Ｍ１１を求め、同期制御回路３２へ出力する。
【００７２】
（７）同期制御回路３２は、この差分Ｍ１１のクロック数に相当するサンプリング信号３２ａに関して、その周期Ｔｂを実施の形態１と同様に補正する。このように、同期制御回路３２は、差分Ｍ１１の値に応じて、サンプリング信号３２ａの周期Ｔｂを制御する（周期Ｔｂを長くまたは短くする）ことで、例えば、図８に示される３つめの第２の１ＰＰＳ信号４２ｂのタイミングにデータ番号３２ｂが「０」のサンプリング信号３２ａの生成タイミングを同期させる。
【００７３】
（８）なお、第１の１ＰＰＳ信号４２ａから第２の１ＰＰＳ信号４２ｂに切り替わった場合、第２の１ＰＰＳ信号４２ｂとサンプリング信号３２ａとは、上述した第３のクロック数Ｐ２１分だけ同期していないこととなる。そこで、同期制御回路３２は、第２の１ＰＰＳ信号４２ｂの２周期目において、第３のクロック数Ｐ２１に相当するサンプリング信号３２ａに関して、その周期ＴｂをＩＥＤ４内の保護演算に影響のない短い時間（例えば１クロック）だけ補正する。なお、クロックの補正量は、１クロックに限定されるものではなく、保護演算に影響が範囲であれば２クロック以上であってもよい。
【００７４】
時間Ｔ２がサンプリング周期Ｔｂの２分の１未満（Ｔ２＜（Ｔｂ／２））、すなわち第３のクロック数Ｐ２１が５００クロック未満（例えば４００クロック）の場合、同期制御回路３２は、第２の１ＰＰＳ信号４２ｂの２周期目におけるデータ番号３２ｂが「０」から「３９９」までのサンプリング信号３２ａの周期Ｔｂを、例えば９９９クロック（＝１０００クロック−１クロック）に補正する。また、同期制御回路３２は、残りのサンプリング信号３２ａ、すなわちデータ番号３２ｂが「４００」から「３９９９」までのサンプリング信号３２ａの周期Ｔｂを１０００クロックとする。
【００７５】
時間Ｔ２がサンプリング周期Ｔｂの２分の１以上（Ｔ２≧（Ｔｂ／２））、すなわち第３のクロック数Ｐ２１が５００クロック以上（例えば９００クロック）の場合、同期制御回路３２は、第２の１ＰＰＳ信号４２ｂの２周期目におけるデータ番号３２ｂが「１」から「９０」までのサンプリング信号３２ａの周期Ｔｂを、例えば１００１クロック（＝１０００クロック＋１クロック）に補正する。また、同期制御回路３２は、残りのサンプリング信号３２ａ、すなわちデータ番号３２ｂが「１００」から「３９９９」までのサンプリング信号３２ａの周期Ｔｂを１０００クロックとする。
【００７６】
このように、同期制御回路３２は、第３のクロック数Ｐ２１に相当するサンプリング信号３２ａの周期Ｔｂを制御する（周期Ｔｂを長くまたは短くする）ことで、例えば、３つめの第２の１ＰＰＳ信号４２ｂのタイミングにおいて時間Ｔ２分の同期ずれが解消され、第２の１ＰＰＳ信号４２ｂのタイミングにデータ番号３２ｂが「０」のサンプリング信号３２ａの生成タイミングを同期させることが可能である。
【００７７】
なお、図８に示されるＴｂ１は、周期Ｔ１ｂおよび時間Ｔ２を用いて補正されたサンプリング信号３２ａの生成周期を示し、例えば「１」から「９９」までのサンプリング信号３２ａは１００１クロック毎に生成される。そして、「１００」から「３９９９」までのサンプリング信号３２ａは、１０００クロック毎の周期で生成される。
【００７８】
以上に説明したようの実施の形態２にかかるクロック数演算回路３８は、第１の外部機器（第１のＩＥＤ４−１）からの同期信号（第１の１ＰＰＳ信号４２ａ）の周期Ｔ１ａ内のクロック数と第２の外部機器（第２のＩＥＤ４−２）からの同期信号（第２の１ＰＰＳ信号４２ｂ）の周期Ｔ１ｂ内のクロック数とを各々第２のクロック数Ｐ１、Ｐ１１として求め、第１の１ＰＰＳ信号４２ａを検出してからサンプリング信号３２ａが生成されるまでの時間Ｔ２内のクロック数と第２の１ＰＰＳ信号４２ｂを検出してからサンプリング信号３２ａが生成されるまでの時間Ｔ２内のクロック数とを各々第３のクロック数Ｐ２、Ｐ２１として求め、同期制御部３９は、第１の１ＰＰＳ信号４２ａの異常が検出された場合、第１のクロック数Ｐと第２の１ＰＰＳ信号４２ｂに係る第２のクロック数Ｐ１１との差分Ｍ１１を求め、この差分Ｍ１１と第２の１ＰＰＳ信号４２ｂに係る第３のクロック数Ｐ２１とに基づいて、サンプリング信号３２ａの周期Ｔｂを制御してサンプリング信号３２ａの生成タイミングを第２の１ＰＰＳ信号４２ｂに同期させるようにしたので、第１の１ＰＰＳ信号４２ａから第２の１ＰＰＳ信号４２ｂに切り替わったタイミングに、サンプリング信号３２ａの生成タイミングを即座に同期させるのではなく、サンプリング信号３２ａの周期Ｔｂをゆっくりと変化させながら、サンプリング信号３２ａのタイミングを第２の１ＰＰＳ信号４２ｂに同期させることで、ＩＥＤ４での保護を継続させることが可能である。また、実施の形態１にかかる保護リレーと同様に、経年的あるいは温度環境などの影響によって変化する１ＰＰＳ信号（４２ａ、４２ｂ）の周期変動にも追随したサンプリング信号３２ａの出力が可能となる。また、実施の形態２にかかる保護制御装置は、各ＩＥＤ（４−１、４−２）の発振器素子の個体差により各信号の周期が同一でない場合でも上述した効果を得ることができる。
【００７９】
また、実施の形態１、２にかかる同期制御部３９は、サンプリング信号３２ａの周期Ｔｂを自己のクロック単位（例えば１クロック）で制御するようにしたので、ＩＥＤ４内の保護演算に影響を与えることなくサンプリング信号３２ａのタイミングを１ＰＰＳ信号４２に同期させることが可能である。
【００８０】
また、実施の形態１、２にかかる保護制御装置は、同期信号としてＧＰＳ（Global  Positioning  System）からの１ＰＰＳ信号（４２、４２ａ、４２ｂ）を用いてサンプリング信号３２ａの周期Ｔｂを制御するようにしたので、変電所機器の全体をＧＰＳによるサンプリングも含めた時刻同期化することも可能である。また、この１ＰＰＳ信号（４２、４２ａ、４２ｂ）は、時刻ログの時刻同期用して利用できる。
【００８１】
また、上記説明では、この発明の用途として、サンプリング同期信号として１ＰＰＳ信号４２を用いた例を説明したが、ＩＥＥＥ１５８８規格やＩＲＩＧ−Ｂ規格の信号をサンプリング同期信号として用いた場合でも同様の効果を得ることができる。
【００８２】
また、実施の形態１、２にかかる保護制御装置は、本発明の内容の一例を示すものであり、更なる別の公知技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは無論である。
【産業上の利用可能性】
【００８３】
以上のように、本発明は、主に保護制御装置のマージングユニットに適用可能であり、特に、サンプリング周期が不連続の場合でも保護を継続することができる発明として有用である。
【符号の説明】
【００８４】
１  母線
２、２−１、２−２  ＣＴ
３  ＭＵ
３−１  第１のＭＵ
３−２  第２のＭＵ
４  ＩＥＤ
４−１  第１のＩＥＤ（第１の外部機器）
４−２  第２のＩＥＤ（第２の外部機器）
５、５−１１、５−１２、５−２１、５−２２  プロセスバスケーブル
６、６−１１、６−１２、６−２１、６−２２  サンプリング制御信号ケーブル
１１、１１−１〜１１−ｎ  入力変換器
１２−１〜１２−ｎ  フィルター回路
１３−1〜１３−ｎ  サンプルホールド回路
１４  マルチプレクサ回路
１５  ＡＤ変換器
１５ａ  データ
１６  メモリー回路
１７  規格化回路
１７−１  第１の規格化回路
１７−２  第２の規格化回路
１８  光送信器
１８−１  第１の光送信器
１８−２  第２の光送信器
２０  光受信器
２０−１  第１の光受信器
２０−２  第２の光受信器
２１  制御信号出力回路（制御回路）
２２  復号回路
２２−１  第１の復号回路
２２−２  第２の復号回路
３０  クロック回路
３０ａ  クロック信号
３１  時間計測回路
３２  同期制御回路
３２ａ  サンプリング信号
３２ｂ  データ番号
３３−１  第１の異常検出回路
３３−２  第２の異常検出回路
３３ａ  異常検出信号
３４  切替回路
３５、３５−１、３５−２、３５−３、３５−４、４１、４１−１、４１−２、４１−３、４１−４  コネクタ
３６  差分演算回路
３７  計数回路
３８  クロック数演算部
３９  同期制御部
４０  番号出力回路
４２  １ＰＰＳ信号（同期信号）
４２ａ  第１の１ＰＰＳ信号（第１の同期信号）
４２ｂ  第２の１ＰＰＳ信号（第２の同期信号）
５０  データ出力部
Ｐ  第１のクロック数
Ｐ１、Ｐ１１  第２のクロック数
Ｐ２、Ｐ２１  第３のクロック数
Ｔ１ａ、Ｔ１ｂ  周期
Ｔａ  クロック周期
Ｔｂ、Ｔｂ１、Ｔｂ２  サンプリング周期
Ｔ、Ｔ２  時間
【図１】
2013054423.tif 000003
【図２】
2013054423.tif 000004
【図３】
2013054423.tif 000005
【図４】
2013054423.tif 000006
【図５】
2013054423.tif 000007
【図６】
2013054423.tif 000008
【図７】
2013054423.tif 000009
【図８】
2013054423.tif 000010
【手続補正書】
【提出日】平成24年3月15日(2012.3.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電力系統で検出された系統電気量を統合してデジタルデータに変換して出力する統合ユニットを備え、前記電力系統を保護する保護制御装置であって、
前記統合ユニットは、
外部からの同期信号に同期してサンプリング信号を生成し、このサンプリング信号が生成される毎にサイクリックにカウントアップされる番号と前記サンプリング信号とを制御信号として出力する制御信号出力回路と、
前記制御信号出力回路からの制御信号に基づいて、前記系統電気量をデジタルデータに変換して出力するデータ出力部と、
を備え、
前記制御信号出力回路は、
自己のクロックに基づいて、前記番号の最小値から最大値までの時間内の第１のクロック数と、前記同期信号の周期内の第２のクロック数と、前記同期信号を検出してから前記サンプリング信号が生成されるまでの時間内の第３のクロック数と、を求めるクロック数演算回路と、
前記第１のクロック数と前記第２のクロック数との差分を求め、この差分と前記第３のクロック数とに基づいて、前記サンプリング信号の周期を制御して前記サンプリング信号の生成タイミングを前記同期信号に同期させる同期制御部と、
を備えたことを特徴とする保護制御装置。
【請求項２】
クロック数演算回路は、
第１の外部機器からの同期信号の周期内のクロック数と第２の外部機器からの同期信号の周期内のクロック数とを各々前記第２のクロック数として求め、前記第１の外部機器からの同期信号を検出してから前記サンプリング信号が生成されるまでの時間内のクロック数と前記第２の外部機器からの同期信号を検出してから前記サンプリング信号が生成されるまでの時間内のクロック数とを各々前記第３のクロック数として求め、
前記同期制御部は、
前記第１の外部機器からの同期信号の異常が検出された場合、
前記第１のクロック数と前記第２の外部機器からの同期信号に係る前記第２のクロック数との差分を求め、この差分と前記第２の外部機器からの同期信号に係る第３のクロック数とに基づいて、前記サンプリング信号の周期を制御して前記サンプリング信号の生成タイミングを前記第２の外部機器からの同期信号に同期させることを特徴とする請求項１に記載の保護制御装置。
【請求項３】
前記同期制御部は、前記サンプリング信号の周期を自己のクロック単位で制御することを特徴とする請求項１に記載の保護制御装置。
【請求項４】
前記同期制御部は、前記同期信号としてＧＰＳ（Global  Positioning  System）からの１ＰＰＳ信号を用いて前記サンプリング信号の周期を制御することを特徴とする請求項１に記載の保護制御装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上述した課題を解決し、目的を達成するために、本発明は、電力系統で検出された系統電気量を統合してデジタルデータに変換して出力する統合ユニットを備え、前記電力系統を保護する保護制御装置であって、前記統合ユニットは、外部からの同期信号に同期してサンプリング信号を生成し、このサンプリング信号が生成される毎にサイクリックにカウントアップされる番号と前記サンプリング信号とを制御信号として出力する制御信号出力回路と、前記制御信号出力回路からの制御信号に基づいて、前記系統電気量をデジタルデータに変換して出力するデータ出力部と、を備え、前記制御信号出力回路は、自己のクロックに基づいて、前記番号の最小値から最大値までの時間内の第１のクロック数と、前記同期信号の周期内の第２のクロック数と、前記同期信号を検出してから前記サンプリング信号が生成されるまでの時間内の第３のクロック数と、を求めるクロック数演算回路と、前記第１のクロック数と前記第２のクロック数との差分を求め、この差分と前記第３のクロック数とに基づいて、前記サンプリング信号の周期を制御して前記サンプリング信号の生成タイミングを前記同期信号に同期させる同期制御部と、を備えたことを特徴とする。
【国際調査報告】
2013054423.tif 000011
2013054423.tif 000012