(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部に形成された第１ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜であって、その内部に電荷蓄積部を有する前記第１絶縁膜と、
を有し、
前記第１絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の第２酸化シリコン膜とを有し、
前記窒化シリコン膜と前記第２酸化シリコン膜との間に、金属元素からなる複数のメタルドットが形成されており、
前記窒化シリコン膜および前記複数のメタルドットは、電荷を蓄積する機能を有していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記窒化シリコン膜と前記第２酸化シリコン膜との間において、前記窒化シリコン膜の上面上に、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で前記金属元素が存在していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記金属元素は、チタン、ニッケル、タングステン、またはタンタルであることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記金属元素は、チタンであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体基板の上部に形成され、前記第１ゲート電極と隣合う第２ゲート電極と、
前記第２ゲート電極と前記半導体基板との間に形成された第２絶縁膜と、
を更に有し、
前記第１絶縁膜は、前記第１ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成されていることを特徴とする半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の上部に形成された第１ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成され、内部に電荷蓄積部を有する第１ゲート絶縁膜と、
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板の主面に、前記第１ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第１絶縁膜を形成する工程、
（ｃ）前記半導体基板上に前記第１絶縁膜を介して前記第１ゲート電極を形成する工程、
を有し、
前記第１絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の第２酸化シリコン膜とを有し、
前記窒化シリコン膜と前記第２酸化シリコン膜との間に、金属元素からなる複数のメタルドットが形成されており、
前記窒化シリコン膜および前記複数のメタルドットは、電荷を蓄積する機能を有していることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第１絶縁膜の前記窒化シリコン膜と前記第２酸化シリコン膜との間において、前記窒化シリコン膜の上面上に、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で前記金属元素が存在していることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面に、前記第１酸化シリコン膜を形成する工程、
（ｂ２）前記第１酸化シリコン膜上に前記窒化シリコン膜を形成する工程、
（ｂ３）前記（ｂ２）工程後、前記窒化シリコン膜上に、前記複数のメタルドットを形成する工程、
（ｂ４）前記（ｂ３）工程後、前記窒化シリコン膜上に、前記複数のメタルドットを覆うように、前記第２酸化シリコン膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｂ３）工程では、前記窒化シリコン膜上に、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で前記金属元素を堆積することにより、前記複数のメタルドットを形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記（ｂ３）工程では、スパッタリング法またはＡＬＤ法により前記金属元素を堆積することにより、前記複数のメタルドットを形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｂ３）工程では、スパッタリング法により前記金属元素を堆積することにより、前記複数のメタルドットを形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項６記載の半導体装置の製造方法において、
前記金属元素は、チタン、ニッケル、タングステン、またはタンタルであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記金属元素は、チタンであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項６記載の半導体装置の製造方法において、
前記（ａ）工程後で、前記（ｂ）工程前に、
（ａ１）前記半導体基板の主面に第２ゲート絶縁膜用の第２絶縁膜を形成する工程、
（ａ２）前記第２絶縁膜上に第２ゲート電極用の第２導電体膜を形成する工程、
（ａ３）前記第２導電体膜をパターニングして、前記半導体基板上に前記第２絶縁膜を介して前記第２ゲート電極を形成する工程、
を更に有し、
前記（ｂ）工程では、前記半導体基板の主面と前記第２ゲート電極の表面に、前記第１絶縁膜が形成され、
前記（ｃ）工程は、
（ｃ１）前記第１絶縁膜上に前記第１ゲート電極用の第１導電体膜を形成する工程、
（ｃ２）前記第１導電体膜をエッチバックすることで、前記第２ゲート電極の側壁上に前記第１絶縁膜を介して前記第１導電体膜を残して前記第１ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００３−３０９１９３号公報（特許文献１）には、ＭＯＮＯＳ型メモリに関する技術が記載されている。
【０００４】
特開２０００−２２００５号公報（特許文献２）には、ナノクリスタル浮遊ゲートに関する技術が記載されている。
【０００５】
特開２０１０−１６１１５４号公報（特許文献３）には、シリコンナノドットに関する技術が記載されている。
【０００６】
特開２０１１−１４６６１２号公報（特許文献４）には、ＭＯＮＯＳ型メモリに関する技術が記載されている。
【０００７】
非特許文献１には、ＭＯＮＯＳ構造における電荷トラップに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−３０９１９３号公報
【特許文献２】特開２０００−２２００５号公報
【特許文献３】特開２０１０−１６１１５４号公報
【特許文献４】特開２０１１−１４６６１２号公報
【非特許文献】
【０００９】
【非特許文献１】『Characterization of Charge Traps in Metal-Oxide-Nitride-Oxide-Semiconductor (MONOS) Structures for Embedded Flash Memories』T. Ishida, et al. : IRPS 2006 (IEEE International Reliability Physics Symposium) p.516
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のスプリットゲート型の不揮発性メモリには、積層ゲート絶縁膜として、例えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜が形成される。
【００１１】
近年、上記不揮発性メモリにおいては、その電気的性能を向上させることが望まれている。
【００１２】
本発明の目的は、半導体装置の電気的性能を向上できる技術を提供することである。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、メモリトランジスタのゲート絶縁膜が、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の第２酸化シリコン膜とを有し、前記窒化シリコン膜と前記第２酸化シリコン膜との間、または前記窒化シリコン膜中に、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で金属元素が存在しているものである。
【００１６】
また、代表的な実施の形態による半導体装置の製造方法は、メモリトランジスタのゲート絶縁膜を、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の第２酸化シリコン膜と、前記窒化シリコン膜と前記第２酸化シリコン膜との間または前記窒化シリコン膜中に１×１０１３〜２×１０１４原子／ｃｍ２の面密度で導入された金属元素とにより形成するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
代表的な実施の形態によれば、半導体装置の電気的性能を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の一部を拡大した部分拡大断面図である。
【図３】メモリセルの等価回路図である。
【図４】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図７】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１の工程の詳細を示す要部断面図である。
【図１３】図１１の工程の詳細を示す要部断面図である。
【図１４】図１１の工程の詳細を示す要部断面図である。
【図１５】図１１の工程の詳細を示す要部断面図である。
【図１６】図１１の工程の詳細を示す要部断面図である。
【図１７】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】比較例の半導体装置の要部断面図である。
【図３０】半導体基板からメモリゲート電極にかけてのエネルギーバンド図である。
【図３１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３２】本発明の他の実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３３】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２３】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００２４】
本実施の形態の半導体装置を図面を参照して説明する。
【００２５】
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。図３は、メモリセルＭＣの等価回路図である。なお、図２は、図面を見やすくするために、図１に示される層間絶縁膜２２については図示を省略している。
【００２６】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（後述の素子分離領域２に対応するが、ここでは図示されていない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。メモリセル領域のｐ型ウエルＰＷ１には、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には、実際には複数のメモリセルＭＣがアレイ状に形成されており、図１には、そのうちの１つのメモリセルＭＣの断面が示されている。各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
【００２７】
図１〜図３に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２８】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００２９】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００３０】
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜５とを有している。
【００３１】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【００３２】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面（側壁）上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【００３３】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）との間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００３４】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化物膜を使用してもよい。
【００３５】
絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃとを有する積層膜からなるが、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で金属元素Ｍを導入している。具体的には、絶縁膜５において、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に、金属元素Ｍからなる複数のメタルドット６が配置（形成）されている。ここで、絶縁膜５に導入した金属元素を金属元素Ｍと表記する。金属元素Ｍとしては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、またはタンタル（Ｔａ）が好ましいが、特に好ましいのはチタン（Ｔｉ）である。
【００３６】
すなわち、絶縁膜５は、酸化シリコン膜５ａと、酸化シリコン膜５ａ上に形成された窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上に形成されたメタルドット６と、窒化シリコン膜５ｂ上にメタルドット６を覆うように形成された酸化シリコン膜５ｃとを有する積層膜からなる。つまり、絶縁膜５において、窒化シリコン膜５ｂの上面に複数のメタルドット６が分散して配置されており、酸化シリコン膜５ｃは、窒化シリコン膜５ｂ上に、それら複数のメタルドット６を覆うように形成されている。
【００３７】
本実施の形態では、絶縁膜５において、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で金属元素Ｍを導入しており、具体的には、金属元素Ｍからなる複数のメタルドット６が配置（形成）されている。窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間の金属元素Ｍの面密度は、２×１０１４原子／ｃｍ２以下と非常に小さく、金属原子（金属元素Ｍの原子）が平面的に連続して連続膜（層）を形成するのではない。すなわち、数個程度の金属原子（金属元素Ｍの原子）が塊となって個々のメタルドット６を構成し、窒化シリコン膜５ｂの表面（上面）に複数のメタルドット６が分散して配置され、個々のメタルドット６同士は互いに離間している。
【００３８】
なお、図１では、図面を見やすくするために、酸化シリコン膜５ａ、窒化シリコン膜５ｂ、メタルドット６および酸化シリコン膜５ｃからなる積層膜を、単に絶縁膜５として図示しているが、実際には、図２に示されるように、絶縁膜５は、酸化シリコン膜５ａ、窒化シリコン膜５ｂ、メタルドット６および酸化シリコン膜５ｃの積層膜からなる。
【００３９】
メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間の領域とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の領域とに延在している絶縁膜５を、ゲート絶縁膜（積層ゲート絶縁膜、積層構造のゲート絶縁膜）とみなすことができる。但し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００４０】
絶縁膜５のうち、窒化シリコン膜５ｂとメタルドット６は、電荷を蓄積する機能を有しており、電荷蓄積部として機能することができる。すなわち、窒化シリコン膜５ｂは、絶縁膜５中に形成されたトラップ性絶縁膜（電荷蓄積層）であり、メタルドット６は、絶縁膜５中に形成されたトラップ性メタルドット（ドット状電荷蓄積部）である。このため、絶縁膜５は、その内部に電荷蓄積部（ここでは窒化シリコン膜５ｂおよびメタルドット６）を有する絶縁膜とみなすことができる。
【００４１】
窒化シリコン膜５ｂおよびメタルドット６の上下に位置する酸化シリコン膜５ｃおよび酸化シリコン膜５ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。窒化シリコン膜５ｂおよびメタルドット６を酸化シリコン膜５ｃおよび酸化シリコン膜５ａで挟んだ構造とすることで、窒化シリコン膜５ｂおよびメタルドット６への電荷の蓄積が可能となる。
【００４２】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域８ａと、ｎ−型半導体領域８ａよりも高い不純物濃度を有するｎ＋型半導体領域９ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域８ｂと、ｎ−型半導体領域８ｂよりも高い不純物濃度を有するｎ＋型半導体領域９ｂとを有している。ｎ＋型半導体領域９ａは、ｎ−型半導体領域８ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域９ｂは、ｎ−型半導体領域８ｂよりも接合深さが深くかつ不純物濃度が高い。
【００４３】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、サイドウォールスペーサＳＷが形成されている。
【００４４】
ソース部のｎ−型半導体領域８ａは、メモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域９ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域８ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下（下方）に形成され、高濃度のｎ＋型半導体領域９ａは、低濃度のｎ−型半導体領域８ａの外側に形成されている。従って、低濃度のｎ−型半導体領域８ａは、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域９ａは、低濃度のｎ−型半導体領域８ａに接し（隣接し）、メモリトランジスタのチャネル領域からｎ−型半導体領域８ａの分だけ離間するように形成されている。
【００４５】
ドレイン部のｎ−型半導体領域８ｂは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域９ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの側面（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域８ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下（下方）に形成され、高濃度のｎ＋型半導体領域９ｂは、低濃度のｎ−型半導体領域８ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域８ｂは、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域９ｂは、低濃度のｎ−型半導体領域８ｂに接し（隣接し）、制御トランジスタのチャネル領域からｎ−型半導体領域８ｂの分だけ離間するように形成されている。
【００４６】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４７】
制御ゲート電極ＣＧは、導電体（導電体膜）からなるが、例えば、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４からなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４からなる。
【００４８】
メモリゲート電極ＭＧは、導電体（導電体膜）からなり、例えば、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜７からなる。具体的には、半導体基板１上に制御ゲート電極ＣＧを覆うように形成したシリコン膜７（例えばｎ型不純物を導入した多結晶シリコン膜）を異方性エッチング（エッチバック）し、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してシリコン膜７を残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの一方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。
【００４９】
メモリゲート電極ＭＧ（を構成するシリコン膜７）の上部（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４）の上部（上面）とｎ＋型半導体領域９ａ，９ｂの上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）１１が形成されている。金属シリサイド層１１は、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。制御ゲート電極ＣＧを構成するシリコン膜４と、その上部の金属シリサイド層１１とを合わせたものを、制御ゲート電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成するシリコン膜７と、その上部の金属シリサイド層１１とを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１１を形成しない場合もあり得る。
【００５０】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
【００５１】
層間絶縁膜ＩＬ１にはコンタクトホール（開口部、貫通孔）ＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。
【００５２】
プラグＰＧは、コンタクトホールＣＮＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。
【００５３】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域９ａ，９ｂ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域９ａ，９ｂ（の表面上の金属シリサイド層１１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１１）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１１）の一部などが露出される。そして、その露出部（コンタクトホールＣＮＴの底部の露出部）にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域９ｂ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【００５４】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、層間絶縁膜ＩＬ１上に形成された絶縁膜（図１には示されていないが後述の層間絶縁膜ＩＬ２に対応する）に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。
【００５５】
配線Ｍ１よりも更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００５６】
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１および図２に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５７】
なお、図４の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００５８】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００５９】
ＳＳＩ方式の書込みでは、例えば図４の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）に電子（エレクトロン）を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００６０】
ＦＮ方式の書込みでは、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）に注入することで書込みを行う。この際、電子はメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜５ｃをトンネリングして絶縁膜５中に注入され、絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００６１】
なお、ＦＮ方式の書込みにおいて、半導体基板１から電子をトンネリングさせて絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００６２】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００６３】
ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）に注入することにより消去を行う。例えば図４の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる（消去状態となる）。
【００６４】
ＦＮ方式の消去では、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）に注入することで消去を行う。この際、ホールはメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜５ｃをトンネリングして絶縁膜５中に注入され、絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
【００６５】
なお、ＦＮ方式の消去において、半導体基板１からホールをトンネリングさせて絶縁膜５中の電荷蓄積部（窒化シリコン膜５ｂおよびメタルドット６）に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００６６】
読出し時には、例えば図４の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００６７】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００６８】
図５および図６は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。なお、図６は、図５のステップＳ７（絶縁膜５形成工程）の詳細を示すプロセスフローが示されている。図７〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図７〜図１１および図１７〜図２８の断面図には、メモリセル領域（不揮発性メモリのメモリセルＭＣが形成される領域）１Ａおよび周辺回路領域（不揮発性メモリ以外の回路が形成される領域）１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図１２〜図１６は、図１１の工程（ステップＳ７の絶縁膜５形成工程）の詳細を示す要部断面図が示されており、メモリセル領域１Ａの一部が拡大して示されている。
【００６９】
メモリセル領域１Ａと周辺回路領域１Ｂとは同じ半導体基板１に形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図７〜図１１および図１７〜図２８の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
【００７０】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
【００７１】
図７に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図５のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図５のステップＳ２）。
【００７２】
素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。
【００７３】
次に、図８に示されるように、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図５のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板１の主面から所定の深さにわたって形成される。
【００７４】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるｎチャネル型ＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００７５】
次に、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板１の主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜３を形成する（図５のステップＳ４）。
【００７６】
絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。絶縁膜３を熱酸化法により形成した場合には、素子分離領域２上には絶縁膜３は形成されない。
【００７７】
次に、図９に示されるように、半導体基板１の主面（主面全面）上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜３上に、制御ゲート電極ＣＧ形成用の導電体膜としてシリコン膜４を形成（堆積）する（図５のステップＳ５）。
【００７８】
シリコン膜４は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜４をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。また、シリコン膜４は、成膜時の段階では、ノンドープのシリコン膜とすることができる。
【００７９】
シリコン膜４を形成した後、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、メモリセル領域１Ａのシリコン膜４にｎ型不純物をイオン注入法などによって導入することにより、メモリセル領域１Ａのシリコン膜４をｎ型のシリコン膜４とする。すなわち、メモリセル領域１Ａのシリコン膜４にｎ型不純物が導入されて、メモリセル領域１Ａのシリコン膜４が、ｎ型不純物が導入されたｎ型のシリコン膜４となる。この際、周辺回路領域１Ｂのシリコン膜４には、ｎ型不純物は導入（イオン注入）されない。
【００８０】
次に、図１０に示されるように、メモリセル領域１Ａのｎ型のシリコン膜４をエッチングによりパターニングして制御ゲート電極ＣＧを形成する（図５のステップＳ６）。ステップＳ６のパターニング工程は、例えば次のようにして行うことができる。
【００８１】
すなわち、シリコン４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域１Ａのシリコン膜４をエッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
【００８２】
このようにして、ステップＳ６でシリコン膜４がパターニングされ、図１０に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜４からなる制御ゲート電極ＣＧが形成される。このとき、周辺回路領域１Ｂでは、上述したようにフォトレジストパターンを形成していたため、シリコン膜４のパターニングは行われず、シリコン膜４がそのまま残存する。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜４からなる制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となる。
【００８３】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３（すなわちゲート絶縁膜となる部分以外の絶縁膜３）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００８４】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００８５】
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図１１に示されるように、半導体基板１の主面全面に、すなわち、半導体基板１の主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜５を形成する（図５のステップＳ７）。また、周辺回路領域１Ｂでは、シリコン膜４が残存しているので、このシリコン膜４の表面（上面および側面）上にも絶縁膜５が形成される。このため、ステップＳ７において、絶縁膜５は、半導体基板１上に、制御ゲート電極ＣＧおよび周辺回路領域１Ｂのシリコン膜４を覆うように形成される。
【００８６】
絶縁膜５は、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上に形成された窒化シリコン膜（窒化膜）５ｂと、窒化シリコン膜５ｂ上に形成されたメタルドット６と、窒化シリコン膜５ｂ上にメタルドット６を覆うように形成された酸化シリコン膜（酸化膜）５ｃとの積層膜からなる。なお、図面を見やすくするために、図１１では、酸化シリコン膜５ａ、窒化シリコン膜５ｂ、メタルドット６および酸化シリコン膜５ｃからなる絶縁膜５を、単に絶縁膜５として図示しているが、実際には、図１１において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜５は、酸化シリコン膜５ａ、窒化シリコン膜５ｂ、メタルドット６および酸化シリコン膜５ｃからなる。
【００８７】
ステップＳ７の絶縁膜５形成工程について、図６および図１２〜図１６を参照して具体的に説明する。図１２は、絶縁膜５を形成する直前の状態が示されており、図１０と同じ工程段階（制御ゲート電極ＣＧを形成した後で絶縁膜５を形成する前の段階）に対応している。
【００８８】
図１０および図１２に示されるように制御ゲート電極ＣＧを形成した後、絶縁膜５を形成するには、まず、図１３に示されるように、酸化シリコン膜５ａを形成する（図６のステップＳ７ａ）。
【００８９】
酸化シリコン膜５ａは、例えば酸化処理（熱酸化処理）により形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いれば、より好ましい。酸化シリコン膜５ａの膜厚（形成膜厚）は、例えば２〜５ｎｍ程度とすることができる。酸化シリコン膜５ａを、ＣＶＤ法により形成することも可能である。
【００９０】
酸化シリコン膜５ａは、制御ゲート電極ＣＧおよびシリコン膜４（周辺回路領域１Ｂのシリコン膜４）で覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面と、制御ゲート電極ＣＧの表面（側面および上面）と、シリコン膜４（周辺回路領域１Ｂのシリコン膜４）の表面（側面および上面）とに形成される。
【００９１】
次に、図１４に示されるように、酸化シリコン膜５ａ上に、窒化シリコン膜５ｂを形成する（図６のステップＳ７ｂ）。
【００９２】
窒化シリコン膜５ｂは、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition：原子層堆積）法により形成することができる。窒化シリコン膜５ｂの形成にＣＶＤ法を用いる場合は、成膜ガスとしては、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）およびアンモニア（ＮＨ３）を用いることができる。また、窒化シリコン膜５ｂの形成にＡＬＤ法を用いる場合は、成膜ガスとしては、例えばシラン（ＳｉＨ４）およびアンモニア（ＮＨ３）を用いることができる。窒化シリコン膜５ｂの膜厚（形成膜厚）は、例えば２〜５ｎｍ程度とすることができる。
【００９３】
次に、図１５に示されるように、窒化シリコン膜５ｂ上に金属元素Ｍを堆積させる（図６のステップＳ７ｃ）。このステップＳ７ｃでは、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で金属元素Ｍを堆積させる。
【００９４】
ステップＳ７ｃで、窒化シリコン膜５ｂ上に、１×１０１３〜２×１０１４原子／ｃｍ２程度の面密度で金属元素Ｍを堆積させることにより、窒化シリコン膜５ｂ上に、金属元素Ｍからなる複数のメタルドット６を形成することができる。ステップＳ７ｃの金属元素Ｍの微量堆積法（メタルドット６の形成法）としては、例えばスパッタリング法またはＡＬＤ法があるが、スパッタリング法が、下地の影響を受けにくいため、より好ましい。
【００９５】
ステップＳ７ｃでは、窒化シリコン膜５ｂ上に金属原子（金属元素Ｍの原子）を付着（堆積）させるのであるが、付着（堆積）した金属原子が平面的に連続して連続膜を形成するのではない。すなわち、数個程度の金属原子が塊となって窒化シリコン膜５ｂ上に付着してメタルドット６となり、個々のメタルドット６同士は、互いに離間している。すなわち、窒化シリコン膜５ｂの表面（上面）に、複数のメタルドット６が分散して形成（配置）される。
【００９６】
メタルドット６は、数個（平均（中央値）で概ね１０個以下）の金属原子の塊（微粒子）であり、１ｎｍにも満たない大きさの粒（粒子、金属原子の塊）とみなすこともできる。すなわち、個々のメタルドット６は、概ね１０個以下（１〜１０個）の金属原子（金属元素Ｍの原子）によって構成されている。電荷同士の距離が近いと強いクーロン反発力が働くことになるため、製造された半導体装置（のメモリセルＭＣ）においては、１個のメタルドット６当たり１個の電子が蓄積され得る。すなわち、１個のメタルドット６を構成する金属原子の数は数個（数原子）程度であり、非常に小さいため、１個のメタルドット６に複数の電子は蓄積できず、１個のメタルドット６当たり１個の電子を蓄積することができる。
【００９７】
このため、窒化シリコン膜５ｂ上に１×１０１３〜２×１０１４原子／ｃｍ２程度の面密度で金属元素（金属原子）を堆積させることによりメタルドット６を形成した場合には、1個のメタルドット６が平均で５〜１０個程度の金属原子で構成されているとすると、窒化シリコン膜５ｂ上に１ｃｍ２当たり１×１０１２〜４×１０１３個程度のメタルドット６が分散して形成されることになる。この場合、製造された半導体装置（のメモリセルＭＣ）において、１個のメタルドット６に１個の電子を蓄積できるため、窒化シリコン膜５ｂ上に分散して配置されたメタルドット６に電子を蓄積することによって、１×１０１２〜４×１０１３／ｃｍ２の電子を蓄積できることになる。
【００９８】
次に、図１６に示されるように、窒化シリコン膜５ｂ上に、メタルドット６を覆うように、酸化シリコン膜５ｃを形成する（図６のステップＳ７ｄ）。
【００９９】
酸化シリコン膜５ｃは、例えばＣＶＤ法により形成することができる。この際、ＴＥＯＳ（Tetraethyl orthosilicate：Ｓｉ（ＯＣ２Ｈ５）４）を用いたＣＶＤ法を用いることができる。また、ＤＣＳ（Dichlorosilane：ＳｉＣｌ２Ｈ２）およびＮ２Ｏ２（二酸化二窒素）ガスを反応させて形成するＤＣＳ−ＨＴＯ（High Temperature Oxide）酸化膜により、酸化シリコン膜５ｃを形成することもできる。酸化シリコン膜５ｃの膜厚（形成膜厚）は、例えば２〜５ｎｍ程度とすることができる。
【０１００】
酸化シリコン膜５ａの膜厚を２〜５ｎｍ程度とし、窒化シリコン膜５ｂの膜厚を２〜５ｎｍ程度とし、酸化シリコン膜５ｃの膜厚を２〜５ｎｍ程度とした場合には、絶縁膜５のＥＯＴ（Equivalent Oxide Thickness：酸化膜等価膜厚）は、５．５〜１３．７ｎｍ程度となる。
【０１０１】
メモリセル領域１Ａに形成された絶縁膜５は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。絶縁膜５は、電荷保持機能が必要であるため、電荷蓄積部（ここでは窒化シリコン膜５ｂおよびメタルドット６）を電荷ブロック層（ここでは酸化シリコン膜５ａ，５ｃ）で挟んだ構造を有しており、電荷蓄積部（ここでは窒化シリコン膜５ｂおよびメタルドット６）のポテンシャル障壁高さに比べ、電荷ブロック層（ここでは酸化シリコン膜５ａ，５ｃ）のポテンシャル障壁高さが高くなる。
【０１０２】
このようにステップＳ７ａ，Ｓ７ｂ，Ｓ７ｃ，Ｓ７ｄを行うことにより、図１１および図１６に示されるように、酸化シリコン膜５ａ、窒化シリコン膜５ｂ、メタルドット６および酸化シリコン膜５ｃからなる絶縁膜５が形成される。図１１と図１６とは、同じ工程段階（ステップＳ７ｄの酸化シリコン膜５ｃ形成工程を行った段階、すなわち絶縁膜５形成工程を終了した段階）に対応している。
【０１０３】
次に、図１７に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜５上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいてはシリコン膜４を覆うように、メモリゲート電極ＭＧ形成用の導電体膜としてシリコン膜７を形成（堆積）する（図５のステップＳ８）。
【０１０４】
シリコン膜７は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜７の膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜７をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１０５】
シリコン膜７は、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜７の成膜後のイオン注入でシリコン膜７にｎ型不純物を導入することもできるが、シリコン膜７の成膜時にシリコン膜７にｎ型不純物を導入することもできる。シリコン膜７の成膜時にｎ型不純物を導入する場合には、シリコン膜７の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜７を成膜することができる。いずれにしても、メモリセル領域１Ａおよび周辺回路領域１Ｂに、ｎ型不純物が導入されたシリコン膜７が形成される。
【０１０６】
次に、異方性エッチング技術により、シリコン膜７をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図５のステップＳ９）。
【０１０７】
ステップＳ９のエッチバック工程では、シリコン膜７の堆積膜厚の分だけシリコン膜７を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜５を介して）シリコン膜７をサイドウォールスペーサ状に残し、他の領域のシリコン膜７を除去する。これにより、図１８に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜７により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜７により、シリコンスペーサＳＰ１が形成される。メモリゲート電極ＭＧは、絶縁膜５上に、制御ゲート電極ＣＧと絶縁膜５を介して隣り合うように形成される。
【０１０８】
シリコンスペーサＳＰ１は、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させているシリコン膜４の側壁上にも、絶縁膜５を介してシリコンスペーサＳＰ１が形成され得る。
【０１０９】
ステップＳ９のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサＳＰ１で覆われていない領域の絶縁膜５が露出される。ステップＳ９で形成されたメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜５が介在している。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ８で堆積するシリコン膜７の堆積膜厚を調整することで、メモリゲート長（メモリゲート電極ＭＧのゲート長）を調整することができる。
【０１１０】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰ１を除去する（図５のステップＳ１０）。その後、このフォトレジストパターンを除去する。ステップＳ１０のエッチング工程により、図１９に示されるように、シリコンスペーサＳＰ１が除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【０１１１】
次に、図２０に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図５のステップＳ１１）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜５は、除去されずに残存し、他の領域の絶縁膜５は除去される。図２０からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって絶縁膜５が連続的に延在している。
【０１１２】
次に、周辺回路領域１Ｂのシリコン膜４をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図２１に示されるように、周辺回路領域１Ｂにゲート電極ＧＥを形成する（図５のステップＳ１２）。このステップＳ１２のパターニング工程は、例えば次のようにして行うことができる。
【０１１３】
すなわち、周辺回路領域１Ｂに形成されているシリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのｐチャネル型ＭＩＳＦＥＴ形成予定領域にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、周辺回路領域１Ｂのシリコン膜４にｎ型不純物をイオン注入法などによって導入する。これにより、周辺回路領域１Ｂのｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜４が、ｎ型のシリコン膜４となる。その後、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのゲート電極ＧＥ形成予定領域とにこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜４をエッチング（ドライエッチング）してパターニングする。このとき、メモリセル領域１Ａは、フォトレジストパターンで覆われており、エッチングされない。その後、このフォトレジストパターンを除去する。これにより、図２１に示されるように、パターニングされたｎ型のシリコン膜４からなるゲート電極ＧＥが周辺回路領域１Ｂに形成される。ゲート電極ＧＥは、周辺回路を構成するＭＩＳＦＥＴのゲート電極である。
【０１１４】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、図２２に示されるように、ｎ−型半導体領域（不純物拡散層）８ａ，８ｂ，８ｃを形成する（図５のステップＳ１３）。
【０１１５】
この際、ｎ−型半導体領域８ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域８ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁に自己整合して形成される。ｎ−型半導体領域８ａおよびｎ−型半導体領域８ｂは、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域８ｃは周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域８ａとｎ−型半導体領域８ｂとｎ−型半導体領域８ｃとは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１１６】
次に、図２３に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上と、ゲート電極ＧＥの側壁上とに、絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図５のステップＳ１４）。
【０１１７】
ステップＳ１４のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板１の主面全面上に絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）をＣＶＤ法などを用いて堆積し、この絶縁膜を異方性エッチング（エッチバック）することによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥ１，ＧＥ２の側壁上とに選択的にこの絶縁膜を残して、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、ゲート電極ＧＥの両側壁上と、制御ゲート電極ＣＧの側壁のうち、絶縁膜５を介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜５を介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
【０１１８】
次に、図２４に示されるように、ｎ＋型半導体領域（不純物拡散層）９ａ，９ｂ，９ｃをイオン注入法などを用いて形成する（図５のステップＳ１５）。
【０１１９】
ステップＳ１５において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、ｎ＋型半導体領域９ａ，９ｂ，９ｃを形成することができる。この際、ｎ＋型半導体領域９ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域９ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域９ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域９ａとｎ＋型半導体領域９ｂとｎ＋型半導体領域９ｃは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１２０】
このようにして、ｎ−型半導体領域８ａとそれよりも高不純物濃度のｎ＋型半導体領域９ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域８ｂとそれよりも高不純物濃度のｎ＋型半導体領域９ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域８ｃとそれよりも高不純物濃度のｎ＋型半導体領域９ｃとにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域が形成される。
【０１２１】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域８ａ，８ｂ，８ｃおよびｎ＋型半導体領域９ａ，９ｂ，９ｃ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図５のステップＳ１６）。
【０１２２】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
【０１２３】
次に、半導体基板１の主面全面上に酸化シリコン膜（ここでは図示せず）をＣＶＤ法などを用いて形成する。それから、この酸化シリコン膜（この酸化シリコン膜は金属シリサイド層１１を形成すべきでないシリコン領域上に残される）をフォトリソグラフィ法およびエッチング法を用いて除去して、ｎ＋型半導体領域９ａ，９ｂ，９ｃの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とゲート電極ＧＥの上面の各シリコン面（シリコン領域、シリコン膜）を露出させる。
【０１２４】
次に、図２５に示されるように、ｎ＋型半導体領域９ａ，９ｂ，９ｃの上面（表面）上とメモリゲート電極ＭＧの上面（サイドウォールスペーサＳＷで覆われていない部分）上と制御ゲート電極ＣＧの上面上とゲート電極ＧＥの上面上とを含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属膜１０を形成（堆積）する。金属膜１０は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。
【０１２５】
次に、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域９ａ，９ｂ，９ｃ、制御ゲート電極ＣＧ（シリコン膜４）、メモリゲート電極ＭＧ（シリコン膜７）およびゲート電極ＧＥ（シリコン膜４）の各上層部分（表層部分）を金属膜１０と反応させる。これにより、図２６に示されるように、ｎ＋型半導体領域９ａ，９ｂ，９ｃ、制御ゲート電極ＣＧ（シリコン膜４）、メモリゲート電極ＭＧ（シリコン膜７）およびゲート電極ＧＥ（シリコン膜４）の各上部（上面、表面、上層部）に、それぞれ金属シリサイド層１１が形成される。金属シリサイド層１１は、例えばコバルトシリサイド層（金属膜１０がコバルト膜の場合）、ニッケルシリサイド層（金属膜１０がニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜１０がニッケル白金合金膜の場合）とすることができる。その後、未反応の金属膜１０を除去する。図２６にはこの段階の断面図が示されている。
【０１２６】
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域９ａ，９ｂ，９ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層１１を形成し、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
【０１２７】
次に、図２７に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１を形成（堆積）する。
【０１２８】
層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて層間絶縁膜ＩＬ１の上面を平坦化する。
【０１２９】
次に、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。
【０１３０】
次に、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１３１】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２７では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１３２】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域９ａ，９ｂ，９ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域９ａ，９ｂ，９ｃ（の表面上の金属シリサイド層１１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１１）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１１）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層１１）の一部などが露出される。なお、図２７の断面図においては、ｎ＋型半導体領域９ｂ，９ｃ（の表面上の金属シリサイド層１１）の一部がコンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１３３】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線である配線（配線層）Ｍ１を形成するが、この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１３４】
まず、図２８に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図２８では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１３５】
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域９ｃ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１３６】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１３７】
次に、比較例を参照しながら、本実施の形態の構成や効果について、より詳細に説明する。
【０１３８】
まず、比較例の半導体装置について説明する。図２９は、比較例の半導体装置の要部断面図であり、本実施の形態の上記図２に相当するものである。
【０１３９】
図２９に示される比較例の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であり、半導体基板１０１のｐ型ウエルＰＷ１０１の上部に、不揮発性メモリセルを構成する制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とが互いに隣合うように形成されている。制御ゲート電極ＣＧ１０１とｐ型ウエルＰＷ１０１との間には、ゲート絶縁膜としての絶縁膜１０３が形成されている。また、メモリゲート電極ＭＧ１０１とｐ型ウエルＰＷ１０１との間および制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１との間には、酸化シリコン膜１０５ａ、窒化シリコン膜１０５ｂおよび酸化シリコン膜１０５ｃの積層膜からなる絶縁膜１０５が形成されている。制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１は、それぞれｎ型ポリシリコン膜により形成され、上部に金属シリサイド層１１１が形成されている。制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の互いに隣接する側とは反対側の側壁上には側壁絶縁膜ＳＷ１０１が形成されている。ｐ型ウエルＰＷ１０１には、ｎ−型半導体領域１０８ａを含むソース用のｎ型半導体領域と、ｎ−型半導体領域１０８ｂを含むドレイン用のｎ型半導体領域とが形成されている。
【０１４０】
図２９に示される比較例の半導体装置では、絶縁膜１０５は、酸化シリコン膜１０５ａと、酸化シリコン膜１０５ａ上の窒化シリコン膜１０５ｂと、窒化シリコン膜１０５ｂ上の酸化シリコン膜１０５ｃとの積層膜で構成されている。すなわち、絶縁膜１０５は、いわゆるＯＮＯ（oxide-nitride-oxide）膜であり、本実施の形態のメタルドット６に相当するものは形成されていない。
【０１４１】
図２９に示される比較例の半導体装置では、絶縁膜１０５の窒化シリコン膜１０５ｂが電荷蓄積部として機能する。この絶縁膜１０５の窒化シリコン膜１０５ｂに電荷が蓄積されることで、情報が記憶される。絶縁膜１０５の窒化シリコン膜１０５ｂに蓄積された電荷によってメモリトランジスタのしきい値電圧を変えることで、書込み状態と消去状態とを判別する（情報を読み出す）ことができる。
【０１４２】
絶縁膜１０５の窒化シリコン膜１０５ｂに蓄積可能な電荷の密度（面密度）が小さい場合、蓄積できる電荷数が少なくなるため、書込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との差が小さくなる。不揮発性メモリの電気的性能の向上のためには、書込み状態におけるしきい値電圧と、消去状態におけるしきい値電圧との差が大きい方が好ましい。このため、メモリトランジスタのゲート絶縁膜（比較例の場合は絶縁膜１０５、本実施の形態の場合は絶縁膜５）においては、蓄積可能な電荷の密度（面密度）を高くすることが望まれる。
【０１４３】
しかしながら、近年はメモリセルの小型化が進んでおり、メモリトランジスタのゲート絶縁膜の厚みも薄くなってきている。メモリトランジスタのゲート絶縁膜である上記絶縁膜１０５が薄くなると、窒化シリコン膜１０５ｂの厚みも薄くなる。窒化シリコン膜１０５ｂの厚みが薄くなると、絶縁膜１０５の窒化シリコン膜１０５ｂに蓄積可能な電荷の密度（面密度）が小さくなってしまう。
【０１４４】
具体的には、窒化シリコン膜１０５ｂの膜厚が５ｎｍよりも厚い場合、窒化シリコン膜１０５ｂと酸化シリコン膜１０５ａとの界面と、窒化シリコン膜１０５ｂと酸化シリコン膜１０５ｃとの界面とで、電子のトラップ密度はそれぞれ１×１０１３／ｃｍ２程度であり、厚み方向に２個の電子を蓄積することができるため、合わせて２×１０１３／ｃｍ２程度の電子を捕獲することができる。しかしながら、絶縁膜１０５の窒化シリコン膜１０５ｂの厚みが概ね５ｎｍよりも厚いと、窒化シリコン膜１０５ｂは、厚み方向に２個の電子を蓄積することができるが、絶縁膜１０５の窒化シリコン膜１０５ｂの厚みが概ね５ｎｍ以下になると、厚み方向に２個の電子を蓄積できなくなる（すなわち厚み方向に１個の電子を蓄積できるが２個の電子は蓄積できなくなる）。このため、絶縁膜１０５の窒化シリコン膜１０５ｂの厚みが５ｎｍ以下になると、窒化シリコン膜１０５ｂに捕獲可能な電子数が急に減少してしまい、絶縁膜１０５に蓄積可能な電荷の密度（面密度）が急に小さくなってしまう。
【０１４５】
それに対して、本実施の形態では、メモリトランジスタのゲート絶縁膜である絶縁膜５は、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとを有しているが、更に、金属元素Ｍ（具体的には金属元素Ｍからなるメタルドット６）が窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に存在している。すなわち、絶縁膜５において、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間（界面）に、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で金属元素Ｍを導入しており、具体的には、金属元素Ｍからなる複数のメタルドット６を配置（形成）している。金属元素Ｍとしては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、またはタンタル（Ｔａ）が好ましいが、特に好ましいのはチタン（Ｔｉ）である。
【０１４６】
本実施の形態では、絶縁膜５において、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間（界面）に、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で金属元素Ｍを導入しているが、窒化シリコン膜５ｂ上に２×１０１４原子／ｃｍ２の面密度で金属元素Ｍを堆積したとしても、１原子層には不足しており、平面的に連続する金属層（金属原子層）は形成されない。すなわち、１原子層を形成するには、２×１０１４原子／ｃｍ２よりも大きな面密度で金属元素Ｍを堆積しなければならず、２×１０１４原子／ｃｍ２以下の面密度で金属元素Ｍを堆積した場合には、堆積された金属原子は、層状（平面的に連続する層状）にはならず、ドット状に存在することになる。
【０１４７】
本実施の形態では、１原子層を形成するのに必要な面密度よりも十分に小さな、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に金属元素Ｍを導入したことで、金属原子（金属元素Ｍの原子）が平面的に連続して連続膜（層）を形成せず、窒化シリコン膜５ｂの表面（上面）に複数のメタルドット６が分散して配置されることになる。個々のメタルドット６は、電荷蓄積部として機能することができ、１個のメタルドット６当たり１個の電子の蓄積が可能である。このため、絶縁膜５は、窒化シリコン膜５ｂが電荷蓄積部として機能するのに加えて、メタルドット６も電荷蓄積部として機能することができるため、絶縁膜５に蓄積可能な電荷の密度（面密度）を高めることができる。すなわち、上記図２９の比較例の半導体装置と、本実施の形態の半導体装置とを比べると、メモリトランジスタのゲート絶縁膜（絶縁膜５，１０５に対応）に蓄積可能な電荷の面密度の上限は、メタルドット６も電荷蓄積部として機能する分（すなわちメタルドット６に電荷を蓄積可能な分）、本実施の形態の方が大きくなる。
【０１４８】
このため、本実施の形態では、絶縁膜５は、窒化シリコン膜５ｂおよびメタルドット６が電荷蓄積部として機能することで、絶縁膜５に蓄積できる電荷の面密度を高くすることができる（すなわち蓄積できる電荷数を多くすることができる）ため、書込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との差を大きくすることができる。これにより、メモリセルＭＣの記憶情報を読み出しやすくなるなど、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。
【０１４９】
また、上述のように、近年、メモリセルサイズの小型化に伴いメモリトランジスタのゲート絶縁膜（絶縁膜５，１０５に対応）は薄くなってきており、これは、メモリトランジスタのゲート絶縁膜の窒化シリコン膜（窒化シリコン膜５ｂ，１０５ｂに対応）の厚みが薄くなることにつながる。このことは、その窒化シリコン膜（窒化シリコン膜５ｂ，１０５ｂに対応）に蓄積可能な電荷の面密度の低下につながる。しかしながら、本実施の形態では、窒化シリコン膜５ｂに加えてメタルドット６も電荷蓄積部として機能するため、たとえ窒化シリコン膜５ｂの厚みが薄くなって窒化シリコン膜５ｂに蓄積可能な電荷の密度が低下したとしても、メタルドット６が電荷を蓄積できることで、絶縁膜５全体における蓄積可能な電荷の密度（面密度）の低下を補うことができる。
【０１５０】
すなわち、本実施の形態では、絶縁膜５の膜厚を薄くして窒化シリコン膜５ｂの厚みが薄くなったとしても、窒化シリコン膜５ｂおよびメタルドット６が電荷蓄積部として機能することで、絶縁膜５に蓄積できる電荷の面密度を高くすることができるため、書込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との差を大きくすることができる。これにより、不揮発性メモリの性能を維持しながら、絶縁膜５の薄膜化を図ることができ、メモリセルサイズの小型化が可能になる。従って、不揮発性メモリの性能（電気的性能）の向上と、メモリセルサイズの小型化とを、両立することができる。このため、不揮発性メモリを有する半導体装置の性能向上と小型化とを両立することができる。
【０１５１】
本実施の形態とは異なり、メタルドット６ではなく、シリコンからなるシリコンドットを窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に形成することも考えられる。この場合、シリコンドットに電荷を蓄積することができる。しかしながら、シリコンドットを用いる場合、次のような課題が生じてしまう。
【０１５２】
すなわち、シリコンドットの場合、個々のシリコンドットの大きさ（粒子径）が大きくなりやすい。例えば、シリコンドットは、粒子径が５〜１０ｎｍ程度になってしまう。シリコンドットの粒子径が大きいと、シリコンドットの面密度が小さくなり、蓄積可能な電荷の面密度を大きくすることが難しい。つまり、シリコンドットの粒子径が大きいと、シリコンドットの面密度が小さくなり、１つのメモリセル当たりのシリコンドット数が少なくなるため、各メモリセルに蓄積可能な電荷数をシリコンドットにより大きくするには限界がある。また、シリコンドットの粒子径を小さくできたとしても、粒子径の小さなシリコンドットは、シリコンドットを覆う酸化シリコン膜（酸化シリコン膜５ｃに対応）の成膜時に酸化してしまい、シリコンドットが酸化シリコン膜（酸化シリコン膜５ｃに対応）と同じ酸化シリコンとなって、電荷トラップとして寄与しなくなってしまう。このため、シリコンドットの場合、蓄積可能な電荷の面密度を十分に大きくすることは困難である。
【０１５３】
それに対して、本実施の形態では、金属元素Ｍ（好ましくはＴｉ，Ｎｉ，Ｗ，Ｔａ）からなるメタルドット６を用いており、メタルドット６の大きさ（粒子径）を小さくしやすい。そして、メタルドット６は、たとえ酸化シリコン膜５ｃの成膜時に酸化したとしても、トラップ準位を形成することができ、電荷を捕獲（蓄積）することができる。このため、メタルドット６を用いた場合、蓄積可能な電荷の面密度を的確に大きくすることができる。
【０１５４】
図３０は、半導体基板１（ｐ型ウエルＰＷ１）、絶縁膜５およびメモリゲート電極ＭＧの積層構造のエネルギーバンド図であり、厚み方向（半導体基板１の主面に略垂直な方向）のエネルギーバンドが示されている。図３０は、横が、半導体基板１（ｐ型ウエルＰＷ１）、絶縁膜５およびメモリゲート電極ＭＧの積層構造の厚み方向の位置に対応し、縦が、エネルギーに対応している。また、図３０は、メタルドット６としてチタンドット（チタンからなるメタルドット６）を形成した場合のエネルギーバンドに対応しており、図３０において、符号２１で示しているのは、チタン（Ｔｉ）のバンドギャップであり、符号２２で示しているのは、チタン（Ｔｉ）の電子捕獲準位である。また、図３０において、符号２３で示しているのは、チタンドット（チタンからなるメタルドット６に対応）の結晶欠陥または表面形状に起因する電子捕獲準位である。
【０１５５】
図３０からも分かるように、窒化シリコン膜５ｂのバンドギャップは酸化シリコン膜５ａ，５ｃのバンドギャップよりも小さく、窒化シリコン膜５ｂのポテンシャル障壁高さに比べ、酸化シリコン膜５ａ，５ｃのポテンシャル障壁高さが高くなっている。このため、窒化シリコン膜５ｂへの電荷蓄積が可能である。
【０１５６】
また、チタンドット（チタンからなるメタルドット６に対応）を窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間（界面）に形成することによって、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの界面に、チタンのバンドギャップよりも上のエネルギー準位に、チタンドット（チタンからなるメタルドット６）の結晶欠陥または表面形状に起因する電子捕獲準位２３や、チタン（Ｔｉ）の電子捕獲準位２２など、捕獲準位が新たに形成される。チタンドット（チタンからなるメタルドット６に対応）によって新たに形成された捕獲準位（電子捕獲準位２２，２３など）に電子が捕獲されることで、絶縁膜５中に捕獲（蓄積）できる電子数（電子の密度）を増加することができる。
【０１５７】
すなわち、上記図２９の比較例の場合のエネルギーバンド構造は、図３０からチタンのバンドギャップ２１と電子捕獲準位２２，２３とを除いたようなものとなるが、チタンドット（チタンからなるメタルドット６に対応）を形成したことで、電子捕獲準位２２，２３などの新たな捕獲準位が形成され、この捕獲準位に電子が捕獲されることで、絶縁膜５中に捕獲（蓄積）できる電子数（電子の密度）を増加することができる。
【０１５８】
窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に導入する金属元素Ｍ（具体的にはメタルドット６を構成する金属元素Ｍ）としては、その金属元素の酸化物のバンドギャップが小さいような金属元素を選択することが好ましい。これは、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に導入した金属元素Ｍ（具体的には金属元素Ｍからなるメタルドット６）が酸化シリコン膜５ｃの成膜時に酸化した場合でも、捕獲準位を形成できるようにするためである。例えば、メタルドット６としてチタンドット（チタンからなるメタルドット６に対応）を用いた場合、酸化シリコン膜５ｃの成膜時にチタンドットが酸化したとしても、酸化チタン（代表的にはＴｉＯ２）のバンドギャップは約３．５ｅＶとかなり低く（窒化シリコンのバンドギャップは約５．３ｅＶ、酸化シリコンのバンドギャップは約９ｅＶ）、窒化シリコンと同等以下のバンドギャップであるため、捕獲準位を形成することが可能である。
【０１５９】
このため、金属元素Ｍの酸化物のバンドギャップが、酸化シリコンのバンドギャップ（約９ｅＶ）よりも小さくなり、窒化シリコンのバンドギャップ（約５．３ｅＶ）と同程度かそれ以下となるように、金属元素Ｍの種類を選択することが好ましい。これにより、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に導入する金属元素Ｍ（具体的には金属元素Ｍからなるメタルドット６）が酸化シリコン膜５ｃの成膜時に酸化しなかった場合はもちろん、酸化した場合であっても、捕獲準位を形成することができ、導入した金属元素Ｍ（メタルドット６）が電荷蓄積部として機能することができる。従って、絶縁膜５中に捕獲（蓄積）できる電子数（電子の面密度）を的確に増加させることができるため、不揮発性メモリを有する半導体装置の性能（電気的性能）を、的確に向上させることができる。この観点で、金属元素Ｍとして、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、またはタンタル（Ｔａ）は好ましく、チタン（Ｔｉ）は特に好ましい。なお、酸化ニッケルのバンドギャップは、約３．５〜４ｅＶであり、酸化タングステン（ＷＯ３）のバンドギャップは、約２．４〜２．８ｅＶであり、酸化タンタルのバンドギャップは、約４．４ｅＶである。
【０１６０】
また、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、タンタル（Ｔａ）は、半導体装置の製造工程に使用する金属であるため、メタルドット６に用いたことに伴う製造工程上の不具合が生じにくいという利点もある。
【０１６１】
本実施の形態では、電荷蓄積層である窒化シリコン膜５ｂ上（すなわち窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間）にメタルドット６を形成することで、酸化シリコン膜５ｃと窒化シリコン膜５ｂとの界面に電子の捕獲準位が新たに生成されるので、絶縁膜５に蓄積できる電子数を増加することができる。このため、書込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との差を拡大することができる。従って、半導体装置の性能（電気的性能）を向上させることができる。
【０１６２】
図２９の比較例の半導体装置におけるＯＮＯ構造の絶縁膜１０５では、窒化シリコン膜１０５ｂと酸化シリコン膜１０５ｃとの界面において、シリコンとシリコン、シリコンと窒素、シリコンと酸素との結合が切れ、未結合手のところにトラップ（捕獲準位）が形成される。それに対して、メタルドット６は、その未結合手とは関係なく存在できるので、本実施の形態では、追加したメタルドット６の分だけ、トラップ量を増加することができる。すなわち、本実施の形態では、窒化シリコン膜５ｂによる電子の捕獲を減らすことなく、メタルドット６による電子の捕獲を追加することができるため、絶縁膜５に蓄積できる電子数を効果的に増加することができ、書込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との差を、的確に拡大することができる。従って、半導体装置の性能（電気的性能）を的確に向上させることができる。
【０１６３】
また、本実施の形態では、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間にメタルドット６を形成（配置）している。このため、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧとの間において、メタルドット６は、窒化シリコン膜５ｂ上に、半導体基板１（ｐ型ウエルＰＷ１）から等しい距離でほぼ均一の高さに、２次元状に分布している。トランジスタのしきい値電圧シフトは、蓄積電荷量と、基板から蓄積電荷までの距離に大きく依存するが、本実施の形態では、メタルドット６は、窒化シリコン膜５ｂ上に、半導体基板１（ｐ型ウエルＰＷ１）からほぼ均一の高さに分布しているため、しきい値電圧のシフト量のばらつきを抑えることができる。
【０１６４】
また、本実施の形態とは異なり、窒化シリコン膜５ｂの形成を省略し、酸化リコン膜５ａと、酸化リコン膜５ａ上に形成されたメタルドット６と、酸化リコン膜５ａ上にメタルドット６を覆うように形成された酸化シリコン膜５ｃとにより、絶縁膜５を形成することも考えられる。しかしながら、窒化シリコン膜５ｂの形成を省略した場合、絶縁膜５形成工程よりも後の工程の熱処理（例えばステップＳ１６の活性化アニール）などで、メタルドット６を構成する金属の一部が酸化シリコン膜５ａ中に拡散してしまう。このため、絶縁膜５（のメタルドット６）に蓄積した電子が基板（半導体基板１）側に抜けやすくなってしまう。また、基板（半導体基板１）からメタルドット６までの距離が不均一となってしまい、しきい値電圧のシフト量がばらついてしまう。このため、本実施の形態のように、窒化シリコン膜５ｂを形成することが好ましい。
【０１６５】
本実施の形態では、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間にメタルドット６を形成（配置）しているため、メタルドット６は酸化シリコン膜５ａに接しておらず、メタルドット６と酸化シリコン膜５ａとの間には窒化シリコン膜５ｂが介在している。このため、絶縁膜５形成工程よりも後の工程の熱処理（例えばステップＳ１６の活性化アニール）などで、メタルドット６を構成する金属が酸化シリコン膜５ａ中に拡散するのを防止することができる。従って、絶縁膜５（のメタルドット６）に蓄積した電子が基板（半導体基板１）側に抜けてしまうのを防止できる。また、基板（半導体基板１）からメタルドット６までの距離が均一となるため、しきい値電圧のシフト量がばらつくのを防止できる。
【０１６６】
また、メタルドット６を構成する金属の一部が、絶縁膜５形成工程よりも後の工程の熱処理（例えばステップＳ１６の活性化アニール）などで基板（半導体基板１）にまで達して（拡散して）しまうと、チャネル領域に影響が生じてしまう。このため、メタルドット６を構成する金属の一部が基板（半導体基板１）にまで達して（拡散して）しまうことは、できるだけ防止することが好ましい。本実施の形態では、窒化シリコン膜５ｂを形成しているため、メタルドット６を構成する金属の基板（半導体基板１）側への拡散を、窒化シリコン膜５ｂにより抑制または防止することができる。このため、メタルドット６を構成する金属がチャネル領域に影響を与えることを防止できるため、半導体装置の信頼性や性能（電気的性能）を向上させることができる。
【０１６７】
また、メタルドット６を構成する金属が基板（半導体基板１）に拡散してしまうことは、チャネル領域に影響を与えるため、その影響度は非常に大きいが、それに比べると、メタルドット６を構成する金属がメモリゲート電極ＭＧに拡散したとしても、その影響度は比較的少ない。このため、窒化シリコン膜５ｂ上にメタルドット６を覆うように酸化シリコン膜５ｃすることができる。
【０１６８】
また、メタルドット６を構成する金属元素が拡散して基板基板（半導体基板１）から金属元素までの距離がばらついてしまうのを防止するために、窒化シリコン膜５ｂは十分に膜（平面的に連続する連続膜）となっていることが好ましい。また、メタルドット６を構成する金属元素が基板（半導体基板１）側に拡散するのを、窒化シリコン膜５ｂにより確実に防止できる膜厚に、窒化シリコン膜５ｂの膜厚を設定することが好ましい。この観点で、窒化シリコン膜５ｂの膜厚は２ｎｍ以上であることが、より好ましい。
【０１６９】
また、上述のように、絶縁膜１０５の窒化シリコン膜１０５ｂの厚みが５ｎｍ以下になると、窒化シリコン膜１０５ｂによる電子のトラップ密度が低下して、窒化シリコン膜１０５ｂに捕獲可能な電子数が急に減少してしまう。このため、上記図２９の比較例の半導体装置は、絶縁膜１０５の窒化シリコン膜１０５ｂの厚みが５ｎｍ以下にすることは、蓄積可能な電荷の密度の低下を伴い、書込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との差が小さくなってしまう。それに対して、本実施の形態では、窒化シリコン膜５ｂおよびメタルドット６が電荷蓄積部として機能することで、絶縁膜５の窒化シリコン膜５ｂの厚みを５ｎｍ以下にしたとしても、窒化シリコン膜５ｂに蓄積可能な電荷の密度の低下を、メタルドット６への電荷の蓄積で補うことができる。このため、本実施の形態は、窒化シリコン膜５ｂの厚みを薄くする場合、特に窒化シリコン膜５ｂの厚みを５ｎｍ以下にする場合に適用すれば、その効果は極めて大きい。
【０１７０】
このため、本実施の形態においては、窒化シリコン膜５ｂの膜厚としては、２〜５ｎｍが最も好ましい。このような膜厚に窒化シリコン膜５ｂを設定したことで、窒化シリコン膜５ｂによる電子のトラップ密度が不足したとしても、メタルドット６を設けたことによる電子のトラップ密度の増加（例えば１×１０１２〜４×１０１３／ｃｍ２程度の増加）で補うことができる。
【０１７１】
また、メタルドット６は、１×１０１３〜２×１０１４原子／ｃｍ２の面密度という微量の金属原子により形成されているため、たとえ絶縁膜５中にメタルドット６を形成しても、絶縁膜５の厚みが増加するのを防止することができる。このため、絶縁膜５中にメタルドット６を形成することで、絶縁膜５の厚みをほとんど増加させずに、絶縁膜５中に蓄積可能な電荷の面密度を向上させることができる。
【０１７２】
本実施の形態とは異なり、上記ステップＳ７ｃで窒化シリコン膜５上に金属元素を堆積する際に、例えばチタン（Ｔｉ）を０．５ｎｍの厚み（概ね２．８×１０１５原子／ｃｍ２に相当）となるように堆積させた場合には、堆積されたチタン（Ｔｉ）は膜（平面的に連続する連続膜）となってしまう。この場合、絶縁膜５は、酸化シリコン膜５ａと、その上の窒化シリコン膜５ｂと、その上のチタン膜と、その上の酸化シリコン膜５ｃとの積層膜となり、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間にチタン膜が形成された状態となる。しかしながら、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間にチタン膜が形成されている場合には、ポリシリコンをフローティングゲートとして使用した場合と同様、トンネル酸化膜（酸化シリコン膜５ａに対応）やトップ酸化膜（酸化シリコン膜５ｃに対応）が薄くなるなどしてその酸化膜に欠陥等によるリークパスが生じると、そのリークパスを通って全てのトラップ電子（チタン膜に蓄積されていた全ての電子）がリークしてしまう。すなわち、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間にチタン膜が形成されている場合には、チタン膜につながるリークパスが１つでもあると、そのリークパスを通して、チタン膜に蓄積されていた全ての電荷がリークしてしまう。これは、メモリセルの記憶情報の消失となるため、半導体装置の信頼性を低下させてしまう。
【０１７３】
それに対して、本実施の形態では、上記ステップＳ７ｃで窒化シリコン膜５上に金属元素Ｍを堆積する際に、膜（平面的に連続する連続膜）が形成されるのに必要な面密度よりも小さな面密度で、金属元素Ｍを堆積している。具体的には、窒化シリコン膜５ｂ上に、２×１０１４原子／ｃｍ２以下の面密度で金属元素Ｍを堆積している。このため、本実施の形態では、上記ステップＳ７ｃで窒化シリコン膜５上に金属元素Ｍを堆積しても、その金属元素Ｍによる膜（平面的に連続する連続膜）は形成されず、ドット形状のメタルドット６が窒化シリコン膜５ｂ上に２次元的に分散して形成され、個々のメタルドット６同士はつながっていない状態とすることができる。このため、たとえ酸化シリコン膜５ａまたは酸化シリコン膜５ｃに欠陥等によるリークパスが生じた場合でも、そのリークパスに接するメタルドット６に捕獲されていた電子はそのリークパスを通ってリークしても、それ以外のメタルドット６（すなわちリークパスに接しない位置のメタルドット６）に捕獲されている電子は、リークしない。すなわち、リークパスにつながっているメタルドット６からしか電荷がリークせず、リークパスにつながっていないメタルドット６は電荷を保持することができる。このため、メタルドット６に蓄積された電荷の移動やリークを抑制または防止することができる。従って、メモリセルの記憶情報（書き込み状態にあるか消去状態にあるか）は失われないため、半導体装置の信頼性を向上することができる。
【０１７４】
また、ステップＳ７ｃでの金属元素Ｍの窒化シリコン膜５ｂ上への堆積量は、２×１０１４原子／ｃｍ２以下であり、そうすることで、金属元素Ｍによる膜（平面的に連続する連続膜）は形成されず、ドット形状のメタルドット６が窒化シリコン膜５ｂ上に２次元的に分散して形成され、個々のメタルドット６同士はつながっていない状態とすることができる。一方、ステップＳ７ｃでの金属元素Ｍの窒化シリコン膜５ｂ上への堆積量が少なすぎると、メタルドット６の面密度が小さくなり、１つのメモリセル当たりのメタルドット６の数が少なくなるため、メタルドット６を追加したことによる蓄積電荷数の増大効果を十分に得ることができなくなる。また、ステップＳ７ｃでの金属元素Ｍの窒化シリコン膜５ｂ上への堆積量が少なすぎると、金属元素Ｍの堆積工程の制御が難しくなる。このため、ステップＳ７ｃでの金属元素Ｍの窒化シリコン膜５ｂ上への堆積量（面密度）は、１×１０１３原子／ｃｍ２以上が好ましく、これにより、メタルドット６を追加したことによる蓄積電荷数の増大効果を十分に得ることができ、また、金属元素Ｍの堆積工程の制御が容易になる。従って、ステップＳ７ｃでの金属元素Ｍの窒化シリコン膜５ｂ上への堆積量（面密度）は、１×１０１３原子／ｃｍ２以上で、かつ、２×１０１４原子／ｃｍ２以下が好ましい。
【０１７５】
また、上記ステップＳ７ｃで窒化シリコン膜５上に金属元素Ｍを堆積してメタルドット６を形成するのは、スパッタリング法またはＡＬＤ法が可能であるが、スパッタリング法がより好ましい。スパッタリング法の場合、成膜時間の調整により、１×１０１３〜２×１０１４原子／ｃｍ２程度の面密度で金属元素Ｍを堆積することで、膜（平面的に連続する連続膜）にはなっていないドット形状（原子数個レベル）のメタルドット６の形成が可能である。この場合、窒化シリコン膜５ｂ上に１×１０１２〜４×１０１３個／ｃｍ２程度のメタルドット６が分散して形成されることになる。なお、微細なメタルドット６中に複数個の電子が存在する場合には、電子同士の距離が近くなるため強いクーロン反発力が働くことになるので、１個のメタルドット６には１個の電子が蓄積される（１個のメタルドット６に２個以上の電子は蓄積されない）。
【０１７６】
（実施の形態２）
図３１は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の上記図２に対応するものである。
【０１７７】
本実施の形態２の半導体装置も、不揮発性メモリを備えた半導体装置であり、図３１には、本実施の形態２の半導体装置におけるメモリセルＭＣの部分拡大断面図が示されている。本実施の形態２の半導体装置が上記実施の形態１の半導体装置と相違しているのは、絶縁膜５だけであるので、ここでは、絶縁膜５についてのみ説明し、絶縁膜５以外の構成の繰り返しの説明は省略する。
【０１７８】
上記実施の形態１では、絶縁膜５は、酸化シリコン膜５ａと、その上の窒化シリコン膜５ｂと、その上の酸化シリコン膜５ｃとを有し、更に、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間に金属元素Ｍ（より特定的にはメタルドット６）が存在していた。
【０１７９】
本実施の形態２では、図３１に示されるように、絶縁膜５は、酸化シリコン膜５ａと、その上の窒化シリコン膜５ｂ１と、その上の窒化シリコン膜５ｂ２と、その上の酸化シリコン膜５ｃとを有し、窒化シリコン膜５ｂ１と窒化シリコン膜５ｂ２との間に金属元素Ｍ（より特定的にはメタルドット６）が存在している。絶縁膜５における金属元素Ｍの面密度については、本実施の形態２も、上記実施の形態１と同様である。
【０１８０】
図３２は、本実施の形態２における絶縁膜５形成工程を示すプロセスフロー図であり、上記実施の形態１の上記図６に相当するものである。図３３〜図３５は、絶縁膜５形成工程を示す要部断面図であり、上記実施の形態１の上記図１２〜図１６に相当する断面領域が示されている。
【０１８１】
本実施の形態２では、ステップＳ７の絶縁膜５形成工程は、以下のようにして行うことができる。
【０１８２】
まず、上記実施の形態１と同様にステップＳ７ａを行って、図３３に示されるように、酸化シリコン膜５ａを形成する（図３２のステップＳ７ａ）。このステップＳ７ａの酸化シリコン膜５ａ形成工程については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０１８３】
次に、酸化シリコン膜５ａ上に、窒化シリコン膜５ｂ１を形成する（図３２のステップＳ７ｂ１）。ステップＳ７ｂ１の窒化シリコン膜５ｂ１形成工程は、上記実施の形態１のステップＳ７ｂの窒化シリコン膜５ｂ形成工程と基本的には同じであるが、窒化シリコン膜５ｂ１の膜厚（形成膜厚）は、後で窒化シリコン膜５ｂ２を形成する分、上記実施の形態１の窒化シリコン膜５ｂの膜厚（形成膜厚）よりも薄くすることができる。
【０１８４】
次に、窒化シリコン膜５ｂ１上に金属元素Ｍを堆積させることにより、窒化シリコン膜５ｂ１上に、金属元素Ｍからなるメタルドット６を形成する（図３２のステップＳ７ｃ）。
【０１８５】
ステップＳ７ｃは、上記実施の形態１では、窒化シリコン膜５ｂ上に金属元素Ｍを堆積させ（すなわち窒化シリコン膜５ｂ上にメタルドット６を形成し）、本実施の形態２では、窒化シリコン膜５ｂ１上に金属元素Ｍを堆積させる（すなわち窒化シリコン膜５ｂ１上にメタルドット６を形成する）が、それ以外については、ステップＳ７ｃは、上記実施の形態１と本実施の形態２とで基本には同じである。このため、ここではステップＳ７ｃの繰り返しの説明は省略する。
【０１８６】
次に、図３４に示されるように、窒化シリコン膜５ｂ１上に、メタルドット６を覆うように、窒化シリコン膜５ｂ２を形成する（図３２のステップＳ７ｂ２）。ステップＳ７ｂ２の窒化シリコン膜５ｂ２形成工程は、ステップＳ７ｂ１の窒化シリコン膜５ｂ１形成工程と基本的には同様の手法を用いることができる。
【０１８７】
次に、図３５に示されるように、窒化シリコン膜５ｂ２上に酸化シリコン膜５ｃを形成する（図３２のステップＳ７ｄ）。ステップＳ７ｄは、上記実施の形態１では、窒化シリコン膜５ｂ上にメタルドット６を覆うように酸化シリコン膜５ｃを形成し、本実施の形態２では、窒化シリコン膜５ｂ２上に酸化シリコン膜５ｃを形成するが、それ以外については、ステップＳ７ｄは、上記実施の形態１と本実施の形態２とで基本には同じである。このため、ここではステップＳ７ｄの繰り返しの説明は省略する。なお、窒化シリコン膜５ｂ１と窒化シリコン膜５ｂ２との合計の膜厚は、上記窒化シリコン膜５ｂの膜厚と概ね同程度とすることができる。
【０１８８】
以上のようにして、絶縁膜５を形成することができる。
【０１８９】
本実施の形態２では、図３１に示されるように、絶縁膜５は、酸化シリコン膜５ａと、その上の窒化シリコン膜５ｂ１と、その上の窒化シリコン膜５ｂ２と、その上の酸化シリコン膜５ｃとを有し、窒化シリコン膜５ｂ１と窒化シリコン膜５ｂ２との間にメタルドット６が形成（配置）されている。すなわち、窒化シリコン膜５ｂ１と窒化シリコン膜５ｂ２とを合わせたものを、上記実施の形態１の窒化シリコン膜５ｂとみなすと、本実施の形態２では、絶縁膜５は、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとを有し、窒化シリコン膜５ｂ中にメタルドット６が形成されていると言うことができる。
【０１９０】
つまり、上記実施の形態１と本実施の形態２とを統合すると次のように表現できる。すなわち、絶縁膜５は、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとを有し、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間（上記実施の形態１の場合に対応）、または窒化シリコン膜５ｂ中（本実施の形態２の場合に対応）に、１×１０１３〜２×１０１４原子／ｃｍ２の面密度で金属元素が存在している（導入されている）。具体的には、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間（上記実施の形態１の場合に対応）、または窒化シリコン膜５ｂ中（本実施の形態２の場合に対応）に、金属元素Ｍからなる複数のメタルドット６が形成されている。
【０１９１】
本実施の形態２においても、上記実施の形態１と同様に、窒化シリコン膜５ｂに加えて、メタルドット６にも電荷を蓄積することができる。このため、絶縁膜５に蓄積する電荷の面密度を高くすることができるため、書込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との差を大きくすることができる。従って、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。
【０１９２】
但し、本実施の形態２と、上記実施の形態１とは、金属元素Ｍ（メタルドット６）が、窒化シリコン膜５ｂと酸化シリコン膜５ｃとの間（上記実施の形態１の場合に対応）に存在しているか、窒化シリコン膜５ｂ中（本実施の形態２の場合に対応）に存在しているかが相違している。上記実施の形態１の場合には、以下の利点を得られる。
【０１９３】
すなわち、上記実施の形態１では、ステップＳ７ｂで窒化シリコン膜５ｂを形成してから、ステップＳ７ｃで金属元素Ｍを堆積してメタルドット６を形成するのに対して、本実施の形態２では、ステップＳ７ｂ１で窒化シリコン膜５ｂ１を形成してから、ステップＳ７ｃで金属元素Ｍを堆積してメタルドット６を形成し、その後に窒化シリコン膜５ｂ２を形成する。このため、製造工程数低減の観点で、上記実施の形態１の方が有利である。
【０１９４】
また、本実施の形態２と上記実施の形態１とで絶縁膜５の厚みを同じにすると、本実施の形態２における窒化シリコン膜５ｂ１と窒化シリコン膜５ｂ２との合計の厚みを、上記実施の形態１の窒化シリコン膜５ｂの厚みと同じにすることになる。このため、本実施の形態２における窒化シリコン膜５ｂ１，５ｂ２の各厚みはかなり薄くなる（例えば１〜２．５ｎｍ程度）が、成膜する窒化シリコン膜の厚みが薄く（例えば２ｎｍ以下程度）なると、成膜装置（例えばＬＰＣＶＤバッチ式成膜装置）で薄膜の窒化シリコン膜を安定的に成膜しにくくなる。従って、窒化シリコン膜を安定して成膜しやすいという観点では、上記実施の形態１の方が有利である。
【０１９５】
また、上記実施の形態１や本実施の形態２とは異なり、酸化シリコン膜５ａと窒化シリコン膜５ｂとの間にメタルドット６を形成した場合には、メタルドット６を構成する金属が半導体基板１にまで拡散してチャネル領域に影響を与えてしまう虞がある。それに対して、上記実施の形態１や本実施の形態２では、メタルドット６の直下に窒化シリコン膜（上記実施の形態１では窒化シリコン膜５ｂ、本実施の形態２では窒化シリコン膜５ｂ１）が存在するため、メタルドット６を構成する金属が半導体基板１にまで拡散してしまうのを、抑制または防止できる。但し、メタルドット６を構成する金属が半導体基板１（特にチャネル領域）に拡散するのをできるだけ防止するためには、メタルドット６直下の窒化シリコン膜の厚みが厚い方が有利である。このため、窒化シリコン膜５ｂ１と窒化シリコン膜５ｂ２との合計の厚みを、上記実施の形態１の窒化シリコン膜５ｂの厚みと同じにした場合、本実施の形態２よりも上記実施の形態１の方が、メタルドット６直下の窒化シリコン膜の厚みを厚くでき、メタルドット６を構成する金属が半導体基板１（特にチャネル領域）に拡散するのをより的確に防止できる。この観点で、上記実施の形態１の方が有利である。
【０１９６】
また、本実施の形態２では、窒化シリコン膜５ｂ中に金属元素Ｍ（メタルドット６）が存在しているが、この構造を、窒化シリコン膜５ｂ上に堆積した金属元素Ｍを熱処理などにより窒化シリコン膜５ｂ中に拡散させることで形成することも可能である。但し、この場合（金属元素Ｍを窒化シリコン膜５ｂ中に熱拡散した場合）には、窒化シリコン膜５ｂ中の金属元素Ｍから基板（半導体基板１）までの距離を均一にするのは難しく、ばらつきの原因となる虞がある。このため、金属元素Ｍを窒化シリコン膜５ｂ中に熱拡散するよりも、上記図３２〜図３５のように、ステップＳ７ｂ１（窒化シリコン膜５ｂ１形成工程）、ステップＳ７ｃ（金属元素Ｍ堆積工程）およびステップＳ７ｂ２（窒化シリコン膜５ｂ２形成工程）を行うことで、窒化シリコン膜５ｂ中に金属元素Ｍ（メタルドット６）が存在する構造を得る方が、より好ましい。
【０１９７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９８】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０１９９】
１  半導体基板
１Ａ  メモリセル領域
１Ｂ  周辺回路領域
２  素子分離領域
３  絶縁膜
４  シリコン膜
５  絶縁膜
５ａ，５ｃ  酸化シリコン膜
５ｂ，５ｂ１，５ｂ２  窒化シリコン膜
６  メタルドット
７  シリコン膜
８ａ，８ｂ，８ｃ  ｎ−型半導体領域
９ａ，９ｂ，９ｃ  ｎ＋型半導体領域
１０  金属膜
１１  金属シリサイド層
２１  バンドギャップ
２２，２３  電子捕獲準位
３１，３１ａ，３１ｂ  絶縁膜
ＣＧ  制御ゲート電極
ＣＮＴ  コンタクトホール
ＩＬ１  層間絶縁膜
ＩＬ２  絶縁膜
Ｍ１  配線
ＭＣ  メモリセル
ＭＤ，ＭＳ  半導体領域
ＭＧ  メモリゲート電極
ＰＧ  プラグ
ＰＷ１，ＰＷ２  ｐ型ウエル
ＳＰ１  シリコンスペーサ
ＳＷ  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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