(57)【要約】ノイズによる誤動作の可能性が低く、低電力動作が可能なレベルシフト回路を提供する。レベルシフト回路１は、入力信号Ｓｉｎと同相及び逆相の信号を夫々ゲート入力とする第１及び第２のＭＯＳＦＥＴ１２ａ，１２ｂと、レベルシフト後の出力信号の高レベル側の出力電圧を供給するシフトレベル電源端子と一端が接続し、他端が第１及び第２のＭＯＳＦＥＴの各ドレインと各別に接続する第１及び第２抵抗素子１３ａ，１３ｂと、１対の差動入力端子が第１及び第２のＭＯＳＦＥＴの各ドレインに各別に接続するコンパレータ１４と、第１抵抗素子を経由して第１のＭＯＳＦＥＴに流れる第１電流の電流量と、第２抵抗素子を経由して第２のＭＯＳＦＥＴに流れる第２電流の電流量を、入力信号の信号レベルの立ち上り及び立下りに夫々同期して制御する電流制御回路１６を備える。
2013046898.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の信号レベルをシフトさせた出力信号を出力するレベルシフト回路であって、
前記入力信号または前記入力信号と同相の信号を第１のゲート入力とし、前記第１のゲート入力の電圧レベルに応じて出力端子を流れる電流量が制御される第１電流制御素子と、
前記入力信号と逆相の信号を第２のゲート入力とし、前記第２のゲート入力の電圧レベルに応じて出力端子を流れる電流量が制御される第２電流制御素子と、
前記出力信号の高レベル側の出力電圧を供給するシフトレベル電源端子と一端が接続し、前記第１電流制御素子の出力端子と他端が接続する第１抵抗素子と、
前記シフトレベル電源端子と一端が接続し、前記第２電流制御素子の出力端子と他端が接続する第２抵抗素子と、
１対の差動入力端子の一方が前記第１電流制御素子の出力端子に接続し、他方が前記第２電流制御素子の出力端子に接続し、前記１対の差動入力端子間の電圧差を増幅して前記出力信号を生成するコンパレータと、
前記第１抵抗素子を経由して前記第１電流制御素子に流れる第１電流の電流量と、前記第２抵抗素子を経由して前記第２電流制御素子に流れる第２電流の電流量を、前記入力信号の信号レベルの立ち上り及び立下りに夫々同期して制御する電流制御回路と、を備えてなることを特徴とするレベルシフト回路。
【請求項２】
前記第１電流制御素子が第１のＭＯＳＦＥＴで構成され、そのゲートに前記第１のゲート入力が入力し、そのドレインが前記第１電流制御素子の出力端子を構成し、
前記第２電流制御素子が第２のＭＯＳＦＥＴで構成され、そのゲートに前記第２のゲート入力が入力し、そのドレインが前記第２電流制御素子の出力端子を構成し、
前記第１電流と前記第２電流を各別に発生する第１の回路構成と前記第１電流と前記第２電流を足し合わせた第３電流を発生する第２の回路構成の何れか一方の回路構成を有する電流発生回路を備え、
前記電流発生回路が前記第１の回路構成を有する場合は、前記電流発生回路の前記第１電流を出力する第１電流出力端子と前記第１のＭＯＳＦＥＴのソースが接続し、前記電流発生回路の前記第２電流を出力する第２電流出力端子と前記第２のＭＯＳＦＥＴのソースが接続し、前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下りに夫々同期して、前記第１電流及び前記第２電流を夫々増減させ、
前記電流発生回路が前記第２の回路構成を有する場合は、前記電流発生回路の前記第３電流を出力する電流出力端子と前記第１及び第２のＭＯＳＦＥＴの各ソースが相互に接続し、前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下りに夫々同期して、前記第３の電流を増減させることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下り後の各一定期間、前記電流発生回路が前記第１の回路構成を有する場合は、前記第１電流及び前記第２電流を、前記一定期間以外の各定常値より夫々増加させ、前記電流発生回路が前記第２の回路構成を有する場合は、前記第３電流を前記一定期間以外の定常値より増加させることを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下りを夫々検出して前記各一定期間、信号レベルが変化するパルス信号を生成し、前記パルス信号の前記信号レベルに応じて、前記電流発生回路が発生する電流の出力電流量を増減させることを特徴とする請求項３に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関し、主にインバータ回路に使用されるハーフブリッジ接続されたＭＯＳＦＥＴ、ＩＧＢＴ、ＳｉＣＦＥＴ、ＧａＮＦＥＴ等のスイッチング素子を制御する制御信号の電圧レベルを当該制御に適正なレベルに変換する回路に関する。
【背景技術】
【０００２】
エアコン、冷蔵庫等の家電製品に使用されるモータの制御には、省エネ性能を向上させるためマイコンによる高度な制御が可能なインバータ方式が広く使用されており、それを実現するインバータ回路には、前記スイッチング素子とそのドライバＩＣを１パッケージ化したＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ Ｍｏｄｕｌｅ）が広く使用されている。また、ＳｉＣＦＥＴやＧａＮＦＥＴ等のワイドバンドギャップ半導体素子の実用化に伴い、その低オン抵抗、高周波特性による効率向上を求めてＩＰＭへの内蔵が検討されている。【０００３】
図８に、従来のインバータ回路の回路構成例を示す。図８は、ドライバＩＣ３０とｎ型のＭＯＳＦＥＴ７ａ，７ｂとダイオード８とコンデンサ９で構成されたＩＰＭを使用したインバータ回路の構成例である。ドライバＩＣ３０がレベルシフト回路の機能を有する。【０００４】
ドライバＩＣ３０には、外部から供給する電源端子Ｖｃｃと接地端子Ｖｓｓ、ハイサイド回路３６側の制御入力端子Ｉｎｈ、ローサイド側の制御入力端子Ｉｎｌ、ハイサイド回路３６側の正電圧電源端子Ｖｂと基準電源端子Ｖｓと出力端子Ｖｈ、及び、ローサイド側の出力端子Ｖｌが、夫々設けられている。ドライバＩＣ３０の電源端子Ｖｃｃと接地端子Ｖｓｓは、ＩＰＭの電源端子ＶＣＣと接地端子ＶＳＳと夫々接続している。【０００５】
制御入力端子Ｉｎｈより入力されたハイサイド回路３６側の制御入力信号はパルス発生回路３１の入力端子ＩＮに接続され、第１出力端子ＯＵＴ１より、制御入力信号の立ち上り後にパルス幅１００ｎｓ程度の第１パルスが、第２出力端子ＯＵＴ２より制御入力信号の立ち下がり後にパルス幅１００ｎｓ程度の第２パルスが夫々発生される。【０００６】
図９に、パルス発生回路３１の一回路構成例を示す。パルス発生回路３１は、カスケード接続された６つのインバータ４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆと、２つのＮＡＮＤ回路４２ａ，４２ｂと、２つのインバータ４３ａ，４３ｂと、パルス幅設定用の２つのコンデンサ４４ａ，４４ｂを備えて構成されている。先頭のインバータ４１ａの入力が入力端子ＩＮに接続し、各インバータ４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆの出力ノードを前から順にＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６とすると、コンデンサ４４ａ，４４ｂの各一端が夫々接地され、各他端がノードＮ３，Ｎ４に接続し、ノードＮ２，Ｎ５がＮＡＮＤ回路４２ａの２つの入力に夫々接続し、ノードＮ１，Ｎ６がＮＡＮＤ回路４２ｂの２つの入力に夫々接続し、ＮＡＮＤ回路４２ａ，４２ｂの各出力がインバータ４３ａ，４３ｂの各入力に夫々接続し、インバータ４３ａ，４３ｂの各出力が出力端子ＯＵＴ１，ＯＵＴ２に夫々接続している。【０００７】
図１０に、パルス発生回路３１の動作波形を示す。入力端子ＩＮに入力される制御入力信号の立ち上りに同期した第１パルスが第１出力端子ＯＵＴ１から、立ち下りに同期した第２パルスが第２出力端子ＯＵＴ２から、夫々出力している。【０００８】
第１パルスは、ｎ型のＭＯＳＦＥＴ３２ａのゲートに入力され、抵抗３３ａによってレベルシフトされた信号に変換され、ＲＳフリップフロップ３４のリセット入力Ｒに入力される。第２パルスは、ｎ型のＭＯＳＦＥＴ３２ｂのゲートに入力され、抵抗３３ｂによってレベルシフトされた信号に変換され、ＲＳフリップフロップ３４のセット入力Ｓに入力される。ＲＳフリップフロップ３４の出力Ｑはインバータ３５の入力に接続し、インバータ３５の出力は、出力端子Ｖｈを介してＭＯＳＦＥＴ７ａのゲートに接続する。【０００９】
この結果、制御入力端子Ｉｎｈに入力される制御入力信号が、フローティングであるハイサイド回路３６にレベルシフトして伝達され、ハイサイド出力信号としてＭＯＳＦＥＴ７ａのゲートに出力される。一方、ローサイド側の制御入力端子Ｉｎｌに入力されたローサイド側の制御入力信号はローサイド側の出力端子Ｖｌを介してＭＯＳＦＥＴ７ｂのゲート端子に出力される。【００１０】
ＭＯＳＦＥＴ７ａのドレインには、ＩＰＭの高電圧電源端子ＨＶを介して、例えば６００Ｖ程度の高電圧電源が接続される。ＭＯＳＦＥＴ７ａのソースとＭＯＳＦＥＴ７ｂのドレインは、夫々ドライバＩＣ３０の基準電源端子ＶｓとＩＰＭの出力端子ＯＵＴに接続される。ＭＯＳＦＥＴ７ｂのソースはＩＰＭの出力用接地端子ＧＮＤに接続し、接地される。【００１１】
コンデンサ９の一端がダイオード８のカソード端子と正電圧電源端子Ｖｂに、他端が基準電源端子Ｖｓに接続し、ダイオード８のアノード端子が電源端子Ｖｃｃに接続している。ダイオード８とコンデンサ９によりブートストラップ回路が構成される。電源端子Ｖｃｃに接続されるＩＰＭの電源端子ＶＣＣを介して供給される電源電圧をフローティングのコンデンサ９に充電し、ＭＯＳＦＥＴ７ａを介して基準電源端子Ｖｓの電位が上昇すると、コンデンサ９を介した静電結合によって正電圧電源端子Ｖｂに高電圧が発生することによりハイサイド回路３６にフローティングの電源供給が実現する。【００１２】
２つの制御入力端子Ｉｎｈ，Ｉｎｌに夫々位相の反転した正逆２つの制御入力信号を入力すると、基準電源端子Ｖｓに接続されたＩＰＭの出力端子ＯＵＴには、ＩＰＭの電源端子ＨＶと接地端子ＧＮＤ間に印加される高電圧を振幅とする出力信号が発生する。【００１３】
図８に示す従来の回路構成において、パルス発生回路３１とＲＳフリップフロップ３４を使用するのは、ブーストラップ回路がコンデンサ９に供給する電力に限界があり、ハイサイド回路３６での消費電力を極力抑え、インバータ３５の出力能力を維持するためである。【００１４】
しかしながら、ＲＳフリップフロップ３４の入力はノイズに対して誤動作し易いという問題があり、ハイサイド回路３６のようなノイズの多い条件では、ノイズ対策が必要である。斯かる問題に対し、下記の特許文献１では、ＲＳフリップフロップの前段に論理回路によるフィルターを設置して、ノイズによる誤動作を防止する回路構成が提案されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１１−１０９８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、インバータ回路の出力端子には高いｄｖ／ｄｔ電流が発生するため、ハイサイド回路のＲＳフリップフロップの入力端子に対して、インバータ回路の出力端子のみならずハイサイド回路全体との容量結合によって生じるノイズによる誤動作を完全に防ぐことは不可能であった。また、高速スイッチングが可能なＳｉＣＦＥＴやＧａＮＦＥＴをスイッチング素子として使用すると、更に大きなｄｖ／ｄｔ電流が生じるため、当該高速スイッチング素子を使用する場合、ノイズによる誤動作を防ぐことは更に困難になると予想される。【００１７】
本発明は、上記の問題点に鑑み、ノイズによる誤動作の可能性が低く、低電力動作が可能なレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明は、入力信号の信号レベルをシフトさせた出力信号を出力するレベルシフト回路であって、前記入力信号または前記入力信号と同相の信号を第１のゲート入力とし、前記第１のゲート入力の電圧レベルに応じて出力端子を流れる電流量が制御される第１電流制御素子と、前記入力信号と逆相の信号を第２のゲート入力とし、前記第２のゲート入力の電圧レベルに応じて出力端子を流れる電流量が制御される第２電流制御素子と、前記出力信号の高レベル側の出力電圧を供給するシフトレベル電源端子と一端が接続し、前記第１電流制御素子の出力端子と他端が接続する第１抵抗素子と、前記シフトレベル電源端子と一端が接続し、前記第２電流制御素子の出力端子と他端が接続する第２抵抗素子と、１対の差動入力端子の一方が前記第１電流制御素子の出力端子に接続し、他方が前記第２電流制御素子の出力端子に接続し、前記１対の差動入力端子間の電圧差を増幅して前記出力信号を生成するコンパレータと、前記第１抵抗素子を経由して前記第１電流制御素子に流れる第１電流の電流量と、前記第２抵抗素子を経由して前記第２電流制御素子に流れる第２電流の電流量を、前記入力信号の信号レベルの立ち上り及び立下りに夫々同期して制御する電流制御回路と、を備えてなることを特徴とするレベルシフト回路を提供する。【００１９】
更に、上記特徴のレベルシフト回路は、前記第１電流制御素子が第１のＭＯＳＦＥＴで構成され、そのゲートに前記第１のゲート入力が入力し、そのドレインが前記第１電流制御素子の出力端子を構成し、前記第２電流制御素子が第２のＭＯＳＦＥＴで構成され、そのゲートに前記第２のゲート入力が入力し、そのドレインが前記第２電流制御素子の出力端子を構成し、前記第１電流と前記第２電流を各別に発生する第１の回路構成と前記第１電流と前記第２電流を足し合わせた第３電流を発生する第２の回路構成の何れか一方の回路構成を有する電流発生回路を備え、前記電流発生回路が前記第１の回路構成を有する場合は、前記電流発生回路の前記第１電流を出力する第１電流出力端子と前記第１のＭＯＳＦＥＴのソースが接続し、前記電流発生回路の前記第２電流を出力する第２電流出力端子と前記第２のＭＯＳＦＥＴのソースが接続し、前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下りに夫々同期して、前記第１電流及び前記第２電流を夫々増減させ、前記電流発生回路が前記第２の回路構成を有する場合は、前記電流発生回路の前記第３電流を出力する電流出力端子と前記第１及び第２のＭＯＳＦＥＴの各ソースが相互に接続し、前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下りに夫々同期して、前記第３の電流を増減させることが好ましい。【００２０】
更に、上記特徴のレベルシフト回路は、前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下り後の各一定期間、前記電流発生回路が前記第１の回路構成を有する場合は、前記第１電流及び前記第２電流を、前記一定期間以外の各定常値より夫々増加させ、前記電流発生回路が前記第２の回路構成を有する場合は、前記第３電流を前記一定期間以外の定常値より増加させることが好ましい。【００２１】
更に、上記特徴のレベルシフト回路は、前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下りを夫々検出して前記各一定期間、信号レベルが変化するパルス信号を生成し、前記パルス信号の前記信号レベルに応じて、前記電流発生回路が発生する電流の出力電流量を増減させることが好ましい。
【発明の効果】
【００２２】
上記特徴のレベルシフト回路によれば、入力信号の信号レベルの立ち上り及び立下りに夫々同期して電流量を制御できるため、ノイズによる誤動作の可能性の高いＲＳフリップフロップを使用せずに低消費電力化が可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明に係るレベルシフト回路の第１実施形態の回路構成例を示す回路図
【図２】図１に示すレベルシフト回路で使用される電流発生回路と電流制御回路の回路構成例を示す回路図
【図３】電流制御回路の動作を示す制御入力信号Ｓｉｎとパルス信号Ｓｐｃの信号波形図
【図４】本発明に係るレベルシフト回路の第２実施形態の回路構成例を示す回路図
【図５】図４に示すレベルシフト回路で使用される電流発生回路の回路構成例を示す回路図
【図６】本発明に係るレベルシフト回路の別実施形態の回路構成例を示す回路図
【図７】図６に示すレベルシフト回路で使用される電流発生回路の回路構成例を示す回路図
【図８】従来のレベルシフト回路を備えたインバータ回路の回路構成例を示す回路図
【図９】図８に示す従来のレベルシフト回路で使用されるパルス発生回路の回路構成例を示す回路図
【図１０】図９に示すパルス発生回路の動作を示す入力信号と第１及び第２パルスの信号波形図
【発明を実施するための形態】
【００２４】
以下、本発明に係るレベルシフト回路（以下、適宜「本発明回路」称す。）の実施形態につき、図面を参照して説明する。以下、本発明回路が、図８に例示したようなインバータ回路のドライバＩＣに適用される場合を想定して説明するが、当該ドライバＩＣはＩＰＭに内蔵されずに単体で使用されても良く、また、本発明回路がドライバＩＣとしてではなく個別部品で構成されても構わない。尚、以下の各実施形態で説明する本発明回路において、説明の理解を容易にするため、共通する要素（回路素子、ノード、端子）には同じ符号を付して、また、図８に例示した従来のインバータ回路のＩＰＭと共通する要素にも同じ符号を付して説明する。
【００２５】
〈第１実施形態〉
図１に、インバータ回路に使用されるＩＰＭであって、本発明回路の第１実施形態を構成するドライバＩＣ１を内蔵したＩＰＭの回路構成の一例を示す。ドライバＩＣ１とｎ型のＭＯＳＦＥＴ７ａ，７ｂとダイオード８とコンデンサ９でＩＰＭが構成される。
【００２６】
図１に示すように、ドライバＩＣ１は、２つのインバータ１１ａ，１１ｂ、１対のｎ型のＭＯＳＦＥＴ１２ａ，１２ｂ（電流制御素子に相当）、１対の抵抗素子１３ａ，１３ｂ、コンパレータ１４、電流発生回路１５、及び、電流制御回路１６を備えて構成される。また、図８に示すドライバＩＣ３０と同様、外部から供給する電源端子Ｖｃｃと接地端子Ｖｓｓ、ハイサイド回路２０側の制御入力端子Ｉｎｈ、ローサイド側の制御入力端子Ｉｎｌ、ハイサイド回路２０側の正電圧電源端子Ｖｂ（シフトレベル電源端子に相当）と基準電源端子Ｖｓと出力端子Ｖｈ、及び、ローサイド側の出力端子Ｖｌが、夫々設けられている。
【００２７】
インバータ１１ａの入力が制御入力端子Ｉｎｈに、インバータ１１ａの出力がインバータ１１ｂの入力とＭＯＳＦＥＴ１２ａのゲートに、インバータ１１ｂの出力がＭＯＳＦＥＴ１２ｂのゲートに、夫々接続している。抵抗素子１３ａ，１３ｂの各一端が正電圧電源端子Ｖｂに接続し、抵抗素子１３ａの他端がＭＯＳＦＥＴ１２ａのドレイン及びコンパレータ１４の非反転入力に接続し、抵抗素子１３ｂの他端がＭＯＳＦＥＴ１２ｂのドレイン及びコンパレータ１４の反転入力に接続し、ＭＯＳＦＥＴ１２ａのソースが電流発生回路１５の第１電流出力端子ＩＯＵＴ１に接続し、ＭＯＳＦＥＴ１２ｂのソースが電流発生回路１５の第２電流出力端子ＩＯＵＴ２に接続している。コンパレータ１４の出力が出力端子Ｖｈに接続している。また、正電圧電源端子Ｖｂと基準電源端子Ｖｓ間の電圧が、コンパレータ１４の電源電圧として印加される。電流制御回路１６の入力端子ＩＮＣが制御入力端子Ｉｎｈに、電流制御回路１６の出力端子ＯＵＴＣが電流発生回路１５の入力端子ＩＮＧに、夫々接続している。本実施形態では、１対のｎ型のＭＯＳＦＥＴ１２ａ，１２ｂ、及び、１対の抵抗素子１３ａ，１３ｂは、夫々対を成す素子間で同じ電気的特性のものを使用する。抵抗素子１３ａ，１３ｂは電流が流れることで電圧降下の生じる素子であれば、材料及び素子構造は問わず、また、必ずしも単体の素子でなくても良い。
【００２８】
次に、電流発生回路１５と電流制御回路１６の構成につき、図２を参照して説明する。図２は、電流発生回路１５と電流制御回路１６の各回路構成の一例を示す回路図である。図２に示すように、電流発生回路１５は、ｎ型のＭＯＳＦＥＴ２１、電流回路２２ａ，２２ｂ、第１のカレントミラー回路を構成するｐ型のＭＯＳＦＥＴ２３ａ，２３ｂ、及び、第２のカレントミラー回路を構成するｎ型のＭＯＳＦＥＴ２４ａ，２４ｂ，２４ｃとで構成される。電流回路２２ａ，２２ｂの各一端が接地端子Ｖｓｓに、電流回路２２ａの他端がＭＯＳＦＥＴ２１のソースに、夫々接続している。ＭＯＳＦＥＴ２１のドレインと電流回路２２ｂの他端が、ＭＯＳＦＥＴ２３ａのドレインとＭＯＳＦＥＴ２３ａ，２３ｂの各ゲートが相互に接続した第１のカレントミラー回路の入力ノードに、ＭＯＳＦＥＴ２３ａ，２３ｂの各ソースが電源端子Ｖｃｃに夫々接続している。第１のカレントミラー回路の出力ノードであるＭＯＳＦＥＴ２３ｂのドレインが、ＭＯＳＦＥＴ２４ａのドレインとＭＯＳＦＥＴ２４ａ，２４ｂ，２４ｃの各ゲートが相互に接続した第２のカレントミラー回路の入力ノードに接続し、ＭＯＳＦＥＴ２４ａ，２４ｂ，２４ｃの各ソースが接地端子Ｖｓｓに接続している。ＭＯＳＦＥＴ２４ｂのドレインが第１電流出力端子ＩＯＵＴ１に、ＭＯＳＦＥＴ２４ｃのドレインが第２電流出力端子ＩＯＵＴ２に、夫々接続している。
【００２９】
電流制御回路１６は、図２に示すように、カスケード接続された６つのインバータ２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆと、３つのＮＡＮＤ回路２６ａ，２６ｂ，２６ｃと、パルス幅設定用の２つのコンデンサ２７ａ，２７ｂを備えて構成されている。先頭のインバータ２５ａの入力が入力端子ＩＮＣに接続し、各インバータ２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆの出力ノードを前から順にＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６とすると、コンデンサ２７ａ，２７ｂの各一端が夫々接地され、各他端がノードＮ３，Ｎ４に接続し、ノードＮ１，Ｎ６がＮＡＮＤ回路２６ａの２つの入力に夫々接続し、ノードＮ２，Ｎ５がＮＡＮＤ回路２６ｂの２つの入力に夫々接続し、ＮＡＮＤ回路２６ａ，２６ｂの各出力がＮＡＮＤ回路２６ｃの２つの入力に夫々接続し、ＮＡＮＤ回路２６ｃの出力が出力端子ＯＵＴＣに接続している。電流制御回路１６は、図３に示すように、入力端子ＩＮＣに入力される制御入力信号Ｓｉｎの立ち上り及立下りに同期して出力されるパルス信号Ｓｐｃを出力する。尚、当該パルス信号Ｓｐｃは、図９に示すパルス発生回路３１から出力される第１及び第２パルスの論理和に相当するパルス信号となっている。当該パルス信号Ｓｐｃにより、電流発生回路１５の２つの電流出力端子ＩＯＵＴ１，ＩＯＵＴ２から出力される電流Ｉ１，Ｉ２の各電流量が制御される。尚、本実施形態では、電流制御回路１６の入力端子ＩＮＣは制御入力端子Ｉｎｈに接続しているが、これに代えて、入力端子ＩＮＣが２つのインバータ１１ａ，１１ｂの何れか一方の出力と接続しても同様のパルス信号Ｓｐｃを発生することができる。
【００３０】
次に、ドライバＩＣ１の動作について説明する。パルス信号Ｓｐｃの高レベル時に電流発生回路１５のＭＯＳＦＥＴ２１がオン状態となり、第１のカレントミラー回路には、電流回路２２ａが流す電流Ｉａと電流回路２２ｂが流す電流Ｉｂの合計（Ｉａ＋Ｉｂ）が同時に入力する。一方、パルス信号Ｓｐｃの低レベル時にＭＯＳＦＥＴ２１がオフ状態となり、第１のカレントミラー回路には、電流回路２２ｂが流す電流Ｉｂだけが入力する。第１及び第２のカレントミラー回路のカレントミラー比を夫々ｍ１及びｍ２とすると、出力電流Ｉ１，Ｉ２は、夫々、パルス信号Ｓｐｃの高レベル時には、ｍ１×ｍ２×（Ｉａ＋Ｉｂ）となり、低レベル時には、ｍ１×ｍ２×Ｉｂとなる。従って、制御入力端子Ｉｎｈに入力する入力信号Ｓｉｎが低レベルから高レベル及び高レベルから低レベルに夫々遷移した後の一定期間（パルス信号Ｓｐｃの高レベルの期間）だけ、電流発生回路１５の出力電流Ｉ１，Ｉ２は、定常時（パルス信号Ｓｐｃの低レベルの期間）の電流値より（Ｉａ＋Ｉｂ）／Ｉｂ倍に増加する。本実施形態では、当該倍率（Ｉａ＋Ｉｂ）／Ｉｂを例えば１０倍程度に設定する。
【００３１】
入力信号Ｓｉｎが低レベルから高レベルに遷移した場合、ＭＯＳＦＥＴ１２ａのゲートレベルが高レベルから低レベルに遷移し、ＭＯＳＦＥＴ１２ｂのゲートレベルが低レベルから高レベルに遷移し、ＭＯＳＦＥＴ１２ａがオン状態からオフ状態に、ＭＯＳＦＥＴ１２ｂがオフ状態からオン状態に変化する。これにより、コンパレータ１４の非反転入力に接続するノードＮａは、抵抗素子１３ａを介して正電圧電源端子Ｖｂに供給されるレベルシフトした高電圧に向けて充電され、コンパレータ１４の反転入力に接続するノードＮｂは、ＭＯＳＦＥＴ１２ｂを介して、電流発生回路１５の出力電流Ｉ２によって接地電位に向けて放電される。ここで、入力信号Ｓｉｎが低レベルから高レベルに遷移した直後の一定期間は、出力電流Ｉ２の電流値が増倍されているため、ノードＮｂの放電が当該一定期間の間加速され、ノードＮｂの電位は急速に低下する。これにより、ノードＮａとノードＮｂの電位差の極性は短期間に反転し、コンパレータ１４の出力は、低レベル（基準電源端子Ｖｓと同レベル）から高レベル（正電圧電源端子Ｖｂと同レベル）に遷移し、ＭＯＳＦＥＴ７ａをオン状態とする。入力信号Ｓｉｎが低レベルから高レベルに遷移した後、上記一定期間が経過すると、出力電流Ｉ２の電流値は定常時の値に減少するが、ＭＯＳＦＥＴ１２ａ，１２ｂのゲートレベルは同じであるので、ノードＮａとノードＮｂの電位差の絶対値は、上記一定期間の終了時点より減少するものの極性は維持されるため、コンパレータ１４の出力は高レベルに維持される。
【００３２】
入力信号Ｓｉｎが高レベルから低レベルに遷移した場合、ＭＯＳＦＥＴ１２ａのゲートレベルが低レベルから高レベルに遷移し、ＭＯＳＦＥＴ１２ｂのゲートレベルが高レベルから低レベルに遷移し、ＭＯＳＦＥＴ１２ａがオフ状態からオン状態に、ＭＯＳＦＥＴ１２ｂがオン状態からオフ状態に変化する。これにより、コンパレータ１４の反転入力に接続するノードＮｂは、抵抗素子１３ａを介して正電圧電源端子Ｖｂに供給されるレベルシフトした高電圧に向けて充電され、コンパレータ１４の非反転入力に接続するノードＮａは、ＭＯＳＦＥＴ１２ａを介して、電流発生回路１５の出力電流Ｉ１によって接地電位に向けて放電される。ここで、入力信号Ｓｉｎが高レベルから低レベルに遷移した直後の一定期間は、出力電流Ｉ１の電流値が増倍されているため、ノードＮａの放電が当該一定期間の間加速され、ノードＮａの電位は急速に低下する。これにより、ノードＮａとノードＮｂの電位差の極性は短期間に反転し、コンパレータ１４の出力は、高レベル（正電圧電源端子Ｖｂと同レベル）から低レベル（基準電源端子Ｖｓと同レベル）に遷移し、ＭＯＳＦＥＴ７ａをオフ状態とする。入力信号Ｓｉｎが高レベルから低レベルに遷移した後、上記一定期間が経過すると、出力電流Ｉ１の電流値は定常時の値に減少するが、ＭＯＳＦＥＴ１２ａ，１２ｂのゲートレベルは同じであるので、ノードＮａとノードＮｂの電位差の絶対値は、上記一定期間の終了時点より減少するものの極性は維持されるため、コンパレータ１４の出力は低レベルに維持される。
【００３３】
以上、本発明回路を構成するドライバＩＣ１によれば、制御入力端子Ｉｎｈに入力する入力信号Ｓｉｎと同相のレベルシフトした信号が、コンパレータ１４から出力される。本発明回路によれば、入力信号Ｓｉｎの信号レベルの遷移時に、ノードＮａまたはノードＮｂの放電が加速的に行われるため、コンパレータ１４から同相の出力信号が出力されるまでの応答時間が短縮できるとともに、また、ノードＮａ及びノードＮｂの充放電が完了した後は、低電流でコンパレータ１４の出力状態を維持できるため、ドライバＩＣ１の低消費電力化が図れる。また、本発明回路では、ノイズによる誤動作に弱いＲＳフリップフロップに代えて、ｄｖ／ｄｔ電流等の同相ノイズに強い差動回路のコンパレータを使用しているため、ノイズによる誤動作に対する耐性を大幅に向上させることができる。
【００３４】
〈第２実施形態〉
図４に、インバータ回路に使用されるＩＰＭであって、本発明回路の第２実施形態を構成するドライバＩＣ２を内蔵したＩＰＭの回路構成の一例を示す。ドライバＩＣ２とＭＯＳＦＥＴ７ａ，７ｂとダイオード８とコンデンサ９でＩＰＭが構成される。
【００３５】
図４に示すように、ドライバＩＣ２は、２つのインバータ１１ａ，１１ｂ、１対のｎ型のＭＯＳＦＥＴ１２ａ，１２ｂ、１対の抵抗素子１３ａ，１３ｂ、コンパレータ１４、電流発生回路１７、及び、電流制御回路１６を備えて構成される。第２実施形態における電流発生回路１７の回路構成が、第１実施形態の電流発生回路１５と異なる点以外、その他の回路構成は、第１実施形態と同じであるので、重複する説明は省略する。
【００３６】
電流発生回路１７の回路構成につき、図５を参照して説明する。図５は、電流発生回路１７の回路構成の一例を示す回路図である。図５に示すように、電流発生回路１７は、ｎ型のＭＯＳＦＥＴ２１、電流回路２２ａ，２２ｂ、第１のカレントミラー回路を構成するｐ型のＭＯＳＦＥＴ２３ａ，２３ｂ、及び、第２のカレントミラー回路を構成するｎ型のＭＯＳＦＥＴ２４ａ，２４ｂとで構成される。第１実施形態の電流発生回路１５との違いは、第２のカレントミラー回路がｎ型のＭＯＳＦＥＴ２４ａ，２４ｂだけで構成され、ＭＯＳＦＥＴ２４ｃが削除され、出力される電流が出力電流Ｉ１だけとなっている点である。電流発生回路１７では、電流出力端子ＩＯＵＴが１つだけ設けてある。従って、出力電流Ｉ１は、電流発生回路１５と全く同様に、パルス信号Ｓｐｃの高レベル時には、ｍ１×ｍ２×（Ｉａ＋Ｉｂ）となり、低レベル時には、ｍ１×ｍ２×Ｉｂとなる。従って、制御入力端子Ｉｎｈに入力する入力信号Ｓｉｎが低レベルから高レベル及び高レベルから低レベルに夫々遷移した後の一定期間（パルス信号Ｓｐｃの高レベルの期間）だけ、出力電流Ｉ１は、定常時（パルス信号Ｓｐｃの低レベルの期間）の電流値より（Ｉａ＋Ｉｂ）／Ｉｂ倍に増加する。
【００３７】
第２実施形態では、電流発生回路１７の電流出力端子ＩＯＵＴが１つだけであるので、ＭＯＳＦＥＴ１２ａ，１２ｂの各ソースは電流発生回路１７の第１電流出力端子ＩＯＵＴに共通に接続する。このため、１対のＭＯＳＦＥＴ１２ａ，１２ｂと１対の抵抗素子１３ａ，１３ｂと電流発生回路１７からなる回路は、コンパレータ１４の前段のコンパレータとして機能する。
【００３８】
第２実施形態のドライバＩＣ２の動作及び奏する効果は、出力電流Ｉ１、Ｉ２が共通化されただけで、第１実施形態のドライバＩＣ１と同じであるので、重複する説明は割愛する。
【００３９】
〈別実施形態〉
以下に、本発明回路の別実施形態につき説明する。
【００４０】
上記各実施形態では、本発明回路の好適な実施形態の一例を詳細に説明した。本発明回路の回路構成は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【００４１】
例えば、上記各実施形態のドライバＩＣ１，２では、電流制御回路１６から出力されるパルス信号Ｓｐｃによって、電流発生回路１５，１７から出力される電流Ｉ１，Ｉ２または電流Ｉ１の電流量を、パルス信号Ｓｐｃの信号レベルに応じて増減させる制御を行ったが、ＭＯＳＦＥＴ１２ａ，１２ｂと電流発生回路１５の間の電流経路を複数設け、パルス信号Ｓｐｃの信号レベルに応じて、これらの電流経路の導通を制御するようにしても良い。
【００４２】
具体的には、例えば、図６に示すように、ドライバＩＣ３を、２つのインバータ１１ａ，１１ｂ、１対のｎ型のＭＯＳＦＥＴ１２ａ，１２ｂ、ｎ型のＭＯＳＦＥＴ１２ｃ、１対の抵抗素子１３ａ，１３ｂ、コンパレータ１４、電流発生回路１８、及び、電流制御回路１６を備えて構成する。
【００４３】
また、電流発生回路１８は、図７に示すように、電流回路２２ｂ、第１のカレントミラー回路を構成するｐ型のＭＯＳＦＥＴ２３ａ，２３ｂ、及び、第２及び第３のカレントミラー回路を構成するｎ型のＭＯＳＦＥＴ２４ａ，２４ｂ，２４ｄとで構成される。ＭＯＳＦＥＴ２４ａ，２４ｂで第２のカレントミラー回路を構成し、ＭＯＳＦＥＴ２４ａ，２４ｄで第３のカレントミラー回路を構成する。電流回路２２ｂの一端が接地端子Ｖｓｓに、電流回路２２ｂの他端が、ＭＯＳＦＥＴ２３ａのドレインとＭＯＳＦＥＴ２３ａ，２３ｂの各ゲートが相互に接続した第１のカレントミラー回路の入力ノードに、ＭＯＳＦＥＴ２３ａ，２３ｂの各ソースが電源端子Ｖｃｃに夫々接続している。第１のカレントミラー回路の出力ノードであるＭＯＳＦＥＴ２３ｂのドレインが、ＭＯＳＦＥＴ２４ａのドレインとＭＯＳＦＥＴ２４ａ，２４ｂ，２４ｄの各ゲートが相互に接続した第２及び第３のカレントミラー回路の入力ノードに接続し、ＭＯＳＦＥＴ２４ａ，２４ｂ，２４ｄの各ソースが接地端子Ｖｓｓに接続している。ＭＯＳＦＥＴ２４ｂのドレインが第１電流出力端子ＩＯＵＴ１に、ＭＯＳＦＥＴ２４ｄのドレインが第３電流出力端子ＩＯＵＴ３に、夫々接続している。
【００４４】
ＭＯＳＦＥＴ１２ａ，１２ｂの各ソースが夫々第１電流出力端子ＩＯＵＴ１とＭＯＳＦＥＴ１２ｃのドレインに接続し、ＭＯＳＦＥＴ１２ｃのソースが第３電流出力端子ＩＯＵＴ３に接続し、ＭＯＳＦＥＴ１２ｃのゲートにパルス信号Ｓｐｃが入力する回路構成となっている。当該回路構成及び電流発生回路１８の回路構成を除き、ドライバＩＣ３の他の部分の回路構成は、第１及び第２実施形態のドライバＩＣ１，２と同じである。
【００４５】
第１乃至第３のカレントミラー回路のカレントミラー比を夫々ｍ１、ｍ２、ｍ３とし、
カレントミラー比ｍ２とｍ３の間の比率を、ｍ３／ｍ２を、第１及び第２実施形態における電流回路２２ａ，２２ｂの間の電流比Ｉａ／Ｉｂと等しく設定すると、出力電流Ｉ１は、第１及び第２実施形態における出力電流Ｉ１，Ｉ２のパルス信号Ｓｐｃの低レベル時の電流値と同じｍ１×ｍ２×Ｉｂとなり、出力電流Ｉ３は、ｍ１×ｍ３×Ｉｂ（＝ｍ１×ｍ２×Ｉａ）となる。従って、出力電流Ｉ１と出力電流Ｉ３の合計が、第１及び第２実施形態における出力電流Ｉ１，Ｉ２のパルス信号Ｓｐｃの高レベル時の電流値と同じｍ１×ｍ２×（Ｉａ＋Ｉｂ）となる。
【００４６】
以上の回路構成により、パルス信号Ｓｐｃの高レベル時には、ＭＯＳＦＥＴ１２ｃがオン状態となって、ＭＯＳＦＥＴ１２ａ，１２ｂには、出力電流Ｉ１と出力電流Ｉ３の両方が流れ、パルス信号Ｓｐｃの低レベル時には、出力電流Ｉ１だけを流す制御が実行される。
【００４７】
更に、図６及び図７に示す別実施形態の回路構成に対して、更に、種々の変形例が可能である。例えば、ＭＯＳＦＥＴ１２ａ，１２ｂを夫々、２以上のＭＯＳＦＥＴの並列回路で構成し、各組の夫々１つのＭＯＳＦＥＴを第１電流出力端子ＩＯＵＴ１に接続し、各組の夫々他のＭＯＳＦＥＴを、ＭＯＳＦＥＴ１２ｃを介して第３電流出力端子ＩＯＵＴ３に接続するようにしても良い。
【００４８】
つまり、本発明回路では、入力信号または入力信号と同相の信号をゲート入力とする第１のＭＯＳＦＥＴと、入力信号と逆相の信号をゲート入力とする第２のＭＯＳＦＥＴは、夫々単体のＭＯＳＦＥＴに限定されるものではなく、夫々２以上のＭＯＳＦＥＴで構成されるＭＯＳＦＥＴ回路としても良い。また、当該ＭＯＳＦＥＴ回路内に、パルス信号Ｓｐｃをゲート入力とするＭＯＳＦＥＴを組み込むようにしても良い。
【００４９】
更に、ＭＯＳＦＥＴ１２ａ，１２ｂは、ゲート入力の電圧レベルに応じて、抵抗素子１３ａ，１３ｂ及びコンパレータの入力端子に接続する端子（出力端子に相当）に流れる電流量が制御される電流制御素子であれば、ＭＯＳＦＥＴ以外の素子であっても良く、また、必ずしも単体の素子である必要はない。
【産業上の利用可能性】
【００５０】
本発明に係るレベルシフト回路は、ハーフブリッジ接続され高い電圧が印加されるハイサイド側スイッチング素子を低い電圧レベルの制御信号から制御するドライバ回路に使用可能であり、インバータ回路のみならず電圧差のある回路へのレベルシフトに広範囲に使用することができる。
【符号の説明】
【００５１】
１，２，３：  本発明に係るレベルシフト回路（ドライバＩＣ）
７ａ，７ｂ：  ｎ型ＭＯＳＦＥＴ
８：  ダイオード
９：  コンデンサ
１１ａ，１１ｂ：  インバータ
１２ａ，１２ｂ：  ｎ型ＭＯＳＦＥＴ
１３ａ，１３ｂ：  抵抗素子
１４：  コンパレータ
１５，１７，１８：  電流発生回路
１６：  電流制御回路
２０，３６：  ハイサイド回路
２１，２４ａ〜２４ｄ：  ｎ型ＭＯＳＦＥＴ
２３ａ，２３ｂ：  ｐ型ＭＯＳＦＥＴ
２５ａ〜２５ｆ：  インバータ
２６ａ，２６ｂ，２６ｃ：  ＮＡＮＤ回路
２７ａ，２７ｂ：  コンデンサ
３０：  従来のレベルシフト回路（ドライバＩＣ）
３１：  パルス発生回路
３２ａ，３２ｂ：  ｎ型ＭＯＳＦＥＴ
３３ａ，３３ｂ：  抵抗
３４：  ＲＳフリップフロップ
３５，４１ａ〜４１ｆ，４３ａ，４３ｂ：  インバータ
４２ａ，４２ｂ：  ＮＡＮＤ回路
４４ａ，４４ｂ：  コンデンサ
Ｎａ：  コンパレータの非反転入力に接続するノード
Ｎｂ：  コンパレータの反転入力に接続するノード
Ｉｎｈ：  ドライバＩＣのハイサイド側の制御入力端子
Ｉｎｈ：  ドライバＩＣのローサイド側の制御入力端子
Ｖｂ：  ドライバＩＣのハイサイド側の正電圧電源端子
Ｖｃｃ：  ドライバＩＣの電源端子
Ｖｈ：  ドライバＩＣのハイサイド側の出力端子
Ｖｌ：  ドライバＩＣのローサイド側の出力端子
Ｖｓ：  ドライバＩＣのハイサイド側の基準電源端子
Ｖｓｓ：  ドライバＩＣの接地端子
ＩＮＧ：  電流発生回路の入力端子
ＩＯＵＴ，ＩＯＵＴ１〜ＩＯＵＴ３：  電流発生回路の電流出力端子
ＩＮＣ：  電流制御回路の入力端子
ＯＵＴＣ：  電流制御回路の出力端子
ＧＮＤ：  ＩＰＭの出力用接地端子
ＨＶ：  ＩＰＭの高電圧電源端子
ＩＮＨ：  ＩＰＭのハイサイド側の制御入力端子
ＩＮＬ：  ＩＰＭのローサイド側の制御入力端子
ＯＵＴ：  ＩＰＭの出力端子
ＶＣＣ：  ＩＰＭの電源端子
ＶＳＳ：  ＩＰＭの接地端子
ＩＮ：  パルス発生回路の入力端子
ＯＵＴ１：  パルス発生回路の第１出力端子
ＯＵＴ２：  パルス発生回路の第２出力端子
Ｒ：  ＲＳフリップフロップのリセット端子
Ｓ：  ＲＳフリップフロップのセット端子
Ｑ：  ＲＳフリップフロップの出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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