(57)【要約】半導体記憶装置のリード回路１０によって、データが記憶されたメモリセル１１に接続された相補関係にあるビット線対ＢＬ，ＢＬＸのうち、ビット線ＢＬＸを介してメモリセル１１内のデータを読み出す際、ビット線ＢＬからの信号と、メモリセル１１を指定する信号とに基づき、ビット線対ＢＬ，ＢＬＸそれぞれの電位に応じて、リード回路１０内に配置した放電回路２０等により、リード回路１０のＳＯＵＴノードの電位上昇を阻止し、又はＳＯＵＴノードの電位下降を阻止するように制御する。これにより、ＳＯＵＴが浮きノードとならず、漏れ電流による読出し誤動作の防止と高速読み出しができる。
2013099014.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、
前記メモリセルに接続された一対のビット線と、
前記一対のビット線のうち第１のビット線を介して前記メモリセル内のデータを読み出す読み出し回路と、
前記一対のビット線のうち第２のビット線からの信号と、前記メモリセルを指定する指定信号とに基づき、前記第１のビット線及び前記第２のビット線の電位に応じて前記読み出し回路の出力端の電位上昇を阻止し、又は前記出力端の電位下降を阻止するように制御する電位制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記電位制御回路は、前記第１のビット線が第１の電位かつ前記第２のビット線が前記第１の電位よりも高い第２の電位である場合、前記出力端に電流を出力して前記出力端が前記第２の電位となるように制御するとともに、前記第１のビット線が前記第２の電位かつ前記第２のビット線が前記第１の電位の場合、前記出力端から電流を出力して前記出力端が前記第１の電位となるように制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記電位制御回路は、前記第２のビット線の信号に基づいてオン又はオフする第１トランジスタと、前記メモリセルを指定する信号に基づいてオン又はオフする第２トランジスタとを直列に接続した放電回路であることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１トランジスタと前記第２トランジスタとがオンの場合、前記出力端から前記第２トランジスタを介して前記第１トランジスタの接地端に電流を出力するとともに、前記第１トランジスタがオフの場合、前記出力端に接続された第３トランジスタを介して電源より前記出力端に電流を出力することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記電位制御回路は、前記第１のビット線が第１の電位かつ前記第２のビット線が前記第１の電位よりも高い第２の電位である場合、前記出力端から電流を出力して前記出力端が前記第１の電位となるように制御するとともに、前記第１のビット線が前記第２の電位かつ前記第２のビット線が前記第１の電位の場合、前記出力端に電流を出力して前記出力端が前記第２の電位となるように制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記電位制御回路は、前記第２のビット線の信号に基づいてオン又はオフする第４トランジスタと、前記メモリセルを指定する信号に基づいてオン又はオフする第５トランジスタとを直列に接続した充電回路であることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記第４トランジスタと前記第５トランジスタとがオンの場合、電源より前記第４トランジスタと前記第５トランジスタとを介して前記出力端に電流を出力するとともに、前記第４トランジスタがオフの場合、前記出力端から前記出力端に接続された第６トランジスタを介して前記第６トランジスタの接地端に電流を出力することを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記第１のビット線の電位と第２のビット線の電位は相補関係にあり、前記第２のビット線は、前記メモリセルからのデータ読み出しに使用されないことを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記メモリセル、前記一対のビット線、前記読み出し回路、及び前記電位制御回路が複数あり、前記複数の読み出し回路の出力端が各々接続されており、前記複数のメモリセルのうち読み出し対象のメモリセルに対して、前記指定信号としての選択信号が入力されるとともに、読み出し対象以外のメモリセルに対応する前記電位制御回路をオフにすることを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記複数のメモリセルが第１の複数のメモリセルと第２の複数のメモリセルを備えており、前記読み出し回路が前記第１の複数のメモリセルと前記第２の複数のメモリセルとに対して共通に配置されることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
データを記憶するメモリセルと、前記メモリセルに接続された一対のビット線とを有する半導体記憶装置の制御方法において、
前記半導体記憶装置が有する読み出し回路が、前記一対のビット線のうち第１のビット線を介して前記メモリセル内のデータを読み出し、
前記半導体記憶装置が有する電位制御回路が、前記一対のビット線のうち第２のビット線からの信号と、前記メモリセルを指定する指定信号とに基づき、前記第１のビット線及び前記第２のビット線の電位に応じて前記読み出し回路の出力端の電位上昇を阻止し、又は前記出力端の電位下降を阻止するように制御することを特徴とする半導体記憶装置の制御方法。
【請求項１２】
前記電位制御回路は、
前記第１のビット線が第１の電位かつ前記第２のビット線が前記第１の電位よりも高い第２の電位である場合、前記出力端に電流を出力して前記出力端が前記第２の電位となるように制御するとともに、前記第１のビット線が前記第２の電位かつ前記第２のビット線が前記第１の電位の場合、前記出力端から電流を出力して前記出力端が前記第１の電位となるように制御することを特徴とする請求項１１記載の半導体記憶装置の制御方法。
【請求項１３】
前記電位制御回路は、
前記第１のビット線が第１の電位かつ前記第２のビット線が前記第１の電位よりも高い第２の電位である場合、前記出力端から電流を出力して前記出力端が前記第１の電位となるように制御するとともに、前記第１のビット線が前記第２の電位かつ前記第２のビット線が前記第１の電位の場合、前記出力端に電流を出力して前記出力端が前記第２の電位となるように制御することを特徴とする請求項１１記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願が開示する技術は、半導体記憶装置及び半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
近年における半導体集積回路の集積率の向上により、ＣＰＵ(Central Processing Unit)等のマイクロプロセッサとメモリ、周辺回路等とを１チップに統合した、ＳｏＣ(System on Chip)等の集積回路が広く使用されてきた。このような集積回路では、全チップ面積に対するメモリの占有面積の割合が高く、メモリ動作の高速化とともに小面積化（省面積化）が課題となっている。また、集積回路に組み込まれるメモリマクロセルとしてのメモリのみならず、メモリ単独としても、高速動作・小面積（省面積）の要求が高まっている。【０００３】
また、演算回路の演算処理部であるコアを２つ以上持つ、いわゆるマルチコアＣＰＵ等の集積回路では、ダイサイズが小さいほど製品の歩留まりが向上する。このことから、マルチコアＣＰＵに組み込まれた１次キャッシュメモリや２次キャッシュメモリの占有面積が小さければ、それだけ製品の歩留まりにおいても有利になる。【０００４】
図１９は、１チップにマイクロプロセッサ（ＣＰＵ）、周辺回路、メモリ等を搭載した大規模集積回路におけるメモリ回路の階層的な構造を模式的に表している。図１９に示すように、近年における１チップ集積回路５００において、メモリ５０１ａ〜５０１ｄがチップ全体の面積の、例えば５０〜７０％程度を占める。メモリ５０１ａ〜５０１ｄは、それぞれが複数のメモリ回路を備える。個々のメモリ回路（ＲＡＭマクロ）５１０は、複数のサブアレイ、制御回路等を有する。【０００５】
メモリ回路５１０の構成要素であり、メモリセルブロックとも呼ばれるサブアレイ５２０は、複数のメモリセルアレイを備える。メモリセルアレイは、複数のワード線と複数のビット線との交点にメモリセルがマトリクス状に接続されている。図１９は、１コラム分のメモリセルアレイ５３０を示しており、ここでは、ｎ＋１個のメモリセルと、それらのリード回路、及びライト回路とが２段構成となった例を示している。【０００６】
メモリセルにおけるダイナミック構成のリード回路では、電源（ＶＤＤ、またはＶＳＳ）が繋がっていない、浮いた状態（フローティング）のノードへ微量の電流が流れる、もしくは、浮いた状態のノードから微量の電流が流れ出ることに起因する誤動作が生じるという問題があった。このような誤動作を防ぐため、従来よりメモリセルのリード回路にキーパ(keeper)回路を配置している。例えば、以下の文献には、スタティックメモリのメモリセルのローカルビット線が浮動状態にあるとき、漏れ電流による誤動作を回避するため、キーパ回路を配置して、ローカルビット線を所定電位に維持する技術が開示されている。通常、キーパ回路は、十分な電流を供給してビット線のリーク電流を補償する大きさを有し、ビット線の電圧レベルを維持する機能を有する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１９８７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年における半導体パターンの微細化に伴い、上述した漏れ電流の増加の問題が顕著になっている。このような漏れ電流に対処するため、上述したように、メモリセルのリード回路にキーパ(keeper)回路を配置している。しかし、キーパ回路は、電荷を供給したいノードに電荷を逃がすための回路が接続されていることになるため、もしくは、電荷を放出したいノードに電荷を供給するための回路が接続されていることになるため（キーパ回路が電荷を供給する回路になるか、放出する回路になるかは、浮きノードの電位を論理Ｈ，Ｌのいずれに保ちたいかによって決まる。）、リード回路の出力端の電位の上昇を遅くするという問題があった。その結果、キーパ回路が、リード回路におけるデータ読み出しの動作速度を遅くするという問題があった。【０００９】
特に、近時のＣＰＵの動作速度の高速化に対してメモリの高速化が追いついていないという現状に鑑みた場合、メモリのデータ読み出し速度が遅いことは、ＣＰＵ、及びそれを搭載したシステムの高速化を妨げる要因となっている。よって、メモリの読み出し速度の高速化がそのままシステム等の高速化に直結することから、リード回路のデータ読み出し速度を遅くさせる要因を除去して、データ読み出しの高速化を図ることが、喫緊の課題となっている。【００１０】
本提案の技術の一つの側面では、メモリセルから高速にデータの読み出しを行うことを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するため、本願が開示する半導体記憶装置は、データを記憶するメモリセルと、メモリセルに接続された一対のビット線と、一対のビット線のうち第１のビット線を介してメモリセル内のデータを読み出す読み出し回路とを備えている。また、電位制御回路を備え、一対のビット線のうち第２のビット線からの信号と、メモリセルを指定する指定信号とに基づき、第１のビット線及び第２のビット線の電位に応じて読み出し回路の出力端の電位上昇を阻止する。または、電位制御回路が第１のビット線及び第２のビット線の電位に応じて読み出し回路の出力端の電位下降を阻止する。
【発明の効果】
【００１２】
一態様によれば、メモリセルからのデータ読み出しの高速化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体記憶装置のリード回路の構成を示す回路図である。
【図２】第１の実施形態のリード回路における読み出し動作（ＣＸ＝論理Ｌのとき）のタイミングチャートである。
【図３】第１の実施形態のリード回路における読み出し動作（ＣＸ＝論理Ｈのとき）のタイミングチャートである。
【図４】第１の実施形態のリード回路と従来のリード回路とについて、ＳＰＩＣＥシミュレーションを行った結果を示す図である。
【図５】第１の実施形態に係るリード回路の面積削減効果を説明するための図である。
【図６】第２の実施形態に係る半導体記憶装置のサブアレイの概略構成を示す図である。
【図７】第２の実施形態のサブアレイのリード回路の詳細構成を示す回路図である。
【図８】第２の実施形態のリード回路における読み出し動作（ＣＸ＝論理Ｌのとき）のタイミングチャートである。
【図９】第２の実施形態のリード回路における読み出し動作（ＣＸ＝論理Ｈのとき）のタイミングチャートである。
【図１０】第２の実施形態のリード回路における面積削減効果を説明するための図である。
【図１１】第３の実施形態に係る半導体記憶装置におけるサブアレイのリード回路の詳細構成を示す回路図である。
【図１２Ａ】第３の実施形態に係る放電回路を示す図である。
【図１２Ｂ】第３の実施形態に係る放電回路に対応するパターンレイアウトを示す図である。
【図１３Ａ】第２の実施形態に係る放電回路を示す図である。
【図１３Ｂ】第２の実施形態に係る放電回路に対応するパターンレイアウトを示す図である。
【図１４】第４の実施形態に係る半導体記憶装置のリード回路の構成を示す回路図である。
【図１５】第４の実施形態のリード回路における読み出し動作（ＣＸ＝論理Ｌのとき）のタイミングチャートである。
【図１６】第４の実施形態のリード回路における読み出し動作（ＣＸ＝論理Ｈのとき）のタイミングチャートである。
【図１７】スタティック回路を使用したリード回路の例を示す図である。
【図１８】スタティック回路を使用したリード回路の動作タイミングチャートである。
【図１９】大規模集積回路におけるメモリ回路の階層的な構造を模式的に示す図である。
【図２０】従来のダイナミック回路を使用したメモリセルのリード回路の例を示す回路図である。
【図２１】従来のリード回路における読み出し動作（ＣＸ＝論理Ｌのとき）のタイミングチャートである。
【図２２】従来のリード回路における読み出し動作（ＣＸ＝論理Ｈのとき）のタイミングチャートである。
【発明を実施するための形態】
【００１４】
最初に、メモリセルのリード回路について説明する。図２０は、ダイナミック回路を使用したメモリセルのリード回路の一例を示す回路図である。１本のビット線にセンスアンプとしてＭＯＳトランジスタを接続したシングルエンド構成のメモリ回路では、メモリセルのリード回路としてダイナミック回路を使用することで、高速化・小面積化（省面積化）を図っている。
【００１５】
図２１は、図２０に示すリード回路における読み出し動作のタイミングチャートである。リードサイクルにおいて、最初にプリチャージ回路９３０のトランジスタ９０１，９０２のゲート端子に対する信号ＰＣをＶＳＳと同電位である論理Ｌにして、ビット線対ＢＬ，ＢＬＸのＢＬ，ＢＬＸノードをＶＤＤと同電位である論理Ｈにする。また、ＳＯＵＴのディスチャージ回路９２０に対する信号ＳＯＵＴ_ＤＣを論理Ｈにして、ＳＯＵＴノードを論理Ｌにすることによりプリディスチャージを行う。同様に、グローバルビット線であるＧＢＬのプリチャージ回路９２１に対する信号ＧＰＣを論理Ｌにして、ＧＢＬの電位を論理Ｈにする。
【００１６】
信号ＰＣ、信号ＳＯＵＴ_ＤＣ、及び信号ＧＰＣについては、図２１に示すように、ワード線ＷＬが論理Ｈになって実際のリード動作が起こる前に、それぞれ論理Ｈ、論理Ｌ、論理Ｈにしておく。その後、読み出し対象のメモリセル９１０に接続されているワード線ＷＬを論理Ｈにすると、ＷＬにゲート端子が接続された、メモリセル９１０のＮチャネルトランジスタ９１１，９１２がオンになる。
【００１７】
なお、メモリ回路が複数カラム構成の場合には、リードタイミングに合わせて読み出し対象のカラムの選択信号ＣＳ_ＲＸを論理Ｌにして、カラム選択用のＰチャネルトランジスタ９１５をオンにしておく。また、読み出し非対象のカラムの選択信号ＣＳ_ＲＸを論理Ｈにしておく。こうすることで、ＳＯＵＴノードの電位が、読み出し対象のカラムのＢＬＸの電位により決まる。
【００１８】
読み出し対象のメモリセル９１０のＣＸノードが論理Ｌの場合、ＢＬＸノードは、そのメモリセルによって電荷が引き抜かれて論理Ｌになる。ここで、セルデータ読出し用Ｐチャネルトランジスタ９１７のゲート端子は、ＢＬＸノードに接続されているため、トランジスタ９１７はオンになる。このとき、上述したように読み出し対象のカラムの選択信号ＣＳ_ＲＸが論理Ｌであるため、ＳＯＵＴノードに電荷が流れ込み、図２１に示すようにＳＯＵＴノードの電位が上昇する。
【００１９】
一方、クロスカップリング構成のトランジスタ９０４，９０５を有するクロスカップル回路９０３によって、ＢＬノードは論理Ｈに固定される。このことは、メモリ回路のリード動作時には、ＢＬ，ＢＬＸノードの電位が相補関係（ＶＤＤ、ＶＳＳ）になることを意味している。
【００２０】
上記のようにＳＯＵＴノードの電位が上昇すると、ＧＢＬノードの電荷を引き抜くＮチャネルトランジスタ９１６がオンになり、ＧＢＬノードの電位が論理Ｌになる。そして、ＧＢＬノードの電位が、ＧＢＬノードに接続されたリードデータラッチである不図示のラッチ回路に取り込まれ、電位が検知されることで、メモリセルのリードが完了する。
【００２１】
なお、読み出し対象のメモリセル９１０のＣＸノードが論理Ｈの場合、図２２に示すように、ＢＬＸノードに対する電荷の引き抜きがなく、ＧＢＬノードについても電荷の引き抜きがない。その結果、ＣＸノードが論理Ｌの場合と相補関係にある論理Ｈの電位情報が、リードデータラッチである不図示のラッチ回路に取り込まれる。
【００２２】
ところで、メモリセルのリード回路において、上述したダイナミック回路のＳＯＵＴノードは、電源（ＶＤＤ、またはＶＳＳ）が繋がっていない「浮きノード」となる。そのため、トランジスタ９１５，９１７がオフのときにも、トランジスタ９１５，９１７より浮きノードに微量の電流（リーク電流、あるいは漏れ電流ともいう）が流れる。そこで、このリーク電流に対処するため、ＳＯＵＴノードに、キーパ(keeper)回路９１８が配置されている。
【００２３】
ダイナミック回路にキーパ回路９１８がない場合、時間とともに電荷が充電されて、ＳＯＵＴノードの電位が上昇する。例えば、図２２に示すように、ＢＬＸノードが論理Ｈであれば、本来はＳＯＵＴノードの電位が上昇しないところ、リーク電流により電位が上がる。そして、浮きノードが本来想定していない電位となって、チャネルトランジスタ９１６によりＧＢＬノードが引き抜かれ、リーク電流による誤動作が生じる。すなわち、浮きノードにキーパ回路９１８があることで、リーク電流があってもＶＤＤからの電荷がそのままＶＳＳに流されるので、ＳＯＵＴノードの電位は上昇しない。
【００２４】
一方、ダイナミック回路にキーパ回路９１８があると、別の問題も浮上する。例えば、ＳＯＵＴノードの電位がＮチャネルトランジスタ９１６の閾値電圧Ｖｔｈよりも高くなって、トランジスタ９１６がＧＢＬを引き抜くまで、キーパ回路９１８がＳＯＵＴノードを引き抜き続ける。その結果、ＣＸが論理Ｌ、ＳＯＵＴが論理Ｈのときには、ＳＯＵＴノードの電位上昇が遅くなり、メモリセルからのデータの読み出し速度の遅延を招くことになる。
【００２５】
そこで、メモリセルのリード回路において、ＳＯＵＴノードが「浮きノード」とならないようにする。それとともに、ＳＯＵＴノードの電位上昇が遅くなり、読み出し速度の遅延を招いているキーパ回路を取り除いたリード回路構成とすることが考えられる。例えば、図１７に示すリード回路９００のようにスタティック回路を使用することで、キーパ回路を取り除いても誤動作しないようにすることができる。
【００２６】
図１７に示すスタティック回路９５０は、４個のＮＯＲ回路９５０ａ〜９５０ｄと、これらのＮＯＲ回路の各々の出力により制御される４個のＮチャネルトランジスタ９５１ａ〜９５１ｄとを含む４カラム構成になっている。この構成では、ＧＢＬを引き抜くためのＮチャネルトランジスタ９５１ａ〜９５１ｄを個別に配する必要があり、これらのトランジスタを複数カラムで共通にすることができない。つまり、カラム毎に、ＧＢＬを引き抜くためのＮチャネルトランジスタが必要となる。特に、メモリ回路には多数のリード回路が配置されているため、Ｎチャネルトランジスタが増えることで、メモリ回路全体の面積も増大する。また、リード回路の数は、メモリ回路の記憶容量（メモリセルの数）に比例するので、記憶容量が要求されるメモリ回路ほど、Ｎチャネルトランジスタ数の増大の影響が大きい。
【００２７】
さらに、ＧＢＬノードは、通常、配線長が長いため、ＧＢＬを引き抜くためのＮチャネルトランジスタ９５１ａ〜９５１ｄのサイズを大きくする必要がある。そして、上述したメモリ回路の面積増大により、ＧＢＬノードの配線長も延びる。また、ＧＢＬに接続されるＮチャネルトランジスタ数の増大によりＧＢＬの容量が増え、さらにＮチャネルトランジスタ数の増大によりＧＢＬから抜けるリーク電流量が増大するので、ＧＢＬに対するキーパ回路（不図示）のサイズも大きくする必要がある。そのため、図１８のタイミングチャートにおいて点線で囲んで示すように、ＧＢＬノードの電位を引き抜く速度が遅くなり、結果として、リード速度も遅くなる。また、メモリ回路の記憶容量が大きくなるほど、これらの問題が顕著になる。
【００２８】
以下、半導体記憶装置のリード回路において、スタティック回路によらず、回路面積の増大を抑えるとともに、高速読み出しが可能なリード回路の実施形態について、図面を参照しながら詳細に説明する。
【００２９】
＜第１の実施形態＞
図１は、本実施形態に係る半導体記憶装置のリード回路の構成を示す回路図である。本実施形態に係る半導体記憶装置は、図示を省略するが、例えば、マトリックス状に配置された複数のメモリセルを備える複数のメモリアレイを有し、メモリセル構成は、図１９に示す構成と同じである。個々のメモリセルは、ワード線ＷＬによって選択され、選択されたメモリセルからのデータは、相補関係にあるビット線対ＢＬ，ＢＬＸに出力される。
【００３０】
本実施形態に係る半導体記憶装置のリード回路１０は、図１に示す例において、ワード線ＷＬが接続されたメモリセル１１が読み出し対象のメモリセルであり、プリチャージ回路１３、クロスカップル回路１５、放電回路２０等を備える。放電回路２０は、セルデータ読出し用のＰチャネルトランジスタ１７、及び複数のメモリセルから特定のカラムを選択するカラム選択用のＰチャネルトランジスタ１８からＳＯＵＴノードへの漏れ電流（リーク電流）を放電する。図１に示すリード回路は、４カラム構成であり、図１では、それらのうち１カラムの詳細構成を示し、他のカラム構成の図示を省略している。メモリセルからの読み出しデータの出力端であるＳＯＵＴノードは、ここでは、４カラムに共通であり、各カラムが放電回路２０を備えている。
【００３１】
放電回路２０は、メモリ回路のカラム選択信号ＣＳ_ＲＸが論理Ｌとなっている読み出し対象カラムのビット線対ＢＬ，ＢＬＸのビット線ＢＬの信号レベルが論理Ｌのときオンになり、ＢＬが論理Ｈのときはオフとなる。また、カラム選択信号ＣＳ_ＲＸを論理Ｈにして、読み出し非対象としたカラムについては、その放電回路２０をオフとすることで、読み出し非対象カラムの動作がＳＯＵＴの電位に影響しないようにしている。
【００３２】
放電回路２０は、２個のインバータ回路２３，２５と、これらのインバータ回路からの出力信号により制御される２個のＮチャネルトランジスタ２７，２９とを有する。インバータ回路２３には、カラム選択信号ＣＳ_ＲＸが入力され、Ｎチャネルトランジスタ２７のゲート端子に、ＣＳ_ＲＸの論理反転信号（ＣＳ_Ｒともいう）が入力される。また、インバータ回路２５の入力端にはビット線ＢＬが接続されている。その結果、Ｎチャネルトランジスタ２９には、ＢＬの信号レベルを論理反転させた信号（ＸＢＬともいう）が入力される。
【００３３】
放電回路２０内の２個のＮチャネルトランジスタ２７，２９は、直列に接続され、Ｎチャネルトランジスタ２７のドレイン端子がＳＯＵＴノードに接続され、Ｎチャネルトランジスタ２９のソース端子がＶＳＳに接続されている。そして、放電回路２０は、信号ＣＳ_Ｒと信号ＸＢＬの双方が論理Ｈとなったときオンとなり、後述するようにＳＯＵＴノードからＶＳＳへ電荷が放出される。
【００３４】
次に、放電回路２０の動作について、図２及び図３のタイミングチャートを参照しながら詳細に説明する。なお、図２は、読み出し対象のメモリセルのＣノードが論理Ｈ、ＣＸノードが論理Ｌの場合を示し、図３は、読み出し対象のメモリセルのＣノードが論理Ｌ、ＣＸノードが論理Ｈの場合に対応している。
【００３５】
メモリセルの読み出し動作の開始前、信号ＰＣが論理Ｌとなり、ビット線対ＢＬ，ＢＬＸのＢＬ，ＢＬＸノードの電位はいずれも論理Ｈとなる。信号ＳＯＵＴ_ＤＣも論理Ｈとなり、ＳＯＵＴノードのディスチャージ回路１９がオンとなって、ＳＯＵＴは論理Ｌとなる。また、グローバルビット線であるＧＢＬのプリチャージのための信号ＧＰＣを論理Ｌにして、ＧＢＬの電位を論理Ｈにする。一方、読み出し動作時には、信号ＰＣが論理Ｈとなって、ＢＬ，ＢＬＸノードは一時的に浮いた状態となる。このとき、信号ＳＯＵＴ_ＤＣが論理Ｌで、ディスチャージ回路１９がオフとなるため、ＳＯＵＴノードも一時的に浮いた状態となる。
【００３６】
読み出し対象カラムのメモリセルのＣＸノードが論理Ｌで、信号ＣＸと相補関係にあるＣノードの信号レベルが論理Ｈのとき、図２に示すように、ＢＬＸノードは、メモリセルによって電荷が引き抜かれて論理Ｌになる。このとき、リード回路１０のクロスカップル回路１５によってＢＬノードは論理Ｈに固定される。セルデータ読出し用Ｐチャネルトランジスタ１７は、論理Ｌの信号ＢＬＸによってオンとなり、ＳＯＵＴノードには、オンとなったＰチャネルトランジスタ１７を通じてＶＤＤから電荷が供給される。
【００３７】
上述したように、信号ＣＳ_ＲＸを論理Ｌにして読み出し対象カラムを選択し、読み出し対象カラムのビット線ＢＬの信号レベルが論理Ｈのときには、信号ＸＢＬが論理Ｌとなるため、放電回路２０はオフとなる。この場合、ＳＯＵＴノードから電荷を引き抜くものがない（つまり、ＳＯＵＴへの電荷供給を妨げるものがない）状態となる。そのため、ＳＯＵＴに電荷が溜まり、ＳＯＵＴノードの電位が上昇する。
【００３８】
ＳＯＵＴノードの電位について、図２と図２１とを対比すると、本実施の形態に係るリード回路はキーパ回路がないので、ＳＯＵＴへの電荷供給を妨げるものがない。よって、ＳＯＵＴの電位が上昇して論理Ｈとなるまでの時間が、図２１と比較して速いことが分る。その結果、ＧＢＬの引き抜きが速くなり、誤動作が防止でき、メモリセルからのデータの読み出し速度も高速化される。
【００３９】
一方、読み出し対象カラムのメモリセルのＣノードの信号レベルが論理Ｌで、Ｃノードの信号レベルと相補関係にあるＣＸノードの信号レベルが論理Ｈのとき、図３に示すように、ＢＬノードは電荷が引き抜かれて論理Ｌになる。このとき、ＢＬＸノードは、クロスカップル回路１５によって論理Ｈに固定される。セルデータ読出し用Ｐチャネルトランジスタ１７は、信号ＢＬＸ（論理Ｈ）によってオフとなるため、Ｐチャネルトランジスタ１７を通じてＳＯＵＴノードに電荷が供給されることはない。このとき、上述したリーク電流がＳＯＵＴに流れるが、信号ＣＳ_ＲＸを論理Ｌにして読み出し対象のカラムが選択され、信号ＣＳ_Ｒは論理Ｈとなる。読み出し対象カラムのビット線ＢＬの信号レベルが論理Ｌのときには、信号ＸＢＬが論理Ｈとなる。信号ＣＳ_Ｒと信号ＸＢＬがともに論理Ｈとなるため、放電回路２０はオンとなる。よって、ＳＯＵＴへのリーク電流は、放電回路２０を通じてＶＳＳへと流れるため（電荷の放出）、ＳＯＵＴノードは浮きノードとならず、図３において点線で囲んで示すように、ＳＯＵＴの電位は上昇しない。
【００４０】
なお、読み出し非対象のカラムに対しては、信号ＣＳ_ＲＸが論理Ｈで、信号ＣＳ_Ｒが論理Ｌとなるので、放電回路２０がオフとなる。よって、読み出し非対象カラムは、ＳＯＵＴの電圧変化に寄与しない。また、信号ＣＳ_Ｒについては、リード回路１０以外の他の回路において信号ＣＳ_ＲＸを論理反転して生成する構成としてもよい。
【００４１】
図４は、本実施形態に係るリード回路と、従来のリード回路についてのＳＰＩＣＥシミュレーションによる読み出し動作波形を示している。シミュレーションの条件は、リード回路を構成する全トランジスタのＶｔｈが標準的な値（ｔｙｐｉｃａｌ）であり、メモリセルアレイは、レイアウトから抽出したモデルを使用し、読み出し回路は、スケマティックのモデルを使用した。
【００４２】
図４の上から下へ順に、信号ＢＬＸ，ＳＯＵＴ，ＧＢＬそれぞれのＳＰＩＣＥシミュレーション波形である。図４において、実線が第１の実施形態に係るリード回路に対応し、破線が従来のリード回路に対応している。ここでは、メモリセルによって電荷が引き抜かれ、ＢＬＸノードが論理Ｈから論理ＬになるときのＢＬＸ波形の波高値の５０％の点をＤとする。ＢＬＸの電位変化により、ＳＯＵＴは、論理Ｌから論理Ｈに変化する。
【００４３】
図４に示すように、ＢＬＸの信号レベルが論理Ｈ→Ｌと変化した場合、第１の実施形態に係るリード回路のＳＯＵＴの波高値が５０％まで立ち上がる点をＢ、従来のリード回路のＳＯＵＴの波高値が５０％に達する点をＣとする。また、図４の点Ｄを通る垂線を下ろし、その垂線上においてＳＯＵＴの波高値の５０％に対応する点をＡとする。そこで、線分ＡＢで示される時間ｔ１と、線分ＡＣで示される時間ｔ２とを比較すると、ｔ１はｔ２の約２０％であることが分かる。つまり、本実施形態に係るリード回路は、ＢＬＸの引き抜きからＳＯＵＴノードの電位上昇までの遅延が、従来のリード回路と比べて約８０％改善されたことが分る。逆に、従来のリード回路は、キーパ回路が動作することによって、ＳＯＵＴノードの電位が所定値まで上昇する時間が、本実施形態に係るリード回路よりも約５倍の時間がかかることになる。
【００４４】
図５は、本実施形態に係るリード回路と、従来のリード回路とについて、面積の削減効果を説明するための図である。本実施形態に係るリード回路は、上述したスタティック構成のリード回路と比べる。ここで、ＧＢＬを引き抜くＮチャネルトランジスタの数を１／４としたこと等を勘案すると、本実施形態に係るリード回路９３の方が、従来のリード回路９１よりも、チップ基板上での占有面積について約２０％の削減効果がある。
【００４５】
なお、従来のリード回路では、使用するトランジスタの特性のばらつきにより、例えば、Ｐチャネルトランジスタの動作速度が遅く、Ｎチャネルトランジスタの動作速度が速くなると、ＳＯＵＴの電位上昇が顕著に遅くなるという問題がある。極端な例では、ＳＯＵＴの電位が上がらずに誤動作を引き起こすこともある。この現象は、特に、メモリセルによるＢＬ，ＢＬＸの引き抜きが、回路の他の部分に比べて遅いので、通常のダイナミック回路よりも起こりやすい。よって、回路設計には、これらの問題を考慮したトランジスタサイズの調整が必要となる。
【００４６】
以上説明したように本実施形態では、メモリセルのリード回路のＳＯＵＴノードに放電回路を配置する。そして、リード回路によるデータ読み出し動作時、相補関係にあるビット線対ＢＬ，ＢＬＸの信号レベルに応じて、データの読み出しに使用しないビット線ＢＬの信号によって放電回路をオフにする。放電回路をオフにすることで、ＳＯＵＴノードへ電荷が供給されてＳＯＵＴの電位を維持する。また、データ読み出し動作時に放電回路をオンにすることで、ＳＯＵＴノードから放電回路の接地端へ電荷を放出して、ＳＯＵＴの電位上昇を防ぐ。このような構成とすることによって、リード回路のＳＯＵＴが浮きノードとなるのを防止できるのでキーパ回路が不要となり、漏れ電流による読出し誤動作を防止して、読み出し動作を高速化できる。
【００４７】
つまり、ＳＯＵＴノードに放電回路を設け、ＳＯＵＴを引き抜く放電回路内のトランジスタをＢＬノードの電位で制御することによって、リード回路の読み出し速度を決定するＢＬＸの容量が増加することがなく、放電回路が読み出し速度の劣化要因とならない。
【００４８】
また、キーパ回路がなくても、複数カラムでリード回路を共通にすることができるので、スタティック構成のリード回路よりも半導体基板上での占有面積を小さくすることができる。
【００４９】
＜第２の実施形態＞
図６は、第２の実施形態に係る半導体記憶装置のサブアレイの概略構成を示し、図７は、サブアレイのリード回路の詳細構成を示す回路図である。なお、図７に示すリード回路７００において、図１に示す放電回路と同様の構成要素には同一の符号を付す。図６に示すサブアレイは、複数（ここでは、６４個）のセルアレイを、３２個のメモリセル０〜３１を備える第１のセルアレイ５１と、同じく３２個のメモリセル３２〜６３を備える第２のセルアレイ５３とに２分割している。そして、これら第１のセルアレイ５１と第２のセルアレイ５３に対してリード回路５５が共通に配置されている。
【００５０】
本実施形態に係るサブアレイでは、図６に示すように、メモリセルの読み出しの際に使用しないビット線ＢＬを第１のセルアレイと第２のセルアレイとで共通にする。一方、メモリセルの読み出しに使用するビット線ＢＬＸ_Ｔ，ＢＬＸ_Ｂは、図７に示すようにＳＯＵＴノードに対して並列に接続する。そして、ビット線ＢＬＸ_Ｔ，ＢＬＸ_Ｂのいずれかの信号レベルが論理Ｌとなって、２個のＰチャネルトランジスタ６１，６３を有するトランスファーゲート６５がオンとなる。さらに、読み出し対象カラムの選択信号ＣＳ_ＲＸが論理Ｌとなってトランジスタ１８がオンになり、放電回路２０はオフになる。その結果、ＶＤＤよりＳＯＵＴに電荷が流れる。
【００５１】
図８は、本実施形態に係るサブアレイにおいて、Ｃノードが論理Ｈ、ＣＸノードが論理Ｌの場合の動作タイミングチャートである。また、図９は、Ｃノードが論理Ｌ、ＣＸノードが論理Ｈの場合の動作タイミングチャートである。図８は、ビット線ＢＬＸ_Ｔに接続されるメモリセル（図７では省略）が読み出し対象の場合の動作タイミングチャートである。したがって、読み出し非対象のメモリセルのワード線ＷＬは論理Ｌであるため、図８に示すように、ビット線ＢＬＸ_Ｂがメモリセルによって引き抜かれることはない。
【００５２】
ここで、リード動作時にＢＬＸ_Ｔが論理Ｌとなるとき（ＢＬが論理Ｌとなるときは、クロスカップル回路によりＢＬＸ_Ｂの電位が下がることはない）、リーク電流によりビット線ＢＬＸ_Ｂの電位が下がることも考えられる。しかし、この場合、リーク電流よりもメモリセルのトランジスタのオン電流の方が大きいうえ、ビット線ＢＬＸ_Ｔが既にメモリセルによって引き抜かれて、ＳＯＵＴノードが論理Ｈとなっている。そのため、リーク電流によって誤動作が引き起こされることはない。
【００５３】
なお、読み出し対象メモリセルがビット線ＢＬＸ_Ｂに接続されるセルの場合も、読み出し動作は、上記と同様である。
【００５４】
図１０は、本実施形態における面積削減効果を説明するための図である。本実施形態では、第１のセルアレイと第２のセルアレイとでメモリセルの読み出し回路（リード回路）を共通にした。こうすることで、図１０に示すように、本実施形態に係るリード回路９５の方が、上記第１の実施形態のリード回路９３と比較して、チップ基板上での占有面積を約１０％削減できた。
【００５５】
このように、本実施形態では、複数のセルアレイを第１のセルアレイと第２のセルアレイとに分け、リード回路を第１のセルアレイと第２のセルアレイとに共通に配置する。こうすることで、リード回路等の小面積化（省面積化）を図ることができる。
【００５６】
＜第３の実施形態＞
図１１は、第３の実施形態に係る半導体記憶装置におけるサブアレイのリード回路の詳細構成を示す回路図である。図１１に示すリード回路８００において、上述した、図７に示す第２の実施形態に係るサブアレイのリード回路と同様の構成には同一の符号を付してある。
【００５７】
図１１に示すように、本実施形態に係るリード回路の放電回路７０は、２個のＰチャネルトランジスタ、すなわち、ビット線ＢＬに接続されたトランジスタ７１と、カラム選択信号ＣＳ_ＲＸに接続されたトランジスタ７２を有する。また、本実施形態に係るリード回路では、上記のトランジスタ７１，７２と、ＳＯＵＴノードに電荷を供給する３個のＰチャネルトランジスタ１８，６１，６３の閾値電圧Ｖｔｈを低く設定する（これらのトランジスタを低閾値（Ｌｖｔ）トランジスタともいう）。さらに、本実施形態に係るリード回路では、ＳＯＵＴノードの電位が上昇したときにＧＢＬを引き抜くＮチャネルトランジスタ２１の閾値電圧Ｖｔｈを高く設定する（このようなトランジスタを高閾値（Ｈｖｔ）トランジスタともいう）。
【００５８】
図１１に示すリード回路は、上記のように、ＳＯＵＴを引き抜く放電回路７０のトランジスタ７１，７２が低閾値（Ｌｖｔ）トランジスタである。そのため、放電回路７０がオンになるとき、ＳＯＵＴにトランジスタの閾値電圧Ｖｔｈ降下分の電位が残っても、ＧＢＬを引き抜くＮチャネルトランジスタ２１の閾値電圧Ｖｔｈが高いので、トランジスタ２１はオンにならない。よって、ＧＢＬは引き抜かれず、誤動作も生じない。
【００５９】
なお、かりにトランジスタ２１がわずかにオンになっても、ＧＢＬに接続されたキーパ回路（図１１では不図示）が作用して、ＧＢＬが引き抜かれることはない。
【００６０】
図１２Ａは、上述した放電回路７０のトランジスタ７１，７２と、ＳＯＵＴノードに電荷を供給するＰチャネルトランジスタ１８，６１，６３とを、入出力信号を付して示している。また、図１２Ｂは、図１２Ａに示す回路構成に対応するパターンレイアウトである。一方、図１３Ｂは、図１３Ａに示される、上記第２の実施形態に係る放電回路の構成と、それに接続されるトランジスタとを示す回路に対応するパターンレイアウトである。
【００６１】
本実施形態では、図１３Ｂに示す第２の実施形態に係るリード回路からインバータ回路のパターンを削除した。さらに、本実施形態では、放電回路内のＰチャネルトランジスタと、ＳＯＵＴノードに電荷を供給するＰチャネルトランジスタのすべてをＬｖｔトランジスタとした。その結果、本実施形態に係るリード回路は、図１２Ｂに示すように、第２の実施形態に係る回路と比べて、約１０％の面積削減ができた。
【００６２】
以上説明したように、本実施形態では、第２の実施形態に係るリード回路に対して、ＣＳ_Ｒ，ＸＢＬを生成するためのインバータ回路が不要となる。また、放電回路内のＰチャネルトランジスタと、ＳＯＵＴノードに電荷を供給するＰチャネルトランジスタのすべてをＬｖｔトランジスタとしたことで、トランジスタの拡散領域を共通にできる。すなわち、ソース、ドレインを共通にしたレイアウトを組むことができるため、リード回路、ライト回路、及びＷＬ駆動回路の小面積化（省面積化）を図ることができる。
【００６３】
＜第４の実施形態＞
図１４は、第４の実施形態に係る半導体記憶装置のリード回路の構成を示す回路図である。本実施形態に係るリード回路９０は、４カラム構成であり、図１４では、それらのうち１カラムの詳細構成を示している。また、ＸＳＯＵＴノードは４カラムに共通であり、各カラムが、後述する充電回路８０を備えている。
【００６４】
次に、放電回路８０の動作について、図１５及び図１６のタイミングチャートを参照しながら詳細に説明する。なお、図１５は、読み出し対象のメモリセルのＣノードの信号レベルが論理Ｈ、ＣＸノードの信号レベルが論理Ｌの場合を示し、図１６は、読み出し対象のメモリセルのＣノードの信号レベルが論理Ｌ、ＣＸノードの信号レベルが論理Ｈの場合に対応している。
【００６５】
図１４に示すように、リード回路９０の充電回路８０は、直列に接続された２個のＰチャネルトランジスタ８１，８２を有し、トランジスタ８１のソース電極がＶＤＤに接続され、トランジスタ８２の出力端（ドレイン電極）がＸＳＯＵＴノードに接続されている。また、カラム選択信号ＣＳ_ＲＸがトランジスタ８２のゲート端子に入力され、メモリセルの読み出しに使用しないビット線ＢＬの信号が、トランジスタ８１のゲート端子に入力される。
【００６６】
メモリセルの読み出し動作の開始前、信号ＰＣが論理Ｌとなり、ビット線対ＢＬ，ＢＬＸのＢＬ，ＢＬＸノードの電位はいずれも論理Ｈとなる。また、読み出し動作前には、信号ＸＳＯＵＴ_ＰＣが論理Ｌとなり、トランジスタ８７がオンになるため、ＸＳＯＵＴノードは論理Ｈとなる。また、グローバルビット線であるＸＧＢＬのプリチャージのための信号ＧＤＣを論理Ｌにして、ＸＧＢＬの電位を論理Ｈにする。一方、読み出し動作時には、信号ＰＣが論理Ｈとなって、ＢＬ，ＢＬＸノードは一時的に浮いた状態になる。
【００６７】
読み出し動作時、読み出し対象カラムのカラム選択信号ＣＳ_ＲＸが論理Ｌとなり、信号ＣＳ_Ｒは論理Ｈになる。このとき、読み出し対象カラムのＣＸノードが論理Ｌであれば、図１５に示すようにビット線ＢＬＸの信号レベルは、メモリセルによって電荷が引き抜かれて論理Ｌになる。そして、信号ＢＬＸをインバータ回路８５により論理反転した信号ＸＢＬＸは、論理Ｈになる。よって、信号ＣＳ_Ｒ，ＸＢＬＸがともに論理Ｈになるので、トランジスタ８３，８４がオンになり、ＶＳＳに電荷が放出されて、ＸＳＯＵＴは論理Ｌになる。
【００６８】
ここで、図１４に示すリード回路にはキーパ回路がないので、ＸＳＯＵＴへの電荷の放出を妨げるものはない。よって、図１５に示すように、ＸＳＯＵＴの電位降下が高速になる。このとき、メモリセルの信号ＣＸと相補関係にある信号Ｃは、論理Ｈであり、ＢＬノードは、クロスカップル回路１５によって論理Ｈに固定される。ＢＬの信号レベルが論理Ｈであるため、充電回路８０はオフになる。
【００６９】
一方、読み出し対象カラムの信号ＣＸが論理Ｈであれば、図１６に示すように、ＢＬの信号レベルが論理Ｌ、ＢＬＸの信号レベルが論理Ｈとなる。ＢＬＸの信号レベルが論理Ｈであるため、信号ＸＢＬＸは論理Ｌとなり、ＸＳＯＵＴノードとＶＳＳ間のトランジスタ８４がオフになる。よって、ＸＳＯＵＴの電荷は放出されない。このとき、ＢＬ，ＣＳ_ＲＸの信号レベルがともに論理Ｌであるため、充電回路８０がオンになり、ＶＤＤからＸＳＯＵＴノードへ電荷が供給される。この場合、浮きノードとならないので、漏れ電流によるＸＳＯＵＴノードの電位降下はない。
【００７０】
なお、読み出し動作時、読み出し非対象カラムのカラム選択信号ＣＳ_ＲＸが論理Ｈとなり、インバータ８６の出力信号であるＣＳ_Ｒが論理Ｌとなって、トランジスタ８３がオフになる。また、信号ＣＳ_ＲＸが論理Ｈであるため、充電回路８０のトランジスタ８２がオフになって、充電回路８０もオフになる。よって、この場合、読み出し非対象カラムは、ＸＳＯＵＴの電圧変化に寄与しない。
【００７１】
このように、本実施形態では、メモリセルのリード回路のＸＳＯＵＴノードに充電回路を配置する。そして、リード回路の読み出し動作時、相補関係にあるビット線対ＢＬ，ＢＬＸの信号レベルに応じて、データの読み出しに使用しないビット線ＢＬの信号によって充電回路をオフにする。これにより、ＸＳＯＵＴノードから、ＸＳＯＵＴノードに接続されたトランジスタを介して、接地端へ電荷を放出し、ＳＯＵＴの電位上昇を防ぐ。また、リード回路による読み出し動作時、読み出しに使用しないビット線ＢＬの信号によって充電回路をオンにして、ＸＳＯＵＴの電位降下を防ぐ。このようにすることで、ＸＳＯＵＴが浮きノードとなるのを防止できるのでキーパ回路が不要となり、漏れ電流による読出し誤動作の防止、読み出し動作の高速化ができる。
【００７２】
なお、上記各実施形態では、メモリ回路をシングルエンド構成としたが、これに限定されず、例えば、ディファレンシャル構成としてもよい。
【００７３】
本明細書に記載されたすべての文献、特許出願、及び技術規格は、個々の文献、特許出願、及び技術規格が参照により取り込まれることが具体的かつ個々に記載された場合と同程度に、本明細書中に参照により取り込まれる。
【産業上の利用可能性】
【００７４】
開示された技術は、メモリセルのリード回路の出力ノードに放電回路等の電位制御回路を配置する。そして、ビット線対のうちメモリセルからのデータ読み出しに使用しないビット線のノード電位で電位制御回路を制御して、データの出力端ノードが浮きノードとなるのを防止している。よって、開示された技術は、半導体メモリ回路のみならず、システムＬＳＩ、マイクロプロセッサ等の半導体集積回路の内蔵メモリ、キャッシュメモリ、ワークメモリ等に適用することができる。
【符号の説明】
【００７５】
１０，９１，９３，７００，８００，９００  リード回路
１１  メモリセル
１３  プリチャージ回路
１５  クロスカップル回路
２０，７０  放電回路
２３，２５  インバータ回路
５１，５３  セルアレイ
８０  充電回路
【図１】
2013099014.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2013099014.tif 000010
【図９】
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【図１０】
2013099014.tif 000012
【図１１】
2013099014.tif 000013
【図１２Ａ】
2013099014.tif 000014
【図１２Ｂ】
2013099014.tif 000015
【図１３Ａ】
2013099014.tif 000016
【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2013099014.tif 000024
【図２１】
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【図２２】
2013099014.tif 000026
【国際調査報告】
2013099014.tif 000027
2013099014.tif 000028
2013099014.tif 000029
2013099014.tif 000030