(57)【要約】  ゲート電極近傍の半導体層表面にキャリアが注入されることにより生じる電界効果トランジスタのチャネル狭窄を抑制することのできる半導体装置を提供する。半導体層に接続されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間の半導体層の表面に設けられたゲート電極と、ゲート電極近傍の半導体層の表面に絶縁層を介して設けられたフィールドプレート電極と、を有し、ゲート電極に入力される高周波信号を増幅してドレイン電極から出力する電界効果トランジスタと、ドレイン電極と基準電位ＧＮＤとの電位差を分圧し、フィールドプレート電極の各部位が互いに当電位となるようにバイアス電圧を印加する分圧回路と、を備え、フィードプレート電極に印加するバイアス電圧により、チャネル狭窄を抑制する。（図１）
2013027722.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に接続されたソース電極及びドレイン電極と、前記ソース電極とドレイン電極との間の前記半導体層の表面に設けられたゲート電極と、前記ゲート電極近傍の前記半導体層の表面に絶縁層を介して設けられたフィールドプレート電極と、を有し、前記ゲート電極に入力される高周波信号を増幅してドレイン電極から出力する電界効果トランジスタと、
前記ドレイン電極と基準電位との電位差を分圧し、前記フィールドプレート電極の各部位が互いに等電位となるようにバイアス電圧を印加する分圧回路と、
を備える半導体装置。
【請求項２】
前記フィールドプレート電極に印加するバイアス電圧により、前記ゲート電極近傍の半導体層表面にキャリアが注入されることによって生じるチャネル狭窄を抑制するように構成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ソース電極は、前記半導体層の表面に接続された前記ドレイン電極から一定の距離をおいて、前記ドレイン電極と対向して前記半導体層の表面に接続され、
前記ゲート電極は、前記ドレイン電極及び前記ソース電極からそれぞれ一定の距離をおいて、前記ドレイン電極と前記ソース電極との間の前記半導体層の表面に配置され、
前記フィールドプレート電極は、一部の領域が前記ゲート電極にオーバーラップし、前記ゲート電極より前記ドレイン電極寄りの位置に前記ゲート電極及び前記半導体基板の上層に絶縁膜を介して、前記ゲート電極からの距離が等距離となる位置に配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電界効果トランジスタのソースが前記基準電位に接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記電界効果トランジスタのソースが抵抗を介して前記基準電位に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記分圧回路は、前記ドレインと前記フィールドプレート電極との間に接続された第１の抵抗体と、前記フィールドプレート電極と前記基準電位との間に接続された第２の抵抗体と、を備え、
前記第２の抵抗体は非線形抵抗素子を含み、
前記フィールドプレート電極には、前記分圧回路によって前記基準電位に対してＤＣ電圧として正の電圧が印加されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記分圧回路は、前記ドレインと前記フィールドプレート電極との間に接続された第１の抵抗体と、前記フィールドプレート電極と前記基準電位との間に接続された第２の抵抗体と、を備え、
前記第２の抵抗体は定電圧特性を有する半導体素子を含んでいることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２の抵抗体は、複数の順方向に直列接続されたダイオード素子を含んでいることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１の抵抗体の抵抗値が１ｋΩ以上であることを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記分圧回路の抵抗値の合計が１ｋΩ以上であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記電界効果トランジスタと、前記分圧回路が同一の半導体領域の上層に形成されていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ゲートが半導体層にショットキー接合され、前記ゲートから前記半導体層にキャリア注入されることにより生じるチャンネル狭窄を前記フィードプレート電極に印加するバイアス電圧により抑制することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記ゲートは、前記半導体層の表面に絶縁層を介して設けられていることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１４】
前記電界効果トランジスタが、窒化物半導体を用いたヘテロ接合電界効果トランジスタであることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願についての記載］
本発明は、日本国特許出願：特願２０１１−１８０１６３号（２０１１年８月２２日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、電界効果トランジスタを備えた半導体装置に関する。特に、III族窒化物半導体を用いたマイクロ波等の高周波電力を増幅する電界効果トランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
マイクロ波等の高周波電力を増幅する半導体装置として、ＧａＮなどのIII族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ）の研究・開発が盛んに行われている。III族窒化物半導体を用いた電界効果トランジスタでは、大信号動作時に、表面トラップの応答によって表面に負電荷が蓄積された状態になり、最大ドレイン電流が低下する「電流コラプス」と呼ばれる現象や、ＲＦパワー動作をオフした直後にバイアス点のドレイン電流がパワー動作前の１／１０程度に減少し、回復するのに１分以上の長時間を要する現象（以下、「ＲＦオフ後ドレイン電流変動」と呼ぶ）が知られており、このような過渡応答現象の抑制がIII族窒化物半導体を用いた電界効果トランジスタを実用化する上での課題となっている。なお、「電流コラプス」については、特許文献１に、「ＲＦオフ後ドレイン電流変動」については、特許文献２に記載されている。【０００３】
このような過渡応答現象を抑制する手段として、ゲート−ドレイン間領域にフィールドプレート（ＦＰ）電極を有するＧａＮ電界効果トランジスタを備えた半導体装置が特許文献３に開示されている。図１０は、特許文献３に記載されている従来のフィールドプレート電極を有する半導体装置を模式的に示す断面図である。この電界効果トランジスタでは、ゲート電極１３、ドレイン電極１５の間で半導体層２は絶縁膜１６によって被覆され、絶縁膜１６上には第１フィールドプレート電極１７と第２フィールドプレート電極１８が設けられている。第１フィールドプレート電極１７は、外部配線Ｌ１を介してゲート電極１３と電気的に短絡され、第２フィールドプレート電極１８は、外部配線Ｌ２を介してソース電極１４と電気的に短絡されている。【０００４】
また、フィールドプレート電極は、ＭＯＳＦＥＴなどにおいて、ゲート近傍やドレインソース間の電界集中を緩和させ、トランジスタの耐圧を向上させるためにも用いられることがある。そのような電界集中を緩和させ、耐圧を向上させるために設けられたフィールドプレート電極を備えた電界効果型トランジスタを有する半導体装置が特許文献４や特許文献５に記載されている。【０００５】
特許文献４には、フィールドプレート電極をゲート電極あるいはドレイン電極とは電気的に短絡せず、これらとは別の電位を与えることで、フィールドプレート電極に印加される電圧を大きくできる構造が開示されている。特許文献４に開示されている半導体装置の構成を図１１〜図１３を用いて説明する。図１１は、係る半導体装置をモデル化して示す平面図、図１２（ａ）は、図１１における片側の電界効果トランジスタ部分であるＡ−Ａ面に沿った断面図、図１２（ｂ）は、図１１におけるＭＩＭキャパシタ部分であるＢ−Ｂ面に沿った断面図、図１３は、特許文献４に記載されている回路を説明するために発明者が記載した回路図である。【０００６】
この電界効果トランジスタにおいては、ＭＩＭキャパシタ１８ａおよび１８ｂは、引き出し線１７１ａおよび１７１ｂによりフィールドプレート電極１７ａまたは１７ｂにそれぞれ接続され、中間層の電極１８３ａおよび１８３ｂは、それぞれ抵抗体２１ａまたは２１ｂを挟んで引き出し線１９１ａおよび１９１ｂにより接地用電極１９に接続されている。最上層の電極１８５ａおよび１８５ｂは、それぞれインダクタ２０を経由してドレイン電極１３に接続されている。このインダクタ２０は、ドレイン電極１３の電圧波形が２層に積層されたＭＩＭキャパシタ１８を経由してフィールドプレート電極１７に印加される際に、このＭＩＭキャパシタ１８によって発生する遅延時間を補償するインダクタンスを有している。また、ゲート電極１５ａおよび１５ｂとドレイン電極１３との間に、これらゲート電極から所定の距離をおいてフィールドプレート電極１７ａおよび１７ｂが形成されている。【０００７】
特許文献４によれば、このような構成とすることにより、ＲＦパワー動作時には、ゲート電極１５から入力された電圧が電界効果トランジスタにより増幅され位相反転してドレイン電極１３に現れる。さらにドレイン電極１３に現れた電圧波形が、これらＭＩＭキャパシタ１８ａおよび１８ｂで再び反転されてフィールドプレート電極１７ａおよび１７ｂに印加される。すなわち、ＲＦパワー動作時にフィールドプレート電極１７ａおよび１７ｂに印加される電圧は、ドレイン電極１３の電圧と同位相、同振幅であり、負荷線上での信号振幅が電流最小かつ電圧最大となる点で最大となり、電流最大かつ電圧最小となる点で最小となる。例えば、Ｖｄｓｂ（バイアスポイントにおけるドレイン‐ソース間電圧）＝１０Ｖで動作させた場合、フィールドプレート電極１７に印加される電圧は、電流最小かつ電圧最大のオフ状態において最大の２０Ｖになり、電流最大かつ電圧最小のオン状態において最小の０Ｖとなることが記載されている。【０００８】
図１４は、特許文献５に記載されている半導体装置の（ａ）平面図と、（ｂ）Ｆ−Ｆ断面図である。図１４に示す従来の半導体装置は、半導体基板１１の上にＳＯＩ層となる第１の絶縁層１２を介してＮ−型シリコンからなる半導体層１３が設けられ、その上にフィールドプレート部４５ｂを有するＭＯＳＦＥＴが設けられている。図１４（ａ）に示す通り、ＭＯＳＦＥＴの中央にドレイン電極４９に接続されたドレイン領域４２が設けられ、ＭＯＳＦＥＴの最外周部には、ソース電極４８に接続されたソース領域４１が設けられている。ソース領域４１のすぐ内側の表面には、絶縁膜を介してゲート電極４５ａが設けられている。フィールドプレート部４５ｂの一端はドレイン電極４９に接続され、フィールドプレート部４５ｂは、うずまき状にドレイン領域４２の周囲を回って、他端がゲート電極４５ａに接続されている。フィールドプレート部４５ｂは、多結晶シリコン、半絶縁性多結晶シリコンなどの比較的抵抗の高い材料からなり、フィールドプレート部４５ｂ自身の抵抗値により、フィールドプレート部４５ｂ自体が分圧回路となり、ソース領域４１とドレイン領域４２とをつなぐ方向に見て、フィールドプレート部４５ｂの電位をゆるやかに分布させることになる。フィールドプレート部４５ｂからの電界によって、半導体層１３において、高電位側（ドレイン電極４９側）と低電位側（ソース電極４８側）との電位分布をゆるやかにでき、半導体層１３における電界集中を抑制して耐圧を向上できると特許文献５には記載されている。また、特許文献５には、フィールドプレート部４５ｂの他端をゲート電極４５ａに代えてソース電極４８に接続してもよいことが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第２００６／１３２４１８号パンフレット
【特許文献２】特開２００６−１４７６６３号公報
【特許文献３】特開２００５−９３８６４号公報
【特許文献４】特開２００７−０４２８１３号公報
【特許文献５】特開２００８−２２７４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下の分析は、本発明によって与えられたものである。冒頭に説明した「電流コラプス」や「ＲＦオフ後ドレイン電流変動」などの過渡応答現象は、ゲート電極とドレイン電極の間の領域で、半導体層と絶縁膜との界面に存在するトラップ（表面トラップ）へのキャリアの捕獲・放出により生じる。【００１１】
電流コラプスは、電界効果トランジスタのオン・オフの繰り返しがマイクロ波領域の高周波数で行われ、表面トラップからの電子の放出が動作周波数に追随できないために、表面トラップに電子が捕獲されたままになることによってドレイン電流が低下する現象と理解することができる。【００１２】
また、ＲＦオフ後ドレイン電流変動は、ＲＦパワー動作中におけるゲートドレイン間の逆バイアス電圧により、表面トラップに電子が捕獲され、ＲＦパワー動作をオフした直後にはドレイン電流が非常に小さくなってしまうが、その後、ＲＦオフであり、かつＤＣバイアス電圧のみが印加されてトランジスタがオン状態に維持されたときに、表面トラップからの電子放出とともにドレイン電流が徐々に回復する現象と理解することができる。【００１３】
フィールドプレート電極を用いることにより、そのバイアス電圧によって表面空乏層を縮小させ、ドレイン電流低下を抑制する機能を果たすことができる。特に、フィールドプレート電極をできるだけゲート電極の近くに配置し、十分な耐圧が得られる範囲で、オン状態でフィールドプレート電極にできるだけ大きな正電圧（キャリアが電子の場合）を印加することが効果的である。【００１４】
しかし、特許文献３に記載されているようなフィールドプレート電極をソース電極やゲート電極に接続する構成では、電流コラプスによるドレイン電流低下を完全には解消することができない。また、ＲＦオフ後ドレイン電流変動の抑制効果は限定的である。さらに、特許文献４や特許文献５に記載されているような耐圧向上のために設けるフィールドプレート電極の構成では、上記過渡応答現象を抑制することはできない。この理由については、実施形態の説明の中でさらに詳しく説明する。
【課題を解決するための手段】
【００１５】
本発明の第１の視点によれば、半導体層に接続されたソース電極及びドレイン電極と、前記ソース電極とドレイン電極との間の前記半導体層の表面に設けられたゲート電極と、前記ゲート電極近傍の前記ゲート電極からの距離が等距離になる位置に前記半導体層の表面に絶縁層を介して設けられたフィールドプレート電極と、を有し、前記ゲート電極に入力される高周波信号を増幅してドレイン電極から出力する電界効果トランジスタと、前記ドレイン電極と基準電位との電位差を分圧し、前記フィールドプレート電極の各部位が互いに等電位となるようにバイアス電圧を印加する分圧回路と、を備える半導体装置が提供される。
【発明の効果】
【００１６】
本発明の第１の視点によれば、分圧回路によってチャネル狭窄を抑制するようなバイアス電圧をフィールドプレート電極に印加し、電流コラプスやＲＦオフ後ドレイン電流変動のような過渡応答現象を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態による半導体装置の回路ブロック図である。
【図２】図１における電界効果トランジスタの構造を示す断面図である。
【図３】第２の実施形態による半導体装置の回路ブロック図である。
【図４】図３において、抵抗体１１３と可変抵抗体１１４の両端に印加される電圧と電流との関係を模式的に示す説明図である。
【図５】図３において、電界効果トランジスタ５０の静特性及び所定の負荷を接続した場合の負荷線をモデル化して示す説明図である。
【図６】第３の実施形態による半導体装置の回路ブロック図である。
【図７】図６における抵抗体１１３及びダイオード１１５それぞれの両端に印加される電圧と流れる電流の関係を模式的に示す説明図である。
【図８】第４の実施形態による半導体装置の回路ブロック図である。
【図９】図８における半導体チップ５０ａの構造を模式的に示す平面図である。
【図１０】特許文献３に記載されている従来のフィールドプレート電極を有する半導体装置を模式的に示す断面図である。
【図１１】特許文献４に記載されているフィールドプレート電極にゲート電極より大きな振幅を有する反転電圧波形を印加して、電界緩和効果を得ようとする従来の半導体装置の平面図である。
【図１２】図１１の（ａ）Ａ−Ａ断面図と、（ｂ）Ｂ−Ｂ断面図である。
【図１３】発明者の解析による図１１の回路の等価回路図である。
【図１４】特許文献５に記載されている半導体装置の（ａ）平面図と、（ｂ）Ｆ−Ｆ断面図である。
【図１５】ＲＦオフ後ドレイン電流変動について説明する図面である。
【発明を実施するための形態】
【００１８】
本発明の実施形態の概要について説明する。なお、概要の説明において、引用する図面、付記する図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１９】
一例を図１、図２、図９に示すように、半導体層（１００）に接続されたソース電極（１０２）及びドレイン電極（１０３）と、ソース電極とドレイン電極との間の半導体層の表面に設けられたゲート電極（１０５）と、ゲート電極近傍の半導体層の表面に絶縁層（１０４）を介して設けられたフィールドプレート電極（１０６）と、を有し、ゲート電極に入力される高周波信号（ＲＦｉｎ）を増幅してドレイン電極から出力する電界効果トランジスタ（５０）と、ドレイン電極と基準電位（ＧＮＤ）との電位差を分圧し、フィールドプレート電極の各部位が互いに等電位となるようにバイアス電圧を印加する分圧回路（１１０）と、を備え、フィードプレート電極に印加するバイアス電圧により、ゲート電極近傍の半導体層表面にキャリアが注入されることによって生じるチャネル狭窄を抑制するように構成されている。
【００２０】
電界効果トランジスタのキャリアが電子であるとき、図５において、電界効果トランジスタがＲＦ動作中に、バイアス点を中心として負荷線に沿って、Ａ点とＢ点との間で動作するとする。Ｂ点では、トランジスタはオフし、このときゲートドレイン間には、大きな逆バイアス電圧によって半導体層の表面トラップに電子が注入されチャンネル狭窄を生じる。分圧回路により、フィードプレート電極に正の電圧を印加することにより、チャネル狭窄を抑制することができる。従って、電流コラプスやＲＦオフ後ドレイン電流変動のような過渡応答現象を防ぐことができる。
【００２１】
実施形態の概要は以上のとおりである。以下より具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００２２】
［第１の実施形態］
第１の実施形態による半導体装置の構成を図１の回路ブロック図と、図２の電界効果トランジスタの構造を示す断面図を用いて説明する。図１の回路ブロック図によれば、第１の実施形態による半導体装置１０は、フィールドプレート（ＦＰ）電極を有する電界効果トランジスタ（ＦＥＴ）５０を備えている。電界効果トランジスタ５０はソース電極１０２、ドレイン電極１０３、ゲート電極１０５、フィールドプレート電極１０６を備えている。ソース電極１０２は基準電位となるグランド（ＧＮＤ）に接地され、ゲート電極１０５はチョークインダクタ１２０を介してゲートバイアス電源（Ｖｇｇ）に接続され、ドレイン電極１０３はチョークインダクタ１２１を介してドレインバイアス電源（Ｖｄｄ）に接続されている。また、ドレインバイアス電源（Ｖｄｄ）とグランド（ＧＮＤ）との間には、分圧回路１１０が設けられている。分圧回路１１０は、ドレインバイアス電源（Ｖｄｄ）とグランド（ＧＮＤ）との間に直列に接続された第１の抵抗体１１１と第２の抵抗体１１２を備え、第１の抵抗体１１１と第２の抵抗体１１２との接続点はチョークインダクタ１２２を介してフィールドプレート電極１０６に接続されている。図１において、ゲート電極１０５に入力される高周波信号ＲＦｉｎは、電界効果トランジスタ５０により増幅されてドレイン電極１０３から高周波出力信号ＲＦｏｕｔとして出力する。
【００２３】
図２は、図１における電界効果トランジスタ５０の構造を示す断面図である。図２に示す電界効果トランジスタ５０は、窒化物半導体を用いたヘテロ接合電界効果トランジスタである。電界効果トランジスタ５０は、基板１００１上に、バッファ層１００２、ＧａＮチャネル層１００３、ＡｌＧａＮ電子供給層１００４が順に積層されたエピ（エピタキシャル）基板１００の表面に、ソース電極１０２、ドレイン電極１０３、ゲート電極１０５が形成されている。基板１００１の好ましい材料は、ＳｉＣ、サファイア、Ｓｉなどである。また、基板１００１としてＧａＮ、ＡｌＧａＮ等のIII族窒化物半導体基板等を用いてもよい。また、バッファ層１００２の好ましい一例としては、ＡｌＮバッファ層を用いることができる。ＧａＮチャネル層１００３のＡｌＧａＮ電子供給層１００４との界面近傍には、２次元電子ガスチャネル１０１が形成される。
【００２４】
エピ基板１００の表面には、ソース電極１０２とドレイン電極１０３が離間して設けられ、それぞれＡｌＧａＮ電子供給層１００４にオーミック接続されている。また、ソース電極１０２とドレイン電極１０３の間のエピ基板１００の表面には、ゲート電極１０５が設けられＡｌＧａＮ電子供給層１００４とショットキー接続している。また、ソース電極１０２、ドレイン電極１０３、ゲート電極１０５の表面と、各々の電極が形成された領域以外のエピ基板１００表面とは、保護膜（絶縁膜）１０４で覆われており、保護膜１０４表面にはフィールドプレート電極１０６が、その一部がゲート電極１０５上に覆い被さるようにゲート電極１０５よりドレイン電極１０３寄りに形成されている。
【００２５】
（第１の実施形態の動作）
次に第１の実施形態による半導体装置１０の動作について説明する。第１の実施形態による半導体装置１０は、ゲートバイアス電源（Ｖｇｇ）およびドレインバイアス電源（Ｖｄｄ）にそれぞれＤＣバイアス電圧を印加した状態でゲート端子よりＲＦ電力を入力すると、ドレイン端子より増幅されたＲＦ電力を取り出すことができる、いわゆるＲＦ電力増幅器として機能する。ドレインバイアス電源（Ｖｄｄ）からＤＣバイアスを印加すると、ドレイン電極１０３にＤＣバイアス電圧が印加されると同時に、直列に接続された抵抗体１１１および１１２に直流電流が流れる。抵抗体１１１および１１２は直列に接続されていることから、抵抗体１１１の両端に印加される分圧Ｖ１および抵抗体１１２の両端に印加される分圧Ｖ２はそれぞれ、抵抗体１１１の抵抗値をＲ１、抵抗体１１２の抵抗値をＲ２とすると、それぞれ、数式［数１］、［数２］で与えられる。
【００２６】
【数１】
2013027722.tif 000003
【００２７】
【数２】
2013027722.tif 000004
【００２８】
ここで、抵抗体１１１と抵抗体１１２の接続部分がフィールドプレート電極１０６に接続されていることから、ＤＣバイアス電圧Ｖｄｄが印加されたときにフィールドプレート電極１０６に印加される電圧ＶＦＰは、［数２］で与えられるＶｄｄの分圧Ｖ２と等しくなるので、数式［数３］が成立する。
【００２９】
【数３】
2013027722.tif 000005
【００３０】
すなわち、抵抗体１１１の抵抗値Ｒ１と抵抗体１１２の抵抗値Ｒ２との比を適切に選択することで、フィールドプレート電極１０６に印加される電圧ＶＦＰを０≦ＶＦＰ≦Ｖｄｄの範囲で任意に制御することができる。
【００３１】
なお、ドレインバイアス電源（Ｖｄｄ）から抵抗体１１１および１１２に直流電流が流れることによる消費電力は、ＲＦ電力の増幅には寄与しない損失電力となるため、できるだけ小さいことが望ましい。抵抗体１１１および１１２を流れる直流電流による消費電力の大きさは、Ｖｄｄ２／（Ｒ１＋Ｒ２）であるから、抵抗体１１１の抵抗値Ｒ１と抵抗体１１２の抵抗値Ｒ２の和を大きくすれば損失電力を小さくすることができる。本実施形態による半導体装置１を用いてＲＦ電力増幅器を構成する上においては、抵抗値Ｒ１と抵抗値Ｒ２の和は１ｋΩ以上であることが好ましい。
【００３２】
（第１の実施形態と従来技術との比較）
ここで、第１の実施形態の動作原理及び効果にさらに詳しく説明するため、発明の課題として説明した過渡現象について、図面を用いてさらに詳しく説明する。従来技術として説明した図１０の半導体装置において、過渡応答現象は、ゲート電極１３とドレイン電極１５の間の領域で、半導体層２と絶縁膜１６との界面に存在するトラップ（表面トラップ）への電子の捕獲・放出により生じると説明することができる。すなわち、トランジスタがオフ状態のときには、ゲート電極１３とドレイン電極１５との間に印加された大きな逆バイアス電圧によって、ゲート電極１３から表面トラップに電子が注入されて表面ポテンシャルが引き上げられ、これによって拡大した表面空乏層がチャネルを狭窄する。その後、電界効果トランジスタをオン状態に変化させると、オンした直後にはゲート電極１３とドレイン電極１５との間に形成された表面空乏層がチャネルを狭窄しているため、ドレイン電流は非常に小さく、表面トラップから電子が放出されるにつれて表面空乏層が縮小し、ドレイン電流が徐々に増加するという過渡応答現象が発生する。
【００３３】
このことから、電流コラプスは、電界効果トランジスタのオン・オフの繰り返しがマイクロ波領域の高周波数で行われ、表面トラップからの電子の放出が動作周波数に追随できないために、表面トラップに電子が捕獲されたままになることによってドレイン電流が低下する現象と理解することができる。
【００３４】
また、ＲＦオフ後ドレイン電流変動は、ＲＦパワー動作中に表面トラップに電子が捕獲されるために、ＲＦパワー動作をオフした直後にはドレイン電流が非常に小さくなってしまうが、その後、表面トラップからの電子放出とともにドレイン電流が徐々に回復する現象と理解することができる。
【００３５】
上記過渡応答現象について、ソース接地における電界効果トランジスタの静特性とドレイン負荷の負荷線をモデル化した図１５を用いてさらに説明する。図１５において、ＲＦ信号オフの状態で、ゲートにバイアス電圧Ｖｇｇ、ドレインにバイアス電圧Ｖｄｄが印加されている場合は、所定のドレイン電流Ｉｄｄ１が流れる。ゲートにＲＦ信号を入力させると、ドレイン電圧Ｖｄ及びドレイン電流Ｉｄは、Ａ点とＢ点の間で負荷線に沿って振動すると考える（実際にはチャネル狭窄により電流は減る）。Ａ点では、電界効果トランジスタに流れる電流は最大になる。一方、Ｂ点では、ドレイン電流Ｉｄはゼロになり、トランジスタはオフする。このとき、ゲートドレイン間には大きな逆バイアス電圧が印加され、ゲート近傍の表面トラップに電子が捕獲されることになる。しばらくＲＦ動作をさせた後、ゲートから入力するＲＦ信号を停止し、ＲＦパワー動作をオフすると、その直後には、ドレインにバイアス電圧Ｖｄｄおよびゲートにバイアス電圧Ｖｇｇが印加されていても、そのときのドレイン電流は、Ｉｄｄ２となり、ＲＦパワーオン前のＩｄｄ１と比べて非常に小さい値になる。その後、ＲＦパワーオフの状態が継続すると、表面トラップから電子が放出され、ドレイン電流が徐々に増加し、ＲＦパワーオン前のＩｄｄ１に近づいていく。
【００３６】
発明者が検討した上記の過渡現象を抑制するための好ましいフィールドプレート電極の配置について説明する。ここでは、フィールドプレート電極を有するディプレッションモード（ノーマリオン）のＧａＮ電界効果トランジスタを、ソース接地で使用することを想定して説明する。フィールドプレート電極は、そのバイアス電圧によって表面空乏層を縮小させ、ドレイン電流低下を抑制する機能を有する。従って、フィールドプレート電極のこの機能を効果的に得るためには、十分な耐圧が得られる範囲で、（ａ）ＲＦパワーのオン・オフに関わらずトランジスタがオン状態の時にフィールドプレート電極１０６に正電圧を印加すること、（ｂ）フィールドプレート電極１０６をゲート電極１０５の近くに配置すること、（ｃ）絶縁膜１０４を薄くすること、が有効である。（ａ）は、フィールドプレート電極に正電圧を印加することにより表面空乏層をより縮小することができるためである。（ｂ）は、オフ状態での表面トラップへはゲート電極１０５から電子が注入されるため、表面空乏層によるチャネル狭窄がゲート電極１０５近傍でより強いためである。（ｃ）は、フィールドプレート電極に印加する正電圧が同じであれば、絶縁膜１０４が薄い方がより大きく表面ポテンシャルを引き下げ、表面空乏層を縮小できるためである。ここで、絶縁膜１０４が薄すぎると、絶縁膜１０４にトンネル電流が流れてしまい、フィールドプレート電極１０６と２次元電子ガスチャネル１０１との間にリークパスが形成されてしまう可能性がある。このトンネル電流を抑制するためには、絶縁膜１０４の層厚は５ｎｍ以上であることが望ましい。また、フィールドプレート電極１０６とゲート電極１０５との間の絶縁膜１０４の層厚は、フィールドプレート電極１０６とエピ基板１００との間の絶縁膜１０４の層厚よりも薄くすることができる。こうすることにより、フィールドプレート電極１０６をゲート電極１０５側により近づけることができ、ゲート近傍で強く生じるチャネル狭窄をより抑制することができる。チャネル狭窄は、ゲート電極１０５のドレイン側で発生するため、フィールドプレート電極１０６は特に、ゲート電極１０５のドレイン側に形成されることが望ましい。つまり平面視において、フィールドプレート電極は、少なくともゲート電極１０５とドレイン電極１０３との間に一部が形成されている。
【００３７】
上述した過渡現象に対して、図１０に示した特許文献３記載の半導体装置では、第１フィールドプレート電極１３と第２フィールドプレート電極１４が、それぞれゲート電極１３、ソース電極１４と同電位に制御されていることにより、電界効果トランジスタがオフ状態からオン状態に変化したとき、第１フィールドプレート電極１７および第２フィールドプレート電極１８の直下において瞬時に表面空乏層が縮小するため、表面空乏層起因のドレイン電流低下を抑制することができ、結果として一応過渡応答現象を抑制することができると考えられる。なお、特許文献３では、フィールドプレート電極が２つ設けられている例が記載されているが、いずれか一方だけであっても、一応の効果を得ることができると考えられる。
【００３８】
しかしながら、図１０に示した特許文献３記載のフィールドプレート電極を有する電界効果トランジスタでは、フィールドプレート電極に大きな正電圧を印加することができず、ドレイン電流低下の抑制効果が限定的であるという問題がある。この電界効果トランジスタでは、第１フィールドプレート電極１７はゲート電極１３と電気的に短絡されており、常に同電位となっている。従って、例えば、電流コラプスを決める最大ドレイン電流を得るバイアス条件では、第１フィールドプレート電極１７の電位はせいぜい＋１Ｖ程度と小さく、電流コラプスによるドレイン電流低下を完全には解消することができない。また、ＲＦオフ後ドレイン電流変動を決めるバイアス条件では、第１フィールドプレート電極の電位は負電圧であり、ドレイン電流低下を抑制する効果がほとんどない。一方、第２フィールドプレート電極１８はソース電極１４と電気的に短絡されており、常に同電位となっている。ここでは、ソース接地で使用しているので、第２フィールドプレート電極１８の電位は常に０Ｖであり、オン状態においても大きな正電圧は印加されないことから、ドレイン電流低下の抑制効果は限定的である。特許文献３には、各電極間の距離や、絶縁膜１６の厚さなどが具体的に記載されていないが、我々が同様の構造で鋭意検討を重ねた結果、電流コラプスによるドレイン電流の低下量は５０％程度、ＲＦオフ後ドレイン電流変動におけるドレイン電流の低下量は８０％程度、ＲＦパワー動作前のドレイン電流に回復するまでの時間は１２０秒程度であった。
【００３９】
また、特許文献４記載の半導体装置では、ＲＦオフ後ドレイン電流変動におけるドレイン電流低下を抑制する効果が得られない。その理由は、ＲＦオフであり、かつＤＣバイアス電圧のみが印加されてトランジスタがオン状態であるときに、フィールドプレート電極に正電圧を印加できないためである。図１３に示すように、特許文献４においては、フィールドプレート電極１７ａは２層に積層されたＭＩＭキャパシタ１８１ａおよび１８４ａを介してドレイン電極１３と接続され、また、ＭＩＭキャパシタの中間層１８３ａが接地用電極１９に接続された構成となっている。従って、ＲＦオフ状態でＤＣバイアス電圧のみが印加されているときには、ドレイン電圧はＭＩＭキャパシタ１８４ａの両端にかかることになり、中間層１８３ａは接地用電極１９と同電位すなわち０Ｖとなる。このことは、ドレイン電極１３にＤＣバイアス電圧を印加しても、フィールドプレート電極１７ａの電位には何ら作用を及ぼさないことを意味している。すなわち、ＲＦオフ後ドレイン電流変動のように、ＲＦオフであり、かつＤＣバイアス電圧のみが印加されてトランジスタがオンしている状態では、フィールドプレート電極１７ａに正電圧を印加しても表面空乏層を縮小することができず、ドレイン電流低下を抑制する効果が得られないことになる。
【００４０】
第二に、この特許文献４記載の構成では、電流コラプスによるドレイン電流低下を抑制する効果が限定的である。その理由は、電界効果トランジスタがオン状態のときにフィールドプレート電極１７に印加される正電圧が小さいために、表面空乏層を縮小し、ドレイン電流低下を抑制する効果が小さいことによる。上述のように、この従来技術になる構成では、ＲＦパワー動作時にフィールドプレート電極１７ａおよび１７ｂに印加される電圧は、負荷線上での信号振幅が電流最大かつ電圧最小となる点で最小の０Ｖとなる。すなわち、この点においては、特許文献３に開示されている、フィールドプレート電極をソース電極と電気的に短絡したときと同じ電位になっており、表面空乏層を縮小して、ドレイン電流低下を抑制する効果は限定的である。
【００４１】
第三に、この特許文献４記載の構成では、フィールドプレート電極によってゲート近傍の表面空乏層を縮小するのが困難で、ドレイン電流低下の抑制効果が限定的である。その理由は、フィールドプレート電極に印加される最大電圧が大きいために、フィールドプレート電極をゲート電極から十分距離をおいて配置する必要があることによる。上述のように、この従来技術になる構成では、ＲＦパワー動作時にフィールドプレート電極１７ａおよび１７ｂに印加される電圧は、負荷線上での信号振幅が電流最小かつ電圧最大となる点で最大となる。例えば、Ｖｄｓｂ＝１０Ｖの場合には最大２０Ｖとなるように、フィールドプレート電極１７ａおよび１７ｂに印加される電圧の最大値はＶｄｓｂの２倍になる。このように、フィールドプレート電極１７ａおよび１７ｂに大きな電圧が加わると、ゲート電極１５ａおよび１５ｂとの間の電位差が大きくなって破壊しやすくなるため、フィールドプレート電極１７ａおよび１７ｂと、ゲート電極１５ａおよび１５ｂとの間の距離は十分大きくする必要がある。すなわち、表面空乏層が最も拡大するゲート電極１５ａおよび１５ｂのエッジ近傍にフィールドプレート電極１７ａおよび１７ｂを配置することは不可能であり、フィールドプレート電極１７ａおよび１７ｂにより、表面空乏層を縮小し、ドレイン電流低下を抑制する効果は小さくなってしまう。
【００４２】
特許文献４には、各電極間の距離や、絶縁膜１４の厚さなどが具体的に記載されていないが、我々が同様の構造で鋭意検討を重ねた結果、電流コラプスによるドレイン電流の低下量は４５％程度、ＲＦオフ後ドレイン電流変動におけるドレイン電流の低下量は８０％程度、ＲＦパワー動作前のドレイン電流に回復するまでの時間は１１０秒程度であった。
【００４３】
また、特許文献５記載の半導体装置では、ゲートドレイン間の耐圧の向上を図る場合には、ゲートとドレイン間の電圧を分圧してフィールドプレート電極に印加することになる。この場合、ゲート近傍に配置されるフィールドプレート電極の電位はほとんどゲート電極と同一電位となり、過渡応答現象によるドレイン電流低下の抑制には有効ではない。
【００４４】
上記の各従来技術に対して、第１の実施形態の半導体装置は、以下に述べるような効果が得られる。
【００４５】
第一に、ＲＦオフ後ドレイン電流変動におけるドレイン電流低下を抑制することができる。その理由は、ＲＦオフであり、かつＤＣバイアス電圧のみが印加されてトランジスタがオン状態であるときに、フィールドプレート電極１０６に、ドレイン電流低下を抑制するのに必要十分な正電圧を印加できるためである。［数３］に示したように、本実施形態の構成では、ＲＦ入力が無くても、ＤＣバイアス電圧Ｖｄｄを印加しただけでフィールドプレート電極１０６には電圧ＶＦＰが印加される。また、抵抗体１１１の抵抗値Ｒ１と抵抗体１１２の抵抗値Ｒ２との比を適切に選択することで、フィールドプレート電極１０６に印加される電圧ＶＦＰを０≦ＶＦＰ≦Ｖｄｄの範囲で任意に制御することができる。これにより、ＲＦオフ後ドレイン電流変動のようにＲＦオフであり、かつＤＣバイアス電圧のみが印加されてトランジスタがオンしている状態でも、フィールドプレート電極１０６に必要十分な正電圧を印加することができ、その結果、ＤＣバイアス電圧のみが印加されている状態においても、表面空乏層を縮小することができ、ドレイン電流低下を抑制する効果が得られる。
【００４６】
第二に、電流コラプスによるドレイン電流低下を抑制する効果を十分に高めることができる。その理由は、ＲＦパワー動作時の信号振幅に依らず、フィールドプレート電極１０６に大きな正電圧を印加できるためである。図１に示したように、ドレインバイアス電源（Ｖｄｄ）、抵抗体１１１、抵抗体１１２は、チョークインダクタ１２１および１２２により、ＲＦ信号の経路から隔絶されていることから、ＲＦパワー動作時の信号振幅に関わらず、フィールドプレート電極１０６には［数３］であたえられる電圧ＶＦＰが印加される。従って、抵抗体１１１の抵抗値Ｒ１と抵抗体１１２の抵抗値Ｒ２との比を適切に選択することで、フィールドプレート電極１０６に所望の大きさの正電圧を印加することができ、その結果、ＲＦパワー動作時においても、表面空乏層を縮小し、ドレイン電流低下を抑制する効果が得られる。
【００４７】
第三に、ゲート電極１０５とフィールドプレート電極１０６との距離を大きくしなければならないことによって、ドレイン電流低下を抑制する効果が限定されるのを回避し、フィールドプレート電極１０６による過渡応答現象の抑制効果を最大化することができる。その理由は、フィールドプレート電極１０６に印加される電圧ＶＦＰを任意に制御できることによる。上述のように、本実施形態の構成では、ＲＦ入力の有無に関わらず、フィールドプレート電極１０６には［数３］で与えられる電圧ＶＦＰが印加されるため、抵抗体１１１の抵抗値Ｒ１と抵抗体１１２の抵抗値Ｒ２との比を適切に選択することで、フィールドプレート電極１０６に印加される電圧ＶＦＰを０≦ＶＦＰ≦Ｖｄｄの範囲で任意に制御することができる。すなわち、図２に示したように、フィールドプレート電極１０６を、その一部がゲート電極１０５に覆い被さるように隣接して配置した場合でも、フィールドプレート電極１０６とゲート電極１０５との間で破壊しない範囲にＶＦＰを制御することができる。このように、フィールドプレート電極１０６を表面空乏層が最も拡大するゲート電極１０５のエッジ近傍に配置することが可能になった結果、フィールドプレート電極１０６によって表面空乏層を縮小し、ドレイン電流低下を抑制する効果を最大化することができる。
【００４８】
本実施形態の構成において、我々が鋭意検討を重ねた結果、電流コラプスによるドレイン電流の低下量を１０％程度にまで低減することができた。また、ＲＦオフ後ドレイン電流変動におけるドレイン電流の低下量も２０％程度に低減し、ＲＦパワー動作前のドレイン電流に回復するまでの時間を５秒程度に短縮することができた。
【００４９】
［第２の実施形態］
図３は、第２の実施形態による半導体装置の回路ブロック図である。第２の実施形態による半導体装置の構成を、図３を用いて説明する。
【００５０】
第２の実施形態による半導体装置１０ａは、第１の実施形態と同様にフィールドプレート電極を有する電界効果トランジスタ５０を備えており、ソース電極１０２およびゲート電極１０５には、第１の実施形態と同様の回路素子が接続されている。ドレイン電極１０３はチョークインダクタ１２３を介してドレインバイアス電源（Ｖｄｄ）に接続されている。また、ドレイン電極１０３とグランド（ＧＮＤ）との間には分圧回路１１０ａが接続されている。分圧回路１１０ａは、ドレイン電極１０３とグランド（ＧＮＤ）との間に直列に接続された第１の抵抗体１１３と第２の抵抗体１１４とを備える。第２の抵抗体は、可変抵抗体１１４であり、可変抵抗体１１４には、印加電圧が小さいときには抵抗値が大きく、印加電圧が大きくなると抵抗値が小さくなるような非線形素子を用いる。すなわち、抵抗を流れる電流値が変化しても端子間の電圧が比較的一定の電圧となるような定電圧特性を持つ非線形素子を用いることが好ましい。具体的には半導体ダイオード、より具体的には、ショットキーバリアダイオード、ｐｎ接合ダイオード、ＰＩＮダイオードなどを挙げることができ、カソード電極を接地側、アノード電極を抵抗体１１３側に接続することで、可変抵抗体１１４として用いることができる。また、ツェナーダイオードのアノード電極を接地側、カソード電極を抵抗体１１３側に接続して用いることもできる。さらに、抵抗体１１３と可変抵抗体１１４との接続部は、フィールドプレート電極１０６に接続されている。
【００５１】
なお、電界効果トランジスタ５０には、第１の実施形態と同様に、窒化物半導体を用いたヘテロ接合電界効果トランジスタを用いた。
【００５２】
（第２の実施形態の動作）
第２の実施形態による半導体装置１０ａも、第１の実施形態による半導体装置１０と同様、ＲＦ電力増幅器として機能する。ドレイン電極１０３に電圧Ｖｄが印加されると、直列に接続された抵抗体１１３および可変抵抗体１１４に電流が流れる。抵抗体１１３の両端に印加される分圧Ｖ３および可変抵抗体１１４の両端に印加される分圧Ｖ４はそれぞれ、抵抗体１１３の抵抗値をＲ３、抵抗体１１４の抵抗値をＲ４とすると、第１の実施形態と同様に、数式［数４］、［数５］で表すことができる。
【００５３】
【数４】
2013027722.tif 000006
【００５４】
【数５】
2013027722.tif 000007
【００５５】
また、フィールドプレート電極１０６に印加される電圧ＶＦＰも、第１の実施形態と同様に数式［数６］で表すことができる。
【００５６】
【数６】
2013027722.tif 000008
【００５７】
ＲＦ入力が無く、ＤＣバイアス電圧のみが印加されている状態では、Ｖｄ＝Ｖｄｄであるから、［数６］より、フィールドプレート電極１０６に印加される電圧は［数３］と全く同じになる。すなわち、本実施形態に係る半導体装置２においても、第１の実施形態と同様、抵抗体１１３の抵抗値Ｒ３と可変抵抗体１１４の抵抗値Ｒ４の比を適切に選択することで、フィールドプレート電極１０６に印加される電圧ＶＦＰを０≦ＶＦＰ≦Ｖｄｄの範囲で任意に制御することができる。一方、本実施形態に係る半導体装置１０ａでは、抵抗体１１３と可変抵抗体１１４との接続部とフィールドプレート電極１０６との間にチョークインダクタが無く、これらがＲＦ信号の経路から隔絶されていないため、ＲＦを入力したときの動作は第１の実施形態と異なる。
【００５８】
以下、ＲＦパワー動作時の半導体装置１０ａの動作を、図４、図５を用いて説明する。図４は、抵抗体１１３並びに可変抵抗体１１４それぞれの両端に印加される電圧と流れる電流の関係を模式的に示す説明図であり、図５は、電界効果トランジスタ５０の静特性および所定の負荷を接続した場合の負荷線をモデル化して示す説明図である。
【００５９】
図４に示すように、抵抗体１１３は、その抵抗値Ｒ３が一定であるため、電圧の増加とともに一定の傾きで電流が増加する。一方、可変抵抗１１４は、印加電圧が小さいときには抵抗値Ｒ４が大きいために流れる電流が小さく、印加電圧が大きくなるにつれて抵抗値Ｒ４が小さくなるため、流れる電流が急激に増加する。本実施形態では、抵抗体１１３と可変抵抗体１１４が直列接続されており、両者に同じ電流が流れることから、流れる電流が小さい（ＩＡ）ときには、抵抗体１１３に印加される分圧Ｖ３Ａより、可変抵抗体１１４に印加される分圧Ｖ４Ａの方が大きくなる。逆に、流れる電流が大きい（ＩＢ）ときには、可変抵抗体１１４に印加される分圧Ｖ４Ｂより、抵抗体１１３に印加される分圧Ｖ３Ｂの方が大きくなる。
【００６０】
ＲＦパワー動作時には、図５に示すように、負荷線上での信号振幅に応じてドレイン電極１０３の電圧（Ｖｄ）が変化し、これに応じて、直列に接続された抵抗体１１３と可変抵抗体１１４とに流れる電流が変化する。すなわち、ドレイン電圧（Ｖｄ）が最小であるオン状態（Ａ点）では抵抗体１１３と可変抵抗体１１４とに流れる電流が小さくなり（図４のＩＡに対応）、ドレイン電圧（Ｖｄ）が最大であるオフ状態（Ｂ点）では抵抗体１１３と可変抵抗体１１４とに流れる電流が大きくなる（図４のＩＢに対応）。従って、フィールドプレート電極１０６に印加される電圧ＶＦＰが可変抵抗体１１４に印加される分圧Ｖ４に等しい（［数６］）ことから、ＲＦパワー動作において、フィールドプレート電極１０６には、ドレイン電圧（Ｖｄ）が最小であるオン状態（Ａ点）で比較的大きな分圧が印加され（ＶＦＰ＝Ｖ４Ａ）、ドレイン電圧（Ｖｄ）が最大であるオフ状態（Ｂ点）でもあまりＶＦＰは大きくならない（ＶＦＰ＝Ｖ４Ｂ）ことになる。
【００６１】
なお、本実施形態による半導体装置１０ａにおいても、直列に接続した抵抗体１１３と可変抵抗体１１４を電流が流れるため、これによる電力の損失が生じる。この損失電力を小さくするためには抵抗体１１３の抵抗値Ｒ３と可変抵抗体１１４の抵抗値Ｒ４をできるだけ大きくすることが望ましい。可変抵抗体１１４は、バイアス条件により抵抗が小さくなる特徴を利用しているため、損失電力低減のためには抵抗値Ｒ３を大きくするのがより望ましい。本実施形態による半導体装置１０ａを用いてＲＦ電力増幅器を構成する上においては、抵抗値Ｒ３は１ｋΩ以上であることが好ましい。
【００６２】
（第２の実施形態のメカニズムおよび効果）
本実施形態においても、第１の実施形態と同様の効果を得ることができる。上述のように、ＲＦ入力がある場合には第１の実施形態と動作が異なり、フィールドプレート電極１０６に印加される電圧が負荷線上での信号振幅に応じて変化するが、ドレイン電圧（Ｖｄ）が最小であるオン状態（Ａ点）で比較的大きな分圧が印加され（ＶＦＰ＝Ｖ４Ａ）、ドレイン電圧（Ｖｄ）が最大であるオフ状態（Ｂ点）でもあまりＶＦＰは大きくならない（ＶＦＰ＝Ｖ４Ｂ）。従って、ＲＦ入力がある場合においても、オン状態でフィールドプレート電極１０６に必要十分な正電圧を印加できるために、第１の実施形態と同様に、電流コラプスによるドレイン電流低下を抑制する効果が得られる。また、オフ状態でフィールドプレート電極１０６に印加される電圧を小さくできるために、第１の実施形態と同様に、フィールドプレート電極１０６をゲート電極１０５のエッジ近傍に配置し、ドレイン電流低下を抑制する効果を最大化できる。
【００６３】
さらに、本実施形態では、第１の実施形態に対してチョークインダクタを少なくできるため、半導体装置を小型化し、製造コストを低減することができる。
【００６４】
［第３の実施形態］
図６は、第３の実施形態による半導体装置の回路ブロック図である。第３の実施形態による半導体装置の構成を、図６を用いて説明する。
【００６５】
第３の実施形態による半導体装置１０ｂは、第２の実施形態と同様の構成で、可変抵抗１１４を２つのダイオード１１５ａおよび１１５ｂを直列接続したダイオード１１５で構成している。２つのダイオード１１５ａおよび１１５ｂはいずれも、カソード電極が接地側、アノード電極が抵抗体１１３側に接続されている。図６においては、ダイオード１１５が２個のダイオード１１５ａおよび１１５ｂで構成されている例を示したが、３個以上のダイオードで構成してもよい。また、本実施形態においても、第１の実施形態と同様に、窒化物半導体を用いたヘテロ接合電界効果トランジスタを電界効果トランジスタ５０として用いた。
【００６６】
（第３の実施形態の動作）
本実施形態による半導体装置１０ｂも、第１、第２の実施形態による半導体装置１０、１０ａと同様、ＲＦ電力増幅器として機能する。本実施形態においては、ダイオード１１５ａおよびダイオード１１５ｂがいずれも、カソード電極が接地側、アノード電極が抵抗体１１３側に接続されているため、このダイオード１１５は、第２の実施形態（図３）における可変抵抗体１１４と同様の機能を果たす。従って、本実施形態による半導体装置１０ｂの動作は、第２の実施形態による半導体装置１０ａと全く同様であり、フィールドプレート電極１０６に印加される電圧ＶＦＰは、ドレイン電圧Ｖｄのうち、ダイオード１１５の両端に印加される分圧Ｖ５と同じになる。
【００６７】
（第３の実施形態のメカニズム及び効果）
本実施形態による半導体装置１０ｂは、その動作が第２の実施形態による半導体装置１０ａと全く同様であることから、第２の実施形態と同様の効果を得ることができる。第２の実施形態との違いは、可変抵抗として複数のダイオードを直列接続したことによって、フィールドプレート電極１０６に印加される電圧ＶＦＰを大きくすることができ、ドレイン電流低下を抑制する効果をより高められることである。
【００６８】
その理由を、図７を用いて説明する。図７は、抵抗体１１３並びにダイオード１１５それぞれの両端に印加される電圧と流れる電流の関係を模式的に示す説明図である。図７には、ダイオード１１５としてダイオードを１個だけ用いた場合と、ダイオードを２個直列接続した場合について、フィールドプレート電極１０６に印加される電圧ＶＦＰがどのようになるかを示してある。これからわかるように、ダイオードを２個直列接続すると、１個の場合に比べて、いわゆるターンオン電圧が高くなるために、同じ電流（ＩＡ）で見たときのダイオード１１５に印加される分圧Ｖ５が大きくなる。フィールドプレート電極１０６に印加される電圧ＶＦＰは、ダイオード１１５の両端に印加される分圧Ｖ５と同じであるから、分圧Ｖ５が大きくなることは、フィールドプレート電極１０６に印加される電圧ＶＦＰが大きくなることを意味する。フィールドプレート電極１０６に印加される電圧ＶＦＰが大きくなれば、表面空乏層を縮小する効果が高まるため、結果として、複数のダイオードを直列接続したことにより、ドレイン電流低下を抑制する効果をより高められることになる。
【００６９】
［第４の実施形態］
第４の実施形態は、電界効果トランジスタと分圧回路を同一の半導体チップ上に形成した半導体装置の実施形態である。図８は、第４の実施形態による半導体装置の回路ブロック図であり、図９は、図８における半導体チップ５０ａの構造を模式的に示す平面図である。なお、図９における電界効果トランジスタのａ−ａ断面の構造は、図２に示す第１の実施形態の電界効果トランジスタ５０の断面構造と同一であるので、図２に示す第１の実施形態の断面図も併せて説明に用いる。
【００７０】
第４の実施形態による半導体装置１０ｃは、図８に示すように、回路上は第２の実施形態の半導体装置１０ａとほぼ同様の構成である。具体的には、第２の実施形態（図３参照）における可変抵抗１１４を第４の実施形態では、ダイオード１１７で構成したものである。
【００７１】
本実施形態における構成の特徴は、フィールドプレート電極１０６に印加される電圧ＶＦＰを決める抵抗体１１６とダイオード１１７を、電界効果トランジスタチップ５０ａの中に形成したことにある。電界効果トランジスタチップ５０ａにおいては、図９に示すように、活性領域にソース電極１０２、ドレイン電極１０３、ゲート電極１０５、フィールドプレート電極１０６をそれぞれ櫛型状に配置して電界効果トランジスタが形成されている。
【００７２】
図９の上端には、ゲート電極１０５に接続されたゲートパッド１４０と、ダイオード１１７のカソード電極１１７２に接続された接地用電極（パッド）１３０が設けられている。また、図９に図示する領域から外れた図の下側にはソース電極１０２に接続されたソースパッドと、ドレイン電極１０３に接続されたドレインパッドが設けられている。
【００７３】
また、抵抗体１１６とダイオード１１７は、電界効果トランジスタチップ５０ａの不活性領域に形成されている。抵抗体１１６は、抵抗領域１１６１と、この抵抗領域１１６１の中に形成された２つのオーミック電極１１６２および１１６３を含み、ダイオード１１７は、半導体活性領域１１７１と、この半導体活性領域１１７１上に形成されたカソード電極１１７２およびアノード電極１１７３を含む。オーミック電極１１６２はドレイン電極１０３に接続され、オーミック電極１１６３はアノード電極１１７３並びにフィールドプレート電極１０６に接続され、カソード電極１１７２は接地用電極（パッド）１３０に接続されることで、図８に示した電界効果トランジスタチップ５０ａ内の回路構成を実現している。
【００７４】
電界効果トランジスタチップ５０ａ内で電界効果トランジスタを構成しているａ−ａ面の断面構造には、図２に示す第１の実施形態における窒化物半導体を用いたヘテロ接合電界効果トランジスタと同一構造の電界効果トランジスタが形成されている。ここで、抵抗体１１６を構成する抵抗領域１１６１には、金属、金属酸化物、金属窒化物、半導体抵抗層など、およそ半導体デバイスで抵抗体として用いられている材料を広く用いることができる。なお、図９における不活性領域と活性領域でエピ基板１００（図２参照）の少なくとも一部の半導体層は、共通に形成されている。
【００７５】
図９における電界効果トランジスタのレイアウト配置について説明しておく。なお、このレイアウト配置の説明において、ソース電極１０２、ドレイン電極１０３、ゲート電極１０５と言うときは、特に断らない限り、半導体層(電子供給層１００４)と直接接している部分のことを指す。
【００７６】
図９において、ソース電極１０２とドレイン電極１０３との距離が等しくなるようにソース電極１０２とドレイン電極１０３は対向して平行に配置されている。また、ゲート電極１０５とソース電極１０２との距離が各部分で等しくなるに、ゲート電極１０５は、ソース電極１０２とドレイン電極１０３との間にソース電極１０２及びドレイン電極１０３と平行に配置されている。従って、ゲート電極１０５とドレイン電極１０３との距離も各部分で等しくなる。なお、図９においては、ゲート電極１０５とドレイン電極１０３との距離よりゲート電極１０５とソース電極１０２との距離が短くなるように配置されている。
【００７７】
また、フィールドプレート電極１０６は、ゲート電極１０５と重なって、ゲート電極１０５よりドレイン電極１０３寄りにゲート電極１０５と平行に配置されている。従って、ゲート電極１０５とフィールドプレート電極１０６が重なって配置されている幅は各部位で等しい。同様に、ゲート電極１０５よりフィールドプレート電極１０６がドレイン電極側１０３にはみ出して配置されている幅は、各部位で等しい。
【００７８】
また、フィールドプレート電極１０６は、好ましくは金属等の抵抗の十分低い材料で構成され、直流としてはフィールドプレート電極１０６には電流は流れないので、フィールドプレート電極１０６の各部位の電位は等電位となる。
【００７９】
第４の実施形態による半導体装置１０ｃも、第１乃至第３の実施形態の半導体装置と同様、ＲＦ電力増幅器として機能する。第４の実施形態においては、回路上の構成が第２の実施形態の半導体装置と同様であることから、その動作も第２の半導体装置と全く同様である。
【００８０】
第４の実施形態による半導体装置１０ｃは、その動作が第２の実施形態の半導体装置とほぼ同様であることから、第２の実施形態の半導体装置と同様の効果を得ることができる。加えて、本実施形態においては、抵抗体１１６およびダイオード１１７を半導体チップ５０ａ内に形成したことにより、半導体装置を小型化し、製造コストを低減することができる。
【００８１】
また、フィールドプレート電極１０６は、ゲート電極１０５よりドレイン電極１０３寄りに、ゲート電極近傍に、ゲート電極からの距離が各部位で等しくなるように配置されている。また、フィールドプレート電極１０６には直流電流は流れず、抵抗が低い材料で生成されているので、フィールドプレート電極１０６の各部位の電位は互いに等しくなる。従って、フィールドプレート電極１０６のゲート電極やドレイン電極に対する相対的な配置が等しく、電位も等しいので、フィールドプレート電極１０６によるトランジスタのチャネルとなる各領域における過渡応答現象によるドレイン電流低下を全領域において均等に抑制することができる。
【００８２】
なお、上記各実施形態では、ゲートが半導体層にショットキー接続している電界効果トランジスタについて説明したが、電界効果トランジスタは、半導体層とゲート電極との間に絶縁膜を設けたＭＩＳ型電界効果トランジスタにおいても過渡応答現象によるドレイン電流低下が発生する場合には、有効である。
【００８３】
また、上記各実施形態では、電界効果トランジスタのソース電極は直接基準電位（ＧＮＤ）に接地されている例について説明したが、ソース電極は、抵抗を介して基準電位（ＧＮＤ）に接地されるものであってもよい。
【００８４】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８５】
１０、１０ａ、１０ｂ、１０ｃ：半導体装置
５０：電界効果トランジスタ
１００：エピ基板
１０１：２次元電子ガス［２ＤＥＧ（２  Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ）］チャネル
１０２：ソース電極
１０３：ドレイン電極
１０４：保護膜（絶縁膜）
１０５：ゲート電極
１０６：フィールドプレート電極（ＦＰ電極）
１１０、１１０ａ、１１０ｂ：分圧回路
１１１、１１３、１１６：（第１の）抵抗体
１１２：（第２の）抵抗体（固定抵抗）
１１４：（第２の）抵抗体（非線形抵抗素子）
１１５：（第２の）抵抗体（直列接続されたダイオード）
１１５ａ、１１５ｂ：ダイオード
１１７：（第２の）抵抗体（ダイオード）
１２０、１２１、１２２、１２３：チョークインダクタ
１３０：接地用電極（パッド）
１４０：ゲートパッド
１００１：基板
１００２：バッファ層
１００３：（ＧａＮ）チャネル層
１００４：（ＡｌＧａＮ）電子供給層
Ｖｇｇ：ゲートバイアス電源
Ｖｄｄ：ドレインバイアス電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成26年2月21日(2014.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記ソース電極は、前記半導体層の表面に接続された前記ドレイン電極から一定の距離をおいて、前記ドレイン電極と対向して前記半導体層の表面に接続され、
前記ゲート電極は、前記ドレイン電極及び前記ソース電極からそれぞれ一定の距離をおいて、前記ドレイン電極と前記ソース電極との間の前記半導体層の表面に配置され、
前記フィールドプレート電極は、一部の領域が前記ゲート電極にオーバーラップし、前記ゲート電極より前記ドレイン電極寄りの位置に前記ゲート電極及び前記半導体層の上層に絶縁膜を介して、前記ゲート電極からの距離が等距離となる位置に配置されていることを特徴とする請求項１または２に記載の半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
前記分圧回路は、前記ドレイン電極と前記フィールドプレート電極との間に接続された第１の抵抗体と、前記フィールドプレート電極と前記基準電位との間に接続された第２の抵抗体と、を備え、
前記第２の抵抗体は定電圧特性を有する半導体素子を含んでいることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１２
【補正方法】変更
【補正の内容】
【請求項１２】
前記ゲート電極が半導体層にショットキー接合され、前記ゲート電極から前記半導体層にキャリア注入されることにより生じるチャンネル狭窄を前記フィードプレート電極に印加するバイアス電圧により抑制することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】
前記ゲート電極は、前記半導体層の表面に絶縁層を介して設けられていることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【国際調査報告】
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