(57)【要約】  小型化し得るとともに、量子化雑音を低減し得る信号変換回路、PLL回路、遅延調整回路及び位相制御回路を提案する。TSTC8では、パルス幅を電圧に変換するために従来必要であったレイアウト面積が大きい容量Cmのローパスフィルタ101，113（図１２及び図１３）が不要となり、その分だけ小型化やコスト低減を図ることができるとともに、パルス信号P1が変化する境界において変化状態に適応したアナログ的な電圧を生成できることから、従来型デジタルPLL回路120（図１４）よりも量子化雑音を低減し得る。
2012165260.tif 000002
【特許請求の範囲】
【請求項１】
入力されたパルス信号のパルス幅に亘って該パルス信号に応じた信号を生成する信号変換回路であって、
前記パルス信号をサンプリングし、前記サンプリングで得られた信号値を基に2値のデジタル出力値を生成するとともに、前記デジタル出力値が変化する境界だけをアナログ的な変化に変えた中間出力値とし、前記デジタル出力値と前記中間出力値とからなる変換信号を生成する
ことを特徴とする信号変換回路。
【請求項２】
前記パルス信号が立ち上がりから立ち下がり、又は立ち下がりから立ち上がりに変化する際の時間を大きくする信号処理手段を備え、
変化する際の時間を大きくさせた前記パルス信号をサンプリングする
ことを特徴とする請求項１記載の信号変換回路。
【請求項３】
前記パルス信号の立ち上がりから立ち下がりに変化する境界、又は立ち下がりから立ち上がりに変化する境界を検知するパルス変化検知手段を備え、
前記パルス変化検知手段から検知結果が得られたタイミングで、前記パルス信号をサンプリングする
ことを特徴とする請求項２記載の信号変換回路。
【請求項４】
前記パルス信号を遅延させる遅延手段を備え、
該遅延手段の遅延時間が、前記パルス信号の変化を検知した際に前記パルス変化検知手段で生じる遅延時間よりも大きい
ことを特徴とする請求項３記載の信号変換回路。
【請求項５】
前記パルス信号が、２つの周波数の位相差を示す第１パルス信号と、前記２つの周波数のうち遅い周波数の立ち上がりを示す第２パルス信号とでなり、
前記変換信号が生成されているとき、前記第１パルス信号のパルス幅と、前記第２パルス信号のパルス幅との差分の幅からアナログ的な変化量を生成し、前記変化量で前記中間出力値をアナログ的にシフトする
ことを特徴とする請求項１記載の信号変換回路。
【請求項６】
入力信号の位相と、発振回路からの出力信号の位相とを比較して位相差を検出し、この位相差に基づいて前記発振回路を制御して所望の発振信号を生成するPLL回路において、
前記発振回路は、
請求項１〜４のうちいずれか１項記載の信号変換回路から出力された前記変換信号に応じて発振周波数が調整された前記発振信号を生成する
ことを特徴とするPLL回路。
【請求項７】
入力信号の位相と、パルス幅制御遅延回路を介して得られた遅延出力信号の位相とを比較して位相差を検出し、この位相差に基づいて前記パルス幅制御遅延回路での遅延を制御し所望の位相調整信号を生成する遅延調整回路であって、
前記パルス幅制御遅延回路は、
請求項１又は５記載の信号変換回路を備え、該信号変換回路から出力された前記変換信号に応じて遅延させた前記位相調整信号を生成する
ことを特徴とする遅延調整回路。
【請求項８】
前記信号変換回路は、
前記入力信号と異なる周波数の外部入力信号が入力され、前記入力信号の位相と前記遅延出力信号の位相との位相差を基に生成された前記変換信号に応じて前記外部入力信号を遅延させる
ことを特徴とする請求項７記載の遅延調整回路。
【請求項９】
入力信号の位相と、発振回路からの出力信号の位相とを比較して位相差を検出し、この位相差に基づいて前記発振回路を制御して所望の発振信号を生成するPLL回路と、
前記入力信号の位相と、パルス幅制御遅延回路を介して得られた遅延出力信号の位相とを比較して位相差を検出し、この位相差に基づいて、前記PLL回路からの前記発振信号を前記パルス幅制御遅延回路により遅延制御し、所望の位相調整信号を生成する遅延調整回路とを備え、
前記パルス幅制御遅延回路は、
前記入力信号及び前記遅延出力信号の位相差を基に生成されたパルス信号をサンプリングし、前記サンプリングで得られた信号値を基に2値のデジタル出力値を生成するとともに、前記デジタル出力値が変化する境界だけアナログ的な変化に変えた中間出力値とし、前記デジタル出力値と前記中間出力値とからなる変換信号を生成する信号変換回路と、
前記変換信号に応じて前記発振信号を遅延させた前記位相調整信号を生成する制御回路とを備える
ことを特徴とする位相制御回路。
【請求項１０】
前記PLL回路は、
請求項１〜４のうちいずれか１項記載の信号変換回路から出力された前記変換信号に応じて発振周波数が調整された前記発振信号を生成する
ことを特徴とする請求項９記載の位相制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号変換回路、PLL（Phase Locked Loop）回路、遅延調整回路及び位相制御回路に関する。
【背景技術】
【０００２】
図２１に示すような従来のアナログPLL回路（以下、これを第１の従来型アナログPLL回路と呼ぶ）100は、位相周波数比較回路（以下、PFD（Phase Frequency Detector）と呼ぶ）3と、容量Cmのローパスフィルタ101と、電圧制御発振回路（以下、VCO（Voltage Controlled Oscillator）と呼ぶ）102と、分周回路（以下、DIV（Devider）と呼ぶ）5とからなっている。この第１の従来型PLL回路100内のVCO102は、電圧をコントロールすることにより発振周波数を変え、所望の発振周波数を出力部6から出力することができる発振回路である。【０００３】
ここでPFD3は、入力部2から入力された外部からの参照クロック周波数と、VCO102の出力をDIV5で分周した発振周波数とを入力とし、これら２つの位相を比較する。第１の従来型アナログPLL回路100は、PFD3にて得られた位相差出力に応じた電荷をローパスフィルタ101内の容量Cmに貯えさせ、ローパスフィルタ101内の容量Cmに貯えられている電荷（電圧）に基づいて、VCO102の電圧をコントロールする。【０００４】
この後、フィードバックループによりVCO102からDIV5を経由して出力される発振周波数を目標周波数にロックする。このように、第１の従来型アナログPLL回路100は、PFD3からの出力パルス信号が、容量Cmのローパスフィルタ101によりローパスフィルタリングされたアナログ制御電圧となり、VCO102の周波数を制御し得るようになされている。【０００５】
また、他のアナログPLL回路として、図２１との対応部分に同一符号を付して示す図２２のようなアナログPLL回路（以下、これを第２の従来型アナログPLL回路と呼ぶ）110も知られている（例えば、非特許文献１及び２参照）。この第２の従来型アナログPLL回路110は、位相周波数比較回路にチャージポンプを備えた回路（以下、これをPFD/CP(Phase  Frequency  Detector/  Charge  Pump)と呼ぶ）111を有しており、上述した第１の従来型アナログPLL回路100と同様に、PFD/CP111の出力パルス信号が容量Cmのローパスフィルタ113によりローパスフィルタリングされたアナログ制御電圧となり、VCO102の発振周波数を制御し得るようになされている。【０００６】
さらに、これら第１の従来型アナログPLL回路100や、第２の従来型アナログPLL回路110の他の従来技術としては、図２３に示すようなデジタルPLL回路（以下、従来型デジタルPLL回路と呼ぶ）120も知られている。この従来型デジタルPLL回路120は、時間デジタル変換回路（以下、これをTDC（Time to Digital Converter）と呼ぶ）121によって、出力パルス信号のパルス幅をデジタルビットに変換し、デジタルフィルタ（以下、これをDF（Digital Filter）と呼ぶ）122を通して、デジタル制御発振回路（以下、これをDCO（Digital Controlled Oscillator）と呼ぶ）123の周波数を制御するためのデジタルビットとして出力し得る（例えば、非特許文献３及び４参照）。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Peter J. Lim., “An Area-Efficient PLL Architecture in 90-nmCMOS,”Symp. VLSI Circuits Dig. Tech. Papers, pp.48-49, June., 2005.
【非特許文献２】WY. Jung, et al., “A 1.2mW 0.02mm2 2GHzCurrent-Controlled PLL Based on a Self-Biased Voltage-to-Current Converter,”ISSCC Dig. Tech.Papers, pp.310-311, Feb., 2007.
【非特許文献３】K. Kim, et al., “A 5.4mW 0.0035mm2 0.48psrms-Jitter 0.8-to5GHz Non-PLL/DLL All-Digital Phase Generator/Rotator in 45nmSOI CMOS,”ISSCC Dig. Tech. Papers, pp.98-99, Feb., 2009.
【非特許文献４】X. Gao, et al., “Spur-Reduction Techniquefor PLLs Using Sub-Sampling Phase Detection,” ISSCC Dig. Tech. Papers,pp.474-475, Feb., 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、第１の従来型アナログPLL回路100や、第２の従来型アナログPLL回路110は、PFD3やPFD/CP111からの出力パルス信号を、パルス幅に応じた電圧に変換する容量Cmのローパスフィルタ101，113が必要となり、さらに参照クロック周波数に同期したリファレンススプリアスノイズを減らす場合、容量Cmを大きくする必要があることから、このようなローパスフィルタ101，113を構成する容量Cmのレイアウト面積が大きくなり、その分、小型化が図り難いという問題があった。【０００９】
また、単位面積あたりの価格が高騰している極微細プロセスで、このような大きな容量Cmのローパスフィルタ101，113を使用せざる負えない状況では、コスト低減も図り難いという問題があった。【００１０】
さらに、このような第１の従来型アナログPLL回路100や、第２の従来型アナログPLL回路110では、上述したようなローパスフィルタ101，113の容量Cmのレイアウト面積が大きくなってしまうという欠点に加えて、低い供給電圧の基でアナログ電圧の微調整が困難であるという問題も有する。【００１１】
また、第２の従来型アナログPLL回路110では、フィードバックループを安定化させるために、場合によっては数百pF程度の大きな容量Cmのローパスフィルタ113が必要となり、この点においても小型化が図り難く、かつコスト低減をも図り難いという問題があった。【００１２】
一方、従来型デジタルPLL回路120では、大きなレイアウト面積が必要となる容量Cmのローパルフィルタ101，113が不要となり、またアナログ電圧の微調整も不要となるため、第１の従来型アナログPLL回路100や第２の従来型アナログPLL回路110のような欠点を有していない。【００１３】
しかしながら、このような従来型デジタルPLL回路120には、DF122からの出力のビット数が、DCO123の入力へのビット数より大きいため、DF122の出力がΔΣ変調器（以下、これをDSM（Delta Sigma Modulator）とも呼ぶ）124を用いてディザリングされていることから、DF122及びDCO123間の伝達には量子化雑音という固有の問題があり、大きなジッタをもたらし量子化雑音を低減し難いという問題があった。【００１４】
そして、このような小型化の問題や、量子化雑音の低減化の問題は、PLL回路だけでなく、DLL（Delay  Locked  Loop）回路のような遅延調整回路や、これらPLL回路及びDLL回路を組み合わせた位相制御回路においても非常に重要な課題となっている。【００１５】
そこで、本発明は以上の点を考慮してなされたもので、小型化し得るとともに、量子化雑音を低減し得る信号変換回路、PLL（Phase Locked Loop）回路、遅延調整回路及び位相制御回路を提案することを目的とする。
【課題を解決するための手段】
【００１６】
かかる課題を解決するため本発明の請求項１は、入力されたパルス信号のパルス幅に亘って該パルス信号に応じた信号を生成する信号変換回路であって、前記パルス信号をサンプリングし、前記サンプリングで得られた信号値を基に2値のデジタル出力値を生成するとともに、前記デジタル出力値が変化する境界だけをアナログ的な変化に変えた中間出力値とし、前記デジタル出力値と前記中間出力値とからなる変換信号を生成することを特徴とする。【００１７】
また、本発明の請求項２は、前記パルス信号が立ち上がりから立ち下がり、又は立ち下がりから立ち上がりに変化する際の時間を大きくする信号処理手段を備え、変化する際の時間を大きくさせた前記パルス信号をサンプリングすることを特徴とする。【００１８】
また、本発明の請求項３は、前記パルス信号の立ち上がりから立ち下がりに変化する境界、又は立ち下がりから立ち上がりに変化する境界を検知するパルス変化検知手段を備え、前記パルス変化検知手段から検知結果が得られたタイミングで、前記パルス信号をサンプリングすることを特徴とする。【００１９】
また、本発明の請求項４は、前記パルス信号を遅延させる遅延手段を備え、該遅延手段の遅延時間が、前記パルス信号の変化を検知した際に前記パルス変化検知手段で生じる遅延時間よりも大きいことを特徴とする。【００２０】
また、本発明の請求項５は、前記パルス信号が、２つの周波数の位相差を示す第１パルス信号と、前記２つの周波数のうち遅い周波数の立ち上がりを示す第２パルス信号とでなり、前記変換信号が生成されているとき、前記第１パルス信号のパルス幅と、前記第２パルス信号のパルス幅との差分の幅からアナログ的な変化量を生成し、前記変化量で前記中間出力値をアナログ的にシフトすることを特徴とする。【００２１】
また、本発明の請求項６は、参照クロック周波数と、発振回路からの出力周波数とを比較して位相差を検出し、この位相差に基づいて前記発振回路を制御して所望の発振周波数を生成するPLL回路において、前記発振回路は、請求項１〜４のうちいずれか１項記載の信号変換回路から出力された前記変換信号に応じて発振周波数を制御することを特徴とする。【００２２】
また、本発明の請求項７は、入力信号の位相と、パルス幅制御遅延回路を介して得られた遅延出力信号の位相とを比較して位相差を検出し、この位相差に基づいて前記パルス幅制御遅延回路での遅延を制御し所望の位相調整信号を生成する遅延調整回路であって、前記パルス幅制御遅延回路は、請求項１又は５記載の信号変換回路を備え、該信号変換回路から出力された前記変換信号に応じて遅延させた前記位相調整信号を生成することを特徴とする。【００２３】
また、本発明の請求項８は、前記信号変換回路は、前記入力信号と異なる周波数の外部入力信号が入力され、前記入力信号の位相と前記遅延出力信号の位相との位相差を基に生成された前記変換信号に応じて前記外部入力信号を遅延させることを特徴とする。【００２４】
また、本発明の請求項９は、入力信号の位相と、発振回路からの出力信号の位相とを比較して位相差を検出し、この位相差に基づいて前記発振回路を制御して所望の発振信号を生成するPLL回路と、前記入力信号の位相と、パルス幅制御遅延回路を介して得られた遅延出力信号の位相とを比較して位相差を検出し、この位相差に基づいて、前記PLL回路からの前記発振信号を前記パルス幅制御遅延回路により遅延制御し、所望の位相調整信号を生成する遅延調整回路とを備え、前記パルス幅制御遅延回路は、前記入力信号及び前記遅延出力信号の位相差を基に生成されたパルス信号をサンプリングし、前記サンプリングで得られた信号値を基に2値のデジタル出力値を生成するとともに、前記デジタル出力値が変化する境界だけアナログ的な変化に変えた中間出力値とし、前記デジタル出力値と前記中間出力値とからなる変換信号を生成する信号変換回路と、前記変換信号に応じて前記発振信号を遅延させた前記位相調整信号を生成する制御回路とを備えることを特徴とする。【００２５】
また、本発明の請求項１０は、前記PLL回路は、請求項１〜４のうちいずれか１項記載の信号変換回路から出力された前記変換信号に応じて発振周波数が調整された前記発振信号を生成することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、パルス幅を電圧に変換するために従来必要であったレイアウト面積が大きい容量のローパスフィルタが不要となり、その分だけ小型化やコスト低減を図ることができるとともに、パルス信号が変化する境界において変化状態に適応した中間出力値を生成できることから、従来よりも量子化雑音を低減し得る。
【図面の簡単な説明】
【００２７】
【図１】本発明のPLL回路の全体構成を示すブロック図である。
【図２】PWCOの詳細構成を示す回路図である。
【図３】PWCOのタイミングチャート図である。
【図４】パルス信号と、これに対応したソフトサーモメタコードを示すグラフである。
【図５】他のパルス信号と、これに対応したソフトサーモメタコードを示すグラフである。
【図６】周期的なパルス信号に基づいて生成されたソフトサーモメタコードを示すグラフである。
【図７】パルス幅と発振周波数との関係を示すグラフと、パルス幅と各信号生成回路からの出力電圧との関係を示すグラフである。
【図８】他の実施の形態によるLC発振器の構成を示す回路図である。
【図９】他の実施の形態によるPWCOの詳細構成を示す回路図である。
【図１０】他の実施の形態によるPWCOのタイミングチャート図である。
【図１１】TSTCに接続される放音回路の構成を示す回路図である。
【図１２】図１のPLL回路のブロック図と、その各種信号を示すタイミングチャート図である。
【図１３】PLL回路を備えた位相制御回路の全体構成を示すブロック図である。
【図１４】図１３の位相制御回路における各種信号を示すタイミングチャート図である。
【図１５】ExPFDの回路構成を示す回路図である。
【図１６】図１５のExPFDにおける各種信号を示すタイミングチャート図である。
【図１７】PWlntegの詳細構成を示す回路図である。
【図１８】PWlntegにより生成されたソフトサーモメタコードを示す概略図と、STCDLの回路構成を示す回路図である。
【図１９】本発明による遅延調整回路の全体構成を示すブロック図である。
【図２０】他の実施の形態による遅延調整回路の全体構成を示すブロック図である。
【図２１】第1の従来型アナログPLL回路の全体構成を示すブロック図である。
【図２２】第2の従来型アナログPLL回路の全体構成を示すブロック図である。
【図２３】従来型デジタルPLL回路の全体構成を示すブロック図である。
【符号の説明】
【００２８】
1  PLL回路
4  PWCO
8  TSTC（信号変換回路）
9  STCO（発振回路）
11  DLY（遅延手段）
12  FED（パルス変化検知手段）
16  立ち下がり時間制御インバータ（信号処理手段）
17  コンデンサ
19,20  インバータ（遅延素子）
50  位相制御回路
51,75,80  遅延調整回路
53  PWCDL（パルス幅制御遅延回路）
54  PWInteg（信号変換回路）
55  STCDL（制御回路）
【発明を実施するための形態】
【００２９】
以下図面に基づいて本発明の実施の形態を詳述する。
【００３０】
（１）PLL回路の全体構成
図１において、1は本発明によるPLL回路を示し、入力部2から参照クロック周波数を持つ入力信号が入力されるPFD3と、PFD3から入力された位相差出力（パルス信号）のパルス幅によって発振周波数が変化するパルス幅制御発振回路（以下、これをPWCO（Pulse Width Controlled Oscillator）と呼ぶ）4と、PWCO4からの発振周波数を分周しこれをPFD3に出力するDIV5とから構成されており、PWCO4にて制御された所望の発振周波数を持つ発振信号を出力部6から出力し得るようになされている。
【００３１】
このような本発明によるPLL回路1では、PWCO4が設けられていることにより、微細化の進展で問題となる従来の電圧方向へのアナログ制御が不要になる。このためPLL回路1では、パルス幅を電圧に変換するために従来必要であったレイアウト面積が大きい容量Cmのローパスフィルタ101，113（図１２及び図１３）が不要となり、その分だけ小型化やコスト低減を図ることができる。
【００３２】
実際上、PLL回路1は、PFD3から出力された所定パルス幅の位相差出力たるパルス信号がPWCO4に入力されると、当該PWCO4によって、パルス信号の立ち上がり及び立ち下がりの変化点となる境界部分を除き、パルス信号の信号値に応じて当該パルス信号を電圧0（以下、単に0とする）又は電圧VDD（以下、単に1とする）の2値のデジタル値に変換し、パルス信号のパルス幅を0と1とで表現し得るようになされている。
【００３３】
またこれに加えて、この際、本発明のPLL回路1は、パルス信号を単に0又は1のいずれか一方にだけ変換するのではなく、0と1との境界部分だけをパルス信号の信号値に対応して0及び1間で変動するアナログ的な電圧に変換し、デジタル化に伴い量子化雑音が生じることを防止し得るようになされている。ここでアナログ的な電圧とは、デジタル的な2値の0及び1間の例えば0.3や0.4、0.5等の任意の中間的な値であり、パルス信号の信号値に対応して自由に変動し決定され得る。これによりPWCO4は、パルス信号の立ち上がり及び立ち下がりの境界だけが、例えば「1,1,1,0.4,0,0,…0」のように0及び1以外の例えば「0.4」のような中間的なアナログ電圧で表現され得る。
【００３４】
なお、「…,1,1,0,0,…」のように1の連続と0の連続とを用い、0と１との境界でパルス幅等の大きさを示すコードを、サーモメタコードとも呼ぶが、本発明では、これら0と1の2値以外に、0及び1の変化点をアナログ電圧で表しており、このようなパルス信号の変化点だけアナログ電圧をもたせたサーモメタコードをソフトサーモメタコードと呼ぶこととする。
【００３５】
このように本発明のPLL回路1では、パルス信号の信号値を0と1とに変換することを前提とし、その一方でパルス信号の立ち上がり及び立ち下がりが変化する境界だけをこれら0及び1間にあるアナログ電圧に変換することで、デジタル値と、最小限のアナログ電圧とで時間方向のパルス信号を表現することが可能となり、量子化雑音の生じない回路構成が可能となる。
【００３６】
実際上、PWCO4には、時間ソフトサーモメタコード変換回路（以下、これをTSTC（Time to Soft Thermometer code Converter）と呼ぶ）8と、ソフトサーモメタコード制御発振回路（以下、これをSTCO（Soft  Thermometer  code  Controlled  Oscillator）と呼ぶ）9とが設けられている。PWCO4は、TSTC8にてソフトサーモメタコードを生成し、当該TSTC8で生成したソフトサーモメタコードに基づいてSTCO9にて所望の発振周波数を生成し得る。
【００３７】
ここで、TSTC8は、PFD3から入力されている立ち上がった状態のパルス信号が立ち下がった変化点を感知し、そのタイミングでパルス信号の１周期の信号値をサンプリングしてホールドし得る。この際、TSTC8は、パルス信号の立ち上がりを0とし、当該パルス信号の立ち下がりを1とし、さらに立ち下がったパルス信号が立ち上がる変化点を変化傾向に応じたアナログ電圧としたソフトサーモメタコードを生成し、これをSTCO9に入力し得る。
【００３８】
ここで、STCO9は、奇数段のインバータがリング状に接続され、TSTC8からのソフトサーモメタコードの入力により発振周波数を制御するリングオシレータである。このSTCO9は、TSTC8から入力されたソフトサーモメタコードにおいて1の数に応じた負荷がインバータにかかるとともに、0及び1間の変化点を示すアナログ電圧の値に応じてインバータにアナログ的な負荷がかかり、これにより負荷の大きさに応じた速さの発振周波数を生成し得る。
【００３９】
実際上、STCO9は、PFD3からTSTC8に入力されたパルス信号のパルス幅が広いとき、1の数が減り0の数が増えたソフトサーモメタコードがTSTC8から入力され、0の数が増えた分だけ負荷が小さくなり、発振周波数が高くなるように構成されている。これに対して、STCO9は、PFD3からTSTC8に入力されたパルス信号のパルス幅が狭いとき、上述とは逆に1の数が増え0の数が減ったソフトサーモメタコードがTSTC8から入力され、1の数が増えた分だけ負荷が大きくなり、発振周波数が低くなるように構成されている。
【００４０】
これに加えて、この際、STCO9は、ソフトサーモメタコードにおいて0及び1の変化点を示すアナログ電圧に応じたアナログ的な値の負荷もかかり、その分だけ発振周波数が遅くなるように構成されている。
【００４１】
そして、PWCO4の出力側に接続されたDIV5は、PWCO4から出力される発振周波数を分周し、これをPFD3に出力し得る。かくしてPLL回路1は、入力部2から入力された参照クロック周波数を持つ入力信号の位相と、DIV5から入力された発振周波数を持つ出力信号の位相とをPFD3を用いて位相比較して位相差出力に相当するパルス信号を再びPWCO4へ出力し、上述した処理を繰り返し、最適に調整した発振周波数を持った発振信号を出力部6から出力し得るようになされている。
【００４２】
（２）PWCOの回路構成
次に、PWCO4について詳細に説明する。図２は、PWCO4を示し、TSTC8とSTCO9とが配線ST1〜ST8で接続されることを示す概略図である。また、この図２では、これらTSTC8及びSTCO9間の接続箇所ST（図１）に、0又は1で示す2値のデジタル的な出力値と、2値以外のアナログ電圧とが、TSTC8のいずれの信号生成回路a1〜a8から出力されるかを示すグラフも表記している。
【００４３】
ここでは、先ず始めにTSTC8について説明する。TSTC8は、遅延回路（以下、これをDLYと呼ぶ）11と、パルス変化検知手段としての立ち下がり検知回路（以下、これをFED（Falling Edge Detector）12と呼ぶ）と、例えば第1段♯1〜第8段♯8の複数段設けられた信号生成回路a1〜a8とを備えている。
【００４４】
なお、第1段♯1〜第8段♯8の各信号生成回路a1〜a8は同一の回路構成を有しており、図２においては、説明の便宜上、そのうち第1段♯1、第5段♯5及び第8段♯8の信号生成回路a1，a5，a8だけを表記している。また、図２では、信号生成回路a1，a5，a8の回路構成についても、第1段♯1の信号生成回路a1についてのみ詳細な回路構成を示し、他段の信号生成回路a5，a8の回路構成については省略していることから、信号生成回路a1〜a8については、以下、第1段♯1の信号生成回路a1に着目して説明する。
【００４５】
先ず始めに、TSTC8は、入力INからのパルス信号P1がDLY11及びFED12に入力され得る。DLY11は、第1段♯1〜第8段♯8の各信号生成回路a1〜a8にそれぞれ接続されており、入力INから入力されたパルス信号P1を遅延させた後、この遅延させたパルス信号P1を各信号生成回路a1〜a8に送出し得る。この場合、入力INには、図３の上段「IN」に示すように、立ち下がった波形が所定のタイミングで立ち上がり、この立ち上がっているときをパルス幅としたパルス信号P1が周期的にDLY11に入力し得る。
【００４６】
DLY11と同じく入力INに接続されたFED12（図２）は、この立ち上がっているパルス信号P1の立ち下がりを検知し得るようになされており、図３の上段「IN」及び「FED」に示すように、パルス信号P1の立ち下がりを検知すると、これに応じて瞬間的に立ち上がる検知信号P2を生成し得るようになされている。FED12は、第1段♯1〜第8段♯8の各信号生成回路a1〜a8に検知信号P2を出力し、当該検知信号P2に基づいて各信号生成回路a1〜a8にてパルス信号P1に応じた電圧をホールドさせ得るようになされている。
【００４７】
ここで、各信号生成回路a1〜a8は、それぞれバッファ15を有しており、例えば後段の信号生成回路a2のバッファ15の入力が、前段の信号生成回路a1のバッファ15の出力に接続され、さらに後段の信号生成回路a3のバッファ15の入力が、前段の信号生成回路a2のバッファ15の出力に接続しており、当該バッファ15が第1段♯1〜第8段♯8の順に接続されている。
【００４８】
信号生成回路a1は、立ち下がり時間制御インバータ16と、容量Cbのコンデンサ17とによってローパスフィルタを構成しており、DLY11に接続されたバッファ15の出力が立ち下がり時間制御インバータ16の入力に接続された構成を有する。信号生成回路a1は、立ち下がり時間制御インバータ16とコンデンサ17との間にスイッチSWを備えており、FED12の出力がスイッチSWに接続されている。信号生成回路a1は、FED12からの検知信号がスイッチSWに入力されると、当該スイッチSWが瞬間的にオンオフ動作し、立ち下がり時間制御インバータ16とコンデンサ17とが一定時間接続される。
【００４９】
ここで、信号生成回路a1の立ち下がり時間制御インバータ16は、図３の「Va1」に示すように、入力されたパルス信号を反転させるとともに、この反転させたパルス信号の立ち下がり時間を大きくし信号値の変化点がなだらかに立ち下がる波形を生成し得る。ここで、なだらかな立ち下がり波形を生成するための時定数τは、ソフトサーモメタコードの1と0との境界におけるアナログ電圧を発生させるための重要な役割を担っており、立ち下がり時間制御インバータ16を使って調整し得る。
【００５０】
この時定数τは、第１の従来型アナログPLL回路100や第２の従来型アナログPLL回路110のローパスフィルタ101，113の時定数に比べて十分小さいので、コンデンサ17の容量Cbは、通常サイズのトランジスタを数本並列接続させたMOSゲート容量で実現可能となる。
【００５１】
TSTC8は、FED12からの検知信号を基に各信号生成回路a1〜a8においてスイッチSWがオンオフ動作し、各段の信号生成回路a1〜a8においてそれぞれ遅延したパルス信号の電圧をコンデンサ17に蓄積しホールドし得る。ここで、図３に示すように、DLY11の遅延時間TDLYはFED12の遅延時間TFEDよりも長く設定されており、初段である信号生成回路a1の立ち下がり時間制御インバータ16から出力されるVa1は必ず0となる。すなわち、パルス信号P1のパルス幅PWに位置した例えば第1段♯1から例えば第4段♯4の信号生成回路a1〜a4までは、立ち下がり時間制御インバータ16から出力されるVa1〜Va4が0となる。
【００５２】
また、このときパルス信号P1のパルス幅PWに位置しておらず、立ち下がった波形に位置する第6段♯6から第8段♯8の信号生成回路a6〜a8では、立ち下がり時間制御インバータ16から出力されるVa6〜Va8が1となる。これに加えて、パルス信号P1の変化点に位置する第5段♯5の信号生成回路a5では、立ち下がり時間制御インバータ16から出力されるVa5が、0及び1の中間のアナログ電圧となる。
【００５３】
かくして、TSTC8は、時間方向のパルス信号P1に基づいて、図２の中段に示すグラフのように、例えば初段から第4段♯4の出力が0で、その後の第6段♯6以降の出力が1（電圧VDD）で、その境界の第5段♯5の出力が中間的なアナログ電圧となったソフトサーモメタコードSCを生成し得るようになされている。
【００５４】
このようにしてTSTC8において生成されたソフトサーモメタコードSCはSTCO9に出力され得る。図２に示すように、TSTC8は、第1段♯1の信号生成回路a1の配線ST1が、STCO9の第1段♯1の負荷制御回路b1の配線ST1に接続され、第2段♯2の信号生成回路a1の配線ST2が、STCO9の第2段♯2の負荷制御回路b1の配線ST2に接続されており、このように第1段♯1から第8段♯8の各段の信号生成回路a1〜a8がそれぞれ対応する第1段♯1から第8段♯8の各段の負荷制御回路b1〜b8に接続されている。なお、負荷制御回路b1〜b8は全て同一の回路構成を有していることから、図２では、説明の便宜上、そのうち第1段♯1、第5段♯5及び第8段♯8の負荷制御回路b1，b5，b8だけを表記している。
【００５５】
ここで、STCO9では、各負荷制御回路b1〜b8にそれぞれ設けられたインバータ19と、さらに他の１つのインバータ20とがリング状に接続されており、これらリング状に接続された奇数段のインバータ19，20によってリングオシレータが構成されている。このようなリングオシレータは、各インバータ19，20にて入力信号がそれぞれ反転し得るようになされており、リング状に接続された奇数段のインバータ19，20を入力信号が順次経由することで、例えば出力OUTでハイレベル状態の出力信号を初段のインバータ20にフィードバックさせ、出力OUTでローレベル状態の出力信号として出力し得、出力信号を巡回させることで発振器として機能し得る。このようなリングオシレータは、各インバータ19，20の負荷容量による遅延値により発振周波数が決定され、そのうちインバータ19への負荷容量が負荷制御回路b1〜b8によって個別に制御され得る。
【００５６】
実際上、負荷制御回路b1には、NMOS（N形 Metal Oxide Semiconductor)トランジスタ21が設けられており、当該NMOSトランジスタ21のゲートに信号生成回路a1のコンデンサ17が接続されている。また、NMOSトランジスタ21は、インバータ19の負荷容量となるコンデンサ22がドレインに接続されており、ソースがリングオシレータに接続されている。
【００５７】
これにより、負荷制御回路b1は、NMOSトランジスタ21のゲートに接続された信号生成回路a1からの出力が0のとき、当該NMOSトランジスタ21がオフになる。これにより、負荷制御回路b1は、ドレインに接続されたコンデンサ22がインバータ19の負荷容量とならず、その分だけリングオシレータの発振周波数が高くなり、高周波数を生成し得る。
【００５８】
一方、負荷制御回路b1は、NMOSトランジスタ21のゲートに接続された信号生成回路a1からの出力が1のとき、当該NMOSトランジスタ21がオンになる。これにより負荷制御回路b1は、ドレインに接続されたコンデンサ22がインバータ19の負荷容量となり、その分だけ発振周波数が低くなることから、低周波数を生成し得る。
【００５９】
また、この負荷制御回路b1は、信号生成回路a1から0及び1以外のアナログ的な出力（アナログ電圧）がゲートに与えられると、NMOSトランジスタ21がオンになり、当該アナログ的な出力値と同じアナログ的な負荷容量がコンデンサ22によってインバータ19に与えられ、その分だけ発振周波数を低くさせ得る。例えば、信号生成回路a1から0及び1の中間のアナログ的出力値として「0.4」がNMOSトランジスタ21のゲートに与えられた場合には、NMOSトランジスタ21がオンとなり、この「0.4」に相当するアナログ的な負荷容量がコンデンサ22によってインバータ19に与えられ得る。
【００６０】
かくして、図４Ａに示すように、PFD3からの出力VPFDであるパルス信号P1のパルス幅PWが短いときには、図４Ｂに示すように、例えば第1段♯1の信号生成回路a1からの出力Va1が0、第3段♯3以降の信号生成回路a3〜a8の出力Va3〜Va8が1、パルス幅の変化点である第2段♯2の信号生成回路a2の出力Va2がアナログ電圧でなるソフトサーモメタコードSCが、対応する段の負荷制御回路b1〜b8に出力され、ソフトサーモメタコードSCに基づいた発振周波数をSTCO9で生成し得る。
【００６１】
また、図５Ａに示すように、PFD3からの出力VPFDであるパルス信号P1のパルス幅PWが中間的な長さのときには、図５Ｂに示すように、このパルス幅PWに対応して例えば第1段♯1から第3段♯3の信号生成回路a1〜a3の出力Va1〜Va3が0、パルス幅の変化点である第4段♯4の信号生成回路a4の出力Va4がアナログ電圧、第5段♯5以降の信号生成回路a5〜a8の出力Va5〜Va8が1でなるソフトサーモメタコードSCが、対応する段の負荷制御回路b1〜b8に出力され、ソフトサーモメタコードSCに基づいた発振周波数をSTCO9で生成し得る。
【００６２】
さらに、図５Ｃに示すように、PFD3からの出力VPFDであるパルス信号P1のパルス幅PWが長いときには、図５Ｄに示すように、このパルス幅PWに対応して例えば第1段♯1から第6段♯6の信号生成回路a1〜a6の出力Va1〜Va6が0、パルス幅の変化点である第7段♯7の信号生成回路a7の出力Va7がアナログ電圧、第8段♯8の信号生成回路a8の出力Va8だけが1でなるソフトサーモメタコードSCが、対応する段の負荷制御回路b1〜b8に出力され、ソフトサーモメタコードSCに基づいた発振周波数をSTCO9で生成し得る。このようにSTCO9では、図６に示すように、PFD3からTSTC8に入力されるパルス信号P1のパルス幅PWが長くなるに従ってソフトサーモメタコードSCの0が増えて、高い発振周波数を生成し得るようになされている。
【００６３】
かくして、PWCO4は、PFD3からのパルス信号P1が周期的に立ち下がるたびに、図６に示すように、その都度、第1段♯1から第8段♯8の信号生成回路a1〜a8から0と1と1つのアナログ電圧とから構成されたソフトサーモメタコードSCをTSTC8にて生成し、このソフトサーモメタコードSCを基にSTCO9にて発振周波数（図３の下段「REF」に示すように例えば１周期Trefの発振周波数）を生成し得るようになされている。
【００６４】
（３）タイミングの制約
図７Ｂに示すように、信号生成回路a1〜a8における立ち下がり時間制御インバータ16による遅延処理では、前段iでの遅延による傾斜領域と、後段i+1の遅延による傾斜領域を重複させ、ソフトサーモメタコード変換の滑らかなパルス幅を実現する必要がある。そのため、時定数τは、第1段目の信号生成回路a1の遅延に比べて、大きすぎず、かつ小さすぎない値にしなければならない。
【００６５】
DLY11の遅延時間TDLYは、最初の段（信号生成回路a1）の出力Va1がサンプリングされ、上昇する前の0にホールドにすることを保証するためにFED12の遅延時間（TFED）より大きく設定される（図３）。また、他のタイミングの制約としては、入力されるパルス信号のパルス幅をDLY11の遅延より大きくし、信号生成回路a1〜a8の最後の第8段での遅延より小さくしなければならない。また、参照クロック周波数の次の入力パルス信号が立ち上がる前に、ソフトサーモメタコード変換を達成するために、信号生成回路a1〜a8の最後の第8段での遅延は、参照クロック周波数の周期より小さくする必要がある。これらの関係をまとめると、「TFED＜TDLY＜パルス幅＜第8段の遅延＜参照クロック周波数の周期」と表すことができる。
【００６６】
（４）動作及び効果
以上の構成において、TSTC8では、入力されたパルス信号P1のパルス幅PWに亘ってパルス信号P1の信号値に応じたソフトサーモメタコードSCを生成する。すなわち、このTSTC8では、パルス信号P1を時系列に沿ってサンプリングし、このサンプリングで得られたパルス信号P1の信号値を2値のデジタル出力値たる0又は1に変換するとともに、パルス信号P1が変化する境界だけパルス信号P1をアナログ的な変化に変え、この信号値をサンプリングしてアナログ電圧に変換し、0及び1のアナログ出力値とアナログ電圧（中間出力値）とからなるソフトサーモメタコードSCを生成するようにした。
【００６７】
これによりTSTC8では、パルス幅PWを電圧に変換するために従来必要であったレイアウト面積が大きい容量Cmのローパスフィルタ101，113（図１２及び図１３）が不要となり、その分だけ小型化やコスト低減を図ることができるとともに、パルス信号P1が変化する境界において変化状態に適応したアナログ電圧を生成できることから、従来型デジタルPLL回路120（図１４）よりも量子化雑音を低減し得る。
【００６８】
また、TSTC8では、パルス信号P1を反転させ、かつ立ち下がり時間を大きくする立ち下がり時間制御インバータ16を備えており、立ち下がり時間制御インバータ16で立ち下がり時間を大きくさせたパルス信号P1を基にこのパルス信号P1を時系列に沿ってサンプリングするようにしたことにより、簡易な回路構成によって変換信号としてソフトサーモメタコードSCを生成することができる。
【００６９】
さらに、TSTC8では、パルス信号P1が、立ち上がった状態から立ち下がる境界をFED12で検知し、この検知結果が得られたタイミングで、立ち下がり時間制御インバータ16で遅延させたパルス信号P1をサンプリングするようにした。STC8では、このような回路構成により、パルス幅PWの変化点を含んだパルス信号P1について時系列に沿ったソフトサーモメタコードSCを生成することできる。
【００７０】
そして、このTSTC8は、生成したソフトサーモメタコードに応じて遅延量を制御し、反転機能を有する奇数個のインバータ19，20がリング状に接続されたSTCO9と接続させることで、PLL回路1を構築できる。PLL回路1では、入力部2から入力される参照クロック周波数と、STCO9からの発振周波数（出力周波数）とをPFD3にて比較して位相差を検出し、これにより得られたパルス信号を基にTSTC8でソフトサーモメタコードSCを生成して、このソフトサーモメタコードSCを基にSTCO9において所望の発振周波数を生成できる。
【００７１】
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、図２に示したSTCO9に換えて、図８に示すようなLC発振器30をTSTC8に接続させるようにしてもよい。なお、図８に示すLC発振器30は、従来型デジタルPLL回路120（図１４）に用いたDCO123と同じ回路構成を有しており、図２に示したTSTC8の信号生成回路a1〜a8の出力が入力INaに接続され得る。
【００７２】
この場合、LC発振器30は、コンデンサ31が並列接続され、スイッチ32により各コンデンサ31の接続状態が可変するコンデンサ群33と、コイル34とが並列接続されており、信号生成回路a1〜a8からソフトサーモメタコードとして0や1のデジタル的な出力や、その境界のアナログ電圧が与えられると、スイッチ32によりコンデンサ31の接続状態が変化する。
【００７３】
これによりLC発振器30は、コンデンサ群33での静電容量がソフトサーモメタコードに応じて変化し、この静電容量の変化に応じて発振周波数が制御され得る。なお、LC発振器30は、各ブロック35毎に例えば1つコンデンサ31及びスイッチ32がそれぞれ設けられているが、図８では説明の便宜上、これら全てのブロック35内の詳細構成は表記せず、そのうち1つのブロック35内のコンデンサ31及びスイッチ32だけを表記している。
【００７４】
このようにLC発振器30でも、TSTC8のいずれかの信号発生回路a1〜a8からアナログ電圧が印加されると、このアナログ電圧に応じてコンデンサ31の静電容量が調整され、最適に制御された発振周波数を生成し得る。
【００７５】
また、上述した実施の形態においては、図２に示すようなTSTC8を備えたPWCO4を適用した場合について述べたが、本発明はこれに限らず、図９に示すようなTSTC41を備えたPWCO40を適用してもよい。ここで、図９に示したPWCO40は、図２に示すPWCO4とはTSTC41の回路構成が相違しており、TSTC41ではFEDが不要な回路構成となり得る。
【００７６】
実際上、このTSTC41には、第1段♯1〜第N段♯Nの信号生成回路C1〜CNが設けられており、入力INからのパルス信号P1が各信号生成回路C1〜CNに入力され得る。ここで、信号生成回路C1〜CNは全て同一構成を有することから、第1段♯1の信号生成回路C1について着目して以下説明する。
【００７７】
信号生成回路C1は、入力INにバッファ15とスイッチSWbとが接続され、当該バッファ15の出力に立ち下がり時間制御インバータ16と後段の信号生成回路C2のバッファ15が接続されている。信号生成回路C1は、立ち下がり時間制御インバータ16にスイッチSWb,SWcが順次接続されており、当該スイッチSWcの出力に容量Ccのコンデンサ44と、STCO9の負荷制御回路b1が接続されている。また、信号生成回路C1は、スイッチSWbとスイッチSWcとの間に容量Cbのコンデンサ42が設けられ、バッファ15から各後段の信号生成回路C2〜CNのバッファ15とバッファ46とを順次介在させた出力が当該スイッチSWcに接続されている。
【００７８】
信号生成回路は、PFD3からのパルス信号P1が入力INから入力されると、当該パルス信号P1が立ち上がっている状態のとき常にスイッチSWbがオン状態となり、立ち下がり時間制御インバータ16とコンデンサ42とを接続し得る。
【００７９】
これにより信号生成回路C1は、入力INからバッファ15に入力されたパルス信号P1を立ち下がり時間制御インバータ16で反転させ、かつ立ち下がり時間を制御して、反転及び立ち上がり時間制御後のパルス信号P1の電圧がコンデンサ42に常に蓄積されている。なお、立ち下がり時間制御インバータ16は、図１０の「IN」に示すようなパルス信号を反転させるとともに、この反転させたパルス信号の立ち下がり時間を大きくし、図１０の「Va1」に示すように、パルス信号P1の信号値の変化点がなだらかに立ち下がる波形を生成し得る。
【００８０】
その後、信号生成回路C1は、入力INから入力されるパルス信号P1が立ち下がると、その瞬間にスイッチSWbがオフとなり、コンデンサ42に蓄積されていたパルス信号P1の信号値がホールドされるとともに、続いて後段のスイッチSWcがオンとなりコンデンサ42の電圧が後段のコンデンサ44に蓄積されてホールドされ得る。
【００８１】
この場合でも、上述した実施の形態と同様に、初段である信号生成回路C1の立ち下がり時間制御インバータ16から出力されるVa1は必ず0となり、パルス信号P1のパルス幅PWに位置した例えば信号生成回路C1〜C(k-1)までは、立ち下がり時間制御インバータ16から出力される出力Va1〜Va（k−1）が0となる。なお、ここで、k−1は入力されるパルス信号P1のパルス幅PWに応じた値となる。
【００８２】
また、パルス信号P1のパルス幅PWに位置しておらず、立ち下がった波形に位置する信号生成回路C(k＋1)〜CNでは、立ち下がり時間制御インバータ16から出力される出力Va（k＋1）〜VaNが1となる。これに加えて、パルス信号P1の変化点に位置する信号生成回路Ckでは、立ち下がり時間制御インバータ16から出力される出力Vakが、0及び1の中間的なアナログ電圧となる。
【００８３】
かくして、この場合でもTSTC41は、上述した実施の形態と同様に、時間方向のパルス信号に基づいて、図１０の中段「Va1」…「Vak」…「VaN」に示すように、例えば初段から第k-1段目の出力が0で、その後の第k＋1段目以降の出力が1（図１０では電圧Vと表記）で、その境界の第k段目の出力Vakが中間的なアナログ電圧（この場合、0.4）となったソフトサーモメタコードSCを生成し得るようになされている。
【００８４】
ここで、図１０の「trans」は、第1段♯1〜第N段♯Nの各段のバッファ15を経由した後にバッファ46から出力されたパルス信号P1の波形を示し、これらバッファ15,46を経由することで、入力INでのパルス信号P1とは所定時間（図１０中では「NstageDelay」と表記）遅れた波形となり得る。この場合、「trans」の波形が立ち上がり始めた瞬間に、スイッチSWcがオンになり、コンデンサ42の電圧が後段のコンデンサ44に蓄積されてホールドされ得る。かくして、他の実施の形態によるTSTC41においても、ソフトサーモメタコードSCを生成し得、このソフトサーモメタコードSCをSTCO9に出力し得る。
【００８５】
さらに、上述した実施の形態においては、信号変換回路としてのTSTC8をPLL回路1に適用した場合について述べたが、本発明はこれに限らず、PLL回路1以外の各種回路にもソフトサーモメタコードを生成するTSTC8を適用してもよい。ここで、図１１は、例えば放音回路48を示し、抵抗RLがスピーカ入力に相当し、当該抵抗RLに流れる電流を、TSTC8により生成されるソフトサーモメタコードで制御し、スピーカからの放音を調整するようにしてもよい。ここで放音回路48では、各入力端子ST1,ST2,ST3,ST4に、TSTC8の例えば第1段♯1〜第4段♯4の信号生成回路a1〜a4の出力が接続された構成となる。
【００８６】
これにより、放音回路48では、各入力端子ST1,ST2,ST3,ST4に接続されたPMOS（P形  Metal  Oxide  Semiconductor）トランジスタ49のゲートに、それぞれ信号生成回路a1〜a4からの出力（ソフトサーモメタコードの各電圧）が与えられることにより、PMOSトランジスタ49がオンとなって、ドレイン・ソース間に電流が流れる。この際、放音回路48は、TSTC8からデジタル値だけでなく、中間のアナログ的な出力（アナログ電圧）をもPMOSトランジスタ49のゲートに与えられる。
【００８７】
これにより、放音回路48では、PMOSトランジスタ49がそれぞれオンになり、ソフトサーモメタコードに含まれるアナログ的な出力値を反映したアナログ的な電流をもドレイン・ソース間に流れ、その分だけ微妙な音圧の音をスピーカから放音させることができる。
【００８８】
さらに、上述した実施の形態においては、信号処理手段として、立ち下がり時間制御インバータ16を適用して反転させたパルス信号の立ち上がりから立ち下がりに変化する際の時間を大きくし、パルス信号P1の変化点になだらかな波形を形成してアナログ電圧を得るようにした場合について述べたが、本発明はこれに限らず、信号処理手段で反転させたパルス信号の立ち下がりから立ち上がりに変化する際の時間を大きくし、パルス信号P1の変化点になだらかな波形を形成してアナログ電圧を得たり、或いは、信号処理手段でパルス信号を反転させずにそのままパルス信号の変化点になだらかな波形を形成してアナログ電圧を得る等その他種々のパルス信号を用いてその変化点をなだらかにした波形を形成しアナログ電圧を得るようにしてもよい。また、信号処理手段の回路構成としては、インバータ構成である必要はなく、例えばDA変換回路等その他種々の回路を用いて信号処理手段を実現してもよい。
【００８９】
さらに、上述した実施の形態においては、パルス変化検知手段として、パルス信号の立ち上がりから立ち下がりを検知するFEDを適用した場合について述べたが、本発明はこれに限らず、パルス信号の立ち下がりから立ち上がりの変化等その他種々の変化を検知するパルス変化検知手段を適用してもよい。
【００９０】
（６）位相制御回路
ここで、図１２Ａは図１に示したPLL回路1であり、このPLL回路1では、図１２Ｂに示すように、PWCO4から出力された発振周波数を持つPLL出力信号fvcoをdDIVで分周した分周信号fdivの位相と、所定のクロック周波数を持つ入力信号frefの位相との位相差が、PWCO4を制御する位相差出力（パルス信号）のパルス幅となるため、分周信号fdivと、入力信号frefとの位相が一致していない。
【００９１】
すなわち、このPLL回路1では、PWCO4から出力されるPLL出力信号fvcoの周波数を制御し得るが、その位相を制御し得ない。そのため、ワンチップではなく複数チップを種々の周波数を用いて動作させるシステム全体のためのクロックツリー合成においては、位相調整も必須となることから、このままPLL回路1を使用することは困難である。そこで、ここでは、PLL回路1から出力されるPLL出力信号fvcoの位相と、入力信号frefの位相とを一致させ得る遅延調整回路について以下説明する。
【００９２】
（６−１）位相制御回路の構成
図１３において、50は本発明による位相制御回路を示し、上述したPLL回路1と、遅延調整回路51とで構成されている。なお、ここでPLL回路1は上述した図１のPLL回路1であるため、この説明は省略し、遅延調整回路51に着目して以下説明する。ここで、遅延調整回路51は、入力信号frefが入力される拡張位相周波数比較回路（以下、これを単にExPFD（(Extended Phase Frequency Detector)と呼ぶ）52と、ExPFD52から入力された位相差出力（パルス信号）のパルス幅によって、PLL回路1からのPLL出力信号fvcoを外部入力信号として受け取り、この外部入力信号であるPLL出力信号fvcoを遅延させるパルス幅制御遅延回路（以下、これをPWCDL（Pulse Width Controlled Delay Line）と呼ぶ）53と、内部回路に供給される内部クロックをPWCDL53からの出力信号から生成し、これを末端出力信号fleafとして出力するクロックツリー回路（以下、これをCLKTreeと呼ぶ）56とで構成されている。
【００９３】
この遅延調整回路51は、CLKTree56にて生成された遅延出力周波数たる末端出力信号fleafを、ExPFD52と、出力部とへ出力し、異なる周波数の入力信号frefと末端出力信号fleafとの位相をExPFD52にて比較し、後述するUPパルス信号及びDNパルス信号を位相差出力としてPWCDL53に送出する。PWCDL53は、UPパルス信号及びDNパルス信号を基に上述したソフトサーモメタコードを生成し、PLL回路1から出力されるPLL出力信号fvcoをこのソフトサーモメタコードを基に遅延制御し、この遅延制御した位相調整周波数たる出力信号をCLKTree56に送出し得る。また、遅延調整回路51は、CLKTree56からの末端出力信号fleafと、入力信号frefとの位相をExPFD52にて再び比較し、かくして末端出力信号fleaf及び入力信号frefの位相を調整し得るようになされている。
【００９４】
ここで、位相調整信号となる末端出力信号fleafの周波数は、PLL出力信号fvcoの周波数と同じであり、入力信号frefの周波数とは異なるものである。なお、ここで、「異なる周波数の位相を合わせる」とは、遅い周波数信号(例えば入力信号fref）の立ち上がり時に、速い周波数信号（末端出力信号fleaf）が同じタイミングで立ち上がることと定義する。
【００９５】
この場合、図１４に示すように、仮に、PLL回路1における分周信号fdivと入力信号frefの同一の周波数の位相を一致させるためには、分周信号fdivを、遅延量dTooLongも遅らせる必要がある。そのため、この場合には、遅延量dTooLongが大きい分、それに合わせた遅延回路が必要となるため回路面積が大きくなり、電力も高くなってしまう。
【００９６】
これに対して、本発明による遅延調整回路51では、末端出力信号fleafとなる例えば末端出力信号fleaf_a0 , fleaf_b0を、入力信号frefに合わせるように構成されており、その際、最大でも末端出力信号fleaf_a0 , fleaf_b0の1周期分遅延調整すればよく、その分、位相調整範囲を狭くすることができ、回路の小面積化や、低電力化を図ることができる。
【００９７】
この場合、周波数の速い末端出力信号fleafは、複数の立ち上がりのうち、入力信号frefの立ち上がりの近くにある立ち上がりを、入力信号frefの当該立ち上がりに合わせる。例えば、図１４に示すように、CLKTree56から末端出力信号fleaf_a0が出力されるときには、末端出力信号fleaf_a0の立ち上がり位置より前にある入力信号frefの立ち上がりが近いことから、末端出力信号fleaf_a0を前方に移動させ、その立ち上がりを入力信号frefの立ち上がりに一致させた調整末端出力信号fleaf_aAdjを生成し得る。
【００９８】
一方、末端出力信号fleaf_b0であるときには、末端出力信号fleaf_b0の立ち上がり位置より後にある入力信号frefの立ち上がりが近いことから、末端出力信号fleaf_b0を後方に移動させ、その立ち上がりが入力信号frefの立ち上がりに一致した調整末端出力信号fleaf_bAdjを生成し得る。
【００９９】
実際上、図１３に示すPWCDL53には、ExPFD52からのUPパルス信号及びDNパルス信号の各パルス幅を積分するパルス幅積分器（以下、これをPWInteg（Pulse Width Integrator)と呼ぶ）54と、PWInteg54により生成されたソフトサーモメタコードによってPLL出力信号fvcoを遅延制御可能なソフトサーモメタコード遅延制御回路（以下、これを単にSTCDL(Soft Thermometer code Controlled Delay Line)と呼ぶ）55とが設けられている。
【０１００】
この場合、図１４に示すように、末端出力信号fleaf_a0が出力されたときのSTCDL55の初期状態での遅延量をdSTCDL_a0とし、CLKTree56の遅延をdCLKTreeとした場合には、初期状態でのPLL出力信号fvcoの立ち上がりから末端出力信号fleaf_a0までの遅延がdCLKTree＋dSTCDL_a0となる。また、末端出力信号fleaf_b0が出力されたときのSTCDL55の初期状態での遅延量をdSTCDL_b0とした場合には、初期状態でのPLL出力信号fvcoの立ち上がりから末端出力信号fleaf_b0までの遅延が、CLKTree56の遅延dCLKTreeと合わせて、dCLKTree＋dSTCDL_b0となる。
【０１０１】
STCDL55は、初期状態での遅延がdSTCDL_a0のとき、遅延dSTCDL_a0を短くして遅延がdSTCDL_aAdjとなるように位相を調整することで、末端出力信号fleaf_a0を入力信号frefに合わせ得るようになされており、一方、初期状態での遅延がdSTCDL_b0のとき、遅延dSTCDL_b0を長くして遅延がdSTCDL_bAdjとなるように位相を調整することで、末端出力信号fleaf_b0を入力信号frefに合わせ得るようになされている。
【０１０２】
このようにして遅延調整回路51は、位相調整周波数たる末端出力信号fleafとして、入力信号frefの立ち上がりに立ち上がりを合わせた調整末端出力信号fleaf_aAdjや、調整末端出力信号fleaf_bAdjを生成し得るようになされている。かくして、本発明による位相制御回路50は、PLL回路1にてPLL出力信号fvcoの周波数を制御し得るとともに、遅延調整回路51にてPLL出力信号fvcoの位相を制御し得るようになされている。
【０１０３】
（６−２）遅延調整回路について
ここで、このような遅延調整回路51について、先ず初めに異なる周波数の位相を比較するExPFD52について説明した後、ExPFD52からの2つのパルス信号（後述するUPパルス信号、DNパルス信号）を基にソフトサーモメタコードを生成し、このソフトサーモメタコードを基にPLL出力信号fvcoを遅延制御するPWCDL53について順に説明する。
【０１０４】
図１５に示すように、ExPFD52は、前段の拡張回路58と、後段のPFD60とで構成されており、当該拡張回路58によって、周波数が遅い入力信号frefの立ち上がり前後のみの範囲で、入力信号fref（図中、REFと表記し、以下これを用いて説明する）と、CLKTree56からフィードバックされた末端出力信号fleaf（図中、FBKと表記し、以下これを用いて説明する）の2つの入力の立ち上がりタイミングを測定し得る。
【０１０５】
実際上、拡張回路58は、入力信号frefであるREFを遅延回路（以下、これを単にDLYと呼ぶ）61aに入力し、当該DLY61aによってREFを遅延させた遅延REF_delayedを生成した後、これを周波数制御回路であるディレイフリップフロップ（以下、これを単にDFFと呼ぶ）63aのクロック端子に入力し得るようになされている。また、拡張回路58は、末端出力信号fleafであるFBKをDLY61bに入力し、当該DLY61bによってFBKを遅延させた遅延FBK_delayedを生成した後、これをDFF63bのクロック端子に入力し得るようになされている。なお、以下、DFF63a,63bなどの入力端Dには、ビット‘1’に対応する信号（例えば電源電圧VDD）が入力され得る。
【０１０６】
また、このとき、拡張回路58は、REFをインバータ64にも入力させており、当該インバータ64によってREFを反転した反転REFを遅延なしでDFF63a,63bの各リセット端子に入力させ得る。これによりDFF63a,63bは、リセット端子から入力された反転REFの立ち上がり及び立ち下りを検知し、これを基に、図１６に示すように、インバータ64の入力前のREFが立ち下がっているときリセット状態（図中、グレー部分）とし、REFが立ち上がっているときだけリセットを解除し得る。DFF63a,63bは、リセットが解除された後、REF_delayed及びFBK_delayedが最初に立ち上がったときから、再びリセット状態になるまでHigh信号を生成し続け、図１５に示すように、これをそれぞれREFo及びFBKoとして出力端子QからPFD60に送出し得る。
【０１０７】
ここで、PFD60は一般的な位相比較回路であり、REFo及びFBKoの立ち上がりエッジを比較し得るようになされている。なお、このPFD60では、上述した図１のPFD3と異なり、この比較結果を1つのパルス信号ではなく、DNパルス信号及びUPパルス信号の2つのパルス信号を生成して、PWInteg54に送出し得るようになされている。実際上、このPFD60は、DFF66a,66bを備え、一方のDFF66aのクロック端子にREFoが入力され、他方のDFF66bのクロック端子にFBKoが入力され得る。また、PFD60は、DFF66a,66bの各出力端子QがNAND回路67aの入力端子に接続されており、当該NAND回路67aの出力端子が末端のNAND回路67bの入力端子に接続されている。さらに、末端のNAND回路67bには、出力端子にDFF66a,66bのリセット端子が接続されている。
【０１０８】
これにより、PFD60は、NAND回路67aの入力端子にそれぞれREFo及びFBKoの立ち上がりを示す例えばHigh信号‘1’が入力されると、当該NAND回路67aから末端のNAND回路67bの入力端子にLOW信号‘0’が入力され、これにより末端のNAND回路67bの出力端子からDFF66a,66bの各リセット端子にHigh信号‘1’が入力され得るようになされている。これによりDFF66a,66bは、末端のNAND回路67bからのHigh信号‘1’を基にリセット状態となり、各出力端子から出力されるUPパルス信号及びDNパルス信号がLowとなる。
【０１０９】
例えば、図１６に示すように、FBKoの立ち上がりエッジの方がREFoの立ち上がりエッジより先にPFD60に入力された場合には、FBKoの立ち上がりエッジが一方のDFF66bに入力されると、DFF66bの出力端子QからHighのDNパルス信号が生成され続ける。その後、REFoの立ち上がりエッジが他方のDFF66aに入力されると、DFF66aの出力端子QからHighのUPパルス信号が生成され、これにより、NAND回路67aを経由して末端のNAND回路67bで生成されたHigh信号‘1’を基にDFF66a,66bがリセット状態となり得る。
【０１１０】
これにより、DNパルス信号は、FBKoの立ち上がりエッジが入力されてからリセット状態になるまでの間、Highの状態となり、このようなパルス波形がPWCDL53に送出され得る。一方、UPパルス信号は、一瞬だけHighの状態となり、このようなパルス波形がPWCDL53に送出され得る。
【０１１１】
次に、PWCDL53について以下説明する。ここで、図１３に示したPWCDL53は、微細化の進展で問題となる従来の電圧方向へのアナログ制御が不要になる。このためこの遅延調整回路51でも、パルス幅を電圧に変換するために必要となる、レイアウト面積が大きい容量Cmのローパスフィルタが不要となり、その分だけ小型化やコスト低減を図ることができる。
【０１１２】
実際上、PWCDL53は、PFD60から所定パルス幅の位相差出力たるUPパルス信号及びDNパルス信号が入力されると、これらUPパルス信号及びDNパルス信号からPLL出力信号fvcoを遅延制御する遅延量を決定し得る。この場合、PWCDL53は、UPパルス信号及びDNパルス信号を基に、電圧0（以下、単に0とする）又は電圧VDD（以下、単に1とする）の2値のデジタル値を生成し、これらUPパルス信号及びDNパルス信号を0と1とで表現し得るようになされている。
【０１１３】
またこれに加えて、この際、UPパルス信号及びDNパルス信号を基に生成される遅延量は、単に0又は1のいずれか一方になるのではなく、0と1との境界部分だけを0及び1間で変動するアナログ的な電圧とし得、デジタル化に伴い量子化雑音が生じることを防止し得るようになされている。
【０１１４】
なお、アナログ的な電圧とは、上述と同様に、デジタル的な2値の0及び1間の例えば0.3や0.4、0.5等の任意の中間的な値であり、UPパルス信号のパルス幅と、DNパルス信号のパルス幅との差分の幅により、0と1との境界にあるアナログ的な電圧値の変化量（0.3や0.4、0.5等の任意の中間的な値）が決定し得る。これによりPWCDL53は、UPパルス信号のパルス幅と、DNパルス信号のパルス幅との差分の幅から生成される遅延量が、例えば「1,1,1, 0.5 ,0,0,…0」のように0及び1以外の例えば「0.5」のような中間的なアナログ電圧で表現され得る。
【０１１５】
なお、「…,1,1,0,0,…」のように1の連続と0の連続とを用い、0と１との境界で遅延量の大きさを示すコードをサーモメタコードとも呼ぶが、本発明では、これら0と1の2値以外に、0及び1の変化点をアナログ的な電圧で表しており、このような0及び1の変化点だけアナログ的な電圧をもたせたサーモメタコードを、ここでもソフトサーモメタコードと呼ぶこととする。
【０１１６】
PWCDL53は、例えば、遅延量を示すソフトサーモメタコードが「1,1,1, 0.4 ,0,0,0,0」となっている時、パルス幅が100[ps]のUPパルス信号と、パルス幅が40[ps]のDNパルス信号とがExPFD52から入力されると、UPパルス信号のパルス幅と、DNパルス信号のパルス幅との差分の幅60[ps]を検出し、この差分の幅からソフトサーモメタコードの境界の変化量が決まり、ソフトサーモメタコードの境界をアナログ的にシフトして「1,1,1, 0.2 ,0,0,0,0」へと変化させる（この場合、差分の幅60[ps]で、ソフトサーモメタコードのアナログ的な変化量を0.2としている）。
【０１１７】
また、PWCDL53は、その後、同じパルス幅のUPパルス信号（パルス幅100[ps]）とDNパルス信号（パルス幅40[ps]）とがもう一度入力されると、この差分の幅60[ps]から、「1,1,1, 0.2 ,0,0,0,0」のソフトサーモメタコードの0及び1の境界をアナログ的にシフトし、「1,1,1,0.0,0,0,0,0」へと変化させる。
【０１１８】
さらに、PWCDL53は、もう一度同じパルス幅のUPパルス信号（パルス幅100[ps]）とDNパルス信号（パルス幅40[ps]）とが入力されると、この差分の幅60[ps]から、「1,1,1, 0.0 ,0,0,0,0」のソフトサーモメタコードの0及び1の境界をアナログ的にシフトし、「1,1,0.8,0,0,0,0,0」へと変化させ得る。そして、PWCDL53は、さらにもう一度同じパルス幅のUPパルス信号（パルス幅100[ps]）とDNパルス信号（パルス幅40[ps]）とが入力されると、同様にしてソフトサーモメタコードを「1,1,0.6,0 ,0,0,0,0」とする。
【０１１９】
なお、PWCDL53は、次に、パルス幅が上記よりも小さい70[ps]のUPパルス信号と、パルス幅が同じ40[ps]のDNパルス信号とがExPFD52から入力されると、UPパルス信号のパルス幅と、DNパルス信号のパルス幅との差分の幅が30[ps]となり、差分の幅が上記とは半分になるので、ソフトサーモメタコードの境界のアナログ的な変化量も半分となり、「1,1, 0.5 ,0,0,0,0,0」となる（この場合、差分の幅が上記の半分である30[ps]で、ソフトサーモメタコードのアナログ的な変化量も上記の半分の0.1となる）。
【０１２０】
このように本発明の遅延調整回路51では、UPパルス信号及びDNパルス信号を基に、PLL出力信号fvcoを遅延制御する遅延量を、0と1のデジタル値と、その0及び1間のアナログ的な電圧とで表現することが可能となり、量子化雑音の生じない回路構成が可能となる。
【０１２１】
実際上、図１７は、PWCDL52に設けられたPWInteg54の回路構成を示す。PWInteg54は、例えば複数段の信号生成回路d1,d2,d3,…が行方向（左右方向）に並んで配置されており、これら信号生成回路d1,d2,d3,…によってUPパルス信号及びDNパルス信号をサンプリングし、このサンプリングで得られたUPパルス信号及びDNパルス信号の信号値を0又は1で示す2値のデジタル的な出力値とし、さらに0及び1の境界を2値以外のアナログ的な電圧値として出力し得る。
【０１２２】
この場合、PWInteg54には、ExPFD52のDNパルス信号を反転させたDNBパルス信号が、行方向に延びる第1配線L1にDNB入力部（図中、左側にDNBと表記）を介して入力されるとともに、ExPFD52のUPパルス信号が、第1配線L1と並走する第2配線L2に、UP入力部（図中、左側にUPと表記）を介して入力され得る。
【０１２３】
第1配線L1は、各信号生成回路d1,d2,d3,…に設けられたPMOSトランジスタPb1,Pb2.Pb3,…のゲートに接続されており、DNB入力部から入力されたDNBパルス信号をそれぞれPMOSトランジスタPb1,Pb2.Pb3,…のゲートに入力し得るようになされている。ここで、例えば信号生成回路d2のPMOSトランジスタPb2は、例えば、電圧VDDの電源ライン（図中、VDDと表記したライン）に接続された他のPMOSトランジスタPa2の他端に、一端が接続されており、他のPMOSトランジスタPa2のオン動作時、同じくオン動作することにより他のPMOSトランジスタPa2を介して電源ラインの電圧VDDを他端から出力し得るようになされている。
【０１２４】
なお、一端が電源ラインに接続された他のPMOSトランジスタPa2は、前段に配置されたインバータ70a1の出力端子がゲートに接続されており、インバータ70a1からの出力電圧に応じてオンオフ動作し得るようになされている。ここで、第1配線L1が接続されたPMOSトランジスタPb2は、STCDL55と接続された出力部（図中、ST2の表記箇所）と、出力端子が前段のNMOSトランジスタNa1のゲートに接続されたインバータ70b2の入力端子と、所定容量のコンデンサCa2,Cb2と、出力端子が次段のPMOSトランジスタPa3のゲートに接続されたインバータ70a2の入力端子と、NMOSトランジスタNb2の一端とに、他端が接続されている。
【０１２５】
そして、信号生成回路d2は、コンデンサCa2,Cb2の容量の電圧がHighであれば、インバータ70a2を介して次段のPMOSトランジスタPa3をオンにし、一方、コンデンサCa2,Cb2の容量の電圧がLowであれば、インバータ70b2を介して前段のNMOSトランジスタNa1をオンにし得るようになされている。具体的に信号生成回路d2は、LowのDNBパルス信号が第1配線L1からPMOSトランジスタPb2のゲートに入力されると、PMOSトランジスタPb2がオン状態となり、他のPMOSトランジスタPa2のオン動作時、DNBパルス信号のLow期間の間だけ、電源ラインからコンデンサCa2,Cb2に電荷が注入され続け、ST2の出力電圧を上昇させる。
【０１２６】
またこの際、下段のインバータ70b2は、入力端子から入力されたHigh信号を反転させてLow信号を生成し、これを前段のNMOSトランジスタNa1のゲートに入力し、当該NMOSトランジスタNa1をオフ状態とさせ得る。一方、上段のインバータ70a2は、このHigh信号を反転させてLow信号を生成し、これを後段のPMOSトランジスタPa3のゲートに入力し、当該PMOSトランジスタPa3をオン状態にさせ得る。これにより、次段の信号生成回路d3でも、LowのDNBパルス信号が第1配線L1からPMOSトランジスタPb3のゲートに入力されると、PMOSトランジスタPb3がオン状態となり、オン状態の他のPMOSトランジスタPa3を介して、DNBパルス信号のLow期間の間だけ、電源ラインからコンデンサCa3,Cb3の容量に電荷が注入され続け、ST3の出力電圧を上昇させる。
【０１２７】
次に、第2配線L2を介して例えば信号生成回路d2にHighのUPパルス信号が入力されたときについて説明する。この場合、信号生成回路d2は、HighのUPパルス信号が第2配線L2からNMOSトランジスタNb2のゲートに入力されると、NMOSトランジスタNb2がオン状態となり、他のNMOSトランジスタNa2のオン動作時、グランドラインと接続され、UPパルス信号のHigh期間の間だけ、コンデンサCa2,Cb2から電荷が引き抜かれる。これにより、信号生成回路d2では、Low信号が生成され、ST2の出力電圧を降下させる。
【０１２８】
このとき上段のインバータ70a2は、Low信号を反転させてHigh信号を生成し、これを後段のPMOSトランジスタPa3のゲートに入力し、当該PMOSトランジスタPa3をオフ状態とさせ得る。またこの際、下段のインバータ70b2は、入力端子から入力されたLow信号を反転させてHigh信号を生成し、これを前段のNMOSトランジスタNa1のゲートに入力し、当該NMOSトランジスタNa1をオン状態にさせ得る。
【０１２９】
以上より、このPWInteg54は、例えば2ビット目にソフトサーモメタコードの境界がある（0及び1の境界でアナログ的な電圧となっている）と仮定した場合、1ビット目を処理する信号生成回路d1でHigh信号が生成されていることになるため、2ビット目を処理する信号生成回路d2のPMOSトランジスタPa2がオン状態になる。この際、2ビット目を処理する信号生成回路d2では、DNBパルス信号のLow期間（すなわち、反転前ではDNパルス信号のHigh期間）の間だけ、PMOSトランジスタPb2がオンになることから、DNBパルス信号のLow期間、これらオン状態のPMOSトランジスタPa2及びPMOSトランジスタPb2からコンデンサCa2,Cb2に電荷が注入され得る。
【０１３０】
また、ここでは、2ビット目にソフトサーモメタコードの境界（0及び1の境界）があると仮定しているため、3ビット目を処理する信号生成回路d3でLow信号を生成していることになる。これにより、信号生成回路d2では、3ビット目の信号生成回路d3にてLow信号が生成されるためインバータ70b3を介してHigh信号がNMOSトランジスタNa2に入力されて、NMOSトランジスタNa2がオン状態となり得る。
【０１３１】
従って、2ビット目を処理する信号生成回路d2では、UPパルス信号のHigh期間の間だけ、NMOSトランジスタNb2がオン状態になることから、UPパルス信号のHigh期間、これらNMOSトランジスタNb2及びNMOSトランジスタNa2を介してコンデンサCa2,Cb2から電荷が引き抜かれ得る。
【０１３２】
このようにして、ソフトサーモメタコードの境界に位置した2ビット目を処理する信号生成回路d2では、DNBパルス信号のLow期間とUPパルス信号のHigh期間とに応じてコンデンサCa2,Cb2の容量が調整され、0又は1以外のアナログ的であった電圧値をアナログ的にフトさせた出力信号を生成し、これを出力部(図中、配線ST2)からSTCDL55に出力し得る。
【０１３３】
ここで、図１８Ａは、PWInteg54において、例えば1ビット〜3ビットまでが‘1’、5ビット〜8ビットまでが‘0’のデジタル出力値が生成され、4ビット目がサーモメタコードの境界であり、4ビット目が‘1’及び‘0’の中間的なアナログの電圧値が生成されたときのソフトサーモメタコードの一例を示す。そして、STCDL55は、PWInteg54から出力されるこのようなソフトサーモメタコードを受け取り、当該ソフトサーモメタコードに応じて、PLL出力信号fvcoの遅延を制御し得るようになされている。
【０１３４】
実際上、図２との対応部分に同一符号を付して示す図１８Ｂのように、STCDL55は、第1段目の遅延制御回路e1の配線ST1が、第1段目の信号生成回路d1の配線ST1（図１７）に接続され、第2段目の遅延制御回路e2の配線ST2が、第2段目の信号生成回路d2の配線ST2（図１７）に接続されており、各段の遅延制御回路e1,e2,…eNがそれぞれ対応する段の信号生成回路d1,d2,…dNに接続されている。
【０１３５】
ここで、STCDL55は、PLL出力信号fvcoが入力部INに入力され、各遅延制御回路e1,e2,…eNを介してPLL出力信号fvcoが遅延制御されて出力部OUTから出力され得る。この際、STCDL55は、インバータ19への負荷容量が各遅延制御回路e1,e2,…eNによって個別に制御され、各インバータ19の負荷容量による遅延値によりPLL出力信号fvcoを遅延させ得るようになされている。
【０１３６】
例えば、遅延制御回路e1には、NMOSトランジスタ21が設けられており、当該NMOSトランジスタ21のゲートに信号生成回路d1の出力端子が接続されている。また、NMOSトランジスタ21は、インバータ19の負荷容量となる容量CLのコンデンサ22がドレインに接続されており、ソースが出力配線に接続されている。
【０１３７】
これにより、遅延制御回路e1は、NMOSトランジスタ21のゲートに接続された信号生成回路a1からの出力が0のとき、当該NMOSトランジスタ21がオフになる。これにより、遅延制御回路e1は、ドレインに接続されたコンデンサ22がインバータ19の負荷容量とならず、PLL出力信号fvcoを遅延させることなくそのまま通過させ得る。
【０１３８】
一方、遅延制御回路e1は、NMOSトランジスタ21のゲートに接続された信号生成回路a1からの出力が1のとき、当該NMOSトランジスタ21がオンになる。これにより遅延制御回路e1は、ドレインに接続されたコンデンサ22がインバータ19の負荷容量となり、その分だけPLL出力信号fvcoが遅延し得る。かくして、STCDL55では、遅延制御回路e1,e2,…eNにてPWInteg54からの出力として1が増えると、その分、負荷容量が見えるようになり、PLL出力信号fvcoが入力部INから出力部OUTを通過する際に生じる遅延を大きくさせることができる。
【０１３９】
また、例えば、遅延制御回路e2は、信号生成回路b1から0及び1以外のアナログ的な出力（アナログ電圧）がゲートに与えられると、それに応じてNMOSトランジスタ21がオンになり、当該アナログ的な出力値と同じアナログ的な負荷容量がコンデンサ22によってインバータ19に与えられ、その分だけPLL出力信号fvcoを遅延させ得る。例えば、信号生成回路d2から0及び1の中間のアナログ的出力値として「0.5」がNMOSトランジスタ21のゲートに与えられた場合には、NMOSトランジスタ21がその容量に応じてオンとなり、この「0.5」に相当するアナログ的な負荷容量がコンデンサ22によってインバータ19に与えられ得る。
【０１４０】
かくしてSTCDL55は、図１４にて説明したように、初期状態での遅延がdSTCDL_a0のとき、遅延dSTCDL_a0を短くして遅延がdSTCDL_aAdjとなるように位相を調整することで、末端出力信号fleaf_a0の立ち上がりが入力信号frefに立ち上がりに合う出力信号を生成し得るようになされている。また、STCDL55は、初期状態での遅延がdSTCDL_b0のとき、遅延dSTCDL_b0を長くして遅延がdSTCDL_bAdjとなるように位相を調整することで、末端出力信号fleaf_b0の立ち上がりが入力信号frefの立ち上がりに合う出力信号を生成し得るようになされている。
【０１４１】
（６−３）動作及び効果
以上の構成において、PWInteg54では、入力されたUPパルス信号及びDNパルス信号のパルス幅に応じたソフトサーモメタコードを生成する。すなわち、このPWInteg54では、UPパルス信号及びDNパルス信号をそれぞれ積分し、UPパルス信号又はDNパルス信号を基に、2値のデジタル出力値たる0又は1を生成するとともに、0及び1の境界だけをアナログ的な変化に変え、0及び1のアナログ出力値とアナログ的な電圧（中間出力値）とからなる遅延量を示すソフトサーモメタコードを生成するようにした。
【０１４２】
これによりPWInteg54では、パルス幅を電圧に変換するためのレイアウト面積が大きい容量Cmのローパスフィルタを用いることがなく、その分だけ、小型化やコスト低減を図ることができるとともに、遅延量を決定する境界において変化状態に適応したアナログ的な電圧を生成できることから、従来のDLL回路よりも量子化雑音を低減し得る。
【０１４３】
そして、STCDL55では、PWInteg54にて生成されたソフトサーモメタコードに応じてPLL出力信号fvcoの遅延量を制御し、入力部から入力される入力信号frefと、CLKTree56からの末端出力信号fleafとの位相を一致させ得る遅延調整回路51を実現できる。
【０１４４】
なお、上述した実施の形態においては、２つの周波数の位相差を示す第１パルス信号と、２つの周波数のうち遅い周波数の立ち上がりを示す第２パルス信号として、例えば、図１６に示すように、FBKoの立ち上がりエッジの方がREFoの立ち上がりエッジより先にPFD60に入力されたとしたことから、２つの周波数（この場合、FBKo、REFo）の位相差を示す第１パルス信号がDNパルス信号となり、遅い周波数（この場合、REFo）の立ち上がりを示す第２パルス信号がUPパルス信号となる場合について説明した。
【０１４５】
しかしながら、本発明はこれに限らず、例えば、図１６とは逆に、REFoの立ち上がりエッジの方がFBKoの立ち上がりエッジより先にPFD60に入力された場合には、２つの周波数（この場合、FBKo、REFo）の位相差を示す第１パルス信号がUPパルス信号となり、遅い周波数（この場合、FBKo）の立ち上がりを示す第２パルス信号がDNパルス信号となる。
【０１４６】
なお、本発明は、本実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、CLKTree56を設けずに、PWCDL53からの出力信号を出力周波数としてExPFD52にフィードバックさせるようにしてもよい。
【０１４７】
（７）遅延調整回路
上述した実施の形態においては、図１に示すPLL回路1から出力されたPLL出力信号fvcoを遅延調整回路51にて遅延制御する位相制御回路50を適用した場合について述べたが、本発明はこれに限らず、図１３との対応部分に同一符号を付して示す図１９に示すように、遅延調整回路75単体にて用いるようにしてもよい。
【０１４８】
この場合、遅延調整回路75では、PLL回路1から出力されたPLL出力信号fvcoを外部入力信号として受け取り、これを遅延制御するだけでなく、例えば、他の構成でなる従来のPLL回路や、その他種々の回路から出力される出力信号f´vcoを外部入力信号として受け取り、これをソフトサーモメタコードに基づき遅延制御し、入力部から入力される入力信号frefと、この入力信号frefと異なる周波数で、PWCDL53から出力される末端出力信号fleafとの位相を一致させた位相調整信号を生成することができる。なお、遅延調整回路75は、図１３に示す遅延調整回路51と同一構成を有するため、詳細説明については省略する。
また、その他の遅延調整回路としては、図１９との対応部分に同一符号を付して示す図２０のように、ExPFD52に替えて従来から用いられているPFD60を設け、入力部から入力される入力信号frefをPFD60とSTCDL55に入力させる遅延調整回路80を適用してもよい。このような遅延調整回路80では、従来のDLL回路と同様に、入力部から入力され、基準クロック周波数（単にクロック周波数とも呼ぶ）を持つ入力信号frefと、PWCDL53から出力される末端出力信号fleafとが同一周波数であり、ソフトサーモメタコードを用いて、入力信号frefを例えば1周期分遅延させた位相調整信号となる末端出力信号fleafを生成することができる。
【図１】
2012165260.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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