(57)【特許請求の範囲】
【請求項１】
第１導電型の細長形本体領域と、
前記細長形本体領域の第１の端部に設けられた第２導電型のソース領域と、
前記細長形本体領域の第２の端部に設けられた前記第２導電型のドレイン領域と、
前記ドレイン領域に近接して前記細長形本体領域の周囲を囲むように設けられた第１の選択ゲートと、
前記ソース領域に近接して前記細長形本体領域の周囲を囲むように設けられた第２の選択ゲートと、
前記第１の選択ゲートと前記第２の選択ゲートの間に前記細長形本体領域に沿って設けられた複数のゲートであって、夫々が少なくとも電荷記憶構造により前記細長形本体領域から分離されて前記細長形本体領域の周囲を囲むように配置された複数のゲートと、
前記ソース領域に接続されたソースラインと、
前記細長形本体領域よりも不純物濃度の高い前記第１導電型の半導体延長領域であって、前記細長形本体領域と前記ソースラインの間に前記ソース領域を貫通して介在することにより前記細長形本体領域を前記ソースラインに接続する半導体延長領域と、
を備えるメモリ装置。
【請求項２】
前記細長形本体領域が垂直方向に方向付けられる、請求項１に記載のメモリ装置。
【請求項３】
前記細長形本体領域が水平方向に方向付けられる、請求項１に記載のメモリ装置。
【請求項４】
前記細長形本体領域が“Ｕ”字型を形成する、請求項１に記載のメモリ装置。
【請求項５】
前記第１導電型がｐ型であって、前記第２導電型がｎ型である、請求項１〜４のいずれか１項に記載のメモリ装置。
【請求項６】
前記半導体延長領域が、ｐ＋型のポリシリコンを備える、請求項５に記載のメモリ装置。
【請求項７】
前記ソース領域が、ｎ＋型のポリシリコンを備える、請求項５に記載のメモリ装置。
【請求項８】
前記ドレイン領域が、ｎ＋型のポリシリコンを備える、請求項５に記載のメモリ装置。
【請求項９】
前記細長形本体領域が、“Ｕ”字型を形成し、前記ソース領域と前記ドレイン領域が互いに分離された同じ層のｎ＋型のポリシリコンを備える、請求項５に記載のメモリ装置。
【請求項１０】
前記ソースラインが、導電金属または導電金属の合金を備える、請求項１に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この特許出願は、２０１１年１月２１日出願の米国特許出願第１３／０１１，２２３号の優先権を主張し、それは参照により本明細書に組み込まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
より小さく、メモリ容量がより大きい装置を提供するため、メモリ密度を上げることが常に要求される。半導体チップの表面上で横方向にメモリ装置を形成すると、チップの表面積を多く使用する。従来の横方向に形成されるメモリ装置の範疇を越えて、さらにメモリ密度を上げるため、新しい構成でメモリ装置を向上することが必要とされる。
【図面の簡単な説明】
【０００３】
【図１】本発明の実施形態によるメモリ装置を示す。
【図１Ａ】本発明の実施形態による、図１の線１Ａ−１Ａに沿った断面を示す。
【図１Ｂ】本発明の実施形態による、図１の線１Ｂ−１Ｂに沿った断面を示す。
【図２Ａ】本発明の実施形態による、消去動作中のメモリ装置を示す。
【図２Ｂ】本発明の実施形態による、消去動作中の図２Ａのメモリ装置の部分のブロック図を示す。
【図３】本発明の実施形態による、プログラム動作中のメモリ装置を示す。
【図４】本発明の実施形態による、読出動作中のメモリ装置を示す。
【図５】本発明の実施形態によるメモリ装置の形成の選択された段階を示す。
【図６】本発明の実施形態によるメモリ装置を用いた情報処理システムを示す。
【発明を実施するための形態】
【０００４】
後述の本発明の詳細な記載で、本発明の一部を形成する添付の図を参照し、図では例示の目的で、本発明を実施しうる特定の実施形態を示す。これらの実施形態を、当業者が本発明を実施するのを可能にするのに十分詳細に記載する。他の実施形態を使用してもよく、論理的、電気的変更などをしてもよい。
【０００５】
本出願で使用する「水平」の語は、基板の方向にかかわらず、ウエハまたはダイのような基板の従来の平面または表面に平行な平面を定義する。「垂直」の語は、前述で定義した水平に垂直の方向をいう。「上」、（「側壁」内のような）「側」、「より高い」、「より低い」、「上方」および「下」のような前置詞は、基板の方向にかかわらず、基板の頂面にある従来の平面または表面に対して定義する。後述の詳細な記載は、従って要旨を限定するととらえるべきではなく、本発明の範囲は、添付の請求項およびそのような請求項が与える全範囲の均等物によってのみ定義される。
【０００６】
図１、図１Ａ、および図１Ｂは、基板１０２上に形成されたメモリ装置１００を示す。電荷記憶層１１２（例えばトンネル誘電体層、ポリシリコン層、および電荷ブロッキング層の組み合わせ、窒化物層、酸化物層、および窒化物層の組み合わせ、または現在公知であろうと将来開発されるのであろうと電荷記憶機能を提供可能な他のあらゆる他の層または層の組み合わせ）が、細長形本体領域１１０を実質的に取り囲み、複数のゲート１１４のそれぞれに対応するそれぞれの電荷構造を形成する（細長形本体領域１１０および電荷記憶層１１２のそれぞれの断面を実質的に取り囲んでもよい）。第１の選択ゲート１２０および第２の選択ゲート１２２が、細長形本体領域１１０をドレイン領域１３２およびソース領域１３０にそれぞれ選択的に接続するよう示されている。誘電体１０４は、前述のような構成要素の間の空間を埋めることが可能である。
【０００７】
図１Ａは、細長形本体領域１１０が、上方に向いた一対の端部１１１、１１３と“Ｕ”字型を形成する実施形態を示す。他の例の構成（図示せず）は、１つが上方に向いた端部および他方が下方に向いた端部がある直線状で垂直な細長形本体領域１１０を有する。他の例の構成（図示せず）は、両側に端部がある水平な直線状の細長形本体領域１１０を有する。“Ｕ”字型の構成のような２つの上方に向いた端部１１１、１１３の実施形態は、構成要素が構造内の深部で形成される実施形態と比較して、製造中に細長形本体領域１１０の端部１１１、１１３におけるいくつかの構成要素をより容易に形成することができる。
【０００８】
１つの例では、細長形本体領域１１０は、ｐ型のポリシリコンのような、ｐ型の半導体材質から形成される。第２の端部１１３のような細長形本体領域１１０の他の部分を形成するのに使用されるステップとは異なるポリシリコン蒸着ステップで、第１の端部１１１が形成されるような複数の処理ステップで、細長形本体領域１１０を形成可能である。従って、少なくともいくつかの実施形態で、第１の端部１１１は第２の端部１１３より高くてもよい。ソース領域１３０およびドレイン領域１３２は、細長形本体領域１１０の第１の端部１１１および第２の端部１１３にそれぞれ接続されて示されている。１つの例では、ソース領域１３０およびドレイン領域は、ｎ＋型のポリシリコンのようなｎ型の半導体材質を有する。動作時には、ソース領域１３０、細長形本体領域１１０、ドレイン領域１３２へと続く経路は、選択ゲート１２０、１２２、およびゲート１１４とともにｎｐｎ型トランジスタとしてはたらき、選択ゲート１２０、１２２、およびゲート１１４が、その経路に沿って信号の送信を可能にする、または抑制するよう作動する。
【０００９】
ソースライン１２６およびビットライン１２８のようなデータラインは、ソース領域１３０およびドレイン領域１３２にそれぞれ接続されて示されている。１つの実施形態では、プラグ１２４を、ビットライン１２８をドレイン領域１３２に直接接続するのに使用する（例えば、直接物理的に接続して電気接続を形成する、またはそうでなければｎｐ型またはｐｎ型接続の降伏の可能性なしに電気接続を形成する）。ソースライン１２６、ビットライン１２８およびプラグ１２４のそれぞれは、アルミニウム、銅、またはタングステンのような金属、または、これらまたは導体金属の合金を有し、それらから成り、または基本的にそれらから成る。本開示で、「金属」の語は、主に導体として作動する金属窒化物、または他の材質をさらに含む。
【００１０】
前述のように、図１は、ドレイン領域１３２をビットライン１２８に効果的に接続する、プラグ１２４に直接接続されたドレイン領域１３２を示す。ソース領域１３０は、ソースライン１２６に直接接続されて示されている。細長形本体領域１１０もまた、ソースライン１２６に直接接続される。
【００１１】
線１Ｂ−１Ｂに沿った断面は、選択ゲート１２０および１２２を示す。断面に見られるように、１つの実施形態では、選択ゲート１２０および１２２は列に沿って実質的に連続している。この構成で、選択ゲート１２０または１２２の作動は、同時に複数の細長形本体領域を作動させる。
【００１２】
線１Ａ−１Ａに沿った断面は、いくつかのドレイン領域１３２およびソース領域１３０を示す。断面に見られるように、１つの実施形態では、ドレイン領域１３２は分離し、一方でソース領域１３０は実質的に連続しており、１つのソース領域１３０が複数の細長形本体領域１１０に対して使用される。１つの例では、ソース領域１３０は、複数の細長形本体領域１１０のそれぞれの第１の端部１１１の断面を実質的に取り囲む。
【００１３】
細長形本体領域１１０をソースライン１２６へ直接接続することにより、細長形本体領域１１０はバイアスされる能力を有し、浮遊状態の本体構成要素として作動することが少なくなる。直接接続による細長形本体領域１１０のバイアスは、特に消去動作のようなメモリの動作を確実にすることが可能である。
【００１４】
本発明の実施形態による消去動作の例を、図２Ａおよび図２Ｂに関連して示す。前述の実施形態と同様に、メモリ装置２００が、図内で枠で囲んだメモリセルストリング２０２の例と共に示されている。１つのそのような消去動作の実施形態によると、ビットライン２２８およびストリング２０２の選択ゲート２２０、２２２を浮遊させた状態で、ソースライン２２６、および従ってストリング２０２の細長形本体領域２１０は、消去電圧（例えば、およそ２０ボルト）へバイアスされ、ストリング２０２のゲート２１４は選択された電圧（例えば、およそ０ボルト）へバイアスされる。提供される例のバイアス電圧を考えると、ストリング２０２の選択ゲート２２０、２２２は、よっておよそ１５ボルトまで接続され、一方でビット線２２８（およびプラグ１２４）はおよそ２０ボルトまで接続される。本体領域１１０とゲート２１４の間の電位差（例えば、２０ボルトからゼロボルトへ）は、メモリセルストリング２０２内のそれぞれの個別のゲート２１４に近接した電荷記憶構造から格納された電荷を消去するのに使用される。
【００１５】
細長形本体領域２１０はソースライン２２６に直接接続されるので、バイアスがソースライン２２６に加えられるとき、細長形本体領域２１０はバイアスされる。細長形本体領域２１０とソースライン２２６の間の直接接続は、ｎ型領域とｐ型領域の間の接続における降伏を回避する、細長形本体領域２１０とソースライン２２６の間の電荷経路を提供する。
【００１６】
図２Ｂで、細長形本体領域２１０からソースライン２２６への直接接続は、細長形本体領域２１０の第１の端部２１１において見ることができる。対照的に、細長形本体領域２１０の第２の端部２１３は、ドレイン領域２３２を通してビットライン２２８へ間接的に接続される。
【００１７】
図３は、本発明の実施形態による、プログラム動作の例を行うメモリ装置２００を示す。前の図から、メモリ装置２００を１つの例として使用する。図２Ａと同様に、例示のメモリセルストリング２０２が枠で囲まれている。
【００１８】
図３を参照すると、ビットライン２２８、ソースライン２２６およびソース選択ゲート２２２が、それぞれのプログラム可能な電圧（例えば、それぞれおよそゼロボルト）にバイアスされる。選択されたゲート３１４がプログラム電圧（例えば、およそ２０ボルト）でバイアスされ、一方で選択されたストリング２０２のドレイン選択ゲート２２０は、例えば、およそ２ボルトにバイアスされる。選択されたゲート３１４と選択されたストリング２０２の本体領域の間の電位差（例えば、２０ボルトからゼロボルト）は、電荷を選択されたメモリセルストリング２０２内の選択されたゲート３１４に近接した電荷記憶構造に電荷を移動するのに使用される。近接した非選択のストリング内の選択されたゲート３１４に対応するメモリセルのプログラミングを避けるため、そのストリングのドレイン選択ゲートを、例えば、およそゼロボルトにバイアス可能である。非選択のゲート２１４は抑制電圧（例えば、およそ１０ボルト）でバイアスされ、非選択のストリングの本体領域を抑制電圧へ接続する。
【００１９】
図４は、本発明の実施形態による、読出動作の例を行うメモリ装置２００を示す。前の図から、メモリ装置２００を１つの例として使用する。前の図のように、メモリセルストリング２０２が枠で囲まれている。
【００２０】
図４を参照すると、ビットライン２２８が例えばおよそ０．５ボルトにバイアスされ、ソースライン２２６が例えば、およそゼロボルトにバイアスされる。選択されたゲート３１４が読出電圧（例えば、どのプログラム状態が読出中かに応じて決まるような、およそ０ボルトからおよそ４ボルトの間）でバイアスされ、一方で選択されたストリング２０２のドレイン選択ゲート２２０は、例えば、およそ２ボルトにバイアスされる。非選択のゲート２１４は通過電圧（例えば、およそ６ボルト）にバイアスされ、信号が選択されたストリングの細長形本体領域に沿って通過するのを可能にする。ゲート３１４が消去された場合、それから信号は選択されたストリングの細長形本体領域を通って通過し、検出される。近接した非選択のストリング内の選択されたゲート３１４に対応するメモリセルの読出を避けるため、そのストリングのドレイン選択ゲートを、例えば、およそゼロボルトにバイアス可能である。
【００２１】
図５は、本発明の実施形態による、メモリ装置の選択された部分を形成するプロセスフローの例を示す。特に図５のプロセスフローの例は、細長形本体領域をソースラインに直接接続する１つの方法を示す。動作５１０は、平坦化およびエッチング停止動作を示す。１つの実施形態では、エッチ停止層５１２はシリコン窒化物（ＳｉＮ）層である。動作５２０は、誘電層５２２の蒸着およびパターニングのステップを示す。いくつかの開口部５２４が、誘電層５２２内でエッチングまたは他の適切なプロセスにより形成されて示されている。動作５３０は、ｎドープされた半導体でいくつかの開口部５２４を充填することによるソース領域およびドレイン領域の形成を示す。１つの実施形態では、いくつかの開口部５２４がｎ＋ポリシリコン材質で充填される。
【００２２】
動作５４０は、ソース領域となる充填された部分内の第２のいくつかの開口部５４２の形成を示す。動作５５０で、第２のいくつかの開口部５４２が充填され、細長形本体領域の延長部を形成する。１つの例では、第２のいくつかの開口部５４２は、細長形本体領域と同一の材質で充填される。１つの例では、第２のいくつかの開口部５４２は、ｐ＋ポリシリコン材質で充填される。動作５６０は、ルーティング層の形成を示す。ソースライン５６２、プラグ５６４およびビットライン５６６を、ルーティング層形成の一部として形成してもよい。
【００２３】
コンピュータのような情報処理システムの実施形態が図６に示され、本発明に関する高いレベルの装置の適用の実施形態を示す。図６は、前述のような本発明の実施形態によるメモリ装置を組み込んだ情報処理システム６００のブロック図である。情報処理システム６００は、本発明のデカップリングシステムが使用可能な電子システムの単に１つの実施形態である。他の例は、タブレットコンピュータ、カメラ、パーソナルデータアシスタント（ＰＤＡ）、携帯電話、ＭＰ３プレーヤ、航空機、人工衛星、軍用車両などを含むが、これらに限定されない。
【００２４】
この例で、情報処理システム６００は、システムの種々の構成要素を接続するシステムバス６０２を含むデータ処理システムを有する。システムバス６０２は情報処理システム６００の種々の構成要素間の通信リンクを提供し、シングルバスとして、バスの組み合わせとして、またはあらゆる他の適切な方法で実行してもよい。
【００２５】
チップアセンブリ６０４が、システムバス６０２に接続される。チップアセンブリ６０４は、あらゆる回路、または回路の動作可能に互換性がある組み合わせを有してもよい。１つの実施形態では、チップアセンブリ６０４は、あらゆるタイプでありうるプロセッサ６０６を有する。本明細書での使用では、「プロセッサ」は、マイクロプロセッサ、マイクロコントローラ、グラフィックスプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、またはあらゆるタイプのプロセッサまたは処理回路のような、しかしそれらに限定されないあらゆるタイプの計算回路を意味する。
【００２６】
１つの実施形態では、メモリ装置６０７はチップアセンブリ６０４に含まれる。１つの実施形態では、メモリ装置６０７は、前述の実施形態によるＮＡＮＤメモリ装置を有する。
【００２７】
１つの実施形態では、プロセッサチップ以外の付加的なロジックチップ６０８が、チップアセンブリ６０４に含まれる。プロセッサ以外のロジックチップ６０８の例は、アナログ−デジタル変換器を含む。カスタム回路、特定用途内蔵回路（ＡＳＩＣ）、などのようなロジックチップ６０８上の他の回路もまた、本発明の１つの実施形態に含まれる。
【００２８】
情報処理システム６００はまた外部メモリ６１１を有してもよく、外部メモリ６１１は、１つまたは複数のハードドライブ６１２、および／またはコンパクトディスク（ＣＤ）、フラッシュドライブ、デジタルビデオディスク（ＤＶＤ）、などのような着脱可能な媒体６１３を処理する１つまたは複数のドライブのような、特定のアプリケーションに適切な１つまたは複数のメモリ構成要素を含むことが可能である。前述の例で記載のように構成された半導体メモリダイが、情報処理システム６００に含まれる。
【００２９】
情報処理システム６００はまた、モニタのようなディスプレイ装置６０９、スピーカなどのような付加的な周辺構成装置６１０、マウス、トラックボール、ゲームコントローラ、音声認識装置を含みうるキーボードおよび／またはコントローラ６１４、またはシステムのユーザが情報処理システム６００に情報を入力、および情報処理システム６００からの情報を受信するのを可能にするあらゆる他の装置も有してもよい。
【００３０】
いくつかの本発明の実施形態を記載したが、前述の記載は網羅を意図したものではない。特定の実施形態を本明細書に示し記載したが、当業者は同一の目的を達成するよう考えられたあらゆる取り合わせを、示された特定の実施形態と置き換えてもよいことを理解するであろう。本出願は、本発明のあらゆる適応または変形に及ぶことを意図する。前述の記載は一例であり、制限するものではないことを理解すべきである。前述の実施形態の組み合わせ、および他の実施形態は、前述の記載を研究して当業者に明らかであろう。
【図１】
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【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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