(57)【要約】  ＳＲＡＭメモリセルにおけるアクセスゲート電極（ＡＧ１）の直下の領域では、ソース・ドレイン領域（ＳＤＳ）に隣接するようにハロ領域（ＡＨＳ）が形成され、ソース・ドレイン領域（ＳＤＢ）に隣接するようにハロ領域（ＡＨＢ）が形成されている。ドライブゲート電極（ＤＧ１）の直下の領域では、ソース・ドレイン領域（ＳＤＳ）に隣接するようにハロ領域（ＤＨＳ）が形成され、ソース・ドレイン領域（ＳＤＥ）に隣接するようにハロ領域（ＤＨＥ）が形成されている。ハロ領域（ＡＨＳ）の不純物濃度はハロ領域（ＡＨＢ）の不純物濃度よりも高く、ハロ領域（ＤＨＳ）の不純物濃度はハロ領域（ＤＨＥ）の不純物濃度よりも高く設定されている。ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とは異なる。
2013018156.tif 000002
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１ストレージノード（ＳＮ）および第２ストレージノード（／ＳＮ）を含むストレージノード（ＳＮ，／ＳＮ）と、
データの入出力を行うビット線対（ＢＬ，／ＢＬ）と、
接地電位が印加される接地配線（ＶＳＳ）と、
半導体基板（ＳＵＢ）の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第１素子形成領域（ＦＲＮ）および第２素子形成領域（ＦＲＰ）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域（ＳＤＢ）および第２ソース・ドレイン領域（ＳＤＳ）、ならびに、前記第１ソース・ドレイン領域（ＳＤＢ）と前記第２ソース・ドレイン領域（ＳＤＳ）とによって挟まれた領域上に位置するアクセスゲート電極（ＡＧ１，ＡＧ２）を含むアクセストランジスタ（ＡＴ１，ＡＴ２）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域（ＳＤＳ）および第４ソース・ドレイン領域（ＳＤＥ）、ならびに、前記第３ソース・ドレイン領域（ＳＤＳ）と前記第４ソース・ドレイン領域（ＳＤＥ）とによって挟まれた領域上に位置するドライブゲート電極（ＤＧ１，ＤＧ２）を含むドライブトランジスタ（ＤＴ１，ＤＴ２）と
を有し、
前記アクセストランジスタ（ＡＴ１，ＡＴ２）は、
前記アクセスゲート電極（ＡＧ１，ＡＧ２）の直下の領域において、前記ビット線対（ＢＬ，／ＢＬ）の所定のビット線に電気的に接続されている前記第１ソース・ドレイン領域（ＳＤＢ）に隣接するように形成された、第１不純物濃度を有する第２導電型の第１ハロ領域（ＡＨＢ）と、
前記アクセスゲート電極（ＡＧ１，ＡＧ２）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第２ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第２不純物濃度を有する第２導電型の第２ハロ領域（ＡＨＳ）と
を備え、
前記ドライブトランジスタ（ＤＴ１，ＤＴ２）は、
前記ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第３ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第３不純物濃度を有する第２導電型の第３ハロ領域（ＤＨＳ）と、
前記ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記接地配線（ＶＳＳ）に電気的に接続されている前記第４ソース・ドレイン領域（ＳＤＥ）に隣接するように形成された、第４不純物濃度を有する第２導電型の第４ハロ領域（ＤＨＥ）と
を備え、
前記第２不純物濃度は、前記第１不純物濃度よりも高く、
前記第３不純物濃度は、前記第４不純物濃度よりも高く、
前記第１不純物濃度と前記第４不純物濃度とは異なる不純物濃度に設定された、半導体装置。
【請求項２】
前記第２ソース・ドレイン領域（ＳＤＳ）と前記第３ソース・ドレイン領域（ＳＤＳ）は、共通のソース・ドレイン領域として、前記第１素子形成領域（ＦＲＮ）に形成された、請求項１記載の半導体装置。
【請求項３】
前記共通のソース・ドレイン領域は、屈曲するように形成され、
前記アクセスゲート電極（ＡＧ１，ＡＧ２）は第１方向に沿って配置され、前記ドライブゲート電極（ＤＧ１，ＤＧ２）は、前記第１方向と交差する第２方向に沿って配置された、請求項２記載の半導体装置。
【請求項４】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１ストレージノード（ＳＮ）および第２ストレージノード（／ＳＮ）を含むストレージノード（ＳＮ，／ＳＮ）と、
データの入出力をそれぞれ行う第１ビット線対（ＢＬＡ，／ＢＬＡ）および第２ビット線対（ＢＬＢ，／ＢＬＢ）と、
接地電位が印加される接地配線（ＶＳＳ）と、
半導体基板（ＳＵＢ）の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第１素子形成領域（ＦＲＮ）および第２素子形成領域（ＦＲＰ）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域（ＳＤＢ）および第２ソース・ドレイン領域（ＳＤＳ）、ならびに、前記第１ソース・ドレイン領域（ＳＤＢ）と前記第２ソース・ドレイン領域（ＳＤＳ）とによって挟まれた領域上に位置する第１アクセスゲート電極（ＡＧ１，ＡＧ２）を含む第１アクセストランジスタ（ＡＴ１，ＡＴ２）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域（ＳＤＳ）および第４ソース・ドレイン（ＳＤＥ）、ならびに、前記第３ソース・ドレイン領域（ＳＤＳ）と前記第４ソース・ドレイン（ＳＤＥ）とによって挟まれた領域上に位置するドライブゲート電極（ＤＧ１，ＤＧ２）を含むドライブトランジスタ（ＤＴ１，ＤＴ２）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレイン（ＳＤＢ）および第６ソース・ドレイン（ＳＤＳ）、ならびに、前記第５ソース・ドレイン（ＳＤＢ）と前記第６ソース・ドレイン（ＳＤＳ）とによって挟まれた領域上に位置する第２アクセスゲート電極（ＡＧ３，ＡＧ４）を含む第２アクセストランジスタ（ＡＴ３，ＡＴ４）と
を有し、
前記第１アクセストランジスタ（ＡＴ１，ＡＴ２）は、
前記第１アクセスゲート電極（ＡＧ１，ＡＧ２）の直下の領域において、前記第１ビット線対（ＢＬＡ，／ＢＬＡ）の所定のビット線に電気的に接続されている前記第１ソース・ドレイン領域（ＳＤＢ）に隣接するように形成された、第１不純物濃度を有する第２導電型の第１ハロ領域（ＡＨＢ）と、
前記第１アクセスゲート電極（ＡＧ１，ＡＧ２）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第２ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第２不純物濃度を有する第２導電型の第２ハロ領域（ＡＨＳ）と
を備え、
前記ドライブトランジスタ（ＤＴ１，ＤＴ２）は、
前記ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第３ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第３不純物濃度を有する第２導電型の第３ハロ領域（ＤＨＳ）と、
前記ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記接地配線（ＶＳＳ）に電気的に接続されている前記第４ソース・ドレイン（ＳＤＥ）に隣接するように形成された、第４不純物濃度を有する第２導電型の第４ハロ領域（ＤＨＥ）と
を備え、
前記第２アクセストランジスタ（ＡＴ３，ＡＴ４）は、
前記第２アクセスゲート電極（ＡＧ３，ＡＧ４）の直下の領域において、前記第２ビット線対（ＢＬＢ，／ＢＬＢ）の所定のビット線に電気的に接続されている前記第５ソース・ドレイン（ＳＤＢ）に隣接するように形成された、第５不純物濃度を有する第２導電型の第５ハロ領域（ＡＨＢ）と、
前記第２アクセスゲート電極（ＡＧ３，ＡＧ４）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第６ソース・ドレイン（ＳＤＳ）に隣接するように形成された、第６不純物濃度を有する第２導電型の第６ハロ領域（ＡＨＳ）と
を備え、
前記第２不純物濃度は、前記第１不純物濃度よりも高く、
前記第３不純物濃度は、前記第４不純物濃度よりも高く、
前記第１不純物濃度と前記第４不純物濃度とは異なる不純物濃度に設定され、
前記第５不純物濃度は前記第６不純物濃度よりも低く設定された、半導体装置。
【請求項５】
前記第１素子形成領域（ＦＲＮ）は、前記素子分離絶縁膜によってそれぞれ規定された、第１部、第２部および第３部を含み、
前記第１アクセストランジスタ（ＡＴ１，ＡＴ２）は前記第１部に形成され、
前記ドライブトランジスタ（ＤＴ１，ＤＴ２）は前記第２部に形成され、
前記第２アクセストランジスタ（ＡＴ３，ＡＴ４）は前記第３部に形成された、請求項４記載の半導体装置。
【請求項６】
前記第１素子形成領域（ＦＲＮ）では、前記第２ソース・ドレイン領域（ＳＤＳ）、前記第３ソース・ドレイン領域（ＳＤＳ）および前記第６ソース・ドレイン（ＳＤＳ）は共通のソース・ドレイン領域として形成された、請求項４記載の半導体装置。
【請求項７】
前記第１素子形成領域（ＦＲＮ）は、前記素子分離絶縁膜によってそれぞれ規定された第１部および第２部を含み、
前記第１アクセストランジスタ（ＡＴ１，ＡＴ２）は前記第１部に形成され、
前記ドライブトランジスタ（ＤＴ１，ＤＴ２）および前記第２アクセストランジスタ（ＡＴ３，ＡＴ４）は、前記第２部に形成され、
前記第３ソース・ドレイン領域（ＳＤＳ）と前記第６ソース・ドレイン（ＳＤＳ）とは、共通のソース・ドレイン領域として形成された、請求項４記載の半導体装置。
【請求項８】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１ストレージノード（ＳＮ）および第２ストレージノード（／ＳＮ）を含むストレージノード（ＳＮ，／ＳＮ）と、
データの入出力をそれぞれ行う第１ビット線対（ＢＬＡ，／ＢＬＡ）および第２ビット線対（ＢＬＢ，／ＢＬＢ）と、
接地電位が印加される接地配線（ＶＳＳ）と、
半導体基板（ＳＵＢ）の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第１素子形成領域（ＦＲＮ）および第２素子形成領域（ＦＲＰ）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域（ＳＤＢ）および第２ソース・ドレイン領域（ＳＤＳ）、ならびに、前記第１ソース・ドレイン領域（ＳＤＢ）と前記第２ソース・ドレイン領域（ＳＤＳ）とによって挟まれた領域上に位置する第１アクセスゲート電極（ＡＧ１，ＡＧ２）を含む第１アクセストランジスタ（ＡＴ１，ＡＴ２）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域（ＳＤＳ）および第４ソース・ドレイン（ＳＤＥ）、ならびに、前記第３ソース・ドレイン領域（ＳＤＳ）と前記第４ソース・ドレイン（ＳＤＥ）とによって挟まれた領域上に位置する第１ドライブゲート電極（ＤＧ１，ＤＧ２）を含む第１ドライブトランジスタ（ＤＴ１，ＤＴ２）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレイン（ＳＤＢ）および第６ソース・ドレイン（ＳＤＳ）、ならびに、前記第５ソース・ドレイン（ＳＤＢ）と前記第６ソース・ドレイン（ＳＤＳ）とによって挟まれた領域上に位置する第２アクセスゲート電極（ＡＧ３，ＡＧ４）を含む第２アクセストランジスタ（ＡＴ３，ＡＴ４）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第７ソース・ドレイン（ＳＤＳ）および第８ソース・ドレイン（ＳＤＥ）、ならびに、前記第７ソース・ドレイン（ＳＤＳ）と前記第８ソース・ドレイン（ＳＤＥ）とによって挟まれた領域上に位置する第２ドライブゲート電極（ＤＧ３，ＤＧ４）を含む第２ドライブトランジスタ（ＤＴ３，ＤＴ４）と
を有し、
前記第１アクセストランジスタ（ＡＴ１，ＡＴ２）は、
前記第１アクセスゲート電極（ＡＧ１，ＡＧ２）の直下の領域において、前記第１ビット線対（ＢＬＡ，／ＢＬＡ）の所定のビット線に電気的に接続されている前記第１ソース・ドレイン領域（ＳＤＢ）に隣接するように形成された、第１不純物濃度を有する第２導電型の第１ハロ領域（ＡＨＢ）と、
前記アクセスゲート電極の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第２ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第２不純物濃度を有する第２導電型の第２ハロ領域（ＡＨＳ）と
を備え、
前記第１ドライブトランジスタ（ＤＴ１，ＤＴ２）は、
前記第１ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第３ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第３不純物濃度を有する第２導電型の第３ハロ領域（ＤＨＳ）と、
前記第１ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記接地配線（ＶＳＳ）に電気的に接続されている前記第４ソース・ドレイン（ＳＤＥ）に隣接するように形成された、第４不純物濃度を有する第２導電型の第４ハロ領域（ＤＨＥ）と
を備え、
前記第２アクセストランジスタ（ＡＴ３，ＡＴ４）は、
前記第２アクセスゲート電極（ＡＧ３，ＡＧ４）の直下の領域において、前記第２ビット線対（ＢＬＢ，／ＢＬＢ）の所定のビット線に電気的に接続されている前記第５ソース・ドレイン（ＳＤＢ）に隣接するように形成された、第５不純物濃度を有する第２導電型の第５ハロ領域（ＡＨＢ）と、
前記第２アクセスゲート電極（ＡＧ３，ＡＧ４）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第６ソース・ドレイン（ＳＤＳ）に隣接するように形成された、第６不純物濃度を有する第２導電型の第６ハロ領域（ＡＨＳ）と
を備え、
前記第２ドライブトランジスタ（ＤＴ３，ＤＴ４）は、
前記第２ドライブゲート電極（ＤＧ３，ＤＧ４）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第７ソース・ドレイン（ＳＤＳ）に隣接するように形成された、第７不純物濃度を有する第２導電型の第７ハロ領域（ＤＨＳ）と、
前記第２ドライブゲート電極（ＤＧ３，ＤＧ４）の直下の領域において、前記接地配線（ＶＳＳ）に電気的に接続されている前記第８ソース・ドレイン（ＳＤＥ）に隣接するように形成された、第８不純物濃度を有する第２導電型の第８ハロ領域（ＤＨＥ）と
を備え、
前記第２不純物濃度は、前記第１不純物濃度よりも高く、
前記第３不純物濃度は、前記第４不純物濃度よりも高く、
前記第１不純物濃度と前記第４不純物濃度とは異なる不純物濃度に設定され、
前記第５不純物濃度は前記第６不純物濃度よりも低く、
前記第７不純物濃度は前記第８不純物濃度よりも高く設定された、半導体装置。
【請求項９】
前記第１素子形成領域（ＦＲＮ）は、前記素子分離絶縁膜によってそれぞれ規定された第１部および第２部を含み、
前記第１アクセストランジスタ（ＡＴ１，ＡＴ２）および前記第１ドライブトランジスタ（ＤＴ１，ＤＴ２）は、前記第１部に形成されて、前記第２ソース・ドレイン領域（ＳＤＳ）と前記第３ソース・ドレイン領域（ＳＤＳ）とは共通のソース・ドレイン領域とされ、
前記第２アクセストランジスタ（ＡＴ３，ＡＴ４）および前記第２ドライブトランジスタ（ＤＴ３，ＤＴ４）は、前記第２部に形成されて、前記第６ソース・ドレイン（ＳＤＳ）と前記第７ソース・ドレイン（ＳＤＳ）とは共通のソース・ドレイン領域とされた、請求項８記載の半導体装置。
【請求項１０】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１ストレージノード（ＳＮ）および第２ストレージノード（／ＳＮ）を含むストレージノード（ＳＮ，／ＳＮ）と、
データの入出力を行う第１ビット線対（ＢＬ，／ＢＬ）と、
データの出力を行う読み出しビット線（ＲＢＬ，（ＲＢＬＡ，ＲＢＬＢ））と、
接地電位が印加される接地配線（ＶＳＳ）と、
半導体基板（ＳＵＢ）の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第１素子形成領域（ＦＲＮ）および第２素子形成領域（ＦＲＰ）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域（ＳＤＢ）および第２ソース・ドレイン領域（ＳＤＳ）、ならびに、前記第１ソース・ドレイン領域（ＳＤＢ）と前記第２ソース・ドレイン領域（ＳＤＳ）とによって挟まれた領域上に位置する第１アクセスゲート電極（ＡＧ１，ＡＧ２）を含む第１アクセストランジスタ（ＡＴ１，ＡＴ２）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域（ＳＤＳ）および第４ソース・ドレイン（ＳＤＥ）、ならびに、前記第３ソース・ドレイン領域（ＳＤＳ）と前記第４ソース・ドレイン（ＳＤＥ）とによって挟まれた領域上に位置する第１ドライブゲート電極（ＤＧ１，ＤＧ２）を含む第１ドライブトランジスタ（ＤＴ１，ＤＴ２）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレイン（ＳＤＢ）および第６ソース・ドレイン（ＳＤＳ）、ならびに、前記第５ソース・ドレイン（ＳＤＢ）と前記第６ソース・ドレイン（ＳＤＳ）とによって挟まれた領域上に位置する第２ドライブゲート電極（ＤＧ３，ＤＧ４）を含む第２ドライブトランジスタ（ＤＴ３，ＤＴ４）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第７ソース・ドレイン（ＳＤＳ）および第８ソース・ドレイン（ＳＤＥ）、ならびに、前記第７ソース・ドレイン（ＳＤＳ）と前記第８ソース・ドレイン（ＳＤＥ）とによって挟まれた領域上に位置する第２アクセスゲート電極（ＡＧ３，ＡＧ４）を含む第２アクセストランジスタ（ＡＴ３，ＡＴ４）と、
を有し、
前記第１アクセストランジスタ（ＡＴ１，ＡＴ２）は、
前記第１アクセスゲート電極（ＡＧ１，ＡＧ２）の直下の領域において、前記第１ビット線対（ＢＬ，／ＢＬ）の所定のビット線に電気的に接続されている前記第１ソース・ドレイン領域（ＳＤＢ）に隣接するように形成された、第１不純物濃度を有する第２導電型の第１ハロ領域（ＡＨＢ）と、
前記第１アクセスゲート電極（ＡＧ１，ＡＧ２）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第２ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第２不純物濃度を有する第２導電型の第２ハロ領域（ＡＨＳ）と
を備え、
前記第１ドライブトランジスタ（ＤＴ１，ＤＴ２）は、
前記第１ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第３ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第３不純物濃度を有する第２導電型の第３ハロ領域（ＤＨＳ）と、
前記第１ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記接地配線（ＶＳＳ）に電気的に接続されている前記第４ソース・ドレイン（ＳＤＥ）に隣接するように形成された、第４不純物濃度を有する第２導電型の第４ハロ領域（ＤＨＥ）と
を備え、
前記第２ドライブトランジスタ（ＤＴ３，ＤＴ４）は、
前記第２ドライブゲート電極（ＤＧ３，ＤＧ４）の直下の領域において、前記接地配線（ＶＳＳ）に電気的に接続されている前記第５ソース・ドレイン（ＳＤＢ）に隣接するように形成された、第５不純物濃度を有する第２導電型の第５ハロ領域（ＡＨＢ）と、
前記第２ドライブゲート電極（ＤＧ３，ＤＧ４）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第６ソース・ドレイン（ＳＤＳ）に隣接するように形成された、第６不純物濃度を有する第２導電型の第６ハロ領域（ＡＨＳ）と
を備え、
前記第２アクセストランジスタ（ＡＴ３，ＡＴ４）は、
前記第２アクセスゲート電極（ＡＧ３，ＡＧ４）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第７ソース・ドレイン（ＳＤＳ）に隣接するように形成された、第７不純物濃度を有する第２導電型の第７ハロ領域（ＤＨＳ）と、
前記第２アクセスゲート電極（ＡＧ３，ＡＧ４）の直下の領域において、前記読み出しビット線（ＲＢＬ，（ＲＢＬＡ，ＲＢＬＢ））に電気的に接続されている前記第８ソース・ドレイン（ＳＤＥ）に隣接するように形成された、第８不純物濃度を有する第２導電型の第８ハロ領域（ＤＨＥ）と
を備え、
前記第２不純物濃度は、前記第１不純物濃度よりも高く、
前記第３不純物濃度は、前記第４不純物濃度よりも高く、
前記第１不純物濃度と前記第４不純物濃度とは異なる不純物濃度に設定され、
前記第５不純物濃度と前記第６不純物濃度とは同じ不純物濃度に設定され、
前記第７不純物濃度と前記第８不純物濃度とは同じ不純物濃度に設定された、半導体装置。
【請求項１１】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１ストレージノード（ＳＮ）および第２ストレージノード（／ＳＮ）を含むストレージノード（ＳＮ，／ＳＮ）と、
データの入出力を行うビット線対（ＢＬ，／ＢＬ）と、
接地電位が印加される接地配線（ＶＳＳ）と、
半導体基板（ＳＵＢ）の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第１素子形成領域（ＦＲＮ）および第２素子形成領域（ＦＲＰ）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域（ＳＤＢ）および第２ソース・ドレイン領域（ＳＤＳ）、ならびに、前記第１ソース・ドレイン領域（ＳＤＢ）と前記第２ソース・ドレイン領域（ＳＤＳ）とによって挟まれた領域上に、第１方向に沿って位置するアクセスゲート電極（ＡＧ１，ＡＧ２）を含むアクセストランジスタ（ＡＴ１，ＡＴ２）と、
前記第１素子形成領域（ＦＲＮ）に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域（ＳＤＳ）および第４ソース・ドレイン（ＳＤＥ）、ならびに、前記第３ソース・ドレイン領域（ＳＤＳ）と前記第４ソース・ドレイン（ＳＤＥ）とによって挟まれた領域上に、前記第１方向と交差する第２方向に沿って位置するドライブゲート電極（ＤＧ１，ＤＧ２）を含むドライブトランジスタ（ＤＴ１，ＤＴ２）と、
を有し、
前記アクセストランジスタ（ＡＴ１，ＡＴ２）は、
前記アクセスゲート電極（ＡＧ１，ＡＧ２）の直下の領域において、前記ビット線対（ＢＬ，／ＢＬ）の所定のビット線に電気的に接続されている前記第１ソース・ドレイン領域（ＳＤＢ）に隣接するように形成された、第１不純物濃度を有する第２導電型の第１ハロ領域（ＡＨＢ）と、
前記アクセスゲート電極（ＡＧ１，ＡＧ２）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第２ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第２不純物濃度を有する第２導電型の第２ハロ領域（ＡＨＳ）と
を備え、
前記ドライブトランジスタ（ＤＴ１，ＤＴ２）は、
前記ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続されている前記第３ソース・ドレイン領域（ＳＤＳ）に隣接するように形成された、第３不純物濃度を有する第２導電型の第３ハロ領域（ＤＨＳ）と、
前記ドライブゲート電極（ＤＧ１，ＤＧ２）の直下の領域において、前記接地配線（ＶＳＳ）に電気的に接続されている前記第４ソース・ドレイン（ＳＤＥ）に隣接するように形成された、第４不純物濃度を有する第２導電型の第４ハロ領域（ＤＨＥ）と
を備え、
前記第２不純物濃度は、前記第１不純物濃度よりも高く、
前記第３不純物濃度と前記第４不純物濃度とは同じ不純物濃度にされ、
前記第３不純物濃度および前記第４不純物濃度は、前記第１不純物濃度と同じ不純物濃度か、前記第１不純物濃度よりも低く設定された、半導体装置。
【請求項１２】
スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板（ＳＵＢ）の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタ（ＡＴ１，ＡＴ２，ＤＴ１，ＤＴ２）が形成されるべき第１素子形成領域（ＦＲＮ）および第２導電型のトランジスタ（ＬＴ１，ＬＴ２）が形成されるべき第２素子形成領域（ＦＲＰ）をそれぞれ規定する工程と、
前記第１素子形成領域（ＦＲＮ）において、互いに距離を隔てられた、ビット線対（ＢＬ，／ＢＬ）の所定のビット線に電気的に接続される第１ソース・ドレイン領域（ＳＤＢ）が形成されることになる第１領域（Ｂ）と、ストレージノード（ＳＮ，／ＳＮ）に電気的に接続される第２ソース・ドレイン領域（ＳＤＳ）が形成されることになる第２領域（Ｓ）との間に挟まれた領域上に、アクセスゲート構造（ＡＧ１，ＡＧ２）を形成するとともに、互いに距離を隔てられた、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続される第３ソース・ドレイン領域（ＳＤＳ）が形成されることになる第３領域（Ｓ）と、接地配線（ＶＳＳ）に電気的に接続される第４ソース・ドレイン領域（ＳＤＥ）が形成されることになる第４領域（Ｅ）との間に挟まれた領域上に、ドライブゲート構造（ＤＧ１，ＤＧ２）を形成する工程を含む、ゲート構造を形成する工程と、
前記アクセスゲート構造（ＡＧ１，ＡＧ２）における、前記第２領域（Ｓ）の側に位置する第１側面を露出するとともに、前記第２領域（Ｓ）、前記ドライブゲート構造（ＤＧ１，ＤＧ２）、前記第３領域（Ｓ）および前記第４領域（Ｅ）を露出し、前記アクセスゲート構造（ＡＧ１，ＡＧ２）における、前記第１領域（Ｂ）の側に位置する第２側面、前記第１領域（Ｂ）および前記第２素子形成領域（ＦＲＰ）を覆う第１ハロ注入マスク（ＲＭＨ１）を形成する工程と、
前記第１ハロ注入マスク（ＲＭＨ１）を介して、露出した前記半導体基板（ＳＵＢ）の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第２導電型の第１不純物を注入する工程と、
前記ドライブゲート構造（ＤＧ１，ＤＧ２）における、前記第３領域（Ｓ）の側に位置する第１側面を露出するとともに、前記第３領域（Ｓ）、前記アクセスゲート構造（ＡＧ１，ＡＧ２）、前記第１領域（Ｂ）および前記第２領域（Ｓ）を露出し、前記ドライブゲート構造（ＤＧ１，ＤＧ２）における、前記第４領域（Ｅ）の側に位置する第２側面、前記第４領域（Ｅ）および前記第２素子形成領域（ＦＲＰ）を覆う第２ハロ注入マスク（ＲＭＨ２）を形成する工程と、
前記第２ハロ注入マスク（ＲＭＨ２）を介して、露出した前記半導体基板（ＳＵＢ）の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第２導電型の第２不純物を注入する工程と、
第１導電型の不純物を注入することにより、前記第１ソース・ドレイン領域（ＳＤＢ）、前記第２ソース・ドレイン領域（ＳＤＳ）、前記第３ソース・ドレイン領域（ＳＤＳ）および前記第４ソース・ドレイン領域（ＳＤＥ）を形成する工程と、
を備え、
第２導電型の前記第１不純物を注入し、第２導電型の前記第２不純物を注入し、前記第１ソース・ドレイン領域（ＳＤＢ）〜前記第４ソース・ドレイン領域（ＳＤＥ）を形成することにより、
前記アクセスゲート構造（ＡＧ１，ＡＧ２）の直下の領域では、前記第１ソース・ドレイン領域（ＳＤＢ）に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域（ＡＨＢ）が形成されるとともに、前記第２ソース・ドレイン領域（ＳＤＳ）に隣接するように、前記第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域（ＡＨＳ）が形成され、
前記ドライブゲート構造（ＤＧ１，ＤＧ２）の直下の領域では、前記第３ソース・ドレイン領域（ＳＤＳ）に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域（ＤＨＳ）が形成されるとともに、前記第４ソース・ドレイン領域（ＳＤＥ）に隣接するように、前記第３不純物濃度よりも低く前記第１不純物濃度とは異なる第４不純物濃度を有する第２導電型の第４ハロ領域（ＤＨＥ）が形成される、半導体装置の製造方法。
【請求項１３】
前記第１ハロ注入マスク（ＲＭＨ１）を形成する工程では、前記第１ハロ注入マスク（ＲＭＨ１）のパターンとして、前記アクセスゲート構造（ＡＧ１，ＡＧ２）における、前記第２領域（Ｓ）の側に位置する第１側面を露出するとともに、前記第２領域（Ｓ）、前記ドライブゲート構造（ＤＧ１，ＤＧ２）、前記第３領域（Ｓ）および前記第４領域（Ｅ）を露出する第１開口部が形成され、
前記第２ハロ注入マスク（ＲＭＨ２）を形成する工程では、前記第２ハロ注入マスク（ＲＭＨ２）のパターンとして、前記ドライブゲート構造（ＤＧ１，ＤＧ２）における、前記第３領域（Ｓ）の側に位置する第１側面を露出するとともに、前記第３領域（Ｓ）、前記アクセスゲート構造（ＡＧ１，ＡＧ２）、前記第１領域（Ｂ）および前記第２領域（Ｓ）を露出する第２開口部が形成される、請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第１素子形成領域（ＦＲＮ）を規定する工程では、前記第２領域（Ｓ）と前記第３領域（Ｓ）とは共通の領域として規定される、請求項１３記載の半導体装置の製造方法。
【請求項１５】
スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板（ＳＵＢ）の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタ（ＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４，ＤＴ１，ＤＴ２）が形成されるべき第１素子形成領域（ＦＲＮ）および第２導電型のトランジスタ（ＬＴ１，ＬＴ２）が形成されるべき第２素子形成領域（ＦＲＰ）をそれぞれ規定する工程と、
前記第１素子形成領域（ＦＲＮ）において、互いに距離を隔てられた、第１ビット線対（ＢＬＡ，／ＢＬＡ）の所定のビット線に電気的に接続される第１ソース・ドレイン領域（ＳＤＢ）が形成されることになる第１領域（Ｂ）と、ストレージノード（ＳＮ，／ＳＮ）に電気的に接続される第２ソース・ドレイン領域（ＳＤＳ）が形成されることになる第２領域（Ｓ）との間に挟まれた領域上に、第１アクセスゲート構造（ＡＧ１，ＡＧ２）を形成し、互いに距離を隔てられた、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続される第３ソース・ドレイン領域（ＳＤＳ）が形成されることになる第３領域（Ｓ）と、接地配線（ＶＳＳ）に電気的に接続される第４ソース・ドレイン領域（ＳＤＥ）が形成されることになる第４領域（Ｅ）との間に挟まれた領域上に、第１ドライブゲート構造（ＤＧ１，ＤＧ２）を形成し、互いに距離を隔てられた、前記第１ビット線対（ＢＬＡ，／ＢＬＡ）とは異なる第２ビット線対（ＢＬＢ，／ＢＬＢ）の所定のビット線に電気的に接続される第５ソース・ドレイン領域（ＳＤＢ）が形成されることになる第５領域（Ｂ）と、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続される第６ソース・ドレイン領域（ＳＤＳ）が形成されることになる第６領域（Ｓ）との間に挟まれた領域上に、第２アクセスゲート構造（ＡＧ３，ＡＧ４）を形成する工程を含む、ゲート構造を形成する工程と、
前記第１アクセスゲート構造（ＡＧ１，ＡＧ２）における、前記第２領域（Ｓ）の側に位置する第１側面、前記第２領域（Ｓ）、前記第１ドライブゲート構造（ＤＧ１，ＤＧ２）、前記第３領域（Ｓ）、前記第４領域（Ｅ）、前記第２アクセスゲート構造（ＡＧ３，ＡＧ４）における、前記第６領域（Ｓ）の側に位置する第１側面および前記第６領域（Ｓ）を露出し、前記第１アクセスゲート構造（ＡＧ１，ＡＧ２）における、前記第１領域（Ｂ）の側に位置する前記第２側面、前記第１領域（Ｂ）、前記第２アクセスゲート構造（ＡＧ３，ＡＧ４）における、前記第５領域（Ｂ）の側に位置する第２側面、前記第５領域（Ｂ）および前記第２素子形成領域（ＦＲＰ）を覆う第１ハロ注入マスク（ＲＭＨ１）を形成する工程と、
前記第１ハロ注入マスク（ＲＭＨ１）を介して、露出した前記半導体基板（ＳＵＢ）の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第２導電型の第１不純物を注入する工程と、
前記第１ドライブゲート構造（ＤＧ１，ＤＧ２）における、前記第３領域（Ｓ）の側に位置する第１側面、前記第３領域（Ｓ）、前記第１アクセスゲート構造（ＡＧ１，ＡＧ２）、前記第１領域（Ｂ）、前記第２領域（Ｓ）、前記第２アクセスゲート構造（ＡＧ３，ＡＧ４）、前記第５領域（Ｂ）、前記第６領域（Ｓ）を露出し、前記第１ドライブゲート構造（ＤＧ１，ＤＧ２）における、前記第４領域（Ｅ）の側に位置する第２側面、前記第４領域（Ｅ）および前記第２素子形成領域（ＦＲＰ）を覆う第２ハロ注入マスク（ＲＭＨ２）を形成する工程と、
前記第２ハロ注入マスク（ＲＭＨ２）を介して、露出した前記半導体基板（ＳＵＢ）の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第２導電型の第２不純物を注入する工程と、
第１導電型の不純物を注入することにより、前記第１ソース・ドレイン領域（ＳＤＢ）、前記第２ソース・ドレイン領域（ＳＤＳ）、前記第３ソース・ドレイン領域（ＳＤＳ）、前記第４ソース・ドレイン領域（ＳＤＥ）、前記第５ソース・ドレイン領域（ＳＤＢ）および前記第６ソース・ドレイン領域（ＳＤＳ）を形成する工程と、
を備え、
第２導電型の前記第１不純物を注入し、第２導電型の前記第２不純物を注入し、前記第１ソース・ドレイン領域（ＳＤＢ）〜前記第６ソース・ドレイン領域（ＳＤＳ）を形成することにより、
前記第１アクセスゲート構造（ＡＧ１，ＡＧ２）の直下の領域では、前記第１ソース・ドレイン領域（ＳＤＢ）に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域（ＡＨＢ）が形成されるとともに、前記第２ソース・ドレイン領域（ＳＤＳ）に隣接するように、前記第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域（ＡＨＳ）が形成され、
前記第１ドライブゲート構造（ＤＧ１，ＤＧ２）の直下の領域では、前記第３ソース・ドレイン領域（ＳＤＳ）に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域（ＤＨＳ）が形成されるとともに、前記第４ソース・ドレイン領域（ＳＤＥ）に隣接するように、前記第３不純物濃度よりも低く前記第１不純物濃度とは異なる第４不純物濃度を有する第２導電型の第４ハロ領域（ＤＨＥ）が形成され、
前記第２アクセスゲート構造（ＡＧ３，ＡＧ４）の直下の領域では、前記第５ソース・ドレイン領域（ＳＤＢ）に隣接するように、第５不純物濃度を有する第２導電型の第５ハロ領域（ＡＨＢ）が形成されるとともに、前記第６ソース・ドレイン領域（ＳＤＳ）に隣接するように、前記第５不純物濃度よりも高い第６不純物濃度を有する第２導電型の第６ハロ領域（ＡＨＳ）が形成される、半導体装置の製造方法。
【請求項１６】
前記第１素子形成領域（ＦＲＮ）を規定する工程では、前記第１素子形成領域（ＦＲＮ）として、第１部、第２部および第３部が規定され、
前記ゲート構造を形成する工程では、
前記第１アスクセスゲート構造、前記第１領域（Ｂ）および前記第２領域（Ｓ）は、前記第１部に形成され、
前記第１ドライブゲート構造（ＤＧ１，ＤＧ２）、前記第３領域（Ｓ）および前記第４領域（Ｅ）は、前記第２部に形成され、
前記第２アクセスゲート構造（ＡＧ３，ＡＧ４）、前記第５領域（Ｂ）および前記第６領域（Ｓ）は、前記第３部に形成される、請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１素子形成領域（ＦＲＮ）を規定する工程では、前記第２領域（Ｓ）、前記第３領域（Ｓ）および前記第６領域（Ｓ）は共通の領域として規定された、請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記第１素子形成領域（ＦＲＮ）を規定する工程では、前記第３領域（Ｓ）と前記第６領域（Ｓ）とは共通の領域として規定された、請求項１５記載の半導体装置の製造方法。
【請求項１９】
前記ゲート構造を形成する工程は、互いに距離を隔てられた、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続される第７ソース・ドレイン領域（ＳＤＳ）が形成されることになる第７領域（Ｓ）と、前記接地配線（ＶＳＳ）に電気的に接続される第８ソース・ドレイン領域（ＳＤＥ）が形成されることになる第８領域（Ｅ）との間に挟まれた領域上に、第２ドライブゲート構造（ＤＧ３，ＤＧ４）を形成する工程を含み、
前記第１ハロ注入マスク（ＲＭＨ１）を形成する工程は、前記第２ドライブゲート構造（ＤＧ３，ＤＧ４）、前記第７領域（Ｓ）および前記第８領域（Ｅ）を露出する工程を含み、
前記第２ハロ注入マスク（ＲＭＨ２）を形成する工程は、前記第２ドライブゲート構造（ＤＧ３，ＤＧ４）における、前記第７領域（Ｓ）の側に位置する第１側面および前記第７領域（Ｓ）を露出し、前記第２ドライブゲート構造（ＤＧ３，ＤＧ４）における、前記第８領域（Ｅ）の側に位置する第２側面および前記第８領域（Ｅ）を覆う工程を含み、
第２導電型の前記第１不純物を注入し、第２導電型の前記第２不純物を注入し、前記第７ソース・ドレイン領域（ＳＤＳ）および前記第８ソース・ドレイン領域（ＳＤＥ）を形成することにより、前記第２ドライブゲート構造（ＤＧ３，ＤＧ４）の直下の領域では、前記第７ソース・ドレイン領域（ＳＤＳ）に隣接するように、第７不純物濃度を有する第２導電型の第７ハロ領域が形成されるとともに、前記第８ソース・ドレイン領域（ＳＤＥ）に隣接するように、前記第７不純物濃度よりも低い第８不純物濃度を有する第２導電型の第８ハロ領域（ＤＨＥ）が形成される、請求項１５記載の半導体装置の製造方法。
【請求項２０】
前記第１素子形成領域（ＦＲＮ）を規定する工程では、前記第１素子形成領域（ＦＲＮ）として、第１部および第２部が規定され、
前記ゲート構造を形成する工程では、
前記第１アクセスゲート構造（ＡＧ１，ＡＧ２）、前記第１領域（Ｂ）、前記第２領域（Ｓ）、前記第１ドライブゲート構造（ＤＧ１，ＤＧ２）、前記第３領域（Ｓ）および前記第４領域（Ｅ）は、前記第１部に形成され、
前記第２アクセスゲート構造（ＡＧ３，ＡＧ４）、前記第５領域（Ｂ）、前記第６領域（Ｓ）、前記第２ドライブゲート構造（ＤＧ３，ＤＧ４）、前記第７領域（Ｓ）および前記第８領域（Ｅ）は、前記第２部に形成され、
前記第２領域（Ｓ）と前記第３領域（Ｓ）とが共通の領域とされ、
前記第６領域（Ｓ）と前記第７領域（Ｓ）とが共通の領域とされた、請求項１９記載の半導体装置の製造方法。
【請求項２１】
スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板（ＳＵＢ）の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタ（ＡＴ１，ＡＴ２，ＤＴ１，ＤＴ２）が形成されるべき第１素子形成領域（ＦＲＮ）および第２導電型のトランジスタ（ＬＴ１，ＬＴ２）が形成されるべき第２素子形成領域（ＦＲＰ）をそれぞれ規定する工程と、
前記第１素子形成領域（ＦＲＮ）において、互いに距離を隔てられた、ビット線対（ＢＬ，／ＢＬ）の所定のビット線に電気的に接続される第１ソース・ドレイン領域（ＳＤＢ）が形成されることになる第１領域（Ｂ）と、ストレージノード（ＳＮ，／ＳＮ）に電気的に接続される第２ソース・ドレイン領域（ＳＤＳ）が形成されることになる第２領域（Ｓ）との間に挟まれた領域上に、第１方向に沿ってアクセスゲート構造（ＡＧ１，ＡＧ２）を形成するとともに、互いに距離を隔てられた、前記ストレージノード（ＳＮ，／ＳＮ）に電気的に接続される第３ソース・ドレイン領域（ＳＤＳ）が形成されることになる第３領域（Ｓ）と、接地配線（ＶＳＳ）に電気的に接続される第４ソース・ドレイン領域（ＳＤＥ）が形成されることになる第４領域（Ｅ）との間に挟まれた領域上に、前記第１方向と交差する第２方向に沿ってドライブゲート構造（ＤＧ１，ＤＧ２）を形成する工程を含む、ゲート構造を形成する工程と、
前記アクセスゲート構造（ＡＧ１，ＡＧ２）における、前記第２領域（Ｓ）の側に位置する第１側面、前記第２領域（Ｓ）、前記ドライブゲート構造（ＤＧ１，ＤＧ２）における、前記第３領域（Ｓ）の側に位置する第１側面および前記第３領域（Ｓ）を露出する開口部を有し、前記アクセスゲート構造（ＡＧ１，ＡＧ２）における、前記第１領域（Ｂ）の側に位置する第２側面、前記第１領域（Ｂ）、前記ドライブゲート構造（ＤＧ１，ＤＧ２）における、前記第４領域（Ｅ）の側に位置する第２側面、前記第４領域（Ｅ）および前記第２素子形成領域（ＦＲＰ）を覆う第１ハロ注入マスク（ＲＭＨ１）を形成する工程と、
前記第１ハロ注入マスク（ＲＭＨ１）を介して、前記開口部に露出した前記半導体基板（ＳＵＢ）の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、前記第１方向の一方と他方とから、および、前記第２方向の一方と他方とから、それぞれ第２導電型の第１不純物を注入する工程と、
前記アクセスゲート構造（ＡＧ１，ＡＧ２）、前記第１領域（Ｂ）、前記第２領域（Ｓ）、前記ドライブゲート構造（ＤＧ１，ＤＧ２）、前記第３領域（Ｓ）および前記第４領域（Ｅ）を露出し、前記第２素子形成領域（ＦＲＰ）を覆う第２ハロ注入マスク（ＲＭＨ２）を形成する工程と、
前記第２ハロ注入マスク（ＲＭＨ２）を介して、露出した前記半導体基板（ＳＵＢ）の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、前記第１方向の一方と他方とから、および、前記第２方向の一方と他方とから、それぞれ第２導電型の第２不純物を注入する工程と、
第１導電型の不純物を注入することにより、前記第１ソース・ドレイン領域（ＳＤＢ）、前記第２ソース・ドレイン領域（ＳＤＳ）、前記第３ソース・ドレイン領域（ＳＤＳ）および前記第４ソース・ドレイン領域（ＳＤＥ）を形成する工程と、
を備え、
第２導電型の前記第１不純物を注入し、第２導電型の前記第２不純物を注入し、前記第１ソース・ドレイン領域（ＳＤＢ）〜前記第４ソース・ドレイン領域（ＳＤＥ）を形成することにより、
前記アクセスゲート構造（ＡＧ１，ＡＧ２）の直下の領域では、前記第１ソース・ドレイン領域（ＳＤＢ）に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域（ＡＨＢ）が形成されるとともに、前記第２ソース・ドレイン領域（ＳＤＳ）に隣接するように、前記第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域（ＡＨＳ）が形成され、
前記ドライブゲート構造（ＤＧ１，ＤＧ２）の直下の領域では、前記第３ソース・ドレイン領域（ＳＤＳ）に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域（ＤＨＳ）が形成されるとともに、前記第４ソース・ドレイン領域（ＳＤＥ）に隣接するように、前記第３不純物濃度よりも低い第４不純物濃度を有する第２導電型の第４ハロ領域（ＤＨＥ）が形成される、半導体装置の製造方法。
【請求項２２】
前記第１素子形成領域（ＦＲＮ）を規定する工程では、前記第２領域（Ｓ）と前記第３領域（Ｓ）とは共通の領域として屈曲する態様で規定される、請求項２１記載の半導体装置の製造方法。
【請求項２３】
第２導電型の前記第１不純物を注入する工程および第２導電型の前記第２不純物を注入する工程では、前記第４ハロ領域（ＤＨＥ）の前記第４不純物濃度が、前記第１ハロ領域（ＡＨＢ）の前記第１不純物濃度とは異なるように注入される、請求項２１記載の半導体装置の製造方法。
【請求項２４】
第２導電型の前記第１不純物を注入する工程および第２導電型の前記第２不純物を注入する工程では、前記第４ハロ領域（ＤＨＥ）の前記第４不純物濃度は、前記第１ハロ領域（ＡＨＢ）の前記第１不純物濃度と同じ不純物濃度になるように注入される、請求項２１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＳＲＡＭメモリセルを備えた半導体装置と、そのような半導体装置の製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置の一形態に、ＳＯＣ（System  On  Chip）と称される半導体装置がある。この種の半導体装置では、複数のロジック回路およびメモリセル等が１つのチップに搭載されている。ここで、そのような半導体装置のメモリセルとして、ＳＲＡＭ（Static  Random  Access  Memory）を適用した半導体装置について説明する。【０００３】
ＳＲＡＭメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、２つのアクセストランジスタとにより構成される。フリップフロップには、クロスカップリングさせた２つのストレージノードが設けられている。２つのストレージノードでは、一方のストレージノードの電位がハイレベルとされ、他方のストレージノードの電位がローレベルに設定された双安定状態が存在する。所定の電源電位が印加されている限り、その状態が保持されて、その状態が情報としての「１」または「０」として記憶されることになる。【０００４】
一般的な６つのトランジスタを備えたＳＲＡＭメモリセルでは、ストレージノードと接地電位との間にドライブトランジスタが接続され、ストレージノードと電源電位との間にロードトランジスタが接続されている。また、ストレージノードとビット線との間にアクセストランジスタが接続されている。データの書き込みと読み出しは、アクセストランジスタを介して行われる。【０００５】
読み出しマージンを確保するため、データを読み出す際にはアクセストランジスタのしきい値電圧を高くして、アクセストランジスタの電流に対するドライブトランジスタの電流の比（β比）を高くすることが求められる。一方、書き込みマージンを確保するために、データを書き込む際にはアクセストランジスタのしきい値電圧を低くして、ロードトランジスタの電流に対するアクセストランジスタの電流の比（γ比）を高くすることが求められる。【０００６】
このような要求に応えるアクセストランジスタとして、非特許文献１あるいは非特許文献２に記載されたＳＲＡＭメモリセルでは、しきい値電圧を調整するために、１対のハロ（Ｈａｌｏ）領域の不純物濃度を非対称としたアクセストランジスタが提案されている。すなわち、１対のハロ（Ｈａｌｏ）領域のうち、ストレージノードに接続されている側のハロ領域の不純物濃度を、ビット線に接続されている側のハロ領域の不純物濃度よりも高くしたアクセストランジスタが提案されている。なお、ハロ領域とは、微細化されるトランジスタにおいて、ショートチャネル効果を抑制するために形成される不純物領域である。また、ハロ領域を形成するイオン注入は、ポケット注入とも称される。一方、非特許文献３では、ＳＲＡＭを構成するトランジスタのしきい値電圧のばらつきを抑えるためのレイアウトが提案されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Jae-Joon  Kim,  Aditya  Bansal,  Rahul  Rao,  Shih-Hsien  Lo,  and  Ching-Te  Chuang,  “Relaxing  Conflict  Between  Read  Stability  and  Writability  in  6T  SRAM  Cell  Using  Asymmetric  Transistors”,  IEEE  ELECTRON  DEVICE  LETTERS,  VOL.30,  NO.8,  AUGUST  2009.
【非特許文献２】Koji  Nii  et  al.,  “A  0.5V  100MHz  PD-SOI  SRAM  with  Enhanced  Read  Stability  and  Write  Margin  by  Asymmetric  MOSFET  and  Forward  Body  Bias”,  Solid-State  Circuits  Conference  Digest  of  Technical  Papers(ISSCC),  Feb.  2010,  pp.356-357.
【非特許文献３】Shigeki  Ohbayashi  et  al.,  “A  65-nm  SoC  Embedded  6T-SRAM  Designed  for  Manufacturability  With  Read  and  Write  Operation  Stabilizing  Circuits”,  IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS,  VOL.42,  No.4,  APRIL  2007,  pp.820-829.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したアクセストランジスタを備えたＳＲＡＭでは、次のような問題点があった。【０００９】
ハロ領域は、アクセストランジスタの他に、ドライブトランジスタやロードトランジスタにも形成される。ドライブトランジスタおよびロードトランジスタにそれぞれ形成される１対のハロ領域の不純物濃度は同じ不純物濃度（対称）とされる。アクセストランジスタとドライブトランジスタとしてＮＭＩＳ（N  channel  type  metal  Insulator  Semiconductor）トランジスタが形成され、そのハロ領域はｐ型の不純物領域として形成される。一方、ロードトランジスタとしてＰＭＩＳ（P  channel  type  metal  Insulator  Semiconductor）トランジスタが形成され、そのハロ領域はｎ型の不純物領域として形成される。【００１０】
上述したＳＲＡＭ（メモリセル）では、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのそれぞれに対して、それぞれ不純物濃度が同じ１対のハロ領域を形成するために、注入マスクとして３つのレジストマスクが形成される。そして、アクセストランジスタに対しては、１対のハロ領域のうちの一方のハロ領域の不純物濃度を他方のハロ領域の不純物濃度よりも高くするために、注入マスクとして、さらに１つのレジストマスクが形成される。こうして、従来のＳＲＡＭを備えた半導体装置では、ＳＲＡＭメモリセルをなす各トランジスタのハロ領域を形成するために、少なくとも４つの注入マスクが必要とされる。【００１１】
本発明は、従来のＳＲＡＭを備えた半導体装置に対して改善を提案するものであり、その１つの目的は、注入マスクの低減が図られる半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、ビット線対と、接地配線と、第１素子形成領域および第２素子形成領域と、アクセストランジスタと、ドライブトランジスタと有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。ビット線対は、データの入出力を行う。接地配線には接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に位置するアクセスゲート電極を含む。ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン領域、ならびに、第３ソース・ドレイン領域と第４ソース・ドレイン領域とによって挟まれた領域上に位置するドライブゲート電極を含む。アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、アクセスゲート電極の直下の領域において、ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレイン領域に隣接するように形成されている。第２不純物濃度は第１不純物濃度よりも高く設定されている。第３不純物濃度は第４不純物濃度よりも高く設定されている。第１不純物濃度と第４不純物濃度とは異なる不純物濃度に設定されている（請求項１）。【００１３】
本発明に係る他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、第１ビット線対および第２ビット線対と、接地配線と、第１素子形成領域および第２素子形成領域と、第１アクセストランジスタと、ドライブトランジスタと、第２アクセストランジスタとを有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。第１ビット線対および第２ビット線対は、データの入出力をそれぞれ行う。接地配線には接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。第１アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に位置する第１アクセスゲート電極を含む。ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン、ならびに、第３ソース・ドレイン領域と第４ソース・ドレインとによって挟まれた領域上に位置するドライブゲート電極を含む。第２アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレインおよび第６ソース・ドレイン、ならびに、第５ソース・ドレインと第６ソース・ドレインとによって挟まれた領域上に位置する第２アクセスゲート電極を含む。第１アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、第１アクセスゲート電極の直下の領域において、第１ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、第１アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレインに隣接するように形成されている。第２アクセストランジスタは、第５不純物濃度を有する第２導電型の第５ハロ領域と、第６不純物濃度を有する第２導電型の第６ハロ領域とを備えている。第５ハロ領域は、第２アクセスゲート電極の直下の領域において、第２ビット線対の所定のビット線に電気的に接続されている第５ソース・ドレインに隣接するように形成されている。第６ハロ領域は、第２アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第６ソース・ドレインに隣接するように形成されている。第２不純物濃度は、第１不純物濃度よりも高く設定されている。第３不純物濃度は、第４不純物濃度よりも高く設定されている。第１不純物濃度と第４不純物濃度とは異なる不純物濃度に設定されている。第５不純物濃度は第６不純物濃度よりも低く設定されている（請求項４）。【００１４】
本発明に係るさらに他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、第１ビット線対および第２ビット線対と、接地配線と、第１素子形成領域および第２素子形成領域と、第１アクセストランジスタと、第１ドライブトランジスタと、第２アクセストランジスタと、第２ドライブトランジスタとを有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。第１ビット線対および第２ビット線対は、データの入出力をそれぞれ行う。接地配線には接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。第１アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に位置する第１アクセスゲート電極を含む。第１ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン、ならびに、第３ソース・ドレイン領域と第４ソース・ドレインとによって挟まれた領域上に位置する第１ドライブゲート電極を含む。第２アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレインおよび第６ソース・ドレイン、ならびに、第５ソース・ドレインと第６ソース・ドレインとによって挟まれた領域上に位置する第２アクセスゲート電極を含む。第２ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第７ソース・ドレインおよび第８ソース・ドレイン、ならびに、第７ソース・ドレインと第８ソース・ドレインとによって挟まれた領域上に位置する第２ドライブゲート電極を含む。第１アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、第１アクセスゲート電極の直下の領域において、第１ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。第１ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、第１ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、第１ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレインに隣接するように形成されている。第２アクセストランジスタは、第５不純物濃度を有する第２導電型の第５ハロ領域と、第６不純物濃度を有する第２導電型の第６ハロ領域とを備えている。第５ハロ領域は、第２アクセスゲート電極の直下の領域において、第２ビット線対の所定のビット線に電気的に接続されている第５ソース・ドレインに隣接するように形成されている。第６ハロ領域は、第２アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第６ソース・ドレインに隣接するように形成されている。第２ドライブトランジスタは、第７不純物濃度を有する第２導電型の第７ハロ領域と、第８不純物濃度を有する第２導電型の第８ハロ領域とを備えている。第７ハロ領域は、第２ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第７ソース・ドレインに隣接するように形成されている。第８ハロ領域は、第２ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第８ソース・ドレインに隣接するように形成されている。第２不純物濃度は、第１不純物濃度よりも高く設定されている。第３不純物濃度は、第４不純物濃度よりも高く設定されている。第１不純物濃度と第４不純物濃度とは異なる不純物濃度に設定されている。第５不純物濃度は第６不純物濃度よりも低く設定されている。第７不純物濃度は第８不純物濃度よりも高く設定されている（請求項８）。【００１５】
本発明に係るさらに他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、第１ビット線対と、読み出しビット線と、接地配線と、第１素子形成領域および第２素子形成領域と、第１アクセストランジスタと、第１ドライブトランジスタと、第２ドライブトランジスタと、第２アクセストランジスタとを有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。第１ビット線対は、データの入出力を行う。読み出しビット線は、データの出力を行う。接地配線には接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。第１アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に位置する第１アクセスゲート電極を含む。第１ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン、ならびに、第３ソース・ドレイン領域と第４ソース・ドレインとによって挟まれた領域上に位置する第１ドライブゲート電極を含む。第２ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレインおよび第６ソース・ドレイン、ならびに、第５ソース・ドレインと第６ソース・ドレインとによって挟まれた領域上に位置する第２ドライブゲート電極を含む。第２アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第７ソース・ドレインおよび第８ソース・ドレイン、ならびに、第７ソース・ドレインと第８ソース・ドレインとによって挟まれた領域上に位置する第２アクセスゲート電極を含む。第１アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、第１アクセスゲート電極の直下の領域において、第１ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、第１アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。第１ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、第１ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、第１ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレインに隣接するように形成されている。第２ドライブトランジスタは、第５不純物濃度を有する第２導電型の第５ハロ領域と、第６不純物濃度を有する第２導電型の第６ハロ領域とを備えている。第５ハロ領域は、第２ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第５ソース・ドレインに隣接するように形成されている。第６ハロ領域は、第２ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第６ソース・ドレインに隣接するように形成されている。第２アクセストランジスタは、第７不純物濃度を有する第２導電型の第７ハロ領域と、第８不純物濃度を有する第２導電型の第８ハロ領域とを備えている。第７ハロ領域は、第２アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第７ソース・ドレインに隣接するように形成されている。第８ハロ領域は、第２アクセスゲート電極の直下の領域において、読み出しビット線に電気的に接続されている第８ソース・ドレインに隣接するように形成されている。第２不純物濃度は、第１不純物濃度よりも高く設定されている。第３不純物濃度は、第４不純物濃度よりも高く設定されている。第１不純物濃度と第４不純物濃度とは異なる不純物濃度に設定されている。第５不純物濃度と第６不純物濃度とは同じ不純物濃度に設定されている。第７不純物濃度と第８不純物濃度とは同じ不純物濃度に設定されている（請求項１０）。【００１６】
本発明に係るさらに他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、ビット線対と、接地配線と、第１素子形成領域および第２素子形成領域と、アクセストランジスタと、ドライブトランジスタとを有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。ビット線対は、データの入出力を行う。接地配線には、接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に、第１方向に沿って位置するアクセスゲート電極を含む。ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン、ならびに、第３ソース・ドレイン領域と第４ソース・ドレインとによって挟まれた領域上に、第１方向と交差する第２方向に沿って位置するドライブゲート電極を含む。アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、アクセスゲート電極の直下の領域において、ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレインに隣接するように形成されている。第２不純物濃度は、第１不純物濃度よりも高く設定されている。第３不純物濃度と第４不純物濃度とは同じ不純物濃度に設定されている。第３不純物濃度および第４不純物濃度は、第１不純物濃度と同じ不純物濃度か、第１不純物濃度よりも低く設定されている（請求項１１）。【００１７】
本発明のさらに他の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する。第１素子形成領域において、互いに距離を隔てられた、ビット線対の所定のビット線に電気的に接続される第１ソース・ドレイン領域が形成されることになる第１領域と、ストレージノードに電気的に接続される第２ソース・ドレイン領域が形成されることになる第２領域との間に挟まれた領域上に、アクセスゲート構造を形成するとともに、互いに距離を隔てられた、ストレージノードに電気的に接続される第３ソース・ドレイン領域が形成されることになる第３領域と、接地配線に電気的に接続される第４ソース・ドレイン領域が形成されることになる第４領域との間に挟まれた領域上に、ドライブゲート構造を形成する。アクセスゲート構造における、第２領域の側に位置する第１側面を露出するとともに、第２領域、ドライブゲート構造、第３領域および第４領域を露出し、アクセスゲート構造における、第１領域の側に位置する第２側面、第１領域および第２素子形成領域を覆う第１ハロ注入マスクを形成する。第１ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第２導電型の第１不純物を注入する。ドライブゲート構造における、第３領域の側に位置する第１側面を露出するとともに、第３領域、アクセスゲート構造、第１領域および第２領域を露出し、ドライブゲート構造における、第４領域の側に位置する第２側面、第４領域および第２素子形成領域を覆う第２ハロ注入マスクを形成する。第２ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第２導電型の第２不純物を注入する。第１導電型の不純物を注入することにより、第１ソース・ドレイン領域、第２ソース・ドレイン領域、第３ソース・ドレイン領域および第４ソース・ドレイン領域を形成する。第２導電型の第１不純物を注入し、第２導電型の第２不純物を注入し、第１ソース・ドレイン領域〜第４ソース・ドレイン領域を形成することにより、アクセスゲート構造の直下の領域では、第１ソース・ドレイン領域に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域が形成されるとともに、第２ソース・ドレイン領域に隣接するように、第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域が形成される。また、ドライブゲート構造の直下の領域では、第３ソース・ドレイン領域に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域が形成されるとともに、第４ソース・ドレイン領域に隣接するように、第３不純物濃度よりも低く第１不純物濃度とは異なる第４不純物濃度を有する第２導電型の第４ハロ領域が形成される（請求項１２）。【００１８】
本発明のさらに他の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する。第１素子形成領域において、互いに距離を隔てられた、第１ビット線対の所定のビット線に電気的に接続される第１ソース・ドレイン領域が形成されることになる第１領域と、ストレージノードに電気的に接続される第２ソース・ドレイン領域が形成されることになる第２領域との間に挟まれた領域上に、第１アクセスゲート構造を形成する。互いに距離を隔てられた、ストレージノードに電気的に接続される第３ソース・ドレイン領域が形成されることになる第３領域と、接地配線に電気的に接続される第４ソース・ドレイン領域が形成されることになる第４領域との間に挟まれた領域上に、第１ドライブゲート構造を形成する。互いに距離を隔てられた、第１ビット線対とは異なる第２ビット線対の所定のビット線に電気的に接続される第５ソース・ドレイン領域が形成されることになる第５領域と、ストレージノードに電気的に接続される第６ソース・ドレイン領域が形成されることになる第６領域との間に挟まれた領域上に、第２アクセスゲート構造を形成する。第１アクセスゲート構造における、第２領域の側に位置する第１側面、第２領域、第１ドライブゲート構造、第３領域、第４領域、第２アクセスゲート構造における、第６領域の側に位置する第１側面および第６領域を露出し、第１アクセスゲート構造における、第１領域の側に位置する第２側面、第１領域、第２アクセスゲート構造における、第５領域の側に位置する第２側面、第５領域および第２素子形成領域を覆う第１ハロ注入マスクを形成する。第１ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第２導電型の第１不純物を注入する。第１ドライブゲート構造における、第３領域の側に位置する第１側面、第３領域、第１アクセスゲート構造、第１領域、第２領域、第２アクセスゲート構造、第５領域、第６領域を露出し、第１ドライブゲート構造における、第４領域の側に位置する第２側面、第４領域および第２素子形成領域を覆う第２ハロ注入マスクを形成する。第２ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第２導電型の第２不純物を注入する。第１導電型の不純物を注入することにより、第１ソース・ドレイン領域、第２ソース・ドレイン領域、第３ソース・ドレイン領域、第４ソース・ドレイン領域、第５ソース・ドレイン領域および第６ソース・ドレイン領域を形成する。第２導電型の第１不純物を注入し、第２導電型の第２不純物を注入し、第１ソース・ドレイン領域〜第６ソース・ドレイン領域を形成することにより、第１アクセスゲート構造の直下の領域では、第１ソース・ドレイン領域に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域が形成されるとともに、第２ソース・ドレイン領域に隣接するように、第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域が形成される。また、第１ドライブゲート構造の直下の領域では、第３ソース・ドレイン領域に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域が形成されるとともに、第４ソース・ドレイン領域に隣接するように、第３不純物濃度よりも低く第１不純物濃度とは異なる第４不純物濃度を有する第２導電型の第４ハロ領域が形成さる。さらに、第２アクセスゲート構造の直下の領域では、第５ソース・ドレイン領域に隣接するように、第５不純物濃度を有する第２導電型の第５ハロ領域が形成されるとともに、第６ソース・ドレイン領域に隣接するように、第５不純物濃度よりも高い第６不純物濃度を有する第２導電型の第６ハロ領域が形成される（請求項１５）。【００１９】
本発明のさらに他の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する。第１素子形成領域において、互いに距離を隔てられた、ビット線対の所定のビット線に電気的に接続される第１ソース・ドレイン領域が形成されることになる第１領域と、ストレージノードに電気的に接続される第２ソース・ドレイン領域が形成されることになる第２領域との間に挟まれた領域上に、第１方向に沿ってアクセスゲート構造を形成する。互いに距離を隔てられた、ストレージノードに電気的に接続される第３ソース・ドレイン領域が形成されることになる第３領域と、接地配線に電気的に接続される第４ソース・ドレイン領域が形成されることになる第４領域との間に挟まれた領域上に、第１方向と交差する第２方向に沿ってドライブゲート構造を形成する。アクセスゲート構造における、第２領域の側に位置する第１側面、第２領域、ドライブゲート構造における、第３領域の側に位置する第１側面および第３領域を露出する開口部を有し、アクセスゲート構造における、第１領域の側に位置する第２側面、第１領域、ドライブゲート構造における、第４領域の側に位置する第２側面、第４領域および第２素子形成領域を覆う第１ハロ注入マスクを形成する。第１ハロ注入マスクを介して、開口部に露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第１方向の一方と他方とから、および、第２方向の一方と他方とから、それぞれ第２導電型の第１不純物を注入する。アクセスゲート構造、第１領域、第２領域、ドライブゲート構造、第３領域および第４領域を露出し、第２素子形成領域を覆う第２ハロ注入マスクを形成する。第２ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第１方向の一方と他方とから、および、第２方向の一方と他方とから、それぞれ第２導電型の第２不純物を注入する。第１導電型の不純物を注入することにより、第１ソース・ドレイン領域、第２ソース・ドレイン領域、第３ソース・ドレイン領域および第４ソース・ドレイン領域を形成する。第２導電型の第１不純物を注入し、第２導電型の第２不純物を注入し、第１ソース・ドレイン領域〜第４ソース・ドレイン領域を形成することにより、アクセスゲート構造の直下の領域では、第１ソース・ドレイン領域に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域が形成されるとともに、第２ソース・ドレイン領域に隣接するように、第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域が形成される。また、ドライブゲート構造の直下の領域では、第３ソース・ドレイン領域に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域が形成されるとともに、第４ソース・ドレイン領域に隣接するように、第３不純物濃度よりも低い第４不純物濃度を有する第２導電型の第４ハロ領域が形成される（請求項２１）。
【発明の効果】
【００２０】
本発明の各実施の形態に係る半導体装置によれば、第１ハロ領域〜第４ハロ領域を含むハロ領域を形成するためのマスクを低減することができる。また、読み出しマージンと書き込みマージンの双方を向上させることができる。【００２１】
本発明の各実施の形態に係る半導体装置の製造方法によれば、第１ハロ領域〜第４ハロ領域を含むハロ領域を形成するためのマスクを低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１に係る、ＳＲＡＭを備えた半導体装置の配置関係の一例を示す平面図である。
【図２】同実施の形態において、図１に示す点線枠内のＳＲＡＭメモリセルの構成を示す平面図である。
【図３】同実施の形態において、ＳＲＡＭメモリセルの等価回路を示す図である。
【図４】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図５】同実施の形態において、図４に示す断面線Ｖ−Ｖにおける断面図である。
【図６】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図７】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図８】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図９】同実施の形態において、アクセストランジスタを示す部分拡大断面図である。
【図１０】同実施の形態において、アクセストランジスタのハロ領域の不純物濃度プロファイルを示すグラフである。
【図１１】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す平面図である。
【図１３】同実施の形態において、図１２に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す平面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図であり、図１７に示す断面線ＸＶＩＩＩ−ＸＶＩＩＩに対応する断面線における断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程が終了した時点でのボロンの注入の様子を示す平面図である。
【図２１】同実施の形態において、図１９に示す工程の後に行われる工程を示す平面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図であり、図２１に示す断面線ＸＸＩＩ−ＸＸＩＩに対応する断面線における断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す平面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図であり、図２１に示す断面線ＸＸＩＩ−ＸＸＩＩに対応する断面線における断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す平面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図であり、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩに対応する断面線における断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す平面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図であり、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩに対応する断面線における断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、ＳＲＡＭメモリセルにおける読み出し動作時における電流の流れと、書き込み動作時における電流の流れを示す図である。
【図３３】同実施の形態において、アクセストランジスタのハロ領域の不純物濃度およびドライブトランジスタのそれぞれのハロ領域の不純物濃度の高低関係の一例を示すグラフである。
【図３４】同実施の形態において、アクセストランジスタまたはドライブトランジスタを流れる電流を示す図である。
【図３５】同実施の形態において、アクセストランジスタまたはドライブトランジスタにおけるゲート電圧に対する電流特性を示すグラフである。
【図３６】同実施の形態において、アクセストランジスタとドライブトランジスタを流れる電流の大小関係を示すグラフである。
【図３７】比較例に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図３８】比較例に係る半導体装置の製造方法の一工程を示す平面図である。
【図３９】図３８に示す工程の後に行われる工程を示す平面図である。
【図４０】図３９に示す工程の後に行われる工程を示す平面図である。
【図４１】図４０に示す工程の後に行われる工程を示す平面図である。
【図４２】本発明の実施の形態２に係る第１例の半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図４３】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図４４】同実施の形態において、図４３に示す断面線ＸＬＩＶ−ＸＬＩＶにおける断面図である。
【図４５】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図４６】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図４７】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図４８】同実施の形態において、第１例の半導体装置の製造方法の一工程を示す平面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す平面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す平面図である。
【図５１】本発明の実施の形態２に係る第２例の半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す図である。
【図５２】同実施の形態において、図５１に示す断面線ＬＩＩ−ＬＩＩにおける断面図である。
【図５３】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図５４】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図５５】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図５６】同実施の形態において、第２例の半導体装置の製造方法の一工程を示す平面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す平面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す平面図である。
【図５９】本発明の実施の形態２に係る第３例の半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図６０】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図６１】同実施の形態において、図６０に示す断面線ＬＸＩ−ＬＸＩにおける断面図である。
【図６２】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図６３】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図６４】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図６５】同実施の形態において、第２例の半導体装置の製造方法の一工程を示す平面図である。
【図６６】同実施の形態において、図６５に示す工程の後に行われる工程を示す平面図である。
【図６７】同実施の形態において、図６６に示す工程の後に行われる工程を示す平面図である。
【図６８】本発明の実施の形態３に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図６９】同実施の形態において、図６８に示す断面線ＬＸＩＸ−ＬＸＩＸにおける断面図である。
【図７０】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図７１】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図７２】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図７３】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図７４】同実施の形態において、図７３に示す工程の後に行われる工程を示す平面図である。
【図７５】同実施の形態において、図７４に示す工程の後に行われる工程を示す平面図である。
【図７６】本発明の実施の形態４に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図７７】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図７８】同実施の形態において、図７７に示す断面線ＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩにおける断面図である。
【図７９】同実施の形態において、図７７に示す断面線ＬＸＸＩＸ−ＬＸＸＩＸにおける断面図である。
【図８０】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図８１】同実施の形態において、図８０に示す工程の後に行われる工程を示す平面図である。
【図８２】同実施の形態において、図８１に示す工程の後に行われる工程を示す平面図である。
【図８３】本発明の実施の形態５に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図８４】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図８５】同実施の形態において、図８４に示す工程の後に行われる工程を示す平面図である。
【図８６】同実施の形態において、図８５に示す工程の後に行われる工程を示す平面図である。
【図８７】本発明の実施の形態６に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図８８】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図８９】同実施の形態において、図８８に示す断面線ＬＸＸＸＩＸ−ＬＸＸＸＩＸにおける断面図である。
【図９０】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図９１】同実施の形態において、図９０に示す工程の後に行われる工程を示す平面図である。
【図９２】同実施の形態において、図９１に示す工程の後に行われる工程を示す平面図である。
【図９３】本発明の実施の形態７に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図９４】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図９５】同実施の形態において、図９４に示す工程の後に行われる工程を示す平面図である。
【図９６】同実施の形態において、図９５に示す工程の後に行われる工程を示す平面図である。
【図９７】本発明の実施の形態８に係る第１例の半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図９８】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図９９】同実施の形態において、図９８に示す断面線ＸＣＩＸ−ＸＣＩＸにおける断面図である。
【図１００】同実施の形態において、第１例の半導体装置の製造方法の一工程を示す平面図である。
【図１０１】同実施の形態において、図１００に示す工程の後に行われる工程を示す平面図である。
【図１０２】同実施の形態において、図１０１に示す工程の後に行われる工程を示す平面図である。
【図１０３】本発明の実施の形態８に係る第２例の半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図１０４】同実施の形態において、第２例の半導体装置の製造方法の一工程を示す平面図である。
【図１０５】同実施の形態において、図１０４に示す工程の後に行われる工程を示す平面図である。
【図１０６】同実施の形態において、図１０５に示す工程の後に行われる工程を示す平面図である。
【図１０７】本発明の実施の形態９に係る半導体装置におけるＳＲＡＭメモリセルのレイアウトを示す図である。
【図１０８】同実施の形態において、ＳＲＡＭメモリセルの等価回路を示す図である。
【図１０９】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図１１０】同実施の形態において、図１０９に示す断面線ＣＸ−ＣＸにおける断面図である。
【図１１１】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図１１２】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図１１３】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図１１４】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１１５】同実施の形態において、図１１４に示す工程の後に行われる工程を示す平面図である。
【図１１６】同実施の形態において、図１１５に示す工程の後に行われる工程を示す断面図であり、図１１５に示す断面線ＣＸＶＩ−ＣＸＶＩに対応する断面線における断面図である。
【図１１７】同実施の形態において、図１１６に示す工程の後に行われる工程を示す断面図であり、図１１５に示す断面線ＣＸＶＩ−ＣＸＶＩに対応する断面線における断面図である。
【図１１８】同実施の形態において、図１１７に示す工程の後に行われる工程を示す断面図であり、図１１５に示す断面線ＣＸＶＩ−ＣＸＶＩに対応する断面線における断面図である。
【図１１９】同実施の形態において、図１１８に示す工程の後に行われる工程を示す断面図であり、図１１５に示す断面線ＣＸＶＩ−ＣＸＶＩに対応する断面線における断面図である。
【図１２０】同実施の形態において、図１１９に示す工程の後に行われる工程を示す平面図である。
【図１２１】同実施の形態において、図１２０に示す工程の後に行われる工程を示す断面図であり、図１２０に示す断面線ＣＸＸＩ−ＣＸＸＩに対応する断面線における断面図である。
【図１２２】同実施の形態において、図１２１に示す工程の後に行われる工程を示す断面図であり、図１２０に示す断面線ＣＸＸＩ−ＣＸＸＩに対応する断面線における断面図である。
【図１２３】同実施の形態において、図１２２に示す工程の後に行われる工程を示す断面図であり、図１２０に示す断面線ＣＸＸＩ−ＣＸＸＩに対応する断面線における断面図である。
【図１２４】同実施の形態において、図１２３に示す工程の後に行われる工程を示す断面図であり、図１２０に示す断面線ＣＸＸＩ−ＣＸＸＩに対応する断面線における断面図である。
【図１２５】同実施の形態において、図１２４に示す工程の後に行われる工程を示す平面図である。
【図１２６】同実施の形態において、図１２５に示す工程の後に行われる工程を示す断面図であり、図１２５に示す断面線ＣＸＸＶＩ−ＣＸＸＶＩに対応する断面線における断面図である。
【図１２７】同実施の形態において、図１２６に示す工程の後に行われる工程を示す平面図である。
【図１２８】同実施の形態において、図１２７に示す工程の後に行われる工程を示す断面図であり、図１２７に示す断面線ＣＸＸＶＩＩＩ−ＣＸＸＶＩＩＩに対応する断面線における断面図である。
【図１２９】同実施の形態において、図１２８に示す工程の後に行われる工程を示す断面図である。
【図１３０】同実施の形態において、図１２９に示す工程の後に行われる工程を示す断面図である。
【図１３１】同実施の形態において、図１３０に示す工程の後に行われる工程を示す断面図である。
【図１３２】本発明の実施の形態１０に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図１３３】同実施の形態において、図１３２に示す断面線ＣＸＸＸＩＩＩ−ＣＸＸＸＩＩＩにおける断面図である。
【図１３４】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図１３５】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図１３６】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図１３７】同実施の形態において、図１３６に示す工程の後に行われる工程を示す平面図である。
【図１３８】同実施の形態において、図１３７に示す工程の後に行われる工程を示す平面図である。
【図１３９】本発明の実施の形態１１に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図１４０】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図１４１】同実施の形態において、図１４０に示す断面線ＣＸＬＩ−ＣＸＬＩにおける断面図である。
【図１４２】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図１４３】同実施の形態において、図１４２に示す工程の後に行われる工程を示す平面図である。
【図１４４】同実施の形態において、図１４３に示す工程の後に行われる工程を示す平面図である。
【図１４５】本発明の実施の形態１２に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図１４６】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図１４７】同実施の形態において、図１４６に示す断面線ＣＸＬＶＩＩ−ＣＸＬＶＩＩにおける断面図である。
【図１４８】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図１４９】同実施の形態において、図１４８に示す工程の後に行われる工程を示す平面図である。
【図１５０】同実施の形態において、図１４９に示す工程の後に行われる工程を示す平面図である。
【発明を実施するための形態】
【００２３】
実施の形態１
まず、メモリセルとしてＳＲＡＭを適用したＳＯＣと称される半導体装置の一例について説明する。図１に示すように、半導体装置ＳＣＤでは、マイクロコントロールユニット、アナログデジタル変換器、デジタルアナログ変換器、バスコントローラなど、それぞれ特定の機能を実現する複数のロジック回路ＬＣ、そのロジック回路のいくつかに接続されてデータを一時記憶するＳＲＡＭ部ＳＲ等が１つのチップに搭載されている。ロジック回路ＬＣおよびＳＲＡＭ部ＳＲを取り囲むように、ＩＯ領域ＩＯが形成されている。図２に示すように、ＳＲＡＭ部ＳＲは、行列状に配置された複数のメモリセルを有したＳＲＡＭメモリセルアレイＭＡ、ＸデコーダＸＤ、ＹデコーダＹＤ、センスアンプＳＡ、ライトドライバＷＤおよび主制御回路ＭＣを備えている。
【００２４】
次に、ＳＲＡＭメモリセルの等価回路について説明する。図３に示すように、ＳＲＡＭメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、２つのアクセストランジスタＡＴ１，ＡＴ２とにより構成される。フリップフロップには、クロスカップリングさせた２つのストレージノードＳＮ，／ＳＮが設けられている。アクセストランジスタＡＴ１，ＡＴ２は、ストレージノードＳＮ，／ＳＮとビット線ＢＬ，／ＢＬとの間に接続されている。アクセストランジスタＡＴ１，ＡＴ２のゲートは、ワード線ＷＬに接続されている。
【００２５】
フリップフロップでは、ストレージノードＳＮ，／ＳＮと接地配線（ＶＳＳ）との間にドライブトランジスタＤＴ１，ＤＴ２が接続されている。また、ストレージノードＳＮ，／ＳＮと電源配線（ＶＤＤ）との間にロードトランジスタＬＴ１，ＬＴ２が接続されている。ドライブトランジスタＤＴ１のゲート、ロードトランジスタＬＴ１のゲートおよびストレージノード／ＳＮが互いに電気的に接続されている。また、ドライブトランジスタＤＴ２のゲート、ロードトランジスタＬＴ２のゲートおよびストレージノードＳＮが互いに電気的に接続されている。
【００２６】
データの読み出しおよび書き込み前には、ビット線ＢＬ、／ＢＬはともにＨレベルにプリチャージされる。たとえば、ストレージノードＳＮ、／ＳＮにそれぞれＨレベル、Ｌレベルを記憶するメモリセルにおいて、データを読み出す際には、オンしているドライブトランジスタＤＴ２がビット線／ＢＬにチャージされた電荷をアクセストランジスタＡＴ２を介して引き抜き、ビット線／ＢＬの電位を下げる。図示しないセンスアンプがビット線／ＢＬの電圧低下を検知する。また、同メモリセルのデータを書き換える際には、図示しないライトドライバがＨレベルにチャージされたビット線ＢＬおよびアクセストランジスタＡＴ１を介してストレージノードＮ１にチャージされた電荷を引き抜く動作を行う。
【００２７】
本半導体装置の複数のＳＲＡＭメモリセルのそれぞれにおいて、アクセストランジスタＡＴ１，ＡＴ２では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＢの不純物濃度よりも高く設定されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。さらに、ハロ領域ＡＨＢの不純物濃度とハロ領域ＤＨＥの不純物濃度とは、こと名不純物濃度に設定され、ここでは、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低く設定されている。
【００２８】
次に、ＳＲＡＭメモリセルの構造について説明する。図４は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。各ＳＲＡＭメモリセルのトランジスタおよびコンタクトは、その隣接するメモリセルと鏡面対称に配置される。代表的にＳＲＡＭメモリセルＭＡ１は、アクセストランジスタＡＴ１，ＡＴ２、ドライブトランジスタＤＴ１，ＤＴ２およびロードトランジスタＬＴ１，ＬＴ２を有する。
【００２９】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＮには、ｎチャネル型のＭＩＳトランジスタとして、アクセストランジスタＡＴ１，ＡＴ２とドライブトランジスタＤＴ１，ＤＴ２が形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。素子形成領域ＦＲＰには、ｐチャネル型のＭＩＳトランジスタとして、ロードトランジスタＬＴ１，ＬＴ１が形成されている。
【００３０】
アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２と、ドライブトランジスタＤＴ１，ＤＴ２のドライブゲート電極ＤＧ１，ＤＧ２は、素子形成領域ＦＲＮを横切るように形成されている。ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【００３１】
図５は、図４において互いに隣接するＳＲＡＭメモリセルＭＡ１、ＭＡ２のドライブトランジスタＤＴ１、アクセストランジスタＡＴ１を通る断面線Ｖ−Ｖに沿った断面図である。図５に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【００３２】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。
【００３３】
各ソース・ドレイン領域ＳＤには、その表面から所定の深さにわたりエクステンション領域ＥＲが形成され、さらに、金属シリサイド膜ＳＣＬが形成されている。アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１等を覆うように、シリコン窒化膜等のストレスライナー膜ＳＬが形成されている。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate）膜）等の層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１およびストレスライナー膜ＳＬを貫通して金属シリサイド膜ＳＣＬ（ソース・ドレイン領域ＳＤ）に電気的に接続されるプラグＰＧが形成されている。プラグＰＧは、ＴｉＮ膜等のバリア金属膜ＢＡ１とタングステン膜ＴＬ１を含んでいる。
【００３４】
ソース・ドレイン領域ＳＤＥに位置する金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧは、コンタクトＶＳＳＣを構成する。また、ソース・ドレイン領域ＳＤＳに位置する金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧは、コンタクトＳＮＣ（またはストレージノード）を構成する。そして、ソース・ドレイン領域ＳＤＢに位置する金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧは、コンタクトＢＬＣを構成する。
【００３５】
プラグＰＧを覆うように、層間絶縁膜ＩＬ１上にシリコン窒化膜等のエッチングストッパ膜ＥＳが形成されている。そのエッチングストッパ膜ＥＳ上にシリコン酸化膜等の層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２およびエッチングストッパ膜ＥＳを貫通してプラグＰＧに電気的に接続される銅配線ＣＷ１が形成されている。銅配線ＣＷ１はＴａＮ膜等のバリア金属膜ＢＡ２と銅膜ＣＬ１とを含み、第１金属配線を構成する。図５では図示されていないが、第１金属配線より上層にさらに多層の金属配線が形成される。
【００３６】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図６は、トランジスタと第１金属配線との接続構造を示す平面図である。図７は、第１金属配線と第２金属配線との接続構造を示す平面図である。図８は、第２金属配線と第３金属配線との接続構造を示す平面図である。図６〜図８は、１つのメモリセルに対する多層配線構造を示すものであるが、その隣接するＳＲＡＭメモリセル上の多層配線構造は、図６〜図８と鏡面対称に配線パターンが形成されるので、ＳＲＡＭメモリセルＭＡ１について主に説明する。
【００３７】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトＢＬＣ（プラグＰＧ）、第１金属配線ＢＬＭ１（銅配線ＣＷ１）およびヴィアＢＬＶ１を介して、ビット線ＢＬとしての第２金属配線ＢＬＭ２に電気的に接続されている。アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクトＳＮＣ（プラグＰＧ）、第１金属配線ＳＮＭ１（銅配線ＣＷ１）およびコンタクトＬＧＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方と、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【００３８】
また、アクセストランジスタＡＴ１の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＳ）は、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１は、コンタクトＷＬＣ（プラグＰＧ）、第１金属配線ＷＬＭ１（銅配線ＣＷ１）、ヴィアＢＬＶ１、第２金属配線ＷＬＭ２およびヴィアＷＬＶ２を介して、ワード線ＷＬとしての第３金属配線ＷＬＭ３に電気的に接続されている。
【００３９】
ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）、第１金属配線ＶＳＳＭ１（銅配線ＣＷ１）、ヴィアＶＳＳＶ１、第２金属配線ＶＳＳＭ２およびヴィアＶＳＳＶ２を介して、接地電位が与えられる接地配線ＶＳＳとしての第３金属配線ＶＳＳＭ３に電気的に接続されている。ロードトランジスタＬＴ１の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣ、第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）およびヴィアＶＤＤＶ１を介して、電源配線ＶＤＤとしての第２金属配線ＶＤＤＭ２に電気的に接続されている。
【００４０】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域の一方は、コンタクト／ＢＬＣ（プラグＰＧ）、第１金属配線／ＢＬＭ１（銅配線ＣＷ１）およびヴィア／ＢＬＶ１を介して、ビット線／ＢＬとしての第２金属配線／ＢＬＭ２に電気的に接続されている。アクセストランジスタＡＴ２の１対のソース・ドレイン領域の他方は、コンタクト／ＳＣＮ（プラグＰＧ）、第１金属配線／ＳＮＭ１およびコンタクト／ＬＧＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方と、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。また、アクセストランジスタＡＴ２の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【００４１】
アクセストランジスタＡＴ２のアクセスゲート電極ＡＧ２は、コンタクトＷＬＣ、第１金属配線ＷＬＭ１（銅配線ＣＷ１）、ヴィアＷＬＶ１、第２金属配線ＷＬＭ２およびヴィアＷＬＶ２を介して、ワード線ＷＬとしての第３金属配線ＷＬＭ３に電気的に接続されている。ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の他方は、コンタクトＶＳＳＣ（プラグＰＧ）、第１配線ＶＳＳＭ１（銅配線ＣＷ１）、ヴィアＶＳＳＶ１、第２金属配線ＶＳＳＭ２およびヴィアＶＳＳＶ２を介して、接地電位が与えられる接地配線ＶＳＳとしての第３金属配線ＶＳＳＭ３に電気的に接続されている。ロードトランジスタＬＴ２の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣ、第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）およびヴィアＶＤＤＶ１を介して、電源電位が与えられる電源配線Ｖｄｄとしての第２金属配線ＶＤＤＭ２に電気的に接続されている。
【００４２】
こうして、ＳＲＡＭメモリセルＭＡ１では、コンタクトＷＬＣにはワード線ＷＬが接続される。コンタクトＶＳＳＣには接地配線ＶＳＳが接続される。コンタクトＶＤＤＣには電源配線ＶＤＤが接続される。コンタクトＢＬＣにはビット線ＢＬが接続され、コンタクト／ＢＬＣにはビット線／ＢＬが接続される。また、コンタクトＳＮＣがストレージノードＳＮを構成し、コンタクト／ＳＮＣがストレージノード／ＳＮを構成する。
【００４３】
また、ＳＲＡＭメモリセルＭＡ１に隣接するＳＲＡＭメモリセルＭＡ２では、コンタクトＳＮＣはＳＲＡＭメモリセルＭＡ２のストレージノードＳＮを構成する。コンタクトＶＳＳＣには接地配線ＶＳＳが接続される。ビット線ＢＬに接続されるコンタクトＢＬＣはＳＲＡＭメモリセルＭＡ１とＳＲＡＭメモリセルＭＡ２とで共有される。
【００４４】
次に、アクセストランジスタの構造について詳しく説明する。なお、断面構造として、図４に示す断面線Ｖ−Ｖに対応する断面線に沿った断面構造を示す。図９に示すように、素子形成領域ＦＲＮ（図４参照）を横切るように形成されたアクセストランジスタＡＴ１（ＡＴ２）のアクセスゲート電極ＡＧ１は、ＳｉＯＮ等の界面層（Inter  Layer）ＳＦ上に、それぞれＬａを含有したＨｆＯ2、ＨｆＳｉＯＮなど所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、ＴｉＮなど所定の仕事関数を有する金属膜ＭＬおよびポリシリコン膜ＰＳを積層させる態様で形成され、ポリシリコン膜ＰＳの表面にはさらにニッケルシリサイド等の金属シリサイド膜ＳＣＬが形成されている。
【００４５】
アクセスゲート電極ＡＧ１（ＡＧ２）の両側面上には、たとえばシリコン窒化膜等のオフセットスペーサＯＳが形成されている。そのオフセットスペーサＯＳの上には、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩからなるサイドウォールスペーサＳＷが形成されている。
【００４６】
アクセスゲート電極ＡＧ１（ＡＧ２）を挟んで、アクセスゲート電極ＡＧ１（ＡＧ１）が延在する方向と直交（ゲート長方向）する一方の素子形成領域の部分には、ハロ領域ＡＨＳ、エクステンション領域ＥＲ、ソース・ドレイン領域ＳＤおよび金属シリサイド膜ＳＣＬが形成されている。一方、アクセスゲート電極ＡＧ１（ＡＧ１）が延在する方向と直交する他方の素子形成領域の部分には、ハロ領域ＡＨＢ、エクステンション領域ＥＲ、ソース・ドレイン領域ＳＤおよび金属シリサイド膜ＳＣＬが形成されている。
【００４７】
図９に示すように、ハロ領域ＡＨＳ，ＡＨＢは、一対のソース・ドレイン領域ＳＤの互いに対向する部分にそれぞれ隣接した領域にあり、サイドウォールスペーサＳＷの直下の領域からアクセスゲート電極ＡＧ１（ＡＧ２）の直下の領域に達するように形成されている。ハロ領域ＨＲの不純物濃度は１×１０18／ｃｍ3〜１×１０19／ｃｍ3のオーダであるが、本半導体装置では、ハロ領域ＡＨＳの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも高く設定されている。
【００４８】
図１０に、ハロ領域の不純物濃度プロファイルを示す。横軸は、アクセスゲート電極ＡＧ１（ＡＧ２）の側面下端部の半導体基板の表面の部分からの深さ（矢印Ｆ１，Ｆ２）を示し、縦軸はＰ型不純物の不純物濃度を示す。ハロ領域ＡＨＳ，ＡＨＢでは、アクセスゲート電極ＡＧ１（ＡＧ２）の側面下端部の半導体基板の表面の部分において、ハロ領域ＡＨＳの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも高い。また、それぞれ表面から所定の深さｆ１、ｆ２において不純物濃度のピーク（極大値）が最初に現れる。ハロ領域ＡＨＳの不純物濃度のピークは、ハロ領域ＡＨＢの不純物濃度のピークよりも高く、ハロ領域ＡＨＳでは約６×１０18／ｃｍ3であり、ハロ領域ＡＨＢでは約５×１０18／ｃｍ3である。なお、ＳＲＡＭメモリセルのエクステンション領域ＥＲ（図５、図９参照）の不純物濃度は５×１０20／ｃｍ3〜１×１０21／ｃｍ3であり、ソース・ドレイン領域ＳＤ（図５、図９参照）の不純物濃度は約５×１０21／ｃｍ3である。
【００４９】
上述したように、本半導体装置では、ハロ領域として、アクセスゲート電極ＡＧ１，ＡＧ２の直下の領域に形成されるハロ領域ＡＨＳ，ＡＨＢの他に、ドライブゲート電極ＤＧ１の直下の領域に形成されるハロ領域ＤＨＳ，ＤＨＥがある（図５参照）。ハロ領域ＤＨＳ，ＤＨＥでは、ハロ領域ＤＨＳの不純物濃度が、ハロ領域ＤＨＥの不純物濃度よりも高く設定されている。また、ハロ領域ＤＨＳの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも高く設定され、ハロ領域ＤＨＥの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低く設定されている。後述するように、本半導体装置では、ハロ領域ＡＨＳ，ＡＨＢ，ＤＨＳ，ＤＨＥのそれぞれの不純物濃度が当該高低関係を有することで、読み出しマージンおよび書き込みマージンの双方を上げることができる。
【００５０】
次に、上述した半導体装置の製造方法について説明する。半導体装置には、ＳＲＡＭ回路の他にロジック回路等も含まれるが、ここでは、ＳＲＡＭメモリセルのアクセストランジスタおよびドライブトランジスタを形成する方法を中心に説明する。
【００５１】
まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図４参照）。次に、図１１に示すように、素子形成領域ＦＲＮにｐウェルＰＷが形成される。次に、半導体基板ＳＵＢの表面上に、界面層ＳＦを介在させて、所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、所定の仕事関数を有する金属膜ＭＬおよびポリシリコン膜ＰＳを積層させる態様で、アクセスゲート電極ＡＧ１となるゲート構造Ｇと、ドライブゲート電極ＤＧ１となるゲート構造Ｇが形成される。次に、ゲート構造Ｇを覆うように半導体基板ＳＵＢ上に、たとえばシリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面にオフセットスペーサＯＳが形成される。
【００５２】
次に、図１２および図１３に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、ＳＲＡＭメモリセル領域ＭＡ１（図４参照）では、アクセスゲート電極ＡＧ１（ＡＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【００５３】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うように形成される。
【００５４】
また、レジストマスクＲＭＨ１は、ＳＲＡＭメモリセルＭＡ２（図４参照）では、アクセスゲート電極ＡＧ１（ＡＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【００５５】
すなわち、レジストマスクＲＭＨ１の個々の開口部は、互いに隣接する２つのＳＲＡＭメモリセルＭＡ１，ＭＡ２等を跨いで形成され、一方のＳＲＡＭメモリセルＭＡ１のアクセスゲート電極となるゲート構造Ｇにおける、領域Ｓの側に位置する側面から、他方のＳＲＡＭメモリセルＭＡ２のアクセスゲート電極となるゲート構造Ｇにおける、領域Ｓの側に位置する側面までの領域を連続的に露出する。
【００５６】
一方、レジストマスクＲＭＨ１は、ＳＲＡＭメモリセルＭＡ１のアクセスゲート電極となるゲート構造Ｇにおける、領域Ｂの側に位置する側面から、ＳＲＡＭメモリセルＭＡ２のアクセスゲート電極となるゲート構造における、領域Ｂの側に位置する側面までの領域を覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【００５７】
次に、図１４に示すように、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ１が形成される。次に、図１５に示すように、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ２が形成される（ハロ注入Ａ）。なお、図１４に示す工程の注入と図１５に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【００５８】
次に、図１６に示すように、レジストマスクＲＭＨ１が除去される。このとき、素子形成領域ＦＲＮにおける領域Ｂには、不純物領域は形成されていない。次に、図１７に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。
【００５９】
レジストマスクＲＭＨ２は、一つのＳＲＡＭメモリセル領域では、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１（ＡＧ２）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【００６０】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【００６１】
次に、図１８に示すように、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域ｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ３が形成される。次に、図１９に示すように、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ４が形成される（ハロ注入Ｂ）。なお、図１８に示す工程の注入と図１９に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【００６２】
ハロ注入Ａ（図１４および図１５）とハロ注入Ｂ（図１８および図１９）とにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【００６３】
こうして、図２０に示すように、領域Ｂでは、ｐ型不純物領域ＰＩＲ３，ＰＩＲ４が形成され、領域Ｅでは、ｐ型不純物領域ＰＩＲ１，ＰＩＲ２が形成され、領域Ｓでは、ｐ型不純物領域ＰＩＲ１，ＰＩＲ２，ＰＩＲ３，ＰＩＲ４が形成される。ｐ型不純物領域ＰＩＲ１，ＰＩＲ２，ＰＩＲ３，ＰＩＲ４の一部がハロ領域となる。
【００６４】
次に、図２１に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、図２２に示すように、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面にほぼ垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【００６５】
次に、図２３に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭＥ２が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域ＰＩＲ１，ＰＩＲ２，ＰＩＲ３，ＰＩＲ４を形成する工程と同様にして、レジストマスクＲＭＥ２を注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、レジストマスクＲＭＥ２が除去される。
【００６６】
次に、ゲート構造Ｇ（アクセスゲート電極ＡＧ１、ＡＧ２、ドライブゲート電極ＤＧ１、ＤＧ２等）を覆うように、たとえばシリコン酸化膜とシリコン窒化膜（図示せず）が順次形成される。次に、そのシリコン酸化膜とシリコン窒化膜に異方性エッチングを施すことにより、図２４に示すように、ゲート構造Ｇの両側面上に、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩからなるサイドウォールスペーサＳＷが形成される。
【００６７】
次に、図２５に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＳＤ１が形成される。次に、図２６に示すように、レジストマスクＲＭＳＤ１（図２５）およびサイドウォールスペーサＳＷ等を注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりソース・ドレイン領域ＳＤが形成される。その後、レジストマスクＲＭＳＤ１が除去される。
【００６８】
次に、図２７に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭＳＤ２が形成される。次に、レジストマスクＲＭＳＤ２およびサイドウォールスペーサＳＷ等を注入マスクとして、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出した素子形成領域ＦＲＰの表面から所定の深さにわたりソース・ドレイン領域（図示せず）が形成される。その後、レジストマスクＲＭＳＤ２が除去される。
【００６９】
次に、図２８に示すように、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソース・ドレイン領域ＳＤ、エクステンション領域ＥＲおよびハロ領域ＨＲを活性化させる。このとき、不純物が熱拡散することで、ソース・ドレイン領域ＳＤ、エクステンション領域ＥＲおよびハロ領域ＨＲは、横方向と縦（深さ）方向に広がることになる。
【００７０】
次に、図２９に示すように、サリサイドプロセスにより、露出しているソース・ドレイン領域ＳＤおよびアクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１等のポリシリコン膜の表面に、たとえばニッケルシリサイド等の金属シリサイド膜ＳＣＬが形成される。次に、図３０に示すように、アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１等を覆うように、たとえば、シリコン窒化膜等のストレスライナー膜ＳＬが形成される。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ膜）等の層間絶縁膜ＩＬ１が形成される。
【００７１】
次に、層間絶縁膜ＩＬ１に異方性エッチングを施すことにより、金属シリサイド膜ＳＣＬを露出するコンタクトホールＣＨ（図３１参照）が形成される。次に、コンタクトホールＣＨの内壁を覆うように、チタンナイトライド（ＴｉＮ）等のバリア金属膜ＢＡ１（図３１参照）が形成され、さらに、そのバリア金属膜ＢＡ１の上にコンタクトホールＣＨ内を充填するようにタングステン膜ＴＬ１（図３１参照）が形成される。次に、化学的機械研磨処理（ＣＭＰ：Chemical  Mechanical  Polishing）を施すことにより、層間絶縁膜ＩＬ１の上面上に位置するバリア金属膜およびタングステン膜の部分が除去されて、図３１に示すように、コンタクトホールＣＨ内に、バリア金属膜ＢＡ１とタングステン膜ＴＬ１を含むプラグＰＧが形成される。
【００７２】
次に、図５に示すように、プラグＰＧを覆うように、シリコン窒化膜等のエッチングストッパ膜ＥＳが形成される。そのエッチングストッパ膜ＥＳ上に、シリコン酸化膜等の層間絶縁膜ＩＬ２が形成される。次に、プラグＰＧの表面を露出する溝が形成される。次に、溝の内壁を覆うように、たとえばタンタルナイトライド（ＴａＮ）等のバリア金属膜ＢＡ２が形成され、さらに、そのバリア金属膜ＢＡ２の上に溝内を充填するように銅膜ＣＬ１が形成される。次に、化学的機械研磨処理を施すことにより、層間絶縁膜ＩＬ２の上面上に位置するバリア金属膜および銅膜の部分が除去されて、溝内に、バリア金属膜ＢＡ２と銅膜ＣＬ１を含む銅配線ＣＷ１が形成される。銅配線ＣＷ１は、第１金属配線に対応する。
【００７３】
この後、銅配線ＣＷ１を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によって、ヴィアＶＳＳＶ１，ＷＬＶ１，ＢＬＶ１，ＶＤＤＶ１，／ＢＬＶ１（図７参照）が形成される。次に、ヴィアＶＳＳＶ１，ＷＬＶ１，ＢＬＶ１，ＶＤＤＶ１，／ＢＬＶ１を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第２金属配線ＶＳＳＭ２，ＷＬＭ２，ＢＬＭ２，ＶＤＤＭ２，／ＢＬＭ２（図７参照）が形成される。
【００７４】
次に、第２金属配線ＶＳＳＭ２，ＷＬＭ２，ＢＬＭ２，ＶＤＤＭ２，／ＢＬＭ２を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によって、ヴィアＶＳＳＶ２，ＷＬＶ２（図８参照）が形成される。次に、ヴィアＶＳＳＶ２，ＷＬＶ２を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第３金属配線ＶＳＳＭ３，ＷＬＭ３（図８参照）が形成される。こうして、ＳＲＡＭメモリセルの主要部分が形成される。
【００７５】
一般的に、ＳＲＡＭメモリセルの読出しマージンを確保するためにはβ比を高くすることが望ましく、書込みマージンを確保するためにはγ比を高くすることが望ましいことが知られている。図３２に示すように、読み出し動作においては、電流は、ビット線ＢＬ（／ＢＬ）からアクセストランジスタＡＴ１（ＡＴ２）およびドライブトランジスタＤＴ１（ＤＴ２）を経て接地配線へ流れる。一方、書き込み動作においては、電流は、電源配線からロードトランジスタＬＴ１（ＬＴ２）およびアクセストランジスタＡＴ１（ＡＴ２）を経てビット線ＢＬ（／ＢＬ）へ流れる。
【００７６】
ここで、β比は、アクセストランジスタＡＴ１（ＡＴ２）に対するドライブトランジスタＤＴ１（ＤＴ２）の電流比（ただし、アクセストランジスタとドライブトランジスタとの間で、ソース対ゲート電圧およびソース対ドレイン電圧はともに同一）で表される。γ比は、ロードトランジスタＬＴ１（ＬＴ２）に対するアクセストランジスタＡＴ１（ＡＴ２）の電流比（アクセストランジスタとロードトランジスタとの間で、ソース対ゲート電圧およびソース対ドレイン電圧はともに同一）で表される。
【００７７】
読出しマージンおよび書込みマージンの双方を確保する手段として、電流の流れる向きにより電流特性が異なるという非対称な性質をもつトランジスタをアクセストランジスタとドライブトランジスタに用いることが有効である。図３３に示すように、本半導体装置では、１対のハロ領域ＡＨＳ，ＡＨＢをもつアクセストランジスタＡＴ１、ＡＴ２において、ハロ領域ＡＨＳの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高く設定されている。また、１対のハロ領域ＤＨＳ，ＤＨＥをもつドライブトランジスタＤＴ１，ＤＴ２において、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高く設定されている。さらに、本半導体装置では、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度は、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも低く設定されている。
【００７８】
図３４に示すように、アクセストランジスタＡＴ１，ＡＴ２（ドライブトランジスタＤＴ１，ＤＴ２）において、相対的に不純物濃度が高いハロ領域ＡＨＳ（ＤＨＳ）が形成された側に位置するソース・ドレイン領域から相対的に不純物濃度が低いハロ領域ＡＨＢ（ＤＨＥ）が形成された側に位置するソース・ドレイン領域に向かって流れる電流を電流ＩＦとし、その逆方向に向かって流れる電流を電流ＩＲとする。同一のソース対ドレイン電圧における、電流ＩＦ，ＩＲとソース対ゲート電圧Ｖｇｓとの関係を図３５に示す。
【００７９】
図３５に示すように、ハロ領域ＡＨＳ（ＤＨＳ）側のソース・ドレイン領域からハロ領域ＡＨＢ（ＤＨＥ）側のソース・ドレイン領域に電流が流れる際のトランジスタのしきい値電圧は、その逆のハロ領域ＡＨＢ（ＤＨＥ）側のソース・ドレイン領域からハロ領域ＡＨＳ（ＤＨＳ）側のソース・ドレイン領域に電流が流れる際のトランジスタのしきい値電圧よりも低くなる。
【００８０】
図３２および図３３に示すように、上述した半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライブトランジスタＤＴ１（ＤＴ２）では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【００８１】
このため、図３６に示すように、読出し動作においては、ビット線側からストレージノード側へ向かってアクセストランジスタに流れる電流（電流ＩＲＡ）を抑えやすくすることができ、ストレージノード側から接地配線側へ向かってドライブトランジスタに流れる電流（電流ＩＦＤ）を増加させやすくすることができる。これにより、β比（ＩＦＤ／ＩＲＡ）を高くすることができて、読み出しマージンを上げることができる。
【００８２】
また、書き込み動作においては、ストレージノード側からビット線側へ向かってアクセストランジスタに流れる電流（電流ＩＦＡ）増加させやすくすることができる。これにより、γ比（ＩＦＡ／ロードトランジスタを流れる電流）を高くすることができて、書き込みマージンを上げることができる。こうして、上述した半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【００８３】
さらに、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【００８４】
なお、本半導体装置では、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度は、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも低く設定されている場合について説明したが、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度が、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定されている場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【００８５】
加えて本半導体装置では、このようなアクセストランジスタＡＴ１，ＡＴ２およびドライブトランジスタＤＴ１，ＤＴ２を含む各トランジスタのハロ領域を形成するための注入マスクとなるレジストマスクを削減することができる。このことについて比較例を交えて説明する。
【００８６】
比較例に係る半導体装置では、まず、図３７に示すように、半導体基板１０１の主表面に素子分離絶縁膜１０２を形成することによって、互いに電気的に分離された素子形成領域１０３ａ，１０３ｂが規定される。次に、素子形成領域１０３ａを横切るように、アクセストランジスタＡＬのアクセスゲート電極ＡＬＧ、アクセストランジスタＡＲのアクセスゲート電極ＡＲＧ、ドライブトランジスタＮＬのドライブゲート電極ＮＬＧおよびドライブトランジスタＮＲのドライブゲート電極ＮＲＧが、それぞれ所定の位置に形成される。また、素子形成領域１０３ｂを横切るように、ロードトランジスタＰＬのロードゲート電極ＰＬＧおよびロードトランジスタＰＲのロードゲート電極ＰＲＧが、それぞれ所定の位置に形成される。なお、図３７では、２つ分のＳＲＡＭメモリセル（点線枠１５２ａ、１５２ｂ）が示されている。
【００８７】
次に、ハロ領域等を形成する工程について説明する。図３８に示すように、まず、アクセストランジスタＡＬ，ＡＲのハロ領域を形成するためのレジストマスク１３１が形成される。レジストマスク１３１は、点線枠１５２ａ内のＳＲＡＭメモリセルのアクセストランジスタＡＲが形成される領域ＲＡＲと、点線枠１５２ｂ内のＳＲＡＭメモリセルのアクセストランジスタＡＬが形成される領域ＲＡＬを露出し、他の領域を覆うように形成される。
【００８８】
次に、レジストマスク１３１を注入マスクとして、ｐ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ａに注入することによりハロ領域が形成される。このとき、領域ＲＡＬでは、アクセストランジスタＡＬに対してドライブトランジスタＮＬ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。また、領域ＲＡＲでは、アクセストランジスタＡＲに対してドライブトランジスタＮＲ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。こうして、アクセストランジスタＡＬ，ＡＲでは、不純物濃度が非対称のハロ領域が形成される。その後、レジストマスク１３１が除去される。
【００８９】
次に、図３９に示すように、他のアクセストランジスタＡＬ，ＡＲのハロ領域を形成するためのレジストマスク１３２が形成される。レジストマスク１３２は、点線枠１５２ａ内のＳＲＡＭメモリセルのアクセストランジスタＡＬが形成される領域ＲＡＬと、点線枠１５２ｂ内のＳＲＡＭメモリセルのアクセストランジスタＡＲが形成される領域ＲＡＲを露出し、他の領域を覆うように形成される。
【００９０】
次に、レジストマスク１３２を注入マスクとして、ｐ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ａに注入することによりハロ領域が形成される。このとき、領域ＲＡＬでは、アクセストランジスタＡＬに対してドライブトランジスタＮＬ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。また、領域ＲＡＲでは、アクセストランジスタＡＲに対してドライブトランジスタＮＲ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。こうして、アクセストランジスタＡＬ，ＡＲでは、不純物濃度が非対称のハロ領域が形成される。その後、レジストマスク１３２が除去される。
【００９１】
次に、図４０に示すように、ロードトランジスタＰＬ，ＰＲのハロ領域とエクステンション領域を形成するためのレジストマスク１３３が形成される。レジストマスク１３３は、点線枠１５２ａ内のＳＲＡＭメモリセルのロードトランジスタＰＬ，ＰＲが形成される領域と、点線枠１５２ｂ内のＳＲＡＭメモリセルのロードトランジスタＰＬ，ＰＲが形成される領域を露出し、アクセストランジスタＡＬ，ＡＲおよびドライブトランジスタＮＬ，ＮＲが形成される領域を覆うように形成される。
【００９２】
次に、レジストマスク１３３を注入マスクとして、ｎ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ｂに注入することによりハロ領域が形成される。また、レジストマスク１３３を注入マスクとして、ｐ型の不純物を露出した素子形成領域１０３ｂに注入することによりエクステンション領域が形成される。その後、レジストマスク１３３が除去される。
【００９３】
次に、図４１に示すように、ドライブトランジスタＮＬ，ＮＲのハロ領域を形成するためのレジストマスク１３４が形成される。レジストマスク１３４は、点線枠１５２ａ内のＳＲＡＭメモリセルのロードトランジスタＮＬ，ＮＲが形成される領域ＲＮＬ，ＲＮＲと、点線枠１５２ｂ内のＳＲＡＭメモリセルのロードトランジスタＮＬ，ＮＲが形成される領域ＲＮＬ，ＲＮＲとを露出し、他の領域を覆うように形成される。次に、レジストマスク１３４を注入マスクとして、ｐ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ａに注入することによりハロ領域が形成される。その後、レジストマスク１３４が除去される。
【００９４】
こうして、比較例に係る半導体装置では、非対称のハロ領域を備えたＳＲＡＭメモリセルが形成されることになる。このＳＲＡＭメモリセルにおいて、非対称のハロ領域を含むハロ領域を形成するための注入マスクとして、レジストマスク１３１、レジストマスク１３２、レジストマスク１３３およびレジストマスク１３４の少なくとも４つのレジストマスクが必要とされる。
【００９５】
比較例に係る半導体装置に対して、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２の非対称のハロ領域とドライブトランジスタＤＴ１，ＤＴ２のハロ領域は、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスクＲＭＥ２（注入マスクＤ）により形成される。
【００９６】
すなわち、ＳＲＡＭメモリセルを構成する各トランジスタのハロ領域を形成するために、比較例に係る半導体装置では少なくとも４つの注入マスク（レジストマスク）が必要とされるのに対して、上述した半導体装置では３つの注入マスク（レジストマスク）によって各トランジスタのハロ領域を形成することができることになる。これにより、レジストマスクをパターニングするための写真製版マスクを少なくとも１枚削減することができ、その結果、生産コストの低減に寄与することができる。
【００９７】
なお、上述した半導体装置のアクセストランジスタとドライブトランジスタでは、注入マスクＡおよび注入マスクＢを用いてそれぞれハロ注入Ａとハロ注入Ｂを行った後に、注入マスクＣを用いてエクステンション注入を行う場合を例に挙げて説明したが、エクステンション注入を行った後に、ハロ注入を行うようにしてもよい。この場合には、まず、注入マスクＣを用いてエクステンション注入を行った後、注入マスクＡを用いてハロ注入Ａを行い、注入マスクＢを用いてハロ注入Ｂを行うようにしてもよい。
【００９８】
また、注入マスクＡ，Ｂとして形成されるレジストマスクＲＭＨ１，ＲＭＨ２では、開口部（抜きのパターン）として、隣接するアクセス（ドライブ）ゲート電極間の間隔に比べて十分に大きい開口部が形成される。これにより、ボロン（ｐ型の不純物）を斜めに注入しても、レジストマスクによってボロンが遮蔽されることなく、ボロンを注入すべき領域に確実に注入することができる。
【００９９】
実施の形態２
（第１例）
前述した半導体装置では、ＳＲＡＭメモリセルの書き込みと読み出しを行うために、１対のアクセストランジスタＡＴ１，ＡＴ２を備えた場合について説明した。ここでは、書き込みおよび読み出しポートとして、さらに、１対のアクセストランジスタを備えた、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置の第１例について説明する。
【０１００】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図４２に示すように、デュアルポートのＳＲＡＭメモリセルでは、ワード線として、ワード線ＷＬＡとワード線ＷＬＢとが設けられている。また、ビット線対として、ビット線対ＢＬＡ，／ＢＬＡとビット線対ＢＬＢ，／ＢＬＢとが設けられている。
【０１０１】
１対のアクセストランジスタＡＴ１，ＡＴ２は、ストレージノードＳＮ，／ＳＮとビット線ＢＬＡ，／ＢＬＡとの間に接続されている。アクセストランジスタＡＴ１，ＡＴ２のゲートは、ワード線ＷＬＡに接続されている。１対のアクセストランジスタＡＴ３，ＡＴ４は、ストレージノードＳＮ，／ＳＮとビット線ＢＬＢ，／ＢＬＢとの間に接続されている。アクセストランジスタＡＴ３，ＡＴ４のゲートは、ワード線ＷＬＢに接続されている。
【０１０２】
アクセストランジスタＡＴ１，ＡＴ２では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬＡ，／ＢＬＡに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＢの不純物濃度よりも高く設定されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。
【０１０３】
アクセストランジスタＡＴ３，ＡＴ４では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬＢ，／ＢＬＢに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＢの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０１０４】
次に、ＳＲＡＭメモリセルの構造について説明する。図４３は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０１０５】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。
【０１０６】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ３，ＡＴ２，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０１０７】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。また、アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０１０８】
アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２は、共通の電極として、素子形成領域ＦＲＮを横切るように形成されている。また、アクセストランジスタＡＴ３，ＡＴ４のアクセスゲート電極ＡＧ３，ＡＧ４は、共通の電極として、素子形成領域ＦＲＮを横切るように形成されている。ドライブトランジスタＤＴ１，ＤＴ２のドライブゲート電極ＤＧ１，ＤＧ２は、素子形成領域ＦＲＮを横切るように形成されている。さらに、ドライブゲート電極ＤＧ１，ＤＧ２が形成される素子形成領域ＦＮＲは、ドライブゲート電極ＤＧ１，ＤＧ２のゲート幅は、たとえば、アクセストランジスタＡＴ１，ＡＴ２（ＡＴ３，ＡＴ４）のゲート幅よりも長くなるように形成されている。
【０１０９】
一方、ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【０１１０】
図４４は、図４３において、ＳＲＡＭメモリセルのドライブトランジスタＤＴ１とアクセストランジスタＡＴ１を通る断面線ＸＬＩＶ−ＸＬＩＶに沿った断面図である。図４４に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０１１１】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、図５（実施の形態１）に係る半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０１１２】
図４４では図示されていないが、第１金属配線より上層にさらに多層の金属配線が形成されている。次に、その各トランジスタを電気的に接続する多層配線構造について説明する。図４５は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図４６は、第１金属配線と第２金属配線との接続構造を示す平面図である。図４７は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０１１３】
アクセストランジスタＡＴ１（ＡＴ２）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＡＣ（／ＢＬＡＣ）、第１金属配線ＢＬＡＭ１（／ＢＬＡＭ１）およびヴィアＢＬＡＶ１（／ＢＬＡＶ１）を介して、ビット線ＢＬＡ（／ＢＬＡ）としての第２金属配線ＢＬＡＭ２（／ＢＬＡＭ２）に電気的に接続されている。
【０１１４】
アクセストランジスタＡＴ１（ＡＴ２）のゲート電極ＡＧ１（ＡＧ２）は、コンタクトＷＬＡＣ、第１金属配線ＷＬＡＭ１、ヴィアＷＬＡＶ１、第２金属配線ＷＬＡＭ２およびヴィアＷＬＡＶ２を介して、ワード線ＷＬＡとしての第３金属配線ＷＬＡＭ３に電気的に接続されている。
【０１１５】
アクセストランジスタＡＴ３（ＡＴ４）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＢＣ（／ＢＬＢＣ）、第１金属配線ＢＬＢＭ１（／ＢＬＢＭ１）およびヴィアＢＬＢＶ１（／ＢＬＢＶ１）を介して、ビット線ＢＬＢ（／ＢＬＢ）としての第２金属配線ＢＬＢＭ２（／ＢＬＢＭ２）に電気的に接続されている。
【０１１６】
アクセストランジスタＡＴ３（ＡＴ４）のゲート電極ＡＧ３（ＡＧ４）は、コンタクトＷＬＢＣ、第１金属配線ＷＬＢＭ１、ヴィアＷＬＢＶ１、第２金属配線ＷＬＢＭ２およびヴィアＷＬＢＶ２を介して、ワード線ＷＬＢとしての第３金属配線ＷＬＢＭ３に電気的に接続されている。
【０１１７】
アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＧＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０１１８】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＧＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０１１９】
また、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＣを介して、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１２０】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＣを介して、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１２１】
さらに、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１２２】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１２３】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図４３参照）。次に、前述した図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図４８参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０１２４】
次に、図４８に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０１２５】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０１２６】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０１２７】
次に、図４９に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【０１２８】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０１２９】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０１３０】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０１３１】
次に、図５０に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図４４参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０１３２】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０１３３】
次に、前述した図２８〜図３１に示す工程と同様の工程を経て、図４４に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に、図４６および図４７に示される多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０１３４】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置では、アクセストランジスタＡＴ１，ＡＴ２、ＡＴ３，ＡＴ３のそれぞれに、ハロ領域ＡＨＳ，ＡＨＢが形成されている。アクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０１３５】
また、ドライブトランジスタＤＴ１，ＤＴ２のそれぞれに、ハロ領域ＤＨＳ，ＤＨＢが形成されている。不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、ドライブトランジスタＤＴ１，ＤＴ２のゲート幅は、アクセストランジスタＡＴ１，ＡＴ２（ＡＴ３，ＡＴ４）のゲート幅よりも長くなるように設定されている。
【０１３６】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流をさらに増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンをさらに上げることができる。
【０１３７】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第１例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０１３８】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０１３９】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０１４０】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０１４１】
（第２例）
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置の第２例について説明する。まず、ＳＲＡＭメモリセルの等価回路図は、第１例に係る半導体装置におけるＳＲＡＭメモリセルの等価回路（図４２参照）と同じなので、その説明を繰り返さないこととする。
【０１４２】
次に、ＳＲＡＭメモリセルの構造について説明する。図５１は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０１４３】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。
【０１４４】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ３，ＡＴ２，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０１４５】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは互いに繋がっている。また、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは互いに繋がっている。さらに、ドライブゲート電極ＤＧ１，ＤＧ２が形成される素子形成領域ＦＮＲは、ドライブゲート電極ＤＧ１，ＤＧ２のゲート幅は、たとえば、アクセストランジスタＡＴ１，ＡＴ２（ＡＴ３，ＡＴ４）のゲート幅よりも長くなるように形成されている。
【０１４６】
一方、ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【０１４７】
図５２は、図５１において、ＳＲＡＭメモリセルのドライブトランジスタＤＴ１とアクセストランジスタＡＴ１を通る断面線ＬＩＩ−ＬＩＩに沿った断面図である。図５２に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０１４８】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、第１例に係る半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０１４９】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図５３は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図５４は、第１金属配線と第２金属配線との接続構造を示す平面図である。図５５は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０１５０】
アクセストランジスタＡＴ１（ＡＴ２）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＡＣ（／ＢＬＡＣ）、第１金属配線ＢＬＡＭ１（／ＢＬＡＭ１）およびヴィアＢＬＡＶ１（／ＢＬＡＶ１）を介して、ビット線ＢＬＡ（／ＢＬＡ）としての第２金属配線ＢＬＡＭ２（／ＢＬＡＭ２）に電気的に接続されている。
【０１５１】
アクセストランジスタＡＴ１（ＡＴ２）のゲート電極ＡＧ１（ＡＧ２）は、コンタクトＷＬＡＣ、第１金属配線ＷＬＡＭ１、ヴィアＷＬＡＶ１、第２金属配線ＷＬＡＭ２およびヴィアＷＬＡＶ２を介して、ワード線ＷＬＡとしての第３金属配線ＷＬＡＭ３に電気的に接続されている。
【０１５２】
アクセストランジスタＡＴ３（ＡＴ４）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＢＣ（／ＢＬＢＣ）、第１金属配線ＢＬＢＭ１（／ＢＬＢＭ１）およびヴィアＢＬＢＶ１（／ＢＬＢＶ１）を介して、ビット線ＢＬＢ（／ＢＬＢ）としての第２金属配線ＢＬＢＭ２（／ＢＬＢＭ２）に電気的に接続されている。
【０１５３】
アクセストランジスタＡＴ３（ＡＴ４）のゲート電極ＡＧ３（ＡＧ４）は、コンタクトＷＬＢＣ、第１金属配線ＷＬＢＭ１、ヴィアＷＬＢＶ１、第２金属配線ＷＬＢＭ２およびヴィアＷＬＢＶ２を介して、ワード線ＷＬＢとしての第３金属配線ＷＬＢＭ３に電気的に接続されている。
【０１５４】
アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０１５５】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０１５６】
また、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１５７】
さらに、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１５８】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図５２参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図５６参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０１５９】
次に、図５６に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０１６０】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０１６１】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０１６２】
次に、図５７に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【０１６３】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、ＰＭＩＳ領域ＲＰとを覆うように形成される。
【０１６４】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０１６５】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０１６６】
次に、図５８に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図５２参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０１６７】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０１６８】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図５２に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に、図５４および図５５に示される多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０１６９】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０１７０】
また、ドライバトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、ドライブトランジスタＤＴ１，ＤＴ２のゲート幅は、アクセストランジスタＡＴ１，ＡＴ２（ＡＴ３，ＡＴ４）のゲート幅よりも長くなるように設定されている。
【０１７１】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流をさらに増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンをさらに上げることができる。
【０１７２】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第２例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０１７３】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０１７４】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０１７５】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０１７６】
（第３例）
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置の第３例について説明する。
【０１７７】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図５９に示すように、このデュアルポートのＳＲＡＭメモリセルでは、ドライブトランジスタとして、４つのドライブトランジスタＤＴ１Ａ，ＤＴ１Ｂ，ＤＴ２Ａ，ＤＴ２Ｂを備えている。ドライブトランジスタＤＴ１Ａ，ＤＴ１Ｂは、第１例あるいは第２例のドライブトランジスタＤＴ１を２つのドライブトランジスタに分けたものである。また、ドライブトランジスタＤＴ２Ａ，ＤＴ２Ｂは、第１例あるいは第２例のドライブトランジスタＤＴ２を２つのドライブトランジスタに分けたものである。
【０１７８】
ドライブトランジスタＤＴ１Ａ，ＤＴ１Ｂでは、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。また、ドライブトランジスタＤＴ２Ａ，ＤＴ２Ｂでは、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノード／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図４２に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０１７９】
次に、ＳＲＡＭメモリセルの構造について説明する。図６０は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０１８０】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。
【０１８１】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ３，ＡＴ２，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２とが形成されている。ドライブトランジスタＤＴ１は、ドライブトランジスタＤＴ１ＡとドライブトランジスタＤＴ１Ｂとを並列接続させたものであり、ドライブトランジスタＤＴ２は、ドライブトランジスタＤＴ２ＡとドライブトランジスタＤＴ２Ｂとを並列接続させたものである。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０１８２】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ１Ａが形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ１Ｂが形成されている素子形成領域ＦＲＮとは繋がっている。ドライブトランジスタＤＴ１Ａ等が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１Ｂ等が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０１８３】
アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ２Ａが形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ２Ｂが形成されている素子形成領域ＦＲＮとは繋がっている。ドライブトランジスタＤＴ２Ａ等が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２Ｂ等が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０１８４】
ドライブトランジスタＤＴ１Ａ，ＤＴ１Ｂのドライブゲート電極ＤＧ１は、ドライブトランジスタＤＴ１の共通のドライブゲート電極として、素子分離領域ＩＳＲによって分離された２つの素子形成領域ＦＲＮを横切るように形成されている。また、ドライブトランジスタＤＴ２Ａ，ＤＴ２Ｂのドライブゲート電極ＤＧ２は、ドライブトランジスタＤＴ２の共通のドライブゲート電極として、素子分離領域ＩＳＲによって分離された２つの素子形成領域ＦＲＮを横切るように形成されている。
【０１８５】
一方、ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【０１８６】
図６１は、図６０において、ＳＲＡＭメモリセルのドライブトランジスタＤＴ１ＡとアクセストランジスタＡＴ１を通る断面線ＬＸＩ−ＬＸＩに沿った断面図である。図６１に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０１８７】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１Ａのドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、第１例に係る半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０１８８】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図６２は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図６３は、第１金属配線と第２金属配線との接続構造を示す平面図である。図６４は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０１８９】
アクセストランジスタＡＴ１（ＡＴ２）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＡＣ（／ＢＬＡＣ）、第１金属配線ＢＬＡＭ１（／ＢＬＡＭ１）およびヴィアＢＬＡＶ１（／ＢＬＡＶ１）を介して、ビット線ＢＬＡ（／ＢＬＡ）としての第２金属配線ＢＬＡＭ２（／ＢＬＡＭ２）に電気的に接続されている。
【０１９０】
アクセストランジスタＡＴ１（ＡＴ２）のゲート電極ＡＧ１（ＡＧ２）は、コンタクトＷＬＡＣ、第１金属配線ＷＬＡＭ１、ヴィアＷＬＡＶ１、第２金属配線ＷＬＡＭ２およびヴィアＷＬＡＶ２を介して、ワード線ＷＬＡとしての第３金属配線ＷＬＡＭ３に電気的に接続されている。
【０１９１】
アクセストランジスタＡＴ３（ＡＴ４）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＢＣ（／ＢＬＢＣ）、第１金属配線ＢＬＢＭ１（／ＢＬＢＭ１）およびヴィアＢＬＢＶ１（／ＢＬＢＶ１）を介して、ビット線ＢＬＢ（／ＢＬＢ）としての第２金属配線ＢＬＢＭ２（／ＢＬＢＭ２）に電気的に接続されている。
【０１９２】
アクセストランジスタＡＴ３（ＡＴ４）のゲート電極ＡＧ３（ＡＧ４）は、コンタクトＷＬＢＣ、第１金属配線ＷＬＢＭ１、ヴィアＷＬＢＶ１、第２金属配線ＷＬＢＭ２およびヴィアＷＬＢＶ２を介して、ワード線ＷＬＢとしての第３金属配線ＷＬＢＭ３に電気的に接続されている。
【０１９３】
アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２Ｂのドライブゲート電極ＤＧ２と、ドライブゲートトランジスタＤＴ２Ａのドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０１９４】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１Ａのドライブゲート電極ＤＧ１と、ドライブトランジスタＤＴ１Ｂのドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０１９５】
また、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ１Ａ（ＤＴ１Ｂ）の１対のソース・ドレイン領域の一方に電気的に接続されている。アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ２Ａ（ＤＴ２Ｂ）の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１９６】
さらに、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１９７】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図６０参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図６５参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０１９８】
次に、図６５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０１９９】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０２００】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０２０１】
次に、図６６に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【０２０２】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、ＰＭＩＳ領域ＲＰとを覆うように形成される。
【０２０３】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０２０４】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０２０５】
次に、図６７に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図６１参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０２０６】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０２０７】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図６１に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に、図６３および図６４に示される多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０２０８】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置のアクセストランジスタＡＴ１，ＡＴ３（ＡＴ２，ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ、／ＢＬＡ（ＢＬＢ，／ＢＬＢ）側に形成されている。また、ドライバトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、本半導体装置では、第２例に係る半導体装置と比較して、ドライブトランジスタＤＴ１，ＤＴ２がそれぞれ形成される素子形成領域ＦＲＮが２つに分けられている。
【０２０９】
第２例に係る半導体装置では、図５１に示すように、ドライブトランジスタＤＴ１（ＤＴ２）、アクセストランジスタＡＴ１（ＡＴ２）およびアクセストランジスタＡＴ３（ＡＴ４）が形成される素子形成領域ＦＲＮは互いに繋がっており、その素子形成領域ＦＲＮのパターンには、屈曲した部分（屈曲パターン）がある。このような屈曲パターンは、半導体装置の微細化に伴って写真製版処理によるパターニングが難しくなるため、仕上がりパターン（形状）が丸みを帯びるようになる。
【０２１０】
第３例に係る半導体装置では、ドライブトランジスタＤＴ１，ＤＴ２がそれぞれ形成される素子形成領域ＦＲＮが２つに分けられていることで、そのような屈曲パターンがなくなる。このため、仕上がりパターンとして丸みを帯びる部分がなくなり、マスクのずれ等に起因する特性のばらつきを抑えることができる。
【０２１１】
また、ドライブトランジスタＤＴ１，ＤＴ２のゲート幅は、ドライブトランジスタＤＴ１，ＤＴ２がそれぞれ形成される素子形成領域ＦＲＮが２つに分けられている分、第２例に係る半導体装置の場合に比べて短くなるが、ドライブトランジスタＤＴ１（ＤＴ２）のゲート幅としては、アクセストランジスタＡＴ１，ＡＴ３（ＡＴ２，ＡＴ４）のそれぞれのゲート幅よりも長い。
【０２１２】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流を増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンを上げることができる。
【０２１３】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第３例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０２１４】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０２１５】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０２１６】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０２１７】
実施の形態３
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置の他の例について説明する。まず、ＳＲＡＭメモリセルの等価回路は、図４２に示される等価回路と同じなので、その説明を繰り返さないことする。
【０２１８】
次に、ＳＲＡＭメモリセルの構造について説明する。図６８は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０２１９】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。
【０２２０】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２が形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ１が形成されている。
【０２２１】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２およびドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。また、アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３およびドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０２２２】
アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２は、共通の電極として、素子形成領域ＦＲＮを横切るように形成されている。また、アクセストランジスタＡＴ３，ＡＴ４のアクセスゲート電極ＡＧ３，ＡＧ４は、共通の電極として、素子形成領域ＦＲＮを横切るように形成されている。ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１は、アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮを横切るように形成されている。ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２は、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮを横切るように形成されている。
【０２２３】
一方、ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【０２２４】
図６９は、図６８において、ＳＲＡＭメモリセルのドライブトランジスタＤＴ２とアクセストランジスタＡＴ２を通る断面線ＬＸＩＸ−ＬＸＩＸに沿った断面図である。図６９に示すように、ストレージノードに電気的に接続（コンタクト／ＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクト／ＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ２のアクセスゲート電極ＡＧ２が形成されている。アクセスゲート電極ＡＧ２の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０２２５】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクト／ＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２が形成されている。ドライブゲート電極ＤＧ２の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、図５（実施の形態１）に示す半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０２２６】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図７０は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図７１は、第１金属配線と第２金属配線との接続構造を示す平面図である。図７２は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０２２７】
アクセストランジスタＡＴ１（ＡＴ２）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＡＣ（／ＢＬＡＣ）、第１金属配線ＢＬＡＭ１（／ＢＬＡＭ１）およびヴィアＢＬＡＶ１（／ＢＬＡＶ１）を介して、ビット線ＢＬＡ（／ＢＬＡ）としての第２金属配線ＢＬＡＭ２（／ＢＬＡＭ２）に電気的に接続されている。
【０２２８】
アクセストランジスタＡＴ１（ＡＴ２）のゲート電極ＡＧ１（ＡＧ２）は、コンタクトＷＬＡＣ、第１金属配線ＷＬＡＭ１、ヴィアＷＬＡＶ１、第２金属配線ＷＬＡＭ２およびヴィアＷＬＡＶ２を介して、ワード線ＷＬＡとしての第３金属配線ＷＬＡＭ３に電気的に接続されている。
【０２２９】
アクセストランジスタＡＴ３（ＡＴ４）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＢＣ（／ＢＬＢＣ）、第１金属配線ＢＬＢＭ１（／ＢＬＢＭ１）およびヴィアＢＬＢＶ１（／ＢＬＢＶ１）を介して、ビット線ＢＬＢ（／ＢＬＢ）としての第２金属配線ＢＬＢＭ２（／ＢＬＢＭ２）に電気的に接続されている。
【０２３０】
アクセストランジスタＡＴ３（ＡＴ４）のゲート電極ＡＧ３（ＡＧ４）は、コンタクトＷＬＢＣ、第１金属配線ＷＬＢＭ１、ヴィアＷＬＢＶ１、第２金属配線ＷＬＢＭ２およびヴィアＷＬＢＶ２を介して、ワード線ＷＬＢとしての第３金属配線ＷＬＢＭ３に電気的に接続されている。
【０２３１】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに電気的に接続されている。
【０２３２】
アクセストランジスタＡＴ３の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＬＧＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに電気的に接続されている。
【０２３３】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＬＧＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに電気的に接続されている。
【０２３４】
アクセストランジスタＡＴ４の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに電気的に接続されている。
【０２３５】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図６８参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図７３参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０２３６】
次に、図７３に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ２（ＤＧ１）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０２３７】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０２３８】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０２３９】
次に、図７４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【０２４０】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０２４１】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０２４２】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０２４３】
次に、図７５に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図６９参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０２４４】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０２４５】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図６９に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に、図７１および図７２に示される多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０２４６】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置では、アクセストランジスタＡＴ１，ＡＴ２、ＡＴ３，ＡＴ３のそれぞれに、ハロ領域ＡＨＳ，ＡＨＢが形成されている。アクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０２４７】
また、ドライブトランジスタＤＴ１，ＤＴ２のそれぞれに、ハロ領域ＤＨＳ，ＤＨＢが形成されている。不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０２４８】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流を増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンを上げることができる。
【０２４９】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、本半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０２５０】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０２５１】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０２５２】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０２５３】
実施の形態４
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置として、４つのアクセストランジスタ、４つのドライバトランジスタおよび２つのロードトランジスタを備えた半導体装置について説明する。
【０２５４】
まず、そのＳＲＡＭメモリセルの等価回路は、図５９（実施の形態２の第３例）に示される等価回路と基本的に同じである。図７６に示すように、デュアルポートのＳＲＡＭメモリセルでは、ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３とは、ストレージノードＳＮと接地配線（ＶＳＳ）との間に並列に接続されている。ドライブトランジスタＤＴ２とドライブトランジスタＤＴ４とは、ストレージノード／ＳＮと接地配線（ＶＳＳ）との間に並列に接続されている。
【０２５５】
ドライブトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ（／ＳＮ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図５９に示される等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０２５６】
次に、ＳＲＡＭメモリセルの構造について説明する。図７７は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０２５７】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。
【０２５８】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ３，ＡＴ２，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２、ＤＴ３，ＤＴ４とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０２５９】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮとアクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮとは繋がっている。ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ３が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ１，ＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１，ＤＴ３が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０２６０】
アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮとアクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮとは繋がっている。ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ４が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ２，ＡＴ４が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２，ＤＴ４が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０２６１】
ドライブトランジスタＤＴ１，ＤＴ３のドライブゲート電極ＤＧ１，ＤＧ３は、共通のゲート電極（ゲート構造）を屈曲させて、それぞれ素子形成領域ＦＲＮを横切るように形成されている。また、ドライブトランジスタＤＴ２，ＤＴ４のドライブゲート電極ＤＧ２，ＤＧ４は、共通のゲート電極（ゲート構造）を屈曲させて、それぞれ素子形成領域ＦＲＮを横切るように形成されている。
【０２６２】
図７８は、図７７において、ＳＲＡＭメモリセルのアクセストランジスタＡＴ３とアクセストランジスタＡＴ３を通る断面線ＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩに沿った断面図である。また、図７９は、図７７において、ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３を通る断面線ＬＸＸＩＸ−ＬＸＸＩＸに沿った断面図である。
【０２６３】
図７８に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０２６４】
また、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＢＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ３のアクセスゲート電極ＡＧ３が形成されている。アクセスゲート電極ＡＧ３の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０２６５】
図７９に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。
【０２６６】
また、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅとによって挟まれた領域上に、ドライブトランジスタＤＴ３のドライブゲート電極ＤＧ３が形成されている。ドライブゲート電極ＤＧ３の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。
【０２６７】
なお、これ以外の構成については、図６１等に示される構造と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。また、図７８および図７９に示される第１金属配線より上層では、多層の金属配線等によって、図７６に示されるＳＲＡＭメモリセルの等価回路に対応した多層配線構造（図示せず）が形成されている。
【０２６８】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図７７参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図８０参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０２６９】
次に、図８０に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ３（ＤＧ２，ＤＧ４）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓとを露出するように形成される。
【０２７０】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０２７１】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０２７２】
次に、図８１に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ３（ＤＧ２，ＤＧ４）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓとを露出するように形成される。
【０２７３】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ３（ＤＧ２，ＤＧ４）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０２７４】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０２７５】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０２７６】
次に、図８２に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図７８、図７９参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０２７７】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０２７８】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図７８または図７９に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０２７９】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０２８０】
また、ドライバトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３とは並列に接続され、ドライブトランジスタＤＴ２とドライブトランジスタＤＴ４とは並列に接続されている。
【０２８１】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）に流れる電流をさらに増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンをさらに上げることができる。
【０２８２】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第２例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０２８３】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２（ＤＴ２，ＤＴ４）のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０２８４】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ３，ＤＴ２，ＤＴ４におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１（ＡＴ３），ＡＴ２（ＡＴ４）のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ３，ＤＴ２，ＤＴ４からのリーク電流を抑制することができる。
【０２８５】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ３，ＤＴ２，ＤＴ４のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０２８６】
実施の形態５
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置として、４つのアクセストランジスタ、４つのドライバトランジスタおよび２つのロードトランジスタを備えた半導体装置の他の例について説明する。
【０２８７】
まず、そのＳＲＡＭメモリセルの等価回路は、図７６（実施の形態４）の等価回路と同じなので、その説明を繰り返さないこととする。
【０２８８】
次に、ＳＲＡＭメモリセルの構造について説明する。図８３は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０２８９】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。
【０２９０】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２、ＤＴ３，ＤＴ４とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０２９１】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮとは繋がっている。また、アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ４が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮとは繋がっている。
【０２９２】
アクセストランジスタＡＴ１，ＡＴ２およびドライブトランジスタＤＴ１，ＤＴ２が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３，ＡＴ４およびドライブトランジスタＤＴ３，ＤＴ４が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０２９３】
ドライブトランジスタＤＴ１，ＤＴ３のドライブゲート電極ＤＧ１，ＤＧ３およびロードトランジスタＬＴ１のロードゲート電極ＬＧ１は、共通のゲート電極（ゲート構造）によって形成されている。ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３とは並列に接続されている。ドライブゲート電極ＤＧ１とドライブゲート電極ＤＧ３との間に、ロードゲート電極ＬＧ１が位置する。
【０２９４】
また、ドライブトランジスタＤＴ２，ＤＴ４のドライブゲート電極ＤＧ２，ＤＧ４およびロードトランジスタＬＴ２のロードゲート電極ＬＧ２は、共通のゲート電極（ゲート構造）によって形成されている。ドライブトランジスタＤＴ２とドライブトランジスタＤＴ４とは並列に接続されている。ドライブゲート電極ＤＧ２とドライブゲート電極ＤＧ４との間に、ロードゲート電極ＬＧ２が位置する。
【０２９５】
さらに、半導体基板の表面上には、アクセストランジスタＡＴ１〜ＡＴ４、ドライブトランジスタＤＴ１〜ＤＴ３およびロードトランジスタＬＴ１，ＬＴ２を、等価回路に対応するように接続する多層配線構造（図示せず）が形成されている。
【０２９６】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図８３参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図８４参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０２９７】
次に、図８４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２（ＤＧ３，ＤＧ４）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０２９８】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０２９９】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０３００】
次に、図８５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２（ＤＧ３，ＤＧ４）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを、開口パターンによって露出するように形成される。
【０３０１】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２（ＤＧ３，ＤＧ４）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０３０２】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０３０３】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０３０４】
次に、図８６に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域（図示せず）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０３０５】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０３０６】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線（図示せず）が形成される。その後、第１金属配線の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０３０７】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０３０８】
また、ドライバトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３とは並列に接続され、ドライブトランジスタＤＴ２とドライブトランジスタＤＴ４とは並列に接続されている。
【０３０９】
これにより、実施の形態４において説明した半導体装置のＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０３１０】
実施の形態６
ここでは、読み出し専用ポートを備えた３ポートのＳＲＡＭメモリセルを有する半導体装置について説明する。
【０３１１】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図８７に示すように、３ポートのＳＲＡＭメモリセルでは、読み出し用のビット線として、ビット線ＲＢＬＡとビット線ＲＢＬＢとが設けられている。また、読み出し用のワード線として、読み出しワード線ＲＷＬＡと、読み出しワード線ＲＷＬＢとが設けられている。
【０３１２】
アクセストランジスタＡＴ３のゲートは、読み出しワード線ＲＷＬＡに接続され、アクセストランジスタＡＴ３の１対のソース・ドレイン領域の一方は、ビット線ＲＢＬＡに接続されている。アクセストランジスタＡＴ４のゲートは、読み出しワード線ＲＷＬＢに接続され、アクセストランジスタＡＴ４の１対のソース・ドレイン領域の一方は、ビット線ＲＢＬＢに接続されている。
【０３１３】
ドライブトランジスタＤＴ３のゲートは、ドライブトランジスタＤＴ１のゲートとロードトランジスタＬＴ１のゲートとに接続されている。ドライブトランジスタＤＴ３の１対のソース・ドレイン領域の一方は、アクセストランジスタＡＴ３の１対のソース・ドレイン領域の他方に接続されている。ドライブトランジスタＤＴ３の１対のソース・ドレイン領域の他方は、接地配線（ＶＳＳ）に接続されている。
【０３１４】
ドライブトランジスタＤＴ４のゲートは、ドライブトランジスタＤＴ２のゲートとロードトランジスタＬＴ２のゲートとに接続されている。ドライブトランジスタＤＴ４の１対のソース・ドレイン領域の一方は、アクセストランジスタＡＴ４の１対のソース・ドレイン領域の他方に接続されている。ドライブトランジスタＤＴ４の１対のソース・ドレイン領域の他方は、接地配線（ＶＳＳ）に接続されている。
【０３１５】
アクセストランジスタＡＴ３，ＡＴ４の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３，ＤＴ４の１対のハロ領域ＤＨＴ，ＤＨＴは、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲ（ハロ領域ＤＨＳ，ＤＨＥ）のうち、ハロ領域ＤＨＥの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０３１６】
読み出し専用ポートでは、アクセストランジスタＡＴ３，ＡＴ４をオンしたときの読み出しビット線ＲＢＬＡ，ＲＢＬＢの電位の変動を検知することによって、データが読み出される。
【０３１７】
まず、ストレージノードＳＮ，／ＳＮの電荷に対応して、ドライブトランジスタＤＴ３，ＤＴ４では、一方がオンの状態で、他方がオフの状態になる。その状態でアクセストランジスタＡＴ３，ＡＴ４をオンしたときに、ドライブトランジスタＤＴ３（ＤＴ４）がオン状態のポートでは、読み出しビット線ＲＢＬＡ（ＲＢＬＢ）にプリチャージされた電荷が、アクセストランジスタＡＴ３（ＡＴ４）およびドライブトランジスタＤＴ３（ＤＴ４）を経て接地配線へ引き抜かれて、読み出しビット線ＲＢＬＡ（ＲＢＬＢ）の電位が下がる。
【０３１８】
一方、ドライブトランジスタＤＴ３（ＤＴ４）がオフ状態のポートでは、読み出しビット線ＲＢＬＡ（ＲＢＬＢ）にプリチャージされた電荷は引き抜かれず、読み出しビット線ＲＢＬＡ（ＲＢＬＢ）の電位は変動しない。こうして、プリチャージされた読み出しビット線ＲＢＬＡ（ＲＢＬＢ）の電位の変動を検知することによって、データが読み出されることになる。
【０３１９】
次に、ＳＲＡＭメモリセルの構造について説明する。図８８は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０３２０】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。
【０３２１】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２、ＤＴ３，ＤＴ４とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０３２２】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ３が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ１およびドライブトランジスタＤＴ１とが形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３およびドライブトランジスタＤＴ３とが形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって電気的に分離されている。
【０３２３】
アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ４が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ２およびドライブトランジスタＤＴ２とが形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ４およびドライブトランジスタＤＴ４とが形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって電気的に分離されている。
【０３２４】
図８９は、図８８において、ＳＲＡＭメモリセルのアクセストランジスタＡＴ１とドライブトランジスタＤＴ１を通る断面線ＬＸＸＸＩＸ−ＬＸＸＸＩＸに沿った断面図である。図８９に示す断面構造は、図５に示す断面構造と同じである。このため、同一部材に同一符号を付して、その説明を繰り返さないこととする。また、図８９に示される第１金属配線より上層では、多層の金属配線等によって、図８７に示されるＳＲＡＭメモリセルの等価回路に対応した構造（図示せず）が形成されている。
【０３２５】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図８８参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図９０参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０３２６】
次に、図９０に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、まず、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０３２７】
さらに、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ３，ＡＧ４となるそれぞれのゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３，ＤＧ４となるそれぞれのゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３（ＡＧ４）となるゲート構造Ｇとドライブゲート電極ＤＧ３（ＤＧ４）となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを露出するように形成される。
【０３２８】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０３２９】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０３３０】
次に、図９１に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを露出するように形成される。
【０３３１】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０３３２】
さらに、レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ３，ＡＧ４となるそれぞれのゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３，ＤＧ４となるそれぞれのゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３（ＡＧ４）となるゲート構造Ｇとドライブゲート電極ＤＧ３（ＤＧ４）となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを覆うように形成される。
【０３３３】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０３３４】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０３３５】
また、アクセストランジスタＡＴ３，ＡＴ４に形成されるハロ領域ＡＨＴおよびドライブトランジスタＤＧ３，ＤＧ４に形成されるハロ領域ＤＨＴは、ハロ注入Ａによって形成されることなり、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ドライブトランジスタＤＧ１，ＤＧ２のハロ領域ＤＨＥの不純物濃度と同じ不純物濃度になる。
【０３３６】
次に、図９２に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図８９参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０３３７】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０３３８】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図８９に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０３３９】
上述したＳＲＡＭメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタＡＴ３，ＡＴ４およびドライブトランジスタＤＴ３，ＤＴ４では、アクセストランジスタＡＴ３，ＡＴ４の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３，ＤＴ４の１対のハロ領域ＤＨＴ，ＤＨＴは、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲ（ハロ領域ＤＨＳ，ＤＨＥ）のうち、ハロ領域ＤＨＥの不純物濃度と同じ不純物濃度となるように形成されている。
【０３４０】
本半導体装置では、このドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度は、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも低く設定されている。このため、読み出しポートにおけるハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低くなる。これにより、読み出し専用ポートによる読み出し動作では、読み出し速度を向上させることができる。
【０３４１】
また、本半導体装置では、読み取りワード線ＲＷＬＡと読み取りワード線ＲＷＬＢとを共通にし、読み出しビット線ＲＢＬＡと読み出しビット線ＲＢＬＢとを差動読み出しとして使用する場合には、２ポートのＳＲＡＭとして使用することも可能になる。
【０３４２】
さらに、本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライバトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０３４３】
これにより、実施の形態１において説明した半導体装置のＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０３４４】
実施の形態７
ここでは、読み出し専用ポートを備えた３ポートのＳＲＡＭメモリセルを有する半導体装置の他の例について説明する。
【０３４５】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図９３に示すように、アクセストランジスタＡＴ３，ＡＴ４の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３，ＤＴ４の１対のハロ領域ＤＨＴ，ＤＨＴは、アクセストランジスタＡＴ１，ＡＴ２の１対のハロ領域ＨＲ（ハロ領域ＡＨＳ，ＡＨＢ）のうち、ハロ領域ＡＨＢの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図８７に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０３４６】
また、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトは、図８８に示されるレイアウトと同じレイアウトである。また、図８８に示す断面線に対応する断面線に沿った断面構造は、図８９に示される断面構造と同じである。このため、レイアウトと断面構造について、その説明を繰り返さないこととする。
【０３４７】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図９４参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図９４参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０３４８】
次に、図９４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０３４９】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うように形成される。
【０３５０】
さらに、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ３，ＡＧ４となるそれぞれのゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３，ＤＧ４となるそれぞれのゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３（ＡＧ４）となるゲート構造Ｇとドライブゲート電極ＤＧ３（ＤＧ４）となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分と、ＰＭＩＳ領域ＲＰとを覆うように形成される。
【０３５１】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０３５２】
次に、図９５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを露出するように形成される。
【０３５３】
さらに、レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ３，ＡＧ４となるそれぞれのゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３，ＤＧ４となるそれぞれのゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３（ＡＧ４）となるゲート構造Ｇとドライブゲート電極ＤＧ３（ＤＧ４）となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを露出するように形成される。
【０３５４】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０３５５】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０３５６】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０３５７】
また、アクセストランジスタＡＴ３，ＡＴ４に形成されるハロ領域ＡＨＴおよびドライブトランジスタＤＧ３，ＤＧ４に形成されるハロ領域ＤＨＴは、ハロ注入Ｂによって形成されることなり、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、アクセストランジスタＡＧ１，ＡＧ２のハロ領域ＡＨＢの不純物濃度と同じ不純物濃度になる。
【０３５８】
次に、図９６に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図示せず）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０３５９】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０３６０】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線として、銅配線ＣＷ１が形成される（図８９参照）。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０３６１】
上述したＳＲＡＭメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタＡＴ３，ＡＴ４およびドライブトランジスタＤＴ３，ＤＴ４では、アクセストランジスタＡＴ３，ＡＴ４の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３，ＤＴ４の１対のハロ領域ＤＨＴ，ＤＨＴは、アクセストランジスタＡＴ１，ＡＴ２の１対のハロ領域ＨＲ（ハロ領域ＡＨＳ，ＡＨＢ）のうち、ハロ領域ＡＨＢの不純物濃度と同じ不純物濃度となるように形成されている。
【０３６２】
本半導体装置では、このアクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度は、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度よりも高く設定されている。このため、読み出しポートにおけるハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ハロ領域ＤＨＥの不純物濃度よりも高くなる。これにより、読み出し専用ポートによる読み出し動作では、読み出し時におけるドライブトランジスタＤＴ３，ＤＴ４からのリーク電流を抑制することができる。
【０３６３】
また、本半導体装置では、読み取りワード線ＲＷＬＡと読み取りワード線ＲＷＬＢとを共通にし、読み出しビット線ＲＢＬＡと読み出しビット線ＲＢＬＢとを差動読み出しとして使用する場合には、２ポートのＳＲＡＭとして使用することも可能になる。
【０３６４】
さらに、本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライバトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０３６５】
これにより、実施の形態１において説明した半導体装置のＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０３６６】
実施の形態８
（第１例）
ここでは、読み出し専用ポートを備えた２ポートのＳＲＡＭメモリセルを有する半導体装置について説明する。
【０３６７】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図９７に示すように、２ポートのＳＲＡＭメモリセルでは、読み出し用のビット線として、ビット線ＲＢＬが設けられ、また、読み出し用のワード線として、読み出しワード線ＲＷＬが設けられている。アクセストランジスタＡＴ３のゲートは、読み出しワード線ＲＷＬに接続され、アクセストランジスタＡＴ３の１対のソース・ドレイン領域の一方は、ビット線ＲＢＬに接続されている。
【０３６８】
ドライブトランジスタＤＴ３のゲートは、ドライブトランジスタＤＴ２のゲートとロードトランジスタＬＴ２のゲートとに接続されている。ドライブトランジスタＤＴ３の１対のソース・ドレイン領域の一方は、アクセストランジスタＡＴ３の１対のソース・ドレイン領域の他方に接続されている。ドライブトランジスタＤＴ３の１対のソース・ドレイン領域の他方は、接地配線（ＶＳＳ）に接続されている。
【０３６９】
アクセストランジスタＡＴ３の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３の１対のハロ領域ＤＨＴ，ＤＨＴは、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲ（ハロ領域ＤＨＳ，ＤＨＥ）のうち、ハロ領域ＤＨＥの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０３７０】
読み出し専用ポートでは、アクセストランジスタＡＴ３をオンしたときの読み出しビット線ＲＢＬの電位の変動を検知することによって、データが読み出される。
【０３７１】
次に、ＳＲＡＭメモリセルの構造について説明する。図９８は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０３７２】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。
【０３７３】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３と、ドライブトランジスタＤＴ１，ＤＴ２、ＤＴ３とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０３７４】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ３が形成されている素子形成領域ＦＲＮとは繋がっている。
【０３７５】
アクセストランジスタＡＴ１およびドライブトランジスタＤＴ１とが形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２およびドライブトランジスタＤＴ２とが形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３およびドライブトランジスタＤＴ３とが形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって電気的に分離されている。
【０３７６】
図９９は、図９８において、ＳＲＡＭメモリセルのアクセストランジスタＡＴ１とドライブトランジスタＤＴ１を通る断面線ＸＣＩＸ−ＸＣＩＸに沿った断面図である。図９９に示す断面構造は、図５に示す断面構造と同じである。このため、同一部材に同一符号を付して、その説明を繰り返さないこととする。また、図９９に示される第１金属配線より上層では、多層の金属配線等によって、図９７に示されるＳＲＡＭメモリセルの等価回路に対応した構造（図示せず）が形成されている。
【０３７７】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図９８参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図１００参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０３７８】
次に、図１００に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、まず、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０３７９】
さらに、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ３となるゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３となるゲート構造Ｇとドライブゲート電極ＤＧ３となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを露出するように形成される。
【０３８０】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０３８１】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０３８２】
次に、図１０１に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを露出するように形成される。
【０３８３】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０３８４】
さらに、レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ３となるゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３となるゲート構造Ｇとドライブゲート電極ＤＧ３となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを覆うように形成される。
【０３８５】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０３８６】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０３８７】
また、アクセストランジスタＡＴ３に形成されるハロ領域ＡＨＴおよびドライブトランジスタＤＧ３に形成されるハロ領域ＤＨＴは、ハロ注入Ａによって形成されることなり、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ドライブトランジスタＤＧ１，ＤＧ２のハロ領域ＤＨＥの不純物濃度と同じ不純物濃度になる。
【０３８８】
次に、図１０２に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図９９参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０３８９】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０３９０】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図９９に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０３９１】
上述したＳＲＡＭメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタＡＴ３およびドライブトランジスタＤＴ３では、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低く設定されている。これにより、読み出し専用ポートによる読み出し動作では、読み出し速度を向上させることができる。
【０３９２】
また、本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライバトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０３９３】
これにより、実施の形態１において説明した半導体装置のＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０３９４】
（第２例）
ここでは、読み出し専用ポートを備えた２ポートのＳＲＡＭメモリセルを有する半導体装置の他の例について説明する。
【０３９５】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図１０３に示すように、アクセストランジスタＡＴ３の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３の１対のハロ領域ＤＨＴ，ＤＨＴは、アクセストランジスタＡＴ１，ＡＴ２の１対のハロ領域ＨＲ（ハロ領域ＡＨＳ，ＡＨＢ）のうち、ハロ領域ＡＨＢの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図９７に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０３９６】
次に、ＳＲＡＭメモリセルの構造は、アクセストランジスタＡＴ３のハロ領域ＡＨＴと、ドライブトランジスタＤＴ３のハロ領域ＤＨＴの不純物濃度が、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度と同じ不純物濃度である点を除いて、第１例に係る半導体装置と同様なので、その説明を繰り返さないこととする。
【０３９７】
次に、上述した半導体装置の製造方法について説明する。第１例に係る半導体装置と同様に、ゲート構造Ｇが形成された後、図１０４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０３９８】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うように形成される。
【０３９９】
さらに、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ３となるゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３となるゲート構造Ｇとドライブゲート電極ＤＧ３となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分と、ＰＭＩＳ領域ＲＰとを覆うように形成される。
【０４００】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０４０１】
次に、図１０５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを露出するように形成される。
【０４０２】
さらに、レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ３となるゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３となるゲート構造Ｇとドライブゲート電極ＤＧ３となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを露出するように形成される。
【０４０３】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０４０４】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０４０５】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０４０６】
また、アクセストランジスタＡＴ３に形成されるハロ領域ＡＨＴおよびドライブトランジスタＤＧ３に形成されるハロ領域ＤＨＴは、ハロ注入Ｂによって形成されることなり、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、アクセストランジスタＡＧ１，ＡＧ２のハロ領域ＡＨＢの不純物濃度と同じ不純物濃度になる。
【０４０７】
次に、図１０６に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図示せず）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０４０８】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０４０９】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線として、銅配線ＣＷ１が形成される（図９９参照）。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０４１０】
上述したＳＲＡＭメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタＡＴ３およびドライブトランジスタＤＴ３では、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ハロ領域ＤＨＥの不純物濃度よりも高く設定されている。これにより、読み出し専用ポートによる読み出し動作では、読み出し時におけるドライブトランジスタＤＴ３からのリーク電流を抑制することができる。また、第１例に係る半導体装置におけるＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０４１１】
実施の形態９
ここでは、縦型セルと称されるＳＲＡＭメモリセルを備えた半導体装置について説明する。図１０７に示すように、ＳＲＡＭメモリセルＳＲ（ＭＡ）は、半導体基板の主表面に複数行複数列の行列状に配置された複数のメモリセルを有する。この半導体装置のＳＲＡＭメモリセルでは、個々のＳＲＡＭメモリセルが、鏡面対称（Ｘ反転）になるように反転されて配置された配置パターンが形成されている。
【０４１２】
次に、ＳＲＡＭメモリセルの等価回路について説明する。図１０８に示すように、ＳＲＡＭメモリセルの等価回路は、図３に示される等価回路と同じであるため、同一部材には同一符号を付す。アクセストランジスタＡＴ１，ＡＴ２では、１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域ＡＨＢの不純物濃度よりも高く設定されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＤＨＳの不純物濃度が、接地配線ＶＳＳに接続されている側のハロ領域ＤＨＥの不純物濃度よりも高く設定されている。また、ハロ領域ＤＨＥの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低く設定されている。
【０４１３】
次に、ＳＲＡＭメモリセルの構造について説明する。図１０９は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮには、Ｘ方向に平行に延在する部分（素子形成領域ＦＲＮＸ）と、Ｙ方向に平行に延在する部分（素子形成領域ＦＲＮＹ）とが設けられている。
【０４１４】
素子形成領域ＦＲＮには、ｎチャネル型のＭＩＳトランジスタとして、アクセストランジスタＡＴ１，ＡＴ２とドライブトランジスタＤＴ１，ＤＴ２が形成されている。アクセストランジスタＡＴ１，ＡＴ２は素子形成領域ＦＲＮＹに配置され、ドライブトランジスタＤＴ１，ＤＴ２が素子形成領域ＦＲＮＸに配置されている。アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２は、Ｘ方向に平行に延在して素子形成領域ＦＲＮＹを横切るように形成されている。ドライブトランジスタＤＴ１，ＤＴ２のドライブゲート電極ＤＧ１，ＤＧ２は、Ｙ方向に平行に延在して素子形成領域ＦＲＮＸを横切るように形成されている。
【０４１５】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮＹ（ＦＲＮ）と、ドライブトランジスタＤ１が形成されている素子形成領域ＦＲＮＸ（ＦＲＮ）とは繋がっている。アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮＹ（ＦＲＮ）と、ドライブトランジスタＤ２が形成されている素子形成領域ＦＲＮＸ（ＦＲＮ）とは繋がっている。アクセストランジスタＡＴ１およびドライブトランジスタＤ１が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２およびドライブトランジスタＤ２が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって電気的に分離されている。
【０４１６】
素子形成領域ＦＲＰは、Ｘ方向に平行に延在し、素子形成領域ＦＲＮ（ＦＲＮＸ）と距離を隔てて配置されている。素子形成領域ＦＲＰには、ｐチャネル型のＭＩＳトランジスタとしてロードトランジスタＬＴ１，ＬＴ２が形成されている。ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、Ｙ方向に平行に延在して素子形成領域ＦＲＰを横切るように形成されている。
【０４１７】
図１１０は、ドライブトランジスタＤＴ１のゲート電極とアクセストランジスタＡＴ１を通る断面線ＣＸ−ＣＸに沿った断面図である。図１１０に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。
【０４１８】
アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０４１９】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、図５（実施の形態１）に示す半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０４２０】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図１１１は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図１１２は、第１金属配線と第２金属配線との接続構造を示す平面図である。図１１３は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０４２１】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトプラグＢＬＣ（プラグＰＧ）、第１金属配線ＢＬＭ１（銅配線ＣＷ１）、ヴィアＢＬＶ１、第２金属配線ＢＬＭ２およびヴィアＢＬＶ２を介して、ビット線ＢＬとしての第３金属配線ＢＬＭ３に電気的に接続されている。
【０４２２】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクトＳＮＣ（プラグＰＧ）、第１金属配線ＳＮＭ１（銅配線ＣＷ１）およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタＡＴ１のソース・ドレイン領域ＳＤＳは、第１金属配線ＳＮＭ１（銅配線ＣＷ１）、ヴィアＳＮＶ１、第２金属配線ＳＮＭ２、ヴィアＳＮＶ１、第１金属配線ＳＮＭ１およびコンタクトＳＮＧＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０４２３】
また、アクセストランジスタＡＴ１のソース・ドレイン領域ＳＤＳは、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１は、ワード線ＷＬの一部として形成されている。
【０４２４】
ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）を介して、接地配線としての第１金属配線ＶＳＳＭ１（銅配線ＣＷ１）に電気的に接続されている。ロードトランジスタＬＴ１の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣ、第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）、ヴィアＶＤＤＶ１、第２金属配線ＶＤＤＭ２およびヴィアＶＤＤＶ２を介して、電源配線としての第３金属配線ＶＤＤＭ３に電気的に接続されている。
【０４２５】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトプラグ／ＢＬＣ（プラグ／ＰＧ）、第１金属配線／ＢＬＭ１（銅配線ＣＷ１）、ヴィア／ＢＬＶ１、第２金属配線／ＢＬＭ２およびヴィア／ＢＬＶ２を介して、ビット線／ＢＬとしての第３金属配線／ＢＬＭ３に電気的に接続されている。
【０４２６】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクト／ＳＮＣ（プラグＰＧ）、第１金属配線／ＳＮＭ１（銅配線ＣＷ１）およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタＡＴ２のソース・ドレイン領域ＳＤＳは、第１金属配線／ＳＮＭ１（銅配線ＣＷ１）、ヴィア／ＳＮＶ１、第２金属配線／ＳＮＭ２、ヴィア／ＳＮＶ１、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＧＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０４２７】
また、アクセストランジスタＡＴ２のソース・ドレイン領域ＳＤＳは、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ２のアクセスゲート電極ＡＧ２は、ワード線ＷＬの一部として形成されている。
【０４２８】
ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）を介して、接地配線としての第１金属配線ＶＳＳＭ１（銅配線ＣＷ１）に電気的に接続されている。ロードトランジスタＬＴ２の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣ、第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）、ヴィアＶＤＤＶ１、第２金属配線ＶＤＤＭ２およびヴィアＶＤＤＶ２を介して、電源配線としての第３金属配線ＶＤＤＭ３に電気的に接続されている。
【０４２９】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定される（図１０９参照）。次に、図１１４に示すように、素子形成領域ＦＲＮにｐウェルＰＷが形成される。次に、半導体基板ＳＵＢの表面上に、界面層ＳＦを介在させて、所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、所定の仕事関数を有する金属膜ＭＬおよびポリシリコン膜ＰＳを積層させる態様で、アクセスゲート電極ＡＧ１となるゲート構造Ｇと、ドライブゲート電極ＤＧ１となるゲート構造Ｇが形成される。次に、ゲート構造Ｇを覆うように半導体基板ＳＵＢ上に、たとえばシリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面にオフセットスペーサＯＳが形成される。
【０４３０】
次に、図１１５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、領域Ｓが配置されている側に位置する側面とを、開口パターンによって露出するように形成される。
【０４３１】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂと、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅの側に位置する側面と、その領域Ｅと、第２素子形成領域ＦＲＰとを覆うように形成される。
【０４３２】
次に、レジストマスクＲＭＨ１を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ａ）。まず、図１１６に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ１（図１１５参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域ＰＩＲ１が形成される。
【０４３３】
次に、図１１７に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ２（図１１５参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ２が形成される。
【０４３４】
次に、図１１８に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ３（図１１５参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ３が形成される。
【０４３５】
次に、図１１９に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ４（図１１５参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ４が形成される。その後、レジストマスクＲＭＨ１が除去される。
【０４３６】
次に、図１２０に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０４３７】
次に、レジストマスクＲＭＨ２を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ｂ）。まず、図１２１に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ５（図１２０参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域ＰＩＲ５が形成される。
【０４３８】
次に、図１２２に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ６（図１２０参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ６が形成される。
【０４３９】
次に、図１２３に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ７（図１２０参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ７が形成される。
【０４４０】
次に、図１２４に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ８（図１２０参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ８が形成される。こうして形成されるｐ型不純物領域ＰＩＲ１，ＰＩＲ２，ＰＩＲ３，ＰＩＲ４，ＰＩＲ５，ＰＩＲ６，ＰＩＲ７，ＰＩＲ８の一部がハロ領域となる。
【０４４１】
ここで、ハロ注入の注入条件について説明する。ハロ注入Ａでは、方向Ｅ１と方向Ｅ２からの注入条件は同じ注入条件（注入条件Ａ）とされ、方向Ｅ３と方向Ｅ４からの注入条件は同じ注入条件（注入条件Ｂ）とされる。また、ハロ注入Ｂでは、方向Ｅ５と方向Ｅ６からの注入条件は同じ注入条件（注入条件Ｃ）とされ、方向Ｅ７と方向Ｅ８からの注入条件は同じ注入条件（注入条件Ｄ）とされる。
【０４４２】
アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＳは、方向Ｅ２（注入条件Ａ）と方向Ｅ６（注入条件Ｃ）からの注入によって形成され、ハロ領域ＡＨＢは、方向Ｅ５（注入条件Ｃ）からの注入によって形成される。一方、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＳは、方向Ｅ３（注入条件Ｂ）と方向Ｅ７（注入条件Ｄ）からの注入によって形成され、ハロ領域ＤＨＢは、方向Ｅ８（注入条件Ｄ）からの注入によって形成される。
【０４４３】
本半導体装置では、ハロ領域ＡＨＳの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高く、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高く、ハロ領域ＡＨＳの不純物濃度とハロ領域ＤＨＳの不純物濃度とは同じ不純物濃度となり、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低くなるように、注入条件Ａ〜Ｄが設定される。
【０４４４】
次に、図１２５に示すように、レジストマスクＲＥＭＨ２を除去することなく、レジストマスクＲＭＨ２（レジストマスクＲＭＥ１）を注入マスク（注入マスクＢ）として、リン等が注入される（エクステンション注入）。図１２６に示すように、レジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される。その後、レジストマスクＲＭＥ１が除去される。
【０４４５】
次に、図１２７に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭＥ２が形成される（注入マスクＣ）。次に、レジストマスクＲＭＥ２を注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、素子形成領域ＲＰにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、レジストマスクＲＭＥ２が除去される。
【０４４６】
次に、ゲート構造Ｇ（アクセスゲート電極ＡＧ１、ドライブゲート電極ＤＧ１等）を覆うように、たとえばシリコン酸化膜とシリコン窒化膜（図示せず）が順次形成される。次に、そのシリコン酸化膜とシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面上に、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩからなるサイドウォールスペーサＳＷが形成される（図１２８参照）。
【０４４７】
次に、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスク（図示せず）が形成される。次に、そのレジストマスクおよびサイドウォールスペーサＳＷ等を注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの表面から所定の深さにわたりソース・ドレイン領域ＳＤ（図１２８参照）が形成される。その後、そのレジストマスクが除去される。
【０４４８】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される。次に、そのレジストマスクを注入マスクとして、ボロンを半導体基板内に注入することにより、露出した素子形成領域ＦＲＰの表面から所定の深さにわたりソース・ドレイン領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０４４９】
次に、図１２８に示すように、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソース・ドレイン領域ＳＤ、エクステンション領域ＥＲおよびハロ領域ＨＲを活性化させる。このとき、不純物が熱拡散することで、ソース・ドレイン領域ＳＤ、エクステンション領域ＥＲおよびハロ領域ＨＲは、横方向と縦（深さ）方向に広がることになる。
【０４５０】
次に、図１２９に示すように、サリサイドプロセスにより、露出しているソース・ドレイン領域ＳＤ、アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１のそれぞれのポリシリコン膜の表面に、ニッケルシリサイド等の金属シリサイド膜ＳＣＬが形成される。次に、図１３０に示すように、アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１を覆うように、シリコン窒化膜等のストレスライナー膜ＳＬが形成される。そのストレスライナー膜ＳＬを覆うように、ＴＥＯＳ等の層間絶縁膜ＩＬ１が形成される。
【０４５１】
次に、図１３１に示すように、層間絶縁膜ＩＬ１に異方性エッチングを施すことにより、金属シリサイド膜ＳＣＬを露出するコンタクトホールＣＨが形成される。次に、そのコンタクトホールＣＨ内に、バリア金属膜ＢＡ１とタングステン膜ＴＬ１を含むプラグＰＧが形成される。
【０４５２】
次に、図１１０に示すように、プラグＰＧを覆うように、シリコン窒化膜等のエッチングストッパ膜ＥＳおよびシリコン酸化膜等の層間絶縁膜ＩＬ２が形成される。次に、プラグＰＧの表面を露出する溝が形成される。次に、その溝内に、バリア金属膜ＢＡ２と銅膜ＣＬ２を含む銅配線ＣＷ１が形成される。銅配線ＣＷ１は第１金属配線に対応する。
【０４５３】
この後、銅配線ＣＷ１を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によりヴィアＢＬＶ１、／ＳＮＶ１、ＶＤＤＶ１、／ＢＬＶ１、／ＳＮＶ１、ＳＮＶ１（図１１２参照）が形成される。次に、ヴィアＢＬＶ１、／ＳＮＶ１、ＶＤＤＶ１、／ＢＬＶ１、／ＳＮＶ１、ＳＮＶ１を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第２金属配線ＢＬＭ２、／ＳＮＭ２、ＳＮＭ２、ＶＤＤＭ２が形成される。
【０４５４】
次に、第２金属配線ＢＬＭ２、／ＳＮＭ２、ＳＮＭ２、ＶＤＤＭ２を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によって、ヴィアＢＬＶ２，／ＢＬＶ２，ＶＤＤＶ２（図１１３参照）が形成される。次に、ヴィアＢＬＶ２，／ＢＬＶ２，ＶＤＤＶ２を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第３金属配線ＶＤＤＭ３、ＢＬＭ３、／ＢＬＭ３（図１１３参照）が形成される。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【０４５５】
本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライバトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０４５６】
これにより、実施の形態１において説明したように、読出し動作においては、ビット線ＢＬ（／ＢＬ）側からストレージノードＳＮ（／ＳＮ）側へ向かって、アクセストランジスタＡＴ１（ＡＴ２）に流れる電流を抑えやすくすることができるとともに、ストレージノードＳＮ（／ＳＮ）側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流を増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンを上げることができる。
【０４５７】
また、書き込み動作においては、ストレージノードＳＮ（／ＳＮ）側からビット線ＢＬ（／ＢＬ）側へ向かって、アクセストランジスタＡＴ１（ＡＴ２）に流れる電流増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、本半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０４５８】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０４５９】
また、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０４６０】
なお、上述した半導体装置では、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低い場合について説明した。ハロ領域ＤＨＥ，ＡＨＢの不純物濃度としては、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高くなるように、注入条件Ａ〜Ｄを設定してもよい。この場合には、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０４６１】
また、ハロ領域ＤＨＥの不純物濃度とハロ領域ＡＨＢの不純物濃度とが同じ不純物濃度となるように、注入条件Ａ〜Ｄをすべて同じ注入条件に設定してもよい。この場合であっても、アクセストランジスタＡＴ１，ＡＴ２では、ハロ領域ＡＨＳの不純物濃度はハロ領域ＡＨＢの不純物濃度よりも高く、ドライブトランジスタＤＴ１，ＤＴ２では、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高くなる。これにより、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０４６２】
実施の形態１０
ここでは、縦型セルと称されるＳＲＡＭメモリセルを備えた半導体装置の他の例について説明する。
【０４６３】
まず、ＳＲＡＭメモリセルの等価回路は、前述した図１０８または図３に示される等価回路と同じある。次に、ＳＲＡＭメモリセルの構造について説明する。図１３２は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。点線（太線）によって囲まれた領域が一つのメモリセルを構成する。半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮには、Ｘ方向に平行に延在する部分（素子形成領域ＦＲＮＸ）と、Ｙ方向に平行に延在する部分（素子形成領域ＦＲＮＹ）とが設けられている。
【０４６４】
素子形成領域ＦＲＮには、ｎチャネル型のＭＩＳトランジスタとして、アクセストランジスタＡＴ１，ＡＴ２とドライブトランジスタＤＴ１，ＤＴ２が形成されている。アクセストランジスタＡＴ１，ＡＴ２は素子形成領域ＦＲＮＹに配置され、ドライブトランジスタＤＴ１，ＤＴ２が素子形成領域ＦＲＮＸに配置されている。アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２は、Ｘ方向に平行に延在して素子形成領域ＦＲＮＹを横切るように形成されている。ドライブトランジスタＤＴ１，ＤＴ２のドライブゲート電極ＤＧ１，ＤＧ２は、Ｙ方向に平行に延在して素子形成領域ＦＲＮＸを横切るように形成されている。
【０４６５】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮＹと、ドライブトランジスタＤ１が形成されている素子形成領域ＦＲＮＸと、ドライブトランジスタＤ２が形成されている素子形成領域ＦＲＮＸと、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮＹとは繋がっている。ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とによって挟まれた素子形成領域ＦＲＮの部分（ソース・ドレイン領域）に、接地配線が電気的に接続されている。
【０４６６】
素子形成領域ＦＲＰは、Ｘ方向に平行に延在し、素子形成領域ＦＲＮ（ＦＲＮＸ）と距離を隔てて配置されている。素子形成領域ＦＲＰには、ｐチャネル型のＭＩＳトランジスタとしてロードトランジスタＬＴ１，ＬＴ２が形成されている。ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、Ｙ方向に平行に延在して素子形成領域ＦＲＰを横切るように形成されている。ロードトランジスタＬＴ１のロードゲート電極ＬＧ１とロードトランジスタＬＴ２のロードゲート電極ＬＧ２とによって挟まれた素子形成領域ＦＲＰの部分（ソース・ドレイン領域）に、電源配線が電気的に接続されている。
【０４６７】
図１３３は、ドライブトランジスタＤＴ１のゲート電極とアクセストランジスタＡＴ１を通る断面線ＣＸＸＸＩＩＩ−ＣＸＸＸＩＩＩに沿った断面図である。図１３３に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。
【０４６８】
アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０４６９】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、図５（実施の形態１）に示す半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０４７０】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図１３４は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図１３５は、第１金属配線と第２金属配線との接続構造を示す平面図である。
【０４７１】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトプラグＢＬＣ（プラグＰＧ）、第１金属配線ＢＬＭ１およびヴィアＢＬＶ１を介して、ビット線ＢＬとしての第２金属配線ＢＬＭ２に電気的に接続されている。
【０４７２】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクトＳＮＣ（プラグＰＧ）、第１金属配線ＳＮＭ１（銅配線ＣＷ１）およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタＡＴ１のソース・ドレイン領域ＳＤＳは、第１金属配線ＳＮＭ１（銅配線ＣＷ１）を介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０４７３】
また、アクセストランジスタＡＴ１のソース・ドレイン領域ＳＤＳは、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１は、ワード線ＷＬの一部として形成されている。
【０４７４】
ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）、第１金属配線ＶＳＳＭ１およびヴィアＶＳＳＶ１を介して、接地配線としての第２金属配線ＶＳＳＭ２に電気的に接続されている。ロードトランジスタＬＴ１の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣを介して、電源配線としての第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）に電気的に接続されている。
【０４７５】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトプラグ／ＢＬＣ（プラグ／ＰＧ）、第１金属配線／ＢＬＭ１（銅配線ＣＷ１）およびヴィア／ＢＬＶ１を介して、ビット線／ＢＬとしての第２金属配線／ＢＬＭ２に電気的に接続されている。
【０４７６】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクト／ＳＮＣ（プラグＰＧ）、第１金属配線／ＳＮＭ１（銅配線ＣＷ１）およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタＡＴ２のソース・ドレイン領域ＳＤＳは、第１金属配線／ＳＮＭ１（銅配線ＣＷ１）およびコンタクト／ＳＮＧＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０４７７】
また、アクセストランジスタＡＴ２のソース・ドレイン領域ＳＤＳは、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ２のアクセスゲート電極ＡＧ２は、ワード線ＷＬの一部として形成されている。
【０４７８】
ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）を介して、接地配線としての第１金属配線ＶＳＳＭ１（銅配線ＣＷ１）に電気的に接続されている。ロードトランジスタＬＴ２の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣを介して、電源配線としての第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）に電気的に接続されている。
【０４７９】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定される（図１３２参照）。次に、素子形成領域ＦＲＮにｐウェルＰＷ（図１３３参照）が形成される。次に、図１１４に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図１３６参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０４８０】
次に、図１３６に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、まず、アクセスゲート電極ＡＧ１（ＡＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、領域Ｓの側に位置する側面と、その領域Ｓとを、開口パターンによって露出するように形成される。
【０４８１】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うように形成される。さらに、レジストマスクＲＭＨ１は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅの側に位置する側面と、その領域Ｅとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０４８２】
次に、レジストマスクＲＭＨ１を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ａ）。ボロンの注入は、図１１５〜図１１９（実施の形態９）に示されるボロンの注入と同じ要領で行われる。
【０４８３】
まず、図１３６に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ１から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。次に、ボロンを方向Ｅ２から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。
【０４８４】
次に、ボロンを方向Ｅ３から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。次に、ボロンを方向Ｅ４から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。その後、レジストマスクＲＭＨ１が除去される。
【０４８５】
次に、図１３７に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０４８６】
次に、レジストマスクＲＭＨ２を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ｂ）。ボロンの注入は、図１２０〜図１２４（実施の形態９）に示されるボロンの注入と同じ要領で行われる。
【０４８７】
まず、図１３７に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ５から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。次に、ボロンを方向Ｅ６から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。
【０４８８】
次に、ボロンを方向Ｅ７から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。次に、ボロンを方向Ｅ８から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。こうして形成されるｐ型不純物領域の一部がハロ領域となる。
【０４８９】
ここで、ハロ注入の注入条件について説明する。ハロ注入Ａでは、方向Ｅ１と方向Ｅ２からの注入条件は同じ注入条件（注入条件Ａ）とされ、方向Ｅ３と方向Ｅ４からの注入条件は同じ注入条件（注入条件Ｂ）とされる。また、ハロ注入Ｂでは、方向Ｅ５と方向Ｅ６からの注入条件は同じ注入条件（注入条件Ｃ）とされ、方向Ｅ７と方向Ｅ８からの注入条件は同じ注入条件（注入条件Ｄ）とされる。
【０４９０】
アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＳは、方向Ｅ２（注入条件Ａ）と方向Ｅ６（注入条件Ｃ）からの注入によって形成され、ハロ領域ＡＨＢは、方向Ｅ５（注入条件Ｃ）からの注入によって形成される。一方、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＳは、方向Ｅ３（注入条件Ｂ）と方向Ｅ７（注入条件Ｄ）からの注入によって形成され、ハロ領域ＤＨＢは、方向Ｅ８（注入条件Ｄ）からの注入によって形成される。
【０４９１】
本半導体装置では、ハロ領域ＡＨＳの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高く、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高く、ハロ領域ＡＨＳの不純物濃度とハロ領域ＤＨＳの不純物濃度とは同じ不純物濃度となり、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低くなるように、注入条件Ａ〜Ｄが設定される。
【０４９２】
次に、レジストマスクＲＥＭＨ２を除去することなく、レジストマスクＲＭＨ２（レジストマスクＲＭＥ１）を注入マスク（注入マスクＢ）として、リン等が注入される（エクステンション注入）。図１３８に示すように、レジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される（図１３３参照）。その後、レジストマスクＲＭＥ１が除去される。
【０４９３】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＣ）。次に、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、素子形成領域ＲＰにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０４９４】
次に、図１２８〜図１３１（実施の形態９）に示す工程と同様の工程を経て、第１金属配線（銅配線ＣＷ１）が形成される（図１３３参照）。この後、銅配線ＣＷ１を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によりヴィアＢＬＶ１、／ＢＬＶ１、ＶＳＳＶ１（図１３５参照）が形成される。次に、ヴィアＢＬＶ１、／ＢＬＶ１、ＶＳＳＶ１を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第２金属配線ＢＬＭ２、／ＢＬＭ２，ＶＳＳＭ２（図１３５参照）が形成される。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【０４９５】
本半導体装置では、ＳＲＡＭメモリセルの各トランジスタは、第１金属配線と第２金属配線とによって電気的に接続されている。これにより、各トランジスタが、第１金属配線、第２金属配線および第３金属配線によって電気的に接続されている配線構造と比べると、製造コストを削減することができる。
【０４９６】
また、本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライバトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。これにより、実施の形態１において説明したように、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０４９７】
さらに、実施の形態１において説明したように、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０４９８】
また、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＣ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを削減することができる。
【０４９９】
なお、上述した半導体装置では、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低い場合について説明した。ハロ領域ＤＨＥ，ＡＨＢの不純物濃度としては、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高くなるように、注入条件Ａ〜Ｄを設定してもよい。この場合には、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０５００】
また、ハロ領域ＤＨＥの不純物濃度とハロ領域ＡＨＢの不純物濃度とが同じ不純物濃度となるように、注入条件Ａ〜Ｄをすべて同じ注入条件に設定してもよい。この場合であっても、アクセストランジスタＡＴ１，ＡＴ２では、ハロ領域ＡＨＳの不純物濃度はハロ領域ＡＨＢの不純物濃度よりも高く、ドライブトランジスタＤＴ１，ＤＴ２では、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高くなる。これにより、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０５０１】
実施の形態１１
ここでは、縦型セルと称されるＳＲＡＭメモリセルを備えた半導体装置について説明する。
【０５０２】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図１３９に示すように、アクセストランジスタＡＴ１，ＡＴ２では、１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域ＡＨＢの不純物濃度よりも高く設定されている。
【０５０３】
また、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＤＨＴの不純物濃度と、接地配線ＶＳＳに接続されている側のハロ領域ＤＨＴの不純物濃度とは同じ不純物濃度に設定されている。また、そのハロ領域ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低く設定されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
【０５０４】
次に、ＳＲＡＭメモリセルの構造について説明する。図１４０は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。点線（太線）によって囲まれた領域が一つのメモリセルを構成する。図１４０に示すように、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域として、ハロ領域ＤＨＴが形成されている。なお、これ以外の構成については、図１０９に示すレイアウトと同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
【０５０５】
図１４１は、ドライブトランジスタＤＴ１のゲート電極とアクセストランジスタＡＴ１を通る断面線ＣＸＬＩ−ＣＸＬＩに沿った断面図である。図１４１に示すように、ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＴが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＴが形成されている。なお、これ以外の構成については、図１１０に示す構成と同様なので、同一部材については同一符号を付し、その説明を繰り返さないこととする。
【０５０６】
次に、上述した半導体装置の製造方法について説明する。実施の形態９と同様に、ゲート構造Ｇが形成された後、図１４２に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０５０７】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂと、第２素子形成領域ＦＲＰとを覆うように形成される。
【０５０８】
次に、レジストマスクＲＭＨ１を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ａ）。図１４２に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ１、方向Ｅ２、方向Ｅ３および方向Ｅ４のそれぞれから、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域（図示せず）が形成される。その後、レジストマスクＲＭＨ１が除去される。
【０５０９】
次に、図１４３に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓのうち、素子形成領域ＦＲＮＹに位置する部分と、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するように形成される。
【０５１０】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓのうち、素子形成領域ＦＲＮＸに位置する部分と、第２素子形成領域ＦＲＰとを覆うように形成される。
【０５１１】
次に、レジストマスクＲＭＨ２を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ｂ）。図１４３に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ５、方向Ｅ６、方向Ｅ７および方向Ｅ８のそれぞれから、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域（図示せず）が形成される。その後、レジストマスクＲＭＨ２が除去される。なお、方向Ｅ１，Ｅ２（注入条件Ａ）、方向Ｅ３，Ｅ４（注入条件Ｂ）、方向Ｅ５，Ｅ６（注入条件Ｃ）、方向Ｅ７，Ｅ８（注入条件Ｄ）からの注入条件は、ハロ領域ＤＨＴの不純物濃度とハロ領域ＤＨＴの不純物濃度とが同じ不純物濃度になり、また、そのハロ領域ＤＨＴの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低くなるように設定される。
【０５１２】
次に、図１４４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＥ１が形成される（注入マスクＣ）。レジストマスクＲＭＥ１は、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０５１３】
次に、レジストマスクＲＭＥ１を注入マスクとして、リン等が注入される（エクステンション注入）。レジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される（図１４１参照）。その後、レジストマスクＲＭＥ１が除去される。
【０５１４】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、素子形成領域ＲＰにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０５１５】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線として、銅配線ＣＷ１が形成される（図１４１参照）。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０５１６】
上述したＳＲＡＭメモリセルを備えた半導体装置では、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度は、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＴの不純物濃度よりも高く設定されている。これにより、ハロ領域ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低くなり、読み出し動作では、読み出し速度を向上させることができる。また、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを削減することができる。
【０５１７】
実施の形態１２
ここでは、縦型セルと称されるＳＲＡＭメモリセルを備えた半導体装置の他の例について説明する。
【０５１８】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図１４５に示すように、アクセストランジスタＡＴ１，ＡＴ２では、１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域ＡＨＢの不純物濃度よりも高く設定されている。
【０５１９】
また、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＤＨＴの不純物濃度と、接地配線ＶＳＳに接続されている側のハロ領域ＤＨＴの不純物濃度とは同じ不純物濃度に設定されている。また、そのハロ領域ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度と実質的に同じ不純物濃度に設定されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
【０５２０】
次に、ＳＲＡＭメモリセルの構造について説明する。図１４６は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。図１４６に示すように、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域として、ハロ領域ＤＨＴが形成されている。なお、これ以外の構成については、図１０９に示すレイアウトと同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
【０５２１】
図１４７は、ドライブトランジスタＤＴ１のゲート電極とアクセストランジスタＡＴ１を通る断面線ＣＸＬＶＩＩ−ＣＸＬＶＩＩに沿った断面図である。図１４７に示すように、ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＴが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＴが形成されている。なお、これ以外の構成については、図１１０に示す構成と同様なので、同一部材については同一符号を付し、その説明を繰り返さないこととする。
【０５２２】
次に、上述した半導体装置の製造方法について説明する。実施の形態９と同様に、ゲート構造Ｇが形成された後、図１４８に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。
【０５２３】
レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓのうち、素子形成領域ＦＲＮＹに位置する部分とを露出するように形成される。
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂと、素子形成領域ＦＲＰとを覆うように形成される。
【０５２４】
さらに、レジストマスクＲＭＨ１は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線が接続されるソース・ドレイン領域が形成されることになる領域Ｅと、領域Ｓのうち、素子形成領域ＦＲＮＸに位置する部分を覆うように形成される。
【０５２５】
次に、レジストマスクＲＭＨ１を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ａ）。図１４８に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ１、方向Ｅ２、方向Ｅ３および方向Ｅ４のそれぞれから、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域（図示せず）が形成される。その後、レジストマスクＲＭＨ１が除去される。
【０５２６】
次に、図１４９に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するように形成される。
【０５２７】
さらに、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。一方、レジストマスクＲＭＨ２は、素子形成領域ＦＲＰとを覆うように形成される。
【０５２８】
次に、レジストマスクＲＭＨ２を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ｂ）。図１４９に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ５、方向Ｅ６、方向Ｅ７および方向Ｅ８のそれぞれから、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域（図示せず）が形成される。なお、方向Ｅ１，Ｅ２（注入条件Ａ）、方向Ｅ３，Ｅ４（注入条件Ｂ）、方向Ｅ５，Ｅ６（注入条件Ｃ）、方向Ｅ７，Ｅ８（注入条件Ｄ）からの注入条件は、ハロ領域ＤＨＴの不純物濃度とハロ領域ＤＨＴの不純物濃度とが同じ不純物濃度になり、また、そのハロ領域ＤＨＴの不純物濃度とハロ領域ＡＨＢの不純物濃度とが同じ不純物濃度となるように設定される。
【０５２９】
次に、レジストマスクＲＭＨ２を除去することなく、レジストマスクＲＭＨ２（レジストマスクＲＭＥ１）を注入マスク（注入マスクＢ）として、リン等が注入される（エクステンション注入）。図１５０に示すように、レジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される（図１４７参照）。その後、レジストマスクＲＭＥ１が除去される。
【０５３０】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＣ）。次に、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、素子形成領域ＲＰにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０５３１】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線として、銅配線ＣＷ１が形成される（図１４７参照）。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０５３２】
上述したＳＲＡＭメモリセルを備えた半導体装置では、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度と、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＴの不純物濃度とは実質的に同じ不純物濃度に設定されている。これにより、ハロ領域ＤＨＴの不純物濃度が、ハロ領域ＡＨＢの不純物濃度よりも低い場合に比べて、読み出し動作時のリーク電流を抑制することができる。また、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを削減することができる。
【０５３３】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０５３４】
本発明は、ＳＲＡＭメモリセルを備えた半導体装置に有効に利用される。
【符号の説明】
【０５３５】
ＳＵＢ  半導体基板、ＩＳＲ  素子分離領域、ＦＲＮ  素子形成領域、ＦＲＰ  素子形成領域、ＲＮ  ＮＭＩＳ領域、ＲＰ  ＰＭＩＳ領域、ＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４  アクセストランジスタ、ＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４  ドライブトランジスタ、ＬＴ１，ＬＴ２  ロードトランジスタ、ＰＷ  Ｐウェル、ＳＦ  界面膜、ＨＫ  Ｈｉｇｈ−ｋ膜、ＭＬ  金属膜、ＰＳ  ポリシリコン膜、ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４  アクセスゲート電極、ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４  ドライブゲート電極、ＬＧ１，ＬＧ２  ロードゲート電極、Ｇ  ゲート構造、ＯＳオフセットスペーサ、ＥＲ  エクステンション領域、ＳＤ，ＳＤＳ，ＳＤＢ，ＳＤＥ  ソース・ドレイン領域、ＨＲ，ＡＨＢ，ＡＨＳ，ＤＨＳ，ＤＨＥ  ，ＤＨＴ  ハロ領域、ＳＷ  サイドウォールスペーサ、ＳＣＬ  金属シリサイド膜、ＳＬ  ストレスライナー膜、ＩＬ１  層間絶縁膜、ＣＨ  コンタクトホール、ＢＡ１  バリア金属膜、ＴＬ１  タングステン膜、ＰＧ  プラグ、ＥＳ  エッチングストッパ膜、ＩＬ２  層間絶縁膜、ＢＡ２  バリア金属膜、ＣＬ１  銅膜、ＣＷ１  銅配線、ＷＬＣ，ＶＳＳＣ，ＳＮＣ，ＢＬＣ，ＶＤＤＣ，ＬＧＣ，／ＬＧＣ，ＶＤＤＣ，／ＢＬＣ，／ＳＮＣ，ＶＳＳＣ，ＷＬＣ  コンタクト、ＷＬＰ，ＶＳＳＰ，ＳＮＰ，ＢＬＰ，ＶＤＤＰ，ＬＧＰ，／ＬＧＰ，ＶＤＤＰ，／ＢＬＰ，／ＳＮＰ，ＶＳＳＰ，ＷＬＰ  プラグ、ＷＬＭ１，ＶＳＳＭ１，ＳＮＭ１，ＢＬＭ１，ＶＤＤＭ１，ＳＮＭ１，／ＳＮＭ１，ＶＤＤＭ１，／ＢＬＭ１，／ＳＮＭ１，ＶＳＳＭ１，ＷＬＭ１  第１金属配線、ＷＬＶ１，ＶＳＳＶ１，ＢＬＶ１，ＶＤＤＶ１，ＶＤＤＶ１，／ＢＬＶ１，ＶＳＳＶ１，ＷＬＶ１  第１ヴィア、ＷＬＭ２，ＶＳＳＭ２，ＢＬＭ２，ＶＤＤＭ２，ＶＤＤＭ２，／ＢＬＭ２，ＶＳＳＭ２，ＷＬＭ２  第２金属配線、ＷＬＶ２，ＶＳＳＶ２，ＶＳＳＶ２，ＷＬＶ２  第２ヴィア、ＷＬＭ３，ＶＳＳＭ３  第３金属配線、ＳＣＤ  半導体装置、ＳＲ  ＳＲＡＭ部、ＭＡ  ＳＲＡＭメモリセルアレイ、ＭＡ１，ＭＡ２  ＳＲＡＭメモリセル、ＸＤ  Ｘデコーダ、ＹＤ  Ｙデコーダ、ＳＡ  センスアンプ、ＷＤ  ライトドライバ、ＭＣ  主制御回路、ＬＣ  ロジック回路、ＩＯ  ＩＯ領域。
【図１】
2013018156.tif 000003
【図２】
2013018156.tif 000004
【図３】
2013018156.tif 000005
【図４】
2013018156.tif 000006
【図５】
2013018156.tif 000007
【図６】
2013018156.tif 000008
【図７】
2013018156.tif 000009
【図８】
2013018156.tif 000010
【図９】
2013018156.tif 000011
【図１０】
2013018156.tif 000012
【図１１】
2013018156.tif 000013
【図１２】
2013018156.tif 000014
【図１３】
2013018156.tif 000015
【図１４】
2013018156.tif 000016
【図１５】
2013018156.tif 000017
【図１６】
2013018156.tif 000018
【図１７】
2013018156.tif 000019
【図１８】
2013018156.tif 000020
【図１９】
2013018156.tif 000021
【図２０】
2013018156.tif 000022
【図２１】
2013018156.tif 000023
【図２２】
2013018156.tif 000024
【図２３】
2013018156.tif 000025
【図２４】
2013018156.tif 000026
【図２５】
2013018156.tif 000027
【図２６】
2013018156.tif 000028
【図２７】
2013018156.tif 000029
【図２８】
2013018156.tif 000030
【図２９】
2013018156.tif 000031
【図３０】
2013018156.tif 000032
【図３１】
2013018156.tif 000033
【図３２】
2013018156.tif 000034
【図３３】
2013018156.tif 000035
【図３４】
2013018156.tif 000036
【図３５】
2013018156.tif 000037
【図３６】
2013018156.tif 000038
【図３７】
2013018156.tif 000039
【図３８】
2013018156.tif 000040
【図３９】
2013018156.tif 000041
【図４０】
2013018156.tif 000042
【図４１】
2013018156.tif 000043
【図４２】
2013018156.tif 000044
【図４３】
2013018156.tif 000045
【図４４】
2013018156.tif 000046
【図４５】
2013018156.tif 000047
【図４６】
2013018156.tif 000048
【図４７】
2013018156.tif 000049
【図４８】
2013018156.tif 000050
【図４９】
2013018156.tif 000051
【図５０】
2013018156.tif 000052
【図５１】
2013018156.tif 000053
【図５２】
2013018156.tif 000054
【図５３】
2013018156.tif 000055
【図５４】
2013018156.tif 000056
【図５５】
2013018156.tif 000057
【図５６】
2013018156.tif 000058
【図５７】
2013018156.tif 000059
【図５８】
2013018156.tif 000060
【図５９】
2013018156.tif 000061
【図６０】
2013018156.tif 000062
【図６１】
2013018156.tif 000063
【図６２】
2013018156.tif 000064
【図６３】
2013018156.tif 000065
【図６４】
2013018156.tif 000066
【図６５】
2013018156.tif 000067
【図６６】
2013018156.tif 000068
【図６７】
2013018156.tif 000069
【図６８】
2013018156.tif 000070
【図６９】
2013018156.tif 000071
【図７０】
2013018156.tif 000072
【図７１】
2013018156.tif 000073
【図７２】
2013018156.tif 000074
【図７３】
2013018156.tif 000075
【図７４】
2013018156.tif 000076
【図７５】
2013018156.tif 000077
【図７６】
2013018156.tif 000078
【図７７】
2013018156.tif 000079
【図７８】
2013018156.tif 000080
【図７９】
2013018156.tif 000081
【図８０】
2013018156.tif 000082
【図８１】
2013018156.tif 000083
【図８２】
2013018156.tif 000084
【図８３】
2013018156.tif 000085
【図８４】
2013018156.tif 000086
【図８５】
2013018156.tif 000087
【図８６】
2013018156.tif 000088
【図８７】
2013018156.tif 000089
【図８８】
2013018156.tif 000090
【図８９】
2013018156.tif 000091
【図９０】
2013018156.tif 000092
【図９１】
2013018156.tif 000093
【図９２】
2013018156.tif 000094
【図９３】
2013018156.tif 000095
【図９４】
2013018156.tif 000096
【図９５】
2013018156.tif 000097
【図９６】
2013018156.tif 000098
【図９７】
2013018156.tif 000099
【図９８】
2013018156.tif 000100
【図９９】
2013018156.tif 000101
【図１００】
2013018156.tif 000102
【図１０１】
2013018156.tif 000103
【図１０２】
2013018156.tif 000104
【図１０３】
2013018156.tif 000105
【図１０４】
2013018156.tif 000106
【図１０５】
2013018156.tif 000107
【図１０６】
2013018156.tif 000108
【図１０７】
2013018156.tif 000109
【図１０８】
2013018156.tif 000110
【図１０９】
2013018156.tif 000111
【図１１０】
2013018156.tif 000112
【図１１１】
2013018156.tif 000113
【図１１２】
2013018156.tif 000114
【図１１３】
2013018156.tif 000115
【図１１４】
2013018156.tif 000116
【図１１５】
2013018156.tif 000117
【図１１６】
2013018156.tif 000118
【図１１７】
2013018156.tif 000119
【図１１８】
2013018156.tif 000120
【図１１９】
2013018156.tif 000121
【図１２０】
2013018156.tif 000122
【図１２１】
2013018156.tif 000123
【図１２２】
2013018156.tif 000124
【図１２３】
2013018156.tif 000125
【図１２４】
2013018156.tif 000126
【図１２５】
2013018156.tif 000127
【図１２６】
2013018156.tif 000128
【図１２７】
2013018156.tif 000129
【図１２８】
2013018156.tif 000130
【図１２９】
2013018156.tif 000131
【図１３０】
2013018156.tif 000132
【図１３１】
2013018156.tif 000133
【図１３２】
2013018156.tif 000134
【図１３３】
2013018156.tif 000135
【図１３４】
2013018156.tif 000136
【図１３５】
2013018156.tif 000137
【図１３６】
2013018156.tif 000138
【図１３７】
2013018156.tif 000139
【図１３８】
2013018156.tif 000140
【図１３９】
2013018156.tif 000141
【図１４０】
2013018156.tif 000142
【図１４１】
2013018156.tif 000143
【図１４２】
2013018156.tif 000144
【図１４３】
2013018156.tif 000145
【図１４４】
2013018156.tif 000146
【図１４５】
2013018156.tif 000147
【図１４６】
2013018156.tif 000148
【図１４７】
2013018156.tif 000149
【図１４８】
2013018156.tif 000150
【図１４９】
2013018156.tif 000151
【図１５０】
2013018156.tif 000152
【手続補正書】
【提出日】平成26年6月23日(2014.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１ストレージノードおよび第２ストレージノードを含むストレージノードと、
データの入出力を行うビット線対と、
接地電位が印加される接地配線と、
半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第１素子形成領域および第２素子形成領域と、
前記第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、前記第１ソース・ドレイン領域と前記第２ソース・ドレイン領域とによって挟まれた領域上に位置するアクセスゲート電極を含むアクセストランジスタと、
前記第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン領域、ならびに、前記第３ソース・ドレイン領域と前記第４ソース・ドレイン領域とによって挟まれた領域上に位置するドライブゲート電極を含むドライブトランジスタと
を有し、
前記アクセストランジスタは、
前記アクセスゲート電極の直下の領域において、前記ビット線対の所定のビット線に電気的に接続されている前記第１ソース・ドレイン領域に隣接するように形成された、第１不純物濃度を有する第２導電型の第１ハロ領域と、
前記アクセスゲート電極の直下の領域において、前記ストレージノードに電気的に接続されている前記第２ソース・ドレイン領域に隣接するように形成された、第２不純物濃度を有する第２導電型の第２ハロ領域と
を備え、
前記ドライブトランジスタは、
前記ドライブゲート電極の直下の領域において、前記ストレージノードに電気的に接続されている前記第３ソース・ドレイン領域に隣接するように形成された、第３不純物濃度を有する第２導電型の第３ハロ領域と、
前記ドライブゲート電極の直下の領域において、前記接地配線に電気的に接続されている前記第４ソース・ドレイン領域に隣接するように形成された、第４不純物濃度を有する第２導電型の第４ハロ領域と
を備え、
前記第２不純物濃度は、前記第１不純物濃度よりも高く、
前記第３不純物濃度は、前記第４不純物濃度よりも高く、
前記第１不純物濃度と前記第４不純物濃度とは異なる不純物濃度に設定された、半導体装置。
【請求項２】
前記第２ソース・ドレイン領域と前記第３ソース・ドレイン領域は、共通のソース・ドレイン領域として、前記第１素子形成領域に形成された、請求項１記載の半導体装置。
【請求項３】
前記共通のソース・ドレイン領域は、屈曲するように形成され、
前記アクセスゲート電極は第１方向に沿って配置され、前記ドライブゲート電極は、前記第１方向と交差する第２方向に沿って配置された、請求項２記載の半導体装置。
【請求項４】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１ストレージノードおよび第２ストレージノードを含むストレージノードと、
データの入出力をそれぞれ行う第１ビット線対および第２ビット線対と、
接地電位が印加される接地配線と、
半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第１素子形成領域および第２素子形成領域と、
前記第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、前記第１ソース・ドレイン領域と前記第２ソース・ドレイン領域とによって挟まれた領域上に位置する第１アクセスゲート電極を含む第１アクセストランジスタと、
前記第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン領域、ならびに、前記第３ソース・ドレイン領域と前記第４ソース・ドレイン領域とによって挟まれた領域上に位置するドライブゲート電極を含むドライブトランジスタと、
前記第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレイン領域および第６ソース・ドレイン領域、ならびに、前記第５ソース・ドレイン領域と前記第６ソース・ドレイン領域とによって挟まれた領域上に位置する第２アクセスゲート電極を含む第２アクセストランジスタと
を有し、
前記第１アクセストランジスタは、
前記第１アクセスゲート電極の直下の領域において、前記第１ビット線対の所定のビット線に電気的に接続されている前記第１ソース・ドレイン領域に隣接するように形成された、第１不純物濃度を有する第２導電型の第１ハロ領域と、
前記第１アクセスゲート電極の直下の領域において、前記ストレージノードに電気的に接続されている前記第２ソース・ドレイン領域に隣接するように形成された、第２不純物濃度を有する第２導電型の第２ハロ領域と
を備え、
前記ドライブトランジスタは、
前記ドライブゲート電極の直下の領域において、前記ストレージノードに電気的に接続されている前記第３ソース・ドレイン領域に隣接するように形成された、第３不純物濃度を有する第２導電型の第３ハロ領域と、
前記ドライブゲート電極の直下の領域において、前記接地配線に電気的に接続されている前記第４ソース・ドレイン領域に隣接するように形成された、第４不純物濃度を有する第２導電型の第４ハロ領域と
を備え、
前記第２アクセストランジスタは、
前記第２アクセスゲート電極の直下の領域において、前記第２ビット線対の所定のビット線に電気的に接続されている前記第５ソース・ドレイン領域に隣接するように形成された、第５不純物濃度を有する第２導電型の第５ハロ領域と、
前記第２アクセスゲート電極の直下の領域において、前記ストレージノードに電気的に接続されている前記第６ソース・ドレイン領域に隣接するように形成された、第６不純物濃度を有する第２導電型の第６ハロ領域と
を備え、
前記第２不純物濃度は、前記第１不純物濃度よりも高く、
前記第３不純物濃度は、前記第４不純物濃度よりも高く、
前記第１不純物濃度と前記第４不純物濃度とは異なる不純物濃度に設定され、
前記第５不純物濃度は前記第６不純物濃度よりも低く設定された、半導体装置。
【請求項５】
前記第１素子形成領域では、前記第２ソース・ドレイン領域、前記第３ソース・ドレイン領域および前記第６ソース・ドレインは共通のソース・ドレイン領域として形成された、請求項４記載の半導体装置。
【請求項６】
前記第１素子形成領域は、前記素子分離絶縁膜によってそれぞれ規定された第１部および第２部を含み、
前記第１アクセストランジスタは前記第１部に形成され、
前記ドライブトランジスタおよび前記第２アクセストランジスタは、前記第２部に形成され、
前記第３ソース・ドレイン領域と前記第６ソース・ドレイン領域とは、共通のソース・ドレイン領域として形成された、請求項４記載の半導体装置。
【請求項７】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１ストレージノードおよび第２ストレージノードを含むストレージノードと、
データの入出力をそれぞれ行う第１ビット線対および第２ビット線対と、
接地電位が印加される接地配線と、
半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第１素子形成領域および第２素子形成領域と、
前記第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、前記第１ソース・ドレイン領域と前記第２ソース・ドレイン領域とによって挟まれた領域上に位置する第１アクセスゲート電極を含む第１アクセストランジスタと、
前記第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン領域、ならびに、前記第３ソース・ドレイン領域と前記第４ソース・ドレイン領域とによって挟まれた領域上に位置する第１ドライブゲート電極を含む第１ドライブトランジスタと、
前記第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレイン領域および第６ソース・ドレイン領域、ならびに、前記第５ソース・ドレイン領域と前記第６ソース・ドレイン領域とによって挟まれた領域上に位置する第２アクセスゲート電極を含む第２アクセストランジスタと、
前記第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第７ソース・ドレイン領域および第８ソース・ドレイン領域、ならびに、前記第７ソース・ドレイン領域と前記第８ソース・ドレイン領域とによって挟まれた領域上に位置する第２ドライブゲート電極を含む第２ドライブトランジスタと
を有し、
前記第１アクセストランジスタは、
前記第１アクセスゲート電極の直下の領域において、前記第１ビット線対の所定のビット線に電気的に接続されている前記第１ソース・ドレイン領域に隣接するように形成された、第１不純物濃度を有する第２導電型の第１ハロ領域と、
前記第１アクセスゲート電極の直下の領域において、前記ストレージノードに電気的に接続されている前記第２ソース・ドレイン領域に隣接するように形成された、第２不純物濃度を有する第２導電型の第２ハロ領域と
を備え、
前記第１ドライブトランジスタは、
前記第１ドライブゲート電極の直下の領域において、前記ストレージノードに電気的に接続されている前記第３ソース・ドレイン領域に隣接するように形成された、第３不純物濃度を有する第２導電型の第３ハロ領域と、
前記第１ドライブゲート電極の直下の領域において、前記接地配線に電気的に接続されている前記第４ソース・ドレイン領域に隣接するように形成された、第４不純物濃度を有する第２導電型の第４ハロ領域と
を備え、
前記第２アクセストランジスタは、
前記第２アクセスゲート電極の直下の領域において、前記第２ビット線対の所定のビット線に電気的に接続されている前記第５ソース・ドレイン領域に隣接するように形成された、第５不純物濃度を有する第２導電型の第５ハロ領域と、
前記第２アクセスゲート電極の直下の領域において、前記ストレージノードに電気的に接続されている前記第６ソース・ドレイン領域に隣接するように形成された、第６不純物濃度を有する第２導電型の第６ハロ領域と
を備え、
前記第２ドライブトランジスタは、
前記第２ドライブゲート電極の直下の領域において、前記ストレージノードに電気的に接続されている前記第７ソース・ドレイン領域に隣接するように形成された、第７不純物濃度を有する第２導電型の第７ハロ領域と、
前記第２ドライブゲート電極の直下の領域において、前記接地配線に電気的に接続されている前記第８ソース・ドレイン領域に隣接するように形成された、第８不純物濃度を有する第２導電型の第８ハロ領域と
を備え、
前記第２不純物濃度は、前記第１不純物濃度よりも高く、
前記第３不純物濃度は、前記第４不純物濃度よりも高く、
前記第１不純物濃度と前記第４不純物濃度とは異なる不純物濃度に設定され、
前記第５不純物濃度は前記第６不純物濃度よりも低く、
前記第７不純物濃度は前記第８不純物濃度よりも高く設定された、半導体装置。
【請求項８】
前記第１素子形成領域は、前記素子分離絶縁膜によってそれぞれ規定された第１部および第２部を含み、
前記第１アクセストランジスタおよび前記第１ドライブトランジスタは、前記第１部に形成されて、前記第２ソース・ドレイン領域と前記第３ソース・ドレイン領域とは共通のソース・ドレイン領域とされ、
前記第２アクセストランジスタおよび前記第２ドライブトランジスタは、前記第２部に形成されて、前記第６ソース・ドレイン領域と前記第７ソース・ドレイン領域とは共通のソース・ドレイン領域とされた、請求項７記載の半導体装置。
【請求項９】
スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する工程と、
前記第１素子形成領域において、互いに距離を隔てられた、ビット線対の所定のビット線に電気的に接続される第１ソース・ドレイン領域が形成されることになる第１領域と、ストレージノードに電気的に接続される第２ソース・ドレイン領域が形成されることになる第２領域との間に挟まれた領域上に、アクセスゲート構造を形成するとともに、互いに距離を隔てられた、前記ストレージノードに電気的に接続される第３ソース・ドレイン領域が形成されることになる第３領域と、接地配線に電気的に接続される第４ソース・ドレイン領域が形成されることになる第４領域との間に挟まれた領域上に、ドライブゲート構造を形成する工程を含む、ゲート構造を形成する工程と、
前記アクセスゲート構造における、前記第２領域の側に位置する第１側面を露出するとともに、前記第２領域、前記ドライブゲート構造、前記第３領域および前記第４領域を露出し、前記アクセスゲート構造における、前記第１領域の側に位置する第２側面、前記第１領域および前記第２素子形成領域を覆う第１ハロ注入マスクを形成する工程と、
前記第１ハロ注入マスクを介して、露出した前記半導体基板の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第２導電型の第１不純物を注入する工程と、
前記ドライブゲート構造における、前記第３領域の側に位置する第１側面を露出するとともに、前記第３領域、前記アクセスゲート構造、前記第１領域および前記第２領域を露出し、前記ドライブゲート構造における、前記第４領域の側に位置する第２側面、前記第４領域および前記第２素子形成領域を覆う第２ハロ注入マスクを形成する工程と、
前記第２ハロ注入マスクを介して、露出した前記半導体基板の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第２導電型の第２不純物を注入する工程と、
第１導電型の不純物を注入することにより、前記第１ソース・ドレイン領域、前記第２ソース・ドレイン領域、前記第３ソース・ドレイン領域および前記第４ソース・ドレイン領域を形成する工程と
を備え、
第２導電型の前記第１不純物を注入し、第２導電型の前記第２不純物を注入し、前記第１ソース・ドレイン領域〜前記第４ソース・ドレイン領域を形成することにより、
前記アクセスゲート構造の直下の領域では、前記第１ソース・ドレイン領域に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域が形成されるとともに、前記第２ソース・ドレイン領域に隣接するように、前記第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域が形成され、
前記ドライブゲート構造の直下の領域では、前記第３ソース・ドレイン領域に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域が形成されるとともに、前記第４ソース・ドレイン領域に隣接するように、前記第３不純物濃度よりも低く前記第１不純物濃度とは異なる第４不純物濃度を有する第２導電型の第４ハロ領域が形成される、半導体装置の製造方法。
【請求項１０】
前記第１ハロ注入マスクを形成する工程では、前記第１ハロ注入マスクのパターンとして、前記アクセスゲート構造における、前記第２領域の側に位置する第１側面を露出するとともに、前記第２領域、前記ドライブゲート構造、前記第３領域および前記第４領域を露出する第１開口部が形成され、
前記第２ハロ注入マスクを形成する工程では、前記第２ハロ注入マスクのパターンとして、前記ドライブゲート構造における、前記第３領域の側に位置する第１側面を露出するとともに、前記第３領域、前記アクセスゲート構造、前記第１領域および前記第２領域を露出する第２開口部が形成される、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１素子形成領域を規定する工程では、前記第２領域と前記第３領域とは共通の領域として規定される、請求項１０記載の半導体装置の製造方法。
【請求項１２】
スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する工程と、
前記第１素子形成領域において、互いに距離を隔てられた、第１ビット線対の所定のビット線に電気的に接続される第１ソース・ドレイン領域が形成されることになる第１領域と、ストレージノードに電気的に接続される第２ソース・ドレイン領域が形成されることになる第２領域との間に挟まれた領域上に、第１アクセスゲート構造を形成し、互いに距離を隔てられた、前記ストレージノードに電気的に接続される第３ソース・ドレイン領域が形成されることになる第３領域と、接地配線に電気的に接続される第４ソース・ドレイン領域が形成されることになる第４領域との間に挟まれた領域上に、第１ドライブゲート構造を形成し、互いに距離を隔てられた、前記第１ビット線対とは異なる第２ビット線対の所定のビット線に電気的に接続される第５ソース・ドレイン領域が形成されることになる第５領域と、前記ストレージノードに電気的に接続される第６ソース・ドレイン領域が形成されることになる第６領域との間に挟まれた領域上に、第２アクセスゲート構造を形成する工程を含む、ゲート構造を形成する工程と、
前記第１アクセスゲート構造における、前記第２領域の側に位置する第１側面、前記第２領域、前記第１ドライブゲート構造、前記第３領域、前記第４領域、前記第２アクセスゲート構造における、前記第６領域の側に位置する第１側面および前記第６領域を露出し、前記第１アクセスゲート構造における、前記第１領域の側に位置する第２側面、前記第１領域、前記第２アクセスゲート構造における、前記第５領域の側に位置する第２側面、前記第５領域および前記第２素子形成領域を覆う第１ハロ注入マスクを形成する工程と、
前記第１ハロ注入マスクを介して、露出した前記半導体基板の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第２導電型の第１不純物を注入する工程と、
前記第１ドライブゲート構造における、前記第３領域の側に位置する第１側面、前記第３領域、前記第１アクセスゲート構造、前記第１領域、前記第２領域、前記第２アクセスゲート構造、前記第５領域、前記第６領域を露出し、前記第１ドライブゲート構造における、前記第４領域の側に位置する第２側面、前記第４領域および前記第２素子形成領域を覆う第２ハロ注入マスクを形成する工程と、
前記第２ハロ注入マスクを介して、露出した前記半導体基板の領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第２導電型の第２不純物を注入する工程と、
第１導電型の不純物を注入することにより、前記第１ソース・ドレイン領域、前記第２ソース・ドレイン領域、前記第３ソース・ドレイン領域、前記第４ソース・ドレイン領域、前記第５ソース・ドレイン領域および前記第６ソース・ドレイン領域を形成する工程と
を備え、
第２導電型の前記第１不純物を注入し、第２導電型の前記第２不純物を注入し、前記第１ソース・ドレイン領域〜前記第６ソース・ドレイン領域を形成することにより、
前記第１アクセスゲート構造の直下の領域では、前記第１ソース・ドレイン領域に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域が形成されるとともに、前記第２ソース・ドレイン領域に隣接するように、前記第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域が形成され、
前記第１ドライブゲート構造の直下の領域では、前記第３ソース・ドレイン領域に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域が形成されるとともに、前記第４ソース・ドレイン領域に隣接するように、前記第３不純物濃度よりも低く前記第１不純物濃度とは異なる第４不純物濃度を有する第２導電型の第４ハロ領域が形成され、
前記第２アクセスゲート構造の直下の領域では、前記第５ソース・ドレイン領域に隣接するように、第５不純物濃度を有する第２導電型の第５ハロ領域が形成されるとともに、前記第６ソース・ドレイン領域に隣接するように、前記第５不純物濃度よりも高い第６不純物濃度を有する第２導電型の第６ハロ領域が形成される、半導体装置の製造方法。
【請求項１３】
前記第１素子形成領域を規定する工程では、前記第２領域、前記第３領域および前記第６領域は共通の領域として規定された、請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第１素子形成領域を規定する工程では、前記第３領域と前記第６領域とは共通の領域として規定された、請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記ゲート構造を形成する工程は、互いに距離を隔てられた、前記ストレージノードに電気的に接続される第７ソース・ドレイン領域が形成されることになる第７領域と、前記接地配線に電気的に接続される第８ソース・ドレイン領域が形成されることになる第８領域との間に挟まれた領域上に、第２ドライブゲート構造を形成する工程を含み、
前記第１ハロ注入マスクを形成する工程は、前記第２ドライブゲート構造、前記第７領域および前記第８領域を露出する工程を含み、
前記第２ハロ注入マスクを形成する工程は、前記第２ドライブゲート構造における、前記第７領域の側に位置する第１側面および前記第７領域を露出し、前記第２ドライブゲート構造における、前記第８領域の側に位置する第２側面および前記第８領域を覆う工程を含み、
第２導電型の前記第１不純物を注入し、第２導電型の前記第２不純物を注入し、前記第７ソース・ドレイン領域および前記第８ソース・ドレイン領域を形成することにより、前記第２ドライブゲート構造の直下の領域では、前記第７ソース・ドレイン領域に隣接するように、第７不純物濃度を有する第２導電型の第７ハロ領域が形成されるとともに、前記第８ソース・ドレイン領域に隣接するように、前記第７不純物濃度よりも低い第８不純物濃度を有する第２導電型の第８ハロ領域が形成される、請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記第１素子形成領域を規定する工程では、前記第１素子形成領域として、第１部および第２部が規定され、
前記ゲート構造を形成する工程では、
前記第１アクセスゲート構造、前記第１領域、前記第２領域、前記第１ドライブゲート構造、前記第３領域および前記第４領域は、前記第１部に形成され、
前記第２アクセスゲート構造、前記第５領域、前記第６領域、前記第２ドライブゲート構造、前記第７領域および前記第８領域は、前記第２部に形成され、
前記第２領域と前記第３領域とが共通の領域とされ、
前記第６領域と前記第７領域とが共通の領域とされた、請求項１５記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＳＲＡＭメモリセルを備えた半導体装置と、そのような半導体装置の製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置の一形態に、ＳＯＣ（System  On  Chip）と称される半導体装置がある。この種の半導体装置では、複数のロジック回路およびメモリセル等が１つのチップに搭載されている。ここで、そのような半導体装置のメモリセルとして、ＳＲＡＭ（Static  Random  Access  Memory）を適用した半導体装置について説明する。
【０００３】
ＳＲＡＭメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、２つのアクセストランジスタとにより構成される。フリップフロップには、クロスカップリングさせた２つのストレージノードが設けられている。２つのストレージノードでは、一方のストレージノードの電位がハイレベルとされ、他方のストレージノードの電位がローレベルに設定された双安定状態が存在する。所定の電源電位が印加されている限り、その状態が保持されて、その状態が情報としての「１」または「０」として記憶されることになる。
【０００４】
一般的な６つのトランジスタを備えたＳＲＡＭメモリセルでは、ストレージノードと接地電位との間にドライブトランジスタが接続され、ストレージノードと電源電位との間にロードトランジスタが接続されている。また、ストレージノードとビット線との間にアクセストランジスタが接続されている。データの書き込みと読み出しは、アクセストランジスタを介して行われる。
【０００５】
読み出しマージンを確保するため、データを読み出す際にはアクセストランジスタのしきい値電圧を高くして、アクセストランジスタの電流に対するドライブトランジスタの電流の比（β比）を高くすることが求められる。一方、書き込みマージンを確保するために、データを書き込む際にはアクセストランジスタのしきい値電圧を低くして、ロードトランジスタの電流に対するアクセストランジスタの電流の比（γ比）を高くすることが求められる。
【０００６】
このような要求に応えるアクセストランジスタとして、非特許文献１あるいは非特許文献２に記載されたＳＲＡＭメモリセルでは、しきい値電圧を調整するために、１対のハロ（Ｈａｌｏ）領域の不純物濃度を非対称としたアクセストランジスタが提案されている。すなわち、１対のハロ（Ｈａｌｏ）領域のうち、ストレージノードに接続されている側のハロ領域の不純物濃度を、ビット線に接続されている側のハロ領域の不純物濃度よりも高くしたアクセストランジスタが提案されている。なお、ハロ領域とは、微細化されるトランジスタにおいて、ショートチャネル効果を抑制するために形成される不純物領域である。また、ハロ領域を形成するイオン注入は、ポケット注入とも称される。一方、非特許文献３では、ＳＲＡＭを構成するトランジスタのしきい値電圧のばらつきを抑えるためのレイアウトが提案されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Jae-Joon  Kim,  Aditya  Bansal,  Rahul  Rao,  Shih-Hsien  Lo,  and  Ching-Te  Chuang,  “Relaxing  Conflict  Between  Read  Stability  and  Writability  in  6T  SRAM  Cell  Using  Asymmetric  Transistors”,  IEEE  ELECTRON  DEVICE  LETTERS,  VOL.30,  NO.8,  AUGUST  2009.
【非特許文献２】Koji  Nii  et  al.,  “A  0.5V  100MHz  PD-SOI  SRAM  with  Enhanced  Read  Stability  and  Write  Margin  by  Asymmetric  MOSFET  and  Forward  Body  Bias”,  Solid-State  Circuits  Conference  Digest  of  Technical  Papers(ISSCC),  Feb.  2010,  pp.356-357.
【非特許文献３】Shigeki  Ohbayashi  et  al.,  “A  65-nm  SoC  Embedded  6T-SRAM  Designed  for  Manufacturability  With  Read  and  Write  Operation  Stabilizing  Circuits”,  IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS,  VOL.42,  No.4,  APRIL  2007,  pp.820-829.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したアクセストランジスタを備えたＳＲＡＭでは、次のような問題点があった。
【０００９】
ハロ領域は、アクセストランジスタの他に、ドライブトランジスタやロードトランジスタにも形成される。ドライブトランジスタおよびロードトランジスタにそれぞれ形成される１対のハロ領域の不純物濃度は同じ不純物濃度（対称）とされる。アクセストランジスタとドライブトランジスタとしてＮＭＩＳ（N  channel  type  metal  Insulator  Semiconductor）トランジスタが形成され、そのハロ領域はｐ型の不純物領域として形成される。一方、ロードトランジスタとしてＰＭＩＳ（P  channel  type  metal  Insulator  Semiconductor）トランジスタが形成され、そのハロ領域はｎ型の不純物領域として形成される。
【００１０】
上述したＳＲＡＭ（メモリセル）では、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのそれぞれに対して、それぞれ不純物濃度が同じ１対のハロ領域を形成するために、注入マスクとして３つのレジストマスクが形成される。そして、アクセストランジスタに対しては、１対のハロ領域のうちの一方のハロ領域の不純物濃度を他方のハロ領域の不純物濃度よりも高くするために、注入マスクとして、さらに１つのレジストマスクが形成される。こうして、従来のＳＲＡＭを備えた半導体装置では、ＳＲＡＭメモリセルをなす各トランジスタのハロ領域を形成するために、少なくとも４つの注入マスクが必要とされる。
【００１１】
本発明は、従来のＳＲＡＭを備えた半導体装置に対して改善を提案するものであり、その１つの目的は、注入マスクの低減が図られる半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、ビット線対と、接地配線と、第１素子形成領域および第２素子形成領域と、アクセストランジスタと、ドライブトランジスタと有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。ビット線対は、データの入出力を行う。接地配線には接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に位置するアクセスゲート電極を含む。ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン領域、ならびに、第３ソース・ドレイン領域と第４ソース・ドレイン領域とによって挟まれた領域上に位置するドライブゲート電極を含む。アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、アクセスゲート電極の直下の領域において、ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレイン領域に隣接するように形成されている。第２不純物濃度は第１不純物濃度よりも高く設定されている。第３不純物濃度は第４不純物濃度よりも高く設定されている。第１不純物濃度と第４不純物濃度とは異なる不純物濃度に設定されている（請求項１）。
【００１３】
本発明に係る他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、第１ビット線対および第２ビット線対と、接地配線と、第１素子形成領域および第２素子形成領域と、第１アクセストランジスタと、ドライブトランジスタと、第２アクセストランジスタとを有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。第１ビット線対および第２ビット線対は、データの入出力をそれぞれ行う。接地配線には接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。第１アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に位置する第１アクセスゲート電極を含む。ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン領域、ならびに、第３ソース・ドレイン領域と第４ソース・ドレイン領域とによって挟まれた領域上に位置するドライブゲート電極を含む。第２アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレイン領域および第６ソース・ドレイン領域、ならびに、第５ソース・ドレイン領域と第６ソース・ドレイン領域とによって挟まれた領域上に位置する第２アクセスゲート電極を含む。第１アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、第１アクセスゲート電極の直下の領域において、第１ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、第１アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレイン領域に隣接するように形成されている。第２アクセストランジスタは、第５不純物濃度を有する第２導電型の第５ハロ領域と、第６不純物濃度を有する第２導電型の第６ハロ領域とを備えている。第５ハロ領域は、第２アクセスゲート電極の直下の領域において、第２ビット線対の所定のビット線に電気的に接続されている第５ソース・ドレイン領域に隣接するように形成されている。第６ハロ領域は、第２アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第６ソース・ドレイン領域に隣接するように形成されている。第２不純物濃度は、第１不純物濃度よりも高く設定されている。第３不純物濃度は、第４不純物濃度よりも高く設定されている。第１不純物濃度と第４不純物濃度とは異なる不純物濃度に設定されている。第５不純物濃度は第６不純物濃度よりも低く設定されている（請求項４）。
【００１４】
本発明に係るさらに他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、第１ビット線対および第２ビット線対と、接地配線と、第１素子形成領域および第２素子形成領域と、第１アクセストランジスタと、第１ドライブトランジスタと、第２アクセストランジスタと、第２ドライブトランジスタとを有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。第１ビット線対および第２ビット線対は、データの入出力をそれぞれ行う。接地配線には接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。第１アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に位置する第１アクセスゲート電極を含む。第１ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン領域、ならびに、第３ソース・ドレイン領域と第４ソース・ドレイン領域とによって挟まれた領域上に位置する第１ドライブゲート電極を含む。第２アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレイン領域および第６ソース・ドレイン領域、ならびに、第５ソース・ドレイン領域と第６ソース・ドレイン領域とによって挟まれた領域上に位置する第２アクセスゲート電極を含む。第２ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第７ソース・ドレイン領域および第８ソース・ドレイン領域、ならびに、第７ソース・ドレイン領域と第８ソース・ドレイン領域とによって挟まれた領域上に位置する第２ドライブゲート電極を含む。第１アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、第１アクセスゲート電極の直下の領域において、第１ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、第１アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。第１ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、第１ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、第１ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレイン領域に隣接するように形成されている。第２アクセストランジスタは、第５不純物濃度を有する第２導電型の第５ハロ領域と、第６不純物濃度を有する第２導電型の第６ハロ領域とを備えている。第５ハロ領域は、第２アクセスゲート電極の直下の領域において、第２ビット線対の所定のビット線に電気的に接続されている第５ソース・ドレイン領域に隣接するように形成されている。第６ハロ領域は、第２アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第６ソース・ドレイン領域に隣接するように形成されている。第２ドライブトランジスタは、第７不純物濃度を有する第２導電型の第７ハロ領域と、第８不純物濃度を有する第２導電型の第８ハロ領域とを備えている。第７ハロ領域は、第２ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第７ソース・ドレイン領域に隣接するように形成されている。第８ハロ領域は、第２ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第８ソース・ドレイン領域に隣接するように形成されている。第２不純物濃度は、第１不純物濃度よりも高く設定されている。第３不純物濃度は、第４不純物濃度よりも高く設定されている。第１不純物濃度と第４不純物濃度とは異なる不純物濃度に設定されている。第５不純物濃度は第６不純物濃度よりも低く設定されている。第７不純物濃度は第８不純物濃度よりも高く設定されている（請求項７）。
【００１５】
本発明に係るさらに他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、第１ビット線対と、読み出しビット線と、接地配線と、第１素子形成領域および第２素子形成領域と、第１アクセストランジスタと、第１ドライブトランジスタと、第２ドライブトランジスタと、第２アクセストランジスタとを有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。第１ビット線対は、データの入出力を行う。読み出しビット線は、データの出力を行う。接地配線には接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。第１アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に位置する第１アクセスゲート電極を含む。第１ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン領域、ならびに、第３ソース・ドレイン領域と第４ソース・ドレイン領域とによって挟まれた領域上に位置する第１ドライブゲート電極を含む。第２ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第５ソース・ドレイン領域および第６ソース・ドレイン領域、ならびに、第５ソース・ドレイン領域と第６ソース・ドレイン領域とによって挟まれた領域上に位置する第２ドライブゲート電極を含む。第２アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第７ソース・ドレイン領域および第８ソース・ドレイン領域、ならびに、第７ソース・ドレイン領域と第８ソース・ドレイン領域とによって挟まれた領域上に位置する第２アクセスゲート電極を含む。第１アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、第１アクセスゲート電極の直下の領域において、第１ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、第１アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。第１ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、第１ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、第１ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレイン領域に隣接するように形成されている。第２ドライブトランジスタは、第５不純物濃度を有する第２導電型の第５ハロ領域と、第６不純物濃度を有する第２導電型の第６ハロ領域とを備えている。第５ハロ領域は、第２ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第５ソース・ドレイン領域に隣接するように形成されている。第６ハロ領域は、第２ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第６ソース・ドレイン領域に隣接するように形成されている。第２アクセストランジスタは、第７不純物濃度を有する第２導電型の第７ハロ領域と、第８不純物濃度を有する第２導電型の第８ハロ領域とを備えている。第７ハロ領域は、第２アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第７ソース・ドレイン領域に隣接するように形成されている。第８ハロ領域は、第２アクセスゲート電極の直下の領域において、読み出しビット線に電気的に接続されている第８ソース・ドレイン領域に隣接するように形成されている。第２不純物濃度は、第１不純物濃度よりも高く設定されている。第３不純物濃度は、第４不純物濃度よりも高く設定されている。第１不純物濃度と第４不純物濃度とは異なる不純物濃度に設定されている。第５不純物濃度と第６不純物濃度とは同じ不純物濃度に設定されている。第７不純物濃度と第８不純物濃度とは同じ不純物濃度に設定されている。
【００１６】
本発明に係るさらに他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、ビット線対と、接地配線と、第１素子形成領域および第２素子形成領域と、アクセストランジスタと、ドライブトランジスタとを有している。ストレージノードは、データを記憶する第１ストレージノードおよび第２ストレージノードを含む。ビット線対は、データの入出力を行う。接地配線には、接地電位が印加される。第１素子形成領域および第２素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。アクセストランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第１ソース・ドレイン領域および第２ソース・ドレイン領域、ならびに、第１ソース・ドレイン領域と第２ソース・ドレイン領域とによって挟まれた領域上に、第１方向に沿って位置するアクセスゲート電極を含む。ドライブトランジスタは、第１素子形成領域に形成され、互いに距離を隔てられた第１導電型の第３ソース・ドレイン領域および第４ソース・ドレイン領域、ならびに、第３ソース・ドレイン領域と第４ソース・ドレイン領域とによって挟まれた領域上に、第１方向と交差する第２方向に沿って位置するドライブゲート電極を含む。アクセストランジスタは、第１不純物濃度を有する第２導電型の第１ハロ領域と、第２不純物濃度を有する第２導電型の第２ハロ領域とを備えている。第１ハロ領域は、アクセスゲート電極の直下の領域において、ビット線対の所定のビット線に電気的に接続されている第１ソース・ドレイン領域に隣接するように形成されている。第２ハロ領域は、アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第２ソース・ドレイン領域に隣接するように形成されている。ドライブトランジスタは、第３不純物濃度を有する第２導電型の第３ハロ領域と、第４不純物濃度を有する第２導電型の第４ハロ領域とを備えている。第３ハロ領域は、ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第３ソース・ドレイン領域に隣接するように形成されている。第４ハロ領域は、ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第４ソース・ドレイン領域に隣接するように形成されている。第２不純物濃度は、第１不純物濃度よりも高く設定されている。第３不純物濃度と第４不純物濃度とは同じ不純物濃度に設定されている。第３不純物濃度および第４不純物濃度は、第１不純物濃度と同じ不純物濃度か、第１不純物濃度よりも低く設定されている。
【００１７】
本発明のさらに他の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する。第１素子形成領域において、互いに距離を隔てられた、ビット線対の所定のビット線に電気的に接続される第１ソース・ドレイン領域が形成されることになる第１領域と、ストレージノードに電気的に接続される第２ソース・ドレイン領域が形成されることになる第２領域との間に挟まれた領域上に、アクセスゲート構造を形成するとともに、互いに距離を隔てられた、ストレージノードに電気的に接続される第３ソース・ドレイン領域が形成されることになる第３領域と、接地配線に電気的に接続される第４ソース・ドレイン領域が形成されることになる第４領域との間に挟まれた領域上に、ドライブゲート構造を形成する。アクセスゲート構造における、第２領域の側に位置する第１側面を露出するとともに、第２領域、ドライブゲート構造、第３領域および第４領域を露出し、アクセスゲート構造における、第１領域の側に位置する第２側面、第１領域および第２素子形成領域を覆う第１ハロ注入マスクを形成する。第１ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第２導電型の第１不純物を注入する。ドライブゲート構造における、第３領域の側に位置する第１側面を露出するとともに、第３領域、アクセスゲート構造、第１領域および第２領域を露出し、ドライブゲート構造における、第４領域の側に位置する第２側面、第４領域および第２素子形成領域を覆う第２ハロ注入マスクを形成する。第２ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第２導電型の第２不純物を注入する。第１導電型の不純物を注入することにより、第１ソース・ドレイン領域、第２ソース・ドレイン領域、第３ソース・ドレイン領域および第４ソース・ドレイン領域を形成する。第２導電型の第１不純物を注入し、第２導電型の第２不純物を注入し、第１ソース・ドレイン領域〜第４ソース・ドレイン領域を形成することにより、アクセスゲート構造の直下の領域では、第１ソース・ドレイン領域に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域が形成されるとともに、第２ソース・ドレイン領域に隣接するように、第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域が形成される。また、ドライブゲート構造の直下の領域では、第３ソース・ドレイン領域に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域が形成されるとともに、第４ソース・ドレイン領域に隣接するように、第３不純物濃度よりも低く第１不純物濃度とは異なる第４不純物濃度を有する第２導電型の第４ハロ領域が形成される（請求項９）。
【００１８】
本発明のさらに他の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する。第１素子形成領域において、互いに距離を隔てられた、第１ビット線対の所定のビット線に電気的に接続される第１ソース・ドレイン領域が形成されることになる第１領域と、ストレージノードに電気的に接続される第２ソース・ドレイン領域が形成されることになる第２領域との間に挟まれた領域上に、第１アクセスゲート構造を形成する。互いに距離を隔てられた、ストレージノードに電気的に接続される第３ソース・ドレイン領域が形成されることになる第３領域と、接地配線に電気的に接続される第４ソース・ドレイン領域が形成されることになる第４領域との間に挟まれた領域上に、第１ドライブゲート構造を形成する。互いに距離を隔てられた、第１ビット線対とは異なる第２ビット線対の所定のビット線に電気的に接続される第５ソース・ドレイン領域が形成されることになる第５領域と、ストレージノードに電気的に接続される第６ソース・ドレイン領域が形成されることになる第６領域との間に挟まれた領域上に、第２アクセスゲート構造を形成する。第１アクセスゲート構造における、第２領域の側に位置する第１側面、第２領域、第１ドライブゲート構造、第３領域、第４領域、第２アクセスゲート構造における、第６領域の側に位置する第１側面および第６領域を露出し、第１アクセスゲート構造における、第１領域の側に位置する第２側面、第１領域、第２アクセスゲート構造における、第５領域の側に位置する第２側面、第５領域および第２素子形成領域を覆う第１ハロ注入マスクを形成する。第１ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第２導電型の第１不純物を注入する。第１ドライブゲート構造における、第３領域の側に位置する第１側面、第３領域、第１アクセスゲート構造、第１領域、第２領域、第２アクセスゲート構造、第５領域、第６領域を露出し、第１ドライブゲート構造における、第４領域の側に位置する第２側面、第４領域および第２素子形成領域を覆う第２ハロ注入マスクを形成する。第２ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第２導電型の第２不純物を注入する。第１導電型の不純物を注入することにより、第１ソース・ドレイン領域、第２ソース・ドレイン領域、第３ソース・ドレイン領域、第４ソース・ドレイン領域、第５ソース・ドレイン領域および第６ソース・ドレイン領域を形成する。第２導電型の第１不純物を注入し、第２導電型の第２不純物を注入し、第１ソース・ドレイン領域〜第６ソース・ドレイン領域を形成することにより、第１アクセスゲート構造の直下の領域では、第１ソース・ドレイン領域に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域が形成されるとともに、第２ソース・ドレイン領域に隣接するように、第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域が形成される。また、第１ドライブゲート構造の直下の領域では、第３ソース・ドレイン領域に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域が形成されるとともに、第４ソース・ドレイン領域に隣接するように、第３不純物濃度よりも低く第１不純物濃度とは異なる第４不純物濃度を有する第２導電型の第４ハロ領域が形成さる。さらに、第２アクセスゲート構造の直下の領域では、第５ソース・ドレイン領域に隣接するように、第５不純物濃度を有する第２導電型の第５ハロ領域が形成されるとともに、第６ソース・ドレイン領域に隣接するように、第５不純物濃度よりも高い第６不純物濃度を有する第２導電型の第６ハロ領域が形成される（請求項１２）。
【００１９】
本発明のさらに他の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する。第１素子形成領域において、互いに距離を隔てられた、ビット線対の所定のビット線に電気的に接続される第１ソース・ドレイン領域が形成されることになる第１領域と、ストレージノードに電気的に接続される第２ソース・ドレイン領域が形成されることになる第２領域との間に挟まれた領域上に、第１方向に沿ってアクセスゲート構造を形成する。互いに距離を隔てられた、ストレージノードに電気的に接続される第３ソース・ドレイン領域が形成されることになる第３領域と、接地配線に電気的に接続される第４ソース・ドレイン領域が形成されることになる第４領域との間に挟まれた領域上に、第１方向と交差する第２方向に沿ってドライブゲート構造を形成する。アクセスゲート構造における、第２領域の側に位置する第１側面、第２領域、ドライブゲート構造における、第３領域の側に位置する第１側面および第３領域を露出する開口部を有し、アクセスゲート構造における、第１領域の側に位置する第２側面、第１領域、ドライブゲート構造における、第４領域の側に位置する第２側面、第４領域および第２素子形成領域を覆う第１ハロ注入マスクを形成する。第１ハロ注入マスクを介して、開口部に露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第１方向の一方と他方とから、および、第２方向の一方と他方とから、それぞれ第２導電型の第１不純物を注入する。アクセスゲート構造、第１領域、第２領域、ドライブゲート構造、第３領域および第４領域を露出し、第２素子形成領域を覆う第２ハロ注入マスクを形成する。第２ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第１方向の一方と他方とから、および、第２方向の一方と他方とから、それぞれ第２導電型の第２不純物を注入する。第１導電型の不純物を注入することにより、第１ソース・ドレイン領域、第２ソース・ドレイン領域、第３ソース・ドレイン領域および第４ソース・ドレイン領域を形成する。第２導電型の第１不純物を注入し、第２導電型の第２不純物を注入し、第１ソース・ドレイン領域〜第４ソース・ドレイン領域を形成することにより、アクセスゲート構造の直下の領域では、第１ソース・ドレイン領域に隣接するように、第１不純物濃度を有する第２導電型の第１ハロ領域が形成されるとともに、第２ソース・ドレイン領域に隣接するように、第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２ハロ領域が形成される。また、ドライブゲート構造の直下の領域では、第３ソース・ドレイン領域に隣接するように、第３不純物濃度を有する第２導電型の第３ハロ領域が形成されるとともに、第４ソース・ドレイン領域に隣接するように、第３不純物濃度よりも低い第４不純物濃度を有する第２導電型の第４ハロ領域が形成される。
【発明の効果】
【００２０】
本発明の各実施の形態に係る半導体装置によれば、第１ハロ領域〜第４ハロ領域を含むハロ領域を形成するためのマスクを低減することができる。また、読み出しマージンと書き込みマージンの双方を向上させることができる。
【００２１】
本発明の各実施の形態に係る半導体装置の製造方法によれば、第１ハロ領域〜第４ハロ領域を含むハロ領域を形成するためのマスクを低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１に係る、ＳＲＡＭを備えた半導体装置の配置関係の一例を示す平面図である。
【図２】同実施の形態において、図１に示す点線枠内のＳＲＡＭメモリセルの構成を示す平面図である。
【図３】同実施の形態において、ＳＲＡＭメモリセルの等価回路を示す図である。
【図４】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図５】同実施の形態において、図４に示す断面線Ｖ−Ｖにおける断面図である。
【図６】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図７】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図８】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図９】同実施の形態において、アクセストランジスタを示す部分拡大断面図である。
【図１０】同実施の形態において、アクセストランジスタのハロ領域の不純物濃度プロファイルを示すグラフである。
【図１１】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す平面図である。
【図１３】同実施の形態において、図１２に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す平面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図であり、図１７に示す断面線ＸＶＩＩＩ−ＸＶＩＩＩに対応する断面線における断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程が終了した時点でのボロンの注入の様子を示す平面図である。
【図２１】同実施の形態において、図１９に示す工程の後に行われる工程を示す平面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図であり、図２１に示す断面線ＸＸＩＩ−ＸＸＩＩに対応する断面線における断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す平面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図であり、図２１に示す断面線ＸＸＩＩ−ＸＸＩＩに対応する断面線における断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す平面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図であり、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩに対応する断面線における断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す平面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図であり、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩに対応する断面線における断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、ＳＲＡＭメモリセルにおける読み出し動作時における電流の流れと、書き込み動作時における電流の流れを示す図である。
【図３３】同実施の形態において、アクセストランジスタのハロ領域の不純物濃度およびドライブトランジスタのそれぞれのハロ領域の不純物濃度の高低関係の一例を示すグラフである。
【図３４】同実施の形態において、アクセストランジスタまたはドライブトランジスタを流れる電流を示す図である。
【図３５】同実施の形態において、アクセストランジスタまたはドライブトランジスタにおけるゲート電圧に対する電流特性を示すグラフである。
【図３６】同実施の形態において、アクセストランジスタとドライブトランジスタを流れる電流の大小関係を示すグラフである。
【図３７】比較例に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図３８】比較例に係る半導体装置の製造方法の一工程を示す平面図である。
【図３９】図３８に示す工程の後に行われる工程を示す平面図である。
【図４０】図３９に示す工程の後に行われる工程を示す平面図である。
【図４１】図４０に示す工程の後に行われる工程を示す平面図である。
【図４２】本発明の実施の形態２に係る第１例の半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図４３】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図４４】同実施の形態において、図４３に示す断面線ＸＬＩＶ−ＸＬＩＶにおける断面図である。
【図４５】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図４６】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図４７】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図４８】同実施の形態において、第１例の半導体装置の製造方法の一工程を示す平面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す平面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す平面図である。
【図５１】本発明の実施の形態２に係る第２例の半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す図である。
【図５２】同実施の形態において、図５１に示す断面線ＬＩＩ−ＬＩＩにおける断面図である。
【図５３】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図５４】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図５５】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図５６】同実施の形態において、第２例の半導体装置の製造方法の一工程を示す平面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す平面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す平面図である。
【図５９】本発明の実施の形態２に係る第３例の半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図６０】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図６１】同実施の形態において、図６０に示す断面線ＬＸＩ−ＬＸＩにおける断面図である。
【図６２】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図６３】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図６４】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図６５】同実施の形態において、第３例の半導体装置の製造方法の一工程を示す平面図である。
【図６６】同実施の形態において、図６５に示す工程の後に行われる工程を示す平面図である。
【図６７】同実施の形態において、図６６に示す工程の後に行われる工程を示す平面図である。
【図６８】本発明の実施の形態３に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図６９】同実施の形態において、図６８に示す断面線ＬＸＩＸ−ＬＸＩＸにおける断面図である。
【図７０】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図７１】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図７２】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図７３】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図７４】同実施の形態において、図７３に示す工程の後に行われる工程を示す平面図である。
【図７５】同実施の形態において、図７４に示す工程の後に行われる工程を示す平面図である。
【図７６】本発明の実施の形態４に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図７７】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図７８】同実施の形態において、図７７に示す断面線ＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩにおける断面図である。
【図７９】同実施の形態において、図７７に示す断面線ＬＸＸＩＸ−ＬＸＸＩＸにおける断面図である。
【図８０】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図８１】同実施の形態において、図８０に示す工程の後に行われる工程を示す平面図である。
【図８２】同実施の形態において、図８１に示す工程の後に行われる工程を示す平面図である。
【図８３】本発明の実施の形態５に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図８４】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図８５】同実施の形態において、図８４に示す工程の後に行われる工程を示す平面図である。
【図８６】同実施の形態において、図８５に示す工程の後に行われる工程を示す平面図である。
【図８７】本発明の実施の形態６に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図８８】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図８９】同実施の形態において、図８８に示す断面線ＬＸＸＸＩＸ−ＬＸＸＸＩＸにおける断面図である。
【図９０】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図９１】同実施の形態において、図９０に示す工程の後に行われる工程を示す平面図である。
【図９２】同実施の形態において、図９１に示す工程の後に行われる工程を示す平面図である。
【図９３】本発明の実施の形態７に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図９４】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図９５】同実施の形態において、図９４に示す工程の後に行われる工程を示す平面図である。
【図９６】同実施の形態において、図９５に示す工程の後に行われる工程を示す平面図である。
【図９７】本発明の実施の形態８に係る第１例の半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図９８】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図９９】同実施の形態において、図９８に示す断面線ＸＣＩＸ−ＸＣＩＸにおける断面図である。
【図１００】同実施の形態において、第１例の半導体装置の製造方法の一工程を示す平面図である。
【図１０１】同実施の形態において、図１００に示す工程の後に行われる工程を示す平面図である。
【図１０２】同実施の形態において、図１０１に示す工程の後に行われる工程を示す平面図である。
【図１０３】本発明の実施の形態８に係る第２例の半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図１０４】同実施の形態において、第２例の半導体装置の製造方法の一工程を示す平面図である。
【図１０５】同実施の形態において、図１０４に示す工程の後に行われる工程を示す平面図である。
【図１０６】同実施の形態において、図１０５に示す工程の後に行われる工程を示す平面図である。
【図１０７】本発明の実施の形態９に係る半導体装置におけるＳＲＡＭメモリセルのレイアウトを示す図である。
【図１０８】同実施の形態において、ＳＲＡＭメモリセルの等価回路を示す図である。
【図１０９】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図１１０】同実施の形態において、図１０９に示す断面線ＣＸ−ＣＸにおける断面図である。
【図１１１】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図１１２】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図１１３】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図１１４】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１１５】同実施の形態において、図１１４に示す工程の後に行われる工程を示す平面図である。
【図１１６】同実施の形態において、図１１５に示す工程の後に行われる工程を示す断面図であり、図１１５に示す断面線ＣＸＶＩ−ＣＸＶＩに対応する断面線における断面図である。
【図１１７】同実施の形態において、図１１６に示す工程の後に行われる工程を示す断面図であり、図１１５に示す断面線ＣＸＶＩ−ＣＸＶＩに対応する断面線における断面図である。
【図１１８】同実施の形態において、図１１７に示す工程の後に行われる工程を示す断面図であり、図１１５に示す断面線ＣＸＶＩ−ＣＸＶＩに対応する断面線における断面図である。
【図１１９】同実施の形態において、図１１８に示す工程の後に行われる工程を示す断面図であり、図１１５に示す断面線ＣＸＶＩ−ＣＸＶＩに対応する断面線における断面図である。
【図１２０】同実施の形態において、図１１９に示す工程の後に行われる工程を示す平面図である。
【図１２１】同実施の形態において、図１２０に示す工程の後に行われる工程を示す断面図であり、図１２０に示す断面線ＣＸＸＩ−ＣＸＸＩに対応する断面線における断面図である。
【図１２２】同実施の形態において、図１２１に示す工程の後に行われる工程を示す断面図であり、図１２０に示す断面線ＣＸＸＩ−ＣＸＸＩに対応する断面線における断面図である。
【図１２３】同実施の形態において、図１２２に示す工程の後に行われる工程を示す断面図であり、図１２０に示す断面線ＣＸＸＩ−ＣＸＸＩに対応する断面線における断面図である。
【図１２４】同実施の形態において、図１２３に示す工程の後に行われる工程を示す断面図であり、図１２０に示す断面線ＣＸＸＩ−ＣＸＸＩに対応する断面線における断面図である。
【図１２５】同実施の形態において、図１２４に示す工程の後に行われる工程を示す平面図である。
【図１２６】同実施の形態において、図１２５に示す工程の後に行われる工程を示す断面図であり、図１２５に示す断面線ＣＸＸＶＩ−ＣＸＸＶＩに対応する断面線における断面図である。
【図１２７】同実施の形態において、図１２６に示す工程の後に行われる工程を示す平面図である。
【図１２８】同実施の形態において、図１２７に示す工程の後に行われる工程を示す断面図であり、図１２７に示す断面線ＣＸＸＶＩＩＩ−ＣＸＸＶＩＩＩに対応する断面線における断面図である。
【図１２９】同実施の形態において、図１２８に示す工程の後に行われる工程を示す断面図である。
【図１３０】同実施の形態において、図１２９に示す工程の後に行われる工程を示す断面図である。
【図１３１】同実施の形態において、図１３０に示す工程の後に行われる工程を示す断面図である。
【図１３２】本発明の実施の形態１０に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図１３３】同実施の形態において、図１３２に示す断面線ＣＸＸＸＩＩＩ−ＣＸＸＸＩＩＩにおける断面図である。
【図１３４】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図１３５】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図１３６】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図１３７】同実施の形態において、図１３６に示す工程の後に行われる工程を示す平面図である。
【図１３８】同実施の形態において、図１３７に示す工程の後に行われる工程を示す平面図である。
【図１３９】本発明の実施の形態１１に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図１４０】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図１４１】同実施の形態において、図１４０に示す断面線ＣＸＬＩ−ＣＸＬＩにおける断面図である。
【図１４２】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図１４３】同実施の形態において、図１４２に示す工程の後に行われる工程を示す平面図である。
【図１４４】同実施の形態において、図１４３に示す工程の後に行われる工程を示す平面図である。
【図１４５】本発明の実施の形態１２に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図１４６】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図１４７】同実施の形態において、図１４６に示す断面線ＣＸＬＶＩＩ−ＣＸＬＶＩＩにおける断面図である。
【図１４８】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図１４９】同実施の形態において、図１４８に示す工程の後に行われる工程を示す平面図である。
【図１５０】同実施の形態において、図１４９に示す工程の後に行われる工程を示す平面図である。
【発明を実施するための形態】
【００２３】
実施の形態１
まず、メモリセルとしてＳＲＡＭを適用したＳＯＣと称される半導体装置の一例について説明する。図１に示すように、半導体装置ＳＣＤでは、マイクロコントロールユニット、アナログデジタル変換器、デジタルアナログ変換器、バスコントローラなど、それぞれ特定の機能を実現する複数のロジック回路ＬＣ、そのロジック回路のいくつかに接続されてデータを一時記憶するＳＲＡＭ部ＳＲ等が１つのチップに搭載されている。ロジック回路ＬＣおよびＳＲＡＭ部ＳＲを取り囲むように、ＩＯ領域ＩＯが形成されている。図２に示すように、ＳＲＡＭ部ＳＲは、行列状に配置された複数のメモリセルを有したＳＲＡＭメモリセルアレイＭＡ、ＸデコーダＸＤ、ＹデコーダＹＤ、センスアンプＳＡ、ライトドライバＷＤおよび主制御回路ＭＣを備えている。
【００２４】
次に、ＳＲＡＭメモリセルの等価回路について説明する。図３に示すように、ＳＲＡＭメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、２つのアクセストランジスタＡＴ１，ＡＴ２とにより構成される。フリップフロップには、クロスカップリングさせた２つのストレージノードＳＮ，／ＳＮが設けられている。アクセストランジスタＡＴ１，ＡＴ２は、ストレージノードＳＮ，／ＳＮとビット線ＢＬ，／ＢＬとの間に接続されている。アクセストランジスタＡＴ１，ＡＴ２のゲートは、ワード線ＷＬに接続されている。
【００２５】
フリップフロップでは、ストレージノードＳＮ，／ＳＮと接地配線（ＶＳＳ）との間にドライブトランジスタＤＴ１，ＤＴ２が接続されている。また、ストレージノードＳＮ，／ＳＮと電源配線（ＶＤＤ）との間にロードトランジスタＬＴ１，ＬＴ２が接続されている。ドライブトランジスタＤＴ１のゲート、ロードトランジスタＬＴ１のゲートおよびストレージノード／ＳＮが互いに電気的に接続されている。また、ドライブトランジスタＤＴ２のゲート、ロードトランジスタＬＴ２のゲートおよびストレージノードＳＮが互いに電気的に接続されている。
【００２６】
データの読み出しおよび書き込み前には、ビット線ＢＬ、／ＢＬはともにＨレベルにプリチャージされる。たとえば、ストレージノードＳＮ、／ＳＮにそれぞれＨレベル、Ｌレベルを記憶するメモリセルにおいて、データを読み出す際には、オンしているドライブトランジスタＤＴ２がビット線／ＢＬにチャージされた電荷をアクセストランジスタＡＴ２を介して引き抜き、ビット線／ＢＬの電位を下げる。図示しないセンスアンプがビット線／ＢＬの電圧低下を検知する。また、同メモリセルのデータを書き換える際には、図示しないライトドライバがＨレベルにチャージされたビット線ＢＬおよびアクセストランジスタＡＴ１を介してストレージノードＮ１にチャージされた電荷を引き抜く動作を行う。
【００２７】
本半導体装置の複数のＳＲＡＭメモリセルのそれぞれにおいて、アクセストランジスタＡＴ１，ＡＴ２では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＢの不純物濃度よりも高く設定されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。さらに、ハロ領域ＡＨＢの不純物濃度とハロ領域ＤＨＥの不純物濃度とは、異なる不純物濃度に設定され、ここでは、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低く設定されている。
【００２８】
次に、ＳＲＡＭメモリセルの構造について説明する。図４は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。各ＳＲＡＭメモリセルのトランジスタおよびコンタクトは、その隣接するメモリセルと鏡面対称に配置される。代表的にＳＲＡＭメモリセルＭＡ１は、アクセストランジスタＡＴ１，ＡＴ２、ドライブトランジスタＤＴ１，ＤＴ２およびロードトランジスタＬＴ１，ＬＴ２を有する。
【００２９】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＮには、ｎチャネル型のＭＩＳトランジスタとして、アクセストランジスタＡＴ１，ＡＴ２とドライブトランジスタＤＴ１，ＤＴ２が形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。素子形成領域ＦＲＰには、ｐチャネル型のＭＩＳトランジスタとして、ロードトランジスタＬＴ１，ＬＴ１が形成されている。
【００３０】
アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２と、ドライブトランジスタＤＴ１，ＤＴ２のドライブゲート電極ＤＧ１，ＤＧ２は、素子形成領域ＦＲＮを横切るように形成されている。ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【００３１】
図５は、図４において互いに隣接するＳＲＡＭメモリセルＭＡ１、ＭＡ２のドライブトランジスタＤＴ１、アクセストランジスタＡＴ１を通る断面線Ｖ−Ｖに沿った断面図である。図５に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【００３２】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。
【００３３】
各ソース・ドレイン領域ＳＤには、その表面から所定の深さにわたりエクステンション領域ＥＲが形成され、さらに、金属シリサイド膜ＳＣＬが形成されている。アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１等を覆うように、シリコン窒化膜等のストレスライナー膜ＳＬが形成されている。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate）膜）等の層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１およびストレスライナー膜ＳＬを貫通して金属シリサイド膜ＳＣＬ（ソース・ドレイン領域ＳＤ）に電気的に接続されるプラグＰＧが形成されている。プラグＰＧは、ＴｉＮ膜等のバリア金属膜ＢＡ１とタングステン膜ＴＬ１を含んでいる。
【００３４】
ソース・ドレイン領域ＳＤＥに位置する金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧは、コンタクトＶＳＳＣを構成する。また、ソース・ドレイン領域ＳＤＳに位置する金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧは、コンタクトＳＮＣ（またはストレージノード）を構成する。そして、ソース・ドレイン領域ＳＤＢに位置する金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧは、コンタクトＢＬＣを構成する。
【００３５】
プラグＰＧを覆うように、層間絶縁膜ＩＬ１上にシリコン窒化膜等のエッチングストッパ膜ＥＳが形成されている。そのエッチングストッパ膜ＥＳ上にシリコン酸化膜等の層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２およびエッチングストッパ膜ＥＳを貫通してプラグＰＧに電気的に接続される銅配線ＣＷ１が形成されている。銅配線ＣＷ１はＴａＮ膜等のバリア金属膜ＢＡ２と銅膜ＣＬ１とを含み、第１金属配線を構成する。図５では図示されていないが、第１金属配線より上層にさらに多層の金属配線が形成される。
【００３６】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図６は、トランジスタと第１金属配線との接続構造を示す平面図である。図７は、第１金属配線と第２金属配線との接続構造を示す平面図である。図８は、第２金属配線と第３金属配線との接続構造を示す平面図である。図６〜図８は、１つのメモリセルに対する多層配線構造を示すものであるが、その隣接するＳＲＡＭメモリセル上の多層配線構造は、図６〜図８と鏡面対称に配線パターンが形成されるので、ＳＲＡＭメモリセルＭＡ１について主に説明する。
【００３７】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトＢＬＣ（プラグＰＧ）、第１金属配線ＢＬＭ１（銅配線ＣＷ１）およびヴィアＢＬＶ１を介して、ビット線ＢＬとしての第２金属配線ＢＬＭ２に電気的に接続されている。アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクトＳＮＣ（プラグＰＧ）、第１金属配線ＳＮＭ１（銅配線ＣＷ１）およびコンタクトＬＧＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方と、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【００３８】
また、アクセストランジスタＡＴ１の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＳ）は、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１は、コンタクトＷＬＣ（プラグＰＧ）、第１金属配線ＷＬＭ１（銅配線ＣＷ１）、ヴィアＢＬＶ１、第２金属配線ＷＬＭ２およびヴィアＷＬＶ２を介して、ワード線ＷＬとしての第３金属配線ＷＬＭ３に電気的に接続されている。
【００３９】
ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）、第１金属配線ＶＳＳＭ１（銅配線ＣＷ１）、ヴィアＶＳＳＶ１、第２金属配線ＶＳＳＭ２およびヴィアＶＳＳＶ２を介して、接地電位が与えられる接地配線ＶＳＳとしての第３金属配線ＶＳＳＭ３に電気的に接続されている。ロードトランジスタＬＴ１の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣ、第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）およびヴィアＶＤＤＶ１を介して、電源配線ＶＤＤとしての第２金属配線ＶＤＤＭ２に電気的に接続されている。
【００４０】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域の一方は、コンタクト／ＢＬＣ（プラグＰＧ）、第１金属配線／ＢＬＭ１（銅配線ＣＷ１）およびヴィア／ＢＬＶ１を介して、ビット線／ＢＬとしての第２金属配線／ＢＬＭ２に電気的に接続されている。アクセストランジスタＡＴ２の１対のソース・ドレイン領域の他方は、コンタクト／ＳＣＮ（プラグＰＧ）、第１金属配線／ＳＮＭ１およびコンタクト／ＬＧＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方と、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。また、アクセストランジスタＡＴ２の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【００４１】
アクセストランジスタＡＴ２のアクセスゲート電極ＡＧ２は、コンタクトＷＬＣ、第１金属配線ＷＬＭ１（銅配線ＣＷ１）、ヴィアＷＬＶ１、第２金属配線ＷＬＭ２およびヴィアＷＬＶ２を介して、ワード線ＷＬとしての第３金属配線ＷＬＭ３に電気的に接続されている。ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の他方は、コンタクトＶＳＳＣ（プラグＰＧ）、第１配線ＶＳＳＭ１（銅配線ＣＷ１）、ヴィアＶＳＳＶ１、第２金属配線ＶＳＳＭ２およびヴィアＶＳＳＶ２を介して、接地電位が与えられる接地配線ＶＳＳとしての第３金属配線ＶＳＳＭ３に電気的に接続されている。ロードトランジスタＬＴ２の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣ、第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）およびヴィアＶＤＤＶ１を介して、電源電位が与えられる電源配線Ｖｄｄとしての第２金属配線ＶＤＤＭ２に電気的に接続されている。
【００４２】
こうして、ＳＲＡＭメモリセルＭＡ１では、コンタクトＷＬＣにはワード線ＷＬが接続される。コンタクトＶＳＳＣには接地配線ＶＳＳが接続される。コンタクトＶＤＤＣには電源配線ＶＤＤが接続される。コンタクトＢＬＣにはビット線ＢＬが接続され、コンタクト／ＢＬＣにはビット線／ＢＬが接続される。また、コンタクトＳＮＣがストレージノードＳＮを構成し、コンタクト／ＳＮＣがストレージノード／ＳＮを構成する。
【００４３】
また、ＳＲＡＭメモリセルＭＡ１に隣接するＳＲＡＭメモリセルＭＡ２では、コンタクトＳＮＣはＳＲＡＭメモリセルＭＡ２のストレージノードＳＮを構成する。コンタクトＶＳＳＣには接地配線ＶＳＳが接続される。ビット線ＢＬに接続されるコンタクトＢＬＣはＳＲＡＭメモリセルＭＡ１とＳＲＡＭメモリセルＭＡ２とで共有される。
【００４４】
次に、アクセストランジスタの構造について詳しく説明する。なお、断面構造として、図４に示す断面線Ｖ−Ｖに対応する断面線に沿った断面構造を示す。図９に示すように、素子形成領域ＦＲＮ（図４参照）を横切るように形成されたアクセストランジスタＡＴ１（ＡＴ２）のアクセスゲート電極ＡＧ１は、ＳｉＯＮ等の界面層（Inter  Layer）ＳＦ上に、それぞれＬａを含有したＨｆＯ2、ＨｆＳｉＯＮなど所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、ＴｉＮなど所定の仕事関数を有する金属膜ＭＬおよびポリシリコン膜ＰＳを積層させる態様で形成され、ポリシリコン膜ＰＳの表面にはさらにニッケルシリサイド等の金属シリサイド膜ＳＣＬが形成されている。
【００４５】
アクセスゲート電極ＡＧ１（ＡＧ２）の両側面上には、たとえばシリコン窒化膜等のオフセットスペーサＯＳが形成されている。そのオフセットスペーサＯＳの上には、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩからなるサイドウォールスペーサＳＷが形成されている。
【００４６】
アクセスゲート電極ＡＧ１（ＡＧ２）を挟んで、アクセスゲート電極ＡＧ１（ＡＧ２）が延在する方向と直交（ゲート長方向）する一方の素子形成領域の部分には、ハロ領域ＡＨＳ、エクステンション領域ＥＲ、ソース・ドレイン領域ＳＤおよび金属シリサイド膜ＳＣＬが形成されている。一方、アクセスゲート電極ＡＧ１（ＡＧ２）が延在する方向と直交する他方の素子形成領域の部分には、ハロ領域ＡＨＢ、エクステンション領域ＥＲ、ソース・ドレイン領域ＳＤおよび金属シリサイド膜ＳＣＬが形成されている。
【００４７】
図９に示すように、ハロ領域ＡＨＳ，ＡＨＢは、一対のソース・ドレイン領域ＳＤの互いに対向する部分にそれぞれ隣接した領域にあり、サイドウォールスペーサＳＷの直下の領域からアクセスゲート電極ＡＧ１（ＡＧ２）の直下の領域に達するように形成されている。ハロ領域ＨＲの不純物濃度は１×１０18／ｃｍ3〜１×１０19／ｃｍ3のオーダであるが、本半導体装置では、ハロ領域ＡＨＳの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも高く設定されている。
【００４８】
図１０に、ハロ領域の不純物濃度プロファイルを示す。横軸は、アクセスゲート電極ＡＧ１（ＡＧ２）の側面下端部の半導体基板の表面の部分からの深さ（矢印Ｆ１，Ｆ２（図１９））を示し、縦軸はＰ型不純物の不純物濃度を示す。ハロ領域ＡＨＳ，ＡＨＢでは、アクセスゲート電極ＡＧ１（ＡＧ２）の側面下端部の半導体基板の表面の部分において、ハロ領域ＡＨＳの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも高い。また、それぞれ表面から所定の深さｆ１、ｆ２において不純物濃度のピーク（極大値）が最初に現れる。ハロ領域ＡＨＳの不純物濃度のピークは、ハロ領域ＡＨＢの不純物濃度のピークよりも高く、ハロ領域ＡＨＳでは約６×１０18／ｃｍ3であり、ハロ領域ＡＨＢでは約５×１０18／ｃｍ3である。なお、ＳＲＡＭメモリセルのエクステンション領域ＥＲ（図５、図９参照）の不純物濃度は５×１０20／ｃｍ3〜１×１０21／ｃｍ3であり、ソース・ドレイン領域ＳＤ（図５、図９参照）の不純物濃度は約５×１０21／ｃｍ3である。
【００４９】
上述したように、本半導体装置では、ハロ領域として、アクセスゲート電極ＡＧ１，ＡＧ２の直下の領域に形成されるハロ領域ＡＨＳ，ＡＨＢの他に、ドライブゲート電極ＤＧ１の直下の領域に形成されるハロ領域ＤＨＳ，ＤＨＥがある（図５参照）。ハロ領域ＤＨＳ，ＤＨＥでは、ハロ領域ＤＨＳの不純物濃度が、ハロ領域ＤＨＥの不純物濃度よりも高く設定されている。また、ハロ領域ＤＨＳの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも高く設定され、ハロ領域ＤＨＥの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低く設定されている。後述するように、本半導体装置では、ハロ領域ＡＨＳ，ＡＨＢ，ＤＨＳ，ＤＨＥのそれぞれの不純物濃度が当該高低関係を有することで、読み出しマージンおよび書き込みマージンの双方を上げることができる。
【００５０】
次に、上述した半導体装置の製造方法について説明する。半導体装置には、ＳＲＡＭ回路の他にロジック回路等も含まれるが、ここでは、ＳＲＡＭメモリセルのアクセストランジスタおよびドライブトランジスタを形成する方法を中心に説明する。
【００５１】
まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図４参照）。次に、図１１に示すように、素子形成領域ＦＲＮにｐウェルＰＷが形成される。次に、半導体基板ＳＵＢの表面上に、界面層ＳＦを介在させて、所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、所定の仕事関数を有する金属膜ＭＬおよびポリシリコン膜ＰＳを積層させる態様で、アクセスゲート電極ＡＧ１となるゲート構造Ｇと、ドライブゲート電極ＤＧ１となるゲート構造Ｇが形成される。次に、ゲート構造Ｇを覆うように半導体基板ＳＵＢ上に、たとえばシリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面にオフセットスペーサＯＳが形成される。
【００５２】
次に、図１２および図１３に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、ＳＲＡＭメモリセル領域ＭＡ１（図４参照）では、アクセスゲート電極ＡＧ１（ＡＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【００５３】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うように形成される。
【００５４】
また、レジストマスクＲＭＨ１は、ＳＲＡＭメモリセルＭＡ２（図４参照）では、アクセスゲート電極ＡＧ１（ＡＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【００５５】
すなわち、レジストマスクＲＭＨ１の個々の開口部は、互いに隣接する２つのＳＲＡＭメモリセルＭＡ１，ＭＡ２等を跨いで形成され、一方のＳＲＡＭメモリセルＭＡ１のアクセスゲート電極となるゲート構造Ｇにおける、領域Ｓの側に位置する側面から、他方のＳＲＡＭメモリセルＭＡ２のアクセスゲート電極となるゲート構造Ｇにおける、領域Ｓの側に位置する側面までの領域を連続的に露出する。
【００５６】
一方、レジストマスクＲＭＨ１は、ＳＲＡＭメモリセルＭＡ１のアクセスゲート電極となるゲート構造Ｇにおける、領域Ｂの側に位置する側面から、ＳＲＡＭメモリセルＭＡ２のアクセスゲート電極となるゲート構造における、領域Ｂの側に位置する側面までの領域を覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【００５７】
次に、図１４に示すように、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ１が形成される。次に、図１５に示すように、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ２が形成される（ハロ注入Ａ）。なお、図１４に示す工程の注入と図１５に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【００５８】
次に、図１６に示すように、レジストマスクＲＭＨ１が除去される。このとき、素子形成領域ＦＲＮにおける領域Ｂには、不純物領域は形成されていない。次に、図１７に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。
【００５９】
レジストマスクＲＭＨ２は、一つのＳＲＡＭメモリセル領域では、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１（ＡＧ２）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【００６０】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【００６１】
次に、図１８に示すように、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域ｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ３が形成される。次に、図１９に示すように、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ４が形成される（ハロ注入Ｂ）。なお、図１８に示す工程の注入と図１９に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【００６２】
ハロ注入Ａ（図１４および図１５）とハロ注入Ｂ（図１８および図１９）とにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【００６３】
こうして、図２０に示すように、領域Ｂでは、ｐ型不純物領域ＰＩＲ３，ＰＩＲ４が形成され、領域Ｅでは、ｐ型不純物領域ＰＩＲ１，ＰＩＲ２が形成され、領域Ｓでは、ｐ型不純物領域ＰＩＲ１，ＰＩＲ２，ＰＩＲ３，ＰＩＲ４が形成される。ｐ型不純物領域ＰＩＲ１，ＰＩＲ２，ＰＩＲ３，ＰＩＲ４の一部がハロ領域となる。
【００６４】
次に、図２１に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、図２２に示すように、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面にほぼ垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【００６５】
次に、図２３に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭＥ２が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域ＰＩＲ１，ＰＩＲ２，ＰＩＲ３，ＰＩＲ４を形成する工程と同様にして、レジストマスクＲＭＥ２を注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、レジストマスクＲＭＥ２が除去される。
【００６６】
次に、ゲート構造Ｇ（アクセスゲート電極ＡＧ１、ＡＧ２、ドライブゲート電極ＤＧ１、ＤＧ２等）を覆うように、たとえばシリコン酸化膜とシリコン窒化膜（図示せず）が順次形成される。次に、そのシリコン酸化膜とシリコン窒化膜に異方性エッチングを施すことにより、図２４に示すように、ゲート構造Ｇの両側面上に、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩからなるサイドウォールスペーサＳＷが形成される。
【００６７】
次に、図２５に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＳＤ１が形成される。次に、図２６に示すように、レジストマスクＲＭＳＤ１（図２５）およびサイドウォールスペーサＳＷ等を注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりソース・ドレイン領域ＳＤが形成される。その後、レジストマスクＲＭＳＤ１が除去される。
【００６８】
次に、図２７に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭＳＤ２が形成される。次に、レジストマスクＲＭＳＤ２およびサイドウォールスペーサＳＷ等を注入マスクとして、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出した素子形成領域ＦＲＰの表面から所定の深さにわたりソース・ドレイン領域（図示せず）が形成される。その後、レジストマスクＲＭＳＤ２が除去される。
【００６９】
次に、図２８に示すように、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソース・ドレイン領域ＳＤ、エクステンション領域ＥＲおよびハロ領域ＨＲを活性化させる。このとき、不純物が熱拡散することで、ソース・ドレイン領域ＳＤ、エクステンション領域ＥＲおよびハロ領域ＨＲは、横方向と縦（深さ）方向に広がることになる。
【００７０】
次に、図２９に示すように、サリサイドプロセスにより、露出しているソース・ドレイン領域ＳＤおよびアクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１等のポリシリコン膜の表面に、たとえばニッケルシリサイド等の金属シリサイド膜ＳＣＬが形成される。次に、図３０に示すように、アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１等を覆うように、たとえば、シリコン窒化膜等のストレスライナー膜ＳＬが形成される。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ膜）等の層間絶縁膜ＩＬ１が形成される。
【００７１】
次に、層間絶縁膜ＩＬ１に異方性エッチングを施すことにより、金属シリサイド膜ＳＣＬを露出するコンタクトホールＣＨ（図３１参照）が形成される。次に、コンタクトホールＣＨの内壁を覆うように、チタンナイトライド（ＴｉＮ）等のバリア金属膜ＢＡ１（図３１参照）が形成され、さらに、そのバリア金属膜ＢＡ１の上にコンタクトホールＣＨ内を充填するようにタングステン膜ＴＬ１（図３１参照）が形成される。次に、化学的機械研磨処理（ＣＭＰ：Chemical  Mechanical  Polishing）を施すことにより、層間絶縁膜ＩＬ１の上面上に位置するバリア金属膜およびタングステン膜の部分が除去されて、図３１に示すように、コンタクトホールＣＨ内に、バリア金属膜ＢＡ１とタングステン膜ＴＬ１を含むプラグＰＧが形成される。
【００７２】
次に、図５に示すように、プラグＰＧを覆うように、シリコン窒化膜等のエッチングストッパ膜ＥＳが形成される。そのエッチングストッパ膜ＥＳ上に、シリコン酸化膜等の層間絶縁膜ＩＬ２が形成される。次に、プラグＰＧの表面を露出する溝が形成される。次に、溝の内壁を覆うように、たとえばタンタルナイトライド（ＴａＮ）等のバリア金属膜ＢＡ２が形成され、さらに、そのバリア金属膜ＢＡ２の上に溝内を充填するように銅膜ＣＬ１が形成される。次に、化学的機械研磨処理を施すことにより、層間絶縁膜ＩＬ２の上面上に位置するバリア金属膜および銅膜の部分が除去されて、溝内に、バリア金属膜ＢＡ２と銅膜ＣＬ１を含む銅配線ＣＷ１が形成される。銅配線ＣＷ１は、第１金属配線に対応する。
【００７３】
この後、銅配線ＣＷ１を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によって、ヴィアＶＳＳＶ１，ＷＬＶ１，ＢＬＶ１，ＶＤＤＶ１，／ＢＬＶ１（図７参照）が形成される。次に、ヴィアＶＳＳＶ１，ＷＬＶ１，ＢＬＶ１，ＶＤＤＶ１，／ＢＬＶ１を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第２金属配線ＶＳＳＭ２，ＷＬＭ２，ＢＬＭ２，ＶＤＤＭ２，／ＢＬＭ２（図７参照）が形成される。
【００７４】
次に、第２金属配線ＶＳＳＭ２，ＷＬＭ２，ＢＬＭ２，ＶＤＤＭ２，／ＢＬＭ２を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によって、ヴィアＶＳＳＶ２，ＷＬＶ２（図８参照）が形成される。次に、ヴィアＶＳＳＶ２，ＷＬＶ２を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第３金属配線ＶＳＳＭ３，ＷＬＭ３（図８参照）が形成される。こうして、ＳＲＡＭメモリセルの主要部分が形成される。
【００７５】
一般的に、ＳＲＡＭメモリセルの読出しマージンを確保するためにはβ比を高くすることが望ましく、書込みマージンを確保するためにはγ比を高くすることが望ましいことが知られている。図３２に示すように、読み出し動作においては、電流は、ビット線ＢＬ（／ＢＬ）からアクセストランジスタＡＴ１（ＡＴ２）およびドライブトランジスタＤＴ１（ＤＴ２）を経て接地配線へ流れる。一方、書き込み動作においては、電流は、電源配線からロードトランジスタＬＴ１（ＬＴ２）およびアクセストランジスタＡＴ１（ＡＴ２）を経てビット線ＢＬ（／ＢＬ）へ流れる。
【００７６】
ここで、β比は、アクセストランジスタＡＴ１（ＡＴ２）に対するドライブトランジスタＤＴ１（ＤＴ２）の電流比（ただし、アクセストランジスタとドライブトランジスタとの間で、ソース対ゲート電圧およびソース対ドレイン電圧はともに同一）で表される。γ比は、ロードトランジスタＬＴ１（ＬＴ２）に対するアクセストランジスタＡＴ１（ＡＴ２）の電流比（アクセストランジスタとロードトランジスタとの間で、ソース対ゲート電圧およびソース対ドレイン電圧はともに同一）で表される。
【００７７】
読出しマージンおよび書込みマージンの双方を確保する手段として、電流の流れる向きにより電流特性が異なるという非対称な性質をもつトランジスタをアクセストランジスタとドライブトランジスタに用いることが有効である。図３３に示すように、本半導体装置では、１対のハロ領域ＡＨＳ，ＡＨＢをもつアクセストランジスタＡＴ１、ＡＴ２において、ハロ領域ＡＨＳの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高く設定されている。また、１対のハロ領域ＤＨＳ，ＤＨＥをもつドライブトランジスタＤＴ１，ＤＴ２において、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高く設定されている。さらに、本半導体装置では、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度は、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも低く設定されている。
【００７８】
図３４に示すように、アクセストランジスタＡＴ１，ＡＴ２（ドライブトランジスタＤＴ１，ＤＴ２）において、相対的に不純物濃度が高いハロ領域ＡＨＳ（ＤＨＳ）が形成された側に位置するソース・ドレイン領域から相対的に不純物濃度が低いハロ領域ＡＨＢ（ＤＨＥ）が形成された側に位置するソース・ドレイン領域に向かって流れる電流を電流ＩＦとし、その逆方向に向かって流れる電流を電流ＩＲとする。同一のソース対ドレイン電圧における、電流ＩＦ，ＩＲとソース対ゲート電圧Ｖｇｓとの関係を図３５に示す。
【００７９】
図３５に示すように、ハロ領域ＡＨＳ（ＤＨＳ）側のソース・ドレイン領域からハロ領域ＡＨＢ（ＤＨＥ）側のソース・ドレイン領域に電流が流れる際のトランジスタのしきい値電圧は、その逆のハロ領域ＡＨＢ（ＤＨＥ）側のソース・ドレイン領域からハロ領域ＡＨＳ（ＤＨＳ）側のソース・ドレイン領域に電流が流れる際のトランジスタのしきい値電圧よりも低くなる。
【００８０】
図３２および図３３に示すように、上述した半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライブトランジスタＤＴ１（ＤＴ２）では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【００８１】
このため、図３６に示すように、読出し動作においては、ビット線側からストレージノード側へ向かってアクセストランジスタに流れる電流（電流ＩＲＡ）を抑えやすくすることができ、ストレージノード側から接地配線側へ向かってドライブトランジスタに流れる電流（電流ＩＦＤ）を増加させやすくすることができる。これにより、β比（ＩＦＤ／ＩＲＡ）を高くすることができて、読み出しマージンを上げることができる。
【００８２】
また、書き込み動作においては、ストレージノード側からビット線側へ向かってアクセストランジスタに流れる電流（電流ＩＦＡ）を増加させやすくすることができる。これにより、γ比（ＩＦＡ／ロードトランジスタを流れる電流）を高くすることができて、書き込みマージンを上げることができる。こうして、上述した半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【００８３】
さらに、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【００８４】
なお、本半導体装置では、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度は、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも低く設定されている場合について説明したが、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度が、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定されている場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【００８５】
加えて本半導体装置では、このようなアクセストランジスタＡＴ１，ＡＴ２およびドライブトランジスタＤＴ１，ＤＴ２を含む各トランジスタのハロ領域を形成するための注入マスクとなるレジストマスクを削減することができる。このことについて比較例を交えて説明する。
【００８６】
比較例に係る半導体装置では、まず、図３７に示すように、半導体基板１０１の主表面に素子分離絶縁膜１０２を形成することによって、互いに電気的に分離された素子形成領域１０３ａ，１０３ｂが規定される。次に、素子形成領域１０３ａを横切るように、アクセストランジスタＡＬのアクセスゲート電極ＡＬＧ、アクセストランジスタＡＲのアクセスゲート電極ＡＲＧ、ドライブトランジスタＮＬのドライブゲート電極ＮＬＧおよびドライブトランジスタＮＲのドライブゲート電極ＮＲＧが、それぞれ所定の位置に形成される。また、素子形成領域１０３ｂを横切るように、ロードトランジスタＰＬのロードゲート電極ＰＬＧおよびロードトランジスタＰＲのロードゲート電極ＰＲＧが、それぞれ所定の位置に形成される。なお、図３７では、２つ分のＳＲＡＭメモリセル（点線枠１５２ａ、１５２ｂ）が示されている。
【００８７】
次に、ハロ領域等を形成する工程について説明する。図３８に示すように、まず、アクセストランジスタＡＬ，ＡＲのハロ領域を形成するためのレジストマスク１３１が形成される。レジストマスク１３１は、点線枠１５２ａ内のＳＲＡＭメモリセルのアクセストランジスタＡＲが形成される領域ＲＡＲと、点線枠１５２ｂ内のＳＲＡＭメモリセルのアクセストランジスタＡＬが形成される領域ＲＡＬを露出し、他の領域を覆うように形成される。
【００８８】
次に、レジストマスク１３１を注入マスクとして、ｐ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ａに注入することによりハロ領域が形成される。このとき、領域ＲＡＬでは、アクセストランジスタＡＬに対してドライブトランジスタＮＬ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。また、領域ＲＡＲでは、アクセストランジスタＡＲに対してドライブトランジスタＮＲ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。こうして、アクセストランジスタＡＬ，ＡＲでは、不純物濃度が非対称のハロ領域が形成される。その後、レジストマスク１３１が除去される。
【００８９】
次に、図３９に示すように、他のアクセストランジスタＡＬ，ＡＲのハロ領域を形成するためのレジストマスク１３２が形成される。レジストマスク１３２は、点線枠１５２ａ内のＳＲＡＭメモリセルのアクセストランジスタＡＬが形成される領域ＲＡＬと、点線枠１５２ｂ内のＳＲＡＭメモリセルのアクセストランジスタＡＲが形成される領域ＲＡＲを露出し、他の領域を覆うように形成される。
【００９０】
次に、レジストマスク１３２を注入マスクとして、ｐ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ａに注入することによりハロ領域が形成される。このとき、領域ＲＡＬでは、アクセストランジスタＡＬに対してドライブトランジスタＮＬ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。また、領域ＲＡＲでは、アクセストランジスタＡＲに対してドライブトランジスタＮＲ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。こうして、アクセストランジスタＡＬ，ＡＲでは、不純物濃度が非対称のハロ領域が形成される。その後、レジストマスク１３２が除去される。
【００９１】
次に、図４０に示すように、ロードトランジスタＰＬ，ＰＲのハロ領域とエクステンション領域を形成するためのレジストマスク１３３が形成される。レジストマスク１３３は、点線枠１５２ａ内のＳＲＡＭメモリセルのロードトランジスタＰＬ，ＰＲが形成される領域と、点線枠１５２ｂ内のＳＲＡＭメモリセルのロードトランジスタＰＬ，ＰＲが形成される領域を露出し、アクセストランジスタＡＬ，ＡＲおよびドライブトランジスタＮＬ，ＮＲが形成される領域を覆うように形成される。
【００９２】
次に、レジストマスク１３３を注入マスクとして、ｎ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ｂに注入することによりハロ領域が形成される。また、レジストマスク１３３を注入マスクとして、ｐ型の不純物を露出した素子形成領域１０３ｂに注入することによりエクステンション領域が形成される。その後、レジストマスク１３３が除去される。
【００９３】
次に、図４１に示すように、ドライブトランジスタＮＬ，ＮＲのハロ領域を形成するためのレジストマスク１３４が形成される。レジストマスク１３４は、点線枠１５２ａ内のＳＲＡＭメモリセルのドライブトランジスタＮＬ，ＮＲが形成される領域ＲＮＬ，ＲＮＲと、点線枠１５２ｂ内のＳＲＡＭメモリセルのドライブトランジスタＮＬ，ＮＲが形成される領域ＲＮＬ，ＲＮＲとを露出し、他の領域を覆うように形成される。次に、レジストマスク１３４を注入マスクとして、ｐ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ａに注入することによりハロ領域が形成される。その後、レジストマスク１３４が除去される。
【００９４】
こうして、比較例に係る半導体装置では、非対称のハロ領域を備えたＳＲＡＭメモリセルが形成されることになる。このＳＲＡＭメモリセルにおいて、非対称のハロ領域を含むハロ領域を形成するための注入マスクとして、レジストマスク１３１、レジストマスク１３２、レジストマスク１３３およびレジストマスク１３４の少なくとも４つのレジストマスクが必要とされる。
【００９５】
比較例に係る半導体装置に対して、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２の非対称のハロ領域とドライブトランジスタＤＴ１，ＤＴ２のハロ領域は、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスクＲＭＥ２（注入マスクＤ）により形成される。
【００９６】
すなわち、ＳＲＡＭメモリセルを構成する各トランジスタのハロ領域を形成するために、比較例に係る半導体装置では少なくとも４つの注入マスク（レジストマスク）が必要とされるのに対して、上述した半導体装置では３つの注入マスク（レジストマスク）によって各トランジスタのハロ領域を形成することができることになる。これにより、レジストマスクをパターニングするための写真製版マスクを少なくとも１枚削減することができ、その結果、生産コストの低減に寄与することができる。
【００９７】
なお、上述した半導体装置のアクセストランジスタとドライブトランジスタでは、注入マスクＡおよび注入マスクＢを用いてそれぞれハロ注入Ａとハロ注入Ｂを行った後に、注入マスクＣを用いてエクステンション注入を行う場合を例に挙げて説明したが、エクステンション注入を行った後に、ハロ注入を行うようにしてもよい。この場合には、まず、注入マスクＣを用いてエクステンション注入を行った後、注入マスクＡを用いてハロ注入Ａを行い、注入マスクＢを用いてハロ注入Ｂを行うようにしてもよい。
【００９８】
また、注入マスクＡ，Ｂとして形成されるレジストマスクＲＭＨ１，ＲＭＨ２では、開口部（抜きのパターン）として、隣接するアクセス（ドライブ）ゲート電極間の間隔に比べて十分に大きい開口部が形成される。これにより、ボロン（ｐ型の不純物）を斜めに注入しても、レジストマスクによってボロンが遮蔽されることなく、ボロンを注入すべき領域に確実に注入することができる。
【００９９】
実施の形態２
（第１例）
前述した半導体装置では、ＳＲＡＭメモリセルの書き込みと読み出しを行うために、１対のアクセストランジスタＡＴ１，ＡＴ２を備えた場合について説明した。ここでは、書き込みおよび読み出しポートとして、さらに、１対のアクセストランジスタを備えた、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置の第１例について説明する。
【０１００】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図４２に示すように、デュアルポートのＳＲＡＭメモリセルでは、ワード線として、ワード線ＷＬＡとワード線ＷＬＢとが設けられている。また、ビット線対として、ビット線対ＢＬＡ，／ＢＬＡとビット線対ＢＬＢ，／ＢＬＢとが設けられている。
【０１０１】
１対のアクセストランジスタＡＴ１，ＡＴ２は、ストレージノードＳＮ，／ＳＮとビット線ＢＬＡ，／ＢＬＡとの間に接続されている。アクセストランジスタＡＴ１，ＡＴ２のゲートは、ワード線ＷＬＡに接続されている。１対のアクセストランジスタＡＴ３，ＡＴ４は、ストレージノードＳＮ，／ＳＮとビット線ＢＬＢ，／ＢＬＢとの間に接続されている。アクセストランジスタＡＴ３，ＡＴ４のゲートは、ワード線ＷＬＢに接続されている。
【０１０２】
アクセストランジスタＡＴ１，ＡＴ２では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬＡ，／ＢＬＡに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＢの不純物濃度よりも高く設定されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。
【０１０３】
アクセストランジスタＡＴ３，ＡＴ４では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬＢ，／ＢＬＢに接続されているソース・ドレイン領域に隣接するハロ領域ＡＨＢの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０１０４】
次に、ＳＲＡＭメモリセルの構造について説明する。図４３は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０１０５】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。
【０１０６】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ３，ＡＴ２，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０１０７】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。また、アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０１０８】
アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２は、共通の電極として、素子形成領域ＦＲＮを横切るように形成されている。また、アクセストランジスタＡＴ３，ＡＴ４のアクセスゲート電極ＡＧ３，ＡＧ４は、共通の電極として、素子形成領域ＦＲＮを横切るように形成されている。ドライブトランジスタＤＴ１，ＤＴ２のドライブゲート電極ＤＧ１，ＤＧ２は、素子形成領域ＦＲＮを横切るように形成されている。さらに、ドライブゲート電極ＤＧ１，ＤＧ２が形成される素子形成領域ＦＮＲは、ドライブゲート電極ＤＧ１，ＤＧ２のゲート幅は、たとえば、アクセストランジスタＡＴ１，ＡＴ２（ＡＴ３，ＡＴ４）のゲート幅よりも長くなるように形成されている。
【０１０９】
一方、ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【０１１０】
図４４は、図４３において、ＳＲＡＭメモリセルのドライブトランジスタＤＴ１とアクセストランジスタＡＴ１を通る断面線ＸＬＩＶ−ＸＬＩＶに沿った断面図である。図４４に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０１１１】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、図５（実施の形態１）に係る半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０１１２】
図４４では図示されていないが、第１金属配線より上層にさらに多層の金属配線が形成されている。次に、その各トランジスタを電気的に接続する多層配線構造について説明する。図４５は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図４６は、第１金属配線と第２金属配線との接続構造を示す平面図である。図４７は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０１１３】
アクセストランジスタＡＴ１（ＡＴ２）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＡＣ（／ＢＬＡＣ）、第１金属配線ＢＬＡＭ１（／ＢＬＡＭ１）およびヴィアＢＬＡＶ１（／ＢＬＡＶ１）を介して、ビット線ＢＬＡ（／ＢＬＡ）としての第２金属配線ＢＬＡＭ２（／ＢＬＡＭ２）に電気的に接続されている。
【０１１４】
アクセストランジスタＡＴ１（ＡＴ２）のゲート電極ＡＧ１（ＡＧ２）は、コンタクトＷＬＡＣ、第１金属配線ＷＬＡＭ１、ヴィアＷＬＡＶ１、第２金属配線ＷＬＡＭ２およびヴィアＷＬＡＶ２を介して、ワード線ＷＬＡとしての第３金属配線ＷＬＡＭ３に電気的に接続されている。
【０１１５】
アクセストランジスタＡＴ３（ＡＴ４）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＢＣ（／ＢＬＢＣ）、第１金属配線ＢＬＢＭ１（／ＢＬＢＭ１）およびヴィアＢＬＢＶ１（／ＢＬＢＶ１）を介して、ビット線ＢＬＢ（／ＢＬＢ）としての第２金属配線ＢＬＢＭ２（／ＢＬＢＭ２）に電気的に接続されている。
【０１１６】
アクセストランジスタＡＴ３（ＡＴ４）のゲート電極ＡＧ３（ＡＧ４）は、コンタクトＷＬＢＣ、第１金属配線ＷＬＢＭ１、ヴィアＷＬＢＶ１、第２金属配線ＷＬＢＭ２およびヴィアＷＬＢＶ２を介して、ワード線ＷＬＢとしての第３金属配線ＷＬＢＭ３に電気的に接続されている。
【０１１７】
アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＧＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０１１８】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＧＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０１１９】
また、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＣを介して、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１２０】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＣを介して、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１２１】
さらに、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１２２】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１２３】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図４３参照）。次に、前述した図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図４８参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０１２４】
次に、図４８に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０１２５】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０１２６】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０１２７】
次に、図４９に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【０１２８】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０１２９】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０１３０】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０１３１】
次に、図５０に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図４４参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０１３２】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０１３３】
次に、前述した図２８〜図３１に示す工程と同様の工程を経て、図４４に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に、図４６および図４７に示される多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０１３４】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置では、アクセストランジスタＡＴ１，ＡＴ２、ＡＴ３，ＡＴ４のそれぞれに、ハロ領域ＡＨＳ，ＡＨＢが形成されている。アクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０１３５】
また、ドライブトランジスタＤＴ１，ＤＴ２のそれぞれに、ハロ領域ＤＨＳ，ＤＨＢが形成されている。不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、ドライブトランジスタＤＴ１，ＤＴ２のゲート幅は、アクセストランジスタＡＴ１，ＡＴ２（ＡＴ３，ＡＴ４）のゲート幅よりも長くなるように設定されている。
【０１３６】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流をさらに増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンをさらに上げることができる。
【０１３７】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）を増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第１例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０１３８】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０１３９】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０１４０】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０１４１】
（第２例）
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置の第２例について説明する。まず、ＳＲＡＭメモリセルの等価回路図は、第１例に係る半導体装置におけるＳＲＡＭメモリセルの等価回路（図４２参照）と同じなので、その説明を繰り返さないこととする。
【０１４２】
次に、ＳＲＡＭメモリセルの構造について説明する。図５１は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０１４３】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。
【０１４４】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ３，ＡＴ２，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０１４５】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは互いに繋がっている。また、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは互いに繋がっている。さらに、ドライブゲート電極ＤＧ１，ＤＧ２が形成される素子形成領域ＦＮＲは、ドライブゲート電極ＤＧ１，ＤＧ２のゲート幅は、たとえば、アクセストランジスタＡＴ１，ＡＴ２（ＡＴ３，ＡＴ４）のゲート幅よりも長くなるように形成されている。
【０１４６】
一方、ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【０１４７】
図５２は、図５１において、ＳＲＡＭメモリセルのドライブトランジスタＤＴ１とアクセストランジスタＡＴ１を通る断面線ＬＩＩ−ＬＩＩに沿った断面図である。図５２に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０１４８】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、第１例に係る半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０１４９】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図５３は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図５４は、第１金属配線と第２金属配線との接続構造を示す平面図である。図５５は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０１５０】
アクセストランジスタＡＴ１（ＡＴ２）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＡＣ（／ＢＬＡＣ）、第１金属配線ＢＬＡＭ１（／ＢＬＡＭ１）およびヴィアＢＬＡＶ１（／ＢＬＡＶ１）を介して、ビット線ＢＬＡ（／ＢＬＡ）としての第２金属配線ＢＬＡＭ２（／ＢＬＡＭ２）に電気的に接続されている。
【０１５１】
アクセストランジスタＡＴ１（ＡＴ２）のゲート電極ＡＧ１（ＡＧ２）は、コンタクトＷＬＡＣ、第１金属配線ＷＬＡＭ１、ヴィアＷＬＡＶ１、第２金属配線ＷＬＡＭ２およびヴィアＷＬＡＶ２を介して、ワード線ＷＬＡとしての第３金属配線ＷＬＡＭ３に電気的に接続されている。
【０１５２】
アクセストランジスタＡＴ３（ＡＴ４）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＢＣ（／ＢＬＢＣ）、第１金属配線ＢＬＢＭ１（／ＢＬＢＭ１）およびヴィアＢＬＢＶ１（／ＢＬＢＶ１）を介して、ビット線ＢＬＢ（／ＢＬＢ）としての第２金属配線ＢＬＢＭ２（／ＢＬＢＭ２）に電気的に接続されている。
【０１５３】
アクセストランジスタＡＴ３（ＡＴ４）のゲート電極ＡＧ３（ＡＧ４）は、コンタクトＷＬＢＣ、第１金属配線ＷＬＢＭ１、ヴィアＷＬＢＶ１、第２金属配線ＷＬＢＭ２およびヴィアＷＬＢＶ２を介して、ワード線ＷＬＢとしての第３金属配線ＷＬＢＭ３に電気的に接続されている。
【０１５４】
アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０１５５】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０１５６】
また、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１５７】
さらに、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１５８】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図５２参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図５６参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０１５９】
次に、図５６に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０１６０】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０１６１】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０１６２】
次に、図５７に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【０１６３】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、ＰＭＩＳ領域ＲＰとを覆うように形成される。
【０１６４】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０１６５】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０１６６】
次に、図５８に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図５２参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０１６７】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０１６８】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図５２に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に、図５４および図５５に示される多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０１６９】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０１７０】
また、ドライブトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、ドライブトランジスタＤＴ１，ＤＴ２のゲート幅は、アクセストランジスタＡＴ１，ＡＴ２（ＡＴ３，ＡＴ４）のゲート幅よりも長くなるように設定されている。
【０１７１】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流をさらに増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンをさらに上げることができる。
【０１７２】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）を増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第２例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０１７３】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０１７４】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０１７５】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０１７６】
（第３例）
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置の第３例について説明する。
【０１７７】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図５９に示すように、このデュアルポートのＳＲＡＭメモリセルでは、ドライブトランジスタとして、４つのドライブトランジスタＤＴ１Ａ，ＤＴ１Ｂ，ＤＴ２Ａ，ＤＴ２Ｂを備えている。ドライブトランジスタＤＴ１Ａ，ＤＴ１Ｂは、第１例あるいは第２例のドライブトランジスタＤＴ１を２つのドライブトランジスタに分けたものである。また、ドライブトランジスタＤＴ２Ａ，ＤＴ２Ｂは、第１例あるいは第２例のドライブトランジスタＤＴ２を２つのドライブトランジスタに分けたものである。
【０１７８】
ドライブトランジスタＤＴ１Ａ，ＤＴ１Ｂでは、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。また、ドライブトランジスタＤＴ２Ａ，ＤＴ２Ｂでは、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノード／ＳＮに接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図４２に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０１７９】
次に、ＳＲＡＭメモリセルの構造について説明する。図６０は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０１８０】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。
【０１８１】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ３，ＡＴ２，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２とが形成されている。ドライブトランジスタＤＴ１は、ドライブトランジスタＤＴ１ＡとドライブトランジスタＤＴ１Ｂとを並列接続させたものであり、ドライブトランジスタＤＴ２は、ドライブトランジスタＤＴ２ＡとドライブトランジスタＤＴ２Ｂとを並列接続させたものである。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０１８２】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ１Ａが形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ１Ｂが形成されている素子形成領域ＦＲＮとは繋がっている。ドライブトランジスタＤＴ１Ａ等が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１Ｂ等が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０１８３】
アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ２Ａが形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ２Ｂが形成されている素子形成領域ＦＲＮとは繋がっている。ドライブトランジスタＤＴ２Ａ等が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２Ｂ等が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０１８４】
ドライブトランジスタＤＴ１Ａ，ＤＴ１Ｂのドライブゲート電極ＤＧ１は、ドライブトランジスタＤＴ１の共通のドライブゲート電極として、素子分離領域ＩＳＲによって分離された２つの素子形成領域ＦＲＮを横切るように形成されている。また、ドライブトランジスタＤＴ２Ａ，ＤＴ２Ｂのドライブゲート電極ＤＧ２は、ドライブトランジスタＤＴ２の共通のドライブゲート電極として、素子分離領域ＩＳＲによって分離された２つの素子形成領域ＦＲＮを横切るように形成されている。
【０１８５】
一方、ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【０１８６】
図６１は、図６０において、ＳＲＡＭメモリセルのドライブトランジスタＤＴ１ＡとアクセストランジスタＡＴ１を通る断面線ＬＸＩ−ＬＸＩに沿った断面図である。図６１に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０１８７】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１Ａのドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、第１例に係る半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０１８８】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図６２は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図６３は、第１金属配線と第２金属配線との接続構造を示す平面図である。図６４は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０１８９】
アクセストランジスタＡＴ１（ＡＴ２）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＡＣ（／ＢＬＡＣ）、第１金属配線ＢＬＡＭ１（／ＢＬＡＭ１）およびヴィアＢＬＡＶ１（／ＢＬＡＶ１）を介して、ビット線ＢＬＡ（／ＢＬＡ）としての第２金属配線ＢＬＡＭ２（／ＢＬＡＭ２）に電気的に接続されている。
【０１９０】
アクセストランジスタＡＴ１（ＡＴ２）のゲート電極ＡＧ１（ＡＧ２）は、コンタクトＷＬＡＣ、第１金属配線ＷＬＡＭ１、ヴィアＷＬＡＶ１、第２金属配線ＷＬＡＭ２およびヴィアＷＬＡＶ２を介して、ワード線ＷＬＡとしての第３金属配線ＷＬＡＭ３に電気的に接続されている。
【０１９１】
アクセストランジスタＡＴ３（ＡＴ４）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＢＣ（／ＢＬＢＣ）、第１金属配線ＢＬＢＭ１（／ＢＬＢＭ１）およびヴィアＢＬＢＶ１（／ＢＬＢＶ１）を介して、ビット線ＢＬＢ（／ＢＬＢ）としての第２金属配線ＢＬＢＭ２（／ＢＬＢＭ２）に電気的に接続されている。
【０１９２】
アクセストランジスタＡＴ３（ＡＴ４）のゲート電極ＡＧ３（ＡＧ４）は、コンタクトＷＬＢＣ、第１金属配線ＷＬＢＭ１、ヴィアＷＬＢＶ１、第２金属配線ＷＬＢＭ２およびヴィアＷＬＢＶ２を介して、ワード線ＷＬＢとしての第３金属配線ＷＬＢＭ３に電気的に接続されている。
【０１９３】
アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２Ｂのドライブゲート電極ＤＧ２と、ドライブゲートトランジスタＤＴ２Ａのドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０１９４】
アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１Ａのドライブゲート電極ＤＧ１と、ドライブトランジスタＤＴ１Ｂのドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０１９５】
また、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ１Ａ（ＤＴ１Ｂ）の１対のソース・ドレイン領域の一方に電気的に接続されている。アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、ドライブトランジスタＤＴ２Ａ（ＤＴ２Ｂ）の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１９６】
さらに、アクセストランジスタＡＴ１（ＡＴ３）の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方に電気的に接続されている。アクセストランジスタＡＴ２（ＡＴ４）の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方に電気的に接続されている。
【０１９７】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図６０参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図６５参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０１９８】
次に、図６５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０１９９】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０２００】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０２０１】
次に、図６６に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【０２０２】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、ＰＭＩＳ領域ＲＰとを覆うように形成される。
【０２０３】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０２０４】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０２０５】
次に、図６７に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図６１参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０２０６】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０２０７】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図６１に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に、図６３および図６４に示される多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０２０８】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置のアクセストランジスタＡＴ１，ＡＴ３（ＡＴ２，ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ、／ＢＬＡ（ＢＬＢ，／ＢＬＢ）側に形成されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、本半導体装置では、第２例に係る半導体装置と比較して、ドライブトランジスタＤＴ１，ＤＴ２がそれぞれ形成される素子形成領域ＦＲＮが２つに分けられている。
【０２０９】
第２例に係る半導体装置では、図５１に示すように、ドライブトランジスタＤＴ１（ＤＴ２）、アクセストランジスタＡＴ１（ＡＴ２）およびアクセストランジスタＡＴ３（ＡＴ４）が形成される素子形成領域ＦＲＮは互いに繋がっており、その素子形成領域ＦＲＮのパターンには、屈曲した部分（屈曲パターン）がある。このような屈曲パターンは、半導体装置の微細化に伴って写真製版処理によるパターニングが難しくなるため、仕上がりパターン（形状）が丸みを帯びるようになる。
【０２１０】
第３例に係る半導体装置では、ドライブトランジスタＤＴ１，ＤＴ２がそれぞれ形成される素子形成領域ＦＲＮが２つに分けられていることで、そのような屈曲パターンがなくなる。このため、仕上がりパターンとして丸みを帯びる部分がなくなり、マスクのずれ等に起因する特性のばらつきを抑えることができる。
【０２１１】
また、ドライブトランジスタＤＴ１，ＤＴ２のゲート幅は、ドライブトランジスタＤＴ１，ＤＴ２がそれぞれ形成される素子形成領域ＦＲＮが２つに分けられている分、第２例に係る半導体装置の場合に比べて短くなるが、ドライブトランジスタＤＴ１（ＤＴ２）のゲート幅としては、アクセストランジスタＡＴ１，ＡＴ３（ＡＴ２，ＡＴ４）のそれぞれのゲート幅よりも長い。
【０２１２】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流を増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンを上げることができる。
【０２１３】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）を増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第３例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０２１４】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０２１５】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０２１６】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０２１７】
実施の形態３
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置の他の例について説明する。まず、ＳＲＡＭメモリセルの等価回路は、図４２に示される等価回路と同じなので、その説明を繰り返さないことする。
【０２１８】
次に、ＳＲＡＭメモリセルの構造について説明する。図６８は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０２１９】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。
【０２２０】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２が形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０２２１】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２およびドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。また、アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３およびドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０２２２】
アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２は、共通の電極として、素子形成領域ＦＲＮを横切るように形成されている。また、アクセストランジスタＡＴ３，ＡＴ４のアクセスゲート電極ＡＧ３，ＡＧ４は、共通の電極として、素子形成領域ＦＲＮを横切るように形成されている。ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１は、アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮを横切るように形成されている。ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２は、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮを横切るように形成されている。
【０２２３】
一方、ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【０２２４】
図６９は、図６８において、ＳＲＡＭメモリセルのドライブトランジスタＤＴ２とアクセストランジスタＡＴ２を通る断面線ＬＸＩＸ−ＬＸＩＸに沿った断面図である。図６９に示すように、ストレージノードに電気的に接続（コンタクト／ＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクト／ＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ２のアクセスゲート電極ＡＧ２が形成されている。アクセスゲート電極ＡＧ２の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０２２５】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクト／ＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２が形成されている。ドライブゲート電極ＤＧ２の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、図５（実施の形態１）に示す半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０２２６】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図７０は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図７１は、第１金属配線と第２金属配線との接続構造を示す平面図である。図７２は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０２２７】
アクセストランジスタＡＴ１（ＡＴ２）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＡＣ（／ＢＬＡＣ）、第１金属配線ＢＬＡＭ１（／ＢＬＡＭ１）およびヴィアＢＬＡＶ１（／ＢＬＡＶ１）を介して、ビット線ＢＬＡ（／ＢＬＡ）としての第２金属配線ＢＬＡＭ２（／ＢＬＡＭ２）に電気的に接続されている。
【０２２８】
アクセストランジスタＡＴ１（ＡＴ２）のゲート電極ＡＧ１（ＡＧ２）は、コンタクトＷＬＡＣ、第１金属配線ＷＬＡＭ１、ヴィアＷＬＡＶ１、第２金属配線ＷＬＡＭ２およびヴィアＷＬＡＶ２を介して、ワード線ＷＬＡとしての第３金属配線ＷＬＡＭ３に電気的に接続されている。
【０２２９】
アクセストランジスタＡＴ３（ＡＴ４）の１対のソース・ドレイン領域の一方は、コンタクトＢＬＢＣ（／ＢＬＢＣ）、第１金属配線ＢＬＢＭ１（／ＢＬＢＭ１）およびヴィアＢＬＢＶ１（／ＢＬＢＶ１）を介して、ビット線ＢＬＢ（／ＢＬＢ）としての第２金属配線ＢＬＢＭ２（／ＢＬＢＭ２）に電気的に接続されている。
【０２３０】
アクセストランジスタＡＴ３（ＡＴ４）のゲート電極ＡＧ３（ＡＧ４）は、コンタクトＷＬＢＣ、第１金属配線ＷＬＢＭ１、ヴィアＷＬＢＶ１、第２金属配線ＷＬＢＭ２およびヴィアＷＬＢＶ２を介して、ワード線ＷＬＢとしての第３金属配線ＷＬＢＭ３に電気的に接続されている。
【０２３１】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに電気的に接続されている。
【０２３２】
アクセストランジスタＡＴ３の１対のソース・ドレイン領域の他方は、コンタクトＳＮＣ、第１金属配線ＳＮＭ１およびコンタクトＬＧＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに電気的に接続されている。
【０２３３】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣ、第１金属配線／ＳＮＭ１およびコンタクト／ＬＧＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに電気的に接続されている。
【０２３４】
アクセストランジスタＡＴ４の１対のソース・ドレイン領域の他方は、コンタクト／ＳＮＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに電気的に接続されている。
【０２３５】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図６８参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図７３参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０２３６】
次に、図７３に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ２（ＤＧ１）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０２３７】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０２３８】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０２３９】
次に、図７４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓと、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを、開口パターンによって露出するように形成される。
【０２４０】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０２４１】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０２４２】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０２４３】
次に、図７５に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図６９参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０２４４】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０２４５】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図６９に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に、図７１および図７２に示される多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０２４６】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置では、アクセストランジスタＡＴ１，ＡＴ２、ＡＴ３，ＡＴ４のそれぞれに、ハロ領域ＡＨＳ，ＡＨＢが形成されている。アクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０２４７】
また、ドライブトランジスタＤＴ１，ＤＴ２のそれぞれに、ハロ領域ＤＨＳ，ＤＨＢが形成されている。不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０２４８】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流を増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンを上げることができる。
【０２４９】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）を増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、本半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０２５０】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０２５１】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０２５２】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０２５３】
実施の形態４
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置として、４つのアクセストランジスタ、４つのドライブトランジスタおよび２つのロードトランジスタを備えた半導体装置について説明する。
【０２５４】
まず、そのＳＲＡＭメモリセルの等価回路は、図５９（実施の形態２の第３例）に示される等価回路と基本的に同じである。図７６に示すように、デュアルポートのＳＲＡＭメモリセルでは、ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３とは、ストレージノードＳＮと接地配線（ＶＳＳ）との間に並列に接続されている。ドライブトランジスタＤＴ２とドライブトランジスタＤＴ４とは、ストレージノード／ＳＮと接地配線（ＶＳＳ）との間に並列に接続されている。
【０２５５】
ドライブトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）では、それぞれに形成される１対のハロ領域ＨＲのうち、ストレージノードＳＮ（／ＳＮ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＳの不純物濃度が、接地配線（ＶＳＳ）に接続されているソース・ドレイン領域に隣接するハロ領域ＤＨＥの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図５９に示される等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０２５６】
次に、ＳＲＡＭメモリセルの構造について説明する。図７７は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０２５７】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。
【０２５８】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ３，ＡＴ２，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２、ＤＴ３，ＤＴ４とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０２５９】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮとアクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮとは繋がっている。ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ３が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ１，ＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１，ＤＴ３が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０２６０】
アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮとアクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮとは繋がっている。ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとドライブトランジスタＤＴ４が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ２，ＡＴ４が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２，ＤＴ４が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０２６１】
ドライブトランジスタＤＴ１，ＤＴ３のドライブゲート電極ＤＧ１，ＤＧ３は、共通のゲート電極（ゲート構造）を屈曲させて、それぞれ素子形成領域ＦＲＮを横切るように形成されている。また、ドライブトランジスタＤＴ２，ＤＴ４のドライブゲート電極ＤＧ２，ＤＧ４は、共通のゲート電極（ゲート構造）を屈曲させて、それぞれ素子形成領域ＦＲＮを横切るように形成されている。
【０２６２】
図７８は、図７７において、ＳＲＡＭメモリセルのアクセストランジスタＡＴ１とアクセストランジスタＡＴ３を通る断面線ＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩに沿った断面図である。また、図７９は、図７７において、ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３を通る断面線ＬＸＸＩＸ−ＬＸＸＩＸに沿った断面図である。
【０２６３】
図７８に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＡＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０２６４】
また、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＢＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ３のアクセスゲート電極ＡＧ３が形成されている。アクセスゲート電極ＡＧ３の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０２６５】
図７９に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。
【０２６６】
また、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅとによって挟まれた領域上に、ドライブトランジスタＤＴ３のドライブゲート電極ＤＧ３が形成されている。ドライブゲート電極ＤＧ３の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。
【０２６７】
なお、これ以外の構成については、図６１等に示される構造と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。また、図７８および図７９に示される第１金属配線より上層では、多層の金属配線等によって、図７６に示されるＳＲＡＭメモリセルの等価回路に対応した多層配線構造（図示せず）が形成されている。
【０２６８】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図７７参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図８０参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０２６９】
次に、図８０に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ３（ＤＧ２，ＤＧ４）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓとを露出するように形成される。
【０２７０】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０２７１】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０２７２】
次に、図８１に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ３（ＡＧ２，ＡＧ４）となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ３（ＤＧ２，ＤＧ４）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面と、その領域Ｓとを露出するように形成される。
【０２７３】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ３（ＤＧ２，ＤＧ４）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０２７４】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０２７５】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０２７６】
次に、図８２に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図７８、図７９参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０２７７】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０２７８】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図７８または図７９に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０２７９】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０２８０】
また、ドライブトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３とは並列に接続され、ドライブトランジスタＤＴ２とドライブトランジスタＤＴ４とは並列に接続されている。
【０２８１】
このため、実施の形態１において説明したように、読出し動作においては、ビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側からストレージノード（ＳＮ（／ＳＮ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流を抑えやすくすることができるとともに、ストレージノード（ＳＮ（／ＳＮ））側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）に流れる電流をさらに増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンをさらに上げることができる。
【０２８２】
また、書き込み動作においては、ストレージノード（ＳＮ（／ＳＮ））側からビット線（ＢＬＡ（／ＢＬＡ），ＢＬＢ（／ＢＬＢ））側へ向かって、アクセストランジスタ（ＡＴ１（ＡＴ２），ＡＴ３（ＡＴ４））に流れる電流（電流ＩＦＡ）を増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、実施の形態４に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０２８３】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０２８４】
一方、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ３，ＤＴ２，ＤＴ４におけるハロ領域ＤＨＥの不純物濃度を、アクセストランジスタＡＴ１（ＡＴ３），ＡＴ２（ＡＴ４）のハロ領域ＡＨＢの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタＤＴ１，ＤＴ３，ＤＴ２，ＤＴ４からのリーク電流を抑制することができる。
【０２８５】
さらに、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ３，ＤＴ２，ＤＴ４のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０２８６】
実施の形態５
ここでは、デュアルポートのＳＲＡＭメモリセルを備えた半導体装置として、４つのアクセストランジスタ、４つのドライブトランジスタおよび２つのロードトランジスタを備えた半導体装置の他の例について説明する。
【０２８７】
まず、そのＳＲＡＭメモリセルの等価回路は、図７６（実施の形態４）の等価回路と同じなので、その説明を繰り返さないこととする。
【０２８８】
次に、ＳＲＡＭメモリセルの構造について説明する。図８３は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０２８９】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。
【０２９０】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２、ＤＴ３，ＤＴ４とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０２９１】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮとは繋がっている。また、アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ４が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮとは繋がっている。
【０２９２】
アクセストランジスタＡＴ１，ＡＴ２およびドライブトランジスタＤＴ１，ＤＴ２が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３，ＡＴ４およびドライブトランジスタＤＴ３，ＤＴ４が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって互いに電気的に分離されている。
【０２９３】
ドライブトランジスタＤＴ１，ＤＴ３のドライブゲート電極ＤＧ１，ＤＧ３およびロードトランジスタＬＴ１のロードゲート電極ＬＧ１は、共通のゲート電極（ゲート構造）によって形成されている。ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３とは並列に接続されている。ドライブゲート電極ＤＧ１とドライブゲート電極ＤＧ３との間に、ロードゲート電極ＬＧ１が位置する。
【０２９４】
また、ドライブトランジスタＤＴ２，ＤＴ４のドライブゲート電極ＤＧ２，ＤＧ４およびロードトランジスタＬＴ２のロードゲート電極ＬＧ２は、共通のゲート電極（ゲート構造）によって形成されている。ドライブトランジスタＤＴ２とドライブトランジスタＤＴ４とは並列に接続されている。ドライブゲート電極ＤＧ２とドライブゲート電極ＤＧ４との間に、ロードゲート電極ＬＧ２が位置する。
【０２９５】
さらに、半導体基板の表面上には、アクセストランジスタＡＴ１〜ＡＴ４、ドライブトランジスタＤＴ１〜ＤＴ３およびロードトランジスタＬＴ１，ＬＴ２を、等価回路に対応するように接続する多層配線構造（図示せず）が形成されている。
【０２９６】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図８３参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図８４参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０２９７】
次に、図８４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２（ＤＧ３，ＤＧ４）となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを、開口パターンによって露出するように形成される。
【０２９８】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０２９９】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０３００】
次に、図８５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２（ＡＧ３，ＡＧ４）となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２（ＤＧ３，ＤＧ４）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを、開口パターンによって露出するように形成される。
【０３０１】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２（ＤＧ３，ＤＧ４）となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０３０２】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０３０３】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０３０４】
次に、図８６に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域（図示せず）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０３０５】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０３０６】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線（図示せず）が形成される。その後、第１金属配線の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０３０７】
デュアルポートのＳＲＡＭメモリセルを備えた本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＡ（／ＢＬＡ）側に形成されている。アクセストランジスタＡＴ３（ＡＴ４）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬＢ（／ＢＬＢ）側に形成されている。
【０３０８】
また、ドライブトランジスタＤＴ１，ＤＴ３（ＤＴ２，ＤＴ４）では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。さらに、ドライブトランジスタＤＴ１とドライブトランジスタＤＴ３とは並列に接続され、ドライブトランジスタＤＴ２とドライブトランジスタＤＴ４とは並列に接続されている。
【０３０９】
これにより、実施の形態４において説明した半導体装置のＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０３１０】
実施の形態６
ここでは、読み出し専用ポートを備えた３ポートのＳＲＡＭメモリセルを有する半導体装置について説明する。
【０３１１】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図８７に示すように、３ポートのＳＲＡＭメモリセルでは、読み出し用のビット線として、ビット線ＲＢＬＡとビット線ＲＢＬＢとが設けられている。また、読み出し用のワード線として、読み出しワード線ＲＷＬＡと、読み出しワード線ＲＷＬＢとが設けられている。
【０３１２】
アクセストランジスタＡＴ３のゲートは、読み出しワード線ＲＷＬＡに接続され、アクセストランジスタＡＴ３の１対のソース・ドレイン領域の一方は、ビット線ＲＢＬＡに接続されている。アクセストランジスタＡＴ４のゲートは、読み出しワード線ＲＷＬＢに接続され、アクセストランジスタＡＴ４の１対のソース・ドレイン領域の一方は、ビット線ＲＢＬＢに接続されている。
【０３１３】
ドライブトランジスタＤＴ３のゲートは、ドライブトランジスタＤＴ１のゲートとロードトランジスタＬＴ１のゲートとに接続されている。ドライブトランジスタＤＴ３の１対のソース・ドレイン領域の一方は、アクセストランジスタＡＴ３の１対のソース・ドレイン領域の他方に接続されている。ドライブトランジスタＤＴ３の１対のソース・ドレイン領域の他方は、接地配線（ＶＳＳ）に接続されている。
【０３１４】
ドライブトランジスタＤＴ４のゲートは、ドライブトランジスタＤＴ２のゲートとロードトランジスタＬＴ２のゲートとに接続されている。ドライブトランジスタＤＴ４の１対のソース・ドレイン領域の一方は、アクセストランジスタＡＴ４の１対のソース・ドレイン領域の他方に接続されている。ドライブトランジスタＤＴ４の１対のソース・ドレイン領域の他方は、接地配線（ＶＳＳ）に接続されている。
【０３１５】
アクセストランジスタＡＴ３，ＡＴ４の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３，ＤＴ４の１対のハロ領域ＤＨＴ，ＤＨＴは、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲ（ハロ領域ＤＨＳ，ＤＨＥ）のうち、ハロ領域ＤＨＥの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０３１６】
読み出し専用ポートでは、アクセストランジスタＡＴ３，ＡＴ４をオンしたときの読み出しビット線ＲＢＬＡ，ＲＢＬＢの電位の変動を検知することによって、データが読み出される。
【０３１７】
まず、ストレージノードＳＮ，／ＳＮの電荷に対応して、ドライブトランジスタＤＴ３，ＤＴ４では、一方がオンの状態で、他方がオフの状態になる。その状態でアクセストランジスタＡＴ３，ＡＴ４をオンしたときに、ドライブトランジスタＤＴ３（ＤＴ４）がオン状態のポートでは、読み出しビット線ＲＢＬＡ（ＲＢＬＢ）にプリチャージされた電荷が、アクセストランジスタＡＴ３（ＡＴ４）およびドライブトランジスタＤＴ３（ＤＴ４）を経て接地配線へ引き抜かれて、読み出しビット線ＲＢＬＡ（ＲＢＬＢ）の電位が下がる。
【０３１８】
一方、ドライブトランジスタＤＴ３（ＤＴ４）がオフ状態のポートでは、読み出しビット線ＲＢＬＡ（ＲＢＬＢ）にプリチャージされた電荷は引き抜かれず、読み出しビット線ＲＢＬＡ（ＲＢＬＢ）の電位は変動しない。こうして、プリチャージされた読み出しビット線ＲＢＬＡ（ＲＢＬＢ）の電位の変動を検知することによって、データが読み出されることになる。
【０３１９】
次に、ＳＲＡＭメモリセルの構造について説明する。図８８は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０３２０】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。
【０３２１】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４と、ドライブトランジスタＤＴ１，ＤＴ２、ＤＴ３，ＤＴ４とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０３２２】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ３が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ１およびドライブトランジスタＤＴ１とが形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３およびドライブトランジスタＤＴ３とが形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって電気的に分離されている。
【０３２３】
アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ４が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ４が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ２およびドライブトランジスタＤＴ２とが形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ４およびドライブトランジスタＤＴ４とが形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって電気的に分離されている。
【０３２４】
図８９は、図８８において、ＳＲＡＭメモリセルのアクセストランジスタＡＴ１とドライブトランジスタＤＴ１を通る断面線ＬＸＸＸＩＸ−ＬＸＸＸＩＸに沿った断面図である。図８９に示す断面構造は、図５に示す断面構造と同じである。このため、同一部材に同一符号を付して、その説明を繰り返さないこととする。また、図８９に示される第１金属配線より上層では、多層の金属配線等によって、図８７に示されるＳＲＡＭメモリセルの等価回路に対応した構造（図示せず）が形成されている。
【０３２５】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図８８参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図９０参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０３２６】
次に、図９０に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、まず、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０３２７】
さらに、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ３，ＡＧ４となるそれぞれのゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３，ＤＧ４となるそれぞれのゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３（ＡＧ４）となるゲート構造Ｇとドライブゲート電極ＤＧ３（ＤＧ４）となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを露出するように形成される。
【０３２８】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０３２９】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０３３０】
次に、図９１に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを露出するように形成される。
【０３３１】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０３３２】
さらに、レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ３，ＡＧ４となるそれぞれのゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３，ＤＧ４となるそれぞれのゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３（ＡＧ４）となるゲート構造Ｇとドライブゲート電極ＤＧ３（ＤＧ４）となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを覆うように形成される。
【０３３３】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０３３４】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０３３５】
また、アクセストランジスタＡＴ３，ＡＴ４に形成されるハロ領域ＡＨＴおよびドライブトランジスタＤＧ３，ＤＧ４に形成されるハロ領域ＤＨＴは、ハロ注入Ａによって形成されることなり、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ドライブトランジスタＤＧ１，ＤＧ２のハロ領域ＤＨＥの不純物濃度と同じ不純物濃度になる。
【０３３６】
次に、図９２に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図８９参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０３３７】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０３３８】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図８９に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０３３９】
上述したＳＲＡＭメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタＡＴ３，ＡＴ４およびドライブトランジスタＤＴ３，ＤＴ４では、アクセストランジスタＡＴ３，ＡＴ４の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３，ＤＴ４の１対のハロ領域ＤＨＴ，ＤＨＴは、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲ（ハロ領域ＤＨＳ，ＤＨＥ）のうち、ハロ領域ＤＨＥの不純物濃度と同じ不純物濃度となるように形成されている。
【０３４０】
本半導体装置では、このドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度は、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度よりも低く設定されている。このため、読み出しポートにおけるハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低くなる。これにより、読み出し専用ポートによる読み出し動作では、読み出し速度を向上させることができる。
【０３４１】
また、本半導体装置では、読み取りワード線ＲＷＬＡと読み取りワード線ＲＷＬＢとを共通にし、読み出しビット線ＲＢＬＡと読み出しビット線ＲＢＬＢとを差動読み出しとして使用する場合には、２ポートのＳＲＡＭとして使用することも可能になる。
【０３４２】
さらに、本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０３４３】
これにより、実施の形態１において説明した半導体装置のＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０３４４】
実施の形態７
ここでは、読み出し専用ポートを備えた３ポートのＳＲＡＭメモリセルを有する半導体装置の他の例について説明する。
【０３４５】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図９３に示すように、アクセストランジスタＡＴ３，ＡＴ４の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３，ＤＴ４の１対のハロ領域ＤＨＴ，ＤＨＴは、アクセストランジスタＡＴ１，ＡＴ２の１対のハロ領域ＨＲ（ハロ領域ＡＨＳ，ＡＨＢ）のうち、ハロ領域ＡＨＢの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図８７に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０３４６】
また、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトは、図８８に示されるレイアウトと同じレイアウトである。また、図８８に示す断面線に対応する断面線に沿った断面構造は、図８９に示される断面構造と同じである。このため、レイアウトと断面構造について、その説明を繰り返さないこととする。
【０３４７】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図９４参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図９４参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０３４８】
次に、図９４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０３４９】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うように形成される。
【０３５０】
さらに、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ３，ＡＧ４となるそれぞれのゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３，ＤＧ４となるそれぞれのゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３（ＡＧ４）となるゲート構造Ｇとドライブゲート電極ＤＧ３（ＤＧ４）となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分と、ＰＭＩＳ領域ＲＰとを覆うように形成される。
【０３５１】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０３５２】
次に、図９５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを露出するように形成される。
【０３５３】
さらに、レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ３，ＡＧ４となるそれぞれのゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３，ＤＧ４となるそれぞれのゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３（ＡＧ４）となるゲート構造Ｇとドライブゲート電極ＤＧ３（ＤＧ４）となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを露出するように形成される。
【０３５４】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０３５５】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０３５６】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０３５７】
また、アクセストランジスタＡＴ３，ＡＴ４に形成されるハロ領域ＡＨＴおよびドライブトランジスタＤＧ３，ＤＧ４に形成されるハロ領域ＤＨＴは、ハロ注入Ｂによって形成されることなり、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、アクセストランジスタＡＧ１，ＡＧ２のハロ領域ＡＨＢの不純物濃度と同じ不純物濃度になる。
【０３５８】
次に、図９６に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図示せず）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０３５９】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０３６０】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線として、銅配線ＣＷ１が形成される（図８９参照）。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０３６１】
上述したＳＲＡＭメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタＡＴ３，ＡＴ４およびドライブトランジスタＤＴ３，ＤＴ４では、アクセストランジスタＡＴ３，ＡＴ４の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３，ＤＴ４の１対のハロ領域ＤＨＴ，ＤＨＴは、アクセストランジスタＡＴ１，ＡＴ２の１対のハロ領域ＨＲ（ハロ領域ＡＨＳ，ＡＨＢ）のうち、ハロ領域ＡＨＢの不純物濃度と同じ不純物濃度となるように形成されている。
【０３６２】
本半導体装置では、このアクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度は、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥの不純物濃度よりも高く設定されている。このため、読み出しポートにおけるハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ハロ領域ＤＨＥの不純物濃度よりも高くなる。これにより、読み出し専用ポートによる読み出し動作では、読み出し時におけるドライブトランジスタＤＴ３，ＤＴ４からのリーク電流を抑制することができる。
【０３６３】
また、本半導体装置では、読み取りワード線ＲＷＬＡと読み取りワード線ＲＷＬＢとを共通にし、読み出しビット線ＲＢＬＡと読み出しビット線ＲＢＬＢとを差動読み出しとして使用する場合には、２ポートのＳＲＡＭとして使用することも可能になる。
【０３６４】
さらに、本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０３６５】
これにより、実施の形態１において説明した半導体装置のＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０３６６】
実施の形態８
（第１例）
ここでは、読み出し専用ポートを備えた２ポートのＳＲＡＭメモリセルを有する半導体装置について説明する。
【０３６７】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図９７に示すように、２ポートのＳＲＡＭメモリセルでは、読み出し用のビット線として、ビット線ＲＢＬが設けられ、また、読み出し用のワード線として、読み出しワード線ＲＷＬが設けられている。アクセストランジスタＡＴ３のゲートは、読み出しワード線ＲＷＬに接続され、アクセストランジスタＡＴ３の１対のソース・ドレイン領域の一方は、ビット線ＲＢＬに接続されている。
【０３６８】
ドライブトランジスタＤＴ３のゲートは、ドライブトランジスタＤＴ２のゲートとロードトランジスタＬＴ２のゲートとに接続されている。ドライブトランジスタＤＴ３の１対のソース・ドレイン領域の一方は、アクセストランジスタＡＴ３の１対のソース・ドレイン領域の他方に接続されている。ドライブトランジスタＤＴ３の１対のソース・ドレイン領域の他方は、接地配線（ＶＳＳ）に接続されている。
【０３６９】
アクセストランジスタＡＴ３の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３の１対のハロ領域ＤＨＴ，ＤＨＴは、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲ（ハロ領域ＤＨＳ，ＤＨＥ）のうち、ハロ領域ＤＨＥの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０３７０】
読み出し専用ポートでは、アクセストランジスタＡＴ３をオンしたときの読み出しビット線ＲＢＬの電位の変動を検知することによって、データが読み出される。
【０３７１】
次に、ＳＲＡＭメモリセルの構造について説明する。図９８は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。
【０３７２】
半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ領域ＲＮに形成されている。素子形成領域ＦＲＰはＰＭＩＳ領域ＲＰに形成されている。
【０３７３】
ｎチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＮには、アクセストランジスタＡＴ１，ＡＴ２，ＡＴ３と、ドライブトランジスタＤＴ１，ＤＴ２、ＤＴ３とが形成されている。一方、ｐチャネル型のＭＩＳトランジスタとして、素子形成領域ＦＲＰには、ロードトランジスタＬＴ１，ＬＴ２が形成されている。
【０３７４】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ１が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ２が形成されている素子形成領域ＦＲＮとは繋がっている。アクセストランジスタＡＴ３が形成されている素子形成領域ＦＲＮと、ドライブトランジスタＤＴ３が形成されている素子形成領域ＦＲＮとは繋がっている。
【０３７５】
アクセストランジスタＡＴ１およびドライブトランジスタＤＴ１とが形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２およびドライブトランジスタＤＴ２とが形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ３およびドライブトランジスタＤＴ３とが形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって電気的に分離されている。
【０３７６】
図９９は、図９８において、ＳＲＡＭメモリセルのアクセストランジスタＡＴ１とドライブトランジスタＤＴ１を通る断面線ＸＣＩＸ−ＸＣＩＸに沿った断面図である。図９９に示す断面構造は、図５に示す断面構造と同じである。このため、同一部材に同一符号を付して、その説明を繰り返さないこととする。また、図９９に示される第１金属配線より上層では、多層の金属配線等によって、図９７に示されるＳＲＡＭメモリセルの等価回路に対応した構造（図示せず）が形成されている。
【０３７７】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される（図９８参照）。次に、図１１に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４、ドライブゲート電極ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図１００参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサが形成される。
【０３７８】
次に、図１００に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、まず、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０３７９】
さらに、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ３となるゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３となるゲート構造Ｇとドライブゲート電極ＤＧ３となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを露出するように形成される。
【０３８０】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０３８１】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０３８２】
次に、図１０１に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを露出するように形成される。
【０３８３】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０３８４】
さらに、レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ３となるゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３となるゲート構造Ｇとドライブゲート電極ＤＧ３となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを覆うように形成される。
【０３８５】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域ｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０３８６】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０３８７】
また、アクセストランジスタＡＴ３に形成されるハロ領域ＡＨＴおよびドライブトランジスタＤＧ３に形成されるハロ領域ＤＨＴは、ハロ注入Ａによって形成されることなり、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ドライブトランジスタＤＧ１，ＤＧ２のハロ領域ＤＨＥの不純物濃度と同じ不純物濃度になる。
【０３８８】
次に、図１０２に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図９９参照）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０３８９】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０３９０】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、図９９に示すように、第１金属配線として、銅配線ＣＷ１が形成される。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０３９１】
上述したＳＲＡＭメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタＡＴ３およびドライブトランジスタＤＴ３では、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低く設定されている。これにより、読み出し専用ポートによる読み出し動作では、読み出し速度を向上させることができる。
【０３９２】
また、本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０３９３】
これにより、実施の形態１において説明した半導体装置のＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０３９４】
（第２例）
ここでは、読み出し専用ポートを備えた２ポートのＳＲＡＭメモリセルを有する半導体装置の他の例について説明する。
【０３９５】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図１０３に示すように、アクセストランジスタＡＴ３の１対のハロ領域ＡＨＴ，ＡＨＴと、ドライブトランジスタＤＴ３の１対のハロ領域ＤＨＴ，ＤＨＴは、アクセストランジスタＡＴ１，ＡＴ２の１対のハロ領域ＨＲ（ハロ領域ＡＨＳ，ＡＨＢ）のうち、ハロ領域ＡＨＢの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図９７に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０３９６】
次に、ＳＲＡＭメモリセルの構造は、アクセストランジスタＡＴ３のハロ領域ＡＨＴと、ドライブトランジスタＤＴ３のハロ領域ＤＨＴの不純物濃度が、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度と同じ不純物濃度である点を除いて、第１例に係る半導体装置と同様なので、その説明を繰り返さないこととする。
【０３９７】
次に、上述した半導体装置の製造方法について説明する。第１例に係る半導体装置と同様に、ゲート構造Ｇが形成された後、図１０４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０３９８】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うように形成される。
【０３９９】
さらに、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ３となるゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３となるゲート構造Ｇとドライブゲート電極ＤＧ３となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分と、ＰＭＩＳ領域ＲＰとを覆うように形成される。
【０４００】
次に、レジストマスクＲＭＨ１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ａ）。なお、このハロ注入Ａでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクＲＭＨ１が除去される。
【０４０１】
次に、図１０５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるそれぞれのゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するとともに、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓが配置されている側に位置する側面とを露出するように形成される。
【０４０２】
さらに、レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ３となるゲート構造Ｇと、読み取りビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域ＲＢと、ドライブゲート電極ＤＧ３となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、アクセスゲート電極ＡＧ３となるゲート構造Ｇとドライブゲート電極ＤＧ３となるゲート構造Ｇとによって挟まれた素子形成領域ＦＲＮの部分とを露出するように形成される。
【０４０３】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅが配置されている側に位置する側面と、その領域Ｅと、素子形成領域ＦＲＰとを覆うように形成される。
【０４０４】
次に、レジストマスクＲＭＨ２を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した領域にｐ型不純物領域（図示せず）が形成される。次に、同じレジストマスクＲＭＨ２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出したｐウェルの領域にｐ型不純物領域（図示せず）が形成される（ハロ注入Ｂ）。なお、このハロ注入Ｂでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０４０５】
ハロ注入Ａとハロ注入Ｂとにおいて、ここでは、ハロ領域（ＡＨＢ）の不純物濃度がハロ領域（ＤＨＥ）の不純物濃度よりも高くなるように、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域（ＡＨＢ）の不純物濃度とハロ領域（ＤＨＥ）の不純物濃度とが異なってくるような注入量であればよく、ハロ注入Ｂの注入量がハロ注入Ａの注入量よりも低くなるような注入条件に設定してもよい。
【０４０６】
また、アクセストランジスタＡＴ３に形成されるハロ領域ＡＨＴおよびドライブトランジスタＤＧ３に形成されるハロ領域ＤＨＴは、ハロ注入Ｂによって形成されることなり、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、アクセストランジスタＡＧ１，ＡＧ２のハロ領域ＡＨＢの不純物濃度と同じ不純物濃度になる。
【０４０７】
次に、図１０６に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭＥ１が形成される（注入マスクＣ）。次に、そのレジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲ（図示せず）が形成される（エクステンション注入）。その後、レジストマスクＲＭＥ１が除去される。なお、エクステンション注入は、ハロ注入Ａおよびハロ注入Ｂよりも前に行うこともできる。
【０４０８】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、素子形成領域ＦＲＮにハロ領域となるｐ型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から露出した半導体基板ＳＵＢ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０４０９】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線として、銅配線ＣＷ１が形成される（図９９参照）。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０４１０】
上述したＳＲＡＭメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタＡＴ３およびドライブトランジスタＤＴ３では、ハロ領域ＡＨＴ，ＤＨＴの不純物濃度は、ハロ領域ＤＨＥの不純物濃度よりも高く設定されている。これにより、読み出し専用ポートによる読み出し動作では、読み出し時におけるドライブトランジスタＤＴ３からのリーク電流を抑制することができる。また、第１例に係る半導体装置におけるＳＲＡＭメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０４１１】
実施の形態９
ここでは、縦型セルと称されるＳＲＡＭメモリセルを備えた半導体装置について説明する。図１０７に示すように、ＳＲＡＭメモリセルＳＲ（ＭＡ）は、半導体基板の主表面に複数行複数列の行列状に配置された複数のメモリセルを有する。この半導体装置のＳＲＡＭメモリセルでは、個々のＳＲＡＭメモリセルが、鏡面対称（Ｘ反転）になるように反転されて配置された配置パターンが形成されている。
【０４１２】
次に、ＳＲＡＭメモリセルの等価回路について説明する。図１０８に示すように、ＳＲＡＭメモリセルの等価回路は、図３に示される等価回路と同じであるため、同一部材には同一符号を付す。アクセストランジスタＡＴ１，ＡＴ２では、１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域ＡＨＢの不純物濃度よりも高く設定されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＤＨＳの不純物濃度が、接地配線ＶＳＳに接続されている側のハロ領域ＤＨＥの不純物濃度よりも高く設定されている。また、ハロ領域ＤＨＥの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低く設定されている。
【０４１３】
次に、ＳＲＡＭメモリセルの構造について説明する。図１０９は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮには、Ｘ方向に平行に延在する部分（素子形成領域ＦＲＮＸ）と、Ｙ方向に平行に延在する部分（素子形成領域ＦＲＮＹ）とが設けられている。
【０４１４】
素子形成領域ＦＲＮには、ｎチャネル型のＭＩＳトランジスタとして、アクセストランジスタＡＴ１，ＡＴ２とドライブトランジスタＤＴ１，ＤＴ２が形成されている。アクセストランジスタＡＴ１，ＡＴ２は素子形成領域ＦＲＮＹに配置され、ドライブトランジスタＤＴ１，ＤＴ２が素子形成領域ＦＲＮＸに配置されている。アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２は、Ｘ方向に平行に延在して素子形成領域ＦＲＮＹを横切るように形成されている。ドライブトランジスタＤＴ１，ＤＴ２のドライブゲート電極ＤＧ１，ＤＧ２は、Ｙ方向に平行に延在して素子形成領域ＦＲＮＸを横切るように形成されている。
【０４１５】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮＹ（ＦＲＮ）と、ドライブトランジスタＤ１が形成されている素子形成領域ＦＲＮＸ（ＦＲＮ）とは繋がっている。アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮＹ（ＦＲＮ）と、ドライブトランジスタＤ２が形成されている素子形成領域ＦＲＮＸ（ＦＲＮ）とは繋がっている。アクセストランジスタＡＴ１およびドライブトランジスタＤ１が形成されている素子形成領域ＦＲＮと、アクセストランジスタＡＴ２およびドライブトランジスタＤ２が形成されている素子形成領域ＦＲＮとは、素子分離領域ＩＳＲによって電気的に分離されている。
【０４１６】
素子形成領域ＦＲＰは、Ｘ方向に平行に延在し、素子形成領域ＦＲＮ（ＦＲＮＸ）と距離を隔てて配置されている。素子形成領域ＦＲＰには、ｐチャネル型のＭＩＳトランジスタとしてロードトランジスタＬＴ１，ＬＴ２が形成されている。ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、Ｙ方向に平行に延在して素子形成領域ＦＲＰを横切るように形成されている。
【０４１７】
図１１０は、ドライブトランジスタＤＴ１のゲート電極とアクセストランジスタＡＴ１を通る断面線ＣＸ−ＣＸに沿った断面図である。図１１０に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。
【０４１８】
アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０４１９】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、図５（実施の形態１）に示す半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０４２０】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図１１１は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図１１２は、第１金属配線と第２金属配線との接続構造を示す平面図である。図１１３は、第２金属配線と第３金属配線との接続構造を示す平面図である。
【０４２１】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトプラグＢＬＣ（プラグＰＧ）、第１金属配線ＢＬＭ１（銅配線ＣＷ１）、ヴィアＢＬＶ１、第２金属配線ＢＬＭ２およびヴィアＢＬＶ２を介して、ビット線ＢＬとしての第３金属配線ＢＬＭ３に電気的に接続されている。
【０４２２】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクトＳＮＣ（プラグＰＧ）、第１金属配線ＳＮＭ１（銅配線ＣＷ１）およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタＡＴ１のソース・ドレイン領域ＳＤＳは、第１金属配線ＳＮＭ１（銅配線ＣＷ１）、ヴィアＳＮＶ１、第２金属配線ＳＮＭ２、ヴィアＳＮＶ１、第１金属配線ＳＮＭ１およびコンタクトＳＮＧＣを介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０４２３】
また、アクセストランジスタＡＴ１のソース・ドレイン領域ＳＤＳは、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１は、ワード線ＷＬの一部として形成されている。
【０４２４】
ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）を介して、接地配線としての第１金属配線ＶＳＳＭ１（銅配線ＣＷ１）に電気的に接続されている。ロードトランジスタＬＴ１の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣ、第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）、ヴィアＶＤＤＶ１、第２金属配線ＶＤＤＭ２およびヴィアＶＤＤＶ２を介して、電源配線としての第３金属配線ＶＤＤＭ３に電気的に接続されている。
【０４２５】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトプラグ／ＢＬＣ（プラグ／ＰＧ）、第１金属配線／ＢＬＭ１（銅配線ＣＷ１）、ヴィア／ＢＬＶ１、第２金属配線／ＢＬＭ２およびヴィア／ＢＬＶ２を介して、ビット線／ＢＬとしての第３金属配線／ＢＬＭ３に電気的に接続されている。
【０４２６】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクト／ＳＮＣ（プラグＰＧ）、第１金属配線／ＳＮＭ１（銅配線ＣＷ１）およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタＡＴ２のソース・ドレイン領域ＳＤＳは、第１金属配線／ＳＮＭ１（銅配線ＣＷ１）、ヴィア／ＳＮＶ１、第２金属配線／ＳＮＭ２、ヴィア／ＳＮＶ１、第１金属配線／ＳＮＭ１およびコンタクト／ＳＮＧＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０４２７】
また、アクセストランジスタＡＴ２のソース・ドレイン領域ＳＤＳは、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ２のアクセスゲート電極ＡＧ２は、ワード線ＷＬの一部として形成されている。
【０４２８】
ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）を介して、接地配線としての第１金属配線ＶＳＳＭ１（銅配線ＣＷ１）に電気的に接続されている。ロードトランジスタＬＴ２の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣ、第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）、ヴィアＶＤＤＶ１、第２金属配線ＶＤＤＭ２およびヴィアＶＤＤＶ２を介して、電源配線としての第３金属配線ＶＤＤＭ３に電気的に接続されている。
【０４２９】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定される（図１０９参照）。次に、図１１４に示すように、素子形成領域ＦＲＮにｐウェルＰＷが形成される。次に、半導体基板ＳＵＢの表面上に、界面層ＳＦを介在させて、所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、所定の仕事関数を有する金属膜ＭＬおよびポリシリコン膜ＰＳを積層させる態様で、アクセスゲート電極ＡＧ１となるゲート構造Ｇと、ドライブゲート電極ＤＧ１となるゲート構造Ｇが形成される。次に、ゲート構造Ｇを覆うように半導体基板ＳＵＢ上に、たとえばシリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面にオフセットスペーサＯＳが形成される。
【０４３０】
次に、図１１５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、領域Ｓが配置されている側に位置する側面とを、開口パターンによって露出するように形成される。
【０４３１】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂと、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅの側に位置する側面と、その領域Ｅと、第２素子形成領域ＦＲＰとを覆うように形成される。
【０４３２】
次に、レジストマスクＲＭＨ１を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ａ）。まず、図１１６に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ１（図１１５参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域ＰＩＲ１が形成される。
【０４３３】
次に、図１１７に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ２（図１１５参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ２が形成される。
【０４３４】
次に、図１１８に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ３（図１１５参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ３が形成される。
【０４３５】
次に、図１１９に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ４（図１１５参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ４が形成される。その後、レジストマスクＲＭＨ１が除去される。
【０４３６】
次に、図１２０に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０４３７】
次に、レジストマスクＲＭＨ２を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ｂ）。まず、図１２１に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ５（図１２０参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域ＰＩＲ５が形成される。
【０４３８】
次に、図１２２に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ６（図１２０参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ６が形成される。
【０４３９】
次に、図１２３に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ７（図１２０参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ７が形成される。
【０４４０】
次に、図１２４に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ８（図１２０参照）から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域にｐ型不純物領域ＰＩＲ８が形成される。こうして形成されるｐ型不純物領域ＰＩＲ１，ＰＩＲ２，ＰＩＲ３，ＰＩＲ４，ＰＩＲ５，ＰＩＲ６，ＰＩＲ７，ＰＩＲ８の一部がハロ領域となる。
【０４４１】
ここで、ハロ注入の注入条件について説明する。ハロ注入Ａでは、方向Ｅ１と方向Ｅ２からの注入条件は同じ注入条件（注入条件Ａ）とされ、方向Ｅ３と方向Ｅ４からの注入条件は同じ注入条件（注入条件Ｂ）とされる。また、ハロ注入Ｂでは、方向Ｅ５と方向Ｅ６からの注入条件は同じ注入条件（注入条件Ｃ）とされ、方向Ｅ７と方向Ｅ８からの注入条件は同じ注入条件（注入条件Ｄ）とされる。
【０４４２】
アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＳは、方向Ｅ２（注入条件Ａ）と方向Ｅ６（注入条件Ｃ）からの注入によって形成され、ハロ領域ＡＨＢは、方向Ｅ５（注入条件Ｃ）からの注入によって形成される。一方、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＳは、方向Ｅ３（注入条件Ｂ）と方向Ｅ７（注入条件Ｄ）からの注入によって形成され、ハロ領域ＤＨＢは、方向Ｅ８（注入条件Ｄ）からの注入によって形成される。
【０４４３】
本半導体装置では、ハロ領域ＡＨＳの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高く、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高く、ハロ領域ＡＨＳの不純物濃度とハロ領域ＤＨＳの不純物濃度とは同じ不純物濃度となり、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低くなるように、注入条件Ａ〜Ｄが設定される。
【０４４４】
次に、図１２５に示すように、レジストマスクＲＥＭＨ２を除去することなく、レジストマスクＲＭＨ２（レジストマスクＲＭＥ１）を注入マスク（注入マスクＢ）として、リン等が注入される（エクステンション注入）。図１２６に示すように、レジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される。その後、レジストマスクＲＭＥ１が除去される。
【０４４５】
次に、図１２７に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭＥ２が形成される（注入マスクＣ）。次に、レジストマスクＲＭＥ２を注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、素子形成領域ＲＰにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、レジストマスクＲＭＥ２が除去される。
【０４４６】
次に、ゲート構造Ｇ（アクセスゲート電極ＡＧ１、ドライブゲート電極ＤＧ１等）を覆うように、たとえばシリコン酸化膜とシリコン窒化膜（図示せず）が順次形成される。次に、そのシリコン酸化膜とシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面上に、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩからなるサイドウォールスペーサＳＷが形成される（図１２８参照）。
【０４４７】
次に、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスク（図示せず）が形成される。次に、そのレジストマスクおよびサイドウォールスペーサＳＷ等を注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの表面から所定の深さにわたりソース・ドレイン領域ＳＤ（図１２８参照）が形成される。その後、そのレジストマスクが除去される。
【０４４８】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される。次に、そのレジストマスクを注入マスクとして、ボロンを半導体基板内に注入することにより、露出した素子形成領域ＦＲＰの表面から所定の深さにわたりソース・ドレイン領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０４４９】
次に、図１２８に示すように、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソース・ドレイン領域ＳＤ、エクステンション領域ＥＲおよびハロ領域ＨＲを活性化させる。このとき、不純物が熱拡散することで、ソース・ドレイン領域ＳＤ、エクステンション領域ＥＲおよびハロ領域ＨＲは、横方向と縦（深さ）方向に広がることになる。
【０４５０】
次に、図１２９に示すように、サリサイドプロセスにより、露出しているソース・ドレイン領域ＳＤ、アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１のそれぞれのポリシリコン膜の表面に、ニッケルシリサイド等の金属シリサイド膜ＳＣＬが形成される。次に、図１３０に示すように、アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１を覆うように、シリコン窒化膜等のストレスライナー膜ＳＬが形成される。そのストレスライナー膜ＳＬを覆うように、ＴＥＯＳ等の層間絶縁膜ＩＬ１が形成される。
【０４５１】
次に、図１３１に示すように、層間絶縁膜ＩＬ１に異方性エッチングを施すことにより、金属シリサイド膜ＳＣＬを露出するコンタクトホールＣＨが形成される。次に、そのコンタクトホールＣＨ内に、バリア金属膜ＢＡ１とタングステン膜ＴＬ１を含むプラグＰＧが形成される。
【０４５２】
次に、図１１０に示すように、プラグＰＧを覆うように、シリコン窒化膜等のエッチングストッパ膜ＥＳおよびシリコン酸化膜等の層間絶縁膜ＩＬ２が形成される。次に、プラグＰＧの表面を露出する溝が形成される。次に、その溝内に、バリア金属膜ＢＡ２と銅膜ＣＬ２を含む銅配線ＣＷ１が形成される。銅配線ＣＷ１は第１金属配線に対応する。
【０４５３】
この後、銅配線ＣＷ１を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によりヴィアＢＬＶ１、／ＳＮＶ１、ＶＤＤＶ１、／ＢＬＶ１、／ＳＮＶ１、ＳＮＶ１（図１１２参照）が形成される。次に、ヴィアＢＬＶ１、／ＳＮＶ１、ＶＤＤＶ１、／ＢＬＶ１、／ＳＮＶ１、ＳＮＶ１を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第２金属配線ＢＬＭ２、／ＳＮＭ２、ＳＮＭ２、ＶＤＤＭ２が形成される。
【０４５４】
次に、第２金属配線ＢＬＭ２、／ＳＮＭ２、ＳＮＭ２、ＶＤＤＭ２を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によって、ヴィアＢＬＶ２，／ＢＬＶ２，ＶＤＤＶ２（図１１３参照）が形成される。次に、ヴィアＢＬＶ２，／ＢＬＶ２，ＶＤＤＶ２を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第３金属配線ＶＤＤＭ３、ＢＬＭ３、／ＢＬＭ３（図１１３参照）が形成される。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【０４５５】
本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。
【０４５６】
これにより、実施の形態１において説明したように、読出し動作においては、ビット線ＢＬ（／ＢＬ）側からストレージノードＳＮ（／ＳＮ）側へ向かって、アクセストランジスタＡＴ１（ＡＴ２）に流れる電流を抑えやすくすることができるとともに、ストレージノードＳＮ（／ＳＮ）側から接地配線（ＶＳＳ）側へ向かって、ドライブトランジスタＤＴ１（ＤＴ２）に流れる電流を増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンを上げることができる。
【０４５７】
また、書き込み動作においては、ストレージノードＳＮ（／ＳＮ）側からビット線ＢＬ（／ＢＬ）側へ向かって、アクセストランジスタＡＴ１（ＡＴ２）に流れる電流を増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、本半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０４５８】
さらに、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０４５９】
また、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＤ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを１枚削減することができる。
【０４６０】
なお、上述した半導体装置では、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低い場合について説明した。ハロ領域ＤＨＥ，ＡＨＢの不純物濃度としては、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高くなるように、注入条件Ａ〜Ｄを設定してもよい。この場合には、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０４６１】
また、ハロ領域ＤＨＥの不純物濃度とハロ領域ＡＨＢの不純物濃度とが同じ不純物濃度となるように、注入条件Ａ〜Ｄをすべて同じ注入条件に設定してもよい。この場合であっても、アクセストランジスタＡＴ１，ＡＴ２では、ハロ領域ＡＨＳの不純物濃度はハロ領域ＡＨＢの不純物濃度よりも高く、ドライブトランジスタＤＴ１，ＤＴ２では、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高くなる。これにより、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０４６２】
実施の形態１０
ここでは、縦型セルと称されるＳＲＡＭメモリセルを備えた半導体装置の他の例について説明する。
【０４６３】
まず、ＳＲＡＭメモリセルの等価回路は、前述した図１０８または図３に示される等価回路と同じある。次に、ＳＲＡＭメモリセルの構造について説明する。図１３２は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。点線（太線）によって囲まれた領域が一つのメモリセルを構成する。半導体基板ＳＵＢの主表面では、素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮには、Ｘ方向に平行に延在する部分（素子形成領域ＦＲＮＸ）と、Ｙ方向に平行に延在する部分（素子形成領域ＦＲＮＹ）とが設けられている。
【０４６４】
素子形成領域ＦＲＮには、ｎチャネル型のＭＩＳトランジスタとして、アクセストランジスタＡＴ１，ＡＴ２とドライブトランジスタＤＴ１，ＤＴ２が形成されている。アクセストランジスタＡＴ１，ＡＴ２は素子形成領域ＦＲＮＹに配置され、ドライブトランジスタＤＴ１，ＤＴ２が素子形成領域ＦＲＮＸに配置されている。アクセストランジスタＡＴ１，ＡＴ２のアクセスゲート電極ＡＧ１，ＡＧ２は、Ｘ方向に平行に延在して素子形成領域ＦＲＮＹを横切るように形成されている。ドライブトランジスタＤＴ１，ＤＴ２のドライブゲート電極ＤＧ１，ＤＧ２は、Ｙ方向に平行に延在して素子形成領域ＦＲＮＸを横切るように形成されている。
【０４６５】
アクセストランジスタＡＴ１が形成されている素子形成領域ＦＲＮＹと、ドライブトランジスタＤ１が形成されている素子形成領域ＦＲＮＸと、ドライブトランジスタＤ２が形成されている素子形成領域ＦＲＮＸと、アクセストランジスタＡＴ２が形成されている素子形成領域ＦＲＮＹとは繋がっている。ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とによって挟まれた素子形成領域ＦＲＮの部分（ソース・ドレイン領域）に、接地配線が電気的に接続されている。
【０４６６】
素子形成領域ＦＲＰは、Ｘ方向に平行に延在し、素子形成領域ＦＲＮ（ＦＲＮＸ）と距離を隔てて配置されている。素子形成領域ＦＲＰには、ｐチャネル型のＭＩＳトランジスタとしてロードトランジスタＬＴ１，ＬＴ２が形成されている。ロードトランジスタＬＴ１，ＬＴ２のロードゲート電極ＬＧ１，ＬＧ２は、Ｙ方向に平行に延在して素子形成領域ＦＲＰを横切るように形成されている。ロードトランジスタＬＴ１のロードゲート電極ＬＧ１とロードトランジスタＬＴ２のロードゲート電極ＬＧ２とによって挟まれた素子形成領域ＦＲＰの部分（ソース・ドレイン領域）に、電源配線が電気的に接続されている。
【０４６７】
図１３３は、ドライブトランジスタＤＴ１のゲート電極とアクセストランジスタＡＴ１を通る断面線ＣＸＸＸＩＩＩ−ＣＸＸＸＩＩＩに沿った断面図である。図１３３に示すように、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓと、ビット線に電気的に接続（コンタクトＢＬＣ）されているｎ型のソース・ドレイン領域ＳＤＢが形成されている領域Ｂとによって挟まれた領域上に、アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１が形成されている。
【０４６８】
アクセスゲート電極ＡＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＡＨＳが形成され、また、ソース・ドレイン領域ＳＤＢに隣接するようにハロ領域ＡＨＢが形成されている。
【０４６９】
また、接地配線に電気的に接続（コンタクトＶＳＳＣ）されているｎ型のソース・ドレイン領域ＳＤＥが形成されている領域Ｅと、ストレージノードに電気的に接続（コンタクトＳＮＣ）されているｎ型のソース・ドレイン領域ＳＤＳが形成されている領域Ｓとによって挟まれた領域上に、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１が形成されている。ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＳが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＥが形成されている。なお、図５（実施の形態１）に示す半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。
【０４７０】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図１３４は、１つのメモリセルにおけるトランジスタと第１金属配線との接続構造を示す平面図である。図１３５は、第１金属配線と第２金属配線との接続構造を示す平面図である。
【０４７１】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトプラグＢＬＣ（プラグＰＧ）、第１金属配線ＢＬＭ１およびヴィアＢＬＶ１を介して、ビット線ＢＬとしての第２金属配線ＢＬＭ２に電気的に接続されている。
【０４７２】
アクセストランジスタＡＴ１の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクトＳＮＣ（プラグＰＧ）、第１金属配線ＳＮＭ１（銅配線ＣＷ１）およびコンタクトＳＮＬＣを介して、ロードトランジスタＬＴ１の１対のソース・ドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタＡＴ１のソース・ドレイン領域ＳＤＳは、第１金属配線ＳＮＭ１（銅配線ＣＷ１）を介して、ロードトランジスタＬＴ２のロードゲート電極ＬＧ２と、ドライブトランジスタＤＴ２のドライブゲート電極ＤＧ２とに、それぞれ電気的に接続されている。
【０４７３】
また、アクセストランジスタＡＴ１のソース・ドレイン領域ＳＤＳは、ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ１のアクセスゲート電極ＡＧ１は、ワード線ＷＬの一部として形成されている。
【０４７４】
ドライブトランジスタＤＴ１の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）、第１金属配線ＶＳＳＭ１およびヴィアＶＳＳＶ１を介して、接地配線としての第２金属配線ＶＳＳＭ２に電気的に接続されている。ロードトランジスタＬＴ１の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣを介して、電源配線としての第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）に電気的に接続されている。
【０４７５】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域ＳＤの一方（ソース・ドレイン領域ＳＤＢ）は、コンタクトプラグ／ＢＬＣ（プラグ／ＰＧ）、第１金属配線／ＢＬＭ１（銅配線ＣＷ１）およびヴィア／ＢＬＶ１を介して、ビット線／ＢＬとしての第２金属配線／ＢＬＭ２に電気的に接続されている。
【０４７６】
アクセストランジスタＡＴ２の１対のソース・ドレイン領域ＳＤの他方（ソース・ドレイン領域ＳＤＳ）は、コンタクト／ＳＮＣ（プラグＰＧ）、第１金属配線／ＳＮＭ１（銅配線ＣＷ１）およびコンタクト／ＳＮＬＣを介して、ロードトランジスタＬＴ２の１対のソース・ドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタＡＴ２のソース・ドレイン領域ＳＤＳは、第１金属配線／ＳＮＭ１（銅配線ＣＷ１）およびコンタクト／ＳＮＧＣを介して、ロードトランジスタＬＴ１のロードゲート電極ＬＧ１と、ドライブトランジスタＤＴ１のドライブゲート電極ＤＧ１とに、それぞれ電気的に接続されている。
【０４７７】
また、アクセストランジスタＡＴ２のソース・ドレイン領域ＳＤＳは、ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の一方（ソース・ドレイン領域ＳＤＳ）に電気的に接続されている。アクセストランジスタＡＴ２のアクセスゲート電極ＡＧ２は、ワード線ＷＬの一部として形成されている。
【０４７８】
ドライブトランジスタＤＴ２の１対のソース・ドレイン領域の他方（ソース・ドレイン領域ＳＤＥ）は、コンタクトＶＳＳＣ（プラグＰＧ）を介して、接地配線としての第１金属配線ＶＳＳＭ１（銅配線ＣＷ１）に電気的に接続されている。ロードトランジスタＬＴ２の１対のソース・ドレイン領域の他方は、コンタクトＶＤＤＣを介して、電源配線としての第１金属配線ＶＤＤＭ１（銅配線ＣＷ１）に電気的に接続されている。
【０４７９】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板ＳＵＢの主表面に素子分離絶縁膜による素子分離領域ＩＳＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定される（図１３２参照）。次に、素子形成領域ＦＲＮにｐウェルＰＷ（図１３３参照）が形成される。次に、図１１４に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１，ＡＧ２、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇがそれぞれ形成される（図１３６参照）。次に、ゲート構造Ｇの両側面にオフセットスペーサ（図示せず）が形成される。
【０４８０】
次に、図１３６に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、まず、アクセスゲート電極ＡＧ１（ＡＧ２）となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、ドライブゲート電極ＤＧ１（ＤＧ２）となるゲート構造Ｇにおける、領域Ｓの側に位置する側面と、その領域Ｓとを、開口パターンによって露出するように形成される。
【０４８１】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂとを覆うように形成される。さらに、レジストマスクＲＭＨ１は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇにおける、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅの側に位置する側面と、その領域Ｅとを覆うとともに、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０４８２】
次に、レジストマスクＲＭＨ１を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ａ）。ボロンの注入は、図１１５〜図１１９（実施の形態９）に示されるボロンの注入と同じ要領で行われる。
【０４８３】
まず、図１３６に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ１から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。次に、ボロンを方向Ｅ２から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。
【０４８４】
次に、ボロンを方向Ｅ３から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。次に、ボロンを方向Ｅ４から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。その後、レジストマスクＲＭＨ１が除去される。
【０４８５】
次に、図１３７に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０４８６】
次に、レジストマスクＲＭＨ２を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ｂ）。ボロンの注入は、図１２０〜図１２４（実施の形態９）に示されるボロンの注入と同じ要領で行われる。
【０４８７】
まず、図１３７に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ５から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。次に、ボロンを方向Ｅ６から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。
【０４８８】
次に、ボロンを方向Ｅ７から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。次に、ボロンを方向Ｅ８から、半導体基板ＳＵＢの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域ＦＲＮにｐ型不純物領域（図示せず）が形成される。こうして形成されるｐ型不純物領域の一部がハロ領域となる。
【０４８９】
ここで、ハロ注入の注入条件について説明する。ハロ注入Ａでは、方向Ｅ１と方向Ｅ２からの注入条件は同じ注入条件（注入条件Ａ）とされ、方向Ｅ３と方向Ｅ４からの注入条件は同じ注入条件（注入条件Ｂ）とされる。また、ハロ注入Ｂでは、方向Ｅ５と方向Ｅ６からの注入条件は同じ注入条件（注入条件Ｃ）とされ、方向Ｅ７と方向Ｅ８からの注入条件は同じ注入条件（注入条件Ｄ）とされる。
【０４９０】
アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＳは、方向Ｅ２（注入条件Ａ）と方向Ｅ６（注入条件Ｃ）からの注入によって形成され、ハロ領域ＡＨＢは、方向Ｅ５（注入条件Ｃ）からの注入によって形成される。一方、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＳは、方向Ｅ３（注入条件Ｂ）と方向Ｅ７（注入条件Ｄ）からの注入によって形成され、ハロ領域ＤＨＢは、方向Ｅ８（注入条件Ｄ）からの注入によって形成される。
【０４９１】
本半導体装置では、ハロ領域ＡＨＳの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高く、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高く、ハロ領域ＡＨＳの不純物濃度とハロ領域ＤＨＳの不純物濃度とは同じ不純物濃度となり、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低くなるように、注入条件Ａ〜Ｄが設定される。
【０４９２】
次に、レジストマスクＲＥＭＨ２を除去することなく、レジストマスクＲＭＨ２（レジストマスクＲＭＥ１）を注入マスク（注入マスクＢ）として、リン等が注入される（エクステンション注入）。図１３８に示すように、レジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルＰＷの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される（図１３３参照）。その後、レジストマスクＲＭＥ１が除去される。
【０４９３】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＣ）。次に、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、素子形成領域ＲＰにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０４９４】
次に、図１２８〜図１３１（実施の形態９）に示す工程と同様の工程を経て、第１金属配線（銅配線ＣＷ１）が形成される（図１３３参照）。この後、銅配線ＣＷ１を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグＰＧを形成する方法と同様の方法によりヴィアＢＬＶ１、／ＢＬＶ１、ＶＳＳＶ１（図１３５参照）が形成される。次に、ヴィアＢＬＶ１、／ＢＬＶ１、ＶＳＳＶ１を覆うように、層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法によって、第２金属配線ＢＬＭ２、／ＢＬＭ２，ＶＳＳＭ２（図１３５参照）が形成される。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【０４９５】
本半導体装置では、ＳＲＡＭメモリセルの各トランジスタは、第１金属配線と第２金属配線とによって電気的に接続されている。これにより、各トランジスタが、第１金属配線、第２金属配線および第３金属配線によって電気的に接続されている配線構造と比べると、製造コストを削減することができる。
【０４９６】
また、本半導体装置のアクセストランジスタＡＴ１（ＡＴ２）では、不純物濃度が相対的に高いハロ領域ＡＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＡＨＢがビット線ＢＬ（／ＢＬ）側に形成されている。また、ドライブトランジスタＤＴ１，ＤＴ２では、不純物濃度が相対的に高いハロ領域ＤＨＳがストレージノードＳＮ（／ＳＮ）側に形成され、不純物濃度が相対的に低いハロ領域ＤＨＥが接地配線ＶＳＳ側に形成されている。これにより、実施の形態１において説明したように、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０４９７】
さらに、実施の形態１において説明したように、不純物濃度が相対的に高いハロ領域ＤＨＳをストレージノードＳＮ（／ＳＮ）側に形成し、不純物濃度が相対的に低いハロ領域ＤＨＥを接地配線（ＶＳＳ）側に形成することで、ドライブトランジスタＤＴ１，ＤＴ２のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。
【０４９８】
また、上述した半導体装置では、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢ，ＡＨＳと、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＥ，ＤＨＳは、レジストマスクＲＭＨ１（注入マスクＡ）とレジストマスクＲＭＨ２（注入マスクＢ）とにより形成される。また、ロードトランジスタＬＴ１，ＬＴ２のハロ領域はレジストマスク（注入マスクＣ）により形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを削減することができる。
【０４９９】
なお、上述した半導体装置では、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低い場合について説明した。ハロ領域ＤＨＥ，ＡＨＢの不純物濃度としては、ハロ領域ＤＨＥの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも高くなるように、注入条件Ａ〜Ｄを設定してもよい。この場合には、実施の形態１において説明したように、ドライブトランジスタＤＴ１，ＤＴ２からのリーク電流を抑制することができる。
【０５００】
また、ハロ領域ＤＨＥの不純物濃度とハロ領域ＡＨＢの不純物濃度とが同じ不純物濃度となるように、注入条件Ａ〜Ｄをすべて同じ注入条件に設定してもよい。この場合であっても、アクセストランジスタＡＴ１，ＡＴ２では、ハロ領域ＡＨＳの不純物濃度はハロ領域ＡＨＢの不純物濃度よりも高く、ドライブトランジスタＤＴ１，ＤＴ２では、ハロ領域ＤＨＳの不純物濃度がハロ領域ＤＨＥの不純物濃度よりも高くなる。これにより、読み出しマージンと書き込みマージンとの双方を上げることができる。
【０５０１】
実施の形態１１
ここでは、縦型セルと称されるＳＲＡＭメモリセルを備えた半導体装置について説明する。
【０５０２】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図１３９に示すように、アクセストランジスタＡＴ１，ＡＴ２では、１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域ＡＨＢの不純物濃度よりも高く設定されている。
【０５０３】
また、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＤＨＴの不純物濃度と、接地配線ＶＳＳに接続されている側のハロ領域ＤＨＴの不純物濃度とは同じ不純物濃度に設定されている。また、そのハロ領域ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低く設定されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
【０５０４】
次に、ＳＲＡＭメモリセルの構造について説明する。図１４０は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。点線（太線）によって囲まれた領域が一つのメモリセルを構成する。図１４０に示すように、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域として、ハロ領域ＤＨＴが形成されている。なお、これ以外の構成については、図１０９に示すレイアウトと同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
【０５０５】
図１４１は、ドライブトランジスタＤＴ１のゲート電極とアクセストランジスタＡＴ１を通る断面線ＣＸＬＩ−ＣＸＬＩに沿った断面図である。図１４１に示すように、ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＴが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＴが形成されている。なお、これ以外の構成については、図１１０に示す構成と同様なので、同一部材については同一符号を付し、その説明を繰り返さないこととする。
【０５０６】
次に、上述した半導体装置の製造方法について説明する。実施の形態９と同様に、ゲート構造Ｇが形成された後、図１４２に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓと、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。
【０５０７】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂと、第２素子形成領域ＦＲＰとを覆うように形成される。
【０５０８】
次に、レジストマスクＲＭＨ１を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ａ）。図１４２に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ１、方向Ｅ２、方向Ｅ３および方向Ｅ４のそれぞれから、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域（図示せず）が形成される。その後、レジストマスクＲＭＨ１が除去される。
【０５０９】
次に、図１４３に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓのうち、素子形成領域ＦＲＮＹに位置する部分と、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するように形成される。
【０５１０】
一方、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓのうち、素子形成領域ＦＲＮＸに位置する部分と、第２素子形成領域ＦＲＰとを覆うように形成される。
【０５１１】
次に、レジストマスクＲＭＨ２を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ｂ）。図１４３に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ５、方向Ｅ６、方向Ｅ７および方向Ｅ８のそれぞれから、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域（図示せず）が形成される。その後、レジストマスクＲＭＨ２が除去される。なお、方向Ｅ１，Ｅ２（注入条件Ａ）、方向Ｅ３，Ｅ４（注入条件Ｂ）、方向Ｅ５，Ｅ６（注入条件Ｃ）、方向Ｅ７，Ｅ８（注入条件Ｄ）からの注入条件は、ハロ領域ＤＨＴの不純物濃度とハロ領域ＤＨＴの不純物濃度とが同じ不純物濃度になり、また、そのハロ領域ＤＨＴの不純物濃度がハロ領域ＡＨＢの不純物濃度よりも低くなるように設定される。
【０５１２】
次に、図１４４に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＥ１が形成される（注入マスクＣ）。レジストマスクＲＭＥ１は、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０５１３】
次に、レジストマスクＲＭＥ１を注入マスクとして、リン等が注入される（エクステンション注入）。レジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される（図１４１参照）。その後、レジストマスクＲＭＥ１が除去される。
【０５１４】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＤ）。次に、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、素子形成領域ＲＰにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０５１５】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線として、銅配線ＣＷ１が形成される（図１４１参照）。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０５１６】
上述したＳＲＡＭメモリセルを備えた半導体装置では、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度は、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＴの不純物濃度よりも高く設定されている。これにより、ハロ領域ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度よりも低くなり、読み出し動作では、読み出し速度を向上させることができる。また、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを削減することができる。
【０５１７】
実施の形態１２
ここでは、縦型セルと称されるＳＲＡＭメモリセルを備えた半導体装置の他の例について説明する。
【０５１８】
まず、そのＳＲＡＭメモリセルの等価回路について説明する。図１４５に示すように、アクセストランジスタＡＴ１，ＡＴ２では、１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＡＨＳの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域ＡＨＢの不純物濃度よりも高く設定されている。
【０５１９】
また、ドライブトランジスタＤＴ１，ＤＴ２の１対のハロ領域ＨＲのうち、ストレージノードＳＮ，／ＳＮに接続されている側のハロ領域ＤＨＴの不純物濃度と、接地配線ＶＳＳに接続されている側のハロ領域ＤＨＴの不純物濃度とは同じ不純物濃度に設定されている。また、そのハロ領域ＤＨＴの不純物濃度は、ハロ領域ＡＨＢの不純物濃度と実質的に同じ不純物濃度に設定されている。なお、これ以外の構成については、図３に示す等価回路と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
【０５２０】
次に、ＳＲＡＭメモリセルの構造について説明する。図１４６は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。図１４６に示すように、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域として、ハロ領域ＤＨＴが形成されている。なお、これ以外の構成については、図１０９に示すレイアウトと同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
【０５２１】
図１４７は、ドライブトランジスタＤＴ１のゲート電極とアクセストランジスタＡＴ１を通る断面線ＣＸＬＶＩＩ−ＣＸＬＶＩＩに沿った断面図である。図１４７に示すように、ドライブゲート電極ＤＧ１の直下の領域では、ｐ型のハロ領域ＨＲとして、ソース・ドレイン領域ＳＤＳに隣接するようにハロ領域ＤＨＴが形成され、また、ソース・ドレイン領域ＳＤＥに隣接するようにハロ領域ＤＨＴが形成されている。なお、これ以外の構成については、図１１０に示す構成と同様なので、同一部材については同一符号を付し、その説明を繰り返さないこととする。
【０５２２】
次に、上述した半導体装置の製造方法について説明する。実施の形態９と同様に、ゲート構造Ｇが形成された後、図１４８に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ１が形成される（注入マスクＡ）。
【０５２３】
レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓの側に位置する側面と、その領域Ｓのうち、素子形成領域ＦＲＮＹに位置する部分とを露出するように形成される。
【０５２４】
一方、レジストマスクＲＭＨ１は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇにおける、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂの側に位置する側面と、その領域Ｂと、素子形成領域ＦＲＰとを覆うように形成される。
【０５２５】
さらに、レジストマスクＲＭＨ１は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線が接続されるソース・ドレイン領域が形成されることになる領域Ｅと、領域Ｓのうち、素子形成領域ＦＲＮＸに位置する部分を覆うように形成される。
【０５２６】
次に、レジストマスクＲＭＨ１を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ａ）。図１４８に示すように、レジストマスクＲＭＨ１を注入マスクとして、ボロンを方向Ｅ１、方向Ｅ２、方向Ｅ３および方向Ｅ４のそれぞれから、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域（図示せず）が形成される。その後、レジストマスクＲＭＨ１が除去される。
【０５２７】
次に、図１４９に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクＲＭＨ２が形成される（注入マスクＢ）。レジストマスクＲＭＨ２は、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇと、ストレージノードに電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｓと、ビット線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｂとを露出するように形成される。
【０５２８】
さらに、レジストマスクＲＭＨ２は、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇと、接地配線に電気的に接続されるソース・ドレイン領域が形成されることになる領域Ｅとを露出するように形成される。一方、レジストマスクＲＭＨ２は、素子形成領域ＦＲＰとを覆うように形成される。
【０５２９】
次に、レジストマスクＲＭＨ２を注入マスクとして、所定の方向からボロンが注入される（ハロ注入Ｂ）。図１４９に示すように、レジストマスクＲＭＨ２を注入マスクとして、ボロンを方向Ｅ５、方向Ｅ６、方向Ｅ７および方向Ｅ８のそれぞれから、半導体基板ＳＵＢの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷの領域に、ｐ型不純物領域（図示せず）が形成される。なお、方向Ｅ１，Ｅ２（注入条件Ａ）、方向Ｅ３，Ｅ４（注入条件Ｂ）、方向Ｅ５，Ｅ６（注入条件Ｃ）、方向Ｅ７，Ｅ８（注入条件Ｄ）からの注入条件は、ハロ領域ＤＨＴの不純物濃度とハロ領域ＤＨＴの不純物濃度とが同じ不純物濃度になり、また、そのハロ領域ＤＨＴの不純物濃度とハロ領域ＡＨＢの不純物濃度とが同じ不純物濃度となるように設定される。
【０５３０】
次に、レジストマスクＲＭＨ２を除去することなく、レジストマスクＲＭＨ２（レジストマスクＲＭＥ１）を注入マスク（注入マスクＢ）として、リン等が注入される（エクステンション注入）。図１５０に示すように、レジストマスクＲＭＥ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＵＢの主表面に垂直な方向から半導体基板ＳＵＢ内に注入することにより、露出したｐウェルの領域の表面から所定の深さにわたりエクステンション領域ＥＲが形成される（図１４７参照）。その後、レジストマスクＲＭＥ１が除去される。
【０５３１】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される（注入マスクＣ）。次に、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板ＳＵＢ内に注入することにより、素子形成領域ＲＰにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板ＳＵＢ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０５３２】
次に、図２８〜図３１に示す工程（実施の形態１）と同様の工程を経て、第１金属配線として、銅配線ＣＷ１が形成される（図１４７参照）。その後、銅配線ＣＷ１の上に多層配線構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０５３３】
上述したＳＲＡＭメモリセルを備えた半導体装置では、アクセストランジスタＡＴ１，ＡＴ２のハロ領域ＡＨＢの不純物濃度と、ドライブトランジスタＤＴ１，ＤＴ２のハロ領域ＤＨＴの不純物濃度とは実質的に同じ不純物濃度に設定されている。これにより、ハロ領域ＤＨＴの不純物濃度が、ハロ領域ＡＨＢの不純物濃度よりも低い場合に比べて、読み出し動作時のリーク電流を抑制することができる。また、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを削減することができる。
【０５３４】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０５３５】
本発明は、ＳＲＡＭメモリセルを備えた半導体装置に有効に利用される。
【符号の説明】
【０５３６】
ＳＵＢ  半導体基板、ＩＳＲ  素子分離領域、ＦＲＮ  素子形成領域、ＦＲＰ  素子形成領域、ＲＮ  ＮＭＩＳ領域、ＲＰ  ＰＭＩＳ領域、ＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４  アクセストランジスタ、ＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４  ドライブトランジスタ、ＬＴ１，ＬＴ２  ロードトランジスタ、ＰＷ  Ｐウェル、ＳＦ  界面膜、ＨＫ  Ｈｉｇｈ−ｋ膜、ＭＬ  金属膜、ＰＳ  ポリシリコン膜、ＡＧ１，ＡＧ２，ＡＧ３，ＡＧ４  アクセスゲート電極、ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４  ドライブゲート電極、ＬＧ１，ＬＧ２  ロードゲート電極、Ｇ  ゲート構造、ＯＳオフセットスペーサ、ＥＲ  エクステンション領域、ＳＤ，ＳＤＳ，ＳＤＢ，ＳＤＥ  ソース・ドレイン領域、ＨＲ，ＡＨＢ，ＡＨＳ，ＤＨＳ，ＤＨＥ，ＤＨＴ  ハロ領域、ＳＷ  サイドウォールスペーサ、ＳＣＬ  金属シリサイド膜、ＳＬ  ストレスライナー膜、ＩＬ１  層間絶縁膜、ＣＨ  コンタクトホール、ＢＡ１  バリア金属膜、ＴＬ１  タングステン膜、ＰＧ  プラグ、ＥＳ  エッチングストッパ膜、ＩＬ２  層間絶縁膜、ＢＡ２  バリア金属膜、ＣＬ１  銅膜、ＣＷ１  銅配線、ＷＬＣ，ＶＳＳＣ，ＳＮＣ，ＢＬＣ，ＶＤＤＣ，ＬＧＣ，／ＬＧＣ，ＶＤＤＣ，／ＢＬＣ，／ＳＮＣ，ＶＳＳＣ，ＷＬＣ  コンタクト、ＷＬＰ，ＶＳＳＰ，ＳＮＰ，ＢＬＰ，ＶＤＤＰ，ＬＧＰ，／ＬＧＰ，ＶＤＤＰ，／ＢＬＰ，／ＳＮＰ，ＶＳＳＰ，ＷＬＰ  プラグ、ＷＬＭ１，ＶＳＳＭ１，ＳＮＭ１，ＢＬＭ１，ＶＤＤＭ１，ＳＮＭ１，／ＳＮＭ１，ＶＤＤＭ１，／ＢＬＭ１，／ＳＮＭ１，ＶＳＳＭ１，ＷＬＭ１  第１金属配線、ＷＬＶ１，ＶＳＳＶ１，ＢＬＶ１，ＶＤＤＶ１，ＶＤＤＶ１，／ＢＬＶ１，ＶＳＳＶ１，ＷＬＶ１  第１ヴィア、ＷＬＭ２，ＶＳＳＭ２，ＢＬＭ２，ＶＤＤＭ２，ＶＤＤＭ２，／ＢＬＭ２，ＶＳＳＭ２，ＷＬＭ２  第２金属配線、ＷＬＶ２，ＶＳＳＶ２，ＶＳＳＶ２，ＷＬＶ２  第２ヴィア、ＷＬＭ３，ＶＳＳＭ３  第３金属配線、ＳＣＤ  半導体装置、ＳＲ  ＳＲＡＭ部、ＭＡ  ＳＲＡＭメモリセルアレイ、ＭＡ１，ＭＡ２  ＳＲＡＭメモリセル、ＸＤ  Ｘデコーダ、ＹＤ  Ｙデコーダ、ＳＡ  センスアンプ、ＷＤ  ライトドライバ、ＭＣ  主制御回路、ＬＣ  ロジック回路、ＩＯ  ＩＯ領域。
【国際調査報告】
2013018156.tif 000153
2013018156.tif 000154
2013018156.tif 000155
2013018156.tif 000156