(57)【要約】  ＡＤ変換の速度を向上させる。  増幅部は、光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の各信号を、１より大きい倍率で増幅する。算出部は、増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて自己のオフセット成分に対応するデジタル値を算出する。
2013099723.tif 000002
【特許請求の範囲】
【請求項１】
光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
を具備する撮像素子。
【請求項２】
前記算出部は、
前記増幅された信号における電荷を保持する保持部と、
前記保持された電荷と前記増幅された信号とを相殺した信号を入力させて前記オフセット量信号とし、段差の電位差が前記精度に対応するランプ波形の参照信号の電位と、前記オフセット量信号の電位とを比較してどちらの電位が高いかを示すオフセット量信号比較結果を生成する比較部と、
前記比較の開始から前記オフセット量信号比較結果が反転するまでの間において前記ランプ波形の段に対応するパルスをカウントして前記比較部のオフセット成分に対応する前記デジタル値を算出するカウント部と
を備える請求項１記載の撮像素子。
【請求項３】
前記保持部は、前記リセット信号が増幅された信号における電荷を保持し、
前記比較部は、前記保持された電荷と前記リセット信号が増幅された信号とを相殺した信号を前記オフセット量信号として前記比較を行い前記オフセット量信号比較結果を生成する
請求項２記載の撮像素子。
【請求項４】
前記比較部は、前記蓄積信号のデジタル値を算出する場合には、前記保持された電荷と前記蓄積信号が増幅された信号とを相殺した信号をデジタル化対象信号として、前記ランプ波形の参照信号の電位と、前記デジタル化対象信号の電位とを比較してどちらの電位が高いかを示すデジタル化対象信号比較結果を生成し、
前記カウント部は、前記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から前記オフセット量信号比較結果に基づいてダウンカウントを行い、前記蓄積信号のデジタル値を算出する場合には、前記ダウンカウント後のカウント値から前記デジタル化対象信号比較結果に基づいてアップカウントを行って、前記比較部のオフセット成分に対応するデジタル値が除去された前記蓄積信号のデジタル値を算出する
請求項３記載の撮像素子。
【請求項５】
前記算出された蓄積信号のデジタル値を閾値と比較して、前記蓄積信号を生成した画素への光子の入射の有無をバイナリ判定するバイナリ判定部をさらに具備する請求項４記載の撮像素子。
【請求項６】
前記比較部は、同一の前記オフセット量信号に対して前記オフセット信号比較結果を連続して複数回生成するとともに、同一の前記デジタル化対象信号に対して前記デジタル化対象信号比較結果を連続して複数回生成し、
前記カウント部は、前記連続して複数回生成されたオフセット信号比較結果のそれぞれのダウンカウントの値の加算値と、前記連続して複数回生成されたデジタル化対象信号比較結果のそれぞれのアップカウントの値の加算値とに基づいて前記蓄積信号のデジタル値を算出する
請求項４記載の撮像素子。
【請求項７】
前記保持部は、前記蓄積信号が増幅された信号における電荷を保持し、
前記比較部は、前記オフセット量信号比較結果を生成する場合には、前記保持された電荷と前記蓄積信号が増幅された信号とを相殺した信号を前記オフセット量信号として生成し、前記蓄積信号のデジタル値を算出する場合には、前記保持された電荷と前記リセット信号が増幅された信号とを相殺した信号をデジタル化対象信号として、前記ランプ波形の参照信号の電位と、前記デジタル化対象信号の電位とを比較してデジタル化対象信号比較結果を生成し、
前記カウント部は、前記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から前記オフセット量信号比較結果に基づいてダウンカウントを行い、前記蓄積信号のデジタル値を算出する場合には、前記ダウンカウント後のカウント値から前記デジタル化対象信号比較結果に基づいてアップカウントを行って、前記比較部のオフセット成分に対応するデジタル値が除去された前記蓄積信号のデジタル値を算出する
請求項２記載の撮像素子。
【請求項８】
前記比較部は、前記増幅部において設定された倍率の増加に応じて減少する前記精度を用いて前記比較を行う請求項２記載の撮像素子。
【請求項９】
前記増幅部は、前記算出部ごとに設けられるオペアンプまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータにより構成される請求項１記載の撮像素子。
【請求項１０】
前記増幅部は、前記画素ごとに設けられるソース接地型のアンプトランジスタにより構成される請求項１記載の撮像素子。
【請求項１１】
前記増幅部は、前記画素が出力した信号における電位を、前記信号を出力した画素のフローティングディフュージョンにおける電位にフィードバックさせるためのフィードバック回路により構成される請求項１記載の撮像素子。
【請求項１２】
光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
を具備する撮像装置。
【請求項１３】
光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
を具備する電子機器。
【請求項１４】
光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅手順と、
前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出手順と
を具備する撮像方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像素子に関する。詳しくは、微弱光を検出する撮像素子、撮像装置、電子機器および撮像方法に関する。
【背景技術】
【０００２】
近年、微弱光を検出する装置が、医療現場や研究現場を中心に幅広く導入されている。このような装置では、微弱光の検出部として、比較的に値段が高い光電子増倍管が用いられることが多い。【０００３】
また、光電子増倍管の代わりに、安値で製造できるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子を用いて微弱光を検出する装置も提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９７５８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の従来技術では、ＣＭＯＳイメージセンサの各画素に入射した光子数をカウント（フォトンカウンティング）することにより、微弱光を検出する。【０００６】
しかしながら、画素信号が非常に微小であるため、ＡＤ変換により検出される値の大部分は、画素信号および検出回路に含まれているオフセット成分に関する値である。【０００７】
そこで、オフセット成分に関するＡＤ変換の速度を上げることにより、フレームレートが大幅に向上することが期待できる。【０００８】
本技術はこのような状況に鑑みて生み出されたものであり、ＡＤ変換の速度を向上させることを目的とする。
【課題を解決するための手段】
【０００９】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、上記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の上記各信号を、１より大きい倍率で増幅する増幅部と、上記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、上記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて上記自己のオフセット成分に対応するデジタル値を算出する算出部とを具備する撮像素子、撮像装置、電子機器および撮像方法である。これにより、算出部自身のオフセット成分が、１より大きい倍率で増幅された蓄積信号のＡＤ変換のために設定されている精度を用いて算出されるという作用をもたらす。【００１０】
また、この第１の側面において、上記算出部は、上記増幅された信号における電荷を保持する保持部と、上記保持された電荷と上記増幅された信号とを相殺した信号を入力させて上記オフセット量信号とし、段差の電位差が上記精度に対応するランプ波形の参照信号の電位と、上記オフセット量信号の電位とを比較してどちらの電位が高いかを示すオフセット量信号比較結果を生成する比較部と、上記比較の開始から上記オフセット量信号比較結果が反転するまでの間において上記ランプ波形の段に対応するパルスをカウントして上記比較部のオフセット成分に対応する上記デジタル値を算出するカウント部とを備えるようにしてもよい。これにより、保持された電荷と上記増幅された信号との相殺により増幅部のオフセット成分が除去された信号の電位と、段差の電位差が精度に対応するランプ波形の参照信号とを用いたＡＤ変換により比較部のオフセット成分に対応するデジタル値が算出されるという作用をもたらす。【００１１】
また、この第１の側面において、上記保持部は、上記リセット信号が増幅された信号における電荷を保持し、上記比較部は、上記保持された電荷と上記リセット信号が増幅された信号とを相殺した信号を上記オフセット量信号として上記比較を行い上記オフセット量信号比較結果を生成するようにしてもよい。これにより、リセット信号を用いてオフセット量信号比較結果が生成されるという作用をもたらす。【００１２】
また、この第１の側面において、上記比較部は、上記蓄積信号のデジタル値を算出する場合には、上記保持された電荷と上記蓄積信号が増幅された信号とを相殺した信号をデジタル化対象信号として、上記ランプ波形の参照信号の電位と、上記デジタル化対象信号の電位とを比較してどちらの電位が高いかを示すデジタル化対象信号比較結果を生成し、上記カウント部は、上記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から上記オフセット量信号比較結果に基づいてダウンカウントを行い、上記蓄積信号のデジタル値を算出する場合には、上記ダウンカウント後のカウント値から上記デジタル化対象信号比較結果に基づいてアップカウントを行って、上記比較部のオフセット成分に対応するデジタル値が除去された上記蓄積信号のデジタル値を算出するようにしてもよい。これにより、リセット信号が増幅された信号における電荷が保持部に保持された状態において、比較部のオフセット成分に対応するデジタル値が除去された蓄積信号のデジタル値が算出されるという作用をもたらす。【００１３】
また、この第１の側面において、上記算出された蓄積信号のデジタル値を閾値と比較して、上記蓄積信号を生成した画素への光子の入射の有無をバイナリ判定するバイナリ判定部をさらに具備するようにしてもよい。これにより、算出された蓄積信号のデジタル値を閾値と比較して、蓄積信号を生成した画素への光子の入射の有無がバイナリ判定されるという作用をもたらす。【００１４】
また、この第１の側面において、上記比較部は、同一の上記オフセット量信号に対して上記オフセット信号比較結果を連続して複数回生成するとともに、同一の上記デジタル化対象信号に対して上記デジタル化対象信号比較結果を連続して複数回生成し、上記カウント部は、上記連続して複数回生成されたオフセット信号比較結果のそれぞれのダウンカウントの値の加算値と、上記連続して複数回生成されたデジタル化対象信号比較結果のそれぞれのアップカウントの値の加算値とに基づいて上記蓄積信号のデジタル値を算出するようにしてもよい。これにより、複数回サンプリングして比較部のオフセット成分に対応するデジタル値が除去された蓄積信号のデジタル値が算出されるという作用をもたらす。【００１５】
また、この第１の側面において、上記保持部は、上記蓄積信号が増幅された信号における電荷を保持し、上記比較部は、上記オフセット量信号比較結果を生成する場合には、上記保持された電荷と上記蓄積信号が増幅された信号とを相殺した信号を上記オフセット量信号として生成し、上記蓄積信号のデジタル値を算出する場合には、上記保持された電荷と上記リセット信号が増幅された信号とを相殺した信号をデジタル化対象信号として、上記ランプ波形の参照信号の電位と、上記デジタル化対象信号の電位とを比較してデジタル化対象信号比較結果を生成し、上記カウント部は、上記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から上記オフセット量信号比較結果に基づいてダウンカウントを行い、上記蓄積信号のデジタル値を算出する場合には、上記ダウンカウント後のカウント値から上記デジタル化対象信号比較結果に基づいてアップカウントを行って、上記比較部のオフセット成分に対応するデジタル値が除去された上記蓄積信号のデジタル値を算出するようにしてもよい。これにより、蓄積信号が増幅された信号における電荷が保持部に保持された状態において、比較部のオフセット成分に対応するデジタル値が除去された蓄積信号のデジタル値が算出されるという作用をもたらす。【００１６】
また、この第１の側面において、上記比較部は、上記増幅部において設定された倍率の増加に応じて減少する上記精度を用いて上記比較を行うようにしてもよい。これにより、増幅部において設定された倍率の増加に応じて減少する精度を用いて比較が行われるという作用をもたらす。【００１７】
また、この第１の側面において、上記増幅部は、上記算出部ごとに設けられるオペアンプまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータにより構成されるようにしてもよい。これにより、オペアンプまたはＣＭＯＳインバータが増幅部として算出部ごとに設けられるという作用をもたらす。【００１８】
また、この第１の側面において、上記増幅部は、上記画素ごとに設けられるソース接地型のアンプトランジスタにより構成されるようにしてもよい。これにより、画素ごとに設けられるソース接地型のアンプトランジスタが増幅部として設けられるという作用をもたらす。【００１９】
また、この第１の側面において、上記増幅部は、上記画素が出力した信号における電位を、上記信号を出力した画素のフローティングディフュージョンにおける電位にフィードバックさせるためのフィードバック回路により構成されるようにしてもよい。これにより、画素のフローティングディフュージョンにおける電位がフィードバックにより増幅されて、増幅された信号が画素から出力されるという作用をもたらす。
【発明の効果】
【００２０】
本技術によれば、ＡＤ変換の速度を向上させることができるという優れた効果を奏し得る。
【図面の簡単な説明】
【００２１】
【図１】本技術の第１の実施の形態の撮像素子１００の基本構成例の一例を示す概念図である。
【図２】本技術の第１の実施の形態の画素３１０の回路構成の一例を示す模式図である。
【図３】本技術の第１の実施の形態の画素３１０のレイアウトの一例を模式的に示す図である。
【図４】本技術の第１の実施の形態の判定回路４００の機能構成例の一例を示す概念図である。
【図５】本技術の第１の実施の形態の判定回路４００の回路構成例の一例を模式的に示す図である。
【図６】本技術の第１の実施の形態の判定回路４００の動作の一例を示すタイミングチャートである。
【図７】本技術の第１の実施の形態の撮像素子１００のリセット信号カウント期間と、他の撮像素子のリセット信号カウント期間とを模式的に示す図である。
【図８】本技術の第１の実施の形態の撮像素子１００におけるＲＥＦ信号のランプ波形と、他の撮像素子におけるＲＥＦ信号のランプ波形とを比較するための表である。
【図９】本技術の第１の実施の形態の撮像素子１００において画素３１０の画素値を算出する際の処理手順例を示すフローチャートである。
【図１０】本技術の第２の実施の形態の１光子を検出するための判定回路（１光子検出用判定回路６００）の機能構成例の一例を示す概念図である。
【図１１】本技術の第２の実施の形態において、単位露光期間に各画素に入射する光子の平均数とカウント確率との関係を示すグラフである。
【図１２】本技術の第３の実施の形態の画素（画素７１０）の回路構成の一例を示す模式図である。
【図１３】本技術の第３の実施の形態の撮像素子において画素７１０の画素値を算出する際の処理手順例を示すフローチャートである。
【図１４】本技術の第４の実施の形態において、判定回路４００が複数回のサンプリングを行う場合の一例を示すタイミングチャートである。
【図１５】本技術の第５の実施の形態のインバータのアンプ回路を用いて増幅する例におけるアンプ回路（アンプ回路１１６０）の回路構成例の一例を模式的に示す図である。
【図１６】本技術の第５の実施の形態のソース接地型のＮＭＯＳトランジスタをアンプトランジスタとして画素に設けて画素からの出力を増幅する例における画素（画素１２１０）の回路構成の一例を示す模式図である。
【図１７】本技術の第５の実施の形態のソース接地型のＰＭＯＳトランジスタをアンプトランジスタとして画素に設けて画素からの出力を増幅する例における画素（画素１２２０）の回路構成の一例を示す模式図である。
【図１８】本技術の第５の実施の形態の画素の出力をフローティングディフュージョンにフィードバックさせる例における画素（画素１２３０）の回路構成の一例を示す模式図である。
【図１９】本技術の第５の実施の形態の画素の出力をアンプトランジスタのドレイン端子にフィードバックさせる例における画素（画素１２４０）の回路構成の一例を示す模式図である。
【発明を実施するための形態】
【００２２】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（撮像制御：アンプ回路を設けて信号を増幅する例）
２．第２の実施の形態（撮像制御：蓄積信号に基づいて光子の入射の有無をバイナリ判定する例）
３．第３の実施の形態（撮像制御：画素の蓄積電荷でアンプトランジスタの基板側のポテンシャルを変調して出力信号を得る画素の例）
４．第４の実施の形態（撮像制御：複数回サンプリングを行う例）
５．第５の実施の形態（撮像制御：様々な増幅方法）
【００２３】
＜１．第１の実施の形態＞
［撮像素子の構成例］
図１は、本技術の第１の実施の形態の撮像素子１００の基本構成例の一例を示す概念図である。
【００２４】
撮像素子１００は、微弱光を検出するためのシステム（例えば、イメージングプレートの蛍光スキャナ、放射線のシンチレーションカウンタ等）に設けられる光の検出器である。この撮像素子１００は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサにより実現される。
【００２５】
なお、図１では、読み出しを高速化するために、２個の垂直制御回路で駆動（制御）することを想定して説明する。
【００２６】
撮像素子１００は、画素アレイ部３００と、第１垂直駆動回路１１２と、判定回路４００と、レジスタ１１４と、第２垂直駆動回路１１５と、出力回路１１８と、ＲＥＦ（REFerence：基準）信号生成部２１０とを備える。なお、第２垂直駆動回路１１５により駆動される画素の信号を処理するための判定回路およびレジスタは、第１垂直駆動回路１１２により駆動される画素の信号を処理するための判定回路（判定回路４００）およびレジスタ（レジスタ１１４）と同様のものであるため、説明を省略する。
【００２７】
画素アレイ部３００は、２次元マトリックス状（ｎ×ｍ）に配置された複数の画素（画素３１０）を備える。なお、本技術の第１の実施の形態では、１２８行×１２８列の画素３１０が画素アレイ部３００に配置されていることを想定する。図１に示す画素アレイ部３００には、１２８行×１２８列の画素３１０の一部が示されている。画素アレイ部３００に配置されている画素３１０のうちの半分の画素（図１の画素アレイ部３００の上半分に位置する画素）は、第１垂直駆動回路１１２から制御線（制御線３３０）が行単位に配線される。一方、もう半分の画素（図１の画素アレイ部３００の下半分に位置する画素）は、第２垂直駆動回路１１５から制御線が行単位に配線される。なお、画素３１０の回路構成については、図２を参照して説明するためここでの説明を省略する。
【００２８】
また、画素３１０には、列単位で垂直信号線（垂直信号線３４１）が配線される。第１垂直駆動回路１１２から制御線３３０が配線される画素に接続される垂直信号線３４１は、画素アレイ部３００の上辺に面する判定回路４００に接続される。また、第２垂直駆動回路１１５から制御線３３０が配線される画素に接続される垂直信号線３４１は、画素アレイ部３００の下辺に面する判定回路４００に接続される。
【００２９】
第１垂直駆動回路１１２は、制御線３３０を介して画素３１０に信号を供給し、順次垂直方向（列方向）に行単位で画素３１０を選択走査するものである。第１垂直駆動回路１１２により行単位で選択走査が行われることにより、行単位により画素３１０から信号が出力される。なお、制御線３３０には、画素リセット線３３１および電荷転送線３３２が含まれる。画素リセット線３３１および電荷転送線３３２については、図２を参照して説明するため、ここでの説明を省略する。
【００３０】
また、第２垂直駆動回路１１５については、制御対象の画素３１０が第１垂直駆動回路１１２と異なる以外は同様であるため、ここでの説明を省略する。第１垂直駆動回路１１２および第２垂直駆動回路１１５により画素３１０を駆動することにより、略同時に２行が選択走査され、略同時に２行から読み出しが行われる。
【００３１】
判定回路４００は、画素３１０から供給された出力信号に基づいて、画素３１０へ入射した光の量を算出するものである。この判定回路４００は、垂直信号線３４１ごとに備えられる。すなわち、画素アレイ部３００の上辺に面した位置には、第１垂直駆動回路１１２が駆動する画素（６４行×１２８列）に配線される１２８本の垂直信号線３４１にそれぞれ接続される１２８個の判定回路４００が備えられる。また、画素アレイ部３００の下辺に面した位置には、第２垂直駆動回路１１５が駆動する画素（６４行×１２８列）に配線される１２８本の垂直信号線３４１にそれぞれ接続される１２８個の判定回路４００が備えられる。
【００３２】
また、判定回路４００は、画素３１０から供給された出力信号をＮ倍（Ｎ＞１）に増幅した後に、画素３１０へ入射した光の量を算出する。なお、判定回路４００については、図４乃至図８において説明するため、ここでの詳細な説明を省略する。判定回路４００は、判定結果を、判定回路４００ごとに接続されているレジスタ１１４に供給する。
【００３３】
ＲＥＦ信号生成部２１０は、画素３１０から供給された出力信号をＡＤ変換する際に用いられるＲＥＦ信号を生成するものである。このＲＥＦ信号生成部２１０が生成するＲＥＦ信号は、複数の判定回路４００に対して同じＲＥＦ信号が供給される。なお、ＲＥＦ信号生成部２１０は、所定のタイミングにおいてランプ波形となるＲＥＦ信号を生成することができる。なお、ＲＥＦ信号については、図６において説明するため、ここでの詳細な説明を省略する。ＲＥＦ信号生成部２１０は、生成したＲＥＦ信号を、ＲＥＦ信号線２１１を介して複数の判定回路４００に供給する。
【００３４】
レジスタ１１４は、判定回路４００ごとに備えられ、判定回路４００から供給された判定結果を一時的に保持するものである。このレジスタ１１４は、画素の次の行の信号が読み出されている期間（読み出し期間）に、保持する判定結果を出力回路１１８に順番に出力する。
【００３５】
出力回路１１８は、撮像素子１００が生成した信号を外部の回路に出力するものである。
【００３６】
次に、画素３１０の回路構成の一例について、図２を参照して説明する。
【００３７】
［画素の回路構成例］
図２は、本技術の第１の実施の形態の画素３１０の回路構成の一例を示す模式図である。
【００３８】
画素３１０は、光電変換を行うことによって、入射光である光信号を電気信号に変換するものである。画素３１０は、その変換された電気信号を増幅して、画素信号として出力する。この画素３１０は、例えば、浮遊拡散層（フローティングディフュージョン：ＦＤ：Floating-Diffusion）を有するＦＤアンプにより電気信号を増幅する。
【００３９】
画素３１０は、フォトダイオード３１１と、転送トランジスタ３１２と、リセットトランジスタ３１３と、アンプトランジスタ３１４とを備える。
【００４０】
画素３１０において、フォトダイオード３１１は、そのアノード端子が接地され、カソード端子が転送トランジスタ３１２のソース端子に接続される。また、転送トランジスタ３１２は、そのゲート端子が電荷転送線３３２に接続され、そのドレイン端子がフローティングディフュージョン（ＦＤ３２２）を介してリセットトランジスタ３１３のソース端子とアンプトランジスタ３１４のゲート端子とに接続される。
【００４１】
また、リセットトランジスタ３１３は、そのゲート端子が画素リセット線３３１に接続され、そのドレイン端子が電源線３２３とアンプトランジスタ３１４のドレイン端子とに接続される。また、アンプトランジスタ３１４のソース端子が垂直信号線３４１に接続される。
【００４２】
フォトダイオード３１１は、光の強度に応じて電荷を発生させる光電変換素子である。このフォトダイオード３１１では、フォトダイオード３１１に入射した光子により電子とホールとのペアが発生し、ここではこの発生された電子が蓄積される。
【００４３】
転送トランジスタ３１２は、垂直駆動回路（第１垂直駆動回路１１２または第２垂直駆動回路１１５）からの信号（転送パルス）に従って、フォトダイオード３１１において発生した電子をＦＤ３２２に転送するものである。この転送トランジスタ３１２は、例えば、そのゲート端子に供給される電荷転送線３３２から信号（パルス）が供給されると導通状態となり、フォトダイオード３１１において発生した電子をＦＤ３２２に転送する。
【００４４】
リセットトランジスタ３１３は、垂直駆動回路（第１垂直駆動回路１１２または第２垂直駆動回路１１５）から供給される信号（リセットパルス）に従って、ＦＤ３２２の電位をリセットするためのものである。リセットトランジスタ３１３は、画素リセット線３３１を介してリセットパルスがゲート端子に供給されると導通状態となり、ＦＤ３２２から電源線３２３に電流が流れる。これにより、フローティングディフュージョン（ＦＤ３２２）に蓄積された電子が電源へ引き抜かれ、ＦＤ３２２がリセットされる（以降では、この時の電位をリセット電位と称する）。なお、フォトダイオード３１１をリセットする場合には、転送トランジスタ３１２とリセットトランジスタ３１３とが同時に導通状態とされる。これによりフォトダイオード３１１に蓄積された電子が電源へ引き抜かれ、光子が未入射の状態（暗状態）にリセットされる。なお、電源線３２３に流れる電位（電源）は、リセットやソースフォロアに使用される電源であり、例えば、３Ｖが供給されている。
【００４５】
アンプトランジスタ３１４は、フローティングディフュージョン（ＦＤ３２２）の電位を増幅して、その増幅された電位に応じた信号（出力信号）を垂直信号線３４１に出力するためのものである。このアンプトランジスタ３１４は、フローティングディフュージョン（ＦＤ３２２）の電位がリセットされている状態の場合（リセット電位の場合）には、このリセット電位に応じた出力信号（以降では、リセット信号と称する）を、垂直信号線３４１に出力する。また、アンプトランジスタ３１４は、フォトダイオード３１１が蓄積した電子がＦＤ３２２に転送されている場合には、この転送された電子の量に応じた出力信号（以降では、蓄積信号と称する）を、垂直信号線３４１に出力する。なお、図１のように垂直信号線３４１を複数の画素で共有する場合には、アンプトランジスタ３１４と垂直信号線３４１との間に、画素ごとに選択トランジスタを挿入するようにしても良い。
【００４６】
なお、図２において示したような画素の基本回路や動作機構は通常の画素と同様であり、他にもさまざまなバリエーションが考えられる。しかしながら、本技術で想定する画素は、従来の画素に比べ、変換効率が著しく高くなるように設計される。このためには、ソースフォロアを構成するアンプ（アンプトランジスタ３１４）のゲート端子の寄生容量（ＦＤ３２２の寄生容量）が、実効的に極限まで小さくなるように画素を設計する。
【００４７】
次に、アンプトランジスタ３１４のゲート端子の寄生容量が小さくなるように設計された画素３１０のレイアウトの一例について、図３を参照して説明する。
【００４８】
［画素の平面レイアウト例］
図３は、本技術の第１の実施の形態の画素３１０のレイアウトの一例を模式的に示す図である。
【００４９】
ここでは、アンプトランジスタ３１４のゲート端子の寄生容量およびフローティングディフュージョン（ＦＤ３２２）に着目して説明する。
【００５０】
図３に示す画素３１０のレイアウトでは、フォトダイオード３１１と、ＦＤ３２２と、垂直信号線３４１とが示されている。また、図３には、転送トランジスタ３１２のゲート端子の配線（ゲート配線３６２）と、リセットトランジスタ３１３のゲート端子の配線（ゲート配線３６３）と、アンプトランジスタ３１４のゲート端子の配線（ゲート配線３６４）とが示されている。なお、ＦＤ３２２は太い破線により示され、垂直信号線３４１は細い破線により示され、ゲート配線３６２乃至３６４は斜線を付した矩形により示されている。
【００５１】
さらに、図３には、転送トランジスタ３１２のドレイン端子と、リセットトランジスタ３１３のソース端子と、この２つの端子間の配線とに対応する不純物拡散層（拡散層３７１）が示されている。また、図３には、リセットトランジスタ３１３のドレイン端子と、アンプトランジスタ３１４のドレイン端子と、この２つの端子間の配線とに対応する不純物拡散層（拡散層３７２）が示されている。そして、図３には、アンプトランジスタ３１４のソース端子に対応する不純物拡散層（拡散層３７３）が示されている。なお、拡散層３７１乃至３７３は、細かい点を付した矩形により示されている。
【００５２】
さらに、このレイアウトには、ゲート配線３６２を電荷転送線３３２に接続するためのコンタクト（コンタクト３８２）と、ゲート配線３６３を画素リセット線３３１に接続するためのコンタクト（コンタクト３８３）とが示されている。また、このレイアウトには、ゲート配線３６４をＦＤ３２２に接続するためのコンタクト（コンタクト３８４）と、拡散層３７１をＦＤ３２２に接続するためのコンタクト（コンタクト３８５）とが示されている。さらに、このレイアウトには、拡散層３７２を電源線３２３に接続するためのコンタクト（コンタクト３８６）と、拡散層３７３を垂直信号線３４１に接続するためのコンタクト（コンタクト３８７）とが示されている。
【００５３】
ここで、画素３１０のレイアウトについて、ＦＤ３２２のサイズに着目して説明する。画素３１０では、ＦＤ３２２における寄生容量が最小になるようにレイアウトが設計される。このため、画素３１０では、拡散層３７１をゲート配線３６４に繋ぐ配線部位であるＦＤ３２２と、拡散層３７１と、ゲート配線３６４とが製造可能な限り最小面積となるようにレイアウトが設計される。さらに、画素３１０では、アンプトランジスタ３１４のドレイン端子における幅（拡散層３７３のゲート配線３６４付近）が絞られると同時に、アンプトランジスタ３１４のソース端子に接続された配線（垂直信号線３４１）によりＦＤ３２２の大部分が平面的に覆われている。
【００５４】
ソースフォロアの出力は入力に対して１に近いゲインを持つため、垂直信号線３４１とＦＤ３２２との間の実質的な寄生容量は非常に小さい。このため、図３に示すように、ＦＤ３２２を垂直信号線３４１で覆うシールド構造とすることで、ＦＤ３２２における寄生容量を最小化し、変換効率を大幅に引き上げることが可能となる。
【００５５】
図３に示すような設計により寄生容量を小さくすることで、ＦＤ３２２に蓄積された電子が少数であっても十分大きな出力信号が垂直信号線３４１へ出力されるようにすることができる。この出力信号の大きさは、アンプトランジスタ３１４のランダムノイズより十分大きければよい。１光子がＦＤ３２２に蓄積された時の出力信号がアンプトランジスタ３１４のランダムノイズより十分大きな状態になれば、画素からの信号は量子化され、画素の蓄積光子数をデジタル信号として検出できるようになる。
【００５６】
例えば、アンプトランジスタ３１４のランダムノイズが５０μＶ〜１００μＶぐらいであり、出力信号の変換効率が６００μＶ／ｅ−ぐらいに引き上げられた場合には、出力信号はランダムノイズより十分大きいため、原理的に１光子の検出が可能である。
【００５７】
なお、図３に示したような画素３１０は、例えば、３Ｖ程度の電源電圧が供給される場合には、フォトダイオード３１１に１０００ｅ−程度の電荷を蓄積することも可能である。この場合における蓄積信号（出力信号）は、０．６Ｖ程度の動作レンジを持つアナログ出力となる。この場合においても、１電子あたりの信号の大きさが従来と比較して約１０倍大きい。このため、アンプトランジスタ３１４や判定回路４００のランダムノイズの影響は約１／１０となる。すなわち、画素３１０は低照度撮像に適している。
【００５８】
このように、フォトダイオードおよびアンプトランジスタを備える画素の出力信号は、変換効率が十分高い場合には、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。しかしながら、このような画素は、１回の撮像における検出光量の上限（ダイナミックレンジ）が小さい課題がある。ダイナミックレンジを向上させるためには、画素が出力した信号の読み出し速度を上げてフレームレートを高めた上で複数回の読み出し結果を集積することが有効である。例えば、光子の入射をバイナリ判定する場合において、１０２３回の露光と読み出しを行って結果を集積すると、１画素当たりのダイナミックレンジが１０ビットの階調のデータとなる。また、最大の蓄積電子数が１０００ｅ−であり、アナログ出力したのちに光子数を判定する場合においても、１６回の露光と読み出しを行って結果を集積すれば、最大の蓄積電子数が１６，０００ｅ−である画素の出力と等価になる。
【００５９】
次に、判定回路４００の機能構成について図４を参照して説明する。
【００６０】
［判定回路の機能構成例］
図４は、本技術の第１の実施の形態の判定回路４００の機能構成例の一例を示す概念図である。
【００６１】
図４では、判定回路４００の機能構成として、アンプ部４４０と、ＡＣＤＳ（Analog Correlated Double Sampling；アナログ相関２重サンプリング）部４１０と、ＤＣＤＳ（Digital CDS；デジタル相関２重サンプリング）部４２０とが示されている。
【００６２】
また、図４では、判定回路４００に接続される垂直信号線３４１と、この垂直信号線３４１に接続される画素３１０の一部と、画素アレイ部３００とを判定回路４００の機能構成と一緒に示す。
【００６３】
アンプ部４４０は、画素３１０が出力した信号をＮ倍（１より大きい倍率（Ｎ＞１））に増幅するものである。このアンプ部４４０は、例えば、オペアンプにより実現される。すなわち、アンプ部４４０では、抵抗分割または容量分割を用いて、任意に設定された基準電圧と、画素３１０が出力した信号（リセット信号または蓄積信号）との差分が増幅出力される。
【００６４】
なお、アンプ部４４０は、画素３１０とＡＣＤＳ部４１０との間に設けられるため、ｋＴＣノイズなどの画素３１０において生じたオフセットも増幅出力される。また、アンプ部４４０の出力には、アンプ部４４０自身のオフセットも含まれる。アンプ部４４０は、増幅した信号をＡＣＤＳ部４１０に供給する。なお、アンプ部４４０は、請求の範囲に記載の増幅部の一例である。
【００６５】
ＡＣＤＳ部４１０は、アナログＣＤＳによりオフセット除去を行うものであり、スイッチ４１２と、キャパシタ４１３と、比較器４１１とを備える。
【００６６】
スイッチ４１２は、比較器４１１に基準電圧を入力する入力端子と、比較器４１１に比較対象の信号を入力する入力端子とのいずれかに垂直信号線３４１を接続するためのスイッチである。このスイッチ４１２は、画素３１０のリセット信号をサンプルホールドさせる場合には、基準電圧を入力する入力端子（キャパシタ４１３が接続されている左側の端子）に垂直信号線３４１を接続する。また、スイッチ４１２は、アナログＣＤＳの結果を比較器４１１が出力する場合には、比較対象の信号を入力する入力端子（キャパシタが無い右側の端子）に垂直信号線３４１を接続する。
【００６７】
キャパシタ４１３は、画素３１０のリセット信号をサンプルホールドするための保持容量である。
【００６８】
比較器４１１は、サンプルホールドした信号と、比較対象の信号との差分を出力するものである。すなわち、比較器４１１は、サンプルホールドされたリセット信号と、垂直信号線３４１から供給された信号（蓄積信号またはリセット信号）との差分を出力する。すなわち、比較器４１１は、ｋＴＣノイズなどの画素３１０において生じたオフセットやアンプ部４４０のオフセットなどを、蓄積信号またはリセット信号から除去する。
【００６９】
なお、比較器４１１は、例えば、ゲイン１のオペアンプにより実現される。比較器４１１は、差分の信号を、ＤＣＤＳ部４２０に供給する。なお、ここでは、リセット信号とリセット信号との差分の信号を無信号と称し、リセット信号と蓄積信号との差分の信号を正味の蓄積信号と称する。
【００７０】
ＤＣＤＳ部４２０は、デジタルＣＤＳによりオフセット除去を行うものであり、ＡＤ（Analog Digital）変換部４２１と、レジスタ４２２と、スイッチ４２３と、減算器４２４とを備える。なお、ＡＣＤＳ部４１０およびＤＣＤＳ部４２０は、請求の範囲に記載の算出部の一例である。
【００７１】
ＡＤ変換部４２１は、比較器４１１から供給された信号をＡＤ変換するものである。
【００７２】
スイッチ４２３は、ＡＤ変換部４２１が生成したＡＤ変換後の信号の供給先を切り替えるスイッチである。スイッチ４２３は、ＡＤ変換部４２１が無信号のＡＤ変換の結果（デジタルの無信号）を出力した場合には、この信号をレジスタ４２２に供給し、レジスタ４２２にラッチ（保持）させる。これにより、比較器４１１やＡＤ変換部４２１のオフセットの値がレジスタ４２２に保持される。また、スイッチ４２３は、ＡＤ変換部４２１が正味の蓄積信号のＡＤ変換の結果（デジタルの正味の蓄積信号）を出力した場合には、この信号を減算器４２４に供給する。
【００７３】
レジスタ４２２は、無信号のＡＤ変換の結果を保持するものである。レジスタ４２２は、保持する無信号のＡＤ変換の結果（デジタルの無信号）を減算器４２４に供給する。
【００７４】
減算器４２４は、デジタルの正味の蓄積信号の値からデジタルの無信号の値を減算するものである。減算器４２４は、減算した結果（正味のデジタル値）を出力する。
【００７５】
このように、画素３１０が出力した信号をアンプ部４４０によりＮ倍に増幅することにより、ＡＤ変換部４２１がＡＤ変換を行う際に必要な分解能を１／Ｎに落とすことができる。特に、画素３１０とＡＣＤＳ部４１０との間にアンプ部４４０を設けることで、画素３１０の信号がＡＣＤＳ部４１０に入る前にＮ倍に増幅される一方で、画素３１０において生じたオフセットおよびアンプ部４４０のオフセットについてはＡＣＤＳ部４１０において除去することができる。すなわち、画素３１０のオフセットとアンプ部４４０のオフセットとが除去された信号をＡＤ変換部４２１がＡＤ変換することにより、ＡＤ変換する際のオフセット成分が最小に抑えられる。
【００７６】
すなわち、アンプ部４４０を備えていない判定回路と比較して、ＡＤ変換の分解能が１／Ｎでよい上に、ＡＤ変換の際のオフセット成分の量は同じであるため、ＡＤ変換の所要時間を短縮することができる。特に、無信号をＡＤ変換する際には、オフセット成分が最小に抑えられた無信号を１／Ｎの分解能でＡＤ変換するため、所要時間が大幅に短縮される。なお、ここで無信号を構成するオフセット成分は、ＡＣＤＳ部４１０で生じたオフセット成分と、ＤＣＤＳ部４２０で生じたオフセット成分である。
【００７７】
また、撮像素子１００を用いて１光子検出などの微小な光を検出する場合には、画素３１０からの蓄積信号の大部分が無信号（オフセット）となる、また、１光子検出の場合には、画素３１０の出力信号のためにカウントする量（電位差）が非常に小さくなり、画素３１０の出力信号のためのＡＤ変換時間が非常に短い。すなわち、ＡＤ変換にかかる時間を大幅に短縮することができる。
【００７８】
なお、多階調のデータを生成する通常の撮像素子において画素が出力した信号を増幅するアンプ部を設けると、アンプ部４４０のゲインのバラつきが最終出力にそのまま反映し、カラム（列）ごとの縦筋となる。しかしながら、微弱光を検出対象として画素への１光子の入射の有無をバイナリ判定する場合には、光子数「０」と、光子数「１」を識別するための判定閾値を適切に設定することにより、ゲインばらつきの影響をフィルタリングし、完全に排除することが可能となる。すなわち、撮像素子１００は、特に、１光子信号のバイナリ判定に適している撮像素子である。
【００７９】
なお、図４において示した判定回路４００は、比較器４１１とＡＤ変換部４２１とを一体化させ、オートゼロ動作でＣＤＳを行うようにしてもよい。このような判定回路４００の回路構成の一例について、図５を参照して説明する。
【００８０】
［判定回路の回路構成例］
図５は、本技術の第１の実施の形態の判定回路４００の回路構成例の一例を模式的に示す図である。
【００８１】
図５では、判定回路４００の回路構成として、アンプ回路４６０と、比較器４７０と、キャパシタ４７１および４７２と、カウンタ４８０とが示されている。また、図５では、判定回路４００に接続される垂直信号線３４１と、この垂直信号線３４１に接続される画素３１０の一部とを一緒に示す。
【００８２】
アンプ回路４６０は、アンプ４６１と、キャパシタ４６２および４６３と、スイッチ４６４とを備える。
【００８３】
アンプ４６１は、正入力端子（＋端）が垂直信号線３４１に接続され、負入力端子（−端）がキャパシタ４６２の一方の電極と、キャパシタ４６３の一方の電極と、スイッチ４６４とに接続される。また、アンプ４６１は、出力端子が、キャパシタ４７１の一方の電極と、キャパシタ４６３の他方の電極と、スイッチ４６４とに接続される。
【００８４】
また、キャパシタ４７１は、他方の電極が比較器４７０の正入力端子（＋端）に接続される。キャパシタ４７２は、一方の電極がＲＥＦ信号線２１１に接続され、他方の電極が比較器４７０の負入力端子（−端）に接続される。また、比較器４７０の出力端子はカウンタ４８０に接続される。
【００８５】
ここで、アンプ回路４６０について説明する。アンプ回路４６０は、画素３１０から垂直信号線３４１を介して供給された信号（図５では「ＰＸＯＵＴ」と示す）をＮ倍（Ｎ＞１）に増幅するものである。すなわち、アンプ回路４６０は、図４において示した機能構成例におけるアンプ部４４０に対応する。このため、アンプ回路４６０は、請求の範囲に記載の増幅部の一例である。
【００８６】
アンプ回路４６０は、まず、＋端における電位を所定の中間電位にした後に、スイッチ４６４を導通状態としてオートゼロ動作を行う。これにより、−端における電位が＋端における電位と同じになる。そして、スイッチ４６４を非導通状態にした後に、＋端に供給される信号の増幅を行う。この増幅では、−端における電位（中間電位）と＋端における電位との差分が、容量分割を用いてＮ倍（Ｎ＞１）に増幅されて正転（非反転）出力される。
【００８７】
なお、アンプ回路４６０のオートゼロ動作は、本技術の第１の実施の形態においては、画素３１０のリセット信号の電位を中間電位とし、画素３１０がリセット信号を出力するタイミングにおいて、リセット信号の増幅と同時にオートゼロ動作を実行する。この場合には、画素３１０において発生したオフセット成分（画素３１０のオフセット成分）は、このオートゼロ動作により相殺される。しかしながら、アンプ回路４６０の出力端子から出力される信号（図５では「ＰＸＡＯＵＴ」と示す）には、アンプ回路４６０固有のオフセット成分が含まれる。このオフセット成分は、例えば、オートゼロ動作の完了時にスイッチ４６４のフィードスルーにより−端側で発生したスイッチングノイズや、アンプ回路４６０のｋＴＣノイズなどである。これらのオフセットは、画素３１０の信号（ＰＸＯＵＴ）の増幅時に、信号と同様にＮ倍の増幅を受ける。すなわち、アンプ回路４６０の出力端子から出力される信号（ＰＸＡＯＵＴ）には、かなり大きなオフセット成分を含むこととなる。
【００８８】
キャパシタ４７１および４７２は、比較器４７０の＋端および−端に設けられる等容量のキャパシタである。このキャパシタ４７１および４７２には、ＡＣＤＳを行うための電荷が、比較器４７０の＋端側のキャパシタ４７１の電極（他方の電極）と、比較器４７０の−端側のキャパシタ４７１の電極（他方の電極）とに保持される。これにより、画素３１０のオフセット成分およびアンプ回路４６０のオフセット成分がＰＸＡＯＵＴより除外（相殺）された後に、比較器４７０によるＰＸＡＯＵＴとＲＥＦとの電位の比較が行われる。例えば、リセット信号の電荷をキャパシタ４７１および４７２に保持させて、比較器４７０の＋端にリセット信号を供給する場合には、リセット信号の電荷が相殺された信号（無信号）が比較器４７０の＋端に供給される。なお、本技術の第１の実施の形態においては、リセット信号の電位を中間電位としてアンプ回路４６０のオートゼロ動作を行う際に画素３１０において発生したオフセット成分が相殺されるため、アンプ回路４６０のオフセット成分だけが相殺される。
【００８９】
比較器４７０は、＋端における電位（ＰＸＡＯＵＴの電位）と、−端における電位（ＲＥＦ信号の電位）とを比較して、電位が高い端子側に応じた信号を出力するものである。例えば、比較器４７０は、＋端における電位の電位がＲＥＦ信号（「ＲＥＦ」と称する）の電位より高い場合には、最も高い電位（Ｈレベルと称する）の信号を出力し、ＰＸＡＯＵＴの電位がＲＥＦの電位より低い場合には、最も低い電位（Ｌレベルと称する）の信号を出力する。比較器４７０は、＋端における電位がリセット信号の電位の時と、＋端における電位が蓄積信号の電位の時との２回の比較を行う。＋端における電位がリセット信号の電位の時には、比較器４７０は、比較結果の信号（「ＣＭＯＵＴ」と示す）をカウンタ４８０に供給する。
【００９０】
カウンタ４８０は、比較器４７０の比較結果の信号（ＣＭＯＵＴ）と、クロック信号線４８１から供給されるクロック信号（ＣＴＩＮ）とに基づいて、デジタル値を生成するためのカウントを行うものである。カウンタ４８０は、リセット信号のカウントの場合には、初期値（例えば、「０」）からダウンカウントを行う。そして、カウンタ４８０は、蓄積信号のカウントの場合には、ダウンカウントの結果のカウント値からアップカウントを行う。このダウンカウントの結果のカウント値からのアップカウントは、図４において示した減算器４２４の減算に対応する。カウンタ４８０は、アップカウントの結果のデジタル値を示す信号（ＤＯＵＴ）を出力する。なお、カウンタ４８０および比較器４７０は、図４において示した機能構成例におけるＤＣＤＳ部４２０に対応する。また、キャパシタ４７１および４７２は、図４において示した機能構成例におけるＡＣＤＳ部４１０に対応する。すなわち、キャパシタ４７１および４７２と、比較器４７０と、カウンタ４８０とは、請求の範囲に記載の算出部の一例である。また、キャパシタ４７１および４７２は請求の範囲に記載の保持部の一例であり、比較器４７０は請求の範囲に記載の比較部の一例であり、カウンタ４８０は請求の範囲に記載のカウント部の一例である。
【００９１】
ここで、比較器４７０が行う比較と、カウンタ４８０によるカウントについて説明する。この比較器４７０による比較は、リセット信号および蓄積信号をデジタル化するためのものである。このため、比較する際には、ＲＥＦ信号生成部２１０からＲＥＦ信号線２１１を介して供給されるＲＥＦ信号の電位がランプ波形とされる。また、ＲＥＦ信号の電位がランプ波形とされる期間において、クロック信号には、ランプ波形の各段に一対一で対応するパルスが供給される。このパルスはランプ波形の開始タイミングと同期して供給が開始され、カウンタ４８０は、ランプ波形の開始から比較器４７０の比較結果の信号が反転する（ＬレベルからＨレベルへ遷移する）までのパルス数をカウントし、デジタル値を生成する。
【００９２】
なお、ランプ波形の各段の降下する電位の量（段差の電位差）は、蓄積信号をデジタル値にする際の階調に応じた量が設定される。すなわち、アンプ回路４６０を備えていない撮像素子（他の撮像素子）と比較して、段差の電位差は、増幅倍率と同様にＮ倍になる。
【００９３】
また、リセット信号をデジタル判定する際（リセット信号カウント期間（図６参照）には、画素３１０およびアンプ４６１におけるオフセット成分はＡＣＤＳにより既にキャンセルされている。このため、リセット信号のデジタル判定では、比較器４７０自身のオフセット成分のみがデジタル判定される。なお、比較器４７０自身のオフセット成分の大きさは、アンプ回路４６０により増幅されないため、アンプ回路４６０を備えていない撮像素子（他の撮像素子）と同じである。このため、撮像素子１００におけるリセット信号カウント期間のランプ波形の開始（スキャン開始）から終了（スキャン終了）までの電位差（スキャン対象電位差（図６の電位差Ｄ１参照））は、アンプ回路４６０を備えていない撮像素子（他の撮像素子）と同じになる。
【００９４】
次に、図５において示した判定回路４００の動作を示すタイミングチャートの一例について、図６を参照して説明する。
【００９５】
［タイミングチャートの例］
図６は、本技術の第１の実施の形態の判定回路４００の動作の一例を示すタイミングチャートである。
【００９６】
ここでは、横軸を共通の時間軸として、画素リセット線３３１、電荷転送線３３２、垂直信号線３４１、増幅信号線４６９、ＲＥＦ信号線２１１およびクロック信号線４８１の電位変化が実線で示されている。また、ここには、増幅信号線４６９における電位変化と、ＲＥＦ信号線２１１における電位変化とを照らし合わせて説明するために、タイミングＴ２以降の増幅信号線４６９における電位変化が、ＲＥＦ信号線２１１に重ね合わせた破線により示されている。なお、時間軸の長さは模式的なものであり、各タイミング間の時間長の割合を示すものではない。
【００９７】
なお、図６では、説明の便宜上、蓄積信号のデジタル判定を行う期間（蓄積信号カウント期間）の途中までを図示して説明する。また、図６では、画素３１０からリセット信号が出力されてから、蓄積信号のデジタル値（正味のデジタル値）が判明するまでにおける動作の遷移のうちの所定のタイミング（タイミングＴ１乃至Ｔ８）に着目して説明する。なお、図６では、アンプ回路４６０は信号を４倍に増幅して出力することを想定して説明する。
【００９８】
まず、タイミングＴ１において、画素３１０のリセットトランジスタ３１３のゲート端子に、画素リセット線３３１を介してリセットパルスが供給される。これにより、リセットレベルの信号（リセット信号）が垂直信号線３４１に供給され、垂直信号線３４１の電位がリセット信号の電位に遷移する。なお、垂直信号線３４１における電位の遷移は、アンプ回路４６０により４倍に増幅されて増幅信号線４６９に出力される。すなわち、タイミングＴ１における増幅信号線４６９の電位の遷移量（電位差）は、垂直信号線３４１における電位差の４倍になる。なお、タイミングＴ１において、画素３１０のリセット信号の電位を中間電位として、アンプ回路４６０のオートゼロ動作が行われる。
【００９９】
そして、タイミングＴ１において立ち上がったリセットパルスが立ち下がる際には、カップリングの影響により、垂直信号線３４１の電位も若干降下する。そして、増幅信号線４６９における電位も、垂直信号線３４１の電位の遷移量（電位差）の４倍ほど降下する。なお、このカップリングの影響により降下して安定した際の増幅信号線４６９の電位が、４倍に増幅されたリセット信号の電位として判定回路４００において用いられる。
【０１００】
次に、タイミングＴ２において、アナログＣＤＳを行うための電荷が、比較器４７０の＋端に接続されたキャパシタ４７１と、比較器４７０の−端に接続されたキャパシタ４７２とに保持される。この電荷の保持は、例えば、比較器４７０の判定基準電圧を決定する動作（オートゼロ動作）において、比較器４７０の内部のトランジスタのオンオフにより比較器４７０の＋端および−端にかかる電圧を平衡させ、この平衡させた電圧をそれぞれ保持させることにより行われる（例えば、特開２００８−１９３３７３参照）。このオートゼロ動作が完了すると、比較器４７０の＋端に供給されているリセット信号の電位は、相対的な基準信号の電位（図６の枠Ｆ１）となり、無信号とみなすことができる。なおこのタイミングＴ２における電荷の保持は、図４において説明したリセット信号のサンプルホールドに対応する。
【０１０１】
そして、タイミングＴ３において、ＲＥＦ信号線２１１の電位をランプ波形の開始の電位（Ｖ１）へ遷移させる。なお、ＲＥＦ信号線２１１が複数の比較器４７０で共通であるため（図１参照）、タイミングＴ３において遷移させる電位差は、複数の比較器４７０で共通となる。このため、このＲＥＦ信号線２１１の電位差には、全ての比較器４７０においてランプ波形の途中でＲＥＦ信号の電位がリセット信号の電位と一致するような電位差が設定される。すなわち、このＲＥＦ信号線２１１の電位差は、比較器４７０ごとにバラつくオフセットのうち、比較器４７０の＋端から入力された信号の電位が最も上昇するオフセットに対応できるように（包括されているように）設定される。
【０１０２】
次に、タイミングＴ４において、ＲＥＦ信号線２１１への階段状のパルスの供給が開始されて、画素３１０が出力したリセット信号をカウントする期間（リセット信号カウント期間）が開始される。すなわち、タイミングＴ４では、ＲＥＦ信号線２１１に１回目の階段状のパルスが供給される。また、タイミングＴ４では、その階段状のパルスと同期したパルスの供給がクロック信号線４８１において開始される。そして、カウンタ４８０では、クロック信号線４８１のパルスの数に応じてダウンカウントが開始される。なお、このダウンカウントは、カウンタ４８０がカウントする値（カウント値）の初期値（例えば、「０」）からカウントされる。このダウンカウントは、比較器４７０から出力される信号（ＣＭＯＵＴ）が反転するまで行われる。
【０１０３】
そして、タイミングＴ５において、比較器４７０の＋端の電位より比較器４７０の−端の電位が低くなると、比較器４７０の出力信号（ＣＭＯＵＴ）が反転してカウンタ４８０のダウンカウントが停止する。すなわち比較器４７０における＋端と−端とにおける電位の関係が反転する（図６の枠Ｆ２）タイミングにおいて、カウントが停止される。そして、このダウンカウントによりカウントされたカウント値が、蓄積信号のカウントまで保持される。なお、このダウンカウントにより生成されたカウント値は、図４において説明した無信号のＡＤ変換の結果（デジタルの無信号）に対応する。すなわち、ダウンカウントにより生成されたカウント値は、比較器４７０のオフセット成分をデジタル化した値に相当する。
【０１０４】
そして、タイミングＴ６において、所定数の段差が終了してリセット信号をカウントするためのランプ波形が終わると、リセット信号カウント期間が終了する。なお、リセット信号カウント期間のランプ波形の開始から終了までのスキャン対象電位差（図６の電位差Ｄ１）は、比較器４７０ごとにバラつくオフセットのうちの最も電位が上昇するオフセットと最も電位が下降するオフセットとに対応できるように設定される。また、この電位差Ｄ１は、リセット信号カウント期間の時間長を短くするために、余分な段数ができる限り少なくなるように設定される。
【０１０５】
そして、タイミングＴ７において、ＲＥＦ信号の電位がランプ波形の開始の電位（Ｖ１）へ遷移する。すなわち、タイミングＴ３と同じ状態に戻り、比較器４７０の出力信号（ＣＭＯＵＴ）も、カウンタ４８０によりカウントされる電位に戻る。また、タイミングＴ７において、画素３１０の転送トランジスタ３１２のゲート端子に転送パルスが電荷転送線３３２を介して供給される。これにより、蓄積電荷に応じた信号（蓄積信号）が垂直信号線３４１に供給される。そして、垂直信号線３４１の電位が蓄積信号に応じた電位に遷移する。
【０１０６】
なお、タイミングＴ１と同様に、垂直信号線３４１における電位の遷移は、アンプ回路４６０により４倍に増幅される。また、タイミングＴ１のリセットパルスの立ち下がりと同様に、転送パルスが立ち下がる際にも、カップリングの影響によって、増幅信号線４６９および垂直信号線３４１の電位が若干降下する。このカップリングの影響により降下して安定した際の電位が、４倍に増幅された蓄積信号の電位として判定回路４００において用いられる。
【０１０７】
次に、タイミングＴ８において、ＲＥＦ信号線２１１へ階段状のパルスの供給が開始されて、画素３１０が出力した蓄積信号をカウントする期間（蓄積信号カウント期間）が開始される。また、タイミングＴ４と同様に、階段状のパルスと同期したパルスがクロック信号線４８１に供給される。なお、蓄積信号カウント期間では、カウンタ４８０はアップカウントを行い、比較器４７０の出力信号（ＣＭＯＵＴ）が反転するまでカウントが行われる。なお、このアップカウントは、リセット信号カウント期間におけるダウンカウントの結果のカウント値からアップカウントされる。
【０１０８】
そして、タイミングＴ９において、比較器４７０の＋端の電位より比較器４７０の−端の電位が低くなると（図６の枠Ｆ２）、比較器４７０の出力信号（ＣＭＯＵＴ）が反転してカウンタ４８０のアップカウントが停止し、カウント値が保持される。そして、この保持されたカウント値は、画素３１０の蓄積信号のデジタル判定の結果（画素値）として出力される。
【０１０９】
なお、この保持されたカウント値は図４において説明した減算器４２４の減算結果（正味のデジタル値）に対応する。すなわち、ダウンカウントの結果からアップカウントされて保持されたカウント値は、画素３１０のオフセット成分や、アンプ回路４６０のオフセット成分や、比較器４７０のオフセット成分が相殺された正味の画素値である。
【０１１０】
ここで、各オフセット成分（画素３１０に起因するオフセット成分、アンプ回路４６０に起因するオフセット成分、比較器４７０に起因するオフセット成分）に着目して説明する。タイミングＴ１において、画素３１０のリセット信号の電位を中間電位として、アンプ回路４６０のオートゼロ動作が行われると、画素３１０に起因するオフセット成分は、アンプ回路４６０のオートゼロ動作により相殺される。しかしながら、増幅信号線４６９の信号には、アンプ回路４６０に起因するオフセット成分が含まれている。このアンプ回路４６０に起因するオフセット成分は、タイミングＴ２におけるアナログＣＤＳ操作により相殺される。
【０１１１】
なお、タイミングＴ２のアナログＣＤＳ操作においては、比較器４７０に起因するオフセット成分（比較器４７０に内在するオフセット、比較器４７０のオートゼロ動作に伴って発生したｋＴＣノイズ、フィードスルー等）は相殺されていない。しかしながら、この比較器４７０に起因するオフセット成分は、リセット信号のダウンカウントおよび蓄積信号のアップカウントによるデジタルＣＤＳにより相殺される。
【０１１２】
次に、アンプ回路４６０による増幅と、リセット信号のカウントとについて説明する。図６において説明したように、ランプ波形の段差の電位差は、画素３１０からの信号がアンプ回路４６０において４倍に増幅されているため、４倍になる。すなわち、ＡＤ変換の分解能は、アンプ回路４６０を備えていない撮像素子（他の撮像素子）と比較して、１／４の精度でよくなる。
【０１１３】
また、電位差が４倍であるため、ランプ波形におけるスロープの傾きが４倍になる。さらに、図５において説明したように、リセット信号カウント期間におけるランプ波形の開始から終了までの電位差（図６の電位差Ｄ１）は、他の撮像素子と同じである。同じ電位差を４倍の傾きでスキャンするため、撮像素子１００におけるリセット信号カウント期間の時間長は、他の撮像素子の１／４倍となる。
【０１１４】
ここで、蓄積信号カウント期間におけるランプ波形の開始から終了までの電位差（蓄積信号カウント期間のスキャン対象電位差）について説明する。この電位差は、比較器４７０に起因するオフセット成分と、蓄積信号とを足し合わせた電位の遷移が検出できるように設定される。すなわち、蓄積信号カウント期間のスキャン対象電位差は、リセット信号カウント期間の電位差Ｄ１と、蓄積信号の検出のための電位差とを足し合わせた電位差となる。蓄積信号の検出のための電位差は、画素３１０の出力信号をＮ倍にしているため、アンプ回路４６０を備えていない撮像素子（他の撮像素子）の電位差のＮ倍になる。一方、リセット信号カウント期間の電位差Ｄ１は、他の撮像素子と同じである。すなわち、蓄積信号カウント期間の時間長は、比較器４７０のオフセット成分の検出時間が蓄積信号カウント期間において長いほど１／４倍となる時間が占める割合が高くなり、他の撮像素子よりも短くなる。
【０１１５】
本技術の第１の実施の撮像素子（撮像素子１００）は、微弱光を検出するための撮像素子であるため、蓄積信号が非常に小さい。すなわち、蓄積信号カウント期間の時間長において、比較器４７０のオフセット成分の検出時間が占める割合が非常に大きい。
【０１１６】
すなわち、アンプ回路４６０を設けることにより、微弱光を検出する際にＡＤ変換にかかる時間の大部分を占める比較器４７０のオフセット成分の検出時間大幅に短くすることができる。
【０１１７】
次に、撮像素子１００におけるリセット信号カウント期間と、他の撮像素子におけるリセット信号カウント期間との違いについて説明する。
【０１１８】
［リセット信号カウント期間の違いの例］
図７は、本技術の第１の実施の形態の撮像素子１００のリセット信号カウント期間と、他の撮像素子のリセット信号カウント期間とを模式的に示す図である。
【０１１９】
図７のａには他の撮像素子のＲＥＦ信号を供給する線（ＲＥＦ信号線５９９）のリセット信号カウント期間における電位変化が示され、図７のｂには本技術の第１の実施の形態の撮像素子１００のＲＥＦ信号線２１１の電位変化が示されている。なお、図７のｂに示す電位変化は、図６において説明したものと同様であるため、ここでの説明を省略する。
【０１２０】
図７のａおよびｂに示すように、スキャン対象電位差（電位差Ｄ１）は、他の撮像素子と撮像素子１００とで同じである。一方、ランプ波形の段差の電位差は、他の撮像素子の電位差に対して撮像素子１００の電位差はＮ倍になる。このため、撮像素子１００のリセット信号カウント期間の時間長（リセット信号カウント期間（撮像素子１００））は、他の撮像素子の時間長（リセット信号カウント期間（他の撮像素子））の１／Ｎ倍の時間になる。
【０１２１】
次に、撮像素子１００におけるランプ波形と、他の撮像素子におけるランプ波形との間の差異をまとめた表について、図８を参照して説明する。
【０１２２】
［ランプ波形の差異の一例］
図８は、本技術の第１の実施の形態の撮像素子１００におけるＲＥＦ信号のランプ波形と、他の撮像素子におけるＲＥＦ信号のランプ波形とを比較するための表である。
【０１２３】
なお、この図８では、他の撮像素子におけるランプ波形を基準として（図８では「×１」と表示）、画素３１０が生成した信号をアンプ回路４６０によりＮ倍に増幅したことを想定して説明する。
【０１２４】
なお、撮像素子１００におけるランプ波形の詳細は図５乃至図７において説明したため、ここでは簡単に説明する。
【０１２５】
図８のａの表には、リセット信号カウント期間におけるランプ波形を比較するための表が示されている。
【０１２６】
図８のａの表に示すように、ＲＥＦ信号のランプ波形の段差の電位差は、他の撮像素子における電位差（×１）に対してＮ倍（×Ｎ）の電位差が撮像素子１００において設定される。
【０１２７】
また、リセット信号カウント期間におけるスキャン対象電位差（リセット信号カウント期間におけるランプ波形の開始の電位と終了の電位との差）は、他の撮像素子のスキャン対象電位差（×１）と同じ電位差（×１）が撮像素子１００において設定される。
【０１２８】
なお、リセット信号カウント期間における段数は、他の撮像素子の段数（×１）に対して１／Ｎ倍（×１／Ｎ）の数の段数が撮像素子１００において設定される。
【０１２９】
すなわち、撮像素子１００におけるリセット信号カウント期間の時間長は、他の撮像素子の時間長（×１）に対して、１／Ｎ倍（×１／Ｎ）の時間長となる。
【０１３０】
図８のｂの表には、蓄積信号カウント期間におけるランプ波形を比較するための表が示されている。
【０１３１】
蓄積信号カウント期間におけるＲＥＦ信号のランプ波形の段差の電位差は、リセット信号カウント期間と同様である。
【０１３２】
蓄積信号カウント期間におけるスキャン対象電位差は、比較器４７０のオフセット成分を検出するための電位差に相当する分については、他の撮像素子と同じ（×１）になる。一方、蓄積信号を検出するための電位差に相当する分は、他の撮像素子におけるこの電位差のＮ倍（×Ｎ）となる。すなわち、蓄積信号カウント期間におけるスキャン対象電位差において比較器のオフセット成分を検出するための電位差の占める割合が大きいほど、蓄積信号カウント期間におけるスキャン対象電位差は、他の撮像素子の電位差に近くなる。
【０１３３】
また、蓄積信号カウント期間における段数は、比較器４７０のオフセット成分を検出するための段数に相当する分については、他の撮像素子の１／Ｎ倍になる。一方、蓄積信号を検出するための段数に相当する分は、他の撮像素子におけるこの段数と同じ（×１）になる。
【０１３４】
また、蓄積信号カウント期間の時間長は、比較器４７０のオフセット成分を検出するための時間長に相当する分については、他の撮像素子の１／Ｎ倍となる。一方、蓄積信号を検出するための時間長に相当する分は、他の撮像素子のこの時間長に相当する分と同じ（×１）になる。
【０１３５】
すなわち、蓄積信号カウント期間の時間長において比較器４７０のオフセット成分を検出するための時間長の占める割合が大きいほど、蓄積信号カウント期間の時間長は短くなる。
【０１３６】
このように、アンプ回路４６０を設けることにより、比較器４７０のオフセット成分のＡＤ変換にかかる時間を短くすることができる。
【０１３７】
ここで、アンプ回路４６０を設けることによる比較器４７０のオフセット成分のＡＤ変換にかかる時間の短縮について、比較器のオフセットの値を考慮しながら説明する。なお、ここでは、画素３１０における変換効率は６００μＶ／ｅ−であり、比較器４７０のオフセットは数ｍＶ〜数十ｍＶであることを想定して説明する。なお、ここでは、説明の便宜上、後の本技術の第２の実施の形態（図１０および図１１）のように画素への１光子入射の有無をバイナリ判定することを想定して説明する。
【０１３８】
まず、アンプ回路４６０がないことを想定して説明する。１光子入射の有無をバイナリ判定する場合における判定閾値は、比較器４７０のオフセットを考慮しないとすると、０から６００μＶまでの中間の値の約３００μＶとなる。従って、比較器４７０のオフセットを考慮しないとすると、ＲＥＦ信号のランプ波形が約３００μＶぐらいまでをカバーすると、１光子入射の有無のバイナリ判定が可能となる。
【０１３９】
しかしながら、比較器４７０のオフセットは数ｍＶ〜数十ｍＶであり、画素３１０の出力信号のレンジ（０μＶ〜６００μＶ）から考えると、比較器４７０のオフセットのレンジ（数ｍＶ〜数十ｍＶ）は一桁以上大きい。比較器４７０のオフセットの相殺は、図６および図７において示したように、蓄積信号カウント期間におけるカウント値からオフセット成分に相当する分（リセット信号カウント期間のダウンカウントの値）を引くことにより行われる。
【０１４０】
すなわち、画素３１０の出力信号を検出するためのランプ波形の段差（検出精度）と、比較器４７０のオフセット成分を検出するためのランプ波形の段差（検出精度）とは、同じ精度で行われる必要がある。１光子の信号量をＳ（μＶ）とすると、Ｓ／２μＶより十分小さなランプ波形の段差でＡＤ変換が実施されないと、比較器４７０のオフセット成分の量子化誤差の中に画素３１０の出力信号が埋もれてしまう。すなわち、１光子により発生する信号量の１／２以下のランプ波形の段差でＡＤ変換を行わないと、ＡＤ変換の解像度不足となってしまう。
【０１４１】
一桁以上の差がある２つの値（比較器４７０のオフセット、画素３１０の出力信号）を同じ検出精度でＡＤ変換を行うため、１光子入射の判定におけるリセット信号カウント期間および蓄積信号カウント期間は、殆どの時間が比較器４７０のオフセットの検出時間となる。
【０１４２】
このような場合において、画素３１０からの出力信号が比較器４７０に入る前に４倍に増幅するアンプ回路４６０を設けると、画素３１０の出力信号のレンジ（０μＶ〜６００μＶ）が４倍（０μＶ〜２４００μＶ）になる。また、３００μＶ（Ｓ／２μＶ）である検出精度は、１／４倍の検出精度（１２００μＶ）で十分になる。なお、図６において説明したように、比較器４７０のオフセットのレンジ（数ｍＶ〜数十ｍＶ）は変化しない。
【０１４３】
すなわち、アンプ回路４６０を設けることにより、ランプ波形の段差を大きくする（検出精度を下げる）ことが可能となる。すなわち、画素３１０の出力信号に対する分解能（１光子入射の有無を検出できる検出精度）を下げないで、比較器４７０のオフセット成分に対する分解能のみを下げることができる。
【０１４４】
［撮像素子の動作例］
次に、本技術の第１の実施の形態における撮像素子１００の動作について図面を参照して説明する。
【０１４５】
図９は、本技術の第１の実施の形態の撮像素子１００において画素３１０の画素値を算出する際の処理手順例を示すフローチャートである。
【０１４６】
なお、図９では、図４において示した判定回路４００の機能構成に対応する処理手順例を示す。
【０１４７】
まず、選択された行の画素（画素３１０）において、アンプトランジスタ３１４のゲート端子の電位（ＦＤ３２２の電位）がリセットされ、垂直信号線３４１にリセット信号が出力される（ステップＳ９１１）。
【０１４８】
続いて、画素３１０から出力されたリセット信号が、アンプ部４４０によりＮ倍（Ｎ＞１）に増幅される（ステップＳ９１２）。そして、アンプ部４４０により増幅されたリセット信号が、ＡＣＤＳ部４１０のキャパシタ４１３によってサンプルホールドされる（ステップＳ９１３）。なお、ステップＳ９１２は、請求の範囲に記載の増幅手順の一例である。
【０１４９】
その後、アンプ部４４０により増幅されたリセット信号と、サンプルホールドされたリセット信号との差分の信号（無信号）が、ＤＣＤＳ部４２０のＡＤ変換部４２１によりＡＤ変換される（ステップＳ９１４）。なお、このＡＤ変換された無信号には、比較器４１１やＡＤ変換部４２１によって発生するノイズが含まれており、これらのノイズを相殺（オフセット）するための値がデジタル検出されたものである。そして、この無信号のＡＤ変換の結果が、オフセット値としてレジスタ４２２に保持される（ステップＳ９１５）。なお、ステップＳ９１４は、請求の範囲に記載の算出手順の一例である。
【０１５０】
続いて、画素３１０において、フォトダイオード３１１が蓄積した電子がＦＤ３２２に転送され、画素３１０から蓄積信号が出力される（ステップＳ９１６）。その後、画素３１０から出力された蓄積信号が、アンプ部４４０によりＮ倍（Ｎ＞１）に増幅される（ステップＳ９１７）。そして、アンプ部４４０により増幅された蓄積信号と、サンプルホールドされたリセット信号との差分の信号（正味の蓄積信号）が、ＤＣＤＳ部４２０のＡＤ変換部４２１によりＡＤ変換される（ステップＳ９１８）。なお、このＡＤ変換の結果には、比較器４１１やＡＤ変換部４２１によって発生するノイズが含まれている。
【０１５１】
そして、減算器４２４によって、正味の蓄積信号のＡＤ変換の結果（２回目）の値から、レジスタ４２２に保持された無信号のＡＤ変換の結果（１回目）の値が差し引かれた値が出力される（ステップＳ９１９）。これにより、比較器４１１やＡＤ変換部４２１に起因するノイズ（オフセット成分）がキャンセルされ、画素３１０が出力した蓄積信号のみのデジタル値（正味のデジタル値）が出力される。
【０１５２】
このように、本技術の第１の実施の形態によれば、アンプ部４４０（図５のアンプ回路４６０）を設けて、信号の増幅倍率に応じたＡＤ変換の精度（段差の電位差）を設定することにより、オフセット成分のＡＤ変換の速度を向上させることができる。なお、オフセット成分のＡＤ変換にかかる時間は、蓄積信号のためのカウント（段差）が少ないほどＡＤ変換時間の大部分を占める。すなわち、低照度撮像に用途を絞って、蓄積信号のためのカウント（段差）が少なく設定された撮像素子などにおいて、高い効果を得ることができる。
【０１５３】
＜２．第２の実施の形態＞
本技術の第１の実施の形態では、複数の電子を蓄積できる画素を画素アレイ部に設けて、蓄積信号が多値である場合を想定して説明した。なお、本技術の第１の実施の形態において説明したように、比較器のオフセットをＡＤ変換する時間の短縮は、蓄積信号カウント期間における蓄積信号のＡＤ変換に相当する分の時間長が短いほど効果が高くなる。すなわち、１光子の入射の有無を検出するための撮像素子において蓄積信号カウント期間の時間長を最も短く設定した場合に、比較器のオフセットをＡＤ変換する時間の短縮の効果が最も高くなる。
【０１５４】
そこで、本技術の第２の実施の形態では、１光子の入射の有無を検出するための撮像素子について、図１０を参照して説明する。
【０１５５】
［１光子の入射の有無を検出する撮像素子における機能構成例］
図１０は、本技術の第２の実施の形態の１光子を検出するための判定回路（１光子検出用判定回路６００）の機能構成例の一例を示す概念図である。
【０１５６】
なお、図１０において示す１光子検出用判定回路６００は、図１の判定回路４００の代わりに撮像素子に設けられる。また、１光子検出用判定回路６００には、図１の判定回路４００と同様の構成を備えている。図１０では、図１の判定回路４００と同様の構成については、図１と同様に判定回路４００として説明する。
【０１５７】
１光子検出用判定回路６００は、画素（画素３１０）における１光子の入射の有無を判定するものであり、判定回路４００と、バイナリ判定部６１１と、加算器６１２と、メモリ６１３とを備える。
【０１５８】
なお、１光子検出用判定回路６００における判定回路４００は、画素３１０から供給された出力信号に基づいて生成した正味のデジタル値（画素値）を、バイナリ判定部６１１に供給する。
【０１５９】
バイナリ判定部６１１は、バイナリ判定を行うものである。このバイナリ判定部６１１は、正味のデジタル値と、バイナリ判定部６１１の参照信号（図１０では、「ＲＥＦ」と示す）とを比較して、画素３１０への光子の入射の有無をバイナリ判定し、その判定結果（図１０では「ＢＩＮＯＵＴ」と示す）を出力する。なお、参照信号（ＲＥＦ）は、参照信号（ＲＥＦ）は、光子入射なしの時に画素３１０が出力する信号（無信号）のデジタル値と、光子入射ありの時に画素３１０が出力する信号（無信号）のデジタル値との中間値付近の値が設定される（例えば、「０」と「１００」の中間の「５０」が参照信号）。
【０１６０】
例えば、判定回路４００から供給された正味のデジタル値が参照信号（ＲＥＦ）の値を超えている場合には、「光子入射あり」として「１」の値の信号（ＢＩＮＯＵＴ）が出力される。一方、判定回路４００から供給された正味のデジタル値が参照信号（ＲＥＦ）の値を超えていない場合には、「光子入射なし」として「０」の値の信号（ＢＩＮＯＵＴ）が出力される。すなわち、バイナリ判定部６１１からは、光子入射の有無がバイナリ判定結果のデジタル値（０か１）として出力される。バイナリ判定部６１１は、判定結果（ＢＩＮＯＵＴ）を、加算器６１２に供給する。
【０１６１】
加算器６１２は、バイナリ判定部６１１から供給された判定結果のデジタル値を、メモリ６１３に保持されている画素ごとのカウント値に加算するものである。この加算器６１２は、バイナリ判定によりデジタル値とされた蓄積信号を生成した画素３１０のカウント値をメモリ６１３から取得し、その取得したカウント値にバイナリ判定結果のデジタル値を加算する。そして、加算器６１２、加算したカウント値をメモリ６１３に供給し、その画素のカウント値を更新させる。
【０１６２】
メモリ６１３は、画素ごとの光強度を示すカウント値をデジタル記憶するメモリである。このメモリ６１３は、バイナリ判定結果が所定回数の積算されたカウント値を、出力回路から出力する。なお、図１０では、説明の便宜上、出力回路への信号線は省略されて表されている。
【０１６３】
なお、図１０では、バイナリ判定部６１１および加算器６１２を判定回路４００ごとに設ける例を想定して説明したが、これに限定されるものではなく、複数の判定回路４００においてバイナリ判定部６１１および加算器６１２を共有するようにするようにしてもよい。また、バイナリ判定部６１１および加算器６１２は、半導体撮像チップ（撮像素子１００）に設ける他に、半導体撮像チップからの信号を受信して処理する信号処理チップに設けるようにしてもよい。
【０１６４】
次に、各画素に入射した光子の数と検出結果との関係について、図１１を参照して説明する。
【０１６５】
［各画素に入射した光子の数と検出結果との関係例］
図１１は、本技術の第２の実施の形態において、単位露光期間に各画素に入射する光子の平均数とカウント確率との関係を示すグラフである。
【０１６６】
なお、撮像素子の各画素には、撮像素子の各画素に対して光子が均一かつランダムに入射することを想定して説明する。なお、光子は、時間的にも均一かつランダムに入射することを想定する。
【０１６７】
このような条件において、単位露光期間内に各画素に入射する光子の平均数（平均光子数）と、入射した光子がカウント（１光子検出用判定回路６００で「１」と判定）される確率（カウント確率）との関係は、ポワソン分布（Poisson distribution）に従う。ポワソン分布に従うため、平均光子数とカウント確率との関係は、次の式１に示す関係になる。
【数１】
2013099723.tif 000003
ここで、Ｐ（ｋ）は、単位露光期間内において、単位画素に光子入射がｋ回発生（ｋ個の光子が入射）する確率である。また、λは、単位露光期間内において、単位画素に入射する光子の平均個数（平均光子数）である。また、ｅは、自然対数の底（≒２．７１８）である。
【０１６８】
すなわち、上述の式１の確率Ｐ（ｋ）は、単位露光期間中に各画素に入射する光子の数が平均光子数λの場合において、入射する光子の数が光子数ｋである確率を示す。
【０１６９】
ここで、単位露光期間中において撮像素子の各画素に入射した光子の数の平均（平均光子数λ）が「０．２１」であることを想定して、平均光子数とカウント確率との関係を説明する。この場合において、光子数ｋと、確率Ｐ（ｋ）とは、上述の式１に基づいて、次のような関係になる。
【０１７０】
単位画素に入射する光子が０個（ｋ＝０）の確率：０．８１０５
単位画素に入射する光子が１個（ｋ＝１）の確率：０．１７０２
単位画素に入射する光子が２個（ｋ＝２）の確率：０．０１７９
単位画素に入射する光子が３個（ｋ＝３）の確率：０．００１３
・・・（これ以下は、値が非常に小さい（０．００００７以下）ので省略）
【０１７１】
このように、単位画素に入射する光子が重複する確率は、重複する光子の数が多くなるほど、値が小さくなる。
【０１７２】
次に、このような確率で光子が入射する場合における撮像素子が生成する信号について説明する。
【０１７３】
１光子検出用判定回路６００が出力するデジタル値が「０」となる場合は、単位画素に入射する光子が０個のケースである。すなわち、デジタル値が「０」となる確率は、単位画素に入射する光子が０個のケースの確率の「０．８１０５」である。
【０１７４】
一方、１光子検出用判定回路６００が出力するデジタル値が「１」となる場合は、単位画素に入射する光子が１個以上の全てのケースである。すなわち、デジタル値が「１」となる確率（カウント確率）は、単位画素に入射する光子が１個以上のケースの確率を総和した値の「０．１８９４」ある。
【０１７５】
なお、平均光子数λが「０．２１」であることから、カウント確率「０．１８９４」は、入射した光子の約１０％がカウントされない（カウントロス）ことを示している。このカウントロスは、単位露光期間内において、単位画素に２個以上の光子入射があったものを「１」とカウントしたことに起因して生じている。従って平均光子数λが大きくなるほどカウントロスも大きくなる。
【０１７６】
ここまでは、平均光子数λが「０．２１」であることを想定して説明したが、このような平均光子数λとカウント確率との関係は、空間的かつ時間的に光子が均一かつランダムに入射する場合には一意的である。すなわち、縦軸をカウント確率を示す軸とし、横軸を単位露光期間に各画素に入射する光子の平均光子数とすると、カウント確率と平均光子数との関係は、図１１の表の実線（線５１１）に示す関係になる。
【０１７７】
なお、図１１の表において、鎖線（鎖線５１２）で示す平均光子数の位置は、入射した光子の約１０％がカウントロスされる位置（１０％検出ロス位置）を示す。約１０％のカウントロスを許容する場合には、平均光子数が「０．２１」以下の場合にはリニアリティを保証できるものとされる。これを撮像素子が生成したデジタル出力値の側からみれば、すなわち撮像素子が生成したデジタル値におけるカウント確率が「０．１８９４」以下である場合には、リニアリティを保証できる照度と露光条件で撮像したものと判断される。一方、カウント確率が「０．１８９４」を超えている場合（図６の圧縮領域５１３で示す範囲）には、カウントロスが多く、リニアリティを保証できないと判断される。
【０１７８】
なお、カウント確率と平均光子数との間には図１１の表に示すような関係があるため、この表に示すような関係を示すデータ（例えば、ポワソン分布またはポワソン分布に近似させた関数やテーブル）を保持させることにより、カウント値の補正を施すことができる。この補正は、まず、撮像素子が生成したデジタル値に基づいてカウント確率（「１」の値の画素の全画素における割合）を算出し、このカウント確率と、図１１の表に示す関係を示すデータとから平均光子数を算出する。そして、その算出した平均光子数から、撮像素子に入射した光子の数を算出する。この補正を行う場合には、リニアリティを保証できる範囲内で使用する場合（補正なしの場合）と比較して、一桁程度検出ダイナミックレンジを上げることが可能になる。
【０１７９】
このように、本技術の第２の実施の形態によれば、アンプ部４４０（図５のアンプ回路４６０）を設けてオフセット成分のＡＤ変換の速度を向上させるとともに、１光子判定を行うことができる。特に、ＡＤ変換にかかる時間におけるオフセット成分のＡＤ変換時間の割合が最も高くなるのが蓄積信号のためのカウント（段差）が最も少ない場合であるため、アンプ回路を設けたことによる最大の効果を得ることができる。
【０１８０】
＜３．第３の実施の形態＞
本技術の第１および第２の実施の形態では、図２に示すような構成の画素が画素アレイ部に配置されていることを想定して説明した。しかしながら、これに限定されるものではなく、他の構造の画素が画素アレイ部に配置されている場合においても、同様に実施することができる。
【０１８１】
そこで、本技術の第３の実施の形態では、画素の蓄積電荷でアンプトランジスタの基板側のポテンシャルを変調して出力信号を得る画素が配置された撮像素子の例について、図１２および図１３を参照して説明する。
【０１８２】
なお、本技術の第３の実施の形態の撮像素子は、画素３１０に代えて、アンプトランジスタの基板側のポテンシャルを変調して出力信号を得る画素（画素７１０）が撮像素子に備えられる以外は、本技術の第１および第２の実施の形態と同様である。また、この画素７１０は、信号（リセット信号および蓄積信号）が出力される順序が画素３１０と異なるため、判定回路（判定回路４００）における動作順序がことなる。そこで、図１２において画素７１０の構成を説明し、図１３においてタイミングチャートを説明する。
【０１８３】
［画素の回路構成例］
図１２は、本技術の第３の実施の形態の画素（画素７１０）の回路構成の一例を示す模式図である。
【０１８４】
画素７１０は、画素の蓄積電荷でアンプトランジスタの基板側のポテンシャルを変調して出力信号を得る画素である。この画素７１０は、フォトダイオード７１１と、アンプトランジスタ７１４とを備える。
【０１８５】
なお、この画素７１０は、従来から提案されている画素（例えば、特開平１１−１９５７７８参照）であるため、ここでは簡単に説明する。
【０１８６】
フォトダイオード７１１は、アンプトランジスタ７１４と隣接して設けられ、フォトダイオード７１１のアノード端子側のウエル領域（図１２では、ノード７２１として表示）がアンプトランジスタ７１４の基板バイアスを変調するように設けられる。また、フォトダイオード７１１のカソード端子に、アンプトランジスタ７１４のドレイン端子と、ドレイン電圧を供給するための信号線（信号線７３２）とが接続される。また、アンプトランジスタ７１４のゲート端子に、走査信号を供給するための信号線（信号線７３１）が接続され、アンプトランジスタ７１４のソース端子に、垂直信号線３４１が接続される。
【０１８７】
この画素７１０において、フォトダイオード７１１の光電変換により発生した電荷（ここでは、ホール）は、フォトダイオード７１１のアノード端子側のウエル領域（図１２では、ノード７２１として示す）に蓄積される。この蓄積された電荷（ホール）は、アンプトランジスタ７１４の基板バイアスを変調させ、これにより、垂直信号線３４１へ出力される画素７１０の信号が変調する。
【０１８８】
このような画素７１０では、蓄積電荷が常にバルク中の深いポテンシャル部に留まり、基板表面の電荷トラップに蓄積電荷が捕獲されにくい。このため、画素７１０は、微小な電荷を扱うのに適していると考えられる。また、フォトダイオード７１１のアノード端子側のウエル領域（ノード７２１）を完全空乏化させてリセット状態とすることにより、ｋＴＣノイズの発生を防止することができる。
【０１８９】
なお、画素７１０から信号を読み出す場合には、まず、蓄積状態の信号を読み出す。次に、信号線７３１および信号線７３２を介して画素７１０を駆動し、ノード７２１の電荷を基板側に排出して画素７１０をリセット状態とする。そして、画素７１０がリセット状態の信号を読み出す。その後、蓄積状態の信号とリセット状態の信号との差分を取ることで、アンプトランジスタ７１４の閾値のばらつきなどによるオフセット成分が相殺された信号（正味のデジタル値）を生成する。
【０１９０】
このように、画素７１０の信号の読み出し順序は、本技術の第１および第２の実施の形態の画素（画素３１０）の信号の読み出し順序と逆である。すなわち、判定回路（判定回路４００）における動作順序も逆になる。
【０１９１】
［撮像素子の動作例］
次に、本技術の第３の実施の形態における撮像素子の動作について図面を参照して説明する。
【０１９２】
図１３は、本技術の第３の実施の形態の撮像素子において画素７１０の画素値を算出する際の処理手順例を示すフローチャートである。
【０１９３】
なお、図１３において示すフローチャートは、図９において示したフローチャートの変形例であり、信号の読み出し順序が逆である点と、ＡＣＤＳのサンプルホールドにより保持される信号が逆である点が異なる。
【０１９４】
図１３のフローチャートにおけるステップＳ９３１乃至Ｓ９３５では、図９のステップＳ９１１乃至Ｓ９１５において用いられたリセット信号の代わりに蓄積信号を用いて処理が行われる。また、図１３のフローチャートにおけるステップＳ９３６乃至Ｓ９３８では、図９のステップＳ９１６乃至Ｓ９１８において用いられた蓄積信号の代わりにリセット信号を用いて処理が行われる。なお、図１３のステップＳ９３９は、図９のステップＳ９１９に対応する。
【０１９５】
すなわち、まず、選択された行の画素（画素７１０）から垂直信号線３４１に蓄積信号が出力され（ステップＳ９３１）、続いて、蓄積信号がアンプ部４４０によりＮ倍に増幅される（ステップＳ９３２）。そして、アンプ部４４０により増幅された蓄積信号が、ＡＣＤＳ部４１０のキャパシタ４１３によってサンプルホールドされる（ステップＳ９３３）。
【０１９６】
その後、アンプ部４４０により増幅された蓄積信号と、サンプルホールドされた蓄積信号との差分の信号（無信号）が、ＤＣＤＳ部４２０のＡＤ変換部４２１によりＡＤ変換される（ステップＳ９３４）。そして、この無信号のＡＤ変換の結果が、オフセット値としてレジスタ４２２に保持される（ステップＳ９３５）。
【０１９７】
続いて、画素７１０において、フォトダイオード７１１のアノード端子側のウエル領域（ノード７２１）がリセット状態とされ、画素７１０からリセット信号が出力される（ステップＳ９３６）。その後、画素７１０から出力された蓄積信号が、アンプ部４４０によりＮ倍（Ｎ＞１）に増幅される（ステップＳ９３７）。そして、アンプ部４４０により増幅されたリセット信号と、サンプルホールドされた蓄積信号との差分の信号（正味の蓄積信号）が、ＤＣＤＳ部４２０のＡＤ変換部４２１によりＡＤ変換される（ステップＳ９３８）。
【０１９８】
そして、減算器４２４によって、正味の蓄積信号のＡＤ変換の結果（２回目）の値から、レジスタ４２２に保持された無信号のＡＤ変換の結果（１回目）の値が差し引かれた値が出力される（ステップＳ９３９）。このように、蓄積信号がリセット信号よりも先に出力される場合においても、比較器４１１やＡＤ変換部４２１に起因するノイズ（オフセット成分）がキャンセルされ、画素７１０が出力した蓄積信号のみのデジタル値（正味のデジタル値）を生成することができる。
【０１９９】
このように、本技術の第３の実施の形態によれば、蓄積信号を出力した後にリセット信号を出力する画素が設けられている場合においても、オフセット成分のＡＤ変換の速度を向上させることができる。
【０２００】
＜４．第４の実施の形態＞
本技術の第１の実施の形態では、リセット信号および蓄積信号を１回ずつサンプリングする例について説明した。ここで、サンプリングする回数を増やすと、Ｓ／Ｎ（Signal/Noise）比がよくなる。
【０２０１】
そこで、本技術の第４の実施の形態では、複数回のサンプリングを行うことによりＳ／Ｎ比の高い判定結果を取得する例について、図１４を参照して説明する。
【０２０２】
［タイミングチャートの例］
図１４は、本技術の第４の実施の形態において、判定回路４００が複数回のサンプリングを行う場合の一例を示すタイミングチャートである。
【０２０３】
なお、図１４で示すタイミングチャートは、図６において示したタイミングチャートの変形例であり、サンプリングの回数が異なる点のみが異なる。そこで、図１４では、複数回のサンプリングに着目して説明する。なお、図１４では、一例として、４回ずつサンプリングを行う例について説明する。
【０２０４】
図１４で示すタイミングＴ１１乃至Ｔ１８は、図６のタイミングＴ１乃至Ｔ８に対応する。なお、図６のタイミングＴ３乃至Ｔ６に対応するタイミングＴ１３乃至Ｔ１６は、複数回のリセット信号カウント期間のうちの１回目のリセット信号カウント期間における各タイミングを示す。また、図６のタイミングＴ８およびＴ９に対応するタイミングＴ１８およびＴ１９は、複数回の蓄積信号カウント期間のうちの１回目の蓄積信号カウント期間の各タイミングを示す。
【０２０５】
なお、図１４で示すＲＥＦ信号線２１１の電位については、スペースの都合上、ランプ波形を斜線で示す。また、図１４で示すクロック信号線４８１の電位については、スペースの都合上、パルスの供給期間を、クロスした２本の斜線を付した矩形により模式的に示す。
【０２０６】
枠Ｆ２１乃至枠Ｆ２４は、図６の枠Ｆ２に対応し、１回目乃至４回目のリセット信号カウント期間におけるカウントの停止タイミングを示す。図１４の例では、リセット信号のサンプルホールドが行われている間に、リセット信号のカウントのためのランプ波形が４回供給され、枠Ｆ２１乃至枠Ｆ２４に示すように、リセット信号が４回カウントされる。なお、カウンタ４８０は、４回のカウント値が加算されるようにカウントする（カウンタ加算）。すなわち、１回目は初期値からカウントするものの、２回目乃至４回目では、前回のカウント値の続きからカウントを行う。
【０２０７】
枠Ｆ３１乃至枠Ｆ３４は、図６の枠Ｆ３に対応し、１回目乃至４回目の蓄積信号カウント期間におけるカウントの停止タイミングを示す。図１４に示すように、増幅信号線４６９の電位が蓄積信号に応じた電位となっている間に、蓄積信号のカウントのためのランプ波形が４回供給され、枠Ｆ３１乃至枠Ｆ３４に示すように蓄積信号が４回カウントされる。なお、リセット信号のカウントと同様に、４回のカウント値が加算されるようにカウンタ４８０によりカウントされる。
【０２０８】
ここで、複数回のサンプリングによるＳ／Ｎ比の向上について説明する。例えば、Ｋ回のサンプリングを実施した場合には、蓄積信号の加算値についてはＫ倍になる。一方、リセット信号の加算値は、ランダムノイズをカウントするため、最小で√Ｋ倍に抑制される。すなわち、Ｓ／Ｎ比が、最大で√Ｋ倍に向上される。図１４では、４回のサンプリングを行っているため、蓄積信号の加算値は４倍となり、一方、リセット信号の加算値は、個々のサンプリング期間でランダムノイズが独立して発生した場合には２倍に抑えられる。
【０２０９】
なお、図８において示したように、アンプ部４４０による増幅により、リセット信号のＡＤ変換にかかる時間が短縮される（×１／Ｎ倍）。このため、アンプ部４４０を設けない従来の方式と比較して、同じ検出時間内で複数回のサンプリングを行うことができる。また、リセット信号のＡＤ変換の開始（タイミングＴ１３）から蓄積信号のＡＤ変換の開始（タイミングＴ１８）までの時間が約１／Ｎと短縮されるため、デジタルＣＤＳによるランダムノイズの長周波成分の相殺効果を高めることができる。すなわち、アンプ回路による増幅と、複数サンプリングと、デジタルＣＤＳとを組み合わせることにより、ランダムノイズの低減の効果をより高めることができる。
【０２１０】
このように、本技術の第４の実施の形態によれば、複数回のサンプリングによりランダムノイズの影響を低減させるとともに、オフセット成分のＡＤ変換の速度を向上させることができる。
【０２１１】
＜５．第５の実施の形態＞
本技術の第１乃至第４の実施の形態では、入力に対して正相の出力を生成するアンプ部がカラムごとに設けられている例について説明した。なお、本技術の実施の形態では、画素が出力した信号が、比較器に供給される前に増幅されれば良いため、信号の増幅方法については、他にも種々の例が考えられる。
【０２１２】
そこで本技術の第５の実施の形態では、複数の増幅方法について説明する。なお、図１５では、アンプ回路４６０の代わりにインバータのアンプ回路を設ける例を示し、図１６および図１７では、アンプ回路を設けずに画素のアンプトランジスタをソース接地型にして画素において増幅させる例を示す。さらに、図１８および図１９では、アンプ回路４６０を設けずに、画素の出力を画素のフローティングディフュージョンにフィードバックさせて画素において増幅させる例を示す。
【０２１３】
［インバータのアンプ回路を用いて増幅する例］
図１５は、本技術の第５の実施の形態のインバータのアンプ回路を用いて増幅する例におけるアンプ回路（アンプ回路１１６０）の回路構成例の一例を模式的に示す図である。
【０２１４】
アンプ回路１１６０は、インバータ１１６１と、キャパシタ１１６２および１１６３と、スイッチ１１６４とを備える。
【０２１５】
インバータ１１６１は、入力端子が、キャパシタ１１６２の一方の電極と、キャパシタ１１６３の一方の電極と、スイッチ１１６４の一端とに接続される。また、インバータ１１６１は、出力端子が、キャパシタ１１６３の他方の電極と、スイッチ１１６４の他端と、増幅信号線４６９を介してキャパシタ４７１の一方の電極とに接続される。また、キャパシタ１１６２は、他方の電極が、垂直信号線３４１を介して画素３１０に接続される。
【０２１６】
アンプ回路１１６０は、ＣＭＯＳインバータ（インバータ１１６１）を用いて入力信号（ＰＸＯＵＴ）を増幅するものであり、２つの容量（キャパシタ１１６２および１１６３）の比に応じた信号増幅を行う。なお、インバータを用いたアンプであるため、出力信号（ＰＸＡＯＵＴ）は、入力信号（ＰＸＯＵＴ）の逆相となる。
【０２１７】
また、アンプ回路１１６０は、図５で示したアンプ回路４６０と比較すると、ランダムノイズとして発生する１／ｆ雑音が大きいため、発生するノイズが大きい。このため、インバータ１１６１を構成するトランジスタは、個々の画素に設けられるアンプトランジスタ（図２のアンプトランジスタ３１４）よりも十分に大面積のトランジスタを設けることが望ましい。例えば、アンプ回路１１６０を備える判定回路を撮像素子に設ける場合には、複数のカラム（列）で判定回路が共有されるようにすると、個々のアンプ回路１１６０に割り当てられる面積を大きくすることができる。
【０２１８】
図１５に示すように、インバータを用いたアンプ（アンプ回路１１６０）によっても、画素の出力を増幅することができる。
【０２１９】
［ソース接地型のアンプトランジスタを画素に設けて画素からの出力を増幅する例］
図１６は、本技術の第５の実施の形態のソース接地型のＮＭＯＳトランジスタをアンプトランジスタとして画素に設けて画素からの出力を増幅する例における画素（画素１２１０）の回路構成の一例を示す模式図である。
【０２２０】
画素１２１０は、図２の画素３１０に設けられているソースフォロア型のアンプトランジスタ３１４に代えて、ソース接地型のアンプトランジスタ１２１１を備える。なお、アンプトランジスタ１２１１以外の画素の構成は、図２と同様のものであるため、図２と同一の符号を付してここでの説明を省略する。
【０２２１】
アンプトランジスタ１２１１は、ソース端子側が接地されたソース接地型のＮＭＯＳトランジスタで構成されたアンプトランジスタである。アンプトランジスタ１２１１のドレイン端子は、定電流源１２１９と、垂直信号線３４１を介して判定回路とに接続されている。アンプトランジスタ１２１１は、ソース接地型のアンプトランジスタであるため、入力（ＦＤ３２２の電位）を増幅して垂直信号線３４１へ出力することができる。
【０２２２】
ここで、アンプトランジスタ１２１１の増幅利得について説明する。アンプトランジスタ１２１１の動作は、例えば、次の式２の関係になる。
ΔＩｄ＝ｇｍ・ΔＶｇ＋ΔＶｄ／Ｒｄ    ・・・式２
ここで、ΔＩｄは、増幅前のドレイン電流からのドレイン電流の変化量である。また、ｇｍは、相互コンダクタンスである。ΔＶｇは、増幅前のゲート電圧からのゲート電圧の変化量であり、Ｒｄは、ドレイン抵抗であり、ΔＶｄは、増幅前のドレイン電圧からのドレイン電圧の変化量である。
【０２２３】
上述の式２の関係において、アンプトランジスタ１２１１のドレイン端子を定電流負荷（ΔＩｄ＝０）に接続した場合には、アンプトランジスタ１２１１の増幅利得（Ａｖ）は、次の式３の関係となる。
Ａｖ＝ΔＶｄ／ΔＶｇ＝−ｇｍ・Ｒｄ      ・・・式３
【０２２４】
上述の式３におけるマイナスの符号から分かるように、アンプトランジスタ１２１１の出力は逆相となる。また、増幅の倍率は、一般的に、１より大きく（はるかに大きく）なるため、画素の出力信号が、このアンプトランジスタ１２１１により増幅される。この本技術の第５の実施の形態では、アンプトランジスタ１２１１から信号が出力される際に増幅されるため、判定回路にアンプを設ける必要がない。すなわち、画素１２１０を撮像素子に設ける場合には、図５で示した判定回路４００のアンプ回路４６０は省かれて、アンプトランジスタ１２１１により増幅された画素１２１０の出力がキャパシタ４７１に直接供給される。
【０２２５】
なお、相互コンダクタンスｇｍおよびドレイン抵抗ｒは、動作点の変化に伴いわずかに変動する値である。このため、アンプトランジスタ１２１１からの出力は、リニアリティに乏しい。しかしながら、１光子検出においてバイナリ判定を行う場合には、少量の電子しか蓄積されないため、ＦＤ３２２の電位の変動が少なく、動作点はほぼ一定となる。また、１光子検出の場合には、信号の有無（０または１）を判定するのみであるため、このリニアリティの劣化は問題にならない。すなわち、このソース接地型のアンプトランジスタを画素に設ける例は、特に１光子検出に適している。また、この例では、余分なトランジスタや回路の追加（例えば、図５で示した判定回路４００のアンプ回路４６０の追加）に伴うランダムノイズの増加も発生しない。
【０２２６】
なお、図１６では、定電流源１２１９と、画素の電源（電源線３２３を介して画素に供給される電源（電源電圧））とが分離されている例を示した。この図１６では、定電流源１２１９としてＰＭＯＳトランジスタを飽和領域で用いることを想定している。この場合には、定電流源１２１９の電源電位を、電源線３２３を介して画素に供給される画素の電源電位よりも高くすることにより、増幅に適した動作点を確保することができる。
【０２２７】
なお、図１６では、一般的なＮＭＯＳトランジスタでソース接地型のアンプトランジスタ１２１１を構成する例について説明したが、ＰＭＯＳトランジスタを用いても、ソース接地型のアンプトランジスタを画素に設けることができる。この場合には、定電流源の電源電位を画素の電源電位よりも高くする必要がなくなり、定電流源の電源電位の設定が容易になる。次に、ＰＭＯＳトランジスタでソース接地型のアンプトランジスタ１２１１を構成する例について、図１７を参照して説明する。
【０２２８】
図１７は、本技術の第５の実施の形態のソース接地型のＰＭＯＳトランジスタをアンプトランジスタとして画素に設けて画素からの出力を増幅する例における画素（画素１２２０）の回路構成の一例を示す模式図である。
【０２２９】
画素１２２０は、図１６のソース接地型のＮＭＯＳトランジスタで構成されたアンプトランジスタ３１４に代えて、ソース接地型のＰＭＯＳトランジスタで構成されたアンプトランジスタ１２２１を備える。なお、アンプトランジスタ１２２１以外の画素の構成は、図２および図１６と同様のものであるため、図２と同一の符号を付してここでの説明を省略する。
【０２３０】
アンプトランジスタ１２２１は、ソース接地型のＰＭＯＳトランジスタで構成されたアンプトランジスタである。アンプトランジスタ１２２１は、ゲート端子がＦＤ３２２に接続され、ソース端子が電源線３２３と、リセットトランジスタ３１３のドレイン端子とに接続される。また、アンプトランジスタ１２２１は、ドレイン端子が、定電流源１２２９と、垂直信号線３４１を介して判定回路とに接続されている。アンプトランジスタ１２２１は、図２のアンプトランジスタ３１４と同様に、正相の出力となる。
【０２３１】
このように、ソース接地型のＰＭＯＳトランジスタを画素のアンプトランジスタとして設けると、ＣＭＯＳイメージセンサに一般的なＮＭＯＳトランジスタを定電流負荷（定電流源１２２９の負荷）として使用することができる。また、図１６で示した画素１２１０と比較して、定電流源の電源電位を画素の電源電位よりも高くしなくとも動作点を確保することができ、動作点の設定が容易になる。
【０２３２】
なお、図１６および図１７では、定電流源の負荷にトランジスタを用いることを想定して説明したが、出力インピーダンスを無視できる場合には、抵抗素子を用いてもよい。また、この場合においても、ソース接地型のアンプトランジスタにおける増幅利得を１よりも十分に大きくすることができる。
【０２３３】
図１６および図１７では、画素の構成を変えて増幅する例について説明したが、画素の出力を画素にフィードバックして増幅する例も考えられる。次に、画素の出力をフィードバックして増幅する例について、２つのフィードバックの方法を想定し、図１８および図１９を参照して説明する。
【０２３４】
［出力をフィードバックさせて増幅する例］
図１８は、本技術の第５の実施の形態の画素の出力をフローティングディフュージョンにフィードバックさせる例における画素（画素１２３０）の回路構成の一例を示す模式図である。
【０２３５】
画素１２３０は、図２の画素３１０の各構成に加えて、一端がＦＤ３２２へ接続される容量（キャパシタ１２３２）を備える。なお、アンプトランジスタ３１４は、図２と同様にソースフォロア型のものであり、この画素１２３０とともに、フィードバック用の回路（フィードバック用アンプ１２３１）がカラムごと（垂直信号線３４１ごと）に設けられる。
【０２３６】
フィードバック用アンプ１２３１は、垂直信号線３４１に供給された画素の出力信号を、その出力信号を出力した画素のＦＤ３２２へフィードバックさせるフィードバック用の回路である。フィードバック用アンプ１２３１は、例えば、ＰＭＯＳトランジスタのソースフォロアにより実現される。なお、図１８では、フィードバック用アンプ１２３１を構成する各構成（ＰＭＯＳトランジスタや定電流源（定電流負荷トランジスタ））については図示を省略し、アンプを示す三角形の記号としてフィードバック用アンプ１２３１を示す。また、図１８では、画素ごとに設けられずにカラムごとに設けられるフィードバック用アンプ１２３１を、フィードバック用アンプ１２３１の入力側および出力側の信号線を破線で示し、画素の構成と区別して示す。
【０２３７】
フィードバック用アンプ１２３１は、入力端子（ＰＭＯＳトランジスタのゲート端子）が垂直信号線３４１に接続される。そして、フィードバック用アンプ１２３１の出力端子（ＰＭＯＳトランジスタのソース端子）は、垂直信号線３４１に接続されている各画素に設けられているキャパシタ１２３２の一端に接続される。すなわち、フィードバック用アンプ１２３１は、垂直信号線３４１に供給された出力信号に応じて、その出力信号を出力した画素のキャパシタ１２３２の一端の電位を変動させる。なお、フィードバック用アンプ１２３１はＰＭＯＳトランジスタにより構成されて入力と出力との関係は正相になるため、ＦＤ３２２の電位には、正のフィードバックがかかる。
【０２３８】
キャパシタ１２３２は、フィードバック用アンプ１２３１の出力と、画素のＦＤ３２２とをカップリングさせるための容量である。すなわち、ＦＤ３２２の電位は、キャパシタ１２３２による容量性カップリングにより、フィードバック用アンプ１２３１の出力に応じて変動する。
【０２３９】
なお、図１８では、特に図示をしていないが、垂直信号線３４１に複数の画素が接続されている場合には、出力信号を出力した画素以外の画素のＦＤ３２２の電位も変動してしまう。そこで、この電位の変動を防ぐために、キャパシタ１２３２とフィードバック用アンプ１２３１との間にスイッチとして働くトランジスタを各画素に設ける（図示は省略）。そして、出力信号を出力した画素のトランジスタのみを導通状態にし、他の画素のトランジスタを非導通状態とする。これにより、出力信号を出力した画素のＦＤ３２２にのみフィードバックがかかるようになる。
【０２４０】
このように、画素の出力をＦＤ３２２にフィードバックすることによっても、画素の出力を増幅することができる。
【０２４１】
図１９は、本技術の第５の実施の形態の画素の出力をアンプトランジスタのドレイン端子にフィードバックさせる例における画素（画素１２４０）の回路構成の一例を示す模式図である。
【０２４２】
画素１２４０は、図２の画素３１０のアンプトランジスタ３１４のドレイン端子が、電源線３２３に接続されずに、アンプトランジスタ３１４のドレイン端子用の電位を供給するための線（信号線１２４９）に接続される。これ以外は、図２の画素３１０と同様であるため、ここでの説明を省略する。そして、この画素１２４０とともに、フィードバック用の回路（フィードバック用アンプ１２４１）が、カラムごと（垂直信号線３４１ごと）に設けられる。なお、フィードバック用アンプ１２４１は、出力が信号線１２４９に供給される以外は、図１８で示したフィードバック用アンプ１２３１と同様のものである。そこで、ここでは、出力が信号線１２４９の電位に与える影響についてのみ説明する。
【０２４３】
図１９に示すように、画素１２４０では、フィードバック用アンプ１２３１の出力がアンプトランジスタ３１４のドレインに直接接続され、従来の電源接続をフィードバック用アンプ１２３１の出力が代替する。これにより、画素１２４０では、アンプトランジスタ３１４のドレイン端子の電位がフィードバック用アンプ１２３１の出力に応じて変動する。なお、アンプトランジスタ３１４のドレイン拡散層は、ゲート電極（フローティングディフュージョン）と強い寄生容量を持つ。このため、ドレイン側の電位が変動すると、ゲート・ドレイン間の寄生容量により、アンプトランジスタ３１４のゲートの電位（ＦＤ３２２の電位）も変動する。すなわち、フィードバック用アンプ１２４１の出力による信号線１２４９の電位の低下は、寄生容量を介してＦＤ３２２への正のフィードバックとなり、画素の出力信号が増幅される。
【０２４４】
図１５乃至図１９で示したように、様々な方法で画素の出力を増幅することができる。すなわち、この増幅された出力を用いて本技術の第１の実施の形態で示したようにＡＤ変換を行うことで、オフセット成分のＡＤ変換の速度を向上させることができる。
【０２４５】
このように、本技術の実施の形態によれば、ＡＤ変換の速度を向上させることができる。すなわち、本技術の実施の形態によれば、画素からの微小信号（１光子信号も含む）を低ノイズ、高精度で、高速に検出することができ、これらを活用してフレームレートを上げることで、様々な高性能撮影が可能になる。
【０２４６】
なお、本技術の実施の形態において示した撮像素子は、光電子増倍管やアバランシェフォトダイオード、或いはフォトダイオードなどが設けられていた従来の電子機器における光検出部として幅広く適用することができる。例えば、イメージングプレートの蛍光スキャナ、放射線のシンチレーションカウンタに適用することができる。他にも、ＤＮＡチップの検出器、ＤＲ（Digital Radiography）と呼ばれるＸ線撮像装置、ＣＴ（Computed Tomography）装置、ＳＰＥＣＴ（Single Photon Emission Tomography）装置などにも適用することができる。特に、ＣＭＯＳイメージセンサであるために安値で大量生産することができるため、光電子増倍管の値段が高いために少数の光検出部しか設けられなかった電子機器において多数の光検出部を設けることにより、検出速度を向上させることができる。
【０２４７】
例えば、本技術の実施の形態において示した撮像素子をＣＴ装置の検出器に導入すれば、従来のフォトダイオード等による検出器より遥かに高感度なシンチレーション光の検出が可能となり、検出の高精度化やＸ線量の低下による低被爆化に寄与することができる。なお、ＳＰＥＣＴやＰＥＴなどの、従来、光電子増倍管を用いていたガンマ線の検出に付いても同様である。
【０２４８】
なお、検出ヘッドを多く設ける電子機器のみで効果があるわけでなく、単一の検出ヘッドを用いる電子機器においても同様の効果を得ることができる。例えば、放射線のシンチレーション線量計に本技術を適用すれば、安価な半導体撮像素子を用いて小型軽量で超高感度のポケット線量計を実現することができる。
【０２４９】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０２５０】
なお、本技術は以下のような構成もとることができる。
（１）  光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
を具備する撮像素子。
（２）  前記算出部は、
前記増幅された信号における電荷を保持する保持部と、
前記保持された電荷と前記増幅された信号とを相殺した信号を入力させて前記オフセット量信号とし、段差の電位差が前記精度に対応するランプ波形の参照信号の電位と、前記オフセット量信号の電位とを比較してどちらの電位が高いかを示すオフセット量信号比較結果を生成する比較部と、
前記比較の開始から前記オフセット量信号比較結果が反転するまでの間において前記ランプ波形の段に対応するパルスをカウントして前記比較部のオフセット成分に対応する前記デジタル値を算出するカウント部と
を備える前記（１）に記載の撮像素子。
（３）  前記保持部は、前記リセット信号が増幅された信号における電荷を保持し、
前記比較部は、前記保持された電荷と前記リセット信号が増幅された信号とを相殺した信号を前記オフセット量信号として前記比較を行い前記オフセット量信号比較結果を生成する
前記（２）に記載の撮像素子。
（４）  前記比較部は、前記蓄積信号のデジタル値を算出する場合には、前記保持された電荷と前記蓄積信号が増幅された信号とを相殺した信号をデジタル化対象信号として、前記ランプ波形の参照信号の電位と、前記デジタル化対象信号の電位とを比較してどちらの電位が高いかを示すデジタル化対象信号比較結果を生成し、
前記カウント部は、前記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から前記オフセット量信号比較結果に基づいてダウンカウントを行い、前記蓄積信号のデジタル値を算出する場合には、前記ダウンカウント後のカウント値から前記デジタル化対象信号比較結果に基づいてアップカウントを行って、前記比較部のオフセット成分に対応するデジタル値が除去された前記蓄積信号のデジタル値を算出する
前記（３）に記載の撮像素子。
（５）  前記算出された蓄積信号のデジタル値を閾値と比較して、前記蓄積信号を生成した画素への光子の入射の有無をバイナリ判定するバイナリ判定部をさらに具備する前記（４）に記載の撮像素子。
（６）  前記比較部は、同一の前記オフセット量信号に対して前記オフセット信号比較結果を連続して複数回生成するとともに、同一の前記デジタル化対象信号に対して前記デジタル化対象信号比較結果を連続して複数回生成し、
前記カウント部は、前記連続して複数回生成されたオフセット信号比較結果のそれぞれのダウンカウントの値の加算値と、前記連続して複数回生成されたデジタル化対象信号比較結果のそれぞれのアップカウントの値の加算値とに基づいて前記蓄積信号のデジタル値を算出する前記（４）に記載の撮像素子。
（７）  前記保持部は、前記蓄積信号が増幅された信号における電荷を保持し、
前記比較部は、前記オフセット量信号比較結果を生成する場合には、前記保持された電荷と前記蓄積信号が増幅された信号とを相殺した信号を前記オフセット量信号として生成し、前記蓄積信号のデジタル値を算出する場合には、前記保持された電荷と前記リセット信号が増幅された信号とを相殺した信号をデジタル化対象信号として、前記ランプ波形の参照信号の電位と、前記デジタル化対象信号の電位とを比較してデジタル化対象信号比較結果を生成し、
前記カウント部は、前記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から前記オフセット量信号比較結果に基づいてダウンカウントを行い、前記蓄積信号のデジタル値を算出する場合には、前記ダウンカウント後のカウント値から前記デジタル化対象信号比較結果に基づいてアップカウントを行って、前記比較部のオフセット成分に対応するデジタル値が除去された前記蓄積信号のデジタル値を算出する
前記（２）に記載の撮像素子。
（８）  前記比較部は、前記増幅部において設定された倍率の増加に応じて減少する前記精度を用いて前記比較を行う前記（２）に記載の撮像素子。
（９）  前記増幅部は、前記算出部ごとに設けられるオペアンプまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータにより構成される前記（１）から（８）のいずれかに記載の撮像素子。
（１０）  前記増幅部は、前記画素ごとに設けられるソース接地型のアンプトランジスタにより構成される前記（１）から（８）のいずれかに記載の撮像素子。
（１１）  前記増幅部は、前記画素が出力した信号における電位を、前記信号を出力した画素のフローティングディフュージョンにおける電位にフィードバックさせるためのフィードバック回路により構成される前記（１）から（８）のいずれかに記載の撮像素子。
（１２）  光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
を具備する撮像装置。
（１３）  光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
を具備する電子機器。
（１４）  光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅手順と、
前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出手順と
を具備する撮像方法。
【符号の説明】
【０２５１】
１００  撮像素子
１１２  第１垂直駆動回路
１１４  レジスタ
１１５  垂直駆動回路
１１８  出力回路
２１０  ＲＥＦ信号生成部
４００  判定回路
４１０  ＡＣＤＳ部
４１１  比較器
４１２、４２３、４６４  スイッチ
４１３、４６２、４６３、４７１、４７２  キャパシタ
４２０  ＤＣＤＳ部
４２１  ＡＤ変換部
４２２  レジスタ
４２４  減算器
４４０  アンプ部
４６０  アンプ回路
４７０  比較器
４８０  カウンタ
【図１】
2013099723.tif 000004
【図２】
2013099723.tif 000005
【図３】
2013099723.tif 000006
【図４】
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【図５】
2013099723.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2013099723.tif 000013
【図１１】
2013099723.tif 000014
【図１２】
2013099723.tif 000015
【図１３】
2013099723.tif 000016
【図１４】
2013099723.tif 000017
【図１５】
2013099723.tif 000018
【図１６】
2013099723.tif 000019
【図１７】
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【図１８】
2013099723.tif 000021
【図１９】
2013099723.tif 000022
【手続補正書】
【提出日】平成26年5月27日(2014.5.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
比較器４７０は、＋端における電位（ＰＸＡＯＵＴの電位）と、−端における電位（ＲＥＦ信号の電位）とを比較して、電位が高い端子側に応じた信号を出力するものである。例えば、比較器４７０は、＋端における電位がＲＥＦ信号（「ＲＥＦ」と称する）の電位より高い場合には、最も高い電位（Ｈレベルと称する）の信号を出力し、ＰＸＡＯＵＴの電位がＲＥＦの電位より低い場合には、最も低い電位（Ｌレベルと称する）の信号を出力する。比較器４７０は、＋端における電位がリセット信号の電位の時と、＋端における電位が蓄積信号の電位の時との２回の比較を行う。＋端における電位がリセット信号の電位の時には、比較器４７０は、比較結果の信号（「ＣＭＯＵＴ」と示す）をカウンタ４８０に供給する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
バイナリ判定部６１１は、バイナリ判定を行うものである。このバイナリ判定部６１１は、正味のデジタル値と、バイナリ判定部６１１の参照信号（図１０では、「ＲＥＦ」と示す）とを比較して、画素３１０への光子の入射の有無をバイナリ判定し、その判定結果（図１０では「ＢＩＮＯＵＴ」と示す）を出力する。なお、参照信号（ＲＥＦ）は、光子入射なしの時に画素３１０が出力する信号（無信号）のデジタル値と、光子入射ありの時に画素３１０が出力する信号（無信号）のデジタル値との中間値付近の値が設定される（例えば、「０」と「１００」の中間の「５０」が参照信号）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正の内容】
【０１７６】
ここまでは、平均光子数λが「０．２１」であることを想定して説明したが、このような平均光子数λとカウント確率との関係は、空間的かつ時間的に光子が均一かつランダムに入射する場合には一意的である。すなわち、縦軸をカウント確率を示す軸とし、横軸を単位露光期間に各画素に入射する光子の平均光子数とすると、カウント確率と平均光子数との関係は、図１１のグラフの実線（線５１１）に示す関係になる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１７７
【補正方法】変更
【補正の内容】
【０１７７】
なお、図１１のグラフにおいて、鎖線（鎖線５１２）で示す平均光子数の位置は、入射した光子の約１０％がカウントロスされる位置（１０％検出ロス位置）を示す。約１０％のカウントロスを許容する場合には、平均光子数が「０．２１」以下の場合にはリニアリティを保証できるものとされる。これを撮像素子が生成したデジタル出力値の側からみれば、すなわち撮像素子が生成したデジタル値におけるカウント確率が「０．１８９４」以下である場合には、リニアリティを保証できる照度と露光条件で撮像したものと判断される。一方、カウント確率が「０．１８９４」を超えている場合（図６の圧縮領域５１３で示す範囲）には、カウントロスが多く、リニアリティを保証できないと判断される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１７８
【補正方法】変更
【補正の内容】
【０１７８】
なお、カウント確率と平均光子数との間には図１１のグラフに示すような関係があるため、このグラフに示すような関係を示すデータ（例えば、ポワソン分布またはポワソン分布に近似させた関数やテーブル）を保持させることにより、カウント値の補正を施すことができる。この補正は、まず、撮像素子が生成したデジタル値に基づいてカウント確率（「１」の値の画素の全画素における割合）を算出し、このカウント確率と、図１１のグラフに示す関係を示すデータとから平均光子数を算出する。そして、その算出した平均光子数から、撮像素子に入射した光子の数を算出する。この補正を行う場合には、リニアリティを保証できる範囲内で使用する場合（補正なしの場合）と比較して、一桁程度検出ダイナミックレンジを上げることが可能になる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０２０９
【補正方法】変更
【補正の内容】
【０２０９】
なお、図８において示したように、アンプ部４４０による増幅により、リセット信号のＡＤ変換にかかる時間が短縮される（×１／Ｎ倍）。このため、アンプ部４４０を設けない従来の方式と比較して、同じ検出時間内で複数回のサンプリングを行うことができる。また、リセット信号のＡＤ変換の開始（タイミングＴ１３）から蓄積信号のＡＤ変換の開始（タイミングＴ１８）までの時間が約１／Ｎと短縮されるため、デジタルＣＤＳによるランダムノイズの高周波成分の相殺効果を高めることができる。すなわち、アンプ回路による増幅と、複数サンプリングと、デジタルＣＤＳとを組み合わせることにより、ランダムノイズの低減の効果をより高めることができる。
【国際調査報告】
2013099723.tif 000023
2013099723.tif 000024
2013099723.tif 000025
2013099723.tif 000026