(57)【要約】  本開示は、暗電流の発生を抑制して、より良好な画質を得ることができる固体撮像素子および電子機器に関する。固体撮像素子は、半導体基板に対して配線が接続される接続部となる高濃度の拡散層と、拡散層の表面を覆うように成膜されるジャンクションリーク制御膜を備える。また、拡散層に対して配線を接続するために、半導体基板に積層された絶縁膜に形成される開口部の幅が、拡散層の幅よりも広く形成される。さらに、受光量に応じて電荷を発生する光電変換部で発生した電荷を蓄積する電荷蓄積部では、ジャンクションリーク制御膜がキャパシタ膜と兼用される。さらに、拡散層とジャンクションリーク制御膜との間に、シリコン酸化もしくは界面準位の低い酸化膜が形成される積層構造を有する。本技術は、例えば、CMOSイメージセンサに適用できる。
2013088984.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に対して配線が接続される接続部となる高濃度の拡散層と、
前記拡散層の表面を覆うように成膜されるジャンクションリーク制御膜と
を備える固体撮像素子。
【請求項２】
前記拡散層に対して前記配線を接続するために、前記半導体基板に積層された絶縁膜に形成される開口部の幅が、前記拡散層の幅よりも広く形成される
請求項１に記載の固体撮像素子。
【請求項３】
受光量に応じて電荷を発生する光電変換部で発生した電荷を蓄積する電荷蓄積部をさらに備え、
前記ジャンクションリーク制御膜は、前記電荷蓄積部のキャパシタ膜と兼用される
請求項１に記載の固体撮像素子。
【請求項４】
前記拡散層と前記ジャンクションリーク制御膜との間に、シリコン酸化もしくは界面準位の低い酸化膜が形成され、前記半導体基板に対して前記シリコン酸化もしくは界面準位の低い酸化膜および前記ジャンクションリーク制御膜が積層される積層構造を有する
請求項１に記載の固体撮像素子。
【請求項５】
照射される光の光量に応じた電荷を発生して蓄積する光電変換部と、
前記光電変換部の表面を覆うように成膜される暗電流抑制膜と
をさらに備え、
前記拡散層上の前記ジャンクションリーク制御膜と、前記光電変換部上の前記暗電流抑制膜との負固定電荷量が異なる
請求項１に記載の固体撮像素子。
【請求項６】
前記光電変換部上の前記暗電流抑制膜の負固定電荷量よりも、前記拡散層上の前記ジャンクションリーク制御膜の負固定電荷量が小さくなるように設定される
請求項５に記載の固体撮像素子。
【請求項７】
前記光電変換部上に形成される前記暗電流抑制膜は、前記第１の負固定電荷膜と前記第１の負固定電荷膜よりも固定電荷量の小さな第２の負固定電荷膜との積層構造とされ、
前記拡散層上に形成される前記ジャンクションリーク制御膜は、前記第２の負固定電荷膜により構成される
請求項６に記載の固体撮像素子。
【請求項８】
前記拡散層上に形成される前記ジャンクションリーク制御膜は、負固定電荷膜および正固定電荷膜の積層構造とされ、
前記光電変換部上に形成される前記暗電流抑制膜は、前記負固定電荷膜により構成される
請求項６に記載の固体撮像素子。
【請求項９】
前記光電変換部上に形成される前記暗電流抑制膜は、前記第１の負固定電荷膜と前記第１の負固定電荷膜よりも固定電荷量の小さな第２の負固定電荷膜との積層構造とされ、
前記拡散層上に形成される前記ジャンクションリーク制御膜は、前記第２の負固定電荷膜および正固定電荷膜の積層構造とされる
請求項６に記載の固体撮像素子。
【請求項１０】
半導体基板に対して配線が接続される接続部となる高濃度の拡散層と、
前記拡散層の表面を覆うように成膜されるジャンクションリーク制御膜と
を有する固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および電子機器に関し、特に、暗電流の発生を抑制して、より良好な画質を得ることができるようにした固体撮像素子および電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話機器や、デジタルスチルカメラ、デジタルビデオカメラなどの電子機器に搭載されているCMOS（Complementary Metal Oxide Semiconductor）イメージセンサについて、コスト削減を図るための小型化や、多画素化および高機能化などが進められている。【０００３】
一般的に、CMOSイメージセンサに入射した入射光は、例えば、画素が有する光電変換部であるＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷は、転送トランジスタを介して、浮遊拡散領域であるＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、増幅トランジスタが、ＦＤに蓄積されている電荷に応じたレベルの画素信号を出力する。【０００４】
従来、CMOSイメージセンサでは、画素の行ごとに、順次、ＰＤからＦＤに電荷が転送されてＦＤの電荷が読み出されるローリングシャッタ方式が採用されていた。ローリングシャッタ方式では、CMOSイメージセンサの上側の行と下側の行とで画素の露光タイミングが異なることより、画像に歪が発生することがあった。【０００５】
これに対し、画素ごとに電荷蓄積部を備えたCMOSイメージセンサでは、全ての画素で同時に、ＰＤから電荷蓄積部に電荷が転送された後に、順次、蓄積部からＦＤに電荷が転送されて読み出されるグローバルシャッタ方式が開発されている。グローバルシャッタ方式では、全ての画素の露光タイミングが一致するため、画像に歪が発生することを回避することができる。【０００６】
ところで、グローバルシャッタ方式を採用したCMOSイメージセンサでは、画素内に形成された電荷蓄積部や拡散層に電荷が蓄積される時間が、ローリングシャッタ方式よりも長くなる。そのため、電荷蓄積部の拡散層（高濃度のＮ型領域）における半導体基板の表面の電子の湧き出しが増加し、暗電流が増大することになる。【０００７】
そこで、本願出願人は、例えば、ＰＤの上方の遮光膜に負電荷を印加することによりホールを満たして、界面で発生する暗電流がホールに吸収されることにより、暗電流の発生を抑制することができる固体撮像素子を開発している。【０００８】
また、特許文献２に開示されているCMOSイメージセンサでは、画素内に容量膜を形成する工程や、画素内の容量に蓄積されている電荷を転送する通路に、拡散層部（高濃度Ｎ層）が形成されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１８２８８７号公報
【特許文献２】特開２０１１−１９９８１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、特許文献１に開示されているようにＰＤでの暗電流の発生を抑制するだけでなく、ＰＤ以外の部分においても暗電流が発生しており、画質に悪影響を与えることがあった。【００１１】
本開示は、このような状況に鑑みてなされたものであり、暗電流の発生を抑制して、より良好な画質を得ることができるようにするものである。
【課題を解決するための手段】
【００１２】
本開示の一側面の固体撮像素子は、半導体基板に対して配線が接続される接続部となる高濃度の拡散層と、前記拡散層の表面を覆うように成膜されるジャンクションリーク制御膜とを備える。【００１３】
本開示の一側面の電子機器は、半導体基板に対して配線が接続される接続部となる高濃度の拡散層と、前記拡散層の表面を覆うように成膜されるジャンクションリーク制御膜とを有する固体撮像素子を備える。【００１４】
本開示の一側面においては、半導体基板に対して配線が接続される接続部となる高濃度の拡散層の表面を覆うように、ジャンクションリーク制御膜が成膜される。
【発明の効果】
【００１５】
本開示の一側面によれば、暗電流の発生を抑制して、より良好な画質を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】画素の構成例を示す図である。
【図３】画素を構成する半導体基板の断面的な構成例を示す図である。
【図４】第１の構成例の画素におけるＮ型半導体領域の近傍での断面的な構成を示す図である。
【図５】第１の構成例の画素におけるＮ型半導体領域の近傍についての製造工程を示す図である。
【図６】第１の構成例の画素におけるＮ型半導体領域および第２の電荷蓄積部の近傍での断面的な構成を示す図である。
【図７】第２の構成例の画素におけるＮ型半導体領域の近傍での断面的な構成を示す図である。
【図８】第２の構成例の画素におけるＮ型半導体領域の近傍についての製造工程を示す図である。
【図９】ジャンクションリーク電流の評価結果を示す図である。
【図１０】第２の構成例の画素におけるＮ型半導体領域および第２の電荷蓄積部の近傍での断面的な構成を示す図である。
【図１１】負の固定電荷の大きさとジャンクションリーク電流との関係を説明する図である。
【図１２】第３の構成例である画素の断面的な構成を示す図である。
【図１３】第３の構成例の画素の製造工程を示す図である。
【図１４】第４の構成例である画素の断面的な構成を示す図である。
【図１５】第４の構成例の画素の製造工程を示す図である。
【図１６】第５の構成例である画素の断面的な構成を示す図である。
【図１７】第５の構成例の画素の製造工程を示す図である。
【図１８】積層構造を変更したときにおけるＮ型半導体領域の負固定電荷量の関係について説明する図である。
【図１９】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１８】
図１は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【００１９】
図１に示すように、固体撮像素子１１は、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７を備えて構成される。
【００２０】
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。
【００２１】
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平信号線２２を介して順次供給する。
【００２２】
カラム処理部１４は、それぞれの画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
【００２３】
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から順番に出力させるための駆動信号を、カラム処理部１４に順次供給する。
【００２４】
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
【００２５】
駆動制御部１７は、固体撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００２６】
次に、図２を参照して、画素２１の構成例について説明する。
【００２７】
図２に示すように、画素２１は、ＰＤ３１、第１の転送ゲート３２、第２の転送ゲート３３、第３の転送ゲート３４、リセットトランジスタ３５、第１の電荷蓄積部３６、第２の電荷蓄積部３７、増幅トランジスタ３８、選択トランジスタ３９、電荷排出ゲート４０、ＦＤ４１を備えて構成される。また、画素２１には、画素２１から画素信号を出力させるための定電流源４２が垂直信号線２３を介して接続されている。
【００２８】
ＰＤ３１は、光電変換部であり、画素２１に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。
【００２９】
第１の転送ゲート３２は、垂直駆動部１３から供給される転送信号ＴＧに従って駆動し、第１の転送ゲート３２がオンになると、ＰＤ３１に蓄積されている電荷が第１の電荷蓄積部３６に転送される。ここで、固体撮像素子１１では、ＰＤ３１から第１の電荷蓄積部３６への電荷の転送は、全てのＰＤ３１において同時に（同一のタイミングで）行われる。
【００３０】
第２の転送ゲート３３は、垂直駆動部１３から供給される転送信号ＦＧに従って駆動し、第２の転送ゲート３３がオンになると、第１の電荷蓄積部３６に蓄積されている電荷がＦＤ４１に転送される。
【００３１】
第３の転送ゲート３４は、垂直駆動部１３から供給される転送信号ＡＧに従って駆動し、第３の転送ゲート３４がオンになると、ＦＤ４１と第２の電荷蓄積部３７とが接続された状態となる。
【００３２】
リセットトランジスタ３５は、垂直駆動部１３から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ３５がオンになると、ＦＤ４１に蓄積されている電荷が電源電位ＶＤＲに排出されて、ＦＤ４１がリセットされる。
【００３３】
第１の電荷蓄積部３６は、一方の端子が第１の転送ゲート３２および第２の転送ゲート３３の間に接続されるとともに、他方の端子が接地（ＧＮＤ）されており、第１の転送ゲート３２を介してＰＤ３１から転送されてくる電荷を蓄積する。
【００３４】
第２の電荷蓄積部３７は、一方の端子が第３の転送ゲート３４を介してＦＤ４１に接続されるとともに、他方の端子が接地（ＧＮＤ）されており、第３の転送ゲート３４の駆動に従って、ＦＤ４１とともに電荷を蓄積する。
【００３５】
増幅トランジスタ３８は、ＰＤ３１で発生して第１の転送ゲート３２および第２の転送ゲート３３を介して転送され、ＦＤ４１に蓄積されている電荷に応じたレベルの画素信号を、選択トランジスタ３９を介して垂直信号線２３に出力する。
【００３６】
選択トランジスタ３９は、垂直駆動部１３から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ３９がオンになると、増幅トランジスタ３８から出力される画素信号が垂直信号線２３に出力可能な状態となる。
【００３７】
電荷排出ゲート４０は、垂直駆動部１３から供給される排出信号ＰＧに従って駆動し、電荷排出ゲート４０がオンになると、ＰＤ３１で発生して蓄積されている電荷が電源電位ＶＤＤに排出されてＰＤ３１がリセットされる。
【００３８】
ＦＤ４１は、増幅トランジスタ３８のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、ＰＤ３１で発生した電荷を蓄積する。また、ＰＤ３１で発生した電荷は、第３の転送ゲート３４がオフである場合にはＦＤ４１だけに蓄積され、第３の転送ゲート３４がオンである場合にはＦＤ４１および第２の電荷蓄積部３７で蓄積される。
【００３９】
ここで、画素２１において、第１の電荷蓄積部３６には、埋め込み型MOSキャパシタが使用され、第２の電荷蓄積部３７には、第１の電荷蓄積部３６よりも単位面積当たりの容量値が大きいキャパシタが使用される。これにより、飽和電荷量をより多く確保することができる。そして、低照度時にＰＤ３１で発生した電荷については、暗時特性の良好な第１の電荷蓄積部３６で蓄積される。一方、高照度時にＰＤ３１で発生した電荷については、第１の電荷蓄積部３６と、容量の大きな第２の電荷蓄積部３７とで蓄積されるように画素２１が駆動される。これにより、低照度であってもノイズが少なく、かつ、高照度にも対応したダイナミックレンジの広い画像を得ることができる。
【００４０】
次に、図３を参照して、画素２１を構成する半導体基板の断面的な構成例について説明する。
【００４１】
図３に示すように、画素２１は、半導体基板５１に対して形成され、半導体基板５１は、例えば、Ｎ型の半導体基板（N-sub）５２の表面側にＰ型ウェル５３が形成されて構成される。そして、Ｐ型ウェル５３には、Ｎ型半導体領域６１乃至６４、並びに、Ｐ型半導体領域６５および６６が形成され、Ｐ型ウェル５３の表面には、図示しない絶縁膜を介してゲート電極６７乃至６９が形成される。
【００４２】
Ｎ型半導体領域６１およびＰ型半導体領域６５によりＰＤ３１が構成され、Ｎ型半導体領域６２およびＰ型半導体領域６６により第１の電荷蓄積部３６が構成され、Ｎ型半導体領域６３によりＦＤ４１が構成される。
【００４３】
Ｎ型半導体領域６４は、第２の電荷蓄積部３７との電気的な接続を行うための配線を半導体基板５１に接続するためのコンタクトとなる拡散層であり、高濃度のＮ型からなる層（Ｎ＋）である。
【００４４】
ゲート電極６７は、ＰＤ３１および第１の電荷蓄積部３６の間の領域と、第１の電荷蓄積部３６とを覆うように形成され、第１の転送ゲート３２を構成する。ゲート電極６８は、第１の電荷蓄積部３６およびＦＤ４１の間の領域に形成され、第２の転送ゲート３３を構成する。ゲート電極６９は、ＦＤ４１およびＮ型半導体領域６４の間の領域に形成され、第３の転送ゲート３４を構成する。
【００４５】
このように構成されている画素２１では、ＰＤ３１において光を受光することにより発生した電荷は、ゲート電極６７に供給される転送信号ＴＧに従って第１の転送ゲート３２がオンになると、ＰＤ３１から第１の電荷蓄積部３６に転送される。そして、ゲート電極６８に供給される転送信号ＦＧに従って第２の転送ゲート３３がオンになると、第１の電荷蓄積部３６に蓄積されている電荷が、ＦＤ４１に転送される。このとき、ゲート電極６９に供給される転送信号ＡＧに従って第３の転送ゲート３４がオンになっていると、ＦＤ４１に転送された電荷は第２の電荷蓄積部３７にも蓄積される。
【００４６】
次に、図４を参照して、画素２１の第１の構成例について説明する。図４には、第１の構成例の画素２１におけるＮ型半導体領域の近傍での断面的な構成が示されている。
【００４７】
図４に示すように、半導体基板５１には、Ｎ型半導体領域６４から所定の間隔を設けてＰ型半導体領域７１が形成される。また、半導体基板５１の表面側から順に、絶縁膜７２、反射防止膜７３、ジャンクションリーク制御膜７４、層間膜７５、および配線７６が積層される。そして、Ｎ型半導体領域６４および配線７６を接続するように貫通電極７７が形成される。
【００４８】
Ｐ型半導体領域７１は、例えば、Ｎ型半導体領域６４の周囲を囲うように、Ｎ型半導体領域６４から所定の間隔を設けて形成される。
【００４９】
絶縁膜７２は、シリサイド防止膜（例えば、SiO/Sin）である。固体撮像素子１１では、画素２１以外に周辺回路（例えば、図１の垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７）を備えており、通常、シリサイド形成が行われるため、画素２１にもシリサイド防止膜が形成される。
【００５０】
反射防止膜７３は、表面型のCMOSイメージセンサにおいてＰＤ３１に入射する光の反射を防止するための機能を備えた絶縁膜（例えば、HS-SiN）である。また、反射防止膜７３は、コンタクト加工を行う際のストッパー層としての機能を備える。
【００５１】
また、絶縁膜７２および反射防止膜７３には、Ｎ型半導体領域６４が形成されている位置に対応して、開口部７８が形成されている。開口部７８は、Ｎ型半導体領域６４の全面が確実に開口するように、Ｎ型半導体領域６４よりも広い範囲、例えば、Ｎ型半導体領域６４およびＰ型半導体領域７１の間の領域も含めた範囲が開口されるように形成される。
【００５２】
ジャンクションリーク制御膜７４は、Ｎ型半導体領域６４の表面を覆うように形成され、Ｎ型半導体領域６４に対して負の固定電荷（例えば、HfO2であれば電荷量：-3E11cm-2）を有する固定電荷膜（例えば、HfO2やAl2O3など）である。ジャンクションリーク制御膜７４は、例えば、１〜１５ｎｍ程度の膜厚となるように形成される。
【００５３】
層間膜７５は、固体撮像素子１１を構成する半導体基板に積層される配線層において、複数層に形成される配線（配線７６や、図示しない他の配線）の間に形成され、それらの配線を絶縁する。
【００５４】
配線７６は、層間膜７５に積層するように形成され、第２の電荷蓄積部３７に接続される貫通電極（例えば、後述する図６の貫通電極８３）に接続される。
【００５５】
貫通電極７７は、ジャンクションリーク制御膜７４および層間膜７５を貫通するように形成されたコンタクトホールに形成され、Ｎ型半導体領域６４および配線７６を接続する。
【００５６】
次に、図５を参照して、画素２１におけるＮ型半導体領域６４の近傍の製造工程について説明する。
【００５７】
まず、第１の工程において、半導体基板５１に対してイオン注入（Ion Implantation）が行われＮ型半導体領域６４およびＰ型半導体領域７１がそれぞれ形成された後、半導体基板５１の表面に、絶縁膜７２および反射防止膜７３が成膜される。ここで、Ｐ型半導体領域７１は、Ｎ型半導体領域６４から所望の間隔をとって形成される。
【００５８】
次に、第２の工程において、反射防止膜７３の表面に、フォトレジスト膜７９が成膜される。フォトレジスト膜７９は、絶縁膜７２および反射防止膜７３に形成される開口部７８に対応して開口するようにパターニングされる。ここで、図５に示すように、フォトレジスト膜７９にパターニングされる開口幅ａは、Ｎ型半導体領域６４の幅ｂよりも幅広に形成される。
【００５９】
また、第３の工程において、絶縁膜７２および反射防止膜７３に開口部７８が形成され、フォトレジスト膜７９が除去される。このとき、Ｎ型半導体領域６４が物理的に削られることを回避するため、まず、絶縁膜７２で加工が停止するようにドライエッチングにより反射防止膜７３に対する加工が行われる。その後、例えば、希フッ化水素酸（DHF）を使用したウエットエッチングにより絶縁膜７２に対する加工が行われ、開口部７８が形成される。
【００６０】
そして、第４の工程において、ジャンクションリーク制御膜７４が全面に成膜される。また、ジャンクションリーク制御膜７４は所望のレイアウトに対してパターンニングされ、ドライエッチングによる加工が行われる。
【００６１】
その後、図４に示すように、ジャンクションリーク制御膜７４に対して層間膜７５が積層され、コンタクトホールが形成されて貫通電極７７が形成された後、配線７６が形成される。
【００６２】
以上のように、画素２１では、層間膜７５を積層する前に開口部７８を形成し、Ｎ型半導体領域６４を覆うように、Ｎ型半導体領域６４に対して負の固定電荷を有するジャンクションリーク制御膜７４が形成される。これにより、Ｎ型半導体領域６４の最表面において電子が湧き出す源（空乏層面積）を縮小させることができ、Ｎ型半導体領域６４から半導体基板５１に流れるジャンクションリーク電流を削減することができる。
【００６３】
つまり、固体撮像素子１１においてグローバルシャッタ方式を採用する場合には、ＰＤ３１から転送された電荷がＮ型半導体領域６４に蓄積される時間が長くなる。そのため、ジャンクションリーク制御膜７４が形成されていなければ、Ｎ型半導体領域６４の表面から電子の湧き出しが増加し、画素２１の暗電流特性が悪化することが懸念されていた。これに対し、画素２１では、ジャンクションリーク制御膜７４を形成することにより、画素２１の暗電流特性が悪化することを回避することができる。
【００６４】
特に、画素２１のＮ型半導体領域６４に対して、Ｎ型半導体領域６４よりも幅広に開口部７８が形成されるので、Ｎ型半導体領域６４の表面を確実に覆うようにジャンクションリーク制御膜７４を形成することができる。このように、Ｎ型半導体領域６４の全表面をジャンクションリーク制御膜７４で覆うことにより、ジャンクションリーク電流の発生を最大限に抑制することができる。
【００６５】
また、ジャンクションリーク電流を削減することにより、画素２１の内部における暗電流を抑制することができ、固体撮像素子１１において撮像される画像に、暗電流によるノイズが発生することを抑制することができるので、画質を向上させることができる。
【００６６】
なお、ジャンクションリーク制御膜７４は、例えば、第２の電荷蓄積部３７におけるキャパシタ膜を兼ねることができる。
【００６７】
図６には、画素２１におけるＮ型半導体領域６４および第２の電荷蓄積部３７の近傍での断面的な構成が示されている。なお、図６において、Ｎ型半導体領域６４の近傍の構成は、図４と共通しており、その詳細な説明は省略する。
【００６８】
図６に示すように、第２の電荷蓄積部３７は、半導体基板５１に積層される下部電極８１と、下部電極８１に対してジャンクションリーク制御膜７４を介して積層される上部電極８２とにより構成される。
【００６９】
下部電極８１は、例えば、ポリシリコン電極であり、貫通電極８３を介して配線７６に接続されている。つまり、下部電極８１は、貫通電極８３、配線７６、および貫通電極７７を介して、Ｎ型半導体領域６４に接続されている。一方、上部電極８２は、貫通電極８４および配線８５を介して接地されている。
【００７０】
このように、ジャンクションリーク制御膜７４は、第２の電荷蓄積部３７を構成する下部電極８１および上部電極８２に挟み込まれるように形成され、第２の電荷蓄積部３７のキャパシタ膜を兼ねることができる。
【００７１】
つまり、画素２１の製造する際に、Ｎ型半導体領域６４に対してジャンクションリーク制御膜７４を成膜するのと同時に、第２の電荷蓄積部３７のキャパシタ膜を成膜することができる。これにより、画素２１の製造工程を短縮することができる。
【００７２】
次に、図７を参照して、第２の構成例である画素２１Ａについて説明する。画素２１Ａは、図２および図３を参照して説明した画素２１と同様に構成されており、Ｎ型半導体領域６４における第２の電荷蓄積部３７との接続構成が、図４を参照して説明した接続構成と異なっている。
【００７３】
図７には、画素２１ＡにおけるＮ型半導体領域６４の近傍での断面的な構成が示されている。
【００７４】
図７に示すように、画素２１Ａは、Ｎ型半導体領域６４が形成された半導体基板５１に対して、シリコン酸化もしくは界面準位の低い酸化膜９１が成膜されている点で、図４の画素２１と異なって構成されている。そして、図４の画素２１では、貫通電極７７が直接的にＮ型半導体領域６４に接する構成であったのに対し、画素２１Ａでは、貫通電極７７およびＮ型半導体領域６４の間に、シリコン酸化もしくは界面準位の低い酸化膜９１が介在する構成となっている。
【００７５】
即ち、画素２１Ａは、半導体基板５１の表面側から順に、シリコン酸化もしくは界面準位の低い酸化膜９１、絶縁膜７２、反射防止膜７３、ジャンクションリーク制御膜７４、層間膜７５、および配線７６が積層される。そして、ジャンクションリーク制御膜７４は、絶縁膜７２および反射防止膜７３に開口部７８が形成された後に、シリコン酸化もしくは界面準位の低い酸化膜９１を介して、Ｎ型半導体領域６４の表面を覆うように形成される。このように、画素２１Ａでは、半導体基板５１に対してシリコン酸化もしくは界面準位の低い酸化膜９１およびジャンクションリーク制御膜７４が積層される積層構造を有する構成が採用されている。
【００７６】
ここで、ジャンクションリーク制御膜７４としては、例えば、シリコン、ハフニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイドなどの元素のうちの、少なくとも１つの元素を含む絶縁膜を使用することができる。さらに、ジャンクションリーク制御膜７４としては、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、または、五酸化タンタル（Ｔａ２Ｏ５）の中から選択される酸化物を使用することができる。
【００７７】
次に、図８を参照して、画素２１ＡにおけるＮ型半導体領域６４の近傍の製造工程について説明する。
【００７８】
まず、第１の工程において、通常のCMOSプロセスにより半導体基板５１にＮ型半導体領域６４およびＰ型半導体領域７１を形成した後、半導体基板５１に対して、例えば、希フッ化水素酸（DHF）を用いて下地酸化膜や自然酸化膜を除去する処理が行われる。そして、半導体基板５１の表面に、シリコン酸化もしくは界面準位の低い酸化膜９１が成膜される。例えば、温度を900℃とし、O2/H2の濃度を１０％とし、１０秒あたり３ｎｍ程度の条件で熱酸化膜を形成することにより、シリコン酸化が行われる。そして、シリコン酸化もしくは界面準位の低い酸化膜９１に対して、絶縁膜７２および反射防止膜７３が成膜される。
【００７９】
次に、第２の工程において、ジャンクションリーク制御膜７４を、シリコン酸化もしくは界面準位の低い酸化膜９１上に成膜するためのパターニングが行われる。つまり、図８に示すように、フォトレジスト膜７９が、絶縁膜７２および反射防止膜７３に形成される開口部７８に対応して開口するようにパターニングされて、反射防止膜７３の表面に成膜される。ここで、図８に示すように、フォトレジスト膜７９にパターニングされる開口幅ａは、Ｎ型半導体領域６４の幅ｂよりも幅広に形成される。
【００８０】
続いて、第３の工程において、フォトレジスト膜７９のパターニングに従ったドライエッチングにより開口部７８が形成される。このとき、Ｎ型半導体領域６４が物理的に削られることを回避するため、まず、絶縁膜７２で加工が停止するようにドライエッチングにより反射防止膜７３に対する加工が行われる。その後、開口部７８の底面にシリコン酸化もしくは界面準位の低い酸化膜９１が露出するように、例えば、希フッ化水素酸（DHF）を使用したウエットエッチングにより絶縁膜７２の残膜が剥離される。その後、フォトレジスト膜７９が除去される。
【００８１】
そして、第４の工程において、開口部７８の底面に露出したシリコン酸化もしくは界面準位の低い酸化膜９１上に、例えば、膜厚が１〜１５ｎｍ程度となるようにジャンクションリーク制御膜７４が成膜される。また、ジャンクションリーク制御膜７４は所望のレイアウトに対してパターンニングされ、ドライエッチングによる加工が行われる。
【００８２】
その後、図７に示すように、ジャンクションリーク制御膜７４に対して層間膜７５が積層され、ジャンクションリーク制御膜７４および層間膜７５にコンタクトホールが形成されて貫通電極７７が形成された後、配線７６が形成される。ここで、貫通電極７７の上端は、配線７６に対して直接的に接続され、貫通電極７７の下端は、シリコン酸化もしくは界面準位の低い酸化膜９１を介してＮ型半導体領域６４と接続される。
【００８３】
以上のように、画素２１Ａでは、開口部７８において、半導体基板５１に対して、シリコン酸化もしくは界面準位の低い酸化膜９１を介してジャンクションリーク制御膜７４が積層される積層構造が採用される。これにより、画素２１Ａは、Ｎ型半導体領域６４の表面から半導体基板５１に流れるジャンクションリーク電流を抑制する効果を向上させることができる。
【００８４】
即ち、画素２１Ａでは、シリコン酸化もしくは界面準位の低い酸化膜９１上にジャンクションリーク制御膜７４が積層する積層構造によって、Ｎ型半導体領域６４の表面における界面準位を低く維持しつつ、空乏層面積を縮小することができる。従って、画素２１Ａは、電界が強い状態であっても画素２１の構成よりも、ジャンクションリーク電流の発生を低減することができ、画素２１よりも、電界の強い状態における暗電流の増加を抑止することができる。
【００８５】
図９は、Ｎ型半導体領域６４の表面におけるジャンクションリーク電流の評価結果を示す図である。
【００８６】
図９には、Ｎ型半導体領域６４が形成された半導体基板５１に対して形成する絶縁膜として、３つの構成を採用した場合における簡易電気特性の結果が示されている。例えば、図９の中央には、画素２１Ａの構成、即ち、半導体基板５１に対してシリコン酸化もしくは界面準位の低い酸化膜９１およびジャンクションリーク制御膜７４が積層される積層構造を採用した構成におけるリーク量が示されている。また、図９の右側には、画素２１の構成、即ち、半導体基板５１に対してジャンクションリーク制御膜７４が積層された構造を採用した構成におけるリーク量が示されている。また、図９の左側には、半導体基板５１に対して、絶縁膜としてTEOS（Tetraethoxysilane：テトラエトキシシラン）膜が積層された構造を採用した構成におけるリーク量が示されている。
【００８７】
図９に示すように、画素２１Ａの構成におけるリーク量は2.40055E-11[A]であり、画素２１の構成におけるリーク量は2.96183E-11[A]であり、絶縁膜としてTEOS膜を採用した構成におけるリーク量は3.10418 E-11[A]であった。このように、半導体基板５１に対してシリコン酸化もしくは界面準位の低い酸化膜９１およびジャンクションリーク制御膜７４が積層される積層構造を採用することにより、他の構成よりも、ジャンクションリーク電流の発生を抑制することができる。
【００８８】
また、図１０に示すように、画素２１Ａにおいても、図６を参照して説明したような構成、即ち、ジャンクションリーク制御膜７４が、第２の電荷蓄積部３７におけるキャパシタ膜を兼ねる構成を採用することができる。
【００８９】
図１０には、Ｎ型半導体領域６４および第２の電荷蓄積部３７の近傍における断面的な構成例が示されている。なお、図１０において、図６と共通する構成については、その詳細な説明は省略する。
【００９０】
図１０に示すように、画素２１Ａは、半導体基板５１の表面に成膜されたシリコン酸化もしくは界面準位の低い酸化膜９１上にジャンクションリーク制御膜７４が積層する積層構造とされている。また、画素２１Ａでは、シリコン酸化もしくは界面準位の低い酸化膜９１を介して下部電極８１が半導体基板５１に積層されている。そして、ジャンクションリーク制御膜７４は、第２の電荷蓄積部３７を構成する下部電極８１および上部電極８２に挟み込まれるように形成され、第２の電荷蓄積部３７のキャパシタ膜を兼ねる構成とされている。
【００９１】
ところで、固体撮像素子１１においては、上述したように、第２の電荷蓄積部３７に接続される拡散層部であるＮ型半導体領域６４における暗電流を低減するのに加えて、ＰＤ３１における暗電流を低減することも求められている。一般的に、負固定電荷量の大きな膜ほどＰＤ３１上の暗電流を低減することができる。そこで、画素２１において、負固定電荷量の大きなジャンクションリーク制御膜７４（例えば、Al2O3）を形成することにより、ＰＤ３１における暗電流を低減することができると考えられる。
【００９２】
図１１を参照して、負固定電荷量の大きなジャンクションリーク制御膜７４を用いた場合と、負固定電荷量の小さなジャンクションリーク制御膜７４を用いた場合とにおけるＮ型半導体領域６４でのジャンクションリーク電流について説明する。
【００９３】
図１１のＡには、図４と同様に、ジャンクションリーク制御膜７４が形成された画素２１の断面的な構成が示されている。なお、図１１では、図４のようなＮ型半導体領域６４の近傍だけでなく、ＰＤ３１が形成される部分も含む画素２１の断面的な構成が示されているが、第１の電荷蓄積部３６（図３）や、絶縁膜７２および反射防止膜７３（図４）の図示は省略されている。
【００９４】
そして、図１１のＢに示すように、負固定電荷量の小さなジャンクションリーク制御膜７４（例えば、HfO2）を用いた場合には、Ｎ型半導体領域６４におけるジャンクションリーク電流の発生を抑制することができる。即ち、この場合、ジャンクションリーク制御膜７４が形成されない構成（負電荷なし）よりも、Ｎ型半導体領域６４におけるジャンクションリーク電流を減少させることができる。しかしながら、この場合、ＰＤ３１における暗電流を低減させることはできない。
【００９５】
一方、ＰＤ３１における暗電流を低減することを目的として負固定電荷量の大きなジャンクションリーク制御膜７４（例えば、Al2O3）を用いた場合には、Ｎ型半導体領域６４において電界が増加してジャンクションリーク電流が大量に発生することになる。即ち、この場合、ジャンクションリーク制御膜７４が形成されない構成（負電荷なし）よりもジャンクションリーク電流が増加することになる。
【００９６】
このように、Ｎ型半導体領域６４におけるジャンクションリーク電流の発生を抑制することと、ＰＤ３１における暗電流を低減することとを両立させることは困難であった。
【００９７】
次に、図１２を参照して、第３の構成例である画素２１Ｂについて説明する。
【００９８】
図１２に示すように、画素２１Ｂでは、半導体基板５１に対してＮ型半導体領域６１およびＰ型半導体領域６５が接合して形成されることによりＰＤ３１が構成され、ゲート電極６８を介して形成されるＮ型半導体領域６３によりＦＤ４１が構成される。また、ＦＤ４１からゲート電極６９を介して、第２の電荷蓄積部３７に接続するためのコンタクトとなるＮ型半導体領域６４が形成され、Ｎ型半導体領域６４から所定の間隔を設けてＰ型半導体領域７１が形成されている。
【００９９】
そして、画素２１Ｂでは、ＰＤ３１上に第１の負固定電荷膜１０１および第２の負固定電荷膜１０２が積層するように形成され、Ｎ型半導体領域６４上に第２の負固定電荷膜１０２が単層で形成される。これにより、画素２１Ｂは、ＰＤ３１における負固定電荷量と、Ｎ型半導体領域６４における負固定電荷量とが異なるように構成することができる。
【０１００】
さらに、第２の負固定電荷膜１０２の負固定電荷量が、第１の負固定電荷膜１０１の負固定電荷量よりも小さくなるように材料が選択される。これにより、画素２１Ｂは、ＰＤ３１における負固定電荷量よりも、Ｎ型半導体領域６４における負固定電荷量が小さくなるように構成することができる。
【０１０１】
従って、画素２１Ｂは、Ｎ型半導体領域６４におけるジャンクションリーク電流の発生を抑制するとともに、ＰＤ３１における暗電流を低減することができる。つまり、画素２１Ｂにおいて、第２の負固定電荷膜１０２によりジャンクションリーク制御膜が構成され、第１の負固定電荷膜１０１および第２の負固定電荷膜１０２の積層構造により暗電流抑制膜が構成される。
【０１０２】
次に、図１３を参照して、画素２１Ｂの製造工程について説明する。
【０１０３】
まず、従来のCMOSイメージセンサを製造するプロセスと同様に、半導体基板５１にSTI（Shallow Trench Isolation)およびSW（Side Wall）が形成される。その後、半導体基板５１に対して、Ｎ型のイオン種（例えば、ＰやＡｓ等）をイオン注入することによりＮ型半導体領域６４が形成される。また、半導体基板５１に対して、Ｎ型半導体領域６４から所望の間隔をとってＰ型のイオン種（例えば、ＢやＢＦ２等）をイオン注入することによりＰ型半導体領域７１が形成される。そして、例えば、希フッ化水素酸（DHF）を用いて半導体基板５１から下地酸化膜や自然酸化膜などを除去し、高温アンモニア加水処理を行うことで界面処理を実施する。
【０１０４】
その後、第１の工程において、例えば、Al2O3を膜厚１〜１５ｎｍ程度で成膜することにより、第１の負固定電荷膜１０１を形成する。
【０１０５】
次に、第２の工程において、半導体基板５１にフォトレジスト膜７９が成膜され、フォトレジスト膜７９がＮ型半導体領域６４よりも幅広に開口するようにリソグラフィによりパターニングが行われる。そして、ドライエッチング、または、希フッ化水素酸（DHF）を使用したウエットエッチングにより、Ｎ型半導体領域６４の上部にある第１の負固定電荷膜１０１が除去される。
【０１０６】
そして、第３の工程において、フォトレジスト膜７９が除去され、高温アンモニア加水処理を行うことで下地の上に界面処理を実施した後、例えば、HfO2を膜厚１〜１５ｎｍ程度で成膜することにより、第２の負固定電荷膜１０２を形成する。その後、図１２に示すように、第２の負固定電荷膜１０２に対して層間膜７５が積層され、コンタクトホールが形成されて貫通電極７７が形成された後、配線７６が形成される。
【０１０７】
以上のように、画素２１Ｂは、ＰＤ３１に対しては、第１の負固定電荷膜１０１および第２の負固定電荷膜１０２の積層構造とする一方、Ｎ型半導体領域６４に対しては、第２の負固定電荷膜１０２のみを積層する構造となるように製造される。
【０１０８】
そして、第１の負固定電荷膜１０１の負固定電荷量が第２の負固定電荷膜１０２の負固定電荷量よりも大きくなるように材料が選択されることで、ＰＤ３１における負固定電荷量が、Ｎ型半導体領域６４における負固定電荷量よりも大きくなる関係を有する構成となる。これにより、Ｎ型半導体領域６４におけるジャンクションリーク電流の発生を抑制するとともに、ＰＤ３１における暗電流を低減することができる画素２１Ｂを製造することができる。
【０１０９】
次に、図１４を参照して、第４の構成例である画素２１Ｃについて説明する。
【０１１０】
図１４に示す画素２１Ｃは、図１２の画素２１Ｂと同様に、ＰＤ３１における負固定電荷量が、Ｎ型半導体領域６４における負固定電荷量よりも大きくなる関係を有する構成とされる。但し、画素２１Ｃは、Ｎ型半導体領域６４において第１の負固定電荷膜１０１および正固定電荷膜１０３の積層構造とする一方、ＰＤ３１において第１の負固定電荷膜１０１のみを積層する構造とされる点で、図１２の画素２１Ｂと異なる構成とされる。なお、その他の点において、画素２１Ｃは、図１２の画素２１Ｂと同様に構成されており、その詳細な説明は省略する。
【０１１１】
つまり、画素２１Ｃでは、ＰＤ３１上に第１の負固定電荷膜１０１が形成され、Ｎ型半導体領域６４上に第１の負固定電荷膜１０１および正固定電荷膜１０３が積層するように形成される。これにより、画素２１Ｃは、ＰＤ３１における負固定電荷量と、Ｎ型半導体領域６４における負固定電荷量とが異なるように構成することができる。さらに、画素２１Ｃは、ＰＤ３１における負固定電荷量よりも、Ｎ型半導体領域６４における負固定電荷量が小さくなるように構成することができる。
【０１１２】
従って、画素２１Ｃは、Ｎ型半導体領域６４におけるジャンクションリーク電流の発生を抑制するとともに、ＰＤ３１における暗電流を低減することができる。つまり、画素２１Ｃにおいて、第１の負固定電荷膜１０１および正固定電荷膜１０３の積層構造によりジャンクションリーク制御膜が構成され、第１の負固定電荷膜１０１により暗電流抑制膜が構成される。
【０１１３】
次に、図１５を参照して、画素２１Ｃの製造工程について説明する。
【０１１４】
まず、画素２１Ｂの製造工程と同様に、半導体基板５１にＮ型半導体領域６４およびＰ型半導体領域７１が形成される。その後、第１の工程において、Al2O3を成膜することにより第１の負固定電荷膜１０１を形成し、第１の負固定電荷膜１０１の上に、シリコン酸化膜やシリコン窒化膜を成膜することにより正固定電荷膜１０３が形成される。
【０１１５】
次に、第２の工程において、半導体基板５１にフォトレジスト膜７９が成膜され、フォトレジスト膜７９に対してＰＤ３１が形成されている部分にリソグラフィによりパターニングが行われる。
【０１１６】
そして、第３の工程において、ドライエッチングまたはウエットエッチングにより、ＰＤ３１の上部にある正固定電荷膜１０３が除去され、フォトレジスト膜７９が除去される。ここで、正固定電荷膜１０３を除去する際、正固定電荷膜１０３の下地となる第１の負固定電荷膜１０１が完全に除去されることを回避するため、画素２１Ｃの第１の負固定電荷膜１０１を、図１２の画素２１Ｂの第１の負固定電荷膜１０１よりも膜厚に形成するなどの調整が施される。
【０１１７】
その後、図１４に示すように、第２の負固定電荷膜１０２および正固定電荷膜１０３に対して層間膜７５が積層され、コンタクトホールが形成されて貫通電極７７が形成された後、配線７６が形成される。
【０１１８】
以上のように、画素２１Ｃは、ＰＤ３１に対しては、第１の負固定電荷膜１０１のみを積層する構造とする一方、Ｎ型半導体領域６４に対しては、第１の負固定電荷膜１０１および正固定電荷膜１０３の積層構造となるように製造される。これにより、ＰＤ３１における負固定電荷量が、Ｎ型半導体領域６４における負固定電荷量よりも大きくなる関係を有する構成となる。従って、Ｎ型半導体領域６４におけるジャンクションリーク電流の発生を抑制するとともに、ＰＤ３１における暗電流を低減することができる画素２１Ｃを製造することができる。
【０１１９】
次に、図１６を参照して、第５の構成例である画素２１Ｄについて説明する。
【０１２０】
図１６に示す画素２１Ｄは、図１２の画素２１Ｂと同様に、ＰＤ３１における負固定電荷量が、Ｎ型半導体領域６４における負固定電荷量よりも大きくなる関係を有する構成とされる。但し、画素２１Ｄは、Ｎ型半導体領域６４において第２の負固定電荷膜１０２および正固定電荷膜１０３の積層構造とする一方、ＰＤ３１において第１の負固定電荷膜１０１および第２の負固定電荷膜１０２の積層構造とする点で、図１２の画素２１Ｂと異なる構成とされる。なお、その他の点において、画素２１Ｄは、図１２の画素２１Ｂと同様に構成されており、その詳細な説明は省略する。
【０１２１】
つまり、画素２１Ｄでは、ＰＤ３１上に第１の負固定電荷膜１０１および第２の負固定電荷膜１０２が積層するように形成され、Ｎ型半導体領域６４上に第２の負固定電荷膜１０２および正固定電荷膜１０３が積層するように形成される。さらに、画素２１Ｄは、ＰＤ３１における負固定電荷量よりも、Ｎ型半導体領域６４における負固定電荷量が小さくなるように構成することができる。
【０１２２】
従って、画素２１Ｄは、Ｎ型半導体領域６４におけるジャンクションリーク電流の発生を抑制するとともに、ＰＤ３１における暗電流を低減することができる。つまり、画素２１Ｄにおいて、第２の負固定電荷膜１０２および正固定電荷膜１０３の積層構造によりジャンクションリーク制御膜が構成され、第１の負固定電荷膜１０１および第２の負固定電荷膜１０２の積層構造により暗電流抑制膜が構成される。
【０１２３】
次に、図１７を参照して、画素２１Ｄの製造工程について説明する。
【０１２４】
まず、画素２１Ｂの製造工程と同様に、半導体基板５１にＮ型半導体領域６４およびＰ型半導体領域７１が形成される。その後、第１の工程において、Al2O3を成膜することにより第１の負固定電荷膜１０１を形成し、画素２１Ｂの第２の工程と同様に、Ｎ型半導体領域６４の上部にある第１の負固定電荷膜１０１が除去された後、第２の負固定電荷膜１０２および正固定電荷膜１０３を積層して形成する。
【０１２５】
次に、第２の工程において、半導体基板５１にフォトレジスト膜７９が成膜され、フォトレジスト膜７９に対してＰＤ３１が形成されている部分にリソグラフィによりパターニングが行われる。
【０１２６】
そして、第３の工程において、ドライエッチング、または、希フッ化水素酸（DHF）や高温リン酸などを使用したウエットエッチングにより、ＰＤ３１の上部にある正固定電荷膜１０３が除去され、フォトレジスト膜７９が除去される。ここで、正固定電荷膜１０３を除去する際、正固定電荷膜１０３の下地となる第２の負固定電荷膜１０２を除去してもよいが、最下層のる第１の負固定電荷膜１０１が完全に除去されることが回避されるように膜厚を調整して第１の負固定電荷膜１０１が形成されている。
【０１２７】
その後、図１６に示すように、第２の負固定電荷膜１０２および正固定電荷膜１０３に対して層間膜７５が積層され、コンタクトホールが形成されて貫通電極７７が形成された後、配線７６が形成される。
【０１２８】
以上のように、画素２１Ｄは、ＰＤ３１に対しては、第１の負固定電荷膜１０１および第２の負固定電荷膜１０２の積層構造とする一方、Ｎ型半導体領域６４に対しては、第２の負固定電荷膜１０２および正固定電荷膜１０３の積層構造となるように製造される。これにより、ＰＤ３１における負固定電荷量が、Ｎ型半導体領域６４における負固定電荷量よりも大きくなる関係を有する構成となる。従って、Ｎ型半導体領域６４におけるジャンクションリーク電流の発生を抑制するとともに、ＰＤ３１における暗電流を低減することができる画素２１Ｄを製造することができる。
【０１２９】
ここで、図１８を参照して、積層構造を変更したときにおけるＮ型半導体領域６４の負固定電荷量の関係について説明する。
【０１３０】
図１８には、Ｎ型半導体領域６４に対する積層構造を変更したときのフラットバンド電圧が示されており、例えば、図４の画素２１の構造においてジャンクションリーク制御膜７４としてAl2O3を成膜した場合における１８Ｖのフラットバンド電圧を適用したときとの比較が示されている。
【０１３１】
図１８に示すように、図４の画素２１においてジャンクションリーク制御膜７４としてAl2O3だけを積層した構造に対して、図１４の画素２１Ｃの構造、即ち、第１の負固定電荷膜１０１としてAl2O3を成膜し、正固定電荷膜１０３を積層する積層構造とすることで、フラットバンド電圧を低減させることができる。
【０１３２】
また、図１２の画素２１Ｂの構造、即ち、第１の負固定電荷膜１０１としてHfO2を成膜した構造に対して、図１６の画素２１Ｄの構造、即ち、第１の負固定電荷膜１０１としてHfO2を成膜し、正固定電荷膜１０３を積層する積層構造とすることで、フラットバンド電圧を低減させることができる。
【０１３３】
また、図１４の画素２１Ｃの構造とすることによるフラットバンド電圧の低減、および、図１６の画素２１Ｄの構造とすることによるフラットバンド電圧の低減は、膜厚やアニールなどで調整することができる。そして、その調整の度合いは、固体撮像素子１１や画素設計で異なるものとすることができ、デバイスごとに適切な負固定電荷となるように調整される。
【０１３４】
なお、本実施の形態では、半導体基板５１に対してＮ型半導体領域６４およびＰ型半導体領域７１を形成する構造について説明したが、上述した全ての画素２１の構成例において、イオン注入の構造を変更してもよい。即ち、半導体基板５１に対して、第２の電荷蓄積部３７との接続部となる拡散層として高濃度のＰ型の半導体領域（Ｐ型のイオン種：ＢやＢＦ２等）を形成し、この拡散層から所定の間隔を設けてＮ型の半導体領域（Ｎ型のイオン種：ＰやＡｓ等）を形成してもよい。
【０１３５】
なお、固体撮像素子１１は、例えば、半導体基板５１に対して配線層が積層される表面側から入射光が照射される表面照射型のCMOSイメージセンサ、および、半導体基板５１に対して配線層が積層される表面とは反対側の面となる裏面側から入射光が照射される裏面照射型のCMOSイメージセンサのどちらにも適用することができる。
【０１３６】
また、上述したような固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１３７】
図１９は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１３８】
図１９に示すように、撮像装置２０１は、光学系２０２、撮像素子２０３、信号処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１３９】
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子２０３に導き、撮像素子２０３の受光面（センサ部）に結像させる。
【０１４０】
撮像素子２０３としては、上述した構成例の固体撮像素子１１が適用される。撮像素子２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電荷が蓄積される。そして、撮像素子２０３に蓄積された電荷に応じた信号が信号処理回路２０４に供給される。
【０１４１】
信号処理回路２０４は、撮像素子２０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
【０１４２】
このように構成されている撮像装置２０１では、撮像素子２０３として、上述した構成例の画素２１を有する固体撮像素子１１を適用することにより、暗電流の発生を抑止し、より良好な画質を得ることができる。
【０１４３】
なお、本技術は以下のような構成も取ることができる。
（１）
半導体基板に対して配線が接続される接続部となる高濃度の拡散層と、
前記拡散層の表面を覆うように成膜されるジャンクションリーク制御膜
を備える固体撮像素子。
（２）
前記拡散層に対して前記配線を接続するために、前記半導体基板に積層された絶縁膜に形成される開口部の幅が、前記拡散層の幅よりも広く形成される
上記（１）に記載の固体撮像素子。
（３）
受光量に応じて電荷を発生する光電変換部で発生した電荷を蓄積する電荷蓄積部をさらに備え、
前記ジャンクションリーク制御膜は、前記電荷蓄積部のキャパシタ膜と兼用される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記拡散層と前記ジャンクションリーク制御膜との間に、シリコン酸化もしくは界面準位の低い酸化膜が形成され、前記半導体基板に対して前記シリコン酸化もしくは界面準位の低い酸化膜および前記ジャンクションリーク制御膜が積層される積層構造を有する
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
照射される光の光量に応じた電荷を発生して蓄積する光電変換部と、
前記光電変換部の表面を覆うように成膜される暗電流抑制膜と
をさらに備え、
前記拡散層上の前記ジャンクションリーク制御膜と、前記光電変換部上の前記暗電流抑制膜との負固定電荷量が異なる
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記光電変換部上の前記暗電流抑制膜の負固定電荷量よりも、前記拡散層上の前記ジャンクションリーク制御膜の負固定電荷量が小さくなるように設定される
上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
前記光電変換部上に形成される前記暗電流抑制膜は、前記第１の負固定電荷膜と前記第１の負固定電荷膜よりも固定電荷量の小さな第２の負固定電荷膜との積層構造とされ、
前記拡散層上に形成される前記ジャンクションリーク制御膜は、前記第２の負固定電荷膜により構成される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記拡散層上に形成される前記ジャンクションリーク制御膜は、負固定電荷膜および正固定電荷膜の積層構造とされ、
前記光電変換部上に形成される前記暗電流抑制膜は、前記負固定電荷膜により構成される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（９）
前記光電変換部上に形成される前記暗電流抑制膜は、前記第１の負固定電荷膜と前記第１の負固定電荷膜よりも固定電荷量の小さな第２の負固定電荷膜との積層構造とされ、
前記拡散層上に形成される前記ジャンクションリーク制御膜は、前記第２の負固定電荷膜および正固定電荷膜の積層構造とされる
上記（１）から（６）までのいずれかに記載の固体撮像素子。
【０１４４】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１４５】
１１  固体撮像素子，  １２  画素アレイ部，  １３  垂直駆動部，  １４  カラム処理部，  １５  水平駆動部，  １６  出力部，  １７  駆動制御部，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ３１  ＰＤ，  ３２  第１の転送ゲート，  ３３  第２の転送ゲート，  ３４  第３の転送ゲート，  ３５  リセットトランジスタ，  ３６  第１の電荷蓄積部，  ３７  第２の電荷蓄積部，  ３８  増幅トランジスタ，  ３９  選択トランジスタ，  ４０  電荷排出ゲート，  ４１  ＦＤ，  ４２  定電流源，  ５１  半導体基板，  ５２  Ｎ型の半導体基板，  ５３  Ｐ型ウェル，  ６１乃至６４  Ｎ型半導体領域，  ６５および６６  Ｐ型半導体領域，  ６７乃至６９  ゲート電極，  ７１  Ｐ型半導体領域，  ７２  絶縁膜，  ７３  反射防止膜，  ７４  ジャンクションリーク制御膜，  ７５  層間膜，  ７６  配線，  ７７  貫通電極，  ８１  下部電極，  ８２  上部電極，  ８３および８４  貫通電極，  ８５  配線，  ９１  シリコン酸化もしくは界面準位の低い酸化膜，  １０１  第１の負固定電荷膜，  １０２  第２の負固定電荷膜，  １０３  正固定電荷膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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