(57)【要約】  ノーマリオフ型ＨＦＥＴは、順次積層された厚さｔ１のアンドープＡｌｗＧａ１−ｗＮ層（１１）、厚さｔ２のアンドープＡｌｘＧａ１−ｘＮ層（１１ｂ）および厚さｔｃｈのアンドープＧａＮチャネル層（１１ａ）、チャネル層へ電気的に接続されかつ互いに隔てられて形成されたソース電極（２１）とドレイン電極（２２）、ソース電極とドレイン電極との間でチャネル層上に形成された厚さｔ３のアンドープＡｌｙＧａ１−ｙＮ層（１２）、ソース電極とドレイン電極との間でＡｌｙＧａ１−ｙＮ層の部分的領域上でメサ型に形成された厚さｔ４のＡｌｚＧａ１−ｚＮ層（１３）、およびＡｌｚＧａ１−ｚＮ層上に形成されたショットキーバリア型ゲート電極（２３）を含み、ｙ＞ｘ＞ｗ＞ｚ、ｔ１＞ｔ４＞ｔ３、および２ｗｔｃｈ／（ｘ−ｗ）＞ｔ２＞１ｎｍの条件を満たしている。
2013099602.tif 000002
【特許請求の範囲】
【請求項１】
ノーマリオフ型ＨＦＥＴであって、
順次積層された厚さｔ１のアンドープＡｌｗＧａ１−ｗＮ層、厚さｔ２のアンドープＡｌｘＧａ１−ｘＮ層および厚さｔｃｈのアンドープＧａＮチャネル層、
前記チャネル層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極、
前記ソース電極と前記ドレイン電極との間で前記チャネル層上に形成された厚さｔ３のアンドープＡｌｙＧａ１−ｙＮ層、
前記ソース電極と前記ドレイン電極との間において前記ＡｌｙＧａ１−ｙＮ層の部分的領域上でメサ型に形成された厚さｔ４のＡｌｚＧａ１−ｚＮ層、および
前記ＡｌｚＧａ１−ｚＮ層上に形成されたショットキーバリア型ゲート電極を含み、
ｙ＞ｘ＞ｗ＞ｚ、ｔ１＞ｔ４＞ｔ３、および２ｗｔｃｈ／（ｘ−ｗ）＞ｔ２＞１ｎｍの条件を満たすことを特徴とするノーマリオフ型ＨＦＥＴ。
【請求項２】
ｗ−ｚ＞０．０３の条件を満たすことを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
【請求項３】
ｔ４／ｔ３＞４の条件を満たすことを特徴とする請求項１または２に記載のノーマリオフ型ＨＦＥＴ。
【請求項４】
前記ＡｌｚＧａ１−ｚＮ層はアンドープであることを特徴とする請求項１から３のいずれかに記載のノーマリオフ型ＨＦＥＴ。
【請求項５】
ゲート電極はＮｉ／Ａｕ積層、ＷＮ層、ＴｉＮ層、Ｗ層、およびＴｉ層のいずれかからなることを特徴とする請求項１から４のいずれかに記載のノーマリオフ型ＨＦＥＴ。
【請求項６】
前記ＡｌｗＧａ１−ｗＮ層、前記ＡｌｘＧａ１−ｘＮ層、前記ＧａＮチャネル層、前記ＡｌｙＧａ１−ｙＮ層、および前記ＡｌｚＧａ１−ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有していることを特徴とする請求項１から５のいずれかに記載のノーマリオフ型ＨＦＥＴ。
【請求項７】
ノーマリオフ型ＨＦＥＴであって、
順次積層された厚さｔ１のアンドープＡｌｗＧａ１−ｗＮ層、
厚さｔｃｈのアンドープＧａＮチャネル層、
前記チャネル層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極、
前記ソース電極と前記ドレイン電極との間で前記チャネル層上に形成された厚さｔ３のアンドープＡｌｙＧａ１−ｙＮ層、
前記ソース電極と前記ドレイン電極との間において前記ＡｌｙＧａ１−ｙＮ層の部分的領域上でメサ型に形成された厚さｔ４のＡｌｚＧａ１−ｚＮ層、および
前記ＡｌｚＧａ１−ｚＮ層上に形成されたショットキーバリア型ゲート電極を含み、
ｙ＞ｗ＞ｚおよびｔ１＞ｔ４＞ｔ３の条件を満たすことを特徴とするノーマリオフ型ＨＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は窒化物半導体を利用したヘテロ接合電界効果トランジスタ（ＨＦＥＴ）に関し、特にノーマリオフ型ＨＦＥＴの改善に関する。
【背景技術】
【０００２】
Ｓｉ系やＧａＡｓ系の半導体に比べて、ＧａＮやＡｌＧａＮなどの窒化物半導体は、高い絶縁破壊電界と優れた耐熱性を有するとともに、電子の飽和ドリフト速度が速いという利点をも有するので、高温動作や大電力動作などにおいて優れた特性を有する電子デバイスを提供し得ると期待されている。【０００３】
このような窒化物半導体を利用して作製される電子デバイスの一種であるＨＦＥＴにおいては、窒化物半導体積層構造に含まれるヘテロ接合に起因する２次元電子ガス層を形成して、ソース電極とドレイン電極の間において窒化物半導体層に対してショットキー接合を有するゲート電極で電流を制御することがよく知られている。【０００４】
図１８は、ＡｌＧａＮ／ＧａＮへテロ接合を利用した従来の典型的なＨＦＥＴを示す模式的な断面図である。このＨＦＥＴにおいては、サファイア基板５０１上に低温ＧａＮバッファ層５０２、アンドープＧａＮ層５０３、ｎ型ＡｌＧａＮ層５０４がこの順に積層されており、Ｔｉ層とＡｌ層の積層からなるソース電極５０５およびドレイン電極５０６がｎ型ＡｌＧａＮ層５０４上に形成されている。Ｎｉ層、Ｐｔ層およびＡｕ層の積層からなるゲート電極５０７は、ソース電極５０５とドレイン電極５０６との間に形成されている。この図１８のＨＦＥＴは、アンドープＧａＮ層５０３とｎ型ＡｌＧａＮ層５０４とのヘテロ界面に生じる高濃度の２次元電子ガスに起因して、ゲート電圧が０Ｖのときでもドレイン電流が流れ得るノーマリオン型である。【０００５】
ところで、ＨＦＥＴをパワートランジスタとして応用する場合、ノーマリオン型ＨＦＥＴを含む回路では、停電時などにおいてその回路に安全面で問題が生じることがある。したがって、ＨＦＥＴがパワートランジスタとして使用されるためには、ゲート電圧が０Ｖにて電流が流れないノーマリオフ型であることが必要である。この要求を満たすために、特許文献１の特開２００６−３３９５６１号公報は、ゲートにメサ構造とｐｎ接合を利用したＨＦＥＴを提案している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３９５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１９は、特許文献１に開示されたノーマリオフ型ＨＦＥＴの模式的断面図を示している。このＨＦＥＴは、サファイア基板１０１上に順次積層された厚さ１００ｎｍのＡｌＮバッファ層１０２、厚さ２μｍのアンドープＧａＮ層１０３、厚さ２５ｎｍのアンドープＡｌＧａＮ層１０４、厚さ１００ｎｍのｐ型ＧａＮ層１０５、および厚さ５ｎｍの高濃度ｐ型ＧａＮ層１０６を備えている。このＨＦＥＴにおいては、アンドープＡｌＧａＮ層１０４はアンドープＡｌ０．２５Ｇａ０．７５Ｎで形成され、その上のｐ型ＧａＮ層１０５と高濃度ｐ型ＧａＮ層１０６はメサを形成している。【０００８】
高濃度ｐ型ＧａＮ層１０６上には、それとオーミック接合するＰｄゲート電極１１１が設けられている。また、アンドープＡｌＧａＮ層１０４上には、ｐ型ＧａＮ層１０５を挟むように配置されたＴｉ層とＡｌ層の積層からなるソース電極１０９とドレイン電極１１０が設けられている。これらの電極は、素子分離領域１０７で囲まれた領域内に設けられている。そして、窒化物半導体積層構造の上側表面は、ＳｉＮ膜１０８によって保護されている。【０００９】
この図１９のＨＦＥＴの特徴は、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合しているので、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３との界面で形成される２次元電子ガス層とｐ型ＧａＮ層１０５とによって生じるｐｎ接合がゲート領域に形成されることにある。そして、ショットキー接合による障壁よりもｐｎ接合による障壁の方が大きいので、このＨＦＥＴでは従来のショットキー接合のゲート電極を含むＨＦＥＴに比べてゲート電圧を高くしてもゲートリークを生じにくくなっている。【００１０】
また、図１９のＨＦＥＴでは、ゲート電極１１１の下に高濃度ｐ型ＧａＮ層１０６が設けられているので、ゲート電極１１１との間にオーミック接合を形成しやすくなっている。一般的にｐ型窒化物半導体はオーミック接合を形成しにくいので、高濃度ｐ型ＧａＮ層１０６が設けられている。【００１１】
ここで、窒化物半導体においては、高濃度のｐ型不純物を活性化して高濃度のｐ型キャリアを生成することは容易ではないことが周知である。一般に、高濃度ｐ型不純物を活性化して高濃度ｐ型キャリアを生成するためには、電子線照射または高温アニールなどが必要とされる。また、図１９のＨＦＥＴでは、閾値電圧Ｖｔｈが低く、動作をさせるためには特別なドライバーが必要であるという問題もある。【００１２】
そこで、本発明は、高い閾値電圧と低オン抵抗を有するノーマリオフ型ＨＦＥＴを簡便かつ低コストで提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明の一つの態様によるノーマリオフ型ＨＦＥＴは、順次積層された厚さｔ１のアンドープＡｌｗＧａ１−ｗＮ層、厚さｔ２のアンドープＡｌｘＧａ１−ｘＮ層および厚さｔｃｈのアンドープＧａＮチャネル層；チャネル層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極；ソース電極とドレイン電極との間でチャネル層上に形成された厚さｔ３のアンドープＡｌｙＧａ１−ｙＮ層；ソース電極とドレイン電極との間においてＡｌｙＧａ１−ｙＮ層の部分的領域上でメサ型に形成された厚さｔ４のＡｌｚＧａ１−ｚＮ層；およびＡｌｚＧａ１−ｚＮ層上に形成されたショットキーバリア型ゲート電極を含み、ｙ＞ｘ＞ｗ＞ｚ、ｔ１＞ｔ４＞ｔ３、および２ｗｔｃｈ／（ｘ−ｗ）＞ｔ２＞１ｎｍの条件を満たすことを特徴としている。【００１４】
なお、ｗ−ｚ＞０．０３の条件を満たすことが好ましい。また、ｔ４／ｔ３＞４の条件を満たすことも好ましい。ゲート電極は、Ｎｉ／Ａｕ積層、ＷＮ層、ＴｉＮ層、Ｗ層、およびＴｉ層のいずれかによって形成することができる。さらに、ＡｌｗＧａ１−ｗＮ層、ＡｌｘＧａ１−ｘＮ層、ＧａＮチャネル層、ＡｌｙＧａ１−ｙＮ層、およびＡｌｚＧａ１−ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有していることが望まれる。【００１５】
本発明のもう一つの態様によるノーマリオフ型ＨＦＥＴは、順次積層された厚さｔ１のアンドープＡｌｗＧａ１−ｗＮ層、厚さｔｃｈのアンドープＧａＮチャネル層；チャネル層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極；ソース電極とドレイン電極との間でチャネル層上に形成された厚さｔ３のアンドープＡｌｙＧａ１−ｙＮ層；ソース電極とドレイン電極との間においてＡｌｙＧａ１−ｙＮ層の部分的領域上でメサ型に形成された厚さｔ４のＡｌｚＧａ１−ｚＮ層；およびＡｌｚＧａ１−ｚＮ層上に形成されたショットキーバリア型ゲート電極を含み、ｙ＞ｗ＞ｚおよびｔ１＞ｔ４＞ｔ３の条件を満たすことを特徴としている。
【発明の効果】
【００１６】
以上のような本発明によれば、高い閾値電圧と低オン抵抗を有するノーマリオフ型ＨＦＥＴを簡便かつ低コストで提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本願発明に密接に関連する参考形態によるＨＦＥＴを示す模式的断面図である。
【図２】図１のＨＦＥＴのエネルギバンド構造の一例を模式的に示すグラフである。
【図３】図１のＨＦＥＴに含まれるシート電荷密度ｑｎｓとソース・ゲート間電圧Ｖｇｓとの関係を示すグラフである。
【図４】ヘテロ接合界面で隣接する２層の分極差に基づいて生じるシート固定電荷密度σをエネルギバンド構造内で模式的に表示したグラフである。
【図５】図１のＨＦＥＴに含まれる複数の窒化物半導体層におけるＡｌ組成比と閾値電圧Ｖｔｈとの関係を求める計算結果を示すグラフである。
【図６】図１のＨＦＥＴに含まれる複数の窒化物半導体層における厚さの比率と閾値電圧Ｖｔｈとの関係を求める計算結果を示すグラフである。
【図７】実際に作製されたＨＦＥＴにおけるソース・ゲート電圧Ｖｇｓとドレイン電流Ｉｄとの関係を求めた実測データを示すグラフである。
【図８】実際に作製されたＨＦＥＴにおけるソース・ドレイン電圧Ｖｄｓとドレイン電流Ｉｄとの関係を求めた実測データを示すグラフである。
【図９】本願発明の一実施形態によるＨＦＥＴを示す模式的断面図である。
【図１０】図９のＨＦＥＴにおけるエネルギバンド構造の一例を模式的に示すグラフである。
【図１１】ヘテロ接合界面で隣接する２層の分極差に基づいて生じるシート固定電荷密度σをエネルギバンド構造内で模式的に表示したグラフである。
【図１２Ａ】図９のＨＦＥＴが深い不純物レベルを含まない場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。
【図１２Ｂ】図９のＨＦＥＴが深い不純物レベルを含む場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。
【図１３Ａ】図１のＨＦＥＴが深い不純物レベルを含まない場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。
【図１３Ｂ】図１のＨＦＥＴが深い不純物レベルを含む場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。
【図１４】本発明のもう一つの実施形態によるＨＦＥＴを示す模式的断面図である。
【図１５】ヘテロ接合界で隣接する２層の分極差に基づいて生じるシート固定電荷密度σをエネルギバンド構造内で模式的に表示したグラフである。
【図１６Ａ】図１４のＨＦＥＴが深い不純物レベルを含まない場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。
【図１６Ｂ】図１４のＨＦＥＴが深い不純物レベルを含む場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。
【図１７Ａ】図１４のＨＦＥＴが大きな厚さｔ２のＡｌｘＧａ１−ｘＮ層１１ｂを含む場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。
【図１７Ｂ】図１４のＨＦＥＴ中のＡｌｘＧａ１−ｘＮ層１１ｂにおけるｘの値が大きい場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。
【図１７Ｃ】図１４のＨＦＥＴ中のＡｌｘＧａ１−ｘＮ層１１ｂが望ましい厚さｔ２を有する場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。
【図１８】従来のノーマリオン型ＨＦＥＴの一例を示す模式的断面図である。
【図１９】特許文献１によるノーマリオフ型ＨＦＥＴを示す模式的断面図である。
【発明を実施するための形態】
【００１８】
（参考形態）
図１は、本発明に密接に関連する参考形態によるＨＦＥＴを示す模式的断面図である。なお、本願の図面において、厚さ、長さ、幅などは図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。
【００１９】
図１のＨＦＥＴにおいては、サファイアなどの基板（図示せず）上にバッファ層１０を介して厚さｔ１のアンドープＡｌｗＧａ１−ｗＮ層１１が堆積されている。このＡｌｗＧａ１−ｗＮ層１１へ電気的に接続されるように、ソース電極２１とドレイン電極２２とが互いに隔てられて形成されている。ソース電極２１とドレイン電極２２との間において、ＡｌｗＧａ１−ｗＮ層１１上には厚さｔ３のアンドープＡｌｙＧａ１−ｙＮ層１２が堆積されている。また、ソース電極２１とドレイン電極２２との間において、ＡｌｙＧａ１−ｙＮ層１２の部分的領域上に厚さｔ４のアンドープＡｌｚＧａ１−ｚＮ層１３がメサ型に形成されている。そして、ＡｌｚＧａ１−ｚＮ層１３上には、ショットキー障壁型ゲート電極２３が形成されている。なお、これらのＡｌｗＧａ１−ｗＮ層、ＡｌｙＧａ１−ｙＮ層、およびＡｌｚＧａ１−ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有している。また、図１において、ＡｌｗＧａ１−ｗＮ層１１中の破線は、２次元電子ガスを表している。
【００２０】
図２のグラフは、図１のＨＦＥＴにおけるエネルギバンド構造の一例を模式的に示している。すなわち、このグラフの横軸はＡｌｚＧａ１−ｚＮ層１３の上面から深さ方向への距離（ｎｍ）を表し、縦軸は電子エネルギレベル（ｅＶ）を表しており、フェルミエネルギレベルＥＦを基準の０ｅＶとしている。また、図２の例では、ｗ＝０．０４、ｔ１＝１０００ｎｍ、ｙ＝０．２１、ｔ３＝１０ｎｍ、ｚ＝０、およびｔ４＝５０ｎｍに設定されている。
【００２１】
図３は、ＨＦＥＴにおけるソース・ゲート間電圧Ｖｇｓとシート電荷密度ｑｎｓとの関係を模式的に示すグラフである。このグラフ中の実線の曲線で示されているように、ソース・ゲート間電圧Ｖｇｓを増大させてシート電荷密度ｑｎｓが正の値になるときのＶｇｓが閾値電圧Ｖｔｈに対応している。
【００２２】
図３のグラフに示された実線の曲線のうちで正の値の部分は破線で示された直線で近似することができ、シート電荷密度ｑｎｓ（Ｃ／ｃｍ２）は、Ｖｇｓに比例する次式（１)で表され得る。なお、この式（１）は、キャパシタンス（容量）・モデルから導き出すことができる。
【００２３】
ｑｎｓ＝σ３１＋σ４３・ｔ４ε３／（ｔ３ε４＋ｔ４ε３）＋Ｃ・（Ｖｇｓ−Ｖｂ）・・・（１）
ここで、ｑは電子の電荷、ｎｓはシート電子密度（ｃｍ−２）、σ３１はＡｌｗＧａ１−ｗＮ層１１とＡｌｙＧａ１−ｙＮ層１２との分極差に基づく正のシート固定電荷密度、σ４３はＡｌｙＧａ１−ｙＮ層１２とＡｌｚＧａ１−ｚＮ層１３との分極差に基づく負のシート固定電荷密度、ｔ３とｔ４はそれぞれＡｌｙＧａ１−ｙＮ層１２とＡｌｚＧａ１−ｚＮ層１３の厚さ、ε３とε４はそれぞれＡｌｙＧａ１−ｙＮ層１２とＡｌｚＧａ１−ｚＮ層１３の誘電率、Ｃはチャネルとゲート電極との間の単位面積キャパシタンス（ゲート容量とも称す）、Ｖｇｓはゲート・ソース間電圧、そしてＶｂは（１／ｑ）×（ゲート電極のショットキー障壁高さ）を表す。
【００２４】
図４は、式（１）に関する参考として、図２に対応するエネルギバンド構造内にシート固定電荷密度σ３１とσ４３を模式的に表示している。
【００２５】
ＨＦＥＴがノーマリオフ型の場合、Ｖｇｓ＝Ｖｔｈ（閾値電圧）の時にｑｎｓ＝０／ｃｍ２でなければならないので、式（１）から式（２）が成り立ち、式（３）に変形され得る。
【００２６】
０＝σ３１＋σ４３・ｔ４ε３／（ｔ３ε４＋ｔ４ε３）＋Ｃ・（Ｖｔｈ−Ｖｂ）・・・（２）
Ｖｔｈ＝Ｖｂ−（１／Ｃ）・｛σ３１＋σ４３・ｔ４ε３／（ｔ３ε４＋ｔ４ε３）｝・・（３）
また、１／Ｃ＝ｔ３／ε３＋ｔ４／ε４なので、式（３）は式（４）に変形することができる。
【００２７】
Ｖｔｈ＝Ｖｂ−（ｔ３／ε３＋ｔ４／ε４）・｛σ３１＋σ４３・ｔ４ε３／（ｔ３ε４＋ｔ４ε３）｝・・・（４）
ここで、ε３≒ε４と仮定できるので、式（４）は式（５）に変形することができる。
【００２８】
Ｖｔｈ≒Ｖｂ−σ３１（ｔ３＋ｔ４）／ε４−σ４３ｔ４／ε４・・・（５）
また、σ３１はＡｌｗＧａ１−ｗＮ層１１とＡｌｙＧａ１−ｙＮ層１２とのＡｌ組成比に依存し、σ３１＝ａ（ｙ−ｗ）で表すことができ、σ４３はＡｌｙＧａ１−ｙＮ層１２とＡｌｚＧａ１−ｚＮ層１３とのＡｌ組成比に依存し、σ４３＝ａ（ｚ−ｙ）で表すことができる。なお、ａは比例定数（Ｃ／ｃｍ２）を表す。
【００２９】
したがって、式（５）は式（６）で表すことができ、式（７）に変形することができる。
【００３０】
Ｖｔｈ≒Ｖｂ−ａ（ｙ−ｗ）（ｔ３＋ｔ４）／ε４−ａ（ｚ−ｙ）ｔ４／ε４・・・（６）
Ｖｔｈ≒Ｖｂ＋ａ（ｗ−ｚ）ｔ４／ε４−ａ（ｙ−ｗ）ｔ３／ε４・・・（７）
ここで、比例定数ａは実験的に求めることができ、ａ＝８．６５×１０−６Ｃ／ｃｍ２の値を採用することができる。
【００３１】
図５のグラフは、式（７）において、ｔ３＝１０ｎｍ、ｔ４＝５０ｎｍ、ｙ−ｗ＝０．１７、およびＶｂ＝１．０Ｖを典型的な値と仮定して、（ｗ−ｚ）に依存して得られる閾値電圧Ｖｔｈを表している。すなわち、図５グラフの横軸は（ｗ−ｚ）を表し、縦軸はＶｔｈ（Ｖ）を表している。図５のグラフから分かるように、Ｖｔｈ＝０Ｖより高いＶｔｈ＞１Ｖのノーマリオフ型のＨＦＥＴを得るためには、ｗ−ｚ＞０．０３の条件を満たすことが望ましい。また、ｗの値を高めることによってＶｔｈを高め得ることが分かる。
【００３２】
また、図６のグラフは、ｗ＝０．０４、ｙ＝０．２１、ｚ＝０、ｔ３＝１０ｎｍ、およびＶｂ＝１．０Ｖを典型的な値と仮定して、式（７）においてｔ４／ｔ３に依存して得られる閾値電圧Ｖｔｈを表している。すなわち、図６のグラフの横軸はｔ４／ｔ３を表し、縦軸はＶｔｈ（Ｖ）を表している。図６のグラフから分かるように、Ｖｔｈ＝０Ｖより高いＶｔｈ＞１Ｖのノーマリオフ型のＨＦＥＴを得るためには、ｔ４／ｔ３＞４の条件を満たすことが望ましい。
【００３３】
図７のグラフ中の曲線Ｄは、図１のＨＦＥＴにおいてｗ＝０．０５、ｔ１＝１０００ｎｍ、ｙ＝０．２５、ｔ３＝１０ｎｍ、ｚ＝０、およびｔ４＝６０ｎｍであって、ソース電極２１とドレイン電極２２がＴｉＡｌ層で形成されかつゲート電極がＴｉＮ層で形成されている場合の実測の電圧電流特性を表している。
【００３４】
すなわち、図７のグラフの横軸はソース・ゲート間電圧Ｖｇｓ（Ｖ）を表し、縦軸はドレイン電流Ｉｄ（Ａ／ｍｍ）を表している。ただし、ソース・ドレイン間電圧Ｖｄｓはソース・ゲート間電圧Ｖｇｓと同じ電圧に設定されている。この図７のグラフにおいて、Ｖｇｓが２Ｖより大きくなってからＩｄが立ち上がっており、実際に閾値電圧が２Ｖより大きいことが分かる。
【００３５】
図８中のグラフ（Ａ）は、図７中の曲線Ｄの特性を有するＨＦＥＴにおいて、ソース・ドレイン電圧Ｖｄｓの変化に伴うドレイン電流Ｉｄの変化を示している。すなわち、図８中のグラフの横軸はソース・ドレイン間電圧Ｖｄｓ（Ｖ）を表し、縦軸はドレイン電流Ｉｄ（Ａ／ｍｍ）を表している。ただし、このグラフ（Ａ）に示された複数の曲線は、下方の曲線から上方の曲線の順にソース・ゲート間電圧Ｖｇｓが０Ｖから６Ｖまで１Ｖごとに高められた条件に対応している。
【００３６】
グラフ（Ａ）において、０Ｖから２Ｖまでのソース・ゲート間電圧Ｖｇｓではドレイン電流Ｉｄが観察されず、３Ｖ以上のソース・ゲート間電圧Ｖｇｓにおいてドレイン電流Ｉｄが観察される。このことは、図７中の曲線Ｄにおいて閾値電圧が２Ｖより大きいことに対応している。しかし、グラフ（Ａ）において、ソース・ゲート間電圧Ｖｇｓとソース・ドレイン間電圧Ｖｄｓを増大させても、ドレイン電流の増大が少ないことが分かる。これは、ＨＦＥＴのオン抵抗が比較的に高いことを意味している。
【００３７】
（第１実施形態）
図９は、本発明の第１実施形態によるＨＦＥＴを示す模式的断面図である。図１に比べて、この図９のＨＦＥＴは、ＡｌｗＧａ１−ｗＮ層１１とＡｌｙＧａ１−ｙＮ層１２との間に、１０ｎｍ以上５０ｎｍ未満の厚さｔｃｈのアンドープＧａＮチャネル層１１ａが挿入されていることのみにおいて異なっている。すなわち、図１のＨＦＥＴは２重ヘテロ接合をふくんでいるが、図９のＨＦＥＴは３重ヘテロ接合を含んでいる。挿入されたＧａＮチャネル層１１ａは、Ｇａとは異なる種類の原子であるＡｌを含まないので、異種原子による電子散乱が少なくて高い電子移動度を生じるチャネル層として作用し得る観点から好ましい。
【００３８】
図１０のグラフは、図２のグラフに類似しており、図９のＨＦＥＴが厚さ２０ｎｍのＧａＮチャネル層１１ａを含む場合におけるエネルギバンド構造を模式的に示している。このように３重ヘテロ接合を含む図９のＨＦＥＴにおいても、２重ヘテロ接合を含む図１のＨＦＥＴの場合と同様に、キャパシタンス・モデルを適用することができる。すなわち、図９のＨＦＥＴにおけるシート電荷密度ｑｎｓ（Ｃ／ｃｍ２）も、上述の式（１）と同様に次式（１ａ)で表され得る。
【００３９】
ｑｎｓ＝（σ３ｃｈ＋σｃｈ１）＋σ４３・ｔ４ε３／（ｔ３ε４＋ｔ４ε３）＋Ｃ・（Ｖｇｓ−Ｖｂ）・・・（１ａ）
ここで、σｃｈ１はＡｌｗＧａ１−ｗＮ層１１とＧａＮチャネル層１１ａとの分極差に基づく負のシート固定電荷密度を表し、σ３ｃｈはＧａＮチャネル層１１ａとＡｌｙＧａ１−ｙＮ層１２との分極差に基づく正のシート固定電荷密度を表している。
【００４０】
図１１は、式（１ａ）に関する参考として、図１０に対応するエネルギバンド構造内にシート固定電荷密度σｃｈ１、σ３ｃｈ、およびσ４３を模式的に表示している。
【００４１】
式（１ａ）を式（１）と比較すれば、式（１）中のσ３１が式（１ａ）において（σ３ｃｈ＋σｃｈ１）に置き代わっていることのみにおいて異なっていることが分かる。そして、式（１ａ）は式（１）の場合と同様に変形することができ、式（４）と同様な次式（４ａ）を得ることができる。
【００４２】
Ｖｔｈ＝Ｖｂ−（ｔ３／ε３＋ｔ４／ε４）・｛（σ３ｃｈ＋σｃｈ１）＋σ４３・ｔ４ε３／（ｔ３ε４＋ｔ４ε３）｝・・・（４ａ）
図７のグラフ中の曲線Ｔは、図９のＨＦＥＴにおける実測の電圧電流特性を表している。この場合に、曲線Ｔの特性を有する図９のＨＦＥＴは、曲線Ｄの特性を有する図１のＨＦＥＴに比べて、Ａｌ０．０５Ｇａ０．９５Ｎ層１１とＡｌ０．２５Ｇａ０．７５Ｎ層１２との間に厚さｔｃｈ＝２０ｎｍのＧａＮチャネル層１１ａが挿入されていることのみにおいて異なっていた。前述のように、ＡｌＧａＮ層に比べてＧａＮ層は電子の高い移動度を有するので、図９のＨＦＥＴは低いオン抵抗を有することが期待され得る。
【００４３】
実際に、図７中の曲線ＤとＴの対比および図８中のグラフ（Ａ）と（Ｂ）の対比で実証されているように、ＧａＮチャネル層１１ａを含む図９のＨＦＥＴは、図１のＨＦＥＴに比べて同じゲート・ドレイン電流間電圧Ｖｇｓにおいて高いドレイン電流Ｉｄを示し、すなわち低いオン抵抗を有していること分かる。しかしながら、図７中の曲線ＤとＴとの対比において、図１のＨＦＥＴは２Ｖよりの高い閾値電圧を有しているのに対して、図９のＨＦＥＴは約１Ｖの比較的低い閾値電圧しか得られていないことも分かる、これは、低いオン抵抗を得るためには図９のＨＦＥＴの方が好ましいが、高い閾値電圧を得るためには図１のＨＦＥＴの方が好ましいことを意味する。
【００４４】
前述のキャパシタモデルから得られる式（４）と式（４ａ）による閾値電圧Ｖｔｈからは、図９のＨＦＥＴにおいても図１のＨＦＥＴと同様の閾値電圧Ｖｔｈを有することが期待される。しかし、実際には、図７に示されているように、図９のＨＦＥＴの閾値電圧は、図１のＨＦＥＴに比べて明らかに低下している。本発明者は、この理由を以下のように考察した。
【００４５】
ＭＯＣＶＤ（有機金属気相堆積）によって窒化物半導体層を成長させる場合、反応容器に含まれるシリカからのケイ素（Ｓｉ）や窒化物半導体の原料である有機金属化合物からの炭素（Ｃ）が、堆積された窒化物半導体層内に不純物として含まれる傾向にある。これらの不純物は電導帯の下限レベルＥｖから遠く離れた深い位置にドナー状不純物レベルを形成する。このような深い不純物レベルがフェルミレベル近傍にあれば、その不純物レベルが固定電荷となってフェルミレベルに影響を及ぼし、その結果としてＨＦＥＴの閾値電圧に悪影響を及ぼすことが考えられる。
【００４６】
図９のＨＦＥＴにおいてｗ＝０．０５、ｔ１＝１０００ｎｍ、ｔｃｈ＝２０ｎｍ、ｙ＝０．２５、ｔ３＝１０ｎｍ、ｚ＝０、およびｔ４＝６０ｎｍの場合に、図１２Ａは深い不純物レベルを含まない条件下でホールが存在しないときのエネルギバンド構造を模式的に示し、図１２Ｂは深い不純物レベルを含む条件下でホールが存在しないときのエネルギバンド構造を模式的に示している。図１２Ｂの場合、不純物濃度Ｎｄｄは１０１７ｃｍ−３であり、深い不純物レベルＥｄｄは価電子帯の上限Ｅｖから１．４２ｅＶだけ高い位置にある。
【００４７】
３重ヘテロ接合を含むＨＦＥＴにおいては、図１２Ａに示されているように、Ａｌ０．０５Ｇａ０．９５Ｎ層１１中のフェルミレベルＥＦは、その３重ヘテロ接合の近傍では価電子帯の上限近くに存在している。しかし、Ａｌ０．０５Ｇａ０．９５Ｎ層１１中に深い不純物レベルＥｄｄが存在すれば、図１２Ｂに示されているように、フェルミレベルＥＦが深い不純物レベルＥｄｄ近傍にピン止めされることになる。その結果、電導帯の下限ＥＣが引き下げられ、その結果として３重ヘテロ接合を含むＨＦＥＴにおいて閾値電圧Ｖｔｈが低下すると考えられる。
【００４８】
図１３Ａと図１３Ｂは、図１２Ａと図１２Ｂに比べてＧａＮチャネル層１１ａを含まないことのみにおいて異なる２重ヘテロ接合を含むＨＦＥＴに関するエネルギバンド構造を模式的に示している。２重ヘテロ接合を含むＨＦＥＴにおいては、図１３Ａに示されているように、Ａｌ０．０５Ｇａ０．９５Ｎ層１１中のフェルミレベルＥＦは、その２重ヘテロ接合の近傍でも禁制帯のほぼ中央に存在している。この場合、Ａｌ０．０５Ｇａ０．９５Ｎ層１１中に深い不純物レベルＥｄｄが存在しても、図１３Ｂに示されているように、フェルミレベルＥＦが深い不純物レベルＥｄｄから受ける影響が小さくなる。したがって、電導帯の下限ＥＣが受ける影響も小さく、その結果として２重ヘテロ接合を含むＨＦＥＴにおいては深い不純物レベルが存在しても閾値電圧Ｖｔｈがほとんど低下しないと考えられる。
【００４９】
（第２実施形態）
図１４は、本発明の第２実施形態によるＨＦＥＴを模式的な断面図で示している。図９に比べて、この図１４のＨＦＥＴは、ＡｌｗＧａ１−ｗＮ層１１とＧａＮチャネル層１１ａとの間に、厚さｔ２のＡｌｘＧａ１−ｘＮ層１１ｂが挿入されていることのみにおいて異なっている。すなわち、図９のＨＦＥＴは３重ヘテロ接合をふくんでいるが、図１４のＨＦＥＴは４重ヘテロ接合を含んでいる。
【００５０】
このように４重ヘテロ接合を含む図１４のＨＦＥＴにおいても、３重ヘテロ接合を含む図９のＨＦＥＴの場合と同様に、キャパシタンス・モデルを適用することができる。すなわち、図１４のＨＦＥＴにおけるシート電荷密度ｑｎｓ（Ｃ／ｃｍ２）も、上述の式（１ａ）と同様に次式（１ｂ)で表され得る。
【００５１】
ｑｎｓ＝（σ３ｃｈ＋σｃｈ２＋σ２１）＋σ４３・ｔ４ε３／（ｔ３ε４＋ｔ４ε３）＋Ｃ・（Ｖｇｓ−Ｖｂ）・・・（１ｂ）
ここで、σ２１はＡｌｗＧａ１−ｗＮ層１１とＡｌｘＧａ１−ｘＮ層１１ｂとの分極差に基づく正のシート固定電荷密度を表し、σｃｈ２はＡｌｘＧａ１−ｘＮ層１１ｂとＧａＮチャネル層１１ａとの分極差に基づく負のシート固定電荷密度を表している。
【００５２】
図１１に類似した図１５は、式（１ｂ）に関する参考として、エネルギバンド構造内にシート固定電荷密度σ２１、σｃｈ２、σ３ｃｈ、およびσ４３を模式的に表示している。この場合、図１１に示された３重ヘテロ接合に比べて、図１４の４重ヘテロ接合は厚さｔ２＝２０ｎｍのＡｌ０．０８Ｇａ０．９２Ｎ層１１ｂを含んでいることのみにおいて異なっている。
【００５３】
式（１ｂ）を式（１）と比較すれば、式（１）中のσ３１が式（１ｂ）において（σ３ｃｈ＋σｃｈ２＋σ２１）に置き代わっていることのみにおいて異なっていることが分かる。そして、式（１ｂ）も式（１）の場合と同様に変形することができ、式（４）および式（４ａ）と同様な次式（４ｂ）を得ることができる。
【００５４】
Ｖｔｈ＝Ｖｂ−（ｔ３／ε３＋ｔ４／ε４）・｛（σ３ｃｈ＋σｃｈ２＋σ２１）＋σ４３・ｔ４ε３／（ｔ３ε４＋ｔ４ε３）｝・・・（４ｂ）
図７のグラフ中の曲線Ｑは、図１４のＨＦＥＴにおける実測の電圧電流特性を表している。すなわち、曲線Ｑの特性を有する図１４のＨＦＥＴは、曲線Ｄの特性を有する図１のＨＦＥＴに比べて、Ａｌ０．０５Ｇａ０．９５Ｎ層１１とＡｌ０．２５Ｇａ０．７５Ｎ層１２との間に厚さｔｃｈ＝２０ｎｍのＧａＮチャネル層１１ａが挿入されているのみならず、Ａｌ０．０５Ｇａ０．９５Ｎ層１１とＧａＮチャネル層１１ａとの間にＡｌ０．１Ｇａ０．９Ｎ層１１ｂが挿入されていることにおいて異なっていた。前述のように、ＡｌＧａＮ層に比べてＧａＮ層は電子の高い移動度を有するので、図９のＨＦＥＴも低いオン抵抗を有することが期待され得る。
【００５５】
実際に、図７中の曲線ＤとＱの対比および図８中のグラフ（Ａ）と（Ｃ）の対比で実証されているように、ＧａＮチャネル層１１ａを含む図１４のＨＦＥＴは、図１のＨＦＥＴに比べて同じゲート・ドレイン電流間電圧Ｖｇｓにおいて高いドレイン電流Ｉｄを示し、すなわち低いオン抵抗を有していること分かる。また、図７中の曲線ＴとＱとの対比および図８中のグラフ（Ｂ）と（Ｃ）の対比において、図１４のＨＦＥＴは図９のＨＦＥＴに比べて少し高いオン抵抗を有するものの、図９のＨＦＥＴでは約１Ｖの低い閾値電圧しか得られていなが、図１４のＨＦＥＴは約２Ｖの高い閾値電圧を有していることも分かる。この理由に関して、本発明者は以下のように考察した。
【００５６】
図１６Ａと図１６Ｂは、図１２Ａと図１２Ｂに比べてＡｌ０．１Ｇａ０．９Ｎ層１１ｂを付加的に含むことのみにおいて異なる４重ヘテロ接合を含むＨＦＥＴに関するエネルギバンド構造を模式的に示している。２重ヘテロ接合を含むＨＦＥＴに関する図１３Ａに類似して、４重ヘテロ接合を含むＨＦＥＴにおいても、図１６Ａに示されているように、Ａｌ０．０５Ｇａ０．９５Ｎ層１１中のフェルミレベルＥＦは、その４重ヘテロ接合の近傍において禁制帯のほぼ中央に存在している。この場合、Ａｌ０．０５Ｇａ０．９５Ｎ層１１中に深い不純物レベルＥｄｄが存在しても、図１６Ｂに示されているように、フェルミレベルＥＦが深い不純物レベルＥｄｄから受ける影響が小さくなって、電導帯の下限ＥＣが受ける影響も小さくなる。その結果として、２重ヘテロ接合を含むＨＦＥＴの場合に類似して、４重ヘテロ接合を含むＨＦＥＴにおいても、深い不純物レベルが存在しても閾値電圧Ｖｔｈがあまり低下しないと考えられる。
【００５７】
以下において、図１４のＨＦＥＴにおけるＡｌｘＧａ１−ｘＮ層１１ｂの厚さｔ２の好ましい範囲について考察する。まず、厚さｔ２は、１ｎｍより大きいことが望まれる。何故ならば、ｔ２が１ｎｍ以下であれば実質的にＡｌｘＧａ１−ｘＮ層１１ｂの挿入効果が失われ、４重ヘテロ接合を含む図１４のＨＦＥＴが実質的に３重ヘテロ接合を含む図９のＨＦＥＴと同様になるからである。
【００５８】
他方、ＡｌｗＧａ１−ｗＮ層１１、ＡｌｘＧａ１−ｘＮ層１１ｂおよびＧａＮチャネル層１１ａによるヘテロ接合の近傍のエネルギバンド構造は、ｗ、ｘ、ｔ２およびｔｃｈによって影響される。
【００５９】
図１７Ａは、ｔ２が６０ｎｍの大きな値であって、ｔｃｈ＝２０ｎｍ、ｘ＝０．１およびｗ＝０．０５の場合に、ホールが存在しないときにおける図１４のＨＦＥＴのエネルギバンド構造を示している。この場合、図１７Ａに示されているようにＡｌｗＧａ１−ｗＮ層１１とＡｌｘＧａ１−ｘＮ層１１ｂとのヘテロ界面に２次元電子ガス（２ｄｅｇ）が発生し、図１４のＨＦＥＴの閾値電圧Ｖｔｈが低下してしまう。
【００６０】
図１７Ｂは、ｘが比較的大きな０．２の値であって、ｔ２＝２０ｎｍ、ｔｃｈ＝２０ｎｍ、およびｗ＝０．０５の場合に、ホールが存在しないときにおける図１４のＨＦＥＴのエネルギバンド構造を示している。この場合にも、図１７Ｂに示されているようにＡｌｗＧａ１−ｗＮ層１１とＡｌｘＧａ１−ｘＮ層１１ｂとのヘテロ界面に２次元電子ガス（２ｄｅｇ）が発生し、図１４のＨＦＥＴの閾値電圧Ｖｔｈが低下してしまう。
【００６１】
上述の図１７Ａと図１７Ｂのいずれの場合も、ｔ２＞２ｗｔｃｈ／（ｘ−ｗ）の関係を満たしている。したがって、図１４のＨＦＥＴの閾値電圧Ｖｔｈの低下を回避するためには、ｔ２＜２ｗｔｃｈ／（ｘ−ｗ）の条件を満たすことが望まれる。
【００６２】
図１７Ｃは、ｔ２＜２ｗｔｃｈ／（ｘ−ｗ）の条件を満たすｔ２＝ｗｔｃｈ／（ｘ−ｗ）の場合に、ホールが存在しないときにおける図１４のＨＦＥＴのエネルギバンド構造を示している。この場合、図１７Ｃから分かるように、ＡｌｗＧａ１−ｗＮ層１１とＡｌｘＧａ１−ｘＮ層１１ｂとのヘテロ界面に２次元電子ガス（２ｄｅｇ）が発生することはなく、図１４のＨＦＥＴの閾値電圧Ｖｔｈの低下を回避することができる。
【００６３】
なお、上述の実施形態ではアンドープＧａＮチャネル層１１ａを含むＨＦＥＴについて説明されたが、チャネル層１１ａ中の電子の移動度を高める目的で、Ｇａに対する０．０５以下の小さな組成比で例えば０．０３の組成比のＩｎが添加されてもよい。また、ＨＦＥＴに含まれるアンドープＡｌｘＧａ１−ｘＮ層１１ｂにおいて、その下面側から上面側に向けてｘの値が０．０５から０．１５までの範囲内で漸増させられてもよい。さらに、ＨＦＥＴに含まれるメサ型のＡｌｚＧａ１−ｚＮ層１３は、望まれる場合にはｐ型ＧａＮ層またはＩｎＡｌＧａＮ層で置き換えることも可能である。
【産業上の利用可能性】
【００６４】
以上のように、本発明によれば、高い閾値電圧と低オン抵抗を有するノーマリオフ型ＨＦＥＴを簡便かつ低コストで提供することができる。
【符号の説明】
【００６５】
１０  バッファ層、１１  アンドープＡｌｗＧａ１−ｗＮ層、１１ａ  アンドープＧａＮ層、１１ｂ  アンドープＡｌｘＧａ１−ｘＮ層、１２  アンドープＡｌｙＧａ１−ｙＮ層、１３  アンドープＡｌｚＧａ１−ｚＮ層、２１  ソース電極、２２  ドレイン電極、２３  ショットキー障壁型ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８】
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【図１９】
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【国際調査報告】
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2013099602.tif 000028
2013099602.tif 000029
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