(57)【要約】  本開示は、電荷蓄積領域をより大きくすることができるようにする撮像素子、製造装置および方法、並びに、撮像装置に関する。本開示の撮像素子は、画素を構成する読み出しトランジスタのチャネル部およびフローティングディフュージョンが、少なくとも互いの一部が重畳するように形成される。例えば、前記チャネル部および前記フローティングディフュージョンは、前記画素を構成するフォトダイオードの表面に柱状に形成される。本開示は、撮像素子の他に、製造装置および方法、並びに撮像装置にも適用することができる。
2013118646.tif 000002
【特許請求の範囲】
【請求項１】
画素を構成する読み出しトランジスタのチャネル部およびフローティングディフュージョンが、少なくとも互いの一部が重畳するように形成される
撮像素子。
【請求項２】
前記チャネル部および前記フローティングディフュージョンの一部若しくは全部が、前記画素を構成するフォトダイオードの外側に露出している
請求項１に記載の撮像素子。
【請求項３】
前記チャネル部および前記フローティングディフュージョンは、前記画素を構成するフォトダイオードの表面に柱状に形成される
請求項１に記載の撮像素子。
【請求項４】
前記チャネル部および前記フローティングディフュージョンは、１画素を構成するフォトダイオードの領域内に形成される
請求項１に記載の撮像素子。
【請求項５】
前記チャネル部および前記フローティングディフュージョンは、複数画素により共有される
請求項１に記載の撮像素子。
【請求項６】
前記チャネル部および前記フローティングディフュージョンの側面の一部若しくは全部を囲むように、前記読み出しトランジスタのゲート電極が形成される
請求項１に記載の撮像素子。
【請求項７】
前記読み出しトランジスタ、前記フローティングディフュージョン、および、前記画素を構成するフォトダイオードが形成される第１のチップと、前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタが形成される第２のチップとが互いに重畳されて結合される
請求項１に記載の撮像素子。
【請求項８】
前記第１のチップと前記第２のチップは、前記第１のチップの前記画素内の配線と、前記第２のチップの配線が、画素毎若しくは、複数画素毎に対応する回路に対して張り合わされるように、結合される
請求項７に記載の撮像素子。
【請求項９】
前記第１のチップと結合された前記第２のチップには、前記画素の入力系や出力系のトランジスタを含む論理回路が形成される第３のチップがさらに重畳され、結合される
請求項７に記載の撮像素子。
【請求項１０】
前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタの内、少なくともいずれか１つの各チャネル部のP-層がP+層に重なるように形成される
請求項１に記載の撮像素子。
【請求項１１】
撮像素子を製造する製造装置であって、
前記撮像素子の画素を構成する読み出しトランジスタのチャネル部を形成するチャネル形成部と、
前記チャネル形成部により形成された前記チャネル部に対して、フローティングディフュージョンを、少なくとも互いの一部が重畳するように形成するフローティングディフュージョン形成部と
を備える製造装置。
【請求項１２】
フォトダイオードを形成するフォトダイオード形成部をさらに備え、
前記チャネル形成部は、前記フォトダイオード形成部により形成された前記フォトダイオード表面に前記チャネル部を形成し、
前記フローティングディフュージョン形成部は、前記フォトダイオード表面に形成される前記チャネル部に重畳するように前記フローティングディフュージョンを形成する
請求項１１に記載の製造装置。
【請求項１３】
前記フローティングディフュージョン形成部は、前記フォトダイオード形成部により形成された前記フォトダイオード表面に前記フローティングディフュージョンを形成し、
前記チャネル形成部は、前記フローティングディフュージョン形成部により形成される前記フローティングディフュージョンに重畳するように、前記フォトダイオード内部に前記チャネル部を形成する
請求項１２に記載の製造装置。
【請求項１４】
前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタの内、少なくともいずれか１つを、各チャネル部のP-層がP+層に重なるように形成するトランジスタ形成部をさらに備える
請求項１１に記載の製造装置。
【請求項１５】
前記読み出しトランジスタおよび前記フローティングディフュージョンが形成される第１のチップとは異なるチップとして、前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタが形成される第２のチップを製造する製造部と、
前記製造部により製造された前記第２のチップを、前記第１のチップに重畳し結合する結合部と
をさらに備える請求項１１に記載の製造装置。
【請求項１６】
前記結合部は、前記第１のチップの前記画素内の配線と、前記第２のチップの配線を、画素毎若しくは、複数画素毎に対応する回路に対して張り合わせることにより、前記第１のチップと前記第２のチップとを結合する
請求項１５に記載の製造装置。
【請求項１７】
前記画素の入力系や出力系のトランジスタを含む論理回路が形成される第３のチップを製造する第３のチップ製造部と、
前記第３のチップ製造部により製造された前記第３のチップを、前記結合部により前記第１のチップと結合された前記第２のチップに結合する第３のチップ結合部と
をさらに備える請求項１５に記載の製造装置。
【請求項１８】
撮像素子を製造する製造装置の製造方法であって、
チャネル形成部が、前記撮像素子の画素を構成する読み出しトランジスタのチャネル部を形成し、
フローティングディフュージョン形成部が、形成された前記チャネル部に対して、フローティングディフュージョンを、少なくとも互いの一部が重畳するように形成する
製造方法。
【請求項１９】
画素を構成する読み出しトランジスタのチャネル部およびフローティングディフュージョンが、少なくとも互いの一部が重畳するように形成される撮像素子と、
前記撮像素子において得られた被写体の画像を画像処理する画像処理部と
を備える撮像装置。
【請求項２０】
前記撮像素子の前記チャネル部および前記フローティングディフュージョンは、前記画素を構成するフォトダイオードの表面に柱状に形成される
請求項１９に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子、製造装置および方法、並びに、撮像装置に関し、特に、電荷蓄積領域をより大きくすることができるようにした撮像素子、製造装置および方法、並びに、撮像装置に関する。
【背景技術】
【０００２】
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサにおいては、画素領域に、電荷蓄積領域、トランスファーゲート、フローティングディフュージョン、並びに、増幅、選択、またはリセット等を行うトランジスタが形成される。【０００３】
例えば、フォトダイオード領域内に、ゲート電極に囲まれたフローティングディフュージョンを配置することによって、フォトダイオードに蓄積された信号電荷が、トランスファーゲートの周辺からフローティングディフュージョンへと読み出されるようにする方法が考えられた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０４９４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の場合、上述した各構成は、画素領域に平面状に配置されるため、電荷蓄積領域は、最大でも画素領域のその他の構成でない部分となり、それより大きくすることができない。つまり、電荷蓄積領域の大きさが、その他の構成により制限されてしまう恐れがあった。【０００６】
電荷蓄積領域の大きさは、その画素の蓄積電荷量Qsに影響を及ぼす。そして、その蓄積電荷量Qsは、画質に重要な影響を及ぼす。すなわち、従来の場合、トランスファーゲート、フローティングディフュージョン、並びに、増幅、選択、またはリセット等を行うトランジスタ等の構成により、各画素の蓄積電荷量Qsの最大値が制限され、画質が低減してしまう恐れがあった。【０００７】
本開示は、このような状況に鑑みてなされたものであり、電荷蓄積領域をより大きくし、蓄積電荷量をより増大させ、画質の低減を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の一側面は、画素を構成する読み出しトランジスタのチャネル部およびフローティングディフュージョンが、少なくとも互いの一部が重畳するように形成される撮像素子である。【０００９】
前記チャネル部および前記フローティングディフュージョンの一部若しくは全部が、前記画素を構成するフォトダイオードの外側に露出しているようにすることができる。【００１０】
前記チャネル部および前記フローティングディフュージョンは、前記画素を構成するフォトダイオードの表面に柱状に形成されるようにすることができる。【００１１】
前記チャネル部および前記フローティングディフュージョンは、１画素を構成するフォトダイオードの領域内に形成されるようにすることができる。【００１２】
前記チャネル部および前記フローティングディフュージョンは、複数画素により共有されるようにすることができる。【００１３】
前記チャネル部および前記フローティングディフュージョンの側面の一部若しくは全部を囲むように、前記読み出しトランジスタのゲート電極が形成されるようにすることができる。【００１４】
前記読み出しトランジスタ、前記フローティングディフュージョン、および、前記画素を構成するフォトダイオードが形成される第１のチップと、前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタが形成される第２のチップとが互いに重畳されて結合されるようにすることができる。【００１５】
前記第１のチップと前記第２のチップは、前記第１のチップの前記画素内の配線と、前記第２のチップの配線が、画素毎若しくは、複数画素毎に対応する回路に対して張り合わされるように、結合されるようにすることができる。【００１６】
前記第１のチップと結合された前記第２のチップには、前記画素の入力系や出力系のトランジスタを含む論理回路が形成される第３のチップがさらに重畳され、結合されるようにすることができる。【００１７】
前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタの内、少なくともいずれか１つの各チャネル部のP-層がP+層に重なるように形成されるようにすることができる。【００１８】
本開示の他の側面は、撮像素子を製造する製造装置であって、画素を構成する読み出しトランジスタのチャネル部を形成するチャネル形成部と、前記チャネル形成部により形成された前記チャネル部に対して、フローティングディフュージョンを、少なくとも互いの一部が重畳するように形成するフローティングディフュージョン形成部とを備える製造装置である。【００１９】
フォトダイオードを形成するフォトダイオード形成部をさらに備え、前記チャネル形成部は、前記フォトダイオード形成部により形成された前記フォトダイオード表面に前記チャネル部を形成し、前記フローティングディフュージョン形成部は、前記フォトダイオード表面に形成される前記チャネル部に重畳するように前記フローティングディフュージョンを形成することができる。【００２０】
前記フローティングディフュージョン形成部は、前記フォトダイオード形成部により形成された前記フォトダイオード表面に前記フローティングディフュージョンを形成し、前記チャネル形成部は、前記フローティングディフュージョン形成部により形成される前記フローティングディフュージョンに重畳するように、前記フォトダイオード内部に前記チャネル部を形成することができる。【００２１】
前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタの内、少なくともいずれか１つを、各チャネル部のP-層がP+層に重なるように形成するトランジスタ形成部をさらに備えることができる。【００２２】
前記読み出しトランジスタおよび前記フローティングディフュージョンが形成される第１のチップとは異なるチップとして、前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタが形成される第２のチップを製造する製造部と、前記製造部により製造された前記第２のチップを、前記第１のチップに重畳し結合する結合部とをさらに備えることができる。【００２３】
前記結合部は、前記第１のチップの前記画素内の配線と、前記第２のチップの配線を、画素毎若しくは、複数画素毎に対応する回路に対して張り合わせることにより、前記第１のチップと前記第２のチップとを結合することができる。【００２４】
前記画素の入力系や出力系のトランジスタを含む論理回路が形成される第３のチップを製造する第３のチップ製造部と、前記第３のチップ製造部により製造された前記第３のチップを、前記結合部により前記第１のチップと結合された前記第２のチップに結合する第３のチップ結合部とをさらに備えることができる。【００２５】
本開示の他の側面は、また、撮像素子を製造する製造装置の製造方法であって、チャネル形成部が、前記撮像素子の画素を構成する読み出しトランジスタのチャネル部を形成し、フローティングディフュージョン形成部が、形成された前記チャネル部に対して、フローティングディフュージョンを、少なくとも互いの一部が重畳するように形成する製造方法である。【００２６】
本開示のさらに他の側面は、画素を構成する読み出しトランジスタのチャネル部およびフローティングディフュージョンが、少なくとも互いの一部が重畳するように形成される撮像素子と、前記撮像素子において得られた被写体の画像を画像処理する画像処理部とを備える撮像装置である。【００２７】
前記撮像素子の前記チャネル部および前記フローティングディフュージョンは、前記画素を構成するフォトダイオードの表面に柱状に形成されるようにすることができる。【００２８】
本開示の一側面においては、画素を構成する読み出しトランジスタのチャネル部およびフローティングディフュージョンが、少なくとも互いの一部が重畳するように形成される。【００２９】
本開示の他の側面においては、撮像素子の画素を構成する読み出しトランジスタのチャネル部が形成され、そのチャネル部に対して、フローティングディフュージョンが、少なくとも互いの一部が重畳するように形成される。【００３０】
本開示のさらに他の側面においては、撮像素子において、画素を構成する読み出しトランジスタのチャネル部およびフローティングディフュージョンが、少なくとも互いの一部が重畳するように形成され、その撮像素子において得られた被写体の画像が画像処理される。
【発明の効果】
【００３１】
本開示によれば、特に、電荷蓄積領域をより大きくすることができる。
【図面の簡単な説明】
【００３２】
【図１】本技術を適用した撮像素子の主な構成例を説明する断面図である。
【図２】撮像素子を製造する製造装置の主な構成例を示すブロック図である。
【図３】製造処理の流れの例を説明するフローチャートである。
【図４】製造の様子の例を示す図である。
【図５】製造の様子の例を示す、図４に続く図である。
【図６】フローティングディフュージョンの形状の例を説明する図である。
【図７】フローティングディフュージョンを複数の画素で共有する例を説明する図である。
【図８】本技術を適用した撮像素子の主な構成例を説明する断面図である。
【図９】画素領域の構成例を説明する図である。
【図１０】撮像素子を製造する製造装置の主な構成例を示すブロック図である。
【図１１】製造処理の流れの例を説明するフローチャートである。
【図１２】製造の様子の例を示す図である。
【図１３】製造の様子の例を示す、図１２に続く図である。
【図１４】本技術を適用した撮像素子の主な構成例を説明する断面図である。
【図１５】撮像素子を製造する製造装置の主な構成例を示すブロック図である。
【図１６】製造処理の流れの例を説明するフローチャートである。
【図１７】製造の様子の例を示す図である。
【図１８】製造の様子の例を示す、図１７に続く図である。
【図１９】本技術を適用した撮像素子の主な構成例を説明する断面図である。
【図２０】本技術を適用した撮像素子の主な構成例を説明する斜視図である。
【図２１】本技術を適用した撮像素子の主な構成例を説明する平面図である。
【図２２】撮像素子を製造する製造装置の主な構成例を示すブロック図である。
【図２３】製造処理の流れの例を説明するフローチャートである。
【図２４】製造の様子の例を示す図である。
【図２５】製造の様子の例を示す、図２４に続く図である。
【図２６】本技術を適用した撮像装置の主な構成例を示ブロック図である。
【発明を実施するための形態】
【００３３】
以下、本技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子・製造装置・製造方法）
２．第２の実施の形態（撮像素子・製造装置・製造方法）
３．第３の実施の形態（撮像素子・製造装置・製造方法）
４．第４の実施の形態（撮像素子・製造装置・製造方法）
５．第５の実施の形態（撮像装置）
【００３４】
＜１．第１の実施の形態＞
［撮像素子］
図１は、本技術を適用した撮像素子の一部について、主な構成例を示す断面図である。図１に示される撮像素子１００は、図中下側から入射される光を光電変換することにより、被写体の画像を電気信号として出力する。
【００３５】
図１には、撮像素子１００の１画素分の構成が示されている。図１に示されるように、その１画素を構成するフォトダイオード１１１は、画素分離領域１１２により区画される。また、フォトダイオード１１１の図中上側に、一点鎖線で示されるトランスファーゲート（TG）１４１（読み出しトランジスタ）と、点線で示されるフローティングディフュージョン（FD）１４２が形成される。つまり、図１の上側若しくは下側から見た平面図においては、フォトダイオード１１１の領域を囲むように、画素分離領域１１２が形成され、フォトダイオード１１１の領域内に、TG１４１およびFD１４２が形成される。
【００３６】
図１に示されるように、フォトダイオード１１１の光電変換および電荷蓄積領域であるN領域１２１は、P+領域１２２（P+領域１２２−１およびP+領域１２２−２）よりなる画素分離領域１１２により区画される。実際には、P+領域１２２−１およびP+領域１２２−２は、繋がった１つの領域となり得る。P+領域１２２−１およびP+領域１２２−２を互いに区別して説明する必要が無い場合、単にP+領域１２２と称する。
【００３７】
また、N領域１２１の一部の図中上側には、TG１４１のチャネル部（Channel）であるP-層１２３が形成され、さらに、そのP-層１２３の図中上側には、FD１４２を構成するN+層１２４が形成される。
【００３８】
N領域１２１のP-層１２３が積層されていない部分とP+領域１２２の図中上側には、高不純物濃度のP+層１２５（P+層１２５−１およびP+層１２５−２）が形成される。実際には、P+層１２５−１およびP+層１２５−２は、繋がった１つの領域となり得る。P+層１２５−１およびP+層１２５−２を互いに区別して説明する必要が無い場合、単にP+層１２５と称する。
【００３９】
さらに、図１に示されるように、P+層１２５やN+層１２４の図中上側には、SiO2やHigh-k材料等よりなる絶縁膜１２６が形成される。
【００４０】
また、TG１４１のチャネル部を覆う（若しくは周囲を囲む）ように、TG１４１のゲートが形成される。つまり、図１に示されるように、絶縁膜１２６の図中上側から、P-層１２３を覆うように、ポリシリコン（Poly Si）等よりなるゲート電極１２７（ゲート電極１２７−１およびゲート電極１２７−２）が形成される。実際には、ゲート電極１２７−１およびゲート電極１２７−２は、繋がった１つの領域となり得る。ゲート電極１２７−１およびゲート電極１２７−２を互いに区別して説明する必要が無い場合、単にゲート電極１２７と称する。
【００４１】
さらに、絶縁膜１２６やゲート電極１２７の図中上側には、SiO2等よりなる層間絶縁膜１２８が形成される。また、その層間絶縁膜１２８の図中上側には、配線１３１が形成される配線層１３０が形成される。FD１４２のN+層１２４の図中上側には、絶縁膜１２６や層間絶縁膜１２８を貫通するコンタクト１２９が形成される。コンタクト１２９は、FD１４２のN+層１２４と配線１３１を接続する。配線１３１は、例えば、銅（Cu）やアルミニウム（Al）等の導電性の金属（Metal）よりなり、そのコンタクト１２９を介して接続されるFD１４２（N+層１２４）を、他の素子に接続する。
【００４２】
以上のように、撮像素子１００においては、FD１４２（N+層１２４）が、TG１４１のチャネル部（P-層１２３）に重畳するように（柱状に）形成される（FD１４２（N+層１２４）、および、TG１４１のチャネル部（P-層１２３）を積層構造とする）。
【００４３】
このようにすることにより、フォトダイオード１１１のN領域１２１に蓄積された電荷をFD１４２に移動させる際、積層方向（図中上下方向）に電荷を移動させることができるので、FD１４２（N+層１２４）（TG１４１のチャネル部（P-層１２３））の図中下側にもN領域１２１を形成することができる。換言するに、撮像素子１００においては、フォトダイオード１１１（N領域１２１）、TG１４１のチャネル部（P-層１２３）、並びに、FD１４２（N+層１２４）が、互いに重畳するように形成される。
【００４４】
したがって、特許文献１に記載のように、FDの周囲にTGやフォトダイオードが形成される場合よりも、電荷蓄積領域であるN領域１２１を大きくすることができ、電荷蓄積量Qsを増大させることができる。したがって、撮像素子１００は、撮像画像の画質を向上させる（より高画質な撮像画像を出力する）ことができる。
【００４５】
［製造装置］
図２は、本技術を適用した撮像素子を製造するための製造装置の主な構成例を示すブロック図である。図２に示される製造装置２００は、本技術を適用した撮像素子１００（図１）を製造する装置である。つまり、製造装置２００は、FD１４２（N+層１２４）と、TG１４１のチャネル部（P-層１２３）とが、少なくとも互いの一部が重畳するように形成される撮像素子を製造する。
【００４６】
製造装置２００は、制御部２０１および製造部２０２を有する。
【００４７】
制御部２０１は、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、およびRAM（Random Access Memory）等を有し、製造部２０２の各部を制御し、撮像素子１００の製造に関する制御処理を行う。例えば、制御部２０１のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、そのCPUは、記憶部２１３からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行するにあたって必要なデータなども適宜記憶される。
【００４８】
製造装置２００は、入力部２１１、出力部２１２、記憶部２１３、通信部２１４、およびドライブ２１５を有する。
【００４９】
入力部２１１は、キーボード、マウス、タッチパネル、および外部入力端子などよりなり、ユーザ指示や外部からの情報の入力を受け付け、制御部２０１に供給する。出力部２１２は、CRT（Cathode Ray Tube）ディスプレイやLCD（Liquid Crystal Display）等のディスプレイ、スピーカ、並びに外部出力端子などよりなり、制御部２０１から供給される各種情報を画像、音声、若しくは、アナログ信号やデジタルデータとして出力する。
【００５０】
記憶部２１３は、フラッシュメモリ等SSD（Solid State Drive）やハードディスクなどよりなり、制御部２０１から供給される情報を記憶したり、制御部２０１からの要求に従って、記憶している情報を読み出して供給したりする。
【００５１】
通信部２１４は、例えば、有線LAN（Local Area Network）や無線LANのインタフェースやモデムなどよりなり、インターネットを含むネットワークを介して、外部の装置との通信処理を行う。例えば、通信部２１４は、制御部２０１から供給される情報を通信相手に送信したり、通信相手から受信した情報を制御部２０１に供給したりする。
【００５２】
ドライブ２１５は、必要に応じて制御部２０１に接続される。そして、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア２２１がそのドライブ２１５に適宜装着される。そして、そのドライブ２１５を介してリムーバブルメディア２２１から読み出されたコンピュータプログラムが、必要に応じて記憶部２１３にインストールされる。
【００５３】
製造部２０２は、制御部２０１に制御されて、本技術を適用した撮像素子１００の製造に関する処理を行う。図２に示されるように、製造部２０２は、PD（Photo Diode）形成部２３１、画素分離領域形成部２３２、P-層形成部２３３、N+層形成部２３４、P+層形成部２３５、絶縁膜形成部２３６、ゲート電極形成部２３７、層間絶縁膜形成部２３８、コンタクト形成部２３９、および配線層形成部２４０を有する。
【００５４】
［製造処理の流れ］
図３のフローチャートを参照して、この製造部２０２により実行される製造処理の流れの例を説明する。必要に応じて、図４および図５を参照して説明する。
【００５５】
製造処理が開始されると、PD形成部２３１は、ステップＳ１０１において、制御部２０１に制御されて、外部より供給されたシリコン（Si）基板表面にN型の光電変換および電荷蓄積領域であるN領域１２１（フォトダイオード１１１）を形成する。
【００５６】
ステップＳ１０２において、画素分離領域形成部２３２は、制御部２０１に制御されて、PD形成部２３１から供給されるデバイスのフォトダイオード１１１を囲むようにP+領域１２２（画素分離領域１１２）を形成する。
【００５７】
ステップＳ１０３において、P-層形成部２３３は、制御部２０１に制御されて、画素分離領域形成部２３２から供給されるデバイスのフォトダイオード１１１（N領域１２１）や画素分離領域１１２（P+領域１２）の表面に、TG１４１のチャネル部にあたるP-層１２３を形成する。
【００５８】
ステップＳ１０４において、N+層形成部２３４は、制御部２０１に制御されて、P-層形成部２３３から供給されるデバイスのP-層１２３の表面にFD１４２のN+層１２４を形成する（図４のＡ）。
【００５９】
ステップＳ１０５において、P+層形成部２３５は、制御部２０１に制御されて、N+層形成部２３４から供給されるデバイスのN+層１２４およびP-層１２３の一部を除去し、N領域１２１およびP+領域１２２の表面にP+層１２５を形成する。より具体的には、P+層形成部２３５は、N+層１２４の表面に、レジストを塗布し、マスクとリソグラフィ技術を用いて、TG１４１のチャネル部およびFD１４２とする部分以外にレジスト開口領域を形成する。そして、P+層形成部２３５は、ドライエッチング等の方法で、そのレジスト開口領域のP-層１２３およびN+層１２４を除去する。つまり、P+層形成部２３５は、TG１４１のチャネル部およびFD１４２とする部分のP-層１２３およびN+層１２４を残し、それ以外の部分のP-層１２３およびN+層１２４を除去する。これにより、柱状に積層されるP-層１２３およびN+層１２４が形成される。その後、P+層形成部２３５は、レジスト開口領域（柱状に積層されるP-層１２３およびN+層１２４以外の部分）にP+層１２５を形成し（図４のＢ）、アッシングにより、N+層１２４の表面に残されたレジストを剥離する。
【００６０】
ステップＳ１０６において、絶縁膜形成部２３６は、制御部２０１に制御されて、P+層形成部２３５から供給されるデバイスの、N+層１２４およびP+層１２５の表面に絶縁膜１２６を形成する（図４のＣ）。
【００６１】
ステップＳ１０７において、ゲート電極形成部２３７は、制御部２０１に制御されて、絶縁膜形成部２３６から供給されるデバイスの、絶縁膜１２６の上から、柱状に形成されたP-層１２３およびN+層１２４の周囲を囲う（覆う）ように、ゲート電極１２７を形成する（図４のＤ）。より具体的には、ゲート電極形成部２３７は、絶縁膜１２６の上からポリシリコン等のゲート電極材料を成膜し、レジスト塗布、マスクとリソグラフィ技術によるレジスト開口、並びに、ドライエッチングを行って加工し、ゲート電極１２７を形成する。
【００６２】
ステップＳ１０８において、層間絶縁膜形成部２３８は、制御部２０１に制御されて、ゲート電極形成部２３７から供給されるデバイス（絶縁膜１２６およびゲート電極１２７）の表面に層間絶縁膜１２８を成膜する（図５のＡ）。
【００６３】
ステップＳ１０９において、コンタクト形成部２３９は、制御部２０１に制御されて、層間絶縁膜形成部２３８から供給されるデバイスの表面からN+層１２４まで、層間絶縁膜１２８および絶縁膜１２６を貫通するようにコンタクト１２９を形成する（図５のＢ）。
【００６４】
ステップＳ１１０において、配線層形成部２４０は、制御部２０１に制御されて、コンタクト形成部２３９から供給されるデバイスの表面に、配線層１３０を形成する（図５のＣ）。
【００６５】
配線層が形成されると、製造部２０２は、以上のように製造された撮像素子１００を外部に供給し、製造処理を終了する。
【００６６】
以上のように、製造装置２００は、従来の撮像素子を製造する場合と基本的に同様の工程数により、容易に撮像素子１００を製造することができる。
【００６７】
なお、上述した工程順は、矛盾が生じない限り、任意で変更可能である。
【００６８】
［付記］
図１においては、撮像素子１００として１画素分の構造例を示したが、実際には、撮像素子１００は、任意の数の画素を有することができる。撮像素子１００が複数の画素を有する場合、その内の少なくとも１画素以上が、図１に示されるような構造を有していれば良い。
【００６９】
また、図１においては、ゲート電極１２７がFD１４２の図中上部まで覆うように示されているが、ゲート電極１２７は、少なくとも、TG１４１のチャネル部であるP-層１２３に電圧を印加することができる位置に配置されればよく、その範囲内である限りゲート電極１２７の位置は任意である。例えば、ゲート電極１２７が、絶縁膜１２６の表面に、P-層１２３若しくはN+層１２４の側面の一部又は全部を囲むように形成されるようにしてもよいし、P-層１２３およびN+層１２４の側面の一部又は全部を囲むように形成されるようにしてもよい。さらに、ゲート電極１２７が、P-層１２３やN+層１２４の側面の全周囲を囲む必要はない。
【００７０】
なお、図１においては、P-層１２３とN+層１２４とが重畳するように形成されるように説明したが、FD１４２（N+層１２４）の一部にTG１４１のチャネル部（P-層１２３）が重なるようにしてもよい。また、TG１４１のチャネル部（P-層１２３）の一部にFD１４２（N+層１２４）が重なるようにしてもよい。さらに、TG１４１のチャネル部（P-層１２３）の一部にFD１４２（N+層１２４）の一部が重なるようにしてもよい。つまり、TG１４１のチャネル部（P-層１２３）およびFD１４２（N+層１２４）は、少なくとも互いの一部が重畳すればよい。例えば、図１の上側若しくは下側から見た平面において、TG１４１およびFD１４２が互いにずれていても（位置が異なっていても）良い。
【００７１】
TG１４１およびFD１４２のそれぞれの形状は任意であり、互いに異なっていても良い。さらに、図１の上側若しくは下側から見た平面において、TG１４１およびFD１４２のそれぞれの位置は、TG１４１のチャネル部（P-層１２３）とFD１４２（N+層１２４）とが重畳する部分がフォトダイオード１１１の領域内であれば任意である。
【００７２】
例えば、TG１４１およびFD１４２が、図１の上側若しくは下側から見た平面において、図６のＡに示されるように、フォトダイオード１１１の領域の略中央に、略円形（略円柱状）に形成されるようにしてもよい。また、例えば、TG１４１およびFD１４２が、図１の上側若しくは下側から見た平面において、図６のＢに示されるように、フォトダイオード１１１の領域の略中央に、矩形（四角柱状）に形成されるようにしてもよい。さらに、例えば、TG１４１およびFD１４２が、図１の上側若しくは下側から見た平面において、図６のＣに示されるように、フォトダイオード１１１の領域の端部に、三角形（三角柱状）に形成されるようにしてもよい。
【００７３】
また、例えば、TG１４１およびFD１４２が、図１の上側若しくは下側から見た平面において、図６のＤに示されるように、フォトダイオード１１１の領域の略中央に、八角形等の多角形（多角柱状）に形成されるようにしてもよい。さらに、例えば、その八角形のTG１４１およびFD１４２が、図１の上側若しくは下側から見た平面において、図６のＥに示されるように、フォトダイオード１１１の領域の端部に形成されるようにしてもよい。
【００７４】
また、例えば、その八角形の一部のTG１４１およびFD１４２が、図１の上側若しくは下側から見た平面において、図６のＦに示されるように、フォトダイオード１１１の領域の端部に形成されるようにしてもよい。つまり、図６のＣや図６のＦの例のように、ゲート電極１２７が、FD１４２の周囲全てを囲む必要はない。
【００７５】
ただし、図６のＡ、図６のＢ、および図６のＤの例のように、フォトダイオード１１１の領域の略中央に、TG１４１およびFD１４２を設けることにより、フォトダイオード１１１からFD１４２までの読み出し距離の最長距離が短縮されるので、信号電荷が読み出し易くなり、残像を低減することができる。
【００７６】
なお、FD１４２は、例えば図７に示される例のように、複数の画素で共有するようにしてもよい。その場合、FD１４２に対するTG１４１は、FD１４２を共有する画素数分用意する必要がある。図７の例の場合、１つのFD１４２を４画素で共有している。したがって、１つのFD１４２に対して、４つのフォトダイオード１１１およびTG１４１が設けられている。
【００７７】
＜２．第２の実施の形態＞
［撮像素子］
なお、図１においては図示を省略したが、撮像素子１００は、画素毎に、増幅用のトランジスタ（アンプ（Amp））、選択用のトランジスタ（セレクタ（Sel））、およびリセット用のトランジスタ（リセット（Rst））等の論理回路も有する。
【００７８】
これらのトランジスタはどのように形成されても良いが、例えば、図１に示されるフォトダイオード１１１を有するチップとは別のチップとして形成し、それらのチップを、互いの配線（Metal）同士を、画素毎若しくは、複数画素毎に対応する回路に対して張り合わせることより、積層するようにしてもよい。
【００７９】
図８は、その場合の撮像素子の主な構成例を示す断面図である。図８に示される撮像素子３００は、図中上側から入射される光を光電変換することにより、被写体の画像を電気信号として出力する。
【００８０】
図８に示されるように、撮像素子３００は、イメージセンサチップ（CIS（Contact Image Sensor））３０１、論理回路チップ（Logic1）３０２、および、論理回路チップ（Logic2）３０３の各チップを張り合わせた構造となっている。
【００８１】
イメージセンサチップ（CIS）３０１には、撮像素子１００と同様の構成の画素が形成される。図８の一点鎖線で示される部分が撮像素子１００に相当する（撮像素子１００にカラーフィルタと集光レンズが付加されている）。
【００８２】
論理回路チップ（Logic1）３０２には、イメージセンサチップ（CIS）３０１の画素構成の、増幅用のトランジスタ（アンプ（Amp））、選択用のトランジスタ（セレクタ（Sel））、およびリセット用のトランジスタ（リセット（Rst））等の論理回路が形成される。
【００８３】
論理回路チップ（Logic2）３０３には、画素の入力系や出力系のトランジスタ等を含むその他の論理回路が形成される。
【００８４】
イメージセンサチップ（CIS）３０１、論理回路チップ（Logic1）３０２、および論理回路チップ（Logic2）３０３の各配線は、ビア（VIA）等により互いに接続される。特に、イメージセンサチップ（CIS）３０１の撮像素子１００の配線は、その撮像素子１００近傍において、論理回路チップ（Logic1）３０２の配線と張り合わせてある。
【００８５】
一般的に、ビアは、画素内に設けることができない。これに対して、上述したように、イメージセンサチップ（CIS）３０１の配線と、画素内において、論理回路チップ（Logic1）３０２のとを、画素毎若しくは、複数画素毎に対応する回路に対して張り合わせるようにすることにより、FD１４２からアンプ（Amp）やリセット（Rst）等のトランジスタを繋ぐ配線のレイアウトがより単純化されるので、配線設計の自由度が向上し、設計がより容易になる。
【００８６】
また、同じ理由から、ビアによる配線接続の場合、FD１４２からアンプ（Amp）やリセット（Rst）等のトランジスタを繋ぐ配線が長くなり、配線容量等により変換効率が低下する恐れがある。これに対して、上述したように画素内において両チップの配線を、画素毎若しくは、複数画素毎に対応する回路に対して張り合わせることにより、配線長を短くすることができ、変換効率の低減を抑制することができる。
【００８７】
さらに、このようにすることにより、アンプ、セレクタ、リセット等のトランジスタを、フォトダイオード１１１に重畳させることができる。したがって、従来の場合、図９のＡに示されるように、フォトダイオード１１１の領域の他に、それらのトランジスタを配置するトランジスタ領域を設ける必要があったが、図８のような構成にすることにより、図９のＢに示されるように、このトランジスタ領域が不要になる。したがって、各画素のフォトダイオード１１１を大きくすることができる。つまり、蓄積電荷量Qsを増大させることができ、撮像画像の画質を向上させることができる。
【００８８】
また、イメージセンサチップ（CIS）３０１と、論理回路チップ（Logic1）３０２とに分離することにより、各チップの工程数を低減させることができ、より容易に各チップの製造を行うことができる。また、イメージセンサチップ（CIS）３０１は、フォトダイオード１１１、TG１４１、およびFD１４２のみを形成すればよいので、熱処理をトランジスタ（論理回路）の動作特性に関係なく行うことができ、より高温の熱処理によってより結晶欠陥の少ない低ノイズのイメージセンサを実現することができる。
【００８９】
なお、論理回路チップ（Logic2）３０３の論理回路は、論理回路チップ（Logic1）３０２に構成するようにしてもよい。ただし、図８のように積層構造とすることにより、チップサイズをさらに小さくすることができる。
【００９０】
［製造装置］
図１０は、本技術を適用した撮像素子を製造するための製造装置の主な構成例を示すブロック図である。図１０に示される製造装置４００は、本技術を適用した撮像素子３００（図８）を製造する装置である。
【００９１】
製造装置４００は、制御部４０１および製造部４０２を有する。製造装置４００は、さらに、入力部２１１、出力部２１２、記憶部２１３、通信部２１４、および、リムーバブルメディア２２１が装着されるドライブ２１５を有する。
【００９２】
制御部４０１は、基本的に制御部２０１と同様の構成を有し、製造部４０２の各部を制御し、撮像素子３００の製造に関する制御処理を行う。
【００９３】
製造部４０２は、制御部４０１に制御されて、本技術を適用した撮像素子３００の製造に関する処理を行う。図１０に示されるように、製造部４０２は、CIS製造部４３１、LOGIC1製造部４３２、LOGIC1結合部４３３、LOGIC2製造部４３４、LOGIC2結合部４３５、フィルタ形成部４３６、および集光レンズ形成部４３７を有する。
【００９４】
［製造処理の流れ］
図１１のフローチャートを参照して、この製造部４０２により実行される製造処理の流れの例を説明する。必要に応じて、図１２および図１３を参照して説明する。
【００９５】
製造処理が開始されると、CIS製造部４３１は、ステップＳ４０１において、制御部４０１に制御されて、外部より供給されたシリコン（Si）基板を用いてイメージセンサチップ（CIS）３０１を製造する（図１２のＡ）。この処理は、例えば、図３のフローチャートを参照して説明した撮像素子１００の製造処理の流れと同様に行われる。
【００９６】
ステップＳ４０２において、LOGIC1製造部４３２は、制御部４０１に制御されて、外部より供給されたシリコン（Si）基板を用いて、イメージセンサチップ（CIS）３０１の画素構成の、アンプ（Amp）、セレクタ（Sel）、およびリセット（Rst）等のトランジスタが形成される論理回路チップ（Logic1）３０２を製造する（図１２のＢ）。この処理は、従来の論理回路の製造方法と同様に行われる。
【００９７】
ステップＳ４０３において、LOGIC1結合部４３３は、制御部４０１に制御されて、ステップＳ４０２において製造された論理回路チップ（Logic1）３０２の上下を反転させ、その上下を反転させた論理回路チップ（Logic1）３０２の下面（配線側）を、ステップＳ４０１において製造されたイメージセンサチップ（CIS）３０１の上面（配線側）に重畳させて結合する。
【００９８】
その際、LOGIC1結合部４３３は、イメージセンサチップ（CIS）３０１の画素内配線と、論理回路チップ（Logic1）３０２の配線とを、画素毎若しくは、複数画素毎に対応する回路に対して貼り合わせることにより、両チップの回路を接続する。
【００９９】
これにより、CMOSイメージセンサの画素内構成が、アンプ（Amp）、セレクタ（Sel）、およびリセット（Rst）等の論理回路がフォトダイオードの光入射面と反対側に重畳する構造で実現される。したがって、図９を用いて説明したように、電荷蓄積層をより大きくすることができる。
【０１００】
なお、LOGIC1結合部４３３は、さらにビアを用いて、画素外においても両チップの回路を接続するようにしてもよい。
【０１０１】
以上のようにして、イメージセンサチップ（CIS）３０１と論理回路チップ（Logic1）３０２とが重畳するデバイス（CIS+Logic1）３１１が製造される。LOGIC1結合部４３３は、さらに、そのデバイス（CIS+Logic1）３１１の上面にあたる論理回路チップ（Logic1）３０２の基板を薄膜化する（図１２のＣ）。
【０１０２】
ステップＳ４０４において、LOGIC2製造部４３４は、制御部４０１に制御されて、外部より供給されたシリコン（Si）基板を用いて、イメージセンサチップ（CIS）３０１の画素の入出力系に用いられるその他の論理回路が形成される論理回路チップ（Logic2）３０３を製造する（図１３のＡ）。この処理は、従来の論理回路の製造方法と同様に行われる。
【０１０３】
ステップＳ４０５において、LOGIC2結合部４３５は、制御部４０１に制御されて、ステップＳ４０４において製造された論理回路チップ（Logic2）３０３の上下を反転させ、その上下を反転させた論理回路チップ（Logic2）３０３下面（配線側）を、ステップＳ４０３において製造されたデバイス（CIS+Logic1）３１１の上面（薄膜化された論理回路チップ（Logic1）３０２の基板側）に重ねて結合する。その際、LOGIC1結合部４３３は、ビアを用いて、論理回路チップ（Logic2）３０３の配線と、デバイス（CIS+Logic1）３１１の配線とを接続することにより、イメージセンサチップ（CIS）３０１、論理回路チップ（Logic1）３０２、および論理回路チップ（Logic2）３０３のそれぞれの回路を接続する。
【０１０４】
このようにして、イメージセンサチップ（CIS）３０１、論理回路チップ（Logic1）３０２、および論理回路チップ（Logic2）３０３が互いに重なるデバイス（CIS+Logic1+Logic2）３２１が製造される（図１３のＢ）。
【０１０５】
ステップＳ４０６において、LOGIC2結合部４３５は、制御部４０１に制御されて、ステップＳ４０５において製造されたデバイス（CIS+Logic1+Logic2）３２１の上下を反転させ、そのデバイス（CIS+Logic1+Logic2）３２１の上面にあたるイメージセンサチップ（CIS）３０１の基板を薄膜化する。
【０１０６】
ステップＳ４０７において、フィルタ形成部４３６は、制御部４０１に制御され、ステップＳ４０６において基板が薄膜化されたデバイス（CIS+Logic1+Logic2）３２１の上面の、イメージセンサチップ（CIS）３０１の画素部（フォトダイオード１１１）の上に、カラーフィルタや赤外フィルタ等のフィルタを形成する。
【０１０７】
ステップＳ４０８において、集光レンズ形成部４３７は、制御部４０１に制御され、ステップＳ４０６において形成されたフィルタの表面（フォトダイオード１１１の上）に、集光レンズを形成する。
【０１０８】
集光レンズが形成されると、製造部４０２は、以上のように製造された撮像素子３００を外部に供給し、製造処理を終了する。
【０１０９】
以上のように、製造装置４００は、イメージセンサチップ（CIS）３０１、論理回路チップ（Logic1）３０２、および論理回路チップ（Logic2）３０３を従来の撮像素子を製造する場合と基本的に同様の工程数により製造し、互いを貼り合わせるだけで、容易に撮像素子３００を製造することができる。
【０１１０】
なお、上述した工程順は、矛盾が生じない限り、任意に変更可能である。
【０１１１】
＜３．第３の実施の形態＞
［撮像素子］
図１においては、フォトダイオード１１１（N領域１２１）の図中上側に、柱状に形成されるP-層１２３およびN+層１２４が重畳するように説明したが、これに限らず、P-層１２３およびN+層１２４は、図中上下方向（積層方向）について、その一部若しくは全部がN領域１２１の内部に（埋め込まれるように）形成されるようにしてもよい。
【０１１２】
図１４は、本発明を適用した撮像素子の一部について、主な構成例を示す断面図である。図１４に示される撮像素子５００は、基本的に図１の撮像素子１００と同様の撮像素子であり、撮像素子１００と同様の構成を有する。
【０１１３】
ただし、撮像素子５００の場合、TG１４１のチャネル部であるP-層５２５は、N領域１２１の内部に形成される。
【０１１４】
FD１４２のN+層５２３は、N+層１２４の場合と同様に、P-層５２５の図中上側に重なるように形成される。したがって、N+層５２３は、フォトダイオード１１１に重なるように形成される。
【０１１５】
P+層５２４（P+層５２４−１およびP+層５２４−２）は、P+層１２５の場合と同様に形成される。したがって、フォトダイオード１１１の図中上面には、P+層５２４とP-層５２５が形成される。
【０１１６】
このようにすることにより、撮像素子５００の厚さ（図中上下方向（積層方向）の長さ）を、撮像素子１００の場合よりも薄くすることができる。
【０１１７】
また、撮像素子５００は、撮像素子１００の場合よりもより低段差において、そのあとの加工工程を進めることが出来るのでより高精度なパターン形成を行うことができる。さらに、FD部際の段差部分がより強固なP+型で形成されるために、白点等のノイズ耐性を向上させることが出来る。
【０１１８】
［製造装置］
図１５は、本技術を適用した撮像素子を製造するための製造装置の主な構成例を示すブロック図である。図１５に示される製造装置６００は、本技術を適用した撮像素子５００（図１４）を製造する装置である。
【０１１９】
製造装置６００は、制御部６０１および製造部６０２を有する。製造装置６００は、さらに、入力部２１１、出力部２１２、記憶部２１３、通信部２１４、および、リムーバブルメディア２２１が装着されるドライブ２１５を有する。
【０１２０】
制御部６０１は、基本的に制御部２０１と同様の構成を有し、製造部６０２の各部を制御し、撮像素子５００の製造に関する制御処理を行う。
【０１２１】
製造部６０２は、制御部６０１に制御されて、本技術を適用した撮像素子５００の製造に関する処理を行う。図１５に示されるように、製造部６０２は、基本的に製造部２０２（図２）と同様の構成を有するが、P-層形成部２３３、N+層形成部２３４、およびP+層形成部２３５の代わりに、N+層形成部６３３、P+層形成部６３４、およびP-層形成部６３５を有する。
【０１２２】
［製造処理の流れ］
図１６のフローチャートを参照して、この製造部６０２により実行される製造処理の流れの例を説明する。必要に応じて、図１７および図１８を参照して説明する。
【０１２３】
ステップＳ６０１およびステップＳ６０２の各処理は、図３のステップＳ１０１およびステップＳ１０２の各処理と同様に実行される。
【０１２４】
ステップＳ６０３において、N+層形成部６３３は、制御部６０１に制御されて、画素分離領域形成部２３２から供給されるデバイスのフォトダイオード１１１（N領域１２１）や画素分離領域１１２（P+領域１２）の表面に、FD１４２のN+層５２３を形成する（図１７のＡ）。
【０１２５】
ステップＳ６０４において、P+層形成部６３４は、制御部６０１に制御されて、N+層形成部６３３から供給されるデバイスのN+層５２３の一部を除去し、N領域１２１およびP+領域１２２の表面にP+層５２４を形成する。より具体的には、P+層形成部６３４は、N+層５２３の表面に、レジストを塗布し、マスクとリソグラフィ技術を用いて、FD１４２とする部分以外にレジスト開口領域を形成する。そして、P+層形成部６３４は、ドライエッチング等の方法で、そのレジスト開口領域のN+層５２３を除去する。つまり、P+層形成部６３４は、FD１４２とする部分のN+層５２３を残し、それ以外の部分のN+層５２３を除去する。これにより、柱状に積層されるN+層５２３が形成される。その後、P+層形成部６３４は、レジスト開口領域（柱状に積層されるN+層５２３以外の部分）にP+層５２４を形成し（図１７のＢ）、アッシングにより、N+層５２３の表面に残されたレジストを剥離する。
【０１２６】
ステップＳ６０５において、P-層形成部６３５は、制御部６０１に制御されて、P-層５２５を形成する。より具体的には、P-層形成部６３５は、ステップＳ６０４の場合と同様に、レジストを塗布し、マスクとリソグラフィ技術を用いて、FD１４２を含むFD１４２よりも少し広い領域をレジスト開口領域とし、そのレジスト開口領域のN領域１２１に、P-層５２５を形成する（図１７のＣ）。このP-層５２５は、FD１４２のN+層５２３に形成するN型不純物濃度よりも十分低い濃度であるためN+層５２３は影響を受けない。その後、P-層形成部６３５は、アッシングにより、P+層５２４の表面に残されたレジストを剥離する。
【０１２７】
ステップＳ６０６乃至ステップＳ６１０の各処理は、図３のステップＳ１０６乃至ステップＳ１１０の各処理と同様に実行される（図１７のＤ、並びに、図１８のＡ乃至図１８のＣ）。
【０１２８】
配線層１３０が形成されると、製造部６０２は、以上のように製造された撮像素子５００を外部に供給し、製造処理を終了する。
【０１２９】
以上のように、製造装置６００は、第１の実施の形態の場合と同様に、従来の撮像素子を製造する場合と基本的に同様の工程数により、容易に撮像素子５００を製造することができる。
【０１３０】
なお、上述した工程順は、矛盾が生じない限り、任意で変更可能である。
【０１３１】
［付記］
なお、図１４の例において、ゲート電極１２７（の一部若しくは全部）もN領域１２１内部に形成される（埋め込む）ようにしても良い。
【０１３２】
さらに、N+層５２３の一部若しくは全部もN領域１２１の内部に形成される（埋め込む）ようにし、撮像素子の厚さをさらに薄くするようにしても良い。つまり、少なくとも互いの一部が積層される構造のTG１４１およびFD１４２の、フォトダイオード１１１の光入射面の反対側の表面から積層方向外側に露出する程度（高さ）、すなわち、換言するに、フォトダイオード１１１内部に形成される程度（深さ）は、任意である。
【０１３３】
フォトダイオード１１１内部に形成される割合が多いほど、撮像素子は薄く形成されるが、その分N領域１２１が小さくなるので、電荷蓄積量は少なくなる。
【０１３４】
＜４．第４の実施の形態＞
［撮像素子］
以上においては、フォトダイオード、TG、およびFDについて説明したが、アンプ（Amp）、セレクタ（Sel）、およびリセット（Rst）等のトランジスタのチャネル部のP-層がP+層に重なるように形成されるようにしてもよい。
【０１３５】
図１９は、その場合の撮像素子の主な構成例を示す断面図である。図１９に示される撮像素子７００は、基本的に図１の撮像素子１００と同様の撮像素子であるFD/TG部７１１に加え、アンプ（Amp）、セレクタ（Sel）、およびリセット（Rst）等のトランジスタであるTR部７１２を有する。
【０１３６】
TR部７１２は、画素分離領域１１２（P+領域１２２）の図中上側に形成される。図１９においては、TR部７１２のチャネル部の断面図が示されている。図１９に示されるように、TR部７１２において、チャネル部のP-層７２２は、P+層７２１の図中上側に重ねるように形成される。つまり、TR部７１２のチャネル部は、柱状に形成される。なお、TR部７１２のソース部やドレイン部のN層は、このチャネル部に並べて形成される（図示せず）。このチャネル部の表面に絶縁膜１２６が形成され、さらにその上からチャネル部を覆うようにゲート電極７２３が形成される。
【０１３７】
さらにそのゲート電極７２３や絶縁膜１２６の図中上側に層間絶縁膜１２８が形成され、ゲート電極７２３の図中上側に、その層間絶縁膜１２８を貫通するようにコンタクト７２４が形成される。
【０１３８】
また、層間絶縁膜１２８の図中上側には、FD/TG部７１１とTR部７１２を接続する配線７２５を含む配線層１３０が形成される。配線層１３０のさらに図中上側に、層間絶縁膜が形成されるようにしてももちろんよい。
【０１３９】
図２０は、撮像素子７００のFD/TG部７１１やTR部７１２の構成を斜め上から見た場合の斜視図である。図２１は、図１９の図中上側からみた平面図である。
【０１４０】
このような構造にすることにより、TR部７１２のチャネル部のゲート幅やゲート長を長くすることができる。これにより、TR部７１２のON/OFF特性や、1/fノイズ特性等を向上させることができる。
【０１４１】
また、図２１に示されるセレクタ７４１、アンプ７４２、およびリセット７４３のように、画素分離領域１１２にTR部７１２を形成することができるので、フォトダイオード１１１を大きくすることができる。
【０１４２】
［製造装置］
図２２は、本技術を適用した撮像素子を製造するための製造装置の主な構成例を示すブロック図である。図２２に示される製造装置８００は、本技術を適用した撮像素子７００（図１９）を製造する装置である。
【０１４３】
製造装置８００は、制御部８０１および製造部８０２を有する。製造装置８００は、さらに、入力部２１１、出力部２１２、記憶部２１３、通信部２１４、および、リムーバブルメディア２２１が装着されるドライブ２１５を有する。
【０１４４】
制御部８０１は、基本的に制御部２０１と同様の構成を有し、製造部８０２の各部を制御し、撮像素子７００の製造に関する制御処理を行う。
【０１４５】
製造部８０２は、制御部８０１に制御されて、本技術を適用した撮像素子７００の製造に関する処理を行う。図２２に示されるように、製造部８０２は、基本的に製造部２０２（図２）と同様の構成を有するが、P-層形成部２３３、N+層形成部２３４、P+層形成部２３５、ゲート電極形成部２３７、コンタクト形成部２３９、および配線層形成部２４０の代わりに、P-層形成部８３３、N+層形成部８３４、トランジスタ形成部８３５、P+層形成部８３６、ゲート電極形成部８３８、コンタクト形成部８４０、および配線層形成部８４１を有する。
【０１４６】
［製造処理の流れ］
図２３のフローチャートを参照して、この製造部８０２により実行される製造処理の流れの例を説明する。必要に応じて、図２４および図２５を参照して説明する。
【０１４７】
ステップＳ８０１およびステップＳ８０２の各処理は、図３のステップＳ１０１およびステップＳ１０２の各処理と同様に実行される。
【０１４８】
ステップＳ８０３において、P-層形成部８３３は、制御部８０１に制御されて、画素分離領域形成部２３２から供給されるデバイスのフォトダイオード１１１（N領域１２１）の表面に、TG１４１のP-層１２３を形成する。
【０１４９】
ステップＳ８０４において、N+層形成部８３４は、制御部８０１に制御されて、P-層形成部８３３から供給されるデバイスの、フォトダイオード１１１のN領域１２１上のP-層１２３の表面に、FD１４２のN+層１２４を形成する。
【０１５０】
ステップＳ８０５において、トランジスタ形成部８３５は、制御部８０１に制御されて、N+層形成部８３４から供給されるデバイスの画素分離領域１１２（P+領域１２２）の図中上側に、P+層７２１に重畳するチャネル部（P-層７２２）や、ソース・ドレイン部（図示せず）が形成される（図２４のＡ）。
【０１５１】
なお、図２４のＡに示される例のように、P+層７２１およびP-層７２２は、画素分離領域１１２およびフォトダイオード１１１の一部の図中上側に成膜されるようにしてもよい。
【０１５２】
ステップＳ８０６において、P+層形成部８３６は、制御部６０１に制御されて、トランジスタ形成部８３５から供給されるデバイスの、P-層１２３およびN+層１２４、並びに、P+層７２１およびP-層７２２の各一部を除去し、N領域１２１の表面にP+層１２５を形成する。
【０１５３】
より具体的には、P+層形成部８３６は、N+層１２４およびP-層７２２の表面に、レジストを塗布し、マスクとリソグラフィ技術を用いて、FD/TG部７１１とする部分と、TR部７１２とする部分以外にレジスト開口領域を形成する。そして、P+層形成部８３６は、ドライエッチング等の方法で、そのレジスト開口領域のP-層１２３およびN+層１２４、並びに、P+層７２１およびP-層７２２を除去する。つまり、P+層形成部８３４は、FD/TG部７１１とする部分のP-層１２３およびN+層１２４、並びに、TR部７１２とする部分のP+層７２１およびP-層７２２を残し、それ以外の部分のP-層１２３、N+層１２４、P+層７２１、およびP-層７２２の各層を除去する。これにより、柱状に積層されるP-層１２３およびN+層１２４だけでなく、柱状に形成されるP+層７２１およびP-層７２２も形成される。
【０１５４】
その後、P+層形成部８３６は、レジスト開口領域にP+層１２５を形成し（図２４のＢ）、アッシングにより、N+層１２４やP-層７２２の表面に残されたレジストを剥離する。
【０１５５】
ステップＳ８０７の処理は、ステップＳ１０６と同様に実行される（図２４のＣ）。
【０１５６】
ステップＳ８０８において、ゲート電極形成部８３８は、制御部８０１に制御されて、絶縁膜形成部２３６から供給されるデバイスの、絶縁膜１２６の上から、柱状に形成されたP-層１２３およびN+層１２４の周囲を囲う（覆う）ように、ゲート電極１２７を形成する。また、ゲート電極形成部８３８は、そのデバイスの、絶縁膜１２６の上から、柱状に形成されるP+層７２１およびP-層７２２を覆うように、ゲート電極７２３を形成する（図２４のＤ）。
【０１５７】
より具体的には、ゲート電極形成部８３８は、絶縁膜１２６の上からポリシリコン等のゲート電極材料を成膜し、レジスト塗布、マスクとリソグラフィ技術によるレジスト開口、並びに、ドライエッチングを行って加工し、ゲート電極１２７およびゲート電極７２３を形成する。
【０１５８】
ステップＳ８０９の処理は、ステップＳ１０８と同様に実行される（図２５のＡ）。
【０１５９】
ステップＳ８１０において、コンタクト形成部８４０は、制御部８０１に制御されて、層間絶縁膜形成部２３８から供給されるデバイスの表面からN+層１２４まで、層間絶縁膜１２８および絶縁膜１２６を貫通するようにコンタクト１２９を形成する。コンタクト形成部８４０は、さらに、そのデバイスの表面からゲート電極７２３まで、層間絶縁膜１２８を貫通するようにコンタクト７２４を形成する（図２５のＢ）。
【０１６０】
ステップＳ８１１において、配線層形成部８４１は、制御部８０１に制御されて、コンタクト形成部８４０から供給されるデバイスの表面に、例えば、FD/TG部７１１のコンタクト１２９に接続される配線１３１、および、TR部７１２のコンタクト７２４に接続される配線７２５を含む配線層１３０を形成する（図２５のＣ）。その配線層１３０の図中上側に、層間絶縁膜がさらに形成されるようにしても良い。
【０１６１】
配線層が形成されると、製造部８０２は、以上のように製造された撮像素子７００を外部に供給し、製造処理を終了する。
【０１６２】
以上のように、製造装置８００は、従来の撮像素子を製造する場合と基本的に同様の工程数により、容易に撮像素子７００を製造することができる。
【０１６３】
なお、上述した工程順は、矛盾が生じない限り、任意で変更可能である。
【０１６４】
また、図１９においては、TR部７１２を１つのみ示したが、実際には、TR部７１２は、アンプ（Amp）、セレクタ（Sel）、およびリセット（Rst）の内、少なくともいずれか１つとして形成される。
【０１６５】
＜５．第５の実施の形態＞
［撮像装置］
図２６は、本技術を適用した撮像装置の構成例を示す図である。図２６に示される撮像装置９００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
【０１６６】
図２６に示されるように撮像装置９００は、レンズ部９１１、CMOSセンサ９１２、A/D変換部９１３、操作部９１４、制御部９１５、画像処理部９１６、表示部９１７、コーデック処理部９１８、および記録部９１９を有する。
【０１６７】
レンズ部９１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光し、CMOSセンサ９１２に供給する。
【０１６８】
CMOSセンサ９１２は、レンズ部９１１を介して供給される被写体からの光を光電変換し、電気信号としてA/D変換器９１３に供給する。
【０１６９】
A/D変換器９１３は、CMOSセンサ９１２から、所定のタイミングで供給された画素毎の電気信号を、デジタルの画像信号（以下、適宜、画素信号や画像データとも称する）に変換し、所定のタイミングで順次、画像処理部９１６に供給する。
【０１７０】
操作部９１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部９１５に供給する。
【０１７１】
制御部９１５は、操作部９１４により入力されたユーザの操作入力に対応する信号に基づいて、レンズ部９１１、CMOSセンサ９１２、A/D変換器９１３、画像処理部９１６、表示部９１７、コーデック処理部９１８、および記録部９１９の駆動を制御し、各部に撮像に関する処理を行わせる。
【０１７２】
画像処理部９１６は、A/D変換器９１３から供給された画像信号に対して、例えば、上述した黒レベル補正や、混色補正、欠陥補正、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部９１６は、画像処理を施した画像信号を表示部９１７およびコーデック処理部９１８に供給する。
【０１７３】
表示部９１７は、例えば、液晶ディスプレイ等として構成され、画像処理部９１６からの画像信号に基づいて、被写体の画像を表示する。
【０１７４】
コーデック処理部９１８は、画像処理部９１６からの画像信号に対して、所定の方式の符号化処理を施し、符号化処理の結果得られた画像データを記録部９１９に供給する。
【０１７５】
記録部９１９は、コーデック処理部９１８からの画像データを記録する。記録部９１９に記録された画像データは、必要に応じて画像処理部９１６に読み出されることで、表示部９１７に供給され、対応する画像が表示される。
【０１７６】
このような撮像装置９００のCMOSセンサ９１２として、上述したような、FD（N+層）と、TGのチャネル部（P-層）とが、少なくとも互いの一部が重なるように積層される撮像素子（例えば、図１の撮像素子１００、図８の撮像素子３００、図１５の撮像素子５００、若しくは、図１９の撮像素子７００）を適用することにより、撮像装置９００は、電荷蓄積領域をより大きくすることができる。これにより、蓄積電荷量を増大させ、画質の低減を抑制することができる。
【０１７７】
なお、本技術を適用した撮像素子は、上述した構成の撮像装置に限らず、例えば、デジタルスチルカメラ、ビデオカメラ、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する任意の情報処理装置に適用することができる。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールに適用することもできる。
【０１７８】
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
【０１７９】
この記録媒体は、例えば、図２、図１０、図１５、および図２２に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア２２１により構成される。このリムーバブルメディア２２１には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。また、上述した記録媒体は、このようなリムーバブルメディア２２１だけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されているROMや、記憶部２１３に含まれるハードディスクなどにより構成されるようにしてもよい。
【０１８０】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【０１８１】
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１８２】
また、本明細書において、システムとは、複数のデバイス（装置）により構成される装置全体を表すものである。
【０１８３】
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１８４】
なお、本技術は以下のような構成も取ることができる。
（１）  画素を構成する読み出しトランジスタのチャネル部およびフローティングディフュージョンが、少なくとも互いの一部が重畳するように形成される
撮像素子。
（２）  前記チャネル部および前記フローティングディフュージョンの一部若しくは全部が、前記画素を構成するフォトダイオードの外側に露出している
前記（１）に記載の撮像素子。
（３）  前記チャネル部および前記フローティングディフュージョンは、前記画素を構成するフォトダイオードの表面に柱状に形成される
前記（１）または（２）に記載の撮像素子。
（４）  前記チャネル部および前記フローティングディフュージョンは、１画素を構成するフォトダイオードの領域内に形成される
前記（１）乃至（３）のいずれかに記載の撮像素子。
（５）  前記チャネル部および前記フローティングディフュージョンは、複数画素により共有される
前記（１）乃至（４）のいずれかに記載の撮像素子。
（６）  前記チャネル部および前記フローティングディフュージョンの側面の一部若しくは全部を囲むように、前記読み出しトランジスタのゲート電極が形成される
前記（１）乃至（５）のいずれかに記載の撮像素子。
（７）  前記読み出しトランジスタ、前記フローティングディフュージョン、および、前記画素を構成するフォトダイオードが形成される第１のチップと、前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタが形成される第２のチップとが互いに重畳されて結合される
前記（１）乃至（６）のいずれかに記載の撮像素子。
（８）  前記第１のチップと前記第２のチップは、前記第１のチップの前記画素内の配線と、前記第２のチップの配線が、画素毎若しくは、複数画素毎に対応する回路に対して張り合わされるように、結合される
前記（７）に記載の撮像素子。
（９）  前記第１のチップと結合された前記第２のチップには、前記画素の入力系や出力系のトランジスタを含む論理回路が形成される第３のチップがさらに重畳され、結合される
前記（７）に記載の撮像素子。
（１０）  前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタの内、少なくともいずれか１つの各チャネル部のP-層がP+層に重なるように形成される
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）  撮像素子を製造する製造装置であって、
前記撮像素子の画素を構成する読み出しトランジスタのチャネル部を形成するチャネル形成部と、
前記チャネル形成部により形成された前記チャネル部に対して、フローティングディフュージョンを、少なくとも互いの一部が重畳するように形成するフローティングディフュージョン形成部と
を備える製造装置。
（１２）  フォトダイオードを形成するフォトダイオード形成部をさらに備え、
前記チャネル形成部は、前記フォトダイオード形成部により形成された前記フォトダイオード表面に前記チャネル部を形成し、
前記フローティングディフュージョン形成部は、前記フォトダイオード表面に形成される前記チャネル部に重畳するように前記フローティングディフュージョンを形成する
前記（１１）に記載の製造装置。
（１３）  前記フローティングディフュージョン形成部は、前記フォトダイオード形成部により形成された前記フォトダイオード表面に前記フローティングディフュージョンを形成し、
前記チャネル形成部は、前記フローティングディフュージョン形成部により形成される前記フローティングディフュージョンに重畳するように、前記フォトダイオード内部に前記チャネル部を形成する
前記（１２）に記載の製造装置。
（１４）  前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタの内、少なくともいずれか１つを、各チャネル部のP-層がP+層に重なるように形成するトランジスタ形成部をさらに備える
前記（１１）乃至（１３）のいずれかに記載の製造装置。
（１５）  前記読み出しトランジスタおよび前記フローティングディフュージョンが形成される第１のチップとは異なるチップとして、前記画素を構成する、増幅用のトランジスタ、選択用のトランジスタ、およびリセット用のトランジスタが形成される第２のチップを製造する製造部と、
前記製造部により製造された前記第２のチップを、前記第１のチップに重畳し結合する結合部と
をさらに備える前記（１１）乃至（１４）のいずれかに記載の製造装置。
（１６）  前記結合部は、前記第１のチップの前記画素内の配線と、前記第２のチップの配線を、画素毎若しくは、複数画素毎に対応する回路に対して張り合わせることにより、前記第１のチップと前記第２のチップとを結合する
前記（１５）に記載の製造装置。
（１７）  前記画素の入力系や出力系のトランジスタを含む論理回路が形成される第３のチップを製造する第３のチップ製造部と、
前記第３のチップ製造部により製造された前記第３のチップを、前記結合部により前記第１のチップと結合された前記第２のチップに結合する第３のチップ結合部と
をさらに備える前記（１５）または（１６）に記載の製造装置。
（１８）  撮像素子を製造する製造装置の製造方法であって、
チャネル形成部が、前記撮像素子の画素を構成する読み出しトランジスタのチャネル部を形成し、
フローティングディフュージョン形成部が、形成された前記チャネル部に対して、フローティングディフュージョンを、少なくとも互いの一部が重畳するように形成する
製造方法。
（１９）  画素を構成する読み出しトランジスタのチャネル部およびフローティングディフュージョンが、少なくとも互いの一部が重畳するように形成される撮像素子と、
前記撮像素子において得られた被写体の画像を画像処理する画像処理部と
を備える撮像装置。
（２０）  前記撮像素子の前記チャネル部および前記フローティングディフュージョンは、前記画素を構成するフォトダイオードの表面に柱状に形成される
前記（１９）に記載の撮像装置。
【符号の説明】
【０１８５】
１００  撮像素子，  １１１  フォトダイオード，  １１２  画素分離領域，  １２１  N領域，  １２２  P+領域，  １２３  P-層，  １２４  N+層，  １２５  P+層，  １２６  絶縁膜，  １２７  ゲート電極，  １２８  層間絶縁膜，  １２９  コンタクト，  １３０  配線層，  １３１  配線，  ２００  製造装置，  ２０１  制御部，  ２０２  製造部，  ２３１  PD形成部，  ２３２  画素分離領域形成部，  ２３３  P-層形成部，  ２３４  N+層形成部，  ２３５  P+層形成部，  ２３６  絶縁膜形成部，  ２３７  ゲート電極形成部，  ２３８  ，層間絶縁膜形成部，  ２３９  コンタクト形成部，  ２４０  配線層形成部，  ３００  撮像素子，  ３０１  CIS，  ３０２  Logic1，  ３０３  Logic2，  ４００  製造装置，  ４０１  制御部，  ４０２  製造部，  ４３１  CIS製造部，  ４３２  LOGIC1製造部，  ４３３  LOGIC1結合部，  ４３４  LOGIC2製造部，  ４３５  LOGIC2結合部，  ４３６  フィルタ形成部，  ４３７  集光レンズ形成部，  ５００  撮像素子，  ５２３  N+層，  ５２４  P+層，  ５２５  P-層，  ６００  製造装置，  ６０１  制御部，  ６０２  製造部，  ６３３  N+層形成部，  ６３４  P+層形成部，  ６３５  P-層形成部，  ７００  撮像素子，  ７１１  FD/TG部，  ７１２  TR部，  ７２１  P+層，  ７２２  P-層，  ７２３  ゲート電極、  ７２４  コンタクト，  ７２５  配線，  ７４１セレクタ，  ７４２  アンプ，  ７４３  リセット，  ７４４  GND，  ８００  製造装置，  ８０１  制御部，  ８０２  製造部，  ８３３  P-層形成部，  ８３４  N+層形成部，  ８３５  トランジスタ形成部，  ８３６  P+層形成部，  ８３８  ゲート電極形成部，  ８４０  コンタクト形成部，  ８４１  配線層形成部，  ９００  撮像装置，  ９１２  CMOSセンサ
【図１】
2013118646.tif 000003
【図２】
2013118646.tif 000004
【図３】
2013118646.tif 000005
【図４】
2013118646.tif 000006
【図５】
2013118646.tif 000007
【図６】
2013118646.tif 000008
【図７】
2013118646.tif 000009
【図８】
2013118646.tif 000010
【図９】
2013118646.tif 000011
【図１０】
2013118646.tif 000012
【図１１】
2013118646.tif 000013
【図１２】
2013118646.tif 000014
【図１３】
2013118646.tif 000015
【図１４】
2013118646.tif 000016
【図１５】
2013118646.tif 000017
【図１６】
2013118646.tif 000018
【図１７】
2013118646.tif 000019
【図１８】
2013118646.tif 000020
【図１９】
2013118646.tif 000021
【図２０】
2013118646.tif 000022
【図２１】
2013118646.tif 000023
【図２２】
2013118646.tif 000024
【図２３】
2013118646.tif 000025
【図２４】
2013118646.tif 000026
【図２５】
2013118646.tif 000027
【図２６】
2013118646.tif 000028
【国際調査報告】
2013118646.tif 000029
2013118646.tif 000030
2013118646.tif 000031
2013118646.tif 000032
2013118646.tif 000033
2013118646.tif 000034