(57)【要約】  時間差調整回路は、２つのフリップフロップ回路(11,12)と、遅延回路(13)と、リセット回路(14)とを備えている。遅延回路(13)は、第１の極性の第１および第２のトランジスタ(131,132)と、第２の極性の第３および第４のトランジスタ(133,134)とを備え、第１および第３のトランジスタ(131,133)のドレインどうし、第２および第４のトランジスタ(132,134)のドレインどうし、第１および第３のトランジスタのドレインおよび第４のトランジスタのゲートどうし、が互いに接続され、第１のトランジスタのゲート、第２および第４のトランジスタのドレイン、第２および第３のトランジスタの各ゲートに、入力信号、出力信号、第１および第２のリセット信号がそれぞれ接続されている。
2013018274.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号のエッジの時間差を調整する時間差調整回路であって、
前記２つの入力信号がそれぞれクロック入力される第１および第２のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力信号を遅延出力する遅延回路と、
前記遅延回路の出力信号のエッジおよび前記第２のフリップフロップ回路の出力信号のエッジを検出して互いに逆論理の第１および第２のリセット信号を出力するリセット回路とを備え、
前記第１および第２のフリップフロップ回路は、前記第１および第２のリセット信号のいずれかでリセットされるものであり、
前記遅延回路は、第１の極性の第１および第２のトランジスタと第２の極性の第３および第４のトランジスタとを備えた最小遅延ユニットが複数縦続接続されてなり、
前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとが互いに接続され、
前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとが互いに接続され、
前記第１および第３のトランジスタのドレインと前記第４のトランジスタのゲートとが互いに接続され、
前記第１のトランジスタのゲートに入力信号が接続され、
前記第２および第４のトランジスタのドレインに出力信号が接続され、
前記第２および第３のトランジスタのゲートに前記第１および第２のリセット信号がそれぞれ接続されている
ことを特徴とする時間差調整回路。
【請求項２】
２つの入力信号のエッジの時間差を１ビットのデジタル値に変換するとともに前記２つの入力信号のエッジの時間差を調整する時間差デジタル変換回路であって、
請求項１に記載の時間差調整回路と、
前記２つの入力信号のエッジの早遅を比較して前記デジタル値を出力する比較回路と、
前記２つの入力信号のそれぞれを、前記比較回路における信号遅延に相当する遅延量だけ遅延させる第１および第２の遅延補償回路と、
前記デジタル値に応じて、前記第１および第２の遅延補償回路の各出力と前記時間差調整回路の２つの入力とをストレート接続するかクロス接続するかを切り替える経路切り替え回路とを備えている
ことを特徴とする時間差デジタル変換回路。
【請求項３】
２つの入力信号のエッジの時間差をデジタルコードに変換する時間差デジタル変換器であって、
請求項２に記載の時間差デジタル変換回路を縦続接続した、複数の時間差デジタル変換回路を備え、
前記時間差デジタル変換回路における時間差調整回路の遅延時間が、初段の時間差デジタル変換回路から順に半減するように設定されている
ことを特徴とする時間差デジタル変換器。
【請求項４】
第１の極性の第１および第２のトランジスタと第２の極性の第３および第４のトランジスタとを備えた最小遅延ユニットが複数縦続接続されてなる遅延回路であって、
前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとが互いに接続され、
前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとが互いに接続され、
前記第１および第３のトランジスタのドレインと前記第４のトランジスタのゲートとが互いに接続され、
前記第１のトランジスタのゲートに入力信号が接続され、
前記第２および第４のトランジスタのドレインに出力信号が接続され、
前記第２および第３のトランジスタのゲートに第１および第２のリセット信号がそれぞれ接続されている
ことを特徴とする遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力信号のエッジの時間差を調整する時間差調整回路およびそれを備えた時間差デジタル変換器に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化によりその動作電圧は低下している。このため、電圧方向の信号処理では信号のＳＮ比を向上しにくくなってきている。そこで、時間軸方向のアナログ量、すなわち、時間差情報を用いて信号処理を行う必要に迫られており、近年、時間差情報をデジタル変換する時間差デジタル変換器が開発されている。【０００３】
一般に、時間差デジタル変換器は、２つの入力信号のエッジの時間差を調整する時間差調整回路を備えている。具体的には、時間差調整回路は、いずれか一方の信号を遅延回路で遅延させることで２つの入力信号のエッジの時間差を調整する。遅延回路として、インバータ回路を複数縦続接続したインバータチェーンが用いられる（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Jinn-Shyan Wang, Yi-Ming Wang, Chin-Hao Chen, Yu-Chia Liu, "An Ultra-Low-Power Fast-Lock-in Small-Jitter All-Digital DLL", ISSCC 2005 / SESSION 22 / PLL, DLL, AND VCOs / 22.7, 2005 IEEE International Solid-State Circuit Conference, pp.422-423 and 607
【発明の概要】
【発明が解決しようとする課題】
【０００５】
インバータチェーンではインバータ回路単体の信号遅延であるインバータディレイよりも小さな信号遅延を実現することが困難である。そこで、本発明は、インバータディレイよりも小さな遅延量で２つの入力信号のエッジの時間差を調整する時間調整回路およびそれを備えた時間差デジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一局面に従うと、２つの入力信号のエッジの時間差を調整する時間差調整回路は、前記２つの入力信号がそれぞれクロック入力される第１および第２のフリップフロップ回路と、前記第１のフリップフロップ回路の出力信号を遅延出力する遅延回路と、前記遅延回路の出力信号のエッジおよび前記第２のフリップフロップ回路の出力信号のエッジを検出して互いに逆論理の第１および第２のリセット信号を出力するリセット回路とを備えている。前記第１および第２のフリップフロップ回路は、前記第１および第２のリセット信号のいずれかでリセットされる。前記遅延回路は、第１の極性の第１および第２のトランジスタと第２の極性の第３および第４のトランジスタとを備えた最小遅延ユニットが複数縦続接続されてなる。前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとが互いに接続されている。前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとが互いに接続されている。前記第１および第３のトランジスタのドレインと前記第４のトランジスタのゲートとが互いに接続されている。前記第１のトランジスタのゲートに入力信号が接続されている。前記第２および第４のトランジスタのドレインに出力信号が接続されている。前記第２および第３のトランジスタのゲートに前記第１および第２のリセット信号がそれぞれ接続されている。【０００７】
本発明の別の局面に従うと、２つの入力信号のエッジの時間差を１ビットのデジタル値に変換するとともに前記２つの入力信号のエッジの時間差を調整する時間差デジタル変換回路は、上記時間差調整回路と、前記２つの入力信号のエッジの早遅を比較して前記デジタル値を出力する比較回路と、前記２つの入力信号のそれぞれを、前記比較回路における信号遅延に相当する遅延量だけ遅延させる第１および第２の遅延補償回路と、前記デジタル値に応じて、前記第１および第２の遅延補償回路の各出力と前記時間差調整回路の２つの入力とをストレート接続するかクロス接続するかを切り替える経路切り替え回路とを備えている。【０００８】
本発明のさらに別の局面に従うと、２つの入力信号のエッジの時間差をデジタルコードに変換する時間差デジタル変換器は、上記時間差デジタル変換回路を縦続接続した、複数の時間差デジタル変換回路を備えている。そして、前記時間差デジタル変換回路における時間差調整回路の遅延時間が、初段の時間差デジタル変換回路から順に半減するように設定されている。
【発明の効果】
【０００９】
本発明によると、インバータディレイよりも小さな遅延量で２つの入力信号のエッジの時間差を調整することができる。これにより、より高分解能の時間差デジタル変換が可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る時間差調整回路の構成図
【図２】図１中のリセット回路の構成図
【図３】変形例に係る遅延回路の構成図
【図４】本発明の一実施形態に係る時間差デジタル変換器の構成図
【図５】図４中の経路切り替え回路の構成図
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら本発明の実施形態について説明する。
【００１２】
（時間差調整回路の一実施形態）
図１は、本発明の一実施形態に係る時間差調整回路の構成を示す。本実施形態に係る時間差調整回路１００は、２つのフリップフロップ回路１１，１２と、遅延回路１３と、リセット回路１４とを備えている。時間差調整回路１００は、２つの入力信号Ａ，Ｂのエッジの時間差τを調整して、エッジの時間差がτ−Ｔである２つの信号Ａ’，Ｂ’を出力する。
【００１３】
なお、エッジは立ち上がりエッジおよび立ち下がりエッジのいずれでもよいが、便宜のため以下では立ち上がりエッジの時間差を調整する例について説明する。
【００１４】
フリップフロップ回路１１，１２は、リセット入力付きのＤフリップフロップで実現することができる。フリップフロップ回路１１，１２にはデータ入力として電源電圧が与えられ、クロック入力としてＡ，Ｂがそれぞれ与えられる。フリップフロップ１２の出力信号がＢ’に相当する。
【００１５】
フリップフロップ回路１１，１２は、リセット回路１４から出力されるリセット信号Ｒ２によってリセットされる。すなわち、フリップフロップ回路１１の出力信号は、Ａの立ち上がりエッジでＬからＨに遷移し、Ｒ２を受けたときＨからＬに遷移する。また、フリップフロップ回路１２の出力信号は、Ｂの立ち上がりエッジでＬからＨに遷移し、Ｒ２を受けたときＨからＬに遷移する。
【００１６】
なお、リセット回路１４から出力されるリセット信号Ｒ１でフリップフロップ回路１１，１２をリセットするように変形してもよい。
【００１７】
遅延回路１３は、入力されたフリップフロップ回路１１の出力信号を時間Ｔだけ遅延させる。遅延回路１３の出力信号がＡ’に相当する。遅延回路１３の構成の詳細については後述する。
【００１８】
リセット回路１４は、遅延回路１３の出力信号の立ち上がりエッジおよびフリップフロップ回路１２の出力信号の立ち上がりエッジを検出して互いに逆論理のＲ１，Ｒ２を出力する。例えば、図２に示したように、リセット回路１４は、リセット入力付きの２つのＤフリップフロップ１４１，１４２、およびいくつかの論理素子で構成することができる。Ｄフリップフロップ１４１，１４２にはデータ入力として電源電圧が与えられ、クロック入力としてＡ’，Ｂ’がそれぞれ与えられる。Ｄフリップフロップ１４１，１４２の出力信号のＮＡＮＤがＲ２として出力され、ＮＡＮＤの反転がＲ１として出力される。Ｄフリップフロップ１４１，１４２はＲ１の反転によってリセットされる。すなわち、リセット回路１４は、Ａ’，Ｂ’の立ち上がりエッジを検出して、正論理のワンショットパルスであるＲ１と、負論理のワンショットパルスであるＲ２とを出力する。
【００１９】
図１に戻り、遅延回路１３は、最小遅延ユニット１３０を複数縦続接続して構成される。最小遅延ユニット１３０は、ＮＭＯＳトランジスタ１３１，１３２およびＰＭＯＳトランジスタ１３３，１３４を備えている。ＮＭＯＳトランジスタ１３１のドレインとＰＭＯＳトランジスタ１３３のドレインとは互いに接続されている。ＮＭＯＳトランジスタ１３２のドレインとＰＭＯＳトランジスタ１３４のドレインとは互いに接続されている。ＮＭＯＳトランジスタ１３１およびＰＭＯＳトランジスタ１３３のドレインとＰＭＯＳトランジスタ１３４のゲートとは互いに接続されている。ＮＭＯＳトランジスタ１３１のゲートに入力信号が接続され、ＮＭＯＳトランジスタ１３２およびＰＭＯＳトランジスタ１３４のドレインに出力信号が接続されている。ＮＭＯＳトランジスタ１３２のゲートおよびＰＭＯＳトランジスタ１３３のゲートに、リセット回路１４から出力されるＲ１，Ｒ２がそれぞれ接続されている。
【００２０】
最小遅延ユニット１３０において、ＮＭＯＳトランジスタ１３１は、ゲートに入力される信号の立ち上がりエッジに反応して、ドレインから出力する信号をＨからＬに遷移させる遅延素子として動作する。また、ＰＭＯＳトランジスタ１３４は、ゲートに入力される信号の立ち下がりエッジに反応して、ドレインから出力する信号をＬからＨに遷移させる遅延素子として動作する。したがって、ＮＭＯＳトランジスタ１３１のドレインをＰＭＯＳトランジスタ１３４のゲートに接続することで、入力信号の立ち上がりエッジのみを遅延させて伝達する遅延回路が構成される。当該遅延回路を複数縦続接続することで、入力信号の立ち上がりエッジのみを任意の遅延量で遅延させて伝達することができる。
【００２１】
従来のインバータチェーンでは、各インバータ回路は、次段のインバータ回路におけるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両ゲートを駆動する必要がある。これに対して、本実施形態のように、ＮＭＯＳトランジスタ１３１およびＰＭＯＳトランジスタ１３４を交互に縦続接続して構成された遅延回路１３では、ＮＭＯＳトランジスタ１３１またはＰＭＯＳトランジスタ１３４は、次段のＰＭＯＳトランジスタ１３４またはＮＭＯＳトランジスタ１３１のゲートを駆動するだけでよく、負荷がインバータチェーンのときの半分程度になる。したがって、信号伝達に係る遅延時間もインバータチェーンのときの半分程度となり、インバータディレイよりも小さな遅延量を実現することができる。また、遅延回路１３では、インバータ回路を用いた場合に発生する貫通電流などが発生しないため、低消費電力化が可能である。
【００２２】
遅延回路１３は、入力信号の立ち上がりエッジのみを遅延させて伝達するものであるため、入力信号を与える前に毎回初期化する必要がある。フリップフロップ回路１１、およびＮＭＯＳトランジスタ１３２およびＰＭＯＳトランジスタ１３３は、遅延回路１３の初期化のために設けたものである。
【００２３】
遅延回路１３の初期化は次のようにして行われる。フリップフロップ回路１１の出力信号が遅延回路１３を伝播してＡ’の立ち上がりエッジがリセット回路１４で検出され、さらに、Ｂ’の立ち上がりエッジも検出されると、Ｒ１，Ｒ２が出力される。ＰＭＯＳトランジスタ１３３は、Ｒ２を受けてターンオンし、ドレインの電位がＨレベルになる。これにより、次段のＰＭＯＳトランジスタ１３４がターンオフする。また、ＮＭＯＳトランジスタ１３２は、Ｒ１を受けてターンオンし、ドレインの電位がＬレベルになる。これにより、次段のＮＭＯＳトランジスタ１３１がターンオフする。遅延回路１３における初段のＮＭＯＳトランジスタ１３１は、フリップフロップ回路１１がＲ２を受けてその出力信号がＨからＬに遷移することでターンオフする。
【００２４】
上記のように、遅延回路１３はＲ１，Ｒ２を受けると初期化され、新たな入力信号の立ち上がりエッジの遅延出力が可能となる。すなわち、接続段数にかかわらず、最小遅延ユニット１３０を一斉にリセットすることができるため、レイテンシを向上させることができる。
【００２５】
（遅延回路１３の変形例）
図３は、遅延回路１３の変形例を示す。最小遅延ユニット１３０の構成を、入力信号をＰＭＯＳトランジスタ１３４のゲートに接続し、出力信号をＮＭＯＳトランジスタ１３１およびＰＭＯＳトランジスタ１３３のドレインに接続し、ＮＭＯＳトランジスタ１３１のゲートにＮＭＯＳトランジスタ１３２およびＰＭＯＳトランジスタ１３４のドレインを接続するように変形することで、入力信号の立ち下がりエッジのみを任意の遅延量で遅延させて伝達する遅延回路１３を構成することができる。当該変形例に係る遅延回路１３にはフリップフロップ回路１１の反転出力を接続すべきである。当該変形例に係る遅延回路１３の初期化は上記と同様である。
【００２６】
（時間差デジタル変換器の一実施形態）
図４は、本発明の一実施形態に係る時間差デジタル変換器の構成を示す。本実施形態に係る時間差デジタル変換器１は、２つの入力信号Ｓ１，Ｓ２のエッジの時間差をｎビットのデジタルコードに変換するものである。
【００２７】
なお、エッジは立ち上がりエッジおよび立ち下がりエッジのいずれでもよいが、便宜のため以下では立ち上がりエッジの時間差をデジタル変換する例について説明する。
【００２８】
時間差デジタル変換器１は、時間差デジタル変換回路１０をｎ−１個縦続接続し、さらに最終段の時間差デジタル変換回路１０に、時間差デジタル変換回路１０の構成要素である比較回路１５を接続して構成される。時間差デジタル変換回路１０は、２つの入力信号の立ち上がりエッジの時間差を１ビットのデジタル値Ｄに変換するとともに当該２つの入力信号の立ち上がりエッジの時間差を調整するものである。
【００２９】
具体的には、時間差デジタル変換回路１０は、比較回路１５と、２つの遅延補償回路１６，１７と、経路切り替え回路１８と、時間差調整回路１００とを備えている。比較回路１５は、時間差デジタル変換回路１０の２つの入力信号の立ち上がりエッジの早遅を検出して１ビットのデジタル値Ｄを出力する。遅延補償回路１６，１７は、時間差デジタル変換回路１０の２つの入力信号のそれぞれを、比較回路１５における信号遅延に相当する遅延量だけ遅延させる。インバータチェーンまたは上述の遅延回路１３を遅延補償回路１６，１７として用いることができる。時間差調整回路１００は、上述の実施形態に係る時間差調整回路である。時間差調整回路１００の出力が時間差デジタル変換回路１０の出力となる。経路切り替え回路１８は、デジタル値Ｄに応じて、遅延補償回路１６，１７の各出力と時間差調整回路１００の２つの入力とをストレート接続するかクロス接続するかを切り替える。経路切り替え回路１８は、図５に示したように、４つのスイッチ１８１，１８２，１８３，１８４を用いて構成することができる。
【００３０】
時間差デジタル変換器１の変換入力レンジを±Ｔとしたとき、各時間差デジタル変換回路１０における時間差調整回路１００の遅延時間（より詳細には時間差調整回路１００における遅延回路１３の遅延時間）は、初段ではＴ、２段目ではＴ／２、最終段（ｎ−１段目）ではＴ／２ｎ−２というように、初段の時間差デジタル変換回路１０から半減するように設定されている。初段の時間差デジタル変換回路１０が出力するデジタル値Ｄ（１）がデジタルコードのＭＳＢに相当し、最終段に接続した比較回路１５が出力するデジタル値Ｄ（ｎ）がＬＳＢに相当する。
【００３１】
本実施形態によると、最終段の時間差デジタル変換器１０から出力される２つの信号のエッジの時間差をインバータディレイよりも十分に小さくすることができるため、極めて高分解能の時間差デジタル変換が可能である。
【００３２】
なお、時間差デジタル変換器１からはグレイコード化されたｎビットデジタルコードが出力されるが、グレイコードを通常の２進コードに変換することは容易である。
【００３３】
また、最終段に比較回路１５を設けているが、これは最終段は次段に信号を伝達する必要がないため、時間差デジタル変換回路１０から遅延補償回路１６，１７、経路切り替え回路１８、および時間差調整回路１００を省略したに過ぎない。したがって、最終段にも時間差デジタル変換回路１０を配置するようにしてもよい。
【産業上の利用可能性】
【００３４】
本発明に係る時間差調整回路は、インバータディレイよりも小さな遅延量で２つの入力信号のエッジの時間差を調整することができるため、高分解能が求められる時間差デジタル変換器に有用である。
【符号の説明】
【００３５】
１      時間差デジタル変換器
１０    時間差デジタル変換回路
１００  時間差調整回路
１１    フリップフロップ回路（第１のフリップフロップ回路）
１２    フリップフロップ回路（第２のフリップフロップ回路）
１３    遅延回路
１３０  最小遅延ユニット
１３１  ＮＭＯＳトランジスタ（第１のトランジスタ）
１３２  ＮＭＯＳトランジスタ（第２のトランジスタ）
１３３  ＰＭＯＳトランジスタ（第３のトランジスタ）
１３４  ＰＭＯＳトランジスタ（第４のトランジスタ）
１４    リセット回路
１５    比較回路
１６    遅延補償回路（第１の遅延補償回路）
１７    遅延補償回路（第２の遅延補償回路）
１８    経路切り替え回路
【図１】
2013018274.tif 000003
【図２】
2013018274.tif 000004
【図３】
2013018274.tif 000005
【図４】
2013018274.tif 000006
【図５】
2013018274.tif 000007
【国際調査報告】
2013018274.tif 000008
2013018274.tif 000009