(57)【要約】  本半導体集積回路装置は、第１導電型ＭＯＳＦＥＴ及び第２導電型ＭＯＳＦＥＴを含むＣＭＯＳ構造の半導体集積回路装置であって、第２導電型ウェルと、前記第２導電型ウェルにドレイン及びソースが形成された前記第１導電型ＭＯＳＦＥＴと、前記第２導電型ウェルに形成された第２導電型拡散層と、前記第２導電型拡散層の上層に設けられ、前記第１導電型ＭＯＳＦＥＴに第１電位を供給する第１電源線と、第１導電型ウェルと、前記第１導電型ウェルにドレイン及びソースが形成された前記第２導電型ＭＯＳＦＥＴと、前記第１導電型ウェルに形成された第１導電型拡散層と、前記第１導電型拡散層の上層に設けられ、前記第１導電型ウェルに第２電位を供給する第２電源線と、を有し、前記第１導電型拡散層及び前記第２導電型拡散層は、それぞれ前記第１導電型ウェル及び前記第２導電型ウェルに基板バイアスを印加するための給電層であり、前記第１導電型拡散層と前記第２電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複しており、前記第２導電型拡散層と前記第１電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複している。
2013018589.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ＭＯＳＦＥＴ及び第２導電型ＭＯＳＦＥＴを含むＣＭＯＳ構造の半導体集積回路装置であって、
第２導電型ウェルと、
前記第２導電型ウェルにドレイン及びソースが形成された前記第１導電型ＭＯＳＦＥＴと、
前記第２導電型ウェルに形成された第２導電型拡散層と、
前記第２導電型拡散層の上層に設けられ、前記第１導電型ＭＯＳＦＥＴに第１電位を供給する第１電源線と、
第１導電型ウェルと、
前記第１導電型ウェルにドレイン及びソースが形成された前記第２導電型ＭＯＳＦＥＴと、
前記第１導電型ウェルに形成された第１導電型拡散層と、
前記第１導電型拡散層の上層に設けられ、前記第１導電型ウェルに第２電位を供給する第２電源線と、を有し、
前記第１導電型拡散層及び前記第２導電型拡散層は、それぞれ前記第１導電型ウェル及び前記第２導電型ウェルに基板バイアスを印加するための給電層であり、
前記第１導電型拡散層と前記第２電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複しており、
前記第２導電型拡散層と前記第１電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複していることを特徴とする半導体集積回路装置。
【請求項２】
前記第１導電型ＭＯＳＦＥＴにおいて、前記第２導電型ウェルと前記ドレイン及び前記ソースとの間に第１絶縁膜を設け、
前記第２導電型ＭＯＳＦＥＴにおいて、前記第１導電型ウェルと前記ドレイン及び前記ソースとの間に第２絶縁膜を設けたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
所定方向に隣接する前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴの組を、前記所定方向と直交する方向に複数組並設し、
並設された各第１導電型ＭＯＳＦＥＴが形成された前記第２導電型ウェルの前記第２導電型拡散層同士を接続し、
並設された各第２導電型ＭＯＳＦＥＴが形成された前記第１導電型ウェルの前記第１導電型拡散層同士を接続したことを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記第１電源線及び前記第２電源線よりも更に上層に、前記第１電源線及び前記第２電源線とそれぞれ接続される第１電源幹線及び第２電源幹線を設け、
前記第１電源幹線及び前記第２電源幹線が設けられた領域と平面視において重複する領域にも前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴの組が配置されていることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記第１電源線及び前記第２電源線と前記第１電源幹線及び前記第２電源幹線とは、それぞれ、層間絶縁層を貫通する貫通配線を介して接続されていることを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
複数組並設された前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴの何れかの組の間にタップセルを挿入し、
前記第１電源線及び前記第２電源線よりも更に上層に、前記第２導電型拡散層及び前記第１導電型拡散層とそれぞれ接続される第１基板バイアス幹線及び第２基板バイアス幹線を設け、
前記第１基板バイアス幹線及び前記第２基板バイアス幹線は、それぞれ前記タップセルを介して、前記第２導電型拡散層及び前記第１導電型拡散層と接続されていることを特徴とする請求項３記載の半導体集積回路装置。
【請求項７】
複数組並設された前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴは第２導電型半導体基板に形成されており、
第１導電型ＭＯＳＦＥＴが形成された前記第２導電型ウェルは、前記第２導電型ウェルよりも深い位置に形成された第１導電型ウェルにより、前記第２導電型半導体基板から電気的に分離されていることを特徴とする請求項３記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ構造の半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor、以下同様）基板バイアス技術は、ＬＳＩ（Large Scale Integration、以下同様）の高速低電力化を実現するための回路技術として知られている。【０００３】
ＣＭＯＳ基板バイアス技術の一例を挙げると、非特許文献１には、０．２μｍＣＭＯＳ技術において製作されたマイクロプロセッサであって、マイクロプロセッサの待機時にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下同様）に対して基板バイアスを印加することによって、待機時のリーク電流を約３桁低減できることが記載されている。【０００４】
具体的には、基板バイアスを印加するためのＭＯＳＦＥＴから構成される標準セルと、基板バイアスの印加を制御するためのスイッチセルのレイアウト（Ｆｉｇ．５参照）や、セルの集合体を並べて電源と基板バイアスの配線を示したレイアウト（Ｆｉｇ．６参照）等が記載されている。【０００５】
非特許文献１に記載されたレイアウトでは、各標準セルに基板バイアス印加のための金属配線層が配置されているため、基板バイアスのインピーダンスを低くすることが可能となり、安定した基板バイアスを印加できる。【０００６】
ＣＭＯＳ基板バイアス技術の他の例を挙げると、特許文献１には、基板バイアスを印加するためのウェルコンタクトを標準セル以外の場所に配置し、標準セルに基板バイアスを印加するための金属配線を挿入しない技術が記載されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】H. Mizuno, K. Ishibashi, T. Shimura, T. Hattori, S. Narita, K. Shiozawa, S. Ikeda and K. Uchiyama, "An 18-μA standby current 1.8-V, 200-MHz microprocessor with self-substrate-biased data-retention mode," IEEE Journal of Solid-State Circuits 1999 (34.11) 1492-1500. "
【特許文献】
【０００８】
【特許文献１】特開２００９−１１７８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、非特許文献１の技術では、以下の２つの要因により、標準セルを並べた場合の占有面積が大きくなる問題があった。【００１０】
第１の要因は、標準セル内の電源配線と基板バイアスの配線が第１層の金属配線層（Ｍ１）により構成されているため、それぞれの配線に所定の面積が必要になることである。第２の要因は、標準セルを２００μｍ間隔で配置されたスイッチセルの間に配置しなければならないため、様々な幅が存在する標準セルをスイッチセルの間に最満に配置できず、２００μｍ間隔で配置されたスイッチセルの間に標準セルが配置されない領域が発生することである。【００１１】
又、特許文献１の技術では、標準セル内のＭＯＳＦＥＴのウェルとウェルコンタクトが離れてしまうために、基板バイアスのインピーダンスが高くなり、結果としてＭＯＳＦＥＴの閾値電圧等の特性が変動して、ＭＯＳＦＥＴの遅延時間が安定しないという問題があった。すなわち、基板バイアスを安定的に印加できないという問題があった。【００１２】
本発明は、上記の点に鑑みてなされたものであり、基板バイアスを小面積で安定的に印加することが可能な半導体集積回路装置を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本半導体集積回路装置は、第１導電型ＭＯＳＦＥＴ及び第２導電型ＭＯＳＦＥＴを含むＣＭＯＳ構造の半導体集積回路装置であって、第２導電型ウェルと、前記第２導電型ウェルにドレイン及びソースが形成された前記第１導電型ＭＯＳＦＥＴと、前記第２導電型ウェルに形成された第２導電型拡散層と、前記第２導電型拡散層の上層に設けられ、前記第１導電型ＭＯＳＦＥＴに第１電位を供給する第１電源線と、第１導電型ウェルと、前記第１導電型ウェルにドレイン及びソースが形成された前記第２導電型ＭＯＳＦＥＴと、前記第１導電型ウェルに形成された第１導電型拡散層と、前記第１導電型拡散層の上層に設けられ、前記第１導電型ウェルに第２電位を供給する第２電源線と、を有し、前記第１導電型拡散層及び前記第２導電型拡散層は、それぞれ前記第１導電型ウェル及び前記第２導電型ウェルに基板バイアスを印加するための給電層であり、前記第１導電型拡散層と前記第２電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複しており、前記第２導電型拡散層と前記第１電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複していることを要件とする。
【発明の効果】
【００１４】
開示の技術によれば、基板バイアスを小面積で安定的に印加することが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【００１５】
【図１Ａ】第１の実施の形態に係る半導体集積回路装置を例示する回路図である。
【図１Ｂ】第１の実施の形態に係る半導体集積回路装置を例示する平面図である。
【図１Ｃ】図１ＢのＡ−Ａ線に沿う断面図である。
【図１Ｄ】図１ＢのＢ−Ｂ線に沿う断面図である。
【図２Ａ】第２の実施の形態において第１の実施の形態の図１Ｃに相当する図である。
【図２Ｂ】第２の実施の形態において第１の実施の形態の図１Ｄに相当する図である。
【図３】第２の実施の形態の変形例１に係る半導体集積回路装置を例示する断面図である。
【図４】第２の実施の形態の変形例２に係る半導体集積回路装置を例示する断面図である。
【図５Ａ】第３の実施の形態に係る半導体集積回路装置を例示する平面図である。
【図５Ｂ】図５ＡのＣ−Ｃ線に沿う断面図である。
【図５Ｃ】図５ＡのＤ−Ｄ線に沿う断面図である。
【図５Ｄ】図５ＡのＥ−Ｅ線に沿う断面図である。
【図６】第３の実施の形態に係る半導体集積回路装置において大きさの異なる多数のセルを隣接して配置した例を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、以降の各実施の形態及びその変形例ではインバータ回路（論理反転回路）を例示して説明するが、これには限定されず、本発明はインバータ回路以外のＣＭＯＳ構造の半導体集積回路装置にも広く適用可能である。
【００１７】
〈第１の実施の形態〉
図１Ａは、第１の実施の形態に係る半導体集積回路装置を例示する回路図である。図１Ａを参照するに、半導体集積回路装置１は、Ｎ型ＭＯＳＦＥＴ１０と、Ｐ型ＭＯＳＦＥＴ２０とを含むＣＭＯＳ構造の半導体集積回路装置であって、インバータ回路としての機能を有する。なお、本願において、第１導電型とはＮ型又はＰ型であり、第２導電型とは第１導電型とは逆導電型のＰ型又はＮ型である。
【００１８】
図１Ａにおいて、接地配線１６（Ｖｓｓ）は、Ｎ型ＭＯＳＦＥＴ１０のソースＳ１と接続されている。基板配線１２（Ｖｂｎ）は、Ｎ型ＭＯＳＦＥＴ１０に基板バイアスを印加するための配線であり、Ｎ型ＭＯＳＦＥＴ１０のバックゲートＢ１と接続されている。電源配線２６（Ｖｄｄ）は、Ｐ型ＭＯＳＦＥＴ２０のソースＳ２と接続されている。基板配線２２（Ｖｂｐ）は、Ｐ型ＭＯＳＦＥＴ２０に基板バイアスを印加するための配線であり、Ｐ型ＭＯＳＦＥＴ２０のバックゲートＢ２と接続されている。
【００１９】
入力端子３１（Ｖｉｎ）はインバータ回路の入力端子であり、Ｎ型ＭＯＳＦＥＴ１０のゲートＧ１及びＰ型ＭＯＳＦＥＴ２０のゲートＧ２と接続されている。出力端子３２（Ｖｏｕｔ）はインバータ回路の出力端子であり、Ｎ型ＭＯＳＦＥＴ１０のドレインＤ１及びＰ型ＭＯＳＦＥＴ２０のドレインＤ２と接続されている。
【００２０】
接地配線１６、電源配線２６、基板配線１２、及び基板配線２２に印加される電圧は適宜決定できるが、例えば、それぞれ０ｖ、０．５〜１．０ｖ、＋０．５〜−３．３ｖ、及び０〜３．８ｖとなるように変化させることもできる。
【００２１】
図１Ｂは、第１の実施の形態に係る半導体集積回路装置を例示する平面図である。図１Ｃは、図１ＢのＡ−Ａ線に沿う断面図である。図１Ｄは、図１ＢのＢ−Ｂ線に沿う断面図である。なお、図１Ｂにおいて、便宜上、接地配線１６、電源配線２６、入力端子３１、及び出力端子３２を透明に描き、下層を透視している。又、便宜上、基板配線１２及び２２を梨地模様で示している。
【００２２】
図１Ｂ〜図１Ｄを参照するに、Ｎ型ＭＯＳＦＥＴ１０とＰ型ＭＯＳＦＥＴ２０とは、平面視において（図１Ｃ又は図１ＤのＺ−Ｚ方向から視て）、Ｙ−Ｙ方向に隣接するように配置されている。
【００２３】
Ｎ型ＭＯＳＦＥＴ１０において、低濃度のＰ型不純物を含有するＰ型ウェル１１の上面（ゲート電極１５側の面）近傍にはソース電極１３とドレイン電極１４とがＸ−Ｘ方向に所定の間隔で並設されている。ソース電極１３及びドレイン電極１４のそれぞれの一方の側にはアイソレーション層３３が形成されている。ソース電極１３とドレイン電極１４とに挟持されたチャネル領域にオーバーラップする位置には、ゲート絶縁膜（図示せず）を介して、ゲート電極１５が設けられている。
【００２４】
なお、Ｐ型ウェル１１、ソース電極１３、ドレイン電極１４、及びゲート電極１５は、それぞれ図１Ａに示すバックゲートＢ１、ソース電極Ｓ１、ドレイン電極Ｄ１、及びゲート電極Ｇ１に対応する。
【００２５】
平面視において、Ｐ型ウェル１１の上面近傍の、Ｎ型ウェル２１に隣接しない側には、Ｘ−Ｘ方向に基板配線１２が設けられている。基板配線１２は、Ｐ型ウェル１１の電位を固定するために、Ｐ型ウェル１１よりも高濃度のＰ型不純物を含有するＰ型拡散層により形成されている。又、この拡散層の表面には金属シリサイド等の低抵抗材料を形成してもよい。つまり、基板配線１２は、Ｐ型ウェル１１に基板バイアスを印加するための給電層である。
【００２６】
Ｐ型ウェル１１の上面には、層間絶縁層（図示せず）を介して、Ｘ−Ｘ方向に接地配線１６が設けられている。接地配線１６は、ソース電極１３側に（Ｙ−Ｙ方向に）延在し、層間絶縁層（図示せず）を貫通する貫通配線１６ｘを介して、ソース電極１３と接続されている。接地配線１６や貫通配線１６ｘは、例えば銅（Ｃｕ）やタングステン（Ｗ）等の金属から形成することができる。
【００２７】
接地配線１６は基板配線１２の上層であり、基板配線１２と接地配線１６とは層間絶縁層（図示せず）を介して互いに平行に配置されている。半導体集積回路装置１を小面積化するためには、基板配線１２と接地配線１６とは、平面視において少なくとも一部が重複していることが好ましい。基板配線１２と接地配線１６とは、平面視において全部が重複していることがより好ましい。
【００２８】
図１Ｂの例では、基板配線１２及び接地配線１６は、それぞれＸ−Ｘ方向におおよそ直線状に形成されているが、何れか一方又は双方が直線状でない部分を含んでいてもよい。又、基板配線１２及び接地配線１６は、同一の幅（Ｙ−Ｙ方向）であっても、異なる幅であってもよい。例えば、電源供給を安定化させるために、接地配線１６の幅を基板配線１２の幅よりも太くし、平面視において接地配線１６と重複する位置に基板配線１２を配置することができる。
【００２９】
なお、本願において、平行とはおおよそ平行であることを意味し、厳密に平行であることを意味するものではない。従って、第１の実施の形態に係る半導体集積回路装置としての所定の効果を実質的に損なわない範囲で平行からずれていてもよい。
【００３０】
Ｐ型ＭＯＳＦＥＴ２０において、低濃度のＮ型不純物を含有するＮ型ウェル２１の上面（ゲート電極２５側の面）近傍にはソース電極２３とドレイン電極２４とがＸ−Ｘ方向に所定の間隔で並設されている。ソース電極２３及びドレイン電極２４のそれぞれの一方の側にはアイソレーション層３３が形成されている。ソース電極２３とドレイン電極２４とに挟持されたチャネル領域にオーバーラップする位置には、ゲート絶縁膜（図示せず）を介して、ゲート電極２５が設けられている。
【００３１】
なお、Ｎ型ウェル２１、ソース電極２３、ドレイン電極２４、及びゲート電極２５は、それぞれ図１Ａに示すバックゲートＢ２、ソース電極Ｓ２、ドレイン電極Ｄ２、及びゲート電極Ｇ２に対応する。
【００３２】
平面視において、Ｎ型ウェル２１の上面近傍の、Ｐ型ウェル１１に隣接しない側には、Ｘ−Ｘ方向に基板配線２２が設けられている。基板配線２２は、Ｎ型ウェル２１の電位を固定するために、Ｎ型ウェル２１よりも高濃度のＮ型不純物を含有するＮ型拡散層により形成されている。つまり、基板配線２２は、Ｎ型ウェル２１に基板バイアスを印加するための給電層である。
【００３３】
Ｎ型ウェル２１の上面には、層間絶縁層（図示せず）を介して、Ｘ−Ｘ方向に電源配線２６が設けられている。電源配線２６は、ソース電極２３側に（Ｙ−Ｙ方向に）延在し、層間絶縁層（図示せず）を貫通する貫通配線２６ｘを介して、ソース電極２３と接続されている。電源配線２６や貫通配線２６ｘは、例えば銅（Ｃｕ）やタングステン（Ｗ）等の金属から形成することができる。
【００３４】
電源配線２６は基板配線２２の上層であり、基板配線２２と電源配線２６とは層間絶縁層（図示せず）を介して互いに平行に配置されている。半導体集積回路装置１を小面積化するためには、基板配線２２と電源配線２６とは、平面視において少なくとも一部が重複していることが好ましい。基板配線２２と電源配線２６とは、平面視において全部が重複していることがより好ましい。
【００３５】
図１Ｂの例では、基板配線２２及び電源配線２６は、それぞれＸ−Ｘ方向におおよそ直線状に形成されているが、何れか一方又は双方が直線状でない部分を含んでいてもよい。又、基板配線２２及び電源配線２６は、同一の幅（Ｙ−Ｙ方向）であっても、異なる幅であってもよい。例えば、電源供給を安定化させるために、電源配線２６の幅を基板配線２２の幅よりも太くし、平面視において電源配線２６と重複する位置に基板配線２２を配置することができる。
【００３６】
Ｐ型ウェル１１及びＮ型ウェル２１の上面には、層間絶縁層（図示せず）を介して、入力端子３１及び出力端子３２が設けられている。入力端子３１は、層間絶縁層（図示せず）を貫通する貫通配線３１ｘを介して、ゲート電極１５及び２５と接続されている。出力端子３２は、層間絶縁層（図示せず）を貫通する貫通配線３２ｘを介して、ドレイン電極１４及び２４と接続されている。
【００３７】
なお、接地配線１６は、本発明に係る第１電源線の代表的な一例である。又、基板配線１２は、本発明に係る第２導電型拡散層の代表的な一例である。電源配線２６は、本発明に係る第２電源線の代表的な一例である。又、基板配線２２は、本発明に係る第１導電型拡散層の代表的な一例である。
【００３８】
このように、第１の実施の形態に係る半導体集積回路装置１では、Ｐ型ウェル１１の上面近傍にＰ型ウェル１１よりも高濃度のＰ型不純物を含有するＰ型拡散層により基板配線１２を形成し、接地配線１６を層間絶縁層（図示せず）を介して基板配線１２に平行に配置している。又、Ｎ型ウェル２１の上面近傍にＮ型ウェル２１よりも高濃度のＮ型不純物を含有するＮ型拡散層により基板配線２２を形成し、電源配線２６を層間絶縁層（図示せず）を介して基板配線２２に平行に配置している。又、基板配線１２と接地配線１６とは、平面視において少なくとも一部が重複しており、基板配線２２と電源配線２６とは、平面視において少なくとも一部が重複している。
【００３９】
これにより、Ｎ型ＭＯＳＦＥＴ１０において、Ｐ型ウェル１１のゲート電極１５の下の部分と基板配線１２との距離を短くできる。又、Ｐ型ＭＯＳＦＥＴ２０において、Ｎ型ウェル２１のゲート電極２５の下の部分と基板配線２２との距離を短くできる。
【００４０】
その結果、基板配線１２及び２２のそれぞれのインピーダンスを低減することが可能となり、Ｎ型ＭＯＳＦＥＴ１０（Ｐ型ウェル１１のゲート電極１５の下の部分）及びＰ型ＭＯＳＦＥＴ２０（Ｎ型ウェル２１のゲート電極２５の下の部分）それぞれに基板バイアスを安定的に印加できる。又、基板バイアスを印加するための余計な配線領域が不要となり、小面積で基板バイアスを印加できる。つまり、基板バイアスを小面積で安定的に印加することが可能な半導体集積回路装置を提供できる。
【００４１】
〈第２の実施の形態〉
第２の実施の形態では、ＳＯＩ（Silicon On Insulator、以下同様）基板上のＭＯＳＦＥＴの基板バイアスを印加する場合の例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
【００４２】
図２Ａは、第２の実施の形態において第１の実施の形態の図１Ｃに相当する図である。図２Ｂは、第２の実施の形態において第１の実施の形態の図１Ｄに相当する図である。なお、回路図及び平面図は第１の実施の形態と同様であるため、図示を省略する。
【００４３】
図２Ａ及び図２Ｂを参照するに、半導体集積回路装置１Ａにおいて、Ｎ型ＭＯＳＦＥＴ１０Ａ及びＰ型ＭＯＳＦＥＴ２０ＡがＳＯＩの薄膜酸化膜上に形成されている点が、第１の実施の形態に係る半導体集積回路装置１（図１Ｂ〜図１Ｄ参照）と相違する。
【００４４】
図２Ａにおいて、酸化膜１７は、ＳＯＩを構成する薄い絶縁膜である。酸化膜１７は、少なくともＰ型ウェル１１とソース電極１３及びドレイン電極１４との間に設けられている。酸化膜１７は、Ｐ型ウェル１１と基板配線１２との間には設けられていない。又、図２Ｂにおいて、酸化膜２７は、ＳＯＩを構成する薄い絶縁膜である。酸化膜２７は、少なくともＮ型ウェル２１とソース電極２３及びドレイン電極２４との間に設けられている。酸化膜２７は、Ｎ型ウェル２１と基板配線２２との間には設けられていない。
【００４５】
酸化膜１７及び２７は、例えば、それぞれＳｉＯ２とすることができる。酸化膜１７及び２７のそれぞれの厚さは、基板配線１２及び２２から、それぞれＮ型ＭＯＳＦＥＴ１０Ａ（Ｐ型ウェル１１のゲート電極１５の下の部分）及びＰ型ＭＯＳＦＥＴ２０Ａ（Ｎ型ウェル２１のゲート電極２５の下の部分）に基板バイアスを印加可能な範囲で適宜決定できるが、例えば、１０ｎｍ程度とすることができる。なお、酸化膜１７は、本発明に係る第１絶縁膜の代表的な一例である。又、酸化膜２７は、本発明に係る第２絶縁膜の代表的な一例である。
【００４６】
このように、第２の実施の形態に係る半導体集積回路装置１Ａでは、ＳＯＩの薄膜基板にＮ型ＭＯＳＦＥＴ１０Ａ及びＰ型ＭＯＳＦＥＴ２０Ａを形成している。このような構造であっても、酸化膜１７及び２７のそれぞれの厚さを十分に薄くすることにより（例えば、１０ｎｍ程度）、Ｐ型ウェル１１及びＮ型ウェル２１のそれぞれ酸化膜１７及び２７の上側に位置する領域に基板配線１２及び２２を介して基板バイアスを印加して、Ｎ型ＭＯＳＦＥＴ１０Ａ及びＰ型ＭＯＳＦＥＴ２０Ａのそれぞれの特性を制御できる。
【００４７】
具体的には、例えば、Ｐ型ウェル１１及びＮ型ウェル２１のそれぞれ酸化膜１７及び２７の上側に位置する領域に、それぞれ基板配線１２及び２２を介して基板バイアスを印加することにより、Ｎ型ＭＯＳＦＥＴ１０Ａ及びＰ型ＭＯＳＦＥＴ２０Ａの閾値を可変できる。この際、酸化膜１７及び２７は、それぞれ絶縁膜であるため、基板バイアスを印加することによるリーク電流が生じない。よって、半導体集積回路装置１Ａの低消費電力化が可能となる。
【００４８】
又、Ｐ型ウェル１１及びＮ型ウェル２１の酸化膜１７及び２７が形成されていない領域に、Ｐ型拡散層よりなる基板配線１２及びＮ型拡散層よりなる基板配線２２を設けることにより、第１の実施の形態と同様の効果を奏する。
【００４９】
〈第２の実施の形態の変形例１〉
第２の実施の形態の変形例１では、ＳＯＩ基板を用いる他の例を示す。なお、第２の実施の形態の変形例１において、既に説明した実施の形態と同一構成部品についての説明は省略する。
【００５０】
図３は、第２の実施の形態の変形例１に係る半導体集積回路装置を例示する断面図である。図３を参照するに、第２の実施の形態の変形例１に係る半導体集積回路装置１Ｂでは、Ｐ型基板１１ＡにＮ型ＭＯＳＦＥＴ１０Ａを形成し、Ｐ型基板１１ＡにＮ型ウェル２１を形成し、Ｎ型ウェル２１にＰ型ＭＯＳＦＥＴ２０Ａを形成している点が、半導体集積回路装置１Ａ（図２Ａ及び図２Ｂ参照）と相違する。
【００５１】
このように、第２の実施の形態の変形例１に係る半導体集積回路装置１Ｂでは、半導体基板（Ｐ型基板１１Ａ）に直接Ｎ型ＭＯＳＦＥＴ１０Ａを形成し、同じ半導体基板（Ｐ型基板１１Ａ）にＮ型ウェル２１を介してＰ型ＭＯＳＦＥＴ２０Ａを形成しているが、このような構造の場合にも第２の実施の形態と同様の効果を奏する。
【００５２】
〈第２の実施の形態の変形例２〉
第２の実施の形態の変形例２では、ＳＯＩ基板に複数のＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを形成し、ＭＯＳＦＥＴに基板バイアスを個別に印加する例を示す。なお、第２の実施の形態の変形例２において、既に説明した実施の形態と同一構成部品についての説明は省略する。
【００５３】
図４は、第２の実施の形態の変形例２に係る半導体集積回路装置を例示する断面図である。図４を参照するに、第２の実施の形態の変形例２に係る半導体集積回路装置１Ｃでは、Ｐ型ウェル１１にＮ型ＭＯＳＦＥＴ１０Ａを形成し、Ｎ型ウェル２１にＰ型ＭＯＳＦＥＴ２０Ａを形成している点では半導体集積回路装置１Ａ（図２Ａ及び図２Ｂ参照）と同様である。しかし、Ｐ型ウェル１１及びＮ型ウェル２１の下方に（Ｐ型ウェル１１及びＮ型ウェル２１よりも深い位置に）Ｎ型ウェル４１を設け、Ｎ型ウェル４１によりＰ型ウェル１１をＰ型基板４９から分離している点が半導体集積回路装置１Ａ（図２Ａ及び図２Ｂ参照）と相違する。
【００５４】
半導体集積回路装置１Ｃにおいて、Ｐ型ウェル１１１はＰ型ウェル１１２から独立しており（絶縁されており）、Ｎ型ウェル２１１はＮ型ウェル２１３から独立している（絶縁されている）。又、Ｎ型ウェル２１１及び２１２は、Ｎ型ウェル４１１により接続されている。
【００５５】
独立しているＰ型ウェル１１１と１１２には、それぞれ個別の基板バイアスが印加可能とされており、独立しているＮ型ウェル２１１と２１３には、それぞれ個別の基板バイアスが印加可能とされている。なお、図４の場合には、基板配線１２１と基板配線１２２には、それぞれ個別の基板バイアスが印加可能である。又、基板配線２２１と基板配線２２２には、それぞれ個別の基板バイアスが印加可能である。
【００５６】
このように、第２の実施の形態の変形例２に係る半導体集積回路装置１Ｃでは、Ｎ型ＭＯＳＦＥＴ１０Ａが形成されたＰ型ウェル１１１は、Ｐ型ウェル１１１よりも深い位置に形成されたＮ型ウェル４１１により、他のＮ型ＭＯＳＦＥＴ１０Ｂが形成されたＰ型ウェル１１２から電気的に分離されている。又、Ｐ型ＭＯＳＦＥＴ２０Ａが形成されたＮ型ウェル２１１は、Ｎ型ウェル２１１よりも深い位置に形成されたＮ型ウェル４１１により、他のＰ型ＭＯＳＦＥＴ２０Ｂが形成されたＮ型ウェル２１２と電気的に接続されている。
【００５７】
これにより、独立しているＰ型ウェル１１（Ｐ型ウェル１１１と１１２）及びＮ型ウェル２１（Ｎ型ウェル２１１と２１３）に、それぞれ個別の基板バイアスを印加可能となる。
【００５８】
なお、第２の実施の形態の変形例２に係る半導体集積回路装置１Ｃは、第２の実施の形態に係る半導体集積回路装置１Ａと同様の効果も奏する。
【００５９】
〈第３の実施の形態〉
第３の実施の形態では、複数の標準セルを隣接して配置する例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
【００６０】
図５Ａは、第３の実施の形態に係る半導体集積回路装置を例示する平面図である。図５Ｂは、図５ＡのＣ−Ｃ線に沿う断面図である。図５Ｃは、図５ＡのＤ−Ｄ線に沿う断面図である。図５Ｄは、図５ＡのＥ−Ｅ線に沿う断面図である。なお、図５Ａ〜図５Ｄでは、Ｐ型ウェル１１及びＮ型ウェル２１をＳ０層、層間絶縁層（図示せず）を介してＳ０層上に配置される金属配線層をＭ１層、層間絶縁層（図示せず）を介してＭ１層上に配置される金属配線層をＭ２層、層間絶縁層（図示せず）を介してＭ２層上に配置される金属配線層をＭ３層とし、例えば『・・・（Ｍ１）』等と表示して（  ）内に・・・が形成されている層を示している。又、図５Ａにおいて、便宜上、接地配線１６、電源配線２６、入力端子３１、及び出力端子３２を透明に描き、下層を透視している。又、便宜上、基板配線１２（Ｓ０）及び２２（Ｓ０）を梨地模様で示している。
【００６１】
図５Ａ〜図５Ｄを参照するに、半導体集積回路装置１Ｄでは、複数の標準セルを隣接して配置している。具体的には、３つのインバータセル５１を隣接して配置し、更に、インバータセル５１に隣接して高倍力セル５２を配置している。又、高倍力セル５２に隣接してタップセル５３を配置している。
【００６２】
但し、本実施の形態では、標準セルとして、インバータセル５１と、インバータセル５１よりも幅（Ｘ−Ｘ方向）の広い高倍力セル５２を配置しているが、これに限定されるものではない。なお、図５Ａでは、代表として１つのインバータセル５１のみにＮ型ＭＯＳＦＥＴ１０及びＰ型ＭＯＳＦＥＴ２０を図示し、他のインバータセル５１では図示を省略している。
【００６３】
このように、複数の標準セル（インバータセル５１及び高倍力セル５２）を隣接して配置することにより（Ｙ−Ｙ方向に隣接するＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴの組を、Ｙ−Ｙ方向と直交するＸ−Ｘ方向に複数組並設することにより）、各標準セルの基板配線１２（Ｓ０）が隣接して配置されるため、各標準セルの基板配線１２（Ｓ０）同士を容易に接続することができる。又、各標準セルの基板配線２２（Ｓ０）が隣接して配置されるため、各標準セルの基板配線２２（Ｓ０）同士を容易に接続することができる。なお、高倍力セル５２には、例えば、フリップフロップセルやＮＡＮＤセル、ゲート幅の広いインバータセル等を配置できる。
【００６４】
又、半導体集積回路装置１Ｄでは、電源幹線である基板配線１２（Ｍ２）、接地配線１６（Ｍ２）、基板配線２２（Ｍ２）、及び電源配線２６（Ｍ２）は、それぞれ金属配線層であるＭ２層においてＹ方向に形成されている。これら４つの電源幹線は、何れかの標準セルの上部に形成できる。なお、本実施の形態では、４つの電源幹線を高倍力セル５２の上部に形成する例を示している。
【００６５】
電源幹線の１つである接地配線１６（Ｍ２）は、貫通配線５４により、高倍力セル５２上で高倍力セル５２の接地配線１６（Ｍ１）に接続されている。同様に、電源幹線の１つである電源配線２６（Ｍ２）は、貫通配線５５により、高倍力セル５２上で高倍力セル５２の電源配線２６（Ｍ１）に接続されている。
【００６６】
一方、電源幹線の１つである基板配線１２（Ｍ２）は、貫通配線５６、金属配線５７（Ｍ３）、貫通配線５８１、金属配線５７（Ｍ２）、貫通配線５８２、金属配線５７（Ｍ１）、及び貫通配線５８３を介して、タップセル５３の高濃度のＰ型不純物を含有するＰ型拡散層５９（Ｓ０）に接続されている。更に、Ｐ型拡散層５９（Ｓ０）は、タップセル５３内で基板配線１２（Ｓ０）に接続されている。
【００６７】
同様に、電源幹線の１つである基板配線２２（Ｍ２）は、貫通配線６６、金属配線６７（Ｍ３）、貫通配線６８１、金属配線６７（Ｍ２）、貫通配線６８２、金属配線６７（Ｍ１）、及び貫通配線６８３を介して、タップセル５３の高濃度のＮ型不純物を含有するＮ型拡散層６９（Ｓ０）に接続されている。更に、タップセル５３のＮ型拡散層６９（Ｓ０）は、タップセル５３内で基板配線２２（Ｓ０）に接続されている。タップセル５３は、隣接して配置された標準セルの間の何れかの位置（複数組並設されたＮ型ＭＯＳＦＥＴ１０及びＰ型ＭＯＳＦＥＴ２０の間の何れかの位置）に挿入可能である。
【００６８】
但し、層間絶縁層（図示せず）を介してＭ３層上にＭ４層（金属配線層）を配置し、電源幹線である基板配線１２（Ｍ２）、接地配線１６（Ｍ２）、基板配線２２（Ｍ２）、及び電源配線２６（Ｍ２）の全部又は一部をＭ４層でＹ方向に形成してもよい。
【００６９】
なお、接地配線１６（Ｍ２）は、本発明に係る第１電源幹線の代表的な一例である。又、基板配線１２（Ｍ２）は、本発明に係る第１基板バイアス幹線の代表的な一例である。電源配線２６（Ｍ２）は、本発明に係る第２電源幹線の代表的な一例である。又、基板配線２２（Ｍ２）は、本発明に係る第２基板バイアス幹線の代表的な一例である。
【００７０】
図６は、第３の実施の形態に係る半導体集積回路装置において大きさの異なる多数のセルを隣接して配置した例を示す図である。図６に示すように、電源幹線を所定の間隔で配置することにより、大きさの異なる多数のセルをＸ−Ｘ方向及びＹ−Ｙ方向に隣接して配置できる。
【００７１】
このように、第３の実施の形態に係る半導体集積回路装置１Ｄでは、電源幹線である基板配線１２（Ｍ２）から基板配線１２（Ｓ０）までの接続、及び電源幹線である基板配線２２（Ｍ２）から基板配線２２（Ｓ０）までの接続をタップセル５３を介して行っている。又、電源幹線である基板配線１２（Ｍ２）及び２２（Ｍ２）からタップセル５３までの接続は、それぞれ電源幹線に略直交する金属配線５７（Ｍ３）及び６７（Ｍ３）を介して行っている。これにより、電源幹線である基板配線１２（Ｍ２）及び２２（Ｍ２）からタップセル５３まで距離が離れていても、両者を容易に接続することができる。
【００７２】
又、従来の半導体集積回路装置では、タップセルを電源幹線の下方に配置していたため、電源幹線の下方に標準セルを配置できず、半導体集積回路装置の小面積化を妨げていた。本実施の形態では、タップセル５３を電源幹線の下方ではなく任意の位置に配置可能である。そのため、電源幹線が設けられた領域と平面視において重複する領域にも標準セル（Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴの組）を配置し、その標準セルに隣接するようにタップセル５３を配置できる。これにより、半導体集積回路装置１Ｄの小面積化が可能となる。
【００７３】
なお、第３の実施の形態に係る半導体集積回路装置１Ｄは、第１の実施の形態に係る半導体集積回路装置１と同様の効果も奏する。
【００７４】
ここで、本願の奏する効果について更に詳しく説明する。前述のように、本願では、半導体集積回路装置の小面積化が可能となる。これに関しては、標準セルそのものの大きさの低減という第１の効果（例えば、第１の実施の形態や第２の実施の形態等）と、大きさの異なるセルを隣接して配置した場合の無駄面積の低減という第２の効果（例えば、第３の実施の形態等）とがある。以下、本願を最小寸法６５ｎｍのテクノロジに適用した場合を例にとり、具体的な数値例を挙げて説明する。
【００７５】
６５ｎｍのテクノロジにおいては、最小寸法はゲート長に適用されるが、メタル配線の配線間隔は通常最小０．２μｍ程度である。すなわち、設計グリッド長は０．２μｍ程度になる。又、標準セルの高さは標準的には９グリッドとなる。従って、標準セルの高さは１．８μｍということになる。
【００７６】
この時、従来技術（例えば、非特許文献１等）において、基板バイアスを印加するための配線（基板配線）を引こうとすると、Ｐ型ＭＯＳＦＥＴの基板配線（基板バイアスＶｂｐ）と、Ｎ型ＭＯＳＦＥＴの基板配線（基板バイアスＶｂｎ）のために、それぞれ１本ずつ余計な配線が必要となる。そのため、標準セルの高さは１．８μｍから２．２μｍとなる。
【００７７】
一方、前述のように、本願では基板バイアスを印加するための余計な配線領域が不要であるため、標準セルの高さは１．８μｍである。つまり、本願における標準セルの大きさの面積低減効果は約１８％となる（第１の効果）。
【００７８】
又、従来技術（例えば、非特許文献１等）においては、０．２μｍのテクノロジにおいて、基板バイアスを印加するためのタップセルを２００μｍおきに設置している。これを６５ｎｍのテクノロジに置き換えると、約６５μｍおきにタップセルを置く必要がある。６５ｎｍのテクノロジにおいては、スキャン機能付きのフリップフロップ等回路規模の大きな標準セルでは、セル幅が１０μｍ程度になるものもある。例えば、セル幅が１０μｍのセルを隣接するタップセル間の６５μｍの領域に並べると、６個並べて５μｍの余りができるので、この５μｍの領域はセルの置かれない無駄領域になる。従って、この例では約８％の面積が無駄になる。
【００７９】
一方、前述のように、本願ではタップセルを電源幹線の下方ではなく任意の位置に配置可能であるため、電源幹線が設けられた領域と平面視において重複する領域にも標準セルを配置し、その標準セルに隣接するようにタップセルを配置できる。そのため、本願では上記のような無駄領域が生じないため、約８％の面積低減効果がある（第２の効果）。
【００８０】
このように、上記第１の効果と第２の効果とを合わせると、本願によれば、６５ｎｍテクノロジの場合、合計で約２６％の面積低減効果がある。テクノロジが更に進んだ場合においても、多少の変化があるのみで同様の効果を維持できると考えられる。
【００８１】
なお、ＣＭＯＳ回路においては、一般的にチップ面積が増加すると配線が長くなり、その結果として、配線容量が増加する。配線容量が増加すると、配線の充放電電流が増加したり、回路の動作速度が遅くなったりする。本願では２６％程度の面積低減効果があるため、それと同等程度の低電力化と高速化が見込まれる。又、面積低減により、ウェハあたりの良品チップ取得数が向上し、チップあたりの製造コストが小さくなる効果も得られ、産業的に大変大きな意義がある。
【００８２】
又、前述のように、本願では、基板バイアスを安定的に印加できる。この効果に関しても具体的な数値例を挙げて説明する。
【００８３】
基板バイアスを印加しない通常のＣＭＯＳ回路においては、Ｐ型ＭＯＳＦＥＴの基板を電源電位に、Ｎ型ＭＯＳＦＥＴの基板を接地電位に固定する。この場合、標準セルのセル毎には基板電位を固定せず、ある一定の間隔で基板電位を固定するタップセル方式が用いられる。タップセル方式では、標準セル毎に基板電位を固定する必要がないために、基板電位を固定するための拡散層の領域を節約できる。
【００８４】
しかしながら、タップセル方式は、シート抵抗が約１Ｋオーム／□程度のウェル抵抗を介して基板電位を固定するので、その分だけ基板電位の変動が大きくなる。発明者らの検討によれば、基板電位は、ＣＭＯＳのドレイン電流変化により、電源電圧の３０％程度も変動する。この基板電位の変動により、８％〜９％程度の動作速度の低下が見込まれる。
【００８５】
前述のように、本願ではＰ型拡散層及びＮ型拡散層により各基板配線を形成している。Ｐ型拡散層及びＮ型拡散層の各々のシート抵抗は１０オーム／□程度以下であるため、基板電位の変動を従来より２桁低減することが可能になり、その結果として動作速度の低下をほぼ生じなくすることができる。つまり、本願によれば、従来よりも基板バイアスを安定的に印加できると共に、従来よりも８％〜９％程度の動作速度の高速化を実現できる。
【００８６】
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
【００８７】
本国際出願は２０１１年８月１日に出願した日本国特許出願２０１１−１６８５３１号に基づく優先権を主張するものであり、日本国特許出願２０１１−１６８５３１号の全内容を本国際出願に援用する。
【符号の説明】
【００８８】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ  半導体集積回路装置
１０、１０Ａ、１０Ｂ  Ｎ型ＭＯＳＦＥＴ
１１  Ｐ型ウェル
１１Ａ、４９  Ｐ型基板
１２、１２１、１２２（Ｐ型拡散層）、１２（Ｍ２）、１２（Ｓ０）、２２、２２１、２２２（Ｎ型拡散層）、２２（Ｍ２）、２２（Ｓ０）  基板配線
１３、２３  ソース電極
１４、２４  ドレイン電極
１５、２５  ゲート電極
１６、１６（Ｍ１）、１６（Ｍ２）  接地配線
１６ｘ、２６ｘ、３１ｘ、３２ｘ、５４、５５、５６、５８１、５８２、５８３、６６、６８１、６８２、６８３  貫通配線
１７、２７  酸化膜
２０、２０Ａ、２０Ｂ  Ｐ型ＭＯＳＦＥＴ
２１、４１  Ｎ型ウェル
２６、２６（Ｍ１）、２６（Ｍ２）  電源配線
３１  入力端子
３２  出力端子
３３  アイソレーション層
５１  インバータセル
５２  高倍力セル
５３  タップセル
５７（Ｍ１）、５７（Ｍ２）、５７（Ｍ３）、６７（Ｍ１）、６７（Ｍ２）、６７（Ｍ３）  金属配線
５９（Ｓ０）  Ｐ型拡散層
６９（Ｓ０）  Ｎ型拡散層
Ｂ１、Ｂ２  バックゲート
Ｄ１、Ｄ２  ドレイン
Ｇ１、Ｇ２  ゲート
Ｓ１、Ｓ２  ソース
【図１Ａ】
2013018589.tif 000003
【図１Ｂ】
2013018589.tif 000004
【図１Ｃ】
2013018589.tif 000005
【図１Ｄ】
2013018589.tif 000006
【図２Ａ】
2013018589.tif 000007
【図２Ｂ】
2013018589.tif 000008
【図３】
2013018589.tif 000009
【図４】
2013018589.tif 000010
【図５Ａ】
2013018589.tif 000011
【図５Ｂ】
2013018589.tif 000012
【図５Ｃ】
2013018589.tif 000013
【図５Ｄ】
2013018589.tif 000014
【図６】
2013018589.tif 000015
【手続補正書】
【提出日】平成25年2月26日(2013.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
並設された複数組の第１導電型ＭＯＳＦＥＴ及び第２導電型ＭＯＳＦＥＴが第２導電型の基板上に形成されたＣＭＯＳ構造の半導体集積回路装置であって、
第２導電型ウェルと、
前記第２導電型ウェルにドレイン及びソース及びチャネルが形成された前記第１導電型ＭＯＳＦＥＴと、
前記第１導電型ＭＯＳＦＥＴにおいて、前記第２導電型ウェルと前記ドレイン及び前記ソース及び前記チャネルとの間に設けられた第１絶縁膜と、
前記第２導電型ウェルに形成された第２導電型拡散層と、
前記第２導電型拡散層の上層に設けられ、前記第１導電型ＭＯＳＦＥＴに第１電位を供給する第１電源線と、
第１導電型ウェルと、
前記第１導電型ウェルにドレイン及びソース及びチャネルが形成された前記第２導電型ＭＯＳＦＥＴと、
前記第２導電型ＭＯＳＦＥＴにおいて、前記第１導電型ウェルと前記ドレイン及び前記ソース及び前記チャネルとの間に設けられた第２絶縁膜と、
前記第１導電型ウェルに形成された第１導電型拡散層と、
前記第１導電型拡散層の上層に設けられ、前記第２導電型ＭＯＳＦＥＴに第２電位を供給する第２電源線と、を有し、
前記第１導電型拡散層及び前記第２導電型拡散層は、それぞれ前記第１導電型ウェル及び前記第２導電型ウェルに基板バイアスを印加するための給電層であり、
前記第１導電型拡散層と前記第２電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複しており、
前記第２導電型拡散層と前記第１電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複しており、
前記第１導電型ＭＯＳＦＥＴが形成された前記第２導電型ウェルは、前記第２導電型ウェルよりも深い位置に形成された第１導電型ウェルにより、前記第２導電型の基板から電気的に分離されており、
電気的に分離されている前記第２導電型ウェルには、各々の前記第２導電型ウェルに形成された前記第２導電型拡散層を介して個別の基板バイアスを印加可能とされていることを特徴とする半導体集積回路装置。
【請求項２】
（削除）
【請求項３】
所定方向に隣接する前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴの組を、前記所定方向と直交する方向に複数組並設し、
並設された各第１導電型ＭＯＳＦＥＴが形成された前記第２導電型ウェルの前記第２導電型拡散層同士を接続し、
並設された各第２導電型ＭＯＳＦＥＴが形成された前記第１導電型ウェルの前記第１導電型拡散層同士を接続したことを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記第１電源線及び前記第２電源線よりも更に上層に、前記第１電源線及び前記第２電源線とそれぞれ接続される第１電源幹線及び第２電源幹線を設け、
前記第１電源幹線及び前記第２電源幹線が設けられた領域と平面視において重複する領域にも前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴの組が配置されていることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記第１電源線及び前記第２電源線と前記第１電源幹線及び前記第２電源幹線とは、それぞれ、層間絶縁層を貫通する貫通配線を介して接続されていることを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
複数組並設された前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴの何れかの組の間にタップセルを挿入し、
前記第１電源線及び前記第２電源線よりも更に上層に、前記第２導電型拡散層及び前記第１導電型拡散層とそれぞれ接続される第１基板バイアス幹線及び第２基板バイアス幹線を設け、
前記第１基板バイアス幹線及び前記第２基板バイアス幹線は、それぞれ前記タップセルを介して、前記第２導電型拡散層及び前記第１導電型拡散層と接続されていることを特徴とする請求項３記載の半導体集積回路装置。
【国際調査報告】
2013018589.tif 000016
2013018589.tif 000017
2013018589.tif 000018
2013018589.tif 000019