(57)【要約】簡易な構成により半導体集積回路の劣化の状態をより正確に測定するために、本発明の劣化診断回路は、劣化の診断の対象となる第１の回路を含む試験用ブロックと、第１の回路と同一の構成を備える第２の回路を含む参照用ブロックと、測定モードを示す信号が入力された場合に試験用ブロックから出力される第１の信号の特性と参照用ブロックから出力される第２の信号の特性とを比較することで試験用ブロックを構成する素子の劣化の有無を判定する判定手段と、測定モードを示す信号を判定手段に出力する制御手段と、を備える。
2013027739.tif 000002
【特許請求の範囲】
【請求項１】
劣化の診断の対象となる第１の回路を含む試験用ブロックと、
前記第１の回路と同一の構成を備える第２の回路を含む参照用ブロックと、
測定モードを示す信号が入力された場合に前記試験用ブロックから出力される第１の信号の第１の特性と前記参照用ブロックから出力される第２の信号の第２の特性とを比較することで前記試験用ブロックを構成する素子の前記劣化の有無を判定する判定手段と、
前記測定モードを示す信号を前記判定手段に出力する制御手段と、
を備える劣化診断回路。
【請求項２】
前記第１の特性及び前記第２の特性は、前記第１の信号及び前記第２の信号がそれぞれ備える、前記劣化の結果変化する電気的特性である、請求項１に記載された劣化診断回路。
【請求項３】
前記測定モードを示す信号が入力された場合に、前記第１の特性および前記第２の特性が等しくなるように、前記判定手段からの指示に従って前記第１の信号および前記第２の信号の少なくとも一方に所定の調整を行う特性調整手段を備え、
前記判定手段は、前記指示の要否によって前記劣化の有無を判定する、
請求項１又は２に記載された劣化診断回路。
【請求項４】
前記判定手段は、前記調整を行うために必要な調整量を前記劣化の程度を示す劣化量として出力する、請求項３に記載された劣化診断回路。
【請求項５】
前記判定手段は、
前記第１の信号を分周した第３の信号を出力する分周器と、
前記第２の信号に対して互いに異なる遅延量を持つ第４の信号及び第５の信号を前記第３の信号でラッチしてそれぞれ出力するラッチ回路と、
前記ラッチ回路の出力の排他的論理和を求めるＥＸＯＲ（ｅｘｃｌｕｓｉｖｅ−ＯＲ）回路と、
前記ＥＸＯＲ回路の出力に基づいて前記劣化量を算出する劣化量算出手段と、
を備える請求項１乃至４のいずれかに記載された劣化診断回路。
【請求項６】
前記第４の信号及び前記第５の信号は、前記第２の信号を遅延させることで生成される、請求項５に記載された劣化診断回路。
【請求項７】
前記第４の信号及び前記第５の信号は、前記参照用ブロックの、所定の信号の伝播経路における前段および後段に相当する位置から出力される前記第２の信号である、請求項５に記載された劣化診断回路。
【請求項８】
前記制御手段が前記測定モードを示す信号を出力していない場合に、前記試験用ブロックは動作し前記参照用ブロックは動作を停止する、請求項１乃至７のいずれかに記載された劣化診断回路。
【請求項９】
前記試験用ブロック及び前記参照用ブロックは、前記試験用ブロック及び前記参照用ブロックに印加されるストレスが異なる動作環境で動作する、請求項１乃至８のいずれかに記載された劣化診断回路。
【請求項１０】
測定モードを示す信号が入力された場合に、劣化の診断の対象となる第１の回路を含む試験用ブロックから出力される第１の信号の第１の特性と前記第１の回路と同一の構成を備える第２の回路を含む参照用ブロックから出力される第２の信号の第２の特性とを比較することで前記試験用ブロックを構成する素子の劣化の有無を判定する、劣化診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の劣化診断回路および劣化診断方法に関する。
【背景技術】
【０００２】
半導体集積回路は製造後の使用や環境条件などの要因によってその特性が劣化してゆく。そして、半導体集積回路の劣化が一定以上進行した場合には、その半導体集積回路は不良と判定される。しかしながら、半導体集積回路が不良と判定された場合に、不良となった原因が寿命（すなわち経年劣化による妥当な劣化）によるものか、あるいは偶発的な故障等によるものかを見極めることは一般には困難である。
従って、出荷後の半導体集積回路の劣化の進行度を知ることは、半導体集積回路の不良の真の原因を特定するために極めて重要である。半導体集積回路の劣化の進行度を知ることにより、想定外の故障や予想以上の劣化が観測された場合の劣化の進行度を半導体集積回路の設計へ容易にフィードバックすることができる。また、劣化の進行度のログ情報を取得して解析し半導体集積回路の適切な交換時期を予想することで、半導体集積回路の最適なメンテナンス時期の設定にも役立てることができる。
半導体集積回路の劣化の進行度の情報は、外部測定器を用いることなく半導体集積回路の外部へ出力でき、さらには保存できることが望ましい。そのための手段として、半導体集積回路内にリング発振器を構成しその発振周波数の変化を測定することで半導体集積回路の劣化の進行度を算出する技術が知られている。
非特許文献１は、２台のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）リング発振器を用いることによって実用域における劣化度の分解能を向上させ、測定時間を短縮する構成を開示している。具体的には、非特許文献１は、２つのリング発振器を用いてその発振周波数の比率を測定する構成を記載している。
特許文献１は、２台のＣＭＯＳリング発振器を用いてＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の劣化を測定するための構成を開示している。特許文献１に記載された半導体集積回路は、２個のリング発振器を備え、劣化の測定時には自回路の一部を分岐して他方の回路の一部と置き換えるように接続する。そして、自回路と他方の回路との出力の位相を比較することにより、回路の特性劣化による信号の遅延量の変化を検出する。
また、特許文献２は、劣化診断対象回路の信号伝播時間が基準値に対して早いか遅いかにより回路が故障しているかどうかを判定する構成を開示している。特許文献２に記載された劣化診断回路は、劣化診断回路のみを用いて回路の劣化診断を行う。
さらに、特許文献３は、信号遅延パスの経年劣化を検出するための構成を開示している。特許文献３に記載された半導体集積回路装置は、出荷前に異なる遅延パス同士の遅延量の比較結果をメモリに書き込み、出荷後に同様の測定を行って遅延量の大小関係が異なれば遅延パスに故障が発生していると判断する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−０８７２７５号公報
【特許文献２】特開２００８−１４７２４５号公報
【特許文献３】特開２０１０−２８７８６０号公報
【非特許文献】
【０００４】
【非特許文献１】Ｔａｅ−Ｈｙｏｕｎｇ  Ｋｉｍ，Ｒａｎｄｙ  Ｐｅｒｓａｕｄ，ａｎｄ  Ｃｈｒｉｓ  Ｈ．Ｋｉｍ，”Ｓｉｌｉｃｏｎ  Ｏｄｏｍｅｔｅｒ：Ａｎ  Ｏｎ−Ｃｈｉｐ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｍｏｎｉｔｏｒ  ｆｏｒ  Ｍｅａｓｕｒｉｎｇ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｇｒａｄａｔｉｏｎ  ｏｆ  Ｄｉｇｉｔａｌ  Ｃｉｒｃｕｉｔｓ”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．４３，ＮＯ．４，ｐｐ．８７４−８８０，２００８年４月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載されている、リング発振器の発振周波数の変化を用いて半導体集積回路の劣化の進行度を判定する方法には、測定される発振周波数が環境の影響を受けて大きく変動するという問題がある。環境が発振周波数に与える影響には、例えば半導体集積回路のチップ温度や電源電圧の変動がある。非特許文献１は、２つのリング発振器を用いてその発振周波数の比率を測定することで環境による影響をある程度緩和している。しかし、非特許文献１の構成は、発振周波数の変化を測定するために２つのリング発振器の差周波の信号を生成している。このため、非特許文献１の構成には、回路構成が複雑になるという課題がある。
また、特許文献１に記載された半導体集積回路は、自回路及び他方の回路の一部のみを用いて遅延を比較する。このため、特許文献１に記載された構成は、リング発振器全体の遅延劣化量に基づいた正確な特性劣化量を求めることができないという課題がある。
さらに、特許文献２に記載された劣化診断回路は、実回路の信号を用いることなく劣化診断を行うため、劣化診断の結果が実回路の状態と整合しない恐れがある。加えて、特許文献２に記載された劣化診断回路には、劣化診断のための高精度な基準信号の生成や複雑な設定が必要であるという課題もある。
さらに、特許文献３に記載された半導体集積回路装置は、出荷前に遅延値を測定してその値を不揮発性メモリに記録しておくことを必要とする。このため、特許文献３に記載された半導体集積回路装置は、メモリ等の高価な部品の使用や製造時の手順の増加によりコストが上昇するという課題がある。
本発明の目的は、簡易な構成により半導体集積回路の劣化の状態をより正確に測定するという課題を解決するための技術を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の劣化診断回路は、劣化の診断の対象となる第１の回路を含む試験用ブロックと、第１の回路と同一の構成を備える第２の回路を含む参照用ブロックと、測定モードを示す信号が入力された場合に試験用ブロックから出力される第１の信号の特性と参照用ブロックから出力される第２の信号の特性とを比較することで試験用ブロックを構成する素子の劣化の有無を判定する判定手段と、測定モードを示す信号を判定手段に出力する制御手段と、を備える。
本発明の劣化診断方法は、測定モードを示す信号が入力された場合に、劣化の診断の対象となる第１の回路を含む試験用ブロックから出力される第１の信号の特性と第１の回路と同一の構成を備える第２の回路を含む参照用ブロックから出力される第２の信号の特性とを比較することで試験用ブロックを構成する素子の劣化の有無を判定する。
【発明の効果】
【０００７】
本発明は、簡易な構成により半導体集積回路の劣化の状況をより正確に測定することを可能にする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の劣化診断回路の構成を示す図である。
【図２】第１の実施形態の劣化診断回路の変形例の構成を示す図である。
【図３】第２の実施形態の劣化診断回路の構成を示す図である。
【図４】第３の実施形態の劣化診断回路の構成を示す図である。
【図５】第２の実施形態における、ＤＦＦへの入出力信号及びＥＸ−ＯＲの出力信号の論理を示す図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施形態について図面を参照して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による劣化診断回路の構成を示す図である。
図１に示すように、劣化診断回路１００は、劣化診断ブロック１０１と制御手段１０５とを備える。そして、劣化診断ブロック１０１は、試験用ブロック１０２、参照用ブロック１０３及び判定手段１０４を備える。
試験用ブロック１０２にストレスが印加された結果、試験用ブロックの回路を構成する半導体集積回路に劣化が生じると、半導体集積回路を構成する論理ゲートの特性の一種である遅延が増大する場合がある。後述のように、試験用ブロック１０２と参照用ブロック１０３とでは、ストレスの量に差が設けられる。ストレスの量とは、例えば、ストレスの強度又はストレスが印加される期間の長さである。そのため、試験用ブロック１０２と参照用ブロック１０３とでは、劣化の大きさ（劣化度）に差が生じる。従って、試験用ブロック１０２の半導体集積回路の劣化により、論理ゲートに参照用ブロック１０３よりも大きな遅延が生じる。その結果、参照用ブロック１０３が出力する信号に対して、試験用ブロック１０２が出力する信号に次第に遅れが生じる。判定手段１０４は、この遅れを検出して試験用ブロック１０２の劣化状態を判定する。
判定手段１０４は、待機モードと測定モードとの２つの動作状態を備える。待機モードは、劣化診断ブロック１０１において試験用ブロック１０２の劣化の測定が行われない状態である。測定モードは、劣化診断ブロック１０１において試験用ブロック１０２の劣化の測定が行われる状態である。
試験用ブロックは、劣化診断の対象となる第１の回路を含む。参照用ブロックは、第１の回路と同一の構成を備える第２の回路を含む。試験用ブロック１０２及び参照用ブロック１０３は、それぞれ第１の信号及び第２の信号を判定手段１０４に出力する。制御手段１０５は、待機モード又は測定モードを示す信号を判定手段１０４に出力する。
判定手段１０４は、制御手段１０５から入力された信号が測定モードを指示している場合には、以下の動作を行う。すなわち、測定モードにおいて、判定手段１０４は、試験用ブロック１０２から入力された第１の信号及び参照用ブロック１０３から入力された第２の信号を比較し、試験用ブロック１０２を構成する素子の劣化の有無を判定する。
試験用ブロック１０２及び参照用ブロック１０３には、それぞれの半導体集積回路の劣化を進行させるためのストレスを印加することが可能である。ストレスの印加は、電源電圧の印加の有無、電源電圧の変更、周囲温度の変更、動作周波数の変更、回路の負荷の変更、等によって可能である。しかし、ストレスの種類はこれらに限られない。半導体集積回路の寿命に影響を与える要因であれば、これら以外のストレスを試験用ブロック１０２及び参照用ブロック１０３の一方あるいは両方に印加してもよい。
また、複数の種類のストレスを試験用ブロック１０２及び参照用ブロック１０３に同時に印加してもよい。このとき、印加するストレスの種類及び強さを試験用ブロック１０２と参照用ブロック１０３とで異なるようにすることが好ましい。
例えば、待機モードにおいて、試験用ブロック１０２にストレスを印加して劣化を進行させる状態に設定するとともに、参照用ブロック１０３の半導体集積回路の電源端子を接地電位に接続することによりストレスがかからない状態、すなわち劣化が進行しない状態としてもよい。あるいは、待機状態においても試験用ブロック１０２および参照用ブロック１０３の両方にストレスをかけ、その際に温度や動作周波数などの動作条件に差分を設けてもよい。なお、試験用ブロック１０２と参照用ブロック１０３の位置は、入れ替わってもよい。
一方、測定モードにおいては、判定手段１０４は、試験用ブロック１０２の出力と参照用ブロック１０３の出力との２つの信号のタイミングを比較し、その差分を求める。
具体的な構成として、試験用ブロック１０２および参照用ブロック１０３は、発振回路を備え、その発振回路の出力を判定手段１０４に出力してもよい。
判定手段１０４は、試験用ブロック１０２及び参照用ブロック１０３から出力される信号の特性を比較し、試験用ブロック１０２の劣化状態を判定する。試験用ブロック１０２および参照用ブロック１０３が発振回路を備える場合であれば、信号の特性として、発振周波数や信号の位相を用いればよい。
図２は、第１の実施形態の劣化診断回路の変形例の構成を示す図である。図２に示す劣化診断ブロック１０６は、試験用ブロック１０２と判定手段１０４との間に特性調整手段１０７を備える。特性調整手段１０７は、試験用ブロック１０２から出力される信号の特性を調整して判定手段１０４に入力する。判定手段１０４の出力は、特性調整手段１０７に入力される。特性調整手段１０７は、判定手段１０４の出力において試験用ブロック１０２の特性と参照用ブロック１０２の特性の差が検出されないように試験用ブロック１０２の出力の特性（例えば遅延時間）を調整する。なお、判定手段１０４は、特性調整手段１０７に入力される信号の特性の調整を行うか否かを特性調整手段１０７に指示する機能を備えていてもよい。図２に示す第１の実施形態の変形例では、特性調整手段１０７が実施した特性の調整量を、試験用ブロック１０２の劣化量とすることができる。
なお、特性調整手段１０７は、参照用ブロック１０３と判定手段１０４との間に配置されていてもよい。この場合も、判定手段１０４の出力において試験用ブロック１０２の特性と参照用ブロック１０３の特性の差が検出されない状態における特性調整手段１０７の特性調整量を試験用ブロック１０２の劣化量とすることができる。さらに、特性調整手段１０７を試験用ブロック１０２と判定手段１０４との間、及び、参照用ブロック１０３と判定手段１０４との間の両方に備えていてもよい。この場合には、判定手段１０４の出力において試験用ブロック１０２の特性と参照用ブロック１０３の特性の差が検出されない状態における２つの特性調整手段１０７の特性調整量の差を試験用ブロック１０２の劣化量とすることができる。加えて、第１の実施形態の変形例においては、劣化診断ブロック１０６は、特性調整手段１０７の特性調整量を外部に出力する機能を備えていてもよい。
ここで、劣化診断ブロック１０６は、特性調整手段１０７による信号の特性の調整を行うことなく試験用ブロック１０２の特性と参照用ブロック１０３の特性が等しい場合には、判定手段１０４は試験用ブロック１０２が劣化していないと判断してもよい。この場合、判定手段１０４は特性調整手段１０７に対して信号の特性の調整を指示する必要はない。従って、判定手段１０４は、特性調整手段１０７に対する信号の特性の調整の指示が不要であることによって、試験用ブロック１０２が劣化していないと判断してもよい。
なお、劣化診断回路が待機モードにある場合に、試験用ブロックと参照用ブロックとの動作状態は任意に設定可能である。例えば、待機モードにおいても試験用ブロックを動作させ、参照用ブロックは動作を停止させるようにしてもよい。
さらに、上記の「特性」は、試験用ブロック１０２及び参照用ブロック１０３から出力される信号が備える観測可能な所定の電気的特性であって、半導体集積回路の劣化診断に利用可能な特性であればどのようなものでもよい。従って、「特性」には、信号の時間的な側面に関する、位相、変化タイミング、周波数や、信号の大きさの側面に関する、出力電圧、出力電流、電圧振幅、電流振幅、負荷を駆動する能力が含まれる。
本実施形態では、上記のような「特性」の差を検出することによって、劣化の発生を診断する。そのため、具体的な特性の差の検出方法は限定されない。例えば、信号の位相や変化タイミング、周波数の差の検出のために、判定手段１０４は位相比較器を備えていてもよい。信号の電圧の差の検出のために、判定手段１０４は電圧比較器を備えていてもよい。また、試験用ブロック１０２及び参照用ブロック１０３から出力される信号の電流の差は、例えば、それぞれの信号が抵抗器に生じさせる電圧の差から求めてもよい。さらに、信号が負荷を駆動する能力は、例えば、信号に所定の負荷を接続した場合にその信号に生じる電圧あるいは電流の変化量から求めてもよい。
以上説明した第１の実施形態は、簡単な構成で半導体集積回路の劣化状態を測定する。そして、２つのブロックを備える劣化診断ブロックの測定を制御することで、測定時の環境変動（例えば電源電圧や周囲温度）を受けた場合にも、試験用ブロック１０２及び参照用ブロック１０３に同様の環境変動を与えた上で遅延時間の差を算出することで、環境変動の影響を相殺することが可能となる。
また、ＢＴＩ（Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれる、回路素子に加えられたストレスが除去されると素子の劣化状態が回復する現象が知られている。測定モードにおける回路素子に印加されるストレスが、待機モードにおける回路素子のストレスと異なっていると、ＢＴＩにより劣化状態が誤って判定される恐れがある。第１の実施形態の劣化診断回路は、測定モードにおいては判定手段１０４が試験用ブロック１０２及び参照用ブロック１０３から出力される信号に基づいて劣化状態を判断する。そして、上述したように、試験用ブロック１０２は、制御手段１０５が測定モードを示す信号を出力していない待機モードの場合にも動作するようにしてもよい。待機モードにおいては、参照用ブロック１０３は動作を停止していてもよい。このような動作により、第１の実施形態の劣化診断回路１００は、試験用ブロック１０２にストレスを付加した状態を維持しながら、待機状態から測定状態へ連続的に移行することが可能である。このため、第１の実施形態の劣化診断回路は、ＢＴＩの影響により劣化量が誤って判定される恐れを低減できるという効果も奏する。
（第２の実施形態）
図３は、第２の実施形態の劣化診断回路の構成を示す図である。図３に示す劣化診断回路２００は、劣化診断ブロック２２０及び制御手段２１１を備える。劣化診断ブロック２２０は、試験用ブロック２０１、参照用ブロック２０２及び判定手段２０３を備える。なお、動作の説明に不要な要素や説明等は適宜省略されており、また、図３に示す構成は本発明の目的を達成しうる唯一の構成として限定されるものではない。
図３に示す試験用ブロック２０１及び参照用ブロック２０２は、論理ゲートで構成される。第２の実施形態では、試験用ブロック２０１は、Ｎ個のＮＡＮＤ（ｎｏｔ  ＡＮＤ）ゲート２０１１、２０１２、・・・２０１Ｎの出力がループ状に循環するリング発振器として構成される。それぞれのＮＡＮＤゲート２０１１、２０１２、・・・２０１Ｎの、図示されていない入力端子の電位は“Ｈ”レベルに固定されている。従って、ＮＡＮＤゲート２０１１、・・・２０１Ｎは、それぞれインバータとして動作する。しかし、論理ゲートとしてＮＯＲ（ｎｏｔ  ＯＲ）ゲートや他の種類の論理ゲートを使用してもよい。また論理ゲートの段数はリング発振器の発振条件を満たしていれば特に制限はない。ただし、論理ゲートの段数が少ないほど劣化診断回路を小面積化することが可能となる。
参照用ブロック２０２は、試験用ブロック２０１と同様にＮ個のＮＡＮＤゲート２０２１、２０２２・・・２０２Ｎからなるリング発振器を備えている。ここで、分周器２０４の出力は、ＮＡＮＤゲート２０２１の、ループを構成しない側の入力に反転されて入力されている。また、ＮＡＮＤゲート２０２２、・・・２０２Ｎの、図示されていない入力端子の電位は“Ｈ”レベルに固定されている。従って、ＮＡＮＤゲート２０２２、・・・２０２Ｎは、それぞれインバータとして動作する。
判定手段２０３は、分周器２０４、ＤＦＦ（Ｄ−ｆｌｉｐ  ｆｌｏｐ）群２０５、スイッチ群２０６、ＥＸＯＲ（ｅｘｃｌｕｓｉｖｅ−ＯＲ）群２０７、インバータ群２１２及び劣化量算出手段２１４を備える。
分周器２０４は、試験用ブロック２０１が備える論理ゲート間の分岐点のいずれか１つ（以下、「ノード」という。）から入力された信号を分周してＤＦＦ群２０５及び参照用ブロック２０２のＮＡＮＤゲート２０２１に出力する。
スイッチ群２０６はＮ個のスイッチ２０６１、２０６２・・・２０６Ｎで構成され、参照用ブロック２０２のノードから選択された１つのノードの出力をインバータ群２１２に入力する。すなわち、スイッチ２０６１〜２０６Ｎは、同時にはいずれか１つのスイッチのみがＯＮ（短絡）となる。
インバータ群２１２は、直列に接続された３個のＮＡＮＤゲート２１２１〜２１２３で構成される。ＮＡＮＤゲート２１２１〜２１２３の図示されていない入力端子の電位は“Ｈ”レベルに固定されている。従って、ＮＡＮＤゲート２１２１〜２１２３は、それぞれインバータとして動作する。インバータ群２１２は、スイッチ群２０６が選択したノードからの信号をＮＡＮＤゲート２１２１〜２１２３を通過する毎に反転させる。そして、ＮＡＮＤゲート２１２１〜２１２３の出力はＤＦＦ群２０５に入力される。
ＤＦＦ群２０５は、ＤＦＦ２０５１〜２０５３を備える。ＤＦＦ２０５１〜２０５３は、ＮＡＮＤゲート２１２１〜２１２３からそれぞれ入力された信号を分周器２０４からの立ち上がりで保持する。ＥＸＯＲ群２０７は、ＥＸＯＲゲート２０７１及び２０７２を備える。ＥＸＯＲゲート２０７１は、ＤＦＦ２０５１及び２０５２の出力の排他的論理和演算を行い、出力２０８として劣化量算出手段２１４へ出力する。ＥＸＯＲゲート２０７２は、ＤＦＦ２０５２及び２０５３の出力の排他的論理和演算を行い、出力２０９として劣化量算出手段２１４へ出力する。
劣化量算出手段２１４は、出力２０８及び２０９に基づいて、試験用ブロック２０１の劣化量を算出する。劣化量算出手段２１４における具体的な劣化量の算出方法は後述する。
試験用ブロック２０１のノードと分周器２０４の接続及び切断は、スイッチ２１３によって行われる。スイッチ２１３は、制御手段２１１が出力する制御信号２１０によって制御される。制御信号２１０により、試験用ブロック２０１のノードと分周器２０４との間を接続または分離することができる。
第２の実施形態において、劣化状況の測定を行わない状態を待機モード、劣化状況の測定を行う状態を測定モードと呼ぶ。以下に、待機モード及び測定モードの動作について説明する。以下に説明する動作は一例であり、本発明の目的を達成しうる唯一の動作ではないことは明らかである。
待機モードにおいては、制御手段２１１は、試験用ブロック２０１と分周器２０４との間をスイッチ２１３により切断するように制御信号２１０を出力する。そして、試験用ブロック２０１は、リング発振器として自己発振する。ここで、図示しない外部からの制御信号によりリング発振器の動作条件を制御可能なように試験用ブロック２０１を構成してもよい。参照用ブロック２０２の動作も試験用ブロック２０１と同様である。試験用ブロック２０１と参照用ブロック２０２とに印加されるストレス（電圧、温度等）の違いにより、ストレスの異なる条件下における試験用ブロック２０１の劣化状況の評価が可能となる。
測定モードにおいては、試験用ブロック２０１の特定のノードと分周器２０４とが制御信号２１０によって接続される。待機モードから測定モードへの移行は制御手段２１１がスイッチ２１３を閉じるように制御信号２１０を出力することにより行われる。すなわち、待機モードと測定モードとの回路構成の相違点は、スイッチ２１３が開いているか閉じているかのみである。従って、劣化診断回路２００は、試験用ブロック２０１及び参照用ブロック２０２にストレスを印加したまま、それぞれのブロックの回路構成を変更することなく待機モードから測定モードへ移行することが可能である。
測定モードにおいては、試験用ブロック２０１のノードの信号が分周器２０４に入力される。分周器２０４は、試験用ブロック２０１から入力された信号を所定の分周比で分周する。その結果、分周器２０４の出力は分周比に応じた周期で“Ｈ”レベルと“Ｌ”レベルとが交互に変化する。例えば、測定モードに入る直前の分周器２０４の出力信号レベルが“Ｈ”であった場合には、分周器２０４の出力が以降“Ｌ”、“Ｈ”の順に変化する。
まず、分周器２０４の出力が“Ｌ”に変化したときの動作について説明する。分周器２０４の出力は、ＮＡＮＤゲート２０２１の入力に反転されて入力されている。従って、分周器２０４の出力信号が“Ｈ”の場合は、ＮＡＮＤゲート２０２１の出力は“Ｈ”に固定されている。そして、分周器２０４の出力信号が“Ｌ”になると、参照用ブロック２０２は発振を開始する。同時にスイッチ２０６１〜２０６Ｎのうちいずれか１個のスイッチが選択される。この選択手順については後述する。
次に、分周比に相当する個数の信号が試験用ブロック２０１から入力されると、分周器２０４の出力は“Ｈ”へと変化する。このとき、ＤＦＦ群２０５の出力では、参照用ブロック２０２で選択されたノードの出力レベルが保持される。ＤＦＦ群２０５によって保持された出力レベルは後段のＥＸＯＲ群２０７によって論理演算されて出力２０８及び出力２０９として出力される。
なお、分周器２０４の出力が“Ｌ”から“Ｈ”に変化することより参照用ブロック２０２の発振動作が停止する。発振動作の停止とＤＦＦ群２０５におけるスイッチ群２０６からの入力データのラッチとが同時に行われるため、ＤＦＦ群２０５の出力信号に乱れが生じる可能性がある。ＤＦＦ群２０５が分周器２０４の出力変化時の入力信号を正しくラッチできるように、分周器２０４と参照用ブロック２０２との間に遅延回路を設けてもよい。あるいは、分周器２０４から参照用ブロック２０２へ出力される信号をＤＦＦ群２０５が入力をラッチするまで保持する回路を設けてもよい。あるいは制御信号２１０を利用して、分周器２０４の出力とは別に参照用ブロック２０２の発振開始及び停止を制御してもよい。
以下では、劣化量算出手段２１４における劣化状態の算出方法について説明する。ここでは簡単のため、試験用ブロック２０１のみが劣化するものとして説明する。ただし、試験用ブロック２０１と参照用ブロック２０２との少なくとも一方の動作環境を変化させた場合においても劣化状態を相対的に算出できることは容易に理解される。さらに、試験用ブロック２０１と参照ブロック２０２とを入れ換えた場合などにおいても同様に相対的な劣化状態を算出できる。
試験用ブロック２０１と分周器２０４との接続は、説明が容易な図３の構成に基づいて説明している。しかし、これ以外の構成のリング発振器あるいは参照用ブロック２０２との間でタイミングの比較が可能な他の回路を使用した場合も、同様な動作によって試験用ブロックが出力する信号の遅延量を測定し、試験用ブロックの劣化量を求めることが可能である。
図３に示す劣化検出回路２２０において、試験用ブロック２０１と分周器２０４を用いた場合の分周器２０４の出力が変化する間隔は、以下の式（１）で示される。
（Ｔ＋ΔＴ）×２×Ｎ×Ｍ    ・・・（１）
ここで、Ｔは試験用ブロック２０１のＮＡＮＤゲート一段あたりの遅延量、ΔＴは試験用ブロック２０１のＮＡＮＤゲート一段あたりの劣化により増加する遅延量である。また、Ｎは試験用ブロック２０１のＮＡＮＤゲートの段数、Ｍは分周器２０４の分周比である。すなわち、式（１）の値は、分周器２０４の出力が変化する間隔における試験用ブロックで発生する遅延量の総和である。なお、ＮＡＮＤゲート２０１１〜２０１Ｎの内部の回路は同一であるので、ＮＡＮＤゲート２０１１〜２０１Ｎにおける性能劣化時の遅延量の増加は全て等しいとした。
一方、参照用ブロック２０２でも同様に以下の式（２）で表される遅延量が得られる。
Ｔ×Ｘ    ・・・（２）
式（２）は、分周器２０４の出力が変化する間に参照用ブロック２０２から出力される遅延量である。
ここで、Ｘは分周器２０４の出力の立ち下がりから次の立ち上がりまでの間に参照用ブロック２０２内の信号が通過したＮＡＮＤゲートの総段数である。一般的には、Ｘを測定するためには、参照用ブロック２０２においてもカウンタや多量のＤＦＦを必要とする。そこで、第２の実施形態では劣化検出回路を簡素化して小面積化するため、カウンタ等により直接Ｘを求めることなく、試験用ブロック２０１の遅延量と参照用ブロック２０２の遅延量との差を測定している。このため、劣化検出回路２２０は、測定モードの開始時に、ＤＦＦ群に入力する参照用ブロック２０２のノードの選定を行う。以下に、その具体的な手順を説明する。
まず、分周器２０４の出力の立ち上がり時点までにスイッチ群２０６はあるノードを選択しておく。そして、分周器２０４の出力の立ち下がり時点における出力２０８および出力２０９のレベルが一致しないノードが探される。すなわち、出力２０８が“Ｌ”かつ出力２０９が“Ｈ”、あるいは出力２０８が“Ｈ”かつ出力２０９が“Ｌ”のどちらかとなるノードが探索される。ここで、スイッチ群２０６の開閉制御及び出力２０８、２０９のレベルの調査は、判定手段２０３が行ってもよいし、あるいは判定手段２０３の外部からの制御により他の機器が行ってもよい。
図５は、第２の実施形態における信号のタイミングを示す図である。図５において、分周器２０４の出力は、試験用ブロック２０１の出力を分周した信号である。信号Ａ〜Ｃ及び信号Ａ‘〜Ｃ’はそれぞれＤＦＦ２０５１〜２０５３の入力及び出力を示す。図５は、測定モードの開始時に、出力２０８が“Ｌ”かつ出力２０９が“Ｈ”となるようなスイッチ２０６１〜２０６Ｎのいずれか１つが選択されて閉じられた場合のタイミングチャートを示す。
試験用ブロック２０１と参照用ブロック２０２とのリング発振器としての回路構成は同一である。従って、参照用ブロック２０２と比較して試験用ブロック２０１が劣化していない場合には、分周器２０１の出力と参照用ブロックからＤＦＦ群へ入力される信号（Ａ〜Ｃ）との間のタイミングは変化しない（図５の（ａ））。しかし、試験用ブロック２０１の劣化が進行して試験用ブロック２０２の出力の遅延が増大すると、分周器２０４の立ち上がりタイミングがＤＦＦ群への入力信号（Ａ〜Ｃ）に対して遅れるようになる。そして、試験用ブロック２０１の劣化が進行して分周器２０４の立ち上がりタイミングが図５のｔ１からｔ２まで遅れると、ＤＦＦ２０５２の出力信号Ｂ‘が反転する。その結果、出力２０８、２０９はいずれも反転して出力２０８が“Ｈ”、出力２０９が“Ｌ”となる（図５の（ｂ））。
ＮＡＮＤゲート２１２１〜２１２３は直列に接続されているので、ＤＦＦ群２０５への入力信号Ａ〜Ｃのタイミングは、Ａ、Ｂ、Ｃの順にインバータ群２１２のＮＡＮＤゲート１段分ずつ遅れる。そして、分周器２０４の立ち上がりタイミングがＤＦＦ２０５２の出力信号Ｂ‘の反転時刻を挟んでｔ１からｔ２まで遅れた場合の、分周器２０４の立ち下がりから立ち上がりまでの間の遅延量は、平均してＮＡＮＤゲート１段分である。試験用ブロック２０１において劣化によってゲート１段分の遅延が増加したと考える。ここで、試験用ブロック２０１での信号が通過したゲート段数は“２×Ｎ×Ｍ“である。このため、劣化量算出手段２１４は、信号Ａ’〜Ｃ‘及び出力２０８、２０９が図５の（ａ）から（ｂ）に変化した場合に、試験用ブロック２０１におけるゲート１段あたりの劣化量を、１／（２×Ｎ×Ｍ）として求めることができる。
なお、判定手段２０３は、出力２０８及び出力２０９がいずれも反転して出力２０８が“Ｈ”、出力２０９が“Ｌ”となった後、再度スイッチ群２０６によるノードの選択を行ってもよい。例えば、判定手段２０３は、分周器２０４の立ち上がりタイミングが図５のｔ２まで遅れている状態で、参照用ブロック２０２において選択されるノードを後方へ１つシフトさせてもよい。ノードを後方へ１つシフトさせた場合の信号Ａ〜Ｃを、図５の破線で示す。図５に破線で示した各信号の関係は、図５において信号Ｂを新たな信号Ａとし、それらを順に反転させた信号を新たにＢ、Ｃとしたものとなる。その結果、ノードを後方へ１つシフトさせることにより、分周器２０４の立ち上がりタイミングとＤＦＦ群２０５への入力信号Ａ〜Ｃとの関係は図５のｔ１におけるものと同様となる。
このように、出力２０８及び出力２０９が反転した後、スイッチ群２０６によって選択されるノードを後方へシフトさせることにより、出力２０８が“Ｌ”かつ出力２０９が“Ｈ”という状態とすることができる。その後、さらに試験用ブロック２０１の劣化が進行して出力２０８が“Ｈ”かつ出力２０９が“Ｌ”となった場合、劣化量算出手段２１４は、劣化がさらに進行して２／（２×Ｎ×Ｍ）となったことを算出できる。
以降、分周器２０４の立ち上がりタイミングの遅延に従って選択するノードを順次後方にシフトさせることで、簡素な回路構成により試験用ブロックの劣化の状況を劣化量算出手段２１４において算出することが可能となる。
なお、ノードの選択の際に、出力２０８が“Ｌ”、出力２０９が“Ｈ”となるタイミングは図５のｔ１だけではなく、ｔ３である場合もある。しかし、この場合も試験用ブロック２０１の性能劣化の進行により分周器２０４の立ち上がりタイミングがｔ３からｔ４まで遅れると、出力２０８が“Ｈ”、出力２０９が“Ｌ”に反転する。そして、劣化量算出手段２１４は、上記と同様の手順で試験用ブロック２０１の劣化量を測定することができる。
すなわち、ノードを選択する際に、出力２０８が“Ｌ”、出力２０９が“Ｈ”となるタイミングが図５のｔ１であってもｔ４であっても、劣化量算出手段２１４は、試験用ブロック２０１の劣化量を算出することができる。
以降、判定手段２０３に信号を入力する参照用ブロック２０２のノードを順次後方へずらしていくことで劣化量算出手段２１４において劣化の進行度を測定することが可能となる。すなわち、第２の実施形態の劣化診断回路は、カウンタや多数のＤＦＦを使用することなく、試験用ブロック及び参照用ブロックの出力を比較することで、試験用ブロックで発生する遅延量を測定している。その結果、第２の実施形態の劣化診断回路は、簡易な回路構成により半導体集積回路の劣化の状態をより正確に測定できるという効果を奏する。
また、第２の実施形態の劣化診断回路は、試験用ブロック２０１及び参照用ブロック２０２の回路構成を変更することなく、制御信号２１０により待機モードから測定モードへ連続的に移行することが可能である。このため、第２の実施形態の劣化診断回路は、ＢＴＩの影響により劣化量が誤って判定される恐れを低減できるという効果も奏する。
なお、第２の実施形態においてもその変形例として、第１の実施形態の変形例と同様に判定手段２０３は特性調整手段を備えていてもよい。特性調整手段は、劣化量算出手段２１４において試験用ブロック２０１の劣化量が０に近づくように、入力される信号の遅延量を調整する。
特性調整手段は、試験用ブロック２０１の出力と分周器２０４の入力との間、及び、分周器２０４の出力とＮＡＮＤゲート２０２１の入力との間の少なくとも一方に備えられていてもよい。第２の実施形態の変形例においては、劣化量算出手段２１４において試験用ブロック２０１の劣化が検出されない状態における特性調整手段の遅延調整量に基づいて、試験用ブロック２０１の劣化量を求めることができる。
さらに、第２の実施形態の変形例において、判定手段２０３は、特性調整手段の特性調整量を外部に出力する機能を備えていてもよい。
（第３の実施形態）
図３に示した第２の実施形態の構成は、インバータ群２１２で１段ずつ遅延させた信号Ａ〜Ｃと分周器２０４の立ち上がりタイミングとを比較する構成であった。すなわち、検出される試験用ブロック２０１の遅延量の分解能はゲート１段分に固定されている。
第３の実施形態では、分周器２０４からの出力とタイミングを比較する信号をノード毎に自由に選択できる構成について説明する。
図４は、第３の実施形態の劣化診断回路の構成を示す図である。図４に示す劣化診断回路３００は、劣化診断ブロック３２０及び制御手段３１１を備える。劣化診断ブロック３２０は、試験用ブロック３０１、参照用ブロック３０２及び判定手段３０３を備える。なお、動作の説明に不要な要素や説明等は適宜省略されており、また、図４に示す構成は本発明の目的を達成しうる唯一の構成として限定されることがないのは明らかである。
図４に示す試験用ブロック３０１及び参照用ブロック３０２は、論理ゲートで構成される。試験用ブロック３０１は、ＮＡＮＤゲート３０１１〜３０１Ｎで構成されたリング発振器であり、参照用ブロック３０２は、ＮＡＮＤゲート３０２１〜３０２Ｎで構成されたリング発振器である。
判定手段３０３は、分周器３０４、スイッチ群３０６、ＤＦＦ群３０５、ＥＸＯＲ群３０７及び劣化量算出手段３１４を備える。
分周器３０４は、試験用ブロック３０１のいずれかのノードから入力された信号を分周してＤＦＦ群３０５及び参照用ブロック３０２のＮＡＮＤゲート３０２１にそれぞれ出力する。スイッチ群３０６は、参照用ブロック３０２の各ノードを３つに分岐してそれぞれをＤＦＦ群３０５を構成するＤＦＦ３０５１〜３０５２に接続する。
ＤＦＦ群３０５の出力は、スイッチ群３０６により選択された３個所のノードからの出力を分周器３０４からの立ち上がりでラッチする。ＥＸＯＲ群３０７は、ＤＦＦ群３０５からの３つの出力のうち２つの排他的論理和演算を行う。出力３０８および出力３０９はそれぞれＥＸＯＲ３０７１及び３０７２の出力であり、劣化量算出手段３１４へ出力される。
劣化量算出手段３１４は、出力３０８及び３０９に基づいて、試験用ブロック３０１の劣化量を算出する。劣化量算出手段３１４における具体的な劣化量の算出方法は後述する。
スイッチ群３０６は、参照用ブロック３０２のノード毎に３個のスイッチを備えている。図４では、スイッチ３０６１ａ〜３０６１ｃ、３０６２ａ〜３０６２ｃ、・・・３０６Ｎａ〜３０６Ｎｃが、スイッチ群３０６を構成する。スイッチ群３０６のあるスイッチが閉じる（導通する）と、当該ノードの出力がＤＦＦ群３０５のいずれかのＤＦＦと接続される。
例えば、スイッチ３０６１ａが閉じると、ＮＡＮＤゲート３０２Ｎの出力が、信号線Ａを通じてＤＦＦ３０５１に入力される。また、スイッチ３０６２ｂまたは３０６２ｃが閉じると、ＮＡＮＤゲート３０２１の出力が、それぞれ信号線ＢまたはＣを通じてＤＦＦ３０５２または３０５３に入力される。スイッチ群３０６を構成する各スイッチの動作は、他のノードについても同様である。
第３の実施形態では、スイッチ群３０６を構成するスイッチ３０６１ａ等が個別に制御される。この構成により、信号Ａ〜Ｃの配線を参照用ブロック３０２の任意のノードと接続することができる。すなわち、信号ＡとＢとの間の遅延量及び信号ＢとＣとの間の遅延量をそれぞれＮＡＮＤゲートの個数単位で設定できる。その結果、第３の実施形態では、図５で説明した分周器２０４の出力の立ち上がりタイミングの変化を検出する分解能を変化させることが可能である。
図３で説明した構成では、インバータ群２１２において、ＤＦＦ２０５１〜２０５３に入力される信号にはゲート１段ずつの遅延を生じさせていた。図４においては、例えば、スイッチ３０６１ａ、スイッチ３０６２ｂ、スイッチ３０６３ｃを閉じることで、ＤＦＦ群３０５にゲート１段ずつの遅延を生じさせた信号が入力されるように判定手段３０３を構成できる。
さらに、図４に示す構成では、例えば、スイッチ３０６１ａの他に、図示されないがそれぞれＮＡＮＤゲートで３段ずつ離れたスイッチ３０６４ｂ、３０６７ｃを閉じることで、ＤＦＦ群３０５にはＮＡＮＤゲート３段ずつの遅延を生じさせた信号が入力される。この場合、図５における信号ＡとＢ、ＢとＣとの変化点間の遅延はＮＡＮＤゲート３段分の長さとなる。従って、出力３０８及び３０９が反転した場合には、試験用ブロック３０１においてゲート３段分の遅延が発生していることになる。
このとき、試験用ブロック３０１での信号が通過したゲート段数は２×Ｎ×Ｍであり、試験用ブロック３０１では劣化によってゲート３段分の遅延が増加したと考えられる。このため、劣化量算出手段３１４は、試験用ブロック３０１におけるゲート１段あたりの劣化量を、３／（２×Ｎ×Ｍ）として求めることができる。
なお、分周器３０４の出力が“Ｌ”から“Ｈ”に変化することより参照用ブロック３０２の発振動作が停止する。発振動作の停止とＤＦＦ群３０５におけるスイッチ群３０６からの入力データのラッチとが同時に行われるため、ＤＦＦ群３０５の出力信号に乱れが生じる可能性がある。ＤＥＦ群３０５が分周器３０４の出力変化時の入力信号を正しくラッチできるように、分周器３０４と参照用ブロック３０２との間に遅延回路を設けてもよい。あるいは、分周器３０４から参照用ブロック３０２へ出力される信号をＤＦＦ群３０５が入力をラッチするまで保持する回路を設けてもよい。あるいは制御信号３１０を利用して、分周器３０４の出力とは別に参照用ブロック３０２の発振開始及び停止を制御してもよい。
このように、第３の実施形態の劣化診断回路も、第２の実施形態の劣化診断回路と同様に、簡易な回路構成により半導体集積回路の劣化の状態を測定できるという効果を奏する。
そして、第３の実施形態では、スイッチ群３０６を備えることにより、測定される試験用ブロック３０１の劣化量の測定単位（分解能）を変化させることができる。劣化量の測定単位を大きくすることにより、ＮＡＮＤゲート毎の遅延量のばらつきや雑音による遅延量の誤差を平均化できるという効果が得られる。
なお、第３の実施形態の劣化診断回路は、第２の実施形態の劣化診断回路と同様に、試験用ブロック３０１及び参照用ブロック３０２の回路構成を変更することなく、制御信号３１０により待機モードから測定モードへ連続的に移行することが可能である。このため、第３の実施形態の劣化診断回路も、ＢＴＩによる劣化の回復の影響を低減できるという効果も奏する。
なお、第３の実施形態においてもその変形例として、第１の実施形態の変形例と同様に判定手段３０３は特性調整手段を備えていてもよい。特性調整手段は、劣化量算出手段３１４において試験用ブロック３０１の劣化量が０に近づくように、入力される信号の遅延量を調整する。
特性調整手段は、試験用ブロック３０１の出力と分周器３０４の入力との間、及び、分周器３０４の出力とＮＡＮＤゲート３０２１の入力との間の少なくとも一方に備えられていてもよい。第３の実施形態の変形例においては、劣化量算出手段３１４において試験用ブロック３０１の劣化が検出されない状態における特性調整手段の遅延調整量に基づいて、試験用ブロック３０１の劣化量を求めることができる。
さらに、第３の実施形態の変形例において、判定手段３０３は、特性調整手段の特性調整量を外部に出力する機能を備えていてもよい。
以上、第１〜第３の実施形態を参照して本願発明の実施形態を説明した。しかし、本願発明が適用可能な形態は上述した実施形態に限定されるものではない。本願発明の構成や詳細説明には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２０１１年８月２４日に出願された日本出願特願２０１１−１８２４３８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
なお、本発明の実施形態は以下の付記１〜１２のようにも記載されうるがこれらには限定されない。
（付記１）
劣化の診断の対象となる第１の回路を含む試験用ブロックと、
前記第１の回路と同一の構成を備える第２の回路を含む参照用ブロックと、
測定モードを示す信号が入力された場合に前記試験用ブロックから出力される第１の信号の第１の特性と前記参照用ブロックから出力される第２の信号の第２の特性とを比較することで前記試験用ブロックを構成する素子の前記劣化の有無を判定する判定手段と、
前記測定モードを示す信号を前記判定手段に出力する制御手段と、
を備える劣化診断回路。
（付記２）
前記第１の特性及び前記第２の特性は、前記第１の信号及び前記第２の信号がそれぞれ備える、前記劣化の結果変化する電気的特性である、付記１に記載された劣化診断回路。
（付記３）
前記第１の特性及び前記第２の特性は、位相、変化タイミング、周波数、出力電圧、出力電流、電圧振幅、電流振幅、及び負荷を駆動する能力、の少なくとも１つをそれぞれ含む、付記２に記載された劣化診断回路。
（付記４）
前記判定手段は、前記試験用ブロックを構成する素子の特性と前記参照用ブロックを構成する素子の特性との差を検出する、付記１乃至３のいずれかに記載された劣化診断回路。
（付記５）
前記測定モードを示す信号が入力された場合に、前記第１の特性および前記第２の特性が等しくなるように、前記判定手段からの指示に従って前記第１の信号および前記第２の信号の少なくとも一方に所定の調整を行う特性調整手段を備え、
前記判定手段は、前記指示の要否によって前記劣化の有無を判定する、
付記１乃至３のいずれかに記載された劣化診断回路。
（付記６）
前記判定手段は、前記調整を行うために必要な調整量を前記劣化の程度を示す劣化量として出力する、付記５に記載された劣化診断回路。
（付記７）
前記第１の回路と前記第２の回路との一方もしくは両方が、所定のタイミングで信号を出力する循環型の構成となっている、付記１乃至６のいずれかに記載された劣化診断回路。
（付記８）
前記第１の回路と前記第２の回路との一方もしくは両方が、論理ゲートが循環的に接続された構成となっている、付記１乃至７のいずれかに記載された劣化診断回路。
（付記９）
前記判定手段は、前記試験用ブロックを構成する素子の遅延時間と前記参照用ブロックを構成する素子の遅延時間とを比較する、付記１乃至８のいずれかに記載された劣化診断回路。
（付記１０）
前記判定手段は、
前記第１の信号を分周した第３の信号を出力する分周器と、
前記第２の信号に対して互いに異なる遅延量を持つ第４の信号及び第５の信号を前記第３の信号でラッチしてそれぞれ出力するラッチ回路と、
前記ラッチ回路の出力の排他的論理和を求めるＥＸＯＲ（ｅｘｃｌｕｓｉｖｅ−ＯＲ）回路と、
前記ＥＸＯＲ回路の出力に基づいて前記劣化量を算出する劣化量算出手段と、
を備える付記１乃至９のいずれかに記載された劣化診断回路。
（付記１１）
前記第４の信号及び前記第５の信号は、前記第２の信号を遅延させることで生成される、付記１０に記載された劣化診断回路。
（付記１２）
前記第４の信号及び前記第５の信号は、前記参照用ブロックの、所定の信号の伝播経路における前段および後段に相当する位置から出力される前記第２の信号である、付記１０に記載された劣化診断回路。
（付記１３）
前記制御手段が前記測定モードを示す信号を出力していない場合に、前記試験用ブロックは動作し前記参照用ブロックは動作を停止する、付記１乃至１２のいずれかに記載された劣化診断回路。
（付記１４）
前記試験用ブロック及び前記参照用ブロックは、前記試験用ブロック及び前記参照用ブロックに印加されるストレスが異なる動作環境で動作する、付記１乃至１３のいずれかに記載された劣化診断回路。
（付記１５）
測定モードを示す信号が入力された場合に、劣化診断の対象となる第１の回路を含む試験用ブロックから出力される第１の信号の第１の特性と前記第１の回路と同一の構成を備える第２の回路を含む参照用ブロックから出力される第２の信号の第２の特性とを比較することで前記試験用ブロックを構成する素子の劣化の有無を判定する、
劣化診断方法。
【符号の説明】
【００１０】
１００、２００、３００  劣化診断回路
１０１  劣化診断ブロック
１０２、２０１、３０１  試験用ブロック
１０３、２０２、３０２  参照用ブロック
１０４、２０３、３０３  判定手段
１０５、２１１、３１１  制御手段
１０６  劣化診断ブロック
１０７  特性調整手段
２０４、３０４  分周器
２０５、３０５  ＤＦＦ群
２０６、３０６  スイッチ群
２０７、３０７  ＥＸＯＲ群
２０８、３０８  出力
２０９、３０９  出力
２１０、３１０  制御信号
２１３、３１３  スイッチ
２１４、３１４  劣化量算出手段
２０１１〜２０１Ｎ、２０２１〜２０２Ｎ、２１２１〜２１２３  ＮＡＮＤゲート
２０５１〜２０５３、３０５１〜３０５３  Ｄフリップフロップ
２０６１〜２０６Ｎ  スイッチ
３０６１ａ〜３０６Ｎａ、３０６１ｂ〜３０６Ｎｂ、３０６１ｃ〜３０６Ｎｃ  スイッチ
２０７１、２０７２、３０７１、３０７２  ＥＸＯＲゲート
【図１】
2013027739.tif 000003
【図２】
2013027739.tif 000004
【図３】
2013027739.tif 000005
【図４】
2013027739.tif 000006
【図５】
2013027739.tif 000007
【国際調査報告】
2013027739.tif 000008
2013027739.tif 000009
2013027739.tif 000010
2013027739.tif 000011