(57)【要約】本発明は、基板（２１）上に形成したゲート電極（２２）と、このゲート電極（２２）を覆うように形成したゲート絶縁膜（２３）と、このゲート絶縁膜（２３）上に形成した酸化物半導体層（２４）と、この酸化物半導体層（２４）のチャネル形成部分に形成したエッチングストッパー膜（２５）と、酸化物半導体層（２４）とエッチングストッパー膜（２５）の端部を覆うように形成したソース電極（２６ｓ）及びドレイン電極（２６ｄ）を有する。また、エッチングストッパー膜（２５）は、４５０ｎｍ以下の波長の光を減衰させることが可能な絶縁膜材料により構成している。
2013108300.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成したゲート電極と、このゲート電極を覆うように形成したゲート絶縁膜と、このゲート絶縁膜上に形成した酸化物半導体層と、この酸化物半導体層のチャネル形成部分に形成したエッチングストッパー膜と、前記酸化物半導体層とエッチングストッパー膜の端部を覆うように形成したソース電極及びドレイン電極を有する薄膜トランジスタであって、前記エッチングストッパー膜は、４５０ｎｍ以下の波長の光を減衰させることが可能な絶縁膜材料により構成した薄膜トランジスタ。
【請求項２】
前記ソース電極及びドレイン電極上にこれらを覆うようにパッシベーション膜をさらに有し、前記パッシベーション膜は、４５０ｎｍ以下の波長の光を減衰させることが可能な絶縁膜材料により構成した請求項１に記載の薄膜トランジスタ。
【請求項３】
前記酸化物半導体層は、Ｉｎ、Ｚｎ及びＧａを含む酸化物半導体により構成した請求項１に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置や有機ＥＬ表示装置に用いられる薄膜トランジスタに関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置に用いられる薄膜トランジスタにおいて、酸化物半導体膜を含む薄膜トランジスタには、ソース電極、ドレイン電極を形成する際の酸化物半導体へのダメージを抑制するため、チャネルエッチングストッパー構造が用いられる。また、チャネルエッチングストッパー形成時、酸化物半導体が還元性ガスにより特性変動を起こすのを防止するため、特許文献１に示すようにチャネルエッチングストッパーにはＳｉＯ2薄膜が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６１２２７号公報
【発明の概要】
【０００４】
本発明の薄膜トランジスタでは、基板上に形成したゲート電極と、このゲート電極を覆うように形成したゲート絶縁膜と、このゲート絶縁膜上に形成した酸化物半導体層と、この酸化物半導体層のチャネル形成部分に形成したエッチングストッパー膜と、酸化物半導体層とエッチングストッパー膜の端部を覆うように形成したソース電極及びドレイン電極を有する。エッチングストッパー膜は、４５０ｎｍ以下の波長の光を減衰させることが可能な絶縁膜材料により構成している。
【０００５】
この構成により、特性の変動を抑制し、所望のトランジスタ特性を有する薄膜トランジスタを提供することが可能となる。
【図面の簡単な説明】
【０００６】
【図１】図１は一実施の形態におけるＥＬ表示装置の斜視図である。
【図２】図２は一実施の形態におけるＥＬ表示装置のピクセルバンクの例を示す斜視図である。
【図３】図３は一実施の形態における薄膜トランジスタの画素回路の回路構成を示す電気回路図である。
【図４】図４は一実施の形態における薄膜トランジスタを示す概略断面図である。
【図５Ａ】図５Ａは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｂ】図５Ｂは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｃ】図５Ｃは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｄ】図５Ｄは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｅ】図５Ｅは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｆ】図５Ｆは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｇ】図５Ｇは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｈ】図５Ｈは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の一実施の形態による薄膜トランジスタについて、図面を用いて説明する。
【０００８】
図１は一実施の形態におけるＥＬ表示装置の斜視図、図２は一実施の形態におけるＥＬ表示装置のピクセルバンクの例を示す斜視図、図３は一実施の形態における薄膜トランジスタの画素回路の回路構成を示す図である。
【０００９】
図１〜図３に示すように、ＥＬ表示装置は、下層より、複数個の薄膜トランジスタ１０または薄膜トランジスタ１１を配置した薄膜トランジスタアレイ装置１と、下部電極である陽極２と有機材料からなる発光層であるＥＬ層３と透明な上部電極である陰極４とからなる発光部との積層構造により構成されている。この発光部は薄膜トランジスタアレイ装置１により発光制御される。
【００１０】
また、発光部は、一対の電極である陽極２と陰極４との間にＥＬ層３を配置した構成であり、陽極２とＥＬ層３の間には正孔輸送層が積層形成され、ＥＬ層３と透明な陰極４の間には電子輸送層が積層形成されている。薄膜トランジスタアレイ装置１には、複数の画素５がマトリックス状に配置されている。
【００１１】
各画素５は、それぞれに設けられた画素回路６によって駆動される。また、薄膜トランジスタアレイ装置１は、行状に配置される複数のゲート配線７と、ゲート配線７と交差するように列状に配置される複数の信号配線としてのソース配線８と、ソース配線８に平行に延びる複数の電源配線９（図１では省略）とを備える。
【００１２】
ゲート配線７は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のゲート電極１０ｇを行毎に接続する。ソース配線８は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のソース電極１０ｓを列毎に接続する。電源配線９は、画素回路６のそれぞれに含まれる駆動素子として動作する薄膜トランジスタ１１のドレイン電極１１ｄを列毎に接続する。
【００１３】
図２に示すように、ＥＬ表示装置の各画素５は、３色（赤色、緑色、青色）のサブ画素５Ｒ、５Ｇ、５Ｂによって構成されている。これらのサブ画素５Ｒ、５Ｇ、５Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている（以下、サブ画素列と表記する）。各サブ画素５Ｒ、５Ｇ、５Ｂは、バンク５ａによって互いに分離されている。バンク５ａは、ゲート配線７に平行に延びる突条と、ソース配線８に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク５ａの開口部）にサブ画素５Ｒ、５Ｇ、５Ｂが形成されている。
【００１４】
陽極２は、薄膜トランジスタアレイ装置１上の層間絶縁膜上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。同様に、ＥＬ層３は、陽極２上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。透明な陰極４は、複数のＥＬ層３及びバンク５ａ上で、かつ全てのサブ画素５Ｒ、５Ｇ、５Ｂを覆うように、連続的に形成されている。
【００１５】
さらに、薄膜トランジスタアレイ装置１には、各サブ画素５Ｒ、５Ｇ、５Ｂ毎に画素回路６が形成されている。そして、各サブ画素５Ｒ、５Ｇ、５Ｂと、対応する画素回路６とは、後述するコンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素５Ｒ、５Ｇ、５Ｂは、ＥＬ層３の発光色が異なることを除いて同一の構成である。そこで、以降の説明では、サブ画素５Ｒ、５Ｇ、５Ｂを区別することなく、全て画素５と表記する。
【００１６】
図３に示すように、画素回路６は、スイッチ素子として動作する薄膜トランジスタ１０と、駆動素子として動作する薄膜トランジスタ１１と、対応する画素に表示するデータを記憶するキャパシタ１２とで構成される。
【００１７】
薄膜トランジスタ１０は、ゲート配線７に接続されるゲート電極１０ｇと、ソース配線８に接続されるソース電極１０ｓと、キャパシタ１２及び薄膜トランジスタ１１のゲート電極１１ｇに接続されるドレイン電極１０ｄと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１０は、接続されたゲート配線７及びソース配線８に電圧が印加されると、当該ソース配線８に印加された電圧値を表示データとしてキャパシタ１２に保存する。
【００１８】
薄膜トランジスタ１１は、薄膜トランジスタ１０のドレイン電極１０ｄに接続されるゲート電極１１ｇと、電源配線９及びキャパシタ１２に接続されるドレイン電極１１ｄと、陽極２に接続されるソース電極１１ｓと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１１は、キャパシタ１２が保持している電圧値に対応する電流を電源配線９からソース電極１１ｓを通じて陽極２に供給する。すなわち、上記構成のＥＬ表示装置は、ゲート配線７とソース配線８との交点に位置する画素５毎に表示制御を行うアクティブマトリックス方式を採用している。
【００１９】
図４は一実施の形態における薄膜トランジスタを示す概略断面図である。
【００２０】
図４に示すように、基板２１上にゲート電極２２を形成し、このゲート電極２２を覆うようにゲート絶縁膜２３が形成されている。ゲート絶縁膜２３上には、酸化物半導体層２４が島状に形成されている。酸化物半導体層２４のチャネル形成部分には、エッチングストッパー膜２５が形成され、さらに酸化物半導体層２４とエッチングストッパー膜２５の端部を覆うようにソース電極２６ｓ、ドレイン電極２６ｄが形成され、これにより薄膜トランジスタ１０または薄膜トランジスタ１１が構成されている。
【００２１】
また、薄膜トランジスタ１０または薄膜トランジスタ１１のソース電極２６ｓ、ドレイン電極２６ｄ上には、これらを覆うように上層に形成する発光層の電極との絶縁のためのパッシベーション膜２７が形成されている。なお、図示していないが、このパッシベーション膜２７にはコンタクトホールが形成され、このコンタクトホールを通して上層の発光層の電極と電気的に接続される。
【００２２】
ここで、基板２１としては、例えば、ガラス基板が用いられる。また、フレキシブルディスプレイに用いる場合には樹脂基板を用いてもよい。また、ゲート電極２２には、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ（酸化インジウムスズ）等の導電酸化物を使用することができる。また、金属に関しては、例えばＭｏＷのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ金属の積層体を電極として使用することができる。
【００２３】
また、ゲート絶縁膜２３には、例えば酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜、窒化シリコン膜などの窒化膜、シリコン酸窒化膜の単層膜もしくは積層膜などが用いられる。
【００２４】
さらに、酸化物半導体層２４には、Ｉｎ、Ｚｎ及びＧａを含む酸化物半導体が用いられるが、アモルファスであれば、より好ましい。酸化物半導体層２４の形成方法としては、ＤＣスパッタリング法、高周波スパッタリング法、プラズマＣＶＤ法、パルスレーザー堆積法、またはインクジェットプリンティング法等を用いることができる。膜厚は、１０ｎｍ〜１５０ｎｍが好ましい。膜厚が１０ｎｍより薄い場合、ピンホールが発生しやすくなり、膜厚が１５０ｎｍより厚い場合、トランジスタ特性のオフ動作時のリーク電流や、サブスレッシュホルドスウィング値（Ｓ値）が増大する問題が生じる。
【００２５】
エッチングストッパー膜２５としては、４５０ｎｍ以下の波長の光を減衰させることが可能なシルセスシオキセン、アクリル、シロキサンを含む樹脂塗布型の感光性絶縁膜材料が用いられる。これにより、酸化物半導体層２４のチャネル部分に４５０ｎｍ以下の波長の光が照射されない構造とすることができ、光伝導の発生がない酸化物半導体を用いた薄膜トランジスタ１０または薄膜トランジスタ１１の形成が可能となる。なお、感光性絶縁材料は、４５０ｎｍ以下の波長の光の透過率は２０％以下であればよいことが実験により確認した。
【００２６】
また、ソース電極２６ｓ、ドレイン電極２６ｄには、前記ゲート電極２２と同様に、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ等の導電酸化物を使用することができる。また、金属に関しては、たとえばＭｏＷのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ金属の積層体を電極として使用することができる。
【００２７】
パッシベーション膜２７としては、エッチングストッパー膜２５と同様、４５０ｎｍ以下の波長の光を減衰させることが可能なシルセスシオキセン、アクリル、シロキサンを含む樹脂塗布型の感光性絶縁膜材料が用いられる。これにより、酸化物半導体層２４のチャネル部分に４５０ｎｍ以下の波長の光が照射されない構造とすることができる。感光性絶縁膜材料は、４５０ｎｍ以下の波長の光の透過率は２０％以下であることが望ましい。また、感光性絶縁膜材料を用いることにより、パッシベーション膜２７の加工をフォトリソグラフィーにて行うことが可能となり、ドライエッチング法やウエットエッチング法などによる加工工程が必要でなくなるため、低コスト化が可能となる。また、パッシベーション膜２７は感光性絶縁材料と、無機絶縁材料との積層膜であってもよい。無機絶縁材料としては、例えば酸化シリコン、酸化アルミニウム、酸化チタンなどが用いられる。また成膜にはＣＶＤ法、スパッタリング法、ＡＬＤ法などが用いられる。
【００２８】
次に、図５Ａ〜図５Ｈを用いて、本実施の形態における薄膜トランジスタの製造方法について説明する。
【００２９】
まず、図５Ａに示すように、基板２１上にゲート電極２２を所望のゲート形状に加工を行い、次にゲート電極２２を覆うようにゲート絶縁膜２３を形成する。その後、ゲート絶縁膜２３上に酸化物半導体層２４を形成する。
【００３０】
次に、図５Ｂに示すように、酸化物半導体層２４上にレジストマスク２８を形成し、このレジストマスク２８を用いて、図５Ｃに示すように、酸化物半導体層２４のパターニングを行う。酸化物半導体層２４の加工には、例えばウエットエッチング法を用いる。ウエットエッチング法には、燐酸、硝酸、酢酸などの酸混合液、シュウ酸、塩酸などが用いられる。
【００３１】
次に、図５Ｄに示すように、レジストマスク２８を除去する。レジストマスク２８の除去にはレジスト剥離液を用いたウエットエッチング処理や、Ｏ2プラズマを用いたドライエッチング処理などが用いられる。
【００３２】
次に、図５Ｅに示すように、エッチングストッパー膜２５を形成する。エッチングストッパー膜２５は感光性の材料を用い、フォトリソグラフィー法を用いて加工を行う。これにより、酸化物半導体層２４にダメージを与えずエッチングストッパー膜２５を形成することが可能となる。
【００３３】
次に、図５Ｆに示すように、ソース電極２６ｓ、ドレイン電極２６ｄとなる電極層２６を形成した後、レジストマスク２９を形成する。
【００３４】
次に、図５Ｇに示すように、レジストマスク２９を用いて電極層２６のパターニングを行って、ソース電極２６ｓ、ドレイン電極２６ｄを加工した後、レジストマスク２９を除去する。ソース電極２６ｓ、ドレイン電極２６ｄの加工には、ウエットエッチング法が用いられる。ソース電極２６ｓ、ドレイン電極２６ｄを形成した後、酸化物半導体層２４を１５０〜４５０℃で０．５〜１２００分間熱処理する。熱処理を行うことにより、ソース電極２６ｓ、ドレイン電極２６ｄとのコンタクト抵抗値を低減することができ、しかも酸化物半導体層２４の特性を安定化することができる。
【００３５】
次に、図５Ｈに示すように、パッシベーション膜２７を形成する。上述したように、パッシベーション膜２７には、ソース電極２６ｓ、ドレイン電極２６ｄとの電気的コンタクト及びゲート電極２２との電気的コンタクトを形成するためにコンタクトホールが形成される。コンタクトホールの形成はパッシベーション膜２７に感光性材料を用いることにより、フォトリソグラフィー法により形成することができる。
【００３６】
以上のように本実施の形態におけるＥＬ表示措置は、酸化物半導体層２４上にエッチングストッパー膜２５として、４５０ｎｍ以下の波長の光を減衰させることが可能な樹脂塗布型の感光性絶縁膜材料を用いている。これにより、酸化物半導体層２４のチャネル部分に４５０ｎｍ以下の波長の光が照射されない構造とすることができので、光伝導の発生がない酸化物半導体を用いた薄膜トランジスタ１０または薄膜トランジスタ１１の形成が可能となる。
【００３７】
この構成により、特性の変動を抑制し、所望のトランジスタ特性を有する薄膜トランジスタを提供することが可能となる。
【産業上の利用可能性】
【００３８】
以上のように本発明は、酸化物半導体を用いた薄膜トランジスタの特性の安定化に有用である。
【符号の説明】
【００３９】
１０    薄膜トランジスタ
１０ｄ    ドレイン電極
１０ｇ    ゲート電極
１０ｓ    ソース電極
１１    薄膜トランジスタ
１１ｄ    ドレイン電極
１１ｇ    ゲート電極
１１ｓ    ソース電極
２１    基板
２２    ゲート電極
２３    ゲート絶縁膜
２４    酸化物半導体層
２５    エッチングストッパー膜
２６ｓ    ソース電極
２６ｄ    ドレイン電極
２７    パッシベーション膜
【図１】
2013108300.tif 000003
【図２】
2013108300.tif 000004
【図３】
2013108300.tif 000005
【図４】
2013108300.tif 000006
【図５Ａ】
2013108300.tif 000007
【図５Ｂ】
2013108300.tif 000008
【図５Ｃ】
2013108300.tif 000009
【図５Ｄ】
2013108300.tif 000010
【図５Ｅ】
2013108300.tif 000011
【図５Ｆ】
2013108300.tif 000012
【図５Ｇ】
2013108300.tif 000013
【図５Ｈ】
2013108300.tif 000014
【手続補正書】
【提出日】平成25年9月19日(2013.9.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置や有機ＥＬ表示装置に用いられる薄膜トランジスタに関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置に用いられる薄膜トランジスタにおいて、酸化物半導体膜を含む薄膜トランジスタには、ソース電極、ドレイン電極を形成する際の酸化物半導体へのダメージを抑制するため、チャネルエッチングストッパー構造が用いられる。また、チャネルエッチングストッパー形成時、酸化物半導体が還元性ガスにより特性変動を起こすのを防止するため、特許文献１に示すようにチャネルエッチングストッパーにはＳｉＯ２薄膜が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６１２２７号公報
【発明の概要】
【０００４】
本発明の薄膜トランジスタでは、基板上に形成したゲート電極と、このゲート電極を覆うように形成したゲート絶縁膜と、このゲート絶縁膜上に形成した酸化物半導体層と、この酸化物半導体層のチャネル形成部分に形成したエッチングストッパー膜と、酸化物半導体層とエッチングストッパー膜の端部を覆うように形成したソース電極及びドレイン電極を有する。エッチングストッパー膜は、４５０ｎｍ以下の波長の光を減衰させることが可能な絶縁膜材料により構成している。
【０００５】
この構成により、特性の変動を抑制し、所望のトランジスタ特性を有する薄膜トランジスタを提供することが可能となる。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施の形態におけるＥＬ表示装置の斜視図である。
【図２】本発明の一実施の形態におけるＥＬ表示装置のピクセルバンクの例を示す斜視図である。
【図３】本発明の一実施の形態における薄膜トランジスタの画素回路の回路構成を示す電気回路図である。
【図４】本発明の一実施の形態における薄膜トランジスタを示す概略断面図である。
【図５Ａ】本発明の一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｂ】本発明の一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｃ】本発明の一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｄ】本発明の一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｅ】本発明の一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｆ】本発明の一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｇ】本発明の一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【図５Ｈ】本発明の一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の一実施の形態による薄膜トランジスタについて、図面を用いて説明する。
【０００８】
図１は一実施の形態におけるＥＬ表示装置の斜視図、図２は一実施の形態におけるＥＬ表示装置のピクセルバンクの例を示す斜視図、図３は一実施の形態における薄膜トランジスタの画素回路の回路構成を示す図である。
【０００９】
図１〜図３に示すように、ＥＬ表示装置は、下層より、複数個の薄膜トランジスタ１０または薄膜トランジスタ１１を配置した薄膜トランジスタアレイ装置１と、下部電極である陽極２と有機材料からなる発光層であるＥＬ層３と透明な上部電極である陰極４とからなる発光部との積層構造により構成されている。この発光部は薄膜トランジスタアレイ装置１により発光制御される。
【００１０】
また、発光部は、一対の電極である陽極２と陰極４との間にＥＬ層３を配置した構成であり、陽極２とＥＬ層３の間には正孔輸送層が積層形成され、ＥＬ層３と透明な陰極４の間には電子輸送層が積層形成されている。薄膜トランジスタアレイ装置１には、複数の画素５がマトリックス状に配置されている。
【００１１】
各画素５は、それぞれに設けられた画素回路６によって駆動される。また、薄膜トランジスタアレイ装置１は、行状に配置される複数のゲート配線７と、ゲート配線７と交差するように列状に配置される複数の信号配線としてのソース配線８と、ソース配線８に平行に延びる複数の電源配線９（図１では省略）とを備える。
【００１２】
ゲート配線７は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のゲート電極１０ｇを行毎に接続する。ソース配線８は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のソース電極１０ｓを列毎に接続する。電源配線９は、画素回路６のそれぞれに含まれる駆動素子として動作する薄膜トランジスタ１１のドレイン電極１１ｄを列毎に接続する。
【００１３】
図２に示すように、ＥＬ表示装置の各画素５は、３色（赤色、緑色、青色）のサブ画素５Ｒ、５Ｇ、５Ｂによって構成されている。これらのサブ画素５Ｒ、５Ｇ、５Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている（以下、サブ画素列と表記する）。各サブ画素５Ｒ、５Ｇ、５Ｂは、バンク５ａによって互いに分離されている。バンク５ａは、ゲート配線７に平行に延びる突条と、ソース配線８に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク５ａの開口部）にサブ画素５Ｒ、５Ｇ、５Ｂが形成されている。
【００１４】
陽極２は、薄膜トランジスタアレイ装置１上の層間絶縁膜上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。同様に、ＥＬ層３は、陽極２上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。透明な陰極４は、複数のＥＬ層３及びバンク５ａ上で、かつ全てのサブ画素５Ｒ、５Ｇ、５Ｂを覆うように、連続的に形成されている。
【００１５】
さらに、薄膜トランジスタアレイ装置１には、各サブ画素５Ｒ、５Ｇ、５Ｂ毎に画素回路６が形成されている。そして、各サブ画素５Ｒ、５Ｇ、５Ｂと、対応する画素回路６とは、後述するコンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素５Ｒ、５Ｇ、５Ｂは、ＥＬ層３の発光色が異なることを除いて同一の構成である。そこで、以降の説明では、サブ画素５Ｒ、５Ｇ、５Ｂを区別することなく、全て画素５と表記する。
【００１６】
図３に示すように、画素回路６は、スイッチ素子として動作する薄膜トランジスタ１０と、駆動素子として動作する薄膜トランジスタ１１と、対応する画素に表示するデータを記憶するキャパシタ１２とで構成される。
【００１７】
薄膜トランジスタ１０は、ゲート配線７に接続されるゲート電極１０ｇと、ソース配線８に接続されるソース電極１０ｓと、キャパシタ１２及び薄膜トランジスタ１１のゲート電極１１ｇに接続されるドレイン電極１０ｄと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１０は、接続されたゲート配線７及びソース配線８に電圧が印加されると、当該ソース配線８に印加された電圧値を表示データとしてキャパシタ１２に保存する。
【００１８】
薄膜トランジスタ１１は、薄膜トランジスタ１０のドレイン電極１０ｄに接続されるゲート電極１１ｇと、電源配線９及びキャパシタ１２に接続されるドレイン電極１１ｄと、陽極２に接続されるソース電極１１ｓと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１１は、キャパシタ１２が保持している電圧値に対応する電流を電源配線９からソース電極１１ｓを通じて陽極２に供給する。すなわち、上記構成のＥＬ表示装置は、ゲート配線７とソース配線８との交点に位置する画素５毎に表示制御を行うアクティブマトリックス方式を採用している。
【００１９】
図４は一実施の形態における薄膜トランジスタを示す概略断面図である。
【００２０】
図４に示すように、基板２１上にゲート電極２２を形成し、このゲート電極２２を覆うようにゲート絶縁膜２３が形成されている。ゲート絶縁膜２３上には、酸化物半導体層２４が島状に形成されている。酸化物半導体層２４のチャネル形成部分には、エッチングストッパー膜２５が形成され、さらに酸化物半導体層２４とエッチングストッパー膜２５の端部を覆うようにソース電極２６ｓ、ドレイン電極２６ｄが形成され、これにより薄膜トランジスタ１０または薄膜トランジスタ１１が構成されている。
【００２１】
また、薄膜トランジスタ１０または薄膜トランジスタ１１のソース電極２６ｓ、ドレイン電極２６ｄ上には、これらを覆うように上層に形成する発光層の電極との絶縁のためのパッシベーション膜２７が形成されている。なお、図示していないが、このパッシベーション膜２７にはコンタクトホールが形成され、このコンタクトホールを通して上層の発光層の電極と電気的に接続される。
【００２２】
ここで、基板２１としては、例えば、ガラス基板が用いられる。また、フレキシブルディスプレイに用いる場合には樹脂基板を用いてもよい。また、ゲート電極２２には、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ（酸化インジウムスズ）等の導電酸化物を使用することができる。また、金属に関しては、例えばＭｏＷのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ金属の積層体を電極として使用することができる。
【００２３】
また、ゲート絶縁膜２３には、例えば酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜、窒化シリコン膜などの窒化膜、シリコン酸窒化膜の単層膜もしくは積層膜などが用いられる。
【００２４】
さらに、酸化物半導体層２４には、Ｉｎ、Ｚｎ及びＧａを含む酸化物半導体が用いられるが、アモルファスであれば、より好ましい。酸化物半導体層２４の形成方法としては、ＤＣスパッタリング法、高周波スパッタリング法、プラズマＣＶＤ法、パルスレーザー堆積法、またはインクジェットプリンティング法等を用いることができる。膜厚は、１０ｎｍ〜１５０ｎｍが好ましい。膜厚が１０ｎｍより薄い場合、ピンホールが発生しやすくなり、膜厚が１５０ｎｍより厚い場合、トランジスタ特性のオフ動作時のリーク電流や、サブスレッシュホルドスウィング値（Ｓ値）が増大する問題が生じる。
【００２５】
エッチングストッパー膜２５としては、４５０ｎｍ以下の波長の光を減衰させることが可能なシルセスキオキサン、アクリル、シロキサンを含む樹脂塗布型の感光性絶縁膜材料が用いられる。これにより、酸化物半導体層２４のチャネル部分に４５０ｎｍ以下の波長の光が照射されない構造とすることができ、光伝導の発生がない酸化物半導体を用いた薄膜トランジスタ１０または薄膜トランジスタ１１の形成が可能となる。なお、感光性絶縁材料は、４５０ｎｍ以下の波長の光の透過率は２０％以下であればよいことが実験により確認した。
【００２６】
また、ソース電極２６ｓ、ドレイン電極２６ｄには、前記ゲート電極２２と同様に、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ等の導電酸化物を使用することができる。また、金属に関しては、たとえばＭｏＷのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ金属の積層体を電極として使用することができる。
【００２７】
パッシベーション膜２７としては、エッチングストッパー膜２５と同様、４５０ｎｍ以下の波長の光を減衰させることが可能なシルセスキオキサン、アクリル、シロキサンを含む樹脂塗布型の感光性絶縁膜材料が用いられる。これにより、酸化物半導体層２４のチャネル部分に４５０ｎｍ以下の波長の光が照射されない構造とすることができる。感光性絶縁膜材料は、４５０ｎｍ以下の波長の光の透過率は２０％以下であることが望ましい。また、感光性絶縁膜材料を用いることにより、パッシベーション膜２７の加工をフォトリソグラフィーにて行うことが可能となり、ドライエッチング法やウエットエッチング法などによる加工工程が必要でなくなるため、低コスト化が可能となる。また、パッシベーション膜２７は感光性絶縁材料と、無機絶縁材料との積層膜であってもよい。無機絶縁材料としては、例えば酸化シリコン、酸化アルミニウム、酸化チタンなどが用いられる。また成膜にはＣＶＤ法、スパッタリング法、ＡＬＤ法などが用いられる。
【００２８】
次に、図５Ａ〜図５Ｈを用いて、本実施の形態における薄膜トランジスタの製造方法について説明する。
【００２９】
まず、図５Ａに示すように、基板２１上にゲート電極２２を所望のゲート形状に加工を行い、次にゲート電極２２を覆うようにゲート絶縁膜２３を形成する。その後、ゲート絶縁膜２３上に酸化物半導体層２４を形成する。
【００３０】
次に、図５Ｂに示すように、酸化物半導体層２４上にレジストマスク２８を形成し、このレジストマスク２８を用いて、図５Ｃに示すように、酸化物半導体層２４のパターニングを行う。酸化物半導体層２４の加工には、例えばウエットエッチング法を用いる。ウエットエッチング法には、燐酸、硝酸、酢酸などの酸混合液、シュウ酸、塩酸などが用いられる。
【００３１】
次に、図５Ｄに示すように、レジストマスク２８を除去する。レジストマスク２８の除去にはレジスト剥離液を用いたウエットエッチング処理や、Ｏ２プラズマを用いたドライエッチング処理などが用いられる。
【００３２】
次に、図５Ｅに示すように、エッチングストッパー膜２５を形成する。エッチングストッパー膜２５は感光性の材料を用い、フォトリソグラフィー法を用いて加工を行う。これにより、酸化物半導体層２４にダメージを与えずエッチングストッパー膜２５を形成することが可能となる。
【００３３】
次に、図５Ｆに示すように、ソース電極２６ｓ、ドレイン電極２６ｄとなる電極層２６を形成した後、レジストマスク２９を形成する。
【００３４】
次に、図５Ｇに示すように、レジストマスク２９を用いて電極層２６のパターニングを行って、ソース電極２６ｓ、ドレイン電極２６ｄを加工した後、レジストマスク２９を除去する。ソース電極２６ｓ、ドレイン電極２６ｄの加工には、ウエットエッチング法が用いられる。ソース電極２６ｓ、ドレイン電極２６ｄを形成した後、酸化物半導体層２４を１５０〜４５０℃で０．５〜１２００分間熱処理する。熱処理を行うことにより、ソース電極２６ｓ、ドレイン電極２６ｄとのコンタクト抵抗値を低減することができ、しかも酸化物半導体層２４の特性を安定化することができる。
【００３５】
次に、図５Ｈに示すように、パッシベーション膜２７を形成する。上述したように、パッシベーション膜２７には、ソース電極２６ｓ、ドレイン電極２６ｄとの電気的コンタクト及びゲート電極２２との電気的コンタクトを形成するためにコンタクトホールが形成される。コンタクトホールの形成はパッシベーション膜２７に感光性材料を用いることにより、フォトリソグラフィー法により形成することができる。
【００３６】
以上のように本実施の形態におけるＥＬ表示措置は、酸化物半導体層２４上にエッチングストッパー膜２５として、４５０ｎｍ以下の波長の光を減衰させることが可能な樹脂塗布型の感光性絶縁膜材料を用いている。これにより、酸化物半導体層２４のチャネル部分に４５０ｎｍ以下の波長の光が照射されない構造とすることができので、光伝導の発生がない酸化物半導体を用いた薄膜トランジスタ１０または薄膜トランジスタ１１の形成が可能となる。
【００３７】
この構成により、特性の変動を抑制し、所望のトランジスタ特性を有する薄膜トランジスタを提供することが可能となる。
【産業上の利用可能性】
【００３８】
以上のように本発明は、酸化物半導体を用いた薄膜トランジスタの特性の安定化に有用である。
【符号の説明】
【００３９】
１０  薄膜トランジスタ
１０ｄ  ドレイン電極
１０ｇ  ゲート電極
１０ｓ  ソース電極
１１  薄膜トランジスタ
１１ｄ  ドレイン電極
１１ｇ  ゲート電極
１１ｓ  ソース電極
２１  基板
２２  ゲート電極
２３  ゲート絶縁膜
２４  酸化物半導体層
２５  エッチングストッパー膜
２６ｓ  ソース電極
２６ｄ  ドレイン電極
２７  パッシベーション膜
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成したゲート電極と、前記ゲート電極を覆うように形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成した酸化物半導体層と、前記酸化物半導体層のチャネル形成部分に形成したエッチングストッパー膜と、前記酸化物半導体層とエッチングストッパー膜の端部を覆うように形成したソース電極及びドレイン電極を有し、
前記エッチングストッパー膜は、絶縁膜材料により構成され、かつ前記絶縁膜材料は、４５０ｎｍ以下の波長の光を減衰させるものである薄膜トランジスタ。
【請求項２】
前記ソース電極及びドレイン電極は、パッシベーション膜により覆われており、前記パッシベーション膜は、４５０ｎｍ以下の波長の光を減衰させる絶縁膜材料により構成した請求項１に記載の薄膜トランジスタ。
【請求項３】
前記酸化物半導体層は、Ｉｎ、Ｚｎ及びＧａを含む酸化物半導体により構成した請求項１に記載の薄膜トランジスタ。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2013108300.tif 000015
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
2013108300.tif 000021
【図５Ｄ】
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【図５Ｅ】
2013108300.tif 000023
【図５Ｆ】
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【図５Ｇ】
2013108300.tif 000025
【図５Ｈ】
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【国際調査報告】
2013108300.tif 000027
2013108300.tif 000028