(57)【要約】  トレンチ１０７内に埋め込まれたアモルファス状もしくは多結晶のＩｎＰ膜１０９Ａの上から、キャップ膜１１１を被覆してトレンチ１０７を密封した後、ＳｉウエハＷをＩｎＰの融点以上の温度で加熱してＩｎＰを融解させ、冷却して固化させることによって、トレンチ１０７の底のＳｉ（００１）面を種結晶面として、ＩｎＰ膜１０９Ａを単結晶化させて単結晶ＩｎＰ膜１０９Ｂを形成する。
2013121926.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコン層と、前記単結晶シリコン層上に積層された絶縁膜と、前記単結晶シリコン層の表面が露出する深さで前記絶縁膜に設けられた開口部と、を有する被処理体を準備する第１の工程と、
前記絶縁膜の開口部内に、選択的に、シリコンとは異なる種類の半導体材料である異種半導体材料の膜を埋め込む第２の工程と、
前記開口部内に埋め込まれた異種半導体材料の膜の上から、キャップ絶縁膜で被覆して前記開口部内を密封する第３の工程と、
前記被処理体を前記異種半導体材料の融点以上、単結晶シリコンの融点以下の温度で加熱して前記異種半導体材料の膜を融解させた後、冷却して固化させることによって、前記単結晶シリコン層の表面を種結晶面として前記異種半導体材料を単結晶化させて異種半導体材料層を形成する第４の工程と、
前記キャップ絶縁膜を除去することによって、前記異種半導体材料層の表面の少なくとも一部分を露出させる第５の工程と、
を備えている半導体装置の製造方法。
【請求項２】
前記異種半導体材料が、Ｇｅ、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂ及びＩｎＳｂからなる群より選ばれる１種以上である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口部が、前記絶縁膜に形成されたトレンチである請求項１に記載の半導体装置の製造方法。
【請求項４】
前記開口部が、前記絶縁膜に形成されたホールである請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１の工程が、
前記単結晶シリコン層の上に、絶縁膜を積層して成膜する工程と、
前記絶縁膜を所定のパターンにエッチングして前記開口部を形成する工程と、
前記開口部の底を洗浄して露出した前記単結晶シリコン層の表面の結晶方位を整える工程と、
を有している請求項１に記載の半導体装置の製造方法。
【請求項６】
前記単結晶シリコン層の表面の結晶方位が、（００１）面である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の工程が、
前記単結晶シリコン層の上に、絶縁膜を積層して成膜する工程と、
前記絶縁膜を所定のパターンにエッチングする工程と、
前記単結晶シリコン層をウェットエッチングしてシリコン（１１１）面が露出した前記開口部を形成する工程と、
前記開口部を洗浄して露出した前記単結晶シリコン層の表面の結晶方位を整える工程と、
を有している請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第２の工程では、被処理体を温度４００℃以上４５０℃以下の範囲内に加熱しながら、前記異種半導体材料の膜をＣＶＤ法によって埋め込む請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第４の工程における加熱を５０℃／秒以上の昇温速度で行う請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第４の工程における冷却を５０℃／秒以上の降温速度で行う請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第３の工程において、前記キャップ絶縁膜を、複数層に形成する請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記第３の工程において、前記キャップ絶縁膜が、ＩｎＰに直接接するＳｉＯ２膜による第１キャップ層と、該第１キャップ層に積層されたＳｉＮ膜による第２キャップ層と、を含む請求項１に記載の半導体装置の製造方法。
【請求項１３】
前記第３の工程において、前記キャップ絶縁膜が、ＩｎＰに直接接するＳｉＮ膜による第１キャップ層と、該第１キャップ層に積層されたＳｉＯ２膜による第２キャップ層と、を含む請求項１に記載の半導体装置の製造方法。
【請求項１４】
前記第３の工程において、前記キャップ絶縁膜が、ＩｎＰに直接接するＳｉＮ膜による第１キャップ層と、該第１キャップ層に積層されたＳｉＯ２膜による第２キャップ層と、該第２キャップ層に積層されたＳｉＮ膜による第３キャップ層と、を含む請求項１に記載の半導体装置の製造方法。
【請求項１５】
前記第２の工程を、バッチ式のＭＯＣＶＤ装置で行う請求項１に記載の半導体装置の製造方法。
【請求項１６】
被処理体が、単結晶シリコン基板又はＳＯＩ基板である請求項１に記載の半導体装置の製造方法。
【請求項１７】
単結晶シリコン層と、前記単結晶シリコン層上に積層された絶縁膜と、前記単結晶シリコン層の表面が露出する深さで前記絶縁膜に設けられた開口部と、を有する被処理体における前記絶縁膜の開口部内に、選択的に、シリコンとは異なる種類の半導体材料である異種半導体材料の膜を埋め込む工程と、
前記被処理体を前記異種半導体材料の融点以上、単結晶シリコンの融点以下の温度で加熱して前記異種半導体材料の膜を融解させた後、冷却して固化させることによって、前記単結晶シリコン層の表面を種結晶面として前記異種半導体材料を単結晶化させて異種半導体材料層を形成する工程と、
を備えている半導体装置の製造方法。
【請求項１８】
請求項１に記載の半導体装置の製造方法によって製造された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン以外の半導体材料を利用した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
長年にわたり、Ｓｉウエハは、超ＬＳＩ製造用基板として広く用いられ、その１２インチ大口径基板を扱う製造プロセス装置群は、世界各地の半導体装置の量産工場に数多く導入されている。一方、Ｓｉ以外の半導体として知られるＧｅ、ＩｎＰ、ＧａＡｓ、ＩｎＧａＡｓなど（以下、これらを、Ｓｉに対比する意味で、「異種半導体」と称することがある）は、Ｓｉよりもキャリアの移動度が高く、バンドギャップエネルギーが小さいものもある。そのため、これらをトランジスタのチャネル材料に用いることで、Ｓｉの物性を超える半導体素子を作製できるものと期待されている。仮に、Ｓｉウエハ上に、高品質な異種半導体の微細構造を形成することができれば、これまでに培った技術と設備を利用してＳｉの物性を凌駕する超ＬＳＩを製造することが可能になる。従って、量産コストの増加を回避しながら、超ＬＳＩの性能を向上させることができるものと考えられる。【０００３】
しかし、Ｓｉウエハ上にこれら異種半導体を成膜すると、Ｓｉと異種半導体との格子定数の違いから、異種半導体膜中に、多くの格子欠陥が生じ、期待した性能が得られないという問題があった。【０００４】
トレンチなどの開口部の深さを利用して、単結晶Ｓｉ上の開口部内に成膜した異種半導体膜の格子欠陥を開口部の底付近に閉じ込めるＡＲＴ（Aspect  Ratio  Trapping）という手法が提案されている（例えば非特許文献１、特許文献１〜３）。これらの方法では、Ｓｉ（１００）面上に形成した絶縁膜を所定形状にパターニングした後、ＣＶＤ法等によってＳｉ（１００）面から選択的に異種半導体膜をボトムアップ成長させる。Ｓｉ（１００）面と異種半導体膜との境界付近に生じた格子欠陥は、開口部の側壁でトラップされ、異種半導体膜の下部に閉じ込められるため、異種半導体膜の上部には格子欠陥が生じない。これら非特許文献１等に記載の方法は、格子欠陥を閉じ込めるために、アスペクト比（深さと開口幅との比率；深さ／開口幅）がある程度大きな開口部にしか適用できない。また、異種半導体膜の上部は、格子欠陥は少ないものの、実用レベルほど格子欠陥を減少させることが出来ていない。【０００５】
また、ＳＴＩ（Shallow  Trench  Isolation）によって形成されたアクティブエリア内をドライエッチングによってトレンチ状に掘り下げ、トレンチ底のＳｉ（００１）面上に、Ｇｅのバッファー層を介してＭＯＣＶＤ（有機金属気相成長）法によって選択的にＩｎＰ膜を成長させるＡＲＴ法も提案されている（例えば非特許文献２）。この方法はＳｉとＩｎＰの格子不整合を緩和するために、その中間の格子長さを持つＧｅの層をバッファー層として挿入することで、格子欠陥の発生を抑制させている。しかしながら、この方法でも上層部の格子欠陥は実用レベルに届かない程多い。【０００６】
また、異種半導体膜の成長に、ＲＭＧ（Rapid  Melting  Growth）とよばれる手法を用いることも提案されている（例えば非特許文献３、非特許文献４、特許文献４など）。これらの方法では、まず、Ｓｉ（１００）面上に形成した絶縁膜を所定形状にパターニングして種結晶面を露出させる。その後、スパッタ法や分子線エピタキシー法によってＧｅ、ＧａＡｓなどの異種半導体膜を形成する。次に、この異種半導体膜をストライプ状にエッチングした後、上から絶縁膜で覆い、ＲＴＡ（Rapid  Thermal  Annealing）処理する。融解した異種半導体材料は、Ｓｉ（１００）の種結晶面を起点に液相エピタキシャル成長し、細長い異種半導体膜が形成される。この際、異種半導体膜の成長方向を、Ｓｉ（１００）面に垂直な方向から途中で水平な方向に屈曲させることによって格子欠陥を成長起点であるＳｉ（１００）面の近傍に閉じ込めることができる。これら非特許文献３等に記載の方法では、異種半導体膜を一旦大面積に成膜した後で、ストライプ状にエッチング加工しておく必要がある。そのため、異種半導体材料の利用効率が悪く、フォトリソグラフィー工程や技術的に難しい異種半導体の微細エッチング工程も必要になる。また、半導体チップ面積内のＳｉ種結晶面がチップ面積を縮小することを妨げるために、生産効率を著しく悪化させる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，６２６，２４６号
【特許文献２】米国特許第７，７７７，２５０号
【特許文献３】米国特許第７，７９９，５９２号
【特許文献４】米国特許第７，４９８，２４３号
【非特許文献】
【０００８】
【非特許文献１】Applied  Physics  Letters,  Vol.90,  052113  (2007)
【非特許文献２】Journal  of  The  Electrochemical  Society,  157(11)  H1023-H1028  (2010)
【非特許文献３】Applied  Physics  Letters,  Vol.84,  No.14,5  April  2004
【非特許文献４】IEEE.  ELECTRON  DEVICE  LETTERS,  VOL.  31,  No.6,  June  2010
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、Ｓｉ基板上に、格子欠陥が少なく、良質な異種半導体材料の微細構造を形成する方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、単結晶シリコン層と、前記単結晶シリコン層上に積層された絶縁膜と、前記単結晶シリコン層の表面が露出する深さで前記絶縁膜に設けられた開口部と、を有する被処理体を準備する第１の工程と、
前記絶縁膜の開口部内に、選択的に、シリコンとは異なる種類の半導体材料である異種半導体材料の膜を埋め込む第２の工程と、
前記開口部内に埋め込まれた異種半導体材料の膜の上から、キャップ絶縁膜で被覆して前記開口部内を密封する第３の工程と、
前記被処理体を前記異種半導体材料の融点以上、単結晶シリコンの融点以下の温度で加熱して前記異種半導体材料の膜を融解させた後、冷却して固化させることによって、前記単結晶シリコン層の表面を種結晶面として前記異種半導体材料を単結晶化させて異種半導体材料層を形成する第４の工程と、
前記キャップ絶縁膜を除去することによって、前記異種半導体材料層の表面の少なくとも一部分を露出させる第５の工程と、
を備えている。【００１１】
本発明の半導体装置の製造方法は、前記異種半導体材料が、Ｇｅ、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂ及びＩｎＳｂからなる群より選ばれる１種以上であってもよい。【００１２】
本発明の半導体装置の製造方法は、前記開口部が、前記絶縁膜に形成されたトレンチであってもよい。【００１３】
本発明の半導体装置の製造方法は、前記開口部が、前記絶縁膜に形成されたホールであってもよい。【００１４】
本発明の半導体装置の製造方法は、前記第１の工程が、
前記単結晶シリコン層の上に、絶縁膜を積層して成膜する工程と、
前記絶縁膜を所定のパターンにエッチングして前記開口部を形成する工程と、
前記開口部の底を洗浄して露出した前記単結晶シリコン層の表面の結晶方位を整える工程と、
を有していてもよい。この場合、前記単結晶シリコン層の表面の結晶方位が、（００１）面であってもよい。【００１５】
本発明の半導体装置の製造方法は、前記第１の工程が、
前記単結晶シリコン層の上に、絶縁膜を積層して成膜する工程と、
前記絶縁膜を所定のパターンにエッチングする工程と、
前記単結晶シリコン層をウェットエッチングしてシリコン（１１１）面が露出した前記開口部を形成する工程と、
前記開口部を洗浄して露出した前記単結晶シリコン層の表面の結晶方位を整える工程と、
を有していてもよい。【００１６】
本発明の半導体装置の製造方法において、前記第２の工程では、被処理体を温度４００℃以上４５０℃以下の範囲内に加熱しながら、前記異種半導体材料の膜をＣＶＤ法によって埋め込んでもよい。【００１７】
本発明の半導体装置の製造方法は、前記第４の工程における加熱を５０℃／秒以上の昇温速度で行ってもよい。【００１８】
本発明の半導体装置の製造方法は、前記第４の工程における冷却を５０℃／秒以上の降温速度で行ってもよい。【００１９】
本発明の半導体装置の製造方法は、前記第３の工程において、前記キャップ絶縁膜を、複数層に形成してもよい。【００２０】
本発明の半導体装置の製造方法は、前記第３の工程において、前記キャップ絶縁膜が、ＩｎＰに直接接するＳｉＯ２膜による第１キャップ層と、該第１キャップ層に積層されたＳｉＮ膜による第２キャップ層と、を含んでいてもよい。【００２１】
本発明の半導体装置の製造方法は、前記第３の工程において、前記キャップ絶縁膜が、ＳｉＮ膜による第１キャップ層と、該第１キャップ層に積層されたＳｉＯ２膜による第２キャップ層と、を含んでいてもよい。【００２２】
本発明の半導体装置の製造方法は、前記第３の工程において、前記キャップ絶縁膜が、ＩｎＰに直接接するＳｉＮ膜による第１キャップ層と、該第１キャップ層に積層されたＳｉＯ２膜による第２キャップ層と、該第２キャップ層に積層されたＳｉＮ膜による第３キャップ層と、を含んでいてもよい。【００２３】
本発明の半導体装置の製造方法において、前記第２の工程を、バッチ式のＭＯＣＶＤ装置で行ってもよい。【００２４】
本発明の半導体装置の製造方法は、被処理体が、単結晶シリコン基板又はＳＯＩ基板であってもよい。【００２５】
本発明の別の観点の半導体装置の製造方法は、単結晶シリコン層と、前記単結晶シリコン層上に積層された絶縁膜と、前記単結晶シリコン層の表面が露出する深さで前記絶縁膜に設けられた開口部と、を有する被処理体における前記絶縁膜の開口部内に、選択的に、シリコンとは異なる種類の半導体材料である異種半導体材料の膜を埋め込む工程と、
前記被処理体を前記異種半導体材料の融点以上、単結晶シリコンの融点以下の温度で加熱して前記異種半導体材料の膜を融解させた後、冷却して固化させることによって、前記単結晶シリコン層の表面を種結晶面として前記異種半導体材料を単結晶化させて異種半導体材料層を形成する工程と、
を備えている。【００２６】
本発明の半導体装置は、上記いずれかの半導体装置の製造方法によって製造されたものである。
【発明の効果】
【００２７】
本発明の半導体装置の製造方法によれば、絶縁膜の開口部内に選択的に埋め込まれた異種半導体材料を熱処理することによって、開口部内に露出した単結晶シリコン層の表面を種結晶面として、異種半導体材料を単結晶化させる。この際、開口部のアスペクト比を利用した欠陥の閉じ込め作用と熱処理による再結晶化によって、異種半導体材料層の結晶性を改善することができる。従って、本発明方法によれば、単結晶シリコン層の上に、欠陥が少ない高品質な結晶性を有する異種半導体材料の微細構造を簡易な工程で製造できる。【００２８】
また、本発明の半導体装置の製造方法では、形成した異種半導体材料層をエッチングする工程が不要なため、異種半導体材料層にダメージを与えることなく、良好な結晶性を維持できる。このようにして得られる異種半導体材料の微細構造を備えた半導体装置は、例えば、フィン型トランジスタ（ＦＩＮＦＥＴ）などのチャネルをはじめ、量子ドットデバイス、フォトニックデバイスなどに好ましく利用できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態の半導体装置の製造方法の工程手順の一例を説明する図面である。
【図２】図１に続く工程手順の一例を説明する図面である。
【図３】図２に続く工程手順の一例を説明する図面である。
【図４】各種半導体材料の融点を示す図面である。
【図５】格子不整合による貫通転移欠陥が、ＩｎＰ膜中の下部に閉じ込められた状態を説明する図面である。
【図６】フィン構造のＩｎＰ膜を用いたＩｎＧａＡｓ／ＩｎＡｌＡｓ量子井戸チャネルの構成例を説明する図面である。
【図７】プレーナー型のＩｎＧａＡｓ／ＩｎＡｌＡｓ量子井戸チャネルの構成例を説明する図面である。
【図８】ＩｎＰ膜を用いた積層構造のＩｎＧａＡｓ／ＩｎＡｌＡｓ量子井戸チャネルの構成例を説明する図面である。
【図９】積層構造のキャップ膜の構成例を示す図面である。
【図１０】積層構造のキャップ膜の別の構成例を示す図面である。
【図１１】積層構造のキャップ膜のさらに別の構成例を示す図面である。
【図１２】試験例１のキャップ膜の構造を説明する図面である。
【図１３】試験例１におけるアニール処理後のキャップ膜の表面状態を示す走査型電子顕微鏡（ＳＥＭ）像である。
【図１４】試験例２のキャップ膜の構造を説明する図面である。
【図１５】試験例２におけるアニール処理後のキャップ膜の表面状態を示すＳＥＭ像である。
【図１６】試験例３でトレンチにＩｎＰ膜を埋め込んだ後の上面のＳＥＭ像である。
【図１７】試験例４でトレンチにＩｎＰ膜を埋め込んだ後の上面のＳＥＭ像である。
【図１８】試験例５でトレンチにＩｎＰ膜を埋め込んだ後の上面のＳＥＭ像である。
【図１９】試験例３と試験例５でトレンチに埋め込まれたＩｎＰ膜を比較して示す図面である。
【図２０】試験例５でトレンチに埋め込まれたＩｎＰ膜に対し、アニールを行う前の光学顕微鏡画像である。
【図２１】試験例５でトレンチに埋め込まれたＩｎＰ膜に対し、アニールを行った後の光学顕微鏡画像である。
【図２２】図２０に対応するアニール前におけるグレインの状態を説明する模式図である。
【図２３】図２１に対応するアニール後におけるグレインの状態を説明する模式図である。
【図２４】試験例３でトレンチに埋め込まれたＩｎＰ膜に対し、アニールを行う前の透過型電子顕微鏡（ＴＥＭ）像である。
【図２５】試験例３でトレンチに埋め込まれたＩｎＰ膜に対し、アニールを行った後のＴＥＭ像である。
【図２６】量子ドットの構成例を説明する図面である。
【図２７】本発明の第３の実施の形態の半導体装置の製造方法の工程手順の一例を説明する図面である。
【図２８】図２７に続く工程手順の一例を説明する図面である。
【図２９】図２８に続く工程手順の一例を説明する図面である。
【発明を実施するための形態】
【００３０】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００３１】
［第１の実施の形態］
まず、図１〜図３を参照しながら、本発明の第１の実施の形態にかかる半導体装置の製造方法について説明する。ここでは、単結晶シリコン層を有する被処理体として（００１）面を有するＳｉウエハを、異種半導体材料としてＩｎＰをそれぞれ用い、フィン型電界効果型トランジスタ（ＦＩＮＦＥＴ）のチャネルを形成する場合を例に挙げて説明する。図１から図３は、本実施の形態の半導体装置の製造方法の主要な工程を説明するためのＳｉウエハの表面付近の断面図である。
【００３２】
（第１の工程）
第１の工程は、被処理体として、図１（ｅ）に示すように、単結晶シリコン１０１上に積層された絶縁膜と、単結晶シリコン１０１の表面が露出する深さで絶縁膜に設けられた開口部（凹部）としてのトレンチ１０７と、を有するＳｉウエハＷを準備する工程である。まず、図１（ａ）に示すようにＳｉウエハＷを準備する。本実施の形態では、ＳｉウエハＷが単結晶シリコン層に相当する。このＳｉウエハＷの単結晶シリコン１０１の表面Ｓの結晶方位は（００１）面である。次に、図１（ｂ）に示すように、ＳｉウエハＷの単結晶シリコン１０１の上に、ＳｉＮ膜（化学量論的にはＳｉ３Ｎ４であるが、単にＳｉＮと記す）１０３を成膜する。ＳｉＮ膜１０３の成膜方法としては、特に制限はなく、例えば堆積法によって成膜することができる。堆積法としては、例えば熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｓｋ又はＳｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）法などを挙げることができる。
【００３３】
次に、図１（ｃ）に示すように、ＳｉＮ膜１０３の上に、さらにＳｉＯ２膜１０５を成膜する。ＳｉＯ２膜１０５の成膜方法は、特に制限はなく、例えば堆積法によって成膜することができる。堆積法としては、例えば熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法、ＳＯＤ法などを挙げることができる。
【００３４】
なお、本実施の形態では、ＦＩＮＦＥＴのチャネル形成を目的としているため、開口部を形成する絶縁膜としてＳｉＮ膜１０３とＳｉＯ２膜１０５との２層を積層しているが、目的に応じて、絶縁膜は単層でもよいし、３層以上でもよい。
【００３５】
ＳｉＮ膜１０３の厚みは、ＦＩＮＦＥＴのチャネル形成を目的とする場合は、例えば５ｎｍ以上２０ｎｍ以下の範囲内とすることができるが、他の目的の場合は、これに限定されるものではない。ＳｉＯ２膜１０５の厚みは、ＦＩＮＦＥＴのチャネル形成を目的とする場合は、例えば１０ｎｍ以上５００ｎｍ以下の範囲内とすることができるが、他の目的の場合は、これに限定されるものではない。また、ＳｉＯ２膜１０５の厚みは、後述する格子欠陥の閉じ込め効果を確実なものとするために、トレンチ１０７の深さと開口幅との比率（深さ／開口幅；アスペクト比）を考慮して決定することが好ましい。
【００３６】
次に、図１（ｄ）、（ｅ）に示すように、フォトリソグラフィー技術を利用して、ＳｉＯ２膜１０５及びＳｉＮ膜１０３を順次エッチングし、所定のパターンのトレンチ１０７を形成する。ここでは、トレンチ１０７の底に単結晶シリコン１０１の（００１）面が露出するまでエッチングを行う。つまり、トレンチ１０７の深さは、ＳｉＯ２膜１０５及びＳｉＮ膜１０３の合計の厚みと同じか、それ以上になるようにする。トレンチ１０７の幅は、目的に応じて設定できるが、上記のとおりアスペクト比を考慮して設定することが好ましい。
【００３７】
ＳｉＯ２膜１０５のエッチングは、例えば図示しないレジスト層を設け、フォトリソグラフィー技術と、異方性の高い反応性イオンエッチング（ＲＩＥ）とを組み合わせて行うことができる。ＲＩＥにおける条件としては、例えばエッチングガスとしてＣＦｘガス等を用いて行うことができる。なお、ＲＩＥの後に、ＳｉウエハＷ上のＣＦ化合物の残渣を除去するため、例えば酸素プラズマによるアッシング処理を行ってもよい。
【００３８】
引き続き、ＳｉＮ膜１０３のエッチングは、ＳｉＯ２膜１０５に続けてＲＩＥで行うことができる。また、別の方法として、ＳｉＮ膜１０３のエッチングは、ＳｉＯ２膜１０５をマスクとしてウェットエッチングによって行うこともできる。ウェットエッチングは、ＳｉＯ２膜１０５との選択性が得られるように、例えば加熱したリン酸（Ｈ３ＰＯ４）によって行うことができる。
【００３９】
エッチングによって、図１（ｅ）に示すようにトレンチ１０７を形成した後、トレンチ１０７の底に露出した単結晶シリコン１０１の（００１）面を洗浄して結晶方位を整えることが好ましい。洗浄は、例えば硫酸過酸化水素水（ＳＰＭ）、塩酸過酸化水素水（ＳＣ２）、希フッ酸（ＤＨＦ）等を用いて行うことができる。種結晶面の自然酸化膜の除去はＨＦとＮＨ３の混合ガスによるドライエッチングでも可能である。
【００４０】
（第２の工程）
第２の工程は、ＳｉウエハＷのトレンチ１０７内に、選択的に、アモルファスもしくは多結晶のＩｎＰ膜１０９Ａを埋め込む工程である。この工程では、図２（ａ），（ｂ）に示すように、ＣＶＤ（化学気相成長）法等を用いて選択的にトレンチ１０７の底の単結晶シリコン１０１の（００１）面からボトムアップ的にＩｎＰ膜１０９Ａを埋め込む。この工程は、絶縁膜（ＳｉＯ２膜１０５）の表面とトレンチ１０７の底に露出したＳｉ（００１）面との化学状態の違いを利用するＳＡＧ（Selective  Area  Growth）と呼ばれる手法によって行われる。
【００４１】
トレンチ１０７内にＩｎＰ膜１０９Ａを埋め込む際のＣＶＤ法としては、例えば有機金属ＣＶＤ（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）等を利用することができる。
【００４２】
ここで、トレンチ１０７内にＩｎＰ膜１０９Ａを埋め込む工程を、ＭＯＣＶＤを例にとって説明する。ＭＯＣＶＤは、まず、処理室内に、トレンチ１０７を有するＳｉウエハＷを配置する。次に、ＳｉウエハＷを加熱しながら、III族化合物原料として例えばトリメチルインジウム（ＴＭＩｎ）、Ｖ族化合物として例えばターシャリーブチルフォスフィン（ＴＢＰ）を用い、これらをＨ２ガス又はＮ２ガスをキャリアガスとして処理室内に導入することによって、ＩｎＰ膜１０９Ａの成膜を行う。成膜温度（ＳｉウエハＷの加熱温度）は、例えば４００℃以上６５０℃以下の範囲内とすることが可能であり、特にＩｎＰ材料の埋め込みにおいて、ＩｎＰ膜１０９Ａのグレインサイズを小さくする観点から、４００℃以上４５０℃以下の範囲内が好ましい。ＩｎＰ材料の場合、ＭＯＣＶＤにおける成膜温度が４５０℃を超えると、トレンチ１０７内に充填されたＩｎＰ結晶のグレインが大きく成長してしまい、以下の（１）〜（３）のような不都合が生じる場合がある。（１）トレンチ１０７上部に突出した結晶のグレインの凹凸が大きくなってしまい、キャップ膜１１１による被覆が困難になる。（２）結晶のグレインが大きいため、ＲＭＧ（Rapid  Melt  Growth）の加熱プロセスで融解しにくい。（３）融解しても、結晶のグレインの中心部分が溶けきれず、芯として残りやすいため、個々のグレイン毎に凝集し、再結晶してしまい、多結晶化してしまう。一方、ＭＯＣＶＤにおける成膜温度が４００℃未満では、成膜反応自体が進行しにくく、トレンチ１０７内へのＩｎＰ膜１０９Ａの埋め込みが困難になってしまう。それに対し、ＩｎＰ材料の埋め込みにおいて、成膜温度を４００℃以上４５０℃以下の範囲内にすると、グレインが過大に成長することがなく、トレンチ１０７内にグレインを緻密に充填することができる。従って、上記（１）〜（３）の問題が生じることがなく、アニール処理後には一体化した単結晶ＩｎＰ膜を得ることができる。
【００４３】
また、成膜プロセスの間、処理室内の全圧は、例えば１００００Ｐａ以上１０００００Ｐａ以下の範囲内で一定もしくは変化させることができる。
【００４４】
［バッチ式ＭＯＣＶＤ装置］
ＩｎＰのＭＯＣＶＤ埋め込みプロセスは、前述したように成膜温度を低くした場合、成膜速度は遅くなる。３００ｎｍのトレンチを埋め込む場合、ＭＯＣＶＤプロセス時間は約６０分かかる。そのため枚葉ＭＯＣＶＤ装置よりも多数枚を一括処理できるバッチ式ＭＯＣＶＤ装置で成膜を行うことが好ましい。
【００４５】
トレンチ１０７内にＩｎＰ膜１０９Ａを埋め込む場合、トレンチ１０７の底には、単結晶シリコン１０１の（００１）面が露出しているため、ＳｉＯ２膜１０５の表面との化学状態の相違によって、選択的にトレンチ１０７内の単結晶シリコン１０１の（００１）面からボトムアップ的にＩｎＰ膜１０９Ａが堆積する。このように、ＳＡＧ法を利用することによって、必要な部位（トレンチ１０７内）にのみ異種半導体材料膜を形成することができるため、異種半導体材料膜をエッチングする工程が不要になる。
【００４６】
なお、シリコンとは異なる種類の半導体材料である異種半導体材料として、ＩｎＰ以外に、例えば融点がシリコンよりも低いＧｅ、ＧａＡｓ、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂ等を用いることができる。ＧｅはIV族半導体、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂはIII-Ｖ族半導体である。また、トレンチ１０７内に埋め込まれる異種半導体材料の膜は、アモルファス状態でもよいし、結晶状態でもよい。
【００４７】
（第３の工程）
第３の工程は、トレンチ１０７内に埋め込まれたＩｎＰ膜１０９Ａの上から、キャップ絶縁膜としてのキャップ膜１１１で被覆してトレンチ１０７内を密封する工程である。この工程では、図２（ｃ）に示すように、トレンチ１０７内に埋め込まれたＩｎＰ膜１０９Ａを覆うように、キャップ膜１１１を成膜する。このキャップ膜１１１によって、トレンチ１０７内にＩｎＰ膜１０９Ａを封入する。すなわち、トレンチ１０７内のＩｎＰ膜１０９Ａを、下方の単結晶シリコン１０１と、側方の絶縁膜（ＳｉＮ膜１０３及びＳｉＯ２膜１０５）と、上方のキャップ膜１１１と、によって囲み込み、あたかも微細な加熱容器の中に密閉した状態にする。
【００４８】
キャップ膜１１１の成膜は、例えば２００℃程度の低温でのＣＶＤ法によって行うことが好ましい。このような低温ＣＶＤ法としては、例えばプラズマＣＶＤ法を挙げることができる。キャップ膜１１１として、例えばＳｉＯ２膜を用いる場合のプラズマＣＶＤの手順の一例を示せば次のとおりである。まず、処理室内にＳｉウエハＷを配置し、１００℃以上３００℃以下程度の範囲内に加熱する。処理室内の圧力は、例えば６７Ｐａ以上４００Ｐａ以下程度の範囲内とすることができる。次に、例えば原料ガスとしてのテトラエトキシシラン(ＴＥＯＳ)をバブリング法によって処理室内に供給するとともに、別途、処理室内にＯ２等の酸化性ガスを供給し、プラズマによる分解反応・酸化反応を生じさせることによって、トレンチ１０７を上部から封止するようにキャップ膜１１１を成膜することができる。また、キャップ膜１１１の成膜に、ＳＯＤ法を用いてもよい。たとえば比較的低温処理で良質なシリカ膜を形成するポリシラザン液をスピンコートで塗布し、それを焼成してキャップ膜１１１としても良い。
【００４９】
キャップ膜１１１の膜厚は、トレンチ１０７内を確実に密閉するとともに、後の熱処理工程でキャップ膜１１１に十分な蓄熱作用を持たせる観点から、例えば０．３μｍ以上３μｍ以下の範囲内とすることが好ましい。
【００５０】
キャップ膜１１１としては、ＳｉＯ２膜以外に、例えばＳｉＮ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３等を用いることもできる。また、キャップ膜１１１は、ＩｎＰ膜１０９Ａの上部とキャップ膜１１１との反応性を軽減するために、異種半導体材料のＩｎＰと直接接する層が酸素を含まない耐熱性材料（例えばＳｉＮ）による膜であることが好ましい。従って、キャップ膜１１１を、例えば、酸素を含まないＳｉＮ膜による第１キャップ層と、ＳｉＯ２膜による第２キャップ層と、を含む積層構造としても良いし、あるいは、キャップ膜１１１の割れ防止のために３層以上の積層構造にしても良い。
【００５１】
（第４の工程）
第４の工程は、ＳｉウエハＷをＩｎＰの融点以上、単結晶シリコンの融点以下の温度で加熱してＩｎＰを融解させた後、冷却して固化させることによって、トレンチ１０７の底のＳｉ（００１）面を種結晶面として、ＩｎＰ膜１０９Ａを単結晶化させて単結晶ＩｎＰ膜１０９Ｂを形成する工程である。この工程では、トレンチ１０７とキャップ膜１１１とによって密閉されたＩｎＰ膜１０９Ａを熱処理することによって、液相エピタキシャル成長によってＩｎＰの単結晶を成長させる。熱処理は、ＩｎＰの融点以上の温度への急速加熱と、急速冷却と、を含むＲＴＰ（Rapid  Thermal  Process）によって行うことが好ましい。また、例えばミリ秒アニールのように、レーザー加熱でより急激に昇降温させても良い。図３（ａ）はＳｉウエハＷを加熱している状態、同図（ｂ）は冷却後の状態を示している。熱処理によって、トレンチ１０７内のアモルファス状もしくは多結晶のＩｎＰ膜１０９Ａが、単結晶ＩｎＰ膜１０９Ｂに変化する。
【００５２】
熱処理工程の加熱は、サーマルバジェットを抑制しながらＩｎＰのみを迅速に融解させるとともに、スループットを向上させる観点から、例えば５０℃／秒以上の昇温速度で行うことが好ましい。また、加熱後の冷却は、溶融状態からＳｉ（００１）面を起点として単結晶ＩｎＰの液相エピタキシャル成長を効率よく進行させるために、例えば５０℃／秒以上の降温速度で行うことが好ましい。
【００５３】
このような熱処理による単結晶化は、ＲＭＧ（Rapid  Melt  Growth）法と呼ばれる手法である。ＲＭＧ法によって単結晶の成長を行うことによって、Ｓｉ（００１）面にＩｎＰ膜を成膜しただけのものに比べ、格子欠陥が少なく、高品質な単結晶ＩｎＰ膜１０９Ｂを形成することができる。
【００５４】
ここで、図４に、単結晶シリコン、ＳｉＯ２、ＳｉＮとともに、代表的な異種半導体材料として、Ｇｅ、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＳｂの融点を示した。グラフ中の数字は融点を示している。バルクのＳｉ、ＳｉＯ２、ＳｉＮの融点は、例示した異種半導体材料の中で最も融点が高いＧａＡｓよりも少なくとも１７０℃以上高い。ＲＭＧ法では、このような融点の差を利用して、絶縁膜（ＳｉＯ２膜１０５、ＳｉＮ膜１０３）中に封入された異種半導体材料のみを融解させる。従って、熱処理における加熱温度は、異種半導体材料の融点以上、単結晶シリコンの融点以下の温度であればよいことが理解される。
【００５５】
より具体的には、例えばＩｎＰの場合、５０℃／秒以上の昇温速度で１１００℃に急速に加熱し、その温度を３秒間保持してＩｎＰだけを溶解させ、その後、５０℃／秒以上の降温速度で急速に冷却することによって、再結晶化させることができる。再結晶化の際、種結晶としてＳｉ（００１）面が利用される。ＳｉとＩｎＰは結晶格子が異なるが、再結晶化されたＩｎＰは、Ｓｉ（００１）面の結晶性を引き継ぐ。この場合、図５に示したように、格子不整合による貫通転移欠陥１２０が単結晶ＩｎＰ膜１０９Ｂ中に発生する。しかし、単結晶ＩｎＰ膜１０９Ｂ中のＳｉ（００１）面とＩｎＰ（００１面）との界面を起点として発生した貫通転移欠陥１２０は方向性をもつため、トレンチ１０７の側壁との境界で終端する。換言すれば、貫通転移欠陥１２０は、単結晶ＩｎＰ膜１０９Ｂの下部Ｐ１にしか生じない。そのため、トレンチ１０７のアスペクト比（深さと開口幅との比；深さ／幅）をある程度以上大きく設定しておくことによって、単結晶ＩｎＰ膜１０９Ｂの上部Ｐ２は欠陥がない良質なＩｎＰ結晶となる。
【００５６】
このようにアスペクト比を利用した欠陥の閉じ込めは、ＡＲＴ（Aspect  Ratio  Trapping）と呼ばれる手法を応用したものである。ただし、通常のＡＲＴでは、トレンチ１０７の内部でＳＡＧによって異種半導体材料膜の成膜を行うだけであるため、トレンチ１０７上部の異種半導体材料膜（単結晶ＩｎＰ膜１０９Ｂの上部Ｐ２）の膜質は、成膜方法に依存する。それに対し、本実施の形態の方法では、ＳＡＧ／ＡＲＴに、熱処理によるＲＭＧ工程を組み合わせているため、再結晶化によってトレンチ１０７上部の異種半導体材料膜（単結晶ＩｎＰ膜１０９Ｂの上部Ｐ２）の膜質をより一層改善させることが可能になる。
【００５７】
（第５の工程）
第５の工程は、キャップ膜１１１を除去することによって、単結晶ＩｎＰ膜１０９Ｂの表面の少なくとも一部を露出させる工程である。この工程では、まず、キャップ膜１１１をＣＭＰ（化学機械研磨）によって削り取り、その後、ＩｎＰが露出したら、ＣＭＰのプロセス条件を変え、続けて図３（ｃ）に示すように単結晶ＩｎＰ膜１０９Ｂの上部を平坦化する。この状態から、本実施の形態では、さらにＳｉＯ２膜１０５をウェットエッチングによって除去し、図３（ｄ）に示すように、単結晶ＩｎＰ膜１０９Ｂによるフィン構造を形成する。ＳｉＯ２膜１０５のウェットエッチングは、例えばバッファードフッ酸などを用いて行うことができる。
【００５８】
以上のようにして、ＳｉＮ膜１０３及びＳｉＯ２膜１０５に設けられたトレンチ１０７を鋳型として、ＦＩＮＦＥＴなどの３次元トランジスタのチャネルとして利用可能なフィン構造の単結晶ＩｎＰ膜１０９Ｂを形成できる。
【００５９】
以上説明した図１から図３に示す工程例において、成膜、エッチング、洗浄等の細かな条件は省略するが、いずれも常法に従い実施可能である。
【００６０】
本実施の形態の方法において、単結晶ＩｎＰ膜１０９Ｂのフィン形状は、トレンチ１０７を鋳型として画定されるため、従来法でフィン構造のＩｎＰ膜を形成する場合のように、ＩｎＰ膜を反応性イオンエッチング等の手法でパターニングする必要が無い。そのため、単結晶ＩｎＰ膜１０９ＢをＦＩＮＦＥＴのチャネルとして利用する場合、チャネルにプラズマダメージが生じないという利点がある。また、単結晶ＩｎＰ膜１０９Ｂにおいて、格子不整合による貫通転移欠陥１２０がＩｎＰとＳｉとの界面近くの下部Ｐ１に閉じ込められるとともに、液相エピタキシャル成長によって上部Ｐ２は高品質なＩｎＰ単結晶によって形成されることとなる。
【００６１】
フィン構造の単結晶ＩｎＰ膜１０９Ｂは、例えば量子井戸（Quantum  Well）構造のチャネル形成に利用できる。量子井戸構造は、バンドギャップが極めて小さく、ポテンシャルが低い層を、バンドギャップが大きく、ポテンシャルが高い層で挟み込んだ構造である。ＩｎＰは、ＩｎＧａＡｓや、ＩｎＡｌＡｓと、Ｉｎ：Ｇａ比やＩｎ：Ａｌ比を調整することによって、格子整合することが知られている。従って、本実施の形態の方法によって得られる単結晶ＩｎＰ膜１０９Ｂは、ＩｎＧａＡｓ／ＩｎＡｌＡｓ量子井戸チャネルを形成する際の下地として利用できる。図６は、本実施の形態のフィン構造の単結晶ＩｎＰ膜１０９Ｂを用いて、ＩｎＧａＡｓ／ＩｎＡｌＡｓ量子井戸チャネルを形成した場合の例である。図６中、符号１１３は下層バリアとしてのＩｎＡｌＡｓ層、符号１１５はチャネル層としてのＩｎＧａＡｓ層であり、符号１１７は上層バリアとしてのＩｎＰ層である。
【００６２】
また、本実施の形態の半導体装置の製造方法では、フィン構造に限らず、プレーナー型のチャネル形成も可能である。図７に、ＩｎＧａＡｓ／ＩｎＡｌＡｓ量子井戸チャネルを有するプレーナー型のチャネル構造を示した。この場合、図３（ｃ）の状態でＳｉＯ２膜１０５を除去せずに、単結晶ＩｎＰ膜１０９Ｂの上に、下層バリアとしてのＩｎＡｌＡｓ層１１３、チャネル層としてのＩｎＧａＡｓ層１１５及び上層バリアとしてのＩｎＰ層１１７を形成し、パターニングすればよい。
【００６３】
図８は、単結晶ＩｎＰ膜１０９Ｂを用いた量子井戸（Quantum  Well）構造のチャネル形成の別の構成例を示している。図８は、単結晶ＩｎＰ膜１０９Ｂを用いて、積層構造のＩｎＧａＡｓ／ＩｎＡｌＡｓ量子井戸チャネルを形成した場合の例である。図８中、符号１１３は下層バリアとしてのＩｎＡｌＡｓ層、符号１１５はチャネル層としてのＩｎＧａＡｓ層であり、符号１１７は上層バリア膜としてのＩｎＰ層（又はＨｉｇｈ−ｋ層）である。単結晶ＩｎＰ膜１０９Ｂ及びＩｎＡｌＡｓ層１１３は、単結晶シリコン１０１上に形成されたＳｉＯ２膜１３１のトレンチ内に埋め込まれた状態で積層されている。
【００６４】
図６，７，８のいずれの構成例においても、ＩｎＰは、ＩｎＧａＡｓ／ＩｎＡｌＡｓとの格子定数のマッチングがよいため、ＧａＡｓなどのバッファー層を設ける必要がなく有利である。
【００６５】
また、本実施の形態の半導体装置の製造方法では、上記のとおり、キャップ膜１１１を積層構造に形成してもよい。図９から図１１は、キャップ膜１１１を積層構造とする場合の構成例を示している。図９に示すキャップ膜１１１Ａは、ＩｎＰ膜１０９Ａに直接接するＳＯＧ−ＳｉＯ２膜による第１キャップ層１１１ａと、その上に積層されたＳｉＮ膜による第２キャップ層１１１ｂとを含む２層の積層構造を有している。この場合、ＳＯＧ−ＳｉＯ２膜は塗布プロセスによって形成されるため、凹凸があるＩｎＰ膜１０９Ａの上部を良いカバレッジ性能で被覆することが出来る。また、その上にＳｉＯ２と比較して熱膨張率がＳｉと近いＳｉＮ膜を成膜することによって、ＲＭＧプロセス時にＳＯＧ−ＳｉＯ２膜に加わる熱歪によるキャップ膜１１１Ａの割れを防止することが出来る。
【００６６】
図１０に示すキャップ膜１１１Ｂは、ＩｎＰ膜１０９Ａに直接接するＳｉＮ膜による第１キャップ層１１１ｃと、その上に積層されたＳＯＧ−ＳｉＯ２膜による第２キャップ層１１１ｄとを含む２層の積層構造を有している。この場合、下地のＳｉと熱膨張係数が近いＳｉＮ膜を第１キャップ層１１１ｃにすることで、ＲＭＧプロセス時にかかる熱歪が緩和される。また、ＳｉＮ膜上にＳＯＧ−ＳｉＯ２膜を積層することによって、カバレッジ性能が劣るＣＶＤ−ＳｉＮ膜の補強となり、ＳｉＮ膜が薄いところでもＲＭＧプロセス時の割れを防止できると考えられる。
【００６７】
図１１に示すキャップ膜１１１Ｃは、ＩｎＰ膜１０９Ａに直接接するＳｉＮ膜による第１キャップ層１１１ｅと、その上に積層されたＳＯＧ−ＳｉＯ２膜による第２キャップ層１１１ｆと、その上に積層されたＳｉＮ膜による第３キャップ層１１１ｇと、を含む３層の積層構造を有している。この場合、熱膨張係数がＳｉと近い２層のＳｉＮ膜によって、Ｓｉと熱膨張係数が大きく異なるＳＯＧ−ＳｉＯ２膜を挟み込んでいるので、よりＲＭＧプロセス時での熱歪が緩和され、且つキャップ積層膜厚を厚く出来るのでＩｎＰが溶けるときのリン（Ｐ）の蒸気圧を抑え込むことが出来る。
【００６８】
［試験例１及び２］
次に、図１２から図１５を参照しながら、キャップ膜１１１の構造とキャップ割れとの関係について評価した試験結果について説明する。試験例１では、キャップ膜１１１として、図１２に示すように、厚さ６００ｎｍのＳＯＧ−ＳｉＯ２膜を形成した。試験例２では、キャップ膜１１１として、図１４に示すように、厚さ６００ｎｍのＳＯＧ−ＳｉＯ２膜の上に、厚さ１００ｎｍのプラズマＣＶＤ−ＳｉＮ膜を積層形成した。そして、それぞれのキャップ膜１１１について、内部にＩｎＰ膜１０９Ａを封入した状態で、ＲＴＰ装置によって１１００℃で３秒間のアニール処理を行った。
【００６９】
図１３は、試験例１についてのアニール処理後の表面状態を示すＳＥＭ像である。図１５は、試験例２についてのアニール処理後の表面状態を示すＳＥＭ像である。図１３と図１５との比較から、単層のＳｉＯ２膜からなる試験例１のキャップ膜１１１は、アニール処理後にトレンチ１０７の長尺方向に割れが発生しているが、ＳｉＯ２膜の上にＳｉＮ膜を形成した試験例２のキャップ膜１１１では、割れの発生は認められなかった。従って、本実験によって、キャップ膜１１１を異なる材料による２層以上の積層構造に形成することによって、アニール処理におけるキャップ割れを防止できることが確認された。
【００７０】
［試験例３、４、５］
次に、図１６から図１８を参照しながら、第２の工程においてＩｎＰ膜１０９ＡをＭＯＣＶＤ法によって成膜する際の温度条件について検討した試験結果について説明する。上記のとおり、第２の工程は、ＳｉウエハＷのトレンチ１０７内に、選択的に、アモルファスもしくは多結晶のＩｎＰ膜１０９Ａを埋め込む工程である。ＭＯＣＶＤは、処理室内にトレンチ１０７を有するＳｉウエハＷを配置し、プリベーク後、４２０℃でのシード形成を行い、その後、異なる温度条件でのＩｎＰ成長を２０分間行うことにより実施した。ＩｎＰ成長の温度は、試験例３が４２０℃、試験例４が５００℃、又は、試験例５が５５０℃に設定した。処理室内の圧力は、約１０，１３０Ｐａ（７６Ｔｏｒｒ）に設定した。この間、ターシャリーブチルフォスフィン（ＴＢＰ）とトリメチルインジウム（ＴＭＩｎ）の分圧比を６０：１とした。
【００７１】
図１６は、試験例３（４２０℃）でトレンチ１０７にＩｎＰ膜１０９Ａを埋め込んだ後の上面のＳＥＭ像である。図１７は、試験例４（５００℃）でトレンチ１０７にＩｎＰ膜１０９Ａを埋め込んだ後の上面のＳＥＭ像である。図１８は、試験例５（５５０℃）でトレンチ１０７にＩｎＰ膜１０９Ａを埋め込んだ後の上面のＳＥＭ像である。図１６〜図１８より、４２０℃（試験例３）、５００℃（試験例４）、及び、５５０℃（試験例５）の比較では、４２０℃で埋め込まれたＩｎＰ膜１０９ＡのグレインＧは、５００℃や５５０℃で埋め込まれたＩｎＰ膜１０９ＡのグレインＧに比べて、結晶が小さく、緻密であることがわかる。
【００７２】
図１９は、試験例３（４２０℃）と試験例５（５５０℃）でトレンチ１０７に埋め込まれたＩｎＰ膜１０９Ａのより詳細な状態を比較して示している。図１９の上段は、トレンチ１０７に埋め込まれたＩｎＰ膜１０９ＡのグレインＧの形状を模式的に示したものである。図１９の中段は、トレンチ１０７内に埋め込まれたＩｎＰ膜１０９Ａのトレンチ１０７の幅方向における縦断面のＳＥＭ像であり、図１９の下段は、トレンチ１０７に埋め込まれたＩｎＰ膜１０９Ａの上面のＳＥＭ像である。図１９より、４２０℃（試験例３）では、トレンチ１０７に埋め込まれたＩｎＰ膜１０９Ａの上部の凹凸が、５５０℃（試験例５）に比べて抑制されている。５５０℃（試験例５）で埋め込まれたＩｎＰ膜１０９Ａは、４２０℃（試験例３）に比べてグレインＧのサイズが大きく、グレインＧ間に大きな凹部が存在している。
【００７３】
図２０及び図２１は、試験例５（５５０℃）でトレンチ１０７に埋め込まれたＩｎＰ膜１０９Ａに対し、ＲＭＧ（Rapid  Melt  Growth）法によるアニールを行った前後の光学顕微鏡画像である。図２０はアニール前の状態を、図２１はアニール後の状態を示している。なお、図２０及び図２１では、いずれもキャップ膜１１１を除去した状態を観察対象としている。また、図２２は、アニール前（図２０に対応する）におけるグレインＧの状態を説明する模式図であり、図２３は、アニール後（図２１に対応する）におけるグレインＧの状態を説明する模式図である。図２１及び図２３に示すように、５５０℃で埋め込みを行った試験例５では、グレインＧのサイズが大きいため、ＲＭＧ法でのアニールを行っても、隣り合うグレインＧが溶融して結合するのではなく、個々のグレインＧがトレンチ１０７内で互いに分離したまま凝集し、球状結晶Ｃが整列した状態になってしまうものと考えられる。
【００７４】
図２４及び図２５は、試験例３（４２０℃）でトレンチ１０７に埋め込まれたＩｎＰ膜１０９Ａに対し、ＲＭＧ（Rapid  Melt  Growth）法によるアニール前（図２４）とアニール後（図２５）のＴＥＭ像である。図２４及び図２５は、いずれもトレンチ１０７の長尺方向に沿った縦断面を示している。アニール前の図２４では、細長いＩｎＰの結晶グレインＧが緻密にトレンチ１０７の内部に埋め込まれている状態が観察されている。一方、アニール後の図２５では、図２１及び図２３とは対照的に、個々のグレインＧが融解して一つの結晶体となって単結晶ＩｎＰ膜１０９Ｂを形成していることが観察されている。
【００７５】
試験例３〜５の結果から、ＳＡＧ（Selective  Area  Growth）法とＲＭＧ（Rapid  Melt  Growth）法とを組み合わせて結晶欠陥の少ない単結晶ＩｎＰ膜１０９Ｂを形成する場合に、トレンチ１０７内に埋め込まれたＩｎＰ膜１０９ＡのグレインＧのサイズが、融解後の結晶形状に大きく影響することが判明した。良質な単結晶ＩｎＰ膜１０９Ｂを形成するためには、トレンチ１０７内にＩｎＰ膜１０９Ａを埋め込む際に、トレンチ１０７の大きさ（幅と深さ）に対して十分に小さなサイズのグレインＧを緻密に埋め込むことが有効であった。そのためには、ＭＯＣＶＤ工程における成膜温度を４２０℃前後、例えば、４００℃以上４５０℃以下の範囲内に制御すればよいことが確認できた。
【００７６】
以上のように、本実施の形態の半導体装置の製造方法によれば、絶縁膜中に封入された異種半導体材料を熱処理することによって、単結晶シリコン１０１の表面を種結晶面として、異種半導体材料を単結晶化させることができる。従って、ＳｉウエハＷの上に、欠陥が少ない高品質な結晶性を有する異種半導体材料の微細構造、例えば単結晶ＩｎＰ膜１０９Ｂを簡易な工程で製造できる。また、本実施の形態の半導体装置の製造方法では、形成した異種半導体材料層をエッチングする工程が不要なため、異種半導体材料層にダメージを与えることなく、良好な結晶性を維持できる。
【００７７】
［第２の実施の形態］
第１の実施の形態では、絶縁膜であるＳｉＯ２膜１０５及びＳｉＮ膜１０３に開口部としてトレンチ１０７を形成してフィン構造のチャネル形成を行う場合を例示したが、本実施の形態では、絶縁膜に開口部としてホールを形成することによって、異種半導体材料による量子ドットを形成する。
【００７８】
図２６は、量子ドットの一態様の外観を示す斜視図である。ＳｉウエハＷの単結晶シリコン１０１上に整列して、異種半導体材料からなる量子ドット１２１が形成されている。
【００７９】
量子ドット１２１は、例えば図１から図３に示した工程手順において、ＳｉＮ膜１０３を設けず、ＳｉＯ２膜１０５のトレンチ１０７に替えて、開口部として量子ドット１２１に対応する大きさのホールを形成することによって製造することができる（図示省略）。本実施の形態でも、量子ドット１２１の形状は、ＳｉＯ２膜１０５に設けたホールを鋳型として画定されるため、従来法で量子ドットを形成する場合のように、加熱による自己組織化現象を利用しなくとも良い。そのため、量子ドット１２１の大きさ、面密度、配置場所をコントロールすることが出来る。
【００８０】
このような量子ドット１２１は、例えば単一電子トランジスタや、量子ドットレーザー等への利用が可能である。
【００８１】
本実施の形態における他の構成及び効果は、第１の実施の形態と同様であるため説明を省略する。
【００８２】
［第３の実施の形態］
次に、図２７から図２９を参照しながら、本発明の第３の実施の形態にかかる半導体装置の製造方法について説明する。ここでは、単結晶シリコン層を有する被処理体として、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウエハ用いる。以下、被処理体として（００１）面を有するＳＯＩウエハを、異種半導体材料としてＩｎＰをそれぞれ用い、フィン型電界効果型トランジスタ（ＦＩＮＦＥＴ）のチャネルを形成する場合を例に挙げて説明する。図２７から図２９は、本実施の形態の半導体装置の製造方法の主要な工程を説明するためのＳＯＩウエハの表面付近の断面図である。
【００８３】
（第１の工程）
第１の工程は、被処理体として、単結晶シリコン層上に積層された絶縁膜と、絶縁膜に設けられた開口部（凹部）としてのトレンチと、を有する被処理体を準備する工程である。図２７（ａ）に示すように、ＳＯＩウエハＷＳは、シリコン基板２０１と、ＢＯＸ層としてのＳｉＯ２膜２０３（厚さ約１５０ｎｍ）と、単結晶シリコン層としてのＳｉ層２０５と、を有している。Ｓｉ層２０５は、例えばＰ型半導体によって形成された厚さ５０ｎｍの薄膜であり、抵抗値は、９から１８Ω・ｃｍの範囲内である。Ｓｉ層２０５の表面の結晶方位は（００１）面である。ＳＯＩウエハＷＳのＳｉ層２０５上には、絶縁膜として、ＳｉＮ膜２０７及びＳｉＯ２膜２０９が積層されている。
【００８４】
ＳｉＮ膜２０７の成膜方法としては、特に制限はなく、例えば堆積法によって成膜することができる。堆積法としては、例えば熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｓｋ又はＳｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）法などを挙げることができる。
【００８５】
ＳｉＯ２膜２０９の成膜方法は、特に制限はなく、例えばテトラエトキシシラン（ＴＥＯＳ）を原料とした堆積法によって成膜することができる。堆積法としては、例えば熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法、ＳＯＤ法などを挙げることができる。
【００８６】
なお、本実施の形態では、ＦＩＮＦＥＴのチャネル形成を目的としているため、開口部を形成する絶縁膜としてＳｉＮ膜２０７とＳｉＯ２膜２０９との２層を積層しているが、目的に応じて、絶縁膜は単層でもよいし、３層以上でもよい。
【００８７】
ＳｉＮ膜２０７の厚みは、ＦＩＮＦＥＴのチャネル形成を目的とする場合は、例えば５ｎｍ以上２０ｎｍ以下の範囲内とすることができるが、他の目的の場合は、これに限定されるものではない。ＳｉＯ２膜２０９の厚みは、ＦＩＮＦＥＴのチャネル形成を目的とする場合は、例えば１０ｎｍ以上５００ｎｍ以下の範囲内とすることができるが、他の目的の場合は、これに限定されるものではない。また、ＳｉＯ２膜２０９の厚みは、後述する格子欠陥の閉じ込め効果を確実なものとするために、トレンチ２１３の深さと開口幅との比率（深さ／開口幅；アスペクト比）を考慮して決定することが好ましい。
【００８８】
図２７（ａ）、（ｂ）に示すように、フォトリソグラフィー技術を利用してパターニングされたレジスト層ＰＲをマスクとして、ＳｉＯ２膜２０９及びＳｉＮ膜２０７を順次エッチングし、所定のパターンのトレンチ２１１を形成する。ここでは、トレンチ２１１の底にＳｉ層２０５の（００１）面が露出するまでエッチングを行う。つまり、トレンチ２１１の深さは、ＳｉＯ２膜２０９及びＳｉＮ膜２０７の合計の厚みと同じか、それ以上になるようにする。トレンチ２１１の幅は、目的に応じて設定できるが、上記のとおりアスペクト比を考慮して設定することが好ましい。
【００８９】
ＳｉＯ２膜２０９のエッチングは、フォトリソグラフィー技術と、異方性の高い反応性イオンエッチング（ＲＩＥ）とを組み合わせて行うことができる。ＲＩＥにおける条件としては、例えばエッチングガスとしてＣＦｘガス等を用いて行うことができる。なお、ＲＩＥの後に、ＳＯＩウエハＷＳ上のＣＦ化合物の残渣を除去するため、例えば酸素プラズマによるアッシング処理を行ってもよい。
【００９０】
引き続き、ＳｉＮ膜２０７のエッチングは、ＳｉＯ２膜２０９に続けてＲＩＥで行うことができる。また、別の方法として、ＳｉＮ膜２０７のエッチングは、ＳｉＯ２膜２０９をマスクとしてウェットエッチングによって行うこともできる。ウェットエッチングは、ＳｉＯ２膜２０９との選択性が得られるように、例えば加熱したリン酸（Ｈ３ＰＯ４）によって行うことができる。
【００９１】
次に、図２７（ｂ）、（ｃ）に示すように、ＳｉＮ膜２０７及びＳｉＯ２膜２０９をマスクとして、トレンチ２１１の底部に露出したＳｉ層２０５に対して、水酸化テ卜ラメチルアンモニウム水溶液(ＴＭＡＨ)、もしくは水酸化カリウム（ＫＯＨ）水溶液とイソプロピルアルコールの混合液を用いて異方性のウェットエッチングを行う。この異方性エッチングでは、トレンチ２１１の下部が横方向（膜の積層方向と垂直な方向）へもエッチングされて広がり、トレンチ２１３が形成される。シリコンの面方位によるエッチング速度の相違によって、トレンチ２１３の下部は、Ｓｉ層２０５の表面に対して５４．７°の角度を持つ傾斜面２０５ａとなり、この傾斜面２０５ａにＳｉ（１１１）面が表出する。ここで、ウェットエッチング前のトレンチ２１１の開口幅をＬ０、トレンチ２１３の深さをＤとすると、底部の幅Ｌは、次式Ｌ＝Ｌ０−２Ｄｃｏｔ５４．７によって求めることができる。  このように、本実施の形態では、ＳｉＮ膜２０７及びＳｉＯ２膜２０９のエッチングに引き続き、Ｓｉ層２０５のウェットエッチングを行う。このような多段階のエッチングによって、以下のような効果が得られる。まず、Ｓｉ（１１１）面は、Ｓｉ（１００）面やＳｉ（１１０）面よりも単位面積当たりの結合種が多いので初期核発生密度が高く、緻密な結晶成長が可能になることから、ＩｎＰの種結晶面として優れている。さらに、Ｓｉ（１１１）面を種結晶面として利用することによって、結晶面のステップ構造に起因するアンチフェイズグレインが生じにくい。また、図２７（ｃ）に示すように、Ｓｉ層２０５を横方向にエッチングし、逆Ｔ字形のトレンチ２１３を形成することによって、トレンチ２１３の下部における欠陥のトラップ効率が向上する。また、図２７（ｃ）に示すような逆Ｔ字形のトレンチ２１３において、予めＳＯＩウエハＷＳにおけるＳｉ層２０５の厚みを薄く形成しておけば、Ｓｉ／ＩｎＰの界面の面積を小さくできるため、ＲＭＧ処理におけるＳｉとＩｎＰのミキシングの影響を小さく抑えることが出来る。従って、後の工程で形成される単結晶ＩｎＰ膜２１５Ｂの膜質を良質なものとすることができる。
【００９２】
エッチングによってトレンチ２１３を形成した後、トレンチ２１３の下部の傾斜面２０５ａに露出したＳｉ層２０５の（１１１）面を洗浄して結晶方位を整えることが好ましい。洗浄は、例えば硫酸過酸化水素水（ＳＰＭ）、塩酸過酸化水素水（ＳＣ２）、希フッ酸（ＤＨＦ）等を用いて行うことができる。種結晶面の自然酸化膜の除去はＨＦとＮＨ３の混合ガスによるドライエッチングでも可能である。
【００９３】
（第２の工程）
第２の工程は、ＳＯＩウエハＷＳのトレンチ２１３内に、選択的に、アモルファスもしくは多結晶のＩｎＰ膜２１５Ａを埋め込む工程である。この工程では、図２８（ａ），（ｂ）に示すように、ＣＶＤ（化学気相成長）法等を用いて選択的にトレンチ２１３の拡大した下部からボトムアップ的にＩｎＰ膜２１５Ａを埋め込む。この工程は、絶縁膜（ＳｉＯ２膜２０９の表面とトレンチ２１３内に表出したＳｉ層２０５のＳｉ（１１１）面との化学状態の違いを利用するＳＡＧ（Selective  Area  Growth）と呼ばれる手法によって行われる。
【００９４】
トレンチ２１３内にＩｎＰ膜２１５Ａを埋め込む際のＣＶＤ法としては、例えば有機金属ＣＶＤ（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）等を利用することができる。
【００９５】
ここで、トレンチ２１３内にＩｎＰ膜２１５Ａを埋め込む工程を、ＭＯＣＶＤを例にとって説明する。ＭＯＣＶＤは、処理室内に、トレンチ２１３を有するＳＯＩウエハＷＳを配置し、例えば４００℃以上６５０℃以下の範囲内、好ましくは４００℃以上４５０℃以下の範囲内に加熱しながら、III族化合物原料として例えばトリメチルインジウム（ＴＭＩｎ）、Ｖ族化合物として例えばターシャリーブチルフォスフィン（ＴＢＰ）を用い、これらをＨ２ガス又はＮ２ガスをキャリアガスとして処理室内に導入することによって、ＩｎＰ膜２１５Ａの成膜を行う。成膜プロセスの間、処理室内の全圧は、例えば１００００Ｐａ以上１０００００Ｐａ以下の範囲内で一定もしくは変化させることができる。
【００９６】
トレンチ２１３内にＩｎＰ膜２１５Ａを埋め込む場合、トレンチ２１３の下部には、Ｓｉ層２０５の傾斜面２０５ａに（１１１）面が露出しているため、ＳｉＯ２膜２０９の表面との化学状態の相違によって、選択的にトレンチ２１３内のＳｉ層２０５の（１１１）面からボトムアップ的にＩｎＰ膜２１５Ａが堆積する。このように、ＳＡＧ法を利用することによって、必要な部位（トレンチ２１３内）にのみ異種半導体材料膜を形成することができるため、異種半導体材料膜をエッチングする工程が不要になる。
【００９７】
なお、シリコンとは異なる種類の半導体材料である異種半導体材料として、ＩｎＰ以外に、例えば融点がシリコンよりも低いＧｅ、ＧａＡｓ、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂ等を用いることができる。ＧｅはIV族半導体、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂはIII-V族半導体である。また、トレンチ２１３内に埋め込まれる異種半導体材料の膜は、アモルファス状態でもよいし、結晶状態でもよい。
【００９８】
（第３の工程）
第３の工程は、トレンチ２１３内に埋め込まれたＩｎＰ膜２１５Ａの上から、キャップ絶縁膜としてのキャップ膜２１７で被覆してトレンチ２１１内を密封する工程である。この工程では、図２８（ｂ）に示すように、トレンチ２１３内に埋め込まれたＩｎＰ膜２１５Ａを覆うように、キャップ膜２１７を成膜する。このキャップ膜２１７によって、トレンチ２１３内にＩｎＰ膜２１５Ａを封入する。すなわち、トレンチ２１３内のＩｎＰ膜２１５Ａを、下方のＳｉＯ２膜２０３と、下部側方のＳｉ層２０５と、上部側方の絶縁膜（ＳｉＮ膜２０７及びＳｉＯ２膜２０９）と、上方のキャップ膜２１７と、によって囲み込み、あたかも微細な加熱容器の中に密閉した状態にする。
【００９９】
キャップ膜２１７の成膜は、例えば２００℃程度の低温でのＣＶＤ法によって行うことが好ましい。このような低温ＣＶＤ法としては、例えばプラズマＣＶＤ法を挙げることができる。キャップ膜２１７として、例えばＳｉＯ２膜を用いる場合のプラズマＣＶＤの手順の一例を示せば次のとおりである。まず、処理室内にＳＯＩウエハＷＳを配置し、１００℃以上３００℃以下程度の範囲内に加熱する。処理室内の圧力は、例えば６７Ｐａ以上４００Ｐａ以下程度の範囲内とすることができる。次に、例えば原料ガスとしてのテトラエトキシシラン(ＴＥＯＳ)をバブリング法によって処理室内に供給するとともに、別途、処理室内にＯ２等の酸化性ガスを供給し、プラズマによる分解反応・酸化反応を生じさせることによって、トレンチ２１３を上部から封止するようにキャップ膜２１７を成膜することができる。また、キャップ膜２１７の成膜に、ＳＯＤ法を用いてもよい。たとえば比較的低温処理で良質なシリカ膜を形成するポリシラザン液をスピンコートで塗布し、それを焼成してキャップ膜２１７としても良い。
【０１００】
キャップ膜２１７の膜厚は、トレンチ２１３内を確実に密閉するとともに、後の熱処理工程でキャップ膜２１７に十分な蓄熱作用を持たせる観点から、例えば０．３μｍ以上３μｍ以下の範囲内とすることが好ましい。
【０１０１】
なお、キャップ膜２１７としては、ＳｉＯ２膜以外に、例えばＳｉＮ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３等を用いることもできる。また、キャップ膜２１７は、ＩｎＰ膜２１５Ａの上部とキャップ膜２１７との反応性を軽減するために、異種半導体材料のＩｎＰと直接接する層が酸素を含まない耐熱性材料（例えばＳｉＮ）による膜であることが好ましい。従って、図示は省略するが、キャップ膜２１７を、例えば、酸素を含まないＳｉＮ膜による第１キャップ層と、ＳｉＯ２膜による第２キャップ層と、を含む積層構造としても良いし、あるいは、キャップ膜２１７の割れ防止のために３層以上の積層構造にしても良い。
【０１０２】
（第４の工程）
第４の工程は、ＳＯＩウエハＷＳをＩｎＰの融点以上、単結晶シリコンの融点以下の温度で加熱してＩｎＰを融解させた後、冷却して固化させることによって、Ｓｉ層２０５の傾斜面２０５ａのＳｉ（１１１）面を種結晶面として、ＩｎＰ膜２１５Ａを単結晶化させて単結晶ＩｎＰ膜２１５Ｂを形成する工程である。この工程では、トレンチ２１３とキャップ膜２１７とによって密閉されたＩｎＰ膜２１５Ａを熱処理することによって、液相エピタキシャル成長によってＩｎＰの単結晶を成長させる。熱処理は、ＩｎＰの融点以上の温度への急速加熱と、急速冷却と、を含むＲＴＰ（Rapid  Thermal  Process）によって行うことが好ましい。また、例えばミリ秒アニールのように、レーザー加熱でより急激に昇降温させても良い。図２８（ｃ）は冷却後の状態を示している。熱処理によって、トレンチ２１３内のアモルファス状もしくは多結晶のＩｎＰ膜２１５Ａが、単結晶ＩｎＰ膜２１５Ｂに変化する。
【０１０３】
熱処理工程の加熱は、サーマルバジェットを抑制しながらＩｎＰのみを迅速に融解させるとともに、スループットを向上させる観点から、例えば５０℃／秒以上の昇温速度で行うことが好ましい。また、加熱後の冷却は、溶融状態からＳｉ（１１１）面を起点として単結晶ＩｎＰの液相エピタキシャル成長を効率よく進行させるために、例えば５０℃／秒以上の降温速度で行うことが好ましい。
【０１０４】
このような熱処理による単結晶化は、ＲＭＧ（Rapid  Melt  Growth）法と呼ばれる手法である。ＲＭＧ法によって単結晶の成長を行うことによって、Ｓｉ（１１１）面にＩｎＰ膜を成膜しただけのものに比べ、格子欠陥が少なく、高品質な単結晶ＩｎＰ膜２１５Ｂを形成することができる。
【０１０５】
ＲＭＧ法では、融点の差を利用して、絶縁膜（ＳｉＯ２膜２０９、ＳｉＮ膜２０７）中に封入された異種半導体材料のみを融解させる。従って、熱処理における加熱温度は、異種半導体材料の融点以上、単結晶シリコンの融点以下の温度であればよいことが理解される。
【０１０６】
より具体的には、例えばＩｎＰの場合、５０℃／秒以上の昇温速度で１１００℃に急速に加熱し、その温度を３秒間保持してＩｎＰだけを溶解させ、その後、５０℃／秒以上の降温速度で急速に冷却することによって、再結晶化させることができる。再結晶化の際、種結晶としてＳｉ層２０５の傾斜面２０５ａにおけるＳｉ（１１１）面が利用される。ＳｉとＩｎＰは結晶格子が異なるが、再結晶化されたＩｎＰは、Ｓｉ（１１１）面の結晶性を引き継ぐ。この場合、図２８（ｃ）に示したように、格子不整合による貫通転移欠陥２２０が単結晶ＩｎＰ膜２１５Ｂ中に発生する。しかし、Ｓｉ（１１１）面とＩｎＰ（１１１面）との界面を起点として発生した単結晶ＩｎＰ膜２１５Ｂ中の貫通転移欠陥２２０は方向性をもつため、トレンチ２１３の側壁との境界で終端する。換言すれば、貫通転移欠陥２２０は、単結晶ＩｎＰ膜２１５Ｂの下部にしか生じない。そのため、トレンチ２１３のアスペクト比（深さと開口幅との比；深さ／幅）をある程度以上大きく設定しておくことによって、単結晶ＩｎＰ膜２１５Ｂの上部は欠陥がない良質なＩｎＰ結晶となる。また、本実施の形態では、上記多段階のエッチングプロセスによって、逆Ｔ字形のトレンチ２１３を形成し、その内部にＩｎＰを埋め込んでいるため、Ｓｉ層２０５におけるトレンチ２１３下部の拡大部分のＩｎＰに格子欠陥が集中しやすく、単結晶ＩｎＰ膜２１５Ｂの上部は良好な結晶性を持つようになる。
【０１０７】
通常のＡＲＴでは、トレンチ２１３の内部でＳＡＧによって異種半導体材料膜の成膜を行うだけであるため、トレンチ２１３上部の異種半導体材料膜（単結晶ＩｎＰ膜２１５Ｂの上部）の膜質は、成膜方法に依存する。それに対し、本実施の形態の方法では、ＳＡＧ／ＡＲＴに、熱処理によるＲＭＧ工程を組み合わせているため、再結晶化によってトレンチ２１３上部の異種半導体材料膜（単結晶ＩｎＰ膜２１５Ｂの上部）の膜質をより一層改善させることが可能になる。
【０１０８】
（第５の工程）
第５の工程は、キャップ膜２１７を除去することによって、単結晶ＩｎＰ膜２１５Ｂの表面の少なくとも一部を露出させる工程である。この工程では、まず、キャップ膜２１７をＣＭＰ（化学機械研磨）によって削り取り、その後、ＩｎＰが露出したら、ＣＭＰのプロセス条件を変え、続けて図２９（ａ）に示すように単結晶ＩｎＰ膜２１５Ｂの上部を平坦化する。この状態から、本実施の形態では、さらにＳｉＯ２膜２０９をウェットエッチングによって除去し、図２９（ｂ）に示すように、単結晶ＩｎＰ膜２１５Ｂによるフィン構造を形成する。ＳｉＯ２膜２０９のウェットエッチングは、例えばバッファードフッ酸などを用いて行うことができる。
【０１０９】
以上のようにして、Ｓｉ層２０５、ＳｉＮ膜２０７及びＳｉＯ２膜２０９に設けられたトレンチ２１３を鋳型として、ＦＩＮＦＥＴなどの３次元トランジスタのチャネルとして利用可能なフィン構造の単結晶ＩｎＰ膜２１５Ｂを形成できる。
【０１１０】
本実施の形態の方法において、単結晶ＩｎＰ膜２１５Ｂのフィン形状は、トレンチ２１３を鋳型として画定されるため、従来法でフィン構造のＩｎＰ膜を形成する場合のように、ＩｎＰ膜を反応性イオンエッチング等の手法でパターニングする必要が無い。そのため、単結晶ＩｎＰ膜２１５ＢをＦＩＮＦＥＴのチャネルとして利用する場合、チャネルにプラズマダメージが生じないという利点がある。また、単結晶ＩｎＰ膜２１５Ｂにおいて、格子不整合による貫通転移欠陥２２０がＩｎＰとＳｉとの界面近くの下部に閉じ込められるとともに、液相エピタキシャル成長によって上部は高品質なＩｎＰ単結晶によって形成されることとなる。
【０１１１】
フィン構造の単結晶ＩｎＰ膜２１５Ｂは、例えば量子井戸（Quantum  Well）構造のチャネル形成に利用できる。量子井戸構造は、バンドギャップが極めて小さく、ポテンシャルが低い層をバンドギャップが大きく、ポテンシャルが高い層で挟み込んだ構造である。ＩｎＰは、ＩｎＧａＡｓや、ＩｎＡｌＡｓと、Ｉｎ：Ｇａ比やＩｎ：Ａｌ比を調整することによって、格子整合することが知られている。従って、本実施の形態の方法によって得られる単結晶ＩｎＰ膜２１５Ｂは、ＩｎＧａＡｓ／ＩｎＡｌＡｓ量子井戸チャネルを形成する際の下地として利用できる。
【０１１２】
図２９（ｃ）は、本実施の形態のフィン構造の単結晶ＩｎＰ膜２１５Ｂを用いて、ＩｎＧａＡｓ／ＩｎＡｌＡｓ量子井戸チャネルを形成した場合の例である。図２９（ｃ）中、符号２２１はバリア層としてのＩｎＡｌＡｓ層、符号２２３はチャネル層としてのＩｎＧａＡｓ層である。また、図示は省略するが、本実施の形態の半導体装置の製造方法では、フィン構造に限らず、プレーナー型のチャネル形成も可能である。いずれの構成例においても、ＩｎＰは、ＩｎＧａＡｓ／ＩｎＡｌＡｓとの格子定数のマッチングがよいため、ＧａＡｓなどのバッファー層を設ける必要がなく有利である。
【０１１３】
以上説明した図２７から図２９に示す工程例において、成膜、エッチング、洗浄等の細かな条件は省略するが、いずれも常法に従い実施可能である。
【０１１４】
以上のように、本実施の形態の半導体装置の製造方法によれば、絶縁膜中に封入された異種半導体材料を熱処理することによって、Ｓｉ（１１１）面を種結晶面として、異種半導体材料を単結晶化させることができる。従って、ＳＯＩウエハＷＳの上に、欠陥が少ない高品質な結晶性を有する異種半導体材料の微細構造、例えば単結晶ＩｎＰ膜２１５Ｂを簡易な工程で製造できる。また、本実施の形態の半導体装置の製造方法では、形成した異種半導体材料層をエッチングする工程が不要なため、異種半導体材料層にダメージを与えることなく、良好な結晶性を維持できる。
【０１１５】
本実施の形態における他の構成及び効果は、第１の実施の形態と同様であるため説明を省略する。また、本実施の形態の半導体装置の製造方法は、トレンチ２１１，２１３に替えてホールを形成してもよく、例えば第２の実施の形態における量子ドットの作製にも適用できる。
【０１１６】
以上、本発明の実施の形態を例示の目的で詳細に説明したが、本発明は上記実施の形態に制約されることはない。例えば上記実施の形態では、単結晶シリコン１０１の表面の結晶方位が（００１）面又は（１１１）面である場合を例に挙げて説明したが、これに限らず、例えば（１１０）面等の他の結晶方位であってもよい。
【０１１７】
また、上記実施の形態では、トランジスタのチャネル形成を例に挙げて本発明の半導体装置の製造方法を説明したが、これに限るものではない。本発明の半導体装置の製造方法は、Ｓｉだけでは実現が困難なＬＥＤ、半導体レーザー、光検出器、太陽電池等のフォトニックデバイスの製造にも利用可能であり、これらのフォトニックデバイスを低コストで製造できる。
【０１１８】
本国際出願は、２０１２年２月１３日に出願された日本国特許出願２０１２−０２８０８７号に基づく優先権を主張するものであり、当該出願の全内容をここに援用する。
【符号の説明】
【０１１９】
１０１…単結晶シリコン、１０３…ＳｉＮ膜、１０５…ＳｉＯ２膜、１０７…トレンチ、１０９Ａ…ＩｎＰ膜、１０９Ｂ…単結晶ＩｎＰ膜、１１１…キャップ膜、Ｗ…Ｓｉウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図２２】
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【図２３】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２４】
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【図２５】
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【国際調査報告】
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