(57)【要約】  半導体基板の縦型トレンチゲートＭＯＳＦＥＴ領域（２１）および制御用の横型プレーナゲートＭＯＳＦＥＴ領域（２２）にそれぞれ素子を形成するために、まず、縦型トレンチゲートＭＯＳＦＥＴ領域（２１）において、半導体基板上にトレンチ（３３）を形成する。次に、トレンチ（３３）の内壁に沿って第１ゲート酸化膜（７ａ）を形成する。次に、トレンチ（３３）の内部に、第１ゲート酸化膜（７ａ）を介してポリシリコン膜（６ａ）を充填する。次に、素子分離する領域にＬＯＣＯＳ酸化膜（１１）を形成する。次に、横型プレーナゲートＭＯＳＦＥＴ領域（２２）において、半導体基板上に第２ゲート酸化膜（７ｂ）を形成する。これにより、工程数の増加を抑え、かつ出力段ＭＯＳＦＥＴのゲートしきい値電圧が制御用ＭＯＳＦＥＴのゲートしきい値電圧よりも大きく、ＬＯＣＯＳ酸化膜（１１）の膜厚が薄くならず、トレンチ（３３）内の異物の残渣が生じないという効果を奏する。
2013002129.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の第１の主面側に形成された第１の第１導電型半導体領域と、前記第１導電型半導体基板の第２の主面側の表面層にて選択的に形成された第２導電型半導体領域と、前記第２導電型半導体領域の表面層に選択的に形成された第２の第１導電型半導体領域と、前記第２導電型半導体領域の表面から前記第２導電型半導体領域と前記第２の第１導電型半導体領域とを貫通して前記第１導電型半導体基板に到達するトレンチと、前記トレンチの内壁に沿って形成された第１ゲート酸化膜と、前記トレンチの内部に前記第１ゲート酸化膜を介して形成されたゲート電極と、を有する主半導体素子部と、前記第１導電型半導体基板の第２の主面側の表面に選択的に形成された、前記第１ゲート酸化膜よりも厚さの厚い選択酸化膜を有する素子分離部と、前記第１導電型半導体基板の第２の主面側の、前記素子分離部によって前記主半導体素子部と分離された部分の表面層に形成された第２導電型ウェル拡散領域と、前記第２導電型ウェル拡散領域の表面に第２ゲート酸化膜を介して形成された制御用ゲート電極と、前記第２導電型ウェル拡散領域の表面層に選択的に形成された第１導電型制御ソース領域と、前記第２導電型ウェル拡散領域の表面層に、前記第２導電型ウェル拡散領域の、前記制御用ゲート電極に対向する部分を挟んで、前記第１導電型制御ソース領域と離れて形成された第１導電型制御ドレイン領域と、を有し、前記主半導体素子部を制御する制御用半導体素子部と、を備えた半導体装置の製造方法であって、
前記第１導電型半導体基板の第２の主面に前記トレンチを形成するトレンチ形成工程と、
前記トレンチの内壁に沿って前記第１ゲート酸化膜を形成する第１ゲート酸化膜形成工程と、
前記トレンチの内部に、前記第１ゲート酸化膜を介して前記ゲート電極を形成するゲート電極形成工程と、
前記第１導電型半導体基板の第２の主面に、前記選択酸化膜を選択的に形成する選択酸化膜形成工程と、
前記第１導電型半導体基板の第２の主面に、前記第１ゲート酸化膜よりも厚さの薄い前記第２ゲート酸化膜を形成する第２ゲート酸化膜形成工程と、
前記第２ゲート酸化膜上に前記制御用ゲート電極を形成する制御用ゲート電極形成工程と、
を含み、
前記選択酸化膜形成工程が、前記トレンチ形成工程よりも後の工程にて行われることを特徴とする半導体装置の製造方法。
【請求項２】
前記選択酸化膜形成工程が、前記ゲート電極形成工程よりも後の工程にて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ形成工程、前記第１ゲート酸化膜形成工程、前記ゲート電極形成工程、前記選択酸化膜形成工程、前記第２ゲート酸化膜形成工程および前記制御用ゲート電極形成工程の順に行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記選択酸化膜がＬＯＣＯＳ酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極形成工程では、前記トレンチの内部にポリシリコンを充填することにより前記ゲート電極を形成し、
前記制御用ゲート電極形成工程では、前記第２ゲート酸化膜上にポリシリコンを堆積することにより前記制御用ゲート電極を形成し、
前記ゲート電極形成工程と前記制御用ゲート電極形成工程とが同一工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記主半導体素子部に、縦型または横型のトレンチゲート型の絶縁ゲート型電界効果トランジスタを備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記主半導体素子部に、縦型または横型のトレンチゲート型の絶縁ゲート型バイポーラトランジスタを備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記制御用半導体素子部に、横型のプレーナゲート型の絶縁ゲート型電界効果トランジスタまたは横型のトレンチゲート型の絶縁ゲート型電界効果トランジスタを備えることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型トレンチゲート半導体素子とプレーナゲート半導体素子とが同一半導体基板上に形成された縦型トレンチゲートパワーＩＣなどの半導体装置の製造方法に関する。
【背景技術】
【０００２】
低オン抵抗化および小面積化を実現した半導体素子として、トレンチ内にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）領域を形成した縦型の半導体素子（以下、トレンチゲートＭＯＳ型半導体素子とする）が提案されている。縦型の半導体素子とは、素子が形成された半導体基板のおもて面から裏面または裏面からおもて面に向って電流が流れる素子、すなわち半導体基板の深さ方向に電流が流れる素子のことである。また、信頼性向上や破壊耐量向上を低コストで実現した縦型のトレンチゲートＭＯＳ型半導体素子として、縦型のトレンチゲートＭＯＳ型半導体素子を出力段半導体素子とし、さらにこの出力段半導体素子を制御および保護するための制御用半導体素子を同一半導体基板上に並べて形成した半導体装置（以下、縦型トレンチゲートパワーＩＣとする）が提案されている。【０００３】
縦型トレンチゲートパワーＩＣの要部の断面構成の一例を図６に示す。図６は、従来の縦型トレンチゲートパワーＩＣの構成を示す断面図である。この縦型トレンチゲートパワーＩＣでは、縦型トレンチゲートＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）領域２１と、横型プレーナゲートｎチャネルＭＯＳＦＥＴ領域２２ａとが同一半導体基板に形成されている。縦型トレンチゲートＭＯＳＦＥＴ領域２１は、出力段半導体素子である縦型のトレンチゲートＭＯＳ型半導体素子の活性領域である。横型プレーナゲートｎチャネルＭＯＳＦＥＴ領域２２ａは、制御用半導体素子である横型のプレーナゲートｎチャネルＭＯＳ型半導体素子が形成される低耐圧領域である。この縦型トレンチゲートＭＯＳＦＥＴ領域２１と横型プレーナゲートｎチャネルＭＯＳＦＥＴ領域２２ａとを取り囲む外周辺部には、接合終端領域２３が形成されている。接合終端領域２３は、低耐圧でのブレークダウンを招き易い電界集中を緩和するフィールドプレート（メタル配線１２ｆおよびポリシリコン配線６ｃ）を備える。【０００４】
縦型トレンチゲートパワーＩＣにおいて、縦型トレンチゲートＭＯＳＦＥＴ領域２１に出力段半導体素子として形成されるＭＯＳＦＥＴ（以下、出力段ＭＯＳＦＥＴとする）のゲートしきい値電圧が、横型プレーナゲートｎチャネルＭＯＳＦＥＴ領域２２ａに制御用半導体素子として形成されるＭＯＳＦＥＴ（以下、制御用ＭＯＳＦＥＴとする）のゲートしきい値電圧よりも大きい、という関係を有することが必要である。その理由は、制御用ＭＯＳＦＥＴによる出力段ＭＯＳＦＥＴの保護機能を有効にするためである。出力段ＭＯＳＦＥＴのゲートしきい値電圧と制御用ＭＯＳＦＥＴのゲートしきい値電圧との上記関係の必要性について、図７の回路ブロック図に示される縦型トレンチゲートパワーＩＣ１０１を用いて説明する。【０００５】
図７は、縦型トレンチゲートパワーＩＣの構成を示す回路ブロック図である。縦型トレンチゲートパワーＩＣ１０１は、出力段ＭＯＳＦＥＴ１０２と制御回路部１０３とからなる。制御回路部１０３は、プルダウン用ＭＯＳＦＥＴ（制御用ＭＯＳＦＥＴ）１０７と、その駆動回路１０８とを含んでいる。通常、駆動回路１０８は、プルダウン用ＭＯＳＦＥＴ１０７と同じ特性のＭＯＳＦＥＴによって構成される。また、出力段ＭＯＳＦＥＴ１０２のゲート入力端子１０４と制御回路部１０３の電源端子は共通化されており、ゲート入力端子１０４からの入力を電源電圧として制御回路部１０３が動作する構成になっている。【０００６】
代表的な制御回路部１０３の機能としては、出力段ＭＯＳＦＥＴ１０２の保護機能があげられる。すなわち、制御回路部１０３は、出力段ＭＯＳＦＥＴ１０２の過熱状態や過電流状態といった異常状態を検知した場合に、プルダウン用ＭＯＳＦＥＴ１０７をオン状態にして出力段ＭＯＳＦＥＴ１０２のゲート電圧をグランド電位に落とすことにより、出力段ＭＯＳＦＥＴ１０２の出力電流を遮断して素子破壊を防止する機能を有する。図７の回路ブロックにおいて、符号１０５はドレイン端子であり、符号１０６はソース端子である。【０００７】
前述の出力段ＭＯＳＦＥＴ１０２のゲートしきい値電圧が制御用ＭＯＳＦＥＴ（プルダウン用ＭＯＳＦＥＴ１０７）のゲートしきい値電圧より大きいという関係は、以下の問題に対して有効な解決手段となる。この点について、以下に説明する。図７に示す回路ブロックの回路構成では、ゲート入力電圧がプルダウン用ＭＯＳＦＥＴ１０７のゲートしきい値電圧以下に低下した場合、プルダウン用ＭＯＳＦＥＴ１０７が動作しなくなる。このため、出力段ＭＯＳＦＥＴ１０２のゲートをグランド電位に固定（プルダウン）して電流を遮断することができなくなる。【０００８】
また、駆動回路１０８もプルダウン用ＭＯＳＦＥＴ１０７と同じ特性のＭＯＳＦＥＴで構成されているため、プルダウン用ＭＯＳＦＥＴ１０７と同様に動作しなくなり、前述の出力段ＭＯＳＦＥＴ１０２に対する電流遮断機能が働かなくなる。そのため、出力段ＭＯＳＦＥＴ１０２のゲートには、制御回路部１０３による保護機能が働かない状態でゲート入力電圧が印加されることになる。このとき、出力段ＭＯＳＦＥＴ１０２のゲートしきい値電圧がゲート入力電圧よりも低ければ、出力段ＭＯＳＦＥＴ１０２はオン状態に維持される。このような条件下で縦型トレンチゲートパワーＩＣが異常状態になった場合、保護機能が機能せず素子破壊の可能性が高まる。【０００９】
一方、出力段ＭＯＳＦＥＴ１０２のゲートしきい値電圧が制御用ＭＯＳＦＥＴのゲートしきい値電圧よりも大きいという関係が成り立っていれば、保護機能が働かない程度に制御用ＭＯＳＦＥＴへのゲート入力電圧が下がった場合でも、同時に出力段ＭＯＳＦＥＴ１０２へのゲート入力電圧も出力段ＭＯＳＦＥＴ１０２のゲートしきい値電圧以下となる。従って、出力段ＭＯＳＦＥＴ１０２はオフ状態に維持され、出力段ＭＯＳＦＥＴ１０２の出力電流が遮断されるため、異常出力電流による素子破壊を回避することができる。【００１０】
次に、制御用ＭＯＳＦＥＴをＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体素子）とした場合の課題について説明する。制御用ＭＯＳＦＥＴをＣＭＯＳとすることは、回路消費電流の低減など制御回路部１０３の性能向上に有用である。制御回路部１０３をＣＭＯＳで構成した場合、駆動回路１０８の最低動作電源電圧は、制御回路部１０３を横型ｎチャネルＭＯＳＦＥＴのみの回路構成とした場合よりも高くなる。【００１１】
しかしながら、制御用ＭＯＳＦＥＴをＣＭＯＳとした場合、以下のような課題がある。上述したように、ゲート入力電圧が制御用ＭＯＳＦＥＴのゲートしきい値電圧以下に低下した時に、出力段ＭＯＳＦＥＴ１０２よりも早く駆動回路１０８が動作しなくなることを防止する機能を、縦型トレンチゲートパワーＩＣ１０１に持たせなければならない。制御用ＭＯＳＦＥＴをＣＭＯＳとした場合、制御用ＭＯＳＦＥＴとして横型ｎチャネルＭＯＳＦＥＴと横型ｐチャネルＭＯＳＦＥＴとが設けられる。このため、横型ｎチャネルＭＯＳＦＥＴのゲートしきい値電圧に加え、横型ｐチャネルＭＯＳＦＥＴのゲートしきい値電圧（絶対値）も出力段ＭＯＳＦＥＴ１０２のゲートしきい値電圧以下とする必要がある。【００１２】
前述のような縦型トレンチゲートパワーＩＣ内の出力段ＭＯＳＦＥＴと制御用ＭＯＳＦＥＴ（ＣＭＯＳ）との間の望ましいゲートしきい値電圧の関係をチップの製造プロセスの工夫により実現する方法として、次の２つの方法が知られている。【００１３】
第１の方法は、制御用ＭＯＳＦＥＴのゲート電極の下層に、ウェル領域と逆の導電型を有する拡散層をウェル領域よりも低濃度で形成し、制御用ＭＯＳＦＥＴのゲートしきい値電圧を小さくする方法である。しかしながら、第１の方法では、制御用ＭＯＳＦＥＴのゲート電極の下層にウェル領域と逆の導電型を有する拡散層を形成するために、ウェル領域と逆の導電型のドーパントを低いドーズ量でイオン注入する工程を追加しなければならない。すなわち、制御用ＭＯＳＦＥＴのゲートしきい値電圧調整用のイオン注入工程が追加される。【００１４】
この第１の方法によれば、制御用ＭＯＳＦＥＴのチャネル形成領域の表面濃度が低くなり、制御用ＭＯＳＦＥＴのチャネルが低いゲート電圧で形成され易くなるため、制御用ＭＯＳＦＥＴのゲートしきい値電圧を下げることが可能となる。従って、制御用ＭＯＳＦＥＴのゲートしきい値電圧を出力段ＭＯＳＦＥＴのゲートしきい値電圧以下となるような適切なイオン注入条件を選択すれば、前述の出力段ＭＯＳＦＥＴと制御用ＭＯＳＦＥＴとの間の望ましいゲートしきい値電圧の関係を実現することができる。しかしながら、この第１の方法では、ＣＭＯＳを構成する横型ｎチャネルＭＯＳＦＥＴおよび横型ｐチャネルＭＯＳＦＥＴのそれぞれに対して、前記ゲートしきい値電圧調整用のイオン注入を選択的に行う必要がある。従って、工程数が増加してコストアップになることが問題となる。【００１５】
第２の方法は、出力段ＭＯＳＦＥＴの第１ゲート酸化膜よりも制御用ＭＯＳＦＥＴの第２ゲート酸化膜を薄くして、より低電圧で制御用ＭＯＳＦＥＴのチャネルを形成し易くすることで制御用ＭＯＳＦＥＴのゲートしきい値電圧を小さくする方法である。この第２の方法によれば、制御用ＭＯＳＦＥＴの薄い第２ゲート酸化膜を形成する一回の工程を行うだけで、横型ｎチャネルＭＯＳＦＥＴおよび横型ｐチャネルＭＯＳＦＥＴの各ゲートしきい値電圧を同時に下げることが可能となる。この点で、第２の方法は、前記第１の方法よりも好ましい。【００１６】
以上のように、ＣＭＯＳを制御回路部とする縦型トレンチゲートパワーＩＣにおいて、前述の出力段ＭＯＳＦＥＴと制御用ＭＯＳＦＥＴとの間の望ましいゲートしきい値電圧の関係、すなわち出力段ＭＯＳＦＥＴのゲートしきい値電圧が制御用ＭＯＳＦＥＴのゲートしきい値電圧より大きいという関係を成り立たせるためには、この第２の方法を採用すると良い。【００１７】
このような縦型トレンチゲートパワーＩＣの製造方法に関して、次の方法が提案されている。まず、半導体基板のおもて面にＬＯＣＯＳ酸化膜（選択酸化膜）により分離領域を形成する。次に、トレンチを形成し、ポリシリコン膜形成およびポリシリコン膜のエッチバックを順に行うことにより、出力段ＭＯＳＦＥＴのトレンチゲート構造を形成する。次に、半導体基板のおもて面にＣＭＯＳの横型ｎチャネルＭＯＳＦＥＴおよび横型ｐチャネルＭＯＳＦＥＴを構成する各ウェル領域を形成した後、熱酸化とポリシリコン膜形成とを順に行うことにより、制御用ＭＯＳＦＥＴのＣＭＯＳゲート構造を形成する（例えば、下記特許文献１，２参照）。【００１８】
また、前述のような縦型トレンチゲートパワーＩＣの製造方法に関して、半導体基板にトレンチを形成した後に、トレンチの内壁に沿って酸化膜を形成し、トレンチを覆うレジストをマスクにしてＣＭＯＳ領域上の前記酸化膜を除去する方法が提案されている（例えば、下記特許文献３参照）。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００９−０９９９５５号公報（図２Ａ〜図２Ｎ、段落００２４〜段落００３１）
【特許文献２】特開２００７−１６５７９７号公報（図５〜図１０）
【特許文献３】特開２００４−２５３４７０号公報（段落００２１、図５、６）
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、前述の縦型トレンチゲートパワーＩＣの出力段ＭＯＳＦＥＴと制御用ＭＯＳＦＥＴとの間の望ましいゲートしきい値電圧の関係を製造プロセスで実現するための第２の方法を用いて、縦型トレンチゲートパワーＩＣのような複数の半導体素子を備える半導体装置を製造する場合、素子分離のために必要なＬＯＣＯＳ酸化膜（選択酸化膜）が形成されるため、以下に説明するような問題がある。ＬＯＣＯＳ酸化膜は、ゲート酸化膜の形成工程を経た後でも膜厚の増加が少ないが、ＬＯＣＯＳ酸化膜のエッチング速度はゲート酸化膜のエッチング速度と変わらないという性質を有する。このため、ゲート酸化膜の形成とパターンエッチングとが繰り返されるごとにＬＯＣＯＳ酸化膜の膜厚は減少する。【００２１】
ＬＯＣＯＳ酸化膜の膜厚減少は、素子間の寄生フィールドＭＯＳＦＥＴのゲートしきい値電圧の低下に繋がる。その結果、ＬＯＣＯＳ酸化膜上に配置された金属電極膜やポリシリコン配線の電位によって、素子分離領域のＬＯＣＯＳ酸化膜下に反転層が形成され易くなり、素子間の分離能力が低下するなどの悪影響が生じる。さらに、制御用の横型プレーナゲートＭＯＳＦＥＴ領域に形成されたＬＯＣＯＳ酸化膜は電界集中を緩和して耐圧を保持する機能も有しているため、ＬＯＣＯＳ酸化膜の膜厚減少により耐圧が低下するという問題がある。従って、ＬＯＣＯＳ酸化膜の膜厚減少を考慮に入れて、あらかじめ素子分離領域のＬＯＣＯＳ酸化膜の膜厚を所望の膜厚以上に形成しておく必要がある。これは生産スループットやコストの面から考えた場合好ましくない。【００２２】
さらに、前記第２の方法には、以下説明するプロセス上の問題がある。この製造工程では、半導体基板のおもて面全面に形成されたゲート酸化膜の制御用ＭＯＳＦＥＴの部分のみを部分的に除去する工程において、トレンチが開口した状態（何も埋め込まれていない状態）でトレンチの内壁のゲート酸化膜をレジストで覆い、このレジストをマスクとして半導体基板のおもて面上に形成されたゲート酸化膜を除去するフォトリソグラフィ工程を行う。このため、幅が狭くて深いトレンチの内部にレジストが入り込み、トレンチ底部に入り込んだレジストへの露光やレジストの除去が難しくなるという問題が生じる。この問題は加工精度の微細化が進み、トレンチの幅が狭くなるほど、より顕著となり大きくなる。また、その後に行われる洗浄工程においてトレンチ内の洗浄を十分に行うことも難しくなり、異物の付着等によりトレンチゲートの信頼性が低下する虞がある。【００２３】
本発明は、上述した従来技術による問題点を解消するため、工程数の増加を抑えるとともに、出力段ＭＯＳ型半導体素子のゲートしきい値電圧が制御用ＭＯＳ型半導体素子のゲートしきい値電圧よりも大きいという関係を満たし、かつ、素子分離領域のＬＯＣＯＳ酸化膜の膜厚が薄くならない半導体装置の製造方法を提供することを目的とする。また、本発明は、上述した従来技術による問題点を解消するため、上記ゲートしきい値電圧の関係を満たすとともに、トレンチ内の異物の残渣をなくすことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法によって製造される半導体装置は、第１導電型半導体基板の第１の主面側に形成された第１の第１導電型半導体領域と、前記第１導電型半導体基板の第２の主面側の表面層に選択的に形成された第２導電型半導体領域と、前記第２導電型半導体領域の表面層に選択的に形成された第２の第１導電型半導体領域と、前記第２導電型半導体領域の表面から前記第２導電型半導体領域と前記第２の第１導電型半導体領域とを貫通して前記第１導電型半導体基板に到達するトレンチと、前記トレンチの内壁に沿って形成された第１ゲート酸化膜と、前記トレンチの内部に前記第１ゲート酸化膜を介して形成されたゲート電極と、を有する主半導体素子部を備える。また、この半導体装置は、前記第１導電型半導体基板の第２の主面側の表面に選択的に形成された、前記第１ゲート酸化膜よりも厚さの厚い選択酸化膜を有する素子分離部をさらに備える。また、この半導体装置は、前記第１導電型半導体基板の第２の主面側の、前記素子分離部により前記主半導体素子部と分離された部分の表面層に形成された第２導電型ウェル拡散領域と、前記第２導電型ウェル拡散領域の表面に第２ゲート酸化膜を介して形成された制御用ゲート電極と、前記第２導電型ウェル拡散領域の表面層に選択的に形成された第１導電型制御ソース領域と、前記第２導電型ウェル拡散領域の表面層に、前記第２導電型ウェル拡散領域の、前記制御用ゲート電極に対向する部分を挟んで、前記第１導電型制御ソース領域と離れて形成された第１導電型制御ドレイン領域と、を有し、前記主半導体素子部を制御する制御用半導体素子部をさらに備える。このような半導体装置の製造方法は、次の特徴を有する。まず、前記第１導電型半導体基板の第２の主面に前記トレンチを形成するトレンチ形成工程を行う。次に、前記トレンチの内壁に沿って前記第１ゲート酸化膜を形成する第１ゲート酸化膜形成工程を行う。次に、前記トレンチの内部に、前記第１ゲート酸化膜を介して前記ゲート電極を形成するゲート電極形成工程を行う。次に、前記第１導電型半導体基板の第２の主面に、前記選択酸化膜を選択的に形成する選択酸化膜形成工程を行う。次に、前記第１導電型半導体基板の第２の主面に、前記第１ゲート酸化膜よりも厚さの薄い前記第２ゲート酸化膜を形成する第２ゲート酸化膜形成工程を行う。次に、前記第２ゲート酸化膜上に前記制御用ゲート電極を形成する制御用ゲート電極形成工程を行う。前記選択酸化膜形成工程が、前記トレンチ形成工程よりも後の工程にて行われる。【００２５】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記選択酸化膜形成工程が、前記ゲート電極形成工程よりも後の工程であることが好ましい。【００２６】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記トレンチ形成工程、前記第１ゲート酸化膜形成工程、前記ゲート電極形成工程、前記選択酸化膜形成工程、前記第２ゲート酸化膜形成工程および前記制御用ゲート電極形成工程の順に行われることが望ましい。【００２７】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記選択酸化膜がＬＯＣＯＳ酸化膜であることが好適である。【００２８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記ゲート電極形成工程では、前記トレンチの内部にポリシリコンを充填することにより前記ゲート電極を形成し、前記制御用ゲート電極形成工程では、前記第２ゲート酸化膜上にポリシリコンを堆積することにより前記制御用ゲート電極を形成し、前記ゲート電極形成工程と前記制御用ゲート電極形成工程とが同一工程であってもよい。【００２９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記主半導体素子部に、縦型または横型のトレンチゲート型の絶縁ゲート型電界効果トランジスタを備えることも好ましい。【００３０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記主半導体素子部に、縦型または横型のトレンチゲート型の絶縁ゲート型バイポーラトランジスタを備えていてもよい。【００３１】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記制御用半導体素子部に、横型のプレーナゲート型の絶縁ゲート型電界効果トランジスタまたは横型のトレンチゲート型の絶縁ゲート型電界効果トランジスタを備えていてもよい。【００３２】
上述した発明によれば、主半導体素子部に形成されるＭＯＳ型半導体素子（出力段ＭＯＳ型半導体素子）の第１ゲート酸化膜を形成する工程と、制御用半導体素子部に形成されるＭＯＳ型半導体素子（制御用ＭＯＳ型半導体素子）の第２ゲート酸化膜を形成する工程とを別の工程として行うことで、第１ゲート酸化膜の厚さと第２ゲート酸化膜の厚さとを独立に設定することができ、それぞれの素子のしきい値電圧を独立に設定することができる。これにより、従来のように、制御用ＭＯＳ型半導体素子のゲートしきい値電圧調整用のイオン注入工程を行うことなく、工程数の増加を抑えつつ、出力段ＭＯＳ型半導体素子のゲートしきい値電圧を制御用ＭＯＳ型半導体素子のゲートしきい値電圧よりも大きくすることができる。【００３３】
また、上述した発明によれば、トレンチ形成工程よりも後に選択酸化膜形成工程を行うことで、トレンチ形成のためのエッチングにより選択酸化膜の膜厚が薄くなることを防止することができる。従って、選択酸化膜の膜厚が薄いことによって生じる素子間の寄生フィールドＭＯＳＦＥＴのゲートしきい値電圧低下や素子耐圧低下などの問題を回避することができる。また、上述した発明によれば、ゲート電極形成工程よりも後に選択酸化膜形成工程を行うことで、トレンチ内に何も埋め込まれていない状態でフォトリソグラフィ工程が行われることを回避することができ、トレンチ内にレジストが入らない製造工程とすることができる。
【発明の効果】
【００３４】
本発明にかかる半導体装置の製造方法によれば、工程数の増加を抑えるとともに、出力段ＭＯＳ型半導体素子のゲートしきい値電圧が制御用ＭＯＳ型半導体素子のゲートしきい値電圧よりも大きいという関係を満たし、かつ素子分離領域のＬＯＣＯＳ酸化膜の膜厚が薄くならないという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、選択酸化膜の形成工程を、トレンチ内を充填するポリシリコン膜形成工程よりも後に行うことで、上記ゲートしきい値電圧の関係を満たすとともに、トレンチ内の異物の残渣が生じないという効果を奏する。
【図面の簡単な説明】
【００３５】
【図１】図１は、本発明の実施の形態３にかかる半導体装置の製造方法により製造された縦型トレンチゲートパワーＩＣの要部を示す断面図である。
【図２】図２は、図１の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である（その１）。
【図３】図３は、図１の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である（その２）。
【図４】図４は、図１の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である（その３）。
【図５】図５は、図１の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である（その４）。
【図６】図６は、従来の縦型トレンチゲートパワーＩＣの構成を示す断面図である。
【図７】図７は、縦型トレンチゲートパワーＩＣの構成を示す回路ブロック図である。
【図８】図８は、図１２の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である（その３）。
【図９】図９は、本発明の実施の形態３にかかる半導体装置の製造方法により製造された縦型トレンチゲートパワーＩＣの別の一例の要部を示す断面図である。
【図１０−１】図１０−１は、図１２の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である（その１）。
【図１０−２】図１０−２は、図１２の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である（その２）。
【図１１−１】図１１−１は、図１３の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である（その１）。
【図１１−２】図１１−２は、図１３の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である（その２）。
【図１２】図１２は、本発明の実施の形態１にかかる半導体装置の製造方法により製造された縦型トレンチゲートパワーＩＣの要部を示す断面図である。
【図１３】図１３は、本発明の実施の形態２にかかる半導体装置の製造方法により製造された縦型トレンチゲートパワーＩＣの要部を示す断面図である。
【発明を実施するための形態】
【００３６】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３７】
（実施の形態１）
本発明の実施の形態１にかかる半導体装置の製造方法により作製（製造）された縦型トレンチゲートパワーＩＣの構成について、図７，１２を参照して説明する。図１２は、本発明の実施の形態１にかかる半導体装置の製造方法により製造された縦型トレンチゲートパワーＩＣの要部を示す断面図である。図７に示すように、本発明の実施の形態１にかかる半導体装置の製造方法により製造された縦型トレンチゲートパワーＩＣ１０１は、出力段ＭＯＳＦＥＴ（出力段ＭＯＳ型半導体素子）１０２と制御回路部１０３とからなる。制御回路部１０３は、プルダウン用ＭＯＳＦＥＴ（制御用ＭＯＳ型半導体素子）１０７と、その駆動回路１０８とを含んでいる。
【００３８】
プルダウン用ＭＯＳＦＥＴ１０７は、出力段ＭＯＳＦＥＴ１０２を制御および保護する。出力段ＭＯＳＦＥＴ１０２とプルダウン用ＭＯＳＦＥＴ１０７とは、同一の半導体基板に設けられている。この半導体基板として、例えばｎ+型半導体基板２上にｎ+型半導体基板よりも不純物濃度が低いｎ-型エピタキシャル半導体層３が成長されてなるシリコン基板を用いてもよい。このようなシリコン基板上に、縦型トレンチゲートＭＯＳＦＥＴ領域（主半導体素子部）２１、横型プレーナゲートＭＯＳＦＥＴ領域（制御用半導体素子部）２２、および接合終端領域２３が形成されている。
【００３９】
縦型トレンチゲートＭＯＳＦＥＴ領域２１には、出力段ＭＯＳＦＥＴ１０２として縦型トレンチゲートＭＯＳＦＥＴが形成されている。具体的には、シリコン基板のｎ-型エピタキシャル半導体層３側（以下、おもて面とする）の表面層に、ｐ型チャネル拡散領域（第２導電型半導体領域）５が選択的に設けられている。シリコン基板のおもて面からｐ型チャネル拡散領域５よりも深く、かつｐ型チャネル拡散領域５の側面に接するようにトレンチが設けられている。トレンチの内壁に沿って第１ゲート酸化膜７ａが設けられている。トレンチの内部には、第１ゲート酸化膜７ａを介してポリシリコン膜６ａが形成されている。ポリシリコン膜６ａは、縦型トレンチゲートＭＯＳＦＥＴのゲート電極６となる。
【００４０】
ｐ型チャネル拡散領域５の内部には、トレンチの側壁に接するように、ｎ+型ソース領域（第２の第１導電型半導体領域）となるｎ+型領域９が選択的に設けられている。すなわち、ゲート電極６が設けられたトレンチは、ｐ型チャネル拡散領域５およびｎ+型領域９を貫通してｎ-型エピタキシャル半導体層３に達する。また、ｐ型チャネル拡散領域５の内部には、ｎ+型領域９と接するようにｐ+型コンタクト領域１０が選択的に設けられている。ソース電極膜１２ｅは、ｐ型チャネル拡散領域５の内部に設けられたｎ+型領域９およびｐ+型コンタクト領域１０に接して出力段ＭＯＳＦＥＴ１０２のソース端子となる。ソース電極膜１２ｅは、層間絶縁膜１８によってゲート電極６と電気的に絶縁されている。
【００４１】
横型プレーナゲートＭＯＳＦＥＴ領域２２には、プルダウン用ＭＯＳＦＥＴ１０７として、高耐圧の横型プレーナゲートＭＯＳＦＥＴが形成されている。具体的には、横型プレーナゲートＭＯＳＦＥＴ領域２２には、ｐ-ウェル領域４、ｎ-型オフセットドレイン領域１９、ｎ+型ドレイン領域となるｎ+型領域９、ｎ+型ソース領域となるｎ+型領域９、およびｐ+型コンタクト領域１０が形成されている。
【００４２】
ドレイン電極膜およびソース電極膜となる電極膜１３，１４は、それぞれｎ+型ドレイン領域となるｎ+型領域９およびｎ+型ソース領域となるｎ+型領域９に接し、ドレイン端子およびソース端子となる。具体的には、ｐ-ウェル領域４は、シリコン基板のｎ-型エピタキシャル半導体層３側（おもて面）の表面層に設けられている。ｎ-型オフセットドレイン領域１９は、ｐ-ウェル領域４の内部に設けられている。
【００４３】
ｎ+型ドレイン領域となるｎ+型領域９は、ｎ-型オフセットドレイン領域１９の内部に設けられ、ドレイン電極膜となる電極膜１３に接する。ｎ+型ソース領域となるｎ+型領域９、およびｐ+型コンタクト領域１０は、ｐ-ウェル領域４の内部に設けられ、ソース電極膜となる電極膜１４に接する。ｎ+型ソース領域となるｎ+型領域９、およびｐ+型コンタクト領域１０は、互いに接する。ｐ-ウェル領域４の、ｎ+型ソース領域となる各ｎ+型領域９とｎ-型オフセットドレイン領域１９とに挟まれた部分の表面には、第２ゲート酸化膜７ｂを介してポリシリコン膜６ｂからなるゲート電極６が設けられている。第２ゲート酸化膜７ｂの厚さは、例えば、第１ゲート酸化膜７ａの厚さよりも薄くてもよい。
【００４４】
電極膜１３，１４およびゲート電極６は、層間絶縁膜１８によって互いに絶縁されている。縦型トレンチゲートＭＯＳＦＥＴ領域２１と横型プレーナゲートＭＯＳＦＥＴ領域２２との間には素子分離領域として、ＬＯＣＯＳ酸化膜１１が形成される。ＬＯＣＯＳ酸化膜１１は図示しない他の横型ＭＯＳＦＥＴとの素子分離領域にも形成されている。接合終端領域２３は、素子分離領域のＬＯＣＯＳ酸化膜１１上に、メタル配線１２ｆおよびポリシリコン配線６ｃによるフィールドプレート構造を備えている。
【００４５】
接合終端領域２３は、縦型トレンチゲートＭＯＳＦＥＴ領域２１および横型プレーナゲートＭＯＳＦＥＴ領域２２を囲む。接合終端領域２３において、シリコン基板のおもて面に形成されたＬＯＣＯＳ酸化膜１１上には、フィールドプレート（メタル配線１２ｆおよびポリシリコン配線６ｃ）が設けられている。縦型トレンチゲートＭＯＳＦＥＴのドレイン領域（第１の第１導電型半導体領域）となるｎ+型半導体基板２の表面（シリコン基板の裏面）には、縦型トレンチゲートＭＯＳＦＥＴ領域２１、横型プレーナゲートＭＯＳＦＥＴ領域２２、および接合終端領域２３にわたってドレイン電極膜１が設けられ、出力段ＭＯＳＦＥＴ１０２のドレイン端子となる。
【００４６】
次に、本発明の実施の形態１にかかる半導体装置の製造方法について詳細に説明する。図８，１０−１，１０−２は、図１２の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である。まず、横型プレーナゲートＭＯＳＦＥＴ領域２２において、シリコン基板のｎ-型エピタキシャル半導体層３側（おもて面側）の表面層に、横型プレーナゲートＭＯＳＦＥＴの形成に必要なｎ-拡散領域３６およびｐ-拡散領域３７等を形成する（図１０−１（ａ））。ｎ-拡散領域３６は、ｎ-型オフセットドレイン領域１９となる領域である。ｐ-拡散領域３７は、ｐ-ウェル領域４となる領域である。
【００４７】
次に、縦型トレンチゲートＭＯＳＦＥＴ領域２１において、ｐ型チャネル拡散領域５を形成するためのイオン注入を行う（図１０−１（ｂ））。一般的に、このイオン注入では、例えば０．５×１０13ｃｍ-2〜３×１０13ｃｍ-2のドーズ量でボロンを注入する。次に、トレンチ形成用のマスクとなるマスク酸化膜３１を熱酸化法により形成する（図１０−１（ｃ））。一般的に、例えば１０００〜１１００℃の温度のパイロジェニック酸化法で０．４μｍ〜０．６μｍ程度の厚さの熱酸化膜を形成する。このマスク酸化膜３１の形成時にｐ型チャネル拡散領域５を形成するためのイオン注入によりシリコン基板に導入された不純物が熱拡散される。
【００４８】
次に、マスク酸化膜３１の表面に、トレンチ形成箇所が開口するレジスト３２を形成する。次に、レジスト３２をマスクとしてエッチングし、トレンチ形成箇所のマスク酸化膜３１を選択的に除去する（図１０−１（ｄ））。次に、レジスト３２を除去した後、マスク酸化膜３１をマスクとしてシリコン基板をエッチングし、ｎ-型エピタキシャル半導体層３に、ｎ+型半導体基板２に達しない深さでトレンチ３３を形成する（図１０−２（ｅ））。次に、マスク酸化膜３１をエッチングにより除去してシリコン基板のおもて面（ｎ-型エピタキシャル半導体層３の表面）を露出させる（図１０−２（ｆ））。
【００４９】
次に、シリコン基板の露出させた表面（トレンチ３３の内壁も含む）に、バッファ酸化膜およびシリコン窒化膜を順に形成する。具体的には、ＬＯＣＯＳ酸化膜１１の形成方法は、バッファ酸化膜を８００〜９００℃程度の低温の熱処理により２５０〜３５０Åの厚さで形成し、その上にシリコン窒化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法により１０００〜３０００Åの厚さで形成する。次に、フォトリソグラフィ工程で素子分離領域にＬＯＣＯＳ酸化膜１１を形成する箇所のバッファ酸化膜およびシリコン窒化膜を除去し、ＬＯＣＯＳ酸化膜１１の形成領域が開口するマスク３８を形成する。
【００５０】
次に、熱酸化を行い、マスク３８の開口部（バッファ酸化膜およびシリコン窒化膜を除去した部分）に露出するシリコン基板表面にＬＯＣＯＳ酸化膜１１を形成する（図１０−２（ｇ））。その後、マスク３８（バッファ酸化膜およびシリコン窒化膜）を全面除去することによりＬＯＣＯＳ酸化膜１１が形成される（図８（ａ））。シリコン窒化膜およびバッファ酸化膜の除去によるＬＯＣＯＳ酸化膜１１の膜厚の減少は、ＬＯＣＯＳ酸化膜１１による素子分離の機能を低下させない程度に少ない。
【００５１】
ＬＯＣＯＳ酸化膜１１を含む熱酸化法による酸化膜形成では、一般的に、例えば１０００〜１１００℃の温度のパイロジェニック酸化で０．６μｍ〜０．８μｍ程度の厚さの酸化膜を形成する。この酸化膜形成時に、ｐ型チャネル拡散領域５を形成するためのイオン注入によりシリコン基板に導入された不純物がさらに熱拡散され、縦型トレンチゲートＭＯＳＦＥＴ領域２１にｐ型チャネル拡散領域５が形成される。次に、トレンチゲート用および横型プレーナゲート用の厚さの異なる第１，２ゲート酸化膜７ａ，７ｂを形成する。
【００５２】
具体的には、シリコン基板のおもて面全面に第１ゲート酸化膜７ａを形成し、ＬＯＣＯＳ酸化膜１１間に露出するｎ-型エピタキシャル半導体層３（トレンチ３３の内壁も含む）を第１ゲート酸化膜７ａで覆う（図８（ｂ））。次に、第２ゲート酸化膜７ｂの形成領域が露出する開口部を有するレジスト３９を形成する（図８（ｃ））。次に、レジスト３９をマスクとしてエッチングを行い、第２ゲート酸化膜７ｂの形成領域上の第１ゲート酸化膜７ａを除去する（図８（ｄ））。次に、レジスト３９を除去した後、シリコン基板のおもて面の全面（トレンチ３３の内壁も含む）に、第１ゲート酸化膜７ａよりも膜厚が薄い第２ゲート酸化膜７ｂを形成する（図８（ｅ））。
【００５３】
次に、トレンチ３３の内部に埋め込むように、シリコン基板のおもて面全面にポリシリコン膜を形成する。次に、ポリシリコン膜６ｂの形成、ポリシリコン膜６ｂ以外の部分のポリシリコン膜のエッチバック、および熱処理工程を行い、ポリシリコン膜６ｂからなるプルダウン用ＭＯＳＦＥＴのゲート電極６およびポリシリコン膜６ａからなる出力段ＭＯＳＦＥＴのゲート電極６を形成する。この時、ポリシリコン膜６ｂの形成とポリシリコン膜のエッチバックとは同一工程で行ってもよい（図１０−２（ｈ））。その後、ｎ+型ソース領域となるｎ+型領域９、ｐ+型コンタクト領域１０、層間絶縁膜１８、コンタクトホール、およびメタル配線１２ｆを形成することにより、図１２に示す縦型トレンチゲートパワーＩＣが完成する。
【００５４】
以上、説明したように、実施の形態１によれば、トレンチ形成工程の後にＬＯＣＯＳ酸化膜の形成工程を行う際にも、トレンチ形成時のマスク酸化膜のエッチング工程によってＬＯＣＯＳ酸化膜の膜厚が薄くなることを防止することができる。従って、ＬＯＣＯＳ酸化膜の膜厚が薄いことによって生じる素子間の寄生フィールドＭＯＳＦＥＴのゲートしきい値電圧低下や素子耐圧低下などの問題を回避することができる。
【００５５】
また、実施の形態１によれば、縦型トレンチゲートＭＯＳＦＥＴのｐ型チャネル拡散領域を形成するためのイオン注入工程をトレンチ形成工程の前に行うため、その後の保護用酸化膜形成工程や素子分離領域の酸化膜形成工程における熱処理により、ｐ型チャネル拡散領域を形成するためのイオン注入によってシリコン基板に導入された不純物を活性化することができる。このため、ｐ型チャネル拡散領域の活性化熱処理工程を省略することが可能となる。一般的に、チャネル拡散領域の活性化熱処理としては、１１００℃〜１１５０℃の温度で１００分〜３００分程度の熱処理が必要となるため、工程短縮化による低コスト化が図れる。
【００５６】
上述した実施の形態１にかかる半導体装置の製造方法では、マスク酸化膜３１を熱酸化で形成しているが、ＣＶＤ法によって酸化膜を堆積させて形成してもかまわない。その場合、ｐ型チャネル拡散領域の形成条件は素子分離領域となる酸化膜形成時の熱処理のみとなる。こうした場合の利点は、熱処理を少なくすることによりチャネル長を抑制し、縦型トレンチゲートＭＯＳＦＥＴの抵抗分を抑制することが可能となることである。
【００５７】
（実施の形態２）
図１３は、本発明の実施の形態２にかかる半導体装置の製造方法により製造された縦型トレンチゲートパワーＩＣの要部を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ+型半導体基板２とドレイン電極膜１との間にｐ+コレクタ領域となるｐ+型半導体層４１を追加し、縦型トレンチゲートＭＯＳＦＥＴ領域２１の出力段ＭＯＳ型半導体素子を縦型トレンチゲートＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とした点である。すなわち、図１３では、符号９，１２ｅ，１はそれぞれｎ+型エミッタ領域、エミッタ電極、コレクタ電極となる。
【００５８】
次に、本発明の実施の形態２にかかる半導体装置の製造方法について詳細に説明する。図１１−１，１１−２は、図１３の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である。図１１−１，１１−２には、ｐ+型半導体層４１となるｐ+型半導体基板（不図示）上にｎ+型エピタキシャル半導体層２およびｎ-型エピタキシャル半導体層３を順に積層した後の製造工程フローを示す。実施の形態１においては、縦型トレンチゲートＭＯＳＦＥＴのｐ型チャネル拡散領域５を形成するためのイオン注入工程をトレンチ３３形成工程の前に行っているが、実施の形態２においては、図１１−２（ｉ）に示すようにトレンチ３３形成工程の後に行ってもよい。
【００５９】
図１１−１，１１−２では、第２ゲート酸化膜７ｂの形成工程後に、ｐ型チャネル拡散領域５を形成するためのイオン注入工程を行う場合を示す。ｐ型チャネル拡散領域５を形成するためのイオン注入工程を行った後に適切な熱処理を加えてｐ型チャネル拡散領域５の活性化を行う。一般的に、ｐ型チャネル拡散領域５の活性化熱処理としては、不活性ガスの雰囲気中において１１００℃〜１１５０℃の温度で１００分〜３００分程度の熱処理を行う。
【００６０】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
【００６１】
上述した実施の形態１，２においては、制御用ＭＯＳＦＥＴとして横型プレーナゲートＭＯＳＦＥＴを形成する場合を例に説明しているが、横型プレーナゲートＭＯＳＦＥＴに代えて、横型トレンチゲートＭＯＳＦＥＴとしてもよい。また、実施の形態２においては、出力段ＭＯＳＦＥＴとして縦型トレンチゲートＩＧＢＴを形成する場合を例に説明しているが、縦型トレンチゲートＩＧＢＴに代えて、横型トレンチゲートＩＧＢＴとしてもよい。
【００６２】
（実施の形態３）
実施の形態３にかかる縦型トレンチゲートパワーＩＣの製造方法が実施の形態１にかかる縦型トレンチゲートパワーＩＣの製造方法と異なる点は、ＬＯＣＯＳ酸化膜１１を形成する前に、出力段ＭＯＳＦＥＴのゲート構造を形成する点である。この実施の形態３においては、出力段ＭＯＳ型半導体素子を縦型トレンチゲートＭＯＳＦＥＴとし、制御用ＭＯＳ型半導体素子をＣＭＯＳとした構成の縦型トレンチゲートパワーＩＣを例に説明する。図１は、本発明の実施の形態３にかかる半導体装置の製造方法により製造された縦型トレンチゲートパワーＩＣの要部を示す断面図である。縦型トレンチゲートＭＯＳＦＥＴ領域２１および接合終端領域２３の構成は、実施の形態１と同様である。
【００６３】
横型プレーナゲートＭＯＳＦＥＴ領域２２には、プルダウン用ＭＯＳＦＥＴ１０７として、横型ｎチャネルＭＯＳＦＥＴと横型ｐチャネルＭＯＳＦＥＴとからなるＣＭＯＳが形成されている。横型プレーナゲートＭＯＳＦＥＴ領域２２において、横型プレーナゲートｎチャネルＭＯＳＦＥＴ領域２２ａには、プレーナゲート構造の横型ｎチャネルＭＯＳＦＥＴが形成されている。具体的には、横型プレーナゲートｎチャネルＭＯＳＦＥＴ領域２２ａにおいて、シリコン基板のｎ-型エピタキシャル半導体層３側（おもて面）の表面層には、ｐ-ウェル領域４が選択的に設けられている。
【００６４】
ｐ-ウェル領域４の内部には、ｎ+型ソース領域となるｎ+型領域９およびｎ+型ドレイン領域となるｎ+型領域９がそれぞれ選択的に設けられている。ｐ-ウェル領域４の、ｎ+型領域９間に挟まれた部分の表面には、第２ゲート酸化膜７ｂを介してポリシリコン膜６ｂが選択的に形成されている。第２ゲート酸化膜７ｂの厚さは、例えば、第１ゲート酸化膜７ａの厚さよりも薄くてもよい。ポリシリコン膜６ｂは、横型ｎチャネルＭＯＳＦＥＴのゲート電極６となる。ソース電極膜およびドレイン電極膜となる電極膜１２ａ，１２ｂは、それぞれｎ+型ソース領域となるｎ+型領域９およびｎ+型ドレイン領域となるｎ+型領域９に接する。電極膜１２ａ，１２ｂおよびゲート電極６は、層間絶縁膜１８によって互いに電気的に絶縁されている。
【００６５】
横型プレーナゲートｐチャネルＭＯＳＦＥＴ領域２２ｂには、プレーナゲート構造の横型ｐチャネルＭＯＳＦＥＴが形成されている。具体的には、横型プレーナゲートｐチャネルＭＯＳＦＥＴ領域２２ｂにおいて、シリコン基板のおもて面の表面層には、ｐ+型ソース領域となるｐ+型領域８およびｐ+型ドレイン領域となるｐ+型領域８がそれぞれ選択的に設けられている。ｎ-型エピタキシャル半導体層３の、ｐ+型領域８間に挟まれた部分の表面には、第２ゲート酸化膜７ｂを介してポリシリコン膜６ｂが形成されている。ポリシリコン膜６ｂは、横型ｐチャネルＭＯＳＦＥＴのゲート電極６となる。
【００６６】
ソース電極膜およびドレイン電極膜となる電極膜１２ｃ，１２ｄは、それぞれｐ+型ソース領域となるｐ+型領域８およびｐ+型ドレイン領域となるｐ+型領域８に接する。電極膜１２ｃ，１２ｄおよびゲート電極６は、層間絶縁膜１８によって互いに電気的に絶縁されている。縦型トレンチゲートＭＯＳＦＥＴ領域２１、横型プレーナゲートｎチャネルＭＯＳＦＥＴ領域２２ａ、および横型プレーナゲートｐチャネルＭＯＳＦＥＴ領域２２ｂに形成された各素子は、シリコン基板のおもて面に形成されたＬＯＣＯＳ酸化膜１１によって素子分離されている。
【００６７】
次に、本発明の実施の形態３にかかる半導体装置の製造方法について詳細に説明する。図２〜図５は、図１の縦型トレンチゲートパワーＩＣの製造工程フローを示す断面図である。具体的には、同一の半導体基板上に、出力段ＭＯＳ型半導体素子として縦型トレンチゲートＭＯＳＦＥＴと、制御用ＭＯＳ型半導体素子として横型プレーナゲートＭＯＳＦＥＴとを備える半導体装置（縦型トレンチゲートパワーＩＣ）を作製する場合を例に説明する。図２〜５では、接合終端領域２３の形成については図示および説明を省略する。
【００６８】
まず、ｎ+型半導体基板２上にｎ-型エピタキシャル半導体層３を成長させ半導体基板（シリコン基板）を形成する。次に、図示しない各種イオン注入工程および各種拡散工程により、横型プレーナゲートＭＯＳＦＥＴ領域２２において、ｎ-型エピタキシャル半導体層３の表面層（シリコン基板のおもて面側の表面層）にｐ-ウェル領域４を選択的に形成する（図２（ａ））。次に、縦型トレンチゲートＭＯＳＦＥＴ領域２１に例えばボロン（Ｂ）イオン注入を行い、ｎ-型エピタキシャル半導体層３の表面層（シリコン基板のおもて面側の表面層）にｐ型チャネル拡散領域５を選択的に形成する（図２（ｂ））。
【００６９】
次に、トレンチ３３形成の際のエッチングマスクとなるマスク酸化膜３１をシリコン基板おもて面の全面に形成する（図２（ｃ））。次に、フォトリソグラフィ工程およびエッチング工程により、マスク酸化膜３１の表面に、トレンチ３３形成領域が開口するレジスト３２を形成する。次に、レジスト３２をマスクにしてエッチングし、トレンチ３３形成箇所のマスク酸化膜３１を選択的に除去する（図２（ｄ））。
【００７０】
次に、レジスト３２を除去した後、マスク酸化膜３１をマスクとしてシリコン基板をエッチングし、ｎ-型エピタキシャル半導体層３に、ｎ+型半導体基板２に達しない深さでトレンチ３３を形成する（図２（ｅ））。次に、マスク酸化膜３１を除去する（図３（ｆ））。次に、縦型トレンチゲートＭＯＳＦＥＴの第１ゲート酸化膜７ａを、シリコン基板のおもて面全面（トレンチ３３の内壁の含む）に形成する（図３（ｇ））。次に、縦型トレンチゲートＭＯＳＦＥＴのゲート電極となるポリシリコン膜６ａをシリコン基板のおもて面全面に形成する（図３（ｈ））。
【００７１】
このようにトレンチ３３形成後、第１ゲート酸化膜７ａとポリシリコン膜６ａとをシリコン基板のおもて面全面に順に形成し、第１ゲート酸化膜７ａを介して、狭くて深いトレンチ３３内をポリシリコン膜６ａで充填する。トレンチ３３の形成後、トレンチ３３内をポリシリコン膜６ａで充填するまでの間にフォトリソグラフィ工程を設けないため、レジスト３２がトレンチ３３内に入ることが無い。次に、フォトリソグラフィ工程およびエッチング工程により、トレンチ３３内に充填されたポリシリコン膜６ａを残し、シリコン基板おもて面のポリシリコン膜６ａをエッチバックして除去する（図３（ｉ））。
【００７２】
次に、トレンチ３３の内壁に形成された第１ゲート酸化膜７ａ以外の第１ゲート酸化膜７ａを除去する（図３（ｊ））。次に、シリコン基板表面およびポリシリコン膜６ａの表面にバッファ酸化膜３４を形成する（図４（ｋ））。次に、バッファ酸化膜３４の表面全面にシリコン窒化膜３５を形成する（図４（ｌ））。次に、フォトリソグラフィ工程およびエッチング工程により、シリコン窒化膜３５の所定の領域を除去する（図４（ｍ））。次に、シリコン窒化膜３５の除去された領域に選択的にＬＯＣＯＳ酸化膜１１を形成する（図４（ｎ））。このように、トレンチ３３内にポリシリコン膜６ａを充填する工程の後に、ＬＯＣＯＳ酸化膜１１を形成する工程を行うことが本発明の特徴の一つである。
【００７３】
次に、シリコン窒化膜３５を除去する（図４（ｏ））。次に、バッファ酸化膜３４を除去する（図５（ｐ））。次に、横型プレーナゲートＭＯＳＦＥＴの第２ゲート酸化膜７ｂをシリコン基板のおもて面全面に形成する（図５（ｑ））。このように本発明にかかる製造方法では、第１，２ゲート酸化膜７ａ，７ｂを素子ごとに独立に形成するため、素子ごとにそれぞれ独立に所望膜厚で第１，２ゲート酸化膜７ａ，７ｂを形成することができる。次に、横型プレーナゲートＭＯＳＦＥＴのポリシリコン膜６ｂをシリコン基板のおもて面全面に形成する（図５（ｒ））。
【００７４】
次に、フォトリソグラフィ工程およびエッチング工程により、レジスト３２をマスクにして横型ｎチャネルＭＯＳＦＥＴおよび横型ｐチャネルＭＯＳＦＥＴのポリシリコン膜６ｂからなるゲート電極６を形成する（図５（ｓ））。その後、公知のイオン注入工程、各種拡散工程、酸化膜堆積工程、および配線工程によって、横型プレーナゲートＭＯＳＦＥＴ領域２２に横型プレーナゲートＭＯＳＦＥＴが形成され、縦型トレンチゲートＭＯＳＦＥＴ領域２１に縦型トレンチゲートＭＯＳＦＥＴが形成される（図５（ｔ））。これにより、図１に示す縦型トレンチゲートパワーＩＣからなる本発明の半導体装置が完成する。
【００７５】
次に、本発明の実施の形態３にかかる半導体装置の製造方法の別の一例について説明する。図９は、本発明の実施の形態３にかかる半導体装置の製造方法により製造された縦型トレンチゲートパワーＩＣの別の一例の要部を示す断面図である。図９に示す縦型トレンチゲートパワーＩＣが図１に示す縦型トレンチゲートパワーＩＣと異なる点は、横型プレーナゲートｎチャネルＭＯＳＦＥＴ領域２２ａから横型プレーナゲートｐチャネルＭＯＳＦＥＴ領域２２ｂにわたって、シリコン基板のｎ-型エピタキシャル半導体層３側（以下、おもて面とする）の表面層にｐ-ウェル領域４が設けられている点である。
【００７６】
横型プレーナゲートｐチャネルＭＯＳＦＥＴ領域２２ｂにおいて、ｐ-ウェル領域４の内部には、ｐ+型領域８を囲むようにｎ-型領域が設けられている。図９に示す縦型トレンチゲートパワーＩＣにおいても前述の図２〜図５を参照して説明した図１に示す縦型トレンチゲートパワーＩＣの製造方法とは制御用ＭＯＳＦＥＴの拡散層（ｐ-ウェル領域４およびｎ-型領域）を形成する際の構成が異なっているだけで、本発明の効果の観点では同等である。
【００７７】
以上の実施の形態３の説明では、製造工程（図３（ｈ）、図５（ｒ））で、それぞれ堆積されるポリシリコン膜６ａ，６ｂの種類については、特には詳細に説明していないが、ポリシリコン膜６ａ，６ｂは、共にドープドポリシリコンまたはノンドープポリシリコンのいずれの材料を用いて形成されてもよい。また、以上説明した実施の形態１では、出力段ＭＯＳ型半導体素子として縦型トレンチゲートＭＯＳＦＥＴを示したが、出力段ＭＯＳ型半導体素子として横型トレンチゲートＭＯＳＦＥＴを適用することも可能である。また、実施の形態１では、制御用ＭＯＳ型半導体素子として高耐圧の横型プレーナゲートＭＯＳＦＥＴを適用することも可能である。
【００７８】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、トレンチ形成後に、トレンチ内部へのポリシリコン膜の充填前にフォトリソグラフィ工程を行うことを回避し、ポリシリコン膜の充填工程および第２ゲート酸化膜の形成工程の２工程とポリシリコン膜のフォトリソグラフィ工程の１工程の計３工程のみの追加により、縦型トレンチゲートＭＯＳＦＥＴ（出力段ＭＯＳＦＥＴ）の第１ゲート酸化膜および制御用ＭＯＳＦＥＴの第２ゲート酸化膜の各厚さをそれぞれ独立に設定することが可能になる。
【００７９】
また、実施の形態３によれば、縦型トレンチゲートＭＯＳＦＥＴの第１ゲート酸化膜の形成工程よりも後にＬＯＣＯＳ酸化膜の形成工程を行うことで、縦型トレンチゲートＭＯＳＦＥＴの第１ゲート酸化膜を形成するためのパターンエッチングによりＬＯＣＯＳ酸化膜の膜厚が薄くなることを防止することができる。従って、ＬＯＣＯＳ酸化膜の膜厚が薄いことによって生じる素子間の寄生フィールドＭＯＳＦＥＴのゲートしきい値電圧低下や素子耐圧低下などの問題をさらに回避することができる。
【００８０】
また、実施の形態３によれば、トレンチ内部へポリシリコン膜を充填した後にＬＯＣＯＳ酸化膜の形成工程を行うことで、トレンチ内に何も埋め込まれていない状態でフォトリソグラフィ工程が行われることを回避することができ、トレンチ内にレジストが入らない製造工程とすることができる。従って、従来の製造方法において課題とする、幅が狭く深いトレンチ内にレジストなどの残渣が生じるという問題を解消することができる。
【００８１】
上述した各実施の形態によれば、縦型トレンチゲートＭＯＳ型半導体素子（出力段ＭＯＳ型半導体素子）の第１ゲート酸化膜と制御用ＭＯＳ型半導体素子の第２ゲート酸化膜の厚さとを独立に設定し、それぞれの素子のしきい値電圧を独立に設定することが可能となる。これにより、工程数の増加を抑え、出力段ＭＯＳ型半導体素子のゲートしきい値電圧が制御用ＭＯＳ型半導体素子のゲートしきい値電圧よりも大きいというゲートしきい値電圧の関係を実現することが可能となる。
【００８２】
以上において各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明では、第１ゲート酸化膜と第２ゲート酸化膜とを別工程で形成することができればよく、縦型トレンチゲートＭＯＳ型半導体素子のゲート電極を形成するためのトレンチ内部へのポリシリコン膜を埋め込む工程と、制御用ＭＯＳ型半導体素子のゲート電極を形成するためのポリシリコン膜を堆積する工程とを同一工程で行ってもよい。
【産業上の利用可能性】
【００８３】
以上のように、本発明にかかる半導体装置の製造方法は、トレンチゲート半導体素子とプレーナゲート半導体素子とが同一半導体基板上に形成されたパワー半導体装置に有用である。
【符号の説明】
【００８４】
１  ドレイン電極膜
２  ｎ+型半導体基板またはｎ+型エピタキシャル半導体層
３  ｎ-型エピタキシャル半導体層
４  ｐ-ウェル領域
５  ｐ型チャネル拡散領域
６  ゲート電極
６ａ，６ｂ  ポリシリコン膜
６ｃ  ポリシリコン配線
７ａ  第１ゲート酸化膜
７ｂ  第２ゲート酸化膜
８  ｐ+型領域（ｐ+型ソース領域またはｐ+型ドレイン領域）
９  ｎ+型領域（ｎ+型ソース領域またはｎ+型ドレイン領域）
１０  ｐ+型コンタクト領域
１１  ＬＯＣＯＳ酸化膜
１２ａ〜１２ｄ  電極膜（ドレイン電極膜、ソース電極膜）
１２ｅ  ソース電極膜
１２ｆ  メタル配線
１３、１４  ソース電極膜またはドレイン電極膜
１８  層間絶縁膜
１９  ｎ-型オフセットドレイン領域
２１  縦型トレンチゲートＭＯＳＦＥＴ領域
２２  横型プレーナゲートＭＯＳＦＥＴ領域
２２ａ  横型プレーナゲートｎチャネルＭＯＳＦＥＴ領域
２２ｂ  横型プレーナゲートｐチャネルＭＯＳＦＥＴ領域
２３  接合終端領域
３１  マスク酸化膜
３２  レジスト
３３  トレンチ
３４  バッファ酸化膜
３５  シリコン窒化膜
３６  ｎ-拡散領域
３７  ｐ-拡散領域
４１  ｐ+型半導体層
１０１  縦型トレンチゲートパワーＩＣ
１０２  出力段ＭＯＳＦＥＴ
１０３  制御回路部
１０４  ゲート入力端子
１０５  ドレイン端子
１０６  ソース端子
１０７  プルダウン用ＭＯＳＦＥＴ
１０８  駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０−１】
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【図１０−２】
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【図１１−１】
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【図１１−２】
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【図１２】
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【図１３】
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【国際調査報告】
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