(57)【要約】  本発明は、低いオン抵抗と高い耐圧を有する半導体装置及びその製造方法の提供を目的とする。本発明の半導体装置は、基板１と、基板１上に形成された第１の層とを備え、第１の層は、表面から基板１に接する裏面に亘って配置されエピタキシャル成長で形成されたｎドリフト層３と、表面から所定の深さに亘って、ｎドリフト層３と離間して配置された絶縁層５と、表面から所定の深さに亘って絶縁層５とｎドリフト層３に接し且つ挟まれて配置された第２導電型のｐ層６とを備え、ｐ層６の不純物濃度は、表面から深さ方向に向かって低下する。
2013161116.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の層とを備え、
前記第１の層は、
表面から前記半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、
前記表面から所定の深さに亘って、前記ドリフト層と離間して配置された絶縁層と、
前記表面から前記所定の深さに亘って前記絶縁層と前記ドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域とを備え、
第１不純物領域の不純物濃度は、前記表面から深さ方向に向かって減少する、
半導体装置。
【請求項２】
第１不純物領域の不純物濃度は、表面から深さ方向に向かって中央部に濃度が一定の領域を有しながら減少する分布を有する、
請求項１に記載の半導体装置。
【請求項３】
前記第１の層の前記表面上に形成された電極をさらに備え、
前記電極は前記ドリフト層とショットキー接触し、前記第１不純物領域とオーミック接触する、
請求項２に記載の半導体装置。
【請求項４】
前記ドリフト層の前記表面に選択的に配置された第２導電型の第２不純物領域をさらに備える、
請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板はＳｉＣ基板である、
請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記半導体基板はＳｉＣ基板である、
請求項４に記載の半導体装置。
【請求項７】
前記ドリフト層の前記表面に選択的に設けられた第２導電型のベース領域と、
前記ベース領域の表面に前記ベース領域よりも高い不純物濃度で選択的に設けられた第２導電型のボディ領域と、
前記ベース領域の表面に前記ドリフト層よりも高い不純物濃度で選択的に設けられた第１導電型のソース層と、
前記ベース領域と前記ドリフト層に跨るように設けられたゲート酸化膜と、
前記ゲート酸化膜上に設けられたゲート電極と、
前記ソース層上に形成されたソース電極と、
前記半導体基板の裏面に形成されたドレイン電極と、をさらに備える、
請求項２に記載の半導体装置。
【請求項８】
前記ドリフト層は前記表面から所定の深さにまで選択的にトレンチが形成され、
前記ドリフト層の前記トレンチを挟む前記表面に選択的に設けられた第２導電型のベース領域と、
前記ベース領域の表面に前記ベース領域よりも高い不純物濃度で選択的に設けられた第２導電型のボディ領域と、
前記ベース領域の表面に前記ドリフト層よりも高い不純物濃度で選択的に設けられた第１導電型のソース層と、
前記トレンチ内に設けられたゲート酸化膜と、
前記トレンチ内において前記ゲート酸化膜上に設けられたゲート電極と、
前記ソース層上に形成されたソース電極と、
前記半導体基板の裏面に形成されたドレイン電極と、をさらに備える、
請求項２に記載の半導体装置。
【請求項９】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に第１導電型のドリフト層をエピタキシャル成長で形成する工程と、
（ｃ）前記ドリフト層に所定の深さの溝を形成する工程と、
（ｄ）前記溝の側壁に第２導電型の不純物を注入して、第２導電型の第１不純物領域を形成する工程と、
（ｅ）前記溝の内部に絶縁層を充填する工程とを備え、
前記工程（ｄ）は、前記溝の深さ方向に不純物密度が減少する前記第１不純物領域を形成する工程である、
半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）は、第１不純物領域の不純物濃度が、前記溝の深さ方向に向かって中央部に濃度が一定の領域を有しながら低下する分布を有するように前記第１不純物領域を形成する工程である、
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｄ）は、前記溝の深さ方向に対して斜めから前記第２導電型の不純物を注入する工程である、
請求項９に記載の半導体装置の製造方法。
【請求項１２】
（ｆ）前記工程（ｅ）の後、前記ドリフト層とショットキー接触し、前記第１不純物領域とオーミック接触された電極を形成する工程とを備える、
請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）は、前記溝をテーパー形状に形成する工程であり、
（ｇ）前記工程（ｃ）と（ｄ）の間に、前記溝の底部近傍の側壁に第１導電型の不純物を前記半導体基板に対して垂直な方向から注入する工程をさらに備える、
請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）は、前記ドリフト層を貫通しない前記溝を形成する工程である、
請求項９に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｅ）は、複数回に分けて前記溝の内部に絶縁層を充填する工程であり、
前記工程（ｄ）は、前記工程（ｅ）と交互に繰り返し行われる、
請求項９に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ａ）は、ＳｉＣからなる前記半導体基板を準備する工程である、
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置のスーパージャンクション（ＳＪ）構造に関する。
【背景技術】
【０００２】
パワーデバイスのオン抵抗を小さくするためには、ドリフト層の不純物濃度を上げる必要がある。しかし、ドリフト層の不純物濃度が大きくなると電界強度が大きくなり、耐圧が減少する。このように、半導体の耐圧と抵抗値はトレードオフの関係にある。この関係を改善する構造として、ｐｎ接合を横方向に交互に配置したスーパージャンクション（Super Junction：ＳＪ）構造が提案されている。【０００３】
特許文献１では、ｎ型半導体層を選択的にエッチングして溝を形成し、当該溝の内部にｐ層をエピタキシャル成長させることによって、ＳＪ構造を形成することが示されている。【０００４】
また、特許文献２では、ｎ型半導体層を選択的にエッチングして溝を形成し、イオン注入法により溝の側面にｐ型半導体層を形成し、その後、溝を絶縁体層で埋めることによりＳＪ構造を形成する方法が示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０４２９９７号公報
【特許文献２】特開平１０−２２３８９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の方法によればＳＪ構造の形成にエピタキシャル工程を複数回経る必要があるため、多大な費用と時間を必要とするものであった。また、ＳｉＣ基板に対しては、複数回のエピタキシャル工程を安定的に行うことは困難であった。【０００７】
また、特許文献２の半導体装置ではｐ型半導体層の不純物濃度が一定であるため、ｎ型半導体層の電界強度の一様性は十分ではなく、耐圧をさらに改善する余地があった。【０００８】
本発明はこの問題に鑑み、さらに改善された低いオン抵抗と高い耐圧を有するＳＪ構造の半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板と、半導体基板上に形成された第１の層とを備え、第１の層は、表面から半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、表面から所定の深さに亘って、ドリフト層と離間して配置された絶縁層と、表面から所定の深さに亘って絶縁層とドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域とを備え、第１不純物領域の不純物濃度は、表面から深さ方向に向かって低下する。【００１０】
本発明に係る半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上に第１導電型のドリフト層をエピタキシャル成長で形成する工程と、（ｃ）ドリフト層に所定の深さの溝を形成する工程と、（ｄ）溝の側壁に第２導電型の不純物を注入して、第２導電型の第１不純物領域を形成する工程と、（ｅ）溝の内部に絶縁層を充填する工程とを備え、工程（ｄ）は、溝の深さ方向に不純物密度が減少する第１不純物領域を形成する工程である。
【発明の効果】
【００１１】
本発明に係る半導体装置は、半導体基板と、半導体基板上に形成された第１の層とを備え、第１の層は、表面から半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、表面から所定の深さに亘って、ドリフト層と離間して配置された絶縁層と、表面から所定の深さに亘って絶縁層とドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域とを備え、第１不純物領域の不純物濃度は、表面から深さ方向に向かって低下する。よって、低いオン抵抗と高い耐圧を有する半導体装置となる。【００１２】
本発明に係る半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上に第１導電型のドリフト層をエピタキシャル成長で形成する工程と、（ｃ）ドリフト層に所定の深さの溝を形成する工程と、（ｄ）溝の側壁に第２導電型の不純物を注入して、第２導電型の第１不純物領域を形成する工程と、（ｅ）溝の内部に絶縁層を充填する工程とを備え、工程（ｄ）は、溝の深さ方向に不純物密度が減少する第１不純物領域を形成する工程である。よって、低いオン抵抗と高い耐圧を実現するＳＪ構造を、１回のエッチング工程と１回のイオン注入工程で形成すると共に、第２不純物領域の濃度を一様に形成した場合と比べて耐圧が向上する。【００１３】
この発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る半導体装置の断面図である。
【図２】ｐ層の不純物濃度分布を示す図である。
【図３】本発明の半導体装置の電界強度分布を示す図である。
【図４】ｎドリフト層の電界強度分布を示す図である。
【図５】通常のＳＢＤと本発明の半導体装置で微分抵抗率を比較する図である。
【図６】本発明の半導体装置の電流密度−電圧特性を示す図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の変形例に係る半導体装置の断面図である。
【図１７】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１８】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２０】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２１】実施の形態３に係る半導体装置の断面図である。
【図２２】実施の形態４に係る半導体装置の断面図である。
【図２３】実施の形態５に係る半導体装置の断面図である。
【図２４】前提技術に係る半導体装置の断面図である。
【図２５】前提技術に係る半導体装置の電界強度分布を示す図である。
【発明を実施するための形態】
【００１５】
＜Ａ．前提技術＞
図２４は、本発明の前提技術の半導体装置としてのショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ：ＳＢＤ）の断面図である。前提技術のＳＢＤは、基板１と、カソード電極１１と、ｎドリフト層３と、ｐ層６と、アノード電極９を備えている。基板１はｎ＋型の基板であり、例えば炭化珪素（ＳｉＣ）基板が用いられる。基板１の下面にはカソード電極１１が形成される。基板１上には、ｎドリフト層３とｐ層６が横方向に順に形成されたＳＪ構造が存在する。ｎドリフト層３、ｐ層６の厚みは全てＴ１であり、これらの層の上にはアノード電極９が形成されている。アノード電極９はｎドリフト層３とショットキー接触し、ｐ層６とオーミック接触している。ｐ層６のｐ型不純物濃度は深さ方向に一定である。
【００１６】
図２５は、図２４に示した前提技術のＳＢＤにおいて、アノード電極９−カソード電極１１間に逆方向電圧を印加したときの、図中Ｄ部における電界強度分布のシミュレーション結果を示している。なお、ｎドリフト層３及びｐ層６の幅を１０μｍ、ｎドリフト層３及びｐ層６の厚みを２２μｍ、ｎドリフト層３の不純物濃度を１．５×１０１６／ｃｍ３、ｐ層６の不純物濃度を１×１０１７ｃｍ−３として計算した。図２５では、色の濃い領域ほど電界強度が強い領域であることを示している。ｎドリフト層３の中で、例えばｎドリフト層３とアノード電極９の界面などに局所的に電界が高い部分ができている。この部分には、逆方向電圧２．５ｋＶを印加した時に２ＭＶ／ｃｍの電界がかかり、ＳＪ構造の特徴であるドリフト層全体に均一に電界を分布させ、耐圧を確保することが出来ていない。
【００１７】
そこで実施の形態１では、以下に示すようにｐ層６の不純物濃度に深さ方向の分布を持たせることによって、逆方向電圧印加時に電界がドリフト層全体により均一に分布するようにする。
【００１８】
＜Ｂ．実施の形態１＞
＜Ｂ−１．構成＞
図１は、実施の形態１に係る半導体装置としてのショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ：ＳＢＤ）の断面図である。本実施の形態のＳＢＤは、基板１と、カソード電極１１と、ｎドリフト層３と、絶縁層５と、ｐ層６と、アノード電極９を備えている。
【００１９】
基板１はｎ＋型の基板であり、例えば炭化珪素（ＳｉＣ）基板が用いられる。基板１の下面にはカソード電極１１が形成される。基板１上には、ｎドリフト層３と絶縁層５が離間して形成され、さらに絶縁層５を両側面から挟みこみ、絶縁層５とｎドリフト層３の間を埋めるようにしてｐ層６が形成される。ｎドリフト層３、ｐ層６、絶縁層５の厚みは全てＴ１であり、これらの層の上にはアノード電極９が形成されている。アノード電極９はｎドリフト層３とショットキー接触し、ｐ層６とオーミック接触している。
【００２０】
すなわち、実施の形態１のショットキーバリアダイオードは、基板１上に第１の層として、ｎドリフト層３、ｐ層６、絶縁層５が横方向に順に形成されたＳＪ構造を有している。とりわけ図１では、ｎドリフト層３、ｐ層６、絶縁層５、ｐ層６がこの順で横方向に複数回繰り返された構造を示しているが、繰り返し回数は特に限定しない。寸法例として、ｎドリフト層３の幅Ｌ１を１０μｍ、ｐ層６の幅Ｌ２を０．５μｍ、絶縁層５の幅Ｌ３を１０μｍとし、これらの層の厚みＴ１を２２μｍとする。
【００２１】
図２（ａ）は、図１のＡ部拡大図であり、絶縁層５、ｐ層６、及びｎドリフト層３を示している。図２（ｂ）は、図２（ａ）のＢ−Ｂ’に沿ったｙ軸方向におけるｐ層６の不純物濃度分布を示している。ｐ層６の不純物濃度は、ｎドリフト層３の表面から基板１側（裏面側）に向かって平坦な領域をもちながら低下する分布を有している。ｐ層６の不純物濃度は、最も多いところで１×１０１７ｃｍ−３オーダー程度なら良く、最も低いところで０ｃｍ−３となる。またその分布は、基板１側で最も濃く、中部で基板１側の７〜８割程度の濃度で、最下部で０ｃｍ−３に向かうような分布であれば、分布の幅を多少持たせても、電界強度の一様性を改善可能であり、耐圧が向上する。
【００２２】
＜Ｂ−２．動作、特性＞
次に、図１に示したＳＢＤの動作を簡単に説明する。アノード電極９−カソード電極１１間に順方向電圧が印加されると、ｎドリフト層３とｐ層６との接合部における空乏層が収縮し、アノード電極９とカソード電極１１との間に電流経路が生じて電流が流れる。また、後述するようにＳＪ構造にすることで十分な耐圧を確保できるので、ｎドリフト層３の不純物濃度を高く出来る。このため、電流経路の電気抵抗を低く設定できる。
【００２３】
次に、アノード電極９−カソード電極１１間に逆方向電圧が印加されると、アノード電極９とｎドリフト層３との接触部におけるショットキー障壁によって電流が制御されると共に、ｎドリフト層３とｐ層６との接合部における空乏層が拡大し、結果的にｎドリフト層３は幅方向の全体に亘って空乏層化される。この結果、逆方向の電流は遮断され、高い耐圧が実現する。
【００２４】
図３は、アノード電極９−カソード電極１１間に逆方向電圧３．３ｋＶを印加したときの、図１のＡ部における電界強度分布と等電位線を示している。なお、ｎドリフト層３及び絶縁層５の幅を１０μｍ、ｐ層６の幅を０．５μｍとし、各層の厚みを２２μｍとしてシミュレーションを行った。しかし、ｎドリフト層３と絶縁層５はそれぞれ左右対称な電界強度分布を有するので、図３にはｎドリフト層３と絶縁層５の電界強度分布をそれぞれ幅５μｍだけ示している。ｎドリフト層３の不純物濃度は１．５×１０１６／ｃｍ３とする。図３では、色の濃い領域ほど電界強度が強い領域であることを示している。ｎドリフト層３の中では、ｐ層６との境界部と図３のＣ−Ｃ’軸上の上部が特に電界強度の強い領域となるが、いずれも２ＭＶ／ｃｍ以下である。
【００２５】
図４は、ｎ型ドリフト層３のＣ−Ｃ’軸に沿ったｙ軸方向（図３参照）の電界強度分布を示している。図４から、深さ４〜１６μｍの範囲で平坦な電界強度特性を示している。このため、素子を薄くし、ｎ型ドリフト層３の不純物濃度を高濃度化することが可能であり、定常損失を低減しつつ耐圧を向上することができる。
【００２６】
図５は、ＳＪ構造を有しない通常のＳＢＤにおける、耐圧と順方向の微分抵抗率（相対値）の関係を示しており、併せて３．３ｋＶの耐圧を有する本実施の形態のＳＢＤの微分抵抗率を四角点で示している。通常のＳＢＤでは３．３ｋＶの耐圧で３０程度の微分抵抗率を有するのに対し、本実施の形態では１２程度と微分抵抗率が大幅に低減されている。
【００２７】
図６は、本実施の形態のＳＢＤの順方向電流密度特性を示している。本実施の形態のＳＢＤではｐ層６が基板１の近傍にも存在するため、ＳＢＤモードからＰＮダイオードモードに変化する電圧値が通常のＪＢＳ（Junction Barrier Schottky diode）等に比べて非常に小さくなる特徴を持つ。この結果は突入電流耐量の向上に結びつく。
【００２８】
＜Ｂ−３．製造方法１＞
図７〜図１２に沿って、図１に示したＳＢＤの製造方法１を説明する。まず、ｎ＋型の基板１を用意し、その上にｎ型ドリフト層３をエピタキシャル成長させる（図７）。
【００２９】
次に、ｎドリフト層３上にマスク１３を形成する。マスク１３の材質は特に限定しないが、タンタルカーバイド（ＴａＣ）、窒化アルミニウム（ＡｌＮ）やダイヤモンドその他の材料を用いることが出来る。そして、リソグラフィ法を用いて開口パターンをマスク１３に形成し、マスク１３を用いてｎドリフト層３をＲＩＥにより部分的に除去する。この結果、図８に示すようにｎドリフト層３を貫通する溝７が形成される。
【００３０】
その後、溝７の内周面について犠牲酸化処理を行う。例えば、１１５０℃で酸化を行う。これにより、ウェハ表面上に犠牲酸化膜が形成される。その後、希フッ酸により犠牲酸化膜をエッチング除去する。これにより、溝７の形成時にＲＩＥによるエッチングで生じたダメージが除去される。
【００３１】
次に、溝７から斜め回転イオン注入を実施することにより、溝の側壁にｐ層６を形成する（図９）。ここでは、イオン入射角度を変えながら斜め回転イオン注入を実施することにより、溝の側壁に任意の不純物濃度分布を持ったｐ層８を形成する。ウェハに垂直な方向からの仰角θを徐々に小さくしながらイオン注入を行うことにより、図２（ｂ）に示すような不純物濃度分布を持つｐ層６が形成される。これにより、逆方向電圧を印加したときの電界強度の一様性を改善できるため、耐圧が向上する。注入イオンはＢまたはＡｌであり、不純物濃度は、例えば最も大きい表面側で１×１０１７／ｃｍ３となるようにする。ｐ層６を形成した後、マスク１３を除去する。
【００３２】
次に、溝７を開口したパターンのマスク１４を形成し（図１０）、絶縁層５をスパッタ法により溝７の内部に形成する。その後、マスク１４を除去する（図１１）。
【００３３】
次に、犠牲酸化処理を行ってｎドリフト層３、ｐ層６、絶縁層５の表面を酸化膜で覆う。例えば、１１５０℃で酸化を行う。これによりウェハ表面上に犠牲酸化膜が形成される。その後、希フッ酸により犠牲酸化膜をエッチング除去する。
【００３４】
次に、スパッタリング法によりｎドリフト層３、ｐ層６、絶縁層５を覆うアノード電極９を形成する。アノード電極９には、ｎドリフト層３とショットキー接触可能で、ｐ層６とオーミック接触可能な材料であれば任意の材料を用いることが出来る。例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）などを用いることができる。また、基板１の裏面に、金属スパッタリングによりカソード電極１１を形成する（図１２）。
【００３５】
このようにして、図１に示す構成のＳＢＤを、複数回のエピタキシャル工程やエッチング工程を実施することなく、１度のエッチング工程とイオン注入工程により簡単に実現できる。
【００３６】
＜Ｂ−４．製造方法２＞
次に、図１３〜１５に沿って、図１に示したＳＢＤの製造方法２を説明する。図８に示す工程までは製造方法１と同様にして、ｎドリフト層３に溝７を形成する。その後、溝７の底部近傍の側壁に低ドーズ条件で斜めイオン注入を行う（図１３）。次に、溝７の半分ほどの高さまで絶縁層５を形成し、溝７の側壁に中ドーズ条件で斜めイオン注入を行う（図１４）。さらに、溝７の２／３ほどの高さまで絶縁層５を形成し、溝７の側壁に高ドーズ条件で斜めイオン注入を行う（図１５）。このように、絶縁層５の形成と溝７の側壁へのイオン注入を交互に繰り返し行い、繰り返す度にイオン注入のドーズ量を増やすことにより、深さ方向に不純物濃度の分布を有するｐ層６を形成することが出来る。ｐ層６と絶縁層５の形成工程以外は製造方法１と同様であるので、説明を省略する。
【００３７】
＜Ｂ−５．変形例＞
なお、上記の製造方法１，２では、ｎドリフト層３を貫通する溝７を形成しているので、基板１とｎドリフト層３の材料の違いを利用して制御性良く溝７を形成することが可能である。しかし、溝７はｎドリフト層３の途中までの深さとすることにより、図１６に示す構造のＳＢＤを形成しても良い。溝７の深さをｎドリフト層３の途中までとする場合には、エッチング時間を短縮でき、コスト低減が可能である。
【００３８】
＜Ｂ−６．効果＞
本実施の形態の半導体装置は、基板１（半導体基板）と、基板１上に形成された第１の層とを備える。第１の層は、表面から基板１に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のｎドリフト層３（ドリフト層）と、前記表面から所定の深さに亘ってｎドリフト層３と離間して配置された絶縁層５と、前記表面から所定の深さに亘って絶縁層５とｎドリフト層３に接し且つ挟まれて配置された第２導電型のｐ層６（第１不純物領域）とを備え、ｐ層６の不純物濃度は、前記表面から深さ方向に向かって減少する。これにより、一定の不純物濃度でｐ層６を形成した場合に比べて、逆方向電圧印加時の電界強度をより一様にすることが可能となり、耐圧が向上する。
【００３９】
また、ｐ層６（第１不純物領域）の不純物濃度は、前記表面から深さ方向に向かって中央部で濃度が一定の領域を有しながら減少する分布を有する。これにより、一定の不純物濃度でｐ層６を形成した場合に比べて、逆方向電圧印加時の電界強度をより一様にすることが可能となり、耐圧が向上する。
【００４０】
また、本実施の形態の半導体装置は、第１の層の表面上に形成されたアノード電極９をさらに備え、アノード電極９はｎドリフト層３とショットキー接触し、ｐ層６とオーミック接触する。よって、逆方向電圧印加時の電界強度がｎドリフト層３内で一様な、高耐圧のＳＢＤとなる。
【００４１】
また、基板１にＳｉＣ基板を用いる場合には、耐圧を保持するための第１の層をより薄く形成することが可能であるので、より低オン抵抗にすることが可能である。
【００４２】
本実施の形態の第１の半導体装置の製造方法は、（ａ）基板１（半導体基板）を準備する工程と、（ｂ）基板１上に第１導電型のｎドリフト層３（ドリフト層）をエピタキシャル成長で形成する工程と、（ｃ）ｎドリフト層３に所定の深さの溝７を形成する工程と、（ｄ）溝７の側壁に第２導電型の不純物を注入して、第２導電型のｐ層６（第１不純物領域）を形成する工程と、（ｅ）溝７の内部に絶縁層５を充填する工程とを備える。よって、複数のエピタキシャル工程を経ることなく、１度のエッチング工程とイオン注入工程により、簡単にｎドリフト層３、ｐ層６、絶縁層５からなるＳＪ構造を形成することが出来る。また、工程（ｄ）では、溝７の深さ方向に不純物濃度が減少するｐ層６（第１不純物領域）を形成するので、一定の不純物濃度でｐ層６を形成した場合に比べて、逆方向電圧印加時の電界強度をより一様にすることが可能となり、耐圧が向上する。
【００４３】
また、工程（ｄ）では、ｐ層６（第１不純物領域）の不純物濃度が、溝７の深さ方向に向かって中央部に濃度が一定の領域を有しながら低下する分布を有するようにｐ層６を形成するので、一定の不純物濃度でｐ層６を形成した場合に比べて、逆方向電圧印加時の電界強度をより一様にすることが可能となり、半導体装置の耐圧が向上する。
【００４４】
また、工程（ｄ）では、溝７の深さ方向に対して斜めから第２導電型の不純物を注入することにより、溝７の側壁にｐ層６が形成される。また、注入角度を変化させながら注入することによって、深さ方向に不純物濃度の分布を持たせてｐ層６を形成することが可能になる。
【００４５】
また、（ｆ）工程（ｅ）の後、ｎドリフト層３とショットキー接触し、ｐ層６とオーミック接触されたアノード電極９（電極）を形成する工程とを備えるので、低オン抵抗かつ耐圧の高いショットキーバリアダイオードを製造できる。
【００４６】
また、工程（ｃ）では、ｎドリフト層３を貫通しない溝７を形成するので、エッチング時間を短縮でき、コスト低減が可能である。
【００４７】
また、工程（ｅ）は、複数回に分けて溝７の内部に絶縁層５を充填する工程であり、工程（ｄ）は工程（ｅ）と交互に繰り返し行われる。工程（ｅ）におけるイオン注入のドーズ量を繰り返す度に増やすことによって、ｐ層６を深さ方向に不純物濃度の分布を持たせて形成することが出来る。
【００４８】
また、基板１にＳｉＣ基板を用いる場合には、複数回のエピタキシャル工程を安定的に行う事が困難であるところ、本実施の形態の半導体装置の製造方法では１度のエッチング工程とイオン注入工程により、安定的にＳＪ構造を形成することが可能である。
【００４９】
＜Ｃ．実施の形態２＞
＜Ｃ−１．構造、製造方法＞
図２０は、実施の形態２に係る半導体装置としてのＳＢＤの構成を示す断面図である。絶縁層５がテーパー形状となっている他は、図１に示す実施の形態１のＳＢＤと同様である。
【００５０】
以下、図１７〜２０に沿って、図１に示すＳＢＤの実施の形態２の製造方法を説明する。ｎ＋型の基板１に、ｎ型ドリフト層３をエピタキシャル成長させる。次に、ｎドリフト層３上にマスク１３を形成する。そして、リソグラフィ法を用いて開口パターンをマスク１３に形成し、マスク１３を用いて、底部から表面側にかけて開口が大きくなるテーパー形状の溝１７を形成する（図１７）。溝１７のテーパー形状はマスク１３に対するサイドエッチングによって形成され、テーパー角度は数度から３０度程度とする。
【００５１】
次に、マスク１３を用いてＮもしくはＰをウェハに対して垂直にイオン注入し、溝１７の底部近傍の側壁にｎ＋層１８を形成する（図１８）。
【００５２】
この後、マスク１３を除去してからｐ型不純物としてＢもしくはＡｌをイオン注入し、ｐ層６を形成する（図１９）。ｎ＋層１８に対してｐ型不純物をイオン注入した領域では、ｎ層３に対してｐ型不純物をイオン注入した領域と比べて不純物濃度が小さくなる。そのため、斜めイオン注入をすることなく、不純物濃度がｎドリフト層３の表面から基板１側に向かって平坦な領域を持ちながら低下している分布を持つｐ層６を形成できる。これにより、電界強度の一様性を改善できるため耐圧を向上でき、安定なＳＪ構造を作製できる。
【００５３】
その後、ｎドリフト層３の上面からｐ層６を除去し、実施の形態１の製造方法と同様にしてアノード電極９とカソード電極１１を形成する（図２０）。
【００５４】
＜Ｃ−２．効果＞
本実施の形態の半導体装置の製造方法では、工程（ｃ）で溝７をテーパー形状に形成し、工程（ｃ）とｐ層６を形成する工程（ｄ）の間に、（ｇ）溝７の底部近傍の側壁に第１導電型の不純物を基板１に対して垂直な方向から注入する工程を備えるので、注入角度を制御して斜め注入を行わなくても、深さ方向に不純物濃度が減少するｐ層６を形成できる。
【００５５】
＜Ｄ．実施の形態３＞
＜Ｄ−１．構造＞
図２１は、実施の形態３に係る半導体装置としてのＪＢＳの断面図である。実施の形態３に係るＪＢＳは、図１に示す実施の形態１に係るＳＢＤの構成において、ｎドリフト層３の表面にｐ層６が選択的に形成されている。ＳＪ構造に加えてＪＢＳ構造を採用することにより、逆方向電圧を印加したときにｐ層１６から空乏層が広がるので、電界強度をより一様にすることができ、リーク電流が低減する。
【００５６】
＜Ｄ−２．効果＞
本実施の形態の半導体装置は、実施の形態１の半導体装置の構成に加えて、ｎドリフト層３（ドリフト層）の表面に選択的に配置された第２導電型のｐ層１６（第２不純物領域）をさらに備えたＪＢＳである。逆方向電圧の印加時にはｐ層１６からもｎドリフト層３に空乏層が広がるため、電界強度をより一様にすることができ、リーク電流が低減する。
【００５７】
また、基板１にＳｉＣ基板を用いる場合には、耐圧を保持するための第１の層をより薄く形成することが可能であるので、より低オン抵抗にすることが可能である。
【００５８】
＜Ｅ．実施の形態４＞
＜Ｅ−１．構造＞
図２２は、実施の形態４に係る半導体装置としてのＭＯＳ（Metal Oxide Semiconductor）の断面図である。実施の形態４に係るＭＯＳは、図１に示す実施の形態１に係るＳＪ構造を適用したＭＯＳであり、従来のＭＯＳに比べて十分な耐圧を確保できるので、ｎドリフト層３の不純物濃度を高く出来る。このため、電流経路の電気抵抗を低く設定できる。
【００５９】
実施の形態４のＭＯＳは、図１に示したＳＢＤの構造において、ｎドリフト層３の表面にｐベース領域２１、ｐボディ領域２２、ｎ＋ソース層２３が設けられ、アノード電極９に代えてソース電極２４を、カソード電極１１に代えてドレイン電極２５をそれぞれ設けたものである。また、ｎ＋ソース層２３、ｐベース領域２１、ｎドリフト層３上に亘って、ゲート酸化膜１９を介してゲート電極２７が設けられる。ゲート電極２７とソース電極２４は層間絶縁膜２０により絶縁される。
【００６０】
＜Ｅ−２．効果＞
本実施の形態のＭＯＳは、ｎドリフト層３の表面に選択的に設けられたｐベース領域２１と、ｐベース領域２１の表面にｐベース領域２１よりも高い不純物濃度で選択的に設けられたｐボディ領域２２と、ｐベース領域２１の表面にｎドリフト層３よりも高い不純物濃度で選択的に設けられたｎ＋ソース層２３と、ｐベース領域２１を跨るように設けられたゲート酸化膜１９と、ゲート酸化膜１９上に設けられたゲート電極２７と、ｎ＋ソース層２３上に形成されたソース電極２４と、基板１の裏面に形成されたドレイン電極２５と、を備える。このようなＭＯＳ構造に実施の形態１のＳＪ構造を適用することにより十分な耐圧を確保できるので、ｎドリフト層３の不純物濃度を高くすることが可能で、電流経路の電気抵抗を低く設定できる。
【００６１】
＜Ｆ．実施の形態５＞
＜Ｆ−１．構造＞
図２３は、実施の形態５に係る半導体装置としてのトレンチＭＯＳの断面図である。実施の形態５に係るトレンチＭＯＳは、図１に示す実施の形態１に係るＳＪ構造を適用したトレンチＭＯＳであり、従来のトレンチＭＯＳに比べて十分な耐圧を確保できるので、ｎドリフト層３の不純物濃度を高く出来る。このため、電流経路の電気抵抗を低く設定できる。
【００６２】
実施の形態５のトレンチＭＯＳは、図２３に示した実施の形態４のＭＯＳにおいて、ゲート電極２７をトレンチゲートに変更したものである。すなわち、ｎドリフト層３には表面から所定の深さにまでトレンチ２６が形成され、トレンチ２６を挟むｎドリフト層３の表面には、ｐベース領域２１が選択的に形成される。ｐベース領域２１の表面には、ｐベース領域２１よりも高い不純物濃度でｐボディ領域２２が、ｎドリフト層３よりも高い不純物濃度でｎ＋ソース層２３がそれぞれ選択的に設けられる。ｎ＋ソース層２３はトレンチ２６に隣接して設けられる。トレンチ内２６にはゲート酸化膜１９が設けられ、ゲート酸化膜１９上にはトレンチ２６に埋め込むようにしてゲート電極２７が設けられる。これ以外の構成は実施の形態４のＭＯＳと同様である。
【００６３】
＜Ｆ−２．効果＞
本実施の形態の半導体装置であるトレンチＭＯＳでは、ｎドリフト層３の表面から所定の深さにまで選択的にトレンチ２６が形成され、ｎドリフト層３のトレンチ２６を挟む表面に選択的に設けられた第２導電型のｐベース領域２１と、ｐベース領域２１の表面にｐベース領域２１よりも高い不純物濃度で選択的に設けられた第２導電型のｐボディ領域２２と、ｐベース領域２１の表面にｎドリフト層３よりも高い不純物濃度で選択的に設けられた第１導電型のｎ＋ソース層２３と、トレンチ２６内に設けられたゲート酸化膜１９と、トレンチ２６内においてゲート酸化膜１９上に設けられたゲート電極２７と、ｎ＋ソース層２３上に形成されたソース電極２４と、基板１の裏面に形成されたドレイン電極２５を備える。このようなトレンチＭＯＳ構造に実施の形態１のＳＪ構造を適用することによりチャンネル抵抗、ＪＦＥＴ抵抗だけでなくドリフト抵抗も耐圧を保ったまま低減できるため、より低損失にできる。
【００６４】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【００６５】
この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００６６】
１  基板、３  ｎドリフト層、５  絶縁層、６  ｐ層、７，１７  溝、９  アノード電極、１１  カソード電極、１３，１４  マスク、１６  ｐ層、１８  ｎ＋層、１９  ゲート酸化膜、２０  ｎ＋ソース層、２１  ｐベース領域、２２  ｐボディ領域、２３  ｎ＋ソース層、２４  ソース電極、２５  ドレイン電極、２６  トレンチ、２７  ゲート電極。
【図１】
2013161116.tif 000003
【図２】
2013161116.tif 000004
【図３】
2013161116.tif 000005
【図４】
2013161116.tif 000006
【図５】
2013161116.tif 000007
【図６】
2013161116.tif 000008
【図７】
2013161116.tif 000009
【図８】
2013161116.tif 000010
【図９】
2013161116.tif 000011
【図１０】
2013161116.tif 000012
【図１１】
2013161116.tif 000013
【図１２】
2013161116.tif 000014
【図１３】
2013161116.tif 000015
【図１４】
2013161116.tif 000016
【図１５】
2013161116.tif 000017
【図１６】
2013161116.tif 000018
【図１７】
2013161116.tif 000019
【図１８】
2013161116.tif 000020
【図１９】
2013161116.tif 000021
【図２０】
2013161116.tif 000022
【図２１】
2013161116.tif 000023
【図２２】
2013161116.tif 000024
【図２３】
2013161116.tif 000025
【図２４】
2013161116.tif 000026
【図２５】
2013161116.tif 000027
【手続補正書】
【提出日】平成26年8月20日(2014.8.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳｉＣ基板である半導体基板と、
前記半導体基板上に形成された第１の層とを備え、
前記第１の層は、
表面から前記半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、
前記表面から所定の深さに亘って、前記ドリフト層と離間して配置された絶縁層と、
前記表面から前記所定の深さに亘って前記絶縁層と前記ドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域と、
前記第１の層の前記表面上に形成され、前記ドリフト層とショットキー接触し、前記第１不純物領域とオーミック接触する電極とを備え、
第１不純物領域の不純物濃度は、前記表面から深さ方向に向かって減少する、
半導体装置。
【請求項２】
第１不純物領域の不純物濃度は、表面から深さ方向に向かって中央部に濃度が一定の領域を有しながら減少する分布を有する、
請求項１に記載の半導体装置。
【請求項３】
前記ドリフト層の前記表面に選択的に配置された第２導電型の第２不純物領域をさらに備える、
請求項１又は２に記載の半導体装置。
【請求項４】
ＳｉＣ基板である半導体基板と、
前記半導体基板上に形成された第１の層とを備え、
前記第１の層は、
表面から前記半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、
前記表面から所定の深さに亘って、前記ドリフト層と離間して配置された絶縁層と、
前記表面から前記所定の深さに亘って前記絶縁層と前記ドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域とを備え、
前記ドリフト層の前記表面に選択的に設けられた第２導電型のベース領域と、
前記ベース領域の表面に前記ベース領域よりも高い不純物濃度で選択的に設けられた第２導電型のボディ領域と、
前記ベース領域の表面に前記ドリフト層よりも高い不純物濃度で選択的に設けられた第１導電型のソース層と、
前記ベース領域と前記ドリフト層に跨るように設けられたゲート酸化膜と、
前記ゲート酸化膜上に設けられたゲート電極と、
前記ソース層上に形成されたソース電極と、
前記半導体基板の裏面に形成されたドレイン電極と、をさらに備え、
第１不純物領域の不純物濃度は、前記表面から深さ方向に向かって減少する、
半導体装置。
【請求項５】
ＳｉＣ基板である半導体基板と、
前記半導体基板上に形成された第１の層とを備え、
前記第１の層は、
表面から前記半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、
前記表面から所定の深さに亘って、前記ドリフト層と離間して配置された絶縁層と、
前記表面から前記所定の深さに亘って前記絶縁層と前記ドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域とを備え、
前記ドリフト層は前記表面から所定の深さにまで選択的にトレンチが形成され、
前記ドリフト層の前記トレンチを挟む前記表面に選択的に設けられた第２導電型のベース領域と、
前記ベース領域の表面に前記ベース領域よりも高い不純物濃度で選択的に設けられた第２導電型のボディ領域と、
前記ベース領域の表面に前記ドリフト層よりも高い不純物濃度で選択的に設けられた第１導電型のソース層と、
前記トレンチ内に設けられたゲート酸化膜と、
前記トレンチ内において前記ゲート酸化膜上に設けられたゲート電極と、
前記ソース層上に形成されたソース電極と、
前記半導体基板の裏面に形成されたドレイン電極と、をさらに備え、
第１不純物領域の不純物濃度は、前記表面から深さ方向に向かって減少する、
半導体装置。
【請求項６】
（ａ）ＳｉＣ基板である半導体基板を準備する工程と、
（ｂ）前記半導体基板上に第１導電型のドリフト層をエピタキシャル成長で形成する工程と、
（ｃ）前記ドリフト層に所定の深さの溝を形成する工程と、
（ｄ）前記溝の側壁に第２導電型の不純物を注入して、第２導電型の第１不純物領域を形成する工程と、
（ｅ）前記溝の内部に絶縁層を充填する工程とを備え、
前記工程（ｄ）は、前記溝の深さ方向に不純物密度が減少する前記第１不純物領域を形成する工程である、
半導体装置の製造方法。
【請求項７】
前記工程（ｄ）は、前記溝の深さ方向に対して斜めから前記第２導電型の不純物を注入する工程である、
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｃ）は、前記溝をテーパー形状に形成する工程であり、
（ｇ）前記工程（ｃ）と（ｄ）の間に、前記溝の底部近傍の側壁に第１導電型の不純物を前記半導体基板に対して垂直な方向から注入する工程をさらに備える、
請求項６に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）は、前記ドリフト層を貫通しない前記溝を形成する工程である、
請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）は、複数回に分けて前記溝の内部に絶縁層を充填する工程であり、
前記工程（ｄ）は、前記工程（ｅ）と交互に繰り返し行われる、
請求項６に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る第１の半導体装置は、ＳｉＣ基板である半導体基板と、半導体基板上に形成された第１の層とを備え、第１の層は、表面から半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、表面から所定の深さに亘って、ドリフト層と離間して配置された絶縁層と、表面から所定の深さに亘って絶縁層とドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域と、第１の層の表面上に形成され、ドリフト層とショットキー接触し、第１不純物領域とオーミック接触する電極とを備え、第１不純物領域の不純物濃度は、表面から深さ方向に向かって低下する。
また、本発明に係る第２の半導体装置は、ＳｉＣ基板である半導体基板と、半導体基板上に形成された第１の層とを備え、第１の層は、表面から半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、表面から所定の深さに亘って、ドリフト層と離間して配置された絶縁層と、表面から所定の深さに亘って絶縁層とドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域とを備え、ドリフト層の表面に選択的に設けられた第２導電型のベース領域と、ベース領域の表面にベース領域よりも高い不純物濃度で選択的に設けられた第２導電型のボディ領域と、ベース領域の表面にドリフト層よりも高い不純物濃度で選択的に設けられた第１導電型のソース層と、ベース領域とドリフト層に跨るように設けられたゲート酸化膜と、ゲート酸化膜上に設けられたゲート電極と、ソース層上に形成されたソース電極と、半導体基板の裏面に形成されたドレイン電極と、をさらに備え、第１不純物領域の不純物濃度は、表面から深さ方向に向かって減少する。
また、本発明に係る第３の半導体装置は、ＳｉＣ基板である半導体基板と、半導体基板上に形成された第１の層とを備え、第１の層は、表面から半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、表面から所定の深さに亘って、ドリフト層と離間して配置された絶縁層と、表面から所定の深さに亘って絶縁層とドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域とを備え、ドリフト層は表面から所定の深さにまで選択的にトレンチが形成され、ドリフト層のトレンチを挟む表面に選択的に設けられた第２導電型のベース領域と、ベース領域の表面にベース領域よりも高い不純物濃度で選択的に設けられた第２導電型のボディ領域と、ベース領域の表面にドリフト層よりも高い不純物濃度で選択的に設けられた第１導電型のソース層と、トレンチ内に設けられたゲート酸化膜と、トレンチ内においてゲート酸化膜上に設けられたゲート電極と、ソース層上に形成されたソース電極と、半導体基板の裏面に形成されたドレイン電極と、をさらに備え、第１不純物領域の不純物濃度は、表面から深さ方向に向かって減少する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明に係る半導体装置の製造方法は、（ａ）ＳｉＣ基板である半導体基板を準備する工程と、（ｂ）半導体基板上に第１導電型のドリフト層をエピタキシャル成長で形成する工程と、（ｃ）ドリフト層に所定の深さの溝を形成する工程と、（ｄ）溝の側壁に第２導電型の不純物を注入して、第２導電型の第１不純物領域を形成する工程と、（ｅ）溝の内部に絶縁層を充填する工程とを備え、工程（ｄ）は、溝の深さ方向に不純物密度が減少する第１不純物領域を形成する工程である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明に係る第１の半導体装置は、ＳｉＣ基板である半導体基板と、半導体基板上に形成された第１の層とを備え、第１の層は、表面から半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、表面から所定の深さに亘って、ドリフト層と離間して配置された絶縁層と、表面から所定の深さに亘って絶縁層とドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域と、第１の層の表面上に形成され、ドリフト層とショットキー接触し、第１不純物領域とオーミック接触する電極とを備え、第１不純物領域の不純物濃度は、表面から深さ方向に向かって低下する。よって、低いオン抵抗を有し、逆方向電圧印加時の電界強度がドリフト層内で一様な、高耐圧のＳＢＤとなる。
また、本発明に係る第２の半導体装置は、ＳｉＣ基板である半導体基板と、半導体基板上に形成された第１の層とを備え、第１の層は、表面から半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、表面から所定の深さに亘って、ドリフト層と離間して配置された絶縁層と、表面から所定の深さに亘って絶縁層とドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域とを備え、ドリフト層の表面に選択的に設けられた第２導電型のベース領域と、ベース領域の表面にベース領域よりも高い不純物濃度で選択的に設けられた第２導電型のボディ領域と、ベース領域の表面にドリフト層よりも高い不純物濃度で選択的に設けられた第１導電型のソース層と、ベース領域とドリフト層に跨るように設けられたゲート酸化膜と、ゲート酸化膜上に設けられたゲート電極と、ソース層上に形成されたソース電極と、半導体基板の裏面に形成されたドレイン電極と、をさらに備え、第１不純物領域の不純物濃度は、表面から深さ方向に向かって減少する。このような構造によって十分な耐圧を確保できるので、ドリフト層の不純物濃度を高くすることが可能で、電流経路の電気抵抗を低く設定できる。
また、本発明に係る第３の半導体装置は、ＳｉＣ基板である半導体基板と、半導体基板上に形成された第１の層とを備え、第１の層は、表面から半導体基板に接する裏面に亘って配置されエピタキシャル成長で形成された第１導電型のドリフト層と、表面から所定の深さに亘って、ドリフト層と離間して配置された絶縁層と、表面から所定の深さに亘って絶縁層とドリフト層に接し且つ挟まれて配置された第２導電型の第１不純物領域とを備え、ドリフト層は表面から所定の深さにまで選択的にトレンチが形成され、ドリフト層のトレンチを挟む表面に選択的に設けられた第２導電型のベース領域と、ベース領域の表面にベース領域よりも高い不純物濃度で選択的に設けられた第２導電型のボディ領域と、ベース領域の表面にドリフト層よりも高い不純物濃度で選択的に設けられた第１導電型のソース層と、トレンチ内に設けられたゲート酸化膜と、トレンチ内においてゲート酸化膜上に設けられたゲート電極と、ソース層上に形成されたソース電極と、半導体基板の裏面に形成されたドレイン電極と、をさらに備え、第１不純物領域の不純物濃度は、表面から深さ方向に向かって減少する。このような構造により、チャンネル抵抗、ＪＦＥＴ抵抗だけでなくドリフト抵抗も耐圧を保ったまま低減できるため、より低損失にできる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明に係る半導体装置の製造方法は、（ａ）ＳｉＣ基板である半導体基板を準備する工程と、（ｂ）半導体基板上に第１導電型のドリフト層をエピタキシャル成長で形成する工程と、（ｃ）ドリフト層に所定の深さの溝を形成する工程と、（ｄ）溝の側壁に第２導電型の不純物を注入して、第２導電型の第１不純物領域を形成する工程と、（ｅ）溝の内部に絶縁層を充填する工程とを備え、工程（ｄ）は、溝の深さ方向に不純物密度が減少する第１不純物領域を形成する工程である。よって、低いオン抵抗と高い耐圧を実現するＳＪ構造を、１回のエッチング工程と１回のイオン注入工程で形成すると共に、第２不純物領域の濃度を一様に形成した場合と比べて耐圧が向上する。
【国際調査報告】
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