(57)【要約】  本発明を適用した１システムは、中央処理装置と通信を行うための第１の通信手段と、中央処理装置と接続可能なスロットを介して、他のデータ処理装置と通信を行うための第２の通信手段と、管理装置に中央処理装置からの割り込みを通知する割込通知手段と、を具備する半導体装置を備える。それにより、半導体装置は、他のデータ処理装置と通信を行う通信機能を持たない１システムに適用した場合、他のデータ処理装置を接続可能にする。
2013027297.tif 000002
【特許請求の範囲】
【請求項１】
中央処理装置を備えたデータ処理装置に搭載される半導体装置であって、
前記中央処理装置と通信を行うための第１の通信手段と、
前記中央処理装置と接続可能なスロットを介して、他のデータ処理装置と通信を行うための第２の通信手段と、
前記データ処理装置を管理する管理装置に前記中央処理装置からの割り込みを通知する割込通知手段と、
を具備することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記管理装置にエラーの発生を通知するためのエラー通知手段、を具備し、
前記割込通知手段、及び前記エラー通知手段はそれぞれ、前記管理装置に接続された複数の信号線のなかで割り当てられた異なる１つ以上の信号線を用いて、前記割り込み、及び前記エラーの通知を行う。
【請求項３】
請求項２記載の半導体装置と接続される管理装置であって、
前記複数の信号線のうちの何れかを介して送信される第１の信号を入力し第１の処理を行う第１の処理手段と、
前記複数の信号線のうちで予め定められた１つ以上の信号線を介して送信される第２の信号を入力し第２の処理を行う第２の処理手段と、
を具備することを特徴とする管理装置。
【請求項４】
請求項３記載の管理装置であって、
前記複数の信号線は、前記半導体装置の他に前記中央処理装置と接続され、該中央処理装置による前記第１の信号の送信に用いられ、
前記第１の処理手段は、前記１つ以上の信号線を介して送信された信号を受信した場合に、前記複数の信号線とは異なる他の信号線を介して、前記中央処理装置から前記第１の信号に係わる第１のデータを少なくとも取得し、該第１のデータにより該中央処理装置からの該第１の信号の送信が確認されることを条件に、前記第１の処理を行い、
前記第２の処理手段は、前記１つ以上の信号線を介して送信された信号を受信した場合に、前記他の信号線を介して、前記半導体装置から前記第２の信号に係わる第２のデータを少なくとも取得し、該第２のデータにより該半導体装置からの該第２の信号の送信が確認されることを条件に、前記第２の処理を行う。
【請求項５】
中央処理装置を備えたデータ処理装置において、
前記データ処理装置は、１つ以上の前記中央処理装置と、該中央処理装置に接続された半導体装置と、該データ処理装置を管理する管理装置とを備え、
前記半導体装置は、
前記中央処理装置と通信を行うための第１の通信手段と、
前記中央処理装置と接続可能なスロットを介して、他のデータ処理装置と通信を行うための第２の通信手段と、
前記管理装置に前記中央処理装置からの割り込みを通知する割込通知手段と、
を具備することを特徴とするデータ処理装置。
【請求項６】
請求項５記載のデータ処理装置であって、
前記半導体装置は、前記管理装置にエラーの発生を通知するためのエラー通知手段、を備え、
前記割込通知手段、及び前記エラー通知手段はそれぞれ、前記管理装置に接続された複数の信号線のなかで割り当てられた異なる１つ以上の信号線を用いて、前記割り込み、及び前記エラーの通知を行う。
【請求項７】
請求項６記載のデータ処理装置であって、
前記複数の信号線は、前記半導体装置の他に前記中央処理装置と接続され、該中央処理装置による前記エラーの通知に用いられ、
前記管理装置は、
前記複数の信号線のうちの何れかを介した前記エラーの通知を処理する第１の処理手段と、
前記複数の信号線のうちで予め定められた１つ以上の信号線を介した前記割り込みの通知を処理する第２の処理手段と、
を具備する。
【請求項８】
請求項７記載のデータ処理装置であって、
前記管理装置は、前記複数の信号線とは異なる他の信号線を介して、前記半導体装置、及び前記中央処理装置と接続され、
前記第１の処理手段は、前記１つ以上の信号線を介した通知が行われた場合に、前記他の信号線を介して、前記中央処理装置から前記エラーの通知に係わる第１のデータを少なくとも取得し、該第１のデータにより該中央処理装置からの該エラーの通知が確認されることを条件に、該エラーの通知を処理し、
前記第２の処理手段は、前記１つ以上の信号線を介した通知が行われた場合に、前記他の信号線を介して、前記半導体装置から前記割り込みの通知に係わる第２のデータを少なくとも取得し、該第２のデータにより該半導体装置からの該割り込みの通知が確認されることを条件に、該割り込みの通知を処理する。
【請求項９】
接続されたソケットを介してエラー信号および割り込み信号を外部に送出する半導体装置であって、
前記エラー信号の出力に用いることが可能な信号線毎に、該エラー信号を生成する第１の生成手段と、
前記第１の生成手段が生成した２つ以上の信号線分の前記エラー信号の論理和を取る論理和手段と、
前記論理和手段が取った論理和、及び該論理和手段が論理和を取っていない前記エラー信号を、前記エラー信号の出力に用いることが可能な信号線を介して前記ソケットに出力する第１の出力手段と、
前記割り込み信号を生成する第２の信号生成手段と、
前記第２の信号生成手段が生成した前記割り込み信号を、前記エラー信号の出力に用いることが可能な信号線のうちの一つを介して前記ソケットに出力する第２の出力手段と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータ等のデータ処理装置のリソース拡張を実現する技術に関する。
【背景技術】
【０００２】
近年、サーバには、リソースを拡張可能なスケールアップ型のコンピュータ（データ処理装置）が広く採用されている。スケールアップ型のコンピュータでは、コンピュータとして必要な構成要素が１つの装置（以降「モジュール装置」と呼ぶ）としてまとめられ、モジュール装置が１つ以上、コンピュータに実装される。そのモジュール装置としては、例えばＣＰＵ（Central Processing Unit：中央処理装置）やメモリを搭載した装置（以降「システムボード」或いは「ＳＢ」と表記）と、ハードディスク装置やＰＣＩ（Peripheral Components Interconnect bus）スロットなどのＩＯ（Input Output）デバイスを搭載した装置（以降「ＩＯユニット」と表記）とが用意される。【０００３】
図１は、スケールアップ型コンピュータの構成例を説明する図である。
図１のコンピュータは、２台のＣＰＵ１１（１１−１〜１１−２）を搭載したシステムボード１を複数実装している。各システムボード１は、クロスバ等の信号伝送路２に接続され、システムボード１間での信号（図１中「ＳＢ間伝送信号」と表記）の送受信は、信号伝送路２を介して行われる。そのような構成により、リソース拡張、つまりスケールアップは、信号伝送路２に接続させるモジュール装置を追加することで行えるようになっている。このことから、例えば３つのシステムボード１−１〜１−３では処理能力が足りないような場合、システムボード１を信号伝送路２に接続すれば良い。また、ＩＯデバイスを増やす場合には、不図示のＩＯユニットを信号伝送路２に接続すれば良い。このように、モジュール装置、つまりシステムボード１或いはＩＯユニットは、リソースを追加するうえで単位となる。【０００４】
各システムボード１は、２台のＣＰＵ１１（１１−１、１１−２）の他に、ＦＷＨ（FirmWare Hub）１２、メモリモジュール（図１中「ＤＩＭＭ」（Dual Inline Memory Module）と表記）１３、メモリコントローラ（ＭＣ：Memory Controller）１４、ＩＣＨ（I/O Controller Hub）１５、ＩＯスロット１６、及びＢＭＣ（Baseboard Management Controller）１７を備えている。【０００５】
ＦＷＨ１２は、ＢＩＯＳ（Basic Input/Output System）コードを格納したメモリである。このＢＩＯＳコードは、ＦＷＨ１２に接続されたＣＰＵ１１−１が読み出して実行する。ＣＰＵ１１−１によって読み出されたＢＩＯＳコードは、ＣＰＵ１１−２に出力される。このため、ＣＰＵ１１−２もＦＷＨ１２に格納されたＢＩＯＳコードを実行する。【０００６】
ＩＣＨ１５は、例えば各種コントローラを備え、ＩＯスロット１６に挿入・接続されたデバイスとの間でデータの送受信を行う。図１では、ＩＯスロット１６に接続（挿入）されたデバイスとしてＰＣＩエクスプレス（Ｅｘｐ）カード１８を表している。【０００７】
ＭＣ１４には、２台のＣＰＵ１１、信号伝送路２、メモリモジュール１３、ＩＣＨ１５、及びＢＭＣ１７が接続されている。ＭＣ１４は、メモリモジュール１３へのアクセスを行う他に、他のシステムボード１と信号伝送路２を介した信号の送受信、ＩＣＨ１５との間の信号の送受信を行う。ＭＭＣ１４は、ＢＭＣ１７に対しては、エラー通知及び割り込み通知を行う。ここでは、割り込みを通知するための信号をＡＳ（Active Status）信号と呼ぶことにする。エラー通知は、ハードウェア・エラーの発生により行われる。他のシステムボード１と信号伝送路２を介した信号の送受信により、複数のシステムボード１上のＣＰＵ１１は、１つのシステムボード１上のメモリモジュール１３を共有することができる。【０００８】
ＡＳ信号のＭＣ１４からＢＭＣ１７への出力は、ＣＰＵ１１の要求によって行われる。また、各ＣＰＵ１１及びＭＣ１４は、ＢＭＣ１７に対し、ハードウェア・エラーの発生によりエラー通知を行う。【０００９】
各ＣＰＵ１１及びＭＣ１４は、特には図示していないが、エラーの詳細を表すデータを保存するためのレジスタを備えている。各ＣＰＵ１１及びＭＣ１４は、ＢＭＣ１７にエラー通知を行う場合、自身が備えるレジスタに、エラーの詳細を表すデータを保存させる。それにより、ＢＭＣ１７は、エラーが何れかのＣＰＵ１１或いはＭＣ１４から通知された場合、エラーを通知したＣＰＵ１１或いはＭＣ１４のレジスタのデータを読み出す。レジスタにアクセスするためのＭＣ１４とＢＭＣ１７間の通信は、例えばＩ２Ｃ（Inter-Integrated Circuit）を用いて直接行われる。各ＣＰＵ１１とＢＭＣ１７間の通信は、ＩＣＨ１５及びＭＣ１４を介して行われる。【００１０】
ＢＭＣ１７は、システムボード１を管理するための管理装置である。ＢＭＣ１７は、各ＣＰＵ１１及びＭＣ１４からのエラー通知を常時監視して、エラー通知をＭＭＢ（ManageMent Board）４に通知し、そのエラー通知によりＭＣ１４のレジスタに保存されるデータを読み出してＭＭＢ４に送信する。また、ＢＭＣ１７は、ＭＣ１４から出力されるＡＳ信号を常時監視して、ＡＳ信号による割り込み通知をＭＭＢ４に通知する。各システムボード１のＢＭＣ１７とＭＭＢ４は、信号伝送路３によって接続されている。【００１１】
ＭＭＢ４は、コンピュータシステム全体の制御、監視、及び各種管理を行う装置である。パーティション管理、システム初期化などは、ＭＭＢ４の制御によって行われる。ＭＭＢ４は、ＢＭＣ１７−ＩＣＨ１５−ＭＣ１４を介してシステムボード１上のＣＰＵ１１と通信を行い、各システムボード１の情報を収集し、コンピュータシステム全体の動作を管理する。【００１２】
各システムボード１の情報の収集は、各ＣＰＵ１１によるＡＳ信号の出力を契機に行われる。そのために、各システムボード１上の各ＣＰＵ１１は、メモリモジュール１３の構成、若しくは自身の構成を通知する場合、或いはイベントが発生した場合、ＭＣ１４を介してＡＳ信号をＢＭＣ１７に出力させる。ＩＯスロット１６へのＰＣＩエクスプレスカード１８の挿入、及び脱着は、何れもイベントの発生に相当する。【００１３】
各ＣＰＵ１１は、メモリモジュール１３の構成、自身の構成、或いはイベントを通知するためのレジスタを備えている。そのため、各ＣＰＵ１１は、ＭＣ１４を介してＡＳ信号を出力させる場合、ＭＭＢ４に通知すべきデータをレジスタに保存する。レジスタに保存されたデータは、ＢＭＣ１７−ＩＣＨ１５−ＭＣ１４を介してＭＭＢ４に送信される。そのレジスタは、例えばエラーの詳細を表すデータの保存に用いるレジスタである。つまり、ＭＭＢ４に通知すべきデータ、及びエラーの詳細を表すデータの格納は共に同じレジスタを用いても良い。【００１４】
上記のようなスケールアップ型コンピュータに用いられるシステムボード１では、スケールアップを想定し、他のシステムボード１と通信を行うための通信機能（ＭＣ１４）が搭載されている。しかし、ユーザによっては、システムボードは一つだけで十分な場合がある。そのようなユーザを想定し、通信機能が搭載されない安価なシステムボードも製品化されている。【００１５】
図２は、通信機能を搭載しないシステムボードの構成例を説明する図である。図２において、図１と同じ、或いは基本的に同じ構成要素には同一の符号を付している。それにより、図１から異なる部分に着目して、通信機能を搭載しないシステムボード１’の構成について説明する。【００１６】
図２に表すシステムボード１’では、ＭＣ１４を搭載しないことにより、図１に表すようなシステムボード１との通信機能が省かれている。ＭＣ１４が搭載されていないことから、各ＣＰＵ１１にはそれぞれメモリモジュール１３が接続されている。また、各ＣＰＵ１１には、ＢＭＣ１７が接続され、ＣＰＵ１１−１には更にＩＣＨ１５が、ＣＰＵ１１−２には更にＩＯスロット１９が接続されている。【００１７】
各ＣＰＵ１１−１、１１−２は、上記のように、ＢＭＣ１７がアクセス可能なレジスタを備えている。このレジスタは、エラーの詳細を表すデータの保存に用いられる。それにより、ＢＭＣ１７は、エラーが何れかのＣＰＵ１１から通知された場合、エラーを通知したＣＰＵ１１のレジスタのデータを読み出す。【００１８】
ユーザは、事業の拡大等に伴うデータ処理量の増大により、コンピュータのリソースを拡張する場合がある。図１に表すようなシステムボード１では、リソース追加の単位となるモジュール装置、つまりシステムボード１、或いはＩＯユニットを新たに接続させることでリソースを拡張させることができる。しかし、図２に表すようなシステムボード１’では、通信機能が省かれていることから、他のシステムボード１、１’、或いはＩＯユニットと接続させることはできない。【００１９】
コンピュータのリソースの拡張を望むユーザは、拡張のためのコストを抑えるために、使用しているシステムボード１’を今後も使用し続けることを希望する場合がある。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平８−２７２７３６号公報
【特許文献２】特開平６−１６８１８８号公報
【特許文献３】特開平４−１９９３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明を適用した技術は、他のモジュール装置との通信機能を省いたモジュール装置を用いてリソースの拡張を可能にすることを目的とする。
【課題を解決するための手段】
【００２２】
本発明を適用した１システムでは、中央処理装置と通信を行うための第１の通信手段と、中央処理装置と接続可能なスロットを介して、他のデータ処理装置と通信を行うための第２の通信手段と、管理装置に中央処理装置からの割り込みを通知する割込通知手段と、を具備する半導体装置を備える。
【発明の効果】
【００２３】
本発明を適用した１システムでは、他のモジュール装置との通信機能を省いたモジュール装置を用いてリソースを拡張することができる。
【図面の簡単な説明】
【００２４】
【図１】スケールアップ型コンピュータの構成例を説明する図である。
【図２】通信機能を搭載しないシステムボードの構成例を説明する図である。
【図３】本実施形態によるコンピュータ（データ処理装置）の構成例を説明する図である。
【図４Ａ】ＣＰＵ、ＢＭＣ及びＭＣのより詳細な構成を説明する図である。
【図４Ｂ】ＣＰＵ、ＢＭＣ及びＭＣのより詳細な構成を説明する図である。
【図４Ｃ】ＣＰＵ、ＢＭＣ及びＭＣのより詳細な構成を説明する図である。
【図５Ａ】ＣＰＵ、ＭＣ及びＢＭＣの動作の流れの例を表すフローチャートである。
【図５Ｂ】ＣＰＵ、ＭＣ及びＢＭＣの動作の流れの例を表すフローチャートである。
【図５Ｃ】ＣＰＵ、ＭＣ及びＢＭＣの動作の流れの例を表すフローチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図３は、本実施形態によるコンピュータ（データ処理装置）の構成例を説明する図である。図３に示すように、コンピュータは、複数のシステムボード２０（２０−１〜２０−３等）、及びＭＭＢ３０を備えている。ＭＭＢ（ManageMent Board）３０は、コンピュータシステム全体の制御、監視、及び各種管理を行う装置であり、各システムボード２０と信号伝送路４１を介して接続されている。各システムボード２０は、それぞれ１台のコンピュータとして機能するモジュール装置であり、各システムボード２０間は信号伝送路４２を介して接続されている。
【００２６】
各システムボード２０は、図３に表すように、１台のＣＰＵ２１、ＦＷＨ（Firm Ware Hub）２２、メモリモジュール（図３中「ＤＩＭＭ」（Dual Inline Memory Module）と表記）２３、ＩＣＨ（I/O Controller Hub）２４、ＩＯスロット２５、２８、ＢＭＣ（Baseboard Management Controller）２６、メモリコントローラ（ＭＣ：Memory Controller）２７を備えている。
【００２７】
ＦＷＨ２２は、ＢＩＯＳ（Basic Input/Output System）コードを格納したメモリである。このＢＩＯＳコードは、ＦＷＨ２２に接続されたＣＰＵ２１が読み出して実行される。ＣＰＵ２１には他に、メモリモジュール２３が接続されている。
【００２８】
ＩＣＨ２４は、例えば各種コントローラを備え、ＣＰＵ２１、ＩＯスロット２５、及びＢＭＣ２６と接続されている。ＩＣＨ２４は、ＩＯスロット２５に挿入・接続されたデバイスとの間でデータの送受信を行う。
【００２９】
ＭＣ２７には、ＣＰＵ２１、メモリモジュール２３、ＢＭＣ２６、及びＩＯスロット２８が接続されている。このＭＣ２７は、メモリモジュール２３へのアクセス行う。また、ＭＣ２７は、ＩＯスロット２８を用いて、他のシステムボード２０等のモジュール装置との通信を可能にすると共に、割り込みを通知するためのＡＳ（Active Status）信号をＣＰＵ２１からの要求に応じてＢＭＣ２６に出力する。他のシステムボード２０等のモジュール装置との通信は、信号伝送路４２を介して行われる。
【００３０】
ＭＣ２７は、エラーの詳細を表すデータ（以降「エラー詳細データ」）の保存用のレジスタを備える。ＣＰＵ２１は、ＭＭＢ３０に送信すべきエラー詳細データの保存用のレジスタを備えている。ＢＭＣ２６は、システムボード２０を管理するための管理装置である。ＢＭＣ２６は、ＣＰＵ２１及びＭＣ２７からのエラー通知を常時監視して、エラー通知をＭＭＢ３０に通知し、そのエラー通知によりＣＰＵ２１或いはＭＣ２７のレジスタに保存されるデータを読み出してＭＭＢ３０に送信する。また、ＢＭＣ２６は、ＭＣ２７から出力されるＡＳ信号を常時監視して、ＡＳ信号による割り込み通知をＭＭＢ３０に通知する。各システムボード２０のＢＭＣ２６とＭＭＢ３０は、信号伝送路４１によって接続されている。
【００３１】
本実施形態の各システムボード２０は、上記のように、１台のＣＰＵ２１、ＦＷＨ２２、メモリモジュール２３、ＩＣＨ２４、ＩＯスロット２５、２８、及びＢＭＣ２６を備えている。このため、各システムボード２０は、図２に表すシステムボード１’上のＣＰＵ１１−２をＭＣ２７に置き換えた形の構成となっている。
【００３２】
各システムボード２０上のＣＰＵ２１、ＦＷＨ２２、メモリモジュール２３、ＩＣＨ２４、ＩＯスロット２５、２８の各構成は、基本的に図２に表すＣＰＵ１１、ＦＷＨ１２、メモリモジュール１３、ＩＣＨ１５、ＩＯスロット１６、１９と同じである。このことから以降、ＭＣ２７、及びＢＭＣ２６に着目して説明を行う。
【００３３】
ＭＣ２７は、リソースの拡張を実現させるためにＣＰＵ１１−２の代わりにシステムボードに実装することを想定した半導体装置である。ＣＰＵ１１−２の代わりにＭＣをシステムボードに実装するのは、図２に表すようなシステムボード１’（１台のコンピュータに相当）に用いられるプリント基板（ＰＣＢ：Printed Circuit Board）上には、ＭＣ２７のような半導体装置を新たに実装するためのソケット等は設けられていないためである。そのために、ＭＣ２７は、ＣＰＵ２１（ＣＰＵ１１）とソケット互換としている。ソケット互換とすることで、ＭＣ２７は、ＣＰＵ２１が取り付け可能なソケットに取り付けることができる。ＭＣ２７は、ＣＰＵ２１が取り付け可能なソケットを想定し、そのソケットに接続された場合に、不図示の複数のピンを介して、必要な信号の送受信を行えるものとして実現されている。このようなＭＣ２７を用意することにより、リソースを拡張する場合にも、図２のシステムボード１’のようなモジュール装置を使用し続けることができる。
【００３４】
信号伝送路４２は、各システムボード２０のＩＯスロット２８に挿入されたダミーカード２９と接続されている。図２に表すようなシステムボード１’に用いられるプリント基板上には、信号伝送路４２と接続するためのソケット等は設けられていない。このことから、本実施形態では、信号伝送路４２と接続させるためのダミーカード２９を用意し、ＭＣ２７に、ＩＯスロット２８及びダミーカード２９を介して、信号伝送路４２との間の信号（図３中「ＳＢ間伝送信号」と表記）の送受信を行わせるようにしている。
【００３５】
図２に表すようなシステムボード１’では、各ＣＰＵ１１からＢＭＣ１７にエラー通知を行うことができる。しかし、図２に表すようなシステムボード１’は、他のモジュール装置との接続を想定していないために、ＡＳ信号の送受信を行えるようになっていない。このことから、本実施形態では、以下のようにして、ＭＣ２７からＢＭＣ２６へのＡＳ信号の出力を可能にしている。
【００３６】
図２に表すようなシステムボード１’において、各ＣＰＵ１１からＢＭＣ１７へのエラー通知は、想定するエラーレベル毎に異なる信号線を介したエラー信号の送受信により行われる。このことから、本実施形態では、複数の信号線の中から複数のエラーレベルのエラー通知に１本、或いは１対の信号線を割り当て、その割り当てによって空く１本、或いは１対の信号線をＡＳ信号の出力に用いるようにしている。そのようにして、図２に表すようなシステムボード１’であっても、ＣＰＵと換装したＭＣ２７からのエラー信号及びＡＳ信号の出力を行えるようにしている。
【００３７】
ＢＭＣ２６は、ＣＰＵ２１及びＭＣ２７のレジスタにアクセスすることができる。エラー信号は、例えばエラーレベル数のビットを有するレジスタ（エラー記録レジスタ）からの出力信号である。ＡＳ信号も同様に、例えば割り込みの要因数のビットを有するレジスタ（ＡＳ要因レジスタ）からの出力信号である。ＭＣ２７は、エラー記録レジスタ及びＡＳ要因レジスタを備え、ＢＭＣ２６は、エラー通知用でない別の信号線（例えばＩ２Ｃ）を介して、ＭＣ２７のエラー記録レジスタ及びＡＳ要因レジスタにそれぞれアクセス可能である。このため、エラー通知用の信号線の一部を割り込み通知に用いても、ＢＭＣ２６は、ＭＣ２７のエラー記録レジスタ或いはＡＳ要因レジスタにアクセスすることにより、ＭＣ２７からのエラー信号、及びＡＳ信号を適切に認識することができる。この結果、ＢＭＣ２６は、ＣＰＵ２１から構成データ、或いはエラー詳細データを取得することができ、ＭＣ２７からエラー詳細データを取得することができる。
【００３８】
ＢＭＣ２６が取得した構成データ及びエラー詳細データは、ＢＭＣ２６から信号伝送線４１を介してＭＭＢ３０に送信される。このため、ＭＭＢ３０は、ＢＭＣ２６を介して取得される構成データ及びエラー詳細データを反映した制御を行うことができる。ＭＭＢ３０は、受信した構成データから、メモリモジュール２３の構成、若しくはＣＰＵ２１の構成、或いはシステムボード２０上で発生したイベントを認識し、複数のシステムボード２０を含むコンピュータシステム全体の制御、監視、及び各種管理を行う。
【００３９】
上記のようなことから、図２に表すシステムボード１’上のＣＰＵ１１（ＣＰＵ２１）とソケット互換なＭＣ２７は、リソース拡張、つまりシステムボード１’のような既存のモジュール装置への他のモジュール装置の接続を実現させる。このため、ＭＣ２７のような半導体装置を用意することにより、既存のモジュール装置を使用し続けつつリソースを拡張したいというユーザの要望に対応することができる。
【００４０】
また、ＭＣ２７は、エラー信号及びＡＳ信号を出力する機能を備え、ＢＭＣ２６は、エラー信号及びＡＳ信号を常時監視し、ＣＰＵ２１或いはＭＣ２７とＭＭＢ３０間のデータ転送を実現させる。このため、ＭＭＢ３０は、リソースを拡張した後のシステム全体の管理を行うことができる。ＢＭＣ２６は、詳細は後述するように、ＭＣ２７が接続されていない場合、ＣＰＵ２１からのエラー信号のみを処理する。このため、ＢＭＣ２６は図２に表すようなシステムボード１’に実装することができる。それにより、図２に表すようなシステムボード１’のＢＭＣ１７としてＢＭＣ２６を実装した場合、ＣＰＵ１１−２をＭＣ２７に換装することで他のモジュール装置を追加するリソース拡張に対応できるようになる。
【００４１】
図４Ａ〜図４Ｃは、ＣＰＵ、ＢＭＣ及びＭＣのより詳細な構成を説明する図である。次に図４Ａ〜図４Ｃを参照して、ＣＰＵ２１、ＢＭＣ２６、及びＭＣ２７のより詳細な構成、及びそれぞれの動作について説明する。
【００４２】
図４Ｂに表すように、ＣＰＵ２１は、エラー処理回路５１、レジスタリード（ｒｅａｄ）／ライト（ｗｒｉｔｅ）処理回路５２、ＦＷＨｉｆ（interface）回路５３、ＤＩＭＭｉｆ回路５４、ＣＰＵ間ｉｆ回路５５、複数のＣＰＵコア５６、キャッシュメモリ５７、及び構成記録レジスタ５８を備えている。
【００４３】
ＣＰＵ２１のＦＷＨｉｆ回路５３は、ＦＷＨ２２に格納されたＢＩＯＳコードを読み出し、各ＣＰＵコア５６に供給する。ＤＩＭＭｉｆ回路５４はメモリモジュール２３にアクセスを行うための回路である。ＣＰＵ間ｉｆ回路５５は、他のＣＰＵ２１、或いはＭＣ２７との間で通信を行うための回路である。複数のＣＰＵコア５６は、キャッシュメモリ５７に格納されたデータを用いて処理を行う。
【００４４】
ＣＰＵ２１のエラー処理回路５１は、ＢＭＣ２６へのエラー信号の出力等に用いられる回路である。エラー処理回路５１は、エラーレベル数と同じ数のビットを少なくとも有するエラー記録レジスタ５１ａ、エラー詳細データが格納されるエラー詳細記録レジスタ５１ｂ、及びライト処理回路５１ｃを備えている。
【００４５】
エラー記録レジスタ５１ａの各ビットには、１からＮまでの異なるエラーレベルが割り当てられ、各ビットの値は、対応するエラーレベルのエラー信号（図４Ｃ中「ERROR[1]〜ERROR[N]と表記）としてＢＭＣ２６に出力される。各ビットの値、つまり各エラーレベルのエラー信号は、例えば１のときにアサート、０のときにネゲートとなる。
【００４６】
ＦＷＨｉｆ回路５３、ＤＩＭＭｉｆ回路５４、ＣＰＵ間ｉｆ回路５５、複数のＣＰＵコア５６、及びキャッシュメモリ５７は何れもエラーを検出し、検出したエラーをエラー処理回路５１に通知する機能を備えている。ライト処理回路５１ｃは、例えばＦＷＨｉｆ回路５３、ＤＩＭＭｉｆ回路５４、ＣＰＵ間ｉｆ回路５５、複数のＣＰＵコア５６のうちの一つ、或いはキャッシュメモリ５７からのエラー通知により、エラー記録レジスタ５１ａ中の１ビットの値を１に書き換える。ライト処理回路５１ｃは、例えばエラー通知を行った構成要素、及びそのエラー通知の内容に応じて、エラーレベルを特定し、エラー詳細記録レジスタ５１ｂにエラー詳細データを書き込む。
【００４７】
構成記録レジスタ５８は、エラー詳細データ以外にＭＭＢ３０に送信すべきデータ（以降「構成データ」）の格納に用いられる。後述するように、ＭＣ２７でのＡＳ信号の出力は、ＣＰＵコア５６の制御によって行われる。ＣＰＵコア５６にＡＳ信号を出力させる制御を行わせるプログラムは、例えばＢＩＯＳコード、ＳＭＩハンドラ（System Management Interrupt Handler）、及び各種ドライバ等である。ＳＭＩハンドラは、対応付けられたイベントの処理のために呼び出されて実行されるプログラムである。構成記録レジスタ５８に格納された構成データは、ＭＣ２７からＡＳ信号が出力された場合、ＢＭＣ２６が必要に応じて読み出す。
【００４８】
レジスタリード／ライト処理回路５２は、ＢＭＣ２６からの要求により、エラー記録レジスタ５１ａ、或いはエラー詳細記録レジスタ５１ｂにアクセスする。ＢＭＣ２６は、レジスタリード／ライト処理回路５２を介して、エラー記録レジスタ５１ａ、及びエラー詳細記録レジスタ５１ｂにそれぞれ格納されたデータを取得することができる。
【００４９】
図４Ａに表すように、ＭＣ２７は、エラー処理回路６１、ＡＳ処理回路６２、レジスタリード／ライト処理回路６３、ＣＰＵ間ｉｆ回路６４、ＦＷ（Firm Ware）通信制御回路６５、ＤＩＭＭｉｆ回路６６、メモリ制御回路６７、及びＳＢ間ｉｆ回路６８を備えている。
【００５０】
ＣＰＵ間ｉｆ回路６４は、ＣＰＵ２１と通信を行うための回路である。ＦＷ通信制御回路６５は、ＣＰＵ間ｉｆ回路６４を介してＣＰＵ２１から受信した要求を処理でする回路である。ＣＰＵ２１からのＡＳ信号の出力要求をＣＰＵ間ｉｆ回路６４が受信した場合、ＦＷ通信制御回路６５は、出力要求を処理し、ＡＳ処理回路６２にＡＳ信号を出力させるためのＡＳ通知を行う。このＡＳ通知は、割り込み通知を行う要因を指定する。
【００５１】
ＤＩＭＭｉｆ回路６６は、メモリモジュール２３にアクセスするための回路である。メモリ制御回路６７は、ＤＩＭＭｉｆ回路６６を介して、メモリモジュール２３へのアクセスを制御する。ＳＢ間ｉｆ回路６８は、ダミーカード２９及びＩＯスロット２８を介して、他のシステムボード２０を含むモジュール装置との通信を実現させる。
【００５２】
エラー処理回路６１は、ＢＭＣ２６へのエラー信号の出力に用いられる回路である。エラー処理回路６１は、上記ＣＰＵ２１のエラー処理回路５１と同様に、エラーレベル数と同数のビットを少なくとも有するエラー記録レジスタ６１ａ、エラー詳細データが格納されるエラー詳細記録レジスタ６１ｂ、ＯＲゲート６１ｃ、及びライト処理回路６１ｄを備えている。
【００５３】
エラー記録レジスタ６１ａの各ビットには、それぞれ異なるエラーレベルが割り当てられ、各ビットの値は、対応するエラーレベルのエラー信号（図４Ｃ中「ERROR[1]〜ERROR[N]と表記）としてＢＭＣ２６に出力される。各ビットの値、つまり各エラーレベルのエラー信号は、上記のように、例えば１のときにアサート、０のときにネゲートとなる。
【００５４】
ＣＰＵ間ｉｆ回路６４、ＤＩＭＭｉｆ回路６６、メモリ制御回路６７、及びＳＢ間ｉｆ回路６８は、何れもエラーを検出し、検出したエラーをエラー処理回路６１に通知する機能を備えている。ライト処理回路６１ｄは、例えばＣＰＵ間ｉｆ回路６４、ＤＩＭＭｉｆ回路６６、メモリ制御回路６７、或いはＳＢ間ｉｆ回路６８からのエラー通知により、エラー記録レジスタ６１ａ中の１ビットの値を１に書き換える。また、ライト処理回路６１ｄは、例えばエラー通知を行った構成要素、及びそのエラー通知の内容に応じて、エラーレベルを特定し、エラー詳細記録レジスタ５１ｂにエラー詳細データを書き込む。
【００５５】
エラーレベルＮ−１のエラー信号とエラーレベルＮのエラー信号は、ＯＲゲート６１ｃによって論理和が取られ、ＯＲゲート６１ｃの出力する論理和がエラーレベルＮ−１のエラー信号としてＢＭＣ２６に出力される。それにより、ＢＭＣ２６が受信するエラーレベルＮ−１のエラー信号は、エラーレベルＮ−１とエラーレベルＮのエラー信号のうちの何れか１つがアサートとなった場合にアサートとなる。このため、ＢＭＣ２６は、エラーレベルＮ−１のエラー信号から、エラーレベルＮ−１とエラーレベルＮのエラー信号のうちの何れかがアサートとなったことを認識することができる。ＯＲゲート６１ｃによって論理和を取るエラー信号（信号線）の数は、２つ以上であれば良いことから、その数は２つに限定されるものではない。
【００５６】
ＡＳ処理回路６２は、ＢＭＣ２６へのＡＳ信号の出力に用いられる回路である。ＡＳ処理回路６２は、割り込みの要因数と同数のビットを有するＡＳ要因レジスタ６２ａ、ＯＲゲート６２ｂ、及びライト処理回路６２ｃを備えている。
【００５７】
ＡＳ要因レジスタ６２ａの各ビットには、それぞれ異なる割り込み要因が割り当てられ、各ビットの値は、対応する割り込み要因のＡＳ信号に相当する。各ビットの値、つまり各割り込み要因のＡＳ信号は、例えば１のときにアサート、０のときにネゲートとなる。ライト処理回路６２ｃは、ＦＷ通信制御回路６５からのＡＳ通知に従い、ＡＳ要因レジスタ６２ａ中の１ビットの値を１に書き換える。図４Ａには、ＣＰＵ２１のＣＰＵコア５６にＡＳ通知を行わせるプログラムとして、ＢＩＯＳコード、ＳＭＩハンドラ、及びドライバを表記している。ハードウェアは、例えばＳＭＩハンドラを介してＡＳ通知を行わせる。
【００５８】
ＡＳ要因レジスタ６２ａの各ビットの値は全てＯＲゲート６２ｂに出力される。ＯＲゲート６２ｂは、ＡＳ要因レジスタ６２ａの各ビットの値の論理和を取り、その論理和を出力する。ＯＲゲート６２ｂの出力する論理和は、エラーレベルＮのエラー信号としてＢＭＣ２６に出力される。ＯＲゲート６２ｂの出力する論理和は、全ての割り込み要因のＡＳ信号の論理和であることから、以降「ＡＳ論理和信号」と呼ぶこととする。
【００５９】
レジスタリード／ライト処理回路６３は、ＢＭＣ２６からの要求により、エラー処理回路６１のエラー記録レジスタ６１ａ、若しくはエラー詳細記録レジスタ６１ｂ、或いはＡＳ処理回路６２のＡＳ要因レジスタ６２ａにアクセスする。ＢＭＣ２６は、レジスタリード／ライト処理回路６３を介して、エラー処理回路６１のエラー記録レジスタ６１ａ、及びエラー詳細記録レジスタ６１ｂ、並びにＡＳ処理回路６２のＡＳ要因レジスタ６２ａにそれぞれ格納されたデータを取得することができる。
【００６０】
図４Ｃに表すように、ＢＭＣ２６は、エラー処理回路７１、ＭＣ割込処理回路７２、レジスタリード／ライト処理回路７３、及びＳＢ管理回路７４を備えている。ＭＭＢ３０は、ＢＭＣ情報処理回路３１を備えている。
【００６１】
ＢＭＣ２６のエラー処理回路７１は、エラー通知を常時監視し、エラー通知に対応するための処理回路である。ＭＣ割込処理回路７２は、ＡＳ信号による割り込み通知を常時監視し、割り込み通知に対応するための処理回路である。レジスタリード／ライト処理回路７３は、ＣＰＵ２１或いはＭＣ２７からデータを読み出すための回路である。ＳＢ管理回路７４は、エラーの発生、及び割り込み通知を常時監視し、エラーの発生、及び割り込み通知をＭＭＢ３０に通知する。
【００６２】
図４Ａ〜図４Ｃに表すように、ＣＰＵ２１のエラー処理回路５１から出力される１〜Ｎ−１のエラーレベルのエラー信号は、ＭＣ２７のエラー処理回路６１から１〜Ｎ−１のエラーレベルのエラー信号が出力される同じ信号線を介してＢＭＣ２６に入力される。ＣＰＵ２１のエラー処理回路５１から出力されるエラーレベルＮのエラー信号は、ＭＣ２７のＡＳ処理回路６２からエラーレベルＮのエラー信号として出力されるＡＳ論理和信号と同じ信号線を介してＢＭＣ２６に入力される。このため、ＢＭＣ２６は、エラーレベルに係わらず、エラー信号の出力先を特定することはできない。このことから、ＢＭＣ２６は、アサートとなったエラー信号のエラーレベルに応じて、以下のようなアクセスをＣＰＵ２１及びＭＣ２７に対して行う。
【００６３】
アサートとなったエラー信号のエラーレベルが１〜Ｎ−１の間であった場合、ＢＭＣ２６は、ＣＰＵ２１のエラー処理回路５１の各レジスタ５１ａ、５１ｂ、並びにＭＣ２７のエラー処理回路６１の各レジスタ６１ａ、６１ｂのそれぞれのデータを取得する。それにより、ＢＭＣ２６は、アサートのエラー信号の出力先を特定すると共に、その出力先からエラー詳細データを取得する。このようなデータの取得は、エラー処理回路７１がレジスタリード／ライト処理回路７３を制御することで行われる。エラー処理回路７１は、特定した出力先から得られたエラー詳細データをＳＢ管理装置７４に出力する。ＳＢ管理装置７４は、エラー処理回路７１から入力したエラー詳細データを用いてエラー処理を行い、そのエラー詳細データをＭＭＢ３０に送信する。
【００６４】
エラーレベルＮのエラー信号は、エラー処理回路７１の他に、ＭＣ割込処理回路７２にも入力する。それにより、アサートとなったエラー信号のエラーレベルがＮであった場合、エラー処理回路７１及びＭＣ割込処理回路７２は並行して動作する。
【００６５】
エラー処理回路７１は、レジスタリード／ライト処理回路７３を制御して、ＣＰＵ２１及びＭＣ２７の各エラー処理回路５１、６１から各レジスタ５１ａ、５１ｂ、６１ａ、６１ｂのデータを取得する。それにより、エラー処理回路７１は、アサートのエラー信号の出力先を特定すると共に、その出力先がＣＰＵ２１であればエラー詳細データをＣＰＵ２１から取得する。エラー処理回路７１は、例えばエラー信号の出力先からのエラー信号をネゲートさせるために、レジスタリード／ライト処理回路７３を介して、その出力先のエラー処理回路５１、或いは６１のエラー記録レジスタに各ビットの値が０のデータを格納させる。
【００６６】
一方、ＭＣ割込処理回路７２は、レジスタリード／ライト処理回路７３を制御して、ＭＣ２７のＡＳ処理回路６２のＡＳ要因レジスタ６２ａのデータを取得し、取得したデータから、何れかのＡＳ信号がアサートとなっているか否か確認する。ＣＰＵ２１は、構成記録レジスタ５８に、ＭＭＢ３０に送信すべき構成データを格納する。何れかのＡＳ信号がアサートとなっているのを確認したＭＣ割込処理回路７２は、次に構成データを必要に応じて取得する。ここでは、構成記録レジスタ５８に格納されている構成データの取得は、例えばレジスタリード／ライト処理回路７３を介したＣＰＵ２１のレジスタリード／ライト処理回路５２への要求によって行われる。
【００６７】
ＭＣ割込処理回路７２は、取得した構成データをＳＢ管理回路７４に出力し、ＳＢ管理回路７４に割込処理を行わせる。ＭＣ割込処理回路７２は、例えばＭＣ２７からのＡＳ論理和信号をネゲートさせるために、レジスタリード／ライト処理回路７３を介して、ＭＣ２７のＡＳ処理回路６２のＡＳ要因レジスタ６２ａに各ビットの値が０のデータを格納させる。
【００６８】
ＳＢ管理回路７４は、エラー通知によるエラー処理、割り込み通知による割込処理をそれぞれ実行することにより、ＭＭＢ３０に対し、エラー詳細データ、或いは構成データを随時、送信する。それにより、ＭＭＢ３０のＢＭＣ情報処理回路３１は、ＢＭＣ２６から受信したエラー詳細データ、或いは構成データを処理し、コンピュータシステム全体の制御、或いはオペレータへの通知等を行う。
【００６９】
ここで、ＣＰＵ２１がＭＣ２７に換装されていない場合、つまりＭＣ２７の位置にＣＰＵ２１が実装されている場合のＢＭＣ２６の動作について簡単に説明する。
この場合のエラー処理回路７１の動作は、上記と同じものであっても良い。しかし、エラーレベルＮのエラー信号がアサートとなっても、ＣＰＵ２１にはＡＳ処理回路６２が存在しないため、ＭＣ割込処理回路７２はアサートとなったＡＳ信号を特定できず、事実上、動作しない。エラーレベルＮのエラー信号がアサートとなった状況では、２つのＣＰＵ２１のうちの何れかがエラーレベルＮのエラー信号をアサートにしている。このため、エラー処理回路７１は、アサートのエラー信号を出力しているＣＰＵ２１を特定し、特定したＣＰＵ２１から取得されたエラー詳細データをＳＢ管理回路７４に出力することとなる。このようなことから、ＢＭＣ２６は、ＣＰＵ２１、及びＭＣ２７の何れが実装されていても、適切に動作することとなる。そのため、ＢＭＣ２６は、図２に表すような既存のシステムボード１’のＢＭＣ１７として実装させても良い。
【００７０】
図５Ａ〜図５Ｃは、ＣＰＵ、ＭＣ及びＢＭＣの動作の流れの例を表すフローチャートである。このフローチャートは、ＣＰＵ２１、或いはＭＣ２７がエラーレベルＮのエラー信号をアサートする場合を想定したものであり、ＢＭＣ２６はＣＰＵ２１とＭＣ２７の接続を認識していることを前提としている。次に図５Ａ〜図５Ｃを参照して、ＣＰＵ２１、ＭＣ２７及びＢＭＣ２６の動作を説明する。
【００７１】
初めに、ＣＰＵ２１がエラーレベルＮのエラー信号をアサートした場合について説明する。
ＣＰＵ２１は、エラーレベルＮのエラーの発生を検出すると、エラーレベルＮのエラー信号をアサートする（ＳＣ１）。アサートされたエラーレベルＮのエラー信号は、ＢＭＣ２６のエラー処理回路７１、及びＭＣ割込処理回路７２にそれぞれ入力され検知される（ＳＢ１）。その結果、エラー処理回路７１は、レジスタリード／ライト処理回路７３を制御して、ＣＰＵ２１のエラー処理回路５１の各レジスタ５１ａ、５１ｂからのデータの読み出し（read）要求を行う（ＳＢ２）。その読み出し要求により、ＣＰＵ２１のレジスタリード／ライト処理回路５２は、エラー処理回路５１の各レジスタ５１ａ、５１ｂのデータを読み出してＢＭＣ２６に送信する（ＳＣ２）。
【００７２】
ＢＭＣ２６のエラー処理回路７１は、レジスタリード／ライト処理回路７３を介して、ＣＰＵ２１のエラー処理回路５１の各レジスタ５１ａ、５１ｂに格納されているデータを取得し、レジスタ５１ａのデータからエラーが有るか否か判定する（ＳＢ３）。レジスタ５１ａのデータがエラー通知の存在を表していた場合、判定はＹｅｓとなり、エラー処理回路７１はＳＢ管理回路７４に、レジスタ５１ｂのデータであるエラー詳細データ等を出力し、エラー処理の実行を要求する。その結果、ＳＢ管理回路７４は、エラー詳細データをＭＭＢ３０に送信するといったエラー処理を実行する（ＳＢ２１）。一方、レジスタ５１ａのデータがエラー通知の存在を表していない場合、判定はＮｏとなり、エラー処理回路７１はエラー処理をＳＢ管理回路７４に要求することなく、検知されたエラーレベルＮのエラー信号に対応する処理を終了する（ＳＢ４）。
【００７３】
ＢＭＣ２６のＭＣ割込処理回路７２は、アサートされたエラーレベルＮのエラー信号を検知すると、次に、レジスタリード／ライト処理回路７３を制御して、ＭＣ２７のＡＳ処理回路６２のＡＳ要因レジスタ６２ａからのデータの読み出し（read）要求を行う（ＳＢ１１）。その読み出し要求により、ＭＣ２７のレジスタリード／ライト処理回路６３は、ＡＳ処理回路６２のＡＳ要因レジスタ６２ａのデータを読み出してＢＭＣ２６に送信する（ＳＭ２）。
【００７４】
ＢＭＣ２６のＭＣ割込処理回路７２は、レジスタリード／ライト処理回路７３を介して、ＭＣ２７のＡＳ処理回路６２のＡＳ要因レジスタ６２ａに格納されているデータを取得し、取得したデータから割り込み通知が有るか否か判定する（ＳＢ１２）。ＡＳ要因レジスタ６２ａのデータが割り込み通知の存在を表していた場合、判定はＹｅｓとなり、ＭＣ割込処理回路７２はＳＢ管理回路７４に、エラー処理回路７１がＣＰＵ２１へのリード要求（ＳＢ２）により取得した構成データ等を出力し、割込処理の実行を要求する。その結果、ＳＢ管理回路７４は、構成データをＭＭＢ３０に送信するといった割込処理を実行する（ＳＢ２１）。一方、取得したデータが割り込み通知の存在を表していない場合、判定はＮｏとなり、ＭＣ割込処理回路７２は割込処理をＳＢ管理回路７４に要求することなく、検知されたエラーレベルＮのエラー信号に対応する処理を終了する（ＳＢ１３）。
【００７５】
ＣＰＵ２１がエラーレベルＮのエラー信号をアサートした場合、エラー処理回路７１のＣＰＵ２１から取得したデータによるＳＢ３での判定結果はＹｅｓとなり、ＭＣ割込処理回路７２のＭＣ２７から取得したデータによるＳＢ１２の判定結果はＮｏとなる。このため、ＳＢ管理回路７４はＳＢ２１でエラー処理を実行することとなる。また、特には図示していないが、エラー処理回路７１は、ＣＰＵ２１のエラー処理回路５１のエラー記録レジスタ５１ａに全てのビットの値が０のデータを格納させることとなる。
【００７６】
ＭＣ２７がエラーレベルＮのエラー信号をアサートした場合、つまりＭＣ２７がＡＳ論理和信号をアサートした場合、エラー処理回路７１、及びＭＣ割込処理回路７２は上記と同様の処理を実行する。しかし、この場合、エラー処理回路７１のＣＰＵ２１から取得したデータによるＳＢ３での判定結果はＮｏとなり、ＭＣ割込処理回路７２のＭＣ２７から取得したデータによるＳＢ１２の判定結果はＹｅｓとなる。このため、ＳＢ管理回路７４はＳＢ２１で割込処理を実行することとなる。また、特には図示していないが、ＭＣ割込処理回路７２は、ＭＣ２７のＡＳ処理回路６２のＡＳ要因レジスタ６２ａに全てのビットの値が０のデータを格納させることとなる。
【００７７】
なお、本実施形態では、図２に表すような既存のシステムボード１’をシステムボード２０に変更し、システムボード２０を複数、接続することでリソース拡張を実現させているが、リソース拡張はこのような方法に限定されない。リソース拡張は、例えばシステムボード２０に図１に表すようなシステムボード１を接続することで行っても良い。また、リソース拡張のために接続する装置は、システムボード２０、或いは１のようなモジュール装置ではなく、通信機能を備えたコンピュータ（データ処理装置）であっても良い。システムボード２０の構成も、図３に表すようなものに限定されるものではない。例えばシステムボード２０は、３台以上のＣＰＵ２１を搭載可能なものであっても良い。
【図１】
2013027297.tif 000003
【図２】
2013027297.tif 000004
【図３】
2013027297.tif 000005
【図４Ａ】
2013027297.tif 000006
【図４Ｂ】
2013027297.tif 000007
【図４Ｃ】
2013027297.tif 000008
【図５Ａ】
2013027297.tif 000009
【図５Ｂ】
2013027297.tif 000010
【図５Ｃ】
2013027297.tif 000011
【手続補正書】
【提出日】平成26年3月5日(2014.3.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
中央処理装置を備えたデータ処理装置に搭載される半導体装置であって、
前記中央処理装置と通信を行うための第１の通信手段と、
前記中央処理装置と接続可能なスロットを介して、他のデータ処理装置と通信を行うための第２の通信手段と、
前記データ処理装置を管理する管理装置に前記中央処理装置からの割り込みを通知する割込通知手段と、
を具備することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記管理装置にエラーの発生を通知するためのエラー通知手段、を具備し、
前記割込通知手段、及び前記エラー通知手段はそれぞれ、前記管理装置に接続された複数の信号線のなかで割り当てられた異なる１つ以上の信号線を用いて、前記割り込み、及び前記エラーの通知を行う。
【請求項３】
請求項２記載の半導体装置と接続される管理装置であって、
前記複数の信号線のうちの何れかを介して送信される第１の信号を入力し第１の処理を行う第１の処理手段と、
前記複数の信号線のうちで予め定められた１つ以上の信号線を介して送信される第２の信号を入力し第２の処理を行う第２の処理手段と、
を具備することを特徴とする管理装置。
【請求項４】
中央処理装置を備えたデータ処理装置において、
前記データ処理装置は、１つ以上の前記中央処理装置と、該中央処理装置に接続された半導体装置と、該データ処理装置を管理する管理装置とを備え、
前記半導体装置は、
前記中央処理装置と通信を行うための第１の通信手段と、
前記中央処理装置と接続可能なスロットを介して、他のデータ処理装置と通信を行うための第２の通信手段と、
前記管理装置に前記中央処理装置からの割り込みを通知する割込通知手段と、
を具備することを特徴とするデータ処理装置。
【請求項５】
請求項４記載のデータ処理装置であって、
前記半導体装置は、前記管理装置にエラーの発生を通知するためのエラー通知手段、を備え、
前記割込通知手段、及び前記エラー通知手段はそれぞれ、前記管理装置に接続された複数の信号線のなかで割り当てられた異なる１つ以上の信号線を用いて、前記割り込み、及び前記エラーの通知を行う。
【国際調査報告】
2013027297.tif 000012
2013027297.tif 000013
2013027297.tif 000014
2013027297.tif 000015