(57)【要約】  表示装置は、マトリクス状に配置された複数の画素回路（１２ａ、１２ｂ）と、画素回路の２行毎に配置された第１ゲート信号線（１６ａ、１６ｂ）と、画素回路の一行毎に配置された第２ゲート信号線（１６ｃ）と、画素回路の一列毎に配置されたソース信号線（１８）と、第２ゲート信号線とソース信号線との交差部の各々に配置されたスイッチ（２０）と、スイッチ（２０）の各々に対応して配置された副ソース信号線（１８ｓ）とを具備し、画素回路の各々は、スイッチ（１７ａ、１７ｂ）と、蓄積容量（１９ａ）とを有し、スイッチ（２０）は、第２ゲート信号線の電圧に応じて、ソース信号線と副ソース信号線との導通及び非導通を切り換え、スイッチ（１７ａ、１７ｂ）は、第１ゲート信号線の電圧に応じて、副ソース信号線と蓄積容量との導通及び非導通を切り換える。
2013001575.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の表示画素と、
前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、
前記表示画素の一行毎に配置された選択制御線と、
前記表示画素の一列毎に配置された主データ線と、
前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、
前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、
前記表示画素の各々は、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有し、
前記第１スイッチング素子は、前記走査線の電圧に応じて、前記主データ線と前記副データ線との導通及び非導通を切り換え、
前記第２スイッチング素子は、前記選択制御線の電圧に応じて、前記副データ線と前記容量素子との導通及び非導通を切り換えることを特徴とする表示装置。
【請求項２】
前記走査線と、前記走査線に対応するＮ本の選択制御線のうちの１本の選択制御線とは、共通の走査線により形成されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記Ｎ行に属する表示画素のうちの一の表示画素には、前記第２スイッチング素子が設けられておらず、他の表示画素には、前記第２スイッチング素子が設けられていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記Ｎは、２であることを特徴とする請求項１〜３のいずれかに記載の表示装置。
【請求項５】
前記表示画素は、有機エレクトロルミネッセンス素子を含むことを特徴とする請求項１〜４のいずれかに記載の表示装置。
【請求項６】
前記表示画素は、駆動トランジスタを有し、前記駆動トランジスタの閾値を補償する画素回路を含むことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記第１スイッチング素子と前記副データ線との間に接続され、所定の基準電圧を前記副データ線に印加する第３スイッチング素子をさらに備えることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記表示画素は、液晶素子を含むことを特徴とする請求項１に記載の表示装置。
【請求項９】
マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有する表示装置の駆動方法であって、
前記第１スイッチング素子が前記走査線の電圧に応じて前記主データ線と前記副データ線とを導通させるとともに、前記第２スイッチング素子が前記選択制御線の電圧に応じて前記副データ線と前記容量素子とを導通させることにより、前記容量素子に表示データに対応した電圧を保持させることを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機エレクトロルミネッセンス素子、又は液晶素子等を用いて画像を表示する表示装置及びその駆動方法に関し、特に、アクティブ素子を用いて画素を画像を表示するアクティブマトリクス型表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型表示装置では、多数の表示画素がマトリクス状に配置され、映像信号に応じて画素毎に光強度が制御されることにより、画像が表示される。近年、軽量、薄型、及び低消費電力等の利点から、液晶素子を用いたアクティブマトリクス型表示装置である液晶表示装置の需要が増大している。また、更なる軽量、薄型、及び低消費電力等を図るため、液晶表示装置に必要とされるバックライトを不要とする、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略す）を用いたアクティブマトリクス型表示装置が開発されている（例えば、特許文献１参照）。【０００３】
図３３は、従来のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。図３３に示すように、従来のアクティブマトリクス型表示装置は、複数の画素回路１１２ａ、１１２ｂ、複数のゲート信号線１１６ａ、１１６ｂ及び複数のソース信号線１１８を備え、ゲート信号線１１６ａ、１１６ｂは、ゲートドライバ（図示省略）により駆動され、ソース信号線１８は、ソースドライバ（図示省略）により駆動される。【０００４】
画素回路１１２ａは、駆動トランジスタ１１１ａ、有機ＥＬ素子１１４ａ、スイッチ１１７ａ、及び蓄積容量１１９ａを備え、表示画素を構成している。画素回路１１２ｂも、画素回路１１２ａと同様に構成され、同様に動作し、他の画素回路（図示省略）も同様である。【０００５】
各画素への映像信号の書き込みは、スイッチ１１７ａ、１１７ｂによって行われる。すなわち、スイッチ１１７ａ、１１７ｂが順に導通状態とされ、ソース信号線１１８に印加される映像信号に対応する電圧が蓄積容量１１９ａ、１１９ｂに蓄えられる。ここで、スイッチ１１７ａ、１１７ｂが非導通状態になっても、１フレーム期間の間、駆動トランジスタ１１１ａ、１１１ｂは、蓄積容量１１９ａ、１１９ｂに蓄えられた電圧に応じた電流を有機ＥＬ素子１１４ａ、１１４ｂに供給し、所定輝度で各画素が発光する。【０００６】
図３４は、図３３に示すゲート信号線及びソース信号線の電圧波形を示すタイミングチャートである。例えば、ソース信号線１１８から画素回路１１２ａへ映像信号を取り込む場合、図３４に示すように、ゲート信号線１１６ａの電圧ＧＶが変化し、スイッチ１１７ａが導通状態となっているときに、ソース信号線１１８の電圧ＳＶが所定電圧になっている必要がある。【０００７】
図３４に示す例では、時間ｔ１において、ソース信号線１１８の電圧ＳＶは、所定の第１電圧Ｖｄｗから所定の第２電圧Ｖｄｋに降下しており、所定の第２電圧Ｖｄｋが画素回路１１２ａに書き込まれ、画素が所定の輝度で発光する。したがって、１水平走査期間からゲート信号線１１６ａの電圧ＧＶの立下り期間を引いた時間ｔ２までに、ソース信号線１１８の電圧ＳＶの変化が完了しなければならない。【０００８】
しかしながら、ソース信号線１１８の負荷容量が大きくなると、ソース信号線１１８の電圧ＳＶの変化速度が遅くなり、時間ｔ２になっても、ソース信号線１１８の電圧ＳＶが所定の第２電圧Ｖｄｋとならない場合がある。この場合には、時間ｔ２におけるソース信号線１１８の電圧が、画素回路１１２ａに書き込まれ、画素が所定輝度とは異なる輝度で発光してしまい、良好な画像を表示することができない。【０００９】
上記のソース信号線１１８の電圧の変化速度は、ソース信号線１１８の負荷によって決定され、（ソース信号線１１８の抵抗値）×（ソース信号線１１８の容量値）によって決定される時定数に応じて変化する。【００１０】
ここで、図３３に破線で示すように、ソース信号線１１８には、寄生容量として、ソース信号線１１８の配線と他のレイヤーとの間に発生する配線容量１１５と、ソース信号線１１８から画素回路１１２ａ、１１２ｂに映像信号を取り込むためのスイッチ１１７ａ、１１７ｂのゲートとドレインとの間又はゲートとソースとの間に発生するチャネル容量１１３ａ、１１３ｂとが形成されている。配線容量１１５は、ソース信号線１１８の配線長と配線幅とにより決定され、チャネル容量１１３ａ、１１３ｂは、同一のソース信号線１１８に接続されるスイッチ１１７ａ、１１７ｂの数と、スイッチ１１７ａ、１１７ｂを構成するトランジスタの形状とにより決定される。これらの寄生容量によっても、ソース信号線１１８の容量が大きくなり、ソース信号線１１８の電圧の変化速度が遅くなる。【００１１】
また、液晶素子や、有機ＥＬ素子などを用いたアクティブマトリクス型表示装置においては、画面サイズの大型化や、垂直ライン数の増加により、ソース信号線１１８の負荷容量が増大し、所定期間（１水平走査期間）において、所望の映像信号の電圧を画素回路に書き込むことが益々難しくなっている。【００１２】
上記の表示画面の高精細化により画素行数が増大した場合、ソース信号線の電圧の変化速度が遅くなり、映像信号を正確に書き込むことが一層困難になる。また、表示画面の高精細化により画素列数が増大した場合、ソース信号線及び画素回路の配置ピッチが狭くなるので、リーク電流が発生し、この結果、縦クロストークが発生し、縦方向に帯を引いたような不要な画像が表示され、表示品位が低下する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平８−２４１０４８号公報
【発明の概要】
【００１４】
本発明の目的は、表示画面の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができる表示装置及びその駆動方法を提供することである。
【００１５】
本発明の一局面に従う表示装置は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の一行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有し、前記第１スイッチング素子は、前記走査線の電圧に応じて、前記主データ線と前記副データ線との導通及び非導通を切り換え、前記第２スイッチング素子は、前記選択制御線の電圧に応じて、前記副データ線と前記容量素子との導通及び非導通を切り換える。
【００１６】
本発明の他の局面に従う表示装置の駆動方法は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有する表示装置の駆動方法であって、前記第１スイッチング素子が前記走査線の電圧に応じて前記主データ線と前記副データ線とを導通させるとともに、前記第２スイッチング素子が前記選択制御線の電圧に応じて前記副データ線と前記容量素子とを導通させることにより、前記容量素子に表示データに対応した電圧を保持させる。
【００１７】
本発明によれば、表示画面の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態のアクティブマトリクス型表示装置の構成を示すブロック図である。
【図２】図１に示すアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図３】図２に示すソース信号線、第１ゲート信号線及び第２ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図４】図１に示すアクティブマトリクス型表示装置に適用可能な他の画素回路の構成を示す回路図である。
【図５】スイッチを介して共通化した画素の数と、ソース信号線の全容量との関係を示す図である。
【図６】本発明の第２の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図７】図６に示すソース信号線、第１ゲート信号線及び共通ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図８】本発明の第３の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図９】本発明の第３の実施の形態のアクティブマトリクス型表示装置に適用可能な他の画素回路の構成を示す回路図である。
【図１０】図９に示すソース信号線、第１ゲート信号線、共通ゲート信号線及び第５ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図１１】非発光期間の長さを揃えたときの図９に示すソース信号線、第１ゲート信号線、共通ゲート信号線及び第５ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図１２】本発明の第４の実施の形態の液晶表示装置の構成を示すブロック図である。
【図１３】図１２に示す液晶表示装置の画素回路の構成を示す回路図である。
【図１４】従来の液晶表示装置の画素回路に白電圧（正極性）を印加するときの電圧波形を示す図である。
【図１５】図１３に示す画素回路に白電圧（正極性）を印加するときの電圧波形の一例を示す図である。
【図１６】従来の液晶表示装置の２つの画素に白電圧（負極性）及び白電圧（正極性）を印加するときの電圧波形を示す図である。
【図１７】図１３に示す画素回路に白電圧（負極性）及び白電圧（正極性）を印加するときの電圧波形の一例を示す図である。
【図１８】従来の液晶表示装置の２つの画素に白電圧（負極性）及び灰電圧（正極性）を印加するときの電圧波形を示す図である。
【図１９】図１３に示す画素回路に白電圧（負極性）及び灰電圧（正極性）を印加するときの電圧波形の一例を示す図である。
【図２０】図１３に示すソース信号線、第１ゲート信号線及び第２ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図２１】本発明の第５の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２２】図２１に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第３ゲート信号線及び第４ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図２３】本発明の第６の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２４】本発明の第７の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２５】図２４に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第３ゲート信号線、第４ゲート信号線、第５ゲート信号線及び第６ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図２６】本発明の第８の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２７】図２６に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第３ゲート信号線、第４ゲート信号線、第５ゲート信号線及び第６ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図２８】本発明の第９の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２９】図２８に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第３ゲート信号線及び第１ＥＬ電源線の電圧波形の一例を示すタイミングチャートである。
【図３０】本発明の第１０の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図３１】図３０に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第６ゲート信号線、第１ＥＬ電源線及び第７ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図３２】本発明の第１１の実施の形態のアクティブマトリクス型表示装置の構成を示す回路図である。
【図３３】従来のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図３４】図３３に示すゲート信号線及びソース信号線の電圧波形を示すタイミングチャートである。
【発明を実施するための形態】
【００１９】
以下に、本発明の各実施の形態のアクティブマトリクス型表示装置について、図面を参照しながら説明する。
【００２０】
図１は、本発明の第１の実施の形態のアクティブマトリクス型表示装置の構成を示すブロック図である。なお、図１では、図示を容易にするために、後述するトランジスタ２０の図示を省略している。
【００２１】
図１に示すアクティブマトリクス型表示装置は、有機ＥＬ（エレクトロルミネッセンス）表示装置であり、ゲートドライバ１、ソースドライバ２、有機ＥＬ（エレクトロルミネッセンス）パネル３、コントローラ４、複数のゲート信号線１６及び複数のソース信号線１８を備える。有機ＥＬパネル３は、複数の画素回路１２及び複数のトランジスタ２０を備え、画素回路１２から表示画素が構成され、複数の表示画素がマトリックス状に配置されている。
【００２２】
コントローラ４は、ゲートドライバ１及びソースドライバ２を制御し、ゲートドライバ１は、ゲート信号線１６を有機ＥＬパネル３の行毎に駆動し、ソースドライバ２は、ソース信号線１８を駆動する。
【００２３】
図２は、図１に示すアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。なお、図２では、図示を容易にするために、マトリックス状に配置された複数の画素回路１２のうち、表示画素のある一列において連続する２行に属する表示画素に対応する２個の画素回路１２ａ、１２ｂのみを図示し、複数のソース信号線１８及び複数のゲート信号線１６のうち、２個の画素回路１２ａ、１２ｂに対して設けられているソース信号線１８及び第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃのみを図示し、複数のトランジスタ２０のうち２個の画素回路１２ａ、１２ｂに対して設けられているトランジスタ２０のみを図示している。この点については、他の画素回路の図も同様である。また、以下の実施の形態では、表示画素のある一列において連続するＮ行（第１の実施の形態では連続する２行）に適用した場合で説明する。しかしながら、本発明における表示画素のある一列におけるＮ行は、必ずしも連続している必要はなく、任意のＮ行について適用することができる。
【００２４】
図２に示すように、第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ａ、１２ｂに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ａ、１２ｂに対して設けられ、表示画素の２行毎に配置される。
【００２５】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ａ、１２ｂに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【００２６】
画素回路１２ａは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、及び蓄積容量１９ａを備える。蓄積容量１９ａは、映像信号すなわち表示データに対応した電圧を保持する。第１ゲート信号線１６ａは、スイッチ１７ａ（トランジスタ）のゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。蓄積容量１９ａの一端は、駆動トランジスタ１１ａのゲートに接続され、駆動トランジスタ１１ａと有機ＥＬ素子１４ａとが直列に接続されている。画素回路１２ｂも、画素回路１２ａと同様に構成され、他の画素回路（図示省略）も同様である。
【００２７】
ここで、画素回路１２ａ、１２ｂが表示画素の一例に相当し、第２ゲート信号線１６ｃが走査線の一例に相当し、第１ゲート信号線１６ａ、１６ｂが選択制御線の一例に相当し、ソース信号線１８が主データの一例に相当し、トランジスタ２０が第１スイッチング素子の一例に相当し、副ソース信号線１８ｓが副データ線の一例に相当し、スイッチ１７ａ、１７ｂが第２スイッチング素子の一例に相当し、蓄積容量１９ａ、１９ｂが容量素子の一例に相当し、有機ＥＬ素子１４ａ、１４ｂが有機ＥＬ素子の一例に相当している。
【００２８】
図３は、図２に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃの電圧波形の一例を示すタイミングチャートである。
【００２９】
図３に示すように、例えば、トランジスタ２０が画素回路１２ａ、１２ｂに書き込みを行う場合、画素回路１２ａ、１２ｂに対応した映像信号ＶＡ、ＶＢがソース信号線１８に入力され、この入力期間の間、ゲートドライバ１は、第２ゲート信号線１６ｃによりスイッチであるトランジスタ２０を導通状態とし、画素回路１２ａ、１２ｂは映像信号ＶＡ、ＶＢを取り込む。
【００３０】
このとき、初めの１水平走査期間Ｗａにおいて、トランジスタ２０が接続された画素回路のうちの１つに映像信号ＶＡを書き込むために、ゲートドライバ１は、第１ゲート信号線１６ａによりスイッチ１７ａを導通状態とするとともに、第１ゲート信号線１６ｂによりスイッチ１７ｂを非導通状態とし、画素回路１２ａに映像信号ＶＡを書き込む。次の１水平走査期間Ｗｂにおいて、ゲートドライバ１は、第１ゲート信号線１６ｂによりスイッチ１７ｂを導通状態とするとともに、第１ゲート信号線１６ａによりスイッチ１７ａを非導通状態とし、画素回路１２ｂに映像信号ＶＢを書き込む。
【００３１】
上記の動作を、１つのトランジスタ２０に接続された画素回路の組毎に繰り返し実施することにより、すべての画素に映像信号が書き込まれる。なお、本実施の形態では、第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃをゲートドライバ１で駆動することとしたが、第１ゲート信号線１６ａ、１６ｂを他の回路によって駆動する等の種々の変更が可能である。以降の他の実施の形態についても同様である。
【００３２】
上記の構成により、本実施の形態では、ソース信号線１８の負荷容量を小さくして、ソース信号線１８の電圧変化の高速化を達成している。すなわち、ソース信号線１８に寄生するチャネル容量１３の総和を減らすことにより、映像信号の高速書き込みを実現している。具体的には、図２に示すように、ソース信号線１８から映像信号を取り込むスイッチとなるトランジスタ２０を２つの表示画素間すなわち２個の画素回路１２ａ、１２ｂに対して共通化し、さらに、各画素回路１２ａ、１２ｂに個別に映像信号を取り込むためのスイッチ１７ａ、１７ｂを形成している。
【００３３】
したがって、ソース信号線１８に接続されるトランジスタ２０は、２個の画素回路１２ａ、１２ｂに対して１つの割合で設けられるため、図３３に示す従来の表示装置と比較した場合、チャネル容量１３の数が１本のソース信号線１８に対して半分になる。この結果、ソース信号線１８の負荷容量が低減し、ソース信号線１８の電圧の変化速度が向上するので、より短期間で映像信号を書き込むことができる。
【００３４】
また、スイッチ１７ａのチャネル容量２１ａは、トランジスタ２０が導通状態のときのみ、ソース信号線１８に影響を及ぼすが、トランジスタ２０が非導通状態のときには、ソース信号線１８から切り離される。このため、スイッチ１７ａのチャネル容量２１ａの影響は、垂直走査線数分の１の割合となり、スイッチ１７ａによるソース信号線１８の負荷への影響は非常に小さくなる。他のスイッチ１７ｂについても同様である。
【００３５】
上記のように、本実施の形態では、ソース信号線１８に接続されるトランジスタ２０を、各行毎ではなく、２行毎に設けて、トランジスタ２０の数を減少させることにより、ソース信号線１８の寄生容量を低減させ、書き込みに必要な時間を短縮することができる。したがって、表示画面の高精細化により画素行数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができる。また、ソース信号線１８と、各画素回路１２ａ、１２ｂ内の蓄積容量１９ａ、１９ｂとが、２つの直列に接続されたトランジスタ２０及びスイッチ１７ａ、１７ｂを介して接続されるため、リーク電流が減少し、縦クロストークを低減することができる。この結果、表示画面の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができる。
【００３６】
なお、図２では、２個の画素回路１２ａ、１２ｂに対して１個のトランジスタ２０を配置しているが、任意の数の画素回路に対して１個のトランジスタ２０を配置してもよい。例えば、第２ゲート信号線１６ｃを表示画素のＮ行（Ｎは２以上の整数）毎に配置する例を以下に説明する。図４は、本実施の形態のアクティブマトリクス型表示装置に適用可能な他の画素回路の構成を示す回路図である。
【００３７】
図４に示すように、Ｎ本の第１ゲート信号線１６１−１６Ｎ及び第２ゲート信号線１６ｃは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６１−１６Ｎは、画素回路１２１−１２Ｎに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、Ｎ個の画素回路１２１−１２Ｎに対して設けられ、表示画素のＮ行毎に配置される。
【００３８】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、Ｎ個の画素回路１２１−１２Ｎに接続され、表示画素の各列において連続するＮ行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。画素回路１２１−１２Ｎは、図２に示す画素回路１２ａ、１２ｂと同様に構成され、同様に動作する。
【００３９】
図４に示す画素回路を用いたアクティブマトリクス型表示装置では、ソース信号線１８から映像信号を取り込むスイッチとなるトランジスタ２０をＮ個の表示画素間すなわちＮ個の画素回路１２１−１２Ｎに対して共通化し、さらに、各画素回路１２１−１２Ｎに個別に映像信号を取り込むためのスイッチ１７１−１７Ｎを形成している。
【００４０】
上記の構成により、本例においては、図２に示す画素回路を用いたアクティブマトリクス型表示装置による効果に加えて、ソース信号線１８に接続されるトランジスタ２０は、Ｎ個の画素回路１２１−１２Ｎに対して１つの割合で配置されるため、図３３に示す従来の表示装置と比較した場合、チャネル容量１３の数が１本のソース信号線１８に対して１／Ｎになる。この結果、ソース信号線１８の負荷容量が大幅に低減し、ソース信号線１８の電圧の変化速度が大幅に向上するので、非常に短期間で映像信号を書き込むことができる。
【００４１】
ここで、共通化した画素回路１２の数Ｎについて検討すると、以下のようになる。図５は、トランジスタ２０を介して共通化した画素（画素回路１２）の数と、ソース信号線１８の全容量との関係を示す図である。
【００４２】
図５に示すように、共通化する画素数を増加させるほど、ソース信号線１８の全容量は低減するが、画素数が増えるほど、共通化に伴って削除されるチャネル容量１３の数が減少するために、ソース信号線１８の全容量の削減効果が小さくなってくる。そのため、８画素程度までの接続数で設計すること、すなわち、共通化した画素回路１２の数Ｎは、２≦Ｎ≦８を満たすことが好ましい。
【００４３】
次に、本発明の第２の実施の形態のアクティブマトリクス型表示装置について説明する。図６は、本発明の第２の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。なお、第２の実施の形態のアクティブマトリクス型表示装置の全体構成は、図１に示すアクティブマトリクス型表示装置と同様であるので、図示及び詳細な説明を省略し、必要に応じて図１に示す構成を適宜参照するものとする。以降の他の実施の形態についても同様である。
【００４４】
図２に示す画素回路では、ゲート信号線の数が２つの画素（２個の画素回路）に対して３本必要であったが、本実施の形態では、図２に示す第１ゲート信号線１６ｂと第２ゲート信号線１６ｃを共通の１本のゲート信号線により形成することにより、図６に示すように、２個の画素回路１２ａ、１２ｂに対して２本のゲート信号線すなわち１本の第１ゲート信号線１６ａ及び１本の共通ゲート信号線１６ｄを用いている。
【００４５】
具体的には、図６に示すように、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｄは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａは、画素回路１２ａに接続され、共通ゲート信号線１６ｄは、画素回路１２ｂに接続され、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｄは、表示画素の一行毎に配置されることとなる。また、共通ゲート信号線１６ｄは、２個の画素回路１２ａ、１２ｂに対して設けられるため、表示画素の２行毎に配置されることとなる。
【００４６】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、共通ゲート信号線１６ｄとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続され、副ソース信号線１８ｓは、画素回路１２ａ、１２ｂに接続される。共通ゲート信号線１６ｄは、トランジスタ２０のゲートに接続され、トランジスタ２０は、共通ゲート信号線１６ｄの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【００４７】
第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。また、共通ゲート信号線１６ｄは、スイッチ１７ｂのゲートに接続され、スイッチ１７ｂは、共通ゲート信号線１６ｄの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ｂとの導通及び非導通を切り換える。
【００４８】
ここで、共通ゲート信号線１６ｄが走査線の一例に相当し、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｄが選択制御線の一例に相当し、その他の構成は第１の実施の形態と同様である。
【００４９】
図７は、図６に示すソース信号線１８、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｄの電圧波形の一例を示すタイミングチャートである。
【００５０】
本実施の形態は、アクティブマトリクス型表示装置であるため、書き込み完了後の電圧に応じて、有機ＥＬ素子１４ａ、１４ｂが発光する。このため、図７に示すように、初めの１水平走査期間Ｗａｂでは、ゲートドライバ１は、共通ゲート信号線１６ｄによりトランジスタ２０及びスイッチ１７ｂを導通状態とするとともに、第１ゲート信号線１６ａによりスイッチ１７ａを導通状態とし、本来書き込みが必要な画素回路１２ａへ映像信号ＶＡの書き込みを行うとともに、画素回路１２ｂへの書き込みを行う。
【００５１】
続く１水平走査期間Ｗｂにおいて、ゲートドライバ１は、共通ゲート信号線１６ｄによりトランジスタ２０及びスイッチ１７ｂを導通状態とするとともに、第１ゲート信号線１６ａによりスイッチ１７ａを非導通状態とし、画素回路１２ｂに対応する映像信号ＶＢの書き込みを行う。この結果、１フレーム間、画素回路１２ａでは、映像信号ＶＡの電圧に対応した輝度で発光し、画素回路１２ｂでは、映像信号ＶＢの電圧に対応した輝度で発光することができる。
【００５２】
上記のように、本実施の形態では、図７に示す信号波形を入力することにより、ゲート信号線の数を増やすことなく、１本のソース信号線１８に対するチャネル容量１３の数を減少させることが可能となり、また、混色の無い良好な表示を実現することができる。
【００５３】
次に、本発明の第３の実施の形態のアクティブマトリクス型表示装置について説明する。図８は、本発明の第３の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【００５４】
図６に示す画素回路では、トランジスタ２０とスイッチ１７ｂとが同一の動作を行っており、また、画素回路１２ａにスイッチ１７ａがあれば、画素回路１２ａと画素回路１２ｂとの間で蓄積容量１９ａ、１９ｂに蓄えられる電圧の分離が可能である。このため、本実施の形態では、図８に示すように、スイッチ１７ｂを省略した画素回路１２ｃを用いて、第２の実施形態と同様の動作を行っている。
【００５５】
具体的には、図８に示すように、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｅは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａは、画素回路１２ａに接続され、共通ゲート信号線１６ｅは、画素回路１２ｃに対して配置され、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｅは、表示画素の一行毎に配置されることとなる。また、共通ゲート信号線１６ｅは、２個の画素回路１２ａ、１２ｃに対して設けられるため、表示画素の２行毎に配置されることとなる。
【００５６】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、共通ゲート信号線１６ｅとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続され、副ソース信号線１８ｓは、画素回路１２ａのスイッチ１７ａと、画素回路１２ｃの蓄積容量１９ａの一端とに接続される。共通ゲート信号線１６ｅは、トランジスタ２０のゲートに接続され、トランジスタ２０は、共通ゲート信号線１６ｅの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。
【００５７】
ここで、画素回路１２ａ、１２ｃが表示画素の一例に相当し、共通ゲート信号線１６ｅ走査線の一例に相当し、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｅが選択制御線の一例に相当し、その他の構成は第１の実施の形態と同様である。
【００５８】
上記の構成により、本実施の形態では、トランジスタ２０及びスイッチ１７ａを用いて、画素回路１２ａと画素回路１２ｃとの間で蓄積容量１９ａ、１９ｂに蓄えられる電圧の分離が可能であるため、第２の実施の形態の効果に加え、トランジスタ数についても増加させることなく、ソース信号線１８の負荷容量を削減することが可能となる。
【００５９】
なお、上記の２画素接続の回路構成以外でも、図８に示す回路構成を適用可能である。例えば、トランジスタ２０に接続された３個以上の画素回路のうち最後に書き込みを行う画素回路を画素回路１２ｃと同様に構成することにより、この画素回路からスイッチを省略することができる。
【００６０】
また、図８に示す回路構成に代えて、駆動トランジスタ１１ａ、１１ｂと有機ＥＬ素子１４ａ、１４ｂとの間にスイッチを設けた画素回路を用いてもよい。図９は、本発明の第３の実施の形態のアクティブマトリクス型表示装置に適用可能な他の画素回路の構成を示す回路図である。
【００６１】
図９に示す画素回路１２ａ’、１２ｃ’が図８に示す画素回路１２ａ、１２ｃと異なる点は、後述する第６乃至第８の実施の形態と同様に、駆動トランジスタ１１ａ、１１ｂと有機ＥＬ素子１４ａ、１４ｂとの間にスイッチ３１ａ、３１ｂが接続され、スイッチ３１ａ、３１ｂのゲートは、第５ゲート信号線１６ｊ、１６ｋに接続されている点であり、その他の点は基本的に図８に示す画素回路１２ａ、１２ｃと同様であるので、詳細な説明は省略する。
【００６２】
図１０は、図９に示すソース信号線１８、第１ゲート信号線１６ａ、共通ゲート信号線１６ｅ及び第５ゲート信号線１６ｋの電圧波形の一例を示すタイミングチャートである。この例では、第５ゲート信号線１６ｊは、第５ゲート信号線１６ｋと共通化されている。図１０に示すように、ソース信号線１８、第１ゲート信号線１６ａ、共通ゲート信号線１６ｅは、図７に示すソース信号線１８、第１ゲート信号線１６ａ、共通ゲート信号線１６ｄの電圧波形と同様の波形で駆動され、各回路は同様に動作する。
【００６３】
ここで、図８に示す画素回路１２ｃでは、１水平走査期間において、映像信号に応じた所定の電圧とは異なる電圧が印加され、その結果、有機ＥＬ素子１４ｂには、映像信号に応じた所定の電流とは異なる電流が流れる。このような電流が流れる期間は、１フレームのうちの１水平走査期間だけに限られるので、全体からすれば、０．５％以下の期間となり、無視することも可能である。
【００６４】
しかしながら、本例では、より高精度な輝度を得るため、図１０に示すように、初めの１水平走査期間Ｗａｂ及び続く１水平走査期間Ｗｂにおいて、ゲートドライバ１は、第５ゲート信号線１６ｋによりスイッチ３１ｂを非導通状態とし、書き込み期間の間（少なくとも初めの１水平走査期間Ｗａｂの期間）、新たに設けたスイッチ３１ｂにより有機ＥＬ素子１４ｂに電流を流さないように構成されている。この結果、本例では、１フレームの全期間において、映像信号に応じた所定輝度とは異なる輝度で画素が発光をしないようにすることができる。
【００６５】
また、各行の非発光期間の長さを揃える場合、第１ゲート信号線１６ａに接続された画素回路１２ａ’も、書き込み期間Ｗａｂと同等の期間だけ非発光状態にする必要がある。図１１は、非発光期間の長さを揃えたときの図９に示すソース信号線１８、第１ゲート信号線１６ａ、共通ゲート信号線１６ｅ及び第５ゲート信号線１６ｊ、１６ｋの電圧波形の一例を示すタイミングチャートである。
【００６６】
図１１に示すように、ゲートドライバ１は、初めの１水平走査期間Ｗａｂの直前の１水平走査期間と、初めの１水平走査期間Ｗａｂとにおいて、第５ゲート信号線１６ｊによりスイッチ３１ａを非導通状態とするとともに、初めの１水平走査期間Ｗａｂ及び続く１水平走査期間Ｗｂにおいて、第５ゲート信号線１６ｋによりスイッチ３１ｂを非導通状態とし、非発光期間の長さを揃えている。この結果、本例では、非発光期間の長さを揃えながら、１フレームの全期間において、映像信号に応じた所定輝度とは異なる輝度で画素が発光をしないようにすることができる。
【００６７】
次に、本発明の第４の実施の形態のアクティブマトリクス型表示装置について説明する。上記の各実施の形態では、有機ＥＬ素子を用いたアクティブマトリクス型表示装置について説明したが、本発明は、これらの例に特に限定されず、液晶素子を用いたアクティブマトリクス型表示装置である液晶表示装置にも同様に適用することができる。図１２は、本発明の第４の実施の形態の液晶表示装置の構成を示すブロック図である。なお、図１２では、図示を容易にするために、後述するトランジスタ２０Ｌの図示を省略している。
【００６８】
図１２に示す液晶表示装置は、アクティブマトリクス型表示装置であり、ゲートドライバ１Ｌ、ソースドライバ２Ｌ、液晶パネル３Ｌ、コントローラ４Ｌ、複数のゲート信号線１６Ｌ、及び複数のソース信号線１８Ｌを備える。液晶パネル３Ｌは、複数の画素回路１２Ｌ及び複数のトランジスタ２０Ｌを備え、画素回路１２Ｌから表示画素が構成され、複数の表示画素がマトリックス状に配置されている。
【００６９】
コントローラ４Ｌは、ゲートドライバ１Ｌ及びソースドライバ２Ｌを制御し、ゲートドライバ１Ｌは、ゲート信号線１６Ｌを液晶パネル３Ｌの行毎に駆動し、ソースドライバ２Ｌは、ソース信号線１８Ｌを駆動する。
【００７０】
図１３は、図１２に示す液晶表示装置の画素回路の構成を示す回路図である。なお、図１３では、図示を容易にするために、マトリックス状に配置された複数の画素回路１２Ｌのうち、表示画素のある一列において連続する２行に属する表示画素に対応する２個の画素回路１２Ｌａ、１２Ｌｂのみを図示し、複数のソース信号線１８Ｌ及び複数のゲート信号線１６Ｌのうち、２個の画素回路１２Ｌａ、１２Ｌｂに対して設けられているソース信号線１８Ｌ及び第１ゲート信号線１６Ｌａ、１６Ｌｂ及び第２ゲート信号線１６Ｌｃのみを図示し、複数のトランジスタ２０Ｌのうち２個の画素回路１２Ｌａ、１２Ｌｂに対して設けられているトランジスタ２０Ｌのみを図示している。
【００７１】
図１３に示すように、本実施の形態の液晶表示装置では、液晶素子１４Ｌａ、１４Ｌｂを含む２個の画素回路１２Ｌａ、１２Ｌｂ（２画素）に対して、ソース信号線１８Ｌに接続されるトランジスタ２０Ｌが１つ設けられている。
【００７２】
具体的には、図１３に示すように、第１ゲート信号線１６Ｌａ、１６Ｌｂ及び第２ゲート信号線１６Ｌｃは、液晶パネル３Ｌの行方向に沿って配置される。第１ゲート信号線１６Ｌａ、１６Ｌｂは、画素回路１２Ｌａ、１２Ｌｂに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６Ｌｃは、２個の画素回路１２Ｌａ、１２Ｌｂに対して設けられ、表示画素の２行毎に配置される。
【００７３】
ソース信号線１８Ｌは、液晶パネル３Ｌの列方向に沿って配置され、トランジスタ２０Ｌは、第２ゲート信号線１６Ｌｃとソース信号線１８Ｌとの各交差部に配置される。ソース信号線１８Ｌは、トランジスタ２０Ｌを介して副ソース信号線１８Ｌｓに接続される。副ソース信号線１８Ｌｓは、画素回路１２Ｌａ、１２Ｌｂに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０Ｌに対応して配置される。第２ゲート信号線１６Ｌｃは、トランジスタ２０Ｌのゲートに接続され、トランジスタ２０Ｌは、第２ゲート信号線１６Ｌｃの電圧に応じて、ソース信号線１８Ｌと副ソース信号線１８Ｌｓとの導通及び非導通を切り換える。
【００７４】
画素回路１２Ｌａは、液晶素子１４Ｌａ、スイッチ１７Ｌａ、及び蓄積容量１９Ｌａを備える。蓄積容量１９Ｌａは、映像信号すなわち表示データに対応した電圧を保持する。第１ゲート信号線１６Ｌａは、スイッチ１７Ｌａ（トランジスタ）のゲートに接続され、スイッチ１７Ｌａは、第１ゲート信号線１６Ｌａの電圧に応じて、副ソース信号線１８Ｌｓと蓄積容量１９Ｌａとの導通及び非導通を切り換える。蓄積容量１９Ｌａの一端は、液晶素子１４Ｌａの一端と接続されている。画素回路１２Ｌｂも、画素回路１２Ｌａと同様に構成され、他の画素回路（図示省略）も同様である。
【００７５】
ここで、画素回路１２Ｌａ、１２Ｌｂが表示画素の一例に相当し、第２ゲート信号線１６Ｌｃが走査線の一例に相当し、第１ゲート信号線１６Ｌａ、１６Ｌｂが選択制御線の一例に相当し、ソース信号線１８Ｌが主データの一例に相当し、トランジスタ２０Ｌが第１スイッチング素子の一例に相当し、副ソース信号線１８Ｌｓが副データ線の一例に相当し、スイッチ１７Ｌａ、１７Ｌｂが第２スイッチング素子の一例に相当し、蓄積容量１９Ｌａ、１９ｂが容量素子の一例に相当し、液晶素子１４Ｌａ、１４Ｌｂが液晶素子の一例に相当している。
【００７６】
本実施の形態の液晶表示装置は、上記のように構成され、各画素への書き込みは、上記の図３に示すようなゲート信号線の電圧波形を用いて行われ、蓄積容量１９Ｌａ、１９Ｌｂに所定の電荷が書き込まれる。液晶素子１４Ｌａ、１４Ｌｂは、蓄積容量１９Ｌａ、１９Ｌｂに保持された電圧に応じて透過率を制御し、階調表示が行われる。なお、液晶素子１４Ｌａ、１４Ｌｂが充分に容量を持つ場合には、蓄積容量１９Ｌａ、１９Ｌｂを省略してもよい。
【００７７】
一般に、液晶表示装置は、液晶素子の劣化を低減するために、交流反転駆動を行っており、時間及びパネル上の位置によって、液晶素子に印加される電圧の極性を反転させている。図１４は、従来の液晶表示装置の画素回路に白電圧（正極性）を印加するときの電圧波形を示す図である。図１４に示すように、書き込み期間ＷＰにおいて、１フレーム前の表示データである白電圧（負極性）から白電圧（正極性）へ変化する電圧が、ソース信号線から画素回路に印加され、白電圧（正極性）が画素に書き込まれ、その後、保持期間ＨＰにおいて、白電圧（正極性）が保持される。
【００７８】
上記のように、画素回路において、１フレーム毎に電圧の極性を反転させる場合、画素回路に印加する電圧波形の振幅は、交流反転駆動を行わない場合に比べて、２倍の電圧振幅となり、書き込みに時間がかかる。そこで、本実施の形態の液晶表示装置は、書き込みを行う前に、蓄積容量１９Ｌａ、１９Ｌｂの電圧を映像信号の振幅の中心付近に設定している。この結果、電圧振幅が同一極性間までの電圧変化でよくなり、１回で書き込む電圧振幅が、負極性から正極性への電圧変化（又は正極性から負極性への変化）よりも小さくなるので、書き込み期間を短縮することができる。
【００７９】
図１５は、図１３に示す画素回路に白電圧（正極性）を印加するときの電圧波形の一例を示す図である。本図では、ノーマリーブラックモードの液晶を用いた場合を例に説明するが、ノーマリーホワイトモードであっても同様に適用可能である。また、便宜上、階調電圧は、０Ｖを境に、正側と負側とに分けて説明するが、フリッカ調整により、黒電圧がどちらかの極性にオフセットされる場合でも、同様に適用可能である。
【００８０】
図１５に示すように、本実施の形態では、書き込み期間ＷＰにおける電圧変化を早くするために、まず、放電期間ＤＰを設け、画素回路１２Ｌａ、１２Ｌｂの電圧を０Ｖまで予め変化させておく。次に、書き込み期間ＷＰにおいて、白電圧（正極性）の電圧を印加すると、書き込み期間ＷＰにおける電圧変化は、図１４に比べて約半分となり、より短時間で所定の電圧に変化させることが可能となる。
【００８１】
また、本実施の形態では、図１３に示す画素回路の構成において、正側極性で書き込まれた画素回路と、負側極性で書き込まれた画素回路との数が同一であれば、スイッチ１７Ｌａとスイッチ１７Ｌｂを導通状態とし、スイッチ１７Ｌｃを非導通状態とすることにより、ソース信号線１８Ｌが別の画素回路（画素）の書き込みを行っているときでも、２個の画素回路１２Ｌａ、１２Ｌｂの蓄積容量１９Ｌａ、１９Ｌｂに蓄えられた電荷同士をショートさせることができる。この結果、放電期間ＤＰと同様の動作が行われることとなり、画素回路１２Ｌａ、１２Ｌｂの電圧が平均化され、黒電圧に近い電圧へと変化させることが可能である。
【００８２】
また、従来の画素回路の構成を用いて、放電期間を設けようとすると、ソース信号線から放電に必要な電圧を供給する必要があり、他の画素への書き込みに影響を与えてしまうが、本実施の形態では、ソース信号線１８Ｌから放電に必要な電圧を供給する必要がないため、他の書き込みを行う画素への影響がなく、且つ、当該画素への映像信号の書き込みを早く行うことができる液晶表示装置を実現することが可能である。
【００８３】
また、上記の放電期間ＤＰにおいて、画素回路１２Ｌａ、１２Ｌｂの平均化された電圧が映像信号のセンター電圧付近の電圧となることが最も理想的な例であるが、この例は、正側印加電圧と負側印加電圧とが等しい場合にのみ起きる。実際には、表示パターンによって、平均化された電圧がずれる場合がある。
【００８４】
図１６は、従来の液晶表示装置の２つの画素Ａ、Ｂに白電圧（負極性）及び白電圧（正極性）を印加するときの電圧波形を示す図であり、図１７は、図１３に示す画素回路に白電圧（負極性）及び白電圧（正極性）を印加するときの電圧波形の一例を示す図であり、図１８は、従来の液晶表示装置の２つの画素Ａ、Ｂに白電圧（負極性）及び灰電圧（正極性）を印加するときの電圧波形を示す図であり、図１９は、図１３に示す画素回路に白電圧（負極性）及び灰電圧（正極性）を印加するときの電圧波形の一例を示す図である。
【００８５】
図１６に示すように、従来の液晶表示装置において、２ｎフレーム（ｎは、任意の整数）において、画素Ａの電圧が白電圧（正極性）＋Ｖ１であり、画素Ｂの電圧が白電圧（負極性）−Ｖ１であるとき、２ｎ＋１フレームにおいて、画素Ａに白電圧（負極性）−Ｖ１が印加され、画素Ｂに白電圧（正極性）＋Ｖ１が印加されたとき、立ち上がり時間ＵＰは図に示すように長期間となる。
【００８６】
一方、図１７に示すように、本実施の形態では、２ｎフレームにおいて、画素回路１２Ｌａの電圧が白電圧（正極性）＋Ｖ１であり、画素回路１２Ｌｂの電圧が白電圧（負極性）−Ｖ１であるとき、ｍ水平走査期間（ｍは、任意の整数）において、画素回路１２Ｌａ、１２Ｌｂの蓄積容量１９Ｌａ、１９Ｌｂに蓄えられた電荷同士をショートさせると、画素回路１２Ｌａ、１２Ｌｂの電圧が平均化されて、映像信号のセンター電圧付近の電圧となる。
【００８７】
次に、２ｎ＋１フレームにおいて、画素回路１２Ｌａに白電圧（負極性）−Ｖ１が印加され、画素回路１２Ｌｂに白電圧（正極性）＋Ｖ１が印加されたとき、立ち上がり時間ＵＰは、図１６に示す従来例と比較して、図に示すように短縮される。このように、画素回路１２Ｌａ、１２Ｌｂの平均化された電圧が映像信号のセンター電圧付近の電圧となる場合、書き込み期間を短縮することができる。
【００８８】
ここで、表示パターンによっては、平均化された電圧がずれる場合があり、例えば、図１８に示すように、従来の液晶表示装置において、２ｎフレームにおいて、画素Ａの電圧が白電圧（正極性）＋Ｖ１であり、画素Ｂの電圧が灰電圧（負極性）−Ｖ２（ここで、｜Ｖ２｜２＝｜Ｖ１｜）であるとき、２ｎ＋１フレームにおいて、画素Ａに白電圧（負極性）−Ｖ１が印加され、画素Ｂに灰電圧（正極性）＋Ｖ２が印加されたとき、立ち上がり時間ＵＰは、図１６に示す例と同様に長期間となる。
【００８９】
一方、図１９に示すように、本実施の形態では、２ｎフレームにおいて、画素回路１２Ｌａの電圧が白電圧（正極性）＋Ｖ１であり、画素回路１２Ｌｂの電圧が灰電圧（負極性）−Ｖ２であるとき、ｍ水平走査期間において、画素回路１２Ｌａ、１２Ｌｂの蓄積容量１９Ｌａ、１９Ｌｂに蓄えられた電荷同士をショートさせると、画素回路１２Ｌａ、１２Ｌｂの電圧が平均化されて、映像信号のセンター電圧付近の電圧からはずれるが、映像信号のセンター電圧付近の電圧に近い電圧になる。
【００９０】
次に、２ｎ＋１フレームにおいて、画素回路１２Ｌａに白電圧（負極性）−Ｖ１が印加され、画素回路１２Ｌｂに灰電圧（正極性）＋Ｖ２が印加されたとき、立ち上がり時間ＵＰは、図１８に示す従来例と比較して、図に示すように短縮される。
【００９１】
このように、本実施の形態では、１フレームごとに液晶に印加する電圧極性を反転させ、トランジスタ２０Ｌに接続された画素回路１２Ｌａ、１２Ｌｂの電圧極性が異なるように駆動することにより、画素回路１２Ｌａ、１２Ｌｂの平均化された電圧が映像信号のセンター電圧付近の電圧からずれる場合でも、従来の駆動方式と比較して、画素回路１２Ｌａ、１２Ｌｂの平均化された電圧が次に書き込む映像信号の電圧に近づくため、書き込み期間を短縮する効果を得ることができる。
【００９２】
なお、図１７、図１９では、極性の異なる２つの画素回路をショートさせる場合を例にして説明したが、極性の異なる３つ以上の画素回路をショートさせる場合にも適用することができる。
【００９３】
図２０は、図１３に示すソース信号線１８Ｌ、第１ゲート信号線１６Ｌａ、１６Ｌｂ及び第２ゲート信号線１６Ｌｃの電圧波形の一例を示すタイミングチャートである。本図は、２個の画素回路１２Ｌａ、１２Ｌｂがトランジスタ２０Ｌを介してソース信号線１８Ｌに接続され、且つ、２個の画素回路１２Ｌａ、１２Ｌｂのうち一方が正極性の画素回路であり、他方が負極性の画素回路である場合の駆動波形を示している。
【００９４】
まず、画素回路１２Ｌａ、１２Ｌｂの印加電圧の放電期間ＤＰにおいて、ゲートドライバ１Ｌは、第１ゲート信号線１６Ｌａ、１６Ｌｂによりスイッチ１７Ｌａ、１７Ｌｂを導通状態とするとともに、第２ゲート信号線１６Ｌｃによりトランジスタ２０Ｌを非導通状態とし、２個の画素回路１２Ｌａ、１２Ｌｂ間で蓄積容量１９Ｌａ、１９Ｌｂの電荷の再配分が行われる。この結果、画素回路１２Ｌａ、１２Ｌｂの電圧は、映像信号のセンター電圧に近い電圧となり、これにより放電が完了する。
【００９５】
次に、画素回路１２Ｌａの書き込み期間Ｗａにおいて、ゲートドライバ１Ｌは、第１ゲート信号線１６Ｌａ及び第２ゲート信号線１６Ｌｃによりスイッチ１７Ｌａ及びトランジスタ２０Ｌを導通状態とするとともに、第１ゲート信号線１６Ｌｂによりスイッチ１７Ｌｂを非導通状態とし、画素回路１２Ｌａに負極性データが印加され、画素回路１２Ｌａに階調電圧が書き込まれる。
【００９６】
最後に、画素回路１２Ｌｂの書き込み期間Ｗｂにおいて、ゲートドライバ１Ｌは、第１ゲート信号線１６Ｌｂ及び第２ゲート信号線１６Ｌｃによりスイッチ１７Ｌｂ及びトランジスタ２０Ｌを導通状態とするとともに、第１ゲート信号線１６Ｌａによりスイッチ１７Ｌａを非導通状態とし、画素回路１２Ｌｂに正極性データが印加され、画素回路１２Ｌｂに階調電圧が書き込まれる。
【００９７】
このように、放電期間ＤＰにおいて、画素回路１２Ｌａ及び画素回路１２Ｌｂに映像信号のセンター電圧付近の電圧を予め設定することにより、より短時間で映像信号を書き込むことが可能となる。
【００９８】
上記のように、本実施の形態では、図１３に示す画素回路の構成を用いることにより、第１の実施の形態と同様に、トランジスタ２０Ｌに起因するソース信号線１８Ｌの負荷容量を削減することができ、また、画素回路１２Ｌａ、１２Ｌｂの内部で電圧を予め放電することにより、書き込み電圧の振幅を小さくすることができる。この結果、大画面且つ精細度の高い液晶表示装置において、所望の階調電圧を短時間で書き込むことができる。
【００９９】
なお、本実施の形態では、２個の画素回路について一方が正極性の画素回路であり、他方が負極性の画素回路である場合で説明したが、正極性の画素回路及び負極性の画素回路のそれぞれは複数個であってもよく、例えば、４個の画素回路について２個が正極性の画素回路であり、残りの２個が負極性の画素回路である場合や、８個の画素回路について４個が正極性の画素回路であり、残りの４個が負極性の画素回路である場合であってもよい。
【０１００】
次に、本発明の第５の実施の形態のアクティブマトリクス型表示装置について説明する。上記の各実施の形態では、種々の画素回路を用いたアクティブマトリクス型表示装置について説明したが、本発明は、これらの例に特に限定されず、以下に説明するような他の画素回路を用いたアクティブマトリクス型表示装置にも同様に適用することができる。図２１は、本発明の第５の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【０１０１】
図２１に示す画素回路の構成が、図２に示す画素回路の構成と異なる点は、ソース信号線１８からの映像信号の取り込みのための第２ゲート信号線１６ｃに加えて、基準電圧ＶＲを駆動トランジスタ１１ａ、１１ｂのゲートに印加するためのスイッチ５１ａを制御するための第３ゲート信号線１６ｆ、１６ｇと、発光期間を制御するためのスイッチ５２ａ、５２ｂを制御するための第４ゲート信号線１６ｈ、１６ｉとをさらに備える点である。
【０１０２】
具体的には、図２１に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、１６ｇ及び第４ゲート信号線１６ｈ、１６ｉは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｄ、１２ｅに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ｄ、１２ｅに対して設けられ、表示画素の２行毎に配置される。また、第３ゲート信号線１６ｆ、１６ｇ及び第４ゲート信号線１６ｈ、１６ｉは、画素回路１２ｄ、１２ｅに接続され、表示画素の一行毎に配置される。
【０１０３】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｄ、１２ｅに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１０４】
画素回路１２ｄは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、５１ａ、５２ａ、及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。第３ゲート信号線１６ｆは、スイッチ５１ａのゲートに接続され、スイッチ５１ａは、第３ゲート信号線１６ｆの電圧に応じて、基準電圧ＶＲと蓄積容量１９ａ及び駆動トランジスタ１１ａのゲートとの導通及び非導通を切り換え、基準電圧ＶＲを駆動トランジスタ１１ａのゲートに印加する。第４ゲート信号線１６ｈは、スイッチ５２ａのゲートに接続され、スイッチ５２ａは、第４ゲート信号線１６ｈの電圧に応じて、蓄積容量１９ａと有機ＥＬ素子１４ａとの導通及び非導通を切り換え、発光期間を制御する。画素回路１２ｅも、画素回路１２ｄと同様に構成され、他の画素回路（図示省略）も同様である。
【０１０５】
図２２は、図２１に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ及び第４ゲート信号線１６ｈの電圧波形の一例を示すタイミングチャートである。
【０１０６】
図２２に示すように、まず、画素回路１２ｄの書き込み準備期間ＷＰにおいて、書き込み準備を行うために、ゲートドライバ１は、第４ゲート信号線１６ｈによりスイッチ５２ａを非導通状態とする。この書き込み準備期間ＷＰは、次に行う映像信号ＶＡの書き込み時に、ソース信号線１８からの電圧が有機ＥＬ素子１４ａに直接印加されることを防止するために設けた期間であり、画素回路１２ｄに着目すると、スイッチ１７ａとスイッチ５２ａとが同時に導通状態にならないようにするための期間である。
【０１０７】
次に、画素回路１２ｄの書き込み期間Ｗｄにおいて、ゲートドライバ１は、画素回路１２ｄに映像信号ＶＡを書き込む。このとき、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ５１ａを導通状態とし、基準電圧ＶＲを駆動トランジスタ１１ａのゲートに印加し、また、第１ゲート信号線１６ａ及び第２ゲート信号線１６ｃに接続されたスイッチ１７ａ及びスイッチとなるトランジスタ２０を導通状態とし、蓄積容量１９ａに基準電圧ＶＲと映像信号ＶＡの電圧との差電圧を印加する。
【０１０８】
次に、上記と同様に、画素回路１２ｅの書き込み期間Ｗｅにおいて、ゲートドライバ１は、画素回路１２ｅに基準電圧ＶＲと映像信号ＶＢの電圧との差電圧を書き込む。
【０１０９】
最後に、発光期間ＥＰにおいて、ゲートドライバ１は、第４ゲート信号線１６ｈによりスイッチ５２ａを導通状態にするとともに、第１ゲート信号線１６ａ及び第３ゲート信号線１６ｆによりスイッチ１７ａ及びスイッチ５１ａを非導通状態とし、書き込み期間Ｗｄにおいて決定された蓄積容量１９ａの電圧に応じた電流が、駆動トランジスタ１１ａに流れ、有機ＥＬ素子１４ａが発光する。画素回路１２ｅについても、画素回路１２ｄと同様である。
【０１１０】
上記の動作により、映像信号の電圧は、ソース信号線１８からトランジスタ２０及びスイッチ１７ａを介して画素回路１２ｄの蓄積容量１９ａに書き込まれる。この結果、本実施の形態でも、ソース信号線１８に接続されるトランジスタ２０の数を減らすことができるので、ソース信号線１８の寄生容量となるチャネル容量１３を減少することができ、また、書き込み時の充電不足による書き込み電圧誤差を減少することができるので、表示品位を向上させることができる。
【０１１１】
次に、本発明の第６の実施の形態のアクティブマトリクス型表示装置について説明する。上記の各実施の形態では、電圧駆動方式により画素回路を駆動する例について説明したが、本発明は、この例に特に限定されず、以下に説明する電流駆動方式により画素回路を駆動するアクティブマトリクス型表示装置にも同様に適用することができる。図２３は、本発明の第６の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【０１１２】
図２３に示す画素回路１２ｆ、１２ｇは、電流駆動方式と呼ばれる駆動方式により駆動される。この電流駆動方式の場合、ソース信号線１８には、階調に応じた電流が流れ、この階調電流と、駆動トランジスタ１１ａ、１１ｂの電流−電圧特性とに応じた電圧が蓄積容量１９ａ、１９ｂに書き込まれる。点灯時には、駆動トランジスタ１１ａ、１１ｂが蓄積容量１９ａ、１９ｂの電圧に応じてドレイン電流を有機ＥＬ素子１４ａ、１４ｂに流すことにより、所望の階調で画素が発光する。
【０１１３】
具体的には、図２３に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ及び第５ゲート信号線１６ｊ、１６ｋ（図１に示すゲート信号線１６）は、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｆ、１２ｇに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ｆ、１２ｇに対して設けられ、表示画素の２行毎に配置される。また、第５ゲート信号線１６ｊ、１６ｋは、画素回路１２ｆ、１２ｇに接続され、表示画素の一行毎に配置される。
【０１１４】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続され、副ソース信号線１８ｓは、画素回路１２ｆ、１２ｇに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１１５】
画素回路１２ｆは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、５３ａ、５４ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。また、第１ゲート信号線１６ａは、スイッチ５３ａのゲートに接続され、スイッチ５３ａは、第１ゲート信号線１６ａの電圧に応じて、蓄積容量１９ａと駆動トランジスタ１１ａ及び有機ＥＬ素子１４ａの接続点との導通及び非導通を切り換える。第５ゲート信号線１６ｊは、スイッチ５４ａのゲートに接続され、スイッチ５４ａは、第５ゲート信号線１６ｊの電圧に応じて、有機ＥＬ素子１４ａと駆動トランジスタ１１ａとの導通及び非導通を切り換える。画素回路１２ｇも、画素回路１２ｆと同様に構成され、同様に動作し、他の画素回路（図示省略）も同様である。
【０１１６】
ここで、電流駆動方式は、駆動トランジスタの閾値及び移動度特性のばらつきを補償するため、電圧駆動方式に比べて、表示ムラが少ない特徴を持つが、低階調では、ソース信号線から供給される電流が小さくなり、ソース信号線の負荷容量の充放電に長時間を要する。この結果、１水平走査期間内に所定の電流を画素回路に書き込めないという場合がある。
【０１１７】
しかしながら、本実施の形態では、１ソース信号線１８当りのチャネル容量１３の数を減らすことができるので、ソース信号線１８の負荷容量を低減することができ、低階調の場合でも、１水平走査期間内に所望の電流を画素回路１２ｆ、１２ｇに高速に書き込むことができる。
【０１１８】
また、本実施の形態では、電流駆動方式を用いているため、ソースドライバ２から画素回路１２ｆ、１２ｇへの配線抵抗の影響を受けないので、ソースドライバ２と画素回路１２ｆ、１２ｇとの間にトランジスタ２０が直列に接続されても、チャネル容量１３の低減による書き込み改善効果を損ねることなく、高速な書き込みが可能である。
【０１１９】
なお、図２３のカレントコピアの画素回路以外でも、カレントミラー回路を用いた画素回路など電流駆動方式の画素回路であれば、同様に実施が可能である。
【０１２０】
次に、本発明の第７の実施の形態のアクティブマトリクス型表示装置について説明する。図２４は、本発明の第７の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。本実施の形態のアクティブマトリクス型表示装置は、駆動トランジスタ１１ａ、１１ｂの閾値ばらつきを補正する機能を有する画素回路１２ｈ、１２ｉを備える。
【０１２１】
具体的には、図２４に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、１６ｇ、第４ゲート信号線１６ｈ、１６ｉ、第５ゲート信号線１６ｊ、１６ｋ及び第６ゲート信号線１６ｌ、１６ｍは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｈ、１２ｉに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ｈ、１２ｉに対して設けられ、表示画素の２行毎に配置される。また、第３ゲート信号線１６ｆ、１６ｇ、第４ゲート信号線１６ｈ、１６ｉ、第５ゲート信号線１６ｊ、１６ｋ及び第６ゲート信号線１６ｌ、１６ｍは、画素回路１２ｈ、１２ｉに接続され、表示画素の一行毎に配置される。
【０１２２】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｈ、１２ｉに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１２３】
画素回路１２ｈは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、６４ａ〜６７ａ、容量６８ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、容量６８ａを介して副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。
【０１２４】
第３ゲート信号線１６ｆは、スイッチ６４ａのゲートに接続され、スイッチ６４ａは、第３ゲート信号線１６ｆの電圧に応じて、初期化電圧ＶＩと、容量６８ａ、蓄積容量１９ａ及び駆動トランジスタ１１ａのゲートの接続点との導通及び非導通を切り換え、初期化電圧ＶＩを駆動トランジスタ１１ａのゲートに印加する。
【０１２５】
第４ゲート信号線１６ｈは、スイッチ６５ａのゲートに接続され、スイッチ６５ａは、第４ゲート信号線１６ｈの電圧に応じて、容量６８ａ、蓄積容量１９ａ及び駆動トランジスタ１１ａのゲートの接続点と、駆動トランジスタ１１ａ及び有機ＥＬ素子１４ａの接続点との導通及び非導通を切り換える。
【０１２６】
第５ゲート信号線１６ｊは、スイッチ６７ａのゲートに接続され、スイッチ６７ａは、第５ゲート信号線１６ｊの電圧に応じて、駆動トランジスタ１１ａと有機ＥＬ素子１４ａとの導通及び非導通を切り換え、発光期間を制御する。第６ゲート信号線１６ｌは、スイッチ６６ａのゲートに接続され、スイッチ６６ａは、第６ゲート信号線１６ｌの電圧に応じて、基準電圧ＶＲと容量６８ａとの導通及び非導通を切り換え、基準電圧ＶＲを容量６８ａに印加する。画素回路１２ｉも、画素回路１２ｈと同様に構成され、他の画素回路（図示省略）も同様である。
【０１２７】
ここで、画素回路１２ｈ、１２ｉが表示画素及び画素回路の一例に相当し、駆動トランジスタ１１ａ、１１ｂが駆動トランジスタの一例に相当し、その他の構成は第１の実施の形態と同様である。
【０１２８】
図２５は、図２４に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、１６ｇ、第４ゲート信号線１６ｈ、１６ｉ、第５ゲート信号線１６ｊ、１６ｋ及び第６ゲート信号線１６ｌ、１６ｍの電圧波形の一例を示すタイミングチャートである。
【０１２９】
図２５に示すように、まず、初期化期間ＩＰにおいて、駆動トランジスタ１１ａのゲート・ソース間に大きな電圧を発生させるために、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ６４ａを導通状態とし、初期化電圧ＶＩを駆動トランジスタ１１ａのゲートに印加する。また、ゲートドライバ１は、有機ＥＬ素子１４ａに電流が流れないように、第５ゲート信号線１６ｊによりスイッチ６７ａを非導通状態とする。
【０１３０】
ここで、スイッチ６５ａの状態は任意であるが、次の閾値補正期間ＣＰにおいて、スイッチ６５ａの状態を確実に導通状態にするため、初期化期間ＩＰにおいて、導通状態にしておくことが好ましい。また、このとき、ソース信号線１８からの電圧が供給されていないので、ゲートドライバ１は、容量６８ａの電位を安定させるために、第６ゲート信号線１６ｌによりスイッチ６６ａを導通状態とし、基準電圧ＶＲを容量６８ａに印加する。
【０１３１】
次に、閾値補正期間ＣＰにおいて、駆動トランジスタ１１ａの閾値補正動作が行われる。具体的には、閾値補正期間ＣＰにおいて、ゲートドライバ１が第３ゲート信号線１６ｆによりスイッチ６４ａを非導通状態とすると、駆動トランジスタ１１ａのゲート電圧が変化する。初期状態では、駆動トランジスタ１１ａにドレイン電流が流れるが、スイッチ６４ａ及びスイッチ６７ａが非導通状態にあり、電流経路がないため、駆動トランジスタ１１ａは、ドレイン電流を０にするように、ゲート電圧を上昇させる。したがって、駆動トランジスタ１１のゲート・ソース間電圧が閾値電圧になるように、ゲート電圧が変化する。この結果、蓄積容量１９ａには、駆動トランジスタ１１ａの閾値電圧に応じた電圧が蓄えられる。
【０１３２】
次に、書き込み期間ＷＰにおいて、階調に応じた電圧が画素回路１２ｈに記憶され、画素回路１２ｈに映像信号が書き込まれる。具体的には、書き込み期間ＷＰにおいて、ゲートドライバ１は、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第６ゲート信号線１６ｌ及び第５ゲート信号線１６ｊによりスイッチ６４ａ、６５ａ、６６ａ、６７ａを非導通状態とし、第２ゲート信号線１６ｃ及び第１ゲート信号線１６ａによりスイッチとなるトランジスタ２０及びスイッチ１７ａを導通状態とすると、ソース信号線１８から供給される映像信号の電圧が、容量６８ａの一端に印加される。
【０１３３】
ここで、駆動トランジスタ１１ａのゲート電圧は、（映像信号の電圧−基準電圧）×（容量６８ａの容量値／（容量６８ａの容量値＋蓄積容量１９ａの容量値））分だけ変化し、蓄積容量１９ａには、駆動トランジスタ１１ａの閾値電圧に応じた電圧と、映像信号の電圧に応じた電圧とが加算されて記録される。
【０１３４】
次に、書き込み期間ＷＰの終了後、発光期間ＥＰにおいて、ゲートドライバ１は、第５ゲート信号線１６ｊを操作してスイッチ６７ａを導通状態にし、蓄積容量１９の電圧に応じた電流が駆動トランジスタ１１ａから有機ＥＬ素子１４ａへ供給され、画素が発光する。
【０１３５】
なお、上記の説明では、画素回路１２ｈの動作を例に説明したが、画素回路１２ｉも、基本的に上記と同様に動作する。但し、ソース信号線１８に供給される映像信号の電圧が、画素回路１２ｈに比べて１水平走査期間だけ遅くなるため、図２５に示すように、画素回路１２ａの駆動時の第３ゲート信号線１６ｆ、第６ゲート信号線１６ｌ、第４ゲート信号線１６ｈ及び第５ゲート信号線１６ｊの電圧波形に対して、第３ゲート信号線１６ｇ、第６ゲート信号線１６ｍ、第４ゲート信号線１６ｉ及び第５ゲート信号線１６ｋの電圧波形を１水平走査期間だけ遅らせ、画素回路１２ｉを動作させればよい。
【０１３６】
上記のように、本実施の形態では、トランジスタ２０の数が半分になり、トランジスタ２０の起因するチャネル容量１３が半分になるので、閾値補正動作を行いながら、映像信号の書き込みをより高速に且つ正確に行うことができる。なお、閾値補正動作を行う画素回路の構成は、上記の例に特に限定されず、他の閾値補正動作を行う種々の画素回路にも、同様に適用することができ、上記と同様に、トランジスタ２０を共有する複数の画素回路の動作を共通化し、ゲート信号線の数を削減することができる。
【０１３７】
次に、本発明の第８の実施の形態のアクティブマトリクス型表示装置について説明する。図２６は、本発明の第８の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【０１３８】
上記の第７の実施の形態では、画素回路１２ｈ、１２ｉがスイッチ１７ａを共通に利用しているが、さらに、本実施の形態では、映像信号の書き込み期間以外の期間を、画素回路１２ｊ、１２ｋ間で同一の期間にすることにより、基準電圧ＶＲを画素回路１２ｊ、１２ｋに印加するための回路を共通化している。この結果、図２６に示すように、複数の画素回路１２ｊ、１２ｋが、スイッチ６６及び基準電圧ＶＲを共用するとともに、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌを共用することにより、スイッチ及びゲート信号線の数を削減している。
【０１３９】
具体的には、図２６に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｊ、１２ｋに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌは、２個の画素回路１２ｊ、１２ｋに対して設けられ、表示画素の２行毎に配置される。
【０１４０】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｊ、１２ｋに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１４１】
画素回路１２ｊは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、６４ａ、６５ａ、６７ａ、容量６８ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、容量６８ａを介して副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。第３ゲート信号線１６ｆは、スイッチ６４ａ、６４ｂのゲートに接続され、スイッチ６４ａ、６４ｂは、第３ゲート信号線１６ｆの電圧に応じて、初期化電圧ＶＩと、容量６８ａ、６８ｂ、蓄積容量１９ａ、１９ｂ及び駆動トランジスタ１１ａ、１１ｂのゲートの接続点との導通及び非導通を切り換え、初期化電圧ＶＩを駆動トランジスタ１１ａ、１１ｂのゲートに印加する。
【０１４２】
第４ゲート信号線１６ｈは、スイッチ６５ａ、６５ｂのゲートに接続され、スイッチ６５ａ、６５ｂは、第４ゲート信号線１６ｈの電圧に応じて、容量６８ａ、６８ｂと、蓄積容量１９ａ、１９ｂ及び有機ＥＬ素子１４ａ、１４ｂの接続点との導通及び非導通を切り換える。第５ゲート信号線１６ｊは、スイッチ６７ａ、６７ｂのゲートに接続され、スイッチ６７ａ、６７ｂは、第５ゲート信号線１６ｊの電圧に応じて、駆動トランジスタ１１ａ、１１ｂと有機ＥＬ素子１４ａ、１４ｂとの導通及び非導通を切り換え、発光期間を制御する。画素回路１２ｋも、画素回路１２ｊと同様に構成され、他の画素回路（図示省略）も同様である。
【０１４３】
また、スイッチ６６がトランジスタ２０と副ソース信号線１８ｓとの間に接続され、基準電圧ＶＲの印加点がトランジスタ２０とスイッチ１７ａ、１７ｂとの間に設けられる。スイッチ６６は、基準電圧ＶＲを副ソース信号線１８ｓに印加することにより、画素回路１２ｊ及び画素回路１２ｋのいずれにも基準電圧ＶＲを印加できるように構成されている。
【０１４４】
ここで、画素回路１２ｊ、１２ｋが表示画素及び画素回路の一例に相当し、駆動トランジスタ１１ａ、１１ｂが駆動トランジスタの一例に相当し、スイッチ６６が第３スイッチング素子の一例に相当し、その他の構成は第１の実施の形態と同様である。
【０１４５】
上記のように、本実施の形態では、画素回路毎に設けたスイッチを複数の画素回路に対して１つ（図２６では２個の画素回路に対して１つのスイッチ）にしてスイッチの数を削減することができるので、画素回路レイアウトに必要な面積が少なくなり、精細度の高い表示装置にも、本構成を容易に適用することができる。また、ゲート信号線の数が削減されているので、ソース信号線とクロスするゲート信号線の数が削減され、クロス容量が少なくなり、ソース信号線の時定数をより短くすることができる。
【０１４６】
図２７は、図２６に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌの電圧波形の一例を示すタイミングチャートである。
【０１４７】
図２７に示すように、まず、初期化期間ＩＰにおいて、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ６４ａ、６４ｂを導通状態とし、初期化電圧ＶＩを駆動トランジスタ１１ａ、１１ｂのゲートに印加させ、次の閾値補正期間ＣＰの初期に必要となる駆動トランジスタ１１ａ、１１ｂのゲート・ソース間電圧の供給を行う。ここで、初期化電圧ＶＩは、ＥＬ電源ＶＥより低い電圧であり、駆動トランジスタ１１ａ、１１ｂが充分に大きなドレイン電圧を供給できるゲート・ソース間電圧となるように、両者の電位差が設定される。また、ゲートドライバ１は、第４ゲート信号線１６ｈによりスイッチ６５ａ、６５ｂを導通状態とし、閾値補正動作の前に予め駆動トランジスタ１１ａ、１１ｂのドレイン電圧を初期化電圧ＶＩに設定しておく。
【０１４８】
また、ゲートドライバ１は、第５ゲート信号線１６ｊによりスイッチ６７ａ、６７ｂを非導通状態とし、初期化期間ＩＰの間に駆動トランジスタ１１ａ、１１ｂに流れるドレイン電流を有機ＥＬ素子１４ａ、１４ｂに供給しないようにし、階調表示動作に用いられる電流と異なる電流が有機ＥＬ素子１４ａ、１４ｂに流れないようにする。
【０１４９】
ここで、容量６８ａ、６８ｂの電極のうち駆動トランジスタ１１ａ、１１ｂに接続されない電極がフローティング状態となるため、ゲートドライバ１は、第１ゲート信号線１６ａ、１６ｂ及び第６ゲート信号線１６ｌによりスイッチ１７ａ、１７ｂ及びスイッチ６６を導通状態とし、スイッチ１７ａ、１７ｂ及びスイッチ６６を介して基準電圧ＶＲを容量６８ａ、６８ｂに印加し、容量６８ａ、６８ｂの電位を安定させる。
【０１５０】
次に、閾値補正期間ＣＰにおいて、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ６４ａ、６４ｂを非導通状態とし、初期化電圧ＶＩの印加が停止される。このとき、駆動トランジスタ１１ａ、１１ｂのゲート電圧は上昇し、蓄積容量１９ａ、１９ｂには、各画素回路１２ａ、１２ｂの駆動トランジスタ１１ａ、１１ｂの閾値電圧に応じて電圧が変化する。
【０１５１】
次に、書き込み期間ＷＰにおいて、ソース信号線１８からの映像信号に応じた電圧が書き込まれる。ここで、これまでの動作と異なり、映像信号の書き込みは、トランジスタ２０を共通に用いている複数の画素回路１２ｊ、１２ｋに対して１画素ずつ行われるため、書き込みを行わない画素回路に対して休止期間ＰＰが設けられ、動作を停止させておく必要がある。
【０１５２】
具体的には、ゲートドライバ１は、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌに接続されるスイッチ６４ａ、６４ｂ、６５ａ、６５ｂ、６７ａ、６７ｂ、６６をすべて非導通状態とし、また、ソース信号線１８からの電圧を取り込むため、第２ゲート信号線１６ｃによりトランジスタ２０を導通状態にしておく。
【０１５３】
ここで、休止期間ＰＰとなる画素回路１２ｋに対して、ゲートドライバ１は、第１ゲート信号線１６ｂによりスイッチ１７ｂを非導通状態とし、容量６８ｂ及び蓄積容量１９ｂの電圧を変化させることなく、休止期間ＰＰの画素回路の電圧状態を保持することができる。
【０１５４】
一方、書き込み期間ＷＰとなる画素回路１２ｊに対して、ゲートドライバ１は、第１ゲート信号線１６ａによりスイッチ１７ａを導通状態とし、書き込み期間ＷＰの画素回路１２ｊに映像信号に応じた電圧を印加する。具体的には、画素回路１２ｊが書き込み期間ＷＰにあるとき、容量６８ａの一端の電圧（節点Ｎ１の電圧）が、基準電圧ＶＲから映像信号の電圧に変化する。その結果、容量結合により、駆動トランジスタ１１ａのゲート電圧も変化し、この変化量は、（（映像信号の電圧）−（基準電圧））×（容量６８ａの容量値）／（容量６８ａの容量値＋蓄積容量１９ａの容量値）となる。
【０１５５】
上記の書き込み期間ＷＰの動作により、蓄積容量１９ａには、閾値補正期間ＣＰで蓄えられた駆動トランジスタ１１ａの閾値電圧に応じた電圧と、書き込み期間ＷＰで蓄えられた映像信号の電圧に応じた電圧との和電圧が記憶される。また、導通状態となるスイッチ１７ａ、１７ｂを順に走査することにより、すべての画素回路１２ｊ、１２ｋに映像信号の書き込みが行われる。
【０１５６】
次に、同一のトランジスタ２０に接続された画素回路１２ｊ、１２ｋが書き込み期間ＷＰの動作を終えると、発光期間ＥＰにおいて、ゲートドライバ１は、第１ゲート信号線１６ａ、１６ｂによりスイッチ１７ａ、１７ｂを非導通状態とし、第５ゲート信号線１６ｊによりスイッチ６７ａ、６７ｂを導通状態にする。この結果、駆動トランジスタ１１ａ、１１ｂの電圧―電流特性のばらつきに関係なく、有機ＥＬ素子１４ａ、１４ｂに所望の階調電流が流れ、各画素が所定輝度で発光する。
【０１５７】
上記のように、本実施の形態では、２行分の画素（画素回路１２ｊ、１２ｋ）を共通化し、閾値補正動作を２行同時に実施することが可能となる。この結果、図２４に示す画素回路１２ｈ、１２ｉを用いたアクティブマトリクス型表示装置に比して、ゲート信号線の数が１１本から７本に削減されるとともに、１画素当たりのトランジスタの数も増加しないので、画素回路１２ｊ、１２ｋの回路規模を小さくすることができ、より高精細な表示装置を実現することが可能となる。
【０１５８】
また、ソース信号線１８の負荷容量についても、トランジスタ２０の数が半分になるので、トランジスタ２０に起因するチャネル容量１３が半分になるとともに、ソース信号線１８と第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌとのクロス面積が半分になるので、浮遊容量１５の容量も小さくなり、映像信号の書き込みをより高速に行うことができる。なお、トランジスタ２０を共有する複数の画素回路の動作を共通化し、ゲート信号線の数を削減する画素回路の構成は、図２４に示す画素回路の構成に特に限定されず、他の閾値補正動作を行う種々の画素回路に対しても、図２６に示す構成を適宜適用することができる。
【０１５９】
次に、本発明の第９の実施の形態のアクティブマトリクス型表示装置について説明する。図２８は、本発明の第９の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。本実施の形態のアクティブマトリクス型表示装置も、駆動トランジスタ１１ａ、１１ｂの閾値ばらつきを補正する機能を有する画素回路１２ｌ、１２ｍを備える。
【０１６０】
具体的には、図２８に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ及び第３ゲート信号線１６ｆ、１６ｇは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｌ、１２ｍに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ｌ、１２ｍに対して設けられ、表示画素の２行毎に配置される。また、第３ゲート信号線１６ｆ、１６ｇは、画素回路１２ｌ、１２ｍに接続され、表示画素の一行毎に配置される。
【０１６１】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｌ、１２ｍに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１６２】
画素回路１２ｌは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、６６ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。第３ゲート信号線１６ｆは、スイッチ６６ａのゲートに接続され、スイッチ６６ａは、第３ゲート信号線１６ｆの電圧に応じて、基準電圧ＶＲと、蓄積容量１９ａ及び駆動トランジスタ１１ａの接続点との導通及び非導通を切り換え、基準電圧ＶＲを駆動トランジスタ１１ａのゲートに印加する。駆動トランジスタ１１ａの一端は、第１ＥＬ電源線ＥＡａに接続され、駆動トランジスタ１１ａの他端は、有機ＥＬ素子１４ａの一端に接続され、有機ＥＬ素子１４ａの他端は、第２ＥＬ電源線ＥＡｂに接続されている。画素回路１２ｍも、画素回路１２ｌと同様に構成され、他の画素回路（図示省略）も同様である。
【０１６３】
ここで、画素回路１２ｌ、１２ｍが表示画素及び画素回路の一例に相当し、駆動トランジスタ１１ａ、１１ｂが駆動トランジスタの一例に相当し、その他の構成は第１の実施の形態と同様である。
【０１６４】
図２９は、図２８に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、１６ｇ及び第１ＥＬ電源線ＥＡａ、ＥＡｂの電圧波形の一例を示すタイミングチャートである。
【０１６５】
図２９に示すように、まず、初期化期間ＩＰにおいて、駆動トランジスタ１１ａのゲート・ソース間に大きな電圧（駆動トランジスタ１１ａにドレイン電流が流れる電圧、すなわち、駆動トランジスタ１１ａの閾値電圧よりも大きな電圧）を印加するために、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ６６ａを導通状態とし、基準電圧ＶＲを駆動トランジスタ１１ａのゲートに印加し、さらに、第１ＥＬ電源線ＥＡａの電圧を第２ＥＬ電源線ＥＢａの電圧より低い電圧に変化させる。
【０１６６】
すなわち、第１ＥＬ電源線ＥＡａから、第２ＥＬ電源線ＥＢａの電圧よりも低い電圧（ＶＤＤＬ）を駆動トランジスタ１１ａを介して有機ＥＬ素子１４ａに印加することにより、有機ＥＬ素子１４ａに逆バイアス電圧を印加し、有機ＥＬ素子１４を介して駆動トランジスタ１１ａの電流が流れないように、第１ＥＬ電源線ＥＡａの電圧及び第２ＥＬ電源線ＥＢａの電圧が準備される。
【０１６７】
次に、閾値補正期間ＣＰにおいて、ゲートドライバ１は、駆動トランジスタ１１ａに電流が流れるように、第１ＥＬ電源線ＥＡａの電圧を上昇させる。ここで、初期化期間ＩＰの動作により、閾値補正期間ＣＰの初期においては、節点Ｎ２の電圧は、ＶＤＤＬレベルとなっており、有機ＥＬ素子１４ａには逆バイアス電圧が印加されている。一方、駆動トランジスタ１１ａのゲート・ソース間には、大きな電圧が印加されており、ドレイン電流が流れる。ドレイン電流は、蓄積容量１９ａ及び有機ＥＬ素子１４ａの容量成分の充電を行い、節点Ｎ２の電圧を徐々に上昇させ、節点Ｎ２の電圧は、ドレイン電流が０になる電圧まで上昇し、駆動トランジスタ１１ａの閾値補正動作が完了する。
【０１６８】
このときでも、有機ＥＬ素子１４ａが駆動トランジスタ１１ａのドレイン電流を流す経路とならないようにする必要があり、有機ＥＬ素子１４ａに印加される電圧が有機ＥＬ素子１４ａの閾値電圧以下となるように、電源電圧が設定される。すなわち、（基準電圧−第２ＥＬ電源線ＥＢａの電圧）＜（駆動トランジスタ１１ａの閾値電圧＋有機ＥＬ素子１４ａの閾値電圧）となるように、電源電圧が設定される。この結果、蓄積容量１９ａには、駆動トランジスタ１１ａの閾値電圧に応じた電圧が書き込まれる。
【０１６９】
次に、書き込み期間ＷＰにおいて、ゲートドライバ１は、第２ゲート信号線１６ｃ及び第１ゲート信号線１６ａによりトランジスタ２０及びスイッチ１７ａを導通状態とし、ソース信号線１８からトランジスタ２０及びスイッチ１７ａを介して駆動トランジスタ１１ａのゲートに映像信号に応じた電圧が印加される。
【０１７０】
ここで、駆動トランジスタ１１ａのゲート・ソース間電圧は、（映像信号の電圧−基準電圧）×（有機ＥＬ素子１４ａの容量値）／（有機ＥＬ素子１４ａの容量値＋蓄積容量１９ａの容量値）分だけ増加し、映像信号の電圧に応じた電圧が蓄積容量１９ａに加算される。以上の動作により、蓄積容量１９ａには、駆動トランジスタ１１ａの閾値電圧及び映像信号の電圧に応じた電荷が蓄えられる。
【０１７１】
次に、発光期間ＥＰにおいて、駆動トランジスタ１１ａは、蓄積容量１９ａに蓄えられた電位差に応じて、有機ＥＬ素子１４ａにドレイン電流を供給する。このとき、節点Ｎ２の電位が上昇し、発光に充分な電圧が有機ＥＬ素子１４ａに印加され、所定の輝度で画素が発光する。
【０１７２】
なお、上記の説明では、画素回路１２ｌの動作を例に説明したが、画素回路１２ｍについても、同様な動作で発光させることが可能であり、１水平走査期間だけ遅らせて、初期化期間ＩＰ及び閾値補正期間ＣＰを実施すればよい。また、映像信号の書き込み期間ＷＰについては、トランジスタ２０とスイッチ１７ｂとが導通状態となる期間に実施し、書き込み完了後を発光期間ＥＰとすればよく、第１ＥＬ電源線ＥＡｂ及び第２ＥＬ電源線ＥＢｂについても、ＶＤＤＬレベルの電圧を印加する期間を１水平走査期間だけ遅らせて実施すればよい。
【０１７３】
上記のように、本実施の形態では、トランジスタ２０の数が半分になり、トランジスタ２０の起因するチャネル容量１３が半分になるので、閾値補正動作を行いながら、映像信号の書き込みをより高速に且つ正確に行うことができる。
【０１７４】
次に、本発明の第１０の実施の形態のアクティブマトリクス型表示装置について説明する。図３０は、本発明の第１０の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【０１７５】
本実施の形態では、第９の実施の形態の画素回路の構成を元に、複数の画素回路、例えば、３個の画素回路１２ｎ、１２ｏ、１２ｐの動作を共通化するために、３個の画素回路１２ｎ、１２ｏ、１２ｐが、スイッチ６６及び基準電圧ＶＲを共用するとともに、第７ゲート信号線１６ｍを共用している。この結果、第９の実施の形態と比較すると、ゲート信号線の数が７本から６本に削減され、また、スイッチとなるトランジスタの数を３個の画素回路当たり１つだけ増加させ、スイッチの数も削減させている。
【０１７６】
具体的には、図３０に示すように、第１ゲート信号線１６ａ、１６１ｂ、１６２ｂ、第２ゲート信号線１６ｃ、第６ゲート信号線１６ｌ及び第７ゲート信号線１６ｍは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６１ｂ、１６２ｂは、画素回路１２ｎ、１２ｏ、１２ｐに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃ、第６ゲート信号線１６ｌ及び第７ゲート信号線１６ｍは、３個の画素回路１２ｎ、１２ｏ、１２ｐに対して設けられ、表示画素の３行毎に配置される。
【０１７７】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｎ、１２ｏ、１２ｐに接続され、表示画素の各列において連続する３行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１７８】
画素回路１２ｎは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、６７ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。第７ゲート信号線１６ｍは、スイッチ６７ａ、６７ｂ、６７ｃのゲートに接続され、スイッチ６７ａ、６７ｂ、６７ｃは、第７ゲート信号線１６ｍの電圧に応じて、第１ＥＬ電源線ＥＡａ、ＥＡｂ、ＥＡｃと駆動トランジスタ１１ａ、１１ｂ、１１ｃとの導通及び非導通を切り換える。画素回路１２ｏ、１２ｐも、画素回路１２ｎと同様に構成され、他の画素回路（図示省略）も同様である。
【０１７９】
また、スイッチ６６がトランジスタ２０と副ソース信号線１８ｓとの間に接続され、基準電圧ＶＲの印加点がトランジスタ２０とスイッチ１７ａ、１７ｂ、１７ｃとの間に設けられる。スイッチ６６は、基準電圧ＶＲを副ソース信号線１８ｓに印加することにより、３個の画素回路１２ｎ、１２ｏ、１２ｐのいずれにも基準電圧ＶＲを印加できるように構成されている。
【０１８０】
ここで、画素回路１２ｎ、１２ｏ、１２ｐが表示画素及び画素回路の一例に相当し、駆動トランジスタ１１ａ、１１ｂが駆動トランジスタの一例に相当し、スイッチ６６が第３スイッチング素子の一例に相当し、その他の構成は第１の実施の形態と同様である。
【０１８１】
上記のように、本実施の形態では、画素回路毎に設けたスイッチを複数の画素回路に対して１つ（図３０では３個の画素回路に対して１つのスイッチ）にしてスイッチの数を削減することができるので、画素回路レイアウトに必要な面積が少なくなり、精細度の高い表示装置にも、本構成を容易に適用することができる。また、ゲート信号線の数が削減されているので、ソース信号線とクロスするゲート信号線の数が削減され、クロス容量が少なくなり、ソース信号線の時定数をより短くすることができる。
【０１８２】
図３１は、図３０に示すソース信号線１８、第１ゲート信号線１６ａ、１６１ｂ、１６２ｂ、第２ゲート信号線１６ｃ、第６ゲート信号線１６ｌ、第１ＥＬ電源線ＥＡａ及び第７ゲート信号線１６ｍの電圧波形の一例を示すタイミングチャートである。
【０１８３】
図３１に示すように、まず、初期化期間ＩＰにおいて、駆動トランジスタ１１ａ〜１１ｃのゲート・ソース間電圧に大きな電圧を印加するために、ゲートドライバ１は、第１ＥＬ電源線ＥＡａ〜ＥＡｃに低い電圧を印加するとともに、第７ゲート信号線１６ｍによりスイッチ６７ａ〜６７ｃを導通状態とし、節点Ｎ２に第１ＥＬ電源線ＥＡａ〜ＥＡｃの電圧を印加する。ここで、第１ＥＬ電源線ＥＡａ〜ＥＡｃの電圧は、第２ＥＬ電源線ＥＢａ〜ＥＢｃの電圧よりも低い電圧であることが必要である。
【０１８４】
また、ゲートドライバ１は、第１ゲート信号線１６ａ、１６１ｂ、１６２ｂ及び第６ゲート信号線１６ｌによりスイッチ１７ａ〜１７ｃ及びスイッチ６６を導通状態とし、駆動トランジスタ１１ａ〜１１ｃのゲートに基準電圧ＶＲを印加する。ここで、基準電圧ＶＲの第１の条件として、基準電圧ＶＲから第１ＥＬ電源線ＥＡａ〜ＥＡｃの電圧を減算した値を、駆動トランジスタ１１ａ〜１１ｃの閾値電圧よりも充分大きくし、次の閾値補正期間ＣＰの初期に、大きなドレイン電流が流れるように基準電圧ＶＲを設定する。
【０１８５】
次に、閾値補正期間ＣＰにおいて、閾値補正動作が行われ、ゲートドライバ１は、第１ＥＬ電源線ＥＡａ〜ＥＡｃの電圧を高くする。駆動トランジスタ１１ａ〜１１ｃのソース・ドレイン間電圧が大きくなると、駆動トランジスタ１１ａ〜１１ｃは、初期化期間ＩＰで設定されたゲート・ソース間電圧に基づいたドレイン電流を流すようになる。このドレイン電流により、有機ＥＬ素子１４の容量が充電され、節点Ｎ２の電位が上昇する。
【０１８６】
ここで、基準電圧ＶＲの第２の条件として、基準電圧ＶＲと第２ＥＬ電源線ＥＢａ〜ＥＢｃとの電位差を、駆動トランジスタ１１ａ〜１１ｃの閾値電圧と有機ＥＬ素子１４ａ〜１４ｃの閾値電圧との和以下に設定しておく。
【０１８７】
上記の閾値補正期間ＣＰの間、有機ＥＬ素子１４ａには、閾値電圧以下の電圧が印加されるため、有機ＥＬ素子１４ａにドレイン電流が流れることがない。この結果、節点Ｎ２の電位は、（（基準電圧）−（駆動トランジスタ１１ａ〜１１ｃの閾値電圧））の電圧値まで上昇し、電圧変化が終了する。これにより、蓄積容量１９ａ〜１９ｃには、駆動トランジスタ１１ａ〜１１ｃの閾値電圧が記憶される。
【０１８８】
次に、画素回路１２ｎの書き込み期間Ｗａ、画素回路１２ｏの書き込み期間Ｗｂ及び画素回路１２ｐの書き込み期間Ｗｃにおいて、ゲートドライバ１は、第２ゲート信号線１６ｃ及び第１ゲート信号線１６ａ、１６１ｂ、１６２ｂによりトランジスタ２０及びスイッチ１７ａ〜１７ｃの導通状態を制御し、映像信号が１水平走査期間毎に１画素ずつ順にソース信号線１８から入力され、１画素ずつ順に書き込みが行われる。
【０１８９】
例えば、画素回路１２ｎの場合、トランジスタ２０及びスイッチ１７ａを介して駆動トランジスタ１１ａのゲートに、映像信号が入力される。このとき、蓄積容量１９ａの電圧は、有機ＥＬ素子１４ａの容量との容量結合によって駆動トランジスタ１１ａのゲート電圧の変化量が容量比に応じて変化し、蓄積容量１９ａに映像信号の電圧と閾値電圧とに応じた電圧が蓄えられるようになる。他の画素回路１２ｏ、１２ｐについても、画素回路１２ｎと同様である。
【０１９０】
なお、書き込み期間Ｗａ、Ｗｂ、Ｗｃでは、スイッチ６７ａ〜６７ｃを非導通状態にしておく必要がある。これは、ゲート電圧の上昇によって駆動トランジスタ１１ａ〜１１ｃにドレイン電流が流れることにより、節点Ｎ２の電位が上昇して、蓄積容量１９ａ〜１９ｃの電荷が変化（減少）し、後述する発光期間ＥＰにおいて、輝度が減少してしまうという問題が起こることを防止するためである。
【０１９１】
したがって、書き込み期間Ｗａ、Ｗｂ、Ｗｃにおいて書き込まれた蓄積容量１９ａ〜１９ｃの電圧を保持するために、ゲートドライバ１は、第７ゲート信号線１６ｍによりスイッチ６７ａ〜６７ｃを非導通状態とし、駆動トランジスタ１１ａ〜１１ｃにドレイン電流を供給する経路を遮断することにより、節点Ｎ２の電位変動を防止している。なお、他の画素回路の書き込みを行っている間の休止期間においては、画素回路内のスイッチをすべて非導通状態とすることで、蓄積容量に蓄えられる電圧の変動をなくしている。
【０１９２】
次に、発光期間ＥＰにおいて、ゲートドライバ１は、第７ゲート信号線１６ｍによりスイッチ６７ａ〜６７ｃのみを導通状態とし、駆動トランジスタ１１ａ〜１１ｃにドレイン電流が供給され、節点Ｎ２の電圧が上昇する。このとき、駆動トランジスタ１１ａ〜１１ｃのゲート電圧も同時に上昇し、蓄積容量１９ａ〜１９ｃを介してドレイン電流が継続的に供給される。
【０１９３】
したがって、有機ＥＬ素子１４ａ〜１４ｃの電流−電圧特性に従って、ドレイン電流に対して有機ＥＬ素子１４ａ〜１４ｃが必要とする電圧がその両端に印加されるようになるまで、節点Ｎ２の電圧は上昇する。この結果、有機ＥＬ素子１４ａ〜１４ｃには、所定階調に対応した電流が駆動トランジスタ１１ａ〜１１ｃを介して流れ、所定輝度で画素が発光する。
【０１９４】
上記のように、本実施の形態では、３行分の画素（画素回路１２ｎ、１２ｏ、１２ｐ）を共通化し、閾値補正動作を３行同時に実施することが可能となる。この結果、ソース信号線１８からの映像信号を取り込むスイッチとなるトランジスタ２０を共通化しない構成に比して、ゲート信号線の数が削減されるとともに、１画素当たりのトランジスタの数も増加しないので、画素回路１２ｎ、１２ｏ、１２ｐの回路規模を小さくすることができ、より高精細な表示装置を実現することが可能となる。
【０１９５】
また、ソース信号線１８の負荷容量についても、トランジスタ２０の数が１／３になるので、トランジスタ２０に起因するチャネル容量１３が１／３になるとともに、ソース信号線１８と第６ゲート信号線１６ｌ及び第７ゲート信号線１６ｍとのクロス面積が１／３となるので、浮遊容量１５の容量も小さくなり、映像信号の書き込みをより高速に行うことができ、映像信号が書き込みやすい表示装置を実現することが可能となる。
【０１９６】
なお、上記のように、複数の画素回路のゲート信号線を共通化する方法は、図３０に示す画素回路の構成に特に限定されず、ソース信号線の電圧を取り込むスイッチとなるトランジスタ２０の他に、画素回路にスイッチがある場合に同様に実施することが可能であり、図示以外の画素回路にも同様に適用が可能である。また、電流駆動の画素回路の構成でも、上記構成を同様に適用することができ、例えば、図２３に示す画素回路の構成では、スイッチ５４ａ、５４ｂに接続された第５ゲート信号線１６ｊ、１６ｋを共通化することにより、上記構成を同様に適用することができる。
【０１９７】
次に、本発明の第１１の実施の形態のアクティブマトリクス型表示装置について説明する。図３２は、本発明の第１１の実施の形態のアクティブマトリクス型表示装置の構成を示す回路図である。ソースドライバの出力数を減らすために、１つのソースドライバの出力から複数のソース信号線に階調電圧を供給する方法があり、本実施の形態では、１つのソースドライバの出力から２本のソース信号線に階調電圧を供給する。
【０１９８】
図３２に示すアクティブマトリクス型表示装置は、有機ＥＬ表示装置であり、ゲートドライバ１、ソースドライバ２、有機ＥＬパネル３、コントローラ４ａ、複数の画素回路１２ａ、１２ｂ、複数のゲート信号線１６、複数のソース信号線１８、１８ａ、１８ｂ、複数のトランジスタ２０及び信号線選択回路７１を備える。
【０１９９】
ゲートドライバ１、ソースドライバ２、複数の画素回路１２ａ、１２ｂ、複数のゲート信号線１６及び複数のソース信号線１８ａ、１８ｂは、図１及び図２に示すゲートドライバ１、ソースドライバ２、複数の画素回路１２ａ、１２ｂ、複数のゲート信号線１６（第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃ）及び複数のソース信号線１８と同様に構成され、コントローラ４ａがゲートドライバ１及びソースドライバ２を制御することにより、同様に動作する。
【０２００】
信号線選択回路７１は、２個のスイッチ７２、７３を備え、スイッチ７２、７３のゲートには、コントローラ４ａから出力される信号線選択信号が入力され、スイッチ７２、７３は、コントローラ４ａにより制御される。スイッチ７２、７３は、信号線選択信号に応じてソースドライバ２から延出する１本のソース信号線１８を２本のソース信号線１８ａ、１８ｂのうち選択した一方に接続し、その後の各回路の動作は、第１の実施の形態と同様である。
【０２０１】
上記のソース信号線の選択駆動を実施すると、１画素当たりの映像信号の電圧の書き込み期間は、選択駆動を行わない場合に比べて、１／（信号線選択数）となる。例えば、本実施の形態では、書き込み期間が１／２となり、所定の書き込み期間内に画素回路１２ａ、１２ｂに映像信号を書き込むことがより難しくなる。
【０２０２】
このため、本実施の形態では、ソース信号線１８ａ、１８ｂのうちの一方が選択された後は、第１の実施の形態と同様に、ソース信号線１８ａ、１８ｂの負荷容量を低減しながら、画素回路１２ａ、１２ｂに映像信号を書き込んでいる。したがって、本実施の形態では、ソース信号線１８ａ、１８ｂの選択駆動を行った場合でも、映像信号の書き込みを高速に行うことができる。この結果、より多数のソース信号線を選択できるので、より垂直画素数の多い表示装置や、より大画面の表示装置でも、映像信号の書き込みを高速に行うことができる。これにより、ソースドライバ２に必要な出力数（ソース信号線１８の数）が減少し、より安価な表示装置を提供することが可能となる。
【０２０３】
なお、上記の各実施の形態では、ソース信号線にアナログ階調電圧を出力し、階調表示を行うアナログ駆動方式を例に説明したが、本発明はこの例に特に限定されず、ソース信号線から点灯又は非点灯を指示する信号を送り、点灯期間によって階調表示を行うデジタル駆動方式にも、本発明を同様に適用することが可能である。このデジタル駆動方式の場合、信号転送レートが高速化し、より寄生容量の小さい信号線が要求されるため、本発明によるチャネル容量の低減効果がより顕著となる。
【０２０４】
また、本発明に用いられるトランジスタ（スイッチ）としては、アモルファスシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、ポリシリコンＴＦＴ、酸化物ＴＦＴなどの種々のトランジスタを用いることができ、ＴＦＴのチャネル層によらず、上記と同様に構成することが可能であり、ＴＦＴのオフ容量が大きなものほど、本発明の効果が大きくなる。
【０２０５】
また、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのいずれであっても、上記と同様に適用可能であり、その材質も、アモルファスシリコン、ポリシリコン、微結晶シリコン、結晶シリコン、多結晶シリコン、酸化物半導体、有機半導体などを用いることができる。
【０２０６】
また、トランジスタ（スイッチ）はｎ型半導体を例に説明しているが、ｐ型半導体であっても、上記と同様に本発明を適用することができる。例えば、駆動トランジスタの場合、電流の向きを逆転させて設計し、蓄積容量の接続をソース・ゲート間にすることにより、ｎ型半導体、ｐ型半導体のいずれであっても、上記と同様に本発明を適用することができる。
【０２０７】
また、ソースドライバと、コントローラと、ゲートドライバとは、個別のチップで形成されるばかりでなく、複数のブロックを１つのチップで形成することもできる。加えて、ゲートドライバは、アレイ基板上に形成することもできる。
【０２０８】
また、ソース信号線及びゲート信号線のオーバードライブ駆動や、ソース信号線のデータ変化点をソースドライバの出力毎に変化させ、書き込み期間を長くするような駆動方法と、本発明を組み合わせて実施してもよい。
【０２０９】
また、ＡＰＤ（Ａｄｖａｎｃｅｄ  Ｐｒｅ−Ｃｈａｒｇｅ  Ｄｒｉｖｉｎｇ）など画素毎に異なる設定値に基づく駆動を行なうに際して、トランジスタ２０が共用化された画素については、同じ設定値で駆動することにより、必要な設定値の数を減少させ、回路規模を小さくできるという効果を得ることができる。
【０２１０】
また、画素回路への適用例の際に、トランジスタ２０の共用化は、２画素等を例に説明を行ったが、任意の画素数にも同様に適用が可能である。さらに、画素配列についても、ストライプ配列、デルタ配列のいずれでも、同一ソース信号線に接続され、且つ同時にソース信号線からデータを取り込まない画素同士をトランジスタ２０を介して複数接続することにより、上記と同様に本発明を適用することができる。
【０２１１】
また、上記の各実施の形態は、任意に組み合わせて実施することができ、この場合も上記と同様の効果を得ることができる。
【０２１２】
上記の実施の形態から本発明について要約すると、以下のようになる。即ち、本発明に係る表示装置は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の一行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有し、前記第１スイッチング素子は、前記走査線の電圧に応じて、前記主データ線と前記副データ線との導通及び非導通を切り換え、前記第２スイッチング素子は、前記選択制御線の電圧に応じて、前記副データ線と前記容量素子との導通及び非導通を切り換える。
【０２１３】
また、本発明に係る表示装置の駆動方法は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有する表示装置の駆動方法であって、前記第１スイッチング素子が前記走査線の電圧に応じて前記主データ線と前記副データ線とを導通させるとともに、前記第２スイッチング素子が前記選択制御線の電圧に応じて前記副データ線と前記容量素子とを導通させることにより、前記容量素子に表示データに対応した電圧を保持させる。
【０２１４】
この表示装置においては、主データ線に接続される第１スイッチング素子を、各行毎ではなく、Ｎ行毎に設けて、第１スイッチング素子の数を減少させることにより、主データ線の寄生容量を低減させ、書き込みに必要な時間を短縮することができる。よって、表示画面の高精細化により画素行数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができる。また、主データ線と各表示画素内の容量素子とが、２つの直列に接続された第１及び第２スイッチング素子を介して接続されるため、リーク電流が減少し、縦クロストークを低減することができる。この結果、表示画面の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができる。
【０２１５】
前記走査線と、前記走査線に対応するＮ本の選択制御線のうちの１本の選択制御線とは、共通の走査線により形成されることが好ましい。
【０２１６】
この場合、１本の走査線と１本の選択制御線とを１本の共通の走査線により形成することができるので、走査線及び選択制御線の総数を増やすことなく、１本の主データ線に対する寄生容量の数を減少させることが可能となり、また、混色の無い良好な表示を実現することができる。
【０２１７】
前記Ｎ行に属する表示画素のうちの一の表示画素には、前記第２スイッチング素子が設けられておらず、他の表示画素には、前記第２スイッチング素子が設けられていることが好ましい。
【０２１８】
この場合、第１スイッチング素子及び他の表示画素の第２スイッチング素子を用いて、表示画素間で容量素子に蓄えられる電圧を分離することができるので、スイッチング素子の数を増加させることなく、主データ線の寄生容量を低減することができる。
【０２１９】
前記Ｎは、２であることが好ましい。
【０２２０】
この場合、主データ線に接続される第１スイッチング素子を、各行毎ではなく、２行毎に設けて、第１スイッチング素子の数を半減させることにより、主データ線の寄生容量を充分に低減させ、書き込みに必要な時間をより短縮することができ、表示画面の高精細化により画素行数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができる。
【０２２１】
前記表示画素は、有機エレクトロルミネッセンス素子を含むことが好ましい。
【０２２２】
この場合、表示画面の高精細化により有機エレクトロルミネッセンスパネルの画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができるので、軽量化、薄型化及び低消費電力化を図りながら、鮮明な画像を表示することができる。
【０２２３】
前記表示画素は、駆動トランジスタを有し、前記駆動トランジスタの閾値を補償する画素回路を含むことが好ましい。
【０２２４】
この場合、画素回路内の駆動トランジスタの閾値補正動作を行うことができるので、高速な映像信号の書き込みをより正確に行うことができる。
【０２２５】
前記表示装置は、前記第１スイッチング素子と前記副データ線との間に接続され、所定の基準電圧を前記副データ線に印加する第３スイッチング素子をさらに備えることが好ましい。
【０２２６】
この場合、第３スイッチング素子は、副データ線に接続される複数の画素回路に基準電圧を印加することができるので、画素回路毎に第３スイッチング素子を設ける必要がなくなり、第３スイッチング素子の数及び第３スイッチング素子を制御する制御線の数を削減することができる。この結果、画素回路のレイアウトに必要な面積を小さくすることができるとともに、主データ線とクロスする制御線の数が削減されるので、クロス容量が少なくなり、主データ線の時定数をより短くすることができる。
【０２２７】
前記表示画素は、液晶素子を含むことが好ましい。
【０２２８】
この場合、第１スイッチング素子を共通化した２個の表示画素内の容量素子をショートさせて内部の電荷を予め放電することにより、書き込み電圧の振幅を小さくすることができるので、大画面且つ精細度の高い液晶表示装置において、所望の階調電圧を短時間で書き込むことができる。
【産業上の利用可能性】
【０２２９】
本発明は、表示画素の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができるので、有機エレクトロルミネッセンス素子又は液晶素子等を用いて画像を表示する表示装置に好適に適用することができる。
【図１】
2013001575.tif 000003
【図２】
2013001575.tif 000004
【図３】
2013001575.tif 000005
【図４】
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【図５】
2013001575.tif 000007
【図６】
2013001575.tif 000008
【図７】
2013001575.tif 000009
【図８】
2013001575.tif 000010
【図９】
2013001575.tif 000011
【図１０】
2013001575.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
2013001575.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2013001575.tif 000028
【図２７】
2013001575.tif 000029
【図２８】
2013001575.tif 000030
【図２９】
2013001575.tif 000031
【図３０】
2013001575.tif 000032
【図３１】
2013001575.tif 000033
【図３２】
2013001575.tif 000034
【図３３】
2013001575.tif 000035
【図３４】
2013001575.tif 000036
【手続補正書】
【提出日】平成24年7月19日(2012.7.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の表示画素と、
前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、
前記表示画素の一行毎に配置された選択制御線と、
前記表示画素の一列毎に配置された主データ線と、
前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、
前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、
前記表示画素の各々は、有機エレクトロルミネッセンス素子と、駆動トランジスタと、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有し、
前記第１スイッチング素子は、前記走査線の電圧に応じて、前記主データ線と前記副データ線との導通及び非導通を切り換え、
前記第２スイッチング素子は、前記選択制御線の電圧に応じて、前記副データ線と前記容量素子との導通及び非導通を切り換え、
前記容量素子に表示データに対応した電圧を書き込む書き込み期間において、前記有機エレクトロルミネッセンス素子は発光しないように制御されることを特徴とする表示装置。
【請求項２】
前記走査線と、前記走査線に対応するＮ本の選択制御線のうちの１本の選択制御線とは、共通の走査線により形成されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記Ｎ行に属する表示画素のうちの一の表示画素には、前記第２スイッチング素子が設けられておらず、他の表示画素には、前記第２スイッチング素子が設けられていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記Ｎは、２であることを特徴とする請求項１〜３のいずれかに記載の表示装置。
【請求項５】
（削除）
【請求項６】
前記表示画素は、前記駆動トランジスタの閾値を補償する画素回路を含むことを特徴とする請求項１に記載の表示装置。
【請求項７】
前記第１スイッチング素子と前記副データ線との間に接続され、所定の基準電圧を前記副データ線に印加する第３スイッチング素子をさらに備えることを特徴とする請求項６に記載の表示装置。
【請求項８】
（削除）
【請求項９】
マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、有機エレクトロルミネッセンス素子と、駆動トランジスタと、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有する表示装置の駆動方法であって、
前記第１スイッチング素子が前記走査線の電圧に応じて前記主データ線と前記副データ線とを導通させるとともに、前記第２スイッチング素子が前記選択制御線の電圧に応じて前記副データ線と前記容量素子とを導通させることにより、前記容量素子に表示データに対応した電圧を保持させ、
前記容量素子に表示データに対応した電圧を書き込む書き込み期間において、前記有機エレクトロルミネッセンス素子は発光しないように制御されることを特徴とする表示装置の駆動方法。
【請求項１０】
前記表示画素の各々は、さらに、前記有機エレクトロルミネッセンス素子に接続された第４スイッチング素子を有し、
前記書き込み期間において、前記第４スイッチング素子を非導通状態とすることにより、前記有機エレクトロルミネッセンス素子が発光しないように制御されることを特徴とする請求項１に記載の表示装置。
【請求項１１】
前記表示画素の各々は、さらに、前記容量素子と前記有機エレクトロルミネッセンス素子との導通及び非導通を切り換える第５スイッチング素子を有し、
前記書き込み期間において、前記第５スイッチング素子を非導通状態とすることにより、前記有機エレクトロルミネッセンス素子が発光しないように制御されることを特徴とする請求項１に記載の表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
［００１５］
本発明の一局面に従う表示装置は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の一行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、有機エレクトロルミネッセンス素子と、駆動トランジスタと、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有し、前記第１スイッチング素子は、前記走査線の電圧に応じて、前記主データ線と前記副データ線との導通及び非導通を切り換え、前記第２スイッチング素子は、前記選択制御線の電圧に応じて、前記副データ線と前記容量素子との導通及び非導通を切り換え、前記容量素子に表示データに対応した電圧を書き込む書き込み期間において、前記有機エレクトロルミネッセンス素子は発光しないように制御される。
［００１６］
本発明の他の局面に従う表示装置の駆動方法は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、有機エレクトロルミネッセンス素子と、駆動トランジスタと、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有する表示装置の駆動方法であって、前記第１スイッチング素子が前記走査線の電圧に応じて前記主データ線と前記副データ線とを導通させるとともに、前記第２スイッチング素子が前記選択制御線の電圧に応じて前記副データ線と前記容量素子とを導通させることにより、前記容量素子に表示データに対応した電圧を保持させ、前記容量素子に表示データに対応した電圧を書き込む書き込み期間において、前記有機エレクトロルミネッセンス素子は発光しないように制御される。
［００１７］
本発明によれば、表示画面の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができる。
【手続補正書】
【提出日】平成25年11月21日(2013.11.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の表示画素と、
前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、
前記表示画素の一行毎に配置された選択制御線と、
前記表示画素の一列毎に配置された主データ線と、
前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、
前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、
前記表示画素の各々は、有機エレクトロルミネッセンス素子と、駆動トランジスタと、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有し、
前記第１スイッチング素子は、前記走査線の電圧に応じて、前記主データ線と前記副データ線との導通及び非導通を切り換え、
前記第２スイッチング素子は、前記選択制御線の電圧に応じて、前記副データ線と前記容量素子との導通及び非導通を切り換え、
前記表示画素は、電圧駆動方式によって駆動されることを特徴とする表示装置。
【請求項２】
前記走査線と、前記走査線に対応するＮ本の選択制御線のうちの１本の選択制御線とは、共通の走査線により形成されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記Ｎ行に属する表示画素のうちの一の表示画素には、前記第２スイッチング素子が設けられておらず、他の表示画素には、前記第２スイッチング素子が設けられていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記Ｎは、２であることを特徴とする請求項１〜３のいずれかに記載の表示装置。
【請求項５】
前記表示画素は、前記駆動トランジスタの閾値を補償する画素回路を含むことを特徴とする請求項１に記載の表示装置。
【請求項６】
前記第１スイッチング素子と前記副データ線との間に接続され、所定の基準電圧を前記副データ線に印加する第３スイッチング素子をさらに備えることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記表示画素の各々は、さらに、前記有機エレクトロルミネッセンス素子に接続された第４スイッチング素子を有し、
前記容量素子に表示データに対応した電圧を書き込む書き込み期間において、前記第４スイッチング素子を非導通状態とすることにより、前記有機エレクトロルミネッセンス素子が発光しないように制御されることを特徴とする請求項１に記載の表示装置。
【請求項８】
前記表示画素の各々は、さらに、前記容量素子と前記有機エレクトロルミネッセンス素子との導通及び非導通を切り換える第５スイッチング素子を有し、
前記容量素子に表示データに対応した電圧を書き込む書き込み期間において、前記第５スイッチング素子を非導通状態とすることにより、前記有機エレクトロルミネッセンス素子が発光しないように制御されることを特徴とする請求項１に記載の表示装置。
【請求項９】
前記Ｎ行に属する前記表示画素において、前記駆動トランジスタの閾値補正動作は同時に実施されることを特徴とする請求項５に記載の表示装置。
【請求項１０】
前記表示画素の各々は、さらに、前記第１スイッチング素子と前記副データ線との間に接続され、基準電圧を前記副データ線に印加する第３スイッチング素子を備えることを特徴とする請求項９に記載の表示装置。
【請求項１１】
マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、有機エレクトロルミネッセンス素子と、駆動トランジスタと、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有する表示装置の駆動方法であって、
前記第１スイッチング素子が前記走査線の電圧に応じて前記主データ線と前記副データ線とを導通させるとともに、前記第２スイッチング素子が前記選択制御線の電圧に応じて前記副データ線と前記容量素子とを導通させることにより、前記容量素子に表示データに対応した電圧を保持させ、
前記表示画素は、電圧駆動方式によって駆動されることを特徴とする表示装置の駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機エレクトロルミネッセンス素子、又は液晶素子等を用いて画像を表示する表示装置及びその駆動方法に関し、特に、アクティブ素子を用いて画像を表示するアクティブマトリクス型表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型表示装置では、多数の表示画素がマトリクス状に配置され、映像信号に応じて画素毎に光強度が制御されることにより、画像が表示される。近年、軽量、薄型、及び低消費電力等の利点から、液晶素子を用いたアクティブマトリクス型表示装置である液晶表示装置の需要が増大している。また、更なる軽量、薄型、及び低消費電力等を図るため、液晶表示装置に必要とされるバックライトを不要とする、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略す）を用いたアクティブマトリクス型表示装置が開発されている（例えば、特許文献１参照）。
【０００３】
図３３は、従来のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。図３３に示すように、従来のアクティブマトリクス型表示装置は、複数の画素回路１１２ａ、１１２ｂ、複数のゲート信号線１１６ａ、１１６ｂ及び複数のソース信号線１１８を備え、ゲート信号線１１６ａ、１１６ｂは、ゲートドライバ（図示省略）により駆動され、ソース信号線１８は、ソースドライバ（図示省略）により駆動される。
【０００４】
画素回路１１２ａは、駆動トランジスタ１１１ａ、有機ＥＬ素子１１４ａ、スイッチ１１７ａ、及び蓄積容量１１９ａを備え、表示画素を構成している。画素回路１１２ｂも、画素回路１１２ａと同様に構成され、同様に動作し、他の画素回路（図示省略）も同様である。
【０００５】
各画素への映像信号の書き込みは、スイッチ１１７ａ、１１７ｂによって行われる。すなわち、スイッチ１１７ａ、１１７ｂが順に導通状態とされ、ソース信号線１１８に印加される映像信号に対応する電圧が蓄積容量１１９ａ、１１９ｂに蓄えられる。ここで、スイッチ１１７ａ、１１７ｂが非導通状態になっても、１フレーム期間の間、駆動トランジスタ１１１ａ、１１１ｂは、蓄積容量１１９ａ、１１９ｂに蓄えられた電圧に応じた電流を有機ＥＬ素子１１４ａ、１１４ｂに供給し、所定輝度で各画素が発光する。
【０００６】
図３４は、図３３に示すゲート信号線及びソース信号線の電圧波形を示すタイミングチャートである。例えば、ソース信号線１１８から画素回路１１２ａへ映像信号を取り込む場合、図３４に示すように、ゲート信号線１１６ａの電圧ＧＶが変化し、スイッチ１１７ａが導通状態となっているときに、ソース信号線１１８の電圧ＳＶが所定電圧になっている必要がある。
【０００７】
図３４に示す例では、時間ｔ１において、ソース信号線１１８の電圧ＳＶは、所定の第１電圧Ｖｄｗから所定の第２電圧Ｖｄｋに降下しており、所定の第２電圧Ｖｄｋが画素回路１１２ａに書き込まれ、画素が所定の輝度で発光する。したがって、１水平走査期間からゲート信号線１１６ａの電圧ＧＶの立下り期間を引いた時間ｔ２までに、ソース信号線１１８の電圧ＳＶの変化が完了しなければならない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−２４１０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ソース信号線１１８の負荷容量が大きくなると、ソース信号線１１８の電圧ＳＶの変化速度が遅くなり、時間ｔ２になっても、ソース信号線１１８の電圧ＳＶが所定の第２電圧Ｖｄｋとならない場合がある。この場合には、時間ｔ２におけるソース信号線１１８の電圧が、画素回路１１２ａに書き込まれ、画素が所定輝度とは異なる輝度で発光してしまい、良好な画像を表示することができない。
【００１０】
上記のソース信号線１１８の電圧の変化速度は、ソース信号線１１８の負荷によって決定され、（ソース信号線１１８の抵抗値）×（ソース信号線１１８の容量値）によって決定される時定数に応じて変化する。
【００１１】
ここで、図３３に破線で示すように、ソース信号線１１８には、寄生容量として、ソース信号線１１８の配線と他のレイヤーとの間に発生する配線容量１１５と、ソース信号線１１８から画素回路１１２ａ、１１２ｂに映像信号を取り込むためのスイッチ１１７ａ、１１７ｂのゲートとドレインとの間又はゲートとソースとの間に発生するチャネル容量１１３ａ、１１３ｂとが形成されている。配線容量１１５は、ソース信号線１１８の配線長と配線幅とにより決定され、チャネル容量１１３ａ、１１３ｂは、同一のソース信号線１１８に接続されるスイッチ１１７ａ、１１７ｂの数と、スイッチ１１７ａ、１１７ｂを構成するトランジスタの形状とにより決定される。これらの寄生容量によっても、ソース信号線１１８の容量が大きくなり、ソース信号線１１８の電圧の変化速度が遅くなる。
【００１２】
また、液晶素子や、有機ＥＬ素子などを用いたアクティブマトリクス型表示装置においては、画面サイズの大型化や、垂直ライン数の増加により、ソース信号線１１８の負荷容量が増大し、所定期間（１水平走査期間）において、所望の映像信号の電圧を画素回路に書き込むことが益々難しくなっている。
【００１３】
上記の表示画面の高精細化により画素行数が増大した場合、ソース信号線の電圧の変化速度が遅くなり、映像信号を正確に書き込むことが一層困難になる。また、表示画面の高精細化により画素列数が増大した場合、ソース信号線及び画素回路の配置ピッチが狭くなるので、リーク電流が発生し、この結果、縦クロストークが発生し、縦方向に帯を引いたような不要な画像が表示され、表示品位が低下する。
【００１４】
本発明の目的は、表示画面の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができる表示装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の一局面に従う表示装置は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の一行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、有機エレクトロルミネッセンス素子と、駆動トランジスタと、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有し、前記第１スイッチング素子は、前記走査線の電圧に応じて、前記主データ線と前記副データ線との導通及び非導通を切り換え、前記第２スイッチング素子は、前記選択制御線の電圧に応じて、前記副データ線と前記容量素子との導通及び非導通を切り換え、前記表示画素は、電圧駆動方式によって駆動される。
【００１６】
本発明の他の局面に従う表示装置の駆動方法は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、有機エレクトロルミネッセンス素子と、駆動トランジスタと、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有する表示装置の駆動方法であって、前記第１スイッチング素子が前記走査線の電圧に応じて前記主データ線と前記副データ線とを導通させるとともに、前記第２スイッチング素子が前記選択制御線の電圧に応じて前記副データ線と前記容量素子とを導通させることにより、前記容量素子に表示データに対応した電圧を保持させ、前記表示画素は、電圧駆動方式によって駆動される。
【発明の効果】
【００１７】
本発明によれば、表示画面の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態のアクティブマトリクス型表示装置の構成を示すブロック図である。
【図２】図１に示すアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図３】図２に示すソース信号線、第１ゲート信号線及び第２ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図４】図１に示すアクティブマトリクス型表示装置に適用可能な他の画素回路の構成を示す回路図である。
【図５】スイッチを介して共通化した画素の数と、ソース信号線の全容量との関係を示す図である。
【図６】本発明の第２の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図７】図６に示すソース信号線、第１ゲート信号線及び共通ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図８】本発明の第３の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図９】本発明の第３の実施の形態のアクティブマトリクス型表示装置に適用可能な他の画素回路の構成を示す回路図である。
【図１０】図９に示すソース信号線、第１ゲート信号線、共通ゲート信号線及び第５ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図１１】非発光期間の長さを揃えたときの図９に示すソース信号線、第１ゲート信号線、共通ゲート信号線及び第５ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図１２】本発明の第４の実施の形態の液晶表示装置の構成を示すブロック図である。
【図１３】図１２に示す液晶表示装置の画素回路の構成を示す回路図である。
【図１４】従来の液晶表示装置の画素回路に白電圧（正極性）を印加するときの電圧波形を示す図である。
【図１５】図１３に示す画素回路に白電圧（正極性）を印加するときの電圧波形の一例を示す図である。
【図１６】従来の液晶表示装置の２つの画素に白電圧（負極性）及び白電圧（正極性）を印加するときの電圧波形を示す図である。
【図１７】図１３に示す画素回路に白電圧（負極性）及び白電圧（正極性）を印加するときの電圧波形の一例を示す図である。
【図１８】従来の液晶表示装置の２つの画素に白電圧（負極性）及び灰電圧（正極性）を印加するときの電圧波形を示す図である。
【図１９】図１３に示す画素回路に白電圧（負極性）及び灰電圧（正極性）を印加するときの電圧波形の一例を示す図である。
【図２０】図１３に示すソース信号線、第１ゲート信号線及び第２ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図２１】本発明の第５の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２２】図２１に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第３ゲート信号線及び第４ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図２３】本発明の第６の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２４】本発明の第７の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２５】図２４に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第３ゲート信号線、第４ゲート信号線、第５ゲート信号線及び第６ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図２６】本発明の第８の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２７】図２６に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第３ゲート信号線、第４ゲート信号線、第５ゲート信号線及び第６ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図２８】本発明の第９の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図２９】図２８に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第３ゲート信号線及び第１ＥＬ電源線の電圧波形の一例を示すタイミングチャートである。
【図３０】本発明の第１０の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図３１】図３０に示すソース信号線、第１ゲート信号線、第２ゲート信号線、第６ゲート信号線、第１ＥＬ電源線及び第７ゲート信号線の電圧波形の一例を示すタイミングチャートである。
【図３２】本発明の第１１の実施の形態のアクティブマトリクス型表示装置の構成を示す回路図である。
【図３３】従来のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【図３４】図３３に示すゲート信号線及びソース信号線の電圧波形を示すタイミングチャートである。
【発明を実施するための形態】
【００１９】
以下に、本発明の各実施の形態のアクティブマトリクス型表示装置について、図面を参照しながら説明する。
【００２０】
図１は、本発明の第１の実施の形態のアクティブマトリクス型表示装置の構成を示すブロック図である。なお、図１では、図示を容易にするために、後述するトランジスタ２０の図示を省略している。
【００２１】
図１に示すアクティブマトリクス型表示装置は、有機ＥＬ（エレクトロルミネッセンス）表示装置であり、ゲートドライバ１、ソースドライバ２、有機ＥＬ（エレクトロルミネッセンス）パネル３、コントローラ４、複数のゲート信号線１６及び複数のソース信号線１８を備える。有機ＥＬパネル３は、複数の画素回路１２及び複数のトランジスタ２０を備え、画素回路１２から表示画素が構成され、複数の表示画素がマトリックス状に配置されている。
【００２２】
コントローラ４は、ゲートドライバ１及びソースドライバ２を制御し、ゲートドライバ１は、ゲート信号線１６を有機ＥＬパネル３の行毎に駆動し、ソースドライバ２は、ソース信号線１８を駆動する。
【００２３】
図２は、図１に示すアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。なお、図２では、図示を容易にするために、マトリックス状に配置された複数の画素回路１２のうち、表示画素のある一列において連続する２行に属する表示画素に対応する２個の画素回路１２ａ、１２ｂのみを図示し、複数のソース信号線１８及び複数のゲート信号線１６のうち、２個の画素回路１２ａ、１２ｂに対して設けられているソース信号線１８及び第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃのみを図示し、複数のトランジスタ２０のうち２個の画素回路１２ａ、１２ｂに対して設けられているトランジスタ２０のみを図示している。この点については、他の画素回路の図も同様である。また、以下の実施の形態では、表示画素のある一列において連続するＮ行（第１の実施の形態では連続する２行）に適用した場合で説明する。しかしながら、本発明における表示画素のある一列におけるＮ行は、必ずしも連続している必要はなく、任意のＮ行について適用することができる。
【００２４】
図２に示すように、第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ａ、１２ｂに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ａ、１２ｂに対して設けられ、表示画素の２行毎に配置される。
【００２５】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ａ、１２ｂに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【００２６】
画素回路１２ａは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、及び蓄積容量１９ａを備える。蓄積容量１９ａは、映像信号すなわち表示データに対応した電圧を保持する。第１ゲート信号線１６ａは、スイッチ１７ａ（トランジスタ）のゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。蓄積容量１９ａの一端は、駆動トランジスタ１１ａのゲートに接続され、駆動トランジスタ１１ａと有機ＥＬ素子１４ａとが直列に接続されている。画素回路１２ｂも、画素回路１２ａと同様に構成され、他の画素回路（図示省略）も同様である。
【００２７】
ここで、画素回路１２ａ、１２ｂが表示画素の一例に相当し、第２ゲート信号線１６ｃが走査線の一例に相当し、第１ゲート信号線１６ａ、１６ｂが選択制御線の一例に相当し、ソース信号線１８が主データ線の一例に相当し、トランジスタ２０が第１スイッチング素子の一例に相当し、副ソース信号線１８ｓが副データ線の一例に相当し、スイッチ１７ａ、１７ｂが第２スイッチング素子の一例に相当し、蓄積容量１９ａ、１９ｂが容量素子の一例に相当し、有機ＥＬ素子１４ａ、１４ｂが有機ＥＬ素子の一例に相当している。
【００２８】
図３は、図２に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃの電圧波形の一例を示すタイミングチャートである。
【００２９】
図３に示すように、例えば、トランジスタ２０が画素回路１２ａ、１２ｂに書き込みを行う場合、画素回路１２ａ、１２ｂに対応した映像信号ＶＡ、ＶＢがソース信号線１８に入力され、この入力期間の間、ゲートドライバ１は、第２ゲート信号線１６ｃによりスイッチであるトランジスタ２０を導通状態とし、画素回路１２ａ、１２ｂは映像信号ＶＡ、ＶＢを取り込む。
【００３０】
このとき、初めの１水平走査期間Ｗａにおいて、トランジスタ２０が接続された画素回路のうちの１つに映像信号ＶＡを書き込むために、ゲートドライバ１は、第１ゲート信号線１６ａによりスイッチ１７ａを導通状態とするとともに、第１ゲート信号線１６ｂによりスイッチ１７ｂを非導通状態とし、画素回路１２ａに映像信号ＶＡを書き込む。次の１水平走査期間Ｗｂにおいて、ゲートドライバ１は、第１ゲート信号線１６ｂによりスイッチ１７ｂを導通状態とするとともに、第１ゲート信号線１６ａによりスイッチ１７ａを非導通状態とし、画素回路１２ｂに映像信号ＶＢを書き込む。
【００３１】
上記の動作を、１つのトランジスタ２０に接続された画素回路の組毎に繰り返し実施することにより、すべての画素に映像信号が書き込まれる。なお、本実施の形態では、第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃをゲートドライバ１で駆動することとしたが、第１ゲート信号線１６ａ、１６ｂを他の回路によって駆動する等の種々の変更が可能である。以降の他の実施の形態についても同様である。
【００３２】
上記の構成により、本実施の形態では、ソース信号線１８の負荷容量を小さくして、ソース信号線１８の電圧変化の高速化を達成している。すなわち、ソース信号線１８に寄生するチャネル容量１３の総和を減らすことにより、映像信号の高速書き込みを実現している。具体的には、図２に示すように、ソース信号線１８から映像信号を取り込むスイッチとなるトランジスタ２０を２つの表示画素間すなわち２個の画素回路１２ａ、１２ｂに対して共通化し、さらに、各画素回路１２ａ、１２ｂに個別に映像信号を取り込むためのスイッチ１７ａ、１７ｂを形成している。
【００３３】
したがって、ソース信号線１８に接続されるトランジスタ２０は、２個の画素回路１２ａ、１２ｂに対して１つの割合で設けられるため、図３３に示す従来の表示装置と比較した場合、チャネル容量１３の数が１本のソース信号線１８に対して半分になる。この結果、ソース信号線１８の負荷容量が低減し、ソース信号線１８の電圧の変化速度が向上するので、より短期間で映像信号を書き込むことができる。
【００３４】
また、スイッチ１７ａのチャネル容量２１ａは、トランジスタ２０が導通状態のときのみ、ソース信号線１８に影響を及ぼすが、トランジスタ２０が非導通状態のときには、ソース信号線１８から切り離される。このため、スイッチ１７ａのチャネル容量２１ａの影響は、垂直走査線数分の１の割合となり、スイッチ１７ａによるソース信号線１８の負荷への影響は非常に小さくなる。他のスイッチ１７ｂについても同様である。
【００３５】
上記のように、本実施の形態では、ソース信号線１８に接続されるトランジスタ２０を、各行毎ではなく、２行毎に設けて、トランジスタ２０の数を減少させることにより、ソース信号線１８の寄生容量を低減させ、書き込みに必要な時間を短縮することができる。したがって、表示画面の高精細化により画素行数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができる。また、ソース信号線１８と、各画素回路１２ａ、１２ｂ内の蓄積容量１９ａ、１９ｂとが、２つの直列に接続されたトランジスタ２０及びスイッチ１７ａ、１７ｂを介して接続されるため、リーク電流が減少し、縦クロストークを低減することができる。この結果、表示画面の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができる。
【００３６】
なお、図２では、２個の画素回路１２ａ、１２ｂに対して１個のトランジスタ２０を配置しているが、任意の数の画素回路に対して１個のトランジスタ２０を配置してもよい。例えば、第２ゲート信号線１６ｃを表示画素のＮ行（Ｎは２以上の整数）毎に配置する例を以下に説明する。図４は、本実施の形態のアクティブマトリクス型表示装置に適用可能な他の画素回路の構成を示す回路図である。
【００３７】
図４に示すように、Ｎ本の第１ゲート信号線１６１−１６Ｎ及び第２ゲート信号線１６ｃは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６１−１６Ｎは、画素回路１２１−１２Ｎに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、Ｎ個の画素回路１２１−１２Ｎに対して設けられ、表示画素のＮ行毎に配置される。
【００３８】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、Ｎ個の画素回路１２１−１２Ｎに接続され、表示画素の各列において連続するＮ行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。画素回路１２１−１２Ｎは、図２に示す画素回路１２ａ、１２ｂと同様に構成され、同様に動作する。
【００３９】
図４に示す画素回路を用いたアクティブマトリクス型表示装置では、ソース信号線１８から映像信号を取り込むスイッチとなるトランジスタ２０をＮ個の表示画素間すなわちＮ個の画素回路１２１−１２Ｎに対して共通化し、さらに、各画素回路１２１−１２Ｎに個別に映像信号を取り込むためのスイッチ１７１−１７Ｎを形成している。
【００４０】
上記の構成により、本例においては、図２に示す画素回路を用いたアクティブマトリクス型表示装置による効果に加えて、ソース信号線１８に接続されるトランジスタ２０は、Ｎ個の画素回路１２１−１２Ｎに対して１つの割合で配置されるため、図３３に示す従来の表示装置と比較した場合、チャネル容量１３の数が１本のソース信号線１８に対して１／Ｎになる。この結果、ソース信号線１８の負荷容量が大幅に低減し、ソース信号線１８の電圧の変化速度が大幅に向上するので、非常に短期間で映像信号を書き込むことができる。
【００４１】
ここで、共通化した画素回路１２の数Ｎについて検討すると、以下のようになる。図５は、トランジスタ２０を介して共通化した画素（画素回路１２）の数と、ソース信号線１８の全容量との関係を示す図である。
【００４２】
図５に示すように、共通化する画素数を増加させるほど、ソース信号線１８の全容量は低減するが、画素数が増えるほど、共通化に伴って削除されるチャネル容量１３の数が減少するために、ソース信号線１８の全容量の削減効果が小さくなってくる。そのため、８画素程度までの接続数で設計すること、すなわち、共通化した画素回路１２の数Ｎは、２≦Ｎ≦８を満たすことが好ましい。
【００４３】
次に、本発明の第２の実施の形態のアクティブマトリクス型表示装置について説明する。図６は、本発明の第２の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。なお、第２の実施の形態のアクティブマトリクス型表示装置の全体構成は、図１に示すアクティブマトリクス型表示装置と同様であるので、図示及び詳細な説明を省略し、必要に応じて図１に示す構成を適宜参照するものとする。以降の他の実施の形態についても同様である。
【００４４】
図２に示す画素回路では、ゲート信号線の数が２つの画素（２個の画素回路）に対して３本必要であったが、本実施の形態では、図２に示す第１ゲート信号線１６ｂと第２ゲート信号線１６ｃを共通の１本のゲート信号線により形成することにより、図６に示すように、２個の画素回路１２ａ、１２ｂに対して２本のゲート信号線すなわち１本の第１ゲート信号線１６ａ及び１本の共通ゲート信号線１６ｄを用いている。
【００４５】
具体的には、図６に示すように、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｄは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａは、画素回路１２ａに接続され、共通ゲート信号線１６ｄは、画素回路１２ｂに接続され、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｄは、表示画素の一行毎に配置されることとなる。また、共通ゲート信号線１６ｄは、２個の画素回路１２ａ、１２ｂに対して設けられるため、表示画素の２行毎に配置されることとなる。
【００４６】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、共通ゲート信号線１６ｄとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続され、副ソース信号線１８ｓは、画素回路１２ａ、１２ｂに接続される。共通ゲート信号線１６ｄは、トランジスタ２０のゲートに接続され、トランジスタ２０は、共通ゲート信号線１６ｄの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【００４７】
第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。また、共通ゲート信号線１６ｄは、スイッチ１７ｂのゲートに接続され、スイッチ１７ｂは、共通ゲート信号線１６ｄの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ｂとの導通及び非導通を切り換える。
【００４８】
ここで、共通ゲート信号線１６ｄが走査線の一例に相当し、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｄが選択制御線の一例に相当し、その他の構成は第１の実施の形態と同様である。
【００４９】
図７は、図６に示すソース信号線１８、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｄの電圧波形の一例を示すタイミングチャートである。
【００５０】
本実施の形態は、アクティブマトリクス型表示装置であるため、書き込み完了後の電圧に応じて、有機ＥＬ素子１４ａ、１４ｂが発光する。このため、図７に示すように、初めの１水平走査期間Ｗａｂでは、ゲートドライバ１は、共通ゲート信号線１６ｄによりトランジスタ２０及びスイッチ１７ｂを導通状態とするとともに、第１ゲート信号線１６ａによりスイッチ１７ａを導通状態とし、本来書き込みが必要な画素回路１２ａへ映像信号ＶＡの書き込みを行うとともに、画素回路１２ｂへの書き込みを行う。
【００５１】
続く１水平走査期間Ｗｂにおいて、ゲートドライバ１は、共通ゲート信号線１６ｄによりトランジスタ２０及びスイッチ１７ｂを導通状態とするとともに、第１ゲート信号線１６ａによりスイッチ１７ａを非導通状態とし、画素回路１２ｂに対応する映像信号ＶＢの書き込みを行う。この結果、１フレーム間、画素回路１２ａでは、映像信号ＶＡの電圧に対応した輝度で発光し、画素回路１２ｂでは、映像信号ＶＢの電圧に対応した輝度で発光することができる。
【００５２】
上記のように、本実施の形態では、図７に示す信号波形を入力することにより、ゲート信号線の数を増やすことなく、１本のソース信号線１８に対するチャネル容量１３の数を減少させることが可能となり、また、混色の無い良好な表示を実現することができる。
【００５３】
次に、本発明の第３の実施の形態のアクティブマトリクス型表示装置について説明する。図８は、本発明の第３の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【００５４】
図６に示す画素回路では、トランジスタ２０とスイッチ１７ｂとが同一の動作を行っており、また、画素回路１２ａにスイッチ１７ａがあれば、画素回路１２ａと画素回路１２ｂとの間で蓄積容量１９ａ、１９ｂに蓄えられる電圧の分離が可能である。このため、本実施の形態では、図８に示すように、スイッチ１７ｂを省略した画素回路１２ｃを用いて、第２の実施形態と同様の動作を行っている。
【００５５】
具体的には、図８に示すように、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｅは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａは、画素回路１２ａに接続され、共通ゲート信号線１６ｅは、画素回路１２ｃに対して配置され、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｅは、表示画素の一行毎に配置されることとなる。また、共通ゲート信号線１６ｅは、２個の画素回路１２ａ、１２ｃに対して設けられるため、表示画素の２行毎に配置されることとなる。
【００５６】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、共通ゲート信号線１６ｅとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続され、副ソース信号線１８ｓは、画素回路１２ａのスイッチ１７ａと、画素回路１２ｃの蓄積容量１９ａの一端とに接続される。共通ゲート信号線１６ｅは、トランジスタ２０のゲートに接続され、トランジスタ２０は、共通ゲート信号線１６ｅの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。
【００５７】
ここで、画素回路１２ａ、１２ｃが表示画素の一例に相当し、共通ゲート信号線１６ｅ走査線の一例に相当し、第１ゲート信号線１６ａ及び共通ゲート信号線１６ｅが選択制御線の一例に相当し、その他の構成は第１の実施の形態と同様である。
【００５８】
上記の構成により、本実施の形態では、トランジスタ２０及びスイッチ１７ａを用いて、画素回路１２ａと画素回路１２ｃとの間で蓄積容量１９ａ、１９ｂに蓄えられる電圧の分離が可能であるため、第２の実施の形態の効果に加え、トランジスタ数についても増加させることなく、ソース信号線１８の負荷容量を削減することが可能となる。
【００５９】
なお、上記の２画素接続の回路構成以外でも、図８に示す回路構成を適用可能である。例えば、トランジスタ２０に接続された３個以上の画素回路のうち最後に書き込みを行う画素回路を画素回路１２ｃと同様に構成することにより、この画素回路からスイッチを省略することができる。
【００６０】
また、図８に示す回路構成に代えて、駆動トランジスタ１１ａ、１１ｂと有機ＥＬ素子１４ａ、１４ｂとの間にスイッチを設けた画素回路を用いてもよい。図９は、本発明の第３の実施の形態のアクティブマトリクス型表示装置に適用可能な他の画素回路の構成を示す回路図である。
【００６１】
図９に示す画素回路１２ａ’、１２ｃ’が図８に示す画素回路１２ａ、１２ｃと異なる点は、後述する第６乃至第８の実施の形態と同様に、駆動トランジスタ１１ａ、１１ｂと有機ＥＬ素子１４ａ、１４ｂとの間にスイッチ３１ａ、３１ｂが接続され、スイッチ３１ａ、３１ｂのゲートは、第５ゲート信号線１６ｊ、１６ｋに接続されている点であり、その他の点は基本的に図８に示す画素回路１２ａ、１２ｃと同様であるので、詳細な説明は省略する。
【００６２】
図１０は、図９に示すソース信号線１８、第１ゲート信号線１６ａ、共通ゲート信号線１６ｅ及び第５ゲート信号線１６ｋの電圧波形の一例を示すタイミングチャートである。この例では、第５ゲート信号線１６ｊは、第５ゲート信号線１６ｋと共通化されている。図１０に示すように、ソース信号線１８、第１ゲート信号線１６ａ、共通ゲート信号線１６ｅは、図７に示すソース信号線１８、第１ゲート信号線１６ａ、共通ゲート信号線１６ｄの電圧波形と同様の波形で駆動され、各回路は同様に動作する。
【００６３】
ここで、図８に示す画素回路１２ｃでは、１水平走査期間において、映像信号に応じた所定の電圧とは異なる電圧が印加され、その結果、有機ＥＬ素子１４ｂには、映像信号に応じた所定の電流とは異なる電流が流れる。このような電流が流れる期間は、１フレームのうちの１水平走査期間だけに限られるので、全体からすれば、０．５％以下の期間となり、無視することも可能である。
【００６４】
しかしながら、本例では、より高精度な輝度を得るため、図１０に示すように、初めの１水平走査期間Ｗａｂ及び続く１水平走査期間Ｗｂにおいて、ゲートドライバ１は、第５ゲート信号線１６ｋによりスイッチ３１ｂを非導通状態とし、書き込み期間の間（少なくとも初めの１水平走査期間Ｗａｂの期間）、新たに設けたスイッチ３１ｂにより有機ＥＬ素子１４ｂに電流を流さないように構成されている。この結果、本例では、１フレームの全期間において、映像信号に応じた所定輝度とは異なる輝度で画素が発光をしないようにすることができる。
【００６５】
また、各行の非発光期間の長さを揃える場合、第１ゲート信号線１６ａに接続された画素回路１２ａ’も、書き込み期間Ｗａｂと同等の期間だけ非発光状態にする必要がある。図１１は、非発光期間の長さを揃えたときの図９に示すソース信号線１８、第１ゲート信号線１６ａ、共通ゲート信号線１６ｅ及び第５ゲート信号線１６ｊ、１６ｋの電圧波形の一例を示すタイミングチャートである。
【００６６】
図１１に示すように、ゲートドライバ１は、初めの１水平走査期間Ｗａｂの直前の１水平走査期間と、初めの１水平走査期間Ｗａｂとにおいて、第５ゲート信号線１６ｊによりスイッチ３１ａを非導通状態とするとともに、初めの１水平走査期間Ｗａｂ及び続く１水平走査期間Ｗｂにおいて、第５ゲート信号線１６ｋによりスイッチ３１ｂを非導通状態とし、非発光期間の長さを揃えている。この結果、本例では、非発光期間の長さを揃えながら、１フレームの全期間において、映像信号に応じた所定輝度とは異なる輝度で画素が発光をしないようにすることができる。
【００６７】
次に、本発明の第４の実施の形態のアクティブマトリクス型表示装置について説明する。上記の各実施の形態では、有機ＥＬ素子を用いたアクティブマトリクス型表示装置について説明したが、本発明は、これらの例に特に限定されず、液晶素子を用いたアクティブマトリクス型表示装置である液晶表示装置にも同様に適用することができる。図１２は、本発明の第４の実施の形態の液晶表示装置の構成を示すブロック図である。なお、図１２では、図示を容易にするために、後述するトランジスタ２０Ｌの図示を省略している。
【００６８】
図１２に示す液晶表示装置は、アクティブマトリクス型表示装置であり、ゲートドライバ１Ｌ、ソースドライバ２Ｌ、液晶パネル３Ｌ、コントローラ４Ｌ、複数のゲート信号線１６Ｌ、及び複数のソース信号線１８Ｌを備える。液晶パネル３Ｌは、複数の画素回路１２Ｌ及び複数のトランジスタ２０Ｌを備え、画素回路１２Ｌから表示画素が構成され、複数の表示画素がマトリックス状に配置されている。
【００６９】
コントローラ４Ｌは、ゲートドライバ１Ｌ及びソースドライバ２Ｌを制御し、ゲートドライバ１Ｌは、ゲート信号線１６Ｌを液晶パネル３Ｌの行毎に駆動し、ソースドライバ２Ｌは、ソース信号線１８Ｌを駆動する。
【００７０】
図１３は、図１２に示す液晶表示装置の画素回路の構成を示す回路図である。なお、図１３では、図示を容易にするために、マトリックス状に配置された複数の画素回路１２Ｌのうち、表示画素のある一列において連続する２行に属する表示画素に対応する２個の画素回路１２Ｌａ、１２Ｌｂのみを図示し、複数のソース信号線１８Ｌ及び複数のゲート信号線１６Ｌのうち、２個の画素回路１２Ｌａ、１２Ｌｂに対して設けられているソース信号線１８Ｌ及び第１ゲート信号線１６Ｌａ、１６Ｌｂ及び第２ゲート信号線１６Ｌｃのみを図示し、複数のトランジスタ２０Ｌのうち２個の画素回路１２Ｌａ、１２Ｌｂに対して設けられているトランジスタ２０Ｌのみを図示している。
【００７１】
図１３に示すように、本実施の形態の液晶表示装置では、液晶素子１４Ｌａ、１４Ｌｂを含む２個の画素回路１２Ｌａ、１２Ｌｂ（２画素）に対して、ソース信号線１８Ｌに接続されるトランジスタ２０Ｌが１つ設けられている。
【００７２】
具体的には、図１３に示すように、第１ゲート信号線１６Ｌａ、１６Ｌｂ及び第２ゲート信号線１６Ｌｃは、液晶パネル３Ｌの行方向に沿って配置される。第１ゲート信号線１６Ｌａ、１６Ｌｂは、画素回路１２Ｌａ、１２Ｌｂに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６Ｌｃは、２個の画素回路１２Ｌａ、１２Ｌｂに対して設けられ、表示画素の２行毎に配置される。
【００７３】
ソース信号線１８Ｌは、液晶パネル３Ｌの列方向に沿って配置され、トランジスタ２０Ｌは、第２ゲート信号線１６Ｌｃとソース信号線１８Ｌとの各交差部に配置される。ソース信号線１８Ｌは、トランジスタ２０Ｌを介して副ソース信号線１８Ｌｓに接続される。副ソース信号線１８Ｌｓは、画素回路１２Ｌａ、１２Ｌｂに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０Ｌに対応して配置される。第２ゲート信号線１６Ｌｃは、トランジスタ２０Ｌのゲートに接続され、トランジスタ２０Ｌは、第２ゲート信号線１６Ｌｃの電圧に応じて、ソース信号線１８Ｌと副ソース信号線１８Ｌｓとの導通及び非導通を切り換える。
【００７４】
画素回路１２Ｌａは、液晶素子１４Ｌａ、スイッチ１７Ｌａ、及び蓄積容量１９Ｌａを備える。蓄積容量１９Ｌａは、映像信号すなわち表示データに対応した電圧を保持する。第１ゲート信号線１６Ｌａは、スイッチ１７Ｌａ（トランジスタ）のゲートに接続され、スイッチ１７Ｌａは、第１ゲート信号線１６Ｌａの電圧に応じて、副ソース信号線１８Ｌｓと蓄積容量１９Ｌａとの導通及び非導通を切り換える。蓄積容量１９Ｌａの一端は、液晶素子１４Ｌａの一端と接続されている。画素回路１２Ｌｂも、画素回路１２Ｌａと同様に構成され、他の画素回路（図示省略）も同様である。
【００７５】
ここで、画素回路１２Ｌａ、１２Ｌｂが表示画素の一例に相当し、第２ゲート信号線１６Ｌｃが走査線の一例に相当し、第１ゲート信号線１６Ｌａ、１６Ｌｂが選択制御線の一例に相当し、ソース信号線１８Ｌが主データ線の一例に相当し、トランジスタ２０Ｌが第１スイッチング素子の一例に相当し、副ソース信号線１８Ｌｓが副データ線の一例に相当し、スイッチ１７Ｌａ、１７Ｌｂが第２スイッチング素子の一例に相当し、蓄積容量１９Ｌａ、１９Ｌｂが容量素子の一例に相当し、液晶素子１４Ｌａ、１４Ｌｂが液晶素子の一例に相当している。
【００７６】
本実施の形態の液晶表示装置は、上記のように構成され、各画素への書き込みは、上記の図３に示すようなゲート信号線の電圧波形を用いて行われ、蓄積容量１９Ｌａ、１９Ｌｂに所定の電荷が書き込まれる。液晶素子１４Ｌａ、１４Ｌｂは、蓄積容量１９Ｌａ、１９Ｌｂに保持された電圧に応じて透過率を制御し、階調表示が行われる。なお、液晶素子１４Ｌａ、１４Ｌｂが充分に容量を持つ場合には、蓄積容量１９Ｌａ、１９Ｌｂを省略してもよい。
【００７７】
一般に、液晶表示装置は、液晶素子の劣化を低減するために、交流反転駆動を行っており、時間及びパネル上の位置によって、液晶素子に印加される電圧の極性を反転させている。図１４は、従来の液晶表示装置の画素回路に白電圧（正極性）を印加するときの電圧波形を示す図である。図１４に示すように、書き込み期間ＷＰにおいて、１フレーム前の表示データである白電圧（負極性）から白電圧（正極性）へ変化する電圧が、ソース信号線から画素回路に印加され、白電圧（正極性）が画素に書き込まれ、その後、保持期間ＨＰにおいて、白電圧（正極性）が保持される。
【００７８】
上記のように、画素回路において、１フレーム毎に電圧の極性を反転させる場合、画素回路に印加する電圧波形の振幅は、交流反転駆動を行わない場合に比べて、２倍の電圧振幅となり、書き込みに時間がかかる。そこで、本実施の形態の液晶表示装置は、書き込みを行う前に、蓄積容量１９Ｌａ、１９Ｌｂの電圧を映像信号の振幅の中心付近に設定している。この結果、電圧振幅が同一極性間までの電圧変化でよくなり、１回で書き込む電圧振幅が、負極性から正極性への電圧変化（又は正極性から負極性への変化）よりも小さくなるので、書き込み期間を短縮することができる。
【００７９】
図１５は、図１３に示す画素回路に白電圧（正極性）を印加するときの電圧波形の一例を示す図である。本図では、ノーマリーブラックモードの液晶を用いた場合を例に説明するが、ノーマリーホワイトモードであっても同様に適用可能である。また、便宜上、階調電圧は、０Ｖを境に、正側と負側とに分けて説明するが、フリッカ調整により、黒電圧がどちらかの極性にオフセットされる場合でも、同様に適用可能である。
【００８０】
図１５に示すように、本実施の形態では、書き込み期間ＷＰにおける電圧変化を早くするために、まず、放電期間ＤＰを設け、画素回路１２Ｌａ、１２Ｌｂの電圧を０Ｖまで予め変化させておく。次に、書き込み期間ＷＰにおいて、白電圧（正極性）の電圧を印加すると、書き込み期間ＷＰにおける電圧変化は、図１４に比べて約半分となり、より短時間で所定の電圧に変化させることが可能となる。
【００８１】
また、本実施の形態では、図１３に示す画素回路の構成において、正側極性で書き込まれた画素回路と、負側極性で書き込まれた画素回路との数が同一であれば、スイッチ１７Ｌａとスイッチ１７Ｌｂを導通状態とし、スイッチ１７Ｌｃを非導通状態とすることにより、ソース信号線１８Ｌが別の画素回路（画素）の書き込みを行っているときでも、２個の画素回路１２Ｌａ、１２Ｌｂの蓄積容量１９Ｌａ、１９Ｌｂに蓄えられた電荷同士をショートさせることができる。この結果、放電期間ＤＰと同様の動作が行われることとなり、画素回路１２Ｌａ、１２Ｌｂの電圧が平均化され、黒電圧に近い電圧へと変化させることが可能である。
【００８２】
また、従来の画素回路の構成を用いて、放電期間を設けようとすると、ソース信号線から放電に必要な電圧を供給する必要があり、他の画素への書き込みに影響を与えてしまうが、本実施の形態では、ソース信号線１８Ｌから放電に必要な電圧を供給する必要がないため、他の書き込みを行う画素への影響がなく、且つ、当該画素への映像信号の書き込みを早く行うことができる液晶表示装置を実現することが可能である。
【００８３】
また、上記の放電期間ＤＰにおいて、画素回路１２Ｌａ、１２Ｌｂの平均化された電圧が映像信号のセンター電圧付近の電圧となることが最も理想的な例であるが、この例は、正側印加電圧と負側印加電圧とが等しい場合にのみ起きる。実際には、表示パターンによって、平均化された電圧がずれる場合がある。
【００８４】
図１６は、従来の液晶表示装置の２つの画素Ａ、Ｂに白電圧（負極性）及び白電圧（正極性）を印加するときの電圧波形を示す図であり、図１７は、図１３に示す画素回路に白電圧（負極性）及び白電圧（正極性）を印加するときの電圧波形の一例を示す図であり、図１８は、従来の液晶表示装置の２つの画素Ａ、Ｂに白電圧（負極性）及び灰電圧（正極性）を印加するときの電圧波形を示す図であり、図１９は、図１３に示す画素回路に白電圧（負極性）及び灰電圧（正極性）を印加するときの電圧波形の一例を示す図である。
【００８５】
図１６に示すように、従来の液晶表示装置において、２ｎフレーム（ｎは、任意の整数）において、画素Ａの電圧が白電圧（正極性）＋Ｖ１であり、画素Ｂの電圧が白電圧（負極性）−Ｖ１であるとき、２ｎ＋１フレームにおいて、画素Ａに白電圧（負極性）−Ｖ１が印加され、画素Ｂに白電圧（正極性）＋Ｖ１が印加されたとき、立ち上がり時間ＵＰは図に示すように長期間となる。
【００８６】
一方、図１７に示すように、本実施の形態では、２ｎフレームにおいて、画素回路１２Ｌａの電圧が白電圧（正極性）＋Ｖ１であり、画素回路１２Ｌｂの電圧が白電圧（負極性）−Ｖ１であるとき、ｍ水平走査期間（ｍは、任意の整数）において、画素回路１２Ｌａ、１２Ｌｂの蓄積容量１９Ｌａ、１９Ｌｂに蓄えられた電荷同士をショートさせると、画素回路１２Ｌａ、１２Ｌｂの電圧が平均化されて、映像信号のセンター電圧付近の電圧となる。
【００８７】
次に、２ｎ＋１フレームにおいて、画素回路１２Ｌａに白電圧（負極性）−Ｖ１が印加され、画素回路１２Ｌｂに白電圧（正極性）＋Ｖ１が印加されたとき、立ち上がり時間ＵＰは、図１６に示す従来例と比較して、図に示すように短縮される。このように、画素回路１２Ｌａ、１２Ｌｂの平均化された電圧が映像信号のセンター電圧付近の電圧となる場合、書き込み期間を短縮することができる。
【００８８】
ここで、表示パターンによっては、平均化された電圧がずれる場合があり、例えば、図１８に示すように、従来の液晶表示装置において、２ｎフレームにおいて、画素Ａの電圧が白電圧（正極性）＋Ｖ１であり、画素Ｂの電圧が灰電圧（負極性）−Ｖ２（ここで、｜Ｖ２｜２＝｜Ｖ１｜）であるとき、２ｎ＋１フレームにおいて、画素Ａに白電圧（負極性）−Ｖ１が印加され、画素Ｂに灰電圧（正極性）＋Ｖ２が印加されたとき、立ち上がり時間ＵＰは、図１６に示す例と同様に長期間となる。
【００８９】
一方、図１９に示すように、本実施の形態では、２ｎフレームにおいて、画素回路１２Ｌａの電圧が白電圧（正極性）＋Ｖ１であり、画素回路１２Ｌｂの電圧が灰電圧（負極性）−Ｖ２であるとき、ｍ水平走査期間において、画素回路１２Ｌａ、１２Ｌｂの蓄積容量１９Ｌａ、１９Ｌｂに蓄えられた電荷同士をショートさせると、画素回路１２Ｌａ、１２Ｌｂの電圧が平均化されて、映像信号のセンター電圧付近の電圧からはずれるが、映像信号のセンター電圧付近の電圧に近い電圧になる。
【００９０】
次に、２ｎ＋１フレームにおいて、画素回路１２Ｌａに白電圧（負極性）−Ｖ１が印加され、画素回路１２Ｌｂに灰電圧（正極性）＋Ｖ２が印加されたとき、立ち上がり時間ＵＰは、図１８に示す従来例と比較して、図に示すように短縮される。
【００９１】
このように、本実施の形態では、１フレームごとに液晶に印加する電圧極性を反転させ、トランジスタ２０Ｌに接続された画素回路１２Ｌａ、１２Ｌｂの電圧極性が異なるように駆動することにより、画素回路１２Ｌａ、１２Ｌｂの平均化された電圧が映像信号のセンター電圧付近の電圧からずれる場合でも、従来の駆動方式と比較して、画素回路１２Ｌａ、１２Ｌｂの平均化された電圧が次に書き込む映像信号の電圧に近づくため、書き込み期間を短縮する効果を得ることができる。
【００９２】
なお、図１７、図１９では、極性の異なる２つの画素回路をショートさせる場合を例にして説明したが、極性の異なる３つ以上の画素回路をショートさせる場合にも適用することができる。
【００９３】
図２０は、図１３に示すソース信号線１８Ｌ、第１ゲート信号線１６Ｌａ、１６Ｌｂ及び第２ゲート信号線１６Ｌｃの電圧波形の一例を示すタイミングチャートである。本図は、２個の画素回路１２Ｌａ、１２Ｌｂがトランジスタ２０Ｌを介してソース信号線１８Ｌに接続され、且つ、２個の画素回路１２Ｌａ、１２Ｌｂのうち一方が正極性の画素回路であり、他方が負極性の画素回路である場合の駆動波形を示している。
【００９４】
まず、画素回路１２Ｌａ、１２Ｌｂの印加電圧の放電期間ＤＰにおいて、ゲートドライバ１Ｌは、第１ゲート信号線１６Ｌａ、１６Ｌｂによりスイッチ１７Ｌａ、１７Ｌｂを導通状態とするとともに、第２ゲート信号線１６Ｌｃによりトランジスタ２０Ｌを非導通状態とし、２個の画素回路１２Ｌａ、１２Ｌｂ間で蓄積容量１９Ｌａ、１９Ｌｂの電荷の再配分が行われる。この結果、画素回路１２Ｌａ、１２Ｌｂの電圧は、映像信号のセンター電圧に近い電圧となり、これにより放電が完了する。
【００９５】
次に、画素回路１２Ｌａの書き込み期間Ｗａにおいて、ゲートドライバ１Ｌは、第１ゲート信号線１６Ｌａ及び第２ゲート信号線１６Ｌｃによりスイッチ１７Ｌａ及びトランジスタ２０Ｌを導通状態とするとともに、第１ゲート信号線１６Ｌｂによりスイッチ１７Ｌｂを非導通状態とし、画素回路１２Ｌａに負極性データが印加され、画素回路１２Ｌａに階調電圧が書き込まれる。
【００９６】
最後に、画素回路１２Ｌｂの書き込み期間Ｗｂにおいて、ゲートドライバ１Ｌは、第１ゲート信号線１６Ｌｂ及び第２ゲート信号線１６Ｌｃによりスイッチ１７Ｌｂ及びトランジスタ２０Ｌを導通状態とするとともに、第１ゲート信号線１６Ｌａによりスイッチ１７Ｌａを非導通状態とし、画素回路１２Ｌｂに正極性データが印加され、画素回路１２Ｌｂに階調電圧が書き込まれる。
【００９７】
このように、放電期間ＤＰにおいて、画素回路１２Ｌａ及び画素回路１２Ｌｂに映像信号のセンター電圧付近の電圧を予め設定することにより、より短時間で映像信号を書き込むことが可能となる。
【００９８】
上記のように、本実施の形態では、図１３に示す画素回路の構成を用いることにより、第１の実施の形態と同様に、トランジスタ２０Ｌに起因するソース信号線１８Ｌの負荷容量を削減することができ、また、画素回路１２Ｌａ、１２Ｌｂの内部で電圧を予め放電することにより、書き込み電圧の振幅を小さくすることができる。この結果、大画面且つ精細度の高い液晶表示装置において、所望の階調電圧を短時間で書き込むことができる。
【００９９】
なお、本実施の形態では、２個の画素回路について一方が正極性の画素回路であり、他方が負極性の画素回路である場合で説明したが、正極性の画素回路及び負極性の画素回路のそれぞれは複数個であってもよく、例えば、４個の画素回路について２個が正極性の画素回路であり、残りの２個が負極性の画素回路である場合や、８個の画素回路について４個が正極性の画素回路であり、残りの４個が負極性の画素回路である場合であってもよい。
【０１００】
次に、本発明の第５の実施の形態のアクティブマトリクス型表示装置について説明する。上記の各実施の形態では、種々の画素回路を用いたアクティブマトリクス型表示装置について説明したが、本発明は、これらの例に特に限定されず、以下に説明するような他の画素回路を用いたアクティブマトリクス型表示装置にも同様に適用することができる。図２１は、本発明の第５の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【０１０１】
図２１に示す画素回路の構成が、図２に示す画素回路の構成と異なる点は、ソース信号線１８からの映像信号の取り込みのための第２ゲート信号線１６ｃに加えて、基準電圧ＶＲを駆動トランジスタ１１ａ、１１ｂのゲートに印加するためのスイッチ５１ａを制御するための第３ゲート信号線１６ｆ、１６ｇと、発光期間を制御するためのスイッチ５２ａ、５２ｂを制御するための第４ゲート信号線１６ｈ、１６ｉとをさらに備える点である。
【０１０２】
具体的には、図２１に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、１６ｇ及び第４ゲート信号線１６ｈ、１６ｉは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｄ、１２ｅに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ｄ、１２ｅに対して設けられ、表示画素の２行毎に配置される。また、第３ゲート信号線１６ｆ、１６ｇ及び第４ゲート信号線１６ｈ、１６ｉは、画素回路１２ｄ、１２ｅに接続され、表示画素の一行毎に配置される。
【０１０３】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｄ、１２ｅに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１０４】
画素回路１２ｄは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、５１ａ、５２ａ、及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。第３ゲート信号線１６ｆは、スイッチ５１ａのゲートに接続され、スイッチ５１ａは、第３ゲート信号線１６ｆの電圧に応じて、基準電圧ＶＲと蓄積容量１９ａ及び駆動トランジスタ１１ａのゲートとの導通及び非導通を切り換え、基準電圧ＶＲを駆動トランジスタ１１ａのゲートに印加する。第４ゲート信号線１６ｈは、スイッチ５２ａのゲートに接続され、スイッチ５２ａは、第４ゲート信号線１６ｈの電圧に応じて、蓄積容量１９ａと有機ＥＬ素子１４ａとの導通及び非導通を切り換え、発光期間を制御する。画素回路１２ｅも、画素回路１２ｄと同様に構成され、他の画素回路（図示省略）も同様である。
【０１０５】
図２２は、図２１に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ及び第４ゲート信号線１６ｈの電圧波形の一例を示すタイミングチャートである。
【０１０６】
図２２に示すように、まず、画素回路１２ｄの書き込み準備期間ＷＰにおいて、書き込み準備を行うために、ゲートドライバ１は、第４ゲート信号線１６ｈによりスイッチ５２ａを非導通状態とする。この書き込み準備期間ＷＰは、次に行う映像信号ＶＡの書き込み時に、ソース信号線１８からの電圧が有機ＥＬ素子１４ａに直接印加されることを防止するために設けた期間であり、画素回路１２ｄに着目すると、スイッチ１７ａとスイッチ５２ａとが同時に導通状態にならないようにするための期間である。
【０１０７】
次に、画素回路１２ｄの書き込み期間Ｗｄにおいて、ゲートドライバ１は、画素回路１２ｄに映像信号ＶＡを書き込む。このとき、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ５１ａを導通状態とし、基準電圧ＶＲを駆動トランジスタ１１ａのゲートに印加し、また、第１ゲート信号線１６ａ及び第２ゲート信号線１６ｃに接続されたスイッチ１７ａ及びスイッチとなるトランジスタ２０を導通状態とし、蓄積容量１９ａに基準電圧ＶＲと映像信号ＶＡの電圧との差電圧を印加する。
【０１０８】
次に、上記と同様に、画素回路１２ｅの書き込み期間Ｗｅにおいて、ゲートドライバ１は、画素回路１２ｅに基準電圧ＶＲと映像信号ＶＢの電圧との差電圧を書き込む。
【０１０９】
最後に、発光期間ＥＰにおいて、ゲートドライバ１は、第４ゲート信号線１６ｈによりスイッチ５２ａを導通状態にするとともに、第１ゲート信号線１６ａ及び第３ゲート信号線１６ｆによりスイッチ１７ａ及びスイッチ５１ａを非導通状態とし、書き込み期間Ｗｄにおいて決定された蓄積容量１９ａの電圧に応じた電流が、駆動トランジスタ１１ａに流れ、有機ＥＬ素子１４ａが発光する。画素回路１２ｅについても、画素回路１２ｄと同様である。
【０１１０】
上記の動作により、映像信号の電圧は、ソース信号線１８からトランジスタ２０及びスイッチ１７ａを介して画素回路１２ｄの蓄積容量１９ａに書き込まれる。この結果、本実施の形態でも、ソース信号線１８に接続されるトランジスタ２０の数を減らすことができるので、ソース信号線１８の寄生容量となるチャネル容量１３を減少することができ、また、書き込み時の充電不足による書き込み電圧誤差を減少することができるので、表示品位を向上させることができる。
【０１１１】
次に、本発明の第６の実施の形態のアクティブマトリクス型表示装置について説明する。上記の各実施の形態では、電圧駆動方式により画素回路を駆動する例について説明したが、本発明は、この例に特に限定されず、以下に説明する電流駆動方式により画素回路を駆動するアクティブマトリクス型表示装置にも同様に適用することができる。図２３は、本発明の第６の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【０１１２】
図２３に示す画素回路１２ｆ、１２ｇは、電流駆動方式と呼ばれる駆動方式により駆動される。この電流駆動方式の場合、ソース信号線１８には、階調に応じた電流が流れ、この階調電流と、駆動トランジスタ１１ａ、１１ｂの電流−電圧特性とに応じた電圧が蓄積容量１９ａ、１９ｂに書き込まれる。点灯時には、駆動トランジスタ１１ａ、１１ｂが蓄積容量１９ａ、１９ｂの電圧に応じてドレイン電流を有機ＥＬ素子１４ａ、１４ｂに流すことにより、所望の階調で画素が発光する。
【０１１３】
具体的には、図２３に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ及び第５ゲート信号線１６ｊ、１６ｋ（図１に示すゲート信号線１６）は、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｆ、１２ｇに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ｆ、１２ｇに対して設けられ、表示画素の２行毎に配置される。また、第５ゲート信号線１６ｊ、１６ｋは、画素回路１２ｆ、１２ｇに接続され、表示画素の一行毎に配置される。
【０１１４】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続され、副ソース信号線１８ｓは、画素回路１２ｆ、１２ｇに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１１５】
画素回路１２ｆは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、５３ａ、５４ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。また、第１ゲート信号線１６ａは、スイッチ５３ａのゲートに接続され、スイッチ５３ａは、第１ゲート信号線１６ａの電圧に応じて、蓄積容量１９ａと駆動トランジスタ１１ａ及び有機ＥＬ素子１４ａの接続点との導通及び非導通を切り換える。第５ゲート信号線１６ｊは、スイッチ５４ａのゲートに接続され、スイッチ５４ａは、第５ゲート信号線１６ｊの電圧に応じて、有機ＥＬ素子１４ａと駆動トランジスタ１１ａとの導通及び非導通を切り換える。画素回路１２ｇも、画素回路１２ｆと同様に構成され、同様に動作し、他の画素回路（図示省略）も同様である。
【０１１６】
ここで、電流駆動方式は、駆動トランジスタの閾値及び移動度特性のばらつきを補償するため、電圧駆動方式に比べて、表示ムラが少ない特徴を持つが、低階調では、ソース信号線から供給される電流が小さくなり、ソース信号線の負荷容量の充放電に長時間を要する。この結果、１水平走査期間内に所定の電流を画素回路に書き込めないという場合がある。
【０１１７】
しかしながら、本実施の形態では、１ソース信号線１８当りのチャネル容量１３の数を減らすことができるので、ソース信号線１８の負荷容量を低減することができ、低階調の場合でも、１水平走査期間内に所望の電流を画素回路１２ｆ、１２ｇに高速に書き込むことができる。
【０１１８】
また、本実施の形態では、電流駆動方式を用いているため、ソースドライバ２から画素回路１２ｆ、１２ｇへの配線抵抗の影響を受けないので、ソースドライバ２と画素回路１２ｆ、１２ｇとの間にトランジスタ２０が直列に接続されても、チャネル容量１３の低減による書き込み改善効果を損ねることなく、高速な書き込みが可能である。
【０１１９】
なお、図２３のカレントコピアの画素回路以外でも、カレントミラー回路を用いた画素回路など電流駆動方式の画素回路であれば、同様に実施が可能である。
【０１２０】
次に、本発明の第７の実施の形態のアクティブマトリクス型表示装置について説明する。図２４は、本発明の第７の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。本実施の形態のアクティブマトリクス型表示装置は、駆動トランジスタ１１ａ、１１ｂの閾値ばらつきを補正する機能を有する画素回路１２ｈ、１２ｉを備える。
【０１２１】
具体的には、図２４に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、１６ｇ、第４ゲート信号線１６ｈ、１６ｉ、第５ゲート信号線１６ｊ、１６ｋ及び第６ゲート信号線１６ｌ、１６ｍは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｈ、１２ｉに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ｈ、１２ｉに対して設けられ、表示画素の２行毎に配置される。また、第３ゲート信号線１６ｆ、１６ｇ、第４ゲート信号線１６ｈ、１６ｉ、第５ゲート信号線１６ｊ、１６ｋ及び第６ゲート信号線１６ｌ、１６ｍは、画素回路１２ｈ、１２ｉに接続され、表示画素の一行毎に配置される。
【０１２２】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｈ、１２ｉに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１２３】
画素回路１２ｈは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、６４ａ〜６７ａ、容量６８ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、容量６８ａを介して副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。
【０１２４】
第３ゲート信号線１６ｆは、スイッチ６４ａのゲートに接続され、スイッチ６４ａは、第３ゲート信号線１６ｆの電圧に応じて、初期化電圧ＶＩと、容量６８ａ、蓄積容量１９ａ及び駆動トランジスタ１１ａのゲートの接続点との導通及び非導通を切り換え、初期化電圧ＶＩを駆動トランジスタ１１ａのゲートに印加する。
【０１２５】
第４ゲート信号線１６ｈは、スイッチ６５ａのゲートに接続され、スイッチ６５ａは、第４ゲート信号線１６ｈの電圧に応じて、容量６８ａ、蓄積容量１９ａ及び駆動トランジスタ１１ａのゲートの接続点と、駆動トランジスタ１１ａ及び有機ＥＬ素子１４ａの接続点との導通及び非導通を切り換える。
【０１２６】
第５ゲート信号線１６ｊは、スイッチ６７ａのゲートに接続され、スイッチ６７ａは、第５ゲート信号線１６ｊの電圧に応じて、駆動トランジスタ１１ａと有機ＥＬ素子１４ａとの導通及び非導通を切り換え、発光期間を制御する。第６ゲート信号線１６ｌは、スイッチ６６ａのゲートに接続され、スイッチ６６ａは、第６ゲート信号線１６ｌの電圧に応じて、基準電圧ＶＲと容量６８ａとの導通及び非導通を切り換え、基準電圧ＶＲを容量６８ａに印加する。画素回路１２ｉも、画素回路１２ｈと同様に構成され、他の画素回路（図示省略）も同様である。
【０１２７】
ここで、画素回路１２ｈ、１２ｉが表示画素及び画素回路の一例に相当し、駆動トランジスタ１１ａ、１１ｂが駆動トランジスタの一例に相当し、その他の構成は第１の実施の形態と同様である。
【０１２８】
図２５は、図２４に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、１６ｇ、第４ゲート信号線１６ｈ、１６ｉ、第５ゲート信号線１６ｊ、１６ｋ及び第６ゲート信号線１６ｌ、１６ｍの電圧波形の一例を示すタイミングチャートである。
【０１２９】
図２５に示すように、まず、初期化期間ＩＰにおいて、駆動トランジスタ１１ａのゲート・ソース間に大きな電圧を発生させるために、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ６４ａを導通状態とし、初期化電圧ＶＩを駆動トランジスタ１１ａのゲートに印加する。また、ゲートドライバ１は、有機ＥＬ素子１４ａに電流が流れないように、第５ゲート信号線１６ｊによりスイッチ６７ａを非導通状態とする。
【０１３０】
ここで、スイッチ６５ａの状態は任意であるが、次の閾値補正期間ＣＰにおいて、スイッチ６５ａの状態を確実に導通状態にするため、初期化期間ＩＰにおいて、導通状態にしておくことが好ましい。また、このとき、ソース信号線１８からの電圧が供給されていないので、ゲートドライバ１は、容量６８ａの電位を安定させるために、第６ゲート信号線１６ｌによりスイッチ６６ａを導通状態とし、基準電圧ＶＲを容量６８ａに印加する。
【０１３１】
次に、閾値補正期間ＣＰにおいて、駆動トランジスタ１１ａの閾値補正動作が行われる。具体的には、閾値補正期間ＣＰにおいて、ゲートドライバ１が第３ゲート信号線１６ｆによりスイッチ６４ａを非導通状態とすると、駆動トランジスタ１１ａのゲート電圧が変化する。初期状態では、駆動トランジスタ１１ａにドレイン電流が流れるが、スイッチ６４ａ及びスイッチ６７ａが非導通状態にあり、電流経路がないため、駆動トランジスタ１１ａは、ドレイン電流を０にするように、ゲート電圧を上昇させる。したがって、駆動トランジスタ１１ａのゲート・ソース間電圧が閾値電圧になるように、ゲート電圧が変化する。この結果、蓄積容量１９ａには、駆動トランジスタ１１ａの閾値電圧に応じた電圧が蓄えられる。
【０１３２】
次に、書き込み期間ＷＰにおいて、階調に応じた電圧が画素回路１２ｈに記憶され、画素回路１２ｈに映像信号が書き込まれる。具体的には、書き込み期間ＷＰにおいて、ゲートドライバ１は、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第６ゲート信号線１６ｌ及び第５ゲート信号線１６ｊによりスイッチ６４ａ、６５ａ、６６ａ、６７ａを非導通状態とし、第２ゲート信号線１６ｃ及び第１ゲート信号線１６ａによりスイッチとなるトランジスタ２０及びスイッチ１７ａを導通状態とすると、ソース信号線１８から供給される映像信号の電圧が、容量６８ａの一端に印加される。
【０１３３】
ここで、駆動トランジスタ１１ａのゲート電圧は、（映像信号の電圧−基準電圧）×（容量６８ａの容量値／（容量６８ａの容量値＋蓄積容量１９ａの容量値））分だけ変化し、蓄積容量１９ａには、駆動トランジスタ１１ａの閾値電圧に応じた電圧と、映像信号の電圧に応じた電圧とが加算されて記録される。
【０１３４】
次に、書き込み期間ＷＰの終了後、発光期間ＥＰにおいて、ゲートドライバ１は、第５ゲート信号線１６ｊを操作してスイッチ６７ａを導通状態にし、蓄積容量１９ａの電圧に応じた電流が駆動トランジスタ１１ａから有機ＥＬ素子１４ａへ供給され、画素が発光する。
【０１３５】
なお、上記の説明では、画素回路１２ｈの動作を例に説明したが、画素回路１２ｉも、基本的に上記と同様に動作する。但し、ソース信号線１８に供給される映像信号の電圧が、画素回路１２ｈに比べて１水平走査期間だけ遅くなるため、図２５に示すように、画素回路１２ａの駆動時の第３ゲート信号線１６ｆ、第６ゲート信号線１６ｌ、第４ゲート信号線１６ｈ及び第５ゲート信号線１６ｊの電圧波形に対して、第３ゲート信号線１６ｇ、第６ゲート信号線１６ｍ、第４ゲート信号線１６ｉ及び第５ゲート信号線１６ｋの電圧波形を１水平走査期間だけ遅らせ、画素回路１２ｉを動作させればよい。
【０１３６】
上記のように、本実施の形態では、トランジスタ２０の数が半分になり、トランジスタ２０の起因するチャネル容量１３が半分になるので、閾値補正動作を行いながら、映像信号の書き込みをより高速に且つ正確に行うことができる。なお、閾値補正動作を行う画素回路の構成は、上記の例に特に限定されず、他の閾値補正動作を行う種々の画素回路にも、同様に適用することができ、上記と同様に、トランジスタ２０を共有する複数の画素回路の動作を共通化し、ゲート信号線の数を削減することができる。
【０１３７】
次に、本発明の第８の実施の形態のアクティブマトリクス型表示装置について説明する。図２６は、本発明の第８の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【０１３８】
上記の第７の実施の形態では、画素回路１２ｈ、１２ｉがスイッチ１７ａを共通に利用しているが、さらに、本実施の形態では、映像信号の書き込み期間以外の期間を、画素回路１２ｊ、１２ｋ間で同一の期間にすることにより、基準電圧ＶＲを画素回路１２ｊ、１２ｋに印加するための回路を共通化している。この結果、図２６に示すように、複数の画素回路１２ｊ、１２ｋが、スイッチ６６及び基準電圧ＶＲを共用するとともに、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌを共用することにより、スイッチ及びゲート信号線の数を削減している。
【０１３９】
具体的には、図２６に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｊ、１２ｋに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌは、２個の画素回路１２ｊ、１２ｋに対して設けられ、表示画素の２行毎に配置される。
【０１４０】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｊ、１２ｋに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１４１】
画素回路１２ｊは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、６４ａ、６５ａ、６７ａ、容量６８ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、容量６８ａを介して副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。第３ゲート信号線１６ｆは、スイッチ６４ａ、６４ｂのゲートに接続され、スイッチ６４ａ、６４ｂは、第３ゲート信号線１６ｆの電圧に応じて、初期化電圧ＶＩと、容量６８ａ、６８ｂ、蓄積容量１９ａ、１９ｂ及び駆動トランジスタ１１ａ、１１ｂのゲートの接続点との導通及び非導通を切り換え、初期化電圧ＶＩを駆動トランジスタ１１ａ、１１ｂのゲートに印加する。
【０１４２】
第４ゲート信号線１６ｈは、スイッチ６５ａ、６５ｂのゲートに接続され、スイッチ６５ａ、６５ｂは、第４ゲート信号線１６ｈの電圧に応じて、容量６８ａ、６８ｂと、蓄積容量１９ａ、１９ｂ及び有機ＥＬ素子１４ａ、１４ｂの接続点との導通及び非導通を切り換える。第５ゲート信号線１６ｊは、スイッチ６７ａ、６７ｂのゲートに接続され、スイッチ６７ａ、６７ｂは、第５ゲート信号線１６ｊの電圧に応じて、駆動トランジスタ１１ａ、１１ｂと有機ＥＬ素子１４ａ、１４ｂとの導通及び非導通を切り換え、発光期間を制御する。画素回路１２ｋも、画素回路１２ｊと同様に構成され、他の画素回路（図示省略）も同様である。
【０１４３】
また、スイッチ６６がトランジスタ２０と副ソース信号線１８ｓとの間に接続され、基準電圧ＶＲの印加点がトランジスタ２０とスイッチ１７ａ、１７ｂとの間に設けられる。スイッチ６６は、基準電圧ＶＲを副ソース信号線１８ｓに印加することにより、画素回路１２ｊ及び画素回路１２ｋのいずれにも基準電圧ＶＲを印加できるように構成されている。
【０１４４】
ここで、画素回路１２ｊ、１２ｋが表示画素及び画素回路の一例に相当し、駆動トランジスタ１１ａ、１１ｂが駆動トランジスタの一例に相当し、スイッチ６６が第３スイッチング素子の一例に相当し、その他の構成は第１の実施の形態と同様である。
【０１４５】
上記のように、本実施の形態では、画素回路毎に設けたスイッチを複数の画素回路に対して１つ（図２６では２個の画素回路に対して１つのスイッチ）にしてスイッチの数を削減することができるので、画素回路レイアウトに必要な面積が少なくなり、精細度の高い表示装置にも、本構成を容易に適用することができる。また、ゲート信号線の数が削減されているので、ソース信号線とクロスするゲート信号線の数が削減され、クロス容量が少なくなり、ソース信号線の時定数をより短くすることができる。
【０１４６】
図２７は、図２６に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌの電圧波形の一例を示すタイミングチャートである。
【０１４７】
図２７に示すように、まず、初期化期間ＩＰにおいて、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ６４ａ、６４ｂを導通状態とし、初期化電圧ＶＩを駆動トランジスタ１１ａ、１１ｂのゲートに印加させ、次の閾値補正期間ＣＰの初期に必要となる駆動トランジスタ１１ａ、１１ｂのゲート・ソース間電圧の供給を行う。ここで、初期化電圧ＶＩは、ＥＬ電源ＶＥより低い電圧であり、駆動トランジスタ１１ａ、１１ｂが充分に大きなドレイン電圧を供給できるゲート・ソース間電圧となるように、両者の電位差が設定される。また、ゲートドライバ１は、第４ゲート信号線１６ｈによりスイッチ６５ａ、６５ｂを導通状態とし、閾値補正動作の前に予め駆動トランジスタ１１ａ、１１ｂのドレイン電圧を初期化電圧ＶＩに設定しておく。
【０１４８】
また、ゲートドライバ１は、第５ゲート信号線１６ｊによりスイッチ６７ａ、６７ｂを非導通状態とし、初期化期間ＩＰの間に駆動トランジスタ１１ａ、１１ｂに流れるドレイン電流を有機ＥＬ素子１４ａ、１４ｂに供給しないようにし、階調表示動作に用いられる電流と異なる電流が有機ＥＬ素子１４ａ、１４ｂに流れないようにする。
【０１４９】
ここで、容量６８ａ、６８ｂの電極のうち駆動トランジスタ１１ａ、１１ｂに接続されない電極がフローティング状態となるため、ゲートドライバ１は、第１ゲート信号線１６ａ、１６ｂ及び第６ゲート信号線１６ｌによりスイッチ１７ａ、１７ｂ及びスイッチ６６を導通状態とし、スイッチ１７ａ、１７ｂ及びスイッチ６６を介して基準電圧ＶＲを容量６８ａ、６８ｂに印加し、容量６８ａ、６８ｂの電位を安定させる。
【０１５０】
次に、閾値補正期間ＣＰにおいて、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ６４ａ、６４ｂを非導通状態とし、初期化電圧ＶＩの印加が停止される。このとき、駆動トランジスタ１１ａ、１１ｂのゲート電圧は上昇し、蓄積容量１９ａ、１９ｂには、各画素回路１２ａ、１２ｂの駆動トランジスタ１１ａ、１１ｂの閾値電圧に応じて電圧が変化する。
【０１５１】
次に、書き込み期間ＷＰにおいて、ソース信号線１８からの映像信号に応じた電圧が書き込まれる。ここで、これまでの動作と異なり、映像信号の書き込みは、トランジスタ２０を共通に用いている複数の画素回路１２ｊ、１２ｋに対して１画素ずつ行われるため、書き込みを行わない画素回路に対して休止期間ＰＰが設けられ、動作を停止させておく必要がある。
【０１５２】
具体的には、ゲートドライバ１は、第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌに接続されるスイッチ６４ａ、６４ｂ、６５ａ、６５ｂ、６７ａ、６７ｂ、６６をすべて非導通状態とし、また、ソース信号線１８からの電圧を取り込むため、第２ゲート信号線１６ｃによりトランジスタ２０を導通状態にしておく。
【０１５３】
ここで、休止期間ＰＰとなる画素回路１２ｋに対して、ゲートドライバ１は、第１ゲート信号線１６ｂによりスイッチ１７ｂを非導通状態とし、容量６８ｂ及び蓄積容量１９ｂの電圧を変化させることなく、休止期間ＰＰの画素回路の電圧状態を保持することができる。
【０１５４】
一方、書き込み期間ＷＰとなる画素回路１２ｊに対して、ゲートドライバ１は、第１ゲート信号線１６ａによりスイッチ１７ａを導通状態とし、書き込み期間ＷＰの画素回路１２ｊに映像信号に応じた電圧を印加する。具体的には、画素回路１２ｊが書き込み期間ＷＰにあるとき、容量６８ａの一端の電圧（節点Ｎ１の電圧）が、基準電圧ＶＲから映像信号の電圧に変化する。その結果、容量結合により、駆動トランジスタ１１ａのゲート電圧も変化し、この変化量は、（（映像信号の電圧）−（基準電圧））×（容量６８ａの容量値）／（容量６８ａの容量値＋蓄積容量１９ａの容量値）となる。
【０１５５】
上記の書き込み期間ＷＰの動作により、蓄積容量１９ａには、閾値補正期間ＣＰで蓄えられた駆動トランジスタ１１ａの閾値電圧に応じた電圧と、書き込み期間ＷＰで蓄えられた映像信号の電圧に応じた電圧との和電圧が記憶される。また、導通状態となるスイッチ１７ａ、１７ｂを順に走査することにより、すべての画素回路１２ｊ、１２ｋに映像信号の書き込みが行われる。
【０１５６】
次に、同一のトランジスタ２０に接続された画素回路１２ｊ、１２ｋが書き込み期間ＷＰの動作を終えると、発光期間ＥＰにおいて、ゲートドライバ１は、第１ゲート信号線１６ａ、１６ｂによりスイッチ１７ａ、１７ｂを非導通状態とし、第５ゲート信号線１６ｊによりスイッチ６７ａ、６７ｂを導通状態にする。この結果、駆動トランジスタ１１ａ、１１ｂの電圧―電流特性のばらつきに関係なく、有機ＥＬ素子１４ａ、１４ｂに所望の階調電流が流れ、各画素が所定輝度で発光する。
【０１５７】
上記のように、本実施の形態では、２行分の画素（画素回路１２ｊ、１２ｋ）を共通化し、閾値補正動作を２行同時に実施することが可能となる。この結果、図２４に示す画素回路１２ｈ、１２ｉを用いたアクティブマトリクス型表示装置に比して、ゲート信号線の数が１１本から７本に削減されるとともに、１画素当たりのトランジスタの数も増加しないので、画素回路１２ｊ、１２ｋの回路規模を小さくすることができ、より高精細な表示装置を実現することが可能となる。
【０１５８】
また、ソース信号線１８の負荷容量についても、トランジスタ２０の数が半分になるので、トランジスタ２０に起因するチャネル容量１３が半分になるとともに、ソース信号線１８と第３ゲート信号線１６ｆ、第４ゲート信号線１６ｈ、第５ゲート信号線１６ｊ及び第６ゲート信号線１６ｌとのクロス面積が半分になるので、浮遊容量１５の容量も小さくなり、映像信号の書き込みをより高速に行うことができる。なお、トランジスタ２０を共有する複数の画素回路の動作を共通化し、ゲート信号線の数を削減する画素回路の構成は、図２４に示す画素回路の構成に特に限定されず、他の閾値補正動作を行う種々の画素回路に対しても、図２６に示す構成を適宜適用することができる。
【０１５９】
次に、本発明の第９の実施の形態のアクティブマトリクス型表示装置について説明する。図２８は、本発明の第９の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。本実施の形態のアクティブマトリクス型表示装置も、駆動トランジスタ１１ａ、１１ｂの閾値ばらつきを補正する機能を有する画素回路１２ｌ、１２ｍを備える。
【０１６０】
具体的には、図２８に示すように、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ及び第３ゲート信号線１６ｆ、１６ｇは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６ｂは、画素回路１２ｌ、１２ｍに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃは、２個の画素回路１２ｌ、１２ｍに対して設けられ、表示画素の２行毎に配置される。また、第３ゲート信号線１６ｆ、１６ｇは、画素回路１２ｌ、１２ｍに接続され、表示画素の一行毎に配置される。
【０１６１】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｌ、１２ｍに接続され、表示画素の各列において連続する２行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１６２】
画素回路１２ｌは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、６６ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。第３ゲート信号線１６ｆは、スイッチ６６ａのゲートに接続され、スイッチ６６ａは、第３ゲート信号線１６ｆの電圧に応じて、基準電圧ＶＲと、蓄積容量１９ａ及び駆動トランジスタ１１ａの接続点との導通及び非導通を切り換え、基準電圧ＶＲを駆動トランジスタ１１ａのゲートに印加する。駆動トランジスタ１１ａの一端は、第１ＥＬ電源線ＥＡａに接続され、駆動トランジスタ１１ａの他端は、有機ＥＬ素子１４ａの一端に接続され、有機ＥＬ素子１４ａの他端は、第２ＥＬ電源線ＥＡｂに接続されている。画素回路１２ｍも、画素回路１２ｌと同様に構成され、他の画素回路（図示省略）も同様である。
【０１６３】
ここで、画素回路１２ｌ、１２ｍが表示画素及び画素回路の一例に相当し、駆動トランジスタ１１ａ、１１ｂが駆動トランジスタの一例に相当し、その他の構成は第１の実施の形態と同様である。
【０１６４】
図２９は、図２８に示すソース信号線１８、第１ゲート信号線１６ａ、１６ｂ、第２ゲート信号線１６ｃ、第３ゲート信号線１６ｆ、１６ｇ及び第１ＥＬ電源線ＥＡａ、ＥＡｂの電圧波形の一例を示すタイミングチャートである。
【０１６５】
図２９に示すように、まず、初期化期間ＩＰにおいて、駆動トランジスタ１１ａのゲート・ソース間に大きな電圧（駆動トランジスタ１１ａにドレイン電流が流れる電圧、すなわち、駆動トランジスタ１１ａの閾値電圧よりも大きな電圧）を印加するために、ゲートドライバ１は、第３ゲート信号線１６ｆによりスイッチ６６ａを導通状態とし、基準電圧ＶＲを駆動トランジスタ１１ａのゲートに印加し、さらに、第１ＥＬ電源線ＥＡａの電圧を第２ＥＬ電源線ＥＢａの電圧より低い電圧に変化させる。
【０１６６】
すなわち、第１ＥＬ電源線ＥＡａから、第２ＥＬ電源線ＥＢａの電圧よりも低い電圧（ＶＤＤＬ）を駆動トランジスタ１１ａを介して有機ＥＬ素子１４ａに印加することにより、有機ＥＬ素子１４ａに逆バイアス電圧を印加し、有機ＥＬ素子１４ａを介して駆動トランジスタ１１ａの電流が流れないように、第１ＥＬ電源線ＥＡａの電圧及び第２ＥＬ電源線ＥＢａの電圧が準備される。
【０１６７】
次に、閾値補正期間ＣＰにおいて、ゲートドライバ１は、駆動トランジスタ１１ａに電流が流れるように、第１ＥＬ電源線ＥＡａの電圧を上昇させる。ここで、初期化期間ＩＰの動作により、閾値補正期間ＣＰの初期においては、節点Ｎ２の電圧は、ＶＤＤＬレベルとなっており、有機ＥＬ素子１４ａには逆バイアス電圧が印加されている。一方、駆動トランジスタ１１ａのゲート・ソース間には、大きな電圧が印加されており、ドレイン電流が流れる。ドレイン電流は、蓄積容量１９ａ及び有機ＥＬ素子１４ａの容量成分の充電を行い、節点Ｎ２の電圧を徐々に上昇させ、節点Ｎ２の電圧は、ドレイン電流が０になる電圧まで上昇し、駆動トランジスタ１１ａの閾値補正動作が完了する。
【０１６８】
このときでも、有機ＥＬ素子１４ａが駆動トランジスタ１１ａのドレイン電流を流す経路とならないようにする必要があり、有機ＥＬ素子１４ａに印加される電圧が有機ＥＬ素子１４ａの閾値電圧以下となるように、電源電圧が設定される。すなわち、（基準電圧−第２ＥＬ電源線ＥＢａの電圧）＜（駆動トランジスタ１１ａの閾値電圧＋有機ＥＬ素子１４ａの閾値電圧）となるように、電源電圧が設定される。この結果、蓄積容量１９ａには、駆動トランジスタ１１ａの閾値電圧に応じた電圧が書き込まれる。
【０１６９】
次に、書き込み期間ＷＰにおいて、ゲートドライバ１は、第２ゲート信号線１６ｃ及び第１ゲート信号線１６ａによりトランジスタ２０及びスイッチ１７ａを導通状態とし、ソース信号線１８からトランジスタ２０及びスイッチ１７ａを介して駆動トランジスタ１１ａのゲートに映像信号に応じた電圧が印加される。
【０１７０】
ここで、駆動トランジスタ１１ａのゲート・ソース間電圧は、（映像信号の電圧−基準電圧）×（有機ＥＬ素子１４ａの容量値）／（有機ＥＬ素子１４ａの容量値＋蓄積容量１９ａの容量値）分だけ増加し、映像信号の電圧に応じた電圧が蓄積容量１９ａに加算される。以上の動作により、蓄積容量１９ａには、駆動トランジスタ１１ａの閾値電圧及び映像信号の電圧に応じた電荷が蓄えられる。
【０１７１】
次に、発光期間ＥＰにおいて、駆動トランジスタ１１ａは、蓄積容量１９ａに蓄えられた電位差に応じて、有機ＥＬ素子１４ａにドレイン電流を供給する。このとき、節点Ｎ２の電位が上昇し、発光に充分な電圧が有機ＥＬ素子１４ａに印加され、所定の輝度で画素が発光する。
【０１７２】
なお、上記の説明では、画素回路１２ｌの動作を例に説明したが、画素回路１２ｍについても、同様な動作で発光させることが可能であり、１水平走査期間だけ遅らせて、初期化期間ＩＰ及び閾値補正期間ＣＰを実施すればよい。また、映像信号の書き込み期間ＷＰについては、トランジスタ２０とスイッチ１７ｂとが導通状態となる期間に実施し、書き込み完了後を発光期間ＥＰとすればよく、第１ＥＬ電源線ＥＡｂ及び第２ＥＬ電源線ＥＢｂについても、ＶＤＤＬレベルの電圧を印加する期間を１水平走査期間だけ遅らせて実施すればよい。
【０１７３】
上記のように、本実施の形態では、トランジスタ２０の数が半分になり、トランジスタ２０の起因するチャネル容量１３が半分になるので、閾値補正動作を行いながら、映像信号の書き込みをより高速に且つ正確に行うことができる。
【０１７４】
次に、本発明の第１０の実施の形態のアクティブマトリクス型表示装置について説明する。図３０は、本発明の第１０の実施の形態のアクティブマトリクス型表示装置の画素回路の構成を示す回路図である。
【０１７５】
本実施の形態では、第９の実施の形態の画素回路の構成を元に、複数の画素回路、例えば、３個の画素回路１２ｎ、１２ｏ、１２ｐの動作を共通化するために、３個の画素回路１２ｎ、１２ｏ、１２ｐが、スイッチ６６及び基準電圧ＶＲを共用するとともに、第７ゲート信号線１６ｍを共用している。この結果、第９の実施の形態と比較すると、ゲート信号線の数が７本から６本に削減され、また、スイッチとなるトランジスタの数を３個の画素回路当たり１つだけ増加させ、スイッチの数も削減させている。
【０１７６】
具体的には、図３０に示すように、第１ゲート信号線１６ａ、１６１ｂ、１６２ｂ、第２ゲート信号線１６ｃ、第６ゲート信号線１６ｌ及び第７ゲート信号線１６ｍは、有機ＥＬパネル３の行方向に沿って配置される。第１ゲート信号線１６ａ、１６１ｂ、１６２ｂは、画素回路１２ｎ、１２ｏ、１２ｐに接続され、表示画素の一行毎に配置される。第２ゲート信号線１６ｃ、第６ゲート信号線１６ｌ及び第７ゲート信号線１６ｍは、３個の画素回路１２ｎ、１２ｏ、１２ｐに対して設けられ、表示画素の３行毎に配置される。
【０１７７】
ソース信号線１８は、有機ＥＬパネル３の列方向に沿って配置され、トランジスタ２０は、第２ゲート信号線１６ｃとソース信号線１８との各交差部に配置される。ソース信号線１８は、トランジスタ２０を介して副ソース信号線１８ｓに接続される。副ソース信号線１８ｓは、画素回路１２ｎ、１２ｏ、１２ｐに接続され、表示画素の各列において連続する３行に属する表示画素に渡り、トランジスタ２０に対応して配置される。第２ゲート信号線１６ｃは、トランジスタ２０のゲートに接続され、トランジスタ２０は、第２ゲート信号線１６ｃの電圧に応じて、ソース信号線１８と副ソース信号線１８ｓとの導通及び非導通を切り換える。
【０１７８】
画素回路１２ｎは、駆動トランジスタ１１ａ、有機ＥＬ素子１４ａ、スイッチ１７ａ、６７ａ及び蓄積容量１９ａを備える。第１ゲート信号線１６ａは、スイッチ１７ａのゲートに接続され、スイッチ１７ａは、第１ゲート信号線１６ａの電圧に応じて、副ソース信号線１８ｓと蓄積容量１９ａとの導通及び非導通を切り換える。第７ゲート信号線１６ｍは、スイッチ６７ａ、６７ｂ、６７ｃのゲートに接続され、スイッチ６７ａ、６７ｂ、６７ｃは、第７ゲート信号線１６ｍの電圧に応じて、第１ＥＬ電源線ＥＡａ、ＥＡｂ、ＥＡｃと駆動トランジスタ１１ａ、１１ｂ、１１ｃとの導通及び非導通を切り換える。画素回路１２ｏ、１２ｐも、画素回路１２ｎと同様に構成され、他の画素回路（図示省略）も同様である。
【０１７９】
また、スイッチ６６がトランジスタ２０と副ソース信号線１８ｓとの間に接続され、基準電圧ＶＲの印加点がトランジスタ２０とスイッチ１７ａ、１７ｂ、１７ｃとの間に設けられる。スイッチ６６は、基準電圧ＶＲを副ソース信号線１８ｓに印加することにより、３個の画素回路１２ｎ、１２ｏ、１２ｐのいずれにも基準電圧ＶＲを印加できるように構成されている。
【０１８０】
ここで、画素回路１２ｎ、１２ｏ、１２ｐが表示画素及び画素回路の一例に相当し、駆動トランジスタ１１ａ、１１ｂが駆動トランジスタの一例に相当し、スイッチ６６が第３スイッチング素子の一例に相当し、その他の構成は第１の実施の形態と同様である。
【０１８１】
上記のように、本実施の形態では、画素回路毎に設けたスイッチを複数の画素回路に対して１つ（図３０では３個の画素回路に対して１つのスイッチ）にしてスイッチの数を削減することができるので、画素回路レイアウトに必要な面積が少なくなり、精細度の高い表示装置にも、本構成を容易に適用することができる。また、ゲート信号線の数が削減されているので、ソース信号線とクロスするゲート信号線の数が削減され、クロス容量が少なくなり、ソース信号線の時定数をより短くすることができる。
【０１８２】
図３１は、図３０に示すソース信号線１８、第１ゲート信号線１６ａ、１６１ｂ、１６２ｂ、第２ゲート信号線１６ｃ、第６ゲート信号線１６ｌ、第１ＥＬ電源線ＥＡａ及び第７ゲート信号線１６ｍの電圧波形の一例を示すタイミングチャートである。
【０１８３】
図３１に示すように、まず、初期化期間ＩＰにおいて、駆動トランジスタ１１ａ〜１１ｃのゲート・ソース間電圧に大きな電圧を印加するために、ゲートドライバ１は、第１ＥＬ電源線ＥＡａ〜ＥＡｃに低い電圧を印加するとともに、第７ゲート信号線１６ｍによりスイッチ６７ａ〜６７ｃを導通状態とし、節点Ｎ２に第１ＥＬ電源線ＥＡａ〜ＥＡｃの電圧を印加する。ここで、第１ＥＬ電源線ＥＡａ〜ＥＡｃの電圧は、第２ＥＬ電源線ＥＢａ〜ＥＢｃの電圧よりも低い電圧であることが必要である。
【０１８４】
また、ゲートドライバ１は、第１ゲート信号線１６ａ、１６１ｂ、１６２ｂ及び第６ゲート信号線１６ｌによりスイッチ１７ａ〜１７ｃ及びスイッチ６６を導通状態とし、駆動トランジスタ１１ａ〜１１ｃのゲートに基準電圧ＶＲを印加する。ここで、基準電圧ＶＲの第１の条件として、基準電圧ＶＲから第１ＥＬ電源線ＥＡａ〜ＥＡｃの電圧を減算した値を、駆動トランジスタ１１ａ〜１１ｃの閾値電圧よりも充分大きくし、次の閾値補正期間ＣＰの初期に、大きなドレイン電流が流れるように基準電圧ＶＲを設定する。
【０１８５】
次に、閾値補正期間ＣＰにおいて、閾値補正動作が行われ、ゲートドライバ１は、第１ＥＬ電源線ＥＡａ〜ＥＡｃの電圧を高くする。駆動トランジスタ１１ａ〜１１ｃのソース・ドレイン間電圧が大きくなると、駆動トランジスタ１１ａ〜１１ｃは、初期化期間ＩＰで設定されたゲート・ソース間電圧に基づいたドレイン電流を流すようになる。このドレイン電流により、有機ＥＬ素子１４ａの容量が充電され、節点Ｎ２の電位が上昇する。
【０１８６】
ここで、基準電圧ＶＲの第２の条件として、基準電圧ＶＲと第２ＥＬ電源線ＥＢａ〜ＥＢｃとの電位差を、駆動トランジスタ１１ａ〜１１ｃの閾値電圧と有機ＥＬ素子１４ａ〜１４ｃの閾値電圧との和以下に設定しておく。
【０１８７】
上記の閾値補正期間ＣＰの間、有機ＥＬ素子１４ａには、閾値電圧以下の電圧が印加されるため、有機ＥＬ素子１４ａにドレイン電流が流れることがない。この結果、節点Ｎ２の電位は、（（基準電圧）−（駆動トランジスタ１１ａ〜１１ｃの閾値電圧））の電圧値まで上昇し、電圧変化が終了する。これにより、蓄積容量１９ａ〜１９ｃには、駆動トランジスタ１１ａ〜１１ｃの閾値電圧が記憶される。
【０１８８】
次に、画素回路１２ｎの書き込み期間Ｗａ、画素回路１２ｏの書き込み期間Ｗｂ及び画素回路１２ｐの書き込み期間Ｗｃにおいて、ゲートドライバ１は、第２ゲート信号線１６ｃ及び第１ゲート信号線１６ａ、１６１ｂ、１６２ｂによりトランジスタ２０及びスイッチ１７ａ〜１７ｃの導通状態を制御し、映像信号が１水平走査期間毎に１画素ずつ順にソース信号線１８から入力され、１画素ずつ順に書き込みが行われる。
【０１８９】
例えば、画素回路１２ｎの場合、トランジスタ２０及びスイッチ１７ａを介して駆動トランジスタ１１ａのゲートに、映像信号が入力される。このとき、蓄積容量１９ａの電圧は、有機ＥＬ素子１４ａの容量との容量結合によって駆動トランジスタ１１ａのゲート電圧の変化量が容量比に応じて変化し、蓄積容量１９ａに映像信号の電圧と閾値電圧とに応じた電圧が蓄えられるようになる。他の画素回路１２ｏ、１２ｐについても、画素回路１２ｎと同様である。
【０１９０】
なお、書き込み期間Ｗａ、Ｗｂ、Ｗｃでは、スイッチ６７ａ〜６７ｃを非導通状態にしておく必要がある。これは、ゲート電圧の上昇によって駆動トランジスタ１１ａ〜１１ｃにドレイン電流が流れることにより、節点Ｎ２の電位が上昇して、蓄積容量１９ａ〜１９ｃの電荷が変化（減少）し、後述する発光期間ＥＰにおいて、輝度が減少してしまうという問題が起こることを防止するためである。
【０１９１】
したがって、書き込み期間Ｗａ、Ｗｂ、Ｗｃにおいて書き込まれた蓄積容量１９ａ〜１９ｃの電圧を保持するために、ゲートドライバ１は、第７ゲート信号線１６ｍによりスイッチ６７ａ〜６７ｃを非導通状態とし、駆動トランジスタ１１ａ〜１１ｃにドレイン電流を供給する経路を遮断することにより、節点Ｎ２の電位変動を防止している。なお、他の画素回路の書き込みを行っている間の休止期間においては、画素回路内のスイッチをすべて非導通状態とすることで、蓄積容量に蓄えられる電圧の変動をなくしている。
【０１９２】
次に、発光期間ＥＰにおいて、ゲートドライバ１は、第７ゲート信号線１６ｍによりスイッチ６７ａ〜６７ｃのみを導通状態とし、駆動トランジスタ１１ａ〜１１ｃにドレイン電流が供給され、節点Ｎ２の電圧が上昇する。このとき、駆動トランジスタ１１ａ〜１１ｃのゲート電圧も同時に上昇し、蓄積容量１９ａ〜１９ｃを介してドレイン電流が継続的に供給される。
【０１９３】
したがって、有機ＥＬ素子１４ａ〜１４ｃの電流−電圧特性に従って、ドレイン電流に対して有機ＥＬ素子１４ａ〜１４ｃが必要とする電圧がその両端に印加されるようになるまで、節点Ｎ２の電圧は上昇する。この結果、有機ＥＬ素子１４ａ〜１４ｃには、所定階調に対応した電流が駆動トランジスタ１１ａ〜１１ｃを介して流れ、所定輝度で画素が発光する。
【０１９４】
上記のように、本実施の形態では、３行分の画素（画素回路１２ｎ、１２ｏ、１２ｐ）を共通化し、閾値補正動作を３行同時に実施することが可能となる。この結果、ソース信号線１８からの映像信号を取り込むスイッチとなるトランジスタ２０を共通化しない構成に比して、ゲート信号線の数が削減されるとともに、１画素当たりのトランジスタの数も増加しないので、画素回路１２ｎ、１２ｏ、１２ｐの回路規模を小さくすることができ、より高精細な表示装置を実現することが可能となる。
【０１９５】
また、ソース信号線１８の負荷容量についても、トランジスタ２０の数が１／３になるので、トランジスタ２０に起因するチャネル容量１３が１／３になるとともに、ソース信号線１８と第６ゲート信号線１６ｌ及び第７ゲート信号線１６ｍとのクロス面積が１／３となるので、浮遊容量１５の容量も小さくなり、映像信号の書き込みをより高速に行うことができ、映像信号が書き込みやすい表示装置を実現することが可能となる。
【０１９６】
なお、上記のように、複数の画素回路のゲート信号線を共通化する方法は、図３０に示す画素回路の構成に特に限定されず、ソース信号線の電圧を取り込むスイッチとなるトランジスタ２０の他に、画素回路にスイッチがある場合に同様に実施することが可能であり、図示以外の画素回路にも同様に適用が可能である。また、電流駆動の画素回路の構成でも、上記構成を同様に適用することができ、例えば、図２３に示す画素回路の構成では、スイッチ５４ａ、５４ｂに接続された第５ゲート信号線１６ｊ、１６ｋを共通化することにより、上記構成を同様に適用することができる。
【０１９７】
次に、本発明の第１１の実施の形態のアクティブマトリクス型表示装置について説明する。図３２は、本発明の第１１の実施の形態のアクティブマトリクス型表示装置の構成を示す回路図である。ソースドライバの出力数を減らすために、１つのソースドライバの出力から複数のソース信号線に階調電圧を供給する方法があり、本実施の形態では、１つのソースドライバの出力から２本のソース信号線に階調電圧を供給する。
【０１９８】
図３２に示すアクティブマトリクス型表示装置は、有機ＥＬ表示装置であり、ゲートドライバ１、ソースドライバ２、有機ＥＬパネル３、コントローラ４ａ、複数の画素回路１２ａ、１２ｂ、複数のゲート信号線１６、複数のソース信号線１８、１８ａ、１８ｂ、複数のトランジスタ２０及び信号線選択回路７１を備える。
【０１９９】
ゲートドライバ１、ソースドライバ２、複数の画素回路１２ａ、１２ｂ、複数のゲート信号線１６及び複数のソース信号線１８ａ、１８ｂは、図１及び図２に示すゲートドライバ１、ソースドライバ２、複数の画素回路１２ａ、１２ｂ、複数のゲート信号線１６（第１ゲート信号線１６ａ、１６ｂ及び第２ゲート信号線１６ｃ）及び複数のソース信号線１８と同様に構成され、コントローラ４ａがゲートドライバ１及びソースドライバ２を制御することにより、同様に動作する。
【０２００】
信号線選択回路７１は、２個のスイッチ７２、７３を備え、スイッチ７２、７３のゲートには、コントローラ４ａから出力される信号線選択信号が入力され、スイッチ７２、７３は、コントローラ４ａにより制御される。スイッチ７２、７３は、信号線選択信号に応じてソースドライバ２から延出する１本のソース信号線１８を２本のソース信号線１８ａ、１８ｂのうち選択した一方に接続し、その後の各回路の動作は、第１の実施の形態と同様である。
【０２０１】
上記のソース信号線の選択駆動を実施すると、１画素当たりの映像信号の電圧の書き込み期間は、選択駆動を行わない場合に比べて、１／（信号線選択数）となる。例えば、本実施の形態では、書き込み期間が１／２となり、所定の書き込み期間内に画素回路１２ａ、１２ｂに映像信号を書き込むことがより難しくなる。
【０２０２】
このため、本実施の形態では、ソース信号線１８ａ、１８ｂのうちの一方が選択された後は、第１の実施の形態と同様に、ソース信号線１８ａ、１８ｂの負荷容量を低減しながら、画素回路１２ａ、１２ｂに映像信号を書き込んでいる。したがって、本実施の形態では、ソース信号線１８ａ、１８ｂの選択駆動を行った場合でも、映像信号の書き込みを高速に行うことができる。この結果、より多数のソース信号線を選択できるので、より垂直画素数の多い表示装置や、より大画面の表示装置でも、映像信号の書き込みを高速に行うことができる。これにより、ソースドライバ２に必要な出力数（ソース信号線１８の数）が減少し、より安価な表示装置を提供することが可能となる。
【０２０３】
なお、上記の各実施の形態では、ソース信号線にアナログ階調電圧を出力し、階調表示を行うアナログ駆動方式を例に説明したが、本発明はこの例に特に限定されず、ソース信号線から点灯又は非点灯を指示する信号を送り、点灯期間によって階調表示を行うデジタル駆動方式にも、本発明を同様に適用することが可能である。このデジタル駆動方式の場合、信号転送レートが高速化し、より寄生容量の小さい信号線が要求されるため、本発明によるチャネル容量の低減効果がより顕著となる。
【０２０４】
また、本発明に用いられるトランジスタ（スイッチ）としては、アモルファスシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、ポリシリコンＴＦＴ、酸化物ＴＦＴなどの種々のトランジスタを用いることができ、ＴＦＴのチャネル層によらず、上記と同様に構成することが可能であり、ＴＦＴのオフ容量が大きなものほど、本発明の効果が大きくなる。
【０２０５】
また、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのいずれであっても、上記と同様に適用可能であり、その材質も、アモルファスシリコン、ポリシリコン、微結晶シリコン、結晶シリコン、多結晶シリコン、酸化物半導体、有機半導体などを用いることができる。
【０２０６】
また、トランジスタ（スイッチ）はｎ型半導体を例に説明しているが、ｐ型半導体であっても、上記と同様に本発明を適用することができる。例えば、駆動トランジスタの場合、電流の向きを逆転させて設計し、蓄積容量の接続をソース・ゲート間にすることにより、ｎ型半導体、ｐ型半導体のいずれであっても、上記と同様に本発明を適用することができる。
【０２０７】
また、ソースドライバと、コントローラと、ゲートドライバとは、個別のチップで形成されるばかりでなく、複数のブロックを１つのチップで形成することもできる。加えて、ゲートドライバは、アレイ基板上に形成することもできる。
【０２０８】
また、ソース信号線及びゲート信号線のオーバードライブ駆動や、ソース信号線のデータ変化点をソースドライバの出力毎に変化させ、書き込み期間を長くするような駆動方法と、本発明を組み合わせて実施してもよい。
【０２０９】
また、ＡＰＤ（Ａｄｖａｎｃｅｄ  Ｐｒｅ−Ｃｈａｒｇｅ  Ｄｒｉｖｉｎｇ）など画素毎に異なる設定値に基づく駆動を行なうに際して、トランジスタ２０が共用化された画素については、同じ設定値で駆動することにより、必要な設定値の数を減少させ、回路規模を小さくできるという効果を得ることができる。
【０２１０】
また、画素回路への適用例の際に、トランジスタ２０の共用化は、２画素等を例に説明を行ったが、任意の画素数にも同様に適用が可能である。さらに、画素配列についても、ストライプ配列、デルタ配列のいずれでも、同一ソース信号線に接続され、且つ同時にソース信号線からデータを取り込まない画素同士をトランジスタ２０を介して複数接続することにより、上記と同様に本発明を適用することができる。
【０２１１】
また、上記の各実施の形態は、任意に組み合わせて実施することができ、この場合も上記と同様の効果を得ることができる。
【０２１２】
上記の実施の形態から本発明について要約すると、以下のようになる。即ち、本発明に係る表示装置は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の一行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有し、前記第１スイッチング素子は、前記走査線の電圧に応じて、前記主データ線と前記副データ線との導通及び非導通を切り換え、前記第２スイッチング素子は、前記選択制御線の電圧に応じて、前記副データ線と前記容量素子との導通及び非導通を切り換える。
【０２１３】
また、本発明に係る表示装置の駆動方法は、マトリクス状に配置された複数の表示画素と、前記表示画素のＮ行（Ｎは２以上の整数）毎に配置された走査線と、前記表示画素の行毎に配置された選択制御線と、前記表示画素の一列毎に配置された主データ線と、前記走査線と前記主データ線との交差部の各々に配置された第１スイッチング素子と、前記表示画素の各列において前記Ｎ行に属する前記表示画素に渡り、前記第１スイッチング素子の各々に対応して配置された副データ線とを具備し、前記表示画素の各々は、第２スイッチング素子と、表示データに対応した電圧を保持するための容量素子とを有する表示装置の駆動方法であって、前記第１スイッチング素子が前記走査線の電圧に応じて前記主データ線と前記副データ線とを導通させるとともに、前記第２スイッチング素子が前記選択制御線の電圧に応じて前記副データ線と前記容量素子とを導通させることにより、前記容量素子に表示データに対応した電圧を保持させる。
【０２１４】
この表示装置においては、主データ線に接続される第１スイッチング素子を、各行毎ではなく、Ｎ行毎に設けて、第１スイッチング素子の数を減少させることにより、主データ線の寄生容量を低減させ、書き込みに必要な時間を短縮することができる。よって、表示画面の高精細化により画素行数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができる。また、主データ線と各表示画素内の容量素子とが、２つの直列に接続された第１及び第２スイッチング素子を介して接続されるため、リーク電流が減少し、縦クロストークを低減することができる。この結果、表示画面の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができる。
【０２１５】
前記走査線と、前記走査線に対応するＮ本の選択制御線のうちの１本の選択制御線とは、共通の走査線により形成されることが好ましい。
【０２１６】
この場合、１本の走査線と１本の選択制御線とを１本の共通の走査線により形成することができるので、走査線及び選択制御線の総数を増やすことなく、１本の主データ線に対する寄生容量の数を減少させることが可能となり、また、混色の無い良好な表示を実現することができる。
【０２１７】
前記Ｎ行に属する表示画素のうちの一の表示画素には、前記第２スイッチング素子が設けられておらず、他の表示画素には、前記第２スイッチング素子が設けられていることが好ましい。
【０２１８】
この場合、第１スイッチング素子及び他の表示画素の第２スイッチング素子を用いて、表示画素間で容量素子に蓄えられる電圧を分離することができるので、スイッチング素子の数を増加させることなく、主データ線の寄生容量を低減することができる。
【０２１９】
前記Ｎは、２であることが好ましい。
【０２２０】
この場合、主データ線に接続される第１スイッチング素子を、各行毎ではなく、２行毎に設けて、第１スイッチング素子の数を半減させることにより、主データ線の寄生容量を充分に低減させ、書き込みに必要な時間をより短縮することができ、表示画面の高精細化により画素行数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができる。
【０２２１】
前記表示画素は、有機エレクトロルミネッセンス素子を含むことが好ましい。
【０２２２】
この場合、表示画面の高精細化により有機エレクトロルミネッセンスパネルの画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができるので、軽量化、薄型化及び低消費電力化を図りながら、鮮明な画像を表示することができる。
【０２２３】
前記表示画素は、駆動トランジスタを有し、前記駆動トランジスタの閾値を補償する画素回路を含むことが好ましい。
【０２２４】
この場合、画素回路内の駆動トランジスタの閾値補正動作を行うことができるので、高速な映像信号の書き込みをより正確に行うことができる。
【０２２５】
前記表示装置は、前記第１スイッチング素子と前記副データ線との間に接続され、所定の基準電圧を前記副データ線に印加する第３スイッチング素子をさらに備えることが好ましい。
【０２２６】
この場合、第３スイッチング素子は、副データ線に接続される複数の画素回路に基準電圧を印加することができるので、画素回路毎に第３スイッチング素子を設ける必要がなくなり、第３スイッチング素子の数及び第３スイッチング素子を制御する制御線の数を削減することができる。この結果、画素回路のレイアウトに必要な面積を小さくすることができるとともに、主データ線とクロスする制御線の数が削減されるので、クロス容量が少なくなり、主データ線の時定数をより短くすることができる。
【０２２７】
前記表示画素は、液晶素子を含むことが好ましい。
【０２２８】
この場合、第１スイッチング素子を共通化した２個の表示画素内の容量素子をショートさせて内部の電荷を予め放電することにより、書き込み電圧の振幅を小さくすることができるので、大画面且つ精細度の高い液晶表示装置において、所望の階調電圧を短時間で書き込むことができる。
【産業上の利用可能性】
【０２２９】
本発明は、表示画素の高精細化により画素行数及び画素列数が増大して、書き込み期間が短縮しても、映像信号を正確に書き込むことができるとともに、縦クロストークを低減することができるので、有機エレクトロルミネッセンス素子又は液晶素子等を用いて画像を表示する表示装置に好適に適用することができる。
【国際調査報告】
2013001575.tif 000037
2013001575.tif 000038
2013001575.tif 000039
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