(57)【要約】  線形性に優れ、消費電力が小さく、クロック起因の雑音の少ない、変換利得が可変な電圧電流変換器および、時定数が可変な積分回路、周波数特性が可変なフィルタ回路、変換利得が可変な電圧電流変換方法を提供するため、入力された電圧を間欠的に取り込んで出力する電圧取込部と、電圧取込部が出力する電圧を電流に変換して出力する電圧電流変換部とを有し、変換利得が電圧取込部の間欠動作比率で制御される。
2013121741.tif 000002
【特許請求の範囲】
【請求項１】
入力された電圧を間欠的に取り込んで出力する電圧取込手段と、前記電圧取込手段が出力する電圧を電流に変換して出力する電圧電流変換手段とを有し、
変換利得が前記電圧取込手段の間欠動作比率で制御されることを特徴とする電圧電流変換器。
【請求項２】
前記電圧取込手段は、制御信号に応じて開閉が制御される開閉素子を有し、前記電圧取込手段の間欠動作比率は、前記開閉素子の開閉率で制御されることを特徴とする、請求項１に記載の電圧電流変換器。
【請求項３】
前記制御信号は矩形信号であり、前記開閉素子の開閉率は前記矩形信号のデューティ比で制御されることを特徴とする、請求項１又は請求項２に記載の電圧電流変換器。
【請求項４】
前記電圧取込手段の前記開閉素子は、第１の開閉素子と第２の開閉素子とを有し、
前記開閉素子を制御する信号は、第１の制御信号と、前記第１の制御信号を反転した第２の制御信号とを有し、
前記第１の開閉素子は前記第１の制御信号で開閉が制御され、前記第２の開閉素子は前記第２の制御信号で開閉が制御されることを特徴とする、請求項１乃至請求項３のいずれか一つに記載の電圧電流変換器。
【請求項５】
前記入力された電圧は、差動形式の一対の入力された電圧であることを特徴とする、請求項１乃至請求項４のいずれか一つに記載の電圧電流変換器。
【請求項６】
前記電圧取込手段の開閉素子は、前記第１の制御信号で開閉が制御される第３の開閉素子をさらに有することを特徴とする、請求項５に記載の電圧電流変換器。
【請求項７】
前記請求項１乃至請求項６のいずれか一つに記載の電圧電流変換器と、
電圧電流変換器の出力端子に接続される容量とを有することを特徴とする積分回路。
【請求項８】
請求項７に記載の積分回路を１つ以上有することを特徴とするフィルタ回路。
【請求項９】
請求項１乃至請求項６の何れか一つに記載の前記電圧電流変換器を複数有し、
各々の電圧取込手段の間欠動作比率は独立に制御されることを特徴とする、請求項８に記載のフィルタ回路。
【請求項１０】
入力された電圧を間欠的に取り込み、前記取り込まれた電圧を電流に変換して出力する電圧電流変換方法であって、
電圧を取り込んでいる状態と電圧を取り込んでいない状態とで決まる、前記入力された電圧を間欠的に取り込む間欠動作比率によって、変換利得が制御されることを特徴とする電圧電流変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧電流変換器およびそれを用いた積分回路、フィルタ回路、ならびに電圧電流変換方法に関し、特に、変換利得が可変な電圧電流変換器および時定数が可変な積分回路、周波数特性が可変なフィルタ回路、ならびに変換利得が可変な電圧電流変換方法に関する。
【背景技術】
【０００２】
近年の無線技術の発展に伴い、様々なアプリケーションに応じた無線通信規格が実用化され、それに対応する送受信用の集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が携帯電話等に代表される端末に搭載されている。対応する通信規格が増えるほど、数多くのＩＣが必要になり、実装面積やコストが増大している。そこで、１チップで複数無線規格に対応できるような送受信ＩＣの開発が盛んに行われている。【０００３】
複数無線規格対応の送受信ＩＣのキーコンポーネントの１つに、周波数特性の可変なフィルタ回路がある。可変フィルタ回路は、対応する通信規格で使われている信号帯域に含まれる信号のみを通過させ、それ以外の周波数帯に存在する妨害信号を抑圧する。一般に、無線通信規格に応じて、所望の信号帯域幅や抑圧すべき妨害信号の強度が異なることから、可変フィルタ回路が必要となる。【０００４】
例えば、特許文献１に記載されている可変フィルタは、変換利得が可変の電圧電流変換器と容量で構成される。図１０Ａは特許文献１に記載された電圧電流変換器であり、図１０Ｂはこの電圧電流変換器の電流取出部の具体例である。特許文献１に記載された電圧電流変換器は、図１０Ａに示すように、電圧電流変換部１と電流取出部２とで構成される。電流取出部２を制御し、電流を取り出す時間的な比率を変えることによって、時間平均的な変換利得を変えることができる。電流取出部２は、図１０Ｂに示すように、開閉素子３、４と反転素子５を用いて構成される。電流取出部２に入力されるクロック信号によって、開閉素子３が閉状態のときには開閉素子４が開状態に、開閉素子３が開状態のときには開閉素子４が閉状態になるよう制御され、電流を取り出すか否かが制御される。この電圧電流変換器を用いて構成されたフィルタ回路では、各々の電圧電流変換器の変換利得を独立に制御することで、様々な周波数特性をもったフィルタ回路を再構成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００８／１４９８８１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した特許文献１に記載された電圧電流変換器やこれを用いて構成されたフィルタ回路では、次のような課題がある。【０００７】
第１の課題は、電流取出部２を構成する開閉素子３のオン抵抗によって線形性が劣化する、すなわち、歪が発生することである。この原因は、電圧電流変換部１が出力する電流が開閉素子３を介して容量に流れ込む際に、開閉素子３の両端で電位差が生じ、それによって電圧電流変換部１の出力端子の電圧振幅が大きくなってしまうことにある。電圧電流変換部１の出力端子の電圧振幅が大きくなると、電圧電流変換部１内部のトランジスタの動作領域が変わり、信号が歪んでしまう。特許文献１では、これを防ぐために、電圧電流変換器を演算増幅器の仮想接地端子に接続した構成が開示されているが、演算増幅器の使用は、消費電力の増加や雑音の増加を伴う。【０００８】
第２の課題は、上述の歪を小さくするために開閉素子３のトランジスタのサイズを大きくすると、クロックバッファの消費電力が大きくなることである。この原因は、大きなトランジスタにはそれだけ大きなゲート・ソース間やゲート・ドレイン間の容量が寄生しているため、これらの寄生容量の充放電で消費電力が大きくなることによる。【０００９】
第３の課題は、上述の歪を小さくするために開閉素子３のトランジスタのサイズを大きくすると、クロック信号に起因する雑音が増えることである。この原因は、トランジスタのゲート・ソース間やゲート・ドレイン間に寄生する容量を介して、信号経路にクロック信号が漏れこみ、不要なスプリアスが立ってしまうことにある。また、クロックバッファでは瞬時に多くの電流が流れるため、半導体の電源や接地の電位が変化してしまい、雑音を誘起してしまう。【００１０】
本発明の目的は、線形性に優れ、消費電力が小さく、クロック信号に起因する雑音の少ない、変換利得が可変な電圧電流変換器および、時定数が可変な積分回路、周波数特性が可変なフィルタ回路、変換利得が可変な電圧電流変換方法を提供することである。
【課題を解決するための手段】
【００１１】
前記目的を達成するため、本発明に係る電圧電流変換器は、入力された電圧を間欠的に取り込んで出力する電圧取込手段と、前記電圧取込手段が出力する電圧を電流に変換して出力する電圧電流変換手段とを有し、変換利得が前記電圧取込手段の間欠動作比率で制御されることを特徴とする。【００１２】
本発明に係る積分回路は、前記電圧電流変換器と、前記電圧電流変換器の出力端子に接続される容量とを有することを特徴とする。【００１３】
本発明に係るフィルタ回路は、前記積分回路を１つ以上有することを特徴とする。【００１４】
本発明に係る電圧電流変換方法は、入力された電圧を間欠的に取り込み、前記取り込まれた電圧を電流に変換して出力する電圧電流変換方法であって、電圧を取り込んでいる状態と電圧を取り込んでいない状態とで決まる、前記入力された電圧を間欠的に取り込む間欠動作比率によって、変換利得が制御されることを特徴とする。
【発明の効果】
【００１５】
本発明は、線形性に優れ、消費電力が小さく、クロック信号に起因する雑音の少ない、変換利得が可変な電圧電流変換器や電圧電流変換方法を提供できる。また、時定数が可変な積分回路や周波数特性が可変なフィルタ回路を提供できる。
【図面の簡単な説明】
【００１６】
【図１Ａ】本発明の第１実施形態による電圧電流変換器を示す回路図である。
【図１Ｂ】電圧電流変換器の電圧取込部に供給する制御信号の波形図である。
【図２Ａ】本発明の第１実施形態による電圧電流変換器の電圧取込部の一例を示す回路図である。
【図２Ｂ】図２Ａの電圧取込部の開閉素子の一例を示す回路図である。
【図２Ｃ】電圧電流変換器の電圧電流変換部の一例を示す回路図である。
【図３】本発明の第２実施形態による電圧電流変換器を示す回路図である。
【図４Ａ】本発明の第２実施形態による電圧電流変換器の制御部の一例を示す回路図である。
【図４Ｂ】図４Ａの制御部に用いる一致検出回路の一例を示す回路図である。
【図５Ａ】本発明の第３実施形態による電圧電流変換器を示す回路図である。
【図５Ｂ】図５Ａの電圧電流変換器の電圧取込部の一例を示す回路図である。
【図５Ｃ】図５Ａの電圧電流変換器の電圧電流変換部の一例を示す回路図である。
【図６】発明の第３実施形態による電圧電流変換器の別の一例を示す回路図である。
【図７】本発明の第４実施形態による積分回路を示す回路図である。
【図８】本発明の第５実施形態によるフィルタ回路を示す回路図である。
【図９】本発明の第６実施形態によるフィルタ回路を示す回路図である。
【図１０Ａ】特許文献１の電圧電流変換器を示す回路図である。
【図１０Ｂ】電圧電流変換器の電流取出部の具体例を示す回路図である。
【発明を実施するための形態】
【００１７】
本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。
〔第１実施形態〕
初めに、本発明の第１実施形態として、電圧電流変換器を図面を参照しながら説明する。図１Ａは本発明の第１実施形態による電圧電流変換器を示す回路図であり、図１Ｂは電圧電流変換器の電圧取込部に供給する制御信号の波形図である。図２Ａは本発明の第１実施形態による電圧電流変換器の電圧取込部の一例を示す回路図であり、図２Ｂはこの電圧取込部の開閉素子の一例を示す回路図であり、図２Ｃは電圧電流変換器の電圧電流変換部の一例を示す回路図である。
【００１８】
本実施形態の電圧電流変換器１００は、図１Ａに示すように、入力された電圧ＶＩＮを間欠的に取り込んで出力する電圧取込部１０２と、この電圧取込部１０２が出力する電圧を電流ＩＯＵＴに変換して出力する電圧電流変換部１０１とを有している。電圧取込部１０２には図１Ｂの波形図に示す制御信号が供給されており、電圧電流変換器１００の変換利得が電圧取込部１０２の間欠動作比率で制御されるものである。図１Ｂに示す制御信号は、周期がＴＣＬＫ、オン時間がＴＯＮの矩形の制御信号である。この図１Ｂに示す制御信号は、一定周期のもとで、ハイレベルとなる時間幅を変えられる信号を想定している。
【００１９】
電圧取込部１０２は、電圧電流変換器１００に入力される電圧信号を間欠的に取り込む。電圧取込部１０２が電圧を取り込んでいる状態では、それに対応する電流が電圧電流変換部１０１から出力される。一方、電圧取込部１０２が電圧を取り込んでいない状態では、電圧電流変換部１０１の入力電圧は０になり、したがって、電流は出力されない。電圧取込部１０２が、電圧を取り込むか否かは、制御信号によって切り替えられる。このような電圧取込部１０２の間欠的な電圧を取り込み動作の比率を、電圧取込部の間欠動作比率と呼ぶことにする。この切り替えを、入力電圧信号の周波数と比較して、十分に高速に行うことによって、電圧電流変換器１００の変換利得を時間的に制御することができる。
【００２０】
すなわち、電圧電流変換部１０１の変換利得をＧｍ０とし、制御信号が、図１Ｂに示すような、周期がＴＣＬＫ、オン時間がＴＯＮの信号であるとすると、本電圧電流変換器１００の時間平均的な変換利得Ｇｍは、次のように表される。
Ｇｍ＝（ＴＯＮ／ＴＣＬＫ）・Ｇｍ０
これは、電圧電流変換器１００の時間平均的な変換利得Ｇｍが、制御信号のデューティ比（ＴＯＮ／ＴＣＬＫ）で制御されることを意味する。
【００２１】
電圧取込部１０２は具体的には、図２Ａに一例として示すように、制御信号が与えられて開閉が制御される開閉素子１０４と、制御信号を反転させて出力する反転素子１０６と、反転素子１０６の出力信号が与えられて開閉が制御される開閉素子１０５とで構成される。言い換えると、第１の制御信号の一例としての制御信号が与えられて開閉が制御される、第１の開閉素子の一例としての開閉素子１０４と、第１の制御信号を反転した第２の制御信号の一例としての、上記制御信号を反転させた出力信号を出力する反転素子１０６と、反転素子１０６が出力する出力信号が与えられて開閉が制御される、第２の開閉素子の一例としての開閉素子１０５とを備えている。
【００２２】
開閉素子１０４、１０５は具体的には、図２Ｂに一例として示すように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されるトランスミッションゲート１０７と、反転素子１０８とで構成される。ここで、ＮＭＯＳトランジスタのゲート電圧がハイレベルおよびＰＭＯＳトランジスタのゲート電圧がローレベルにあるときに導通状態となる。このとき、開閉素子が閉状態となり、電圧取込部１０２が電圧を取り込む状態となる。ＮＭＯＳトランジスタのゲート電圧がローレベルおよびＰＭＯＳトランジスタのゲート電圧がハイレベルにあるときに非導通状態とする。このとき、開閉素子が開状態となり、電圧取込部１０２が電圧を取り込んでいない状態となる。
【００２３】
図２Ｂの制御信号のオン時間ＴＯＮ、すなわち制御信号がハイレベルにあるときは、開閉素子１０４が閉状態になり開閉素子１０５が開状態になり、電圧取込部１０２は入力電圧をそのまま出力する。制御信号がローレベルにあるときは、開閉素子１０４が開状態になり開閉素子１０５が閉状態となり、電圧取込部１０２から出力される電圧は０となる。開閉素子の開閉状態の比率を、開閉素子の開閉率と呼ぶことにする。上述した電圧取込部１０２の間欠動作比率は、電圧取込部１０２をこのような図２Ａに示される回路で構成した場合、開閉素子１０４の開閉率で制御すると言うことができる。さらに、このような図２Ａの開閉素子１０４の開閉率を図１Ｂに示される矩形信号で制御した場合、開閉素子１０４の開閉率は矩形信号の上記デューティ比で制御されると言うことができる。
【００２４】
電圧電流変換部１０１は、シングルエンドの電圧電流変換部で構成される。具体的には、図２Ｃに一例として示すように、電流源１０９と、ゲートに電圧取込部１０２からの出力が与えられるトランジスタ１１０とで構成される。図２Ｃに示される電圧電流変換部は、ＮＭＯＳトランジスタを用いた電流源負荷のソース接地型の増幅器であり、入力された電圧に対応する電流を出力する。電圧電流変換部１０１の変換利得は固定であっても良いし、可変であってもよい。可変とする方法としては、ＮＭＯＳトランジスタのゲートバイアス電圧を調整する方法、電流源の電流量を調整する方法、電圧電流変換部を複数並べ、スイッチで切り替える方法などが挙げられる。このような方法を併用することによって、より広い範囲で電圧電流変換利得を可変とすることができる。
【００２５】
本発明の本実施形態による電圧電流変換器１００においては、電圧取込部１０２の後段に、電圧電流変換部１０１が配置される。電圧取込部１０２を、図２Ａのような回路で構成した場合には、電圧取込部１０２の開閉素子１０４の後ろに、電圧電流変換部１０１が配置される。図２Ｃに示される回路構成の電圧電流変換部も含め、一般に、電圧電流変換部の入力インピーダンスは非常に高く、電流はほとんど流れ込まない。したがって、電圧取込部１０２の開閉素子１０４が０でないオン抵抗をもって導通状態にあるときにも、開閉素子１０４の両端の電位はほぼ等しくなる。この点が、電流取込部が電圧電流変換部の後ろ側に配置され、電流取込部の開閉素子のオン抵抗によって両端に電位差が発生し、電圧電流変換部の出力端子の電圧振幅が大きくなってしまう、背景技術による電圧電流変換器と異なっている。
【００２６】
本発明の本実施形態による電圧電流変換器１００によれば、背景技術による電圧電流変換器と異なり、電圧取込部１０２にオン抵抗の大きな開閉素子を用いても、歪の発生を抑制できる、という効果が得られる。
【００２７】
また、オン抵抗の大きさについて回路設計の制約を小さくできるので、サイズの小さなトランジスタを用いて開閉素子を構成することができる。このことから、開閉素子を駆動する制御回路、例えばクロックバッファ回路、の消費電力を低減できる、という効果が得られる。
【００２８】
同時に、開閉素子を構成するトランジスタのゲート容量を介したクロックのリークや、大きなクロックバッファ回路による電源や接地の電位の変化を抑え、低雑音化できる、という効果が得られる。
【００２９】
なお、図１Ｂでは、一定周期のもとで、ハイレベルとなる時間幅を変えられる信号用いて説明した。これは、電圧電流変換利得をパルス幅変調していることに対応する。他にも、パルス密度変調などのパルス変調方式によって、時間平均的な変換利得を制御することも可能である。
【００３０】
〔第２実施形態〕
次に、本発明の第２実施形態として、電圧電流変換器を図面を参照しながら説明する。図３は、本発明の第２実施形態による電圧電流変換器を示す回路図である。
【００３１】
本実施形態は上述した第１実施形態による電圧電流変換器の別の一例である。第１実施形態による電圧電流変換器と比較して、電圧取込部１０２を制御する制御部１０３をさらに備える点が異なる。第１実施形態による電圧電流変換器と共通の要素には共通の参照番号を付与することとして、その詳細な説明は省略することとする。
【００３２】
本実施形態による電圧電流変換器は、第１実施形態による電圧電流変換器１００に、さらに電圧取込部１０２を制御する制御部１０３をさらに備えたものであり、図３に示すように、入力された電圧ＶＩＮを間欠的に取り込んで出力する電圧取込部１０２と、この電圧取込部１０２が出力する電圧を電流ＩＯＵＴに変換して出力する電圧電流変換部１０１と、電圧取込部１０２を制御する制御部１０３とを有している。第１実施形態による電圧電流変換器と同様に、電圧電流変換器１００の変換利得が電圧取込部１０２の間欠動作比率で制御されるものである。制御部１０３は電圧取込部１０２に制御信号を供給し、電圧電流変換器１００の変換利得が電圧取込部１０２の間欠動作比率で制御される。
【００３３】
制御部１０３は、電圧電流変換器が用いられる通信システムが要求する仕様や、半導体製造プロセスでの素子値のばらつき具合に応じて制御信号のデューティ比を決定し、制御信号を生成する。実際に使用する回路素子の値に応じて、対応するシステムの要求仕様に見合うよう、電圧取込部１０２の間欠動作比率を決定し、制御部１０３が電圧取込部１０２を制御する。これによって、様々な通信システムに柔軟に対応でき、また、製造プロセスにおける素子ばらつきの影響を受けない電圧電流変換器が得られる。
【００３４】
次に、制御部１０３の具体例について説明する。図４Ａは本発明の第２実施形態による電圧電流変換器の制御部の一例を示す回路図であり、図４Ｂはこの制御部に用いる一致検出回路の一例を示す回路図である。
【００３５】
図４Ａに示される制御部は、第１の制御信号および第２の制御信号を生成する回路の一例である。初めに、第１の制御信号を生成する、この制御部の基本構成について説明する。本制御部は、計数回路１１１と、一致検出回路１１２、１１３と、遅延型フリップフロップ（Ｄ−ｔｙｐｅ  Ｆｌｉｐ  Ｆｌｏｐ）１１５などから構成されている。遅延型フリップフロップは、以下ではＤＦＦと呼ぶことにする。計数回路１１１は、入力される高速クロックの立ち上がりまたは立下りの度に、１つずつカウントアップまたはカウントダウンする回路である。一致検出回路１１２、１１３は、入力される２つのビット列が一致したときに出力がハイレベルとなる回路である。ビット列が５ビットの場合の、一致検出回路の具体的な回路例を図４Ｂに示した。Ａ端子への入力ビット（Ａ０〜Ａ４）と、Ｂ端子への入力ビット（Ｂ０〜Ｂ４）との一致を検出して出力ＯＵＴを生成する回路である。図４Ａの制御部では、一致検出回路１１２、１１３の一方の端子、ここではＡ端子、には、計数回路１１１の出力が接続されている。また、一致検出回路１１２のもう一方の端子、ここではＢ端子、は、全ビットがハイレベルに設定されている。さらに、一致検出回路１１３のＢ端子は、所望のデューティ比に対応するデータ列に設定されている。
【００３６】
遅延型フリップフロップ（ＤＦＦ）は、入力クロックがハイレベルになったときのＤ端子入力をＱ端子から出力する回路であり、また、リセット端子が０になると強制的にＱ端子が０になる。図４ＡのＤＦＦ１１５では、一致検出回路１１２の出力が入力クロックとして与えられており、一致検出回路１１３の出力がリセット端子に接続されており、Ｄ端子は常にハイレベルとなるようハイレベル電圧が供給されている。
【００３７】
次に本制御部の動作を、５ビットの場合を例にとって説明する。計数回路１１１は０から３１までをカウントアップする。３１までカウントアップされたとき、一致検出回路１１２は一致を検出し、出力が立ち上がる。その結果、ＤＦＦ１１５はこのときにＤ端子に与えられているハイレベルを、Ｑ端子から出力する。計数回路１１１が再び０からカウントアップを始め、一致検出回路１１３のＢ端子のデータ列と一致するところまでカウントアップすると、一致検出回路１１３はハイレベルを出力し、ＤＦＦ１１５のリセット端子が０となってＤＦＦ１１５はリセットされ、Ｑ端子はローレベルとなる。再び計数回路が３１までカウントアップされると、ＤＦＦ１１５のＱ端子はハイレベルとなる。
【００３８】
このような制御部により、図１Ｂに示される波形のような、第１の制御信号が生成される。以上の動作によって、出力される第１の制御信号のデューティ比を、一致検出回路１１３のＢ端子のデータ列によって決めることができる。この第１の制御信号を制御信号として、図３の制御部１０３は電圧取込部１０２を制御する。
【００３９】
本制御部においては図４Ａに示すような、一致検出回路１１３のＢ端子とは異なるデータ列が入力される一致検出回路１１４と、一致検出回路１１４の出力がリセット端子に入力されるＤＦＦ１１６を追加すれば、第１の制御信号とは異なるデューティ比を持つ第２の制御信号を生成することができる。同様に本制御部に、一致検出回路とＤＦＦを一組追加するごとに、デューティ比を独立に設定可能な制御信号を生成することができる。一致検出回路１１４も、図４Ｂに示される具体的な回路例で構成することができる。
【００４０】
なお、ここでは、図１Ｂに示したような波形の制御信号を生成する回路を示したが、デルタシグマ変調器等を用いて、設定されたデータ列に対応するパルス密度を有する制御信号を生成してもよい。このような制御信号を生成する制御部として、電圧取込部１０２を制御するようにしてもよい。
【００４１】
本実施形態による電圧電流変換器においても、第１実施形態による電圧電流変換器と同様に、背景技術による電圧電流変換器と異なり、電圧取込部１０２にオン抵抗の大きな開閉素子を用いても、歪の発生を抑制できる、という効果が得られる。また、オン抵抗の大きさについて回路設計の制約を小さくできるので、サイズの小さなトランジスタを用いて開閉素子を構成することができる。このことから、開閉素子を駆動する制御回路、例えばクロックバッファ回路、の消費電力を低減できる、という効果が得られる。同時に、開閉素子を構成するトランジスタのゲート容量を介したクロックのリークや、大きなクロックバッファ回路による電源や接地の電位の変化を抑え、低雑音化できる、という効果が得られる。
【００４２】
〔第３実施形態〕
次に、本発明の第３実施形態として、電圧電流変換器を図面を参照しながら説明する。図５Ａは本発明の第３実施形態による電圧電流変換器を示す回路図であり、図５Ｂはこの電圧電流変換器の電圧取込部の一例を示す回路図であり、図５Ｃはこの電圧電流変換器の電圧電流変換部の一例を示す回路図である。図６は、本発明の第３実施形態による電圧電流変換器の別の一例を示す回路図である。
【００４３】
本実施形態における電圧電流変換器は、第１および第２実施形態による電圧電流変換器と比較して、差動構成になっている点が異なる。すなわち、本実施形態の電圧電流変換器２００は、図５Ａに示すように、一対の入力された電圧ＶＩＮを間欠的に取り込んで出力する差動電圧取込部２０２と、この差動電圧取込部２０２が出力する一対の電圧を一対の電流ＩＯＵＴに変換して出力する差動電圧電流変換部２０１とを有している。さらに、差動電圧取込部２０２にも、例えば第１実施形態と同じように図１Ｂの波形図に示す制御信号が供給されており、電圧電流変換器２００の変換利得が差動電圧取込部２０２の間欠動作比率で制御されるものである。
【００４４】
本実施形態の差動電圧取込部２０２は具体的には、図５Ｂに一例として示すように、制御信号が与えられて開閉が制御される開閉素子２０４、２０５と、制御信号を反転させて出力する反転素子２０７と、反転素子２０７の出力信号が与えられて開閉が制御される開閉素子２０６とで構成される。開閉素子２０４は第１又は第３の開閉素子の一例であり、開閉素子２０６は第２の開閉素子の一例であり、開閉素子２０５は第１又は第３の開閉素子の一例である。開閉素子２０４、２０５、２０６もまた、図２Ｂに示される、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されるトランスミッションゲート１０７と、反転素子１０８とで構成することができる。
【００４５】
図２Ｂの制御信号を本実施形態の差動電圧取込部２０２の制御に用いた場合、オン時間ＴＯＮ、すなわち制御信号がハイレベルにあるときは、開閉素子２０４、２０５が閉状態になり開閉素子２０６が開状態になり、差動電圧取込部２０２は一対の入力電圧をそのまま出力する。制御信号がローレベルにあるときは、開閉素子２０６が閉状態になり開閉素子２０４、２０５が開状態となり、電圧取込部１０２の一対の出力電圧の電位差は０となる。図５Ｂに示される電圧取込部では、開閉素子２０６を差動信号線間に配置しており、制御信号がローレベルにあるときは差動信号線間が短絡される構成を示しているが、図２Ａに示したシングルエンドの電圧取込部を２つ並べるようにしてもよい。
【００４６】
本実施形態の差動電圧電流変換部２０１は、差動構成の電圧電流変換部で構成される。すなわち、差動の動作を高めるためのテール電流源を付加したことを除けば、図２Ｃに示したシングルエンドの電圧電流変換部と同様である。具体的には、図５Ｃに一例として示すように、電流源２０８、２０９、２１０と、ゲートに差動電圧取込部２０２からの一対の出力が与えられるトランジスタ２１１、２１２とで構成される。図５Ｃに示される電圧電流変換部は、ＮＭＯＳトランジスタを用いた電流源負荷の差動増幅器であり、入力された一対の電圧の電位差に対応して、一対の電流を出力する。
【００４７】
本実施形態による電圧電流変換器によれば、上述した第１および第２実施形態による電圧電流変換器による効果に加えて、次の効果がもたらされる。すなわち、差動構成にすることによって、クロックのリークなどを含め、同相の雑音に対して耐性を持った回路を構成できる。また、信号振幅を２倍にできることから、ダイナミックレンジを大きく取れるという利点もある。
【００４８】
本実施形態による電圧電流変換器は、図６に示すように、差動電圧取込部２０２を制御する制御部２０３をさらに備えてもよい。第１実施形態に対する第２実施形態のように、制御部２０３は、差動電圧電流変換器が用いられる通信システムが要求する仕様や、半導体製造プロセスでの素子値のばらつき具合に応じて制御信号のデューティ比を決定し、制御信号を生成する。これによって、様々な通信システムに柔軟に対応でき、また、製造プロセスにおける素子ばらつきの影響を受けない差動構成の電圧電流変換器が得られる。
【００４９】
〔第４実施形態〕
次に、本発明の第４実施形態として、積分回路を図面を参照しながら説明する。図７は、本発明の第４実施形態による積分回路を示す回路図である。本実施形態の積分回路は、上述した第２実施形態による電圧電流変換器を用いたものである。
【００５０】
本実施形態による積分回路３００は、上述した第２実施形態の電圧電流変換器と、容量で構成される。すなわち、図７に示すように、入力された電圧ＶＩＮを間欠的に取り込んで出力する電圧取込部１０２と、この電圧取込部１０２が出力する電圧を電流ＩＯＵＴに変換して出力する電圧電流変換部１０１と、電圧取込部１０２を制御する制御部１０３と、電圧電流変換器１００の出力端子に接続される容量３０１とを有している。
【００５１】
本積分回路３００の時定数は、電圧電流変換器１００の変換利得Ｇｍと、容量３０１の容量値Ｃを用いて、Ｃ／Ｇｍであらわされる。制御部１０３は、通信システムが要求する仕様や、半導体製造プロセスでの素子値のばらつき具合に応じて制御信号のデューティ比を決定し、制御信号を生成する。そして、制御部１０３は、電圧電流変換器１００の変換利得Ｇｍを電圧取込部１０２の間欠動作比率で制御する。このような制御により、時定数が可変な積分回路が得られる。これによって、様々な通信システムに柔軟に対応でき、また、製造プロセスにおける素子ばらつきの影響を受けない積分回路が得られる。
【００５２】
なお、容量値は固定とせず、バラクタや容量アレイを用いた可変容量としてもよい。これによって、さらに広い範囲で時定数を変更することのできる積分回路を構成できるという利点がある。
【００５３】
〔第５実施形態〕
次に、本発明の第５実施形態として、フィルタ回路を図面を参照しながら説明する。図８は、本発明の第５実施形態によるフィルタ回路を示す回路図である。本実施形態のフィルタ回路は、第４実施形態の積分回路を用いたものである。
【００５４】
本実施形態によるフィルタ回路４００は、図８に示すように、上述した第４実施形態による積分回路３００と、第２実施形態のような電圧電流変換器の入出力を短絡したもので構成されている。すなわち、図８に示すように、入力された電圧を間欠的に取り込んで出力する電圧取込部１０２と、この電圧取込部１０２が出力する電圧を電流に変換して出力する電圧電流変換部１０１と、電圧取込部１０２を制御する制御部１０３と、電圧電流変換器１００の出力端子に接続される容量３０１と、入力された電圧を間欠的に取り込んで出力する電圧取込部４０３と、この電圧取込部４０３が出力する電圧を電流に変換して出力する電圧電流変換部４０２と、電圧取込部４０３を制御する制御部４０４とを有しており、電圧電流変換器４０１の入出力が短絡されている。言い換えると、電圧電流変換器４０１の出力が入力側へ帰還されている。この構成により、１次の低域通過型フィルタを構成している。
【００５５】
電圧電流変換器１００、４０１の変換利得をそれぞれＧｍ１、Ｇｍ２、容量３０１の容量値をＣとすると、本フィルタ回路の−３ｄＢ帯域は、Ｇｍ１／Ｃで決定され、通過域利得は、Ｇｍ１／Ｇｍ２で決定される。したがって、制御部１０３、４０４が、電圧電流変換器１００、４０１を、それぞれ独立の制御信号で制御することにより、−３ｄＢ帯域や通過利得を、様々な通信システムに応じて柔軟に変更でき、また、製造プロセスにおける素子ばらつきの影響を受けないフィルタを構成できる。周波数特性が可変なフィルタ回路を提供できる。
【００５６】
〔第６実施形態〕
次に、本発明の第６実施形態として、フィルタ回路を図面を参照しながら説明する。図９は、本発明の第６実施形態によるフィルタ回路を示す回路図である。本実施形態のフィルタ回路は、フィルタ回路の次数は２であり、上述した第５実施形態によるフィルタ回路を用いたものである。言い換えると、第５実施形態によるフィルタ回路を用い、２次のフィルタ回路を構成した場合を示している。
【００５７】
本実施形態によるフィルタ回路５００は、第５実施形態のフィルタ回路と比較して、第２実施形態のような電圧電流変換器と容量とをさらに追加し、また、追加した電圧電流変換部５０２の電圧取込部を、電圧電流変換部４０３と共用することによって省略した点が異なる。
【００５８】
すなわち、本実施形態によるフィルタ回路５００は第５実施形態のフィルタ回路と同様に、図９に示すように、入力された電圧を間欠的に取り込んで出力する電圧取込部１０２と、この電圧取込部１０２が出力する電圧を電流に変換して出力する電圧電流変換部１０１と、電圧取込部１０２を制御する制御部１０３と、電圧電流変換器１００の出力端子に接続される容量３０１と、入力された電圧を間欠的に取り込んで出力する電圧取込部４０３と、この電圧取込部４０３が出力する電圧を電流に変換して出力する電圧電流変換部４０２と、電圧取込部４０３を制御する制御部４０４とを有しており、電圧電流変換器４０１の入出力が短絡されている。
【００５９】
さらに、図９に示すように、入力された電圧を間欠的に取り込んで出力する電圧取込部５０３と、この電圧取込部５０３が出力する電圧を電流に変換して出力する電圧電流変換部５０２と、電圧電流変換器５０１の出力端子に接続される容量５０８と、入力された電圧を間欠的に取り込んで出力する電圧取込部５０６と、この電圧取込部５０６が出力する電圧を電流に変換して出力する電圧電流変換部５０５と、電圧取込部５０６を制御する制御部５０７とを有している。電圧電流変換器５０１の入出力は、電圧電流変換器５０４の入出力を経由して接続されている。さらに、電圧取込部４０３と電圧電流変換部４０２との間の節点と、電圧取込部５０３と電圧電流変換部５０２との間の節点とが接続されている。これにより、電圧取込部４０３の出力は、電圧電流変換部４０２と電圧電流変換部５０２とにそれぞれ供給される。
【００６０】
本実施形態のフィルタ回路によれば、第５実施形態のフィルタ回路と同様に、制御部が電圧電流変換器をそれぞれ独立の制御信号で制御することにより、帯域や通過利得を様々な通信システムに応じて柔軟に変更でき、また、製造プロセスにおける素子ばらつきの影響を受けないフィルタを構成できる。周波数特性が可変なフィルタ回路を提供できる。
【００６１】
さらに、本実施形態のフィルタ回路によれば、複数の電圧電流変換部４０２、５０２に対して、１つの電圧取込部４０３で電圧を取り込むことで、電圧取込部を構成する開閉素子の個数を減らし、クロックバッファの消費電力を削減できる。また、クロックのリーク等、クロック動作に起因する雑音も削減できる。また、本フィルタ回路の次数は２であり、１次のフィルタ回路と比較して急峻な遮断特性を実現できる。
【００６２】
なお、さらに高次のフィルタを構成することも可能である。
【００６３】
また、ここで示したのは低域通過型フィルタであるが、高域通過型フィルタや帯域通過型フィルタ、帯域除去フィルタなどを構成することもできる。
【００６４】
以上、好ましい実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００６５】
この出願は、２０１２年２月１６日に出願された日本出願特願２０１２−０３１８６２号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【００６６】
上述の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）入力された電圧を間欠的に取り込んで出力する電圧取込部と、前記電圧取込部が出力する電圧を電流に変換して出力する電圧電流変換部とを有し、変換利得が前記電圧取込部の間欠動作比率で制御されることを特徴とする電圧電流変換器。
（付記２）前記電圧取込部は、制御信号に応じて開閉が制御される開閉素子を有し、前記電圧取込部の間欠動作比率は、前記開閉素子の開閉率で制御されることを特徴とする、付記１に記載の電圧電流変換器。
（付記３）前記制御信号は矩形信号であり、前記開閉素子の開閉率は前記矩形信号のデューティ比で制御されることを特徴とする、付記１又は付記２に記載の電圧電流変換器。
（付記４）前記電圧取込部の前記開閉素子は、第１の開閉素子と第２の開閉素子とを有し、
前記開閉素子を制御する信号は、第１の制御信号と、前記第１の制御信号を反転した第２の制御信号とを有し、前記第１の開閉素子は前記第１の制御信号で開閉が制御され、前記第２の開閉素子は前記第２の制御信号で開閉が制御されることを特徴とする、付記１乃至付記３のいずれか一つに記載の電圧電流変換器。
（付記５）前記入力された電圧は、差動形式の一対の入力された電圧であることを特徴とする、付記１乃至付記４のいずれか一つに記載の電圧電流変換器。
（付記６）前記電圧取込部の開閉素子は、前記第１の制御信号で開閉が制御される第３の開閉素子をさらに有することを特徴とする、付記５に記載の電圧電流変換器。
（付記７）前記付記１乃至付記６のいずれか一つに記載の電圧電流変換器と、電圧電流変換器の出力端子に接続される容量とを有することを特徴とする積分回路。
（付記８）付記７に記載の積分回路を１つ以上有することを特徴とするフィルタ回路。
（付記９）付記１乃至付記６の何れか一つに記載の前記電圧電流変換器を複数有し、各々の電圧取込部の間欠動作比率は独立に制御されることを特徴とする、付記８に記載のフィルタ回路。
（付記１０）複数の電圧電流変換部に対して、１つの電圧取込部で電圧を取り込むことを特徴とする、付記８または付記９に記載のフィルタ回路。
（付記１１）前記積分回路の出力端子に接続され、入力された電圧を間欠的に取り込み、前記取り込まれた電圧を電流に変換して出力する電圧電流変換器であって、電圧を取り込んでいる状態と電圧を取り込んでいない状態とで決まる、前記入力された電圧を間欠的に取り込む間欠動作比率によって、変換利得が制御され、出力が入力に帰還されている電圧電流変換器をさらに備えていることを特徴とする付記８に記載のフィルタ回路。
（付記１２）入力された電圧を間欠的に取り込み、前記取り込まれた電圧を電流に変換して出力する電圧電流変換方法であって、電圧を取り込んでいる状態と電圧を取り込んでいない状態とで決まる、前記入力された電圧を間欠的に取り込む間欠動作比率によって、変換利得が制御されることを特徴とする電圧電流変換方法。
【符号の説明】
【００６７】
１００、２００、４０１、５０１、５０４    電圧電流変換器
１０１、４０２、５０２、５０５    電圧電流変換部
１０２、４０３、５０３、５０６    電圧取込部
１０３、２０３、４０４、５０７    制御部
１０４、１０５、２０４、２０５、２０６    開閉素子
１０６、１０８、２０７    反転素子
１０７    トランスミッションゲート
１１０、２１１、２１２    トランジスタ
１０９、２０８、２０９、２１０    電流源
１１１    計数回路
１１２、１１３、１１４    一致検出回路
１１５、１１６    遅延型フリップフロップ（ＤＦＦ）
２０１    差動電圧電流変換部
２０２    差動電圧取込部
３００    積分回路
３０１、５０８    容量
４００、５００    フィルタ回路
【図１Ａ】
2013121741.tif 000003
【図１Ｂ】
2013121741.tif 000004
【図２Ａ】
2013121741.tif 000005
【図２Ｂ】
2013121741.tif 000006
【図２Ｃ】
2013121741.tif 000007
【図３】
2013121741.tif 000008
【図４Ａ】
2013121741.tif 000009
【図４Ｂ】
2013121741.tif 000010
【図５Ａ】
2013121741.tif 000011
【図５Ｂ】
2013121741.tif 000012
【図５Ｃ】
2013121741.tif 000013
【図６】
2013121741.tif 000014
【図７】
2013121741.tif 000015
【図８】
2013121741.tif 000016
【図９】
2013121741.tif 000017
【図１０Ａ】
2013121741.tif 000018
【図１０Ｂ】
2013121741.tif 000019
【国際調査報告】
2013121741.tif 000020
2013121741.tif 000021