(57)【特許請求の範囲】
【請求項１】
基材上に底部電極材料を形成することと、
前記底部電極材料上に犠牲材料を形成することと、
前記底部電極材と前記犠牲材料を含む多数のメモリ構造領域が形成されるべき領域を絶縁体領域によって画定することと、
前記多数のメモリ構造領域が形成されるべき領域の前記犠牲材料を除去することで、前記犠牲材料を除去した部分に、それぞれが底面部、側面部および開口上部を備える多数の開口部を形成することであって、反応性イオンエッチング（ＲＩＥ）によって前記犠牲材料、および前記開口上部に対応する前記絶縁体領域の一部を除去することにより、前記開口上部の幅が前記底面部の幅よりも広くなるように形成された前記多数の開口部を形成することと、
前記絶縁体領域の上と、前記多数の開口部のそれぞれの前記底面部、前記側面部及び前記開口上部に誘電体を形成し、少なくとも前記多数の開口部のそれぞれの前記底面部に対応する前記誘電体の一部を除去することによって、前記底部電極材料を露出させるとともに、前記多数の開口部のそれぞれの側面に誘電体スペーサを形成することと、
前記誘電体スペーサが形成された前記多数の開口部のそれぞれの中に相変化材料を形成し、前記多数のメモリ構造領域が形成されるべき領域のそれぞれにメモリ構造領域を形成することと、
を含み、
前記底面部近傍の前記相変化材料の幅は、前記開口上部近傍の前記相変化材料の幅よりも小さい、
ことを特徴とする、メモリ構造を形成する方法。
【請求項２】
前記誘電体スペーサが形成された前記多数の開口部のそれぞれの中に前記相変化材料を形成し、前記多数のメモリ構造領域が形成されるべき領域のそれぞれに前記メモリ構造領域を形成することは、前記相変化材料および前記底部電極材料のための自己整合コンタクトを形成することを含む、請求項１に記載の方法。
【請求項３】
前記絶縁体領域の上と、前記多数の開口部のそれぞれの前記底面部、前記側面部及び前記開口上部に前記誘電体を形成し、少なくとも前記多数の開口部のそれぞれの前記底面部に対応する前記誘電体の一部を除去することによって前記底部電極材料を露出させるとともに、前記多数の開口部のそれぞれの側面に誘電体スペーサを形成することは、前記相変化材料および前記底部電極のためのコンタクト領域を画定する、請求項１に記載の方法。
【請求項４】
前記方法は、前記相変化材料を覆って頂部電極を形成することをさらに含む、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記相変化材料は、ゲルマニウム−アンチモン−テルル（ＧＳＴ）材料である、請求項１〜３のいずれか１項に記載の方法。
【請求項６】
前記誘電体スペーサが形成された前記多数の開口部のそれぞれの中に形成される相変化材料の量は、前記誘電体スペーサのサイズによって制御される、請求項１〜３のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体メモリデバイスおよび方法に関し、より具体的には、相変化メモリ構造および方法に関する。
【背景技術】
【０００２】
メモリデバイスは、一般的に、コンピュータまたは他の電子デバイスの中に、内部の、半導体、集積回路として提供される。数ある他の種類のメモリの中でも、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、およびフラッシュメモリを含む、数多くの異なる種類のメモリが存在する。
【０００３】
ＰＣＲＡＭデバイス等の抵抗変化型メモリデバイスは、例えばデータを記憶するように異なる抵抗状態にプログラムすることができる、カルコゲナイド合金等の構造相変化材料を含むことができる。相変化メモリセルは、不揮発性であり、相変化メモリセルに記憶されている特定のデータは、セルの抵抗を感知することによって（例えば、相変化材料の抵抗に基づいて電流および／または電圧の変動を感知することによって）読み出すことができる。
【０００４】
抵抗変化型メモリデバイスがカルコゲナイド合金を含む場合において、カルコゲナイド合金は、例えば非晶質から結晶質への、可逆的な構造相変化を呈することができる。少量のカルコゲナイド合金を回路内に集積することができ、これにより、セルは、高速スイッチングプログラマブルレジスタとして機能することが可能になる。このプログラマブルレジスタは、結晶質状態（低い抵抗）と非晶質状態（高い抵抗）との間の抵抗率のより大きいダイナミックレンジを呈することができ、また、各セルにおけるマルチビット記憶を可能にする、複数の中間状態を呈することも可能である。すなわち、抵抗変化型メモリは、メモリセルを多数の異なる抵抗レベルのうちの１つにプログラミングすることを介して、マルチレベルセル（ＭＬＣ）機能性を達成することができる。
【０００５】
数ある要因の中でも、アレイの中の相変化メモリセルとその下にある基板との間の隔離、および／または相変化材料を改変するのに十分な電力を提供するために使用される電流密度等の、種々の要因によって、時間の経過とともに、相変化メモリセルの信頼性が影響を受ける可能性がある。一例として、寄生抵抗が、適切に隔離されていない隣接するセルから、セルに導入される可能性がある。この寄生抵抗は、相変化メモリセルの導電材料において望ましくないエレクトロマイグレーションを引き起こす可能性があり、場合によっては、相変化材料の相分離を引き起こし得る。
【図面の簡単な説明】
【０００６】
【図１Ａ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ａ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ａ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｂ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｂ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｂ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｃ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｃ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｃ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｄ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｄ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｄ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｅ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｅ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｅ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｆ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｆ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｆ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｇ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｇ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｇ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｈ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｈ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図１Ｈ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ａ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ａ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ａ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ｂ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ｂ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ｂ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ｃ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ｃ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ｃ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ｄ−１】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ｄ−２】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図２Ｄ−３】本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す図である。
【図３】本開示の実施形態に従う相変化メモリアレイの一部分の概略図である。
【発明を実施するための形態】
【０００７】
相変化材料メモリと関連する方法、デバイス、およびシステムを本明細書で説明する。１つ以上の実施形態において、相変化材料メモリセルを形成する方法は、底部電極材料および犠牲材料を含む、多数のメモリ構造領域を形成することと、多数のメモリ構造領域間に多数の絶縁体領域を形成することと、犠牲材料および多数の絶縁体領域の一部分を除去することによって、多数の絶縁体領域間に多数の開口部を形成し、多数の絶縁体領域上に輪郭形成された表面を形成することと、多数の絶縁体領域上に多数のスペーサを形成すること、多数のスペーサの一部分を除去することによって、多数の絶縁体領域間に輪郭形成された開口部を形成して、底部電極材料を露出させることと、多数の絶縁体領域間の開口部の中に相変化材料を形成することと、を含む。
【０００８】
本開示の１つ以上の実施形態は、アレイの中の相変化メモリセル間の寄生抵抗を低減する等の利益を提供することができる。例えば、１つ以上の実施形態は、底部電極と相変化材料との間のコンタクト、および相変化材料と頂部電極との間のコンタクトを隔離する能力を提供することができ、したがって、近傍の相変化メモリセルに印加される電流によって引き起こされる、相変化メモリセルの寄生抵抗を低減する。本開示の１つ以上の実施形態は、底部電極および相変化材料のための、ならびに／または頂部電極および相変化材料のための、自己整合コンタクトおよび自己整合コンタクト領域を提供することができる。本開示のいくつかの実施形態において、本相変化メモリアレイは、相変化メモリアレイを形成する従来の手法と比較して、ピッチを２倍にすることを可能にするように形成することができる。
【０００９】
本開示の以下の発明を実施するための形態では、本明細書の一部を形成し、本開示の１つ以上の実施形態がどのように実践される場合があるかをその中で例として示す、添付の図面を参照する。これらの実施形態は、当業者が本開示の実施形態を実践することを可能にするように十分な詳細が説明され、他の実施形態が利用されてもよいこと、および本開示の範囲を逸脱することなく、プロセス、電気的、および／または構造的変更が行われてもよいことが理解される。
【００１０】
本明細書中の図面は、上位の桁は、図面の図番号に対応し、残りの桁は、図面の中の要素または構成要素を識別するという、番号規則に従う。異なる図面間の同様な要素または構成要素は、同様な数字の使用によって識別される場合がある。例えば、１１６は、図１Ａの要素「１６」を参照し得、同様な要素は、図２Ａの２１６のように参照され得る。理解されるように、本明細書の多様な実施形態に示される要素は、本開示のいくつかの追加の実施形態を提供するように、追加、交換、および／または削除することができる。加えて、図面の中に提供される要素の比率および相対スケールは、多様な本発明の実施形態を図示することを目的とし、限定の意味で使用されてはならない。
【００１１】
図１Ａ〜１Ｈは、本開示の実施形態に従って相変化メモリセルを形成することと関連するプロセスステップを示す図である。図１Ａ〜１Ｈおよび図２Ａ〜２Ｄでは、各副番号、例えば１Ａ、１Ｂ、・・・、１Ｈ、および２Ａ、２Ｂ、・・・、２Ｄに対して、３つの図面がある。例えば、図１Ａ−１は、上面図であり、図１Ａ−２は、図１Ａ−１に示される線ｘ−ｘに沿った断面図である。図１Ａ−３は、図１Ａ−１に示される線ｙ−ｙに沿った断面図である。図１Ａ〜１Ｈで示される相変化メモリアレイは、交差点構造で形成することができるが、本開示の実施形態は、そのような構造に限定されない。
【００１２】
図１Ａ〜１Ｈで示されるメモリ構造は、基材１０２および埋め込み酸化物（ＢＯＸ）１０４を含む、基礎半導体構造を含む。基材１０２は、数ある中でも、シリコン基材、シリコンオンインシュレータ（ＳＯＩ）基材、またはシリコンオンサファイア（ＳＯＳ）基材とすることができる。数ある要素の中でも、リンまたはヒ素を注入したシリコンは、ダイオード等のアクセスデバイスのＮ＋／Ｎ−領域１０６、およびメモリ構造のためのアクセス線、例えばワード線を形成するために使用することができる。エピタキシャルに成長させることができるシリコンを、Ｎ＋／Ｎ−領域１０６を覆って形成し、ホウ素または他の好適な材料を注入して、メモリ構造のためのアクセスデバイスの正（Ｐ＋）領域１０８を形成することができる。
【００１３】
底部電極材料１１２は、Ｐ＋領域１０８を覆って形成することができる。底部電極材料１１２は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、および／または窒化チタン（スズ）とすることができる。いくつかの実施形態では、Ｐ＋領域１０８に対する底部電極の接着性を改良することができる接着性改良材料１１０を、Ｐ＋領域１０８を覆って形成することができる。接着性改良材料１１０は、数ある材料の中でも、金属モードチタン（ＭＭＴｉ）、窒化チタン（ＴｉＮ）、チタンに富むＴｉＮ、チタンシリコン（ＴｉＳｉｘ）とすることができる。ポリシリコン等の犠牲材料１１４は、底部電極材料１１２を覆って形成することができる。いくつかの実施形態において、犠牲材料１１４は、約６００〜１０００オングストローム（Å）の厚さとすることができる。図１Ａ−２および図１Ａ−４において断面図で示されるように、犠牲材料１１４、底部電極材料１１２、接着性改良材料１１０、Ｐ＋領域１０８、Ｎ＋／Ｎ−領域１０６、およびＢＯＸ１０４の一部分をｘ軸に沿って除去して、相変化メモリアレイをパターン化することができる。材料の除去は、ＢＯＸ１０６の一部分を除去することができ、ＢＯＸ１０６の中および／または上で止めることができる。犠牲材料１１４、底部電極材料１１２、接着性改良材料１１０、Ｐ＋領域１０８、およびＮ＋／Ｎ−領域１０６の一部分をｙ軸に沿って除去して、相変化メモリアレイをパターン化することができる。材料の除去は、Ｎ＋／Ｎ−領域１０６の一部分を除去して、Ｎ＋／Ｎ−領域１０６の中で止めることができ、メモリアレイの各メモリセルに対して個別のダイオードを画定することができる。
【００１４】
いくつかの実施形態において、犠牲材料１１４、底部電極材料１１２、接着性改良材料１１０、Ｐ＋領域１０８、Ｎ＋／Ｎ−領域１０６、およびＢＯＸ１０４は、反応性イオンエッチング（ＲＩＥ）によって除去することができる。犠牲材料１１４、底部電極材料１１２、接着性改良材料１１０、Ｐ＋領域１０８、Ｎ＋／Ｎ−領域１０６、およびＢＯＸ１０４の一部分を除去することによって作成される開口部には、図１Ａ−１、１Ａ−２、１Ａ−３で示されるように、誘電体１１６を充填することができる。誘電体１１６は、数ある誘電体材料および形成プロセスの中でも、ホウ素をドープしたリンケイ酸ガラス（ＢＰＳＧ）、高アスペクト比プロセス（ＨＡＲＰ）誘電体、および／またはスピンオン誘電体（ＳＯＤ）とすることができる。犠牲材料１１４、底部電極材料１１２、接着性改良材料１１０、Ｐ＋領域１０８、Ｎ＋／Ｎ−領域１０６、およびＢＯＸ１０４の一部分を除去することで、さらなるメモリ構造領域を画定することができる。開口部に誘電体１１６を充填することは、互いからメモリ構造領域を分離する絶縁体領域を作成することができ、各メモリ構造領域は、下で説明するさらなるプロセスステップの後に、メモリセルを含むことができる。
【００１５】
図１Ｂ−１、１Ｂ−２、１Ｂ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。図１Ｂ−２および１Ｂ−３で示されるように、犠牲材料１１４および誘電体１１６の一部分を除去することができる。誘電体１１６の一部分の除去は、誘電体１１６を含む絶縁体領域のための輪郭形成された形状を作成することができる。誘電体１１６の一部分の除去はまた、その中に相変化材料を形成する開口部を作成および画定することによって、底部電極１１２および相変化材料のためのコンタクト領域も画定することができる。いくつかの実施形態では、数ある方法の中でも、ＲＩＥを介して犠牲材料１１４の約１／３を除去することができ、そして、物理的プラズマファセットを介して誘電体１１６の一部分を除去して誘電体１１６を輪郭形成することができる。
【００１６】
図１Ｃ−１、１Ｃ−２、１Ｃ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。図１Ｃ−２および１Ｃ−３で示されるように、誘電体１１６および犠牲材料１１４は、さらに輪郭形成すること、および除去することができる。誘電体１１６は、希釈されたフッ化水素酸で洗浄および除去して、誘電体１１６をさらに輪郭形成することができる。残留する犠牲材料１１４は、数ある方法の中でも、水酸化トリメタンアンモニウム（ＴＭＡＨ）エッチングを介して除去することができる。希釈されたフッ化水素酸で誘電体１１６を洗浄して誘電体１１６をさらに輪郭形成すること、およびＴＭＡＨエッチングを介して犠牲材料１１４を除去することで、フッ化水素酸による洗浄およびＴＭＡＨエッチングによって作成される開口部の中に垂直側壁のコンタクト領域を画定することができる。
【００１７】
図１Ｄ−１、１Ｄ−２、１Ｄ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。スペーサ１２０は、誘電体１１６上に形成することができる。スペーサ１２０は、底部電極材料１１２のためのコンタクト領域を画定することができる。スペーサ１２０はまた、絶縁体領域間の開口部のための輪郭形成された外形を作成することもでき、また、相変化材料を形成することができる絶縁体領域間の開口部のサイズ、例えば底部電極材料と相変化材料のためのコンタクト領域を画定することができる。スペーサ１２０は、種々の好適な材料、例えば好適な誘電体で形成することができる。
【００１８】
図１Ｅ−１、１Ｅ−２、１Ｅ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。示されるように、相変化材料１２２は、絶縁体領域１１６間の開口部の中に形成することができる。相変化材料１２２は、開口部の中の底部電極材料１１２に接触させることができる。相変化材料１２２および底部電極材料１１２のためのコンタクト領域は、その前のプロセスステップ中に除去された誘電体の量、および絶縁体領域を覆って形成されるスペーサ１２０のサイズによって決定することができる。いくつかの実施形態において、底部電極１１２と相変化材料１２２と間のコンタクト領域は、多数の絶縁体領域間および／または絶縁体領域上の多数のスペーサ間の距離によって画定される。相変化材料１２２は、物理蒸着法（ＰＶＤ）によって開口部の中に形成することができ、化学機械平坦化（ＣＭＰ）を使用して、誘電体１１６の頂部まで相変化材料１２２の一部分を除去することができる。
【００１９】
図１Ｆ−１、１Ｆ−２、１Ｆ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。示されるように、窒化物材料１２４を、相変化材料１２２および誘電体１１６を覆って形成すれることができる。窒化物材料１２４は、将来の処理ステップにおけるエッチストップとして使用うることができる。オルトケイ酸テトラエチル（ＴＥＯＳ）１２６を、窒化物材料１２４を覆って形成することができる。ＴＥＯＳの厚みは、将来のプロセスステップで形成されるビット線の厚さを決定することができる。
【００２０】
図１Ｇ−１、１Ｇ−２、１Ｇ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。示されるように、ＴＥＯＳ１２６の一部分は、例えばフォトパターン化およびＲＩＥによるエッチングを介して除去することができる。ＴＥＯＳ１２６の除去は、窒化物材料１２４を除去しない。ＴＥＯＳは、相変化材料１２２上でｙ軸に沿って除去される。窒化物材料１２４も、窒化物の穿孔を介して除去され、そこでは、その上側にあるＴＥＯＳが除去されて、相変化材料１２２が露出する。
【００２１】
図１Ｈ−１、１Ｈ−２、１Ｈ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。示されるように、頂部電極材料１２８は、上で論じたように、ＴＥＯＳおよび窒化物材料を除去することによって形成される開口部の中に形成することができる。頂部電極材料１２８は、数ある材料の中でも、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）とすることができる。頂部電極材料１２８は、メモリアレイの中のメモリセルのための頂部電極とすることができ、メモリセルのためのビット線としての役割を果たすことができる。
【００２２】
図２Ａ〜２Ｄは、本開示の実施形態に従って相変化メモリセルを形成することと関連する、プロセスステップを示す。図２Ａ〜２Ｄで示される実施形態において、導電材料１３０は、絶縁体領域１１６間の開口部の中に形成され、相変化材料１２２は、導電材料１３０を覆って形成される。相変化材料１２２と底部電極１１２との間のコンタクトは、導電材料１３０を介してなされる。図２Ａ〜２Ｄで示されるプロセスステップは、図１Ａ〜１Ｄと関連して上で論じたプロセスステップの後に開始する。
【００２３】
図２Ａ−１、２Ａ−２、２Ａ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。示されるように、導電材料１３０を、絶縁体領域１１６間の開口部の中に形成することができる。導電材料１３０は、開口部の中の底部電極材料１１２に接触させることができる。導電材料１３０および底部電極材料１１２のためのコンタクト領域は、プロセスステップ中に除去された誘電体の量、および絶縁体領域１１６を覆って形成されるスペーサ１２０のサイズによって決定することができる。ＰＶＤによって、開口部の中に導電材料１３０を形成することができ、化学機械平坦化（ＣＭＰ）を使用して、誘電体１１６の頂面まで導電材料１３０の一部分を除去することができる。
【００２４】
図２Ｂ−１、２Ｂ−２、２Ｂ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。図２Ｂで示されるように、相変化材料１２２は、誘電体１１６および導電材料１３０を覆って形成することができる。頂部電極材料１２８は、相変化材料１２２を覆って形成することができる。頂部電極材料は、数ある好適な方法の中でも、原子層堆積（ＡＬＤ）を使用して形成することができる。頂部電極材料１２８は、数ある材料の中でも、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）とすることができる。頂部電極材料１２８は、メモリアレイのメモリセルのための頂部電極とすることができ、また、メモリアレイの中のメモリセルのためのビット線とすることができる。
【００２５】
図２Ｃ−１、２Ｃ−２、２Ｃ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。いくつかの実施形態において、相変化材料１２２および頂部電極材料１２８の一部分は、ＲＩＥ等のエッチングプロセスを介して除去することができる。相変化材料１２２および頂部電極材料１２８を、相変化材料１２２上でｙ軸に沿って除去して、誘電体１１６を露出させることができる。
【００２６】
図２Ｄ−１、２Ｄ−２、２Ｄ−３は、本開示の実施形態に従って相変化メモリセルを形成する際の、さらなるプロセスステップを示す。示されるように、誘電体１３２は、上で論じたように、頂部電極材料１２８および相変化材料１２２を除去することによって形成される開口部の中に形成することができる。誘電体１３２は、隣接するメモリセルからメモリセルを隔離するために形成することができる。誘電体の一部分および頂部電極材料１２８は、ＣＭＰを介して除去して、さらなるアクセスデバイス、メモリ構造、および／または他の関連する回路のための表面を形成することができる。
【００２７】
図３は、本開示の１つ以上の実施形態に従う１つ以上の相変化メモリセルを有する相変化メモリアレイ３００の一部分の概略図である。図３で示される実施形態において、メモリアレイ３００は、それぞれが関連するアクセスデバイス３５２および抵抗変化型素子３５４、例えば相変化材料３５４を有する、多数の相変化メモリセルを含む。
【００２８】
アクセスデバイス３５２は、例えば、メモリセルに対するプログラミング操作、例えば書き込み、および／または感知、例えば読み出し等の操作を実行するために、メモリセルにアクセスするように操作する、例えばオン／オフを行うことができる。図３で示される実施形態において、アクセスデバイス３５２は、ダイオードである。ダイオードは、例えば、p-nダイオード、ツェナーダイオード、およびショットキダイオードが挙げられる。代替として、アクセスデバイス３５２は、例えば、電界効果トランジスタ（ＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）とすることができる。本開示の実施形態は、特定の種類のアクセスデバイス３５２に限定されない。図３で示されるように、各メモリセルと関連する各アクセスデバイス３５２は、多数のアクセス線３５５−０（ＷＬ０）、３５５−１（ＷＬ１）、・・・、３５５−Ｎ（ＷＬＮ）のうちの１つに連結される（すなわち、各アクセス線３５５−０、３５５−１、・・・、３５５−Ｎは、相変化メモリセルの横列に連結される）。アクセス線３５５−０、３５５−１、・・・、３５５−Ｎは、本明細書において「ワード線」と称され得る。指示子「Ｎ」は、メモリアレイが多数のワード線を含むことができることを示すために使用される。
【００２９】
抵抗変化型素子３５４は、例えばＧｅ２Ｓｂ２Ｔｅ５、Ｇｅ２Ｓｂ２Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７等のＧｅ−Ｓｂ−Ｔｅ材料といった、ゲルマニウム−アンチモン−テルル（ＧＳＴ）材料等の、カルコゲナイド合金とすることができる。ハイフンを用いた化学組成表記は、本明細書で使用される場合、特定の混合物または化合物に含まれる要素を示し、示された要素を伴う全ての化学量論を表すことを意図している。他の相変化材料としては、数ある種々の相変化材料の中でも、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、およびＧｅ−Ｔｅ−Ｓｎ−Ｐｔが挙げられる。
【００３０】
図３で示される実施形態において、各抵抗変化型素子３５４は、多数のデータ線３５７−０（ＢＬ０）、３５７−１（ＢＬ１）、・・・、３５７−Ｍ（ＢＬＭ）のうちの１つに連結される（すなわち、各データ線３５７−０、３５７−１、・・・、３５７−Ｍは、相変化メモリセルの縦列に連結される）。データ線３５７−０、３５７−１、・・・、３５７−Ｍは、本明細書において「ビット線」または「センス線」と称され得る。指示子「Ｍは」、メモリアレイが多数のビット線を含むことができることを示すために使用される。デジタル環境でのアドレス指定を容易にするために、ワード線３５５−１、・・・、３５５−Ｎの数、およびビット線３５７−１、・・・、３５７−Ｍの数は、それぞれ、２の冪乗とすることができ、例えば、２５６本のワード線×４０９６本のビット線とすることができる。しかしながら、実施形態は、特定の数のワード線および／またはビット線に限定されない。
【００３１】
動作中に、アレイ３００の相変化メモリセルにデータをプログラムする、および／または該相変化メモリセルからデータを読み取るために、適切な電圧信号および／または電流信号、例えばパルスを、ビット線３５７−０、３５７−１、・・・、３５７−Ｍおよびワード線３５５−０、３５５−１、・・・、３５５−Ｎに印加することができる。一例として、アレイ３００の相変化メモリセルによって記憶されるデータは、アクセスデバイス３５２をオンにし、相変化セル構造３５４を通過する電流を感知することによって決定することができる。読み出されているメモリセルと関連するビット線上で感知された電流は、相変化セル要素３５４の抵抗レベルに対応し、その結果、特定のデータ値、例えば、１、０、００１、１１１、１０１１等の２進値に対応する。
【００３２】
本開示の実施形態は、図３で示される例示的なアレイ３００に限定されない。例えば、特定のメモリセルと関連するアクセスデバイス３５２は、ＭＯＳＦＥＴ以外のデバイスとすることができる。いくつかの実施形態において、アクセスデバイス３５２は、数ある種類のアクセスデバイスの中でも、バイポーラ接合トランジスタ（ＢＪＴ）またはダイオード、例えば、p-nダイオード、ショットキダイオード、またはツェナーダイオードとすることができる。図３では示されていないが、当業者は、相変化メモリアレイ３００を、コントローラおよび種々の書き込み／読み出し回路、ならびに／または他の制御回路を含む、他のメモリ構成要素に連結することができることを認識するであろう。
【００３３】
相変化材料メモリと関連する方法、デバイス、およびシステムを本明細書で説明する。１つ以上の実施形態において、相変化材料メモリセルを形成する方法は、底部電極材料および犠牲材料を含む、多数のメモリ構造領域を形成することと、多数のメモリ構造領域間に多数の絶縁体領域を形成することと、犠牲材料および多数の絶縁体領域の一部分を除去することによって、多数の絶縁体領域間に多数の開口部を形成し、多数の絶縁体領域上に輪郭形成された表面を形成することと、多数の絶縁体領域上に多数の誘電体スペーサを形成することと、多数の誘電体スペーサの一部分を除去することによって、多数の絶縁体領域間に輪郭形成された開口部を形成して、底部電極材料を露出させることと、多数の絶縁体領域間の開口部の中に相変化材料を形成することと、を含む。
【００３４】
要素が、別の要素の「〜上にある」、別の要素に「接続される」、または別の要素に「連結される」ものとして言及されるとき、他の要素の直接的に上にある、他の要素に直接的に接続される、または他の要素に直接的に連結される可能性があるか、または介在要素が存在する場合があることが理解されるであろう。対照的に、要素が、別の要素に対して「直接的に上にある」、「直接的に接続される」、または「直接的に連結される」ものとして言及されるときは、いかなる介在要素または層も存在しない。本明細書で使用される場合、「および／または」という用語は、関連する列記された品目うちの１つまたは複数の任意および全ての組み合わせを含む。
【００３５】
第１、第２等の用語は、本明細書では、種々の要素を表すために使用されている場合があり、これらの用語によってこれらの要素を限定すべきではないことを理解されるであろう。これらの用語は、ある要素を別の要素と区別するために使用されているに過ぎない。したがって、第１の要素は、本開示の教示を逸脱しない範囲で第２の要素と称される可能性がある。
【００３６】
本明細書には具体的な実施形態が図示および記述されているが、当業者は、同じ結果を達成するように考案された配設を、示された具体的な実施形態に代えることができることを理解するであろう。本開示は、本開示の多様な実施形態の適応または変形を包含することを意図する。
【００３７】
上記の説明は、制限の様式ではなく、図説の様式において行われたものであることが理解されるであろう。上記の実施形態、および本明細書に具体的に説明されない他の実施形態の組み合わせは、上記の説明を検討することによって、当業者には明らかであろう。本開示の多様な実施形態の範囲は、上記の構造および方法が使用される他の用途を含む。したがって、本開示の多様な実施形態の範囲は、添付の特許請求の範囲に加えて、このような特許請求の範囲が権利を与えられる均等物の完全な範囲を参照して決定されなければならない。
【００３８】
前述の発明を実施するための形態では、開示を簡素化するために、多用な特徴が単一の実施形態にまとめられている。この開示方法は、本開示の開示される実施形態が、各請求項に明記されるよりも多くの特徴を用いなければならないという意図を反映するものとして解釈されるべきではない。
【００３９】
そうではなく、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴に満たない中に存する。したがって、以下の特許請求の範囲が本明細書により発明を実施するための形態に組み入れられ、各特許請求の範囲は個別の実施形態として独立する。
【図１Ａ−１】
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【図１Ａ−２】
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【図１Ａ−３】
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【図１Ｂ−１】
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【図１Ｂ−２】
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【図１Ｂ−３】
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【図１Ｃ−１】
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【図１Ｃ−２】
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【図１Ｃ−３】
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【図１Ｄ−１】
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【図１Ｄ−２】
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【図１Ｄ−３】
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【図１Ｅ−１】
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【図１Ｅ−２】
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【図１Ｅ−３】
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【図１Ｆ−１】
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【図１Ｆ−２】
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【図１Ｆ−３】
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【図１Ｇ−１】
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【図１Ｇ−２】
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【図１Ｇ−３】
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【図１Ｈ−１】
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【図１Ｈ−２】
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【図１Ｈ−３】
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【図２Ａ−１】
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【図２Ａ−２】
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【図２Ａ−３】
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【図２Ｂ−１】
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【図２Ｂ−２】
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【図２Ｂ−３】
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【図２Ｃ−１】
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【図２Ｃ−２】
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【図２Ｃ−３】
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【図２Ｄ−１】
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【図２Ｄ−２】
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【図２Ｄ−３】
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【図３】
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