(57)【要約】微細化しても十分なオン電流を確保できるとともに、漏れ電流を小さくするために高いオン／オフ電流比を持つ双方向型の電流制御素子と高速動作が可能なバイポーラ型の抵抗変化素子とを備えた不揮発性半導体記憶素子を提供する。その不揮発性半導体記憶素子は、第１電極（１０２）と抵抗変化層（１０３）と第２電極（１０４）とで構成され、第１電極（１０２）と第２電極（１０４）との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子（１２１）と、抵抗変化素子（１２１）と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子（１２２）とを備え、電流制御素子（１２２）は、第１電流制御素子電極（１０６）と、第１の半導体層（１０７）と、第２電流制御素子電極（１０８）とがこの順で積層された構成を有するとともに、第１電流制御素子電極（１０６）、第１の半導体層（１０７）および第２電流制御素子電極（１０８）の側面を覆う第２の半導体層（１０９）を有する。
2013001742.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、
前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備え、
前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の第１の半導体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部とを覆う第２の半導体層を有する
不揮発性半導体記憶素子。
【請求項２】
前記第２の半導体層は、前記第１電流制御素子電極、前記第１の半導体層および前記第２電流制御素子電極の各々の側面の全面を覆うサイドウォール形状である
請求項１に記載の不揮発性半導体記憶素子。
【請求項３】
前記第１の半導体層は、窒化シリコン、酸化タンタル、アルミナまたはチタニアで構成され、
前記第２の半導体層は、窒化シリコン、酸化タンタル、アルミナまたはチタニアで構成される
請求項１または２に記載の不揮発性半導体記憶素子。
【請求項４】
前記第１の半導体層および前記第２の半導体層は、窒素不足型窒化シリコンで構成される
請求項３に記載の不揮発性半導体記憶素子。
【請求項５】
前記第１の半導体層を構成する窒素不足型窒化シリコンをＳｉＮｚと表記し、前記第２の半導体層を構成する窒素不足型窒化シリコンをＳｉＮｗと表記する場合に、
ｚ≧ｗ
の関係が成り立つ
請求項４に記載の不揮発性半導体記憶素子。
【請求項６】
前記抵抗変化層は、積層された第１の遷移金属酸化物層と第２の遷移金属酸化物層とから構成される
請求項１〜５のいずれか１項に記載の不揮発性半導体記憶素子。
【請求項７】
前記第２の遷移金属酸化物層の酸素不足度は、前記第１の遷移金属酸化物層の酸素不足度よりも小さい
請求項６に記載の不揮発性半導体記憶素子。
【請求項８】
前記第１の遷移金属酸化物層を構成する遷移金属と前記第２の遷移金属酸化物層を構成する遷移金属とは、同一の遷移金属である
請求項６または７に記載の不揮発性半導体記憶素子。
【請求項９】
前記第２の遷移金属酸化物層を構成する遷移金属と前記第２の遷移金属酸化物層を構成する遷移金属とは異なる
請求項６または７に記載の不揮発性半導体記憶素子。
【請求項１０】
基板と、
前記基板上にストライプ形状に形成された下層電極配線と、
前記下層電極配線と立体的に交差する、ストライプ形状に形成された上層電極配線と、
前記下層電極配線と前記上層電極配線との各交点に形成された請求項１〜９のいずれか１項に記載の複数の不揮発性半導体記憶素子と
を備える不揮発性半導体記憶装置。
【請求項１１】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と第１の半導体層と第２の半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記基板の上面、ならびに、前記第１電極、前記抵抗変化層および前記第２電極の側面を覆うように層間絶縁層を形成する工程と、
前記第２電極上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記第１の半導体層を形成する工程と、
前記第１の半導体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記第１の半導体層および前記第１電流制御素子電極の側面に第２の半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部とを覆う前記第２の半導体層を形成する工程と、
前記第２電流制御素子電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【請求項１２】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と第１の半導体層と第２の半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記第１の半導体層を形成する工程と、
前記第１の半導体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記第１の半導体層および前記第１電流制御素子電極の側面に第２の半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部を覆う前記第２の半導体層を形成する工程と、
前記第２電流制御素子電極上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記第２電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【請求項１３】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、
前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備え、
前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の絶縁体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う半導体層を有する
不揮発性半導体記憶素子。
【請求項１４】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と絶縁体層と半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記基板の上面、ならびに、前記第１電極、前記抵抗変化層および前記第２電極の側面を覆うように層間絶縁層を形成する工程と、
前記第２電極上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記絶縁体層を形成する工程と、
前記絶縁体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記絶縁体層および前記第１電流制御素子電極の側面に半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う前記半導体層を形成する工程と、
前記第２電流制御素子電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【請求項１５】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と絶縁体層と半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記絶縁体層を形成する工程と、
前記絶縁体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記絶縁体層および前記第１電流制御素子電極の側面に半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う前記半導体層を形成する工程と、
前記第２電流制御素子電極上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記第２電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型の不揮発性半導体記憶素子等に関し、特に電流制御素子と抵抗変化素子とが直列に接続されて構成された不揮発性半導体記憶素子に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶素子（以下、「不揮発性半導体記憶素子」という）の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶素子は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性半導体記憶素子に対して、電気パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた抵抗変化型の不揮発性半導体記憶素子（以下、「ＲｅＲＡＭ」とも呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。【０００３】
従来、不揮発性半導体記憶素子の小型・大容量化を目指して、クロスポイント型のＲｅＲＡＭが提案されている（例えば、特許文献１参照）。特許文献１では、行および列方向に配置された配線が立体的にクロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入した構造の不揮発性半導体記憶素子（つまり、クロスポイント型のＲｅＲＡＭ）が開示されている。【０００４】
図１１に、従来の抵抗変化素子を搭載した不揮発性半導体記憶素子６０をビット線４１０の方向に沿った面で切断して得られる、メモリセル４８０とビット線４１０とワード線４２０の断面図を示す（特許文献１参照）。電気的ストレスによる電気抵抗の変化により情報を記憶する抵抗変化層４３０が上部電極４４０と下部電極４５０に挟まれて、抵抗変化素子４６０を形成している。抵抗変化素子４６０の上部には、双方向に電流を流せる非線形の電流・電圧特性を有する２端子の非線形素子４７０が形成されており、抵抗変化素子４６０と非線形素子４７０との直列回路でメモリセル４８０を形成する。非線形素子４７０は、ダイオード等のように電圧変化に対する電流変化が一定でない非線形の電流・電圧特性を有する２端子素子であり、特許文献１においてはバリスタ（ＺｎＯやＳｒＴｉＯ３など）が用いられている。また、上部配線となるビット線４１０は非線形素子４７０と電気的に接続されており、下部配線となるワード線４２０は、抵抗変化素子４６０の下部電極４５０と電気的に接続されている。【０００５】
しかしながら、このような従来のクロスポイント型のメモリセルアレイは、その読み出しにおいてマージンが狭くなるという問題を持つ。読み出し動作において、ビット線−ワード線間に電圧を印加することによって電流は選択されたビット線から、選択された抵抗変化素子を経由して、選択されたビット線に流れるが、同時に、選択されたビット線に接続された非選択の抵抗変化素子→非選択のワード線→非選択のワード線に接続された非選択の抵抗変化素子→非選択のビット線→非選択のビット線に接続された非選択の抵抗素子→選択されたワード線、を経由して流れる電流（漏れ電流）が発生する。【０００６】
すなわち、クロスポイント型のメモリセルアレイにおける読み出し電流は、選択された抵抗変化素子の電流と漏れ電流との合計となり、本来の抵抗変化素子の抵抗値変化に対する読み出し電流の変化が小さくなり、読み出し時の感度を劣化させ、また消費電流を増大させるといった問題を引き起こす。【０００７】
この問題に対して、例えば特許文献２で示されているような、クロスポイント型の全メモリセルアレイのエリアをトランジスタスイッチなどでより小さなブロックに分割する技術を用いて、リークパスを許容できる量まで減少させることは可能である。【０００８】
また、非選択の抵抗変化素子に流れる電流は、抵抗変化素子に直列に一方向のダイオードを接続することによって減少させることができる。つまり、ダイオードを接続することによって、非選択のワード線→非選択のワード線に接続された非選択の抵抗変化素子→非選択のビット線、のバイアス状態は逆バイアス状態となるため、その経路の漏れ電流を極微小に抑えることができる。【０００９】
しかし、抵抗変化素子には、印加する電気パルスの極性が１つで、電圧値を変えてセット（高抵抗→低抵抗）またはリセット（低抵抗→高抵抗）動作を行うユニポーラ型の抵抗変化素子と、極性が異なる電気パルスを印加してセットまたはリセット動作を行うバイポーラ型の抵抗変化素子があり、抵抗値を変化させるために、ダイオードに対して逆バイアス条件となる書き込み電圧を用いるような場合（バイポーラ型の抵抗変化素子）には、この方法は適用できない。ところが、バイポーラ型の抵抗変化素子はセット、リセット時にともに高速の書き込み特性を有し、高速の不揮発性半導体記憶素子の実現に向け、期待が高い。【００１０】
この問題（つまり、バイポーラ型の抵抗変化素子で構成されるクロスポイント型のメモリセルアレイにおける漏れ電流）に対処する方法として、一方向にのみ電流が流れる一方向ダイオードの代わりに、双方向に電流が流れる双方向ダイオードを用いることができる。【００１１】
双方向ダイオードは、正負のバイアス条件に対して対称な特性を持ち、バイアスの絶対値が小さい領域ではダイオードの逆バイアス特性に近い特性を示し、バイアスの絶対値が大きい領域ではダイオードの順方向特性に近い特性を示す。【００１２】
このような特性をもつ双方向ダイオードを抵抗変化素子に直列に接続することにより、書き込みおよび読み出し時において、選択された抵抗変化素子に繋がる双方向ダイオードは高電圧のオン領域で動作し、それ以外の抵抗変化素子に繋がる双方向ダイオードは低電圧のオフ領域で動作するようになる。【００１３】
よって、漏れ電流を小さくし、読み出し時のマージンを大きくするためには、高電圧領域でのオン電流と低電圧領域でのオフ電流との電流比をできるだけ大きくすることが望ましい。【００１４】
従来の金属電極−半導体層−金属電極の構造を有する双方向ダイオードとしては、特許文献３に開示された構成がある。この双方向ダイオードは、上部電極（ＴｉＮ）−半導体（Ｓｉ）−下部電極（ＴｉＮ／Ｐｔ）の積層構造を有している。【００１５】
しかし、特許文献３に開示される従来の双方向ダイオードの構成では、オン／オフ電流比を大きくできないという課題がある。これは、ダイオードにおける半導体層（Ｓｉ）の膜厚が均一であり、これに起因して、双方向ダイオードを流れる電流は、半導体層全面を流れるため、オフ電流が小さくできず、オン／オフ電流比も大きくできないと考えられる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００６−２０３０９８号公報
【特許文献２】特許第３９１３２５８号公報
【特許文献３】特開２００７−３１１７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ところで、バリスタは電極間に挟まれた材料の結晶粒界の特性により整流し得る素子である。しかしながら、双方向に対称で非線形な電流・電圧特性を有する電流制御素子としてバリスタを用いたクロスポイント型のメモリセルアレイでは、製造工程中の熱履歴に左右されて特性にバラツキが生じる可能性があり、場合によっては、過電流により、抵抗変化型素子が破壊される課題がある。【００１８】
一方、抵抗変化素子の消費電力を低下させ、抵抗変化現象を容易に開始させるためには抵抗変化素子の微細化が必要という課題がある。抵抗変化素子と電流制御素子とが分離されてビアなどで接続された構造では、抵抗変化素子のみを微細化することは可能ではある。しかし、不揮発性半導体記憶素子の集まりから構成される不揮発性半導体記憶装置の高密度化という観点では適切とはいい難い。一方、抵抗変化素子と電流制御素子を直接積層させた素子構造では、抵抗変化素子の微細化に合わせて電流制御素子も微細化する必要がある。しかし、単純に電流制御素子の微細化を行うと、素子面積が減少して十分なオン電流を確保することが難しくなる。また、オン電流を確保するために高電圧を印加すると、電流制御素子が発熱してショートすることも懸念される。さらに、クロスポイント型のメモリセルアレイにおいては、非選択のメモリセルへの漏れ電流を小さくし、読み出し時のマージンを大きくするためには、メモリセルに用いられる電流制御素子について、高電圧領域のオン電流と低電圧領域でのオフ電流との比（オン／オフ電流比）を大きくすることが望ましく、オフ電流の低減も同時に必要となる。【００１９】
そこで、本発明は、微細化しても十分なオン電流を確保できるとともに、漏れ電流を小さくするために高いオン／オフ電流比を持つ双方向型の電流制御素子と高速動作が可能なバイポーラ型の抵抗変化素子とを備えた不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明に係る不揮発性半導体記憶素子の一形態は、第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備え、前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の第１の半導体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部とを覆う第２の半導体層を有する。なお、前記第２の半導体層は、前記第１電流制御素子電極、前記第１の半導体層および前記第２電流制御素子電極の各々の側面の全面を覆うサイドウォール形状としてもよい。【００２１】
なお、本発明に係る不揮発性半導体記憶素子は、以上のようなＭＳＭダイオードから構成される電流制御素子と抵抗変化素子とで構成されるだけでなく、ＭＩＭ（金属−絶縁体−金属）ダイオードから構成される電流制御素子と抵抗変化素子とで構成されてもよい。【００２２】
また、本発明は、上記不揮発性半導体記憶素子を備える不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法として、実現することもできる。
【発明の効果】
【００２３】
本発明の不揮発性半導体記憶素子および不揮発性半導体記憶装置を構成する双方向型の電流制御素子は、第１電流制御素子電極、第１の半導体層および第２電流制御素子電極の側面を覆う第２の半導体層を設けた構造を備えるので、電流制御素子の実効面積（電流が流れる経路における断面積）が抵抗変化素子よりも大きくなり、印加電圧が高い状態（オン状態）での電流（オン電流）を大きくすることが可能である。特に、不揮発性半導体記憶素子のサイズの微細化においても電流（オン電流）を確保することが可能となり、不揮発性半導体記憶素子の集まりから構成される不揮発性半導体記憶装置の高密度化においても安定した動作を確保できる効果を持つ。
【図面の簡単な説明】
【００２４】
【図１Ａ】図１Ａは、本発明の実施の形態１に係る不揮発性半導体記憶素子の構成例を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態１の変形例に係る不揮発性半導体記憶素子の構成例を示す断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態１の別の変形例に係る不揮発性半導体記憶素子の構成例を示す断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態１の別の変形例に係る不揮発性半導体記憶素子の構成例を示す断面図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態１の別の変形例に係る不揮発性半導体記憶素子の構成例を示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態１の不揮発性半導体記憶素子の製造方法の最初の工程（基板上に抵抗変化素子を構成する電極および抵抗変化層を成膜する工程）を示す図である。
【図２Ｂ】図２Ｂは、図２Ａの工程に続く、抵抗変化素子を所望の形状に加工する工程を示す図である。
【図２Ｃ】図２Ｃは、図２Ｂの工程に続く、抵抗変化素子および基板上に保護層を形成する工程を示す図である。
【図２Ｄ】図２Ｄは、図２Ｃの工程に続く、エッチバックにより抵抗変化素子の端面のみに保護層をサイドウォール形状に形成する工程を示す図である。
【図２Ｅ】図２Ｅは、図２Ｄの工程に続く、層間絶縁層を形成する工程を示す図である。
【図２Ｆ】図２Ｆは、図２Ｅの工程に続く、電流制御素子を構成する電極および第１の半導体層を成膜する工程を示す図である。
【図２Ｇ】図２Ｇは、図２Ｆの工程に続く、電流制御素子を所望の形状に加工する工程を示す図である。
【図２Ｈ】図２Ｈは、図２Ｇの工程に続く、第２の半導体層材料を成膜する工程を示す図である。
【図２Ｉ】図２Ｉは、図２Ｈの工程に続く、第２の半導体層を形成する工程を示す図である。
【図３】図３は、本発明の実施の形態１で特性を評価するために用いた電流制御素子を示す図である。図３の（ａ）はその電流制御素子の断面図であり、図３の（ｂ）はその電流制御素子の上面図である。
【図４】図４は、計算機シミュレーションによって計算した、実施の形態１に係る電流制御素子の電流−電圧特性の関係を表す図である。
【図５】図５は、計算機シミュレーションによって計算した、実施の形態１に係る電流制御素子のＩＳｉｄｅ／ＩＮｅｔ電流比の素子サイズ依存性を表す図である。
【図６】図６は、電流制御素子を構成する半導体層の電流−電圧特性の組成依存性を表す図である。
【図７Ａ】図７Ａは、実施の形態２の不揮発性半導体記憶装置の平面図である。
【図７Ｂ】図７Ｂは、図７Ａに示す２Ａ−２Ａ’線の断面図である。
【図７Ｃ】図７Ｃは、図７Ａに示す２Ｂ−２Ｂ’線の断面図である。
【図８Ａ】図８Ａは、実施の形態２に係る不揮発性半導体記憶装置の製造方法の最初の工程における不揮発性半導体記憶装置の断面図（能動素子が形成された基板上に、第１電極、抵抗変化層、第２電極を形成した状態での断面図）である。
【図８Ｂ】図８Ｂは、図８Ａの工程に続く工程における不揮発性半導体記憶装置の断面図（所望の形状に加工して抵抗変化素子を形成した状態での断面図）である。
【図８Ｃ】図８Ｃは、図８Ｂの工程に続く工程における不揮発性半導体記憶装置の断面図（層間絶縁層を抵抗変化素子以外に形成した状態での断面図）である。
【図８Ｄ】図８Ｄは、図８Ｃの工程に続く工程における不揮発性半導体記憶装置の断面図（コンタクトホールを設けた導体用の第２層間絶縁層を形成した状態での断面図）である。
【図８Ｅ】図８Ｅは、図８Ｄの工程に続く工程における不揮発性半導体記憶装置の断面図（埋め込み導体を形成した状態での断面図）である。
【図８Ｆ】図８Ｆは、図８Ｅの工程に続く工程における不揮発性半導体記憶装置の断面図（ＣＭＰにより不要な埋め込み導体を除去した状態での断面図）である。
【図８Ｇ】図８Ｇは、図８Ｆの工程に続く工程における不揮発性半導体記憶装置の断面図（第１電流制御素子電極、第１の半導体層、第２電流制御素子電極を積層した状態での断面図）である。
【図８Ｈ】図８Ｈは、図８Ｇの工程に続く工程における不揮発性半導体記憶装置の断面図（所望の形状に加工して電流制御素子を形成した状態での断面図）である。
【図８Ｉ】図８Ｉは、図８Ｈの工程に続く工程における不揮発性半導体記憶装置の断面図（第２の半導体層を形成した状態での断面図）である。
【図８Ｊ】図８Ｊは、図８Ｉの工程に続く工程における不揮発性半導体記憶装置の断面図（電流制御素子の第１電流制御素子電極の側面と第２電流制御素子電極の側面を接続する第２の半導体層を形成した状態での断面図）である。
【図８Ｋ】図８Ｋは、図８Ｊの工程に続く工程における不揮発性半導体記憶装置の断面図（第３層間絶縁層を形成した状態での断面図）である。
【図８Ｌ】図８Ｌは、図８Ｋの工程に続く工程における不揮発性半導体記憶装置の断面図（第２電流制御素子電極上に上層電極配線を形成した状態での断面図）である。
【図９Ａ】図９Ａは、実施の形態３の不揮発性半導体記憶装置の平面図である。
【図９Ｂ】図９Ｂは、図９Ａに示す３Ａ−３Ａ’線の断面図である。
【図９Ｃ】図９Ｃは、図９Ａに示す３Ｂ−３Ｂ’線の断面図である。
【図１０Ａ】図１０Ａは、実施の形態３に係る不揮発性半導体記憶装置の製造方法の最初の工程における不揮発性半導体記憶装置の断面図（能動素子が形成された基板上に第１電流制御素子電極、第１の半導体層、第２電流制御素子電極を積層した状態での断面図）である。
【図１０Ｂ】図１０Ｂは、図１０Ａの工程に続く工程における不揮発性半導体記憶装置の断面図（所望の形状に加工して電流制御素子を形成した状態での断面図）である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの工程に続く工程における不揮発性半導体記憶装置の断面図（第２の半導体層を形成した状態での断面図）である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの工程に続く工程における不揮発性半導体記憶装置の断面図（電流制御素子の第１電流制御素子電極の側面と第２電流制御素子電極の側面を接続する第２の半導体層を形成した状態での断面図）である。
【図１０Ｅ】図１０Ｅは、図１０Ｄの工程に続く工程における不揮発性半導体記憶装置の断面図（層間絶縁層を電流制御素子以外に形成した状態での断面図）である。
【図１０Ｆ】図１０Ｆは、図１０Ｅの工程に続く工程における不揮発性半導体記憶装置の断面図（第１電極、抵抗変化層、第２電極を形成した状態での断面図）である。
【図１０Ｇ】図１０Ｇは、図１０Ｆの工程に続く工程における不揮発性半導体記憶装置の断面図（所望の形状に加工して抵抗変化素子を形成した状態での断面図）である。
【図１０Ｈ】図１０Ｈは、図１０Ｇの工程に続く工程における不揮発性半導体記憶装置の断面図（第２層間絶縁層を形成した状態での断面図）である。
【図１０Ｉ】図１０Ｉは、図１０Ｈの工程に続く工程における不揮発性半導体記憶装置の断面図（第２電極上に上層電極配線を形成した状態での断面図）である。
【図１１】図１１は、従来の一般的な抵抗変化型の不揮発性半導体記憶素子の構成例を示す図である。
【発明を実施するための形態】
【００２５】
（本発明の概要）
本発明に係る不揮発性半導体記憶素子の一形態は、第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備え、前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の第１の半導体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部とを覆う第２の半導体層を有する。前記第２の半導体層は、前記第１電流制御素子電極、前記第１の半導体層および前記第２電流制御素子電極の各々の側面の全面を覆うサイドウォール形状としてもよい。
【００２６】
これにより、本発明の不揮発性半導体記憶素子を構成する双方向型の電流制御素子は、第１電流制御素子電極、第１の半導体層および第２電流制御素子電極の側面に接続された第２の半導体層を設けた構造を備えるので、印加電圧が高い状態（オン状態）での電流（オン電流）を大きくすることが可能であり、特に、素子サイズの微細化においても電流（オン電流）を確保することが可能となり、不揮発性半導体記憶素子の集まりから構成される不揮発性半導体記憶装置の高密度化においても安定した動作を確保できる効果を持つ。
【００２７】
ここで、前記第１の半導体層は、窒化シリコン、酸化タンタル、アルミナまたはチタニアで構成され、前記第２の半導体層は、窒化シリコン、酸化タンタル、アルミナまたはチタニアで構成されてもよい。特に、前記第１の半導体層および前記第２の半導体層は、窒素不足型窒化シリコンで構成されてもよい。このとき、前記第１の半導体層を構成する窒素不足型窒化シリコンをＳｉＮｚと表記し、前記第２の半導体層を構成する窒素不足型窒化シリコンをＳｉＮｗと表記する場合に、ｚ≧ｗの関係が成り立つのが好ましい。
【００２８】
このような第２の半導体層の材料構成により、窒素不足がより多い第２の半導体層への電流量が増加すると考えられる。従って、不揮発性半導体記憶素子を微細化する場合でも、電流制御素子全体としてのオン電流を増加させることが可能となる。
【００２９】
なお、前記抵抗変化層は、積層された第１の遷移金属酸化物層と第２の遷移金属酸化物層とから構成されてもよい。このとき、前記第２の遷移金属酸化物層の酸素不足度が、前記第１の遷移金属酸化物層の酸素不足度よりも小さくなるように構成したり、前記第１の遷移金属酸化物層を構成する遷移金属と前記第２の遷移金属酸化物層を構成する遷移金属とが同一の遷移金属となるように構成したり、前記第２の遷移金属酸化物層を構成する遷移金属と前記第２の遷移金属酸化物層を構成する遷移金属とが異なるように構成してもよい。
【００３０】
また、本発明に係る不揮発性半導体記憶装置の一形態は、基板と、前記基板上にストライプ形状に形成された下層電極配線と、前記下層電極配線と立体的に交差する、ストライプ形状に形成された上層電極配線と、前記下層電極配線と前記上層電極配線との各交点に形成された複数の不揮発性半導体素子とを備える。
【００３１】
これにより、微細化しても十分なオン電流を確保できるとともに、漏れ電流を小さくするために高いオン／オフ電流比を持つ双方向型の電流制御素子と高速動作が可能なバイポーラ型の抵抗変化素子とを備えた不揮発性半導体記憶素子から構成されるクロスポイント型のメモリセルアレイが実現される。
【００３２】
また、本発明に係る不揮発性半導体記憶素子の製造方法の一形態は、第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と第１の半導体層と第２の半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、基板上にストライプ形状の下層電極配線を形成する工程と、前記下層電極配線上に前記第１電極を形成する工程と、前記第１電極上に前記抵抗変化層を形成する工程と、前記抵抗変化層上に前記第２電極を形成する工程と、前記基板の上面、ならびに、前記第１電極、前記抵抗変化層および前記第２電極の側面を覆うように層間絶縁層を形成する工程と、前記第２電極上に平面形状の前記第１電流制御素子電極を形成する工程と、前記第１電流制御素子電極上に平面形状の前記第１の半導体層を形成する工程と、前記第１の半導体層上に平面形状の前記第２電流制御素子電極を形成する工程と、前記第２電流制御素子電極の上面および側面、ならびに前記第１の半導体層および前記第１電流制御素子電極の側面に第２の半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部とを覆う前記第２の半導体層を形成する工程と、前記第２電流制御素子電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程とを含む。
【００３３】
これらの製造工程により、不揮発性半導体記憶装置の微細化を可能とするとともに、特性の安定化を図ることが可能となる。また、電流制御素子が抵抗変化層の上に直接積層され、抵抗変化素子の側端面に保護層が設けられているために、層間絶縁層の形成時に抵抗変化層の酸化を抑制できる。
【００３４】
また、本発明に係る不揮発性半導体記憶装置の別の製造方法は、第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と第１の半導体層と第２の半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、基板上にストライプ形状の下層電極配線を形成する工程と、前記下層電極配線上に平面形状の前記第１電流制御素子電極を形成する工程と、前記第１電流制御素子電極上に平面形状の前記第１の半導体層を形成する工程と、前記第１の半導体層上に平面形状の前記第２電流制御素子電極を形成する工程と、前記第２電流制御素子電極の上面および側面、ならびに前記第１の半導体層および前記第１電流制御素子電極の側面に第２の半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部を覆う前記第２の半導体層を形成する工程と、前記第２電流制御素子電極上に前記第１電極を形成する工程と、前記第１電極上に前記抵抗変化層を形成する工程と、前記抵抗変化層上に前記第２電極を形成する工程と、前記第２電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程とを含む。
【００３５】
これらの製造工程により、不揮発性半導体記憶装置の微細化を可能とするとともに、特性の安定化を図ることが可能となる。また、抵抗変化素子が電流制御素子の直接上側に積層されるので、第２の半導体層が保護層の役割も兼ねることができる。従って、プロセスの簡略化が図れる。
【００３６】
なお、本発明に係る不揮発性半導体記憶素子は、以上のようなＭＳＭダイオードから構成される電流制御素子と抵抗変化素子とで構成されるだけでなく、ＭＩＭ（金属−絶縁体−金属）ダイオードから構成される電流制御素子と抵抗変化素子とで構成されてもよい。
【００３７】
（実施の形態）
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００３８】
また、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００３９】
（実施の形態１）
図１Ａは、本発明の実施の形態１に係る抵抗変化型の不揮発性半導体記憶素子１００の構成例を示した断面図である。
【００４０】
図１Ａに示すように本実施の形態１の抵抗変化型の不揮発性半導体記憶素子１００は、基板１０１と、第１電極１０２と、第２電極１０４と、それら２つの電極（第１電極１０２、第２電極１０４）に挟持された抵抗変化層１０３と、層間絶縁層１０５と、平面形状の第１電流制御素子電極１０６と、平面形状の第２電流制御素子電極１０８と、それら２つの電極（第１電流制御素子電極１０６、第２電流制御素子電極１０８）に挟持された平面形状の第１の半導体層１０７と、第１電流制御素子電極１０６と第１の半導体層１０７および第２電流制御素子電極１０８の各々の側面を覆う第２の半導体層１０９から構成される。ここで、「平面形状」とは、平板の形状を意味する。第１電流制御素子電極１０６、第２電流制御素子電極１０８、第１の半導体層１０７は、各々、基板１０１の主面に対して平行に形成されている。
【００４１】
なお、図１Ａでは、第２の半導体層１０９は、第１電流制御素子電極１０６と第１の半導体層１０７と第２電流制御素子電極１０８の各々の側面の全面を覆っているが、第１の半導体層１０７の側面と、第１電流制御素子電極１０６および第２電流制御素子電極１０８の側面の少なくとも一部とを覆うとしてもよい。たとえば、図１Ｅに示されるように、第２の半導体層１０９は、第２電流制御素子電極１０８の側面を覆わないが、第１の半導体層１０７の側面および第１電流制御素子電極１０６の側面を覆う構造であってもよい。なお、図１Ｅに示される不揮発性半導体記憶素子は、図１Ａに示される不揮発性半導体記憶素子と比べ、第２の半導体層１０９が第２電流制御素子電極１０８の側面を覆っていない点だけが異なる。
【００４２】
また、基板１０１および層間絶縁層１０５は、不揮発性半導体記憶素子１００の必須の構成要素ではない。
【００４３】
つまり、本実施の形態における不揮発性半導体記憶素子１００は、主要部として、抵抗変化素子１２１と電流制御素子１２２とで構成される。抵抗変化素子１２１は、第１電極１０２と抵抗変化層１０３と第２電極１０４とで構成され、第１電極１０２と第２電極１０４との間に印加される電気パルスの極性に応じて抵抗値が変化する素子である。電流制御素子１２２は、抵抗変化素子１２１と電気的に接続され、双方向に電流を流す（双方向型の）非線形の電流・電圧特性を有する素子であり、平面形状の第１電流制御素子電極１０６と、平面形状の第１の半導体層１０７と、平面形状の第２電流制御素子電極１０８とがこの順で積層された構成を有するとともに、第１の半導体層の側面と、第１電流制御素子電極１０６および第２電流制御素子電極１０８の側面の少なくとも一部とを覆う第２の半導体層１０９を有する。
【００４４】
ここで、抵抗変化層１０３としては、ペロブスカイト型の金属酸化物や、典型金属または遷移金属の酸化物等を用いることができる。具体的には、抵抗変化薄膜を構成するための抵抗変化材料としては、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３（０＜ｘ＜１）、ＴｉＯ２、ＮｉＯｘ（０＜ｘ＜１）、ＺｒＯｘ（０＜ｘ＜２）、ＦｅＯｘ（０＜ｘ＜１．５）、ＣｕＯｘ（０＜ｘ＜１）、ＡｌＯｘ（０＜ｘ＜１．５）、ＴａＯｘ（０＜ｘ＜２．５）等や、これらの置換体、または、これらの混合物や積層構造物等が挙げられる。勿論、抵抗変化材料は、これらの抵抗変化材料に限定されることはない。
【００４５】
なお、本発明に係る不揮発性半導体記憶素子は、図１Ａに示される構造に限定されるものではなく、図１Ｂ〜図１Ｄに示される構造であってもよい。図１Ｂに示される不揮発性半導体記憶素子１００ａでは、抵抗変化層１０３は、第１の遷移金属酸化物層１０３ａと第２の遷移金属酸化物層１０３ｂとが積層されている。本実施の形態においては、その一例として、第１の遷移金属酸化物層１０３ａは第１のタンタル酸化物層で構成され、第２の遷移金属酸化物層１０３ｂは第２のタンタル酸化物層で構成されている。つまり、第１の遷移金属酸化物層１０３ａを構成する遷移金属と第２の遷移金属酸化物層１０３ｂを構成する遷移金属とは、同一の遷移金属である。ここで、第２のタンタル酸化物層の酸素含有率は、第１のタンタル酸化物層の酸素含有率よりも大きくなっている。言い換えると、第２のタンタル酸化物層の酸素不足度は、第１のタンタル酸化物層の酸素不足度よりも小さい。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、このとき、酸素含有率（Ｏ／（Ｔａ＋Ｏ））は７１．４％、酸素不足度は０％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４％より小さい。酸素不足度は、例えばＴａＯ１．５の場合、（２．５−１．５）／２．５＝４０％となる。
【００４６】
上記した酸素不足型の第１のタンタル酸化物層と、第１のタンタル酸化物よりも酸素含有率が大きい（言い換えると、酸素不足度が小さい）第２のタンタル酸化物層による積層構造を抵抗変化層１０３として用いることにより、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性半導体記憶素子を得ることができる。このことについては関連出願として、出願人が既に出願している、国際公開２００８／１４９４８４号（特許文献４）に詳細に説明されている。本実施の形態においては、タンタル酸化物を用いる場合、第１の遷移金属酸化物層１０３ａとして、第１タンタル酸化物層の組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、且つ、第２の遷移金属酸化物層１０３ｂとして、第２タンタル酸化物層の組成をＴａＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１０３の抵抗値を安定して高速に変化させることが確認できている。この場合、第２タンタル酸化物層の膜厚は、１〜８ｎｍが好ましい。つまり、第１のタンタル酸化物の酸素含有率は、４４〜６６ａｔｍ％、第２のタンタル酸化物層の酸素含有率は、６８〜７１ａｔｍ％とした。
【００４７】
なお、抵抗変化層１０３を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１の遷移金属酸化物層１０３ａとして、第１ハフニウム酸化物層の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の遷移金属酸化物層１０３ｂとして、第２ハフニウム酸化物層の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１０３の抵抗値を安定して高速に変化させることが確認できている。この場合、第２ハフニウム酸化物層の膜厚は、３〜４ｎｍが好ましい。また、ジルコニウム酸化物を用いる場合、第１の遷移金属酸化物層１０３ａとして、第１ジルコニウム酸化物層の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の遷移金属酸化物層１０３ｂとして、第２ジルコニウム酸化物層の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１０３の抵抗値を安定して高速に変化させることが確認できている。この場合、第２ジルコニウム酸化物層の膜厚は、１〜５ｎｍが好ましい。
【００４８】
さらに、第１の遷移金属酸化物層１０３ａを構成する第１の遷移金属と、第２の遷移金属酸化物層１０３ｂを構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、第２の遷移金属酸化物層１０３ｂは、第１の遷移金属酸化物層１０３ａよりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に第１電極１０２および第２電極１０４間に印加された電圧は、第２の遷移金属酸化物層１０３ｂにより多くの電圧が分配され、第２の遷移金属酸化物層１０３ｂ中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層１０３ｂ中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層１０３ａに、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１０３ｂにチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第２の遷移金属酸化物層１０３ｂに、第１の遷移金属酸化物層１０３ａより標準電極電位が低い金属の酸化物を配置することにより、第２の遷移金属酸化物層１０３ｂ中でより酸化還元反応が発生しやすくなる。
【００４９】
また、第２電極１０４は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の遷移金属酸化物層１０３ｂを構成する遷移金属と比べて標準電極電位がより高い材料で構成するのが好ましい。白金やイリジウムの標準電極電位は約１．２ｅＶとなる。一般に標準電極電位は、酸化しやすさの一つの指標であり、この値が高ければ酸化されにくく、低ければ酸化されやすいことを意味する。電極と抵抗変化層との標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくいことから、酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしているのではないかと推測される。タンタルの酸化・還元のしやすさを示す標準電極電位は−０．６ｅＶなので、白金やイリジウムの標準電極電位よりも低いことから、白金やイリジウムから構成される第２電極１０４と抵抗変化層１０３との界面で、抵抗変化層１０３の酸化・還元反応が起こり、酸素の授受が行われて、抵抗変化現象が発現する。以上により、第２電極１０４と第２の遷移金属酸化物層１０３ｂの界面近傍の第２の遷移金属酸化物層１０３ｂ中において、酸化還元反応が発生しやすくなり、安定した抵抗変化現象が得られる。
【００５０】
なお、本発明に係る不揮発性半導体記憶素子は、本実施の形態の別の変形例として図１Ｃに示す不揮発性半導体記憶素子１００ｂのように、抵抗変化素子１２１と電流制御素子１２２の上下の位置関係を入れ替えた素子構造であってもよい。
【００５１】
さらに、本発明に係る不揮発性半導体記憶素子は、図１Ｄに示す不揮発性半導体記憶素子１００ｃのように、第２電流制御素子電極と第１電極とを同一材料で（一つの共有電極１１０として）形成することにより、両機能を共有する構造であってもよい。
【００５２】
次に、電流制御素子１２２を構成する材料について説明する。本実施の形態では、電流制御素子１２２を構成する第１の半導体層１０７および第２の半導体層１０９には窒素不足型シリコン窒化膜を用い、第１電流制御素子電極１０６および第２電流制御素子電極１０８には、タンタル窒化物を用いた。ここで、窒素不足型シリコン窒化膜とは、化学量論的な組成を有するシリコン窒化膜と比較して窒素の含有量（原子比：総原子数に占める窒素原子数の割合）が少ないシリコン窒化膜をいう。第１の半導体層１０７を構成する窒素不足型窒化シリコンをＳｉＮｚと表記し、第２の半導体層１０９を構成する窒素不足型窒化シリコンをＳｉＮｗと表記する場合に、ｚ≧ｗの関係が成り立つ。
【００５３】
窒素不足型シリコン窒化膜の成膜には、例えば、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いる。そして、典型的な成膜条件として、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を０〜４０％とし、ＤＣパワーを１００〜１３００Ｗとした上で、シリコン窒化膜の厚さが５〜２０ｎｍとなるように成膜時間を調節する。
【００５４】
ここで、タンタル窒化物の仕事関数は４．６ｅＶと、シリコンの電子親和力３．８ｅＶより十分高いので、第１の半導体層１０７および第２の半導体層１０９と第１電流制御素子電極１０６および第２電流制御素子電極１０８との界面でショットキーバリアが形成される。第１電流制御素子電極１０６および第２電流制御素子電極１０８がともにタンタル窒化物から構成される本構成では、電流制御素子１２２は双方向型のＭＳＭ（金属−半導体−金属）ダイオードとして機能する。
【００５５】
次に、以上のように構成された本実施の形態の不揮発性半導体記憶素子１００の製造方法を、図２Ａ〜図２Ｉに従って説明する。まず、基板１０１上に第１電極１０２、抵抗変化層１０３、第２電極１０４を順次形成する（図２Ａ）。例えば、第１電極１０２にはＴａＮを、抵抗変化層１０３には酸素不足型タンタル酸化物を、第２電極１０４にはＩｒを形成する。各層の膜厚は、例えば、第１電極１０２は２０ｎｍ、抵抗変化層１０３は３０ｎｍ、第２電極１０４は３０ｎｍである。
【００５６】
続いて、第１電極１０２、抵抗変化層１０３、第２電極１０４を所定の形状にドライエッチングによりパターニングする（図２Ｂ）。
【００５７】
続いて、保護層材料１１１ａを抵抗変化素子１２１および基板１０１上に成膜する。具体的には、保護層材料１１１ａとしてＳｉ３Ｎ４を反応性スパッタにより成膜する。保護層材料１１１ａの膜厚は、例えば、２００ｎｍである。このとき、例えば、多結晶シリコンターゲットを使用し、典型的な成膜条件として、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を６７〜９０％とし、ＤＣパワーを１００〜１３００Ｗとする（図２Ｃ）。
【００５８】
その後、エッチバックにより不要な保護層材料１１１ａを除去し、抵抗変化素子１２１の側端面に保護層１１１を形成する（図２Ｄ）。
【００５９】
その後、基板１０１の上面を覆い、かつ、保護層１１１を介して、第１電極１０２、抵抗変化層１０３および第２電極１０４の各々の側面を覆うように層間絶縁層１０５を形成するとともに、第２電極１０４と層間絶縁層の上面が同一となるようにＣＭＰ（化学機械研磨）プロセスにより研磨処理を行う（図２Ｅ）。層間絶縁層１０５としては、例えば、酸化シリコンを用いることができる。保護層１１１を導入することにより、研磨がオーバー傾向に進行して抵抗変化層１０３の端面が露出した場合でも、図２Ｆで図示される次工程で第１電流制御素子電極１０６を成膜した場合でも、抵抗変化素子１２１の短絡を防ぐことが可能である。
【００６０】
次に、層間絶縁層１０５および第２電極１０４上に、第１電流制御素子電極１０６、第１の半導体層１０７、第２電流制御素子電極１０８を順次形成する（図２Ｆ）。第１電流制御素子電極１０６および第２電流制御素子電極１０８は、例えば膜厚２０ｎｍの窒化タンタルを反応性スパッタで形成する。第１の半導体層１０７は、反応性スパッタリング法により窒素不足型シリコン窒化膜で形成する。第１の半導体層１０７の膜厚は、例えば、５〜２０ｎｍである。
【００６１】
そして、ドライエッチングプロセスにより、第１電流制御素子電極１０６、第１の半導体層１０７、第２電流制御素子電極１０８を所望の形状に加工する（図２Ｇ）。
【００６２】
続いて、第２の半導体層１０９を構成する窒素不足型シリコン窒化膜１０９ａを素子全面（つまり、露出している上面）に成膜する（図２Ｈ）。窒素不足型シリコン窒化膜１０９ａの膜厚は、例えば、２０ｎｍである。
【００６３】
最後に、不要な部分の第２の半導体層１０９を異方性エッチングプロセスにより除去することにより、第１電流制御素子電極１０６、第１の半導体層１０７および第２電流制御素子電極１０８の側面を覆い、かつ、第１電流制御素子電極１０６、第１の半導体層１０７および第２電流制御素子電極１０８の側面に接続された第２の半導体層１０９を形成する（図２Ｉ）。
【００６４】
以上の製造方法により製造された本実施の形態における不揮発性半導体記憶素子１００では、不揮発性半導体記憶素子１００を構成する双方向型の電流制御素子１２２は、第１電流制御素子電極１０６、第１の半導体層１０７および第２電流制御素子電極１０８の側面を覆う第２の半導体層１０９を設けた構造を備えるので、電流制御素子１２２の実効面積（電流が流れる経路における断面積）を抵抗変化素子１２１よりも大きくすることが可能となる。よって、本実施の形態における不揮発性半導体記憶素子１００では、印加電圧が高い状態（オン状態）での電流（オン電流）を大きくすることが可能であり、特に、素子サイズの微細化においても電流（オン電流）を確保することが可能となり、不揮発性半導体記憶素子の集まりから構成される不揮発性半導体記憶装置の高密度化においても安定して動作させることができる。
【００６５】
次に、本実施の形態の双方向型の電流制御素子１２２についてその特性について説明する。なお、本実施の形態では、電流制御素子１２２の特性を得るために、不揮発性半導体記憶素子１００のうち、基板１０１上に置かれた電流制御素子１２２のみの構造を持つ図３で図示した電流制御素子１２２を用いて評価を行った。図３の（ａ）および（ｂ）は、それぞれ、その評価用の電流制御素子１２２の断面図および上面図である。
【００６６】
ここでは、評価用の電流制御素子１２２、つまり、第１電流制御素子電極１０６、第１の半導体層１０７および第２電流制御素子電極１０８の側端面に第２の半導体層１０９が設けられた電流制御素子のＩ−Ｖ（電流−電圧）特性を評価した。第１の半導体層１０７および第２の半導体層１０９として膜厚２０ｎｍのＳｉＮ０．３を、第１電流制御素子電極１０６として膜厚２０ｎｍのＴａＮを、第２電流制御素子電極１０８として膜厚５０ｎｍのＴａＮを用いた。
【００６７】
図４は、このような評価用の電流制御素子１２２を用いて計算機シミュレーションによって計算した、本発明に係る電流制御素子１２２の電流−電圧特性を示す図である。ここでは、このような双方向型の電流制御素子１２２では、電圧の印加方向に対する電圧−電流特性は対称であるため、正方向に電圧を印加したときの結果だけを示している。なお、計算機シミュレーションでは、図３に示されるように、第１の半導体層１０７の直径Ｗを０．４２μｍ、第２の半導体層１０９の厚みΔＬを０．０８μｍとして計算している。図４では、第１の半導体層１０７のみを流れる電流（ＩＮｅｔ）の計算値、第２の半導体層１０９（つまり、サイドウォール部）のみを流れる電流（ＩＳｉｄｅ）の計算値および、両者の和（ＩＮｅｔ＋Ｓｉｄｅ）の結果を表示している。なお、図４において、縦軸の電流（Ｉ）は任意単位で対数表示している。
【００６８】
図４に示すように、オン領域１．５〜２Ｖにおいて、ＩｓｉｄｅはＩＮｅｔの約１／３の値であり、ＯＮ電流の確保に第２の半導体層１０９は効果的である。さらに、ＩＳｉｄｅは、オフ領域（０〜０．５Ｖ）で急速に減少している。従って、本実施の形態のように第２の半導体層１０９を端面に備えた構造の電流制御素子１２２のオン領域での電流値とオフ領域での電流値の比、ＩＯＮ／ＩＯＦＦ比も向上することが期待できる。図４の結果から、第２の半導体層１０９を持つ構造の電流制御素子１２２の２Ｖおよび０．３Ｖでの電流値から算出した電流比：ＩＯＮ／ＩＯＦＦ比は１４５０である。他方、第２の半導体層１０９を持たない電流制御素子の２Ｖおよび０．３Ｖでの電流値ＩＮｅｔの比である電流比：ＩＯＮ／ＩＯＦＦ比は１１６７である。第２の半導体層１０９を設けることにより、ＩＯＮ／ＩＯＦＦ比は２４％向上することがわかる。
【００６９】
また、ＩＳｉｄｅ／ＩＮｅｔ電流比の素子サイズ（第１の半導体層１０７の直径Ｗ）依存性を計算した。図５にその結果を示す。第２の半導体層１０９の厚さΔＬを０．０８μｍと一定とした場合、素子サイズＷが減少するに従って、ＩＳｉｄｅ／ＩＮｅｔ電流比が増加することが推定される。しかも、Ｗ＝０．２２μｍの場合、オン領域であるＶ＝１．９ＶにおいてＩＳｉｄｅ／ＩＮｅｔ電流比は０．８７と非常に高い値であり、素子の微細化が進むに従って、第２の半導体層１０９の電流値が重要となる。
【００７０】
さらに、電流制御素子１２２のＩ−Ｖ特性は窒素不足型シリコン窒化膜の組成に依存している。図６にＳｉＮｘから構成される膜厚１０ｎｍの半導体層とＴａＮなる一対の電極を備えた電流制御素子のＩ（電流）−Ｖ（電圧）特性の評価結果を示す。図６ではｘ＝０．３、０．７、０．８の場合を図示している。また、図６では、便宜上、印加電圧の極性が負である場合のＩ−Ｖ特性の図示を省略しており、縦軸は、電流密度を任意単位でリニアで示している。図６に示すように、窒素組成ｘを０．３から０．７にすることにより、導通状態となる電圧が３Ｖ程度大きくなることがわかる。ＳｉＮｘは窒素含有率が低いほど低電圧で導通状態となることから、電流制御素子の第２の半導体層１０９を構成する第２の半導体層である窒素不足型シリコン窒化膜（ＳｉＮｗと表記する）の窒素含有率：ｗが、第１の半導体層（ＳｉＮｚと表記する）の窒素含有率：ｚよりも小さい場合には、より多くの電流が流れると推測される。従って、電流制御素子の微細化を図る際には、第２の半導体層の窒素含有率を低くすることにより、十分なオン電流を確保することが可能となる。
【００７１】
以上から分かるように、本実施の形態における双方向型の電流制御素子１２２では、微細な電流制御素子１２２においても十分なオン電流を確保することが可能となる。
【００７２】
なお、本実施の形態では、抵抗変化素子１２１として、遷移金属酸化物層の上下を金属電極で挟んだ構造を有するものの場合について説明したが、本発明はこれに限定されない。たとえば、抵抗変化素子として、相変化メモリに用いられる抵抗変化素子や、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いられるＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）などを用いても良い。
【００７３】
また、本実施の形態の不揮発性半導体記憶素子１００では、第１電極１０２にはＴａＮを、第２電極１０４にはＩｒである場合について説明を行っている。しかし、第１電極１０２にＩｒを、第２電極１０４にＴａＮをそれぞれ使用することも可能である。この場合、第１電流制御素子電極１０６と第２電極１０４とを共用させることが可能である。
【００７４】
なお、本実施の形態では、抵抗変化素子１２１上に電流制御素子１２２が形成されている構造について説明を行っている。しかし、電流制御素子１２２上に抵抗変化素子１２１を形成した構造においても本発明が有効であることは明らかである。
【００７５】
また、本実施の形態における抵抗変化素子１２１では、側端面に保護層１１１を設けているために、層間絶縁層１０５の形成時に、酸素不足型金属酸化物で構成される抵抗変化層１０３の酸化を抑制できる点で、本発明は有効である。
【００７６】
（実施の形態２）
図７Ａ〜図７Ｃは、本発明の実施の形態２に係る不揮発性半導体記憶装置２００の構成を説明する断面図を示す。この不揮発性半導体記憶装置２００は、実施の形態１における不揮発性半導体記憶素子１００をマトリクス状に複数配置した構成（メモリセルアレイ）を備える。ただし、不揮発性半導体記憶素子１００を構成している抵抗変化素子２５１と電流制御素子２５２とは、埋め込み導体２３７を介して接続されている点が、実施の形態１での不揮発性半導体記憶素子１００とは異なっている。なお、図７Ａの平面図においては、理解しやすくするために最上層の絶縁保護層（第１層間絶縁層）２２３の一部を切り欠いて示している。図７Ｂは、図７Ａにおける２Ａ−２Ａ’線を矢印方向に見たときの断面図である。なお、図７Ｂでは、図７Ａに示された絶縁保護層（第１層間絶縁層）２２３の図示が省略されている。図７Ｃは図７Ａに示す２Ｂ−２Ｂ’線の断面図である。
【００７７】
本実施の形態の不揮発性半導体記憶装置２００は、基板２１１と、この基板２１１上に形成されたストライプ形状の下層電極配線２１５と、下層電極配線２１５を含む基板２１１上であって、下層電極配線２１５上に配された層間絶縁層２０５と、下層電極配線２１５に接続された複数の抵抗変化素子２５１と、複数の抵抗変化素子２５１の各々の上に形成され、埋め込み導体２３７を介して対応する抵抗変化素子２５１に接続された複数の電流制御素子２５２とを備えている。
【００７８】
そして、各電流制御素子２５２は、本実施の形態では、金属電極体層である、平面形状の第１電流制御素子電極２０６と平面形状の第２電流制御素子電極２０８と、平面形状の第１の半導体層２０７との３層の積層構成と、これらの３層の側面を覆う第２の半導体層２０９とから構成される双方向型の電流制御素子である。なお、本実施の形態２においても、第２の半導体層２０９は、第１電流制御素子電極２０６と第２電流制御素子電極２０８と第１の半導体層２０７の各々の側面の全面を覆うことなく、第１の半導体層２０７の側面と、第１電流制御素子電極２０６および第２電流制御素子電極２０８の側面の少なくとも一部とを覆うとしてもよい。
【００７９】
さらに、本実施の形態の場合には、上部電極２２２が下層電極配線２１５に対して立体的に交差するストライプ形状で第３層間絶縁層２３８上に形成されている。
【００８０】
また、各抵抗変化素子２５１は、第１電極２０２と抵抗変化層２０３と第２電極２０４とで構成される。抵抗変化層２０３としては、酸素不足型のタンタル酸化物、例えばＴａＯｘ（０＜ｘ＜２．５）が抵抗変化特性の安定性や作製の再現性等の面から好ましい。酸素不足型のＴａＯｘは、例えば反応性スパッタリング法によって作製が可能である。この時、抵抗変化層２０３の酸素含有率は、スパッタガス中の酸素流量を調整することで制御が可能である。
【００８１】
なお、図７Ａに示すように、下層電極配線２１５と上部電極２２２とは、抵抗変化素子２５１と電流制御素子２５２とがマトリクス状に形成された領域（記憶部２１７）外まで延在されている。また、図７Ｃのように、上部電極２２２はこのマトリクス領域外で埋め込み導体２２８を介して上層電極配線２３９に接続されている。また、マトリクス領域内では、上部電極２２２が上層電極配線としても機能している。
【００８２】
さらに、本実施の形態においては、基板２１１としてシリコン単結晶基板が用いられ、基板２１１には、トランジスタ等の能動素子２１２を集積した半導体回路が形成されている。図７Ｂでは、能動素子２１２として、ソース領域２１２ａ、ドレイン領域２１２ｂ、ゲート絶縁膜２１２ｃおよびゲート電極２１２ｄから構成されるトランジスタが示されている。ただし、能動素子２１２は、トランジスタだけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
【００８３】
下層電極配線２１５および上層電極配線２３９は、抵抗変化素子２５１および電流制御素子２５２が形成されたマトリクス領域とは異なる領域において、能動素子２１２にそれぞれ接続されている。すなわち、図７Ｂにおいては、下層電極配線２１５は、埋め込み導体２２４、２２５および電極配線２２６を介して能動素子２１２のソース領域２１２ａに接続されている。また、上層電極配線２３９についても、埋め込み導体（図示せず）を介して同様に別の能動素子（図示せず）に接続されている。
【００８４】
下層電極配線２１５は、例えばＴｉ−Ａｌ−Ｎ合金、ＣｕあるいはＡｌを用いてスパッタリング法により成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。また、抵抗変化素子２５１を構成する抵抗変化層２０３は、上記したタンタル酸化物だけでなく、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、またはニオブ酸化膜等の遷移金属酸化物を用いてもよい。また、それらはＣＶＤ法やＡＬＤ法等で形成してもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。
【００８５】
また、層間絶縁層２０５としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ（化学的気相成長法）法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
【００８６】
電流制御素子２５２は、実施の形態１と同様の構成である。即ち、第１電流制御素子電極２０６および第２電流制御素子電極２０８に窒化タンタルを、第１の半導体層２０７および第２の半導体層２０９には窒素不足型シリコン窒化膜を用いる。
【００８７】
次に、図８Ａ〜図８Ｌを用いて本実施の形態の不揮発性半導体記憶装置２００の製造方法について説明する。
【００８８】
図８Ａは、能動素子２１２が形成された基板２１１上に、第１電極２０２、抵抗変化層２０３、第２電極２０４を形成した状態での断面図である。まず、図８Ａに示すように、複数の能動素子２１２、電極配線２２６および層間絶縁層２１３、２１４が形成されている基板２１１上に、下層電極配線２１５を形成する。電極配線２２６については、従来はアルミニウムが主に用いられていたが、最近では微細化しても低抵抗を実現できる銅が主に用いられている。また、層間絶縁層２１３、２１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、電極配線２２６としては、例えば銅を用い、層間絶縁層２１３、２１４としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
【００８９】
なお、下層電極配線２１５は、層間絶縁層２１４中に埋め込み形成されているが、これは以下のようにすれば形成できる。すなわち、層間絶縁層２１４に下層電極配線２１５を埋め込むためのストライプ形状の溝と電極配線２２６に接続するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような溝とコンタクトホールを形成後、下層電極配線２１５となる導体膜を形成した後、例えばＣＭＰを行うことで、図８Ａに示すような形状の下層電極配線２１５を形成することができる。なお、下層電極配線２１５としては、上記したＴｉ−Ａｌ−Ｎ合金材料以外に、例えばＣｕ、Ａｌ、Ｔｉ−Ａｌ合金またはこれらの積層構成を用いてもよい。
【００９０】
次に、下層電極配線２１５を含む基板２１１上に、例えばスパッタ法により第１電極２０２、抵抗変化層２０３、第２電極２０４を形成する。例えば、第１電極２０２にはＴａＮを、抵抗変化層２０３には酸素不足型タンタル酸化物（ＴａＯｘ）を、第２電極２０４にはＩｒを形成する。各層の膜厚は、例えば、第１電極２０２は２０ｎｍ、抵抗変化層２０３は３０ｎｍ、第２電極２０４は３０ｎｍである。本実施の形態では、抵抗変化層２０３は反応性スパッタリング法によりＴａＯｘを堆積する。このようなＴａＯｘ膜は、Ｔａターゲットを用いた酸素ガス雰囲気中で、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ〜３Ｐａとし、Ａｒ／Ｏ２流量を２０ｓｃｃｍ／５ｓｃｃｍ〜２０ｓｃｃｍ／３０ｓｃｃｍとして作製すればよい。なお、成膜方法としては、スパッタリング法に限らず、ＣＶＤ法やＡＬＤ（原子層堆積）法等を用いてもよい。その後、図８Ｂに図示するように、第１電極２０２、抵抗変化層２０３、第２電極２０４をドライエッチングなどのプロセスにより所望の形状に加工して抵抗変化素子２５１を形成する。
【００９１】
そして、図８Ｃに示すように、層間絶縁層２０５を抵抗変化素子２５１以外の領域に形成する。続いて、図８Ｄに示すように、コンタクトホール２３５を設けた導体用の第２層間絶縁層２３６を形成する。層間絶縁層２０５、第２層間絶縁層２３６としては、例えば、酸化シリコンを用いることができる。
【００９２】
実施の形態２では、抵抗変化素子２５１と電流制御素子２５２とが埋め込み導体２３７によって接続されている。このため、図８Ｃの工程で研磨がオーバー気味に進行し抵抗変化層２０３の端面が露出しても図８Ｄの工程で第２層間絶縁層２３６に覆われるために抵抗変化素子２５１と他の構成要素との短絡の恐れがない。従って、実施の形態１で図示した保護層１１１を形成する必要はない。
【００９３】
次に、図８Ｅに示すように、コンタクトホール２３５を含む第２層間絶縁層２３６上に埋め込み導体２３７を形成し、ＣＭＰプロセスを用いて第２層間絶縁層２３６の表面を覆う埋め込み導体のみを除去することで、コンタクトホール２３５中に埋め込み導体２３７を形成する（図８Ｆ）。埋め込み導体としては、例えば、タングステンを用いることができる。
【００９４】
その後、図８Ｇに示すように、第１電流制御素子電極２０６、第１の半導体層２０７、第２電流制御素子電極２０８を、第２層間絶縁層２３６および埋め込み導体２３７上に積層する。本実施の形態では、実施の形態１と同様に、第１電流制御素子電極２０６および第２電流制御素子電極２０８として、例えば膜厚２０ｎｍの窒化タンタル薄膜を、第１の半導体層２０７としては窒素不足型の窒化シリコン薄膜を反応性スパッタリング法によって形成する。第１の半導体層２０７の膜厚は、例えば、５〜２０ｎｍである。そして、図８Ｈに示すように、第１電流制御素子電極２０６、第１の半導体層２０７、第２電流制御素子電極２０８をドライエッチングなどのプロセスにより所望の形状にパターン化し、電流制御素子２５２の本体部を形成する。第１電流制御素子電極２０６および第２電流制御素子電極２０８がともにタンタル窒化物で構成される本構成では、実施の形態１で説明するように、電流制御素子２５２は双方向型のＭＳＭダイオードとして機能する。
【００９５】
その後、図８Ｉに示すように、第２の半導体層２０９を形成するための窒素不足型シリコン窒化膜２０９ａを、電流制御素子２５２および第２層間絶縁層２３６上に全面に形成する。窒素不足型シリコン窒化膜２０９ａの膜厚は例えば２０ｎｍである。そして、窒素不足型シリコン窒化膜２０９ａを異方性エッチングすることにより、図８Ｊに示すように、電流制御素子２５２の第１電流制御素子電極２０６、第１の半導体層２０７および第２電流制御素子電極２０８の側面を覆い、これらの３層の側面に接続された第２の半導体層２０９を形成する。ここで、第２の半導体層２０９は窒素不足型の窒化シリコン薄膜を反応性スパッタリング法によって形成する。図４および図５で説明されるように、素子の微細化に伴って、第２の半導体層２０９を流れる電流量の第１の半導体層２０７を流れる電流量に対する比率が高くなる。従って、不揮発性半導体記憶素子の微細化に伴って予想されるオン電流量の低下に対して本願は有効である。なお、第１の半導体層２０７と第２の半導体層２０９とは同組成でもよい。しかし、第２の半導体層２０９は、第１の半導体層２０７よりも窒素含有率の低い窒素不足型窒化シリコン薄膜を用いることにより、図６からもわかるように、第２の半導体層２０９への電流量が確保されるので、より好ましい実施の形態であると推定される。
【００９６】
最後に、図８Ｋに示すように、第３層間絶縁層２３８を形成した後に、図８Ｌに示すように、第２電流制御素子電極２０８上に上層電極配線２３９を形成する。第３層間絶縁層２３８には、例えば、酸化シリコンを用いることができる。上層電極配線２３９は、下層電極配線２１５と同様な材料を用いることができ、例えば膜厚は２００ｎｍである。
【００９７】
なお、本実施の形態では、第１の半導体層２０７および第２の半導体層２０９としてＳｉＮを用いる電流制御素子の場合について説明したが、本発明はこれに限定されない。例えば、酸化タンタル（ＴａＯ）、アルミナ（ＡｌＯ）あるいはチタニア（ＴｉＯ）を用いてもよい。ＴａＯを用いる場合には、例えばＴａ膜を成膜した後、ドライ熱酸化法、ウエット熱酸化法、プラズマ酸化法あるいは反応性スパッタリング方式により直接ＴａＯｘ膜を形成する方法等、いずれの方法でもよい。このとき、第１の半導体層２０７および第２の半導体層２０９は、同一の材料で構成されてもよいし、異なる材料で構成されてもよい。たとえば、第１の半導体層２０７がＳｉＮで構成され、第２の半導体層２０９が酸化タンタル（ＴａＯ）で構成されていてもよい。
【００９８】
また、上層電極配線２３９は、抵抗変化素子２５１と電流制御素子２５２とがマトリクス状に形成された領域外で上部電極２２２に接続するように形成されているが、この上層電極配線２３９についても、下層電極配線２１５と同様な材料を用いることができる。そして、この上層電極配線２３９を形成するときに、埋め込み導体２２８も同時に形成し、この埋め込み導体２２８を介して電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。この後、上部電極２２２および上層電極配線２２７を覆う絶縁保護層２２３を形成することで、図７Ａに示すような不揮発性半導体記憶装置２００を製造することができる。
【００９９】
上記の製造方法により製造された本実施の形態における不揮発性半導体記憶装置２００では、不揮発性半導体記憶装置２００を構成する双方向型の電流制御素子２５２は、第１電流制御素子電極２０６、第１の半導体層２０７および第２電流制御素子電極２０８の側面を覆う第２の半導体層２０９を設けた構造を備えるので、電流制御素子２５２の実効面積（電流が流れる経路における断面積）を抵抗変化素子２５１よりも大きくすることが可能となる。よって、本実施の形態における不揮発性半導体記憶装置２００では、印加電圧が高い状態（オン状態）での電流（オン電流）を大きくすることが可能であり、特に、素子サイズの微細化においても電流（オン電流）を確保することが可能となり、不揮発性半導体記憶素子の集まりから構成される不揮発性半導体記憶装置の高密度化においても安定して動作させることができる。
【０１００】
つまり、本実施の形態の不揮発性半導体記憶装置２００を構成する電流制御素子２５２は、第１電流制御素子電極２０６、第１の半導体層２０７および第２電流制御素子電極２０８の側面を覆う第２の半導体層２０９を備えている。この第２の半導体層２０９にも電流が流れるために、不揮発性半導体記憶素子を微細化しても、オン電流を確保できる点で有効である。
【０１０１】
また、一般に、ＭＳＭダイオードに印加される電圧が大きくなり、流れる電流が増加すると、ジュール発熱によりＭＳＭダイオードの温度が上昇する（オン領域）。ＭＳＭダイオードの電流密度は、温度が上昇すると指数関数的に増加する。これが更なる温度上昇を引き起こし、限界温度に達するとショートなどの故障に至るが、このショートが発生する箇所は、最も放熱効率の悪い、双方向ダイオード中心部で発生する。
【０１０２】
これに対して、本実施の形態における双方向型の電流制御素子２５２では、電流制御素子２５２の端面に第２の半導体層２０９を設けているために、電流制御素子２５２と第３層間絶縁層２３８との密着性も良く、電流制御素子２５２から第３層間絶縁層２３８への放熱が行われやすく、双方向型の電流制御素子２５２全体の温度上昇が抑えられる。
【０１０３】
（実施の形態３）
図９Ａ〜図９Ｃは、本発明の実施の形態３に係る不揮発性半導体記憶装置３００の構成を説明する断面図を示す。この不揮発性半導体記憶装置３００は、実施の形態１の変形例として図１Ｃに示した素子を複数個配列し、クロスポイントアレイ状の装置としたものである。なお、図９Ａの平面図においては、理解しやすくするために最上層の絶縁保護層（第１層間絶縁層）３２３の一部を切り欠いて示している。図９Ｂは、図９Ａにおける３Ａ−３Ａ’線を矢印方向に見たときの断面図である。なお、図９Ｂでは、図９Ａに示された絶縁保護層（第１層間絶縁層）３２３の図示が省略されている。図９Ｃは図９Ａに示す３Ｂ−３Ｂ’線の断面図である。
【０１０４】
本実施の形態３と実施の形態１および２との差異は、抵抗変化素子３５１と電流制御素子３５２が埋め込み導体を介さずに直接接続されている点と、抵抗変化素子と電流制御素子の配置の上下関係が異なる点である。
【０１０５】
つまり、本実施の形態の不揮発性半導体記憶装置３００は、基板３１１と、この基板３１１上に形成されたストライプ形状の下層電極配線３１５と、下層電極配線３１５を含む基板３１１上であって、下層電極配線３１５上に配された層間絶縁層３０５と、下層電極配線３１５に接続された複数の電流制御素子３５２と、複数の電流制御素子３５２の各々の上に形成され、対応する電流制御素子３５２に接続された複数の抵抗変化素子３５１とを備えている。
【０１０６】
そして、各電流制御素子３５２は、本実施の形態では、金属電極体層である、平面形状の第１電流制御素子電極３０６と平面形状の第２電流制御素子電極３０８と、平面形状の第１の半導体層３０７との３層の積層構成と、第１電流制御素子電極３０６と第２電流制御素子電極３０８および第１の半導体層３０７の各々の側面を覆う第２の半導体層３０９と、から構成される双方向型の電流制御素子である。なお、第２の半導体層３０９は、第１の半導体層３０７の側面と、第１電流制御素子電極３０６および第２電流制御素子電極３０８の側面の少なくとも一部とを覆うとしてもよい。
【０１０７】
さらに、本実施の形態の場合には、上部電極３２２が下層電極配線３１５に対して立体的に交差するストライプ形状で第２層間絶縁層３３６上に形成されている。
【０１０８】
また、各抵抗変化素子３５１は、第１電極３０２と抵抗変化層３０３と第２電極３０４とで構成される。
【０１０９】
なお、図９Ａに示すように、下層電極配線３１５と上部電極３２２とは、抵抗変化素子３５１と電流制御素子３５２とがマトリクス状に形成された領域（記憶部３１７）外まで延在されている。また、図９Ｃのように、上部電極３２２はこのマトリクス領域外で埋め込み導体３２８を介して上層電極配線３３９に接続されている。また、マトリクス領域内では、上部電極３２２が上層電極配線としても機能している。
【０１１０】
さらに、本実施の形態においては、基板３１１としてシリコン単結晶基板が用いられ、基板３１１には、トランジスタ等の能動素子３１２を集積した半導体回路が形成されている。図９Ｂでは、能動素子３１２として、ソース領域３１２ａ、ドレイン領域３１２ｂ、ゲート絶縁膜３１２ｃおよびゲート電極３１２ｄから構成されるトランジスタが示されている。ただし、能動素子３１２は、トランジスタだけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
【０１１１】
下層電極配線３１５および上層電極配線３３９は、抵抗変化素子３５１および電流制御素子３５２が形成されたマトリクス領域とは異なる領域において、能動素子３１２にそれぞれ接続されている。すなわち、図９Ｂにおいては、下層電極配線３１５は、埋め込み導体３２４、３２５および電極配線３２６を介して能動素子３１２のソース領域３１２ａに接続されている。また、上層電極配線３３９についても、埋め込み導体（図示せず）を介して同様に別の能動素子（図示せず）に接続されている。
【０１１２】
なお、各構成要素の材料については、実施の形態２と同様であるので、説明を省略する。
【０１１３】
以上のように、実施の形態３の不揮発性半導体記憶装置３００では、抵抗変化素子３５１を電流制御素子３５２の直接上側に積層させた構造になっており、第２の半導体層３０９が実施の形態１の保護層１１１の役割も兼ねることができる。従って、製造プロセスの簡略化が図れる。
【０１１４】
図１０Ａ〜図１０Ｉに、本実施の形態の不揮発性半導体記憶装置３００の製造プロセスを示す。実施の形態２との差異は、埋め込み導体を形成する工程が無いことと、抵抗変化素子と電流制御素子を形成する順序が逆である点である。以下、実施の形態２との相違点を中心に、本実施の形態の不揮発性半導体記憶装置３００の製造プロセスを説明する。
【０１１５】
図１０Ａは、能動素子３１２が形成された基板３１１上に、第１電流制御素子電極３０６、第１の半導体層３０７、第２電流制御素子電極３０８を形成した状態での断面図である。まず、図１０Ａに示すように、複数の能動素子３１２、電極配線３２６および層間絶縁層３１３、３１４が形成されている基板３１１上に、第１電流制御素子電極３０６、第１の半導体層３０７、第２電流制御素子電極３０８を積層する。本実施の形態では、実施の形態１と同様に、第１電流制御素子電極３０６および第２電流制御素子電極３０８として窒化タンタル薄膜を、第１の半導体層３０７としては窒素不足型の窒化シリコン薄膜を反応性スパッタリング法によって形成する。第１電流制御素子電極３０６および第２電流制御素子電極３０８の膜厚は例えば２０ｎｍ、第１の半導体層３０７の膜厚は例えば３０ｎｍである。
【０１１６】
そして、図１０Ｂに示すように、第１電流制御素子電極３０６、第１の半導体層３０７、第２電流制御素子電極３０８をドライエッチングなどのプロセスにより所望の形状にパターン化し、電流制御素子３５２の本体部を形成する。第１電流制御素子電極３０６および第２電流制御素子電極３０８がともにタンタル窒化物から構成される本構成では、実施の形態１で説明するように、電流制御素子３５２は双方向型のＭＳＭダイオードとして機能する。
【０１１７】
その後、図１０Ｃに示すように、第２の半導体層３０９を形成するための窒素不足型シリコン窒化膜３０９ａを、電流制御素子３５２および第２層間絶縁層３３６上に全面に形成する。窒素不足型シリコン窒化膜３０９ａの膜厚は例えば２０ｎｍである。そして、それらを異方性エッチングすることにより、図１０Ｄに示すように、電流制御素子３５２の第１電流制御素子電極３０６、第１の半導体層３０７および第２電流制御素子電極３０８の３層の各々の側面を覆い、これら３層の側面に接続された第２の半導体層３０９を形成する。ここで、第２の半導体層３０９は窒素不足型の窒化シリコン薄膜を反応性スパッタリング法によって形成する。図４および図５で説明されるように、不揮発性半導体記憶素子の微細化に伴って、第２の半導体層３０９を流れる電流量の、第１の半導体層３０７を流れる電流量に対する比率が高くなる。従って、不揮発性半導体記憶素子の微細化に伴って予想されるオン電流量の低下に対して本願は有効である。
【０１１８】
そして、図１０Ｅに示すように、層間絶縁層３０５（例えば、酸化シリコン）を形成した後に、図１０Ｆに示すように、層間絶縁層３０５および第２電流制御素子電極３０８上に、例えばスパッタ法により第１電極３０２、抵抗変化層３０３、第２電極３０４を形成する。例えば、第１電極３０２にはＴａＮを、抵抗変化層３０３には酸素不足型タンタル酸化物（ＴａＯｘ）を、第２電極３０４にはＩｒを形成する。各層の膜厚は、例えば、第１電極３０２は２０ｎｍ、抵抗変化層３０３は３０ｎｍ、第２電極３０４は３０ｎｍである。
【０１１９】
その後、図１０Ｇに図示するように、第１電極３０２、抵抗変化層３０３、第２電極３０４をドライエッチングなどのプロセスにより所望の形状に加工して抵抗変化素子３５１を形成する。
【０１２０】
そして、図１０Ｈに示すように、第２層間絶縁層３３６を抵抗変化素子３５１以外の領域に形成する。第２層間絶縁層３３６は、例えば、酸化シリコンを用いることができる。続いて、図１０Ｉに示すように、第２電極３０４上に上層電極配線３３９を形成する。上層電極配線３３９としては、例えばアルミニウムを用いることができ、その膜厚は例えば３０ｎｍである。
【０１２１】
なお、上層電極配線３３９は、抵抗変化素子３５１と電流制御素子３５２とがマトリクス状に形成された領域外で上部電極３２２に接続するように形成されているが、この上層電極配線３３９についても、下層電極配線３１５と同様な材料を用いることができる。そして、この上層電極配線３２７を形成するときに、埋め込み導体３２８も同時に形成し、この埋め込み導体３２８を介して電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。この後、上部電極３２２および上層電極配線３２７を覆う絶縁保護層３２３を形成することで、図９Ａに示すような不揮発性半導体記憶装置３００を製造することができる。
【０１２２】
上記の製造方法により製造された本実施の形態における不揮発性半導体記憶装置３００では、不揮発性半導体記憶装置３００を構成する双方向型の電流制御素子３５２は、第１電流制御素子電極３０６、第１の半導体層３０７および第２電流制御素子電極３０８の側面を覆う第２の半導体層３０９を設けた構造を備えるので、電流制御素子３５２の実効面積（電流が流れる経路における断面積）を抵抗変化素子３５１よりも大きくすることが可能となる。よって、本実施の形態における不揮発性半導体記憶装置３００では、印加電圧が高い状態（オン状態）での電流（オン電流）を大きくすることが可能であり、特に、素子サイズの微細化においても電流（オン電流）を確保することが可能となり、不揮発性半導体記憶装置の集まりから構成される不揮発性半導体記憶装置の高密度化においても安定して動作させることができる。
【０１２３】
つまり、本実施の形態の不揮発性半導体記憶装置３００の電流制御素子３５２は、第１電流制御素子電極３０６、第１の半導体層３０７および第２電流制御素子電極３０８の側面を覆う第２の半導体層３０９を備えている。この第２の半導体層３０９にも電流が流れるために、不揮発性半導体記憶素子を微細化してもオン電流を確保できる点で有効である。
【０１２４】
さらに、本実施の形態における電流制御素子３５２では、第２の半導体層３０９を電流制御素子３５２の側端面に設けることにより、電流制御素子３５２と層間絶縁層３０５との密着性が向上する。このため、電流制御素子３５２でのオン電流による発熱を、より効率的に層間絶縁層３０５に逃がすことができる。
【０１２５】
以上、本発明に係る不揮発性半導体記憶素子および不揮発性半導体記憶装置について、実施の形態１〜３に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。例えば、実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態における任意の構成要素を組み合わせて得られる形態も本発明に含まれる。
【０１２６】
たとえば、上記実施の形態では、電流制御素子１２２は、ＭＳＭ（金属−半導体−金属）ダイオードで構成されたが、これに代えて、ＭＩＭ（金属−絶縁体−金属）ダイオードで構成されてもよい。絶縁体としては、例えば、ＳｉＯ２等で構成される。
【０１２７】
つまり、本発明に係る不揮発性半導体記憶素子の一形態は、（１）第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、（２）前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備える。そして、前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の絶縁体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う半導体層を有してもよい。
【０１２８】
このような不揮発性半導体記憶素子を構成する双方向型の電流制御素子は、第１電流制御素子電極、絶縁体層および第２電流制御素子電極の側面に接続された半導体層を設けた構造を備えるので、印加電圧が高い状態（オン状態）での電流（オン電流）を大きくすることが可能であり、特に、素子サイズの微細化においても電流（オン電流）を確保することが可能となり、不揮発性半導体記憶素子の集まりから構成される不揮発性半導体記憶装置の高密度化においても安定した動作を確保できる効果を持つ。
【０１２９】
なお、このような不揮発性半導体記憶素子の製造方法の一つは、（１）基板上にストライプ形状の下層電極配線を形成する工程と、（２）前記下層電極配線上に前記第１電極を形成する工程と、（３）前記第１電極上に前記抵抗変化層を形成する工程と、（４）前記抵抗変化層上に前記第２電極を形成する工程と、（５）前記基板の上面、ならびに、前記第１電極、前記抵抗変化層および前記第２電極の側面を覆うように層間絶縁層を形成する工程と、（６）前記第２電極上に平面形状の前記第１電流制御素子電極を形成する工程と、（７）前記第１電流制御素子電極上に平面形状の前記絶縁体層を形成する工程と、（８）前記絶縁体層上に平面形状の前記第２電流制御素子電極を形成する工程と、（９）前記第２電流制御素子電極の上面および側面、ならびに前記絶縁体層および前記第１電流制御素子電極の側面に半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う前記半導体層を形成する工程と、（１０）前記第２電流制御素子電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程とを含む。
【０１３０】
また、他の製造方法は、（１）基板上にストライプ形状の下層電極配線を形成する工程と、（２）前記下層電極配線上に平面形状の前記第１電流制御素子電極を形成する工程と、（３）前記第１電流制御素子電極上に平面形状の前記絶縁体層を形成する工程と、（４）前記絶縁体層上に平面形状の前記第２電流制御素子電極を形成する工程と、（５）前記第２電流制御素子電極の上面および側面、ならびに前記絶縁体層および前記第１電流制御素子電極の側面に半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う前記半導体層を形成する工程と、（６）前記第２電流制御素子電極上に前記第１電極を形成する工程と、（７）前記第１電極上に前記抵抗変化層を形成する工程と、（８）前記抵抗変化層上に前記第２電極を形成する工程と、（９）前記第２電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程とを含む。
【０１３１】
いずれの製造方法であっても、ＭＩＭダイオードで構成される電流制御素子と抵抗変化素子とから構成される本発明に係る不揮発性半導体記憶素子を製造することができる。
【産業上の利用可能性】
【０１３２】
本発明は、不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法として、特に、微細化しても、電流制御素子の安定したスイッチング特性を確保することが可能な不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法として、例えば、音楽、画像、情報等のデータを保存するための不揮発性半導体記憶装置を用いる種々の電子機器分野に有用である。
【符号の説明】
【０１３３】
１００、１００ａ、１００ｂ、１００ｃ  不揮発性半導体記憶素子（ＲｅＲＡＭ）
１０１、２１１、３１１  基板
１０２、２０２、３０２  第１電極
１０３、２０３、３０３  抵抗変化層
１０３ａ  第１の遷移金属酸化物層
１０３ｂ  第２の遷移金属酸化物層
１０４、２０４、３０４  第２電極
１０５、２０５、３０５  層間絶縁層
１０６、２０６、３０６  第１電流制御素子電極
１０７、２０７、３０７  第１の半導体層
１０８、２０８、３０８  第２電流制御素子電極
１０９、２０９、３０９  第２の半導体層
１０９ａ、２０９ａ、３０９ａ  窒素不足型シリコン窒化膜
１１０  共有電極
１１１  保護層
１１１ａ  保護層材料
１２１、２５１、３５１  抵抗変化素子
１２２、２５２、３５２  電流制御素子
２００、３００    不揮発性半導体記憶装置
２１２、３１２    能動素子
２１２ａ、３１２ａ    ソース領域
２１２ｂ、３１２ｂ    ドレイン領域
２１２ｃ、３１２ｃ    ゲート絶縁膜
２１２ｄ、３１２ｄ    ゲート電極
２１３、２１４、３１３、３１４    層間絶縁層
２１５、３１５    下層電極配線
２１７、３１７    記憶部
２２２、３２２    上部電極
２２３、３２３    絶縁保護層（第１層間絶縁層）
２２４、２２５、２２８、３２４、３２５、３２８    埋め込み導体
２２６、３２６    電極配線
２２７、３２７    上層電極配線（第１上層電極配線）
２３５    コンタクトホール
２３６、３３６    第２層間絶縁層
２３７、３３７    埋め込み導体
２３８    第３層間絶縁層
２３９、３３９    上層電極配線
【図１Ａ】
2013001742.tif 000003
【図１Ｂ】
2013001742.tif 000004
【図１Ｃ】
2013001742.tif 000005
【図１Ｄ】
2013001742.tif 000006
【図１Ｅ】
2013001742.tif 000007
【図２Ａ】
2013001742.tif 000008
【図２Ｂ】
2013001742.tif 000009
【図２Ｃ】
2013001742.tif 000010
【図２Ｄ】
2013001742.tif 000011
【図２Ｅ】
2013001742.tif 000012
【図２Ｆ】
2013001742.tif 000013
【図２Ｇ】
2013001742.tif 000014
【図２Ｈ】
2013001742.tif 000015
【図２Ｉ】
2013001742.tif 000016
【図３】
2013001742.tif 000017
【図４】
2013001742.tif 000018
【図５】
2013001742.tif 000019
【図６】
2013001742.tif 000020
【図７Ａ】
2013001742.tif 000021
【図７Ｂ】
2013001742.tif 000022
【図７Ｃ】
2013001742.tif 000023
【図８Ａ】
2013001742.tif 000024
【図８Ｂ】
2013001742.tif 000025
【図８Ｃ】
2013001742.tif 000026
【図８Ｄ】
2013001742.tif 000027
【図８Ｅ】
2013001742.tif 000028
【図８Ｆ】
2013001742.tif 000029
【図８Ｇ】
2013001742.tif 000030
【図８Ｈ】
2013001742.tif 000031
【図８Ｉ】
2013001742.tif 000032
【図８Ｊ】
2013001742.tif 000033
【図８Ｋ】
2013001742.tif 000034
【図８Ｌ】
2013001742.tif 000035
【図９Ａ】
2013001742.tif 000036
【図９Ｂ】
2013001742.tif 000037
【図９Ｃ】
2013001742.tif 000038
【図１０Ａ】
2013001742.tif 000039
【図１０Ｂ】
2013001742.tif 000040
【図１０Ｃ】
2013001742.tif 000041
【図１０Ｄ】
2013001742.tif 000042
【図１０Ｅ】
2013001742.tif 000043
【図１０Ｆ】
2013001742.tif 000044
【図１０Ｇ】
2013001742.tif 000045
【図１０Ｈ】
2013001742.tif 000046
【図１０Ｉ】
2013001742.tif 000047
【図１１】
2013001742.tif 000048
【手続補正書】
【提出日】平成24年11月28日(2012.11.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、
前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備え、
前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の第１の半導体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、基板の主面に平行方向から見て、前記第１の半導体層の側面と、前記第１電流制御素子電極の側面の少なくとも一部および前記第２電流制御素子電極の側面の少なくとも一部とに第２の半導体層を有する
不揮発性半導体記憶素子。
【請求項２】
前記第２の半導体層は、前記第１の半導体の側面と、前記第１電流制御素子電極の側面の一部および前記第２電流制御素子電極の側面の一部とを覆う形状である
請求項１に記載の不揮発性半導体記憶素子。
【請求項３】
前記第１の半導体層は、窒化シリコン、酸化タンタル、アルミナまたはチタニアで構成され、
前記第２の半導体層は、窒化シリコン、酸化タンタル、アルミナまたはチタニアで構成される
請求項１または２に記載の不揮発性半導体記憶素子。
【請求項４】
前記第１の半導体層および前記第２の半導体層は、窒素不足型窒化シリコンで構成される
請求項３に記載の不揮発性半導体記憶素子。
【請求項５】
前記第１の半導体層を構成する窒素不足型窒化シリコンをＳｉＮｚと表記し、前記第２の半導体層を構成する窒素不足型窒化シリコンをＳｉＮｗと表記する場合に、
ｚ≧ｗ
の関係が成り立つ
請求項４に記載の不揮発性半導体記憶素子。
【請求項６】
前記抵抗変化層は、積層された第１の遷移金属酸化物層と第２の遷移金属酸化物層とから構成される
請求項１〜５のいずれか１項に記載の不揮発性半導体記憶素子。
【請求項７】
前記第２の遷移金属酸化物層の酸素不足度は、前記第１の遷移金属酸化物層の酸素不足度よりも小さい
請求項６に記載の不揮発性半導体記憶素子。
【請求項８】
前記第１の遷移金属酸化物層を構成する遷移金属と前記第２の遷移金属酸化物層を構成する遷移金属とは、同一の遷移金属である
請求項６または７に記載の不揮発性半導体記憶素子。
【請求項９】
前記第２の遷移金属酸化物層を構成する遷移金属と前記第２の遷移金属酸化物層を構成する遷移金属とは異なる
請求項６または７に記載の不揮発性半導体記憶素子。
【請求項１０】
基板と、
前記基板上にストライプ形状に形成された下層電極配線と、
前記下層電極配線と立体的に交差する、ストライプ形状に形成された上層電極配線と、
前記下層電極配線と前記上層電極配線との各交点に形成された請求項１〜９のいずれか１項に記載の複数の不揮発性半導体記憶素子と
を備える不揮発性半導体記憶装置。
【請求項１１】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と第１の半導体層と第２の半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記基板の上面、ならびに、前記第１電極、前記抵抗変化層および前記第２電極の側面を覆うように層間絶縁層を形成する工程と、
前記第２電極上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記第１の半導体層を形成する工程と、
前記第１の半導体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記第１の半導体層および前記第１電流制御素子電極の側面に第２の半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部とを覆う前記第２の半導体層を形成する工程と、
前記第２電流制御素子電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【請求項１２】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と第１の半導体層と第２の半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記第１の半導体層を形成する工程と、
前記第１の半導体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記第１の半導体層および前記第１電流制御素子電極の側面に第２の半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部を覆う前記第２の半導体層を形成する工程と、
前記第２電流制御素子電極上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記第２電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【請求項１３】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、
前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備え、
前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の絶縁体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う半導体層を有する
不揮発性半導体記憶素子。
【請求項１４】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と絶縁体層と半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記基板の上面、ならびに、前記第１電極、前記抵抗変化層および前記第２電極の側面を覆うように層間絶縁層を形成する工程と、
前記第２電極上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記絶縁体層を形成する工程と、
前記絶縁体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記絶縁体層および前記第１電流制御素子電極の側面に半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う前記半導体層を形成する工程と、
前記第２電流制御素子電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【請求項１５】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と絶縁体層と半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記絶縁体層を形成する工程と、
前記絶縁体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記絶縁体層および前記第１電流制御素子電極の側面に半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う前記半導体層を形成する工程と、
前記第２電流制御素子電極上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記第２電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【手続補正書】
【提出日】平成25年3月21日(2013.3.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、
前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備え、
前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の第１の半導体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、基板の主面に平行方向から見て、前記第１の半導体層の側面と、前記第１電流制御素子電極の側面の少なくとも一部および前記第２電流制御素子電極の側面の少なくとも一部とに第２の半導体層を有する
不揮発性半導体記憶素子。
【請求項２】
前記第２の半導体層は、前記第１の半導体の側面と、前記第１電流制御素子電極の側面の一部および前記第２電流制御素子電極の側面の一部とを覆う形状である
請求項１に記載の不揮発性半導体記憶素子。
【請求項３】
前記第１の半導体層は、窒化シリコン、酸化タンタル、アルミナまたはチタニアで構成され、
前記第２の半導体層は、窒化シリコン、酸化タンタル、アルミナまたはチタニアで構成される
請求項１または２に記載の不揮発性半導体記憶素子。
【請求項４】
前記第１の半導体層および前記第２の半導体層は、窒素不足型窒化シリコンで構成される
請求項３に記載の不揮発性半導体記憶素子。
【請求項５】
前記第１の半導体層を構成する窒素不足型窒化シリコンをＳｉＮｚと表記し、前記第２の半導体層を構成する窒素不足型窒化シリコンをＳｉＮｗと表記する場合に、
ｚ≧ｗ
の関係が成り立つ
請求項４に記載の不揮発性半導体記憶素子。
【請求項６】
前記抵抗変化層は、積層された第１の遷移金属酸化物層と第２の遷移金属酸化物層とから構成される
請求項１〜５のいずれか１項に記載の不揮発性半導体記憶素子。
【請求項７】
前記第２の遷移金属酸化物層の酸素不足度は、前記第１の遷移金属酸化物層の酸素不足度よりも小さい
請求項６に記載の不揮発性半導体記憶素子。
【請求項８】
前記第１の遷移金属酸化物層を構成する遷移金属と前記第２の遷移金属酸化物層を構成する遷移金属とは、同一の遷移金属である
請求項６または７に記載の不揮発性半導体記憶素子。
【請求項９】
前記第２の遷移金属酸化物層を構成する遷移金属と前記第２の遷移金属酸化物層を構成する遷移金属とは異なる
請求項６または７に記載の不揮発性半導体記憶素子。
【請求項１０】
基板と、
前記基板上にストライプ形状に形成された下層電極配線と、
前記下層電極配線と立体的に交差する、ストライプ形状に形成された上層電極配線と、
前記下層電極配線と前記上層電極配線との各交点に形成された請求項１〜９のいずれか１項に記載の複数の不揮発性半導体記憶素子と
を備える不揮発性半導体記憶装置。
【請求項１１】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と第１の半導体層と第２の半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記基板の上面、ならびに、前記第１電極、前記抵抗変化層および前記第２電極の側面を覆うように層間絶縁層を形成する工程と、
前記第２電極上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記第１の半導体層を形成する工程と、
前記第１の半導体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記第１の半導体層および前記第１電流制御素子電極の側面に第２の半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部とを覆う前記第２の半導体層を形成する工程と、
前記第２電流制御素子電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【請求項１２】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と第１の半導体層と第２の半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記第１の半導体層を形成する工程と、
前記第１の半導体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記第１の半導体層および前記第１電流制御素子電極の側面に第２の半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記第１の半導体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面の少なくとも一部を覆う前記第２の半導体層を形成する工程と、
前記第２電流制御素子電極上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記第２電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【請求項１３】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、
前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備え、
前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の絶縁体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う半導体層を有する
不揮発性半導体記憶素子。
【請求項１４】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と絶縁体層と半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記基板の上面、ならびに、前記第１電極、前記抵抗変化層および前記第２電極の側面を覆うように層間絶縁層を形成する工程と、
前記第２電極上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記絶縁体層を形成する工程と、
前記絶縁体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記絶縁体層および前記第１電流制御素子電極の側面に半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う前記半導体層を形成する工程と、
前記第２電流制御素子電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【請求項１５】
第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスによって抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、第１電流制御素子電極と絶縁体層と半導体層と第２電流制御素子電極とで構成され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備えた不揮発性半導体記憶素子から構成される不揮発性半導体記憶装置の製造方法であって、
基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線上に平面形状の前記第１電流制御素子電極を形成する工程と、
前記第１電流制御素子電極上に平面形状の前記絶縁体層を形成する工程と、
前記絶縁体層上に平面形状の前記第２電流制御素子電極を形成する工程と、
前記第２電流制御素子電極の上面および側面、ならびに前記絶縁体層および前記第１電流制御素子電極の側面に半導体層を堆積したのちに異方性エッチングすることにより、前記第２電流制御素子電極の上面を露出させるとともに、前記絶縁体層の側面と、前記第１電流制御素子電極および前記第２電流制御素子電極の側面とを覆う前記半導体層を形成する工程と、
前記第２電流制御素子電極上に前記第１電極を形成する工程と、
前記第１電極上に前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記第２電極を形成する工程と、
前記第２電極上に前記下層電極配線に対して立体的に交差するストライプ形状の上層電極配線を形成する工程と
を含む不揮発性半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
上記目的を達成するために、本発明に係る不揮発性半導体記憶素子の一形態は、第１電極と抵抗変化層と第２電極とで構成され、前記第１電極と前記第２電極との間に印加される電気パルスの極性に応じて抵抗値が変化する抵抗変化素子と、前記抵抗変化素子と電気的に接続され、双方向に電流を流す非線形の電流・電圧特性を有する電流制御素子とを備え、前記電流制御素子は、平面形状の第１電流制御素子電極と、平面形状の第１の半導体層と、平面形状の第２電流制御素子電極とがこの順で積層された構成を有するとともに、基板の主面に平行方向から見て、前記第１の半導体層の側面と、前記第１電流制御素子電極の側面の少なくとも一部および前記第２電流制御素子電極の側面の少なくとも一部とに第２の半導体層を有する。なお、前記第２の半導体層は、前記第１の半導体の側面と、前記第１電流制御素子電極の側面の一部および前記第２電流制御素子電極の側面の一部とを覆う形状としてもよい。
【国際調査報告】
2013001742.tif 000049
2013001742.tif 000050
2013001742.tif 000051
2013001742.tif 000052
2013001742.tif 000053
2013001742.tif 000054
2013001742.tif 000055