(57)【要約】  半導体基板の一方の面に、当該一方の面の側から順に、第１絶縁層、柱状結晶状のノンドープのエピタキシャル・ポリシリコン層、第２絶縁層、および、半導体層が形成され、前記第２絶縁層を介して前記ノンドープのエピタキシャル・ポリシリコン層に臨む前記半導体層の位置に、高周波トランジスタが形成されている、高周波半導体装置。
2013118618.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方の面に、当該一方の面の側から順に、第１絶縁層、柱状結晶状のノンドープのエピタキシャル・ポリシリコン層、第２絶縁層、および、半導体層が形成され、
前記第２絶縁層を介して前記ノンドープのエピタキシャル・ポリシリコン層に臨む前記半導体層の位置に、高周波トランジスタが形成されている、
高周波半導体装置。
【請求項２】
前記半導体基板と前記高周波トランジスタとの間に介在し、不純物がドープされて低抵抗化されたドープド・エピタキシャル・ポリシリコン層が、前記第１絶縁層と前記柱状結晶状のノンドープのエピタキシャル・ポリシリコン層との間に形成され、
前記ドープド・エピタキシャル・ポリシリコン層をグランド電位に接続するための接続構造を有する、
請求項１に記載の高周波半導体装置。
【請求項３】
前記半導体層の、前記第２絶縁層と反対の側に、第１層間絶縁膜と、グランド電極層を含む第１配線層が積層され、
前記グランド電極層は、コンタクトプラグを介して、前記ドープド・エピタキシャル・ポリシリコン層と電気的に接続されている、
請求項２に記載の高周波半導体装置。
【請求項４】
前記半導体基板から、前記第１絶縁層および前記ドープド・エピタキシャル・ポリシリコン層を通って前記ノンドープのエピタキシャル・ポリシリコン層に達する放熱孔が形成され、当該放熱孔の内壁に、前記第１絶縁層より熱伝導率が高い熱結合部材が形成されている、
請求項１に記載の高周波半導体装置。
【請求項５】
前記高周波トランジスタで発生した熱を、前記半導体基板の多層配線層内を通って逃がす伝熱のために、当該多層配線層内で第２層目以降の配線層を用いて形成され、回路または素子の配線として用いられる他の導電部材に非接続なダミー配線部をさらに有する、
請求項１に記載の高周波半導体装置。
【請求項６】
多層配線層が形成された前記半導体基板の面に絶縁性の支持基板が貼られ、
前記支持基板に、受動素子が形成されている、
請求項１に記載の高周波半導体装置。
【請求項７】
前記高周波トランジスタはアンテナスイッチ素子である、
請求項１に記載の高周波半導体装置。
【請求項８】
前記柱状結晶状のノンドープのエピタキシャル・ポリシリコン層の厚さが４５μｍ以上で、前記第２絶縁層の厚さが０．１μｍ以上、０．５μｍ以下である、
請求項１に記載の高周波半導体装置。
【請求項９】
半導体基板上に、第１絶縁層、不純物がドープされて低抵抗化されたドープド・エピタキシャル・ポリシリコン層、柱状結晶状のノンドープのエピタキシャル・ポリシリコン層、第２絶縁層、および、半導体層を、この順に積層させ、
前記半導体層にチャネル領域が形成される高周波トランジスタを形成し、
当該高周波トランジスタに対しコンタクトプラグを介して接続される電極層を、前記半導体基板の多層配線層内に形成し、
前記ドープド・エピタキシャル・ポリシリコン層をグランド電位に接続させるための接続構造を形成する、
高周波半導体装置の製造方法。
【請求項１０】
前記ドープド・エピタキシャル・ポリシリコン層と前記柱状結晶状のノンドープのエピタキシャル・ポリシリコン層のうち、少なくともノンドープのエピタキシャル・ポリシリコン層を、１０００℃以上の温度でエピタキシャル成長技術を用いて形成する、
請求項９に記載の高周波半導体装置の製造方法。
【請求項１１】
前記グランド電位の接地構造の形成では、
前記半導体層の、前記チャネル領域以外の領域から前記ドープド・エピタキシャル・ポリシリコン層に達する第１コンタクトプラグを予め形成し、
前記高周波トランジスタに対してコンタクトプラグと電極層の形成する際に、前記第１コンタクトプラグ上に接続する第２コンタクトプラグと、当該第２コンタクトプラグ上に接続するグランド電極層を形成する、
請求項９に記載の高周波半導体装置の製造方法。
【請求項１２】
前記半導体基板を、前記多層配線層が形成された面の側から支持基板と貼り合わせ、
貼り合わせ後の前記半導体基板の裏面から当該半導体基板を薄層化し、
薄層化後の前記半導体基板の裏面から、前記ドープド・エピタキシャル・ポリシリコン層に達する放熱孔を形成し、
形成した前記放熱孔内の側壁に、前記第１絶縁層より熱伝導率が高い熱結合部材を、前記ドープド・エピタキシャル・ポリシリコン層および前記柱状結晶状のノンドープのエピタキシャル・ポリシリコン層と前記半導体基板とに接触させて形成する、
請求項１０に記載の高周波半導体装置の製造方法。
【請求項１３】
前記放熱孔を側壁が順テーパーなるとように形成し、
薄層化した前記半導体基板の裏面から前記多層配線層にかけて、配線を外部端子側へ引き出すための接続孔を、側壁が逆テーパーとなるように形成し、
前記放熱孔と前記接続孔の内部の側壁に絶縁膜を形成して、当該絶縁膜が、順テーパーの前記放熱孔の側壁から除去され、逆テーパーの前記接続孔の側壁に残るように異方性エッチングを行い、
前記絶縁膜が除去された前記放熱孔の側壁に設ける前記熱結合部材としての導電膜と、前記接続孔の内底面から側壁に残された前記絶縁膜上を通って前記半導体基板の裏面側に達する接続膜と、を同時に形成する、
請求項１２に記載の高周波半導体装置の製造方法。
【請求項１４】
前記高周波トランジスタで発生した熱を、前記多層配線層を通って逃がす伝熱のために、当該多層配線内に、回路または素子の配線として用いられる他の導電部材に非接続なダミー配線部を形成する、
請求項１０に記載の高周波半導体装置の製造方法。
【請求項１５】
前記半導体基板に、前記高周波トランジスタおよび多層配線層を形成し、
支持基板に、受動素子を含む多層配線層を形成し、
前記半導体基板の多層配線層と、前記支持基板の多層配線層とが電気的に接続されるように、前記半導体基板と前記支持基板とを貼り合わせる、
請求項１０に記載の高周波半導体装置の製造方法。
【請求項１６】
前記高周波トランジスタはアンテナスイッチ素子である、
請求項１０に記載の高周波半導体装置の製造方法。
【請求項１７】
前記柱状結晶状のノンドープのエピタキシャル・ポリシリコン層を、厚さが４５μｍ以上となるようにエピタキシャル成長させ、
前記第２絶縁層を、厚さが０．１μｍ以上、０．５μｍ以下となるように成膜する、
請求項１０に記載の高周波半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示技術は、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）型の素子構造を有する高周波トランジスタを含む高周波半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
例えば、携帯電話や無線ＬＡＮなどの無線通信機器の送信および受信、ならびに受信信号等の切り替えなどの高周波信号処理の用途に、高周波トランジスタが広く用いられている。
高周波トランジスタは、高速動作のために、基板との結合容量（寄生容量）が小さいことが求められる。【０００３】
そこで、高周波トランジスタは、消費電力が少なく複雑な回路を簡単に作成できるＧａＡｓのような化合物半導体のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が、以前からよく用いられている。【０００４】
しかし、ＧａＡｓのような化合物半導体系のデバイスは、基板の材料や大口径化の困難さのため、シリコン系のデバイスより材料費が高い。また、無線通信機器の小型化、システムのチップ統合の要請から、シリコン系デバイスで形成されている周辺回路と一体化して形成する要求が高まっている。【０００５】
例えば、アンテナスイッチを例にとると、アンテナスイッチ用の高周波トランジスタを化合物半導体系ＦＥＴで形成した場合、周辺回路であるＲＦスイッチコントロール用のＣＭＯＳデコーダやＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ  Ｐａｓｓｉｖｅ  Ｄｅｖｉｃｅ）等を別チップで形成することが望ましい。アンテナスイッチ用の高周波トランジスタと周辺回路は、通常、モジュールとして組み込むことが望ましく、両者が別チップの構成だと製造コストが高くなる。【０００６】
そこで、近年、周辺回路として用いられるシリコン系のデバイスであるＣＭＯＳデコーダ回路との混載が可能なＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いたアンテナスイッチ・デバイスの開発が盛んに進められている。
ＳＯＩ基板は、寄生容量を低減できるという利点を有するため、化合物系半導体デバイスと同等な高性能なアンテナスイッチ・デバイスが実現できる。【０００７】
しかしながら、高周波トランジスタの自己発熱に起因した電気特性の低下が生じる。
この自己発熱は、チャネル領域のドレイン端近傍でインパクトイオン化が起こることにより生じる。特に、ＳＯＩ基板に形成された高周波トランジスタは、シリコンよりも熱伝導率が２桁以上低い材料である、例えば、酸化シリコンで支持基板とシリコン層とが分離されている。シリコンの熱伝導率は１４４［Ｗ／（ｍ・ｋ）］であるのに対し、酸化シリコンの熱伝導率は１．１［Ｗ／（ｍ・Ｋ）］）とケタ違いに小さい。【０００８】
従って、チャネル領域で発生した熱が、チャネル直下の領域には逃げ難くなる。このためＳＯＩ型のデバイスは、バルク型のデバイス（基板とチャネル領域との間に基板分離のための酸化シリコン膜がない構造のデバイス）に比べると、デバイス自体が高温になり電気特性が低下する。【０００９】
ＭＯＳトランジスタに関し、例えば下記特許文献１に開示されているような、ＳＯＩ型トランジスタの放熱構造が知られている。この放熱構造では、ＳＯＩ基板における支持基板のトランジスタの裏面箇所に貫通穴を形成して、支持基板の裏面から貫通孔の内壁面および内底面にかけて金属製の熱伝導層を形成している。【００１０】
バイポーラトランジスタに関し、例えば下記特許文献２に開示されているような、ＳＯＩ型トランジスタの他の放熱構造を有する半導体装置が知られている。
この半導体装置では、基板分離絶縁層（第１絶縁層）が形成された支持基板（第１半導体層）に、基板分離絶縁層の側から第２半導体層（Ｎ型半導体層、具体的にはＮ型シリコン層３（段落[０００６]））と第２酸化膜４が形成されている。そして、第２酸化膜４上に、デバイスが形成されるＳＯＩ型の基板分離構造を有する第３半導体層（Ｎ型エピタキシャル層５）が形成されている。
Ｎ型エピタキシャル層５は、トランジスタが形成される領域の周囲に素子分離絶縁膜が形成されている。素子分離絶縁膜内に、その厚さ方向を貫いてＮ型シリコン層３に達する溝が形成され、この溝内にノンドープ多結晶シリコン膜７ａ，７ｂが埋め込まれ、これにより放熱用トレンチ１４が形成されている。【００１１】
高周波歪特性の改善に関しては、例えば下記非特許文献１に開示されている構造が知られる。
この開示技術では、高周波スイッチ素子を形成したＳＯＩ基板に対し、前記素子の周辺に半導体基板１０１まで貫通するトレンチを形成し、例えば、アルゴンをイオン注入技術で打ち込み半導体基板１０１にダメージ層を形成している。【００１２】
このダメージ層により、高周波印加時に半導体基板内で発生するキャリアをトラップさせることで、基板の容量変動を防止する。また、トレンチに示す、半導体基板に貫通する電極にて基板の電位を固定することで、基板容量変動を防止する効果を高めている。【００１３】
高周波歪特性の改善に関し、下記非特許文献２に示すように、ポリシリコン層を用いる技術が知られる。【００１４】
この技術は、半導体基板上にポリシリコン層を設けたＳＯＩ基板を用いるものである。
従って、ノンドーピングのポリシリコンにより高周波印加時に半導体基板内で発生するキャリアをトラップさせる効果を有する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許３１７３１４７号公報
【特許文献２】特許２５００６３０号公報
【非特許文献】
【００１６】
【非特許文献１】Ａ．Ｂｏｔｕｌａ，  ｅｔ．ａｌ，  “Ａ  Ｔｈｉｎ−ｆｉｌｍ  ＳＯＩ  １８０ｎｍ  ＣＭＯＳ  ＲＦ  Ｓｗｉｔｃｈ  Ｔｅｃｈｎｏｌｏｇｙ”，  Ｓｉｌｉｃｏｎ  Ｍｏｎｏｌｉｔｈｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ｉｎ  ＲＦ  Ｓｙｓｔｅｍｓ，  ２００９．
【非特許文献２】Ｄａｎｉｅｌ．  Ｃ．  Ｋｅｒｒ，  ”Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  ｏｆ  ＲＦ  ｈａｒｍｏｎｉｃ  ｄｉｓｔｏｒｔｉｏｎ  ｏｎ  Ｓｉ  ｓｕｂｓｔｒａｔｅｓ  ａｎｄ  ｉｔｓ  ｒｅｄｕｃｔｉｏｎ  ｕｓｉｎｇ  ａ  ｔｒａｐ−ｒｉｃｈ  ｌａｙｅｒ”，  Ｓｉｌｉｃｏｎ  Ｍｏｎｏｌｉｔｈｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ｉｎ  ＲＦ  Ｓｙｓｔｅｍｓ，  ２００８．
【発明の概要】
【００１７】
上記特許文献１に記載の技術では、貫通穴の底面の金属製熱伝導層に近接したトランジスタと、この底面から遠く離れたトランジスタとが混在しており、貫通穴とトランジスタとの距離に応じてトランジスタ間の放熱性に違いが生じる。
また、放熱性を均等にするのであれば、トランジスタごとに貫通孔を設けることが望ましい。その場合、トランジスタの高密度配置が困難であり、また基板強度の低下も避けられない。
【００１８】
上記特許文献２に記載の放熱構造では、Ｎ型シリコン層とノンドープ多結晶シリコン膜により放熱経路が形成されているため、放熱に対する効果がある。
しかしながら、この放熱構造のデバイスを高周波用途に適用した場合、支持基板がフローティングのため高周波印加時に生じるキャリア変化によって基板容量変動が起こり、高周波歪特性が低下する。
【００１９】
上記非特許文献１に記載の構造では、高周波印加時に半導体基板内で発生するキャリアをトラップする部分がトランジスタ直下にないため、完全にキャリア変動を抑制することは困難である。
通常高周波スイッチに用いられるＳＯＩ基板の支持基板は、非常に高抵抗なものが用いられるため、基板電位を固定の効果が得にくい。
イオン注入によるダメージ層の形成では、キャリアトラップの能力が熱履歴で変化し、さらに工程数が増えるため製造コストが高くなる。
【００２０】
上記非特許文献２に記載の構造では、ポリシリコンのクラスタの粒界が多く、膜ストレスによりトランジスタ特性が低下するという不利益を克服できていない。
【００２１】
従って、ＳＯＩ基板に形成される高周波トランジスタの自己発熱による熱破壊を防止し、高調波歪特性のよいデバイス構造を有する高周波半導体装置と、当該デバイス構造を実現のための高周波半導体装置の製造方法とを提供することが望ましい。
【００２２】
本開示技術の一実施の形態に関わる高周波半導体装置は、半導体基板の一方の面に、当該一方の面の側から順に、第１絶縁層、ノンドープのエピタキシャル・ポリシリコン層、第２絶縁層、および、半導体層が形成され、前記第２絶縁層を介して前記ノンドープのエピタキシャル・ポリシリコン層に臨む前記半導体層の位置に、高周波トランジスタが形成されている。
【００２３】
この構成によれば、柱状結晶状のノンドープのエピタキシャル・ポリシリコン層に臨む位置に、高周波トランジスタが形成されている。このノンドープのエピタキシャル・ポリシリコン層は、エピタキシャル成長時に柱状結晶状態となるため、比較的厚くしても膜ストレスが小さく、これにより高周波トランジスタの高周波特性が低下しない。また、ノンドープであるため、高周波信号が高周波トランジスタに印加されたときにポリシリコン層内にキャリアが誘起されて、その結果、基板容量の変動を抑制して高周波歪特性を低下させない。
【００２４】
本開示技術の一実施の形態に関わる高周波半導体装置の製造方法は、半導体基板上に、第１絶縁層、不純物がドープされて低抵抗化されたドープド・エピタキシャル・ポリシリコン層、柱状結晶状のノンドープのエピタキシャル・ポリシリコン層、第２絶縁層、および、半導体層を、この順に積層させる。前記半導体層にチャネル領域が形成される高周波トランジスタを形成する。ドープド・エピタキシャル・ポリシリコン層に対してグランド電位に接続するためのコンタクト電極層を、前記半導体基板の多層配線層内に形成する。
【００２５】
この製造方法では、柱状結晶状のノンドープのエピタキシャル・ポリシリコン層が形成されるため、上述した本開示技術に関わる高周波半導体装置と同様に、高周波特性、とくに高周波歪特性の低下が抑制される。
さらに、ドープド・エピタキシャル・ポリシリコン層が、ドープド・エピタキシャル・ポリシリコン層の半導体基板側に形成され、これが接続構造によって電位固定されるため、さらに高周波特性が改善される。
また、高周波特性改善に寄与するドープド・エピタキシャル・ポリシリコン層とノンドープのエピタキシャル・ポリシリコン層が、いわゆるＳＯＩ基板を作製する時に形成され、後は、グランド電位に接続させるための接続構造を形成するだけなので、特性改善のための構成を容易に形成できる。また、特性改善効果が熱履歴等によって変動することもない。
【００２６】
本開示技術の一実施の形態によれば、ＳＯＩ基板に形成される高周波トランジスタの自己発熱による熱破壊を防止し、高調波歪特性のよいデバイス構造を有する高周波半導体装置と、当該デバイス構造を実現のための高周波半導体装置の製造方法とを提供することができる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態に関わる高周波半導体装置の概略的な要部断面図である。
【図２ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図２ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図２ｃ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図２ｄ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図２ｅ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図３ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図３ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図４ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図４ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図５ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図５ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図６ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図６ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図７ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図７ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図８ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図８ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図９ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図９ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１０ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１０ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１１ａ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１１ｂ】第１の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１２】第２の実施形態に関わる高周波半導体装置の概略的な要部断面図である。
【図１３ａ】第２の実施形態に関わる高周波半導体装置における放熱メタルの配置の説明図である。
【図１３ｂ】第２の実施形態に関わる高周波半導体装置における放熱メタルの配置の説明図である。
【図１４】第２の実施形態に関わる高周波半導体装置において、放熱メタルを設けた場合の模式的な断面図である。
【図１５】第２の実施形態に関わる高周波半導体装置における検討結果を示す図である。
【図１６】第３の実施形態に関わる高周波半導体装置の概略的な要部断面図である。
【図１７ａ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１７ｂ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１７ｃ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１７ｄ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１８ａ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１８ｂ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１８ｃ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１８ｄ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１９ａ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図１９ｂ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図２０ａ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図２０ｂ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図２０ｃ】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図２１】第３の実施形態に関わる高周波半導体装置の製造過程の断面図である。
【図２２】第３の実施形態に関わる高周波半導体装置の他の接合方法を示す、製造過程の断面図である。
【図２３】第３の実施形態に関わる高周波半導体装置の他の接合方法を示す、製造過程の断面図である。
【図２４ａ】第４の実施形態に関わる高周波半導体装置の概略的な要部断面図である。
【図２４ｂ】第４の実施形態に関わる高周波半導体装置の概略的な要部断面図である。
【図２５】第５の実施形態に関わる高周波半導体装置の概略的な要部断面図である。
【図２６】膜厚に関する検討の前提となるデバイス構造を示す図である。
【図２７ａ】膜厚に関する検討結果を示す図である。
【図２７ｂ】膜厚に関する検討結果を示す図である。
【図２８】膜厚に関する検討結果を示す図である。
【図２９】膜厚に関する検討結果を示す図である。
【図３０ａ】本開示技術の適用例の平面を示す図である。
【図３０ｂ】本開示技術の適用例の断面を示す図である。
【発明を実施するための形態】
【００２８】
本開示技術の実施形態を、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：ＳＯＩエピタキシャル層の構造、放熱ビア構造、グランド接続構造と、それらの製造方法を開示する実施形態である。
２．第２の実施の形態：ダミー配線部を開示する実施形態である。
３．第３の実施の形態：支持基板側に受動素子を設けた実施形態である。
４．第４の実施の形態：支持基板に代えてダイアタッチシートを設けた実施形態である。
５．第５の実施の形態：上記第１〜第４の実施形態においては、支持基板が存在するので、半導体基板自体を不要としてもよいことを示す実施形態である。
６．ドープド・エピタキシャル・ポリシリコン層および第２絶縁層の厚さの適性範囲の検討を示す。
７．適用例を示す。
【００２９】
＜１．第１の実施の形態＞
図１に、本開示技術による第１の実施形態に関わる高周波半導体装置の概略的な要部断面図を示す。
【００３０】
図１に図解した高周波半導体装置ＲＦＤ１は、支持基板１６に接着剤２３によって半導体基板１を貼り合わせた基本的な基板構造を有している。
半導体基板１の、支持基板１６側の面（第１面）に種々の層や膜を形成し、そのうちの半導体層５ａを中心とした領域に高周波トランジスタＲＦＴが形成されている。
【００３１】
最初に、この半導体基板１の第１面（図１では下面）に積層された層やデバイス（高周波トランジスタ）について、より詳細に記述する。
【００３２】
［１．１  エピタキシャル成長層の構造］
半導体基板１の第１面（下面）側から順に、第１絶縁層２、ドープド・エピタキシャル・ポリシリコン層３ａ、柱状結晶状のノンドープのエピタキシャル・ポリシリコン層３ｂ、第２絶縁層４が形成されている。
【００３３】
半導体基板１は、例えば、例えば抵抗率が５００〜２０００Ωｃｍの高抵抗シリコンウェハを好適に用い得る。但し、シリコンウェハの抵抗率は、これに限定されない。
第１絶縁層２は、シリコン酸化膜が好ましく、厚さは０．１〜０．５μｍとすることが望ましい。なお、シリコン酸化膜より誘電率が低い絶縁材料から第１絶縁層２を形成してもよい。
【００３４】
ここで「柱状結晶状のエピタキシャル・ポリシリコン層」というときに、例えば１０００℃以上の温度でエピタキシャル成長技術を応用して形成したポリシリコンの層」をいう。「柱状結晶状のノンドープのエピタキシャル・ポリシリコン層」を形成するときに、１０００℃以上の温度での形成が望ましい。
ポリシリコン層を、上記以外の方法、例えば６００〜６５０℃の温度で形成すると、クラスタの粒界が多数存在し膜ストレスが大きい。そのため、比較的厚く（数十μｍ以上）、ポリシリコンを堆積すると膜ストレスが大きい。その結果、薄い第１絶縁層２を介してデバイスのチャネル形成領域と応力が加わり、デバイス特性が低下する懸念がある。
本開示技術では、この膜ストレスによる特性低下を防止する意味で、第２絶縁層４の直上（形成時は直下）の膜を「柱状結晶状のノンドープのエピタキシャル・ポリシリコン層とすること」に特徴がある（第１要件）。ここで、「ノンドープ」とするのは、高周波信号を高周波トランジスタＲＦＴのゲートやドレイン等に印加したときに、高周波信号変化に起因したキャリアを誘起させて基板容量変化を低減させ、高周波出力の歪特性が低下するのを防止する趣旨である。
この第１要件が満たされれば、本開示技術による特性低下防止にある一定の効果があるため、上記のように符号（３ａ，３ｂ）で示す「エピタキシャル・成長層」を２層構造にしなくてもよい。
【００３５】
但し、第１絶縁層２と第２絶縁層４の間の層をノンドープのエピタキシャル・ポリシリコン層３ｂのみの単層膜とすると、基板容量を低減するためには、その単層膜を非常に厚くすることが望ましい。そのため、いくら「ノンドープ」としても膜ストレスがある程度大きくなることも懸念される。また、ノンドープのエピタキシャル層を膜ストレスの観点から、薄くすると基板容量が増えてしまう。さらに、後述するようにノンドープ層をグランド電位に効果的に接続するために適した低抵抗層を設けることが望ましい。
このため、柱状結晶のノンドープのエピタキシャル・ポリシリコン層３ｂとドープド・エピタキシャル・ポリシリコン層３ａとの２層構造とすることが望ましい（第２要件）。
柱状結晶状のノンドープのエピタキシャル・ポリシリコン層３ｂは、高周波信号変化に起因したキャリアを誘起させて高周波歪特性を改善するためにはデバイスに近い側に位置させることが望ましく、必然的に、ドープド・エピタキシャル・ポリシリコン層３ａはデバイスから遠い側（半導体基板１に近い側）に位置することになる。
【００３６】
ここで、「ドープド」とは、「不純物がドープされた」との意味であり、不純物の導電型はＮ型でもＰ型でもよい。また、不純物ドーピング法も、エピタキシャル成長を連続的に行う観点から、エピタキシャル成長の最初の段階で成長中に不純物を導入し、成長途中で不純物導入を停止してノンドープ層を形成する手法が望ましい。ここで、ドープド・エピタキシャル・ポリシリコン層３ａも、例えば１０００℃以上で形成して柱状結晶状とすることが望ましい。
ドープド・エピタキシャル・ポリシリコン層３ａおよびノンドープのエピタキシャル・ポリシリコン層３ｂの望ましい厚さ、並びに、導入不純物の種類や望ましい濃度は後述する。
【００３７】
第２絶縁層４は、後述するようにノンドープのエピタキシャル・ポリシリコン層３ｂが電位固定される場合は、薄くても基板容量を大きく変化させない。むしろ、後述するように放熱性向上の観点から薄くすることが望ましい。また、第２絶縁層４は、シリコン単結晶（半導体基板１）とポリシリコン層との間に介在する膜であるため、膜ストレスを与えない観点からも、薄いシリコン酸化膜等を好適に用い得る。
【００３８】
上述した記載から明らかなように、第１要件（柱状結晶状のノンドープのエピタキシャル・ポリシリコン層３ｂの存在）は極めて望ましい要件であり、第２要件（ドープド・エピタキシャル・ポリシリコン層３ａの追加）は、非常に望ましいが付加要件である。
つぎに、トランジスタ構造と、放熱構造（第３要件）およびグランド接続構造（第４要件）を記述する。なお、第３要件と第４要件は、それぞれ単独で、または、組み合わせて、上記第１要件に付加してよいし、上記第１および第２要件に付加してもよい。
【００３９】
［１．２  トランジスタ構造］
第２絶縁層４の下に、半導体層５ａが位置している。半導体層５ａは、後述するように、例えば新たな半導体基板を薄層化することで形成される。
半導体層５ａは、高周波トランジスタＲＦＴの形成領域以外（図１では殆どの領域）が素子分離（絶縁）層５ｂとなっている。
【００４０】
素子分離層５ｂ以外の半導体層５ａの領域には、２つのソース・ドレイン領域（Ｓ／Ｄ）７，８が互いに離間して形成されている。ソース・ドレイン領域７，８の間の領域は、高周波トランジスタＲＦＴのチャネル形成領域５ｃである。高周波トランジスタＲＦＴのチャネル導電型がＮ型の場合、ソース・ドレイン領域７，８にＮ型不純物が高濃度に導入され、チャネル形成領域５ｃにＰ型不純物が導入されている。
【００４１】
チャネル形成領域５ｃの下（形成時には上）に、薄いシリコン酸化膜等からなるゲート絶縁膜９とゲート電極６が積層されている。
ゲート電極６は、第１層間絶縁膜１４ａ内のコンタクトを介して、第１配線層１４ｂ中のゲート配線層１２ａに接続されている。ソース・ドレイン領域７は、第１配線層１４ｂ中のソース・ドレイン電極１２ｂに接続されている。同様に、ソース・ドレイン領域８は、第１配線層１４ｂ中のソース・ドレイン電極１２ｃに接続されている。
【００４２】
なお、図１に示す例では、第１配線層１４ｂの下（形成時には上）に、第２層間絶縁膜１４ｃ、第２配線層１４ｄおよび第３層間絶縁膜１４ｅが、この順で積層されているが、本開示技術はこの構成に限られない。
【００４３】
また、図１には、信号の入出力または印加電圧の入力のために設けられた端子接続構造を１つだけ示している。高周波半導体装置全体では、このような端子接続構造が複数設けられる（後述の図３０ａおよび図３０ｂ参照）。
図１に図解した端子接続構造は、例えば、第１配線層１４ｂ中の配線層１２ｅと、第２配線層１４ｄ中の配線層１３とをコンタクトプラグ１１で接続した内部配線部を有する。
【００４４】
半導体基板１の裏面（図１の上面）から、配線層１２ｅに達する接続ビアＶａが形成されている。接続ビアＶａの内底面から内壁面を通って半導体基板１の裏面（図では上面）にかけて、導電性の接続膜２０ａが形成されている。そして、半導体基板１の裏面上の接続膜２０ａの部分に、外部接続端子（ここではＢＧＡ端子２２）が形成されている。そのため、ＢＧＡ端子２２は、接続膜２０ａを介して内部配線部と接続されている。
なお、内部配線部は、高周波トランジスタＲＦＴと直接または他の素子を介して接続される。
ＢＧＡ端子２２の周囲および接続ビアＶａ内は絶縁性の保護膜、例えば樹脂２１で覆われている。
【００４５】
一方、ＢＧＡ端子２２が設けられた側と反対の側、つまり第３層間絶縁膜１４ｅの下には、接着剤２３を介して支持基板１６が貼り合わされている。
支持基板１６は、強度や材料コストの観点からはガラス等の基板が望ましい。あるいは、放熱を少しでも助ける意味では、支持基板１６は、より熱導電率が高い材料、例えばアルミナセラミックスやアルミナイトライド等の基板が望ましい。
【００４６】
図１に要部を示す高周波半導体装置ＲＦＤ１は、最低でも図解した高周波トランジスタＲＦＴを１つ有する。但し、半導体層５ａをシリコン製としたのは、後述する適用例のアンテナスイッチのように他の回路（周辺回路）と一体形成することの容易化のためであり、通常は、高周波トランジスタ以外の素子が当該高周波半導体装置ＲＦＤ１内に含まれる。
この高周波トランジスタＲＦＴは、柱状結晶状のノンドープのエピタキシャル・ポリシリコン層３ｂに対し、第２絶縁層４を介して臨む位置に形成されている。ここで「臨む位置に形成とは」とは、高周波トランジスタＲＦＴのチャネル形成領域５ｃの直上または直下（図１の場合は、直上）に、少なくともノンドープのエピタキシャル・ポリシリコン層３ｂが位置することを意味する。
【００４７】
［１．３  放熱構造］
図１に図解する高周波半導体装置ＲＦＤ１には、接続ビアＶａの他に、少なくとも１つの他の形状のビア（放熱ビアＶｂ）を有する。より詳細には、放熱ビアＶｂは、その内壁面が順テーパー状に形成されている。これに対し、前述した接続ビアＶａは、その内壁面が逆テーパー状に形成されている。このビア形状の相違は、接続ビアＶａ側で接続膜２０ａがビア内壁面でドープド・エピタキシャル・ポリシリコン層３ａ等と電気的にショートしないように絶縁膜１９を残し、この絶縁膜１９を放熱ビアＶｂの内壁面に残さないためである。
【００４８】
放熱ビアＶｂの内底面および内壁面に「熱結合部材」としての熱結合膜２０ｂが形成されている。そのため、熱結合膜２０ｂを介して、ドープド・エピタキシャル・ポリシリコン層３ａおよびノンドープのエピタキシャル・ポリシリコン層３ｂが、半導体基板１と熱的に結合している。この熱結合を介した放熱経路を図１では符号「Ｒｔ２」により示している。
【００４９】
なお、主な放熱経路としては、その他に、発熱源である高周波トランジスタＲＦＴに近い第１絶縁層２を通って半導体基板１に抜ける、符号「Ｒ１ｔ」で示す経路も存在する。第１絶縁層２の厚さにもよるが、熱源に近い意味では放熱経路Ｒｔ１を経由した放熱効果が高い場合が多い。
その他の経路としては、絶縁膜１９、接続膜２０ａ、ＢＧＡ端子２２から外に抜ける放熱経路、さらには、多層配線層に散逸し、さらに支持基板１６に抜ける放熱経路も存在するが、これらの放熱効果は、図１に示す２つの放熱経路ほど高くない。
【００５０】
そのため、熱伝導率が高い材料からなる熱結合膜２０ｂを介して熱を半導体基板１に効率良く伝える放熱ビアＶｂは、熱による高周波特性の低下防止に有効である。熱結合部材（熱結合膜２０ｂ）の熱導電率は第１絶縁層２の熱導電率より高い。これにより、図１の放熱経路Ｒｔ１で伝えきれない熱を放熱経路Ｒｔ２に迂回させることができる。
【００５１】
なお、図１に示すように、放熱ビアＶｂの内底部の熱結合膜２０ｂから、ゲート配線層１２ａと同時形成される導電層、コンタクト、第１配線層１４ｂによって、放熱路を延ばしておくことは放熱性を高める上で有効である。放熱する素子が高密度に多数配置されている場合などでは、半導体基板１の温度が高くなることがある。その場合の補助的な放熱経路として、熱導電率が高い導電性部材を支持基板１６の近くまで延ばしておくことは放熱を支持基板１６側でも、より有効に働かせる意味で望ましい。その意味では、この配線層を利用した放熱路は、スペースが許すならば、図１に図示した第１配線層よりさらに延ばして第２配線層等も利用することが、より望ましい。
【００５２】
［１．４  グランド接続構造］
図１の第１配線層１４ｂにおいて、符号「１２ｄ」により示す構成は、グランド電位が、図示のＢＧＡ端子２２または不図示の他のＢＧＡ端子を介して外部から供給されている配線層である。以下、この配線層を、グランド配線層１２ｄと記す。
グランド配線層１２ｄは、コンタクトプラグ１０を介してドープド・エピタキシャル・ポリシリコン層３ａに接続されている。これにより、高周波トランジスタＲＦＴに高周波信号が印加されたときに、ドープド・エピタキシャル・ポリシリコン層３ａおよびノンドープのエピタキシャル・ポリシリコン層３ｂの電位を安定させ、これにより基板容量変動を抑制する効果がある。
【００５３】
一方、半導体基板１もグランド電位に固定されていることが望ましい。この場合、熱結合膜２０ｂが導電性膜、例えば金属膜から形成されていれば、放熱経路Ｒｔ２がグランド電位固定経路としても作用し、より特性の安定性が増す。
【００５４】
このように、前記した第１，第２要件に加えて、第３要件（放熱構造）および第４要件（グランド接続構造）の少なくとも一方が適用されると、放熱とグランド接続の双方が達成される。勿論、第３，第４要件の双方が適用されることが望ましいのであるが、その一方の適用でも放熱とグランド接続が達成できる。
これにより、高周波歪み抑制を含めた、高周波トランジスタＲＦＴの高周波特性の低下が有効に防止されるという利益が得られる。
【００５５】
［１．５  製造方法］
次に、本開示技術による第１の実施形態に関わる高周波半導体装置の製造方法について、図面を用いて説明する。図２ａ〜図１１ｂに、第１の実施形態に関わる高周波半導体装置の断面図を示す。これらの断面図は、図１の完成後の装置断面に対応した製造途中の断面を示すものである。
【００５６】
図２ａ〜図２ｅは、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の形成方法の一例（実施例）を示す。
図２ａに示すように、半導体基板（例えば抵抗率が５００〜２０００Ωｃｍの高抵抗シリコンウェハ）１上に、第１絶縁層２を形成する。第１絶縁層２は、シリコン酸化膜が好ましく、厚さは０．１〜０．５μｍとすることが望ましい。この厚さ範囲が望ましい理由については、後述する。
【００５７】
続いて、図２ｂに示すように、第１絶縁層２上に図示しないアモルファスシリコンを、例えば５０〜３００ｎｍ程度の厚さで形成する。アモルファスシリコンの形成は、その後の良好なエピタキシャル成長のためであるが、必ずしも行わなくてもよい。
その後、高濃度に不純物をドーピングしたエピタキシャル・ポリシリコン層３ａをエピタキシャル成長法により形成し、連続してノンドーピングのエピタキシャル・ポリシリコン層３ｂを形成する。
【００５８】
エピタキシャル・ポリシリコン層３ａを形成する温度は、例えば１０００〜１０５０℃とし、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）を用いて成膜する。ドーピングの原料としては、例えばジボラン（Ｂ２Ｈ６）、若しくは、ホスフィン（ＰＨ３）、アルシン（ＡｓＨ３）の何れから選択することが可能である。不純物濃度は、１×１０１７〜１×１０２１［ａｔｏｍｓ／ｃｍ３］の範囲であればよく、望ましくは、１×１０２０［ａｔｏｍｓ／ｃｍ３］程度である。高濃度に不純物をドーピングしたエピタキシャル・ポリシリコン層３ａの膜厚は、凡そ０．５〜５．０μｍが望ましい。
【００５９】
続いて、ノンドーピングのエピタキシャル・ポリシリコン層３ｂを連続して成膜するが、ノンドーピングのエピタキシャル・ポリシリコン層も、例えば１０００〜１０５０℃にて、例えばジクロルシランを用いて行う。前記ノンドーピングのエピタキシャル・ポリシリコン層３ｂの膜厚は、４５μｍ以上とすることが好ましく、さらに望ましくは４５〜５０μｍである。この厚さ範囲が望ましい理由については、後述する。
なお、ノンドーピングのエピタキシャル・ポリシリコン層３ｂは数回に分けて形成してもよい。また、この２層のエピタキシャル・ポリシリコン層のうち、少なくともノンドープのエピタキシャル・ポリシリコン層３ｂは、成長後の状態が柱状結晶であり、膜ストレスが２〜５ＭＰａ程度の低ストレス膜であることを特徴としている（上記実施例では２層とも柱状結晶状となる）。この意味で、本開示技術で、より厚みがあり膜ストレスに影響が大きい「ノンドープ」の層を「柱状結晶状のエピタキシャル・ポリシリコン層」とすること（第１要件）は極めて望ましい。
【００６０】
次に、図２ｃに示すように、新たに半導体基板５を準備して、その基板面に第２絶縁層４を形成する。
その後、図２ｄに示すように、図２ｂの工程終了後の半導体基板１と、図２ｃの工程終了後の半導体基板５とを、既知の基板貼り合わせ技術を用いて接合する。
基板貼り合わせ後に、半導体基板５を、貼りあわせた第２絶縁層４が存在する側の面と反対側の裏面から、所望の厚みとなるように既知の研磨技術を用いて研削し、研磨する。
この研削、研磨後は、図２ｅに示すように、本開示技術が適用されたＳＯＩ基板となる。
【００６１】
次に、図２ｅに示したＳＯＩ基板上にデバイスを形成するフローについて、図３ａおよび図３ｂを用いて説明する。
図３ａに示す工程では、図示しないレジストマスクのパターニングにより半導体基板５にＦＥＴ（高周波トランジスタＲＦＴ）などの素子を形成する部分以外の領域のシリコンをエッチングする。エッチングした半導体基板５の部分に、素子分離層５ｂを形成するためのシリコン酸化膜を埋め込む。
【００６２】
その後、ＣＭＰによる表面の平坦化を行う。これにより半導体基板５が所定厚の半導体層５ａとなる。続いて、半導体層５ａに、素子分離層５ｂが形成され、それ以外の半導体層領域が素子形成のためのアクティブ領域となる。
さらに、ＦＥＴ（高周波トランジスタＲＦＴ）を形成する近傍に高濃度層まで到達するコンタクトホールを開口し、開口したコンタクトホールを導電物で埋め込み、余分な導電物を除去する。導電物としては、例えば不純物を高濃度に含むアモルファスシリコンが好適である。これにより、図３ａに示すように、表面からドープド・エピタキシャル・ポリシリコン層３ａに達するコンタクトプラグ１０が形成される。
【００６３】
既存技術を用いてＦＥＴの形成を行なう。
先ず、半導体基板上にゲート絶縁膜９を成膜し、続いてゲート電極６となる例えばタングステン・ポリサイドを成膜する。所望の領域のみに前記のゲート電極が残るようにリソグラフィーとドライエッチング技術を用いて、成膜したゲート電極６となるタングステン・ポリサイドの膜とゲート絶縁膜９を加工する。ゲート絶縁膜９は、加工せずにゲート電極６周囲に残存させても構わない。
このリソグラフィーとドライエッチングの際に、ゲート絶縁膜９とゲート電極６と同じ構造の積層体を、図１の放熱ビアＶｂが接続される予定の箇所にも残存させる。続いて、ソース・ドレイン領域７とソース・ドレイン領域８を、例えば不図示のマスク層を用いた選択的なイオン注入により形成する。
【００６４】
次に、図３ｂに示すように、絶縁層１４の一部（図１に示す第１層間絶縁膜１４ａ）を成膜し、ソース・ドレイン電極、ゲート配線層、およびグランド配線層に対応した部分を第１層間絶縁膜１４ａに開口し、この開口にタングステンなどの導電膜を埋め込み、コンタクトプラグ１１を形成する。
さらに、第１配線層１４ｂ、絶縁層１４の一部である第２層間絶縁膜１４ｃ、第２配線層１４ｄ、絶縁層１４の他の一部である第３層間絶縁膜１４ｅを、この順に積層する形成する（各層の符号は図１を参照）。
【００６５】
なお、第１配線層１４ｂ等の配線層形成は、リソグラフィーとドライエッチング技術により導電膜を加工する方法と、いわゆるダマシン配線プロセスを利用する方法の何れかを用い得る。
また、配線層およびコンタクトプラグの形成は、本例では２層構造の場合を示したが、必要に応じて何層になっても構わない。
【００６６】
図４ａ〜図１１ｂを用いて、接続ビアＶａおよび放熱ビアＶｂの形成方法について説明する。
図４ａに示すように、図３ｂの工程で形成した絶縁層１４側に、絶縁性の支持基板１６を接着剤２３にて接合する。この接着剤の材料については支持基板を接着可能なものであればよい。
【００６７】
次に、図４ｂに示すよう、半導体基板１をバックグラインド（ＢＧＲ）などの既知の技術を用いて薄層化する。
【００６８】
続いて、図５ａに示すように、図４ｂにて薄層化した半導体基板１の上にレジスト１７を形成し、放熱ビアＶｂを配置する領域を開口するようにレジスト１７をパターンニングする。
次に、放熱ビアＶｂの加工を、ドライエッチで行い、このエッチング時にビア内壁面が順テーパー形状となるようにする。
【００６９】
順テーパー形状のエッチングは、例えば以下のような具体的手順に従う。
図５ｂのように、半導体基板１をドライエッチング技術で加工する。このとき第１絶縁層２が、エッチングストッパとなり、かつ加工面が順テーパー形状となるようなエッチングを行う。
【００７０】
エッチングにおいて順テーパー形状を得るには、いわゆるＢｏｓｃｈ（商標（会社）名）方式と呼ばれる２段階方式のエッチングと、Ｎｏｎ  Ｂｏｓｃｈ方式である通常の１段階方式のエッチングを繰り返して用いる。２段階方式のエッチングでは、主に加工を進める第１ステップと、主に側壁保護を行う第２ステップとを行う。１段階方式のエッチングは、上記第２ステップがない上記第１ステップのみのエッチングである。
【００７１】
２段階方式のエッチングにおいて、第１ステップ（エッチングステップ）では、例えば、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）の混合ガスを使用し、第２ステップ（側壁保護層のデポステップ）には、オクタフロロシクロブタン（Ｃ４Ｆ８）を使用する。
また、１段階方式のエッチングは、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）の混合ガスを使用する。
このような２段階方式と１段階方式を併用したエッチング法によって、加工される孔の側面が、図５ｂに示すように順テーパー形状となる。上記ガス系のエッチングでは、酸化シリコン（第１絶縁層２）が露出すると、酸化シリコンに対してはエッチングが進まなくなり、第１絶縁層２がエッチングストッパとして機能する。
【００７２】
続いて、図６ａに示すように、第１絶縁層２のエッチング条件に切り替えて、エッチング加工を進める。
このエッチング加工では、四フッ化メタン（ＣＦ４）、三フッ化メタン（ＣＨＦ３）、酸素（Ｏ２）、アルゴン（Ａｒ）の混合ガスを用いる。このエッチングで使用する混合ガスは、既存の絶縁膜加工時に使用されるフッ素系ガスであれば、上記のガス以外でもよい。
この絶縁層のエッチングの条件では、ドープド・エピタキシャル・ポリシリコン層３ａが露出した段階でエッチングが進まなくなり、ドープド・エピタキシャル・ポリシリコン層３ａがエッチングストッパとして機能する。
【００７３】
続いて、図６ｂに示すように、エピタキシャル・ポリシリコン層（３ａ，３ｂ）の加工を、第２絶縁層４をストッパとしてエッチング加工する。
このときのエッチングでは、上記半導体基板１のエッチングに順テーパー形状としたときと同様に、２段階方式のエッチングと１段階方式のエッチングを併用する。
【００７４】
２段階方式のエッチングにおいて、第１ステップ（エッチングステップ）では、例えば、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）の混合ガスを使用し、第２ステップ（側壁保護層のデポステップ）には、オクタフロロシクロブタン（Ｃ４Ｆ８）を使用する。
また、１段階方式のエッチングは、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）の混合ガスを使用する。
このような２段階方式と１段階方式を併用したエッチング法によって、加工される孔の側面が、図６ｂに示すように順テーパー形状となる。上記ガス系のエッチングでは、酸化シリコン（第２絶縁層４）が露出すると、酸化シリコンに対してはエッチングが進まなくなり、第２絶縁層４がエッチングストッパとして機能する。
その後、レジスト１７を剥離する。
【００７５】
次に、接続ビアＶａの加工について図７ａ〜図９ｂを用いて説明する。
接続ビアＶａは、逆テーパー形状となるようにドライエッチングにて加工を行う。
先ず、図７ａに示すように、ドライエッチ耐性の高いドライフィルムレジスト１８を形成し、その接続ビアＶａを開口する部分をパターニングする。このとき、放熱ビアＶｂは、その開口がドライフィルムレジスト１８により塞がれる。
【００７６】
次に、図７ｂに示すように、半導体基板１を、第１絶縁層２をストッパとしてエッチングにより加工する。
このエッチングにおいて、第１ステップ（エッチステップ）には、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）の混合ガスを使用し、第２ステップ（デポステップ）には、オクタフロロシクロブタン（Ｃ４Ｆ８）を使用する２段階方式のエッチングを行う。これにより、図７ｂに示すように、半導体基板１の孔側面が逆テーパー形状となる。
【００７７】
次に、図８ａに示すように、第１絶縁層２を、エピタキシャル・ポリシリコン層（３ａ，３ｂ）をストッパとしてエッチングにより加工する。
このエッチングでは、四フッ化メタン（ＣＦ４）、三フッ化メタン（ＣＨＦ３）、酸素（Ｏ２）、アルゴン（Ａｒ）の混合ガスを用いる。
なお、このエッチング加工に使用する混合ガスは、既存の絶縁膜加工時に使用されるフッ素系ガスであれば、上記のガス以外でもよい。
【００７８】
次に、図８ｂに示すように、エピタキシャル・ポリシリコン層（３ａ，３ｂ）を、第２絶縁層４をストッパとしてエッチングにより加工する。
このエッチングにおいて、第１ステップ（エッチステップ）には、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）の混合ガスを用い、第２ステップ（デポステップ）には、オクタフロロシクロブタン（Ｃ４Ｆ８）を使用する２段階方式エッチングにて、逆テーパー形状となるように加工を行なう。
【００７９】
次に、図９ａに示すように、第２絶縁層４、素子分離層５ｂ、および、絶縁層１４（より正確には第１層間絶縁膜１４ａ）を、第１配線層を構成する配線層１２ｅをストッパとしてエッチングにより加工する。
このエッチング条件においては、四フッ化メタン（ＣＦ４）、三フッ化メタン（ＣＨＦ３）、酸素（Ｏ２）、アルゴン（Ａｒ）の混合ガスを用いて行なう。
このエッチングで使用する混合ガスは、既存の絶縁膜加工時に使用されるフッ素系ガスであれば、上記のガス以外でもよい。また、上記のガスはエッチングする絶縁膜が酸化シリコンの場合であり、使用するガスは、絶縁膜の種類に応じて適宜、変更し得る。
その後、接続ビアＶａの加工時に使用したドライフィルムレジスト１８を剥離する。
【００８０】
図１０ａないし図１１ｂを用いて、接続ビアＶａに対し接続膜２０ａを形成し、これと同時に放熱ビアＶｂに熱結合膜２０ｂを形成する工程を説明する。
先ず、図１０ａに示すように、絶縁膜１９を形成する。絶縁膜１９は、プラズマＣＶＤを使用にて成膜する。
続いて、図１０ｂに示すように、図１０ａで成膜した絶縁膜１９に対し全面エッチバックを行なう。エッチング条件としては、四フッ化メタン（ＣＦ４）、三フッ化メタン（ＣＨＦ３）、酸素（Ｏ２）、アルゴン（Ａｒ）の混合ガスを用いて異方性が高い条件とする。この異方性エッチングで使用する混合ガスは、既存の絶縁膜加工時に使用されるフッ素系ガスであれば、上記のガス以外でもよい。また、上記のガスはエッチングする絶縁膜が酸化シリコンの場合であり、使用するガスは、絶縁膜の種類に応じて適宜、変更し得る。
【００８１】
なお、この際、注意すべき点は、接続ビアＶａの側壁には絶縁膜１９を残すが、放熱ビアＶｂの側壁には、絶縁膜１９が除去されるようにすることである。この絶縁膜１９の残存と除去は、予め決めておいた、接続ビアＶａおよび放熱ビアＶｂのアスペクトレシオと側面形状（テーパー角）の設定により、２つのビアの形成を行うこと、さらには絶縁膜１９の膜厚とエッチング条件を最適化して達成される。絶縁膜１９の側壁およびＶｉａ底の成膜量も、絶縁膜１９の膜厚とエッチング条件で調整される。
【００８２】
さらに放熱ビアＶｂについては、絶縁膜１９の全面エッチバック時に、ゲート電極６と同時形成しておいたゲートポリシリコン製のグランド電極が露出するまでエッチングが行われるように（図１０ｂ）、エッチング条件を調整する。
【００８３】
次に、図１１ａには図示しないが、シードメタルの形成と、配線したい部分を露出するメッキマスク層のパターンニングを行う。この状態でメッキを行うと、接続ビアＶａには接続膜２０ａが図１１ａに示すように形成され、放熱ビアＶｂには熱結合膜２０ｂが図示のように形成される。なお、逆テーパーと順テーパーの両方のビア内壁面に良好に導電膜（２０a，２０ｂ）が形成される手法であれば、メッキ法以外でも採用可能である。メッキで配線層を形成後、メッキマスク層とその下にあるシードメタル層を除去する。
【００８４】
その後、図１１ｂに示すように、全面に樹脂２１を塗布し、図１で示すように、所望箇所へＢＧＡ端子２２を形成することで、当該高周波半導体装置ＲＦＤ１を完成させる。
【００８５】
この製造方法では、特に２つのテーパー角が異なるビア形成により、ビア内の壁面に絶縁膜１９を残存させるか否かを制御できる。このため、アスペクト比が高いビアでも、絶縁膜１９の有無によるビア内壁面側でピタキシャル・ポリシリコン層（３ａまたは３ｂ）との電気的な接続と絶縁の制御が容易である。
【００８６】
以下、第２〜第４の実施形態について述べる。
これらの実施形態は、上記した第１の実施形態を示す図１の構造を基本として一部変更したものである。従って、以下の記述に用いる図面では、図１〜図１１ｂと共通する構造および製造方法は、同一符号を付することで説明を省略または簡略化する。
【００８７】
＜２．第２の実施の形態＞
図１２に、高周波半導体装置ＲＦＤ２において、図１と対応する本実施形態における要部断面図を示す。
本実施形態に関わる高周波半導体装置ＲＦＤ２（図１２）が第１の実施形態に関わる高周波半導体装置ＲＦＤ１（図１）と異なる点は、放熱メタルを追加して搭載していることである。
ここでいう放熱メタルは「ダミー配線部」とも呼ばれる。「ダミー配線部」とは、図１に示す第２配線層１４ｄのように高周波トランジスタＲＦＴに直接的に、または他の素子を介して間接的に電気的に接続される配線層とは異なる。「ダミー配線部」は、それ自体が、回路または素子の配線として用いられる他の導電部材に非接続な導電層を言う。なお、「ダミー配線部」は、単一の配線層でもよいし、複数の配線層でもよい。また、複数の配線層間を接続するコンタクトを含めて、その構造体が、回路または素子の配線として用いられる他の導電部材に接続されていなければ、その構造体は「ダミー配線部」の概念に含まれる。
【００８８】
前述の第１の実施形態で説明した図３ｂの多層配線の形成時に、高周波トランジスタＲＦＴの上方に位置する第１配線層（ゲート電極６等）のさらに上方に「構造体としてのダミー配線部」を形成する。
具体的には、図１２に示すように、図１の第２配線層（例えば配線層１３）の形成時に、放熱メタル１２ｆを形成する。また、第３層間絶縁膜１４ｅ（図１参照）内に、コンタクトプラグ２４を、コンタクトプラグ１１（図１参照）を形成したときと同様な手法で形成する。
さらに、第３配線層２５ａ（図１参照）の形成時に、コンタクトプラグ２４に接続する放熱メタル２５ｂを形成する。
【００８９】
これら放熱メタル１２ｆと、コンタクトプラグ２４と、放熱メタル２５ｂにより形成された構造体が「ダミー配線部」となる。
コンタクトプラグ２４は必ずしも設けなくてもよいが、放熱メタル１２ｆと２５ｂは、熱伝達を効率的に行うために、コンタクトプラグ２５を介して接続することが望ましい。
【００９０】
放熱メタルとなる配線層の形成、コンタクトプラグの形成は、デバイスの種類や放熱量の大きさに応じて何層になっても構わない。放熱メタル１２ｆ，２５ｂは電気的にデバイスの外部や内部の素子に接続されない構造となることが望ましい。
【００９１】
図１３ａに示すように、ＦＥＴ（高周波トランジスタＲＦＴ、または、その単位トランジスタ）を複数段直列に配置する場合がある。この場合には、図１３ｂに示すように、各高周波トランジスタやその単位トランジスタごとに、２つ以上の放熱メタル間を分離することが望ましい。
【００９２】
図１４は、２つのＦＥＴに対し、ＦＥＴごとに放熱メタルＨＭ１とＨＭ２を別々に設けた場合の模式的な断面図である。
図１４において、一方のＦＥＴのソースと他方のＦＥＴのドレインが配線メタルＣＭ１で接続されている。配線メタルＣＭ２とＣＭ３は、２つのＦＥＴの他のソースと他のドレインがそれぞれ接続される配線層である。配線メタルＣＭ１，ＣＭ２，ＣＭ３は、図１におけるゲート電極６またはソース・ドレイン電極１２ｂ，１２ｃと同様、第１配線層１４ｂとして形成される。
【００９３】
図１４において、符号Ｃ１は、図１の第２層間絶縁膜１４ｃを介した容量を示し、符号Ｃ２は配線メタル間容量を、符号Ｃ３は配線メタル間容量を示す。
また、符号Ｌは放熱メタル間距離を表し、符号Ｄは、図１の第２層間絶縁膜１４ｃの膜厚に相当する距離を表す。
【００９４】
図１４の構造を前提として、放熱メタルの付加による増加容量値Ｃと、距離Ｌ，Ｄとの関係を試算した結果を、図１５に示す。
図１５では、増加容量値Ｃをグラフの左縦軸に、第２層間絶縁膜の膜厚に相当する距離（以下、配線間距離Ｄという）を右縦軸に、放熱メタル間距離を横軸に、それぞれ表している。
【００９５】
放熱メタル間の距離Ｌと放熱メタルとＦＥＴに接続された配線間距離Ｄにより、寄生容量が決定される。これらの距離を好ましくは、Ｌ＝０．５〜１．０μｍ、Ｄ＝０．７５〜１．０μｍとするとよい。なお、この好ましい範囲を図１５で斜線の矩形領域により示す。
この領域について、放熱メタル間の距離Ｌの上限（１．０μｍ）は、この距離が余りに大きいと放熱メタルの面積が小さくなり放熱性が低下するための要請等から決まっている。また、放熱メタル間の距離Ｌの下限（０．５μｍ）は、容量素子Ｃを５ｆＦ以下とする要請から決められる。
同様に、配線間距離Ｄの下限（０．７５μｍ）は、容量素子Ｃを５ｆＦ以下とする要請から決められる。一方、上限（１．０μｍ）は、デバイス加熱温度の許容上限値（１２０℃）から決められている。
【００９６】
以上の試算結果から、デバイス特性を低下させる要因である寄生容量を増加させずに、放熱特性を向上させることが実現できる範囲が存在することが分かった。
従って、第１の実施形態に示す構造に、「ダミー配線部」を追加する本実施形態は、有効であることを示すことができた。
【００９７】
＜３．第３の実施の形態＞
前述した第１の実施形態では、支持基板１６はガラス等の基板であり、素子が形成されているか否かは言及していない。
本実施形態では、支持基板１６側にも素子（主に受動素子）が形成されてもよいことを示すものである。
【００９８】
［３．１  断面構造］
図１６は、本実施形態に関わる高周波半導体装置ＲＦＤ３において、図１に対応する、本実施形態に関わる要部断面図である。
図１６において、接着剤の層（２１９，２２０）と支持基板１６との間に、比較的大きな面積を占める受動素子群、すなわち、抵抗素子２０１、キャパシタ２０２、インダクタ２０３を形成するための多層配線構造が形成されている。
【００９９】
［３．２  製造方法］
以下、図１７ａから図２０ｃを用いて、抵抗素子２０１，キャパシタ２０２，インダクタ２０３の形成手法を含む製造方法を説明する。この製造方法においては、高周波トランジスタＲＦＴ側の半導体基板１の形成方法は、図２ａないし図３ｂに開示し説明した方法に準ずる。この基板形成と並行して、または予め、支持基板１６に受動素子を形成する手法を詳しく説明し、その後の基板貼り合わせから、各種ビアやＢＧＡ端子２２等の形成手法は、第１の実施形態に準ずるため、説明を簡略化している。
【０１００】
先ず、ガラス基板や高抵抗シリコン基板からなる支持基板１６上に、プラズマＣＶＤ法により、シリコン酸化膜２００を成膜し、その後、抵抗体となるＴａＮ（タンタルナイトライド）膜２０１ａを成膜し（図１７ａ）、これを加工することで抵抗素子２０１を形成する（図１７ｂ）。ＴａＮ膜２０１ａを、抵抗素子の形状に対応するようにパターニングされたレジスト（不図示）をマスク層として、ドライエッチングまたはウエットエッチングで加工する。その後、プラズマＣＶＤ法により、形成した抵抗素子２０１を覆う全面に、シリコン酸化膜２０５を成膜する。
【０１０１】
次に、Ｔｉ（チタン）／ＴｉＮ（チタンナイトライド）の複合膜からなる金属膜２０６を成膜する。金属膜２０６の上にＴａ（タンタル）酸化膜やシリコン酸化窒化膜等からなる誘電膜２０７を成膜する。また、２０７誘電膜の上にＴｉ／ＴｉＮの複合膜からなる金属膜２０８を成膜する（図１７ｃ）。
金属膜２０８上に、キャパシタのパターンに対応してパターニングされたレジスタを形成して、これをマスク層としてドライエッチングを行う。このとき金属膜２０８、誘電膜２０７および金属膜２０６が、キャパシタ部分以外で除去されて、キャパシタ２０２が形成される（図１７ｄ）。
【０１０２】
上記キャパシタ２０２の形成後、プラズマＣＶＤ法でシリコン酸化膜２０９を成膜し（図１８ａ）、抵抗素子とキャパシタのそれぞれに、その配線層を接続する部分を開口するため、シリコン酸化膜２０９の一部を開口するレジスト（不図示）を形成する。
レジストの開口部に露出するシリコン酸化膜２０９を、等方性のドライエッチングやウエットエッチングで除去して開口させ、下地の金属膜２０８または抵抗素子２０１の一部を露出させる（図１８ｂ）。
【０１０３】
この後、第１層目の絶縁層２１０を感光性のＢＣＢ（ジビニルテトラメチルシロキ酸ベンゾシクロブテン樹脂）などを用いて成膜し、基板表面（第１層目の絶縁層２１０の表面）の平滑化する。この第１層目の絶縁層２１０に対し、不図示のレジストを形成し、これを露光し現像することでパターニングし、このレジスタをマスクとしたエッチングにより配線接続部の開口を得る。
上記第１層目の絶縁層２１０はＢＣＢの他に感光性ポリイミドなどでもよい。
【０１０４】
次に、第１層目の絶縁層２１０上に、まずＴｉ膜をＰＶＤ（Ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で成膜し、このＴｉ膜を電極として、銅（Ｃｕ）等からなる第２層目の配線層となる膜２１２ａを電解メッキ法で成膜する（図１８ｃ）。
【０１０５】
このＴｉ／Ｃｕの導電膜（第１層目の導電膜となる膜２１２ａ）の上に、レジスト（不図示）を形成してパターンニングし、これをマスク層としたドライエッチングやウエットエッチングにより第１層目の配線層２１２を形成する（図１８ｄ）。
【０１０６】
上記第１層目の絶縁層２１０の成膜から第１層目の配線層２１２の形成までと同様にして、絶縁膜と配線層の形成を繰返し、第２層目の絶縁層２１３および第２層目の配線層２１４を形成する。この第２配線層の配線層の形成時に、そのパターンの一部を渦巻状のパターンとすることで、インダクタ２０３を形成する（図１９ａ）。
【０１０７】
次に、上記第１層目の絶縁層２１０から第１層目の配線層２１２の形成までと同様にして、第３層目の絶縁層２１５と、Ｃｕなどの金属膜（第３層目の配線層２１６）を電解メッキ法で成膜する（図１９ｂ）。
その後、ウェハプレーナ２１７を用いて、金属膜（第３層目の配線層２１６）、および、第３層目の絶縁層２１５を切削して、支持基板１６に形成された多層膜の表面を平坦化する。
そして、支持基板１６寄りの下層側に設けられた抵抗素子２０１およびキャパシタ２０２、ならびに、上層側に設けられた２０３インダクタに電気的に接続された第２層目の配線層２１４の上に、接続電極２１８を形成する（図２０ａ）。
接続電極２１８まで形成した支持基板の最表面（接続電極２１８が埋め込まれた絶縁層）上に、感光性のボンディング接着剤２１９（絶縁性の接着剤）を塗布する。ボンディング接着剤２１９の一部領域を選択的に露光して現像を行うことで、接続電極２１８上の開口部をボンディング接着剤２１９に形成する（図２０ｂ）。
【０１０８】
ボンディング接着剤２１９の開口部に、導電性フィラーを含む、導電性接着樹脂２２０を塗布する（図２０ｃ）。
前述の第１の実施形態で高周波トランジスタＲＦＴ等が形成された半導体基板１を、支持基板１６に対し、前記感光性のボンディング接着剤２１９および導電性接着樹脂２２０を介して接着する。なお、図１の接着剤２３代わりに、本実施形態では、ボンディング接着剤２１９と導電性接着樹脂２２０が用いられる。ボンディング接着剤２１９と導電性接着樹脂２２０を介して、第３層目の配線層２１６が、半導体基板１側の第３配線層である配線層２２１と電気的に接続される（図２１）。
【０１０９】
半導体基板１と支持基板１６の接合および、接続電極２１８と配線層２２１との接続は、図２２に示すような形態でもよい。
この方法は、支持基板１６の接続電極上にＣｕとＳｎの合金からなるマイクロジョイント２２６を形成し、半導体基板１の配線層２２１下に、Ｃｕからなる接続電極２２２を設け、さらにＣｕとＳｎの合金からなるマイクロジョイント２２４を形成する。また、マイクロジョイント２２６およびマイクロジョイント２２４の周囲はＢＣＢからなる樹脂を配置する。ハイブリッドボンド法で接続する。
【０１１０】
また、もう一つの方法を図２３に示す。
図２３に示す方法は、半導体基板１の配線層２２１の下にＣｕからなる接続電極２２２を設け、支持基板１６の接続電極２１８とＣｕ−Ｃｕボンティングで接続を行う方法である。このとき半導体基板１に設けた接続電極２２２の周りには、シリコン酸化膜などからなる絶縁膜を形成する。
【０１１１】
何れの方法で接合した場合でも、その後は、第１の実施形態と同様にして、半導体基板１を薄層化し（図４ｂ参照）、各種ビア（Ｖａ，Ｖｂ）を形成する（図５ａ〜図９ｂ参照）。その後は、接続膜２０ａおよび熱結合膜２０ｂの形成（図１０ａ〜図１１ｂ）を経て、図１６に示すＢＧＡ端子２２を形成して、当該高周波半導体装置を完成させる。
【０１１２】
第３の実施形態では、ＦＥＴに比べて専有面積が大きくなることが多い受動素子を支持基板１６の側に積層させてチップ面積を縮小している。
また、例えば半導体基板１内のＦＥＴ（高周波トランジスタＲＦＴ）で発生した熱を、その多層配線構造の第２配線層等で受け、熱伝導率が高い導電性の層や膜（２２１，２２０，２１８）から、支持基板１６内の多層配線構造内に導くことができる。
支持基板１６内の多層配線構造は、導電層厚が大きいメッキ層なども多用され、受動素子の配線層であるため線幅も太く形成されている。そのため、導かれた熱を吸収しやすく、内部放熱効果も高い。さらに、受動素子は、ＦＥＴに比べると特性変動しにくいことから、その意味で熱に強い。また、支持基板１６内の多層配線構造は、熱を支持基板１６側に効率よく伝える熱媒体としても有効に機能し得る。
【０１１３】
このため、半導体基板１内のＦＥＴで発生した熱が多様な放熱経路で逃されることから、熱による高周波特性が、第１の実施形態よりさらに低下しにくい。また、第２の実施形態の「ダミー配線部」と本実施形態の支持基板側の放熱、熱伝達構造を組み合わせると、さらに放熱を効果的に行うことが可能となる。
【０１１４】
＜４．第４の実施の形態＞
第４の実施形態に関わる高周波半導体装置ＲＦＤ４について、図２４ａに、その製造途中の断面図を、図２４ｂに、その完成後の断面図を示す。
図２４ａは、第１の実施形態に関わる図４ａに対応する工程時の図である。
図４ａでは、デバイスおよび多層配線層の形成が終了した半導体基板１を、支持基板１６と接着剤２３によって貼り合わせている。
【０１１５】
本実施形態に関わる図２４ａでは、デバイス（高周波トランジスタＲＦＴ）および多層配線の形成が終了した半導体基板１を符号４００により示している。以下、この基板を、半導体基板１（４００）と記載する。
本実施形態では、半導体基板１（４００）を、ガラスなどの無機材料の基板ではなく、符号４０１により示すダイアタッチシート４０１を多層配線層の最表面に貼り付ける。
【０１１６】
その後、図４ｂと同様にして、半導体基板１の裏面から研削、研磨を行うことで半導体基板１を薄層化する。但し、本実施形態では、図２４ｂの最終的な構造では、薄いダイアタッチシート４０１は、全体の剛性を確保する支持基板の機能は余り果たさないため、半導体基板１を第１の実施形態より厚く残しておくことが望ましい。このため、形成する接続ビアＶａおよび放熱ビアＶｂのアスペクト比が大きくなる。
【０１１７】
図１や図２４ｂ等の断面図では、エピタキシャル・ポリシリコン層（３ａ，３ｂ）の厚さ方向の両側に第１絶縁層２と第２絶縁層４を配置したＳＯＩ基板の積層膜部分が、特徴的な部分である。このため、この積層膜部分は、厚さ方向の寸法を他の部分より強調して（拡大して）示している。但し、この積層膜部分は全体でも数十μｍ程度であり、しかも、薄い第２絶縁層４を介してエピタキシャル・ポリシリコン層（３ａ，３ｂ）が発熱源である半導体層５ａに対し、その全面に近接配置されている。従って、あくまで主な放熱経路は、図１に符号Ｒｔ１，Ｒｔ２で示す経路である。
【０１１８】
本実施形態で半導体基板１を厚くすると、熱吸収部材（ヒートシンク）としての半導体基板１の熱吸収能力が高まり、好ましい。
第１の実施形態等でも半導体基板１自体を厚くすることは可能であるが、ガラス等の厚い支持基板１６と併用すると、高周波半導体装置の高さ制限から、半導体基板１を薄くせざるをえないことがある。
そのような場合でも、ＳＯＩ基板厚（半導体基板１に各層２〜４を積層させた全体の基板厚）１が、他の実施形態では例えば８０〜９０μｍ程度であるが、本実施形態では２００μｍ程度に厚くでき、そのぶん放熱効率が高くなるという利点がある。
【０１１９】
＜５．第５の実施の形態＞
前述した第１の実施形態では、半導体基板１を薄く削り、少なくともその一部を残すことを特徴としている。
本実施形態では、半導体基板１を薄く削る際に、第１絶縁層まで完全に除去されてもよいことを示すものである。完成後の断面を、図２５に示す。
この実施形態では、半導体装置自体が、例えばシリコンインターポーザーを介して、他の半導体装置と共に実装される場合には放熱ビアを介してグランド端子を通じてシリコンインターポーザー側に放熱が行なわれるため、半導体基板１がなくても所望の効果を得る事が実現できる。
【０１２０】
＜６．ドープド・エピタキシャル・ポリシリコン層３ａおよび第２絶縁層４の厚さの適性範囲の検討＞
図２６は、この検討で前提とするデバイス構造であり、図１の半導体基板１側と同様な構造を有する。各部の詳細は、図１と同一符号を付して、その説明を省略する。
【０１２１】
図２７ｂに、この検討時のシミュレーション結果を示す。図２７ｂの縦軸がノンドープのエピタキシャル・ポリシリコン層３ｂ（Ｐｏｌｙ２）の膜厚を表し、横軸が第２絶縁層４（Ｂｏｘ２層）の膜厚を表す。そのブラフ内のデバイス温度の領域区分を丸印内の数値で示す。
【０１２２】
図２７ａは、このシミュレーションの条件を示す図である。
半導体基板１（ＳＵＢ）、第１および第２絶縁層２，４（ＢＯＸ１，２）の各熱伝導率を、それぞれ、１５０［Ｗ／ｍ・Ｋ］、０．９［Ｗ／ｍ・Ｋ］としている。また、ドープド・エピタキシャル・ポリシリコン層３ａとノンドープのエピタキシャル・ポリシリコン層３ｂの各熱伝導率を４０［Ｗ／ｍ・Ｋ］としている。
厚さは、半導体基板１が３０μｍ、第１絶縁層２が０．１μｍ、ドープド・エピタキシャル・ポリシリコン層３ａが５μｍとしている。
さらに、デバイスの横方向および高さ方向の熱境界面を、熱源があるチャネル形成領域５ｃの端から１２０μｍ離れたチップ端面と、チャネル形成領域５ｃの下面から８０μｍ離れた半導体基板１の裏面にとっている。
【０１２３】
図２７ｂに示すシミュレーション結果は、図２７ａに示す条件下で、ノンドープのエピタキシャル・ポリシリコン層３ｂの厚さと第２絶縁層４の厚さを種々変化させ、その時々のデバイス温度分布を熱解析シミュレーションにより求めたものである。
【０１２４】
図２８は、２ＧＨｚの高周波におけるデバイスのインサーションロス（挿入損失）と、各膜厚との関係を調べたデバイスシミュレーションの結果を示すグラフである。グラフの縦軸と横軸の表記は、図２４ｂとほぼ同じである。
【０１２５】
高周波トランジスタでは、高調波歪特性の他に重要な性能の一つに、インサーションロスが挙げられる。
インサーションロスは、高周波トランジスタのオン抵抗と寄生容量の積が増大すると悪化（増大）する。
よって、ノンドープ・エピタキシャル・ポリシリコン層の厚さと第２絶縁層の厚さにより決定される容量値と、本開示技術で改善すべき放熱特性を考慮して第２絶縁層とノンドープのエピタキシャル・ポリシリコン層の厚さを設定することが望ましい。
【０１２６】
図２８のデバイスシミュレーションの結果において、高周波トランジスタとして要求される、インサーションロスが−０．０４ｄＢ以下という目安から、ノンドープド・エピタキシャル・ポリシリコン層３ｂの膜厚の下限（４５μｍ）が決められる。また、図２７ｂの温度シミュレーションと実測結果から想定される温度規格の目安である８０℃以下という観点から、第２絶縁層４の膜厚上限（０．５μｍ）が決められる。第２絶縁層４の膜厚下限（０．１μｍ）は、寄生容量の大きさ、成膜性や絶縁性の観点から決められている。
【０１２７】
これらの結果から、ドープド・エピタキシャル・ポリシリコン層３ａの厚さを４５μｍ以上、第２絶縁層４の膜厚を０．１以上で０．５μｍ以下にすることが、良好な高周波特性と実用的なデバイス温度の観点から望ましいことが分かる。
この望ましい範囲内に各膜厚を収めると、自己発熱に起因した電気特性の悪化がなく、エピタキシャル・ポリシリコン層でのキャリアトラップ効果も有することで高周波の歪特性を改善することができ高性能な高周波スイッチング素子を実現可能となる。
【０１２８】
図２９は、本開示技術が適用される前（通常のＳＯＩ基板）と同程度に自己発熱が起きたことを想定した場合に、入力信号をどの位上げることが可能であるか試算した結果を示す図である。
この結果から、本開示技術の適用前では入力信号が０．７Ｗであったものが、本開示技術を適用すると、１．３〜１．４Ｗまで入力信号を上げることができ、関連技術との比で約２倍のパワーハンドリングが実現可能となる。
【０１２９】
＜７．適用例＞
図３０ａおよび図３０ｂに、本適用例に関わる高周波半導体装置ＲＦＤ５について、その外部端子が配列された面から見た全体の構成図（図３０ａ）と、要部断面図（図３０ｂ）を示す。図３０ｂは、図３０ａのｚ１−ｚ２に沿った断面図である。なお、図３０ｂは、図１と同一構成は同じ符号を付しており、ここでの説明を省略する。
【０１３０】
図３０ａおよび図３０ｂに図解した高周波半導体装置ＲＦＤ５は、シリコンＣＭＯＳスイッチトランジスタ部３０１と、その周辺回路として電圧を発生するＣＭＯＳデコーダ３０２が同一のＳＯＩ基板に集積化されている。
このうちシリコンＣＭＯＳスイッチトランジスタ部３０１内のＮ型ＦＥＴ（図３０ｂの左側のＦＥＴ）が、図１に示す基板構造で高周波特性が改善された、ＧＨｚ帯の高周波信号が印加される高周波トランジスタＲＦＴに相当する。なお、図示しないＰ型ＦＥＴも、同じ半導体基板１に形成された半導体層５ａに形成され、チャネル形成領域５ｃおよび２つのソース・ドレイン領域７，８が、それぞれＮ型ＦＥＴと逆の導電型の不純物が導入されている。
また、図３０ｂの右側のＦＥＴがＣＭＯＳデコーダ３０２内のＦＥＴに相当する。
【０１３１】
図３０ａおよび図３０ｂは、第１の実施形態を示す図１の構造を例として適用例を示すが、さらに、第２〜第５の実施形態の特徴構成を適用することが可能である。
多くの機能を１チップに集積化した場合、抵抗素子、キャパシタおよびインダクタ等の受動素子も含めたチップ面積の縮小は重要である。その意味で、とくに第３実施形態のように支持基板側の多層配線構造内にこれらの受動素子を形成することは有効である。
【０１３２】
周辺回路は扱う周波数が低く、シリコンＣＭＯＳ構成であるため、関連技術では化合物半導体チップとは別のシリコンチップに形成されていた。
上記第１〜第５の実施形態で述べた本開示技術は、扱う周波数が異なる高周波回路と周辺回路とをシリコンＳＯＩ基板に集積化するに際して、高周波回路の特性を改善するものである。そのため、本開示技術の適用によって、例えば図３０ａおよび図３０ｂに図解する適用例のような高機能半導体装置の１チップ化が容易に実現できる。その意味で、本開示技術は、「アンテナスイッチ」「ＣＭＯＳデコーダ」といった機能に限らず、広く高周波半導体装置に適用できる。
【０１３３】
本出願は、日本国特許庁において２０１２年２月８日に出願された日本特許出願番号２０１２−０２５４２２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【０１３４】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
2013118618.tif 000003
【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
2013118618.tif 000011
【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１１ａ】
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【図１１ｂ】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７ａ】
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【図１７ｂ】
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【図１７ｃ】
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【図１７ｄ】
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【図１８ａ】
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【図１８ｂ】
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【図１８ｃ】
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【図１８ｄ】
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【図１９ａ】
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【図１９ｂ】
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【図２０ａ】
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【図２０ｂ】
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【図２０ｃ】
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【図２１】
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【図２２】
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【図２３】
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【図２４ａ】
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【図２４ｂ】
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【図２５】
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【図２６】
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【図２７ａ】
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【図２７ｂ】
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【図２８】
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【図２９】
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【図３０ａ】
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【図３０ｂ】
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【国際調査報告】
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