(57)【要約】  直流電源２の高電圧側端子と低電圧側端子の間に接続された第１スイッチ素子２１及び第２スイッチ素子２２の直列回路と、直流電源２の中間の電圧を発生させるために、第１スイッチ素子２１及び第２スイッチ素子２２に並列接続され、２つのコンデンサ１１及び１２の直列回路と、２つのコンデンサ１１と１２の接続点Ｐ１と第１スイッチ素子２１と第２スイッチ素子２２の接続点Ｐ２の間に接続された単一の第１双方向スイッチ素子１００を備えたマルチレベルインバータ装置であって、双方向スイッチ素子１００は、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する。
2013099053.tif 000002
【特許請求の範囲】
【請求項１】
直流電源の高電圧側端子と低電圧側端子の間に接続された第１スイッチ素子及び第２スイッチ素子の直列回路と、
前記直流電源の中間の電圧を発生させるために、前記第１スイッチ素子及び前記第２スイッチ素子に並列接続され、２つのコンデンサの直列回路と、
前記２つのコンデンサの接続点と前記第１スイッチ素子と前記第２スイッチ素子の接続点の間に接続された単一の双方向スイッチ素子と、
前記第１スイッチ素子、前記第２スイッチ素子及び前記双方向スイッチ素子に対してゲート駆動信号を出力する制御部を備え、
前記双方向スイッチ素子は、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有することを特徴とするマルチレベルインバータ装置。
【請求項２】
前記双方向スイッチ素子は、ＧａＮ層と、前記ＧａＮ層の上に積層されたＡｌＧａＮ層で構成され、前記ＡｌＧａＮ層の表面には、２つのドレイン電極と、前記２つのドレイン電極の間に位置するゲート電極が形成されていることを特徴とする請求項１に記載のマルチレベルインバータ装置。
【請求項３】
前記双方向スイッチ素子は、
前記２つのドレイン電極の間に２つのゲート電極が形成されており、
前記２つのゲートにそれぞれゲート駆動信号が入力されることにより前記２つのドレイン電極の間が導通し、
前記２つのゲートのいずれにもゲート駆動信号が入力されないことにより前記２つのドレイン電極の間が非導通となり、
前記２つのゲートのいずれか一方にのみゲート駆動信号が入力されることによりダイオードとして機能することを特徴とする請求項２に記載のマルチレベルインバータ装置。
【請求項４】
前記制御部は、前記双方向スイッチ素子に出力するゲート駆動信号と前記第１スイッチ素子又は前記第２スイッチ素子に対して出力するゲート駆動信号の間に、前記第１スイッチ素子、前記第２スイッチ素子及び前記双方向スイッチ素子のいずれも非導通であるデッドオフタイムを設けると共に、少なくとも前記デッドオフタイム中、前記双方向スイッチの２つのゲートのいずれか一方にのみゲート駆動信号を入力し、前記双方向スイッチ素子をダイオードとして機能させることを特徴とする請求項３に記載のマルチレベルインバータ装置。
【請求項５】
前記双方向スイッチ素子を第１双方向スイッチ素子と呼び、
前記第１スイッチ素子及び前記第２スイッチ素子の直列回路に並列接続された第３スイッチ素子及び第４スイッチ素子の直列回路と、前記２つのコンデンサの接続点と前記第３スイッチ素子と前記第４スイッチ素子の接続点の間に接続され、前記第１双方向スイッチ素子と同一の構造を有する単一の第２双方向スイッチ素子をさらに備え、
前記制御部は、前記第３スイッチ素子、前記第４スイッチ素子及び前記第２双方向スイッチ素子に対してゲート駆動信号を出力し、
前記第１スイッチ素子、前記第２スイッチ素子及び前記第１双方向スイッチ素子を第１スイッチ素子部とし、前記第３スイッチ素子、前記第４スイッチ素子及び前記第２双方向スイッチ素子を第２スイッチ素子部として、前記第１スイッチ素子部からの出力と前記第２スイッチ素子部からの出力の差分を交流電力として出力することを特徴とする請求項１に記載のマルチレベルインバータ装置。
【請求項６】
前記第１スイッチ素子、前記第２スイッチ素子及び前記第１双方向スイッチ素子で第１スイッチ素子部を構成し、
前記第３スイッチ素子、前記第４スイッチ素子及び前記第２双方向スイッチ素子で第２スイッチ素子部を構成し、
前記制御部は、前記第２スイッチ素子部を前記第１スイッチ素子部よりも高い周波数でスイッチングし、前記第１スイッチ素子部と前記第２スイッチ素子部の位相を反転させて動作させていることを特徴とする請求項５に記載のマルチレベルインバータ装置。
【請求項７】
前記第３又は第４双方向スイッチ素子は、ＧａＮ層と、前記ＧａＮ層の上に積層されたＡｌＧａＮ層で構成され、前記ＡｌＧａＮ層の表面には、２つのドレイン電極と、前記２つのドレイン電極の間に位置するゲート電極が形成されていることを特徴とする請求項５又は請求項６に記載のマルチレベルインバータ装置。
【請求項８】
前記第３又は第４双方向スイッチ素子は、
前記２つのドレイン電極の間に２つのゲート電極が形成されており、
前記２つのゲートにそれぞれゲート駆動信号が入力されることにより前記２つのドレイン電極の間が導通し、
前記２つのゲートのいずれにもゲート駆動信号が入力されないことにより前記２つのドレイン電極の間が非導通となり、
前記２つのゲートのいずれか一方にのみゲート駆動信号が入力されることによりダイオードとして機能することを特徴とする請求項７に記載のマルチレベルインバータ装置。
【請求項９】
前記制御部は、さらに、前記第２双方向スイッチ素子に出力するゲート駆動信号と前記第３スイッチ素子又は前記第４スイッチ素子に対して出力するゲート駆動信号の間に、前記第３スイッチ素子、前記第４スイッチ素子及び前記第１双方向スイッチ素子のいずれも非導通であるデッドオフタイムを設けると共に、少なくとも前記デッドオフタイム中、前記第２双方向スイッチの２つのゲートのいずれか一方にのみゲート駆動信号を入力し、前記双方向スイッチ素子をダイオードとして機能させることを特徴とする請求項８に記載のマルチレベルインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電力を交流電力に変換するマルチレベルインバータ装置に関する。
【背景技術】
【０００２】
マルチレベルインバータ装置は、出力される交流電力の電圧波形に歪みが少なく、低騒音で、且つ低ノイズであるという特徴を有している。図１３は、例えば特許文献１に示された一般的な３レベルのマルチレベルインバータ装置の回路を示す。このマルチレベルインバータ装置５００は、直流電圧源となる２つのコンデンサ５５１及び５５２の直列回路の両端に、直列接続された２つのＩＧＢＴ(Insulated Gate Bipolar Transistor)５０１及び５０４が接続されている。また、ＩＧＢＴ５０１及び５０４にはダイオード５１１及び５１４がそれぞれ逆並列接続されている。コンデンサ５５１と５５２の接続点は接地され、ＩＧＢＴ５０１及び５０４の接続点が交流電力の出力端子となる。コンデンサ５５１と５５２の接続点とＩＧＢＴ５０１及び５０４の接続点の間には、逆方向耐圧を有する２つのＩＧＢＴ５０２および５０３が逆並列接続されている。なお、図示されていないが、コンデンサ５５１及び５５２の直列回路の両端に直流電源が接続されている。また、交流電力の出力端子には、インダクタ及びコンデンサなどで構成されたフィルタ回路が接続されている。【０００３】
ＩＧＢＴ５０１が導通し、ＩＧＢＴ５０４が導通していないときは、出力端子から正の電圧が出力され、ＩＧＢＴ５０２又は５０３が導通し、ＩＧＢＴ５０１及び５０４が導通していないときは、出力端子から中間点の電位（０Ｖ）が出力され、ＩＧＢＴ５０４が導通し、ＩＧＢＴ５０１が導通していないときは、出力端子から負の電圧が出力される。それによって、直流電源から交流電力が出力される。【０００４】
このマルチレベルインバータ装置５００は、スイッチ素子としてＩＧＢＴを用いることにより、スイッチ素子としてトランジスタを用いた装置に比べて、特にＩＧＢＴ５０２及び５０３にダイオードを直列接続する必要が無くなり、インバータ回路を構成する素子数の低減及び素子による損失の低減が可能である。【０００５】
また、特許文献２には、インバータ回路を構成するダイオードとして、ワイドバンドギャップ半導体のダイオードを用いることによって、ダイオードによる損失を低減したマルチレベルインバータ装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８８６０号公報
【特許文献２】特開２０１１−７８２９６号公報
【発明の開示】
【０００７】
上記特許文献１及び特許文献２に記載された従来のマルチレベルインバータ装置は、いずれも中間点電位（０Ｖ）を出力するために、逆並列接続された２つのスイッチ素子を用いており、例えば３レベルの単相マルチレベルインバータ装置の場合４つのスイッチ素子を必要とする。これらのスイッチ素子などには、インバータ出力電流と同等の大電流が流れるため、スイッチ素子などが発熱する。また、大電流が流れる素子数が多いため発熱量が多い。そのため、発熱による損失に起因してマルチレベルインバータ装置の効率が低下し、また、ヒートシンクなどの放熱部品が必要であるため、マルチレベルインバータ装置の小型化が困難である。
【０００８】
本発明は、上記従来例の問題を解決するためになされたものであり、素子数の低減及び低損失による高効率化及び放熱部品数の削減による小型化が可能なマルチレベルインバータ装置を提供することを目的とする。
【０００９】
上記目的を達成するために本発明に係るマルチレベルインバータ装置は、直流電源の高電圧側端子と低電圧側端子の間に接続された第１スイッチ素子及び第２スイッチ素子の直列回路と、前記直流電源の中間の電圧を発生させるために、前記第１スイッチ素子及び前記第２スイッチ素子に並列接続され、２つのコンデンサの直列回路と、前記２つのコンデンサの接続点と前記第１スイッチ素子と前記第２スイッチ素子の接続点の間に接続された単一の双方向スイッチ素子と、前記第１スイッチ素子、前記第２スイッチ素子及び前記双方向スイッチ素子に対してゲート駆動信号を出力する制御部を備え、前記双方向スイッチ素子は、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有することを特徴とする。
【００１０】
前記双方向スイッチ素子は、ＧａＮ層と、前記ＧａＮ層の上に積層されたＡｌＧａＮ層で構成され、前記ＡｌＧａＮ層の表面には、２つのドレイン電極と、前記２つのドレイン電極の間に位置するゲート電極が形成されていることが好ましい。
【００１１】
前記双方向スイッチ素子は、前記２つのドレイン電極の間に２つのゲート電極が形成されており、前記２つのゲートにそれぞれゲート駆動信号が入力されることにより前記２つのドレイン電極の間が導通し、前記２つのゲートのいずれにもゲート駆動信号が入力されないことにより前記２つのドレイン電極の間が非導通となり、前記２つのゲートのいずれか一方にのみゲート駆動信号が入力されることによりダイオードとして機能することが好ましい。
【００１２】
前記制御部は、前記双方向スイッチ素子に出力するゲート駆動信号と前記第１スイッチ素子又は前記第２スイッチ素子に対して出力するゲート駆動信号の間に、前記第１スイッチ素子、前記第２スイッチ素子及び前記双方向スイッチ素子のいずれも非導通であるデッドオフタイムを設けると共に、少なくとも前記デッドオフタイム中、前記双方向スイッチの２つのゲートのいずれか一方にのみゲート駆動信号を入力し、前記双方向スイッチ素子をダイオードとして機能させることが好ましい。
【００１３】
また、前記双方向スイッチ素子を第１双方向スイッチ素子と呼び、前記第１スイッチ素子及び前記第２スイッチ素子の直列回路に並列接続された第３スイッチ素子及び第４スイッチ素子の直列回路と、前記２つのコンデンサの接続点と前記第３スイッチ素子と前記第４スイッチ素子の接続点の間に接続され、前記第１双方向スイッチ素子と同一の構造を有する単一の第２双方向スイッチ素子をさらに備え、前記制御部は、前記第３スイッチ素子、前記第４スイッチ素子及び前記第２双方向スイッチ素子に対してゲート駆動信号を出力し、前記第１スイッチ素子、前記第２スイッチ素子及び前記第１双方向スイッチ素子を第１スイッチ素子部とし、前記第３スイッチ素子、前記第４スイッチ素子及び前記第２双方向スイッチ素子を第２スイッチ素子部として、前記第１スイッチ素子部からの出力と前記第２スイッチ素子部からの出力の差分を交流電力として出力することが好ましい。
【００１４】
前記第１スイッチ素子、前記第２スイッチ素子及び前記第１双方向スイッチ素子で第１スイッチ素子部を構成し、前記第３スイッチ素子、前記第４スイッチ素子及び前記第２双方向スイッチ素子で第２スイッチ素子部を構成し、前記制御部は、前記第２スイッチ素子部を前記第１スイッチ素子部よりも高い周波数でスイッチングし、前記第１スイッチ素子部と前記第２スイッチ素子部の位相を反転させて動作させていることが好ましい。
【００１５】
前記第３又は第４双方向スイッチ素子は、ＧａＮ層と、前記ＧａＮ層の上に積層されたＡｌＧａＮ層で構成され、前記ＡｌＧａＮ層の表面には、２つのドレイン電極と、前記２つのドレイン電極の間に位置するゲート電極が形成されていることが好ましい。
【００１６】
前記第３又は第４双方向スイッチ素子は、前記２つのドレイン電極の間に２つのゲート電極が形成されており、前記２つのゲートにそれぞれゲート駆動信号が入力されることにより前記２つのドレイン電極の間が導通し、前記２つのゲートのいずれにもゲート駆動信号が入力されないことにより前記２つのドレイン電極の間が非導通となり、前記２つのゲートのいずれか一方にのみゲート駆動信号が入力されることによりダイオードとして機能することが好ましい。
【００１７】
前記制御部は、さらに、前記第２双方向スイッチ素子に出力するゲート駆動信号と前記第３スイッチ素子又は前記第４スイッチ素子に対して出力するゲート駆動信号の間に、前記第３スイッチ素子、前記第４スイッチ素子及び前記第１双方向スイッチ素子のいずれも非導通であるデッドオフタイムを設けると共に、少なくとも前記デッドオフタイム中、前記第２双方向スイッチの２つのゲートのいずれか一方にのみゲート駆動信号を入力し、前記双方向スイッチ素子をダイオードとして機能させることが好ましい。
【００１８】
本発明によれば、マルチレベルインバータ装置を構成するスイッチ素子の１つとして双方向スイッチ素子を用いることにより、スイッチ素子数を削減すると共に、双方向スイッチ素子として低損失を特徴とするＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造の素子を用いている。そのため、スイッチ素子数の削減による発熱量の低下、及びそれに伴う高効率化、放熱部品の削減又は小型化によるマルチレベルインバータ装置の小型化が可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係るマルチレベルインバータ装置の構成を示す回路図。
【図２】本発明のマルチレベルインバータ装置で用いる双方向スイッチ素子の構成（シングルゲート型）を示す平面図。
【図３】図２におけるＡ−Ａ断面図。
【図４】本発明のマルチレベルインバータ装置で用いる双方向スイッチ素子の他の構成（デュアルゲート型）を示す平面図。
【図５】図４におけるＢ−Ｂ断面図。
【図６】図４に示す双方向スイッチ素子の特性を示す図。
【図７】第１実施形態におけるマルチレベルインバータ装置の基本的動作を示す波形図。
【図８】マルチレベルインバータ装置の交流出力端子から出力される電圧波形をより正弦波に近づけるための具体的な駆動方法を示す波形図。
【図９】第１実施形態におけるマルチレベルインバータ装置の具体的な駆動方法を示す波形図。
【図１０】第１実施形態におけるマルチレベルインバータ装置の他の具体的な駆動方法を示す波形図。
【図１１】本発明の第２実施形態に係るマルチレベルインバータ装置の構成を示す回路図。
【図１２】第２実施形態におけるマルチレベルインバータ装置の具体的な動作を示す波形図。
【図１３】従来の３レベルのマルチレベルインバータの構成を示す回路図。
【発明を実施するための形態】
【００２０】
（第１実施形態）
本発明の第１実施形態に係るマルチレベルインバータ装置について説明する。図１は、第１実施形態に係る３レベルのマルチレベルインバータ装置１の回路構成を示す。このマルチレベルインバータ装置１は、直流電源２の高電圧側端子と低電圧側端子の間に第１スイッチ素子２１及び第２スイッチ素子２２の直列回路が接続されている。さらに、第１スイッチ素子２１及び第２スイッチ素子２２の直列回路には、２つのコンデンサ１１及び１２の直列回路が並列接続されている。これら直列接続された２つのコンデンサ１１と１２の接続点からは、直流電源２の中間の電圧が発生される。第１スイッチ素子２１及び第２スイッチ素子２２として、例えばＦＥＴ(Field Effect Transistor)やＩＧＢＴなどが用いられる。また、コンデンサ１１と１２の接続点Ｐ１と第１スイッチ素子２１及び第２スイッチ素子２２の接続点Ｐ２の間には、単一の双方向スイッチ素子１００が接続されている。第１スイッチ素子２１及び第２スイッチ素子２２の接続点Ｐ２には、インダクタ３１及びコンデンサ３２などで構成されたフィルタ回路が接続されており、このフィルタ回路から交流電力が出力される。制御部５０は、各スイッチ素子２１、２２及び１００に対してゲート駆動信号Ｇ２１、Ｇ２２、Ｇ１００を出力する。
【００２１】
次に、双方向スイッチ素子１００の具体的な構造について説明する。双方向スイッチ素子１００は、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する双方向スイッチ素子である。図２は双方向スイッチ素子１００の構成の一例を示す平面図であり、図３はＡ−Ａ断面図である。なお、この双方向スイッチ素子１００は、２つの電極Ｄ１及びＤ２間にゲートＧが１つだけ設けられているので、シングルゲート型と呼ばれている。
【００２２】
図３に示すように、双方向スイッチ素子１００の基板１０１は、導体層１０１ａと、導体層１０１ａの上に積層されたＧａＮ層２ｂと、ＧａＮ層２ｂの上にさらに積層されたＡｌＧａＮ層０１０ｃで構成されている。この実施形態では、チャネル層としてＡｌＧａＮ／ＧａＮヘテロ界面に生じる２次元電子ガス層を利用している。図２に示すように、基板１０１の表面１０１ｄには、第１電極Ｄ１及び第２電極Ｄ２と、第１電極Ｄ１の電位及び第２電極Ｄ２の電位に対して中間電位となる中間電位部Ｓが形成されている。さらに、中間電位部Ｓの上には、制御電極（ゲート）Ｇが積層形成されている。制御電極Ｇとして、例えばショットキ電極を用いる。第１電極Ｄ１及び第２電極Ｄ２は、それぞれ互いに平行に配列された複数の電極部１１１、１１２、１１３・・・及び１２１、１２２、１２３・・・を有する櫛歯状であり、櫛歯状に配列された電極部同士が互いに対向するように配置されている。中間電位部Ｓ及び制御電極Ｇは、櫛歯状に配列された電極部１１１、１１２、１１３・・・及び１２１、１２２、１２３・・・の間にそれぞれ配置されており、電極部の間に形成される空間の平面形状に相似した形状（略魚背骨状）を有している。
【００２３】
図２に示すように、第１電極Ｄ１の電極部１１１と第２電極Ｄ２の電極部１２１は、それらの幅方向における中心線が同一線上に位置するように配列されている。また、中間電位部Ｓ及び制御電極Ｇは、それぞれ第１電極Ｄ１の電極部１１１及び第２電極Ｄ２の電極部１２１の配列に対して平行に設けられている。上記幅方向における第１電極Ｄ１の電極部１１１と第２電極Ｄ２の電極部１２１と中間電位部Ｓ及び制御電極Ｇの距離は、所定の耐電圧を維持しうる距離に設定されている。上記幅方向に直交する方向、すなわち第１電極Ｄ１の電極部１１１と第２電極Ｄ２の電極部１２１の長手方向においても同様である。また、これらの関係は、その他の電極部１１２及び１２２、１１３及び１２３・・・についても同様である。すなわち、中間電位部Ｓ及び制御電極Ｇは、第１電極Ｄ１及び第２電極Ｄ２に対して所定の耐電圧を維持しうる位置に配置されている。そのため、第１電極Ｄ１が高電位側、第２電極Ｄ２が低電位側である場合、双方向スイッチ素子１００がオフのとき、少なくとも第１電極Ｄ１と、制御電極Ｇ及び中間電位部Ｓの間で、電流は確実に遮断される（制御電極（ゲート）Ｇの直下で電流が阻止される）。一方、双方向スイッチ素子１００がオンのとき、すなわち制御電極Ｇに所定の閾値以上の電圧の信号が印加されたときは、図中矢印で示すように、第１電極Ｄ１（電極部１１１・・・）、中間電位部Ｓ、第２電極Ｄ２（電極部１２１・・・）の経路で電流が流れる。逆の場合も同様である。その結果、制御電極Ｇに印加する信号の閾値電圧を必要最低限のレベルまで低下させても、双方向スイッチ素子１００を確実にオン／オフさせることができ、低オン抵抗を実現することができる。また、第１電極Ｄ１の電極部１１１、１１２、１１３・・・及び第２電極Ｄ２の電極部１２１、１２２、１２３・・・を櫛歯状に配列することができ、双方向スイッチ素子１００のチップサイズを大きくすることなく、大電流を取り出すことができる。
【００２４】
図４及び５は、双方向スイッチ素子１００の他の構成例を示す。図４は双方向スイッチ素子１００の構成を示す平面図であり、図５はＢ−Ｂ断面図である。なお、この双方向スイッチ素子１００は、２つの電極Ｄ１及びＤ２間に２つのゲートＧ１及びＧ２が設けられているので、デュアルゲート型と呼ばれている。
【００２５】
図４及び５に示すように、横型のデュアルゲートトランジスタ構造の双方向スイッチ素子１００は、耐圧を維持する箇所を１箇所とした損失の少ない双方向素子を実現する構造である。すなわち、ドレイン電極Ｄ１及びＤ２はそれぞれＧａＮ層に達するように形成され、ゲート電極Ｇ１及びＧ２はそれぞれＡｌＧａＮ層の上に形成されている。ゲート電極Ｇ１、Ｇ２に電圧が印加されていない状態では、ゲート電極Ｇ１、Ｇ２の直下のＡｌＧａＮ／ＧａＮヘテロ界面に生じる２次元電子ガス層に電子の空白地帯が生じ、電流は流れない。一方、ゲート電極Ｇ１、Ｇ２に電圧が印加されると、ドレイン電極Ｄ１からＤ２に向かって（又はその逆に）ＡｌＧａＮ／ＧａＮヘテロ界面に電流が流れる。ゲート電極Ｇ１とＧ２の間は、耐電圧を必要とし、一定の距離を設ける必要があるが、ドレイン電極Ｄ１とゲート電極Ｇ１の間及びドレイン電極Ｄ２とゲート電極Ｇ２の間は耐電圧を必要としない。そのため、ドレイン電極Ｄ１とゲート電極Ｇ１及びドレイン電極Ｄ２とゲート電極Ｇ２とが、絶縁層Ｉｎを介して重複していてもよい。なお、この構成の素子はドレイン電極Ｄ１、Ｄ２の電圧を基準として制御する必要があり、２つのゲート電極Ｇ１、Ｇ２にそれぞれ駆動信号を入力する必要がある（そのため、デュアルゲートトランジスタ構造と呼ぶ）。
【００２６】
図６にこのデュアルゲート型の双方向スイッチ素子１００の特性を示す。図６（ａ）は、デュアルゲート型の双方向スイッチ素子１００の等価回路を示し、デュアルゲート型であるためスイッチ制御するゲートが二つあり、それぞれにオン／オフの閾値が存在する。閾値の値は２つのゲートについてそれぞれほぼ同じ値であり、ノーマリーオフ型なので閾値（正の値）より高い時がオン状態となる。ここで、２つのゲートの状態の組み合わせが４通りあるので、そのそれぞれのＩ―Ｖ特性をそれぞれ図６（ｂ）〜（ｅ）に示している。図６（ｂ）〜（ｅ）中、ＶＤ１及びＶＤ２は、それぞれ図５におけるドレイン電極Ｄ１、Ｄ２の電圧、ＶＧ１及びＶＧ２は、それぞれゲート電極Ｇ１、Ｇ２に印加されるゲート駆動信号の電圧である。また、ＩＤ１及びＩＤ２はゲート電極Ｇ１とＧ２の間に流れる電流を表す。図６（ｂ）は、ゲート駆動信号Ｇ２１、Ｇ２２の電圧が共に閾値よりも高く、ゲートＤ１及びＤ２が共にオン状態であり、双方向スイッチ素子１００が導通状態になる第１状態を示す。図６（ｃ）は、ゲート駆動信号Ｇ２１、Ｇ２２の電圧が共に閾値よりも低く、ゲートＤ１及びＤ２が共にオフ状態であり、双方向スイッチ素子１００が遮断状態になる第２状態を示す。図６（ｄ）は、ゲート駆動信号Ｇ２１の電圧が閾値よりも高く、ゲート駆動信号Ｇ２２の電圧が閾値よりも低く、ゲートＤ１がオン状態で、ゲートＤ２がオフ状態であり、双方向スイッチ素子１００はダイオードの様に片側だけ電流を流す第３状態になる。図６（ｅ）は、ゲート駆動信号Ｇ２２の電圧が閾値よりも高く、ゲート駆動信号Ｇ２１の電圧が閾値よりも低く、ゲートＤ２がオン状態で、ゲートＤ１がオフ状態であり、双方向スイッチ素子１００が図６（ｄ）とは逆方向の電流だけを流す第４状態になる。
【００２７】
次に、第１実施形態におけるマルチレベルインバータ装置１の基本的動作について説明する。図７は、制御部１００から出力されるゲート駆動信号Ｇ２１、Ｇ２２、Ｇ１００の波形及びマルチレベルインバータ装置１の接続点Ｐ２の電圧波形又は交流出力端子Ｐ３の電圧波形（これらをインバータ出力と総称する）を示す。この場合、双方向スイッチ素子１００としては、上記シングルゲート型又はデュアルゲート型のいずれであってもよい。デュアルゲート型の場合、同じゲート駆動信号が２つのゲートＤ１とＤ２に同時に入力されるものとする。
【００２８】
図７に示すように、最初ゲート駆動信号Ｇ１００のみが出力されているとすると、直流電源の出力電圧をＶとして、接続点Ｐ２の電圧は中間電圧０（Ｖ）となる。次に、ゲート駆動信号Ｇ１００の出力を停止し、ゲート駆動信号Ｇ２１を出力すると、第１スイッチ素子２１が導通し、第２スイッチ素子２２が非導通となるので、電流は直流電源２から第１スイッチ素子２１を通ってインダクタ３１に流れる。そのため、接続点Ｐ２の電圧は直流電源２の出力電圧と電圧Ｖ／２となる。さらに、ゲート駆動信号Ｇ２１の出力を停止し、ゲート駆動信号Ｇ１００を出力すると、第１スイッチ素子２１及び第２スイッチ素子２２が非導通で、双方向スイッチ素子１００が導通するので、接続点Ｐ２の電圧は再び中間電圧０となる。さらに、ゲート駆動信号Ｇ１００の出力を停止し、ゲート駆動信号Ｇ２２を出力すると、第１スイッチ素子２１が非導通で、第２スイッチ素子２２が導通するので、接続点Ｐ２の電圧は−Ｖ／２となる。さらに、ゲート駆動信号Ｇ２２の出力を停止し、ゲート駆動信号Ｇ１００を出力すると、接続点Ｐ２の電圧は再び中間電圧０となる。このような動作を繰り返し行うことにより、マルチレベルインバータ装置１の接続点Ｐ２の電圧は、０、Ｖ／２、０、−Ｖ／２、０、Ｖ／２、０、−Ｖ／２・・・のように変化する。さらに、マルチレベルインバータ装置１の交流出力端子Ｐ３からは、これらの矩形波を平滑化した交流電力が出力される。
【００２９】
ところで、マルチレベルインバータ装置１の交流出力端子Ｐ３から出力される電圧波形がより正弦波に近くなるように、例えば図８に示すように、交流電力の周期の１／２の期間において、上記ゲート駆動信号Ｇ２１、Ｇ２２及びＧ１００を複数回スイッチングすることが行われている。一方、インバータ装置においては、複数のスイッチ素子が同時にオンすると、短絡電流が流れる可能性がある。そのため、一時的に全てのスイッチ素子をオフするデッドタイムが設けられている。図９（ａ）は、図８におけるインバータ出力が正電圧を示す期間Ｔ１におけるゲート駆動信号の波形及びインバータ出力を示す。また、図９（ｂ）は、図８におけるインバータ出力が負電圧を示す期間Ｔ２におけるゲート駆動信号の波形及びインバータ出力を示す。なお、この場合、双方向スイッチ素子１００として、デュアルゲート型のものを用いており、２つのゲートＤ１とＤ２に入力されるゲート駆動信号をそれぞれＧ１０１及びＧ１０２とする。
【００３０】
図９（ａ）に示すように、インバータ出力が正電圧を示す期間Ｔ１では、ゲート駆動信号Ｇ２２の電圧は常時閾値未満であり（すなわち、ゲート駆動信号Ｇ２２は出力されていない）、第２スイッチ素子２２は非導通である。また、ゲート駆動信号Ｇ１０２の電圧は常時閾値以上である（すなわち、ゲート駆動信号Ｇ１０２は出力され続けている）。ゲート駆動信号Ｇ１０１の電圧は、交互に閾値以上の状態と閾値未満の状態を繰り返す（すなわち、ゲート駆動信号Ｇ１０１は、所定時間の出力状態と非出力状態を繰り返す）。ゲート駆動信号Ｇ１０１とＧ１０２の電圧が共に閾値以上のとき、双方向スイッチ素子１００が導通している。また、ゲート駆動信号Ｇ２１の電圧は、ゲート駆動信号Ｇ１０１の電圧が閾値未満になった後、所定のデッドオフタイムを経過したときに閾値以上となり、ゲート駆動信号Ｇ２１の電圧が閾値未満となった後、所定のデッドオフタイムを経過したときに閾値以上となる（すなわち、ゲート駆動信号Ｇ２１は、ゲート駆動信号Ｇ１０１が非出力状態の間に出力される）。
【００３１】
一方、図９（ｂ）に示すように、インバータ出力が負電圧を示す期間Ｔ２では、ゲート駆動信号２１の電圧は常時閾値未満であり、スイッチ素子２１は非導通である。また、ゲート駆動信号Ｇ１０１の電圧は常時閾値以上である。ゲート駆動信号Ｇ１０２の電圧は、交互に閾値以上の状態と閾値未満の状態を繰り返し、ゲート駆動信号Ｇ１０１とＧ１０２の電圧が共に閾値以上のとき、双方向スイッチ素子１００が導通している。ゲート駆動信号Ｇ２２の電圧は、ゲート駆動信号Ｇ１０２の電圧が閾値未満になった後、所定のデッドオフタイムを経過したときに閾値以上となる。また、ゲート駆動信号Ｇ１０２の電圧は、ゲート駆動信号Ｇ２２の電圧が閾値未満となった後、所定のデッドオフタイムを経過したときに閾値以上となる。
【００３２】
図９（ａ）及び（ｂ）中、ゲート駆動信号Ｇ２１及びＧ２２のパルス幅を変化させている。すなわち、マルチレベルインバータ装置１の交流出力端子Ｐ３から出力される交流電力のゼロクロス点を基準として、最初はゲート駆動信号Ｇ２１のパルス幅を小さくし、徐々にパルス幅を大きくしていき、交流電力の周期の１／４付近でパルス幅を最大とし、その後、徐々にパルス幅を小さくしていく。このような駆動方法を採ることによって、マルチレベルインバータ装置１の交流出力端子Ｐ３から出力される電圧波形をより正弦波に近づけることができる。
【００３３】
図１に示すようなマルチレベルインバータ回路において、第１スイッチ素子２１が導通状態から非導通に変わると、フィルタ回路を構成するインダクタ３１及びコンデンサ３２に蓄えられていた電力は、コンデンサ１２を介して第２スイッチ素子２２の寄生ダイオードを通って流れようとする（転流電流）。そして、双方向スイッチ素子１００が導通するまでこのような転流電流が流れようとする。この転流電流が、電圧が低い側から流れるので、交流出力端子Ｐ３から出力される電圧波形には、図７の破線による楕円で示すようなリップルが現れる。また、第２スイッチ素子２２の寄生ダイオードの逆回復時間が長い場合、双方向スイッチ素子１００と第２スイッチ素子２２の寄生ダイオードの短絡現象が発生し、スイッチング損失が大きいという問題が生じる。特に、導通時の損失が少ないＦＥＴは、寄生ダイオードの逆回復が遅い傾向にあり、導通時の損失とスイッチング損失の間にトレードオフの関係が成り立つ。
【００３４】
しかしながら、図９（ａ）及び（ｂ）に示すように、双方向スイッチ素子１００の一方のゲート電極Ｄ１又はＤ２には、常時ゲート駆動信号Ｇ１０１又は１０２が入力されている。すなわち、図６（ｄ）又は（ｅ）に示すように、双方向スイッチ素子１００はダイオードとして機能している。そのため、第１スイッチ素子２１が導通状態から非導通に変わると、電流は、ダイオードとして機能する双方向スイッチ素子１００を流れ、第２スイッチ素子２２の寄生ダイオードには流れない。そのため、第２スイッチ素子２２の寄生ダイオードへの転流電流によるリップルが発生せず、さらに第２スイッチ素子２２の寄生ダイオードの逆回復の遅れによるスイッチング損失も発生しない。
【００３５】
図１０（ａ）及び（ｂ）は、マルチレベルインバータ装置１の他の駆動例を示す。図９（ａ）及び（ｂ）に示す駆動例では、ゲート駆動信号Ｇ１０１又はＧ１０２の電圧を常時閾値以上としていたが、少なくともデッドオフタイムにおいて双方向スイッチ素子１００がダイオードとして機能していればよく、それ以外の時間帯では、ゲート駆動信号Ｇ１０１又はＧ１０２の電圧を常時閾値以上とする必要はない。そこで、図１０（ａ）及び（ｂ）に示す駆動例では、第１スイッチ素子２１又は第２スイッチ素子２２が導通から非導通に、及び非導通から導通に切り替わる直前にゲート駆動信号Ｇ１０１又はＧ１０２の電圧を閾値以上とするように構成したものである。このような駆動方法により、ゲート駆動信号による消費電力を少なくして、マルチレベルインバータ装置１を高効率化することができる。
【００３６】
（第２実施形態）
本発明の第２実施形態に係るマルチレベルインバータ装置について説明する。図１１は、第２実施形態に係る５レベルのマルチレベルインバータ装置１０の回路構成を示す。このマルチレベルインバータ装置１０は、直流電源２の高電圧側端子と低電圧側端子の間に２つのコンデンサ１１及び１２の直列回路が接続され、さらにコンデンサ１１及び１２の直列回路と並列に、２組の第１スイッチ素子２１Ａ及び第２スイッチ素子２２Ａの直列回路と第３スイッチ素子２１Ｂ及び第４スイッチ素子２２Ｂの直列回路が接続されている。これらスイッチ素子２１Ａ、２２Ａ、２１Ｂ、２２Ｂとして、例えばＦＥＴやＩＧＢＴなどが用いられる。また、コンデンサ１１と１２の接続点Ｐ１Ａと第１スイッチ素子２１Ａ及び第２スイッチ素子２２Ａの接続点Ｐ２Ａの間には、第１双方向スイッチ素子１００Ａが接続されている。同様に、コンデンサ１１と１２の接続点Ｐ１Ｂと第３スイッチ素子２１Ｂ及び第４スイッチ素子２２Ｂの接続点Ｐ２Ｂの間には、第２双方向スイッチ素子１００Ｂが接続されている。第１双方向スイッチ素子１００Ａ及び第２双方向スイッチ素子１００Ｂは、同じ構成を有していることが好ましく、上記ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する双方向スイッチ素子のうち、シングルゲート型及びデュアルゲート型のいずれの素子であってもよい。
【００３７】
第１スイッチ素子２１及び第２スイッチ素子２２の接続点Ｐ２Ａと交流電力出力端子３１Ａの間にはインダクタ３１Ａが接続され、第３スイッチ素子２１Ｂ及び第４スイッチ素子２２Ｂの接続点Ｐ２Ｂと交流電力出力端子３１Ｂの間にはインダクタ３１Ｂが接続されている。さらに、交流電力出力端子３１Ａと交流電力出力端子３１Ｂの間にはコンデンサ３２が接続されている。交流電力は、交流電力出力端子３１Ａと交流電力出力端子３１Ｂから出力される。制御部５０は、各スイッチ素子２１Ａ、２２Ａ、２１Ｂ、２２Ｂ、１００Ａ及び１００Ｂに対してゲート駆動信号Ｇ２１Ａ、Ｇ２２Ａ、ｇ２１Ｂ、Ｇ２２Ｂ、Ｇ１００Ａ、Ｇ１００Ｂを出力する。第２実施形態に係るマルチレベルインバータ装置１０は、２組のスイッチ素子部を有しており、２組のスイッチ素子部の出力の差分を交流電力として出力する。
【００３８】
第１スイッチ素子２１Ａ、第２スイッチ素子２２Ａ及び第１双方向スイッチ素子１００Ａは第１スイッチ素子部を構成し、その出力をインバータ出力１とする。また、第３スイッチ素子２１Ｂ、第４スイッチ素子２２Ｂ及び第２双方向スイッチ素子１００Ｂは第２スイッチ素子部を構成し、その出力をインバータ出力２とする。図１２は、インバータ出力１、インバータ出力２及びそれらの差分を示す。第１スイッチ素子部及び第２スイッチ素子部は、共に出力電圧がＶ／２、０及び−Ｖ／２の間で変化する３レベルインバータである。従って、これら第１スイッチ素子部のインバータ出力１と第２スイッチ素子部のインバータ出力２の差分は、出力電圧が、Ｖ、Ｖ／２、０、−Ｖ／２及び−Ｖの間で変化する５レベルインバータとなる。図１２からわかるように、制御部５０は、第１スイッチ素子部を低周波数（低速）でスイッチングし、第２スイッチ素子部を高周波数（高速）でスイッチングする。また、制御部５０は、第１スイッチ素子部と第２スイッチ素子部の位相を反転させて動作させている。そのため、接続点Ｐ２ＡとＰ２Ｂから出力されるインバータ出力１とインバータ出力２の差分も高速でスイッチングされた波形となる。この差分出力をインダクタ３１Ａ及び３１Ｂとコンデンサ３２で構成されたフィルタ回路により平滑化すると、交流電力出力端子３１Ａと３１Ｂから出力される交流電力の波形は、ほぼ正弦波となる。
【００３９】
第１実施形態で説明した３レベルのマルチレベルインバータ装置１と第２実施形態の５レベルのマルチレベルインバータ装置１０から出力される交流電力の電圧が同じであるとすると、第２実施形態のマルチレベルインバータ装置１０において平滑化される波形の振幅は、第１実施形態の波形の振幅と比較して１／２となる。そのため、マルチレベルインバータ装置１０における平滑化の際のリアクタ損失は、マルチレベルインバータ装置１における平滑化の際のリアクタ損失よりも少なくなる。また、第１スイッチ素子部及び第２スイッチ素子部の各スイッチ素子の駆動方法は、上記図９又は図１０に示したいずれかの方法により行われることは言うまでもない。
【００４０】
以上説明したように、本発明によれば、マルチレベルインバータ装置において、例えば従来逆並列接続された２つのＩＧＢＴの代わりに１つの双方向スイッチ素子を用いているので、スイッチ素子数を削減すると共に、スイッチ素子による発熱量及び損失を低減することができる。また、発熱量の低減に伴い、ヒートシンクなどの放熱部品の削減又は小型化により、マルチレベルインバータ装置自体の小型化が可能になる。
【００４１】
さらに、双方向スイッチ素子として、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する双方向スイッチ素子を用いているので、例えばトライアックなどの縦型トランジスタ構造を有するスイッチ素子と比較して、スイッチ素子自体の損失を非常に小さくすることができる。すなわち、このＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する双方向スイッチ素子は、電流がＧａＮ層とＡｌＧａＮ層の界面に沿って流れ、積層された半導体層を貫いて流れることはない。従って、横型トランジスタ構造を有する双方向スイッチ素子自体の発熱や損失は、縦型トランジスタ構造を有するスイッチ素子の発熱や損失に比べて非常に小さい。
【００４２】
本願は日本国特許出願２０１１−２８９４１９に基づいており、その内容は、上記特許出願の明細書及び図面を参照することによって結果的に本願発明に合体されるべきものである。
【００４３】
また、本願発明は、添付した図面を参照した実施の形態により十分に記載されているけれども、さまざまな変更や変形が可能であることは、この分野の通常の知識を有するものにとって明らかであろう。それゆえ、そのような変更及び変形は、本願発明の範囲を逸脱するものではなく、本願発明の範囲に含まれると解釈されるべきである。
【符号の説明】
【００４４】
１、１０  マルチレベルインバータ装置
２  直流電源
１１、１２  コンデンサ
２１、２１Ａ  第１スイッチ素子
２１Ｂ  第３スイッチ素子
２２、２２Ａ  第２スイッチ素子
２２Ｂ  第４スイッチ素子
３１、３１Ａ、３１Ｂ  インダクタ
３２  コンデンサ
１００  双方向スイッチ
１００Ａ  第１双方向スイッチ
１００Ｂ  第２双方向スイッチ
【図１】
2013099053.tif 000003
【図２】
2013099053.tif 000004
【図３】
2013099053.tif 000005
【図４】
2013099053.tif 000006
【図５】
2013099053.tif 000007
【図６】
2013099053.tif 000008
【図７】
2013099053.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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2013099053.tif 000017
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