(57)【特許請求の範囲】
【請求項１】
入力映像信号に所定の信号処理を行って所定の伝送フォーマットの出力映像信号を映像信号線を経て伝送する映像信号処理回路であって、
前記出力映像信号の前記伝送フォーマットに、前記入力映像信号を構成するデータに対応するデータのない無効ビットが存在するときは、前記入力映像信号の階調データの低レベルの数と高レベルの数とを計数して、これらの数の大小を比較判定し、この比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、前記無効ビットの極性を高レベルに設定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、前記無効ビットの極性を低レベルに設定する無効ビット極性設定手段が設けられていることを特徴とする映像信号処理回路。
【請求項２】
前記無効ビット極性設定手段は、
前記比較判定の結果、前記高レベルの数と前記低レベルの数とが同数のときは、前記無効ビットの極性を低レベルに設定することを特徴とする請求項１記載の映像信号処理回路。
【請求項３】
前記無効ビット極性設定手段は、
前記無効ビットが存在する前記出力映像信号の一定周期内に対応する前記入力映像信号の階調データの前記低レベルの数と前記高レベルの数とを計数して、これらの数の大小を比較判定する入力映像信号判定手段と、
該入力映像信号判定手段による前記比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、設定すべき前記無効ビットの極性を高レベルに確定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、設定すべき前記無効ビットの極性を低レベルに確定する無効ビット極性確定手段とを備えていることを特徴とする請求項１又は２記載の映像信号処理回路。
【請求項４】
入力映像信号に所定の信号処理を行って所定の伝送フォーマットの出力映像信号を映像信号線を経て伝送する映像信号処理回路であって、
当該映像信号処理回路は、
複数のデータ記憶用デバイスを有すると共にアドレスをもつスレーブ側装置が前記映像信号線を介して接続され、一定周期毎に、前記スレーブ側装置に対するアドレス及び送信／受信要求を出力すると共に、前記出力映像信号を送信又は前記スレーブ側装置からデータを受信し、かつ、送信モード時において前記スレーブ側装置の前記各データ記憶用デバイスを選択するためのデバイス選択用ビットデータを出力するマスタ側装置として構成され、かつ、
前記スレーブ側装置の前記各データ記憶用デバイスを選択しない受信モード時には無効ビットとなる前記デバイス選択用ビットデータに対して、前記スレーブ側装置から受信した前記データの低レベルの数と高レベルの数とを前記一定周期毎に計数して、これらの数の大小を比較判定し、この比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、前記無効ビットの極性を高レベルに設定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、前記無効ビットの極性を低レベルに設定する無効ビット極性設定手段が設けられていることを特徴とする映像信号処理回路。
【請求項５】
前記無効ビット極性設定手段は、
前記比較判定の結果、前記高レベルの数と前記低レベルの数とが同数のときは、前記無効ビットの極性を低レベルに設定することを特徴とする請求項４記載の映像信号処理回路。
【請求項６】
前記無効ビット極性設定手段は、
前記送信／受信要求に基づいて、当該映像信号処理回路の伝送モードが送信モードか受信モードかを前記一定周期毎に判定する伝送モード判定手段と、
該伝送モード判定手段により前記伝送モードが受信モードと判定されたとき、前記スレーブ側装置からそれぞれ受信した前記データの低レベルの数と高レベルの数とを前記一定周期毎に計数する計数手段と、
該計数手段により計数された前記データの低レベルの数と高レベルの数との大小を前記一定周期毎に比較判定し、この比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、設定すべき前記無効ビットの極性を高レベルに確定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、設定すべき前記無効ビットの極性を低レベルに確定する無効ビット極性確定手段とを備えていることを特徴とする請求項４又は５記載の映像信号処理回路。
【請求項７】
入力映像信号に所定の信号処理を行って所定の伝送フォーマットの出力映像信号を映像信号線を経て伝送する映像信号処理回路に用いられる映像信号処理方法であって、
前記映像信号処理回路に無効ビット極性設定手段を設け、
該無効ビット極性設定手段が、前記出力映像信号の前記伝送フォーマットに、前記入力映像信号を構成するデータに対応するデータのない無効ビットが存在するときは、前記入力映像信号の階調データの低レベルの数と高レベルの数とを計数して、これらの数の大小を比較判定し、この比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、前記無効ビットの極性を高レベルに設定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、前記無効ビットの極性を低レベルに設定する無効ビット極性設定処理を行うことを特徴とする映像信号処理方法。
【請求項８】
前記無効ビット極性設定処理では、
前記比較判定の結果、前記高レベルの数と前記低レベルの数とが同数のときは、前記無効ビットの極性を低レベルに設定することを特徴とする請求項７記載の映像信号処理方法。
【請求項９】
前記無効ビット極性設定処理では、
前記無効ビットが存在する前記出力映像信号の一定周期内に対応する前記入力映像信号の階調データの前記低レベルの数と前記高レベルの数とを計数して、これらの数の大小を比較判定する入力映像信号判定処理と、
該入力映像信号判定処理による前記比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、設定すべき前記無効ビットの極性を高レベルに確定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、設定すべき前記無効ビットの極性を低レベルに確定する無効ビット極性確定処理とを行うことを特徴とする請求項７又は８記載の映像信号処理方法。
【請求項１０】
入力映像信号に所定の信号処理を行って所定の伝送フォーマットの出力映像信号を映像信号線を経て伝送する映像信号処理回路に用いられる映像信号処理方法であって、
当該映像信号処理回路を、複数のデータ記憶用デバイスを有すると共にアドレスをもつスレーブ側装置が前記映像信号線を介して接続され、一定周期毎に、前記スレーブ側装置に対するアドレス及び送信／受信要求を出力すると共に、前記出力映像信号を送信又は前記スレーブ側装置からデータを受信し、かつ、送信モード時において前記スレーブ側装置の前記各データ記憶用デバイスを選択するためのデバイス選択用ビットデータを出力するマスタ側装置として構成し、かつ、
当該映像信号処理回路に無効ビット極性設定手段を設け、
該無効ビット極性設定手段が、前記スレーブ側装置の前記各データ記憶用デバイスを選択しない受信モード時には無効ビットとなる前記デバイス選択用ビットデータに対して、前記スレーブ側装置からそれぞれ受信した前記データの低レベルの数と高レベルの数とを前記一定周期毎に計数して、これらの数の大小を比較判定し、この比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、前記無効ビットの極性を高レベルに設定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、前記無効ビットの極性を低レベルに設定する無効ビット極性設定処理を行うことを特徴とする映像信号処理方法。
【請求項１１】
前記無効ビット極性設定処理では、
前記比較判定の結果、前記高レベルの数と前記低レベルの数とが同数のときは、前記無効ビットの極性を低レベルに設定することを特徴とする請求項１０記載の映像信号処理方法。
【請求項１２】
前記無効ビット極性設定処理では、
前記送信／受信要求に基づいて、当該映像信号処理回路の伝送モードが送信モードか受信モードかを前記一定周期毎に判定する伝送モード判定処理と、
前記伝送モード判定手段により前記伝送モードが受信モードと判定されたとき、前記スレーブ側装置からそれぞれ受信した前記データの低レベルの数と高レベルの数とを前記一定周期毎に計数する計数処理と、
該計数処理により計数された前記データの低レベルの数と高レベルの数との大小を前記一定周期毎に比較判定し、この比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、設定すべき前記無効ビットの極性を高レベルに確定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、設定すべき前記無効ビットの極性を低レベルに確定する無効ビット極性確定処理とを行うことを特徴とする請求項１０又は１１記載の映像信号処理方法。
【請求項１３】
請求項１乃至６のいずれか一に記載の映像信号処理回路を有することを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、映像信号処理回路、該処理回路に用いられる映像信号処理方法、及び画像表示装置に係り、たとえば液晶表示装置やプラズマ表示装置などに用いられ、特に、映像信号線を経て伝送される出力映像信号の伝送フォーマットに、入力映像信号を構成するデータに対応するデータのない無効ビットが存在する場合に適用して好適な映像信号処理回路、該処理回路に用いられる映像信号処理方法、及び画像表示装置に関する。
【背景技術】
【０００２】
液晶表示装置やプラズマ表示装置など、薄型の画像表示装置では、近年の表示パネルの大型化や高解像度化（高精細化）に伴い、装置内の映像信号の伝送周波数が高くなっている。表示パネルの大型化や高解像度化が進むにつれ、画像表示装置から発生する不要輻射（ＥＭＩ、Electro Magnetic Interference 、電磁妨害）も大きくなる。特に、映像信号に含まれる映像信号クロックやデータ信号は、比較的高速で伝送するため、ＥＭＩのピークノイズとして現れてくる。ＥＭＩについては、周波数毎にノイズレベルの限度値が定められており、規程の周波数帯域において全てのノイズレベルを限度値内に収める必要がある。当然のことながら、ノイズレベルは小さい方が良く、また、対策しやすくするためには、発生するノイズの単位時間当たりの数も少ない方が良い。
【０００３】
ここで、映像信号クロックやデータ信号に起因するノイズは、伝送される映像信号の周波数成分に依存している。伝送波形が複数の周波数成分をもつということは、周波数スペクトルの数が増加することを意味し、単位時間当たりのピークノイズの発生回数が増加することになり、ＥＭＩの放射レベルの規格値を超える可能性を多くしてしまうこととなる。よって、映像信号の伝送波形の周波数成分は、極力最小限とすべきであり、発生する周波数スペクトルの数を減らすことで、本来不要なＥＭＩスペクトルが排除され、ＥＭＩの対策も容易となる。また、ＥＭＩを評価する場合の表示パターンの明確な規定がないため、あらゆる表示パターンでＥＭＩの放射レベルを小さくしておくことが望ましい。たとえば、伝送フォーマットに、入力映像信号を構成するデータに対応するデータのない無効ビットがある場合、高精細化や大型化などにより映像信号のポート数（配線数）が増えれば、それに伴って、無効ビットの部分が増加することとなり、無効ビットの極性を制御しない場合は、映像信号に起因する不要なピークノイズのレベルがさらに大きくなり、その対策をするために、シールド部材や部品点数が増加する可能性が高くなる。このため、伝送フォーマットに無効ビットがある場合でも、ＥＭＩの放射レベルが軽減される画像表示装置が要求されている。
【０００４】
この種の関連技術としては、たとえば、特許文献１に記載された画像表示装置がある。
この画像表示装置では、表示メモリから読み出される画像データを表す各メモリ画像信号ＭＲ，ＭＧ，ＭＢを構成する６ビットのうち、最大階調数以下の範囲で選択された階調数で画像の表示に使用されるビット以外のビット（無効ビット）が、選択階調数を指定する階調制御信号に基づいてマスクされる。これにより、信号線駆動回路へ伝送されるデジタル画像信号ＯＲ，ＯＧ，ＯＢを出力する表示制御回路の端子のうち、無効ビットに対応する出力端子は、図１２に示すように、低レベル（“Ｌ”）又は高レベル（“Ｈ”）に固定、又は、Ｈｉ−ｚ（高インピーダンス）処置しておき、外部抵抗（プルアップ抵抗又はプルダウン抵抗）により“Ｈ”又は“Ｌ”に固定されて消費電力が低減される。
【０００５】
また、特許文献２に記載された表示装置では、３２ビット幅のメモリを有し、Ｒ，Ｇ，Ｂ各８ビットの映像データの格納で生じる余り８ビットにポラリティ信号を割り当てて転送する。これにより、制御装置とメモリ間に同時変化するデータ線を増加させる必要がなく、ＥＭＩが低減する。
【０００６】
また、特許文献３に記載された画像を表示する装置では、Ｒ，Ｇ，Ｂの各色データの値が等しい白黒の階調データを送信する場合には、たとえば、Ｒの色データのみを送信し、他のＧ，Ｂの色データは送信しない。また、Ｇ，Ｂの色データに対応する信号ラインを高インピーダンスにすることで、ＥＭＩを低減する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２５８８０２号公報
【特許文献２】特開２００５−１５６７８６号公報
【特許文献３】特開平０９−２４４５７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記関連技術では、次のような課題があった。
すなわち、特許文献１に記載された画像表示装置では、無効ビットを“Ｌ”又は“Ｈ”に固定した場合、入力される階調データによっては、伝送データに変化点（“Ｈ”→“Ｌ”又は“Ｌ”→“Ｈ”）が発生する。伝送データに変化点があると、その周期でＥＭＩノイズが発生するという問題点がある。たとえば、図１３に示すように、画像表示装置において、映像信号の伝送フォーマットが、たとえば１０ビットのｍｉｎｉ−ＬＶＤＳフォーマットで伝送される場合、１サイクル当たりの伝送すべき映像信号は、全部で１０ビット×Ｒ（赤），Ｇ（緑），Ｂ（青）ビット（すなわち、３０ビット）であり、４ペア８ビット周期の映像信号線で伝送すると２ビット分余る。この余りビット（すなわち、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂ）は、通常は電力低減のために、極性（以下、「論理レベル」ともいう））を“Ｌ”レベル（“０”）に固定することが多い。ところが、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂの論理レベルを固定する方法では、一定期間（すなわち、Ｄａｔａサイクル）中に、固定した論理レベルと逆の論理レベルが多い映像信号が入力された場合に、映像信号線に起因するＥＭＩピークノイズが多く発生することになる。
【０００９】
ＥＭＩの観点から考えると、たとえば図１４に示すように、映像信号線に０階調（“００００００００００”）が入力された場合は、全ビットが同一極性のため、ＥＭＩピークノイズは発生しないが、図１５に示すように、１０２３階調（“１１１１１１１１１１”）が入力された場合、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂは“Ｌ”レベル固定とされているため、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂの前後でレベルの変化が生じる。この場合、つまり、１０２３階調の画面が表示された場合、データＤ３（±）とデータＤ７（±）が４クロック（ＣＬＫ）周期で変動することとなり、クロックの１／４の周期でデータに起因するＥＭＩのピークノイズが発生するという課題がある。
【００１０】
また、特許文献２に記載された表示装置では、ポラリティ信号は、液晶の極性反転信号であり、極性反転信号の極性と入力階調データに相関はない。たとえば、入力階調データが全て“Ｈ”のときも、液晶の交流化駆動のために極性反転が必要であり、極性反転を行うときに“Ｈ”から“Ｌ”に変化すると、伝送データに変化点が発生する。伝送データに変化点があると、その周期でＥＭＩノイズが発生するという問題点がある。
【００１１】
また、特許文献３に記載された装置では、上記Ｒデータを伝送する伝送フォーマットに無効ビットが存在しても、制御されないため、データに起因するＥＭＩノイズが発生するという課題がある。
【００１２】
この発明は、上述の事情に鑑みてなされたもので、出力映像信号の伝送フォーマットに無効ビットがある場合に、階調レベルに関わらず、ＥＭＩの放射レベルが軽減される映像信号処理回路、該処理回路に用いられる映像信号処理方法、及び画像表示装置を提供することを目的としている。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、この発明の第１の構成は、入力映像信号に所定の信号処理を行って所定の伝送フォーマットの出力映像信号を映像信号線を経て伝送する映像信号処理回路に係り、前記出力映像信号の前記伝送フォーマットに、前記入力映像信号を構成するデータに対応するデータのない無効ビットが存在するときは、前記入力映像信号の階調データの低レベルの数と高レベルの数とを計数して、これらの数の大小を比較判定し、この比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、前記無効ビットの極性を高レベルに設定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、前記無効ビットの極性を低レベルに設定する無効ビット極性設定手段が設けられていることを特徴としている。
【００１４】
また、この発明の第２の構成は、入力映像信号に所定の信号処理を行って所定の伝送フォーマットの出力映像信号を映像信号線を経て伝送する映像信号処理回路に用いられる映像信号処理方法に係り、前記映像信号処理回路に無効ビット極性設定手段を設け、該無効ビット極性設定手段が、前記出力映像信号の前記伝送フォーマットに、前記入力映像信号を構成するデータに対応するデータのない無効ビットが存在するときは、前記入力映像信号の階調データの低レベルの数と高レベルの数とを計数して、これらの数の大小を比較判定し、この比較判定の結果、前記高レベルの数が前記低レベルの数よりも多いときは、前記無効ビットの極性を高レベルに設定する一方、前記低レベルの数が前記高レベルの数よりも多いときは、前記無効ビットの極性を低レベルに設定する無効ビット極性設定処理を行うことを特徴としている。
【発明の効果】
【００１５】
この発明の構成によれば、出力映像信号の伝送フォーマットに無効ビットがある場合に、階調レベルに関わらず、ＥＭＩの放射レベルを軽減することができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の第１の実施形態である映像信号処理回路を有する画像表示装置の要部の電気的構成を示すブロック図である。
【図２】図１中の信号処理基板１０及び表示装置駆動用ドライバ２１を抽出して示すと共に、映像信号処理回路１２の内部の電気的構成を示すブロック図である。
【図３】図２中の映像信号処理回路１２におけるｍｉｎｉ−ＬＶＤＳ伝送フォーマットの映像信号処理の例を示す図である。
【図４】０階調入力時のｍｉｎｉ−ＬＶＤＳの信号配列の例を示す図である。
【図５】１０２３階調入力時のｍｉｎｉ−ＬＶＤＳの信号配列の例を示す図である。
【図６】有効ビットの“１”の数とその際の無効ビットの極性を示す図である。
【図７】この発明の第２の実施形態である映像信号処理回路を有する画像表示装置の要部の電気的構成を示すブロック図である。
【図８】図７中の信号処理基板５０及び信号処理基板１０を抽出して示すと共に、映像信号処理回路５２の内部の電気的構成を示すブロック図である。
【図９】図８中の映像信号処理回路５２におけるＬＶＤＳ伝送フォーマットの映像信号処理の例を示す図である。
【図１０】この発明の第４の実施形態である映像信号処理回路の要部の電気的構成及び同映像信号処理回路が用いられる通信システムの構成を示すブロック図である。
【図１１】図１０の映像信号処理回路の動作を説明する図である。
【図１２】特許文献１に記載された画像表示装置の動作を説明する波形図である。
【図１３】関連技術に係るｍｉｎｉ−ＬＶＤＳフォーマットの例を示す図である。
【図１４】関連技術に係る０階調入力時のｍｉｎｉ−ＬＶＤＳの信号配列の例を示す図である。
【図１５】関連技術に係る１０２３階調入力時のｍｉｎｉ−ＬＶＤＳの信号配列の例を示す図である。
【発明を実施するための形態】
【００１７】
上記無効ビット極性設定手段（入力映像信号判定部、無効ビット制御部）が、上記入力映像信号の階調データ（２進数）の上記低レベル及び高レベルの数を計数し、上記低レベルの数と上記高レベルの数との大小を比較判定して判定結果を出力する入力映像信号判定手段（入力映像信号判定部）と、同入力映像信号判定手段による上記判定結果に基づいて上記無効ビットの極性を確定する無効ビット極性確定手段（無効ビット制御部）とから構成されている映像信号処理回路を実現する。
【００１８】
また、上記入力映像信号判定手段は、上記無効ビットが存在する上記出力映像信号の一定周期内に対応する上記入力映像信号の階調データの上記低レベルの数と上記高レベルの数とを計数する構成とされ、上記無効ビット極性確定手段は、上記高レベルの数が半数より多い場合に上記無効ビットの極性を高レベルに確定する一方、上記低レベルの数が半数より多い場合に上記無効ビットの極性を低レベルに確定する構成とされている。また、上記無効ビット極性確定手段は、上記高レベルの数と上記低レベルの数とが同数の場合に上記無効ビットの極性を低レベルに確定する構成とされている。
【００１９】
また、入力映像信号に所定の信号処理を行って所定の伝送フォーマットの出力映像信号を映像信号線を経て伝送する映像信号処理回路に係り、上記出力映像信号の上記伝送フォーマットに、上記入力映像信号を構成するデータに対応するデータのない無効ビットが存在する場合、上記無効ビットが存在する上記出力映像信号に対して、上記無効ビットの極性を、時系列的に１つ前の有効データビットの極性と同一極性に設定する無効ビット極性設定手段が設けられている。
【００２０】
また、入力映像信号に所定の信号処理を行って所定の伝送フォーマットの出力映像信号を映像信号線を経て伝送する映像信号処理回路に係り、当該映像信号処理回路は、複数のデータ記憶用デバイスを有すると共にアドレスをもつスレーブ側装置が上記映像信号線を介して接続され、一定周期毎に、上記スレーブ側装置に対するアドレス及び送信／受信要求を出力すると共に、上記出力映像信号を送信又は上記スレーブ側装置からデータを受信し、かつ、送信モード時において上記スレーブ側装置の上記各データ記憶用デバイスを選択するためのデバイス選択用ビットデータを出力するマスタ側装置として構成され、かつ、上記スレーブ側装置の上記各データ記憶用デバイスを選択しない受信モード時には無効ビットとなる上記デバイス選択用ビットデータに対して、上記スレーブ側装置から受信した上記データの低レベル及び高レベルの数を上記一定周期毎に計数して上記低レベルの数と上記高レベルの数との大小を比較判定し、この判定結果に基づいて極性を設定する無効ビット極性設定手段が設けられている。
【００２１】
また、上記無効ビット極性設定手段は、上記送信／受信要求に基づいて、当該映像信号処理回路の伝送モードが送信モードか受信モードかを上記一定周期毎に判定する伝送モード判定手段（伝送モード判定回路）と、該伝送モード判定手段により上記伝送モードが受信モードと判定されたとき、上記スレーブ側装置から受信した上記データの低レベル及び高レベルの数を上記一定周期毎に計数する計数手段（カウンタ回路）と、該計数手段により計数された上記データの低レベルの数と高レベルの数との大小を上記一定周期毎に比較判定し、この判定結果に基づいて上記無効ビットの極性を確定する無効ビット極性確定手段（無効ｂｉｔ制御部）とを有している。
【００２２】
また、上記無効ビット極性確定手段（無効ｂｉｔ制御部）は、上記高レベルの数が半数より多い場合に上記無効ビットの極性を高レベルに確定する一方、上記低レベルの数が半数より多い場合に上記無効ビットの極性を低レベルに確定する構成とされている。また、上記無効ビット極性確定手段（無効ｂｉｔ制御部）は、上記高レベルの数と上記低レベルの数とが同数の場合に上記無効ビットの極性を低レベルに確定する構成とされている。
【００２３】
また、入力映像信号に所定の信号処理を行って所定の伝送フォーマットの出力映像信号を映像信号線を経て伝送する映像信号処理回路に係り、当該映像信号処理回路は、複数のデータ記憶用デバイスを有すると共にアドレスをもつスレーブ側装置が上記映像信号線を介して接続され、一定周期毎に、上記スレーブ側装置に対するアドレス及び送信／受信要求を出力すると共に、上記出力映像信号を送信又は上記スレーブ側装置からデータを受信し、かつ、送信モード時において上記スレーブ側装置の上記各データ記憶用デバイスを選択するためのデバイス選択用ビットデータを出力するマスタ側装置として構成され、かつ、上記スレーブ側装置の上記各データ記憶用デバイスを選択しない受信モード時には無効ビットとなる上記デバイス選択用ビットデータの極性を、時系列的に１つ前の有効データビットの極性と同一極性に設定する無効ビット極性設定手段が設けられている。
【実施形態１】
【００２４】
図１は、この発明の第１の実施形態である映像信号処理回路を有する画像表示装置の要部の電気的構成を示すブロック図である。
この形態の画像表示装置は、同図に示すように、信号処理基板１０と、表示装置駆動用ドライバ２１と、表示装置走査用ドライバ２２と、映像表示部３０とから構成されている。信号処理基板１０は、映像信号線１１と、映像信号処理回路１２と、映像信号線１３と、信号線１４，１５とを有している。映像信号処理回路１２は、外部から映像信号線１１を経て与えられた入力映像信号ｉｎに所定の信号処理（たとえば、映像信号の並び替え処理）を行って、表示装置駆動用ドライバ２１に対応して予め決められている所定の伝送フォーマットの出力映像信号ｖａを映像信号線１３を経て表示装置駆動用ドライバ２１へ伝送する。また、映像信号処理回路１２は、制御信号ｃｔ１を信号線１４を経て表示装置駆動用ドライバ２１に与えると共に、制御信号ｃｔ２を信号線１５を経て表示装置走査用ドライバ２２に与える。上記制御信号ｃｔ１は、映像信号用クロック、Ｒ，Ｇ，Ｂなどの階調信号（映像信号）、各種制御信号（水平同期信号、極性反転信号、データラッチ信号など）で構成され、制御信号ｃｔ２は、垂直同期信号で構成されている。
【００２５】
特に、この実施形態では、映像信号処理回路１２は、出力映像信号ｖａの伝送フォーマットに、入力映像信号ｉｎを構成するデータに対応するデータのない余りビットを表す無効ビットが存在する場合、同入力映像信号ｉｎの階調データ（２進数）の“０”（“Ｌ”、低レベル）及び“１”（“Ｈ”、高レベル）の数を図示しないカウンタで計数して“０”の数と“１”の数との大小を比較判定し、この判定結果に基づいて無効ビットの極性（“０”又は“１”）を設定する無効ビット極性設定手段が設けられている。
【００２６】
映像表示部３０は、たとえば液晶パネルで構成され、図示しない所定行の走査線、所定列のデータ線、及び同走査線と同データ線との交差箇所に設けられている画素を有している。表示装置駆動用ドライバ２１は、映像信号処理回路１２から与えられた制御信号ｃｔ１に基づいて、映像信号線１３を経て与えられた出力映像信号ｖａに基づく画素データを映像表示部３０の各データ線に書き込む。表示装置走査用ドライバ２２は、映像信号処理回路１２から与えられた制御信号ｃｔ２に基づいて、映像表示部３０の各走査線を所定の順序（たとえば、線順次）で駆動するための走査線駆動信号を出力する。
【００２７】
図２は、図１中の信号処理基板１０及び表示装置駆動用ドライバ２１を抽出して示すと共に、映像信号処理回路１２の内部の電気的構成を示すブロック図である。
この映像信号処理回路１２は、図２に示すように、信号処理部４１と、入力映像信号判定部４２と、無効ビット（ｂｉｔ）制御部４３と、映像信号出力部４４とを有している。信号処理部４１は、入力映像信号ｉｎに上記信号処理（映像信号の並び替え処理）を行って映像信号ｖｄを出力する。入力映像信号判定部４２は、入力映像信号ｉｎの階調データ（２進数）の“０”及び“１”の数を計数し、“０”の数と“１”の数との大小を比較判定して判定結果ｄａを出力する。無効ビット（ｂｉｔ）制御部４３は、入力映像信号判定部４２による判定結果ｄａに基づいて、無効ビットの極性（“０”又は“１”）を確定するための無効ビット制御信号ｃａを出力する。
【００２８】
特に、この実施形態では、入力映像信号判定部４２は、上記伝送フォーマットの無効ビットが存在する出力映像信号ｖａの一定周期内に対応する入力映像信号ｉｎの階調データの“０”の数と“１”の数とを計数する。無効ビット制御部４３は、入力映像信号判定部４２で計数された“１”の数が半数より多い場合に無効ビットの極性を“１”に確定する一方、“０”の数が半数より多い場合に無効ビットの極性を“０”に確定し、また、“１”の数と“０”の数とが同数の場合に無効ビットの極性を“０”に確定するための無効ビット制御信号ｃａを出力する。映像信号出力部４４は、無効ビット制御信号ｃａに基づいて、映像信号ｖｄの無効ビットの極性を設定して出力映像信号ｖａを出力する。上記入力映像信号判定部４２及び無効ビット制御部４３により、無効ビット極性設定手段が構成されている。
【００２９】
図３は、図２中の映像信号処理回路１２におけるｍｉｎｉ−ＬＶＤＳ伝送フォーマットの映像信号処理の例を示す図、図４は、０階調入力時のｍｉｎｉ−ＬＶＤＳの信号配列の例を示す図、図５は、１０２３階調入力時のｍｉｎｉ−ＬＶＤＳの信号配列の例を示す図、及び図６が、有効ビットの“１”の数とその際の無効ビットの極性を示す図である。
これらの図を参照して、この形態の映像信号処理回路に用いられる映像信号処理方法の処理内容について説明する。
この映像信号処理回路１２では、無効ビット極性設定手段（入力映像信号判定部４２及び無効ビット制御部４３）により、出力映像信号ｖａの伝送フォーマットに、入力映像信号ｉｎを構成するデータに対応するデータのない無効ビットが存在する場合、入力映像信号ｉｎの階調データの“０”及び“１”の数が計数されて“０”の数と“１”の数との大小が比較判定され、この判定結果に基づいて無効ビットの極性（“０”又は“１”）が設定される（無効ビット極性設定処理）。そして、無効ビットの極性が設定された出力映像信号ｖａが、映像信号線１３を経て伝送される。
【００３０】
上記無効ビット極性設定処理では、入力映像信号判定部４２により、入力映像信号ｉｎの階調データの“０”及び“１”の数が計数され、“０”の数と“１”の数との大小が比較判定されて判定結果ｄａが出力される（入力映像信号判定処理）。無効ビット制御部４３により、入力映像信号判定部４２による判定結果ｄａに基づいて無効ビットの極性が確定される（無効ビット極性確定処理）。この場合、入力映像信号判定処理では、入力映像信号判定部４２により、無効ビットが存在する出力映像信号ｖａの一定周期内に対応する入力映像信号ｉｎの階調データの“０”の数と“１”の数とが計数され、無効ビット極性確定処理では、無効ビット制御部４３により、“１”の数が半数より多い場合に無効ビットの極性が“１”に確定される一方、“０”の数が半数より多い場合に無効ビットの極性が“０”に確定される。また、上記無効ビット極性確定処理では、無効ビット制御部４３により、“１”の数と“０”の数とが同数の場合に無効ビットの極性が“０”に確定される。
【００３１】
すなわち、映像信号処理回路１２により、表示装置駆動用ドライバ２１に対応して予め決められている所定のフォーマットに信号処理された出力映像信号ｖａが出力され、映像信号線１３を経て伝送されて表示装置駆動用ドライバ２１に入力される。この実施形態では、映像信号処理回路１２と表示装置駆動用ドライバ２１との間を接続する映像信号線１３に伝送される出力映像信号ｖａに着目する。
【００３２】
たとえば、液晶表示装置では、クロックや映像信号は、他の各種制御信号と比較して高速（ＭＨｚオーダー）で動作するため、映像信号が映像信号線１３を伝送する際に、その伝送周波数に起因する不要ノイズが発生する原因となる。この不要ノイズが、ＥＭＩ（Electro Magnetic Interference ）となる。クロックは、通常、一定の周期で伝送されるため、クロック周波数（たとえば、Ａ［（ＭＨｚ］）と、その高調波成分（２Ａ［ＭＨｚ］、３Ａ［ＭＨｚ］、…、ｎＡ［ＭＨｚ］）とが、ＥＭＩのピークノイズ（周波数スペクトル）として放射される。さらに、映像信号も同様に高速で伝送されるが、この周波数は表示画面や表示階調によって変化する。たとえば、１０ビット階調入力の液晶表示装置において、０階調のラスタ画面（ベタ画面）を表示するためには、０階調を１０ビットの２進数に換算した値（“００００００００００”）が所定のフォーマット（たとえば、ＬＶＤＳフォーマットやＣＭＯＳフォーマット）で映像信号処理回路に入力され、同映像信号処理回路にて液晶表示装置駆動用ドライバを駆動するための所定のフォーマット（たとえば、ＣＭＯＳ伝送フォーマットやＲＳＤＳ伝送フォーマットやｍｉｎｉ−ＬＶＤＳ伝送フォーマットなど）に変換処理されて映像信号線を伝送し、液晶表示装置駆動用ドライバに入力されて画面が表示される。
【００３３】
ここで、液晶表示装置に１０ビットの０階調ベタ画面の入力映像信号ｉｎが入力され、出力映像信号ｖａがｍｉｎｉ−ＬＶＤＳフォーマットで映像信号線１３に伝送された場合、信号配列は、図３に示すように、データＤ００，Ｄ０１，…，Ｄ０９までの階調ビットで１０ビットが表現され、そのペアが６個（データＤ００，Ｄ１０，Ｄ２０，Ｄ３０，Ｄ４０，Ｄ５０）となる。この場合、４クロック（ＣＬＫ）の期間において、１０ビットデータが６ペアあるため、３ペアを、Ｒ，Ｇ，Ｂと割り当てると、Ｒ，Ｇ，Ｂの１０ビットデータの２個分に相当する。つまり、４クロック（ＣＬＫ）で２画素分（Ｒ，Ｇ，Ｂペアで１画素とした場合）のデータが伝送される。
【００３４】
次に、データ（Ｄａｔａ）サイクルを考えると、この伝送フォーマットでは、４クロック（ＣＬＫ）の期間中に６４ビット伝送可能であるが、必要なビットは１０ビット×ＲＧＢ２画素分（＝６０ビット）なので、４ビット分の余りがある。この余りが無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂである。これらの無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂは、通常は電力低減のため、“Ｌ”（“０”）レベルに固定して設定されることが多い。このように設定したとき、０階調（“００００００００００”）が入力された場合は、映像信号線１３に伝送される波形は、図１２に示す波形（すなわち、映像信号線１３上の全データが“Ｌ”レベル）となるが、一方、１０２３階調（“１１１１１１１１１１”）が入力された場合は、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂが“Ｌ”レベルに固定されているため、図１３に示すように、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂの前後で伝送波形のレベルに変化が生じる。つまり、１０２３階調のベタ画面を表示した場合、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂを“Ｌ”に固定としたことで、データ線Ｄ３（±）上の伝送波形とデータ線Ｄ７（±）上の伝送波形とが４クロック周期で変動し、クロックＣＬＫの１／４の周期（［１／４］×Ａ［ＭＨｚ］，［２／４］×Ａ［ＭＨｚ］，［３／４］×Ａ［ＭＨｚ］，…）でデータ線Ｄ３（±），Ｄ７（±）に起因するＥＭＩのピークノイズが発生することとなる。
【００３５】
この実施形態では、ｍｉｎｉ−ＬＶＤＳ伝送フォーマットなどにおいて、無効ビットがある場合に、０階調や１０２３階調が表示された場合でも、映像信号に起因するピークノイズを極力低減するようにする。この場合、表示装置駆動用ドライバ２１へ入力される信号の伝送フォーマットに、図１１で示したｍｉｎｉ−ＬＶＤＳフォーマットのように、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂがある場合、これらの無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂを“Ｈ”又は“Ｌ”に固定して出力するのではなく、映像信号処理回路１２に入力映像信号判定部４２及び無効ビット制御部４３を設け、入力映像信号ｉｎに応じて無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂの極性を変化させる。
【００３６】
すなわち、０階調の入力映像信号ｉｎが映像信号線１１を経て入力された場合、映像信号処理回路１２の入力映像信号判定部４２にて０階調入力と判定されて判定結果ｄａが出力され、無効ビット制御部４３により、判定結果ｄａに基づいて、無効ビットの極性を“０”に確定するための無効ビット制御信号ｃａが出力される。そして、映像信号出力部４４から、図４に示すように、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂが“Ｌ”レベルとなる伝送フォーマットの出力映像信号ｖａが出力される。出力映像信号ｖａは、映像信号線１３を経て表示装置駆動用ドライバ２１に入力される。
【００３７】
また、１０２３階調の入力映像信号ｉｎが映像信号線１１を経て入力された場合、映像信号処理回路１２の入力映像信号判定部４２にて１０２３階調入力と判定されて判定結果ｄａが出力され、無効ビット制御部４３により、判定結果ｄａに基づいて、無効ビットの極性を“１”に確定するための無効ビット制御信号ｃａが出力される。そして、映像信号出力部４４から、図５に示すように、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂが“Ｈ”レベルとなる伝送フォーマットの出力映像信号ｖａが出力される。出力映像信号ｖａは、映像信号線１３を経て表示装置駆動用ドライバ２１に入力される。このように、入力映像信号ｉｎが０階調や１０２３階調の場合は、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂのレベルを制御することで、映像信号線１３を伝送する出力映像信号ｖａのデータ波形が変化しなくなる。波形変化がなくなれば、出力映像信号ｖａに起因するＥＭＩノイズは放射されない。
【００３８】
また、入力映像信号ｉｎが０階調や１０２３階調以外の場合は、無効ビットＸ１ａ，Ｘ２ａ，Ｘ１ｂ，Ｘ２ｂを含むデータ線Ｄ３（±），Ｄ７（±）上に、既に有効な映像信号のデータとして“１”（“Ｈ”）又は“０”（“Ｌ”）が複数現れる可能性がある。たとえば、図３では、無効ビットＸ１ａ，Ｘ２ａを含むデータ線Ｄ３（±）上において有効ビットであるデータＤ０８，Ｄ０９，Ｄ１８，Ｄ１９，Ｄ２８，Ｄ２９の６つのビットが全て“１”又は“０”になるとは限らない。
【００３９】
このような場合の無効ビットＸ１ａ，Ｘ２ａのレベルの設定について説明する。
まず、無効ビットＸ１ａ，Ｘ２ａを含むデータ線Ｄ３（±）に着目する。ここで、一定周期（Ｄａｔａサイクル）内での有効ビットの“１”の数が半数を超える場合、具体的には、データＤ０８，Ｄ０９，Ｄ１８，Ｄ１９，Ｄ２８，Ｄ２９の６つのビットのうち、４つ以上のビットが“１”（“Ｈ”）である場合、無効ビットＸ１ａ，Ｘ２ａが“１”（“Ｈ”）となるように制御する一方、“１”の数が３つ以下の場合は無効ビットＸ１ａ，Ｘ２ａが“０”（“Ｌ”）となるように制御する。データ線Ｄ３（±）上における有効ビットの極性は、図６に示すように、６４パターン有る。
【００４０】
ＥＭＩの観点から考えた場合、このような無効ビットＸ１ａ，Ｘ２ａのレベルの設定により、一定周期内において波形変化の回数が極力少なくなり、一定周期内においてパルスの幅が極力短くなり、伝送波形において振幅スペクトルが小さくなる。このように、入力映像信号ｉｎに応じて無効ビットＸ１ａ，Ｘ２ａを制御することにより、無効ビットＸ１ａ，Ｘ２ａを含んだ伝送フォーマットを用いて映像信号を伝送する際に、ＥＭＩノイズが極力低減される。また、データＤ０８，Ｄ０９，Ｄ１８，Ｄ１９，Ｄ２８，Ｄ２９の６つのビットのうち、３つのビットが“Ｈ”レベルの場合は、他の３つのビットは“Ｌ”レベルであるため、無効ビットＸ１ａ，Ｘ２ａの極性は、“Ｈ”又は“Ｌ”のいずれでも良いが、この実施形態では、消費電流の観点から“Ｌ”レベルに設定する。
【００４１】
ここで、図３中のデータＤ０８，Ｄ０９，Ｄ１８，Ｄ１９，Ｄ２８，Ｄ２９の６ビットの配列は、映像信号処理回路１２にて表示装置駆動用ドライバ２１の入力フォーマットに信号処理された後のフォーマットであるが、入力映像信号ｉｎのフォーマットと表示装置駆動用ドライバ２１の入力フォーマットのビット配列は１対１で対応しているため、入力映像信号ｉｎにおいてデータ線Ｄ３（±）上のデータＤ０８，Ｄ０９，Ｄ１８，Ｄ１９，Ｄ２８，Ｄ２９の６ビットの配列がどこのビットであるかを予め知ることができ、そのビットの極性が“０”であるか“１”であるかを判定すれば良い。そして、無効ビット制御部４３にて無効ビットの極性が決定された伝送フォーマットに従い、映像信号出力部４４から出力映像信号ｖａが出力され、映像信号線１３を伝送して表示装置駆動用ドライバ２１へ入力される。
【００４２】
図３中のデータ線Ｄ７（±）についても、同様に、データＤ３８，Ｄ３９，Ｄ４８，Ｄ４９，Ｄ５８，Ｄ５９の６ビットの配列において各ビットの極性（“１”の数）をカウントし、“１”の数が４個以上であれば、無効ビットＸ１ｂ，Ｘ２ｂは“１”とし、“１”の数が３個以下であれば、無効ビットＸ１ｂ，Ｘ２ｂは“０”となるように制御し、映像信号出力部４４から出力する。図３中のデータサイクル期間のデータ線Ｄ０（±），Ｄ１（±），Ｄ２（±），Ｄ３（±）が信号処理の最小単位と考えれば良く、ポート数が増えて、図示しないデータ線Ｄ８（±）以降が生じた場合も、同様の処理を行う。
【００４３】
以上のように、この第１の実施形態では、入力映像信号ｉｎに応じて無効ビットＸ１ａ，Ｘ２ａのレベルを制御することで、映像信号線１３を伝送する映像信号の波形変化が必要最小限となる。たとえば、図４に示すように、０階調の入力映像信号ｉｎが入力された場合は、データ線Ｄ３（±）上のデータは常に“Ｌ”レベルとなり、波形の変化がない。また、図５に示すように、１０２３階調の入力映像信号ｉｎが入力された場合は、データ線Ｄ３（±）上のデータは常に“Ｈ”レベルとなり、波形の変化がない。このように、入力映像信号ｉｎが０階調の場合、及び１０２３階調の場合などで、入力映像信号ｉｎに応じて無効ビットＸ１ａ，Ｘ２ａのレベルを制御することで、データ線Ｄ３（±）上のデータの波形の変化をなくすことができるため、出力映像信号ｖａに起因するノイズ（クロックの１／４の周波数成分）をなくすことが可能となる。
【００４４】
また、他の階調についても、図６に示すように、一定周期内（Ｄａｔａサイクル）での有効ビットの“１”の数が半数を超える場合、具体的には、データＤ０８，Ｄ０９，Ｄ１８，Ｄ１９，Ｄ２８，Ｄ２９の６つのビットのうち、４つ以上のビットが“１”（“Ｈ”）である場合、無効ビットＸ１ａ，Ｘ２ａが“１”（“Ｈ”）となるように制御し、それ以外（“１”の個数が３つ以下）では、“０”（“Ｌ”）となるように制御することで、一定周期内での波形変化の回数を極力少なくし、一定周期内でのパルスの幅は極力短くすることができる。上記０階調や１０２３階調の場合も、この法則に従っている。
【００４５】
次に、一定周期内のデータ線において、上記のように無効ビットの極性を映像信号の極性（“０”又は“１”）の数が多い方に合わせると、ＥＭＩが良くなる理由について説明する。ＥＭＩの観点から考えた場合、一定周期内における波形変化の回数は極力少なくした方が良い。これは、上記０階調及び１０２３階調の例でも示したように、高速信号（この実施形態では、映像信号）の電圧波形に周期的な波形変化（“０”と“１”）があるということは、周期的な電流変化があることを意味しており、この電流変化が映像信号を伝送する映像信号線１３の周りに電界と磁界を形成し、ＥＭＩとして放射される。よって、波形変化は、必要最小限としたほうがＥＭＩは低減することとなる。これにより、０階調や１０２３階調のように、無効ビット以外の極性が全て同じものは、その極性に合わせる方が波形変化がなくなり、余分な周波数スペクトルがなくなるため、ＥＭＩが低減される。
【００４６】
また、一定周期内においてデータのパルス幅は極力短くした方が良い。これは、伝送波形をフーリエ展開して周波数スペクトルを導出した際に、パルスのデューティが小さい方が振幅スペクトルが小さくなるためである。デューティは、理想的には０が良いが、これは、全ての極性が同じ特別な場合（たとえば、０階調や１０２３階調のように、データ線Ｄ３（±）上の有効ビットが全て同じ場合）であり、データ線Ｄ３（±）上の有効ビットの組み合わせは、図６に示すように、全部で６４パターンの組み合わせがある。この組み合わせにおいて、一定周期内でのパルスの幅が短い方が振幅スペクトルの強度が小さくなるため、極力パルス幅が短くなるように、かつ波形変化が極力ないように考慮したものが、図６に示すデータ線Ｄ３（±）上の有効ビットの６４パターンに対応した無効ビットＸ１ａ，Ｘ２ａの極性である。このように、入力映像信号ｉｎに応じて無効ビットＸ１ａ，Ｘ２ａを制御することによって、無効ビットＸ１ａ，Ｘ２ａを含んだ伝送フォーマットを用いて出力映像信号ｖａを伝送する際にＥＭＩノイズを極力低減することができる。
【００４７】
ＥＭＩにおいて、周波数毎に不要電波の放射レベルの規格値が定められており、伝送波形に複数の周波数成分をもつということは、それだけ周波数スペクトルの数を増やすこととなり、ＥＭＩの放射レベルの規格値を超える可能性を多くしてしまうこととなる。よって、映像信号の伝送波形の周波数成分は極力最小限とすべきであり、発生する周波数スペクトルの数を減らすことで、本来不要なＥＭＩスペクトルを排除でき、ＥＭＩの対策をする場合にも容易となる。
【００４８】
ＥＭＩを評価する場合の表示パターンの明確な規定はないため、あらゆる表示パターンに対してＥＭＩの放射レベルを小さくしておくことが望ましい。また、高精細化や大画面化などで映像信号のポート数が増えるほど、無効ビット部が増えることとなり、無効ビットを制御しない場合は、映像信号に起因する不要なピークノイズのレベルがさらに大きくなることを意味し、その対策をするために、シールド部材や部品の点数が増加する可能性がある。
【００４９】
この実施形態では、上記の通り、映像信号線１３を伝送する伝送フォーマットに無効ビットがある場合、表示画面の階調（ある画素における階調や、その隣接画素の階調）に応じて無効ビットの極性を変化させ、本来不要であるＥＭＩのピークノイズの発生を極力少なくすることで、ＥＭＩが低減される。
【実施形態２】
【００５０】
図７は、この発明の第２の実施形態である映像信号処理回路を有する画像表示装置の要部の電気的構成を示すブロック図である。
この形態の画像表示装置では、図７に示すように、図１の画像表示装置の構成に加え、信号処理基板５０が付加されている。信号処理基板５０は、映像信号線５１と、映像信号処理回路５２とを有すると共に、映像信号線１１を信号処理基板１０と共有している。映像信号処理回路５２は、外部から映像信号線５１を経て与えられた入力映像信号ｉｎに所定の信号処理（たとえば、映像信号の並び替え処理）を行って、所定の伝送フォーマット（たとえば、８ビットのｍｉｎｉ−ＬＶＤＳフォーマット）の出力映像信号ｖｂを映像信号線１１を経て映像信号処理回路１２へ伝送する。
【００５１】
図８は、図７中の信号処理基板５０及び信号処理基板１０を抽出して示すと共に、映像信号処理回路５２の内部の電気的構成を示すブロック図である。
この映像信号処理回路５２は、図８に示すように、信号処理部６１と、入力映像信号判定部６２と、無効ビット（ｂｉｔ）制御部６３と、映像信号出力部６４とを有している。
信号処理部６１は、図２中の信号処理部４１と同様に、入力映像信号ｉｎに信号処理（映像信号の並び替え処理）を行って映像信号ｖｅを出力する。入力映像信号判定部６２は、入力映像信号判定部４２と同様に、入力映像信号ｉｎの階調データ（２進数）の“０”及び“１”の数を計数し、“０”の数と“１”の数との大小を比較判定して判定結果ｄｅを出力する。無効ビット（ｂｉｔ）制御部６３は、無効ビット制御部４３と同様に、入力映像信号判定部６２による判定結果ｄｅに基づいて、無効ビットの極性（“０”または“１”）を確定するための無効ビット制御信号ｃｅを出力する。映像信号出力部６４は、無効ビット制御信号ｃｅに基づいて、映像信号ｖｅの無効ビットの極性を設定して出力映像信号ｖｂを出力する。
【００５２】
図９は、図８中の映像信号処理回路５２におけるＬＶＤＳ伝送フォーマットの映像信号処理の例を示す図である。
この図を参照して、この形態の映像信号処理回路に用いられる映像信号処理方法の処理内容について説明する。
この映像信号処理回路５２では、出力映像信号ｖｂが、映像信号線１１にて、たとえば８ビットのＬＶＤＳ信号の伝送フォーマットで伝送される。この伝送フォーマットでの無効ビットは、たとえば図９に示すように、データ線Ｄ３（±）上のビットＸ３である。ここで、データ線Ｄ３（±）上の映像信号のデータに着目し、上記実施形態１と同様に、データＤ２７，Ｄ２６，Ｄ１７，Ｄ１６，Ｄ０７，Ｄ０６の６つのビットのうち、４つ以上のビットが“１”（“Ｈ”）である場合、無効ビットＸ３が“１”（“Ｈ”）となるように制御し、それ以外（“１”が３つ以下）では“０”（“Ｌ”）となるように無効ビットＸ３を制御する。
【００５３】
すなわち、入力映像信号ｉｎは、映像信号処理回路５２にて映像信号処理回路１２へ入力可能な伝送フォーマットに並び替えられる。この伝送フォーマットは、たとえば８ビットのＬＶＤＳフォーマットであるが、無効ビットを含む他のフォーマットでも良い。ここで、入力映像信号ｉｎは、階調が入力映像信号判定部６２で判定される。入力映像信号ｉｎは“０”又は“１”のデジタル信号であるため、同入力映像信号ｉｎの伝送フォーマットを考慮して、一定周期内における“０”の数と“１”の数とを比較判定すれば良い。具体的には、図９中のデータサイクル期間中のデータ線Ｄ３（±）上のデータＤ２７，Ｄ２６，Ｄ１７，Ｄ１６，Ｄ０７，Ｄ０６の６ビットの配列において、各ビットの極性（“１”の数）をカウントし、“１”の数が４つ以上であれば、無効ビット制御部６３により、無効ビットＸ３が“１”となり、“１”の数が３つ以下であれば、無効ビットＸ３が“０”となるように制御され、映像信号出力部６４から出力される。
【００５４】
ここで、図９中のデータ線Ｄ３（±）上のデータＤ２７，Ｄ２６，Ｄ１７，Ｄ１６，Ｄ０７，Ｄ０６の６ビットの配列は、映像信号処理回路５２にて映像信号処理回路１２の入力フォーマットに信号処理された後のフォーマットであるが、入力映像信号ｉｎのフォーマットと映像信号処理回路１２の入力フォーマットのビット配列は１対１で対応しているため、入力映像信号ｉｎにおいてデータ線Ｄ３（±）上のデータＤ２７，Ｄ２６，Ｄ１７，Ｄ１６，Ｄ０７，Ｄ０６の６ビットの配列が、どこのビットであるか予め知ることができ、そのビットの極性が“０”であるか“１”であるかを判定すれば良い。上記のように、無効ビット制御部６３にて無効ビットＸ３の極性が決定された伝送フォーマットに従い、映像信号出力部６４から出力映像信号ｖｂが出力され、映像信号線１１を経て映像信号処理回路１２へ入力される。実施形態１と同様に、図９中のデータサイクル期間のデータ線Ｄ０（±），Ｄ１（±），Ｄ２（±），Ｄ３（±）が最小単位と考えれば良く、ポート数が増えて、図示しないデータ線Ｄ４（±）以降が生じた場合も、同様の処理を行う。
【００５５】
以上のように、この第２の実施形態では、第１の実施形態と同様に、入力映像信号ｉｎに応じて無効ビットＸ３のレベルを制御することで、ＥＭＩが極力低減される。
【実施形態３】
【００５６】
この発明の第３の実施形態の映像信号処理回路では、図２中の入力映像信号判定部４２及び無効ビット制御部４３からなる無効ビット極性設定手段に代えて、異なる機能を有する図示しない無効ビット極性設定手段が設けられている。
この無効ビット極性設定手段は、無効ビットＸ１ａ，Ｘ２ａが存在する出力映像信号ｖａに対して、１ビット分の比較器により、無効ビットＸ１ａ，Ｘ２ａの極性を、時系列的に無効ビットＸ１ａの１つ前の有効データビットの極性と同一極性に設定する。
【００５７】
すなわち、上記実施形態１，２では、入力映像信号ｉｎの一定期間内における極性の数をカウントして無効ビットの極性が決定されていたが、波形変化の回数を少なくするという観点で、無効ビットの手前の有効データの極性を維持しても良い。たとえば、図３を用いて説明すると、無効ビットＸ１ａの前のビットは有効ビットのデータＤ２９であるので、データＤ２９の極性が“Ｈ”である場合は無効ビットＸ１ａが“Ｈ”となるように制御する一方、データＤ２９の極性が“Ｌ”である場合は無効ビットＸ１ａが“Ｌ”となるように制御する。このとき、当然、無効ビットＸ２ａは、無効ビットＸ１ａの極性を維持するため、データＤ２９の極性が“Ｈ”である場合は、無効ビットＸ１ａは“Ｈ”とし、無効ビットＸ１ａが“Ｈ”であるので、無効ビットＸ２ａも“Ｈ”とする。また、データＤ２９の極性が“Ｌ”である場合は、無効ビットＸ１ａは“Ｌ”であるので、無効ビットＸ２ａも“Ｌ”とする。これにより、波形変化の回数が減少し、ＥＭＩが低減される。また、入力映像信号ｉｎの階調データの“０”及び“１”の数を計数するカウンタを必要としないため、回路構成も簡単になる。
【実施形態４】
【００５８】
図１０は、この発明の第４の実施形態である映像信号処理回路の要部の電気的構成及び同映像信号処理回路が用いられる通信システムの構成を示すブロック図である。
この形態の映像信号処理回路は、図１０に示すように、マスタ側装置７０で構成され、同マスタ側装置７０にスレーブ側装置８０が映像信号線９０を介して接続されている。これらのマスタ側装置７０、スレーブ側装置８０及び映像信号線９０は、たとえば、図示しない信号処理基板上に設けられている。マスタ側装置７０は、制御コントローラ（データ送受信部）７１と、Ｉ２Ｃ（Inter Integrated Circuit）Ｉ／Ｆ（インタフェース）部７２と、伝送モード判定回路７３と、カウンタ回路７４と、無効ｂｉｔ（ビット）制御部７５とを有している。
【００５９】
制御コントローラ７１は、入力映像信号ｉｎに所定の信号処理を行い、たとえばＩ２Ｃ（Inter Integrated Circuit）通信フォーマットの出力映像信号ｖｄを、Ｉ２ＣＩ／Ｆ部７２及び映像信号線９０を経て伝送する。特に、この実施形態では、制御コントローラ７１は、一定周期毎に、複数のデータ記憶用デバイスを有するスレーブ側装置８０に対するアドレス及び送信／受信要求Ｒ／Ｗを出力すると共に、出力映像信号ｖｄを送信、又はスレーブ側装置８０からデータを受信し、かつ、送信モード時において同スレーブ側装置８０の上記各データ記憶用デバイスの任意のデバイスを選択するためのデバイス選択用ビットデータを映像信号線９０を経て伝送する。
【００６０】
伝送モード判定回路７３は、上記送信／受信要求Ｒ／Ｗに基づいて、この映像信号処理回路の伝送モードが送信モードか受信モードかを一定周期毎に判定する。カウンタ回路７４は、伝送モード判定回路７３により上記伝送モードが受信モードと判定されたとき、スレーブ側装置８０から受信したデータをＩ２ＣＩ／Ｆ部７２から取り込み、同データの低レベル（以下、“０”という）及び高レベル（以下、“１”という）の数を一定周期毎に計数する。
【００６１】
無効ｂｉｔ制御部７５は、スレーブ側装置８０の上記各データ記憶用デバイスを選択しない受信モード時には無効ビットとなる上記デバイス選択用ビットデータに対して、カウンタ回路７４により計数された上記データの“０”の数と“１”の数との大小を一定周期毎に比較判定し、この判定結果に基づいて極性を確定する。この場合、無効ｂｉｔ制御部７５は、“１”の数が半数より多い場合に上記無効ビット（デバイス選択用ビットデータ）の極性を“１”に確定する一方、“０”の数が半数より多い場合に同無効ビットの極性を“０”に確定し、また、“１”の数と“０”の数とが同数の場合に同無効ビットの極性を“０”に確定する。これらの伝送モード判定回路７３、カウンタ回路７４及び無効ｂｉｔ制御部７５により、無効ビット極性設定手段が構成されている。
【００６２】
スレーブ側装置８０は、Ｉ２ＣＩ／Ｆ部８１と、レジスタ（ＤＡＣ register ）８２と、ＤＡＣ（Digital Analog Converter）８３と、ＥＥＰＲＯＭ（Electrically Erasable and programmable Read Only Memory ）８４とを有している。Ｉ２ＣＩ／Ｆ部８１は、マスタ側装置７０から出力映像信号ｖｄを取り込み、上記デバイス選択用ビットデータに基づいて、データ記憶用デバイスであるレジスタ８２又はＥＥＰＲＯＭ８４へ送出する。レジスタ（ＤＡＣregister）８２は、Ｉ２ＣＩ／Ｆ部８１から送出される出力映像信号ｖｄを記憶する。ＤＡＣ８３は、レジスタ８２に記憶されている出力映像信号ｖｄをデジタルからアナログに変換し、図示しない画像表示装置などに送出する。ＥＥＰＲＯＭ８４は、Ｉ２ＣＩ／Ｆ部８１から送出される出力映像信号ｖｄを記憶し、また、所定の操作が行われたときに消去する。
【００６３】
図１１は、図１０の映像信号処理回路の動作を説明する図である。
この図を参照して、この形態の映像信号処理回路に用いられる映像信号処理方法の処理内容について説明する。
この映像信号処理回路では、一定周期毎に、スレーブ側装置８０に対するアドレス及び送信／受信要求が出力されると共に、出力映像信号ｖｄを送信、又はスレーブ側装置８０からデータを受信し、かつ、送信モード時において同スレーブ側装置８０の各データ記憶用デバイスの任意のデバイスを選択するためのデバイス選択用ビットデータが映像信号線９０を経て伝送される。無効ビット極性設定手段（伝送モード判定回路７３、カウンタ回路７４、無効ｂｉｔ制御部７５）により、受信モード時には無効ビットとなる上記デバイス選択用ビットデータに対して、スレーブ側装置８０から受信したデータの“０”及び“１”の数が一定周期毎に計数されて“０”の数と“１”の数との大小が比較判定され、この判定結果に基づいて極性が設定される（無効ビット極性設定処理）。
【００６４】
この無効ビット極性設定処理では、伝送モード判定回路７３により、送信／受信要求Ｒ／Ｗに基づいて、この映像信号処理回路の伝送モードが送信モードか受信モードかが一定周期毎に判定される（伝送モード判定処理）。カウンタ回路７４により、伝送モード判定回路７３により上記伝送モードが受信モードと判定されたとき、スレーブ側装置８０から受信したデータの“０”及び“１”の数が一定周期毎に計数される（計数処理）。無効ｂｉｔ制御部７５により、スレーブ側装置８０から受信されたデータの“０”の数と“１”の数との大小が一定周期毎に比較判定され、この判定結果に基づいて上記無効ビット（デバイス選択用ビットデータ）の極性が確定される（無効ビット極性確定処理）。この無効ビット極性確定処理では、無効ｂｉｔ制御部７５により、スレーブ側装置８０から受信されたデータの“１”の数が半数より多い場合に無効ビット（デバイス選択用ビットデータ）の極性が“１”に確定される一方、“０”の数が半数より多い場合に同無効ビットの極性が“０”に確定され、また、“１”の数と“０”の数とが同数の場合に同無効ビットの極性が“０”に確定される。
【００６５】
すなわち、この映像信号処理回路では、図１１（ａ）に示すように、マスタ側装置７０の制御コントローラ７１により、クロックＳＣＬが“１”（高レベル、“Ｈ”）かつシリアルデータＳＤＡが“１”のときに同シリアルデータＳＤＡを“０”（低レベル、“Ｌ”）とすることにより、スタートコンディション（“ＳＴＡＲＴ”）となる。この後、クロックＳＣＬが“０”のときにデータを遷移させることでシリアルデータＳＤＡが送信され、たとえば７ビットのアドレス（“ＳＬＡＶＥ  ＡＤＤＲＥＳＳ”、“１００１１１１”）及び送信／受信要求（“Ｒ／Ｗ”）のデータが送信される。そして、アドレスで指定されたスレーブ側装置８０からアクノリッジ信号Ａｃｋがマスタ側装置７０へ返送され、同スレーブ側装置８０が、送信／受信要求（“Ｒ／Ｗ”）に基づいてマスタ側装置７０と通信を行う。
【００６６】
送信／受信要求（“Ｒ／Ｗ”）が送信モード（“ＷＲＩＴＥ”）のとき、マスタ側装置７０から、出力映像信号ｖｄに対応するデータ（“ＤＡＴＡ”、“６５４３２１０”、Ｉ２Ｃ通信データビット）及びデバイス選択用ビットデータ“Ｐ”がスレーブ側装置８０へ送信され、図１１（ｂ）に示すように、たとえば１ビットの“Ｐ”の値（“Ｐ-bit value”）が“１”のときにレジスタ（ＤＡＣ register ）８２に書き込まれ、また、“Ｐ”の値が“０”のときにＥＥＰＲＯＭ８４に書き込まれる。この後、スレーブ側装置８０からアクノリッジ信号Ａｃｋがマスタ側装置７０へ返送され、マスタ側装置７０の制御コントローラ７１により、クロックＳＣＬが“１”（“Ｈ”）かつシリアルデータＳＤＡが“０”のときに同シリアルデータＳＤＡを“１”（“Ｈ”）とすることにより、ストップコンディション（“ＳＴＯＰ”）となる。
【００６７】
一方、送信／受信要求（“Ｒ／Ｗ”）が受信モード（“ＲＥＡＤ”）のとき、マスタ側装置７０によりスレーブ側装置８０からデータ（“ＤＡＴＡ”、“６５４３２１０”、Ｉ２Ｃ通信データビット）が受信されるが、図１１（ｂ）に示すように、デバイス選択用ビットデータ“Ｐ”が無効ビット“Ｘ”（“Don't care”）となる。このとき、カウンタ回路７４により、スレーブ側装置８０から受信されたデータ“ＤＡＴＡ”の“０”及び“１”の数が一定周期（たとえば、スタートコンディション“ＳＴＡＲＴ”からストップコンディション“ＳＴＯＰ”まで）毎に計数される（計数処理）。無効ｂｉｔ制御部７５により、データ“ＤＡＴＡ”の“０”の数と“１”の数との大小が上記一定周期毎に比較判定され、この判定結果に基づいてデバイス選択用ビットデータ“Ｐ”の極性が確定される。この場合、データ“ＤＡＴＡ”の“１”の数が４個以上の場合にデバイス選択用ビットデータ“Ｐ”の極性が“１”に確定される一方、“０”の数が３個以下の場合に“０”に確定され、また、“１”の数と“０”の数とが同数の場合に“０”に確定される。
【００６８】
以上のように、この第４の実施形態では、受信モード（“ＲＥＡＤ”）のとき、スレーブ側装置８０から受信したデータの“０”及び“１”の数が一定周期毎に計数されて“０”の数と“１”の数との大小が比較判定され、この判定結果に基づいてデバイス選択用ビットデータ“Ｐ”極性が設定されるので、波形変化の回数が減少し、ＥＭＩが低減される。特に、Ｉ２Ｃ通信フォーマットの周波数が高速化してきた場合のＥＭＩノイズ低減に有効である。
【実施形態５】
【００６９】
この発明の第５の実施形態の映像信号処理回路では、図１０中の伝送モード判定回路７３、カウンタ回路７４及び無効ｂｉｔ制御部７５からなる無効ビット極性設定手段に代えて、異なる機能を有する図示しない無効ビット極性設定手段が設けられている。
この無効ビット極性設定手段は、スレーブ側装置８０の上記各データ記憶用デバイスを選択しない受信モード時には無効ビットとなるデバイス選択用ビットデータ“Ｐ”の極性を、時系列的に１つ前の有効データビットの極性と同一極性に設定する。
【００７０】
この映像信号処理回路では、無効ビット極性設定手段により、受信モード時には無効ビットとなるデバイス選択用ビットデータ“Ｐ”の極性が、時系列的に１つ前の有効データビットの極性と同一極性に設定される（無効ビット極性設定処理）。たとえば、デバイス選択用ビットデータ“Ｐ”の極性は、１つ前のビットの極性が“１”であれば“１”とされ、１つ前のビットの極性が“０”であれば“０”とされる。これにより、波形変化の回数が減少し、ＥＭＩが低減される。また、スレーブ側装置８０から受信したデータの“０”及び“１”の数を計数するカウンタを必要としないため、回路構成も簡単になる。
【００７１】
以上、この発明の実施形態を図面により詳述してきたが、具体的な構成は同実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、図２中の映像信号線１３に伝送される出力映像信号ｖａ、及び、図８中の映像信号線１１に伝送される出力映像信号ｖｂは、無効ビットを含むフォーマットであれば良く、ｍｉｎｉ−ＬＶＤＳフォーマットに限定されない。また、この発明の映像信号処理回路は、画像表示装置に用いることに限定されない。また、上記各実施形態の画像表示装置は、液晶表示装置に限定されず、たとえばプラズマ表示装置などでも良い。また、図１０では、複数のスレーブ側装置がパーティーライン構成で設けられていても良い。また、図１１（ａ）中のアドレス（“ＳＬＡＶＥ  ＡＤＤＲＥＳＳ”）は、７ビットに限定されない。また、図１１（ａ）中のデバイス選択用ビットデータ“Ｐ”は、１ビットに限定されず、たとえば２ビットなど、複数ビットでも良い。また、図１１（ａ）では、送信／受信要求（“Ｒ／Ｗ”）が送信モード（“ＷＲＩＴＥ”）のとき、マスタ側装置７０から、出力映像信号ｖｄに対応するデータ（“ＤＡＴＡ”）がスレーブ側装置８０へ送信されるようになっているが、同スレーブ側装置８０へ送信されるデータ（“ＤＡＴＡ”）には、同スレーブ側装置８０を制御するための他の制御信号などが含まれていても良い。
【産業上の利用可能性】
【００７２】
この発明は、映像信号を伝送する映像信号処理回路全般に適用でき、特に、出力映像信号の伝送フォーマットに無効ビットが存在する場合に適用して有効である。
【符号の説明】
【００７３】
１０，５０      信号処理基板（画像表示装置の一部）
１１，１３，５１      映像信号線（画像表示装置の一部）
１２，５２      映像信号処理回路
２１      表示装置駆動用ドライバ（画像表示装置の一部）
２２      表示装置走査用ドライバ（画像表示装置の一部）
３０      映像表示部（画像表示装置の一部）
４１，６１      信号処理部（映像信号処理回路の一部）
４２，６２      入力映像信号判定部（映像信号処理回路の一部、無効ビット極性設定手段の一部）
４３，６３      無効ビット（ｂｉｔ）制御部（無効ビット極性確定手段、映像信号処理回路の一部、無効ビット極性設定手段の一部）
４４，６４      映像信号出力部（映像信号処理回路の一部）
７０      マスタ側装置
７１      制御コントローラ（マスタ側装置の一部）
７３      伝送モード判定回路（伝送モード判定手段、無効ビット極性設定手段の一部）
７４      カウンタ回路（計数手段、無効ビット極性設定手段の一部）
７５      無効ｂｉｔ制御部（無効ビット極性確定手段、無効ビット極性設定手段の一部）
８０      スレーブ側装置
８２      レジスタ（ＤＡＣ register ）（データ記憶用デバイス）
８４      ＥＥＰＲＯＭ（データ記憶用デバイス）
９０      映像信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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