(57)【要約】  本発明は、埋め込み注入層を位置精度高く形成することなく、高耐圧かつ高信頼性を有する半導体装置を提供することを目的とする。本発明にかかる半導体装置は、第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域としてのベース２と、半導体層表層に、各々がベース２を平面視上囲むように互いに離間して形成された、第２導電型の複数の第１不純物領域としてのガードリング１１〜ガードリング１６と、半導体層表層に埋め込まれ、複数のガードリング１１〜ガードリング１６の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域としての埋め込み注入層１８とを備える。
2013046908.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域（２）と、
前記半導体層表層に、各々が前記活性領域（２）を平面視上囲むように互いに離間して形成された、第２導電型の複数の第１不純物領域（１１〜１６）と、
前記半導体層表層に埋め込まれ、複数の前記第１不純物領域（１１〜１６）の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域（１８）とを備えることを特徴とする、
半導体装置。
【請求項２】
前記第２不純物領域（８１）が、前記活性領域（２）と接続されることを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記第２不純物領域（１８）が、前記活性領域（２）の底部に接続されることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項４】
前記第２不純物領域（３０）が、前記活性領域（２）と接続されないことを特徴とする、
請求項１に記載の半導体装置。
【請求項５】
前記第２不純物領域（１８）が、複数の前記第１不純物領域（１１〜１６）の底部の全てに接続されることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項６】
前記第２不純物領域（１８）が、前記活性領域（２）を平面視上最も外側から囲む前記第１不純物領域（１６）のさらに平面視上外側まで形成されることを特徴とする、
請求項５に記載の半導体装置。
【請求項７】
前記第２不純物領域（１８）が、前記第１不純物領域（１１〜１６）より不純物濃度の低いことを特徴とする、
請求項１または２に記載の半導体装置。
【請求項８】
互いに離間して前記半導体層表層に埋め込まれ、各々が前記第１不純物領域（１１〜１６）を平面視上囲む、第２導電型の複数の第３不純物領域（２５〜２７）をさらに備えることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項９】
前記第３不純物領域（２５〜２７）が、前記第２不純物領域（１８）と同じ深さに埋め込まれることを特徴とする、
請求項８に記載の半導体装置。
【請求項１０】
前記第１不純物領域（１１〜１６）が、前記半導体層表面に形成されることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項１１】
最も内側の前記第１不純物領域（１１）上に、絶縁膜（３２）を介して、前記活性領域（２）に接続された配線層（３３）を備えることを特徴とする、
請求項１０に記載の半導体装置。
【請求項１２】
前記第１不純物領域（４０〜４６）が、前記半導体層表層に埋め込まれて形成されることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項１３】
前記第１不純物領域（４０〜４６）が、前記第２不純物領域（５１）と同じ深さに埋め込まれて形成されることを特徴とする、
請求項１２に記載の半導体装置。
【請求項１４】
前記半導体素子がショットキーバリアダイオードであり、前記活性領域の端部がショットキー電極の端部に配置される第２導電型の注入層（６０）であることを特徴とする、
請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、素子の外周部に、耐圧性能を向上させるための終端領域を備える半導体装置に関するものである。
【背景技術】
【０００２】
ダイオードやＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に代表される半導体装置の耐圧としては、ダイオードの逆方向耐圧や、トランジスタのオフ耐圧があるが、それらはいずれも、半導体素子を能動素子として機能させない状態での耐圧である。その、半導体素子を能動素子として機能させない状態においては、半導体装置に印加される電圧は、素子が形成された半導体基板内に広がる空乏層によって保持される。【０００３】
半導体装置の耐圧性能を高めるための技術としては、半導体基板において能動素子として機能する活性領域（Ａｃｔｉｖｅ  Ａｒｅａ）を取り囲むように、当該半導体基板とは逆の導電型の不純物注入層を持つ終端領域を設けることが知られている。【０００４】
終端領域の構造（終端構造）として、活性領域の外側に半導体基板とは逆の導電型の不純物注入層を外側に向かって幾重にも互いに離間して形成する構造が知られている。この不純物注入層は、半導体装置を上部から見ると環状であるため、ガードリング、もしくは、ＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）と呼ばれる。本発明では、複数のガードリング全体を指して、ガードリング構造と呼ぶ。【０００５】
このようなガードリング構造を設けておくと、空乏層が活性領域の外側へ広がりやすくなる。その結果、活性領域の底端部（断面を見たときの注入層のコーナー部）における電界集中が緩和され、半導体装置の耐圧を高めることができる。【０００６】
ＭＯＳＦＥＴやＩＧＢＴなどのトランジスタでは、通常、活性領域の最外部は半導体基板とは逆の導電型の深い不純物注入層（ウェル）になる。そのため、ガードリングはウェルと同時に形成されることが多い。これはＰＩＮ（Ｐ−Ｉｎｔｒｉｎｓｉｃ−Ｎ）ダイオードでも同様で、ガードリングは、通常、活性領域となる不純物注入層（ベース）と同時に形成される。【０００７】
上記の通り、ガードリング構造の役割は空乏層を活性領域の外側へ広げることである。しかし、それに伴い、活性領域の底端部だけでなく、個々のガードリングの外側底端部にも電界集中が発生する。この電界集中は、ＰＮ接合面近傍の不純物濃度変化が急峻なほど強くなる傾向にある。【０００８】
ウェルやベースは比較的高濃度であるため、ＰＮ接合面近傍の濃度変化が急峻となり、強い電界集中が発生しやすい。そのため、Ｓｉ（シリコン）では、通常、長時間高温のアニール処理により不純物拡散を促し、ＰＮ接合面近傍の濃度変化を緩やかにすることで、電界集中を緩和する。【０００９】
もしくは、活性領域の底端部と個々のガードリングの外側底端部とに、比較的低濃度な埋め込み注入層を形成し、濃度を段階的に変化させることで、電界集中を緩和することができる。このような先行技術が特許文献１に示されている。【００１０】
その他、終端構造に関わる技術として、特許文献２および特許文献３に開示の技術が存在する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−４６４３号公報
【特許文献２】特開２００２−２３１９６５号公報
【特許文献３】特許３７０８０５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
一般にガードリング構造では、空乏層が繋がっていないガードリングは電圧を保持することができない。つまり、ガードリング構造の性能を最大限に引き出すには、一番外側のガードリングまで空乏層を繋げる必要があるが、個々のガードリングはフローティング電位であるため、それらから広がる空乏層の伸びは外乱（固定電荷、吸着電荷、外部電界）に影響されやすい。これは特許文献１でも同様である。【００１３】
また、特許文献１によれば、不純物拡散を用いずとも、活性領域の底端部と個々のガードリングの外側底端部の電界集中を緩和することができる。そのため、ＳｉＣ（炭化シリコン）のような不純物拡散長が極めて短い半導体材料に有効であるように見える。【００１４】
しかし、ＳｉＣのようなワイドバンドギャップ半導体は、基板濃度が高いために空乏層の伸びが小さい。そのため、個々のガードリングの間隔を数μｍ未満にまで狭くしなければならない。そのような状況で、特許文献１のような埋め込み注入層を精度良く形成するのは困難である。【００１５】
本発明は、上記のような問題点を解決するためになされたものであり、埋め込み注入層を位置精度高く形成することなく、高耐圧かつ高信頼性を有する、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明にかかる半導体装置は、第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域と、前記半導体層表層に、各々が前記活性領域を平面視上囲むように互いに離間して形成された、第２導電型の複数の第１不純物領域と、前記半導体層表層に埋め込まれ、複数の前記第１不純物領域の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域とを備えることを特徴とする。
【発明の効果】
【００１７】
本発明にかかる半導体装置によれば、第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域と、前記半導体層表層に、各々が前記活性領域を平面視上囲むように互いに離間して形成された、第２導電型の複数の第１不純物領域と、前記半導体層表層に埋め込まれ、複数の前記第１不純物領域の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域とを備えることにより、埋め込み注入層を位置精度高く形成することなく、高耐圧かつ高信頼性を有する半導体装置を提供することができる。【００１８】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１９】
【図１】本発明をＰＩＮダイオードに適用した場合の構成を示す平面図である。
【図２】本発明をＰＩＮダイオードに適用した場合の構成を示す断面図である。
【図３】本発明にかかる実施の形態１の半導体装置の構成を示す断面図である。
【図４】本発明にかかる実施の形態１の半導体装置の構成を示す断面図である。
【図５】本発明にかかる実施の形態１の半導体装置の構成を示す断面図である。
【図６】本発明にかかる実施の形態１の半導体装置の効果を示す図である。
【図７】本発明にかかる実施の形態１の半導体装置の変形例１の構成を示す断面図である。
【図８】本発明にかかる実施の形態１の半導体装置の変形例２の構成を示す断面図である。
【図９】本発明にかかる実施の形態２の半導体装置の構成を示す断面図である。
【図１０】本発明にかかる実施の形態２の半導体装置の別形態の構成を示す断面図である。
【図１１】本発明にかかる実施の形態３の半導体装置の構成を示す断面図である。
【図１２】本発明にかかる実施の形態３の半導体装置の別形態の構成を示す断面図である。
【図１３】本発明にかかる実施の形態３の半導体装置の変形例の構成を示す断面図である。
【図１４】本発明にかかる実施の形態３の半導体装置の変形例の構成を示す断面図である。
【図１５】本発明にかかる実施の形態４の半導体装置の構成を示す断面図である。
【図１６】本発明にかかる実施の形態１の半導体装置の効果を示す図である。
【発明を実施するための形態】
【００２０】
図１は、本発明をダイオードに適用した場合のダイオード１００の構成を示す平面図であり、図２は、図１におけるＡ−Ａ線での矢視断面を示す断面図である。
【００２１】
ダイオード１００は、図１および図２に示すように、Ｎ型（第１導電型）不純物を比較的低濃度に含む半導体基板１（半導体層）の表面内に、Ｐ型（第２導電型）不純物を比較的高濃度に含む注入層で構成される活性領域（ベース２）が形成され、さらにベース２を取り囲むように、複数のＰ型注入層で構成される終端領域３が形成されている。
【００２２】
そして、ベース２上にはアノード電極４が配設され、アノード電極４が形成された主面とは反対側の面（基板裏面）上には、図２に示すように、カソード電極５が配設されている。
【００２３】
このような構成において、ベース２に接触するアノード電極４と、基板裏面のカソード電極５との間にバイアス電圧を印加することで、半導体装置はＰＩＮダイオードとして機能する。
【００２４】
以下、本発明にかかる半導体装置の実施の形態として、終端領域の表面構造である終端構造を中心として説明する。
【００２５】
＜実施の形態１＞
＜構成＞
図３は、本発明の実施の形態１による終端構造１０１の構造を示す断面図である。
【００２６】
図１および図２のように形成されたベース２を囲むように、ベース２と同じ第２導電型、かつ、同じ濃度のガードリング１１〜ガードリング１６から成るガードリング構造１７（第１不純物領域）が形成されている。ガードリング１１〜ガードリング１６は互いに離間して形成され、半導体基板１表面において、ベース２を平面視上囲んで形成される。
【００２７】
活性領域としてのベース２の底端部と、ガードリング１１〜ガードリング１６（第１不純物領域）の底部とは、ベース２よりも深く注入された、ガードリング１１〜ガードリング１６よりも低濃度のＰ型（第２導電型）注入層である埋め込み注入層１８（第２不純物領域）により接続されている。図においては、ガードリング１１〜ガードリング１６全ての底部が、埋め込み注入層１８により接続されている。
【００２８】
ベース２およびガードリング１１〜ガードリング１６は、ベース２とアノード電極４とのオーミックコンタクトを得るために、特に最表面の濃度が高い濃度プロファイルとなっている。ガードリング１１〜ガードリング１６は、ベース２の端部を基準に、徐々に互いの離間距離が大きくなるように、ベース２を平面視上囲んで設けられる。
【００２９】
埋め込み注入層１８は、半導体基板１表面の濃度が非常に低く、ベース２およびガードリング１１〜ガードリング１６の底部（注入深さ、ＰＮ接合深さ）近傍に最大濃度を持つ濃度プロファイル、つまり、レトログレードプロファイルを有するため、半導体基板１内部に埋め込まれた層といえる。
【００３０】
したがって、図３に示す埋め込み注入層１８の注入深さは、ベース２およびガードリング１１〜ガードリング１６の底部を中心に、それらの底部よりも深い位置まで分布している。そして、第２不純物領域としての埋め込み注入層１８が、活性領域としてのベース２の底部に接続される。
【００３１】
埋め込み注入層１８は、高エネルギー不純物注入（高エネルギーイオン注入）や、不純物注入した後のｎ型エピタキシャル膜成長等により形成できる。埋め込み注入層１８を前者で形成する場合は、半導体基板１表面が僅かにＰ型になることもあるが、問題は生じない。埋め込み注入層１８を後者で形成する場合は、埋め込み注入層１８を形成した後に、ベース２とガードリング１１〜ガードリング１６を形成する。
【００３２】
埋め込み注入層１８の注入量（注入面密度）は、半導体装置に定格電圧の半分程度の逆方向電圧を印加した際に、完全空乏化するように設定すると良い。埋め込み注入層１８の望ましい注入量は、半導体材料で決まるリサーフ条件の０．４〜０．９倍程度である。なお、リサーフ条件は、Ｓｉでおよそ１×１０12ｃｍ-2であり、ポリタイプ４ＨのＳｉＣでおよそ１×１０13ｃｍ-2（活性化率１００％の場合）である。
【００３３】
なお、埋め込み注入層１８（第２不純物領域）は、活性領域としてのベース２を最も外側から囲むガードリング１６（第１不純物領域）の外側底端部を保護するために、ガードリング１６の外側にはみ出していることが望ましい。
【００３４】
また、図３においては一断面（図１におけるＡ−Ａ断面）を示しているが、図１のようにベース２を囲む終端領域３において、図３のような断面構造となる箇所を複数設けることができる。すなわち埋め込み注入層１８が、活性領域であるベース２から放射状に形成される。
【００３５】
このような構成によれば、ゼロバイアス時には、ベース２、ガードリング１１〜ガードリング１６、埋め込み注入層１８が同電位になる。
【００３６】
ここに逆方向電圧を印加すると、図４に模式的に示すように、Ｐ型領域１９と半導体基板１（ドリフト層）との境界であるＰＮ接合面２０から、空乏層が伸びることになる。
【００３７】
つまりゼロバイアス時から、空乏層は、ベース２から最も外側に位置するガードリングであるガードリング１６まで繋がっている。逆方向電圧が上昇し、埋め込み注入層１８が完全空乏化した後は、ガードリング１１〜ガードリング１６の一部が空乏化することにより、半導体基板１内の空乏化が伸展する。
【００３８】
つまり、この構成によれば、外乱が生じても、電圧を保持しないガードリングは発生しない。
【００３９】
上記の効果は、埋め込み注入層１８の代わりに、半導体基板１表面に最大濃度をもつガウシアンプロファイルの不純物層でベース２およびガードリング１１〜ガードリング１６を接続した場合であっても、もしくは、表面から所定の深さまでの濃度が一定であるボックスプロファイルの不純物層でベース２およびガードリング１１〜ガードリング１６を接続した場合であっても、得られるものである。
【００４０】
以下では、上記のレトログレードプロファイルを有する埋め込み注入層１８を備えることにより得られる効果について、説明する。
【００４１】
埋め込み注入層１８が最大濃度となる深さを、ガードリング１１〜ガードリング１６（ベース２も同様）の底部（注入深さ、ＰＮ接合深さ）近傍に位置させること、すなわち、埋め込み注入層１８を半導体基板１内部に埋め込むことで、ガードリング１１〜ガードリング１６の底部と、埋め込み注入層１８との濃度差を小さくできる。
【００４２】
注入量一定の下で比較すると、ガードリング１１〜ガードリング１６の底部の濃度との濃度差は、ガウシアンプロファイルを有する注入層、もしくは、ボックスプロファイルを有する注入層による場合よりも、上記のレトログレードプロファイルを有する注入層、すなわち埋め込み注入層１８による場合の方が小さい。よって、その層境界における濃度変化も、レトログレードプロファイルを有する埋め込み注入層１８による場合が小さくなり、急峻な濃度変化を緩めることができる。
【００４３】
よって、本発明の構成によれば、ベース２およびガードリング１１〜ガードリング１６の底端部における電界集中を効果的に緩和することができる。
【００４４】
また、終端領域には、通常、パッシベーション膜２１が形成されるが（図５参照）、パッシベーション膜２１の表面に負の電荷が吸着すると、終端構造最外部の半導体／パッシベーション膜界面に高電界が発生しやすくなる。
【００４５】
その結果、パッシベーション膜２１の劣化および破壊が生じる可能性がある。これは、特にＳｉＣのような絶縁破壊電界の大きなワイドバンドギャップ半導体で問題となり（ワイドバンドギャップ半導体およびパッシベーション膜の絶縁破壊電界が、同じオーダとなるため）、半導体装置の電気特性において、耐圧の変動や低下という形で観測される。
【００４６】
本発明の構成によれば、図５に示すように、埋め込み注入層１８の基板表面濃度が非常に低いため、埋め込み注入層１８の外側端部２２の直上の基板表面２３（半導体／パッシベーション膜界面）に発生する電界を弱めることができる。よって本発明の構成によれば、耐圧と信頼性を高めることができる。
【００４７】
図６は、上記２つの電界緩和の効果を示すシミュレーション結果を示したものである。ここでは、半導体基板をポリタイプ４ＨのＳｉＣ（ポリタイプ４ＨのＳｉＣの臨界電界は３ＭＶ／ｃｍ）としている。シミュレーションモデルは１．７ｋＶ耐圧品を想定しており、図に示した電界強度は１．７ｋＶにおける値である。
【００４８】
図６に示すように、本発明の構成（埋め込み注入層を備える構成）により「半導体基板内部の最大電界」が効果的に抑制できることが分かる。
【００４９】
具体的には、本発明の構成を用いた場合、特にベース２およびガードリング１１〜ガードリング１６より深い埋め込み注入層１８を備える場合には、２．６８ＭＶ／ｃｍに抑制できており、注入層自体を設けない場合（３．６４ＭＶ／ｃｍ）や、ボックスプロファイルを有する注入層を設けた場合（２．７２ＭＶ／ｃｍ）よりも低い値となっている。
【００５０】
また、「終端構造端部の基板表面電界」も効果的に抑制できることが分かる。
【００５１】
具体的には、本発明の構成を用いた場合、特にベース２およびガードリング１１〜ガードリング１６より深い埋め込み注入層１８を備える場合には、０．６７ＭＶ／ｃｍに抑制できており（吸着電荷がある場合であっても１．０５ＭＶ／ｃｍ）、ボックスプロファイルを有する注入層を設けた場合の０．７７ＭＶ／ｃｍ（吸着電荷がある場合には１．１９ＭＶ／ｃｍ）よりも低い値となっている。
【００５２】
特に、「終端構造端部の基板表面電界」を抑制する効果は大きく、この効果はパッシベーション膜２１の表面に負の電荷が吸着した場合でも維持される。これは、特許文献２および特許文献３においては記載されていない特徴である。
【００５３】
なお、埋め込み注入層１８の適当な注入量は、ポリタイプ４ＨのＳｉＣのリサーフ条件である１×１０13ｃｍ-2に対し、０．４〜０．９倍程度である（図１６参照）。これ以上大きくすると、埋め込み注入層１８の外側端部での電界集中が著しく大きくなり、負の吸着電荷に対する耐性も低下する。
【００５４】
図１６は、縦軸を電界強度（ＭＶ／ｃｍ）、横軸を埋め込み注入層の注入量（ｃｍ-2）とし、埋め込み注入層１８における電界集中の様子を示したシミュレーション結果である。
【００５５】
図１６に示すように、半導体基板１内部の最大電界は、埋め込み注入層１８の注入量が０．９×１０13ｃｍ-2のときに最小となり、一方で終端構造端部の基板表面電界は、埋め込み注入層１８の注入量が高くなるにつれて大きくなる。
【００５６】
そして、埋め込み注入層１８の注入量が０．４〜０．９×１０13ｃｍ-2（リサーフ条件の０．４〜０．９倍程度）のときに、半導体内部の最大電界を３．０ＭＶ／ｃｍ以下、終端構造端部の基板表面電界を１．５ＭＶ／ｃｍ以下に抑えることができる。
【００５７】
さらに、本発明の構成によれば、製造面での効果も得られる。以下では、それらについて説明する。
【００５８】
埋め込み注入層１８を備える主な目的はベース２およびガードリング１１〜ガードリング１６を接続することにあるため、埋め込み注入層１８に関する解像度、および、アライメント精度は数μｍあれば十分である。
【００５９】
したがって、ワイドバンドギャップ半導体のように高精細なガードリングを形成する必要がある場合でも、埋め込み注入層は容易に形成できる。特に、埋め込み注入層を高エネルギー不純物注入で形成する場合は、相応に厚いレジストマスクを用いるが、この構成においては解像度の問題は生じない。
【００６０】
また、この構成では、埋め込み注入層１８の、ピークを持った濃度プロファイルを積極的に利用できるため、アニール処理による不純物拡散や、注入エネルギーを変えた複数回の不純物注入を必要としない。
【００６１】
つまり、この構成は、ＳｉＣのような不純物拡散長が極めて短いワイドバンドギャップ半導体に対して極めて有効である。また、Ｓｉのように不純物拡散が可能な材料であっても、アニール時間の短縮等、タクトタイムの削減に利用できる。
【００６２】
なお、上記の効果は、以下の本発明変形例においても当てはまるものである。
【００６３】
＜変形例１＞
図７は、実施の形態１の変形例１である終端構造１０３を示す断面図である。埋め込み注入層２４により、ベース２と一部のガードリングであるガードリング１１〜ガードリング１３が接続されている。ガードリング構造１７のうち、ガードリング１４〜ガードリング１６は、埋め込み注入層２４に接続されていない。
【００６４】
この構成は、全てのガードリングを接続した場合に、空乏層が外側に伸び過ぎてしまうような場合に、空乏層の伸びを抑制するために採用できる。
【００６５】
＜変形例２＞
図８は、実施の形態１の変形例２である終端構造１０４を示す断面図である。実施の形態１の終端構造１０１の埋め込み注入層１８に加えて、半導体層表層に埋め込まれた埋め込みガードリング２５〜埋め込みガードリング２７を備える埋め込みガードリング構造２８（第３不純物領域）を、ベース２を囲むガードリング構造１７（第１不純物領域）の、平面視外側の領域に形成している。
【００６６】
第２導電型の埋め込みガードリング２５〜埋め込みガードリング２７（第３不純物領域）は、埋め込み注入層１８と同様に半導体基板１内部に埋め込まれ（図においては、埋め込み注入層１８と同じ深さに埋め込まれ）、図に示すように、互い離間して各々がガードリング構造１７を囲んで形成されている。
【００６７】
この構成は、終端構造１０１では十分な耐圧を得られない場合に、空乏層を伸ばし耐圧を高めるために採用できる。
【００６８】
ガードリング構造１７で保持していた電圧を、埋め込み注入層１８と、埋め込みガードリング構造２８（埋め込みガードリング２５〜埋め込みガードリング２７）にも分担させることで、半導体内部の電界集中をさらに緩和し、耐圧を増加させることができる。
【００６９】
＜効果＞
本発明にかかる実施の形態によれば、半導体装置において、第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域としてのベース２と、半導体層表層に、各々がベース２を平面視上囲むように互いに離間して形成された、第２導電型の複数の第１不純物領域としてのガードリング１１〜ガードリング１６と、半導体層表層に埋め込まれ、複数のガードリング１１〜ガードリング１６の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域としての埋め込み注入層１８とを備えることで、狭い間隔で形成されたガードリングを備える場合であっても、位置精度よく形成された注入層を用いることなく、ガードリング構造１７の性能を活かすことにより高耐圧かつ高信頼性を有する半導体装置を提供することができる。
【００７０】
すなわち、埋め込み注入層１８を備える主な目的は複数のガードリング１１〜ガードリング１６を接続することであるため、その解像度およびアライメント精度は数μｍあれば十分であるので、位置精度よく注入層を形成する必要なく、高耐圧かつ高信頼性を有する半導体装置を提供することができる。
【００７１】
埋め込み注入層１８によって接続されたガードリング１１〜ガードリング１６は、埋め込み注入層１８が完全空乏化するまでは等電位となる。その結果、空乏層が最外周のガードリング１６まで繋がりやすくなる。よって、高耐圧かつ高信頼性を実現することができる。
【００７２】
また、埋め込み注入層１８によって覆われたガードリング１１〜ガードリング１６の底端部では、電界が緩和される。埋め込み注入層１８は、ガードリング１１〜ガードリング１６底部の深さ（注入深さ）に合わせてその濃度を上げることができ、電界緩和の効果を高めることができる。
【００７３】
また、埋め込み注入層１８は、アニール処理による不純物拡散や注入エネルギーを変えた複数回の不純物注入を必要とせずに形成することができる。すなわち、ＳｉＣのような不純物拡散長が極めて短いワイドバンドギャップ半導体に適用する場合に、極めて有効である。なお、Ｓｉのように不純物拡散が可能な材料であっても、アニール時間の短縮等、タクトタイムの削減に効果がある。
【００７４】
また、埋め込み注入層１８が、終端領域において埋め込まれていることで、当該領域の半導体基板１の表面電界が抑制される。
【００７５】
また、本発明にかかる実施の形態によれば、半導体装置において、第２不純物領域としての埋め込み注入層１８が、活性領域としてのベース２の底部に接続されることで、ガードリング１１〜ガードリング１６底部の深さ（注入深さ）に合わせて埋め込み注入層１８の濃度を上げることができ、当該底部の電界緩和効果を高めることができる。
【００７６】
また、本発明にかかる実施の形態によれば、半導体装置において、第２不純物領域としての埋め込み注入層１８が、複数の第１不純物領域としてのガードリング１１〜ガードリング１６の底部の全てに接続されることで、さらに、空乏層が最外周のガードリング１６まで繋がりやすくなる。よって、高耐圧かつ高信頼性を実現することができる。
【００７７】
また、本発明にかかる実施の形態によれば、半導体装置において、第２不純物領域としての埋め込み注入層１８が、活性領域としてのベース２を平面視上最も外側から囲む第１不純物領域としてのガードリング１６のさらに平面視上外側まで形成されることで、ベース２を平面視上最も外側から囲むガードリング１６の外側の電界を緩和することができる。
【００７８】
また、本発明にかかる実施の形態によれば、半導体装置において、互いに離間して半導体層表層に埋め込まれ、各々が第１不純物領域としてのガードリング１１〜ガードリング１６を平面視上囲む、第２導電型の複数の第３不純物領域としての埋め込みガードリング２５〜埋め込みガードリング２７をさらに備えることで、さらに空乏層を広げ、高耐圧および高信頼性を実現することができる。
【００７９】
また、本発明にかかる実施の形態によれば、半導体装置において、第３不純物領域としての埋め込みガードリング２５〜埋め込みガードリング２７が、第２不純物領域としての埋め込み注入層１８と同じ深さに埋め込まれることで、終端領域の基板表面において不純物濃度を下げることができ、基板表面の電界緩和を実現することができる。
【００８０】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物領域としてのガードリング１１〜ガードリング１６が、半導体層表面に形成されることで、ガードリング形成のための工程を削減することができる。
【００８１】
＜実施の形態２＞
＜構成＞
図９は、本発明の実施の形態２による終端構造２０１を示す断面図である。埋め込み注入層３０（第２不純物領域）はガードリング１１〜ガードリング１６の底部を接続しているが、実施の形態１における場合と異なり、活性領域としてのベース２には接続されていない。
【００８２】
実施の形態１の場合、ベース２よりも埋め込み注入層の方がＰＮ接合のバリア（拡散電位）が低いため、順方向電圧を印加すると、まず初めに埋め込み注入層１８から電流が流れ始める（ベース２よりも埋め込み注入層の方が不純物濃度が低いため）。そのため、終端構造に最も近いアノード電極端３１（図９参照）に電流集中が生じ、熱破壊に至る可能性がある。
【００８３】
そこで、埋め込み注入層３０とベース２とを離し、埋め込み注入層３０からアノード電極４への電流経路を断つことで、電流経路をベース２のみとする。その結果、アノード電極端３１での電流集中を緩和することができる。
【００８４】
しかし、このような構成では、ガードリング構造１７はフローティング電位となるだけでなく、ベース２底端部の電界緩和が不十分になる可能性がある。
【００８５】
そこで、図１０に示す終端構造２０２のように、絶縁膜３２を介して、アノード電極４をガードリング１１（最も内側の第１不純物領域）の上に伸ばし、配線層としてのフィールドプレート３３を形成しても良い。このような構造により、逆方向電圧印加時に、ガードリング構造１７の電位をベース２の電位に近づけ、ベース２底端部の電界集中を緩和することができる。
【００８６】
なお、実施の形態２では、埋め込み注入層３０に対して、実施の形態１に示したものと同様の構成、例えば図７に示すようなガードリングの一部を接続する構成（少なくとも２つのガードリングを接続する構成であればよい）や、図８に示すような、さらに平面視外側の領域に埋め込みガードリングを備える構成を適用することができる。
【００８７】
＜効果＞
本発明にかかる実施の形態によれば、半導体装置において、第２不純物領域としての埋め込み注入層３０が、活性領域としてのベース２と接続されないことで、順方向電圧印加時のアノード電極４への電流集中を抑制することができる。
【００８８】
また、本発明にかかる実施の形態によれば、半導体装置において、最も内側の第１不純物領域としてのガードリング１１上に、絶縁膜３２を介して、活性領域としてのベース２に接続された配線層としてのフィールドプレート３３を備えることで、逆方向電圧印加時のベース２底端部の電界集中を緩和できる。
【００８９】
＜実施の形態３＞
＜構成＞
図１１は、本発明の実施の形態３による終端構造３０１を示す断面図である。ベース２の平面視外側に、ベース２よりも深く注入され埋め込まれた埋め込みガードリング４０〜埋め込みガードリング４６（第１不純物領域）から成る第１埋め込み注入層４７が形成されている。埋め込みガードリング４０〜埋め込みガードリング４６は、互いに離間して、ベース２を平面視上囲んで形成されている。
【００９０】
埋め込みガードリング４０〜埋め込みガードリング４６の底部は、埋め込みガードリング４０〜埋め込みガードリング４６よりも深く注入された第２埋め込み注入層４８により接続されている。第１埋め込み注入層４７はベース２の底部近傍に最大濃度を持ち、第２埋め込み注入層４８は第１埋め込み注入層４７の底部近傍に最大濃度を持つ。
【００９１】
ここで、第１埋め込み注入層４７の注入量はリサーフ条件の１〜２倍程度、第２埋め込み注入層４８の注入量はリサーフ条件の０．４〜０．９倍程度である。この構成の製造に際しては、実施の形態１および実施の形態２よりもマスクの枚数は増えるが、第１埋め込み注入層４７の注入量および濃度をベース２よりも大きく下げて形成することができるため、埋め込みガードリング４０〜埋め込みガードリング４６の底端部と、第２埋め込み注入層４８との間での濃度変化に起因する電界集中を抑制できる。
【００９２】
また、第１埋め込み注入層４７の濃度が第２埋め込み注入層４８と比べれば比較的高いため、第１埋め込み注入層４７がベース２の底端部の濃度変化を和らげる効果は、実施の形態１および実施の形態２よりも大きい。
【００９３】
この構成においては、埋め込みガードリング４０の内側底端部（ベース２の下の部分）に発生する電界集中が、実施の形態１および実施の形態２よりも少し大きくなる。
【００９４】
そこで、図１２に示す終端構造３０２のように、第２埋め込み注入層５０を埋め込みガードリング４０の内側まで形成することにより、埋め込みガードリング４０の内側底端部４９に発生する電界集中を抑制できる。
【００９５】
実施の形態３では、中間の濃度（もしくは、注入量）を持つ注入層（第１埋め込み注入層４７）を形成するため、実施の形態１および実施の形態２に比べ、急峻な濃度変化に起因する電界集中が生じにくい。
【００９６】
＜変形例＞
実施の形態３においては、以下に示す変形例も可能である。
【００９７】
図１３は、実施の形態３の変形例（終端構造３０３）である。ベース２よりも深い位置に、第１埋め込み注入層４７（第１不純物領域）と第２埋め込み注入層５１（第２不純物領域）とが同じ深さに形成されている。
【００９８】
図１４は、実施の形態３の変形例（終端構造３０４）である。ベース２とほぼ同じ深さに、埋め込みガードリング７０〜埋め込みガードリング７６から成る第１埋め込み注入層７７と第２埋め込み注入層８１とが形成されている。第２埋め込み注入層８１（第２不純物領域）とベース２（活性領域）とが接続されている。
【００９９】
これらの構成は、注入機の最大エネルギーが低い場合や、ベースの形成に最大エネルギーを用いる必要がある場合に、有用である。
【０１００】
なお、実施の形態３では、第２埋め込み注入層に対して、実施の形態１および実施の形態２に示したものと同様の構成、例えば図７に示すようなガードリングの一部を接続する構成や、図８に示すような、さらに平面視外側の領域に埋め込みガードリングを備える構成を適用することができる。また、第１埋め込み注入層とベース２とを離間させる構成を適用することも可能である。
【０１０１】
＜効果＞
本発明にかかる実施の形態によれば、半導体装置において、第２不純物領域としての第２埋め込み注入層５１が、活性領域としてのベース２と接続されることで、さらに、空乏層が最外周のガードリング４６まで繋がりやすくなる。よって、高耐圧かつ高信頼性を実現することができる。
【０１０２】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物領域としての埋め込みガードリング４０〜埋め込みガードリング４６が、半導体層表層に埋め込まれて形成されることで、さらに電界集中が緩和される。
【０１０３】
また、本発明にかかる実施の形態によれば、半導体装置において、第１不純物領域としての埋め込みガードリング４０〜埋め込みガードリング４６と、第２不純物領域としての第２埋め込み注入層５１とが埋め込まれて形成されることで、終端領域の基板表面において不純物濃度を下げることができ、基板表面の電界緩和を実現することができる。
【０１０４】
＜実施の形態４＞
＜構成＞
図１５は、本発明の実施の形態４による終端構造４０１を示す断面図である。図１５に示すものは、ショットキーバリアダイオードの終端構造であるが、ショットキー電極５９の端部の下に位置する注入層６０を、ＰＩＮダイオードのベースと捉えれば、実施の形態１〜３に示した構成と同様の構成を適用することができる。
【０１０５】
ガードリング６１〜ガードリング６６からなるガードリング構造６７と、各ガードリング６１〜ガードリング６６を接続する埋め込み注入層６８とを備える図示の構造に対し、実施の形態１〜３に示されるような変形を加えることも可能である。
【０１０６】
ただし、ショットキーのバリアがＰＮ接合のそれよりも低い場合は、実施の形態２の構成にする必要はない。
【０１０７】
＜その他の適用例＞
実施の形態１〜４では、ガードリングの数を固定しているが、ガードリングの数は求める耐圧、個々のガードリング幅、個々のガードリング間隔によって変わる。一般的に、ガードリングの数は耐圧が上がるほど、多く必要である。これは、例えば図８に示した、埋め込み注入層と同時に形成する埋め込みガードリングでも同様である。
【０１０８】
実施の形態１〜４では、ガードリング構造を、ガードリング幅一定の下、ガードリング間隔を徐々に広くして記載しているが、ガードリング幅は徐々に小さくしても良い。一般的にガードリング構造は、「ガードリング幅÷ガードリング間隔」が外側に向かって小さくなるように形成される。
【０１０９】
実施の形態１〜３においては、Ｎ型半導体基板とＰ型注入層により構成されたＰＩＮダイオードに適用した構成について説明したが、半導体装置全体の導電型を逆にしても、同様の効果が得られる。
【０１１０】
また、ＰＩＮダイオードだけでなく、ＭＯＳＦＥＴやＩＧＢＴ、ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）などのトランジスタに適用しても、同様の効果が得られる。
【０１１１】
実施の形態４においては、Ｎ型半導体基板とショットキーバリアにより構成されたショットキーバリアダイオードに適用した構成について説明したが、半導体装置全体の導電型を逆にしても、同様の効果が得られる。
【０１１２】
また、半導体基板はＳｉやＳｉＣに限定されず、ワイドバンドギャップを有する半導体、例えば、窒化ガリウム系材料や、ダイヤモンドで構成される基板を使用しても良い。最適な埋め込み注入層の注入量は、主に使用する半導体材料の誘電率と絶縁破壊電界によって決まる。
【０１１３】
このようなワイドバンドギャップ半導体によって構成されるスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、Ｓｉに比べて小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体装置モジュールの小型化が可能となる。
【０１１４】
また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。
【０１１５】
また、注入に用いる不純物は、Ｂ（ホウ素）、Ｎ（窒素）、Ａｌ（アルミニウム）、Ｐ（リン）、Ａｓ（ヒ素）、Ｉｎ（インジウム）など、半導体材料の原子と置換して活性化するものであれば、どのようなものであっても良い。ただし、拡散長が大きい不純物の方が、注入量の異なる領域の界面において、濃度変化がなだらかになり、電界集中が緩和される。そのため、Ｎ型半導体基板であれば、Ｂ（ホウ素）やＡｌ（アルミニウム）を注入してＰ型注入層を形成することにより、より良い効果が期待できる。
【０１１６】
また本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【０１１７】
なお本発明は、その発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【０１１８】
本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１１９】
１  半導体基板、２  ベース、３  終端領域、４  アノード電極、５  カソード電極、１１〜１６，６１〜６６  ガードリング、１７，６７  ガードリング構造、１８，２４，３０，６８  埋め込み注入層、１９  Ｐ型領域、２０  ＰＮ接合面、２１  パッシベーション膜、２２  外側端部、２３  基板表面、２５〜２７，４０〜４６，７０〜７６  埋め込みガードリング、２８  埋め込みガードリング構造、３１  アノード電極端、３２  絶縁膜、３３  フィールドプレート、４７，７７  第１埋め込み注入層、４８，５０，５１，８１  第２埋め込み注入層、４９  内側底端部、５９  ショットキー電極、６０  注入層、１００  ダイオード、１０１〜１０４，２０１，２０２，３０１〜３０４，４０１  終端構造。
【図１】
2013046908.tif 000003
【図２】
2013046908.tif 000004
【図３】
2013046908.tif 000005
【図４】
2013046908.tif 000006
【図５】
2013046908.tif 000007
【図６】
2013046908.tif 000008
【図７】
2013046908.tif 000009
【図８】
2013046908.tif 000010
【図９】
2013046908.tif 000011
【図１０】
2013046908.tif 000012
【図１１】
2013046908.tif 000013
【図１２】
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【図１３】
2013046908.tif 000015
【図１４】
2013046908.tif 000016
【図１５】
2013046908.tif 000017
【図１６】
2013046908.tif 000018
【手続補正書】
【提出日】平成26年10月20日(2014.10.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域と、
前記半導体層表層に、各々が前記活性領域を平面視上囲むように互いに離間して形成された、第２導電型の複数の第１不純物領域と、
前記半導体層表層に埋め込まれ、複数の前記第１不純物領域の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域とを備えることを特徴とする、
半導体装置。
【請求項２】
前記第２不純物領域が、前記活性領域と接続されることを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記第２不純物領域が、前記活性領域の底部に接続されることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項４】
前記第２不純物領域が、前記活性領域と接続されないことを特徴とする、
請求項１に記載の半導体装置。
【請求項５】
前記第２不純物領域が、複数の前記第１不純物領域の底部の全てに接続されることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項６】
前記第２不純物領域が、前記活性領域を平面視上最も外側から囲む前記第１不純物領域のさらに平面視上外側まで形成されることを特徴とする、
請求項５に記載の半導体装置。
【請求項７】
前記第２不純物領域が、前記第１不純物領域より不純物濃度の低いことを特徴とする、
請求項１または２に記載の半導体装置。
【請求項８】
互いに離間して前記半導体層表層に埋め込まれ、各々が前記第１不純物領域を平面視上囲む、第２導電型の複数の第３不純物領域をさらに備えることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項９】
前記第３不純物領域が、前記第２不純物領域と同じ深さに埋め込まれることを特徴とする、
請求項８に記載の半導体装置。
【請求項１０】
前記第１不純物領域が、前記半導体層表面に形成されることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項１１】
最も内側の前記第１不純物領域上に、絶縁膜を介して、前記活性領域に接続された配線層を備えることを特徴とする、
請求項１０に記載の半導体装置。
【請求項１２】
第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域と、
前記半導体層表層に、各々が前記活性領域を平面視上囲むように互いに離間して埋め込まれて形成された、第２導電型の複数の第１不純物領域と、
前記半導体層表層に埋め込まれ、複数の前記第１不純物領域の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域とを備えることを特徴とする、
半導体装置。
【請求項１３】
前記第１不純物領域が、前記第２不純物領域と同じ深さに埋め込まれて形成されることを特徴とする、
請求項１２に記載の半導体装置。
【請求項１４】
前記半導体素子がショットキーバリアダイオードであり、前記活性領域の端部がショットキー電極の端部に配置される第２導電型の注入層であることを特徴とする、
請求項１または２に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の一態様にかかる半導体装置は、第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域と、前記半導体層表層に、各々が前記活性領域を平面視上囲むように互いに離間して形成された、第２導電型の複数の第１不純物領域と、前記半導体層表層に埋め込まれ、複数の前記第１不純物領域の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域とを備えることを特徴とする。
また、本発明の別の態様にかかる半導体装置は、第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域と、前記半導体層表層に、各々が前記活性領域を平面視上囲むように互いに離間して埋め込まれて形成された、第２導電型の複数の第１不純物領域と、前記半導体層表層に埋め込まれ、複数の前記第１不純物領域の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域とを備えることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の一態様にかかる半導体装置によれば、第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域と、前記半導体層表層に、各々が前記活性領域を平面視上囲むように互いに離間して形成された、第２導電型の複数の第１不純物領域と、前記半導体層表層に埋め込まれ、複数の前記第１不純物領域の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域とを備えることにより、埋め込み注入層を位置精度高く形成することなく、高耐圧かつ高信頼性を有する半導体装置を提供することができる。
また、本発明の別の態様にかかる半導体装置によれば、第１導電型の半導体層表層に形成され、半導体素子を構成する第２導電型の活性領域と、前記半導体層表層に、各々が前記活性領域を平面視上囲むように互いに離間して埋め込まれて形成された、第２導電型の複数の第１不純物領域と、前記半導体層表層に埋め込まれ、複数の前記第１不純物領域の底部のうちの少なくとも２つを接続する、第２導電型の第２不純物領域とを備えることにより、埋め込み注入層を位置精度高く形成することなく、高耐圧かつ高信頼性を有する半導体装置を提供することができる。
【国際調査報告】
2013046908.tif 000019
2013046908.tif 000020
2013046908.tif 000021
2013046908.tif 000022