(57)【要約】  供給電圧を昇圧して昇圧回路出力（ＶＯＵＴ）を得る昇圧回路（５１）は、クロック信号（ＣＬＫ）を生成する発振回路（１）と、当該クロック信号（ＣＬＫ）を用いて供給電圧を昇圧することによりチャージポンプ出力（ＶＣＰ）を得るチャージポンプ回路（２）と、昇圧回路出力（ＶＯＵＴ）の電圧を検知して検知信号（ＥＮ）を出力する検知回路（３）と、チャージポンプ出力（ＶＣＰ）と昇圧回路出力（ＶＯＵＴ）との接続を遮断する出力回路（４）とを備える。発振回路（１）は、検知信号（ＥＮ）に応じて発振回路（１）の出力の活性・非活性を制御する。出力回路（４）は、検知信号（ＥＮ）に応じて出力回路（４）の遮断を制御する。
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【特許請求の範囲】
【請求項１】
供給電圧を昇圧して第１の端子に出力する昇圧回路であって、
クロック信号を生成する発振回路と、
前記クロック信号を用いて前記供給電圧を昇圧し、第２の端子に昇圧電圧を出力するチャージポンプ回路と、
前記第１の端子の電圧を検知して検知信号を出力する検知回路と、
前記第１の端子と前記第２の端子との接続を遮断する出力回路とを備え、
前記発振回路は、前記検知信号に応じて前記発振回路の出力の活性・非活性を制御し、前記出力回路は、前記検知信号に応じて前記出力回路の遮断を制御することを特徴とする昇圧回路。
【請求項２】
請求項１記載の昇圧回路において、
前記出力回路は、前記第１の端子と前記第２の端子とを接続又は遮断するスイッチ回路であることを特徴とする昇圧回路。
【請求項３】
請求項１記載の昇圧回路において、
前記発振回路は、前記検知信号に応じて前記発振回路の活性・非活性を制御することを特徴とする昇圧回路。
【請求項４】
請求項２記載の昇圧回路において、
前記チャージポンプ回路は、前記第２の端子に正の昇圧電圧を出力し、
前記スイッチ回路は、前記第１の端子の電圧に応じてゲート電圧が制御されるＰチャネル型ＭＯＳトランジスタを有することを特徴とする昇圧回路。
【請求項５】
請求項２記載の昇圧回路において、
前記チャージポンプ回路は、前記第２の端子に負の昇圧電圧を出力し、
前記スイッチ回路は、前記第１の端子の電圧に応じてゲート電圧が制御されるＮチャネル型ＭＯＳトランジスタを有することを特徴とする昇圧回路。
【請求項６】
請求項２記載の昇圧回路において、
前記発振回路、前記検知回路及び前記スイッチ回路は、前記チャージポンプ回路と同等以下の酸化膜厚を持つＭＯＳトランジスタ又はＭＯＳ容量で構成されることを特徴とする昇圧回路。
【請求項７】
請求項１〜６のいずれか１項に記載の昇圧回路を搭載した半導体メモリ。
【請求項８】
請求項１〜６のいずれか１項に記載の昇圧回路を搭載した不揮発性半導体メモリ。
【請求項９】
請求項１〜６のいずれか１項に記載の昇圧回路を搭載した抵抗変化型不揮発性半導体メモリ。
【請求項１０】
請求項１〜６のいずれか１項に記載の昇圧回路を搭載した磁気抵抗変化型不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ等に用いられる昇圧回路に関し、特に昇圧電圧のオーバーシュート及びリップルを低減する昇圧回路に関するものである。
【背景技術】
【０００２】
フラッシュメモリ等の半導体メモリは、データの書き込み、消去、及び読み出し動作のために、外部電源電圧よりも高い電圧を必要とする。そのような半導体メモリは昇圧回路を有し、昇圧回路は、クロック信号を生成する発振回路と、当該クロック信号を用いて供給電圧を昇圧するチャージポンプ回路と、昇圧電圧を検知して当該昇圧電圧をある電圧範囲に維持するように制御する検知回路とを備える。【０００３】
昇圧電圧の電圧範囲は、昇圧電圧が供給される回路の安定動作に影響を及ぼす。特に昇圧電圧の上限は、昇圧電圧が供給されるトランジスタの特性劣化に影響を及ぼす。したがって、昇圧電圧の電圧範囲を低減させることが必要とされる。【０００４】
ある従来技術によれば、検知回路で比較する電圧を２つ設け、昇圧電圧が低い側の第１の比較電圧に達するまでは、チャージポンプ回路は通常の昇圧能力にて昇圧動作を行い、昇圧電圧が第１の比較電圧を超えると、クロック信号の周波数を低くすることにより昇圧能力を低下させ、昇圧電圧と高い側の第２の比較電圧との比較結果に応じてチャージポンプ回路の活性・非活性を切り替えることで、昇圧電圧の電圧範囲を低減させる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１９０５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術では、検知回路における第２の比較電圧の近傍での比較結果の確定からチャージポンプ回路の活性・非活性の切り替えまでに生じる遅延により、余分なクロックパルスがチャージポンプ回路に入力される結果、必要以上に高く昇圧してしまうため、オーバーシュートが生じる。また、昇圧電圧が第１の比較電圧を超えると昇圧能力を低下させているため、急激な負荷の変化に昇圧回路が追従できずに、昇圧電圧が低下する恐れがある。【０００７】
更に、昇圧電圧の上限が高い場合、昇圧電圧が供給されるトランジスタに厚い酸化膜を持つ高耐圧用のトランジスタを使用する必要があり、回路面積及び製造コストを増加させてしまう。【０００８】
本発明の目的は、昇圧回路にて昇圧能力を低下させずに昇圧電圧の電圧範囲を低減することにある。
【課題を解決するための手段】
【０００９】
本発明の昇圧回路は、チャージポンプ出力と昇圧回路出力との間に出力回路を設け、昇圧回路出力に応じて出力回路の接続・遮断を切り替えることとしたものである。【００１０】
具体的に説明すると、本発明に係る昇圧回路は、供給電圧を昇圧して第１の端子に出力する昇圧回路であって、クロック信号を生成する発振回路と、前記クロック信号を用いて前記供給電圧を昇圧し、第２の端子に昇圧電圧を出力するチャージポンプ回路と、前記第１の端子の電圧を検知して検知信号を出力する検知回路と、前記第１の端子と前記第２の端子との接続を遮断する出力回路とを備え、前記発振回路は、前記検知信号に応じて前記発振回路の出力の活性・非活性を制御し、前記出力回路は、前記検知信号に応じて前記出力回路の遮断を制御することを特徴とするものである。【００１１】
この構成によれば、昇圧回路出力が所定の電圧に達すると、出力回路がチャージポンプ出力と昇圧回路出力との接続を遮断する。これにより、発振回路の非活性化に遅延があってチャージポンプ出力が暫時上昇を続けても、昇圧回路出力は即座に上昇を止める。したがって、昇圧電圧の電圧範囲が低減される。
【発明の効果】
【００１２】
本発明によれば、昇圧電圧の電圧範囲を低減し、昇圧電圧が供給される回路の安定した回路動作が実現できる。また、昇圧電圧の上限を下げることができることから、昇圧電圧が供給されるトランジスタの特性劣化を抑制できる。【００１３】
また、チャージポンプ出力と昇圧回路出力との接続の遮断後、チャージポンプ出力が暫時上昇をしているため、昇圧回路出力が所定の電圧より低下した時に出力回路を接続するとチャージポンプ出力の電荷により昇圧回路出力が上昇するため、昇圧電圧の下限を上げることができることから、昇圧電圧の電圧範囲が低減される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る昇圧回路の構成を示すブロック図である。
【図２】図１中の発振回路の一例を示す回路図である。
【図３】図１中のチャージポンプ回路の一例を示す回路図である。
【図４】図３のチャージポンプ回路における２相クロック信号の波形図である。
【図５】図１中の検知回路の一例を示す回路図である。
【図６】図１中のスイッチ回路の一例を示す回路図である。
【図７】図６のスイッチ回路の動作を説明するための信号波形図である。
【図８】図１の昇圧回路の動作を説明するための信号波形図である。
【図９】図１中のスイッチ回路の他の例を示す回路図である。
【図１０】図９のスイッチ回路の動作を説明するための信号波形図である。
【図１１】図１の昇圧回路の変形例を示すブロック図である。
【図１２】図１又は図１１の昇圧回路を搭載した半導体メモリのブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
【００１６】
図１は、本発明の実施形態に係る昇圧回路５１の構成を示す。図１の昇圧回路５１は、供給電圧を昇圧して昇圧回路出力ＶＯＵＴを得る回路であって、クロック信号ＣＬＫを生成する発振回路１と、当該クロック信号ＣＬＫを用いて供給電圧を昇圧することによりチャージポンプ出力ＶＣＰを得るチャージポンプ回路２と、昇圧回路出力ＶＯＵＴの電圧を検知して検知信号ＥＮを出力する検知回路３と、チャージポンプ出力ＶＣＰと昇圧回路出力ＶＯＵＴとの接続を遮断する出力回路４とを備えたものである。検知回路３は、昇圧回路出力ＶＯＵＴに応じて検知信号ＥＮを出力する。
【００１７】
図２は、図１中の発振回路１の一例を示す。図２の発振回路１は、制御可能のリングオシレータを構成するようにインバータ列１１とＡＮＤ回路１２とを接続したものであり、検知信号ＥＮがハイレベルの場合にはクロック信号ＣＬＫが活性化され、検知信号ＥＮがロウレベルの場合にはクロック信号ＣＬＫが非活性化されてロウレベルを出力する。発振回路１は、クロック信号ＣＬＫが非活性化すればよく、必ずしも発振が停止する必要は無い。
【００１８】
図３は、図１中のチャージポンプ回路２の一例を示す。図３のチャージポンプ回路２は、クロック信号ＣＬＫを用いて供給電圧ＶＤＤを昇圧することにより正の昇圧電圧であるチャージポンプ出力ＶＣＰ（＞ＶＤＤ）を得るＤｉｃｋｓｏｎ型チャージポンプ回路であって、反転クロック信号ＣＬＫＢを生成するための１個のインバータ２１と、ｎ個（ｎは整数）のＭＯＳ容量Ｃ１〜Ｃｎと、（ｎ＋１）個のＭＯＳトランジスタＴ０〜Ｔｎとで構成される。図４は、図３のチャージポンプ回路２における２相クロック信号ＣＬＫ，ＣＬＫＢの波形図である。
【００１９】
図５は、図１中の検知回路３の一例を示す。図５の検知回路３は、分圧回路３０と差動増幅回路３３とで構成される。分圧回路３０は、昇圧回路出力ＶＯＵＴと接地電圧ＧＮＤとの間に抵抗素子３１，３２を直列に接続したものであり、抵抗素子３１，３２の抵抗比で決まる分圧電圧ＶＤＩＶを出力する。差動増幅回路３３は、分圧電圧ＶＤＩＶと基準電圧ＶＲＥＦとを入力とし、分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦより高い場合にはロウレベルの検知信号ＥＮを、分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦより低い場合にはハイレベルの検知信号ＥＮをそれぞれ出力する。
【００２０】
図６は、図１中の出力回路４の一例としてのスイッチ回路を示す。図６の出力回路４は、Ｐチャネル型ＭＯＳトランジスタ４１と、論理反転機能を持つレベルシフト回路４２とで構成される。Ｐチャネル型ＭＯＳトランジスタ４１のソース端子はチャージポンプ出力ＶＣＰに、ドレイン端子は昇圧回路出力ＶＯＵＴ（＞ＶＤＤ）にそれぞれ接続される。レベルシフト回路４２は、検知信号ＥＮの入力を受け、昇圧回路出力ＶＯＵＴと接地電圧ＧＮＤとの間の出力振幅を持つ出力信号ＬＯＰを出力する。Ｐチャネル型ＭＯＳトランジスタ４１のゲート端子は、レベルシフト回路４２の出力信号ＬＯＰを受け取る。
【００２１】
図７は、図６の出力回路４の動作説明図である。検知信号ＥＮがロウレベル（＝ＧＮＤ）の場合、レベルシフト回路４２の出力信号ＬＯＰとして昇圧回路出力ＶＯＵＴ（＞ＶＤＤ）が出力される。また、検知信号ＥＮがハイレベル（＝ＶＤＤ）の場合、レベルシフト回路４２の出力信号ＬＯＰとして接地電圧ＧＮＤが出力される。
【００２２】
図８は、図１の昇圧回路５１の動作説明図である。昇圧回路出力ＶＯＵＴの電圧が、検知回路３によって設定された検知電圧より高くなると、検知信号ＥＮがロウレベルとなり、昇圧回路出力ＶＯＵＴとチャージポンプ出力ＶＣＰとの接続が出力回路４により遮断される結果、昇圧回路出力ＶＯＵＴはもはや上昇しない。一方、チャージポンプ出力ＶＣＰは、検知信号ＥＮがロウレベルとなってから発振回路１が非活性化されるまでの間にクロック信号ＣＬＫのいくつかのパルスが入力され、昇圧回路出力ＶＯＵＴより高い電圧に到達する。その後、昇圧回路出力ＶＯＵＴに接続される回路の負荷により、昇圧回路出力ＶＯＵＴの電圧が低下して検知電圧より低くなると、検知信号ＥＮがハイレベルとなり、昇圧回路出力ＶＯＵＴとチャージポンプ出力ＶＣＰとが接続される結果、チャージポンプ出力ＶＣＰの電荷により昇圧回路出力ＶＯＵＴの低下する速度が遅くなり、あるいは昇圧回路出力ＶＯＵＴが上昇する。
【００２３】
以上の動作の結果、検知信号ＥＮの遷移から発振回路１の非活性化までの間に生じる余分なクロック信号ＣＬＫのパルスが昇圧回路出力ＶＯＵＴには影響せず、昇圧回路出力ＶＯＵＴの電圧範囲を低減することが可能となる。また、前述の従来技術とは違って設定された検知電圧近傍で昇圧能力を低下させる必要がないため、図１の昇圧回路５１は急激な負荷の変化にも追従することができる。
【００２４】
図９は、図１中の出力回路４の他の例を示す。図９の出力回路４は、チャージポンプ回路２により負のチャージポンプ出力ＶＣＰ（＜０Ｖ）が得られる場合に適したものであって、Ｎチャネル型ＭＯＳトランジスタ４３と、論理反転機能を持たないレベルシフト回路４４とで構成される。Ｎチャネル型ＭＯＳトランジスタ４３のソース端子はチャージポンプ出力ＶＣＰに、ドレイン端子は昇圧回路出力ＶＯＵＴ（＜０Ｖ）にそれぞれ接続される。レベルシフト回路４４は、検知信号ＥＮの入力を受け、電源電圧ＶＤＤと昇圧回路出力ＶＯＵＴとの間の出力振幅を持つ出力信号ＬＯＮを出力する。Ｎチャネル型ＭＯＳトランジスタ４３のゲート端子は、レベルシフト回路４４の出力信号ＬＯＮを受け取る。
【００２５】
図１０は、図９の出力回路４の動作説明図である。検知信号ＥＮがロウレベル（＝ＧＮＤ）の場合、レベルシフト回路４４の出力信号ＬＯＮとして昇圧回路出力ＶＯＵＴ（＜０Ｖ）が出力される。また、検知信号ＥＮがハイレベル（＝ＶＤＤ）の場合、レベルシフト回路４４の出力信号ＬＯＮとして電源電圧ＶＤＤが出力される。
【００２６】
なお、発振回路１、検知回路３及び出力回路４は、チャージポンプ回路２と同等以下の酸化膜厚を持つＭＯＳトランジスタ又はＭＯＳ容量で構成することができる。
【００２７】
図１１は、本発明の実施形態に係る昇圧回路５１の別の構成を示す。図１１中の検知回路３は、昇圧回路出力ＶＯＵＴに応じて、検知信号ＥＮと、当該検知信号ＥＮを遅延させた第２の検知信号ＥＮ１とを出力する点で、図１中の検知回路３と異なる。他の構成は図１と同じでもよい。出力回路４は、検知信号ＥＮに応じて遮断に切り替わる。発振回路１は、検知信号ＥＮを遅延させた第２の検知信号ＥＮ１に応じて非活性に切り替わる。したがって、出力回路４の遮断への切り替え後もチャージポンプ出力ＶＣＰは、図１の構成に比べてより大きく昇圧する。
【００２８】
また、出力回路４の出力遮断後もチャージポンプ出力ＶＣＰが暫時上昇をしているため、昇圧回路出力ＶＯＵＴが所定の電圧より低下した時に出力回路４を接続すると、チャージポンプ出力ＶＣＰの電荷により昇圧回路出力ＶＯＵＴが図１の構成に比べてより大きく上昇する。したがって、昇圧電圧の下限を上げることができることから、昇圧電圧の電圧範囲が低減される。ただし、チャージポンプ出力ＶＣＰが図１の構成に比べてより大きく上昇するため、出力回路４の耐圧変更を要する場合もある。
【００２９】
なお、第２の検知信号ＥＮ１は、例えば検知回路３の出力と発振回路１の入力との間の任意の点で検知信号ＥＮを遅延させることによって得ることができる。
【００３０】
図１２は、図１又は図１１の昇圧回路５１を搭載した半導体メモリ５０のブロック図である。図１２の半導体メモリ５０は、昇圧回路５１と、レギュレータ回路５２と、ロウデコーダ５３と、カラムデコーダ５４と、センスアンプ・データラッチ回路５５と、メモリセルアレイ５６とで構成される。ロウデコーダ５３及びカラムデコーダ５４は、メモリセルアレイ５６に対して書き込み又は読み出しを行うメモリセルを選択するためのデコーダである。センスアンプ・データラッチ回路５５は、書き込み又は読み出しを行うデータの比較・判定を行うための回路である。昇圧回路５１は、ロウデコーダ５３及びカラムデコーダ５４に書き込み電圧又は読み出し電圧として昇圧回路出力ＶＯＵＴを供給する。レギュレータ回路５２は、昇圧回路出力ＶＯＵＴから安定化電圧ＶＲを生成し、当該安定化電圧ＶＲをロウデコーダ５３及びカラムデコーダ５４に供給する。
【００３１】
図１２の半導体メモリ５０は、フラッシュメモリ、抵抗変化型又は磁気抵抗変化型の不揮発性半導体メモリ等である。
【産業上の利用可能性】
【００３２】
本発明に係る昇圧回路は、昇圧電圧の電圧範囲を低減し、昇圧電圧が供給される回路の安定した回路動作が実現できる。また、昇圧電圧の上限を下げることができることから、昇圧電圧が供給されるトランジスタの特性劣化を抑制できる。したがって、半導体メモリの高精度な書き換え電圧制御、ＭＯＳトランジスタの高信頼性が実現できるという効果を有し、抵抗変化型不揮発性半導体メモリ等に対して有用である。
【符号の説明】
【００３３】
１  発振回路
２  チャージポンプ回路
３  検知回路
４  スイッチ回路
１１  インバータ列
１２  ＡＮＤ回路
２１  インバータ
３０  分圧回路
３１，３２  抵抗素子
３３  差動増幅回路
４１  Ｐチャネル型ＭＯＳトランジスタ
４２  レベルシフト回路
４３  Ｎチャネル型ＭＯＳトランジスタ
４４  レベルシフト回路
５０  半導体メモリ
５１  昇圧回路
５２  レギュレータ回路
５３  ロウデコーダ
５４  カラムデコーダ
５５  センスアンプ・データラッチ回路
５６  メモリセルアレイ
Ｃ１〜Ｃｎ  ＭＯＳ容量
Ｔ０〜Ｔｎ  Ｎチャネル型ＭＯＳトランジスタ
【図１】
2013128806.tif 000003
【図２】
2013128806.tif 000004
【図３】
2013128806.tif 000005
【図４】
2013128806.tif 000006
【図５】
2013128806.tif 000007
【図６】
2013128806.tif 000008
【図７】
2013128806.tif 000009
【図８】
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【図９】
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【図１０】
2013128806.tif 000012
【図１１】
2013128806.tif 000013
【図１２】
2013128806.tif 000014
【手続補正書】
【提出日】平成26年4月17日(2014.4.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
供給電圧を昇圧して第１の端子に出力する昇圧回路であって、
クロック信号を生成する発振回路と、
前記クロック信号を用いて前記供給電圧を昇圧し、第２の端子に昇圧電圧を出力するチャージポンプ回路と、
前記第１の端子の電圧を検知して検知信号を出力する検知回路と、
前記第１の端子と前記第２の端子とを接続又は遮断するスイッチ回路とを備え、
前記発振回路は、前記検知信号に応じて前記発振回路の出力の活性・非活性を制御し、
前記チャージポンプ回路は、前記第２の端子に正の昇圧電圧を出力し、
前記スイッチ回路は、前記検知信号に応じて前記第１の端子と前記第２の端子との接続を遮断するように、前記第１の端子の電圧に応じてゲート電圧が制御されるＰチャネル型ＭＯＳトランジスタを有することを特徴とする昇圧回路。
【請求項２】
供給電圧を昇圧して第１の端子に出力する昇圧回路であって、
クロック信号を生成する発振回路と、
前記クロック信号を用いて前記供給電圧を昇圧し、第２の端子に昇圧電圧を出力するチャージポンプ回路と、
前記第１の端子の電圧を検知して検知信号を出力する検知回路と、
前記第１の端子と前記第２の端子とを接続又は遮断するスイッチ回路とを備え、
前記発振回路は、前記検知信号に応じて前記発振回路の出力の活性・非活性を制御し、
前記チャージポンプ回路は、前記第２の端子に負の昇圧電圧を出力し、
前記スイッチ回路は、前記検知信号に応じて前記第１の端子と前記第２の端子との接続を遮断するように、前記第１の端子の電圧に応じてゲート電圧が制御されるＮチャネル型ＭＯＳトランジスタを有することを特徴とする昇圧回路。
【請求項３】
請求項１又は２に記載の昇圧回路において、
前記発振回路、前記検知回路及び前記スイッチ回路は、前記チャージポンプ回路と同等以下の酸化膜厚を持つＭＯＳトランジスタ又はＭＯＳ容量で構成されることを特徴とする昇圧回路。
【請求項４】
請求項１〜３のいずれか１項に記載の昇圧回路を搭載した半導体メモリ。
【請求項５】
請求項１〜３のいずれか１項に記載の昇圧回路を搭載した不揮発性半導体メモリ。
【請求項６】
請求項１〜３のいずれか１項に記載の昇圧回路を搭載した抵抗変化型不揮発性半導体メモリ。
【請求項７】
請求項１〜３のいずれか１項に記載の昇圧回路を搭載した磁気抵抗変化型不揮発性半導体メモリ。
【国際調査報告】
2013128806.tif 000015
2013128806.tif 000016
2013128806.tif 000017
2013128806.tif 000018