(57)【要約】  ｐ-シリコン基板（１００）の表面層には、ｎウエル領域（２０１）と、ｎウエル領域（２０１）を囲むｎ-領域（１０１）とが設けられる。ｎ-領域（１０１）は、高耐圧ＭＯＳＦＥＴ（７１，７２）が配置された耐圧領域を備えている。ｎウエル領域（２０１）は、論理回路が配置された論理回路領域（１９）を備えている。高耐圧ＭＯＳＦＥＴ（７１，７２）のドレイン領域（１０３）と論理回路領域（１９）との間に、ｐ-開口部（１３１）が設けられる。第２ピックアップ領域（１２２）とドレイン領域（１０３）の間に、負荷抵抗（１０４ａ、１０４ｂ）として用いるｎバッファ領域（１０４）が設けられる。ｐ-開口部（１３１）は、ｎバッファ領域（１０４）と論理回路領域１９との間に設けられる。これにより、チップの小面積化を実現し、スイッチング応答速度が速いレベルシフト回路を有する高耐圧半導体装置を提供することができる。
2013039135.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に設けられた第２導電型の半導体領域と、
前記半導体領域の表面層に設けられた論理回路と、
前記半導体領域の外周側に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記半導体領域の外周端から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する絶縁ゲート型電界効果トランジスタと、
前記半導体領域の外周端から前記所定距離離して前記半導体領域の表面層に、前記ドレイン領域と離して設けられた第２導電型ピックアップ領域と、
前記ドレイン領域から、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分を介して前記第２導電型ピックアップ領域の前記ドレイン領域側の一部にわたる部分までの領域と、前記論理回路と、の間に、前記ドレイン領域、前記第２導電型ピックアップ領域および前記論理回路から離れて設けられ、前記半導体領域の表面から前記半導体基板に達する第１導電型の開口部と、
を備え、
前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分からなる負荷抵抗と、
を備えることを特徴とする高耐圧半導体装置。
【請求項２】
前記負荷抵抗は、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分に、前記ドレイン領域および前記第２導電型ピックアップ領域に接するように設けられた、前記半導体領域より不純物濃度が高い第２導電型のバッファ領域であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項３】
前記半導体領域の外周側の表面層に環状に設けられた第１導電型のベース領域と、
前記ベース領域の内部に設けられた第１導電型ピックアップ領域と、をさらに備え、
前記ソース領域は、前記ベース領域の内部に設けられていることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項４】
前記開口部は、前記半導体領域の、前記半導体基板側に対して反対側の表面に、前記半導体基板が露出された領域であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項５】
前記開口部は、前記半導体基板の表面層に選択的に形成された、前記半導体基板より不純物濃度の高い第１導電型拡散領域であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項６】
前記開口部は、前記半導体基板の表面から前記半導体基板の深さ方向に形成されたトレンチと、前記トレンチ内に埋め込まれた絶縁体と、を有することを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項７】
前記開口部と前記半導体領域とのｐｎ接合、および、前記半導体領域と前記半導体基板とのｐｎ接合でアバランシェブレークダウンする前に、前記ｐｎ接合から前記開口部内に広がる空乏層同士が互いに接する構成であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項８】
前記半導体領域は、前記半導体基板上に形成された第２導電型のエピタキシャル成長層であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項９】
前記半導体領域は、前記論理回路が設けられる第１領域と、該第１領域を囲む第２領域からなり、
前記第１領域が第１拡散領域からなり、前記第２領域が前記第１拡散領域よりも不純物濃度が低い第２拡散領域からなることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項１０】
前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられていることを特徴とする請求項１〜９のいずれか一つに記載の高耐圧半導体装置。
【請求項１１】
前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられており、
前記オフセット領域は、前記ベース領域または前記開口部、もしくはその両方に接していることを特徴とする請求項３に記載の高耐圧半導体装置。
【請求項１２】
高電位側端子が高電圧電源に接続され、低電位側端子が前記高電圧電源の高電位からグランド電位の間の電位を取りうるＯＵＴ端子に接続されたスイッチング素子を駆動する高耐圧半導体装置であって、
第１導電型の半導体基板上に設けられる第２導電型の半導体領域と、前記ＯＵＴ端子を基準とする低電位電源を電源とする前記半導体領域の表面層に設けられた論理回路と、
前記半導体領域の外周側に環状に設けられた第１導電型のベース領域、前記ベース領域の内部に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記ベース領域から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する絶縁ゲート型電界効果トランジスタと、
前記ベース領域から所定距離離して前記半導体領域の表面層に前記ドレイン領域と離して設けられ、前記ＯＵＴ端子を基準とする低電位電源の高電位側に接続される第２導電型ピックアップ領域と、
前記ベース領域の内部に設けられ、グランドを基準とする低電位電源のグランドに接続される第１導電型ピックアップ領域と、
前記ソース領域の、前記絶縁ゲート型電界効果トランジスタのチャネル幅方向に近接した領域に、前記第１導電型ピックアップ領域を形成せず、寄生抵抗成分Ｒｐを設けた領域と、
を備えたことを特徴とする高耐圧半導体装置。
【請求項１３】
前記ドレイン領域と前記ソース領域との間に存在する接合容量Ｃ１、
前記絶縁ゲート型電界効果トランジスタのチャネル幅方向に、前記接合容量Ｃ１に並列に存在する接合容量成分Ｃｎ（Ｆ）、
前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれた部分に隣接する部分の寄生抵抗成分Ｒｎ（Ω）、
前記寄生抵抗成分Ｒｐ（Ω）、
前記絶縁ゲート型電界効果トランジスタのオンする際のライズタイムの逆数、前記絶縁ゲート型電界効果トランジスタのオフする際のフォールタイムの逆数、または、前記ＯＵＴ端子に入力されるｄＶ／ｄｔサージが発生している期間の逆数をｆｃ（Ｈｚ）、
とした場合、
Ｒｐ≧｛１／（２π×Ｃｎ×ｆｃ）｝−Ｒｎを満たすことを特徴とする請求項１２に記載の高耐圧半導体装置。
【請求項１４】
前記接合容量Ｃ１は、前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれたドリフト領域から、前記第１導電型ピックアップ領域までの間に存在し、
前記接合容量成分Ｃｎは、前記半導体領域の、前記ドリフト領域に隣接した部分を介して前記接合容量Ｃ１に並列に存在し、
前記寄生抵抗成分Ｒｎは、前記半導体領域の、前記ドリフト領域以外の部分であって、前記ドレイン領域から、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域と前記半導体領域とのｐｎ接合までの間に形成され、
前記寄生抵抗成分Ｒｐは、前記半導体領域の、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域から前記第１導電型ピックアップ領域までの間に形成されることを特徴とする請求項１３に記載の高耐圧半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、レベルシフト回路を有する高耐圧半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）などのパワーデバイスは、モータ制御用のインバータのほか、ＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で利用されている。【０００３】
従来、このパワーデバイスの駆動および制御には、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路によって行っていた。しかし、近年、ＬＳＩ（大規模集積回路）技術の進歩により、ＡＣ４００Ｖ系の産業用電源などに用いられる１２００Ｖクラスまでの高耐圧ＩＣが実用化されている。【０００４】
この結果、高耐圧ＩＣとして、パワーデバイスのハイサイドゲートドライバとローサイドゲートドライバとを内蔵したゲートドライバＩＣや、さらには制御回路やパワーデバイスを同一半導体基板上に集積したワンチップインバータＩＣなどが系列化されている。【０００５】
この高耐圧ＩＣは、実装ボードの部品点数削減によるインバータシステム全体としての小型化や高効率化に貢献している。図１３は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣの回路図である。この回路図は、下記特許文献１の図８にダイオード４１，４２を追加した図である。【０００６】
図１３において、符号１７，１８は、ＰＷＭインバータの例えば一相分を構成するＩＧＢＴ（出力パワーデバイス）である。これらのＩＧＢＴ１７，１８は、例えばＤＣ４００Ｖの高圧の主直流電源（正極側）Ｖｄｃと、この電源の負極側である共通電位ＣＯＭとの間に直列に接続される。ＯＵＴ端子は、ブリッジ回路の上側アームのＩＧＢＴ１７のエミッタ、同じく下側アームのＩＧＢＴ１８のコレクタとの接続点である。また、ＩＧＢＴ１７とＩＧＢＴ１８とが相補にオン・オフすることによって生成される交流電力の交流出力端子である。【０００７】
符号Ｅ２は負極が共通電位ＣＯＭに接続された、例えば１５Ｖの低圧の補助直流電源（ドライバ電源ともいう）である。また、符号２０は補助直流電源Ｅ２（Ｖｃｃ２の電源電圧）のもとで動作するドライバ回路であり、下側アームのＩＧＢＴ１８をオン・オフ駆動させる。【０００８】
その他の回路部分にはブリッジ回路の上側アームのＩＧＢＴ１７を駆動するためのレベルシフト回路およびドライバ回路１６などがある。また、ドライバ回路１６，２０それぞれにオン・オフ信号を入力するための制御回路６１などがある。【０００９】
高耐圧ＭＯＳＦＥＴ１はセットパルスのオン信号２５により導通する。このオン信号２５は主直流電源の負極側（共通電位ＣＯＭ）を基準とした低電圧電源から電流が供給される制御回路６１（低電位側低耐圧回路）により作られる。この高耐圧ＭＯＳＦＥＴ１は高耐圧ＮチャネルＭＯＳＦＥＴであり、負荷抵抗３の電圧降下を信号としてＩＧＢＴ１７をオンさせる。高耐圧ＭＯＳＦＥＴ２は同じく制御回路６１で作られたリセットパルスのオフ信号２６を入力して導通する。高耐圧ＭＯＳＦＥＴ２は高耐圧ＮチャネルＭＯＳＦＥＴであり、負荷抵抗４の電圧降下を信号としてＩＧＢＴ１７をオフさせる。【００１０】
ここで、高耐圧ＭＯＳＦＥＴ１，２および負荷抵抗３，４は、通常、回路定数を合わせるためにそれぞれ互いに等しく構成されている。なお、負荷抵抗３，４にそれぞれ並列接続された定電圧ダイオード５，６は、負荷抵抗３，４の過大な電圧降下を制限し、以下で述べるＮＯＴ回路８，９等を保護する役割を持つ。レベルシフト回路のうち、２つの高耐圧ＭＯＳＦＥＴ１，２は共通電位ＣＯＭを基準とした信号を入力する回路部分となる。【００１１】
一方、破線で囲まれた回路部分は出力用のＩＧＢＴ１７，１８のオン・オフにより共通電位ＣＯＭと、高電圧の主直流電源の電位Ｖｄｃとに交互に追従する交流出力端子ＯＵＴの電位を基準として動作する。なお、破線で囲まれた回路内の符号Ｅ１は、例えば１５Ｖの補助直流電源（ドライバ電源ともいう）であり、ブートストラップ回路におけるブートストラップコンデンサが用いられることが多い。補助直流電源Ｅ１は、正極が正極ラインＶｃｃ１に接続され、負極が交流出力端子ＯＵＴに接続される。【００１２】
そして、ＮＯＴ回路８，９およびその後段の回路（ローパスフィルタ回路（ＬＰＦとも略記する）３０，３１、ＲＳフリップフロップ（ＲＳラッチ、ＲＳ−ＦＦとも記す）１５、ドライバ１６等からなる）は補助直流電源Ｅ１を電源として動作する。【００１３】
しかし、負荷抵抗３，４の上端が補助直流電源Ｅ１の正極ラインＶｃｃ１に接続されている高耐圧ＭＯＳＦＥＴ１，２の負荷抵抗回路の電源電圧は、交流出力端子ＯＵＴの電位が共通電位ＣＯＭと主直流電源（正極側）Ｖｄｃとの間で変化する。したがって、この電源電圧はＥ１＋ＶｄｃとＥ１との間で変化することになる。【００１４】
但し、実際は、ＩＧＢＴ１７，１８にそれぞれ並列に、図示しない還流ダイオードがカソードをコレクタ側として接続されている。また、ＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）などに付随した浮遊インダクタンスの誘導起電力と、回路インダクタンスとＩＧＢＴに流れるｄｉ／ｄｔの積により発生する負電圧ノイズと、により、交流出力端子ＯＵＴの電位が共通電位ＣＯＭの電位に対し数十Ｖ程度の負の値となる場合がある。【００１５】
次に、このレベルシフト回路の動作を述べる。高耐圧ＭＯＳＦＥＴ１のゲートに印加されたオン信号２５により高耐圧ＭＯＳＦＥＴ１に電流が流れ、負荷抵抗３に電圧降下が発生する。負荷抵抗３の端部の電位がＮＯＴ回路８のしきい値以下になると、ＮＯＴ回路８の出力はＨｉとなる。このＨｉのレベルはＬＰＦ３０を介して、ＲＳラッチ１５のセット端子Ｓに加わる。そうすると、ＲＳラッチ１５の出力ＱはＨｉとなり、ＩＧＢＴ１７はドライバ１６を介してオンされる。同時に（厳密にはアーム間短絡防止のため、オン時点の僅か前の時点に）ＩＧＢＴ１８は制御回路６１からの信号によりドライバ２０を含む外部の回路を介してオフされる。【００１６】
次に、高耐圧ＭＯＳＦＥＴ２のゲートにオフ信号２６が印加されて高耐圧ＭＯＳＦＥＴ２に電流が流れ、負荷抵抗４に電圧降下が発生する。負荷抵抗４の端部の電位がＮＯＴ回路９のしきい値以下になると、ＮＯＴ回路９の出力はＨｉとなる。このＨｉのレベルはＬＰＦ３１を介して、ＲＳラッチ１５のリセット端子Ｒ２１に加わる。そうすると、ＲＳラッチ１５の出力ＱはＬｏとなり、ＩＧＢＴ１７はドライバ１６を介してオフされる。同時に（厳密にはアーム間短絡防止のため、このオフ時点の僅か後の時点に）ＩＧＢＴ１８は制御回路６１からの信号によりドライバ２０を介してオンされる。【００１７】
ところで、ＩＧＢＴ１８のオフ、あるいはＩＧＢＴ１７のオンの際には、このスイッチングを起因として、交流出力端子ＯＵＴに生ずる急峻な電位上昇ｄＶ／ｄｔにより、高耐圧ＭＯＳＦＥＴ１，２のソース・ドレイン間容量が充電される。このときの充電電流により、負荷抵抗３，４の端部のノード（高耐圧ＭＯＳＦＥＴ１，２のドレインのノード）に本来入力されるべきオン信号やオフ信号と異なる電圧降下が発生する。そうすると、ＲＳラッチ１５を誤動作させ、ＩＧＢＴ１７を誤ってオンする。その結果、ブリッジ回路のアーム間短絡を引き起こしたり、あるいはＩＧＢＴ１７を不必要にオフしたりする虞がある。【００１８】
同様な負荷抵抗３，４の異常電圧降下は、ＩＧＢＴ１７，１８のスイッチング以外に外来ノイズによっても発生する可能性がある。ＬＰＦ３０，３１は、このようなＲＳラッチ１５の誤動作を防止するために挿入されている。このＬＰＦ３０，３１はスイッチングや外来ノイズに基づくパルス幅の小さい（高い周波数の）入力信号を異常信号として取り除く役割を持っている。【００１９】
なお、図１３の回路のように、パルス信号であるオン信号２５およびオフ信号２６を用いてＩＧＢＴ１７をオン・オフ駆動する理由は以下の通りである。ＰＷＭインバータ等の交流出力信号を高速スイッチングするためには、出力用スイッチング素子（高耐圧ＭＯＳＦＥＴ１，２）をオン・オフするキャリア周波数を高めること、すなわち、レベルシフト回路を高速で動かすことが望ましい。また、出力用スイッチング素子をオン・オフするキャリア周波数を高くすることは、フィルタ回路を構成する図示しないコイルを小さくするという効果を奏する。その結果、ＰＣＢ面積を縮小することができ、インバータシステムの小型化が実現できるというメリットがある。【００２０】
そこで、レベルシフト回路を高速で動かすには、高耐圧ＭＯＳＦＥＴ１，２の接合容量の充電時間を早くすることとレベルシフト抵抗成分を小さくする必要がある。そのためには、レベルシフト回路用の高耐圧ＭＯＳＦＥＴ１，２に比較的大きな電流を流すことが求められる。しかし、特にスイッチングにより電位変動するＯＵＴ端子のノードが高い電位にある場合、この電流による電力損失が増大する。【００２１】
例えば、主直流電源（正極側）Ｖｄｃの電圧が４００Ｖ、レベルシフト用の負荷抵抗の抵抗値を１ＫΩ、高耐圧ＭＯＳＦＥＴ１，２の最低オン電流（ドレイン飽和電流）を５０ｍＡとした場合について説明する。高耐圧ＭＯＳＦＥＴ１，２のゲートをオンする信号をパルスジェネレータ回路で駆動し、リセット側の高耐圧ＭＯＳＦＥＴ２のオン期間のデューティサイクルが平均１０％である場合、高耐圧ＭＯＳＦＥＴ２の平均損失は約２．０Ｗ程度の値になる。ＩＣの動作周波数にもよるが、一般にＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）に実装する場合、この２．０Ｗという値は、特に高温側の許容損失の規格の面で厳しくなる。【００２２】
下記特許文献２には、パワーデバイスのハイサイドゲートドライバとレベルシフト回路を内蔵した高耐圧ＩＣについて開示されている。図１４は、従来例の高耐圧ＭＯＳＦＥＴおよびハイサイド駆動回路の要部を示す平面図である。図１５は、図１４の切断線Ｇ−Ｇ’における断面構造を示す断面図である。図１４、図１５は、下記特許文献２の図１、図２において高耐圧ＭＯＳＦＥＴを１つのみ示した図である。【００２３】
下記特許文献２では、図１４、図１５に示すように、レベルシフト用の高耐圧ＭＯＳＦＥＴを形成するｎウエル領域２０１ａ（紙面左側）と、分離島領域（浮遊電位領域）となるｎウエル領域２０１ｂ（紙面右側）との間に局所的に半導体基板（ｐ-基板２００）が露出された開口部２２１を設けている。開口部２２１を設けることで、高耐圧ＭＯＳＦＥＴのｎドレイン領域２０５と分離島領域（右側のｎウエル領域２０１ｂ）との寄生抵抗Ｒ１を増大させる。この寄生抵抗Ｒ１をｎドレイン領域２０５と分離島領域（右側のｎウエル領域２０１ｂ）に接続した負荷抵抗素子（例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）抵抗ＲＬ１など）よりも大きい抵抗値に設定し、上記負荷抵抗素子をレベルシフト用抵抗として使用することで安定したレベルシフト回路を実現している。【００２４】
なお、図１４において高耐圧ＭＯＳＦＥＴは一つしか記載していない。この１入力方式では、高耐圧ＭＯＳＦＥＴが長い期間オン状態となり、高耐圧ＭＯＳＦＥＴのオン期間中にオン電流が流れ続けて、消費電力が大きくなる。【００２５】
これを回避するために二つの高耐圧ＭＯＳＦＥＴを設ける２入力方式が提案されている。２入力方式は、オン信号・オフ信号をパルス的に伝えることで高耐圧ＭＯＳＦＥＴのオン期間を短縮して、レベルシフタの消費電力を大幅に低減することができるため、通常この方式が用いられることが多い。ここでは単純化して１入力方式に対応するＨＶＩＣについて記載しているが、下記特許文献２には、２入力方式においても１入力方式と同様の方法で１入力方式と同様の効果が得られることが開示されている。【００２６】
なお、図１４、図１５において、符号２００はｐ-基板、符号２０１ａ，２０１ｂはｎウエル領域、符号２０２はｐ-オフセット領域、符号２０３はｎ領域、符号２０４はｐウエル領域、符号２０５はｎドレイン領域、符号２０６，２１５，２１６はｐ+領域である。図１４に示す符号２１０はｎ+ソース領域であり、図１５に符号２１１，２１２で示す第１，２ｎ+ソース領域である。符号２１３，２１４はｎ+領域、符号２２１は開口部、符号２３１はゲート電極、符号２４１はＣＯＭ電極、符号２４２はドレイン電極、符号２４３は高電位電極、符号２４４は低電位電極、符号２５１は高抵抗領域である。【００２７】
また、下記特許文献３にもパワーデバイスのハイサイドゲートドライバとレベルシフト回路とを内蔵した高耐圧ＩＣについて開示されている。下記特許文献３では、レベルシフト用の高耐圧ＭＯＳＦＥＴと分離島領域（浮遊電位領域）とを、半導体基板上に絶縁膜を介して形成される高電圧のインターコネクト配線により接続する。そのために、高耐圧ＭＯＳＦＥＴと分離島領域との間に露出させた半導体基板を高電位領域からグランド電位領域まで延びた細いスリット領域として設けて、このスリット領域によって高耐圧ＭＯＳＦＥＴと分離島領域と完全に接合分離している。【００２８】
高耐圧ＭＯＳＦＥＴと分離島領域とを接続するインターコネクト配線に高電位が印加された際に、高耐圧ＭＯＳＦＥＴから広がる空乏層と分離島領域から広がる空乏層とがつながる。そうすることで、インターコネクト配線下の基板表面が露出された領域の電位を上昇させ、中間電位とすることによって絶縁膜の絶縁破壊を防止している。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特許第３６３５９７５号公報
【特許文献２】特許第３９４１２０６号公報
【特許文献３】特許第３９１７２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
上述したように、図１３において、ＩＧＢＴ１８をオフし、ＩＧＢＴ１７をオンする際には、このスイッチングを起因として、交流出力端子ＯＵＴでは急峻な電位上昇、所謂ｄＶ／ｄｔサージが生じ、交流出力端子ＯＵＴの電位は大きく変動する。また、交流出力端子ＯＵＴの電位変動により、補助直流電源Ｅ１の正極ラインの電位（Ｖｃｃ１）や高耐圧ＭＯＳＦＥＴ１，２のドレイン電位も同様に変動する。【００３１】
以下に、上述した交流出力端子ＯＵＴの電圧および補助直流電源Ｅ１の電圧の変動により生じる誤動作について説明する。まず、図１３において、高耐圧ＭＯＳＦＥＴ１，２は、ドレイン電位が上昇したときに構成される寄生容量のうち、大きな割合を占める出力容量として、ソース・ドレイン間容量Ｃｄｓとドレイン基板間容量Ｃｄｓｕｂからなる寄生の出力容量５１，５２を有している。交流出力端子ＯＵＴにｄＶ／ｄｔサージが生じると、寄生の出力容量５１，５２を介して、補助直流電源Ｅ１の正極側からｄＶ／ｄｔに応じた過渡電流（変位電流）が流れ、高耐圧ＭＯＳＦＥＴ１，２が見かけ上がオンしたのと同じ状態となる。【００３２】
その場合、オン信号側の高耐圧ＭＯＳＦＥＴ１とオフ信号側の高耐圧ＭＯＳＦＥＴ２のドレインと接続されるノードに流れる変位電流によって誤信号が生じる。例えば、仮にＩＣの製造プロセスばらつきでオフ信号側の高耐圧ＭＯＳＦＥＴ２の寄生の出力容量５２が高耐圧ＭＯＳＦＥＴ１の出力容量５１に対して１０％程度大きめにばらついた場合を考える。【００３３】
この場合、寄生の出力容量５２×ｄＶ／ｄｔによる変位電流と負荷抵抗４との積による電圧降下が発生する。負荷抵抗４の端部の電位がＮＯＴ回路９のしきい値以下になると、高耐圧ＭＯＳＦＥＴ２のドレインに接続されるノードはＨｉレベル信号を出力する。このＨｉレベル信号はＬＰＦ３１を介して、ＲＳラッチ１５のリセット端子Ｒ２１が優先され、ＲＳラッチ１５の出力ＱはＬｏとなる。【００３４】
この結果、ＩＧＢＴ１７はドライバ１６を介してオフされ、誤動作してしまうこととなる。この誤動作について詳しく説明する。まず、ｄＶ／ｄｔサージによる交流出力端子ＯＵＴの電圧および補助直流電源Ｅ１の電圧の変動により、オン信号側にＩ１の変位電流が過渡的に流れ、オフ信号側にはＩ２の変位電流が過渡的に流れる。【００３５】
図１３では、サージ電流を共通電位ＣＯＭに流すために、ダイオード４１，４２が、それぞれ、オン信号の高耐圧ＭＯＳＦＥＴ１のドレインと交流出力端子ＯＵＴとの間、および、オフ信号の高耐圧ＭＯＳＦＥＴ２のドレインと交流出力端子ＯＵＴとの間に接続されている。【００３６】
ここで、ｄＶ／ｄｔサージによる変動時にダイオード４１，４２を経由して流れる電流成分は、図１３のｉ１，ｉ２に相当する。これらの負荷抵抗３，４を経由して流れる電流成分は、図１３のｉ１’，ｉ２’に相当する。【００３７】
このとき高耐圧ＭＯＳＦＥＴ１，２に流れる変位電流は、それぞれ、Ｉ１＝ｉ１＋ｉ１’、Ｉ２＝ｉ２＋ｉ２’で表される。ｄＶ／ｄｔサージによって、交流出力端子ＯＵＴの電位上昇だけでなく、交流出力端子ＯＵＴの電位上昇に伴って補助直流電源Ｅ１の正極ラインＶｃｃ１の電位も上昇する。【００３８】
このため、ｄＶ／ｄｔサージによる電位の変動直後は、微小な変位電流ｉ１’，ｉ２’がそれぞれの負荷抵抗３，４と高耐圧ＭＯＳＦＥＴ１，２とを介して共通電位ＣＯＭに流れる。微小な変位電流ｉ１’と負荷抵抗３での電圧降下および微小な変位電流ｉ２’と負荷抵抗４での電圧降下が、補助直流電源Ｅ１の正極ラインＶｃｃ１と交流出力端子ＯＵＴとの間の電位差（ここでは１５Ｖとする）以上になる。負荷抵抗３，４両端での電圧降下が交流出力端子ＯＵＴの電位よりも０．６Ｖ以上低くなった場合、上記ダイオード４１，４２が順方向に流れ始める。すなわち、数十ＫＶ／μｓ程度の急峻なｄＶ／ｄｔサージでは、負荷抵抗３，４両端での電圧降下が交流出力端子ＯＵＴの電位よりも０．６Ｖ以上低くなるため、変位電流のほとんどはこのダイオード４１，４２を伝って高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５１，５２を充電する。しかし、数ＫＶ／μｓ程度のｄＶ／ｄｔサージの発生時は、微小な変位電流ｉ１’，ｉ２’が支配的となる。但し、このとき、負荷抵抗３，４と並列に接続してある電圧クランプ用の定電圧ダイオード５，６は動作電圧以下とする。【００３９】
数十ＫＶ／μｓ程度の急峻なｄＶ／ｄｔサージでの変位電流がダイオード４１，４２を伝って高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５１，５２を充電するときには、負荷抵抗３，４両端での電圧降下は１５．６Ｖ以上になっている。【００４０】
そのため、ＮＯＴ回路８，９の出力はともにＨｉ信号となり、ＲＳフリップフロップ１５はセット信号とリセット信号とを区別できない。このため、信号として受け付けず誤動作とはならない。【００４１】
しかし、数ＫＶ／μｓのｄＶ／ｄｔサージでは、微小な変位電流ｉ１’，ｉ２’と負荷抵抗３，４による電圧降下とが、ちょうどＮＯＴ回路８，９のＶｔｈ（しきい値）電圧付近になり、誤信号として伝達してしまう場合がある。【００４２】
ここで述べたＮＯＴ回路８，９のＶｔｈ（しきい値）電圧は、図示しないＮＭＯＳおよびＰＭＯＳから構成されるＣＭＯＳインバータ回路のＮＭＯＳおよびＰＭＯＳそれぞれの電流駆動能力に起因する。【００４３】
ＮＭＯＳとＰＭＯＳとの電流駆動能力を等しいと仮定すると、ＮＯＴ回路８，９のＶｔｈ電圧は補助直流電源Ｅ１の正極ラインＶｃｃ１と交流出力端子ＯＵＴとの間の電位差÷２＝７．５（Ｖ）となる。ここで、前述したようにオン信号側およびオフ信号側の寄生の出力容量５１，５２成分が製造ばらつきにより異なるときの、変位電流ｉ１’，ｉ２’をトリガとした誤信号について説明する。【００４４】
数ＫＶ／μｓのｄＶ／ｄｔサージが交流出力端子ＯＵＴに入ったとき、補助直流電源Ｅ１の正極ラインＶｃｃ１と交流出力端子ＯＵＴとの間での微小な変位電流ｉ１’、ｉ２’はどちらか一方が、１．５ｍＡ（ＮＯＴ回路８、９のしきい値電圧７．５Ｖ÷負荷抵抗５．０ＫΩ）を超える。【００４５】
そうすると、ＮＯＴ回路８，９のどちらか一方がＨｉ信号として入力されてしまうので、ＲＳラッチ１５の出力Ｑに誤信号が伝達する。このときの誤信号のオン信号側およびオフ信号側の電圧降下の見積もりとしては、例えば、高耐圧ＭＯＳＦＥＴ１の出力容量５１（Ｃｄｓ＋Ｃｄｓｕｂ）の合成容量Ｃｎ１を２ｐＦ、高耐圧ＭＯＳＦＥＴ２の出力容量５２（Ｃｄｓ＋Ｃｄｓｕｂ）の合成容量Ｃｎ２を２．２ｐＦ（製造ばらつきにより１０％増加と仮定）、負荷抵抗３，４をそれぞれ５．０ＫΩとしたとき、０．７ＫＶ／μｓのｄＶ／ｄｔサージが交流出力端子ＯＵＴに入ることになる。そのとき、オン信号側（ｉ１’側）の負荷抵抗３の接続されたノードの電圧降下は、下記（Ｉ’）式となる。【００４６】
Ｖｓ１＝２×１０-12×（０．７×１０3／（１×１０-6））×５×１０3＝７．０Ｖ・・・（Ｉ’）【００４７】
一方、オフ信号側（ｉ２’側）の負荷抵抗４の接続されたノードの電圧降下は、下記（ＩＩ’）式となる。【００４８】
Ｖｒ１＝２．２×１０-12×（０．７×１０3／（１×１０-6））×５×１０3＝７．７Ｖ・・・（ＩＩ’）【００４９】
このとき、オフ信号側の負荷抵抗４の接続されたノードの電圧降下がＮＯＴ回路９のしきい値電圧Ｖｔｈ＝７．５Ｖを超えるため、ＮＯＴ回路９のみＨｉ信号を誤って出力することになる。【００５０】
上記誤信号レベルを軽減するため、例えば、レベルシフト用の負荷抵抗３，４の抵抗値を５ＫΩから１ＫΩ程度に小さくすることが考えられるが、次のような問題がある。まず、負荷抵抗５ＫΩを使用した場合の高耐圧ＭＯＳＦＥＴ１，２のオン電流を仮に１０ｍＡの飽和電流に設定していたとする場合、負荷抵抗１ＫΩでは５０ｍＡの飽和電流を流す必要がある。【００５１】
高耐圧ＭＯＳＦＥＴ１，２の飽和電流を５０ｍＡ流したとき、主直流電源Ｖｄｃの電圧を４００Ｖとし、仮に高耐圧ＭＯＳＦＥＴ１，２のゲートをオンする信号をパルスジェネレータで駆動する。その場合、特にリセット側の高耐圧ＭＯＳＦＥＴ２のオンデューティサイクルが平均１０％であるとする場合、ＩＧＢＴ１７のエミッタ電位が高い状態でのスイッチングとなる。そのため、高耐圧ＭＯＳＦＥＴ２の平均損失は約２．０Ｗ程度にもなり、高耐圧ＩＣを樹脂封止するためのパッケージの許容損失を大幅に超えてしまう。【００５２】
通常、放熱性を高くしたＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）の熱許容損失は０．８Ｗ程度である。そのため０．８Ｗ以下にするためには、高耐圧ＭＯＳＦＥＴ１，２のオンデューティを４％以下まで短くする必要がある。【００５３】
しかしながら、高耐圧ＭＯＳＦＥＴ１，２のオンデューティを短くした場合、中小容量の電源機器、ＦＰＤ（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ）や家電機器などのアプリケーションでは、電源システムの小型化のために数百ＫＨｚから数ＭＨｚの高いスイッチング周波数が要求される。【００５４】
その際、レベルシフト回路の入力容量や出力容量、その後段のバッファ回路（ＮＯＴ回路８，９、ＬＰＦ３０，３１など）およびドライバ１６などの入力容量による遅延時間との関係が問題となり得る。【００５５】
図１３に示すような一般的なレベルシフト回路と浮遊電位領域とを内蔵した高耐圧ＩＣの場合、負荷抵抗回路からドライバ１６までのターンオン・オフの伝達遅延時間は、１００ｎｓから２００ｎｓ程度となる。【００５６】
これは、寄生の出力容量５１，５２の充電時間やバッファ回路の寄生容量などの影響によるものである。すなわち、高耐圧ＩＣの発振周波数を１ＭＨｚとした場合、１０％デューティは１００ｎｓのオン期間になるため、１０％デューティ以下のオンデューティおよび９０％以上のオフデューティには設定できないという制約が発生する。【００５７】
そのため、平均損失を減らすため高耐圧ＭＯＳＦＥＴ１，２のオン・オフデューティを４％以下で駆動しても、伝達遅延時間によってはオン信号が伝わらないという不具合が発生するということになる。【００５８】
ｄＶ／ｄｔサージに起因した変位電流によって生じる誤信号の信号レベルは、図１３に記載してある高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５１，５２の容量値に大きく依存するものであり、ＮＯＴ回路８，９やＬＰＦ３０，３１、そのほかメタル配線下の浮遊容量等はあまり影響しない。【００５９】
また、上記誤動作モードのほかに、ｄＶ／ｄｔサージが入力されたとき、オン信号側の高耐圧ＭＯＳＦＥＴ１とオフ信号側の高耐圧ＭＯＳＦＥＴ２との寄生の出力容量５１，５２を充電する期間は次段への伝達信号が伝わらない期間となる。この入力信号とｄＶ／ｄｔサージとが重なる期間にハイサイド駆動回路の入出力伝達遅延時間が増大するという問題もある。【００６０】
よって、高耐圧ＩＣの許容損失を抑えながら、ｄＶ／ｄｔサージに基づく誤動作や伝達遅延時間の増大を引き起こす変位電流を低減するには、高耐圧ＭＯＳＦＥＴ１，２の出力容量を低減することが非常に効果的である。【００６１】
図１４、図１５に示したように、上記特許文献２において、高耐圧ＭＯＳＦＥＴのドレイン領域と高耐圧分離島領域とを一体化させる。また、高耐圧ＭＯＳＦＥＴのドレイン領域２０５とハイサイド駆動回路ロジック領域およびＶｃｃ１の電位にあるｎ+領域２１４（後述する図１６の第２ピックアップ領域１２２）との間に、ｐ-基板２００を露出した開口部２２１を設けることが記載されている。上記特許文献２では、開口部２２１によって高耐圧ＭＯＳＦＥＴのドレイン領域２０５とｎ+領域２１４（第２ピックアップ領域１２２）と間の寄生抵抗の高抵抗化は図れるが、次の問題が生じる。【００６２】
図１６は、従来例の高耐圧ＭＯＳＦＥＴの寄生の出力容量成分を示した平面図である。図１６に示すように、ドリフト領域にあたる、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域２１３とグランド電位領域（ｐ-ウエル領域１０２）との間に、高耐圧ＭＯＳＦＥＴ７１，７２の出力容量Ｃｏｓｓ（接合容量Ｃ１）が形成される。そして、接合容量Ｃ１に並列に形成される寄生の接合容量成分Ｃ２が、耐圧領域８０（ＨＶＪＴ：高耐圧接合終端領域）およびハイサイドのｎウエル領域２０１内に存在する。これによって、高耐圧ＭＯＳＦＥＴ７１の正味の出力容量Ｃｔｏｔａｌは、Ｃｔｏｔａｌ＝Ｃ１＋（２×Ｃ２）となるため、高耐圧ＭＯＳＦＥＴ７１，７２の出力容量Ｃｏｓｓが非常に大きくなってしまうという問題がある。【００６３】
なお、図１６において符号１５はＲＳフリップフロップ（ＲＳ−ＦＦ，ＲＳラッチ）、符号１６はハイサイドドライバ部、符号１６ａはハイサイドロジック回路部、符号３０，３１はローパスフィルタ回路（ＬＰＦ）、符号７１，７２は高耐圧ＭＯＳＦＥＴである。また、符号１０１はｎ-領域、符号１０２はｐ-ウエル領域、符号１０３はｎ+ドレイン領域、符号１０４はｎバッファ領域、符号１０５はｐベース領域、符号１１３はｐ+領域、符号１１４はｎ+ソース領域、符号１１５はゲート電極、符号１２０はドレイン電極、符号１２２は第２ピックアップ領域（ｎ+領域）、符号１３１はｐ-開口部、符号２０１はｎウエル領域である。【００６４】
また、上記特許文献３では、高耐圧ＩＣにおけるレベルシフト用の高耐圧ＭＯＳＦＥＴの耐圧構造と高耐圧分離島領域の耐圧構造とを共有化するものについて記載されている。しかし、上記特許文献３では、高耐圧ＭＯＳＦＥＴと分離島領域との間に高電位領域からグランド電位領域まで等電位線に対し垂直に分断された半導体基板を露出させたスリット領域を設けている。そのため、耐圧構造内部のスリット領域で電位勾配が均一化しにくいことや、空乏層の伸びが抑えられることで、局部的に電界集中を引き起こしやすく高耐圧化が困難であるという問題がある。また、上記特許文献３には、高耐圧ＭＯＳＦＥＴの出力容量についても記載されていない。【００６５】
また、上述の高耐圧ＩＣのレベルシフト回路を構成するためには、レベルシフト用抵抗の形成が不可欠であるが、上記特許文献２，３では、レベルシフト用抵抗としてポリシリコンなどの抵抗素子をハイサイド駆動回路領域内に配置している。そのため、セット信号・リセット信号の２つ入力信号分に相当する負荷抵抗形成領域を確保する必要がある。このことによる高耐圧ＩＣのチップ面積の増加が少なからずあることや、高抵抗ポリシリコン形成工程を追加することによる製造工程の増加も避けられない。【００６６】
一方、レベルシフト用抵抗としてポリシリコンなどの抵抗素子を用いない場合について説明する。図１７は、従来例の高耐圧ＭＯＳＦＥＴおよびハイサイド駆動回路の要部の別の一例を示す平面図である。レベルシフト用抵抗としてポリシリコンなどの抵抗素子を用いない場合は、図１７に示すように、高耐圧ＭＯＳＦＥＴのドレインとハイサイド駆動回路の高電位側（補助直流電源Ｅ１の正極ライン）Ｖｃｃ１ピックアップ領域との間に位置するＮ型拡散層またはＮ型エピタキシャル層の寄生抵抗領域をレベルシフト用抵抗として使用することが考えられる。【００６７】
２入力方式において、ｄＶ／ｄｔサージなどによる誤動作を防止するためには、セット側とリセット側とのレベルシフト抵抗および高耐圧ＭＯＳＦＥＴの出力容量がばらつきなく等しいことが理想である。【００６８】
しかし、図１７に示すように高耐圧ＭＯＳＦＥＴのドレインとハイサイド駆動回路の高電位側Ｖｃｃ１ピックアップ領域との間に位置するＮ型拡散層またはＮ型エピタキシャル層の寄生抵抗領域をレベルシフト用抵抗として使用する場合は、寄生抵抗がハイサイド駆動回路の高電位側Ｖｃｃ１ピックアップ領域を配置する位置によって変化し、レイアウト次第でレベルシフト抵抗の絶対値が変わってしまう。【００６９】
そのため、２入力方式において、セット側とリセット側のレベルシフト抵抗がばらついてしまう場合、ｄＶ／ｄｔサージがレベルシフト回路に入力されたときにセット側およびリセット側それぞれの高耐圧ＭＯＳＦＥＴのドレインノードの電位変動に差が生じて、次段のロジック回路に誤信号を伝達してしまう可能性がある。【００７０】
また、高耐圧ＭＯＳＦＥＴのドレインとハイサイド駆動回路の高電位側Ｖｃｃ１ピックアップ領域との間のＮ型拡散層またはＮ型エピタキシャル層は、補助直流電源Ｅ１の正極ラインＶｃｃ１の電位状態（ここでは１５ＶからＶｄｃ電圧分高い４１５Ｖまで変化）によって変化する可変抵抗領域となる。【００７１】
補助直流電源Ｅ１の正極ラインＶｃｃ１の電位が４１５Ｖと高い状態では、寄生抵抗領域とグランド電位領域との接合部から空乏化することで寄生抵抗値が大きくなり、入出力伝達遅延時間が増大する。この寄生抵抗領域の抵抗値の電位依存性が大きいほど、入出力伝達遅延時間のＵ−ＶＣＣ電圧依存性が大きくなり、結果として高耐圧ＩＣの高周波化ができなくなる。【００７２】
この発明は、上述した従来技術による問題点を解消するためチップの小面積化を実現し、かつスイッチング時の電力損失およびｄＶ／ｄｔサージに伴う回路誤動作や伝達遅延時間の増大を抑制して、スイッチング応答速度が速いレベルシフト回路を有する高耐圧半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００７３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧半導体装置は、次の特徴を有する。第１導電型の半導体基板上に、第２導電型の半導体領域が設けられている。前記半導体領域の表面層に、論理回路が設けられている。前記半導体領域には、絶縁ゲート型電界効果トランジスタが設けられている。前記絶縁ゲート型電界効果トランジスタは、前記半導体領域の外周側に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記半導体領域の外周端から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する。前記半導体領域の外周端から前記所定距離離して前記半導体領域の表面層に、前記ドレイン領域と離して、第２導電型ピックアップ領域が設けられている。前記ドレイン領域から、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分を介して前記第２導電型ピックアップ領域の前記ドレイン領域側の一部にわたる部分までの領域と、前記論理回路と、の間に、前記ドレイン領域、前記第２導電型ピックアップ領域および前記論理回路から離れて、前記半導体領域の表面から前記半導体基板に達する第１導電型の開口部が設けられている。前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分からなる負荷抵抗が設けられている。【００７４】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記負荷抵抗は、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分に、前記ドレイン領域および前記第２導電型ピックアップ領域に接するように設けられた、前記半導体領域より不純物濃度が高い第２導電型のバッファ領域であるとよい。【００７５】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、さらに、前記半導体領域の外周側の表面層に環状に、第１導電型のベース領域が設けられている。前記ベース領域の内部に、第１導電型ピックアップ領域が設けられている。そして、前記ソース領域は、前記ベース領域の内部に設けられた構成にする。【００７６】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記開口部は、前記半導体領域の、前記半導体基板側に対して反対側の表面に、前記半導体基板が露出された領域であってもよい。また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記開口部は、前記半導体基板の表面層に選択的に形成された、前記半導体基板より不純物濃度の高い第１導電型拡散領域であるとよい。【００７７】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記開口部は、前記半導体基板の表面から前記半導体基板の深さ方向に形成されたトレンチと、前記トレンチ内に埋め込まれた絶縁体と、を有するとよい。【００７８】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記開口部と前記半導体領域とのｐｎ接合、および、前記半導体領域と前記半導体基板とのｐｎ接合でアバランシェブレークダウンする前に、前記ｐｎ接合から前記開口部内に広がる空乏層同士が互いに接する構成であってもよい。【００７９】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記半導体領域は、前記半導体基板上に形成された第２導電型のエピタキシャル成長層であるとよい。【００８０】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記半導体領域は、前記論理回路が設けられる第１領域と、該第１領域を囲む第２領域からなり、前記第１領域が第１拡散領域からなり、前記第２領域が前記第１拡散領域よりも不純物濃度が低い第２拡散領域からなる構成とする。【００８１】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられているとよい。【００８２】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられており、前記オフセット領域は、前記ベース領域または前記開口部、もしくはその両方に接しているとよい。【００８３】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧半導体装置は、高電位側端子が高電圧電源に接続され、低電位側端子が前記高電圧電源の高電位からグランド電位の間の電位を取りうるＯＵＴ端子に接続されたスイッチング素子を駆動する高耐圧半導体装置であって、次の特徴を有する。第１導電型の半導体基板上に、第２導電型の半導体領域が設けられている。前記半導体領域には、前記ＯＵＴ端子を基準とする低電位電源を電源とする論理回路が設けられている。また、前記半導体領域には、絶縁ゲート型電界効果トランジスタが配置されている。前記絶縁ゲート型電界効果トランジスタは、前記半導体領域の外周側に環状に設けられた第１導電型のベース領域、前記ベース領域の内部に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記ベース領域から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する。前記ベース領域から前記所定距離離して前記ドレイン領域よりも前記半導体領域の表面層に前記ドレイン領域と離して、前記ＯＵＴ端子を基準とする低電位電源の高電位側に接続される第２導電型ピックアップ領域が設けられている。前記ベース領域の内部に、グランドを基準とする低電位電源のグランドに接続される第１導電型ピックアップ領域が設けられている。前記ソース領域の、前記絶縁ゲート型電界効果トランジスタのチャネル幅方向の端部に近接した領域に、前記第１導電型ピックアップ領域を形成せず、寄生抵抗成分Ｒｐを設けた領域が設けられているとよい。【００８４】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記ドレイン領域と前記ソース領域との間に存在する接合容量Ｃ１、前記絶縁ゲート型電界効果トランジスタのチャネル幅方向に、前記接合容量Ｃ１に並列に存在する接合容量成分Ｃｎ（Ｆ）、前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれた部分に隣接する部分の寄生抵抗成分Ｒｎ（Ω）、前記寄生抵抗成分Ｒｐ（Ω）、前記絶縁ゲート型電界効果トランジスタがオンする際のライズタイムの逆数、前記絶縁ゲート型電界効果トランジスタがオフする際のフォールタイムの逆数、または、前記ＯＵＴ端子に入力されるｄＶ／ｄｔサージが発生している期間の逆数をｆｃ（Ｈｚ）、とした場合、Ｒｐ≧｛１／（２π×Ｃｎ×ｆｃ）｝−Ｒｎを満たす構成とするとよい。【００８５】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記接合容量Ｃ１は、前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれたドリフト領域から、前記第１導電型ピックアップ領域までの間に存在する。前記接合容量成分Ｃｎは、前記半導体領域の、前記ドリフト領域に隣接した部分を介して前記接合容量Ｃ１に並列に存在する。前記寄生抵抗成分Ｒｎは、前記半導体領域の、前記ドリフト領域以外の部分であって、前記ドレイン領域から、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域と前記半導体領域とのｐｎ接合までの間に形成される。前記寄生抵抗成分Ｒｐは、前記半導体領域の、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域から前記第１導電型ピックアップ領域までの間に形成される。
【発明の効果】
【００８６】
本発明にかかる高耐圧半導体装置によれば、絶縁ゲート型電界効果トランジスタのドレイン領域と論理回路領域（第１領域）との間に開口部を形成し、第２導電型ピックアップ領域とドレイン領域との間の半導体領域またはバッファ領域を負荷抵抗として用いることで、チップの小面積化を実現し、かつスイッチング時の電力損失およびｄＶ／ｄｔサージに伴う回路誤動作や伝達遅延時間の増大を抑制して、スイッチング応答速度が速いレベルシフト回路を有する高耐圧半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００８７】
【図１】図１は、この発明の実施の形態１にかかる高耐圧半導体装置の要部を示す平面図である。
【図２】図２は、この発明の実施の形態１にかかる高耐圧半導体装置の要部を示す断面図である。
【図３】図３は、この発明の実施の形態２にかかる高耐圧半導体装置の要部を示す平面図である。
【図４】図４は、この発明の実施の形態２にかかる高耐圧半導体装置の要部を示す断面図である。
【図５】図５は、図３のレベルシフト回路における高耐圧ＭＯＳＦＥＴの出力容量の等価回路図である。
【図６】図６は、実施の形態１，２にかかる高耐圧半導体装置のＵ−ＶＣＣ電位依存性を示す特性図である。
【図７】図７は、この発明の実施の形態３にかかる高耐圧半導体装置の要部を示す平面図である。
【図８】図８は、この発明の実施の形態３にかかる高耐圧半導体装置の要部を示す断面図である。
【図９】図９は、この発明の実施の形態４にかかる高耐圧半導体装置の要部を示す平面図である。
【図１０】図１０は、図９のレベルシフト回路における高耐圧ＭＯＳＦＥＴの出力容量の等価回路図である。
【図１１】図１１は、本発明にかかるレベルシフト回路を内蔵した高耐圧半導体装置の要部を示す回路図である。
【図１２】図１２は、この発明の実施の形態５にかかる高耐圧半導体装置の要部を示す平面図である。
【図１３】図１３は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣの回路図である。
【図１４】図１４は、従来例の高耐圧ＭＯＳＦＥＴおよびハイサイド駆動回路の要部を示す平面図である。
【図１５】図１５は、図１４の切断線Ｇ−Ｇ’における断面構造を示す断面図である。
【図１６】図１６は、従来例の高耐圧ＭＯＳＦＥＴの寄生の出力容量成分を示した平面図である。
【図１７】図１７は、従来例の高耐圧ＭＯＳＦＥＴおよびハイサイド駆動回路の要部の別の一例を示す平面図である。
【発明を実施するための形態】
【００８８】
以下に添付図面を参照して、この発明にかかる高耐圧半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００８９】
また、添付図面に記載の高耐圧半導体装置は模式的なものであり、各層の厚みと平面寸法との関係や、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００９０】
また、以下の実施の形態では、半導体基板としてシリコン（Ｓｉ）基板を用いて説明しているが、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などシリコン以外の半導体基板でも同様に効果を得ることができる。
【００９１】
図１１は、本発明にかかるレベルシフト回路を内蔵した高耐圧半導体装置の要部を示す回路図である。図１１に示すレベルシフト回路を内蔵した高耐圧半導体装置において、高耐圧ＭＯＳＦＥＴ７１，７２の構造以外は、図１３に示す一般的なレベルシフト回路を内蔵した高耐圧ＩＣと同様であるため説明を省略する。
【００９２】
以下、実施の形態１〜５で説明する図１、図３、図７、図９、図１２に示す高耐圧半導体装置３００，４００，５００，６００，７００は、図１１に示すレベルシフト回路を内蔵した高耐圧ＩＣの回路図の点線で囲まれた領域および高耐圧ＭＯＳＦＥＴ７１，７２に対応している。図１１の負荷抵抗（図１の１０４ｃ，１０４ｄ，図３、図７、図９の１０４ａ，１０４ｂ）は、図１３の負荷抵抗３，４に対応している。図１１の負荷抵抗の両端に接続するダイオード５，６および、変位電流Ｉ１を流すダイオード４１、変位電流Ｉ２を流すダイオード４２は、図１、図３では説明が省略されている。
【００９３】
（実施の形態１）
実施の形態１にかかる高耐圧半導体装置の構造について説明する。図１は、この発明の実施の形態１にかかる高耐圧半導体装置３００の要部を示す平面図である。図１に示す実施の形態１にかかる高耐圧半導体装置３００は、高耐圧ＭＯＳＦＥＴ７１，７２を含むレベルシフト回路部と浮遊電位領域とを備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣである。
【００９４】
図２は、この発明の実施の形態１にかかる高耐圧半導体装置３００の要部を示す断面図である。図２（ａ）は、図１の切断線Ａ−Ａ’における断面構造を示す要部断面図であり、図２（ｂ）は、図１の切断線Ｂ−Ｂ’ における断面構造を示す要部断面図である。
【００９５】
図１，２に示す高耐圧半導体装置３００は、レベルシフト回路を構成する高耐圧ＭＯＳＦＥＴ７１，７２（図１１の符号７１，７２に相当）、負荷抵抗１０４ｃ，１０４ｄ（図１３の符号３，４に相当）、ハイサイドロジック回路部１６ａ、ハイサイドドライバ部１６などを備えている。ハイサイドロジック回路部（論理回路部）１６ａは、図１１に示すＲＳフリップフロップ１５（ＲＳ−ＦＦ，ＲＳラッチ）とローパスフィルタ回路（ＬＰＦ）３０，３１およびＮＯＴ回路（インバータ回路）８，９で構成され、レベルシフト回路の信号（高耐圧ＭＯＳＦＥＴ７１，７２のドレイン電圧）を受けてハイサイドドライバ部１６（図１１のドライバ１６，２０）への信号を出力する。また、ハイサイドドライバ部１６は主回路を構成する図１１に示すＩＧＢＴ１７へゲート信号を出力する回路である。
【００９６】
高耐圧半導体装置３００は、ｐ-シリコン基板１００上に設けられる環状のｎ-領域１０１と、このｎ-領域１０１の一部の表面層に配置される高耐圧ＭＯＳＦＥＴ７１，７２を備えている。高耐圧ＭＯＳＦＥＴ７１，７２は、それぞれ、ｎ-領域１０１の表面層に設けられたｎ+ドレイン領域１０３を備えている。ｎ+ドレイン領域１０３は、ｎ-領域１０１の表面層（ｐ-シリコン基板１００側に対して反対側の表面層）に選択的に設けられている。
【００９７】
また、ｎ-領域１０１の表面層には、ｎ+ドレイン領域１０３と離れて、かつｎ-領域１０１に接してｎ-領域１０１を囲むようにｐベース領域１０５が設けられている。ｐベース領域１０５の内部には、ｐ+領域１１３およびｎ+ソース領域１１４が選択的に設けられている。
【００９８】
ｎ+ソース領域１１４には、ソース電極１２１が接続される。ソース電極１２１は、ｐ+領域１１３（第１ピックアップ領域１１３ａ）にも接続され、低電位が印加される第１ピックアップ電極１１３ｂとして機能する。ｎ+ドレイン領域１０３には、第１ピックアップ電極１１３ｂに印加される低電位に対して高電位が印加されるドレイン電極１２０が接続される。ｐ-シリコン基板１００上には、さらに、ｎ-領域１０１に囲まれたｎウエル領域２０１と、ｎ-領域１０１を囲むｐ-ウエル領域（グランド電位領域）１０２とが設けられている。
【００９９】
ｎウエル領域２０１には、論理回路領域１９（ハイサイドロジック回路部１６ａとハイサイドドライバ部１６）が配置されている。ｎ+ドレイン領域１０３と論理回路領域１９との間には、ｎ+ドレイン領域１０３および論理回路領域１９から離して、ｐ-開口部１３１が選択的に配置されている。
【０１００】
ｐ-開口部１３１は、ｎ-領域１０１を貫通してｐ-シリコン基板１００に達するｐ-領域であり、ｎ-領域１０１の表面（ｐ-シリコン基板１００側に対して反対側の面）に露出されている。ｐ-開口部１３１は、ｐ-シリコン基板１００にｐ型不純物を拡散して形成されるｐ型拡散領域である。
【０１０１】
また、ｎ-領域１０１の、ｎ+ドレイン領域１０３とｐベース領域１０５との間の領域は、高耐圧ＭＯＳＦＥＴのドリフト領域となる。ｐベース領域１０５の、ｎ-領域１０１とｎ+ソース領域１１４とに挟まれた部分の表面上には、絶縁膜を介してゲート電極１１５が設けられている。ｎ-領域１０１内部には、ｎ型の第２ピックアップ領域１２２が設けられている。第２ピックアップ領域１２２は、ｎ+ドレイン領域１０３から離間して配置される。
【０１０２】
ｐ-開口部１３１は、第２ピックアップ領域１２２およびｎ+ドレイン領域１０３に対向して、第２ピックアップ領域１２２およびｎ+ドレイン領域１０３に平行に選択的に配置される。また、ｐ-開口部１３１は、第２ピックアップ領域１２２の端部１２２ｂがｐ-開口部１３１の端部１３１ａより、ｎ+ドレイン領域１０３側に入り込むように配置されている。すなわち、ｐ-開口部１３１は、第２ピックアップ領域１２２の、ｎ+ドレイン領域１０３側の端部１２２ｂと論理回路領域１９との間に位置するように配置される。
【０１０３】
ｎ-領域１０１の、ｐ-開口部１３１と第１ピックアップ領域１１３ａとに挟まれた部分であって、ｎ+ドレイン領域１０３と第２ピックアップ領域１２２とに挟まれた部分を負荷抵抗１０４ｃ，１０４ｄとして用いることができる。
【０１０４】
また、ソース電極１２１および第１ピックアップ電極１１３ｂに低電位を印加し、ドレイン電極１２０および第２ピックアップ電極１２２ａに高電位をそれぞれ印加した際に、ｐ-開口部１３１とｎ-領域１０１とのｐｎ接合、およびｎ-領域１０１とｐ-シリコン基板１００とのｐｎ接合でアバランシェブレークダウンする前に、ｐ-開口部１３１とｎ-領域１０１とのｐｎ接合からｐ-開口部１３１内に広がる空乏層同士が互いに接するようにｐ-開口部１３１の幅Ｗを設定する。
【０１０５】
また、ｐ-開口部１３１は、図１４に示す開口部２２１のようにｐ-シリコン基板１００がｎ-領域１０１表面（ｐ-シリコン基板１００側に対して反対側の表面）に露出された構成であってもよい。また、図示しないが、ｐ-開口部１３１は、ｐ-シリコン基板１００の表面からｎ-領域１０１を貫通してｐ-シリコン基板１００に達するように形成されたトレンチと、このトレンチ内に埋め込まれた絶縁体とで構成されてもよい。この場合は、トレンチ内に埋め込まれた絶縁体の深さは、当該絶縁体が絶縁破壊しない深さ以上とする。
【０１０６】
また、図２に示すように、ｎ+ドレイン領域１０３とｎ-領域１０１との間に、ｎ+ドレイン領域１０３を包むようにｎ+ドレイン領域１０３よりも不純物濃度が低いｎ型の不純物領域を設けてもよい（ｎ+ドレイン領域１０３を囲む点線で示す部分）。また、第２ピックアップ領域１２２とｎ-領域１０１との間に、第２ピックアップ領域１２２を包むように第２ピックアップ領域１２２よりも不純物濃度が低いｎ型の不純物領域を設けてもよい（第２ピックアップ領域１２２を囲む点線で示す部分）。ｎ+ドレイン領域１０３および第２ピックアップ領域１２２よりも不純物濃度の相対的に低いｎ型の不純物領域を点線で示すように形成することで、高電圧が印加された際に、ｎ+ドレイン領域１０３または第２ピックアップ領域１２２付近の電界を緩和することができる。これにより、高耐圧化や高耐圧ＭＯＳＦＥＴ７１，７２のオン耐圧の改善を図ることができる。なお、ｎ+ドレイン領域１０３とｎ-領域１０１、もしくは第２ピックアップ領域１２２とｎ-領域１０１との間で不純物濃度差がある場合、不純物濃度差の付いた部分での電位分布が密になるため、バッファ層としてｎ+ドレイン領域１０３よりも不純物濃度の相対的に低いｎ型の不純物領域を点線で示すように形成することが望ましい。
【０１０７】
ｎ-領域１０１の、ｐ-開口部１３１とｐ+領域１１３（第１ピックアップ領域１１３ａ）とに挟まれた部分で、ｎ+ドレイン領域１０３と第２ピックアップ領域１２２との間を負荷抵抗１０４ｃ，１０４ｄ（レベルシフト抵抗）として用いることで、次の（１）〜（３）に示すような効果がある。
（１）負荷抵抗１０４ｃ，１０４ｄを形成する領域（負荷抵抗素子を形成する領域）をｎウエル領域２０１（ハイサイドロジック回路部１６ａを形成する領域）に設ける必要がなくなる。
（２）第２ピックアップ電極１２２ａとドレイン電極１２０との距離をパラメータとするだけで負荷抵抗１０４ｃ，１０４ｄの抵抗値を高精度にばらつきを少なく任意に設定することができる。この負荷抵抗１０４ｃ，１０４ｄは、後述する図３、図４に示す実施の形態２にかかる高耐圧半導体装置の負荷抵抗１０４ａ，１０４ｂより大きい。
（３）高耐圧ＭＯＳＦＥＴ７１，７２の寄生の接合容量成分Ｃ２を低減（Ｃ２が小さくなる）することができる。
【０１０８】
また、ソース電極１２１および第１ピックアップ電極１１３ｂに低電位を印加し、ドレイン電極１２０および第２ピックアップ電極１２２ａに高電位をそれぞれ印加した際に、ｐベース領域１０５とｎ-領域１０１とのｐｎ接合およびｐ-ウエル領域１０２とｎ-領域１０１とのｐｎ接合から空乏層が広がる。このように空乏層を広げることで耐圧を確保している。このように耐圧を確保する構造を高耐圧接合終端構造（ＨＶＪＴ）という。本発明では、ｐ-ウエル領域１０２からｎ+ドレイン領域１０３までのｎ-領域１０１およびｐ-ウエル領域１０２から第２ピックアップ領域１２２までのｎ-領域１０１を耐圧領域８０とする。
【０１０９】
（実施の形態２）
次に、実施の形態２にかかる高耐圧半導体装置の構造について説明する。図３は、この発明の実施の形態２にかかる高耐圧半導体装置４００の要部を示す平面図である。この高耐圧半導体装置４００は、高耐圧ＭＯＳＦＥＴ７１，７２を含むレベルシフト回路部と浮遊電位領域とを備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣである。図３に示す実施の形態２にかかる高耐圧半導体装置４００が図１に示す実施の形態１にかかる高耐圧半導体装置３００と異なる点は、ｎ+ドレイン領域１０３とｎ型の第２ピックアップ領域１２２とを結び負荷抵抗素子となるｎバッファ領域１０４を耐圧領域８０であるｎ-領域１０１の表面層に形成した点である。ｎ-領域１０１の、ｎ+ドレイン領域１０３とｎ型の第２ピックアップ領域１２２とに挟まれた部分の不純物濃度が高いほど、拡散抵抗の電圧依存性や温度依存性の変化は緩やかとなる。そのため、ｎ+ドレイン領域１０３とｎ型の第２ピックアップ領域１２２との間にｎバッファ領域１０４を設けることで、実施の形態１よりも高耐圧ＭＯＳＦＥＴ７１，７２のＵ−ＶＣＣ電圧の依存性が小さく、温度依存性の小さい安定した負荷抵抗素子とすることができる。
【０１１０】
図４は、この発明の実施の形態２にかかる高耐圧半導体装置４００の要部を示す断面図である。図４（ａ）は、図３の切断線Ｃ−Ｃ’における断面構造を示す要部断面図である。図４（ｂ）は、図３の切断線Ｄ−Ｄ’における断面構造を示す要部断面図であり、図２（ｂ）に示す要部断面図と同じである。
【０１１１】
図５は、図３のレベルシフト回路における高耐圧ＭＯＳＦＥＴの出力容量の等価回路図である。図５中のＲｎは、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３と寄生の接合容量成分Ｃ２との間に存在する分布定数的な抵抗成分である（以下、第１寄生抵抗成分とする）。
【０１１２】
図３に示す実施の形態２にかかる高耐圧ＭＯＳＦＥＴ７１，７２は、それぞれ前述した図１１の高耐圧ＭＯＳＦＥＴ７１または高耐圧ＭＯＳＦＥＴ７２に相当する。高耐圧ＭＯＳＦＥＴ７１を含むレベルシフト回路部は、次の各領域を備えている。ｐ-シリコン基板１００の表面層には、ｎ-領域１０１およびｎウエル領域２０１が設けられている。ｎ-領域１０１は、例えば、リン不純物を表面濃度１×１０15／ｃｍ3から１×１０16／ｃｍ3の範囲でｐ-シリコン基板１００に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにリン不純物を拡散することにより形成される。ｎ-領域１０１の拡散深さＸｊは、例えば７μｍから１０μｍ程度であってもよい。
【０１１３】
ｎウエル領域２０１は、ｎ-領域１０１の外周ラインから平面内側方向に１５０μｍ程度間隔を空けて配置される。また、ｎウエル領域２０１は、例えば、リン不純物を表面濃度１×１０16／ｃｍ3から１×１０18／ｃｍ3の範囲でｐ-シリコン基板１００に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにリン不純物を拡散することにより形成される。ｎウエル領域２０１の拡散深さＸｊは、例えば１０μｍから１５μｍ程度であってもよい。ｎウエル領域２０１はｎ-領域１０１に取り囲まれる。
【０１１４】
また、ｐ-シリコン基板１００の表面層には、他の回路領域との分離領域となりＣＯＭ電位に電気的に接続されるｐ-ウエル領域１０２が設けられている。ｐ-ウエル領域１０２は、例えば、ボロン不純物を表面濃度１×１０15／ｃｍ3から１×１０19／ｃｍ3の範囲でｐ-シリコン基板１００に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにボロン不純物を拡散することにより形成される。ｐ-ウエル領域１０２の拡散深さＸｊは、例えば１０μｍから１３μｍ程度であってもよい。
【０１１５】
ｎ-領域１０１の内部には、ｎ-領域１０１表面からｐ-シリコン基板１００に到達するｐ-開口部１３１が選択的に設けられている。ｐ-開口部１３１は、例えば、ボロン不純物を表面濃度１×１０14／ｃｍ3から１×１０17／ｃｍ3の範囲でｎ-領域１０１に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにボロン不純物を拡散することにより形成される。ｐ-開口部１３１の拡散深さＸｊは、例えば７μｍから１０μｍ程度であってもよい。
【０１１６】
これらｎ-領域１０１、ｎウエル領域２０１、ｐ-ウエル領域１０２、ｐ-開口部１３１は製造工程を共有化するため、１１００℃以上の高温かつ窒素雰囲気の熱処理で所定の拡散深さになるように一括ドライブ（熱拡散）して形成されてもよい。また、ｐ-開口部１３１はｐ型の高不純物拡散で形成せずに、ｎ-領域１０１（紙面左側）とｎウエル領域２０１（紙面右側）とを互いに離して形成し、ｐ-シリコン基板１００の、ｎ-領域１０１とｎウエル領域２０１とに挟まれた部分を表面に露出させて形成してもよい。また、ｐ-開口部１３１は、ｐ-シリコン基板１００にトレンチを形成してそのトレンチ内に絶縁体を埋め込むことにより形成してもよい。
【０１１７】
ｐ-開口部１３１を設けることで、高電位領域であるシフトレジスタが形成されるｎウエル領域２０１とｎ+ドレイン領域１０３との間の抵抗を大きくすることができる。次に、ｎ-領域１０１およびｐ-ウエル領域１０２の境界の表面層に、ｐベース領域１０５が形成される。ｐベース領域１０５は、高耐圧ＭＯＳＦＥＴ７１、７２のチャネル領域として機能する。ｐベース領域１０５は、例えば、ボロン不純物を表面濃度１×１０16／ｃｍ3から１×１０19／ｃｍ3の範囲でｎ-領域１０１およびｐ-ウエル領域１０２に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにボロン不純物を拡散することにより形成される。ｐベース領域１０５の拡散深さＸｊは、例えば、３．０μｍから６μｍ程度であってもよい。
【０１１８】
また、ｎ-領域１０１の表面層には、ｐベース領域１０５と離れてｎバッファ領域１０４が形成される。ｎバッファ領域１０４は、例えば、リン不純物を表面濃度１×１０16／ｃｍ3から１×１０20／ｃｍ3の範囲でｎ-領域１０１に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにリン不純物を拡散することにより形成される。ｎバッファ領域１０４の拡散深さＸｊは、例えば、０．２μｍから１５μｍ程度であってもよい。
【０１１９】
通常、このｎバッファ領域１０４は、ロジック回路部を構成する１５Ｖ程度の耐圧のＭＯＳＦＥＴのオフセットドレイン層を形成するドライブ工程と一緒に拡散深さが３μｍ程度になるようにドライブ形成される。ｎバッファ領域１０４の拡散深さＸｊが例えば１５μｍと深い場合は、上述のｎウエル領域２０１と同一の拡散工程によって形成してもよい。また、ｎバッファ領域１０４の拡散深さを例えば０．２μｍ程度に浅く形成する場合には、後述するｎ+ソース領域１１４やｎ+ドレイン領域１０３を形成する際のアニール処理によって形成することができる。
【０１２０】
次に、ｐベース領域１０５の内部に、ｐ+領域（第１ピックアップ領域）１１３、および高耐圧ＭＯＳＦＥＴ７１、７２のｎ+ソース領域１１４が形成される。その後、ｎバッファ領域１０４の内部に、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３、および第２ピックアップ領域１２２が形成される。ｐ+領域１１３、ｎ+ソース領域１１４およびｎ+ドレイン領域１０３は、それぞれｐ型不純物、ｎ型不純物およびｎ型不純物を表面濃度が１×１０20／ｃｍ3以上になるようにイオン注入し、その後のアニール処理により所定の拡散深さＸｊとなるようにｐ型不純物およびｎ型不純物を拡散することにより形成される。ｐ+領域１１３、ｎ+ソース領域１１４およびｎ+ドレイン領域１０３の拡散深さＸｊは、例えば０．２〜０．５μｍ前後であってもよい。
【０１２１】
Ｕ−ＶＣＣ電位領域のピックアップ領域として機能する第２ピックアップ領域１２２は、ｎ+ドレイン領域１０３と同一工程でイオン注入およびアニール処理されて形成される。その製造過程の中で、ｐベース領域１０５の、ｎ+ソース領域１１４とｎ-領域１０１とに挟まれた部分の表面上にはゲート酸化膜を介して例えばポリシリコンからなる高耐圧ＭＯＳＦＥＴ７１，７２のゲート電極１１５が形成される。また、ｎ+ドレイン領域１０３と接続される高耐圧ＭＯＳＦＥＴ７１，７２のドレイン電極１２０、ｎ+ソース領域１１４と接続される高耐圧ＭＯＳＦＥＴ７１、７２のソース電極１２１、および第２ピックアップ領域１２２と接続される第２ピックアップ電極１２２ａがアルミニウム系の材料で形成される。
【０１２２】
ゲート電極１１５、ドレイン電極１２０、ソース電極１２１および第２ピックアップ電極１２２ａは、それぞれ層間絶縁膜によって電気的に絶縁されている。この層間絶縁膜として、フィールド酸化膜のＬＯＣＯＳ１５１、ＴＥＯＳ（テトラエトキシシラン）やＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などによる層間絶縁膜（シリコン酸化膜）１５２、プラズマＣＶＤによるシリコン酸化膜およびシリコン窒化膜からなるパッシベーション膜１５３が設けられている。
【０１２３】
本発明では、高耐圧ＭＯＳＦＥＴ７１，７２のドレイン領域１０３と第２ピックアップ領域１２２との間のｎ-領域１０１をレベルシフト用の負荷抵抗とする構成（ｎバッファ領域１０４）にしている。そのため、この負荷抵抗として使用するｎ-領域１０１の総抵抗値を大きくする必要がない。それに対して、上記特許文献２など従来例のレベルシフト回路方式では、負荷抵抗素子としてポリシリコンなどを使用して、この負荷抵抗素子をｎ-領域１０１と並列に設けている。そのため、ｎ-領域１０１の総抵抗値を大きくする必要がある。その結果、第２ピックアップ領域１２２をｎ+ドレイン領域１０３から距離を離して形成しなければならない。したがって、上記特許文献２などの従来例では、高耐圧ＭＯＳＦＥＴ７１，７２のドレイン・ソース間の出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に、寄生の接合容量成分Ｃ２（図１６に図示）が広範囲にわたって形成される。このため、高耐圧ＭＯＳＦＥＴ７１，７２のドレイン・ソース間の出力容量Ｃｏｓｓの総和は、Ｃｏｓｓ＝Ｃ１＋（２×Ｃ２）となり、非常に大きくなってしまう。
【０１２４】
本発明のレベルシフト回路に付随する容量成分を記載した等価回路図を図５に示す。本発明では、ｎバッファ領域１０４をｎ+ドレイン領域１０３から、第２ピックアップ領域１２２まで繋げて配置している。ここでは一例として、本発明の負荷抵抗領域であるｎバッファ領域１０４で形成された負荷抵抗（１０４ａ，１０４ｂの並列合成抵抗）を、室温（例えば２５℃程度）でＵ−ＶＣＣとグランドとの間に１５Ｖの電位差が印加された状態において、５ＫΩの抵抗値になるように第２ピックアップ領域１２２までの距離やｎバッファ領域１０４の幅などを調整して形成している。ここでは、負荷抵抗１０４ａ，１０４ｂとなるｎバッファ領域１０４をそれぞれの幅を５μｍ、長さを１００μｍとしている。ｎバッファ領域１０４の幅とは、ｎウエル領域２０１側からｐ-ウエル領域１０２側にｎバッファ領域１０４を横切る方向である。ｎバッファ領域１０４の長さとは、ｎバッファ領域１０４の幅に直行する方向の長さである。
【０１２５】
このように、本発明では、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３から第２ピックアップ領域１２２までの負荷抵抗を小さく設定している。このため、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３からグランド領域に対する出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する耐圧領域８０であるｎ-領域１０１における接合容量成分のほとんどが、図５に示してある第２ピックアップ領域１２２からグランド領域までの接合容量成分Ｃ３に含まれる。その結果、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３からグランド領域に対する出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する耐圧領域８０であるｎ-領域１０１とグランド領域との間の寄生の接合容量成分Ｃ２を図３に図示した領域にまで小さくすることができる。これにより、本発明における高耐圧ＭＯＳＦＥＴ７１，７２の正味の出力容量Ｃｔｏｔａｌは、Ｃｔｏｔａｌ＝Ｃ１＋（２×Ｃ２）となり、寄生の接合容量成分Ｃ２を小さくすることができた分だけ従来例の図１５に示す高耐圧ＭＯＳＦＥＴの出力容量Ｃｔｏｔａｌよりも小さくなる。このことは次のようにして実現することができる。
【０１２６】
第２ピックアップ領域１２２をｎ+ドレイン領域１０３に近づけて配置する。また、ｐ-開口部１３１をｎ+ドレイン領域１０３から第２ピックアップ領域１２２の方向に並行して延長するように形成する。これにより、ｐ-開口部１３１を回り込んでｎウエル領域２０１付近に存在する接合容量成分Ｃ２の一部が、ｎ+ドレイン領域１０３からグランド領域に対する出力容量Ｃｏｓｓとして入らないようにすることができる。したがって、高耐圧ＭＯＳＦＥＴ７１，７２の正味の出力容量Ｃｔｏｔａｌを数ｐＦ低減することができるため、ｄＶ／ｄｔサージによる高耐圧ＭＯＳＦＥＴ７１，７２のドレインノードの電位の落ち込み量が少なくなり、誤動作しづらい回路を実現することができる。
【０１２７】
また、図３では図示した縮尺の関係上、セット側の高耐圧ＭＯＳＦＥＴ７１とリセット側の高耐圧ＭＯＳＦＥＴ７２との距離が短く書かれているが、実際のレイアウトではセット側の高耐圧ＭＯＳＦＥＴ７１とリセット側の高耐圧ＭＯＳＦＥＴ７２のドレイン同士は低抵抗で接続されないようにしている。具体的には、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３間の間隔を数百μｍ以上離して配置されている。これにより、高耐圧ＭＯＳＦＥＴ７１への入力信号が高耐圧ＭＯＳＦＥＴへ、または、高耐圧ＭＯＳＦＥＴ７２への入力信号が高耐圧ＭＯＳＦＥＴへと、それぞれ誤信号として伝達しないようにしている。
【０１２８】
また、ドレイン電極１２０に高電圧（たとえば１２００Ｖ）が印加された際に、ｐ-ウエル領域１０２とｐ-開口部１３１との間のｎ-領域１０１およびｐ-開口部１３１の全てを完全に空乏化させる。こうすることで、本発明の上記構造にしたことによる耐圧特性に悪影響は及ばない。特に、ｐ-開口部１３１については開口下部の両端に形成されたｎ-領域１０１とｐ-開口部１３１との接合面からそれぞれ伸びる空乏層が互いに接することで、ｐ-シリコン基板１００より高い電位で均一な電位勾配となる。
【０１２９】
ドレイン端子およびＵ−ＶＣＣ端子に高電圧（たとえば１２００Ｖ）が印加された際に、ｐ-開口部１３１でブレークダウンしないように、ｐ-開口部１３１周辺には高濃度のｎ+領域を形成しないようにする必要がある。例えば、ｐ-開口部１３１とｎバッファ領域１０４とは２０μｍ以上の間隔を空けて配置される。また、ｐ-開口部１３１の開口幅が広すぎる場合、開口下部が完全に空乏化しなくなり、耐圧が開口下部で制限されてしまう虞があるため、ｐ-開口部１３１の開口幅は１０μｍから２０μｍ程度が望ましい。本発明では、上述のｐ-開口部１３１の条件に加えて、ｐ-開口部１３１が耐圧領域８０内にかからないように形成している。このため、局所的に電界強度の高い領域がなく安定した耐圧特性を得ることができる。
【０１３０】
また、本発明では、レベルシフト回路のレベルシフト抵抗（負荷抵抗１０４ａ，１０４ｂ）として、高耐圧ＭＯＳＦＥＴ７１，７２のｎ-ドリフト領域８１に隣接する耐圧領域８０（ｎ-領域１０１）の拡散抵抗部分を使用している。この場合、パワーデバイスのスイッチング状態によって、ＯＵＴ端子およびＵ−ＶＣＣ端子の電位が低電圧（グランド電位）から高電圧（高電圧電源の高電位）まで変動することで、上記拡散抵抗部分が空乏化の影響を受ける可変抵抗素子となる。
【０１３１】
上記拡散抵抗領域にｎバッファ領域１０４を配置した場合と配置しないｎ-領域１０１のみの場合の負荷抵抗１０４ａ、１０４ｂの電圧依存性について説明する。図６は、実施の形態１，２にかかる高耐圧半導体装置のＵ−ＶＣＣ電位依存性を示す特性図である。図６に示すように、ｎバッファ領域１０４を負荷抵抗領域に形成することで、グランド領域とＵ−ＶＣＣ電位領域（ｎウエル領域２０１）との間に高電圧が印加された際に空乏化によるピンチ抵抗にならないため、電圧依存性が緩やかとなる。
【０１３２】
その結果、Ｕ−ＶＣＣ電位状態によって極端にレベルシフト抵抗（負荷抵抗１０４ａ，１０４ｂ）が大きくなることがないため、入出力伝達遅延時間の電位依存性の少ない安定したレベルシフト回路を構成することができる。
【０１３３】
以上の説明では、ｎ-領域１０１を不純物の拡散により形成した場合を例に説明したが、ｐ-シリコン基板１００上にエピタキシャル成長によりｎ-領域１０１を形成してもよい。この場合、ｎ-領域１０１の不純物濃度は１×１０14／ｃｍ3から１×１０16／ｃｍ3の範囲とすればよい。また、ｎ-領域１０１は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成したｎ-ＳＯＩ層であってもよい。以下の実施の形態３〜５においても同様に、拡散領域からなるｎ-領域１０１をエピタキシャル成長により形成したｎ-領域や、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成したｎ-ＳＯＩ層に置き換えても同様の効果を得ることができる。
【０１３４】
上述した実施の形態１および実施の形態２により得られる効果をまとめると、次の（Ａ）〜（Ｆ）のようになる。（Ａ）レベルシフト回路のレベルシフト用抵抗（負荷抵抗）を、ポリシリコンを使用せずに耐圧領域（高耐圧接合終端領域：ＨＶＪＴ）に形成することができる。このため、負荷抵抗を形成する領域を別途設ける必要がなく、レベルシフト回路部の小面積化が可能となる。これにより、チップ面積の増加を抑えられ、かつ高抵抗ポリシリコン形成工程も不要なので安価となる。
【０１３５】
（Ｂ）高耐圧トランジスタ（高耐圧ＭＯＳＦＥＴ）を耐圧領域と一体化したレイアウト形状にすることができるため、高耐圧ＩＣ（高耐圧半導体装置）の大幅な小面積化を実現することができる。（Ｃ）ｐ-開口部と耐圧領域との間にハイサイド駆動回路の高電位側のピックアップ領域を配置することで、高耐圧トランジスタ（高耐圧ＭＯＳＦＥＴ）の出力容量を低減することができる。その結果、高耐圧トランジスタのゲートにオン信号を入力したときに、出力容量の充放電が早くなるため、ハイサイド駆動回路部の入出力伝達遅延時間を短くすることができる。伝達遅延時間が短くなることで、高耐圧トランジスタを駆動するオンデューティも小さく設定することが可能になる。したがって、許容損失を維持したまま、レベルシフト用の負荷抵抗も小さくすることができる。
【０１３６】
（Ｄ）上記（Ｃ）の効果が得られる結果、レベルシフト回路部での電力損失を抑えつつ、ｄＶ／ｄｔサージ発生時の変位電流と負荷抵抗（レベルシフト抵抗）との両方が小さくなる。このため、負荷抵抗での電圧降下が小さくなり、ｄＶ／ｄｔサージによって誤動作や伝達遅延の増大が発生しにくい駆動回路を実現することができる。
【０１３７】
（Ｅ）レベルシフト抵抗として、第２ピックアップ電極とドレイン電極との間の耐圧領域（ｎ-領域）の表面層を用いることで、次の（１）〜（３）の効果が得られる。（１）負荷抵抗を形成する領域（負荷抵抗素子を形成する領域）を、ハイサイドロジック回路部（論理回路部）を形成する領域に設ける必要がなくなりチップの小型化が可能となる。（２）第２ピックアップ電極とドレイン電極との距離をパラメータとするだけで負荷抵抗の抵抗値を高精度にばらつきを少なく任意に設定することができる。（３）高耐圧ＭＯＳＦＥＴの寄生の接合容量成分を低減（Ｃ２が小さくなる）することができる。
【０１３８】
（Ｆ）高耐圧トランジスタの耐圧特性に悪影響を与えることなく、高耐圧ＭＯＳＦＥＴの寄生の接合容量成分を実使用条件のスイッチング周波数に応じて無効化し、高耐圧ＭＯＳＦＥＴの出力容量を最小化することができる。このため、スイッチング応答速度の速い高耐圧トランジスタおよびレベルシフト回路を提供することができる。
【０１３９】
以上、説明したように、実施の形態１，２によれば、ｐ-開口部を形成し、第２ピックアップ領域とドレイン領域との間の耐圧領域もしくはバッファ領域を負荷抵抗として用いることで、チップの小面積化を実現し、スイッチング時の電力損失およびｄＶ／ｄｔサージに伴う回路誤動作や伝達遅延時間の増大を抑制することができる。これにより、スイッチング応答速度が速いレベルシフト回路を有する高耐圧半導体装置および駆動回路を提供することができる。
【０１４０】
また、実施の形態２によれば、さらに、第２ピックアップ電極とドレイン電極との間の耐圧構造の表面層にｎバッファ領域を設けることで、ｎバッファ領域を主な電流経路として電流が流れる。その結果、負荷抵抗の電位依存性や温度依存性を軽減することができ、所望の電圧範囲において伝達遅延時間の変化が少ない安定したレベルシフト回路動作が可能となる。
【０１４１】
（実施の形態３）
次に、実施の形態３にかかる高耐圧半導体装置の構造について説明する。図７は、この発明の実施の形態３にかかる高耐圧半導体装置５００の要部を示す平面図である。図８は、この発明の実施の形態３にかかる高耐圧半導体装置５００の要部を示す断面図である。図８（ａ）は、図７の切断線Ｅ−Ｅ’における断面構造を示す要部断面図である。図８（ｂ）は、図７の切断線Ｆ−Ｆ’における断面構造を示す要部断面図である。実施の形態３にかかる高耐圧半導体装置５００は、高耐圧ＭＯＳＦＥＴを含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣである。
【０１４２】
図７に示す実施の形態３にかかる高耐圧半導体装置５００が図３に示す実施の形態２にかかる高耐圧半導体装置３００と異なる点は、高耐圧ＭＯＳＦＥＴ７１，７２およびＨＶＪＴ（高耐圧接合終端領域）の耐圧領域８０（ｎ-領域１０１）表面に、ｐオフセット領域１４０を設けたダブルリサーフ構造となっている点である。このｐオフセット領域１４０は、少なくとも、ｐベース領域１０５または第２ピックアップ領域１２２の一方に接続する必要がある。ｐオフセット領域１４０は、ｐベース領域１０５および第２ピックアップ領域１２２の両方に接続されてもよい。ｐオフセット領域１４０を、ｐベース領域１０５および第２ピックアップ領域１２２の両方に接続した方が耐圧を出し易い。
【０１４３】
特に、１２００Ｖ耐圧クラスの高耐圧ＩＣの場合、１５００Ｖ以上の高耐圧化を図る必要がある。通常、耐圧領域８０の表面電界を緩和するために、ｎ-領域１０１表面にｐオフセット領域１４０を形成したダブルリサーフ構造が用いられる。ｐオフセット領域１４０の形成条件は、ｎ+ドレイン領域１０３および第２ピックアップ領域１２２に高電位（例えば１２００Ｖ）が印加された際にｎ-領域１０１とｐオフセット領域１４０との接合面で完全に空乏化するように、ｎ-領域１０１およびｐオフセット領域１４０の不純物濃度を相互に調整して形成する。そのため、ｐオフセット領域１４０の拡散深さＸｊは、ｐオフセット領域１４０を空乏化しやすい１μｍから５μｍの拡散深さが望ましい。
【０１４４】
さらには、ｐオフセット領域１４０を完全空乏化しやすくするために、ｐオフセット領域１４０はｐベース領域１０５またはｐ-開口部１３１のどちらか一方、もしくはｐベース領域１０５およびｐ-開口部１３１の両方に接していることが望ましい。
【０１４５】
実施の形態３のダブルリサーフ構造を採用することにより、シングルリサーフ構造に対して、レベルシフト用の負荷抵抗部分の抵抗値が高くなることや高耐圧ＭＯＳＦＥＴ７１，７２の出力容量Ｃｏｓｓ（接合容量Ｃ１）が大きくなることなどが考えられる。しかし、この実施の形態３にかかる高耐圧ＭＯＳＦＥＴの構造においても、実施の形態１と同様に、高耐圧ＭＯＳＦＥＴのドレイン・グランド間の低出力容量化やレベルシフト抵抗の安定化が図れる。
【０１４６】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
【０１４７】
（実施の形態４）
次に、実施の形態４にかかる高耐圧半導体装置の構造について説明する。図９は、この発明の実施の形態４にかかる高耐圧半導体装置６００の要部を示す平面図である。この実施の形態４にかかる高耐圧半導体装置６００は、高耐圧ＭＯＳＦＥＴを含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣである。
【０１４８】
図１０は、図９のレベルシフト回路における高耐圧ＭＯＳＦＥＴの出力容量の等価回路図である。図９に示す実施の形態４にかかる高耐圧半導体装置６００が図３に示す実施の形態２にかかる高耐圧半導体装置３００と異なる点は、高耐圧ＭＯＳＦＥＴ７１，７２のｎ-ドリフト領域８１に隣接するｎ-領域１０１に対向するｐベース領域１０５にｐ+領域（第１ピックアップ領域）１１３を形成しない領域を選択的に設けることにより寄生の接合容量成分を低減している点である。
【０１４９】
この構造にすることで、図１０のＢ点に示すように、ｐベース領域１０５と耐圧領域８０（ｎ-領域１０１）とのｐｎ接合部から最も近い位置に配置されたｐ+領域１１３までの寄生抵抗成分（以下、第２寄生抵抗成分とする）Ｒｐは、寄生の接合容量成分Ｃ２’と直列に接続した場合と等価となる。
【０１５０】
このとき、第１寄生抵抗成分Ｒｎと第２寄生抵抗成分Ｒｐとの総抵抗値Ｒｎ＋Ｒｐが、Ｒｎ＋Ｒｐ≧（２π×Ｃｎ×ｆｃ）−１を満たすように、第２寄生抵抗成分Ｒｐを設定することで、寄生の接合容量成分Ｃ２’を小さくすることができる。なお、第１寄生抵抗成分Ｒｎは、図９に示すｎ-ドリフト領域８１に隣接したｎ-領域１０１内の寄生抵抗成分である。第２寄生抵抗成分Ｒｐは、図９に示すｐベース領域１０５の、ｐ+領域１１３を形成しない部分の寄生抵抗成分である。Ｃｎは図９に示す寄生の接合容量成分Ｃ２’である。ｆｃはカットオフ周波数である。
【０１５１】
その結果、図５で示した寄生の接合容量成分Ｃ２は、図９に示した寄生の接合容量成分Ｃ２’にまで小さくなる。これにより、高耐圧ＭＯＳＦＥＴ７１，７２の出力容量Ｃｔｏｔａｌは、Ｃｔｏｔａｌ＝Ｃ１＋（２×Ｃ２’）となり、寄生の接合容量成分Ｃ２’を小さくすることができた分だけ図３における実施の形態２にかかる高耐圧ＭＯＳＦＥＴの出力容量よりもさらに小さくすることができる。
【０１５２】
本発明の高耐圧ＭＯＳＦＥＴの出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する、ｎ-領域１０１とｐベース領域１０５とで構成される寄生の接合容量成分Ｃ２’とカットオフ周波数との関係について説明する。本発明の高耐圧ＭＯＳＦＥＴ７１，７２は、例えば、ＨＶＩＣのハイサイド駆動回路と低電圧回路領域との信号のやり取りを行うレベルシフト素子として使用される。液晶パネルのドライバＩＣなどの電源分野の場合においては、スイッチング周波数は１００ｋＨｚから１ＭＨｚ程度の高い発振周波数で使用される。
【０１５３】
一方、図１０における高耐圧ＭＯＳＦＥＴ７１，７２のドレイン端子に電圧を印加したときの寄生の出力容量（Ｃ１＝Ｃｄｓ＋Ｃｄｓｕｂ）は１２００Ｖ耐圧クラスで１０ｐＦ程度となる。この出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する寄生の接合容量成分Ｃ２’は、第２寄生抵抗成分Ｒｐがない場合１ｐＦ程度（高耐圧ＭＯＳＦＥＴの両側にそれぞれ存在する寄生の接合容量成分Ｃ２’で２ｐＦ程度）となる。高耐圧ＭＯＳＦＥＴの両側とは、高耐圧ＭＯＳＦＥＴのチャネル幅方向（環状のｎ-領域１０１に沿った方向）の端部側である。
【０１５４】
そこで、本実施の形態４では、図１０に記載のように、高耐圧ＭＯＳＦＥＴ７１，７２のｎ-ドリフト領域８１に隣接したｎ-領域１０１に対向したｐベース領域１０５の一部にｐ+領域１１３を形成しない領域を設けるものである。この場合、高低圧ＭＯＳＦＥＴの出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する寄生の接合容量成分Ｃ２’と、ｎ-ドリフト領域８１に隣接したｎ-領域１０１内の第１寄生抵抗成分Ｒｎと、ｐベース領域１０５の、ｐ+領域１１３を形成しない部分の第２寄生抵抗成分ＲｐとにおけるＣＲカットオフ周波数は、次式（Ｉ）で算出される。
【０１５５】
ｆｃ＝１／２πＣ（Ｒｎ＋Ｒｐ）・・・・・（Ｉ）
【０１５６】
例えば、高耐圧ＩＣのスイッチング周波数１００ｋＨｚにおいて、高耐圧ＭＯＳＦＥＴに並列に存在する寄生の接合容量成分Ｃ２’を低減するには、高耐圧ＭＯＳＦＥＴ７１，７２がオンまたはオフするライズタイム・フォールタイムの期間で寄生の接合容量成分Ｃ２’を無効化することができればよいことになる。そのため、高耐圧ＭＯＳＦＥＴ７１，７２のライズタイム・フォールタイムをそれぞれ２０ｎｓ程度とした場合、周波数換算としては５０ＭＨｚとなる。また、図１１に示す回路図において、ＯＵＴ端子に入力されるｄＶ／ｄｔサージの期間において高耐圧ＭＯＳＦＥＴの接合容量を低容量化する場合でも、ｄＶ／ｄｔサージの入力されている期間が２０ｎｓであれば、周波数換算で同じく５０ＭＨｚとなる。したがって、上記（Ｉ）式から、第１寄生抵抗成分Ｒｎと第２寄生抵抗成分Ｒｐとの総抵抗値Ｒｎ＋Ｒｐは、下記（ＩＩ）式であらわされる。
【０１５７】
Ｒｎ＋Ｒｐ＝１／（２π×１０-12×５０×１０6）＝３．２ＫΩ・・・（ＩＩ）
【０１５８】
寄生の接合容量成分Ｃ２’（高耐圧ＭＯＳＦＥＴの片側にあたる寄生の接合容量成分）の低容量化を図るためには、第１寄生抵抗成分Ｒｎと第２寄生抵抗成分Ｒｐとの総抵抗値Ｒｎ＋Ｒｐを、Ｒｎ＋Ｒｐ≧（２π×Ｃｎ×ｆｃ）-1とする、すなわち、Ｒｎ＋Ｒｐ＝３．２ＫΩ以上にすればよいことになる。この場合、例えば、第１寄生抵抗成分Ｒｎを２．２ＫΩとすれば、第２寄生抵抗成分Ｒｐを１ｋΩ以上とすればよいことになる。仮に、ｐベース領域１０５の幅を２０μｍとしたとき、ｐベース領域１０５の拡散抵抗のシート抵抗値が０．５ｋΩ／□（ｋΩ／ｓｑｕａｒｅ）であれば、ｐ+領域１１３を形成しないｐベース領域１０５の長さは２シート×２倍（高耐圧ＭＯＳＦＥＴの両側にｐ+領域１１３が配置されているため、２倍の距離が必要）の８０μｍ程度以上の長さを確保できればよい。なお、この距離はレイアウト寸法上、問題なく現実的な値となっている。
【０１５９】
このように、本発明の高耐圧ＭＯＳＦＥＴ７１，７２のｎ-ドリフト領域８１に隣接したｎ-領域１０１に対向するｐベース領域１０５のｐ+領域１１３を局部的に取らない構造にすることで、従来例の高耐圧ＭＯＳＦＥＴの出力容量よりも約１０〜２０％程度、出力容量を低減することができる。
【０１６０】
ｎ-ドリフト領域８１に隣接したｎ-領域１０１に対向するｐベース領域１０５のｐ+領域１１３を局部的に取らない構造とは、ｎ+ソース領域１１４の端部に隣接する領域でＭＯＳＦＥＴ７１，７２のチャネル幅方向で隣接する領域にｐ+領域１１３を設けないことである。また、ｎ+ソース領域１１４に隣接してｐ+領域１１３を設けないことが接合容量Ｃ２’を減少させるために望ましいが、寄生容量Ｃ２’が減少する範囲内であれば、ｎ+ソース領域１１４に近接する領域においてｐ+領域１１３を設けない構成とすることができる。
【０１６１】
また、本実施の形態４では、ｎ+ドレイン領域１０３と第２ピックアップ領域１２２との間を負荷抵抗とする場合を示したが、図１４、１５に示した構成や図１７に示した構成のように浮遊回路領域の耐圧領域の一部にレベルシフト用ＭＯＳＦＥＴを形成する場合であれば適用可能である。
【０１６２】
以上、説明したように、実施の形態４によれば、実施の形態１，２と同様の効果を得ることができる。
【０１６３】
（実施の形態５）
次に、実施の形態５にかかる高耐圧半導体装置の構造について説明する。図１２は、この発明の実施の形態５にかかる高耐圧半導体装置７００の要部を示す平面図である。実施の形態５にかかる高耐圧半導体装置７００は、実施の形態２にかかる高耐圧半導体装置４００の変形例である。
【０１６４】
以上の実施の形態１から実施の形態４では、高耐圧ＭＯＳＦＥＴ７１，７２の両方にそれぞれｐ-開口部１３１を設け、負荷抵抗１０４ａ，１０４ｂまたは、負荷抵抗１０４ｃ，１０４ｄの合成抵抗を使用した例について説明した。しかし、本実施の形態５のように、高耐圧ＭＯＳＦＥＴ７１，７２のそれぞれにあるｐ-開口部１３１を結合して１つのｐ-開口部１３１とした上で、負荷抵抗として負荷抵抗１０４ｂを使用する構造としても同様の効果が得られる。この場合は負荷抵抗領域が合成抵抗とならないため、ｎ+ドレイン領域１０３から第２ピックアップ領域１２２までの距離は半分程度に短くすることができる。
【０１６５】
図１２に示す本実施の形態５にかかる高耐圧半導体装置７００では、図３で示した２つのｐ-開口部１３１の端部間の距離が短い側の端部同士を接続した形で１つのｐ-開口部１３１を形成しているが、２つのｐ-開口部１３１の端部間の距離が長い側の端部同士を接続し、論理回路領域１９を囲むように１つのｐ-開口部１３１を形成してもよい。この場合、図３に記載の負荷抵抗１０４ａを負荷抵抗として使用し、負荷抵抗１０４ｂは形成しない。
【０１６６】
以上、説明したように、実施の形態５によれば、実施の形態１，２と同様の効果を得ることができる。
【０１６７】
以上において本発明では、第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【産業上の利用可能性】
【０１６８】
以上のように、本発明にかかる高耐圧半導体装置は、モータ制御用のインバータのほか、ＰＤＰ、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータ、中小容量の電源機器、ＦＰＤや家電機器などに使用されるパワー半導体装置に有用である。
【符号の説明】
【０１６９】
１，２，７１，７２  高耐圧ＭＯＳＦＥＴ
３，４  負荷抵抗
５，６  定電圧ダイオード
８，９  ＮＯＴ回路
１５  ＲＳフリップフロップ（ＲＳ−ＦＦ，ＲＳラッチ）
１６  ハイサイドドライバ部
１６ａ  ハイサイドロジック回路部
１７，１８  ＩＧＢＴ
１９  論理回路領域
２０  ローサイドドライバ
２１  リセット端子Ｒ
２５  オン信号
２６  オフ信号
３０，３１  ローパスフィルタ回路（ＬＰＦ）
４１，４２  ダイオード
５１，５２  出力容量
６１  制御回路
８０  耐圧領域
８１  ｎ-ドリフト領域
１００  ｐ-シリコン基板
１０１  ｎ-領域
１０２  ｐ-ウエル領域
１０３  ｎ+ドレイン領域
１０４  ｎバッファ領域
１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ  負荷抵抗（レベルシフト抵抗）
１０５  ｐベース領域
１１３  ｐ+領域
１１３ａ  第１ピックアップ領域
１１３ｂ  第１ピックアップ電極
１１４  ｎ+ソース領域
１１５  ゲート電極
１２０  ドレイン電極
１２１  ソース電極
１２２  第２ピックアップ領域（ｎ+領域）
１２２ａ  第２ピックアップ電極
１２２ｂ  第２ピックアップ領域の端部
１３１  ｐ-開口部
１３１ａ  ｐ-開口部の端部
１４０  ｐオフセット領域
１５１  ＬＯＣＯＳ
１５２  層間絶縁膜（シリコン酸化膜）
１５３  パッシベーション膜
２０１  ｎウエル領域
３００，４００，５００，６００  高耐圧半導体装置
ＣＯＭ  共通電位
Ｖｄｃ  主直流電源（正極側）
ＯＵＴ  交流出力端子
Ｅ１，Ｅ２  補助直流電源
Ｖｃｃ１，Ｖｃｃ２  正極ライン
【図１】
2013039135.tif 000003
【図２】
2013039135.tif 000004
【図３】
2013039135.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2013039135.tif 000012
【図１１】
2013039135.tif 000013
【図１２】
2013039135.tif 000014
【図１３】
2013039135.tif 000015
【図１４】
2013039135.tif 000016
【図１５】
2013039135.tif 000017
【図１６】
2013039135.tif 000018
【図１７】
2013039135.tif 000019
【手続補正書】
【提出日】平成25年2月8日(2013.2.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に設けられた第２導電型の半導体領域と、
前記半導体領域の表面層に設けられた論理回路と、
前記半導体領域の外周側に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記半導体領域の外周端から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する絶縁ゲート型電界効果トランジスタと、
前記半導体領域の外周端から前記所定距離離して前記半導体領域の表面層に、前記ドレイン領域と離して設けられた第２導電型ピックアップ領域と、
前記ドレイン領域から、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分を介して前記第２導電型ピックアップ領域の前記ドレイン領域側の一部にわたる部分までの領域と、前記論理回路と、の間に、前記ドレイン領域、前記第２導電型ピックアップ領域および前記論理回路から離れて設けられ、前記半導体領域の表面から前記半導体基板に達する第１導電型の開口部と、
を備え、
前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分からなる負荷抵抗と、
を備えることを特徴とする高耐圧半導体装置。
【請求項２】
前記負荷抵抗は、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分に、前記ドレイン領域および前記第２導電型ピックアップ領域に接するように設けられた、前記半導体領域より不純物濃度が高い第２導電型のバッファ領域であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項３】
前記半導体領域の外周側の表面層に環状に設けられた第１導電型のベース領域と、
前記ベース領域の内部に設けられた第１導電型ピックアップ領域と、をさらに備え、
前記ソース領域は、前記ベース領域の内部に設けられていることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項４】
前記開口部は、前記半導体領域の、前記半導体基板側に対して反対側の表面に、前記半導体基板が露出された領域であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項５】
前記開口部は、前記半導体基板の表面層に選択的に形成された、前記半導体基板より不純物濃度の高い第１導電型拡散領域であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項６】
第１導電型の半導体基板上に設けられた第２導電型の半導体領域と、
前記半導体領域の表面層に設けられた論理回路と、
前記半導体領域の外周側に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記半導体領域の外周端から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する絶縁ゲート型電界効果トランジスタと、
前記半導体領域の外周端から前記所定距離離して前記半導体領域の表面層に、前記ドレイン領域と離して設けられた第２導電型ピックアップ領域と、
前記ドレイン領域から、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分を介して前記第２導電型ピックアップ領域の前記ドレイン領域側の一部にわたる部分までの領域と、前記論理回路と、の間に、前記ドレイン領域、前記第２導電型ピックアップ領域および前記論理回路から離れて設けられ、前記半導体領域の表面から前記半導体基板に達するトレンチと、
前記トレンチ内に埋め込まれた絶縁体と、
を備え、
前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分からなる負荷抵抗と、
を備えることを特徴とする高耐圧半導体装置。
【請求項７】
前記開口部と前記半導体領域とのｐｎ接合、および、前記半導体領域と前記半導体基板とのｐｎ接合でアバランシェブレークダウンする前に、前記ｐｎ接合から前記開口部内に広がる空乏層同士が互いに接する構成であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項８】
前記半導体領域は、前記半導体基板上に形成された第２導電型のエピタキシャル成長層であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項９】
前記半導体領域は、前記論理回路が設けられる第１領域と、該第１領域を囲む第２領域からなり、
前記第１領域が第１拡散領域からなり、前記第２領域が前記第１拡散領域よりも不純物濃度が低い第２拡散領域からなることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項１０】
前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられていることを特徴とする請求項１〜９のいずれか一つに記載の高耐圧半導体装置。
【請求項１１】
前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられており、
前記オフセット領域は、前記ベース領域または前記開口部、もしくはその両方に接していることを特徴とする請求項３に記載の高耐圧半導体装置。
【請求項１２】
高電位側端子が高電圧電源に接続され、低電位側端子が前記高電圧電源の高電位からグランド電位の間の電位を取りうるＯＵＴ端子に接続されたスイッチング素子を駆動する高耐圧半導体装置であって、
第１導電型の半導体基板上に設けられる第２導電型の半導体領域と、前記ＯＵＴ端子を基準とする低電位電源を電源とする前記半導体領域の表面層に設けられた論理回路と、
前記半導体領域の外周側に環状に設けられた第１導電型のベース領域、前記ベース領域の内部に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記ベース領域から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する絶縁ゲート型電界効果トランジスタと、
前記ベース領域から所定距離離して前記半導体領域の表面層に前記ドレイン領域と離して設けられ、前記ＯＵＴ端子を基準とする低電位電源の高電位側に接続される第２導電型ピックアップ領域と、
前記ベース領域の内部に設けられ、グランドを基準とする低電位電源のグランドに接続される第１導電型ピックアップ領域と、
前記ソース領域の、前記絶縁ゲート型電界効果トランジスタのチャネル幅方向に近接した領域に、前記第１導電型ピックアップ領域を形成せず、寄生抵抗成分Ｒｐを設けた領域と、
を備えたことを特徴とする高耐圧半導体装置。
【請求項１３】
前記ドレイン領域と前記ソース領域との間に存在する接合容量Ｃ１、
前記絶縁ゲート型電界効果トランジスタのチャネル幅方向に、前記接合容量Ｃ１に並列に存在する接合容量成分Ｃｎ（Ｆ）、
前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれた部分に隣接する部分の寄生抵抗成分Ｒｎ（Ω）、
前記寄生抵抗成分Ｒｐ（Ω）、
前記絶縁ゲート型電界効果トランジスタのオンする際のライズタイムの逆数、前記絶縁ゲート型電界効果トランジスタのオフする際のフォールタイムの逆数、または、前記ＯＵＴ端子に入力されるｄＶ／ｄｔサージが発生している期間の逆数をｆｃ（Ｈｚ）、
とした場合、
Ｒｐ≧｛１／（２π×Ｃｎ×ｆｃ）｝−Ｒｎを満たすことを特徴とする請求項１２に記載の高耐圧半導体装置。
【請求項１４】
前記接合容量Ｃ１は、前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれたドリフト領域から、前記第１導電型ピックアップ領域までの間に存在し、
前記接合容量成分Ｃｎは、前記半導体領域の、前記ドリフト領域に隣接した部分を介して前記接合容量Ｃ１に並列に存在し、
前記寄生抵抗成分Ｒｎは、前記半導体領域の、前記ドリフト領域以外の部分であって、前記ドレイン領域から、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域と前記半導体領域とのｐｎ接合までの間に形成され、
前記寄生抵抗成分Ｒｐは、前記半導体領域の、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域から前記第１導電型ピックアップ領域までの間に形成されることを特徴とする請求項１３に記載の高耐圧半導体装置。
【手続補正書】
【提出日】平成26年3月11日(2014.3.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に設けられた第２導電型の半導体領域と、
前記半導体領域の表面層に設けられた論理回路と、
前記半導体領域の外周側に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記半導体領域の外周端から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する絶縁ゲート型電界効果トランジスタと、
前記半導体領域の外周端から前記所定距離離して前記半導体領域の表面層に、前記ドレイン領域と離して設けられた第２導電型ピックアップ領域と、
前記ドレイン領域から、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分を介して前記第２導電型ピックアップ領域の前記ドレイン領域側の一部にわたる部分までの領域と、前記論理回路と、の間に、前記ドレイン領域、前記第２導電型ピックアップ領域および前記論理回路から離れて設けられ、前記半導体領域の表面から前記半導体基板に達する第１導電型の開口部と、
を備え、
前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分からなる負荷抵抗と、
を備えることを特徴とする高耐圧半導体装置。
【請求項２】
前記負荷抵抗は、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分に、前記ドレイン領域および前記第２導電型ピックアップ領域に接するように設けられた、前記半導体領域より不純物濃度が高い第２導電型のバッファ領域であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項３】
前記半導体領域の外周側の表面層に環状に設けられた第１導電型のベース領域と、
前記ベース領域の内部に設けられた第１導電型ピックアップ領域と、をさらに備え、
前記ソース領域は、前記ベース領域の内部に設けられていることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項４】
前記開口部は、前記半導体領域の、前記半導体基板側に対して反対側の表面に、前記半導体基板が露出された領域であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項５】
前記開口部は、前記半導体基板の表面層に選択的に形成された、前記半導体基板より不純物濃度の高い第１導電型拡散領域であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項６】
第１導電型の半導体基板上に設けられた第２導電型の半導体領域と、
前記半導体領域の表面層に設けられた論理回路と、
前記半導体領域の外周側に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記半導体領域の外周端から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する絶縁ゲート型電界効果トランジスタと、
前記半導体領域の外周端から前記所定距離離して前記半導体領域の表面層に、前記ドレイン領域と離して設けられた第２導電型ピックアップ領域と、
前記ドレイン領域から、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分を介して前記第２導電型ピックアップ領域の前記ドレイン領域側の一部にわたる部分までの領域と、前記論理回路と、の間に、前記ドレイン領域、前記第２導電型ピックアップ領域および前記論理回路から離れて設けられ、前記半導体領域の表面から前記半導体基板に達するトレンチと、
前記トレンチ内に埋め込まれた絶縁体と、
を備え、
前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分からなる負荷抵抗と、
を備えることを特徴とする高耐圧半導体装置。
【請求項７】
前記開口部と前記半導体領域とのｐｎ接合、および、前記半導体領域と前記半導体基板とのｐｎ接合でアバランシェブレークダウンする前に、前記ｐｎ接合から前記開口部内に広がる空乏層同士が互いに接する構成であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項８】
前記半導体領域は、前記半導体基板上に形成された第２導電型のエピタキシャル成長層であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項９】
前記半導体領域は、前記論理回路が設けられる第１領域と、該第１領域を囲む第２領域からなり、
前記第１領域が第１拡散領域からなり、前記第２領域が前記第１拡散領域よりも不純物濃度が低い第２拡散領域からなることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項１０】
前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられていることを特徴とする請求項１〜９のいずれか一つに記載の高耐圧半導体装置。
【請求項１１】
前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられており、
前記オフセット領域は、前記ベース領域または前記開口部、もしくはその両方に接していることを特徴とする請求項３に記載の高耐圧半導体装置。
【請求項１２】
高電位側端子が高電圧電源に接続され、低電位側端子が前記高電圧電源の高電位からグランド電位の間の電位を取りうるＯＵＴ端子に接続されたスイッチング素子を駆動する高耐圧半導体装置であって、
第１導電型の半導体基板上に設けられる第２導電型の半導体領域と、前記ＯＵＴ端子を基準とする低電位電源を電源とする前記半導体領域の表面層に設けられた論理回路と、
前記半導体領域の外周側に環状に設けられた第１導電型のベース領域、前記ベース領域の内部に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記ベース領域から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する絶縁ゲート型電界効果トランジスタと、
前記ベース領域から所定距離離して前記半導体領域の表面層に前記ドレイン領域と離して設けられ、前記ＯＵＴ端子を基準とする低電位電源の高電位側に接続される第２導電型ピックアップ領域と、
前記ベース領域の内部に設けられ、グランドを基準とする低電位電源のグランドに接続される第１導電型ピックアップ領域と、
前記ソース領域の、前記絶縁ゲート型電界効果トランジスタのチャネル幅方向の端部に近接した領域に、前記第１導電型ピックアップ領域を形成せず、寄生抵抗成分Ｒｐを設けた領域と、
を備えたことを特徴とする高耐圧半導体装置。
【請求項１３】
前記ドレイン領域と前記ソース領域との間に存在する接合容量Ｃ１、
前記絶縁ゲート型電界効果トランジスタのチャネル幅方向に、前記接合容量Ｃ１に並列に存在する接合容量成分Ｃｎ（Ｆ）、
前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれた部分に隣接する部分の寄生抵抗成分Ｒｎ（Ω）、
前記寄生抵抗成分Ｒｐ（Ω）、
前記絶縁ゲート型電界効果トランジスタのオンする際のライズタイムの逆数、前記絶縁ゲート型電界効果トランジスタのオフする際のフォールタイムの逆数、または、前記ＯＵＴ端子に入力されるｄＶ／ｄｔサージが発生している期間の逆数をｆｃ（Ｈｚ）、
とした場合、
Ｒｐ≧｛１／（２π×Ｃｎ×ｆｃ）｝−Ｒｎを満たすことを特徴とする請求項１２に記載の高耐圧半導体装置。
【請求項１４】
前記接合容量Ｃ１は、前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれたドリフト領域から、前記第１導電型ピックアップ領域までの間に存在し、
前記接合容量成分Ｃｎは、前記半導体領域の、前記ドリフト領域に隣接した部分を介して前記接合容量Ｃ１に並列に存在し、
前記寄生抵抗成分Ｒｎは、前記半導体領域の、前記ドリフト領域以外の部分であって、前記ドレイン領域から、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域と前記半導体領域とのｐｎ接合までの間に形成され、
前記寄生抵抗成分Ｒｐは、前記半導体領域の、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域から前記第１導電型ピックアップ領域までの間に形成されることを特徴とする請求項１３に記載の高耐圧半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、レベルシフト回路を有する高耐圧半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）などのパワーデバイスは、モータ制御用のインバータのほか、ＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で利用されている。
【０００３】
従来、このパワーデバイスの駆動および制御には、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路によって行っていた。しかし、近年、ＬＳＩ（大規模集積回路）技術の進歩により、ＡＣ４００Ｖ系の産業用電源などに用いられる１２００Ｖクラスまでの高耐圧ＩＣが実用化されている。
【０００４】
この結果、高耐圧ＩＣとして、パワーデバイスのハイサイドゲートドライバとローサイドゲートドライバとを内蔵したゲートドライバＩＣや、さらには制御回路やパワーデバイスを同一半導体基板上に集積したワンチップインバータＩＣなどが系列化されている。
【０００５】
この高耐圧ＩＣは、実装ボードの部品点数削減によるインバータシステム全体としての小型化や高効率化に貢献している。図１３は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣの回路図である。この回路図は、下記特許文献１の図８にダイオード４１，４２を追加した図である。
【０００６】
図１３において、符号１７，１８は、ＰＷＭインバータの例えば一相分を構成するＩＧＢＴ（出力パワーデバイス）である。これらのＩＧＢＴ１７，１８は、例えばＤＣ４００Ｖの高圧の主直流電源（正極側）Ｖｄｃと、この電源の負極側である共通電位ＣＯＭとの間に直列に接続される。ＯＵＴ端子は、ブリッジ回路の上側アームのＩＧＢＴ１７のエミッタ、同じく下側アームのＩＧＢＴ１８のコレクタとの接続点である。また、ＩＧＢＴ１７とＩＧＢＴ１８とが相補にオン・オフすることによって生成される交流電力の交流出力端子である。
【０００７】
符号Ｅ２は負極が共通電位ＣＯＭに接続された、例えば１５Ｖの低圧の補助直流電源（ドライバ電源ともいう）である。また、符号２０は補助直流電源Ｅ２（Ｖｃｃ２の電源電圧）のもとで動作するドライバ回路であり、下側アームのＩＧＢＴ１８をオン・オフ駆動させる。
【０００８】
その他の回路部分にはブリッジ回路の上側アームのＩＧＢＴ１７を駆動するためのレベルシフト回路およびドライバ回路１６などがある。また、ドライバ回路１６，２０それぞれにオン・オフ信号を入力するための制御回路６１などがある。
【０００９】
高耐圧ＭＯＳＦＥＴ１はセットパルスのオン信号２５により導通する。このオン信号２５は主直流電源の負極側（共通電位ＣＯＭ）を基準とした低電圧電源から電流が供給される制御回路６１（低電位側低耐圧回路）により作られる。この高耐圧ＭＯＳＦＥＴ１は高耐圧ＮチャネルＭＯＳＦＥＴであり、負荷抵抗３の電圧降下を信号としてＩＧＢＴ１７をオンさせる。高耐圧ＭＯＳＦＥＴ２は同じく制御回路６１で作られたリセットパルスのオフ信号２６を入力して導通する。高耐圧ＭＯＳＦＥＴ２は高耐圧ＮチャネルＭＯＳＦＥＴであり、負荷抵抗４の電圧降下を信号としてＩＧＢＴ１７をオフさせる。
【００１０】
ここで、高耐圧ＭＯＳＦＥＴ１，２および負荷抵抗３，４は、通常、回路定数を合わせるためにそれぞれ互いに等しく構成されている。なお、負荷抵抗３，４にそれぞれ並列接続された定電圧ダイオード５，６は、負荷抵抗３，４の過大な電圧降下を制限し、以下で述べるＮＯＴ回路８，９等を保護する役割を持つ。レベルシフト回路のうち、２つの高耐圧ＭＯＳＦＥＴ１，２は共通電位ＣＯＭを基準とした信号を入力する回路部分となる。
【００１１】
一方、破線で囲まれた回路部分は出力用のＩＧＢＴ１７，１８のオン・オフにより共通電位ＣＯＭと、高電圧の主直流電源の電位Ｖｄｃとに交互に追従する交流出力端子ＯＵＴの電位を基準として動作する。なお、破線で囲まれた回路内の符号Ｅ１は、例えば１５Ｖの補助直流電源（ドライバ電源ともいう）であり、ブートストラップ回路におけるブートストラップコンデンサが用いられることが多い。補助直流電源Ｅ１は、正極が正極ラインＶｃｃ１に接続され、負極が交流出力端子ＯＵＴに接続される。
【００１２】
そして、ＮＯＴ回路８，９およびその後段の回路（ローパスフィルタ回路（ＬＰＦとも略記する）３０，３１、ＲＳフリップフロップ（ＲＳラッチ、ＲＳ−ＦＦとも記す）１５、ドライバ１６等からなる）は補助直流電源Ｅ１を電源として動作する。
【００１３】
しかし、負荷抵抗３，４の上端が補助直流電源Ｅ１の正極ラインＶｃｃ１に接続されている高耐圧ＭＯＳＦＥＴ１，２の負荷抵抗回路の電源電圧は、交流出力端子ＯＵＴの電位が共通電位ＣＯＭと主直流電源（正極側）Ｖｄｃとの間で変化する。したがって、この電源電圧はＥ１＋ＶｄｃとＥ１との間で変化することになる。
【００１４】
但し、実際は、ＩＧＢＴ１７，１８にそれぞれ並列に、図示しない還流ダイオードがカソードをコレクタ側として接続されている。また、ＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）などに付随した浮遊インダクタンスの誘導起電力と、回路インダクタンスとＩＧＢＴに流れるｄｉ／ｄｔの積により発生する負電圧ノイズと、により、交流出力端子ＯＵＴの電位が共通電位ＣＯＭの電位に対し数十Ｖ程度の負の値となる場合がある。
【００１５】
次に、このレベルシフト回路の動作を述べる。高耐圧ＭＯＳＦＥＴ１のゲートに印加されたオン信号２５により高耐圧ＭＯＳＦＥＴ１に電流が流れ、負荷抵抗３に電圧降下が発生する。負荷抵抗３の端部の電位がＮＯＴ回路８のしきい値以下になると、ＮＯＴ回路８の出力はＨｉとなる。このＨｉのレベルはＬＰＦ３０を介して、ＲＳラッチ１５のセット端子Ｓに加わる。そうすると、ＲＳラッチ１５の出力ＱはＨｉとなり、ＩＧＢＴ１７はドライバ１６を介してオンされる。同時に（厳密にはアーム間短絡防止のため、オン時点の僅か前の時点に）ＩＧＢＴ１８は制御回路６１からの信号によりドライバ２０を含む外部の回路を介してオフされる。
【００１６】
次に、高耐圧ＭＯＳＦＥＴ２のゲートにオフ信号２６が印加されて高耐圧ＭＯＳＦＥＴ２に電流が流れ、負荷抵抗４に電圧降下が発生する。負荷抵抗４の端部の電位がＮＯＴ回路９のしきい値以下になると、ＮＯＴ回路９の出力はＨｉとなる。このＨｉのレベルはＬＰＦ３１を介して、ＲＳラッチ１５のリセット端子Ｒ２１に加わる。そうすると、ＲＳラッチ１５の出力ＱはＬｏとなり、ＩＧＢＴ１７はドライバ１６を介してオフされる。同時に（厳密にはアーム間短絡防止のため、このオフ時点の僅か後の時点に）ＩＧＢＴ１８は制御回路６１からの信号によりドライバ２０を介してオンされる。
【００１７】
ところで、ＩＧＢＴ１８のオフ、あるいはＩＧＢＴ１７のオンの際には、このスイッチングを起因として、交流出力端子ＯＵＴに生ずる急峻な電位上昇ｄＶ／ｄｔにより、高耐圧ＭＯＳＦＥＴ１，２のソース・ドレイン間容量が充電される。このときの充電電流により、負荷抵抗３，４の端部のノード（高耐圧ＭＯＳＦＥＴ１，２のドレインのノード）に本来入力されるべきオン信号やオフ信号と異なる電圧降下が発生する。そうすると、ＲＳラッチ１５を誤動作させ、ＩＧＢＴ１７を誤ってオンする。その結果、ブリッジ回路のアーム間短絡を引き起こしたり、あるいはＩＧＢＴ１７を不必要にオフしたりする虞がある。
【００１８】
同様な負荷抵抗３，４の異常電圧降下は、ＩＧＢＴ１７，１８のスイッチング以外に外来ノイズによっても発生する可能性がある。ＬＰＦ３０，３１は、このようなＲＳラッチ１５の誤動作を防止するために挿入されている。このＬＰＦ３０，３１はスイッチングや外来ノイズに基づくパルス幅の小さい（高い周波数の）入力信号を異常信号として取り除く役割を持っている。
【００１９】
なお、図１３の回路のように、パルス信号であるオン信号２５およびオフ信号２６を用いてＩＧＢＴ１７をオン・オフ駆動する理由は以下の通りである。ＰＷＭインバータ等の交流出力信号を高速スイッチングするためには、出力用スイッチング素子（高耐圧ＭＯＳＦＥＴ１，２）をオン・オフするキャリア周波数を高めること、すなわち、レベルシフト回路を高速で動かすことが望ましい。また、出力用スイッチング素子をオン・オフするキャリア周波数を高くすることは、フィルタ回路を構成する図示しないコイルを小さくするという効果を奏する。その結果、ＰＣＢ面積を縮小することができ、インバータシステムの小型化が実現できるというメリットがある。
【００２０】
そこで、レベルシフト回路を高速で動かすには、高耐圧ＭＯＳＦＥＴ１，２の接合容量の充電時間を早くすることとレベルシフト抵抗成分を小さくする必要がある。そのためには、レベルシフト回路用の高耐圧ＭＯＳＦＥＴ１，２に比較的大きな電流を流すことが求められる。しかし、特にスイッチングにより電位変動するＯＵＴ端子のノードが高い電位にある場合、この電流による電力損失が増大する。
【００２１】
例えば、主直流電源（正極側）Ｖｄｃの電圧が４００Ｖ、レベルシフト用の負荷抵抗の抵抗値を１ＫΩ、高耐圧ＭＯＳＦＥＴ１，２の最低オン電流（ドレイン飽和電流）を５０ｍＡとした場合について説明する。高耐圧ＭＯＳＦＥＴ１，２のゲートをオンする信号をパルスジェネレータ回路で駆動し、リセット側の高耐圧ＭＯＳＦＥＴ２のオン期間のデューティサイクルが平均１０％である場合、高耐圧ＭＯＳＦＥＴ２の平均損失は約２．０Ｗ程度の値になる。ＩＣの動作周波数にもよるが、一般にＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）に実装する場合、この２．０Ｗという値は、特に高温側の許容損失の規格の面で厳しくなる。
【００２２】
下記特許文献２には、パワーデバイスのハイサイドゲートドライバとレベルシフト回路を内蔵した高耐圧ＩＣについて開示されている。図１４は、従来例の高耐圧ＭＯＳＦＥＴおよびハイサイド駆動回路の要部を示す平面図である。図１５は、図１４の切断線Ｇ−Ｇ’における断面構造を示す断面図である。図１４、図１５は、下記特許文献２の図１、図２において高耐圧ＭＯＳＦＥＴを１つのみ示した図である。
【００２３】
下記特許文献２では、図１４、図１５に示すように、レベルシフト用の高耐圧ＭＯＳＦＥＴを形成するｎウエル領域２０１ａ（紙面左側）と、分離島領域（浮遊電位領域）となるｎウエル領域２０１ｂ（紙面右側）との間に局所的に半導体基板（ｐ-基板２００）が露出された開口部２２１を設けている。開口部２２１を設けることで、高耐圧ＭＯＳＦＥＴのｎドレイン領域２０５と分離島領域（右側のｎウエル領域２０１ｂ）との寄生抵抗Ｒ１を増大させる。この寄生抵抗Ｒ１をｎドレイン領域２０５と分離島領域（右側のｎウエル領域２０１ｂ）に接続した負荷抵抗素子（例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）抵抗ＲL1など）よりも大きい抵抗値に設定し、上記負荷抵抗素子をレベルシフト用抵抗として使用することで安定したレベルシフト回路を実現している。
【００２４】
なお、図１４において高耐圧ＭＯＳＦＥＴは一つしか記載していない。この１入力方式では、高耐圧ＭＯＳＦＥＴが長い期間オン状態となり、高耐圧ＭＯＳＦＥＴのオン期間中にオン電流が流れ続けて、消費電力が大きくなる。
【００２５】
これを回避するために二つの高耐圧ＭＯＳＦＥＴを設ける２入力方式が提案されている。２入力方式は、オン信号・オフ信号をパルス的に伝えることで高耐圧ＭＯＳＦＥＴのオン期間を短縮して、レベルシフタの消費電力を大幅に低減することができるため、通常この方式が用いられることが多い。ここでは単純化して１入力方式に対応するＨＶＩＣについて記載しているが、下記特許文献２には、２入力方式においても１入力方式と同様の方法で１入力方式と同様の効果が得られることが開示されている。
【００２６】
なお、図１４、図１５において、符号２００はｐ-基板、符号２０１ａ，２０１ｂはｎウエル領域、符号２０２はｐ-オフセット領域、符号２０３はｎ領域、符号２０４はｐウエル領域、符号２０５はｎドレイン領域、符号２０６，２１５，２１６はｐ+領域である。図１４に示す符号２１０はｎ+ソース領域であり、図１５に符号２１１，２１２で示す第１，２ｎ+ソース領域である。符号２１３，２１４はｎ+領域、符号２２１は開口部、符号２３１はゲート電極、符号２４１はＣＯＭ電極、符号２４２はドレイン電極、符号２４３は高電位電極、符号２４４は低電位電極、符号２５１は高抵抗領域である。
【００２７】
また、下記特許文献３にもパワーデバイスのハイサイドゲートドライバとレベルシフト回路とを内蔵した高耐圧ＩＣについて開示されている。下記特許文献３では、レベルシフト用の高耐圧ＭＯＳＦＥＴと分離島領域（浮遊電位領域）とを、半導体基板上に絶縁膜を介して形成される高電圧のインターコネクト配線により接続する。そのために、高耐圧ＭＯＳＦＥＴと分離島領域との間に露出させた半導体基板を高電位領域からグランド電位領域まで延びた細いスリット領域として設けて、このスリット領域によって高耐圧ＭＯＳＦＥＴと分離島領域と完全に接合分離している。
【００２８】
高耐圧ＭＯＳＦＥＴと分離島領域とを接続するインターコネクト配線に高電位が印加された際に、高耐圧ＭＯＳＦＥＴから広がる空乏層と分離島領域から広がる空乏層とがつながる。そうすることで、インターコネクト配線下の基板表面が露出された領域の電位を上昇させ、中間電位とすることによって絶縁膜の絶縁破壊を防止している。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特許第３６３５９７５号公報
【特許文献２】特許第３９４１２０６号公報
【特許文献３】特許第３９１７２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
上述したように、図１３において、ＩＧＢＴ１８をオフし、ＩＧＢＴ１７をオンする際には、このスイッチングを起因として、交流出力端子ＯＵＴでは急峻な電位上昇、所謂ｄＶ／ｄｔサージが生じ、交流出力端子ＯＵＴの電位は大きく変動する。また、交流出力端子ＯＵＴの電位変動により、補助直流電源Ｅ１の正極ラインの電位（Ｖｃｃ１）や高耐圧ＭＯＳＦＥＴ１，２のドレイン電位も同様に変動する。
【００３１】
以下に、上述した交流出力端子ＯＵＴの電圧および補助直流電源Ｅ１の電圧の変動により生じる誤動作について説明する。まず、図１３において、高耐圧ＭＯＳＦＥＴ１，２は、ドレイン電位が上昇したときに構成される寄生容量のうち、大きな割合を占める出力容量として、ソース・ドレイン間容量Ｃｄｓとドレイン基板間容量Ｃｄｓｕｂからなる寄生の出力容量５１，５２を有している。交流出力端子ＯＵＴにｄＶ／ｄｔサージが生じると、寄生の出力容量５１，５２を介して、補助直流電源Ｅ１の正極側からｄＶ／ｄｔに応じた過渡電流（変位電流）が流れ、高耐圧ＭＯＳＦＥＴ１，２が見かけ上がオンしたのと同じ状態となる。
【００３２】
その場合、オン信号側の高耐圧ＭＯＳＦＥＴ１とオフ信号側の高耐圧ＭＯＳＦＥＴ２のドレインと接続されるノードに流れる変位電流によって誤信号が生じる。例えば、仮にＩＣの製造プロセスばらつきでオフ信号側の高耐圧ＭＯＳＦＥＴ２の寄生の出力容量５２が高耐圧ＭＯＳＦＥＴ１の出力容量５１に対して１０％程度大きめにばらついた場合を考える。
【００３３】
この場合、寄生の出力容量５２×ｄＶ／ｄｔによる変位電流と負荷抵抗４との積による電圧降下が発生する。負荷抵抗４の端部の電位がＮＯＴ回路９のしきい値以下になると、高耐圧ＭＯＳＦＥＴ２のドレインに接続されるノードはＨｉレベル信号を出力する。このＨｉレベル信号はＬＰＦ３１を介して、ＲＳラッチ１５のリセット端子Ｒ２１が優先され、ＲＳラッチ１５の出力ＱはＬｏとなる。
【００３４】
この結果、ＩＧＢＴ１７はドライバ１６を介してオフされ、誤動作してしまうこととなる。この誤動作について詳しく説明する。まず、ｄＶ／ｄｔサージによる交流出力端子ＯＵＴの電圧および補助直流電源Ｅ１の電圧の変動により、オン信号側にＩ１の変位電流が過渡的に流れ、オフ信号側にはＩ２の変位電流が過渡的に流れる。
【００３５】
図１３では、サージ電流を共通電位ＣＯＭに流すために、ダイオード４１，４２が、それぞれ、オン信号の高耐圧ＭＯＳＦＥＴ１のドレインと交流出力端子ＯＵＴとの間、および、オフ信号の高耐圧ＭＯＳＦＥＴ２のドレインと交流出力端子ＯＵＴとの間に接続されている。
【００３６】
ここで、ｄＶ／ｄｔサージによる変動時にダイオード４１，４２を経由して流れる電流成分は、図１３のｉ１，ｉ２に相当する。これらの負荷抵抗３，４を経由して流れる電流成分は、図１３のｉ１’，ｉ２’に相当する。
【００３７】
このとき高耐圧ＭＯＳＦＥＴ１，２に流れる変位電流は、それぞれ、Ｉ１＝ｉ１＋ｉ１’、Ｉ２＝ｉ２＋ｉ２’で表される。ｄＶ／ｄｔサージによって、交流出力端子ＯＵＴの電位上昇だけでなく、交流出力端子ＯＵＴの電位上昇に伴って補助直流電源Ｅ１の正極ラインＶｃｃ１の電位も上昇する。
【００３８】
このため、ｄＶ／ｄｔサージによる電位の変動直後は、微小な変位電流ｉ１’，ｉ２’がそれぞれの負荷抵抗３，４と高耐圧ＭＯＳＦＥＴ１，２とを介して共通電位ＣＯＭに流れる。微小な変位電流ｉ１’と負荷抵抗３での電圧降下および微小な変位電流ｉ２’と負荷抵抗４での電圧降下が、補助直流電源Ｅ１の正極ラインＶｃｃ１と交流出力端子ＯＵＴとの間の電位差（ここでは１５Ｖとする）以上になる。負荷抵抗３，４両端での電圧降下が交流出力端子ＯＵＴの電位よりも０．６Ｖ以上低くなった場合、上記ダイオード４１，４２が順方向に流れ始める。すなわち、数十ＫＶ／μｓ程度の急峻なｄＶ／ｄｔサージでは、負荷抵抗３，４両端での電圧降下が交流出力端子ＯＵＴの電位よりも０．６Ｖ以上低くなるため、変位電流のほとんどはこのダイオード４１，４２を伝って高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５１，５２を充電する。しかし、数ＫＶ／μｓ程度のｄＶ／ｄｔサージの発生時は、微小な変位電流ｉ１’，ｉ２’が支配的となる。但し、このとき、負荷抵抗３，４と並列に接続してある電圧クランプ用の定電圧ダイオード５，６は動作電圧以下とする。
【００３９】
数十ＫＶ／μｓ程度の急峻なｄＶ／ｄｔサージでの変位電流がダイオード４１，４２を伝って高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５１，５２を充電するときには、負荷抵抗３，４両端での電圧降下は１５．６Ｖ以上になっている。
【００４０】
そのため、ＮＯＴ回路８，９の出力はともにＨｉ信号となり、ＲＳフリップフロップ１５はセット信号とリセット信号とを区別できない。このため、信号として受け付けず誤動作とはならない。
【００４１】
しかし、数ＫＶ／μｓのｄＶ／ｄｔサージでは、微小な変位電流ｉ１’，ｉ２’と負荷抵抗３，４による電圧降下とが、ちょうどＮＯＴ回路８，９のＶｔｈ（しきい値）電圧付近になり、誤信号として伝達してしまう場合がある。
【００４２】
ここで述べたＮＯＴ回路８，９のＶｔｈ（しきい値）電圧は、図示しないＮＭＯＳおよびＰＭＯＳから構成されるＣＭＯＳインバータ回路のＮＭＯＳおよびＰＭＯＳそれぞれの電流駆動能力に起因する。
【００４３】
ＮＭＯＳとＰＭＯＳとの電流駆動能力を等しいと仮定すると、ＮＯＴ回路８，９のＶｔｈ電圧は補助直流電源Ｅ１の正極ラインＶｃｃ１と交流出力端子ＯＵＴとの間の電位差÷２＝７．５（Ｖ）となる。ここで、前述したようにオン信号側およびオフ信号側の寄生の出力容量５１，５２成分が製造ばらつきにより異なるときの、変位電流ｉ１’，ｉ２’をトリガとした誤信号について説明する。
【００４４】
数ＫＶ／μｓのｄＶ／ｄｔサージが交流出力端子ＯＵＴに入ったとき、補助直流電源Ｅ１の正極ラインＶｃｃ１と交流出力端子ＯＵＴとの間での微小な変位電流ｉ１’、ｉ２’はどちらか一方が、１．５ｍＡ（ＮＯＴ回路８、９のしきい値電圧７．５Ｖ÷負荷抵抗５．０ＫΩ）を超える。
【００４５】
そうすると、ＮＯＴ回路８，９のどちらか一方がＨｉ信号として入力されてしまうので、ＲＳラッチ１５の出力Ｑに誤信号が伝達する。このときの誤信号のオン信号側およびオフ信号側の電圧降下の見積もりとしては、例えば、高耐圧ＭＯＳＦＥＴ１の出力容量５１（Ｃｄｓ＋Ｃｄｓｕｂ）の合成容量Ｃｎ１を２ｐＦ、高耐圧ＭＯＳＦＥＴ２の出力容量５２（Ｃｄｓ＋Ｃｄｓｕｂ）の合成容量Ｃｎ２を２．２ｐＦ（製造ばらつきにより１０％増加と仮定）、負荷抵抗３，４をそれぞれ５．０ＫΩとしたとき、０．７ＫＶ／μｓのｄＶ／ｄｔサージが交流出力端子ＯＵＴに入ることになる。そのとき、オン信号側（ｉ１’側）の負荷抵抗３の接続されたノードの電圧降下は、下記（Ｉ’）式となる。
【００４６】
Ｖｓ１＝２×１０-12×（０．７×１０3／（１×１０-6））×５×１０3＝７．０Ｖ・・・（Ｉ’）
【００４７】
一方、オフ信号側（ｉ２’側）の負荷抵抗４の接続されたノードの電圧降下は、下記（ＩＩ’）式となる。
【００４８】
Ｖｒ１＝２．２×１０-12×（０．７×１０3／（１×１０-6））×５×１０3＝７．７Ｖ・・・（ＩＩ’）
【００４９】
このとき、オフ信号側の負荷抵抗４の接続されたノードの電圧降下がＮＯＴ回路９のしきい値電圧Ｖｔｈ＝７．５Ｖを超えるため、ＮＯＴ回路９のみＨｉ信号を誤って出力することになる。
【００５０】
上記誤信号レベルを軽減するため、例えば、レベルシフト用の負荷抵抗３，４の抵抗値を５ＫΩから１ＫΩ程度に小さくすることが考えられるが、次のような問題がある。まず、負荷抵抗５ＫΩを使用した場合の高耐圧ＭＯＳＦＥＴ１，２のオン電流を仮に１０ｍＡの飽和電流に設定していたとする場合、負荷抵抗１ＫΩでは５０ｍＡの飽和電流を流す必要がある。
【００５１】
高耐圧ＭＯＳＦＥＴ１，２の飽和電流を５０ｍＡ流したとき、主直流電源Ｖｄｃの電圧を４００Ｖとし、仮に高耐圧ＭＯＳＦＥＴ１，２のゲートをオンする信号をパルスジェネレータで駆動する。その場合、特にリセット側の高耐圧ＭＯＳＦＥＴ２のオンデューティサイクルが平均１０％であるとする場合、ＩＧＢＴ１７のエミッタ電位が高い状態でのスイッチングとなる。そのため、高耐圧ＭＯＳＦＥＴ２の平均損失は約２．０Ｗ程度にもなり、高耐圧ＩＣを樹脂封止するためのパッケージの許容損失を大幅に超えてしまう。
【００５２】
通常、放熱性を高くしたＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）の熱許容損失は０．８Ｗ程度である。そのため０．８Ｗ以下にするためには、高耐圧ＭＯＳＦＥＴ１，２のオンデューティを４％以下まで短くする必要がある。
【００５３】
しかしながら、高耐圧ＭＯＳＦＥＴ１，２のオンデューティを短くした場合、中小容量の電源機器、ＦＰＤ（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ）や家電機器などのアプリケーションでは、電源システムの小型化のために数百ＫＨｚから数ＭＨｚの高いスイッチング周波数が要求される。
【００５４】
その際、レベルシフト回路の入力容量や出力容量、その後段のバッファ回路（ＮＯＴ回路８，９、ＬＰＦ３０，３１など）およびドライバ１６などの入力容量による遅延時間との関係が問題となり得る。
【００５５】
図１３に示すような一般的なレベルシフト回路と浮遊電位領域とを内蔵した高耐圧ＩＣの場合、負荷抵抗回路からドライバ１６までのターンオン・オフの伝達遅延時間は、１００ｎｓから２００ｎｓ程度となる。
【００５６】
これは、寄生の出力容量５１，５２の充電時間やバッファ回路の寄生容量などの影響によるものである。すなわち、高耐圧ＩＣの発振周波数を１ＭＨｚとした場合、１０％デューティは１００ｎｓのオン期間になるため、１０％デューティ以下のオンデューティおよび９０％以上のオフデューティには設定できないという制約が発生する。
【００５７】
そのため、平均損失を減らすため高耐圧ＭＯＳＦＥＴ１，２のオン・オフデューティを４％以下で駆動しても、伝達遅延時間によってはオン信号が伝わらないという不具合が発生するということになる。
【００５８】
ｄＶ／ｄｔサージに起因した変位電流によって生じる誤信号の信号レベルは、図１３に記載してある高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５１，５２の容量値に大きく依存するものであり、ＮＯＴ回路８，９やＬＰＦ３０，３１、そのほかメタル配線下の浮遊容量等はあまり影響しない。
【００５９】
また、上記誤動作モードのほかに、ｄＶ／ｄｔサージが入力されたとき、オン信号側の高耐圧ＭＯＳＦＥＴ１とオフ信号側の高耐圧ＭＯＳＦＥＴ２との寄生の出力容量５１，５２を充電する期間は次段への伝達信号が伝わらない期間となる。この入力信号とｄＶ／ｄｔサージとが重なる期間にハイサイド駆動回路の入出力伝達遅延時間が増大するという問題もある。
【００６０】
よって、高耐圧ＩＣの許容損失を抑えながら、ｄＶ／ｄｔサージに基づく誤動作や伝達遅延時間の増大を引き起こす変位電流を低減するには、高耐圧ＭＯＳＦＥＴ１，２の出力容量を低減することが非常に効果的である。
【００６１】
図１４、図１５に示したように、上記特許文献２において、高耐圧ＭＯＳＦＥＴのドレイン領域と高耐圧分離島領域とを一体化させる。また、高耐圧ＭＯＳＦＥＴのドレイン領域２０５とハイサイド駆動回路ロジック領域およびＶｃｃ１の電位にあるｎ+領域２１４（後述する図１６の第２ピックアップ領域１２２）との間に、ｐ-基板２００を露出した開口部２２１を設けることが記載されている。上記特許文献２では、開口部２２１によって高耐圧ＭＯＳＦＥＴのドレイン領域２０５とｎ+領域２１４（第２ピックアップ領域１２２）と間の寄生抵抗の高抵抗化は図れるが、次の問題が生じる。
【００６２】
図１６は、従来例の高耐圧ＭＯＳＦＥＴの寄生の出力容量成分を示した平面図である。図１６に示すように、ドリフト領域にあたる、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域２１３とグランド電位領域（ｐ-ウエル領域１０２）との間に、高耐圧ＭＯＳＦＥＴ７１，７２の出力容量Ｃｏｓｓ（接合容量Ｃ１）が形成される。そして、接合容量Ｃ１に並列に形成される寄生の接合容量成分Ｃ２が、耐圧領域８０（ＨＶＪＴ：高耐圧接合終端領域）およびハイサイドのｎウエル領域２０１内に存在する。これによって、高耐圧ＭＯＳＦＥＴ７１の正味の出力容量Ｃｔｏｔａｌは、Ｃｔｏｔａｌ＝Ｃ１＋（２×Ｃ２）となるため、高耐圧ＭＯＳＦＥＴ７１，７２の出力容量Ｃｏｓｓが非常に大きくなってしまうという問題がある。
【００６３】
なお、図１６において符号１５はＲＳフリップフロップ（ＲＳ−ＦＦ，ＲＳラッチ）、符号１６はハイサイドドライバ部、符号１６ａはハイサイドロジック回路部、符号３０，３１はローパスフィルタ回路（ＬＰＦ）、符号７１，７２は高耐圧ＭＯＳＦＥＴである。また、符号１０１はｎ-領域、符号１０２はｐ-ウエル領域、符号１０３はｎ+ドレイン領域、符号１０４はｎバッファ領域、符号１０５はｐベース領域、符号１１３はｐ+領域、符号１１４はｎ+ソース領域、符号１１５はゲート電極、符号１２０はドレイン電極、符号１２２は第２ピックアップ領域（ｎ+領域）、符号１３１はｐ-開口部、符号２０１はｎウエル領域である。
【００６４】
また、上記特許文献３では、高耐圧ＩＣにおけるレベルシフト用の高耐圧ＭＯＳＦＥＴの耐圧構造と高耐圧分離島領域の耐圧構造とを共有化するものについて記載されている。しかし、上記特許文献３では、高耐圧ＭＯＳＦＥＴと分離島領域との間に高電位領域からグランド電位領域まで等電位線に対し垂直に分断された半導体基板を露出させたスリット領域を設けている。そのため、耐圧構造内部のスリット領域で電位勾配が均一化しにくいことや、空乏層の伸びが抑えられることで、局部的に電界集中を引き起こしやすく高耐圧化が困難であるという問題がある。また、上記特許文献３には、高耐圧ＭＯＳＦＥＴの出力容量についても記載されていない。
【００６５】
また、上述の高耐圧ＩＣのレベルシフト回路を構成するためには、レベルシフト用抵抗の形成が不可欠であるが、上記特許文献２，３では、レベルシフト用抵抗としてポリシリコンなどの抵抗素子をハイサイド駆動回路領域内に配置している。そのため、セット信号・リセット信号の２つ入力信号分に相当する負荷抵抗形成領域を確保する必要がある。このことによる高耐圧ＩＣのチップ面積の増加が少なからずあることや、高抵抗ポリシリコン形成工程を追加することによる製造工程の増加も避けられない。
【００６６】
一方、レベルシフト用抵抗としてポリシリコンなどの抵抗素子を用いない場合について説明する。図１７は、従来例の高耐圧ＭＯＳＦＥＴおよびハイサイド駆動回路の要部の別の一例を示す平面図である。レベルシフト用抵抗としてポリシリコンなどの抵抗素子を用いない場合は、図１７に示すように、高耐圧ＭＯＳＦＥＴのドレインとハイサイド駆動回路の高電位側（補助直流電源Ｅ１の正極ライン）Ｖｃｃ１ピックアップ領域との間に位置するＮ型拡散層またはＮ型エピタキシャル層の寄生抵抗領域をレベルシフト用抵抗として使用することが考えられる。
【００６７】
２入力方式において、ｄＶ／ｄｔサージなどによる誤動作を防止するためには、セット側とリセット側とのレベルシフト抵抗および高耐圧ＭＯＳＦＥＴの出力容量がばらつきなく等しいことが理想である。
【００６８】
しかし、図１７に示すように高耐圧ＭＯＳＦＥＴのドレインとハイサイド駆動回路の高電位側Ｖｃｃ１ピックアップ領域との間に位置するＮ型拡散層またはＮ型エピタキシャル層の寄生抵抗領域をレベルシフト用抵抗として使用する場合は、寄生抵抗がハイサイド駆動回路の高電位側Ｖｃｃ１ピックアップ領域を配置する位置によって変化し、レイアウト次第でレベルシフト抵抗の絶対値が変わってしまう。
【００６９】
そのため、２入力方式において、セット側とリセット側のレベルシフト抵抗がばらついてしまう場合、ｄＶ／ｄｔサージがレベルシフト回路に入力されたときにセット側およびリセット側それぞれの高耐圧ＭＯＳＦＥＴのドレインノードの電位変動に差が生じて、次段のロジック回路に誤信号を伝達してしまう可能性がある。
【００７０】
また、高耐圧ＭＯＳＦＥＴのドレインとハイサイド駆動回路の高電位側Ｖｃｃ１ピックアップ領域との間のＮ型拡散層またはＮ型エピタキシャル層は、補助直流電源Ｅ１の正極ラインＶｃｃ１の電位状態（ここでは１５ＶからＶｄｃ電圧分高い４１５Ｖまで変化）によって変化する可変抵抗領域となる。
【００７１】
補助直流電源Ｅ１の正極ラインＶｃｃ１の電位が４１５Ｖと高い状態では、寄生抵抗領域とグランド電位領域との接合部から空乏化することで寄生抵抗値が大きくなり、入出力伝達遅延時間が増大する。この寄生抵抗領域の抵抗値の電位依存性が大きいほど、入出力伝達遅延時間のＵ−ＶＣＣ電圧依存性が大きくなり、結果として高耐圧ＩＣの高周波化ができなくなる。
【００７２】
この発明は、上述した従来技術による問題点を解消するためチップの小面積化を実現し、かつスイッチング時の電力損失およびｄＶ／ｄｔサージに伴う回路誤動作や伝達遅延時間の増大を抑制して、スイッチング応答速度が速いレベルシフト回路を有する高耐圧半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００７３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧半導体装置は、次の特徴を有する。第１導電型の半導体基板上に、第２導電型の半導体領域が設けられている。前記半導体領域の表面層に、論理回路が設けられている。前記半導体領域には、絶縁ゲート型電界効果トランジスタが設けられている。前記絶縁ゲート型電界効果トランジスタは、前記半導体領域の外周側に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記半導体領域の外周端から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する。前記半導体領域の外周端から前記所定距離離して前記半導体領域の表面層に、前記ドレイン領域と離して、第２導電型ピックアップ領域が設けられている。前記ドレイン領域から、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分を介して前記第２導電型ピックアップ領域の前記ドレイン領域側の一部にわたる部分までの領域と、前記論理回路と、の間に、前記ドレイン領域、前記第２導電型ピックアップ領域および前記論理回路から離れて、前記半導体領域の表面から前記半導体基板に達する第１導電型の開口部が設けられている。前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分からなる負荷抵抗が設けられている。
【００７４】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記負荷抵抗は、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分に、前記ドレイン領域および前記第２導電型ピックアップ領域に接するように設けられた、前記半導体領域より不純物濃度が高い第２導電型のバッファ領域であるとよい。
【００７５】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、さらに、前記半導体領域の外周側の表面層に環状に、第１導電型のベース領域が設けられている。前記ベース領域の内部に、第１導電型ピックアップ領域が設けられている。そして、前記ソース領域は、前記ベース領域の内部に設けられた構成にする。
【００７６】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記開口部は、前記半導体領域の、前記半導体基板側に対して反対側の表面に、前記半導体基板が露出された領域であってもよい。また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記開口部は、前記半導体基板の表面層に選択的に形成された、前記半導体基板より不純物濃度の高い第１導電型拡散領域であるとよい。
【００７７】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧半導体装置は、次の特徴を有する。第１導電型の半導体基板上に、第２導電型の半導体領域が設けられている。前記半導体領域の表面層に、論理回路が設けられている。前記半導体領域には、絶縁ゲート型電界効果トランジスタが設けられている。前記絶縁ゲート型電界効果トランジスタは、前記半導体領域の外周側に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記半導体領域の外周端から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する。前記半導体領域の外周端から前記所定距離離して前記半導体領域の表面層に、前記ドレイン領域と離して、第２導電型ピックアップ領域が設けられている。前記ドレイン領域から、前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分を介して前記第２導電型ピックアップ領域の前記ドレイン領域側の一部にわたる部分までの領域と、前記論理回路と、の間に、前記ドレイン領域、前記第２導電型ピックアップ領域および前記論理回路から離れてトレンチが設けられている。前記トレンチは、前記半導体領域の表面から前記半導体基板に達する。前記トレンチ内には、絶縁体が埋め込まれている。前記半導体領域の、前記ドレイン領域と前記第２導電型ピックアップ領域とに挟まれた部分からなる負荷抵抗が設けられている。
【００７８】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記開口部と前記半導体領域とのｐｎ接合、および、前記半導体領域と前記半導体基板とのｐｎ接合でアバランシェブレークダウンする前に、前記ｐｎ接合から前記開口部内に広がる空乏層同士が互いに接する構成であってもよい。
【００７９】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記半導体領域は、前記半導体基板上に形成された第２導電型のエピタキシャル成長層であるとよい。
【００８０】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記半導体領域は、前記論理回路が設けられる第１領域と、該第１領域を囲む第２領域からなり、前記第１領域が第１拡散領域からなり、前記第２領域が前記第１拡散領域よりも不純物濃度が低い第２拡散領域からなる構成とする。
【００８１】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられているとよい。
【００８２】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記半導体領域の内部に、前記論理回路を取り囲むように第１導電型のオフセット領域が設けられており、前記オフセット領域は、前記ベース領域または前記開口部、もしくはその両方に接しているとよい。
【００８３】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧半導体装置は、高電位側端子が高電圧電源に接続され、低電位側端子が前記高電圧電源の高電位からグランド電位の間の電位を取りうるＯＵＴ端子に接続されたスイッチング素子を駆動する高耐圧半導体装置であって、次の特徴を有する。第１導電型の半導体基板上に、第２導電型の半導体領域が設けられている。前記半導体領域には、前記ＯＵＴ端子を基準とする低電位電源を電源とする論理回路が設けられている。また、前記半導体領域には、絶縁ゲート型電界効果トランジスタが配置されている。前記絶縁ゲート型電界効果トランジスタは、前記半導体領域の外周側に環状に設けられた第１導電型のベース領域、前記ベース領域の内部に設けられた第２導電型のソース領域、前記半導体領域上に絶縁膜を介して設けられたゲート電極、および、前記ベース領域から所定距離離して前記半導体領域の表面層に設けられた第２導電型のドレイン領域を有する。前記ベース領域から前記所定距離離して前記ドレイン領域よりも前記半導体領域の表面層に前記ドレイン領域と離して、前記ＯＵＴ端子を基準とする低電位電源の高電位側に接続される第２導電型ピックアップ領域が設けられている。前記ベース領域の内部に、グランドを基準とする低電位電源のグランドに接続される第１導電型ピックアップ領域が設けられている。前記ソース領域の、前記絶縁ゲート型電界効果トランジスタのチャネル幅方向の端部に近接した領域に、前記第１導電型ピックアップ領域を形成せず、寄生抵抗成分Ｒｐを設けた領域が設けられているとよい。
【００８４】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記ドレイン領域と前記ソース領域との間に存在する接合容量Ｃ１、前記絶縁ゲート型電界効果トランジスタのチャネル幅方向に、前記接合容量Ｃ１に並列に存在する接合容量成分Ｃｎ（Ｆ）、前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれた部分に隣接する部分の寄生抵抗成分Ｒｎ（Ω）、前記寄生抵抗成分Ｒｐ（Ω）、前記絶縁ゲート型電界効果トランジスタがオンする際のライズタイムの逆数、前記絶縁ゲート型電界効果トランジスタがオフする際のフォールタイムの逆数、または、前記ＯＵＴ端子に入力されるｄＶ／ｄｔサージが発生している期間の逆数をｆｃ（Ｈｚ）、とした場合、Ｒｐ≧｛１／（２π×Ｃｎ×ｆｃ）｝−Ｒｎを満たす構成とするとよい。
【００８５】
また、この発明にかかる高耐圧半導体装置は、上述した発明において、前記接合容量Ｃ１は、前記半導体領域の、前記ドレイン領域と前記ソース領域とに挟まれたドリフト領域から、前記第１導電型ピックアップ領域までの間に存在する。前記接合容量成分Ｃｎは、前記半導体領域の、前記ドリフト領域に隣接した部分を介して前記接合容量Ｃ１に並列に存在する。前記寄生抵抗成分Ｒｎは、前記半導体領域の、前記ドリフト領域以外の部分であって、前記ドレイン領域から、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域と前記半導体領域とのｐｎ接合までの間に形成される。前記寄生抵抗成分Ｒｐは、前記半導体領域の、前記第１導電型ピックアップ領域を形成しない領域の前記ベース領域から前記第１導電型ピックアップ領域までの間に形成される。
【発明の効果】
【００８６】
本発明にかかる高耐圧半導体装置によれば、絶縁ゲート型電界効果トランジスタのドレイン領域と論理回路領域（第１領域）との間に開口部を形成し、第２導電型ピックアップ領域とドレイン領域との間の半導体領域またはバッファ領域を負荷抵抗として用いることで、チップの小面積化を実現し、かつスイッチング時の電力損失およびｄＶ／ｄｔサージに伴う回路誤動作や伝達遅延時間の増大を抑制して、スイッチング応答速度が速いレベルシフト回路を有する高耐圧半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００８７】
【図１】図１は、この発明の実施の形態１にかかる高耐圧半導体装置の要部を示す平面図である。
【図２】図２は、この発明の実施の形態１にかかる高耐圧半導体装置の要部を示す断面図である。
【図３】図３は、この発明の実施の形態２にかかる高耐圧半導体装置の要部を示す平面図である。
【図４】図４は、この発明の実施の形態２にかかる高耐圧半導体装置の要部を示す断面図である。
【図５】図５は、図３のレベルシフト回路における高耐圧ＭＯＳＦＥＴの出力容量の等価回路図である。
【図６】図６は、実施の形態１，２にかかる高耐圧半導体装置のＵ−ＶＣＣ電位依存性を示す特性図である。
【図７】図７は、この発明の実施の形態３にかかる高耐圧半導体装置の要部を示す平面図である。
【図８】図８は、この発明の実施の形態３にかかる高耐圧半導体装置の要部を示す断面図である。
【図９】図９は、この発明の実施の形態４にかかる高耐圧半導体装置の要部を示す平面図である。
【図１０】図１０は、図９のレベルシフト回路における高耐圧ＭＯＳＦＥＴの出力容量の等価回路図である。
【図１１】図１１は、本発明にかかるレベルシフト回路を内蔵した高耐圧半導体装置の要部を示す回路図である。
【図１２】図１２は、この発明の実施の形態５にかかる高耐圧半導体装置の要部を示す平面図である。
【図１３】図１３は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣの回路図である。
【図１４】図１４は、従来例の高耐圧ＭＯＳＦＥＴおよびハイサイド駆動回路の要部を示す平面図である。
【図１５】図１５は、図１４の切断線Ｇ−Ｇ’における断面構造を示す断面図である。
【図１６】図１６は、従来例の高耐圧ＭＯＳＦＥＴの寄生の出力容量成分を示した平面図である。
【図１７】図１７は、従来例の高耐圧ＭＯＳＦＥＴおよびハイサイド駆動回路の要部の別の一例を示す平面図である。
【発明を実施するための形態】
【００８８】
以下に添付図面を参照して、この発明にかかる高耐圧半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００８９】
また、添付図面に記載の高耐圧半導体装置は模式的なものであり、各層の厚みと平面寸法との関係や、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００９０】
また、以下の実施の形態では、半導体基板としてシリコン（Ｓｉ）基板を用いて説明しているが、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などシリコン以外の半導体基板でも同様に効果を得ることができる。
【００９１】
図１１は、本発明にかかるレベルシフト回路を内蔵した高耐圧半導体装置の要部を示す回路図である。図１１に示すレベルシフト回路を内蔵した高耐圧半導体装置において、高耐圧ＭＯＳＦＥＴ７１，７２の構造以外は、図１３に示す一般的なレベルシフト回路を内蔵した高耐圧ＩＣと同様であるため説明を省略する。
【００９２】
以下、実施の形態１〜５で説明する図１、図３、図７、図９、図１２に示す高耐圧半導体装置３００，４００，５００，６００，７００は、図１１に示すレベルシフト回路を内蔵した高耐圧ＩＣの回路図の点線で囲まれた領域および高耐圧ＭＯＳＦＥＴ７１，７２に対応している。図１１の負荷抵抗（図１の１０４ｃ，１０４ｄ，図３、図７、図９の１０４ａ，１０４ｂ）は、図１３の負荷抵抗３，４に対応している。図１１の負荷抵抗の両端に接続するダイオード５，６および、変位電流Ｉ１を流すダイオード４１、変位電流Ｉ２を流すダイオード４２は、図１、図３では説明が省略されている。
【００９３】
（実施の形態１）
実施の形態１にかかる高耐圧半導体装置の構造について説明する。図１は、この発明の実施の形態１にかかる高耐圧半導体装置３００の要部を示す平面図である。図１に示す実施の形態１にかかる高耐圧半導体装置３００は、高耐圧ＭＯＳＦＥＴ７１，７２を含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣである。
【００９４】
図２は、この発明の実施の形態１にかかる高耐圧半導体装置３００の要部を示す断面図である。図２（ａ）は、図１の切断線Ａ−Ａ’における断面構造を示す要部断面図であり、図２（ｂ）は、図１の切断線Ｂ−Ｂ’ における断面構造を示す要部断面図である。
【００９５】
図１，２に示す高耐圧半導体装置３００は、レベルシフト回路を構成する高耐圧ＭＯＳＦＥＴ７１，７２（図１１の符号７１，７２に相当）、負荷抵抗１０４ｃ，１０４ｄ（図１３の符号３，４に相当）、ハイサイドロジック回路部１６ａ、ハイサイドドライバ部１６などを備えている。ハイサイドロジック回路部（論理回路部）１６ａは、図１１に示すＲＳフリップフロップ１５（ＲＳ−ＦＦ，ＲＳラッチ）とローパスフィルタ回路（ＬＰＦ）３０，３１およびＮＯＴ回路（インバータ回路）８，９で構成され、レベルシフト回路の信号（高耐圧ＭＯＳＦＥＴ７１，７２のドレイン電圧）を受けてハイサイドドライバ部１６（図１１のドライバ１６，２０）への信号を出力する。また、ハイサイドドライバ部１６は主回路を構成する図１１に示すＩＧＢＴ１７へゲート信号を出力する回路である。
【００９６】
高耐圧半導体装置３００は、ｐ-シリコン基板１００上に設けられる環状のｎ-領域１０１と、このｎ-領域１０１の一部の表面層に配置される高耐圧ＭＯＳＦＥＴ７１，７２を備えている。高耐圧ＭＯＳＦＥＴ７１，７２は、それぞれ、ｎ-領域１０１の表面層に設けられたｎ+ドレイン領域１０３を備えている。ｎ+ドレイン領域１０３は、ｎ-領域１０１の表面層（ｐ-シリコン基板１００側に対して反対側の表面層）に選択的に設けられている。
【００９７】
また、ｎ-領域１０１の表面層には、ｎ+ドレイン領域１０３と離れて、かつｎ-領域１０１に接してｎ-領域１０１を囲むようにｐベース領域１０５が設けられている。ｐベース領域１０５の内部には、ｐ+領域１１３およびｎ+ソース領域１１４が選択的に設けられている。
【００９８】
ｎ+ソース領域１１４には、ソース電極１２１が接続される。ソース電極１２１は、ｐ+領域１１３（第１ピックアップ領域１１３ａ）にも接続され、低電位が印加される第１ピックアップ電極１１３ｂとして機能する。ｎ+ドレイン領域１０３には、第１ピックアップ電極１１３ｂに印加される低電位に対して高電位が印加されるドレイン電極１２０が接続される。ｐ-シリコン基板１００上には、さらに、ｎ-領域１０１に囲まれたｎウエル領域２０１と、ｎ-領域１０１を囲むｐ-ウエル領域（グランド電位領域）１０２とが設けられている。
【００９９】
ｎウエル領域２０１には、論理回路領域１９（ハイサイドロジック回路部１６ａとハイサイドドライバ部１６）が配置されている。ｎ+ドレイン領域１０３と論理回路領域１９との間には、ｎ+ドレイン領域１０３および論理回路領域１９から離して、ｐ-開口部１３１が選択的に配置されている。
【０１００】
ｐ-開口部１３１は、ｎ-領域１０１を貫通してｐ-シリコン基板１００に達するｐ-領域であり、ｎ-領域１０１の表面（ｐ-シリコン基板１００側に対して反対側の面）に露出されている。ｐ-開口部１３１は、ｐ-シリコン基板１００にｐ型不純物を拡散して形成されるｐ型拡散領域である。
【０１０１】
また、ｎ-領域１０１の、ｎ+ドレイン領域１０３とｐベース領域１０５との間の領域は、高耐圧ＭＯＳＦＥＴのドリフト領域となる。ｐベース領域１０５の、ｎ-領域１０１とｎ+ソース領域１１４とに挟まれた部分の表面上には、絶縁膜を介してゲート電極１１５が設けられている。ｎ-領域１０１内部には、ｎ型の第２ピックアップ領域１２２が設けられている。第２ピックアップ領域１２２は、ｎ+ドレイン領域１０３から離間して配置される。
【０１０２】
ｐ-開口部１３１は、第２ピックアップ領域１２２およびｎ+ドレイン領域１０３に対向して、第２ピックアップ領域１２２およびｎ+ドレイン領域１０３に平行に選択的に配置される。また、ｐ-開口部１３１は、第２ピックアップ領域１２２の端部１２２ｂがｐ-開口部１３１の端部１３１ａより、ｎ+ドレイン領域１０３側に入り込むように配置されている。すなわち、ｐ-開口部１３１は、第２ピックアップ領域１２２の、ｎ+ドレイン領域１０３側の端部１２２ｂと論理回路領域１９との間に位置するように配置される。
【０１０３】
ｎ-領域１０１の、ｐ-開口部１３１と第１ピックアップ領域１１３ａとに挟まれた部分であって、ｎ+ドレイン領域１０３と第２ピックアップ領域１２２とに挟まれた部分を負荷抵抗１０４ｃ，１０４ｄとして用いることができる。
【０１０４】
また、ソース電極１２１および第１ピックアップ電極１１３ｂに低電位を印加し、ドレイン電極１２０および第２ピックアップ電極１２２ａに高電位をそれぞれ印加した際に、ｐ-開口部１３１とｎ-領域１０１とのｐｎ接合、およびｎ-領域１０１とｐ-シリコン基板１００とのｐｎ接合でアバランシェブレークダウンする前に、ｐ-開口部１３１とｎ-領域１０１とのｐｎ接合からｐ-開口部１３１内に広がる空乏層同士が互いに接するようにｐ-開口部１３１の幅Ｗを設定する。
【０１０５】
また、ｐ-開口部１３１は、図１４に示す開口部２２１のようにｐ-シリコン基板１００がｎ-領域１０１表面（ｐ-シリコン基板１００側に対して反対側の表面）に露出された構成であってもよい。また、図示しないが、ｐ-開口部１３１は、ｐ-シリコン基板１００の表面からｎ-領域１０１を貫通してｐ-シリコン基板１００に達するように形成されたトレンチと、このトレンチ内に埋め込まれた絶縁体とで構成されてもよい。この場合は、トレンチ内に埋め込まれた絶縁体の深さは、当該絶縁体が絶縁破壊しない深さ以上とする。
【０１０６】
また、図２に示すように、ｎ+ドレイン領域１０３とｎ-領域１０１との間に、ｎ+ドレイン領域１０３を包むようにｎ+ドレイン領域１０３よりも不純物濃度が低いｎ型の不純物領域を設けてもよい（ｎ+ドレイン領域１０３を囲む点線で示す部分）。また、第２ピックアップ領域１２２とｎ-領域１０１との間に、第２ピックアップ領域１２２を包むように第２ピックアップ領域１２２よりも不純物濃度が低いｎ型の不純物領域を設けてもよい（第２ピックアップ領域１２２を囲む点線で示す部分）。ｎ+ドレイン領域１０３および第２ピックアップ領域１２２よりも不純物濃度の相対的に低いｎ型の不純物領域を点線で示すように形成することで、高電圧が印加された際に、ｎ+ドレイン領域１０３または第２ピックアップ領域１２２付近の電界を緩和することができる。これにより、高耐圧化や高耐圧ＭＯＳＦＥＴ７１，７２のオン耐圧の改善を図ることができる。なお、ｎ+ドレイン領域１０３とｎ-領域１０１、もしくは第２ピックアップ領域１２２とｎ-領域１０１との間で不純物濃度差がある場合、不純物濃度差の付いた部分での電位分布が密になるため、バッファ層としてｎ+ドレイン領域１０３よりも不純物濃度の相対的に低いｎ型の不純物領域を点線で示すように形成することが望ましい。
【０１０７】
ｎ-領域１０１の、ｐ-開口部１３１とｐ+領域１１３（第１ピックアップ領域１１３ａ）とに挟まれた部分で、ｎ+ドレイン領域１０３と第２ピックアップ領域１２２との間を負荷抵抗１０４ｃ，１０４ｄ（レベルシフト抵抗）として用いることで、次の（１）〜（３）に示すような効果がある。
（１）負荷抵抗１０４ｃ，１０４ｄを形成する領域（負荷抵抗素子を形成する領域）をｎウエル領域２０１（ハイサイドロジック回路部１６ａを形成する領域）に設ける必要がなくなる。
（２）第２ピックアップ電極１２２ａとドレイン電極１２０との距離をパラメータとするだけで負荷抵抗１０４ｃ，１０４ｄの抵抗値を高精度にばらつきを少なく任意に設定することができる。この負荷抵抗１０４ｃ，１０４ｄは、後述する図３、図４に示す実施の形態２にかかる高耐圧半導体装置の負荷抵抗１０４ａ，１０４ｂより大きい。
（３）高耐圧ＭＯＳＦＥＴ７１，７２の寄生の接合容量成分Ｃ２を低減（Ｃ２が小さくなる）することができる。
【０１０８】
また、ソース電極１２１および第１ピックアップ電極１１３ｂに低電位を印加し、ドレイン電極１２０および第２ピックアップ電極１２２ａに高電位をそれぞれ印加した際に、ｐベース領域１０５とｎ-領域１０１とのｐｎ接合およびｐ-ウエル領域１０２とｎ-領域１０１とのｐｎ接合から空乏層が広がる。このように空乏層を広げることで耐圧を確保している。このように耐圧を確保する構造を高耐圧接合終端構造（ＨＶＪＴ）という。本発明では、ｐ-ウエル領域１０２からｎ+ドレイン領域１０３までのｎ-領域１０１およびｐ-ウエル領域１０２から第２ピックアップ領域１２２までのｎ-領域１０１を耐圧領域８０とする。
【０１０９】
（実施の形態２）
次に、実施の形態２にかかる高耐圧半導体装置の構造について説明する。図３は、この発明の実施の形態２にかかる高耐圧半導体装置４００の要部を示す平面図である。この高耐圧半導体装置４００は、高耐圧ＭＯＳＦＥＴ７１，７２を含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣである。図３に示す実施の形態２にかかる高耐圧半導体装置４００が図１に示す実施の形態１にかかる高耐圧半導体装置３００と異なる点は、ｎ+ドレイン領域１０３とｎ型の第２ピックアップ領域１２２とを結び負荷抵抗素子となるｎバッファ領域１０４を耐圧領域８０であるｎ-領域１０１の表面層に形成した点である。ｎ-領域１０１の、ｎ+ドレイン領域１０３とｎ型の第２ピックアップ領域１２２とに挟まれた部分の不純物濃度が高いほど、拡散抵抗の電圧依存性や温度依存性の変化は緩やかとなる。そのため、ｎ+ドレイン領域１０３とｎ型の第２ピックアップ領域１２２との間にｎバッファ領域１０４を設けることで、実施の形態１よりも高耐圧ＭＯＳＦＥＴ７１，７２のＵ−ＶＣＣ電圧の依存性が小さく、温度依存性の小さい安定した負荷抵抗素子とすることができる。
【０１１０】
図４は、この発明の実施の形態２にかかる高耐圧半導体装置４００の要部を示す断面図である。図４（ａ）は、図３の切断線Ｃ−Ｃ’における断面構造を示す要部断面図である。図４（ｂ）は、図３の切断線Ｄ−Ｄ’における断面構造を示す要部断面図であり、図２（ｂ）に示す要部断面図と同じである。
【０１１１】
図５は、図３のレベルシフト回路における高耐圧ＭＯＳＦＥＴの出力容量の等価回路図である。図５中のＲｎは、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３と寄生の接合容量成分Ｃ２との間に存在する分布定数的な抵抗成分である（以下、第１寄生抵抗成分とする）。
【０１１２】
図３に示す実施の形態２にかかる高耐圧ＭＯＳＦＥＴ７１，７２は、それぞれ前述した図１１の高耐圧ＭＯＳＦＥＴ７１または高耐圧ＭＯＳＦＥＴ７２に相当する。高耐圧ＭＯＳＦＥＴ７１を含むレベルシフト回路部は、次の各領域を備えている。ｐ-シリコン基板１００の表面層には、ｎ-領域１０１およびｎウエル領域２０１が設けられている。ｎ-領域１０１は、例えば、リン不純物を表面濃度１×１０15／ｃｍ3から１×１０16／ｃｍ3の範囲でｐ-シリコン基板１００に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにリン不純物を拡散することにより形成される。ｎ-領域１０１の拡散深さＸｊは、例えば７μｍから１０μｍ程度であってもよい。
【０１１３】
ｎウエル領域２０１は、ｎ-領域１０１の外周ラインから平面内側方向に１５０μｍ程度間隔を空けて配置される。また、ｎウエル領域２０１は、例えば、リン不純物を表面濃度１×１０16／ｃｍ3から１×１０18／ｃｍ3の範囲でｐ-シリコン基板１００に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにリン不純物を拡散することにより形成される。ｎウエル領域２０１の拡散深さＸｊは、例えば１０μｍから１５μｍ程度であってもよい。ｎウエル領域２０１はｎ-領域１０１に取り囲まれる。
【０１１４】
また、ｐ-シリコン基板１００の表面層には、他の回路領域との分離領域となりＣＯＭ電位に電気的に接続されるｐ-ウエル領域１０２が設けられている。ｐ-ウエル領域１０２は、例えば、ボロン不純物を表面濃度１×１０15／ｃｍ3から１×１０19／ｃｍ3の範囲でｐ-シリコン基板１００に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにボロン不純物を拡散することにより形成される。ｐ-ウエル領域１０２の拡散深さＸｊは、例えば１０μｍから１３μｍ程度であってもよい。
【０１１５】
ｎ-領域１０１の内部には、ｎ-領域１０１表面からｐ-シリコン基板１００に到達するｐ-開口部１３１が選択的に設けられている。ｐ-開口部１３１は、例えば、ボロン不純物を表面濃度１×１０14／ｃｍ3から１×１０17／ｃｍ3の範囲でｎ-領域１０１に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにボロン不純物を拡散することにより形成される。ｐ-開口部１３１の拡散深さＸｊは、例えば７μｍから１０μｍ程度であってもよい。
【０１１６】
これらｎ-領域１０１、ｎウエル領域２０１、ｐ-ウエル領域１０２、ｐ-開口部１３１は製造工程を共有化するため、１１００℃以上の高温かつ窒素雰囲気の熱処理で所定の拡散深さになるように一括ドライブ（熱拡散）して形成されてもよい。また、ｐ-開口部１３１はｐ型の高不純物拡散で形成せずに、ｎ-領域１０１（紙面左側）とｎウエル領域２０１（紙面右側）とを互いに離して形成し、ｐ-シリコン基板１００の、ｎ-領域１０１とｎウエル領域２０１とに挟まれた部分を表面に露出させて形成してもよい。また、ｐ-開口部１３１は、ｐ-シリコン基板１００にトレンチを形成してそのトレンチ内に絶縁体を埋め込むことにより形成してもよい。
【０１１７】
ｐ-開口部１３１を設けることで、高電位領域であるシフトレジスタが形成されるｎウエル領域２０１とｎ+ドレイン領域１０３との間の抵抗を大きくすることができる。次に、ｎ-領域１０１およびｐ-ウエル領域１０２の境界の表面層に、ｐベース領域１０５が形成される。ｐベース領域１０５は、高耐圧ＭＯＳＦＥＴ７１、７２のチャネル領域として機能する。ｐベース領域１０５は、例えば、ボロン不純物を表面濃度１×１０16／ｃｍ3から１×１０19／ｃｍ3の範囲でｎ-領域１０１およびｐ-ウエル領域１０２に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにボロン不純物を拡散することにより形成される。ｐベース領域１０５の拡散深さＸｊは、例えば、３．０μｍから６μｍ程度であってもよい。
【０１１８】
また、ｎ-領域１０１の表面層には、ｐベース領域１０５と離れてｎバッファ領域１０４が形成される。ｎバッファ領域１０４は、例えば、リン不純物を表面濃度１×１０16／ｃｍ3から１×１０20／ｃｍ3の範囲でｎ-領域１０１に選択的にイオン注入し、その後の熱処理により所定の拡散深さＸｊとなるようにリン不純物を拡散することにより形成される。ｎバッファ領域１０４の拡散深さＸｊは、例えば、０．２μｍから１５μｍ程度であってもよい。
【０１１９】
通常、このｎバッファ領域１０４は、ロジック回路部を構成する１５Ｖ程度の耐圧のＭＯＳＦＥＴのオフセットドレイン層を形成するドライブ工程と一緒に拡散深さが３μｍ程度になるようにドライブ形成される。ｎバッファ領域１０４の拡散深さＸｊが例えば１５μｍと深い場合は、上述のｎウエル領域２０１と同一の拡散工程によって形成してもよい。また、ｎバッファ領域１０４の拡散深さを例えば０．２μｍ程度に浅く形成する場合には、後述するｎ+ソース領域１１４やｎ+ドレイン領域１０３を形成する際のアニール処理によって形成することができる。
【０１２０】
次に、ｐベース領域１０５の内部に、ｐ+領域（第１ピックアップ領域）１１３、および高耐圧ＭＯＳＦＥＴ７１、７２のｎ+ソース領域１１４が形成される。その後、ｎバッファ領域１０４の内部に、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３、および第２ピックアップ領域１２２が形成される。ｐ+領域１１３、ｎ+ソース領域１１４およびｎ+ドレイン領域１０３は、それぞれｐ型不純物、ｎ型不純物およびｎ型不純物を表面濃度が１×１０20／ｃｍ3以上になるようにイオン注入し、その後のアニール処理により所定の拡散深さＸｊとなるようにｐ型不純物およびｎ型不純物を拡散することにより形成される。ｐ+領域１１３、ｎ+ソース領域１１４およびｎ+ドレイン領域１０３の拡散深さＸｊは、例えば０．２〜０．５μｍ前後であってもよい。
【０１２１】
Ｕ−ＶＣＣ電位領域のピックアップ領域として機能する第２ピックアップ領域１２２は、ｎ+ドレイン領域１０３と同一工程でイオン注入およびアニール処理されて形成される。その製造過程の中で、ｐベース領域１０５の、ｎ+ソース領域１１４とｎ-領域１０１とに挟まれた部分の表面上にはゲート酸化膜を介して例えばポリシリコンからなる高耐圧ＭＯＳＦＥＴ７１，７２のゲート電極１１５が形成される。また、ｎ+ドレイン領域１０３と接続される高耐圧ＭＯＳＦＥＴ７１，７２のドレイン電極１２０、ｎ+ソース領域１１４と接続される高耐圧ＭＯＳＦＥＴ７１、７２のソース電極１２１、および第２ピックアップ領域１２２と接続される第２ピックアップ電極１２２ａがアルミニウム系の材料で形成される。
【０１２２】
ゲート電極１１５、ドレイン電極１２０、ソース電極１２１および第２ピックアップ電極１２２ａは、それぞれ層間絶縁膜によって電気的に絶縁されている。この層間絶縁膜として、フィールド酸化膜のＬＯＣＯＳ１５１、ＴＥＯＳ（テトラエトキシシラン）やＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などによる層間絶縁膜（シリコン酸化膜）１５２、プラズマＣＶＤによるシリコン酸化膜およびシリコン窒化膜からなるパッシベーション膜１５３が設けられている。
【０１２３】
本発明では、高耐圧ＭＯＳＦＥＴ７１，７２のドレイン領域１０３と第２ピックアップ領域１２２との間のｎ-領域１０１をレベルシフト用の負荷抵抗とする構成（ｎバッファ領域１０４）にしている。そのため、この負荷抵抗として使用するｎ-領域１０１の総抵抗値を大きくする必要がない。それに対して、上記特許文献２など従来例のレベルシフト回路方式では、負荷抵抗素子としてポリシリコンなどを使用して、この負荷抵抗素子をｎ-領域１０１と並列に設けている。そのため、ｎ-領域１０１の総抵抗値を大きくする必要がある。その結果、第２ピックアップ領域１２２をｎ+ドレイン領域１０３から距離を離して形成しなければならない。したがって、上記特許文献２などの従来例では、高耐圧ＭＯＳＦＥＴ７１，７２のドレイン・ソース間の出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に、寄生の接合容量成分Ｃ２（図１６に図示）が広範囲にわたって形成される。このため、高耐圧ＭＯＳＦＥＴ７１，７２のドレイン・ソース間の出力容量Ｃｏｓｓの総和は、Ｃｏｓｓ＝Ｃ１＋（２×Ｃ２）となり、非常に大きくなってしまう。
【０１２４】
本発明のレベルシフト回路に付随する容量成分を記載した等価回路図を図５に示す。本発明では、ｎバッファ領域１０４をｎ+ドレイン領域１０３から、第２ピックアップ領域１２２まで繋げて配置している。ここでは一例として、本発明の負荷抵抗領域であるｎバッファ領域１０４で形成された負荷抵抗（１０４ａ，１０４ｂの並列合成抵抗）を、室温（例えば２５℃程度）でＵ−ＶＣＣとグランドとの間に１５Ｖの電位差が印加された状態において、５ＫΩの抵抗値になるように第２ピックアップ領域１２２までの距離やｎバッファ領域１０４の幅などを調整して形成している。ここでは、負荷抵抗１０４ａ，１０４ｂとなるｎバッファ領域１０４をそれぞれの幅を５μｍ、長さを１００μｍとしている。ｎバッファ領域１０４の幅とは、ｎウエル領域２０１側からｐ-ウエル領域１０２側にｎバッファ領域１０４を横切る方向である。ｎバッファ領域１０４の長さとは、ｎバッファ領域１０４の幅に直交する方向の長さである。
【０１２５】
このように、本発明では、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３から第２ピックアップ領域１２２までの負荷抵抗を小さく設定している。このため、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３からグランド領域に対する出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する耐圧領域８０であるｎ-領域１０１における接合容量成分のほとんどが、図５に示してある第２ピックアップ領域１２２からグランド領域までの接合容量成分Ｃ３に含まれる。その結果、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３からグランド領域に対する出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する耐圧領域８０であるｎ-領域１０１とグランド領域との間の寄生の接合容量成分Ｃ２を図３に図示した領域にまで小さくすることができる。これにより、本発明における高耐圧ＭＯＳＦＥＴ７１，７２の正味の出力容量Ｃｔｏｔａｌは、Ｃｔｏｔａｌ＝Ｃ１＋（２×Ｃ２）となり、寄生の接合容量成分Ｃ２を小さくすることができた分だけ従来例の図１５に示す高耐圧ＭＯＳＦＥＴの出力容量Ｃｔｏｔａｌよりも小さくなる。このことは次のようにして実現することができる。
【０１２６】
第２ピックアップ領域１２２をｎ+ドレイン領域１０３に近づけて配置する。また、ｐ-開口部１３１をｎ+ドレイン領域１０３から第２ピックアップ領域１２２の方向に並行して延長するように形成する。これにより、ｐ-開口部１３１を回り込んでｎウエル領域２０１付近に存在する接合容量成分Ｃ２の一部が、ｎ+ドレイン領域１０３からグランド領域に対する出力容量Ｃｏｓｓとして入らないようにすることができる。したがって、高耐圧ＭＯＳＦＥＴ７１，７２の正味の出力容量Ｃｔｏｔａｌを数ｐＦ低減することができるため、ｄＶ／ｄｔサージによる高耐圧ＭＯＳＦＥＴ７１，７２のドレインノードの電位の落ち込み量が少なくなり、誤動作しづらい回路を実現することができる。
【０１２７】
また、図３では図示した縮尺の関係上、セット側の高耐圧ＭＯＳＦＥＴ７１とリセット側の高耐圧ＭＯＳＦＥＴ７２との距離が短く書かれているが、実際のレイアウトではセット側の高耐圧ＭＯＳＦＥＴ７１とリセット側の高耐圧ＭＯＳＦＥＴ７２のドレイン同士は低抵抗で接続されないようにしている。具体的には、高耐圧ＭＯＳＦＥＴ７１，７２のｎ+ドレイン領域１０３間の間隔を数百μｍ以上離して配置されている。これにより、高耐圧ＭＯＳＦＥＴ７１への入力信号が高耐圧ＭＯＳＦＥＴ７２へ、または、高耐圧ＭＯＳＦＥＴ７２への入力信号が高耐圧ＭＯＳＦＥＴ７１へと、それぞれ誤信号として伝達しないようにしている。
【０１２８】
また、ドレイン電極１２０に高電圧（たとえば１２００Ｖ）が印加された際に、ｐ-ウエル領域１０２とｐ-開口部１３１との間のｎ-領域１０１およびｐ-開口部１３１の全てを完全に空乏化させる。こうすることで、本発明の上記構造にしたことによる耐圧特性に悪影響は及ばない。特に、ｐ-開口部１３１については開口下部の両端に形成されたｎ-領域１０１とｐ-開口部１３１との接合面からそれぞれ伸びる空乏層が互いに接することで、ｐ-シリコン基板１００より高い電位で均一な電位勾配となる。
【０１２９】
ドレイン端子およびＵ−ＶＣＣ端子に高電圧（たとえば１２００Ｖ）が印加された際に、ｐ-開口部１３１でブレークダウンしないように、ｐ-開口部１３１周辺には高濃度のｎ+領域を形成しないようにする必要がある。例えば、ｐ-開口部１３１とｎバッファ領域１０４とは２０μｍ以上の間隔を空けて配置される。また、ｐ-開口部１３１の開口幅が広すぎる場合、開口下部が完全に空乏化しなくなり、耐圧が開口下部で制限されてしまう虞があるため、ｐ-開口部１３１の開口幅は１０μｍから２０μｍ程度が望ましい。本発明では、上述のｐ-開口部１３１の条件に加えて、ｐ-開口部１３１が耐圧領域８０内にかからないように形成している。このため、局所的に電界強度の高い領域がなく安定した耐圧特性を得ることができる。
【０１３０】
また、本発明では、レベルシフト回路のレベルシフト抵抗（負荷抵抗１０４ａ，１０４ｂ）として、高耐圧ＭＯＳＦＥＴ７１，７２のｎ-ドリフト領域８１に隣接する耐圧領域８０（ｎ-領域１０１）の拡散抵抗部分を使用している。この場合、パワーデバイスのスイッチング状態によって、ＯＵＴ端子およびＵ−ＶＣＣ端子の電位が低電圧（グランド電位）から高電圧（高電圧電源の高電位）まで変動することで、上記拡散抵抗部分が空乏化の影響を受ける可変抵抗素子となる。
【０１３１】
上記拡散抵抗領域にｎバッファ領域１０４を配置した場合と配置しないｎ-領域１０１のみの場合の負荷抵抗１０４ａ、１０４ｂの電圧依存性について説明する。図６は、実施の形態１，２にかかる高耐圧半導体装置のＵ−ＶＣＣ電位依存性を示す特性図である。図６に示すように、ｎバッファ領域１０４を負荷抵抗領域に形成することで、グランド領域とＵ−ＶＣＣ電位領域（ｎウエル領域２０１）との間に高電圧が印加された際に空乏化によるピンチ抵抗にならないため、電圧依存性が緩やかとなる。
【０１３２】
その結果、Ｕ−ＶＣＣ電位状態によって極端にレベルシフト抵抗（負荷抵抗１０４ａ，１０４ｂ）が大きくなることがないため、入出力伝達遅延時間の電位依存性の少ない安定したレベルシフト回路を構成することができる。
【０１３３】
以上の説明では、ｎ-領域１０１を不純物の拡散により形成した場合を例に説明したが、ｐ-シリコン基板１００上にエピタキシャル成長によりｎ-領域１０１を形成してもよい。この場合、ｎ-領域１０１の不純物濃度は１×１０14／ｃｍ3から１×１０16／ｃｍ3の範囲とすればよい。また、ｎ-領域１０１は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成したｎ-ＳＯＩ層であってもよい。以下の実施の形態３〜５においても同様に、拡散領域からなるｎ-領域１０１をエピタキシャル成長により形成したｎ-領域や、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成したｎ-ＳＯＩ層に置き換えても同様の効果を得ることができる。
【０１３４】
上述した実施の形態１および実施の形態２により得られる効果をまとめると、次の（Ａ）〜（Ｆ）のようになる。（Ａ）レベルシフト回路のレベルシフト用抵抗（負荷抵抗）を、ポリシリコンを使用せずに耐圧領域（高耐圧接合終端領域：ＨＶＪＴ）に形成することができる。このため、負荷抵抗を形成する領域を別途設ける必要がなく、レベルシフト回路部の小面積化が可能となる。これにより、チップ面積の増加を抑えられ、かつ高抵抗ポリシリコン形成工程も不要なので安価となる。
【０１３５】
（Ｂ）高耐圧トランジスタ（高耐圧ＭＯＳＦＥＴ）を耐圧領域と一体化したレイアウト形状にすることができるため、高耐圧ＩＣ（高耐圧半導体装置）の大幅な小面積化を実現することができる。（Ｃ）ｐ-開口部と耐圧領域との間にハイサイド駆動回路の高電位側のピックアップ領域を配置することで、高耐圧トランジスタ（高耐圧ＭＯＳＦＥＴ）の出力容量を低減することができる。その結果、高耐圧トランジスタのゲートにオン信号を入力したときに、出力容量の充放電が早くなるため、ハイサイド駆動回路部の入出力伝達遅延時間を短くすることができる。伝達遅延時間が短くなることで、高耐圧トランジスタを駆動するオンデューティも小さく設定することが可能になる。したがって、許容損失を維持したまま、レベルシフト用の負荷抵抗も小さくすることができる。
【０１３６】
（Ｄ）上記（Ｃ）の効果が得られる結果、レベルシフト回路部での電力損失を抑えつつ、ｄＶ／ｄｔサージ発生時の変位電流と負荷抵抗（レベルシフト抵抗）との両方が小さくなる。このため、負荷抵抗での電圧降下が小さくなり、ｄＶ／ｄｔサージによって誤動作や伝達遅延の増大が発生しにくい駆動回路を実現することができる。
【０１３７】
（Ｅ）レベルシフト抵抗として、第２ピックアップ電極とドレイン電極との間の耐圧領域（ｎ-領域）の表面層を用いることで、次の（１）〜（３）の効果が得られる。（１）負荷抵抗を形成する領域（負荷抵抗素子を形成する領域）を、ハイサイドロジック回路部（論理回路部）を形成する領域に設ける必要がなくなりチップの小型化が可能となる。（２）第２ピックアップ電極とドレイン電極との距離をパラメータとするだけで負荷抵抗の抵抗値を高精度にばらつきを少なく任意に設定することができる。（３）高耐圧ＭＯＳＦＥＴの寄生の接合容量成分を低減（Ｃ２が小さくなる）することができる。
【０１３８】
（Ｆ）高耐圧トランジスタの耐圧特性に悪影響を与えることなく、高耐圧ＭＯＳＦＥＴの寄生の接合容量成分を実使用条件のスイッチング周波数に応じて無効化し、高耐圧ＭＯＳＦＥＴの出力容量を最小化することができる。このため、スイッチング応答速度の速い高耐圧トランジスタおよびレベルシフト回路を提供することができる。
【０１３９】
以上、説明したように、実施の形態１，２によれば、ｐ-開口部を形成し、第２ピックアップ領域とドレイン領域との間の耐圧領域もしくはバッファ領域を負荷抵抗として用いることで、チップの小面積化を実現し、スイッチング時の電力損失およびｄＶ／ｄｔサージに伴う回路誤動作や伝達遅延時間の増大を抑制することができる。これにより、スイッチング応答速度が速いレベルシフト回路を有する高耐圧半導体装置および駆動回路を提供することができる。
【０１４０】
また、実施の形態２によれば、さらに、第２ピックアップ電極とドレイン電極との間の耐圧構造の表面層にｎバッファ領域を設けることで、ｎバッファ領域を主な電流経路として電流が流れる。その結果、負荷抵抗の電位依存性や温度依存性を軽減することができ、所望の電圧範囲において伝達遅延時間の変化が少ない安定したレベルシフト回路動作が可能となる。
【０１４１】
（実施の形態３）
次に、実施の形態３にかかる高耐圧半導体装置の構造について説明する。図７は、この発明の実施の形態３にかかる高耐圧半導体装置５００の要部を示す平面図である。図８は、この発明の実施の形態３にかかる高耐圧半導体装置５００の要部を示す断面図である。図８（ａ）は、図７の切断線Ｅ−Ｅ’における断面構造を示す要部断面図である。図８（ｂ）は、図７の切断線Ｆ−Ｆ’における断面構造を示す要部断面図である。実施の形態３にかかる高耐圧半導体装置５００は、高耐圧ＭＯＳＦＥＴを含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣである。
【０１４２】
図７に示す実施の形態３にかかる高耐圧半導体装置５００が図３に示す実施の形態２にかかる高耐圧半導体装置３００と異なる点は、高耐圧ＭＯＳＦＥＴ７１，７２およびＨＶＪＴ（高耐圧接合終端領域）の耐圧領域８０（ｎ-領域１０１）表面に、ｐオフセット領域１４０を設けたダブルリサーフ構造となっている点である。このｐオフセット領域１４０は、少なくとも、ｐベース領域１０５または第２ピックアップ領域１２２の一方に接続する必要がある。ｐオフセット領域１４０は、ｐベース領域１０５および第２ピックアップ領域１２２の両方に接続されてもよい。ｐオフセット領域１４０を、ｐベース領域１０５および第２ピックアップ領域１２２の両方に接続した方が耐圧を出し易い。
【０１４３】
特に、１２００Ｖ耐圧クラスの高耐圧ＩＣの場合、１５００Ｖ以上の高耐圧化を図る必要がある。通常、耐圧領域８０の表面電界を緩和するために、ｎ-領域１０１表面にｐオフセット領域１４０を形成したダブルリサーフ構造が用いられる。ｐオフセット領域１４０の形成条件は、ｎ+ドレイン領域１０３および第２ピックアップ領域１２２に高電位（例えば１２００Ｖ）が印加された際にｎ-領域１０１とｐオフセット領域１４０との接合面で完全に空乏化するように、ｎ-領域１０１およびｐオフセット領域１４０の不純物濃度を相互に調整して形成する。そのため、ｐオフセット領域１４０の拡散深さＸｊは、ｐオフセット領域１４０を空乏化しやすい１μｍから５μｍの拡散深さが望ましい。
【０１４４】
さらには、ｐオフセット領域１４０を完全空乏化しやすくするために、ｐオフセット領域１４０はｐベース領域１０５またはｐ-開口部１３１のどちらか一方、もしくはｐベース領域１０５およびｐ-開口部１３１の両方に接していることが望ましい。
【０１４５】
実施の形態３のダブルリサーフ構造を採用することにより、シングルリサーフ構造に対して、レベルシフト用の負荷抵抗部分の抵抗値が高くなることや高耐圧ＭＯＳＦＥＴ７１，７２の出力容量Ｃｏｓｓ（接合容量Ｃ１）が大きくなることなどが考えられる。しかし、この実施の形態３にかかる高耐圧ＭＯＳＦＥＴの構造においても、実施の形態１と同様に、高耐圧ＭＯＳＦＥＴのドレイン・グランド間の低出力容量化やレベルシフト抵抗の安定化が図れる。
【０１４６】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
【０１４７】
（実施の形態４）
次に、実施の形態４にかかる高耐圧半導体装置の構造について説明する。図９は、この発明の実施の形態４にかかる高耐圧半導体装置６００の要部を示す平面図である。この実施の形態４にかかる高耐圧半導体装置６００は、高耐圧ＭＯＳＦＥＴを含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣである。
【０１４８】
図１０は、図９のレベルシフト回路における高耐圧ＭＯＳＦＥＴの出力容量の等価回路図である。図９に示す実施の形態４にかかる高耐圧半導体装置６００が図３に示す実施の形態２にかかる高耐圧半導体装置３００と異なる点は、高耐圧ＭＯＳＦＥＴ７１，７２のｎ-ドリフト領域８１に隣接するｎ-領域１０１に対向するｐベース領域１０５にｐ+領域（第１ピックアップ領域）１１３を形成しない領域を選択的に設けることにより寄生の接合容量成分を低減している点である。
【０１４９】
この構造にすることで、図１０のＢ点に示すように、ｐベース領域１０５と耐圧領域８０（ｎ-領域１０１）とのｐｎ接合部から最も近い位置に配置されたｐ+領域１１３までの寄生抵抗成分（以下、第２寄生抵抗成分とする）Ｒｐは、寄生の接合容量成分Ｃ２’と直列に接続した場合と等価となる。
【０１５０】
このとき、第１寄生抵抗成分Ｒｎと第２寄生抵抗成分Ｒｐとの総抵抗値Ｒｎ＋Ｒｐが、Ｒｎ＋Ｒｐ≧（２π×Ｃｎ×ｆｃ）−１を満たすように、第２寄生抵抗成分Ｒｐを設定することで、寄生の接合容量成分Ｃ２’を小さくすることができる。なお、第１寄生抵抗成分Ｒｎは、図９に示すｎ-ドリフト領域８１に隣接したｎ-領域１０１内の寄生抵抗成分である。第２寄生抵抗成分Ｒｐは、図９に示すｐベース領域１０５の、ｐ+領域１１３を形成しない部分の寄生抵抗成分である。Ｃｎは図９に示す寄生の接合容量成分Ｃ２’である。ｆｃはカットオフ周波数である。
【０１５１】
その結果、図５で示した寄生の接合容量成分Ｃ２は、図９に示した寄生の接合容量成分Ｃ２’にまで小さくなる。これにより、高耐圧ＭＯＳＦＥＴ７１，７２の出力容量Ｃｔｏｔａｌは、Ｃｔｏｔａｌ＝Ｃ１＋（２×Ｃ２’）となり、寄生の接合容量成分Ｃ２’を小さくすることができた分だけ図３における実施の形態２にかかる高耐圧ＭＯＳＦＥＴの出力容量よりもさらに小さくすることができる。
【０１５２】
本発明の高耐圧ＭＯＳＦＥＴの出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する、ｎ-領域１０１とｐベース領域１０５とで構成される寄生の接合容量成分Ｃ２’とカットオフ周波数との関係について説明する。本発明の高耐圧ＭＯＳＦＥＴ７１，７２は、例えば、ＨＶＩＣのハイサイド駆動回路と低電圧回路領域との信号のやり取りを行うレベルシフト素子として使用される。液晶パネルのドライバＩＣなどの電源分野の場合においては、スイッチング周波数は１００ｋＨｚから１ＭＨｚ程度の高い発振周波数で使用される。
【０１５３】
一方、図１０における高耐圧ＭＯＳＦＥＴ７１，７２のドレイン端子に電圧を印加したときの寄生の出力容量（Ｃ１＝Ｃｄｓ＋Ｃｄｓｕｂ）は１２００Ｖ耐圧クラスで１０ｐＦ程度となる。この出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する寄生の接合容量成分Ｃ２’は、第２寄生抵抗成分Ｒｐがない場合１ｐＦ程度（高耐圧ＭＯＳＦＥＴの両側にそれぞれ存在する寄生の接合容量成分Ｃ２’で２ｐＦ程度）となる。高耐圧ＭＯＳＦＥＴの両側とは、高耐圧ＭＯＳＦＥＴのチャネル幅方向（環状のｎ-領域１０１に沿った方向）の端部側である。
【０１５４】
そこで、本実施の形態４では、図１０に記載のように、高耐圧ＭＯＳＦＥＴ７１，７２のｎ-ドリフト領域８１に隣接したｎ-領域１０１に対向したｐベース領域１０５の一部にｐ+領域１１３を形成しない領域を設けるものである。この場合、高耐圧ＭＯＳＦＥＴの出力容量Ｃｏｓｓ（接合容量Ｃ１）に並列に存在する寄生の接合容量成分Ｃ２’と、ｎ-ドリフト領域８１に隣接したｎ-領域１０１内の第１寄生抵抗成分Ｒｎと、ｐベース領域１０５の、ｐ+領域１１３を形成しない部分の第２寄生抵抗成分ＲｐとにおけるＣＲカットオフ周波数は、次式（Ｉ）で算出される。
【０１５５】
ｆｃ＝１／２πＣ（Ｒｎ＋Ｒｐ）・・・・・（Ｉ）
【０１５６】
例えば、高耐圧ＩＣのスイッチング周波数１００ｋＨｚにおいて、高耐圧ＭＯＳＦＥＴに並列に存在する寄生の接合容量成分Ｃ２’を低減するには、高耐圧ＭＯＳＦＥＴ７１，７２がオンまたはオフするライズタイム・フォールタイムの期間で寄生の接合容量成分Ｃ２’を無効化することができればよいことになる。そのため、高耐圧ＭＯＳＦＥＴ７１，７２のライズタイム・フォールタイムをそれぞれ２０ｎｓ程度とした場合、周波数換算としては５０ＭＨｚとなる。また、図１１に示す回路図において、ＯＵＴ端子に入力されるｄＶ／ｄｔサージの期間において高耐圧ＭＯＳＦＥＴの接合容量を低容量化する場合でも、ｄＶ／ｄｔサージの入力されている期間が２０ｎｓであれば、周波数換算で同じく５０ＭＨｚとなる。したがって、上記（Ｉ）式から、第１寄生抵抗成分Ｒｎと第２寄生抵抗成分Ｒｐとの総抵抗値Ｒｎ＋Ｒｐは、下記（ＩＩ）式であらわされる。
【０１５７】
Ｒｎ＋Ｒｐ＝１／（２π×１０-12×５０×１０6）＝３．２ＫΩ・・・（ＩＩ）
【０１５８】
寄生の接合容量成分Ｃ２’（高耐圧ＭＯＳＦＥＴの片側にあたる寄生の接合容量成分）の低容量化を図るためには、第１寄生抵抗成分Ｒｎと第２寄生抵抗成分Ｒｐとの総抵抗値Ｒｎ＋Ｒｐを、Ｒｎ＋Ｒｐ≧（２π×Ｃｎ×ｆｃ）-1とする、すなわち、Ｒｎ＋Ｒｐ＝３．２ＫΩ以上にすればよいことになる。この場合、例えば、第１寄生抵抗成分Ｒｎを２．２ＫΩとすれば、第２寄生抵抗成分Ｒｐを１ｋΩ以上とすればよいことになる。仮に、ｐベース領域１０５の幅を２０μｍとしたとき、ｐベース領域１０５の拡散抵抗のシート抵抗値が０．５ｋΩ／□（ｋΩ／ｓｑｕａｒｅ）であれば、ｐ+領域１１３を形成しないｐベース領域１０５の長さは２シート×２倍（高耐圧ＭＯＳＦＥＴの両側にｐ+領域１１３が配置されているため、２倍の距離が必要）の８０μｍ程度以上の長さを確保できればよい。なお、この距離はレイアウト寸法上、問題なく現実的な値となっている。
【０１５９】
このように、本発明の高耐圧ＭＯＳＦＥＴ７１，７２のｎ-ドリフト領域８１に隣接したｎ-領域１０１に対向するｐベース領域１０５のｐ+領域１１３を局部的に取らない構造にすることで、従来例の高耐圧ＭＯＳＦＥＴの出力容量よりも約１０〜２０％程度、出力容量を低減することができる。
【０１６０】
ｎ-ドリフト領域８１に隣接したｎ-領域１０１に対向するｐベース領域１０５のｐ+領域１１３を局部的に取らない構造とは、ｎ+ソース領域１１４の端部に隣接する領域でＭＯＳＦＥＴ７１，７２のチャネル幅方向で隣接する領域にｐ+領域１１３を設けないことである。また、ｎ+ソース領域１１４に隣接してｐ+領域１１３を設けないことが接合容量Ｃ２’を減少させるために望ましいが、寄生容量Ｃ２’が減少する範囲内であれば、ｎ+ソース領域１１４に近接する領域においてｐ+領域１１３を設けない構成とすることができる。
【０１６１】
また、本実施の形態４では、ｎ+ドレイン領域１０３と第２ピックアップ領域１２２との間を負荷抵抗とする場合を示したが、図１４、１５に示した構成や図１７に示した構成のように浮遊回路領域の耐圧領域の一部にレベルシフト用ＭＯＳＦＥＴを形成する場合であれば適用可能である。
【０１６２】
以上、説明したように、実施の形態４によれば、実施の形態１，２と同様の効果を得ることができる。
【０１６３】
（実施の形態５）
次に、実施の形態５にかかる高耐圧半導体装置の構造について説明する。図１２は、この発明の実施の形態５にかかる高耐圧半導体装置７００の要部を示す平面図である。実施の形態５にかかる高耐圧半導体装置７００は、実施の形態２にかかる高耐圧半導体装置４００の変形例である。
【０１６４】
以上の実施の形態１から実施の形態４では、高耐圧ＭＯＳＦＥＴ７１，７２の両方にそれぞれｐ-開口部１３１を設け、負荷抵抗１０４ａ，１０４ｂまたは、負荷抵抗１０４ｃ，１０４ｄの合成抵抗を使用した例について説明した。しかし、本実施の形態５のように、高耐圧ＭＯＳＦＥＴ７１，７２のそれぞれにあるｐ-開口部１３１を結合して１つのｐ-開口部１３１とした上で、負荷抵抗として負荷抵抗１０４ｂを使用する構造としても同様の効果が得られる。この場合は負荷抵抗領域が合成抵抗とならないため、ｎ+ドレイン領域１０３から第２ピックアップ領域１２２までの距離は半分程度に短くすることができる。
【０１６５】
図１２に示す本実施の形態５にかかる高耐圧半導体装置７００では、図３で示した２つのｐ-開口部１３１の端部間の距離が短い側の端部同士を接続した形で１つのｐ-開口部１３１を形成しているが、２つのｐ-開口部１３１の端部間の距離が長い側の端部同士を接続し、論理回路領域１９を囲むように１つのｐ-開口部１３１を形成してもよい。この場合、図３に記載の負荷抵抗１０４ａを負荷抵抗として使用し、負荷抵抗１０４ｂは形成しない。
【０１６６】
以上、説明したように、実施の形態５によれば、実施の形態１，２と同様の効果を得ることができる。
【０１６７】
以上において本発明では、第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【産業上の利用可能性】
【０１６８】
以上のように、本発明にかかる高耐圧半導体装置は、モータ制御用のインバータのほか、ＰＤＰ、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータ、中小容量の電源機器、ＦＰＤや家電機器などに使用されるパワー半導体装置に有用である。
【符号の説明】
【０１６９】
１，２，７１，７２  高耐圧ＭＯＳＦＥＴ
３，４  負荷抵抗
５，６  定電圧ダイオード
８，９  ＮＯＴ回路
１５  ＲＳフリップフロップ（ＲＳ−ＦＦ，ＲＳラッチ）
１６  ハイサイドドライバ部
１６ａ  ハイサイドロジック回路部
１７，１８  ＩＧＢＴ
１９  論理回路領域
２０  ローサイドドライバ
２１  リセット端子Ｒ
２５  オン信号
２６  オフ信号
３０，３１  ローパスフィルタ回路（ＬＰＦ）
４１，４２  ダイオード
５１，５２  出力容量
６１  制御回路
８０  耐圧領域
８１  ｎ-ドリフト領域
１００  ｐ-シリコン基板
１０１  ｎ-領域
１０２  ｐ-ウエル領域
１０３  ｎ+ドレイン領域
１０４  ｎバッファ領域
１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ  負荷抵抗（レベルシフト抵抗）
１０５  ｐベース領域
１１３  ｐ+領域
１１３ａ  第１ピックアップ領域
１１３ｂ  第１ピックアップ電極
１１４  ｎ+ソース領域
１１５  ゲート電極
１２０  ドレイン電極
１２１  ソース電極
１２２  第２ピックアップ領域（ｎ+領域）
１２２ａ  第２ピックアップ電極
１２２ｂ  第２ピックアップ領域の端部
１３１  ｐ-開口部
１３１ａ  ｐ-開口部の端部
１４０  ｐオフセット領域
１５１  ＬＯＣＯＳ
１５２  層間絶縁膜（シリコン酸化膜）
１５３  パッシベーション膜
２０１  ｎウエル領域
３００，４００，５００，６００，７００  高耐圧半導体装置
ＣＯＭ  共通電位
Ｖｄｃ  主直流電源（正極側）
ＯＵＴ  交流出力端子
Ｅ１，Ｅ２  補助直流電源
Ｖｃｃ１，Ｖｃｃ２  正極ライン
【国際調査報告】
2013039135.tif 000020
2013039135.tif 000021
2013039135.tif 000022
2013039135.tif 000023