(57)【要約】  ゲート電極５ｃと２次元電子ガスとの間に形成されるゲート容量Ｃ、およびゲート電極５ｃとソース電極７ｃとの間のチャネル抵抗Ｒからなる発振抑圧回路を備えるように構成したので、ＦＥＴプロセスだけで発振抑圧回路を装荷し、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。
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【特許請求の範囲】
【請求項１】
ゲートパッドに接続された第１のゲート電極と、
上記ゲートパッドに接続された第２のゲート電極と、
ドレインパッドに接続されたドレイン電極と、
第１のビアホールを介して接地された第１のソースパッドに接続された第１のソース電極と、
第２のビアホールを介して接地された第２のソースパッドに接続された第２のソース電極と、
上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極からなるＦＥＴセルと、
上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極と、上記第２のゲート電極および上記第２のソース電極とを電気的に分離するアイソレーション注入部と、
上記第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第２のゲート電極と上記第２のソース電極との間のチャネル抵抗からなる発振抑圧回路とを備えたＦＥＴチップ。
【請求項２】
請求項１記載のＦＥＴチップを一つのＦＥＴセルとし、複数のＦＥＴセルを配置したことを特徴とするＦＥＴチップ。
【請求項３】
第２のソース電極は、
隣にソース電極が配置される場合に、両ソース電極を一つの第２のソース電極として共有化することを特徴とする請求項２記載のＦＥＴチップ。
【請求項４】
第１のゲートパッドに接続された第１のゲート電極と、
第１のドレインパッドに接続された第１のドレイン電極と、
ビアホールを介して接地されたソースパッドに接続されたソース電極と、
第２のゲートパッドに接続された第２のゲート電極と、
第２のドレインパッドに接続された第２のドレイン電極と、
上記第１のゲート電極、上記第１のドレイン電極および上記ソース電極からなる第１のＦＥＴセルと、
上記第２のゲート電極、上記第２のドレイン電極および上記ソース電極からなる第２のＦＥＴセルと、
上記第１のドレインパッドの上記第２のドレインパッド側に設けられた第１の電極と、
上記第２のドレインパッドの上記第１のドレインパッド側に設けられた第２の電極と、
上記第１の電極の下層に設けられた第１のイオン注入部と、
上記第２の電極の下層に設けられた第２のイオン注入部と、
上記第１のイオン注入部と上記第２のイオン注入部との間のチャネル抵抗からなる発振抑圧回路とを備えたＦＥＴチップ。
【請求項５】
第１のゲートパッドに接続された第１のゲート電極と、
上記第１のゲートパッドに接続された第２のゲート電極と、
第１のドレインパッドに接続された第１のドレイン電極と、
第１のビアホールを介して接地された第１のソースパッドに接続された第１のソース電極と、
第２のビアホールを介して接地された第２のソースパッドに接続された第２のソース電極と、
第２のゲートパッドに接続された第３のゲート電極と、
上記第２のゲートパッドに接続された第４のゲート電極と、
第２のドレインパッドに接続された第２のドレイン電極と、
第３のビアホールを介して接地された第３のソースパッドに接続された第３のソース電極と、
第４のビアホールを介して接地された第４のソースパッドに接続された第４のソース電極と、
上記第１のゲート電極、上記第１のドレイン電極および上記第１のソース電極からなる第１のＦＥＴセルと、
上記第３のゲート電極、上記第２のドレイン電極および上記第３のソース電極からなる第２のＦＥＴセルと、
上記第１のゲート電極、上記第１のドレイン電極および上記第１のソース電極と、上記第２のゲート電極および上記第２のソース電極とを電気的に分離する第１のアイソレーション注入部と、
上記第３のゲート電極、上記第２のドレイン電極および上記第３のソース電極と、上記第４のゲート電極および上記第４のソース電極とを電気的に分離する第２のアイソレーション注入部と、
上記第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第２のゲート電極と上記第２のソース電極との間のチャネル抵抗からなる第１の発振抑圧回路と、
上記第４のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第４のゲート電極と上記第４のソース電極との間のチャネル抵抗からなる第２の発振抑圧回路と、
上記第１のドレインパッドの上記第２のドレインパッド側に設けられた第１の電極と、
上記第２のドレインパッドの上記第１のドレインパッド側に設けられた第２の電極と、
上記第１の電極の下層に設けられた第１のイオン注入部と、
上記第２の電極の下層に設けられた第２のイオン注入部と、
上記第１のイオン注入部と上記第２のイオン注入部との間のチャネル抵抗からなる第３の発振抑圧回路とを備えたＦＥＴチップ。
【請求項６】
第２のソース電極は、
隣にソース電極が配置される場合に、両ソース電極を一つの第２のソース電極として共有化し、
第４のソース電極は、
隣にソース電極が配置される場合に、両ソース電極を一つの第４のソース電極として共有化することを特徴とする請求項５記載のＦＥＴチップ。
【請求項７】
ゲートパッドに接続された第１のゲート電極と、
上記ゲートパッドに接続された第２のゲート電極と、
ドレインパッドに接続されたドレイン電極と、
ビアホールを介して接地されたソースパッドに接続された第１のソース電極と、
上記ドレインパッドに接続された第２のソース電極と、
上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極からなるＦＥＴセルと、
上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極と、上記第２のゲート電極および上記第２のソース電極とを電気的に分離するアイソレーション注入部と、
上記第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第２のゲート電極と上記第２のソース電極との間のチャネル抵抗からなる発振抑圧回路とを備えたＦＥＴチップ。
【請求項８】
第２のソース電極は、
第２のソースパッドに代えて第１のドレインパッドに接続され、
第４のソース電極は、
第４のソースパッドに代えて第２のドレインパッドに接続されたことを特徴とする請求項５記載のＦＥＴチップ。
【請求項９】
第２のゲート電極は、
第１のゲートパッドに代えて第３のゲートパッドに接続され、
第４のゲート電極は、
第２のゲートパッドに代えて第４のゲートパッドに接続され、
誘電体基板上に形成された略Ｌ字状の第１の線路パターンと、
上記誘電体基板上に形成された略Ｌ字状の第２の線路パターンと、
上記第１のゲートパッドと上記第１の線路パターンの折れ曲がり部とを接続する第１のワイヤと、
上記第３のゲートパッドと上記第１の線路パターンの端部とを接続する第２のワイヤと、
上記第２のゲートパッドと上記第２の線路パターンの折れ曲がり部とを接続する第３のワイヤと、
上記第４のゲートパッドと上記第２の線路パターンの端部とを接続する第４のワイヤとを備えたことを特徴とする請求項５記載のＦＥＴチップ。
【請求項１０】
第２のゲート電極は、
第１のゲートパッドに代えて第３のゲートパッドに接続され、
第４のゲート電極は、
第２のゲートパッドに代えて第４のゲートパッドに接続され、
誘電体基板上に形成された略Ｔ字状の第１の線路パターンと、
上記誘電体基板上に形成された略Ｔ字状の第２の線路パターンと、
上記第１のゲートパッドと上記第１の線路パターンの交差部とを接続する第１のワイヤと、
上記第３のゲートパッドと上記第１の線路パターンの端部とを接続する第２のワイヤと、
上記第２のゲートパッドと上記第２の線路パターンの交差部とを接続する第３のワイヤと、
上記第４のゲートパッドと上記第２の線路パターンの端部とを接続する第４のワイヤとを備えたことを特徴とする請求項５記載のＦＥＴチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主として、ＶＨＦ帯、ＵＨＦ帯、マイクロ波帯、およびミリ波帯で使用されるＦＥＴチップに関する。
【背景技術】
【０００２】
通常の高出力増幅器においては、高出力を得るため、図２１に示すように、ＦＥＴ（Field Effect Transistor）を並列合成して使用する（例えば、下記特許文献１参照）。
その場合、図２１の矢印に示すような、ループ発振を生じることがある。
これを抑圧するために、アイソレーション抵抗Ｒ（図２１中央部分）が用いられる。
しかし、高出力を得るために、ＦＥＴのチップを大きくした場合、最も外側のＦＥＴセルからアイソレーション抵抗Ｒまでの距離が長くなるため、発振を抑圧しにくくなる。【０００３】
この対策として、図２２に示すように、最も外側のＦＥＴセルにＲＣ回路を装荷することで、ＦＥＴの安定化を向上させる方法が用いられていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３２３７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来技術のように、最も外側のＦＥＴセルにＲＣ回路を装荷する構成は、発振を抑圧するのに効果的である。
しかし、ＲＣ回路を実装するためには、図２３に示すように、ＦＥＴチップをＭＭＩＣ化（Monolithic-Microwave-Integrated-Circuits）しなければならず、プロセス工程が増え、コストが増加する課題があった。【０００６】
本発明は、上記のような課題を解決するためになされたもので、コストを増加させずに発振を抑圧するＦＥＴチップを得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明のＦＥＴチップは、ゲートパッドに接続された第１のゲート電極と、ゲートパッドに接続された第２のゲート電極と、ドレインパッドに接続されたドレイン電極と、第１のビアホールを介して接地された第１のソースパッドに接続された第１のソース電極と、第２のビアホールを介して接地された第２のソースパッドに接続された第２のソース電極と、第１のゲート電極、ドレイン電極および第１のソース電極からなるＦＥＴセルと、第１のゲート電極、ドレイン電極および第１のソース電極と、第２のゲート電極および第２のソース電極とを電気的に分離するアイソレーション注入部と、第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および第２のゲート電極と第２のソース電極との間のチャネル抵抗からなる発振抑圧回路とを備えたものである。
【発明の効果】
【０００８】
本発明によれば、ＦＥＴプロセスだけで発振抑圧回路を装荷し、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。
なお、アイソレーション注入部により、第１のゲート電極、ドレイン電極および第１のソース電極と、第２のゲート電極および第２のソース電極との間で電流が流れることなく、不要なゲート容量やチャネル抵抗の発生を抑え、ＦＥＴの安定化を図ることができる効果がある。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１によるＦＥＴチップを示すレイアウト図である。
【図２】ＦＥＴチップを示す断面図である。
【図３】ＦＥＴチップの等価回路図である。
【図４】本発明の実施の形態２によるＦＥＴチップを示すレイアウト図である。
【図５】ＦＥＴチップの等価回路図である。
【図６】本発明の実施の形態３によるＦＥＴチップを示すレイアウト図である。
【図７】本発明の実施の形態４によるＦＥＴチップを示すレイアウト図である。
【図８】ＦＥＴチップを示す断面図である。
【図９】ＦＥＴチップの等価回路図である。
【図１０】本発明の実施の形態５によるＦＥＴチップを示すレイアウト図である。
【図１１】ＦＥＴチップの等価回路図である。
【図１２】本発明の実施の形態６によるＦＥＴチップを示すレイアウト図である。
【図１３】本発明の実施の形態７によるＦＥＴチップを示すレイアウト図である。
【図１４】ＦＥＴチップの等価回路図である。
【図１５】本発明の実施の形態８によるＦＥＴチップを示すレイアウト図である。
【図１６】ＦＥＴチップの等価回路図である。
【図１７】本発明の実施の形態９によるＦＥＴチップを示すレイアウト図である。
【図１８】ＦＥＴチップの等価回路図である。
【図１９】本発明の実施の形態１０によるＦＥＴチップを示すレイアウト図である。
【図２０】ＦＥＴチップの等価回路図である。
【図２１】従来技術のＦＥＴチップおよび合成回路を示す説明図である。
【図２２】従来技術のＦＥＴチップおよび合成回路を示す説明図である。
【図２３】従来技術のＭＭＩＣ技術を用いたＦＥＴチップを示す説明図である。
【発明を実施するための形態】
【００１０】
以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は本発明の実施の形態１によるＦＥＴチップのレイアウト図である。
図１において、ゲートパッド１ａには、ゲート電極５ａ〜５ｃが接続される。
ドレインパッド２ａには、ドレイン電極６ａが接続される。
ソースパッド３ａ，３ｂには、ソース電極７ａ，７ｂが接続され、ソースパッド３ｃには、ソース電極７ｃが接続される。
ソースパッド３ａ〜３ｃは、ビアホール４ａ〜４ｃを介して接地される。
ゲート電極５ａ，５ｂ、ドレイン電極６ａおよびソース電極７ａ，７ｂにより、一つのＦＥＴセルが構成される。
アイソレーション注入部８ａは、ゲート電極５ａ，５ｂ、ドレイン電極６ａおよびソース電極７ａ，７ｂと、ゲート電極５ｃおよびソース電極７ｃとを電気的に分離する。
アイソレーション注入部８ａは、例えば、水素、ヘリウム、窒素を、イオン注入することにより、素子分離を行う。
【００１１】
図２に、図１の矢印方向から見たデバイスの断面図を示す。
ゲート電極５ｃとソース電極７ａとの間は、アイソレーション注入部８ａにより電気的に分離されているため、ドレイン電極６ａ、ゲート電極５ａ、ソース電極７ａと、ゲート電極５ｃ、ソース電極７ｃとは、電気的に分離している。
また、ゲート電極５ｃと２次元電子ガスとの間にゲート容量Ｃが形成される。
さらに、ゲート電極５ｃとソース電極７ｃとの間にチャネル抵抗Ｒが形成される。
これらゲート容量Ｃおよびチャネル抵抗ＲからなるＲＣ回路により、発振抑圧回路を構成する。
なお、ＦＥＴチップの内部は、例えば、ＡｌＧａＮとＧａＮを用いる。
【００１２】
図３に、本ＦＥＴチップの等価回路図を示す。
図１では、一つのＦＥＴセルに相当する構成のみ示したが、各電極をフィンガー方向に直交する方向に複数配置し、４つのＦＥＴセルを構成すれば、図３のようになる。
その場合、図３に示すように、ＲＣ回路が最も外側のＦＥＴに装荷される。
【００１３】
次に動作について説明する。
図２１に示したように、本ＦＥＴチップに合成回路を付加して使用する場合、外側のＦＥＴセルは、アイソレーション抵抗Ｒまでの距離が遠いため、ループ発振が生じる可能性がある。
本実施の形態１では、外側のＦＥＴにＲＣ回路が装荷され、チャネル抵抗Ｒで電力が消費されるため、発振に関するループ利得を低減でき、ループ発振を抑圧する。
これにより、ＦＥＴチップの不安定動作を防ぎ、また、ＭＭＩＣプロセスを使わず、ＦＥＴプロセスのみで作成できるため、コスト低減、小型化を図ることができる。
【００１４】
以上のように、本実施の形態１によれば、ＦＥＴプロセスだけでＲＣ回路からなる発振抑圧回路を装荷し、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。
なお、アイソレーション注入部８ａにより、ゲート電極５ｃおよびソース電極７ｃとその他の電極との間で電流が流れることなく、不要なゲート容量やチャネル抵抗の発生を抑え、ＦＥＴの安定化を図ることができる。
【００１５】
実施の形態２．
図４は本発明の実施の形態２によるＦＥＴチップのレイアウト図である。
図４において、ゲートパッド１ｂには、ゲート電極５ｄ〜５ｆが接続される。
ドレインパッド２ｂには、ドレイン電極６ｂが接続される。
ソースパッド３ｄ，３ｅには、ソース電極７ｄ，７ｅが接続される。
また、ソースパッド３ｂには、ソース電極７ｆが接続される。
ソースパッド３ｄ，３ｅは、ビアホール４ｄ，４ｅを介して接地される。
ゲート電極５ｄ，５ｅ、ドレイン電極６ｂおよびソース電極７ｄ，７ｅにより、一つのＦＥＴセルが構成される。
アイソレーション注入部８ｂは、ゲート電極５ｄ，５ｅ、ドレイン電極６ｂおよびソース電極７ｄ，７ｅと、ゲート電極５ｆおよびソース電極７ｆとを電気的に分離する。
その他の構成は、実施の形態１と同一であるが、実施の形態２では、ＦＥＴセルごとにＲＣ回路を装荷している。
【００１６】
図５に、本ＦＥＴチップの等価回路図を示す。
各ＦＥＴセルに対してシャントにＲＣ回路が装荷される。
【００１７】
次に動作について説明する。
基本的な動作は、実施の形態１と同一であるが、本実施の形態２では、各ＦＥＴセルにＲＣ回路が装荷されるため、外側のＦＥＴだけでなく、他のＦＥＴに対しても安定性を向上させる。
これにより、実施の形態１より更にＦＥＴチップの不要発振を抑圧できる。
【００１８】
以上のように、本実施の形態２によれば、各ＦＥＴセルに発振抑圧回路が装荷されるため、外側のＦＥＴだけでなく、他のＦＥＴに対しても安定性を向上させる。これにより、実施の形態１より更にＦＥＴチップの不要発振を抑圧できる。
【００１９】
実施の形態３．
図６は本発明の実施の形態３によるＦＥＴチップのレイアウト図である。
実施の形態２に示した図４において、ソース電極７ｂ，７ｆを別々に配置したが、図６において、両ソース電極７ｂ，７ｆを一つのソース電極７ｆとして共有化して１つにしている。
その他の構成は、実施の形態２と同一である。
【００２０】
以上のように、本実施の形態３によれば、実施の形態２と同様の効果を得つつ、ＦＥＴチップの小型化を図ることができる。
【００２１】
実施の形態４．
図７は本発明の実施の形態４によるＦＥＴチップのレイアウト図である。
図７において、ゲートパッド１ｃには、ゲート電極５ｇ，５ｈが接続される。
ゲートパッド１ｄには、ゲート電極５ｉ，５ｊが接続される。
ドレインパッド２ａには、ドレイン電極６ａが接続され、ドレインパッド２ｂには、ドレイン電極６ｂが接続される。
ソースパッド３ｆ，３ｇには、ソース電極７ｇ〜７ｉが接続される。
ソースパッド３ｆ，３ｇは、ビアホール４ｆ，４ｇを介して接地される。
ゲート電極５ｇ，５ｈ、ドレイン電極６ａおよびソース電極７ｇ，７ｈにより、一つのＦＥＴセルが構成される。
また、ゲート電極５ｉ，５ｊ、ドレイン電極６ｂおよびソース電極７ｈ，７ｉにより、もう一つのＦＥＴセルが構成される。
アイソレーション注入部８ｃは、ドレインパッド２ａを囲むように配置され、アイソレーション注入部８ｄは、ドレインパッド２ｂを囲むように配置される。
電極１０ａは、ドレインパッド２ａのドレインパッド２ｂ側に設けられ、電極１０ｂは、ドレインパッド２ｂのドレインパッド２ａ側に設けられる。
イオン注入部１１ａは、電極１０ａの下層に設けられ、イオン注入部１１ｂは、電極１０ｂの下層に設けられる。
これにより、電極１０ａとイオン注入部１１ａ、電極１０ｂとイオン注入部１１ｂは、電気的に接続されていると見なせる。なお、イオン注入には、Ｓｉなどの４族元素を用いる。
【００２２】
図８に図７の矢印の方向から見た半導体内部の断面図を示す。
先ほど述べたように、電極１０ａとイオン注入部１１ａ、電極１０ｂとイオン注入部１１ｂは、電気的に接続されており、イオン注入部１１ａ，１１ｂの間には、チャネル層があるため、その部分はチャネル抵抗ｒとして見える。
【００２３】
よって、等価回路で書くと、図７は図９のようになる。
各ＦＥＴセルのドレイン端子間にチャネル抵抗ｒ（アイソレーション抵抗：発振抑圧回路という）が接続される。
このようにすることで、ループ発振を抑え、ＦＥＴの安定動作を図ることができる。
また、ＭＭＩＣプロセスを用いず、ＦＥＴプロセスのみで作成できるため、製造工程は増えず、コスト低減も図れる。
【００２４】
以上のように、本実施の形態４によれば、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。
なお、アイソレーション注入部８ｃ，８ｄにより、ドレインパッド２ａ，２ｂを囲むように配置したので、チャネル抵抗ｒをより精度良く作成できる。
【００２５】
実施の形態５．
図１０は本発明の実施の形態５によるＦＥＴチップのレイアウト図である。
図１０において、実施の形態２と実施の形態４を合わせたようなレイアウトになっている。各符号の説明は、上述のとおりであるため、省略する。
【００２６】
本レイアウトの等価回路図を図１１に示す。
各ＦＥＴには、ゲート側のＲＣ回路とドレイン側のアイソレーション抵抗ｒが装荷されているため、ループ発振等を効果的に抑圧でき、ＦＥＴをより安定して動作させることができる。
【００２７】
以上のように、本実施の形態５によれば、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振をより効果的に抑圧できる。
【００２８】
実施の形態６．
図１２は本発明の実施の形態６によるＦＥＴチップのレイアウト図である。
実施の形態５に示した図１０において、ソース電極７ｂ，７ｆを別々に配置したが、図１２において、両ソース電極７ｂ，７ｆを一つのソース電極７ｆとして共有化して１つにしている。
その他の構成は、実施の形態５と同一である。
【００２９】
以上のように、本実施の形態６によれば、実施の形態５と同様の効果を得つつ、ＦＥＴチップの小型化を図ることができる。
【００３０】
実施の形態７．
図１３は本発明の実施の形態７によるＦＥＴチップのレイアウト図である。
図１３において、基本構成は、実施の形態２で示した図４に近似する。
ただし、ソース電極７ｃは、ソースパッド３ｃに代えてドレインパッド２ａに接続され、ソース電極７ｆは、ソースパッド３ｂに代えてドレインパッド２ｂに接続される。
【００３１】
図１３の等価回路を図１４に示す。
チャネル抵抗Ｒは、フィードバック抵抗を、ゲート容量Ｃは、フィードバック容量を形成する。
これにより、ＦＥＴの安定化を図ることができる。
また、出力される電力の一部をフィードバックさせることにより、広帯域化を図ることができる。
【００３２】
以上のように、本実施の形態７によれば、チャネル抵抗Ｒは、フィードバック抵抗として機能し、ゲート容量Ｃは、フィードバック容量として機能することから、フィードバック回路により、出力される電力の一部をフィードバックさせることにより、広帯域化を図ることができる。
また、フィードバック回路により、ＦＥＴの安定化を図ることができることから、ＦＥＴの安定性が向上すれば、ＦＥＴセル間のループ利得も低下し、ループ発振に対する安定性も向上する（発振抑圧回路）。
したがって、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振をより効果的に抑圧できる。
【００３３】
実施の形態８．
図１５は本発明の実施の形態８によるＦＥＴチップのレイアウト図である。
図１５において、基本構成は、実施の形態５で示した図１０に近似する。
ただし、実施の形態７と同様に、ソース電極７ｃは、ソースパッド３ｃに代えてドレインパッド２ａに接続され、ソース電極７ｆは、ソースパッド３ｂに代えてドレインパッド２ｂに接続される。
【００３４】
図１５の等価回路を図１６に示す。
各ＦＥＴには、ドレイン側のアイソレーション抵抗ｒが装荷されているため、ループ発振等を効果的に抑圧でき、ＦＥＴをより安定して動作させることができる。
また、チャネル抵抗Ｒは、フィードバック抵抗を、ゲート容量Ｃは、フィードバック容量を形成する。
これにより、ＦＥＴの安定化を図ることができる。
また、出力される電力の一部をフィードバックさせることにより、広帯域化を図ることができる。
【００３５】
以上のように、本実施の形態８によれば、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振をより効果的に抑圧できる。
また、チャネル抵抗Ｒは、フィードバック抵抗として機能し、ゲート容量Ｃは、フィードバック容量として機能することから、フィードバック回路により、出力される電力の一部をフィードバックさせることにより、広帯域化を図ることができる。
【００３６】
実施の形態９．
図１７は本発明の実施の形態９によるＦＥＴチップのレイアウト図である。
図１７において、基本構成は、実施の形態５で示した図１０に近似する。
ただし、ゲート電極５ｃは、ゲートパッド１ａに代えてゲートパッド１ｅに接続され、ゲート電極５ｆは、ゲートパッド１ｂに代えてゲートパッド１ｆに接続される。
線路パターン１２ａ，１３ａは、誘電体基板１４上に略Ｌ字状に形成される。
線路パターン１２ｂ，１３ｂは、誘電体基板１４上に同様に略Ｌ字状に形成される。
ワイヤ１５ａは、ゲートパッド１ａと略Ｌ字状の線路パターン１２ａ，１３ａの折れ曲がり部とを接続する。
ワイヤ１５ｂは、ゲートパッド１ｅと線路パターン１３ａの端部とを接続する。
ワイヤ１５ｃは、ゲートパッド１ｂと略Ｌ字状の線路パターン１２ｂ，１３ｂの折れ曲がり部とを接続する。
ワイヤ１５ｄは、ゲートパッド１ｆと線路パターン１３ｂの端部とを接続する。
【００３７】
本実施の形態９の等価回路図を図１８に示す。
今までは、各ＦＥＴにＲＣ回路が装荷されたものと見なしたが、説明の簡単化のため、ここでは抵抗成分が小さく、ほぼ容量と見なせるとする。
そうすると、等価回路的には、線路パターンからなるショートスタブＳＳと、ワイヤからなるインダクタＬと、容量Ｃと見なすことができ、一種のプリマッチ回路と見なすことができる。
ドレインパッド２ａ，２ｂの間のアイソレーション抵抗ｒの効果については、実施の形態５と同じである。これにより、ループ発振を抑圧しつつ、整合を取ることが容易になる。
なお、抵抗成分がある場合でも、当該回路が一種のプリマッチ回路として動作することは同じである。
【００３８】
以上のように、本実施の形態９によれば、プリマッチ回路により、ループ発振を抑圧しつつ、整合を取ることができる。
【００３９】
実施の形態１０．
図１９は本発明の実施の形態１０によるＦＥＴチップのレイアウト図である。
図１９において、基本構成は、実施の形態９で示した図１７に近似する。
ただし、線路パターン１２ａ，１３ａ，１６ａは、誘電体基板１４上に略Ｔ字状に形成される。
線路パターン１２ｂ，１３ｂ，１６ｂは、誘電体基板１４上に同様に略Ｔ字状に形成される。
ワイヤ１５ａは、ゲートパッド１ａと略Ｔ字状の線路パターン１２ａ，１３ａ，１６ａの交差部とを接続する。
ワイヤ１５ｃは、ゲートパッド１ｂと略Ｔ字状の線路パターン１２ｂ，１３ｂ，１６ｂの交差部とを接続する。
【００４０】
本実施の形態１０の等価回路図を図２０に示す。
本実施の形態１０では、等価回路的には、線路パターンからなるオープンスタブＯＳおよびショートスタブＳＳと、ワイヤからなるインダクタＬと、容量Ｃと見なすことができ、プリマッチ回路と見なすことができる。
【００４１】
以上のように、本実施の形態１０によれば、プリマッチ回路により、ループ発振を抑圧しつつ、整合を取ることができる。
【００４２】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意な構成要素の変形、もしくは各実施の形態において任意な構成要素の省略が可能である。
【産業上の利用可能性】
【００４３】
本発明のＦＥＴチップは、第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および第２のゲート電極と第２のソース電極との間のチャネル抵抗からなる発振抑圧回路を備えるように構成したので、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。
【符号の説明】
【００４４】
１ａ〜１ｆ  ゲートパッド、２ａ，２ｂ  ドレインパッド、３ａ〜３ｅ  ソースパッド、４ａ〜４ｅ  ビアホール、５ａ〜５ｊ  ゲート電極、６ａ，６ｂ  ドレイン電極、７ａ〜７ｉ  ソース電極、８ａ〜８ｄ  アイソレーション注入部、１０ａ，１０ｂ  電極、１１ａ，１１ｂ  イオン注入部、１２ａ，１２ｂ，１３ａ，１３ｂ，１６ａ，１６ｂ  線路パターン、１４  誘電体基板、１５ａ〜１５ｄ  ワイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成26年4月24日(2014.4.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明のＦＥＴチップは、第１のゲートパッドに接続された第１のゲート電極と、第１のゲートパッドに接続され、第１のゲート電極に対して第１のゲート電極のフィンガー方向に直交する位置に配置され、第１のゲート電極と同一方向に伸延した第２のゲート電極と、第１のドレインパッドに接続された第１のドレイン電極と、第１のビアホールを介して接地された第１のソースパッドに接続された第１のソース電極と、第２のビアホールを介して接地された第２のソースパッドに接続され、第２のゲート電極と同一方向に伸延した第２のソース電極と、第１のゲート電極、第１のドレイン電極および第１のソース電極からなる第１のＦＥＴセルと、第１のゲート電極、第１のドレイン電極および第１のソース電極と、第２のゲート電極および第２のソース電極とを電気的に分離する第１のアイソレーション注入部と、第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および第２のゲート電極と第２のソース電極との間のチャネル抵抗からなる第１の発振抑圧回路とを備えたものである。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のゲートパッドに接続された第１のゲート電極と、
上記第１のゲートパッドに接続され、上記第１のゲート電極に対して上記第１のゲート電極のフィンガー方向に直交する位置に配置され、上記第１のゲート電極と同一方向に伸延した第２のゲート電極と、
第１のドレインパッドに接続された第１のドレイン電極と、
第１のビアホールを介して接地された第１のソースパッドに接続された第１のソース電極と、
第２のビアホールを介して接地された第２のソースパッドに接続され、上記第２のゲート電極と同一方向に伸延した第２のソース電極と、
上記第１のゲート電極、上記第１のドレイン電極および上記第１のソース電極からなる第１のＦＥＴセルと、
上記第１のゲート電極、上記第１のドレイン電極および上記第１のソース電極と、上記第２のゲート電極および上記第２のソース電極とを電気的に分離する第１のアイソレーション注入部と、
上記第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第２のゲート電極と上記第２のソース電極との間のチャネル抵抗からなる第１の発振抑圧回路とを備えたＦＥＴチップ。
【請求項２】
請求項１記載のＦＥＴチップを一つのＦＥＴセルとし、複数のＦＥＴセルを配置したことを特徴とするＦＥＴチップ。
【請求項３】
第２のソース電極は、
隣にソース電極が配置される場合に、両ソース電極を一つの第２のソース電極として共有化することを特徴とする請求項２記載のＦＥＴチップ。
【請求項４】
第２のゲートパッドに接続された第３のゲート電極と、
上記第２のゲートパッドに接続された第４のゲート電極と、
第２のドレインパッドに接続された第２のドレイン電極と、
第３のビアホールを介して接地された第３のソースパッドに接続された第３のソース電極と、
第４のビアホールを介して接地された第４のソースパッドに接続された第４のソース電極と、
上記第３のゲート電極、上記第２のドレイン電極および上記第３のソース電極からなる第２のＦＥＴセルと、
上記第３のゲート電極、上記第２のドレイン電極および上記第３のソース電極と、上記第４のゲート電極および上記第４のソース電極とを電気的に分離する第２のアイソレーション注入部と、
上記第４のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第４のゲート電極と上記第４のソース電極との間のチャネル抵抗からなる第２の発振抑圧回路と、
上記第１のドレインパッドの上記第２のドレインパッド側に設けられた第１の電極と、
上記第２のドレインパッドの上記第１のドレインパッド側に設けられた第２の電極と、
上記第１の電極の下層に設けられた第１のイオン注入部と、
上記第２の電極の下層に設けられた第２のイオン注入部と、
上記第１のイオン注入部と上記第２のイオン注入部との間のチャネル抵抗からなる第３の発振抑圧回路とを備えたことを特徴とする請求項１記載のＦＥＴチップ。
【請求項５】
第２のソース電極は、
隣にソース電極が配置される場合に、両ソース電極を一つの第２のソース電極として共有化し、
第４のソース電極は、
隣にソース電極が配置される場合に、両ソース電極を一つの第４のソース電極として共有化することを特徴とする請求項４記載のＦＥＴチップ。
【請求項６】
ゲートパッドに接続された第１のゲート電極と、
上記ゲートパッドに接続された第２のゲート電極と、
ドレインパッドに接続されたドレイン電極と、
ビアホールを介して接地されたソースパッドに接続された第１のソース電極と、
上記ドレインパッドに接続された第２のソース電極と、
上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極からなるＦＥＴセルと、
上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極と、上記第２のゲート電極および上記第２のソース電極とを電気的に分離するアイソレーション注入部と、
上記第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第２のゲート電極と上記第２のソース電極との間のチャネル抵抗からなる発振抑圧回路とを備えたＦＥＴチップ。
【請求項７】
第２のソース電極は、
第２のソースパッドに代えて第１のドレインパッドに接続され、
第４のソース電極は、
第４のソースパッドに代えて第２のドレインパッドに接続されたことを特徴とする請求項４記載のＦＥＴチップ。
【請求項８】
第２のゲート電極は、
第１のゲートパッドに代えて第３のゲートパッドに接続され、
第４のゲート電極は、
第２のゲートパッドに代えて第４のゲートパッドに接続され、
誘電体基板上に形成された略Ｌ字状の第１の線路パターンと、
上記誘電体基板上に形成された略Ｌ字状の第２の線路パターンと、
上記第１のゲートパッドと上記第１の線路パターンの折れ曲がり部とを接続する第１のワイヤと、
上記第３のゲートパッドと上記第１の線路パターンの端部とを接続する第２のワイヤと、
上記第２のゲートパッドと上記第２の線路パターンの折れ曲がり部とを接続する第３のワイヤと、
上記第４のゲートパッドと上記第２の線路パターンの端部とを接続する第４のワイヤとを備えたことを特徴とする請求項４記載のＦＥＴチップ。
【請求項９】
第２のゲート電極は、
第１のゲートパッドに代えて第３のゲートパッドに接続され、
第４のゲート電極は、
第２のゲートパッドに代えて第４のゲートパッドに接続され、
誘電体基板上に形成された略Ｔ字状の第１の線路パターンと、
上記誘電体基板上に形成された略Ｔ字状の第２の線路パターンと、
上記第１のゲートパッドと上記第１の線路パターンの交差部とを接続する第１のワイヤと、
上記第３のゲートパッドと上記第１の線路パターンの端部とを接続する第２のワイヤと、
上記第２のゲートパッドと上記第２の線路パターンの交差部とを接続する第３のワイヤと、
上記第４のゲートパッドと上記第２の線路パターンの端部とを接続する第４のワイヤとを備えたことを特徴とする請求項４記載のＦＥＴチップ。
【国際調査報告】
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