(57)【要約】  デカップリング回路は、トランジスタを含む出力バッファと、出力バッファの出力ノードに一端が接続され、他の一端が電源線に接続されているコンデンサと、を備え、出力バッファの出力ノードが出力する論理レベルは固定されている（図１）。
2013073591.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを含む出力バッファと、
前記出力バッファの出力ノードに一端が接続され、他の一端が電源線に接続されているコンデンサと、
を備え、
前記出力バッファの出力ノードが出力する論理レベルは固定されていることを特徴とするデカップリング回路。
【請求項２】
前記出力バッファは、第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタから構成される請求項１のデカップリング回路。
【請求項３】
前記第１導電型ＭＯＳトランジスタはＰチャンネル型ＭＯＳトランジスタであり、前記第２導電型ＭＯＳトランジスタはＮチャンネル型ＭＯＳトランジスタであり、前記コンデンサが接地電圧に接続されている場合には、前記Ｐチャンネル型ＭＯＳトランジスタをオン状態とし、前記コンデンサが電源電圧に接続されている場合には、前記Ｎチャンネル型ＭＯＳトランジスタをオン状態とする請求項２のデカップリング回路。
【請求項４】
トランジスタを含む複数の出力バッファと、
前記複数の出力バッファのうち、外部に信号を伝達する動作に寄与しない未使用バッファの出力ノードに一端が接続され、他の一端が電源線に接続されているコンデンサと、
を備え、
前記未使用バッファの出力ノードが出力する論理レベルは固定されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願についての記載）
本発明は、日本国特許出願：特願２０１１−２４８２７６号（２０１１年１１月１４日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。【０００２】
本発明は、デカップリング回路及びデカップリング回路を備える半導体集積回路に関する。
【背景技術】
【０００３】
半導体集積回路の動作周波数は上昇の一途である。さらに、半導体集積回路の動作周波数を高めるため、半導体集積回路に供給される電源電圧は年々、低下している。また、半導体集積回路の動作周波数が上昇すると、半導体集積回路の内外でノイズや電磁干渉等の問題が起きる。【０００４】
ここで、特許文献１において、複数の回路ブロックが存在する半導体デバイスの干渉対策として設けるバイパスコンデンサの容量値を可変することにより、動作周波数あるいは周辺環境などの変化に応じて、電源配線を介して伝達するノイズや漏れ信号を抑制する半導体装置が開示されている。特許文献１が開示する半導体装置は、バイパスコンデンサの容量を切り替えるために、スイッチとして機能するトランジスタを追加している。【０００５】
さらに、特許文献２においても、半導体集積回路の内部にバイパスコンデンサを設け、バイパスコンデンサに接続したトランジスタをスイッチとして動作させ、電磁干渉の問題を解決する技術が開示されている。従って、特許文献２が開示する半導体集積回路も、バイパスコンデンサの容量を切り替えるために、スイッチとして機能するトランジスタを追加していると言える。【０００６】
さらに、特許文献３において、半導体集積回路の内部に容量素子を持たせ、トランジスタによってバイパスコンデンサとして有効にする技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２９５０２７号公報
【特許文献２】特開２０１１−００９２９１号公報
【特許文献３】特開２０１０−０６２３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。【０００９】
半導体集積回路は出力バッファを介して他の半導体集積回路と信号の伝達をする場合が多い。この出力バッファに電源を供給する給電回路を含む半導体集積回路の内部インピーダンスが高いと、給電回路の電流供給能力が低下する。給電回路における電流供給能力の低下は、電源電圧の変動、つまりノイズの発生を意味する。さらに、近年の半導体集積回路の動作周波数の上昇と共に、動作周波数と内部インピーダンスのピークが近接し、上述のノイズによる影響が強まってきた。【００１０】
図２は、半導体集積回路の構成要素と給電回路の模式図の一例である。図２に示す半導体集積回路には、構成要素として、プリント基板１０、インターポーザ１１、ダイ１２及びパッド（電極パッド）１３を含んでいる。図２では、これらの各構成要素の等価回路を、点線で囲まれた領域により明示している。これらの等価回路の詳細は後述する。【００１１】
図２に示す半導体集積回路では、プリント基板１０に配線された電源配線１４及び接地配線１５から、パッド１３、半田ボール１６を介して電源供給がなされている。さらに、ダイ１２に対しては、インターポーザ１１及びフリップチップの半田ボール１７を介して、電源供給がなされる。なお、図２ではフリップチップを示しているが、ワイヤボンディングを用いた接続であっても、同様の給電がなされる（同じ給電経路をたどる）。【００１２】
図３は、図２に示す等価回路のみを抽出した回路図の一例を示す図である。図３から明らかなとおり、電源２０、デカップリング用コンデンサ１８及び１９の等価回路２１及び２３、プリント基板１０の等価回路２２及び２４、インターポーザ１１の等価回路２６等を経由してダイ１２に対して電源電流が供給される。【００１３】
ダイ１２には出力バッファ２８が含まれており、ダイ１２の出力バッファ２８を介して半導体集積回路の外部に電流を流し、情報伝達（論理の伝達）を行う。情報伝達の際に、出力バッファ２８のオン・オフが繰り返されることで、給電回路に電流が流れ、給電回路網のインピーダンスによる電圧変動、即ちノイズが発生する。そのため、このようなノイズを抑制するためには、給電回路網のインピーダンスを低くする必要がある。【００１４】
ここで、図３の観測点を基準とした給電回路網のインピーダンスを計算する。図４は、特定の半導体集積回路を想定した上で、インピーダンスの計算（シミュレーション）の一例を示す図である。図４では、Ａ点付近にインピーダンスのピークが確認できる。Ａ点の周波数の一例として、１００Ｍｚｈ程度の比較的高い周波数が考えられる。そのため、半導体集積回路の情報伝達に用いる周波数が、インピーダンスのピーク付近であると、ノイズが大きくなり、その影響が高くなるという問題が起きる。【００１５】
なお、特許文献１及び２が開示する技術は、共振周波数を変更することで、ノイズや電磁干渉の影響を低減するものであって、半導体集積回路の内部インピーダンスを低下させるものではない。また、特許文献１〜３が開示する技術には、バイパスコンデンサの切り替えのために、トランジスタを追加しており、半導体集積回路のチップサイズ及びそのコストが増加するという問題がある。そのため、新たなトランジスタの追加を伴わず、内部インピーダンスを低減させるデカップリング回路及び半導体集積回路が、望まれる。
【課題を解決するための手段】
【００１６】
本発明の第１の視点によれば、トランジスタを含む出力バッファと、前記出力バッファの出力ノードに一端が接続され、他の一端が電源線に接続されているコンデンサと、を備え、前記出力バッファの出力ノードが出力する論理レベルは固定されているデカップリング回路が提供される。【００１７】
本発明の第２の視点によれば、トランジスタを含む複数の出力バッファと、前記複数の出力バッファのうち、外部に信号を伝達する動作に寄与しない未使用バッファの出力ノードに一端が接続され、他の一端が電源線に接続されているコンデンサと、を備え、前記未使用バッファの出力ノードが出力する論理レベルは固定されている半導体集積回路が提供される。
【発明の効果】
【００１８】
本発明の各視点によれば、新たなトランジスタの追加を伴わず、内部インピーダンスを低減させるデカップリング回路及び半導体集積回路が、提供される。
【図面の簡単な説明】
【００１９】
【図１】一実施形態の概要を説明するための図である。
【図２】半導体集積回路の構成要素と給電回路の模式図の一例である。
【図３】図２に示す等価回路を抽出した回路図の一例を示す図である。
【図４】特定の半導体集積回路を想定した上でのインピーダンスの計算の一例を示す図である。
【図５】第１の実施形態に係る半導体集積回路におけるダイ３０の回路構成の一例を示す図である。
【図６】図５に示す電源２０から出力バッファまでの等価回路の一例を示す図である。
【図７】インピーダンスの計算の一例を示す図である。
【図８】ＲＣ回路によりインピーダンスが低減できることを説明するための図である。
【図９】図８（ａ）に示す等価回路のインピーダンスの計算の一例を示す図である。
【図１０】図８（ｂ）に示す等価回路のインピーダンスの計算の一例を示す図である。
【図１１】図８（ｃ）に示す等価回路のインピーダンスの計算の一例を示す図である。
【図１２】未使用バッファ３７の回路構成及びその等価回路の一例を示す図である。
【図１３】第１の実施形態に係る半導体集積回路におけるダイ３０の回路構成の別の一例を示す図である。
【図１４】第１の実施形態に係る半導体集積回路におけるダイ３０の回路構成の別の一例を示す図である。
【図１５】第１の実施形態に係る半導体集積回路におけるダイ３０の回路構成の別の一例を示す図である。
【図１６】第１の実施形態に係る半導体集積回路におけるダイ３０の回路構成の別の一例を示す図である。
【図１７】半導体集積回路にＲＣ回路を追加した場合の等価回路の一例を示す図である。
【図１８】図１７に示す等価回路のインピーダンスの計算の一例を示す図である。
【発明を実施するための形態】
【００２０】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載は何らの限定を意図するものではない。
【００２１】
上述のように、半導体集積回路の動作周波数が、インピーダンスのピーク付近であると、ノイズの影響が強くなるという問題がある。また、このような問題の解決のため、バイパスコンデンサの切り替えのためのトランジスタを追加すると、半導体集積回路のチップサイズ及びそのコストが増加してしまう。そのため、新たなトランジスタの追加を伴わず、内部インピーダンスを低減させるデカップリング回路が、望まれる。
【００２２】
そこで、一例として図１に示すデカップリング回路１００を提供する。図１に示すデカップリング回路１００は、トランジスタを含む出力バッファ２００と、出力バッファ２００の出力ノードに一端が接続され、他の一端が電源線に接続されているコンデンサ３００と、を備え、出力バッファ２００の出力ノードが出力する論理レベルは固定されている。
【００２３】
ここで、デカップリング回路１００として、ＲＣ回路を追加すれば、半導体集積回路（又は、そのダイ）の内部インピーダンスを低下させることができることが発明者の検討により明らかになっている。なお、ＲＣ回路を追加することで、内部インピーダンスを低下する理由については後述する。
【００２４】
一方、出力バッファを備える半導体集積回路には未使用バッファが含まれていることが多く、出力バッファのトランジスタから常に同じ論理レベル（Ｈレベル又はＬレベル）を出力させることで、トランジスタのオン抵抗を得ることができる。図１に示すデカップリング回路１００は、このオン抵抗とコンデンサ３００により、ＲＣ回路を構成し、内部インピーダンスを低減させる。その結果、新たなトランジスタの追加を伴わず、内部インピーダンスを低減させるデカップリング回路を提供することができる。
【００２５】
さらに、下記の形態が可能である。
【００２６】
［形態１］上記第１の視点に係るデカップリング回路のとおりである。
【００２７】
［形態２］前記出力バッファは、第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタから構成されることが好ましい。
【００２８】
［形態３］前記第１導電型ＭＯＳトランジスタはＰチャンネル型ＭＯＳトランジスタであり、前記第２導電型ＭＯＳトランジスタはＮチャンネル型ＭＯＳトランジスタであり、前記コンデンサが接地電圧に接続されている場合には、前記Ｐチャンネル型ＭＯＳトランジスタをオン状態とし、前記コンデンサが電源電圧に接続されている場合には、前記Ｎチャンネル型ＭＯＳトランジスタをオン状態とすることが好ましい。
【００２９】
［形態４］上記第２の視点に係る半導体集積回路のとおりである。
【００３０】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００３１】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００３２】
図５は、本実施形態に係る半導体集積回路におけるダイ３０の回路構成の一例を示す図である。なお、簡単のため図５においては、本実施形態の実施に必要な構成要素に限り図示している（バイパスコンデンサ等は省略している）。
【００３３】
ダイ３０は、電源２０から電源端子及び接地端子を介して、電源供給を受ける。また、ダイ３０（ダイ３０を含む半導体集積回路）は半導体装置４０と接続されており、ダイ３０から半導体装置４０に対して情報伝達が可能とする。より具体的には、ダイ３０に含まれる内部回路３１において伝達すべきデータを生成し、出力バッファ３２〜３６を介して信号出力を行う。
【００３４】
ダイ３０が出力するデータは、半導体装置４０に含まれる入力バッファ４１〜４５が受け付ける。また、ダイ３０には、半導体装置４０と接続されていない出力バッファ（図５においては、未使用バッファ３７と表記）が含まれている。この未使用バッファ３７とコンデンサ３８によって、デカップリング回路を構成している。出力バッファ３２〜３６及び未使用バッファ３７は、Ｐチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタから構成されている。なお、出力バッファ３２〜３６及び未使用バッファ３７の構成上の違いは存在しない。
【００３５】
上述のように、デカップリング回路には、未使用バッファ３７が含まれており、未使用バッファ３７の出力ノードとコンデンサ３８の電極の一端が接続され、他の一端は接地されている。また、未使用バッファ３７からＨレベル（Ｐチャンネル型ＭＯＳトランジスタがオン）を出力するように、内部回路３１は信号出力を行う。
【００３６】
このように、ダイ３０に電源供給を行う電源２０は、未使用バッファ３７のＰチャンネル型ＭＯＳトランジスタを介してコンデンサ３８と接続される。
【００３７】
次に、ダイ３０及びデカップリング回路の等価回路について説明する。
【００３８】
図６は、電源２０から出力バッファ３２〜３６及び未使用バッファ３７までの等価回路の一例を示す図である。図６において図３と同一構成要素には、同一の符号を表し、その説明を省略する。
【００３９】
図６においては、図３の構成要素に対して、Ｐチャンネル型ＭＯＳトランジスタのオン抵抗５０と、インターポーザの等価回路５１と、スルーホールの等価回路５２と、コンデンサ３８の等価回路５３と、を追加している。
【００４０】
ここで、図６の観測点を基準としたインピーダンスの計算を行う。
【００４１】
図７は、インピーダンスの計算の一例を示す図である。図４と図７を比較すれば、Ａ点付近のインピーダンスが低減されていることが分かる。
【００４２】
次に、図５に示すデカップリング回路のようなＲＣ回路を追加することで、インピーダンスが低減できる理由について説明する。
【００４３】
図８は、ＲＣ回路によりインピーダンスが低減できることを説明するための図である。図８（ａ）は、デカップリング回路を追加しない場合の等価回路を示す図である。図８（ｂ）は、デカップリング回路としてコンデンサを追加した場合の等価回路を示す図である。図８（ｃ）は、デカップリング回路として抵抗とコンデンサを追加した場合の等価回路を示す図である。図８（ａ）〜（ｃ）のいずれにおいても、バイパスコンデンサをモデル化したバイパスコンデンサ等価回路６０と、ダイ等価回路６１と、を含んでいる。
【００４４】
初めに、ダイにバイパスコンデンサとして１つのコンデンサを追加した場合の等価回路のインピーダンスを計算する（図８（ａ））。
【００４５】
図９は、図８（ａ）のインピーダンスの計算の一例を示す図である。図９から、バイパスコンデンサ等価回路６０におけるインピーダンスの周波数特性は、交点Ｂで右肩上がりの特性を示していることが分かる。これは、交点Ｂにおけるバイパスコンデンサ等価回路６０の周波数特性は、ｊωＬ（ｊ：虚数単位、ω：角周波数、Ｌ：インダクタンス）の特性と同視でき、インダクタンスの成分が支配的（誘導性）であることを示している。
【００４６】
一方、ダイ等価回路６１の周波数特性は交点Ｂで、右肩下がりであり、１／ｊωＣ（Ｃ：キャパシタンス）の特性と同視でき、コンデンサの成分が支配的（容量性）であることを示している。
【００４７】
そのため、図８（ａ）に示す等価回路は、インダクタンスとコンデンサが並列接続されているとみなすことができる。インダクタンスとコンデンサを並列接続し、ｊωＬと１／ｊωＣが等しい場合、並列共振（反共振）が発生し、共振周波数でインピーダンスが増大する。これが、半導体集積回路の内部でインピーダンスが増大する原因である。
【００４８】
増大したインピーダンスを低下させるための手法として、バイパスコンデンサを追加することが考えられる。図８（ａ）の等価回路にコンデンサの等価回路６２を追加したものが、図８（ｂ）である。
【００４９】
図１０は、図８（ｂ）のインピーダンスの計算の一例を示す図である。ここで、図８（ａ）に対して追加するコンデンサは、インピーダンスのピーク周波数（図９におけるＢ点）に応じて、その容量が選択される。追加するコンデンサの容量を適切に選択することで、図８（ａ）の等価回路が持つインピーダンスのピークは低減できるが、別のピークが発生してしまう。これは、バイパスコンデンサ等価回路６０及びダイ等価回路６１に対して追加したコンデンサを並列接続することで異なる２つの交点が発生し、それぞれが並列共振を起こすためである。
【００５０】
より具体的には、図１０の交点Ｃでは、追加したコンデンサは右肩下がりの特性（容量性）を示し、図１０の交点Ｄでは、追加したコンデンサは右肩上がりの特性（誘導性）を示す。そのため、２つのピークが発生（インピーダンスの増大）してしまう。
【００５１】
そこで、図８（ｃ）に示すように、コンデンサを追加することに代えて、ＲＣ回路を追加する（等価回路を符号６３で示す）。
【００５２】
図１１は、図８（ｃ）のインピーダンスの計算の一例を示す図である。ＲＣ回路を追加することで、図８（ａ）におけるインピーダンスのピークを低減することができる。ここで、図１１に示すように、ＲＣ回路を追加する場合であっても、バイパスコンデンサ等価回路６０及びダイ等価回路６１のインピーダンスの周波数特性と追加したＲＣ回路のインピーダンスの周波数特性には、２つの交点Ｅ及びＦが存在する。
【００５３】
しかし、単にコンデンサを追加した場合（図１０）とは異なり、交点Ｅ及びＦにおいて、追加したＲＣ回路は周波数に依存せず一定（フラット）である。周波数に対してインピーダンスが一定であるので、抵抗の特性を示している。従って、交点Ｅにおいては、インダクタンスと抵抗の並列接続、交点Ｆにおいては、コンデンサと抵抗の並列接続に相当する。その結果、ＬＣ共振接続のようにインピーダンスが増大することなく、インピーダンスが低減できることになる。以上が、ＲＣ回路を追加することによって、インピーダンスを低減できることの説明である。
【００５４】
次に、ダイ３０に含まれる出力バッファ３２〜３６及び未使用バッファ３７について検討する。
【００５５】
図１２は、未使用バッファ３７の回路構成及びその等価回路の一例を示す図である。なお、出力バッファ３２〜３６についても、図１２と同様の構成である。未使用バッファ３７は、Ｐチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１から構成されている。未使用バッファ３７はＣＭＯＳトランジスタであっても良いことは勿論である。
【００５６】
未使用バッファ３７は、図１２（ｂ）に示すように、抵抗Ｒ０１及びＲ０２とスイッチＳＷ０１及びＳＷ０２と等価なものとみなすことができる。即ち、未使用バッファ３７からＨレベルを出力する際には、Ｐチャンネル型ＭＯＳトランジスタＰ０１がオンとなり、Ｌレベルを出力する際には、Ｎチャンネル型ＭＯＳトランジスタＮ０１がオンとなる。これらの２つのスイッチＳＷ０１及びＳＷ０２が、相補的にオン及びオフを繰り返す。このようなオン及びオフの切り替えが、出力バッファ３２〜３６の動作である。
【００５７】
しかし、未使用バッファ３７は半導体装置４０と接続されていないため、出力を固定することが可能である。そこで、未使用バッファ３７の出力を継続してＨレベルとする。すると、Ｐチャンネル型ＭＯＳトランジスタＰ０１は抵抗と等価とみなせるため、未使用バッファ３７にコンデンサを接続したデカップリング回路は、図８（ｃ）に示すＲＣ回路と等価となる。
【００５８】
ダイ３０に採用される出力バッファのオン抵抗は、数Ω〜数１０Ω程度である場合が多い。また、トランジスタのオン抵抗はその駆動能力に依存するが、駆動能力が高いほどオン抵抗は低いものとなる。さらに、図１１のＲＣ回路の周波数特性を考慮すれば、オン抵抗は数１００ｍΩ〜数Ω程度であることが好ましい。ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）においては、ユーザーが駆動能力を設定することができるため、可能な限り高い駆動能力を設定することで、このようなオン抵抗を得ることができる。さらに、未使用バッファが複数存在する場合には、それを活用することでも、上述したオン抵抗を得ることができる。
【００５９】
本実施形態においては、コンデンサ３８の一端を接地し、出力バッファに含まれるＰチャンネル型ＭＯＳトランジスタをオン状態にするデカップリング回路について説明した。しかし、内部インピーダンスの低減を実現するデカップリング回路の構成は上記の内容に限定されるものではない。
【００６０】
図１３は、本実施形態に係る半導体集積回路におけるダイ３０の回路構成の一例を示す図である。図１３に示すように、コンデンサ３８を電源に接続し、未使用バッファ３７に含まれるＮチャンネル型ＭＯＳトランジスタをオン状態にすることによっても同様の効果を得ることができる。即ち、出力バッファは、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタから構成され、コンデンサ３８を電源電圧又は接地電圧のいずれかに接続させるかに応じて、いずれのトランジスタをオン状態にするかを定める。より具体的には、第１導電型ＭＯＳトランジスタがＰチャンネル型ＭＯＳトランジスタ、第２導電型ＭＯＳトランジスタがＮチャンネル型ＭＯＳトランジスタであって、コンデンサ３８が接地電圧に接続されている場合には、Ｐチャンネル型ＭＯＳトランジスタをオン状態とし、コンデンサ３８が電源電圧に接続されている場合には、Ｎチャンネル型ＭＯＳトランジスタをオン状態とする。
【００６１】
図１４は、本実施形態に係る半導体集積回路におけるダイ３０の回路構成の一例を示す図である。図１４に示すように、ダイ３０の内部にコンデンサ３８を実装することも可能である。この場合には、ダイ３０のインターポーザにデカップリング回路を実装することで、プリント基板にコンデンサを実装する必要はないという利点がある。
【００６２】
また、上述のようにＰチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタからなる出力バッファを使用せずに、未使用のＰチャンネル型ＭＯＳトランジスタやＮチャンネル型ＭＯＳトランジスタを使用しても良い。
【００６３】
図１５は、未使用のＰチャンネル型ＭＯＳトランジスタを使用してデカップリング回路を構成する一例である。図１６は、未使用のＮチャンネル型ＭＯＳトランジスタを使用してデカップリング回路を構成する一例である。図１５及び図１６に示すような未使用のトランジスタであっても、ゲートに適切な電圧を加えることでＨレベル又はＬレベルを出力することが可能であり、出力バッファとみなすことができる。なお、図１３〜図１６において、図６と同一の構成要素には同一の符号を付し、その説明を省略している。
【００６４】
以上のように、半導体集積回路に含まれる出力バッファのうち、未使用の出力バッファにコンデンサを接続し、未使用の出力バッファの出力レベルを固定することで、半導体集積回路の内部インピーダンスを低減することができる。出力バッファを構成するトランジスタのオン抵抗とコンデンサによって、図８（ｃ）に示すＲＣ回路を構成することができるためである。半導体集積回路の内部インピーダンスが低減できれば、半導体集積回路内に発生するノイズが低減され、品質向上に寄与する。
【００６５】
また、他の半導体集積回路と接続をしない未使用バッファを利用して、デカップリング回路が構成できるため、半導体集積回路のチップサイズが増加することもない。さらに、チップサイズが増加しないので、半導体集積回路のコスト低減にも寄与する。
【００６６】
ここで、トランジスタのオン抵抗相当の抵抗とコンデンサ３８に半導体集積回路の内部に接続することが考えられる。その際の、等価回路を図１７に示す。図１７において図６と同一構成要素には、同一の符号を表し、その説明を省略する。さらに、図１７に示す等価回路のインピーダンスの計算の一例を図１８に示す。図１８からは、ピークの周波数が移動していることが確認できるが、インピーダンスの低減は認められない。インピーダンスが低減しない理由は、追加したＲＣ回路が、プリント基板や周囲のコンデンサに影響されインピーダンスを低減させる効果が失われたためであると考えられる。しかし、出力バッファに含まれるトランジスタは半導体集積回路（ダイ）の外周に配置される場合が多く、このようなプリント基板や周辺のコンデンサの影響は軽微であると考えられる。
【００６７】
即ち、図１７に示すように、コンデンサを半導体集積回路の外部に実装するだけでは基板のスルーホールや半田ボールのインダクタが影響し、半導体集積回路の内部インピーダンスを低減させることは困難である。一方、出力バッファを介してコンデンサを実装することによって、信号線用のインターポーザや半田ボール等のインダクタは、給電ラインのインピーダンスと並列接続になる。インピーダンスが並列接続されることによって、信号線用のインターポーザや半田ボール等のインピーダンスは減少し、半導体集積回路における内部インピーダンスの低減効果を著しく阻害することがない。
【００６８】
本実施形態において説明したデカップリング回路及び半導体集積回路は、通信機器や情報処理機器などの電子回路に適用することができる。
【００６９】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、出力バッファに代えて、双方向バッファを用いてデカップリング回路を構成することも可能である。本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００７０】
１０  プリント基板
１１  インターポーザ
１２、３０  ダイ
１３  パッド
１４  電源配線
１５  接地配線
１６、１７  半田ボール
１８、１９  デカップリング用コンデンサ
２０  電源
２１、２３  デカップリング用コンデンサの等価回路
２２、２４  プリント基板の等価回路
２５、５２  スルーホールの等価回路
２６、５１  インターポーザの等価回路
２７  ダイの等価回路
２８、３２〜３６、２００  出力バッファ
３１  内部回路
３７  未使用バッファ
３８、３００  コンデンサ
４０  半導体装置
４１〜４５  入力バッファ
５０  Ｐチャンネル型ＭＯＳトランジスタのオン抵抗の等価回路
５３、６２  コンデンサの等価回路
６０  バイパスコンデンサ等価回路
６１  ダイ等価回路
６３、７０  ＲＣ回路の等価回路
１００  デカップリング回路
Ｎ０１、Ｎ０２  Ｎチャンネル型ＭＯＳトランジスタ
Ｐ０１、Ｐ０２  Ｐチャンネル型ＭＯＳトランジスタ
Ｒ０１、Ｒ０２  トランジスタのオン抵抗
ＳＷ０１、ＳＷ０２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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