(57)【要約】小型化しても内蔵するインダクタのＱ値を劣化させることのない積層型の高周波モジュールを提供する。積層体（１００）の中層を構成する複数層には、インダクタ用導体パターン（４０１）が形成されている。インダクタ用導体パターン（４０１）は、巻回形の線状導体であり、各層のインダクタ用導体パターン（４０１）を導電性ビアホールによって接続することで、積層方向を軸とする螺旋状の第１のインダクタが形成される。各インダクタ用導体パターン（４０１）の巻回形の内側の領域の重なり合う部分が第１のインダクタの空芯部（４４１）となる。インダクタ用導体パターン（４０１）が形成された絶縁体層から所定層下層には、キャパシタ用導体パターン（５０１）が形成されている。キャパシタ用導体パターン（５０１）は平板状であり、積層体（１００）を平面視して、空芯部（４４１）と重ならない位置に形成されている。
2013164929.tif 000002
【特許請求の範囲】
【請求項１】
複数の絶縁体層を積層してなる積層体と、
前記絶縁体層の積層方向を軸方向とし、前記積層体内に形成されたインダクタ用導体パターンによって形成される螺旋状のインダクタと、
前記絶縁体層に平行で且つ異なる絶縁体層に形成された少なくとも一対の平板状導体からなるキャパシタ用導体パターンによって形成されるキャパシタと、
を備え、
前記平板状導体の少なくとも一つが、前記積層体を積層方向に沿った方向から見て、前記インダクタ用導体パターンによって形成されるインダクタの空芯部と異なる位置に形成されている、高周波モジュール。
【請求項２】
前記インダクタ用導体パターンと前記キャパシタ用導体パターンとは、異なる絶縁体層に形成されており、
前記キャパシタ用導体パターンは、互いに積層方向に沿って対向する第１平板導体と第２平板導体とを備え、
前記第１平板導体は、
前記第２平板導体よりも前記インダクタ用導体パターン側の絶縁体層に形成されており、
前記積層体を積層方向に沿った方向から見て、前記インダクタ用導体パターンによって形成されるインダクタの空芯部と異なる位置に形成されている、請求項１に記載の高周波モジュール。
【請求項３】
前記第２平板導体は、
前記積層体を積層方向に沿った方向から見て、前記インダクタ用導体パターンによって形成されるインダクタの空芯部と異なる位置に形成されている、請求項２に記載の高周波モジュール。
【請求項４】
前記第２平板導体は、
前記積層体を積層方向に沿った方向から見て、前記インダクタ用導体パターンによって形成されるインダクタの空芯部と重なる位置に、導体が形成されていない切り欠き部もしくは空隙が形成されている、請求項２に記載の高周波モジュール。
【請求項５】
前記キャパシタ用導体パターンは、前記インダクタ用導体パターンが形成されている絶縁体層に形成されている、請求項１に記載の高周波モジュール。
【請求項６】
前記インダクタ用導体パターンは、それぞれ異なるインダクタを構成する第１のインダクタ用導体パターンおよび第２のインダクタ用導体パターンを含み、
前記キャパシタ用導体パターンは、
前記積層体を積層方向に沿った方向から見て、前記第１のインダクタ用導体パターンと前記第２のインダクタ用導体パターンとの間に形成されている、請求項１乃至請求項５のいずれか１項に記載の高周波モジュール。
【請求項７】
前記第１のインダクタ用導体パターンで構成される第１のインダクタと、前記第２のインダクタ用導体パターンで構成される第２のインダクタとは、巻回方向が同じである、請求項６に記載の高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、積層体内に導体パターンによって形成されたインダクタと、該インダクタに接続するキャパシタとを備えた高周波モジュールに関する。
【背景技術】
【０００２】
従来、積層体を構成する各絶縁体層に導体パターンを形成し、積層体内にインダクタやキャパシタを形成した高周波モジュールが各種考案されている。例えば、特許文献１には、アンテナに接続される共通端子と複数の切替端子とを備えたＦＥＴスイッチを積層体の表面に実装し、ＦＥＴスイッチに接続するローパスフィルタを、積層体内に形成したインダクタおよびキャパシタで構成することが記載されている。【０００３】
このような従来の高周波モジュールの積層体内は、一般的に図１２および図１３に示す構造からなる。図１２は、従来の高周波モジュールを構成する積層体１００Ｐの内部構成例を積層体１００Ｐの側面側から見た図である。図１３は、従来の高周波モジュールを構成する積層体１００Ｐの内部導体の構成例を積層体１００Ｐの天面側から透視した図である。なお、高周波モジュールは、積層体１００Ｐと、該積層体１００Ｐの天面に実装されるスイッチ素子等の実装部品とからなるが、図１２、図１３では、実装部品の図示を省略している。【０００４】
積層体１００Ｐは、複数の絶縁体層１０１を積層してなる。上層の絶縁体層には、実装部品と積層体１００Ｐ内に形成された回路素子とを接続するための引き回し導体２００が主に形成されている。この引き回し導体２００が形成される層の下層には、層の略全面に形成された内部グラン導体パターン３００Ｕが配置されている。【０００５】
積層体１００Ｐの中間層には、インダクタを構成するインダクタ用導体パターン４０１Ｐ，４０２Ｐが形成されている。インダクタ用導体パターン４０１Ｐ，４０２Ｐは、積層方向に沿って螺旋状に形成されている。これにより、インダクタ用導体パターン４０１Ｐ，４０２Ｐによって形成されるインダクタは、軸方向が積層方向に沿う。【０００６】
積層体１００Ｐの中間層における、インダクタ用導体パターン４０１Ｐ，４０２Ｐが形成されている層の下層には、キャパシタを構成するキャパシタ用導体パターン５０１Ｐ，５０２Ｐ，５０３Ｐが形成されている。キャパシタ用導体パターン５０１Ｐ，５０２Ｐ，５０３Ｐは、それぞれ各層に平行な所定面積の平板状の導体である。【０００７】
積層体１００Ｐの最下層の直上には、層の略全面に形成された内部グランド導体パターン３００Ｄが配置されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２７１４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような従来の高周波モジュールでは、小型化が要求されており、小型化が進むと、インダクタ用導体パターン４０１Ｐ，４０２Ｐと、キャパシタ用導体パターン５０１Ｐ，５０２Ｐ，５０３Ｐとの間隔が、必然的に狭くなってしまう。【００１０】
例えば、図１２、図１３に示すように、小型化のため、インダクタ用導体パターン４０１Ｐとキャパシタ用導体パターン５０１Ｐとが、積層体１００Ｐを平面視した（積層体１００Ｐの天面に直交する方向から見た）状態で重なり合うような構造を用いると、インダクタ用導体パターン４０１Ｐとキャパシタ用導体パターン５０１Ｐとの距離Ｇ０（積層方向に沿った距離）が短くなってしまう。【００１１】
インダクタ用導体パターン４０１Ｐからなるインダクタの軸方向は、積層方向に平行であるので、インダクタ用導体パターン４０１Ｐによるインダクタからキャパシタ用導体パターン４０１Ｐを構成する平板状の導体までの距離が短くなる。【００１２】
このような構造では、インダクタで発生する磁界が、キャパシタ用導体パターンによって遮られてしまう。これにより、インダクタのＱ値が劣化し、当該インダクタを含むフィルタや高周波モジュールとしての回路特性が悪化してしまう。【００１３】
したがって、本発明の目的は、小型化しても内蔵するインダクタのＱ値を劣化させることのない積層型の高周波モジュールを提供することにある。
【課題を解決するための手段】
【００１４】
この発明の高周波モジュールは、複数の絶縁体層を積層してなる積層体と、絶縁体層の積層方向を軸方向とし、積層体内に形成されたインダクタ用導体パターンによって形成される螺旋状のインダクタと、絶縁体層に平行で且つ異なる絶縁体層に形成された少なくとも一対の平板状導体からなるキャパシタ用導体パターンによって形成されるキャパシタと、を備えており、キャパシタ用導体パターンを構成する平板状導体の少なくとも一つが、積層体を積層方向に沿った方向から見て、インダクタ用導体パターンによって形成されるインダクタの空芯部と異なる位置に形成されている。【００１５】
この構成では、インダクタの発生する磁界がキャパシタ用導体パターンを構成する平板状導体によって遮られることを抑制できる。これにより、インダクタのＱ値の劣化を抑制できる。【００１６】
また、この発明の高周波モジュールでは、次の構成であることが好ましい。インダクタ用導体パターンとキャパシタ用導体パターンとは、異なる絶縁体層に形成されている。キャパシタ用導体パターンは、互いに積層方向に沿って対向する第１平板導体と第２平板導体とを備える。第１平板導体は、第２平板導体よりもインダクタ用導体パターン側の絶縁体層に形成されている。第１平板導体は、積層体を積層方向に沿った方向から見て、インダクタ用導体パターンによって形成されるインダクタの空芯部と異なる位置に形成されている。【００１７】
この構成では、インダクタとキャパシタとを積層体内の異なる絶縁体層で形成する場合について示している。そして、キャパシタ用導体パターンにおけるインダクタに近い第１平板導体が、インダクタの磁界の通る領域から避けられているので、インダクタのＱ値の劣化を抑制することができる。【００１８】
また、この発明の高周波モジュールの第２平板導体は、積層体を積層方向に沿った方向から見て、インダクタ用導体パターンによって形成されるインダクタの空芯部と異なる位置に形成されていることが好ましい。【００１９】
この構成では、インダクタに近い側の第１平板導体のみでなく、遠い側の第２平板導体も、インダクタの磁界の通る領域から避けられているので、インダクタのＱ値の劣化をさらに抑制することができる。【００２０】
また、この発明の高周波モジュールの第２平板導体における、積層体を積層方向に沿った方向から見て、インダクタ用導体パターンによって形成されるインダクタの空芯部と重なる位置に、導体が形成されていない切り欠き部もしくは空隙を設ける構成を用いてもよい。【００２１】
この構成では、第２平板導体における、インダクタの磁界の通る領域のみに平板導体が存在しないので、インダクタのＱ値の劣化を抑制できるとともに、対向面積をとりやすく、所望のキャパシタンスを実現しやすい。【００２２】
また、この発明の高周波モジュールでは、キャパシタ用導体パターンを、インダクタ用導体パターンが形成されている絶縁体層に形成してもよい。【００２３】
この構成では、インダクタ用導体パターンとキャパシタ用導体パターンとが積層方向に直交する方向（絶縁体層に平行な方向）に並んで配置される。これにより、インダクタの軸方向にキャパシタ用導体パターンを構成する平板状導体が存在しないので、インダクタの発生する磁界が当該平板状導体によって遮られることを抑制できる。これにより、インダクタのＱ値の劣化を抑制できる。【００２４】
また、この発明の高周波モジュールは、次の構成であることが好ましい。インダクタ用導体パターンは、それぞれ異なるインダクタを構成する第１のインダクタ用導体パターンおよび第２のインダクタ用導体パターンを含む。キャパシタ用導体パターンは、積層体を積層方向に沿った方向から見て、第１のインダクタ用導体パターンと第２のインダクタ用導体パターンとの間に形成されている。【００２５】
この構成では、第１のインダクタ用導体パターンからなる第１のインダクタと、第２のインダクタ用導体パターンからなる第２のインダクタとの間での結合が抑制される。これにより、第１のインダクタ、第２のインダクタを含む回路（例えばフィルタ回路等）の回路特性を向上させることができる。【００２６】
また、この発明の高周波モジュールでは、第１のインダクタ用導体パターンで構成される第１のインダクタと、第２のインダクタ用導体パターンで構成される第２のインダクタとの巻回方向が同じであることが好ましい。【００２７】
この構成では、第１のインダクタと第２のインダクタで発生する磁界の向きが同一になるため両インダクタの結合がさらに抑制される。
【発明の効果】
【００２８】
この発明によれば、内蔵するインダクタおよび当該インダクタを含む回路の特性が良好な積層型の高周波モジュールを実現することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る高周波モジュールに含まれるローパスフィルタ１０の回路図である。
【図２】本発明の第１の実施形態に係る高周波モジュールを実現する積層体１００の内部構成例を積層体１００の側面側から見た図である。
【図３】本発明の第１の実施形態に係る高周波モジュールを構成する積層体１００の内部導体パターンの構成例を積層体１００の天面側から透視した図である。
【図４】本発明の第２の実施形態に係る高周波モジュールを実現する積層体１００Ａの内部構成例を積層体１００Ａの側面側から見た図である。
【図５】本発明の第２の実施形態に係る高周波モジュールを構成する積層体１００Ａの内部導体パターンの構成例を積層体１００Ａの天面側から透視した図である。
【図６】本発明の第２の実施形態に係る積層体１００Ａの具体的な積層構造を示す積層図である。
【図７】本発明の第３の実施形態に係る高周波モジュールを実現する積層体１００Ｂの内部構成例を積層体１００Ｂの側面側から見た図である。
【図８】本発明の第３の実施形態に係る高周波モジュールを構成する積層体１００Ｂの内部導体パターンの構成例を積層体１００Ｂの天面側から透視した図である。
【図９】本発明の第４の実施形態に係る高周波モジュールを実現する積層体１００Ｃの内部導体パターンの構成例を積層体１００Ｃの天面側から透視した図である。
【図１０】本発明の第５の実施形態に係る高周波モジュールを実現する積層体１００Ｄの内部構成例を積層体１００Ｄの側面側から見た図であり、本発明の第５の実施形態に係る高周波モジュールを実現する積層体１００Ｄ’の内部構成例を積層体１００Ｄ’の側面側から見た図である。
【図１１】本発明の第５の実施形態に係る積層体１００Ｄの具体的な積層構造を示す積層図である。
【図１２】従来の高周波モジュールを構成する積層体１００Ｐの内部構成例を積層体１００Ｐの側面側から見た図である。
【図１３】従来の高周波モジュールを構成する積層体１００Ｐの内部導体の構成例を積層体１００の天面側から透視した図である。
【発明を実施するための形態】
【００３０】
本発明の第１の実施形態に係る高周波モジュールについて、図を参照して説明する。図１は本発明の第１の実施形態に係る高周波モジュールに含まれるローパスフィルタ１０の回路図である。なお、本実施形態の説明では、ローパスフィルタを例に説明するが、インダクタとキャパシタとを含む回路であれば、本実施形態の構成を適用することができる。
【００３１】
ローパスフィルタ１０は、第１入出力ポートＰ１、第２入出力ポートＰ２を備える。第１入出力ポートＰ１と第２入出力ポートＰ２との間には、第１インダクタＬ１と第２インダクタＬ２とが直列接続されている。第１キャパシタＣｃ１は、第１インダクタＬ１に並列接続されている。第２キャパシタＣｃ２は、第２インダクタＬ２に並列接続されている。第１インダクタＬ１の第１入出力ポートＰ１側は、第３キャパシタＣｕ１を介してグランドに接続されている。第１インダクタＬ１と第２インダクタＬ２との接続点は、第４キャパシタＣｕ２を介してグランドに接続されている。第２インダクタＬ２の第２入出力ポートＰ２側は、第５キャパシタＣｕ３を介してグランドに接続されている。
【００３２】
このような回路構成からなるローパスフィルタ１０は、積層体１００の内部に形成された導体パターンによって形成される。
【００３３】
図２は本発明の第１の実施形態に係る高周波モジュールを実現する積層体１００の内部構成例を積層体１００の側面側から見た図である。図３は本発明の第１の実施形態に係る高周波モジュールを構成する積層体１００の内部導体パターンの構成例を積層体１００の天面側から透視した図である。なお、図２、図３では、ローパスフィルタ１０を形成する全ての導体パターンを図示しているわけでなく、本発明の特徴となる導体パターンのみを図示している。また、本実施形態では、絶縁体層１０１を１６層積層して、積層体１００を形成する例を示したが、絶縁体層１０１の積層数はこれに限るものではなく、仕様に応じて適宜決定することができる。
【００３４】
積層体１００は、１６層の絶縁体層１０１を積層してなる。積層体１００の天面には、高周波モジュールを構成するための各種実装回路部品が実装されている。積層体１００の上層の絶縁体層（図２の場合には、天面側から１層目と２層目）には、引き回し導体２００が形成されている（なお、図２では、２層目のみ引き回し導体２００が形成されているが、１層目にも形成してもよい）。引き回し導体２００は、実装回路部品と、後述する中層以下に形成されたインダクタおよびキャパシタを接続するための配線用の導体パターンである。
【００３５】
積層体１００の上層と中層を仕切る所定層（図２では天面側から３層目）の絶縁体層には、内部グランド導体パターン３００Ｕが形成されている。内部グランド導体パターン３００Ｕは、絶縁体層の略全面に亘る形状で形成されている。
【００３６】
積層体１００の中層を構成する複数層（図２では天面側を基準にして７層目から９層目）には、インダクタ用導体パターン４０１，４０２が形成されている。インダクタ用導体パターン４０１，４０２は、線状導体である。インダクタ用導体パターン４０１，４０２は、平面視して（積層体１００の天面に直交する方向に見て、言い換えれば積層方向に沿って見て）、一部が連続しない巻回形状からなる。
【００３７】
各層に形成されたインダクタ用導体パターン４０１は、平面視して巻回形の内側の領域が重なるように、形成されている。各層に形成されたインダクタ用導体パターン４０１は、導電性ビアホールによって、連続する一本の導体パターンとなるように接続されている。この構成により、これら各層に形成されたインダクタ用導体パターン４０１と導電性ビアホールによって、積層方向を軸とする螺旋状の第１のインダクタが形成されている。そして、各インダクタ用導体パターン４０１の巻回形の内側の領域の重なり合う部分が第１のインダクタの空芯部４４１となる。
【００３８】
各層に形成されたインダクタ用導体パターン４０２は、平面視して巻回形の内側の領域が重なるように、形成されている。各層に形成されたインダクタ用導体パターン４０２は、導電性ビアホールによって、連続する一本の導体パターンとなるように接続されている。この構成により、これら各層に形成されたインダクタ用導体パターン４０２と導電性ビアホールによって、積層方向を軸とする螺旋状の第２のインダクタが形成されている。
【００３９】
これら第１のインダクタおよび第２のインダクタによって、図１に示した第１インダクタＬ１および第２インダクタＬ２が形成される。
【００４０】
積層体１００の下層を構成する所定層（図２では天面側を基準として１３層目）には、キャパシタ用導体パターン５０１，５０２が形成されている。下層を構成する別の所定層（図２では天面側を基準として１４層目）には、キャパシタ用導体パターン５０３が形成されている。
【００４１】
キャパシタ用導体パターン５０１，５０２，５０３は、形成される絶縁体層の平板面と平行な平板面を有する所定面積の平板状（例えば矩形状）の導体パターンである。
【００４２】
キャパシタ用導体パターン５０１とキャパシタ用導体パターン５０３とは、所定面積で対向するように形成されている。これにより、第１のキャパシタが形成されている。
【００４３】
キャパシタ用導体パターン５０２とキャパシタ用導体パターン５０３とも、所定面積で対向するように形成されている。これにより、第２のキャパシタが形成される。なお、キャパシタ用導体パターン５０１，５０３の対向面積と、キャパシタ用導体パターン５０２，５０３の対向面積は、仕様に応じて適宜設定されており、同じであっても異なっていてもよい。
【００４４】
これら第１のキャパシタおよび第２のキャパシタによって、図１に示した互いに接続するキャパシタ（例えば、第１キャパシタＣｃ１および第２キャパシタＣｃ２）が形成される。
【００４５】
積層体１００の最下層の絶縁体層の天面側には、内部グランド導体パターン３００Ｄが形成されている。内部グランド導体パターン３００Ｄは、絶縁体層の略全面に亘る形状で形成されている。
【００４６】
積層体１００の裏面（最下層の絶縁体層の裏面）には、外部接続用のランド導体が形成されている。
【００４７】
内部グランド導体パターン３００Ｕが形成された絶縁体層と、インダクタ用導体パターン４０１，４０２における最も天面側の絶縁体層との間の複数の絶縁体層（図２では天面側を基準にして４層目から６層目）には、導電性ビアホールや所定の引き回しパターンが形成されている。ただし、これら導電性ビアホールや所定の引き回しパターンは、積層体１００を平面視して、第１のインダクタの空芯部４４１および第２のインダクタの空芯部に重ならない位置に形成されている。
【００４８】
インダクタ用導体パターン４０１，４０２が形成された最も裏面側の絶縁体層と、キャパシタ用導体パターン５０１，５０２が形成された絶縁体層との間の複数の絶縁体層（図２では天面側を基準にして１０層目から１２層目）には、導電性ビアホールや所定の引き回しパターンが形成されている。ただし、これら導電性ビアホールや所定の引き回しパターンは、積層体１００を平面視して、第１のインダクタの空芯部４４１および第２のインダクタの空芯部に重ならない位置に形成されている。
【００４９】
このような構成において、第１のキャパシタを構成するキャパシタ用導体パターン５０１は、図２、図３に示すように、積層体１００を平面視して、インダクタ用導体パターン４０１からなる第１のインダクタの空芯部４４１と、重ならないように形成されている。
【００５０】
このような構成により、第１のインダクタの空芯部４４１を積層体１００の裏面方向に延長した領域における導体の存在しない長さＧ１が、従来（図１２参照）の同長さＧ０よりも長くなる。これにより、従来構成よりも第１のインダクタが生じる磁界が遮られ難くなり、第１のインダクタの特性が改善される。したがって、当該第１のインダクタを含む回路、例えば図１に示すローパスフィルタ等のフィルタ回路の回路特性を改善することができる。
【００５１】
また、本実施形態の構成では、インダクタ用導体パターン４０１とキャパシタ用導体パターン５０３が積層方向に沿って対向するので、インダクタ用導体パターン４０１とキャパシタ用導体パターン５０３とによって或程度のキャパシタンスを得ることができる。したがって、第１のインダクタに並列接続するキャパシタを構成するキャパシタ用導体パターンの形状を小さくすることができる。例えば、インダクタ用導体パターン４０１によって第１インダクタＬ１を構成し、キャパシタ用導体パターン５０１，５０３で第１キャパシタＣｃ１を構成する場合に、キャパシタ用導体パターン５０１の面積を小さくすることができる。これにより、キャパシタ用導体パターン５０１を、積層体１００を平面視して、第１のインダクタの空芯部４４１に重ならない位置に形成し易くなる。
【００５２】
次に、本発明の第２の実施形態に係る高周波モジュールについて、図を参照して説明する。図４は、本発明の第２の実施形態に係る高周波モジュールを実現する積層体１００Ａの内部構成例を積層体１００Ａの側面側から見た図である。図５は本発明の第２の実施形態に係る高周波モジュールを構成する積層体１００Ａの内部導体パターンの構成例を積層体１００Ａの天面側から透視した図である。
【００５３】
本実施形態に係る積層体１００Ａは、第１の実施形態に係る積層体１００に対して、キャパシタ用導体パターン５０３Ａの形状が異なるものであり、他の構成は同じである。したがって、異なる箇所を具体的に説明する。
【００５４】
キャパシタ用導体パターン５０３Ａは、図４、図５に示すように、キャパシタ用導体パターン５０１，５０２が形成された絶縁体層１０１より下層の絶縁体層１０１に形成されている。キャパシタ用導体パターン５０３Ａは、キャパシタ用導体パターン５０１，５０２のそれぞれと所定面積で対向する形状に形成されている。
【００５５】
キャパシタ用導体パターン５０３Ａは、図４、図５に示すように、積層体１００Ａを平面視して、インダクタ用導体パターン４０１からなる第１のインダクタの空芯部４４１と、重ならないように形成されている。
【００５６】
このような構成により、第１のインダクタの空芯部４４１を積層体１００Ａの裏面方向に延長した領域における導体の存在しない長さＧ２が、第１の実施形態の構成による同長さＧ１よりも長くなる。これにより、第１の実施形態の構成よりも第１のインダクタが生じる磁界がさらに遮られ難くなり、第１のインダクタの特性が改善される。したがって、当該第１のインダクタを含む回路、例えば図１に示すローパスフィルタ等のフィルタ回路の回路特性を、さらに改善することができる。
【００５７】
図６は、本発明の第２の実施形態に係る積層体１００Ａの具体的な積層構造を示す積層図である。図６では、積層体１００Ａを構成する絶縁体層の全てを記載するのではなく、本発明の特徴箇所を抽出して記載している。
【００５８】
絶縁体層１０１Ａ１，１０１Ａ２，１０１Ａ３には、それぞれ巻回形に形成された線状導体パターンからなるインダクタ用導体パターン４０１，４０２が形成されている。各層のインダクタ用導体パターン４０１，４０２は、それぞれ導電性ビアホールによって接続されている。これにより、インダクタ用導体パターン４０１と導電性ビアホールによって第１のインダクタが形成され、インダクタ用導体パターン４０２と導電性ビアホールによって第２のインダクタが形成される。
【００５９】
絶縁体層１０１Ａ４には、キャパシタ用導体パターン５０１が形成されている。キャパシタ用導体パターン５０１は、平面視して、第１のインダクタの空芯部４４１に重ならない位置に形成されている。
【００６０】
絶縁体層１０１Ａ５には、キャパシタ用導体パターン５０１Ａ，５０２Ａが形成されている。キャパシタ用導体パターン５０１Ａは、平面視して、絶縁体層１０１Ａ４のキャパシタ用導体パターン５０１と対向し、第１のインダクタの空芯部４４１に重ならない位置に形成されている。キャパシタ用導体パターン５０２Ａは、平面視して、第１のインダクタの空芯部４４１に重ならない位置に形成されている。
【００６１】
絶縁体層１０１Ａ６には、キャパシタ用導体パターン５０３Ａが形成されている。キャパシタ用導体パターン５０３Ａは、平面視して、絶縁体層１０１Ａ５のキャパシタ用導体パターン５０１Ａ，５０２Ａとそれぞれ対向する位置に形成されている。キャパシタ用導体パターン５０３Ａは、平面視して、第１のインダクタの空芯部４４１に重ならない位置に形成されている。
【００６２】
絶縁体層１０１Ａ７には、各種引き回し導体パターンと、導電性ビアホールが形成されている。これら各種引き回し導体パターンと導電性ビアホールは、平面視して、第１のインダクタの空芯部４４１に重ならない位置に形成されている。
【００６３】
絶縁体層１０１Ａ８には、内部グランド導体パターン３００Ｄが形成されている。内部グランド導体パターン３００Ｄは、絶縁体層１０８Ａの略全面に亘って形成されている。
【００６４】
このような構成とすることで、第１のインダクタを構成するインダクタ用導体パターン４０１が形成される最下層の絶縁体層１０１Ａ３よりも下層側に、絶縁体層１０１Ａ４，１０１Ａ５，１０１Ａ６，１０１Ａ７の四層に亘り、積層体１００Ａを平面視して、第１のインダクタの空芯部４４１と重なる領域に導体が存在しない。これにより、第１のインダクタの空芯部４４１を積層体１００Ａの裏面方向に延長した領域における導体の存在しない長さを長くとることができる。したがって、第１のインダクタの特性を向上させることができる。
【００６５】
次に、本発明の第３の実施形態に係る高周波モジュールについて、図を参照して説明する。図７は、本発明の第３の実施形態に係る高周波モジュールを実現する積層体１００Ｂの内部構成例を積層体１００Ｂの側面側から見た図である。図８は本発明の第３の実施形態に係る高周波モジュールを構成する積層体１００Ｂの内部導体パターンの構成例を積層体１００Ｂの天面側から透視した図である。
【００６６】
本実施形態に係る積層体１００Ｂは、第１の実施形態に係る積層体１００に対して、キャパシタ用導体パターン５０３Ｂの形状が異なるものであり、他の構成は同じである。したがって、異なる箇所を具体的に説明する。
【００６７】
キャパシタ用導体パターン５０３Ｂは、図７、図８に示すように、キャパシタ用導体パターン５０１，５０２が形成された絶縁体層１０１より下層の絶縁体層１０１に形成されている。キャパシタ用導体パターン５０３Ｂは、キャパシタ用導体パターン５０１，５０２のそれぞれと所定面積で対向する形状に形成されている。
【００６８】
キャパシタ用導体パターン５０３Ｂは、図７、図８に示すように、積層体１００Ｂを平面視して、インダクタ用導体パターン４０１からなる第１のインダクタの空芯部４４１と重なる領域に、導体非形成部である空隙５３０が形成されている。
【００６９】
このような構成であっても、第１のインダクタの空芯部４４１と、キャパシタ用導体パターン５０３Ｂとが、積層体１００Ｂを平面視して重ならない。したがって、第１のインダクタの空芯部４４１を積層体１００Ｂの裏面方向に延長した領域における導体の存在しない長さＧ３が、第１の実施形態の構成による同長さＧ１よりも長くなる。これにより、第１の実施形態の構成よりも第１のインダクタが生じる磁界がさらに遮られ難くなり、第１のインダクタの特性が改善される。したがって、当該第１のインダクタを含む回路、例えば図１に示すローパスフィルタ等のフィルタ回路の回路特性を、さらに改善することができる。
【００７０】
また、キャパシタ用導体パターン５０３Ｂの面積を、第２の実施形態に示したキャパシタ用導体パターン５０３Ａよりも大きく取ることができる。これにより、キャパシタ用導体パターン５０３Ｂの取り得る面積範囲を広げることができ、所望のキャパシタンスを実現しやすくなる。また、図７，図８の構成では、インダクタ用導体パターン４０１とキャパシタ用導体パターン５０３Ｂが積層方向に沿って対向するので、インダクタ用導体パターン４０１とキャパシタ用導体パターン５０３Ｂとによって或程度のキャパシタンスを得ることができる。したがって、第１のインダクタに並列接続するキャパシタを構成するキャパシタ用導体パターンの形状を小さくすることができる。例えば、インダクタ用導体パターン４０１によって第１インダクタＬ１を構成し、キャパシタ用導体パターン５０１，５０３Ｂで第１キャパシタＣｃ１を構成する場合に、キャパシタ用導体パターン５０１の面積を小さくすることができる。これにより、キャパシタ用導体パターン５０１を、積層体１００を平面視して、第１のインダクタの空芯部４４１に重ならない位置に形成し易くなる。
【００７１】
このように本実施形態の構成を用いれば、インダクタの特性をさらに向上させながら、キャパシタ用導体パターンの形成パターンの設計自由度と向上させることができる。
【００７２】
次に、本発明の第４の実施形態に係る高周波モジュールについて、図を参照して説明する。図９は、本発明の第４の実施形態に係る高周波モジュールを実現する積層体１００Ｃの内部導体パターンの構成例を積層体１００Ｃの天面側から透視した図である。
【００７３】
本実施形態に係る積層体１００Ｃは、第３の実施形態に係る積層体１００Ｂに対して、キャパシタ用導体パターン５０３Ｃの形状が異なるものであり、他の構成は同じである。したがって、異なる箇所を具体的に説明する。
【００７４】
第３の実施形態ではキャパシタ用導体パターン５０３Ｂに空隙５３０を形成したのに対して、キャパシタ用導体パターン５０３Ｃでは、切り欠き部５３１を形成している。
【００７５】
切り欠き部５３１は、積層体１００Ｃを平面視して、インダクタ用導体パターン４０１からなる第１のインダクタの空芯部４４１と重なる領域を含むように、導体非形成部が形成されるように、キャパシタ用導体パターン５０３Ｃを形成することによって実現される。
【００７６】
このような構成であっても、第３の実施形態に示した積層体１００Ｃからなる高周波モジュールと同じ作用効果を得ることができる。
【００７７】
次に、第５の実施形態に係る高周波モジュールについて、図を参照して説明する。図１０（Ａ）は、本発明の第５の実施形態に係る高周波モジュールを実現する積層体１００Ｄの内部構成例を積層体１００Ｄの側面側から見た図である。図１０（Ｂ）は、本発明の第５の実施形態に係る高周波モジュールを実現する積層体１００Ｄ’の内部構成例を積層体１００Ｄ’の側面側から見た図である。
【００７８】
概略的には、上述の各実施形態ではインダクタ用導体パターンとキャパシタ用導体パターンを積層体の異なる絶縁体層に形成する場合を示したが、本実施形態の構成では、インダクタ用導体パターンが形成される複数の絶縁体層に、キャパシタ用導体パターンを形成したものである。
【００７９】
図１０（Ａ）に示す積層体１００Ｄの上層は、第１の実施形態に示した積層体１００と同じである。
【００８０】
積層体１００Ｄの中層を構成する複数層（図１０では天面側を基準にして７層目から９層目）には、インダクタ用導体パターン４０１，４０２が形成されている。インダクタ用導体パターン４０１，４０２は、線状導体である。インダクタ用導体パターン４０１，４０２は、平面視して、一部が連続しない巻回形状からなる。
【００８１】
各層に形成されたインダクタ用導体パターン４０１は、平面視して巻回形の内側の領域が重なるように、形成されている。各層に形成されたインダクタ用導体パターン４０１は、導電性ビアホールによって、連続する一本の導体パターンとなるように接続されている。この構成により、これら各層に形成されたインダクタ用導体パターン４０１と導電性ビアホールによって、積層方向を軸とする螺旋状の第１のインダクタが形成されている。そして、各インダクタ用導体パターン４０１の巻回形の内側の領域の重なり合う部分が第１のインダクタの空芯部４４１となる。
【００８２】
各層に形成されたインダクタ用導体パターン４０２は、平面視して巻回形の内側の領域が重なるように、形成されている。各層に形成されたインダクタ用導体パターン４０２は、導電性ビアホールによって、連続する一本の導体パターンとなるように接続されている。この構成により、これら各層に形成されたインダクタ用導体パターン４０２と導電性ビアホールによって、積層方向を軸とする螺旋状の第２のインダクタが形成されている。そして、各インダクタ用導体パターン４０２の巻回形の内側の領域の重なり合う部分が第２のインダクタの空芯部４４２となる。
【００８３】
これら第１のインダクタおよび第２のインダクタによって、例えば、図１に示した第１インダクタＬ１および第２インダクタＬ２が形成される。
【００８４】
さらに、これらインダクタ用導体パターン４０１，４０２が形成された絶縁体層には、キャパシタ用導体パターン５０１Ｄ，５０２Ｄ，５０３Ｄが形成されている。
【００８５】
具体的には、インダクタ用導体パターン４０１，４０２が形成された三層の絶縁体層の内、最上層の絶縁体層には、キャパシタ用導体パターン５０１Ｄが形成されている。インダクタ用導体パターン４０１，４０２が形成された三層の絶縁体層の内、中間層の絶縁体層には、キャパシタ用導体パターン５０３Ｄが形成されている。インダクタ用導体パターン４０１，４０２が形成された三層の絶縁体層の内、最下層の絶縁体層には、キャパシタ用導体パターン５０２Ｄが形成されている。
【００８６】
キャパシタ用導体パターン５０１Ｄ，５０２Ｄ，５０３Ｄは、形成される絶縁体層の平板面と平行な平板面を有する所定面積の平板状（例えば矩形状）の導体パターンである。
【００８７】
キャパシタ用導体パターン５０１Ｄとキャパシタ用導体パターン５０３Ｄとは、所定面積で対向するように形成されている。これにより、第１のキャパシタが形成されている。キャパシタ用導体パターン５０２Ｄとキャパシタ用導体パターン５０３Ｄとは、所定面積で対向するように形成されている。これにより、第２のキャパシタが形成される。なお、キャパシタ用導体パターン５０１Ｄ，５０３Ｄの対向面積と、キャパシタ用導体パターン５０２Ｄ，５０３Ｄの対向面積は、仕様に応じて適宜設定されており、同じであっても異なっていてもよい。これら第１のキャパシタおよび第２のキャパシタによって、図１に示した互いに接続するキャパシタ（例えば、第１キャパシタＣｃ１および第２キャパシタＣｃ２）が形成される。
【００８８】
キャパシタ用導体パターン５０１Ｄ，５０２Ｄ，５０３Ｄは、インダクタ用導体パターン４０１とインダクタ用導体パターン４０２との間に形成されている。
【００８９】
積層体１００Ｄの最下層の絶縁体層の天面側には、内部グランド導体パターン３００Ｄが形成されている。内部グランド導体パターン３００Ｄは、絶縁体層の略全面に亘る形状で形成されている。
【００９０】
積層体１００Ｄの裏面（最下層の絶縁体層の裏面）には、外部接続用のランド導体が形成されている。
【００９１】
積層体１００Ｄにおいて、内部グランド導体パターン３００Ｕが形成された絶縁体層と、インダクタ用導体パターン４０１，４０２における最も天面側の絶縁体層との間の複数の絶縁体層（図１０（Ａ）では天面側を基準にして４層目から６層目）には、導電性ビアホールや所定の引き回しパターンが形成されている。ただし、これら導電性ビアホールや所定の引き回しパターンは、積層体１００Ｄを平面視して、第１のインダクタの空芯部４４１および第２のインダクタの空芯部４４２に重ならない位置に形成されている。
【００９２】
インダクタ用導体パターン４０１，４０２が形成された最も裏面側の絶縁体層と、内部グランド導体パターン３００Ｄが形成された絶縁体層との間の複数の絶縁体層（図１０（Ａ）では天面側を基準にして１０層目から１４層目）には、導電性ビアホールや所定の引き回しパターンが形成されている。ただし、これら導電性ビアホールや所定の引き回しパターンは、積層体１００Ｄを平面視して、第１のインダクタの空芯部４４１および第２のインダクタの空芯部４４２に重ならない位置に形成されている。
【００９３】
このような構成であっても、上述の第３、第４の実施形態と同じ作用効果を得ることができる。
【００９４】
さらに、本実施形態の構成では、インダクタ用導体パターン４０１とインダクタ用導体パターン４０２との間に、キャパシタ用導体パターン５０１Ｄ，５０２Ｄ，５０３Ｄが配置されているので、インダクタ用導体パターン４０１とインダクタ用導体パターン４０２との間の結合を抑制することができる。これにより、インダクタ用導体パターン４０１からなる第１のインダクタの特性とインダクタ用導体パターン４０２の特性とを向上することができる。
【００９５】
図１０（Ｂ）に示す積層体１００Ｄ’は、図１０（Ａ）に示した積層体１００Ｄに対して、インダクタ用導体パターン４０１，４０２が形成された絶縁体層と内部グランド導体パターン３００Ｄが形成された絶縁体層との間の絶縁体層を所定数省略したものである。この際、省略する絶縁体層数は、キャパシタ用導体パターン５０１Ｄ，５０２Ｄ，５０３Ｄによってキャパシタを構成するのに必要な絶縁体層数よりも少なくする。
【００９６】
このような構成とすることで、第１の実施形態と同様の作用効果を得ながら、積層体１００Ｄ’を低背化することができる。すなわち、図１０（Ｂ）に示す積層体１００Ｄ’の高さＨＤ’を図１０（Ａ）に示す積層体１００Ｄの高さＨＤよりも低くすることができる。
【００９７】
図１１は、本発明の第５の実施形態に係る積層体１００Ｄの具体的な積層構造を示す積層図である。図１１では、積層体１００Ｄを構成する絶縁体層の全てを記載するのではなく、本発明の特徴箇所を抽出して記載している。
【００９８】
絶縁体層１０１Ｄ１，１０１Ｄ２，１０１Ｄ３，１０１Ｄ４には、それぞれ巻回形に形成された線状導体パターンからなるインダクタ用導体パターン４０１，４０２が形成されている。各層のインダクタ用導体パターン４０１，４０２は、それぞれ導電性ビアホールによって接続されている。これにより、インダクタ用導体パターン４０１と導電性ビアホールによって第１のインダクタが形成され、インダクタ用導体パターン４０２と導電性ビアホールによって第２のインダクタが形成される。
【００９９】
また、絶縁体層１０１Ｄ２には、キャパシタ用導体パターン５０１Ｄが形成されている。絶縁体層１０１Ｄ３には、キャパシタ用導体パターン５０３Ｄが形成されている。キャパシタ用導体パターン５０３Ｄは、キャパシタ用導体パターン５０１Ｄと対向するように形成されている。絶縁体層１０１Ｄ４には、キャパシタ用導体パターン５０２Ｄが形成されている。キャパシタ用導体パターン５０２Ｄは、キャパシタ用導体パターン５０３Ｄと対向するように形成されている。
【０１００】
絶縁体層１０１Ｄ５には、複数の導電性ビアホールが形成されている。複数の導電性ビアホールは、積層体１００Ｄを平面視して、第１のインダクタの空芯部４４１および第２のインダクタの空芯部４４２に重ならない位置に形成されている。
【０１０１】
絶縁体層１０１Ｄ６には、内部グランド導体パターン３００Ｄが形成されている。内部グランド導体パターン３００Ｄは、絶縁体層１０１Ｄ６の略全面に亘って形成されている。
【０１０２】
このような構成であっても、第１のインダクタの空芯部４４１および第２のインダクタの空芯部４４２を積層体１００Ｄの裏面方向に延長した領域において、内部グランド導体パターン３００Ｄまで、導体が存在しない。これにより、第１、第２のインダクタが生じる磁界がさらに遮られ難くなり、第１、第２のインダクタの特性が改善される。したがって、当該第１、第２のインダクタを含む回路、例えば図１に示すローパスフィルタ等のフィルタ回路の回路特性を、さらに改善することができる。
【０１０３】
なお、上述の第１から第４の実施形態では、インダクタ用導体パターン４０１で構成される第１のインダクタの空芯部４４１と、キャパシタ用導体パターンが重ならない場合を示した。しかしながら、インダクタ用導体パターン４０２で構成される第２のインダクタの空芯部と、キャパシタ用導体パターンが重ならないようにしてもよい。さらには、インダクタ用導体パターン４０１で構成される第１のインダクタの空芯部４４１、および、インダクタ用導体パターン４０２で構成される第２のインダクタの空芯部と、キャパシタ用導体パターンが重ならないようにしてもよい。
【０１０４】
また、上述の第２の実施形態の構成であっても、インダクタ用導体パターン４０１とキャパシタ用導体パターン５０３Ａおよび内部グランド導体パターン３００Ｄとの間でキャパシタンスを形成することも可能である。
【符号の説明】
【０１０５】
１０：ローパスフィルタ、
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｄ’，１００Ｐ：積層体、
１０１，１０１Ａ１，１０１Ａ２，１０１Ａ３，１０１Ａ４，１０１Ａ５，１０１Ａ６，１０１Ａ７，１０１Ａ８：絶縁体層、
２００：引き回し導体、
３００Ｕ，３００Ｄ：内部グランド導体パターン、
４０１，４０２，４０１Ｐ，４０２Ｐ：インダクタ用導体パターン、
４４１：４４２：空芯部、
５０１，５０２，５０３，５０３Ａ，５０３Ｂ，５０３Ｃ，５０１Ｄ，５０２Ｄ，５０３Ｄ，５０１Ｐ，５０２Ｐ，５０３Ｐ：キャパシタ用導体パターン、
５３０：空隙、
５３１：切り欠き部
【図１】
2013164929.tif 000003
【図２】
2013164929.tif 000004
【図３】
2013164929.tif 000005
【図４】
2013164929.tif 000006
【図５】
2013164929.tif 000007
【図６】
2013164929.tif 000008
【図７】
2013164929.tif 000009
【図８】
2013164929.tif 000010
【図９】
2013164929.tif 000011
【図１０】
2013164929.tif 000012
【図１１】
2013164929.tif 000013
【図１２】
2013164929.tif 000014
【図１３】
2013164929.tif 000015
【国際調査報告】
2013164929.tif 000016
2013164929.tif 000017
2013164929.tif 000018
2013164929.tif 000019
2013164929.tif 000020
2013164929.tif 000021