(57)【要約】  アドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記各ワード線と各データ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセルを有し、前記不揮発性メモリセルは、相変化膜の一部を記憶素子として使用し、前記相変化膜の一端が電源電圧に接続した電極に接続している、メモリセルアレイと、前記相変化膜の他端に接続された前記データ線の電位を下げて、前記相変化膜の一部に相変化を生じさせ、前記不揮発メモリセルへデータを書き込むデータ線電圧制御部と、を備える半導体装置を提供する。
2013118378.tif 000002
【特許請求の範囲】
【請求項１】
アドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、
前記各ワード線と各データ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセルを有し、前記不揮発性メモリセルは、相変化膜の一部を記憶素子として使用し、前記相変化膜の一端が電源電圧に接続した電極に接続している、メモリセルアレイと、
前記相変化膜の他端に接続された前記データ線の電位を下げて、前記相変化膜の一部に相変化を生じさせ、前記不揮発メモリセルへデータを書き込むデータ線電圧制御部と、を備えることを特徴とする半導体装置。
【請求項２】
前記電源電圧を供給する一面電極を相変化膜の上に配置し、前記ワード線とデータ線と、前記データ線電圧制御部が、相変化膜の下部にある、請求項１に記載の半導体装置。
【請求項３】
読出し時の電圧より高い電圧を前記記憶素子に印加する相変化膜電圧制御部をさらに備える請求項１又は２に記載の半導体装置。
【請求項４】
前記不揮発性メモリセルは、前記記憶素子から読出した電位をセンスするＣＭＯＳインバータ、又は、前記読み出した電位のコンダクタンスを調整するＭＯＳトランジスタを備える、請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記不揮発性メモリセルは、１つのｎＭＯＳトランジスタを備え、前記メモリセルアレイの外部に、前記読み出した電位のコンダクタンスを調整するＭＯＳトランジスタを備える、請求項１〜３の何れか１項に記載の半導体装置。
【請求項６】
各々が複数の前記メモリセルアレイを有し、且つ、前記メモリセルアレイに真理値表データを書き込むと、論理要素又は接続要素として動作する複数の論理部を有する、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記アドレス線と、データ線は、それぞれＮ（Ｎは、２以上の整数）本あり、
前記論理部のＮ本のアドレス線は、前記論理部の他のＮ個の論理部のデータ線に、それぞれ接続するとともに、前記論理部のＮ本のデータ線は、前記論理部の他のＮ個の記憶部のアドレス線に、それぞれ接続する請求項１〜６の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを内蔵する半導体装置に関する。
【背景技術】
【０００２】
ＦＰＧＡ（Ｆｉｅｌｄ−ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）など、回路構成を切り替え可能なＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）が広く使用されている。出願人又は発明者は、メモリセルユニットで回路構成を実現する「ＭＰＬＤ（Ｍｅｍｏｒｙ−ｂａｓｅｄＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）」（登録商標）を研究および開発している。ＭＰＬＤは、例えば、下記特許文献１に示される。ＭＰＬＤは、メモリ機能、ＬＵＴ（Ｌｏｏｋ−Ｕｐ−Ｔａｂｌｅ）機能、スイッチ機能の全てを有するＭＬＵＴ（ＭｕｌｔｉＬｏｏｋ−Ｕｐ−Ｔａｂｌｅ）で構成されていて、このＭＬＵＴをアレイ状に並べ、相互接続することによってＦＰＧＡとほぼ同等の機能を実現している。【０００３】
また、ＭＰＬＤは、ＭＬＵＴを論理要素と配線要素の双方として使用することによって、論理領域と配線領域に柔軟性をもたせたデバイスであり、メモリセルユニット間の接続に専用の切り替え回路を有するＦＰＧＡと異なる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９４６７６号公報
【特許文献２】特開２００８−１６６７７１号公報
【発明の概要】
【０００５】
ＭＬＵＴに搭載されるメモリセルユニットは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成されている。そのため、ＭＰＬＤは、起動時に、外付けＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの不揮発性の記憶媒体から、回路構成情報を呼び出した後に動作するので、電源投入後にすぐに動作することができない。
【０００６】
不揮発性メモリセルを用いたメモリセルユニットがある。不揮発メモリセルアレイとしてはフラッシュメモリや相変化メモリ（以下「ＰＲＡＭ：Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ」と言う）などが知られている（特許文献２）。しかし、フラッシュメモリは標準ＣＭＯＳ工程で製造することが難しい。さらに、ＰＲＡＭはＧＳＴ（ＧｅＳｂＴｅ）などの相変化膜を使うもので宇宙線などの影響を受けづらく信頼性が高いというメリットがあるが、相変化膜のリソグラフィーが必要でフラッシュ以上に特殊な工程が必要になる。
【０００７】
本発明の一実施形態に係る半導体装置は、不揮発性メモリセルアレイを備え、データ書込みと読み出し動作において、外部からの呼び出し処理を不要にして、電源投入後すぐの動作を可能にし、さらに、製造工程において相変化膜のリソグラフィーを不要とすることを目的とする。
【０００８】
上記課題を解決する形態は、下記の項目に記載のようなものである。
【０００９】
１．アドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、
前記各ワード線と各データ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセルを有し、前記不揮発性メモリセルは、相変化膜の一部を記憶素子として使用し、前記相変化膜の一端が電源電圧に接続した電極に接続している、メモリセルアレイと、
前記相変化膜の他端に接続された前記データ線の電位を下げて、前記相変化膜の一部に相変化を生じさせ、前記不揮発メモリセルへデータを書き込むデータ線電圧制御部と、を備えることを特徴とする半導体装置。相変化膜の一部を記憶素子として使うので、相変化膜のリソグラフィーを不要にする。
【００１０】
２．前記電源電圧を供給する一面電極を相変化膜の上に配置し、前記ワード線とデータ線と、前記データ線電圧制御部が、相変化膜の下部にある、項目１に記載の半導体装置。簡易なプロセスで、半導体装置を製造可能である。
【００１１】
３．読出し時の電圧より高い電圧を前記記憶素子に印加する相変化膜電圧制御部をさらに備える項目１又は２に記載の半導体装置。書き込み時にはデータ線の電位が下がっているので、書込み時に印加する電圧も過剰に高くしなくてよい。
【００１２】
４．前記不揮発性メモリセルは、前記記憶素子から読出した電位をセンスするＣＭＯＳインバータ、又は、前記読み出した電位のコンダクタンスを調整するＭＯＳトランジスタを備える、項目１〜３の何れか１項に記載の半導体装置。相変化膜の製造バラつきにより生じる読出し電位のバラつきを回避する。
【００１３】
５．前記不揮発性メモリセルは、１つのｎＭＯＳトランジスタを備え、前記メモリセルアレイの外部に、前記読み出した電位のコンダクタンスを調整するＭＯＳトランジスタを備える、項目１〜３の何れか１項に記載の半導体装置。ｎＭＯＳトランジスタにより、セル面積を小さくするとともに、ＭＯＳトランジスタにより、相変化膜の製造バラつきにより生じる読出し電位のバラつきを回避する。
【００１４】
６．各々が複数の前記メモリセルアレイを有し、且つ、前記メモリセルアレイに真理値表データを書き込むと、論理要素又は接続要素として動作する複数の論理部を有する、項目１〜６の何れか１項に記載の半導体装置。半導体装置をＭＰＬＤとして利用できる。
【００１５】
７．前記アドレス線と、データ線は、それぞれＮ（Ｎは、２以上の整数）本あり、
前記論理部のＮ本のアドレス線は、前記論理部の他のＮ個の論理部のデータ線に、それぞれ接続するとともに、前記論理部のＮ本のデータ線は、前記論理部の他のＮ個の記憶部のアドレス線に、それぞれ接続する項目１〜６の何れか１項に記載の半導体装置。
【００１６】
本発明の一実施形態に係る半導体装置は、不揮発性メモリセルアレイを備え、データ書込みと読み出し動作において、外部からの呼び出し処理を不要にして、電源投入後すぐの動作を可能にし、さらに、製造工程において相変化膜のリソグラフィーを不要にすることができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】一実施形態に係るメモリセルの断面図である。
【図１Ｂ】相変化膜の抵抗値のバラつきの一例を示す図である。
【図２】半導体装置の一例を示す図である。
【図３】一実施形態に係るメモリセル回路の第１例を示す図である。
【図４】図３に示したメモリセル回路のメモリ動作波形を示す図である。
【図５】一実施形態に係るメモリセル回路の第２例を示す図である。
【図６】図５に示したメモリセル回路のメモリ動作波形を示す図である。
【図７】記憶素子への書き込み時と、書き込み後の読出し時のＩＶ特性を示す図である。
【図８】記憶素子への書き込み時と、書き込み後の読出し時の抵抗変化を示す図である。
【図９Ａ】ＭＰＬＤの一例を示す図である。
【図９Ｂ】ＭＰＬＤのメモリ動作の一例を示す図である。
【図９Ｃ】ＭＬＵＴの論理動作の一例を示す図である。
【図１０】ＭＬＵＴの一例を示す図である。
【図１１】論理要素として動作するＭＬＵＴの一例を示す図である。
【図１２】論理回路として動作するＭＬＵＴの一例を示す図である。
【図１３】図１２に示す論理回路の真理値表を示す図である。
【図１４】接続要素として動作するＭＬＵＴの一例を示す図である。
【図１５】図１４に示す接続要素の真理値表を示す図である。
【図１６】４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。
【図１７】１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。
【図１８】図１７に示す論理要素及び接続要素の真理値表を示す。
【図１９】ＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、〔１〕半導体装置、〔２〕ＭＰＬＤの詳細、及び、〔３〕ＭＰＬＤの詳細の詳細について順に説明する。
【００１９】
〔１〕半導体装置
図１は、一実施形態に係るメモリセルの断面図である。メモリセルの記憶素子は、相変化膜層４１から構成される。本実施形態において、相変化膜層４１は、化合物薄膜であるゲルマニウム、アンチモン、テルル（以下、「ＧＳＴ」）から構成される。なお、相変化膜４１は、以下、「ＧＳＴ」として言及される。相変化膜層４１の上面に、上部電極４３、下面に、下部電極４５及び絶縁層４７がそれぞれ備えられる。上部電極４３は、例えば、アルミニウムであり、絶縁層４７は、例えば、二酸化ケイ素であり、下部電極４５は、例えば、Ｔｉ／ＴｉＮｘ／Ａｌからなる貫通電極である。下部電極４５の下部にはさらに半導体回路層５０が設けられる。相変化膜層４１は、上部電極４３と下部電極４５との間に電流を流すと、相が結晶性又はアモルファスに変わり、それに伴い抵抗値が変わる。相変化膜層４１を融解温度以上に加熱し急冷するとアモルファス相（高抵抗）となる。相変化膜層４１をある温度以上に加熱し徐冷すると結晶性相（低抵抗）となる。この抵抗値の違いにより生じる読出し時の状態電位を信号の０／１に対応させることで、相変化膜層４１は、メモリセルの記憶素子として、記憶保持する。図１において、上部電極４３と相変化膜４１は、外部電極部を除くチップ全面を覆っており、パターニングされていない。
【００２０】
相変化領域４８は、アモルファス相から結晶相に相変化したに変化する領域である。絶縁層４７の上部にある相変化膜層４１は初期状態が高抵抗のアモルファス相なので、相変化領域４８同士が短絡することを防いでいる。相変化膜層４１は、相変化膜の一部をメモリセルの記憶素子として使用する。従来、ＰＲＡＭは、相変化物質を絶縁保護する構成で実現されていたが、本実施形態にかかる相変化膜層４１は、相変化物質を絶縁保護する必要が無いため、製造プロセスの簡略化が図れる。
【００２１】
図１Ｂは、相変化膜の抵抗値のバラつきの一例を示す図である。本構成では相変化膜層４１がパターニングされていないため、上部電極４３と下部電極４５の印加電圧によって相変化領域４８Ａ〜４８Ｃの大きさが異なる。その結果、相変化膜の抵抗値にバラつきが生じる。
【００２２】
図１Ｂに示したように、一面成膜では、相変化領域４８のサイズが印加電圧により変化し、相変化の抵抗値にバラつきがあるので、ある設定した高抵抗又は低抵抗で読み出すように回路の設計を行うと、正常に動作しない恐れがある。また構造上、相変化に必要な熱を得るために、ある一定の書込み電圧（Ｖｄｄ＿Ｗ）が必要であり、読み出しの際は、相変化が起こらない読み出し電圧（Ｖｄｄ＿Ｒ）で読み出しを行わなければならない。以上の制約を考慮して、半導体装置が設計される。
【００２３】
図２は、半導体装置の一例を示す図である。図２に示される半導体装置１００は、各々がデータを記憶するメモリセルからなるメモリセルアレイ１１０と、アドレスデコーダ１２０と、メモリセルアレイ１１０へのデータ読出し又はデータ書込みを行うデータ入出力部１４０と、を有する。
【００２４】
メモリセルアレイ１１０は、ｍ×２ｍ個のメモリセル（それに伴う記憶素子）を有し、ｍ×２ｎ個のメモリセルは、２のｎ乗本のワード線と、ｍ本のデータ線（「ビット線」とも言う。以下同じ）の接続部分に配置される。
【００２５】
アドレスデコーダ１２０は、ｎ本のアドレス信号線から受け取ったアドレス信号を受け取ると、それをデコードして、２のｎ乗本のワード線ＷＬにデコード信号であるワード線選択信号及びデータ入出力部１４０で選択するデータ線選択信号を出力し、対応するメモリセルに対するデータの読み出し又は書込み処理が行なわれるようにする。
【００２６】
データ線電圧制御部１４２は、アドレスデコーダ１２０から出力されたデータ線選択信号を受け取るとともに、例えば、外部からライトイネーブル（ＷＥ）の立ち上がりエッジタイミングを受け取ると、対応するデータ線の電位を下げる。このようにすることで、データ線の電位を下げ、相変化膜に相変化を生じさせるために十分な電圧を、相変化膜層４１に印加する。
【００２７】
データ入出力部１４０は、例えば、外部からライトイネーブル（ＷＥ）の立ち上がりエッジタイミング及び書込データを受け取ると、ｍ本のデータ線ｂ、/ｂにその書込データの信号レベルを伝えて、メモリセルにデータを書き込む。また、データ入出力部１４０は、外部からリードイネーブル（ＲＥ）の立ち上がりエッジタイミングを受け取ると、ｍ本のデータ線ｂ、/ｂの信号レベルを外部に出力することで、読出データを出力する。
【００２８】
相変化膜電圧制御部１５０は、外部からライトイネーブル（ＷＥ）の立ち上がりエッジタイミングを受け取ると、相変化膜層４１への供給電圧を書込み用電圧（Ｖｄｄ＿Ｗ）に変え、ライトイネーブルの立ち下がりエッジタイミングで、書込み用電圧の供給を止める。また、相変化膜電圧制御部１５０は、外部からリードイネーブル（ＲＥ）のエッジタイミングを受け取ると、相変化膜層４１への供給電圧を読み出し用電圧（Ｖｄｄ＿Ｒ）に変え、ライトイネーブルの立ち下がりエッジタイミングで、読み出し用電圧の供給を止める。また、周辺回路として、２つのインバータから構成されるデータ線電圧制御部１４２と、相変化膜電圧制御部１５０とが存在する。
【００２９】
〔１．１〕  ５トランジスタメモリセルの回路構成
図３は、一実施形態に係るメモリセル回路の第１例を示す図である。図３に示すメモリセル４０は、５個のトランジスタとＧＳＴで構成されており、具体的には、１つのｐＭＯＳ（positive  Channel  Metal  Oxide  Semiconductor）トランジスタ１６１と、４つのｎＭＯＳ（negative  Channel  Metal  Oxide  Semiconductor）トランジスタ１６２〜１６５と、相変化膜層４１の一部から構成される抵抗であるＧＳＴ１６６とで構成される。ＧＳＴ１６６はアレイにしたとき、互いが共通で接続できるようにしている。
【００３０】
ＧＳＴ１６６は、相変化膜層４１の一部、つまり、図１に示す下部電極４５の上部にある相変化膜層４１により構成される。相変化膜層４１が結晶性又はアモルファスに変わり、それに伴い抵抗値が変わることで、ＧＳＴ１６６は、「０」又は「１」の状態を保持する記憶素子として機能する。
【００３１】
ｐＭＯＳ１６１のソースは、ＶＤＤ（電源電圧端）に接続し、ｎＭＯＳ１６２のソースは、ＶＳＳ（接地電圧端）に接続している。ｐＭＯＳ１６１と、ｎＭＯＳ１６２は、それぞれのドレインを接続することで、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータとして動作する。ＣＭＯＳインバータは、ＧＳＴ１６６に保持される状態に従って出力される信号レベルを、センスし、ｎＭＯＳトランジスタ１６３を介して、読出データ線ＲＤａｔａに出力する。
【００３２】
ｎＭＯＳトランジスタ１６３は、ゲートが読出ワード線Ｒ＿ｒｏｗに接続しており、ゲートに読出ワード線Ｒ＿ｒｏｗからの信号を印加すると、ＣＭＯＳインバータによってセンスされたＧＳＴ１６６の状態信号を出力する。上記のように、一面成膜は製造プロセスにおいて初期抵抗値にバラつきが生じる可能性がある。ｎＭＯＳトランジスタ１６５は、ゲートがＧＳＴ１６６に接続し、ソースが低バイアスＢｉａｓ＿Ｌに接続しており、ゲートに中バイアスＢｉａｓ＿Ｍの電圧Ｖｄｄ＿Ｍを印加することで、コンダクタンスを調整することにより、読み出し動作におけるＧＳＴ１６６の抵抗値のバラつきを小さくする。そして、ＣＭＯＳインバータによってＧＳＴ１６６の状態信号の出力をセンスして、電圧を増幅する。
【００３３】
また、低バイアスＢｉａｓ＿Ｌは、ＧＳＴ１６６のｎＭＯＳトランジスタ１６５の電圧分割するときに分割電圧を上げ、ｐＭＯＳ１６１と、ｎＭＯＳ１６２で構成されたＣＭＯＳインバータの閾値に電圧分割の中心値を持っていくための電圧である。
【００３４】
周辺回路であるデータ線電圧制御部１４２は、入出力を反転する２つのインバータ１８１、１８２であり、書込データ線ＷＤａｔａ、読出データ線ＲＤａｔａの線上に設ける。書き込み処理時は、書込データＷＤａｔａをインバータで反転信号／ＷＤａｔａにすることで、書込データＷＤａｔａが「１」の時にＶＳＳをインバータで作り出し、ＧＳＴ１６６に書き込みを行う。このようにして、選択された書込データ線ＷＤａｔａの電圧は、書込み処理時にＶＳＳに下げられる。
【００３５】
相変化膜電圧制御部１５０は、メモリセルユニット内の全てのＧＳＴ１６６に接続する。書込み処理時には、メモリセルユニット内の全てのＧＳＴ１６６への供給電圧（Ｗｒ＿ｖｄｄ）を書込み用電圧（Ｖｄｄ＿Ｗ）に変え、読み出し処理時には、ＧＳＴ１６６への供給電圧を読み出し用電圧（Ｖｄｄ＿Ｒ）に変える。
【００３６】
書込データ線ＷＤａｔａは、データ線電圧制御部１４２により、書込み動作時に、電圧が下がる。ｎＭＯＳトランジスタ１６４は、ゲートが書込ワード線Ｗ＿ｒｏｗに接続しており、ゲートに書込ワード線Ｗ＿ｒｏｗからの信号を印加すると、書込データ線ＷＤａｔａと、ＧＳＴ１６６とを電気的に接続する。書込み動作では、書込データ線ＷＤａｔａの電圧が降下するのと同時に、ＧＳＴ１６６に、読み出し電圧（Ｖｄｄ＿Ｒ）より高い書込み電圧（Ｖｄｄ＿Ｗ）が印加するので、ＧＳＴ１６６に相変化を生じさせる電圧が印加される。
【００３７】
〔１．２〕  ５トランジスタメモリセルのメモリ動作
図４は、図３に示したメモリセル回路のメモリ動作波形を示す図である。
Ｔ１で示される書き込み処理では、まず、書込みワード線Ｗ＿ｒｏｗに「１」（Ｈ（Ｖｄｄ））をセットし、書込データ線ＷＤａｔａ線を「１」をセットする。すると、書込データ線ＷＤａｔａ線にセットされた「１」が、インバータによって反転され、Ｙ点が「０」になる。このとき、Ｗｒ＿ｖｄｄ線から、書き込み電圧Ｖｄｄ＿Ｗを印加すると、ＧＳＴ１６６の両端に電圧差Ｖｄｄ＿Ｗが発生する。そして、電圧差Ｖｄｄ＿Ｗを徐々に下げていくことで、相変化が起こり、書き込みが行われる。
【００３８】
Ｔ２で示される読み出し処理では、まず、Ｂｉａｓ＿Ｍ線を、電圧Ｖｄｄ＿Ｍ、Ｂｉａｓ 線を電圧Ｖｄｄ＿ｂにセットする。また、読み出しワード線Ｒ＿ｒｏｗ線を、「１」にセットする。そしてＷｒ＿ｖｄｄ線に読み出し電圧Ｖｄｄ＿Ｒを印加する。するとＶｄｄ＿ＲがＧＳＴ１６６とｎＭＯＳトランジスタ１６５で分圧され、ＧＳＴ１６６の抵抗値に応じた分圧電圧が発生する。この分圧電圧をセル内のインバータでセンスし、さらにセル外のインバータで反転し、ＲＤａｔａ線に出力されることで、読み出しが行われる。Ｗｒ＿ｖｄｄ線からＢｉａｓ＿Ｌ線へ流れる電流が、相変化膜（ＧＳＴ１６６）とｎＭＯＳトランジスタ１６５によって分圧され、それがＣＭＯＳインバータでセンスされて読出データ線ＲＤａｔａに出力される。もし、相変化膜の各相での抵抗値がバラついてしまっても、Ｂｉａｓ＿Ｍ線に印加する電圧Ｖｄｄ＿Ｍにより、ｎＭＯＳトランジスタ１６５のコンダクタンスを調整できるので、対処できる。
【００３９】
〔１．３〕  １トランジスタメモリセルの回路構成
図５は、一実施形態に係るメモリセル回路の第２例を示す図である。図５に示すメモリセル４０Ａは、１つのｎＭＯＳトランジスタ１６４Ｂと、相変化膜層４１の一部から構成されるＧＳＴ１６６とで構成される。また、周辺回路として、２つのインバータ１８１Ａ、１８２Ａ、ｎＭＯＳトランジスタ１６７、ＣＭＯＳ１６８から構成されるデータ線電圧制御部１４２Ａと、相変化膜電圧制御部１５０とが存在する。相変化膜電圧制御部１５０の動作は、図３及び図４を用いて説明した動作と同じである。
【００４０】
メモリセル４０Ａは１個のｎＭＯＳトランジスタ１６４ＢとＧＳＴ１６６で構成されており、メモリセル４０と同様に、互いのＧＳＴが共通で接続できるようにしている。また、この回路４０Ａは、メモリセル４０は、ｐＭＯＳを使っているので、セル面積が大きくなる。したがって、ＰＭＯＳをＮＭＯＳに置き換えてることで、セル面積を減らし、それに伴い異なる周辺回路１４２Ａを有する。周辺回路としてのデータ線電圧制御部１４２Ａは、入出力を反転する２つのインバータ１８１Ａ、１８２Ａが、書き込みを制御するＣＭＯＳスイッチ１６８、また読み出し動作時に使われるｎＭＯＳトランジスタ１６７を有する。
【００４１】
ｎＭＯＳトランジスタ１６４Ａは、ゲートがワード線ＷＬに接続しており、ゲートに読出ワード線ＷＬからの信号を印加すると、ＧＳＴ１６６の状態信号を出力する。上記のように、一面成膜は製造プロセスにおいて初期抵抗値にバラつきが生じる可能性がある。周辺回路であるデータ線電圧制御部１４２ＡのｎＭＯＳトランジスタ１６７は、ゲートがＲｅａｄ＿ｂｉａｓ線に接続し、ソースがＢｉａｓに接続しており、ゲートにＲｅａｄ＿ｂｉａｓ線の電圧Ｖｄｄ＿Ｍを印加することで、コンダクタンスを調整することにより、読み出し動作におけるＧＳＴ１６６の抵抗値のバラつきを小さくする。
【００４２】
〔１．４〕１トランジスタメモリセルのメモリ動作
図６は、図５に示したメモリセル回路のメモリ動作波形を示す図である。特に注釈がない波形の立ち上がりは信号「１」、立ち下がりを信号「０」とする。また、ＧＳＴの高抵抗が信号「１」、低抵抗が信号「０」と対応している。そして、ＧＳＴの初期抵抗を高抵抗とする。
【００４３】
書き込み処理（Ｔ１）では、書込データ線ＷＤａｔａ、ライトイネーブル（ＷＥ）線、ワード線ＷＬに、「１」をセットする。すると、書込データ線ＷＤａｔａにセットされた「１」が、インバータによって反転され、ＯＮになったＣＭＯＳスイッチ１６８、ｎＭＯＳトランジスタ１６７を介して、Ｙ点を「０」にする。このとき、Ｗｒ＿ｖｄｄ線から、書き込み電圧Ｖｄｄ＿Ｗを印加すると、ＧＳＴ１６６の両端（Ｘ点、Ｙ点）に電圧差Ｖｄｄ＿Ｗが発生する。そして、Ｖｄｄ＿Ｗを徐々に下げていくことで、相変化が起こり、書き込みが行われる。
【００４４】
読み出し処理（Ｔ２）では、まず、Ｒｅａｄ＿ｂｉａｓ線を、電圧Ｖｄｄ＿Ｍにセットする。また、ワード線ＷＬを、「１」にセットする。そしてＷｒ＿ｖｄｄ
線に読み出し電圧Ｖｄｄ＿Ｒを印加する。すると電圧Ｖｄｄ＿ＲがＧＳＴ１６６とｎＭＯＳトランジスタ１６７で分圧され、ＧＳＴ１６６の抵抗値に応じた分圧電圧が発生する。この分圧電圧をセル外のインバータでセンスし、読出データ線ＲＤａｔａに出力することで、読み出しが行われる。
【００４５】
図７は、相変化膜からなる記憶素子への書き込み時と、書き込み後の読出し時のＩＶ特性を示す図である。また、図８は、相変化膜からなる記憶素子への書き込み時と、書き込み後の読出し時の抵抗変化を示す図である。「ａ→ｃ」は、書き込み時を示し、「ｃ→ｃ」は、読出し時を示す。なお、このＩＶ特性および抵抗変化は、下部電極４８のビアサイズと、相変化膜４１の膜厚で変化する。例えば、ビアサイズを大きく、又は、膜厚を薄くすれば、アモルファス相の高抵抗は小さくなる。また、結晶化状態の低抵抗値は、トランジスタのコンプライアンス電流値で決まってくる。
【００４６】
以上、説明した半導体装置１００は、以下に示すＭＬＵＴ３０として用いることができる。これにより、ＭＬＵＴ３０に保持するデータを不揮発性にすることができるので、外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐの動作を可能にし、さらに、簡略な回路構成で、ＭＬＵＴを実現できる。
【００４７】
〔２〕ＭＰＬＤの詳細
図９Ａは、ＭＰＬＤの詳細例を示す図である。図９Ａに示す２０は、半導体装置としてのＭＰＬＤである。ＭＰＬＤ２０は、記憶素子ブロックとしてのＭＬＵＴ３０を複数有するとともに、ＭＬＵＴデコーダ１２を有する。また、後述するように、ＭＰＬＤ２０は、演算処理装置と接続する論理部として動作する。
【００４８】
ＭＰＬＤ２０は、複数の記憶素子を含む。記憶素子には、真理値表を構成するデータがそれぞれ記憶されることで、ＭＰＬＤ２０は、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。
【００４９】
ＭＰＬＤ２０はさらに、メモリ動作を行う。メモリ動作とは、ＭＬＵＴ３０に含まれる記憶素子へのデータの書込みや読み出しをいう。よって、ＭＰＬＤ２０は、主記憶装置や、キャッシュメモリとして動作することができる。
【００５０】
ＭＬＵＴ３０へのデータの書込みは、真理値表データの書き換えにもなるため、メモリ動作は、真理値表データの再構成を生じる。なお、再構成のうち、ＭＰＬＤ内の特定の１つ又は複数のＭＬＵＴ、又はＭＬＵＴを構成する特定の１つ又は複数の記憶素子に記憶された真理値表データを書き換えることを「部分再構成」という。
【００５１】
〔２．１〕ＭＰＬＤのメモリ動作
図９Ｂは、ＭＰＬＤのメモリ動作の一例を示す図である。ＭＰＬＤ２０は、メモリ動作で、実線で示されるメモリ動作用アドレス、ＭＬＵＴアドレス、書込みデータＷＤ、及び読み出しデータＲＤの何れかの信号を使用し、破線で示される論理動作用アドレスＬＡ、及び論理動作用データＬＤは使用しない。なお、メモリ動作用アドレスＷＡ、ＭＬＵＴアドレスＭＡ、及び書込みデータＷＤは、例えば、ＭＰＬＤ２０の外部にある演算処理装置によって出力され、読み出しデータＲＤは、演算処理装置に出力される。
【００５２】
メモリ動作では、ＭＰＬＤ２０は、記憶素子を特定するアドレスとして、メモリ動作用アドレス及びＭＬＵＴアドレスを受け取るとともに、書込みのときは書込みデータを受け取り、読み出しのときは読み出しデータＬＤを出力する。
【００５３】
ＭＬＵＴアドレスとは、ＭＰＬＤ２０内に含まれる１つのＭＬＵＴを特定するアドレスである。ＭＬＵＴアドレスは、ｌ本の信号線を介してＭＰＬＤ２０に出力される。なお、ｌとは、ＭＬＵＴを特定する選択アドレス信号線の数である。ｌ本の信号線で、２のｌ乗の数のＭＬＵＴを特定することができる。ＭＬＵＴデコーダ１２は、ｌ本の信号線を介してＭＬＵＴアドレスを受け取るとともに、ＭＬＵＴアドレスＭＡをデコードして、メモリ動作の対象となるＭＬＵＴ３０を選択し特定する。メモリ動作用アドレスＷＡは、ｌ本の信号線を介して、図１１を用いて後述するアドレスデコーダでデコードされて、メモリ動作の対象となるメモリセルを選択する。
【００５４】
なお、ＭＰＬＤ２０は、例えば、ＭＬＵＴアドレスＭＡ、書込みデータＷＤ及び読み出しデータＲＤは、全てｎ本の信号線を介して受け取る。なお、ｎとは、図１０を用いて後述されるように、ＭＬＵＴのメモリ動作用又は論理動作用の選択アドレス信号線の数である。ＭＰＬＤ２０は、ｎ本の信号線を介して、ＭＬＵＴアドレスＭＡ、書込みデータＷＤ及び読み出しデータＲＤを各ＭＬＵＴに供給する。
【００５５】
〔２．２〕ＭＰＬＤの論理動作
図９Ｃは、ＭＰＬＤ２０の論理動作の一例を示す図である。図９Ｃにおいて、ＭＰＬＤ２０の論理動作では、実線で示される論理動作用アドレスＬＡ、及び論理動作用データＬＤの信号を使用する。
【００５６】
ＭＰＬＤ２０の論理動作では、論理動作用アドレスＬＡは、外部装置から出力され、ＭＬＵＴ３０の真理値表によって構成される論理回路の入力信号として使用される。そして、論理動作用データＬＤは、上記論理回路の出力信号であり、論理回路の出力信号として、外部装置に出力される。
【００５７】
複数のＭＬＵＴのうち、ＭＰＬＤ２０の外延に配置されるＭＬＵＴは、ＭＰＬＤ２０の外部の装置と、論理動作用のデータである論理動作用アドレスＬＡを受け取り、論理動作用データＬＤを出力するＭＬＵＴとして動作する。例えば、図９Ａに示すＭＬＵＴ３０ａ、３０ｂは、半導体装置１００の外部から論理動作用アドレスＬＡを受け取り、周囲にある他のＭＬＵＴ３０ｄに論理動作用データＬＤを出力する。また、図９Ａに示すＭＬＵＴ３０ｅ、３０ｆは、他のＭＬＵＴ３０ｃ、３０ｄから論理動作用アドレスＬＡを受け取り、ＭＰＬＤ２０の外部に論理動作用データＬＤを出力する。
【００５８】
ＭＬＵＴの論理動作用アドレスＬＡのアドレス線は、隣接するＭＬＵＴの論理動作用データＬＤのデータ線と接続しており、例えば、ＭＬＵＴ３０ｃは、ＭＬＵＴ３０ａから出力された論理動作用データを、論理動作用アドレスとして受け取る。このように、ＭＬＵＴの論理動作用アドレス又は論理動作用データは、周囲にあるＭＬＵＴとの入出力により得られる点で、各々のＭＬＵＴが独自に接続するＭＬＵＴアドレスと異なる。
【００５９】
ＭＰＬＤ２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。論理要素、及び接続要素を実現するための真理値表データの書き換えは、上述のメモリ動作による再構成によりなされる。
【００６０】
〔３〕ＭＬＵＴの詳細
以下に、ＭＬＵＴについて説明する。
図１０は、ＭＬＵＴの第１例を示す図である。図１０に示すＭＬＵＴ３０は、アドレス切替回路１０ａと、アドレスデコーダ９と、記憶素子４０と、出力データ切替回路１０ｂとを有する。図１０に示すＭＬＵＴ３０は、動作切替信号ＳＳが論理動作を示す場合、論理動作用アドレスＬＡに従って、論理動作用データＬＤを出力するように動作する。また、ＭＬＵＴ３０は、動作切替信号ＳＳがメモリ動作を示す場合、メモリ動作用アドレスＷＡに従って、書込みデータＷＤを受け入れ、又は、読み出しデータＲＤを出力するように動作する。
【００６１】
アドレス切替回路１０ａは、メモリ動作用アドレスＷＡが入力されるｎ本のメモリ動作用アドレス信号線と、論理動作用アドレス信号ＬＡが入力されるｎ本の論理動作用アドレス入力信号線と、動作切替信号ＳＳが入力される動作切替信号線とを接続する。アドレス切替回路１０ａは、動作切替信号ＳＳに基づいて、メモリ動作用アドレスＷＡ、又は論理動作用アドレスＬＡのいずれかをｎ本の選択アドレス信号線に出力するように動作する。このように、アドレス切替回路１０ａが、アドレス信号線を選択するのは、記憶素子４０が読み出し動作と書込み動作の何れかを受け付ける１ポート型の記憶素子であるからである。
【００６２】
アドレスデコーダ９は、アドレス切替回路１０ａから供給されるｎ本のアドレス信号線から受け取った選択アドレス信号をデコードし、２のｎ乗本のワード線にデコード信号を出力する。
【００６３】
ｎ×２ｎ個の記憶素子は、２のｎ乗本のワード線と、ｎ本の書込データ線と、ｎ個の出力データ線の接続部分に配置される。
【００６４】
出力データ切替回路１０ｂは、ｎ本の出力データ線から信号を受け取ると、入力される動作切替信号に従って、読み出しデータをｎ本の読み出しデータ信号線に出力し、又は、読み出しデータを論理動作用信号線に出力するように動作する。
【００６５】
〔３．１〕ＭＬＵＴの論理動作
Ａ．論理要素
図１１は、論理要素として動作するＭＬＵＴの一例を示す図である。図１１に示すＭＬＵＴは、図１０に示すＭＬＵＴ又は図１、４又は７に示す半導体メモリ装置と同様な回路である。図１１では、説明を簡単にするために、アドレス切替回路１０ａ、及び出力データ切替回路１０ｂの記載は、省略される。図１１に示すＭＬＵＴ３０ａ、３０ｂは、４つの論理動作用アドレス線Ａ０〜Ａ３と、４つの論理動作用データ線Ｄ０〜Ｄ３と、４×１６＝６４個の記憶素子４０と、アドレスデコーダ９とをそれぞれ有する。論理動作用データ線Ｄ０〜Ｄ３は、２４個の記憶素子４０をそれぞれ直列に接続する。アドレスデコーダ９は、論理動作用アドレス線Ａ０〜Ａ３に入力される信号に基づき、２４本のワード線のいずれかに接続される４つの記憶素子を選択するように構成される。この４つの記憶素子はそれぞれ、論理動作用データ線Ｄ０〜Ｄ３に接続され、記憶素子に記憶されるデータを論理動作用データ線Ｄ０〜Ｄ３に出力する。例えば、論理動作用アドレス線Ａ０〜Ａ３に適当な信号が入力される場合は、４つの記憶素子４０ａ、４０ｂ、４０ｃ、及び４０ｄを選択するように構成することができる。ここで、記憶素子４０ａは、論理動作用データ線Ｄ０に接続され、記憶素子４０ｂは、論理動作用データ線Ｄ１に接続され、記憶素子４０ｄは、論理動作用データ線Ｄ２に接続され、記憶素子４０ｄは、論理動作用データ線Ｄ３に接続される。そして、論理動作用データ線Ｄ０〜Ｄ３には、記憶素子４０ａ〜４０ｄに記憶される信号が出力される。このように、ＭＬＵＴ３０ａ、３０ｂは、論理動作用アドレス線Ａ０〜Ａ３から論理動作用アドレスを受け取り、その論理動作用アドレスによってアドレスデコーダ９が選択する４つの記憶素子４０に記憶される値を、論理動作用データ線Ｄ０〜Ｄ３に論理動作用データとしてそれぞれ出力する。なお、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ２は、隣接するＭＬＵＴ３０ｂの論理動作用データ線Ｄ０と接続しており、ＭＬＵＴ３０ａは、ＭＬＵＴ３０ｂから出力される論理動作用データを、論理動作用アドレスとして受け取る。また、ＭＬＵＴ３０ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０ｂの論理動作用アドレス線Ａ０と接続しており、ＭＬＵＴ３０ａが出力する論理動作用データは、ＭＬＵＴ３０ｂで論理動作用アドレスとして受け取られる。例えば、ＭＬＵＴ３０ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ０〜Ａ３に入力される信号に基づき、論理動作用データ線Ｄ２に接続される２４個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０ｂの論理動作用アドレスＡ０に出力する。同様に、ＭＬＵＴ３０ｂの論理動作用データ線Ｄ０は、ＭＬＵＴ３０ｂの論理動作用アドレス線Ａ０〜Ａ３に入力される信号に基づき、論理動作用データ線Ｄ０に接続される２４個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０ａの論理動作用アドレスＡ２に出力する。このように、ＭＰＬＤ同士の連結は、１対のアドレス線とデータ線とを用いる。以下、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ２と、論理動作用データ線Ｄ２のように、ＭＬＵＴの連結に使用されるアドレス線とデータ線の対を「ＡＤ対」という。
【００６６】
なお、図１１では、ＭＬＵＴ３０ａ、３０ｂが有するＡＤ対は４であるが、ＡＤ対の数は、特に後述するように４に限定されない。
【００６７】
図１２は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、論理動作用アドレス線Ａ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、論理動作用アドレス線Ａ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。
【００６８】
図１３は、図１２に示す論理回路の真理値表を示す図である。図１２の論理回路は、４入力のため、入力Ａ０〜Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１〜Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。
【００６９】
Ｂ．接続要素
図１４は、接続要素として動作するＭＬＵＴの一例を示す図である。図１４では、接続要素としてのＭＬＵＴは、論理動作用アドレス線Ａ０の信号を論理動作用データ線Ｄ１に出力し、論理動作用アドレス線Ａ１の信号を論理動作用データ線Ｄ２に出力し、論理動作用アドレス線Ａ２の信号を論理動作用データ線Ｄ３に出力するように動作する。接続要素としてのＭＬＵＴはさらに、論理動作用アドレス線Ａ３の信号を論理動作用データ線Ｄ１に出力するように動作する。
【００７０】
図１５は、図１４に示す接続要素の真理値表を示す図である。図１４に示す接続要素は、４入力４出力である。したがって、入力Ａ０〜Ａ３の全ての入力と、出力Ｄ０〜Ｄ３の全ての出力が使用される。図１５に示す真理値表によって、ＭＬＵＴは、入力Ａ０の信号を出力Ｄ１に出力し、入力Ａ１の信号を出力Ｄ２に出力し、入力Ａ２の信号を出力Ｄ３に出力し、入力Ａ３の信号を出力Ｄ０に出力する接続要素として動作する。
【００７１】
図１６は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。ＡＤ０は、論理動作用アドレス線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理動作用アドレス線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理動作用アドレス線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理動作用アドレス線Ａ３と論理動作用データ線Ｄ３とを有する。図１６において、１点鎖線は、ＡＤ対０の論理動作用アドレス線Ａ０に入力された信号がＡＤ対１の論理動作用データ線Ｄ１に出力される信号の流れを示す。２点鎖線は、第２のＡＤ対１の論理動作用アドレス線Ａ１に入力された信号がＡＤ対２の論理動作用データ線Ｄ２に出力される信号の流れを示す。破線は、ＡＤ対２の論理動作用アドレス線Ａ２に入力された信号がＡＤ対３の論理動作用データ線Ｄ３に出力される信号の流れを示す。実線は、ＡＤ対３の論理動作用アドレス線Ａ３に入力された信号がＡＤ対０の論理動作用データ線Ｄ０に出力される信号の流れを示す。
【００７２】
なお、図１６では、ＭＬＵＴ３０が有するＡＤ対は４であるが、ＡＤ対の数は、特に４に限定されない。
【００７３】
Ｃ．論理要素と接続要素の組合せ機能
図１７は、１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。図１７に示す例では、論理動作用アドレス線Ａ０及びＡ１を２入力ＮＯＲ回路１２１の入力とし、２入力ＮＯＲ回路１２１の出力と、論理動作用アドレス線Ａ２とを２入力ＮＡＮＤ回路１２２の入力とし、２入力ＮＡＮＤ回路１２２の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。また同時に、論理動作用アドレス線Ａ３の信号を論理動作用データ線Ｄ２に出力する接続要素を構成する。
【００７４】
図１８に、図１７に示す論理要素及び接続要素の真理値表を示す。図１７の論理動作は、入力Ｄ０〜Ｄ３の３つの入力を使用し、１つの出力Ｄ０を出力として使用する。一方、図１８の接続要素は、入力Ａ３の信号を出力Ｄ２に出力する接続要素が構成される。
【００７５】
図１９は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。図１６に示すＭＬＵＴと同様に、ＡＤ０は、論理動作用アドレス線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理動作用アドレス線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理動作用アドレス線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理動作用アドレス線Ａ３と論理動作用データ線Ｄ３とを有する。上述のように、ＭＬＵＴ３０は、３入力１出力の論理動作と、１入力１出力の接続要素との２つの動作を１つのＭＬＵＴ３０で実現する。具体的には、論理動作は、ＡＤ対０の論理動作用アドレス線Ａ０と、ＡＤ対１の論理動作用アドレス線Ａ１と、ＡＤ対２の論理動作用アドレス線Ａ２とを入力として使用する。そして、ＡＤ対０の論理動作用データ線Ｄ０のアドレス線を出力と使用する。また、接続要素は、破線で示すようにＡＤ対３の論理動作用アドレス線Ａ３に入力された信号をＡＤ対２の論理動作用データ線Ｄ２に出力する。
【００７６】
上記したように、ＭＰＬＤ内のＭＬＵＴは、複数のアドレス線を介して互いに接続しているので、ワード選択信号を介して、外部ノイズがメモリセルに書き込まれる御動作が生じやすい。そのため、ＭＬＵＴにＡＴＤ回路があることにより、アドレスが変化したときだけ、メモリセルへの書込みが行われるので、外部ノイズの書込み誤動作を回避できる。
【００７７】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【図１Ａ】
2013118378.tif 000003
【図１Ｂ】
2013118378.tif 000004
【図２】
2013118378.tif 000005
【図３】
2013118378.tif 000006
【図４】
2013118378.tif 000007
【図５】
2013118378.tif 000008
【図６】
2013118378.tif 000009
【図７】
2013118378.tif 000010
【図８】
2013118378.tif 000011
【図９Ａ】
2013118378.tif 000012
【図９Ｂ】
2013118378.tif 000013
【図９Ｃ】
2013118378.tif 000014
【図１０】
2013118378.tif 000015
【図１１】
2013118378.tif 000016
【図１２】
2013118378.tif 000017
【図１３】
2013118378.tif 000018
【図１４】
2013118378.tif 000019
【図１５】
2013118378.tif 000020
【図１６】
2013118378.tif 000021
【図１７】
2013118378.tif 000022
【図１８】
2013118378.tif 000023
【図１９】
2013118378.tif 000024
【手続補正書】
【提出日】平成25年10月13日(2013.10.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、
前記各ワード線と各データ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセルを有し、前記不揮発性メモリセルは、相変化膜の一部を記憶素子として使用し、前記相変化膜の一端が電源電圧に接続した電極に接続している、メモリセルアレイと、
前記相変化膜の他端に接続された前記データ線の電位を下げて、前記相変化膜の一部に相変化を生じさせ、前記不揮発メモリセルへデータを書き込むデータ線電圧制御部と、を備え、
前記電源電圧を供給する一面電極を相変化膜の上に配置し、前記ワード線とデータ線と、前記データ線電圧制御部が、相変化膜の下部にある、半導体装置。
【請求項２】
読出し時の電圧より高い電圧を前記記憶素子に印加する相変化膜電圧制御部をさらに備える請求項１に記載の半導体装置。
【請求項３】
前記不揮発性メモリセルは、前記記憶素子から読出した電位をセンスするＣＭＯＳインバータ、又は、前記読み出した電位のコンダクタンスを調整するＭＯＳトランジスタを備える、請求項１又は２に記載の半導体装置。
【請求項４】
前記不揮発性メモリセルは、１つのｎＭＯＳトランジスタを備え、前記メモリセルアレイの外部に、前記読み出した電位のコンダクタンスを調整するＭＯＳトランジスタを備える、請求項１又は２に記載の半導体装置。
【請求項５】
各々が複数の前記メモリセルアレイを有し、且つ、前記メモリセルアレイに真理値表データを書き込むと、論理要素又は接続要素として動作する複数の論理部を有する、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記アドレス線と、データ線は、それぞれＮ（Ｎは、２以上の整数）本あり、
前記論理部のＮ本のアドレス線は、前記論理部の他のＮ個の論理部のデータ線に、それぞれ接続するとともに、前記論理部のＮ本のデータ線は、前記論理部の他のＮ個の記憶部のアドレス線に、それぞれ接続する請求項１〜５の何れか１項に記載の半導体装置。
【手続補正書】
【提出日】平成26年9月29日(2014.9.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、
前記各ワード線と各データ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセルを有し、前記不揮発性メモリセルは、相変化膜の一部を記憶素子として使用し、前記相変化膜の一端が電源電圧に接続した電極に接続している、メモリセルアレイと、
前記相変化膜の他端にトランジスタを介して接続された前記データ線の電位を下げて、前記相変化膜の一部に相変化を生じさせ、前記不揮発メモリセルへデータを書き込むデータ線電圧制御部と、を備え、
前記電源電圧を供給する一面電極を相変化膜の上に配置し、前記トランジスタのゲートに接続された前記ワード線とデータ線と、前記データ線電圧制御部が、相変化膜の下部にある、半導体装置。
【請求項２】
読出し時の電圧より高い電圧を前記記憶素子に印加する相変化膜電圧制御部をさらに備える請求項１に記載の半導体装置。
【請求項３】
前記不揮発性メモリセルは、前記記憶素子から読出した電位をセンスするＣＭＯＳインバータ、又は、前記読み出した電位のコンダクタンスを調整するＭＯＳトランジスタを備える、請求項１又は２に記載の半導体装置。
【請求項４】
前記不揮発性メモリセルは、１つのｎＭＯＳトランジスタを備え、前記メモリセルアレイの外部に、前記読み出した電位のコンダクタンスを調整するＭＯＳトランジスタを備える、請求項１又は２に記載の半導体装置。
【請求項５】
各々が複数の前記メモリセルアレイを有し、且つ、前記メモリセルアレイに真理値表データを書き込むと、論理要素又は接続要素として動作する複数の論理部を有する、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記アドレス線と、データ線は、それぞれＮ（Ｎは、２以上の整数）本あり、
前記論理部のＮ本のアドレス線は、前記論理部の他のＮ個の論理部のデータ線に、それぞれ接続するとともに、前記論理部のＮ本のデータ線は、前記論理部の他のＮ個の記憶部のアドレス線に、それぞれ接続する請求項５に記載の半導体装置。
【国際調査報告】
2013118378.tif 000025
2013118378.tif 000026
2013118378.tif 000027
2013118378.tif 000028