(57)【特許請求の範囲】
【請求項１】
半導体層（１００）と、
第１の半導体素子（２）と、複数のｎ（ｎ＞１）個の第２の半導体素子（３１〜３ｎ）とを有する、少なくとも１つの直列回路（１）であって、
前記第１の半導体素子（２）が負荷経路、及び、前記半導体層（１００）内に集積された活性素子領域を有し、
前記第２の半導体素子（３１〜３ｎ）のそれぞれが前記半導体層（１００）内に集積された活性素子領域、第１の負荷端子（３２１〜３２ｎ）と第２の負荷端子（３３１〜３３ｎ）との間の負荷経路、及び制御端子（３１１〜３１ｎ）を有し、
前記第２の半導体素子（３１〜３ｎ）の各負荷経路が相互に直列接続されるとともに前記第１の半導体素子（２）の前記負荷経路に直列接続されており、
前記第２の半導体素子（３１〜３ｎ）の各制御端子（３１１〜３１ｎ）が、その他の第２の半導体素子（３１〜３ｎ）のうちの１つの半導体素子の負荷端子かまたは前記第１の半導体素子（２）の負荷端子（２２、２３）の一方に接続されている、少なくとも１つの直列回路（１）と、
エッジ終端構造（４）と、
を備え、
前記第１の半導体素子の活性素子領域および前記第２の半導体素子の活性素子領域は、前記半導体層（１００）において長手方向に一直線に並んでおり、
前記エッジ終端構造（４）は、少なくとも前記長手方向に垂直な方向において前記活性素子領域に隣接している、
半導体素子構成。
【請求項２】
前記第１の半導体素子（２）はトランジスタである、請求項１に記載の半導体素子構成。
【請求項３】
前記第１の半導体素子（２）はダイオードである、請求項１に記載の半導体素子構成。
【請求項４】
２つの直列回路（１Ｉ、１ＩＩ）であって、各直列回路は、第１の半導体素子（２）と、複数のｎ個の第２の半導体素子（３１〜３ｎ）を備え、各直列回路の前記第１の半導体素子（２）および前記第２の半導体素子（３１〜３ｎ）の前記活性素子領域は、前記半導体層（１００）において一直線に並んでいて、前記第１の半導体素子の前記活性素子領域が配置されている第１の長手方向端部と、前記第２の半導体素子（３１〜３ｎ）の前記活性素子領域が配置されている第２の長手方向端部と、を有する長手方向構造を形成しており、前記２つの直列回路（１Ｉ、１ＩＩ）の前記長手方向構造は一直線に並んでいて、第１および第２の長手方向構造の第２の長手方向端部同士が隣接している、前記２つの直列回路（１Ｉ、１ＩＩ）
をさらに備える、請求項１〜３のいずれか一項に記載の半導体素子構成。
【請求項５】
前記２つの直列回路同士は、電気的に並列接続されている、請求項４に記載の半導体素子構成。
【請求項６】
前記エッジ終端構造（４）は、第１の方向において前記長手方向構造に隣接している第１の部分エッジ終端構造（４１）と、前記第１の方向とは逆の第２の方向において前記長手方向構造に隣接している第２の部分エッジ終端構造（４２）と、を備える、請求項４または５に記載の半導体素子構成。
【請求項７】
前記部分エッジ終端構造（４１、４２）の少なくとも一方が、
前記直列回路（１Ｉ、１ＩＩ）の一方における前記第１の半導体素子（２）または前記第２の半導体素子（３１〜３ｎ）のうちの１つに電気的接続され、かつ、前記直列回路（１Ｉ、１ＩＩ）の他方における対応する半導体素子に電気的接続された、第１のフィールドリング（４１０）を備え、
前記第１のフィールドリング（４１０）は、前記第１のフィールドリング（４１０）が電気的接続された前記半導体素子同士の前記活性素子領域間に延びて、前記第１のフィールドリング（４１０）が電気的接続された前記半導体素子の第１の負荷端子に接続する、
請求項６に記載の半導体素子構成。
【請求項８】
前記第１のフィールドリング（４１０）は、前記半導体層（１００）の水平面において楕円形または円形である、請求項７に記載の半導体素子構成。
【請求項９】
前記半導体層（１００）は、前記第１のフィールドリング（４１０）が配置された領域において第１のドープ型の基本ドープを有し、
前記第１のフィールドリング（４１０）は、前記第１のドープ型に対して相補的な第２のドープ型のドープ領域を含む、
請求項７または８に記載の半導体素子構成。
【請求項１０】
前記第１のフィールドリング（４１０）に隣接し、前記半導体層（１００）の第１の面の上を前記第１のフィールドリング（４１０）に沿って延びる導電線（４２０）
をさらに備える、請求項９に記載の半導体素子構成。
【請求項１１】
前記第１のドープ型であり、前記半導体層（１００）の前記基本ドープより高度にドープされた第２のフィールドリング（４３０）であって、前記第１のフィールドリング（４１０）に隣接し、前記第１のフィールドリング（４１０）に沿って延びる前記第２のフィールドリング（４３０）
をさらに備える、請求項９または１０に記載の半導体素子構成。
【請求項１２】
前記第１のフィールドリング（４１０）と前記第２のフィールドリング（４３０）は、前記半導体層（１００）の前記第１の面の上に配置された導電線（４２０）を介して電気的に接続されている、請求項１１に記載の半導体素子構成。
【請求項１３】
前記エッジ終端構造（４）は、前記第１のフィールドリング（４１０）で形成されたソース領域を有するＭＯＳＦＥＴを備え、
前記直列回路（１Ｉ−１ＩＩ）の前記第２の半導体素子（３１〜３ｎ）の負荷端子と結合された、前記第２のドープ型のドリフト領域（４５）と、
前記第１のドープ型のボディ領域（４６）と、
前記ボディ領域（４６）に隣接し、ゲート誘電体（４８）によって前記ボディ領域（４６）から誘電的に絶縁されているゲート電極（４７）と、をさらに備える、
請求項９に記載の半導体素子構成。
【請求項１４】
前記ＭＯＳＦＥＴは、
前記第１のドープ型であり、前記基本ドープより高度にドープされており、前記ドリフト領域に隣接している半導体領域（４９）をさらに備える、
請求項１３に記載の半導体素子構成。
【請求項１５】
前記第１のフィールドリング（４１０）が電気的接続されている前記半導体素子は、制御端子を有するトランジスタであり、
前記ＭＯＳＦＥＴの前記ゲート電極は、前記制御端子に接続されている、
請求項１３または１４に記載の半導体素子構成。
【請求項１６】
前記第１のフィールドリング（４１０）は、前記第１の半導体素子（２）に電気的接続されている、請求項７〜１５のいずれか一項に記載の半導体素子構成。
【請求項１７】
前記部分エッジ終端構造（４１−４２）の少なくとも一方が、
複数の第１のフィールドリング（４１０〜４１ｎ）を備え、それぞれは、前記直列回路（１Ｉ−１ＩＩ）の一方において、前記第１の半導体素子（２）、または前記第２の半導体素子（３１〜３ｎ）のうちの１つに電気的接続されており、かつ、前記直列回路（１Ｉ−１ＩＩ）の他方において、対応する半導体素子に電気的接続されており、
各第１のフィールドリングは、各第１のフィールドリングが電気的接続された前記半導体素子の前記活性素子領域間を延びており、各第１のフィールドリングが電気的接続された前記半導体素子の前記第１の負荷端子に接続されている、
請求項５〜１６のいずれか一項に記載の半導体素子構成。
【請求項１８】
前記第１の半導体素子（２）および前記第２の半導体素子（３１〜３ｎ）のそれぞれが、電気的接続されたフィールドリングを有する、請求項１７に記載の半導体素子構成。
【請求項１９】
前記第１のドープ型であり、前記半導体層（１００）の前記基本ドープより高度にドープされている、複数の第２のフィールドリング（４２０〜４２ｎ）をさらに備え、各第２のフィールドリング（４２０〜４２ｎ）は、１つの第１のフィールドリング（４１０〜４１ｎ）に電気的接続されており、前記電気的接続された第１のフィールドリング（４１０〜４１ｎ）に隣接しており、前記電気的接続された第１のフィールドリング（４１０〜４１ｎ）に沿って延びている、
請求項１７または１８に記載の半導体素子構成。
【請求項２０】
複数の導電線（４３０〜４３ｎ）をさらに備え、各導電線（４３０〜４３ｎ）は、１つの第１のフィールドリング（４１０〜４１ｎ）と、第２のフィールドリング（４２０〜４２ｎ）とを電気的に接続している、
請求項１９に記載の半導体素子構成。
【請求項２１】
前記第２の半導体素子（３１〜３ｎ）はＭＯＳＦＥＴであり、各ＭＯＳＦＥＴは、ソース端子が第１の負荷端子であり、ドレイン端子が第２の負荷端子であり、ゲート端子が制御端子である、請求項１〜２０のいずれか一項に記載の半導体素子構成。
【請求項２２】
前記第２の半導体素子（３１〜３ｎ）はＦＩＮＦＥＴである、請求項２１に記載の半導体素子構成。
【請求項２３】
前記半導体層（１００）は、半導体ボディの一部分であるか、半導体ボディを形成している、請求項１〜２２のいずれか一項に記載の半導体素子構成。
【請求項２４】
前記半導体層（１００）は、ＳＯＩ基板の一部分である、請求項１〜２３のいずれか一項に記載の半導体素子構成。
【請求項２５】
半導体層（１００）と、
第１の半導体素子（２）と、複数のｎ（ｎ＞１）個の第２の半導体素子（３１〜３ｎ）とを有する、少なくとも１つの直列回路であって、
前記第１の半導体素子（２）が負荷経路、及び、前記半導体層（１００）内に集積された活性素子領域を有し、
前記第２の半導体素子（３１〜３ｎ）のそれぞれが前記半導体層（１００）内に集積された活性素子領域、第１の負荷端子（３２１〜３２ｎ）と第２の負荷端子（３３１〜３３ｎ）との間の負荷経路、及び制御端子（３１１〜３１ｎ）を有し、
前記第２の半導体素子（３１〜３ｎ）の各負荷経路が相互に直列接続されるとともに前記第１の半導体素子（２）の前記負荷経路に直列接続されており、
前記第２の半導体素子（３１〜３ｎ）の各制御端子（３１１〜３１ｎ）が、その他の第２の半導体素子（３１〜３ｎ）のうちの１つの半導体素子の負荷端子かまたは前記第１の半導体素子（２）の負荷端子（２２、２３）の一方に接続されている、少なくとも１つの直列回路（１）と、
を備え、
前記第２の半導体素子（３１〜３ｎ）のうちの１つの半導体素子（３１）が、その制御端子（３１１）と、前記第１の半導体素子（２）の第１および第２の負荷端子（３２１、３２１）のうちの１つとの間の駆動電圧として、前記第１の半導体素子（２）の負荷経路電圧を受け取り、
その他の第２の半導体素子（３２〜３ｎ）がそれぞれ、駆動電圧として少なくとも１つの第２の半導体素子の負荷経路電圧を受け取り、
前記第１の半導体素子（２）の活性素子領域が、前記半導体層（１００）の水平面において前記第２の半導体素子（３１〜３ｎ）の活性素子領域を取り囲んでいる、
半導体素子構成。
【請求項２６】
ｎ−１個の第２の半導体素子のそれぞれの活性素子領域が、別の第２の半導体素子の活性素子領域に隣接しており、前記別の第２の半導体素子の前記活性素子領域を取り囲んでいる、請求項２５に記載の半導体素子構成。
【請求項２７】
３個、４個、５個の、５個より多くの、１０個より多くの、または２０個より多くの第２の半導体素子（３１〜３ｎ）を備える、請求項１〜２６のいずれか一項に記載の半導体素子構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体構成に関し、具体的には、第１の半導体素子と、直列接続された複数の第２の半導体素子とを有する半導体構成に関する。
【背景技術】
【０００２】
パワートランジスタやパワーダイオードなどの電力半導体素子の開発における重要な目標の１つは、高い電圧阻止能力を有しながらオン抵抗（ＲＯＮ）が低く、かつ、スイッチング損失が小さい素子を生産することである。
【０００３】
パワートランジスタは、通常、ボディ領域とドレイン領域との間にドリフト領域が配置されており、ドリフト領域はドレイン領域より低くドープされている。従来のパワートランジスタのオン抵抗は、電流が流れる方向のドリフト領域の長さと、ドリフト領域のドープ濃度とに依存し、ドリフト領域の長さを減らすか、ドリフト領域のドープ濃度を高めると、オン抵抗が下がる。しかしながら、ドリフト領域の長さを減らすか、ドープ濃度を高めると、電圧阻止能力が低下する。
【０００４】
所与の電圧阻止能力を有するパワートランジスタのオン抵抗を下げる１つの可能な方法は、ドリフト領域に対して相補的にドープされた補償領域を、ドリフト領域に設けることである。別の可能な方法は、ドリフト領域から誘電的に絶縁され、かつ、たとえば、トランジスタのゲート端子またはソース端子に接続されたフィールドプレートをドリフト領域に設けることである。これらのタイプのパワートランジスタでは、補償ゾーンまたはフィールドプレートは、その素子がオフ状態にある場合に、ドリフト領域に電荷をドープすることを「部分的に」補償する。これにより、ドリフト領域をより高くドープすることが可能になり、これによって、電圧阻止能力を低下させずにオン抵抗が下がる。
【０００５】
パワーダイオード（ＰＩＮダイオード）は、通常、第１のドープ型の第１のエミッタ領域と、第２のドープ型の第２のエミッタ領域との間に、低くドープされたドリフト領域またはベース領域を含む。パワーダイオードは、第１の極性の電圧（阻止電圧）が第１のエミッタ領域と第２のエミッタ領域との間に印加された場合には阻止を行うように構成され、第２の極性の電圧が第１のエミッタ領域と第２のエミッタ領域との間に印加された場合には電流を通すように構成される。しかしながら、導通状態では、第１および第２の型の電荷キャリア（ｐ型およびｎ型電荷キャリア）を有する電荷キャリアプラズマが、ベース領域に発生する。ベース領域に蓄積された電荷キャリアプラズマの量は、ベース領域の長さに依存し、したがって、電圧阻止能力に依存する。ただし、電圧阻止能力が高まると、電荷キャリアプラズマの量は増える。この電荷キャリアプラズマが除去されないと、ダイオードは、阻止電圧の印加時に阻止を行うことができない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、これらの既知の素子は出力キャパシタンスが高いため、素子が動作状態をオン状態からオフ状態に、および、オフ状態からオン状態に変化させるときに時間遅延が発生する可能性がある。したがって、課題は、電圧阻止能力が高く、オン抵抗が低く、出力キャパシタンスが低い電力半導体素子を提供することである。
【課題を解決するための手段】
【０００７】
この課題は、請求項１および請求項２６による半導体素子構成によって解決される。具体的な実施形態は、従属請求項において開示される。
【０００８】
本発明の第１の実施形態は、半導体素子構成に関する。この半導体素子構成は、半導体層と、第１の半導体素子および複数のｎ個の第２の半導体素子（ｎ＞１）を有する少なくとも１つの直列回路と、を含む。第１の半導体素子は、負荷経路を有し、かつ、半導体層内に集積された活性素子領域を有し、第２の半導体素子のそれぞれは、半導体層内に集積された活性素子領域を有し、かつ、第１の負荷端子と第２の負荷端子との間の負荷経路と、制御端子と、を有し、第２の半導体素子は、それらの負荷経路が、互いに直列接続されており、かつ、第１の半導体素子の負荷経路に直列接続されており、第２の半導体素子のそれぞれの制御端子が、他の第２の半導体素子のうちの１つの負荷端子に接続されており、第２の半導体素子のうちの１つの制御端子が、第１の半導体素子の負荷端子の一方に接続されている。この半導体素子構成はさらに、エッジ終端構造を含む。
【０００９】
本発明の第２の実施形態は、半導体素子構成に関する。この半導体素子構成は、半導体層と、第１の半導体素子および複数のｎ個の第２の半導体素子（ｎ＞１）を有する少なくとも１つの直列回路と、を含む。第１の半導体素子は、負荷経路を有し、かつ、半導体層内に集積された活性素子領域を有し、第２の半導体素子のそれぞれは、半導体層内に集積された活性素子領域を有し、かつ、第１の負荷端子と第２の負荷端子との間の負荷経路と、制御端子と、を有し、第２の半導体素子は、それらの負荷経路が、互いに直列接続されており、かつ、第１の半導体素子の負荷経路に直列接続されており、第２の半導体素子のそれぞれの制御端子が、他の第２の半導体素子のうちの１つの負荷端子に接続されており、第２の半導体素子のうちの１つの制御端子が、第１の半導体素子の負荷端子の一方に接続されている。第１の半導体素子の活性素子領域は、半導体層の水平面において第２の半導体素子の活性素子領域を取り囲んでいる。
【００１０】
以下、図面を参照して実施例を説明する。各図面は基本原理を説明するためのものなので、基本原理の理解に必須な側面のみが示されている。各図面の縮尺は正確ではない。各図面において、同じ参照符号は、同様の特徴を表す。
【図面の簡単な説明】
【００１１】
【図１】第１の半導体素子としてトランジスタが実装され、複数の第２の半導体素子が、互いに直列接続されていて、かつ、第１の半導体素子に直列接続されている半導体構成を示す。
【図２】負荷を切り替える電子スイッチへの、図１の半導体構成の応用を示す。
【図３】第１の半導体素子としてダイオードが実装され、複数の第２の半導体素子が、互いに直列接続されていて、かつ、第１の半導体素子に直列接続されている半導体構成を示す。
【図４】第１の半導体素子と、複数の第２の半導体素子とを有する、第１の実施形態による半導体構成が実装されている半導体ボディの概略上面図を示す。
【図５】第１の半導体素子と、複数の第２の半導体素子とを有する、第２の実施形態による半導体構成が実装されている半導体ボディの概略上面図を示す。
【図６】第１の実施形態によるエッジ終端構造の上面図を示す。
【図７】図６のエッジ終端構造の垂直断面図を示す。
【図８】第２の実施形態によるエッジ終端構造の上面図を示す。
【図９】図８のエッジ終端構造の垂直断面図を示す。
【図１０】第３の実施形態によるエッジ終端構造の上面図を示す。
【図１１】第４の実施形態によるエッジ終端構造の上面図を示す。
【図１２】図１１のエッジ終端構造の垂直断面図を示す。
【図１３】第５の実施形態によるエッジ終端構造の垂直断面図を示す。
【図１４】さらなる実施形態によるエッジ終端構造の垂直断面図を示す。
【図１５】１つの第２の半導体素子としてＦＩＮＦＥＴが実装される第１の実施形態を示す図１５Ａ〜１５Ｃを含む。
【図１６】１つの第２の半導体素子としてＦＩＮＦＥＴが実装される第２の実施形態を示す図１６Ａ〜１６Ｃを含む。
【図１７】第１の半導体素子および複数の第２の半導体素子が１つの半導体フィンに実装されている、第１の実施形態による半導体ボディの垂直断面図を示す。
【図１８】第１の半導体素子および複数の第２の半導体素子が１つの半導体フィンに実装されている、第２の実施形態による半導体ボディの垂直断面図を示す。
【図１９】それぞれが複数のＦＩＮＦＥＴセルを含む第１の半導体素子および複数の第２の半導体素子が実装されている、第３の実施形態による半導体ボディの上面図を示す。
【図２０】並列接続された複数のＦＩＮＦＥＴセルを含む１つの第２の半導体素子の垂直断面図を示す。
【図２１】並列接続された複数のＦＩＮＦＥＴセルを含む１つの第２の半導体素子のさらなる実施形態を示す図２１Ａ〜２１Ｃを含む。
【図２２】図２１に示された型の２つの第２の半導体素子が直列接続されている様子を示す。
【図２３】第１の半導体素子および複数の第２の半導体素子が１つの半導体ボディに集積されている半導体素子構成のさらなる実施形態を示す。
【発明を実施するための形態】
【００１２】
以下の詳細説明では、添付図面を参照する。添付図面は、詳細説明の一部を成し、本発明が実施されてよい具体的な実施形態を例示する。
【００１３】
図１は、半導体構成１の第１の実施形態を示しており、半導体構成１は、第１の半導体素子２と、複数の第２の半導体素子３１〜３ｎとを含む。第１の半導体素子２は、第１の負荷端子２２と第２の負荷端子２３との間に負荷経路を有し、負荷経路が電流を通すオン状態、または、負荷経路が阻止を行うオフ状態を呈することが可能である。図１による第１の半導体素子２は、トランジスタが実装され、制御端子２１をさらに含む。具体的には、図１による第１の半導体素子２として、ＭＯＳＦＥＴが実装され、制御端子２１はゲート端子であり、第１および第２の負荷端子２２、２３は、それぞれ、ソース端子およびドレイン端子である。
【００１４】
図１、ならびにその後に続く各図面では、参照符号「３」の後に下付き文字のインデックスが続くものは、個々の第２の半導体素子を表している。個々の第２の半導体素子の同じ部分、たとえば、制御端子および負荷端子は、同じ参照符号の後に下付き文字のインデックスが続く。たとえば、３１は、第２の半導体素子のうちの１番目のものを表しており、これは、制御端子３１１と、第１および第２の負荷端子３２１、３３１とを有する。以下では、第２の半導体素子のうちの任意の１つ、または、第２の半導体素子のうちの複数個を参照する場合であって、個々の第２の半導体素子を区別しなくてよい場合には、インデックスがない参照符号３、３１、３２、３３によって、第２の半導体素子およびそれらの個々の部分を表すことにする。
【００１５】
第２の半導体素子３は、図１に示された実施形態ではトランジスタが実装されており、以下では、第２のトランジスタと称することにする。第２のトランジスタ３のそれぞれは、制御端子３１と、負荷経路を挟む第１の負荷端子３２および第２の負荷端子３３とを有する。第２の半導体素子の負荷経路３２−３３は、互いに直列に接続されており、したがって、１つの第２のトランジスタの第１の負荷端子が、隣接する第２のトランジスタの第２の負荷端子に接続されている。さらに、第２のトランジスタ３の負荷経路は、第１の半導体素子２の負荷経路２２−２３に直列に接続されており、第１の半導体素子２および複数の第２のトランジスタ３は、カスコード状回路を形成している。
【００１６】
図１を参照すると、第２のトランジスタ３がｎ個ある（ｎ＞１）。これらｎ個の第２のトランジスタ３のうち、１番目の第２のトランジスタ３１が、ｎ個の第２のトランジスタ３を有する直列回路において第１の半導体素子２の最も近くに配置された第２のトランジスタであり、その負荷経路３２１−３３１は、第１の半導体素子２の負荷経路２２−２３に直接接続されている。ｎ番目の第２のトランジスタ３ｎが、ｎ個の第２のトランジスタ３を有する直列回路において第１の半導体素子２の最も遠くに配置された第２のトランジスタである。図１に示された環境では、第２のトランジスタ３がｎ＝４個ある。しかしながら、これは一例に過ぎず、第２のトランジスタ３の個数ｎは、任意に選択されてよく、すなわち、半導体素子構成１の所望の電圧阻止能力に応じて選択されてよい。これについては、後で詳述する。
【００１７】
各第２の半導体素子３のそれぞれの制御端子３１は、別の第２の半導体素子３の一方の負荷端子に接続されているか、第１の半導体素子２の一方の負荷端子に接続されている。図１に示された実施形態では、１番目の第２のトランジスタ３１の制御端子３１１が、第１の半導体素子２の第１の負荷端子２２に接続されている。他の第２のトランジスタ３２〜３ｎのそれぞれの制御端子３１２〜３１ｎは、直列回路において第１の半導体素子２の側に隣接している第２のトランジスタの第１の負荷端子３２１〜３２ｎ−１に接続されている。説明の便宜上、１番目のトランジスタ３１以外の第２のトランジスタ３２〜３ｎのうちの１つを３ｉとする。この場合、この第２のトランジスタ（上側の第２のトランジスタ）３ｉの制御端子３１ｉは、隣接する第２のトランジスタ（下側の第２のトランジスタ）３ｉ−１の第１の負荷端子３２ｉ−１に接続されている。上側の第２のトランジスタ３ｉの制御端子３１ｉが接続されている第１の負荷端子３２ｉ−１は、この上側の第２のトランジスタ３ｉの負荷端子２３ｉ、３３ｉのいずれかと直接には接続されていない。さらなる実施形態（図示せず）によれば、１つの第２のトランジスタ３ｉの制御端子３１ｉは、第２のトランジスタ３ｉに直接接続されている第２のトランジスタ３ｉ−１の第１の負荷端子３１ｉ−１には接続されておらず、そのトランジスタから離れたところにある第２のトランジスタ３ｉ−ｋ（ｋ＞１）の負荷端子３２ｉ−ｋに接続されている。たとえば、ｋ＝２であれば、第２のトランジスタ３ｉの制御端子３１ｉは、直列回路において第２のトランジスタ３ｉから第１の半導体素子２の側に第２のトランジスタの２個分離れている第２のトランジスタ３ｉ−２の第１の負荷端子３２ｉ−２に接続されている。
【００１８】
図１を参照すると、第１の半導体素子２および第２のトランジスタ３として、ＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）が実装されてよい。これらのＭＯＳＦＥＴのそれぞれは、ゲート端子が制御端子２１、３１であり、ソース端子が第１の負荷端子であり、ドレイン端子が第２の負荷端子２２、３２である。ＭＯＳＦＥＴは、ゲート端子とソース端子（制御端子と第１の負荷端子）との間に印加される電圧によって制御可能な電圧制御素子である。したがって、図１に示された構成では、１番目の第２のトランジスタ３１は、第１の半導体素子２の負荷経路電圧に相当する電圧で制御され、他の第２のトランジスタ３ｉは、少なくとも１つの第２のトランジスタ３ｉ−１または３ｉ−２の負荷経路電圧で制御される。１つのＭＯＳＦＥＴの「負荷経路」電圧は、このＭＯＳＦＥＴの第１の負荷端子と第２の負荷端子（ドレイン端子とソース端子）の間の電圧である。
【００１９】
図１に示された実施形態では、第１の半導体素子２は、ノーマリオフ（エンハンスメント）トランジスタであり、第２のトランジスタ３は、ノーマリオン（デプレッション）トランジスタである。しかしながら、これは一例に過ぎない。第１の半導体素子２および第２のトランジスタ３のそれぞれは、ノーマリオントランジスタが実装されてもよく、ノーマリオフトランジスタが実装されてもよい。個々のトランジスタは、ｎ型トランジスタが実装されてもよく、ｐ型トランジスタが実装されてもよい。
【００２０】
第１の半導体素子２および第２のトランジスタ３としてＭＯＳＦＥＴを実装することは、一例に過ぎない。第１の半導体素子２および第２のトランジスタ３の実装には任意のタイプのトランジスタを使用してよく、たとえば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ（金属−絶縁体−半導体電界効果トランジスタ）、ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＪＦＥＴ（接合ゲート電界効果トランジスタ）、ＦＩＮＦＥＴ（フィンＦＥＴ）、ナノチューブ素子、ＨＥＭＴ（高電子移動度トランジスタ）等を使用してよい。これらの素子は、第１の半導体素子２および第２の半導体素子３の実装に使用される素子のタイプとは無関係に、第２のトランジスタ３のそれぞれが、直列回路内の少なくとも１つの他の第２のトランジスタ３または第１の半導体素子２の負荷経路電圧で制御されるように接続される。
【００２１】
トランジスタが実装された第１の半導体素子２、および第２のトランジスタ３を有する半導体素子構成１は、従来型トランジスタと同様に、適切な駆動電圧を第１の半導体素子２に印加することによってオンオフを切り替えることが可能である。第１の半導体素子２の制御端子２１は、構成１全体の制御端子１１を形成しており、第１の半導体素子２の第１の負荷端子２１、およびｎ番目の第２のトランジスタ３ｎの第２の負荷端子は、それぞれ、構成１全体の第１および第２の負荷端子１２、１３を形成している。
【００２２】
図２は、半導体素子構成１を、負荷Ｚを切り替える電子スイッチとして使用する場合を示す。半導体構成１の負荷経路は、第１の負荷端子１２と第２の負荷端子１３との間の経路であって、負荷に直列に接続されている。半導体素子構成１および負荷Ｚを有する直列回路は、第１（正）の電源電位Ｖ＋の端子と、第２（負）の電源電位ＧＮＤの端子との間に接続されている。
【００２３】
以下では、半導体構成１の動作原理を説明する。説明の便宜上に過ぎないが、ここでは、第１の半導体素子２として、ｎ型エンハンスメントＭＯＳＦＥＴを実装し、第２のトランジスタ３として、ｎ型デプレッションＭＯＳＦＥＴまたはｎ型ＪＦＥＴを実装し、個々の素子２、３を、図１に示されるように相互接続するものとする。しかしながら、基本的な動作原理は、他のタイプの第１および第２の半導体素子が実装された半導体素子構成にも当てはまる。
【００２４】
よく知られていることとして、第２のトランジスタ３の実装に使用可能なデプレッションＭＯＳＦＥＴまたはＪＦＥＴは、ほぼゼロの駆動電圧（ゲート−ソース電圧）が印加されているときにオン状態である半導体素子であり、一方、ＭＯＳＦＥＴまたはＪＦＥＴは、駆動電圧の絶対値が素子のピンチオフ電圧より高いときにオフ状態である。「駆動電圧」は、素子のゲート端子とソース端子との間の電圧である。ｎ型のＭＯＳＦＥＴまたはＪＦＥＴでは、ピンチオフ電圧は負の電圧であるが、ｐ型のＭＯＳＦＥＴまたはＪＦＥＴでは、ピンチオフ電圧は正の電圧である。
【００２５】
第２の負荷端子１３と第１の負荷端子１２との間に（正の）電圧が印加されていて、第１の半導体素子２が、制御端子１１に適切な駆動電位を印加されてオンに切り替わると、１番目の第２のトランジスタ３１が（オン状態で）導通し、第１の半導体素子２の負荷経路２２−２３の両端の電圧の絶対値が過剰に低くなって１番目の第２のトランジスタ３１がピンチオフされる。その結果、１番目の第２のトランジスタ３１の負荷経路電圧で制御される２番目のトランジスタ３２も、導通し始め、その後も同様に続く。言い換えると、第１の半導体素子２および各第２のトランジスタ３は、最終的には導通して、半導体構成１がオン状態になる。半導体構成１がオン状態であって、半導体素子２がオフに切り替わると、第１の半導体素子２の負荷経路の両端の電圧降下が大きくなり、第１の半導体素子２の負荷経路電圧の絶対値が１番目の第２のトランジスタ３のピンチオフ電圧に到達したときに、１番目の第２のトランジスタ３１がオフに切り替わり始める。構成１全体の第２の負荷端子１３と第１の負荷端子１２との間に正の電圧が印加されている場合、第１の半導体素子２がオフに切り替わると、第１の半導体素子２の第２の負荷端子２３と第１の負荷端子２２との間の電圧も正の電圧になる。この場合、１番目の第２のトランジスタ３１のゲート−ソース電圧は、このトランジスタ３１をピンチオフするのに適した負の電圧である。
【００２６】
１番目の第２のトランジスタ３１がオフに切り替わると、その負荷経路の両端の電圧降下が大きくなって、２番目の第２のトランジスタ３２がオフに切り替わり、これによって、３番目の第２のトランジスタ３３がオフに切り替わり、同様のことが、各第２のトランジスタ３がオフに切り替わるまで続いて、最終的に半導体素子構成１がオフ状態で安定する。第２の端子１３と第１の端子１２との間に印加される外部電圧によって、その外部電圧を第１の半導体素子２および第２のトランジスタ３に分配するために必要な数の第２のトランジスタがオン状態からオフ状態に切り替わる。印加される外部電圧が低い場合、いくつかの第２のトランジスタ３はオン状態のままであり、他がオフ状態になる。オフ状態になる第２のトランジスタ３の数は、外部電圧が上がるにつれて増える。したがって、半導体素子構成１の全体の電圧阻止能力の範囲にある高い外部電圧が印加されると、第１の半導体素子２、および各第２のトランジスタがオフ状態になる。
【００２７】
半導体素子構成１がオフ状態であって、第１の半導体素子２がオンに切り替わると、第１の半導体素子２の負荷経路の両端の電圧降下が大きくなって、１番目の第２のトランジスタ３１がオンに切り替わり、これによって、２番目の第２のトランジスタ３２がオンに切り替わり、同様のことが続く。これは、各第２のトランジスタ３が再度オンに切り替わるまで続く。
【００２８】
第１の半導体素子２と直列に接続された第２のトランジスタ３のスイッチング状態は、第１の半導体素子２のスイッチング状態に依存し、第１の半導体素子２のスイッチング状態に追従する。したがって、半導体構成１のスイッチング状態は、第１の半導体素子２のスイッチング状態によって決定される。半導体構成１は、第１の半導体素子２がオン状態であるときにオン状態であり、第１の半導体素子２がオフ状態であるときにオフ状態である。
【００２９】
半導体構成１は、オン状態のときに第１の負荷端子１２と第２の負荷端子１３との間の抵抗が低く、オフ状態のときに第１の負荷端子１２と第２の負荷端子１３との間の抵抗が高い。オン状態では、第１の負荷端子１２と第２の負荷端子１３との間のオーム抵抗は、第１の半導体素子２および第２のトランジスタ３のオン抵抗ＲＯＮの和に相当する。電圧阻止能力は、半導体構成１がオフ状態のときに雪崩降伏を起こさずに第１の負荷端子１２と第２の負荷端子１３との間に印加できる最大電圧であり、これは、第１の半導体素子２および第２のトランジスタ３の電圧阻止能力の和に相当する。第１の半導体素子２および個々の第２のトランジスタ３は、電圧阻止能力が相対的に低い場合があり、たとえば、電圧阻止能力が３Ｖと５０Ｖの間である。しかしながら、第２のトランジスタ３の個数ｎによっては、最大で数百Ｖ（たとえば、６００Ｖ以上）もの高い全体電圧阻止能力が得られる。
【００３０】
半導体構成１の電圧阻止能力は、第１の半導体素子２および第２のトランジスタ３の電圧阻止能力によって決定され、半導体構成１のオン抵抗は、第１の半導体素子２および第２のトランジスタ３のオン抵抗によって決定される。２個より著しく多い数の第２のトランジスタ３が実装された場合（ｎ＞＞２）、たとえば、５個より多いか、１０個より多いか、さらには２０個より多い第２のトランジスタ３が実装された場合、半導体構成１の電圧阻止能力およびオン抵抗は、主に、第２のトランジスタ３を有する構成３０によって決定される。半導体構成１全体は、従来のパワートランジスタのように動作可能である。従来のパワートランジスタでは、オン抵抗および電圧阻止能力は、主に、集積されたドリフト領域によって決定される。したがって、第２のトランジスタ３を有する構成３０は、従来のパワートランジスタのドリフト領域と等価な機能を有する。したがって、第２のトランジスタ３０を有する構成３０は、活性ドリフト領域（ＡＤＲ）または活性ドリフトゾーン（ＡＤＺ）とも称される。図１の半導体素子構成１全体は、第１の半導体素子２としてＭＯＳＦＥＴが実装された場合には、ＡＤＲトランジスタ（ＡＤＺトランジスタ）、あるいは、ＡＤＲＦＥＴ（ＡＤＺＦＥＴ）と称されてよい。
【００３１】
半導体素子構成１がオフ状態であると、第１の負荷端子１２と第２の負荷端子１３との間に印加される電圧は、この電圧の一部が第１の半導体素子２の負荷経路２２−２３の両端で降下し、この電圧の他の部分が第２のトランジスタ３の負荷経路の両端で降下するように分配される。しかしながら、この電圧を第２のトランジスタ３に均等に分配することができない場合があり得る。代わりに、第１の半導体素子２のより近くにある第２のトランジスタ３が、第１の半導体素子２からより遠くにある第２のトランジスタ３より、高い電圧負荷を有することになることもある。
【００３２】
電圧を第２のトランジスタ３に、より均等に分配するために、半導体構成１は、任意選択で、第２のトランジスタ３の負荷経路の両端の電圧を制限またはクランプするように構成された電圧制限手段１０１〜１０ｎを含む。任意選択で、第１の半導体素子２の（ソース端子とドレイン端子との間の）負荷経路にも、クランプ素子１００が並列に接続される。電圧クランプ手段１００〜１０ｎは、多様な方法で実装可能である。あくまで例示であるが、図１に示されたクランプ手段１００〜１０ｎは、ツェナーダイオード１００〜１０ｎを含んでよく、各ツェナーダイオード１００〜１０ｎは、第２のトランジスタ３のいずれかと、任意選択で、第１の半導体素子２と、の負荷経路に並列に接続される。
【００３３】
ツェナーダイオード１００〜１０ｎの代わりに、トンネルダイオード、ＰＩＮダイオード、アバランシェダイオード等を使用してもよい。さらなる実施形態（図示せず）によれば、個々のクランプ素子１００〜１０ｎとして、トランジスタが実装され、たとえば、第２のトランジスタ３がｎ型ＭＯＳＦＥＴの場合には、ｐ型ＭＯＳＦＥＴなどが実装される。これらのクランプＭＯＳＦＥＴのそれぞれは、ゲート端子がそれぞれのドレイン端子に接続されており、各ＭＯＳＦＥＴの負荷経路（ドレイン−ソース経路）は、１つの第２のトランジスタ３の負荷経路に並列に接続される。
【００３４】
図１に示されたツェナーダイオード１００〜１０ｎのような個々のクランプ素子は、第１の半導体素子２および第２のトランジスタ３と同じ半導体層または半導体ボディに集積されてよい。一方、これらのクランプ素子は、半導体ボディの外側に配置される外部素子として実装されてもよい。
【００３５】
図３は、半導体素子構成１のさらなる実施形態を示す。図３の構成では、第１の半導体素子２としてダイオードが実装されており、そのアノード端子が第１の負荷端子１２を形成し、カソード端子が第２の負荷端子を形成している。図３の半導体構成１の動作原理は、図１の半導体構成１の動作原理と同じであるが、異なる点として、ダイオードのオン状態（順バイアス状態）およびオフ状態（逆バイアス状態）は、（図１によるトランジスタの場合と同様に）制御端子から制御することができず、第２の負荷端子２３と第１の負荷端子２２との間に印加される電圧の極性によって制御される。図３の半導体構成１は、第２のトランジスタ３としてｎ型デプレッションＭＯＳＦＥＴまたはｎ型ＪＦＥＴが実装されている場合には、半導体構成１の第１の負荷端子１２と第２の負荷端子１３との間に正の電圧が印加されているときにオン状態であり、半導体構成１の第１の負荷端子１２と第２の負荷端子１３との間に負の電圧が印加されているときにオフ状態である。図１の半導体構成１に関して説明された他のすべての事柄も、図３のダイオード２を有する半導体構成１に相応に当てはまる。図３によるダイオードを有する半導体構成１は、従来の（高電圧）ダイオードのように使用することが可能である。
【００３６】
以下では、第１の半導体素子２と第２の半導体素子（第２のトランジスタ）３とを区別する必要がない場合に、第１の半導体素子２および第２のトランジスタ３を、単純に「素子」と称することにする。これらの素子２、３は、共通の半導体ボディ１００のかたちで実装される。これを、図４に概略的に示す。
【００３７】
図４は、半導体層または半導体ボディ１００の概略上面図であり、ここには、第１の半導体素子２および第２のトランジスタ３の活性素子領域（ソース領域やドレイン領域など）が集積されている。活性素子領域が実装される半導体層１００は、半導体ボディの一部であっても、半導体ボディを形成してもよい。さらなる実施形態によれば、半導体層１００は、ＳＯＩ（シリコンオンインシュレータ）基板の一部分である。
【００３８】
これらの素子２、３の活性素子領域が集積される、半導体ボディ１００中の各領域が、矩形で概略的に示されている。しかしながら、これは例に過ぎない。これらの領域の具体的な形状は、個々の素子２、３の実装に応じたものになる。個々の素子２、３の活性領域は、互いに離れていてよく、あるいは、絶縁領域によって互いに絶縁されていてもよい。図４に示された個々の素子間の距離は、縮尺が正確ではない。個々の素子の活性素子領域は、図１および図３に示されるように、相互接続されている。個々の素子同士を相互接続する接続線は、半導体ボディ１００の上の配線構成のかたちで実装されてよいが、図４には示されていない。配線構成は、半導体素子同士を相互接続する従来の配線構成のように半導体ボディに実装されてよく、複数の金属化層およびビアを含んでよい。そのような配線構成はよく知られているので、この点に関するさらなる説明は不要である。図４には、さらに、第１および第２の負荷端子１２、１３が概略的に示されている。一実施形態によれば、第２の負荷端子１３は、ｎ番目の第２のトランジスタ３ｎのドレイン端子であり、第１の負荷端子１２は、第１の半導体素子２としてダイオードが実装されている場合にはアノード端子であり、第１の半導体素子２としてトランジスタが実装されている場合にはソース端子である。
【００３９】
個々の素子は、基本的に一直線に並んでおり、したがって、第１および第２の負荷端子１２、１３は、半導体ボディ１００の水平方向に離れている。半導体素子構成１がオフ状態であって、負荷端子１２と負荷端子１３との間に電圧が印加されると、印加された電圧は、個々の素子２、３を有する直列回路の両端で降下する。既述の説明を参照すると、半導体素子構成１の電圧阻止能力は、個々の素子２、３の電圧阻止能力に応じたものになる。個々の素子２、３は、１つの半導体ボディ１００に実装されているため、第１の負荷端子１２と第２の負荷端子１３との間には、個々の素子２、３を有する直列回路を通る電圧降下の経路が存在するだけでなく、第１の負荷端子１２と第２の負荷端子１３との間には、半導体ボディ１００のうちの半導体素子構成１の個々の素子２、３の活性領域の外側の、素子２、３の活性領域が実装されている領域に隣接する領域を通る電界経路も存在する。
【００４０】
これらの、素子２、３の活性領域に隣接する外側領域において、半導体ボディ１００は、図４では概略的にしか示されていないエッジ終端４を含む。エッジ終端４は、第１の負荷端子１２（およびこれが接続されている活性素子領域）から、個々の素子２、３を有する直列回路に沿って、第２の負荷端子１３（およびこれが接続されている活性素子領域）まで到達している。
【００４１】
以下では、個々の素子２、３が一直線に並ぶ方向を、長手方向と称することにする。第１の半導体素子２は、個々の素子２、３の活性領域を有する構造の第１の長手方向端部に位置し、ｎ番目のトランジスタ３ｎは、第２の長手方向端部に位置する。図４を参照すると、エッジ終端４は、この構造の長手方向の両辺に沿って、かつ、第２の長手方向端部の周囲に延びてよい。
【００４２】
図５は、第１の半導体素子２と、複数のｎ個の第２のトランジスタ３とを有する半導体素子構成１を半導体ボディ１００に実装する、さらなる実施形態を概略的に示す。この実施形態では、半導体素子構成１は、２つの直列回路１Ｉ、１ＩＩを含み、各直列回路は、第１の半導体素子２と、ｎ個の第２のトランジスタ３１．．．ｎとを含む。さらに、各直列回路は、第１の負荷端子１２Ｉ、１２ＩＩ、および第２の負荷端子１３Ｉ、１３ＩＩを含む。一実施形態によれば、第２の負荷端子１３Ｉ、１３ＩＩは電気的に接続されており、第１の負荷端子１２Ｉ、１２ＩＩは電気的に接続されており、これによって、２つの直列回路１Ｉ、１ＩＩは、並列に接続されている。半導体素子構成１の動作時には、２つの直列回路１Ｉ、１ＩＩのそれぞれの両端の電圧は、同一である。
【００４３】
個々の素子２、３の活性素子領域は、直列回路１Ｉ、１ＩＩのｎ番目のトランジスタ３ｎの活性素子領域同士が隣接するように、かつ、個々の素子２、３の活性領域を有する構造の第２の長手方向端部（ｎ番目の第２のトランジスタ３ｎが位置する端部）同士が隣接するように、半導体ボディ１００に集積され、第１の長手方向端部同士は、半導体ボディ１００の水平方向に離れている。この実施形態では、エッジ終端構造は、個々の素子２、３の活性領域を有する構造の一方の長手方向辺に沿って配置された第１の部分構造４１と、その構造の第２の長手方向辺に沿って配置された第２の部分構造４２と、を含む。第１および第２の部分構造４１、４２は、同一であるが、負荷端子１２Ｉ、１２ＩＩ、１３Ｉ、１３ＩＩの間の個々のトランジスタ２、３１〜３ｎの活性領域の配列の方向の線に垂直な線に対して軸対称であるため、以下では、これらの部分構造のうちの１つだけについて詳細に説明する。図５の部分構造４１、４２は、図４に示されたエッジ終端構造４のようには、第１の長手方向端部の周囲には延びていない。
【００４４】
図６は、エッジ終端構造の１つである４１の第１の実施形態を概略的に示す。図６は、半導体ボディ１００の概略上面図である。エッジ終端構造４１に加えて、半導体ボディ１００のうちの、個々の素子２、３の活性領域、および個々の素子の第１の負荷端子２１、３１１、３１２、３１ｎの活性領域が概略的に示されている領域。
【００４５】
半導体ボディ１００は、少なくともエッジ終端構造４１が実装されている領域において１つの導電型の基本ドープを有する。すなわち、真性である。この図では、参照符号４０は、半導体ボディ１００のうちの、基本ドープ４０を有する領域を表す。一実施形態によれば、基本ドープの型は、第２のトランジスタ３の導電型に対して相補的である。したがって、半導体ボディ１００は、第２のトランジスタ３がｎ型トランジスタであればｐ型の基本ドープを含み、第２のトランジスタ３がｐ型トランジスタであればｎ型の基本ドープを含む。基本ドープのドープ濃度は、素子の所望の電圧阻止能力に応じたものになる。基本ドープのドープ濃度は、従来のＭＯＳＦＥＴのドリフト領域で使用されるドープ濃度以下であり、たとえば、６００Ｖ素子の場合には１Ｅ１５ｃｍ−３未満である。
【００４６】
エッジ終端構造４１は、半導体ボディ１００の基本ドープに対して相補的なドープ型の複数のフィールドリング４１０〜４１ｎを含む。図６に示された実施形態では、これらのフィールドリングは、楕円のリングセグメントであり、特に円形のリングセグメントである。しかしながら、これらのフィールドリング４１０〜４１ｎの形状は、楕円のリングセグメントに限定されない。これらのフィールドリングは、他の形状も適用可能であり、たとえば、角が丸い矩形リングセグメントも適用可能である。図６に示された実施形態では、各フィールドリング４１０〜４１ｎは、第１の直列回路１Ｉの中の１つの素子の活性領域に隣接するところから始まり、第２の直列回路１ＩＩの中の対応する素子の活性領域に隣接するところで終わる。第１および第２の直列回路１Ｉ、１ＩＩにおける「対応する素子」とは、同じ順序番号を有する素子同士のことであり、したがって、第１の直列回路１Ｉの中の第１の半導体素子２に対しては、第２の直列回路１ＩＩの中の第１の半導体素子２が対応し、第１の直列回路１Ｉの中の１番目のトランジスタ３１に対しては、第２の直列回路１ＩＩの中の１番目のトランジスタ３１が対応する、などである。一実施形態によれば、各素子２、３は、それらに関連付けられたフィールドリング４１０〜４１ｎを有し、第１および第２の直列回路１Ｉ、１ＩＩの中の対応する素子同士が、１つのフィールドリングを共有する。各フィールドリングは、それぞれが関連付けられている素子の第１の負荷端子に電気的に接続されており、したがって、図６に示された実施形態では、各フィールドリング４１０〜４１ｎは、２つの素子の第１の負荷端子に電気的に接続されている。さらなる実施形態（図示せず）によれば、外側のフィールドリング４１０以外のフィールドリング４１１〜４１ｎは、１つの素子のみの第１の負荷端子に接続されている。「外側のフィールドリング」４１０は、第１および第２の部分構造１Ｉ、１ＩＩの中の第１の半導体素子２の第１の負荷端子２２に接続されたフィールドリングである。
【００４７】
個々のフィールドリング４１０〜４１ｎは、間隔を置いて配置され、半径がそれぞれ異なり、フィールドリング４１０は、第１の半導体素子２に関連付けられて、半径が最も大きく、フィールドリング４１ｎは、ｎ番目のトランジスタ３ｎに関連付けられて、半径が最も小さい。ドープされたフィールドリング４１０〜４１ｎは、従来の拡散および／または打ち込みの方法により、実装されてよい。フィールドリング４１０〜４１ｎのドープ濃度は、第１の負荷端子１２と第２の負荷端子１３との間に降伏電圧が印加されたときに電界が臨界電界（シリコンの場合は３Ｅ５Ｖ／ｃｍ）を下回るように最適化されている。
【００４８】
半導体ボディ１００の、外側のフィールドリング４１０より外側の領域は、半導体素子構成１の中の、半導体素子１の動作時に電位が最も低くなる端子に接続されても、その電位を有する外部端子に接続されてもよい。一実施形態によれば、外側のフィールドリング４１０より外側の領域は、第１の半導体素子２の第１の負荷端子２２に接続されているか、グラウンド端子に接続されている。
【００４９】
図７は、図６に示された切断面Ａ−Ａにおけるエッジ終端構造４１の垂直断面を概略的に示す。この切断面Ａ−Ａは、エッジ終端構造４１を横断しており、かつ、第１の直列回路１Ｉの第２の負荷端子１３Ｉを横断している。図７では、参照符号５４は、第２の負荷端子１３Ｉが接続されているｎ番目のトランジスタ３ｎの活性素子領域を表している。一実施形態によれば、この素子領域５４は、ｎ番目のトランジスタ３ｎのドレイン領域である。図７では、参照符号４０’は、半導体ボディ１００の外側領域を最低電位に接続するための任意選択の接触領域を表す。この接触領域４０’は、基本ドープと同じドープ型であって、より高度にドープされたドープ領域であってよい。この接触領域４０’は、活性素子領域２、３およびフィールドリング４１０〜４１ｎを有する構成全体を取り囲むリングとして、半導体ボディ１００の水平面に実装されてよい。
【００５０】
以下では、図６のエッジ終端構造４１の動作原理を説明する。説明の便宜上、第２のトランジスタ３はｎ型トランジスタであるとし、半導体ボディ１００はｐ型の基本ドープを有するとする。さらに、２つの直列回路１Ｉ、１ＩＩの（電気的に接続されている）第２の端子１３Ｉ、１３ＩＩと、第１の負荷端子１２Ｉ、１２ＩＩとの間に印加される電圧は、第２の端子１３Ｉ、１３ＩＩの電位が、第１の端子１２Ｉ、１２ＩＩの電位より高いようになっているものとする。本明細書に既述の説明を参照すると、個々の第２のトランジスタ３のそれぞれが、負荷端子１３Ｉ、１３ＩＩ、１２Ｉ、１２ＩＩの間に印加される全体電圧のうちの取り分を取得するので、第２のトランジスタ３の第１の負荷端子３１１、３１２、３１ｎと、第１の半導体素子２の第１の負荷端子２１とでは、電位が異なる。その結果、第１の負荷端子に接続されたフィールドリング４１０〜４１ｎは、それぞれ異なる電位を有する。図７を参照すると、各フィールドリングは、それを取り囲む、相補的にドープされた半導体領域４０とともに、ダイオードを形成する。エッジ終端構造４１の電圧阻止能力は、水平方向には、１つのリングから次のリングへの電位ステップによって決定され、垂直方向には、半導体ボディ１００の基本ドープ４０のドープ濃度によって決定される。
【００５１】
図７はまた、負荷端子１３Ｉ、１３ＩＩ、１３Ｉ、１３ＩＩ間に電圧が印加されたときに半導体ボディ１００内で発生する電界の等電位線を示している。最低電位は、接触リング４０’で発生し、接触リング４０’は、グラウンド、または回路内で発生している最低電位に接続されてよく、一方、最高電位は、第２の負荷端子１３Ｉで発生する。
【００５２】
任意選択で、導電線４２０〜４２ｎ（たとえば、金属線または高度にドープされたポリシリコン線）が、フィールドリング４１０〜４１ｎと接触し、半導体ボディ１００の第１の面１０１の上に配列される。これらの導電線４２０〜４２ｎの水平面内の形状は、フィールドリング４１０〜４１ｎの形状に対応しているので、これらの導電線４２０〜４２ｎは、たとえば、形状が楕円または円である。導電線４２０〜４２ｎは、個々の素子２、３１、３２、３ｎの第１の負荷端子２１、３１１、３１２、３１ｎを、フィールドリング４１０〜４１ｎによりよく電気的に接続することに役立つため、個々のフィールドリングの１つに沿っての電位差は存在しない。一実施形態によれば、個々のフィールドリング４１１〜４１ｎのそれぞれは、部分構造１Ｉ、１ＩＩの一方においてのみ、素子に接続され、対応するフィールドリングが、他方の部分構造１ＩＩ、１Ｉにおいて素子に接続される。
【００５３】
図８は、エッジ終端構造４１のさらなる実施形態を示す。図８に示された実施形態は、図６に示された実施形態をベースとしており、図８の実施形態はさらに、第２のフィールドリング４３０〜４３ｎを含み、半導体ボディ１００の基本ドープは真性である。第２のリング４３０〜４３ｎのドープ濃度は、高くてよく、たとえば、少なくとも１Ｅ１９ｃｍ−３であってよい。各第２のフィールドリング４３０〜４３ｎは、フィールドリング４１０〜４１ｎ（以下では第１のフィールドリングと称することにする）のいずれかに隣接している。図９の構成では、１つの第１のフィールドリング４１と、その１つの第１のフィールドリングから離れている１つの第２のフィールドリング４３と、その１つの第１のフィールドリングとその１つの第２のフィールドリングとの間に基本ドープを有する半導体領域とが、ｐ−ｉ−ｎダイオードを形成する。さらに、第２のフィールドリング４３ｎと、第２の負荷端子１３Ｉが接続されている活性素子領域５４ｎとの間に、ｐ−ｉ−ｎダイオードが形成されている。一実施形態によれば、この活性素子領域５４ｎは、ｎ番目の第２のトランジスタ５４ｎのドレイン領域である。したがって、第１の負荷端子１２Ｉと第２の負荷端子１３Ｉとの間には、ｐ−ｉ−ｎダイオードチェーンが存在する。このダイオードチェーンによって、エッジ領域における電圧阻止能力が決定される。
【００５４】
エッジ終端構造４１の垂直断面フィールドを概略的に示した図９を参照すると、エッジ終端構造４１は、任意選択で、導電線４２０〜４２ｎを含み、各導電線は、第１のフィールドリング４１０〜４１ｎのうちの１つと、第２のフィールドリング４３０〜４３ｎのうちの対応して隣接する１つとを電気的に接続している。図８および図９のエッジ終端構造４１の動作原理は、図６および図７のエッジ終端構造の動作原理と同じであるが、異なる点として、図８および図９によるエッジ終端構造４１では、隣接する２つのフィールドリング対の間にアバランシェダイオードまたはツェナーダイオードが形成されており、各「フィールドリング対」は、第１のフィールドリングと、隣接する第２のフィールドリングとを含む。たとえば、第１のフィールドリング４１０と第２のフィールドリング４３０とがフィールドリング対を形成しており、この第２のフィールドリング４３０と、隣接するフィールドリング対４１１、４３１の第１のフィールドリング４１１との間にツェナーダイオードが形成されている。これらのアバランシェダイオードまたはツェナーダイオードは、図１に示された電圧制限素子１００〜１０ｎとして使用されてよい。
【００５５】
図１０は、集積されたツェナーダイオードまたはアバランシェダイオードを有するエッジ終端構造を実装するさらなる実施形態を概略的に示す。図１０では、２つの第１のフィールドリング４１ｉ、４１ｉ＋１と、この第１のフィールドリング４１ｉに隣接する１つの第２のフィールドリング４３ｉだけが示されている。図１０を参照すると、個々の第１および第２のフィールドリングがそれぞれ複数の脚を含み、第１のフィールドリング４１ｉ、４１ｉ＋１の脚は半径方向外側に伸びており、第２のフィールドリング４３ｉの脚は半径方向内側に伸びている。１つの第２のフィールドリング（たとえば、図１０の第２のフィールドリング４３ｉ）の脚と、離れて隣接している第１のフィールドリング（たとえば、図１０のフィールドリング４１ｉ＋１）の脚は、互いに離れており、かつ、半径方向に一部重なっているので、第２のフィールドリング４３ｉの１つの脚１４３ｉと、第１のフィールドリング４１ｉ＋１の１つの脚１４１ｉ＋１との間に、１つのアバランシェダイオードまたはツェナーダイオードが形成される。
【００５６】
半導体素子２、３１〜３ｎの活性素子領域に対応するために、単純な半導体基板以外の任意のタイプの基板を使用してよい。一実施形態によれば、この基板は、ＳＯＩ基板である。この実施形態では、半導体素子２、３の活性素子領域は、絶縁層の上の半導体層に実装され、絶縁層は、別の半導体層の上に配置される。
【００５７】
図１１は、エッジ終端構造４１のさらなる実施形態を示す。このエッジ終端構造４１は、第２のフィールドリング４３０を１つだけ含んでおり、そのドープ型は半導体ボディ１００の基本ドープであるが、基本ドープより高度にドープされており、第１の負荷端子１２Ｉ、１２ＩＩに接続されている。
【００５８】
図１１のエッジ終端構造４１の垂直断面を示した図１２を参照すると、任意選択のフィールドリング４１０を有するダイオード（たとえば、ｐｎダイオードまたはｐ−ｉ−ｎダイオード）が、４３０と活性素子領域５４ｎとの間に形成され、活性素子領域５４ｎには第２の負荷端子１３Ｉが接続されている。
【００５９】
図１１および図１２に示されたエッジ終端構造４１は、多様な方法で変更可能であり、たとえば、後で図１３および図１４を参照して説明されるように変更可能である。
【００６０】
図１３を参照すると、エッジ終端構造４１は、半導体ボディ１００の第１の面１０１の上に配列された導電線４２１、４２２、４２ｎを含んでよく、これらは、誘電層４４によって半導体ボディ１００から誘電的に絶縁されている。これらの導電線４２１、４２２、４２ｎは、図７および図９に示された導電線に対応してよく、（図１３に示されていない）第２のトランジスタ３１、３２、３ｎの第１の負荷端子に接続されている。これらの導電線４２１、４２２、４２ｎは、たとえば、楕円形または円形であってよい。
【００６１】
導電線４２１、４２ｎを設けることに対する追加または代替として、エッジ終端構造４１は、半導体ボディ１００の基本ドープとは逆のドープ型の、より高度にドープされた第１のフィールドリング４１０を含んでよい。この第１のフィールドリング４１０は、第１のフィールドリング４３０の半径方向内側に隣接する。さらに、第１および第２のフィールドリング４１０、４３０は、接続線または接続電極を介して電気的に接続されてよい。図１３では、そのような接続線を太線で概略的に示した。
【００６２】
図１４は、図１２のエッジ終端構造をベースとする、エッジ終端構造４１のさらなる実施形態を示す。図１４によるエッジ終端構造４１は、第１のフィールドリング４１０と活性素子領域５４ｎとの間にＭＯＳＦＥＴを含む。このＭＯＳＦＥＴは、第１のフィールドリング４１０および活性素子領域５４ｎと同じドープ型の、より低度にドープされたドリフト領域４５と、半導体ボディ１００の基本ドープと同じドープ型のボディ領域４６と、を含む。ボディ領域４６のドープ濃度は、半導体ボディ１００の基本ドープと同じであってよい。ボディ領域４６に隣接してゲート電極４７が配置されており、ゲート電極４７は、ゲート誘電体４８によって、ボディ領域４６から誘電的に絶縁されている。図１４に示された実施形態では、ゲート電極４７は、第１の面１０１の上に位置するプレーナゲート電極である。しかしながら、これは一例に過ぎない。このゲート電極４７は、半導体ボディ１００のトレンチ内にトレンチ電極として実装されてもよい。ボディ領域４６は、リング形状であってよく、リング形状の第１のフィールドリング４１０に隣接している。この第１のフィールドリング４１０は、以下ではエッジＭＯＳＦＥＴとも称されるＭＯＳＦＥＴのソース領域を形成している。一実施形態によれば、ゲート電極４７は、（図１４には示されていない）第１の半導体素子の制御端子に電気的に接続されている。
【００６３】
任意選択で、エッジ終端構造４１は、図１２を参照して説明された導電線４２１、４２２、４２ｎをさらに含む。さらに、半導体ボディ１００の基本ドープと同じドープ型の、より高度にドープされたＲＥＳＵＲＦ層４９が、ドリフト領域４５の下に配置されてよい。任意選択で、第１のフィールドリング４１０は、半導体ボディ１００の基本ドープと同じドープ型の、より高度にドープされた第２のフィールドリング４３０に隣接する。
【００６４】
第１の半導体素子２および第２のトランジスタ３は、図１および図３では回路記号で表されており、図４、図５、図６、図８、および図１１では概略的にのみ示されているが、これらの実装は、多様な方法で可能である。以下では、第２のトランジスタ３を実装するためのいくつかの例示的実施形態を、図を参照しながら説明する。
【００６５】
図６〜１４を参照して説明されたエッジ終端構造は、図４の素子構造と関連して使用されてもよく、その場合は、第１の半導体素子２とｎ番目の第２の半導体素子３ｎとが、個々の活性素子領域を有する（一直線に並ぶ）構造の両端部に対向配置される。図６〜１４による実施形態では、個々のフィールドリングは、好ましくは楕円環または円環の約１８０°のセグメントであり、第１の直列回路１Ｉの中の１つの素子から、第２の直列回路１ＩＩの中の対応する素子まで延びているが、図４の配列のフィールドリングは、１８０°を超える角度で実装されることになり、各フィールドリングは、一直線に並ぶ構造の一方の側にある１つの素子の活性領域から、一直線に並ぶ構造の他方の側にある同じ素子の活性領域まで、かつ、第２の長手方向端部の周囲に延びる。
【００６６】
前述のエッジ終端構造のそれぞれにおいて、エッジ終端構造の電圧阻止能力は、個々の素子２、３を有する直列回路の電圧阻止能力と同じになるように調節可能であり、その直列回路の電圧阻止能力より高くなるように調節可能であり、または、その直列回路の電圧阻止能力より低くなるように調節可能である。直列回路の電圧阻止能力を基準とするエッジ終端構造４の電圧阻止能力に応じて、電圧阻止能力より高い電圧が印加される場合の電圧降伏の位置を調節することが可能である。電圧降伏がエッジ終端構造４内で発生するのは、エッジ終端構造４の電圧阻止能力が、直列回路の電圧阻止能力より低い場合であり、電圧降伏が直列回路内で発生するのは、エッジ終端構造４の電圧阻止能力が、直列回路の電圧阻止能力より高い場合である。
【００６７】
図１５Ａは、１つの第２のトランジスタ３の斜視図である。図１５Ｂは、この第２のトランジスタ３の垂直断面図であり、図１５Ｃは、水平断面図である。図１５Ａ、図１５Ｂ、図１５Ｃは、半導体ボディ１００のうちの、第２のトランジスタ３が実装されている区画だけを示している。第１の半導体素子２の活性領域、および隣接する第２のトランジスタ３の活性領域は図示されていない。図１５Ａ〜１５Ｃによる第２のトランジスタ３として、ＭＯＳＦＥＴ、具体的には、ＦＩＮＦＥＴが実装されており、これには、ソース領域５３、ドレイン領域５４、およびボディ領域５５が含まれており、これらはそれぞれがフィン状半導体区画５２（以下では、これを「半導体フィン」とも称することにする）内に配列されている。半導体フィン５２は、基板５１上に配置されている。第１の水平方向には、ソース領域５３およびドレイン領域５４が、半導体フィン５２の第１の側壁５２２から第２の側壁５２３にかけて延びている。第１の方向に垂直な第２の方向には、ソース領域５３およびドレイン領域５４が、互いに離れており、ボディ領域５５によって隔てられている。（図１５Ａにおいて破線で示された）ゲート電極５６は、ゲート誘電体５７によって半導体フィン５２から誘電的に絶縁されており、かつ、半導体フィン５２の側壁５２２、５２３上、および上面５２１上においてボディ領域５５に隣接している。
【００６８】
図１６Ａ〜１６Ｃは、１つの第２のトランジスタ３としてＦＩＮＦＥＴが実装された、さらなる実施形態を示す。図１６Ａは、斜視図であり、図１６Ｂは、垂直切断面Ｅ−Ｅにおける垂直断面図であり、図１６Ｃは、水平切断面Ｄ−Ｄにおける水平断面図である。垂直切断面Ｅ−Ｅは、半導体フィン５２の上面５２１に垂直に、かつ、半導体フィン５２の長手方向に延びている。水平断面Ｄ−Ｄは、半導体フィンの上面５２１に平行に延びている。半導体フィン５２の「長手方向」は、第２の水平方向と同じであり、ソース領域５３とドレイン領域５４とが互いに離れている方向である。
【００６９】
図１６Ａ〜１６Ｃによるトランジスタ３として、Ｕ字形サラウンドゲートＦＩＮＦＥＴが実装されている。このトランジスタでは、ソース領域５３およびドレイン領域５４が、半導体フィン５２の第１の側壁５２２から第２の側壁５２３にかけて第１の水平方向に延びており、かつ、第１の水平方向に垂直な第２の水平方向（半導体フィン５２の長手方向）に、互いに離れている。図１６Ａおよび図１６Ｂを参照すると、ソース領域５３とドレイン領域５４は、トレンチによって隔てられており、このトレンチは、半導体フィン５２の上面５２１からボディ領域５５内に延びており、かつ、側壁５２２から側壁５２３にかけて第１の水平方向に延びている。ボディ領域５５は、半導体フィン５２のソース領域５３、ドレイン領域５４、およびトレンチの下に配置されている。ゲート電極５６は、トレンチ内でボディ領域５５に隣接しており、半導体フィン５２の側壁５２２、５２３に沿っており、ゲート誘電体５７によって、ボディ領域５５、ソース領域５３、およびドレイン領域５４から誘電的に絶縁されている。トレンチの上部領域では、ゲート電極５６は、ボディ領域５５に隣接して配置されておらず、絶縁材料または誘電材料５８に覆われてよい。
【００７０】
図１５Ａ〜１５Ｃ、および図１６Ａ〜１６Ｃの第２のトランジスタ３としては、たとえば、デプレッショントランジスタ（ｎ型またはｐ型のデプレッショントランジスタなど）が実装される。この場合、ソース領域５３、ドレイン領域５４、およびボディ領域５５は、ドープ型が同じである。ボディ領域５５は、通常、ソース領域５３およびドレイン領域５４よりドープ濃度が低い。ボディ領域５５のドープ濃度は、たとえば、約２Ｅ１８ｃｍ−３である。ボディ領域５５内の、ソース領域５３とドレイン領域５４との間の導電チャネルを完全に遮断することを可能にするために、半導体フィン５２の側壁５２２、５２３に沿うゲート電極５６は、半導体フィン５２に沿って、第２の水平方向（長手方向）に延びきっている。側壁５２２、５２３に沿うゲート電極５６は、垂直方向には、ソース領域５３およびドレイン領域５４から少なくともトレンチの下まで延びている。
【００７１】
図１５Ａおよび図１６Ａを参照すると、ソース領域５３は、第１の負荷端子（ソース端子）３２に接続されており、ドレイン領域５４は、第２の負荷端子（ドレイン端子）３３に接続されており、ゲート電極５６は、制御端子（ゲート端子）３１に接続されている。これらの端子は、図１５Ａおよび図１６Ａには、概略的にのみ示されている。
【００７２】
ソース領域５３とドレイン領域５４との間の導電チャネルを完全に遮断し、かつ、第２のトランジスタ３をオフに切り替えるために、ゲート電極５６で制御されるデプレッション領域を側壁５２２から側壁５２３まで延ばすことができるように、半導体フィン５２の厚さ（すなわち、半導体フィンの、第１の水平方向の寸法）、およびボディ領域５５のドープ濃度が調節される。ｎ型デプレッションＭＯＳＦＥＴの場合は、各々、ゲート電極５６とソース領域５３との間、またはゲート端子３１とソース端子３２との間に負の制御（駆動）電圧が印加されると、ボディ領域５５内のデプレッション領域が延びる。図１を参照した既述の説明を参照すると、この駆動電圧は、第１の半導体素子２の負荷電圧に依存するか、あるいは別の、第２のトランジスタ３の１つの負荷電圧に依存する。また、デプレッション領域が側壁５２２、５２３に垂直にどれだけ延びるかも、ゲート端子３１とソース端子３２との間に印加される制御電圧の大きさに依存する。したがって、半導体フィン５２の厚さ、およびボディ領域５５のドープ濃度は、半導体素子構成１の動作中に発生しうる制御電圧の大きさにも依存して設計される。
【００７３】
図１５Ａ〜１５Ｃおよび図１６Ａ〜１６Ｃに示されたＦＩＮＦＥＴとしてＵ字形サラウンドゲートＦＩＮＦＥＴが実装される場合、チャネル（ボディ領域）５５がＵ字形であること、ならびに、ゲート電極５６が半導体フィン５２の側壁５２２、５２３の上、および上面５２１の上にも配置されることは、一例に過ぎない。これらのＦＩＮＦＥＴは、ゲート電極５６が、半導体フィン５２の側壁５２２、５２３の上に配列された２つのゲート電極区画を有して実装され、半導体フィン５２の上面５２１の上には実装されないように修正されてもよい（図示せず）。このタイプのＦＩＮＦＥＴは、ダブルゲートＦＩＮＦＥＴと称されてもよい。既述および後述のＦＩＮＦＥＴのそれぞれとして、Ｕ字形サラウンドゲートＦＩＮＦＥＴまたはダブルゲートＦＩＮＦＥＴが実装されてよい。個々の第２のトランジスタ３として、異なるタイプのＭＯＳＦＥＴまたはＦＩＮＦＥＴを１つの集積回路に実装することですら可能である。
【００７４】
第２のトランジスタ３および第１の半導体素子２のそれぞれとして、ＦＩＮＦＥＴが実装されてよい。半導体構成１を形成するために、これらの個々のＦＩＮＦＥＴは、多様な方法で実装されてよい。
【００７５】
図１７は、第１の半導体素子２およびｎ個の第２のトランジスタ３の活性領域（ソース領域、ドレイン領域、およびボディ領域）が配列された、半導体フィン５２の垂直断面図である。この実施形態では、第１の半導体素子２および第２のトランジスタ３として、Ｕ字形サラウンドゲートＦＩＮＦＥＴまたはダブルゲートＦＩＮＦＥＴが実装されている。図１７では、図１５Ａ〜１５Ｃおよび図１６Ａ〜１６Ｃと同様の機能を表すために、同様の参照符号を使用している。図１７では、異なる第２のトランジスタ３１〜３ｎの同様な機能の参照符号には、異なる添え字（１、２、３、ｎ）が付いている。
【００７６】
図１７を参照すると、隣接する第２のトランジスタ３の活性領域同士は、半導体フィン５２の垂直方向に延びた誘電体層５９によって互いに絶縁されている。これらの誘電体層５９は、基板５１まで、あるいは、基板５１内まで下方に延びてよい。さらに、誘電体層５９は、半導体フィン５２の側壁から側壁へと延びている。しかしながら、これは、図１７では見えていない。第１の半導体素子２の活性領域は、さらなる誘電体層６６によって１番目の第２のトランジスタ３１の活性領域から誘電的に絶縁されており、誘電体層６６も、半導体フィン５２の垂直方向に延びている。第１の半導体素子２では、ソース領域６１とドレイン領域６２とが、ボディ領域６３によって隔てられている。トレンチ内にゲート電極６４が配置されており（そして、半導体フィンの側壁におけるゲート電極６４の位置が点線で示されており）、ゲート電極６４は、ソース領域６１からボディ領域６３に沿ってドレイン領域６２まで延びている。ソース領域６１は、半導体構成１の第１の負荷端子１２を形成する第１の負荷端子２２に接続されており、ドレイン領域６２は、第２の負荷端子２３に接続されており、ゲート電極６４は、半導体構成１の制御端子１１を形成する制御端子２１に接続されている。ボディ領域６３も、第１の負荷端子２２に接続されている。
【００７７】
第１の半導体素子２として、たとえば、エンハンスメントＭＯＳＦＥＴが実装される。この場合、ボディ領域６３は、ソース領域６１およびドレイン領域６２に対して相補的にドープされている。ｎ型ＭＯＳＦＥＴの場合は、ソース領域６１およびドレイン領域６２がｎドープされていて、ボディ領域６３がｐドープされており、ｐ型ＭＯＳＦＥＴの場合は、ソース領域６１およびドレイン領域６２がｐドープされていて、ボディ領域６３がｎドープされている。
【００７８】
一実施形態によれば、基板５１は、第２のトランジスタ３の活性領域に対して、かつ、第１の半導体素子２のソース領域６１およびドレイン領域６２に対して相補的にドープされている。この場合、個々の第２のトランジスタ３同士の間には接合分離が存在する。（破線で示された）さらなる実施形態によれば、基板５１は、ＳＯＩ（シリコンオンインシュレータ）基板であり、半導体基板５１１と、半導体基板５１１上の絶縁層５１２とを含む。半導体フィン５２は、絶縁層５１２の上に配置されている。この実施形態では、基板５１上の個々の第２のトランジスタ３同士の間に誘電体層がある。
【００７９】
図１８に示された、さらに別の実施形態によれば、基板５１のドープ型は、第２のトランジスタ３の活性領域と同じであり、かつ、第１の半導体素子２のソース領域６１およびドレイン領域６２と同じである。この実施形態では、第１の半導体素子２のゲート電極６４は、基板５１まで延びており、これによって、第１の半導体素子２がオン状態のときは、ボディ領域６３内の、ソース領域６１と基板５１との間に導電経路が存在する。さらに、基板５１は、基板５１と同じドープ型を有する接触領域６７を介して、半導体構成１の第２の負荷端子１３に接続されている。接触領域６７は、基板５１より高度にドープされており、半導体フィン５２の第１の面５２１から基板５１まで延びている。接触領域６７は、ｎ番目の第２のトランジスタ３のドレイン領域５４ｎに隣接してよい。接触領域６７は任意選択である。第２の負荷端子１３と基板５１との間の接続は、第２のトランジスタ３ｎのドレイン領域５４ｎおよびボディ領域５５ｎを介して設けられてもよい。
【００８０】
図１８の半導体構成では、基板５１は、第２のトランジスタ３を通る電流経路と並列な電流経路、またはＡＤＺと並列な電流経路を形成する。基板５１は、従来のパワートランジスタのドリフト領域とよく似ている。この実施形態では、個々の第２のトランジスタ３のボディ領域５５は、ドリフト領域５１と結合されている。
【００８１】
（図１８において破線で示された）さらなる実施形態によれば、基板５１は、半導体層５１３を含み、半導体層５１３は、基板５１の他区画に対して、かつ、第２のトランジスタ３のボディ領域５５に対して相補的にドープされている。この層５１３は、第２のトランジスタ３のボディ領域５５と、基板５１のうちの、ドリフト領域として動作する区画との間に配置され、基板５１において個々の第２のトランジスタ３同士の間の接合分離を与える。
【００８２】
ダイオード２が第２のトランジスタ３に直列接続された、図３の半導体構成１は、図１５および図１６に示された構成から容易に実現可能であり、これは、第１の半導体素子２の制御端子を第１の負荷端子２２に接続することにより、または、制御端子２１を浮かせることにより、可能である。この場合は、ボディ領域６３とドレイン領域６５との間のｐｎ接合によって形成されたダイオードである、ＭＯＳＦＥＴのボディダイオードだけが、第２の半導体素子３の第１の負荷端子２２と第２の負荷端子２３との間で活性である。
【００８３】
第１の半導体素子２および第２のトランジスタ３（以下ではこれらを素子と称する）のそれぞれが、それぞれ並列に接続された複数の同一セル（トランジスタセル）を含んでよい。これらのセルのそれぞれは、それぞれ、図１５および図１６に示された第１の半導体素子２または第２のトランジスタ３のように実装されてよい。１つの素子において複数のセルを並列接続することは、電流耐性を高め、個々の素子のオン抵抗を減らすことに役立ちうる。
【００８４】
図１９は、第１の半導体素子２および複数の第２のトランジスタ３を含む、第１の実施形態による半導体構成の上面図であり、これらの素子のそれぞれは、並列接続された複数のセルを有する（図には、そのうちの３つのセルが示されている）。１つの素子の個々のセルは、別々の半導体フィン５２Ｉ、５２ＩＩ、５２ＩＩＩのかたちで実装されている。これらのセルのそれぞれは、図１９において「Ｓ」というラベルが追加されたソース領域６１、５３と、図１９において「Ｄ」というラベルが追加されたドレイン領域６２、５４と、を有する。１つの素子の各セルは並列接続されており、これは、１つの素子のソース領域同士をまとめて接続することによって、かつ、１つの素子のドレイン領域同士をまとめて接続することによって行われている。これらの接続、ならびに、別々の素子同士の負荷端子間の接続が、図１９に太線で概略的に示されている。図１９には、別々の素子同士の制御端子（ゲート端子）と負荷端子との間の接続は示されていない。セル間の接続、ならびに、別々の素子間の接続は、半導体ボディの上に配列された従来の配線構成を用い、個々の活性領域（ソース領域およびドレイン領域）をビア経由で接触させることにより、実装可能である。それらの配線構成はよく知られているため、この点についてのさらなる説明は不要である。１つの素子の個々のセル２、３１、３２、３３、３ｎは、個々の半導体フィンのＵ字形トレンチ、および個々のフィンの間のトレンチに配置された共通ゲート電極６４、５６１、５６２、５６３、５６ｎを有している。これらの「フィン間トレンチ」は、フィンに沿った長手方向のトレンチである。すべてのゲート６４、５６１、５６２、５６３、５６ｎは、誘電体６６および５９によって、互いに電気的に隔離されている。
【００８５】
図２０は、複数のトランジスタセルを有する１つの第２のトランジスタ３を実装するためのさらなる実施形態を示す。この実施形態では、第２のトランジスタ３の複数のトランジスタセルが、１つの半導体フィン５２に実装されている。半導体フィン５２の長手方向には、ソース領域５３とドレイン領域５４とが交互に配列されており、ソース領域５３と、隣接するドレイン領域５４とは、ゲート電極５６を収容する１つの（Ｕ字形）トレンチによって隔てられている。各ソース領域５３は第１の負荷端子２２に接続されており、各ドレイン領域５４は第２の負荷端子２３に接続されているため、個々のトランジスタセルは並列接続されている。ゲート電極５６は、個々のトランジスタセルに共通であり、半導体フィン５２の側壁に沿って長手方向に延びている。各ソース領域５３および各ドレイン領域５４は、（半導体フィン５２の長手方向端部に配置されたソース領域およびドレイン領域を除いて）隣接する２つのトランジスタセルに共通である。
【００８６】
図２０を参照して説明された、１つの半導体フィンに複数のトランジスタセルを設ける概念は、もちろん、第１の半導体素子２の実装にも適用可能である。
【００８７】
図２１Ａ〜２１Ｃを参照すると、１つの第２のトランジスタ３は、複数の半導体フィン５２ＩＶ、５２Ｖ、５２ＶＩ、５２ＶＩＩを含んでよく、各半導体フィン５２ＩＶ〜５２ＶＩＩは、複数のトランジスタセルを含む（図１９Ａでは、これらのセルのうちの１つが、一点鎖線枠で強調されている）。図２１Ａは、１つの第２のトランジスタ３の上面図であり、図２１Ｂは、別々のフィンの各ソース領域５３を通る切断面Ｆ−Ｆで切断された垂直断面図であり、図２１Ｃは、別々のフィンの、ゲート電極５６を有する各トレンチを通る切断面Ｇ−Ｇで切断された垂直断面図である。図２１Ａを参照すると、個々のトランジスタセルのソース領域５３は、第１の負荷端子２２に接続されており、個々のトランジスタセルのドレイン領域５４は、第２の負荷端子２３に接続されており、これによって、個々のトランジスタセルは並列接続されている。これらの接続は、図２１Ａでは、概略的にのみ示されている。
【００８８】
図２１Ａ〜２１Ｃを参照して説明された、複数の半導体フィンを設け、各半導体フィンに複数のトランジスタセルを含める概念は、もちろん、第１の半導体素子２の実装にも適用可能である。
【００８９】
図２１Ａにはトランジスタセルを２０個だけ示しているが（すなわち、４つの半導体フィン５２ＩＶ〜５２ＶＩＩのそれぞれに５個のセルだけを示しているが）、１つの第２のトランジスタ３、または第１の半導体素子２は、並列接続された最大数千個、さらには最大数千万個あるいは数億個のトランジスタセルを含むことが可能である。個々のトランジスタセルは、並列接続されたトランジスタセルのマトリックスを形成している。マトリックスのかたちに配列された複数のトランジスタセルを有する素子（第１の半導体素子２または第２のトランジスタ３）を、以下ではマトリックス素子と称することにする。
【００９０】
図２２は、マトリックス素子として実装された第２のトランジスタ３同士を直列接続することが可能である様子を示している。説明の便宜上、図２２には、２つの第２のトランジスタ３ｉ、３ｉ＋１だけを示している。これら２つのトランジスタを直列接続するために、第２のトランジスタ３ｉ＋１のソース領域５３が、トランジスタ３ｉのドレイン領域５４に接続されている。第２のトランジスタ３ｉのソース領域５３が、トランジスタ３ｉ−１（図示せず）のドレイン領域５４に接続されており、第２のトランジスタ３ｉ＋１のドレイン領域が、第２のトランジスタ３ｉ＋２（図示せず）のソース領域５３に接続されている。
【００９１】
図２３は、第１の半導体素子２と、複数のｎ個の第２の半導体素子３とを有する半導体素子構成のさらなる実施形態を示す。図２３は、個々の素子２、３の活性領域が実装された半導体ボディ１００の概略上面図である。説明の便宜上に過ぎないが、ｎ＝３とする。図２３を参照すると、ｎ番目の第２の半導体素子３ｎの活性素子領域は、ｎ番目の第２の半導体素子３ｎに直接接続された第２の半導体素子（図２３に示された実施形態では第２の半導体素子３２）の活性素子領域に囲まれている。一般には、任意の第２の半導体素子３ｉの活性素子領域が、その半導体素子３ｉに直接接続された第２の半導体素子３ｉ−１の活性素子領域に囲まれており、１番目の第２の半導体素子３１は、第１の半導体素子２の活性素子領域に囲まれている。ｎ番目の第２の半導体素子３ｎを除く素子２、３の活性素子領域は、基本的にリング状である。図２３による例示では、これらのリングは、矩形リングである。しかしながら、これは一例に過ぎず、他の任意のリング形状も使用されてよい。
【００９２】
図２３に示されたリングのそれぞれの中で、図２に示されたようなマトリックス素子が集積されるように、個々の半導体素子をマトリックス素子として実装することが可能である。一実施形態によれば、図２３に示されたリング状領域のそれぞれにおいて、複数のマトリックス素子が集積され、各リング内のこれらのマトリックス素子は、並列接続されて素子２、３のうちの１つを形成する。個々の素子２、３の負荷端子もリング状であってよく、図２３では太線で概略的に示されている。個々の素子２、３の制御端子、ならびに、個々の素子２、３の相互接続は、図２３には示されていない。個々の素子２、３の相互接続を行う為に、周知の配線手法および相互接続手法が用いられてよい。
【００９３】
図２３による半導体素子構成においては、エッジ終端構造を追加する必要がなく、それは、この実施形態では、電位が最も高い端子、すなわち、第２の負荷端子１３が、ｎ番目の第２の半導体素子３ｎの第２の負荷端子３３ｎによって形成されていて、これが、リング構造の中央にあって、ｎ番目の第２の半導体素子３を囲む他の素子によって「シールド」されているためである。半導体ボディ１００に集積された半導体素子構成の「境界」は、第１の負荷端子１２を有する第１の半導体素子２の活性領域によって形成されている。第１の負荷端子は、この半導体素子構成において電位が最も低い端子であり、この電位は、半導体ボディ１００に適用される基準電位またはグラウンド電位に相当してよい。しかしながら、半導体ボディ１００の基準電位またはグラウンド電位への、この接続は、図２３には明示されていない。
【図１】
0005878990.tif 000002
【図２】
0005878990.tif 000003
【図３】
0005878990.tif 000004
【図４】
0005878990.tif 000005
【図５】
0005878990.tif 000006
【図６】
0005878990.tif 000007
【図７】
0005878990.tif 000008
【図８】
0005878990.tif 000009
【図９】
0005878990.tif 000010
【図１０】
0005878990.tif 000011
【図１１】
0005878990.tif 000012
【図１２】
0005878990.tif 000013
【図１３】
0005878990.tif 000014
【図１４】
0005878990.tif 000015
【図１５Ａ】
0005878990.tif 000016
【図１５Ｂ】
0005878990.tif 000017
【図１５Ｃ】
0005878990.tif 000018
【図１６Ａ】
0005878990.tif 000019
【図１６Ｂ】
0005878990.tif 000020
【図１６Ｃ】
0005878990.tif 000021
【図１７】
0005878990.tif 000022
【図１８】
0005878990.tif 000023
【図１９】
0005878990.tif 000024
【図２０】
0005878990.tif 000025
【図２１Ａ】
0005878990.tif 000026
【図２１Ｂ】
0005878990.tif 000027
【図２１Ｃ】
0005878990.tif 000028
【図２２】
0005878990.tif 000029
【図２３】
0005878990.tif 000030