(57)【特許請求の範囲】
【請求項１】
複数の外部装置の間に設けられて、前記外部装置から入力したデータを異なる通信速度で他の前記外部装置に出力する際の出力タイミングを調整するデータ出力調整装置であって、
前記外部装置に対応して設けられて、前記外部装置からのデータを取り込んでビット変換して出力する入力部と、
前記入力部に対応して設けられて、前記入力部からのビット変換された前記データをバッファするバッファ部と、
前記バッファ部に通信速度に応じて前記データを出力する際の出力タイミングを指示し、この指示に従い当該バッファ部が所定周波数に固定されたクロック信号に同期して出力したビット変換された前記データを受信して、他の前記外部装置に出力する出力部と、
を備えることを特徴とするデータ出力調整装置。
【請求項２】
複数の外部装置の間に設けられて、前記外部装置から入力したデータを異なる通信速度で他の前記外部装置に出力する際の出力タイミングを調整するデータ出力調整するデータ出力調整方法であって、
前記外部装置からのデータを取り込んでデータの取り込み、これをビット変換して出力する入力手順と、
前記入力部からのビット変換された前記データを取り込んでバッファするバッファ手順と、
前記バッファ部に通信速度に応じて前記データを出力する際の出力タイミングを出力するタイミング指示手順と、  前記タイミング指示手順に従い前記バッファ部が所定周波数に固定されたクロック信号に同期して出力したビット変換された前記データを受信して、他の前記外部装置に出力する出力手順と、
を含むことを特徴とするデータ出力調整方法。
【請求項３】
ＲＧＭＩＩネットワークを介して通信を行うＲＧＭＩＩネットワークシステムであって、
所定の処理を行う第１の外部装置と、
前記ＲＧＭＩＩネットワークに接続されるイーサネット物理層を含む第２の外部装置と、
前記第１の外部装置が省エネ状態に移行した際に動作する第３の外部装置と、
前記第１の外部装置と第２の外部装置に対応して設けられた請求項１に記載のデータ出力調整装置、及び、前記データ出力調整装置を介して前記外部装置が相互に１対１で通信するための通信路を設定するスイッチを含む経路切替部と、
を備え、
前記第１の外部装置が行う所定の処理には、前記ＲＧＭＩＩネットワークを介して行われる通信の通信速度を検出して、当該通信速度を示す速度選択信号を前記データ出力調整装置における出力部に指示する処理と、
前記通信路を設定するためのスイッチ切替信号を前記経路切替部に指示する処理とが、含まれて、
前記データ出力調整装置における出力部は、前記速度選択信号に基づき当該データ出力調整装置におけるバッファ部に前記データの出力タイミングを指示し、前記経路切替部は、前記スイッチ切替信号に基づき前記通信路を切り替え、かつ、前記出力部は、前記出力タイミングに従い前記バッファ部が所定周波数に固定されたクロック信号に同期して出力した前記データを受信して、他の前記外部装置に出力することを特徴とするＲＧＭＩＩネットワークネットワークシステム。
【請求項４】
請求項３に記載のＲＧＭＩＩネットワークシステムであって、
前記データ出力調整装置は、前記第３の外部装置に対応しても設けられていることを特徴とするＲＧＭＩＩネットワークシステム。
【請求項５】
ＲＧＭＩＩネットワークを介して通信を行う際に通信路を切替えるＲＧＭＩＩネットワーク通信路切替方法であって、
通信速度を検出する手順と、
データを入力する入力手順と、
入力したデータをバッファするバッファ手順と、
前記通信速度に応じて出力する前記データの出力タイミングを指示するタイミング指示手順と、
前記タイミング指示手順に従い前記バッファ部が所定周波数に固定されたクロック信号に同期して出力した前記データを受信して、他の前記外部装置に出力する出力された前記データを出力する出力手順と、
を含むことを特徴とするＲＧＭＩＩネットワーク通信路切替方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ出力調整装置、データ出力調整方法、ＲＧＭＩＩネットワークシステム、及び、ＲＧＭＩＩネットワーク通信路切替方法に関する。
【背景技術】
【０００２】
近年、コンピュータやプリンタ等の電子機器をネットワークに接続して用いる利用形態が普及している。この場合、電子機器とネットワークとを接続するケーブルには、種々の規格のケーブルが存在すると共に、電子機器における通信速度もクロックが最大125MHzと高速である。このため、出力データのタイミング調整が必要となり、DDR（ダブルデータレート）の入出力に対応すると共に、Giga-Etherの仕様からクロックが125MHz/25MHｚ/2.5MHｚに切り替える必要がある。
【０００３】
このような、出力データのタイミング調整に関連する技術として、特開２００９−１８８４７９号公報においては、ＩＰパケットを一時的に保存するＦＩＦＯバッファを備えた送信制御回路を設け、ＣＰＵで生成されたパケットデータを通信網の通信速度に対応する標準クロック信号ＲＣＫ（例えば、１２５ＭＨｚ）よりも速い高速クロック信号に従って処理してＦＩＦＯバッファに書き込み、このＦＩＦＯバッファに保存したＩＰパケットを標準クロック信号ＲＣＫに従って読み出して通信網に出力する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８８４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特開２００９−１８８４７９号公報にかかる技術は、ＣＰＵ等の処理能力を高めるために提案された技術であるため、ＣＰＵから出力されるデータの速度調整は行うが、ＣＰＵに入力するデータの速度調整は行われない問題がある。これはネットワークにおける通信速度が固定速度であるとして、ＣＰＵ等の処理能力の向上を図るためである。従って、出力データのタイミング調整が行うことができない場合が生じて、適正な通信が行えない恐れがあった。
【０００６】
そこで、本発明の主目的は、種々の通信速度であっても適正にデータの送受信が行えるようにするデータ出力調整装置、データ出力調整方法、ＲＧＭＩＩ（Ｒｅｄｕｃｅｄ  Ｇｉｇａｂｉｔ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）ネットワークシステム、及び、ＲＧＭＩＩネットワーク通信路切替方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、データ出力調整装置にかかる発明は、当該データ出力調整装置に外部接続される外部装置に対応して設けられて、外部装置からのデータを取り込む入力部と、入力部に対応して設けられて、入力部が取り込んだデータをバッファするバッファ部と、通信速度に応じてデータを出力する際の出力タイミングをバッファ部に指示し、この指示に従い当該バッファ部が出力したデータを受信して出力する出力部と、を備えることを特徴とする。
【０００８】
また、データ出力調整方法にかかる発明は、データの取り込みを行う入力手順と、取り込んだデータをバッファするバッファ手順と、通信速度に応じてデータを出力する際の出力タイミングを出力するタイミング指示手順と、タイミング指示手順に従い出力されたデータを受信して出力する出力手順と、を含むことを特徴とする。
【０００９】
また、ＲＧＭＩＩネットワークシステムにかかる発明は、所定の処理を行う第１の外部装置と、ＲＧＭＩＩネットワークに接続されるイーサネット（登録商標）物理層を含む第２の外部装置と、第１の外部装置が省エネ状態に移行した際に動作する第３の外部装置と、第１の外部装置と第２の外部装置に対応して設けられた上記のデータ出力調整装置、及び、データ出力調整装置を介して外部装置が相互に１対１で通信するための通信路を設定するスイッチを含む経路切替部と、を備え、第１の外部装置が行う所定の処理には、ＲＧＭＩＩネットワークを介して行われる通信の通信速度を検出して、当該通信速度を示す速度選択信号をデータ出力調整装置における出力部に指示する処理と、通信路を設定するためのスイッチ切替信号を経路切替部に指示する処理とが、含まれて、データ出力調整装置における出力部は、速度選択信号に基づき当該データ出力調整装置におけるバッファ部にデータの出力タイミングを指示し、経路切替部は、スイッチ切替信号に基づき通信路を切り替えることを特徴とする。
【００１０】
さらに、ＲＧＭＩＩネットワーク通信路切替方法にかかる発明は、通信速度を検出する手順と、データを入力する入力手順と、入力したデータをバッファするバッファ手順と、通信速度に応じて出力するデータの出力タイミングを指示するタイミング指示手順と、タイミング指示手順に従い出力されたデータを出力する出力手順と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、外部装置に対応して入力部、バッファ部、出力部を設けて、通信速度に応じてデータの出力調整をおこなうので、種々の通信速度であっても適正にデータの送受信が行えるようになる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態にかかるデータ出力調整装置を備えたＲＧＭＩＩネットワークシステムのブロック図である。
【図２】第１の実施形態にかかる通常モードにおけるＴＸ通信を説明するブロック図である。
【図３】第１の実施形態にかかる通常モードにおけるＲＸ通信を説明するブロック図である。
【図４】第１の実施形態にかかる省エネモードにおけるＴＸ通信を説明するブロック図である。
【図５】第１の実施形態にかかる省エネモードにおけるＲＸ通信を説明するブロック図である。
【図６】第１の実施形態にかかる通常モードに設定手順を示すシーケンスである。
【図７】第１の実施形態にかかる通常モードから省エネモードへの移行シーケンスである。
【図８】第１の実施形態にかかる省エネモードから通常モードへの復帰シーケンスである。
【図９】本発明の第２の実施形態にかかるネットワーク応答回路を備えたＲＧＭＩＩネットワークシステムのブロック図である。
【発明を実施するための形態】
【００１３】
＜第１の実施形態＞
本発明の第１の実施形態を説明する。図１は、本発明にかかるデータ出力調整装置２Ａを備えたＲＧＭＩＩネットワークシステム１のブロック図である。
【００１４】
ＲＧＭＩＩネットワークシステム１は、データ出力調整装置２Ａにパーソナルコンピュータやプリンタ等の電子機器３が接続されると共に、イーサネット物理チップ（ＰＨＹ）５がRGMIIインターフェースにより接続されている。電子機器３やＰＨＹ５は、データ出力調整装置２Ａに対して外部装置となる。
【００１５】
電子機器３は、メイン制御部（制御部）３Ａと省エネ制御部（制御部）３Ｂとを備え、メイン制御部３Ａのみが動作することにより全ての機能が動作する状態（以下、通常モード）と、省エネ制御部３Ｂのみが動作する動作する状態（以下、省エネモード）との２状態をとる。メイン制御部３Ａや省エネ制御部３Ｂの停止や動作は、これらに電源が供給されるか否かにより制御されるが、メイン制御部３Ａへの電源供給が停止する際には、このメイン制御部３Ａに記憶されている種々の設定情報が失われないように設定情報の待避が行われ、又は、設定情報を記憶する記憶手段だけは動作するように設定されている。
【００１６】
なお、本実施形態においては、データ出力調整装置２Ａ、メイン制御部３Ａ、省エネ制御部３Ｂ、ＰＨＹ５は、それぞれ独立した半導体チップにより形成されている場合について説明する。
【００１７】
このような外部装置３は、所定時間通信が行われない場合等の予め設定された省エネモード移行条件が満たされると、通常モードから省エネモードに移行する。一方、メイン制御部３Ａが省エネモードの状態であるときに、通信要求を受信する等の予め設定された復帰条件が満たされると、省エネ制御部３Ｂからの電源制御信号Ｇ３がメイン制御部３Ａに出力されて、当該メイン制御部３Ａは通常モードに復帰する。
【００１８】
省エネモードへの移行時及び通常モードへの復帰時において、メイン制御部３Ａは、データ出力調整装置２Ａにスイッチ切替信号Ｇ１を出力する。このデータ出力調整装置２Ａはスイッチ切替信号Ｇ１を受信すると、後述するように通信経路切替を行う。
【００１９】
なお、復帰条件はメイン制御部３Ａが起動しなければならない、本来の処理（「例えば電子機器がプリンタである場合にはプリント処理）が要求されたときに満たされるが、ARPパケット(Adress Resolution Protcol)のように省エネ制御部３Ｂだけでも応答できる場合には、復帰条件に含めないことも可能である。
【００２０】
また、メイン制御部３Ａは、ＰＨＹ５を介してクロック信号（ＭＤＣ＿ＣＬＫ）Ｇ５に同期してＰＨＹ５からＭＤＩＯ（Ｍａｎａｇｅｍｅｎｔ  Ｄａｔａ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号Ｇ４を受信する。これにより、メイン制御部３Ａは、通信速度に関する情報を取得する。メイン制御部３Ａは、取得した通信速度に基づき、速度選択信号Ｇ２をデータ出力調整装置２Ａに出力する。データ出力調整装置２Ａは、後述するように、速度選択信号Ｇ２に基づき出力データのタイミング調整を行う。
【００２１】
さて、メイン制御部３Ａが省エネモードと通常モードとのモード移行する際に、データ出力調整装置２Ａは通信路切替を行う。このようなデータ出力調整装置２Ａは、入力部２１、出力部２２、バッファ部２３、経路切替部２４を含んでいる。
【００２２】
入力部２１は、メイン制御部３Ａからのデータが入力するメイン側入力部２１ａ、省エネ制御部３Ｂからのデータが入力する省エネ側入力部２１ｂ、ＰＨＹ５からのデータが入力するＰＨＹ側入力部２１ｃを含んでいる。
【００２３】
出力部２２は、メイン制御部３Ａにデータを出力するメイン側出力部２２ａ、省エネ制御部３Ｂにデータを出力する省エネ側出力部２２ｂ、ＰＨＹ５にデータを出力するＰＨＹ側出力部２２ｃを含んでいる。
【００２４】
バッファ部２３は、メイン側入力部２１ａからのデータをバッファしてＰＨＹ側出力部２２ｃに出力するメイン側バッファ部２３ａ、省エネ側入力部２１ｂからのデータをバッファしてＰＨＹ側出力部２２ｃに出力する省エネ側バッファ部２３ｂ、ＰＨＹ側入力部２１ｃからのデータをバッファしてメイン側出力部２２ａ又は省エネ側出力部２２ｂに出力するＰＨＹ側バッファ部２３ｃを含んでいる。
【００２５】
また、経路切替部２４は、メイン側バッファ部２３ａ、省エネ側バッファ部２３ｂ及びＰＨＹ側出力部２２ｃに接続されたＴＸスイッチ２４ａ、メイン側出力部２２ａ、省エネ側出力部２２ｂ及び、ＰＨＹ側バッファ部２３ｃに接続されたＲＸスイッチ２４ｂを含んでいる。
【００２６】
そして、通常モードの場合には、ＴＸスイッチ２４ａはメイン側バッファ部２３ａからのデータがＰＨＹ側出力部２２ｃに出力されるように通信経路切替を行い（ＴＸ通信）、ＲＸスイッチ２４ｂはＰＨＹ側バッファ部２３ｃからのデータがメイン側出力部２２ａに出力されるように通信経路切替を行う（ＲＸ通信）。
【００２７】
また、省エネモードの場合には、ＴＸスイッチ２４ａは省エネ側バッファ部２３ｂからのデータがＰＨＹ側出力部２２ｃに出力されるように通信経路切替を行い（ＴＸ通信）、ＲＸスイッチ２４ｂはＰＨＹ側バッファ部２３ｃからのデータが省エネ側出力部２２ｂに出力されるように通信経路切替を行う（ＲＸ通信）。
【００２８】
これにより、通常モードにおけるＴＸ通信においては、メイン制御部３Ａからのデータは、メイン側入力部２１ａ、メイン側バッファ部２３ａ、ＴＸスイッチ２４ａ、ＰＨＹ側出力部２２ｃを介してＰＨＹ５に出力される。また、通常モードにおけるＲＸ通信においては、ＴＸスイッチ２４ａの動作と同時に、ＰＨＹ５からのデータは、ＰＨＹ側入力部２１ｃ、ＰＨＹ側バッファ部２３ｃ、ＲＸスイッチ２４ｂ、メイン側出力部２２ａを介してメイン制御部３Ａに出力される。
【００２９】
一方、省エネモードにおけるＴＸ通信においては、省エネ制御部３Ｂからのデータは、省エネ側入力部２１ｂ、省エネ側バッファ部２３ｂ、ＴＸスイッチ２４ａ、ＰＨＹ側出力部２２ｃを介してＰＨＹ５に出力される。また、省エネモードにおけるＲＸ通信においては、ＴＸスイッチ２４ａの動作と同時に、ＰＨＹ５からのデータは、ＰＨＹ側入力部２１ｃ、ＰＨＹ側バッファ部２３ｃ、ＲＸスイッチ２４ｂ、省エネ側出力部２２ｂを介して省エネ制御部３Ｂに出力される。
【００３０】
なお、メイン側バッファ部２３ａ、省エネ側バッファ部２３ｂ、ＰＨＹ側バッファ部２３ｃとしては、ＦＩＦＯ等のバッファ機能を持つ素子が用いられる。また、メイン側入力部２１ａ、メイン側出力部２２ａ、省エネ側入力部２１ｂ、省エネ側出力部２２ｂ、ＰＨＹ側入力部２１ｃ、ＰＨＹ側出力部２２ｃは、データ転送等を行う際、同期用のクロック信号の立ち上がり・立ち下がりの両方を利用して処理を行うダブルデータレート（ＤＤＲ）方式が用いられる。
【００３１】
次に、通常モードを説明する。この場合、ＴＸスイッチ２４ａおよびＲＸスイッチ２４ｂは、スイッチ切替信号Ｇ１によりメイン制御部３ＡとＰＹ５との通信路が成立するように回路接続している。図２は、通常モードにおけるＴＸ通信を説明するブロック図である。
【００３２】
メイン制御部３Ａは、ＴＸクロック信号（ＴＸ＿ＣＬＫ）２０１、ＴＸデータ（ＴＸ＿Ｄ）２０２、ＴＸ制御信号（ＴＸ＿ＣＴＲＬ）２０３をメイン側入力部２１ａに出力する。このＴＸクロック信号２０１は、データ出力調整装置２Ａへのクロック信号で、イーサネットの通信速度に応じて１２５ＭＨｚ、２５ＭＨｚ、２．５ＭＨｚのいずれかの周波数に設定される。無論、本発明は、他の周波数に設定されることを除くものではない。ＴＸデータ２０２はデータ信号であり、ＴＸ制御信号２０３はデータ出力調整装置２Ａへの制御信号である。
【００３３】
バス幅は、ＴＸデータ２０２が４ｂｉｔ、ＴＸ制御信号２０３が１ｂｉｔであり、ＴＸデータ２０２の形式はイーサネットの規格に準拠している。
【００３４】
また、ＴＸデータ２０２とＴＸ制御信号２０３とは、ＴＸクロック信号２０１の立ち上がりと、立ち下がりとの両方のタイミングに同期して出力される。これにより、ＲＧＭＩＩの規定により通信速度が１０ＢＡＳＥ−Ｔと１００ＢＡＳＥ−ＴＸとの場合、ＴＸデータ２０２は、ＴＸクロック信号２０１の立ち上がりと立ち下がりとで、同じデータとなる。
【００３５】
メイン側入力部２１ａは、メイン制御部３Ａから受信したＴＸデータ２０２を、ＴＸクロック信号２０１の立ち上がりと、立ち下がりとのエッジに同期して、バス幅が倍でＴＸクロック信号２０４の立ち上がりに同期した通信データ２０５に変換する。これにより、４ｂｉｔのＴＸデータ２０２は８ｂｉｔの通信データ２０５にビット変換され、１ｂｉｔのＴＸ制御信号２０３は２ｂｉｔの通信制御信号２０６にビット変換される。
【００３６】
メイン側バッファ部２３ａは、通信データ２０５と通信制御信号２０６とをバッファリングする。そして、１２５ＭＨｚ固定のリファレンスクロック信号（ＲＥＦ＿ＣＬＫ）２０７に同期して、バッファリングしている通信データ２０８を出力する。
【００３７】
なお、通信データ２０８の出力は、リファレンスクロック信号２０７におけるパルス毎に出力されるとは限らない。即ち、通信データ２０８は、リファレンスクロック信号２０７に同期しているが、通信速度に基づく入出力制御信号２１０によって１２５ＭＨｚの周期で出力されない場合がある。
【００３８】
この出力タイミングについては後述するが、メイン側バッファ部２３ａがリファレンスクロック信号２０７に同期し、かつ、入出力制御信号２１０により出力タイミングが制御されることにより、Ｇｉｇａ−Ｅｔｈｅｒの仕様から、クロックが１２５ＭＨｚ／２５ＭＨｚ／２．５ＭＨｚのいずれかに切替えられても、適正に出力することが可能になる。
【００３９】
また、メイン側バッファ部２３ａは、ＴＸスイッチ２４ａを介してＰＨＹ側出力部２２ｃに入出力状態信号２１１を出力する。この入出力状態信号２１１は、メイン側バッファ部２３ａにおける通信データ２０８のバッファ状態を通知する信号である。即ち、出力できる通信データ２０８がバッファされているか否かを示す信号である。
【００４０】
ＴＸスイッチ２４ａは、スイッチ切替信号Ｇ１により、通常モードと省エネモードとの通信経路切替を行う。通常モードに通信経路切替された場合には、メイン側バッファ部２３ａとＰＨＹ側出力部との間の通信経路が成立する。ＴＸスイッチ２４ａは、単純に通信経路切替を行なうだけであるので、通信データ２０８と通信データ２１２、通信制御信号２０９と通信制御信号２１３、入出力制御信号２１０と入出力制御信号２１４、入出力状態信号２１１と入出力状態信号２１５は、それぞれ同じ信号となる。
【００４１】
ＰＨＹ側出力部２２ｃは、ＲＧＭＩＩインターフェースの規格に適合するように、リファレンスクロック信号２０７の立ち上がりに同期して、通信データ２１２と通信制御信号２１３とをＴＸクロック信号２１８の立ち上がりと立ち下がりの両エッジに同期するＴＸデータ２１９とＴＸ制御信号２２０とに変換して出力する。これにより、８ｂｉｔの通信データ２１２は４ｂｉｔのＴＸデータ２１９にビット変換され、２ｂｉｔの通信制御信号２１３は１ｂｉｔのＴＸ制御信号２２０にビット変換される。従って、データがＰＨＹ側出力部２２ｃから出力される速度は、メイン側バッファ部２３ａにバッファされる速度より遅いので、ＰＨＹ側出力部２２ｃのデータ出力タイミングに応じて、メイン側バッファ部２３ａからデータを受け取ることが可能になる。
【００４２】
また、ＰＨＹ側出力部２２ｃには、メイン制御部３Ａから速度選択信号Ｇ２が入力している。ＰＨＹ側出力部２２ｃは、この速度選択信号Ｇ２に基づき１０００ＢＡＳＥ−Ｔ、１００ＢＡＳＥ−ＴＸ、１０ＢＡＳＥ−Ｔのいずれの規格に従う通信速度であるかを判断し、その判断結果に基づき入出力制御信号２１４及びＴＸクロック信号２１８を出力する。例えば、速度選択信号Ｇ２に基づき１００ＢＡＳＥ−ＴＸに従う通信速度であると判断した場合には、１／５の通信速度でデータの出力が行えるように、１２５ＭＨｚ固定のリファレンスクロック信号２０７の５クロックで１クロックの入出力制御信号２１４を出力する。また、２５（＝１２５／５）ＭＨｚのＴＸクロック信号２１８を出力する。
【００４３】
そして、ＴＸクロック信号２１８に同期してＰＨＹ側出力部２２ｃから通信データ２１９が出力される。一方、入出力制御信号２１４はＴＸスイッチ２４ａを介して入出力制御信号２１０となって、メイン側バッファ部２３ａに入力する。メイン側バッファ部２３ａは、この入出力制御信号２１０に同期してバッファしている通信データ２０８を出力する。
【００４４】
以上により、メイン制御部３ＡとＰＨＹ５とにおけるＴＸ通信は、データ出力調整装置２Ａの有無にかかわらず同じように行える。また、メイン側バッファ部２３ａは、ＰＨＹ側出力部２２ｃより高速にデータがバッファされるので、ＰＨＹ側出力部２２ｃからのデータ要求に対して直ちに応じることができる。従って、データの出力タイミングが調整できる。
【００４５】
通常モードにおけるＲＸスイッチ２４ｂを介したＲＸ通信も、上述したＴＸ通信と同様に行われる。図３は、通常モードにおけるＲＸ通信を説明するブロック図である。メイン側入力部２１ａとＰＨＹ側入力部２１ｃ、メイン側バッファ部２３ａとＰＨＹ側バッファ部２３ｃ、ＴＸスイッチ２４ａとＲＸスイッチ２４ｂ、メイン側出力部２２ａとＰＨＹ側出力部２２ｃがそれぞれ同じように機能して、各種の信号はＰＨＹ５からメイン制御部３Ａに伝送される。
【００４６】
これにより、ＰＨＹ５とメイン制御部３ＡのＲＸ通信はデータ出力調整装置２Ａを介した場合も、データ出力調整装置２Ａを介さない場合と同等のデータ通信を行うことができる。
【００４７】
図４は、省エネモードにおけるＴＸ通信を説明するブロック図である。また、図５は、省エネモードにおけるＲＸ通信を説明するブロック図である。これらの図から解るように、各種の信号の流れの向きが異なるが、通信機能は通常モードのＴＸ通信と同じであるので、重複説明を省略する。
【００４８】
次に、図６に示す通常モードに設定する際のシーケンスを説明する。
【００４９】
ステップＳＡ１：  メイン制御部３Ａは、データ出力調整装置２Ａにおけるメイン側入力部２１ａ、省エネ側出力部２２ｂ等の各入出力部をリセットする（ステップＳＡ１）。
【００５０】
ステップＳＡ２：  そして、メイン制御部３Ａは、ＰＨＹ５からＭＤＩＯ信号Ｇ４を受信することにより通信速度を取得し、この通信速度に基づき速度選択信号Ｇ２をメイン側出力部２２ａ、省エネ側出力部２２ｂ、ＰＨＹ側出力部２２ｃに出力する。メイン側出力部２２ａ等の各出力部は、この速度選択信号Ｇ２に基づきデータ出力タイミングが通信速度に適するように速度設定を行う。
【００５１】
ステップＳＡ３：  また、メイン制御部３Ａは、ネットワーク通信に必要なＩＰアドレス等のパラメータを自己設定する。
【００５２】
ステップＳＡ４：  以上で、メイン制御部３Ａは通信可能な状態になるので、スイッチ切替信号Ｇ１をデータ出力調整装置２Ａに出力する。データ出力調整装置２ＡのＴＸスイッチ２４ａ，ＲＸスイッチ２４ｂは、スイッチ切替信号Ｇ１に基づき通常モードに通信経路切替を行う。これにより、メイン制御部３ＡとＰＨＹ５とは設定された速度で通信できるようになる。
【００５３】
次に、図７に示す通常モードから省エネモードへの移行シーケンスを説明する。
【００５４】
ステップＳＢ１：  所定の省エネ移行条件が満たされると、省エネ制御部３Ｂに省エネ情報が設定される。この省エネ情報は、省エネ状態においてネットワークを介しての要求があった場合に、メイン制御部３Ａを起動させなくても応答できる情報（例えば、ＩＰアドレス）である。従って、このような場合には通常モードへの復帰が行われないので、効果的な省エネが可能になる。
【００５５】
ステップＳＢ２：  次に、メイン制御部３Ａは、スイッチ切替信号Ｇ１をデータ出力調整装置２Ａに出力する。データ出力調整装置２ＡのＴＸスイッチ２４ａ，ＲＸスイッチ２４ｂは、スイッチ切替信号Ｇ１に基づき通常モードに通信経路切替を行う。これにより、省エネ制御部３ＢとＰＨＹ５とは設定された速度で通信できるようになる。
【００５６】
ステップＳＢ３：  以上で、省エネモードに移行する準備が整ったので、省エネ制御部３Ｂは、メイン制御部３Ａの電源をＯＦＦにする電源制御信号Ｇ３を出力する。これにより、メイン制御部３Ａへの電源供給が停止する。
【００５７】
次に、図８に示す省エネモードから通常モードへの復帰シーケンスを説明する。
【００５８】
ステップＳＣ１：  省エネモードにおいて、省エネ制御部３Ｂがネットワーク通信を行なった結果、メイン制御部３Ａの起動が必要と判断した場合には、メイン制御部３Ａの電源供給を開始する電源制御信号Ｇ３が出力される。これにより、メイン制御部３Ａが起動する。
【００５９】
ステップＳＣ２〜ＳＣ４：  そして、メイン制御部３Ａは、データ出力調整装置２Ａに各入出力部のリセットを行なわせると共に、ＰＨＹ５から通信速度を読取り、速度選択信号Ｇ２を出力する。データ出力調整装置２Ａの各入出力部は、速度選択信号Ｇ２に基づき速度設定を行う。また、メイン制御部３ＡはＩＰアドレス等の設定情報を自機に設定する。
【００６０】
ステップＳＣ５：  次に、メイン制御部３Ａは、スイッチ切替信号Ｇ１をデータ出力調整装置２Ａに出力する。データ出力調整装置２ＡにおけるＴＸスイッチ２４ａ、ＲＸスイッチ２４ｂは、スイッチ切替信号Ｇ１に基づき通常モードに通信経路切替を行う。これにより、通常モードに復帰する。
【００６１】
以上説明したように、経路切替部２４でネットワーク切替を行うため、複数の速度の通信に対してもデータの出力調整しながら通信できるようになる。また、かかる複数の速度の通信が行われる場合であっても、省エネモードを実現することができる。
＜第２の実施形態＞
次に、本発明の第２の実施形態を説明する。なお、第１の実施形態と同一構成に関しては、同一符号を用いて説明を適宜省略する。
【００６２】
第１の実施形態においては、メイン制御部３Ａ、省エネ制御部３Ｂ、ＰＨＹ部５及び、データ出力調整装置２Ａは、それぞれ独立したチップで構成した。これに対し、本実施形態では、省エネ制御部３Ｂとデータ出力調整装置２Ａとを１つのチップに纏めて構成した。以下、省エネ制御部とデータ出力調整装置とを纏めてネットワーク応答回路と記載する。
【００６３】
図９は、本第２の実施形態にかかるネットワーク応答回路を備えたＲＧＭＩＩネットワークシステムのブロック図である。図１に対し、省エネ制御部３Ｂとデータ出力調整装置２Ｂとが纏められて、ネットワーク応答回路６を構成している。このような構成においては、省エネ制御部３Ｂとデータ出力調整装置２Ｂとの接続がチップの内部配線を用いて行えるので、これらの間のインターフェースが不要となる。従って、第１の実施形態において説明した省エネ制御部３Ｂにおける省エネ側入力部２１ｂ及び省エネ側出力部２２ｂは、省略できる。
【００６４】
また、このネットワーク応答回路６にはレジスタ制御部７が設けられ、メイン制御部３Ａからの信号を記憶し、記憶した内容に従って速度選択信号Ｇ２及びスイッチ切替信号Ｇ１が出力されるようになっている。従って、メイン制御部３Ａが省エネモードであるか通常モードであるかにかかわらず、データ出力調整装置２Ｂにおけるモード切替が行うことができる。このことは、省エネモードへの移行の準備が未完了な場合でも、メイン制御部３Ａがレジスタ制御部７に速度選択信号Ｇ２やスイッチ切替信号Ｇ１の基となる指令信号Ｇ７を出力すると、直ちに停止状態となることができることを意味し、効率的な省エネを行うことが可能になる。
【００６５】
なお、省エネ制御部３Ｂは、CPU(中央演算装置)によるプログラム処理が可能な制御だけでなく、規定のネットワークパケットに応答及び規定のネットワークパケット復帰を検出するようにしてもよい。
【００６６】
また、省エネ制御部３Ｂの接続を、例えば１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−ＴＸに制限し、ＭＩＩ（Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）など他のインターフェースにした場合も同様に適用可能である。この場合、ネットワーク応答回路６のチップに組み込まれた省エネ制御部３Ｂ又はネットワーク応答回路６に入力されるデータはＰＨＹ側バッファ部２３ｃを通過しリファレンスクロック信号で１２５ＭＨｚに統一されたものでなくてもよい。
【符号の説明】
【００６７】
１    ＲＧＭＩＩネットワークシステム
２Ａ，２Ｂ    データ出力調整装置
３    電子機器（外部装置）
３Ａ    メイン制御部
３Ｂ    省エネ制御部
５    ＰＨＹ
６    ネットワーク応答回路
７    レジスタ制御部
２１    入力部
２１ａ    メイン側入力部
２１ｂ    省エネ側入力部
２１ｃ    ＰＨＹ側入力部
２２    出力部
２２ａ    メイン側出力部
２２ｂ    省エネ側出力部
２２ｃ    ＰＨＹ側出力部
２３    バッファ部
２３ａ    メイン側バッファ部
２３ｂ    省エネ側バッファ部
２３ｃ    ＰＨＹ側バッファ部
２４    経路切替部
２４ａ    ＴＸスイッチ
２４ｂ    ＲＸスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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