(57)【要約】【課題】高電圧印加時においても、ゲート酸化膜が破壊したり、信頼性が劣化することなく、低オン抵抗を有することができる縦型ＳｉＣ−ＭＯＳＦＥＴならびにＩＧＢＴおよびそれらの製造方法を提供する。【解決手段】縦型ＭＯＳＦＥＴにおいて、相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を結合部として含むように、ウェル領域６の代わりに半導体層３及びベース層４が結合されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型で前記半導体基板よりも低濃度な半導体層と、前記半導体層の表面に選択的に形成された高濃度の第２導電型半導体層と、前記第１導電型半導体層ならびに前記第２導電型半導体層の上に形成された第２導電型で比較的低濃度の半導体のベース層と、その第２導電型ベース層の表面層に選択的に形成された第１導電型ソース領域と、表面から前記第２導電型ベース層を貫通して前記第１導電型半導体層に達するように形成された第１導電型ウェル領域と、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた前記第２導電型ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記第１導電型ソース領域とコンタクト補助層を介して前記第２導電型ベース層に接続するソース電極と、前記第１導電型の半導体基板１の裏面に設けられたドレイン電極を有する縦型高耐圧半導体装置において、
平面図示したとき、相対向するすべての前記ソース領域の中心から最も遠く且つ等距離の点であって、且つ、前記ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を結合部として含むように、前記ウェル領域の代わりに前記高濃度の第２導電型半導体層及び前記第２導電型ベース層がその一部において結合されていることを特徴とする縦型高耐圧半導体装置。
【請求項２】
第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型で前記半導体基板よりも低濃度な半導体層がエピタキシャル成長で形成され、前記半導体層の表面に選択的に高濃度の第２導電型半導体層がイオン注入法で形成され、前記第１導電型半導体層ならびに前記第２導電型半導体層の上に、第２導電型で比較的低濃度のベース層がエピタキシャル成長法で形成され、その第２導電型ベース層の表面層に選択的に第１導電型ソース領域が形成され、表面から前記第２導電型ベース層を貫通して前記第１導電型半導体層に達するように第１導電型ウェル領域がイオン注入法で形成されたことを特徴とする請求項１記載の縦型高耐圧半導体装置。
【請求項３】
前記半導体材料がバンドギャップ２．２ｅＶ以上の半導体材料であることを特徴とする請求項１又は２記載の縦型高耐圧半導体装置。
【請求項４】
前記半導体材料が炭化珪素であることを特徴とする請求項１又は２記載の縦型高耐圧半導体装置。
【請求項５】
前記第１導電型の半導体基板の結晶学的面指数が（０００−１）に対して０度以上で１０度以内の任意の角度に傾いた面であることを特徴とする請求項４記載の縦型高耐圧半導体装置。
【請求項６】
前記第１導電型の半導体基板の結晶学的面指数が（０００１）に対して０度以上で１０度以内の任意の角度に傾いた面であることを特徴とする請求項４記載の縦型高耐圧半導体装置。
【請求項７】
第１導電型ＳｉＣ半導体基板上にドリフト層となる第１導電型ＳｉＣ層をエピタキシャル成長させ、前記第１導電型ＳｉＣ層に所定領域イオン注入して第２導電型半導体層を形成し、前記第１導電型ＳｉＣ層および前記第２導電型半導体層上に第２導電型半導体のベース層をエピタキシャル成長させ、前記第２導電型半導体層および前記第２導電型半導体のベース層の一部にイオン注入して前記第２導電型半導体層および前記第２導電型半導体のベース層それぞれの結合部が一部残るように第１導電型打ち返し層を形成し、第１導電型ソース層のソース領域および第２導電型コンタクト層を前記第２導電型ベース層内に選択的に形成することを特徴とする縦型高耐圧半導体装置の製造方法。
【請求項８】
平面図示したとき、相対向するすべての前記ソース領域の中心から最も遠く且つ等距離の点であって、且つ、前記ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を含む結合部を第２導電型半導体層およびベース層それぞれに一体に設けることを特徴とする請求項７記載の縦型高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）基板上に作成した炭化珪素半導体装置およびその製造方法に関し、高耐圧大電流を制御できるパワー半導体装置、特にワイドバンドギャップ材料のひとつである炭化ケイ素を半導体として用いた縦型高耐圧半導体装置ならびにＩＧＢＴおよびそれらの製造方法に関する。
【背景技術】
【０００２】
高耐圧、大電流を制御するパワー半導体素子の材料としては、従来シリコン単結晶が用いられている。パワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えばバイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、電流密度は大きく取れるものの高速でのスイッチングができず、バイポーラトランジスタは数ｋＨｚが、ＩＧＢＴでは２０ｋＨｚ程度の周波数がその使用限界である。一方パワーＭＯＳＦＥＴは、大電流は取れないものの、数ＭＨｚまでの高速で使用できる。【０００３】
しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴは特に改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んできた。【０００４】
図１２に従来のＭＯＳＦＥＴの断面構造を示す。ｎ＋基板（ｓｕｂ）３０１上にｎ−ドリフト層３０２を設け、ｎ−ドリフト層３０２の上にｐベース層３０３を積層し、ｐベース層３０３の表面層に選択的にｎ＋ソース層３０４を形成し、ｎ−ドリフト層３０２とｐベース層３０３、ならびにｎ＋ソース層３０４の上に、ソース電極３０５とゲート絶縁膜３０６を介してゲート電極３０７が形成されている。３０８はドレイン電極である。【０００５】
さらに、最近では超接合型ＭＯＳＦＥＴが注目を浴びている。超接合型ＭＯＳＦＥＴは藤平らが１９９７にこの理論を発表し（非特許文献１参照）、１９９８年にＤｅｂｏｙらによってＣｏｏｌＭＯＳＦＥＴとして製品化されたことが知られている（非特許文献２参照）。これらはｎ−ドリフト層に縦方向にＰ層を柱状構造に形成することで、ソース・ドレイン間の耐圧特性を劣化させることなくオン抵抗を格段に向上できることを特徴としている。【０００６】
また、パワー半導体素子の観点からの材料検討も行われ、Ｓｈｅｎａｉらが文献（非特許文献３参照）に報告しているように、ＳｉＣが次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子であることから、最近特に注目を集めている。というのも、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されているが、高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待できる。【０００７】
一般的なＳｉＣ−ＭＯＳＦＥＴの断面構造は、シリコンの場合と同様、前述の図１２に示すものである。ｎ−ドリフト層３０２の上にｐベース層３０３を積層し、ｐベース層３０３の表面層に選択的にｎ＋ソース層３０４を形成し、ｎ−ドリフト層３０２とｐベース層３０３、ならびにｎ＋ソース層３０４の上に、ゲート絶縁膜３０６を介してゲート電極３０７が形成されて、基板３０１の裏面にドレイン電極３０８が形成される。  【０００８】
このように形成されたＳｉＣ−ＭＯＳＦＥＴは、スイッチングデバイスとして、低オン抵抗で高速スイッチングが可能な素子としてモータコントロール用インバータや無停電電源装置（ＵＰＳ）などの電力変換装置に活用されることが期待されている。ＳｉＣはワイドバンドギャップ半導体材料であるために、前述のようにその破壊電界強度がシリコンの約１０倍と高くオン抵抗が十分小さくなることが期待されるが、その反面、半導体の破壊電界強度が１０倍高くなることから、特に高電圧印加時の酸化膜への電界の集中負荷もシリコン素子に比べて大きくなる。そのため、シリコンパワーデバイスでは酸化膜に大きな電界が加わる前にシリコンの破壊電界強度に達するために問題にならなかったことがＳｉＣになることにより酸化膜が破壊してしまうということが懸念される。具体的には、図１２に示すＳｉＣ−ＭＯＳＦＥＴのゲート酸化膜に大きな電界強度が印加されることになり、ゲート酸化膜破壊や信頼性に大きな問題が生じる可能性がある。これはＳｉＣ−ＭＯＳＦＥＴだけでなく、ＳｉＣ−ＩＧＢＴにも言えることである。【０００９】
上記問題点について図１２の構造に関連する図１３の他の例で詳述する。
図１３はその単位セルの断面図である。
この構造では、高濃度ｎ型基板２０１上に低濃度ｎ型ドリフト層２０２が堆積され、ｎ型ドリフト層２０２の表面にイオン注入によって高濃度ｐ型ゲート層２３１が形成され、さらにその上に低濃度ｐ型層２３２が堆積されている。この低濃度ｐ型層２３２の表面部分にはイオン注入によって選択的にｎ型ソース層２０５が形成され、ゲート酸化膜２０６を介してゲート電極２０７が、さらに層間絶縁膜２０８を介してソース電極２０９がそれぞれ形成され、チャネル領域２１１がゲート酸化膜２０６直下の低濃度ｐ型堆積層２３２内に形成される。低濃度ｐ型堆積層２３２を貫通してｎ型ドリフト層２０２に達するｎ型ベース層２０４が表面からのｎ型不純物のイオン注入による打ち返し層として選択的に形成されている。２１０はドレイン電極。【００１０】
この構造では，チャネル領域２１１がイオン注入されていない低濃度ｐ型堆積層内に形成されるので伝導電子の高い移動度を得ることができ、オン抵抗の小さな縦型ＭＯＳＦＥＴを作製することができる。また、ウェル閉塞状態では高濃度ｐ型ゲート層２３１から低濃度ｎ型ドリフト層２０２に横方向に広がる空乏層によってウェルの縦チャネル部分２２４が低い電圧で完全に閉塞されるので、チャネル領域２１１付近のゲート酸化膜などへの電界の漏れを防ぎ、ソース・ドレイン耐電圧を高くできるという特徴がある。ウェルが空乏層によって閉じられるとウェル閉塞状態となる。【００１１】
しかし、この構造でも高濃度ｐ型ゲート層２３１から低濃度ｎ型ドリフト層２０２に横方向に広がる空乏層がウェルの縦チャネル部分２２４に広がり切ったあとも、打ち返し層の不純物濃度が低く、厚さが薄い場合には、空乏層によって閉じられていないウェルの部分が残り、可動電荷がゲート酸化膜２０６との界面付近に到達し、ゲート電極２０７とｎ型ベース層２０４の間に介在するゲート酸化膜２０６に強い電界がかかり、絶縁破壊を引き起こすという問題がある。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】Fujihira et al,  JJAP vol.36part1 no.10,pp.6254, 1997
【非特許文献２】Deboy et al, IEEE IEDM 1998,pp.683
【非特許文献３】IEEE Transaction on Electron Devices Vol.36, p.1811, 1989
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＳｉＣは、シリコンの材料限界を超える特性、例えば、エネルギーギャップが広く熱的に安定という特性を有することからパワー半導体用途、特にＭＯＳＦＥＴで今後の伸長が大きく期待される。特にそのオン抵抗が小さくなることを期待されているが、高電圧印加時においても、ゲート酸化膜が破壊したり、信頼性が劣化することなく低オン抵抗特性を有することが求められている。【００１４】
本発明の目的は、高電圧印加時においても、ゲート酸化膜が破壊したり、信頼性が劣化することなく、低オン抵抗特性を有する縦型高耐圧半導体装置およびその製造方法を提供することにある。
本発明のさらなる目的は、高電圧印加時においても、ゲート酸化膜が破壊したり、信頼性が劣化することなく、低オン抵抗特性を有する縦型ＳｉＣ−ＭＯＳＦＥＴならびにＩＧＢＴおよびそれらの製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、
（１）  チャネルを構成する打ち返し層の不純物濃度が低く、厚さが薄い縦型高耐圧半導体装置において、空乏層がウェルのチャネル部分に広がりきったときに、空乏層によって閉じられていないウェルの部分が残らないように、空乏層の空き空間のない広がりを確保する手段を設ける。
これにより、ゲート酸化膜に対向するウェル部分は空乏層で完全に閉じられるので、可動電荷が閉じられていないウェル部分を介してゲート酸化膜まで到達することが無くなり、ゲート酸化膜に電界が集中することが無く、ゲート酸化膜の絶縁破壊が発生しない。換言すると、チャネルを構成する打ち返し層の不純物濃度が低く、厚さが薄い縦型高耐圧半導体装置において、空乏層がウェルのチャネル部分に広がりきったあとも、空乏層によって閉じられていないウェルの部分が残り、可動電荷がゲート酸化膜との界面付近に到達し、ゲート酸化膜に強い電界がかかり、絶縁破壊を引き起こすという問題を防止することができる。【００１６】
（２）  上記（１）の空乏層の空き空間のない広がりを確保する手段として、
ドリフト領域に発生する空乏層をこのドリフト領域に押し込めるように、ドリフト領域上にゲート酸化膜保護のための第２導電型領域およびベース領域からなる結合部を設ける。結合部は第２導電型領域およびベース領域のそれぞれの一部に一体に連設する。【００１７】
（３）  上記（１）の空乏層の空き空間のない広がりを確保する手段として、
基板面に沿う方向の面内における（平面図示における）、
（ａ）相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、
（ｂ）ソース領域の中心から最も離れた端部から最も近く且つ等距離の点
を含む結合部を第２導電型領域およびベース領域のそれぞれの一部に一体に設ける。
結合部はソース領域の構成を基準にして構成する。セル電極（ソース電極）は、基板面に沿う面の外形形状が、ソース領域の前記面の外形形状と同形または相似形且つ縮小形の電極形状に形成される。特には、セル電極（ソース電極）の上記外形形状は、ソース領域の外形形状よりも少し小さい相似形且つ縮小形に形成されることが好ましい。【００１８】
（４）  それぞれのセルのソース領域を形成したベース領域およびそのベース領域に対向するゲート酸化膜保護のための第２導電型領域それぞれの連結部を、基板面に沿う方向の面内における、（ａ）相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、（ｂ）ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を含むように形成する。【００１９】
（５）  ６角形セルパターンの場合、平面図示したときに、相対向するすべてのソース領域の中心から最も遠く且つ等距離であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点（空乏層のアウトラインの隙間）を含むように、結合部を第２導電型領域およびベース領域それぞれの一部に一体に設ける。【００２０】
（６）  ストライプセルパターンの場合、同じく、平面図示したときに、相対向するすべてのソース領域の中心から最も遠く且つ等距離であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を含むように、結合部を第２導電型領域およびベース領域それぞれの一部に一体に設ける。【００２１】
（７）  空乏層がウェルのチャネル部分に広がりきったときに、空乏層によって閉じられていないウェルの部分が残らないように、空乏層の空き空間のない広がりを確保する手段として、
基板面に沿う方向の面内における（平面図示したとき）、
（ａ）相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、
（ｂ）ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を含む結合部を第２導電型領域およびベース領域それぞれの一部に一体に設ける。【００２２】
（８）  縦型高耐圧半導体装置の製造方法として、第１導電型（ｎ型）ＳｉＣ半導体基板１上にドリフト層となる第１導電型（ｎ型）ＳｉＣ層２をエピタキシャル成長させ、前記第１導電型（ｎ型）ＳｉＣ層２に所定領域イオン注入して第２導電型（Ｐ型）半導体層３を形成し、前記第１導電型（ｎ型）ＳｉＣ層２および前記第２導電型（Ｐ型）半導体層３上に第２導電型（Ｐ型）半導体のベース層４をエピタキシャル成長させ、前記第２導電型（Ｐ型）半導体層３および前記第２導電型（Ｐ型）半導体のベース層４の一部にイオン注入して前記層３および前記層４それぞれの結合部（つながった部分）が一部残るように第１導電型（Ｎ型）打ち返し層を形成し、第１導電型（Ｎ型）ソース層７のソース領域および第２導電型（Ｐ型）コンタクト補助層６を前記第２導電型（Ｐ型半導体の）ベース層４内に選択的に形成する。
ソース領域７とコンタクト補助層６の上にソース電極（図示省略）を設ける。半導体基板１の裏面にドレイン電極（図示省略）を設ける。【００２３】
（９）  上記（８）の製造方法において、平面図示したとき、相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を含む結合部を第２導電型領域およびベース領域それぞれの一部に一体に設ける。
結合部はソース領域の構成を基準にして構成する。セル電極（ソース電極）は、基板面に沿う面の外形形状が、ソース領域の前記面の外形形状と同形または相似形且つ縮小形の電極形状に形成される。特には、セル電極（ソース電極）の上記外形形状は、ソース領域の外形形状よりも少し小さい相似形且つ縮小形に形成されることが好ましい。  【００２４】
具体的な構成としては以下の例のようになる。
（１０）  縦型高耐圧半導体装置は、第１導電型の半導体基板１と、前記半導体基板１上に形成された第１導電型で前記半導体基板１よりも低濃度な半導体層２と、半導体層２の表面に選択的に形成された高濃度の第２導電型半導体層３と、前記半導体層２ならびに前記半導体層３の上に、第２導電型で比較的低濃度の半導体層（ベース層）４と、その第２導電型ベース層４の表面層に選択的に形成された第１導電型ソース領域７と、表面から第２導電型ベース層４を貫通して第１導電型半導体層２層に達するように形成された第１導電型ウェル領域２０と、第１導電型ソース領域７と第１導電型ウェル領域２０とに挟まれた第２導電型ベース層４の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、第１導電型ソース領域７とコンタクト補助層を介して第２導電型ベース層４に接続するソース電極７と、第１導電型の半導体基板１の裏面に設けられたドレイン電極を有する縦型高耐圧半導体装置であって、
平面図示したとき、相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を結合部として含むように、ウェル領域２０の代わりに半導体層３及びベース層４それぞれが結合されていることを特徴とする。【００２５】
（１１）  上記（１０）の縦型高耐圧半導体装置において、第１導電型の半導体基板１と、前記半導体基板１上に形成された第１導電型で前記半導体基板１よりも低濃度な半導体層７がエピタキシャル成長で形成され、前記半導体層２の表面に選択的に形成された高濃度の第２導電型半導体層３がイオン注入法で形成され、さらに、前記半導体層２ならびに前記半導体層３の上に、第２導電型で比較的低濃度の半導体層（ベース層）４がエピタキシャル成長法で形成され、その第２導電型ベース層の表面層に選択的に形成された第１導電型ソース領域５と、表面から第２導電型ベース層を貫通して第１導電型半導体層２層に達するように形成された第１導電型ウェル領域２０がイオン注入法で形成されたことを特徴とする。【００２６】
（１２）  上記（１０）又は（１１）記載の縦型高耐圧半導体装置において、半導体材料がバンドギャップ２．２ｅＶ以上の半導体材料であることを特徴とする。
ＳｉＣとしては、バンドギャップが３．３３ｅＶの２Ｈ−ＳｉＣ、２．２３ｅＶの３Ｃ−ＳｉＣ、３．２６ｅＶの４Ｈ−ＳｉＣ、２．９３ｅＶの６Ｈ−ＳｉＣが対象となる。このＳｉＣのバンドギャップは、Ｓｉの１．１２に比べ２．２ｅＶ以上と特定される。【００２７】
（１３）  上記（１０）又は（１１）記載の縦型高耐圧半導体装置において、半導体材料が炭化珪素であることを特徴とする。
（１４）  上記（１３）記載の縦型高耐圧半導体装置において、上記第１導電型の半導体基板の結晶学的面指数は（０００−１）に対して０度以上で１０度以内の任意の角度に傾いた面であることを特徴とする。
（１５）  上記（１３）記載の縦型高耐圧半導体装置において、上記第１導電型の半導体基板の結晶学的面指数は（０００１）に対して０度以上で１０度以内の任意の角度に傾いた面であることを特徴とする。【００２８】
（１６）  本発明の縦型高耐圧半導体装置は、
第１導電型（ｎ型）半導体基板１と、前記第１導電型（ｎ型）半導体基板１上に形成された第１導電型（ｎ型）低不純物濃度の半導体層２と、前記第１導電型（ｎ型）半導体層２に選択的に形成された第２導電型（ｐ型）高不純物濃度の半導体層３と、前記第２導電型（ｐ型）半導体層３の表面および露出する前記第１導電型（ｎ型）半導体層２の表面に低濃度の第２導電型（ｐ型）導電型ベース層４を形成し、その第２導電型（ｐ型）導電型ベース層４の表面層に選択的に形成された第１導電型（ｎ型）導電型ソース領域７と、表面から第２導電型（ｐ型）導電型ベース層４を貫通して第１導電型（ｎ型導電型）半導体層２層に達するように形成された第１導電型（ｎ型導電型）ウェル領域２０と、第１導電型（ｎ型導電型）ソース領域７と第１導電型（ｎ型導電型）ウェル領域２０とに挟まれた第２導電型（ｐ型導電型）ベース層４の表面にゲート絶縁膜８を介して形成された制御電極９とを備えた半導体装置であって、平面図示における、相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を含む結合部を第２導電型領域およびベース領域に一体に設ける。
第２導電型（ｐ型）半導体層３及び第２導電型（ｐ型導電型）ベース層４はその一部をそれぞれ結合部の形状で延設している。
上記ソース領域７ならびにベース層４上にソース電極とのコンタクトが形成され、また、ｎ型半導体基板１の裏面にドレイン電極が形成されている。【００２９】
（１７）  上記（１６）記載の縦型ＳｉＣ−ＭＯＳＦＥＴにおいて、上記セルパターンを６角形としたことを特徴とする。
６角形セルパターンの場合、結合部は、セルパターンを構成する第２導電型（ｐ型）半導体層３及び第２導電型（ｐ型）導電型ベース層４の角部からそれぞれ放射状（セルの中心からの放射線の延長上）に延びていて、上記空乏層のアウトラインの隙間を含む幅を有する。上記幅は、ゲート酸化膜に対向するウェル部分を空乏層で完全に閉じて、可動電荷が閉じられていないウェル部分を介してゲート酸化膜まで到達することが無くなり、ゲート酸化膜に電界が集中することが無くなるように機能する程度の長さとする。
（１８）  上記（１６）記載の縦型ＳｉＣ−ＭＯＳＦＥＴにおいて、上記セルパターンをストライプ状としたことを特徴とする。
（１９）  上記（１６）記載の縦型ＳｉＣ−ＭＯＳＦＥＴにおいて、上記結合部は、上記空乏層のアウトラインの隙間をすべて含むように構成したことを特徴とする。【００３０】
（２０）  上記縦型高耐圧半導体装置における半導体基板の導電型をＰ型にしたことを特徴とする上記（１６）乃至（１９）のいずれか１つ記載のＩＧＢＴ。
（２１）  縦型高耐圧半導体装置の製造方法として、第１導電型（ｎ型）ＳｉＣ半導体基板１上にドリフト層となる第１導電型（ｎ型）ＳｉＣ層２をエピタキシャル成長させ、前記第１導電型（ｎ型）ＳｉＣ層２に所定領域イオン注入して第２導電型（Ｐ型）半導体層３を形成し、前記第１導電型（ｎ型）ＳｉＣ層２および前記第２導電型（Ｐ型）半導体層３上に第２導電型（Ｐ型）半導体のベース層４をエピタキシャル成長させ、前記第２導電型（Ｐ型）半導体層３および前記第２導電型（Ｐ型）半導体のベース層４の一部にイオン注入して前記層３および前記層４それぞれの結合部（つながった部分）が一部残るように第１導電型（Ｎ型）打ち返し層を形成し、第１導電型（Ｎ型）ソース層および第２導電型（Ｐ型）コンタクト層を前記第２導電型（Ｐ型半導体の）ベース層４内に選択的に形成する。【００３１】
（２２）  上記（２１）の製造方法において、平面図示したとき、相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を含む結合部を第２導電型領域およびベース領域に一体に設ける。
【発明の効果】
【００３２】
本発明は、ｎ型半導体層２ならびにｎ型半導体ウェル領域２０の不純物濃度を大きく上げてオン抵抗を十分下げても、または、ｐ型半導体層３相互の間、並びに、ｐ型導電型ベース層４相互の間の距離を広げてオン抵抗を十分下げても、ソース・ドレイン間に高電圧を印加した場合でも（ソースが０Ｖ、ドレインに＋電圧を印加）、ｎ型半導体ウェル領域２０の上のゲート酸化膜に大きな電界がかからず十分な素子耐圧を保持することができる。【００３３】
これは、ｐ型半導体層３同士およびｐ型導電型ベース層４同士の繋がっている部分があることで、ドリフト層２内に発生する空乏層がＰ＋層３に沿って横方向に広がりやすくなるためである。その結果、ｎ型半導体層２、並びに、ｎ型半導体ウェル領域２０の不純物濃度を従来ＭＯＳＦＥＴよりも高く設定しても、空乏層がＰ＋層３に沿って横方向に広がりやすい設計なので、ｐ型半導体層３同士の間、並びに、ｐ型導電型ベース層４同士の間の距離を広げて素子耐圧を十分保ちつつオン抵抗が小さくできる。
更に、本発明のベース層４をエピタキシャル成長法によって形成した場合、表面荒れがほとんどないくらいに平坦にできるため、表面のＭＯＳＦＥＴ部分の移動度が極めて大きくなり、その結果、オン抵抗をさらに小さくすることができる。【００３４】
更に、前記半導体材料が炭化ケイ素の場合において、ｎ型半導体基板１の結晶学的面指数は、エピタキシャル層のオフ角と平坦性の関係より、（０００−１）に対して平行な面に対し０度以上１０度以内の任意の角度、またはｎ型半導体基板１の結晶学的面指数は（０００１）に対して平行な面に対し０度以上１０度以内の任意の角度に設定することにより、オフ角を十分少なくし、ステップを十分に小さくできるので、ラフネスは非常によく、移動度を悪化させることがないため、ゲート酸化膜と半導体界面の界面準位密度を低減できることからＭＯＳＦＥＴ部分の移動度をさらに向上させることができる。その結果、オン抵抗を極めて小さくすることができる。【００３５】
また、（０００１）面系や（０００−１）面系として例示したように基板の結晶面方位によらず十分な素子耐圧特性を保持したまま、ゲート酸化膜に電界が掛かりにくい構造であるため、低オン抵抗で破壊耐量が大きく、さらに高速スイッチング特性が可能な縦型ＳｉＣ−ＭＯＳＦＥＴならびにＩＧＢＴを構成できる。
また、本発明の装置の製造方法によれば、ドリフト層となるｎ型半導体層２の上に、それぞれのソース領域に対向してそれぞれｐ＋型半導体層３を形成し、前記ｐ＋型半導体層３の上に該層３に対向してｐ型導電型ベース層４を形成し、それぞれのｐ＋型半導体層３相互間およびそれぞれのｐ型導電型ベース層４相互間に結合部分を一体に形成するようにしたので、それぞれの層を積層するときに結合部も同時に積層形成できる利点があり、簡単な積層手順でそれぞれの結合部分を形成できる。【００３６】
チャネル領域１８を、Ｎ−エピタキシャル層２およびＮ打ち返し層５からなるＮウェル領域として形成しているので、Ｎ打ち返し層５が薄くしか形成できなくても、チャネル領域１８全体としては厚くなるので、ゲート酸化膜にかかる電界を下げることができる。
バンドギャップ２．２ｅＶ以上の半導体材料とすることにより、バンドギャップの値が２．２ｅＶ以上のすべてのＳｉＣ、例えば、バンドギャップが３．３３ｅＶの２Ｈ−ＳｉＣ、２．２３ｅＶの３Ｃ−ＳｉＣ、３．２６ｅＶの４Ｈ−ＳｉＣ、２．９３ｅＶの６Ｈ−ＳｉＣを対象とする。このＳｉＣのバンドギャップは、Ｓｉの１．１２に比べ２．２ｅＶ以上と特定することで識別できる。このような半導体材料を用いることにより、エネルギーギャップが広く熱的にも安定である特性を有することができる。特にそのオン抵抗が小さくできる。高電圧印加時においても、ゲート酸化膜が破壊したり、信頼性が劣化することなく低オン抵抗を有することができる。また、このような半導体材料を用いることにより、この材料特有の製造方法を適用することができる効果がある。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴの装置構成図である（Ｅ−Ｆ平面図（ａ）、Ａ−Ｂ断面図（ｂ）、Ｃ−Ｄ断面図（ｃ）、以上ゲート電極及び酸化膜は省略；ゲート電極の平面図（ｄ）である。）
【図２】本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴのウェル閉塞状態説明図である。
【図３】本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴ製造工程の断面図（Ｐ＋基板はＩＧＢＴの場合）である。
【図４】本発明の実施例３におけるＳｉＣ−ＭＯＳＦＥＴの装置構成図である。
【図５】本発明の実施例３におけるＳｉＣ−ＭＯＳＦＥＴのウェル閉塞状態説明図である。（平面図（ａ）、Ａ−Ｂ断面図（ｂ）、Ｃ−Ｄ断面図（ｃ）、Ｅ−Ｆ断面図（ｄ）、結合部無しの場合のＥ−Ｆ断面図である。）
【図６】本発明の実施例１と従来のＳｉＣ−ＭＯＳＦＥＴのＰ＋層間隔−素子耐圧特性図であり、比較評価結果である。
【図７】本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴの負荷短絡耐量測定結果の特性図である。
【図８】本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量評価結果の特性図である。
【図９】本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴのターンオフスイッチング波形図である。
【図１０】本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴのターンオンスイッチング波形図である。
【図１１】第１表は、本発明の実施例１〜５と従来素子との特性評価表（１２００Ｖ／２５Ａ素子）を示す図である。
【図１２】従来のＭＯＳＦＥＴの断面図である。
【図１３】従来例におけるＳｉＣ−ＭＯＳＦＥＴのＯＦＦ状態説明図である。
【図１４】本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴの結合部を省略した場合のウェル閉塞状態説明図である。
【発明を実施するための形態】
【００３８】
本発明の実施の形態を図に基づいて詳細に説明する。
【実施例１】
【００３９】
以下、本発明の実施例１の形態について、図１を参照して説明する。図１（ａ）は、図１（ｂ）又は図１（ｃ）におけるＥ−Ｆ断面図で、ゲート酸化膜より上側を外した状態の平面図である。図１（ｂ）は、図１（ａ）におけるＡ−Ｂ断面図である。図１（ｃ）は、図１（ａ）におけるＣ−Ｄ断面図である。図１（ｄ）は図１（ａ）に対応したゲート電極の平面図である。図２は結合部の機能を説明する図である。
なお、本実施例は縦型プレーナーゲートＭＯＳＦＥＴとして、半導体材料として炭化ケイ素を用い、素子耐圧１２００ＶのＭＯＳＦＥＴを示した。【００４０】
図１の実施例１は６角形セルパターンの場合を示す。
図１の縦型高耐圧半導体装置、特に縦型ＳｉＣ−ＭＯＳＦＥＴは、ｎ＋型半導体基板１と、この半導体基板１上にエピタキシャル成長されたドリフト層となるｎ−型エピタキシャル層２と、このｎ−型エピタキシャル層２に選択的に形成されたｐ＋型半導体層３と、このｐ＋型半導体層３の表面にｐ−型半導体層４をエピタキシャル成長させ、そのｐ−型半導体層４の表面層に選択的にｎ＋型ソース領域７を形成し、表面からｐ−型半導体層４を貫通してｎ型半導体層２層に達するようにｎ型ウェル領域２０を形成し、ｎ型ソース領域７とｎ型ウェル領域２０とに挟まれたｐ型半導体層４の表面にゲート絶縁膜８を介してゲート電極９を形成して、構成される。ｎ型ウェル領域２０は、Ｎ打ち返し層５とｎ−型エピタキシャル層２からなり、チャネル領域１８になる。領域６はベース領域へのコンタクト補助層となる。領域１０は層間絶縁膜である。領域１７はＮ−エピタキシャル層２中の連結部下部領域である。
第１導電型ソース領域７とコンタクト補助層６の上にソース電極（図示省略）が設けられる。半導体基板１の裏面にドレイン電極（図示省略）が設けられる。【００４１】
結合部４６は、図１（ｃ）におけるＰ−エピタキシャル層４の結合部１５、Ｐ＋層３の結合部１６からなり、ゲート酸化膜８およびゲート電極９の直下に設けられている。
結合部４６は、空乏層がウェルのチャネル部分に広がりきったときに、空乏層によって閉じられていないウェルの部分が残らないように、空乏層の空き空間のない広がりを確保する手段を構成し、基板面に沿う方向の面内における（平面図示における）、相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点（空乏層のアウトラインの隙間）を含み、Ｐ＋層３（ゲート酸化膜保護のための第２導電型領域）の結合部１６およびＰ−エピタキシャル層４（ベース領域）の結合部１５からなり、それぞれの層と一体に設けられる。
結合部はソース領域の構成を基準にして構成する。セル電極（ソース電極）は、基板面に沿う面の外形形状が、ソース領域の前記面の外形形状と同形または相似形且つ縮小形の電極形状に形成される。特には、セル電極（ソース電極）の上記外形形状は、ソース領域の外形形状よりも少し小さい相似形且つ縮小形に形成されることが好ましい。
６角形セルパターンの場合、平面図示したときに、相対向するすべてのソース領域の中心から最も遠く且つ等距離であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点（空乏層のアウトラインの隙間）を含むように、結合部を第２導電型領域３およびベース領域４に一体に設ける。【００４２】
図２（ａ）に示すように、空乏層によるウェル閉塞時に、Ｐ＋層３からチャネル領域１８へ延びる空乏層１９によってウェルのチャネル領域１８が完全に閉塞されるまで、空乏層のアウトライン１９はチャネル領域１８をゲート絶縁膜８まで広がる。このとき、結合部４６は、図２（ｂ）に示すように、Ｐ＋層３の長さ方向に、連続して形成されるため、ゲート酸化膜８およびゲート電極９直下のドリフト層２から酸化膜８までの空間を隔絶するので、空乏層のアウトライン１９は酸化膜８付近まで近寄ることが無く、空乏層のアウトラインの隙間も発生しない。【００４３】
結合部４６の機能・効果を図１４に基づいて説明する。図１４は、図１および図２に示す実施例１から結合部４６を省略した場合の説明図である。図１４（ａ）は図１４（ｂ）のＩ−Ｊ平面図、図１４（ｂ）は図１４（ａ）のＥ−Ｆ断面図である。符号１０１−１０９および１１９は実施例１の対応する構成要素の符号に１００を加算したものとなっている。【００４４】
空乏層によるウェル閉塞状態のとき、一般に点線でアウトライン１１９を示すように空乏層が形成される。隣接する６角形セルパターンの中心点間を直線で結ぶ線上では（図２参照）、完全にウェルが閉塞するように、対向する互いの空乏層のアウトライン１１９は接して形成される。しかし、隣接する６角形セルパターンの中心点間を線分Ｅ−Ｆのように結ぶ線上では、図１４（ａ）に○印で囲んだ拡大図で示すように、空乏層のアウトライン１１９が接しない空乏層のアウトラインの隙間１２０ができてしまう。空乏層のアウトライン１１９が接すると、ドリフト領域が形成されないので、電流が流れなくなる。反対に、空乏層のアウトライン１１９が接しないところができると、ドリフト領域が形成されるので、電流が流れやすくなる。【００４５】
この空乏層のアウトラインの隙間１２０の中心は、隣接する３つの６角形セルパターンの中心点からの長さが等しい位置となる。
この例では、空乏層のアウトラインの隙間１２０は、図１４（ａ）の平面図で略三角形、図１４（ｂ）の断面図で略平行で、全体的には略三角柱を呈する。なお、セルパターンが異なると空乏層のアウトラインの隙間の形状も異なる。
この空乏層のアウトラインの隙間１２０は、断面図では、図１４（ｂ）の断面図に示すように形成される。
このため、空乏層のアウトライン１１９とゲート電極１０９側のゲート絶縁膜１０８が接する○印の部分ａと、ｎ型ソース領域１０７とゲート電極１０９側のゲート絶縁膜１０８とが接する○印の部分ｂとの間に電界が集中し、ゲート酸化膜１０８が絶縁破壊することがある。
本発明の結合部は上記電界集中によるゲート酸化膜の破壊を防止することができる。【００４６】
図３は本発明の実施例１に示す縦型プレーナーゲートＭＯＳＦＥＴの製造方法を示す。
図３（ａ）は、図３の左側列の工程を含み、Ｐ＋層３の結合していない部分を製造する工程を示す断面図である。図３（ｂ）は、図３の右側列の工程を含み、Ｐ＋層３の結合している部分を製造する工程を示す断面図である。工程は、工程１（ａ１；ｂ１）：Ｎ−エピ（エピタキシャル層２）成長、工程２（ａ２；ｂ２）：Ｐ＋層３インプラ（イオン注入）、工程３（ａ３；ｂ３）：Ｐ層４エピ成長（ベース領域４エピタキシャル成長）、工程４（ａ４；）：Ｎ層５打ち返し（イオン注入）、工程５（ａ５；ｂ５）：Ｎ＋層７（ソース領域）、Ｐ＋層６（ベース領域４へのコンタクト補助層）形成、工程６（ａ６；ｂ６）：ゲート酸化膜８・ゲート電極９形成、工程７（ａ７；ｂ７）：層間絶縁膜１０・電極１２，１３形成  からなる。【００４７】
工程１（ａ１；ｂ１）：
まず、ｎ型ＳｉＣ半導体基板１を用意する。ここでは、不純物として窒素を２ｘ１０１９ｃｍ−３程度含む低抵抗ＳｉＣ半導体１とした。前記ｎ型半導体基板１の結晶学的面指数は（０００−１）に対して４°傾いた面の上に窒素を１．８ｘ１０１６ｃｍ−３程度含むｎ型ＳｉＣ層２を１０μｍエピタキシャル成長させる。
工程２（ａ２；ｂ２）：
その層２上に幅１３μｍで深さ０．５μｍのＰ＋層３をイオン注入法で形成する。その際のイオンはアルミニウムを用いた。また不純物濃度は、１．０＊１０１８ｃｍ−３となるようにドーズ量を設定した。その際、後で述べるように、Ｐ＋層３の一部をたがいに結合するようにする（図１（ｃ）参照）。すなわち、図１（ｂ）に示すように、Ｎ打ち返し層５、Ｎウェル領域２０を形成せずに、図１（ｃ）に示すように、Ｐ＋層３およびＰ層４をそれぞれつながった形状に連続して形成する（工程（ｂ２）参照）。このつながった部分が後述する結合部になる。それ以外の部分は、その層２上に所定形状のＰ＋層３をイオン注入法で選択的に形成する（工程（ａ２）参照）。【００４８】
本実施例では６角形セルパターンにて作成したが、４角形セルパターンなどでも問題ない。また、図１（ｂ）に示す、結合していないところのＰ＋層３間の距離（実質的にＮウエル２０の幅）は２μｍとした。
工程３（ａ３；ｂ３）：
次に、Ｐベース層４をエピタキシャル成長法により０．５μｍ厚で前記Ｐ＋層３ならびに前記ｎ型層２上に形成する。その際の不純物はアルミニウムとし、不純物濃度は２．０＊１０１６ｃｍ−３となるようにした。
工程４（ａ４）：
その後、Ｐベース層４及びＰ＋層３がつながった部分（結合部となる部分：ｂ（３）工程参照）が一部残るように、窒素イオンが５．０＊１０１６ｃｍ−３で深さ１．５μｍ、幅２．０μｍになるように選択的に注入し、Ｎ打ち返し層５を形成する。【００４９】
工程５（ａ５；ｂ５）：
次に、イオン注入により、Ｎ＋ソース層７、Ｐ＋コンタクト層６をｐベース層４内に選択的に形成する。
工程６（ａ６；ｂ６）：
その後活性化アニールを実施する。熱処理温度・時間は１６２０℃・２分である。その後、ゲート酸化膜８を１００ｎｍの厚さ熱酸化で形成し、水素雰囲気中にて１０００℃でアニールする。リンがドープされた多結晶シリコン層をゲート電極９として形成し、パターニングする。
工程７（ａ７；ｂ７）：
その後、ゲート電極９およびＮ＋ソース層７と層６に接して設けたソース電極（図示省略）の上に層間絶縁膜１０としてリンガラスを１．０μｍ厚で成膜し、パターニングし、熱処理し、１％シリコンを含んだアルミニウム１１を表面にスパッタ法にて厚さ５μｍで成膜する。素子裏面にはニッケル１２を成膜し９７０℃で熱処理後、Ｔｉ／Ｎｉ／Ａｕ１３を成膜する。ニッケル成膜層およびＴｉ／Ｎｉ／Ａｕ成膜層はドレイン電極を構成する。
最後に保護膜１４を表面に付加して素子は完成する。
上記方法は、一連の手順を実行して所期の半導体素子を作成する限りにおいて、膜厚、温度、不純物濃度、添加剤の種類等のパラメータを適宜変更することができる。【００５０】
このようにして作成した本発明のＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を図１１の第１表に示す。図１１は、本発明の実施例１−５と、従来技術のＳｉＣ−ＭＯＳＦＥＴおよびＳｉ−ＩＧＢＴの各特性の表である。
チップサイズは３ｍｍ角であり、活性面積は５．２７ｍｍ２であり、定格電流は２５Ａである。実施例１の場合、オン抵抗（ＲｏｎＡ）は２．８５ｍΩｃｍ２と十分低い値を示し、初期の素子耐圧も１４５２Ｖと、１２００Ｖ素子として十分良好な特性を示している。比較のために、前記Ｐベース層２０４及びＰ＋層２０３をまったく結合させないようにして作成した従来例のＳｉＣ−ＭＯＳＦＥＴを測定したところ、オン抵抗は同等の２．８ｍΩｃｍ２と十分低い値を示したがソース・ドレイン間に８８０Ｖ印加したところで、ゲート酸化膜が破壊してしまった。このことから本発明素子は十分な素子耐圧を維持しながら、極めて小さいオン抵抗を示していることが分かる。【００５１】
図６は、本発明の実施例１と従来のＳｉＣ−ＭＯＳＦＥＴのＰ＋層間隔−素子耐圧特性図であり、比較評価結果である。
図６は、本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴと、本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴにおいてＰベース層２０４相互及びＰ＋層２０３相互を全く結合させないＳｉＣ−ＭＯＳＦＥＴの素子耐圧とＮ打ち返し層（Ｐ＋層）幅を変えた時の実測結果である。横軸はＰ＋層間隔（ｕｍ）、縦軸は素子耐圧（ｖ）。【００５２】
図６の特性は、本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴ（Ａ）と、比較のために作成したＰベース層２０４相互及びＰ＋層２０３相互を全く結合させないＳｉＣ−ＭＯＳＦＥＴ（Ｂ）における、素子耐圧とＮ打ち返し層（Ｐ＋層）幅を変えた時の実測結果である。素子の各層の濃度厚さは前述のとおりである。
Ｐ＋層間隔−素子耐圧特性の実測結果を以下の表により例示する。
【表１】
2013161420.tif 000003
【００５３】
その結果、本発明の実施例１の方が、１２００Ｖデバイスとして十分な耐圧特性である１４００Ｖ以上の高耐圧特性を実現していることが分かる。なお、この時のオン抵抗は両条件とも同一であり、ゲートパッド下にセルを作り込むことは、素子内の有効面積が増えるため、オン抵抗低減に効果があることが分かった。比較のために用いたＳｉＣ−ＭＯＳＦＥＴで本発明の実施例１と同等の１４００Ｖ以上の高耐圧特性を満足させるには、ゲート酸化膜の破壊電界を越えないために、Ｐ＋層２０３相互の間の距離を１．０μｍ以下にし、かつＮ−打ち返し層濃度を５分の１まで低減させなくてはならないことが分かった。その時のオン抵抗は１０．８ｍΩｃｍ２と極めて高い値を示した。つまり、本発明は、オン抵抗と素子耐圧特性を同時に良くすることができるのである。【００５４】
次に、負荷短絡耐量試験を行った。電源電圧を直接ソース―ドレイン間に印加し、その状態でゲート電極にＶｇ＝２０Ｖの電圧を印加、何μｓｅｃ破壊しないかを評価するものである。電源電圧Ｖｃｃ（Ｖｄｓ）＝８００Ｖとし、また測定温度（Ｔｊ）は１７５℃である。測定波形の概略図を図７に示す。【００５５】
図７は、本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴの負荷短絡耐量測定結果の特性図である。図７の横軸は時間（μｓ）、縦軸は電圧（Ｖ）、電流（Ａ）。特性図上、ＯＮ位置で電流をたくさん流す。
その結果、最大電流が素子定格の５倍である１２５Ａ（Ｉｐ）を導通しても破壊せず、さらに１５μｓｅｃでも破壊しないという十分な特性を示した。【００５６】
図８は、本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量評価結果の特性図である。図８の横軸は時間（μｓ）、縦軸は電圧（Ｖ）、電流（Ａ）である。
さらにターンオフ耐量を評価したところ、ソース・ドレイン間電圧Ｖｄｓは１６３０Ｖにクランプされ（図８中のＶｄｓｃｌａｍｐ）、破壊することなく１００Ａ（定格電流の４倍）を１５０℃にてオフできることを確認した。【００５７】
このことから、本発明素子は低オン抵抗を実現し、かつ負荷短絡耐量、ターンオフ耐量が極めて大きい素子であるということができる。比較のために作成した従来ＳｉＣ−ＭＯＳＦＥＴの耐量を評価したところ、素子耐圧が十分でないために負荷短絡耐量、ターンオフ耐量とも本発明の実施例１の素子に大きく劣る結果となった（図１１の第１表参照）。
なお、前記ｎ型半導体基板１の結晶学的面指数は（０００−１）に対して０°以上１０°以下の任意の角度、例えば０°、２°、８°、１０°傾いた面の面上で同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。またＧａＮを用いて試作した場合にても同様に良好な効果を確認した。【００５８】
図９は、本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴのターンオフスイッチング波形図である。図９（ａ）は測定温度がＲ．Ｔ（室温）におけるドレイン−ソース電圧Ｖｄｓ、ゲート−ソース電圧Ｖｇｓ、ドレイン−ソース電流Ｉｄｓの特性を表し、横軸は時間、縦軸は電圧、電流を表す。図９（ｂ）は測定温度が２００℃におけるドレイン−ソース電圧Ｖｄｓ、ゲート−ソース電圧Ｖｇｓ、ドレイン−ソース電流Ｉｄｓの特性を表し、横軸は時間、縦軸は電圧、電流を表す。
図９（ａ）および図９（ｂ）は、ＶｇｓがＯＮ状態からＯＦＦ状態に切り替わったあとの状態を示している。Ｉｄｓは２５Ａから０Ａへ切り替わり、Ｖｄｓは０Ｖから６００Ｖへ切り替わる。切り替わった後１００ｎｓ程度で速やかに収束している。
図９の特性は半導体素子として耐圧および抵抗値に関し良好になっている。【００５９】
図１０は本発明の実施例１におけるＳｉＣ−ＭＯＳＦＥＴのターンオンスイッチング波形図である。
図１０（ａ）は測定温度がＲ．Ｔ（室温）におけるドレイン−ソース電圧Ｖｄｓ、ゲート−ソース電圧Ｖｇｓ、ドレイン−ソース電流Ｉｄｓの特性を表し、横軸は時間、縦軸は電圧、電流を表す。図１０（ｂ）は測定温度が２００℃におけるドレイン−ソース電圧Ｖｄｓ、ゲート−ソース電圧Ｖｇｓ、ドレイン−ソース電流Ｉｄｓの特性を表し、横軸は時間、縦軸は電圧、電流を表す。
図１０（ａ）および図１０（ｂ）は、ＶｇｓがＯＦＦ状態からＯＮ状態に切り替わったあとの状態を示している。Ｉｄｓは０Ａから２５Ａへ切り替わり、Ｖｄｓは６００Ｖから０Ｖへ切り替わる。切り替わった後１００ｎｓ程度で速やかに収束している。
図１０の特性は半導体素子として耐圧および抵抗値に関し良好になっている。
【実施例２】
【００６０】
前記実施例１と同様の製造工程にて１２００Ｖ、２５Ａ仕様の縦型ＳｉＣ−ＭＯＳＦＥＴを作製した。但し、本実施例では前記ｎ型半導体基板１の結晶学的面指数は（０００１）に対して４°傾いた面の上に窒素を１．８ｘ１０１６ｃｍ−３程度含むｎ型ＳｉＣ層２０２を１０μｍエピタキシャル成長させた。その他の工程、セル構造は全く同一である。
作製した素子の電気特性評価結果を図１１の第１表に実施例２として示す。オン抵抗は４．２７ｍΩｃｍ２と前記実施例に対し５０％ほど増加するものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性を示していることがわかる。
なお、前記ｎ型半導体基板２０１の結晶学的面指数は（０００１）に対してストライプセルパターンで設計した０°以上１０°以下の任意の角度、例えば０°、２°、８°、１０°傾いた面の面上に同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
【実施例３】
【００６１】
図４は、本発明の実施例３におけるＳｉＣ−ＭＯＳＦＥＴのＰ＋層３とセルの配置を表す図である。図４（ａ）は図４（ｂ）又は図４（ｃ）のＥ−Ｆ平面図（但し、ゲート酸化膜以上を省略）、図４（ｂ）は図４（ａ）のＡ−Ｂ断面図、図４（ｃ）は図４（ａ）のＣ−Ｄ断面図である。
図５は、本発明の実施例３におけるＳｉＣ−ＭＯＳＦＥＴのウェル閉塞状態説明図である。図５（ａ）は図５（ｂ）又は図５（ｃ）のＥ−Ｆ平面図、図５（ｂ）は図５（ａ）のＡ−Ｂ断面図、図５（ｃ）は図５（ａ）のＣ―Ｄ断面図、図５（ｄ）は図５（ａ）のＧ−Ｈ断面図、図５（ｅ）は結合部無しの場合の図５（ａ）のＧ−Ｈ断面図である。【００６２】
図４のストライプセルパターンの縦型ＳｉＣ−ＭＯＳＦＥＴは、ｎ＋型半導体基板２１と、この半導体基板２１上にエピタキシャル成長されたドリフト層となるｎ−型エピタキシャル層２２と、このｎ−型エピタキシャル層２２に選択的に形成されたｐ＋型半導体層２３と、このｐ＋型半導体層２３の表面にｐ−型半導体層２４をエピタキシャル成長させ、そのｐ−型半導体層２４の表面層に選択的に形成されたｎ＋型ソース領域２７と、表面からｐ−型半導体層２４を貫通してｎ型半導体層２２層に達するように形成されたｎ型ウェル領域４４と、ｎ型ソース領域２７とｎ型ウェル領域４４とに挟まれたｐ型半導体層２４の表面にゲート絶縁膜２８を介して形成されたゲート電極２９とから構成される。領域２６はベース領域へのコンタクト補助層となる。３０は相関絶縁膜である。領域２７と領域２６の上にソース電極（図示省略）が設けられる。半導体基板２１の裏面にドレイン電極（図示省略）が設けられる。【００６３】
ｎ型ウェル領域４４は、Ｎ打ち返し層２５とｎ−型エピタキシャル層２２からなり、チャネル領域３８を構成する。ｎ型ウェル領域４４には、Ｐ＋層２３と同じ分割領域４１と、Ｐ−エピタキシャル層２４と同じ分割領域４０が形成される。領域２６はベース領域へのコンタクト補助層となる。領域３０は層間絶縁膜である。領域３７はＮ−エピタキシャル層２中の連結部下部領域である。
結合部４５は、図４（ｃ）におけるＰ−エピタキシャル層２４の結合部３５とＰ＋層３の結合部３６からなり、ゲート酸化膜２８およびゲート電極２９の直下に設けられている。４２は単位セルパターンを表す。実用上は、このようなセルパターンが平面上に必要数配置される。【００６４】
結合部４５は、空乏層がウェルのチャネル部分に広がりきったときに、空乏層によって閉じられていないウェルの部分が残らないように、空乏層の空き空間のない広がりを確保する手段を構成し、基板面に沿う方向の面内における（平面図示における）、相対向するすべてのソース領域の中心から最も遠く且つ等距離の点であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を含み、Ｐ＋層２３（ゲート酸化膜保護のための第２導電型領域）の結合部３６およびＰ−エピタキシャル層２４（ベース領域）の結合部３５からなり、それぞれの一部と一体に設けられる。
結合部はソース領域の構成を基準にして構成する。セル電極（ソース電極）は、基板面に沿う面の外形形状が、ソース領域の前記面の外形形状と同形または相似形且つ縮小形の電極形状に形成される。特には、セル電極（ソース電極）の上記外形形状は、ソース領域の外形形状よりも少し小さい相似形且つ縮小形に形成されることが好ましい。
ストライプセルパターンの場合、平面図示したときに、相対向するすべてのソース領域２７の中心から最も遠く且つ等距離であって、且つ、ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を含むように、結合部を第２導電型領域およびベース領域に一体に設ける。
なお、この実施例３では、結合部４５の位置は空乏層３９のアウトラインの隙間４３の直上ではないが、結合部４５はこの構造でも空乏層３９のアウトラインの隙間４３をゲート電極２９直下から電界強度が弱まるように十分離れた外測へ押しやれるので、ゲート酸化膜２８の電界集中による絶縁破壊の問題は無くなる。【００６５】
図５（ｂ）に示すように、空乏層がウェルのチャネル部分に広がりきったときに、空乏層によって閉じられていないウェルの部分が残らないように、空乏層の空き空間のない広がりを確保する手段を適用して、Ｐ＋層２３からチャネル領域３８へ延びる空乏層のアウトライン３９によってウェルのチャネル領域３８が完全に閉塞されるまで、空乏層のアウトライン３９はチャネル領域３８をゲート絶縁膜２８まで広がる。このとき、結合部４５は、図５（ｃ）に示すように、Ｐ＋層２３の長さ方向に、連続して形成されるため、ゲート酸化膜２８およびゲート電極２９直下で、ドリフト層２２から酸化膜２８までの空間を隔絶するようになるので、空乏層のアウトライン３９はＮ−エピタキシャル層２２中の連結部下部領域３７に押さえ込まれてゲート酸化膜２８まで延びることがなくなる。【００６６】
結合部４５の機能・効果を図５に基づいて説明する。図５（ｅ）は、図４に示す実施例３から本発明の特徴である結合部４５を省略した場合の説明図である。
空乏層によるウェル閉塞状態のとき、一般に点線でアウトライン３９を示すように空乏層が形成される。対向するストライプセルの中心点間を直線（図５（ａ）参照）で結ぶ線上では、完全にウェルが閉塞するように、対向する互いの空乏層のアウトライン３９は接して形成される（図５（ａ）参照）。しかし、対向するストライプセルの中心点間を線分Ｇ−Ｈのように結ぶ線上では、図５（ｅ）に○印ｃおよび○印ｄで囲んで示すように、空乏層のアウトライン３９がゲート酸化膜２８に接する空乏層のアウトラインの隙間４３（図５（ａ）では斜線で示す例示あり）ができてしまう。この結果、この空乏層のアウトラインの隙間４３を介して酸化膜２８に電界が集中して絶縁破壊が発生することがある。【００６７】
これに対し、本発明のストライプセルパターンの縦型ＳｉＣ−ＭＯＳＦＥＴは、図５（ｄ）に示すように、Ｐ＋層２３（ゲート酸化膜保護のための第２導電型領域）の結合部３６およびＰ−エピタキシャル層２４（ベース領域）の結合部３５からなる結合部４５が対向するストライプセル領域（この例の場合、ソース領域２７）の両端間にまたがって設けられるため、空乏層のアウトライン３９は、図５（ｄ）に示すように、結合部４５により図５（ｅ）に示す例よりもゲート酸化膜２８から離間するように偏って曲げられる。このため、図５（ｄ）の場合、空乏層のアウトラインの隙間４３は、図５（ｅ）の場合よりゲート酸化膜２８までの距離が長くなり、電界集中が緩和され、絶縁耐力が改善される。換言すると、図５（ｄ）の場合、結合部４５が設けられているため、空乏層３９のアウトライン３９がゲート酸化膜２８へ接近するのを抑えることができる。この作用は、結合部４５が、ストライプセル領域（この例の場合、ソース領域２７）に連設されなくても、空乏層のアウトラインの隙間４３にのみ設けられても、達成する。【００６８】
これにより、結合部４５によって前記空乏層のアウトライン３９がゲート酸化膜２８に接して形成される空乏層のアウトラインの隙間４３を、図５（ｅ）に示す結合部４５を設けない例のように電界集中による絶縁破壊を発生する程度近いところに発生させることがないため、耐圧を向上させることができる。換言すると、この実施例３では、結合部４５の位置は空乏層３９のアウトラインの隙間４３の直上ではないが、結合部４５はこの構造でも空乏層３９のアウトラインの隙間４３をゲート電極２９直下から電界強度が弱まるように十分離れた外測へ押しやれるので、ゲート酸化膜２８の電界集中による絶縁破壊の問題は無くなる。【００６９】
本発明の実施例３の素子の製造方法を以下に説明する。
前記実施例１と同様の製造工程にて１２００Ｖ、２５Ａ仕様の本発明のＳｉＣ−ＭＯＳＦＥＴを作製した。前記ｎ型半導体基板２１の結晶学的面指数は（０００−１）に対して４°傾いた面の上に窒素を１．８ｘ１０１６ｃｍ−３程度含むｎ型ＳｉＣ層２２を１０μｍエピタキシャル成長させた。また本実施例３ではストライプセルパターンで設計した。そのため、Ｐ＋層２３の配置は図４に示すような構造でＰベース層２４及びＰ＋層２３を結合させている。その他の工程は実施例１の工程と全く同一である。【００７０】
図４の本発明のストライプセルパターンで設計したＳｉＣ−ＭＯＳＦＥＴの電気特性評価結果を図１１の第１表に実施例３として示す。オン抵抗は前記実施例に対し、１０％ほど増加するものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性と高耐圧特性を示していることがわかる。
【実施例４】
【００７１】
図３を参照して実施例４の素子の製造方法を説明する。
まず、ｎ型ＳｉＣ半導体基板１を用意する。ここでは、不純物として窒素を２ｘ１０１９ｃｍ−３程度含む低抵抗ＳｉＣ半導体１とした。前記ｎ型半導体基板１の結晶学的面指数は（０００−１）に対して４°傾いた面の上に窒素を１．８ｘ１０１６ｃｍ−３程度含むｎ型ＳｉＣ層２を１０μｍエピタキシャル成長させる。その上に幅１３μｍで厚さ０．５μｍのＰ＋層３をエピタキシャル法で形成する。その際の不純物イオンはアルミニウムを用いた。また不純物濃度は、１．０＊１０１８ｃｍ−３となるようにドーズ量を設定した。その際、前記実施例１と同様、Ｐ＋層３相互の一部をたがいに結合するようにする（図３（ｂ２）参照）。【００７２】
本実施例では６角形セルパターンにて作成したが、４角形セルなどでも問題ない。また、結合していないところのＰ＋層３間の距離は２μｍとした（図３（ａ）参照）。その後、Ｐベース層４をエピタキシャル成長法により０．５μｍ厚で前記Ｐ＋層３ならびに前記ｎ型層２上に形成する。その際の不純物はアルミニウムとし、不純物濃度は２．０＊１０１６ｃｍ−３となるようにした。その後、Ｐベース層４及びＰ＋層３がつながった部分が一部残ってゲート酸化膜８に電界の隙間が到達しないように、Ｎ打ち返し層５として窒素イオンを選択的に注入し、Ｎ＋ソース層７、Ｐ＋コンタクト層６をＰベース層４内に選択的に形成する。打ち返し層５の濃度、厚さ、幅は前記実施例１と同じである。その後活性化アニールを実施する。熱処理温度・時間は１６２０℃・２分である。【００７３】
その後、ゲート酸化膜８を１００ｎｍの厚さに熱酸化で形成し、水素雰囲気中にて１０００℃付近でアニールする。リンがドープされた多結晶シリコン層をゲート電極９として形成、パターニング、層７と層６の上にソース電極（図示省略）を形成後、層間絶縁膜１０としてリンガラスを１．０μｍ厚で成膜、パターニングし熱処理、１％シリコンを含んだアルミニウム１１を表面にスパッタ法にて厚さ５μｍで成膜した。素子裏面にはニッケル１２を成膜し９７０℃で熱処理後、Ｔｉ／Ｎｉ／Ａｕ１３を成膜した。そして保護膜１４を表面に付加して素子は完成する。【００７４】
このようにして作成したＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を図１１の第１表に実施例４として示す。チップサイズは３ｍｍ角であり、活性面積は５．２７ｍｍ２であり、定格電流は２５Ａである。オン抵抗（ＲｏｎＡ）は２．９０ｍΩｃｍ２と十分低い値を示し、初期の素子耐圧も１４５４Ｖと、１２００Ｖ素子として十分良好な特性を示している。なお、前記ｎ型半導体基板１の結晶学的面指数は（０００−１）に対し０°以上１０°以下の任意の角度、例えばて０°、２°、８°、１０°傾いた面の面上に同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
【実施例５】
【００７５】
前記実施例４と同様の製造工程にて１２００、Ｖ２５Ａ仕様のＭＯＳＦＥＴを作製した。ただし本実施例では前記ｎ型半導体基板１の結晶学的面指数は（０００１）に対して４°傾いた面の上に窒素を１．８ｘ１０１６ｃｍ−３程度含むｎ型ＳｉＣ層２を１０μｍエピタキシャル成長させた。その他の工程は全く同一である。
作製した素子の電気特性評価結果を図１１の表１に示す。オン抵抗は前記実施例４に対し４．４０ｍΩｃｍ２と、５０％ほど増加するものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性を示していることがわかる。【００７６】
なお、前記ｎ型半導体基板１の結晶学的面指数は（０００１）に対して０°以上１０°以下の任意の角度、例えば０°、２°、８°、１０°傾いた面上に同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
また、実施例１〜４で作成したＳｉＣ−ＭＯＳＦＥＴのスイッチング損失評価を行ったところ、図７に示すようにターンオン、ターンオフ損失とも、同一定格のＳｉ−ＩＧＢＴ（１２００Ｖ２５Ａ）に対し、６０％以上もの低減が図られていることを確認した。
なお、実施例には示さなかったが本発明はＭＯＳＦＥＴとは異なる導電型の半導体基板を用いたＩＧＢＴにも適用されることは自明である。
ＩＧＢＴの場合は、図３において、基板１をＰ＋基板とし、その他の構成を同じく採用した構成を有し、図３の製造方法により製造される。ＩＧＢＴの場合は、実施例１から実施例５において、基板１をＰ＋基板とした構成をとる。これにより、先に記載した所期の目的および効果を奏する。
【符号の説明】
【００７７】
１    Ｎ＋基板／Ｐ＋基板
２    Ｎ−エピタキシャル層（ドリフト層）
３    Ｐ＋層（ゲート酸化膜保護のための第２導電型領域）
４    Ｐ−エピタキシャル層（ベース層）
５    Ｎ打ち返し層
６    （Ｐ＋）ベース領域へのコンタクト補助層
７    （Ｎ＋）ソース領域
８    ゲート酸化膜
９    ゲート電極（多結晶Ｓｉ層）
１０    層間絶縁膜
１１    Ａｌ成膜層
１２    Ｎｉ成膜層
１３    Ｔｉ／Ｎｉ／Ａｕ成膜層
１４    保護膜
１５    （Ｐ−エピタキシャル層４）結合部
１６    （Ｐ＋層３）結合部
１７    （Ｎ−エピタキシャル層２）結合部下部
１８    チャネル領域
１９    空乏層のアウトライン
２０    Ｎウエル層
２１    Ｎ＋基板／Ｐ＋基板
２２    Ｎ−エピタキシャル層（ドリフト層）
２３    Ｐ＋層（ゲート酸化膜保護のための第２導電型領域）
２４    Ｐ−エピタキシャル層
２５    Ｎ打ち返し層
２６    （Ｐ＋）ベース領域へのコンタクト補助層
２７    （Ｎ＋）ソース領域
２８    ゲート酸化膜
２９    ゲート電極（多結晶Ｓｉ層）
３０    層間絶縁膜
３１    Ａｌ成膜層
３２    Ｎｉ成膜層
３３    Ｔｉ／Ｎｉ／Ａｕ成膜層
３４    保護膜
３５    （Ｐ−エピタキシャル層４）結合部
３６    （Ｐ＋層３）結合部
３７    （Ｎ−エピタキシャル層２）結合部下部
３８    チャネル領域
３９    空乏層のアウトライン
４０    分割領域（ベース領域４の）
４１    分割領域（Ｐ＋層３の）
４２    セル単位
４３    空乏層のアウトラインの隙間
４４    Ｎウェル層
４５    結合部（ストライプセル）
４６    結合部（６画セル）
【図１】
2013161420.tif 000004
【図２】
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【図３】
2013161420.tif 000006
【図４】
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【図５】
2013161420.tif 000008
【図６】
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【図７】
2013161420.tif 000010
【図８】
2013161420.tif 000011
【図９】
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【図１０】
2013161420.tif 000013
【図１１】
2013161420.tif 000014
【図１２】
2013161420.tif 000015
【図１３】
2013161420.tif 000016
【図１４】
2013161420.tif 000017
【手続補正書】
【提出日】平成26年10月23日(2014.10.23)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2013161420.tif 000018
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2013161420.tif 000019
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2013161420.tif 000020
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2013161420.tif 000021
【国際調査報告】
2013161420.tif 000022
2013161420.tif 000023
2013161420.tif 000024
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