(57)【要約】  本発明の定電圧回路（１）は、過電流保護回路（４）を備え、当該過電流保護回路は、一方の主端子が入力端子（ＩＮ）と接続され、制御端子が出力トランジスタ（Ｍ１１）の制御端子と接続され、出力トランジスタの出力電流に応じた電流を生成する第１のセンストランジスタ（Ｍ３）と、出力トランジスタの出力電流の変化の影響を受けない電流を出力端子（ＯＵＴ）側の出力トランジスタの主端子から取り出すことによって出力端子側の出力トランジスタの主端子の電圧に応じた電圧を生成し、この生成した電圧に等しくなるように第１のセンストランジスタの他方の主端子の電圧を調整する電圧レベル調整回路（７）と、第１のセンストランジスタにより生成された電流に応じて誤差増幅器（３）から出力トランジスタの制御端子に印加させる制御電圧を制御する保護回路（８）と、を備える。
2013046485.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が印加される入力端子と出力電圧が得られる出力端子とに一対の主端子が接続された出力トランジスタと、
前記出力端子の出力電圧に応じた電圧と基準電圧との誤差に応じた制御電圧を前記出力トランジスタの制御端子に印加させることにより前記出力電圧を一定化させる誤差増幅器と、
前記出力トランジスタの出力電流が過電流であるか否かを検出し、前記過電流であることを検出したときには前記出力トランジスタを遮断させるように制御する過電流保護回路と、を備え、
前記過電流保護回路は、
一方の主端子が前記入力端子と接続され、制御端子が前記出力トランジスタの制御端子と接続され、前記出力トランジスタの出力電流に応じた電流を生成する第１のセンストランジスタと、
前記出力トランジスタの出力電流の変化の影響を受けない電流を前記出力端子側の前記出力トランジスタの主端子から取り出すことによって当該出力端子側の当該出力トランジスタの主端子の電圧に応じた電圧を生成し、この生成した電圧に等しくなるように前記第１のセンストランジスタの他方の主端子の電圧を調整する電圧レベル調整回路と、
前記第１のセンストランジスタにより生成された電流に応じて前記誤差増幅器から前記出力トランジスタの制御端子に印加させる制御電圧を制御する保護回路と、
を備える定電圧回路。
【請求項２】
前記過電流保護回路は、一方の主端子が前記入力端子と接続され、制御端子が前記誤差増幅器の出力端子と接続された第２のセンストランジスタを備え、  
前記電圧レベル調整回路は、
一方の主端子が前記出力端子側の前記出力トランジスタの主端子に接続され、他方の主端子と制御端子とが短絡された第１のトランジスタと、
前記第１のトランジスタの他方の主端子に接続された電流源要素と、
一方の主端子が前記第２のセンストランジスタの他方の主端子に接続され、制御端子が前記第１のトランジスタの制御端子に接続された第２のトランジスタと、
一方の主端子が前記第２のセンストランジスタの他方の主端子に接続され、他方の主端子と制御端子とが短絡された第３のトランジスタと、
前記第２のトランジスタの他方の主端子から流れ出る電流が入力電流となり、前記第３のトランジスタの他方の主端子から流れ出る電流が当該入力電流を複製した複製電流となるように構成されたカレントミラー回路と、
一方の主端子が前記第１のセンストランジスタの他方の主端子に接続され、他方の主端子が前記保護回路の入力端に接続され、制御端子が前記第３のトランジスタの制御端子に接続された第４のトランジスタと、
を備える請求項１に記載の定電圧回路。
【請求項３】
前記第３トランジスタのアスペクト比は前記第２のトランジスタ及び前記第４トランジスタそれぞれのアスペクト比よりも小さくなるように設定されている、請求項２に記載の定電圧回路。
【請求項４】
前記電圧レベル調整回路の前記電流源要素は定電流源又は抵抗である、請求項２又は３に記載の定電圧回路。
【請求項５】
前記保護回路は、
前記第１のセンストランジスタにより生成された電流を第１の電圧に変換する第１の電流電圧変換部と、
前記第１の電圧に応じた電流が流れるように前記第１の電圧に応じて導通が制御される第１のスイッチ部と、
前記第１のスイッチ部に流れる電流を第２の電圧に変換する第２の電流電圧変換部と、
前記入力端子と前記出力トランジスタの制御端子との間に介挿され、前記第２の電圧に応じて前記入力端子と前記出力トランジスタの制御端子との導通が制御される第２のスイッチ部と、
を備える、請求項１に記載の定電圧回路。
【請求項６】
前記出力端子側の前記出力トランジスタの主端子と前記過電流保護回路との間に保護抵抗が設けられる、請求項１に記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧回路に関する。
【背景技術】
【０００２】
負荷に対して一定の電圧を供給する定電圧回路では、負荷電流が定格電流を超えた場合に回路内部及び負荷を保護するために、負荷電流値を制限する過電流保護回路が設けられている。図７は特許文献１に開示された従来の過電流保護回路を具備した定電圧回路の回路図である。【０００３】
まず、図７に示す定電圧回路１００について説明する。定電圧回路１００は入力端子ＩＮに印加された入力電圧ＶＤＤ（電源電圧）に基づいて一定の出力電圧ＶＯＵＴを生成して当該出力電圧ＶＯＵＴを出力端子ＯＵＴから出力するように構成されている。具体的には、出力電圧ＶＯＵＴは抵抗Ｒ１５１，Ｒ１５２から成る分圧回路１５０において分圧される。そして、誤差増幅器１３０において、分圧回路１５０において分圧により得られた電圧（以下、分圧電圧という）と基準電圧源１２０の基準電圧とが比較され、この比較結果に基づいて出力トランジスタＭ１１０のゲート端子が制御される。【０００４】
詳述すると、図７に示す出力トランジスタＭ１１０はＰＭＯＳトランジスタによって構成されており、そのドレイン端子は出力端子ＯＵＴ及び分圧回路１５０に接続される。分圧回路５からの分圧電圧は誤差増幅器１３０の非反転入力端子に印加され、基準電圧源１２０の基準電圧は誤差増幅器１３０の反転入力端子に印加される。分圧回路１５０からの分圧電圧が基準電圧源１２０の基準電圧よりも低い場合には、誤差増幅器１３０の出力信号に応じて出力トランジスタＭ１１０のゲート電圧ＶＧ（Ｍ１１０）は低下し、この結果、出力電圧ＶＯＵＴは上昇する。一方、分圧回路１５０からの分圧電圧が基準電圧源１２０の基準電圧よりも高い場合には、誤差増幅器１３０の出力信号に応じて出力トランジスタＭ１１０のゲート電圧ＶＧ（Ｍ１１０）は上昇し、この結果、出力電圧ＶＯＵＴは低下する。以上のように、定電圧回路１００は出力端子ＯＵＴから出力される出力電圧ＶＯＵＴは一定となるように動作する。【０００５】
つぎに、図７に示す過電流保護回路４０について説明する。過電流保護回路４０は、第１のセンストランジスタＭ１３０と、第２のセンストランジスタＭ１７０と、電流検出回路７０と、保護回路８０と、により構成されている。なお、図７に示す第１のセンストランジスタＭ１３０及び第２のセンストランジスタＭ１７０はＰＭＯＳトランジスタによって構成されている。第１のセンストランジスタＭ１３０のゲート端子及び第２のセンストランジスタＭ１７０のゲート端子は出力トランジスタＭ１１０のゲート端子に接続されるとともに、第１のセンストランジスタＭ１３０のソース端子及び第２のセンストランジスタＭ１７０のソース端子は出力トランジスタＭ１１０のソース端子に接続される。【０００６】
第１のセンストランジスタＭ１３０のドレイン端子及び第２のセンストランジスタＭ１７０のドレイン端子は電流検出回路７０に接続されている。後述の電流検出回路７０の動作によって、第１のセンストランジスタＭ１３０のドレイン電圧ＶＤ（Ｍ１３０）は出力トランジスタＭ１１０のドレイン電圧ＶＤ（Ｍ１１０）と等しくなるように制御される。この結果、第１のセンストランジスタＭ１３０のドレイン端子には、出力トランジスタＭ１１０と第１のセンストランジスタＭ１３０とのゲートサイズの比に応じたドレイン電流が流れる。【０００７】
第１のセンストランジスタＭ１３０のドレイン電流は電流検出回路７０を介して保護回路８０に入力される。保護回路８０は、トランジスタＭ１００，Ｍ２００と、抵抗Ｒ１００，Ｒ２００とを備え、第１のセンストランジスタＭ１３０のドレイン電流値に応じて出力トランジスタＭ１１０のゲート−ソース間電圧ＶＧＳ（Ｍ１１０）を制御するように構成されている。なお、保護回路８０に含まれるトランジスタＭ１００，Ｍ２００はそれぞれＰＭＯＳトランジスタ、ＮＭＯＳトランジスタによって構成されている。第１のセンストランジスタＭ１３０のドレイン電流は抵抗Ｒ２００を流れることにより電圧に変換され、この変換された電圧がトランジスタＭ２００のゲート端子に印加される。ここで、トランジスタＭ２００のゲート−ソース間電圧ＶＧＳ（Ｍ２００）がトランジスタＭ２００の閾値電圧ＶＴＨ２００を超える場合、トランジスタＭ２００は導通状態となって抵抗Ｒ１００には電流が流れ、抵抗Ｒ１００の電圧降下が増加する。すると、抵抗Ｒ１００の一端にゲート端子が接続されたトランジスタＭ１００が導通状態となり、出力トランジスタＭ１１０のゲート電圧ＶＧ（Ｍ１１０）はソース電圧ＶＳ（Ｍ１１０）と等しくなる。このとき、出力トランジスタＭ１１０のゲート−ソース間電圧ＶＧＳ（Ｍ１１０）はゼロとなって、出力トランジスタＭ１１０は遮断状態となる。これにより、出力端子ＯＵＴに接続された負荷（図示せず）への電流の供給が停止される。以上のように、過電流保護回路４０による過電流保護が行われる。【０００８】
つぎに、図７に示す電流検出回路７０について説明する。なお、電流検出回路７０に含まれるトランジスタＭ７０４，７０６，７０８，７０９，７１０はそれぞれＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタによって構成されている。【０００９】
まず、第１のセンストランジスタＭ１３０のゲートサイズと第２のセンストランジスタＭ１７０のゲートサイズとは互いに等しいものとする。第１のセンストランジスタＭ１３０と第２のセンストランジスタＭ１７０とは、それぞれのソース端子及びそれぞれのゲート端子において互いに接続されているので、それぞれのゲート−ソース間電圧ＶＧＳ（Ｍ１３０），ＶＧＳ（Ｍ１７０）は等しくなっている。そこで、第１のセンストランジスタＭ１３０と第２のセンストランジスタＭ１７０それぞれのドレイン電圧ＶＤ（Ｍ１３０），ＶＤ（Ｍ１７０）を等しくなるように調整すれば、第１のセンストランジスタＭ１３０と第２のセンストランジスタＭ１７０それぞれのドレイン−ソース間電圧ＶＤＳ（Ｍ１３０），ＶＤＳ（Ｍ１７０）も等しくなる。そして、このとき、第１のセンストランジスタＭ１３０と第２のセンストランジスタＭ１７０とにはそれぞれ同じ値の電流が流れる。【００１０】
第２のセンストランジスタＭ１７０のドレイン端子にはトランジスタＭ７０８のソース端子が接続されており、トランジスタＭ７０８のドレイン端子にはカレントミラー回路の入力側にあるトランジスタＭ７０６のドレイン端子が接続されている。また、カレントミラー回路の出力側にあるトランジスタＭ７０９のドレイン端子にはトランジスタＭ７１０のドレイン端子が接続されている。よって、トランジスタＭ７０８，Ｍ７１０それぞれのソース端子には同じ値の電流が流れ込む。【００１１】
第１のセンストランジスタＭ１３０のドレイン端子にはトランジスタＭ７０４のソース端子が接続され、トランジスタＭ７０４のゲート端子はトランジスタＭ７１０及びトランジスタＭ７０８それぞれのゲート端子と接続されている。このため、トランジスタＭ７０４，Ｍ７１０それぞれのソース端子には同じ値の電流が流れ込むことになる。【００１２】
以上より、トランジスタ７０４，７０８，７１０それぞれに流れる電流は等しくなることが分かる。また、トランジスタＭ７０４，Ｍ７１０それぞれのゲート―ソース間電圧ＶＧＳ（Ｍ７０４），ＶＧＳ（Ｍ７１０）は等しくなっている。ここで、トランジスタＭ７１０のソース端子は出力端子ＯＵＴに接続されており、トランジスタＭ７０４のソース電圧ＶＳ（Ｍ７０４）は出力電圧ＶＯＵＴと等しくなる。このため、第１のセンストランジスタＭ１３０と出力トランジスタＭ１１０それぞれのドレイン端子に流れる電流値の比は、第１のセンストランジスタＭ１３０と出力トランジスタＭ１１０それぞれのゲートサイズの比と等しくなることが分かる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第４５７４９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、図８に示す構成のように、出力端子ＯＵＴと電流検出回路７０の入力端との間には、出力端子ＯＵＴからのサージ等から回路を保護する目的で保護抵抗６０を介挿することが一般的な対策として知られている。但し、保護抵抗６０が存在すると、保護抵抗６０に電流が流れることで生じる電圧降下が原因となって、過電流保護を働かせる保護電流値が設定値よりも低くなり、本来通常動作となる電流値であっても、過電流保護が働くような誤動作が発生し得る。【００１５】
詳述すると、保護抵抗６０が設けられる場合には、出力端子ＯＵＴの出力電圧ＶＯＵＴから保護抵抗６０の電圧降下分だけ下がった電圧がトランジスタＭ７１０のソース端子に印加されることになる。その一方で、上記のような電流検出回路７０の動作によって、トランジスタＭ７０４のソース電圧ＶＳ（Ｍ７０４）（言い換えると第１のセンストランジスタＭ１３０のドレイン電圧ＶＤ（Ｍ１３０））はトランジスタＭ７１０のソース電圧ＶＳ（Ｍ７１０）と等しくなる。【００１６】
したがって、第１のセンストランジスタＭ１３０のドレイン電圧ＶＤ（Ｍ１３０）は、出力トランジスタＭ１１０のドレイン電圧ＶＤ（Ｍ１１０）と等しくならず、出力トランジスタＭ１１０のドレイン電圧ＶＤ（Ｍ１１０）よりも保護抵抗６０の電圧降下分だけ低くなる。そして、第１のセンストランジスタＭ１３０のドレイン−ソース間電圧ＶＤＳ（Ｍ１３０）は、出力トランジスタＭ１１０のドレイン−ソース間電圧ＶＤＳ（Ｍ１１０）よりも大きくなり、第１のセンストランジスタＭ１３０に流れる電流値は、図７に示す構成のように保護抵抗６０が無い場合に比べると大きくなってしまう。【００１７】
図９は過電流保護の負荷電流特性を示した図である。横軸が出力トランジスタＭ１１０の出力電流であり、縦軸は出力電圧ＶＯＵＴを表す。実線は図７に示す保護抵抗６０が無い場合の特性であり、点線は図８に示す保護抵抗６０が設けられる場合の特性である。実線と点線とを比較すると、保護抵抗６０が設けられる場合には過電流保護が働く出力電流値（保護電流値）が下がることが分かる。【００１８】
また、保護抵抗６０による電圧降下以外に、出力端子ＯＵＴと電流検出回路７０を構成するトランジスタＭ７１０との間の配線抵抗による電圧降下も同様に、過電流保護が働く保護電流値が設定値よりも低くなる原因となる。特に、半導体チップ上のレイアウトにおいて、出力トランジスタＭ１１０が出力端子ＯＵＴの近傍に配置され、過電流保護回路４０が出力トランジスタＭ１１０から離れた場所に配置される場合には、上記の配線抵抗の問題が顕著となる。【００１９】
さらに、出力端子ＯＵＴから保護抵抗６０や配線抵抗を介して過電流保護回路４０へと流れ込む電流は、負荷電流の値に応じて変化する。そのため、過電流保護が働く保護電流値が設定される際には、保護抵抗６０や配線抵抗における電圧降下の変化をも考慮しておく必要がある。ここで、内部回路の保護を考えると、保護抵抗６０の抵抗値は可能な限り大きな抵抗値にすることが望ましいが、負荷電流の値に応じて出力端子ＯＵＴから過電流保護回路４０へと流れ込む電流が変化するので、この流れ込む電流の最大値を想定して保護抵抗６０の抵抗値を決定する必要がある。このように、保護抵抗６０の抵抗値を大きく設定することについては電圧降下の点で制約があるので、内部回路の保護が十分に図れなくなる。【００２０】
本発明は上記従来の問題点を解決するもので、保護抵抗や配線抵抗による影響を低減して過電流保護の精度を改善した過電流保護回路を具備した定電圧回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明のある形態（aspect）に係る定電圧回路は、入力電圧が印加される入力端子と出力電圧が得られる出力端子とに一対の主端子が接続された出力トランジスタと、前記出力端子の出力電圧に応じた電圧と基準電圧との誤差に応じた制御電圧を前記出力トランジスタの制御端子に印加させることにより前記出力電圧を一定化させる誤差増幅器と、前記出力トランジスタの出力電流が過電流であるか否かを検出し、前記過電流であることを検出したときには前記出力トランジスタを遮断させるように制御する過電流保護回路と、を備え、前記過電流保護回路は、一方の主端子が前記入力端子と接続され、制御端子が前記出力トランジスタの制御端子と接続され、前記出力トランジスタの出力電流に応じた電流を生成する第１のセンストランジスタと、前記出力トランジスタの出力電流の変化の影響を受けない電流を前記出力端子側の前記出力トランジスタの主端子から取り出すことによって当該出力端子側の当該出力トランジスタの主端子の電圧に応じた電圧を生成し、この生成した電圧に等しくなるように前記第１のセンストランジスタの他方の主端子の電圧を調整する電圧レベル調整回路と、前記第１のセンストランジスタにより生成された電流に応じて前記誤差増幅器から前記出力トランジスタの制御端子に印加させる制御電圧を制御する保護回路と、を備えるものである。【００２２】
上記の構成によれば、出力トランジスタの一方の主端子と第１のセンストランジスタの一方の主端子とが接続されるとともに、出力トランジスタの制御端子と第１のセンストランジスタの制御端子とが接続されるので、第１のセンストランジスタの動作状態は出力トランジスタの動作状態と同じになる。したがって、第１のセンストランジスタで生成される電流の特性は出力トランジスタを流れる出力電流の特性と略等しくなる。ここで、保護回路では、出力トランジスタの制御端子に印加させる制御電圧が第１のセンストランジスタにより生成された電流に応じて制御されるので、第１のセンストランジスタで生成された電流の特性が出力トランジスタを流れる出力電流の特性と略等しくなれば、出力トランジスタを流れる出力電流をより反映した高精度な過電流保護が実行されることになる。さらに、過電流保護回路が具備する電圧レベル調整回路では、出力端子側の出力トランジスタの主端子の電圧と第１のセンストランジスタの他方の主端子の電圧とを調整の対象としており、出力トランジスタを流れる出力電流を調整の対象とはしていない。つまり、前記出力トランジスタの出力電流の変化の影響を受けず、ひいては第１のセンストランジスタが生成する電流に影響を与えないような電流を出力端子側の出力トランジスタの主端子から取り出すことによって当該出力端子側の当該出力トランジスタの主端子の電圧に応じた電圧を生成し、この生成した電圧に等しくなるように第１のセンストランジスタの他方の主端子の電圧を調整している。このため、過電流保護回路は、出力トランジスタの主端子と過電流保護回路の入力端に配設される保護抵抗もしくは配線抵抗の影響を受けずに、過電流保護を実行することが可能となる。【００２３】
前記定電圧回路において、前記過電流保護回路は、一方の主端子が前記入力端子と接続され、制御端子が前記誤差増幅器の出力端子と接続された第２のセンストランジスタを備え、前記電圧レベル調整回路は、一方の主端子が前記出力端子側の前記出力トランジスタの主端子に接続され、他方の主端子と制御端子とが短絡された第１のトランジスタと、前記第１のトランジスタの他方の主端子に接続された電流源要素と、一方の主端子が前記第２のセンストランジスタの他方の主端子に接続され、制御端子が前記第１のトランジスタの制御端子に接続された第２のトランジスタと、一方の主端子が前記第２のセンストランジスタの他方の主端子に接続され、他方の主端子と制御端子とが短絡された第３のトランジスタと、前記第２のトランジスタの他方の主端子から流れ出る電流が入力電流となり、前記第３のトランジスタの他方の主端子から流れ出る電流が当該入力電流を複製した複製電流となるように構成されたカレントミラー回路と、一方の主端子が前記第１のセンストランジスタの他方の主端子に接続され、他方の主端子が前記保護回路の入力端に接続され、制御端子が前記第３のトランジスタの制御端子に接続された第４のトランジスタと、を備える、としてもよい。ここで、第１のトランジスタの一方の主端子が出力端子側の出力トランジスタの主端子に接続される態様には、直接接続される態様と、保護抵抗を介して間接的に接続される態様との双方を含むものとする。【００２４】
前記定電圧回路において、前記第３トランジスタのアスペクト比は前記第２のトランジスタ及び前記第４トランジスタそれぞれのアスペクト比よりも小さくなるように設定されている、としてもよい。【００２５】
上記の構成によれば、仮に出力トランジスタの主端子と過電流保護回路の入力端との間に保護抵抗が設けられる場合において電流源要素の電流値の調整によって保護抵抗における電圧降下は無視できるほど小さいと仮定すると、第１のトランジスタの制御端子に印加される制御電圧は、出力電圧から第１のトランジスタの制御端子と一方の主端子との間の電圧だけ下がった電圧となり、第２のトランジスタの制御端子に印加される。ここで、第１のトランジスタの制御端子と一方の主端子との間の電圧は、電流源要素の電流値に応じた一定の値である。【００２６】
第２のトランジスタの制御電圧をレベルシフトすることにより、第４のトランジスタの他方の主端子の電圧（第１のセンストランジスタの他方の主端子の電圧）が設定される。言い換えると、第１のセンストランジスタ及び第２のセンストランジスタに流れる電流がたとえ変動しても、第２のトランジスタの制御電圧と第４のトランジスタの他方の主端子の電圧との間の電位差が一定となるような制御が行われる。【００２７】
ここで、「第３のトランジスタのアスペクト比＜第２のトランジスタのアスペクト比、第４のトランジスタのアスペクト比」の条件が成立する場合とする。この場合、第４のトランジスタの他方の主端子の電圧は、第２のトランジスタの制御電圧から、第２のトランジスタの制御端子と一方の主端子との間の電圧分、少し上がり、また第３のトランジスタの制御端子と一方の主端子との間の電圧分、大きく下がり、さらに第４のトランジスタの制御端子と一方の主端子との間の電圧分、少し上がった電圧となっている。以上のような電圧関係は、それぞれの第２、第３、第４のトランジスタに流れる電流がたとえ変化しても一定である。【００２８】
したがって、第２のトランジスタの制御電圧と第４のトランジスタの一方の主端子の電圧との間の電位差を、第１のトランジスタの制御端子と一方の主端子との間の電圧と等しくさせることにより、出力端子側の出力トランジスタの主端子の電圧と第１のセンストランジスタの他方の主端子の電圧とを等しくすることができる。つまり、保護抵抗又は配線抵抗の影響を受けずに出力トランジスタの動作状態と第１のセンストランジスタの動作状態とを同じにすることができ、この結果、過電流保護の精度を改善した過電流保護回路を具備した定電圧回路を実現可能となる。【００２９】
前記定電圧回路において、前記電圧レベル調整回路の前記電流源要素は定電流源である、としてもよいし、抵抗であるとしてもよい。【００３０】
上記の構成によれば、定電流源の値を小さく設定することで、保護抵抗やそれに代替される出力端子と第１のトランジスタの一方の主端子との間の配線抵抗の影響を低減することが可能である。そして、半導体チップ上のレイアウトにおいて、出力トランジスタと出力端子と過電流保護回路との配置の自由度が従来の構成に比べて向上することになる。また、出力トランジスタから電圧レベル調整回路へ流れ込む電流の値は定電流源によって設定されるので、負荷電流の変化とは無関係に一定である。そのため、電圧レベル調整回路へ流れ込む電流の変動を考慮に入れた保護抵抗や配線抵抗の抵抗値の併せ込み作業も不要となる。さらに、定電流源の値を小さくすることによって、保護抵抗や配線抵抗の抵抗値を大きく設定することが可能になる。そのため、従来の構成に比べて、内部回路の保護の効果を上げることが可能となる。なお、定電流源を抵抗に置き換えても上記と同様の効果を奏することができる。この場合、抵抗の抵抗値は定電流源の内部インピーダンス相当の値とする。【００３１】
前記定電圧回路において、前記保護回路は、前記第１のセンストランジスタにより生成された電流を第１の電圧に変換する第１の電流電圧変換部と、前記第１の電圧に応じた電流が流れるように前記第１の電圧に応じて導通が制御される第１のスイッチ部と、前記第１のスイッチ部に流れる電流を第２の電圧に変換する第２の電流電圧変換部と、前記入力端子と前記出力トランジスタの制御端子との間に介挿され、前記第２の電圧に応じて前記入力端子と前記出力トランジスタの制御端子との導通が制御される第２のスイッチ部と、  を備える、としてもよい。【００３２】
前記定電圧回路において、前記出力端子側の前記出力トランジスタの主端子と前記過電流保護回路との間に保護抵抗が設けられる、としてもよい。
【発明の効果】
【００３３】
本発明によれば、保護抵抗や配線抵抗による影響を低減して過電流保護の精度を改善した過電流保護回路を具備した定電圧回路を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１における定電圧回路の構成を示した回路図である。
【図２】本発明の実施の形態１におけるドレイン電流ＩＳＥＮを変化させたときのトランジスタＭ８のソース電圧ＶＳ（Ｍ８）を示したものである。
【図３】本発明の実施の形態１におけるドレイン電流ＩＳＥＮを変化させたときのトランジスタＭ５のゲート電圧ＶＧ（Ｍ５）を示したものである。
【図４】本発明の実施の形態１におけるＩＳＥＮを変化させたときのトランジスタＭ４のソース電圧ＶＳ（Ｍ４）を示したものである。
【図５】本発明の実施の形態１におけるＩＳＥＮを変化させたときのトランジスタＭ８のソース電圧ＶＳ（Ｍ８）、トランジスタＭ５のゲート電圧ＶＧ（Ｍ５）、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）を示したものである。
【図６】本発明の実施の形態２における定電圧回路の構成を示した回路図である。
【図７】従来の定電圧回路の構成を示した回路図である。
【図８】従来の定電圧回路に保護抵抗を追加した構成を示した回路図である。
【図９】従来の定電圧回路の出力電流と出力電圧の関係を示したグラフである。
【発明を実施するための形態】
【００３５】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００３６】
（実施の形態１）
［定電圧回路の構成例］
図１は、本発明の実施の形態１に係る定電圧回路の構成例を示した図である。
【００３７】
図１に示す定電圧回路１は、入力端子ＩＮと、出力端子ＯＵＴと、定電圧源２と、誤差増幅器３と、過電流保護回路４と、分圧回路５と、出力トランジスタＭ１１と、保護抵抗６と、を有する。ここで、保護抵抗６は、抵抗素子で構成してもよく、配線抵抗で構成してもよい。出力トランジスタＭ１１はＰＭＯＳトランジスタによって構成されている。入力端子ＩＮが出力トランジスタＭ１１のソース端子と接続される。出力トランジスタＭ１１のゲート端子は誤差増幅器３の出力端子と接続され、誤差増幅器３の反転入力端子には定電圧源２が接続され、誤差増幅器３の非反転入力端子には分圧回路５の出力端５２が接続される。出力トランジスタＭ１１のドレイン端子は、出力端子ＯＵＴ、過電流保護回路４の入力端４１、及び分圧回路５の入力端５１と接続される。分圧回路５は、入力端５１が抵抗Ｒ５１の一端が接続され、抵抗Ｒ５１の他端と抵抗Ｒ５２の一端が接続され、抵抗Ｒ５１，Ｒ５２の接続点が出力端５２に接続される。抵抗Ｒ５２の他端はグランドに接続される。出力端子ＯＵＴと過電流保護回路４の入力端との間に保護抵抗６が設けられる。
【００３８】
［過電流保護回路の構成例］
図１に示す過電流保護回路４は、入力端４１と、出力端４２と、電圧レベル調整回路７と、保護回路８と、第１のセンストランジスタＭ３と、第２のセンストランジスタＭ７と、を有する。なお、第１のセンストランジスタＭ３と第２のセンストランジスタＭ７とはＰＭＯＳトランジスタによって構成されている。過電流保護回路４の入力端４１は、電圧レベル調整回路７の第１の入力端７１に接続される。第１のセンストランジスタＭ３のソース端子及び第２のセンストランジスタＭ７のソース端子は入力端子ＩＮに接続され、第１のセンストランジスタＭ３のゲート端子及び第２のセンストランジスタＭ７のゲート端子は、出力トランジスタＭ１１のゲート端子と誤差増幅器３の出力端子とに接続される。第１のセンストランジスタＭ３のドレイン端子は、電圧レベル調整回路７の第２の入力端７３に接続される。第２のセンストランジスタＭ７のドレイン端子は、電圧レベル調整回路７の第３の入力端７４に接続される。電圧レベル調整回路７の出力端７２は保護回路８の入力端８１に接続される。保護回路８の出力端８２は過電流保護回路４の出力端４２に接続され、誤差増幅器３の出力端子に接続される。
【００３９】
［電圧レベル調整回路の構成例］
図１に示す電圧レベル調整回路７は、第１の入力端７１と、第２の入力端７３と、第３の入力端７４と、出力端７２と、トランジスタＭ４，Ｍ５，Ｍ６，Ｍ８，Ｍ９，Ｍ１０と、定電流源ＣＳ１と、を有する。なお、図１に示すトランジスタＭ４，Ｍ５，Ｍ６，Ｍ８，Ｍ９，Ｍ１０は、それぞれＰＭＯＳトランジスタ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタによって構成されている。
【００４０】
第１の入力端７１は、トランジスタＭ１０のソース端子と接続される。トランジスタＭ１０では、ゲート端子とドレイン端子とが短絡され、ドレイン端子は定電流源ＣＳ１と接続される。トランジスタＭ１０のゲート端子はトランジスタＭ８のゲート端子と接続される。トランジスタＭ８のソース端子は、第３の入力端７４とトランジスタＭ５のソース端子とに接続される。トランジスタＭ５では、ゲート端子とドレイン端子とが短絡されて、さらにゲート端子はトランジスタＭ４のゲート端子と接続される。トランジスタＭ４のソース端子は第２の入力端７３に接続され、トランジスタＭ４のドレイン端子は出力端７２に接続される。
【００４１】
トランジスタＭ５，Ｍ８それぞれのドレイン端子はトランジスタＭ６，Ｍ９それぞれのドレイン端子と接続される。トランジスタＭ８のドレイン端子は、トランジスタＭ９のドレイン端子と接続される。トランジスタＭ９では、ドレイン端子とゲート端子とは短絡されて、ゲート端子はトランジスタＭ６のゲート端子と接続される。トランジスタＭ５のドレイン端子はトランジスタＭ６のドレイン端子と接続される。さらに、トランジスタＭ９のソース端子とトランジスタＭ６のソース端子はグランドと接続される。
【００４２】
なお、トランジスタＭ１０と定電流源ＣＳ１とにより電圧発生部７５が構成され、トランジスタＭ６とトランジスタＭ９とによりカレントミラー部７６が構成され、トランジスタＭ４とトランジスタＭ５とトランジスタＭ８とにより電圧レベルシフト部７７が構成されている。
【００４３】
［保護回路の構成例］
図１に示す保護回路８は、入力端８１と、出力端８２と、トランジスタＭ１，Ｍ２と、抵抗Ｒ１，Ｒ２とを有する。なお、図１に示すトランジスタＭ１，Ｍ２はそれぞれＰＭＯＳトランジスタ、ＮＭＯＳトランジスタによって構成されている。入力端８１は抵抗Ｒ２の一端に接続されるとともに、トランジスタＭ２のゲート端子に接続される。抵抗Ｒ２の他端はグランドに接続される。抵抗Ｒ１の一端が入力端子ＩＮに接続され、抵抗Ｒ１の他端はトランジスタＭ２のドレイン端子に接続されるとともに、トランジスタＭ１のゲート端子に接続される。トランジスタＭ１のソース端子は入力端子ＩＮに接続され、トランジスタＭ１のドレイン端子は出力端８２、過電流保護回路４の出力端４２を介して出力トランジスタＭ１１のゲート端子及び誤差増幅器３の出力端子に接続される。
【００４４】
なお、抵抗Ｒ１により、第１のセンストランジスタＭ３により生成された電流を第１の電圧に変換する第１の電流電圧変換部が構成され、トランジスタＭ２により、第１の電圧に応じた電流が流れるように第１の電圧に応じて導通が制御される第１のスイッチ部が構成される。また、抵抗Ｒ１により、第１のスイッチ部に流れる電流を第２の電圧に変換する第２の電流電圧変換部が構成され、トランジスタＭ１により、入力端子ＩＮと出力トランジスタＭ１１のゲート端子との間に介挿され、第２の電圧に応じて入力端子ＩＮと出力トランジスタＭ１１のゲート端子との導通が制御される第２のスイッチ部が構成される。但し、第１の電流電圧変換部、第１のスイッチ部、第２の電流電圧変換部、第２のスイッチ部の構成は上記の構成に限られない。
【００４５】
［定電圧回路の動作例］
図１に示す定電圧回路１の動作例について説明する。定電圧回路１は入力端子ＩＮに印加された入力電圧（電源電圧）ＶＤＤに基づいて一定の出力電圧ＶＯＵＴを生成して当該出力電圧ＶＯＵＴを出力端子ＯＵＴから出力する。具体的には、出力電圧ＶＯＵＴが分圧回路５において分圧される。誤差増幅器３において、分圧回路５において分圧により得られた電圧（以下、分圧電圧）と基準電圧源２の基準電圧とが比較される。この比較結果に応じて出力トランジスタＭ１１のゲート−ソース間電圧ＶＧＳ（Ｍ１１）が制御される。
【００４６】
分圧回路５の分圧電圧が基準電圧源２の基準電圧よりも低い場合には、誤差増幅器３の出力は低下するとともに、出力トランジスタＭ１１のゲート電圧ＶＧ（Ｍ１１）は低下する。この結果、出力トランジスタＭ１１の出力抵抗が減少して、出力電圧ＶＯＵＴが上昇する。一方、分圧回路５の分圧電圧が基準電圧源２の基準電圧よりも高い場合には、誤差増幅器３の出力は上昇するとともに、出力トランジスタＭ１１のゲート電圧ＶＧ（Ｍ１１）は上昇する。この結果、出力トランジスタＭ１１の出力抵抗が増大して、出力電圧ＶＯＵＴが低下する。
【００４７】
以上のように、定電圧回路１は出力端子ＯＵＴの出力電圧ＶＯＵＴを一定の値とさせるように動作する。
【００４８】
［過電流保護回路の動作例］
図１に示す過電流保護回路４の動作例について説明する。第１のセンストランジスタＭ３のドレイン端子及び第２のセンストランジスタＭ７のドレイン端子は電圧レベル調整回路７に接続されている。電圧レベル調整回路７の動作によって、第１のセンストランジスタＭ３のドレイン電圧ＶＤ（Ｍ３）と出力トランジスタＭ１１のドレイン電圧ＶＤ（Ｍ１１）とが等しくなる。
【００４９】
また、第１のセンストランジスタＭ３のソース端子と出力トランジスタＭ１１のソース端子とはそれぞれ入力端子ＩＮに接続され、第１のセンストランジスタＭ３のゲート端子と出力トランジスタＭ１１のゲート端子とはそれぞれ誤差増幅器３の出力端に接続されている。このため、第１のセンストランジスタＭ３のゲート−ソース間電圧ＶＧＳ（Ｍ３）と出力トランジスタＭ１１のゲート−ソース間電圧ＶＧＳ（Ｍ１１）は等しくなる。
【００５０】
以上のような電圧関係によって、第１のセンストランジスタＭ３のドレイン−ソース間電圧ＶＤＳ（Ｍ３）と出力トランジスタＭ１１のドレイン―ソース間電圧ＶＤＳ（Ｍ１１）とが等しくなることが分かる。したがって、第１のセンストランジスタＭ３のドレイン端子と出力トランジスタＭ１１のドレイン端子には、それぞれ第１のセンストランジスタＭ３と出力トランジスタＭ１１のゲートサイズの比に応じたドレイン電流が流れる。なお、第１のセンストランジスタＭ３のドレイン電流は電圧レベル調整回路７の出力端７２を介して保護回路８の入力端８１に入力される。
【００５１】
保護回路８は、入力端８１に入力される電流値に応じて出力トランジスタＭ１１のゲート電圧ＶＧ（Ｍ１１）を制御する。具体的には、入力端８１に入力される電流は抵抗Ｒ２によって電圧に変換されて、当該変換された電圧がトランジスタＭ２のゲート端子に印加される。トランジスタＭ２のゲート−ソース間電圧ＶＧＳ（Ｍ２）がトランジスタＭ２の閾値電圧ＶＴＨ２を超えた場合、トランジスタＭ２は導通状態となって、抵抗Ｒ１に電流が流れ、抵抗Ｒ１の電圧降下が増大する。すると、抵抗Ｒ１の一端にゲート端子が接続されたトランジスタＭ１は導通状態となり、保護回路８の出力端８２の電圧は入力端子ＩＮの電圧となる。よって、過電流保護回路４の出力端４２の電圧は入力端子ＩＮの電圧となり、出力トランジスタＭ１１のゲート電圧ＶＧ（Ｍ１１）はソース電圧ＶＳ（Ｍ１１）と等しくなり、出力トランジスタＭ１１のゲート−ソース間電圧ＶＧＳ（Ｍ１１）がゼロとなり、出力トランジスタＭ１１は遮断状態となる。この結果、出力端子ＯＵＴに接続された負荷への電流供給を停止するような過電流保護が動作する。なお、過電流保護が動作する保護電流値は、抵抗Ｒ２の抵抗値を変えることにより任意の値に設定可能である。
【００５２】
なお、図８に示す従来の過電流保護回路４０では電流検出回路７０が用いられるが、本実施の形態では、電流検出回路７０の代わりに電圧レベル調整回路７を用いている点が異なっている。以下では、電圧レベル調整回路７の動作を詳しく説明する。
【００５３】
［電圧レベル調整回路７の動作例］
まず、図１に示す電圧レベル調整回路７の動作例について、電圧発生部７５、カレントミラー部７６、及び電圧レベルシフト部７７の機能ブロック毎に説明する。なお、以下の説明において、出力端子ＯＵＴとトランジスタＭ１０のソース端子間には保護抵抗６が接続されているが、定電流源ＣＳ１の電流値を小さくできるため、保護抵抗６で発生する電圧降下は無視できるものとする。
【００５４】
電圧発生部７５は、トランジスタＭ１０のゲート−ソース間に出力電圧ＶＯＵＴに応じた電圧を発生させるように構成されている。ここで、上記のとおり定電流源ＣＳ１の電流値の調整によって保護抵抗６における電圧降下は無視できるほど小さいと仮定した場合、トランジスタＭ１０のゲート電圧ＶＧ（Ｍ１０）は、出力電圧ＶＯＵＴからトランジスタＭ１０のゲート−ソース間電圧ＶＧＳ（Ｍ１０）だけ下がった電圧（ＶＯＵＴ−ＶＧＳ（Ｍ１０））となり、電圧レベルシフト部７７のトランジスタＭ８のゲート端子に印加されている。なお、トランジスタＭ１０のゲート−ソース間電圧ＶＧＳ（Ｍ１０）は、定電流源ＣＳ１の電流値に応じた一定の値に決定されている。つまり、電圧発生部７５は保護抵抗６を介して流れ込む出力電流ではなく出力電圧ＶＯＵＴを取り扱うので、電圧レベル調整回路７は保護抵抗６の影響を取り除くことができる。
【００５５】
カレントミラー部７６は、トランジスタＭ９のドレイン端子に流れ込んだ電流をトランジスタＭ６のドレイン電流として複製するものである。なお、カレントミラー部７６のミラー比は１：１とする。
【００５６】
電圧レベルシフト部７７は、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）をレベルシフトすることにより、第２の入力端７３の電圧（つまり、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）、第１のセンストランジスタＭ３のドレイン電圧ＶＤ（Ｍ３））を設定するものである。また、電圧レベルシフト部７７は、第１のセンストランジスタＭ３のドレイン電流及び第２のセンストランジスタＭ７のドレイン電流が変動しても、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）とトランジスタＭ４のソース電圧ＶＳ（Ｍ４）との電位差（＝ＶＧ（Ｍ８）−ＶＳ（Ｍ４））が一定となるように制御する。
【００５７】
ここで、「トランジスタＭ５のアスペクト比＜トランジスタＭ８，Ｍ４のアスペクト比」の条件が成立する場合とする。この場合、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）は、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）から、トランジスタＭ８のゲート−ソース間電圧ＶＧＳ（Ｍ８）の分、少し上がり、またトランジスタＭ５のゲート−ソース間電圧ＶＧＳ（Ｍ５）の分、大きく下がり、さらにトランジスタＭ４のゲート-ソース間電圧ＶＧＳ（Ｍ４）の分、少し上がった電圧となっている。
【００５８】
以上のような電圧関係はそれぞれのトランジスタＭ８，Ｍ５，Ｍ４のソース電流がたとえ変化してもその変化の影響を受けずに一定である。よって、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）とトランジスタＭ４のソース電圧ＶＳ（Ｍ４）との電位差（＝ＶＧ（Ｍ８）−ＶＳ（Ｍ４））を、トランジスタＭ１０のゲート−ソース間電圧ＶＧＳ（Ｍ１０）と等しくさせることにより、第１の入力端７１の電圧と第２の入力端７３の電圧とを等しくさせることができる。言い換えると、出力トランジスタＭ１１の出力電流の変化の影響を受けず、ひいては第１のセンストランジスタＭ３が生成する電流に影響を与えないような電流を出力端子ＯＵＴ側の出力トランジスタＭ１１のドレイン（主端子）から取り出すことによって出力端子ＯＵＴ側の出力トランジスタＭ１１のドレイン（主端子）の電圧に応じた電圧を生成し、この生成した電圧に等しくなるように第１のセンストランジスタＭ３のドレイン（他方の主端子）の電圧を調整している。これにより、出力端子ＯＵＴから保護抵抗６を介して流入される電流の変化の影響を受けずに、出力トランジスタＭ１１の動作状態と第１のセンストランジスタＭ３の動作状態とを同じにすることができる。
【００５９】
つぎに、電圧レベル調整回路７の内部の詳細な動作について説明する。
【００６０】
まず、トランジスタＭ１０では、ゲート端子とドレイン端子が短絡され、ソース端子には出力トランジスタＭ１１のドレイン電圧ＶＯＵＴが印加され、ドレイン端子は定電流源ＣＳ１を介してグランドと接続されている。このため、トランジスタＭ１０のゲート−ソース間電圧ＶＧＳ（Ｍ１０）が発生する。
【００６１】
トランジスタＭ８のゲート端子はトランジスタＭ１０のゲート端子に接続されている。このため、トランジスタＭ１０で発生するゲート−ソース間電圧ＶＧＳ（Ｍ１０）がトランジスタＭ８のゲート端子に印加される。つまり、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）は、トランジスタＭ１０のゲート電圧ＶＧ（Ｍ１０）である。
【００６２】
第２のセンストランジスタＭ７のドレイン電流Ｉ７の一部はトランジスタＭ８のソース電流Ｉ８になり、トランジスタＭ８のゲート−ソース間電圧ＶＧＳ（Ｍ８）が発生している。このとき、トランジスタＭ８のソース電圧ＶＳ（Ｍ８）は、次式のように表現される。
【００６３】
ＶＳ（Ｍ８）＝ＶＧ（Ｍ８）＋ＶＧＳ（Ｍ８）
＝ＶＧ（Ｍ８）＋｛√（Ｉ８／Ｋ８）＋ＶＴＨ８｝・・・（式１）
なお、（式１）において、「ＶＧＳ８＝｛√（Ｉ８／Ｋ８）＋ＶＴＨ８｝」の関係は次のように求められる。すなわち、ＭＯＳトランジスタの非飽和領域におけるドレイン電流ＩＤは一般的に次式のように表現される。
【００６４】
ＩＤ＝（１／２）×μＳ×ＣＯＸ×（Ｗ／Ｌ）×（ＶＧＳ−ＶＴＨ）２
＝Ｋ×（ＶＧＳ−ＶＴＨ）２  ・・・（式２）
「ＣＯＸ」はＭＯＳトランジスタのゲート酸化膜容量、「μＳ」は多数キャリアの表面移動度、「Ｌ」はゲート長、「Ｗ」はゲート幅、「ＶＧＳ」はゲート−ソース間電圧、「ＶＴＨ」はしきい値電圧である。また、「Ｋ」は次式のように表される比例係数である。
【００６５】
Ｋ＝（１／２）×μＳ×ＣＯＸ×（Ｗ／Ｌ）・・・（式３）
（式２）を変形すると、ゲート−ソース間電圧ＶＧＳは、「Ｋ」と「ＩＤ」とを用いて次式のように表現される。
【００６６】
ＶＧＳ＝√（ＩＤ／Ｋ）＋ＶＴＨ・・・（式４）
ここで、（式４）において、「ＶＧＳ」をトランジスタＭ８のゲート−ソース間電圧ＶＧＳ８とし、「ＩＤ」をトランジスタＭ８に流れる電流Ｉ８とし、トランジスタＭ８のゲート長「Ｌ」，ゲート幅「Ｗ」をＬ８，Ｗ８とする。また、「Ｋ」はＫ８＝（１／２）×μＳ×ＣＯＸ×（Ｗ８／Ｌ８）とし、「ＶＧＨ」をトランジスタＭ８のしきい値電圧をＶＴＨ８とすることにより（式１）の結果が得られる。
【００６７】
さらに、トランジスタＭ９とトランジスタＭ６とにより構成されるカレントミラー部７６の動作により、トランジスタＭ８のドレイン端子から流れる電流が、第２のセンストランジスタＭ７のドレイン端子とトランジスタＭ６のドレイン端子との間を、ダイオード接続されたトランジスタＭ５を介して流れる。すると、ダイオード接続されたトランジスタＭ５のゲートーソース間に流れる電流Ｉ５によって、トランジスタＭ５のゲート−ソース間電圧ＶＧＳ（Ｍ５）が発生する。
【００６８】
トランジスタＭ５のゲート電圧ＶＧ（Ｍ５）は（式１）を用いると次式のように表現される。
【００６９】
ＶＧ（Ｍ５）＝ＶＳ（Ｍ８）−ＶＧＳ（Ｍ５）
＝ＶＳ（Ｍ８）−｛√（Ｉ５／Ｋ５）＋ＶＴＨ５｝
＝ＶＧ（Ｍ８）＋｛√（Ｉ８／Ｋ８）−√（Ｉ５／Ｋ５）｝＋ＶＴＨ８−ＶＴＨ５・・・（式５）
トランジスタＭ４のゲート端子はトランジスタＭ５のゲート端子に接続されているため、トランジスタＭ５のゲート電圧ＶＧ（Ｍ５）がトランジスタＭ４のゲート端子に印加される。さらに、第１のセンストランジスタＭ３のドレイン電流Ｉ３はトランジスタＭ４のソース電流Ｉ４として供給されるため、トランジスタＭ４のゲート−ソース間電圧ＶＧＳ（Ｍ４）が発生する。
【００７０】
トランジスタＭ４のソース電圧ＶＳ（Ｍ４）は（式５）を用いて次式のように表される。
【００７１】
ＶＳ（Ｍ４）＝ＶＧ（Ｍ５）＋ＶＧＳ（Ｍ４）
＝ＶＧ（Ｍ８）＋｛√（Ｉ８／Ｋ８）−√（Ｉ５／Ｋ５）＋√（Ｉ４／Ｋ４）｝＋ＶＴＨ８−ＶＴＨ５＋ＶＴＨ４・・・（式６）
以上のように、電圧レベル調整回路７において、トランジスタＭ８のソース電圧ＶＳ（Ｍ８）、トランジスタＭ５のゲート電圧ＶＧ（Ｍ５）、及びトランジスタＭ４のソース電圧ＶＳ（Ｍ４）は、それぞれ（式１）、（式５）、及び（式６）で表現される。
【００７２】
ここで、第１のセンストランジスタＭ３のドレイン電流と第２のセンストランジスタＭ７のドレイン電流とをそれぞれ同じ「ＩＳＥＮ」と表すとすると、トランジスタＭ８のソース電流Ｉ８は「（１／２）×ＩＳＥＮ」であり、トランジスタＭ５のソース電流Ｉ５は「（１／２）×ＩＳＥＮ」であり、トランジスタＭ４のソース電流Ｉ４は「ＩＳＥＮ」となる。この場合、（式１）、（式５）、及び（式６）は次式のように表される。
【００７３】
ＶＳ（Ｍ８）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×√（１／２×１／Ｋ８）＋ＶＴＨ８・・・（式７）
ＶＧ（Ｍ５）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×｛√（１／２×１／Ｋ８）−√（１／２×１／Ｋ５）｝＋ＶＴＨ８−ＶＴＨ５・・・（式８）
ＶＳ（Ｍ４）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×｛√（１／２×１／Ｋ８）−√（１／２×１／Ｋ５）＋√（１／Ｋ４）｝＋ＶＴＨ８−ＶＴＨ５＋ＶＴＨ４・・・（式９）
ここで、（式９）において次式が成立するものとする。
｛√（１／２×１／Ｋ８）−√（１／２×１／Ｋ５）＋√（１／Ｋ４）｝＝０・・・（式１０）
なお、（式１０）を成立させるＫ８，Ｋ５，Ｋ４の組合せは、例えば次のように設定される。
【００７４】
Ｋ８＝８、Ｋ５＝２、Ｋ４＝１６・・・（式１１）
（式１１）それぞれの設定を（式７）、（式８）、及び（式９）にそれぞれ代入すると、（式７）、（式８）、及び（式９）はそれぞれ次式のように表される。
【００７５】
ＶＳ（Ｍ８）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×（１／４）＋ＶＴＨ８・・・（式１２）
ＶＧ（Ｍ５）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×（−１／４）＋ＶＴＨ８−ＶＴＨ５・・・（式１３）
ＶＳ（Ｍ４）＝ＶＧ（Ｍ８）＋ＶＴＨ８−ＶＴＨ５＋ＶＴＨ４・・・（式１４）
（式１４）に示されるように、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）は、第１のセンストランジスタＭ３，第２のセンストランジスタＭ７のドレイン電流ＩＳＥＮの項が無いので、第１のセンストランジスタＭ３，第２のセンストランジスタＭ７のドレイン電流ＩＳＥＮの影響を受けないことが分かる。
【００７６】
[電圧レベル調整回路７の数値例]
つぎに、（式１２）、（式１３）、及び（式１４）において、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）を２［Ｖ］とし、トランジスタＭ８のしきい値電圧ＶＴＨ８を０．６［Ｖ］とし、トランジスタＭ５のしきい値電圧ＶＴＨ５を０．６［Ｖ］とし、トランジスタＭ４のしきい値電圧ＶＴＨ４を０．６［Ｖ］とする。このような数値例を用いて電圧レベル調整回路７の動作を、図２乃至図４を参照しながら説明する。
【００７７】
まず、図２において点線で示される特性はトランジスタＭ８のゲート電圧ＶＧ（Ｍ８）であり、実線は（式１２）を用いてドレイン電流ＩＳＥＮを変化させたときのトランジスタＭ８のソース電圧ＶＳ（Ｍ８）を示したものである。
【００７８】
トランジスタＭ８のゲート端子とトランジスタＭ１０のゲート端子とが接続されているため、トランジスタＭ８のゲート端子に印加される電圧ＶＧ（Ｍ８）は、トランジスタＭ１０で発生するゲート電圧ＶＧ（Ｍ１０）である。なお、トランジスタＭ１０で発生するゲート電圧ＶＧ（Ｍ１０）は、出力トランジスタＭ１１のドレイン電圧である出力電圧ＶＯＵＴからトランジスタＭ１０のゲート−ソース間電圧ＶＧＳ（Ｍ１０）だけ低下したものである。出力トランジスタＭ１１のドレイン電圧ＶＯＵＴとトランジスタＭ１０のゲート−ソース間電圧ＶＧＳ（Ｍ１０）とは、トランジスタＭ８のドレイン電流ＩＳＥＮとは無関係であるため、その電流値の変化に関係なく、常に「２Ｖ」の値となっている。
【００７９】
一方、トランジスタＭ８のソース電圧ＶＳ（Ｍ８）は、ドレイン電流ＩＳＥＮが０［ｕＡ］のときの、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）である２［Ｖ］からトランジスタＭ８のしきい値電圧ＶＴＨ８＝０．６［Ｖ］だけ増加した点を起点として、（式１２）における「√ＩＳＥＮ×（１／４）」の項で示される曲線に沿って変化する。
【００８０】
図３において点線で示される特性は、図２の特性と同様に、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）であって、ドレイン電流ＩＳＥＮの電流値の変化に関係なく、常に２Ｖの値となっている。また、図３において実線で示される特性は、（式１３）を用いてドレイン電流ＩＳＥＮの変化に応じたトランジスタＭ５のゲート電圧ＶＧ（Ｍ５）の特性を示したものである。
【００８１】
ここで、トランジスタＭ８の「Ｋ８」とトランジスタＭ５の「Ｋ５」とが等しく、トランジスタＭ９とトランジスタＭ６とで構成されるカレントミラー部７６によって、トランジスタＭ８のソース電流Ｉ８とトランジスタＭ５のソース電流Ｉ５とが等しくなる場合とする。この場合、トランジスタＭ８のゲート−ソース間電圧ＶＧＳ（Ｍ８）とトランジスタＭ５のゲート−ソース間電圧ＶＧＳ（Ｍ５）とが等しくなるので、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）とトランジスタＭ５のゲート電圧ＶＧ（Ｍ５）とは本来等しくなるはずである。
【００８２】
しかしながら、（式１１）のように「Ｋ８＝８、Ｋ５＝２」と設定されるので、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）とトランジスタＭ８のゲート電圧ＶＧ（Ｍ５）とは等しくならない。すなわち、図３の実線に示されているように、（式１３）にしたがって、ドレイン電流ＩＳＥＮの増加に伴ってトランジスタＭ５のゲート電圧ＶＧ（Ｍ５）は低下する。また、（式１３）における「（−１／４）・√ＩＳＥＮ」の項は、（式１２）における「（１／４）・√ＩＳＥＮ」の項と比較すると、√ＩＳＥＮの係数は符号が逆向きであって、その絶対値は等しいことが分かる。よって、（式１３）の低下率は（式１２）の増加率とは対称的な変化となっている。
【００８３】
図４において点線で示される特性は、図２の特性と同様に、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）であって、電流値の変化に関係なく、常に２Ｖの値となっている。一方、図４において実線で示される特性は、（式１４）におけるトランジスタＭ４のソース電圧ＶＳ（Ｍ４）である。ドレイン電流ＩＳＥＮの変化に関係なく、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）は、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）から「ＶＴＨ８−ＶＴＨ５＋ＶＴＨ４＝０．６［Ｖ］」分シフトした電圧として一定の値であることが分かる。
【００８４】
図５は、図２、図３、及び図４に示された特性をまとめたものである。図５において（１）で示される変化は、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）からトランジスタＭ８のソース電圧ＶＳ（Ｍ８）が決定される推移を示したものである。図５において（２）で示される変化は、トランジスタＭ８のソース電圧ＶＳ（Ｍ８）からトランジスタＭ５のゲート電圧ＶＧ（Ｍ５）が決定される推移を示したものである。図５において（３）で示される変化は、トランジスタＭ５のゲート電圧ＶＧ（Ｍ５）からトランジスタＭ４のソース電圧ＶＳ（Ｍ４）が決定される推移を示したものである。
【００８５】
図５から分かるように、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）を基準として、ドレイン電流ＩＳＥＮの増加に伴って、トランジスタＭ８のソース電圧ＶＳ（Ｍ８）は増加するのに対し、トランジスタＭ５のゲート電圧ＶＧ（Ｍ５）は減少している。このため、トランジスタＭ５のゲート電圧ＶＧ（Ｍ５）から決定されるトランジスタＭ４のソース電圧ＶＳ（Ｍ４）は、ドレイン電流ＩＳＥＮが増加しても変動せずに一定となっている。したがって、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）は、ドレイン電流ＩＳＥＮが変化する場合であっても、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）から次式で表されるΔＶ分シフトした電圧で一定となっている。
【００８６】
ΔＶ＝ＶＴＨ８−ＶＴＨ５＋ＶＴＨ４＝０．６［Ｖ］・・・（式１５）
また、出力トランジスタＭ１１のドレイン電圧ＶＯＵＴは、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）からトランジスタＭ１０のゲート−ソース間電圧ＶＧＳ（Ｍ１０）分増加した電圧と等しい。このため、トランジスタＭ１０のゲート−ソース間電圧ＶＧＳ（Ｍ１０）がΔＶと同じ０．６Ｖの場合には、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）は、次式のように表される。  
【００８７】
ＶＳ（Ｍ４）＝ＶＯＵＴ−ＶＧＳ（Ｍ１０）＋ΔＶ
＝ＶＯＵＴ・・・（式１６）
ここで、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）は第１のセンストランジスタＭ３のドレイン電圧ＶＤ（Ｍ３）と等しいので、第１のセンストランジスタＭ３のドレイン電圧ＶＤ（Ｍ３）と出力トランジスタＭ１１のドレイン電圧ＶＯＵＴとが等しいことが分かる。換言すると、第１のセンストランジスタＭ３の動作状態と出力トランジスタＭ１１との動作状態とが等しくなり、過電流保護の精度を向上させることができる。
【００８８】
なお、上記のとおり、定電流源ＣＳ１の値が小さくなるように調整できるため、保護抵抗６やそれに代替される出力端子ＯＵＴとトランジスタＭ１０のソース端子との間の配線抵抗の影響を低減することが可能である。そして、半導体チップ上のレイアウトにおいて、出力トランジスタＭ１１と出力端子ＯＵＴと過電流保護回路４との配置の自由度が従来の構成に比べて向上することになる。
【００８９】
また、出力トランジスタＭ１１のドレイン端子から電圧レベル調整回路７の入力端７１へ流れ込む電流の値は定電流源ＣＳ１によって設定されるので、負荷電流の変化とは無関係に一定である。そのため、電圧レベル調整回路７の入力端７１へ流れ込む電流の変動を考慮に入れた保護抵抗６の抵抗値の設定も不要となる。
【００９０】
さらに、定電流源ＣＳ１の値を小さくすることによって、保護抵抗６の抵抗値を大きく設定することが可能になる。そのため、従来の構成に比べて、内部回路保護の効果を上げることができる。
【００９１】
また、（式１０）の条件を成立させるＫ８、Ｋ５、Ｋ４の組合せの一例として（式１１）に示したように、Ｋ８＝８，Ｋ５＝２，Ｋ４＝１６と設定した。ここで、（式２）により、Ｋ８，Ｋ５，Ｋ４は次式のように表される。
【００９２】
Ｋ８＝（１／２）×μＳ×ＣＯＸ×（Ｗ８／Ｌ８）
Ｋ５＝（１／２）×μＳ×ＣＯＸ×（Ｗ５／Ｌ５）
Ｋ４＝（１／２）×μＳ×ＣＯＸ×（Ｗ４／Ｌ４）・・・（式１７）
この（式１７）より、Ｋ８、Ｋ５、Ｋ４に対応したトランジスタＭ８とトランジスタＭ５とトランジスタＭ４のそれぞれのゲート幅Ｗ／ゲート長Ｌの比、すなわちアスペクト比（Ｗ８／Ｌ８）：（Ｗ５／Ｌ５）：（Ｗ４／Ｌ４）は、Ｋ８：Ｋ５：Ｋ４（＝８：２：１６）であることがわかる。つまり、トランジスタＭ５のアスペクト比は、トランジスタＭ８及びトランジスタＭ４のアスペクト比より小さくなるように設定されている。
【００９３】
以上のように（式１０）の条件を成立させるＫ８，Ｋ５，Ｋ４の組合せで決定されるトランジスタＭ８、Ｍ４、Ｍ５のアスペクト比を用いることで、ドレイン電流の増減に関わらず、出力トランジスタＭ１１のソース電圧と第１のセンストランジスタＭ３のソース電圧とが等しくなるので、チャネル長変調の影響も無く、精度の高い過電流検出が可能であるとともに、正確な保護電流値の設定が可能となる。
（実施の形態１の変形例）
図１に示す実施の形態１に係る定電圧回路の構成は、第１のセンストランジスタＭ３と第２のセンストランジスタＭ７のゲートサイズは等しい構成であったが、これに限定するものではない。以下では、第２のセンストランジスタＭ７のゲートサイズを第１のセンストランジスタＭ３のゲートサイズの２倍とした場合の電圧レベル調整回路７の動作について説明する。第１のセンストランジスタＭ３のドレイン電流を「ＩＳＥＮ」とし、第２のセンストランジスタＭ７のドレイン電流を「２×ＩＳＥＮ」とすると、トランジスタＭ８のソース電流Ｉ８，トランジスタＭ５のソース電流Ｉ５，トランジスタＭ４のソース電流Ｉ４はいずれも「ＩＳＥＮ」となる。したがって、この場合、（式７），（式８），及び（式９）は次式のように表される。
【００９４】
ＶＳ（Ｍ８）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×√（１／Ｋ８）＋ＶＴＨ８・・・（式１８）
ＶＧ（Ｍ５）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×｛√（１／Ｋ８）−√（１／Ｋ５）｝＋ＶＴＨ８−ＶＴＨ５・・・（式１９）
ＶＳ（Ｍ４）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×｛√（１／Ｋ８）−√（１／Ｋ５）＋√（１／Ｋ４）｝＋ＶＴＨ８−ＶＴＨ５＋ＶＴＨ４・・・（式２０）
ここで、（式２０）において次式の条件が成立するものとする。
【００９５】
｛√（１／Ｋ８）−√（１／Ｋ５）＋√（１／Ｋ４）｝＝０・・・（式２１）
（式２１）の条件を成立させるＫ８、Ｋ５、Ｋ４の組合せの一例としては次式のとおりである。
【００９６】
Ｋ８＝１６、Ｋ５＝４、Ｋ４＝１６・・・（式２２）
（式２２）を（式１８），（式１９），及び（式２０）にそれぞれ代入すると次式のようになる。
【００９７】
ＶＳ（Ｍ８）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×（１／４）＋ＶＴＨ８・・・（式２３）
ＶＧ（Ｍ５）＝ＶＧ（Ｍ８）＋√ＩＳＥＮ×（−１／４）＋ＶＴＨ８−ＶＴＨ５・・・（式２４）
ＶＳ（Ｍ４）＝ＶＧ（Ｍ８）＋ＶＴＨ８−ＶＴＨ５＋ＶＴＨ４・・・（式２５）
実施の形態１のときと同様に、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）は、（式２５）に示すように、第１のセンストランジスタＭ３及び第２のセンストランジスタＭ７のドレイン電流ＩＳＥＮの項がなく、ドレイン電流ＩＳＥＮに依存しないことが分かる。
【００９８】
なお、トランジスタＭ８のソース電圧ＶＳ（Ｍ８）は（式２３）で表されるが、実施の形態１のトランジスタＭ８のソース電圧ＶＳ（Ｍ８）を表す（式１２）と同一である。また、トランジスタＭ５のゲート電圧ＶＧ（Ｍ５）は（式２４）で表されるが、実施の形態１のトランジスタＭ５のゲート電圧ＶＧ（Ｍ５）を表す（式１３）と同一である。
【００９９】
ここで、（式２３），（式２４），（式２５）において、トランジスタＭ８のゲート電圧ＶＧ（Ｍ８）を２［Ｖ］とし、トランジスタＭ８のしきい値電圧ＶＴＨ８を０．６［Ｖ］とし、  トランジスタＭ５のしきい値電圧ＶＴＨ５を０．６［Ｖ］とし、トランジスタＭ４のしきい値電圧ＶＴＨ４を０．６［Ｖ］とする。このとき、トランジスタＭ８のソース電圧ＶＳ（Ｍ８）は、実施の形態１と同様に図２に示すように変化し、トランジスタＭ５のゲート電圧ＶＧ（Ｍ５）は実施の形態１と同様に図３に示すように変化し、トランジスタＭ４のソース電圧ＶＳ（Ｍ４）は実施の形態１と同様に図４に示すように変化する。
【０１００】
なお、Ｋ８，Ｋ５，Ｋ４の値が実施の形態１と異なったとしても（式２１）の条件を成立させるのであれば、電圧レベル調整回路７は実施の形態１と同様な動作をすることは明らかである。
【０１０１】
また、（式２１）の条件を成立させるＫ８，Ｋ５，Ｋ４の組合せの一例は、（式２２）に示したように、「Ｋ８＝１６、Ｋ５＝４、Ｋ４＝１６」である。ここで、Ｋ８，Ｋ５，Ｋ４に対応したトランジスタＭ８とトランジスタＭ５とトランジスタＭ４のそれぞれのゲート幅Ｗ／ゲート長Ｌの比、すなわちアスペクト比（Ｗ８／Ｌ８）：（Ｗ５／Ｌ５）：（Ｗ４／Ｌ４）はＫ８：Ｋ５：Ｋ４（＝１６：４：１６）である。
【０１０２】
実施の形態１と同様に、トランジスタＭ５のアスペクト比は、トランジスタＭ８及びトランジスタＭ４のアスペクト比より小さい。以上のように、ドレイン電流ＩＳＥＮの増減に関わらず、出力トランジスタＭ１１のソース電圧ＶＳ（Ｍ１１）と第１のセンストランジスタＭ３のソース電圧ＶＳ（Ｍ３）とが等しくなるので、ＭＯＳのチャネル長変調の影響も無く、精度の高い電流検出が可能であるとともに、正確な保護電流値の設定が可能となる。
（実施の形態２）
図６は、本発明の実施の形態２に係る定電圧回路の構成を示した図である。図１の実施の形態１と異なる点は、電圧レベル調整回路７の定電流源ＣＳ１を抵抗Ｒ７に置き換えた点のみである。電圧レベル調整回路７の動作は図１の実施の形態１と同様である。なお、出力端子ＯＵＴの端子電圧は誤差増幅器３の働きにより常に所望の出力電圧ＶＯＵＴとなるので、入力端子７１の電圧も常に一定となり、また抵抗Ｒ７に流れる電流は一定となる。よって、定電流源ＣＳ１の場合と同様の動作となる。
【０１０３】
したがって、図１の実施の形態１のように定電流源ＣＳ１を用いた場合と同様の効果を奏しており、さらに図１の実施の形態１の構成と比べて簡素な回路構成が可能である。
【０１０４】
以上の実施の形態１及び２の説明では、Ｍ１〜Ｍ１１の符号が付された要素がＭＯＳトランジスタである場合を例示しているが、ＭＯＳトランジスタに限定されず、バイポーラトランジスタであってもよい。例えば、出力トランジスタＭ１１のみがバイポーラトランジスタであって、それ以外のトランジスタＭ１〜Ｍ１０がＭＯＳトランジスタであってもよい。あるいは、出力トランジスタＭ１１と第１のセンストランジスタＭ３及び第２のセンストランジスタＭ７のみがバイポーラトランジスタであって、それ以外のトランジスタＭ１，Ｍ２，Ｍ５−Ｍ６，Ｍ８−Ｍ１０がＭＯＳトランジスタであってもよい。
【０１０５】
なお、「トランジスタ」とは、一般的に、二つの「主端子」と一つの「制御端子」とを備える三端子の信号増幅素子のことである。「主端子」とは、例えば、電界効果トランジスタにおけるソース及びドレインや、バイポーラトランジスタにおけるエミッタ及びコレクタのように、動作電流が流れる２つの端子のことを指す。「制御端子」とは、例えば、電界効果トランジスタにおけるゲートや、バイポーラトランジスタにおけるベースのように、バイアス電圧が印加される端子のことを指す。
【０１０６】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。したがって、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１０７】
本発明は、保護抵抗や配線抵抗による影響を低減して過電流保護の精度を向上させた過電流保護回路を具備した定電圧回路にとって有益である。
【符号の説明】
【０１０８】
ＩＮ・・・入力端子
ＯＵＴ・・・出力端子
１・・・定電圧回路
２・・・基準電圧源
３・・・誤差増幅器
４・・・過電流保護回路
５・・・分圧回路
６・・・保護抵抗
７・・・電圧レベル調整回路
７５・・・電圧発生部
７６・・・カレントミラー部
７７・・・電圧レベルシフト部
Ｍ１〜Ｍ１０・・・トランジスタ
Ｍ１１・・・出力トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成26年1月22日(2014.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力電圧が印加される入力端子と出力電圧が得られる出力端子とに一対の主端子が個々に接続された出力トランジスタと、
前記出力端子の出力電圧に応じた電圧と基準電圧との誤差に応じた制御電圧を前記出力トランジスタの制御端子に印加させる誤差増幅器と、
前記出力トランジスタの出力電流が過電流であることを検出したときには前記出力トランジスタを遮断させる過電流保護回路と、を備え、
前記過電流保護回路は、
第１の主端子が前記入力端子と接続され、制御端子が前記出力トランジスタの制御端子と接続された第１のセンストランジスタと、
第１の主端子が前記入力端子と接続され、制御端子が前記誤差増幅器の出力端子と接続された第２のセンストランジスタと、
前記第１のセンストランジスタの第２の主端子の電圧を調整する電圧レベル調整回路と、
前記第１のセンストランジスタにより生成された電流に応じて前記誤差増幅器から前記出力トランジスタの制御端子に印加させる制御電圧を制御する保護回路と、を備え、
前記電圧レベル調整回路は、
第１の主端子が前記出力端子側の前記出力トランジスタの主端子に接続され、第２の主端子と制御端子とが短絡された第１のトランジスタと、
前記第１のトランジスタの他方の主端子に接続された電流源要素と、
第１の主端子が前記第２のセンストランジスタの他方の主端子に接続され、制御端子が前記第１のトランジスタの制御端子に接続された第２のトランジスタと、
第１の主端子が前記第２のセンストランジスタの他方の主端子に接続され、第２の主端子と制御端子とが短絡された第３のトランジスタと、
前記第２のトランジスタの第２の主端子から流れ出る電流が入力電流となり、前記第３のトランジスタの第２の主端子から流れ出る電流が当該入力電流を複製した複製電流となるように構成されたカレントミラー回路と、
第１の主端子が前記第１のセンストランジスタの他方の主端子に接続され、第２の主端子が前記保護回路の入力端に接続され、制御端子が前記第３のトランジスタの制御端子に接続された第４のトランジスタと、
を備えた定電圧回路。
【請求項２】
前記第３のトランジスタのアスペクト比は前記第２のトランジスタ及び前記第４のトランジスタそれぞれのアスペクト比よりも小さくなるように設定されている、請求項１に記載の定電圧回路。
【請求項３】
前記電圧レベル調整回路の前記電流源要素は定電流源又は抵抗である、請求項１又は２に記載の定電圧回路。
【請求項４】
前記保護回路は、
前記第１のセンストランジスタにより生成された電流を第１の電圧に変換する第１の電流電圧変換部と、
前記第１の電圧に応じた電流が流れるように前記第１の電圧に応じて導通が制御される第１のスイッチ部と、
前記第１のスイッチ部に流れる電流を第２の電圧に変換する第２の電流電圧変換部と、
前記入力端子と前記出力トランジスタの制御端子との間に介挿され、前記第２の電圧に応じて前記入力端子と前記出力トランジスタの制御端子との導通が制御される第２のスイッチ部と、
を備える、請求項１に記載の定電圧回路。
【国際調査報告】
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