(57)【要約】ベース基板（２０）の上面には、格子緩和層（３０）を介して、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦０．２０）からなる下部障壁層（８０）と、ＧａＮからなるチャンネル層（６０）と、ＡｌｙＧａ１−ｙＮ（０．１５≦ｙ≦０．３０；ただしｘ＜ｙ）からなる上部障壁層（５０）と、が順次積層されている。上部障壁層（５０）の上面には、ドレイン電極（９００Ｄ）、ソース電極（９００Ｓ）、絶縁層（７０）が形成されており、さらに絶縁層（７０）によって離間された位置にゲート電極（９００Ｇ）が形成されている。ゲート電極（９００Ｇ）の直下にはリセス構造（７００）が形成されている。チャンネル層（６０）は、ｎ型ドーピングの第２チャンネル層（６２）とアンドープの第１チャンネル層（６１）が、下部障壁層（８０）側からこの順で積層されている。リセス構造（７００）の底面は、第１チャンネル層（６１）の高さ方向の範囲内にある。
2013018580.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配設されたＡｌｘＧａ１−ｘＮからなる下部障壁層と、
該下部障壁層の、前記基板と反対側の面に配設されたＧａＮからなるチャンネル層と、
該チャンネル層の、前記下部障壁層と反対側の面に配設された、前記下部障壁層のＡｌ組成比を超えるＡｌ組成比のＡｌｙＧａ１−ｙＮからなる上部障壁層と、
該上部障壁層の、前記チャンネル層と反対側の面に配設されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の配設面における、前記ソース電極および前記ドレイン電極の配設領域を除く前記上部障壁層の領域に配設された絶縁層と、
前記絶縁層を介して配設されたゲート電極と、を備え、
前記ゲート電極の直下の領域では、前記絶縁層が、前記上部障壁層を貫通して前記チャンネル層に達する位置まで形成されたリセス構造からなる、電界効果トランジスタ。
【請求項２】
前記チャンネル層を構成するＧａＮの少なくとも一部は、ｎ型ドーピングされている、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記チャンネル層は複数のＧａＮ層からなる、請求項１または請求項２に記載の電界効果トランジスタ。
【請求項４】
前記チャンネル層は、前記上部障壁層側となる第１チャンネル層と、前記下部障壁層側となる第２チャンネル層とからなり、
前記第１チャンネル層におけるｎ型ドーピング濃度が前記第２チャンネル層におけるｎ型ドーピング濃度よりも小さくされており、
前記絶縁層は、前記第２チャンネル層に到達しない形状で形成されている、請求項２または請求項３に記載の電界効果トランジスタ。
【請求項５】
前記第１チャンネル層は、アンドープのＧａＮからなり、
前記第２チャンネル層は、ｎ型ドーピングのＧａＮからなる、
請求項４に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーデバイス等に利用されるヘテロ構造の電界効果トランジスタ（ＨＦＥＴ）に関する。
【背景技術】
【０００２】
従来、パワーデバイス用として、ノーマリーオフで動作するヘテロ構造の電界効果トランジスタＨＦＥＴ（Hetero-junction Field Effect Transistor）が各種考案されている。図１は、特許文献１に示す従来のＨＦＥＴ１０Ｐの構造を示す側面断面図である。【０００３】
サファイア等からなるベース基板２０Ｐの表面には、ＧａＮからなるバッファ層３０Ｐが積層されている。バッファ層３０Ｐの表面には、アンドープＧａＮからなる電子走行層４０Ｐが積層されている。電子走行層４０Ｐの表面には、アンドープＡｌＧａＮからなる障壁層５０Ｐが積層されている。電子走行層４０ＰのアンドープＧａＮと障壁層５０ＰのアンドープＡｌＧａＮとにより、ヘテロ構造が実現されている。【０００４】
障壁層５０Ｐの表面には、所定距離離間して、ソース電極９００Ｓとドレイン電極９００Ｄとが形成されている。障壁層５０Ｐの表面におけるソース電極９００Ｓとドレイン電極９００Ｄとの間には、ソース電極９００Ｓとドレイン電極９００Ｄのそれぞれに離間して、ゲート電極９００Ｇが形成されている。【０００５】
障壁層５０Ｐは、ゲート電極９００Ｇの直下には、他の領域よりも薄い薄膜領域５００Ｐが設けられている。この薄膜領域５００Ｐを備えることで、ゲート電極９００Ｇに電圧が印加されない状態では、ソース電極９００Ｓとドレイン電極９００Ｄとの間に電流が流れない、いわゆるノーマリーオフを実現している。【０００６】
また、図２は、特許文献２に示す従来のＨＦＥＴ１０Ｑの構造を示す側面断面図である。【０００７】
ベース基板２０Ｑの表面には、ＡｌＮ層３２Ｑ、バッファ層３０Ｑが順に積層されている。バッファ層３０Ｑは、ＧａＮとＡｌＧａＮとからなる。バッファ層３０Ｑの表面には、ｐ−ＧａＮ層からなるチャンネル層６０Ｑが積層されている。ｐ−ＧａＮとは、ｐ型ドーピングされたＧａＮのことである。チャンネル層６０Ｑの表面には、アンドープＧａＮからなる電子走行層４０Ｑが積層されている。電子走行層４０Ｑの表面には、ｎ型ドープＡｌＧａＮ層５１Ｑが積層されている。ｎ型ドープＡｌＧａＮ層５１Ｑの表面には、所定距離離間して、ソース電極９００Ｓとドレイン電極９００Ｄとが形成されている。ｎ型ドープＡｌＧａＮ層５１Ｑの表面におけるソース電極９００Ｓとドレイン電極９００Ｄとの間には、ソース電極９００Ｓとドレイン電極９００Ｄのそれぞれに離間して、ゲート電極９００Ｇが形成されている。ゲート電極９００Ｇの直下に相当する領域は、ｎ型ドープＡｌＧａＮ層５１Ｑおよび電子走行層４０Ｑを積層方向に貫通する穴が形成されている。この穴の内壁面および電子供給層５１の表面には、絶縁層７０Ｑが形成されており、ゲート電極９００Ｇは、絶縁層７０Ｑで覆われた穴を充填する高さで形成されている。これにより、ゲート電極９００Ｇの直下にｎ型ドープＡｌＧａＮ層５１Ｑおよび電子走行層４０Ｑが分断されたリセス構造７００Ｑが形成される。そして、このようなリセス構造７０Ｑを備えることで、ｐ−ＧａＮによる空乏化を利用して、ノーマリーオフを実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１８３７３３号公報
【特許文献２】特開２００９−１７０５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１のＨＦＥＴ１０Ｐでは、しきい値電圧Ｖｔｈは、障壁層５０Ｐの薄膜領域５００Ｐの厚みによって決定する。このため、薄膜領域５００Ｐの厚みを高精度に制御できなければ、所望のしきい値電圧Ｖｔｈを得られない。しかしながら、製造工程による厚みの精度から、所望のしきい値電圧ＶｔｈのＨＦＥＴを、安定して正確に製造することは難しい。【００１０】
また、特許文献２のＨＦＥＴ１０Ｑでは、所望のしきい値電圧ＶｔｈのＨＦＥＴを、特許文献１のＨＦＥＴ１０Ｐと比較して安定に製造できるが、チャンネル層にｐ型半導体を用いており、オン抵抗が大きくなってしまう可能性がある。【００１１】
したがって、本発明の目的は、正値のしきい値電圧Ｖｔｈを安定して実現でき、且つオン抵抗が低いヘテロ構造の電界効果トランジスタ（ＨＦＥＴ）を提供することにある。
【課題を解決するための手段】
【００１２】
この発明の電界効果トランジスタは、下部障壁層、チャンネル層、上部障壁層、ソース電極、ドレイン電極、ゲート電極、および絶縁層を備える。下部障壁層は、基板上に配設されたＡｌｘＧａ１−ｘＮからなる。チャンネル層は、下部障壁層の基板と反対側の面に配設されたＧａＮからなる。上部障壁層は、チャンネル層の下部障壁層と反対側の面に配設されている。上部障壁層は、下部障壁層のＡｌ組成比を超えるＡｌ組成比のＡｌｙＧａ１−ｙＮからなる。ソース電極およびドレイン電極は、上部障壁層のチャンネル層と反対側の面に配設されている。絶縁層は、ソース電極およびドレイン電極の配設面における、ソース電極およびドレイン電極の配設領域を除く上部障壁層の領域に配設されている。ゲート電極は、絶縁層を介して配設されている。このような構成を備えるとともに、この発明の電界効果トランジスタは、ゲート電極の直下の領域では、絶縁層が、上部障壁層を貫通してチャンネル層に達する位置まで形成されたリセス構造を備える。【００１３】
この構成では、ＡｌｙＧａ１−ｙＮからなる上部障壁層、ＧａＮからなるチャンネル層、ＡｌｘＧａ１−ｘＮからなる下部障壁層によって構成されるＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ三層構造と、上部障壁層を貫通しチャンネル層に達する絶縁層からなるゲート電極直下のリセス構造とによって、しきい値電圧が０Ｖよりも高くなり、１．０Ｖ（ボルト）以上に設定できる。【００１４】
また、この発明の電界効果トランジスタでは、チャンネル層を構成するＧａＮの少なくとも一部は、ｎ型ドーピングされていることが好ましい。【００１５】
この構成では、オン時の電気伝導性を、さらに向上させることができる。すなわち、オン時のドレイン電流を増加させることができる。また、ＧａＮは、ワイドギャップ半導体の自己補償効果により、ｐ型よりもｎ型になりやすいため、特許文献２に示す従来例２よりも容易に電界効果トランジスタを製造することができる。【００１６】
また、この発明の電界効果トランジスタのチャンネル層は複数のＧａＮ層からなることが好ましい。この構成では、チャンネル層の具体的な構成例を示している。【００１７】
また、この発明の電界効果トランジスタでは、次の構成であることが好ましい。チャンネル層は、上部障壁層側となる第１チャンネル層と、下部障壁層側となる第２チャンネル層とからなる。第１チャンネル層におけるｎ型ドーピング濃度は第２チャンネル層におけるｎ型ドーピング濃度よりも小さくされている。絶縁層は、第２チャンネル層に到達しない形状で形成されている。【００１８】
この構成では、チャンネル層が、ｎ型ドーピング濃度が異なる第１チャンネル層と第２チャンネル層とで形成される。そして、チャンネル層内においてｎ型ドーピング濃度が相対的に小さい第１チャンネル層内までにしか、絶縁層が形成されない構造を実現することで、リセス構造の深さによらず、しきい値電圧が安定し易くなる。【００１９】
また、この発明の電界効果トランジスタでは、第１チャンネル層は、アンドープのＧａＮからなる。第２チャンネル層は、ｎ型ドーピングされたＧａＮからなる。【００２０】
この構成では、絶縁層が、アンドープのＧａＮからなる第１チャンネル層内までしか形成されていない。このようなアンドープのＧａＮからなる第１チャンネル層内では、絶縁層の深さによらず、しきい値電圧は略一定となり、安定する。したがって、製造工程のリセス構造形成精度によることなく、所望のしきい値電圧を正確且つ確実に実現できる。すなわち、所望のしきい値電圧を有する電界効果トランジスタを、安定して製造することができる。
【発明の効果】
【００２１】
この発明によれば、正値のしきい値電圧を有し、オン抵抗が低いヘテロ構造の電界効果トランジスタ（ＨＦＥＴ）を安定して提供することができる。
【図面の簡単な説明】
【００２２】
【図１】特許文献１に示す従来のＨＦＥＴ１０Ｐの構造を示す側面断面図である。
【図２】特許文献２に示す従来のＨＦＥＴ１０Ｑの構造を示す側面断面図である。
【図３】本実施形態に係るＨＦＥＴ１０の構造を示す側面断面図である。
【図４】本実施形態に係るＨＦＥＴ１０のゲート電圧−ドレイン電流特性を示す。
【図５】リセス構造７００の深さとしきい値電圧Ｖｔｈとの関係を示す図である。
【図６】第２チャンネル層６２の厚みＤ（ｎＧａＮ）の変化によるしきい値電圧Ｖｔｈおよびドレイン電流の変化を示す図である。
【図７】第２チャンネル層６２のキャリア濃度ｎ（ｎＧａＮ）の変化によるしきい値電圧Ｖｔｈおよびドレイン電流の変化を示す図である。
【図８】本実施形態に係るＨＦＥＴ１０の製造工程の各過程における構造を模式的に示す断面図である。
【発明を実施するための形態】
【００２３】
本発明の実施形態に係るヘテロ構造電界効果トランジスタに図を参照して説明する。なお、以下では、ヘテロ構造電界効果トランジスタを「ＨＦＥＴ」と称して説明する。図３は、本発明の実施形態に係るＨＦＥＴ１０の構造を示す側面断面図である。図４は本実施形態に係るＨＦＥＴ１０および従来のＨＦＥＴ（リセス構造のみ）のゲート電圧−ドレイン電流特性を示す。
【００２４】
ＨＦＥＴ１０は、ベース基板２０を備える。ベース基板２０は、Ｓｉからなる。ベース基板２０の厚みは、ＨＦＥＴ１０の高さ等に応じて適宜設定すればよい。
【００２５】
格子緩和層３０は、ベース基板２０の上面に配設されている。格子緩和層３０は、Ｓｉからなるベース基板２０と、後述のＡｌｘＧａ１−ｘＮからなる下部障壁層８０との間の格子不整合を緩和する層であり、当該格子不整合の緩和を可能な組成であればよい。格子緩和層３０も、ＨＦＥＴ１０の高さ等に応じて適宜設定すればよい。
【００２６】
下部障壁層８０は、格子緩和層３０の上面に配設されている。格子緩和層３０の上面とは、格子緩和層３０におけるベース基板２０が配設される面と反対側の面である。下部障壁層８０は、ＡｌｘＧａ１−ｘＮからなる。この際、ｘが（０＜ｘ≦０．２０）の条件を満たすように、ＡｌとＧａの組成比が決定されている。下部障壁層８０の厚みは、５００［ｎｍ］以上の所定値である。
【００２７】
チャンネル層６０は、下部障壁層８０の上面に配設されている。下部障壁層８０の上面とは、下部障壁層８０における格子緩和層３０が配設される面と反対側の面である。
【００２８】
チャンネル層６０は、第１チャンネル層６１と第２チャンネル層６２との２層構造からなる。第２チャンネル層６２が下部障壁層８０に当接する。チャンネル層６０はＧａＮからなるが、詳細には、第１チャンネル層６１は、他の元素がドーピングされていないアンドープのＧａＮからなり、第２チャンネル層６２は、Ｓｉがドーピングされたｎ型ドーピングのＧａＮからなる。なお、ドーピングされる元素としては、Ｓｉに限られるものではなく、ＧａＮにドーピングしてｎ型が形成できる元素（例えば、ＧｅやＯ）であればよい。また、チャンネル層は二層に限られるわけではなく、ｎ型ドーピング濃度を異ならせた層をさらに備えてもよい。
【００２９】
第２チャンネル層６２の厚みは、詳細な設定の概念は後述するが、所望とするしきい値電圧Ｖｔｈおよびドレイン電流Ｉｄに応じて適宜決定されている。第１チャンネル層６１の厚みは、リセス構造を形成する際に、ゲート電極９００Ｇ直下に設ける凹部の形成精度に応じて適宜決定されている。具体的には、リセス構造用の凹部を形成する際に、当該凹部の深さの形成ばらつきを包含できる厚み以上になっている。
【００３０】
上部障壁層５０は、チャンネル層６０の上面に配設されている。チャンネル層６０の上面とは、チャンネル層６０における下部障壁層８０が配設される面と反対側の面である。言い換えれば、チャンネル層６０における第１チャンネル層６１の第２チャンネル６２側と反対側の面である。
【００３１】
上部障壁層５０は、ＡｌｙＧａ１−ｙＮからなる。この際、ｙが（０．１５≦ｙ≦０．３０）の条件を満たすように、ＡｌとＧａの組成比が決定されている。上部障壁層５０の厚みは、１０［ｎｍ］以上３０［ｎｍ］以下の所定値である。ただし、上部障壁層５０のＡｌ含有率は、下部障壁層８０のＡｌ含有率よりも高く設定されている。
【００３２】
ドレイン電極９００Ｄおよびソース電極９００Ｓは、上部障壁層５０の上面に、所定間隔で離間した状態で形成されている。上部障壁層５０の上面とは、上部障壁層５０におけるチャンネル層６０が配設される面と反対側の面である。また、上部障壁層５０の上面におけるドレイン電極９００Ｄおよびソース電極９００Ｓとの間には、絶縁層７０が形成されている。絶縁層７０は、窒化ケイ素（ＳｉＮ），酸化ケイ素（ＳｉＯ２），酸化アルミニウム（Ａｌ２Ｏ３）等からなる。ゲート電極９００Ｇは、絶縁層７０の所定位置に、該絶縁層７０の上面から所定量沈み込む形状、且つ当該上面から所定量突出するように形成されている。絶縁層７０の上面とは、当該絶縁層７０における上部障壁層５０と反対側の面である。ゲート電極９００Ｇは、ドレイン電極９００Ｄとソース電極９００Ｓとの間に、これらドレイン電極９００Ｄおよびソース電極９００Ｓから離間するように、形成されている。ゲート電極９００Ｇは、下地にＮｉを用い、その上にＡｕ等の電極を積層して形成されており、ドレイン電極９００Ｄおよびソース電極９００Ｓは、下地金属にＴｉやＡｌを用い、その上層にＡｕ等の電極を積層することで形成される。
【００３３】
ＨＦＥＴ１０を平面視して、ゲート電極９００Ｇの直下を含む所定範囲の領域には、上部障壁層５０を貫通し、第１チャンネル層６１の高さ方向の中間に到達する形状の凹部が形成されている。絶縁層７０は、この凹部まで広がる形状で形成されている。この構成により、ゲート電極９００Ｇの直下にリセス構造７００が実現される。リセス構造７００の底面（凹部の底面）は、第２チャンネル層６２に到達しないように、第１チャンネル層６１の高さ方向の範囲内にあればよい。
【００３４】
このようなリセス構造７００を設けることで、上部障壁層５０とチャンネル層６０のヘテロ構造の境界に生じる２次元電子ガス（図示せず）が、ゲート電極９００Ｇ直下において、遮断される。これにより、ＨＦＥＴ１０のしきい値電圧Ｖｔｈを、図４の従来構成の特性と同様に、略０［Ｖ］にすることができる。
【００３５】
さらに、本実施形態では、ＡｌｙＧａ１−ｙＮ（０．１５≦ｙ≦０．３０）からなる上部障壁層５０と、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦０．２０；ただしｘ＜ｙ）からなる下部障壁層８０とによって、ＧａＮからなるチャンネル層６０を挟み込む構造を用いている。すなわち、チャンネル層６０よりも電極側にＡｌの組成比が相対的に高い上部障壁層５０を配し、チャンネル層６０を挟んで上部障壁層５０に対して反対側にＡｌ組成比が相対的に低い下部障壁層８０を配する。
【００３６】
この構造によって、図４に示すように、しきい値電圧Ｖｔｈを、さらに数［Ｖ］程度の正値まで引き上げることができる。これにより、より確実に正値のしきい値電圧Ｖｔｈを有するＨＦＥＴを実現することができる。
【００３７】
さらに、本実施形態のように、チャンネル層６０の第２チャンネル層６２をｎ型ドーピングすることで、アンドープやｐ型ドーピングの場合よりも、チャンネル層を走行する電子数を増加させることができる。これにより、本実施形態のＨＦＥＴ１０では、図４に示すように、オン抵抗を低下させ、ドレイン電流を増加させることができる。
【００３８】
また、さらに、本実施形態のように、チャンネル層６０を、アンドープの第１チャンネル層６１とｎ型ドーピングの第２チャンネル層６２との積層体で構成し、リセス構造７００を、第１チャンネル６１までにすることで、図５に示すように、リセス構造７００の深さに応じたしきい値電圧Ｖｔｈの変化を抑制することができる。
【００３９】
図５は、リセス構造７００の深さとしきい値電圧Ｖｔｈとの関係を示す図である。図５では、下部障壁層８０のＡｌ濃度が８％であり、第２チャンネル層６２のキャリア濃度が１．０×１０１８［１／ｃｍ３］で、第２チャンネル層６２の厚みが１５［ｎｍ］の場合を示す。また、図５では、リセス構造７００の底面が第１チャンネル層６１と上部障壁層５０との境界にある場合をＤ（ＲＥＣ）＝０とし、Ｄ（ＲＥＣ）は、浅いほど正値になり、深いほど負値となるように設定されている。
【００４０】
図５から分かるように、リセス構造７００深さ（底面位置）が、第１チャンネル層６１の高さ範囲内にある場合、しきい値電圧Ｖｔｈは略１［Ｖ］で一定となる。なお、図５では、一条件での特性を示したが、上述の各条件を変化させても、しきい値電圧Ｖｔｈの特性は、しきい値電圧Ｖｔｈが上昇もしくは下降する方向に平行移動するだけあることは、発明者が実験で確認している。すなわち、本実施形態の構成のように、リセス構造７００深さ（底面位置）を第１チャンネル層６１の高さ範囲内にすることで、しきい値電圧Ｖｔｈは一定になる。
【００４１】
このように、本実施形態の構成を用いれば、リセス構造７００の深さのばらつきによって、しきい値電圧Ｖｔｈがばらつくことを抑制できる。これにより、ＨＦＥＴの製造工程におけるリセス構造７００の深さ方向の形成精度に影響されることなく、安定した特性のＨＦＥＴを連続的に製造することができる。
【００４２】
このような構造からなるＨＦＥＴ１０は、さらに、第２チャンネル層６２の厚みＤ（ｎＧａＮ）、およびキャリア濃度ｎ（ｎＧａＮ）を調整することで、しきい値電圧Ｖｔｈおよびドレイン電流を調整することができる。
【００４３】
図６（Ａ）は、第２チャンネル層６２の厚みＤ（ｎＧａＮ）の変化によるしきい値電圧Ｖｔｈの変化を示す図である。図６（Ｂ）は、第２チャンネル層６２の厚みＤ（ｎＧａＮ）の変化によるドレイン電流の変化を示す図である。図６では、下部障壁層８０のＡｌ濃度が８％であり、第２チャンネル層６２のキャリア濃度ｎ（ｎＧａＮ）が１．０×１０１８［１／ｃｍ３］の場合を示す。
【００４４】
図６（Ａ）に示すように、第２チャンネル層６２の厚みＤ（ｎＧａＮ）を増加させることで、しきい値電圧Ｖｔｈを低下させることができる。この場合、しきい値電圧Ｖｔｈが０．０［Ｖ］となるのは、しきい値電圧Ｖｔｈを正値にするには、略２４［ｎｍ］であるので、製造工程のばらつきも考慮して、２０［ｎｍ］以下にすればよい。より好ましくは、しきい値電圧Ｖｔｈを１．０［Ｖ］程度とするために、厚みＤ（ｎＧａＮ）を１５［ｎｍ］から２０［ｎｍ］程度にするとよい。そして、このような厚みにすることで、図６（Ｂ）に示すように、ドレイン電流も高くすることができる。
【００４５】
図７（Ａ）は、第２チャンネル層６２のキャリア濃度ｎ（ｎＧａＮ）の変化によるしきい値電圧Ｖｔｈの変化を示す図である。図７（Ｂ）は、第２チャンネル層６２のキャリア濃度ｎ（ｎＧａＮ）の変化によるドレイン電流の変化を示す図である。図７では、下部障壁層８０のＡｌ濃度が８％であり、第２チャンネル層６２の厚みＤ（ｎＧａＮ）が１５［ｎｍ］の場合を示す。
【００４６】
図７（Ａ）に示すように、第２チャンネル層６２のキャリア濃度ｎ（ｎＧａＮ）を増加させると、キャリア濃度ｎ（ｎＧａＮ）が１．０×１０１７［１／ｃｍ３］以下では、しきい値電圧Ｖｔｈが変化しないが、この濃度以上になると、しきい値電圧Ｖｔｈは急激に低下し、０［Ｖ］以下となる。これにともない、図７（Ｂ）に示すように、キャリア濃度ｎ（ｎＧａＮ）が１．０×１０１７［１／ｃｍ３］以下では、ドレイン電流が低いまま変化しないが、この濃度以上になると、ドレイン電流は急激に上昇する。したがって、高いドレイン電流を得るために、ドレイン電流の急上昇区間であり、しきい値電圧Ｖｔｈが０［Ｖ］よりも高くなるキャリア濃度ｎ（ｎＧａＮ）を選択するとよい。この点から、キャリア濃度を１．０×１０１８［１／ｃｍ３］程度にすることが、より好ましい。
【００４７】
なお、図６、図７では、キャリア濃度ｎ（ｎＧａＮ）を１．０×１０１８［１／ｃｍ３］で一定にして、厚みＤ（ｎＧａＮ）を変化させる場合と、厚みＤ（ｎＧａＮ）を１５［ｎｍ］で一定にして、キャリア濃度ｎ（ｎＧａＮ）を変化させる場合のみを示したが、厚みＤ（ｎＧａＮ）とキャリア濃度ｎ（ｎＧａＮ）のそれぞれを他の値に設定しても、同様の特性が得られることは、発明者によって確認されている。
【００４８】
以上のように、ｎ型ドーピングされた第２チャンネル層６２のキャリア濃度ｎ（ｎＧａＮ）および厚みＤ（ｎＧａＮ）を適宜設定することで、所定の正値からなるしきい値電圧Ｖｔｈを有し、オン抵抗が低いＨＦＥＴ１０を容易に実現することができる。
【００４９】
なお、上述の説明では、第１チャンネル層６１をアンドープとしたが、第２チャンネル層６２よりもキャリア濃度が大幅に低ければ、ｎ型ドーピングされていても、上述の作用効果を得ることは可能である。
【００５０】
ところで、上述の構成からなるＨＦＥＴ１０は、次に示す製造フローによって、製造される。図８は、本実施形態に係るＨＦＥＴ１０の製造工程の各過程における構造を模式的に示す断面図である。
【００５１】
なお、以下の形成処理は、ＨＦＥＴ１０が主面上に所定個数配列されたマザーウェハの状態で行われる。そして、以下の全ての処理が終了後に、各ＨＦＥＴ１０へ分割される。
【００５２】
まず、Ｓｉからなるベース基板２０を準備する。次に、このベース基板２１の一主面上に、有機金属気相成長法：ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）を用いて、図８（Ａ）に示すように、バッファ層３０、下部障壁層８０、第２チャンネル層６２、第１チャンネル層６１、上部障壁層５０を、この順で、エピ成長させて形成する。これにより、複合半導体基板８１０が形成される。この際、複合半導体基板８１０の各層の厚みは、上述のように、ＨＦＥＴ１０としての各層の機能や仕様に応じて適宜設定されている。なお、バッファ層３０は、低温で形成されたＧａＮやＡｌＮ等を用いればよい。
【００５３】
次に、図８（Ｂ）に示すように、複合半導体基板８１０を選択的にドライエッチングすることにより、マザーウェハから各ＨＦＥＴ１０を切り出すための素子分離用溝８００を形成する。素子分割用溝８００の深さは、図８（Ｂ）ではチャンネル層６０までであるが、これに限るものではなく、製造条件等に応じて適宜設定すればよい。
【００５４】
次に、図８（Ｃ）に示すように、複合半導体基板８１０における上部障壁層５０の表面に、ソース電極９００Ｓおよびドレイン電極９００Ｄを、所定距離離間して形成する。これらソース電極９００Ｓおよびドレイン電極９００Ｄは、上述のように、下地金属としてＴｉやＡｌを積層し、その上層にＡｕを積層することで形成される。これにより、ソースドレイン付き複合半導体基板８１１が形成される。
【００５５】
次に、ソースドレイン付き複合半導体基板８１１をアニールし、ソース電極９００Ｓおよびドレイン電極９００Ｄのコンタクト抵抗を低下させる。
【００５６】
次に、図８（Ｄ）に示すように、ソースドレイン付き複合半導体基板８１１のソース電極９００Ｓ形成位置とドレイン電極９００Ｄとの間の所定領域、言い換えれば、後の工程でゲート電極９００Ｇを形成する領域を、選択的にドライエッチングすることにより、リセス用凹部７００を形成する。この際、リセス用凹部７００は、上部障壁層５０を貫通し、第２チャンネル層６２内まで到達しない深さ、言い換えれば、第１チャンネル層６１内に凹部の底面があるような深さで形成される。
【００５７】
次に、図８（Ｅ）に示すように、ソースドレイン付き複合半導体基板８１１におけるリセス用凹部７１０が形成された領域含む上部障壁層５０の表面に絶縁層７０を形成する。絶縁層７０の厚みは、機能および仕様に応じて適宜設定されている。
【００５８】
次に、図８（Ｆ）に示すように、絶縁層７０の表面におけるリセス用凹部７１０の形成領域に、ゲート電極９００Ｇを形成する。ゲート電極９００Ｇは、下地金属としてＮｉを積層し、その上にＡｕ等を積層することで形成される。
【００５９】
このようにマザーウェハ上に配列形成された各ＨＦＥＴ１０は、素子分割用溝８００に沿って分割されることで、図８（Ｇ）に示すように、ＨＦＥＴ１０の個片へ分割される。これにより、一つのマザーウェハから複数のＨＦＥＴ１０が同時に形成される。
【符号の説明】
【００６０】
１０，１０Ｐ，１０Ｑ：ＨＦＥＴ、
２０，２０Ｐ，２０Ｑ：ベース基板、
３０，３０Ｐ，３０Ｑ：バッファ層、
３２Ｑ：ＡｌＮ層、
４０Ｐ，４０Ｑ：電子走行層、
５０，５０Ｐ：上部障壁層、
５１Ｑ：ｎ型ドープＡｌＧａＮ層、
６０，６０Ｑ：チャンネル層
７０，７０Ｑ：絶縁層、
８０：下部障壁層、
５００Ｐ：薄膜領域、
７００，７００Ｑ：リセス構造、
８００：素子分離用溝、
８１０：複合半導体基板、
８１１：ソースドレイン付き複合半導体基板、
９００Ｇ：ゲート電極、９００Ｓ：ソース電極、９００Ｄ：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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