(57)【要約】  パイプラインＡ／Ｄコンバータ（５０）は、縦列接続された複数のステージ１〜８を含む。キャリブレーション部（３０）は、２個以上のステージを対象にフォアグランドキャリブレーションを実行する。キャリブレーション部（３０）は、立ち上がり期間以外の１個以上のアイドル期間において、１個以上のステージのフォアグランドキャリブレーションを実行する。
2013046353.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するパイプラインＡ／Ｄコンバータシステムであって、  縦列接続された複数のステージを含むパイプラインＡ／Ｄコンバータと、  ２個以上のステージを対象にフォアグランドキャリブレーションを実行するキャリブレーション部とを備え、  前記キャリブレーション部は、立ち上がり期間以外の１個以上のアイドル期間において、１個以上のステージのフォアグランドキャリブレーションを実行する、パイプラインＡ／Ｄコンバータシステム。
【請求項２】
前記１個以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージは、前記立ち上がり期間にフォアグランドキャリブレーションを実行する２個以上のステージの一部分である、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
【請求項３】
前記１個以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージは、前記縦列接続された複数のステージのうち、初段のステージである、請求項２記載のパイプラインＡ／Ｄコンバータシステム。
【請求項４】
前記１以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージは、前記縦列接続された複数のステージのうち、初段のステージを含み、かつ連続した２個以上のステージである、請求項２記載のパイプラインＡ／Ｄコンバータシステム。
【請求項５】
前記キャリブレーション部は、前記連続した２個以上のステージのキャリブレーションを、初段ステージから遠い方のステージから順番に実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
【請求項６】
前記キャリブレーション部は、前記連続した２個以上のステージのキャリブレーションを１個のアイドル期間で実行できない場合には、複数のアイドル期間で、前記２個以上のステージのキャリブレーションを実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
【請求項７】
キャリブレーションする対象のステージと、キャリブレーションのタイミングを制御するシステム制御部を備え、  前記キャリブレーション部は、前記システム制御部で指定されたタイミングに従って、各アイドル期間に、１個以上のステージのキャリブレーションを実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
【請求項８】
前記キャリブレーション部は、各アイドル期間に、可能な限り多くのステージのキャリブレーションを順次実行をし、前記各アイドル期間内にキャリブレーションが終了しなかったステージについては、キャリブレーションの途中結果を破棄して、次のアイドル期間にキャリブレーションを最初から再実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
【請求項９】
前記１以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージのうち、少なくとも１個のステージのキャリブレーションは、互いに独立な複数の要素キャリブレーションからなり、  前記キャリブレーション部は、１個のステージの複数個の要素キャリブレーションを１個のアイドル期間で実行できない場合には、複数のアイドル期間で、前記１個のステージの複数個の要素キャリブレーションを実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１０】
要素キャリブレーションの対象と、キャリブレーションのタイミングを制御するシステム制御部を備え、  前記キャリブレーション部は、前記システム制御部で指定されたタイミングに従って、各アイドル期間に、１個以上の要素キャリブレーションを実行する、請求項９記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１１】
前記キャリブレーション部は、各アイドル期間に、可能な限り多くの要素キャリブレーションを順次実行をし、前記各アイドル期間内にキャリブレーションが終了しなかった要素キャリブレーションについては、キャリブレーションの途中結果の情報を破棄して、次のアイドル期間にキャリブレーションを最初から再実行する、請求項９記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１２】
前記キャリブレーション部は、各アイドル期間に、可能な限り多くの要素キャリブレーションまたはステージのキャリブレーションを順次実行をし、前記各アイドル期間内にキャリブレーションが終了しなかった要素キャリブレーションまたはステージのキャリブレーションについては、キャリブレーションの途中結果の情報を保存して、次のアイドル期間に前記途中結果の情報を用いて、キャリブレーションを再開する、請求項９記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１３】
前記キャリブレーション部は、すべてのアイドル期間において、いずれかのステージのキャリブレーションを実行する、請求項１に記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１４】
前記キャリブレーション部は、少なくとも１つのアイドル期間において、いずれのステージのキャリブレーションも実行しない、請求項１に記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１５】
前記キャリブレーション部は、  キャリブレーションの実行によって得られた補正量を記憶する第１の記憶部と、  初段のステージの終了後に、前記第１の記憶部に記憶された補正量が転送される第２の記憶部とをさらに備え、  前記キャリブレーション部は、前記第２の記憶部内の補正量に基づいて、前記パイプラインＡ／Ｄコンバータの出力を補正する、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１６】
前記キャリブレーション部は、  過去の１回以上のキャリブレーションで得られた補正量を記憶する記憶部を備え、  前記キャリブレーション部は、最新のキャリブレーションで得られた補正量と、過去の１回以上のキャリブレーションで得られた補正量を入力とする関数を用いて、補正量を算出する、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１７】
前記キャリブレーション部は、  過去の１回以上のキャリブレーションで得られた補正量を記憶する記憶部をさらに備え、  前記キャリブレーション部は、最新のキャリブレーションで得られた補正量と、前記記憶部に記憶されている過去の１回以上のキャリブレーションで得られた補正量との移動平均によって、補正量を算出する、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１８】
前記１以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージのうち、少なくとも１個のステージのキャリブレーションは、互いに独立な複数の要素キャリブレーションからなり、  前記キャリブレーション部は、前記立ち上がり期間に、前記複数の要素キャリブレーションのうちのすべてを実行して、複数の初期補正量を求め、前記アイドル期間に、前記複数の要素キャリブレーションのうちの１つを実行し、実行によって得られた補正量と、前記複数の初期補正量の中の実行した要素キャリブレーションと関連する初期補正量との差分補正量を求め、  前記キャリブレーション部は、通常動作時には、前記立ち上がり期間に求めた複数の初期補正量のそれぞれと前記差分補正量とを加算して得られる値に基づいて、前記パイプラインＡ／Ｄコンバータの出力を補正する、請求項１に記載のパイプラインＡ／Ｄコンバータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、パイプラインＡ／Ｄコンバータに関し、特に、キャリブレーション機能を有するパイプラインＡ／Ｄコンバータに関する。
【背景技術】
【０００２】  パイプラインＡ／Ｄコンバータは、複数のステージに分けてアナログ信号をデジタル信号に変換する回路である。【０００３】  このパイプラインＡ／Ｄコンバータにおけるオフセットエラーおよびゲインエラーを補正するための方法が知られている。【０００４】  たとえば、特許文献１（特開２００４−２２２２７４号公報）のパイプラインＡ／Ｄコンバータは、アナログ入力信号をＡ／Ｄ変換して変換データ及び残差信号を出力するステージと、変換データに遅延を与えるタイミング調整回路と、ステージにおけるＤ／Ａ変換の出力電圧の誤差を補正するＤＡＣ誤差補正回路と、ステージにおける増幅器のゲイン誤差を補正するゲイン誤差補正回路と、ゲイン誤差補正回路から出力されるデジタル出力信号に基づいてＤ／Ａ変換の出力電圧の誤差及びゲイン誤差を計算してＤＡＣ誤差補正回路及びゲイン誤差補正回路に供給する誤差補正用データ生成回路と、ステージにＤＡＣ制御信号を供給するキャリブレーション制御回路とを備える。【０００５】  ところで、キャリブレーションには、フォアグランドキャリブレーションとバックグランドキャリブレーションの２種類がある。フォアグランドキャリブレーションは、Ａ／Ｄ変換を実行しない専用のキャリブレーション期間を設けて、その期間中に、Ａ／Ｄ変換の誤差要因を測定し、補正量を求めるものである。フォアグランドキャリブレーションは、キャリブレーションを実行する構造が簡易であり、消費電力が小さいことから広く利用されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２２２２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】  しかしながら、フォアグランドキャリブレーションには、動作中の温度変動などの変動要因に追従できないという問題がある。すなわち、立ち上げ時にキャリブレーションを行なって補正量を求めたとしても、時間の経過によって温度が変動すると、立ち上げ時に求めた補正量では正しく補正できなくなる場合がある。【０００８】  それゆえに、本発明の目的は、動作中の温度変動などの変動要因に追従することができるフォアグランドキャリブレーションを実行することができるパイプラインＡ／Ｄコンバータシステムを提供することである。
【課題を解決するための手段】
【０００９】  本発明の一実施形態のパイプラインＡ／Ｄコンバータシステムは、アナログ信号をデジタル信号に変換するシステムであって、縦列接続された複数のステージを含むパイプラインＡ／Ｄコンバータと、２個以上のステージを対象にフォアグランドキャリブレーションを実行するキャリブレーション部とを備え、キャリブレーション部は、立ち上がり期間以外の１個以上のアイドル期間において、１個以上のステージのフォアグランドキャリブレーションを実行する。
【発明の効果】
【００１０】  本発明の一実施形態によれば、動作中の温度変動などの変動要因に追従することができるフォアグランドキャリブレーションを実行することができる
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。
【図２】ＳＡＤＣの構成を表わす図である。
【図３】ＭＤＡＣの構成を表わす図である。
【図４】ステージｓ（ｓ＝１〜４）のキャリブレーションの手順を表わすフローチャートである。
【図５】ステージｓ（ｓ＝１〜４）のキャリブレーションの手順を表わすフローチャートである。
【図６】第１の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【図７】第２の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【図８】第３の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【図９】第４の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【図１０】第５の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【図１１】第６の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【図１２】第７の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【図１３】第８の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【図１４】第９の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【図１５】第１０の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。
【図１６】第１１の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。
【発明を実施するための形態】
【００１２】  以下、本発明の実施形態について、図面を用いて説明する。  ［第１の実施形態］  （構成）  図１は、第１の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。
【００１３】  図１に示すように、パイプラインＡ／Ｄコンバータシステムは、パイプラインＡＤＣ５０と、システム制御部１と、パイプラインＡＤＣ（Analog-to-Digital  Converter）５０と、キャリブレーション部３０とを備える。
【００１４】  システム制御部１は、パイプラインＡＤＣ５０およびキャリブレーション部３０を制御する。
【００１５】  パイプラインＡＤＣ５０は、アナログ信号をデジタル信号に変換する。パイプラインＡＤＣ５０は、縦列接続された複数のステージ１〜ステージ８と、エラー補正回路５１とを含む。
【００１６】  各ステージは、ＳＡＤＣ２と、ＭＤＡＣ３とを備える。ステージ間では、それぞれのステージで演算したアナログの結果を伝送している。また、各ステージには、デジタル出力があり、エラー補正回路５１に接続されている。エラー補正回路５１の出力は、パイプラインＡＤＣ５０のデジタル出力となる。
【００１７】  一般的に、最終ステージであるステージ８を除く、すべてのステージは、アナログ入力を１系統、アナログ出力を１系統、デジタル出力を１系統持っている。図１に示すように、各ステージは、ＳＡＤＣ(Sub  Analog-to-Digital  Converter)２と、ＭＤＡＣ(Multiplying  Digital-to-Analog  Converter)３から構成されており、前述のように、ステージ間やエラー補正回路５１に接続している。ステージの詳細は後述するが、概していうと、入力された信号は、ＳＡＤＣ２で荒く量子化され、その結果がデジタル出力される。出力されたデジタル値に対応したアナログ量をＭＤＡＣがもつ、ＤＡＣ機能でＤ／Ａ変換し、入力された値から減算を行ったうえで、増幅機能で、一定の倍率に増幅（図１の例では２倍）される。
【００１８】  最終ステージは、次段にステージがないため、ＳＡＤＣ２のみの構成となっている。他のステージと異なり、多少細かい量子化を行なうことが多い。
【００１９】  キャリブレーション部３０は、各ステージのキャリブレーションを実行する。キャリブレーション部３０は、複数のステージのキャリブレーションを実行するときには、ステージ１から遠い方のステージのキャリブレーションから順番に実行する。たとえば、ステージ１〜ステージ４のキャリブレーションを実行するときには、キャリブレーション部３０は、ステージ４、ステージ３、ステージ２、ステージ１の順番でキャリブレーションを実行する。
【００２０】  図２は、ＳＡＤＣの構成を表わす図である。  図２を参照して、ＳＡＤＣ２は、基準電圧生成部４と、比較部７ａ，７ｂ，７ｃ，７ｄと、ＭＤＡＣ用デコーダ６ａ，６ｂと、エンコーダ５とを含む。
【００２１】  基準電圧生成部４は、基準電圧Ｖｒｅｆ４、Ｖｒｅｆ３、Ｖｒｅｆ２、Ｖｒｅｆ１を生成する。
【００２２】  比較部７ａは、基準電圧Ｖｒｅｆ４と入力電圧Ｖｉｎの大きさを比較して、比較結果をＭＤＡＣ用デコーダ６ａとエンコーダ５へ出力する。比較部７ｂは、基準電圧Ｖｒｅｆ３と入力電圧Ｖｉｎの大きさを比較して、比較結果をＭＤＡＣ用デコーダ６ａとエンコーダ５へ出力する。比較部７ｃは、基準電圧Ｖｒｅｆ２と入力電圧Ｖｉｎの大きさを比較して、比較結果をＭＤＡＣ用デコーダ６ｂとエンコーダ５へ出力する。比較部７ｄは、基準電圧Ｖｒｅｆ１と入力電圧Ｖｉｎの大きさを比較して、比較結果をＭＤＡＣ用デコーダ６ｂとエンコーダ５へ出力する。
【００２３】  上述のＶｒｅｆ４、Ｖｒｅｆ３、Ｖｒｅｆ２、Ｖｒｅｆ１は、たとえば、３／８Ｖｒｅｆ、１／８Ｖｒｅｆ、−１／８Ｖｒｅｆ、−３／８Ｖｒｅｆである。上述の入力電圧Ｖｉｎは、このＳＡＤＣ２がステージ２〜ステージ８のＳＡＤＣ２の場合には、前ステージのＭＤＡＣ３の出力電圧であり、このＳＡＤＣ２がステージ１のＳＡＤＣ２の場合には、パイプラインＡＤＣ５０に入力されたアナログ入力電圧である。  ４つある比較部７ａ、７ｂ、７ｃ、７ｄからの４本の信号は、エンコーダ５で、０〜４の３ビットのエンコードされたデジタル信号に変換される。つまり、Ｖｒｅｆ４＜Ｖｉｎ（比較器７ａの出力がＨレベル）を示すときには４に変換される。
【００２４】  つまり、エンコーダ５は、Ｖｒｅｆ３≦Ｖｉｎ＜Ｖｒｅｆ４（比較器７ａの出力がＬレベル、かつ、比較器７ｂの出力がＨレベル）を示すときには３を出力する。エンコーダ５は、Ｖｒｅｆ２≦Ｖｉｎ＜Ｖｒｅｆ３（比較器７ｂの出力がＬレベル、かつ、比較器７ｃの出力がＨレベル）を示すときには２を出力する。エンコーダ５は、Ｖｒｅｆ１≦Ｖｉｎ＜Ｖｒｅｆ２（比較器７ｃの出力がＬレベル、かつ、比較器７ｄの出力がＨレベル）を示すときには１を出力する。エンコーダ５は、Ｖｒｅｆ１＞Ｖｉｎ（比較器７ｄの出力がＬレベル）を示すときには０を出力する。
【００２５】  比較部７ａの比較結果がＶｒｅｆ４≦Ｖｉｎを示すときには、スイッチ信号ＳＷ２ａが活性化され、スイッチ信号ＳＷ２ｂ、ＳＷ２ｃは非活性化される。
【００２６】  比較部７ａの比較結果がＶｒｅｆ４＞Ｖｉｎで、かつ比較部７ｂの比較結果がＶｒｅｆ３≦Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｂが活性化され、スイッチ信号ＳＷ２ａ，ＳＷ２ｃが非活性化される。
【００２７】  比較部７ｂの比較結果がＶｒｅｆ３＞Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｃが活性化され、スイッチ信号ＳＷ２ａ，ＳＷ２ｂが非活性化される。
【００２８】  比較部７ｃの比較結果がＶｒｅｆ２≦Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｄが活性化され、スイッチ信号ＳＷ２ｅ、ＳＷ２ｆは非活性化される。
【００２９】  比較部７ｃの比較結果がＶｒｅｆ２＞Ｖｉｎで、かつ比較部７ｄの比較結果がＶｒｅｆ１≦Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｅが活性化され、スイッチ信号ＳＷ２ｄ，ＳＷ２ｆが非活性化される。
【００３０】  比較部７ｄの比較結果がＶｒｅｆ１＞Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｆが活性化され、スイッチ信号ＳＷ２ｄ，ＳＷ２ｅが非活性化される。
【００３１】  図３は、ＭＤＡＣの構成を表わす図である。  図３を参照して、ＭＤＡＣ３は、スイッチ２１３〜２１６、スイッチ２０３〜２０８と、スイッチ２０１，２０２と、スイッチ２０９，２１１，２１２，２３１，２３２と、容量Ｃｉ１，Ｃｉ２，Ｃｆ１，Ｃｆ２と、増幅器２００とを備える。
【００３２】  スイッチ２１３は、スイッチ信号ＳＷ３ａに従って、容量Ｃｉ１と電圧ＶＲＭとの間の接続／非接続を切替える。スイッチ２１４は、スイッチ信号ＳＷ３ｂに従って、容量Ｃｉ１と電圧ＶＲＴとの間の接続／非接続を切替える。スイッチ２１５は、スイッチ信号ＳＷ３ｃに従って、容量Ｃｉ２と電圧ＶＲＭとの間の接続／非接続を切替える。スイッチ２１６は、スイッチ信号ＳＷ３ｄに従って、容量Ｃｉ２と電圧ＶＲＴとの間の接続／非接続を切替える。
【００３３】  スイッチ２０３は、スイッチ信号ＳＷ２ａに従って、容量Ｃｉ１と第１の電圧（＋Ｖｒｅｆ）との間の接続／非接続を切替える。スイッチ２０４は、スイッチ信号ＳＷ２ｂに従って、容量Ｃｉ１と第２の電圧（０Ｖ）との間の接続／非接続を切替える。スイッチ２０５は、スイッチ信号ＳＷ２ｃに従って、容量Ｃｉ１と第３の電圧（−Ｖｒｅｆ）との間の接続／非接続を切替える。
【００３４】  スイッチ２０６は、スイッチ信号ＳＷ２ｄに従って、容量Ｃｉ２と第１の電圧（＋Ｖｒｅｆ）との間の接続／非接続を切替える。スイッチ２０７は、スイッチ信号ＳＷ２ｅに従って、容量Ｃｉ２と第２の電圧（０Ｖ）との間の接続／非接続を切替える。スイッチ２０８は、スイッチ信号ＳＷ２ｆに従って、容量Ｃｉ２と第３の電圧（−Ｖｒｅｆ）との間の接続／非接続を切替える。
【００３５】  スイッチ２０１は、スイッチ信号ＳＷ１ｃに従って、容量Ｃｉ２と入力電圧Ｖｉｎとの間の接続／非接続を切替える。スイッチ２０２は、スイッチ信号ＳＷ１ｂに従って、容量Ｃｉ１と入力電圧Ｖｉｎとの間の接続／非接続を切替える。
【００３６】  増幅器２００の第１の入力端子Ｐ１は、容量Ｃｉ１および容量Ｃｉ２と接続する。また、増幅器２００の第１の入力端子Ｐ１は、容量Ｃｆ１および容量Ｃｆ２と接続する。
【００３７】  スイッチ２０９は、スイッチ信号ＳＷ１ｄに従って、増幅器２００の第１の入力端子Ｐ１と第２の入力端子Ｐ２との接続／非接続を切替える。
【００３８】  スイッチ２１１は、スイッチ信号ＳＷ１ａに従って、ノードＮＤと入力電圧Ｖｉｎとの接続／非接続を切替える。
【００３９】  スイッチ２１２は、スイッチ信号ＳＷ２に従って、ノードＮＤと増幅器２００の出力との接続／非接続を切替える。  スイッチ２３１は、スイッチ信号ＳＷ４ａに従って、容量Ｃｆ２と電圧ＶＲＭとを接続するか、容量Ｃｆ２とノードＮＤとを接続するかを切替える。
【００４０】  スイッチ２３２は、スイッチ信号ＳＷ４ｂに従って、容量Ｃｆ１と電圧ＶＲＭとを接続するか、容量Ｃｆ１とノードＮＤとを接続するかを切替える。
【００４１】  再び、図１を参照して、キャリブレーション部３０は、第１〜第４ステージの容量Ｃｉ１、Ｃｉ２についてのキャリブレーションを実行する。キャリブレーション部３０は、測定部５２と、ステージ１用メモリ５８と、ステージ２用メモリ６３と、ステージ３用メモリ６８と、ステージ４用メモリ７３と、補正部３１とを備える。
【００４２】  測定部５２は、平均化部５３と、レジスタＡと、レジスタＢと、減算部５７とを備える。
【００４３】  平均化部５３は、カウンタ５４を備える、平均化部５３は、各ステージの各容量についてのキャリブレーションのために、補正部３１の出力を５００回程度測定して、その平均値を計算する。カウンタ５４は、全５００回程度の測定のうちの現在までの測定回数をカウントする。
【００４４】  具体的には、平均化部５３は、キャリブレーションする容量（Ｃｉ１，Ｃｉ２のいずれか）を電圧ＶＲＭで充電したときの補正部３１の最新の出力と、レジスタＡ内の過去の補正部３１の出力の平均値とに基づいて、補正部３１の出力の平均値を更新してレジスタＡに保存する。たとえば、レジスタＡ内に第１〜（ｎ−１）回目までの測定値ａ1、ａ2、・・・、ａn-1の平均値ＭＡが格納されており、現在のカウンタがｎで、測定された値がａnのときには、平均化部５３は、｛（ｎ−１）×ＭＡ＋ａn｝／ｎを計算して、レジスタＡの格納値を更新する。
【００４５】  また、平均化部５３は、キャリブレーションする容量（Ｃｉ１，Ｃｉ２のいずれか）を電圧ＶＲＴで充電したときの補正部３１の最新の出力と、レジスタＢ内の過去の補正部３１の出力の平均値とに基づいて、補正部３１の出力の平均値を更新してレジスタＢに保存する。たとえば、レジスタＢ内に第１〜（ｎ−１）回目までの測定値ｂ1、ｂ2、・・・、ｂn-1の平均値ＭＢが格納されており、現在のカウンタがｎで、測定された値がｂnのときには、平均化部５３は、｛（ｎ−１）×ＭＢ＋ｂn｝／ｎを計算して、レジスタＢの格納値を更新する。
【００４６】  レジスタＡは、キャリブレーションする容量（Ｃｉ１，Ｃｉ２のいずれか）を電圧ＶＲＭで充電したときの補正部３１の出力の平均値を格納する。
【００４７】  レジスタＢは、キャリブレーションする容量（Ｃｉ１，Ｃｉ２のいずれか）を電圧ＶＲＴで充電したときの補正部３１の出力の平均値を格納する。
【００４８】  減算部５７は、レジスタＡ内のデータからレジスタＢ内のデータを減算する。  ステージ１用メモリ５８は、ステージ１の補正量を記憶する。ステージ１用メモリ５８は、Ｃｉ１用書込メモリ５９と、Ｃｉ１用読出メモリ６０と、Ｃｉ２用書込メモリ６１と、Ｃｉ２用読出メモリ６２とを含む。
【００４９】  ステージ２用メモリ６３は、ステージ２の補正量を記憶する。ステージ２用メモリ６３は、Ｃｉ１用書込メモリ６４と、Ｃｉ１用読出メモリ６５と、Ｃｉ２用書込メモリ６６と、Ｃｉ２用読出メモリ６６とを含む。
【００５０】  ステージ３用メモリ６８は、ステージ３の補正量を記憶する。ステージ３用メモリ６８は、Ｃｉ１用書込メモリ６９と、Ｃｉ１用読出メモリ７０と、Ｃｉ２用書込メモリ７１と、Ｃｉ２用読出メモリ７２とを含む。
【００５１】  ステージ４用メモリ７３は、ステージ４の補正量を記憶する。ステージ４用メモリ７３は、Ｃｉ１用書込メモリ７４と、Ｃｉ１用読出メモリ７５と、Ｃｉ２用書込メモリ７６と、Ｃｉ２用読出メモリ７６とを含む。
【００５２】  Ｃｉ１用書込メモリ５９，６４，６９，７４は、容量Ｃｉ１に関するキャリブレーションの実行によって求められた補正量を記憶する。Ｃｉ１用書込メモリ５９，６４，６９，７４内の補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ６０，６５，７０，７５に転送される。Ｃｉ１用読出メモリ６０，６５，７０，７５の補正量は、補正部３１に出力されて、キャリブレーションおよび通常動作時に利用される。
【００５３】  Ｃｉ２用書込メモリ６１，６６，７１，７６は、容量Ｃｉ２に関するキャリブレーションの実行によって求められた補正量を記憶する。Ｃｉ２用書込メモリ６１，６６，７１，７６内の補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ２用読出メモリ６２，６７，７２，７７に転送される。Ｃｉ２用読出メモリ６２，６７，７２，７７の補正量は、補正部３１に出力されて、キャリブレーションおよび通常動作時に利用される。
【００５４】  上記のように、Ｃｉｎ用書込メモリとＣｉｎ用読出メモリ（ｎ＝１、２）を設けた理由は、仮に同じメモリを用いるとした場合には、複数のインターバル期間を通して補正を行なうときに、補正途中の値を用いて、通常動作時に補正を行ってしまうからである。たとえば、あるインターバル期間にステージ４、３、２のキャリブレーションを実行することによって算出された補正量を用いて、通常動作での補正部の出力を計算したのでは、ステージ１のキャリブレーションによる補正量が加えられていないため、正しい補正が行なわれないからである。
【００５５】  これを回避するために、ステージ１のキャリブレーションが終了するまでは、ステージ２〜４についても、前回のキャリブレーションによる補正量を用いることが必要である。そのためにＣｉｎ用書込メモリとＣｉｎ用読出メモリの２種類を設けた。なお、図１では、Ｃｉｎ用書込メモリとＣｉｎ用読出メモリを直列に接続しているが、２つのメモリを並列に接続し、一方を書込用、他方を読出用とし、これを交互に入変えて使用する構成でもよい。
【００５６】  補正部３１は、選択部７８，８０，８２，８４と、有効化部７９，８１，８３，８５と、加算部８６とを含む。
【００５７】  選択部７８は、ステージ４の容量Ｃｉ１についてのキャリブレーションを実行している場合には、Ｃｉ１用読出メモリ６０に格納されている値を選択して出力し、ステージ４の容量Ｃｉ２についてのキャリブレーションを実行している場合には、Ｃｉ２用読出メモリ６２に格納されている値を選択して出力する。
【００５８】  選択部７８は、他のステージのキャリブレーションを実行中の場合、および通常動作時には、ＳＡＤＣ２のエンコーダ５からエラー補正回路５１へ出力される４ビットのデジタル値にしたがって、Ｃｉ１用読出メモリ６０とＣｉ２用読出メモリ６２のいずれかに格納されている値を選択、または両方を選択加算して出力する。
【００５９】  たとえば、ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値が「４」のとき、Ｃｉ１用読出メモリ６０を選択して、その格納値の２倍の値を出力する。ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値が「３」のとき、Ｃｉ１用読出メモリ６０を選択して、その格納値を出力する。ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値「２」のとき、Ｃｉ１用読出メモリ６０およびＣｉ２用読出メモリ６２のいずれも選択せずに、いずれも、出力しない。ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値が「１」のときＣｉ２用読出メモリ６２を選択して、その格納値を出力する。ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値が「０」のとき、Ｃｉ２用読出メモリ６２を選択して、その格納値の２倍の値を出力する。
【００６０】  選択部８０，８２，８４も、選択部７８と同様である。  有効化部７９は、システム制御部１からの有効化信号ｅｆ４が活性化されたときに、選択部７８の出力を加算部８６へ出力する。有効化信号ｅｆ４は、ステージ１〜ステージ４のキャリブレーションを実行するとき、および通常動作時に活性化される。有効化部８１は、システム制御部１からの有効化信号ｅｆ３が活性化されたときに、選択部８０の出力を加算部８６へ出力する。有効化信号ｅｆ３は、ステージ１〜ステージ３のキャリブレーションを実行するとき、および通常動作時に活性化される。有効化部８３は、システム制御部１からの有効化信号ｅｆ２が活性化されたときに、選択部８２の出力を加算部８６へ出力する。有効化信号ｅｆ２は、ステージ１〜ステージ２のキャリブレーションを実行するとき、および通常動作時に活性化される。有効化部８５は、システム制御部１からの有効化信号ｅｆ１が活性化されたときに、選択部８４の出力を加算部８６へ出力する。有効化信号ｅｆ１は、ステージ１のキャリブレーションを実行するとき、および通常動作時に活性化される。
【００６１】  加算部８６は、パイプラインＡＤＣ５０のエラー補正回路５１からの１０ビットの出力値と、有効化部７９、有効化部８１、有効化部８３、および有効化部８５の出力を加算する。
【００６２】  （各ステージのキャリブレーション手順）  図４および図５は、ステージｓ（ｓ＝１〜４）のキャリブレーションの手順を表わすフローチャートである。
【００６３】  まず、レジスタＡおよびレジスタＢ内のデータの初期化、カウンタ５４の初期化などが行なわれる（ステップＳ１０１）。
【００６４】  次に、ｎ＝１に設定される（ステップＳ１０２）。  次に、ｉ＝１に設定される（ステップＳ１０３）。
【００６５】  次に、スイッチ２０１、２０２、２０３〜２０８、２０９、２１１、２１２、２１４、２１６をオフにし、かつスイッチ２１３、２１５をオンにし、スイッチ２３１，２３２を電圧ＶＲＭと接続することによって、容量Ｃｉ１、容量Ｃｉ２、容量Ｃｆ１、容量Ｃｆ２を電圧ＶＲＭで充電する（ステップＳ１０４）。
【００６６】  次に、Ｃｆ１を増幅器２００に接続する（ステップＳ１０５）。  次に、補正部３１は、パイプラインＡＤＣ５０の出力の補正を実行する（ステップＳ１０６）。
【００６７】  次に、平均化部５３は、補正部３１の最新の出力と、レジスタＡ内の過去の補正部３１の出力の累算値を加算し、累算値を更新してレジスタＡに保存する（ステップＳ１０７）。
【００６８】  ｉ＝５００でない場合には（ステップＳ１０８でＮＯ）、ｉをインクリメントして（ステップＳ１０９）、ステップＳ１０４からの処理を繰返す。
【００６９】  ｉ＝５００となったときには（ステップＳ１０８でＹＥＳ）、平均化部５３は、レジスタＡの格納値を５００で除算して平均値を計算した後、レジスタＡに保存する。また、ｉ＝１に設定される（ステップＳ１１０）。
【００７０】  次に、スイッチ２０１、２０２、２０３〜２０８、２０９、２１１、２１２、２１４、２１６をオフにし、かつスイッチ２１３、２１５をオンにし、スイッチ２３１，２３２を電圧ＶＲＭと接続することによって、容量Ｃｉ１、容量Ｃｉ２、容量Ｃｆ１、容量Ｃｆ２を電圧ＶＲＭで充電する（ステップＳ１１１）。
【００７１】  次に、スイッチ２３１、２３２、２１２をオンすることによって、容量Ｃｆ１、容量Ｃｆ２を増幅器２００に接続し、かつスイッチ２１３、２１５をオフにし、スイッチ２１４およびスイッチ２１６の一方をオンにすることによって、Ｃｉｎを電圧ＶＴＲで充電する（ステップＳ１１２）。
【００７２】  次に、補正部３１は、パイプラインＡＤＣ５０の出力の補正を実行する（ステップＳ１１３）。
【００７３】  次に、平均化部５３は、補正部３１の最新の出力と、レジスタＢ内の過去の補正部３１の出力の累算値を加算し、累算値を更新してレジスタＢに保存する（ステップＳ１１４）。
【００７４】  ｉ＝５００でない場合には（ステップＳ１１５でＮＯ）、ｉをインクリメントして（ステップＳ１１６）、ステップＳ１１１からの処理を繰返す  ｉ＝５００となったときには（ステップＳ１１５でＹＥＳ）、平均化部５３は、レジスタＢの格納値を５００で除算して平均値を計算した後、レジスタＢに保存する（ステップＳ１１７）。
【００７５】  次に、減算部５７は、レジスタＡ内の平均値からレジスタＢ内の平均値を減算する（ステップＳ１１８）。
【００７６】  減算部５７の減算結果でステージ用メモリのＣｉｎ用書込メモリの値を更新する（ステップＳ１１９）。
【００７７】  ｎ≧２でない場合には（ステップＳ１２０でＮＯ）、ｎをインクリメントして（ステップＳ１２１）、ステップＳ１０２に戻る。
【００７８】  ｎ≧２の場合には（ステップＳ１２０でＹＥＳ）、更新されたＣｉ１用書込メモリ、Ｃｉ２用書込メモリのデータをそれぞれＣｉ１用読出メモリ、Ｃｉ２用読出メモリへ転送する（ステップＳ１２３）。
【００７９】  （キャリブレーションのタイミング）  図６は、第１の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【００８０】  パイプラインＡＤＣを用いる主なアプリケーションは、画像・映像系と通信系である。これらアプリケーションには、ある信号処理と別の信号処理の間にインターバル期間（いわゆるアイドル期間）が存在する。たとえば、画像・映像系では、一画面のうち、各ラインごとや、各フレームごとに、信号処理が行なわず、したがってＡ／Ｄ変換が行なわれないインターバル期間が存在する。また、通信系では、送信時は、Ａ／Ｄ変換が行われずインターバル期間となる。本実施の形態では、これらインターバル期間を利用して、キャリブレーションを実行する。ただし、インターバル期間として、それほど大きな時間を確保することができないことを考慮して、本願の発明者は、各インターバル期間において、どのステージのキャリブレーションを実行すべきかについて検討を行なった。
【００８１】  図６に示すように、キャリブレーションのタイミング信号は、システム制御部１から送られている。すなわち、システム制御部１からのキャリブレーションのタイミング信号が「Ｌ」レベルにネゲートされたときに、Ａ／Ｄ変換が実行可能となる。システム制御部１からのキャリブレーションのタイミング信号が「Ｈ」レベルにアサートされたときに、キャリブレーションが実行可能となる。システム制御部１は、電源投入時やスリープなどの復帰時の立上り期間の、またはＡ／Ｄ変換のインターバル期間において、キャリブレーションのタイミング信号を「Ｈ」レベルにアサートする。
【００８２】  本発明の実施形態では、キャリブレーション部３０は、電源投入時やスリープからの復帰時などの立ち上がり期間には、ステージ１〜ステージ８のうちのステージ１〜ステージ４のフォアグランドキャリブレーションを実行し、１個以上のインターバル期間において、１個以上のステージのフォアグランドキャリブレーションを実行する。
【００８３】  第１の実施形態では、具体的には、図６に示すように、キャリブレーション部３０は、立ち上がり期間では、ステージ１〜ステージ４のキャリブレーションを実行する。Ａ／Ｄ変換のインターバル期間には、重要なステージであるステージ１のみを実行する。
【００８４】  以上のように、本実施の形態によって、フォアグランドキャリブレーションが持つ利点の多くを継承しながら、インターバル期間を利用して、ステージ１のフォアグランドキャリブレーションを実行することによって、フォアグランドキャリブレーションの欠点である変動要因の非追従性を解消することができる。
【００８５】  なお、本実施の形態では、インターバル期間を利用して、ステージ１のフォアグランドキャリブレーションを実行したが、これに限定するものではない。ステージ１およびステージ２のキャリブレーションを実行するものとしてもよいし、ステージ１、ステージ２およびステージ３のキャリブレーションを実行することとしてもよいし、ステージ１、ステージ２、ステージ３およびステージ４のキャリブレーションを実行することとしてもよい。
【００８６】  ［第２の実施形態］  本実施の形態では、キャリブレーション部３０は、複数のステージのキャリブレーションに要する時間が、１つのインターバル期間を超える場合には、複数のステージのキャリブレーションの実行を複数のインターバル期間に割り振る。
【００８７】  図７は、第２の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【００８８】  図７に示すように、第１のインターバル期間において、システム制御部１は、ステージ４およびステージ３のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
【００８９】  第２のインターバル期間において、システム制御部１は、ステージ２のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ２のキャリブレーションを実行する。
【００９０】  第３のインターバル期間において、システム制御部１は、ステージ１のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ１のキャリブレーションを実行する。
【００９１】  第４のインターバル期間において、システム制御部１は、ステージ４およびステージ３のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
【００９２】  以上によって、各インターバル期間が短い場合でもフォアグランドキャリブレーションを実現できる。
【００９３】  ［第３の実施形態］  第３の実施形態では、システム制御部１が、インターバル期間に収まるように、キャリブレーションを実行するステージを管理する。キャリブレーション部３０は、システム制御部１でスケジューリングされた順序に従って、各インターバル期間に、１個以上のステージのキャリブレーションを実行する。
【００９４】  図８は、第３の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【００９５】  図８に示すように、第１のインターバル期間において、システム制御部１は、ステージ４のキャリブレーションの実行タイミングを指定する信号ＣＬ４をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。その後、システム制御部１は、ステージ３のキャリブレーションの実行タイミングを指定する信号ＣＬ３をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
【００９６】  第２のインターバル期間において、システム制御部１は、ステージ２のキャリブレーションの実行タイミングを指定する信号ＣＬ２をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ２のキャリブレーションを実行する。
【００９７】  第３のインターバル期間において、システム制御部１は、ステージ１のキャリブレーションの実行タイミングを指定する信号ＣＬ１をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ１のキャリブレーションを実行する。
【００９８】  第４のインターバル期間において、システム制御部１は、ステージ４のキャリブレーションの実行タイミングを指定する信号ＣＬ４をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。その後、システム制御部１は、ステージ３のキャリブレーションの実行タイミングを指定する信号ＣＬ３をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
【００９９】  ［第４の実施形態］  第４の実施形態では、キャリブレーション部３０は、各インターバル期間に、可能な限り多くのステージのキャリブレーションを順次実行し、各インターバル期間内にキャリブレーションが終了しなかったステージについては、キャリブレーションの途中結果の情報を破棄して、次のインターバル期間にキャリブレーションを最初から再実行する。
【０１００】  図９は、第４の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【０１０１】  図９に示すように、第１のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４およびステージ３のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ２のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ２のキャリブレーションを中止し、途中結果の情報を破棄する。
【０１０２】  第２のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ２のキャリブレーションを最初から実行する。その後、キャリブレーション部３０は、ステージ１のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ１のキャリブレーションを中止し、途中結果の情報を破棄する。
【０１０３】  第３のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ１のキャリブレーションを最初から実行する。その後、キャリブレーション部３０は、ステージ４のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ４のキャリブレーションを中止し、途中結果の情報を破棄する。
【０１０４】  第４のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを最初から実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ２のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ２のキャリブレーションを中止し、途中結果の情報を破棄する。
【０１０５】  本実施の形態では、システム制御部は、各キャリブレーション期間にタイミング信号を活性化させるだけでよく各ステージに必要なキャリブレーション時間を把握する必要がないため、制御が容易になる。
【０１０６】  ［第５の実施形態］  第１の実施形態で説明したように、ステージ１〜ステージ４の各キャリブレーションは、２個の互いに独立な容量Ｃｉ１、Ｃｉ２についてのキャリブレーションからなる。容量Ｃｉ１についての補正量の算出は、容量Ｃｉ２についての補正量に依存せず、容量Ｃｉ２についての補正量の算出も、容量Ｃｉ１についての補正量に依存しないからである。容量Ｃｉ１、Ｃｉ２についてのそれぞれのキャリブレーションを要素キャリブレーションと呼ぶことにする。
【０１０７】  本実施の形態では、キャリブレーション部３０は、１個のステージの２個の要素キャリブレーションを１個のインターバル期間で実行できない場合には、複数のインターバル期間で、１個のステージの２個の要素キャリブレーションを実行する。
【０１０８】  図１０は、第５の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【０１０９】  図１０に示すように、第１のインターバル期間において、システム制御部１は、ステージ４のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。
【０１１０】  第２のインターバル期間において、システム制御部１は、ステージ３のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
【０１１１】  第３のインターバル期間において、システム制御部１は、ステージ２のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ２のキャリブレーションを実行する。
【０１１２】  第４のインターバル期間において、システム制御部１は、ステージ１の容量Ｃｉ１についての要素キャリブレーション（ステージ１Ａ）を実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０はステージ１の容量Ｃｉ１についての要素キャリブレーションを実行する。
【０１１３】  第５のインターバル期間において、システム制御部１は、ステージ１の容量Ｃｉ２についての要素キャリブレーション（ステージ１Ｂ）を実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０はステージ１の容量Ｃｉ２についての要素キャリブレーションを実行する。
【０１１４】  以上によって、各インターバル期間が短い場合でも、フォアグランドキャリブレーションを実現できる。
【０１１５】  ［第６の実施形態］  第６の実施形態では、システム制御部１が、インターバル期間に収まるように、実行するキャリブレーションおよび要素キャリブレーションのステージを管理する。キャリブレーション部３０は、システム制御部１でスケジューリングされた順序に従って、各インターバル期間に、１個以上のステージのキャリブレーションまたは要素キャリブレーションを実行する。
【０１１６】  図１１は、第６の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【０１１７】  図１１に示すように、第１のインターバル期間において、システム制御部１は、ステージ４のキャリブレーションの実行タイミングを指定する信号ＣＬ４をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。
【０１１８】  第２のインターバル期間において、システム制御部１は、ステージ３のキャリブレーションの実行タイミングを指定する信号ＣＬ３をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
【０１１９】  第３のインターバル期間において、システム制御部１は、ステージ２のキャリブレーションの実行タイミングを指定する信号ＣＬ２をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ２のキャリブレーションを実行する。
【０１２０】  第４のインターバル期間において、システム制御部１は、ステージ１の容量Ｃｉ１についての要素キャリブレーション（ステージ１Ａ）の実行タイミングを指定する信号ＣＬ１Ａをキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ１の容量Ｃｉ１についての要素キャリブレーションを実行する。
【０１２１】  第５のインターバル期間において、システム制御部１は、ステージ１の容量Ｃｉ２についての要素キャリブレーション（ステージ１Ｂ）の実行タイミングを指定する信号ＣＬ１Ｂをキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ１の容量Ｃｉ２についての要素キャリブレーションを実行する。
【０１２２】  ［第７の実施形態］  第７の実施形態では、キャリブレーション部３０は、各インターバル期間に、可能な限り多くの要素キャリブレーションを順次実行をし、各インターバル期間内にキャリブレーションが終了しなかった要素キャリブレーションについては、キャリブレーションの途中結果の情報を破棄して、次のインターバル期間にキャリブレーションを最初から再実行する。
【０１２３】  図１２は、第７の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【０１２４】  第１のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ３のキャリブレーションを中止し、途中結果の情報を破棄する。
【０１２５】  第２のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ３のキャリブレーションを最初から実行する。その後、キャリブレーション部３０は、ステージ２のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ２のキャリブレーションを中止し、途中結果の情報を破棄する。
【０１２６】  第３のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ２のキャリブレーションを最初から実行する。ステージ２のキャリブレーションの終了後、タイミング信号が非活性化される。
【０１２７】  第４のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ１の容量Ｃｉ１についての要素キャリブレーション（ステージ１Ａ）を実行する。ステージ１Ａのキャリブレーションの終了後、タイミング信号が非活性化される。
【０１２８】  第５のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ１の容量Ｃｉ２についての要素キャリブレーション（ステージ１Ｂ）を実行する。その後、キャリブレーション部３０は、ステージ４のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ４のキャリブレーションを中止し、途中結果の情報を破棄する。
【０１２９】  第６のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを最初から実行する。
【０１３０】  ［第８の実施形態］  第８の実施形態では、キャリブレーション部３０は、各インターバル期間に、可能な限り多くの要素キャリブレーションまたはステージのキャリブレーションを順次実行をし、各インターバル期間内にキャリブレーションが終了しなかった要素キャリブレーションまたはステージのキャリブレーションについては、キャリブレーションの途中結果の情報を保存して、次のインターバル期間に途中結果の情報を用いて、キャリブレーションを再開する。途中結果の情報として保持するものとして、たとえばカウンタ５４の値、レジスタＡおよびレジスタＢの格納値がある。
【０１３１】  図１３は、第８の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【０１３２】  第１のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ３のキャリブレーションを中止し、途中結果の情報を保持する。
【０１３３】  第２のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ３のキャリブレーションの途中結果の情報を用いて、ステージ３のキャリブレーションを途中から再開する。その後、キャリブレーション部３０は、ステージ２のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ２のキャリブレーションを中止し、途中結果の情報を保持する。
【０１３４】  第３のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ２のキャリブレーションの途中結果の情報を用いて、ステージ２のキャリブレーションを途中から再開する。その後、キャリブレーション部３０は、ステージ１Ａのキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ１Ａのキャリブレーションを中止し、途中結果の情報を保持する。
【０１３５】  第４のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ１Ａのキャリブレーションの途中結果の情報を用いて、ステージ１Ａのキャリブレーションを途中から再開する。その後、キャリブレーション部３０は、ステージ１Ｂのキャリブレーションを実行し終了後、タイミング信号が非活性化される。
【０１３６】  第５のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ３のキャリブレーションを中止し、途中結果の情報を保持する。
【０１３７】  ［第９の実施形態］  第１〜第８の実施形態では、キャリブレーション部３０は、すべてのインターバル期間において、いずれかのステージのキャリブレーションを実行したが、本実施の形態では、キャリブレーション部３０は、少なくとも１つのインターバル期間において、いずれのステージのキャリブレーションも実行しない。
【０１３８】  図１４は、第９の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
【０１３９】  図１４に示すように、第４のインターバル期間および第５のインターバル期間では、いずれのステージのキャリブレーションも実行しない。
【０１４０】  以上のように、本実施の形態によれば、キャリブレーションを実行しないインターバル期間でパイプラインＡＤＣを休ませることができるため、消費電力を低減することができる。
【０１４１】  ［第１０の実施形態］  図１５は、第１０の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。
【０１４２】  図１５の構成が、図１の構成と相違する点は、キャリブレーション部３３である。  キャリブレーション部３３は、立ち上げ時においては、容量Ｃｉ１についてのキャリブレーションを実行して初期補正量を求め、容量Ｃｉ２についてのキャリブレーションを実行して初期補正量を求める。キャリブレーション部３３は、インターバル期間においては、容量Ｃｉ１についてだけキャリブレーションを実行して補正量を求める。この補正量と立ち上げ時において求めた、容量Ｃｉ１についての初期補正量との差分補正量を求める。
【０１４３】  このようにした理由は、誤差要因が、固定要因（素子固有の要因および容量のばらつきなど）と、変動要因（温度変動による速度特性の変化など）に分けられることに着目したからである。前者の要因については、電源投入時や、スリープからの復帰時などの、立ち上がり期間で補正量を計算し、後者の要因については、インターバル時間で補正量を測定する。変動要因については、容量Ｃｉ１と容量Ｃｉ２について共通であるとし、容量Ｃｉ１についてのみ補正量を求める。
【０１４４】  キャリブレーション部３０は、通常動作時には、立ち上がり期間に求めた複数の初期補正量のそれぞれと差分補正値とを加算して得られる値に基づいて、パイプラインＡＤＣ５０の出力を補正する。
【０１４５】  キャリブレーション部３３は、測定部１９１と、ステージ１用メモリ１５１と、ステージ２用メモリ１６８と、ステージ３用メモリ１６９と、ステージ４用メモリ１７０と、補正部３４とを備える。
【０１４６】  測定部５２は、第１の実施形態と同様の平均化部５３と、レジスタＡと、レジスタＢと、減算部５７に加えて、減算部３９と、測定値メモリ４０とを備える。
【０１４７】  測定値メモリ４０は、ステージ１Ｃｉ１用メモリ４１と、ステージ２Ｃｉ１用メモリ４３と、ステージ３Ｃｉ１用メモリ４５と、ステージ４Ｃｉ１用メモリ４７とを含む。
【０１４８】  ステージ１Ｃｉ１用メモリ４１は、ステージ１の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値Ｄ１１１と、ステージ１の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値Ｄ１１２を記憶する。
【０１４９】  ステージ２Ｃｉ１用メモリ４３は、ステージ２の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値Ｄ２１１と、ステージ２の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値Ｄ２１２を記憶する。
【０１５０】  ステージ３Ｃｉ１用メモリ４５は、ステージ３の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値Ｄ３１１と、ステージ３の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値Ｄ３１２を記憶する。
【０１５１】  ステージ４Ｃｉ１用メモリ４７は、ステージ４の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値Ｄ４１１と、ステージ４の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値Ｄ４１２を記憶する。
【０１５２】  減算部３９は、インターバル期間のキャリブレーションに平均化部５３から出力される平均値と、測定値メモリ４９の格納値とを減算して、レジスタＡまたはレジスタＢに記憶する。
【０１５３】  減算部３９は、ステージ１の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値からステージ１Ｃｉ１用メモリ４１の格納値Ｄ１１１を減算して、レジスタＡに記憶する。減算部３９は、ステージ１の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値からステージ１Ｃｉ１用メモリ４１の格納値Ｄ１１２を減算して、レジスタＢに記憶する。
【０１５４】  減算部３９は、ステージ２の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値からステージ２Ｃｉ１用メモリ４３の格納値Ｄ２１１を減算して、レジスタＡに記憶する。減算部３９は、ステージ２の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値からステージ２Ｃｉ１用メモリ４３の格納値Ｄ２１２を減算して、レジスタＢに記憶する。
【０１５５】  減算部３９は、ステージ３の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値からステージ３Ｃｉ１用メモリ４５の格納値Ｄ３１１を減算して、レジスタＡに記憶する。減算部３９は、ステージ３の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値からステージ３Ｃｉ１用メモリ４５の格納値Ｄ３１２を減算して、レジスタＢに記憶する。
【０１５６】  減算部３９は、ステージ４の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値からステージ４Ｃｉ１用メモリ４７の格納値Ｄ４１１を減算して、レジスタＡに記憶する。減算部３９は、ステージ４の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値からステージ４Ｃｉ１用メモリ４７の格納値Ｄ４１２を減算して、レジスタＢに記憶する。
【０１５７】  ステージ１用メモリ１５１は、ステージ１の補正量を記憶する。ステージ１用メモリ１５１は、Ｃｉ１用メモリ１５３と、Ｃｉ２用メモリ１５４と、Ｃｉ１用過渡状態書込メモリ１５２と、Ｃｉ１用読出メモリ１５５とを含む。
【０１５８】  Ｃｉ１用メモリ１５３は、ステージ１の容量Ｃｉ１の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。Ｃｉ２用メモリ１５４は、ステージ１の容量Ｃｉ２の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。
【０１５９】  Ｃｉ１用過渡状態書込メモリ１５２は、ステージ１の容量Ｃｉ１のインターバル期間のキャリブレーション時において、減算部５７から出力される差分補正量を記憶する。Ｃｉ１用過渡状態書込メモリ１５２内の差分補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ１５５に転送される。Ｃｉ１用読出メモリ１５５の差分補正量は、補正部３４に出力されて、キャリブレーションおよび通常動作時に利用される。
【０１６０】  ステージ２用メモリ１６８は、ステージ２の補正量を記憶する。ステージ２用メモリ１６８は、Ｃｉ１用メモリ１５７と、Ｃｉ２用メモリ１５８と、Ｃｉ１用過渡状態書込メモリ１５６と、Ｃｉ１用読出メモリ１５９とを含む。
【０１６１】  Ｃｉ１用メモリ１５７は、ステージ２の容量Ｃｉ１の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。Ｃｉ２用メモリ１５８は、ステージ２の容量Ｃｉ２の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。
【０１６２】  Ｃｉ１用過渡状態書込メモリ１５６は、ステージ２の容量Ｃｉ１のインターバル期間のキャリブレーション時において、減算部５７から出力される差分補正量を記憶する。Ｃｉ１用過渡状態書込メモリ１５６内の差分補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ１５９に転送される。Ｃｉ１用読出メモリ１５９の差分補正量は、補正部３４に出力されて、キャリブレーションおよび通常動作時に利用される。
【０１６３】  ステージ３用メモリ１６９は、ステージ３の補正量を記憶する。ステージ３用メモリ１６９は、Ｃｉ１用メモリ１６１と、Ｃｉ２用メモリ１６２と、Ｃｉ１用過渡状態書込メモリ１６０と、Ｃｉ１用読出メモリ１６３とを含む。
【０１６４】  Ｃｉ１用メモリ１６１は、ステージ３の容量Ｃｉ１の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。Ｃｉ２用メモリ１６２は、ステージ３の容量Ｃｉ２の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。
【０１６５】  Ｃｉ１用過渡状態書込メモリ１６０は、ステージ３の容量Ｃｉ１のインターバル期間のキャリブレーション時において、減算部５７から出力される差分補正量を記憶する。Ｃｉ１用過渡状態書込メモリ１６０内の差分補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ１６３に転送される。Ｃｉ１用読出メモリ１６３の差分補正量は、補正部３４に出力されて、キャリブレーションおよび通常動作時に利用される。
【０１６６】  ステージ４用メモリ１７０は、ステージ４の補正量を記憶する。ステージ４用メモリ１７０は、Ｃｉ１用メモリ１６５と、Ｃｉ２用メモリ１６６と、Ｃｉ１用過渡状態書込メモリ１６４と、Ｃｉ１用読出メモリ１６７とを含む。
【０１６７】  Ｃｉ１用メモリ１６５は、ステージ４の容量Ｃｉ１の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。Ｃｉ２用メモリ１６６は、ステージ４の容量Ｃｉ２の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。
【０１６８】  Ｃｉ１用過渡状態書込メモリ１６４は、ステージ４の容量Ｃｉ１のインターバル期間のキャリブレーション時において、減算部５７から出力される差分補正量を記憶する。Ｃｉ１用過渡状態書込メモリ１６４内の差分補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ１６７に転送される。Ｃｉ１用読出メモリ１６７の差分補正量は、補正部３４に出力されて、キャリブレーションおよび通常動作時に利用される。
【０１６９】  補正部３４は、第１の実施形態と同様の選択部７８，８０，８２，８４と、有効化部７９，８１，８３，８５と、加算部８６に加えて、加算部３５，３６，３７，３８とを含む。
【０１７０】  加算部３５は、選択部７８の出力とＣｉ１用読出メモリ１５５の格納値とを加算して、有効化部７９へ出力する。加算部３６は、選択部８０の出力とＣｉ１用読出メモリ１５９の格納値とを加算して、有効化部８１へ出力する。加算部３７は、選択部８２の出力とＣｉ１用読出メモリ１６３の格納値とを加算して、有効化部８３へ出力する。加算部３８は、選択部８４の出力とＣｉ１用読出メモリ１６７の格納値とを加算して、有効化部８５へ出力する。
【０１７１】  ［第１１の実施形態］  図１６は、第１１の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。図１６の構成が図１の構成と相違する点は、キャリブレーション部３２における測定部８７である。
【０１７２】  測定部８７は、図１と同様に、平均化部５３、レジスタＡ、レジスタＢ、減算部５７を備える。
【０１７３】  減算部５７は、減算結果をテンポラリメモリ８８に保存する。  テンポラリメモリ８８は、ステージ１Ｃｉ１用メモリ８９、ステージ１Ｃｉ２用メモリ９０、ステージ２Ｃｉ１用メモリ９１、ステージ２Ｃｉ２用メモリ９２、ステージ３Ｃｉ１用メモリ９３、ステージ３Ｃｉ２用メモリ９４、ステージ４Ｃｉ１用メモリ９５、ステージ４Ｃｉ２用メモリ９６とを含む。
【０１７４】  ステージ１Ｃｉ１用メモリ８９は、ステージ１の容量Ｃｉ１について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ１Ｃｉ２用メモリ９０は、ステージ１の容量Ｃｉ２について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ２Ｃｉ１用メモリ９１は、ステージ２の容量Ｃｉ１について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ２Ｃｉ２用メモリ９２は、ステージ２の容量Ｃｉ２について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ３Ｃｉ１用メモリ９３は、ステージ３の容量Ｃｉ１について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ３Ｃｉ２用メモリ９４は、ステージ３の容量Ｃｉ２について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ４Ｃｉ１用メモリ９５は、ステージ４の容量Ｃｉ１について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ４Ｃｉ２用メモリ９６は、ステージ４の容量Ｃｉ２について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。
【０１７５】  移動平均部９７は、ステージ１の容量Ｃｉ１についてのキャリブレーション時には、ステージ１Ｃｉ１用メモリ８９に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ１用書込メモリ５９の格納値を更新する。移動平均部９７は、ステージ１の容量Ｃｉ２についてのキャリブレーション時には、ステージ１Ｃｉ２用メモリ９０に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ２用書込メモリ６１の格納値を更新する。移動平均部９７は、ステージ２の容量Ｃｉ１についてのキャリブレーション時には、ステージ２Ｃｉ１用メモリ９１に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ１用書込メモリ６４の格納値を更新する。移動平均部９７は、ステージ２の容量Ｃｉ２についてのキャリブレーション時には、ステージ２Ｃｉ２用メモリ９２に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ２用書込メモリ６６の格納値を更新する。移動平均部９７は、ステージ３の容量Ｃｉ１についてのキャリブレーション時には、ステージ３Ｃｉ１用メモリ９３に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ１用書込メモリ６９の格納値を更新する。移動平均部９７は、ステージ３の容量Ｃｉ２についてのキャリブレーション時には、ステージ３Ｃｉ２用メモリ９４に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ２用書込メモリ７１の格納値を更新する。移動平均部９７は、ステージ４の容量Ｃｉ１についてのキャリブレーション時には、ステージ４Ｃｉ１用メモリ９５に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ１用書込メモリ７４の格納値を更新する。移動平均部９７は、ステージ４の容量Ｃｉ２についてのキャリブレーション時には、ステージ４Ｃｉ２用メモリ９６に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ２用書込メモリ７６の格納値を更新する。
【０１７６】  上述の線形加重移動平均では、現在に近い順からａｎ、ａｎ−１，・・・，ａ１のデータが格納されている場合に、｛ｎ×ａｎ＋（ｎ−１）×ａｎ−１＋・・・＋１×ａ１｝／（１＋２＋・・・＋ｎ）が計算される。
【０１７７】  以上のように、本実施の形態では、移動平均によってノイズの影響を低減することができる。その結果、測定部によって、第１の実施形態で５００回の測定で平均値を算出していたのに対して、本実施の形態では、５００回よりも少ない回数の測定で平均値を算出するようにすることができる。
【０１７８】  なお、本実施の形態では、線形加重移動平均を用いたが、これの代わりに単純移動平均を用いることとしてもよい。
【０１７９】  今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１８０】  １  システム制御部、２  ＳＡＤＣ、３  ＭＤＡＣ、４  基準電圧生成部、５  エンコーダ、６ａ，６ｂ  ＭＤＡＣ用デコーダ、７ａ，７ｂ，７ｃ，７ｄ  比較部、５０  パイプラインＡＤＣ、５１  エラー補正回路、３０，３２，３３  キャリブレーション部、３１，３４  補正部、５２，８７，１９１  測定部、５８，１５１  ステージ１用メモリ、６３，１６８  ステージ２用メモリ、６８，１６９  ステージ３用メモリ、７３，１７０  ステージ４用メモリ、５８，８０，８２，８４  選択部、７９，８１，８３，８５  有効化部、３５，３６，３７，３８，８６  加算部、５３  平均化部、５４  カウンタ、３９，５７  減算部、４０  測定値メモリ、８８  テンポラリメモリ、４１，８９，  ステージ１Ｃｉ１用メモリ、９０  ステージ１Ｃｉ２用メモリ、４３，９１  ステージ２Ｃｉ１用メモリ、９２  ステージ２Ｃｉ２用メモリ、４５，９３  ステージ３Ｃｉ１用メモリ、９４  ステージ３Ｃｉ２用メモリ、４７，９５  ステージ４Ｃｉ１用メモリ、９６  ステージ４Ｃｉ２用メモリ、９７  移動平均部、５９，６４，６９，７４  Ｃｉ１用書込メモリ、６０，６５，７０，７５  Ｃｉ１用読出メモリ、６１，６６，７１，７６  Ｃｉ２用書込メモリ、６２，６７，７２，７７  Ｃｉ２用読出メモリ、１５３，１５７，１６１，１６５  Ｃｉ１用メモリ、１５４，１５８，１６２，１６６  Ｃｉ２用メモリ、１５２，１５６，１６０，１６４  Ｃｉｎ用過渡状態書込メモリ、１５５，１５９，１６３，１６７  Ｃｉ１用読出メモリ、Ａ，Ｂ  レジスタ、Ｃｉ１，Ｃｉ２，Ｃｆ１，Ｃｆ２  容量、２０１〜２０９，２１１〜２１６，２３２，２３３  スイッチ、２００  増幅器。
【図１】
2013046353.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成26年12月15日(2014.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するパイプラインＡ／Ｄコンバータシステムであって、
縦列接続された複数のステージを含むパイプラインＡ／Ｄコンバータと、
２個以上のステージを対象にフォアグランドキャリブレーションを実行するキャリブレーション部とを備え、
前記キャリブレーション部は、立ち上がり期間以外の１個以上のアイドル期間において、１個以上のステージのフォアグランドキャリブレーションを実行し、
前記１個以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージは、前記立ち上がり期間にフォアグランドキャリブレーションを実行する２個以上のステージの一部分である、パイプラインＡ／Ｄコンバータシステム。
【請求項２】
前記１個以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージは、前記縦列接続された複数のステージのうち、初段のステージである、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
【請求項３】
前記１以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージは、前記縦列接続された複数のステージのうち、初段のステージを含み、かつ連続した２個以上のステージである、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
【請求項４】
前記キャリブレーション部は、前記連続した２個以上のステージのキャリブレーションを、初段ステージから遠い方のステージから順番に実行する、請求項３記載のパイプラインＡ／Ｄコンバータシステム。
【請求項５】
前記キャリブレーション部は、前記連続した２個以上のステージのキャリブレーションを１個のアイドル期間で実行できない場合には、複数のアイドル期間で、前記２個以上のステージのキャリブレーションを実行する、請求項３記載のパイプラインＡ／Ｄコンバータシステム。
【請求項６】
キャリブレーションする対象のステージと、キャリブレーションのタイミングを制御するシステム制御部を備え、
前記キャリブレーション部は、前記システム制御部で指定されたタイミングに従って、各アイドル期間に、１個以上のステージのキャリブレーションを実行する、請求項３記載のパイプラインＡ／Ｄコンバータシステム。
【請求項７】
前記キャリブレーション部は、各アイドル期間に、可能な限り多くのステージのキャリブレーションを順次実行をし、前記各アイドル期間内にキャリブレーションが終了しなかったステージについては、キャリブレーションの途中結果を破棄して、次のアイドル期間にキャリブレーションを最初から再実行する、請求項３記載のパイプラインＡ／Ｄコンバータシステム。
【請求項８】
前記１以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージのうち、少なくとも１個のステージのキャリブレーションは、互いに独立な複数の要素キャリブレーションからなり、
前記キャリブレーション部は、１個のステージの複数個の要素キャリブレーションを１個のアイドル期間で実行できない場合には、複数のアイドル期間で、前記１個のステージの複数個の要素キャリブレーションを実行する、請求項３記載のパイプラインＡ／Ｄコンバータシステム。
【請求項９】
要素キャリブレーションの対象と、キャリブレーションのタイミングを制御するシステム制御部を備え、
前記キャリブレーション部は、前記システム制御部で指定されたタイミングに従って、各アイドル期間に、１個以上の要素キャリブレーションを実行する、請求項８記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１０】
前記キャリブレーション部は、各アイドル期間に、可能な限り多くの要素キャリブレーションを順次実行をし、前記各アイドル期間内にキャリブレーションが終了しなかった要素キャリブレーションについては、キャリブレーションの途中結果の情報を破棄して、次のアイドル期間にキャリブレーションを最初から再実行する、請求項８記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１１】
前記キャリブレーション部は、各アイドル期間に、可能な限り多くの要素キャリブレーションまたはステージのキャリブレーションを順次実行をし、前記各アイドル期間内にキャリブレーションが終了しなかった要素キャリブレーションまたはステージのキャリブレーションについては、キャリブレーションの途中結果の情報を保存して、次のアイドル期間に前記途中結果の情報を用いて、キャリブレーションを再開する、請求項８記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１２】
前記キャリブレーション部は、すべてのアイドル期間において、いずれかのステージのキャリブレーションを実行する、請求項１に記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１３】
前記キャリブレーション部は、少なくとも１つのアイドル期間において、いずれのステージのキャリブレーションも実行しない、請求項１に記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１４】
前記キャリブレーション部は、
キャリブレーションの実行によって得られた補正量を記憶する第１の記憶部と、
初段のステージの終了後に、前記第１の記憶部に記憶された補正量が転送される第２の記憶部とをさらに備え、
前記キャリブレーション部は、前記第２の記憶部内の補正量に基づいて、前記パイプラインＡ／Ｄコンバータの出力を補正する、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１５】
前記キャリブレーション部は、
過去の１回以上のキャリブレーションで得られた補正量を記憶する記憶部を備え、
前記キャリブレーション部は、最新のキャリブレーションで得られた補正量と、過去の１回以上のキャリブレーションで得られた補正量を入力とする関数を用いて、補正量を算出する、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１６】
前記キャリブレーション部は、
過去の１回以上のキャリブレーションで得られた補正量を記憶する記憶部をさらに備え、
前記キャリブレーション部は、最新のキャリブレーションで得られた補正量と、前記記憶部に記憶されている過去の１回以上のキャリブレーションで得られた補正量との移動平均によって、補正量を算出する、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
【請求項１７】
前記１以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージのうち、少なくとも１個のステージのキャリブレーションは、互いに独立な複数の要素キャリブレーションからなり、
前記キャリブレーション部は、前記立ち上がり期間に、前記複数の要素キャリブレーションのうちのすべてを実行して、複数の初期補正量を求め、前記アイドル期間に、前記複数の要素キャリブレーションのうちの１つを実行し、実行によって得られた補正量と、前記複数の初期補正量の中の実行した要素キャリブレーションと関連する初期補正量との差分補正量を求め、
前記キャリブレーション部は、通常動作時には、前記立ち上がり期間に求めた複数の初期補正量のそれぞれと前記差分補正量とを加算して得られる値に基づいて、前記パイプラインＡ／Ｄコンバータの出力を補正する、請求項１に記載のパイプラインＡ／Ｄコンバータシステム。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、パイプラインＡ／Ｄコンバータシステムに関し、特に、キャリブレーション機能を有するパイプラインＡ／Ｄコンバータシステムに関する。
【国際調査報告】
2013046353.tif 000019
2013046353.tif 000020