(57)【要約】  論理回路形成領域を囲むように耐圧領域が形成され、この耐圧領域の一部にレベルシフト用の高耐圧ＭＯＳＦＥＴ（７１，７２）が形成され、この高耐圧ＭＯＳＦＥＴ（７１，７２）のドレイン領域と論理回路形成領域との間にｐ-開口部領域（１３１）を形成し、このｐ-開口部領域（１３１）上に論理回路形成領域に接続される電源の負極側に接続するシールド層（３００）を配置する。これにより、高耐圧ＩＣのスイッチング時や長期信頼性において安定した動作ができるレベルシフト回路を有する高耐圧半導体装置を提供することができる。
2013073539.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成され、論理回路形成領域と、該論理回路形成領域を囲む耐圧領域とを備える第２導電型ウェル領域と、
前記耐圧領域を囲み前記半導体基板上に形成される第１導電型ウェル領域と、
前記耐圧領域と前記論理回路形成領域との間の前記第２導電型ウェル領域の表面層に選択的に形成され該耐圧領域よりも不純物濃度の高い第２導電型のドレイン領域と、前記第２導電型ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、を備え、前記ドレイン領域と前記ソース領域との間の前記耐圧領域とドリフト領域とし、前記第１導電型ウェル領域をベース領域とするトランジスタと、
前記ドレイン領域と前記論理回路形成領域との間の前記第２導電型ウェル領域に局部的に前記第２導電型ウェル領域が深さ方向の全域にわたって存在しない開口部領域と、
前記ドレイン領域と前記論理回路形成領域の論理回路とを電気的に接続する導電路と、を有する高耐圧半導体装置において、
前記開口部領域の表面上に形成された第１絶縁層上に形成され前記論理回路形成領域の論理回路に接続される電源の負極側に接続されるシールド層を有することを特徴とする高耐圧半導体装置。
【請求項２】
第１導電型の半導体基板上に形成され、論理回路形成領域と、該論理回路形成領域を囲む耐圧領域とを備える第２導電型ウェル領域と、
前記耐圧領域を囲み前記半導体基板上に形成される第１導電型ウェル領域と、
前記耐圧領域と前記論理回路形成領域との間の前記第２導電型ウェル領域の表面層に選択的に形成され該耐圧領域よりも不純物濃度の高い第２導電型のドレイン領域と、前記第２導電型ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、を備え、前記ドレイン領域と前記ソース領域との間の前記耐圧領域とドリフト領域とし、前記第１導電型ウェル領域をベース領域とするトランジスタと、
前記ドレイン領域と前記論理回路形成領域との間の前記第２導電型ウェル領域に局部的に前記第２導電型ウェル領域が深さ方向の全域にわたって存在しない開口部領域と、
前記ドレイン領域と前記論理回路形成領域の論理回路とを電気的に接続する導電路と、を有する高耐圧半導体装置において、
前記導電路が前記開口部領域上を跨がないことを特徴とする高耐圧半導体装置。
【請求項３】
前記導電路が前記シールド層上に第２絶縁層を介して形成され、前記開口部領域を跨ぐことを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項４】
前記導電路と前記シールド層が同一絶縁層上に形成される導電層であることを特徴とする請求項３に記載の高耐圧半導体装置。
【請求項５】
前記耐圧領域と前記開口部領域との間の前記第２導電型ウェル領域の表面層に前記ドレイン領域と離れて形成された前記論理回路形成領域の電源の高電位側と接続される第２導電型ピックアップ領域を備え、
前記ドレイン領域と前記第２導電型ピックアップ領域との間の表面上に前記第１絶縁層を介して前記シールド層が形成されていることを特徴とする請求項１〜４のいずれか一項に記載の高耐圧半導体装置。
【請求項６】
前記ドレイン領域と前記第２導電型ピックアップ領域の間に両領域に接して形成され前記第２導電型ウェル領域よりも高不純物濃度で、前記ドレイン領域および前記第２導電型ピックアップ領域よりも低不純物濃度である第２導電型のバッファ領域を備えたことを特徴とする請求項５に記載の高耐圧半導体装置。
【請求項７】
前記開口部領域の両端のそれぞれが前記第１導電型ウェル領域に達して前記ドレイン領域が形成された前記第２導電型ウェル領域を前記論理回路形成領域と分離することを特徴とする請求項１に記載の高耐圧半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧半導体装置に関する。特に、例えばＰＷＭインバータやスイッチング電源等の電力逆変換用ブリッジ回路の上側アームを構成するパワーデバイスのゲートへ、グランド電位にある回路から電位絶縁を行わずにオン・オフ信号を伝達できるレベルシフト回路を有する高耐圧半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴやパワーＭＯＳＦＥＴなどのパワーデバイスは、モータ制御用のインバータのほか、ＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で利用されている。従来、このパワーデバイスの駆動および制御には、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路が用いられる。【０００３】
近年、ＬＳＩ（大規模集積回路）技術の進歩により、ＡＣ４００Ｖ系の産業用電源などに用いられる１２００Ｖクラスまでの高耐圧半導体装置（高耐圧ＩＣ）が実用化されている。たとえば、高耐圧ＩＣとして、パワーデバイスのハイサイドゲートドライバとローサイドゲートドライバを内蔵したゲートドライバＩＣや、更には制御回路やパワーデバイスを同一半導体基板上に集積したワンチップインバータＩＣなどが系列化されている。これらの高耐圧ＩＣは、実装ボードの部品点数を削減することができ、実装ボードの部品点数を削減することによってインバータシステム全体の小型化や高効率化に貢献している。【０００４】
図７は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣの回路図である。図７において、ＩＧＢＴ（出力パワーデバイス）１７，１８は、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）インバータの電力逆変換用ブリッジ回路の例えば一相分を構成する。この電力逆変換用ブリッジ回路は、例えばＤＣ４００Ｖの高圧の主直流電源（正極側）Ｖｄｃと、この電源の負極側である共通電位ＣＯＭとの間に直列に接続される。【０００５】
ＯＵＴ端子は、ブリッジ回路の上側アームのＩＧＢＴ１７のエミッタと、同じくブリッジ回路の下側アームのＩＧＢＴ１８のコレクタとの接続点である。このＯＵＴ端子は、ＩＧＢＴ１７と１８とが相補にオン・オフすることによって生成される交流電力の交流出力端子である。【０００６】
補助直流電源（ドライバ電源ともいう）Ｅ１は、正極が正極ラインＶｃｃ１に接続され、負極が交流出力端子ＯＵＴに接続されている。補助直流電源（ドライバ電源ともいう）Ｅ１には、ブートストラップ回路におけるブートストラップコンデンサが用いられることが多い。【０００７】
補助直流電源（ドライバ電源ともいう）Ｅ２は、正極が正極ラインＶｃｃ２に接続され、負極が共通電位ＣＯＭに接続されている。補助直流電源Ｅ１，Ｅ２は、例えば１５Ｖの低電圧電源である。ドライバ回路２０は、下側アームのＩＧＢＴ１８をオン・オフ駆動する回路であり、補助直流電源Ｅ２のもとで動作する。【０００８】
高耐圧ＩＣにおけるその他の回路部分には、ブリッジ回路の上側アームのＩＧＢＴ１７を駆動するためのレベルシフト回路およびドライバ回路１６がある。また、高耐圧ＩＣにおけるその他の回路部分には、ドライバ回路１６，２０のそれぞれにオン・オフ信号を入力するための制御回路６１などがある。【０００９】
ＭＯＳＦＥＴ１は、高耐圧ＮチャネルＭＯＳＦＥＴである。このＭＯＳＦＥＴ１は、制御回路（低電位側低耐圧回路）６１により作られたセットパルスのオン信号２５を入力して導通する。制御回路６１は、主直流電源の負極側（ＣＯＭ電位）を基準とした低電圧電源により電流を供給される。高耐圧ＩＣは、この導通による負荷抵抗３の電圧降下を信号としてＩＧＢＴ１７をオンさせる。【００１０】
また、ＭＯＳＦＥＴ２は、上記のＭＯＳＦＥＴ１と同じく、高耐圧ＮチャネルＭＯＳＦＥＴである。このＭＯＳＦＥＴ２は、制御回路６１で作られたリセットパルス信号２６を入力して導通する。高耐圧ＩＣは、この導通による負荷抵抗４の電圧降下を信号としてＩＧＢＴ１７をオフさせる。【００１１】
高耐圧ＮチャネルＭＯＳＦＥＴ１，２、及び負荷抵抗３，４は、通常、回路定数を合わせるためにそれぞれ互いに等しく構成されている。定電圧ダイオード５，６は、負荷抵抗３，４にそれぞれ並列接続されている。定電圧ダイオード５，６は、負荷抵抗３，４の過大な電圧降下を制限し、以下で述べるＮＯＴ回路８，９等を保護する役割を持つ。【００１２】
レベルシフト回路のうち、２つの高耐圧ＮチャネルＭＯＳＦＥＴ１，２は、共通電位ＣＯＭを基準とした信号を入力する回路部分となる。図７において破線で囲まれた回路部分は、電位変動する高電位側低耐圧回路部分（浮遊電位領域）である。この回路部分は、出力用のＩＧＢＴ１７，１８のオン・オフによって共通電位ＣＯＭと高電圧の主直流電源の電位Ｖｄｃとに交互に追従する交流出力端子ＯＵＴの電位を基準として動作する。【００１３】
ＮＯＴ回路８，９及びその後段の回路（ローパスフィルタ回路（ＬＰＦとも略記する）３０，３１、ＲＳフリップフロップ（ＲＳラッチ、ＲＳ−ＦＦとも記す）１５、ドライバ１６等からなる）は、補助直流電源Ｅ１を電源として動作する。【００１４】
交流出力端子ＯＵＴの電位が共通電位ＣＯＭと主直流電源（正極側）Ｖｄｃとの間で変化する。このため、高耐圧ＮチャネルＭＯＳＦＥＴ１，２の負荷抵抗回路の電源電圧は、Ｅ１＋ＶｄｃとＥ１との間で変化することになる。この高耐圧ＮチャネルＭＯＳＦＥＴ１，２の負荷抵抗３，４の上端は、補助直流電源Ｅ１の正極ラインＶｃｃ１に接続されている。【００１５】
次に、このレベルシフト回路の動作を述べる。高耐圧ＮチャネルＭＯＳＦＥＴ１のゲートに印加されたオン信号２５により高耐圧ＮチャネルＭＯＳＦＥＴ１に電流が流れると、負荷抵抗３に電圧降下が発生する。負荷抵抗３の下端の電位がＮＯＴ回路８のしきい値以下になると、ＮＯＴ回路８の出力はＨｉとなる。このＨｉのレベルは、ＬＰＦ３０を介して、ＲＳラッチ１５のセット端子Ｓに加わる。これにより、ＲＳラッチ１５の出力ＱがＨｉとなり、ドライバ１６を介してＩＧＢＴ１７がオンされる。ＩＧＢＴ１８は、ＩＧＢＴ１７がオンされると同時に（厳密には、アーム間短絡防止のため、オン時点より僅か前の時点に）、制御回路６１からの信号によりドライバ２０を含む図示されない回路を介してオフされる。【００１６】
次に、高耐圧ＮチャネルＭＯＳＦＥＴ２のゲートにオフ信号２６が印加されて高耐圧ＮチャネルＭＯＳＦＥＴ２に電流が流れると、負荷抵抗４に電圧降下が発生する。負荷抵抗４の下端の電位がＮＯＴ回路９のしきい値以下になると、ＮＯＴ回路９の出力はＨｉとなる。このＨｉのレベルは、ＬＰＦ３１を介して、ＲＳラッチ１５のリセット端子Ｒ２１に加わる。これにより、ＲＳラッチ１５の出力ＱはＬｏとなり、ＩＧＢＴ１７はドライバ１６を介してオフされる。ＩＧＢＴ１８は、ＩＧＢＴ１７がオフされると同時に（厳密にはアーム間短絡防止のため、このオフ時点の僅か後の時点に）、制御回路６１からの信号によりドライバ２０を介してオンされる。【００１７】
従来、高耐圧ＩＣの高電圧側基準回路と低電圧側基準回路のインターフェースとして機能するレベルシフト素子である高耐圧ＮチャネルＭＯＳＦＥＴを、ハイサイド駆動回路の耐圧領域である高耐圧接合終端領域と一体化する分割ＲＥＳＵＲＦ技術がある（たとえば、下記非特許文献１や非特許文献２を参照）。この技術は、グランド電位領域上を跨ぐ高耐圧ＮチャネルＭＯＳＦＥＴのドレインからの高電位配線を無くすことができ、高耐圧ＩＣとして１２００Ｖクラスまでの高耐圧保証化やチップサイズの縮小に大きく貢献している。【００１８】
特許文献１には、高耐圧ＮチャネルＭＯＳＦＥＴと高耐圧接合終端領域を一体化した分割ＲＥＳＵＲＦ技術を利用した高耐圧ＩＣについて記載されている。特許文献１には、レベルシフト用の高耐圧ＮチャネルＭＯＳＦＥＴと分離島領域（ハイサイド論理回路領域）との間の配線接続において、半導体基板上に形成される絶縁膜にグランド電位から１２００Ｖまでの電位差（電圧）がかかる高電位配線を無くす方法が記載されている。【００１９】
この方法では、高耐圧ＮチャネルＭＯＳＦＥＴと分離島領域との間を、基板を露出させて、深さ方向でグランド電位領域まで到達した細いｐ-型スリット領域（ｐ-開口部領域）を設ける。ｐ-型スリット領域を設けることにより、ｎ型拡散層は、完全に、ｐ-型スリット領域により分離された構造とされる。【００２０】
特許文献１に記載された技術では、高耐圧ＮチャネルＭＯＳＦＥＴと分離島領域を接続する配線に高電位（１２００Ｖ程度）が印加された際に、高耐圧ＮチャネルＭＯＳＦＥＴから広がる空乏層と分離島領域から広がる空乏層をつなげる。これにより、インターコネクト配線下の基板が露出した領域の電位を上昇させ、中間電位とすることで絶縁膜の絶縁破壊を防止する。【００２１】
ここでは、ｐ-型スリット領域付近の電界を緩和することを目的として、高耐圧ＮチャネルＭＯＳＦＥＴのドレイン層と同電位のポリシリコンフィールドプレートを、ｐ-型スリット領域上に絶縁膜を介して設けている。これにより、高耐圧ＮチャネルＭＯＳＦＥＴのドレインのｎ拡散領域とハイサイド回路形成領域であるリサーフ分離島のｎ拡散領域との間でのパンチスルーを、ポリシリコン層によるフィールドプレート効果によって防ぐことができる。【００２２】
上記の分割ＲＥＳＵＲＦ技術は、ｐ-型スリット領域が高耐圧ＮチャネルＭＯＳＦＥＴのドレインとハイサイド回路形成領域であるリサーフ分離島のｎ拡散領域とを完全に分割している。このような構成において、グランド電位付近のｐ-型スリット領域上を、高耐圧ＮチャネルＭＯＳＦＥＴのドレイン電位に固定したポリシリコンフィールドプレートで覆うと、空乏層の伸びが制限されて耐圧特性が大きく低下する。そのため、上記の分割ＲＥＳＵＲＦ技術では、固定電位のフィールドプレートを、ｐ-型スリット領域上の全域にわたって覆うことが不可能である。【００２３】
また、特許文献１に記載された技術では、ｐ-型スリット領域付近に高耐圧ＮチャネルＭＯＳＦＥＴのドレイン層と同電位のポリシリコンフィールドプレートをｐ-型スリット領域上に絶縁膜を介して設けている。これにより、高耐圧ＮチャネルＭＯＳＦＥＴのドレインのｎ拡散領域とハイサイド回路形成領域であるリサーフ分離島のｎ拡散領域との間でのパンチスルーを防止する効果がある。【００２４】
特許文献１に記載された技術では、ドレインと同電位にポリシリコンフィールドプレートが固定されているため、たとえば、高耐圧ＮチャネルＭＯＳＦＥＴ１がオフで、かつ、高耐圧ＮチャネルＭＯＳＦＥＴ２がオンしているタイミング時には、高耐圧ＮチャネルＭＯＳＦＥＴ１のドレインノードの電位は、ハイサイド側の最高電位Ｖｃｃ１（ここでは１５Ｖ程度）と等しくなる。【００２５】
特許文献２には、高耐圧ＮチャネルＭＯＳＦＥＴ１，２のドレイン領域とハイサイド駆動回路の形成されるｎ型拡散領域との間に、ｐ基板まで到達するｐ-型開口部領域を形成することが記載されている。これにより、高耐圧ＮチャネルＭＯＳＦＥＴ１，２とハイサイド駆動回路が形成されるｎ型拡散領域との間に存在する寄生抵抗成分を増大させている。【００２６】
図８、図９は、特許文献２で示す高耐圧半導体装置であり、図８は要部平面図、図９は、図８のＣ−Ｃ’線で高耐圧半導体装置を切断した要部断面図である。図８、図９に示すように、特許文献２には、レベルシフト用の高耐圧ＭＯＳＦＥＴを形成する左側のｎとの間に局所的に半導体基板（ｐ-基板２００）が露出した開口部領域２２１を設け、高耐圧ＭＯＳＦＥＴのｎドレイン領域２０５と分離島領域（右側のｎ-ウエル領域２０１ｂ）との寄生抵抗Ｒ１を増大させ、上記寄生抵抗Ｒ１をｎドレイン領域２０５と分離島領域（右側のｎ-ウエル領域２０１ｂ）に接続した負荷抵抗素子(例えば、ポリシリコン抵抗ＲL1など)よりも大きい抵抗値に設定し、上記負荷抵抗素子をレベルシフト用抵抗として使用することで安定したレベルシフト回路が実現できることが記載されている。【００２７】
図８において、高耐圧ＭＯＳＦＥＴは一つしか記載されていない。このような１入力方式では、高耐圧ＭＯＳＦＥＴが長い期間オン状態となり、高耐圧ＭＯＳＦＥＴのオン期間中に貫通電流が流れ続けて、消費電力が大きくなる。これを回避するためには、それぞれ二つずつ高耐圧ＭＯＳＦＥＴを設ける２入力方式とし、オン信号・オフ信号をパルス的に伝える。これにより、高耐圧ＭＯＳＦＥＴのオン期間を短縮し、レベルシフタの消費電力を大幅に低減することができる。高耐圧半導体装置においては、通常、２入力方式が用いられることが多い。特許文献２においては、説明の単純化のため１入力方式に対応するＨＶＩＣについて記載しているが、２入力方式においても同様の方法で同様の効果が得られると記載されている。【００２８】
なお、図８、図９において、符号２００はｐ-基板、符号２０１ａ、２０１ｂはｎ-ウエル領域、符号２０２はｐ-オフセット領域、符号２０３はｎ領域、符号２０４はｐウエル領域、符号２０５はｎドレイン領域、符号２０６はｐ+領域、符号２１０はｎ+ソース領域、符号２１１は第１ｎ+ソース領域、符号２１２は第２ｎ+ソース領域、符号２１３はｎ+領域、符号２１４はｎ+領域、符号２１５はｐ+領域、符号２１６はｐ+領域、符号２２１は開口部領域、符号２３１はゲート電極、符号２４１はＣＯＭ電極、符号２４２はドレイン電極配線、符号２４３は高電位電極、符号２４４は低電位電極、符号２５１は高抵抗領域を示している。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特許第３９１７２１１号公報
【特許文献２】特許第３９４１２０６号公報
【非特許文献】
【００３０】
【非特許文献１】“ア  ニュー  レベル−シフティング  テクニック  バイ  ディバイデッド  ＲＥＳＵＲＦ  ストラクチャー”（“Ａ  Ｎｅｗ  Ｌｅｖｅｌ−ｓｈｉｆｔｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  ｂｙ  ｄｉｖｉｄｅｄ  ＲＥＳＵＲＦ  Ｓｔｒｕｃｔｕｒｅ”）  ティー  テラシマ（Ｔ．Ｔｅｒａｓｈｉｍａ），外２名，１９９７  アイトリプルイー  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシズ  ＆  ＩＣ‘ｓ（１９９７  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ‘ｓ）  ５月２６日−２９日，１９９７年  ワイマール（Ｗｅｉｍａｒ），ドイツ（Ｇｅｒｍａｎｙ），ｐ．５７−６０
【非特許文献２】“リアライゼーション  オブ  ロバスト  ６００Ｖ  ハイ  サイド  ゲート  ドライブ  ＩＣ  ウィズ  ア  ニュー  アイソレーテッド  セルフ−シールディング  ストラクチャー”（“Ｒｅａｌｉｚａｔｉｏｎ  ｏｆ  Ｒｏｂｕｓｔ  ６００Ｖ  Ｈｉｇｈ  Ｓｉｄｅ  Ｇａｔｅ  Ｄｒｉｖｅ  ＩＣ  ｗｉｔｈ  ａ  Ｎｅｗ  Ｉｓｏｌａｔｅｄ  Ｓｅｌｆ−Ｓｈｉｅｌｄｉｎｇ  Ｓｔｒｕｃｔｕｒｅ”）  エス  エル  キム（Ｓ．Ｌ．Ｋｉｍ），外３名，プロシーディングス  オブ  ザ  １７  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシズ  ＆  ＩＣ‘ｓ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １７  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ‘ｓ）  ５月２３日−２６日，２００５年  サンタバーバラ（Ｓａｎｔａ  Ｂａｒｂａｒａ），カリフォルニア（ＣＡ），ｐ．１４３−１４６
【発明の概要】
【発明が解決しようとする課題】
【００３１】
しかしながら、上述した特許文献１の技術では、ドレインと同電位に固定された高耐圧ＮチャネルＭＯＳＦＥＴ１側のポリシリコンフィールドプレートは、Ｖｃｃ１電位となる。そのため、ｐ-型スリット領域表面のＮ型反転現象が発生し、図１１に示すようにセット信号側の高耐圧ＮチャネルＭＯＳＦＥＴ１のドレイン領域を取り囲むｐ-型スリット領域の表面に、Ｎ型反転層のリーク経路が生成されてしまう可能性がある。【００３２】
図１０は、図８のｐ-開口部の耐圧特性への影響を説明した図である。図１０においては、高耐圧ＮチャネルＭＯＳＦＥＴ１のＮ型反転層が形成される様子を示している。図１１は、高耐圧半導体装置の各部の信号波形を示した図である。図１１においては、各端子の信号とドレイン電位のタイミングチャートを示す図である。図１１においては、セット・リセット信号に伴う高耐圧ＮチャネルＭＯＳＦＥＴ１のドレイン電位を示したタイミングチャートのうち、セット信号側の高耐圧ＮチャネルＭＯＳＦＥＴ１がオンして、オン電流が負荷抵抗３により電圧降下し始める直前の期間Ａのタイミングにおける電位状態が示されている。【００３３】
図１０および図１１に示すように、Ｎ型反転層が形成されることで、高耐圧ＮチャネルＭＯＳＦＥＴ１のドレインノードに接続された、負荷抵抗３とは別にリーク経路により生成された抵抗成分が並列に存在するようになる。そうすると、ドレインとＶｃｃ１電位のｎ拡散領域とが低抵抗状態（ショート状態）で接続されている場合は、負荷抵抗３（レベルシフト抵抗）で十分な電圧降下が得られずに、セット信号を受け付けなくなるという不具合を引き起こすことが考えられる。【００３４】
また、上述した特許文献２の技術では、レベルシフト回路として使用する際の、ｐ-型開口部領域の表面シールドなどについては記載されていない。また、上述した特許文献２の技術では、従来例の図８、図９にあるように、高耐圧ＮチャネルＭＯＳＦＥＴ１，２のドレイン配線の形成方法についての説明が簡略化されており、特に記載がない。【００３５】
前記した図７のレベルシフト回路において、高耐圧ＮチャネルＭＯＳＦＥＴ１，２のスイッチング状態におけるドレインノードの電位変動に対して、安定したレベルシフト回路動作をすることが望まれる。【００３６】
この発明は、上述した従来技術による問題点を解消するため、高耐圧ＩＣのスイッチング時や長期信頼性において安定した動作ができるレベルシフト回路を有する高耐圧半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３７】
上述した課題を解決し、目的を達成するため、この発明にかかる高耐圧半導体装置は、第１導電型の半導体基板上に形成され、論理回路形成領域と、該論理回路形成領域を囲む耐圧領域とを備える第２導電型ウェル領域と、前記耐圧領域を囲み前記半導体基板上に形成される第１導電型ウェル領域と、前記耐圧領域と前記論理回路形成領域との間の前記第２導電型ウェル領域の表面層に選択的に形成され該耐圧領域よりも不純物濃度の高い第２導電型のドレイン領域と、前記第２導電型ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、を備え、前記ドレイン領域と前記ソース領域との間の前記耐圧領域とドリフト領域とし、前記第１導電型ウェル領域をベース領域とするトランジスタと、前記ドレイン領域と前記論理回路形成領域との間の前記第２導電型ウェル領域に局部的に前記第２導電型ウェル領域が深さ方向の全域にわたって存在しない開口部領域と、前記ドレイン領域と前記論理回路形成領域の論理回路とを電気的に接続する導電路と、を有する高耐圧半導体装置において、前記開口部領域の表面上に形成された第１絶縁層上に形成され前記論理回路形成領域の論理回路に接続される電源の負極側に接続されるシールド層を有することを特徴とする。【００３８】
また、この発明にかかる高耐圧半導体装置は、第１導電型の半導体基板上に形成され、論理回路形成領域と、該論理回路形成領域を囲む耐圧領域とを備える第２導電型ウェル領域と、前記耐圧領域を囲み前記半導体基板上に形成される第１導電型ウェル領域と、前記耐圧領域と前記論理回路形成領域との間の前記第２導電型ウェル領域の表面層に選択的に形成され該耐圧領域よりも不純物濃度の高い第２導電型のドレイン領域と、前記第２導電型ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、を備え、前記ドレイン領域と前記ソース領域との間の前記耐圧領域とドリフト領域とし、前記第１導電型ウェル領域をベース領域とするトランジスタと、前記ドレイン領域と前記論理回路形成領域との間の前記第２導電型ウェル領域に局部的に前記第２導電型ウェル領域が深さ方向の全域にわたって存在しない開口部領域と、前記ドレイン領域と前記論理回路形成領域の論理回路とを電気的に接続する導電路と、を有する高耐圧半導体装置において、前記導電路が前記開口部領域上を跨がないことを特徴とする。【００３９】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記導電路が前記シールド層上に第２絶縁層を介して形成され、前記開口部領域を跨ぐことを特徴とする。【００４０】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記導電路と前記シールド層が同一絶縁層上に形成される導電層であることを特徴とする。【００４１】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記耐圧領域と前記開口部領域との間の前記第２導電型ウェル領域の表面層に前記ドレイン領域と離れて形成された前記論理回路形成領域の電源の高電位側と接続される第２導電型ピックアップ領域を備え、前記ドレイン領域と前記第２導電型ピックアップ領域との間の表面上に前記第１絶縁層を介して前記シールド層が形成されていることを特徴とする。【００４２】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記ドレイン領域と前記第２導電型ピックアップ領域の間に両領域に接して形成され前記第２導電型ウェル領域よりも高不純物濃度で、前記ドレイン領域および前記第２導電型ピックアップ領域よりも低不純物濃度である第２導電型のバッファ領域を備えたことを特徴とする。【００４３】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記開口部領域の両端のそれぞれが前記第１導電型ウェル領域に達して前記ドレイン領域が形成された前記第２導電型ウェル領域を前記論理回路形成領域と分離することを特徴とする。
【発明の効果】
【００４４】
この発明にかかる高耐圧半導体装置によれば、高耐圧ＩＣのスイッチング時や長期信頼性において安定した動作ができるレベルシフト回路を有する高耐圧半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００４５】
【図１】図１は、この発明の実施例１の高耐圧半導体装置の要部平面図である。
【図２】図２は、この発明の実施例１の高耐圧半導体装置を図１のＡ−Ａ’線で切断した要部断面図である。
【図３】図３は、図１のｐ-開口部の耐圧特性への影響を説明した図である。
【図４】図４は、この発明の実施例２の高耐圧半導体装置の要部平面図である。
【図５】図５は、この発明の実施例３の高耐圧半導体装置の説明図である。
【図６】図６は、この発明の実施例４の高耐圧半導体装置の要部平面図である。
【図７】図７は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣの回路図である。
【図８】図８は、従来の高耐圧半導体装置の要部平面図である。
【図９】図９は、図８のＣ−Ｃ’線で切断した要部断面図である。
【図１０】図１０は、図８のｐ-開口部の耐圧特性への影響を説明した図である。
【図１１】図１１は、高耐圧半導体装置の各部の信号波形を示した図である。
【発明を実施するための形態】
【００４６】
以下に添付図面を参照して、この発明にかかる高耐圧半導体装置の好適な実施の形態を詳細に説明する。
【００４７】
この発明は、高耐圧半導体装置に関する。この発明は、特に、例えばＰＷＭインバータやスイッチング電源等の電力逆変換用ブリッジ回路の上側アームを構成するパワーデバイスのゲートへ、グランド電位にある回路から電位絶縁を行わずにオン・オフ信号を伝達できるレベルシフト回路を有する高耐圧半導体装置に関する。
【００４８】
図面の記載において、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間において、互いの寸法の関係や比率が異なる部分が含まれている。
【００４９】
＜実施例１＞
図１は、この発明の実施例１の高耐圧半導体装置の要部平面図である。図１においては、高耐圧ＮチャネルＭＯＳＦＥＴを含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を、同一の半導体基板に形成した高耐圧ＩＣの要部平面を示している。図２は、この発明の実施例１の高耐圧半導体装置を図１のＡ−Ａ’線で切断した要部断面図である。
【００５０】
図１の高耐圧ＭＯＳＦＥＴ７１，７２は、それぞれ、前述した図７の高耐圧ＮチャネルＭＯＳＦＥＴ１または高耐圧ＮチャネルＭＯＳＦＥＴ２に相当する。高耐圧ＭＯＳＦＥＴ７１を含むレベルシフト回路部は、次の各領域を備えている。ｐ-シリコン基板１００の表面層に、リン不純物を表面濃度１Ｅ１５／ｃｍ3から１Ｅ１６／ｃｍ3の範囲で選択的にイオン注入する。ここでＥは冪を表し、例えば、１Ｅ１５は１×１０15を表す。その後、拡散により、ｎ-領域１０１を、Ｘｊが７μｍから１０μｍ程度で形成する。このｎ-領域１０１には、後述の耐圧領域と開口部領域１３１が配置される。
【００５１】
ハイサイド論理回路領域を配置するためのハイサイドウエル領域として、前記のｎ-領域１０１の外周ラインから平面内側方向に１５０μｍ程度間隔を空けて、リン不純物を表面濃度１Ｅ１６／ｃｍ3から１Ｅ１８／ｃｍ3の範囲で選択的にイオン注入する。この１５０μｍ空けた箇所が耐圧領域となる。その後の拡散により、Ｘｊが１０μｍから１５μｍ程度の深さのｎウエル領域２０１を形成する。後述の高耐圧ＭＯＳＦＥＴ１，２のドレインｎ+領域１０３とｐ-開口部領域１３１が配置される箇所では、ｎ-領域１０１は、前記の１５０μｍより広げている。
【００５２】
前記のハイサイド論理回路領域には、ハイサイドロジック回路部１６ａ（ローパスフィルタ３０，３１、ＲＳ−ＦＦ１５）、ハイサイドドライバ部１６、Ｕ−ＶＣＣ端子（図１では便宜上ＵＶＣＣとした）、ゲート信号を出力するＵ−ＧＡＴＥ端子およびハイサイド論理回路の電源の負極側に接続するＯＵＴ端子などが配置されている。高耐圧ＭＯＳＦＥＴ７１，７１のドレイン電極配線１２０のうちドレイン配線は後述のｐ-開口部領域１３１を跨いでハイサイドロジック回路部１６ａに接続する。ここで、ドレイン電極配線１２０（導電路）とは、ドレインｎ+領域１０３と直接接続するドレイン電極とこのドレイン電極に接続し、ハイサイドロジック回路部１６ａと接続するドレイン配線を一緒にした呼び名である。
【００５３】
また、ｎ-領域１０１を取り囲み、他の低電圧回路領域（ローサイド回路形成領域を構成する）との分離領域となるｐ+グランド領域１１３（ＣＯＭ電位やＧｎｄ電位に接続される）領域として、ボロン不純物を表面濃度が１Ｅ１５／ｃｍ3から１Ｅ１９／ｃｍ3の範囲で選択的にイオン注入する。この実施例１においては、ｐ+グランド領域１１３を、適宜第１ピックアップ領域と称し、同一符号１１３を用いて説明する。
【００５４】
その後の拡散により、Ｘｊが１０μｍから１３μｍ程度に形成されたｐ-シリコン基板に接続するｐウエル領域１０２を形成する。また、ｎ-領域１０１内に局部的にｐ-シリコン基板１００に到達するように、ボロン不純物を表面濃度が１Ｅ１４／ｃｍ3から１Ｅ１７／ｃｍ3の範囲でイオン注入する。その後、拡散によりＸｊが７μｍから１０μｍ程度でｐ-シリコン基板１００に達するように、ｐ-開口部領域１３１を形成する。
【００５５】
このｐ-開口部領域１３１の平面的な配置は、ドレインｎ+領域１０３、ｎバッファ領域１０４およびＵ−ＶＣＣ電位ピックアップ領域１２２と、ｎウエル領域２０１（Ｕ−ＶＣＣ電位にある）の間のｎ-領域１０１に配置される。このｐ-開口部領域１３１は細長く、ドレインｎ+領域１０３、ｎバッファ領域１０４およびＵ−ＶＣＣ電位ピックアップ領域１２２に対向して平行に配置され、さらに選択的に配置される。
【００５６】
ｐ-開口部領域１３１は、Ｕ−ＶＣＣ電位ピックアップ領域１２２（第２ピックアップ領域ともいう）側に入り込むように配置される。このようにｐ-開口部領域１３１を配置することで、高耐圧ＭＯＳＦＥＴ７１，７１とｎバッファ領域１０４付近のｐ-シリコン基板１００とｎ-領域１０１の間の寄生容量を小さくすることができる。
【００５７】
ｎ-領域１０１、ｎウエル領域２０１、ｐウエル領域１０２、ｐ-開口部領域１３１は、製造工程を共有化する。具体的には、たとえば、１１００℃以上の高温かつ窒素雰囲気で所定の拡散深さになるように、ｎ-領域１０１、ｎウエル領域２０１、ｐウエル領域１０２、ｐ-開口部領域１３１を同時に形成している。
【００５８】
次に、ｐウエル領域１０２とｎ-領域１０１との間に、高耐圧ＭＯＳＦＥＴ７１，７２のチャネル領域もしくは耐圧領域のベース領域として機能するボロン不純物を、表面濃度が１Ｅ１６／ｃｍ3から１Ｅ１９／ｃｍ3でイオン注入する。前記のチャネル領域は、ソースｎ+領域１１４やｐ+グランド領域１１３と同一符号が付されたコンタクトｐ+領域が形成される。
【００５９】
また、前記のベース領域は、第１ピックアップ領域１１３ａ、ｐ+グランド領域１１３が形成される。その後拡散により、Ｘｊが３．０μｍから６μｍ程度のｐベース領域１０５（前記のチャネル領域と前記の耐圧領域のベース領域の両方）を形成する。ここでは、耐圧領域は、ｐ+グランド領域１１３とドレイン領域１０３との間、または、ｐ+グランド領域１１３とＵ−ＶＣＣピックアップｎ+領域１２２との間のｎ-領域１０１を指す。前記のｐ+グランド領域１１３は、第１ピックアップ領域であるベースピックアップｐ+領域となり、いずれもｐ+グランド領域１１３と同一符号を用いて説明する。また、Ｕ−ＶＣＣピックアップｎ+領域１２２は、第２ピックアップ領域であり同一符号を用いて説明する。
【００６０】
また、ｎ-領域１０１上に、リン不純物を表面濃度が１Ｅ１６／ｃｍ3から１Ｅ１９／ｃｍ3でイオン注入する。その後、拡散により、Ｘｊが１．０μｍから３μｍ程度のｎバッファ領域１０４を形成する。このｎバッファ領域１０４は、負荷抵抗１０４ａ，１０４ｂとなる。
【００６１】
次に、ｐベース領域１０５の表面に形成されたベースピックアップｐ+領域１１３および高耐圧ＭＯＳＦＥＴ７１，７２のソースｎ+領域１１４と、ｎバッファ領域１０４上に形成された高耐圧ＭＯＳＦＥＴ７１，７２のドレインｎ+領域１０３（ｎ+ドレイン領域ともいう）を、それぞれ、表面濃度が１Ｅ２０／cｍ3以上になるようにイオン注入する。その後、拡散により、Ｘｊが０．５μｍ前後になるようにアニール処理を行う。このベースピックアップｐ+領域１１３上には、第１ピックアップ電極１１３ａが配置される。この第１ピックアップ電極１１３ａは、Ｇｎｄ端子に接続する。
【００６２】
また、Ｕ−ＶＣＣピックアップｎ+領域１２２は、ドレインｎ+領域１０３と同一工程でイオン注入、アニール形成される。このＵ−ＶＣＣピックアップｎ+領域１２２上には、第２ピックアップ電極１２２ａが配置され、この第２ピックアップ電極１２２ａはＵ−ＶＣＣ端子に接続する。
【００６３】
耐圧領域は、このベースピックアップｐ+領域１１３とＵ−ＶＣＣピックアップｎ+領域１２２に挟まれたｎ-領域１０１とする。耐圧領域の製造過程の中で、ｐベース領域１０５の上にはゲート酸化膜を介して形成される、例えばポリシリコンからなる高耐圧ＭＯＳＦＥＴ７１，７２のゲート電極１１５を設ける。
【００６４】
また、ドレインｎ+領域１０３と接続される高耐圧ＭＯＳＦＥＴ７１，７２のドレイン電極配線１２０、ソースｎ+領域１１４（ｎ+ソース領域ともいう）と接続される高耐圧ＭＯＳＦＥＴ７１，７２のソース電極（ソース電極配線）１２１をアルミ系の材料で形成する。そして、層間絶縁膜として、フィールド酸化膜のＬＯＣＯＳ１５１、ＴＥＯＳやＢＰＳＧなどによる層間絶縁膜(シリコン酸化膜)１５２、プラズマＣＶＤによるシリコン酸化膜とシリコン窒化膜からなるパッシベーション膜１５３を形成する。
【００６５】
また、ｐ-開口部領域１３１上および負荷抵抗１０４ａ，１０４ｂ（ｎバッファ領域１０４）上に配置される層間絶縁膜１５２ａ上に、ＯＵＴ端子に接続するシールド層３００をアルミ系の材料で形成する。ＯＵＴ端子は、ハイサイド論理回路形成領域に配置された端子であり、ハイサイド論理回路の駆動電源（後述の図３の１５Ｖ電源）の負極側に接続する端子である。また、このＯＵＴ端子は、インバータ回路を構成するＩＧＢＴ１７，１８の中間電位となる端子に接続される端子である。
【００６６】
前記のシールド層３００上に再度層間絶縁膜１５２を形成し、ソース電極１２１、ドレイン電極配線１２０、第１ピックアップ電極１１３ａ、第２ピックアップ電極１２２ａを形成し、パッシベーション膜１５３を被覆する。このように、本実施例ではシールド層３００と前記各電極および電極配線とは２層配線となっている。尚、接続導体ａは各電極１２１，１２０，１１３ａ，１２２ａと各領域１１３，１０３，１２２とを接続している。この接続導体ａとシールド層３００は同時に形成される。また、第１ピックアップ電極１１３ａはソース電極１２１に接続している。
【００６７】
また、ソース電極１２１はＧｎｄ端子、ドレイン電極配線１２０はドレイン端子、第１ピックアップ電極１１３ａはＧｎｄ端子、第２ピックアップ電極１２２ａはＵ−ＶＣＣ端子、シールド層３００はＯＵＴ端子にそれぞれ接続する。このＯＵＴ端子に印加される電位は、グランド電位からこの高耐圧半導体装置（パワーＩＣ）で駆動されるパワーデバイス（ＩＧＢＴなど）の図７に示す主回路電源電圧ＶｄｃとＧｎｄの間で変動する。
【００６８】
図１の構造では、高耐圧ＭＯＳＦＥＴ７１，７２のドレイン端子とＵ−ＶＣＣ端子の間に設けるレベルシフト回路用の負荷抵抗（レベルシフト抵抗ともいう）を、耐圧領域となるｎ-領域１０１内にｎバッファ領域１０４を設けることで実現している。このｎバッファ領域１０４がレベルシフト回路の負荷抵抗１０４ａ，１０４ｂとなる。この負荷抵抗１０４ａ，１０４ｂとなるｎバッファ領域１０４、にセット入力信号またはリセット入力信号に応じて高耐圧ＭＯＳＦＥＴ７１，７２のドレイン電流を流す。このドレイン電流で電圧降下を発生させて、次段のＣＭＯＳロジックのゲート（図１のハイサイドロジック回路部１６ａの図示しないゲート）へ信号を伝達し、レベルシフト回路の動作が行われる。
【００６９】
図１では、便宜上（図示した縮尺の関係など）、セット側とリセット側の高耐圧ＭＯＳＦＥＴ７１，７２との距離が短く書かれている。実際のレイアウトでは、セット側とリセット側の高耐圧ＭＯＳＦＥＴ７１，７２のドレイン同士は低抵抗で接続されないように、高耐圧ＭＯＳＦＥＴ７１と７２のドレインｎ+領域１０３の間隔を、数百μｍ以上の距離を離してレイアウトする。そのため、両者間の入力信号の誤信号は、伝達しないようになっている。
【００７０】
本構造にしたことによる耐圧特性への影響について、図３を用いて説明する。図３は、図１のｐ-開口部の耐圧特性への影響を説明した図である。ドレイン電極配線に高電圧（たとえば１２００Ｖ）が印加された際は、高耐圧ＭＯＳＦＥＴ７１と７２のソース側のメタルフィールドプレート（ソース電極配線１２１のｎ-領域１０１上への張り出し部分）とドレイン側のメタルフィールドプレート（ドレイン電極配線１２０のｎ-領域上への張り出し部分）に挟まれた耐圧領域であるｎ-型領域１０１およびｐ-開口部領域１３１の全てが完全に空乏化するため、耐圧特性には影響はない。特に、ｐ-開口部領域１３１については、ｐ-開口部領域１３１の両側面に配置されているｎ-領域１０１とｐ-開口部領域１３１の接合面から空乏層が伸びて付くことで、半導体基板１００より高い電位で均一な電位勾配となる。
【００７１】
ドレイン端子およびＵ−ＶＣＣ端子に高電圧（たとえば１２００Ｖ）が印加された際に、このｐ-開口部領域１３１でブレークダウンしないように、ｐ-開口部領域１３１周辺には高濃度のｎ+領域を形成しないようにする必要がある。例えば、ｐ-開口部領域１３１とｎバッファ領域（拡散層）１０４とは数十μｍ以上の間隔を空けてｐ-開口部領域１３１付近で高電界にならないようにしている。また、ｐ-開口部領域１３１の開口幅が広すぎるとｐ-開口下部が完全に空乏化しなくなり、耐圧がｐ-開口部領域１３１の下部で制限されてしまう恐れがあるため、ｐ-開口部領域１３１の幅は１０μｍから２０μｍ程度が望ましい。
【００７２】
ここで、本発明では、高耐圧ＭＯＳＦＥＴ７１，７２のスイッチング状態、特に高耐圧ＭＯＳＦＥＴ７１がオフ状態、高耐圧ＭＯＳＦＥＴ７２がオン状態のときに、高耐圧ＭＯＳＦＥＴ７１のドレイン領域側のｐ-開口部領域１３１表面のＮ型反転もしくは表面パンチスルーが発生するのを抑制するために、図７に示してあるＯＵＴ電位に接続されるシールド層３００を、ｐ-開口部領域１３１の上に絶縁膜を介して配置している。
【００７３】
図３に示したように、シールド層３００はＯＵＴ端子に接続しており、その電位はＯＵＴ電位に固定される。そのため、高耐圧ＭＯＳＦＥＴ７１がオフ状態、高耐圧ＭＯＳＦＥＴ７２がオン状態から、高耐圧ＭＯＳＦＥＴ７１がオン状態に遷移した直後(図１１の期間Ａ)に、ｐ-開口部領域１３１に隣接したｎ領域の電位がＶｃｃ１（ここでは、１５Ｖ程度）に上昇しても、ｐ-開口部領域１３１上のシールド層３００の電位はグランド電位となっている。そのため、ｐ-開口部領域１３１の表面は反転することがない。
【００７４】
実施例１においては、シールド層３００はアルミ系のメタル材料で形成した例について説明しているが、これに限るものではなく、ポリシリコンやそのほかの導電型材料層を用いても構わない。また、本発明では、上述のｐ-開口部領域１３１付近の電界を緩和するため、上記のシールド層３００をｐ-開口部領域１３１の上部から被覆している。このシールド層３００は、Ｕ−ＶＣＣ電位（図７のＶｃｃ１電位）にあるＵ−ＶＣＣ電位ピックアップ領域１２２、高耐圧ＭＯＳＦＥＴ７１，７２のドレインｎ+領域を被覆し、さらに、負荷抵抗１０４ａ，１０４ｂ領域上までオーバーラップさせ、張出させている。
【００７５】
こうすることで、高耐圧ＭＯＳＦＥＴ７１，７２のドレインやＶｃｃ１電位が高電圧に上昇したときに、ｐ-開口部領域１３１付近でアバランシェブレークダウンしないようにできる。その結果、ｐ-開口部領域１３１付近で局所的に電界強度の高い領域がなくなり、安定した耐圧特性と安定したレベルシフト動作を実現することができる。
【００７６】
上記はレベルシフト回路を構成するのに、高耐圧ＭＯＳＦＥＴ７１，７２および、ドレインｎ+領域１０３とハイサイド論理回路領域との間にｐ-開口部領域１３１を設け、耐圧領域(ｎ-領域１０１）の一部をレベルシフト抵抗として使用する場合について述べた。さらに、ｐ-スリット領域がドレインを囲いグランド電位領域まで完全に分断した“分割ＲＥＳＵＲＦ”構造（特許文献１に記載の構造）においても、ＯＵＴ電位に固定される（ＯＵＴ端子に接続した）シールド層３００をドレイン電極配線１２０下に絶縁膜１５２を挟んで配置することで、ｐ-スリット領域表面のＮ型反転を抑制する効果がある。尚、図２では、シールド層３００は第２ピックアップ電極１２２ａ下に配置されているが、これはＡ−Ａ’断面図のためにそうなるのであって、図１の平面図から分かるように、シールド層３００は点線で示すドレイン電極配線１２０下にも配置されている。
【００７７】
また、図１では、図示する便宜上、セット信号側の高耐圧ＭＯＳＦＥＴ７１のドレイン領域側のｐ-開口部領域１３１上にしかシールド層３００を記載していないが、実際には、リセット信号側の高耐圧ＭＯＳＦＥＴ７２のドレイン領域側のｐ-開口部領域１３１上にもシールド層３００は配置するものとする。
【００７８】
また、シールド層３００は、ｎバッファ領域１０４上も被覆しているが、被覆しない場合もある。シールド層３００によってｎバッファ領域１０４上を被覆することにより、シールド層３００によってｎバッファ領域１０４上を被覆しない場合よりも、負荷抵抗１０４ａ，１０４ｂが当該負荷抵抗１０４ａ，１０４ｂの上方に配置される図示しない配線から受ける電位変動を防止することができるため、信頼性が向上する。
【００７９】
以上の説明では、ｎ-領域１０１を不純物の拡散により形成した場合について説明したが、これに限るものではない。たとえば、ｎ-領域１０１を不純物の拡散により形成する方法に代えて、ｐ-シリコン基板１００上にエピタキシャル成長によりｎ-領域１０１を形成してもよい。この場合、ｎ-領域１０１の不純物濃度は１Ｅ１４／ｃｍ3から１Ｅ１６／ｃｍ3の範囲とすればよい。
【００８０】
以下の実施例でも同様に拡散領域からなるｎ-領域１０１をエピタキシャル成長により形成した領域やＳＯＩ基板上に形成したｎ-ＳＯＩ層上に置き換えても同様の効果を得ることができる。また、図１に示すように、シールド層３００をドレイン電極配線１２０下にも配置することで、このドレイン電極配線下のｎ-領域１０１表面の電位がシールド層３００で安定化され、耐圧と信頼性の向上が図られる。
【００８１】
＜実施例２＞
図４は、この発明の実施例２の高耐圧半導体装置の要部平面図である。図４においては、高耐圧ＮチャネルＭＯＳＦＥＴを含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣの要部平面図を示している。
【００８２】
実施例２の高耐圧半導体装置は、図１に示した実施例１の高耐圧半導体装置に対して、高耐圧ＭＯＳＦＥＴ７１，７２のドレインｎ+領域にオーミック接触しているドレイン電極配線１２０が、ｐ-開口部領域１３１の上部を交差していない（跨いでいない）点が異なっている。
【００８３】
図４において、ドレイン電極配線１２０の電位は、高耐圧ＭＯＳＦＥＴ７１，７２のスイッチング状態により常に変動する。このため、ドレイン電極配線１２０直下にｐ-開口部領域１３１があると、ｐ-開口部領域１３１の表面濃度が薄くなり、たとえ、シールド層３００が配置されている場合でもＮ型反転してしまう可能性がある。そのため、本発明では、ｐ-開口部領域１３１の上部をドレイン電極配線１２０が交差せず（跨がず）、耐圧領域(ｎ-領域１０１)に形成したＵ−ＶＣＣ電位ピックアップ領域１２２とｐ-開口部領域１３１の間に位置する領域上に、絶縁膜を介してドレイン電極配線１２０を通している。
【００８４】
これにより、ｐ-開口部領域１３１表面のＮ型反転がなく、レベルシフト抵抗の安定化が図れ、いかなるスイッチング状態においても伝達不具合のないレベルシフト回路を実現できる。また、ドレイン電極配線１２０が前記ｐ-開口部領域１３１の上部を跨がず、前記耐圧領域の上部にＬＯＣＯＳ１５１を介して引き出されることで、耐圧特性の信頼性を向上させることができる。
【００８５】
＜実施例３＞
図５は、この発明の実施例３の高耐圧半導体装置の説明図である。図５（ａ）においては、この発明の実施例３の高耐圧半導体装置の要部平面図を示している。図５（ｂ）においては、図５（ａ）のＢ−Ｂ’線で切断した要部断面図を示している。
【００８６】
実施例３の高耐圧半導体装置は、図１に示した実施例１の高耐圧半導体装置と比較して、シールド層３００上にドレイン電極配線１２０が配置されていない点と、負荷抵抗１０４ａ，１０４ｂ上にシールド層３００が配置されていない点が異なっている。実施例３の高耐圧半導体装置は、ドレイン電極配線１２０をこのような配置とすることで、シールド層３００とドレイン電極配線１２０を層間絶縁膜１５２ａ上に１層配線できる。そのため、実施例３の高耐圧半導体装置によれば、製造コストを低減できる。また、ｐ-開口部領域１３１での漏れ電流の増加は図１の場合と同様に抑制することができる。
【００８７】
＜実施例４＞
図６は、この発明の実施例４の高耐圧半導体装置の要部平面図である。実施例４の高耐圧半導体装置は、図４に示した実施例２の高耐圧半導体装置と比較して、シールド層３００を配置していない点が異なっている。実施例４の高耐圧半導体装置は、ドレイン電極配線１２０がｐ-開口部領域１３１を跨がないために、耐圧特性の信頼性を向上させることができる。また、実施例４の高耐圧半導体装置は、図４に示した実施例２の高耐圧半導体装置と比較して、シールド層３００が配置されないため、製造コストを低減できる。
【００８８】
尚、前記の実施例１〜４では、半導体基板としてシリコン基板を用いて説明しているが、ＳｉＣやＧａＮなどシリコン以外の半導体基板でも同様に効果を得ることができる。また、以上の実施例では、レベルシフト抵抗を半導体基板内に形成した場合について説明したが、これに限るものではなく、たとえば、ハイサイド論理回路領域において半導体基板上に絶縁膜を介してポリシリコン抵抗を形成したものをレベルシフト抵抗としてもよい。
【産業上の利用可能性】
【００８９】
以上のように、この発明にかかる高耐圧半導体装置は、特に、例えばＰＷＭインバータやスイッチング電源等の電力逆変換用ブリッジ回路の上側アームを構成するパワーデバイスのゲートへ、グランド電位にある回路から電位絶縁を行わずにオン・オフ信号を伝達できるレベルシフト回路を有する高耐圧半導体装置に適している。
【符号の説明】
【００９０】
１６  ハイサイドドライバ部
１６ａ  ハイサイドロジック回路部
７１，７２  高耐圧ＭＯＳＦＥＴ
１００  ｐ-シリコン基板
１０１  ｎ-領域
１０２  ｐウエル領域
１０３  ドレインｎ+領域
１０４  ｎバッファ領域
１０４ａ，１０４ｂ  負荷抵抗
１０５  ｐベース領域（チャネル領域）
１１３  ｐ+グランド領域（第１ピックアップ領域）
１１４  ソースｎ+領域
１１５  ゲート電極（セット、リセット信号側のゲート）
１２０  ドレイン電極配線
１２１  ソース電極配線
１２２  Ｕ−ＶＣＣ電位ピックアップ領域（第２ピックアップ領域）
１２２ａ  第２ピックアップ電極
１３１  ｐ-開口部領域
２０１  ｎウエル領域
３００  シールド層
【図１】
2013073539.tif 000003
【図２】
2013073539.tif 000004
【図３】
2013073539.tif 000005
【図４】
2013073539.tif 000006
【図５】
2013073539.tif 000007
【図６】
2013073539.tif 000008
【図７】
2013073539.tif 000009
【図８】
2013073539.tif 000010
【図９】
2013073539.tif 000011
【図１０】
2013073539.tif 000012
【図１１】
2013073539.tif 000013
【手続補正書】
【提出日】平成25年5月1日(2013.5.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成され、論理回路形成領域と、該論理回路形成領域を囲む耐圧領域とを備える第２導電型ウェル領域と、
前記耐圧領域を囲み前記半導体基板上に形成される第１導電型ウェル領域と、
前記耐圧領域と前記論理回路形成領域との間の前記第２導電型ウェル領域の表面層に選択的に形成され該耐圧領域よりも不純物濃度の高い第２導電型のドレイン領域と、前記第２導電型ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、を備え、前記ドレイン領域と前記ソース領域との間の前記耐圧領域とドリフト領域とし、前記第１導電型ウェル領域をベース領域とするトランジスタと、
前記ドレイン領域と前記論理回路形成領域との間の前記第２導電型ウェル領域に局部的に前記第２導電型ウェル領域が深さ方向の全域にわたって存在しない開口部領域と、
前記ドレイン領域と前記論理回路形成領域の論理回路とを電気的に接続する導電路と、を有する高耐圧半導体装置において、
前記開口部領域の表面上に形成された第１絶縁層上に形成され前記論理回路形成領域の論理回路に接続される電源の負極側に接続されるシールド層を有することを特徴とする高耐圧半導体装置。
【請求項２】
（削除）
【請求項３】
前記導電路が前記シールド層上に第２絶縁層を介して形成され、前記開口部領域を跨ぐことを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項４】
前記導電路と前記シールド層が同一絶縁層上に形成される導電層であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項５】
前記耐圧領域と前記開口部領域との間の前記第２導電型ウェル領域の表面層に前記ドレイン領域と離れて形成された前記論理回路形成領域の電源の高電位側と接続される第２導電型ピックアップ領域を備え、
前記ドレイン領域と前記第２導電型ピックアップ領域との間の表面上に前記第１絶縁層を介して前記シールド層が形成されていることを特徴とする請求項１、３または４に記載の高耐圧半導体装置。
【請求項６】
前記ドレイン領域と前記第２導電型ピックアップ領域の間に両領域に接して形成され前記第２導電型ウェル領域よりも高不純物濃度で、前記ドレイン領域および前記第２導電型ピックアップ領域よりも低不純物濃度である第２導電型のバッファ領域を備えたことを特徴とする請求項５に記載の高耐圧半導体装置。
【請求項７】
前記開口部領域の両端のそれぞれが前記第１導電型ウェル領域に達して前記ドレイン領域が形成された前記第２導電型ウェル領域を前記論理回路形成領域と分離することを特徴とする請求項１に記載の高耐圧半導体装置。
【手続補正書】
【提出日】平成26年4月10日(2014.4.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成され、論理回路形成領域と、該論理回路形成領域を囲む耐圧領域とを備える第２導電型ウェル領域と、
前記耐圧領域を囲み前記半導体基板上に形成される第１導電型ウェル領域と、
前記耐圧領域と前記論理回路形成領域との間の前記第２導電型ウェル領域の表面層に選択的に形成され該耐圧領域よりも不純物濃度の高い第２導電型のドレイン領域と、前記第２導電型ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、を備え、前記ドレイン領域と前記ソース領域との間の前記耐圧領域をドリフト領域とし、前記第１導電型ウェル領域をベース領域とするトランジスタと、
前記ドレイン領域と前記論理回路形成領域との間の前記第２導電型ウェル領域に局部的に前記第２導電型ウェル領域が深さ方向の全域にわたって存在しない開口部領域と、
前記ドレイン領域と前記論理回路形成領域の論理回路とを電気的に接続する導電路と、を有する高耐圧半導体装置において、
前記開口部領域の表面上に形成された第１絶縁層上に形成され前記論理回路形成領域の論理回路に接続される電源の負極側に接続されるシールド層を有することを特徴とする高耐圧半導体装置。
【請求項２】
前記導電路が前記シールド層上に第２絶縁層を介して形成され、前記開口部領域を跨ぐことを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項３】
前記導電路と前記シールド層が同一絶縁層上に形成される導電層であることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項４】
前記耐圧領域と前記開口部領域との間の前記第２導電型ウェル領域の表面層に前記ドレイン領域と離れて形成された前記論理回路形成領域の電源の高電位側と接続される第２導電型ピックアップ領域を備え、
前記ドレイン領域と前記第２導電型ピックアップ領域との間の表面上に前記第１絶縁層を介して前記シールド層が形成されていることを特徴とする請求項１〜３のいずれか一項に記載の高耐圧半導体装置。
【請求項５】
前記ドレイン領域と前記第２導電型ピックアップ領域の間に両領域に接して形成され前記第２導電型ウェル領域よりも高不純物濃度で、前記ドレイン領域および前記第２導電型ピックアップ領域よりも低不純物濃度である第２導電型のバッファ領域を備えたことを特徴とする請求項４に記載の高耐圧半導体装置。
【請求項６】
前記開口部領域の両端のそれぞれが前記第１導電型ウェル領域に達して前記ドレイン領域が形成された前記第２導電型ウェル領域を前記論理回路形成領域と分離することを特徴とする請求項１に記載の高耐圧半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧半導体装置に関する。特に、例えばＰＷＭインバータやスイッチング電源等の電力逆変換用ブリッジ回路の上側アームを構成するパワーデバイスのゲートへ、グランド電位にある回路から電位絶縁を行わずにオン・オフ信号を伝達できるレベルシフト回路を有する高耐圧半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴやパワーＭＯＳＦＥＴなどのパワーデバイスは、モータ制御用のインバータのほか、ＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で利用されている。従来、このパワーデバイスの駆動および制御には、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路が用いられる。
【０００３】
近年、ＬＳＩ（大規模集積回路）技術の進歩により、ＡＣ４００Ｖ系の産業用電源などに用いられる１２００Ｖクラスまでの高耐圧半導体装置（高耐圧ＩＣ）が実用化されている。たとえば、高耐圧ＩＣとして、パワーデバイスのハイサイドゲートドライバとローサイドゲートドライバを内蔵したゲートドライバＩＣや、更には制御回路やパワーデバイスを同一半導体基板上に集積したワンチップインバータＩＣなどが系列化されている。これらの高耐圧ＩＣは、実装ボードの部品点数を削減することができ、実装ボードの部品点数を削減することによってインバータシステム全体の小型化や高効率化に貢献している。
【０００４】
図７は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣの回路図である。図７において、ＩＧＢＴ（出力パワーデバイス）１７，１８は、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）インバータの電力逆変換用ブリッジ回路の例えば一相分を構成する。この電力逆変換用ブリッジ回路は、例えばＤＣ４００Ｖの高圧の主直流電源（正極側）Ｖｄｃと、この電源の負極側である共通電位ＣＯＭとの間に直列に接続される。
【０００５】
ＯＵＴ端子は、ブリッジ回路の上側アームのＩＧＢＴ１７のエミッタと、同じくブリッジ回路の下側アームのＩＧＢＴ１８のコレクタとの接続点である。このＯＵＴ端子は、ＩＧＢＴ１７と１８とが相補にオン・オフすることによって生成される交流電力の交流出力端子である。
【０００６】
補助直流電源（ドライバ電源ともいう）Ｅ１は、正極が正極ラインＶｃｃ１に接続され、負極が交流出力端子ＯＵＴに接続されている。補助直流電源（ドライバ電源ともいう）Ｅ１には、ブートストラップ回路におけるブートストラップコンデンサが用いられることが多い。
【０００７】
補助直流電源（ドライバ電源ともいう）Ｅ２は、正極が正極ラインＶｃｃ２に接続され、負極が共通電位ＣＯＭに接続されている。補助直流電源Ｅ１，Ｅ２は、例えば１５Ｖの低電圧電源である。ドライバ回路２０は、下側アームのＩＧＢＴ１８をオン・オフ駆動する回路であり、補助直流電源Ｅ２のもとで動作する。
【０００８】
高耐圧ＩＣにおけるその他の回路部分には、ブリッジ回路の上側アームのＩＧＢＴ１７を駆動するためのレベルシフト回路およびドライバ回路１６がある。また、高耐圧ＩＣにおけるその他の回路部分には、ドライバ回路１６，２０のそれぞれにオン・オフ信号を入力するための制御回路６１などがある。
【０００９】
ＭＯＳＦＥＴ１は、高耐圧ＮチャネルＭＯＳＦＥＴである。このＭＯＳＦＥＴ１は、制御回路（低電位側低耐圧回路）６１により作られたセットパルスのオン信号２５を入力して導通する。制御回路６１は、主直流電源の負極側（ＣＯＭ電位）を基準とした低電圧電源により電流を供給される。高耐圧ＩＣは、この導通による負荷抵抗３の電圧降下を信号としてＩＧＢＴ１７をオンさせる。
【００１０】
また、ＭＯＳＦＥＴ２は、上記のＭＯＳＦＥＴ１と同じく、高耐圧ＮチャネルＭＯＳＦＥＴである。このＭＯＳＦＥＴ２は、制御回路６１で作られたリセットパルス信号２６を入力して導通する。高耐圧ＩＣは、この導通による負荷抵抗４の電圧降下を信号としてＩＧＢＴ１７をオフさせる。
【００１１】
高耐圧ＮチャネルＭＯＳＦＥＴ１，２、及び負荷抵抗３，４は、通常、回路定数を合わせるためにそれぞれ互いに等しく構成されている。定電圧ダイオード５，６は、負荷抵抗３，４にそれぞれ並列接続されている。定電圧ダイオード５，６は、負荷抵抗３，４の過大な電圧降下を制限し、以下で述べるＮＯＴ回路８，９等を保護する役割を持つ。
【００１２】
レベルシフト回路のうち、２つの高耐圧ＮチャネルＭＯＳＦＥＴ１，２は、共通電位ＣＯＭを基準とした信号を入力する回路部分となる。図７において破線で囲まれた回路部分は、電位変動する高電位側低耐圧回路部分（浮遊電位領域）である。この回路部分は、出力用のＩＧＢＴ１７，１８のオン・オフによって共通電位ＣＯＭと高電圧の主直流電源の電位Ｖｄｃとに交互に追従する交流出力端子ＯＵＴの電位を基準として動作する。
【００１３】
ＮＯＴ回路８，９及びその後段の回路（ローパスフィルタ回路（ＬＰＦとも略記する）３０，３１、ＲＳフリップフロップ（ＲＳラッチ、ＲＳ−ＦＦとも記す）１５、ドライバ１６等からなる）は、補助直流電源Ｅ１を電源として動作する。
【００１４】
交流出力端子ＯＵＴの電位が共通電位ＣＯＭと主直流電源（正極側）Ｖｄｃとの間で変化する。このため、高耐圧ＮチャネルＭＯＳＦＥＴ１，２の負荷抵抗回路の電源電圧は、Ｅ１＋ＶｄｃとＥ１との間で変化することになる。この高耐圧ＮチャネルＭＯＳＦＥＴ１，２の負荷抵抗３，４の上端は、補助直流電源Ｅ１の正極ラインＶｃｃ１に接続されている。
【００１５】
次に、このレベルシフト回路の動作を述べる。高耐圧ＮチャネルＭＯＳＦＥＴ１のゲートに印加されたオン信号２５により高耐圧ＮチャネルＭＯＳＦＥＴ１に電流が流れると、負荷抵抗３に電圧降下が発生する。負荷抵抗３の下端の電位がＮＯＴ回路８のしきい値以下になると、ＮＯＴ回路８の出力はＨｉとなる。このＨｉのレベルは、ＬＰＦ３０を介して、ＲＳラッチ１５のセット端子Ｓに加わる。これにより、ＲＳラッチ１５の出力ＱがＨｉとなり、ドライバ１６を介してＩＧＢＴ１７がオンされる。ＩＧＢＴ１８は、ＩＧＢＴ１７がオンされると同時に（厳密には、アーム間短絡防止のため、オン時点より僅か前の時点に）、制御回路６１からの信号によりドライバ２０を含む図示されない回路を介してオフされる。
【００１６】
次に、高耐圧ＮチャネルＭＯＳＦＥＴ２のゲートにオフ信号２６が印加されて高耐圧ＮチャネルＭＯＳＦＥＴ２に電流が流れると、負荷抵抗４に電圧降下が発生する。負荷抵抗４の下端の電位がＮＯＴ回路９のしきい値以下になると、ＮＯＴ回路９の出力はＨｉとなる。このＨｉのレベルは、ＬＰＦ３１を介して、ＲＳラッチ１５のリセット端子Ｒ２１に加わる。これにより、ＲＳラッチ１５の出力ＱはＬｏとなり、ＩＧＢＴ１７はドライバ１６を介してオフされる。ＩＧＢＴ１８は、ＩＧＢＴ１７がオフされると同時に（厳密にはアーム間短絡防止のため、このオフ時点の僅か後の時点に）、制御回路６１からの信号によりドライバ２０を介してオンされる。
【００１７】
従来、高耐圧ＩＣの高電圧側基準回路と低電圧側基準回路のインターフェースとして機能するレベルシフト素子である高耐圧ＮチャネルＭＯＳＦＥＴを、ハイサイド駆動回路の耐圧領域である高耐圧接合終端領域と一体化する分割ＲＥＳＵＲＦ技術がある（たとえば、下記非特許文献１や非特許文献２を参照）。この技術は、グランド電位領域上を跨ぐ高耐圧ＮチャネルＭＯＳＦＥＴのドレインからの高電位配線を無くすことができ、高耐圧ＩＣとして１２００Ｖクラスまでの高耐圧保証化やチップサイズの縮小に大きく貢献している。
【００１８】
特許文献１には、高耐圧ＮチャネルＭＯＳＦＥＴと高耐圧接合終端領域を一体化した分割ＲＥＳＵＲＦ技術を利用した高耐圧ＩＣについて記載されている。特許文献１には、レベルシフト用の高耐圧ＮチャネルＭＯＳＦＥＴと分離島領域（ハイサイド論理回路領域）との間の配線接続において、半導体基板上に形成される絶縁膜にグランド電位から１２００Ｖまでの電位差（電圧）がかかる高電位配線を無くす方法が記載されている。
【００１９】
この方法では、高耐圧ＮチャネルＭＯＳＦＥＴと分離島領域との間を、基板を露出させて、深さ方向でグランド電位領域まで到達した細いｐ-型スリット領域（ｐ-開口部領域）を設ける。ｐ-型スリット領域を設けることにより、ｎ型拡散層は、完全に、ｐ-型スリット領域により分離された構造とされる。
【００２０】
特許文献１に記載された技術では、高耐圧ＮチャネルＭＯＳＦＥＴと分離島領域を接続する配線に高電位（１２００Ｖ程度）が印加された際に、高耐圧ＮチャネルＭＯＳＦＥＴから広がる空乏層と分離島領域から広がる空乏層をつなげる。これにより、インターコネクト配線下の基板が露出した領域の電位を上昇させ、中間電位とすることで絶縁膜の絶縁破壊を防止する。
【００２１】
ここでは、ｐ-型スリット領域付近の電界を緩和することを目的として、高耐圧ＮチャネルＭＯＳＦＥＴのドレイン層と同電位のポリシリコンフィールドプレートを、ｐ-型スリット領域上に絶縁膜を介して設けている。これにより、高耐圧ＮチャネルＭＯＳＦＥＴのドレインのｎ拡散領域とハイサイド回路形成領域であるリサーフ分離島のｎ拡散領域との間でのパンチスルーを、ポリシリコン層によるフィールドプレート効果によって防ぐことができる。
【００２２】
上記の分割ＲＥＳＵＲＦ技術は、ｐ-型スリット領域が高耐圧ＮチャネルＭＯＳＦＥＴのドレインとハイサイド回路形成領域であるリサーフ分離島のｎ拡散領域とを完全に分割している。このような構成において、グランド電位付近のｐ-型スリット領域上を、高耐圧ＮチャネルＭＯＳＦＥＴのドレイン電位に固定したポリシリコンフィールドプレートで覆うと、空乏層の伸びが制限されて耐圧特性が大きく低下する。そのため、上記の分割ＲＥＳＵＲＦ技術では、固定電位のフィールドプレートを、ｐ-型スリット領域上の全域にわたって覆うことが不可能である。
【００２３】
また、特許文献１に記載された技術では、ｐ-型スリット領域付近に高耐圧ＮチャネルＭＯＳＦＥＴのドレイン層と同電位のポリシリコンフィールドプレートをｐ-型スリット領域上に絶縁膜を介して設けている。これにより、高耐圧ＮチャネルＭＯＳＦＥＴのドレインのｎ拡散領域とハイサイド回路形成領域であるリサーフ分離島のｎ拡散領域との間でのパンチスルーを防止する効果がある。
【００２４】
特許文献１に記載された技術では、ドレインと同電位にポリシリコンフィールドプレートが固定されているため、たとえば、高耐圧ＮチャネルＭＯＳＦＥＴ１がオフで、かつ、高耐圧ＮチャネルＭＯＳＦＥＴ２がオンしているタイミング時には、高耐圧ＮチャネルＭＯＳＦＥＴ１のドレインノードの電位は、ハイサイド側の最高電位Ｖｃｃ１（ここでは１５Ｖ程度）と等しくなる。
【００２５】
特許文献２には、高耐圧ＮチャネルＭＯＳＦＥＴ１，２のドレイン領域とハイサイド駆動回路の形成されるｎ型拡散領域との間に、ｐ基板まで到達するｐ-型開口部領域を形成することが記載されている。これにより、高耐圧ＮチャネルＭＯＳＦＥＴ１，２とハイサイド駆動回路が形成されるｎ型拡散領域との間に存在する寄生抵抗成分を増大させている。
【００２６】
図８、図９は、特許文献２で示す高耐圧半導体装置であり、図８は要部平面図、図９は、図８のＣ−Ｃ’線で高耐圧半導体装置を切断した要部断面図である。図８、図９に示すように、特許文献２には、レベルシフト用の高耐圧ＭＯＳＦＥＴを形成する左側のｎドレイン領域と右側のｎドレイン領域との間に局所的に半導体基板（ｐ-基板２００）が露出した開口部領域２２１を設け、高耐圧ＭＯＳＦＥＴのｎドレイン領域２０５と分離島領域（右側のｎ-ウエル領域２０１ｂ）との寄生抵抗Ｒ１を増大させ、上記寄生抵抗Ｒ１をｎドレイン領域２０５と分離島領域（右側のｎ-ウエル領域２０１ｂ）に接続した負荷抵抗素子（例えば、ポリシリコン抵抗ＲL1など）よりも大きい抵抗値に設定し、上記負荷抵抗素子をレベルシフト用抵抗として使用することで安定したレベルシフト回路が実現できることが記載されている。
【００２７】
図８において、高耐圧ＭＯＳＦＥＴは一つしか記載されていない。このような１入力方式では、高耐圧ＭＯＳＦＥＴが長い期間オン状態となり、高耐圧ＭＯＳＦＥＴのオン期間中に貫通電流が流れ続けて、消費電力が大きくなる。これを回避するためには、それぞれの高耐圧半導体装置に二つずつ高耐圧ＭＯＳＦＥＴを設ける２入力方式とし、オン信号・オフ信号をパルス的に伝える。これにより、高耐圧ＭＯＳＦＥＴのオン期間を短縮し、レベルシフタの消費電力を大幅に低減することができる。高耐圧半導体装置においては、通常、２入力方式が用いられることが多い。特許文献２においては、説明の単純化のため１入力方式に対応するＨＶＩＣについて記載しているが、２入力方式においても同様の方法で同様の効果が得られると記載されている。
【００２８】
なお、図８、図９において、符号２００はｐ-基板、符号２０１ａ、２０１ｂはｎ-ウエル領域、符号２０２はｐ-オフセット領域、符号２０３はｎ領域、符号２０４はｐウエル領域、符号２０５はｎドレイン領域、符号２０６はｐ+領域、符号２１０はｎ+ソース領域、符号２１１は第１ｎ+ソース領域、符号２１２は第２ｎ+ソース領域、符号２１３はｎ+領域、符号２１４はｎ+領域、符号２１５はｐ+領域、符号２１６はｐ+領域、符号２２１は開口部領域、符号２３１はゲート電極、符号２４１はＣＯＭ電極、符号２４２はドレイン電極配線、符号２４３は高電位電極、符号２４４は低電位電極、符号２５１は高抵抗領域を示している。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特許第３９１７２１１号公報
【特許文献２】特許第３９４１２０６号公報
【非特許文献】
【００３０】
【非特許文献１】“ア  ニュー  レベル−シフティング  テクニック  バイ  ディバイデッド  ＲＥＳＵＲＦ  ストラクチャー”（“Ａ  Ｎｅｗ  Ｌｅｖｅｌ−ｓｈｉｆｔｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  ｂｙ  ｄｉｖｉｄｅｄ  ＲＥＳＵＲＦ  Ｓｔｒｕｃｔｕｒｅ”）  ティー  テラシマ（Ｔ．Ｔｅｒａｓｈｉｍａ），外２名，１９９７  アイトリプルイー  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシズ  ＆  ＩＣ‘ｓ（１９９７  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ‘ｓ）  ５月２６日−２９日，１９９７年  ワイマール（Ｗｅｉｍａｒ），ドイツ（Ｇｅｒｍａｎｙ），ｐ．５７−６０
【非特許文献２】“リアライゼーション  オブ  ロバスト  ６００Ｖ  ハイ  サイド  ゲート  ドライブ  ＩＣ  ウィズ  ア  ニュー  アイソレーテッド  セルフ−シールディング  ストラクチャー”（“Ｒｅａｌｉｚａｔｉｏｎ  ｏｆ  Ｒｏｂｕｓｔ  ６００Ｖ  Ｈｉｇｈ  Ｓｉｄｅ  Ｇａｔｅ  Ｄｒｉｖｅ  ＩＣ  ｗｉｔｈ  ａ  Ｎｅｗ  Ｉｓｏｌａｔｅｄ  Ｓｅｌｆ−Ｓｈｉｅｌｄｉｎｇ  Ｓｔｒｕｃｔｕｒｅ”）  エス  エル  キム（Ｓ．Ｌ．Ｋｉｍ），外３名，プロシーディングス  オブ  ザ  １７  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシズ  ＆  ＩＣ‘ｓ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １７  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ‘ｓ）  ５月２３日−２６日，２００５年  サンタバーバラ（Ｓａｎｔａ  Ｂａｒｂａｒａ），カリフォルニア（ＣＡ），ｐ．１４３−１４６
【発明の概要】
【発明が解決しようとする課題】
【００３１】
しかしながら、上述した特許文献１の技術では、ドレインと同電位に固定された高耐圧ＮチャネルＭＯＳＦＥＴ１側のポリシリコンフィールドプレートは、Ｖｃｃ１電位となる。そのため、ｐ-型スリット領域表面のＮ型反転現象が発生し、図１１に示すようにセット信号側の高耐圧ＮチャネルＭＯＳＦＥＴ１のドレイン領域を取り囲むｐ-型スリット領域の表面に、Ｎ型反転層のリーク経路が生成されてしまう可能性がある。
【００３２】
図１０は、図８のｐ-開口部の耐圧特性への影響を説明した図である。図１０においては、高耐圧ＮチャネルＭＯＳＦＥＴ１のＮ型反転層が形成される様子を示している。図１１は、高耐圧半導体装置の各部の信号波形を示した図である。図１１においては、各端子の信号とドレイン電位のタイミングチャートを示す図である。図１１においては、セット・リセット信号に伴う高耐圧ＮチャネルＭＯＳＦＥＴ１のドレイン電位を示したタイミングチャートのうち、セット信号側の高耐圧ＮチャネルＭＯＳＦＥＴ１がオンして、オン電流が負荷抵抗３により電圧降下し始める直前の期間Ａのタイミングにおける電位状態が示されている。
【００３３】
図１０および図１１に示すように、Ｎ型反転層が形成されることで、高耐圧ＮチャネルＭＯＳＦＥＴ１のドレインノードに接続された、負荷抵抗３とは別にリーク経路により生成された抵抗成分が並列に存在するようになる。そうすると、ドレインとＶｃｃ１電位のｎ拡散領域とが低抵抗状態（ショート状態）で接続されている場合は、負荷抵抗３（レベルシフト抵抗）で十分な電圧降下が得られずに、セット信号を受け付けなくなるという不具合を引き起こすことが考えられる。
【００３４】
また、上述した特許文献２の技術では、レベルシフト回路として使用する際の、ｐ-型開口部領域の表面シールドなどについては記載されていない。また、上述した特許文献２の技術では、従来例の図８、図９にあるように、高耐圧ＮチャネルＭＯＳＦＥＴ１，２のドレイン配線の形成方法についての説明が簡略化されており、特に記載がない。
【００３５】
前記した図７のレベルシフト回路において、高耐圧ＮチャネルＭＯＳＦＥＴ１，２のスイッチング状態におけるドレインノードの電位変動に対して、安定したレベルシフト回路動作をすることが望まれる。
【００３６】
この発明は、上述した従来技術による問題点を解消するため、高耐圧ＩＣのスイッチング時や長期信頼性において安定した動作ができるレベルシフト回路を有する高耐圧半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３７】
上述した課題を解決し、目的を達成するため、この発明にかかる高耐圧半導体装置は、第１導電型の半導体基板上に形成され、論理回路形成領域と、該論理回路形成領域を囲む耐圧領域とを備える第２導電型ウェル領域と、前記耐圧領域を囲み前記半導体基板上に形成される第１導電型ウェル領域と、前記耐圧領域と前記論理回路形成領域との間の前記第２導電型ウェル領域の表面層に選択的に形成され該耐圧領域よりも不純物濃度の高い第２導電型のドレイン領域と、前記第２導電型ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、を備え、前記ドレイン領域と前記ソース領域との間の前記耐圧領域をドリフト領域とし、前記第１導電型ウェル領域をベース領域とするトランジスタと、前記ドレイン領域と前記論理回路形成領域との間の前記第２導電型ウェル領域に局部的に前記第２導電型ウェル領域が深さ方向の全域にわたって存在しない開口部領域と、前記ドレイン領域と前記論理回路形成領域の論理回路とを電気的に接続する導電路と、を有する高耐圧半導体装置において、前記開口部領域の表面上に形成された第１絶縁層上に形成され前記論理回路形成領域の論理回路に接続される電源の負極側に接続されるシールド層を有することを特徴とする。
【００３８】
また、この発明にかかる高耐圧半導体装置は、第１導電型の半導体基板上に形成され、論理回路形成領域と、該論理回路形成領域を囲む耐圧領域とを備える第２導電型ウェル領域と、前記耐圧領域を囲み前記半導体基板上に形成される第１導電型ウェル領域と、前記耐圧領域と前記論理回路形成領域との間の前記第２導電型ウェル領域の表面層に選択的に形成され該耐圧領域よりも不純物濃度の高い第２導電型のドレイン領域と、前記第２導電型ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、を備え、前記ドレイン領域と前記ソース領域との間の前記耐圧領域をドリフト領域とし、前記第１導電型ウェル領域をベース領域とするトランジスタと、前記ドレイン領域と前記論理回路形成領域との間の前記第２導電型ウェル領域に局部的に前記第２導電型ウェル領域が深さ方向の全域にわたって存在しない開口部領域と、前記ドレイン領域と前記論理回路形成領域の論理回路とを電気的に接続する導電路と、を有する高耐圧半導体装置において、前記導電路が前記開口部領域上を跨がないことを特徴とする。
【００３９】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記導電路が前記シールド層上に第２絶縁層を介して形成され、前記開口部領域を跨ぐことを特徴とする。
【００４０】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記導電路と前記シールド層が同一絶縁層上に形成される導電層であることを特徴とする。
【００４１】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記耐圧領域と前記開口部領域との間の前記第２導電型ウェル領域の表面層に前記ドレイン領域と離れて形成された前記論理回路形成領域の電源の高電位側と接続される第２導電型ピックアップ領域を備え、前記ドレイン領域と前記第２導電型ピックアップ領域との間の表面上に前記第１絶縁層を介して前記シールド層が形成されていることを特徴とする。
【００４２】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記ドレイン領域と前記第２導電型ピックアップ領域の間に両領域に接して形成され前記第２導電型ウェル領域よりも高不純物濃度で、前記ドレイン領域および前記第２導電型ピックアップ領域よりも低不純物濃度である第２導電型のバッファ領域を備えたことを特徴とする。
【００４３】
また、この発明にかかる高耐圧半導体装置は、上記の発明において、前記開口部領域の両端のそれぞれが前記第１導電型ウェル領域に達して前記ドレイン領域が形成された前記第２導電型ウェル領域を前記論理回路形成領域と分離することを特徴とする。
【発明の効果】
【００４４】
この発明にかかる高耐圧半導体装置によれば、高耐圧ＩＣのスイッチング時や長期信頼性において安定した動作ができるレベルシフト回路を有する高耐圧半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００４５】
【図１】図１は、この発明の実施例１の高耐圧半導体装置の要部平面図である。
【図２】図２は、この発明の実施例１の高耐圧半導体装置を図１のＡ−Ａ’線で切断した要部断面図である。
【図３】図３は、図１のｐ-開口部の耐圧特性への影響を説明した図である。
【図４】図４は、この発明の実施例２の高耐圧半導体装置の要部平面図である。
【図５】図５は、この発明の実施例３の高耐圧半導体装置の説明図である。
【図６】図６は、この発明の実施例４の高耐圧半導体装置の要部平面図である。
【図７】図７は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣの回路図である。
【図８】図８は、従来の高耐圧半導体装置の要部平面図である。
【図９】図９は、図８のＣ−Ｃ’線で切断した要部断面図である。
【図１０】図１０は、図８のｐ-開口部の耐圧特性への影響を説明した図である。
【図１１】図１１は、高耐圧半導体装置の各部の信号波形を示した図である。
【発明を実施するための形態】
【００４６】
以下に添付図面を参照して、この発明にかかる高耐圧半導体装置の好適な実施の形態を詳細に説明する。
【００４７】
この発明は、高耐圧半導体装置に関する。この発明は、特に、例えばＰＷＭインバータやスイッチング電源等の電力逆変換用ブリッジ回路の上側アームを構成するパワーデバイスのゲートへ、グランド電位にある回路から電位絶縁を行わずにオン・オフ信号を伝達できるレベルシフト回路を有する高耐圧半導体装置に関する。
【００４８】
図面の記載において、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間において、互いの寸法の関係や比率が異なる部分が含まれている。
【００４９】
＜実施例１＞
図１は、この発明の実施例１の高耐圧半導体装置の要部平面図である。図１においては、高耐圧ＮチャネルＭＯＳＦＥＴを含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を、同一の半導体基板に形成した高耐圧ＩＣの要部平面を示している。図２は、この発明の実施例１の高耐圧半導体装置を図１のＡ−Ａ’線で切断した要部断面図である。
【００５０】
図１の高耐圧ＭＯＳＦＥＴ７１，７２は、それぞれ、前述した図７の高耐圧ＮチャネルＭＯＳＦＥＴ１または高耐圧ＮチャネルＭＯＳＦＥＴ２に相当する。高耐圧ＭＯＳＦＥＴ７１を含むレベルシフト回路部は、次の各領域を備えている。ｐ-シリコン基板１００の表面層に、リン不純物を表面濃度１Ｅ１５／ｃｍ3から１Ｅ１６／ｃｍ3の範囲で選択的にイオン注入する。ここでＥは冪を表し、例えば、１Ｅ１５は１×１０15を表す。その後、拡散により、ｎ-領域１０１を、Ｘｊが７μｍから１０μｍ程度で形成する。このｎ-領域１０１には、後述の耐圧領域と開口部領域１３１が配置される。
【００５１】
ハイサイド論理回路領域を配置するためのハイサイドウエル領域として、前記のｎ-領域１０１の外周ラインから平面内側方向に１５０μｍ程度間隔を空けて、リン不純物を表面濃度１Ｅ１６／ｃｍ3から１Ｅ１８／ｃｍ3の範囲で選択的にイオン注入する。この１５０μｍ空けた箇所が耐圧領域となる。その後の拡散により、Ｘｊが１０μｍから１５μｍ程度の深さのｎウエル領域２０１を形成する。後述の高耐圧ＭＯＳＦＥＴ１，２のドレインｎ+領域１０３とｐ-開口部領域１３１が配置される箇所では、ｎ-領域１０１は、前記の１５０μｍより広げている。
【００５２】
前記のハイサイド論理回路領域には、ハイサイドロジック回路部１６ａ（ローパスフィルタ３０，３１、ＲＳ−ＦＦ１５）、ハイサイドドライバ部１６、Ｕ−ＶＣＣ端子（図１では便宜上ＵＶＣＣとした）、ゲート信号を出力するＵ−ＧＡＴＥ端子およびハイサイド論理回路の電源の負極側に接続するＯＵＴ端子などが配置されている。高耐圧ＭＯＳＦＥＴ７１，７２のドレイン電極配線１２０のうちドレイン配線は後述のｐ-開口部領域１３１を跨いでハイサイドロジック回路部１６ａに接続する。ここで、ドレイン電極配線１２０（導電路）とは、ドレインｎ+領域１０３と直接接続するドレイン電極とこのドレイン電極に接続し、ハイサイドロジック回路部１６ａと接続するドレイン配線を一緒にした呼び名である。
【００５３】
また、ｎ-領域１０１を取り囲み、他の低電圧回路領域（ローサイド回路形成領域を構成する）との分離領域となるｐ+グランド領域１１３（ＣＯＭ電位やＧｎｄ電位に接続される）領域として、ボロン不純物を表面濃度が１Ｅ１５／ｃｍ3から１Ｅ１９／ｃｍ3の範囲で選択的にイオン注入する。この実施例１においては、ｐ+グランド領域１１３を、適宜第１ピックアップ領域と称し、同一符号１１３を用いて説明する。
【００５４】
その後の拡散により、Ｘｊが１０μｍから１３μｍ程度に形成されたｐ-シリコン基板に接続するｐウエル領域１０２を形成する。また、ｎ-領域１０１内に局部的にｐ-シリコン基板１００に到達するように、ボロン不純物を表面濃度が１Ｅ１４／ｃｍ3から１Ｅ１７／ｃｍ3の範囲でイオン注入する。その後、拡散によりＸｊが７μｍから１０μｍ程度でｐ-シリコン基板１００に達するように、ｐ-開口部領域１３１を形成する。
【００５５】
このｐ-開口部領域１３１の平面的な配置は、ドレインｎ+領域１０３、ｎバッファ領域１０４およびＵ−ＶＣＣ電位ピックアップ領域１２２と、ｎウエル領域２０１（Ｕ−ＶＣＣ電位にある）の間のｎ-領域１０１に配置される。このｐ-開口部領域１３１は細長く、ドレインｎ+領域１０３、ｎバッファ領域１０４およびＵ−ＶＣＣ電位ピックアップ領域１２２に対向して平行に配置され、さらに選択的に配置される。
【００５６】
ｐ-開口部領域１３１は、Ｕ−ＶＣＣ電位ピックアップ領域１２２（第２ピックアップ領域ともいう）側に入り込むように配置される。このようにｐ-開口部領域１３１を配置することで、高耐圧ＭＯＳＦＥＴ７１，７２とｎバッファ領域１０４付近のｐ-シリコン基板１００とｎ-領域１０１の間の寄生容量を小さくすることができる。
【００５７】
ｎ-領域１０１、ｎウエル領域２０１、ｐウエル領域１０２、ｐ-開口部領域１３１は、製造工程を共有化する。具体的には、たとえば、１１００℃以上の高温かつ窒素雰囲気で所定の拡散深さになるように、ｎ-領域１０１、ｎウエル領域２０１、ｐウエル領域１０２、ｐ-開口部領域１３１を同時に形成している。
【００５８】
次に、ｐウエル領域１０２とｎ-領域１０１との間に、高耐圧ＭＯＳＦＥＴ７１，７２のチャネル領域もしくは耐圧領域のベース領域として機能するボロン不純物を、表面濃度が１Ｅ１６／ｃｍ3から１Ｅ１９／ｃｍ3でイオン注入する。前記のチャネル領域は、ソースｎ+領域１１４やｐ+グランド領域１１３と同一符号が付されたコンタクトｐ+領域が形成される。
【００５９】
また、前記のベース領域は、第１ピックアップ領域１１３ａ、ｐ+グランド領域１１３が形成される。その後拡散により、Ｘｊが３．０μｍから６μｍ程度のｐベース領域１０５（前記のチャネル領域と前記の耐圧領域のベース領域の両方）を形成する。ここでは、耐圧領域は、ｐ+グランド領域１１３とドレイン領域１０３との間、または、ｐ+グランド領域１１３とＵ−ＶＣＣピックアップｎ+領域１２２との間のｎ-領域１０１を指す。前記のｐ+グランド領域１１３は、第１ピックアップ領域であるベースピックアップｐ+領域となり、いずれもｐ+グランド領域１１３と同一符号を用いて説明する。また、Ｕ−ＶＣＣピックアップｎ+領域１２２は、第２ピックアップ領域であり同一符号を用いて説明する。
【００６０】
また、ｎ-領域１０１上に、リン不純物を表面濃度が１Ｅ１６／ｃｍ3から１Ｅ１９／ｃｍ3でイオン注入する。その後、拡散により、Ｘｊが１．０μｍから３μｍ程度のｎバッファ領域１０４を形成する。このｎバッファ領域１０４は、負荷抵抗１０４ａ，１０４ｂとなる。
【００６１】
次に、ｐベース領域１０５の表面に形成されたベースピックアップｐ+領域１１３および高耐圧ＭＯＳＦＥＴ７１，７２のソースｎ+領域１１４と、ｎバッファ領域１０４上に形成された高耐圧ＭＯＳＦＥＴ７１，７２のドレインｎ+領域１０３（ｎ+ドレイン領域ともいう）を、それぞれ、表面濃度が１Ｅ２０／cｍ3以上になるようにイオン注入する。その後、拡散により、Ｘｊが０．５μｍ前後になるようにアニール処理を行う。このベースピックアップｐ+領域１１３上には、第１ピックアップ電極１１３ａが配置される。この第１ピックアップ電極１１３ａは、Ｇｎｄ端子に接続する。
【００６２】
また、Ｕ−ＶＣＣピックアップｎ+領域１２２は、ドレインｎ+領域１０３と同一工程でイオン注入、アニール形成される。このＵ−ＶＣＣピックアップｎ+領域１２２上には、第２ピックアップ電極１２２ａが配置され、この第２ピックアップ電極１２２ａはＵ−ＶＣＣ端子に接続する。
【００６３】
耐圧領域は、このベースピックアップｐ+領域１１３とＵ−ＶＣＣピックアップｎ+領域１２２に挟まれたｎ-領域１０１とする。耐圧領域の製造過程の中で、ｐベース領域１０５の上にはゲート酸化膜を介して形成される、例えばポリシリコンからなる高耐圧ＭＯＳＦＥＴ７１，７２のゲート電極１１５を設ける。
【００６４】
また、ドレインｎ+領域１０３と接続される高耐圧ＭＯＳＦＥＴ７１，７２のドレイン電極配線１２０、ソースｎ+領域１１４（ｎ+ソース領域ともいう）と接続される高耐圧ＭＯＳＦＥＴ７１，７２のソース電極（ソース電極配線）１２１をアルミ系の材料で形成する。そして、層間絶縁膜として、フィールド酸化膜のＬＯＣＯＳ１５１、ＴＥＯＳやＢＰＳＧなどによる層間絶縁膜（シリコン酸化膜）１５２、プラズマＣＶＤによるシリコン酸化膜とシリコン窒化膜からなるパッシベーション膜１５３を形成する。
【００６５】
また、ｐ-開口部領域１３１上および負荷抵抗１０４ａ，１０４ｂ（ｎバッファ領域１０４）上に配置される層間絶縁膜１５２ａ上に、ＯＵＴ端子に接続するシールド層３００をアルミ系の材料で形成する。ＯＵＴ端子は、ハイサイド論理回路形成領域に配置された端子であり、ハイサイド論理回路の駆動電源（後述の図３の１５Ｖ電源）の負極側に接続する端子である。また、このＯＵＴ端子は、インバータ回路を構成するＩＧＢＴ１７，１８の中間電位となる端子に接続される端子である。
【００６６】
前記のシールド層３００上に再度層間絶縁膜１５２を形成し、ソース電極１２１、ドレイン電極配線１２０、第１ピックアップ電極１１３ａ、第２ピックアップ電極１２２ａを形成し、パッシベーション膜１５３を被覆する。このように、本実施例ではシールド層３００と前記各電極および電極配線とは２層配線となっている。尚、接続導体ａは各電極１２１，１２０，１１３ａ，１２２ａと各領域１１３，１０３，１２２とを接続している。この接続導体ａとシールド層３００は同時に形成される。また、第１ピックアップ電極１１３ａはソース電極１２１に接続している。
【００６７】
また、ソース電極１２１はＧｎｄ端子、ドレイン電極配線１２０はドレイン端子、第１ピックアップ電極１１３ａはＧｎｄ端子、第２ピックアップ電極１２２ａはＵ−ＶＣＣ端子、シールド層３００はＯＵＴ端子にそれぞれ接続する。このＯＵＴ端子に印加される電位は、グランド電位からこの高耐圧半導体装置（パワーＩＣ）で駆動されるパワーデバイス（ＩＧＢＴなど）の図７に示す主回路電源電圧ＶｄｃとＧｎｄの間で変動する。
【００６８】
図１の構造では、高耐圧ＭＯＳＦＥＴ７１，７２のドレイン端子とＵ−ＶＣＣ端子の間に設けるレベルシフト回路用の負荷抵抗（レベルシフト抵抗ともいう）を、耐圧領域となるｎ-領域１０１内にｎバッファ領域１０４を設けることで実現している。このｎバッファ領域１０４がレベルシフト回路の負荷抵抗１０４ａ，１０４ｂとなる。この負荷抵抗１０４ａ，１０４ｂとなるｎバッファ領域１０４、にセット入力信号またはリセット入力信号に応じて高耐圧ＭＯＳＦＥＴ７１，７２のドレイン電流を流す。このドレイン電流で電圧降下を発生させて、次段のＣＭＯＳロジックのゲート（図１のハイサイドロジック回路部１６ａの図示しないゲート）へ信号を伝達し、レベルシフト回路の動作が行われる。
【００６９】
図１では、便宜上（図示した縮尺の関係など）、セット側とリセット側の高耐圧ＭＯＳＦＥＴ７１，７２との距離が短く書かれている。実際のレイアウトでは、セット側とリセット側の高耐圧ＭＯＳＦＥＴ７１，７２のドレイン同士は低抵抗で接続されないように、高耐圧ＭＯＳＦＥＴ７１と７２のドレインｎ+領域１０３の間隔を、数百μｍ以上の距離を離してレイアウトする。そのため、両者間の入力信号の誤信号は、伝達しないようになっている。
【００７０】
本構造にしたことによる耐圧特性への影響について、図３を用いて説明する。図３は、図１のｐ-開口部の耐圧特性への影響を説明した図である。ドレイン電極配線に高電圧（たとえば１２００Ｖ）が印加された際は、高耐圧ＭＯＳＦＥＴ７１と７２のソース側のメタルフィールドプレート（ソース電極配線１２１のｎ-領域１０１上への張り出し部分）とドレイン側のメタルフィールドプレート（ドレイン電極配線１２０のｎ-領域上への張り出し部分）に挟まれた耐圧領域であるｎ-型領域１０１およびｐ-開口部領域１３１の全てが完全に空乏化するため、耐圧特性には影響はない。特に、ｐ-開口部領域１３１については、ｐ-開口部領域１３１の両側面に配置されているｎ-領域１０１とｐ-開口部領域１３１の接合面から空乏層が伸びて付くことで、半導体基板１００より高い電位で均一な電位勾配となる。
【００７１】
ドレイン端子およびＵ−ＶＣＣ端子に高電圧（たとえば１２００Ｖ）が印加された際に、このｐ-開口部領域１３１でブレークダウンしないように、ｐ-開口部領域１３１周辺には高濃度のｎ+領域を形成しないようにする必要がある。例えば、ｐ-開口部領域１３１とｎバッファ領域（拡散層）１０４とは数十μｍ以上の間隔を空けてｐ-開口部領域１３１付近で高電界にならないようにしている。また、ｐ-開口部領域１３１の開口幅が広すぎるとｐ-開口下部が完全に空乏化しなくなり、耐圧がｐ-開口部領域１３１の下部で制限されてしまう恐れがあるため、ｐ-開口部領域１３１の幅は１０μｍから２０μｍ程度が望ましい。
【００７２】
ここで、本発明では、高耐圧ＭＯＳＦＥＴ７１，７２のスイッチング状態、特に高耐圧ＭＯＳＦＥＴ７１がオフ状態、高耐圧ＭＯＳＦＥＴ７２がオン状態のときに、高耐圧ＭＯＳＦＥＴ７１のドレイン領域側のｐ-開口部領域１３１表面のＮ型反転もしくは表面パンチスルーが発生するのを抑制するために、図７に示してあるＯＵＴ電位に接続されるシールド層３００を、ｐ-開口部領域１３１の上に絶縁膜を介して配置している。
【００７３】
図３に示したように、シールド層３００はＯＵＴ端子に接続しており、その電位はＯＵＴ電位に固定される。そのため、高耐圧ＭＯＳＦＥＴ７１がオフ状態、高耐圧ＭＯＳＦＥＴ７２がオン状態から、高耐圧ＭＯＳＦＥＴ７１がオン状態に遷移した直後（図１１の期間Ａ）に、ｐ-開口部領域１３１に隣接したｎ領域の電位がＶｃｃ１（ここでは、１５Ｖ程度）に上昇しても、ｐ-開口部領域１３１上のシールド層３００の電位はグランド電位となっている。そのため、ｐ-開口部領域１３１の表面は反転することがない。
【００７４】
実施例１においては、シールド層３００はアルミ系のメタル材料で形成した例について説明しているが、本発明はこれに限るものではなく、ポリシリコンやそのほかの導電型材料層を用いても構わない。また、本発明では、上述のｐ-開口部領域１３１付近の電界を緩和するため、上記のシールド層３００をｐ-開口部領域１３１の上部から被覆している。このシールド層３００は、Ｕ−ＶＣＣ電位（図７のＶｃｃ１電位）にあるＵ−ＶＣＣ電位ピックアップ領域１２２、高耐圧ＭＯＳＦＥＴ７１，７２のドレインｎ+領域を被覆し、さらに、負荷抵抗１０４ａ，１０４ｂ領域上までオーバーラップさせ、張出させている。
【００７５】
こうすることで、高耐圧ＭＯＳＦＥＴ７１，７２のドレインやＶｃｃ１電位が高電圧に上昇したときに、ｐ-開口部領域１３１付近でアバランシェブレークダウンしないようにできる。その結果、ｐ-開口部領域１３１付近で局所的に電界強度の高い領域がなくなり、安定した耐圧特性と安定したレベルシフト動作を実現することができる。
【００７６】
上記はレベルシフト回路を構成するのに、高耐圧ＭＯＳＦＥＴ７１，７２および、ドレインｎ+領域１０３とハイサイド論理回路領域との間にｐ-開口部領域１３１を設け、耐圧領域(ｎ-領域１０１）の一部をレベルシフト抵抗として使用する場合について述べた。さらに、ｐ-スリット領域がドレインを囲いグランド電位領域まで完全に分断した“分割ＲＥＳＵＲＦ”構造（特許文献１に記載の構造）においても、ＯＵＴ電位に固定される（ＯＵＴ端子に接続した）シールド層３００をドレイン電極配線１２０下に絶縁膜１５２を挟んで配置することで、ｐ-スリット領域表面のＮ型反転を抑制する効果がある。尚、図２では、シールド層３００は第２ピックアップ電極１２２ａ下に配置されているが、これはＡ−Ａ’断面図のためにそうなるのであって、図１の平面図から分かるように、シールド層３００は点線で示すドレイン電極配線１２０下にも配置されている。
【００７７】
また、図１では、図示する便宜上、セット信号側の高耐圧ＭＯＳＦＥＴ７１のドレイン領域側のｐ-開口部領域１３１上にしかシールド層３００を記載していないが、実際には、リセット信号側の高耐圧ＭＯＳＦＥＴ７２のドレイン領域側のｐ-開口部領域１３１上にもシールド層３００は配置するものとする。
【００７８】
また、シールド層３００は、ｎバッファ領域１０４上も被覆しているが、被覆しない場合もある。シールド層３００によってｎバッファ領域１０４上を被覆することにより、シールド層３００によってｎバッファ領域１０４上を被覆しない場合よりも、負荷抵抗１０４ａ，１０４ｂが当該負荷抵抗１０４ａ，１０４ｂの上方に配置される図示しない配線から受ける電位変動を防止することができるため、信頼性が向上する。
【００７９】
以上の説明では、ｎ-領域１０１を不純物の拡散により形成した場合について説明したが、本発明はこれに限るものではない。たとえば、ｎ-領域１０１を不純物の拡散により形成する方法に代えて、ｐ-シリコン基板１００上にエピタキシャル成長によりｎ-領域１０１を形成してもよい。この場合、ｎ-領域１０１の不純物濃度は１Ｅ１４／ｃｍ3から１Ｅ１６／ｃｍ3の範囲とすればよい。
【００８０】
以下の実施例でも同様に拡散領域からなるｎ-領域１０１をエピタキシャル成長により形成した領域やＳＯＩ基板上に形成したｎ-ＳＯＩ層上に置き換えても同様の効果を得ることができる。また、図１に示すように、シールド層３００をドレイン電極配線１２０下にも配置することで、このドレイン電極配線下のｎ-領域１０１表面の電位がシールド層３００で安定化され、耐圧と信頼性の向上が図られる。
【００８１】
＜実施例２＞
図４は、この発明の実施例２の高耐圧半導体装置の要部平面図である。図４においては、高耐圧ＮチャネルＭＯＳＦＥＴを含むレベルシフト回路部と浮遊電位領域を備えた駆動回路を同一の半導体基板に形成した高耐圧ＩＣの要部平面図を示している。
【００８２】
実施例２の高耐圧半導体装置は、図１に示した実施例１の高耐圧半導体装置に対して、高耐圧ＭＯＳＦＥＴ７１，７２のドレインｎ+領域にオーミック接触しているドレイン電極配線１２０が、ｐ-開口部領域１３１の上部を交差していない（跨いでいない）点が異なっている。
【００８３】
図４において、ドレイン電極配線１２０の電位は、高耐圧ＭＯＳＦＥＴ７１，７２のスイッチング状態により常に変動する。このため、ドレイン電極配線１２０直下にｐ-開口部領域１３１があると、ｐ-開口部領域１３１の表面濃度が薄くなり、たとえ、シールド層３００が配置されている場合でもＮ型反転してしまう可能性がある。そのため、本発明では、ｐ-開口部領域１３１の上部をドレイン電極配線１２０が交差せず（跨がず）、耐圧領域（ｎ-領域１０１）に形成したＵ−ＶＣＣ電位ピックアップ領域１２２とｐ-開口部領域１３１の間に位置する領域上に、絶縁膜を介してドレイン電極配線１２０を通している。
【００８４】
これにより、ｐ-開口部領域１３１表面のＮ型反転がなく、レベルシフト抵抗の安定化が図れ、いかなるスイッチング状態においても伝達不具合のないレベルシフト回路を実現できる。また、ドレイン電極配線１２０が前記ｐ-開口部領域１３１の上部を跨がず、前記耐圧領域の上部にＬＯＣＯＳ１５１を介して引き出されることで、耐圧特性の信頼性を向上させることができる。
【００８５】
＜実施例３＞
図５は、この発明の実施例３の高耐圧半導体装置の説明図である。図５（ａ）においては、この発明の実施例３の高耐圧半導体装置の要部平面図を示している。図５（ｂ）においては、図５（ａ）のＢ−Ｂ’線で切断した要部断面図を示している。
【００８６】
実施例３の高耐圧半導体装置は、図１に示した実施例１の高耐圧半導体装置と比較して、シールド層３００上にドレイン電極配線１２０が配置されていない点と、負荷抵抗１０４ａ，１０４ｂ上にシールド層３００が配置されていない点が異なっている。実施例３の高耐圧半導体装置は、ドレイン電極配線１２０をこのような配置とすることで、シールド層３００とドレイン電極配線１２０を層間絶縁膜１５２ａ上に１層配線できる。そのため、実施例３の高耐圧半導体装置によれば、製造コストを低減できる。また、ｐ-開口部領域１３１での漏れ電流の増加は図１の場合と同様に抑制することができる。
【００８７】
＜実施例４＞
図６は、この発明の実施例４の高耐圧半導体装置の要部平面図である。実施例４の高耐圧半導体装置は、図４に示した実施例２の高耐圧半導体装置と比較して、シールド層３００を配置していない点が異なっている。実施例４の高耐圧半導体装置は、ドレイン電極配線１２０がｐ-開口部領域１３１を跨がないために、耐圧特性の信頼性を向上させることができる。また、実施例４の高耐圧半導体装置は、図４に示した実施例２の高耐圧半導体装置と比較して、シールド層３００が配置されないため、製造コストを低減できる。
【００８８】
尚、前記の実施例１〜４では、半導体基板としてシリコン基板を用いて説明しているが、ＳｉＣやＧａＮなどシリコン以外の半導体基板でも同様に効果を得ることができる。また、以上の実施例では、レベルシフト抵抗を半導体基板内に形成した場合について説明したが、本発明はこれに限るものではなく、たとえば、ハイサイド論理回路領域において半導体基板上に絶縁膜を介してポリシリコン抵抗を形成したものをレベルシフト抵抗としてもよい。
【産業上の利用可能性】
【００８９】
以上のように、この発明にかかる高耐圧半導体装置は、特に、例えばＰＷＭインバータやスイッチング電源等の電力逆変換用ブリッジ回路の上側アームを構成するパワーデバイスのゲートへ、グランド電位にある回路から電位絶縁を行わずにオン・オフ信号を伝達できるレベルシフト回路を有する高耐圧半導体装置に適している。
【符号の説明】
【００９０】
１６  ハイサイドドライバ部
１６ａ  ハイサイドロジック回路部
７１，７２  高耐圧ＭＯＳＦＥＴ
１００  ｐ-シリコン基板
１０１  ｎ-領域
１０２  ｐウエル領域
１０３  ドレインｎ+領域
１０４  ｎバッファ領域
１０４ａ，１０４ｂ  負荷抵抗
１０５  ｐベース領域（チャネル領域）
１１３  ｐ+グランド領域（第１ピックアップ領域）
１１４  ソースｎ+領域
１１５  ゲート電極（セット、リセット信号側のゲート）
１２０  ドレイン電極配線
１２１  ソース電極配線
１２２  Ｕ−ＶＣＣ電位ピックアップ領域（第２ピックアップ領域）
１２２ａ  第２ピックアップ電極
１３１  ｐ-開口部領域
２０１  ｎウエル領域
３００  シールド層
【国際調査報告】
2013073539.tif 000014
2013073539.tif 000015