(57)【要約】  ＦＥＴ２の端子間耐圧（耐圧Ｂ）が、ＦＥＴ１の端子間耐圧（耐圧Ａ）より高く、ＦＥＴ１のゲート幅（Ｗｇ１）が、ＦＥＴ２のゲート幅（Ｗｇ２）より小さく構成されている。これにより、高出力電力を確保しながら、利得を高めることができる。また、入力端子３に接続されるＦＥＴ１のゲート幅（Ｗｇ１）が小さいため、カスコード増幅器の小型化を図ることができる。
2013153894.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタがカスコード接続されているカスコード増幅器において、
上記第１のトランジスタは、ソース端子又はエミッタ端子が接地されており、
上記第２のトランジスタは、ソース端子又はエミッタ端子が上記第１のトランジスタのドレイン端子又はコレクタ端子と接続されており、
上記第１のトランジスタのゲート幅又はエミッタ面積が、上記第２のトランジスタのゲート幅又はエミッタ面積より小さいことを特徴とするカスコード増幅器。
【請求項２】
カスコード接続されているトランジスタの個数が２個より多い場合、
入力端子側のトランジスタから数えてＭ番目のトランジスタである第Ｍのトランジスタは、ソース端子又はエミッタ端子が第（Ｍ−１）のトランジスタのドレイン端子又はコレクタ端子と接続されており、
上記第（Ｍ−１）のトランジスタのゲート幅又はエミッタ面積が、上記第Ｍのトランジスタのゲート幅又はエミッタ面積より小さいことを特徴とする請求項１記載のカスコード増幅器。
【請求項３】
第１のトランジスタのゲート電圧又はベース電圧を設定する電圧設定回路を備えたことを特徴とする請求項１記載のカスコード増幅器。
【請求項４】
第１のトランジスタのゲート幅Ｗｇ１が第２のトランジスタのゲート幅Ｗｇ２より小さい場合に上記第１及び第２のトランジスタに流れる電流Ｉｃ１と、
上記第１のトランジスタのゲート幅Ｗｇ１と上記第２のトランジスタのゲート幅Ｗｇ２が等しい場合に、上記第１及び第２のトランジスタに流れる電流Ｉｃ２とが、
Ｉｃ１＝Ｉｃ２×（Ｗｇ２／Ｗｇ１）
の関係を満足するように、電圧設定回路が上記第１のトランジスタのゲート電圧を設定することを特徴とする請求項３記載のカスコード増幅器。
【請求項５】
第２のトランジスタの端子間耐圧が、第１のトランジスタの端子間耐圧より高いことを特徴とする請求項１記載のカスコード増幅器。
【請求項６】
少なくとも１段以上のカスコード増幅器が直列に接続されている増幅回路において、
少なくとも１段以上のカスコード増幅器のうち、少なくとも１つのカスコード増幅器が、請求項１記載のカスコード増幅器で構成されていることを特徴とする増幅回路。
【請求項７】
直列に接続されているカスコード増幅器の段数がＮ段（Ｎは２以上の自然数）であるとき、Ｐ段目（Ｐは２以上の自然数であり、Ｐ≦Ｎである）における第１のトランジスタのゲート幅又はエミッタ面積が、（Ｐ−１）段目における第２のトランジスタのゲート幅又はエミッタ面積と等しいことを特徴とする請求項６記載の増幅回路。
【請求項８】
少なくとも１段以上のカスコード増幅器の後段にＮ個の最終段増幅器が並列に接続され、上記Ｎ個の最終段増幅器と並列にバイパス経路が接続されていることを特徴とする請求項６記載の増幅回路。
【請求項９】
最終段増幅器がカスコード増幅器で構成されていることを特徴とする請求項８記載の増幅回路。
【請求項１０】
バイパス経路は、バイパススイッチと整合回路の直列回路から構成されていることを特徴とする請求項８記載の増幅回路。
【請求項１１】
バイパス経路は、バイパススイッチとバイパス増幅器の直列回路から構成されていることを特徴とする請求項８記載の増幅回路。
【請求項１２】
バイパス増幅器がカスコード増幅器で構成されていることを特徴とする請求項１１記載の増幅回路。
【請求項１３】
カスコード増幅器とＮ個の最終段増幅器の間に信号経路スイッチがそれぞれ接続され、バイパス経路がバイパススイッチと整合回路又はバイパス増幅器との直列回路から構成されており、
要求される出力電力が第１の電力である第１の動作モードでは、上記バイパススイッチをオン状態、上記信号経路スイッチをオフ状態に制御し、要求される出力電力が第１の電力より高い第２の動作モードでは、上記バイパススイッチをオフ状態、上記信号経路スイッチをオン状態に制御する制御回路を備えたことを特徴とする請求項８記載の増幅回路。
【請求項１４】
制御回路は、カスコード増幅器により増幅される信号に応じて、上記カスコード増幅器を構成している第１及び第２のトランジスタのゲート電圧を切り換えることを特徴とする請求項１３記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、小型で高利得なカスコード増幅器及び増幅回路に関するものである。
【背景技術】
【０００２】
携帯電話を始めとする移動体通信端末では、ワイヤレス通信が盛んになっており、移動体通信端末の更なる小型化や、バッテリーによる長時間動作が課題となっている。
こうした中で、移動体通信端末に用いられるトランジスタについても、小型化や高効率化等が非常に重要とされている。
２つのトランジスタをカスコード接続しているカスコード増幅器は、高周波特性が優れているため、広く活用されている。【０００３】
図１１は一般的なカスコード増幅器を示す構成図である。
図１１のカスコード増幅器では、２つのＦＥＴ（電界効果トランジスタ）がカスコード接続されており、２つのトランジスタ１０１、１０２の端子間耐圧は同じである（耐圧Ａ）である。また、２つのトランジスタ１０１、１０２のゲート幅についても同じである（Ｗｇ１）。【０００４】
カスコード増幅器では、変調波信号の入力時に発生する瞬間的なピーク電圧によって、トランジスタ１０２の端子間耐圧（耐圧Ａ）を超える電圧がドレイン端子（トランジスタ１０１、１０２が、バイポーラトランジスタの場合にはコレクタ端子）に印加される可能性がある。
このため、トランジスタ１０１、１０２として、高耐圧のトランジスタを用いることが考えられるが、この場合、トランジスタ１０１、１０２のゲート容量が減少して、利得が低下するため、増幅器の性能が犠牲になる。【０００５】
そこで、以下の特許文献１では、端子間耐圧が異なる（ゲート酸化膜が異なる）トランジスタ１０１とトランジスタ１０２をカスコード接続しているカスコード増幅器を提案している。
図１２は特許文献１に開示されているカスコード増幅器を示す構成図である。
図１２のカスコード増幅器では、トランジスタ１０１の端子間耐圧を耐圧Ａ、トランジスタ１０２の端子間耐圧を耐圧Ｂとして、トランジスタ１０２の端子間耐圧をトランジスタ１０１の端子間耐圧より高くしている（耐圧Ａ＜耐圧Ｂ）。【０００６】
図１２のカスコード増幅器では、トランジスタ１０１のドレイン端子がトランジスタ１０２のソース端子と接続されるカスコード接続になっており、トランジスタ１０１のソース端子が接地されている。
トランジスタ１０１のゲート端子が、カスコード増幅器の入力端子１０３及びゲート電圧端子１０４と接続されている。
また、トランジスタ１０２のドレイン端子が、ＤＣフィードのインダクタを介して電源電圧端子１０５と接続されるとともに、カスコード増幅器の出力端子１０６と接続されている。
また、トランジスタ１０２のゲート端子がゲート電圧端子１０７と接続されている。【０００７】
ゲート電圧端子１０４からトランジスタ１０１のＯＮ／ＯＦＦ制御する制御信号が入力され、ゲート電圧端子１０７からトランジスタ１０２のＯＮ／ＯＦＦ制御する制御信号が入力される。
トランジスタ１０１、１０２がＯＮ状態であるとき、カスコード増幅器の入力端子１０３から高周波信号が入力されると、トランジスタ１０１、１０２により増幅された高周波信号が、カスコード増幅器の出力端子１０６から出力される。
このカスコード増幅器では、トランジスタ１０２の端子間耐圧がトランジスタ１０１の端子間耐圧より高くしているので、移動体通信端末では必須とされる高出力電力を確保することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２１７６６１号公報（段落番号［００１１］）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のカスコード増幅器は以上のように構成されているので、高出力電力を確保することができるが、利得が不足する場合、一般的にはカスコード増幅器を直列に接続しなければならず、回路サイズが大きくなってしまう課題があった。
また、トランジスタに電流を流せば、回路サイズを変えずに利得を増加させることができるが、その場合には、効率が低下してしまう課題があった。【００１０】
この発明は上記のような課題を解決するためになされたもので、小型化及び高利得化を図ることができるカスコード増幅器及び増幅回路を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係るカスコード増幅器は、第１のトランジスタのソース端子又はエミッタ端子が接地されて、第２のトランジスタのソース端子又はエミッタ端子が、第１のトランジスタのドレイン端子又はコレクタ端子と接続されており、第１のトランジスタのゲート幅又はエミッタ面積が、第２のトランジスタのゲート幅又はエミッタ面積より小さくされているものである。
【発明の効果】
【００１２】
この発明によれば、第１のトランジスタのソース端子又はエミッタ端子が接地されて、第２のトランジスタのソース端子又はエミッタ端子が、第１のトランジスタのドレイン端子又はコレクタ端子と接続されており、第１のトランジスタのゲート幅又はエミッタ面積が、第２のトランジスタのゲート幅又はエミッタ面積より小さく構成されているので、小型化及び高利得化を図ることができる効果がある。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１によるカスコード増幅器を示す構成図である。
【図２】実施の形態１における図１のカスコード増幅器と、従来例における図９のカスコード増幅器との利得差を示す説明図である。
【図３】この発明の実施の形態２による増幅回路を示す構成図である。
【図４】この発明の実施の形態３による増幅回路を示す構成図である。
【図５】この発明の実施の形態４による増幅回路を示す構成図である。
【図６】この発明の実施の形態４による増幅回路を示す構成図である。
【図７】この発明の実施の形態５による増幅回路を示す構成図である。
【図８】この発明の実施の形態６による増幅回路を示す構成図である。
【図９】この発明の実施の形態７による増幅回路を示す構成図である。
【図１０】この発明の実施の形態８による増幅回路を示す構成図である。
【図１１】一般的なカスコード増幅器を示す構成図である。
【図１２】特許文献１に開示されているカスコード増幅器を示す構成図である。
【発明を実施するための形態】
【００１４】
以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。
実施の形態１．
図１はこの発明の実施の形態１によるカスコード増幅器を示す構成図である。
図１において、第１のトランジスタであるＦＥＴ１はソース端子が接地され、ゲート端子がカスコード増幅器の入力端子３及びゲート電圧端子４と接続されている。
ＦＥＴ１の端子間耐圧は耐圧Ａであり、ＦＥＴ１のゲート幅はＷｇ１である。
入力端子３は高周波信号を入力する端子であり、ゲート電圧端子４はＦＥＴ１のＯＮ／ＯＦＦを制御する制御信号を入力する端子である。
【００１５】
第２のトランジスタであるＦＥＴ２はソース端子がＦＥＴ１のドレイン端子と接続されており、ドレイン端子がＤＣフィードのインダクタ６を介して電源電圧端子５と接続されるとともに、カスコード増幅器の出力端子７と接続されている。また、ゲート端子がゲート電圧端子８と接続されている。
ＦＥＴ２の端子間耐圧はＦＥＴ１の端子間耐圧（耐圧Ａ）より高い耐圧Ｂであり、ＦＥＴ２のゲート幅はＦＥＴ１のゲート幅（Ｗｇ１）より大きいＷｇ２である。
耐圧Ａ＜耐圧Ｂ
Ｗｇ１＜Ｗｇ２
電源電圧端子５は電源電圧を入力する端子であり、出力端子７はＦＥＴ１、２により増幅された高周波信号を出力する端子であり、ゲート電圧端子８はＦＥＴ２のＯＮ／ＯＦＦを制御する制御信号を入力する端子である。
ゲート電圧設定回路８０はゲート電圧端子４と接続されており、ＦＥＴ１のゲート電圧を設定する電圧設定回路である。
【００１６】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４に供給されることで、ゲート電圧端子４からＦＥＴ１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８からＦＥＴ２のＯＮ／ＯＦＦを制御する制御信号が入力される。
ＦＥＴ１、２がＯＮ状態であるとき、カスコード増幅器の入力端子３から高周波信号が入力されると、ＦＥＴ１、２により高周波信号が増幅され、増幅後の高周波信号がカスコード増幅器の出力端子７から出力される。
このカスコード増幅器では、ＦＥＴ２の端子間耐圧（耐圧Ｂ）がＦＥＴ１の端子間耐圧（耐圧Ａ）より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
【００１７】
この実施の形態１では、従来のカスコード増幅器と異なり、ＦＥＴ１のゲート幅（Ｗｇ１）が、ＦＥＴ２のゲート幅（Ｗｇ２）より小さい構成となっている。
このように、ＦＥＴ１のゲート幅（Ｗｇ１）が、ＦＥＴ２のゲート幅（Ｗｇ２）より小さい構成であるときに、カスコード増幅器に流れる電流がＩｃ１、ＦＥＴ１のゲート幅（Ｗｇ１）とＦＥＴ２のゲート幅（Ｗｇ２）が等しい構成であるときに、カスコード増幅器に流れる電流がＩｃ２であるとすると、ゲート電圧設定回路８０は、下記の式（１）の関係を満足するように、ＦＥＴ１のゲート電圧を設定する。
Ｉｃ１＝Ｉｃ２×（Ｗｇ２／Ｗｇ１）                            （１）
【００１８】
このように、ＦＥＴ１のゲート幅（Ｗｇ１）がＦＥＴ２のゲート幅（Ｗｇ２）より小さくなっている分だけ、ＦＥＴ１のゲート電圧端子４から入力されるゲート電圧を大きくして、アイドル電流を増加させれば、ＦＥＴ１の電流密度が増加して利得が向上する。
ここで、図２は実施の形態１における図１のカスコード増幅器と、従来例における図９のカスコード増幅器との利得差を示す説明図である。
図２から明らかなように、図１のカスコード増幅器は、図９のカスコード増幅器と比較して、出力電力が同じであれば、利得が高くなっている。
【００１９】
なお、ＦＥＴ１、２のゲート幅の具体例としては、ＦＥＴ１のゲート幅（Ｗｇ１）を、ＦＥＴ２のゲート幅（Ｗｇ２）の１／２、あるいは、それ以下で構成する例が考えられる。
また、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
【００２０】
以上で明らかなように、この実施の形態１によれば、ＦＥＴ２の端子間耐圧（耐圧Ｂ）が、ＦＥＴ１の端子間耐圧（耐圧Ａ）より高く、ＦＥＴ１のゲート幅（Ｗｇ１）が、ＦＥＴ２のゲート幅（Ｗｇ２）より小さく構成されているので、高出力電力を確保しながら、利得を高めることができる効果を奏する。
また、入力端子３に接続されるＦＥＴ１のゲート幅（Ｗｇ１）が小さいため、カスコード増幅器の小型化を図ることができる効果を奏する。
【００２１】
この実施の形態１では、ＦＥＴ１とＦＥＴ２がカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、トランジスタのソース端子はエミッタ端子、ドレイン端子はコレクタ端子、
ゲート端子はベース端子として扱われ、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図１と同様のカスコード増幅器を得ることができる。
即ち、ＦＥＴ１に代わるバイポーラトランジスタのエミッタ面積が、ＦＥＴ２に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
【００２２】
また、この実施の形態１では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、Ｍ個（Ｍは３以上の自然数）のＦＥＴがカスコード接続されているカスコード増幅器であってもよい。
Ｍ個のＦＥＴがカスコード接続されている場合、入力端子３に接続されるＦＥＴを１個目のＦＥＴ、出力端子７に接続されるＦＥＴをＭ個目のＦＥＴとすれば、ｍ（ｍ＝２、３、・・・、Ｍ）個目のＦＥＴのソース端子が、（ｍ−１）個目のＦＥＴのドレイン端子と接続され、（ｍ−１）個目のＦＥＴのゲート幅が、ｍ個目のトランジスタのゲート幅より小さい構成になる。
【００２３】
実施の形態２．
図３はこの発明の実施の形態２による増幅回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図３では、３段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
【００２４】
第１のトランジスタであるＦＥＴ１１はソース端子が接地され、ゲート端子がＦＥＴ２のドレイン端子及びゲート電圧端子１４と接続されている。
ＦＥＴ１１の端子間耐圧は耐圧Ａであり、ＦＥＴ１１のゲート幅はＷｇ３である。
ゲート電圧端子１４はＦＥＴ１１のＯＮ／ＯＦＦを制御する制御信号を入力する端子であり、ＦＥＴ１１のＯＮ／ＯＦＦを制御する制御信号として、ゲート電圧設定回路８０により設定されたゲート電圧が供給される。
【００２５】
第２のトランジスタであるＦＥＴ１２はソース端子がＦＥＴ１１のドレイン端子と接続されており、ドレイン端子がＤＣフィードのインダクタ１６を介して電源電圧端子１５と接続されている。また、ゲート端子がゲート電圧端子１８と接続されている。
ＦＥＴ１２の端子間耐圧はＦＥＴ１１の端子間耐圧（耐圧Ａ）より高い耐圧Ｂであり、ＦＥＴ１２のゲート幅はＦＥＴ１１のゲート幅（Ｗｇ３）より大きいＷｇ４である。
耐圧Ａ＜耐圧Ｂ
Ｗｇ３＜Ｗｇ４
電源電圧端子１５は電源電圧を入力する端子であり、ゲート電圧端子１８はＦＥＴ１２のＯＮ／ＯＦＦ制御する制御信号を入力する端子である。
【００２６】
第１のトランジスタであるＦＥＴ２１はソース端子が接地され、ゲート端子がＦＥＴ１２のドレイン端子及びゲート電圧端子２４と接続されている。
ＦＥＴ２１の端子間耐圧は耐圧Ａであり、ＦＥＴ２１のゲート幅はＷｇ５である。
ゲート電圧端子２４はＦＥＴ２１のＯＮ／ＯＦＦを制御する制御信号を入力する端子であり、ＦＥＴ２１のＯＮ／ＯＦＦを制御する制御信号として、ゲート電圧設定回路８０により設定されたゲート電圧が供給される。
【００２７】
第２のトランジスタであるＦＥＴ２２はソース端子がＦＥＴ２１のドレイン端子と接続されており、ドレイン端子がＤＣフィードのインダクタ２６を介して電源電圧端子２５と接続されるとともに、出力端子７と接続されている。また、ゲート端子がゲート電圧端子２８と接続されている。
ＦＥＴ２２の端子間耐圧はＦＥＴ２１の端子間耐圧（耐圧Ａ）より高い耐圧Ｂであり、ＦＥＴ２２のゲート幅はＦＥＴ２１のゲート幅（Ｗｇ５）より大きいＷｇ６である。
耐圧Ａ＜耐圧Ｂ
Ｗｇ５＜Ｗｇ６
電源電圧端子２５は電源電圧を入力する端子であり、ゲート電圧端子２８はＦＥＴ２２のＯＮ／ＯＦＦ制御する制御信号を入力する端子である。
【００２８】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、１１、２１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４、２４に供給されることで、ゲート電圧端子４、１４、２４からＦＥＴ１、１１、２１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８、２８からＦＥＴ２、１２、２２のＯＮ／ＯＦＦを制御する制御信号が入力される。
ＦＥＴ１、１１、２１、２、１２、２２がＯＮ状態であるとき、入力端子３から高周波信号が入力されると、ＦＥＴ１、２により高周波信号が増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号がＦＥＴ２１のゲート端子に入力される。
ＦＥＴ１１、１２により増幅された高周波信号がＦＥＴ２１のゲート端子に入力されると、ＦＥＴ２１、２２により高周波信号が増幅され、増幅後の高周波信号が出力端子７から出力される。
【００２９】
この実施の形態２では、ＦＥＴ２、１２、２２の端子間耐圧（耐圧Ｂ）がＦＥＴ１、１１、２１の端子間耐圧（耐圧Ａ）より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。また、複数のカスコード増幅器が直列に接続されているので、高周波信号の出力電力を更に高めることができる。
また、この実施の形態２では、ＦＥＴ１、１１、２１のゲート幅（Ｗｇ１、Ｗｇ３、Ｗｇ５）が、ＦＥＴ２、１２、２２のゲート幅（Ｗｇ２、Ｗｇ４、Ｗｇ６）より小さく構成されているので、ＦＥＴ１、１１、２１のゲート電圧を大きくして、アイドル電流を増加させれば、ＦＥＴ１、１１、２１の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路８０からＦＥＴ１、１１、２１に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
【００３０】
この実施の形態２では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図３の増幅回路と同様の効果を得ることができる。
即ち、ＦＥＴ１、１１、２１に代わるバイポーラトランジスタのエミッタ面積が、ＦＥＴ２、１２、２２に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
【００３１】
この実施の形態２では、３段のカスコード増幅器が直列に接続されている増幅回路の例を示しており、全てのカスコード増幅器において、入力側のＦＥＴのゲート幅が、出力側のＦＥＴのゲート幅より小さい構成のものを示したが、少なくとも１段以上のカスコード増幅器が上記構成であれば、図９のカスコード増幅器が直列に接続されている増幅回路よりも、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
【００３２】
ここで、ＦＥＴ１、１１、２１のゲート幅（Ｗｇ１、Ｗｇ３、Ｗｇ５）の関係であるが、Ｗｇ１＜Ｗｇ３＜Ｗｇ５であれば、出力端子７に近いほど、高出力電力を得ることができるようになる。
また、ＦＥＴ２、１２、２２のゲート幅（Ｗｇ２、Ｗｇ４、Ｗｇ６）についても、Ｗｇ２＜Ｗｇ４＜Ｗｇ６であれば、出力端子７に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
【００３３】
実施の形態３．
図４はこの発明の実施の形態３による増幅回路を示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
図４では、３段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
【００３４】
第１のトランジスタであるＦＥＴ３１はソース端子が接地され、ゲート端子がＦＥＴ２のドレイン端子及びゲート電圧端子１４と接続されている。
ＦＥＴ３１の端子間耐圧は耐圧Ａであり、ＦＥＴ３１のゲート幅はＦＥＴ２と同一のＷｇ２である。
第１のトランジスタであるＦＥＴ４１はソース端子が接地され、ゲート端子がＦＥＴ１２のドレイン端子及びゲート電圧端子２４と接続されている。
ＦＥＴ４１の端子間耐圧は耐圧Ａであり、ＦＥＴ４１のゲート幅はＦＥＴ１２と同一のＷｇ４である。
【００３５】
図４では、３段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、この実施の形態３では、カスコード増幅器の段数がＮ段（Ｎは２以上の自然数）である場合、Ｐ段目（Ｐは２以上の自然数であり、Ｐ≦Ｎである）における入力側のＦＥＴのゲート幅と、Ｐ−１段目における出力側のＦＥＴのゲート幅とが等しい構成になる。
【００３６】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、３１、４１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４、２４に供給されることで、ゲート電圧端子４、１４、２４からＦＥＴ１、３１、４１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８、２８からＦＥＴ２、１２、２２のＯＮ／ＯＦＦを制御する制御信号が入力される。
ＦＥＴ１、３１、４１、２、１２、２２がＯＮ状態であるとき、入力端子３から高周波信号が入力されると、ＦＥＴ１、２により高周波信号が増幅され、増幅後の高周波信号がＦＥＴ３１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ３１のゲート端子に入力されると、ＦＥＴ３１、１２により高周波信号が増幅され、増幅後の高周波信号がＦＥＴ４１のゲート端子に入力される。
ＦＥＴ３１、１２により増幅された高周波信号がＦＥＴ４１のゲート端子に入力されると、ＦＥＴ４１、２２により高周波信号が増幅され、増幅後の高周波信号が出力端子７から出力される。
【００３７】
この実施の形態３では、ＦＥＴ２、１２、２２の端子間耐圧（耐圧Ｂ）がＦＥＴ１、３１、４１の端子間耐圧（耐圧Ａ）より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。また、複数のカスコード増幅器が直列に接続されているので、高周波信号の出力電力を更に高めることができる。
また、この実施の形態３では、ＦＥＴ１、３１、４１のゲート幅（Ｗｇ１、Ｗｇ２、Ｗｇ４）が、ＦＥＴ２、１２、２２のゲート幅（Ｗｇ２、Ｗｇ４、Ｗｇ６）より小さく構成されているので、ＦＥＴ１、３１、４１のゲート電圧を大きくして、アイドル電流を増加させれば、ＦＥＴ１、３１、４１の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路８０からＦＥＴ１、３１、４１に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
さらに、この実施の形態３では、ＦＥＴ３１のゲート幅Ｗｇ２がＦＥＴ２のゲート幅Ｗｇ２と等しく、ＦＥＴ４１のゲート幅Ｗｇ４がＦＥＴ１２のゲート幅Ｗｇ４と等しいので、前後段のカスコード増幅器におけるＦＥＴのインピーダンス変換比が小さくなり、共役整合が得易くなる。そのため、上記実施の形態２よりも更に利得を高めることができる。
【００３８】
この実施の形態３では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図４の増幅回路と同様の効果を得ることができる。
即ち、ＦＥＴ１、３１、４１に代わるバイポーラトランジスタのエミッタ面積が、ＦＥＴ２、１２、２２に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
また、ＦＥＴ３１に代わるバイポーラトランジスタのエミッタ面積がＦＥＴ２に代わるバイポーラトランジスタのエミッタ面積と等しく、ＦＥＴ４１に代わるバイポーラトランジスタのエミッタ面積がＦＥＴ１２に代わるバイポーラトランジスタのエミッタ面積と等しくすることで、一層の高利得化を図ることができる。
【００３９】
ここで、ＦＥＴ１、３１、４１のゲート幅（Ｗｇ１、Ｗｇ２、Ｗｇ４）の関係であるが、Ｗｇ１＜Ｗｇ２＜Ｗｇ４であれば、出力端子７に近いほど、高出力電力を得ることができるようになる。
また、ＦＥＴ２、１２、２２のゲート幅（Ｗｇ２、Ｗｇ４、Ｗｇ６）についても、Ｗｇ２＜Ｗｇ４＜Ｗｇ６であれば、出力端子７に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
【００４０】
実施の形態４．
図５はこの発明の実施の形態４による増幅回路を示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
図５では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
【００４１】
ＦＥＴ１２のドレイン端子は第１経路（バイパス経路）と第２経路に接続されており、第１経路と第２経路は出力端子７に接続されている。
第１経路はバイパススイッチ５１と整合回路５２の直列回路で構成されており、要求される出力電力が低い第１の動作モードでは、バイパススイッチ５１がＯＮ状態に制御され、要求される出力電力が高い第２の動作モードでは、バイパススイッチ５１がＯＦＦ状態に制御される。
なお、バイパススイッチ５１のＯＮ／ＯＦＦ状態は、図示せぬ制御回路によって制御される。
第２経路は信号経路スイッチ５３と最終段増幅器５４の直列回路で構成されており、要求される出力電力が低い第１の動作モードでは、信号経路スイッチ５３がＯＦＦ状態に制御され、要求される出力電力が高い第２の動作モードでは、信号経路スイッチ５３がＯＮ状態に制御される。
なお、信号経路スイッチ５３のＯＮ／ＯＦＦ状態は、図示せぬ制御回路によって制御される。
【００４２】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４に供給されることで、ゲート電圧端子４、１４からＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８からＦＥＴ２、１２のＯＮ／ＯＦＦを制御する制御信号が入力される。
【００４３】
要求される出力電力が低い第１の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＮ状態に制御され、信号経路スイッチ５３がＯＦＦ状態に制御される。また、最終段増幅器５４に対する電源電圧供給が停止される。
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第１の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第１経路の整合回路５２に入力される。
その後、整合回路５２により整合された増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００４４】
要求される出力電力が高い第２の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＦＦ状態に制御され、信号経路スイッチ５３がＯＮ状態に制御される。また、最終段増幅器５４には電源電圧が供給される。
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第２の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第２経路の最終段増幅器５４に入力される。
ＦＥＴ１１、１２により増幅された高周波信号が最終段増幅器５４に入力されると、最終段増幅器５４により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００４５】
この実施の形態４では、ＦＥＴ１２のドレイン端子と出力端子１７の間に、第１経路と第２経路を設け、要求される出力電力に応じて、高周波信号が通過する経路を切り替えるように構成したので、上記実施の形態２、３と同様の効果を奏する他に、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
ここでは、第１経路がバイパススイッチ５１と整合回路５２の直列回路で構成される例を示したが、図６に示すように、第１経路がバイパススイッチ５１とバイパス増幅器５５の直列回路で構成されていてもよい。バイパス増幅器５５としては、例えば、カスコード増幅器を用いることができる。
また、ゲート電圧設定回路８０からＦＥＴ１、１１に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。また、ゲート電圧設定回路８０からＦＥＴ１、１１に供給されるゲート電圧を動作モードに応じて変えるようにしてもよい。
【００４６】
この実施の形態４では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図５及び図６の増幅回路と同様の効果を得ることができる。
【００４７】
実施の形態５．
図７はこの発明の実施の形態５による増幅回路を示す構成図であり、図において、図５と同一符号は同一または相当部分を示すので説明を省略する。
図７では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図７では、最終段増幅器５４がカスコード増幅器で構成されている。
【００４８】
ＦＥＴ６１はソース端子が接地され、ゲート端子が信号経路スイッチ５３及びゲート電圧端子６４と接続されている。
ＦＥＴ６１の端子間耐圧は耐圧Ａであり、ＦＥＴ６１のゲート幅はＦＥＴ１２と同一のＷｇ４である。
ゲート電圧端子６４はＦＥＴ６１のＯＮ／ＯＦＦ制御する制御信号を入力する端子である。
【００４９】
ＦＥＴ６２はソース端子がＦＥＴ６１のドレイン端子と接続されており、ドレイン端子がＤＣフィードのインダクタ６６を介して電源電圧端子６５と接続されるとともに、出力端子１７と接続されている。また、ゲート端子がゲート電圧端子６８と接続されている。
ＦＥＴ６２の端子間耐圧はＦＥＴ６１の端子間耐圧（耐圧Ａ）より高い耐圧Ｂであり、ＦＥＴ６２のゲート幅はＦＥＴ６１のゲート幅（Ｗｇ４）より大きいＷｇ６である。
耐圧Ａ＜耐圧Ｂ
Ｗｇ４＜Ｗｇ６
電源電圧端子６５は電源電圧を入力する端子であり、ゲート電圧端子６８はＦＥＴ６２のＯＮ／ＯＦＦを制御する制御信号を入力する端子である。
【００５０】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４に供給されることで、ゲート電圧端子４、１４からＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８からＦＥＴ２、１２のＯＮ／ＯＦＦを制御する制御信号が入力される。
また、ゲート電圧設定回路８０により設定されるゲート電圧は、最終段増幅器５４のＦＥＴ６１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子６４に供給されることで、ゲート電圧端子６４から最終段増幅器５４のＦＥＴ６１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子６８から最終段増幅器５４のＦＥＴ６２のＯＮ／ＯＦＦを制御する制御信号が入力される。
【００５１】
要求される出力電力が低い第１の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＮ状態に制御され、信号経路スイッチ５３がＯＦＦ状態に制御される。また、最終段増幅器５４の電源電圧端子６５に対する電源電圧供給が停止される。
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第１の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第１経路の整合回路５２に入力される。
その後、整合回路５２により整合された増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００５２】
要求される出力電力が高い第２の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＦＦ状態に制御され、信号経路スイッチ５３がＯＮ状態に制御される。また、最終段増幅器５４の電源電圧端子６５には電源電圧が供給される。
したがって、ＦＥＴ１、１１、２、１２、６１、６２がＯＮ状態であるとき、第２の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第２経路の最終段増幅器５４に入力される。
ＦＥＴ１１、１２により増幅された高周波信号が最終段増幅器５４に入力されると、ＦＥＴ６１、６２により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００５３】
この実施の形態５の場合、基本的な構成は上記実施の形態４と同様であるため、同様の効果が得られるが、図５の最終段増幅器５４がカスコード増幅器で構成されており、ＦＥＴ６２の端子間耐圧（耐圧Ｂ）がＦＥＴ６１の端子間耐圧（耐圧Ａ）より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
また、ＦＥＴ６１のゲート幅（Ｗｇ４）が、ＦＥＴ６２のゲート幅（Ｗｇ６）より小さく構成されているので、ＦＥＴ６１のゲート電圧を大きくして、アイドル電流を増加させれば、ＦＥＴ６１の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
さらに、最終段増幅器５４のＦＥＴ６１のゲート幅Ｗｇ４がＦＥＴ１２のゲート幅Ｗｇ４と等しいので、最終段増幅器５４のＦＥＴ６１とＦＥＴ１２のインピーダンス変換比が小さくなり、共役整合が得易くなる。
【００５４】
この実施の形態５では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図５及び図６の増幅回路と同様の効果を得ることができる。
【００５５】
実施の形態６．
図８はこの発明の実施の形態６による増幅回路を示す構成図であり、図において、図５及び図７と同一符号は同一または相当部分を示すので説明を省略する。
図８では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
【００５６】
制御回路７０は要求される出力電力が低い第１の動作モードでは、バイパススイッチ５１をＯＮ状態、信号経路スイッチ５３をＯＦＦ状態に制御し、要求される出力電力が高い第２の動作モードでは、バイパススイッチ５１をＯＦＦ状態、信号経路スイッチ５３をＯＮ状態に制御する回路である。
また、制御回路７０は第１の動作モードでは、最終段増幅器５４に対する電源電圧の供給を停止し、第２の動作モードでは、最終段増幅器５４に電圧を供給する。
【００５７】
上記実施の形態４、５では、バイパススイッチ５１、信号経路スイッチ５３及び最終段増幅器５４が図示せぬ制御回路で制御されるものを示したが、図８に示すように、制御回路７０がバイパススイッチ５１、信号経路スイッチ５３及び最終段増幅器５４を制御するようにしてもよい。
即ち、制御回路７０は、要求される出力電力が低い第１の動作モードでは、バイパススイッチ５１をＯＮ状態、信号経路スイッチ５３をＯＦＦ状態に制御し、最終段増幅器５４に対する電源電圧の供給を停止する。
これにより、ＦＥＴ１１、１２により増幅された高周波信号が、第１経路の整合回路５２を通じて増幅回路の出力端子１７から出力される。
一方、要求される出力電力が高い第２の動作モードでは、バイパススイッチ５１をＯＦＦ状態、信号経路スイッチ５３をＯＮ状態に制御し、最終段増幅器５４に電圧を供給する。
これにより、ＦＥＴ１１、１２により増幅された高周波信号が、第２経路の最終段増幅器５４により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子１７から出力される。
この実施の形態６でも、上記実施の形態４、５と同様の効果を奏することができる。
【００５８】
ここでは、第１経路がバイパススイッチ５１と整合回路５２の直列回路で構成される例を示したが、上記実施の形態５における図６のように、バイパススイッチ５１とバイパス増幅器５５の直列回路で構成されていてもよい。
その場合、制御回路７０は、要求される出力電力が低い第１の動作モードでは、バイパススイッチ５１をＯＮ状態、信号経路スイッチ５３をＯＦＦ状態に制御して、バイパス増幅器５５に電圧を供給するとともに、最終段増幅器５４に対する電源電圧の供給を停止するようにする。
一方、要求される出力電力が高い第２の動作モードでは、バイパススイッチ５１をＯＦＦ状態、信号経路スイッチ５３をＯＮ状態に制御して、バイパス増幅器５５への電圧供給を停止するとともに、最終段増幅器５４に電圧を供給するようにする。
【００５９】
この実施の形態６では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図７の増幅回路と同様の効果を得ることができる。
また、最終段増幅器５４は図７のようにカスコード増幅器で構成しても良い。
【００６０】
実施の形態７．
図９はこの発明の実施の形態７による増幅回路を示す構成図であり、図において、図５及び図６と同一符号は同一または相当部分を示すので説明を省略する。
図９では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図９では、信号伝送経路が第１〜第４経路の４つであり、各信号伝送経路が飽和電力が異なる増幅器（最終段増幅器５４、５７、バイパス増幅器５５、５９）を有している。このため、この実施の形態７では、第１の動作モード、第２の動作モードを２つの変調方式に対して持つことができる。
【００６１】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４に供給されることで、ゲート電圧端子４、１４からＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８からＦＥＴ２、１２のＯＮ／ＯＦＦを制御する制御信号が入力される。
【００６２】
最初に、カスコード増幅器の入力端子３から変調波信号Ａが入力された場合について述べる。
要求される出力電力が低い第１の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＮ状態に制御され、信号経路スイッチ５３、５６とバイパススイッチ５８がＯＦＦ状態に制御される。
また、バイパス増幅器５５には電源電圧が供給される一方、最終段増幅器５４、５７及びバイパス増幅器５９に対する電源電圧供給が停止される。
【００６３】
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第１の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第１経路のバイパス増幅器５５に入力される。
その後、バイパス増幅器５５により増幅された高周波信号が増幅回路の出力端子１７から出力される。
【００６４】
要求される出力電力が高い第２の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１、５８と信号経路スイッチ５６がＯＦＦ状態に制御され、信号経路スイッチ５３がＯＮ状態に制御される。
また、最終段増幅器５４には電源電圧が供給される一方、最終段増幅器５７及びバイパス増幅器５５、５９に対する電源電圧供給が停止される。
【００６５】
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第２の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第２経路の最終段増幅器５４に入力される。
ＦＥＴ１１、１２により増幅された高周波信号が最終段増幅器５４に入力されると、最終段増幅器５４により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００６６】
次に、カスコード増幅器の入力端子３から変調波信号Ｂが入力された場合について述べる。
要求される出力電力が低い第１の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５８がＯＮ状態に制御され、バイパススイッチ５１と信号経路スイッチ５３、５６がＯＦＦ状態に制御される。
また、バイパス増幅器５９には電源電圧が供給される一方、最終段増幅器５４、５７及びバイパス増幅器５５に対する電源電圧供給が停止される。
【００６７】
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第１の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第４経路のバイパス増幅器５９に入力される。
その後、バイパス増幅器５９により増幅された高周波信号が増幅回路の出力端子２７から出力される。
【００６８】
要求される出力電力が高い第２の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１、５８と信号経路スイッチ５３がＯＦＦ状態に制御され、信号経路スイッチ５６がＯＮ状態に制御される。
また、最終段増幅器５７には電源電圧が供給される一方、最終段増幅器５４及びバイパス増幅器５５、５９に対する電源電圧供給が停止される。
【００６９】
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第２の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第３経路の最終段増幅器５７に入力される。
ＦＥＴ１１、１２により増幅された高周波信号が最終段増幅器５７に入力されると、最終段増幅器５７により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子２７から出力される。
【００７０】
この実施の形態７では、ＦＥＴ１２のドレイン端子と増幅回路の出力端子１７、２７の間に、第１〜第４経路を設け、入力される変調波信号と要求される出力電力に応じて、高周波信号が通過する経路を切り替えるように構成したので、上記実施の形態２〜６と同様の効果を奏する他に、複数の変調波信号に対応して、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
【００７１】
ここでは、第１経路及び第４経路が、バイパススイッチとバイパス増幅器の直列回路で構成される例を示したが、上記実施の形態６における図８のように、バイパススイッチと整合回路の直列回路で構成されていてもよい。
また、ここでは、第１〜第４経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路８０からＦＥＴ１、１１に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路８０からＦＥＴ１、１１に供給される電圧を動作モードに応じて変えるようにしてもよい。
【００７２】
この実施の形態７では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図５及び図６の増幅回路と同様の効果を得ることができる。
また、最終段増幅器５４、５７の両方、またはどちらか一方は、図７のようにカスコード増幅器で構成されていてもよい。
【００７３】
実施の形態８．
図１０はこの発明の実施の形態８による増幅回路を示す構成図であり、図において、図８及び図９と同一符号は同一または相当部分を示すので説明を省略する。
図１０では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
カスコード増幅器は、ＦＥＴ２、１２のゲート電圧を大きくすると飽和電力が高くなり、逆にＦＥＴ２、１２のゲート電圧を小さくすると飽和電力が低くなる。
この実施の形態８の制御回路７０は、入力される変調波信号と要求される出力電力に応じて、カスコード増幅器のＦＥＴ２、１２のゲート電圧を変える機能を備え、カスコード増幅器に対して異なる飽和電力が要求される場合でも、ＦＥＴの大きさを変えることなく対応することができるようにしている。
【００７４】
制御回路７０は、変調方式と要求される出力電力に基づいて、上記実施の形態７と同様の動作となるように制御信号を送信する。
さらに、制御回路７０は、変調方式に応じてＦＥＴ２、１２に供給するゲート電圧を変えることでカスコード増幅器の飽和電力を変化させる。通常、最終段増幅器の前段の増幅器（この場合、カスコード増幅器）は飽和電力から十分バックオフをとった出力電力で動作することで、線形性を確保している。このため、カスコード増幅器の飽和電力が高くなれば、その分、バックオフを維持した状態で出力電力を高くすることができる。
【００７５】
例えば、２つの変調波信号Ｘ、Ｙにおいて、要求される出力電力が高い第２の動作モードを考える。
ここでは、変調波信号Ｘで要求される出力電力がＰＸ（ｄＢｍ）、変調波信号Ｙで要求される出力電力がＰＹ（ｄＢｍ）であるとする（だたし、ＰＹ＞ＰＸ）。
このとき、入力端子３から変調波信号Ｘが入力された場合には、第２経路を通過して出力端子１７に出力され、入力端子３から変調波信号Ｙが入力された場合には、第３経路を通過して出力端子１７に出力される。
【００７６】
制御回路７０は、最終段増幅器５４、５７の利得がともにＧＨである場合、カスコード増幅器の出力端子７から出力される電力が、増幅回路の出力端子１７から出力される電力ＰＸ（ｄＢｍ）と、増幅回路の出力端子２７から出力される電力ＰＹ（ｄＢｍ）との差分ΔＰＹＸ（＝ＰＹ−ＰＸ）だけ変調方式によって変わるように制御する。
即ち、制御回路７０は、変調波信号Ｙが入力された場合には、ＦＥＴ２、１２に供給するゲート電圧を、変調波信号Ｘが入力された場合にＦＥＴ２、１２に供給するゲート電圧よりも大きく設定することで、カスコード増幅器の飽和電力を高くして、カスコード増幅器の出力端子７からの出力電力を高くするようにする。
これにより、複数の変調方式において、ＦＥＴの大きさを変えることなく所望の電力を出力することが可能になる。
【００７７】
さらに、制御回路７０は、動作モードに応じてＦＥＴ２、１２に供給するゲート電圧を変えることで、カスコード増幅器の飽和電力を変化させるようにする。
例えば、第１の動作モードと第２の動作モードにおいて、第１の動作モードで要求される出力電力がＰＬ（ｄＢｍ）、第２の動作モードで要求される出力電力がＰＨ（ｄＢｍ）であるとする（だたし、ＰＨ＞ＰＬ）。
このとき、入力端子３から変調波信号が入力されると、第１の動作モードでは、第１経路を通過して出力端子１７に出力され、第２の動作モードでは、第２経路を通過して出力端子１７に出力される。
【００７８】
制御回路７０は、カスコード増幅器の出力端子７から出力される出力電力が、第１の動作モードのときに増幅回路の出力端子１７から出力される電力ＰＬ（ｄＢｍ）と第２の動作モードのときに増幅回路の出力端子１７から出力される電力ＰＨ（ｄＢｍ）との差分ΔＰＨＬ（＝ＰＨ−ＰＬ）と、最終段増幅器５４、５７の利得ＧＨとの関係によって変わるように制御する。
即ち、制御回路７０は、ΔＰＨＬ＞ＧＨの場合、第１の動作モード時にカスコード増幅器の出力端子７から出力される電力よりも、第２の動作モード時にカスコード増幅器の出力端子７から出力される電力を高くする必要があるため、第２の動作モード時にＦＥＴ２、１２に供給するゲート電圧を、第１の動作モード時にＦＥＴ２、１２に供給するゲート電圧よりも大きくする。
これに対して、ΔＰＨＬ＜ＧＨの場合、第２の動作モード時にカスコード増幅器の出力端子７から出力される電力よりも、第１の動作モード時にカスコード増幅器の出力端子７から出力される電力を高くする必要があるため、第１の動作モード時にＦＥＴ２、１２に供給するゲート電圧を、第２の動作モード時にＦＥＴ２、１２に供給するゲート電圧よりも大きくする。
これにより、複数の動作モードにおいて、ＦＥＴの大きさを変えることなく所望の電力を出力することが可能になる。
【００７９】
この実施の形態８では、ＦＥＴ１２のドレイン端子と増幅回路の出力端子１７、２７の間に第１〜第４経路を設け、入力される変調波信号と要求される出力電力に応じて、高周波信号が通過する経路を切り替えるとともに、ＦＥＴ２、１２のゲート電圧を変えるように構成したので、上記実施の形態２〜７と同様の効果を奏する他に、要求される出力電力が異なる複数の変調波信号に対応して、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
【００８０】
ここでは、第１経路及び第４経路が、バイパススイッチとバイパス増幅器の直列回路で構成される例を示したが、上記実施の形態６における図８のように、バイパススイッチと整合回路の直列回路で構成されていてもよい。
また、ここでは、第１〜第４経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路８０からＦＥＴ１、１１に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路８０からＦＥＴ１、１１に供給される電圧を動作モードに応じて変えるようにしてもよい。
【００８１】
この実施の形態８では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図５の増幅回路と同様の効果を得ることができる。
また、最終段増幅器５４、５７の両方、またはどちらか一方は、図７のようにカスコード増幅器で構成されていてもよい。
【００８２】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００８３】
この発明に係るカスコード増幅器及び増幅回路は、小型化で、かつ、高利得化を図る必要があるものに適している。
【符号の説明】
【００８４】
１  ＦＥＴ（第１のトランジスタ）、２  ＦＥＴ（第２のトランジスタ）、３  カスコード増幅器の入力端子、４  ゲート電圧端子、５  電源電圧端子、６  インダクタ、７  カスコード増幅器の出力端子、８  ゲート電圧端子、１１  ＦＥＴ（第１のトランジスタ）、１２  ＦＥＴ（第２のトランジスタ）、１４  ゲート電圧端子、１５  電源電圧端子、１６  インダクタ、１７  増幅回路の出力端子、１８  ゲート電圧端子、２１  ＦＥＴ（第１のトランジスタ）、２２  ＦＥＴ（第２のトランジスタ）、２４  ゲート電圧端子、２５  電源電圧端子、２６  インダクタ、２７  増幅回路の出力端子、２８  ゲート電圧端子、３１  ＦＥＴ（第１のトランジスタ）、４１  ＦＥＴ（第１のトランジスタ）、５１  バイパススイッチ、５２  整合回路、５３  信号経路スイッチ、５４  最終段増幅器、５５  バイパス増幅器、５６  信号経路スイッチ、５７  最終段増幅器、５８  バイパススイッチ、５９  バイパス増幅器、６１  ＦＥＴ、６２  ＦＥＴ、６４  ゲート電圧端子、６５  電源電圧端子、６６  インダクタ、６８  ゲート電圧端子、７０  制御回路、８０  ゲート電圧設定回路（電圧設定回路）、１０１，１０２  トランジスタ、１０３  カスコード増幅器の入力端子、１０４  ゲート電圧端子、１０５  電源電圧端子、１０６  カスコード増幅器の出力端子、１０７  ゲート電圧端子。
【図１】
2013153894.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成26年4月21日(2014.4.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、小型で高利得なカスコード増幅器及び増幅回路に関するものである。
【背景技術】
【０００２】
携帯電話を始めとする移動体通信端末では、ワイヤレス通信が盛んになっており、移動体通信端末の更なる小型化や、バッテリーによる長時間動作が課題となっている。
こうした中で、移動体通信端末に用いられるトランジスタについても、小型化や高効率化等が非常に重要とされている。
２つのトランジスタをカスコード接続しているカスコード増幅器は、高周波特性が優れているため、広く活用されている。
【０００３】
図１１は一般的なカスコード増幅器を示す構成図である。
図１１のカスコード増幅器では、２つのＦＥＴ（電界効果トランジスタ）がカスコード接続されており、２つのトランジスタ１０１、１０２の端子間耐圧は同じである（耐圧Ａ）である。また、２つのトランジスタ１０１、１０２のゲート幅についても同じである（Ｗｇ１）。
【０００４】
カスコード増幅器では、変調波信号の入力時に発生する瞬間的なピーク電圧によって、トランジスタ１０２の端子間耐圧（耐圧Ａ）を超える電圧がドレイン端子（トランジスタ１０１、１０２が、バイポーラトランジスタの場合にはコレクタ端子）に印加される可能性がある。
このため、トランジスタ１０１、１０２として、高耐圧のトランジスタを用いることが考えられるが、この場合、トランジスタ１０１、１０２のゲート容量が減少して、利得が低下するため、増幅器の性能が犠牲になる。
【０００５】
そこで、以下の特許文献１では、端子間耐圧が異なる（ゲート酸化膜が異なる）トランジスタ１０１とトランジスタ１０２をカスコード接続しているカスコード増幅器を提案している。
図１２は特許文献１に開示されているカスコード増幅器を示す構成図である。
図１２のカスコード増幅器では、トランジスタ１０１の端子間耐圧を耐圧Ａ、トランジスタ１０２の端子間耐圧を耐圧Ｂとして、トランジスタ１０２の端子間耐圧をトランジスタ１０１の端子間耐圧より高くしている（耐圧Ａ＜耐圧Ｂ）。
【０００６】
図１２のカスコード増幅器では、トランジスタ１０１のドレイン端子がトランジスタ１０２のソース端子と接続されるカスコード接続になっており、トランジスタ１０１のソース端子が接地されている。
トランジスタ１０１のゲート端子が、カスコード増幅器の入力端子１０３及びゲート電圧端子１０４と接続されている。
また、トランジスタ１０２のドレイン端子が、ＤＣフィードのインダクタを介して電源電圧端子１０５と接続されるとともに、カスコード増幅器の出力端子１０６と接続されている。
また、トランジスタ１０２のゲート端子がゲート電圧端子１０７と接続されている。
【０００７】
ゲート電圧端子１０４からトランジスタ１０１のＯＮ／ＯＦＦ制御する制御信号が入力され、ゲート電圧端子１０７からトランジスタ１０２のＯＮ／ＯＦＦ制御する制御信号が入力される。
トランジスタ１０１、１０２がＯＮ状態であるとき、カスコード増幅器の入力端子１０３から高周波信号が入力されると、トランジスタ１０１、１０２により増幅された高周波信号が、カスコード増幅器の出力端子１０６から出力される。
このカスコード増幅器では、トランジスタ１０２の端子間耐圧がトランジスタ１０１の端子間耐圧より高くしているので、移動体通信端末では必須とされる高出力電力を確保することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２１７６６１号公報（段落番号［００１１］）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のカスコード増幅器は以上のように構成されているので、高出力電力を確保することができるが、利得が不足する場合、一般的にはカスコード増幅器を直列に接続しなければならず、回路サイズが大きくなってしまう課題があった。
また、トランジスタに電流を流せば、回路サイズを変えずに利得を増加させることができるが、その場合には、効率が低下してしまう課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、小型化及び高利得化を図ることができる増幅回路を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る増幅回路は、ソース端子又はエミッタ端子が接地されている第１のトランジスタと、ソース端子又はエミッタ端子が第１のトランジスタのドレイン端子又はコレクタ端子と接続されている第２のトランジスタと、をカスコード接続したカスコード増幅器がＮ段（Ｎは２以上の自然数）直列に接続されている増幅回路であって、少なくとも１つのカスコード増幅器において、第１のトランジスタのゲート幅又はエミッタ面積が、第２のトランジスタのゲート幅又はエミッタ面積より小さく、少なくともＰ段目（Ｐは２≦Ｐ≦Ｎであるいずれかの自然数）における第１のトランジスタのゲート幅又はエミッタ面積が、（Ｐ−１）段目における第２のトランジスタのゲート幅又はエミッタ面積と等しいものである。
【発明の効果】
【００１２】
この発明によれば、少なくとも１つのカスコード増幅器において、第１のトランジスタのゲート幅又はエミッタ面積が、第２のトランジスタのゲート幅又はエミッタ面積より小さく、少なくともＰ段目（Ｐは２≦Ｐ≦Ｎであるいずれかの自然数）における第１のトランジスタのゲート幅又はエミッタ面積が、（Ｐ−１）段目における第２のトランジスタのゲート幅又はエミッタ面積と等しく構成されているので、小型化及び高利得化を図ることができる効果がある。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１によるカスコード増幅器を示す構成図である。
【図２】実施の形態１における図１のカスコード増幅器と、従来例における図９のカスコード増幅器との利得差を示す説明図である。
【図３】この発明の実施の形態２による増幅回路を示す構成図である。
【図４】この発明の実施の形態３による増幅回路を示す構成図である。
【図５】この発明の実施の形態４による増幅回路を示す構成図である。
【図６】この発明の実施の形態４による増幅回路を示す構成図である。
【図７】この発明の実施の形態５による増幅回路を示す構成図である。
【図８】この発明の実施の形態６による増幅回路を示す構成図である。
【図９】この発明の実施の形態７による増幅回路を示す構成図である。
【図１０】この発明の実施の形態８による増幅回路を示す構成図である。
【図１１】一般的なカスコード増幅器を示す構成図である。
【図１２】特許文献１に開示されているカスコード増幅器を示す構成図である。
【発明を実施するための形態】
【００１４】
以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。
実施の形態１．
図１はこの発明の実施の形態１によるカスコード増幅器を示す構成図である。
図１において、第１のトランジスタであるＦＥＴ１はソース端子が接地され、ゲート端子がカスコード増幅器の入力端子３及びゲート電圧端子４と接続されている。
ＦＥＴ１の端子間耐圧は耐圧Ａであり、ＦＥＴ１のゲート幅はＷｇ１である。
入力端子３は高周波信号を入力する端子であり、ゲート電圧端子４はＦＥＴ１のＯＮ／ＯＦＦを制御する制御信号を入力する端子である。
【００１５】
第２のトランジスタであるＦＥＴ２はソース端子がＦＥＴ１のドレイン端子と接続されており、ドレイン端子がＤＣフィードのインダクタ６を介して電源電圧端子５と接続されるとともに、カスコード増幅器の出力端子７と接続されている。また、ゲート端子がゲート電圧端子８と接続されている。
ＦＥＴ２の端子間耐圧はＦＥＴ１の端子間耐圧（耐圧Ａ）より高い耐圧Ｂであり、ＦＥＴ２のゲート幅はＦＥＴ１のゲート幅（Ｗｇ１）より大きいＷｇ２である。
耐圧Ａ＜耐圧Ｂ
Ｗｇ１＜Ｗｇ２
電源電圧端子５は電源電圧を入力する端子であり、出力端子７はＦＥＴ１、２により増幅された高周波信号を出力する端子であり、ゲート電圧端子８はＦＥＴ２のＯＮ／ＯＦＦを制御する制御信号を入力する端子である。
ゲート電圧設定回路８０はゲート電圧端子４と接続されており、ＦＥＴ１のゲート電圧を設定する電圧設定回路である。
【００１６】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４に供給されることで、ゲート電圧端子４からＦＥＴ１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８からＦＥＴ２のＯＮ／ＯＦＦを制御する制御信号が入力される。
ＦＥＴ１、２がＯＮ状態であるとき、カスコード増幅器の入力端子３から高周波信号が入力されると、ＦＥＴ１、２により高周波信号が増幅され、増幅後の高周波信号がカスコード増幅器の出力端子７から出力される。
このカスコード増幅器では、ＦＥＴ２の端子間耐圧（耐圧Ｂ）がＦＥＴ１の端子間耐圧（耐圧Ａ）より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
【００１７】
この実施の形態１では、従来のカスコード増幅器と異なり、ＦＥＴ１のゲート幅（Ｗｇ１）が、ＦＥＴ２のゲート幅（Ｗｇ２）より小さい構成となっている。
このように、ＦＥＴ１のゲート幅（Ｗｇ１）が、ＦＥＴ２のゲート幅（Ｗｇ２）より小さい構成であるときに、カスコード増幅器に流れる電流がＩｃ１、ＦＥＴ１のゲート幅（Ｗｇ１）とＦＥＴ２のゲート幅（Ｗｇ２）が等しい構成であるときに、カスコード増幅器に流れる電流がＩｃ２であるとすると、ゲート電圧設定回路８０は、下記の式（１）の関係を満足するように、ＦＥＴ１のゲート電圧を設定する。
Ｉｃ１＝Ｉｃ２×（Ｗｇ２／Ｗｇ１）                            （１）
【００１８】
このように、ＦＥＴ１のゲート幅（Ｗｇ１）がＦＥＴ２のゲート幅（Ｗｇ２）より小さくなっている分だけ、ＦＥＴ１のゲート電圧端子４から入力されるゲート電圧を大きくして、アイドル電流を増加させれば、ＦＥＴ１の電流密度が増加して利得が向上する。
ここで、図２は実施の形態１における図１のカスコード増幅器と、従来例における図９のカスコード増幅器との利得差を示す説明図である。
図２から明らかなように、図１のカスコード増幅器は、図９のカスコード増幅器と比較して、出力電力が同じであれば、利得が高くなっている。
【００１９】
なお、ＦＥＴ１、２のゲート幅の具体例としては、ＦＥＴ１のゲート幅（Ｗｇ１）を、ＦＥＴ２のゲート幅（Ｗｇ２）の１／２、あるいは、それ以下で構成する例が考えられる。
また、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
【００２０】
以上で明らかなように、この実施の形態１によれば、ＦＥＴ２の端子間耐圧（耐圧Ｂ）が、ＦＥＴ１の端子間耐圧（耐圧Ａ）より高く、ＦＥＴ１のゲート幅（Ｗｇ１）が、ＦＥＴ２のゲート幅（Ｗｇ２）より小さく構成されているので、高出力電力を確保しながら、利得を高めることができる効果を奏する。
また、入力端子３に接続されるＦＥＴ１のゲート幅（Ｗｇ１）が小さいため、カスコード増幅器の小型化を図ることができる効果を奏する。
【００２１】
この実施の形態１では、ＦＥＴ１とＦＥＴ２がカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、トランジスタのソース端子はエミッタ端子、ドレイン端子はコレクタ端子、
ゲート端子はベース端子として扱われ、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図１と同様のカスコード増幅器を得ることができる。
即ち、ＦＥＴ１に代わるバイポーラトランジスタのエミッタ面積が、ＦＥＴ２に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
【００２２】
また、この実施の形態１では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、Ｍ個（Ｍは３以上の自然数）のＦＥＴがカスコード接続されているカスコード増幅器であってもよい。
Ｍ個のＦＥＴがカスコード接続されている場合、入力端子３に接続されるＦＥＴを１個目のＦＥＴ、出力端子７に接続されるＦＥＴをＭ個目のＦＥＴとすれば、ｍ（ｍ＝２、３、・・・、Ｍ）個目のＦＥＴのソース端子が、（ｍ−１）個目のＦＥＴのドレイン端子と接続され、（ｍ−１）個目のＦＥＴのゲート幅が、ｍ個目のトランジスタのゲート幅より小さい構成になる。
【００２３】
実施の形態２．
図３はこの発明の実施の形態２による増幅回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図３では、３段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
【００２４】
第１のトランジスタであるＦＥＴ１１はソース端子が接地され、ゲート端子がＦＥＴ２のドレイン端子及びゲート電圧端子１４と接続されている。
ＦＥＴ１１の端子間耐圧は耐圧Ａであり、ＦＥＴ１１のゲート幅はＷｇ３である。
ゲート電圧端子１４はＦＥＴ１１のＯＮ／ＯＦＦを制御する制御信号を入力する端子であり、ＦＥＴ１１のＯＮ／ＯＦＦを制御する制御信号として、ゲート電圧設定回路８０により設定されたゲート電圧が供給される。
【００２５】
第２のトランジスタであるＦＥＴ１２はソース端子がＦＥＴ１１のドレイン端子と接続されており、ドレイン端子がＤＣフィードのインダクタ１６を介して電源電圧端子１５と接続されている。また、ゲート端子がゲート電圧端子１８と接続されている。
ＦＥＴ１２の端子間耐圧はＦＥＴ１１の端子間耐圧（耐圧Ａ）より高い耐圧Ｂであり、ＦＥＴ１２のゲート幅はＦＥＴ１１のゲート幅（Ｗｇ３）より大きいＷｇ４である。
耐圧Ａ＜耐圧Ｂ
Ｗｇ３＜Ｗｇ４
電源電圧端子１５は電源電圧を入力する端子であり、ゲート電圧端子１８はＦＥＴ１２のＯＮ／ＯＦＦ制御する制御信号を入力する端子である。
【００２６】
第１のトランジスタであるＦＥＴ２１はソース端子が接地され、ゲート端子がＦＥＴ１２のドレイン端子及びゲート電圧端子２４と接続されている。
ＦＥＴ２１の端子間耐圧は耐圧Ａであり、ＦＥＴ２１のゲート幅はＷｇ５である。
ゲート電圧端子２４はＦＥＴ２１のＯＮ／ＯＦＦを制御する制御信号を入力する端子であり、ＦＥＴ２１のＯＮ／ＯＦＦを制御する制御信号として、ゲート電圧設定回路８０により設定されたゲート電圧が供給される。
【００２７】
第２のトランジスタであるＦＥＴ２２はソース端子がＦＥＴ２１のドレイン端子と接続されており、ドレイン端子がＤＣフィードのインダクタ２６を介して電源電圧端子２５と接続されるとともに、出力端子７と接続されている。また、ゲート端子がゲート電圧端子２８と接続されている。
ＦＥＴ２２の端子間耐圧はＦＥＴ２１の端子間耐圧（耐圧Ａ）より高い耐圧Ｂであり、ＦＥＴ２２のゲート幅はＦＥＴ２１のゲート幅（Ｗｇ５）より大きいＷｇ６である。
耐圧Ａ＜耐圧Ｂ
Ｗｇ５＜Ｗｇ６
電源電圧端子２５は電源電圧を入力する端子であり、ゲート電圧端子２８はＦＥＴ２２のＯＮ／ＯＦＦ制御する制御信号を入力する端子である。
【００２８】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、１１、２１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４、２４に供給されることで、ゲート電圧端子４、１４、２４からＦＥＴ１、１１、２１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８、２８からＦＥＴ２、１２、２２のＯＮ／ＯＦＦを制御する制御信号が入力される。
ＦＥＴ１、１１、２１、２、１２、２２がＯＮ状態であるとき、入力端子３から高周波信号が入力されると、ＦＥＴ１、２により高周波信号が増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号がＦＥＴ２１のゲート端子に入力される。
ＦＥＴ１１、１２により増幅された高周波信号がＦＥＴ２１のゲート端子に入力されると、ＦＥＴ２１、２２により高周波信号が増幅され、増幅後の高周波信号が出力端子７から出力される。
【００２９】
この実施の形態２では、ＦＥＴ２、１２、２２の端子間耐圧（耐圧Ｂ）がＦＥＴ１、１１、２１の端子間耐圧（耐圧Ａ）より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。また、複数のカスコード増幅器が直列に接続されているので、高周波信号の出力電力を更に高めることができる。
また、この実施の形態２では、ＦＥＴ１、１１、２１のゲート幅（Ｗｇ１、Ｗｇ３、Ｗｇ５）が、ＦＥＴ２、１２、２２のゲート幅（Ｗｇ２、Ｗｇ４、Ｗｇ６）より小さく構成されているので、ＦＥＴ１、１１、２１のゲート電圧を大きくして、アイドル電流を増加させれば、ＦＥＴ１、１１、２１の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路８０からＦＥＴ１、１１、２１に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
【００３０】
この実施の形態２では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図３の増幅回路と同様の効果を得ることができる。
即ち、ＦＥＴ１、１１、２１に代わるバイポーラトランジスタのエミッタ面積が、ＦＥＴ２、１２、２２に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
【００３１】
この実施の形態２では、３段のカスコード増幅器が直列に接続されている増幅回路の例を示しており、全てのカスコード増幅器において、入力側のＦＥＴのゲート幅が、出力側のＦＥＴのゲート幅より小さい構成のものを示したが、少なくとも１段以上のカスコード増幅器が上記構成であれば、図９のカスコード増幅器が直列に接続されている増幅回路よりも、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
【００３２】
ここで、ＦＥＴ１、１１、２１のゲート幅（Ｗｇ１、Ｗｇ３、Ｗｇ５）の関係であるが、Ｗｇ１＜Ｗｇ３＜Ｗｇ５であれば、出力端子７に近いほど、高出力電力を得ることができるようになる。
また、ＦＥＴ２、１２、２２のゲート幅（Ｗｇ２、Ｗｇ４、Ｗｇ６）についても、Ｗｇ２＜Ｗｇ４＜Ｗｇ６であれば、出力端子７に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
【００３３】
実施の形態３．
図４はこの発明の実施の形態３による増幅回路を示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
図４では、３段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
【００３４】
第１のトランジスタであるＦＥＴ３１はソース端子が接地され、ゲート端子がＦＥＴ２のドレイン端子及びゲート電圧端子１４と接続されている。
ＦＥＴ３１の端子間耐圧は耐圧Ａであり、ＦＥＴ３１のゲート幅はＦＥＴ２と同一のＷｇ２である。
第１のトランジスタであるＦＥＴ４１はソース端子が接地され、ゲート端子がＦＥＴ１２のドレイン端子及びゲート電圧端子２４と接続されている。
ＦＥＴ４１の端子間耐圧は耐圧Ａであり、ＦＥＴ４１のゲート幅はＦＥＴ１２と同一のＷｇ４である。
【００３５】
図４では、３段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、この実施の形態３では、カスコード増幅器の段数がＮ段（Ｎは２以上の自然数）である場合、Ｐ段目（Ｐは２以上の自然数であり、Ｐ≦Ｎである）における入力側のＦＥＴのゲート幅と、Ｐ−１段目における出力側のＦＥＴのゲート幅とが等しい構成になる。
【００３６】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、３１、４１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４、２４に供給されることで、ゲート電圧端子４、１４、２４からＦＥＴ１、３１、４１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８、２８からＦＥＴ２、１２、２２のＯＮ／ＯＦＦを制御する制御信号が入力される。
ＦＥＴ１、３１、４１、２、１２、２２がＯＮ状態であるとき、入力端子３から高周波信号が入力されると、ＦＥＴ１、２により高周波信号が増幅され、増幅後の高周波信号がＦＥＴ３１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ３１のゲート端子に入力されると、ＦＥＴ３１、１２により高周波信号が増幅され、増幅後の高周波信号がＦＥＴ４１のゲート端子に入力される。
ＦＥＴ３１、１２により増幅された高周波信号がＦＥＴ４１のゲート端子に入力されると、ＦＥＴ４１、２２により高周波信号が増幅され、増幅後の高周波信号が出力端子７から出力される。
【００３７】
この実施の形態３では、ＦＥＴ２、１２、２２の端子間耐圧（耐圧Ｂ）がＦＥＴ１、３１、４１の端子間耐圧（耐圧Ａ）より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。また、複数のカスコード増幅器が直列に接続されているので、高周波信号の出力電力を更に高めることができる。
また、この実施の形態３では、ＦＥＴ１、３１、４１のゲート幅（Ｗｇ１、Ｗｇ２、Ｗｇ４）が、ＦＥＴ２、１２、２２のゲート幅（Ｗｇ２、Ｗｇ４、Ｗｇ６）より小さく構成されているので、ＦＥＴ１、３１、４１のゲート電圧を大きくして、アイドル電流を増加させれば、ＦＥＴ１、３１、４１の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路８０からＦＥＴ１、３１、４１に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
さらに、この実施の形態３では、ＦＥＴ３１のゲート幅Ｗｇ２がＦＥＴ２のゲート幅Ｗｇ２と等しく、ＦＥＴ４１のゲート幅Ｗｇ４がＦＥＴ１２のゲート幅Ｗｇ４と等しいので、前後段のカスコード増幅器におけるＦＥＴのインピーダンス変換比が小さくなり、共役整合が得易くなる。そのため、上記実施の形態２よりも更に利得を高めることができる。
【００３８】
この実施の形態３では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図４の増幅回路と同様の効果を得ることができる。
即ち、ＦＥＴ１、３１、４１に代わるバイポーラトランジスタのエミッタ面積が、ＦＥＴ２、１２、２２に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
また、ＦＥＴ３１に代わるバイポーラトランジスタのエミッタ面積がＦＥＴ２に代わるバイポーラトランジスタのエミッタ面積と等しく、ＦＥＴ４１に代わるバイポーラトランジスタのエミッタ面積がＦＥＴ１２に代わるバイポーラトランジスタのエミッタ面積と等しくすることで、一層の高利得化を図ることができる。
【００３９】
ここで、ＦＥＴ１、３１、４１のゲート幅（Ｗｇ１、Ｗｇ２、Ｗｇ４）の関係であるが、Ｗｇ１＜Ｗｇ２＜Ｗｇ４であれば、出力端子７に近いほど、高出力電力を得ることができるようになる。
また、ＦＥＴ２、１２、２２のゲート幅（Ｗｇ２、Ｗｇ４、Ｗｇ６）についても、Ｗｇ２＜Ｗｇ４＜Ｗｇ６であれば、出力端子７に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
【００４０】
実施の形態４．
図５はこの発明の実施の形態４による増幅回路を示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
図５では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
【００４１】
ＦＥＴ１２のドレイン端子は第１経路（バイパス経路）と第２経路に接続されており、第１経路と第２経路は出力端子７に接続されている。
第１経路はバイパススイッチ５１と整合回路５２の直列回路で構成されており、要求される出力電力が低い第１の動作モードでは、バイパススイッチ５１がＯＮ状態に制御され、要求される出力電力が高い第２の動作モードでは、バイパススイッチ５１がＯＦＦ状態に制御される。
なお、バイパススイッチ５１のＯＮ／ＯＦＦ状態は、図示せぬ制御回路によって制御される。
第２経路は信号経路スイッチ５３と最終段増幅器５４の直列回路で構成されており、要求される出力電力が低い第１の動作モードでは、信号経路スイッチ５３がＯＦＦ状態に制御され、要求される出力電力が高い第２の動作モードでは、信号経路スイッチ５３がＯＮ状態に制御される。
なお、信号経路スイッチ５３のＯＮ／ＯＦＦ状態は、図示せぬ制御回路によって制御される。
【００４２】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４に供給されることで、ゲート電圧端子４、１４からＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８からＦＥＴ２、１２のＯＮ／ＯＦＦを制御する制御信号が入力される。
【００４３】
要求される出力電力が低い第１の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＮ状態に制御され、信号経路スイッチ５３がＯＦＦ状態に制御される。また、最終段増幅器５４に対する電源電圧供給が停止される。
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第１の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第１経路の整合回路５２に入力される。
その後、整合回路５２により整合された増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００４４】
要求される出力電力が高い第２の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＦＦ状態に制御され、信号経路スイッチ５３がＯＮ状態に制御される。また、最終段増幅器５４には電源電圧が供給される。
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第２の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第２経路の最終段増幅器５４に入力される。
ＦＥＴ１１、１２により増幅された高周波信号が最終段増幅器５４に入力されると、最終段増幅器５４により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００４５】
この実施の形態４では、ＦＥＴ１２のドレイン端子と出力端子１７の間に、第１経路と第２経路を設け、要求される出力電力に応じて、高周波信号が通過する経路を切り替えるように構成したので、上記実施の形態２、３と同様の効果を奏する他に、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
ここでは、第１経路がバイパススイッチ５１と整合回路５２の直列回路で構成される例を示したが、図６に示すように、第１経路がバイパススイッチ５１とバイパス増幅器５５の直列回路で構成されていてもよい。バイパス増幅器５５としては、例えば、カスコード増幅器を用いることができる。
また、ゲート電圧設定回路８０からＦＥＴ１、１１に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。また、ゲート電圧設定回路８０からＦＥＴ１、１１に供給されるゲート電圧を動作モードに応じて変えるようにしてもよい。
【００４６】
この実施の形態４では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図５及び図６の増幅回路と同様の効果を得ることができる。
【００４７】
実施の形態５．
図７はこの発明の実施の形態５による増幅回路を示す構成図であり、図において、図５と同一符号は同一または相当部分を示すので説明を省略する。
図７では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図７では、最終段増幅器５４がカスコード増幅器で構成されている。
【００４８】
ＦＥＴ６１はソース端子が接地され、ゲート端子が信号経路スイッチ５３及びゲート電圧端子６４と接続されている。
ＦＥＴ６１の端子間耐圧は耐圧Ａであり、ＦＥＴ６１のゲート幅はＦＥＴ１２と同一のＷｇ４である。
ゲート電圧端子６４はＦＥＴ６１のＯＮ／ＯＦＦ制御する制御信号を入力する端子である。
【００４９】
ＦＥＴ６２はソース端子がＦＥＴ６１のドレイン端子と接続されており、ドレイン端子がＤＣフィードのインダクタ６６を介して電源電圧端子６５と接続されるとともに、出力端子１７と接続されている。また、ゲート端子がゲート電圧端子６８と接続されている。
ＦＥＴ６２の端子間耐圧はＦＥＴ６１の端子間耐圧（耐圧Ａ）より高い耐圧Ｂであり、ＦＥＴ６２のゲート幅はＦＥＴ６１のゲート幅（Ｗｇ４）より大きいＷｇ６である。
耐圧Ａ＜耐圧Ｂ
Ｗｇ４＜Ｗｇ６
電源電圧端子６５は電源電圧を入力する端子であり、ゲート電圧端子６８はＦＥＴ６２のＯＮ／ＯＦＦを制御する制御信号を入力する端子である。
【００５０】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４に供給されることで、ゲート電圧端子４、１４からＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８からＦＥＴ２、１２のＯＮ／ＯＦＦを制御する制御信号が入力される。
また、ゲート電圧設定回路８０により設定されるゲート電圧は、最終段増幅器５４のＦＥＴ６１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子６４に供給されることで、ゲート電圧端子６４から最終段増幅器５４のＦＥＴ６１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子６８から最終段増幅器５４のＦＥＴ６２のＯＮ／ＯＦＦを制御する制御信号が入力される。
【００５１】
要求される出力電力が低い第１の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＮ状態に制御され、信号経路スイッチ５３がＯＦＦ状態に制御される。また、最終段増幅器５４の電源電圧端子６５に対する電源電圧供給が停止される。
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第１の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第１経路の整合回路５２に入力される。
その後、整合回路５２により整合された増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００５２】
要求される出力電力が高い第２の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＦＦ状態に制御され、信号経路スイッチ５３がＯＮ状態に制御される。また、最終段増幅器５４の電源電圧端子６５には電源電圧が供給される。
したがって、ＦＥＴ１、１１、２、１２、６１、６２がＯＮ状態であるとき、第２の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第２経路の最終段増幅器５４に入力される。
ＦＥＴ１１、１２により増幅された高周波信号が最終段増幅器５４に入力されると、ＦＥＴ６１、６２により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００５３】
この実施の形態５の場合、基本的な構成は上記実施の形態４と同様であるため、同様の効果が得られるが、図５の最終段増幅器５４がカスコード増幅器で構成されており、ＦＥＴ６２の端子間耐圧（耐圧Ｂ）がＦＥＴ６１の端子間耐圧（耐圧Ａ）より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
また、ＦＥＴ６１のゲート幅（Ｗｇ４）が、ＦＥＴ６２のゲート幅（Ｗｇ６）より小さく構成されているので、ＦＥＴ６１のゲート電圧を大きくして、アイドル電流を増加させれば、ＦＥＴ６１の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
さらに、最終段増幅器５４のＦＥＴ６１のゲート幅Ｗｇ４がＦＥＴ１２のゲート幅Ｗｇ４と等しいので、最終段増幅器５４のＦＥＴ６１とＦＥＴ１２のインピーダンス変換比が小さくなり、共役整合が得易くなる。
【００５４】
この実施の形態５では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図５及び図６の増幅回路と同様の効果を得ることができる。
【００５５】
実施の形態６．
図８はこの発明の実施の形態６による増幅回路を示す構成図であり、図において、図５及び図７と同一符号は同一または相当部分を示すので説明を省略する。
図８では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
【００５６】
制御回路７０は要求される出力電力が低い第１の動作モードでは、バイパススイッチ５１をＯＮ状態、信号経路スイッチ５３をＯＦＦ状態に制御し、要求される出力電力が高い第２の動作モードでは、バイパススイッチ５１をＯＦＦ状態、信号経路スイッチ５３をＯＮ状態に制御する回路である。
また、制御回路７０は第１の動作モードでは、最終段増幅器５４に対する電源電圧の供給を停止し、第２の動作モードでは、最終段増幅器５４に電圧を供給する。
【００５７】
上記実施の形態４、５では、バイパススイッチ５１、信号経路スイッチ５３及び最終段増幅器５４が図示せぬ制御回路で制御されるものを示したが、図８に示すように、制御回路７０がバイパススイッチ５１、信号経路スイッチ５３及び最終段増幅器５４を制御するようにしてもよい。
即ち、制御回路７０は、要求される出力電力が低い第１の動作モードでは、バイパススイッチ５１をＯＮ状態、信号経路スイッチ５３をＯＦＦ状態に制御し、最終段増幅器５４に対する電源電圧の供給を停止する。
これにより、ＦＥＴ１１、１２により増幅された高周波信号が、第１経路の整合回路５２を通じて増幅回路の出力端子１７から出力される。
一方、要求される出力電力が高い第２の動作モードでは、バイパススイッチ５１をＯＦＦ状態、信号経路スイッチ５３をＯＮ状態に制御し、最終段増幅器５４に電圧を供給する。
これにより、ＦＥＴ１１、１２により増幅された高周波信号が、第２経路の最終段増幅器５４により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子１７から出力される。
この実施の形態６でも、上記実施の形態４、５と同様の効果を奏することができる。
【００５８】
ここでは、第１経路がバイパススイッチ５１と整合回路５２の直列回路で構成される例を示したが、上記実施の形態５における図６のように、バイパススイッチ５１とバイパス増幅器５５の直列回路で構成されていてもよい。
その場合、制御回路７０は、要求される出力電力が低い第１の動作モードでは、バイパススイッチ５１をＯＮ状態、信号経路スイッチ５３をＯＦＦ状態に制御して、バイパス増幅器５５に電圧を供給するとともに、最終段増幅器５４に対する電源電圧の供給を停止するようにする。
一方、要求される出力電力が高い第２の動作モードでは、バイパススイッチ５１をＯＦＦ状態、信号経路スイッチ５３をＯＮ状態に制御して、バイパス増幅器５５への電圧供給を停止するとともに、最終段増幅器５４に電圧を供給するようにする。
【００５９】
この実施の形態６では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図７の増幅回路と同様の効果を得ることができる。
また、最終段増幅器５４は図７のようにカスコード増幅器で構成しても良い。
【００６０】
実施の形態７．
図９はこの発明の実施の形態７による増幅回路を示す構成図であり、図において、図５及び図６と同一符号は同一または相当部分を示すので説明を省略する。
図９では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図９では、信号伝送経路が第１〜第４経路の４つであり、各信号伝送経路が飽和電力が異なる増幅器（最終段増幅器５４、５７、バイパス増幅器５５、５９）を有している。このため、この実施の形態７では、第１の動作モード、第２の動作モードを２つの変調方式に対して持つことができる。
【００６１】
次に動作について説明する。
ゲート電圧設定回路８０により設定されるゲート電圧は、ＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号であり、ゲート電圧設定回路８０からゲート電圧がゲート電圧端子４、１４に供給されることで、ゲート電圧端子４、１４からＦＥＴ１、１１のＯＮ／ＯＦＦを制御する制御信号が入力される。
一方、ゲート電圧端子８、１８からＦＥＴ２、１２のＯＮ／ＯＦＦを制御する制御信号が入力される。
【００６２】
最初に、カスコード増幅器の入力端子３から変調波信号Ａが入力された場合について述べる。
要求される出力電力が低い第１の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１がＯＮ状態に制御され、信号経路スイッチ５３、５６とバイパススイッチ５８がＯＦＦ状態に制御される。
また、バイパス増幅器５５には電源電圧が供給される一方、最終段増幅器５４、５７及びバイパス増幅器５９に対する電源電圧供給が停止される。
【００６３】
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第１の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第１経路のバイパス増幅器５５に入力される。
その後、バイパス増幅器５５により増幅された高周波信号が増幅回路の出力端子１７から出力される。
【００６４】
要求される出力電力が高い第２の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１、５８と信号経路スイッチ５６がＯＦＦ状態に制御され、信号経路スイッチ５３がＯＮ状態に制御される。
また、最終段増幅器５４には電源電圧が供給される一方、最終段増幅器５７及びバイパス増幅器５５、５９に対する電源電圧供給が停止される。
【００６５】
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第２の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第２経路の最終段増幅器５４に入力される。
ＦＥＴ１１、１２により増幅された高周波信号が最終段増幅器５４に入力されると、最終段増幅器５４により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子１７から出力される。
【００６６】
次に、カスコード増幅器の入力端子３から変調波信号Ｂが入力された場合について述べる。
要求される出力電力が低い第１の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５８がＯＮ状態に制御され、バイパススイッチ５１と信号経路スイッチ５３、５６がＯＦＦ状態に制御される。
また、バイパス増幅器５９には電源電圧が供給される一方、最終段増幅器５４、５７及びバイパス増幅器５５に対する電源電圧供給が停止される。
【００６７】
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第１の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第４経路のバイパス増幅器５９に入力される。
その後、バイパス増幅器５９により増幅された高周波信号が増幅回路の出力端子２７から出力される。
【００６８】
要求される出力電力が高い第２の動作モードでは、図示せぬ制御回路によって、バイパススイッチ５１、５８と信号経路スイッチ５３がＯＦＦ状態に制御され、信号経路スイッチ５６がＯＮ状態に制御される。
また、最終段増幅器５７には電源電圧が供給される一方、最終段増幅器５４及びバイパス増幅器５５、５９に対する電源電圧供給が停止される。
【００６９】
したがって、ＦＥＴ１、１１、２、１２がＯＮ状態であるとき、第２の動作モードになると、入力端子３から入力された高周波信号がＦＥＴ１、２により増幅され、増幅後の高周波信号がＦＥＴ１１のゲート端子に入力される。
ＦＥＴ１、２により増幅された高周波信号がＦＥＴ１１のゲート端子に入力されると、ＦＥＴ１１、１２により高周波信号が増幅され、増幅後の高周波信号が第３経路の最終段増幅器５７に入力される。
ＦＥＴ１１、１２により増幅された高周波信号が最終段増幅器５７に入力されると、最終段増幅器５７により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子２７から出力される。
【００７０】
この実施の形態７では、ＦＥＴ１２のドレイン端子と増幅回路の出力端子１７、２７の間に、第１〜第４経路を設け、入力される変調波信号と要求される出力電力に応じて、高周波信号が通過する経路を切り替えるように構成したので、上記実施の形態２〜６と同様の効果を奏する他に、複数の変調波信号に対応して、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
【００７１】
ここでは、第１経路及び第４経路が、バイパススイッチとバイパス増幅器の直列回路で構成される例を示したが、上記実施の形態６における図８のように、バイパススイッチと整合回路の直列回路で構成されていてもよい。
また、ここでは、第１〜第４経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路８０からＦＥＴ１、１１に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路８０からＦＥＴ１、１１に供給される電圧を動作モードに応じて変えるようにしてもよい。
【００７２】
この実施の形態７では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図５及び図６の増幅回路と同様の効果を得ることができる。
また、最終段増幅器５４、５７の両方、またはどちらか一方は、図７のようにカスコード増幅器で構成されていてもよい。
【００７３】
実施の形態８．
図１０はこの発明の実施の形態８による増幅回路を示す構成図であり、図において、図８及び図９と同一符号は同一または相当部分を示すので説明を省略する。
図１０では、２段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
カスコード増幅器は、ＦＥＴ２、１２のゲート電圧を大きくすると飽和電力が高くなり、逆にＦＥＴ２、１２のゲート電圧を小さくすると飽和電力が低くなる。
この実施の形態８の制御回路７０は、入力される変調波信号と要求される出力電力に応じて、カスコード増幅器のＦＥＴ２、１２のゲート電圧を変える機能を備え、カスコード増幅器に対して異なる飽和電力が要求される場合でも、ＦＥＴの大きさを変えることなく対応することができるようにしている。
【００７４】
制御回路７０は、変調方式と要求される出力電力に基づいて、上記実施の形態７と同様の動作となるように制御信号を送信する。
さらに、制御回路７０は、変調方式に応じてＦＥＴ２、１２に供給するゲート電圧を変えることでカスコード増幅器の飽和電力を変化させる。通常、最終段増幅器の前段の増幅器（この場合、カスコード増幅器）は飽和電力から十分バックオフをとった出力電力で動作することで、線形性を確保している。このため、カスコード増幅器の飽和電力が高くなれば、その分、バックオフを維持した状態で出力電力を高くすることができる。
【００７５】
例えば、２つの変調波信号Ｘ、Ｙにおいて、要求される出力電力が高い第２の動作モードを考える。
ここでは、変調波信号Ｘで要求される出力電力がＰＸ（ｄＢｍ）、変調波信号Ｙで要求される出力電力がＰＹ（ｄＢｍ）であるとする（だたし、ＰＹ＞ＰＸ）。
このとき、入力端子３から変調波信号Ｘが入力された場合には、第２経路を通過して出力端子１７に出力され、入力端子３から変調波信号Ｙが入力された場合には、第３経路を通過して出力端子１７に出力される。
【００７６】
制御回路７０は、最終段増幅器５４、５７の利得がともにＧＨである場合、カスコード増幅器の出力端子７から出力される電力が、増幅回路の出力端子１７から出力される電力ＰＸ（ｄＢｍ）と、増幅回路の出力端子２７から出力される電力ＰＹ（ｄＢｍ）との差分ΔＰＹＸ（＝ＰＹ−ＰＸ）だけ変調方式によって変わるように制御する。
即ち、制御回路７０は、変調波信号Ｙが入力された場合には、ＦＥＴ２、１２に供給するゲート電圧を、変調波信号Ｘが入力された場合にＦＥＴ２、１２に供給するゲート電圧よりも大きく設定することで、カスコード増幅器の飽和電力を高くして、カスコード増幅器の出力端子７からの出力電力を高くするようにする。
これにより、複数の変調方式において、ＦＥＴの大きさを変えることなく所望の電力を出力することが可能になる。
【００７７】
さらに、制御回路７０は、動作モードに応じてＦＥＴ２、１２に供給するゲート電圧を変えることで、カスコード増幅器の飽和電力を変化させるようにする。
例えば、第１の動作モードと第２の動作モードにおいて、第１の動作モードで要求される出力電力がＰＬ（ｄＢｍ）、第２の動作モードで要求される出力電力がＰＨ（ｄＢｍ）であるとする（だたし、ＰＨ＞ＰＬ）。
このとき、入力端子３から変調波信号が入力されると、第１の動作モードでは、第１経路を通過して出力端子１７に出力され、第２の動作モードでは、第２経路を通過して出力端子１７に出力される。
【００７８】
制御回路７０は、カスコード増幅器の出力端子７から出力される出力電力が、第１の動作モードのときに増幅回路の出力端子１７から出力される電力ＰＬ（ｄＢｍ）と第２の動作モードのときに増幅回路の出力端子１７から出力される電力ＰＨ（ｄＢｍ）との差分ΔＰＨＬ（＝ＰＨ−ＰＬ）と、最終段増幅器５４、５７の利得ＧＨとの関係によって変わるように制御する。
即ち、制御回路７０は、ΔＰＨＬ＞ＧＨの場合、第１の動作モード時にカスコード増幅器の出力端子７から出力される電力よりも、第２の動作モード時にカスコード増幅器の出力端子７から出力される電力を高くする必要があるため、第２の動作モード時にＦＥＴ２、１２に供給するゲート電圧を、第１の動作モード時にＦＥＴ２、１２に供給するゲート電圧よりも大きくする。
これに対して、ΔＰＨＬ＜ＧＨの場合、第２の動作モード時にカスコード増幅器の出力端子７から出力される電力よりも、第１の動作モード時にカスコード増幅器の出力端子７から出力される電力を高くする必要があるため、第１の動作モード時にＦＥＴ２、１２に供給するゲート電圧を、第２の動作モード時にＦＥＴ２、１２に供給するゲート電圧よりも大きくする。
これにより、複数の動作モードにおいて、ＦＥＴの大きさを変えることなく所望の電力を出力することが可能になる。
【００７９】
この実施の形態８では、ＦＥＴ１２のドレイン端子と増幅回路の出力端子１７、２７の間に第１〜第４経路を設け、入力される変調波信号と要求される出力電力に応じて、高周波信号が通過する経路を切り替えるとともに、ＦＥＴ２、１２のゲート電圧を変えるように構成したので、上記実施の形態２〜７と同様の効果を奏する他に、要求される出力電力が異なる複数の変調波信号に対応して、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
【００８０】
ここでは、第１経路及び第４経路が、バイパススイッチとバイパス増幅器の直列回路で構成される例を示したが、上記実施の形態６における図８のように、バイパススイッチと整合回路の直列回路で構成されていてもよい。
また、ここでは、第１〜第４経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路８０からＦＥＴ１、１１に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路８０からＦＥＴ１、１１に供給される電圧を動作モードに応じて変えるようにしてもよい。
【００８１】
この実施の形態８では、２個のＦＥＴがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがＦＥＴに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図５の増幅回路と同様の効果を得ることができる。
また、最終段増幅器５４、５７の両方、またはどちらか一方は、図７のようにカスコード増幅器で構成されていてもよい。
【００８２】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００８３】
１  ＦＥＴ（第１のトランジスタ）、２  ＦＥＴ（第２のトランジスタ）、３  カスコード増幅器の入力端子、４  ゲート電圧端子、５  電源電圧端子、６  インダクタ、７  カスコード増幅器の出力端子、８  ゲート電圧端子、１１  ＦＥＴ（第１のトランジスタ）、１２  ＦＥＴ（第２のトランジスタ）、１４  ゲート電圧端子、１５  電源電圧端子、１６  インダクタ、１７  増幅回路の出力端子、１８  ゲート電圧端子、２１  ＦＥＴ（第１のトランジスタ）、２２  ＦＥＴ（第２のトランジスタ）、２４  ゲート電圧端子、２５  電源電圧端子、２６  インダクタ、２７  増幅回路の出力端子、２８  ゲート電圧端子、３１  ＦＥＴ（第１のトランジスタ）、４１  ＦＥＴ（第１のトランジスタ）、５１  バイパススイッチ、５２  整合回路、５３  信号経路スイッチ、５４  最終段増幅器、５５  バイパス増幅器、５６  信号経路スイッチ、５７  最終段増幅器、５８  バイパススイッチ、５９  バイパス増幅器、６１  ＦＥＴ、６２  ＦＥＴ、６４  ゲート電圧端子、６５  電源電圧端子、６６  インダクタ、６８  ゲート電圧端子、７０  制御回路、８０  ゲート電圧設定回路（電圧設定回路）、１０１，１０２  トランジスタ、１０３  カスコード増幅器の入力端子、１０４  ゲート電圧端子、１０５  電源電圧端子、１０６  カスコード増幅器の出力端子、１０７  ゲート電圧端子。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース端子又はエミッタ端子が接地されている第１のトランジスタと、ソース端子又はエミッタ端子が上記第１のトランジスタのドレイン端子又はコレクタ端子と接続されている第２のトランジスタと、をカスコード接続したカスコード増幅器がＮ段（Ｎは２以上の自然数）直列に接続されている増幅回路であって、
少なくとも１つの上記カスコード増幅器において、上記第１のトランジスタのゲート幅又はエミッタ面積が、上記第２のトランジスタのゲート幅又はエミッタ面積より小さく、
少なくともＰ段目（Ｐは２≦Ｐ≦Ｎであるいずれかの自然数）における上記第１のトランジスタのゲート幅又はエミッタ面積が、（Ｐ−１）段目における上記第２のトランジスタのゲート幅又はエミッタ面積と等しいことを特徴とする増幅回路。
【請求項２】
少なくとも１段以上の上記カスコード増幅器の後段にＬ個（Ｌは自然数）の最終段増幅器が並列に接続され、Ｌ個の上記最終段増幅器と並列にバイパス経路が接続されていることを特徴とする請求項１記載の増幅回路。
【請求項３】
上記最終段増幅器がカスコード増幅器で構成されていることを特徴とする請求項２記載の増幅回路。
【請求項４】
上記バイパス経路は、バイパススイッチと整合回路の直列回路から構成されていることを特徴とする請求項２記載の増幅回路。
【請求項５】
上記バイパス経路は、バイパススイッチとバイパス増幅器の直列回路から構成されていることを特徴とする請求項２記載の増幅回路。
【請求項６】
上記バイパス増幅器がカスコード増幅器で構成されていることを特徴とする請求項５記載の増幅回路。
【請求項７】
上記カスコード増幅器とＬ個の上記最終段増幅器の間に信号経路スイッチがそれぞれ接続され、上記バイパス経路がバイパススイッチと整合回路又はバイパス増幅器との直列回路から構成されており、
要求される出力電力が第１の電力である第１の動作モードでは、上記バイパススイッチをオン状態、上記信号経路スイッチをオフ状態に制御し、要求される出力電力が第１の電力より高い第２の動作モードでは、上記バイパススイッチをオフ状態、上記信号経路スイッチをオン状態に制御する制御回路を備えたことを特徴とする請求項２記載の増幅回路。
【請求項８】
上記制御回路は、上記カスコード増幅器により増幅される信号に応じて、上記カスコード増幅器を構成している上記第１のトランジスタ及び上記第２のトランジスタのゲート電圧を切り換えることを特徴とする請求項７記載の増幅回路。
【国際調査報告】
2013153894.tif 000015
2013153894.tif 000016
2013153894.tif 000017
2013153894.tif 000018