(57)【要約】  ゲート絶縁膜（３）上に形成された半導体層（４）のバンドギャップエネルギーは、１．６ｅＶ以下である。半導体層（４）上に形成された絶縁層（５）は、第１コンタクト開口部（８）よりも外側に配置された第１絶縁層領域（５ａ）と、第２コンタクト開口部（９）よりも外側に配置された第２絶縁層領域（５ｂ）と、を有する。第１絶縁層領域（５ａ）は、ゲート電極（２）の一端部の上方に配置され、第２絶縁層領域（５ｂ）は、ゲート電極（２）の他端部の上方に配置される。
2013072966.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上及びその両端部よりも外側の前記基板上に渡って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、チャネル領域を有する半導体層と、
前記半導体層上に形成され、間隔を置いて配置された第１コンタクト開口部及び第２コンタクト開口部を有する絶縁層と、
前記絶縁層の上方に形成されたソース電極と、
前記絶縁層の上方に形成され、前記ソース電極に対向して形成されたドレイン電極と、を備え、
前記半導体層のバンドギャップエネルギーは１．６ｅＶ以下であり、
前記絶縁層は、前記第１コンタクト開口部よりも外側に配置された第１絶縁層領域と、前記第２コンタクト開口部よりも外側に配置された第２絶縁層領域と、を有し、
前記第１絶縁層領域は、前記ゲート電極の一端部の上方に配置され、前記第２絶縁層領域は、前記ゲート電極の他端部の上方に配置され、
前記ソース電極は、前記第１コンタクト開口部を通して前記チャネル領域と電気的に接続され、前記ドレイン電極は、前記第２コンタクト開口部を通して前記チャネル領域と電気的に接続されている
薄膜半導体装置。
【請求項２】
前記絶縁層は、さらに、前記第１コンタクト開口部と前記第２コンタクト開口部との間に配置された第３絶縁層領域を備え、
前記第３絶縁層領域は、前記ゲート電極の中央部の上方に配置され、前記チャネル領域を覆うチャネルエッチングストッパ層として機能する
請求項１に記載の薄膜半導体装置。
【請求項３】
前記ソース電極及び前記ドレイン電極のチャネル幅方向における大きさはそれぞれ、前記第３絶縁層領域のチャネル幅方向における大きさよりも大きい
請求項１又は２に記載の薄膜半導体装置。
【請求項４】
前記ソース電極及び前記ドレイン電極は、前記第３絶縁層領域のチャネル幅方向における両端部よりそれぞれ２μｍ以上突出している
請求項３に記載の薄膜半導体装置。
【請求項５】
前記ソース電極及び前記ドレイン電極は、前記第３絶縁層領域のチャネル幅方向における両端部よりそれぞれ４μｍ以上突出している
請求項４に記載の薄膜半導体装置。
【請求項６】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上及びその両端部よりも外側の前記基板上に渡ってゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上にチャネル領域を有する半導体層を形成する第４工程と、
前記半導体層上に絶縁層を形成する第５工程と、
前記絶縁層に、間隔を置いて配置された第１コンタクト開口部及び第２コンタクト開口部を形成する第６工程と、
前記絶縁層の上方にソース電極及び前記ソース電極に対向するドレイン電極を形成する第７工程と、を含み、
前記第４工程では、バンドギャップエネルギーが１．６ｅＶ以下である前記半導体層を形成し、
前記第６工程では、前記絶縁層に前記第１コンタクト開口部及び前記第２コンタクト開口部を形成することにより、前記第１コンタクト開口部よりも外側には、前記ゲート電極の一端部の上方に配置される第１絶縁層領域を形成し、前記第２コンタクト開口部よりも外側には、前記ゲート電極の他端部の上方に配置される第２絶縁層領域を形成し、
前記第７工程では、前記ソース電極を、前記第１コンタクト開口部を通して前記チャネル領域と電気的に接続し、前記ドレイン電極を、前記第２コンタクト開口部を通して前記チャネル領域と電気的に接続する
薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機ＥＬディスプレイ等の表示装置に用いられる薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイに代わる次世代のフラットパネルディスプレイの一つとして、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイ等のアクティブマトリクス方式の表示装置には、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置が用いられる。【０００３】
この薄膜半導体装置としては、ゲート電極が半導体層よりも基板側に形成されたボトムゲート型の薄膜半導体装置が一般的に用いられる（例えば、特許文献１〜３参照）。図１３は、従来のボトムゲート型の薄膜半導体装置の構成を示す断面図である。図示の薄膜半導体装置５００では、基板５１上にゲート電極５２が形成され、さらに、ゲート電極５２上及びその両端部よりも外側の基板５１上に渡ってゲート絶縁膜５３が形成されている。ゲート絶縁膜５３上には、チャネル領域を有する半導体層５４が形成されている。この半導体層５４は、非晶質シリコン（アモルファスシリコン）を結晶化することにより形成された多結晶性シリコン薄膜である。半導体層５４上には、一対のコンタクト層５６を介して、ソース電極５７Ｓ及びドレイン電極５７Ｄが形成されている。また、半導体層５４のチャネル領域の上方には、チャネルエッチングストッパ層として機能するチャネル保護層５５が形成されている。【０００４】
薄膜半導体装置５００の製造工程において、ゲート絶縁膜５３をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により形成した際に、ゲート電極５２の膜厚に起因して、ゲート電極５２の両端部に対応するゲート絶縁膜５３の部位には段差部５８が形成される。図１４は、従来の薄膜半導体装置における、ゲート絶縁膜の段差部の断面を示す電子顕微鏡写真である。図１４に示すように、ゲート絶縁膜５３の平坦部５９における膜厚ｔ１は約１１０ｎｍ、ゲート電極５２の膜厚ｔ２は約５０ｎｍであり、その膜厚比Ｒは、Ｒ＝ｔ１／ｔ２＝１１０ｎｍ／５０ｎｍ＝２．２である。ゲート絶縁膜５３の段差部５８における膜厚ｔ３は約７０ｎｍであり、ゲート絶縁膜５３の平坦部５９における膜厚ｔ１よりも薄くなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−３４８０４１号公報
【特許文献２】特開平４−３６０５７５号公報
【特許文献３】特開２０１１−９７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した従来の薄膜半導体装置５００の構成では、ゲート絶縁膜５３の段差部５８における膜厚ｔ３が薄くなることによって、ゲート絶縁膜５３の段差部５８に対応する半導体層５４の部位に電界が集中する。これにより、薄膜半導体装置５００のオフ動作時に、上記半導体層５４の部位においてトンネル電流によるリーク電流が発生する。そのため、従来の薄膜半導体装置５００では、オフ動作時のリーク電流を抑制してオフ特性を改善することが課題となっていた。【０００７】
一般的に、薄膜半導体装置５００の配線抵抗を低くするためには、ゲート電極５２の膜厚ｔ２は厚い方が好ましい。また、薄膜半導体装置５００のオン電流を大きくするためには、ゲート絶縁膜５３の平坦部５９における膜厚ｔ１は薄い方が好ましい。即ち、配線抵抗の低下及びオン電流の増大を同時に実現するためには、上記膜厚比Ｒがより小さくなるように、ゲート絶縁膜５３の平坦部５９における膜厚ｔ１及びゲート電極５２の膜厚ｔ２をそれぞれ設定する必要がある。【０００８】
しかしながら、上記膜厚比Ｒが小さくなると、ゲート絶縁膜５３の段差部５８の形状がより急峻になり、ゲート絶縁膜５３の段差部５８における膜厚ｔ３がより薄くなる。これにより、オフ動作時において、上記半導体層５４の部位における電界強度が増大するため、発生するリーク電流の大きさも増大する。【０００９】
図１５は、従来の薄膜半導体装置において、オフ動作時の電流密度分布をシミュレーションした結果を示す図である。このシミュレーションでは、図１３に示す構造の薄膜半導体装置５００を用い、ゲート電極５２として膜厚５０ｎｍのモリブデンタングステン（ＭｏＷ）、ゲート絶縁膜５３として膜厚１２０ｎｍの酸化シリコン（ＳｉＯ）、半導体層５４として膜厚５０ｎｍの多結晶シリコン、チャネル保護層５５として膜厚５００ｎｍの酸化シリコン（ＳｉＯ）、コンタクト層５６として膜厚４０ｎｍの非晶質シリコン、ソース電極５７Ｓ及びドレイン電極５７Ｄとして膜厚６００ｎｍのアルミニウム（Ａｌ）を用いた。また、ゲート−ソース間電圧として−２０Ｖ、ドレイン−ソース間電圧として５．１Ｖを印加した。図１５では、オフ動作時に発生するリーク電流の密度分布を等高線で表している。図１５中の等高線で示されるように、オフ動作時に、リーク電流が半導体層５４を流れる様子が理解できる。なお、リーク電流は、図１５中の矢印で示す方向に流れる。【００１０】
また、図１６は、従来の薄膜半導体装置において、オフ動作時のバンド−バンド間トンネルレートをシミュレーションした結果を示す図である。このシミュレーションの条件は、上述した図１５のシミュレーションの条件とほぼ同じである。図１６では、バンド−バンド間トンネルレート（／ｓｃｍ３）の分布を等高線で表している。図１６中において実線で囲んだ部分の等高線で示されるように、オフ動作時に、ゲート絶縁膜５３の段差部に対応する半導体層５４の部位でリーク電流が発生する様子が理解できる。【００１１】
以上説明したように、従来の薄膜半導体装置の構成では、ゲート絶縁膜の段差部における膜厚が薄くなることに起因して、この段差部に対応する半導体層の部位において電界が集中する。そのため、オフ動作時にトンネル電流によるリーク電流が発生し、オフ特性が良くないという問題があった。また、上記膜厚比Ｒが小さくなると、ゲート絶縁膜の段差部における膜厚がより薄くなるため、発生するリーク電流の大きさがより増大する。そのため、上記膜厚比Ｒを小さくすることができず、配線抵抗の低下及びオン電流の増大を同時に実現することが困難であるという問題があった。【００１２】
本発明は上記従来の課題を解決するものであり、その目的は、オフ動作時のリーク電流を抑制することができる薄膜半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様に係る薄膜半導体装置は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上及びその両端部よりも外側の前記基板上に渡って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する半導体層と、前記半導体層上に形成され、間隔を置いて配置された第１コンタクト開口部及び第２コンタクト開口部を有する絶縁層と、前記絶縁層の上方に形成されたソース電極と、前記絶縁層の上方に形成され、前記ソース電極に対向して形成されたドレイン電極と、を備え、前記半導体層のバンドギャップエネルギーは１．６ｅＶ以下であり、前記絶縁層は、前記第１コンタクト開口部よりも外側に配置された第１絶縁層領域と、前記第２コンタクト開口部よりも外側に配置された第２絶縁層領域と、を有し、前記第１絶縁層領域は、前記ゲート電極の一端部の上方に配置され、前記第２絶縁層領域は、前記ゲート電極の他端部の上方に配置され、前記ソース電極は、前記第１コンタクト開口部を通して前記チャネル領域と電気的に接続され、前記ドレイン電極は、前記第２コンタクト開口部を通して前記チャネル領域と電気的に接続されている。
【発明の効果】
【００１４】
以上説明したように、本発明の薄膜半導体装置では、第１絶縁層領域は、ゲート電極の一端部の上方に配置され、第２絶縁層領域は、ゲート電極の他端部の上方に配置されている。第１絶縁層領域及び第２絶縁層領域によってリーク電流の経路を遮断することができるので、半導体層の電界集中部位、即ち、ゲート電極の両端部に対応する半導体層の部位がリーク電流の伝導に寄与しなくなる。これにより、発生したトンネル電流がリーク電流として寄与することを抑制することができ、オフ特性を改善することができる。また、ゲート電極の膜厚を厚くするとともに、ゲート絶縁膜の平坦部における膜厚を薄くすることにより、ゲート電極の両端部に対応するゲート絶縁膜の膜厚がより薄くなった場合であっても、上述したようにリーク電流を抑制することができるので、配線抵抗の低下及びオン電流の増大を同時に実現することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の実施の形態１に係る薄膜半導体装置の構成を示す断面図である。
【図２】図２は、図１の薄膜半導体装置の一部を拡大して示す断面図である。
【図３Ａ】図３Ａは、ゲート電極及び絶縁層の配置関係を示す平面図である。
【図３Ｂ】図３Ｂは、ゲート電極、絶縁層、ソース電極及びドレイン電極の配置関係を示す平面図である。
【図４Ａ】図４Ａは、薄膜半導体装置の製造方法における第１工程を示す断面図である。
【図４Ｂ】図４Ｂは、薄膜半導体装置の製造方法における第２工程を示す断面図である。
【図４Ｃ】図４Ｃは、薄膜半導体装置の製造方法における第３工程を示す断面図である。
【図４Ｄ】図４Ｄは、薄膜半導体装置の製造方法における第４工程を示す断面図である。
【図４Ｅ】図４Ｅは、薄膜半導体装置の製造方法における第５工程を示す断面図である。
【図４Ｆ】図４Ｆは、薄膜半導体装置の製造方法における第６工程を示す断面図である。
【図４Ｇ】図４Ｇは、薄膜半導体装置の製造方法における、コンタクト層を形成する工程を示す断面図である。
【図４Ｈ】図４Ｈは、薄膜半導体装置の製造方法における第７工程を示す断面図である。
【図４Ｉ】図４Ｉは、薄膜半導体装置の製造方法における第７工程を示す断面図である。
【図５Ａ】図５Ａは、本発明の薄膜半導体装置の電気的特性及び従来の薄膜半導体装置の電気的特性をそれぞれシミュレーションした結果を示す図である。
【図５Ｂ】図５Ｂは、本発明の薄膜半導体装置の電気的特性及び従来の薄膜半導体装置の電気的特性をそれぞれ、実際のデバイスを用いて試験した結果を示す図である。
【図６】図６は、本発明の薄膜半導体装置において、オフ動作時の電流密度分布をシミュレーションした結果を示す図である。
【図７Ａ】図７Ａは、半導体層のバンドギャップエネルギーに対するドレイン電流の変化をシミュレーションした結果を示す図である。
【図７Ｂ】図７Ｂは、ゲート−ソース間電圧に対するドレイン電流の変化をシミュレーションした結果を示す図である。
【図８Ａ】図８Ａは、寸法Ａ、寸法Ｂ及び寸法Ｃの定義を説明するための平面図である。
【図８Ｂ】図８Ｂは、寸法Ａ、寸法Ｂ及び寸法Ｃの定義を説明するための平面図である。
【図９Ａ】図９Ａは、寸法Ｗが５μｍ、寸法Ａが２μｍ、寸法Ｂが３μｍである場合における、寸法Ｃに対する寄生抵抗の変化を評価した実験結果を示す図である。
【図９Ｂ】図９Ｂは、寸法Ｗが５０μｍ、寸法Ａが２μｍ、寸法Ｂが３μｍである場合における、寸法Ｃに対する寄生抵抗の変化を評価した実験結果を示す図である。
【図９Ｃ】図９Ｃは、図９Ｂにおける縦軸のスケールを縮小することにより、寄生抵抗の変化をより明確に示した図である。
【図１０Ａ】図１０Ａは、寸法Ｗが５μｍ、寸法Ｂが３μｍ、寸法Ｃが３μｍである場合における、寸法Ａに対する寄生抵抗の変化を評価した実験結果を示す図である。
【図１０Ｂ】図１０Ｂは、寸法Ｗが５０μｍ、寸法Ｂが３μｍ、寸法Ｃが３μｍである場合における、寸法Ａに対する寄生抵抗の変化を評価した実験結果を示す図である。
【図１１Ａ】図１１Ａは、寸法Ｗが５μｍ、寸法Ａが２μｍ、寸法Ｃが３μｍである場合における、寸法Ｂに対する寄生抵抗の変化を評価した実験結果を示す図である。
【図１１Ｂ】図１１Ｂは、寸法Ｗが５０μｍ、寸法Ａが２μｍ、寸法Ｃが３μｍである場合における、寸法Ｂに対する寄生抵抗の変化を評価した実験結果を示す図である。
【図１１Ｃ】図１１Ｃは、寄生抵抗のモデルを説明するための図である。
【図１２Ａ】図１２Ａは、本発明の実施の形態２に係る薄膜半導体装置における、ゲート電極及び絶縁層の配置関係を示す平面図である。
【図１２Ｂ】図１２Ｂは、本発明の実施の形態２に係る薄膜半導体装置における、ゲート電極、絶縁層、ソース電極及びドレイン電極の配置関係を示す平面図である。
【図１３】図１３は、従来の薄膜半導体装置の構成を示す断面図である。
【図１４】図１４は、従来の薄膜半導体装置における、ゲート絶縁膜の段差部の断面を示す電子顕微鏡写真である。
【図１５】図１５は、従来の薄膜半導体装置において、オフ動作時の電流密度分布をシミュレーションした結果を示す図である。
【図１６】図１６は、従来の薄膜半導体装置において、オフ動作時のバンド−バンド間トンネルレートをシミュレーションした結果を示す図である。
【発明を実施するための形態】
【００１６】
本発明に係る薄膜半導体装置の一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上及びその両端部よりも外側の前記基板上に渡って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する半導体層と、前記半導体層上に形成され、間隔を置いて配置された第１コンタクト開口部及び第２コンタクト開口部を有する絶縁層と、前記絶縁層の上方に形成されたソース電極と、前記絶縁層の上方に形成され、前記ソース電極に対向して形成されたドレイン電極と、を備え、前記半導体層のバンドギャップエネルギーは１．６ｅＶ以下であり、前記絶縁層は、前記第１コンタクト開口部よりも外側に配置された第１絶縁層領域と、前記第２コンタクト開口部よりも外側に配置された第２絶縁層領域と、を有し、前記第１絶縁層領域は、前記ゲート電極の一端部の上方に配置され、前記第２絶縁層領域は、前記ゲート電極の他端部の上方に配置され、前記ソース電極は、前記第１コンタクト開口部を通して前記チャネル領域と電気的に接続され、前記ドレイン電極は、前記第２コンタクト開口部を通して前記チャネル領域と電気的に接続されている。
【００１７】
本態様によれば、第１絶縁層領域は、ゲート電極の一端部の上方に配置され、第２絶縁層領域は、ゲート電極の他端部の上方に配置されている。第１絶縁層領域及び第２絶縁層領域によってリーク電流の経路を遮断することができるので、半導体層の電界集中部位、即ち、ゲート電極の両端部に対応する半導体層の部位がリーク電流の伝導に寄与しなくなる。これにより、発生したトンネル電流がリーク電流として寄与することを抑制することができ、オフ特性を改善することができる。また、ゲート電極の膜厚を厚くするとともに、ゲート絶縁膜の平坦部における膜厚を薄くすることにより、ゲート電極の両端部に対応するゲート絶縁膜の膜厚がより薄くなった場合であっても、上述したようにリーク電流を抑制することができるので、配線抵抗の低下及びオン電流の増大を同時に実現することができる。
【００１８】
また、本発明に係る薄膜半導体装置の一態様において、前記絶縁層は、さらに、前記第１コンタクト開口部と前記第２コンタクト開口部との間に配置された第３絶縁層領域を備え、前記第３絶縁層領域は、前記ゲート電極の中央部の上方に配置され、前記チャネル領域を覆うチャネルエッチングストッパ層として機能することが好ましい。
【００１９】
本態様によれば、第３絶縁層領域をチャネルエッチングストッパ層として機能させることにより、薄膜半導体装置の製造工程におけるエッチング処理において、半導体層のチャネル領域がエッチングされることを防止することができる。
【００２０】
また、本発明に係る薄膜半導体装置の一態様において、前記ソース電極及び前記ドレイン電極のチャネル幅方向における大きさはそれぞれ、前記第３絶縁層領域のチャネル幅方向における大きさよりも大きいことが好ましい。
【００２１】
本態様によれば、半導体層のチャネル領域とソース電極及びドレイン電極との間における寄生抵抗を低下させることができる。
【００２２】
また、本発明に係る薄膜半導体装置の一態様において、前記ソース電極及び前記ドレイン電極は、前記第３絶縁層領域のチャネル幅方向における両端部よりそれぞれ２μｍ以上突出していることが好ましい。
【００２３】
本態様によれば、半導体層のチャネル領域とソース電極及びドレイン電極との間における寄生抵抗を効果的に低下させることができる。
【００２４】
また、本発明に係る薄膜半導体装置の一態様において、前記ソース電極及び前記ドレイン電極は、前記第３絶縁層領域のチャネル幅方向における両端部よりそれぞれ４μｍ以上突出していることが好ましい。
【００２５】
本態様によれば、半導体層のチャネル領域とソース電極及びドレイン電極との間における寄生抵抗をより効果的に低下させることができる。
【００２６】
また、本発明に係る薄膜半導体装置の製造方法の一態様は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上及びその両端部よりも外側の前記基板上に渡ってゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上にチャネル領域を有する半導体層を形成する第４工程と、前記半導体層上に絶縁層を形成する第５工程と、前記絶縁層に、間隔を置いて配置された第１コンタクト開口部及び第２コンタクト開口部を形成する第６工程と、前記絶縁層の上方にソース電極及び前記ソース電極に対向するドレイン電極を形成する第７工程と、を含み、前記第４工程では、バンドギャップエネルギーが１．６ｅＶ以下である前記半導体層を形成し、前記第６工程では、前記絶縁層に前記第１コンタクト開口部及び前記第２コンタクト開口部を形成することにより、前記第１コンタクト開口部よりも外側には、前記ゲート電極の一端部の上方に配置される第１絶縁層領域を形成し、前記第２コンタクト開口部よりも外側には、前記ゲート電極の他端部の上方に配置される第２絶縁層領域を形成し、前記第７工程では、前記ソース電極を、前記第１コンタクト開口部を通して前記チャネル領域と電気的に接続し、前記ドレイン電極を、前記第２コンタクト開口部を通して前記チャネル領域と電気的に接続する。
【００２７】
本態様によれば、第６工程では、ゲート電極の一端部の上方に配置される第１絶縁層領域が形成されるとともに、ゲート電極の他端部の上方に配置される第２絶縁層領域が形成される。第１絶縁層領域及び第２絶縁層領域によってリーク電流の経路を遮断することができるので、半導体層の電界集中部位、即ち、ゲート電極の両端部に対応する半導体層の部位がリーク電流の伝導に寄与しなくなる。これにより、発生したトンネル電流がリーク電流として寄与することを抑制することができ、オフ特性を改善することができる。また、第２工程においてゲート電極の膜厚を厚く形成するとともに、第３工程においてゲート絶縁膜の平坦部における膜厚を薄く形成することにより、ゲート電極の両端部に対応するゲート絶縁膜の膜厚がより薄くなった場合であっても、上述したようにリーク電流を抑制することができるので、配線抵抗の低下及びオン電流の増大を同時に実現することができる。
【００２８】
（実施の形態）
以下、本発明に係る薄膜半導体装置及びその製造方法について、図面を参照しながら説明する。本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は模式図であり、必ずしも厳密に図示したものではない。
【００２９】
（実施の形態１）
まず、本発明の実施の形態１に係る薄膜半導体装置の構成について、図１及び図２を用いて説明する。図１は、本発明の実施の形態１に係る薄膜半導体装置の構成を示す断面図である。図２は、図１の薄膜半導体装置の一部を拡大して示す断面図である。
【００３０】
図１に示すように、本実施の形態に係る薄膜半導体装置１００は、ボトムゲート型の薄膜トランジスタ装置である。この薄膜半導体装置１００は、基板１、ゲート電極２、ゲート絶縁膜３、半導体層４、絶縁層５、一対のコンタクト層６、ソース電極７Ｓ及びドレイン電極７Ｄを備えている。以下、本実施の形態に係る薄膜半導体装置１００の各構成要素について詳細に説明する。
【００３１】
基板１は、例えば、石英ガラス、無アルカリガラス及び高耐熱性ガラス等のガラス材料で構成されるガラス基板である。なお、ガラス基板中に含まれるナトリウム及びリン等の不純物が半導体層４に侵入することを防止するために、基板１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等で構成されるアンダーコート層を形成してもよい。このアンダーコート層は、レーザアニール等の高温熱処理プロセスにおいて、基板１に対する熱の影響を緩和させる役割を担うこともある。
【００３２】
ゲート電極２は、基板１上に所定形状でパターン形成される。ゲート電極２は、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）及びモリブデンタングステン（ＭｏＷ）等で構成することができる。ゲート電極２の膜厚ｔ２（図２参照）は、例えば約５０ｎｍである。
【００３３】
ゲート絶縁膜３は、ゲート電極２上及びそのチャネル長方向（図１において左右方向）における両端部の外側の基板１上に渡って形成されている。即ち、ゲート絶縁膜３は、ゲート電極２を覆うようにして、基板１上の全面に形成されている。ゲート絶縁膜３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）及び酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜３の平坦部１１における膜厚ｔ１（図２参照）は、例えば約１１０ｎｍである。また、図２に示すように、ゲート電極２の両端部に対応するゲート絶縁膜３の部位には段差部１０が形成されている。ゲート絶縁膜３の段差部１０における膜厚ｔ３は、上記膜厚ｔ１よりも薄く、例えば約７０ｎｍである。
【００３４】
半導体層４は、ゲート絶縁膜３上に形成され、チャネル領域を有している。このチャネル領域は、ゲート電極２の電圧によってキャリアの移動が制御される領域である。半導体層４は、結晶性の組織構造を有する多結晶シリコン薄膜で構成される。多結晶シリコン薄膜は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成される。半導体層４の膜厚は、例えば２０ｎｍ〜１００ｎｍ程度とすることができる。なお、後述するように、半導体層４のバンドギャップエネルギーは、１．６ｅＶ以下に構成されている。本実施の形態のように、半導体層４を多結晶シリコン薄膜で構成した場合には、半導体層４のバンドギャップエネルギーは、約１．１ｅＶである。
【００３５】
絶縁層５は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料層として構成される。本実施の形態において、絶縁層５は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。
【００３６】
絶縁層５を構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。絶縁層５の主成分である有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト及びベンゾシクロブテン等の中の１種又は複数種で構成される感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物で構成される界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
【００３７】
絶縁層５は、上記有機材料を用いたスピンコート法等の塗布法により形成することができる。なお、絶縁層５の形成には、塗布法だけではなく、例えば滴吐出法等の各種方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。絶縁層５の膜厚は、例えば３００ｎｍ〜１０００ｎｍとすることができる。本実施の形態では、絶縁層５を有機材料で構成しているが、この構成に代えて、絶縁層５を無機材料で構成することもできる。
【００３８】
絶縁層５には、間隔を置いて配置された第１コンタクト開口部８及び第２コンタクト開口部９が形成されている。第１コンタクト開口部８及び第２コンタクト開口部９が形成されることによって、絶縁層５は、第１絶縁層領域５ａ、第２絶縁層領域５ｂ及び第３絶縁層領域５ｃに分割されている。図３Ａは、ゲート電極及び絶縁層の配置関係を示す平面図である。図３Ａに示すように、第１絶縁層領域５ａは、ゲート電極２の一端部の上方に、即ち、ゲート絶縁膜３の一方の段差部１０に対応する半導体層４の部位を上方より覆うようにして、且つ、第１コンタクト開口部８よりもチャネル長方向外側に配置されている。第２絶縁層領域５ｂは、ゲート電極２の他端部の上方に、即ち、ゲート絶縁膜３の他方の段差部１０に対応する半導体層４の部位を上方より覆うようにして、且つ、第２コンタクト開口部９よりもチャネル長方向外側に配置されている。第３絶縁層領域５ｃは、ゲート電極２の中央部の上方に、即ち、ゲート絶縁膜の平坦部１１に対応する半導体層４の部位を上方より覆うようにして、且つ、第１コンタクト開口部８と第２コンタクト開口部９との間に配置されている。
【００３９】
第３絶縁層領域５ｃは、半導体層４のチャネル領域を保護するチャネルエッチングストッパ（ＣＥＳ）層として機能する。これにより、第３絶縁層領域５ｃは、一対のコンタクト層６を形成する際のエッチング処理において、半導体層４のチャネル領域がエッチングされてしまうことを防止する。即ち、一対のコンタクト層６を形成する際のエッチング処理においては、チャネルエッチングストッパ層として機能する第３絶縁層領域５ｃの上面がエッチングされる。
【００４０】
一対のコンタクト層６は、半導体層４のチャネル領域の上方に絶縁層５を介して形成されている。また、一対のコンタクト層６は、間隔を置いて、相互に対向して配置されている。コンタクト層６は、不純物を高濃度に含む非晶質半導体膜で構成されている。コンタクト層６は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができ、１×１０１９ａｔｍ／ｃｍ３以上の高濃度の不純物を含むｎ＋層である。コンタクト層６の膜厚は、例えば５ｎｍ〜１００ｎｍとすることができる。
【００４１】
なお、コンタクト層６は、下層の低濃度の電界緩和層（ｎ−層）及び上層の高濃度のコンタクト層（ｎ＋層）の２層で構成することもできる。低濃度の電界緩和層には、１×１０１７ａｔｍ／ｃｍ３程度のリン（Ｐ）がドーピングされている。上記２層は、ＣＶＤ装置において連続的に形成することができる。或いは、コンタクト層６は、低濃度の電界緩和層（ｎ−層）、高濃度のコンタクト層（ｎ＋層）及び不純物のドープ処理がなされていない非晶質シリコン層であるｉ層の３層で構成することもできる。
【００４２】
ソース電極７Ｓは、一方のコンタクト層６を介して、第１絶縁層領域５ａ及び第３絶縁層領域５ｃの上方に形成されている。ドレイン電極７Ｄは、他方のコンタクト層６を介して、第２絶縁層領域５ｂ及び第３絶縁層領域５ｃの上方に形成されている。ソース電極７Ｓ及びドレイン電極７Ｄは、間隔を置いて、相互に対向して配置されている。
【００４３】
ソース電極７Ｓ及びドレイン電極７Ｄは、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等で構成される。ソース電極７Ｓ及びドレイン電極７Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。
【００４４】
図３Ｂは、ゲート電極２、絶縁層５、ソース電極７Ｓ及びドレイン電極７Ｄの配置関係を示す平面図である。図３Ｂに示すように、ソース電極７Ｓのチャネル幅方向（チャネル長方向に対して直交する方向であって、図３Ｂにおいて上下方向）における大きさ及びドレイン電極７Ｄのチャネル幅方向における大きさはそれぞれ、第３絶縁層領域５ｃのチャネル幅方向における大きさよりも大きく構成されている。即ち、ソース電極７Ｓ及びドレイン電極７Ｄは、第３絶縁層領域５ｃのチャネル幅方向における両端部よりそれぞれ４μｍ以上突出している。後述するように、ソース電極７Ｓ及びドレイン電極７Ｄが第３絶縁層領域５ｃのチャネル幅方向における両端部よりそれぞれ突出する長さＣ（以下、「寸法Ｃ」という）は、２μｍ以上であるのが好ましく、４μｍ以上であるのがより好ましい。なお、図３Ｂにおいて、半導体層４の全域は、第３絶縁層領域５ｃ、ソース電極７Ｓ及びドレイン電極７Ｄによって完全に覆われている。
【００４５】
次に、本実施の形態に係る薄膜半導体装置１００の製造方法について、図４Ａ〜図４Ｉを用いて説明する。図４Ａ〜図４Ｉは、本発明の実施の形態１に係る薄膜半導体装置の製造方法における各工程を示す断面図である。
【００４６】
まず、図４Ａに示すように、基板１としてガラス基板を準備する（第１工程）。なお、後述する第２工程においてゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１上にシリコン窒化膜、シリコン酸化膜及びシリコン酸窒化膜等で構成されるアンダーコート層を形成してもよい。
【００４７】
その後、図４Ｂに示すように、基板１上にゲート電極２を形成する（第２工程）。この第２工程においては、例えば、基板１上にモリブデンタングステン（ＭｏＷ）で構成されるゲート金属膜をスパッタによって成膜した後に、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２を形成することができる。モリブデンタングステン（ＭｏＷ）のウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
【００４８】
その後、図４Ｃに示すように、ゲート電極２及び基板１を覆うようにしてゲート絶縁膜３を形成する（第３工程）。この第３工程においては、例えば、酸化シリコン（ＳｉＯ）で構成されるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を所定の濃度比で導入することにより成膜することができる。この第３工程においてゲート絶縁膜３を形成した際に、ゲート電極２の膜厚に起因して、ゲート電極２の両端部に対応するゲート絶縁膜３の部位には段差部１０が形成される。
【００４９】
その後、図４Ｄに示すように、ゲート絶縁膜３上に、チャネル領域を有する半導体層４を形成する（第４工程）。この第４工程においては、例えば、アモルファスシリコン（非晶質シリコン）で構成される非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜した後に、脱水素アニール処理を行い、さらにその後、非結晶シリコン薄膜をアニールして結晶化させることにより、多結晶シリコン薄膜で構成される半導体層４を形成することができる。本実施の形態では、第４工程において、非結晶シリコン薄膜を多結晶化することによりバンドギャップを調整し、半導体層４のバンドギャップエネルギーＥｇを１．６ｅＶ以下（例えば、１．１ｅＶ）に調整する。
【００５０】
なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させているが、これに限定されない。例えば、結晶化の方法として、波長３７０ｎｍ〜９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０ｎｍ〜９００ｎｍ程度の連続発振レーザを用いたレーザアニール法又は急速熱処理（ＲＴＰ）によるアニール法を用いることもできる。また、非結晶シリコン薄膜を結晶化するのではなく、ＣＶＤによる直接成長等の方法を用いることによって、多結晶シリコン薄膜で構成される半導体層４を成膜することもできる。
【００５１】
その後、半導体層４に対して水素プラズマ処理を行うことにより、半導体層４に含まれるシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えば、Ｈ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として、高周波（ＲＦ）電力により水素プラズマを発生させ、当該水素プラズマを半導体層４に照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、半導体層４の結晶欠陥密度が低減して結晶性が向上する。
【００５２】
その後、図４Ｅに示すように、半導体層４上に絶縁層５を形成する（第５工程）。次いで、図４Ｆに示すように、この絶縁層５の所定部位に、第１コンタクト開口部８及び第２コンタクト開口部９を形成する（第６工程）。この第５工程及び第６工程においては、まず、所定の塗布方式によって絶縁層５を形成するための所定の有機材料を半導体層４上に塗布した後に、スピンコート又はスリットコートを行うことによって、半導体層４上の全面に絶縁膜形成用膜を成膜する。有機材料の膜厚は、有機材料の粘度及びコーティング条件（例えば、回転数及びブレードの速度等）により制御することができる。なお、絶縁膜形成用膜の材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。その後、絶縁膜形成用膜に対して約１１０℃の温度で約６０秒間のプリベークを行って絶縁膜形成用膜を仮焼成する。これにより、絶縁膜形成用膜に含まれる溶剤が気化する。その後、フォトマスクを用いた露光と現像とを行うことによって絶縁膜形成用膜をパターニングし、所定形状の絶縁層５（即ち、第１絶縁層領域５ａ、第２絶縁層領域５ｂ及び第３絶縁層領域５ｃ）を形成する。その後、パターン形成された絶縁層５に対して２８０℃〜３００℃の温度で約１時間のポストベークを行うことにより、絶縁層５を本焼成して固化する。これにより、絶縁層５中の有機成分の一部が気化及び分解し、膜質が改善された絶縁層５を形成することができる。
【００５３】
その後、図４Ｇに示すように、絶縁層５を覆うようにして、半導体層４上にコンタクト層６を形成する。この工程においては、例えば、プラズマＣＶＤによって、リン（Ｐ）等の５価元素の不純物をドープしたアモルファスシリコンで構成されるコンタクト層６を成膜する。
【００５４】
その後、図４Ｈ及び図４Ｉに示すように、コンタクト層６上にソース電極７Ｓ及びドレイン電極７Ｄをパターン形成する（第７工程）。この第７工程においては、まず、図４Ｈに示すように、ソース電極７Ｓ及びドレイン電極７Ｄの材料で構成されたソースドレイン金属膜７を、例えばスパッタによって成膜する。その後、所定形状のソース電極７Ｓ及びドレイン電極７Ｄを形成するために、ソースドレイン金属膜７上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジストを形成する。次いで、このレジストをマスクとしてウェットエッチングを施してソースドレイン金属膜７をパターニングすることにより、図４Ｉに示すように、所定形状のソース電極７Ｓ及びドレイン電極７Ｄが形成される。このとき、コンタクト層６がエッチングストッパ層として機能する。その後、ソース電極７Ｓ及びドレイン電極７Ｄ上のレジストを除去する。この第７工程において、ソース電極７Ｓを、第１コンタクト開口部８を通して且つ一方のコンタクト層６を介して、半導体層４のチャネル領域と電気的に接続し、ドレイン電極７Ｄを、第２コンタクト開口部９を通して且つ他方のコンタクト層６を介して、半導体層４のチャネル領域と電気的に接続する。
【００５５】
その後、ソース電極７Ｓ及びドレイン電極７Ｄをマスクとしてドライエッチングを施すことにより、コンタクト層６をパターニングするとともに、半導体層４を島状にパターニングする。これにより、所定形状の一対のコンタクト層６及び島状の半導体層４を形成することができる。ドライエッチングの条件としては、塩素系ガスを用いることができる。また、コンタクト層６及び半導体層４のパターニングは、ソース電極７Ｓ及びドレイン電極７Ｄをウェットエッチングした後に、レジストマスクを用いたドライエッチングにより行うこともできる。
【００５６】
以上のようにして、本発明の実施の形態１に係る薄膜半導体装置１００を製造することができる。
【００５７】
次に、本実施の形態に係る薄膜半導体装置１００の作用効果について説明する。上述したように、第１絶縁層領域５ａは、ゲート電極２の一端部に対応して、即ち、ゲート絶縁膜３の一方の段差部１０に対応する半導体層４の部位を上方より覆うようにして配置されている。また、第２絶縁層領域５ｂは、ゲート電極２の他端部に対応して、即ち、ゲート絶縁膜３の他方の段差部１０に対応する半導体層４の部位を上方より覆うようにして配置されている。このような構成によって、トンネル電流によるリーク電流の経路が第１絶縁層領域５ａ及び第２絶縁層領域５ｂによって遮断されるので、半導体層４の電界集中部位、即ち、ゲート絶縁膜３の段差部１０に対応する半導体層４の部位がリーク電流の伝導に寄与しなくなる。これにより、発生したトンネル電流がリーク電流として寄与することを抑制することができる。なお、熱生成電流についても同様に、発生した熱生成電流がリーク電流として寄与することを抑制することができる。
【００５８】
図５Ａは、本発明の薄膜半導体装置及び従来の薄膜半導体装置の電気的特性をそれぞれシミュレーションした結果を示す図である。図５Ｂは、本発明の薄膜半導体装置及び従来の薄膜半導体装置の電気的特性をそれぞれ、実際のデバイスを用いて試験した結果を示す図である。図５Ａ及び図５Ｂにおいて、横軸は、ゲート−ソース間の電圧の大きさを表し、縦軸は、ドレイン電流の大きさを表す。また、図５Ａ及び図５Ｂにおいて、実線のグラフは、本実施の形態の薄膜半導体装置１００の構成を用いたシミュレーション又は試験の結果を示し、一点鎖線のグラフは、図１３に示す従来の薄膜半導体装置５００の構成を用いたシミュレーション又は試験の結果を示している。
【００５９】
図５Ａ及び図５Ｂに示す結果から明らかなように、本実施の形態の薄膜半導体装置１００では、オフ動作時（即ち、ゲート−ソース間の電圧が負の状態）における電流値は、従来の薄膜半導体装置に比べて低下している。このことから、本実施の形態の薄膜半導体装置１００では、オフ動作時において、発生したトンネル電流がリーク電流として寄与することを抑制する作用効果が得られると言える。
【００６０】
図６は、本実施の形態による薄膜半導体装置１００において、オフ動作時の電流密度分布をシミュレーションした結果を示す図である。なお、このシミュレーションでは、図１に示す構造の薄膜半導体装置１００を用い、ゲート電極２として膜厚５０ｎｍのモリブデンタングステン（ＭｏＷ）、ゲート絶縁膜３として膜厚１２０ｎｍの酸化シリコン（ＳｉＯ）、半導体層４として膜厚５０ｎｍの多結晶シリコン、絶縁層５として膜厚５００ｎｍの酸化シリコン（ＳｉＯ）、コンタクト層６として膜厚４０ｎｍの非晶質シリコン、ソース電極７Ｓ及びドレイン電極７Ｄとして膜厚６００ｎｍのアルミニウム（Ａｌ）を用いた。また、ゲート−ソース間電圧として−２０Ｖ、ドレイン−ソース間電圧として５．１Ｖを印加した。なお、図６では、オフ動作時に発生するリーク電流の密度分布を等高線で表している。
【００６１】
図６中の等高線で示されるように、半導体層４を流れるリーク電流の分布は、上述した図１５に示すシミュレーション結果と比較して、大幅に減少している。このことから、本実施の形態の薄膜半導体装置１００では、図６中の破線の矢印で示すリーク電流の経路を第１絶縁層領域５ａ及び第２絶縁層領域５ｂによって遮断する作用効果が得られると言える。
【００６２】
なお、本実施の形態では、半導体層４のバンドギャップエネルギーは１．６ｅＶ以下に構成されている。図７Ａは、半導体層のバンドギャップエネルギーに対するドレイン電流の変化をシミュレーションした結果を示す図である。図７Ａにおいて、正方形のプロットは、本実施の形態の薄膜半導体装置１００を用いたシミュレーション結果を示し、菱形のプロットは、図１３に示す従来の薄膜半導体装置５００を用いたシミュレーション結果を示している。このシミュレーションでは、ゲート−ソース間電圧として−１０Ｖ、ドレイン−ソース間電圧として５．１Ｖを印加した状態で、半導体層４，５４のバンドギャップエネルギーを１．０ｅＶから１．７ｅＶまで変化させた際のドレイン電流の大きさを得た。図７Ａに示す結果から明らかなように、バンドギャップエネルギーが１．６ｅＶ以下である領域において、本実施の形態の薄膜半導体装置１００におけるオフ動作時のドレイン電流は、従来の薄膜半導体装置５００におけるオフ動作時のドレイン電流よりも小さくなる。従って、本実施の形態では、半導体層４のバンドギャップエネルギーを１．６ｅＶ以下とすることによって、効果的にオフ特性を改善することができる。
【００６３】
また、図７Ｂは、ゲート−ソース間電圧に対するドレイン電流の変化をシミュレーションした結果を示す図である。図７Ｂにおいて、実線のグラフは、本実施の形態の薄膜半導体装置１００を用いたシミュレーション結果を示し、一点鎖線のグラフは、図１３に示す従来の薄膜半導体装置５００を用いたシミュレーション結果を示している。このシミュレーションでは、ドレイン−ソース間電圧として５．１Ｖを印加した状態で、半導体層４，５４のバンドギャップエネルギー（Ｅｇ）を１．０ｅＶ、１．４ｅＶ、１．７ｅＶと変化させた際の電気的特性（即ち、ゲート−ソース間電圧に対するドレイン電流の変化）を得た。図７Ｂに示す結果から明らかなように、バンドギャップエネルギーが１．４ｅＶ、１．６ｅＶである場合において、本実施の形態の薄膜半導体装置１００におけるオフ動作時のドレイン電流は、従来の薄膜半導体装置５００におけるオフ動作時のドレイン電流よりも大幅に小さくなる。従って、本実施の形態では、半導体層４のバンドギャップエネルギーを１．６ｅＶ以下とすることによって、効果的にオフ特性を改善することができる。
【００６４】
次に、上述した寸法Ｃと寄生抵抗との関係について説明する。ここで、寄生抵抗とは、半導体層４のチャネル領域とソース電極７Ｓ及びドレイン電極７Ｄとの間における抵抗を意味する。図８Ａ及び図８Ｂは、寸法Ａ、寸法Ｂ及び寸法Ｃの定義を説明するための平面図である。なお、寸法Ａ及び寸法Ｂについては後述する。図８Ｂに示すように、ソース電極７Ｓ及びドレイン電極７Ｄが第３絶縁層領域５ｃよりチャネル幅方向にはみ出す状態における寸法Ｃの符号を正と定義し、図８Ａに示すように、ソース電極７Ｓ及びドレイン電極７Ｄが第３絶縁層領域５ｃに対してチャネル幅方向に食い込む状態における寸法Ｃの符号を負と定義する。また、電流経路の幅のボトルネックとなる幅をチャネル幅に対応する寸法Ｗと定義する。即ち、図８Ｂに示すように、寸法Ｃの符号が正である場合には、第３絶縁層領域５ｃのチャネル幅方向における大きさを寸法Ｗと定義し、図８Ａに示すように、寸法Ｃの符号が負である場合には、ソース電極７Ｓ及びドレイン電極７Ｄのチャネル幅方向における大きさを寸法Ｗと定義する。
【００６５】
図９Ａは、寸法Ｗが５μｍ、寸法Ａが２μｍ、寸法Ｂが３μｍである場合における、寸法Ｃに対する寄生抵抗の変化を評価した実験結果を示す図である。図９Ｂは、寸法Ｗが５０μｍ、寸法Ａが２μｍ、寸法Ｂが３μｍである場合における、寸法Ｃに対する寄生抵抗の変化を評価した実験結果を示す図である。図９Ｃは、図９Ｂにおける縦軸のスケールを縮小することにより、寄生抵抗の変化をより明確に示した図である。図９Ａ、図９Ｂ及び図９Ｃにおいて、横軸は寸法Ｃの大きさを表し、縦軸は寄生抵抗（Ｒｓｄ）の大きさを表している。図９Ａ、図９Ｂ及び図９Ｃに示す結果から明らかなように、寸法Ｃの符号が負である場合には、寸法Ｗが５μｍの平面構造に比べて、寸法Ｗが５０μｍの平面構造では寄生抵抗の大きさが小さくなっている。即ち、ソース電極７Ｓ及びドレイン電極７Ｄと半導体層４とが接触する接触面積Ｓ（おおよそ寸法Ｗに比例する）に反比例する寄生抵抗が存在することが分かる。一方、寸法Ｃの符号が正である場合には、寸法Ｗが５μｍである場合と寸法Ｗが５０μｍである場合とでは、寄生抵抗の大きさはほぼ同等の値に収束している。即ち、この場合には、接触面積Ｓの大きさによらない一定値の寄生抵抗が存在することが分かる。また、寸法Ｗの大きさによらず、寸法Ｃが２μｍ以上である領域において、寄生抵抗を低く抑えることができ、寸法Ｃが４μｍ以上である領域において、より効果的に寄生抵抗を低く抑えることができることが分かる。
【００６６】
次に、寸法Ａと寄生抵抗との関係について説明する。図８Ａ及び図８Ｂに示すように、寸法Ａとは、第３絶縁層領域５ｃとソース電極７Ｓ及びドレイン電極７Ｄとのチャネル長方向（図８Ａ及び図８Ｂにおいて左右方向）における重なり幅を意味する。図１０Ａは、寸法Ｗが５μｍ、寸法Ｂが３μｍ、寸法Ｃが３μｍである場合における、寸法Ａに対する寄生抵抗の変化を評価した実験結果を示す図である。図１０Ｂは、寸法Ｗが５０μｍ、寸法Ｂが３μｍ、寸法Ｃが３μｍである場合における、寸法Ａに対する寄生抵抗の変化を評価した実験結果を示す図である。図１０Ａ及び図１０Ｂにおいて、横軸は、寸法Ａの大きさを表し、縦軸は、寄生抵抗（Ｒｓｄ）の大きさを表している。図１０Ａ及び図１０Ｂに示す結果から明らかなように、寸法Ａの大きさを増大させた場合であっても、寄生抵抗の大きさはほとんど変化しない。従って、寸法Ａの大きさは、寄生抵抗の変化にほとんど影響を与えないと言える。また、寸法Ａの大きさによらず、寸法Ｗが５μｍである場合と寸法Ｗが５０μｍである場合とでは、寄生抵抗はほぼ同等の値に収束している。このことから、寸法Ｗの大きさは、寄生抵抗の変化にほとんど影響を与えないことが分かる。
【００６７】
次に、寸法Ｂと寄生抵抗との関係について説明する。図８Ａ及び図８Ｂに示すように、寸法Ｂとは、第３絶縁層領域５ｃよりも外側部分であり、且つ、第１絶縁層領域５ａ及び第２絶縁層領域５ｂよりも内側部分における、ゲート電極２とソース電極７Ｓ及びドレイン電極７Ｄとのチャネル長方向における重なり幅を意味する。図１１Ａは、寸法Ｗが５μｍ、寸法Ａが２μｍ、寸法Ｃが３μｍである場合における、寸法Ｂに対する寄生抵抗の変化を評価した実験結果を示す図である。図１１Ｂは、寸法Ｗが５０μｍ、寸法Ａが２μｍ、寸法Ｃが３μｍである場合における、寸法Ｂに対する寄生抵抗の変化を評価した実験結果を示す図である。図１１Ａ及び図１１Ｂにおいて、横軸は、寸法Ｂの大きさを表し、縦軸は、寄生抵抗（Ｒｓｄ）の大きさを表している。図１１Ａ及び図１１Ｂに示す結果から明らかなように、寸法Ｂの大きさを増大させた場合には、同時に接触面積Ｓが増大するため寄生抵抗は小さくなる傾向にあるが、寄生抵抗の大きさは僅かに低下するにとどまる。従って、この場合には、寸法Ｂの大きさは、寄生抵抗の変化にほとんど影響を与えないと言える。また、寸法Ｂの大きさによらず、寸法Ｗが５μｍである場合と寸法Ｗが５０μｍである場合とでは、寄生抵抗はほぼ同等の値に収束している。このことから、寸法Ｗの大きさは、寄生抵抗の変化にほとんど影響を与えないと言える。
【００６８】
以上の実験結果のまとめについて述べると、次の通りである。寄生抵抗は、ソース電極７Ｓ及びドレイン電極７Ｄと第３絶縁層領域５ｃとのチャネル幅方向における大小関係を変化させる寸法Ｃに対して、明確な依存性が見られた。なお、寸法Ｃの符号が負から正に変わるに従って、平面構造が図８Ａに示す構造から図８Ｂに示す構造に変わることを意味している。寸法Ｃの符号が正である場合には、接触面積Ｓを変化させる寸法Ｗ、寸法Ａ及び寸法Ｂに対する寄生抵抗の変化は小さい。一方、寸法Ｃの符号が負である場合には、寄生抵抗は接触面積Ｓ（おおよそ寸法Ｗに比例する）に反比例する依存性が見られた。寸法Ｗ、寸法Ａ、寸法Ｂ及び寸法Ｃに対する寄生抵抗の依存性については、接触面積Ｓの大きさによって寄生抵抗の大きさが変化するのみではなく、図８Ａ及び図８Ｂに示すように、ソース電極７Ｓ及びドレイン電極７Ｄが、四角形の平面構造で構成される第３絶縁層領域５ｃの４つの角部を被覆しているか否かによって寄生抵抗の大きさが変化する。
【００６９】
以上の考察より、図１１Ｃに示す寄生抵抗Ｒｓｄのモデルが導かれる。即ち、接触面積Ｓ（おおよそＷに比例する）に反比例する寄生抵抗成分Ｒ１と、第３絶縁層領域５ｃの角部に起因する一定値の寄生抵抗成分Ｒ２とが並列に存在することにより、寄生抵抗Ｒｓｄが構成されている。図８Ａに示すように寸法Ｃの符号が負である平面構造では、ソース電極７Ｓ及びドレイン電極７Ｄが、四角形の平面構造で構成される第３絶縁層領域５ｃの４つの角部を被覆しない構造となるので、寄生抵抗Ｒｓｄは接触面積Ｓ（おおよそＷに比例する）に反比例する寄生抵抗成分Ｒ１のみで構成される。一方、図８Ｂに示すように寸法Ｃの符号が正である平面構造では、第３絶縁層領域５ｃの角部がソース電極７Ｓ及びドレイン電極７Ｄに被覆される構造となるので、寄生抵抗Ｒｓｄは寄生抵抗成分Ｒ１及び寄生抵抗成分Ｒ２で構成される。ここで、寄生抵抗成分Ｒ２は寄生抵抗成分Ｒ１に比べて小さいため、寄生抵抗Ｒｓｄは、第３絶縁層領域５ｃの角部に起因する寄生抵抗成分Ｒ２で律速される。このため、寸法Ｗ、寸法Ａ、寸法Ｂ及び寸法Ｃが変化した場合であっても、寄生抵抗Ｒｓｄはほとんど変化しない。
【００７０】
以上より、寄生抵抗Ｒｓｄを低下させるためには、寄生抵抗Ｒｓｄを寄生抵抗成分Ｒ２で律速させることが可能な、寸法Ｃの符号が正である平面構造が望ましいことが分かる。このため、寸法Ｃが２μｍ以上である領域において、寄生抵抗を低く抑えることができ、寸法Ｃが４μｍ以上である領域において、より効果的に寄生抵抗を低く抑えることができる。
【００７１】
（実施の形態２）
図１２Ａは、本発明の実施の形態２に係る薄膜半導体装置における、ゲート電極及び絶縁層の配置関係を示す平面図である。図１２Ｂは、本発明の実施の形態２に係る薄膜半導体装置における、ゲート電極、絶縁層、ソース電極及びドレイン電極の配置関係を示す平面図である。
【００７２】
図１２Ａ及び図１２Ｂに示すように、本実施の形態の薄膜半導体装置２００では、絶縁層５’は一体に構成されている。即ち、第１絶縁層領域５ａ’、第２絶縁層領域５ｂ’及び第３絶縁層領域５ｃ’は、それらのチャネル幅方向における両端部において相互に連結されている。第１絶縁層領域５ａ’は、ゲート電極２の一端部の上方に、且つ、第１コンタクト開口部８’よりもチャネル長方向外側に配置されている。第２絶縁層領域５ｂ’は、ゲート電極２の他端部の上方に、且つ、第２コンタクト開口部９’よりもチャネル長方向外側に配置されている。第３絶縁層領域５ｃ’は、ゲート電極２の中央部の上方に、且つ、第１コンタクト開口部８’と第２コンタクト開口部９’との間に配置されている。
【００７３】
本実施の形態のような構成であっても、実施の形態１と同様の作用効果を得ることができる。
【００７４】
以上、本発明の実施の形態１及び２について説明したが、上記実施の形態１及び２に示す構成は一例であって、発明の趣旨を逸脱しない範囲でさまざまな変形を加えることができるのは言うまでも無い。
【産業上の利用可能性】
【００７５】
本発明に係る薄膜半導体装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話等の表示装置又はその他薄膜半導体装置を有する様々な電気機器に広く利用することができる。
【符号の説明】
【００７６】
１，５１  基板
２，５２  ゲート電極
３，５３  ゲート絶縁膜
４，５４  半導体層
５，５’  絶縁層
５ａ，５ａ’  第１絶縁層領域
５ｂ，５ｂ’  第２絶縁層領域
５ｃ，５ｃ’  第３絶縁層領域
６，５６  コンタクト層
７Ｓ，５７Ｓ  ソース電極
７Ｄ，５７Ｄ  ドレイン電極
８，８’  第１コンタクト開口部
９，９’  第２コンタクト開口部
１０，５８  段差部
１１，５９  平坦部
５５  チャネル保護層
１００，２００，５００  薄膜半導体装置
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
2013072966.tif 000008
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
2013072966.tif 000013
【図４Ｈ】
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【図４Ｉ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
2013072966.tif 000020
【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
2013072966.tif 000026
【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成24年7月4日(2012.7.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上及びその両端部よりも外側の前記基板上に渡って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、チャネル領域を有する半導体層と、
前記半導体層上に形成され、間隔を置いて配置された第１コンタクト開口部及び第２コンタクト開口部を有する絶縁層と、
前記絶縁層の上方に形成されたソース電極と、
前記絶縁層の上方に形成され、前記ソース電極に対向して形成されたドレイン電極と、を備え、
前記半導体層のバンドギャップエネルギーは１．６ｅＶ以下であり、
前記絶縁層は、前記第１コンタクト開口部よりも外側に配置された第１絶縁層領域と、前記第２コンタクト開口部よりも外側に配置された第２絶縁層領域と、前記第１コンタクト開口部と前記第２コンタクト開口部との間に配置された、四角形の第３絶縁層領域と、を有し、
前記第１絶縁層領域は、前記ゲート電極の一端部の上方に配置され、前記第２絶縁層領域は、前記一端部と対向する前記ゲート電極の他端部の上方に配置され、
前記ソース電極は、前記第１コンタクト開口部を通して前記チャネル領域と電気的に接続され、前記ドレイン電極は、前記第２コンタクト開口部を通して前記チャネル領域と電気的に接続され、
前記ソース電極及び前記ドレイン電極のチャネル幅方向における大きさはそれぞれ、前記第３絶縁層領域の前記チャネル幅方向における大きさよりも大きく、前記第３絶縁層領域の全ての角部の各々は、前記ソース電極及び前記ドレイン電極のいずれかの下方に位置する
薄膜半導体装置。
【請求項２】
前記第３絶縁層領域は、前記チャネル領域を覆うチャネルエッチングストッパ層として機能する
請求項１に記載の薄膜半導体装置。
【請求項３】
（削除）
【請求項４】
前記ソース電極及び前記ドレイン電極は、前記第３絶縁層領域のチャネル幅方向における両端部よりそれぞれ２μｍ以上突出している
請求項１に記載の薄膜半導体装置。
【請求項５】
前記ソース電極及び前記ドレイン電極は、前記第３絶縁層領域のチャネル幅方向における両端部よりそれぞれ４μｍ以上突出している
請求項１に記載の薄膜半導体装置。
【請求項６】
基板を準備する工程と、
前記基板上にゲート電極を形成する工程と、
前記ゲート電極上及びその両端部よりも外側の前記基板上に渡ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にチャネル領域を有する半導体層を形成する工程と、
前記半導体層上に絶縁層を形成する工程と、
前記絶縁層に、間隔を置いて配置された第１コンタクト開口部及び第２コンタクト開口部を形成する工程と、
前記絶縁層の上方にソース電極及び前記ソース電極に対向するドレイン電極を形成する工程と、を含み、
前記半導体層は、バンドギャップエネルギーが１．６ｅＶ以下であり、
前記絶縁層にコンタクト開口部を形成する工程では、前記絶縁層に前記第１コンタクト開口部及び前記第２コンタクト開口部を形成することにより、前記第１コンタクト開口部よりも外側には、前記ゲート電極の一端部の上方に配置される第１絶縁層領域を形成し、前記第２コンタクト開口部よりも外側には、前記一端部と対向する前記ゲート電極の他端部の上方に配置される第２絶縁層領域を形成し、前記第１コンタクト開口部と前記第２コンタクト開口部との間に、四角形の第３絶縁層領域を形成し、
前記ソース電極を、前記第１コンタクト開口部を通して前記チャネル領域と電気的に接続し、前記ドレイン電極を、前記第２コンタクト開口部を通して前記チャネル領域と電気的に接続し、
前記ソース電極及び前記ドレイン電極のチャネル幅方向における大きさはそれぞれ、前記第３絶縁層領域の前記チャネル幅方向における大きさよりも大きく、前記第３絶縁層領域の全ての角部の各々は、前記ソース電極及び前記ドレイン電極のいずれかの下方に位置する
薄膜半導体装置の製造方法。
【国際調査報告】
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2013072966.tif 000038
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