(57)【要約】回り込み電流によるメモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制することができるクロスポイント型の不揮発性半導体記憶装置を提供する。その不揮発性半導体記憶装置は、複数のワード線（２）と、複数のワード線（２）と立体交差するように形成された複数のビット線（３）と、複数のワード線（２）と複数のビット線（３）の立体交差点のそれぞれに対して設けられたセルの集合体で構成されるクロスポイントセルアレイ（１）を有し、セルの集合体には、電気信号に応じて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセル（４）と、メモリ素子がメモリ動作をする場合の高抵抗状態でのメモリ素子の抵抗値より高くかつ一定の抵抗値を有するオフセット検知セル（５）とが含まれる。
2013001741.tif 000002
【特許請求の範囲】
【請求項１】
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成されるクロスポイントセルアレイと、
を備え、
前記セルの集合体は、
対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、
対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット検知セルと、
を有する、
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、さらに、
前記複数のワード線のうちから選択ワード線として一つのワード線を選択するワード線選択器と、
前記複数のビット線のうちから選択ビット線として一つのビット線を選択するビット線選択器と、
前記クロスポイントセルアレイから前記ワード線選択器および前記ビット線選択器によって選択された読み出し対象のメモリセルに対応した第１の選択ワード線と第１の選択ビット線との間に読み出し電圧が印加されることによって前記第１の選択ビット線に流れる電流の大きさに応じた電気信号であるメモリセル電気信号の値から、少なくとも１個の前記オフセット検知セルに対応した第２の選択ワード線と第２の選択ビット線との間に前記読み出し電圧が印加されることによって前記第２の選択ビット線に流れる電流の大きさから定まる電気信号であるオフセット電気信号の値を引いた値に対応する判別信号に基づいて、前記読み出し対象のメモリセルに記憶されている記憶データを判別する読み出し回路とを備える、
不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置であって、
前記クロスポイントセルアレイには、前記複数のワード線のそれぞれに対して各々１個ずつの前記オフセット検知セルが設けられ、かつ、前記複数のビット線のそれぞれに対して各々１個ずつの前記オフセット検知セルが設けられるように前記オフセット検知セルが配置されている、
不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置であって、さらに、
前記複数のワード線のうちから選択ワード線として一つのワード線を選択するワード線選択器と、
前記複数のビット線のうちから選択ビット線として一つのビット線を選択するビット線選択器と、
前記クロスポイントセルアレイから選択された読み出し対象のメモリセルに対応した第１の選択ワード線と前記クロスポイントセルアレイから選択された読み出し対象のメモリセルに対応した第１の選択ビット線との間に読み出し電圧が印加されることによって前記第１の選択ビット線に流れる電流の大きさに応じたメモリセル電気信号の値から、前記第１の選択ワード線と前記第１の選択ワード線に対して設けられた前記オフセット検知セルに対応した第２の選択ビット線との間に前記読み出し電圧が印加されることによって前記第２の選択ビット線に流れる電流の大きさに応じたオフセット電気信号の値を引いた値に対応する判別信号に基づいて、前記読み出し対象のメモリセルに記憶されている記憶データを判別する読み出し回路とを備える、
不揮発性半導体記憶装置。
【請求項５】
請求項３に記載の不揮発性半導体記憶装置であって、さらに、
前記複数のワード線のうちから選択ワード線として一つのワード線を選択するワード線選択器と、
前記複数のビット線のうちから選択ビット線として一つのビット線を選択するビット線選択器と、
前記クロスポイントセルアレイから選択された読み出し対象のメモリセルに対応した第１の選択ワード線と前記クロスポイントセルアレイから選択された読み出し対象のメモリセルに対応した第１の選択ビット線との間に読み出し電圧が印加されることによって前記第１の選択ビット線に流れる電流の大きさに応じたメモリセル電気信号の値から、前記第１の選択ビット線に対して設けられた前記オフセット検知セルに対応した第２の選択ワード線と前記第１の選択ビット線との間に前記読み出し電圧が印加されることによって前記第１の選択ビット線に流れる電流の大きさに応じたオフセット電気信号の値を引いた値に対応する判別信号に基づいて、前記読み出し対象のメモリセルに記憶されている記憶データを判別する読み出し回路とを備える、
不揮発性半導体記憶装置。
【請求項６】
請求項３に記載の不揮発性半導体記憶装置であって、さらに、
前記複数のワード線のうちから選択ワード線として一つのワード線を選択するワード線選択器と、
前記複数のビット線のうちから選択ビット線として一つのビット線を選択するビット線選択器と、
前記クロスポイントセルアレイから選択された読み出し対象のメモリセルに対応した第１の選択ワード線と前記クロスポイントセルアレイから選択された読み出し対象のメモリセルに対応した第１の選択ビット線との間に読み出し電圧が印加されることによって前記第１の選択ビット線に流れる電流の大きさに応じたメモリセル電気信号の値から、前記第１の選択ワード線と前記第１の選択ワード線に対して設けられた第１のオフセット検知セルに対応した第２の選択ビット線との間に前記読み出し電圧が印加されることによって前記第２の選択ビット線に流れる電流の大きさに応じた電気信号である第１のオフセット電気信号の値と、前記第１の選択ビット線に対して設けられた第２のオフセット検知セルに対応した第２の選択ワード線と前記第１の選択ビット線との間に前記読み出し電圧が印加されることによって前記第１の選択ビット線に流れる電流の大きさに応じた電気信号である第２のオフセット電気信号の値とから定まるオフセット電気信号の値を引いた値に対応する判別信号に基づいて、前記読み出し対象のメモリセルに記憶されている記憶データを判別する読み出し回路とを備える、
不揮発性半導体記憶装置。
【請求項７】
請求項１に記載の不揮発性半導体記憶装置であって、
前記複数のビット線には、複数のオフセット検知ビット線が含まれ、
前記クロスポイントセルアレイには、前記複数のワード線のそれぞれに対して各々１個ずつの前記オフセット検知セルが設けられ、かつ、全ての前記オフセット検知セルが前記複数のオフセット検知ビット線のいずれかに対して設けられるように前記オフセット検知セルが配置されている、
不揮発性半導体記憶装置。
【請求項８】
請求項１に記載の不揮発性半導体記憶装置であって、
前記複数のワード線には、複数のオフセット検知ワード線が含まれ、
前記クロスポイントセルアレイには、前記複数のビット線のそれぞれに対して各々１個ずつの前記オフセット検知セルが設けられ、かつ、全ての前記オフセット検知セルが前記複数のオフセット検知ワード線のいずれかに対して設けられるように前記オフセット検知セルが配置されている、
不揮発性半導体記憶装置。
【請求項９】
請求項６に記載の不揮発性半導体記憶装置であって、
前記読み出し回路は、前記メモリセル電気信号の値をＳＣＥＬＬとし、前記第１のオフセット電気信号の値をＳＯＦＦＳＥＴ１とし、前記第２のオフセット電気信号の値をＳＯＦＦＳＥＴ２としたとき、
ＳＮＥＴ＝ＳＣＥＬＬ−（ＳＯＦＦＳＥＴ１＋ＳＯＦＦＳＥＴ２）／２、
ＳＮＥＴ＝ＳＣＥＬＬ−ＭＡＸ（ＳＯＦＦＳＥＴ１、ＳＯＦＦＳＥＴ２）、
ＳＮＥＴ＝ＳＣＥＬＬ−ＭＩＮ（ＳＯＦＦＳＥＴ１、ＳＯＦＦＳＥＴ２）、および、
ＳＮＥＴ＝ＳＣＥＬＬ−（α×ＳＯＦＦＳＥＴ１＋β×ＳＯＦＦＳＥＴ２）／（α＋β）、但し、α、βは任意の定数、
のいずれかの関係を満たすＳＮＥＴを、前記判別信号として算出する、
不揮発性半導体記憶装置。
【請求項１０】
請求項７に記載の不揮発性半導体記憶装置であって、
前記読み出し回路は、前記複数のオフセット検知ビット線の中のｉ番目のオフセット検知ビット線に接続された前記オフセット検知セル数をＮｉ、前記複数のオフセット検知ビット線のそれぞれに接続された前記メモリセルおよび前記オフセット検知セルの総数をＭとしたとき、前記メモリセル電気信号の値から、前記第２の選択ビット線に流れる電流の大きさにＭ／（Ｍ−Ｎｉ）の定数で定数倍して得られる値を前記オフセット電気信号の値として引くことによって前記判別信号を算出する、
不揮発性半導体記憶装置。
【請求項１１】
請求項８に記載の不揮発性半導体記憶装置であって、
前記読み出し回路は、前記複数のオフセット検知ワード線の中のｉ番目のオフセット検知ワード線に接続された前記オフセット検知セル数をＮｉ、前記複数のオフセット検知ワード線のそれぞれに接続された前記メモリセルおよび前記オフセット検知セルの総数をＭとしたとき、前記メモリセル電気信号の値から、前記第２の選択ビット線に流れる電流の大きさにＭ／（Ｍ−Ｎｉ）の定数で定数倍して得られる値を前記オフセット電気信号の値として引くことによって前記判別信号を算出する、
不揮発性半導体記憶装置。
【請求項１２】
請求項２に記載の不揮発性半導体記憶装置であって、
前記読み出し回路は、
前記第１の選択ビット線および前記第２の選択ビット線を流れる電流の大きさに応じた前記メモリセル電気信号および前記オフセット電気信号を出力する電流センス回路と、
前記電流センス回路から出力された前記メモリセル電気信号および前記オフセット電気信号の出力先を選択するセンス信号選択器と、
前記電流センス回路から前記センス信号選択器を介して入力された前記オフセット電気信号の値を保持するオフセット保持回路と、
前記電流センス回路から前記センス信号選択器を介して入力された前記メモリセル電気信号の値と、前記オフセット保持回路に保持された前記オフセット電気信号の値に等しい電気信号の値から、前記判別信号を計算し出力するオフセット除去回路と、
前記判別信号の大きさに基づいて、前記読み出し対象のメモリセルに記憶されている記憶データを判別するデータ判別回路と、
で構成される、
不揮発性半導体記憶装置。
【請求項１３】
請求項６に記載の不揮発性半導体記憶装置であって、
前記読み出し回路は、
前記第１の選択ビット線および前記第２の選択ビット線を流れる電流の大きさに応じた前記メモリセル電気信号、前記第１のオフセット電気信号および前記第２のオフセット電気信号を出力する電流センス回路と、
前記電流センス回路から出力された前記メモリセル電気信号、前記第１のオフセット電気信号および前記第２のオフセット電気信号の出力先を選択するセンス信号選択器と、
前記電流センス回路から前記センス信号選択器を介して入力された前記第１のオフセット電気信号の値を保持する第１のオフセット保持回路と、
前記電流センス回路から前記センス信号選択器を介して入力された前記第２のオフセット電気信号の値を保持する第２のオフセット保持回路と、
前記電流センス回路から前記センス信号選択器を介して入力された前記メモリセル電気信号の値と、前記第１のオフセット保持回路に保持された前記第１のオフセット電気信号の値と、前記第２のオフセット保持回路に保持された前記第２のオフセット電気信号の値とから、前記判別信号を計算し出力するオフセット除去回路と、
前記判別信号の大きさに基づいて、前記読み出し対象のメモリセルに記憶されている記憶データを判別するデータ判別回路と、
で構成される、
不揮発性半導体記憶装置。
【請求項１４】
請求項１から請求項１３のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記オフセット検知セルは、
前記メモリセルから、前記メモリ素子と前記ワード線および前記ビット線とを電気的に接続する一方のビアまたは両方のビアを除いた構造を持つ、
不揮発性半導体記憶装置。
【請求項１５】
請求項１から請求項１３のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記オフセット検知セルは、
前記メモリセルから、前記メモリ素子を除いた構造、または、
前記メモリセルから、前記メモリ素子と前記ワード線および前記ビット線とを電気的に接続する一方のビアもしくは両方のビアと、前記メモリ素子とを除いた構造を持つ、
不揮発性半導体記憶装置。
【請求項１６】
請求項１から請求項１５のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリ素子は、
第１の電極、抵抗変化層および第２の電極で構成される積層構造を有する抵抗変化型記憶素子を有する、
不揮発性半導体記憶装置。
【請求項１７】
請求項１６に記載の不揮発性半導体記憶装置であって、
前記第１の電極が、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）およびＷ（タングステン）のいずれかで構成され、
前記第２の電極が、Ｐｔ（白金）、Ｉｒ（イリジウム）およびＰｄ（パラジウム）のいずれか、または、これらの合金で構成され、
前記抵抗変化層は、低酸素不足度層および高酸素不足度層を含み、
前記低酸素不足度層は、酸素不足型のタンタル酸化膜、酸素不足型の鉄酸化膜、酸素不足型のハフニウム酸化膜および酸素不足型のジルコニウム酸化物の少なくとも一つで構成され、
前記高酸素不足度層は、酸素不足型のタンタル酸化膜、酸素不足型の鉄酸化膜、酸素不足型のハフニウム酸化膜および酸素不足型のジルコニウム酸化物の少なくとも一つで構成され、
前記低酸素不足度層の酸素不足度が、前記高酸素不足度層の酸素不足度より小さい、
不揮発性半導体記憶装置。
【請求項１８】
請求項１７に記載の不揮発性半導体記憶装置であって、
前記メモリセルは、製造された後に、前記メモリ素子に前記メモリ動作を行わせるための初期ブレーク動作が加えられたセルであり、
前記オフセット検知セルは、前記メモリセルと同じ構造を有し、製造され後に、前記初期ブレーク動作が加えられていないセルである、
不揮発性半導体記憶装置。
【請求項１９】
請求項１から請求項１８のいずれか１項に記載の不揮発性半導体記憶装置であって、
前記メモリ素子は、抵抗変化型記憶素子と、前記抵抗変化型記憶素子と直列に接続されたスイッチング素子とで構成されている、
不揮発性半導体記憶装置。
【請求項２０】
請求項１９に記載の不揮発性半導体記憶装置であって、
前記スイッチング素子は、第１の金属電極、半導体層および第２の金属電極で構成される積層構造を有するダイオードである、
不揮発性半導体記憶装置。
【請求項２１】
請求項２０に記載の不揮発性半導体記憶装置であって、
前記第１の金属電極および前記第２の金属電極が、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）およびＷ（タングステン）のいずれかで構成され、
前記半導体層が窒素不足型シリコン窒化物で構成される、
不揮発性半導体記憶装置。
【請求項２２】
請求項１に記載の不揮発性半導体記憶装置におけるメモリセルに対する読み出し方法であって、
オフセット検知セルが設けられた、ワード線およびビット線を選択して、前記選択されたビット線を流れる電流の大きさに応じたオフセット電気信号の値を検知し、その前記オフセット電気信号の値をオフセット保持回路に保持させるオフセット検知手順と、
読み出し対象のメモリセルが設けられた、ワード線およびビット線を選択して、前記選択されたビット線を流れる電流の大きさに応じた前記メモリセル電気信号の値を検知するメモリセル検知手順と、
オフセット除去回路を用いて、前記メモリセル電気信号の値と前記オフセット保持回路に保持された前記オフセット電気信号の値とから前記判別信号を計算するオフセット除去手順と、
データ判別回路を用いて、前記判別信号の大きさに基づいて前記読み出し対象のメモリセルに記憶されているデータを判別するデータ判別手順と、
を含む、
読み出し方法。
【請求項２３】
請求項２２に記載の読み出し方法であって、さらに、
前記オフセット検知手順の前に、前記第２の選択ワード線と前記第２の選択ビット線との間に読み出し電圧が印加されることによって前記第２の選択ビット線に流れる電流の大きさに応じたオフセット電気信号の値を検知した時から、前記クロスポイントセルアレイに含まれる前記メモリセルが記憶するデータの変更が発生したか否かを判断する判断手順を含み、
前記オフセット検知手順では、前記判断手順において前記データの変更が発生したと判断された場合に、前記オフセット電気信号をオフセット保持回路に保持させ、
前記メモリセル検知手順では、前記判断手順において前記データの変更が発生していないと判断された場合には前記判断手順が完了した後に、または、前記判断手順において前記データの変更が発生したと判断された場合には前記オフセット検知手順が完了した後に、前記メモリセル電気信号の値を検知する、
読み出し方法。
【請求項２４】
請求項６または請求項９に記載の不揮発性半導体記憶装置におけるメモリセルに対する読み出し方法であって、
第１のオフセット検知セルが設けられた、ワード線およびビット線を選択して、前記選択されたビット線を流れる電流の大きさに応じた第１のオフセット電気信号の値を検知し、その前記第１のオフセット電気信号の値を第１のオフセット保持回路に保持させる第１のオフセット検知手順と、
第２のオフセット検知セルが設けられた、ワード線およびビット線を選択して、前記選択されたビット線を流れる電流の大きさに応じた第２のオフセット電気信号の値を検知し、その前記第２のオフセット電気信号の値を第２のオフセット保持回路に保持させる第２のオフセット検知手順と、
読み出し対象のメモリセルが設けられた、ワード線およびビット線を選択して、前記選択されたビット線を流れる電流の大きさに応じた前記メモリセル電気信号の値を検知するメモリセル検知手順と、
オフセット除去回路を用いて、前記メモリセル電気信号の値と前記第１のオフセット保持回路に保持された前記第１のオフセット電気信号の値と前記第２のオフセット保持回路に保持された前記第２のオフセット電気信号の値とから前記判別信号を計算するオフセット除去手順と、
データ判別回路を用いて、前記判別信号の大きさに基づいて前記読み出し対象のメモリセルに記憶されているデータを判別するデータ判別手順と、
を含む、
読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型記憶素子を用いたクロスポイント型の不揮発性半導体記憶装置に関するものであり、特に読み出し信号の判別性を向上させるセルアレイ構成とその読み出し方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、よりいっそう高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。【０００４】
他方、フラッシュメモリに変わる素子として、いわゆる抵抗変化型記憶素子を用いて構成されたメモリ素子を有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型記憶素子とは、電気信号に応じて抵抗値が変化し、電気信号を切ってもその抵抗値が保たれる（不揮発に保持される）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。【０００５】
抵抗変化型記憶素子の代表的なものとしては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：抵抗変化メモリ；抵抗変化素子）、ＳＰＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：スピン注入メモリ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など、がある。【０００６】
これら抵抗変化型記憶素子を用いた不揮発性記憶装置の構成方法の一例として、クロスポイント構成が知られている。クロスポイント構成では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、２つの端子をもつ各メモリセルが設置される。メモリセルは、抵抗変化型記憶素子単体または抵抗変化型記憶素子とダイオード等の２端子のスイッチング素子との直列接続として構成されるメモリ素子を、メモリ素子の一方の電極をワード線に接続し、他方の電極をビット線に接続することで構成されている。クロスポイント構成は、抵抗変化型記憶素子が、３つの端子をもつアクセストランジスタを介してビット線に接続されるいわゆる１Ｔ１Ｒ構成に比べ、大規模集積化に適しているという特徴を持つ。【０００７】
クロスポイント構成において、メモリセルはアレイ状に配置される（以下クロスポイントセルアレイと呼ぶ）。クロスポイント構成では、対象とするメモリセルに含まれるメモリ素子の抵抗値を検知する（読み出す）ために対応するビット線とワード線に電圧を印加すると、検知対象とするメモリセルを流れる電流に加え、上下のビット線およびワード線によって並列に接続された他のメモリセルを介した電流も流れる。この他のメモリセルを介して流れる電流を本明細書では回り込み電流と呼ぶ。回り込み電流は、クロスポイントセルアレイに記憶されたデータの状態（検知対象とするメモリセルが所属するクロスポイントセルアレイ内の全てのメモリセルに含まれるメモリ素子の抵抗値およびその分布）で変化するため、読み出し時に検出される電流には、常に一定値でないオフセット電流（＝回り込み電流）が含まれている。この回り込み電流は、読み出し対象とするメモリセルに含まれるメモリ素子の抵抗値を正確に検知することを妨げる。【０００８】
メモリ素子を、スイッチング素子と抵抗変化型記憶素子とを直列に接続した構成とすることで、この回り込み電流をある程度少なくすることはできる。しかし、回り込み電流はクロスポイントセルアレイの規模に応じて増加するため、クロスポイントセルアレイの大規模化の妨げとなる。【０００９】
回り込み電流による、メモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制する構成を有する記憶装置が、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３８２１０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１に記載の記憶装置のクロスポイントセルアレイ６０１は、図１８に示すように、メモリセル６０２とダミーセル６０８とで構成されている。メモリセル６０２とダミーセル６０８に構造上の違いは無く、ダミービット線６０９として定義されたビット線に接続されたメモリセルをダミーセルとして用いている。メモリ素子には、ＭＲＡＭが用いられている。【００１２】
減算回路６１７は、選択ワード線と選択ビット線との間に電圧が印加されることによって選択ビット線に流れる検知電流Ｉｓと、選択ワード線とダミービット線との間に電圧が印加されることによってダミービット線に流れるオフセット成分電流Ｉｃとの差（Ｉｓ−Ｉｃ）に対応する電流差信号を生成する。読み出し回路１６は、この電流差信号に基づいて、選択セル６０２ａに記憶されている記憶データを判別する。【００１３】
オフセット成分電流Ｉｃは、検知電流Ｉｓに含まれているオフセット成分に近い大きさの電流である。検知電流Ｉｓとオフセット成分電流Ｉｃとの差（Ｉｓ−Ｉｃ）は、ＳＮ比が高く、差（Ｉｓ−Ｉｃ）に対応する電流差信号に応じて選択セル６０２ａに記憶されている記憶データを判別することにより、高い信頼性で記憶データを判別することが可能である。【００１４】
上述の記憶装置では、メモリ素子にＭＲＡＭを用いている。ＭＲＡＭは、抵抗値の変化量が他の抵抗変化型記憶素子に比べて小さく、低抵抗状態での抵抗値（ＬＲ）に対する高抵抗状態での抵抗値（ＨＲ）は、おおむね１．２〜１．４倍程度であり、選択セルを流れる電流のうち記憶されているデータに依存しない抵抗成分に起因して流れる電流成分は、記憶されているデータに対応した電流より大きい。さらに、上述の記憶装置で用いられているメモリセルは、ＭＲＡＭのみで構成されており、スイッチング素子は含まれていない。このため、選択セル６０２ａに記憶されているデータに対応した電流が約１μＡであるのに対して、オフセット成分電流Ｉｃは約３０μＡであると記されている。【００１５】
しかし上述の記憶装置において、検知電流Ｉｓに含まれるオフセット成分電流と、ダミービット線に流れるオフセット成分電流Ｉｃとがほぼ等しいとみなせるのは、上述の記憶装置で記載された条件（つまり、選択セルを流れる電流のうち記憶されているデータに依存しない抵抗成分に起因して流れる電流成分が、記憶されているデータに対応した電流より大きく、かつオフセット成分電流が選択セルに記憶されているデータに対応した電流より極めて大きいという条件）を満たす場合のみである。【００１６】
一般的にオフセット成分電流は、読み出し精度の向上、低消費電力化、エレクトロマイグレーションによる配線劣化の抑制（信頼性向上）、配線抵抗による電圧降下に伴うメモリセル電流のアレイ内での位置依存性の抑制、クロスポイントセルアレイの大規模化、などの観点から、より小さいことが望ましい。【００１７】
さらに、ＰＲＡＭ、ＲｅＲＡＭおよびＳＰＲＡＭなどの抵抗変化型記憶素子では、ＬＲ状態とＨＲ状態の抵抗変化比は大きく（概ね１桁以上）、選択セルを流れる電流のうち記憶されているデータに依存しない抵抗成分に起因して流れる電流成分（回り込み電流成分）は、記憶されているデータに対応した電流より小さい。【００１８】
以上の説明より、特許文献１に記載の記憶装置の構成では、メモリ素子がスイッチング素子を含まないＭＲＡＭだけで構成されている場合以外では、効果が無く、適用できないことが明確である。【００１９】
以上のような課題に鑑み、本発明は、抵抗変化型記憶素子を用いたクロスポイント型の不揮発性半導体記憶装置であって、回り込み電流によるメモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制することができる不揮発性半導体記憶装置およびその読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の目的を達成するために、本発明における不揮発性半導体記憶装置の一形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成されるクロスポイントセルアレイと備え、前記セルの集合体は、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット検知セルとを有する。【００２１】
なお、本発明は、不揮発性半導体記憶装置におけるメモリセルに対する読み出し方法として実現することもできる。
【発明の効果】
【００２２】
本発明の抵抗変化型記憶素子を用いたクロスポイント型の不揮発性半導体記憶装置では、クロスポイント型回路で問題となる、回り込み電流によりメモリ素子の抵抗値の読み出し時の検知感度が低下するという問題を抑制できることで、読み出し精度が向上するという効果が得られる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式図である。
【図２】図２の（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置のクロスポイントセルアレイ、ワード線およびビット線の構成の詳細を示す平面図であり、図２の（ｂ）は図２の（ａ）のＸ−Ｘ’の断面構成を示した断面図である。
【図３】図３は、本発明のオフセット検知セルの、その他の構成方法を説明するための断面図である。
【図４】図４は、本発明のメモリセルをＲｅＲＡＭとＭＳＭダイオードで構成した場合におけるメモリセルの断面図である。
【図５】図５は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の読み出し方法を説明するための図である。
【図６】図６は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の読み出し方法（続き）を説明するための図である。
【図７】図７は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の読み出しフローチャートである。
【図８】図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式図である。
【図９】図９は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の構成を示す模式図である。
【図１０】図１０は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の読み出し方法を説明するための図である。
【図１１】図１１は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の読み出し方法（続き）を説明するための図である。
【図１２】図１２は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の読み出し方法（続き）を説明するための図である。
【図１３】図１３は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の読み出しフローチャートである。
【図１４】図１４は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式図である。
【図１５】図１５は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の読み出し方法を説明するための図である。
【図１６】図１６は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の読み出し方法（続き）を説明するための図である。
【図１７】図１７は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の読み出しフローチャートである。
【図１８】図１８は、従来の不揮発性半導体記憶装置の構成図である。
【発明を実施するための形態】
【００２４】
（本発明の概要）
本発明における不揮発性半導体記憶装置の一形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成されるクロスポイントセルアレイと備え、前記セルの集合体は、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット検知セルとを有する。
【００２５】
これにより、クロスポイントセルアレイには、対応するワード線と対応するビット線との間に印加される電気信号によらず、メモリ素子がメモリ動作をする場合の高抵抗状態でのメモリ素子の抵抗値より高い抵抗値を有するオフセット検知セルが設けられているので、メモリ素子を選択した場合に検知される電流から、オフセット検知セルを選択した場合に検知される電流を差し引くことで、回り込み電流を除去した正確な電流検知ができ、不揮発性半導体記憶装置の読み出し精度が向上される。
【００２６】
より具体的には、本発明における不揮発性半導体記憶装置の一形態は、第１の平面内において互いに平行に形成された複数のワード線と、第１の平面に平行な第２の平面内において互いに平行にかつ複数のワード線と立体交差するように形成された複数のビット線と、複数のワード線と複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成されるクロスポイントセルアレイと、複数のワード線のうちから選択ワード線として一つのワード線を選択するワード線選択器と、複数のビット線のうちから選択ビット線として一つのビット線を選択するビット線選択器と、読み出し回路とを備える。
【００２７】
セルの集合体には、メモリ動作として、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ素子を含むメモリセルと、対応するワード線と対応するビット線との間に印加される電気信号によらず、メモリ素子が前記メモリ動作をする場合に変化しえる最も高抵抗な状態の抵抗値より高い抵抗値を有するオフセット検知セルとが含まれる。
【００２８】
読み出し回路は、クロスポイントセルアレイからワード線選択器およびビット線選択器によって選択された読み出し対象のメモリセルに対応した第１の選択ワード線と第１の選択ビット線との間に読み出し電圧が印加されることによって第１の選択ビット線に流れる電流の大きさに応じた電気信号であるメモリセル電気信号ＳＣＥＬＬの値から、オフセット検知セルに対応した第２の選択ワード線と第２の選択ビット線との間に前記読み出し電圧が印加されることによって第２の選択ビット線に流れる電流の大きさに応じた電気信号であるオフセット電気信号ＳＯＦＦＳＥＴの値を引いた値に対応する判別信号ＳＮＥＴに基づいて、読み出し対象のメモリセルに記憶されている記憶データを判別する。
【００２９】
これにより、判別信号ＳＮＥＴは、メモリセル電気信号ＳＣＥＬＬから動的に変動するオフセット成分に相当するオフセット電気信号ＳＯＦＦＳＥＴ成分を除去した信号となるため、メモリセル電気信号ＳＣＥＬＬをそのまま判別信号として用いた場合に比べて、ＳＮ比を大幅に向上させることができ、不揮発性半導体記憶装置の読み出し精度が向上する。
【００３０】
ここで、上記不揮発性半導体記憶装置は、メモリセルに対する読み出し手順として、第２の選択ワード線と第２の選択ビット線との間に読み出し電圧が印加されることによって第２の選択ビット線に流れる電流の大きさに応じたオフセット電気信号の値を検知した時から、クロスポイントセルアレイに含まれるメモリセルが記憶するデータの変更が発生したかを判断する第１の手順と、データの変更が発生したと判断された場合は、第２の選択ワード線と第２の選択ビット線とを選択して、第２の選択ビット線に流れる電流の大きさに応じたオフセット電気信号の値を検知し、そのオフセット電気信号をオフセット保持回路に記憶する第２の手順と、データの変更が発生していないと判断された場合には前記第１の手順が完了した後に、または、データの変更が発生したと判断された場合には前記第２の手順が完了した後に、第１の選択ワード線と第１の選択ビット線とを選択して、第１の選択ビット線に流れる電流の大きさに応じたメモリセル電気信号の値を検知する第３の手順と、オフセット除去回路を用いて、メモリセル電気信号とオフセット保持回路に保持されたオフセット電気信号から判別信号を計算する第４の手順と、データ判別回路を用いて、判別信号の大きさに基づいて読み出し対象のメモリセルに記憶されているデータを判別する第５の手順とを含む。
【００３１】
上記の手順を用いることで、データの変更（メモリセルへの書き込み）を伴わない連続読み出し動作では、最初の１回目を除き、オフセット検知セルを選択してオフセット電気信号を記憶する動作が省略できるため、読み出し速度の向上に有効である（第１の実施の形態）。
【００３２】
また、本発明における不揮発性半導体記憶装置は、別の形態として、複数のワード線のそれぞれに対して各々１個ずつのオフセット検知セルが設けられ、かつ、複数のビット線のそれぞれに対して各々１個ずつのオフセット検知セルが設けられるようにオフセット検知セルが配置される構成としても良い。
【００３３】
このような構成とすることで、読み出し対象セルとオフセット検知セルでワード線もしくはビット線のどちらかが同じになるので、オフセット検知セルで検知される電流ＩＯＦＦＳＥＴは、読み出し対象セルが選択されたときに検知される電流ＩＣＥＬＬに含まれる回り込み電流成分ＩＳＮＥＡＫにより近い値となるため、よりＳＮ比を向上させることができる（第２の実施の形態）。
【００３４】
さらに、上記の不揮発性半導体記憶装置において、読み出し回路を、メモリセル電気信号ＳＣＥＬＬの値から、第１の選択ワード線と第１の選択ワード線に対して設けられた第１のオフセット検知セルに対応した第２の選択ビット線との間に読み出し電圧が印加されることによって第２の選択ビット線に流れる電流の大きさに応じた電気信号である第１のオフセット電気信号ＳＯＦＦＳＥＴ１の値と、第１の選択ビット線に対して設けられた第２のオフセット検知セルに対応した第２の選択ワード線と第１の選択ビット線との間に前記読み出し電圧が印加されることによって第１の選択ビット線に流れる電流の大きさに応じた電気信号である第２のオフセット電気信号ＳＯＦＦＳＥＴ２の値とから定まるオフセット電気信号の値を引いた値に対応する判別信号に基づいて、読み出し対象のメモリセルに記憶されている記憶データを判別する機能を有する構成としても良い。
【００３５】
これにより、読み出し対象のメモリセルとワード線が共通のオフセット検知セルおよび読み出し対象のメモリセルとビット線が共通のオフセット検知セルの２つのオフセット検知セルを用いることで、読み出し対象のメモリセルのオフセット電流成分をさらに精度良く検知することができるようになり、よりＳＮ比を向上させることができるという効果が得られる（第２の実施の形態の変形例）。
【００３６】
また、本発明における不揮発性半導体記憶装置は、さらに別の形態として、複数のビット線には、複数のオフセット検知ビット線が含まれ、クロスポイントセルアレイには、複数のワード線のそれぞれに対して各々１個ずつのオフセット検知セルが設けられ、かつ、全てのオフセット検知セルは複数のオフセット検知ビット線のいずれかに対して設けられるように、オフセット検知セルが配置される構成としても良い。
【００３７】
さらに、上記のオフセット検知セルが特定のオフセット検知ビット線にのみ接続されるように配置された構成と同様に、複数のワード線には、複数のオフセット検知ワード線が含まれ、クロスポイントセルアレイには、複数のビット線のそれぞれに対して各々１個ずつのオフセット検知セルが設けられ、かつ、全てのオフセット検知セルは複数のオフセット検知ワード線のいずれかに対して設けられるように、オフセット検知セルが配置される構成としても良い。
【００３８】
このような構成とすることで、ＳＮ比の向上の効果を保ちながら、オフセット検知セルを選択する際に、ビット線選択器で選択対象となるビット線をオフセット検知ビット線だけに限定することができるので、ビット線選択器のスイッチ選択を行う回路の回路設計を容易にすることができるという効果が得られる（第３の実施の形態）。
【００３９】
なお、本発明に係る不揮発性半導体記憶装置は、必ずしも、ワード線選択器、ビット線選択器および読み出し回路を備える必要はなく、少なくとも、上述のような特徴的なクロスポイントセルアレイを備えればよい。そのクロスポイントセルアレイは、対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子（ＲｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＳＰＲＡＭ、ＣＢＲＡＭ等）を含むメモリセルと、対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット検知セルとを含むので、構造上の違いがないメモリセルとダミーセルとで構成される従来のクロスポイントセルアレイと異なり、高い精度で回り込み電流を検知することができる構造を有する。
【００４０】
また、本発明に係る、不揮発性半導体記憶装置におけるメモリセルに対する読み出し方法の一形態は、上記不揮発性半導体記憶装置におけるメモリセルに対する読み出し方法であって、オフセット検知セルが設けられた、ワード線およびビット線を選択して、前記選択されたビット線を流れる電流の大きさに応じたオフセット電気信号の値を検知し、その前記オフセット電気信号の値をオフセット保持回路に保持させるオフセット検知手順と、読み出し対象のメモリセルが設けられた、ワード線およびビット線を選択して、前記選択されたビット線を流れる電流の大きさに応じた前記メモリセル電気信号の値を検知するメモリセル検知手順と、オフセット除去回路を用いて、前記メモリセル電気信号の値と前記オフセット保持回路に保持された前記オフセット電気信号の値とから前記判別信号を計算するオフセット除去手順と、データ判別回路を用いて、前記判別信号の大きさに基づいて前記読み出し対象のメモリセルに記憶されているデータを判別するデータ判別手順とを含む。
【００４１】
これにより、クロスポイントセルアレイに設けられたオフセット検知セルを用いることで、メモリセル電気信号の値とオフセット電気信号の値とから、読み出し対象のメモリセルに記憶されているデータが判別されるので、不揮発性半導体記憶装置の読み出し精度が向上される。
【００４２】
（実施の形態）
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００４３】
また、同じ要素については同じ符号を付して説明を省略する場合がある。
【００４４】
また、本明細書において、メモリ素子や配線の形状については模式的なものである。さらに、それらの個数等についても図示しやすい個数としている。
【００４５】
なお、本明細書では、１層のクロスポイントセルアレイについてのみ図面を用いて説明しているが、本発明は１層のクロスポイントセルアレイにのみ限定されるものではなく、２層以上のクロスポイントセルアレイについても、１層ごとのクロスポイントセルアレイに対して本発明の構成を適用すれば、同様の効果が得られる。
【００４６】
（第１の実施の形態）
［装置の構成］
本発明の第１の実施の形態に係わる不揮発性半導体記憶装置１０００は、図１に示されているように、第１の平面内において互いに平行に形成された複数のワード線２と、第１の平面に平行な第２の平面内において互いに平行にかつ複数のワード線２と立体交差するように形成された複数のビット線３と、複数のワード線２と複数のビット線３の立体交差点のそれぞれに対して設けられたセル（メモリセル４及びオフセット検知セル５）の集合体で構成されるクロスポイントセルアレイ１と、複数のワード線２のうちから選択ワード線として一つのワード線を選択するワード線選択器１０と、複数のビット線３のうちから選択ビット線として一つのビット線を選択するビット線選択器１１と、読み出し回路２０とを備える。
【００４７】
ここで、セルの集合体は、対応するワード線２と対応するビット線３との間に印加される電気信号に基づいて可逆的に２つ以上の状態に抵抗値が変化（メモリ動作）するメモリ素子を含むメモリセル４と、対応するワード線２と対応するビット線３との間に印加される電気信号によらず、前記メモリ素子がメモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット検知セル５とを有する。なお、メモリセル４は、クロスポイントセルアレイ１を構成するメモリセル、つまり、２端子のメモリセルであり、抵抗変化型記憶素子単体、または、抵抗変化型記憶素子とダイオード等の２端子のスイッチング素子との直列接続で構成される。そのダイオードは、一方向にだけ電流が流れる一方向ダイオードであってもよい。また、正負の双方向でそれぞれの閾値電圧を有し、それらの閾値電圧以上の電圧印可によって、双方向に電流を流すことができる双方向ダイオードであってもよい。
【００４８】
また、読み出し回路２０は、クロスポイントセルアレイ１からワード線選択器１０およびビット線選択器１１によって選択された読み出し対象のメモリセルに対応した第１の選択ワード線と第１の選択ビット線との間に読み出し電圧が印加されることによって第１の選択ビット線に流れる電流の大きさに応じた電気信号であるメモリセル電気信号ＳＣＥＬＬの値から、少なくとも１個のオフセット検知セル５に対応した第２の選択ワード線と第２の選択ビット線との間に前記読み出し電圧が印加されることによって第２の選択ビット線に流れる電流の大きさから定まる電気信号であるオフセット電気信号ＳＯＦＦＳＥＴの値を引いた値に対応する判別信号ＳＮＥＴに基づいて、読み出し対象のメモリセルに記憶されている記憶データを判別する機能を有する。以下、各構成要素を詳細に説明する。
【００４９】
この不揮発性半導体記憶装置１０００は、上述したように、互いに平行に形成された複数のワード線２と、ワード線２と交差する方向に互いに平行に形成された複数のビット線３と、ワード線２とビット線３の平面視における交点でかつワード線２とビット線３との間に形成されたクロスポイントセルアレイ１を備えている。さらに、クロスポイントセルアレイ１は、複数のメモリセル４と、１個以上のオフセット検知セル５を含んでいる。
【００５０】
なお、図１に示されたクロスポイントセルアレイ１では、オフセット検知セル５は中心に配置されているが、必ずしも中心に配置する必要はなく、オフセット検知セル５はクロスポイントセルアレイ１のどこに配置されていても良い。さらに、クロスポイントセルアレイ１内のオフセット検知セル５の数は１つに限定されるものではなく、２つ以上のオフセット検知セル５が同一のクロスポイントセルアレイ１内に設置されていても良い。
【００５１】
図２は、図１のクロスポイントセルアレイ１、ワード線２およびビット線３の構成について、より詳細に示したものである。図２の（ａ）は平面図、同図の（ｂ）は同図の（ａ）のＸ−Ｘ’の断面構成を示した図である。図２の（ａ）および（ｂ）に示すとおり、本実施の形態におけるメモリセル４は、メモリ素子１１１と、メモリ素子１１１とワード線２とを電気的に接続するための第１ビア１１０と、メモリ素子１１１とビット線３とを電気的に接続するための第２ビア１１２で構成されている。
【００５２】
メモリ素子１１１は、抵抗変化型記憶素子、または、抵抗変化型記憶素子とスイッチング素子との直列接続で構成される。ここで用いられる抵抗変化型記憶素子は、２つの端子間の抵抗値が電気信号に応じて変化し、その抵抗値が電気信号を切っても保たれる（不揮発に保持される）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことである。メモリ素子１１１として、具体的には、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｅｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：抵抗変化メモリ）、ＳＰＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：スピン注入メモリ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など、を用いることが出来る。メモリ素子１１１は、それに含まれる抵抗変化型記憶素子が高抵抗（ＨＲ）の状態と低抵抗（ＬＲ）の状態のどちらか一方を“１”、他方を“０”に対応付けることにより、１ビットのデータを記憶する。
【００５３】
また、ここで用いられるスイッチング素子には、半導体層とこの半導体層を挟む金属電極体層（つまり、第１の金属電極および第２の金属電極）との３層の積層構成で構成されるＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオード、絶縁体層とこの絶縁体層を挟む金属電極体層との３層の積層構成で構成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ｐ型半導体とｎ型半導体との２層の積層構成で構成されるｐｎ接合ダイオード、または半導体層と金属電極体層との２層の積層構成で構成されるショットキーダイオードなど、非線形のスイッチング特性を有する素子を用いることが出来る。
【００５４】
オフセット検知セル５は、一例として、メモリセル４から第２ビア１１２を除いた構造となっている。詳しくは後述するが、オフセット検知セル５の役割は、クロスポイントセルアレイ１での回り込み電流のおおよその値を測定することである。なお、オフセット検知セル５の構成として、オフセット検知セル５の上下のワード線２およびビット線３との間に読み出しの時の電位差が加えられたときにオフセット検知セル５を流れる電流が、メモリ素子１１１に含まれる抵抗変化型記憶素子が高抵抗状態でメモリセル４の上下のワード線２およびビット線３との間に読み出しの時の電位差が加えられたときにメモリセル４を流れる電流よりも小さくなるような構成になっていれば良い。つまり、オフセット検知セル５は、対応するワード線２と対応するビット線３との間に印加される電気信号によらず、メモリセル４が有するメモリ素子がメモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有する構成を備える。
【００５５】
図２の（ｂ）に示されるオフセット検知セル５では、メモリセル４の構造と比較して、第２ビア１１２を形成しないことで、オフセット検知セル５の上下のワード線２およびビット線３との間に読み出しの時の電位差が加えられたときにオフセット検知セル５を流れる電流がほとんど零になるようにしている。この場合、製造上、メモリ素子１１１の形成およびその上の層間絶縁膜１００の形成までは、メモリセル４とオフセット検知セル５で違いは生じないので、隣の全てにメモリセル４が配置されたメモリセル４と、隣にオフセット検知セル５が配置されたメモリセル４とで、レイアウトの差による、メモリ素子の出来上がり寸法ならびに特性ばらつきへの影響をなくすことが可能となる。
【００５６】
図３の（ａ）〜（ｄ）にオフセット検知セル５のその他の構造例を示す。メモリセル４の構造と比較して、図３の（ａ）のオフセット検知セル５１は、メモリ素子１１１とワード線２とを電気的に接続するためのビアを形成しない構造をもつ。同図（ｂ）のオフセット検知セル５２は、メモリ素子１１１を形成しない構造をもつ。同図（ｃ）のオフセット検知セル５３は、メモリ素子１１１と上下のワード線２およびビット線３とを電気的に接続するためのビアを両方とも形成しない構造をもつ。また、同図（ｄ）のオフセット検知セル５４は、メモリ素子ならびに上下ビア両方とも形成しない構造をもつ。いずれの構造でも、オフセット検知セル５の上下のワード線２およびビット線３との間に読み出しの時の電位差が加えられても、オフセット検知セル５にはほとんど電流が流れないので、図２の（ｂ）に示されるオフセット検知セル５と同様の効果が得られる。
【００５７】
図３の（ａ）、（ｂ）および（ｃ）のオフセット検知セル５１〜５３の構造では、ビット線３を銅（Ｃｕ）のダマシン配線で形成する場合に、ビット線３となる配線溝の形成時にオーバーエッチングが発生しても、図２の（ｂ）に示されるオフセット検知セル５の構造に比べてオフセット検知セル５１〜５３の、下層のワード線２とのショートが発生しにくくなるという効果がある。
【００５８】
さらに、図３の（ｂ）の構造では、第１ビア１１０をタングステン（Ｗ）ビアおよびＣｕビアで形成する場合でも、オフセット検知セル５２のディッシング量をメモリセル４と同じにできるので、メモリ素子１１１のリソグラフィー工程での局所的なフォーカスマージンのばらつきを少なくできるという効果がある。さらに、図３の（ｃ）の構造では、メモリ素子１１１の上下のビアを形成しないので、ビアエッチングの際にオーバーエッチングが発生しても、オフセット検知セル５３がショートすることがない。さらに、図３の（ｄ）では、製造工程でのばらつきによるオフセット検知セル５４のショート発生を、最も高い確率で防ぐことができる。
【００５９】
図１の不揮発性半導体記憶装置１０００は、さらに、ワード線選択器１０およびビット線選択器１１を含む。ワード線選択器１０は、ワード線２に接続され、ワード線２のうちから１つを選択し、その選択したワード線（つまり、選択ワード線）のみを電源線６に接続させ、その他のワード線は例えば開放状態にする。電源線６には、電源３０からＶＤＤの電位が与えられている。ビット線選択器１１は、ビット線３に接続され、ビット線３のうちから１つを選択し、その選択したビット線（つまり、選択ビット線）のみを電流センス回路２１に接続させ、その他のビット線は例えば開放状態にする。
【００６０】
図１の不揮発性半導体記憶装置１０００は、さらに、読み出し回路２０を含む。この読み出し回路２０は、クロスポイントセルアレイ１からワード線選択器１０およびビット線選択器１１によって選択された読み出し対象のメモリセルに記憶されているデータを読み出す回路であり、電流センス回路２１、センス信号選択器２２、オフセット保持回路２３、オフセット除去回路２４およびデータ判別回路２５を含んでいる。
【００６１】
電流センス回路２１には、さらに、電源３１からＶＳＳの電位が与えられている。よって、（ＶＤＤ−ＶＳＳ）の電位差によって、ワード線２およびビット線３に電流が流れる。ビット線選択器１１によって選択されたビット線の、ビット線選択器１１側の端を流れる電流は、ビット線選択器１１を通じて電流センス回路２１に入力される。電流センス回路２１は、その入力された電流の大きさに応じた電気信号、つまり、選択ビット線を流れる電流の大きさに応じた電気信号を出力する。
【００６２】
センス信号選択器２２は、必要に応じて（つまり、読み出し回路２０が有する図示されていない制御回路からの指示に応じて）、電流センス回路２１から出力された電気信号を、オフセット保持回路２３およびオフセット除去回路２４のどちらに送るか（つまり、電気信号の出力先）を選択する機能を有する。
【００６３】
オフセット保持回路２３は、電流センス回路２１からセンス信号選択器２２を介して入力された電気信号（オフセット電気信号ＳＯＦＦＳＥＴ）の値を保持し、入力される電気信号が無くなった後でも、必要に応じて、保持した値の電気信号を出力する機能を有する。
【００６４】
オフセット除去回路２４は、入力された２つの電気信号（つまり、メモリセル４が選択されているときに電流センス回路２１からセンス信号選択器２２を介して入力されるメモリセル電気信号ＳＣＥＬＬ、および、オフセット保持回路２３に保持されたオフセット電気信号ＳＯＦＦＳＥＴ）の差分に応じた電気信号（判別信号）ＳＮＥＴを生成する機能を有する。
【００６５】
データ判別回路２５は、オフセット除去回路２４から出力される電気信号（判別信号）ＳＮＥＴに基づいて、読み出し対象のメモリセルに記憶されている記憶データとして、“１”または“０”に相当する電気信号ＳＯＵＴを出力する機能を有する。
【００６６】
［ＲｅＲＡＭを用いた場合の例］
図４に、メモリ素子１１１の抵抗変化型記憶素子として抵抗変化素子（ＲｅＲＡＭ）を用い、スイッチング素子としてＭＳＭダイオードを用いた場合のメモリセル４の構成の一例を示す。
【００６７】
図４に示すように、抵抗変化素子５７０は、第２電極５１２、高酸素不足度層５２１、低酸素不足度層５２２及び第３電極５１３で構成される積層構造を有している。また、ダイオード５７１は、第１電極５１１、半導体層５３０および第２電極５１２で構成される積層構造を有している。図４で示したメモリ素子５７２では、第２電極５１２が抵抗変化素子５７０とダイオード５７１の両方の電極として共有されているが、抵抗変化素子５７０とダイオード５７１で異なる電極材料が必要なときは、第２電極５１２を異なる材料の２層以上で構成される積層の構造としても良い。
【００６８】
第１電極５１１および第２電極５１２の材料には、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）またはＷ（タングステン）等を用いることができるが、ここではＴａＮを５０ｎｍとした。
【００６９】
第３電極５１３の材料には、Ｐｔ（白金）、Ｉｒ（イリジウム）およびＰｄ（パラジウム）のいずれか、またはこれらの合金等を用いることができるが、ここではＩｒを用い、その膜厚は５０ｎｍとした。第３電極５１３の材料の標準電極電位は、抵抗変化層を構成する金属の標準電極電位より高い材料が望ましい。
【００７０】
高酸素不足度層５２１および低酸素不足度層５２２は、抵抗変化素子５７０の抵抗変化層を構成している。抵抗変化素子５７０における抵抗変化は、この抵抗変化層の抵抗変化によって起こる。
【００７１】
本実施の形態では、低酸素不足度層５２２の酸素不足度は、高酸素不足度層５２１の酸素不足度より小さい。ここで、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。また、例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。
【００７２】
高酸素不足度層５２１には、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型の膜が用いられるが、ここではタンタル酸化物を用いた場合について説明する。これは以下のようにすれば形成できる。高酸素不足度層５２１の好適な範囲としては、ＴａＯｘ（０＜ｘ＜２．５）、膜厚は３０ｎｍ以上１００ｎｍ以下が好ましい。
【００７３】
低酸素不足度層５２２としては、ＴａＯｙ（ｘ＜ｙ）、膜厚は１ｎｍ以上１０ｎｍ以下が好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘの化学式のｘの値を調整することができる。
【００７４】
具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０−４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にしてスパッタリングを行う。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率（つまり、酸素原子の総原子に対する組成比（Ｏ／（Ｔａ＋Ｏ）））は約４０％（ＴａＯ０．６６）から約７０％（ＴａＯ２．３）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。また、化学量論的組成を有する酸化物とは、タンタル酸化物の場合、絶縁体であるＴａ２Ｏ５をここでは指す。酸素不足型とすることで金属酸化物は導電性を有するようになる。本実施の形態では、低酸素不足度層５２２としてＴａ２Ｏ５膜を６ｎｍ、高酸素不足度層５２１としてＴａＯ０．６６を５０ｎｍ堆積した。
【００７５】
また、低酸素不足度層５２２および高酸素不足度層５２１としては、酸素不足型のタンタル酸化膜以外にも、同様に酸素不足型の鉄を含む酸化膜や、その他の遷移金属酸化物であるハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等の酸化物を用いても、同様の積層構造の抵抗変化層が構成できる。これらの膜の成膜方法にはスパッタ法やＣＶＤ法等が用いられる。低酸素不足度層５２２および高酸素不足度層５２１としては、各々、上述した複数の酸化物の中から選択した一つで構成してもよいし、少なくとも一つを有して構成してもよい。つまり、低酸素不足度層５２２が、酸素不足型のタンタル酸化膜、酸素不足型の鉄酸化膜、酸素不足型のハフニウム酸化膜および酸素不足型のジルコニウム酸化物の少なくとも一つで構成され、かつ、高酸素不足度層５２１が、酸素不足型のタンタル酸化膜、酸素不足型の鉄酸化膜、酸素不足型のハフニウム酸化膜および酸素不足型のジルコニウム酸化物の少なくとも一つで構成されてもよい。
【００７６】
遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、高酸素不足度層５２１の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、低酸素不足度層５２２の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることが確認できている。この場合、低酸素不足度層５２２の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、高酸素不足度層５２１の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、低酸素不足度層５２２の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることが確認できている。この場合、低酸素不足度層５２２の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。上記のように、抵抗が高く膜厚が薄い低酸素不足度層５２２と、抵抗が低い高酸素不足度層５２１の積層構造で抵抗変化層を構成することにより、抵抗変化素子に印加された電圧は、抵抗が高い低酸素不足度層５２２に、より多くの電圧が分配され、低酸素不足度層５２２中で発生する酸化還元反応をより起こしやすくすることができる。
【００７７】
さらに、高酸素不足度層５２１を構成する第１の遷移金属と、低酸素不足度層５２２を構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、低酸素不足度層５２２は、高酸素不足度層５２１よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に抵抗変化層に印加された電圧は、低酸素不足度層５２２に、より多くの電圧が分配され、低酸素不足度層５２２中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い低酸素不足度層５２２中に形成された微小なフィラメント(導電パス)中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。例えば、高酸素不足度層５２１に、酸素不足型のタンタル酸化物を用い、低酸素不足度層５２２にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。低酸素不足度層５２２に高酸素不足度層５２１より標準電極電位が小さい金属の酸化物を配置することにより、低酸素不足度層５２２中でより酸化還元反応が発生しやすくなる。抵抗変化層を上記の積層構造とすると、製造直後の抵抗変化素子の初期抵抗値は非常に高い。
【００７８】
半導体層５３０の材料には、窒素不足型シリコン窒化物（ＳｉＮｘ）が用いられる。なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【００７９】
半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、電流のオン／オフ比は５となり、不揮発性半導体記憶装置１０００のダイオード素子として充分使用可能であることが確認できた。
【００８０】
第１ビア１１０および第２ビア１１２の材料には、Ｗを用いた。
【００８１】
層間絶縁膜５０１には、ＴＥＯＳ−ＳｉＯ膜、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いることができる。さらに、これら材料の積層構造を用いても良い。ここでは、ＴＥＯＳ−ＳｉＯ膜を用いた。
【００８２】
ワード線２およびビット線３には、一般的な半導体で用いられているＣｕ（銅）配線またはＡｌ−Ｃｕ（アルミ−銅合金）配線などを用いることができる。ここでは、Ａｌ−Ｃｕ配線を用いた。
【００８３】
上記の構成で作製した抵抗変化素子５７０では、製造直後の抵抗値（初期抵抗値）は、通常の抵抗変化動作時の高抵抗（ＨＲ）状態における抵抗値よりも高い抵抗値となる。製造後の未動作状態（一度もメモリ動作をしていない状態）の素子を抵抗変化動作（メモリ動作）可能な状態にするために、初期ブレーク動作（通常の抵抗変化動作時の印加電圧より高い電圧を印加することによってメモリ動作できる状態に（一般に、低抵抗化）させる動作）が必要となる。
【００８４】
データを記憶させるためのメモリセルとして用いる抵抗変化素子の、製造直後の初期抵抗値は非常に高いため、抵抗変化動作を起こさせるためには抵抗変化素子の初期ブレーク動作を施す必要があるが、ここで意図的に、ある抵抗変化素子に初期ブレーク動作を施さなければ、その抵抗変化素子を含むメモリセルは、オフセット検知セルとして使用することができる。このように、図４の抵抗変化素子５７０を用いた場合、初期ブレーク動作の有無でメモリセル４とオフセット検知セル５とを作り分けることが可能となる。つまり、メモリセル４が、製造された後に、メモリ素子にメモリ動作を行わせるための初期ブレーク動作が加えられたセルであり、一方、オフセット検知セル５が、メモリセル４と同じ構造を有し、製造され後に、初期ブレーク動作が加えられていないセルであってもよい。これにより、製造後にどのセルをオフセット検知セル５として用いるかを選択することが可能となるため、回路設計の自由度が広がるという利点がある。さらに、メモリセル４とオフセット検知セル５の製造上での違いは生じないので、メモリセル４とオフセット検知セル５とのレイアウトの差による出来上がり寸法への影響をなくすことが可能となる。
【００８５】
なお、上記、図４の抵抗変化素子５７０を用いた場合の効果は、本実施の形態のみに限定されるものではなく、後述する第２の実施の形態および第３の実施の形態でも有効である。
【００８６】
［読み出し方法］
続いて、図５および図６を用いて、本実施の形態による不揮発性半導体記憶装置１０００の読み出し方法について説明する。
【００８７】
以下、読み出し対象セル（読み出し対象のメモリセル）４ａのデータを読み出す動作を例にして、そのシーケンスを示す。
【００８８】
まず、図５に示すように、ワード線選択器１０により、オフセット検知セル５に接続されたワード線のみを電源線６に接続し、その他のワード線は開放状態にする。続いて、ビット線選択器１１により、オフセット検知セル５に接続されたビット線のみを電流センス回路２１に接続し、その他のビット線は開放状態にする。これにより、電流センス回路２１には、ビット線選択器１１によって選択されたビット線（選択ビット線）の、ビット線選択器１１側の端を流れる電流ＩＯＦＦＳＥＴが入力され、電流センス回路２１からは、電流ＩＯＦＦＳＥＴの大きさに応じた電気信号（オフセット電気信号）ＳＯＦＦＳＥＴが出力される。この電流センス回路２１から出力される電気信号は、電流センス回路２１に入力される電流の大きさに応じ変化する電気信号であれば良く、オフセット保持回路２３およびオフセット除去回路２４にどのような方式の回路を用いるかに合わせて自由に選択できる。例えば、電流または電圧の振幅や、パルス状の電流または電圧のパルス幅・パルス密度など、を用いることができる。
【００８９】
続いて、センス信号選択器２２により、電気信号（オフセット電気信号）ＳＯＦＦＳＥＴをオフセット保持回路２３に出力し、オフセット保持回路２３で保持させる。このとき、図５に示されるように、電流センス回路２１とオフセット除去回路２４との接続は、センス信号選択器２２により切断されている。
【００９０】
次に、図６に示すように、ワード線選択器１０により、読み出し対象セル４ａを含むワード線のみを電源線６に接続し、その他のワード線は開放状態にする。続いて、ビット線選択器１１により、読み出し対象セル４ａを含むビット線のみを電流センス回路２１に接続し、その他のビット線は開放状態にする。これにより、電流センス回路２１には、ビット線選択器１１によって選択されたビット線の、ビット線選択器１１側の端を流れる電流ＩＣＥＬＬが入力され、電流センス回路２１からは、電流ＩＣＥＬＬの大きさに応じた電気信号（メモリセル電気信号）ＳＣＥＬＬが出力される。
【００９１】
続いて、センス信号選択器２２により、電気信号（メモリセル電気信号）ＳＣＥＬＬをオフセット除去回路２４に入力する。このとき、図６に示されるように、電流センス回路２１とオフセット保持回路２３との接続は、センス信号選択器２２により切断されている。これとほぼ同時に、オフセット保持回路２３から、保持している電気信号（オフセット電気信号）ＳＯＦＦＳＥＴを出力させ、オフセット除去回路２４に入力する。
【００９２】
オフセット除去回路２４は、入力された２つの電気信号の差に相当する電気信号（判別信号）ＳＮＥＴ（＝ＳＣＥＬＬ−ＳＯＦＦＳＥＴ）を出力する。その電気信号（判別信号）ＳＮＥＴはデータ判別回路２５に入力される。
【００９３】
データ判別回路２５は、入力された電気信号（判別信号）ＳＮＥＴの大きさに基づいて、読み出し対象セル４ａに含まれるメモリ素子が高抵抗（ＨＲ）状態であるか低抵抗（ＬＲ）状態であるか（つまり、読み出し対象セル４ａに記憶されているデータ）を判別し、“１”または“０”に相当する電気信号ＳＯＵＴを読み出し回路２０の出力信号として外部に出力する。
【００９４】
このような読み出し方法の意義は次の通りである。
【００９５】
読み出し対象セル４ａを含むワード線とビット線を、ワード線選択器１０およびビット線選択器１１で選択したときに電流センス回路２１に入力される電流ＩＣＥＬＬは、読み出し対象セル４ａを流れる電流成分Ｉ０と、読み出し対象セル４ａを除くクロスポイントセルアレイ１に含まれるメモリセル４およびオフセット検知セル５を介して流れる回り込み電流成分ＩＳＮＥＡＫとの合計となっている（ＩＣＥＬＬ＝Ｉ０＋ＩＳＮＥＡＫ）。
【００９６】
読み出し対象セル４ａを流れる電流成分Ｉ０は、読み出し対象セル４ａに含まれるメモリ素子に記憶されているデータ、つまり高抵抗（ＨＲ）状態か低抵抗（ＬＲ）状態かで変化し、メモリ素子がＬＲ状態のときのほうが大きくなる。
【００９７】
回り込み電流成分ＩＳＮＥＡＫは、読み出し対象セル４ａに含まれメモリ素子に記憶されているデータにはほとんど影響を受けず、クロスポイントセルアレイ１内に含まれる読み出し対象セル４ａを除く全ての他のメモリセル４に記憶されているデータによって変化し、読み出し対象セル４ａを除く全ての他のメモリセル４に含まれるメモリ素子がＬＲ状態のときが最も大きく、逆に、読み出し対象セル４ａを除く全ての他のメモリセル４に含まれるメモリ素子がＨＲ状態のときに最も小さくなる。また、クロスポイントセルアレイ１の規模が大きくなれば、それに伴って、回り込み電流成分ＩＳＮＥＡＫも増加する。
【００９８】
このため、電流ＩＣＥＬＬのＳＮ比は小さく、また回り込み電流成分ＩＳＮＥＡＫの影響を大きく受ける。ここで、電流ＩＣＥＬＬのＳＮ比は、以下のように定義した。
【００９９】
ＳＮ比＝（ＩＬＲ−ＩＨＲ）／（ＩＨＲ＋ＩＳＮＥＡＫ）
ＩＬＲ：読み出し対象セル４ａに含まれるメモリ素子がＬＲ状態のときのＩＣＥＬＬ
ＩＨＲ：読み出し対象セル４ａに含まれるメモリ素子がＨＲ状態のときのＩＣＥＬＬ
【０１００】
前述したように、回り込み電流ＩＳＮＥＡＫは、クロスポイントセルアレイ１の規模で変化するだけでなく、クロスポイントセルアレイ１に記憶されたデータによって動的に変化する。このため、ＳＮ比は回り込み電流成分ＩＳＮＥＡＫが最大の場合で決定されることになる。回り込み電流成分ＩＳＮＥＡＫは、メモリ素子を、抵抗変化型記憶素子とスイッチング素子とを直列接続した構造にすることで、メモリ素子が抵抗変化型記憶素子のみで構成されている場合に比べてより小さくすることが可能であるが、クロスポイントセルアレイの規模の拡大に伴う回り込み電流成分ＩＳＮＥＡＫの増加を抑制することはできない。一般的に、実際の不揮発性半導体記憶装置に含まれる素子（トランジスタ、抵抗変化型記憶素子、スイッチング素子など）の特性ばらつきや、信号ノイズの影響などを考慮すると、電流ＩＣＥＬＬを判別信号として用いた場合は、回り込み電流成分ＩＳＮＥＡＫの最大値がＩＬＲと同等かそれ以下になるように、クロスポイントセルアレイの規模が決定される。
【０１０１】
一方、オフセット検知セル５を含むワード線とビット線を、ワード線選択器１０およびビット線選択器１１で選択したときに電流センス回路２１に入力される電流（オフセット電流）ＩＯＦＦＳＥＴは、（Ｉ１＋ＩＳＮＥＡＫ）となる。ここで、Ｉ１は、オフセット検知セル５を流れる電流成分であり、Ｉ１＜ＩＨＲである。特に、オフセット検知セルが図２および図３に示した構造の場合は、Ｉ１≒０となるので、ＩＯＦＦＳＥＴ≒ＩＳＮＥＡＫとなり、オフセット電流ＩＯＦＦＳＥＴは、回り込み電流成分ＩＳＮＥＡＫのみとなる。このオフセット電流ＩＯＦＦＳＥＴで検知される回り込み電流成分ＩＳＮＥＡＫと、電流ＩＣＥＬＬに含まれる回り込み電流成分ＩＳＮＥＡＫは完全には一致しないが、クロスポイントセルアレイ１の規模が大きくなるほど、その差は小さくなる。つまり、オフセット電流ＩＯＦＦＳＥＴは、動的に変化するクロスポイントセルアレイ１における、読み出し対象セル４ａに含まれるオフセット電流成分とおおよそ等しくなる。さらに、オフセット電流ＩＯＦＦＳＥＴに含まれるＩ１は、Ｉ１＜ＩＨＲであれば、本発明の効果が得られるが、Ｉ１が小さいほどより効果が大きくなるため、オフセット検知セルの構造として図２および図３に示したような構造を用いるほうがより望ましい。
【０１０２】
本実施の形態におけるデータ判別のための判別信号ＳＮＥＴは、メモリセル電気信号ＳＣＥＬＬから動的に変動するオフセット成分に相当するオフセット電気信号ＳＯＦＦＳＥＴの成分を除去したものとなるため、メモリセル電気信号ＳＣＥＬＬをそのまま判別信号として用いた場合に比べて、ＳＮ比を大幅に向上させることができ、不揮発性半導体記憶装置１０００の読み出し精度が向上する。
【０１０３】
［フローチャート］
図７は、本発明の第１の実施の形態の不揮発性半導体記憶装置１０００の、読み出しフローを示すフローチャートである。
【０１０４】
上述したように、読み出し対象セル４ａのデータを読み出すためには、あらかじめオフセット検知セル５を選択してオフセット電気信号ＳＯＦＦＳＥＴを検知しておく必要がある。このオフセット電気信号ＳＯＦＦＳＥＴは、クロスポイントセルアレイ１に記憶されたデータによって動的に変化するが、逆に、クロスポイントセルアレイ１に記憶されたデータに変化が無ければ、オフセット保持回路２３に保持されたオフセット電気信号ＳＯＦＦＳＥＴを次のデータの読み出しの場合にも引き続き用いることができる。この場合は、オフセット検知セル５を選択してオフセット電気信号ＳＯＦＦＳＥＴを検知する動作を省くことができる。
【０１０５】
まず、メモリセル（読み出し対象セル）４ａに対する読み出し動作が要求されると、オフセット保持回路２３に信号が保持された時から、クロスポイントセルアレイ１に含まれるメモリセルが記憶するデータの変更が発生したか否かを判断する（Ｆ１；判断手順）。データの変更が発生したと判断された場合は（Ｆ１でＹｅｓ）、オフセット検知セル５を選択してオフセット電気信号ＳＯＦＦＳＥＴを検知し（Ｆ２；オフセット検知手順の前半）、その信号をオフセット保持回路２３に保持させる（Ｆ３；オフセット検知手順の後半）。
【０１０６】
ステップＦ１においてデータの変更が発生していないと判断された場合（Ｆ１でＮｏ）にはステップＦ１が完了した後に、または、データの変更が発生したと判断された場合（Ｆ１でＹｅｓ）にはステップＦ３が完了した後に、読み出し対象セル４ａを選択してメモリセル電気信号ＳＣＥＬＬを読み出し（Ｆ４；メモリセル検知手順）、オフセット除去回路２４を用いて、読み出したメモリセル電気信号ＳＣＥＬＬとオフセット電気信号ＳＯＦＦＳＥＴとの差分信号（判別信号）ＳＮＥＴを計算する（Ｆ５；オフセット除去手順）。
【０１０７】
続いて、データ判別回路２５を用いて、差分信号（判別信号）ＳＮＥＴを用いて読み出し対象セル４ａに記憶されているデータを判別する（Ｆ６；データ判別手順）。以上で、データの読み出し動作は完了する。
【０１０８】
上記のフローを用いることで、データの変更（メモリセルへの書き込み）を伴わない連続読み出し動作では、最初の１回目を除き、オフセット検知セル５を選択してオフセット電気信号ＳＯＦＦＳＥＴを検知する動作が省略できるため、読み出し速度の向上に有効である。
【０１０９】
以上は、クロスポイントセルアレイ１に含まれるオフセット検知セル５が１個の場合について、読み出し方法を説明したものであるが、本発明はオフセット検知セル５が１個の場合に限定されるものではない。クロスポイントセルアレイ１の規模が非常に大きく、かつ、ワード線２またはビット線３の配線抵抗での電圧降下によって発生するワード線２およびビット線３での電位分布が回り込み電流に与える影響が無視できなくなる場合には、クロスポイントセルアレイ１をさらにいくつかのサブ領域に分割し、そのサブ領域に１個ずつオフセット検知セル５を配置し、サブ領域ごとのオフセット電気信号ＳＯＦＦＳＥＴを検知して、判別信号の生成に用いることができる。
【０１１０】
（第２の実施の形態）
［装置の構成］
図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置１００１の構成の一例を示す図である。
【０１１１】
本実施の形態の不揮発性半導体記憶装置１００１と、第１の実施の形態に係る不揮発性半導体記憶装置１０００との違いは、複数のワード線２と複数のビット線３の各々に１個ずつオフセット検知セル５が接続されるように、クロスポイントセルアレイ２０１内にオフセット検知セル５が複数個配置されていることである。つまり、本実施の形態では、クロスポイントセルアレイ２０１には、複数のワード線２のそれぞれに対して各々１個ずつのオフセット検知セル５が設けられ、かつ、複数のビット線３のそれぞれに対して各々１個ずつのオフセット検知セル５が設けられるようにオフセット検知セル５が配置されている。
【０１１２】
メモリセル４およびオフセット検知セル５の構造は、いずれも、第１の実施の形態と同じ構造を用いることができる。
【０１１３】
このようにオフセット検知セル５を配置することによって、読み出し対象セルの検知電流に含まれるオフセット電流成分を、対象のメモリセル４と同じビット線３またはワード線２に接続されたオフセット検知セル５で検知される電流とみなして検知することができるようになる。これにより、第１の実施の形態で示した場合に比べ、読み出し対象のメモリセルのオフセット電流成分を精度良く検知することができるようになるという効果が得られる。
【０１１４】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置１００１は、図８に示されているように、互いに平行に形成された複数のワード線２と、ワード線２と交差する方向に互いに平行に形成された複数のビット線３と、ワード線２とビット線３の平面視における交点でかつワード線２とビット線３との間に形成されたクロスポイントセルアレイ２０１を備えている。さらに、クロスポイントセルアレイ２０１は、複数のメモリセル４と、複数のオフセット検知セル５を含んでいる。さらに、オフセット検知セル５は、複数のワード線２と複数のビット線３の各々に１個ずつオフセット検知セル５が接続されるように、クロスポイントセルアレイ２０１内に配置されている。図８のクロスポイントセルアレイ２０１では、オフセット検知セル５は、複数のワード線２と複数のビット線３との交点として、ここでは、クロスポイントセルアレイ２０１の対角線上に規則正しく配置されているが、配置方法はこれに限定されるものではなく、ワード線２とビット線３の各々に１個ずつオフセット検知セルが接続されるように配置されていればクロスポイントセルアレイ２０１の対角線上に配置されるとは限られない。
【０１１５】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置１００１に含まれるワード線選択器１０、ビット線選択器１１、電源線６および読み出し回路２０は、いずれも、第１の実施の形態と同じものを用いることができる。
【０１１６】
［読み出し方法］
本発明の第２の実施の形態に係る不揮発性半導体記憶装置１００１の読み出し方法は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０００の読み出し方法と、ほぼ同じであるため、以下では、本発明の第２の実施の形態と第１の実施の形態で異なる点についてのみ説明する。
【０１１７】
本発明の第２の実施の形態と第１の実施の形態の不揮発性半導体記憶装置の読み出し方法で異なる点は、オフセット電気信号ＳＯＦＦＳＥＴを検知する際に、ワード線選択器１０およびビット線選択器１１を用いて選択されるワード線およびビット線が異なることである。
【０１１８】
本発明の第１の実施の形態の不揮発性半導体記憶装置１０００では、読み出し対象セルのクロスポイントセルアレイ内での位置に関わらず、オフセット電気信号ＳＯＦＦＳＥＴを検知する際には常に同じワード線およびビット線が選択される。これに対して、本発明の第２の実施の形態の不揮発性半導体記憶装置１００１では、オフセット電気信号ＳＯＦＦＳＥＴを検知する際に選択されるワード線は、読み出し対象セルと同じワード線が選択される。さらに、ビット線は、選択されたワード線に接続されたオフセット検知セルに接続されるビット線が選択される。なお、読み出し対象セルと同じビット線を選択し、さらに、選択されたビット線に接続されたオフセット検知セルに接続されるワード線を選択しても同様の効果が得られる。
【０１１９】
つまり、本実施の形態では、読み出し回路２０は、次のいずれかの方法でメモリセルからの読み出しを行う。
【０１２０】
つまり、第１の読み出し方法は、ワード線がメモリセル４とオフセット検知セル５で共通となる読み出し方法である。この方法では、読み出し回路２０は、メモリセル電気信号ＳＣＥＬＬの値から、読み出し対象のメモリセルに対応した第１の選択ワード線と第１の選択ワード線に対して設けられたオフセット検知セルに対応した第２の選択ビット線との間に読み出し電圧が印加されることによって第２の選択ビット線に流れる電流の大きさに応じたオフセット電気信号ＳＯＦＦＳＥＴの値を引いた値に対応する判別信号ＳＮＥＴに基づいて、読み出し対象のメモリセルに記憶されている記憶データを判別する。
【０１２１】
また、第２の読み出し方法は、ビット線がメモリセルとオフセット検知セルで共通となる読み出し方法である。この方法では、読み出し回路２０は、メモリセル電気信号ＳＣＥＬＬの値から、読み出し対象のメモリセルに対応した第１の選択ビット線に対して設けられたオフセット検知セルに対応した第２の選択ワード線と読み出し対象のメモリセルに対応した第１の選択ビット線との間に読み出し電圧が印加されることによって第１の選択ビット線に流れる電流の大きさに応じたオフセット電気信号ＳＯＦＦＳＥＴの値を引いた値に対応する判別信号ＳＮＥＴに基づいて、読み出し対象のメモリセルに記憶されている記憶データを判別する。
【０１２２】
読み出し対象セルが選択されたときに検知される電流ＩＣＥＬＬに含まれる回り込み電流成分ＩＳＮＥＡＫは、クロスポイントセルアレイ２０１に含まれるメモリセル４に記憶されているデータによって変化するが、読み出し対象セルが接続されたビット線３およびワード線２に接続されたメモリセル４に記憶されているデータと、読み出し対象セルが接続されたビット線３またはワード線２のどちらにも接続されていないメモリセル４に記憶されているデータとでは、前者により大きな影響を受ける。
【０１２３】
本発明の第２の実施の形態の不揮発性半導体記憶装置１００１では、読み出し対象セルとオフセット検知セル５でワード線２またはビット線３のどちらかが同じになるので、オフセット検知セル５で検知されるオフセット電流ＩＯＦＦＳＥＴは、読み出し対象セルが選択されたときに検知される電流ＩＣＥＬＬに含まれる回り込み電流成分ＩＳＮＥＡＫにより近い値となるため、第１の実施の形態に比べ、ＳＮ比を向上させることができ、不揮発性半導体記憶装置１００１の読み出し精度が向上する。
【０１２４】
（第２の実施の形態の変形例）
［装置の構成］
図９は、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置１００１ａの構成の一例を示す図である。
【０１２５】
本変形例に係る不揮発性半導体記憶装置１００１ａと、第２の実施の形態に係る不揮発性半導体記憶装置１００１との違いは、読み出し対象セルの検知電流に含まれるオフセット電流成分を、２つの電流、つまり、対象のメモリセルと同じワード線に接続されたオフセット検知セルで検知される電流と、対象のメモリセルと同じビット線に接続されたオフセット検知セルで検知される電流とを参照して検知することである。これにより、第２の実施の形態で示した場合に比べ、読み出し対象のメモリセルのオフセット電流成分をさらに精度良く検知することができるようになるという効果が得られる。
【０１２６】
クロスポイントセルアレイ２０１、ワード線選択器１０、ビット線選択器１１および電源線６は、いずれも第２の実施の形態に係る不揮発性半導体記憶装置１００１と同じものを用いることができる。
【０１２７】
図９の不揮発性半導体記憶装置１００１ａは、さらに、読み出し回路２２０を含む。読み出し回路２２０は、クロスポイントセルアレイ２０１からワード線選択器１０およびビット線選択器１１によって選択された読み出し対象のメモリセルに記憶されているデータを読み出す回路であり、電流センス回路２１、センス信号選択器２２２、第１のオフセット保持回路２２３ａ、第２のオフセット保持回路２２３ｂ、オフセット除去回路２２４およびデータ判別回路２５を含んでいる。
【０１２８】
電流センス回路２１には、さらに、電源３１からＶＳＳの電位が与えられている。よって、（ＶＤＤ−ＶＳＳ）の電位差によって、ワード線２およびビット線３に電流が流れる。ビット線選択器１１によって選択されたビット線の、ビット線選択器１１側の端を流れる電流は、ビット線選択器１１を通じて電流センス回路２１に入力される。電流センス回路２１は、その入力された電流の大きさに応じた電気信号、つまり、選択ビット線を流れる電流の大きさに応じた電気信号を出力する。
【０１２９】
センス信号選択器２２２は、必要に応じて（つまり、読み出し回路２０が有する図示されていない制御回路からの指示に応じて）、電流センス回路２１から出力された電気信号を、第１のオフセット保持回路２２３ａ、第２のオフセット保持回路２２３ｂおよびオフセット除去回路２２４のどれに送るか（つまり、電気信号の出力先）を選択する機能を有する。
【０１３０】
第１のオフセット保持回路２２３ａおよび第２のオフセット保持回路２２３ｂは、それぞれ、電流センス回路２１からセンス信号選択器２２２を介して入力された電気信号（第１のオフセット電気信号ＳＯＦＦＳＥＴ１および第２のオフセット電気信号ＳＯＦＦＳＥＴ２）の値を保持し、入力される電気信号が無くなった後でも、必要に応じて、保持した値の電気信号を出力する機能を有する。
【０１３１】
オフセット除去回路２２４は、入力された３つの電気信号（第１のオフセット保持回路２２３ａに保持された第１のオフセット電気信号ＳＯＦＦＳＥＴ１、第２のオフセット保持回路２２３ｂに保持された第２のオフセット電気信号ＳＯＦＦＳＥＴ２、メモリセル４が選択されているときに電流センス回路２１からセンス信号選択器２２２を介して入力されるメモリセル電気信号ＳＣＥＬＬ）を参照して、以下の式に基づいて、電気信号（判別信号）ＳＮＥＴを生成する機能を有する。
【０１３２】
判別信号ＳＮＥＴは、第１のオフセット電気信号をＳＯＦＦＳＥＴ１、第２のオフセット電気信号をＳＯＦＦＳＥＴ２、メモリセル電気信号をＳＣＥＬＬとしたとき、
ＳＮＥＴ＝ＳＣＥＬＬ−（ＳＯＦＦＳＥＴ１＋ＳＯＦＦＳＥＴ２）／２
で求められるＳＮＥＴが平均的なＳＮ比を向上させるので望ましいが、クロスポイントセルアレイ２０１に書き込まれたデータ（“１”ｏｒ“０”）の分布が極端な場合（例えば、ほとんど“１”のデータの中で一部の領域にのみ“０”が集中して存在する場合など）のＳＮ比の確保を考慮に入れると、
ＳＮＥＴ＝ＳＣＥＬＬ−ＭＡＸ（ＳＯＦＦＳＥＴ１、ＳＯＦＦＳＥＴ２）：ＳＯＦＦＳＥＴ１とＳＯＦＦＳＥＴ２の大きい方をＳＣＥＬＬから引く
または、
ＳＮＥＴ＝ＳＣＥＬＬ−ＭＩＮ（ＳＯＦＦＳＥＴ１、ＳＯＦＦＳＥＴ２）：ＳＯＦＦＳＥＴ１とＳＯＦＦＳＥＴ２の小さい方をＳＣＥＬＬから引く
ことで求められるＳＮＥＴを用いても良い。
【０１３３】
さらには、下式で求められる、ＳＯＦＦＳＥＴ１とＳＯＦＦＳＥＴ２の加重平均をＳＣＥＬＬから引いたものをＳＮＥＴとして用いても良い。
【０１３４】
ＳＮＥＴ＝ＳＣＥＬＬ−（α×ＳＯＦＦＳＥＴ１＋β×ＳＯＦＦＳＥＴ２）／（α＋β）：α及びβはそれぞれＳＯＦＦＳＥＴ１及びＳＯＦＦＳＥＴ２の加重平均の重みを表す任意の定数
【０１３５】
データ判別回路２５は、オフセット除去回路２２４から出力される電気信号（判別信号）ＳＮＥＴに基づいて、読み出し対象のメモリセルに記憶されている記憶データとして、“１”または“０”に相当する電気信号ＳＯＵＴを出力する機能を有する。
【０１３６】
［読み出し方法］
続いて、図１０から図１２を用いて、本変形例による不揮発性半導体記憶装置１００１ａの読み出し方法について説明する。
【０１３７】
以下、読み出し対象セル（読み出し対象のメモリセル）４ａのデータを読み出す動作を例にして、そのシーケンスを示す。
【０１３８】
まず、図１０に示すように、ワード線選択器１０により、読み出し対象セル４ａに接続されたワード線のみを電源線６に接続し、その他のワード線は開放状態にする。続いて、ビット線選択器１１により、ワード線オフセット検知セル５ａ（読み出し対象セル４ａに接続されたワード線に接続されたオフセット検知セル）に接続されたビット線のみを電流センス回路２１に接続し、その他のビット線は開放状態にする。これにより、電流センス回路２１には、ビット線選択器１１によって選択されたビット線（選択ビット線）の、ビット線選択器１１側の端を流れる電流ＩＯＦＦＳＥＴ１が入力され、電流センス回路２１からは、電流ＩＯＦＦＳＥＴ１の大きさに応じた電気信号（第１のオフセット電気信号）ＳＯＦＦＳＥＴ１が出力される。この電流センス回路２１から出力される電気信号は、電流センス回路２１に入力される電流の大きさに応じ変化する電気信号であれば良く、第１のオフセット保持回路２２３ａ、第２のオフセット保持回路２２３ｂおよびオフセット除去回路２２４にどのような方式の回路を用いるかに合わせて自由に選択できる。例えば、電流または電圧の振幅や、パルス状の電流または電圧のパルス幅・パルス密度など、を用いることができる。
【０１３９】
続いて、センス信号選択器２２２により、電気信号ＳＯＦＦＳＥＴ１を第１のオフセット保持回路２２３ａに出力し、第１のオフセット保持回路２２３ａで保持させる。このとき、図１０に示されるように、電流センス回路２１と第２のオフセット保持回路２２３ｂおよびオフセット除去回路２２４との接続は、センス信号選択器２２２により切断されている。
【０１４０】
続いて、図１１に示すように、ワード線選択器１０により、ビット線オフセット検知セル５ｂ（読み出し対象セル４ａに接続されたビット線に接続されたオフセット検知セル）に接続されたワード線のみを電源線６に接続し、その他のワード線は開放状態にする。続いて、ビット線選択器１１により、ビット線オフセット検知セル５ｂに接続されたビット線のみを電流センス回路２１に接続し、その他のビット線は開放状態にする。これにより、電流センス回路２１には、ビット線選択器１１によって選択されたビット線（選択ビット線）の、ビット線選択器１１側の端を流れる電流ＩＯＦＦＳＥＴ２が入力され、電流センス回路２１からは、電流ＩＯＦＦＳＥＴ２の大きさに応じた電気信号（第２のオフセット電気信号）ＳＯＦＦＳＥＴ２が出力される。続いて、センス信号選択器２２２により、電気信号ＳＯＦＦＳＥＴ２を第２のオフセット保持回路２２３ｂに出力し、第２のオフセット保持回路２２３ｂで保持させる。このとき、図１１に示されるように、電流センス回路２１と第１のオフセット保持回路２２３ａおよびオフセット除去回路２２４との接続は、センス信号選択器２２２により切断されている。
【０１４１】
次に、図１２に示すように、ワード線選択器１０により、読み出し対象セル４ａに接続されたワード線のみを電源線６に接続し、その他のワード線は開放状態にする。続いて、ビット線選択器１１により、読み出し対象セル４ａに接続されたビット線のみを電流センス回路２１に接続し、その他のビット線は開放状態にする。これにより、電流センス回路２１には、ビット線選択器１１によって選択されたビット線の、ビット線選択器１１側の端を流れる電流ＩＣＥＬＬが入力され、電流センス回路２１からは、電流ＩＣＥＬＬの大きさに応じた電気信号（メモリセル電気信号）ＳＣＥＬＬが出力される。
【０１４２】
続いて、センス信号選択器２２２により、電気信号（メモリセル電気信号）ＳＣＥＬＬをオフセット除去回路２２４に入力する。このとき、図１２に示されるように、電流センス回路２１と第１のオフセット保持回路２２３ａおよび第２のオフセット保持回路２２３ｂとの接続は、センス信号選択器２２により切断されている。これとほぼ同時に、第１のオフセット保持回路２２３ａおよび第２のオフセット保持回路２２３ｂから、保持している電気信号（第１のオフセット電気信号）ＳＯＦＦＳＥＴ１および電気信号（第２のオフセット電気信号）ＳＯＦＦＳＥＴ２を出力させ、オフセット除去回路２２４に入力する。
【０１４３】
オフセット除去回路２２４は、電気信号（メモリセル電気信号）ＳＣＥＬＬから、電気信号（第１のオフセット電気信号）ＳＯＦＦＳＥＴ１と電気信号（第２のオフセット電気信号）ＳＯＦＦＳＥＴ２の平均値を引いた値に相当する電気信号（判別信号）ＳＮＥＴ（＝ＳＣＥＬＬ−（ＳＯＦＦＳＥＴ１＋ＳＯＦＦＳＥＴ２）／２）を出力する。その電気信号はデータ判別回路２５に入力される。
【０１４４】
データ判別回路２５は、入力された電気信号（判別信号）ＳＮＥＴの大きさに基づいて、読み出し対象セル４ａに含まれる抵抗変化型記憶素子の抵抗状態が高抵抗状態（ＨＲ）であるか低抵抗状態（ＬＲ）であるか（つまり、読み出し対象セル４ａに記憶されているデータ）を判別し、“１”または“０”に相当する電気信号ＳＯＵＴを読み出し回路２２０の出力信号として外部に出力する。
【０１４５】
［フローチャート］
図１３は、図１０の不揮発性半導体記憶装置１００１ａの、読み出しフローを示すフローチャートである。
【０１４６】
メモリセル（読み出し対象セル）４ａに対する読み出し動作が要求されると、まず、ワード線オフセット検知セル５ａを選択して第１のオフセット電気信号ＳＯＦＦＳＥＴ１を検知し（Ｆ１１；第１のオフセット検知手順の前半）、その信号を第１のオフセット保持回路２２３ａに保持させる（Ｆ１２；第１のオフセット検知手順の後半）。
【０１４７】
続いて、ビット線オフセット検知セル５ｂを選択して第２のオフセット電気信号ＳＯＦＦＳＥＴ２を検知し（Ｆ１３；第２のオフセット検知手順の前半）、その信号を第２のオフセット保持回路２２３ｂに保持させる（Ｆ１４；第２のオフセット検知手順の後半）。
【０１４８】
続いて、読み出し対象セル４ａを選択して信号を読み出し（Ｆ１５；メモリセル検知手順）、オフセット除去回路２２４を用いて、読み出し信号から、第１のオフセット電気信号ＳＯＦＦＳＥＴ１と第２のオフセット電気信号ＳＯＦＦＳＥＴ２との平均値を引いた差分信号（判別信号）ＳＮＥＴを計算する（Ｆ１６；オフセット除去手順）。
【０１４９】
続いて、データ判別回路２５を用いて、差分信号ＳＮＥＴを用いて読み出し対象セル４ａに記憶されているデータを判別する（Ｆ１７；データ判別手順）。以上で、データの読み出し動作は完了する。
【０１５０】
（第３の実施の形態）
［装置の構成］
図１４は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置１００２の構成の一例を示す図である。
【０１５１】
本実施の形態に係る不揮発性半導体記憶装置１００２では、特定の複数のビット線をオフセット検知ビット線３０３として設定し（つまり、複数のビット線には複数のオフセット検知ビット線３０３が含まれ）、オフセット検知セル５をそれらオフセット検知ビット線３０３にのみ接続する構成となっている。それぞれのオフセット検知ビット線３０３には、オフセット検知セル５とメモリセル４の両方が接続されるが、それぞれのワード線に対しては１個のオフセット検知セル５が接続される様に、それぞれのオフセット検知ビット線３０３に接続されるオフセット検知セル５とメモリセル４とが配置されている。さらに、オフセット検知ビット線３０３に接続されるオフセット検知セル５の個数は、全てのオフセット検知ビット線３０３のそれぞれで等しくなっている。つまり、クロスポイントセルアレイ３０１には、複数のワード線２のそれぞれに対して各々１個ずつのオフセット検知セル５が設けられ、かつ、全てのオフセット検知セル５が複数のオフセット検知ビット線３０３のいずれかに対して設けられるようにオフセット検知セル５が配置されている。
【０１５２】
メモリセル４およびオフセット検知セル５の構造は、いずれも、第１の実施の形態と同じ構造を用いることができる。さらに、オフセット検知ビット線３０３の構造は、他のビット線３と同じ構造を用いる。
【０１５３】
このようにオフセット検知セル５を決まったオフセット検知ビット線３０３にまとめて接続することによって、電流ＩＣＥＬＬを検知するために用いられるビット線と、オフセット電流ＩＯＦＦＳＥＴを検知するために用いられるビット線とを明確に分けることが可能となるため、ビット線選択器３１１で選択されるスイッチも電流ＩＣＥＬＬを検知する時とオフセット電流ＩＯＦＦＳＥＴを検知する時で完全に区別することができる。
【０１５４】
本発明の第２の実施の形態で示したようなオフセット検知セル５がクロスポイントセルアレイ２０１全体に渡って配置されている場合は、全てのビット線の中から、読み出し対象のセルに合わせて１本のビット線を選択するようにビット線選択器３１１を設計する必要がある。
【０１５５】
これに対して、本実施の形態の構成では、少ない本数のオフセット検知ビット線３０３の中から１本のビット線を選択すればよいので、ビット線選択器３１１のスイッチ選択を行う回路（図示せず）の回路設計を容易にすることができるという効果が得られる。
【０１５６】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置１００２は、図１４に示されているように、互いに平行に形成された複数のワード線２と、ワード線２と交差する方向に互いに平行に形成された複数のビット線３および複数のオフセット検知ビット線３０３と、ワード線２とビット線３およびオフセット検知ビット線３０３の平面視における交点でかつワード線２とビット線３およびオフセット検知ビット線３０３との間に形成されたクロスポイントセルアレイ３０１を備えている。
【０１５７】
さらに、クロスポイントセルアレイ３０１は、複数のメモリセル４と、複数のオフセット検知セル５を含んでいる。さらに、オフセット検知セル５は、（i）全てのオフセット検知セル５が複数のオフセット検知ビット線３０３のうちのどれかに接続され、かつ、（ii）それぞれのワード線２には１個ずつ接続されるように、クロスポイントセルアレイ３０１内に配置されている。
【０１５８】
なお、図１４の不揮発性半導体記憶装置１００２では、オフセット検知ビット線３０３は、ビット線３の隣にまとまって設置されているが、オフセット検知ビット線３０３の設置方法はこれに限定されるものではなく、ビット線３とビット線３の間にそれぞれのオフセット検知ビット線３０３を分散させて設置しても良い。さらに、オフセット検知セル５は、オフセット検知ビット線３０３に沿って、メモリセル４と交互になるように配置されているが、オフセット検知セル５の配置方法はこれに限定されるものではなく、上記（i）および（ii）の条件を満たせば良い。さらに、オフセット検知ビット線３０３が２本の場合について図示されており、これはクロスポイントセルアレイ３０１に占めるメモリセルの比率が最も大きくなる点で望ましいが、後述するようにより読み出し信号のＳＮ比をより高くしたい場合には、オフセット検知ビット線３０３の本数は３本以上であっても良い。
【０１５９】
図１４の不揮発性半導体記憶装置１００２は、さらに、ワード線選択器１０およびビット線選択器３１１を含む。ワード線選択器１０は、ワード線２に接続され、ワード線２のうちから１つを選択し、その選択したワード線（つまり、選択ワード線）のみを電源線６に接続させ、その他のワード線は開放状態にする。電源線６には、電源３０からＶＤＤの電位が与えられている。ビット線選択器３１１は、ビット線３およびオフセット検知ビット線３０３に接続され、ビット線３およびオフセット検知ビット線３０３のうちから１つを選択し、その選択したもののみを電流センス回路２１に接続させ、その他のビット線およびオフセット検知ビット線３０３は開放状態にする。
【０１６０】
図１４の不揮発性半導体記憶装置１００２は、さらに、読み出し回路３２０を含む。この読み出し回路３２０は、クロスポイントセルアレイ３０１からワード線選択器１０およびビット線選択器３１１によって選択された読み出し対象のメモリセルに記憶されているデータを読み出す回路であり、電流センス回路２１、センス信号選択器２２、オフセット保持回路２３、オフセット除去回路３２４およびデータ判別回路２５を含んでいる。
【０１６１】
電流センス回路２１には、さらに、電源３１からＶＳＳの電位が与えられている。よって、（ＶＤＤ−ＶＳＳ）の電位差によって、ワード線２およびビット線３またはオフセット検知ビット線３０３に電流が流れる。ビット線選択器３１１によって選択されたビット線またはオフセット検知ビット線の、ビット線選択器１１側の端を流れる電流は、ビット線選択器３１１を通じて電流センス回路２１に入力される。電流センス回路２１は、その入力された電流の大きさに応じた電気信号、つまり、選択ビット線を流れる電流の大きさに応じた電気信号を出力する。
【０１６２】
センス信号選択器２２は、必要に応じて（つまり、読み出し回路２０が有する図示されていない制御回路からの指示に応じて）、電流センス回路２１から出力された電気信号を、オフセット保持回路２３およびオフセット除去回路３２４のどちらに送るか（つまり、電気信号の出力先）を選択する機能を有する。
【０１６３】
オフセット保持回路２３は、電流センス回路２１からセンス信号選択器２２を介して入力された電気信号（オフセット電気信号ＳＯＦＦＳＥＴ）の値を保持し、入力される電気信号が無くなった後でも、必要に応じて、保持した値の電気信号を出力する機能を有する。
【０１６４】
オフセット除去回路３２４は、入力された２つの電気信号（つまり、メモリセル４が選択されているときに電流センス回路２１からセンス信号選択器２２を介して入力されるメモリセル電気信号ＳＣＥＬＬ、および、オフセット保持回路２３に保持されたオフセット電気信号ＳＯＦＦＳＥＴ）のうち、メモリセル電気信号からオフセット電気信号をγ倍にして引いた電気信号の大きさに応じた電気信号（判別信号）ＳＮＥＴを生成する機能を有する。γは、以下の式で計算される、オフセット検知ビット線３０３ごとに決まる定数である。
【０１６５】
γ＝Ｍ／（Ｍ−Ｎｉ）
Ｎｉ：ｉ番目のオフセット検知ビット線に接続されたオフセット検知セル数
Ｍ：各オフセット検知ビット線に接続されたセル数（１本のオフセット検知ビット線に接続されたメモリセルおよびオフセット検知セルの総数）
【０１６６】
データ判別回路２５は、オフセット除去回路３２４から出力される電気信号（判別信号）ＳＮＥＴに基づいて、読み出し対象のメモリセルに記憶されている記憶データとして、“１”または“０”に相当する電気信号ＳＯＵＴを出力する機能を有する。
【０１６７】
［読み出し方法］
続いて、図１５および図１６を用いて、本実施の形態による不揮発性半導体記憶装置１００２の読み出し方法について説明する。なお、オフセット検知ビット線は２本とし、それぞれのオフセット検知ビット線には、ビット線に沿った方向のメモリセル数の半分のワード線オフセット検知セルが接続されており、残りにはメモリセルと同じ構造のセルが接続されている場合について説明する。
【０１６８】
以下、読み出し対象セル（読み出し対象のメモリセル）４ａのデータを読み出す動作を例にして、そのシーケンスを示す。
【０１６９】
まず、図１５に示すように、ワード線選択器１０により、読み出し対象セル４ａに接続されたワード線のみを電源線６に接続し、その他のワード線は開放状態にする。この読み出し対象セル４ａに接続されたワード線に対して接続されたオフセット検知セルを、ここでは、ワード線オフセット検知セル５ａと記す。
【０１７０】
続いて、ビット線選択器３１１により、ワード線オフセット検知セル５ａに接続されたオフセット検知ビット線のみを電流センス回路２１に接続し、その他のオフセット検知ビット線およびビット線は開放状態にする。これにより、電流センス回路２１には、ビット線選択器３１１によって選択されたオフセット検知ビット線の、ビット線選択器３１１側の端を流れる電流ＩＯＦＦＳＥＴが入力され、電流センス回路２１からは、電流ＩＯＦＦＳＥＴの大きさに応じた電気信号（オフセット電気信号）ＳＯＦＦＳＥＴが出力される。この電流センス回路２１から出力される電気信号は、電流センス回路２１に入力される電流の大きさに応じ変化する電気信号であれば良く、オフセット保持回路２３およびオフセット除去回路３２４にどのような方式の回路を用いるかに合わせて自由に選択できる。例えば、電流または電圧の振幅や、パルス状の電流または電圧のパルス幅・パルス密度など、を用いることができる。
【０１７１】
続いて、センス信号選択器２２により、電気信号（オフセット電気信号）ＳＯＦＦＳＥＴをオフセット保持回路２３に出力し、オフセット保持回路２３で保持させる。このとき、図１５に示されるように、電流センス回路２１とオフセット除去回路３２４との接続は、センス信号選択器２２により切断されている。
【０１７２】
次に、図１６に示すように、ワード線選択器１０により、読み出し対象セル４ａに接続されたワード線のみを電源線６に接続し、その他のワード線は開放状態にする。続いて、ビット線選択器３１１により、読み出し対象セル４ａに接続されたビット線のみを電流センス回路２１に接続し、その他のビット線およびオフセット検知ビット線は開放状態にする。これにより、電流センス回路２１には、ビット線選択器３１１によって選択されたビット線の、ビット線選択器３１１側の端を流れる電流ＩＣＥＬＬが入力され、電流センス回路２１からは、電流ＩＣＥＬＬの大きさに応じた電気信号（メモリセル電気信号）ＳＣＥＬＬが出力される。
【０１７３】
続いて、センス信号選択器２２により、電気信号（メモリセル電気信号）ＳＣＥＬＬをオフセット除去回路３２４に入力する。このとき、図１６に示されるように、電流センス回路２１とオフセット保持回路２３との接続は、センス信号選択器２２により切断されている。これとほぼ同時に、オフセット保持回路２３から、保持している電気信号（オフセット電気信号）ＳＯＦＦＳＥＴを出力させ、オフセット除去回路３２４に入力する。
【０１７４】
オフセット除去回路３２４は、入力された２つの電気信号のうち、一方の電気信号（メモリセル電気信号ＳＣＥＬＬ）から他方の電気信号（オフセット電気信号ＳＯＦＦＳＥＴ）をγ倍（ここでは、２倍）にして引いた電気信号の大きさに応じた電気信号（判別信号）ＳＮＥＴ（＝ＳＣＥＬＬ−ＳＯＦＦＳＥＴ×２）を出力し、その電気信号はデータ判別回路２５に入力される。
【０１７５】
データ判別回路２５は、入力された電気信号ＳＮＥＴの大きさに基づいて、読み出し対象セル４ａに含まれるメモリ素子が高抵抗（ＨＲ）状態であるか低抵抗（ＬＲ）状態であるか（つまり、読み出し対象セル４ａに記憶されているデータ）を判別し、“１”または“０”に相当する電気信号ＳＯＵＴを読み出し回路３２０の出力信号として外部に出力する。
【０１７６】
本発明の第３の実施の形態の不揮発性半導体記憶装置１００２では、オフセット検知ビット線３０３には、ビット線に沿った方向のメモリセル数の半分のワード線オフセット検知セル５ａが接続されており、残りにはメモリセル４と同じ構造のメモリセル４が接続されている。このオフセット検知ビット線３０３に接続されたメモリセル４にはデータの書き込みは行われず、“０”または“１”が書き込まれていれば良い。つまり、本実施の形態において、ワード線オフセット検知セル５ａが選択されたときに電流センス回路２１で検知されるオフセット電流ＩＯＦＦＳＥＴは、読み出し対象セル４ａが選択されたときに電流センス回路２１で検知される電流ＩＣＥＬＬに含まれる回り込み電流ＩＳＮＥＡＫのおおよそ半分（ＩＯＦＦＳＥＴ≒ＩＳＮＥＡＫ／２）になる。オフセット除去回路３２４では、電流ＩＣＥＬＬの大きさに応じたメモリセル電気信号ＳＣＥＬＬから、オフセット電流ＩＯＦＦＳＥＴの大きさに応じたオフセット電気信号ＳＯＦＦＳＥＴを２倍した信号を大きさの判別信号ＳＮＥＴを出力するため、メモリセル電気信号ＳＣＥＬＬをそのまま判別信号として用いた場合に比べて、判別信号ＳＮＥＴのＳＮ比を大きくすることができ、不揮発性半導体記憶装置１００２の読み出し精度が向上する。
【０１７７】
［フローチャート］
図１７は、本発明の第３の実施の形態の不揮発性半導体記憶装置１００２の、読み出しフローを示すフローチャートである。
【０１７８】
まず、メモリセル（読み出し対象セル）４ａに対する読み出し動作が要求されると、ワード線オフセット検知セル５ａを選択してオフセット電気信号ＳＯＦＦＳＥＴを検知し（Ｆ２１；オフセット検知手順の前半）、その信号をオフセット保持回路２３に保持させる（Ｆ２２；オフセット検知手順の後半）。
【０１７９】
続いて、読み出し対象セル４ａを選択して信号（メモリセル電気信号）を読み出し（Ｆ２３；メモリセル検知手順）、オフセット除去回路３２４を用いて電気信号（判別信号）ＳＮＥＴを計算する（Ｆ２４；オフセット除去手順）。
【０１８０】
続いて、データ判別回路２５を用いて、電気信号（判別信号）ＳＮＥＴを用いて読み出し対象セル４ａに記憶されているデータを判別する（Ｆ２５；データ判別手順）。以上で、データの読み出し動作は完了する。
【０１８１】
以上は、不揮発性半導体記憶装置１００２に含まれるオフセット検知ビット線３０３が２本で、かつそれぞれのオフセット検知ビット線３０３には、ビット線に沿った方向のメモリセル数の半分のワード線オフセット検知セルが接続されている場合について、その動作を説明したものであるが、本発明はこの場合に限定されるものではない。より拡張した表現では、
ＩＯＦＦＳＥＴ≒ＩＳＮＥＡＫ×Ｍ／（Ｍ−Ｎｉ）
Ｎｉ：ｉ番目のオフセット検知ビット線に接続されたオフセット検知セル数、
Ｍ：各オフセット検知ビット線に接続されたセル数（１本のオフセット検知ビット線に接続されたメモリセルおよびオフセット検知セルの総数）
となるため、オフセット除去回路３２４で差分を計算するときのオフセット電気信号ＳＯＦＦＳＥＴの倍数をＭ／（Ｍ−Ｎｉ）にすれば、同様の効果が得られる。オフセット検知ビット線３０３の本数が増え、１本のオフセット検知ビット線３０３に接続されるオフセット検知セル数Ｎｉが小さくなるほど、ＩＯＦＦＳＥＴとＩＳＮＥＡＫ×Ｍ／（Ｍ−Ｎｉ）との差は小さくなるので、よりＳＮ比を大きくすることができる。
【０１８２】
さらに、上記説明では、オフセット検知セルが特定のオフセット検知ビット線３０３にのみ接続されるように配置された例について説明したが、特定の複数のワード線をオフセット検知ワード線として設定し、オフセット検知セルは、（i）全てのオフセット検知セルが複数のオフセット検知ワード線のうちのどれかに接続され、かつ、（ii）それぞれのビット線には１個ずつ接続されるように、クロスポイントセルアレイ内に配置した場合でも、同様の効果が得られる。
【０１８３】
以上、本発明に係る不揮発性半導体記憶装置およびその読み出し方法について、実施の形態および変形例に基づいて説明したが、本発明はこれらの実施の形態および変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態および変形例に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態および変形例における構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。
【０１８４】
たとえば、第１の実施の形態における読み出し方法では、図７のフローチャートに示されるように、最後にオフセット保持回路に信号が保持された時から、クロスポイントセルアレイの記憶データに変更が発生したか否かを判断した（Ｆ１）が、本発明は、このような手順に限られず、メモリセルからデータを読み出す度に、この判断をすることなく、オフセット検知セルからオフセット電気信号を読み出してオフセット保持回路に保持してもよい。これにより、クロスポイントセルアレイの記憶データに変更が発生しているか否かの判断が不要になるので、クロスポイントセルアレイへの書き込み管理が不要となる。
【０１８５】
また、これとは逆に、第２の実施の形態、その変形例、および、第３の実施の形態では、メモリセルからデータを読み出す際に、クロスポイントセルアレイの記憶データに変更が発生しているか否かの判断がされていなかったが、第１の実施の形態と同様に、その判断をし、記憶データに変更が発生している場合にだけ、オフセット保持回路に保持させるオフセット電気信号を更新してもよい。
【０１８６】
また、本発明に係る不揮発性半導体記憶装置は、必ずしも、ワード線選択器、ビット線選択器および読み出し回路を備える必要はなく、少なくとも、クロスポイントセルアレイを備えればよい。そのクロスポイントセルアレイは、メモリ動作をするメモリ素子を含むメモリセルと、メモリ素子が前記メモリ動作をする場合の高抵抗状態でのメモリ素子の抵抗値より高い抵抗値を有するオフセット検知セルとを含むので、構造上の違いがないメモリセルとダミーセルとで構成される従来のクロスポイントセルアレイと異なり、高い精度で回り込み電流を検知することができる構造を有する。
【０１８７】
また、上記実施の形態および変形例における不揮発性半導体記憶装置には、メモリセルへの書き込み回路および初期ブレーク動作を施す回路が明示されていなかったが、このような回路が備えられてもよいのは言うまでもない。
【産業上の利用可能性】
【０１８８】
本発明は、不揮発性半導体記憶装置として、特に、微細化かつ大容量化が可能なクロスポイント構造を実現する上での問題であった、回り込み電流により読み出し信号のＳＮ比が低下するという、従来の装置構成では対策が困難であった問題を解決できる不揮発性半導体記憶装置として、例えば、デジタル家電、メモリカード、携帯型電話機およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。
【符号の説明】
【０１８９】
１、２０１、３０１  クロスポイントセルアレイ
２  ワード線
３  ビット線
４  メモリセル
４ａ  読み出し対象セル
５、５１、５２、５３、５４  オフセット検知セル
５ａ  ワード線オフセット検知セル
５ｂ  ビット線オフセット検知セル
６  電源線
１０  ワード線選択器
１１、３１１  ビット線選択器
１６、２０、２２０、３２０  読み出し回路
２１  電流センス回路
２２、２２２  センス信号選択器
２３  オフセット保持回路
２４、２２４、３２４  オフセット除去回路
２５  データ判別回路
３０  電源ＶＤＤ
３１  電源ＶＳＳ
１００、５０１  層間絶縁膜
１１０  第１ビア
１１１  メモリ素子
１１２  第２ビア
２２３ａ  第１のオフセット保持回路
２２３ｂ  第２のオフセット保持回路
３０３  オフセット検知ビット線
５１１  第１電極
５１２  第２電極
５１３  第３電極
５２１  高酸素不足度層
５２２  低酸素不足度層
５３０  半導体層
５７０  抵抗変化素子
５７１  ダイオード
５７２  メモリ素子
６０１  クロスポイントセルアレイ
６０２  メモリセル
６０２ａ  選択セル
６０８  ダミーセル
６０９  ダミービット線
６１７  減算回路
１０００、１００１、１００１ａ、１００２  不揮発性半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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