(57)【要約】  電荷転送回路は，入力電荷を保持する入力電荷保持素子と，出力電荷を保持する出力電荷保持素子と，入力電荷保持素子の第１のノードと出力電荷保持素子の第２のノードとの間に設けられ，入力電荷保持素子が保持する電荷を出力電荷保持素子に転送する電荷転送素子（M1）とを有する電荷転送ユニットと，電荷転送素子が電荷転送を終了した時，第１のノードの第１の電圧に対応する第３の電圧を検出する誤差検出回路と，電荷転送が終了した時の第２のノードの第２の電圧を第３の電圧に基づいて補正して第２のノードの第２の電圧に含まれる誤差を除去する誤差補正ユニットとを有する。
2013014724.tif 000002
【特許請求の範囲】
【請求項１】
入力電荷を保持する入力電荷保持素子と，出力電荷を保持する出力電荷保持素子と，前記入力電荷保持素子の第１のノードと前記出力電荷保持素子の第２のノードとの間に設けられ，前記入力電荷保持素子が保持する電荷を前記出力電荷保持素子に転送する電荷転送素子とを有する電荷転送ユニットと，
前記電荷転送素子が前記入力電荷保持素子から出力電荷保持素子への電荷転送を終了した時，前記第１のノードの第１の電圧に対応する第３の電圧を検出する誤差検出回路と，
前記電荷転送が終了した時の前記第２のノードの第２の電圧を前記第３の電圧に基づいて補正して前記第２のノードの第２の電圧に含まれる誤差を除去する誤差補正ユニットとを有する電荷転送回路。
【請求項２】
前記誤差検出回路は，誤差電荷保持素子と，前記第１のノードと前記誤差電荷保持素子の第３のノードとの間に連結されたトランスファゲートとを有し，前記電荷転送が終了した時に，前記トランスファゲートが導通して前記入力電荷保持素子内の電荷を前記入力電荷保持素子と誤差電荷保持素子とに分配し，前記第３のノードに前記第３の電圧を保持する電荷転送回路。
【請求項３】
請求項１または２において，
前記電荷転送ユニット内の前記電荷転送素子は，前記第１のノードに連結された第１のソース・ドレイン端子と前記第２のノードに連結された第２のソース・ドレイン端子とゲートとを有するＭＯＳトランジスタを有し，前記電荷転送時に前記ゲートに電荷転送用電圧が印加される電荷転送回路。
【請求項４】
請求項３において，
前記電荷転送の開始前において，前記入力電荷保持素子は入力電圧を印加され当該入力電圧に対応する電荷を保持し，前記電荷転送の開始時において，前記ＭＯＳトランジスタのゲートに第１のゲート電圧が印加され，前記ＭＯＳトランジスタが導通して前記入力電荷保持素子内の電荷が前記出力電荷保持素子に転送し，前記ＭＯＳトランジスタが非導通になることで前記電荷の転送が終了する電荷転送回路。
【請求項５】
請求項１または２において，
前記電荷転送ユニット内の前記電荷転送素子は，前記第１のノードに連結された第１のソース・ドレイン端子と前記第２のノードに連結された第２のソース・ドレイン端子とゲート制御信号が供給されるゲートとを有するＭＯＳトランジスタと，前記第１のノードの電位に応じて前記ゲート制御信号を生成する増幅器とを有する電荷転送回路。
【請求項６】
請求項５において，
前記電荷転送の開始前において，前記入力電荷保持素子は入力電圧を印加され当該入力電圧に対応する電荷を保持し，前記電荷転送の開始時において，前記増幅器の入力に第１の定電圧と前記第１のノードの電圧とが印加され，前記ＭＯＳトランジスタが導通して前記入力電荷保持素子内の電荷が前記出力電荷保持素子に転送し，前記第１のノードの電圧が前記第１の定電圧に達した時に前記ＭＯＳトランジスタが非導通になることで前記電荷の転送が終了する電荷転送回路。
【請求項７】
請求項１または２において，
前記誤差補正ユニットは，前記電荷転送が終了した時に，前記第３の電圧に含まれる誤差を前記第２の電圧から除去する演算回路を有する電荷転送回路。
【請求項８】
請求項１または２において，
前記誤差補正ユニットは，前記電荷転送が終了した時の前記第２の電圧と第３の電圧をアナログデジタル変換するアナログデジタル変換器と，前記第３の電圧のデジタル値に含まれる誤差を，前記第２の電圧のデジタル値から除去するデジタルシグナルプロセッサとを有する電荷転送回路。
【請求項９】
請求項１または２において，
前記電荷転送ユニットは，前記電荷転送開始時において，前記第１のノードを前記入力電圧に入力側バイアス電圧を加えた電圧にセットし，前記第２のノードを出力側電圧にセットする電荷転送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電荷転送回路に関する。
【背景技術】
【０００２】
電荷転送回路は，アナログ量を表す電荷（チャージ）を入力電荷保持素子から電荷転送素子を介して出力電荷保持素子に転送する。電荷転送回路は，一種の電荷領域信号処理回路であり，アナログ量を表す電荷パケットを転送する。電荷領域信号処理回路には，例えば、電荷結合素子（CCD）や，本願のトランジスタにより電荷を転送する電荷転送回路などが含まれる。【０００３】
電荷転送回路は，入力電荷保持素子に入力電圧を印加して電荷を保持させ，電荷転送素子を介して入力電荷を入力電荷保持素子から出力電荷保持素子に転送する。出力電荷保持素子の出力電圧は，入力電圧を，入力及び出力電荷保持素子の容量比倍した電圧になる。【０００４】
電荷転送回路などの電荷領域信号処理回路については，以下の特許文献に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−５３９３２４号公報
【特許文献２】特開２０１０−３４８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１には，電荷転送素子であるトランジスタの閾値電圧に基づき入力電圧に対応する電荷を入力電荷保持素子から出力電荷保持素子に転送する電荷転送回路と，差動アンプを利用して入力電圧に対応する電荷を入力電荷保持素子から出力電荷保持素子に転送する電荷転送回路とが記載している。【０００７】
しかしながら，トランジスタの閾値電圧は，プロセス条件に依存してばらつくとともに，動作状態での電源電圧や動作温度によってもばらつく。そのため，転送される電荷量は，閾値電圧のばらつきに対応する分だけ誤差を有することになり，電荷転送回路の精度が低下する。また，差動アンプを利用して電荷を転送する場合も，差動アンプにオフセット電圧が内在し，転送される電荷量は，オフセット電圧のばらつきに対応する分だけ誤差を有し，同様に電荷転送回路の精度が低下する。【０００８】
そこで，本発明の目的は，上記の誤差を抑制して転送される電荷量の精度を高めた電荷転送回路を提供することにある。
【課題を解決するための手段】
【０００９】
電荷転送回路の第１の側面は，入力電荷を保持する入力電荷保持素子と，出力電荷を保持する出力電荷保持素子と，前記入力電荷保持素子の第１のノードと前記出力電荷保持素子の第２のノードとの間に設けられ，前記入力電荷保持素子が保持する電荷を前記出力電荷保持素子に転送する電荷転送素子とを有する電荷転送ユニットと，
前記電荷転送素子が前記入力電荷保持素子から出力電荷保持素子への電荷転送を終了した時，前記第１のノードの第１の電圧に対応する第３の電圧を検出する誤差検出回路と，
前記電荷転送が終了した時の前記第２のノードの第２の電圧を前記第３の電圧に基づいて補正して前記第２のノードの第２の電圧に含まれる誤差を除去する誤差補正ユニットとを有する。
【発明の効果】
【００１０】
第１の側面によれば，電荷転送回路において，誤差が抑制され高精度な電荷転送が行われる。
【図面の簡単な説明】
【００１１】
【図１】電荷転送回路とその電荷転送動作を示す図である。
【図２】図１の電荷転送回路の動作を説明する図である。
【図３】別の電荷転送回路とその電荷転送動作を示す図である。
【図４】図１の電荷転送回路による出力電圧の誤差を説明する図である。
【図５】図３の電荷転送回路による出力電圧の誤差を説明する図である。
【図６】本実施の形態における電荷転送回路の概略図である。
【図７】第１の実施の形態における電荷転送回路を示す図である。
【図８】図７の電荷転送回路の動作を示す図である。
【図９】第１のノードnc1のプリセット回路の例を示す図である。
【図１０】第２のノードnc2のプリセット回路の例を示す図である。
【図１１】本実施の形態における電荷転送回路の変型例を示す図である。
【図１２】本実施の形態における電荷転送回路の変型例を示す図である。
【発明を実施するための形態】
【００１２】
図１は，電荷転送回路とその電荷転送動作を示す図である。図１の電荷転送回路は，入力電荷を保持する入力電荷保持素子C1と，出力電荷を保持する出力電荷保持素子C2と，入力電荷保持素子C1の第１のノードnc1と出力電荷保持素子C2の第２のノードnc2との間に設けられ，入力電荷保持素子C1が保持する電荷を出力電荷保持素子C2に転送する電荷転送素子M1とを有する。図１の例では，入力，出力電荷保持素子C1,C2は共にキャパシタであり，電荷転送素子M1はPチャネルMOSトランジスタ（PMOSトランジスタ）である。
【００１３】
図１の右側に電荷転送動作が示されていて，横軸が時間，縦軸が電圧に対応する。電荷転送回路は，電荷転送開始時t1に，例えば，入力電圧VINに入力バイアス電圧VB1を加えた電圧VIN+VB1が第１のノードnc1に印加され，出力バイアス電圧VB2が第２のノードnc2に印加された状態にされる。そのためには，第１，第２のノードnc1,nc2には電圧を印加するためのスイッチが設けられるが，図１では省略されている。さらに，電荷転送開始時t1において，PMOSトランジスタM1のゲートには電荷転送用電圧VGが印加され，電荷転送中t1-t2の間，その電荷転送用電圧VGが維持される。
【００１４】
電荷転送のための条件は，次の２つである。
（１）第１に，電荷転送中において第１のノードnc1の電圧（電位）が第２のノードnc2の電圧（電位）よりも高いことと，
（２）第２に電荷転送開始時での第１のノードnc1の電圧VIN+VB1が電圧VG-VTHよりも高いこと，（VIN+VB1）>（VG-VTH），である。
第２の条件のVTHはPMOSトランジスタM1の閾値電圧であり，PMOSの場合通常はVTH<0である。そして，第１のノードnc1がゲートの電圧VGよりも閾値電圧（-VTH）以上高い場合に，PMOSトランジスタM1は導通する。
【００１５】
つまり，電荷転送動作は，第１のノードnc1の電圧が電荷転送開始時での電圧VIN+VB1から，PMOSトランジスタM1が非導通状態になる電圧VG-VTHに低下するまでの期間行われる。電荷転送により出力電荷保持素子C2には電荷が充電され，第２のノードnc2は，電荷転送開始時の電圧VB2から電荷転送完了時の出力電圧VOUTに上昇する。
【００１６】
この場合，電荷保存の法則により，入力電荷保持素子C1から流出した電荷の量QTと，出力電荷保持素子C2に流入した電荷の量QTとは等しく，次の関係が成り立つ。
QT=［（VB1+VIN）-（VG-VTH)］×C1=(VOUT-VB2)×C2
よって，出力電圧VOUTは次のようになる。
VOUT=VIN×C1/C2+constant                        （式１）
図２は，図１の電荷転送回路の動作を説明する図である。図２は，水の転送例による電荷転送のたとえ（アナロジー）である。転送元のタンクtank1内の水をウオータゲートWGを介して転送先のタンクtank2内に転送するための条件は，次の２つである。
（１）両タンク内の水面の高さH1,H2は，転送中はH1>H2であり，
（２）転送開始時にタンクtank1内の水面の高さH1は，ウオータゲートWGの高さHSWよりも高い，H1>HSW，であること。
そして，ウオータゲートWGを開くと，転送元のタンクtank1内の水は，水面の高さH1がウオータゲートWGの高さHSWに達するまで転送先のタンクtank2に流入する。
【００１７】
この場合，図１の各電圧との関係は次の通りである。
H1：VB1+VIN
HSW：VG-VTH
H2：VB2
タンクtank2の最終水面：VOUT
図３は，別の電荷転送回路とその電荷転送動作を示す図である。図３の電荷転送回路は，図１と同様に，入力電荷を保持する入力電荷保持素子C1と，出力電荷を保持する出力電荷保持素子C2と，入力電荷保持素子C1の第１のノードnc1と出力電荷保持素子C2の第２のノードnc2との間に設けられ，入力電荷保持素子C1が保持する電荷を出力電荷保持素子C2に転送する電荷転送素子M1とを有する。図３でも，入力，出力電荷保持素子C1,C2は共にキャパシタであり，電荷転送素子M1はPチャネルMOSトランジスタ（PMOSトランジスタ）である。
【００１８】
さらに，電荷転送回路は，定電圧V0と第１のノードnc1の電圧とを入力し，PMOSトランジスタM1のゲートに出力信号を供給する増幅器１０を有する。増幅器１０は，第１のノードnc1の電圧が定電圧V0より高い場合は，出力信号をLレベルにして，PMOSトランジスタM1を導通させる。逆に，第１のノードnc1の電圧が定電圧V0以下になると，出力信号をHレベルにして，PMOSトランジスタM1を非導通にする。
【００１９】
図３の右側に電荷転送動作が示されている。電荷転送回路は，電荷転送開始時t1に，例えば，第１のノードnc1に入力電圧VINに入力バイアス電圧VB1を加えた電圧VIN+VB1が印加され，第２のノードnc2に出力バイアス電圧VB2が印加された状態にされる。そのために，図示しないスイッチが設けられている。図１と同様に，電荷転送のための条件は，（１）電荷転送中に第１のノードnc1の電圧（電位）が第２のノードnc2の電圧（電位）よりも高いことと，（２）第２に電荷転送開始時での第１のノードnc1の電圧VIN+VB1が定電圧V0よりも高いこと，（VIN+VB1）>V0，である。
【００２０】
時間t1で電荷転送が開始し，第１のノードnc1の電圧がVIN+VB1から低下し，定電圧V0に達するとPMOSトランジスタM1がオフになり，時間t2で電荷転送は終了する。この時，第２のノードnc2の電圧は出力電圧VOUTである。電荷保存の法則により，転送した電荷量QTについて次の式が成り立つ。
QT=(VB1+VIN-V0)×C1=(VOUT-VB2)×C2
VOUT=VIN×C1/C2+constant                        （式２）
式１に示された図１の電荷転送回路の出力電圧VOUTと，式２に示された図３の電荷転送回路の出力電圧VOUTは，共に，入力電圧VINを電荷保持素子C1,C2のキャパシタ比C2/C1で増幅した電圧に定数を加算した値になる。つまり，入力電圧VINに比例した電圧を転送したことを意味する。
【００２１】
図４は，図１の電荷転送回路による出力電圧の誤差を説明する図である。図１の電荷転送回路の場合，第１のノードnc1の電荷転送終了時の電圧はVG-VTHである。この電荷転送終了時の電圧VG-VTHは，転送した電荷量を決める電圧である。しかしながら，トランジスタの閾値電圧VTHは，プロセス条件（P）に依存するばらつきに加えて，動作中の電源電圧（V）や動作温度（T）に依存するばらつきを有する。電源電圧は，例えばMOSトランジスタのバックゲート電圧として使用されるので，その電圧の変動はトランジスタの閾値電圧VTHの変動を招く。
【００２２】
図４において，閾値電圧が理想値VTH0の場合と，理想値VTH0にP.V.TによるばらつきVTHXが加わった場合の電荷転送動作を示している。理想値VTH0は固定値であるが，ばらつきVTHXはP,V,Tに依存するので，VTHX=f(P,V,T)の関数で表現できる。太線が理想値VTH0の場合を示し，細い線がばらついた閾値電圧VTH0+VTHXの場合を示す。理想値VTH0の場合の電荷転送後の出力電圧VOUTは，式１に示した通りである。
【００２３】
一方，バラツキを含む閾値VTH0+VTHXの場合の電荷転送後の出力電圧VOUT’は，次の通りである。
QT'=［（VB1+VIN）-（VG-VTH0-VTHX)］×C1=(VOUT'-VB2)×C2
VOUT'=(VIN+VTHX)×C1/C2+constant                        （式１A）
つまり，出力電圧VOUT'は，入力電圧VINに比例せずノンリニアな関係を有する。
【００２４】
図５は，図３の電荷転送回路による出力電圧の誤差を説明する図である。図３の電荷転送回路の場合，第１のノードnc1の電荷転送終了時の電圧はV0である。しかしながら，増幅器１０はオフセット電圧Voffsetを有する。増幅器のオフセット電圧の原因は，増幅器を構成するトランジスタの閾値電圧のバラツキなどである。
【００２５】
図５において，増幅器１０がオフセット電圧Voffsetを有しない場合の電荷転送動作と，増幅器１０がオフセット電圧Voffsetを有する場合の電荷転送動作とを示している。オフセット電圧Voffsetを有する場合は，第１のノードnc1が定電圧V0にオフセット電圧Voffsetを加えた電圧V0+Voffsetに達すると，PMOSトランジスタM1がオフになるので，電荷転送終了時t2の第１のノードnc1の電圧は，V0+Voffsetになる。図５において，太線がオフセットゼロの場合を示し，細い線がオフセットを有する場合を示す。オフセットを有しない理想的な場合の電荷転送後の出力電圧VOUTは，式２に示した通りである。
【００２６】
一方，オフセット電圧Voffsetを有する場合の電荷転送後の出力電圧VOUT’は，次の通りである。
QT=[(VB1+VIN)-(V0+Voffset)]×C1=(VOUT'-VB2)×C2
VOUT'=(VIN-Voffset)×C1/C2+constant                      （式２A）
さらに，式１A,２Aにおいて，入力電荷保持素子C1と出力電荷保持素子C2のキャパシタ比C1/C2を大きく設定すると，第１のノードnc1での誤差VTHX,Voffsetは，C1/C2倍に増大してしまい，第２のノードnc2の出力電圧VOUT'に含まれる誤差はますます大きくなる。
【００２７】
［本実施の形態の電荷転送回路］
図６は，本実施の形態における電荷転送回路の概略図である。図６の電荷転送回路は，図１や図３に示した電荷転送回路を含む電荷転送ユニット２０と，電荷転送終了時に，前記第１のノードの電圧に対応する補正電圧を検出する誤差検出回路２２と，電荷転送終了時の第２のノードの電圧を補正電圧に基づいて補正して第２のノードの出力電圧に含まれる誤差を除去する誤差補正ユニット２４とを有する。誤差検出回路２２が検出する第１のノードの電圧に対応する補正電圧は，第１のノードの電圧に含まれる誤差成分を含んでいる。そこで，誤差補正ユニット２４は，検出した補正電圧に基づいて，第２のノードの出力電圧に含まれる誤差成分を除去する。
【００２８】
図７は，第１の実施の形態における電荷転送回路を示す図である。電荷転送ユニット２０は，入力電荷保持素子C1と，出力電荷保持素子C2と，それらの第１のノードnc1と第２のノードnc2との間に設けられた電荷転送素子２１とを有する。電荷転送素子２１は，第１の例として，図１に示したゲートに電圧VGが印加されたPMOSトランジスタM1であり，第２の例として，図３に示した増幅器１０とPMOSトランジスタM1である。いずれの例であっても良い。
【００２９】
そして，図７の電荷転送ユニット２０には，第１のノードnc1に入力電圧VINを印加するスイッチS1と，入力側キャパシタC1の第１のノードnc1とは反対側の電極に設けられグランドVSSまたはバイアス電圧VB1を印加するスイッチS1，S2と，出力側キャパシタC2の第２のノードnc2に設けられバイアス電圧VB2を印加するスイッチS1とを有する。各スイッチにおいて，S1は，電荷転送動作のプリセット期間においてオンし電荷転送中はオフになるスイッチであり，S2は，プリセット期間にオフになり電荷転送動作中にオンするスイッチである。
【００３０】
例えば，プリセット期間中に，スイッチS1がオンして，入力側キャパシタC1の第１のノードnc1には入力電圧VINが印加され，入力側キャパシタC1の反対側電極にはグランドVSSが印加され，入力側キャパシタC1には入力電圧VINに応じた電荷が蓄積される。同様に，プリセット期間中に，出力側キャパシタC2の第２のノードnc2にはバイアス電圧VB2が印加され，出力側キャパシタC2にはバイアス電圧VB2に応じた電荷が蓄積される。そして，スイッチS1がオフ，S2がオンになると，入力側キャパシタC1の電極にバイアス電圧VB1が印加され，第１のノードnc1の電圧はVIN+VB1になる。その結果，電荷転送素子２１がオンして電荷の転送が行われる。
【００３１】
図７の誤差検出回路２２は，CMOSトランスファゲート２３と，誤差電圧に対応する電荷を保持する誤差保持素子，キャパシタC3と，誤差保持素子C3の第３のノードnc3にグランドVSSを印加するスイッチS1とを有する。プリセット期間中にスイッチS1がオンして第３のノードnc3はグランドVSSにセットされる。そして，電荷転送ユニット２０による電荷転送が完了した時点で，CMOSトランスファゲート２３が導通して，第１のノードnc1の電圧に対応する電圧が誤差保持素子C3に保持される。CMOSトランスファゲート２３が導通すると，入力電荷保持素子C1と誤差保持素子C3の第１，第３のノードnc1,nc3が接続されるので，入力電荷保持素子C1が保持していた電荷が，両素子C1,C3の容量比で分配される。
【００３２】
すなわち，CMOSトランスファゲート２３がオンする前とオンした後の電荷保存の法則により，次の通りである。
Vnc1×C1=Vnc3×（C1+C3）
Vnc3=Vnc1×（C1/(C1+C3)）=VS
この電圧Vnc3が，誤差検出回路２２が検出した補正電圧VSである。第１のノードnc1の電圧Vnc1には，後述するとおり誤差成分が含まれているので，第３のノードnc3の電圧Vnc3にも誤差成分VEが含まれている。したがって，後述する演算によりその誤差成分VEを求めて，電荷転送後の第２のノードcn2の出力電圧VOUT'から誤差成分VEを除去することができる。
【００３３】
トランスファゲート２３は，両ソース・ドレイン端子の電圧とゲート電圧との関係がどのような関係でも導通できるようにNMOSトランジスタとPMOSトランジスタとを並列に接続したCMOSトランジスタで構成されている。ただし，両ソース・ドレイン端子の電圧とゲート電圧との関係において，制御信号ΦがHレベルの時に導通することができるのであれば，NMOSトランジスタのみ，またはPMOSトランジスタのみで構成してもよい。
【００３４】
図７の誤差補正ユニット２４は，電荷転送が終了した時の第２のノードnc2の電圧VOUT'を補正電圧VSに基づいて補正して，第２のノードの電圧VOUT'に含まれる誤差VEを除去する。図７の例では，誤差補正ユニット２４は，誤差電圧VSを（C1+C3）/C2倍する増幅器２５と，増幅器２５の出力と電荷転送ユニット２０の出力電圧VOUT'とを加算する加算器２６とを有する回路である。この乗算と加算の演算により，出力電圧VOUT'から誤差成分VEが除去される。
【００３５】
図８は，図７の電荷転送回路の動作を示す図である。図８中には，スイッチS1，S2の動作（Hレベルでオン，Lレベルでオフ），CMOSトランスファゲート２３の制御信号Φ（Hレベルでオン，Lレベルでオフ），第１，第２，第３のノードnc1,nc2,nc3の電圧の変動が示されている。横軸において，時間t0〜t1がプリセット期間，時間t1〜t2が電荷転送期間，そして，時間t2〜t3が誤差検出期間である。
【００３６】
まず，プリセット期間t0〜t1において，スイッチS1がオン，S2がオフとなり，第１のノードnc1は入力電圧VINに，第２のノードnc2はバイアス電圧VB2に，そして，第３のノードnc3はグランドVSSにセットされる。そして，電荷転送開始時間t1でスイッチS2がオン，S1がオフになると，入力電荷保持素子C1の第１のノードnc1とは反対側の電極にバイアス電圧VB1が印加され，第１のノードnc1はVIN+VB1になる。この時，第２のノードnc2の電圧はVB2，第３のノードnc3の電圧はVSS=0Vである。
【００３７】
したがって，時間t1の前後では以下の電圧関係がある。
VIN<VG-VTH<VIN+VB1（図１の電荷転送素子M1の場合）
VIN<V0<VIN+VB1（図３の電荷転送素子M1と増幅器１０の場合）
ここで，VG-VTHまたはVOを既知である固定値VFIXとすると，次の電圧関係になる。
VIN<VFIX<VIN+VB1
ただし，電圧VFIXには閾値電圧のバラツキやオフセット電圧のバラツキにより誤差VEが含まれている。
【００３８】
つまり，プリセット期間t0〜t1では，VIN<VFIXであるので電荷転送素子２１であるPMOSトランジスタM1はオフであり，電荷転送開始時間t1でスイッチS1がオフ，S2がオンになって第１のノードnc1がVIN+VB1になると，VFIX<VIN+VB1となり，電荷転送素子２１が導通する。これにより，入力電荷保持素子C1内の電荷が電荷転送素子２１を介して出力電荷保持素子C2側に流れ，第１のノードnc1の電圧（電位）は低下し，第２のノードnc2の電圧（電位）は上昇する。時間t2で第１のノードnc1の電圧がVFIX+VEに達すると，電荷転送素子２１のPMOSトランジスタはオフになり，第２のノードnc2の電圧の上昇も停止し，電荷転送は終了する。この時の電圧はVOUT'である。この第２のノードnc2の電圧VOUT'は，前述の式1A,2Aのとおり以下になる。
VOUT'=(VIN-VE)×C1/C2+constant                        （式３）
次に，時間t2で電荷転送が終了した後，誤差検出期間t2〜t3では，誤差検出回路２２の制御信号ΦがHレベルになり，その反転制御信号/ΦがLレベルになり，CMOSトランスファゲート２３が導通する。これにより，第１のノードnc1の電圧VFIX+VEは，入力電荷保持素子C1と誤差電荷保持素子C3との容量比で分配され，第３のノードnc3の電圧VS（第１のノードnc1の電圧も同じ）は，次の通りである。なお，VFIXは固定電圧であるので，定数項に含めることができる。
VS=(VFIX+VE)×C1/(C1+C3)=VE×C1/(C1+C3)+constant        （式４）
式４の電圧VSは，第１のノードnc1の電圧VFIX+VEの容量比C1/(C1+C3)倍の電圧であり，第１のノードnc1の電圧に対応する電圧であり，誤差VEを含む補正電圧である。式４のVE以外のVFIXやC1/(C1+C3)は全て既知であるから，式４から誤差VEを求めることができる。
【００３９】
つまり，式４の誤差VEを式３から除去すれば，第２のノードnc2の電圧VOUT'から誤差VEを除去することができる。そこで，図７の誤差補正ユニット２４では，ゲイン(C1+C3)/C2の増幅器２５が，式４の補正電圧VSに(C1+C3)/C2を乗じて，加算器２６がその出力，VS×(C1+C3)/C2=VE×C1/C2+constant,と式３のVOUT'とを加算すると，次の通りである。
VOUT=VOUT'＋VS×(C1+C3)/C2
=(VIN-VE)×C1/C2+constant+VE×C1/C2+constant
=VIN×C1/C2+constant                      （式５）
式５のVOUTは，誤差VEを含まず，入力電圧VINに比例した出力電圧である。
【００４０】
図７に示した第１のノードnc1のプリセット回路（スイッチS1,S2）と，第２のノードnc2のプリセット回路（スイッチS1）とは，この構成に限定されず，次のような変型例でもよい。
【００４１】
図９は，第１のノードnc1のプリセット回路の例を示す図である。例１は，図７に示した回路と同じである。つまり，プリセット時にスイッチSW1をオンにしスイッチSW2をグランドに接続して，入力側キャパシタC1の第１のノードnc1に入力電圧VINを印加し，電荷転送開始時にスイッチSW1をオフにしスイッチSW2をバイアス電圧VB1側に接続して，第１のノードnc1に電圧VIN+VB1を印加する。
【００４２】
例２では，プリセット時にスイッチSW1をオンにしスイッチSW2をグランドに接続して，第１のノードnc1にバイアス電圧VB1を印加し，電荷転送開始時にスイッチSW1をオフにしスイッチSW2を入力電圧VIN側に接続して，第１のノードnc1に電圧VIN+VB1を印加する。図７において，例２のような回路にしてもよい。
【００４３】
図１０は，第２のノードnc2のプリセット回路の例を示す図である。例１は，図７に示した回路と同じである。つまり，プリセット時にスイッチSW3をオンにし第２のノードnc2に出力側のバイアス電圧VB2を印加し，電荷転送開始時にスイッチSW3をオフにする。
【００４４】
例２では，出力側のバイアス電圧VB2を電圧VB2_1とVB2_2に分けて，VB2=VB2_1+VB2_2とし，プリセット時にスイッチSW3をオンにしスイッチSW4をグランド側に接続し，第２のノードnc2に電圧VB2_1を印加し，さらに，電荷転送開始時にスイッチSW3をオフにしスイッチSW4を電圧VB2_2側に接続し，第２のノードnc2に電圧VB2=VB2_1+VB2_2を印加する。図７において，第２の例のような回路にしてもよい。
【００４５】
プリセット回路は，プリセット時に第１，第２のノードの電圧を所定の電圧にし，ただし，その状態では電荷転送素子２１をオフ状態にし，電荷転送開始時に図８の時間t1の電圧状態にして電荷転送素子２１をオン状態にすることができる構成であればよい。
【００４６】
［本実施の形態の変型例］
図１１は，本実施の形態における電荷転送回路の変型例を示す図である。電荷転送ユニット２０と誤差検出回路２２は，図７と同じである。図７と異なる構成は，誤差補正ユニット２４がデジタルシグナルプロセッサDSPで構成されている点である。そのために，誤差補正ユニット２４は，第２のノードnc2の電圧VOUT'のアナログ電圧をデジタル信号に変換するAD変換器ADCと，第３のノードnc3の電圧VSのアナログ電圧をデジタル信号に変換するAD変換器ADCとを有する。デジタルシグナルプロセッサDSPは，電荷転送動作終了後に入力される両デジタル信号VS,VOUT'について式５の演算を行う。
【００４７】
図１２は，本実施の形態における電荷転送回路の変型例を示す図である。電荷転送ユニット２０と誤差検出回路２２は，図７と同じである。図７と異なる構成は，誤差補正ユニット２４がデジタルシグナルプロセッサDSPで構成されている点である。さらに，誤差補正ユニット２４は，図１１と異なり，１個のAD変換器とスイッチSW10とを有し，１個のAD変換器ADCを時分割で利用する。すなわち，電荷転送動作が完了した後，スイッチSW10を第２のノードnc2側に接続してアナログ電圧VOUT'をデジタル信号に変換してDSP内に入力して保持し，その後，スイッチSW10を第３のノードnc3側に接続してアナログ電圧VSをデジタル信号に変換してDSP内に入力する。DSPは，入力された２つのデジタル信号について式４の演算を行う。
【００４８】
以上の通り，本実施の形態の電荷転送回路によれば，閾値電圧のバラツキや増幅回路のオフセット電圧のバラツキがあっても，それに起因する誤差を除去することができる。
【符号の説明】
【００４９】
C1:入力電荷保持素子                  C2:出力電荷保持素子
C3:誤差電荷保持素子                  M1,21：電荷転送素子
２０：電荷転送ユニット              ２２：誤差検出回路
２４：誤差補正ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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