(57)【要約】変換精度および変換速度を向上させながら消費電力を低く抑えることのできる積分型ＡＤ変換装置を提供すること。この積分型ＡＤ変換回路１は、ランプ波形の参照電圧と入力電圧を比較して比較信号を出力する比較器１０と、主クロック信号および位相の異なるクロック信号を含む複数のクロック信号を生成するＤＬＬ５０と、比較信号を主クロック信号の１周期以上遅延させる遅延調整回路２０と、ランプ波形変化開始から比較器の出力の反転までの時間を遅延調整回路２０の出力信号と主クロック信号に基づき計数し上位ビットとして出力するカウンタ３０と、遅延調整回路２０の出力の反転時にＤＬＬ５０が生成した複数のクロック信号をラッチしデコードして下位ビットとして出力するＴＤＣ４０と、を備え、ＴＤＣ４０は、比較信号の反転で動作開始し、遅延調整回路２０の出力信号の反転で動作停止する。
2013122221.tif 000002
【特許請求の範囲】
【請求項１】
時間に対して線形に変化するランプ波形の参照電圧と入力電圧とを比較して、前記参照電圧と前記入力電圧との比較信号を出力する比較器と、
主クロック信号および前記主クロック信号と位相の異なるクロック信号を含む複数のクロック信号を生成する多相クロック生成回路と、
前記比較器の出力する前記比較信号を、前記主クロック信号の１周期以上の時間だけ遅延させて出力する遅延調整回路と、
前記ランプ波形が変化を始めてから前記遅延調整回路からの出力が反転するまでの時間を前記遅延調整回路が出力する信号および主クロック信号に基づいて計数し、計数した結果を上位ビットとして出力するカウンタと、
前記遅延調整回路の出力信号が反転したタイミングで、前記多相クロック生成回路が生成した複数のクロック信号をラッチし、当該ラッチした値をデコードした結果を下位ビットとして出力する時間量子化器と、
を備え、
前記時間量子化器は、前記比較器の出力する前記比較信号が前記反転したタイミングで動作を開始し、前記遅延調整回路の出力信号が反転したタイミングで前記下位ビットを出力した後に動作を停止する、積分型ＡＤ変換装置。
【請求項２】
前記多相クロック生成回路は、ＤＬＬ、偶数段の差動リングオシレータを有するＰＬＬ、または位相調整回路を有する遅延線のいずれかである、請求項１に記載の積分型ＡＤ変換装置。
【請求項３】
前記遅延調整回路は、前記比較器の後段に設けられる遅延線である、請求項１または２に記載の積分型ＡＤ変換装置。
【請求項４】
前記時間量子化器を複数備える、請求項１〜３のいずれか１項に記載の積分型ＡＤ変換装置。
【請求項５】
前記主クロック信号の波形を整形して前記カウンタに出力するシュミットトリガ回路をさらに備える、請求項１〜４のいずれか１項に記載の積分型ＡＤ変換装置。
【請求項６】
請求項１〜５のいずれか１項に記載の積分型ＡＤ変換装置を備えるＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積分型ＡＤ変換装置およびＣＭＯＳイメージセンサに関するものである。
【背景技術】
【０００２】
例えばＣＭＯＳイメージセンサなどにおいて使用される積分型ＡＤ変換装置として、シングルスロープ型ＡＤ変換装置がある。このシングルスロープ型ＡＤ変換装置は、アナログ入力電圧と、時間に対して線形に変化するランプ波形を有する参照電圧とを比較器によって比較し、比較器の出力が反転するまでの時間をカウンタ回路によってカウントし、カウントされた結果をディジタル値として出力するものである。【０００３】
このシングルスロープ型ＡＤ変換装置をより高速化、またはより高精度化するための技術として、時間量子化器（ＴＤＣ：Time  to  Digital  Converter）を用いて、比較器の出力が反転した時間をより細かく計測して、カウンタからの出力と合わせて出力することによりＡＤ変換を行うものが存在する。【０００４】
例えば、非特許文献１に記載の積分型ＡＤ変換装置１０１は、図１１に示されるように、比較器１０、カウンタ３０、ＴＤＣ１４０、ＤＬＬ（Delay  Locked  Loop）５０を備える。この積分型ＡＤ変換装置１０１の動作について、図１２を用いて説明する。積分型ＡＤ変換装置１０１において、比較器１０は、アナログ入力信号ｖｉｎと、時間に対して線形に変化するランプ波形を有する参照信号ｒａｍｐとを比較し、比較結果を出力電圧ｖｃｏｍｐとして出力する。図１２（ａ）に示されるように、参照信号ｒａｍｐは時間の経過に対して線形に変化し、時刻ｔｉｎｖにアナログ入力信号ｖｉｎと参照信号ｒａｍｐの大小関係が逆転する。この時刻ｔｉｎｖに比較器１０の出力ｖｃｏｍｐが反転する。カウンタ３０は、この時刻ｔｉｎｖまでの時間を、入力される基準クロック信号に基づいてカウントし、カウントされた結果を出力結果ｏｕｔ２として出力する。【０００５】
図１２（ａ）の時刻ｔｉｎｖ付近を拡大した図を図１２（ｂ）に示す。ＴＤＣ１４０は、基準クロックの１周期Ｔ内における、周期Ｔの開始から時刻ｔｉｎｖまでの時間ｔを計測し、計測結果を出力結果ｏｕｔ１として出力する。具体的な計測の方法について図１３を用いて説明する。ＤＬＬ５０は、基準クロック信号と同じ周波数で、かつ位相を４５度ずつ変化させた４個のクロック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤを出力する。ＴＤＣ１４０は、比較器１０の出力が反転した時刻ｔｉｎｖにおける４個のクロック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤの値をラッチする。例えば図１３の場合、アナログ入力信号ｖｉｎと参照信号ｒａｍｐの大小関係が時刻ｔｉｎｖに逆転し、比較器１０の出力ｖｃｏｍｐが反転するが、このときＣＬＫＡはハイレベル、ＣＬＫＢ、ＣＬＫＣおよびＣＬＫＤはローレベルであり、これらのＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤの値がラッチされる。以上のようにＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣおよびＣＬＫＤがそれぞれハイレベルかローレベルのいずれにあるかという位相情報を利用して、ＴＤＣ１４０は、時刻ｔｉｎｖの１クロック周期内における時間を、１クロック周期よりも細かい時間単位で計測する。【０００６】
また、特許文献１に記載のＡＤ変換装置も比較器１０、カウンタ３０、ＴＤＣ１４０を備えており、非特許文献１に記載の積分型ＡＤ変換装置１０１と同様の処理を行う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２５８８１７号公報
【非特許文献】
【０００８】
【非特許文献１】牧原幸伸、申武雄、池辺将之、本久順一、佐野栄一、「インターリーブを用いたシングルスロープＡＤ変換器用高速ランプ波形発生器」、社団法人映像情報メディア学会技術報告、２０１０年７月２３日、Ｖｏｌ．３４、Ｎｏ．２９，ｐｐ．８９−９３
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の従来技術においては、ＴＤＣ１４０は複数の位相を持つクロック信号により駆動されるフリップフロップを有しているため、ＴＤＣ１４０の消費電力が大きくなり、その結果、積分型ＡＤ変換装置の消費電力が大きくなってしまうという問題がある。特に、積分型ＡＤ変換装置の変換精度をより向上させる目的で多くのクロック信号を使用すると、クロック信号の数の増加に伴って積分型ＡＤ変換装置の消費電力も大きくなってしまうことが問題となる。【００１０】
そこで、本発明は、変換精度および変換速度の少なくとも一方を向上させながら消費電力を低く抑えることのできる積分型ＡＤ変換装置およびＣＭＯＳイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の一側面に係る積分型ＡＤ変換装置は、時間に対して線形に変化するランプ波形の参照電圧と入力電圧とを比較して、参照電圧と入力電圧との比較信号を出力する比較器と、主クロック信号および主クロック信号と位相の異なるクロック信号を含む複数のクロック信号を生成する多相クロック生成回路と、比較器の出力する比較信号を、主クロック信号の１周期以上の時間だけ遅延させて出力する遅延調整回路と、ランプ波形が変化を始めてから遅延調整回路からの出力が反転するまでの時間を遅延調整回路が出力する信号および主クロック信号に基づいて計数し、計数した結果を上位ビットとして出力するカウンタと、遅延調整回路の出力信号が反転したタイミングで、多相クロック生成回路が生成した複数のクロック信号をラッチし、当該ラッチした値をデコードした結果を下位ビットとして出力する時間量子化器と、を備え、時間量子化器は、比較器の出力する前記比較信号が反転したタイミングで動作を開始し、遅延調整回路の出力信号が反転したタイミングで下位ビットを出力した後に動作を停止する。【００１２】
このような積分型ＡＤ変換装置によれば、遅延調整回路は、比較器の出力する比較信号を、主クロック信号の１周期以上の時間だけ遅延させて出力し、時間量子化器は、比較器の出力信号が反転したタイミングで動作を開始し、遅延調整回路の出力信号が反転したタイミングで動作を停止する。このため、時間量子化器を、少なくとも主クロック信号の１周期以上の、必要な時間だけ動作させることができるため、積分型ＡＤ変換装置の変換精度および変換速度の少なくとも一方を向上させながら消費電力を低く抑えることができる。【００１３】
また、本発明の一側面に係るＣＭＯＳイメージセンサは、上記の積分型ＡＤ変換装置を備える。この構成によれば、変換精度および変換速度の少なくとも一方を向上させながら消費電力を低く抑えることのできる積分型ＡＤ変換装置を用いるため、ＣＭＯＳイメージセンサの動作速度を向上させ、かつ消費電力を低く抑えることができる。
【発明の効果】
【００１４】
本発明によれば、変換精度および変換速度の少なくとも一方を向上させながら消費電力を低く抑えることのできる積分型ＡＤ変換装置およびＣＭＯＳイメージセンサが得られる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態の積分型ＡＤ変換装置の構成を示す図である。
【図２】本実施形態の積分型ＡＤ変換装置における遅延調整回路の構成を示す図である。
【図３】本実施形態の積分型ＡＤ変換装置におけるリプルカウンタの構成を示す図である。
【図４】本実施形態の積分型ＡＤ変換回路における時間量子化器の構成を示す図である。
【図５】本実施形態の積分型ＡＤ変換回路におけるＤＬＬの構成を示す図である。
【図６】本実施形態の積分型ＡＤ変換装置における比較器出力のタイミングと時間量子化器の出力値を示す図である。
【図７】本実施形態の積分型ＡＤ変換装置のタイミングチャートである。
【図８】本実施形態の積分型ＡＤ変換装置におけるリプルカウンタおよび時間量子化器の動作時間を模式的に示す図である。
【図９】本実施形態のＣＭＯＳイメージセンサの構成を示す図である。
【図１０】本実施形態の積分型ＡＤ変換回路における複数位相クロック生成用の遅延線の構成を示す図である。
【図１１】従来技術の時間量子化器を用いた積分型ＡＤ変換装置の構成を示す図である。
【図１２】従来の時間量子化器を用いた積分型ＡＤ変換装置のタイミングチャートである。
【図１３】従来の時間量子化器を用いた積分型ＡＤ変換装置のタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、図面を参照しつつ本発明に係る積分型ＡＤ変換装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一または相当部分には同一符号を付し、重複する説明を省略する。
【００１７】
図１は、本発明の実施形態に係る積分型ＡＤ変換装置１の構成を示す図である。図１に示すように、積分型ＡＤ変換装置１は、比較器１０と、遅延調整回路２０と、リプルカウンタ（カウンタ）３０と、ＴＤＣ（時間量子化器）４０と、ＤＬＬ（多相クロック生成回路）５０と、シュミットトリガ回路６０と、を備えて構成されている。以下、積分型ＡＤ変換装置１の各構成要素について、詳細に説明する。
【００１８】
比較器１０には、時間に対して線形に変化するランプ波形の参照電圧ｒａｍｐと、アナログ入力電圧ｖｉｎとが入力される。比較器１０は、参照電圧ｒａｍｐとアナログ入力電圧ｖｉｎとを比較して、比較信号を出力する。図１２（ａ）に示されるように、当初は参照電圧ｒａｍｐはアナログ入力電圧ｖｉｎよりも低いため、比較器１０の出力である比較信号ｖｃｏｍｐはハイレベルである。その後、参照電圧ｒａｍｐが高くなり、時刻ｔｉｎｖに達すると、アナログ入力信号ｖｉｎと参照信号ｒａｍｐの大小関係が逆転する。比較器１０の出力である比較信号ｖｃｏｍｐは、この時刻ｔｉｎｖに反転してローレベルとなる。
【００１９】
図２は、本実施形態の積分型ＡＤ変換装置１における遅延調整回路２０の構成を示す図である。遅延調整回路２０は、比較器１０の後段に設けられ、比較信号を遅延させて出力する回路である。本実施形態においては、遅延調整回路２０は、８段のインバータ２１ａ〜２１ｈを備えて構成される遅延線である。遅延調整回路２０は、比較器１０が出力する比較信号Ｔを時間ｄＴだけ遅延させて、遅延比較信号Ｔ＋ｄＴを出力する。この時間ｄＴは、後述するＤＬＬ５０が生成する主クロック信号の１周期以上の時間である。なお、インバータ２１の段数は８段である必要はなく、プロセスばらつきによらず主クロック信号の１周期以上の時間の遅延を生じさせることができる段数であればよい。
【００２０】
図３は、本実施形態の積分型ＡＤ変換装置１におけるリプルカウンタ３０の構成を示す図である。リプルカウンタ３０は、９ビットのリプルカウンタである。リプルカウンタ３０は、９個のＤ−ＦＦ（Flip  Flop）３１ａ〜３１ｉを縦続接続して構成される。Ｄ−ＦＦ３１ａ〜３１ｉの反転出力Ｑｂ（図面においては文字Ｑの上に線を付して表記している。以下同様）は、それぞれ当該Ｄ−ＦＦ３１ａ〜３１ｉのデータ入力Ｄに接続される。また、最後段以外のＤ−ＦＦ３１ａ〜３１ｈの反転出力Ｑｂは、それぞれ次段のＤ−ＦＦ３１ｂ〜３１ｉのクロック入力にも接続される。このリプルカウンタ３０は、以下のように動作する。初段のＤ−ＦＦ３１ａの出力Ｑおよび反転出力Ｑｂは、ＴＤＣ４０から入力されるクロック信号ＣＬＫの立ち上がりに応じて、それぞれハイレベルからローレベルへ、またはローレベルからハイレベルへ変化する。次段以降のＤ−ＦＦ３１ｂ〜３１ｉの出力Ｑおよび反転出力Ｑｂは、それぞれ前段のＤ−ＦＦ３１の反転出力の立ち上がりに応じて、それぞれハイレベルからローレベルへ、またはローレベルからハイレベルへ変化する。したがって、２段目のＤ−ＦＦ３１ｂは、ＴＤＣ４０から入力されるクロック信号ＣＬＫの立ち上がり２回ごとに１度変化し、３段目のＤ−ＦＦ３１ｃは、ＴＤＣ４０から入力されるクロック信号ＣＬＫの立ち上がり４回ごとに１度変化する。このようにして、Ｄ−ＦＦ３１ａ〜３１ｉの出力Ｑは、それぞれ９ビットカウント値の９個のビットの値を出力する。ビットの値の順番は、初段のＤ−ＦＦ３１ａの出力Ｑが最下位ビット値であり、最後段のＤ−ＦＦ３１ｉの出力Ｑが最上位ビット値である。
【００２１】
図４は、本実施形態の積分型ＡＤ変換回路１におけるＴＤＣ４０の構成を示す図である。ＴＤＣ４０は、４個のＤ−ＦＦ４１ａ〜４１ｄ、ＸＯＲゲート４２、ＡＮＤゲート４３、４ビットカウンタ４４およびＸＯＲゲート４５を含んで構成される。ＴＤＣ４０は、遅延調整回路２０の出力が反転した時間を計測するための回路である。
【００２２】
Ｄ−ＦＦ４１ａは、２個のＤ−ラッチ４１１〜４１２および１個のインバータ４１３から構成される。Ｄ−ＦＦ４１ａのデータ入力はＤ−ラッチ４１１の入力Ｄに接続されている。Ｄ−ラッチ４１１の出力Ｑは、Ｄ−ラッチ４１２のデータ入力Ｑに接続されている。また、Ｄ−ＦＦ４１ａのクロック入力は、Ｄ−ラッチ４１１のクロック入力に接続されるとともに、インバータ４１３の入力に接続される。インバータ４１３の出力は、Ｄ−ラッチ４１２のクロック入力に接続される。Ｄ−ＦＦ４１ｂ〜４１ｄも、上述のＤ−ＦＦ４１ａと同様の構成を備える。なお、Ｄ−ＦＦ４１ａ〜４１ｄに代えてＤ−ラッチを用いてもよい。
【００２３】
ＴＤＣ４０は、以下のように構成されている。遅延調整回路２０から出力される信号Ｔ＋ｄＴが、信号Ｓｔｏｐとして、４個のＤ−ＦＦ４１ａ〜４１ｄのクロック入力に入力される。また、後述のＤＬＬ５０において生成され、位相が４５度ずつ異なる４相のクロック信号Ｃｌｋ＿ｄｅｇ０、Ｃｌｋ＿ｄｅｇ４５、Ｃｌｋ＿ｄｅｇ９０およびＣｌｋ＿ｄｅｇ１３５が、それぞれＤ−ＦＦ４１ａ〜４１ｄのデータ入力に入力される。Ｄ−ラッチ４１１の出力Ｑは、リプルカウンタ３０へのクロックＤ−ｌａｔｃｈ＿ｃｌｋとして出力される。Ｄ−ＦＦ４１ａの反転出力Ｑｂは、ＸＯＲゲート４２の第１の入力に接続される。Ｄ−ＦＦ４１ｂ〜Ｄ−ＦＦ４１ｄの出力Ｑは、それぞれ制御信号Ａｄｄｒｅｓｓ［２］〜Ａｄｄｒｅｓｓ［０］により制御されるスイッチを介して、ＸＯＲゲート４２の第２の入力に接続される。また、ＸＯＲゲート４２の第２の入力には、制御信号Ａｄｄｒｅｓｓ［３］により制御されるスイッチを介して、基準電位ＧＮＤが接続される。ＸＯＲゲート４２の出力と、後述の信号ＣａｌとがＡＮＤゲート４３の２つの入力にそれぞれ入力される。ＡＮＤゲート４３の出力は、４ビットカウンタ４４のクロック入力に接続される。４ビットカウンタ４４は、信号ＣａｌおよびＣＤＳ［１］が入力端子に入力され、４ビットのカウント値Ｏｕｔ［０：３］を出力する。また、ＸＯＲ回路４５の２つの入力には、比較器１０の出力する比較信号Ｔと、比較信号Ｔを遅延調整回路２０により遅延させた信号Ｔ＋ｄＴとが入力され、これらの排他的論理和をとった信号が、ＴＤＣ４０内で使用される電源ラインに出力される。ＴＤＣ４０の動作については後で詳述する。
【００２４】
図５は、本実施形態の積分型ＡＤ変換回路１におけるＤＬＬ５０の構成を示す図である。ＤＬＬ５０は、位相比較器５１、ループフィルタ５２および８個の単位遅延回路５３ａ〜５３ｈを含んで構成されている。８個の単位遅延回路５３ａ〜５３ｈは縦続接続されている。位相比較器５１は、ＤＬＬ５０に入力される基準クロック信号の位相と、最後段の単位遅延回路５３ｈが出力するクロック信号の位相とを比較し、これらの位相の差に応じた大きさの信号を出力する。ループフィルタ５２は、位相比較器５１が出力する信号を低域通過させ、平滑化するフィルタ回路である。単位遅延回路５３ａ〜単位遅延回路５３ｈは、それぞれ例えば偶数段のインバータを縦続接続することにより構成されており、入力されたクロックの位相を遅延させる。また、単位遅延回路５３ａ〜単位遅延回路５３ｈはそれぞれ、クロックの位相の遅延の大きさを制御するための遅延量制御入力を有している。
【００２５】
ＤＬＬ５０は、ＤＬＬ５０に入力される基準クロック信号と、単位遅延回路５３ｈの出力する信号の位相差が３６０度になるように動作する。位相差が３６０度よりも大きい場合には、位相比較器５１およびループフィルタ５２は、単位遅延回路５３ａ〜５３ｈの遅延量を小さくして位相差を３６０度に近づけるような信号を、単位遅延回路５３ａ〜５３ｈの遅延量制御入力に対して出力する。この逆に、位相差が３６０度よりも小さい場合には、位相比較器５１およびループフィルタ５２は、単位遅延回路５３ａ〜５３ｈの遅延量を大きくして位相差を３６０度に近づけるような信号を、単位遅延回路５３ａ〜５３ｈの遅延量制御入力に対して出力する。定常状態においては、基準クロック信号の位相と単位遅延回路５３ｈの出力信号の位相との位相差は３６０度であり、このとき、単位遅延回路５３ａ〜５３ｈと基準クロック信号との位相差は、それぞれ０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、３１５度となる。本実施形態においては、単位遅延回路５３ａ〜５３ｄの４個のクロック出力がＴＤＣ４０に出力される。
【００２６】
シュミットトリガ回路６０は、ＴＤＣ４０から出力されるクロックＤ−ｌａｔｃｈ＿ｃｌｋの波形を整形してリプルカウンタ３０に出力するための回路である。
【００２７】
次に、積分型ＡＤ変換装置１の動作を説明する。まず、ＡＤ変換動作を開始する時に、参照電圧ｒａｍｐの変化を開始させ、同時にリプルカウンタ３０の計数動作を開始する。その後、アナログ入力電圧ｖｉｎと参照電圧ｒａｍｐとの大小関係が逆転すると、比較器１０の出力する比較信号が反転する（図１２参照）。ＴＤＣ４０は、この比較信号が反転したタイミングで動作を開始する。また、比較信号が反転してから時間ｄＴ後、遅延調整回路２０の出力信号も反転する。ＴＤＣ４０は、この遅延調整回路２０の出力信号が反転したタイミングで動作を停止する。また、リプルカウンタ３０も、この遅延調整回路２０の出力信号が反転したタイミングで計数動作を停止する。この時点のリプルカウンタ３０の出力ｏｕｔ２には、リプルカウンタ３０の計数した結果が出力されているが、この出力値はアナログ入力電圧ｖｉｎをＡＤ変換した結果のうちの上位ビットである。
【００２８】
遅延調整回路２０の出力信号が反転するタイミングにおけるＴＤＣ４０の動作を、図６を参照しながら説明する。ＴＤＣ４０には、ＤＬＬ５０から、４５度ずつ位相の異なるクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣおよびＣＬＫＤがそれぞれＣｌｋ＿ｄｅｇ０、Ｃｌｋ＿ｄｅｇ４５、Ｃｌｋ＿ｄｅｇ９０およびＣｌｋ＿ｄｅｇ１３５として入力されている。ＴＤＣ４０は、遅延調整回路２０の出力信号が反転したタイミングで、ＣＬＫＡ〜ＣＬＫＤの値をラッチして、それぞれ拡張コードＥＢ３、ＥＢ２、ＥＢ１およびＥＢ０とする。ＥＢ３、ＥＢ２、ＥＢ１およびＥＢ０は、それぞれ図４のＴＤＣ［０］、ＴＤＣ［１］、ＴＤＣ［２］およびＴＤＣ［３］に等しい。例えばＣＬＫＡの立ち上がりからＣＬＫＢの立ち上がりまでの期間Ｔ０に遅延調整回路２０の出力信号が反転した場合、拡張コードＥＢ３〜ＥＢ０は、１０００としてラッチされる。ラッチされた値１０００は、後述のようにデコード値（拡張部カウント値）０としてデコードされる。デコード動作の詳細は後述する。同様に、ＣＬＫＢの立ち上がりからＣＬＫＣの立ち上がりまでの期間Ｔ１に遅延調整回路２０の出力信号が反転した場合、拡張コードＥＢ３〜ＥＢ０は、１１００としてラッチされ、さらにデコード値１としてデコードされる。このように、遅延調整回路２０の出力が反転したタイミングに応じて、ＣＬＫＡ〜ＣＬＫＤがラッチされ、デコードされる。
【００２９】
次に、ＴＤＣ４０における拡張コードＥＢ３〜ＥＢ０のデコード動作の一例について、図７を用いて説明する。まず時刻Ｔ１において、４相のクロック信号Ｃｌｋ＿ｄｅｇ０、Ｃｌｋ＿ｄｅｇ４５、Ｃｌｋ＿ｄｅｇ９０、Ｃｌｋ＿ｄｅｇ１３５が、それぞれＴＤＣ［０］〜ＴＤＣ［３］としてラッチされる。このとき、制御信号Ａｄｄｒｅｓｓ［０：３］＝００００（０ｘ０）としておく。
【００３０】
この後、時刻Ｔ２にＡｄｄｒｅｓｓ［０：３］＝０００１（０ｘ１）とし、同時に信号Ｃａｌに１クロック分のパルスを入力する。すると、ＸＯＲゲート４２にＴＤＣ［３］の値が入力され、Ｄ−ＦＦ４１ａの反転出力Ｑｂとの排他的論理和が出力される。したがって、ＴＤＣ［０］が０のときにはＤ−ＦＦ４１ａの反転出力Ｑｂは１であるため、ＴＤＣ［３］が０の場合にＸＯＲゲート４２が１を出力する。一方、ＴＤＣ［０］が１のときにはＤ−ＦＦ４１ａの反転出力Ｑｂは０であるため、ＴＤＣ［３］が１の場合にＸＯＲゲート４２が１を出力する。ＡＮＤゲート４３では、ＸＯＲゲート４２の出力と信号ＣａｌのＡＮＤ演算が行われる。したがって、ＸＯＲゲート４２が１を出力した場合に、４ビットカウンタ４４のクロック入力にはパルスが出力され、４ビットカウンタ４４のカウント値Ｏｕｔ［０：３］が１増加する。同様に、時刻Ｔ３にＡｄｄｒｅｓｓ［０：３］＝０１００（０ｘ２）とし、同時に信号Ｃａｌに１クロック分のパルスを入力する。また、時刻Ｔ４にＡｄｄｒｅｓｓ［０：３］＝００１０（０ｘ４）とし、同時に信号Ｃａｌに１クロック分のパルスを入力する。このようにして、４ビットカウンタ４４は、ＴＤＣ［０］が０の場合にはＴＤＣ［１］〜ＴＤＣ［３］の３ビットのうちの１となっているビットの数を計数し、ＴＤＣ［０］が１の場合にはＴＤＣ［１］〜ＴＤＣ［３］の３ビットのうちの０となっているビットの数を計数する。
【００３１】
その後、時刻Ｔ５にＡｄｄｒｅｓｓ［０：３］＝０００１（０ｘ８）とし、同時に信号Ｃａｌに４クロック分のパルスを入力する。すると、ＴＤＣ［０］が１（すなわちＤ−ＦＦ４１ａの反転出力が０）の場合にのみＸＯＲゲート４２の出力が１となって４ビットカウンタ４４のクロック入力に４クロック分のパルスが出力されるため、４ビットカウンタ４４のカウント値Ｏｕｔ［０：３］が４増加する。以上のようにして拡張コードＥＢ３〜ＥＢ０（ＴＤＣ［０］〜ＴＤＣ［３］）のデコードが完了する。
【００３２】
図７には、ＴＤＣ［０：３］＝１１１０の場合の例を示しており、最終的にＯｕｔ［０：３］にはデコードされた後の２（０ｘ２）という値が出力される。
【００３３】
以上のように、積分型ＡＤ変換装置１によれば、遅延調整回路２０は、比較器１０の出力する比較信号を、主クロック信号の１周期以上の時間だけ遅延させて出力し、ＴＤＣ４０は、比較器１０の出力信号が反転したタイミングで動作を開始し、遅延調整回路２０の出力信号が反転したタイミングで動作を停止する。このため、ＴＤＣ４０を、少なくとも主クロック信号の１周期以上の、必要な時間だけ動作させることができるため、積分型ＡＤ変換装置１の変換精度および変換速度の少なくとも一方を向上させながら消費電力を低く抑えることができる。リプルカウンタ３０およびＴＤＣ４０の動作時間を模式的に図８に示す。図８（ａ）は従来の積分型ＡＤ変換装置の場合を示しており、リプルカウンタ３０、ＴＤＣ４０ともに、比較器１０の出力する比較信号が反転する時刻Ｔまで常時動作する。これに対し、本実施形態の積分型ＡＤ変換装置１によれば、リプルカウンタ３０は、遅延調整回路２０の出力する信号が反転する時刻Ｔ＋ｄＴまで動作するものの、ＴＤＣ４０の動作する時間帯が時刻Ｔから時刻Ｔ＋ｄＴまでの時間ｄＴのみとされ、消費電力が低く抑えられる。
【００３４】
また、積分型ＡＤ変換装置１においては、比較器１０の後段に遅延調整回路２０として遅延線が設けられるため、比較器の出力する比較信号を、簡易な構成により遅延させることができる。
【００３５】
次に、図９を参照して、本発明の実施形態に係るＣＭＯＳイメージセンサについて説明する。ＣＭＯＳイメージセンサ１００は、積分型ＡＤ変換装置１と、画素回路７０と、行選択回路７１と、列電流源７２と、制御信号発生回路７３と、データバッファ７４と、列選択回路７５と、を備えて構成されている。画素回路７０は、複数の行および複数の列にわたって行列状に設けられている。積分型ＡＤ変換装置１、列電流源７２およびデータバッファ７４は、画素回路７０の各列に対応して、それぞれの列に１個ずつ設けられている。
【００３６】
画素回路７０は、入射光の光量を電圧に変換して出力するための回路である。画素回路７０の構成としては、従来知られているＣＭＯＳイメージセンサにおいて用いられている種々の公知の構成を利用することができる。行選択回路７１は、複数行にわたって設けられる画素回路７０のうち１行分を選択して、選択された行の画素回路７０に電圧を出力させるための回路である。各列の積分型ＡＤ変換装置１に入力されるアナログ入力電圧ｖｉｎ（図１参照）は、その列に配置されている画素回路７０のうち、行選択回路７１によって選択された行の画素回路７０および列電流源７２が出力する電圧である。制御信号発生回路７３は、例えば積分型ＡＤ変換装置１にＡＤ変換動作を開始させる制御信号（ランプ波形の参照電圧ｒａｍｐ（図１参照）を含む）を発生するための回路である。データバッファ７４は、積分型ＡＤ変換装置１が出力する下位ビット値ｏｕｔ１（図１参照）および上位ビット値ｏｕｔ２（図１参照）を保持するための回路である。
【００３７】
以上のように構成されるＣＭＯＳイメージセンサ１００においては、行選択回路６１によって選択された行の画素回路６０が、入射光に応じた電圧を積分型ＡＤ変換装置１に出力する。そして、積分型ＡＤ変換装置１は、上述した通りの動作によってＡＤ変換動作を行い、変換結果のディジタル値を後段のデータバッファ６４に出力し、データバッファ６４は積分型ＡＤ変換装置が出力したディジタル値を保持する。そして、列選択回路６５は、画素回路６０の各列に対応して設けられるデータバッファ６４を順に選択し、選択されたデータバッファ６４が保持する値を出力させる。
【００３８】
このように、本実施形態に係るＣＭＯＳイメージセンサ１００は、変換精度および変換速度の少なくとも一方を向上させながら消費電力を低く抑えることのできる積分型ＡＤ変換装置１を備えるため、ＣＭＯＳイメージセンサ１００の動作速度を向上させ、かつ消費電力を低く抑えることができる。
【００３９】
なお、本発明は、前述した実施形態に限定されるものではない。例えば、積分型ＡＤ変換装置において、多相クロック生成回路として、ＤＬＬ５０に代えて、偶数段の差動リングオシレータを有するＰＬＬ（Phase  locked  loop）、または位相調整回路を有する遅延線を用いてもよい。ここで、位相調整回路を有する遅延線の構成について、図１０を用いて説明する。この遅延線５５は、単位遅延回路５６ａ〜５６ｄおよび位相調整回路５７を備えて構成されている。単位遅延回路５６ａ〜５６ｄは、それぞれ例えば偶数段のインバータを縦続接続することにより構成されており、入力信号を単位時間だけ遅延させる。また、単位遅延回路５６ａ〜５６ｄは、それぞれ、駆動力を調整することによって単位遅延回路５６ａ〜５６ｄの入出力間の遅延時間を調整するための調整入力を有している。位相調整回路５７は、ＳＴＡＲＴ信号入力、ＳＴＯＰ信号入力、調整コード入力を有する。ＳＴＡＲＴ信号入力には、比較器１０が出力する比較信号Ｔが入力される。ＳＴＯＰ信号入力には、遅延調整回路２０が出力する遅延比較信号Ｔ＋ｄＴが入力される。位相調整回路５７は、これらの比較信号Ｔおよび遅延比較信号Ｔ＋ｄＴを受けて、時間ｄＴだけ遅延線５５を動作させる。また、位相調整回路５７は、入力される調整コードに応じて単位遅延回路５６ａ〜５６ｄの遅延時間を調整するための調整出力を有している。位相調整回路５７が調整コード入力に応じて単位遅延回路５６ａ〜５６ｄの遅延時間を調整することにより、単位遅延回路５６ａ、５６ｂおよび５６ｃは、単位遅延回路５６ａに入力される基準クロックに対して位相がそれぞれ４５°、９０°、１３５°ずれたクロック信号を出力する。
【００４０】
また、積分型ＡＤ変換装置に時間量子化器を複数設けてもよい。このときには、多相クロック生成回路から複数の時間量子化器にそれぞれ異なる位相のクロック信号を供給することにより遅延調整回路の出力信号が反転したタイミングをより精度よく計測することができるため、積分型ＡＤ変換装置の変換精度をより向上させることができる。
【００４１】
また、ＴＤＣ４０において、ＴＤＣ［０：３］のデコードをするための構成として、前述の実施形態のＸＯＲゲート４２、ＡＮＤゲート４３、４ビットカウンタ４４を用いる構成に代えて、ＴＤＣ［０：３］をＯｕｔ［３：０］に直接変換する論理回路を使用してもよい。また、遅延調整回路２０およびＤＬＬ５０において、信号を遅延させるための素子として、インバータに代えて、例えば一方の入力を固定したＮＡＮＤゲート等の各種ＣＭＯＳロジック回路を使用することができる。
【００４２】
また、ＴＤＣ４０において、遅延調整回路２０を、偶数段のインバータ２１を縦続接続して構成することができる。また、遅延調整回路２０を、奇数段のインバータ２１を縦続接続して構成し、ＸＯＲ回路４５に代えてＮＯＲ回路を用いる構成とすることもできる。さらに、比較器１０の出力極性を逆転させて、時刻ｔｉｎｖに比較器１０の出力する比較信号ｖｃｏｍｐがローレベルからハイレベルに反転するようにし、かつ、ＸＯＲ回路４５に代えてＡＮＤ回路を用いる構成としてもよい。
【００４３】
さらに、リプルカウンタ３０やＴＤＣ４０の出力するビット数はそれぞれ９ビット、３ビットに限定されない。例えば、ＴＤＣ４０に設けるＤ−ＦＦ４１の数を８個に増設し、また、ＤＬＬ５０が出力する複数位相クロックを２２．５度間隔の８個とすることにより、４ビット出力を行うＴＤＣが得られる。ＴＤＣ４０の出力を３ビットから４ビットにした場合、積分型ＡＤ変換装置の変換精度または変換速度を２倍に向上させることができる。積分型ＡＤ変換装置の変換精度を１２ビットに固定する場合、リプルカウンタ３０のビット数を９ビットから８ビットにして１ビット削減でき、計数に要する時間を半分にできるため、積分型ＡＤ変換装置の変換速度は２倍となる。また、積分型ＡＤ変換装置の変換速度を固定するのであれば、ＴＤＣ４０の出力が３ビットから４ビットに増加するため、９ビットのリプルカウンタ３０の出力と合わせて、積分型ＡＤ変換装置の出力が１２ビットから１３ビットに１ビット増加する。つまり、積分型ＡＤ変換装置の変換精度が２倍となる。
【００４４】
以上で説明した積分型ＡＤ変換装置の変換速度および平均消費電力について回路シミュレーションを行った。この回路シミュレーションは、ＴＳＭＣ社０．１８μｍ  ＣＭＯＳプロセスによる。また、実施例に係る積分型ＡＤ変換装置、比較例に係る積分変換装置のいずれも、１２ビット出力を有する。
【００４５】
表１に、本発明の実施例と、その比較例に係るシミュレーション結果を示す。
【表１】
2013122221.tif 000003
【００４６】
本発明の実施例１に係る積分型ＡＤ変換装置は、９ビットのシングルスロープ型ＡＤ変換装置（シングルスロープＡＤＣ）と、３ビットのＴＤＣとを備える。シングルスロープ型ＡＤ変換装置は、図３に示した、９個のＤ−ＦＦを有するカウンタを備える。ＴＤＣは、図４に示した４個のＤ−ＦＦ４１ａ〜４１ｄをそれぞれＤ−ラッチに置き換えた構成を有する。実施例１に係る積分型ＡＤ変換装置のサンプリング周波数は１ＭＨｚ、平均消費電力は３９．９μＷであった。なお、２個のＤ−ラッチは、Ｄ−ラッチを２個並べることにより得られる１個のＤ−ＦＦとサイズは同じである。
【００４７】
一方、比較例１に係る積分型ＡＤ変換装置は、１２ビットのシングルスロープ型ＡＤ変換装置を備えているが、ＴＤＣを備えていない。シングルスロープ型ＡＤ変換装置は、１２個のＤ−ＦＦを有するカウンタを備える。比較例１に係る積分型ＡＤ変換装置のサンプリング周波数は１２５ｋＨｚ、平均消費電力は３９．８μＷであった。
【００４８】
比較例２に係る積分型ＡＤ変換装置は、背景技術として記載した従来のシングルスロープ型ＡＤ変換装置である。比較例２に係る積分型ＡＤ変換装置は、９ビットのシングルスロープ型ＡＤ変換装置（シングルスロープＡＤＣ）と、３ビットのＴＤＣとを備える。シングルスロープ型ＡＤ変換装置は、９個のＤ−ＦＦを有するカウンタを備える。ＴＤＣは、４個のＤ−ラッチ（２個のＤ−ＦＦとサイズが同じ）を備える。比較例２に係る積分型ＡＤ変換装置のサンプリング周波数は１ＭＨｚ、平均消費電力は７３．９μＷであった。
【００４９】
このように、本発明の実施例１に係る積分型ＡＤ変換装置では、比較例１に係る積分型ＡＤ変換装置と消費電力がほぼ同等でありながら、サンプリング周波数が８倍に向上している。また、本発明の実施例１に係る積分型ＡＤ変換装置では、比較例２に係る積分型ＡＤ変換装置と比較して、サンプリング周波数が等しいのに対し、消費電力は大幅に削減されている。これは、本発明の積分型ＡＤ変換装置では、ＴＤＣでの電力消費がほとんど生じず、カウンタで消費される電力が消費電力のほとんどを占めるためである。
【００５０】
表２に、本発明の別の実施例と、その比較例に係るシミュレーション結果を示す。なお、表２には、実施例との比較のために、表１に掲載した比較例１のデータを再掲している。
【表２】
2013122221.tif 000004
【００５１】
本発明の実施例２に係る積分型ＡＤ変換装置は、８ビットのシングルスロープ型ＡＤ変換装置（シングルスロープＡＤＣ）と、４ビットのＴＤＣとを備える。シングルスロープ型ＡＤ変換装置は、８個のＤ−ＦＦを有するカウンタを備える。ＴＤＣは、８個のＤ−ラッチ（４個のＤ−ＦＦとサイズが同じ）を備える。実施例２に係る積分型ＡＤ変換装置のサンプリング周波数は２ＭＨｚ、平均消費電力は４０．１μＷであった。
【００５２】
比較例３に係る積分型ＡＤ変換装置は、背景技術として記載した従来のシングルスロープ型ＡＤ変換装置である。比較例３に係る積分型ＡＤ変換装置は、８ビットのシングルスロープ型ＡＤ変換装置（シングルスロープＡＤＣ）と、４ビットのＴＤＣとを備える。シングルスロープ型ＡＤ変換装置は、８個のＤ−ＦＦを有するカウンタを備える。ＴＤＣは、８個のＤ−ラッチ（４個のＤ−ＦＦとサイズが同じ）を備える。比較例３に係る積分型ＡＤ変換装置のサンプリング周波数は２ＭＨｚ、平均消費電力は１０７．６μＷであった。
【００５３】
このように、本発明の実施例２に係る積分型ＡＤ変換装置では、比較例１に係る積分型ＡＤ変換装置と消費電力がほぼ同等でありながら、サンプリング周波数が１６倍に向上している。また、本発明の実施例２に係る積分型ＡＤ変換装置では、比較例３に係る積分型ＡＤ変換装置と比較して、サンプリング周波数が等しいのに対し、消費電力は大幅に削減されている。
【００５４】
さらに、実施例１および実施例２から分かる通り、本発明によれば、ＴＤＣの分解能を向上させた場合に、消費電力をほぼ同等としたまま、サンプリング周波数を向上させることができる。すなわち、ＴＤＣの分解能を向上させることにより、電力効率が向上する。しかしながら、ＴＤＣの分解能を向上させると、ＴＤＣに必要なＤ−ＦＦまたはＤ−ラッチの個数が増加するため、回路の規模は若干大きくなる。
【００５５】
なお、本発明の一側面に係る積分型ＡＤ変換装置において、多相クロック生成回路は、ＤＬＬ、偶数段の差動リングオシレータを有するＰＬＬ、または位相調整回路を有する遅延線のいずれかをさらに備えることとしてもよい。この構成によれば、ＤＬＬ、偶数段の差動リングオシレータを有するＰＬＬ、または位相調整回路を有する遅延線によって複数のクロック信号を生成するため、時間量子化器においてラッチされる複数のクロック信号を、簡易な構成により生成することができる。
【００５６】
また、本発明の一側面に係る積分型ＡＤ変換装置において、遅延調整回路は、比較器の後段に設けられる遅延線であることとしてもよい。この構成によれば、比較器の後段に遅延線が設けられるため、比較器の出力する比較信号を、簡易な構成により遅延させることができる。
【００５７】
また、本発明の一側面に係る積分型ＡＤ変換装置において、時間量子化器を複数備えることとしてもよい。この構成によれば、遅延調整回路の出力信号が反転したタイミングを複数の時間量子化器によってより精度よく計測することができるため、積分型ＡＤ変換装置の変換精度をより向上させることができる。
【００５８】
また、本発明の一側面に係る積分型ＡＤ変換装置において、主クロック信号の波形を整形してカウンタに出力するシュミットトリガ回路をさらに備えることとしてもよい。この構成によれば、時間量子化器がラッチした主クロック信号が立ち上がりまたは立ち下がり途中の中間遷移状態をホールドした場合でも、シュミットトリガ回路によって主クロック信号の波形が整形されるため、リプルカウンタの誤動作を防止することができる。
【産業上の利用可能性】
【００５９】
本発明は、積分型ＡＤ変換回路およびＣＭＯＳイメージセンサを使用用途とし、変換精度および変換速度の少なくとも一方を向上させながら消費電力を低く抑えることができる。
【符号の説明】
【００６０】
１…積分型ＡＤ変換装置、１０…比較器、２０…遅延調整回路、２１…インバータ、３０…リプルカウンタ（カウンタ）、４０…ＴＤＣ（時間量子化器）、４１…Ｄ−ＦＦ、４２…ＸＯＲゲート、４３…ＡＮＤゲート、４４…４ビットカウンタ、４５…ＸＯＲゲート、５０…ＤＬＬ（多相クロック生成回路）、５１…位相比較器、５２…ループフィルタ、５３…単位遅延回路、５５…遅延線、５６…位相調整回路、６０…シュミットトリガ回路。
【図１】
2013122221.tif 000005
【図２】
2013122221.tif 000006
【図３】
2013122221.tif 000007
【図４】
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【図５】
2013122221.tif 000009
【図６】
2013122221.tif 000010
【図７】
2013122221.tif 000011
【図８】
2013122221.tif 000012
【図９】
2013122221.tif 000013
【図１０】
2013122221.tif 000014
【図１１】
2013122221.tif 000015
【図１２】
2013122221.tif 000016
【図１３】
2013122221.tif 000017
【手続補正書】
【提出日】平成26年7月10日(2014.7.10)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2013122221.tif 000018
【国際調査報告】
2013122221.tif 000019
2013122221.tif 000020
2013122221.tif 000021
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