(57)【特許請求の範囲】
【請求項１】
絶縁体層の下面に第１の半導体層または半導体基板が配設され、該絶縁体層の上面に第２の半導体層が配設されたＳＯＩ（Ｓｉｌｉｃｏｎ  ＯＮ  Ｉｎｓｕｌａｔｏｒ）構造を有し、
該第１の半導体層または該半導体基板に放射線検出素子が形成され、
該第２の半導体層に該放射線検出素子で検出した信号電荷を処理する少なくともＭＯＳトランジスタを含む読出し回路が形成された放射線検出用半導体装置であって、
該ＭＯＳトランジスタのチャネル領域に対向して配置された絶縁体層の一部または全部を、シリコン酸化膜または該シリコン酸化膜と同等に電子またはホールをトラップして保持する膜と該シリコン酸化膜よりも電子またはホールをトラップしやすい膜との積層構造とし、
該ＭＯＳトランジスタの一駆動領域への入力信号を反転させた信号を該チャネル領域に入力する反転信号入力部を有する放射線検出用半導体装置。
【請求項２】
前記反転信号入力部は、前記ＭＯＳトランジスタのゲート電極に隣接して該ゲート電極のチャネル領域の延長上に形成された別のゲート電極と、該ＭＯＳトランジスタの一駆動領域に入力する入力信号を、該入力信号の入力値に応じて各所定電圧で反転させるＣＭＯＳ回路とを有し、該ＣＭＯＳ回路で反転させた電圧信号を該別のゲート電極に入力する請求項１に記載の放射線検出用半導体装置。
【請求項３】
前記反転信号入力部は、該ＭＯＳトランジスタのソース領域への入力信号を容量手段にも入力して得た反転信号を該容量手段から前記チャネル領域に入力する請求項１に記載の放射線検出用半導体装置。
【請求項４】
前記反転信号入力部として、前記積層構造と共に、または該積層構造に代えて、前記ＭＯＳトランジスタのチャネル領域に対向するように誘電分極特性を有する強誘電体膜が配置されている請求項１に記載の放射線検出用半導体装置。
【請求項５】
前記反転信号入力部として、前記積層構造と共に、該積層構造にチャネル領域を介して対向した絶縁体層内部に電極膜が配置されており、前記ＭＯＳトランジスタの一駆動領域への入力信号を該絶縁体層内部の該電極膜から該チャネル領域側の絶縁体層により反転させた信号を前記チャネル領域に入力する請求項１に記載の放射線検出用半導体装置。
【請求項６】
前記第２の半導体層のバックゲート電極とソース領域との間に拡散抵抗層を介して電位が供給可能に互いに接続されている請求項１〜５のいずれかに記載の放射線検出用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一のＳＯＩ（Ｓｉｌｉｃｏｎ  ＯＮ  Ｉｎｓｕｌａｔｏｒ）基板に放射線検出素子とこれの読出し回路とを絶縁膜で隔てて形成し、この読出し回路を構成するＭＯＳトランジスタなどの能動素子や抵抗やコンデンサなどの受動素子を搭載した放射線検出用半導体装置に関する。
【背景技術】
【０００２】
放射線検出素子は、放射線を検出するものであり、例えば核医学、原子力、天文学、宇宙線物理学などの分野で利用されている。なお、放射線にはアルファ線、ベータ線、ガンマ線、Ｘ線、中性子線および荷電粒子線などが含まれる。
【０００３】
従来のピクセル型放射線検出器は、光電変換するセンサ部と、このセンサ部からの信号電荷を読み出す読出し回路部とを別々のチップとして作り、各チップ間の電気的な接続を金属バンプによって電気的に接続する接続構造を採用している。
【０００４】
しかしながら、これらの２つのチップ間を電気的に接続するためには、非常に多数の金属バンプによる接合を施す必要があるため、その厚さが大きく、かつ実装コストが高くなってしまう。
【０００５】
特許文献１には、従来のＣＭＯＳイメージセンサが提案されている。この従来のＣＭＯＳイメージセンサには、シリコン基板上に絶縁体層を介して薄い単結晶シリコン層が形成された単結晶シリコン層／絶縁体層／厚い単結晶シリコン層の積層構造を持つＳＯＩ（Ｓｉｌｉｃｏｎ−ＯＮ−Ｉｎｓｕｌａｔｏｒ）構造が用いられている。
【０００６】
この従来のＣＭＯＳイメージセンサには、埋め込み酸化層が取り除かれたＰ型シリコン基板上に形成されたフォトダイオードと、このフォトダイオードで光電変換して蓄積された信号電荷を読み出してこれを増幅する増幅用トランジスタを含む読み出し回路とが搭載されている。
【０００７】
特許文献１のように、シリコン基板上に絶縁シリコン酸化膜（絶縁体層）を作り込み、さらにその上にシリコン層を設けた１枚のＳＯＩ基板に電子回路を構築する技術を利用して、放射線検出素子と読出し回路とを一体化することができれば、金属バンプや配線の寄生容量が少なくなることによるＳ／Ｎ比の向上や配線長の短縮による読出し速度の高速化を期待することができる。
【０００８】
しかしながら、このようなＳＯＩ基板はＳＯＩ層の膜厚ばらつきに起因する閾値ばらつきが発生してしまうという問題がある。読み出し回路はアナログ回路で構成されているため、ＭＯＳトランジスタに閾値のばらつきがあると、特性変動が問題になる。
【０００９】
そこで、特許文献２には、ＭＯＳトランジスタのチャネル領域に対向したゲート電極下の絶縁体層をシリコン酸化膜とシリコン窒化膜との積層構造にして、この積層構造部に電荷を蓄積してＳＯＩ層の膜厚ばらつきによる閾値ばらつきを調整することが記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１２４６５７号公報
【特許文献２】特開平１１−８７７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献２における閾値ばらつきの対策は、ＳＯＩ層の膜厚変動（膜厚ばらつき）に起因するものである。この膜厚ばらつきは、デバイスが当初から持ったばらつきである。このため、特許文献２のようなゲート電極下の絶縁体層を積層構造にすることにより閾値ばらつきを補正することが可能である。しかしながら、この閾値のばらつきはデバイスの動作時においても発生する。
【００１２】
例えば、ゲート電圧Ｖｇをハイレベル（Ｈ）に保持している際に、ソース電位Ｖｓがハイレベル（Ｈ）からローレベル（Ｌ）に遷移すると、チャネル領域とソース領域との間に存在するカップリング容量によって、ソース電位Ｖｓと同様、フローティング状態にあるチャネル領域の電位も低下するという現象が起こる。
【００１３】
このようなチャネル領域の電位の低下は、ＭＯＳトランジスタの閾値の実効的な増大を招く。これによって、回路の応答特性が変化し、具体的には閾値が増大した場合、回路の応答特性は遅くなることが多く、アンプなどのアナログ回路は閾値の変動に敏感であり、周波数特性やセトリング時間などがその影響を受けてしまう。
【００１４】
本発明は、上記従来の問題を解決するもので、デバイス動作時の閾値電圧のばらつきをも低減することができる放射線検出用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の放射線検出用半導体装置は、絶縁体層の下面に第１の半導体層または半導体基板が配設され、該絶縁体層の上面に第２の半導体層が配設されたＳＯＩ（Ｓｉｌｉｃｏｎ  ＯＮ  Ｉｎｓｕｌａｔｏｒ）構造を有し、該第１の半導体層または該半導体基板に放射線検出素子が形成され、該第２の半導体層に該放射線検出素子で検出した信号電荷を処理する少なくともＭＯＳトランジスタを含む読出し回路が形成された放射線検出用半導体装置であって、該ＭＯＳトランジスタのチャネル領域に対向して配置された絶縁体層の一部または全部を、シリコン酸化膜または該シリコン酸化膜と同等に電子またはホールをトラップして保持する膜と該シリコン酸化膜よりも電子またはホールをトラップしやすい膜との積層構造とし、該ＭＯＳトランジスタの一駆動領域への入力信号を反転させた信号を該チャネル領域に入力する反転信号入力部を有するものであり、そのことにより上記目的が達成される。
【００１６】
また、好ましくは、本発明の放射線検出用半導体装置における反転信号入力部は、前記ＭＯＳトランジスタのゲート電極に隣接して該ゲート電極のチャネル領域の延長上に形成された別のゲート電極と、該ＭＯＳトランジスタの一駆動領域に入力する入力信号を、該入力信号の入力値に応じて各所定電圧で反転させるＣＭＯＳ回路とを有し、該ＣＭＯＳ回路で反転させた電圧信号を該別のゲート電極に入力する。
【００１７】
さらに、好ましくは、本発明の放射線検出用半導体装置における反転信号入力部は、該ＭＯＳトランジスタのソース領域への入力信号を容量手段にも入力して得た反転信号を該容量手段から前記チャネル領域に入力する。
【００１８】
さらに、好ましくは、本発明の放射線検出用半導体装置における反転信号入力部として、前記積層構造と共に、または該積層構造に代えて、前記ＭＯＳトランジスタのチャネル領域に対向するように誘電分極特性を有する強誘電体膜が配置されている。
【００１９】
さらに、好ましくは、本発明の放射線検出用半導体装置における反転信号入力部として、前記積層構造と共に、該積層構造にチャネル領域を介して対向した絶縁体層内部に電極膜が配置されており、前記ＭＯＳトランジスタの一駆動領域への入力信号を該絶縁体層内部の該電極膜から該チャネル領域側の絶縁体層により反転させた信号を前記チャネル領域に入力する。
【００２０】
さらに、好ましくは、本発明の放射線検出用半導体装置における第２の半導体層のバックゲート電極とソース領域との間に拡散抵抗層を介して電位が供給可能に互いに接続されている。
【００２１】
さらに、好ましくは、本発明の放射線検出用半導体装置における別のゲート電極に対向する前記チャネル領域の該別のゲート電極側の一部または全部に、不純物を追加導入して不純物濃度を高く形成した高濃度不純物拡散層を有している。
【００２２】
さらに、好ましくは、本発明の放射線検出用半導体装置における反転信号入力部として、前記ＭＯＳトランジスタのゲート電極に隣接して該ゲート電極のチャネル領域の延長上に接続されかつ該チャネル領域と同一種の不純物を含む不純物拡散領域と、該不純物拡散領域の上方に誘電膜または絶縁膜を介して設けられた別のゲート電極とを有したＭＯＳ容量手段が形成されて、該ＭＯＳトランジスタのソース領域への入力信号を該別のゲート電極に入力してその反転した信号を該不純物拡散領域から該チャネル領域に入力する。
【００２３】
さらに、好ましくは、本発明の放射線検出用半導体装置における別のゲート電極の下方となる前記不純物拡散領域の位置に、追加して前記同一種の不純物を導入して、前記該不純物拡散領域よりも高い不純物濃度の高濃度不純物拡散層が形成されている。
【００２４】
さらに、好ましくは、本発明の放射線検出用半導体装置における反転信号入力部として、前記ＭＯＳトランジスタのゲート電極に隣接して該ゲート電極下のチャネル領域の延長上に一端が接続されかつ該チャネル領域と同一種の不純物を含む不純物拡散領域が、該ゲート電極および該チャネル領域を埋め込んだ層間絶縁層を貫通して設けられ、該不純物拡散領域の他端が電気的に接続されて、誘電膜または絶縁膜を両金属膜で挟み込んで電極対を為す容量手段が該層間絶縁層上に設けられ、該ＭＯＳトランジスタのソース領域への入力信号を該容量手段にも入力してその反転した信号を該不純物拡散領域から該チャネル領域に入力する。
【００２５】
さらに、好ましくは、本発明の放射線検出用半導体装置における反転信号入力部として、前記ＭＯＳトランジスタのゲート電極に隣接して該ゲート電極下のチャネル領域の延長上に接続された金属膜上に誘電膜または絶縁膜を介して別の金属膜が配置されて電極対を為す容量手段が設けられ、該ＭＯＳトランジスタのソース領域への入力信号を該容量手段にも入力してその反転した信号を該容量手段から該チャネル領域に入力する。
【００２６】
さらに、好ましくは、本発明の放射線検出用半導体装置における積層構造とした絶縁体層は、前記ＭＯＳトランジスタのゲート電極と前記チャネル領域との間の絶縁体層の該チャネル領域側の一部または全部と、該チャネル領域直下の絶縁体層の該チャネル領域側の一部または全部とのうちの少なくともいずれかの絶縁体層である。
【００２７】
さらに、好ましくは、本発明の放射線検出用半導体装置において、該シリコン酸化膜よりも電子またはホールをトラップしやすい膜はシリコン窒化膜である。
【００２８】
さらに、好ましくは、本発明の放射線検出用半導体装置におけるＭＯＳトランジスタのゲート電極に印加される外部制御信号の電圧範囲が＋３．１Ｖ〜＋１２Ｖおよび−３．１Ｖ〜−１２Ｖのいずれかの範囲内の電圧である。
【００２９】
さらに、好ましくは、本発明の放射線検出用半導体装置におけるＳＯＩ基板に前記放射線検出素子とそれからの電荷を読み出す前記読出し回路とが一体的に形成されている。
【００３０】
さらに、好ましくは、本発明の放射線検出用半導体装置におけるＳＯＩ基板に前記放射線検出素子とそれからの電荷を読み出す前記読出し回路とが一体的に形成された放射線検出用半導体装置であって、放射線を該ＳＯＩ基板表面からと該ＳＯＩ基板裏面からのいずれの入射方向にも対応可能としている。
【００３１】
上記構成により、以下、本発明の作用を説明する。
【００３２】
本発明においては、絶縁体層の下面に第１の半導体層または半導体基板が配設され、絶縁体層の上面に第２の半導体層が配設されたＳＯＩ（Ｓｉｌｉｃｏｎ  ＯＮ  Ｉｎｓｕｌａｔｏｒ）構造を有し、第１の半導体層または半導体基板に放射線検出素子が形成され、第２の半導体層に該放射線検出素子で検出した信号電荷を処理する少なくともＭＯＳトランジスタを含む読出し回路が形成された放射線検出用半導体装置であって、ＭＯＳトランジスタのチャネル領域に対向して配置された絶縁体層の一部または全部を、シリコン酸化膜またはシリコン酸化膜と同等に電子またはホールをトラップして保持する膜とシリコン酸化膜よりも電子またはホールをトラップしやすい膜との積層構造とし、ＭＯＳトランジスタの一駆動領域への入力信号を反転させた信号をチャネル領域に入力する反転信号入力部を有する。
【００３３】
この反転信号入力部によって、デバイス動作時の閾値電圧のばらつきを低減することが可能である。
【発明の効果】
【００３４】
以上により、本発明によれば、反転信号入力部がＭＯＳトランジスタの一駆動領域への入力信号を反転させた信号をチャネル領域に入力するため、デバイス動作時の閾値電圧のばらつきを低減することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態１におけるＳＯＩ構造を持つ放射線検出用半導体装置の一例を示す断面図である。
【図２】図１の放射線検出素子の一単体事例としてフォトダイオードの要部構成例を模式的に示す縦断面図である。
【図３】図１の放射線検出素子の別の単体事例としてアバランシェフォトダイオードの要部構成例を模式的に示す縦断面図である。
【図４】図１の放射線検出用半導体装置の読出し回路を構成する絶縁体層の上部の単結晶シリコン層に形成されたＭＯＳトランジスタ素子を示す断面図である。
【図５】図４のレイアウト構成の一例を示す平面図である。
【図６】本発明の実施形態２におけるＳＯＩ構造を持つ放射線検出用半導体装置の読出し回路を構成する絶縁体層の上部の単結晶シリコン層に形成されたＭＯＳトランジスタ素子およびその周辺部を示す断面図である。
【図７】図６のレイアウト構成の一例を示す平面図である。
【図８】本発明の実施形態３におけるＳＯＩ構造を持つ放射線検出用半導体装置の要部構成例を示す断面図である。
【図９】本発明の実施形態４におけるＳＯＩ構造を持つ放射線検出用半導体装置の要部構成例を示す断面図である。
【図１０】本発明の実施形態５におけるＳＯＩ構造を持つ放射線検出用半導体装置の要部構成例を示す断面図である。
【図１１】本発明の実施形態６におけるＳＯＩ構造を持つ放射線検出用半導体装置の要部構成例を示す断面図である。
【図１２】本発明の実施形態７におけるＳＯＩ構造を持つ放射線検出用半導体装置の要部構成例を示す断面図である。
【図１３】本発明の放射線検出用半導体装置において閾値制御を行った際のＭＯＳトランジスタの閾値電圧特性の変化（ゲート電圧を下げる場合）を示す図である。
【図１４】本発明の放射線検出用半導体装置において閾値制御を行った際のＭＯＳトランジスタの閾値電圧特性の変化（ゲート電圧を上げる場合）を示す図である。
【符号の説明】
【００３６】
１、１Ａ〜１Ｆ  放射線検出用半導体装置
２  絶縁体層
３  厚い単結晶シリコン層（半導体層または半導体基板）
４  薄い単結晶シリコン層
４１、４１Ａ〜４１Ｅ  チャネル領域
４２  高濃度不純物拡散層
４３  ソース領域
４４  ドレイン領域
４５  強誘電体膜
４５ａ  入力端子
５  放射線検出素子
５１  フォトダイオード
５１ａ  真性半導体基板
５１ｂ  Ｐ型半導体層
５１ｃ  Ｎ型半導体層
５１ｄ  表面電極
５１ｅ  裏面電極
５２  アバランシェフォトダイオード
５２ａ  半導体基板
５２ｂ  ｎ−領域
５２ｃ  Ｐ型領域
５２ｄ  ｐ−領域
５２ｅ  保護膜
５２ｆ  遮光メタル
５２ｇ  Ｐ側電極
５２ｈ  コンタクト層
５２ｉ  Ｎ側電極
６、１０、４４ａ、８１ａ、８２ｂ、４３ｂ  コンタクト電極
７、７１  層間絶縁層
８  読出し回路
８０  ＣＭＯＳ回路
８０ａ  ＰチャネルＭＯＳトランジスタ
８０ｂ  ＮチャネルＭＯＳトランジスタ
８１、８１Ａ〜８１Ｅ  ＭＯＳトランジスタ用のゲート電極
８２、８２Ｃ  ＭＯＳ容量用のゲート電極（別のゲート電極）
８３、８３Ｃ  シリコン窒化膜
８４  シリコン酸化膜
８５、８５Ｃ  ＭＯＳ容量手段の第１のポリシリコン膜
８６、８６Ｃ  層間絶縁膜
８７、８７Ｃ  誘電膜
８８、８８Ｃ  ＭＯＳ容量手段の第２のポリシリコン膜（別のゲート電極）
８８ａ  入力端子
８９Ｃ  高濃度不純物拡散層
９０  ポリシリコン膜（電極膜）
９０ａ  入力端子
９１  コンタクト電極
９２  容量手段
９３  下側のメタル電極（金属膜）
９４  誘電膜（絶縁膜）
９５  上側のメタル電極（金属膜）
９５ａ  入力端子
９  メタル配線
１１  遮光メタル
【発明を実施するための形態】
【００３７】
以下に、本発明の放射線検出用半導体装置の実施形態１〜７について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。また、配線やコンタクト電極の個数なども実際のデバイスと一致していなくてもよく、図示および説明の便宜を考慮した個数としたものであり、図示する構成に限定されるものではない。さらに、本発明の放射線検出用半導体装置の実施形態１〜７は、本願請求項に示した範囲で種々の変更が可能である。即ち、本願請求項に示した範囲で適宜変更した技術的手段を更に組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【００３８】
（実施形態１）
図１は、本発明の実施形態１におけるＳＯＩ構造を持つ放射線検出用半導体装置１の一例を示す断面図である。
【００３９】
図１において、本実施形態１のＳＯＩ構造を持つ放射線検出用半導体装置１は、ＳＯＩ構造として、絶縁体層２と、この絶縁体層２の下面に配置された第１の半導体層（または半導体基板）としての単結晶シリコン層３（またはシリコン基板）と、絶縁体層２の上面に配置された第２の半導体層としての単結晶シリコン層４とを有している。
【００４０】
このＳＯＩ構造の厚い単結晶シリコン層３には、フォトダイオードやアバランシェフォトダイオードなどの放射線検出素子５が形成されている。そのＳＯＩ構造の薄い単結晶シリコン層４には、絶縁体層２内に形成された埋め込み性のよいタングステンＷなどからなるコンタクト電極６により薄い単結晶シリコン層４およびその上の層間絶縁層７内を通して放射線検出素子５で検出した信号電荷を読み出して増幅などの処理をする読出し回路８が形成されている。
【００４１】
読出し回路８は、ＭＯＳトランジスタなどの能動素子と、抵抗やキャパシタなどの受動素子とにより構成されており、放射線検出素子５で検出した信号電荷を読み出して増幅などの処理をする回路である。また、読出し回路８は、信号読み出し時に、放射線検出素子５からのアナログ入力信号をその入力信号値に応じて各所定電圧値に反転処理する、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの直列回路で構成されたＣＭＯＳ回路を有している。
【００４２】
このＳＯＩ構造は、シリコン酸化膜などからなる絶縁体層２を単結晶シリコンウエハで上下から挟み込んだ構成となっており、物理構造的に下から、厚い単結晶シリコン層３／絶縁体層２／薄い単結晶シリコン層４で構成されている。
【００４３】
ここでは、絶縁体層２の上面の薄い単結晶シリコン層４およびその上の層間絶縁層７内には、読出し回路８を構成する半導体装置およびその各部を接続するアルミニュウムＡｌなどのメタル配線９および、埋め込み性のよいタングステンＷなどからなるコンタクト電極１０が形成されている。また、絶縁体層２の下面側の単結晶シリコン層３には放射線検出素子５が形成されているが、一般的には、絶縁体層２の下面側の単結晶シリコン層３は単なる物理構造物（支持基板）である。この絶縁体層２の下面側の厚い単結晶シリコン層３に、フォトダイオードやアバランシェフォトダイオートなどの放射線検出素子５を形成することにより、下側の単結晶シリコン層３内に空乏層を形成し、ＳＯＩ構造中央のシリコン酸化膜層などの絶縁体層２に、半導体プロセス技術を用いて金属配線（コンタクト電極６）からなるビアホールを形成し、絶縁体層２の上面側の薄い単結晶シリコン層４に構成された半導体回路と、下側の単結晶シリコン層３に形成された放射線検出素子５とを、コンタクト電極６、メタル配線９およびコンタクト電極１０を介して接続することによって、放射線検出素子５とこれの読出し回路８との同一基板上への一体的形成を実現している。
【００４４】
本方式の利点は、放射線検出素子５と読出し回路８とを間に絶縁体層２を挟んで一体的に形成したので、放射線検出素子５と読出し回路８との間を接続するためのサイズの大きいバンプボンディングが不要になることである。このように、放射線検出素子５（センサ）と読出し回路８との間の接続にバンプボンディングなどの電気的で機械的なサイズの大きい端子接続が必要なくなるので、より小面積のピクセルサイズを実現することができる。このように、回路面積を小さくできることによって、各ピクセルに複雑な信号処理機能を持つＣＭＯＳ回路の実装が可能となる。ＣＭＯＳ回路は読出し回路８に用いることができる。
【００４５】
また、バンプボンディングが不要になることでバンプ電極による寄生容量もなくなるので、読出し回路８による放射線検出素子５からの信号読出しの一層の高速化および低消費電力化も望める。さらには、別チップではなく、放射線検出素子５と読出し回路８の一体化（同一チップ化）による低コスト化が図られる可能性もある。
【００４６】
これらに加えて、放射線検出素子５と読出し回路８の隣り合う素子間にＳＯＩ構造中央のシリコン酸化膜の絶縁膜２が存在するおかげで上下の素子の分離性がよくなり、素子間のラッチアップがなくなる上に、放射線検出素子５と読出し回路８の素子間の距離を近づけることもできる。
【００４７】
絶縁体層２の下部の単結晶シリコン層３に形成する放射線検出素子５は、例えばＳＯＩ基板裏面から放射線を入射する場合には、フォトダイオードにより放射線から電気信号に直接光電変換を行い、ＳＯＩ基板表面から放射線を入射する場合には、例えばチップ表面に放射線を光（可視光、紫外線および赤外線）に変換できる複合材料から構成されるシンチレータを接続し、フォトダイオードやアバランシェフォトダイオードで光から電気信号に間接的に光電変換を行えばよい。この場合、読出し回路８を埋め込んでいる真上の層間絶縁層７の表面側に遮光メタル１１を形成して、読出し回路８への外部からの不要な光の入射を抑えるように構成してもよい。また、チップ裏面にシンチレータを接続して光から電気信号に間接的に光電変換を行ってもよいことは言うまでもないことである。
【００４８】
ここで、図１の放射線検出素子５のフォトダイオードやアバランシェフォトダイオートの単体構成について説明する。
【００４９】
図２は、図１の放射線検出素子５の一単体事例としてフォトダイオードの要部構成例を模式的に示す縦断面図である。
【００５０】
図２において、フォトダイオード５１は、ＰＩＮダイオード構造であり、真性半導体基板５１ａの上下面にＰ型半導体層５１ｂとＮ型半導体層５１ｃが配置されている。Ｐ型半導体層５１ｂの中央部上を開口した状態で表面電極５１ｄが配置され、Ｎ型半導体層５１ｃ上には裏面電極５１ｅが配置されている。
【００５１】
Ｐ型半導体層５１ｂの中央部上は、光が入るように開口して受光面には電極は形成していない。
【００５２】
図３は、図１の放射線検出素子５の別の単体事例としてアバランシェフォトダイオードの要部構成例を模式的に示す縦断面図である。
【００５３】
図３において、アバランシェフォトダイオード５２は、半導体基板５２ａの表面にｎ−領域５２ｂが設けられ、ｎ−領域５２ｂ内にその表面側から中央部の所定範囲でＰ型領域５２ｃが設けられ、さらにその周囲を取り囲んで覆うようにｐ−領域５２ｄが設けられている。ｎ−領域５２ｂ、Ｐ型領域５２ｃおよびｐ−領域５２ｄの表面側に保護膜５２ｅが形成されている。Ｐ型領域５２ｃ上を開口するように保護膜５２ｅ上に遮光メタル５２ｆが形成されている。Ｐ側電極５２ｇは、コンタクト層５２ｈを介してＰ型領域５２ｃの中央部分に接続するように設けられ、Ｎ側電極５２ｉは半導体基板５２ａの裏面に設けられている。
【００５４】
図４は、図１の放射線検出用半導体装置１の読出し回路８を構成する絶縁体層２の上部の単結晶シリコン層４に形成されたＭＯＳトランジスタ素子を示す断面図である。図５は、図４のレイアウト構成の一例を示す平面図である。なお、図５において、左側から４４ａはドレイン領域４４に接続されて引き出されたコンタクト電極、８１ａはＭＯＳトランジスタ用ゲート電極８１に接続されて引き出されたコンタクト電極、８２ｂはゲート電極８２に接続されて引き出されたコンタクト電極、４３ｂはソース領域４３に接続されて引き出されたコンタクト電極を示している。図５において高濃度不純物拡散層４２が透けて見えているが、その上に別のゲート電極８２が設けられている。
【００５５】
図４および図５において、ＳＯＩ構造はシリコン酸化膜などの絶縁体層２を上下両側から単結晶シリコン層３，４で挟み込んだ構成となっており、物理構造的に上から薄いシリコン層である単結晶シリコン層４／絶縁体層２／厚いシリコン層である単結晶シリコン層３で構成されている。一般的には、絶縁体層２の上部の単結晶シリコン層４上に読出し回路８などの回路を形成し、絶縁体層２の下部の単結晶シリコン層３は単なる物理構造物（支持基板）となっている。この支持基板部分の単結晶シリコン層３に前記したフォトダイオード５１やアバランシェフォトダイオート５２などの放射線検出素子５を形成している。
【００５６】
この放射線検出素子５に所定の電圧が印加されて単結晶シリコン層３内に空乏層を形成して放射線を検出し、ＳＯＩ構造中央のシリコン酸化膜層である絶縁体層２に、半導体プロセス技術を用いて金属配線からなるビアホール（コンタクト電極６）を形成し、絶縁体層２の上部の単結晶シリコン層４に構成され、検出した放射線を電荷に変換した信号電荷を信号電圧として読み出すための半導体回路としての読出し回路８と、放射線を検出する放射線検出素子５との一体素子形成を同一基板上に実現することができる。
【００５７】
図４および図５のパターンレイアウトの一例としてＰチャネルトランジスタの例を示しているが、Ｎチャネルトランジスタにおいても同様の構造を有する。なお、絶縁体層２の下部の単結晶シリコン層３に構成する放射線検出素子５は、フォトダイオードやアバランシェフォトダイオードに限定されるものではない。ＳＯＩ基板は、ＳＯＩ構造中央のシリコン酸化膜層などの絶縁体層２を上下から単結晶シリコン層３，４で挟んだ構造を有している。絶縁体層２の上部の単結晶シリコン層４はＭＯＳトランジスタを構築するために、不純物イオンとして例えばボロンやリンやヒ素などを導入して形成したチャネル領域４１を有している。チャネル領域４１上に形成されたＭＯＳトランジスタのゲート電極８１の横に隣接するように別のゲート電極８２が所定間隔を空けて並んで形成されている。
【００５８】
ＭＯＳ容量用のゲート電極８２（別のゲート電極）の直下の絶縁体層２の上部の薄い単結晶シリコン層４には、不純物を追加導入して不純物濃度を高く形成した電荷固定用の高濃度不純物拡散層４２を上側に有している。即ち、別のゲート電極８２（ＭＯＳ容量用のゲート電極８２）に対向するチャネル領域４１の別のゲート電極側の一部に、不純物を追加導入して不純物濃度を高く形成した高濃度不純物拡散層４２が形成されている。ここでは、高濃度不純物拡散層４２の厚さはチャネル領域４１の厚さよりも薄くチャネル領域４１の上側に構成されている。
【００５９】
一方、ＭＯＳトランジスタのソース領域４３に接続される入力端子４３ａは、放射線検出素子５に接続されたコンタクト電極６に接続されている。この入力端子４３ａに入力された入力信号がＭＯＳトランジスタのソース領域４３に入力されると、ソース領域４３とチャネル領域４１との容量カップリングによって、チャネル領域４１の電位が変動してしまう。例えば、ソース領域４３へのハイレベルの入力信号に対してはチャネル領域４１のチャネル電位が上昇し、ソース領域４３へのローレベルの入力信号に対してはチャネル領域４１のチャネル電位が低下する。この結果、ＭＯＳトランジスタのしきい値が変化し、入力電位レベルにより回路の応答特性が変動してしまう。
【００６０】
この点について、以下に下式を用いて説明する。
【００６１】
一般にバックゲート効果がかかったＭＯＳトランジスタにおいては、次式のように表され、ゲート電圧ＶＧ（チャネル領域４１の電位）の変動により、しきい値電圧ＶＴＨが変化して、オン抵抗ＲＯＮが変化する。
【００６２】
ＶＴＨ  ＝  ＶＴ０  −  ＢＫ  ×  （ＶＧ）１／２
ＲＯＮ  ＝１／ｕＣ（ＶＧ  −  ＶＴＨ）・Ｌ／Ｗ
ＢＫ    ＝（２εＳｉ・ε・ｑ・Ｎｓｕｂ  ）１／２  ／Ｃ
但し、ＶＧ：ゲート電圧、  ＶＴ０：基板バイアスがかからないときのしきい値電圧、Ｃ：ゲート電極の単位面積当たりの静電容量、ｕ：半導体Ｓｉ表面の移動度、ｑ：単位電荷量、Ｎｓｕｂ：基板濃度、ＢＫ：基板効果係数、εＳｉ：Ｓｉの比誘電率、ε：真空中の誘電率、ｑ：単位電荷量、Ｎｓｕｂ：基板濃度、Ｌ：ＭＯＳトランジスタのゲート長、Ｗ：ＭＯＳトランジスタのゲート幅である。
【００６３】
そこで、ＭＯＳトランジスタ用のゲート電極８１に隣接するＭＯＳ容量用のゲート電極８２に入力信号を反転させた信号を入力すれば、チャネル領域４１のチャネル電位の変動を抑えることが可能となる。
【００６４】
本実施形態１では、ＭＯＳトランジスタのソース領域４３への入力信号を反転させた信号をチャネル領域４１に入力する反転信号入力部を有している。ここでは、反転信号入力部は、ＭＯＳトランジスタのゲート電極８１に隣接してゲート電極８１の直下のチャネル領域４１の左側への延長部上に形成された別のゲート電極８２と、ＭＯＳトランジスタのソース領域４３に入力した入力信号を、入力信号の入力値に応じて電源電圧および接地電圧のいずれかの所定電圧に反転させるＣＭＯＳ回路８０とを有し、ＣＭＯＳ回路８０で反転した信号を入力端子８２ａを介してそのゲート電極８２に入力している。
【００６５】
本実施形態１の放射線検出用半導体装置１において、ＭＯＳトランジスタのソース領域４３への入力端子４３ａからの入力信号を反転させた信号がＭＯＳ容量用のゲート電極８２の入力端子８２ａに入力されるように、ソース領域４３の入力端子４３ａがＣＭＯＳ回路８０のゲート入力端に接続され、ＣＭＯＳ回路８０の出力端がＭＯＳ容量用のゲート電極８２の入力端子８２ａに接続されている。
【００６６】
さらに、ＭＯＳ容量用のゲート電極８２の直下に濃度を高めた高濃度不純物拡散層４２を形成したことによって、ＭＯＳ容量が形成されている単結晶シリコン層４の表面状態を常に反転電位で固定した状態とすることが可能となる。
【００６７】
これによって、入力信号に対して電位を反転させた固定電位をＭＯＳトランジスタのチャネル領域４１に与えることができて、ＭＯＳトランジスタより構成される回路の動作をより安定化させることが可能となる。
【００６８】
このようにして、ソース電位または、ソース領域４３への入力信号の電位が変化したときに、チャネル領域４１の電位の変動を防止することができて、ＭＯＳトランジスタの動作を安定化させる上記反転信号入力部を得ることができる。上記反転信号入力部によって、デバイス動作時の閾値電圧のばらつきを低減することができる。
【００６９】
ＭＯＳ容量用のゲート電極を備える本実施形態１の構成は、次の効果も発生する。
【００７０】
ＭＯＳトランジスタのオン抵抗ＲＯＮはチャネル幅（ゲート幅Ｗ）を長くするように設計するとオン抵抗ＲＯＮを低減することができる。
【００７１】
本実施形態１の構造は、ＭＯＳ容量用のゲート電極８２を加えることによりゲート長Ｌが長くなった以上に、ＭＯＳトランジスタのゲート電極８１のチャネル幅（ゲート幅Ｗ）を実質的に長くしているため、オン抵抗ＲＯＮを低減することができる。このため、本デバイス構造はオン抵抗ＲＯＮを低減の点で有利である。
【００７２】
ＳＯＩ基板ではＳＯＩ層のばらつきに起因する閾値電圧にばらつきが発生する。本実施形態１の放射線検出用半導体装置１の読出し回路８のように閾値変動に敏感なアナログ回路ブロックをピクセル毎に多数搭載している場合、アナログ回路ブロック毎の閾値電圧のばらつきの影響は無視できず、閾値電圧のばらつきを調整する必要が生じる。
【００７３】
本実施形態１では、入力電圧による閾値電圧変動を抑える上記構成に加えて、ＳＯＩ膜厚に起因する閾値ばらつきの補正および制御を簡便な構造で、かつピクセルサイズに影響を与える追加回路を必要とせずに実現させることを目的に、本実施形態１の放射線検出用半導体装置１において、ＭＯＳトランジスタのチャネル領域４１に対向したＭＯＳトランジスタ用ゲート電極８１およびＭＯＳ容量用のゲート電極８２の各直下の絶縁体層をそれぞれシリコン窒化膜８３とシリコン酸化膜８４との積層構造にしている。
【００７４】
この積層構造は、ＳＯＮＯＳ（ｐｏｌｙＳｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造やＭＯＮＯＳ（Ｍｅｔａｌ−  Ｎｉｔｒｉｄｅ−  Ｏｘｉｄｅ−  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造であり、ＭＯＮＯＳ構造におけるＭｅｔａｌとはＭＯＳトランジスタにおけるゲート電極全般を表す概念であり、ＳＯＮＯＳ構造におけるｐｏｌｙｓｉｌｉｃｏｎ電極もこの範疇に含まれる。
【００７５】
ＭＯＳトランジスタのチャネル領域４１に対向したゲート電極８１、８２直下の絶縁体層を構成するシリコン窒化膜８３およびシリコン酸化膜８４の積層膜のうちのシリコン酸化膜８４の代わりに、シリコン酸化膜８４と同等のキャリアをトラップしやすい他の膜を用いてもよい。また、シリコン酸化膜８４よりもキャリアをトラップしやすい膜として、ここではシリコン窒化膜８３を採用したが、これに限らず、シリコン酸化膜８４よりもキャリアをトラップしやすい他の膜を採用してもよく、これによって、キャリアトラップ量を制御することも可能である。
【００７６】
要するに、ＰチャネルＭＯＳトランジスタ８０ａとＮチャネルＭＯＳトランジスタ８０ｂの直列回路からなるＣＭＯＳ回路８０を含む読出し回路８のＭＯＳトランジスタにおけるチャネル領域４１に対向して配置された絶縁体層を、シリコン酸化膜８４またはシリコン酸化膜８４と同等に電子またはホールをトラップして保持する膜とシリコン酸化膜８４よりも電子またはホールをトラップしやすい膜（ここではシリコン窒化膜８３）との積層構造としている。
【００７７】
このような２層構造の絶縁膜を採用したことにより、シリコン酸化膜８４に欠陥が発生しても、その欠陥のごく近傍にトラップされた電荷が放出されるだけで済み、酸化膜の欠陥による影響を低減でき、長期にわたる信頼性を確保することができ、高い長期信頼性が求められる放射線検出用半導体装置１においてはより好ましい構造である。蓄積した電荷はその上部の単結晶シリコン層４中に形成されたＭＯＳトランジスタのチャネル領域４１に電界を与えて、閾値を変化させることができる。
【００７８】
電荷蓄積には例えば以下のような手法を用いることが可能である。少なくとも上部の単結晶シリコン層４のチャネル領域４１と基板領域間に電圧を印加し、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流のようなリーク電流を流している。この電流のキャリアである電子または正孔はシリコン窒化膜８３中またはシリコン窒化膜８３／シリコン酸化膜８４の界面に存在する欠陥に捕獲されることによって、チャネル領域４１の下面部が帯電する。蓄積した電荷により絶縁体層２の上部の単結晶シリコン層４中に形成されたＭＯＳトランジスタに電界を与えて閾値を変化させることができる。
【００７９】
また、ＭＯＳトランジスタの閾値の変化量は、蓄積された電荷量に比例するため、シリコン窒化膜８３を通過する電流量を任意に調整することにより閾値の制御が可能となる。また、電流源は上部の薄い単結晶シリコン層４に形成されたチャネル領域４１に別途電極を設けてもよく、ソース電極またはドレイン電極を用いてもよい。前者の場合には、正負いずれの電圧も印加可能であるため、閾値の補正はいずれの方向にも可能である。また、後者の場合において、ＰＮ接合の順方向の電圧を印加する必要があるため、ＮチャネルＭＯＳトランジスタでは負電圧を印加、ＰチャネルＭＯＳトランジスタでは正電圧を印加することにより閾値の変更が可能となる。
【００８０】
この方法において、閾値の補正は、増加させるか、減少させるかのいずれか一方向にのみ限定され、閾値補正可能な方向に合わせて予め閾値を低め（低いめ）、または、高め（高いめ）に設定しておく必要がある。予め閾値を低め、または、高めに設定しておき、閾値を所定量だけ上げるかまたは下げることで閾値バラツキを吸収させて閾値バラツキを抑制またはなくすることで閾値を安定化させることができる。これを図１３および図１４に示している。
【００８１】
図１３および図１４は、放射線検出用半導体装置１において閾値制御を行った際のＭＯＳトランジスタの閾値電圧特性の変化を示す図であって、図１３はゲート電圧を下げる場合のドレイン電流のゲート電圧依存性を示し、図１４は、ゲート電圧を上げる場合のドレイン電流のゲート電圧依存性を示している。
【００８２】
また、キャリアがＭＯＳトランジスタのチャネル領域４１に対向したシリコン酸化膜８４間の障壁を乗り越えるためには、電子が少なくとも約３．１ｅＶのエネルギーを持つことが必要である。また、本構造を採用したゲート絶縁膜の膜厚は、欠陥密度の制御、ストレス誘起リーク、高温放置耐性維持などの信頼性の観点から、例えば１０ｎｍと比較的厚い膜厚を採用した場合において、ゲート絶縁膜に強電界を印加して電子を出し入れするためには約１２Ｖの電圧が必要である。よって、本実施形態１の放射線検出用半導体装置１における外部印加信号の電圧範囲は、±３Ｖ〜±１２Ｖの範囲内の電圧であることが好適である。即ち、ＭＯＳトランジスタのゲート電極８１，８２に印加される外部制御信号の電圧範囲が＋３．１Ｖ〜＋１２Ｖおよび−３．１Ｖ〜−１２Ｖのいずれかの範囲内の電圧であればよい。
【００８３】
以上により、本実施形態１によれば、ＭＯＳトランジスタのチャネル領域４１に対向して配置された絶縁体層を、シリコン窒化膜８３とシリコン酸化膜８４との積層構造としている。ＭＯＳトランジスタのソース領域４３への入力信号を反転させた信号をチャネル領域４１に入力する反転信号入力部を有している。反転信号入力部は、ＭＯＳトランジスタのゲート電極８１に隣接してゲート電極８１下のチャネル領域４１の延長上に形成された別のゲート電極８２と、ＭＯＳトランジスタのソース領域４３に入力する入力信号を、入力信号の入力値に応じて反転させるＣＭＯＳ回路８０とを有して、ＣＭＯＳ回路８０で反転させた信号を別のゲート電極８２に入力する。
【００８４】
これによって、容易に閾値電圧のばらつきを低減することが可能な放射線検出用半導体装置１であり、加えて高精度な回路特性を得るために、閾値ばらつきの補正および制御を簡便な構造で、かつピクセルサイズに影響を与える追加回路を必要とせずに行うことのできる放射線検出用半導体装置１を実現させることができる。したがって、デバイス動作時の閾値電圧のばらつきを低減することができる。
【００８５】
なお、本実施形態１では特に説明しなかったが、電荷の注入に前記した記載以外の方法を用いても本実施形態１の放射線検出用半導体装置１の機能上問題はない。また、Ｘ線などの放射線の照射方向は、使用する放射線検出素子５の構造と特性により、ＳＯＩ基板表面または裏面のどちらから入射させてもよい。
【００８６】
また、本実施形態１では、ＣＭＯＳ回路８０を含む読み出し回路８におけるＭＯＳトランジスタのチャネル領域４１に対向して配置された絶縁体層を、シリコン酸化膜８４またはシリコン酸化膜８４と同等に電子またはホールをトラップして保持する膜とシリコン酸化膜８４よりも電子またはホールをトラップしやすい膜（ここではシリコン窒化膜８３）との積層構造としている場合について説明したが、これに限らず、ＣＭＯＳ回路８０を含む読み出し回路８におけるＭＯＳトランジスタのチャネル領域４１に対向して配置された絶縁体層の一部または全部を、シリコン酸化膜８４またはシリコン酸化膜８４と同等に電子またはホールをトラップして保持する膜とシリコン酸化膜８４よりも電子またはホールをトラップしやすい膜との積層構造としてもよい。
【００８７】
このシリコン窒化膜８３／シリコン酸化膜８４の積層構造は上部の単結晶シリコン層４と下部分の単結晶シリコン層３に挟まれた絶縁体層２の絶縁膜に採用してもよい。
【００８８】
したがって、シリコン酸化膜８４またはシリコン酸化膜８４と同等に電子またはホールをトラップして保持する膜とシリコン酸化膜８４よりも電子またはホールをトラップしやすい膜との積層構造とした絶縁体層は、ＭＯＳトランジスタのゲート電極８１、８２とチャネル領域４１との間の絶縁体層のチャネル領域４１側の一部または全部と、チャネル領域４１直下の絶縁体層２のチャネル領域４１側の一部または全部とのうちの少なくともいずれかの絶縁体層である。
【００８９】
ゲート電極８１、８２とチャネル領域４１との間の絶縁体層のチャネル領域４１側の一部または全部とは、ゲート電極８１、８２とチャネル領域４１との間の絶縁体層の全膜厚または全膜厚のうちの一部膜厚分であってもよいし、その絶縁体層の全面積または全面積の一部、例えば半分（１／２）や１／４，３／４であってもよい。このことは、チャネル領域４１直下の絶縁体層２のチャネル領域４１側の一部または全部は、全膜厚または全膜厚のうちの一部膜厚分であってもよいし、全面積または全面積の一部、例えば半分（１／２）や１／４，３／４であってもよい。
【００９０】
（実施形態２）
本実施形態２では、上記実施形態１と共に、基板バイアス電位よりソース電位が高いと、ソース電位から拡散抵抗層４６を介して基板バイアス電位を自己生成し、基板バイアス電位よりソース電位が低いと、基板バイアス電位から拡散抵抗層４６を介してソース電位を自己生成する構成について説明する。
【００９１】
図６は、本発明の実施形態２におけるＳＯＩ構造を持つ放射線検出用半導体装置１Ｆの読出し回路８を構成する絶縁体層２の上部の単結晶シリコン層４に形成されたＭＯＳトランジスタ素子およびその周辺部を示す断面図である。図７は、図６のレイアウト構成の一例を示す平面図である。なお、図６および図７では、図４および図５の構成部材と同一の作用効果を示す構成部材には同一の符号を付してその説明を省略する。
【００９２】
図６および図７において、本実施形態２の放射線検出用半導体装置１Ｆでは、上記実施形態１の場合と異なるのは、ソース領域４３に接続されて引き出されたコンタクト電極４３ｂに、放射線検出素子５からコンタクト電極６を介して接続された入力端子４３ａが接続されている他に、単結晶シリコン層４のバックゲート電極４８が拡散抵抗層４６、スイッチ手段４７を介してソース領域４３のコンタクト電極４３ｂに接続されていることである。要するに、第２の半導体層としての単結晶シリコン層４のバックゲート電極４８が拡散抵抗層４６からスイッチ手段としてのスイッチ４７を介してソース領域４３に接続されている。
【００９３】
アナログ回路では、ソース領域４３のソース電位とドレイン領域４４のドレイン電位の高低の関係が電源投入時に定まっていない回路も一部存在する。このため、例えば、ゲート電圧ＶＧをハイレベル（Ｈ）に保持している際に、ソース電位ＶＳがハイレベル（Ｈ）からローレベル（Ｌ）に遷移した際に、チャネル領域４１とソース領域４３との間に存在するカップリング容量により、フローティング状態にあるチャネル領域４１の電位が低下するという現象が起こる。このため、上記実施形態１で述べたチャネル電位を固定する手段の反転信号の遷移時間が長くなってしまうため、閾値変動の防止が遅くなるという問題が発生する。
【００９４】
この遷移時間を短縮するために、回路電源立上げ初期において、スイッチ手段としてのスイッチ４７をオンし、ＭＯＳトランジスタのソース電極（ソース領域４３）とバックゲート電極４８との間に拡散抵抗層４６を介在させる。バックゲートのレイアウトはｂｕｌｋＣＭＯＳにおけるウェルと全く同様に多数のＭＯＳトランジスタ（ＦＥＴ）で１つのバックゲート電極４８を共有している。バックゲート電極４８には基板バイアスが与えられているのでスイッチ４７のオンにより、ＭＯＳトランジスタのソース電位が急激には遷移しない。
【００９５】
このように、ソース電極（ソース領域４３）とバックゲート電極４８との間に拡散抵抗層４６を介在させることにより、電源立上り初期において、基板バイアスよりもソース電位が高いＭＯＳトランジスタでは、拡散抵抗層４６を介して基板バイアス（バックゲート電極４８）の電位が自己生成され、また、基板バイアスよりもソース電位が低いＭＯＳトランジスタでは、基板バイアスからソース電位を自己生成するように動作させる。したがって、チャネル領域４１の電位の固定手段との併用によって、デバイス動作時の閾値電圧のばらつきを低減することができる。
【００９６】
（実施形態３）
上記実施形態１では、ＭＯＳトランジスタにおけるチャネル領域４１に対向して配置された絶縁体層を、シリコン窒化膜８３とシリコン酸化膜８４の積層構造とした場合について説明したが、本実施形態２では、この積層構造と共に、またはこの積層構造に代えて、ＭＯＳトランジスタのチャネル領域に対向するように誘電分極特性を有する強誘電体膜が配置されている場合について説明する。
【００９７】
図８は、本発明の実施形態３におけるＳＯＩ構造を持つ放射線検出用半導体装置の要部構成例を示す断面図である。
【００９８】
図８において、本実施形態３のＳＯＩ構造を持つ放射線検出用半導体装置１Ａは、ゲート電極８１Ａの直下のシリコン窒化膜８３とシリコン酸化膜８４の絶縁体層の積層構造と共に、その積層構造にチャネル領域４１Ａを介して対向した強誘電体膜４５を配置して、ＭＯＳトランジスタの閾値ばらつきをより低減するための閾値補正を実施することが可能となる。このように、本実施形態３の放射線検出用半導体装置１Ａにおいて、チャネル領域４１Ａの直下に強誘電体膜４５を配置して誘電分極の分極特性を用いて閾値の変更および調整を行うことが可能となる。
【００９９】
チャネル領域４１Ａの下面部に配置した強誘電体膜４５の材質として、具体的には、チタン酸ジルコン酸鉛（ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３））、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３））、チタン酸バリウム（ＢａＴｉＯ３）などを用いることができる。
【０１００】
下から厚い単結晶シリコン層３／絶縁体層２／薄い単結晶シリコン層４で構成されたＳＯＩ構造の絶縁体層２上において、ＭＯＳトランジスタのゲート電極８１Ａ直下のシリコン窒化膜８３とシリコン酸化膜８４の積層下におけるチャネル領域４１Ａと強誘電体膜４５の２層の左右両側にソース領域４３とドレイン領域４４が配置されている。
【０１０１】
上記構成により、このチャネル領域４１Ａ直下の強誘電体膜４５に所定の電圧が入力端子４５ａから印加されると、強誘電体膜４５の表面に誘電分極による電荷が発生する。この発生した電荷により、上部の単結晶シリコン層４中に形成されたＭＯＳトランジスタのチャネル領域４１Ａに電界を与え、閾値を変化させることが可能となる。強誘電体膜４５に印加する電圧は、上記実施形態１の場合と同様にＭＯＳトランジスタのチャネル領域４１にゲート電極を設けて印加されてもよく、駆動領域を構成するソース領域４３またはドレイン領域４４のコンタクト電極を用いて印加してもよい。また、ゲート電極８１Ａ下のシリコン酸化膜８４が絶縁破壊しない範囲の印加電圧であれば、ゲート電極８１Ａに直接的に高い電圧を印加することによって、強誘電体膜４５に直接的に電圧を印加することなく、強誘電体膜４５の表面に電荷を発生させることも可能であり、ＭＯＳトランジスタの閾値ばらつきを低減することを目的とした補正が可能となる。
【０１０２】
以上により、本実施形態３によれば、容易に閾値電圧のばらつきを低減することが可能な放射線検出用半導体装置１Ａであって、加えて高精度な回路特性を得るために、閾値ばらつきの補正および制御を簡便な構造で、かつピクセルサイズに影響を与える追加回路を必要とせずに行うことのできる放射線検出用半導体装置１Ａを実現させることができる。したがって、デバイス動作時の閾値電圧のばらつきを低減することができる。
【０１０３】
なお、本実施形態３では、シリコン窒化膜８３とシリコン酸化膜８４の絶縁体の積層構造と共に、チャネル領域４１Ａの上面に積層構造を配置し、チャネル領域４１Ａの下面に強誘電体膜４５を配置してＭＯＳトランジスタの閾値ばらつきを低減するように構成したが、これに限らず、シリコン窒化膜８３とシリコン酸化膜８４の絶縁体の積層構造に代えて（または積層構造を設けることなく）、チャネル領域４１Ａの上面または／および下面に強誘電体膜４５を配置してＭＯＳトランジスタの閾値ばらつきを低減するように構成することもできる。
【０１０４】
要するに、本実施形態３では、この積層構造と共に、またはこの積層構造に代えて、ＭＯＳトランジスタのチャネル領域４１Ａに対向するように誘電分極特性を有する強誘電体膜４５が配置されていてもよい。
【０１０５】
（実施形態４）
上記実施形態１では、ＣＭＯＳ回路８０を介して反転した信号を入力するゲート電極８２とＭＯＳトランジスタのゲート電極８１とをチャネル領域４１上で横方向に配置した場合について説明したが、本実施形態４では、ＭＯＳトランジスタと信号反転用のＭＯＳ容量手段（ポリキャパシタ）とを縦方向の積層構造にした場合について説明する。
【０１０６】
図９は、本発明の実施形態４におけるＳＯＩ構造を持つ放射線検出用半導体装置の要部構成例を示す断面図である。
【０１０７】
図９において、本実施形態４のＳＯＩ構造を持つ放射線検出用半導体装置１Ｂは、チャネル領域４１Ｂ上に、ＭＯＳトランジスタのゲート電極８１Ｂに隣接して、入力端子８８ａに入力された入力信号が常に反転するＭＯＳ容量の第１のポリシリコン膜８５がゲート電極８１Ｂの上面および一側面から層間絶縁膜８６を介して設けられている。入力端子４３ａに入力されるＭＯＳトランジスタのソース領域４３への入力信号を反転させた信号が、ＭＯＳ容量を介して第１のポリシリコン膜８５からＭＯＳトランジスタのチャネル領域４１Ｂに与えられる。これにより、ＭＯＳトランジスタのチャネル領域４１Ｂのチャネル電位が入力信号に伴って変動するのを抑えることができて、安定したトランジスタ動作を実現しかつＭＯＳトランジスタの閾値を適宜調整することが可能となる。
【０１０８】
下から厚い単結晶シリコン層３／絶縁体層２／薄い単結晶シリコン層４で構成されたＳＯＩ構造の絶縁体層２上において、ＭＯＳトランジスタのゲート電極８１Ｂ直下のシリコン窒化膜８３とシリコン酸化膜８４の積層下および、層間絶縁膜８６を介して設けられた第１のポリシリコン膜８５に対向するチャネル領域４１Ｂの左右両側にソース領域４３とドレイン領域４４が配置されている。
【０１０９】
ＭＯＳトランジスタのソース領域４３への入力信号を反転させた信号をチャネル領域４１Ｂに入力する反転信号入力部として、ＭＯＳトランジスタのゲート電極８１Ｂに隣接してゲート電極８１Ｂ下のチャネル領域４１Ｂの延長端部上に接続されかつチャネル領域４１Ｂと同一種の不純物を含む不純物拡散領域である第１のポリシリコン膜８５と、この不純物拡散領域である第１のポリシリコン膜８５の上方に誘電膜８７を介して設けられた別のゲート電極としての第２のポリシリコン膜８８とを有したＭＯＳ容量手段が形成されて、ＭＯＳトランジスタのソース領域４３への入力信号を別のゲート電極（第２のポリシリコン膜８８）に入力してその反転した信号をチャネル領域４１Ｂに入力している。
【０１１０】
放射線検出用半導体装置１ＢのＭＯＳ容量手段として、ＭＯＳトランジスタを構成するＭＯＳトランジスタ用のゲート電極８１Ｂの横に隣接して、チャネル領域４１Ｂの端部上に接続するように形成された第１のポリシリコン膜８５と、ゲート電極８１Ｂの上面および一側面から層間絶縁膜８６を介した第１のポリシリコン膜８５上に誘電膜８７を更に介して配置された第２のポリシリコン膜８８とを電極対とするポリキャパシタを配設している。
【０１１１】
この放射線検出用半導体装置１Ｂでは、ポリキャパシタをＭＯＳトランジスタ上に層間絶縁８６を介して形成し、ＭＯＳトランジスタとポリキャパシタとを縦方向の積層構造にしている。これに加えて、誘電膜８７の種類や厚さを変えることにより、誘電膜８７を下側の第１のポリシリコン膜８５と上側の第２のポリシリコン膜８８とで挟み込んだポリキャパシタの容量を所望の値に設定することも可能となる。
【０１１２】
このとき、入力端子４３ａに入力されるソース領域４３への入力信号が入力端子８８ａにも入力されて、入力信号とは反転した信号がチャネル領域４１Ｂ上に第１のポリシリコン膜８５から印加される。
【０１１３】
以上により、本実施形態４によれば、ＭＯＳトランジスタのチャネル領域４１Ｂに対向して配置された絶縁体層を、シリコン窒化膜８３とシリコン酸化膜８４との積層構造としている。ＭＯＳトランジスタのソース領域４３への入力信号を反転させた信号をチャネル領域４１Ｂに入力する反転信号入力部を有している。この反転信号入力部として、ＭＯＳトランジスタのゲート電極８１Ｂに隣接してゲート電極８１Ｂ下のチャネル領域４１Ｂの延長上に接続されかつチャネル領域４１Ｂと同一種の不純物を含む不純物拡散領域（第１のポリシリコン膜８５）と、不純物拡散領域の上方に誘電膜８７または絶縁膜を介して設けられた別のゲート電極（第２のポリシリコン膜８８）とを有したＭＯＳ容量手段が形成されて、ＭＯＳトランジスタのソース領域４３への入力信号を別のゲート電極（第２のポリシリコン膜８８）に入力してその反転した信号を不純物拡散領域（第１のポリシリコン膜８５）からチャネル領域４１Ｂに入力する。
【０１１４】
これによって、容易に閾値電圧のばらつきを低減することが可能な放射線検出用半導体装置１Ｂであって、加えて高精度な回路特性を得るために、閾値ばらつきの補正および制御を簡便な構造で、かつピクセルサイズに影響を与える追加回路を必要とせずに行うことのできる放射線検出用半導体装置１Ｂを実現させることができる。したがって、デバイス動作時の閾値電圧のばらつきを低減することができる。
【０１１５】
（実施形態５）
上記実施形態４では、ＭＯＳトランジスタのゲート電極８１Ｂと信号反転用のＭＯＳ容量手段（ポリキャパシタ）とを縦方向の積層構造にした場合について説明したが、本実施形態５では、これに加えて、ＭＯＳ容量手段のゲート電極の下方となる不純物拡散領域の所定位置に、追加して同一種の不純物を導入して、その不純物拡散領域よりも高い不純物濃度の高濃度不純物拡散層が形成されている場合について説明する。
【０１１６】
図１０は、本発明の実施形態５におけるＳＯＩ構造を持つ放射線検出用半導体装置の要部構成例を示す断面図である。
【０１１７】
図１０において、本実施形態５のＳＯＩ構造を持つ放射線検出用半導体装置１Ｃは、信号反転用のＭＯＳ容量手段が、ＭＯＳトランジスタを構成するＭＯＳランジスタ用のゲート電極８１Ｃの横に隣接するように、チャネル領域４１Ｃの端部上に接続されて第１のポリシリコン膜８５Ｃが配置されている。ＭＯＳランジスタ用のゲート電極８１Ｃの上方および一側方に層間絶縁膜８６Ｃを介して第１のポリシリコン膜８５Ｃが配置されている。第１のポリシリコン膜８５Ｃの上方に誘電膜８７Ｃを介して第２のポリシリコン膜８８Ｃが別のゲート電極（ＭＯＳ容量手段のゲート電極）として配置されている。ＭＯＳ容量手段をＭＯＳトランジスタのゲート電極８１Ｃ上方に形成し、ＭＯＳトランジスタとＭＯＳ容量手段とを縦方向の積層構造にしている。これに加えて、ＭＯＳ容量手段を構成するＭＯＳ容量用のゲート電極である第２のポリシリコン膜８８Ｃの誘電膜８７Ｃを介した直下の第１のポリシリコン膜８５Ｃの表面に、さらに同種の不純物を導入して濃度を高めた電荷固定用の高濃度不純物拡散層８９Ｃ（高濃度不純物拡散領域）を形成している。このため、ＭＯＳ容量手段を常に固定電位にできるため、入力端子４３ａに入力された入力信号に対応する反転電位を効果的に第１のポリシリコン膜８５ＣからＭＯＳトランジスタのチャネル領域４１Ｃに与えることができて、ＭＯＳトランジスタの動作をより安定化させることが可能となる。
【０１１８】
このとき、入力端子４３ａに入力されるソース領域４３への入力信号が入力端子８８ａにも入力されて、入力信号とは反転した信号がチャネル領域４１Ｃ上に印加される。
【０１１９】
なお、この場合にも、チャネル領域４１Ｃ上とＭＯＳトランジスタ用のゲート電極８１Ｃとの間に、シリコン窒化膜８３とシリコン酸化膜８４の絶縁体の積層構造が設けられている。
【０１２０】
以上により、本実施形態５によれば、ＭＯＳトランジスタのチャネル領域４１Ｃに対向して配置された絶縁体層を、シリコン窒化膜８３とシリコン酸化膜８４との積層構造としいる。ＭＯＳトランジスタのソース領域４３への入力信号を反転させた信号をチャネル領域４１Ｃに入力する反転信号入力部を有している。この反転信号入力部として、ＭＯＳトランジスタのゲート電極８１Ｃに隣接してゲート電極８１Ｃ下のチャネル領域４１Ｃの延長上に接続されかつチャネル領域４１Ｃと同一種の不純物を含む不純物拡散領域（第１のポリシリコン膜８５Ｃ）と、不純物拡散領域の上方に誘電膜８７Ｃまたは絶縁膜を介して設けられた別のゲート電極（第２のポリシリコン膜８８Ｃ）とを有したＭＯＳ容量手段が形成されて、ＭＯＳトランジスタのソース領域４３への入力信号を別のゲート電極（第２のポリシリコン膜８８Ｃ）に入力してその反転した信号を不純物拡散領域（第１のポリシリコン膜８５Ｃ）からチャネル領域４１Ｃに入力する。さらに、別のゲート電極（第２のポリシリコン膜８８Ｃ）の下方となる不純物拡散領域（第１のポリシリコン膜８５Ｃ）の位置に、追加して同一種の不純物を導入して、該不純物拡散領域（第１のポリシリコン膜８５Ｃ）よりも高い不純物濃度の高濃度不純物拡散層８９Ｃが形成されている。
【０１２１】
このように、電荷固定用の高濃度不純物拡散層８９ＣによりＭＯＳ容量手段を常に固定電位にできて、容易に閾値電圧のばらつきをより低減することが可能な放射線検出用半導体装置１Ｃであって、加えて高精度な回路特性を得るために、閾値ばらつきの補正および制御を簡便な構造で、かつピクセルサイズに影響を与える追加回路を必要とせずに行うことのできる放射線検出用半導体装置１Ｃを実現させることができる。したがって、デバイス動作時の閾値電圧のばらつきを低減することができる。
【０１２２】
（実施形態６）
上記実施形態３では、上記実施形態１において、ＭＯＳトランジスタにおけるチャネル領域４１に対向して配置された絶縁体層を、シリコン窒化膜８３とシリコン酸化膜８４の積層構造と共に、またはこの積層構造に代えて、ＭＯＳトランジスタのチャネル領域４１Ａに対向するように誘電分極特性を有する強誘電体膜４５が配置された場合について説明したが、本実施形態６では、反転信号入力部として、シリコン窒化膜８３とシリコン酸化膜８４の積層構造と共に、その積層構造にチャネル領域４１Ｄを介して対向した絶縁体層２内に電極膜が配置されており、ＭＯＳトランジスタのソース領域４３への入力信号を絶縁体層２内の電極膜に入力することによりその入力信号を反転させた信号をチャネル領域４１Ｄに入力する場合について説明する。
【０１２３】
図１１は、本発明の実施形態６におけるＳＯＩ構造を持つ放射線検出用半導体装置の一例を示す断面図である。
【０１２４】
図１１において、本実施形態６のＳＯＩ構造を持つ放射線検出用半導体装置１Ｄは、ゲート電極８１Ｄの直下のシリコン窒化膜８３とシリコン酸化膜８４の絶縁体の積層構造と共に、その積層構造にチャネル領域４１Ｄを介して対向した絶縁体層２内に電極膜としてのポリシリコン膜９０が配置されている。
【０１２５】
バックゲートとなるＭＯＳ容量用のゲート電極としてのポリシリコン膜９０とチャネル領域４１Ｄとの間の絶縁体層２のシリコン酸化膜厚をゲートシリコン酸化膜の膜厚程度に薄くすることによって、入力端子９０ａに入力される入力信号に対応する電位を反転させた電位をポリシリコン膜９０からチャネル領域４１Ｄ全体に直接に与えることができて、効果的にチャネル領域４１Ｄの電位変動を抑えることができる。
【０１２６】
このとき、入力端子４３ａに入力されるソース領域４３への入力信号が入力端子９０ａにも入力して、入力信号とは反転した信号がポリシリコン膜９０からシリコン酸化膜を介してチャネル領域４１Ｄに下方から印加される。
【０１２７】
以上により、本実施形態６によれば、シリコン窒化膜８３とシリコン酸化膜８４の積層構造と共に、その積層構造にチャネル領域４１Ｄを介して対向した絶縁体層２内部に電極膜としてポリシリコン膜９０が配置されて、ＭＯＳトランジスタのソース領域４３への入力信号を絶縁体層２内部のポリシリコン膜９０に入力することによりその入力信号を反転させた電圧信号を、ポリシリコン膜９０から絶縁体層２の薄膜を介してチャネル領域４１Ｄに入力している。
【０１２８】
このように、ゲート電極８１Ｄの直下のシリコン窒化膜８３とシリコン酸化膜８４の積層構造と共に、その積層構造にチャネル領域４１Ｄを介して対向した絶縁体層２内部にポリシリコン膜９０が配置されているため、容易に閾値電圧のばらつきをより低減することが可能な放射線検出用半導体装置１Ｄであって、加えて高精度な回路特性を得るために、閾値ばらつきの補正および制御を簡便な構造で、かつピクセルサイズに影響を与える追加回路を必要とせずに行うことのできる放射線検出用半導体装置１Ｄを実現させることができる。したがって、デバイス動作時の閾値電圧のばらつきを低減することができる。
【０１２９】
（実施形態７）
上記実施形態４では、ＭＯＳトランジスタと信号反転用のＭＯＳ容量手段（ポリキャパシタ）とを縦方向の積層構造にした場合について説明したが、本実施形態７では、ＭＯＳトランジスタのチャネル領域４１Ｅの端部にコンタクト電極を介して接続した状態で信号反転用の容量手段をＭＯＳトランジスタとは離間した層間絶縁層７１上の位置に配置する場合について説明する。
【０１３０】
図１２は、本発明の実施形態７におけるＳＯＩ構造を持つ放射線検出用半導体装置の要部構成例を示す断面図である。
【０１３１】
図１２において、本実施形態７のＳＯＩ構造を持つ放射線検出用半導体装置１Ｅは、ＭＯＳトランジスタ用のゲート電極８１Ｅに隣接するように、不純物拡散領域であるチャネル領域４１Ｅの端部上に一端が接続して層間絶縁膜７１中を貫通した縦長穴のスルーホール内に埋め込まれたポリシリコン材で構成されたコンタクト電極９１と、これにコンタクト電極９１の他端が接続されて層間絶縁膜７１上に設けられた容量手段９２とを有している。
【０１３２】
容量手段９２は、縦長のポリシリコン材で構成されたコンタクト電極９１に接続される下側のメタル電極９３と、下側のメタル電極９３上の誘電膜９４と、誘電膜９４上に設けられ、入力端子９５ａが接続された上側のメタル電極９５とを有している。誘電膜９４を上下からメタル電極９３、９５で挟み込むようにメタル電極９３、９５の金属膜が電極対を為し、これは、誘電膜９４を金属（メタル）で挟み込んだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造である。
【０１３３】
容量手段９２は、ＭＯＳトランジスタのソース領域４３への入力信号を入力端子９５ａにも入力して、この入力信号を反転させた信号をコンタクト電極９１からチャネル領域４１Ｅに入力する反転信号入力部を構成している。
【０１３４】
この容量手段９２を構成するＭＩＭキャパシタは、抵抗が小さく高容量密度化が可能であり、効果的にチャネル領域４１Ｅの電位変動を抑えることができる。誘電膜９４は、比誘電率の高い材料、例えば五酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）などの強誘電体膜で形成することが高容量化の点で望ましい。なお、誘電膜９４の誘電体材料は、上記各種材料に限定されるものではなく、上記材料以外の材料を用いてもよいことは言うまでもないことである。
【０１３５】
以上により、本実施形態７によれば、ＭＯＳトランジスタのゲート電極８１Ｅに隣接してゲート電極８１Ｅ下のチャネル領域４１Ｅの延長上に一端が接続されかつチャネル領域４１Ｅと同一種の不純物を含む縦長の不純物拡散領域（コンタクト電極９１）が、ゲート電極８１Ｅおよびチャネル領域４１Ｅを埋め込んだ層間絶縁層７１を貫通して設けられ、層間絶縁層７１上に、不純物拡散領域（コンタクト電極９１）の他端に電気的に接続されて、誘電膜９４を金属膜のメタル電極９３、９５で挟み込んで電極対を為す容量手段９２が設けられ、ＭＯＳトランジスタのソース領域４３への入力信号を容量手段９２に入力してその反転した信号をコンタクト電極９１からチャネル領域４１Ｅに入力するようになっている。
【０１３６】
これによって、ゲート電極８１Ｅの直下のシリコン窒化膜８３とシリコン酸化膜８４の積層構造と共に、容量手段９２により、ＭＯＳトランジスタのソース領域４３への入力信号を入力端子９５ａに入力して、この入力信号を反転させた信号をコンタクト電極９１からチャネル領域４１Ｅに入力するため、容易に閾値電圧のばらつきをより低減することが可能な放射線検出用半導体装置１Ｅであって、加えて高精度な回路特性を得るために、閾値ばらつきの補正および制御を簡便な構造で、かつピクセルサイズに影響を与える追加回路を必要とせずに行うことのできる放射線検出用半導体装置１Ｅを実現させることができる。したがって、デバイス動作時の閾値電圧のばらつきを低減することができる。
【０１３７】
なお、本実施形態７では、ＭＯＳトランジスタのチャネル領域４１Ｅの端部にコンタクト電極９１を介して接続した状態で信号反転用の容量手段９２を層間絶縁層７１上に配置する場合について説明したが、これに限らず、反転信号入力部として、ＭＯＳトランジスタのゲート電極８１Ｅに隣接してゲート電極８１Ｅ下のチャネル領域４１Ｅの延長端部上に接続された金属膜（メタル電極９３に対応）上に絶縁膜を介して別の金属膜（メタル電極９５に対応）が配置されて電極対を為す容量手段が設けられ、ＭＯＳトランジスタのソース領域４３への入力信号を容量手段にも入力してその反転した信号を金属膜からチャネル領域に入力するように構成してもよい。要するに、これは、図１２の容量手段９２において不純物拡散領域材料が埋め込まれたコンタクト電極９１がない場合であって、容量手段９２の下側の金属膜が直にチャネル領域４１Ｅの延長端部上に接続されている場合である。
【０１３８】
なお、上記実施形態２では、単結晶シリコン層４のバックゲート電極４８とソース領域４３との間に拡散抵抗層４６を介して電位が供給可能に互いに接続されている構成は、ＭＯＳトランジスタのチャネル領域に対向して配置された絶縁体層の一部または全部を、半導体酸化膜とシリコン窒化膜の積層構造とし、かつ反転信号入力部としてＣＭＯＳ回路で反転させた電圧信号を別のゲート電極８２に入力する場合について説明したが、これに限らず、単結晶シリコン層４のバックゲート電極４８とソース領域４３との間に拡散抵抗層４６を介して電位が供給可能に互いに接続されている上記実施形態２の構成は、上記実施形態３〜７の何れとも組み合わせることができる。さらに、単結晶シリコン層４のバックゲート電極４８とソース領域４３との間に拡散抵抗層４６を介して電位が供給可能に互いに接続されている上記実施形態２の構成と、ＭＯＳトランジスタのチャネル領域４１に対向して配置された絶縁体層の一部または全部を、シリコン酸化膜８４またはシリコン酸化膜８４と同等に電子またはホールをトラップして保持する膜とシリコン酸化膜８４よりも電子またはホールをトラップしやすい膜（例えばシリコン窒化膜８３）の積層構造とを有していてもよい。
【０１３９】
なお、本発明の実施形態１〜７は、本願請求項に示した範囲で種々の変更が可能である。即ち、本願請求項に示した範囲で適宜変更した技術的手段を更に組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、上記実施形態１〜７のうちの少なくとも２つを組み合わせて構成することも可能である。
【０１４０】
以上のように、本発明の好ましい実施形態１〜７を用いて本発明を例示してきたが、本発明は、この実施形態１〜７に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜７の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１４１】
本発明は、同一のＳＯＩ（Ｓｉｌｉｃｏｎ  ＯＮ  Ｉｎｓｕｌａｔｏｒ）基板に放射線検出素子とこれの読出し回路とを絶縁膜で隔てて形成し、この読出し回路を構成するＭＯＳトランジスタなどの能動素子や抵抗やコンデンサなどの受動素子を搭載した放射線検出用半導体装置の分野において、反転信号入力部がＭＯＳトランジスタの一駆動領域への入力信号を反転させた信号をチャネル領域に入力するため、バイアス動作時の閾値電圧のばらつきを低減することができる。これによって、本発明のＳＯＩ構造を有する放射線検出用半導体装置は、下面の単結晶シリコン膜層に放射線検出素子を構成することにより、アルファ線、ベータ線、ガンマ線、Ｘ線、中性子線、荷電粒子線など放射線の検出に良好に用いることができる。
【図１】
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【図３】
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【図４】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図２】
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【図５】
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【図７】
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