(57)【要約】  炭化珪素半導体装置のＭＯＳＦＥＴにおいて、ソース領域の低抵抗化とゲート酸化膜のリーク電流の低減との両立を図る。ＭＯＳＦＥＴのゲート酸化膜６に生じるリーク電流は、ソース領域４とゲート酸化膜６との界面のラフネスを小さくすることにより抑えられる。ソース領域４の表面部分の不純物濃度を高くする場合には、ゲート酸化膜６はドライ酸化またはＣＶＤ法により形成する。ゲート酸化膜６はウェット酸化により形成する場合には、ソース領域４の表面部分の不純物濃度を低く抑える。
2013042225.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体層の上面部分に形成されたウェル領域と、
前記ウェル領域の上面部分に形成されたソース領域と、
前記ウェル領域および前記ソース領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
を有するＭＯＳＦＥＴを備え、
前記ソース領域の上面部分における不純物濃度が、１×１０18ｃｍ-3以下である
ことを特徴とする炭化珪素半導体装置。
【請求項２】
前記ソース領域の上面部分における不純物濃度が、５×１０17ｃｍ-3以下である
請求項１記載の炭化珪素半導体装置。
【請求項３】
前記ソース領域における不純物濃度のピークが、１×１０18ｃｍ-3以上である
請求項１記載の炭化珪素半導体装置。
【請求項４】
前記ゲート酸化膜は、ウェット酸化、ドライ酸化、およびＣＶＤ法のいずれか１以上を用いて形成したものである
請求項１記載の炭化珪素半導体装置。
【請求項５】
前記ウェル領域と前記ゲート酸化膜との界面に、窒素が導入されている
請求項１記載の炭化珪素半導体装置。
【請求項６】
前記ソース領域を構成する不純物が、窒素またはリンである
請求項１記載の炭化珪素半導体装置。
【請求項７】
炭化珪素半導体層の上面部分に形成されたウェル領域と、
前記ウェル領域の上面部分に形成されたソース領域と、
前記ウェル領域および前記ソース領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
を有するＭＯＳＦＥＴを備え、
前記ソース領域の上面部分における不純物濃度が、１×１０18ｃｍ-3以上であり、
前記ゲート酸化膜は、少なくとも最初にドライ酸化またはＣＶＤ法を用いて形成したものである
ことを特徴とする炭化珪素半導体装置。
【請求項８】
前記ゲート酸化膜は、最初にドライ酸化、次にＣＶＤ法を用いて形成したものである
請求項７記載の炭化珪素半導体装置。
【請求項９】
前記ゲート酸化膜は、最初にＣＶＤ法、次にウェット酸化またはドライ酸化を用いて形成したものである
請求項７記載の炭化珪素半導体装置。
【請求項１０】
前記ウェル領域と前記ゲート酸化膜との界面に、窒素が導入されている
請求項７記載の炭化珪素半導体装置。
【請求項１１】
前記ソース領域を構成する不純物が、窒素またはリンである
請求項７記載の炭化珪素半導体装置。
【請求項１２】
（ａ）炭化珪素半導体層の上面部分に第１導電型の不純物をイオン注入することによりＭＯＳＦＥＴのウェル領域を形成する工程と、
（ｂ）前記ウェル領域の上面部分に第２導電型の不純物をイオン注入することにより前記ＭＯＳＦＥＴのソース領域を形成する工程と、
（ｃ）前記ウェル領域および前記ソース領域上に前記ＭＯＳＦＥＴのゲート酸化膜を形成する工程と、
（ｄ）前記ゲート酸化膜上に前記ＭＯＳＦＥＴのゲート電極を形成する工程と、
を備え、
前記工程（ｂ）において、イオン注入される前記第２導電型の不純物の、前記ソース領域の上面部分における濃度が、１×１０18ｃｍ-3以下である
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１３】
前記工程（ｂ）において、イオン注入される前記第２導電型の不純物の、前記ソース領域の上面部分における濃度が、５×１０17ｃｍ-3以下である
請求項１２記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）において、前記ソース領域にイオン注入される前記第２導電型の不純物の濃度のピークが、１×１０18ｃｍ-3以上である
請求項１２記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）において、前記ゲート酸化膜は、ウェット酸化、ドライ酸化熱、およびＣＶＤ法のいずれか１以上を用いて形成される
請求項１２記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）の後に、
（ｅ）窒化酸素ガスあるいは二窒化酸素ガスを用いた熱処理を行う工程
をさらに備える
請求項１２記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記第２導電型の不純物が、窒素またはリンである
請求項１２記載の炭化珪素半導体装置の製造方法。
【請求項１８】
（ａ）炭化珪素半導体層の上面部分に第１導電型の不純物をイオン注入することによりＭＯＳＦＥＴのウェル領域を形成する工程と、
（ｂ）前記ウェル領域の上面部分に第２導電型の不純物をイオン注入することにより前記ＭＯＳＦＥＴのソース領域を形成する工程と、
（ｃ）前記ウェル領域および前記ソース領域上に前記ＭＯＳＦＥＴのゲート酸化膜を形成する工程と、
（ｄ）前記ゲート酸化膜上に前記ＭＯＳＦＥＴのゲート電極を形成する工程と、
を備え、
前記工程（ｂ）において、イオン注入される前記第２導電型の不純物の、前記ソース領域の上面部分における濃度が、１×１０18ｃｍ-3以上であり、
前記工程（ｃ）において、前記ゲート酸化膜は、少なくとも最初にドライ酸化またはＣＶＤ法を用いて形成される
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１９】
前記工程（ｃ）において、前記ゲート酸化膜は、最初にドライ酸化、次にＣＶＤ法を用いて形成される
請求項１８記載の炭化珪素半導体装置の製造方法。
【請求項２０】
前記工程（ｃ）において、前記ゲート酸化膜は、最初にＣＶＤ法、次にウェット酸化またはドライ酸化を用いて形成される
請求項１８記載の炭化珪素半導体装置の製造方法。
【請求項２１】
前記工程（ｃ）の後に、
（ｅ）窒化酸素ガスあるいは二窒化酸素ガスを用いた熱処理を行う工程
をさらに備える
請求項１８記載の炭化珪素半導体装置の製造方法。
【請求項２２】
前記第２導電型の不純物が、窒素またはリンである
請求項１８記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置に関し、特にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）におけるゲート酸化膜のリーク電流を低減するための技術に関する。
【背景技術】
【０００２】
近年、高耐電圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体装置が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかし炭化珪素半導体装置には、多くの解決すべき課題が残されている。【０００３】
炭化珪素を用いて形成されるＭＯＳＦＥＴにおいては、通電時の損失を低減するために、ソース領域のシート抵抗や、ソース領域と電極とのオーミックコンタクト抵抗を下げることが重要であり、そのためにはソース領域の不純物濃度を高くする必要がある。しかしソース領域の不純物濃度が高い場合、当該ソース領域上のゲート酸化膜においてリーク電流が増大する。【０００４】
ゲート酸化膜の形成手法としては、熱酸化法や化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法が挙げられる（例えば特許文献１〜４）。また、熱酸化法としては、酸素（Ｏ2）と水蒸気（Ｈ2Ｏ）を含む雰囲気で行うウェット酸化と、酸素を含み水蒸気を含まない雰囲気で行うドライ酸化とがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２９７７１２号公報
【特許文献２】再表２００８／０５６６９８号公報
【特許文献３】特表２００６−５２４４３３号公報
【特許文献４】特開２００１−２１０６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記したように、炭化珪素を用いて形成されるＭＯＳＦＥＴでは、ソース領域の不純物濃度を高くすると、ソース領域が低抵抗化するが、ゲート酸化膜のリーク電流が増大する。逆に、ソース領域の不純物濃度を下げると、ゲート酸化膜のリーク電流を小さくできるが、ソース領域の抵抗が増大する。つまり、従来のＭＯＳＦＥＴにおいて、ソース領域が低抵抗化と、ゲート酸化膜のリーク電流の低減は二律背反の関係にある。【０００７】
本発明は以上のような課題を解決するためになされたものであり、ＭＯＳＦＥＴのソース領域の低抵抗化とゲート酸化膜のリーク電流の低減とを両立できる炭化珪素半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の局面に係る炭化珪素半導体装置は、炭化珪素半導体層の上面部分に形成されたウェル領域と、前記ウェル領域の上面部分に形成されたソース領域と、前記ウェル領域および前記ソース領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、を有するＭＯＳＦＥＴを備え、前記ソース領域の上面部分における不純物濃度が、１×１０18ｃｍ-3以下であることを特徴とする。【０００９】
本発明の第２の局面に係る炭化珪素半導体装置は、炭化珪素半導体層の上面部分に形成されたウェル領域と、前記ウェル領域の上面部分に形成されたソース領域と、前記ウェル領域および前記ソース領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、を有するＭＯＳＦＥＴを備え、前記ソース領域の上面部分における不純物濃度が、１×１０18ｃｍ-3以上であり、前記ゲート酸化膜は、少なくとも最初にドライ酸化またはＣＶＤ法を用いて形成したものであることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ＭＯＳＦＥＴのソース領域の低抵抗化を図るためにソース領域の不純物濃度を上げた場合でも、ゲート酸化膜との界面に生じるラフネスは小さく、ゲート酸化膜のリーク電流を低減できる。よってＭＯＳＦＥＴのソース領域の低抵抗化とゲート酸化膜のリーク電流の低減とを両立できる。
【図面の簡単な説明】
【００１１】
【図１】ＭＯＳＦＥＴの構造の一例を示す断面図である。
【図２】ＭＯＳＦＥＴのソース領域近傍の拡大断面図である。
【図３】ＭＯＳＦＥＴの製造工程図である。
【図４】ＭＯＳＦＥＴの製造工程図である。
【図５】ＭＯＳＦＥＴの製造工程図である。
【図６】試作したＭＯＳＦＥＴのソース領域の不純物注入プロファイルの代表例を図である。
【図７】試作したＭＯＳＦＥＴのゲート酸化膜の電流−電圧特性の代表例を示す図である。
【図８】ＭＯＳＦＥＴにおけるゲート酸化膜とソース領域との界面の予想位置を示す図である。
【発明を実施するための形態】
【００１２】
図１は、炭化珪素を用いて形成されるＭＯＳＦＥＴ（以下、単に「ＭＯＳＦＥＴ」と称す）の構造の一例を示す断面図である。図２は、図１に示す領域２０の部分の拡大断面図である。当該ＭＯＳＦＥＴは、ｎ+型のＳｉＣ基板１とその上に成長させたｎ-型のＳｉＣエピタキシャル層２とから成るエピタキシャル基板を用いて形成されている。ＳｉＣエピタキシャル層２は、ＭＯＳＦＥＴのドリフト層として機能する。
【００１３】
ＳｉＣエピタキシャル層２の上面部には、ｐ型のウェル領域３が選択的に形成されている。さらにウェル領域３の上面部には、ｎ型のソース領域４およびｐ+型のコンタクト領域５がそれぞれ選択的に形成される。ＳｉＣエピタキシャル層２において、ウェル領域３に隣接するｎ型の領域（ウェル領域３の間の領域）は「ＪＦＥＴ領域」と呼ばれる。
【００１４】
ＳｉＣエピタキシャル層２の上面上には、ソース領域４、ウェル領域３およびＪＦＥＴ領域に跨るようにゲート酸化膜６が形成され、その上にゲート電極７が配設される。ゲート電極７上は層間絶縁膜８により覆われるが、層間絶縁膜８にはソース領域４およびコンタクト領域５の上面に達するコンタクトホールが形成されており、その中にソース領域４およびコンタクト領域５に接続するソース電極９が形成されている。ソース電極９は、ソース領域４に電気的に接続すると共に、コンタクト領域５を通してウェル領域３にも電気的に接続している。また、ＳｉＣ基板１の下面に、ドレイン電極１０が配設される。
【００１５】
次に、図１のＭＯＳＦＥＴの形成方法を、図３〜図５の工程図を参照しつつ説明する。まず、ｎ+型のＳｉＣ基板１およびｎ-型のエピタキシャル層２から成るエピタキシャル基板を用意する。そして、所定パターンの注入マスク（例えばフォトレジスト）を用いた選択的なイオン注入により、不純物（ドーパント）をＳｉＣエピタキシャル層２に注入することによって、ｐ型のウェル領域３、ｎ型のソース領域４、ｐ+型のコンタクト領域５をそれぞれ形成する（図３）。図３は、注入マスク１１を用いたイオン注入により、ソース領域４を形成している様子を示している。
【００１６】
その後、アニール処理により、イオン注入した不純物の活性化ならびにイオン注入によって生じた結晶欠陥の回復を行う。
【００１７】
そして、犠牲酸化を行った後、ＳｉＣエピタキシャル層２の上面にゲート酸化膜６を形成し（図４）、その上に例えばポリシリコン等の電極材料を成膜してパターニングすることによってゲート電極７を形成する。さらにＳｉＣエピタキシャル層２の全面に、ゲート電極７を覆う層間絶縁膜８を形成する（図５）。
【００１８】
その後、選択的なエッチングにより、ソース領域４およびコンタクト領域５の上面に達するコンタクトホールを層間絶縁膜８に形成し、その中にソース電極９を形成する。最後に、ＳｉＣ基板１の下面にドレイン電極１０を形成することにより、図１の構造のＭＯＳＦＥＴが得られる。
【００１９】
なお、図示は省略するが、ソース電極９およびゲート電極７のそれぞれに接続するパッド電極や、フィールド酸化膜、保護膜などを形成することにより半導体装置が完成する。
【００２０】
ここで、ＭＯＳＦＥＴのリーク電流の問題について説明する。図２は、ＭＯＳＦＥＴのソース領域４近傍の拡大断面図であり、図１に示す領域２０の部分に対応している。
【００２１】
上で説明したように、ソース領域４は、ＳｉＣエピタキシャル層２に不純物（ドーパント）をイオン注入することにより形成される。本発明者らによる解析の結果、不純物濃度の高いソース領域４をイオン注入で形成した場合、図２に示すように、ソース領域４とその上のゲート酸化膜６との界面に発生するラフネス２１（凹凸）が増大し、それがゲート酸化膜６のリーク電流を増大させる原因となっていることが分かった。
【００２２】
本発明者らは、ゲート酸化膜６の形成方法およびソース領域４の不純物注入プロファイルがそれぞれ異なるＭＯＣＦＥＴを試作し、ソース領域４とゲート酸化膜６との界面におけるラフネス２１の大きさについて、ゲート酸化膜６の形成方法およびソース領域４の不純物注入プロファイルに対する依存性を調査した。
【００２３】
図６は、試作したＭＯＳＦＥＴにおけるソース領域４の不純物注入プロファイルの代表例（プロファイルＳＳ０，ＳＳ１，ＳＳ２）を示すグラフである。グラフの横軸は、ソース領域４の表面（ＳｉＣエピタキシャル層２の表面）からの深さに対応している。
【００２４】
プロファイルＳＳ０は、ソース領域４の不純物濃度のピークが１×１０19ｃｍ-3台であり、ソース領域４の表面部分の不純物濃度が１×１０18ｃｍ-3以上となっている。プロファイルＳＳ１は、ソース領域４の不純物濃度のピークが１×１０19ｃｍ-3台であり、ソース領域４の表面部分の不純物濃度が１×１０18ｃｍ-3以下となっている。プロファイルＳＳ２は、ソース領域４の不純物濃度のピークが１×１０19ｃｍ-3台であり、ソース領域４の表面部分の不純物濃度が５×１０17ｃｍ-3以下となっている。
【００２５】
図７は、ソース領域４の不純物注入プロファイルの仕様が上記のプロファイルＳＳ０，ＳＳ１，ＳＳ２であるＭＯＳＦＥＴにおける、ウェット酸化で形成したゲート酸化膜６の電流−電圧特性（Ｉ−Ｖ特性）を示すグラフである。図７において、電流値が最も低い曲線（破線で示した曲線）は、ソース領域４を形成するためのイオン注入を行わなかった場合における、ゲート酸化膜６のＩ−Ｖ特性を示している。
【００２６】
図７に示すように、ゲート酸化膜６のリーク電流は、ソース領域４の不純物注入プロファイルがプロファイルＳＳ０の場合には大きいが、ソース領域４の不純物注入プロファイルがプロファイルＳＳ１，ＳＳ２の場合には小さく抑えられた。つまりソース領域４の表面部分の不純物濃度が低い方が、ゲート酸化膜６のリーク電流が抑制される。特に、プロファイルＳＳ２の場合には、ソース領域４を形成しない場合とほぼ同様のＩ−Ｖ特性が得られ、リーク電流が充分に低減されていることが分かる。
【００２７】
また本発明者らは、ゲート酸化膜６をドライ酸化で形成したＭＯＳＦＥＴの試作品に対しても、上と同様の実験を行った。ゲート酸化膜６をドライ酸化で形成した場合には、ソース領域４の不純物注入プロファイルに関係なく、ゲート酸化膜６のリーク電流は、ソース領域４を形成しない場合と同等レベルに抑えられることが分かった。
【００２８】
さらに、本発明者らは、試作した各ＭＯＳＦＥＴの断面を分析した。ゲート酸化膜６をウェット酸化で形成したＭＯＳＦＥＴでは、ソース領域４の不純物注入プロファイルがプロファイルＳＳ０の場合、ソース領域４とゲート酸化膜６との界面に生じたラフネスの大きさが１ｎｍ以上であった。それに対し、ソース領域４の不純物注入プロファイルがプロファイルＳＳ２の場合には、ソース領域４とゲート酸化膜６との界面に生じたラフネスの大きさは１ｎｍ以下に抑えられていた。また、ソース領域４においては、特に不純物濃度が１×１０19ｃｍ-3以上の部分で、多数の結晶欠陥が残っていることが分かった。
【００２９】
一方、ゲート酸化膜６をドライ酸化で形成したＭＯＳＦＥＴでは、ソース領域４の不純物注入プロファイルがプロファイルＳＳ０，ＳＳ１，ＳＳ２のいずれの場合も、ソース領域４とゲート酸化膜６との界面のラフネスは小さく、ソース領域４の不純物注入プロファイルがプロファイルＳＳ０の場合であっても、ＳｉＣとゲート酸化膜６の界面のラフネスの大きさは１ｎｍ以下となっていた。
【００３０】
この結果から、ゲート酸化膜６のリーク電流は以下のようなメカニズムによって発生すると考えられる。
【００３１】
ＳｉＣにおいては、イオン注入によって結晶欠陥が高密度に形成されると、結晶欠陥がない場合に比べて酸化速度が高くなる増速酸化が生じることが知られている。ソース領域４の表面部分まで不純物が高濃度に注入されたＭＯＳＦＥＴでは、ソース領域４上にゲート酸化膜６を形成するときに増速酸化が発生するため、結晶欠陥部では酸化が速く、結晶欠陥がない部分では酸化が遅くなる。また、Ｓｉでは、ウェット酸化の方がドライ酸化に比べて異方性が大きいことが知られているが、ＳｉＣもこれと同様の性質を持つと考えられる。さらに、ＳｉＣでは酸化速度の異方性が結晶面方位に依存する特徴がある。
【００３２】
表面部分まで不純物が高濃度にイオン注入されたソース領域４の表面をウェット酸化することによって形成したゲート酸化膜６においてリーク電流が大きくなるのは、ＳｉＣの上記性質のためにゲート酸化膜６とソース領域４との界面に大きなラフネスが生じることが原因となっていると考えられる。
【００３３】
したがって、ゲート酸化膜６のリーク電流を抑制するためには、ゲート酸化膜６とソース領域４との界面にラフネスが発生することを抑制することが有効である。つまり、ゲート酸化膜６はドライ酸化で形成すること、あるいは、ウェット酸化で形成する場合はソース領域４の表面部分の不純物濃度を小さくすることが有効である。
【００３４】
また、ＣＶＤ法を用いて酸化膜を堆積することによりゲート酸化膜６を形成すれば、ソース領域４の表面部分の結晶欠陥の影響を受けずにゲート酸化膜６を形成できる。よってドライ酸化でゲート酸化膜６を形成する場合と同様に、ソース領域４とゲート酸化膜６との界面に発生するラフネスは抑えられ、ゲート酸化膜６のリーク増大を抑制できると考えられる。
【００３５】
なお、上記の実験で試作したＭＯＳＦＥＴでは、ゲート酸化膜６の厚さを４０〜５０ｎｍとした。この場合、ソース領域４とゲート酸化膜６との界面の位置は、ゲート酸化膜６形成前の犠牲酸化も考慮すると、ソース領域４の不純物注入プロファイルに対して、図８に示す位置になると予想される。ウェット酸化でゲート酸化膜６を形成する場合、そのゲート酸化膜６の厚さを大きくすると、ソース領域４の表面部分の不純物濃度を低くしても、ソース領域４の底が不純物濃度の高い位置に達することになり、ソース領域４とゲート酸化膜６との界面のラフネスが大きくなる場合がある点に留意すべきである。
【００３６】
ところで、ＳｉＣを用いて形成したＭＯＳＦＥＴでは、ゲート酸化膜とＳｉＣ層との界面に、多数の界面準位（トラップ）が存在するため、チャネル移動度が低くなり、ＭＯＳＦＥＴのオン抵抗が大きくなる問題がある。この問題は、ゲート酸化膜６の形成後に、窒化酸素（ＮＯ）あるいは二窒化酸素（Ｎ2Ｏ）ガスを用いた高温熱処理（窒化処理）を行い、ウェル領域３とゲート酸化膜６との界面に、窒素を導入することによって改善されることが知られている。試作したＭＯＳＦＥＴに対して窒化処理を行っても、ゲート酸化膜６のリーク電流に変化はなく、ソース領域４とゲート酸化膜６との界面のラフネスを抑制したときのリーク電流低減の効果は保たれることが確認できた。
【００３７】
本発明者らの実験結果から、ＭＯＳＦＥＴの低抵抗化のためにソース領域４へ不純物を高濃度にイオン注入する場合においても、ゲート酸化膜６のリーク電流を増大させないためには、以下の方法が有効であると結論付けられる。
【００３８】
＜ソース領域の不純物濃度について＞
ゲート酸化膜６をウェット酸化で形成する場合、ソース領域４の表面部分の不純物濃度を低く抑えることにより、ゲート酸化膜６のリーク電流を抑制できる。具体的には、ソース領域４の表面部分の不純物濃度を１×１０18ｃｍ-3以下、より好ましくは５×１０17ｃｍ-3以下にすることが望ましい。但し、ソース領域４の低抵抗化の観点から、ソース領域４の不純物濃度のピークは、高いことが望ましい（例えば、１×１０18ｃｍ-3以上）。
【００３９】
なお、後述するように、ゲート酸化膜６をドライ酸化またはＣＶＤ法で形成する場合には、ソース領域４の表面部分の不純物濃度が１×１０18ｃｍ-3よりも高くても、ゲート酸化膜６のリーク電流の増大は抑えられる。
【００４０】
＜ゲート酸化膜の形成手法について＞
ソース領域４のシート抵抗およびコンタクト抵抗を低くする目的でソース領域４の表面部分まで不純物濃度を高濃度（１×１０18ｃｍ-3以上）にする場合、ゲート酸化膜６はドライ酸化またはＣＶＤ法により形成するとよい。ゲート酸化膜６をドライ酸化またはＣＶＤ法によって形成した場合、ソース領域４とゲート酸化膜６との界面に生じるラフネスを小さくできるので、ゲート酸化膜６のリーク電流を抑制できる。
【００４１】
一方、ソース領域４の表面部分の不純物濃度が１×１０18ｃｍ-3以下（より好ましくは５×１０17ｃｍ-3以下）の場合には、ドライ酸化、ウェット酸化およびＣＶＤ法のいずれでゲート酸化膜６を形成しても、ソース領域４とゲート酸化膜６との界面に生じるラフネスは小さくなるので、ゲート酸化膜６のリーク電流の増大は抑制される。
【００４２】
ドライ酸化およびウェット酸化とＣＶＤ法とを組み合わせてゲート酸化膜６を形成してもよい。熱酸化法（ドライ酸化およびウェット酸化）は酸化膜の成膜速度が遅いため、ＣＶＤ法と組み合わせることによって、ゲート酸化膜６を高スループットで形成することが可能になる。
【００４３】
最初に熱酸化法（ウェット酸化またはドライ酸化）を行い、その後にＣＶＤ法を行うことによって形成したゲート酸化膜６は、熱酸化法で形成された下層とＣＶＤ法で形成された上層とから成る二層構造となる。よって、ソース領域４とゲート酸化膜６との界面に生じるラフネスの大きさは、ゲート酸化膜６の形成工程で最初に行う成膜方法によって決まる。
【００４４】
例えば、最初にウェット酸化を行い、その後にＣＶＤ法を行うことによってゲート酸化膜６を成膜する場合、ソース領域４の表面部分の不純物濃度が高ければ、ゲート酸化膜６とソース領域４との界面のラフネスが大きくなる。よってこの場合には、ゲート酸化膜６をウェット酸化のみで形成する場合と同様に、ソース領域４の表面部分の不純物濃度を１×１０18ｃｍ-3以下（より好ましくは５×１０17ｃｍ-3以下）にすることが望ましい。
【００４５】
また、最初にドライ酸化を行い、その後にＣＶＤ法を行うことによってゲート酸化膜６を成膜する場合は、ソース領域４の表面部分の不純物濃度が高くても、ゲート酸化膜６とソース領域４との界面には大きなラフネスが生じない。よってその場合は、ゲート酸化膜６をドライ酸化のみで形成する場合と同様に、ソース領域４の表面部分の不純物濃度は１×１０18ｃｍ-3以上にして、ソース領域４の低抵抗化を図ることができる。
【００４６】
逆に、最初にＣＶＤ法を行い、その後に熱酸化法（ウェット酸化またはドライ酸化）を行う場合、ＣＶＤ法で成膜した酸化膜の膜質が熱酸化によって変化する結果、ゲート酸化膜６は単層構造となる。しかし、この場合も、ソース領域４とゲート酸化膜６との界面形状は、ＣＶＤ法で成膜した状態から殆ど変化しないので、その界面に生じるラフネスの大きさは、ＣＶＤ法のみでゲート酸化膜６を形成した場合とほぼ同じになる。
【００４７】
したがって、最初にＣＶＤ法を行い、その後に熱酸化法（ウェット酸化またはドライ酸化）を行うことによってゲート酸化膜６を成膜する場合は、ソース領域４の表面部分の不純物濃度が高くても、ゲート酸化膜６とソース領域４との界面のラフネスは小さくなる。よってその場合は、ゲート酸化膜６をＣＶＤ法のみで形成する場合と同様に、ソース領域４の表面部分の不純物濃度は１×１０18ｃｍ-3以上にして、ソース領域４の低抵抗化を図ることができる。
【００４８】
＜その他＞
ゲート酸化膜６の形成後に、窒化処理を行い、ウェル領域３とゲート酸化膜６との界面に、窒素を導入すると、チャネル移動度が改善され、ＭＯＳＦＥＴを低抵抗化できる。この窒化処理を行っても、ソース領域４とゲート酸化膜６との界面のラフネスを抑制することによるリーク電流低減の効果は保たれる。
【００４９】
ソース領域４に注入するｎ型の不純物（ドーパント）は、窒素（Ｎ）またはリン（Ｐ）が望ましい。これにより、ソース領域４のシート抵抗、コンタクト抵抗を低減できる。
【００５０】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５１】
１  ＳｉＣ基板、２  ＳｉＣエピタキシャル層、３  ウェル領域、４  ソース領域、５  コンタクト領域、６  ゲート酸化膜、７  ゲート電極、８  層間絶縁膜、９  ソース電極、１０  ドレイン電極、１１  注入マスク、２１  ラフネス。
【図１】
2013042225.tif 000003
【図２】
2013042225.tif 000004
【図３】
2013042225.tif 000005
【図４】
2013042225.tif 000006
【図５】
2013042225.tif 000007
【図６】
2013042225.tif 000008
【図７】
2013042225.tif 000009
【図８】
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【手続補正書】
【提出日】平成26年7月30日(2014.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
炭化珪素半導体層内の上面部分に選択的に形成されたウェル領域と、
前記ウェル領域内の上面部分に選択的に形成されたソース領域と、
前記ウェル領域および前記ソース領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
を有するＭＯＳＦＥＴを備え、
前記ソース領域の上面部分における不純物濃度が、１×１０18ｃｍ-3以下である
ことを特徴とする炭化珪素半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
炭化珪素半導体層内の上面部分に選択的に形成されたウェル領域と、
前記ウェル領域内の上面部分に選択的に形成されたソース領域と、
前記ウェル領域および前記ソース領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
を有するＭＯＳＦＥＴを備え、
前記ソース領域の上面部分における不純物濃度が、１×１０18ｃｍ-3以上であり、
前記ゲート酸化膜は、少なくとも最初にドライ酸化またはＣＶＤ法を用いて形成したものである
ことを特徴とする炭化珪素半導体装置。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】
前記工程（ｃ）において、前記ゲート酸化膜は、ウェット酸化、ドライ酸化、およびＣＶＤ法のいずれか１以上を用いて形成される
請求項１２記載の炭化珪素半導体装置の製造方法。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の第１の局面に係る炭化珪素半導体装置は、炭化珪素半導体層内の上面部分に選択的に形成されたウェル領域と、前記ウェル領域内の上面部分に選択的に形成されたソース領域と、前記ウェル領域および前記ソース領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、を有するＭＯＳＦＥＴを備え、前記ソース領域の上面部分における不純物濃度が、１×１０18ｃｍ-3以下であることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の第２の局面に係る炭化珪素半導体装置は、炭化珪素半導体層内の上面部分に選択的に形成されたウェル領域と、前記ウェル領域内の上面部分に選択的に形成されたソース領域と、前記ウェル領域および前記ソース領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、を有するＭＯＳＦＥＴを備え、前記ソース領域の上面部分における不純物濃度が、１×１０18ｃｍ-3以上であり、前記ゲート酸化膜は、少なくとも最初にドライ酸化またはＣＶＤ法を用いて形成したものであることを特徴とする。
【国際調査報告】
2013042225.tif 000011
2013042225.tif 000012
2013042225.tif 000013
2013042225.tif 000014
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