(57)【要約】  ２つの薄膜トランジスタ部（１００ａ及び１００ｂ）を有する薄膜半導体装置（１００）であって、薄膜トランジスタ部（１００ａ）は、第１のゲート電極（１１１ａ）と、第１のゲート絶縁膜（１１２）と、第１の半導体膜（１１３ａ）と、真性半導体層（１１４ａ）と、真性半導体層（１１４ａ）の上方の一部に接して形成されたｎ型の第１のコンタクト層（１１６ａ及び１１６ｂ）と、第１のソース電極（１２０ａ）と、第１のドレイン電極（１２０ｂ）とを備え、薄膜トランジスタ部（１００ｂ）は、第２のゲート電極（１１１ｂ）と、第２のゲート絶縁膜（１１２）と、第２の半導体膜（１１３ｂ）と、真性半導体層（１１４ｂ）と、半導体膜（１１３ｂ）及び真性半導体層（１１４ｂ）の側面の一部に接して形成されたｐ型の第２のコンタクト層（１１７ｂ及び１１７ｃ）と、第２のソース電極（１２０ｃ）と、第２のドレイン電極（１２０ｄ）とを備える。
2013118234.tif 000002
【特許請求の範囲】
【請求項１】
２つの薄膜トランジスタ部を有する薄膜半導体装置の製造方法であって、
基板を準備する工程と、
前記基板上にゲート電極を形成する工程と、
前記基板及び前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記２つのゲート電極のそれぞれと前記ゲート絶縁膜を介して対向する領域をチャネル領域とする第１の半導体層及び第２の半導体層を形成する工程と、
前記第１の半導体層及び前記第２の半導体層の上方に、塗布法により形成される第１のチャネル保護層と第２のチャネル保護層をそれぞれ形成する工程と、
第１導電型を有し、前記第１のチャネル保護層上及び前記第１の半導体層の上方の一部に第１のコンタクト層を形成する工程と、
前記第１の半導体層のチャネル方向の長さと前記第１のコンタクト層のチャネル方向の長さとが同じ長さになるとともに、前記第２の半導体層のチャネル方向の長さと前記第２のチャネル保護層のチャネル方向の長さとが同じ長さになるように、前記第１の半導体層及び前記第２の半導体層をエッチングする工程と、
前記第１導電型と異なる第２導電型を有し、前記第２のチャネル保護層上及び前記第２の半導体層の側面の一部に第２のコンタクト層を形成する工程と、
前記第１のコンタクト層及び前記第２のコンタクト層上の一部にソース電極を形成するとともに、前記ソース電極と対向するように前記第１のコンタクト層及び前記第２のコンタクト層上の他の一部にドレイン電極を形成する工程と、を含む、
薄膜半導体装置の製造方法。
【請求項２】
前記第１のコンタクト層及び前記第２のコンタクト層の平均結晶粒径は、前記チャネル領域の平均結晶粒径よりも小さい、
請求項１に記載の薄膜半導体装置の製造方法。
【請求項３】
前記第１の半導体層と前記第２の半導体層は、それぞれ、半導体膜と、前記半導体膜の上方に形成された非結晶質の真性半導体層とを備え、
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、
請求項１に記載の薄膜半導体装置の製造方法。
【請求項４】
前記第１の半導体層と前記第２の半導体層の少なくとも一方は、半導体膜と、非結晶質の真性半導体層とを備え、
前記第１の半導体層及び第２の半導体層を形成する工程において、
少なくとも前記チャネル領域上に、前記真性半導体層を形成する工程を含み、
前記半導体膜及び前記真性半導体層のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
前記真性半導体層を形成する工程において、ＥＣＰ＜ＥＣ１となるように前記真性半導体層を形成する、
請求項１に記載の薄膜半導体装置の製造方法。
【請求項５】
前記真性半導体層を形成する工程において、前記真性半導体層として、前記半導体膜上に第１の真性半導体膜と、前記第１の真性半導体膜上に第２の真性半導体膜とを形成し、
前記第１の真性半導体膜及び前記第２の真性半導体膜は、アモルファスシリコン膜によって形成される、
請求項４に記載の薄膜半導体装置の製造方法。
【請求項６】
前記真性半導体層を形成する工程において、前記第１の真性半導体膜と前記第２の真性半導体膜とを同一の真空装置内で連続して形成するとともに、前記第１の真性半導体膜の結晶化率が前記第２の真性半導体膜の結晶化率よりも大きくなるように、前記第１の真性半導体膜と前記第２の真性半導体膜とを形成する、
請求項５に記載の薄膜半導体装置の製造方法。
【請求項７】
前記第２のコンタクト層を形成する工程において、前記第１のチャネル保護層上、前記第１の半導体層の側面、及び前記第１のコンタクト層上に前記第２のコンタクト層を形成する工程と、
前記第１のコンタクト層の上方に形成された前記第２のコンタクト層を除去する工程と、
を有する、
請求項１に記載の薄膜半導体装置の製造方法。
【請求項８】
前記第１のコンタクト層を形成する工程において、前記第１のコンタクト層の膜厚を、前記第２のコンタクト層を形成する工程において形成される前記第２のコンタクト層の膜厚よりも厚く形成する、
請求項７に記載の薄膜半導体装置の製造方法。
【請求項９】
少なくとも第１の薄膜トランジスタ部と第２の薄膜トランジスタ部を有する薄膜半導体装置であって、
前記第１の薄膜トランジスタ部は、
第１のゲート電極と、
前記第１のゲート電極上に位置する第１の絶縁膜と、
前記第１の絶縁膜上に位置し、前記第１の絶縁膜を介して前記第１のゲート電極と対向する領域をチャネル領域とする第１の半導体層と、
前記半導体層の上方の少なくとも一部に接して形成された第１導電型を有する第１のコンタクト層と、
前記第１のコンタクト層上に形成された第１のソース電極と、
前記第１のコンタクト層上に前記第１のソース電極と対向して形成された第１のドレイン電極とを備え、
前記第２の薄膜トランジスタ部は、
第２のゲート電極と、
前記第２のゲート電極上に位置する第２の絶縁膜と、
前記第２の絶縁膜上に位置し、前記第２の絶縁膜を介して前記第２のゲート電極と対向する領域をチャネル領域とする第２の半導体層と、
前記半導体層の側面の少なくとも一部に接して形成された、前記第１導電型と異なる第２導電型を有する第２のコンタクト層と、
前記第２のコンタクト層上に形成された第２のソース電極と、
前記第２のコンタクト層上に前記第２のソース電極と対向して形成された第２のドレイン電極と、を備える、
薄膜半導体装置。
【請求項１０】
前記第１のコンタクト層及び前記第２のコンタクト層の平均結晶粒径は、前記チャネル領域の平均結晶粒径よりも小さい、
請求項９に記載の薄膜半導体装置。
【請求項１１】
前記第１の薄膜トランジスタ部は、前記第１の半導体層の上方に第１のチャネル保護層を有し、
前記第１の薄膜トランジスタ部において、前記チャネル保護層のチャネル方向の長さは、前記第１の半導体層の前記チャネル方向の長さより短い、
請求項９に記載の薄膜半導体装置。
【請求項１２】
前記第２の薄膜トランジスタ部は、前記第２の半導体層の上方に第２のチャネル保護層を有し、
前記第２の薄膜トランジスタ部は、前記第２のチャネル保護層のチャネル方向の長さと前記第２の半導体層の前記チャネル方向の長さとは、同じ長さである、
請求項９〜１１のいずれか１項に記載の薄膜半導体装置。
【請求項１３】
前記第１の半導体層と前記第２の半導体層は、それぞれ、半導体膜と、前記半導体膜の上方に形成された非結晶質の真性半導体層とを備え、
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、
請求項９〜１２のいずれか１項に記載の薄膜半導体装置。
【請求項１４】
前記第１のコンタクト層、及び前記第２のコンタクト層は、それぞれ前記第１のチャネル保護層、前記第２のチャネル保護層の上方に形成されている、
請求項９に記載の薄膜半導体装置。
【請求項１５】
前記第１の絶縁膜と前記第２の絶縁膜は連続している、
請求項９〜１４のいずれか１項に記載の薄膜半導体装置。
【請求項１６】
前記第１の半導体層及び前記第２の半導体層の少なくとも一方は、
半導体膜と、
前記半導体膜と前記チャネル保護層との間に形成された非結晶質の真性半導体層とで構成される、
請求項９〜１２のいずれか１項に記載の薄膜半導体装置。
【請求項１７】
前記半導体膜及び前記真性半導体層のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
ＥＣＰ＜ＥＣ１である、
請求項１６に記載の薄膜半導体装置。
【請求項１８】
前記真性半導体層は、前記半導体膜上に形成された第１の真性半導体膜と、前記第１の真性半導体膜上に形成された第２の真性半導体膜とで構成され、
前記第１の真性半導体膜と前記第２の真性半導体膜とは、電子親和力が異なる、
請求項１６又は１７に記載の薄膜半導体装置。
【請求項１９】
前記第１の真性半導体膜の結晶化率は、前記第２の真性半導体膜の結晶化率よりも大きい、
請求項１８に記載の薄膜半導体装置。
【請求項２０】
前記半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の真性半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記半導体膜と前記第１の真性半導体膜との接合部分でスパイクが発生しないように調整されている、
請求項１８に記載の薄膜半導体装置。
【請求項２１】
２つの薄膜トランジスタ部を有する薄膜半導体装置であって、
前記２つの薄膜トランジスタ部のそれぞれは、
ゲート電極と、
前記ゲート電極上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜を解して前記ゲート電極と対向する領域をチャネル領域とする半導体層と、
前記チャネル領域上に位置するチャネル保護層と、
前記半導体層の上方の一部に接して形成されたコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に前記ソース電極と対向して形成されたドレイン電極とを備え、
前記２つの薄膜トランジスタ部の一方の前記コンタクト層と前記２つの薄膜トランジスタ部の他方の前記コンタクト層とは、互いに異なる導電型を有する、
薄膜半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置の製造方法及び薄膜半導体装置に関する。
【背景技術】
【０００２】
従来、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置は、液晶表示装置等のアクティブマトリクス方式の表示装置、デジタルカメラ等の固体撮像装置に用いられている。表示装置において、ＴＦＴは、画素を選択するスイッチング素子、画素を駆動する駆動トランジスタ、あるいは、パネル外部のドライバ等として用いられる。【０００３】
例えば、有機材料のＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ素子を有する有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のディスプレイデバイスであることから、優れた性能を有する薄膜トランジスタの開発が急がれている。薄膜トランジスタの構成は、基板上に、ゲート電極、半導体層（チャネル層）、ソース電極及びドレイン電極が形成されたものであり、チャネル層にはシリコン薄膜を用いることが一般的である。【０００４】
また、ディスプレイデバイスには、大画面化及び低コスト化も求められている。一般的に、容易に低コスト化が可能な薄膜トランジスタとして、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜トランジスタが用いられる。【０００５】
ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチング型の薄膜トランジスタと、チャネル層をエッチング処理から保護するチャネル保護型（エッチングストッパ型）の薄膜トランジスタとの２つに大別される。このうち、チャネル保護型の薄膜トランジスタは、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内で特性ばらつきが増大することを抑制することができる。また、チャネル保護型の薄膜トランジスタは、チャネル層を薄膜化することができ、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。【０００６】
このため、チャネル保護型の薄膜トランジスタは、例えば有機ＥＬ素子を用いた電流駆動型の有機ＥＬ表示装置における駆動トランジスタに適している。【０００７】
また、上記したように、有機ＥＬ素子は、電流駆動型の素子であるため、この有機ＥＬ素子を駆動する薄膜トランジスタは、電流駆動能力に優れる多結晶シリコンを用いた多結晶シリコンＴＦＴが好ましい。このため、積層型のＴＦＴにおいては、半導体層、ソース及びドレインを多結晶シリコンで構成することにより、高い電流駆動能力を得ることができる。また、特に、ｐ型ＴＦＴにおいては、非晶質シリコン膜をソース及びドレインに用いた場合には抵抗値が極めて高くなる。このため、ｐ型ＴＦＴ、及び、ｐ型ＴＦＴを用いたＣＭＯＳ型のＴＦＴを形成する場合には、多結晶シリコンＴＦＴとすることが好ましい。【０００８】
このような技術として、多結晶性の半導体を用いた積層型のＴＦＴを用いて、低消費電力化に有利なＣＭＯＳ型の構成の駆動回路を面内均一に形成した表示装置が開発されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−１０８９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のチャネル保護型の薄膜半導体装置では、チャネル保護層に正の固定電荷が存在する。このため、この固定電荷によってチャネル層（結晶シリコン薄膜）にバックチャネルが形成される。【００１１】
これにより、薄膜半導体装置にはリーク電流が発生しオフ特性が劣化するため、チャネル保護型の薄膜トランジスタの構成では、ＴＦＴの性能が下がるという問題が生じている。【００１２】
また、ｐ型ＴＦＴにおいては、ソース及びドレインのコンタクトはｐ＋型層とｎ＋型層が積層された構成となるため、ソース及びドレインのそれぞれは、ダイオードとなる。よって、ゲート電極に電圧が印加されると、ソース及びドレインのいずれかに必ず逆方向の電圧がかかるため、ダイオードの電流特性により、ｐ型ＴＦＴのソース−ドレイン間には所望の電流が流れず、ＴＦＴの性能が下がることとなる。【００１３】
上記課題に鑑み、本発明は、ＴＦＴの性能を向上した薄膜半導体装置の製造方法及び薄膜半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明の一態様に係る薄膜半導体装置の製造方法は、２つの薄膜トランジスタ部を有する薄膜半導体装置の製造方法であって、基板を準備する工程と、前記基板上にゲート電極を形成する工程と、前記基板及び前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記２つのゲート電極のそれぞれと前記ゲート絶縁膜を介して対向する領域をチャネル領域とする第１の半導体層及び第２の半導体層を形成する工程と、第１の半導体層及び第２の半導体層の上方に、塗布法により形成される第１のチャネル保護層と第２のチャネル保護層をそれぞれ形成する工程と、第１導電型を有し、前記第１のチャネル保護層上及び前記第１の半導体層の上方の一部に第１のコンタクト層を形成する工程と、前記第１の半導体層のチャネル方向の長さと前記第１のコンタクト層のチャネル方向の長さとが同じ長さになるとともに、前記第２の半導体層のチャネル方向の長さと前記第２のチャネル保護層のチャネル方向の長さとが同じ長さになるように、前記第１の半導体層及び前記第２の半導体層をエッチングする工程と、前記第１導電型と異なる第２導電型を有し、前記第２のチャネル保護層上及び前記第２の半導体層の側面の一部に第２のコンタクト層を形成する工程と、前記第１のコンタクト層及び前記第２のコンタクト層上の一部にソース電極を形成するとともに、前記ソース電極と対向するように前記第１のコンタクト層及び前記第２のコンタクト層上の他の一部にドレイン電極を形成する工程と、を含む。
【発明の効果】
【００１５】
本発明によれば、ＴＦＴの性能を向上した薄膜半導体装置の製造方法及び薄膜半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、実施の形態１に係る薄膜半導体装置の構成を示す概略図である。
【図２】図２は、実施の形態１に係る薄膜半導体装置の製造方法の一工程を示す概略図である。
【図３】図３は、実施の形態１に係る薄膜半導体装置の製造方法の一工程を示す概略図である。
【図４】図４は、実施の形態１に係る薄膜半導体装置の製造方法の一工程を示す概略図である。
【図５】図５は、実施の形態１に係る薄膜半導体装置の製造方法の一工程を示す概略図である。
【図６】図６は、実施の形態１に係る薄膜半導体装置の製造方法の一工程を示す概略図である。
【図７】図７は、実施の形態１に係る薄膜半導体装置の製造方法の一工程を示す概略図である。
【図８】図８は、実施の形態１に係る薄膜半導体装置の製造方法の一工程を示す概略図である。
【図９】図９は、実施の形態１に係る薄膜半導体装置の製造方法の一工程を示す概略図である。
【図１０】図１０は、実施の形態１に係る薄膜半導体装置の製造方法の一工程を示す概略図である。
【図１１】図１１は、実施の形態１に係る薄膜半導体装置の動作を示す図である。
【図１２】図１２は、実施の形態１の変形例に係る薄膜半導体装置の構成を示す概略図である。
【図１３】図１３は、実施の形態２に係る薄膜半導体装置の構成を示す概略図である。
【図１４】図１４は、実施の形態２に係る薄膜半導体装置の断面を明視野によって観察したときのＴＥＭ像である。
【図１５】図１５は、実施の形態３に係る薄膜半導体装置の構成を示す概略図である。
【図１６】図１６は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図１７】図１７は、実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。
【図１８】図１８は、従来の薄膜半導体装置の構成例を示す概略図である。
【発明を実施するための形態】
【００１７】
（本発明の基礎となった知見）
従来のチャネル保護型の薄膜半導体装置では、チャネル保護層に正の固定電荷が存在する。塗布で形成されたチャネル保護層においては、ＣＶＤにより形成されたチャネル保護層と比較して、特に正の固定電荷が多い。このため、この固定電荷によってチャネル層（結晶シリコン薄膜）にバックチャネルが形成される。
【００１８】
ここで、バックチャネルとは、ソース電極からドレイン電極に向けてチャネル層内におけるチャネル保護層側との界面付近を経由する寄生電流の経路のことである。バックチャネルが形成されることにより、薄膜半導体装置にはリーク電流が発生する。これにより、オフ特性が劣化するため、チャネル保護型の薄膜トランジスタの構成では、ＴＦＴの性能が下がるという問題が生じている。
【００１９】
ここで、図１８は、従来の表示装置の構成を示す断面図である。この表示装置は、ｎ型ＴＦＴ及びｐ型ＴＦＴとを備えている。
【００２０】
図１８におけるｎ型ＴＦＴ４４１は、基板４１２ｎ上に、ゲート電極４３２と、ゲート絶縁膜と、活性層と、ｎ型ソース４４０ａ及びｎ型ドレイン４４０ｂとを備えている。また、ｐ型ＴＦＴ４４２は、基板４１２ｐ上に、ゲート電極４３３と、ゲート絶縁膜と、活性層と、ｐ型ソース４３７ａ及びｐ型ドレイン４３７ｂとを備えている。また、ｐ型ソース４３７ａ及びｐ型ドレイン４３７ｂを構成するｐ＋型層４３７の上には、それぞれ、ｎ型ＴＦＴ４４１のｎ型ソース４４０ａ及びｎ型ドレイン４４０ｂを形成する際に同時に成膜されたｎ＋型層４４０が形成されている。
【００２１】
図１８に示すように、ｐ型ＴＦＴ４４２においては、ｐ型ソース４３７ａ及びｐ型ドレイン４３７ｂのコンタクトは、ｐ＋型層４３７とｎ＋型層４４０が積層された構成となっている。つまり、ｐ型ソース４３７ａ及びｐ型ドレイン４３７ｂのそれぞれは、ダイオードとなっている。よって、ゲート電極４３３に電圧が印加されると、ｐ型ソース４３７ａ及びｐ型ドレイン４３７ｂのいずれかに必ず逆方向の電圧がかかることになる。したがって、ダイオードの電流特性により、ｐ型ＴＦＴ４４２のソース−ドレイン間には所望の電流が流れず、ＴＦＴの性能が下がることとなる。
【００２２】
そこで、以下に示すように、本発明では、ＴＦＴの性能を向上した薄膜半導体装置の製造方法及び薄膜半導体装置を実現する。
【００２３】
本発明の一態様に係る半導体薄膜装置の製造方法は、２つの薄膜トランジスタ部を有する薄膜半導体装置の製造方法であって、基板を準備する工程と、前記基板上にゲート電極を形成する工程と、前記基板及び前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記２つのゲート電極のそれぞれと前記ゲート絶縁膜を介して対向する領域をチャネル領域とする第１の半導体層及び第２の半導体層を形成する工程と、第１の半導体層及び第２の半導体層の上方に、塗布法により形成される第１のチャネル保護層と第２のチャネル保護層をそれぞれ形成する工程と、第１導電型を有し、前記第１のチャネル保護層上及び前記第１の半導体層の上方の一部に第１のコンタクト層を形成する工程と、前記第１の半導体層のチャネル方向の長さと前記第１のコンタクト層のチャネル方向の長さとが同じ長さになるとともに、前記第２の半導体層のチャネル方向の長さと前記第２のチャネル保護層のチャネル方向の長さとが同じ長さになるように、前記第１の半導体層及び前記第２の半導体層をエッチングする工程と、前記第１導電型と異なる第２導電型を有し、前記第２のチャネル保護層上及び前記第２の半導体層の側面の一部に第２のコンタクト層を形成する工程と、前記第１のコンタクト層及び前記第２のコンタクト層上の一部にソース電極を形成するとともに、前記ソース電極と対向するように前記第１のコンタクト層及び前記第２のコンタクト層上の他の一部にドレイン電極を形成する工程と、を含む。
【００２４】
この構成によれば、ｐ型のＴＦＴにおいてｐ型のコンタクト層とｎ型のコンタクト層とが積層されていないので、ソース−ドレイン間の電流特性を向上することができる。また、２つの薄膜トランジスタ部の一方において、半導体層の側面の一部にコンタクト層を形成することにより、半導体層とコンタクト層とを直接接触できるため、ソース−ドレイン間の電流特性をより向上することができる。これにより、ＴＦＴの性能を向上した薄膜半導体装置を提供することができる。
【００２５】
また、ｎ型のＴＦＴとｐ型のＴＦＴそれぞれの特性に合わせた最適の構造を有するＣＭＯＳ構成の薄膜半導体装置を形成することができる。
【００２６】
また、不純物を注入する工程なくｐ型とｎ型のＴＦＴを作り分けることができるので、低温ポリシリコン（ＬＴＰＳ）によるＣＭＯＳ構成の製造方法と比較して、従来ＬＴＰＳでは難しかった大判化に対応することができる。また、不純物を注入するためのマスク数を減少することができる。したがって、ＣＭＯＳ構成を製造するためのコストを低減することができる。
【００２７】
また、前記第１のコンタクト層及び前記第２のコンタクト層の平均結晶粒径は、前記チャネル領域の平均結晶粒径よりも小さくてもよい。
【００２８】
この構成によれば、半導体薄膜装置においてオフ電流を低減することができる。
【００２９】
また、前記第１の半導体層と前記第２の半導体層は、それぞれ、半導体膜と、前記半導体膜の上方に形成された非結晶質の真性半導体層とを備え、前記第１導電型はｎ型であり、前記第２導電型はｐ型であってもよい。
【００３０】
この構成によれば、第１の半導体層の上方の一部に第１のコンタクト層を形成し第１の半導体層が非結晶質の真性半導体層を有する構成であるため、非結晶質の真性半導体層がソース−ドレイン電極間の電流経路（電子パス）に配置されることになる。つまり、非結晶質の真性半導体層を通る電流経路を形成することができる。非結晶質の真性半導体層は抵抗値が高いため、非結晶質の真性半導体層における電圧降下量は大きくなり、チャネルにかかる電圧は低くなる。したがって、この構成によれば、オフ電流の低減を図ることが難しいｎ型のＴＦＴであっても、オフ電流を抑制することができる。
【００３１】
さらに、ｐ型半導体ではオフ電流の低減を図りやすいため、半導体層の側面で第２のコンタクト層を形成することにより、非結晶質の真性半導体層を通らない電流経路（キャリアパス）を形成することができる。これにより、ｐ型のＴＦＴにおいてオン電流を高くすることができる。
【００３２】
このようにｐ型のＴＦＴとｎ型のＴＦＴにおいて上記したように構造を作り分けることにより、ｎ型のＴＦＴではオフ電流を低減しつつ、ｐ型のＴＦＴではオン電流を高く保つことができる。
【００３３】
また、前記第１の半導体層と前記第２の半導体層の少なくとも一方は、半導体膜と、非結晶質の真性半導体層とを備え、前記第１の半導体層及び第２の半導体層を形成する工程において、少なくとも前記チャネル領域上に、前記真性半導体層を形成する第１０工程を含み、前記半導体膜及び前記真性半導体層のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、前記真性半導体層を形成する工程において、ＥＣＰ＜ＥＣ１となるように前記真性半導体層を形成してもよい。
【００３４】
この構成によれば、バックチャネル層として、アモルファスシリコン膜を設けることにより、真性半導体層の局在準位密度（トラップ密度）における負キャリアの電荷密度によってチャネル保護層の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。また、ドレイン電流が急激に増加する現象であるキンク現象の発生を抑制することができる。
【００３５】
また、前記真性半導体層を形成する工程において、前記真性半導体層として、前記半導体膜上に第１の真性半導体膜と、前記第１の真性半導体膜上に第２の真性半導体膜とを形成し、前記第１の真性半導体膜及び前記第２の真性半導体膜は、アモルファスシリコン膜によって形成されてもよい。
【００３６】
この構成によれば、半導体膜の表面付近から遠ざかるに従って結晶化率が異なる真性半導体層を容易に形成することができる。また、第１の真性半導体膜及び第２の真性半導体膜をアモルファスシリコン膜によって形成することで、チャネル保護層に含まれる正の固定電荷によるバックチャネルの形成を抑制してオフ特性を向上させることができる。
【００３７】
また、前記真性半導体層を形成する工程において、前記第１の真性半導体膜と前記第２の真性半導体膜とを同一の真空装置内で連続して形成するとともに、前記第１の真性半導体膜の結晶化率が前記第２の真性半導体膜の結晶化率よりも大きくなるように、前記第１の真性半導体膜と前記第２の真性半導体膜とを形成してもよい。
【００３８】
この構成によれば、製造工程において、第１の真性半導体膜と第２の真性半導体膜とを同一の真空装置内で連続して形成するため、コンタクト部分に逆極性膜が一度も曝されることがなく、ｎ型半導体及びｐ型半導体を構成するドーパントが逆極性膜に相互に移動することがない。したがって、性能の高いＴＦＴを形成することができる。また、第１の真性半導体膜の結晶化率が第２の真性半導体膜の結晶化率よりも大きくなるように、第１の真性半導体膜と第２の真性半導体膜とを形成することで、容易にＥＣＰ＜ＥＣ１とすることができる。
【００３９】
また、前記第２のコンタクト層を形成する工程において、前記第１のチャネル保護層上、前記第１の半導体層の側面、及び前記第１のコンタクト層上に前記第２のコンタクト層を形成する工程と、前記第１のコンタクト層の上方に形成された前記第２のコンタクト層を除去する工程と、を有してもよい。
【００４０】
この構成によれば、ｐ型のＴＦＴにおいてｐ型のコンタクト層とｎ型のコンタクト層とが積層されていないので、ソース−ドレイン間の電流特性を向上することができる。また、チャネル保護層の上面、側面及び半導体層の側面の一部にコンタクト層を形成することにより、ドレイン電流が大きいときにコンタクト層が電界緩和層の役割を果たすため、ソース−ドレイン間のオフ電流を低減し薄膜半導体装置の信頼性の向上を図ることができる。また、半導体層とコンタクト層とを直接接触できるため、半導体層とコンタクト層とが直接接触するコンタクト部分は主に電流の引き込み口として有効である。これにより、ＴＦＴの性能を向上した薄膜半導体装置を提供することができる。
【００４１】
また、前記第１のコンタクト層を形成する工程において、前記第１のコンタクト層の膜厚を、前記第２のコンタクト層を形成する工程において形成される前記第２のコンタクト層の膜厚よりも厚く形成してもよい。
【００４２】
この構成によれば、第１のコンタクト層の上方に形成された第２のコンタクト層を除去する工程において、第１のコンタクト層の厚さが薄くなるのを抑制することができる。
【００４３】
また、本発明の一態様に係る半導体薄膜装置は、少なくとも第１の薄膜トランジスタ部と第２の薄膜トランジスタ部を有する薄膜半導体装置であって、前記第１の薄膜トランジスタ部は、第１のゲート電極と、前記第１のゲート電極上に位置する第１の絶縁膜と、前記第１のゲート電極と、前記第１の絶縁膜を介して対向する領域をチャネル領域とする第１の半導体層と、前記半導体層の上方の少なくとも一部に接して形成された第１導電型を有する第１のコンタクト層と、前記第１のコンタクト層上に形成された第１のソース電極と、前記第１のコンタクト層上に前記第１のソース電極と対向して形成された第１のドレイン電極とを備え、前記第２の薄膜トランジスタ部は、第２のゲート電極と、前記第２のゲート電極上に位置する第２の絶縁膜と、前記第２のゲート電極と、前記第２の絶縁膜を介して対向する領域をチャネル領域とする第２の半導体層と、前記半導体層の側面の少なくとも一部に接して形成された、前記第１導電型と異なる第２導電型を有する第２のコンタクト層と、前記第２のコンタクト層上に形成された第２のソース電極と、前記第２のコンタクト層上に前記第２のソース電極と対向して形成された第２のドレイン電極とを備える。
【００４４】
この構成によれば、ｐ型のＴＦＴにおいてｐ型のコンタクト層とｎ型のコンタクト層とが積層されていないので、ソース−ドレイン間の電流特性を向上することができる。また、２つの薄膜トランジスタ部の一方において、半導体層の側面の一部にコンタクト層を形成することにより、半導体層とコンタクト層とを直接接触できるため、ソース−ドレイン間の電流特性を向上することができる。これにより、ＴＦＴの性能を向上した薄膜半導体装置を提供することができる。
【００４５】
また、ｎ型のＴＦＴとｐ型のＴＦＴそれぞれの特性に合わせた最適の構造を有するＣＭＯＳトランジスタを形成することができる。
【００４６】
また、不純物を注入する工程なくｐ型とｎ型のＴＦＴを作り分けることができるので、低温ポリシリコン（ＬＴＰＳ）によるＣＭＯＳ構成の製造方法と比較して、従来ＬＴＰＳでは難しかった大判化に対応することができる。また、不純物を注入するためのマスク数を減少することができる。したがって、ＣＭＯＳ構成を製造するためのコストを低減することができる。
【００４７】
また、第１のコンタクト層及び前記第２のコンタクト層の平均結晶粒径は、前記チャネル領域の平均結晶粒径よりも小さくてもよい。
【００４８】
この構成によれば、半導体薄膜装置においてオフ電流を低減することができる。
【００４９】
また、前記第１の薄膜トランジスタ部は、前記第１の半導体層の上方に第１のチャネル保護層を有し、前記第１の薄膜トランジスタ部において、前記チャネル保護層のチャネル方向の長さは、前記第１の半導体の前記チャネル領域の前記チャネル方向の長さより短くてもよい。
【００５０】
また、前記第２の薄膜トランジスタ部は、前記第２の半導体層の上方に第２のチャネル保護層を有し、前記第２の薄膜トランジスタ部は、前記第２のチャネル保護層のチャネル方向の長さと前記第２の半導体層の前記チャネル方向の長さとは、同じ長さであってもよい。
【００５１】
この構成によれば、ｎ型のＴＦＴとｐ型のＴＦＴそれぞれの特性に合わせた最適の構造を有するＣＭＯＳトランジスタを形成することができる。
【００５２】
また、前記第１の半導体層と前記第２の半導体層は、それぞれ、半導体膜と、前記半導体膜の上方に形成された非結晶質の真性半導体層とを備え、前記第１導電型はｎ型であり、前記第２導電型はｐ型であってもよい。
【００５３】
この構成によれば、ｐ型のＴＦＴとｎ型のＴＦＴにおいて構造を作り分けることにより、ｎ型のＴＦＴではオフ電流を低減しつつ、ｐ型のＴＦＴではオン電流を高く保つことができる。
【００５４】
また、前記第１のコンタクト層、及び前記第２のコンタクト層は、それぞれ前記第１のチャネル保護層、前記第２のチャネル保護層の上方に形成されていてもよい。
【００５５】
この構成によれば、ｐ型のＴＦＴにおいてｐ型のコンタクト層とｎ型のコンタクト層とが積層されていないので、ソース−ドレイン間の電流特性を向上することができる。また、チャネル保護層の上面、側面及び半導体層の側面の一部にコンタクト層を形成することにより、ドレイン電流が大きいときにコンタクト層が電界緩和層の役割を果たすため、ソース−ドレイン間のオフ電流を低減し薄膜半導体装置の信頼性の向上を図ることができる。また、半導体層とコンタクト層とを直接接触できるため、半導体層とコンタクト層とが直接接触するコンタクト部分は主に電流の引き込み口として有効である。これにより、ＴＦＴの性能を向上した薄膜半導体装置を提供することができる。
【００５６】
また、前記第１の絶縁膜と前記第２の絶縁膜は連続していてもよい。
【００５７】
また、前記チャネル保護層は、有機材料で構成されていてもよい。
【００５８】
また、前記薄膜半導体装置は、相補型薄膜半導体装置であってもよい。
【００５９】
また、前記第１の半導体層及び前記第２の半導体層の少なくとも一方は、半導体膜と、前記半導体膜と前記チャネル保護層との間に形成された非結晶質の真性半導体層とで構成されてもよい。
【００６０】
また、前記半導体膜は、結晶質シリコンで構成され、前記真性半導体層は、アモルファスシリコンで構成されていてもよい。
【００６１】
この構成によれば、バックチャネル層として、アモルファスシリコン膜を設けることにより、真性半導体層の局在準位密度（トラップ密度）における負キャリアの電荷密度によってチャネル保護層の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。
【００６２】
また、前記半導体膜及び前記真性半導体層のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、ＥＣＰ＜ＥＣ１であってもよい。
【００６３】
この構成によれば、ドレイン電流が急激に増加する現象であるキンク現象の発生を抑制することができるので、ＴＦＴの性能を向上した薄膜半導体装置を実現することができる。
【００６４】
また、前記真性半導体層は、前記半導体膜上に形成された第１の真性半導体膜と、前記第１の真性半導体膜上に形成された第２の真性半導体膜とで構成され、前記第１の真性半導体膜と前記第２の真性半導体膜とは、電子親和力が異なってもよい。
【００６５】
この構成によれば、半導体膜の表面付近から遠ざかるに従って結晶化率が異なる真性半導体層を容易に形成することができる。また、第１の真性半導体膜及び第２の真性半導体膜をアモルファスシリコン膜によって形成することで、バックチャネルの形成を抑制してオフ特性を向上させることができる。
【００６６】
また、前記第１の真性半導体膜と前記第２の真性半導体膜とは、シリコンを主成分とし、バンドギャップがそれぞれ異なってもよい。
【００６７】
この構成によれば、コンダクションバンドの下端のエネルギー準位ＥＣ１を調整することができる。
【００６８】
また、前記第１の真性半導体膜及び前記第２の真性半導体膜は、それぞれアモルファスシリコン膜であってもよい。
【００６９】
この構成によれば、塗布法により形成される絶縁膜に含まれる正の固定電荷によるバックチャネルの形成を抑制してオフ特性を向上させることができる。
【００７０】
また、前記第１の真性半導体膜の結晶化率は、前記第２の真性半導体膜の結晶化率よりも大きくてもよい。
【００７１】
この構成によれば、容易にＥＣＰ＜ＥＣ１とすることができる。
【００７２】
また、前記半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の真性半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記半導体膜と前記第１の真性半導体膜との接合部分でスパイクが発生しないように調整されていてもよい。
【００７３】
この構成によれば、ドレイン電流が急激に増加する現象であるキンク現象の発生を抑制することができるので、ＴＦＴの性能を向上した薄膜半導体装置を実現することができる。
【００７４】
また、本発明の一態様に係る半導体薄膜装置は、２つの薄膜トランジスタ部を有する薄膜半導体装置であって、前記２つの薄膜トランジスタ部のそれぞれは、ゲート電極と、前記ゲート電極上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜を解して前記ゲート電極と対向する領域をチャネル領域とする半導体層と、前記半導体層の上方の一部に接して形成されたコンタクト層と、前記コンタクト層上に形成されたソース電極と、前記コンタクト層上に前記ソース電極と対向して形成されたドレイン電極とを備え、前記２つの薄膜トランジスタ部の一方の前記コンタクト層と前記２つの薄膜トランジスタ部の他方の前記コンタクト層とは、互いに異なる導電型を有する。
【００７５】
この構成によれば、ｐ型のＴＦＴにおいてｐ型のコンタクト層とｎ型のコンタクト層とが積層されていないので、ソース−ドレイン間の電流特性を向上することができる。これにより、ＴＦＴの性能を向上した薄膜半導体装置を提供することができる。
【００７６】
また、不純物を注入する工程なくｐ型とｎ型のＴＦＴを作り分けることができるので、低温ポリシリコン（ＬＴＰＳ）によるＣＭＯＳ構成の製造方法と比較して、従来ＬＴＰＳでは難しかった大判化に対応することができる。また、不純物を注入するためのマスク数を減少することができる。したがって、ＣＭＯＳ構成を製造するためのコストを低減することができる。
【００７７】
以下、本発明に係る薄膜半導体装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
【００７８】
（実施の形態１）
（薄膜半導体装置の構成）
まず、本発明の実施の形態に係る薄膜半導体装置１００の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜半導体装置１００の構成を示す概略図である。同図における（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’線における断面図である。
【００７９】
図１に示すように、本発明の実施の形態に係る薄膜半導体装置１００は、相互に逆極性の２つの薄膜トランジスタ部１００ａ及び１００ｂを有する薄膜半導体装置であって、薄膜トランジスタ部１００ａ及び１００ｂは、基板１１０と、基板１１０の上に形成されたゲート電極１１１ａ及びゲート電極１１１ｂと、基板１１０、ゲート電極１１１ａ及び１１１ｂの上に形成されたゲート絶縁膜１１２の上に形成され、相補型薄膜半導体（ＣＭＯＳ）装置を構成している。
【００８０】
２つの薄膜トランジスタ部の一方である薄膜トランジスタ部１００ａは、ｎ型の導電型を有するトランジスタ部であり、ゲート電極１１１ａの上方に形成され、チャネル領域を有する半導体層と、半導体層の上方の一部に接して形成された第１導電型であるｎ型の導電型を有するコンタクト層１１６ａ及び１１６ｂと、コンタクト層１１６ａ上に形成されたソース電極１２０ａと、コンタクト層１１６ｂ上にソース電極１２０ａと対向して形成されたドレイン電極１２０ｂとを備える。また、半導体層の上方には、チャネル保護層１１５ａが形成されている。さらに、半導体層は、半導体膜１１３ａと、半導体膜１１３ａとチャネル保護層１１５ａとの間に形成された真性半導体層１１４ａとで構成される。ここで、ソース電極１２０ａ、ドレイン電極１２０ｂはそれぞれ本発明における第１のソース電極、第１のドレイン電極に相当する。また、コンタクト層１１６ａ及び１１６ｂは、本発明における第１のコンタクト層に相当する。
【００８１】
２つの薄膜トランジスタ部の他方である薄膜トランジスタ部１００ｂは、ｐ型の導電型を有するトランジスタ部であり、ゲート電極１１１ｂの上方に形成され、チャネル領域を有する半導体層と、半導体層の側面の一部に接して形成された、第１導電型と逆極性の第２導電型であるｐ型の導電型を有するコンタクト層１１７ｂ及び１１７ｃと、コンタクト層１１７ｂ上に形成されたソース電極１２０ｃと、コンタクト層１１７ｃ上にソース電極１２０ｃと対向して形成されたドレイン電極１２０ｄとを備える。また、半導体層の上方には、チャネル保護層１１５ｂが形成されている。さらに、半導体層は、半導体膜１１３ｂと、半導体膜１１３ｂとチャネル保護層１１５ｂとの間に形成された真性半導体層１１４ｂとで構成される。ここで、ソース電極１２０ｃ、ドレイン電極１２０ｄはそれぞれ本発明における第２のソース電極、第２のドレイン電極に相当する。また、コンタクト層１１７ｂ及び１１７ｃは、本発明における第２のコンタクト層に相当する。
【００８２】
以下、本実施の形態に係る薄膜半導体装置１００の各構成要素について詳述する。
【００８３】
基板１１０は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が半導体膜１１３ａ及び１１３ｂに侵入することを防止するために、基板１１０上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１１０への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ〜２０００ｎｍ程度とすることができる。
【００８４】
ゲート電極１１１ａ及び１１１ｂは、基板１１０上に所定形状でパターン形成される。ゲート電極１１１ａ及び１１１ｂは、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等によって構成することができる。ゲート電極１１１ａ及び１１１ｂの膜厚は、例えば２０〜５００ｎｍ程度とすることができる。
【００８５】
ゲート絶縁膜１１２は、ゲート電極１１１ａ及び１１１ｂ上に形成され、本実施の形態では、ゲート電極１１１ａ及び１１１ｂを覆うように基板１１０上の全面に形成される。ゲート絶縁膜１１２は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜１１２の膜厚は、例えば５０ｎｍ〜３００ｎｍとすることができる。
【００８６】
なお、本実施の形態では、ＴＦＴのチャネル領域となる半導体層として半導体膜１１３ａ及び１１３ｂが含まれているので、ゲート絶縁膜１１２としては酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためには半導体膜１１３ａ及び１１３ｂとゲート絶縁膜１１２との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。
【００８７】
半導体膜１１３ａ及び１１３ｂは、ゲート絶縁膜１１２上に位置し、ゲート絶縁膜１１２を介してゲート電極１１１ａ及び１１１ｂと対向する領域をチャネル領域とする半導体層である。具体的には、半導体膜１１３ａ及び１１３ｂは、ゲート絶縁膜１１２上に形成される結晶シリコン薄膜１１３で構成される半導体膜であって、ゲート電極１１１ａ及び１１１ｂの電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。ＴＦＴのチャネル長は、チャネル保護層１１５ａ及び１１５ｂの幅として定義される。
【００８８】
半導体膜１１３ａ及び１１３ｂは、例えば、結晶性の組織構造を有する結晶シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。半導体膜１１３ａ及び１１３ｂは、この場合、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。
【００８９】
また、半導体膜１１３ａ及び１１３ｂは、アモルファスシリコン膜又はアモルファスシリコンを含む膜であってもよい。例えば、アモルファスシリコン（非結晶シリコン）と結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。また、結晶性シリコンの上方にアモルファスシリコンを有する半導体層であってもよい。この場合、優れたオン特性を得るために、少なくとも半導体膜１１３ａ及び１１３ｂの所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。
【００９０】
半導体膜１１３ａ及び１１３ｂの膜厚は、例えば２０ｎｍ〜１００ｎｍ程度とすることができる。なお、半導体膜１１３ａ及び１１３ｂに含まれるシリコン結晶の主面方位は［１００］であることが好ましい。これにより、結晶性に優れた半導体膜１１３ａ及び１１３ｂを形成することができる。
【００９１】
なお、半導体膜１１３ａ及び１１３ｂにおける結晶シリコンの平均結晶粒径は、５ｎｍ〜１０００ｎｍ程度であり、半導体膜１１３ａ及び１１３ｂには、上記のような平均結晶粒径が１００ｎｍ以上の多結晶、あるいは、平均結晶粒径が１０ｎｍ〜１００ｎｍのマイクロクリスタル（μｃ）と呼ばれる微結晶も含まれる。
【００９２】
真性半導体層１１４ａ及び１１４ｂは、半導体膜１１３ａ及び１１３ｂ上に形成された真性半導体層であり、詳細には、意図的に不純物のドーピングが行われていないアモルファスシリコン膜である。
【００９３】
真性半導体層１１４ａ及び１１４ｂは、半導体膜１１３ａ及び１１３ｂの上面と接するようにして半導体膜１１３ａ及び１１３ｂ上に形成されている。真性半導体層１１４ａ及び１１４ｂの膜厚は２０ｎｍ程度とすることができる。なお、真性半導体層１１４ａ及び１１４ｂの膜厚の好適な範囲は、２０ｎｍ〜１４０ｎｍである。
【００９４】
ここで、半導体膜１１３ａ及び１１３ｂ、真性半導体層１１４ａ及び１１４ｂのコンダクションバンド（伝導帯）の下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、半導体膜１１３ａ及び１１３ｂ、真性半導体層１１４ａ及び１１４ｂは、ＥＣＰ＜ＥＣ１の関係を満たすように構成されている。
【００９５】
また、本実施の形態において、真性半導体層１１４ａ及び１１４ｂは、成膜が進んで半導体膜１１３ａ及び１１３ｂの表面付近から遠ざかるに従って結晶化率が異なるように構成されている。この場合、半導体膜１１３ａ及び１１３ｂの表面付近の真性半導体層１１４ａ及び１１４ｂの結晶化率が、半導体膜１１３ａ及び１１３ｂの表面付近から遠ざかった部分の真性半導体層１１４ａ及び１１４ｂの結晶化率よりも大きくなるように構成することが好ましい。結晶化率をこのようにすることで、容易にＥＣＰ＜ＥＣ１とすることができる。
【００９６】
本実施の形態における真性半導体層１１４ａ及び１１４ｂは、結晶粒径が５ｎｍ以上１００ｎｍ以下である結晶シリコン粒を含む。また、真性半導体層１１４ａ及び１１４ｂの厚み方向の結晶化率は半導体膜１１３ａ及び１１３ｂに近づくに従って漸次高くなっており、本実施の形態では、真性半導体層１１４ａ及び１１４ｂの結晶シリコン粒の結晶粒径が半導体膜１１３ａ及び１１３ｂに向かうに従って徐々に大きくなっている。一方、半導体膜１１３ａ及び１１３ｂの表面付近から遠ざかった部分の真性半導体層１１４ａ及び１１４ｂは結晶化されておらず、結晶化率はゼロである。
【００９７】
なお、結晶化率とは、例えば半導体膜がシリコンを主成分とする場合、シリコン半導体膜の組織が結晶化されている度合いを意味する。結晶化率は、例えば、上述のように結晶粒径の大小で表すこともできるし、同一結晶粒径における密度の大小等によっても表すことができる。また、結晶化率は、結晶成分のみによる結晶化率、あるいは、結晶成分と非結晶成分（アモルファス成分）とによる結晶化率として表すことができる。
【００９８】
本実施の形態において、真性半導体層１１４ａ及び１１４ｂは、意図的に不純物のドーピングを行っていない真性アモルファスシリコンによって形成されている。なお、一般的に、アモルファスシリコン膜の組織は、非結晶のアモルファス成分のみによって構成されているが、本実施の形態におけるアモルファスシリコン膜の組織には、微結晶の結晶成分も含まれる。
【００９９】
この構成によると、半導体膜１１３ａの上方の一部にコンタクト層１１６ａ及び１１６ｂが形成され、半導体膜１１３ａは真性半導体層１１４ａ（非結晶質の真性半導体層）を有する構成であるため、この真性半導体層１１４ａはソース−ドレイン電極間の電流経路（電子パス）に配置されることになる。つまり、ｎ型のＴＦＴである薄膜トランジスタ部１００ａにおいて、真性半導体層１１４ａを通る電流経路を形成することができる。非結晶質の真性半導体層である真性半導体層１１４ａは抵抗値が高いため、真性半導体層１１４ａにおける電圧降下量は大きくなり、チャネルにかかる電圧は低くなる。したがって、この構成によれば、オフ電流の低減を図ることが難しいｎ型のＴＦＴであっても、オフ電流を抑制することができる。
【０１００】
さらに、ｐ型半導体ではオフ電流の低減を図りやすいため、ｐ型のＴＦＴである薄膜トランジスタ部１００ｂにおいては、半導体膜１１３ｂの側面でコンタクト層１１７ｂ及び１１７ｃを形成することにより、非結晶質の真性半導体層である真性半導体層１１４ｂを通らない電流経路（キャリアパス）を形成することができる。これにより、ｐ型のＴＦＴにおいてオン電流を高くすることができる。
【０１０１】
このようにｐ型のＴＦＴとｎ型のＴＦＴにおいて上記したように構造を作り分けることにより、ｎ型のＴＦＴである薄膜トランジスタ部１００ａではオフ電流を低減しつつ、ｐ型のＴＦＴである薄膜トランジスタ部１００ｂではオン電流を高く保つことができる。
【０１０２】
チャネル保護層１１５ａ及び１１５ｂは、チャネル領域を含む半導体層（半導体膜１１３ａ及び１１３ｂ、真性半導体層１１４ａ及び１１４ｂ）を保護するチャネル保護層である。すなわち、チャネル保護層１１５ａ及び１１５ｂは、チャネルエッチングストッパ（ＣＥＳ）層として機能し、一対のコンタクト層１１６ａ及び１１６ｂ、一対のコンタクト層１１７ｂ及び１１７ｃを形成するときのエッチング処理時において、チャネル領域における半導体膜１１３ａ及び１１３ｂ、真性半導体層１１４ａ及び１１４ｂがエッチングされることを防止する機能を有する。
【０１０３】
チャネル保護層１１５ａ及び１１５ｂは、チャネル領域の上方であって、半導体層の上に形成される。本実施の形態において、チャネル保護層１１５ａ及び１１５ｂは、真性半導体層１１４ａ及び１１４ｂの直上であってチャネル領域に対応する領域に形成される。
【０１０４】
詳細には、薄膜トランジスタ部１００ａでは、チャネル保護層１１５ａのチャネル方向の長さは、半導体層のチャネル方向の長さより短く形成される。また、薄膜トランジスタ部１００ｂでは、チャネル保護層１１５ｂのチャネル方向の長さは、半導体層のチャネル方向の長さと同じ長さに形成される。
【０１０５】
ここで、「チャネル保護層のチャネル方向の長さ」とは、真性半導体層１１４ａ及び１１４ｂ面上におけるチャネル保護層１１５ａ及び１１５ｂのチャネル方向の長さをいう。また、「チャネル保護層のチャネル方向の長さは、半導体層のチャネル方向の長さと同じ」とは、チャネル保護層１１５ａ及び１１５ｂをエッチングするときのエッチングによるばらつきを考慮し、ほぼ同じ長さである場合を含む。
【０１０６】
また、チャネル保護層１１５ａ及び１１５ｂは、シリコン、酸素及びカーボンを含む材料を主として含有し、塗布法により形成される。本実施の形態において、チャネル保護層１１５ａ及び１１５ｂは、感光性塗布型の材料をパターニング及び固化することによって形成する。チャネル保護層１１５ａ及び１１５ｂを構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。また、チャネル保護層は無機材料を主成分とするものであってもよい。例えば、ボロンとリンが入っているＳｉＯ２膜であるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）等に代表されるＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）材料をチャネル保護層として使用しても良い。
【０１０７】
チャネル保護層１１５ａ及び１１５ｂの主成分である有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
【０１０８】
チャネル保護層１１５ａ及び１１５ｂを形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成する。なお、チャネル保護層１１５ａ及び１１５ｂの形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
【０１０９】
チャネル保護層１１５ａ及び１１５ｂの膜厚は、例えば３００ｎｍ〜１０００ｎｍとする。チャネル保護層１１５ａ及び１１５ｂの膜厚の下限は、エッチングによるマージン及びチャネル保護層１１５ａ及び１１５ｂ中の固定電荷の影響を抑制すること等を考慮して決定される。また、チャネル保護層１１５ａ及び１１５ｂの膜厚の上限は、一対のコンタクト層１１６ａ及び１１６ｂ、一対のコンタクト層１１７ｂ及び１１７ｃやソース電極１２０ａ及び１２０ｃ、ドレイン電極１２０ｂ及び１２０ｄとの段差の増大に伴うプロセス信頼性の低下を抑制することを考慮して決定される。
【０１１０】
薄膜トランジスタ部１００ａにおいて、一対のコンタクト層１１６ａ及び１１６ｂは、不純物を高濃度に含む非晶質半導体膜からなり、チャネル保護層１１５ａ上に形成される。つまり、一対のコンタクト層１１６ａ及び１１６ｂは、半導体膜１１３ａのチャネル領域の上方にチャネル保護層１１５ａを介して形成される。また、一対のコンタクト層１１６ａ及び１１６ｂは、所定の間隔をあけて対向配置される。なお、コンタクト層が形成される「チャネル保護層上」とは、チャネル保護層の上面、側面のうち少なくとも一部を意味する。
【０１１１】
すなわち、本実施の形態において、一対のコンタクト層１１６ａ及び１１６ｂのうちの一方（例えば、コンタクト層１１６ａ）は、チャネル保護層１１５ａの一方の端部及び真性半導体層１１４ａに跨るようにして形成されており、チャネル保護層１１５ａの一方の端部における上部と側面、及び、チャネル保護層１１５ａの一方の側面側領域における真性半導体層１１４ａの上面を覆うように形成される。
【０１１２】
また、一対のコンタクト層１１６ａ及び１１６ｂのうちの他方（例えば、コンタクト層１１６ｂ）は、チャネル保護層１１５ａの他方の端部及び真性半導体層１１４ａに跨るようにして形成されており、チャネル保護層１１５ａの他方の端部における上部と側面、及び、チャネル保護層１１５ａの他方の側面側領域における真性半導体層１１４ａの上面を覆うように形成される。
【０１１３】
つまり、一対のコンタクト層１１６ａ及び１１６ｂは、チャネル保護層１１５ａの一部を覆い、半導体層を構成する真性半導体層１１４ａの上方の一部に接して形成される。このような構成とすることにより、コンタクト層１１６ａ及び１１６ｂは、ドレイン電流が大きいときに電界緩和層の役割を果たすため、ソース−ドレイン間のオフ電流を低減し薄膜半導体装置１００の信頼性の向上を図ることができる。特に、ＣＥＳとして機能するチャネル保護層１１５ａの上面にコンタクト層１１６ａ及び１１６ｂが形成されている場合に、よりこの効果を発揮できる。なお、コンタクト層１１６ａ及び１１６ｂが半導体層を構成する真性半導体層１１４ａ及び半導体膜１１３ａの側面の一部に接しているコンタクト部分は、主に電流の引き込み口として有効である。
【０１１４】
なお、この効果は、ｐ型半導体、ｎ型半導体のいずれにおいても成り立つ効果であるが、特にｎ型において有効である。
【０１１５】
一対のコンタクト層１１６ａ及び１１６ｂは、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができ、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。また、コンタクト層１１６ａ及び１１６ｂの膜厚は、例えば５ｎｍ〜１００ｎｍとすることができる。
【０１１６】
なお、一対のコンタクト層１１６ａ及び１１６ｂは、下層の低濃度の電界緩和層（ｎ−層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
【０１１７】
また、薄膜トランジスタ部１００ｂにおいて、一対のコンタクト層１１７ｂ及び１１７ｃは、不純物を高濃度に含む非晶質半導体膜からなり、チャネル保護層１１５ｂ上に形成される。つまり、一対のコンタクト層１１７ｂ及び１１７ｃは、半導体膜１１３ｂのチャネル領域の上方にチャネル保護層１１５ｂを介して形成される。また、一対のコンタクト層１１７ｂ及び１１７ｃは、所定の間隔をあけて対向配置される。
【０１１８】
本実施の形態において、一対のコンタクト層１１７ｂ及び１１７ｃのうちの一方（例えば、コンタクト層１１７ｂ）は、チャネル保護層１１５ｂの一方の端部、真性半導体層１１４ｂ及び半導体膜１１３ｂに跨るようにして形成されており、チャネル保護層１１５ｂの一方の端部における上部と側面、チャネル保護層１１５ｂの一方の側面側領域における真性半導体層１１４ｂの側面及び半導体膜１１３ｂの側面を覆うように形成される。
【０１１９】
また、一対のコンタクト層１１７ｂ及び１１７ｃのうちの他方（例えば、コンタクト層１１７ｃ）は、チャネル保護層１１５ａの他方の端部、真性半導体層１１４ｂ及び半導体膜１１３ｂに跨るようにして形成されており、チャネル保護層１１５ｂの他方の端部における上部と側面、及び、チャネル保護層１１５ｂの他方の側面側領域における真性半導体層１１４ｂの側面及び半導体膜１１３ｂの側面を覆うように形成される。
【０１２０】
つまり、一対のコンタクト層１１７ｂ及び１１７ｃは、チャネル保護層１１５ｂの一部を覆い、半導体層を構成する真性半導体層１１４ｂ及び半導体膜１１３ｂの側面の一部に接して形成される。このような構成とすることにより、コンタクト層１１７ｂ及び１１７ｃは、ドレイン電流が大きいときに電界緩和層の役割を果たすため、ソース−ドレイン間のオフ電流を低減し薄膜半導体装置１００の信頼性の向上を図ることができる。特に、ＣＥＳとして機能するチャネル保護層１１５ｂの上面にコンタクト層１１７ｂ及び１１７ｃが形成されている場合に、よりこの効果を発揮できる。なお、コンタクト層１１７ｂ及び１１７ｃが半導体層を構成する真性半導体層１１４ｂ及び半導体膜１１３ｂの側面の一部に接しているコンタクト部分は、主に電流の引き込み口として有効である。
【０１２１】
なお、この効果は、ｐ型半導体、ｎ型半導体のいずれにおいても成り立つ効果であるが、特にｎ型において有効である。
【０１２２】
一対のコンタクト層１１７ｂ及び１１７ｃは、例えば、アモルファスシリコンに不純物としてボロン（Ｂ）をドーピングしたｐ型半導体膜によって構成することができ、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｐ＋層である。また、コンタクト層１１７ｂ及び１１７ｃの膜厚は、例えば５ｎｍ〜１００ｎｍとすることができる。
【０１２３】
なお、一対のコンタクト層１１７ｂ及び１１７ｃは、下層の低濃度の電界緩和層（ｐ−層）と上層の高濃度のコンタクト層（ｐ＋層）との２層から構成されてもよい。低濃度の電界緩和層には１×１０１７［ａｔｍ／ｃｍ３］程度のボロンがドーピングされている。上記２層はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
【０１２４】
なお、上記したようにコンタクト層とチャネル保護層を別層で形成できることを利用して、第１のコンタクト層１１６ａ及び１１６ｂ、第２のコンタクト層１１７ｂ及び１１７ｃの平均結晶粒径をチャネル保護層１１５ａ及び１１５ｂの平均結晶粒径よりも小さくすることができる。これにより、薄膜半導体装置１００のオフ電流を低減することができる。
【０１２５】
薄膜トランジスタ部１００ａにおける一対のソース電極１２０ａ及びドレイン電極１２０ｂのそれぞれは、半導体膜１１３ａのチャネル領域の上方において、チャネル保護層１１５ａの両端部上及びチャネル保護層１１５ａの両側における一対のコンタクト層１１６ａ及び１１６ｂ上にそれぞれ形成される。また、一対のソース電極１２０ａ及びドレイン電極１２０ｂは、所定の間隔をあけて対向配置される。
【０１２６】
ソース電極１２０ａは、一方のコンタクト層１１６ａを介して、チャネル保護層１１５ａの一方の端部（一端部）及び真性半導体層１１４ａに跨るようにして形成されている。また、ドレイン電極１２０ｂは、他方のコンタクト層１１６ｂを介して、チャネル保護層１１５ａの他方の端部（他端部）及び真性半導体層１１４ａに跨るようにして形成されている。
【０１２７】
また、薄膜トランジスタ部１００ｂにおける一対のソース電極１２０ｃ及びドレイン電極１２０ｄのそれぞれは、半導体膜１１３ｂのチャネル領域の上方において、チャネル保護層１１５ｂの両端部上及びチャネル保護層１１５ｂの両側における一対のコンタクト層１１７ｂ及び１１７ｃ上にそれぞれ形成される。また、一対のソース電極１２０ｃ及びドレイン電極１２０ｄは、所定の間隔をあけて対向配置される。
【０１２８】
ソース電極１２０ｃは、一方のコンタクト層１１７ｂを介して、チャネル保護層１１５ｂの一方の端部（一端部）、真性半導体層１１４ｂ、半導体膜１１３ｂ及びゲート絶縁膜１１２に跨るようにして形成されている。また、ドレイン電極１２０ｄは、他方のコンタクト層１１７ｃを介して、チャネル保護層１１５ｂの他方の端部（他端部）、真性半導体層１１４ｂ、半導体膜１１３ｂ及びゲート絶縁膜１１２に跨るようにして形成されている。また、ドレイン電極１２０ｂとソース電極１２０ｃは一体に形成されている。なお、ドレイン電極１２０ｂとソース電極１２０ｃとは、一体に形成されていなくても、電気的に接続された構成であればよい。
【０１２９】
本実施の形態において、ソース電極１２０ａ及び１２０ｃ、ドレイン電極１２０ｂ及び１２０ｄは、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態では、ソース電極１２０ａ及び１２０ｃ、ドレイン電極１２０ｂ及び１２０ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極１２０ａ及び１２０ｃ、ドレイン電極１２０ｂ及び１２０ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。
【０１３０】
（薄膜半導体装置の製造方法）
次に、本発明の実施の形態に係る薄膜半導体装置１００の製造方法について、図２〜図１０を用いて説明する。図２〜図１０は、本発明の実施の形態に係る薄膜半導体装置の製造方法の一工程を示す概略図である。各図における（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’線における断面図である。
【０１３１】
まず、図２に示すように、基板１１０としてガラス基板を準備する（第１工程）。なお、ゲート電極１１１ａ及び１１１ｂを形成する前に、プラズマＣＶＤ等によって基板１１０上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
【０１３２】
次に、基板１１０上に所定形状のゲート電極１１１ａ及び１１１ｂを形成する。例えば、基板１１０上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極１１１ａ及び１１１ｂを形成する（第２工程）。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行う。
【０１３３】
次に、ゲート電極１１１ａ及び１１１ｂが形成された基板１１０を覆ってゲート絶縁膜１１２を形成する（第３工程）。例えば、ゲート電極１１１ａ及び１１１ｂを覆うようにして酸化シリコンからなるゲート絶縁膜１１２をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜する。
【０１３４】
次に、ゲート絶縁膜１１２上に、チャネル領域を有する半導体層を構成する結晶シリコン薄膜１１３を形成する（第４工程）。例えば、アモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることにより結晶シリコン薄膜１１３を形成する。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜する。
【０１３５】
なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長３７０〜９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０〜９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ）によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による直接成長などの方法によって結晶シリコン薄膜１１３を成膜してもよい。なお、レーザアニールにより形成する場合には局所的に１０００℃程度、結晶シリコン薄膜１１３をＣＶＤ法で形成する場合には基板全体に３５０℃程度の熱が加えられる。
【０１３６】
その後、結晶シリコン薄膜１１３に対して水素プラズマ処理を行うことにより、結晶シリコン薄膜１１３のシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜１１３に照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜１１３の結晶欠陥密度が低減して結晶性が向上する。
【０１３７】
次に、図３に示すように、結晶シリコン薄膜１１３のチャネル領域上に、本発明の真性半導体層である真性半導体層１１４ａ及び１１４ｂを構成するアモルファスシリコン膜１１４を形成する（第１０工程）。また、この工程では、結晶シリコン薄膜１１３、アモルファスシリコン膜１１４のコンダクションバンドの下端のエネルギー準位がＥＣＰ＜ＥＣ１の関係を満たすように、アモルファスシリコン膜１１４を形成する。
【０１３８】
本実施の形態において、結晶シリコン薄膜１１３とアモルファスシリコン膜１１４とは同一の真空装置内で連続して成膜している。すなわち、結晶シリコン薄膜１１３とアモルファスシリコン膜１１４とは、真空を破らずに成膜される。例えば、結晶シリコン薄膜１１３を形成した後に、プラズマＣＶＤ等を用いて、所定の成膜条件によって結晶シリコン薄膜１１３上にアモルファスシリコン膜を成膜することで、結晶シリコン薄膜１１３とアモルファスシリコン膜１１４とを連続成膜することができる。成膜条件としては、例えば、結晶シリコン薄膜１１３を形成するときのアモルファスシリコン膜の成膜条件よりもＲＦパワー密度を大きくしたり成膜レートを遅くしたりした条件とすることができる。
【０１３９】
具体的には、平行平板型ＲＦプラズマＣＶＤ装置を用いて、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入し、シランガスの流量を５〜１５ｓｃｃｍとし、水素ガスの流量を４０〜７５ｓｃｃｍとし、圧力を１〜３Ｔｏｒｒとし、ＲＦ電力を０．１〜０．４ｋｗ／ｃｍ−２とし、電極基板間距離を２００〜６００ｍｍとして、アモルファスシリコン膜１１４を成膜することができる。本実施の形態では、シランガスの流量を１０ｓｃｃｍとし、水素ガスの流量を６０ｓｃｃｍとし、圧力を１．５Ｔｏｒｒとし、ＲＦ電力を０．２５ｋｗ／ｃｍ−２とし、電極基板間距離を３００ｍｍとして成膜する。
【０１４０】
このような成膜条件によって、アモルファスシリコン膜１１４を結晶シリコン薄膜１１３と接するように成膜することで、結晶シリコン薄膜１１３の表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜１１３の結晶性を引き継ぐことになって自然と結晶化される。また、アモルファスシリコン膜１１４は、成膜が進んで結晶シリコン薄膜１１３から遠ざかるに従って膜中の結晶化率が小さくなり、結晶化率がゼロとなった後は、結晶化率がゼロであるアモルファス成分のみを有する構成となる。つまり、結晶シリコン薄膜１１３の表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜１１３が下地層となって結晶化が進むため、アモルファスシリコン膜１１４の表面付近に比べて結晶化率が大きくなるように形成される。
【０１４１】
あるいは、アモルファスシリコン膜の成膜中に積極的に成膜条件を切り替えることによっても、結晶シリコン薄膜１１３の表面付近から遠ざかるにつれて結晶化率の異なるアモルファスシリコン膜１１４を成膜することもできる。例えば、シランガス（ＳｉＨ４）及び水素ガス（Ｈ２）の原料ガスの濃度比や流量を変更したり、真空装置内の圧力を変更したりすることで、結晶シリコン薄膜１１３の表面付近から遠ざかるにつれて結晶化率の異なるアモルファスシリコン膜１１４を成膜することができる。
【０１４２】
これにより、ＥＣＰ＜ＥＣ１の関係を満たすアモルファスシリコン膜１１４を形成することができる。なお、アモルファスシリコン膜１１４は、上記したように１層でなくても、複数のアモルファスシリコン膜を積層した積層膜であってもよい。例えば、結晶化率の異なる２層（第１の真性半導体膜と第２の真性半導体膜）のアモルファスシリコンからなる単一膜として考えることもできる。また、プレカーサーとなるアモルファスシリコン膜を形成した後、一度大気に出してレーザ処理をした後、再び真空装置内でＣＶＤによりアモルファスシリコン膜を成膜してもよい。
【０１４３】
次に、アモルファスシリコン膜１１４上に、所定形状のチャネル保護層１１５ａ及び１１５ｂを形成する（第５工程）。まず、所定の塗布方式によってチャネル保護層１１５ａ及び１１５ｂを形成するための所定の有機材料をアモルファスシリコン膜１１４上に塗布し、スピンコートやスリットコートを行うことによってアモルファスシリコン膜１１４上の全面にチャネル保護層形成用膜１１５を成膜する。材料の膜厚は、材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。なお、チャネル保護層形成用膜１１５の材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の材料を用いることができる。その後、チャネル保護層形成用膜１１５に対して約１１０℃の温度で約６０秒間のプリベークを行ってチャネル保護層形成用膜１１５を仮焼成する。これにより、チャネル保護層形成用膜１１５に含まれる溶剤が気化する。
【０１４４】
その後、図４に示すように、ゲート電極１１１ａ及び１１１ｂをマスクとして裏面露光を行い、現像を行うことによってチャネル保護層形成用膜１１５をパターニングし、所定形状のチャネル保護層１１５ａ及び１１５ｂを形成する。その後、パターン形成されたチャネル保護層１１５ａ及び１１５ｂに対して２８０℃〜３００℃の温度で約１時間のポストベークを行ってチャネル保護層１１５ａ及び１１５ｂを本焼成して固化する。これにより、チャネル保護層１１５ａ及び１１５ｂ中の成分の一部が気化及び分解して膜質が改善されたチャネル保護層１１５ａ及び１１５ｂを形成することができる。
【０１４５】
次に、図１に示した薄膜トランジスタ部１００ａを構成するコンタクト層１１６ａ及び１１６ｂとなるコンタクト層用膜１１６を形成する（第６工程）。図５に示すように、チャネル保護層１１５ａ及び１１５ｂを覆うようにして、コンタクト層用膜１１６を形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜１１６を成膜する。
【０１４６】
なお、コンタクト層用膜１１６は下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層は、例えばＣＶＤ装置において連続的に形成することが可能である。
【０１４７】
次に、図６に示すように、結晶シリコン薄膜１１３及びアモルファスシリコン膜１１４がチャネル保護層１１５ａおよびコンタクト層用膜１１６の直下と、チャネル保護層１１５ｂの直下とに残るように、結晶シリコン薄膜１１３及びアモルファスシリコン膜１１４をドライエッチングにより掘り込む（第７工程）。これにより、薄膜トランジスタ部１００ａを構成する半導体膜１１３ａ及び真性半導体層１１４ａと、薄膜トランジスタ部１００ｂを構成する半導体膜１１３ｂ及び真性半導体層１１４ｂとが分離して形成される。
【０１４８】
なお、図５はコンタクト層用膜１１６をエッチングした後の形状を示しているが、図５に示す第６工程と図６に示す第７工程は、真空の状態のままで連続して実施してもよい。
【０１４９】
ここで、結晶シリコン薄膜１１３及びアモルファスシリコン膜１１４を掘り込む深さ、又は、エッチングの終了タイミングは、ＥＰＭ（Ｅｎｄ  Ｐｏｉｎｔ  Ｍｏｎｉｔｏｒ）を利用することにより検知する。詳細には、当該エッチング時に現れる結晶シリコン薄膜１１３とゲート絶縁膜１１２との界面の状況をモニタする。つまり、酸化膜であるゲート絶縁膜１１２を、エッチング工程で検知する。
【０１５０】
ドライエッチングを行うためのエッチング装置では、真空槽内にハロゲン元素を含むエッチングガスが供給され、対向電極間に交流電圧が印加されることにより、真空槽内にプラズマ放電が発生する。この真空槽内に薄膜半導体装置１００の仕掛品を配置することにより、感光性レジストで覆われていない部分の結晶シリコン薄膜１１３及びアモルファスシリコン膜１１４が、活性化されたハロゲン元素（ラジカル）によりエッチングされる。ここで、活性化されたハロゲン元素は、非晶質シリコンに対するエッチングレートが高く、シリコン酸化膜に対するエッチングレートが低いという特性を有する。従って、真空槽内の真空度が一定に保たれている場合、非晶質シリコンがエッチングされている期間には、上記ラジカルは非晶質シリコンと重合物を形成する頻度が高いため、真空槽内でのラジカルとしての存在量は低くなる。よって、上記ラジカルの真空槽内での存在量をモニタすることにより、非晶質シリコンで構成されたアモルファスシリコン膜１１４および結晶シリコン薄膜１１３からシリコン酸化膜で構成されたゲート絶縁膜１１２へのエッチング状態の遷移を把握することが可能となる。
【０１５１】
本発明の薄膜半導体装置１００の製造方法では、上記ラジカルの真空槽内での存在量を、エッチングガス中のラジカルの発光スペクトルから抽出される特定波長の発光強度として検出している。具体的には、波長フィルタを介すことにより、特定波長の発光をホトディテクタにより検出させている。ホトディテクタは、例えば、ＣＣＤセンサであり、上述したラジカルの発光強度を電圧信号として演算器に出力する。
【０１５２】
このように、ＥＰＭを利用することにより、当該エッチング時に現れる結晶シリコン薄膜１１３とゲート絶縁膜１１２との界面の状況をモニタすることができるので、ゲート絶縁膜１１２の残存量を検知することができる。これにより、結晶シリコン薄膜１１３及びアモルファスシリコン膜１１４を掘り込む深さ、又は、エッチングの終了タイミングを検知して、結晶シリコン薄膜１１３及びアモルファスシリコン膜１１４を所望の深さ（例えば、ゲート絶縁膜１１２と結晶シリコン薄膜１１３との境界の深さ）まで掘り込むことができる。
【０１５３】
なお、ＥＰＭを使用せず、アモルファスシリコン膜とシリコン酸化膜の選択比が高い、つまり、アモルファスシリコン膜に対するエッチングレートが高くシリコン酸化膜に対するエッチングレートが低いＣｌ系のガスにより、結晶シリコン薄膜１１３及びアモルファスシリコン膜１１４をエッチングしてもよい。この場合、エッチング時間を管理することによって、本発明の構成を実現することができる。Ｃｌ系のガスはエッチングでの選択比が大きいため、本発明に適している。
【０１５４】
次に、図１に示した薄膜トランジスタ部１００ｂのコンタクト層１１７ｂ及び１１７ｃを構成するためのコンタクト層用膜１１７を形成する（第８工程）。図７に示すように、半導体膜１１３ａ及び１１３ｂ、真性半導体層１１４ａ及び１１４ｂ、チャネル保護層１１５ｂ及びコンタクト層用膜１１６を覆うようにして、ゲート絶縁膜１１２上にコンタクト層用膜１１７を形成する。例えば、プラズマＣＶＤによって、ボロン等の３価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜１１７を成膜する。
【０１５５】
なお、コンタクト層用膜１１７は下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のボロンをドーピングすることによって形成することができる。上記２層は、例えばＣＶＤ装置において連続的に形成することが可能である。
【０１５６】
次に、図８に示すように、コンタクト層用膜１１７を所定の形状にエッチングしたコンタクト層１１７ａを形成する。また、薄膜トランジスタ部１００ａ上のコンタクト層用膜１１７を除去し、薄膜トランジスタ部１００ａと１００ｂとが分離するようにゲート絶縁膜１１２上のコンタクト層用膜１１７をドライエッチングにより掘り込む。この場合も、上記したＥＰＭを用いることにより、コンタクト層用膜１１７の掘り込み量、又は、エッチングの終了タイミングを検知して、コンタクト層用膜１１７を所望の深さまで掘り込むことができる。
【０１５７】
詳細には、当該エッチング時に現れるコンタクト層用膜１１７とゲート絶縁膜１１２との界面の状況をモニタする。つまり、酸化膜であるゲート絶縁膜１１２を、エッチング工程で検知する。
【０１５８】
ドライエッチングを行うためのエッチング装置では、真空槽内にハロゲン元素を含むエッチングガスが供給され、対向電極間に交流電圧が印加されることにより、真空槽内にプラズマ放電が発生する。この真空槽内に薄膜半導体装置１００の仕掛品を配置することにより、感光性レジストで覆われていない部分のコンタクト層用膜１１７が、活性化されたハロゲン元素（ラジカル）によりエッチングされる。ここで、活性化されたハロゲン元素は、非晶質シリコンに対するエッチングレートが高く、シリコン酸化膜に対するエッチングレートが低いという特性を有する。従って、真空槽内の真空度が一定に保たれている場合、非晶質シリコンがエッチングされている期間には、上記ラジカルは非晶質シリコンと重合物を形成する頻度が高いため、真空槽内でのラジカルとしての存在量は低くなる。よって、上記ラジカルの真空槽内での存在量をモニタすることにより、非晶質シリコンで構成されたコンタクト層用膜１１７からシリコン酸化膜で構成されたゲート絶縁膜１１２へのエッチング状態の遷移を把握することが可能となる。
【０１５９】
本発明の薄膜半導体装置１００の製造方法では、上記ラジカルの真空槽内での存在量を、エッチングガス中のラジカルの発光スペクトルから抽出される特定波長の発光強度として検出している。具体的には、波長フィルタを介すことにより、特定波長の発光をホトディテクタにより検出させている。ホトディテクタは、例えば、ＣＣＤセンサであり、上述したラジカルの発光強度を電圧信号として演算器に出力する。
【０１６０】
このように、ＥＰＭを利用することにより、当該エッチング時に現れるコンタクト層用膜１１７とゲート絶縁膜１１２との界面の状況をモニタすることができるので、ゲート絶縁膜１１２の残存量を検知することができる。これにより、コンタクト層用膜１１７を掘り込む深さ、又は、エッチングの終了タイミングを検知して、コンタクト層用膜１１７を所望の深さ（例えば、ゲート絶縁膜１１２とコンタクト層用膜１１７との境界の深さ）まで掘り込み、コンタクト層１１７ａを形成することができる。
【０１６１】
また、コンタクト層用膜１１７のエッチングマージンを確保するために、コンタクト層用膜１１６を十分厚く形成しておいてもよい。例えば、コンタクト層用膜１１６を８０ｎｍ程度の厚さに形成してもよい。なお、ＴＦＴの性能は、コンタクト層用膜１１６を８０ｎｍ程度厚くしても劣化しない。
【０１６２】
次に、図９に示すように、コンタクト層用膜１１６上に、ソース電極１２０ａ及びドレイン電極１２０ｂをパターン形成する。また、コンタクト層１１７ａ上に、ソース電極１２０ｃ及びドレイン電極１２０ｄをパターン形成する（第９工程）。この場合、まず、ソース電極１２０ａ及び１２０ｃ、ドレイン電極１２０ｂ及び１２０ｄとなる材料で構成されたソースドレイン金属膜を、例えばスパッタによって成膜する。
【０１６３】
その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、コンタクト層用膜１１６、コンタクト層１１７ａがエッチングストッパとして機能する。
【０１６４】
その後、レジストを除去することにより、図９に示すような所定形状のソース電極１２０ａ及び１２０ｃ、ドレイン電極１２０ｂ及び１２０ｄを形成することができる。
【０１６５】
次に、ソース電極１２０ａ及び１２０ｃ、ドレイン電極１２０ｂ及び１２０ｄをマスクとしてドライエッチングを施すことにより、コンタクト層用膜１１６及びコンタクト層１１７ａをパターニングする。これにより、図１０に示すように、所定形状の一対のコンタクト層１１６ａ及び１１６ｂ、一対のコンタクト層１１７ｂ及び１１７ｃと、真性半導体層１１４ａ及び１１４ｂ、半導体膜１１３ａ及び１１３ｂの複数の半導体膜からなる薄膜トランジスタ部１００ａ及び１００ｂを形成することができる。なお、ドライエッチングには、上記したようにＣｌ系のガスを用いてもよい。Ｃｌ系のガスはエッチングでの選択比が大きいため、本発明に適している。
【０１６６】
このようにして、本発明の実施の形態に係る薄膜半導体装置１００を製造することができる。以上の工程により、薄膜トランジスタ部１００ａは、ｎ型の導電型を有する半導体トランジスタであり、ソース電極１２０ａ及びドレイン電極１２０ｂが、半導体層を構成する真性半導体層１１４ａの上面で接する構成となる。また、薄膜トランジスタ部１００ｂは、ｐ型の導電型を有する半導体トランジスタであり、ソース電極１２０ｃ及びドレイン電極１２０ｄが、半導体層を構成する半導体膜１１３ｂ及び真性半導体層１１４ｂの側面で接する構成となる。
【０１６７】
なお、この構成によれば、低コストプロセスでＣＭＯＳの構成を実現できる。
【０１６８】
図１１は、薄膜半導体装置１００の動作を示す図である。同図は、薄膜半導体装置１００のドレイン−ソース間に、電圧Ｖｄｓ＝−４．１Ｖ、−０．１Ｖ、０．１Ｖ、４．１Ｖを印加したときのドレイン電流を示している。図１１に示すように、Ｖｄｓが閾値を超えるとドレイン電流が増加又は減少していることから、ＣＭＯＳトランジスタとして有効に機能していることが分かる。
【０１６９】
このように、本実施の形態に係る薄膜半導体装置１００は、ＣＭＯＳトランジスタとして有効に機能することが確認できた。
【０１７０】
以上、本実施の形態に係る薄膜半導体装置１００によれば、ｐ型のＴＦＴにおいてｐ型のコンタクト層とｎ型のコンタクト層とが積層されていないので、ソース−ドレイン間の電流特性を向上することができる。また、薄膜トランジスタ部１００ｂにおいて、チャネル保護層１１５ｂの上面、側面及び半導体層１１３ｂの側面の一部にコンタクト層を形成することにより、ドレイン電流が大きいときにコンタクト層１１７ｂ及び１１７ｃが電界緩和層の役割を果たすため、ソース−ドレイン間のオフ電流を低減し薄膜半導体装置１００の信頼性の向上を図ることができる。また、半導体層１１３ｂとコンタクト層１１７ｂ及び１１７ｃとを直接接触できるため、半導体層１１３ｂとコンタクト層１１７ｂ及び１１７ｃとが直接接触するコンタクト部分は主に電流の引き込み口として有効である。したがって、ＴＦＴの性能を向上した薄膜半導体装置１００を提供することができる。
【０１７１】
また、半導体膜１１３ｂとチャネル保護層１１５ｂとの間に、バックチャネル層として、真性半導体層１１４ｂを設けることにより、真性半導体層１１４ｂの局在準位密度（トラップ密度）における負キャリアの電荷密度によってチャネル保護層１１５ｂの正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。また、ドレイン電流が急激に増加する現象であるキンク現象の発生を抑制することができる。
【０１７２】
ここで、半導体膜１１３ｂとチャネル保護層１１５ｂとの間に、バックチャネル層として真性半導体層１１４ｂを設けた構成では、特にｐ型のトランジスタにおいて、半導体膜１１３ｂと真性半導体層１１４ｂとのバンドギャップの違いが大きいときに、半導体膜１１３ｂとコンタクト層１１７ｂ及び１１７ｃとの間に電流が流れにくいという問題が生じ得る。
【０１７３】
しかし、上記した薄膜半導体装置１００の薄膜トランジスタ部１００ｂのように、半導体膜１１３ｂの側面の一部にコンタクト層１１７ｂ及び１１７ｃを形成することにより、半導体膜１１３ｂとコンタクト層１１７ｂ及び１１７ｃとを直接接触できるため、この問題を解消することができる。
【０１７４】
また、ｎ型のＴＦＴとｐ型のＴＦＴそれぞれの特性に合わせた最適の構造を有するＣＭＯＳトランジスタを形成することができる。
【０１７５】
また、製造工程において、コンタクト部分に逆極性膜が一度も曝されることがないので、ｎ型半導体及びｐ型半導体を構成するドーパントが逆極性膜に相互に移動することがなく、性能の高いＴＦＴを形成することができる。
【０１７６】
また、低温ポリシリコン（ＬＴＰＳ）によるＣＭＯＳ構成の製造方法と比較して、不純物を注入する工程なくｐ型とｎ型のＴＦＴを作り分けることができるので、従来ＬＴＰＳでは難しかった大判化に対応することができる。また、不純物を注入するためのマスク数を減少することができる。したがって、ＣＭＯＳ構成を製造するためのコストを低減することができる。
【０１７７】
なお、本実施の形態に係る製造方法において、結晶シリコン薄膜１１３とアモルファスシリコン膜１１４とは、同一の真空装置内で連続成膜することによって形成したが、結晶シリコン薄膜１１３とアモルファスシリコン膜１１４とを別々の工程において異なる成膜条件によって、別々に成膜しても構わない。これにより、結晶シリコン薄膜１１３及びアモルファスシリコン膜１１４の素子間のばらつきを抑制することができ、大型パネルに適した薄膜半導体装置を実現することができる。
【０１７８】
また、本実施の形態に係る製造方法において、結晶シリコン薄膜１１３、アモルファスシリコン膜１１４は、同一工程で同時にエッチングすることによってパターン形成したが、結晶シリコン薄膜１１３のパターニングと、アモルファスシリコン膜１１４のパターニングとを別々の工程で行っても構わない。この場合、アモルファスシリコン膜１１４は、結晶シリコン薄膜１１３と同じ形状であってもよいし異なる形状であっても構わないアモルファスシリコン膜１１４は、少なくともチャネル領域上に形成されていればよい。
【０１７９】
（実施の形態１の変形例）
次に、本発明の一態様に係る実施の形態１の変形例について説明する。本変形例に係る薄膜半導体装置が、実施の形態１に係る薄膜半導体装置と異なる点は、薄膜半導体装置が半導体層の上に真性半導体層を備えていない点である。例えば、薄膜半導体装置のチャネル保護層が無機材料により形成されている場合には、バックチャネルの影響が少ないため、アモルファスシリコン膜の形成を省略することができる。
【０１８０】
図１２は、本変形例に係る薄膜半導体装置１５０の構成を示す概略図である。同図における（ａ）は上面図、（ｂ）は（ａ）のＢ−Ｂ’線における断面図である。なお、図１２において、図１に示す構成要素と同じ構成要素には、同じ符号を付している。
【０１８１】
図１２に示すように、薄膜半導体装置１５０は、相互に逆極性の２つの薄膜トランジスタ部１５０ａ及び１５０ｂを有する薄膜半導体装置であって、薄膜トランジスタ部１５０ａ及び１５０ｂは、基板１１０と、基板１１０の上に形成されたゲート電極１１１ａ及びゲート電極１１１ｂと、基板１１０、ゲート電極１１１ａ及び１１１ｂの上に形成されたゲート絶縁膜１１２の上に形成され、相補型薄膜半導体（ＣＭＯＳ）装置を構成している。
【０１８２】
２つの薄膜トランジスタ部の一方である薄膜トランジスタ部１５０ａは、ｎ型の導電型を有するトランジスタ部であり、ゲート電極１１１ａの上方に形成され、チャネル領域を有する半導体層２１３ａと、半導体層２１３ａの上方の一部に接して形成された第１導電型であるｎ型の導電型を有するコンタクト層１１６ａ及び１１６ｂと、コンタクト層１１６ａ上に形成されたソース電極１２０ａと、コンタクト層１１６ｂ上にソース電極１２０ａと対向して形成されたドレイン電極１２０ｂとを備える。また、半導体層２１３ａの上方には、チャネル保護層１１５ａが形成されている。半導体層２１３ａは、結晶シリコン薄膜で構成される。ここで、ソース電極１２０ａ、ドレイン電極１２０ｂはそれぞれ本発明における第１のソース電極、第１のドレイン電極に相当する。また、コンタクト層１１６ａ及び１１６ｂは、本発明における第１のコンタクト層に相当する。
【０１８３】
２つの薄膜トランジスタ部の他方である薄膜トランジスタ部１５０ｂは、ｐ型の導電型を有するトランジスタ部であり、ゲート電極１１１ｂの上方に形成され、チャネル領域を有する半導体層２１３ｂと、半導体層２１３ｂの側面の一部に接して形成された、第１導電型と逆極性の第２導電型であるｐ型の導電型を有するコンタクト層１１７ｂ及び１１７ｃと、コンタクト層１１７ｂ上に形成されたソース電極１２０ｃと、コンタクト層１１７ｃ上にソース電極１２０ｃと対向して形成されたドレイン電極１２０ｄとを備える。また、半導体層の上方には、チャネル保護層１１５ｂが形成されている。半導体層２１３ｂは、結晶シリコン薄膜で構成される。ここで、ソース電極１２０ｃ、ドレイン電極１２０ｄはそれぞれ本発明における第２のソース電極、第２のドレイン電極に相当する。また、コンタクト層１１７ｂ及び１１７ｃは、本発明における第２のコンタクト層に相当する。
【０１８４】
また、薄膜半導体装置１５０の製造方法は、実施の形態１に示した薄膜半導体装置１００の製造方法とほぼ同様である。薄膜半導体装置１００の製造方法において、真性半導体層１１４ａ及び１１４ｂを形成する工程を省略することにより、薄膜半導体装置１５０を形成することができる。
【０１８５】
この構成によれば、ｐ型のＴＦＴにおいてｐ型のコンタクト層とｎ型のコンタクト層とが積層されていないので、ソース−ドレイン間の電流特性を向上することができる。また、薄膜トランジスタ部１５０ｂにおいて、チャネル保護層１１５ｂの上面、側面及び半導体層２１３ｂの側面の一部にコンタクト層１１７ｂ及び１１７ｃを形成することによりドレイン電流が大きいときにコンタクト層１１７ｂ及び１１７ｃが電界緩和層の役割を果たすため、ソース−ドレイン間のオフ電流を低減し薄膜半導体装置１５０の信頼性の向上を図ることができる。また、半導体層２１３ｂとコンタクト層１１７ｂ及び１１７ｃとを直接接触できるため、半導体層２１３ｂとコンタクト層１１７ｂ及び１１７ｃとが直接接触するコンタクト部分は主に電流の引き込み口として有効である。これにより、薄膜トランジスタ部１５０ｂにおいて、ソース−ドレイン間の電流特性をより向上することができる。
【０１８６】
また、ｎ型のＴＦＴとｐ型のＴＦＴそれぞれの特性に合わせた最適の構造を有するＣＭＯＳトランジスタを形成することができる。
【０１８７】
また、低温ポリシリコン（ＬＴＰＳ）によるＣＭＯＳ構成の製造方法と比較して、不純物を注入する工程なくｐ型とｎ型のＴＦＴを作り分けることができるので従来ＬＴＰＳでは難しかった大判化に対応することができる。また、不純物を注入するためのマスク数を減少することができる。したがって、ＣＭＯＳ構成を製造するためのコストを低減することができる。
【０１８８】
（実施の形態２）
次に、本発明の一態様に係る実施の形態２について説明する。本実施の形態に係る薄膜半導体装置が実施の形態１に係る薄膜半導体装置と異なる点は、実施の形態１に係る薄膜半導体装置の真性半導体層が複数の真性半導体膜で構成されている点である。本実施の形態では、真性半導体層が第１の真性半導体膜及び第２の真性半導体膜で構成されている薄膜半導体装置を例として説明する。
【０１８９】
図１３は、本実施の形態に係る薄膜半導体装置の構成を示す概略図である。同図における（ａ）は上面図、（ｂ）は（ａ）のＣ−Ｃ’線における断面図である。なお、図１３において、図１に示す構成要素と同じ構成要素には、同じ符号を付している。
【０１９０】
図１３に示すように、薄膜半導体装置２００は、薄膜トランジスタ部２００ａ及び２００ｂにおいて、半導体膜１１３ａ及び１１３ｂの上に、真性半導体層として第１の真性半導体膜２１４ａ及び２１４ｂと第２の真性半導体膜２１５ａ及び２１５ｂとを備えている。
【０１９１】
第１の真性半導体膜２１４ａ及び２１４ｂ、第２の真性半導体膜２１５ａ及び２１５ｂは、いずれもアモルファスシリコン膜（真性アモルファスシリコン）であり、詳細には、意図的に不純物のドーピングが行われていないアモルファスシリコン膜である。
【０１９２】
第１の真性半導体膜２１４ａ及び２１４ｂは、半導体膜１１３ａ及び１１３ｂの上面と接するようにして半導体膜１１３ａ及び１１３ｂ上に形成されている。また、第２の真性半導体膜２１５ａ及び２１５ｂは、第１の真性半導体膜２１４ａ及び２１４ｂと連続して第１の真性半導体膜２１４ａ及び２１４ｂ上に形成されている。第１の真性半導体膜２１４ａ及び２１４ｂ、第２の真性半導体膜２１５ａ及び２１５ｂの膜厚はいずれも２０ｎｍ程度とすることができる。なお、第１の真性半導体膜２１４ａ及び２１４ｂの膜厚の好適な範囲は、１０ｎｍ〜１００ｎｍであり、第２の真性半導体膜２１５ａ及び２１５ｂの膜厚の好適な範囲は、１０ｎｍ〜４０ｎｍである。
【０１９３】
ここで、半導体膜１１３ａ及び１１３ｂ、第１の真性半導体膜２１４ａ及び２１４ｂのコンダクションバンド（伝導帯）の下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、半導体膜１１３ａ及び１１３ｂ、第１の真性半導体膜２１４ａ及び２１４ｂ、第２の真性半導体膜２１５ａ及び２１５ｂは、ＥＣＰ＜ＥＣ１の関係を満たすように構成されている。
【０１９４】
また、本実施の形態において、第１の真性半導体膜２１４ａ及び２１４ｂと第２の真性半導体膜２１５ａ及び２１５ｂとは、電子親和力が異なるように構成されている。この場合、第１の真性半導体膜２１４ａ及び２１４ｂの電子親和力が第２の真性半導体膜２１５ａ及び２１５ｂの電子親和力よりも大きくなるように構成することが好ましい。なお、真性半導体膜における電子親和力とは、真空準位とコンダクションバンドの下端のエネルギー準位との差である。つまり、電子親和力によって、真性半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整することができる。
【０１９５】
また、本実施の形態において、第１の真性半導体膜２１４ａ及び２１４ｂと第２の真性半導体膜２１５ａ及び２１５ｂとは、結晶化率が異なるように構成されている。この場合、第１の真性半導体膜２１４ａ及び２１４ｂの結晶化率が、第２の真性半導体膜２１５ａ及び２１５ｂの結晶化率よりも大きくなるように構成することが好ましい。結晶化率をこのようにすることで、容易にＥＣＰ＜ＥＣ１とすることができる。
【０１９６】
本実施の形態における第１の真性半導体膜２１４ａ及び２１４ｂは、結晶粒径が５ｎｍ以上１００ｎｍ以下である結晶シリコン粒を含む。また、第１の真性半導体膜２１４ａ及び２１４ｂの厚み方向の結晶化率は半導体膜１１３ａ及び１１３ｂに近づくに従って漸次高くなっている。本実施の形態では、第１の真性半導体膜２１４ａ及び２１４ｂの結晶シリコン粒の結晶粒径が、半導体膜１１３ａ及び１１３ｂに近づくに従って徐々に大きくなっている。一方、本実施の形態における第２の真性半導体膜２１５ａ及び２１５ｂは結晶化されておらず、結晶化率はゼロである。
【０１９７】
本実施の形態において、第１の真性半導体膜２１４ａ及び２１４ｂ、第２の真性半導体膜２１５ａ及び２１５ｂは、いずれも意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって形成されている。例えば、製造後のＴＦＴにおいて、第１の真性半導体膜２１４ａ及び２１４ｂ、第２の真性半導体膜２１５ａ及び２１５ｂがいずれもアモルファスシリコン膜（非結晶シリコン膜）のままであって、かつ、各真性半導体膜におけるコンダクションバンドの下端のエネルギー準位が異なるように構成することができる。あるいは、第１の真性半導体膜２１４ａ及び２１４ｂ、第２の真性半導体膜２１５ａ及び２１５ｂの一方はアモルファスシリコン膜であり他方は結晶性シリコンを含む結晶シリコン薄膜であり、かつ、各半導体膜におけるコンダクションバンドの下端のエネルギー準位が異なるように構成することもできる。なお、一般的に、アモルファスシリコン膜の組織は、非結晶のアモルファス成分のみによって構成されているが、本実施の形態におけるアモルファスシリコン膜は、非結晶のアモルファス成分のみによって構成されていてもよいし、微結晶の結晶成分が含まれるものであってもよい。
【０１９８】
また、第１の真性半導体膜２１４ａ及び２１４ｂは、半導体膜１１３ａ及び１１３ｂと第２の真性半導体膜２１５ａ及び２１５ｂとの間のコンダクションバンドの下端のエネルギー準位を調整するためのコンダクションバンド調整層として機能する。第１の真性半導体膜２１４ａ及び２１４ｂのコンダクションバンドの下端のエネルギー準位ＥＣ１を所望に調整することによって、ドレイン電流が急激に増加する現象であるキンク現象の発生を抑制することができる。従って、ＴＦＴの性能を向上した薄膜半導体装置を実現することができる。
【０１９９】
また、本実施の形態に係る薄膜半導体装置２００では、チャネル保護層１１５ａ及び１１５ｂの直下に形成される第２の真性半導体膜２１５ａ及び２１５ｂが、バンドギャップが比較的に大きいアモルファスシリコン膜によって構成されている。これにより、チャネル保護層１１５ａ及び１１５ｂに含まれる正の固定電荷によるバックチャネルの形成を抑制してオフ特性を向上させることができる。特に、本実施の形態では、チャネル保護層１１５ａ及び１１５ｂが有機材料によって構成され、より多くの固定電荷がチャネル保護層１１５ａ及び１１５ｂに含まれているので、第２の真性半導体膜２１５ａ及び２１５ｂは、アモルファスシリコン膜によって構成することが好ましい。
【０２００】
なお、本実施の形態において、第１の真性半導体膜２１４ａ及び２１４ｂ等の半導体膜のコンダクションバンドの下端のエネルギー準位は、電子親和力又はバンドギャップを変更することによって調整することができる。そして、本実施の形態では、第１の真性半導体膜２１４ａ及び２１４ｂにおけるコンダクションバンドの下端のエネルギー準位ＥＣ１を調整することで、各半導体膜のエネルギー準位ＥＣＰが、ＥＣＰ＜ＥＣ１の関係を満たすように構成している。
【０２０１】
例えば、シリコンを主成分とする第１の真性半導体膜２１４ａ及び２１４ｂと第２の真性半導体膜２１５ａ及び２１５ｂとのバンドギャップを異ならせるように構成することで、第１の真性半導体膜２１４ａ及び２１４ｂと、第２の真性半導体膜２１５ａ及び２１５ｂとにおけるコンダクションバンドの下端のエネルギー準位を調整することができる。この場合、第１の真性半導体膜２１４ａ及び２１４ｂのバンドギャップが、第２の真性半導体膜２１５ａ及び２１５ｂのバンドギャップよりも、半導体膜１１３ａ及び１１３ｂのバンドギャップに近くなるように構成することが好ましい。この構成により、半導体膜１１３ａ及び１１３ｂと第１の真性半導体膜２１４ａ及び２１４ｂとの接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にして、当該接合部分にスパイク（エネルギー準位に大きな差が発生した不連続な部分）が発生することを抑制することができる。よってキンク現象の発生を抑制することができる。
【０２０２】
また、第１の真性半導体膜２１４ａ及び２１４ｂにおけるコンダクションバンドの下端のエネルギー準位ＥＣ１は、上述のとおり、シリコンを主成分とする第１の真性半導体膜２１４ａ及び２１４ｂ等の半導体膜の結晶化率を変更することによっても調整することができる。本実施の形態において、アモルファスシリコン膜からなる第１の真性半導体膜２１４ａ及び２１４ｂの結晶化率は、アモルファスシリコン膜からなる第２の真性半導体膜２１５ａ及び２１５ｂの結晶化率よりも大きくなるように構成している。この構成により、半導体膜１１３ａ及び１１３ｂと第１の真性半導体膜２１４ａ及び２１４ｂとの接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にして、当該接合部分にスパイクが発生することを抑制することができる。よってキンク現象の発生を抑制することができる。
【０２０３】
図１４は、本発明の実施の形態に係る薄膜半導体装置２００の薄膜トランジスタ部２００ａの断面を明視野によって観察したときのＴＥＭ像である。なお、図１４における第１の真性半導体膜２１４ａ、第２の真性半導体膜２１５ａの成膜条件は、後述する条件にて行った。
【０２０４】
図１４に示すように、本実施の形態に係る薄膜半導体装置２００における半導体層は、膜厚が２９ｎｍの微結晶構造の半導体膜１１３ａと、膜厚が２８ｎｍのアモルファスシリコン膜からなる第１の真性半導体膜２１４ａと、膜厚が１６ｎｍのアモルファスシリコン膜からなる第２の真性半導体膜２１５ａとからなることが分かる。
【０２０５】
また、図１４において、各半導体膜の結晶化率は、第２の真性半導体膜２１５ａ、第１の真性半導体膜２１４ａ、半導体膜１１３ａの順で大きくなっており、特に、第１の真性半導体膜２１４ａにおいては、半導体膜１１３ａに近づくに従って漸次結晶化率が大きくなっていることが分かる。
【０２０６】
次に、本実施の形態に係る薄膜半導体装置２００の製造方法について説明する。薄膜半導体装置２００の製造方法は、真性半導体層を構成する第１の真性半導体膜２１４ａ及び２１４ｂと第２の真性半導体膜２１５ａ及び２１５ｂとの製造方法以外は、実施の形態１に係る薄膜半導体装置１００の製造方法と同様である。したがって、以下、第１の真性半導体膜２１４ａ及び２１４ｂと第２の真性半導体膜２１５ａ及び２１５ｂとの製造方法についてのみ説明する。
【０２０７】
基板１１０上にゲート電極１１１ａ及び１１１ｂと、ゲート絶縁膜１１２と、結晶シリコン薄膜１１３とを形成した後、結晶シリコン薄膜１１３のチャネル領域上に、第１の真性半導体膜２１４ａ及び２１４ｂを形成するための第１のアモルファスシリコン膜２１４と第２の真性半導体膜２１５ａ及び２１５ｂを形成するための第２のアモルファスシリコン膜２１５とからなる積層膜を形成する。また、この工程では、結晶シリコン薄膜１１３、第１のアモルファスシリコン膜２１４及び第２のアモルファスシリコン膜２１５のコンダクションバンドの下端のエネルギー準位がＥＣＰ＜ＥＣ１の関係を満たすように、第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを形成する。
【０２０８】
本実施の形態において、第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とは同一の真空装置内で連続して成膜している。すなわち、第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とは、真空を破らずに成膜される。例えば、結晶シリコン薄膜１１３を形成した後に、プラズマＣＶＤ等を用いて、所定の成膜条件によって結晶シリコン薄膜１１３上にアモルファスシリコン膜を成膜することで、第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを連続成膜することができる。成膜条件としては、例えば、結晶シリコン薄膜１１３を形成するときのアモルファスシリコン膜の成膜条件よりもＲＦパワー密度を大きくしたり成膜レートを遅くしたりした条件とすることができる。
【０２０９】
具体的には、平行平板型ＲＦプラズマＣＶＤ装置を用いて、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入し、シランガスの流量を５〜１５ｓｃｃｍとし、水素ガスの流量を４０〜７５ｓｃｃｍとし、圧力を１〜３Ｔｏｒｒとし、ＲＦ電力を０．１〜０．４ｋｗ／ｃｍ−２とし、電極基板間距離を２００〜６００ｍｍとして、第１のアモルファスシリコン膜２１４及び第２のアモルファスシリコン膜２１５の積層膜を成膜することができる。本実施の形態では、シランガスの流量を１０ｓｃｃｍとし、水素ガスの流量を６０ｓｃｃｍとし、圧力を１．５Ｔｏｒｒとし、ＲＦ電力を０．２５ｋｗ／ｃｍ−２とし、電極基板間距離を３００ｍｍとして成膜した。
【０２１０】
このような成膜条件によって、第１のアモルファスシリコン膜２１４を結晶シリコン薄膜１１３と接するように成膜することで、結晶シリコン薄膜１１３の表面付近に成膜される第１のアモルファスシリコン膜２１４は、結晶シリコン薄膜１１３の結晶性を引き継ぐことになって自然と結晶化される。また、第１のアモルファスシリコン膜２１４の上に成膜される第２のアモルファスシリコン膜２１５は、成膜が進んで結晶シリコン薄膜１１３から遠ざかるに従って膜中の結晶化率が小さくなり、結晶化率がゼロとなった後は、結晶化率がゼロであるアモルファス成分のみを有する構成となる。つまり、結晶シリコン薄膜１１３の表面付近に成膜されるアモルファスシリコン膜である第１のアモルファスシリコン膜２１４は、結晶シリコン薄膜１１３が下地層となって結晶化が進む。これにより、自然と下層（第１のアモルファスシリコン膜２１４）の結晶化率が上層（第２のアモルファスシリコン膜２１５）の結晶化率よりも大きくなるように形成される。
【０２１１】
あるいは、アモルファスシリコン膜の成膜中に積極的に成膜条件を切り替えることによっても結晶化率の異なる第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを成膜することもできる。例えば、シランガス（ＳｉＨ４）及び水素ガス（Ｈ２）の原料ガスの濃度比や流量を変更したり、真空装置内の圧力を変更したりすることで、結晶化率の異なる第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを成膜することができる。
【０２１２】
これにより、ＥＣＰ＜ＥＣ１の関係を満たす第１のアモルファスシリコン膜２１４及び第２のアモルファスシリコン膜２１５を同時に形成することができる。なお第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とは連続成膜によって形成されるので、結晶化率の異なる２層（第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５）からなる単一膜として考えることもできる。
【０２１３】
また、この工程により、電子親和力が異なる第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを含む真性半導体層を形成することができる。本実施の形態では、第１のアモルファスシリコン膜２１４の電子親和力が第２のアモルファスシリコン膜２１５の電子親和力よりも大きくなるように、第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを形成することができる。
【０２１４】
また、この工程により、バンドギャップが異なる第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを含む真性半導体層を形成することができる。本実施の形態では、第１のアモルファスシリコン膜２１４のバンドギャップが、第２のアモルファスシリコン膜２１５のバンドギャップよりも、結晶シリコン薄膜１１３のバンドギャップに近くなるように、第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを形成することができる。
【０２１５】
なお、実施の形態１に示した薄膜半導体装置１００と同様に、コンタクト層用膜１１６を形成した後、結晶シリコン薄膜１１３、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５をパターニングして、半導体膜１１３ａ及び１１３ｂ、第１の真性半導体膜２１４ａ及び２１４ｂ、第２の真性半導体膜２１５ａ及び２１５ｂを形成する。
【０２１６】
以上、本実施の形態に係る薄膜半導体装置２００によれば、第１の真性半導体膜２１４ａ及び２１４ｂ、第２の真性半導体膜２１５ａ及び２１５ｂにより真性半導体層が形成されるので、第１の真性半導体膜２１４ａ及び２１４ｂを形成する第１のアモルファスシリコン膜２１４、第２の真性半導体膜２１５ａ及び２１５ｂを形成する第２のアモルファスシリコン膜２１５の電子親和力、結晶化率又はバンドギャップを変更してエネルギー準位を調整することができる。これにより、ソース−ドレイン間の電流特性を向上することができるので、性能のよい薄膜半導体装置を提供することができる。
【０２１７】
なお、本実施の形態に係る製造方法において、第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とは、同一の真空装置内で連続成膜することによって形成したが、第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを別々の工程において異なる成膜条件によって、別々に成膜しても構わない。これにより、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５の素子間のばらつきを抑制することができ、大型パネルに適した薄膜半導体装置を実現することができる。
【０２１８】
また、本実施の形態に係る製造方法において、結晶シリコン薄膜１１３、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５は、同一工程で同時にエッチングすることによってパターン形成してもよいし、結晶シリコン薄膜１１３のパターニングと、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５のパターニングとを別々の工程で行っても構わない。この場合、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５は、結晶シリコン薄膜１１３と同じ形状であってもよいし異なる形状であっても構わない。第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５は、少なくともチャネル領域上に形成されていればよい。
【０２１９】
また、本実施の形態に係る製造方法において、コンダクションバンドの下端のエネルギー準位は、第１のアモルファスシリコン膜２１４及び第２のアモルファスシリコン膜２１５を成膜する工程において、成膜条件を調整することによって、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５における電子親和力、結晶化率又はバンドギャップを変更して調整したが、コンダクションバンドの下端のエネルギー準位の調整はこれに限らない。例えば、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５を成膜する工程において、シリコンを主成分とする第１のアモルファスシリコン膜２１４にカーボン等の不純物を含有させることによって、コンダクションバンドの下端のエネルギー準位を調整するように構成しても構わない。あるいは、バレンスバンドの上端のエネルギー準位を調整する場合は、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５を成膜する工程において、シリコンを主成分とする第１のアモルファスシリコン膜２１４にゲルマニウム等の不純物を含有させてもよい。なお、第１のアモルファスシリコン膜２１４にカーボンやゲルマニウム等の不純物を含有させる場合、第１のアモルファスシリコン膜２１４と第２のアモルファスシリコン膜２１５とを別々の工程で成膜することが好ましい。
【０２２０】
また、本実施の形態では、ドレイン電極側に蓄積する電子によってコンダクションバンドにスパイクが発生することから、コンダクションバンドの下端のエネルギー準位を調整してスパイクを抑制してもよい。また、ソース電極側に蓄積する正孔によってバレンスバンドにスパイクが発生することも考えられる。この場合、結晶シリコン薄膜１１３、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５の各半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することによって、バレンスバンドのスパイクを抑制してもよい。
【０２２１】
この場合、上述のように、結晶シリコン薄膜１１３、第１のアモルファスシリコン膜２１４、第２のアモルファスシリコン膜２１５の各半導体膜における電子親和力、結晶化率又はバンドギャップを変更することによって、各半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することができる。あるいは、シリコンを主成分とする第１のアモルファスシリコン膜２１４等の各半導体膜に対して、ゲルマニウム（Ｇｅ）等の不純物を含有させることによって、第１のアモルファスシリコン膜２１４等の半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することもできる。このようにゲルマニウム等を含有させることにより、バレンスバンド側にバンドオフセット部を生じさせることができるので、第１のアモルファスシリコン膜２１４等の各半導体膜におけるバレンスバンドの上端のエネルギー準位を変化させることができる。
【０２２２】
（実施の形態３）
次に、本発明の一態様に係る実施の形態３について説明する。本実施の形態に係る薄膜半導体装置が実施の形態１に係る薄膜半導体装置と異なる点は、実施の形態１に係る薄膜半導体装置の２つの薄膜トランジスタ部のそれぞれコンタクト層が、半導体層の上方の一部に接して形成されている点である。
【０２２３】
図１５は、本実施の形態に係る薄膜半導体装置の構成を示す概略図である。同図における（ａ）は上面図、（ｂ）は（ａ）のＤ−Ｄ’線における断面図である。なお、図１５において、図１に示す構成要素と同じ構成要素には、同じ符号を付している。
【０２２４】
図１５に示すように、薄膜半導体装置３００は、相互に逆極性の２つの薄膜トランジスタ部３００ａ及び３００ｂを有する薄膜半導体装置であって、薄膜トランジスタ部３００ａ及び３００ｂは、基板３１０と、基板３１０の上に形成されたゲート電極３１１ａ及びゲート電極３１１ｂと、基板３１０、ゲート電極３１１ａ及び３１１ｂの上に形成されたゲート絶縁膜３１２の上に形成され、相補型薄膜半導体（ＣＭＯＳ）装置を構成している。
【０２２５】
２つの薄膜トランジスタ部の一方である薄膜トランジスタ部３００ａは、ｎ型の導電型を有するトランジスタ部であり、ゲート電極３１１ａの上方に形成され、チャネル領域を有する半導体層と、半導体層の上方の一部に接して形成された第１導電型であるｎ型の導電型を有するコンタクト層３１６ａ及び３１６ｂと、コンタクト層３１６ａ上に形成されたソース電極３２０ａと、コンタクト層３１６ｂ上にソース電極３２０ａと対向して形成されたドレイン電極３２０ｂとを備える。また、半導体層の上方には、チャネル保護層３１５ａが形成されている。さらに、半導体層は、半導体膜３１３ａと、半導体膜３１３ａとチャネル保護層３１５ａとの間に形成された真性半導体層３１４ａとで構成される。ここで、ソース電極３２０ａ、ドレイン電極３２０ｂはそれぞれ本発明における第１のソース電極、第１のドレイン電極に相当する。また、コンタクト層１１６ａ及び１１６ｂは、本発明における第１のコンタクト層に相当する。
【０２２６】
２つの薄膜トランジスタ部の他方である薄膜トランジスタ部３００ｂは、ｐ型の導電型を有するトランジスタ部であり、ゲート電極３１１ｂの上方に形成され、チャネル領域を有する半導体層と、半導体層の上方の一部に接して形成された、第１導電型と逆極性の第２導電型であるｐ型の導電型を有するコンタクト層３１７ａ及び３１７ｂと、コンタクト層３１７ａ上に形成されたソース電極３２０ｃと、コンタクト層３１７ｂ上にソース電極３２０ｃと対向して形成されたドレイン電極３２０ｄとを備える。また、半導体層の上方には、チャネル保護層３１５ｂが形成されている。さらに、半導体層は、半導体膜３１３ｂと、半導体膜３１３ｂとチャネル保護層３１５ｂとの間に形成された真性半導体層３１４ｂとで構成される。ここで、ソース電極３２０ｃ、ドレイン電極３２０ｄはそれぞれ本発明における第２のソース電極、第２のドレイン電極に相当する。また、コンタクト層３１７ａ及び３１７ｂは、本発明における第２のコンタクト層に相当する。
【０２２７】
また、薄膜半導体装置３００の製造方法は、実施の形態１に示した薄膜半導体装置３００の製造方法とほぼ同様である。以下、異なる点のみ説明する。
【０２２８】
図１５に示したように、薄膜半導体装置３００の製造方法において、チャネル保護層３１５ａ及び３１５ｂを覆うようにして、真性半導体層３１４ａ及び３１４ｂを構成するアモルファスシリコン膜上に、コンタクト層３１６ａ及び３１６ｂを構成するｎ型のコンタクト層用膜を形成する。その後、アモルファスシリコン膜をドライエッチングにより掘り込む前に、ｎ型のコンタクト層用膜、チャネル保護層３１５ｂを覆うように、アモルファスシリコン膜上にｎ型のコンタクト層用膜と逆極性のｐ型のコンタクト層用膜を形成する。
【０２２９】
その後、ｎ型のコンタクト層用膜上からｐ型のコンタクト層用膜を除去するとともに、結晶シリコン薄膜及びアモルファスシリコン層をドライエッチングにより掘り込む。これにより、薄膜トランジスタ部３００ａを構成する半導体膜３１３ａ及び真性半導体層３１４ａと、薄膜トランジスタ部３００ｂを構成する半導体膜３１３ｂ及び真性半導体層３１４ｂとが分離して形成される。また、真性半導体層３１４ａ上には、コンタクト層３１６ａ及び３１６ｂのみが形成され、真性半導体層３１４ｂ上には、コンタクト層３１７ａ及び３１７ｂのみが形成される。
【０２３０】
上記したＥＰＭを利用することにより、コンタクト層用膜、結晶シリコン薄膜及びアモルファスシリコン膜を掘り込む深さ、又は、エッチングの終了タイミングを検知して厳密に制御することにより、コンタクト層用膜、結晶シリコン薄膜及びアモルファスシリコン膜を所望の深さまでエッチングすることができる。
【０２３１】
この構成によれば、低温ポリシリコン（ＬＴＰＳ）によるＣＭＯＳ構成の製造方法と比較して、不純物を注入する工程なくｐ型とｎ型のＴＦＴを作り分けることができるので、従来ＬＴＰＳでは難しかった大判化に対応することができる。また、不純物を注入するためのマスク数を減少することができる。したがって、ＣＭＯＳ構成を製造するためのコストを低減することができる。
【０２３２】
次に、上記の実施の形態に係る薄膜半導体装置を表示装置に適用した例について、図１６を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
【０２３３】
図１６は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜半導体装置は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ、駆動トランジスタ、又は、パネルの外部へ配置されるドライバとして用いることができる。
【０２３４】
図１６に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板（ＴＦＴアレイ基板）２１と、アクティブマトリクス基板２１においてマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備える。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０２３５】
次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１７を用いて説明する。図１７は、本発明の実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。
【０２３６】
図１７に示すように、画素２２は、駆動トランジスタ３１と、スイッチングトランジスタ３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動トランジスタ３１は、有機ＥＬ素子３３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
【０２３７】
スイッチングトランジスタ３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
【０２３８】
また、駆動トランジスタ３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
【０２３９】
この構成において、ゲート線２８にゲート信号が入力され、スイッチングトランジスタ３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、所定の画像を表示することができる。
【０２４０】
なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置、固体撮像装置、表示パネル、モバイル端末用パネルのマザー基板等にも適用することができる。特に、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。また、ＣＭＯＳセンサ、ＣＭＯＳセンサを利用した固体撮像装置、デジタルカメラ等の電子機器にも適用することもできる。
【０２４１】
以上、本発明に係る薄膜半導体装置及びその製造方法について、実施の形態に基づいて説明したが、本発明に係る薄膜半導体装置及びその製造方法は、上記の実施の形態に限定されるものではない。
【０２４２】
例えば、上記した実施の形態では、コンタクト層１１６ａ及び１１６ｂをｎ型の導電型を有するコンタクト層、コンタクト層１１７ｂ及び１１７ｃをｐ型の導電型を有するコンタクト層としたが、コンタクト層１１６ａ及び１１６ｂをｐ型の導電型を有するコンタクト層、コンタクト層１１７ｂ及び１１７ｃをｎ型の導電型を有するコンタクト層としてもよい。
【０２４３】
また、上記した実施の形態では、薄膜半導体装置として、ｎ型の薄膜トランジスタとｐ型の薄膜トランジスタとで構成されるＣＭＯＳ型のＴＦＴについて説明したが、薄膜半導体装置は、例えば、画素回路内の選択トランジスタ又は駆動トランジスタとして使用されるＣＭＯＳ型のＴＦＴであってもよいし、画素外部に設けられたドライバ等に使用されるＣＭＯＳ型のＴＦＴであってもよい。
【０２４４】
また、上記した薄膜半導体装置は、ＣＭＯＳ型のＴＦＴに限らず、ｎ型のトランジスタ及びｐ型のトランジスタの一方が画素回路内のトランジスタとして使用され、他方がドライバ回路内のトランジスタとして使用されてもよい。
【０２４５】
また、上記の実施の形態では、真性半導体膜は、その結晶シリコン粒の結晶粒径が半導体膜に向かうに従って漸次大きくなるように構成されているが、真性半導体膜に含まれる結晶粒（結晶シリコン粒）の密度が半導体膜に向かって漸次大きくなるように構成しても構わない。この場合においても、真性半導体膜の厚み方向の結晶化率が半導体膜に向かって漸次高くなるように構成しても構わない。
【０２４６】
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０２４７】
本発明に係る有機薄膜トランジスタは、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、デジタルカメラなどの固体撮像装置又はその他様々な電気機器に広く利用することができる。
【符号の説明】
【０２４８】
２０  有機ＥＬ表示装置
２１  アクティブマトリクス基板
２２  画素
２３  画素回路
２４  陽極
２５  有機ＥＬ層
２６  陰極
２７  ソース線
２８  ゲート線
３１  駆動トランジスタ
３２  スイッチングトランジスタ
３３  有機ＥＬ素子
３４  コンデンサ
３５  電源線
１００、１５０、２００、３００  薄膜半導体装置
１００ａ、１００ｂ、１５０ａ、１５０ｂ、２００ａ、２００ｂ、３００ａ、３００ｂ  薄膜トランジスタ部
１１０、３１０  基板
１１１ａ、１１１ｂ、３１１ａ、３１１ｂ  ゲート電極
１１２、３１２  ゲート絶縁膜
１１３  結晶シリコン薄膜
１１３ａ、１１３ｂ、３１３ａ、３１３ｂ  半導体膜
１１４  アモルファスシリコン膜
１１４ａ、１１４ｂ  真性半導体層
１１５  チャネル保護層形成用膜
１１５ａ、１１５ｂ、３１５ａ、３１５ｂ  チャネル保護層
１１６、１１７  コンタクト層用膜
１１６ａ、１１６ｂ、１１７ａ、１１７ｂ、１１７ｃ、３１６ａ、３１６ｂ、３１７ａ、３１７ｂ  コンタクト層
１２０ａ、１２０ｃ、３２０ａ、３２０ｃ  ソース電極
１２０ｂ、１２０ｄ、３２０ｂ、３２０ｄ  ドレイン電極
２１３ａ、２１３ｂ  半導体層
２１４  第１のアモルファスシリコン膜
２１４ａ、２１４ｂ  第１の真性半導体膜
２１５  第２のアモルファスシリコン膜
２１５ａ、２１５ｂ  第２の真性半導体膜
【図１】
2013118234.tif 000003
【図２】
2013118234.tif 000004
【図３】
2013118234.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2013118234.tif 000009
【図８】
2013118234.tif 000010
【図９】
2013118234.tif 000011
【図１０】
2013118234.tif 000012
【図１１】
2013118234.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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