(57)【要約】  それぞれが独立した信号線及び走査線を有することで独立した表示駆動が可能とされた複数の独立表示駆動可能領域（１ａ）が一枚の基板上に形成されている表示パネル（１）と、独立表示駆動可能領域（１ａ）のそれぞれに対応して表示パネル（１）の表示面とは逆側の裏面側に設けられ、それぞれが、対応する独立表示駆動可能領域（１ａ）における信号線および走査線を駆動してその独立表示駆動可動領域（１ａ）を表示駆動する複数の表示駆動回路部（１１）とを備える。
2013105347.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが独立した信号線及び走査線を有することで独立した表示駆動が可能とされた複数の独立表示駆動可能領域が一枚の基板上に形成されている表示パネルと、  前記独立表示駆動可能領域のそれぞれに対応して前記表示パネルの表示面とは逆側の裏面側に設けられ、それぞれが、対応する独立表示駆動可能領域における前記信号線および前記走査線を駆動してその独立表示駆動可動領域を表示駆動する複数の表示駆動回路部と  を備える表示装置。
【請求項２】
前記表示パネルの前記裏面側には、各表示駆動回路部と、対応する独立表示駆動可能領域における前記信号線および前記走査線とをそれぞれ結線するための貫通孔が形成されている  請求項１に記載の表示装置。
【請求項３】
各独立表示駆動可能領域は、その独立表示駆動可能領域の対角線を境に、前記信号線用の前記貫通孔が形成される信号線用貫通孔形成領域と、前記走査線用の前記貫通孔が形成される走査線用貫通孔形成領域とに領域分けされている  請求項２に記載の表示装置。
【請求項４】
各独立表示駆動可能領域は、前記表示面と平行な面において２本の対角線により区切った際に形成される４つの領域のうち、互いに対向関係にある２つの領域からなる第１の組領域と、前記第１の組領域における対向関係の方向とは異なる方向において対向関係にある２つの領域からなる第２の組領域とに領域分けされ、  前記第１の組領域が前記信号線用貫通孔形成領域であり、  前記第２の組領域が前記走査線用貫通孔形成領域である  請求項３に記載の表示装置。
【請求項５】
入力映像データに応じた信号を生成し、その信号を各表示駆動回路部に対して供給する表示制御部を備える  請求項１に記載の表示装置。
【請求項６】
前記表示制御部は各表示駆動回路部に対して画像データを圧縮状態のまま供給し、  各表示駆動回路部は、  前記画像データを伸張した結果に基づき、対応する独立表示駆動可能領域における前記信号線および前記走査線を駆動する  請求項５に記載の表示装置。
【請求項７】
前記表示制御部は、  前記入力映像データに応じた信号を生成して出力するマスター回路部と、  前記複数の表示駆動回路部のうちの所定数の前記表示駆動回路部に対応して設けられ、それぞれが前記マスター回路部からの出力信号を対応する前記所定数の表示駆動回路部に対してパラレル出力する複数のブリッジ回路部と  を有する  請求項５に記載の表示装置。
【請求項８】
前記表示制御部は、  前記入力映像データに応じた信号を生成し、それらを各表示駆動回路部にパラレル出力する回路部を有する  請求項５に記載の表示装置。
【請求項９】
隣接配置関係にある表示駆動回路部同士が配線により接続されており、  前記表示制御部は、  前記入力映像データに応じた信号として、受け取り先となる一の表示駆動回路部を指定する宛先情報を含む信号を生成し、その信号を前記複数の表示駆動回路部のうちの少なくとも１つに対して出力する  請求項５に記載の表示装置。
【請求項１０】
前記表示制御部は、  前記独立表示駆動可能領域内の全画素を一斉発光させるためのタイミング信号を生成し、各表示駆動回路部に対して供給する  請求項５に記載の表示装置。
【請求項１１】
前記表示制御部は、  前記表示パネルに形成される全画素を一斉発光させるためのタイミング信号を生成し、各表示駆動回路部に対して供給する  請求項１０に記載の表示装置。
【請求項１２】
前記表示制御部は、  前記一斉発光のタイミングを前記独立表示駆動可能領域間で異ならせるように前記タイミング信号を生成し、各表示駆動回路部に対して供給する  請求項１０に記載の表示装置。
【請求項１３】
それぞれが独立した信号線及び走査線を有することで独立した表示駆動が可能とされた複数の独立表示駆動可能領域が一枚の基板上に形成されている表示パネルについて、  前記表示パネルの表示面とは逆側の裏面側から各独立表示駆動可能領域の前記信号線及び前記走査線を駆動して、その独立表示駆動可動領域を表示駆動する  表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本技術は、画像表示を行う表示装置とその方法とに関する。
【先行技術文献】
【特許文献】
【０００２】
【特許文献１】特表２００６−５０９２３５号公報
【特許文献２】特開２０００−３２２０３９号公報
【背景技術】
【０００３】  表示装置の高画素化、大画面化が進められており、現状においてはいわゆるフルハイビジョン（フルＨＤ：水平画素数×垂直画素数＝１９２０×ＲＧＢ×１０８０）規格に対応した表示装置が広く普及している。【０００４】  また、動画像の画質の向上のため、高フレームレート化も進められており、例えばフレームレート＝１／２４０secでの動作を実現する表示装置もある。【０００５】  ここで、フルＨＤパネルにおいて、フレームレート＝１／６０secの条件で線順次方式による書き込みを行った場合、１画素あたりに確保できる書込時間はおよそ１５．４μsecとなる。  またフレームレート＝１／２４０secの場合であれば、１画素あたりに確保できる書込時間は３．８６μsecとなる。【０００６】  また近年では、例えば４Ｋ２Ｋ（水平画素数×垂直画素数＝４０９６×ＲＧＢ×２１６０）や８Ｋ４Ｋ（水平画素数×垂直画素数＝７６８０×ＲＧＢ×４３２０）などといったフルＨＤよりも高画素の規格が提唱されている。  例えば４Ｋ２Ｋの場合、１画素あたりに確保できる書込時間はフルＨＤの半分の１．９３μsec程度となり、８Ｋ４Ｋの場合はさらに半分の０．９６μsec程度となる。【０００７】  ここで、書込時間は信号線の抵抗と容量の積に比例することから、大画面化によりパネルサイズが大となると、その分書込の高速化を図ることが困難となる。具体的に、書込時間は長さの２乗に比例して不利となってしまう。  この点から、上記の書込時間は、もはや実現性の危ぶまれるものとなっており、何らかの対策を施すことが要請される。【０００８】  また、高画素化に伴いパネルサイズが大となると、消費電力の増大化も問題となる。  具体的に、書込に要する電力は信号線の抵抗・容量の増加に伴い増大することから、高画素化に伴い信号線の長さが延長されると、消費電力が増大するものである。【０００９】  ここで、これらの問題は、一般的なパネル構造、すなわち連続した信号線、走査線を水平方向、垂直方向の全ての画素にそれぞれ行き渡らせるようにしたパネル構造を採用するために生じるものである。【００１０】  そこで、これらの問題を解決するための技術として、いわゆるタイリング技術が提案されている。すなわち、複数の表示パネルをタイル状に配列させることで、これら複数の表示パネルで形成される表示領域を一枚の表示パネルとして扱うというものである。  例えば上記特許文献１や上記特許文献２には、このようなタイリング技術についての記載がある。
【発明の概要】
【００１１】  しかしながら、タイリング表示装置では、各表示パネルを繋ぎ合わせて１枚の大画面を形成しているため、各表示パネルの継ぎ目部分で画像非表示領域が形成されてしまう。すなわち、該継ぎ目部分の画像非表示領域により表示画像が分断されて、表示品質の低下を招くものである。
【００１２】  したがって、通常のパネル構造、すなわち連続した信号線、走査線を水平方向、垂直方向の全ての画素にそれぞれ行き渡らせるようにしたパネル構造により高画素化を図るとした場合に生じる書込時間や消費電力の増大化の問題発生の防止を図りつつ、継ぎ目の無い表示画面を実現することで表示品質低下の防止を図ることが望ましい。
【００１３】  本技術の一実施形態における表示装置は、それぞれが独立した信号線及び走査線を有することで独立した表示駆動が可能とされた複数の独立表示駆動可能領域が一枚の基板上に形成されている表示パネルを備える。  また、各上記独立表示駆動可能領域ごとに上記表示パネルの表示面とは逆側の裏面側に設けられ、それぞれが対応する上記独立表示駆動可能領域の上記信号線及び上記走査線を駆動して該独立表示駆動可動領域を表示駆動する複数の表示駆動回路部を備えるものである。
【００１４】  上記のように本技術の一実施形態では、表示駆動回路部をそれぞれの独立表示駆動可能領域の裏側に配置し、裏面側から各独立表示可能領域を駆動する裏面駆動方式を採用するものとしている。  このような裏面駆動方式の採用により、信号線、走査線を駆動するための表示駆動回路部をこれら信号線、走査線の配線層と同じ層に配置するという構成を採らずに済む。すなわち、表示駆動回路部を各独立表示駆動可能領域の外縁部に配置する必要がなくなるので、各独立表示駆動可能領域の外縁に枠部としての画像非表示領域が形成されてしまうことを防止できる。  そしてこの下で、本技術の一実施形態においては、各独立表示駆動可能領域を一枚の基板上に形成するものとしている。すなわち、タイリングのようにそれぞれ独立した基板上に形成した（すなわち独立の基板により封止した）独立表示駆動可能領域を繋ぎ合わせるという手法を採るものとはせず、一枚の基板上に各独立表示駆動可能領域を形成しているものである。  これにより、表示画面内に継ぎ目（枠部）の無いシームレスな表示装置を実現することができる。
【００１５】  本技術の一実施形態によれば、タイリング表示装置と同様、１画面を構成する各表示領域を独立して表示駆動できるので、通常のパネル構造で高画素化を図る（連続した信号線、走査線を水平方向、垂直方向の全ての画素にそれぞれ行き渡らせるようにしたパネル構造により高画素化を図る）とした場合に生じる書込時間や消費電力の増大化の問題発生を有効に回避できる。  その上で本技術の一実施形態によれば、表示画面内に継ぎ目（枠部）の無いシームレスな表示装置を実現することができる。すなわち、上記のような書込時間や消費電力の増大化の問題発生の防止を図りつつ、表示品質の低下防止を図ることのできる表示装置を提供できるものである。
【図面の簡単な説明】
【００１６】
【図１】一実施の形態の表示装置が備える表示パネル全体の正面図である。
【図２】表示パネルにおける独立表示駆動可能領域の境界部分についての拡大図（透視図）である。
【図３】表示パネルの断面構造図である。
【図４】表示パネルの背面（裏面）図である。
【図５】表示パネル部全体の断面構造図である。
【図６】貫通孔の具体的形成態様を、独立表示駆動可能領域内の一部の画素に対応する部分のみを抽出して表した図である。
【図７】独立表示駆動可能領域全体における貫通孔の形成例（第１の形成例）についての説明図である。
【図８】独立表示駆動可能領域全体における貫通孔の他の形成例（第２の形成例）についての説明図である。
【図９】独立表示駆動可能領域全体における貫通孔のさらに他の形成例（第３の形成例）についての説明図である。
【図１０】ツリー構造についての説明図である。
【図１１】ツリー構造における各部の具体的な動作内容についての説明図である。
【図１２Ａ】通常構造の表示装置において一般的な線順次表示を行った場合に生じる問題点についての説明図である。
【図１２Ｂ】通常構造の表示装置において一般的な線順次表示を行った場合に生じる問題点についての説明図である。
【図１３Ａ】本実施の形態の表示装置において、各独立表示駆動可能領域が線順次表示を行った場合の問題点についての説明図である。
【図１３Ｂ】本実施の形態の表示装置において、各独立表示駆動可能領域が線順次表示を行った場合の問題点についての説明図である。
【図１４Ａ】画面中央部から外側へのスキャンを行った場合に生じる問題点についての説明図である。
【図１４Ｂ】画面中央部から外側へのスキャンを行った場合に生じる問題点についての説明図である。
【図１５】全画素一斉発光の手法についての説明にあたり前提とする表示パネルの構成についての説明図である。
【図１６】１フレーム期間におけるデータの書き込み及び発光の具体的動作例について説明するためのタイミングチャートである。
【図１７】一実施の形態としての駆動手法を実現するための表示装置の内部構成についての説明図である。
【図１８】スター構造についての説明図である。
【図１９】格子構造についての説明図である。
【図２０】表示パネル上の１つの独立表示駆動可能領域でデータ更新が必要となった場合におけるデータルーティングの例を示した図である。
【図２１】表示パネル上の複数の独立表示駆動可能領域でデータ更新が必要となった場合におけるデータルーティングの例を示した図である。
【図２２】プラズマディスプレイへの適用例についての説明図である。
【図２３】反射型液晶ディスプレイへの適用例についての説明図である。
【発明を実施するための形態】
【００１７】  以下、本技術に係る実施の形態について説明する。  なお、説明は以下の順序で行う。  ＜１．表示パネル部の構成＞  ＜２．具体的な駆動手法＞  [2-1．ツリー構造]  [2-2．スター構造]  [2-3．格子構造]  ＜３．変形例＞
【００１８】  ＜１．表示パネル部の構成＞  先ずは図１〜図９を参照して、本技術に係る実施の形態としての表示装置が備える表示パネル部の構造について説明する。  ここで、実施の形態の表示パネル部の構造の特徴としては、以下を挙げることができる。  ・表示パネル裏面側に駆動用配線及び駆動用集積回路を有する  ・表示パネル全体は１枚の基板（ガラス含む）から構成し、継ぎ目は存在しない  ・表示パネルは、それぞれ対応する駆動用集積回路により独立した表示駆動が可能とされた独立表示駆動可能領域の集合体とする  ・独立表示駆動可能領域は、各独立表示駆動可能領域同士の駆動用配線（走査線、信号線）を独立させることで実現する
【００１９】  この点を踏まえ、先ずは図１〜図３を参照して実施の形態の表示パネル部の前面側に配置される表示パネル１の構造について説明する。  なお確認のため述べておくと、パネルの「前面側」とは、画像表示が為される表示面側を指すものである。
【００２０】  図１は表示パネル１全体の正面図である。  この図１に示すように、表示パネル１は、複数の独立表示駆動可能領域１ａの集合体として形成されたものとなる。
【００２１】  図２は、表示パネル１における独立表示駆動可能領域１ａの境界部分についての拡大図（透視図）である。  この図では、各独立表示駆動可能領域１ａの境界線Ｄｖとして、垂直方向の境界線Ｄｖ（各独立表示駆動可能領域１ａを水平方向において仕切る境界線Ｄｖ）を境界線Ｄｖ-v、水平方向の境界線Ｄｖ（各独立表示駆動可能領域１ａを垂直方向において仕切る境界線Ｄｖ）を境界線Ｄｖ-hと表している。
【００２２】  前述のように、本実施の形態の表示パネル１は、パネル全体としては１枚の基板により形成される。すなわち、パネル表面においては継ぎ目が存在していない。  一方で、パネル内部においては、複数の独立表示駆動可能領域１ａがマトリクス状に配置されており、各独立表示駆動可能領域１ａは、図のようにそれぞれ独立した走査線Ｌｇ及び信号線Ｌｓを有している。すなわち、各独立表示駆動可能領域１ａの間では、走査線Ｌｇ、信号線Ｌｓがそれぞれ分断されている。具体的に、各走査線Ｌｇは垂直方向の境界線Ｄｖ-v近傍において分断され、各信号線Ｌｓは水平方向の境界線Ｄｖ-h近傍において分断されている。
【００２３】  このような構造により、本実施の形態の表示パネル１は、各独立表示駆動可能領域１ａごとに独立した表示駆動を可能とした上で、パネル全体としては表示面に継ぎ目の無いシームレスな画面を実現できる。
【００２４】  また、上述のように信号線Ｌｓは各領域１ａの境界で分断されているので、信号線Ｌｓの充放電電力は各領域１ａの大きさのパネルを駆動するのと同等の電力で済むこととなる。すなわち、高画素化にあたり信号線Ｌｓが延長されることによる消費電力の増大化の問題は解消できる。  また信号の書込時間については、表示パネル１と同サイズ（同画素数）のパネルを通常構造により実現するものとすると、例えば８Ｋ４Ｋ且つフレームレート＝１／２４０secとする場合には前述の０．９６μsec程度とその駆動の実現が非常に困難とされるのに対し、本実施の形態の場合は、各独立表示駆動可能領域１ａ内の画素数だけ書き込みを行えば済むことから、書込時間は独立表示駆動可能領域１ａの画素数と同画素数によるパネルを駆動するのに要する時間に抑えることができる。  例えばフルＨＤ且つフレームレート＝１／２４０secでの書き込み時間が前述のように３．８６μsecであるのに対し、各独立表示駆動可能領域１ａの画素数をフルＨＤの１／４（９６０×ＲＧＢ×５４０）とした場合には、書込時間は７．７２μsec程度を確保することができ、むしろ要求仕様を緩和することができる。  なお確認のため述べておくと、上記「通常構造」とは、連続した信号線、走査線を水平方向、垂直方向の全ての画素にそれぞれ行き渡らせるようにしたパネル構造を指すものである。
【００２５】  上記のような本実施の形態の表示パネル１によれば、大画面かつ高精細かつ高速駆動が可能な表示装置を提供できる。
【００２６】  図３は、表示パネル１の断面構造図である。  本例の表示パネル１は、有機ＥＬ（Electro Luminescence）ディスプレイの表示パネルとしての構造を有する。より具体的に、この場合の表示パネル１は、いわゆるトップエミッション型の有機ＥＬ表示パネルとしての構造を有する。
【００２７】  本例の表示パネル１には、表示面となる最前面に対して、前面ガラス２が形成される。また、表示面とは逆側となる裏面側にガラス基板８が形成されている。  これら前面ガラス２とガラス基板８との間に、保護層３、発光層４、絶縁層５、半導体・配線層６、絶縁層７、カソード電極９、アノード電極１０が形成されている。
【００２８】  図のように保護膜３は前面ガラス２の下層側（裏面方向側）に形成されており、その下層側に形成される画素部を保護する。  保護膜３の下層側にはカソード電極９が形成され、該カソード電極９の下層側には発光層４が形成される。そして、発光層４の下層側にはアノード電極１０が形成され、該アノード電極１０の下層側には、絶縁層５を介してＴＦＴ（Thin Film Transistor）６ａや走査線Ｌｇ、信号線Ｌｓが形成された半導体・配線層６が形成されている。絶縁層７は、半導体・配線層６とガラス基板８との間に挿入されるようにして形成される。  ここで、該半導体・配線層６に形成されたＴＦＴ６ａは、図のように絶縁層５を貫通するコンタクト部によってアノード電極１０と電気的に接続される。  なお、本例の場合、半導体・配線層６の下層側に形成された絶縁層７及びガラス基板８には後述する貫通孔が形成されることとなるが、ここではその図示を省略している。
【００２９】  図４は、表示パネル１の背面（裏面）図である。  図のように表示パネル１の裏面には、独立表示駆動可能領域１ａに形成された走査線Ｌｇ、信号線Ｌｓを駆動するためのドライバチップ１１が、各独立表示駆動可能領域１ａごとに設けられる。
【００３０】  このようにドライバチップ１１をパネル裏面に配置し、パネル裏面側から各独立表示駆動可能領域１ａを駆動するようにした点も、継ぎ目のない画像表示の実現に資する。具体的に、このような裏面駆動の採用により、ドライバチップ１１としての表示駆動回路部を信号線Ｌｓや走査線Ｌｇの配線層（図３における配線層６）と同層に配置するという構成を採らずに済む。すなわち、表示駆動回路部を各独立表示駆動可能領域１１ａの外縁部に配置する必要性がなくなる。その結果、各独立表示駆動可能領域１１ａの外縁に額縁状に画像非表示領域が形成されてしまうことを防止できる。  また、各独立表示駆動可能領域１ａの境界では信号線Ｌｓ、走査線Ｌｇが分断されるのみで、境界部の画素同士については隣接して形成することができる。従って、表示画像内に非表示領域がほとんど存在しないシームレスな画像表示を実現できるものである。
【００３１】  また上記構成によれば、ドライバチップ１１としては全て同じものを用いることができる。その結果、量産効果によるコスト削減を図ることができる。
【００３２】  図５は、図４に示したドライバチップ１１も含めた表示パネル部全体の断面構造を示した図である。  ここで、裏面駆動の実現にあたっては、パネル裏面側に設けられたドライバチップ１１と表示パネル１内に形成された信号線Ｌｓ、走査線Ｌｇとの間が電気的に接続されることを要する。  そのため、これら信号線Ｌｓ、走査線Ｌｇが形成される半導体・配線層６よりも裏面側（下層側）となる位置に形成されている絶縁層７及びガラス基板８に対し、貫通孔を形成し、該貫通孔内にドライバチップ１１からの電気信号を供給するための貫通配線１３を通す。
【００３３】  具体的に、この場合の表示パネル部においては、表示パネル１の裏面側に裏面配線層１２が形成され、該裏面配線層１２には、その裏面側に設けたドライバチップ１１からの電気信号を上記貫通配線１３を介して信号線Ｌｓや走査線Ｌｇに供給するためのパネル−ドライバ間配線１２ａと、ドライバチップ１１への信号供給を可能とするための対ドライバ配線１２ｂとを形成するものとしている。
【００３４】  このような構造により、パネル裏側に設けたドライバチップ１１が、外部からの入力信号に基づいて表示パネル１内の信号線Ｌｓ及び走査線Ｌｇを駆動することができる。  また上記構造によれば、表示パネル１自体は、既存の製造プロセスを流用して作成できることが分かる。
【００３５】  図６〜図９は、貫通孔の具体的な形成態様について説明するための図である。  先ず、貫通孔としては、図６に示されるように信号線用貫通孔と走査線用貫通孔の２種を形成することを要する。  この図６では、独立表示駆動可能領域１ａ内の一部の画素Ｇに対応する部分のみを抽出して示している。  画素Ｇは、カラー表示を実現する場合は赤色表示用のＲサブピクセルＧｓ-R、緑色表示用のＧサブピクセルＧｓ-G、及び青色表示用のＢサブピクセルＧｓ-Bの３種のサブピクセルＧｓから成る。  信号線ＬｓはこれらサブピクセルＧｓごとに配線されるものである。従って信号線用貫通孔は水平方向に配列される画素Ｇの数の３倍の数を形成することとなる。
【００３６】  なお確認のため述べておくと、信号線用貫通孔は、１本の信号線Ｌｓにつき１つが設けられればよいものであり、同様に走査線用貫通孔としても１本の走査線Ｌｇにつき１つが設けられればよいものである。
【００３７】  ここで、１００インチ且つ８Ｋ４Ｋ規格の表示パネル１について１つのサブピクセルＧｓのサイズを見積もると、およそ９６μｍ×２８８μｍ（幅Ｗ×高さＨ）程度と計算できる。  この見積りより、１００インチ且つ８Ｋ４Ｋ規格の場合、貫通孔としては直径５０μｍ程度のものを形成可能であることが分かる。
【００３８】  図７は、独立表示駆動可能領域１ａ全体における貫通孔の形成例（第１の形成例）についての説明図である。  この図７に示す第１の形成例では、信号線用貫通孔を水平方向に、また走査線用貫通孔を垂直方向にそれぞれ一直線上に配列させるものとした上で、それらの直線が、独立表示駆動可能領域１ａの中央部において交点を結ぶようにして、十字状の配列を実現している。  このような十字配列とすれば、ドライバチップ１１に形成されるべき信号線出力端子部１１ｓ、走査線出力端子部１１ｇを図のように第１信号線出力端子部１１ｓ-1と第２信号線出力端子部１１ｓ-2、第２走査線出力端子部１１ｇ-1と第２走査線出力端子部１１ｇ-2とに分けて形成することにより、ドライバチップ１１から各貫通孔への配線を途中で交差させることなく行き渡らせることができる。すなわち、先の図５に示したパネル−ドライバ間配線１２ａをパターニングする層を１層のみで形成することができ、結果、表示パネル１裏側に形成された裏面配線層１２全体としては、該パネル−ドライバ間配線１２ａをパターニングする層と、対ドライバ配線１２ｂをパターニングする層の計２層のみで形成することができる。
【００３９】  ここで、貫通孔の形成に伴う上記十字の分割線によって形成される４つの領域を例えば反時計回りに第１領域、第２領域、第３領域、第４領域としたとき、この図の例では、第１走査線出力端子部１１ｇ-1を第１領域内に、第１信号線出力端子部１１ｓ-1を第２領域内に、第２走査線出力端子部１１ｇ-2を第３領域内に、第２信号線出力端子部１１ｓ-2を第４領域内にそれぞれ形成するものとしている。  このように十字分割とする場合は、該十字分割により形成される各領域ごとにそれぞれの端子部を分けて配置することで、配線を交差させずに行き渡らせることができ、結果、上記のように裏面配線層１２の層数を計２層のみとすることができる。  裏面配線層１２の層数が削減されることで、該裏面配線層１２の製造プロセスの容易化が図られ、その結果生産効率の向上が図られる。
【００４０】  ここで、ドライバチップ１１から各貫通孔への配線を交差させないために考慮すべき点について、図８及び図９に示す各形成例を参照して考察してみる。  図８は、独立表示駆動可能領域１ａ全体における貫通孔の他の形成例（第２の形成例）についての説明図、図９は独立表示駆動可能領域１ａ全体における貫通孔のさらに他の形成例（第３の形成例）についての説明図である。
【００４１】  図８に示す第２の形成例は、独立表示駆動可能領域１ａを表示面と平行な面において２本の対角線で区切った際に形成される４領域のうちで対向関係にある２つの領域をそれぞれ第１の組領域、第２の組領域としたとき、上記第１の組領域を信号線用貫通孔形成領域、上記第２の組領域を走査線用貫通孔形成領域に割り当てるようにしたものである。  ここで、信号線用貫通孔形成領域とは、貫通孔として信号線用貫通孔のみが形成されるべき領域であり、走査線用貫通孔形成領域とは、貫通孔として走査線用貫通孔のみが形成されるべき領域を意味する。
【００４２】  このように対角線で区切った際に形成される上記第１の組領域、上記第２の組領域をそれぞれ信号線用貫通孔形成領域、走査線用貫通孔形成領域に割り当てるものとすれば、先の第１の形成例（図７）と同様にドライバチップ１１に４つの出力端子部（１１ｇ-1、１１ｓ-2、１１ｓ-1、１１ｇ-2）を領域ごとに対応させて分散配置することにより、各出力端子部からの出力配線を交差させずに各貫通孔に行き渡らせることができる。
【００４３】  なお、この図８に示す対角線による領域分けと、先の図７に示した各貫通孔の配列とを対比してみると、図７に示す貫通孔の配列は、上記により説明した第２の形成例としての貫通孔の配列ルールに従ったものであることが分かる。すなわち、図７に示す十字配列の形成例としても、対角線で区切った際に形成される上記第１の組領域、上記第２の組領域をそれぞれ信号線用貫通孔形成領域、走査線用貫通孔形成領域に割り当てたものに該当するものである。  この点に鑑みると、図８に示す第２の形成例は、図７に示した第１の形成例において、配線を交差させない範囲で、貫通孔の形成位置を分散させたものと捉えることができる。換言すれば、図８に示す第２の形成例は、配線を交差させないという条件の下で、貫通孔の形成位置を分散させたものとなる。  貫通孔を分散配置すれば、該貫通孔が形成されるガラス基板８の強度の低下を効果的に抑制でき、貫通孔の形成に伴うガラス基板８の割れや破損などの発生をより強固に防止できる。
【００４４】  また、図９に示す第３の形成例は、独立表示駆動可能領域１ａを表示面と平行な面において１本の対角線により区切った際に形成される２領域のうち、一方の領域を信号線用貫通孔形成領域、他方の領域を走査線用貫通孔形成領域に割り当てたものである。具体的にこの図の例では、信号線用貫通孔は信号線用貫通孔形成領域内で一直線に配列させ、走査線用貫通孔についても走査線用貫通孔形成領域内で一直線に配列させるものとしている。
【００４５】  図からも明らかなように、このような第３の形成例によっても、ドライバチップ１１から各貫通孔への配線を交差させずに行き渡らせることができる。  特に第３の形成例では、ドライバチップ１１における出力端子部として、先の第１，第２の形成例のように４つを分割形成する必要はなく、信号線用出力端子部１１ｓと走査線用出力端子部１１ｇの２つを設けることで、配線の交差の防止が可能であることが分かる。
【００４６】  ここで、上記の図８及び図９の形成例の考察より、ドライバチップ１１から各貫通孔に配線の交差させずに行き渡らせるにあたっては、独立表示駆動可能領域１ａの対角線を境界として、信号線用貫通孔形成領域と走査線用貫通孔形成領域との領域分けを行うことが重要であることが分かる。
【００４７】  なお確認のため述べておくと、第３の形成例においても、先の第２の変形例と同様に、各領域内で貫通孔を分散配置させることでガラス基板８の強度確保を図ることが可能である。
【００４８】  また、上記による各形成例においては、ドライバチップ１１を独立表示駆動可能領域１ａの中央部に配置しているが、このことで、貫通孔への最大配線長を短くすることができる。
【００４９】  ＜２．具体的な駆動手法＞  続いて、上記により説明した表示パネル部についての具体的な駆動手法について説明する。  実施の形態の駆動手法としては、大別して、第１の駆動手法（ツリー構造）、第２の駆動手法（スター構造）、第３の駆動手法（格子構造）を挙げることができる。以下、これらの駆動手法について順に説明する。
【００５０】  [2-1．ツリー構造]  図１０は、第１の駆動手法を実現するための表示装置の構成についての説明図である。  図１０に示されるように、この場合の表示装置には、表示パネル１、及びその裏面側に独立表示駆動可能領域１ａごとに設けられたドライバチップ１１と共に、マスター制御部１５、及び複数のブリッジ回路１６が備えられる。
【００５１】  ここで、ツリー構造では、表示パネル１に形成される所定数の独立表示駆動可能領域１ａの集合を、１つのブロックＢｌとして扱う。具体的に、表示パネル１全体に形成される独立表示駆動可能領域１ａの総数をｎとすると、そのうちｍ個（ｎ＞ｍ）の独立表示駆動可能領域１ａの集合をブロックＢｌとするものである。
【００５２】  この図１０においては、表示パネル１上に独立表示駆動可能領域１ａが８×８＝６４個形成された例を示している。そしてこの場合において、４×４＝１６個の独立表示駆動可能領域１ａの集合を１つのブロックＢｌとしている。この結果、この場合の表示パネル１には計４個のブロックＢｌが形成されていることになる。
【００５３】  そして、この場合の表示装置においては、１つのブロックＢｌにつき、ブリッジ回路１６が１つ設けられる。  このブリッジ回路１６は、本例の場合、ドライバチップ１１と同様に表示パネル１の裏面側に対して形成するものとしている。  なお確認のため述べておくと、ツリー構造の場合、ブリッジ回路１６から各ドライバチップ１１への配線が、先の図５に示した対ドライバ配線１２ｂに相当するものとなる。
【００５４】  マスター制御部１５は、入力される映像信号に基づき、該映像信号に基づく画像を表示パネル１上に表示させるために必要な信号を生成し、該信号を各ブリッジ回路１６に対して出力する。  図のようにマスター制御部１５から各ブリッジ回路１６への配線は、それぞれ独立した配線となる（並列配線）。
【００５５】  各ブロックＢｌにおいては、マスター制御部１５より出力された信号（特に画像信号）がブリッジ回路１６を経由してそのブロックＢｌ内の各ドライバチップ１１に対して供給される。  そして、各ドライバチップ１１は、このように供給された信号に基づき対応する独立表示駆動可能領域１ａを表示駆動する。  これにより、表示パネル１上に入力映像信号に応じた画像表示が為される。
【００５６】  このようなツリー構造においては、ブリッジ回路１６をブロックＢｌの中心部に配置する。これにより、各ブリッジ回路１６に近いドライバチップ１１ほど、信号転送時間に余裕を持たせることができるという利点がある。
【００５７】  ここで、図１１を参照して、マスター制御部１５、ブリッジ回路１６、及びドライバチップ１１の具体的な動作内容について説明する。  図１１は、図１０に示した表示装置のブロック図である。  なおこの図１１では図示の都合上、表示パネル１上に形成される独立表示駆動可能領域１ａ（ドライバチップ１１）の総数を１６個とし、１つのブロックＢｌが４つの独立表示駆動可能領域１ａ（ドライバチップ１１）の集合で成るものとしている。
【００５８】  各部の動作内容の概要は以下の通りである。  先ず、マスター制御部１５は、入力された映像信号に基づく画像データ全体を、所定長ごと（例えば独立表示駆動可能領域１ａごとや独立表示駆動可能領域１ａの１ラインごと、或いはそれ以下のデータ単位）に分割し、それにより得られた各分割画像データに対してその送付先となるべきドライバチップ１１を特定するための情報（宛先情報）を付したパケットデータを生成する。  そして、このように生成したパケットデータを、それぞれ対応するブリッジ回路１６に対して配信する。すなわち、パケットデータを、上記宛先情報が表すドライバチップ１１（独立表示駆動可能領域１ａ）が属するブロックＢｌを担当するブリッジ回路１６に対して出力する。  マスター制御部１５は、データを規則的にパケット化し、それにより得られるパケットデータを順次送出することになる。  なおこの場合、パケットデータの構造は、ヘッダ部・データ部・パリティ部から成る一般的な構造とする。
【００５９】  また、マスター制御部１５は、各独立表示駆動可能領域１ａの発光タイミングを制御するためのタイミング信号を生成し、各ドライバチップ１１に供給するが、これについては後述する。
【００６０】  また、本例の場合、画像データは圧縮状態のまま伝送するものとしている。これにより、伝送帯域の削減、及びメモリ容量の削減が図られる。  なお、画像圧縮の方式としては、例えばＭＰＥＧ２やＨ.２６４などを挙げることができる。或いはドライバチップ１１のコストを削減しつつ高速表示を実現するとした場合等には、ＤＰＣＭ（Differential Pulse-code Modulation）のようなデコード処理負担の比較的軽い圧縮方式を採用することが望ましい。
【００６１】  ブリッジ回路１６は、主としてデータの分岐出力を行う。具体的には、マスター制御部１５から供給されるパケットデータについてシリアル→パラレル変換を行って、マスター制御部１５から供給される各パケットデータをブロックＢｌ内の全てのドライバチップ１１に対して配信する。  またこの場合のブリッジ回路１６は、パケットデータについてパリティチェックも行う。  具体的には、マスター制御部１５からシリアル転送されるパケットデータを所定のビット長バッファリングし、パリティの一致／不一致を判定する。
【００６２】  ドライバチップ１１は、対応するブリッジ回路１６から配信されるパケットデータのヘッダ部分を判読して、該パケットデータが自分宛のものかを判別する。  そして、配信されたパケットデータが自分宛のものであった場合は、該パケットデータに含まれる画像データに基づいて、対応する独立表示駆動可能領域１ａを表示駆動する。  ここで、前述のように本例では画像データを圧縮状態のまま伝送しているので、これに対応し各ドライバチップ１１では、パケット内の画像データに伸張処理（デコード処理）を施した上で、独立表示駆動可能領域１ａについての表示駆動を実行する。
【００６３】  ここで、各独立表示駆動可能領域１ａでの表示駆動の具体的な手法としては、通常の表示パネルについての表示駆動と同様に、線順次での表示が為されるように駆動することが順当には考えられる。  しかしながら、各独立表示駆動可能領域１ａにおいてそれぞれ線順次の表示を行ってしまうと、動画像の表示時において、各独立表示駆動可能領域１ａの境界部分が知覚され易くなる虞があることが判明した。  以下、この点につき図１２Ａ，１２Ｂ及び図１３Ａ，１３Ｂを参照して説明する。
【００６４】  図１２Ａ，１２Ｂは、通常構造の表示装置において一般的な線順次表示を行った場合に生じる問題点についての説明図である。  図１２Ａに示すような線順次表示を行うと、表示画像（動画像）が図１２Ｂに示すように被写体が画面横方向に移動するような画像とされる際に、図１２Ｂ中の枠内に表す表示画面のように、人間の視覚的には被写体がその移動方向とは逆側に傾いて見えるように知覚されてしまう。
【００６５】  図１３Ａ，１３Ｂは、本実施の形態の表示パネル１において、各独立表示駆動可能領域１ａが線順次表示を行った場合の問題点についての説明図である。  図１３Ａに示すように各独立表示駆動可能領域１ａにおいて図１２Ａに示したような線順次表示が行われると、各独立表示駆動可能領域１ａ内において図１２Ｂにて説明したものと同様の現象、すなわち各独立表示駆動可能領域１ａ内にて被写体がその移動方向とは逆側に傾いて知覚されてしまうという現象が起こる。  この結果、画像の見え方としては、図１３Ｂの枠内に示す知覚画像のように各独立表示駆動可能領域１ａの境界部分（水平方向に延びる境界線部分）が知覚されてしまうものとなる。  具体的には、或る独立表示駆動可能領域１ａの下部が更新されたすぐ次の瞬間に、その下に隣接する独立表示駆動可能領域１ａの上部が更新されることより、画像としては１フレーム分前後した画像が隣接表示されてしまうため、各独立表示駆動可能領域１ａの縦方向（垂直方向）における境界部分で、画像が切断されたように知覚されてしまうものである。
【００６６】  なお、画像のスキャン手法としては、画面の中央部から外側にかけてスキャンを行う手法もある。  図１４Ａ，１４Ｂは、このような中央部から外側へのスキャンを行った場合に生じる問題点についての説明図であるが、図１４Ａに示すように、本実施の形態の表示パネル１においてこのようなスキャンを行った場合は、表示画像として図１４Ｂに示すような被写体が横方向に移動する画像が得られる場合に、図１４Ｂ中の枠内に示すようにスキャン開始位置（つまりこの場合は中央部）を境に被写体の上側、下側がそれぞれ移動方向とは逆側に傾いて知覚されてしまう。つまり、画面中央部において、画像が分断されているように知覚されてしまうものである。
【００６７】  本実施の形態ではこれらの問題点の回避のため、以下で説明するような駆動手法を採る。  すなわち、各独立表示駆動可能領域１ａにおいて、信号の書き込みは各独立表示駆動可能領域１ａにおいて線順次の形式により行うが、その発光を、各独立表示駆動可能領域１ａにて一斉に行うようにするものである。  より具体的に、以下の説明では、表示パネル１の全画素を一斉発光させる例について説明する。
【００６８】  図１５及び図１６は、このような全画素一斉発光の手法についての説明図である。  図１５は、説明にあたり前提とする表示パネル１の構成についての説明図である。  先ず説明では、表示パネル１に形成される独立表示駆動可能領域１ａは４つであるものとする。具体的には、スキャン開始位置（紙面上、最も左上となる位置）を包含する独立表示駆動可能領域１ａ（以下、「領域Ａ」と表記）と、その右側に隣接する独立表示駆動可能領域１ａ（以下「領域Ｂ」）と、領域Ａの下側に隣接する独立表示駆動可能領域１ａ（以下「領域Ｃ」）と、領域Ｃの右側に隣接する独立表示駆動可能領域１ａ（以下「領域Ｄ」）の４つであるとする。
【００６９】  また説明では、１つの独立表示駆動可能領域１ａが４つの水平ラインで成るものとする。  ここで、領域Ａに形成される４つのラインを上側から順に座標（０，０）（０，１）（０，２）（０，３）と表す。  また、領域Ｂに形成される４つのラインを上側から順に座標（１，０）（１，１）（１，２）（１，３）と表す。  また、領域Ｃに形成される４つのラインを上側から順に座標（０，４）（０，５）（０，６）（０，７）と表し、領域Ｄに形成される４つのラインを上側から順に座標（１，４）（１，５）（１，６）（１，７）と表す。
【００７０】  図１６は、１フレーム期間におけるデータの書き込み及び発光の具体的動作例について説明するためのタイミングチャートである。  先ず図中には、垂直同期信号Ｖsyncが示されている。該垂直同期信号Ｖsyncの例えば立ち上がりタイミング間が、１フレーム期間に相当する。
【００７１】  また図中では、マスター制御部１５の転送クロックと、各ドライバチップ１１のクロックとが示されている。図のようにマスター制御部１５の転送クロックの方が各ドライバチップ１１のクロックよりも周波数が高く設定される。
【００７２】  マスター制御部１５は、１フレーム期間の開始に応じて、表示パネル１を構成する各独立表示駆動可能領域１ａの最上部のラインの画像データをブリッジ回路１６に転送（シリアル転送）する。このとき、書き込みスキャンとしては領域Ａ→領域Ｂ→領域Ｃ→領域Ｄの順で行われるようにすべく、マスター制御部１５はブリッジ回路１６に対しラインデータを（０，０）→（１，０）→（０，４）→（１，４）の順でブリッジ回路１６に出力する。  前述のようにブリッジ回路１６はマスター制御部１５から転送されたデータ（パケットデータ）を対応する各ドライバチップ１１に並列転送する（シリアル→パラレル変換）。
【００７３】  各ドライバチップ１１は、転送されたパケットデータが自分宛のものであるか否かを判定し、自分宛である場合は該パケットデータ内の画像データ（ラインデータ）に基づき対応する独立表示駆動可能領域１ａの該当するラインへのデータ書込を行う。前述のように本例の場合、マスター制御部１５は画像データを圧縮状態のまま転送するので、ドライバチップ１１はパケットデータ内の画像データをデコードした上で該当するラインへのデータ書込を行う。
【００７４】  このとき、上述のようにマスター制御部１５は（０，０）→（１，０）→（０，４）→（１，４）の順でラインデータをシリアル転送するので、領域Ａ〜領域Ｄでの書込開始タイミングは、図のように領域Ａ→領域Ｂ→領域Ｃ→領域Ｄの順にずれることになる。領域Ａのドライバチップ１１は、（０，０）のラインデータを全て受信・デコードしたことに応じて領域Ａの該当ラインへのデータ書込を行い、領域Ｂのドライバチップ１１は（１，０）のラインデータを全て受信・デコードしたことに応じて領域Ｂの該当ラインへのデータ書込を行う。同様に、領域Ｃのドライバチップ１１は（０，４）のラインデータを全て受信・デコードしたことに応じて領域Ｃの該当ラインへのデータ書込を行い、領域Ｄのドライバチップ１１は（１，７）のラインデータを全て受信・デコードしたことに応じて領域Ｄの該当ラインへのデータ書込を行うものである。
【００７５】  なお、前述のようにブリッジ回路１６はマスター制御部１５からの転送データについてシリアル→パラレル変換を行うのみであるため、その遅延はほぼ無視することができる。従ってこの図では、ブリッジ回路１６による遅延については考慮していない。
【００７６】  またマスター制御部１５は、上述のように表示パネル１を構成する各独立表示駆動可能領域１ａの最上部のラインの画像データをブリッジ回路１６に転送した後は、各独立表示駆動可能領域１ａの２段目のラインの画像データをブリッジ回路１６に転送する。この場合も、書き込みスキャンの順序を考慮し、マスター制御部１５はブリッジ回路１６に対しラインデータを（０，１）→（１，１）→（０，５）→（１，５）の順でブリッジ回路１６に出力する。
【００７７】  上述のように各ドライバチップ１１はラインデータを全て受信・デコードしたことに応じて該当領域の該当ラインへのデータ書込を開始するので、図のように（０，１）→（１，１）→（０，５）→（１，５）の順でラインデータの書き込みが行われる。
【００７８】  以降も同様に、マスター制御部１５による各ラインデータの転送、及びドライバチップ１１によるデータ書込が行われる。  そして、スキャン終了ラインとしてのライン（１，７）のラインデータについての書き込みが行われた後、１フレーム期間の終了タイミングの前となる所定タイミングにおいて、マスター制御部１５は、領域Ａ〜領域Ｄの各ドライバチップ１１に対し、発光を指示するためのタイミング信号を出力する。  この結果、表示パネル１を構成する各独立表示駆動可能領域１ａ（表示パネル１の全画素）が一斉に発光動作を行うことになる。
【００７９】  このように１フレーム期間の前半部にてライン順次の書き込みを行い、後半部にて全画素を一斉発光させるものとすれば、１フレーム後の画像が隣接表示されてしまうことを防止でき、図１３Ｂに示したように各独立表示駆動可能領域１ａの境界部分が知覚されてしまうといった問題の発生を効果的に防止できる。  また、図１４Ｂに示したような被写体の変形の問題の発生も効果的に防止できる。
【００８０】  図１７は、上記により説明した実施の形態としての駆動手法を実現するための表示装置の内部構成についての説明図である。  なおこの図１７では主にドライバチップ１１の内部構成を示している。
【００８１】  図示するようにドライバチップ１１には、パケット入力部１１Ａ、デコーダ１１Ｂ、信号処理部１１Ｃ、表示駆動部１１Ｄ、フレームメモリ１１Ｅが備えられる。また、これら各部の間でデータ通信を可能とするためのデータバス１１Ｆが備えられる。
【００８２】  パケット入力部１１Ａは、ブリッジ回路１６を経由して転送されるマスター制御部１５からのパケットデータを入力し、宛先の判定を行う。すなわち、入力パケットデータのヘッダ部分を参照して該パケットデータが自分宛のものであるか否かを判定する。  パケットデータが自分宛のものである場合は、該パケットデータのデータ部分（画像データ）をデコーダ１１Ｂに供給する。  デコーダ１１Ｂは、パケット入力部から供給された画像データについてのデコード処理（圧縮画像データの伸張処理）を行う。
【００８３】  フレームメモリ１１Ｅは、デコーダ１１Ｂによりデコードされた画像データをラインごとにバッファリング（一次蓄積）する。  信号処理部１１Ｃは、フレームメモリ１１Ｅに蓄積された画像データについて所要の信号処理を施すことで、パネル駆動用の各種信号（信号線Ｌｓや走査線Ｌｇの駆動信号などパネル表示駆動に必要な信号）を得る。
【００８４】  表示駆動部１１Ｄは、信号処理部１１Ｃで得られたパネル駆動用の各種信号と、マスター制御部１５より供給されるタイミング信号（発光タイミングの制御信号）とに基づき、対応する独立表示駆動可能領域１ａを表示駆動する。  先の図１６の説明からも理解されるように、この場合におけるマスター制御部１５からの上記タイミング信号は各独立表示駆動可能領域１ａの発光タイミングを同期させるための信号とされ、この結果、１フレームごとに各独立表示駆動可能領域１ａでの同時発光（一斉発光）が実現される。
【００８５】  なお、上記では、表示パネル１の画面全体を一斉発光（表示パネル１を構成する全画素を一斉発光）させるものとしたが、このような全画素の一斉発光を行った場合には、パネル駆動のための電力ピーク値が大となってしまい、例えば電源回路部の構成部品の耐圧を上げる等の対策を施すことが必要となる等して、コストアップを助長する虞などがある。
【００８６】  そこで、表示パネル１内の複数の独立表示駆動可能領域１ａごとに、発光タイミングをずらすという手法を採ることもできる。  このとき、発光タイミングをずらす量は、該発光タイミングのずれが人間の視覚的に知覚されない範囲内とする。換言すれば、人間の視覚的には全画素同時発光であると知覚される範囲内において発光タイミングをずらすようにするものである。
【００８７】  このことで、先の図１３Ｂや図１４Ｂにて説明した問題の発生の防止を図りつつ、電力ピーク値を効果的に低減することができ、高耐圧品の使用を避けること等が可能となって製品コストの増大を防止できる。
【００８８】  なお確認のため述べておくと、このように複数の独立表示駆動可能領域１ａごとに発光タイミングをずらす手法も、各独立表示駆動可能領域１ａにて発光を一斉に行う手法の範疇に属するものである。
【００８９】  [2-2．スター構造]  図１８は、第２の駆動手法（スター構造）を実現するための表示装置の構成についての説明図である。  図１８に示すように、このスター構造では、先のツリー構造ではマスターと各ドライバとの間に挿入されていたブリッジ回路１６が省略され、図のようにマスター制御部２０と各ドライバチップ１１とが直接的に接続されている。つまりこの場合のマスター制御部２０は、各ドライバチップ１１に対してデータをパラレル出力する。
【００９０】  このスター構造では、画面の一部のみ表示データが更新された場合に、マスター制御部２０がその更新領域に該当する独立表示駆動可能領域１ａ（ドライバチップ１１）に対する配線にのみデータを送出し、他のドライバチップ１１に対する配線にはデータを送出しない。  このとき、データを受け取ったドライバチップ１１はそのデータに基づき画素の更新を行い、データを受け取らなかったドライバチップ１１は、先の図１７に示したフレームメモリ１１Ｅに蓄積されたデータを参照して画素の更新を行う。
【００９１】  このようにスター構造によれば、画面の一部のみ表示データが更新された場合にデータ通信量を効果的に抑えることができ、例えば画面の一部が静止画、他の部分が動画の表示を行う場合等に特に好適となる。
【００９２】  [2-3．格子構造]  図１９は、第３の駆動手法（格子構造）を実現するための表示装置の構成についての説明図である。  図１９に示すように、該格子構造では、隣接関係にある独立表示駆動可能領域１ａのドライバチップ１１同士をそれぞれ接続したネットワーク状の配線が為されている。  この場合のマスター制御部２１は、各ドライバチップ１１にデータを供給するにあたり、少なくとも表示パネル１における１つのドライバチップ１１と接続されていればよい。この図の例では、マスター制御部２１は表示パネル１上の最下段に配列された各ドライバチップ１１と接続されている。  この場合のマスター制御部２１は、目的とするドライバチップ１１にデータが適正に送付されるべく、例えば先のパケットデータと同様に宛先情報を含むデータを送出することになる。
【００９３】  このスター構造では、各ドライバチップ１１は、データの受け取りのみではなく、隣接するドライバチップ１１にデータを中継する機能を有する。  １つのドライバチップ１１にデータを送るためには複数の経路が存在することになるが、なるべく１つの経路にデータが集中しないようにデータの送信経路を決定することが重要となる。また同時に、データの送信経路長はなるべく短くなるようにすることも高フレームレート化を図る上で重要となる。  このデータの送信経路の決定には、例えばインターネット通信におけるルーティングの機能を応用することができる。
【００９４】  図２０及び図２１によりデータルーティングの具体例について説明する。  図２０は、表示パネル１上の１つの独立表示駆動可能領域１ａでデータ更新が必要となった場合におけるデータルーティングの例を示している。  １つの独立表示駆動可能領域１ａでのみデータ更新が必要とされる場合、マスター制御部２１から該当するドライバチップ１１までの送信経路としては図のように最短経路を選択することが有効である。
【００９５】  また図２１は、表示パネル１上の複数の独立表示駆動可能領域１ａでデータ更新が必要となった場合におけるデータルーティングの例を示している。  具体的にこの図では、連続する６つ（２×３）の独立表示駆動可能領域１ａでデータ更新が必要とされた場合を例示している。
【００９６】  複数の独立表示駆動可能領域１ａでデータ更新が必要とされた場合、対応する各ドライバチップ１１に対し、なるべく１つの経路にデータが集中せず且つデータの送信経路長がなるべく短くなるようにルーティングを行う。  この図では、各ドライバチップ１１に対し、それぞれ別々の経路で更新データを送信（つまりデータ送信経路の重複を防止）し且つ各ドライバチップ１１への送信経路長が最短となるルーティングの例を示している。
【００９７】  なお確認のため述べておくと、各ドライバチップ１１へのデータ転送帯域は全面同時書き換え（データ更新）に対応するだけの能力を持たせるため、送信経路としては必ずしも最短ルートを選択する必要性はない。
【００９８】  ここで、大画面の表示装置では表示面の全体を使って動画像を映し出すだけでなく、一部の領域のみに動画像を表示し編集作業などで画面の一部だけを更新するような利用法が増えていくと考えられる。  上記により説明した格子構造としても、このように画面の一部のみに更新を要するデータを表示する場合に好適となる。
【００９９】  ＜３．変形例＞  以上、本技術に係る実施の形態について説明したが、本技術はこれまでで説明した具体例に限定されるべきものではない。  例えばこれまでの説明では、本技術を有機ＥＬディスプレイに適用する場合を例示したが、本技術は自発光型又は非自発光型のディスプレイを問わず広く適用が可能なものである。
【０１００】  一例として、図２２にプラズマディスプレイへの適用例を示す。  プラズマディスプレイの場合、サブピクセルに相当する各セル３２が形成された表示パネル２５の裏面側に対して貫通孔を形成し、該貫通孔を介して、セル３２ごとに設けられるデータ電極３４（信号線）とドライバチップ３６とを電気的に接続するための貫通配線２７を通すものとすればよい。
【０１０１】  具体的に、この場合の表示パネル２５は、その最前面側から順に前面ガラス２８、透明電極２９、誘電体３０が形成され、その下層側に、それぞれがリブ３１により隔てられたセル３２が形成されている。図のようにセル３２としては、その内部にＲ蛍光体３３Ｒが形成されて赤色表示を行うセル３２と、その内部にＧ蛍光体３３Ｇが形成されて緑色表示を行うセル３２と、その内部にＢ蛍光体３３Ｂが形成されて青色表示を行うセル３２の３種が形成され、これらが１セットで１画素を形成する。
【０１０２】  各蛍光体３３の下側にはデータ電極３４が形成されている。また、表示パネル２５の最下層部には背面ガラス３５が形成されている。
【０１０３】  そして、背面ガラス３５の裏面側において、裏面配線層２６が形成されている。該裏面配線層２６には、先の裏面配線層１２と同様、パネル−ドライバ間配線２６ａと対ドライバ配線２６ｂとが形成されている。  図のように背面ガラス３５に対して貫通孔が形成され、該貫通孔を介してデータ電極３４とパネル−ドライバ間配線２６ａとが貫通配線２７により電気的に接続される。このことで、ドライバチップ３６が、パネル−ドライバ間配線２６ａを介してデータ電極を駆動することができる。
【０１０４】  なお図示は省略したが、この場合も表示パネル２５には走査線が設けられ、該走査線とドライバチップ３６とが背面ガラス３５に形成された貫通孔を介して電気的に接続されることで、ドライバチップ３５が上記走査線を駆動することが可能とされている。
【０１０５】  図２３は、反射型液晶ディスプレイへの適用例を示している。  この場合も概要としては、その内部に画素が形成された表示パネル４０の裏面側に対し、ドライバチップ５２が接続された裏面配線層４１を設け、表示パネル４０の裏面側に貫通孔を形成し、該貫通孔を介して表示パネル４０に設けられた信号線、走査線とドライバチップ５２とを貫通配線４２により電気的に接続する。
【０１０６】  具体的に、この場合の表示パネル４０は、最前面側から順に前面ガラス４３、カラーフィルタ４４、透明電極４５が形成されており、その下層側に、液晶層４６、反射電極４７、絶縁層４８、半導体・配線層４９、絶縁層５０、及びガラス基板５１が順に形成されている。
【０１０７】  カラーフィルタ４４としては、図のように赤色表示用のＲカラーフィルタ４４Ｒ、緑色表示用のカラーフィルタ４４Ｇ、青色表示用のＢカラーフィルタ４４Ｂが形成され、それらカラーフィルタ４４ごとに反射電極４７及びＴＦＴ４９ａが設けられる。各１つのカラーフィルタ４４、反射電極４７、ＴＦＴ４９ａの組は、１つのサブピクセル対応に設けられ、Ｒ，Ｇ，Ｂの３色一組で１つの画素を構成する。
【０１０８】  半導体・配線層４９には、上記ＴＦＴ４９ａが形成されると共に、信号線、走査線の配線が為されている。  ここで、ＴＦＴ４９ａは、絶縁層４８を貫通するコンタクト部により反射電極４７と電気的に接続されている。
【０１０９】  そして、半導体・配線層４９における信号線、走査線は、その下層側に形成された絶縁層５０及びガラス基板５１を貫通する貫通配線４２と接続されている。
【０１１０】  裏面配線層４１には、先の裏面配線層１２と同様、パネル−ドライバ間配線４１ａと対ドライバ配線４１ｂとが形成されている。  該裏面配線層４１において、パネル−ドライバ間配線４１ａが上述した貫通配線４２と接続されることで、ドライバチップ５２が、パネル−ドライバ間配線４１ａを介して信号線、走査線を駆動することができる。
【０１１１】  なお確認のため述べておくと、図２２に示す表示パネル２５及び図２３に示す表示パネル４０においても、信号線や走査線については先の図２に示したように途中で分断されるように形成し、パネル上に複数の独立表示駆動可能領域１ａが形成されるようにする。
【０１１２】  また、液晶ディスプレイの場合、先に説明したような一斉発光を行うとしたときは、１フレーム期間の後半でのみ光源（或いはバックライト）が点灯されるように制御すればよい。
【０１１３】  また、図２３に示す構造は、本技術を電子ペーパーに適用するとした場合にもほぼ同様に適用可能なものである。
【０１１４】  また、これまでの説明では、マスターからドライバまでにかけての配線は電気配線であることを前提としたが、特に前述した格子構造などでは、光配線（光ケーブル）を採用することもできる。
【０１１５】  また、本技術としては以下に示すような構成を採ることもできる。（１）  それぞれが独立した信号線及び走査線を有することで独立した表示駆動が可能とされた複数の独立表示駆動可能領域が一枚の基板上に形成されている表示パネルと、  前記独立表示駆動可能領域のそれぞれに対応して前記表示パネルの表示面とは逆側の裏面側に設けられ、それぞれが、対応する独立表示駆動可能領域における前記信号線および前記走査線を駆動してその独立表示駆動可動領域を表示駆動する複数の表示駆動回路部と  を備える表示装置。（２）  前記表示パネルの前記裏面側には、各表示駆動回路部と、対応する独立表示駆動可能領域における前記信号線および前記走査線とをそれぞれ結線するための貫通孔が形成されている  上記（１）に記載の表示装置。（３）  各独立表示駆動可能領域は、その独立表示駆動可能領域の対角線を境に、前記信号線用の前記貫通孔が形成される信号線用貫通孔形成領域と、前記走査線用の前記貫通孔が形成される走査線用貫通孔形成領域とに領域分けされている  上記（２）に記載の表示装置。（４）  各独立表示駆動可能領域は、前記表示面と平行な面において２本の対角線により区切った際に形成される４つの領域のうち、互いに対向関係にある２つの領域からなる第１の組領域と、前記第１の組領域における対向関係の方向とは異なる方向において対向関係にある２つの領域からなる第２の組領域とに領域分けされ、  前記第１の組領域が前記信号線用貫通孔形成領域であり、  前記第２の組領域が前記走査線用貫通孔形成領域である  上記（３）に記載の表示装置。（５）  入力映像データに応じた信号を生成し、その信号を各表示駆動回路部に対して供給する表示制御部を備える  上記（１）から（４）のいずれかに記載の表示装置。（６）  前記表示制御部は各表示駆動回路部に対して画像データを圧縮状態のまま供給し、  各表示駆動回路部は、  前記画像データを伸張した結果に基づき、対応する独立表示駆動可能領域における前記信号線および前記走査線を駆動する  上記（５）に記載の表示装置。（７）  前記表示制御部は、  前記入力映像データに応じた信号を生成して出力するマスター回路部と、  前記複数の表示駆動回路部のうちの所定数の前記表示駆動回路部に対応して設けられ、それぞれが前記マスター回路部からの出力信号を対応する前記所定数の表示駆動回路部に対してパラレル出力する複数のブリッジ回路部と  を有する  上記（５）または（６）に記載の表示装置。（８）  前記表示制御部は、  前記入力映像データに応じた信号を生成し、それらを各表示駆動回路部にパラレル出力する回路部を有する  上記（５）または（６）に記載の表示装置。（９）  隣接配置関係にある表示駆動回路部同士が配線により接続されており、  前記表示制御部は、  前記入力映像データに応じた信号として、受け取り先となる一の表示駆動回路部を指定する宛先情報を含む信号を生成し、その信号を前記複数の表示駆動回路部のうちの少なくとも１つに対して出力する  上記（５）または（６）に記載の表示装置。（１０）  前記表示制御部は、  前記独立表示駆動可能領域内の全画素を一斉発光させるためのタイミング信号を生成し、各表示駆動回路部に対して供給する  上記（５）から（９）のいずれかに記載の表示装置。（１１）  前記表示制御部は、  前記表示パネルに形成される全画素を一斉発光させるためのタイミング信号を生成し、各表示駆動回路部に対して供給する  上記（１０）に記載の表示装置。（１２）  前記表示制御部は、  前記一斉発光のタイミングを前記独立表示駆動可能領域間で異ならせるように前記タイミング信号を生成し、各表示駆動回路部に対して供給する  上記（１０）に記載の表示装置。（１３）  それぞれが独立した信号線及び走査線を有することで独立した表示駆動が可能とされた複数の独立表示駆動可能領域が一枚の基板上に形成されている表示パネルについて、  前記表示パネルの表示面とは逆側の裏面側から各独立表示駆動可能領域の前記信号線及び前記走査線を駆動して、その独立表示駆動可動領域を表示駆動する  表示方法。
【０１１６】  本出願は、日本国特許庁において２０１２年１月１０日に出願された日本特許出願番号２０１２−００１９６３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【０１１７】  当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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