(57)【要約】  シフトレジスタ（６０）は、論理回路（６１ａ、６２ａ、・・）と、第１出力部（６１ｂ、６２ｂ、・・）と、第２出力部（６１ｃ、６２ｃ、・・）とから構成される複数の単位回路（６１、６２、・・）が多段に接続されて構成される。第１出力部は、駆動信号を出力するためのバッファアンプであって、第１電圧（クロック信号ＣＬＫ）を出力する第１トランジスタ（８０）と、第１電圧よりも低い第２電圧（基準電圧ＶＳＳ２）を出力する第２トランジスタ（８１）とを備える。第２出力部は、次段の単位回路に信号を出力するためのバッファアンプであって、第３電圧（クロック信号ＣＬＫ）を出力する第３トランジスタ（８３）と、第３電圧よりも低い第４電圧（基準電圧ＶＳＳ１）を出力する第４トランジスタ（８４）とを備える。第２電圧（基準電圧ＶＳＳ２）は、第４電圧（基準電圧ＶＳＳ１）よりも高い電位に設定されている。
2013160941.tif 000002
【特許請求の範囲】
【請求項１】
第１出力部と、第２出力部と、論理回路とを具備する単位回路が多段に接続されて構成されるシフトレジスタであって、
前記第１出力部は、駆動信号を出力するための駆動用出力端子と、第１電圧を前記駆動用出力端子に供給するための第１トランジスタと、前記第１電圧よりも低い第２電圧を前記駆動用出力端子に供給するための第２トランジスタとを備え、
前記第２出力部は、次段の単位回路に信号を出力するための次段用出力端子と、第３電圧を前記次段用出力端子に供給するための第３トランジスタと、前記第３電圧よりも低い第４電圧を前記次段用出力端子に供給するための第４トランジスタとを備え、
前記論理回路は、前段の単位回路から入力される信号に応じて、前記第１トランジスタ及び前記第３トランジスタの導通及び非導通を切り換えるための第１信号を生成する第１信号生成部と、前記第２トランジスタ及び前記第４トランジスタの導通及び非導通を切り換えるための第２信号を生成する第２信号生成部とを備え、
前記第１トランジスタ及び前記第２トランジスタの電流供給能力は、前記第３トランジスタ及び前記第４トランジスタの電流供給能力よりも高く、
前記第２電圧は、前記第４電圧よりも高い電位に設定されている、
シフトレジスタ。
【請求項２】
前記論理回路は、前記第１信号及び前記第２信号を生成するための高電圧源及び低電圧源に接続され、
前記第４電圧は、前記低電圧源の出力電圧と同一の電位に設定されている、
請求項１に記載のシフトレジスタ。
【請求項３】
前記第１トランジスタは、前記第１信号が入力される制御端子と、第１出力端子と、前記駆動用出力端子に接続された第２出力端子とを有し、
前記第１出力端子は、前記第１電圧であるハイレベル及び前記第１電圧よりも低い電圧であるローレベルをとるクロック信号の信号源に接続され、
前記論理回路は、少なくとも、前記クロック信号がハイレベルからローレベルとなる直前からの所定期間、前記制御端子と、前記第１信号生成部とを電気的に切断する、
請求項１又は２に記載のシフトレジスタ。
【請求項４】
さらに、前記第１トランジスタの前記制御端子と前記第２出力端子との間に接続されたコンデンサを備え、
前記制御端子の電位は、前記クロック信号がローレベルになった時に、前記第４電圧から当該第４電圧よりも低い電圧に変化する
請求項３に記載のシフトレジスタ。
【請求項５】
前記ローレベルは、前記第４電圧と同じ電位である
請求項３に記載のシフトレジスタ。
【請求項６】
請求項１〜３のいずれか１項に記載のシフトレジスタと、
前記シフトレジスタから出力された複数の駆動信号を伝送するための複数の走査線と、
前記複数の走査線と交差するように配置され、映像信号を伝送するための複数の信号線と、
前記複数の走査線と前記複数の信号線との交点のそれぞれに配置され、前記駆動信号による制御の下で、前記映像信号に対応する発光を行う複数の画素回路から構成される表示部と
を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ、及び、そのシフトレジスタを走査線駆動回路として備える表示装置に関する。
【背景技術】
【０００２】
シフトレジスタは、有機エレクトロルミネッセンス（ＥＬ）表示装置等の表示装置における走査線駆動回路として用いられる。そのようなシフトレジスタでは、出力段として、走査線を駆動するために大きな電流供給能力をもつバッファアンプが用いられ、バッファアンプにおける貫通電流を抑制することが要求される。バッファアンプは、一般に、排他的にオン状態となる２つのトランジスタが直列に接続されて構成される。ここで、貫通電流とは、オフ（非導通）状態のトランジスタを流れる漏れ電流である。貫通電流を抑制することで、無駄な消費電力を抑制することができる。【０００３】
最近では、シフトレジスタは、製造コストの点から、単一の型のトランジスタ（例えば、ｎ型トランジスタ）で構成されるのが一般的となってきている。そのようなシフトレジスタでは、ＣＭＯＳで構成される場合に比べ、貫通電流が流れ易いことから、貫通電流（つまり、消費電力）を抑制することがより強く要求される。【０００４】
このような要求に応える従来のシフトレジスタとして、様々な技術が提案されている（例えば、特許文献１参照）。特許文献１では、図１３に示されるように、各段の単位回路において、出力段として、並列に接続された２つのバッファアンプが設けられている。一つのバッファアンプは、対応する走査線に駆動信号を出力し、もう一つのバッファアンプは、次段の単位回路へ信号を出力する。このように、単位回路における出力段を２つのバッファアンプに分離することで、負荷（浮遊容量をもつ走査線）に出力される駆動信号の鈍りに起因する貫通電流を抑制しようとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００９／０２８７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された技術では、貫通電流の抑制が十分ではないために、依然として消費電力が大きいという問題がある。【０００７】
そこで、本発明は、このような状況に鑑みてなされたものであり、より消費電力が削減さるシフトレジスタ及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係るシフトレジスタは、第１出力部と、第２出力部と、論理回路とを具備する単位回路が多段に接続されて構成されるシフトレジスタであって、前記第１出力部は、駆動信号を出力するための駆動用出力端子と、第１電圧を前記駆動用出力端子に供給するための第１トランジスタと、前記第１電圧よりも低い第２電圧を前記駆動用出力端子に供給するための第２トランジスタとを備え、前記第２出力部は、次段の単位回路に信号を出力するための次段用出力端子と、第３電圧を前記次段用出力端子に供給するための第３トランジスタと、前記第３電圧よりも低い第４電圧を前記次段用出力端子に供給するための第４トランジスタとを備え、前記論理回路は、前段の単位回路から入力される信号に応じて、前記第１トランジスタ及び前記第３トランジスタの導通及び非導通を切り換えるための第１信号を生成する第１信号生成部と、前記第２トランジスタ及び前記第４トランジスタの導通及び非導通を切り換えるための第２信号を生成する第２信号生成部とを備え、前記第１トランジスタ及び前記第２トランジスタの電流供給能力は、前記第３トランジスタ及び前記第４トランジスタの電流供給能力よりも高く、前記第２電圧は、前記第４電圧よりも高い電位に設定されている。【０００９】
なお、本発明は、上記シフトレジスタを走査線駆動回路として備える表示装置として実現することもできる。
【発明の効果】
【００１０】
本発明に係るシフトレジスタ及び表示装置により、従来よりも消費電力が削減される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態における表示装置の構成を示すブロック図である。
【図２】図２は、図１における走査線駆動回路と表示部との接続関係を示す図である。
【図３】図３は、図２に示される走査線駆動回路が有するシフトレジスタを示す回路図である。
【図４】図４は、図３に示されるシフトレジスタの各単位回路を構成する第１出力部及び第２出力部の詳細な構成を示す回路図である。
【図５】図５は、図４に示される回路を備えるシフトレジスタによる効果を示すグラフである。
【図６】図６は、変形例に係る各単位回路を構成する第１出力部及び第２出力部の詳細な構成を示す回路図である。
【図７】図７は、図６に示される回路を備えるシフトレジスタによる効果を示すグラフである。
【図８】図８は、図３に示されるシフトレジスタを構成する各単位回路の詳細な回路図である。
【図９】図９は、図８に示される第１単位回路の動作を示すタイミングチャートである。
【図１０】図１０は、第１出力部に着目した第１単位回路の機能的な回路図である。
【図１１】図１１は、図１０に示される第１単位回路の動作を示すタイミングチャートである。
【図１２】図１２は、本発明に係る表示装置の外観図である。
【図１３】図１３は、従来のシフトレジスタを構成する単位回路の回路図である。
【発明を実施するための形態】
【００１２】
（本発明の基礎となった知見）
本発明者らは、「背景技術」の欄において記載した特許文献１の技術に関して、以下の問題が生じることを見出した。
【００１３】
表示装置の技術進化に伴い、近年、例えば新規に酸化物を半導体層として用いたトランジスタでシフトレジスタを構成する場合がみられるが、このような新規のトランジスタは一般に、デプレッション特性を有する傾向がある。このような特性を有するトランジスタでは、ゲート・ソース間電圧として０Ｖが入力されても、完全にオフ状態にはならず、電流が流れる。また、一般的にバッファアンプを駆動する場合、構成するトランジスタのオフ動作はゲート・ソース間電圧を０Ｖに設定することで実現している。よって、特許文献１の技術では、このようなデプレッション特性を有するトランジスタでシフトレジスタが構成される場合には、ゲート・ソース間電圧への０Ｖ設定によりオフ状態が実現できない為、貫通電流の抑制が十分ではないという問題がある。
【００１４】
また、表示パネルの大画面化に伴い、バッファアンプを構成するトランジスタは、より大きな電流供給能力が要求され、サイズが大きくなってきている。そのために、貫通電流も大きくなり、消費電力への影響が大きい。
【００１５】
そこで、このような問題を解決するために、本発明の一態様に係るシフトレジスタは、第１出力部と、第２出力部と、論理回路とを具備する単位回路が多段に接続されて構成されるシフトレジスタであって、前記第１出力部は、駆動信号を出力するための駆動用出力端子と、第１電圧を前記駆動用出力端子に供給するための第１トランジスタと、前記第１電圧よりも低い第２電圧を前記駆動用出力端子に供給するための第２トランジスタとを備え、前記第２出力部は、次段の単位回路に信号を出力するための次段用出力端子と、第３電圧を前記次段用出力端子に供給するための第３トランジスタと、前記第３電圧よりも低い第４電圧を前記次段用出力端子に供給するための第４トランジスタとを備え、前記論理回路は、前段の単位回路から入力される信号に応じて、前記第１トランジスタ及び前記第３トランジスタの導通及び非導通を切り換えるための第１信号を生成する第１信号生成部と、前記第２トランジスタ及び前記第４トランジスタの導通及び非導通を切り換えるための第２信号を生成する第２信号生成部とを備え、前記第１トランジスタ及び前記第２トランジスタの電流供給能力は、前記第３トランジスタ及び前記第４トランジスタの電流供給能力よりも高く、前記第２電圧は、前記第４電圧よりも高い電位に設定されている。
【００１６】
これにより、より大きな負荷を駆動する第１出力部は、第２出力部よりも大きな電流供給能力を有するとともに、貫通電流が大きくなりがちな第１出力部では、第２トランジスタをオフさせるために入力されるゲート・ソース間電圧Ｖｇｓが、第２出力部に比べ、より逆バイアス方向の電圧となる。よって、デプレッション特性を有するＮ型トランジスタでシフトレジスタを構成した場合であっても、第２トランジスタがオフの時に第２トランジスタを流れる貫通電流が抑制される。
【００１７】
ここで、前記論理回路は、前記第１信号及び前記第２信号を生成するための高電圧源及び低電圧源に接続され、前記第４電圧は、前記低電圧源の出力電圧と同一の電位に設定されていてもよい。
【００１８】
これにより、第２トランジスタを非導通にする第２信号が第２トランジスタに入力された場合に、第２トランジスタのゲート・ソース間電圧Ｖｇｓが負となり、確実に貫通電流が抑制される。
【００１９】
また、前記第１トランジスタは、前記第１信号が入力される制御端子と、第１出力端子と、前記駆動用出力端子に接続された第２出力端子とを有し、前記第１出力端子は、前記第１電圧であるハイレベル及び前記第１電圧よりも低い電圧であるローレベルをとるクロック信号の信号源に接続され、前記論理回路は、少なくとも、前記クロック信号がハイレベルからローレベルとなる直前からの所定期間、前記制御端子と、前記第１信号生成部とを電気的に切断してもよい。より具体的には、さらに、前記第１トランジスタの前記制御端子と前記第２出力端子との間に接続されたコンデンサを備え、前記制御端子の電位は、前記クロック信号がローレベルになった時に、前記第４電圧から当該第４電圧よりも低い電圧に変化してもよい。
【００２０】
これにより、第１トランジスタに印加されるクロック信号がローレベルになる直前から、所定の期間だけ、第１信号生成部と第１トランジスタのゲートとが電気的に切断される。よって、第１トランジスタを通過するクロック信号が立ち下がったときに、そのレベル変化がコンデンサを介して第１トランジスタの第２出力端子から制御端子に伝達され、第１トランジスタの制御端子の電位が下がる。その結果、第１トランジスタのゲートは、ソースに対してより逆バイアス方向の電位となり、第１トランジスタの貫通電流も抑制される。
【００２１】
また、前記ローレベルは、前記第４電圧と同じ電位であってもよい。
【００２２】
これにより、クロック信号がローレベルのときには、直列接続された第１トランジスタ及び第２トランジスタの両端における電位が等しくなるので、貫通電流が流れない。
【００２３】
なお、本発明は、このようなシフトレジスタとして実現できるだけでなく、そのようなシフトレジスタを走査線駆動回路として備える表示装置として実現してもよい。また、これらの全般的または具体的な態様は、複数の回路で実現されてもよいし、１チップの集積回路で実現されてもよい。
【００２４】
（実施の形態）
以下、本発明の一態様に係るシフトレジスタ及び表示装置について、図面を参照しながら具体的に説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
【００２５】
図１は、本発明の実施の形態における表示装置１０の構成を示すブロック図である。
【００２６】
この表示装置１０は、外部から入力される映像信号を表示する有機ＥＬディスプレイであり、制御回路２０、表示部３０、信号線駆動回路４０及び走査線駆動回路５０を備える。
【００２７】
制御回路２０は、外部から入力される映像信号を同期信号と画素信号とに分離し、分離した同期信号及び画素信号を、それぞれ、走査線駆動回路５０及び信号線駆動回路４０に出力する。
【００２８】
表示部３０は、画素回路が２次元状に配置されて構成される表示パネルである。
【００２９】
信号線駆動回路４０は、制御回路２０から入力された画素信号を、列方向に走る複数の信号線４１を介して表示部３０に供給する。
【００３０】
走査線駆動回路５０は、制御回路２０から入力された同期信号を、内蔵するシフトレジスタでシフトしていくことで走査線用の駆動信号を生成し、生成した駆動信号を、行方向に走る複数の走査線５１を介して、表示部３０に供給する。
【００３１】
図２は、図１における走査線駆動回路５０と表示部３０との接続関係を示す図である。
【００３２】
走査線駆動回路５０は、走査線５１（Ｓｃａｎ信号用の走査線５１ａ、５１ｂ、５１ｃ、・・）に駆動信号を出力するシフトレジスタ６０から構成される。
【００３３】
シフトレジスタ６０は、論理回路（６１ａ、６２ａ、６３ａ、・・）と、第１出力部（６１ｂ、６２ｂ、６３ｂ、・・）と、第２出力部（６１ｃ、６２ｃ、６３ｃ、・・）とから構成される複数の単位回路（第１単位回路６１、第２単位回路６２、第３単位回路６３、・・）が多段（直列）に接続されて構成されている。
【００３４】
シフトレジスタ６０を構成する単位回路のそれぞれにおいて、第１出力部（６１ｂ等）及び第２出力部（６１ｃ等）は、いずれも、論理回路（６１ａ等）から出力される２つの制御信号を入力として駆動信号を出力する。第１出力部（６１ｂ等）は、走査線５１（５１ａ〜５１ｃ）を駆動するための駆動信号を出力するためのバッファアンプであり、一方、第２出力部（６１ｃ等）は、次段の単位回路に信号（シフトアウト信号）を出力するためのバッファアンプである。
【００３５】
表示部３０を構成する個々の画素回路３１は、図２に示されるように、スイッチングトランジスタ３２、駆動トランジスタ３５、有機ＥＬ素子３６及びコンデンサ３７を備える。スイッチングトランジスタ３２は、走査線５１ａから入力されるＳｃａｎ信号に応じて、信号線４１を介して入力される画素信号（Ｄａｔａ）をコンデンサ３７に保持させるか否かを制御する。駆動トランジスタ３５は、コンデンサ３７に保持された電圧に応じた電流を有機ＥＬ素子３６に流す。
【００３６】
図３は、図２に示される走査線駆動回路５０が有するシフトレジスタ６０を示す回路図である。ここでは、シフトレジスタ６０を構成する多段の単位回路のうち、最初の３つの単位回路（第１単位回路６１、第２単位回路６２、第１単位回路６３）だけが示されている。
【００３７】
第１単位回路６１は、論理回路６１ａ、第１出力部６１ｂ及び第２出力部６１ｃを備える。第２単位回路６２は、論理回路６２ａ、第１出力部６２ｂ及び第２出力部６２ｃを備える。第３単位回路６３は、論理回路６３ａ、第１出力部６３ｂ及び第２出力部６３ｃを備える。なお、各単位回路は、同じ回路構成及び接続関係を有する。よって、以降では、一つの単位回路（第１単位回路６１）について、説明する。
【００３８】
論理回路６１ａは、高電圧源の電源電圧ＶＤＤ１、低電圧源の基準電圧ＶＳＳ１及びクロック信号ｘＣＬＫの信号源に接続され、入力端子ＩＮに入力される入力信号（１水平同期期間または複数の水平期間を示すパルス信号、あるいは、２段目以降の単位回路では前段の単位回路から出力される信号）に応じて、２つの出力端子Ｑ及びｘＱから、並列接続された第１出力部６１ｂ及び第２出力部６１ｃに制御信号（第１信号及び第２信号）を出力する。
【００３９】
第１出力部６１ｂは、第１電圧（ここでは、クロック信号ＣＬＫ）と第２電圧（ここでは、基準電圧ＶＳＳ２）に接続され、論理回路６１ａからの制御信号（第１信号及び第２信号）に応じて、走査線５１を駆動する駆動信号を出力するバッファアンプである。この第１出力部６１ｂから出力される駆動信号のハイレベルは、クロック信号ＣＬＫで定まる電位であり、一方、そのローレベルは、基準電圧ＶＳＳ２である。なお、基準電圧ＶＳＳ２は、基準電圧ＶＳＳ１より高い電位に設定されている。また、第１出力部６１ｂの電流供給能力は、第２出力部６１ｃの電流供給能力よりも高い。
【００４０】
第２出力部６１ｃは、第３電圧（ここでは、クロック信号ＣＬＫ）と第４電圧（ここでは、基準電圧ＶＳＳ１）に接続され、論理回路６１ａからの制御信号（第１信号及び第２信号）に応じて、次段の単位回路に信号（シフトアウト信号）を出力するバッファアンプである。この第２出力部６１ｃから出力される駆動信号のハイレベルは、クロック信号ＣＬＫで定まる電位であり、一方、そのローレベルは、基準電圧ＶＳＳ１である。
【００４１】
このように、このシフトレジスタ６０の各単位回路では、出力段は、電流供給能力が異なる２つの並列接続されたバッファアンプ（第１出力部、第２出力部）で構成される。これによって、大きな電流が必要とされる駆動信号を出力する第１出力部、及び、大きな電流は必要とされないが鈍りのない波形が必要とされる第２出力部は、出力信号の要求に応じた回路で構成される。よって、このようなシフトレジスタ６０により、駆動信号と次段への信号とが共通の出力部から出力される構成に比べ、立ち上がり及び立ち下りの早い駆動信号が得られ、高密度画素から構成される表示部３０の高速駆動が可能になるとともに、駆動信号の鈍りに起因する貫通電流（電力消費）が抑制される。
【００４２】
また、電流駆動能力が大きい第１出力部６１ｂに接続された基準電圧ＶＳＳ２は、電流駆動能力が小さい第２出力部６１ｃに接続された基準電圧ＶＳＳ１よりも高い電位に設定されている。これにより、後述するように、第１出力部６１ｂを構成するトランジスタのうち、基準電圧ＶＳＳ２に接続されたトランジスタは、オフ動作時に、ゲート・ソース間電圧が逆バイアス（Ｖｇｓ＜０）されるので、完全なオフ状態となり、そのトランジスタを流れる貫通電流が抑制される。
【００４３】
図４は、図３に示されるシフトレジスタ６０の各単位回路６１〜６３を構成する第１出力部及び第２出力部の詳細な構成を示す回路図である。ここでは、第１単位回路６１の回路が示されている。
【００４４】
第１出力部６１ｂは、駆動信号を出力するための駆動用出力端子８６と、第１電圧（ここでは、クロック信号ＣＬＫ）を駆動用出力端子８６に供給するためのｎ型の第１トランジスタ８０と、その第１電圧よりも低い第２電圧（ここでは、基準電圧ＶＳＳ２）を駆動用出力端子８６に供給するためのｎ型の第２トランジスタ８１と、第１トランジスタ８０のゲートとソースとを接続する第１コンデンサ８２とを備える。つまり、第１トランジスタ８０のドレインは、第１電圧（ここでは、クロック信号ＣＬＫ）に接続され、第１トランジスタ８０のソースは、駆動用出力端子８６及び第２トランジスタ８１のドレインと接続されている。第２トランジスタ８１のソースは、第２電圧（ここでは、基準電圧ＶＳＳ２）に接続されている。なお、ゲート、ソース及びドレインは、それぞれ、トランジスタの制御端子、第１出力端子及び第２出力端子（あるいは、制御端子、第２出力端子及び第１出力端子）に対応する。
【００４５】
第２出力部６１ｃは、次段の単位回路６２に信号を出力するための次段用出力端子８７と、第３電圧（ここでは、クロック信号ＣＬＫ）を次段用出力端子８７に供給するためのｎ型の第３トランジスタ８３と、その第３電圧よりも低い第４電圧（ここでは、基準電圧ＶＳＳ１）を次段用出力端子８７に供給するためのｎ型の第４トランジスタ８４と、第３トランジスタ８３のゲートとソースとを接続する第２コンデンサ８５とを備える。つまり、第３トランジスタ８３のドレインは、第３電圧（ここでは、クロック信号ＣＬＫ）に接続され、第３トランジスタ８３のソースは、次段用出力端子８７及び第４トランジスタ８４のドレインと接続されている。第４トランジスタ８４のソースは、第４電圧（ここでは、基準電圧ＶＳＳ１）に接続されている。
【００４６】
なお、第１トランジスタ８０及び第２トランジスタ８１は、第３トランジスタ８３及び第４トランジスタ８４に比べ、大きなサイズ（つまり、同一のチャネル長である場合、大きなチャネル幅を設定）で形成され、より大きな電流供給能力を有する。
【００４７】
ここで、第１トランジスタ８０及び第３トランジスタ８３のゲートには、論理回路６１ａから出力される第１信号が入力される。第１信号は、論理回路６１ａが有する第１信号生成部で生成される信号（ハイレベルが電源電圧ＶＤＤ１、ローレベルが基準電圧ＶＳＳ１）であり、第１トランジスタ８０及び第３トランジスタ８３の導通（オン）及び非導通（オフ）を切り換えるための制御信号である。
【００４８】
また、第２トランジスタ８１及び第４トランジスタ８４のゲートには、論理回路６１ａから出力される第２信号が入力される。第２信号は、論理回路６１ａが有する第２信号生成部で生成される信号（ハイレベルが電源電圧ＶＤＤ１、ローレベルが基準電圧ＶＳＳ１）であり、第２トランジスタ８１及び第４トランジスタ８４の導通（オン）及び非導通（オフ）を切り換えるための制御信号である。
【００４９】
なお、クロック信号ＣＬＫは、クロック信号源（図示されず）から供給される信号であり、ハイレベルが電源電圧ＶＤＤ１で、ローレベルが基準電圧ＶＳＳ１の信号である。
【００５０】
また、第１コンデンサ８２及び第２コンデンサ８５は、それぞれ、第１トランジスタ８０及び第３トランジスタ８３に正帰還をもたらすブートストラップ回路を構成している。つまり、第１トランジスタ８０（第３トランジスタ８３）がオン状態となったときに、クロック信号ＣＬＫが第１トランジスタ８０（第３トランジスタ８３）を通過して駆動用出力端子８６（次段用出力端子８７）に出力されるが、クロック信号ＣＬＫの立ち上がりにおけるレベル変化（交流成分）が第１コンデンサ８２（第３トランジスタ８３）を介して第１トランジスタ８０（第３トランジスタ８３）のソースからゲートに正帰還される。その結果、第１トランジスタ８０（第３トランジスタ８３）のゲートの電位が上昇し、第１トランジスタ８０（第３トランジスタ８３）はクロック信号ＣＬＫの立ち上がり動作中でもゲート・ソース間電圧は保持されることで強いオン状態が維持でき、第１トランジスタ８０（第３トランジスタ８３）のソースから出力される信号は、急峻な立ち上がりをもつ信号となる。
【００５１】
ここで、基準電圧ＶＳＳ２が基準電圧ＶＳＳ１より高い電位に設定されている意義について説明する。
【００５２】
本実施の形態では、各単位回路の出力段を構成する４つのトランジスタ（第１トランジスタ８０、第２トランジスタ８１、第３トランジスタ８３、第４トランジスタ８４）は、例えば、デプレッション特性を有するｎ型のトランジスタである。その場合には、それらのトランジスタは、ゲート・ソース間電圧が０Ｖであっても、完全にオフ状態にはならず、電流が流れる。よって、特に、電流供給能力が高い第１出力部６１ｂでは、第１トランジスタ８０及び第２トランジスタ８１を流れる貫通電流を抑制する必要がある。
【００５３】
本実施の形態では、第２トランジスタ８１のソースが、基準電圧ＶＳＳ１よりも高い基準電圧ＶＳＳ２に接続され、かつ、第２トランジスタ８１のゲートに入力される第２信号のローレベル（第２トランジスタ８１を非導通にするレベル）が基準電圧ＶＳＳ１であるので、第２信号がローレベルのときには、第２トランジスタ８１のゲートは、ソースに対して、逆バイアス（Ｖｇｓ＜０）される。よって、第２トランジスタ８１がより完全なオフ状態となり、第２トランジスタ８１を流れる貫通電流が抑制される。
【００５４】
なお、第４トランジスタ８４については、ゲートに入力される第２信号がローレベルになったときにゲート・ソース間電圧はゼロとなり（Ｖｇｓ＝０）、逆バイアスされないが、第４トランジスタ８４は、電流供給能力が小さい（つまり、サイズが小さい）ので、第４トランジスタ８４での貫通電流は小さい（無視できる）。
【００５５】
図５は、図４に示される回路を備えるシフトレジスタによる効果を示すグラフである。横軸は、シフトレジスタを構成するトランジスタのしきい値電圧Ｖｔｈ（Ｖ）を示し、縦軸は、シフトレジスタの消費電力を示す。本グラフにおいて、「従来構成」のグラフは、基準電圧ＶＳＳ２と基準電圧ＶＳＳ１とが同じ電位に設定された（ＶＳＳ２−ＶＳＳ１＝０Ｖ）従来のシフトレジスタのデータを示し、「新規構成（１）」のグラフは、基準電圧ＶＳＳ２が基準電圧ＶＳＳ１より高い電位（ここでは、ＶＳＳ２−ＶＳＳ１＝２．５Ｖ）に設定された本実施の形態におけるシフトレジスタのデータを示している。
【００５６】
図５に示される２つのグラフから分かるように、本実施の形態におけるシフトレジスタによれば、基準電圧ＶＳＳ２が基準電圧ＶＳＳ１より高い電位に設定されるので、従来のシフトレジスタに比べ、消費電力が抑制される。特に、トランジスタのしきい値電圧が負になるほど（つまり、デプレッション特性が強くなるほど）、消費電力の削減効果が大きくなる。
【００５７】
なお、図４に示される回路例では、第１トランジスタ８０及び第３トランジスタ８３のドレインには、共通のクロック信号ＣＬＫが供給されたが、異なるクロック信号が供給されてもよい。
【００５８】
図６は、第１トランジスタ８０及び第３トランジスタ８３のドレインに異なるクロック信号（ＣＬＫ１ａ、ＣＬＫ１ｂ）が供給される、変形例に係る単位回路６１’の出力段の回路図である。ここでは、第３トランジスタ８３のドレインには、第３電圧の一例であるクロック信号ＣＬＫ１ａが供給され、第１トランジスタ８０のドレインには、第１電圧の一例であるクロック信号ＣＬＫ１ｂが供給されている。
【００５９】
クロック信号ＣＬＫ１ａは、図４におけるクロック信号ＣＬＫと同じであり、ハイレベルが電源電圧ＶＤＤ１で、ローレベルが基準電圧ＶＳＳ１の信号である。一方、クロック信号ＣＬＫ１ｂは、ハイレベルが電源電圧ＶＤＤ１で、ローレベルが基準電圧ＶＳＳ２、つまり、第２トランジスタ８１のソースと同電位の信号である。
【００６０】
図７は、図６に示される回路を備えるシフトレジスタによる効果を示すグラフである。横軸及び横軸は、図５と同じである。本グラフにおいて、「従来構成」のグラフは、図５における「従来構成」のグラフと同じであり、「新規構成（２）」のグラフは、基準電圧ＶＳＳ２が基準電圧ＶＳＳ１より高い電位（ここでは、ＶＳＳ２−ＶＳＳ１＝１．５Ｖ）に設定された本実施の形態におけるシフトレジスタのデータを示し、「新規構成（３）」のグラフは、基準電圧ＶＳＳ２と基準電圧ＶＳＳ１の差がさらに開いた電位（ここでは、ＶＳＳ２−ＶＳＳ１＝２．５Ｖ）に設定された本実施の形態におけるシフトレジスタのデータを示している。
【００６１】
図７に示される３つのグラフから分かるように、基準電圧ＶＳＳ２が基準電圧ＶＳＳ１に比べてより高い電位に設定されるほど、消費電力の削減効果が大きくなる。また、２つの基準電圧ＶＳＳ１及び基準電圧ＶＳＳ２に関する条件が同じ（ＶＳＳ２−ＶＳＳ１＝２．５Ｖ）である図５における「新規構成（１）」のグラフと図７の「新規構成（３）」のグラフとを比較して分かるように、第１トランジスタ８０に供給されるクロック信号のローレベルを基準電圧ＶＳＳ１から基準電圧ＶＳＳ２に変更することで、消費電力がさらに抑制される。これは、第１トランジスタ８０のドレインに供給されるクロック信号のローレベルが第２トランジスタ８１のソースの電位（基準電圧ＶＳＳ２）と同電位である場合には、そのクロック信号がローレベルになっているときに、直列接続された第１トランジスタ８０及び第２トランジスタ８１の両端における電位が等しくなるので、その両端での電位差がゼロとなり、第１トランジスタ８０及び第２トランジスタ８１に電流（貫通電流）が流れないからである。
【００６２】
図８は、図３に示されるシフトレジスタ６０を構成する各単位回路（ここでは、図６に示される第１単位回路６１’）の詳細な回路図である。
【００６３】
論理回路６１ａは、１０個のトランジスタ９１、９２、９３ａ〜９３ｄ、９４ａ、９４ｂ、９５ａ及び９５ｂと、３個のコンデンサ９６〜９８から構成される。なお、論理回路６１ａに入力される２つのクロック信号ｘＣＬＫ１及びｘＣＬＫ２は、上述したクロック信号ｘＣＬＫを構成する２相のクロック信号である。
【００６４】
トランジスタ９１、９２及び９３ａ〜９３ｄは、制御線Ｑｎｏｄｅに、第１出力部６１ｂを構成する第１トランジスタ８０及び第２出力部６１ｃを構成する第３トランジスタ８３の導通及び非導通を制御する第１信号を出力する第１信号生成部９３を構成している。
【００６５】
また、トランジスタ９４ａ、９４ｂ、９５ａ及び９５ｂは、制御線Ｈｎｏｄｅに、第１出力部６１ｂを構成する第２トランジスタ８１及び第２出力部６１ｃを構成する第４トランジスタ８４の導通及び非導通を制御する第２信号を出力する第２信号生成部９４を構成している。
【００６６】
図９は、図８に示される第１単位回路６１’の動作を示すタイミングチャートである。ここには、クロック信号ＣＬＫ１ｂ、制御線Ｑｎｏｄｅでの電圧波形（第１信号）、制御線Ｈｎｏｄｅでの電圧波形（第２信号）、及び、駆動用出力端子８６での電圧波形が示されている。
【００６７】
図９において、期間（Ａ）では、第１信号生成部９３によって制御線Ｑｎｏｄｅがローレベル（基準電圧ＶＳＳ１）となり、かつ、第２信号生成部９４によって制御線Ｈｎｏｄｅがハイレベル（電源電圧ＶＤＤ１）となる。よって、第１出力部６１ｂでは、第１トランジスタ８０がオフし、かつ、第２トランジスタ８１がオンするので、駆動用出力端子８６には、基準電圧ＶＳＳ２が出力される。
【００６８】
期間（Ｂ）では、第１信号生成部９３によって制御線Ｑｎｏｄｅがハイレベル（電源電圧ＶＤＤ１）となり、かつ、第２信号生成部９４によって制御線Ｈｎｏｄｅがローレベル（基準電圧ＶＳＳ１）となる。よって、第１出力部６１ｂでは、第１トランジスタ８０がオンし、かつ、第２トランジスタ８１がオフするので、駆動用出力端子８６には、クロック信号ＣＬＫ１ｂの電位（基準電圧ＶＳＳ２）が出力、基準電圧ＶＳＳ２のまま維持される。
【００６９】
期間（Ｃ）では、第１信号生成部９３がハイインピーダンス出力（トランジスタ９３ａ及び９３ｂがオフ）となり、第１信号生成部９３と第１トランジスタ８０及び第３トランジスタ８３のゲート（制御端子）とは電気的に切断される。一方、第２信号生成部９４によって制御線Ｈｎｏｄｅはローレベル（基準電圧ＶＳＳ１）に維持される。そして、第１トランジスタ８０を通過するクロック信号ＣＬＫ１ｂが立ち上がり、そのレベル変化が第１コンデンサ８２を介して第１トランジスタ８０のソースからゲートに正帰還されてブートストラップが起こるので、第１トランジスタ８０のゲート（制御端子、制御線Ｑｎｏｄｅ）の電位が上昇し、第１トランジスタ８０は強いオン状態を維持できる。その結果、駆動用出力端子８６には、クロック信号ＣＬＫ１ｂのハイレベル（電源電圧ＶＤＤ１）が出力され、急峻な立ち上がりをもつ信号が出力される。
【００７０】
期間（Ｄ）では、第１信号生成部９３のハイインピーダンス出力は維持され、かつ、第１トランジスタ８０を通過するクロック信号ＣＬＫ１ｂが立ち下がるので、そのレベル変化が第１コンデンサ８２を介して第１トランジスタ８０のソースからゲートに伝達される。その結果、第１トランジスタ８０のゲート（制御端子、制御線Ｑｎｏｄｅ）の電位は、下降するが、ハイレベル（およそ電源電圧ＶＤＤ１）を維持し、第１トランジスタ８０はオン状態を維持する。一方、制御線Ｈｎｏｄｅは、第２信号生成部９４によってハイレベル（電源電圧ＶＤＤ１）となる。以上の結果、第１トランジスタ８０及び第２トランジスタ８１ともにオン状態となり、駆動用出力端子８６に蓄積されていた電荷は、第１トランジスタ８０及び第２トランジスタ８１を介して基準電圧ＶＳＳ２に引き込まれる。よって、駆動用出力端子８６の電圧は、電源電圧ＶＤＤ１から基準電圧ＶＳＳ２へ向けて急峻に立ち下がる。
【００７１】
期間（Ｅ）では、期間（Ａ）と同じ動作となる。つまり、第１信号生成部９３でのハイインピーダンス状態は解除され、第１信号生成部９３によって制御線Ｑｎｏｄｅがローレベル（基準電圧ＶＳＳ１）となり、かつ、第２信号生成部９４によって制御線Ｈｎｏｄｅがハイレベル（電源電圧ＶＤＤ１）となる。よって、第１出力部６１ｂでは、第１トランジスタ８０がオフし、かつ、第２トランジスタ８１がオンするので、駆動用出力端子８６には、基準電圧ＶＳＳ２が出力される。
【００７２】
このように、本実施の形態におけるシフトレジスタでは、第１信号生成部９３のハイインピーダンス出力と第１出力部６１ｂにおけるブートストラップ機能とを利用することで、駆動用出力端子８６に、急峻なパルス波形を出力することができる。
【００７３】
なお、図９は、図６に示される第１単位回路６１’の動作を示したが、図４に示される第１単位回路６１の動作についても、図９に示されるタイミングチャートと略同じである。つまり、図４に示される第１単位回路６１においても、ハイインピーダンスの制御とコンデンサによるブートストラップが行われ、駆動用出力端子８６から、急峻なパルス波形をもつ信号が出力される。
【００７４】
図１０及び図１１は、第１信号生成部９３によるハイインピーダンス出力を利用した別のメリットを説明するための図であり、それぞれ、第１出力部６１ｂに着目した第１単位回路６１’の機能的な回路図、及び、その動作を示すタイミングチャートである。
【００７５】
ここで、スイッチＳＷは、第１信号生成部９３の出力状態（出力／ハイインピーダンス状態）を表す模式的な回路要素である。図１１の「ＳＷ」において、ハイレベルは、スイッチＳＷが閉じている状態、つまり、第１信号生成部９３が「出力」状態にあることに対応し、一方、ローレベルは、スイッチＳＷが開いている状態、つまり、第１信号生成部９３の出力が「ハイインピーダンス」状態にあることに対応する。
【００７６】
図１１に示される期間（Ｆ）は、クロック信号ＣＬＫ１ｂがローレベルになっている期間である。この期間の直前から、所定の期間（ここでは、クロック信号ＣＬＫ１ｂがローレベルになっている期間と等しい期間）だけ、スイッチＳＷがローレベルとなっている（つまり、第１信号生成部９３の出力が「ハイインピーダンス」状態にある）。これにより、第１信号生成部９３と切り離された第１トランジスタ８０を通過するクロック信号ＣＬＫ１ｂが立ち下がったときに、そのレベル変化（ΔＶ）が第１コンデンサ８２を介して第１トランジスタ８０のゲートに伝達され、図１１に示されるように、第１トランジスタ８０のゲートの電位（つまり、図１１における制御線Ｑｎｏｄｅの電位）がＶＳＳ１から（ＶＳＳ１−ΔＶ）に下がる。よって、第１トランジスタ８０のゲートは、ソースに対して逆バイアス（Ｖｇｓ＜０）となり、第１トランジスタ８０の貫通電流が抑制される。
【００７７】
このように、クロック信号ＣＬＫ１ｂがローレベルになる直前から、所定の期間だけ、第１信号生成部９３と第１トランジスタ８０のゲートとが電気的に切断されるので、第１トランジスタ８０における貫通電流が抑制される。よって、このような機能をもつシフトレジスタにより、上述した第２トランジスタ８１における貫通電流の抑制に加えて、第１トランジスタ８０における貫通電流も抑制され、消費電力が大幅に削減される。
【００７８】
なお、図１１は、図６に示される第１単位回路６１’の動作を示したが、図４に示される第１単位回路６１の動作についても、図１１に示されるタイミングチャートと略同じである。つまり、図４に示される第１単位回路６１においても、制御線Ｑｎｏｄｅの電位は図１１に示される波形となり、第１トランジスタ８０における貫通電流が抑制される。
【００７９】
以上のように、本実施の形態におけるシフトレジスタによれば、単位回路の出力段は、駆動信号を出力する第１出力部と次段に信号を出力する第２出力部とから構成されている。そして、第１出力部を構成する第１トランジスタ８０及び第２トランジスタ８１の電流供給能力は、第２出力部を構成する第３トランジスタ８３及び第４トランジスタ８４の電流供給能力よりも高く、かつ、第１出力部の基準電圧ＶＳＳ２は、第２出力部の基準電圧ＶＳＳ１よりも高い電位に設定されている。
【００８０】
これにより、より大きな負荷を駆動する第１出力部は、第２出力部よりも大きな電流供給能力を有するとともに、貫通電流が大きくなりがちな第１出力部では、第２トランジスタ８１をオフさせるために入力されるゲート・ソース間電圧Ｖｇｓが、第２出力部に比べ、より逆バイアス方向の電圧となる。よって、第２トランジスタ８１がオフの時に第２トランジスタ８１を流れる貫通電流が抑制される。
【００８１】
また、クロック信号ＣＬＫ１ｂがローレベルになる直前から所定の期間だけ、第１信号生成部９３と第１トランジスタ８０のゲートとが電気的に切断されるので、第１トランジスタ８０における貫通電流も抑制される。よって、第２トランジスタ８１における貫通電流の抑制に加えて、第１トランジスタ８０における貫通電流も抑制され、シフトレジスタにおける消費電力が大幅に削減される。
【００８２】
また、本実施の形態における表示装置は、（１）上記特徴を有する低消費電力なシフトレジスタから構成される走査線駆動回路５０と、（２）走査線駆動回路５０からから出力された複数の駆動信号を伝送するための複数の走査線５１と、（３）複数の走査線５１と交差するように配置され、映像信号を伝送するための複数の信号線４１と、（４）複数の走査線５１と複数の信号線４１との交点のそれぞれに配置され、駆動信号による制御の下で、映像信号に対応する発光を行う複数の画素回路３１から構成される表示部３０とを備える。よって、本実施の形態における表示装置の消費電力も、大幅に抑制される。このような低消費電力の表示装置は、図１２に示されるＴＶ（テレビジョン受像機）等に用いられるディスプレイ等として、有用である。
【００８３】
以上、本発明に係るシフトレジスタ及び表示装置について、実施の形態に基づいて説明したが、本発明は、このような実施の形態に限定されない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態の構成要素を任意に組み合わせて得られる形態も、本発明に含まれる。
【００８４】
たとえば、本実施の形態では、表示装置１０が備える走査線駆動回路５０は、１種類のシフトレジスタ６０を有していたが、本発明に係る表示装置は、このような走査線駆動回路に限れられない。表示部３０が、複数種類の制御信号を必要とする画素回路３１から構成されている場合には、走査線駆動回路は、複数種類のシフトレジスタから構成されてもよい。
【００８５】
また、本実施の形態では、シフトレジスタを構成するトランジスタは、ｎ型のトランジスタであったが、本発明に係るシフトレジスタは、これに限定されるものではなく、ｐ型のトランジスタで構成されてもよいし、ｎ型のトランジスタとｐ型のトランジスタが混在していてもよい。第１出力部を構成するトランジスタをオフするときに、ゲート・ソース間電圧Ｖｇｓが逆バイアスになるような工夫がなされていればよい。またｎ型のトランジスタとしては、シリコンを半導体層として用いたトランジスタや、酸化物を半導体層として用いたトランジスタでもよく、トランジスタの構造が特に限定されるわけではない。
【００８６】
同様に、本発明に係るシフトレジスタは、必ずしも、デプレッション特性を有するトランジスタで構成されている必要はない。本発明は、デプレッション特性を有するトランジスタでシフトレジスタが構成される場合に特に有用であり、図５及び図７に示されるように、そのような特性を有しないトランジスタでシフトレジスタが構成される場合であっても、従来技術よりも消費電力を抑制する効果を奏する。
【産業上の利用可能性】
【００８７】
本発明は、シフトレジスタ、そのシフトレジスタを有する走査線駆動回路、及び、そのような走査線駆動回路を備える表示装置として、特に、低消費電力なシフトレジスタ、走査線駆動回路及び表示装置として、例えば、ＴＶ、コンピュータ、照明装置等に用いられる有機ＥＬ表示装置等として、利用できる。
【符号の説明】
【００８８】
１０    表示装置
２０    制御回路
３０    表示部
３１    画素回路
３２〜３４  スイッチングトランジスタ
３５    駆動トランジスタ
３６    有機ＥＬ素子
３７、８２、８５、９６〜９８    コンデンサ
４０    信号線駆動回路
４１    信号線
５０    走査線駆動回路
５１、５１ａ、５１ｂ、５１ｃ    走査線
６０    シフトレジスタ
６１〜６３    単位回路
６１ａ、６２ａ、６３ａ  論理回路
６１ｂ、６２ｂ、６３ｂ  第１出力部
６１ｃ、６２ｃ、６３ｃ  第２出力部
８０    第１トランジスタ
８１    第２トランジスタ
８３    第３トランジスタ
８４    第４トランジスタ
８６    駆動用出力端子
８７    次段用出力端子
９１、９２、９３ａ〜９３ｄ、９４ａ、９４ｂ、９５ａ、９５ｂ    トランジスタ
９３    第１信号生成部
９４    第２信号生成部
【図１】
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【図２】
2013160941.tif 000004
【図３】
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【図４】
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【図５】
2013160941.tif 000007
【図６】
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【図７】
2013160941.tif 000009
【図８】
2013160941.tif 000010
【図９】
2013160941.tif 000011
【図１０】
2013160941.tif 000012
【図１１】
2013160941.tif 000013
【図１２】
2013160941.tif 000014
【図１３】
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【手続補正書】
【提出日】平成24年12月21日(2012.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１出力部と、第２出力部と、論理回路とを具備する単位回路が多段に接続されて構成されるシフトレジスタであって、
前記第１出力部は、駆動信号を出力するための駆動用出力端子と、第１電圧を前記駆動用出力端子に供給するための第１トランジスタと、前記第１電圧よりも低い第２電圧を前記駆動用出力端子に供給するための第２トランジスタとを備え、
前記第２出力部は、次段の単位回路に信号を出力するための次段用出力端子と、第３電圧を前記次段用出力端子に供給するための第３トランジスタと、前記第３電圧よりも低い第４電圧を前記次段用出力端子に供給するための第４トランジスタとを備え、
前記論理回路は、前段の単位回路から入力される信号に応じて、前記第１トランジスタ及び前記第３トランジスタの導通及び非導通を切り換えるための第１信号を生成する第１信号生成部と、前記第２トランジスタ及び前記第４トランジスタの導通及び非導通を切り換えるための第２信号を生成する第２信号生成部とを備え、
前記第１トランジスタ及び前記第２トランジスタの電流供給能力は、前記第３トランジスタ及び前記第４トランジスタの電流供給能力よりも高く、
前記第２電圧は、前記第４電圧よりも高い固定の電位に設定されている、
シフトレジスタ。
【請求項２】
前記論理回路は、前記第１信号及び前記第２信号を生成するための高電圧源及び低電圧源に接続され、
前記第４電圧は、前記低電圧源の出力電圧と同一の電位に設定されている、
請求項１に記載のシフトレジスタ。
【請求項３】
前記第１トランジスタは、前記第１信号が入力される制御端子と、第１出力端子と、前記駆動用出力端子に接続された第２出力端子とを有し、
前記第１出力端子は、前記第１電圧であるハイレベル及び前記第１電圧よりも低い電圧であるローレベルをとるクロック信号の信号源に接続され、
前記論理回路は、少なくとも、前記クロック信号がハイレベルからローレベルとなる直前からの所定期間、前記制御端子と、前記第１信号生成部とを電気的に切断する、
請求項１又は２に記載のシフトレジスタ。
【請求項４】
さらに、前記第１トランジスタの前記制御端子と前記第２出力端子との間に接続されたコンデンサを備え、
前記制御端子の電位は、前記クロック信号がローレベルになった時に、前記第４電圧から当該第４電圧よりも低い電圧に変化する
請求項３に記載のシフトレジスタ。
【請求項５】
前記ローレベルは、前記第４電圧と同じ電位である
請求項３に記載のシフトレジスタ。
【請求項６】
請求項１〜３のいずれか１項に記載のシフトレジスタと、
前記シフトレジスタから出力された複数の駆動信号を伝送するための複数の走査線と、
前記複数の走査線と交差するように配置され、映像信号を伝送するための複数の信号線と、
前記複数の走査線と前記複数の信号線との交点のそれぞれに配置され、前記駆動信号による制御の下で、前記映像信号に対応する発光を行う複数の画素回路から構成される表示部と
を備える表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
先行技術文献
特許文献
［０００５］
特許文献１：国際公開第２００９／０２８７１６号公報
発明の概要
発明が解決しようとする課題
［０００６］
しかしながら、特許文献１に記載された技術では、貫通電流の抑制が十分ではないために、依然として消費電力が大きいという問題がある。
［０００７］
そこで、本発明は、このような状況に鑑みてなされたものであり、より消費電力が削減されるシフトレジスタ及び表示装置を提供することを目的とする。
課題を解決するための手段
［０００８］
上記目的を達成するために、本発明に係るシフトレジスタは、第１出力部と、第２出力部と、論理回路とを具備する単位回路が多段に接続されて構成されるシフトレジスタであって、前記第１出力部は、駆動信号を出力するための駆動用出力端子と、第１電圧を前記駆動用出力端子に供給するための第１トランジスタと、前記第１電圧よりも低い第２電圧を前記駆動用出力端子に供給するための第２トランジスタとを備え、前記第２出力部は、次段の単位回路に信号を出力するための次段用出力端子と、第３電圧を前記次段用出力端子に供給するための第３トランジスタと、前記第３電圧よりも低い第４電圧を前記次段用出力端子に供給するための第４トランジスタとを備え、前記論理回路は、前段の単位回路から入力される信号に応じて、前記第１トランジスタ及び前記第３トランジスタの導通及び非導通を切り換えるための第１信号を生成する第１信号生成部と、前記第２トランジスタ及び前記第４トランジスタの導通及び非導通を切り換えるための第２信号を生成する第２信号生成部とを備え、前記第１トランジスタ及び前記第２トランジスタの電流供給能力は、前記第３トランジスタ及び前記第４トランジスタの電流供給能力よりも高く、前記第２電圧は、前記第４電圧よりも高い固定の電位に設定されて
【国際調査報告】
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