(57)【要約】  本発明に係る薄膜トランジスタ装置（１０）は、基板（１）上に形成されたゲート電極（２）と、ゲート電極（２）上に形成されたゲート絶縁膜（３）と、ゲート絶縁膜（３）上に形成され、チャネル領域を有する結晶シリコン薄膜（４）と、少なくともチャネル領域上に形成された複数の半導体膜と、チャネル領域の上方に形成された有機材料からなる絶縁膜（７）と、絶縁膜（７）の一端部に形成されたソース電極（９Ｓ）と、ソース電極（９Ｓ）と対向するように絶縁膜（７）の他端部に形成されたドレイン電極（９Ｄ）とを具備し、複数の半導体膜は、第１の半導体膜（５）と当該第１の半導体膜（５）上に形成された第２の半導体膜（６）とからなり、結晶シリコン薄膜（４）及び第１の半導体膜（５）のコンダクションバンドの下端のエネルギー準位をそれぞれＥＣＰ、ＥＣ１とすると、ＥＣＰ＜ＥＣ１である。
2013001579.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、
少なくとも前記チャネル領域上に形成された複数の半導体膜と、
前記チャネル領域の上方であって前記複数の半導体膜上に形成された、有機材料からなる絶縁膜と、
前記絶縁膜の一端部に形成されたソース電極と、
前記ソース電極と対向するように前記絶縁膜の他端部に形成されたドレイン電極と、を具備し、
前記複数の半導体膜は、少なくとも第１の半導体膜と当該第１の半導体膜上に形成された第２の半導体膜とからなり、
前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
ＥＣＰ＜ＥＣ１である、
薄膜トランジスタ装置。
【請求項２】
前記第１の半導体膜と前記第２の半導体膜とは、電子親和力が異なる、
請求項１に記載の薄膜トランジスタ装置。
【請求項３】
前記第１の半導体膜の電子親和力は、前記第２の半導体膜の電子親和力よりも大きい、
請求項２に記載の薄膜トランジスタ装置。
【請求項４】
前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、バンドギャップが異なる、
請求項１〜３のいずれか１項に記載の薄膜トランジスタ装置。
【請求項５】
前記第１の半導体膜のバンドギャップは、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近い、
請求項４に記載の薄膜トランジスタ装置。
【請求項６】
前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜である、
請求項１〜５のいずれか１項に記載の薄膜トランジスタ装置。
【請求項７】
前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、それぞれの半導体膜の結晶化率が異なる、
請求項１に記載の薄膜トランジスタ装置。
【請求項８】
前記第１の半導体膜の結晶化率は、前記第２の半導体膜の結晶化率よりも大きい、
請求項７に記載の薄膜トランジスタ装置。
【請求項９】
前記第１の半導体膜は、前記結晶シリコン薄膜と接している、
請求項１〜８のいずれか１項に記載の薄膜トランジスタ装置。
【請求項１０】
前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記結晶シリコン薄膜と前記第１の半導体膜との接合部分でスパイクが発生しないように、コンダクションバンドの下端のエネルギー準位が調整されている、
請求項９に記載の薄膜トランジスタ装置。
【請求項１１】
前記第１の半導体膜から前記結晶シリコン薄膜にわたって、前記第１の半導体膜及び前記結晶シリコン薄膜のコンダクションバンドに障壁がない、
請求項１０に記載の薄膜トランジスタ装置。
【請求項１２】
前記第１の半導体膜は、カーボン及びゲルマニウムのいずれかを含む、
請求項９〜１１のいずれか１項に記載の薄膜トランジスタ装置。
【請求項１３】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上に、チャネル領域を有する結晶シリコン薄膜を形成する第４工程と、
少なくとも前記チャネル領域上に、複数の半導体膜を形成する第５工程と、
前記チャネル領域の上方であって前記複数の半導体膜上に、有機材料からなる絶縁膜を形成する第６工程と、
前記絶縁膜の一端にソース電極を形成するとともに、前記ソース電極と対向するように前記絶縁膜の他端にドレイン電極を形成する第７工程と、を含み、
前記第５工程において、少なくとも第１の半導体膜を形成するとともに当該第１の半導体膜上に第２の半導体膜を形成し、
前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
前記第５工程において、ＥＣＰ＜ＥＣ１となるように前記第１の半導体膜と前記第２の半導体膜とを形成する、
薄膜トランジスタ装置の製造方法。
【請求項１４】
前記第５工程において、前記第１の半導体膜と前記第２の半導体膜との電子親和力が異なるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
請求項１３に記載の薄膜トランジスタ装置の製造方法。
【請求項１５】
前記第５工程において、前記第１の半導体膜の電子親和力が前記第２の半導体膜の電子親和力よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
請求項１４に記載の薄膜トランジスタ装置の製造方法。
【請求項１６】
前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、
前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とはバンドギャップが異なるように形成される、
請求項１３〜１５のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
【請求項１７】
前記第５工程において、前記第１の半導体膜のバンドギャップが、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近くなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
請求項１６に記載の薄膜トランジスタ装置の製造方法。
【請求項１８】
前記第５工程において、前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜によって形成される、
請求項１３〜１７のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
【請求項１９】
前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、
前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とは結晶化率が異なるように形成される、
請求項１３に記載の薄膜トランジスタ装置の製造方法。
【請求項２０】
前記第５工程において、前記第１の半導体膜の結晶化率が前記第２の半導体膜の結晶化率よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
請求項１９に記載の薄膜トランジスタ装置の製造方法。
【請求項２１】
前記第５工程において、前記第１の半導体膜は前記結晶シリコン薄膜と接して形成される、
請求項１３〜２０のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
【請求項２２】
前記第５工程において、前記第１の半導体膜に、カーボン及びゲルマニウムのいずれかを含有させる、
請求項２１に記載の薄膜トランジスタ装置の製造方法。
【請求項２３】
前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とを同一の真空装置内で連続して成膜する
請求項１３〜２２のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ装置及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来から液晶表示装置等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜トランジスタ装置が用いられている。表示装置において、ＴＦＴは、画素を選択するスイッチング素子として、あるいは、画素を駆動する駆動トランジスタ等として用いられる。【０００３】
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。【０００４】
有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスであることから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタの開発が急がれている。薄膜トランジスタの構成は、基板上に、ゲート電極、半導体層（チャネル層）、ソース電極及びドレイン電極が形成されたものであり、チャネル層にはシリコン薄膜を用いることが一般的である。【０００５】
また、ディスプレイデバイスには、大画面化及び低コスト化も求められている。一般的に、容易に低コスト化が可能な薄膜トランジスタとして、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜トランジスタが用いられる。【０００６】
ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチング型の薄膜トランジスタと、チャネル層をエッチング処理から保護するチャネル保護型（エッチングストッパ型）の薄膜トランジスタとの２つに大別される。【０００７】
チャネルエッチング型の薄膜トランジスタは、チャネル保護型の薄膜トランジスタに比べて、フォトリソグラフィ工程数を削減することができ、製造コストを抑えられるという利点がある。【０００８】
一方、チャネル保護型の薄膜トランジスタは、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内で特性ばらつきが増大することを抑制することができる。また、チャネル保護型の薄膜トランジスタの方がチャネル層を薄膜化することができ、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。【０００９】
このため、チャネル保護型の薄膜トランジスタは、例えば有機ＥＬ素子を用いた電流駆動型の有機ＥＬ表示装置における駆動トランジスタに適しており、チャネルエッチング型の薄膜トランジスタに比べて製造コストが増加したとしても、有機ＥＬ表示装置の画素回路に採用する試みがなされている。【００１０】
例えば特許文献１には、チャネル保護膜の固定電荷によるバックチャンネル効果を抑制するために、基板上に、ゲート電極、ゲート絶縁膜、ｎ型微結晶シリコンからなる第１の半導体膜、アモルファスシリコンからなる第２の半導体膜、及び、バックチャンネル保護絶縁膜が順次形成されてなるチャネル保護型の薄膜トランジスタが開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１１−７１４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のチャネル保護型の薄膜トランジスタの構成では、ドレイン電流−ドレインソース間電圧（Ｉｄ−Ｖｄｓ）特性において、ドレイン電流（Ｉｄ）が急激に増加する現象であるキンク現象が発生するという問題がある。特に、このキンク現象は、ドレインソース間電圧（Ｖｄｓ）が高い場合に顕著に現れる。【００１３】
このため、特に薄膜トランジスタの飽和領域を利用する有機ＥＬ表示装置又はアナログ回路では、特許文献１に開示された従来の薄膜トランジスタを用いることができない。【００１４】
このように、従来の薄膜トランジスタでは、キンク現象が発生してＴＦＴ特性が劣化するという問題がある。【００１５】
本発明は、上記の問題点を鑑みてなされたものであり、キンク現象が抑制され、優れたＴＦＴ特性を有する薄膜トランジスタ装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、少なくとも前記チャネル領域上に形成された複数の半導体膜と、前記チャネル領域の上方であって前記複数の半導体膜上に形成された、有機材料からなる絶縁膜と、前記絶縁膜の一端部に形成されたソース電極と、前記ソース電極と対向するように前記絶縁膜の他端部に形成されたドレイン電極と、を具備し、前記複数の半導体膜は、少なくとも第１の半導体膜と当該第１の半導体膜上に形成された第２の半導体膜とからなり、前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、ＥＣＰ＜ＥＣ１である。
【発明の効果】
【００１７】
本発明によれば、キンク現象を抑制することができるので、ＴＦＴ特性に優れた薄膜トランジスタ装置を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。
【図２】図２は、比較例に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。
【図３Ａ】図３Ａは、半導体層として多結晶シリコン薄膜とアモルファスシリコン膜（電子親和力＝３．７ｅＶ）とを用いた薄膜トランジスタ装置における半導体層の電子濃度及び電界分布を示す図である。
【図３Ｂ】図３Ｂは、半導体層として多結晶シリコン薄膜とアモルファスシリコン膜（電子親和力＝４．０ｅＶ）とを用いた薄膜トランジスタ装置における半導体層の電子濃度及び電界分布を示す図である。
【図４Ａ】図４Ａは、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置における半導体層の電荷量を示す図である。
【図４Ｂ】図４Ｂは、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置における半導体層の電界を示す図である。
【図５】図５は、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置におけるドレイン電流とドレインソース間電圧との関係を示す図である。
【図６】図６は、図１に示す本実施の形態に係る薄膜トランジスタ装置（本発明）における半導体膜のエネルギーバンド（ａ）と、図２に示す比較例に係る薄膜トランジスタ装置（比較例）における半導体膜のエネルギーバンド（ｂ）とを示す図である。
【図７Ａ】図７Ａは、比較例に係る薄膜トランジスタ装置におけるドレイン電圧（Ｖｄｓ）に対するドレイン電流（Ｉｄ）の関係を示す図である。
【図７Ｂ】図７Ｂは、本発明の実施の形態に係る薄膜トランジスタ装置におけるドレイン電圧（Ｖｄｓ）に対するドレイン電流（Ｉｄ）の関係を示す図である。
【図８】図８は、本発明の実施の形態に係る薄膜トランジスタ装置の断面を、透過型電子顕微鏡（ＴＥＭ）により観察したときのＴＥＭ像である。
【図９Ａ】図９Ａは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における基板準備工程を模式的に示した断面図である。
【図９Ｂ】図９Ｂは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるゲート電極形成工程を模式的に示した断面図である。
【図９Ｃ】図９Ｃは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。
【図９Ｄ】図９Ｄは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における結晶シリコン薄膜形成工程を模式的に示した断面図である。
【図９Ｅ】図９Ｅは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における第１の半導体膜及び第２の半導体膜形成工程を模式的に示した断面図である。
【図９Ｆ】図９Ｆは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における絶縁膜形成工程を模式的に示した断面図である。
【図９Ｇ】図９Ｇは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるコンタクト層用膜形成工程を模式的に示した断面図である。
【図９Ｈ】図９Ｈは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるソース電極及びドレイン電極形成工程を模式的に示した断面図である。
【図９Ｉ】図９Ｉは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるコンタクト層及び半導体層のパターニング工程を模式的に示した断面図である。
【図１０】図１０は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図１１】図１１は、本発明の実施の形態に係る薄膜トランジスタ装置を用いた画素の回路構成を示す図である。
【発明を実施するための形態】
【００１９】
本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、少なくとも前記チャネル領域上に形成された複数の半導体膜と、前記チャネル領域の上方であって前記複数の半導体膜上に形成された、有機材料からなる絶縁膜と、前記絶縁膜の一端部に形成されたソース電極と、前記ソース電極と対向するように前記絶縁膜の他端部に形成されたドレイン電極と、を具備し、前記複数の半導体膜は、少なくとも第１の半導体膜と当該第１の半導体膜上に形成された第２の半導体膜とからなり、前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、ＥＣＰ＜ＥＣ１である。
【００２０】
本態様によれば、結晶シリコン薄膜と第１の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続することになる。これにより、当該接合部分にスパイクが発生することを抑制することができるので、キンク現象の発生を抑制することができる。
【００２１】
また、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜と前記第２の半導体膜とは電子親和力が異なるように構成することができる。この場合、前記第１の半導体膜の電子親和力は、前記第２の半導体膜の電子親和力よりも大きいことが好ましい。
【００２２】
本態様によれば、電子親和力を調整することによって、容易にＥＣＰ＜ＥＣ１とすることができる。
【００２３】
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、バンドギャップが異なるように構成することができる。この場合、前記第１の半導体膜のバンドギャップは、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近いことが好ましい。
【００２４】
本態様によれば、バンドギャップを調整することによって、容易にＥＣＰ＜ＥＣ１とすることができる。
【００２５】
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜である。
【００２６】
本態様によれば、第２の半導体膜によって、有機材料からなる絶縁膜に含まれる正の固定電荷によって形成されるバックチャネルを抑制することができる。従って、バックチャネルの形成を抑制しつつ、キンク現象の発生を抑制することができる。
【００２７】
また、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、それぞれの半導体膜の結晶化率が異なるように構成することができる。この場合、前記第１の半導体膜の結晶化率は、前記第２の半導体膜の結晶化率よりも大きいことが好ましい。
【００２８】
本態様によれば、結晶シリコン薄膜と第１の半導体膜との接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にすることができるので、当該接合部分にスパイクが発生することを抑制することができる。
【００２９】
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜は、前記結晶シリコン薄膜と接していることが好ましい。
【００３０】
本態様によれば、結晶シリコン薄膜の表面付近に成膜されるアモルファスシリコン膜が、結晶シリコン薄膜の結晶性を引き継いで結晶化されるので、下層の第１の半導体膜の結晶化率を上層の第２の半導体膜の結晶化率よりも容易に大きくすることができる。
【００３１】
ここで、本発明に係る薄膜トランジスタ装置の一態様において、前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記結晶シリコン薄膜と前記第１の半導体膜との接合部分でスパイクが発生しないように、コンダクションバンドの下端のエネルギー準位が調整されていることが好ましい。この場合、前記第１の半導体膜から前記結晶シリコン薄膜にわたって、前記第１の半導体膜及び前記結晶シリコン薄膜のコンダクションバンドに障壁がないように構成することが好ましい。
【００３２】
本態様によれば、キンク現象の発生を抑制することができるので、ＴＦＴ特性に優れた薄膜トランジスタ装置を実現することができる。
【００３３】
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜は、カーボン及びゲルマニウムのいずれかを含むように構成してもよい。
【００３４】
本態様によれば、第１の半導体膜にカーボンを含有させることによって、コンダクションバンドの下端のエネルギー準位を調整することができる。あるいは、第１の半導体膜にゲルマニウムを含有させることによって、バレンスバンドの上端のエネルギー準位を調整することができる。これにより、容易にＥＣＰ＜ＥＣ１とすることができる。
【００３５】
また、本発明に係る薄膜トランジスタ装置の製造方法の一態様は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に、チャネル領域を有する結晶シリコン薄膜を形成する第４工程と、少なくとも前記チャネル領域上に、複数の半導体膜を形成する第５工程と、前記チャネル領域の上方であって前記複数の半導体膜上に、有機材料からなる絶縁膜を形成する第６工程と、前記絶縁膜の一端にソース電極を形成するとともに、前記ソース電極と対向するように前記絶縁膜の他端にドレイン電極を形成する第７工程と、を含み、前記第５工程において、少なくとも第１の半導体膜を形成するとともに当該第１の半導体膜上に第２の半導体膜を形成し、前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、前記第５工程において、ＥＣＰ＜ＥＣ１となるように前記第１の半導体膜と前記第２の半導体膜とを形成するものである。
【００３６】
本態様によれば、結晶シリコン薄膜と第１の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続するように、結晶シリコン薄膜、第１の半導体膜及び第２の半導体膜からなる半導体層を形成することができる。これにより、当該接合部分にスパイクが発生することを抑制することができるので、キンク現象の発生が抑制された薄膜トランジスタ装置を製造することができる。
【００３７】
また、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第５工程において、前記第１の半導体膜と前記第２の半導体膜との電子親和力が異なるように、前記第１の半導体膜と前記第２の半導体膜とを形成するように構成することができる。この場合、前記第５工程において、前記第１の半導体膜の電子親和力が前記第２の半導体膜の電子親和力よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成することが好ましい。
【００３８】
本態様によれば、容易にＥＣＰ＜ＥＣ１の関係を満たす半導体層を形成することができる。
【００３９】
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とはバンドギャップが異なるように形成してもよい。この場合、前記第５工程において、前記第１の半導体膜のバンドギャップが、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近くなるように、前記第１の半導体膜と前記第２の半導体膜とを形成することが好ましい。
【００４０】
本態様によれば、容易にＥＣＰ＜ＥＣ１の関係を満たす半導体層を形成することができる。
【００４１】
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第５工程において、前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜によって形成することができる。
【００４２】
本態様によれば、バックチャネルの形成が抑制されるとともにキンク現象の発生が抑制された薄膜トランジスタを製造することができる。
【００４３】
また、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とは結晶化率が異なるように形成してもよい。この場合、前記第５工程において、前記第１の半導体膜の結晶化率が前記第２の半導体膜の結晶化率よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成することが好ましい。
【００４４】
本態様によれば、結晶シリコン薄膜と第１の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続的となる半導体層を形成することができる。
【００４５】
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第５工程において、前記第１の半導体膜は前記結晶シリコン薄膜と接して形成することが好ましい。
【００４６】
本態様によれば、結晶シリコン薄膜の表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜が下地層となって結晶化が進むので、下層の第１の半導体膜の結晶化率を上層の第２の半導体膜の結晶化率よりも容易に大きくすることができる。
【００４７】
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第５工程において、前記第１の半導体膜に、カーボン及びゲルマニウムのいずれかを含有させてもよい。
【００４８】
本態様によれば、第１の半導体膜にカーボンを含有させることによって、コンダクションバンドの下端のエネルギー準位を調整することができる。あるいは、第１の半導体膜にゲルマニウムを含有させることによって、バレンスバンドの上端のエネルギー準位を調整することができる。これにより、容易にＥＣＰ＜ＥＣ１の関係を満たす半導体層を形成することができる。
【００４９】
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とを同一の真空装置内で連続して成膜してもよい。
【００５０】
これにより、ＥＣＰ＜ＥＣ１の関係を満たす第１の半導体膜及び第２の半導体膜を同時に形成することができる。特に、結晶化率の異なる第１の半導体膜と第２の半導体膜とを容易に連続成膜することができる。
【００５１】
（実施の形態）
以下、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
【００５２】
（薄膜トランジスタ装置の構成）
まず、本発明の実施の形態に係る薄膜トランジスタ装置１０の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。
【００５３】
図１に示すように、本発明の実施の形態に係る薄膜トランジスタ装置１０は、ボトムゲート型の薄膜トランジスタ装置であって、基板１と、基板１の上方に順次形成された、ゲート電極２、ゲート絶縁膜３、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６と、チャネル領域の上方に形成された絶縁膜７と、一対のコンタクト層８と、一対のソース電極９Ｓ及びドレイン電極９Ｄとを備える。以下、本実施の形態に係る薄膜トランジスタ装置１０の各構成要素について詳述する。
【００５４】
基板１は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン薄膜４に侵入することを防止するために、基板１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ〜２０００ｎｍ程度とすることができる。
【００５５】
ゲート電極２は、基板１上に所定形状でパターン形成される。ゲート電極２は、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等によって構成することができる。ゲート電極２の膜厚は、例えば２０〜５００ｎｍ程度とすることができる。
【００５６】
ゲート絶縁膜３は、ゲート電極２上に形成され、本実施の形態では、ゲート電極２を覆うように基板１上の全面に形成される。ゲート絶縁膜３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜３の膜厚は、例えば５０ｎｍ〜３００ｎｍとすることができる。
【００５７】
なお、本実施の形態では、ＴＦＴのチャネル領域となる半導体層として結晶シリコン薄膜４が含まれているので、ゲート絶縁膜３としては酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためには結晶シリコン薄膜４とゲート絶縁膜３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。
【００５８】
結晶シリコン薄膜４は、ゲート絶縁膜３上に形成される半導体膜であって、ゲート電極２の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。ＴＦＴのチャネル長は、チャネル保護層である絶縁膜７の幅として定義される。
【００５９】
結晶シリコン薄膜４は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。結晶シリコン薄膜４は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。また、結晶シリコン薄膜４は、アモルファスシリコン（非結晶シリコン）と結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。この場合、優れたオン特性を得るために、少なくとも結晶シリコン薄膜４の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。結晶シリコン薄膜４の膜厚は、例えば２０ｎｍ〜１００ｎｍ程度とすることができる。なお、結晶シリコン薄膜４に含まれるシリコン結晶の主面方位は［１００］であることが好ましい。これにより、結晶性に優れたた結晶シリコン薄膜４を形成することができる。
【００６０】
なお、結晶シリコン薄膜４における結晶シリコンの平均結晶粒径は、５ｎｍ〜１０００ｎｍ程度であり、結晶シリコン薄膜４には、上記のような平均結晶粒径が１００ｎｍ以上の多結晶、あるいは、平均結晶粒径が１０ｎｍ〜１００ｎｍのマイクロクリスタル（μｃ）と呼ばれる微結晶も含まれる。
【００６１】
第１の半導体膜５及び第２の半導体膜６は、結晶シリコン薄膜４とともに、結晶シリコン薄膜４上に形成された半導体層である。この半導体層は、複数の半導体膜によって構成された積層膜であり、本実施の形態では、第１の半導体膜５と第２の半導体膜６との２層で構成されている。
【００６２】
第１の半導体膜５は、結晶シリコン薄膜４の上面と接するようにして結晶シリコン薄膜４上に形成されている。また、第２の半導体膜６は、第１の半導体膜５と連続して第１の半導体膜５上に形成されている。第１の半導体膜５及び第２の半導体膜６の膜厚はいずれも２０ｎｍ程度とすることができる。なお、第１の半導体膜５の膜厚の好適な範囲は、１０ｎｍ〜１００ｎｍであり、第２の半導体膜６の膜厚の好適な範囲は、１０ｎｍ〜４０ｎｍである。
【００６３】
ここで、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６のコンダクションバンド（伝導帯）の下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６は、ＥＣＰ＜ＥＣ１の関係を満たすように構成されている。
【００６４】
また、本実施の形態において、第１の半導体膜５と第２の半導体膜６とは、電子親和力が異なるように構成されている。この場合、第１の半導体膜５の電子親和力が第２の半導体膜６の電子親和力よりも大きくなるように構成することが好ましい。なお、半導体膜における電子親和力とは、真空準位とコンダクションバンドの下端のエネルギー準位との差である。つまり、電子親和力によって、半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整することができる。
【００６５】
また、本実施の形態において、第１の半導体膜５と第２の半導体膜６とは、結晶化率が異なるように構成されている。この場合、第１の半導体膜５の結晶化率が、第２の半導体膜６の結晶化率よりも大きくなるように構成することが好ましい。結晶化率をこのようにすることで、容易にＥＣＰ＜ＥＣ１とすることができる。本実施の形態における第１の半導体膜５は、結晶粒径が５ｎｍ以上１００ｎｍ以下である結晶シリコン粒を含む。また、第１の半導体膜５の厚み方向の結晶化率は結晶シリコン薄膜４に近づくに従って漸次高くなっており、本実施の形態では、第１の半導体膜５の結晶シリコン粒の結晶粒径が結晶シリコン薄膜に向かうに従って徐々に大きくなっている。一方、本実施の形態における第２の半導体膜６は結晶化されておらず、結晶化率はゼロである。
【００６６】
なお、結晶化率とは、例えば半導体膜がシリコンを主成分とする場合、シリコン半導体膜の組織が結晶化されている度合いを意味し、例えば、上述のように結晶粒径の大小で表すこともできるし、同一結晶粒径における密度の大小等によっても表すことができる。また、結晶化率は、結晶成分のみによる結晶化率、あるいは、結晶成分と非結晶成分（アモルファス成分）とによる結晶化率として表すことができる。
【００６７】
本実施の形態において、第１の半導体膜５及び第２の半導体膜６は、いずれも意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって形成されている。例えば、製造後のＴＦＴにおいて、第１の半導体膜５及び第２の半導体膜６がいずれもアモルファスシリコン膜（非結晶シリコン膜）のままであって、かつ、各半導体膜におけるコンダクションバンドの下端のエネルギー準位が異なるように構成することができる。あるいは、第１の半導体膜５及び第２の半導体膜６の一方はアモルファスシリコン膜であり他方は結晶性シリコンを含む結晶シリコン薄膜であり、かつ、各半導体膜におけるコンダクションバンドの下端のエネルギー準位が異なるように構成することもできる。なお、一般的に、アモルファスシリコン膜の組織は、非結晶のアモルファス成分のみによって構成されているが、本実施の形態におけるアモルファスシリコン膜の組織には、微結晶の結晶成分も含まれる。
【００６８】
絶縁膜７は、チャネル領域を含む半導体層（結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６）を保護するチャネル保護膜である。すなわち、絶縁膜７は、チャネルエッチングストッパ（ＣＥＳ）層として機能し、一対のコンタクト層８を形成するときのエッチング処理時において、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６がエッチングされることを防止する機能を有する。
【００６９】
絶縁膜７は、チャネル領域の上方であって、第１の半導体膜５及び第２の半導体膜６の上に形成される。本実施の形態において、絶縁膜７は、第２の半導体膜６の直上であってチャネル領域に対応する領域に形成される。
【００７０】
また、絶縁膜７は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層として構成される。本実施の形態において、絶縁膜７は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。絶縁膜７を構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。
【００７１】
絶縁膜７の主成分である有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
【００７２】
絶縁膜７を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、絶縁膜７の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
【００７３】
絶縁膜７の膜厚は、例えば３００ｎｍ〜１０００ｎｍとすることができる。絶縁膜７の膜厚の下限は、エッチングによるマージン及び絶縁膜７中の固定電荷の影響を抑制すること等を考慮して決定される。また、絶縁膜７の膜厚の上限は、コンタクト層８やソース電極９Ｓ及びドレイン電極９Ｄとの段差の増大に伴うプロセス信頼性の低下を抑制することを考慮して決定される。
【００７４】
一対のコンタクト層８は、不純物を高濃度に含む非晶質半導体膜からなり、結晶シリコン薄膜４のチャネル領域の上方に絶縁膜７を介して形成される。また、一対のコンタクト層８は、所定の間隔をあけて対向配置される。
【００７５】
本実施の形態において、一対のコンタクト層８のうちの一方は、絶縁膜７の一方の端部及び第２の半導体膜６に跨るようにして形成されており、絶縁膜７の一方の端部における上部と側面、及び、絶縁膜７の一方の側面側領域における第２の半導体膜６の上面を覆うように形成される。また、一対のコンタクト層８のうちの他方は、絶縁膜７の他方の端部及び第２の半導体膜６に跨るようにして形成されており、絶縁膜７の他方の端部における上部と側面、及び、絶縁膜７の他方の側面側領域における第２の半導体膜６の上面を覆うように形成される。
【００７６】
一対のコンタクト層８は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができ、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。また、コンタクト層８の膜厚は、例えば５ｎｍ〜１００ｎｍとすることができる。
【００７７】
なお、一対のコンタクト層８は、下層の低濃度の電界緩和層（ｎ−層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
【００７８】
一対のソース電極９Ｓ及びドレイン電極９Ｄのそれぞれは、結晶シリコン薄膜４のチャネル領域の上方において、絶縁膜７の両端部上及び絶縁膜７の両側における一対のコンタクト層８上に形成される。また、一対のソース電極９Ｓ及びドレイン電極９Ｄは、所定の間隔をあけて対向配置される。
【００７９】
ソース電極９Ｓは、一方のコンタクト層８を介して、絶縁膜７の一方の端部（一端部）及び第２の半導体膜６に跨るようにして形成されている。また、ドレイン電極９Ｄは、他方のコンタクト層８を介して、絶縁膜７の他方の端部（他端部）及び第２の半導体膜６に跨るようにして形成されている。
【００８０】
本実施の形態において、ソース電極９Ｓ及びドレイン電極９Ｄは、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態では、ソース電極９Ｓ及びドレイン電極９Ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極９Ｓ及びドレイン電極９Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。
【００８１】
次に、本実施の形態に係る薄膜トランジスタ装置１０の作用効果について、本発明に至った経緯も含めて以下説明する。
【００８２】
チャネル保護型の薄膜トランジスタ装置では、チャネル保護層となる絶縁膜に正の固定電荷が存在する。特に、有機材料を用いて塗布型のチャネル保護層を構成する場合は、ＳｉＯ２等の無機材料によってチャネル保護層を構成する場合と比べて、より多くの正の固定電荷がチャネル保護層に含まれることになる。このため、この固定電荷によってチャネル層（結晶シリコン薄膜）にバックチャネルが形成されてリーク電流が発生し、オフ特性が劣化する。ここで、バックチャネルとは、ソース電極からドレイン電極に向けてチャネル層内におけるチャネル保護層側との界面付近を経由する寄生電流の経路のことである。
【００８３】
従って、チャネル保護型の薄膜トランジスタ装置において、図２に示すように、チャネル層（結晶シリコン薄膜）とチャネル保護層との間にアモルファスシリコン膜からなる半導体膜を設けることが考えられる。図２は、比較例に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。なお、図２において、図１に示す構成要素と同じ構成要素には、同じ符号を付している。
【００８４】
図２に示すように、比較例に係る薄膜トランジスタ装置１０Ａでは、多結晶シリコン薄膜からなる結晶シリコン薄膜４とチャネル保護層である絶縁膜７との間に、バックチャネル層として、アモルファスシリコン膜からなる半導体膜６Ａを形成している。すなわち、比較例に係る薄膜トランジスタ装置１０Ａの構成は、本実施の形態に係る薄膜トランジスタ装置１０と比べて、半導体層の中に第１の半導体膜５が存在しない構成となっている。
【００８５】
そして、比較例に係る薄膜トランジスタ装置１０Ａの構成とすることにより、半導体膜６Ａ（アモルファスシリコン膜）の局在準位密度（トラップ密度）における負キャリアの電荷密度によって絶縁膜７の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。
【００８６】
しかしながら、図２に示す比較例に係る薄膜トランジスタ装置１０Ａでは、ドレイン電流−ドレインソース間電圧（Ｉｄ−Ｖｄｓ）特性において、キンク現象が発生することが分かった。
【００８７】
そこで、本願発明者は、このキンク現象が発生する原因について鋭意検討した。その結果、バックチャネルの形成を抑制するために導入したアモルファスシリコン膜が原因となって、キンク現象が生じることをつきとめた。以下、この検討結果について、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ及び図５を用いて説明する。
【００８８】
ここで、図３Ａ及び図３Ｂは、半導体層として多結晶シリコン薄膜（Ｐｏｌｙ−Ｓｉ）とアモルファスシリコン膜（ａ−Ｓｉ）とを用いた薄膜トランジスタ装置における半導体層の電子濃度及び電界分布を示す図である。また、図４Ａは、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置における半導体層の電荷量を示す図であり、図４Ｂは、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置における半導体層の電界を示す図である。また、図５は、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置におけるドレイン電流とソースドレイン間電圧との関係を示す図である。
【００８９】
図３Ａ及び図３Ｂに示すように、多結晶シリコン薄膜とアモルファスシリコン膜との２層構造の薄膜トランジスタ装置において、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）は、アモルファスシリコン膜の電子親和力が４．０ｅＶである場合（図３Ｂ）と比べて、ドレイン電極の下部において、電子密度が高くなり、電界が集中していることが分かる。なお、多結晶シリコン薄膜の電子親和力は４．１２ｅＶである。
【００９０】
また、図４Ａに示すように、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）は、アモルファスシリコン膜の電子親和力が４．０ｅＶである場合（図３Ｂ）と比べて、多結晶シリコン薄膜とアモルファスシリコン膜との界面に、より多くの電荷が蓄積されていることが分かる。
【００９１】
さらに、図４Ｂに示すように、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）は、アモルファスシリコン膜の電子親和力が４．０ｅＶである場合（図３Ｂ）と比べて、数倍程度の強電界がアモルファスシリコン膜に発生していることも分かる。
【００９２】
そして、図５に示すように、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）、特に、Ｖｄｓが高い場合にキンク現象が発生することが分かる。一方、アモルファスシリコン膜の電子親和力が４．０ｅＶである場合（図３Ｂ）は、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）と比べて、キンクが抑制されていることが分かる。
【００９３】
このように、薄膜トランジスタ装置における半導体層が多結晶シリコン薄膜とアモルファスシリコン膜との積層構造である場合、アモルファスシリコン膜の電子親和力によってキンク現象が変動することが分かった。特に、アモルファスシリコン膜の電子親和力を小さくすると、すなわち、アモルファスシリコン膜の電子親和力を多結晶シリコン薄膜の電子親和力から遠ざけると、ドレインソース間電圧（Ｖｄｓ）が低い場合においてもキンク現象が発生することが分かった。
【００９４】
以上の検討結果から、アモルファスシリコン膜の電子親和力を調整することによって、キンク現象を抑制できることが分かった。また、アモルファスシリコン膜の電子親和力を、多結晶シリコン薄膜の電子親和力に近づけることにより、キンク現象を抑制できることも分かった。なお、電子親和力は、上述のとおり、真空準位とコンダクションバンドの下端のエネルギー準位ＥＣとの差であることから、アモルファスシリコン膜のコンダクションバンドの下端のエネルギー準位を調整することでキンク現象を抑制することができる。
【００９５】
一方、上述のように、多結晶シリコン薄膜とチャネル保護層である絶縁膜との間に形成するアモルファスシリコン膜は、チャネル保護層に含まれる正の固定電荷によって形成されるバックチャネルを抑制する機能を有する。このため、キンク現象を抑制するために、単にアモルファスシリコン膜の電子親和力やコンダクションバンドの下端のエネルギー準位を調整するだけでは、アモルファスシリコン膜によるバックチャネルの抑制効果が低減し、却ってＴＦＴの特性が劣化する場合もある。
【００９６】
そこで、本願発明者は、図１に示すように、チャネル保護層である絶縁膜７とゲート絶縁膜３との間における半導体層として、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６が含まれるように構成するとともに、各半導体膜におけるコンダクションバンドの下端のエネルギー準位がＥＣＰ＜ＥＣ１の関係を満たすように構成した。これにより、キンク現象を抑制することができる。
【００９７】
次に、このキンク現象を抑制する効果について、図６、図７Ａ及び図７Ｂを用いて、比較例に係る薄膜トランジスタ装置１０Ａと比較しながら説明する。図６は、図１に示す本実施の形態に係る薄膜トランジスタ装置（本発明）における半導体膜のエネルギーバンド（ａ）と、図２に示す比較例に係る薄膜トランジスタ装置（比較例）における半導体膜のエネルギーバンド（ｂ）とを示す図である。なお、図６において、ＥＣ、Ｅｆ及びＥＶは、それぞれ、コンダクションバンド（伝導帯）の下端のエネルギー準位、フェルミ準位、バレンスバンド（価電子帯）の上端のエネルギー準位を表している。また、図７Ａは、比較例に係る薄膜トランジスタ装置におけるドレイン電圧（Ｖｄｓ）に対するドレイン電流（Ｉｄ）の関係を示す図であり、図７Ｂは、本発明の実施の形態に係る薄膜トランジスタ装置におけるドレイン電圧（Ｖｄｓ）に対するドレイン電流（Ｉｄ）の関係を示す図である。
【００９８】
図６（ａ）に示すように、比較例に係る薄膜トランジスタ装置１０Ａでは、半導体膜６Ａのバンドギャップが結晶シリコン薄膜４のバンドギャップよりも大きくなっている。また、コンダクションバンドの下端のエネルギー準位ＥＣは、結晶シリコン薄膜４よりも半導体膜６Ａの方が高く、電子親和力は、半導体膜６Ａよりも結晶シリコン薄膜４の方が大きくなっている。このため、比較例に係る薄膜トランジスタ装置１０Ａでは、結晶シリコン薄膜４と半導体膜６Ａとの接合部分におけるコンダクションバンドの下端のエネルギー準位ＥＣに大きな差が発生し、この接合部分に尖った不連続な部分（スパイク）が生じている。この結果、上述のように、結晶シリコン薄膜４と半導体膜６Ａとの接合部分に電荷が蓄積して半導体膜６Ａに強電界が発生し、図７Ａに示すように、キンク現象が発生する。特に、ゲート電圧（Ｖｇｓ）が高くなるほど、ドレイン電圧（Ｖｄｓ）が低い場合からキンク現象が発生している。
【００９９】
これに対して、図６（ｂ）に示すように、本実施の形態に係る薄膜トランジスタ装置１０では、結晶シリコン薄膜４と第２の半導体膜６との間に形成される第１の半導体膜５のコンダクションバンドの下端のエネルギー準位ＥＣ１が、結晶シリコン薄膜４のコンダクションバンドの下端のエネルギー準位ＥＣＰよりも大きくなるように設定されている。
【０１００】
これにより、結晶シリコン薄膜４と第１の半導体膜５との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続し、第１の半導体膜５から結晶シリコン薄膜４にわたって、第１の半導体膜５及び結晶シリコン薄膜４のコンダクションバンドには障壁がなくなる。この結果、本実施の形態に係る薄膜トランジスタ装置１０では、結晶シリコン薄膜４と第１の半導体膜５との接合部分においてスパイクが発生しないので、図７Ｂに示すように、キンク現象の発生を抑制することができる。
【０１０１】
このように、本実施の形態に係る薄膜トランジスタ装置１０において、第１の半導体膜５は、結晶シリコン薄膜４と第２の半導体膜６との間のコンダクションバンドの下端のエネルギー準位を調整するためのコンダクションバンド調整層として機能し、第１の半導体膜５のコンダクションバンドの下端のエネルギー準位ＥＣ１を所望に調整することによって、キンク現象の発生を抑制することができる。従って、ＴＦＴ特性に優れた薄膜トランジスタ装置を実現することができる。
【０１０２】
また、本実施の形態に係る薄膜トランジスタ装置１０では、チャネル保護層である絶縁膜７の直下に形成される第２の半導体膜６が、バンドギャップが比較的に大きいアモルファスシリコン膜によって構成されている。これにより、チャネル保護層に含まれる正の固定電荷によって形成されるバックチャネルを抑制することができる。特に、本実施の形態では、チャネル保護層である絶縁膜７が有機材料によって構成され、より多くの固定電荷が絶縁膜７に含まれているので、第２の半導体膜６は、アモルファスシリコン膜によって構成することが好ましい。
【０１０３】
このように、本実施の形態に係る薄膜トランジスタ装置１０のように、チャネル保護層を有機材料で構成したとしても、バックチャネルの形成を抑制してオフ特性を向上させることができるとともにキンク現象の発生を抑制することができるので、ＴＦＴ特性に優れた薄膜トランジスタを実現することができる。
【０１０４】
なお、本実施の形態において、第１の半導体膜５等の半導体膜のコンダクションバンドの下端のエネルギー準位は、電子親和力又はバンドギャップを変更することによって調整することができる。そして、本実施の形態では、第１の半導体膜５におけるコンダクションバンドの下端のエネルギー準位ＥＣ１を調整することで、各半導体膜のエネルギー準位が、ＥＣＰ＜ＥＣ１の関係を満たすように構成している。
【０１０５】
例えば、シリコンを主成分とする第１の半導体膜５と第２の半導体膜６とのバンドギャップを異ならせるように構成することで、第１の半導体膜５及び第２の半導体膜６におけるコンダクションバンドの下端のエネルギー準位を調整することができる。この場合、第１の半導体膜５のバンドギャップが、第２の半導体膜６のバンドギャップよりも、結晶シリコン薄膜４のバンドギャップに近くなるように構成することが好ましい。この構成により、結晶シリコン薄膜４と第１の半導体膜５との接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にして、当該接合部分にスパイクが発生することを抑制することができる。
【０１０６】
また、第１の半導体膜５におけるコンダクションバンドの下端のエネルギー準位ＥＣ１は、上述のとおり、シリコンを主成分とする第１の半導体膜５等の半導体膜の結晶化率を変更することによっても調整することができる。本実施の形態において、アモルファスシリコン膜からなる第１の半導体膜５の結晶化率は、アモルファスシリコン膜からなる第２の半導体膜６の結晶化率よりも大きくなるように構成している。この構成により、結晶シリコン薄膜４と第１の半導体膜５との接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にして、当該接合部分にスパイクが発生することを抑制することができる。
【０１０７】
ここで、実際に作製した本実施の形態に係る薄膜トランジスタ装置１０の半導体膜の組織構造について、図８を用いて説明する。図８は、本発明の実施の形態に係る薄膜トランジスタ装置の断面を明視野によって観察したときのＴＥＭ像である。なお、図８における第１の半導体膜５及び第２の半導体膜６の成膜条件は、後述する条件にて行った。
【０１０８】
図８に示すように、本実施の形態に係る薄膜トランジスタ装置１０における半導体膜は、膜厚が２９ｎｍの微結晶構造の結晶シリコン薄膜４と、膜厚が２８ｎｍのアモルファスシリコン膜からなる第１の半導体膜５と、膜厚が１６ｎｍのアモルファスシリコン膜からなる第２の半導体膜６とからなることが分かる。
【０１０９】
また、図８において、各半導体膜の結晶化率は、第２の半導体膜６、第１の半導体膜５及び結晶シリコン薄膜４の順で大きくなっており、特に、第１の半導体膜５においては、結晶シリコン薄膜４に近づくに従って漸次結晶化率が大きくなっていることが分かる。
【０１１０】
また、本実施の形態において、第１の半導体膜５等の半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整する方法として、電子親和力、結晶化率又はバンドギャップを変更する方法を例示したが、これに限らない。例えば、シリコンを主成分とする第１の半導体膜５等に不純物としてカーボン（Ｃ）等を含有させることによって、第１の半導体膜５等の半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整することもできる。このようにカーボン等の不純物を含有させることにより、コンダクションバンド側にバンドオフセット部を生じさせることができるので、第１の半導体膜５等の各半導体膜におけるコンダクションバンドの下端のエネルギー準位を変化させることができる。
【０１１１】
また、本実施の形態では、ドレイン電極側に蓄積する電子によってコンダクションバンドにスパイクが発生することから、コンダクションバンドの下端のエネルギー準位を調整してスパイクを抑制したが、ソース電極側に蓄積する正孔によってバレンスバンドにスパイクが発生することも考えられる。この場合、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６の各半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することによって、バレンスバンドのスパイクを抑制することができる。
【０１１２】
この場合、上述のように、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６の各半導体膜における電子親和力、結晶化率又はバンドギャップを変更することによって、各半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することができる。あるいは、シリコンを主成分とする第１の半導体膜５等の各半導体膜に対して、ゲルマニウム（Ｇｅ）等の不純物を含有させることによって、第１の半導体膜５等の半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することもできる。このようにゲルマニウム等を含有させることにより、バレンスバンド側にバンドオフセット部を生じさせることができるので、第１の半導体膜５等の各半導体膜におけるバレンスバンドの上端のエネルギー準位を変化させることができる。
【０１１３】
次に、本発明の実施の形態に係る薄膜トランジスタ装置１０の製造方法について、図９Ａ〜図９Ｉを用いて説明する。図９Ａ〜図９Ｉは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における各工程の構成を模式的に示した断面図である。
【０１１４】
まず、図９Ａに示すように、基板１としてガラス基板を準備する。なお、ゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
【０１１５】
次に、図９Ｂに示すように、基板１上に所定形状のゲート電極２を形成する。例えば、基板１上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
【０１１６】
次に、図９Ｃに示すように、ゲート電極２が形成された基板１を覆ってゲート絶縁膜３を形成する。例えば、ゲート電極２を覆うようにして酸化シリコンからなるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
【０１１７】
次に、図９Ｄに示すように、ゲート絶縁膜３上に、チャネル領域を有する結晶シリコン薄膜４Ｍを形成する。例えば、アモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることにより結晶シリコン薄膜４Ｍを形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
【０１１８】
なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長３７０〜９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０〜９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ）によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、ＣＶＤによる直接成長などの方法によって結晶シリコン薄膜４Ｍを成膜してもよい。
【０１１９】
その後、結晶シリコン薄膜４Ｍに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜４Ｍのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜４Ｍに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜４Ｍの結晶欠陥密度が低減して結晶性が向上する。
【０１２０】
次に、図９Ｅに示すように、結晶シリコン薄膜４Ｍのチャネル領域上に、第１の半導体膜５Ｍと第２の半導体膜６Ｍとからなる複数の半導体膜からなる積層膜を形成する。また、この工程では、結晶シリコン薄膜４Ｍ、第１の半導体膜５Ｍ及び第２の半導体膜６Ｍのコンダクションバンドの下端のエネルギー準位がＥＣＰ＜ＥＣ１の関係を満たすように、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを形成する。
【０１２１】
本実施の形態において、第１の半導体膜５Ｍと第２の半導体膜６Ｍとは同一の真空装置内で連続して成膜している。すなわち、第１の半導体膜５Ｍと第２の半導体膜６Ｍとは、真空を破らずに成膜される。例えば、結晶シリコン薄膜４Ｍを形成した後に、プラズマＣＶＤ等を用いて、所定の成膜条件によって結晶シリコン薄膜４Ｍ上にアモルファスシリコン膜を成膜することで、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを連続成膜することができる。成膜条件としては、例えば、結晶シリコン薄膜４Ｍを形成するときのアモルファスシリコン膜の成膜条件よりもＲＦパワー密度を大きくしたり成膜レートを遅くしたりした条件とすることができる。
【０１２２】
具体的には、平行平板型ＲＦプラズマＣＶＤ装置を用いて、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入し、シランガスの流量を５〜１５ｓｃｃｍとし、水素ガスの流量を４０〜７５ｓｃｃｍとし、圧力を１〜３Ｔｏｒｒとし、ＲＦ電力を０．１〜０．４ｋｗ／ｃｍ−２とし、電極基板間距離を２００〜６００ｍｍとして、第１の半導体膜５Ｍ及び第２の半導体膜６Ｍの積層膜を成膜することができる。本実施の形態では、シランガスの流量を１０ｓｃｃｍとし、水素ガスの流量を６０ｓｃｃｍとし、圧力を１．５Ｔｏｒｒとし、ＲＦ電力を０．２５ｋｗ／ｃｍ−２とし、電極基板間距離を３００ｍｍとして成膜した。
【０１２３】
このような成膜条件によって、アモルファスシリコン膜を結晶シリコン薄膜４と接するように成膜することで、結晶シリコン薄膜４Ｍの表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜４Ｍの結晶性を引き継ぐことになって自然と結晶化されていき、成膜が進んで結晶シリコン薄膜４Ｍから遠ざかるに従って膜中の結晶化率が小さくなり、結晶化率がゼロとなった後は、結晶化率がゼロであるアモルファス成分のみのアモルファスシリコン膜として第２の半導体膜６Ｍが成膜される。つまり、結晶シリコン薄膜４Ｍの表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜４Ｍが下地層となって結晶化が進み、これにより、自然と下層（第１の半導体膜５Ｍ）の結晶化率が上層（第２の半導体膜６Ｍ）の結晶化率よりも大きくなるようにして第１の半導体膜５Ｍと第２の半導体膜６Ｍとが形成される。
【０１２４】
あるいは、アモルファスシリコン膜の成膜中に積極的に成膜条件を切り替えることによっても結晶化率の異なる第１の半導体膜５Ｍと第２の半導体膜６Ｍとを成膜することもできる。例えば、シランガス（ＳｉＨ４）及び水素ガス（Ｈ２）の原料ガスの濃度比や流量を変更したり、真空装置内の圧力を変更したりすることで、結晶化率の異なる第１の半導体膜５Ｍと第２の半導体膜６Ｍとを成膜することができる。
【０１２５】
これにより、ＥＣＰ＜ＥＣ１の関係を満たす第１の半導体膜５Ｍ及び第２の半導体膜６Ｍを同時に形成することができる。なお、このように本実施の形態では、第１の半導体膜５Ｍと第２の半導体膜６Ｍとは連続成膜によって形成されるので、結晶化率の異なる２層（第１の半導体層と第２の半導体層）からなる単一膜として考えることもできる。
【０１２６】
また、この工程により、電子親和力が異なる第１の半導体膜５Ｍと第２の半導体膜Ｍ６とを含む半導体膜を形成することができる。本実施の形態では、第１の半導体膜５Ｍの電子親和力が第２の半導体膜６Ｍの電子親和力よりも大きくなるように、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを形成することができる。
【０１２７】
また、この工程により、バンドギャップが異なる第１の半導体膜５Ｍと第２の半導体膜６Ｍとを含む半導体膜を形成することができる。本実施の形態では、第１の半導体膜５Ｍのバンドギャップが、第２の半導体膜６Ｍのバンドギャップよりも、結晶シリコン薄膜４Ｍのバンドギャップに近くなるように、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを形成することができる。
【０１２８】
次に、図９Ｆに示すように、第２の半導体膜６Ｍ上に所定形状の絶縁膜７を形成する。この場合、まず、所定の塗布方式によって絶縁膜７を形成するための所定の有機材料を第２の半導体膜６Ｍ上に塗布し、スピンコートやスリットコートを行うことによって第２の半導体膜６Ｍ上の全面に絶縁膜形成用膜を成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。なお、絶縁膜形成用膜の材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。その後、絶縁膜形成用膜に対して約１１０℃の温度で約６０秒間のプリベークを行って絶縁膜形成用膜を仮焼成する。これにより、絶縁膜形成用膜に含まれる溶剤が気化する。その後、フォトマスクを用いた露光と現像とを行うことによって絶縁膜形成用膜をパターニングし、所定形状の絶縁膜７を形成する。その後、パターン形成された絶縁膜７に対して２８０℃〜３００℃の温度で約１時間のポストベークを行って絶縁膜７を本焼成して固化する。これにより、絶縁膜７中の有機成分の一部が気化及び分解して膜質が改善された絶縁膜７を形成することができる。
【０１２９】
次に、図９Ｇに示すように、絶縁膜７を覆うようにして第２の半導体膜６Ｍ上に、コンタクト層８となるコンタクト層用膜８Ｍを形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜８Ｍを成膜する。
【０１３０】
なお、コンタクト層用膜８Mは下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層は、例えばＣＶＣ装置において連続的に形成することが可能である。
【０１３１】
次に、図９Ｈに示すように、コンタクト層用膜８Ｍ上に、ソース電極９Ｓ及びドレイン電極９Ｄをパターン形成する。この場合、まず、ソース電極９Ｓ及びドレイン電極９Ｄとなる材料で構成されたソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、コンタクト層用膜８Ｍがエッチングストッパとして機能する。その後、レジストを除去することにより、図９Ｈに示すような所定形状のソース電極９Ｓ及びドレイン電極９Ｄを形成することができる。
【０１３２】
次に、ソース電極９Ｓ及びドレイン電極９Ｄをマスクとしてドライエッチングを施すことにより、コンタクト層用膜８Ｍ、第２の半導体膜６Ｍ、第１の半導体膜５Ｍ及び結晶シリコン薄膜４Ｍを島状にパターニングする。この工程で、連続形成された第１の半導体膜５と第２の半導体膜６とが同時にパターニングされる。これにより、図９Ｉに示すように、所定形状の一対のコンタクト層８と、第２の半導体膜６、第１の半導体膜５及び結晶シリコン薄膜４の複数の半導体膜からなる島状の半導体層を形成することができる。なお、ドライエッチングには、塩素系ガスを用いるとよい。
【０１３３】
このようにして、本発明の実施の形態に係る薄膜トランジスタ装置１０を製造することができる。
【０１３４】
なお、本実施の形態に係る製造方法において、第１の半導体膜５Ｍと第２の半導体膜６Ｍとは、同一の真空装置内で連続成膜することによって形成したが、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを別々の工程において異なる成膜条件によって、別々に成膜しても構わない。これにより、第１の半導体膜５及び第２の半導体膜６の素子間のばらつきを抑制することができ、大型パネルに適した薄膜トランジスタ装置を実現することができる。
【０１３５】
また、本実施の形態に係る製造方法において、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６は、同一工程で同時にエッチングすることによってパターン形成したが、結晶シリコン薄膜４のパターニングと、第１の半導体膜５及び第２の半導体膜６のパターニングとを別々の工程で行っても構わない。この場合、第１の半導体膜５及び第２の半導体膜６は、結晶シリコン薄膜４と同じ形状であってもよいし異なる形状であっても構わない。第１の半導体膜５及び第２の半導体膜６は、少なくともチャネル領域上に形成されていればよい。
【０１３６】
また、本実施の形態に係る製造方法では、第１の半導体膜５Ｍ及び第２の半導体膜６Ｍを成膜する工程において、成膜条件を調整することによって、第１の半導体膜５及び第２の半導体膜６における電子親和力、結晶化率又はバンドギャップを変更して、コンダクションバンドの下端のエネルギー準位を調整したが、これに限らない。例えば、第１の半導体膜５及び第２の半導体膜６を成膜する工程において、シリコンを主成分とする第１の半導体膜５にカーボン等の不純物を含有させることによって、コンダクションバンドの下端のエネルギー準位を調整するように構成しても構わない。あるいは、バレンスバンドの上端のエネルギー準位を調整する場合は、第１の半導体膜５及び第２の半導体膜６を成膜する工程において、シリコンを主成分とする第１の半導体膜５にゲルマニウム等の不純物を含有させてもよい。なお、第１の半導体膜５にカーボンやゲルマニウム等の不純物を含有させる場合、第１の半導体膜５と第２の半導体膜６とを別々の工程で成膜することが好ましい。
【０１３７】
次に、上記の実施の形態に係る薄膜トランジスタ装置１０を表示装置に適用した例について、図１０を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
【０１３８】
図１０は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜トランジスタ装置１０は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
【０１３９】
図１０に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板（ＴＦＴアレイ基板）２１と、アクティブマトリクス基板２１においてマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備える。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０１４０】
次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１１を用いて説明する。図１１は、本発明の実施の形態に係る薄膜トランジスタ装置を用いた画素の回路構成を示す図である。
【０１４１】
図１１に示すように、画素２２は、駆動トランジスタ３１と、スイッチングトランジスタ３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動トランジスタ３１は、有機ＥＬ素子３３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
【０１４２】
スイッチングトランジスタ３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
【０１４３】
また、駆動トランジスタ３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
【０１４４】
この構成において、ゲート線２８にゲート信号が入力され、スイッチングトランジスタ３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、所定の画像を表示することができる。
【０１４５】
なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
【０１４６】
以上、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態に基づいて説明したが、本発明に係る薄膜トランジスタ装置及びその製造方法は、上記の実施の形態に限定されるものではない。
【０１４７】
例えば、上記の実施の形態では、第１の半導体膜５は、その結晶シリコン粒の結晶粒径が結晶シリコン薄膜４に向かうに従って漸次大きくなるように構成されているが、第１の半導体膜５に含まれる結晶粒（結晶シリコン粒）の密度が結晶シリコン薄膜４に向かって漸次大きくなるように構成しても構わない。この場合においても、第１の半導体膜５の厚み方向の結晶化率が結晶シリコン薄膜４に向かって漸次高くなる。
【０１４８】
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０１４９】
本発明に係る有機薄膜トランジスタは、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置又はその他様々な電気機器に広く利用することができる。
【符号の説明】
【０１５０】
１  基板
２、３１Ｇ、３２Ｇ  ゲート電極
３  ゲート絶縁膜
４、４Ｍ  結晶シリコン薄膜
５、５Ｍ  第１の半導体膜
６、６Ｍ  第２の半導体膜
６Ａ  半導体膜
７  絶縁膜
８  コンタクト層
８Ｍ  コンタクト層用膜
９Ｓ、３１Ｓ、３２Ｓ  ソース電極
９Ｄ、３１Ｄ、３２Ｄ  ドレイン電極
１０、１０Ａ  薄膜トランジスタ装置
２０  有機ＥＬ表示装置
２１  アクティブマトリクス基板
２２  画素
２３  画素回路
２４  陽極
２５  有機ＥＬ層
２６  陰極
２７  ソース線
２８  ゲート線
３１  駆動トランジスタ
３２  スイッチングトランジスタ
３３  有機ＥＬ素子
３４  コンデンサ
３５  電源線
【図１】
2013001579.tif 000003
【図２】
2013001579.tif 000004
【図３Ａ】
2013001579.tif 000005
【図３Ｂ】
2013001579.tif 000006
【図４Ａ】
2013001579.tif 000007
【図４Ｂ】
2013001579.tif 000008
【図５】
2013001579.tif 000009
【図６】
2013001579.tif 000010
【図７Ａ】
2013001579.tif 000011
【図７Ｂ】
2013001579.tif 000012
【図８】
2013001579.tif 000013
【図９Ａ】
2013001579.tif 000014
【図９Ｂ】
2013001579.tif 000015
【図９Ｃ】
2013001579.tif 000016
【図９Ｄ】
2013001579.tif 000017
【図９Ｅ】
2013001579.tif 000018
【図９Ｆ】
2013001579.tif 000019
【図９Ｇ】
2013001579.tif 000020
【図９Ｈ】
2013001579.tif 000021
【図９Ｉ】
2013001579.tif 000022
【図１０】
2013001579.tif 000023
【図１１】
2013001579.tif 000024
【手続補正書】
【提出日】平成24年2月1日(2012.2.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、
少なくとも前記チャネル領域上に形成された複数の半導体膜と、
前記チャネル領域の上方であって前記複数の半導体膜上に形成された、有機材料からなる絶縁膜と、
前記絶縁膜の一端部に形成されたソース電極と、
前記ソース電極と対向するように前記絶縁膜の他端部に形成されたドレイン電極と、を具備し、
前記複数の半導体膜は、シリコンを主成分とする第１の半導体膜と当該第１の半導体膜上に形成されたシリコンを主成分とする第２の半導体膜とを含み、
前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
ＥＣＰ＜ＥＣ１であり、
前記第１の半導体膜の結晶化率は、前記第２の半導体膜の結晶化率よりも大きい、
薄膜トランジスタ装置。
【請求項２】
基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、
少なくとも前記チャネル領域上に形成された複数の半導体膜と、
前記チャネル領域の上方であって前記複数の半導体膜上に形成された、有機材料からなる絶縁膜と、
前記絶縁膜の一端部に形成されたソース電極と、
前記ソース電極と対向するように前記絶縁膜の他端部に形成されたドレイン電極と、を具備し、
前記複数の半導体膜は、シリコンを主成分とする第１の半導体膜と当該第１の半導体膜上に形成されたシリコンを主成分とする第２の半導体膜とを含み、
前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、ＥＣＰ＜ＥＣ１であり、
前記第１の半導体膜のバンドギャップは、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近い、
薄膜トランジスタ装置。
【請求項３】
（削除）
【請求項４】
（削除）
【請求項５】
（削除）
【請求項６】
前記第２の半導体膜は、アモルファスシリコン膜である、請求項１又は２に記載の薄膜トランジスタ装置。
【請求項７】
（削除）
【請求項８】
（削除）
【請求項９】
（削除）
【請求項１０】
前記第１の半導体膜は、前記結晶シリコン薄膜と接しており、
前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記結晶シリコン薄膜と前記第１の半導体膜との接合部分でスパイクが発生しないように、コンダクションバンドの下端のエネルギー準位が調整されている、
請求項１又は２に記載の薄膜トランジスタ装置。
【請求項１１】
前記第１の半導体膜から前記結晶シリコン薄膜にわたって、前記第１の半導体膜及び前記結晶シリコン薄膜のコンダクションバンドに障壁がない、
請求項１０に記載の薄膜トランジスタ装置。
【請求項１２】
前記第１の半導体膜は、カーボン及びゲルマニウムのいずれかを含む、
請求項１０又は１１に記載の薄膜トランジスタ装置。
【請求項１３】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上に、チャネル領域を有する結晶シリコン薄膜を形成する第４工程と、
少なくとも前記チャネル領域上に、複数の半導体膜を形成する第５工程と、
前記チャネル領域の上方であって前記複数の半導体膜上に、有機材料からなる絶縁膜を形成する第６工程と、
前記絶縁膜の一端にソース電極を形成するとともに、前記ソース電極と対向するように前記絶縁膜の他端にドレイン電極を形成する第７工程と、を含み、
前記第５工程において、シリコンを主成分とする第１の半導体膜を形成するとともに当該第１の半導体膜上にシリコンを主成分とする第２の半導体膜を形成し、
前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
前記第５工程において、ＥＣＰ＜ＥＣ１となるように、かつ、前記第１の半導体膜の結晶化率が前記第２の半導体膜の結晶化率よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
薄膜トランジスタ装置の製造方法。
【請求項１４】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上に、チャネル領域を有する結晶シリコン薄膜を形成する第４工程と、
少なくとも前記チャネル領域上に、複数の半導体膜を形成する第５工程と、
前記チャネル領域の上方であって前記複数の半導体膜上に、有機材料からなる絶縁膜を形成する第６工程と、
前記絶縁膜の一端にソース電極を形成するとともに、前記ソース電極と対向するように前記絶縁膜の他端にドレイン電極を形成する第７工程と、を含み、
前記第５工程において、シリコンを主成分とする第１の半導体膜を形成するとともに当該第１の半導体膜上にシリコンを主成分とする第２の半導体膜を形成し、
前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
前記第５工程において、ＥＣＰ＜ＥＣ１となるように、かつ、前記第１の半導体膜のバンドギャップが前記第２の半導体膜のバンドギャップよりも前記結晶シリコン薄膜のバンドギャップに近くなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
薄膜トランジスタ装置の製造方法。
【請求項１５】
（削除）
【請求項１６】
（削除）
【請求項１７】
（削除）
【請求項１８】
前記第５工程において、前記第２の半導体膜は、アモルファスシリコン膜によって形成される、
請求項１３又は１４に記載の薄膜トランジスタ装置の製造方法。
【請求項１９】
（削除）
【請求項２０】
（削除）
【請求項２１】
前記第５工程において、前記第１の半導体膜は前記結晶シリコン薄膜と接して形成される、
請求項１３又は１４に記載の薄膜トランジスタ装置の製造方法。
【請求項２２】
前記第５工程において、前記第１の半導体膜に、カーボン及びゲルマニウムのいずれかを含有させる、
請求項２１に記載の薄膜トランジスタ装置の製造方法。
【請求項２３】
前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とを同一の真空装置内で連続して成膜する、
請求項１３又は１４に記載の薄膜トランジスタ装置の製造方法。
【手続補正書】
【提出日】平成24年12月10日(2012.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、
少なくとも前記チャネル領域上に形成された複数の半導体膜と、
前記チャネル領域の上方であって前記複数の半導体膜上に形成された、有機材料からなる絶縁膜と、
前記絶縁膜の一端部に形成されたソース電極と、
前記ソース電極と対向するように前記絶縁膜の他端部に形成されたドレイン電極と、を具備し、
前記複数の半導体膜は、少なくとも第１の半導体膜と当該第１の半導体膜上に形成された第２の半導体膜とからなり、
前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
ＥＣＰ＜ＥＣ１であり、
前記第１の半導体膜は、前記結晶シリコン薄膜と接し、
前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記結晶シリコン薄膜と前記第１の半導体膜との接合部分でスパイクが発生しないように、コンダクションバンドの下端のエネルギー準位が調整されている、
薄膜トランジスタ装置。
【請求項２】
前記第１の半導体膜と前記第２の半導体膜とは、電子親和力が異なる、
請求項１に記載の薄膜トランジスタ装置。
【請求項３】
前記第１の半導体膜の電子親和力は、前記第２の半導体膜の電子親和力よりも大きい、
請求項２に記載の薄膜トランジスタ装置。
【請求項４】
前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、バンドギャップが異なる、
請求項１〜３のいずれか１項に記載の薄膜トランジスタ装置。
【請求項５】
前記第１の半導体膜のバンドギャップは、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近い、
請求項４に記載の薄膜トランジスタ装置。
【請求項６】
前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜である、
請求項１〜５のいずれか１項に記載の薄膜トランジスタ装置。
【請求項７】
前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、それぞれの半導体膜の結晶化率が異なる、
請求項１に記載の薄膜トランジスタ装置。
【請求項８】
前記第１の半導体膜の結晶化率は、前記第２の半導体膜の結晶化率よりも大きい、
請求項７に記載の薄膜トランジスタ装置。
【請求項９】
前記第１の半導体膜から前記結晶シリコン薄膜にわたって、前記第１の半導体膜及び前記結晶シリコン薄膜のコンダクションバンドに障壁がない、
請求項１に記載の薄膜トランジスタ装置。
【請求項１０】
前記第１の半導体膜は、カーボン及びゲルマニウムのいずれかを含む、
請求項９に記載の薄膜トランジスタ装置。
【請求項１１】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上に、チャネル領域を有する結晶シリコン薄膜を形成する第４工程と、
少なくとも前記チャネル領域上に、複数の半導体膜を形成する第５工程と、
前記チャネル領域の上方であって前記複数の半導体膜上に、有機材料からなる絶縁膜を形成する第６工程と、
前記絶縁膜の一端にソース電極を形成するとともに、前記ソース電極と対向するように前記絶縁膜の他端にドレイン電極を形成する第７工程と、を含み、
前記第５工程において、前記結晶シリコン薄膜と接して少なくとも第１の半導体膜を形成するとともに当該第１の半導体膜上に第２の半導体膜を形成し、
前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
前記第５工程において、ＥＣＰ＜ＥＣ１であり、前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記結晶シリコン薄膜と前記第１の半導体膜との接合部分でスパイクが発生しないように前記第１の半導体膜と前記第２の半導体膜とを形成する、
薄膜トランジスタ装置の製造方法。
【請求項１２】
前記第５工程において、前記第１の半導体膜と前記第２の半導体膜との電子親和力が異なるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
請求項１１に記載の薄膜トランジスタ装置の製造方法。
【請求項１３】
前記第５工程において、前記第１の半導体膜の電子親和力が前記第２の半導体膜の電子親和力よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
請求項１２に記載の薄膜トランジスタ装置の製造方法。
【請求項１４】
前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、
前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とはバンドギャップが異なるように形成される、
請求項１１〜１３のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
【請求項１５】
前記第５工程において、前記第１の半導体膜のバンドギャップが、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近くなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
請求項１４に記載の薄膜トランジスタ装置の製造方法。
【請求項１６】
前記第５工程において、前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜によって形成される、
請求項１１〜１５のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
【請求項１７】
前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、
前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とは結晶化率が異なるように形成される、
請求項１１に記載の薄膜トランジスタ装置の製造方法。
【請求項１８】
前記第５工程において、前記第１の半導体膜の結晶化率が前記第２の半導体膜の結晶化率よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
請求項１７に記載の薄膜トランジスタ装置の製造方法。
【請求項１９】
前記第５工程において、前記第１の半導体膜に、カーボン及びゲルマニウムのいずれかを含有させる、
請求項１１に記載の薄膜トランジスタ装置の製造方法。
【請求項２０】
前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とを同一の真空装置内で連続して成膜する
請求項１１〜１９のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
【国際調査報告】
2013001579.tif 000025
2013001579.tif 000026
2013001579.tif 000027
2013001579.tif 000028