(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された第１のIII族窒化物半導体よりなり、且つ前記基板の主面に沿う方向にキャリアが走行するキャリア走行層と、
前記キャリア走行層の上に形成され、前記第１のIII族窒化物半導体よりもバンドギャップが大きい第２のIII族窒化物半導体よりなるバリア層と、
前記バリア層の上に形成された電極と、
前記バリア層の上で且つ前記電極の側方の領域に形成され、単結晶と多結晶とが混在した第３のIII族窒化物半導体よりなるキャップ層とを備えている半導体装置。
【請求項２】
請求項１において、
前記キャップ層は、前記バリア層との界面に沿う方向に部分的に単結晶領域が形成されている半導体装置。
【請求項３】
請求項２において、
前記単結晶領域は、前記バリア層との界面の全面に又は島状に、且つ厚さ方向に対して不均一に形成されている半導体装置。
【請求項４】
請求項２又は３において、
前記単結晶領域は、前記バリア層と接している半導体装置。
【請求項５】
請求項１において、
前記キャップ層は、前記バリア層側から、単結晶層と多結晶層とに積層された２層構造よりなる半導体装置。
【請求項６】
請求項１において、
前記キャップ層は、アルミニウム（Ａｌ）を含むIII族窒化物半導体よりなる半導体装置。
【請求項７】
請求項６において、
前記キャップ層は、前記基板とは反対側の面が酸化されている半導体装置。
【請求項８】
請求項１〜７のいずれか１項において、
前記キャップ層は、窒化アルミニウム（ＡｌＮ）よりなり、
前記バリア層は、ＡｌｘＧａ１−ｘＮ（但し、０＜ｘ≦１）よりなり、
前記キャリア走行層は、ＧａＮよりなる半導体装置。
【請求項９】
請求項１において、
前記キャリア走行層と前記バリア層との間に設けられ、単結晶の窒化アルミニウム（ＡｌＮ）よりなるスペーサ層をさらに備えている半導体装置。
【請求項１０】
請求項１において、
前記バリア層と前記電極との間に設けられたｐ型のIII族窒化物半導体層をさらに備えている半導体装置。
【請求項１１】
請求項１０において、
前記ｐ型のIII族窒化物半導体層は、ＡｌｘＧａ１−ｘＮ（但し、０≦ｘ≦１）よりなる半導体装置。
【請求項１２】
請求項１において、
前記バリア層と前記電極との間に設けられた絶縁層をさらに備えている半導体装置。
【請求項１３】
請求項１２において、
前記絶縁層は、酸化アルミニウム（Ａｌ２Ｏ３）よりなる半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項において、
前記バリア層は、前記電極の下側部分の厚さが前記電極の側方部分の厚さよりも小さい半導体装置。
【請求項１５】
基板の上に第１のIII族窒化物半導体よりなるキャリア走行層を形成する工程と、
前記キャリア走行層の上に第２のIII族窒化物半導体よりなるバリア層を形成する工程と、
前記バリア層を覆うように第３のIII族窒化物半導体よりなるキャップ層を形成する工程と、
前記キャップ層の一部を選択的に除去する工程と、
前記キャップ層の一部を除去する工程よりも後に、ｐ型のIII族窒化物半導体よりなる制御層を形成する工程と、
前記制御層を形成する工程の後に、前記バリア層の上に電極を形成する工程とを備え、
前記キャップ層は、有機金属化学気相堆積法により形成され、
前記キャップ層の形成温度は、前記キャリア走行層の形成温度及び前記バリア層の形成温度よりも低い半導体装置の製造方法。
【請求項１６】
請求項１５において、
前記キャップ層の形成温度は、６００℃以上且つ９００℃以下であり、
前記キャリア走行層の形成温度及び前記バリア層の形成温度は、いずれも１０００℃以上である半導体装置の製造方法。
【請求項１７】
請求項１５において、
前記キャップ層の一部を除去する工程において、前記キャップ層は、アルカリ性のエッチャントにより除去する半導体装置の製造方法。
【請求項１８】
請求項１５〜１７のいずれか１項において、
前記制御層を形成する工程は、
前記ｐ型のIII族窒化物半導体層を形成した後に、前記ｐ型のIII族窒化物半導体層における前記電極の形成領域を残して除去する工程と、
残された前記ｐ型のIII族窒化物半導体層をアニールする工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオフ特性を示すIII族窒化物半導体を用いた半導体装置及びその製造方法に関し、特に、動作電流を増大すると共にオン抵抗を低減することが可能なIII族窒化物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
III族窒化物半導体は、その物理的特徴である広いバンドギャップと高い破壊電界と飽和電子速度という特長からスイッチングデバイス、高出力デバイス及び高周波デバイスへの応用が盛んに研究開発されている。【０００３】
特に、半導体基板の上に順次エピタキシャル成長した、ＡｌｘＧａ１−ｘＮ層（但し、ｘは０＜ｘ≦１である。）とＧａＮ層との界面に現われる２次元電子ガス（２Dimensional Electron Gas：以下、２ＤＥＧと呼ぶ。）を利用するヘテロ接合電界効果トランジスタ（Hetero-junction Field Effect Transistor、略してＨＦＥＴ。以下、単にＦＥＴと呼ぶ。）においては、ゲートリセス構造とすることにより、閾値電圧を制御する方法（例えば、非特許文献１を参照。）、ｐ型のゲート制御層を適用する方法（例えば、特許文献１及び特許文献２を参照。）、又はノーマリオフバリア層であるＡｌＧａＮ層を薄く形成することにより、ノーマリオフ動作を実現する方法等が報告されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３３９５６１号公報
【特許文献２】特開２００７−０１９３０９号公報
【非特許文献】
【０００５】
【非特許文献１】T. Oka et al.,“AlGaN/GaN Recessed MIS-Gate HFET With High-Threshold-Voltage Normally-Off Operation for Power Electronics Applications”,IEEE ELECTRON DEVICE LETTERS, VOL.29, NO.7, pp.668-670, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１に記載されたデバイスは、ゲートリセス形成領域をＡｌＧａＮバリア層だけでなく、その下のチャネルが形成されているＧａＮ層にまでエッチングすることによってノーマリオフ動作を実現している。このため、ＧａＮ層のゲート直下におけるチャネル抵抗が高くなって、オン抵抗が上昇し、大電流化が困難となるという問題がある。【０００７】
ｐ型のゲート制御層を適用する構造のデバイスは、ゲート制御層によるバンドの持ち上げ効果はあるものの、ノーマリオフ化を実現するには、シート抵抗をある程度高くする必要があり、オン抵抗の増大を招く。【０００８】
また、ゲート直下のＡｌＧａＮバリア層をエッチングにより非常に薄くしてノーマリオフを実現する方法も報告されているが、バリア層を数ｎｍ単位で制御する必要があり、面内で均一にノーマリオフ化することは困難である。【０００９】
本発明は、前記の問題に鑑み、III族窒化物半導体（例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ又はこれら以外のＧａＮを含む混晶又は積層体）を用いた半導体装置において、オン抵抗が低く且つ大電流化が可能な半導体装置を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明に係る半導体装置は、基板と、基板の上に形成された第１のIII族窒化物半導体よりなり、且つ基板の主面に沿う方向にキャリアが走行するキャリア走行層と、キャリア走行層の上に形成され、第１のIII族窒化物半導体よりもバンドギャップが大きい第２のIII族窒化物半導体よりなるバリア層と、バリア層の上に形成された電極と、バリア層の上で且つ電極の側方の領域に形成され、単結晶と多結晶とが混在した第３のIII族窒化物半導体よりなるキャップ層とを備えている。【００１１】
本発明の半導体装置によると、バリア層の上に形成されるキャップ層に単結晶と多結晶とが混在した第３のIII族窒化物半導体を用いることにより、キャップ層がキャリア走行層に分極を与えることができる。この分極効果によって、バリア層とキャリア走行層との界面に高濃度のキャリアが発生するので、半導体装置のオン抵抗の低減と電流量の増大とを実現することができる。【００１２】
本発明に係る半導体装置の製造方法は、基板の上に第１のIII族窒化物半導体よりなるキャリア走行層を形成する工程と、キャリア走行層の上に第２のIII族窒化物半導体よりなるバリア層を形成する工程と、バリア層を覆うように第３のIII族窒化物半導体よりなるキャップ層を形成する工程と、キャップ層の一部を選択的に除去する工程と、キャップ層の一部を除去する工程よりも後に、バリア層の上に電極を形成する工程とを備え、キャップ層は、有機金属化学気相堆積（ＭＯＣＶＤ）法により形成され、キャップ層の形成温度は、キャリア走行層の形成温度及びバリア層の形成温度よりも低い。【００１３】
本発明の半導体装置の製造方法によると、ＭＯＣＶＤ法によって、キャップ層の形成温度を、キャリア走行層の形成温度及びバリア層の形成温度よりも低くすることにより、キャップ層を形成する第３のIII族窒化物半導体に、単結晶と多結晶とを混在させることができる。これにより、キャップ層はキャリア走行層に分極を与えることができる。この分極効果によって、バリア層とキャリア走行層との界面に高濃度のキャリアが発生するので、半導体装置のオン抵抗の低減と電流量の増大とを実現することができる。
【発明の効果】
【００１４】
本発明に係るIII族窒化物半導体を用いた半導体装置及びその製造方法によると、キャリア走行層中に高密度のキャリアを発生することが可能となるので、オン抵抗の低減と動作電流の増大とを実現することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。
【図２】図２（ａ）〜図２（ｄ）は第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】図３は第１の実施形態に係る半導体装置における低温成長ＡｌＮ層を含む層構造を示す断面図である。
【図４】図４は第１の実施形態に係る半導体装置におけるＧａＮ層と低温ＡｌＮ層との界面近傍のシートキャリア濃度の低温ＡｌＮ層の厚さ及び成長温度依存性を示すグラフである。
【図５Ａ】図５Ａは第１の実施形態に係る半導体装置であって、図５Ｂ及び図５Ｃに示す透過電子顕微鏡（ＴＥＭ）による観察位置を示す模式的な断面図である。
【図５Ｂ】図５Ｂは図５Ａの領域Ａにおける透過電子顕微鏡（ＴＥＭ）による観察結果を示す写真である。
【図５Ｃ】図５Ｃは図５Ａの領域Ｂにおける透過電子顕微鏡（ＴＥＭ）による観察結果を示す写真である。
【図６】図６は第１の実施形態に係る半導体装置における低温ＡｌＮ層中の単結晶ＡｌＮの特性を説明する模式的な断面図である。
【図７】図７は第１の実施形態に係る半導体装置における、キャップ層の有無、キャップ層の組成及び形成方法とシートキャリア濃度との関係を表すグラフである。
【図８】図８は第１の実施形態に係る半導体装置における電流−電圧特性を従来の半導体装置と比較して表したグラフである。
【図９】図９（ａ）及び図９（ｂ）は第１の実施形態に係る半導体装置においてバリア層が厚い場合と薄い場合とのそれぞれのキャリア濃度分布を表すグラフである。
【図１０】図１０は第１の実施形態の一変形例に係る半導体装置におけるゲート電極の近傍領域を拡大した模式的な断面図である。
【図１１】図１１は本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。
【図１２Ａ】図１２Ａは第２の実施形態の第１変形例に係る半導体装置におけるゲート電極の近傍領域を拡大した模式的な断面図である。
【図１２Ｂ】図１２Ｂは第２の実施形態の第２変形例に係る半導体装置におけるゲート電極の近傍領域を拡大した模式的な断面図である。
【図１２Ｃ】図１２Ｃは第２の実施形態第３変形例に係る半導体装置を示す模式的な断面図である。
【図１３】図１３は本発明の第３の実施形態に係る半導体装置を示す模式的な断面図である。
【図１４】図１４（ａ）〜図１４（ｅ）は第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１５】図１５（ａ）〜図１５（ｅ）は第３の実施形態に係る半導体装置の製造方法の一変形例を示す工程順の断面図である。
【図１６】図１６は本発明の第４の実施形態に係る半導体装置を示す模式的な断面図である。
【図１７】図１７（ａ）〜図１７（ｃ）は第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１８】図１８（ａ）及び図１８（ｂ）は第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１９】図１９（ａ）〜図１９（ｃ）は第４の実施形態に係る半導体装置の製造方法の第１変形例を示す工程順の断面図である。
【図２０】図２０（ａ）及び図２０（ｂ）は第４の実施形態に係る半導体装置の製造方法の第１変形例を示す工程順の断面図である。
【図２１】図２１（ａ）〜図２１（ｃ）は第４の実施形態に係る半導体装置の製造方法の第２変形例を示す工程順の断面図である。
【図２２】図２２（ａ）〜図２２（ｃ）は第４の実施形態に係る半導体装置の製造方法の第２変形例を示す工程順の断面図である。
【図２３】図２３は第４の実施形態の第３変形例に係る半導体装置を示す模式的な断面図である。
【図２４】図２４（ａ）及び図２４（ｂ）は第４の実施形態の他の変形例に係る半導体装置であって、ソース電極の下端部を拡大した模式的な断面図である。
【図２５】図２５は本発明の第５の実施形態に係る半導体装置を示す模式的な断面図である。
【発明を実施するため形態】
【００１６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１７】
（１Ａ）デバイス構成
図１は第１の実施形態に係るIII族窒化物半導体を用いた半導体装置の断面構成を模式的に示している。図１に示すように、本実施形態の半導体装置であるＦＥＴは、面方位が（１１１）面であるシリコン（Ｓｉ）からなる基板１０１の主面の上に、厚さが２００ｎｍ〜３５００ｎｍ程度の窒化アルミニウムガリウム（ＡｌｙＧａ１−ｙＮ（但し、０≦ｙ≦１））からなる単層又はＡｌの組成が互いに異なる積層体からなるバッファ層１０２と、それぞれIII族窒化物半導体からなるキャリア走行層１０３及びバリア層１０４とが順次形成されている。
【００１８】
バリア層１０４の上には、単結晶と多結晶とが混在したIII族窒化物半導体からなるキャップ層１０５が形成されている。ここで用いられるIII族窒化物半導体は、ＡｌｚＧａ１−ｚＮ（但し、０≦ｚ≦１）であることが好ましい。キャリア走行層１０３からキャップ層１０５までの各層の組成及び厚さの一例を以下の［表１］に示す。
【００１９】
【表１】
0005923712.tif 000002
【００２０】
なお、キャップ層は、バリア層との界面に沿う方向に部分的に単結晶領域が形成されていてもよい。
【００２１】
また、単結晶領域は、バリア層との界面の全面に又は島状に、且つ厚さ方向に対して不均一に形成されていてもよい。
【００２２】
また、キャップ層は、バリア層側から、単結晶層と多結晶層とに積層された２層構造よりなっていてもよい。
【００２３】
なお、単結晶領域は、バリア層と接していることが好ましい。
【００２４】
キャップ層１０５を構成する、単結晶と多結晶とを混在して含むIII族窒化物半導体については後述する。
【００２５】
キャップ層１０５には、バリア層１０４を露出する第１の開口部１０５ａが形成され、該第１の開口部１０５ａには、バイアス印加用のゲート電極１０６がバリア層１０４と接して形成されている。
【００２６】
バリア層１０４の上におけるゲート電極１０６の両側の領域には、キャップ層１０５に設けられた第２の開口部１０５ｂ及び第３の開口部１０５ｃを通して、バイアス印加用のソース電極１０７及びドレイン電極１０８が、それぞれバリア層１０４と接して形成されている。
【００２７】
ゲート電極１０６、ソース電極１０７及びドレイン電極１０８の上には、例えば、窒化シリコン（ＳｉＮ）よりなるパッシベーション膜１０９が形成されている。
【００２８】
なお、基板１０１の主面の面方位は（１１１）面であることから、該（１１１）面上に形成されるIII族窒化物半導体層の主面、すなわち成長面は（０００１）面であり、いわゆるｃ面である。
【００２９】
また、本実施形態に係るＦＥＴのゲート長は、例えば０．７μｍである。ゲート電極１０６とソース電極１０７との間隔及びゲート電極１０６とドレイン電極１０８との間隔は、いずれも例えば０．８μｍである。
【００３０】
（１Ｂ）製造方法
以下、前記のように構成された、第１の実施形態に係る半導体装置の製造方法の一例を図２を参照しながら説明する。
【００３１】
まず、図２（ａ）に示すように、有機金属化学気相堆積（Metalorganic Chemical Vapor Deposition：ＭＯＣＶＤ）法を実施する結晶成長装置を用いて、基板１０１の主面上に、厚さが２００ｎｍ〜３５００ｎｍ程度のＡｌｘＧａ１−ｘＮ（但し、０＜ｘ≦１）からなる単層又はＡｌの組成が互いに異なる積層体からなるバッファ層１０２と、厚さが４００ｎｍのＧａＮからなるキャリア走行層１０３と、厚さが１０ｎｍのＡｌ０．２Ｇａ０．８Ｎからなるバリア層１０４とを順次エピタキシャル成長して、複数のIII族窒化物半導体からなる積層体を形成する。なお、原料ガスとしてトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム(ＴＭＡ)及びアンモニア（ＮＨ３）を用いる。
【００３２】
結晶成長温度、成長圧力、及び原料ガスの流量の一例は、以下の［表２］の通りである。なお、ここで結晶成長温度は、１０００℃以上であることが好ましく、例えば、１１００℃に設定する。
【００３３】
【表２】
0005923712.tif 000003
【００３４】
次に、図２（ｂ）に示すように、成長温度をバリア層１０４又はキャリア走行層１０３の成長温度よりも低い、例えば、６００℃以上且つ９００℃以下に設定して、バリア層１０４の上に、単結晶と多結晶とが混在した厚さが２０ｎｍのIII族窒化物半導体からなるキャップ層１０５を形成する。ここでは、例えば、ＡｌＮからなるキャップ層１０５を形成する。なお、単結晶と多結晶とが混在したＡｌＮからなるキャップ層１０５の結晶成長は、減圧下、例えば１３．３ｋＰａ（＝１００Ｔｏｒｒ）の下で行われる。また、III族原料としてトリメチルアルミニウム（ＴＭＡ）を用い、Ｖ族原料としてアンモニア（ＮＨ３）を用いる。キャリアガスとしては、水素（Ｈ２）を用いる。ガス流量は、ＴＭＡが１００ｓｃｃｍ、アンモニアが８ｓｌｍである。ここで、「ｓｃｃｍ」及び「ｓｌｍ」は流量の単位であり、１ｓｃｃｍは、標準状態（０℃、１気圧）の気体を１分間に１ミリリットルだけ流す流量を表し、１ｓｌｍは、標準状態の気体を１分間に１リットルだけ流す流量を表す。
【００３５】
次に、図２（ｃ）に示すように、キャップ層１０５の上に、ゲート電極を形成する領域を開口するレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、キャップ層１０５に対してウエットエッチングを行う。これにより、キャップ層１０５に第１の開口部１０５ａが形成される。このとき、キャップ層１０５のマスクされない領域は、アルカリ性のエッチャント、例えば、アルカリ性現像液によって容易に除去される。従って、レジストによるマスクパターンを用いれば、バリア層１０４をエッチング停止層として選択的に且つ容易にエッチングを行うことができる。さらに、第１の開口部１０５ａと同様の方法で、キャップ層１０５に第２の開口部１０５ｂ及び第３の開口部１０５ｃを形成する。また、これらの開口部１０５ａ、１０５ｂ及び１０５ｃは、同時に形成してもよく、形成順序は上記と逆であってもよい。
【００３６】
次に、図２（ｄ）に示すように、キャップ層１０５の上から第２の開口部１０５ｂ及び第３の開口部１０５ｃを露出するマスクパターン（図示せず）を用いて、スパッタ法又は真空蒸着法等により、各開口部１０５ｂ、１０５ｃを埋めるようにチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層構造よりなるソース電極１０７及びドレイン電極１０８をそれぞれ形成する。その後、適当な熱処理を加えることにより、ソース電極１０７及びドレイン電極１０８をオーミック性のコンタクトとする。ゲート電極１０６についても同様に、真空蒸着法等により開口部１０５ａを埋めるようニッケル（Ｎｉ）と金（Ａｕ）との積層構造よりなるゲート電極１０６を形成する。その後、キャップ層１０５、ゲート電極１０６、ソース電極１０７及びドレイン電極１０８の上から、ＳｉＮよりなるパッシベーション膜１０９を形成する。
【００３７】
（１Ｃ）単結晶と多結晶とが混在した窒化アルミニウム（ＡｌＮ）について
以下に、キャップ層１０５を構成する単結晶と多結晶とが混在したＡｌＮについて説明する。
【００３８】
図３に示すように、面方位が（１１１）面であるＳｉ基板（図示せず）の上にＧａＮ層３０１を、図１及び図２に示すバッファ層１０２及びキャリア走行層１０３の形成方法と同様の方法で形成する。続いて、ＧａＮ層３０１の上にＡｌＮからなるスペーサ層３０２を、結晶成長温度を１１２０℃、厚さを２ｎｍとして結晶成長する。続いて、結晶成長温度をパラメータとして、スペーサ層３０２の上に低温ＡｌＮ層３０３を結晶成長した。
【００３９】
なお、ＧａＮ層３０１の主面、及びＡｌＮのスペーサ層３０２の主面は、（０００１）面である。
【００４０】
ＧａＮ層３０１とスペーサ層３０２との界面におけるシートキャリア濃度（Ｎｓ）について測定した。なお、比較として、スペーサ層３０２を設けない場合の検討も行った。スペーサ層３０２を設けない場合においては、ＧａＮ層３０１と低温ＡｌＮ層３０３との界面におけるシートキャリア濃度について測定した。その結果を図４に示す。図４において、記号Ａ〜Ｆは以下の［表３］のように定義される。なお、表３の厚さ（ｎｍ）とは、低温ＡｌＮ層３０３の厚さを表している。
【００４１】
【表３】
0005923712.tif 000004
【００４２】
結晶成長温度が９００℃であり、低温ＡｌＮ層３０３の膜厚が薄いサンプルＡ及びサンプルＢの場合は、ＧａＮ層３０１と低温ＡｌＮ層３０３又はスペーサ層３０２との界面におけるシートキャリア濃度は約３×１０１３ｃｍ−２であった。これに対し、低温ＡｌＮ層３０３の膜厚が厚いサンプルＣにおいては、表面にクラックが発生し、シートキャリア濃度が１．３×１０１３ｃｍ−２程度に減少した。
【００４３】
一方、結晶成長温度が６００℃であり、スペーサ層３０２を設けないサンプルＤにおいては、シートキャリア濃度が０．３×１０１３ｃｍ−２であった。これに対し、スペーサ層３０２を設けたサンプルＥにおいては、シートキャリア濃度が１．６×１０１３ｃｍ−２であり、膜厚が厚いサンプルＦにおいては、シートキャリア濃度が１．９×１０１３ｃｍ−２であった。すなわち、結晶成長温度が６００℃の場合は、ＡｌＮスペーサ層３０２をＧａＮ層３０１と低温ＡｌＮ層３０３との間に設けることにより、シートキャリア濃度が増大し、さらに低温ＡｌＮ層３０３の厚さが増大しても表面にクラックが発生せず、シートキャリア濃度が増大することが分かった。
【００４４】
次に、結晶成長温度が６００℃であり、スペーサ層３０２を設けられ、膜厚が厚いサンプルＦに関する透過電子顕微鏡（Transmission Electron Microscope：ＴＥＭ）の観察結果を説明する。
【００４５】
サンプルＦにおいては、図５Ａに示すように、ＴＥＭ観察をしやすくするように低温ＡｌＮ層３０３の一部の領域Ａにおいて、多結晶部分を選択的にエッチングするアルカリ溶液によるウエットエッチングを施し、その上から表面保護層３０４を形成している。なお、ウエットエッチングを施していない領域を領域Ｂとする。図５Ａの領域Ａ及び領域ＢについてＴＥＭ観察を行った結果を図５Ｂ及び図５Ｃにそれぞれ示す。
【００４６】
図５Ｂから、スペーサ層３０２の上の一部分に低温ＡｌＮ層３０３のうちアルカリ溶液によるエッチングに耐性を持つ部分が残っていることが分かった。スペーサ層３０２の厚さが２ｎｍであることから、低温ＡｌＮ層が下地の結晶構造を引き継いで単結晶化していることが分かった。このことから、低温ＡｌＮ層３０３については単結晶のＡｌＮが島状又は面内の全体にわたって、厚さ方向に不均一に形成されていることが分かった。
【００４７】
これに対し、図５Ｃからは、スペーサ層３０２の近傍では単結晶のＡｌＮ３０３ａが形成されているものの、スペーサ層３０２から離れた領域では、多結晶状又はアモルファス状のＡｌＮが形成されていることが分かった。
【００４８】
以上説明したように、図３〜図５に示す結果から、サンプルＡ〜Ｃ、Ｅ及びＦについては、シートキャリア濃度が１×１０１３ｃｍ−２を超えていることが分かった。このことに関する一考察を、図６を用いて説明する。
【００４９】
図５Ｂによれば、スペーサ層３０２の面上の一部に、島状又は面内の全体にわたって厚さ方向に不均一に単結晶のＡｌＮが形成される。これにより、スペーサ層３０２を含む単結晶のＡｌＮとＧａＮ層３０１との間の自発分極の差又は格子不整合の歪みによって生じるピエゾ分極による電荷（図６における、正負（＋−）で表される分極）が生じ、そのうち負の電荷がスペーサ層３０２とＧａＮ層３０１とにおけるＧａＮ層３０１側の界面近傍に２次元電子ガス（２ＤＥＧ）層としてシート状に分布する。このシート状に分布した電荷がシートキャリア濃度に寄与している。なお、サンプルＤにおいてシートキャリア濃度が小さいのは、結晶成長温度が６００℃で且つスペーサ層３０２を有さない場合には、島状の単結晶ＡｌＮが形成されないか、又は単結晶のＡｌＮが面内に不均一に形成され、平均として小さい分極しか生じず、電荷が発生しなかったと考えられる。
【００５０】
また、低温ＡｌＮ層３０３の結晶成長温度が９００℃の場合に、低温ＡｌＮ層３０３の厚さが大きくなるにつれてシートキャリア濃度が減少したのは、低温ＡｌＮ層３０３にクラックが発生したためであると考えらえる。一方、低温ＡｌＮ層３０３の結晶成長温度が６００℃の場合に、低温ＡｌＮ層３０３の厚さが大きくなるにつれてシートキャリア濃度が大きくなっているのは、低温ＡｌＮ層３０３にクラックが生じていないためであると考えられる。単結晶のＡｌＮの臨界膜厚は７ｎｍ程度であるが、単結晶ＡｌＮに多結晶状又はアモルファス状のＡｌＮが混在することにより、クラックが生成される膜厚が変化して、成膜温度が高くなることにより結晶化が促進されたと考える。このため、高温のサンプルＣ（９００℃、４０ｎｍ）ではクラックが発生したのに対し、低温のサンプルＦ（６００℃、４０ｎｍ）ではクラックが発生せず、キャリア密度が増大したと考えられる。
【００５１】
なお、別の可能性として、ＡｌＮからなるキャップ層１０５（低温ＡｌＮ層３０３）の形成初期段階だけが、結晶化されてキャリアの増大に寄与していることも考えられる。また、結晶成長温度が６００℃の場合に厚膜化することにより、シートキャリア濃度が増大する傾向があることから、ＳｉＮ膜のような表面のパッシベーション効果等も、キャリアの増加に寄与していることも考えられる。
【００５２】
ここでは、単結晶と多結晶とが混在したＡｌＮとは、結晶成長温度を６００℃以上且つ９００℃以下（６００℃〜９００℃）として結晶成長され、一部の領域にＡｌＮの単結晶を含むＡｌＮをいう。この単結晶と多結晶とが混在したＡｌＮ層を用いることにより、ＧａＮ層との界面におけるシートキャリア濃度を増大させることができる。
【００５３】
また、単結晶と多結晶とが混在したIII族窒化物半導体とは、上記のＡｌＮのように、結晶成長温度を通常より低くして形成され、一部の領域に単結晶であるIII族窒化物半導体を有するIII族窒化物半導体をいう。この単結晶と多結晶とが混在したIII族窒化物半導体は、単結晶と多結晶とが混在したＡｌＮ層と同様に、ヘテロ接合界面におけるシートキャリア濃度を増大させることができる。
【００５４】
（１Ｄ）キャリア走行層１０３のキャリア濃度について
図７に、ＧａＮからなるキャリア走行層１０３と、その上に形成された厚さが１０ｎｍのＡｌ０．２Ｇａ０．８Ｎからなるバリア層１０４と、単結晶と多結晶とが混在したＡｌＮからなり、厚さが２０ｎｍのキャップ層１０５とから構成された場合のキャップ層１０５と、キャリア走行層１０３に生じる２ＤＥＧ層のキャリア濃度との関係を示す。比較用として、バリア層１０４の上にキャップ層１０５を設けない場合と、キャップ層１０５として、通常パッシベーション膜に用いられるＳｉＮ膜（厚さ１００ｎｍ）を設けた場合と、ＡｌＮからなるキャップ層の形成方法を変えた場合とのキャリア濃度を共に表している。なお、ここでの検討においては、ＦＥＴにパッシベーション膜１０９は形成されていない。
【００５５】
図７から分かるように、キャップ層１０５を設けない場合は、０．２×１０１３ｃｍ−２であり、２ＤＥＧ層のキャリア濃度は小さい。
【００５６】
また、キャップ層１０５としてＳｉＮ膜を設けた場合は、該ＳｉＮ膜によってバリア層１０４の表面がパッシベーション（不活性化）されるため、バリア層１０４の表面の空乏化が抑制される結果、２ＤＥＧ層のキャリア濃度が０．６×１０１３ｃｍ−２と上昇する。
【００５７】
これに対し、本発明に係る６００℃という低温下で形成された、単結晶と多結晶とが混在したＡｌＮからなるキャップ層１０５をバリア層１０４の上に設けた場合は、ＳｉＮ膜と比較して２倍程度の、１．１×１０１３ｃｍ−２程度にまで２ＤＥＧ層のキャリア濃度が上昇することが分かる。
【００５８】
なお、図７に示すように、ＡｌＮからなるキャップ層１０５をスパッタ法により形成した場合は、２ＤＥＧ層のキャリアはほとんど発生しなかった。すなわち、スパッタ法で形成されたＡｌＮは、本発明に係るＡｌＮとは異なり、キャリアを発生させないことが分かった。
【００５９】
このように、本発明に係る単結晶と多結晶とが混在した、ＭＯＣＶＤ法によるＡｌＮによりキャリアを発生させることが分かった。
【００６０】
（１Ｅ）本発明に係るＦＥＴと従来のＦＥＴとの電気的特性の比較
以下に、本発明に係る図１に示すＦＥＴと、ＳｉＮをパッシベーション膜として用いた従来のＦＥＴとの電気的特性を比較した結果を説明する。なお、従来のＦＥＴは、バリア層１０４の上にＳｉＮよりなるパッシベーション膜１０９が直接に形成される構成、すなわちキャップ層１０５が設けられていない構成である。なお、基板１０１からバリア層１０４に至る層構造は、本発明に係るＦＥＴと同一である。
【００６１】
図８に、本発明に係るＦＥＴと従来のＦＥＴとのゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄとの関係を示す。ここで、ソース電極は接地されており、ゲート電極に印加されるバイアス電圧をパラメータとする。すなわち、ゲート・ソース間電圧Ｖｇｓは、ゲート電極に印加される電圧である。
【００６２】
図８の結果によれば、本発明に係るＦＥＴのドレイン電流Ｉｄは、ゲート・ソース間電圧Ｖｇｓの値が大きくなるにつれて、従来のＦＥＴと比較して大きくなることが分かる。これは、本発明に係るＦＥＴが従来のＦＥＴと比べて、上記の図３〜図５に示した結果により、バリア層１０４とキャリア走行層１０３との界面に生じる２ＤＥＧの濃度が大きくなり、電子が走行する領域の抵抗、すなわちチャネル抵抗が低減したと考えられる。
【００６３】
このように、本発明に係るＦＥＴは、従来のＦＥＴと比べて、優れた電気的特性を有することが分かる。
【００６４】
（１Ｆ）本発明に係るＦＥＴにおけるバリア層１０４の厚さによる特性変化
本発明に係るＦＥＴについて、バリア層１０４の厚さを変化させた場合に、バリア層１０４とキャリア走行層１０３との界面に生じるキャリアの濃度が、いかに変化するかを検討した。その結果を図９（ａ）及び図９（ｂ）に示す。
【００６５】
図９（ａ）及び図９（ｂ）においては、キャップ層１０５の再表面を表面（原点）として、基板側の方向を深さ方向としてキャリア分布を測定した。なお、生じるキャリアはドナーである。
【００６６】
ここで検討したバリア層１０４の厚さは、図９（ａ）の場合が１０ｎｍであり、図９（ｂ）の場合が２ｎｍである。
【００６７】
図９（ａ）に示すように、バリア層１０４の厚さが１０ｎｍの場合は、バリア層１０４とキャリア走行層１０３との界面のキャリア濃度Ｎｄが１０１９ｃｍ−３台であるのに対し、図９（ｂ）に示すように、バリア層１０４の厚さが２ｎｍの場合は、キャリアの濃度Ｎｄが１０２０ｃｍ−３台である。すなわち、バリア層１０４の厚さが１０ｎｍの場合と比べて１桁程度キャリアの濃度が増大することが分かった。これは、ＡｌＮキャップ層１０５における単結晶ＡｌＮがバリア層１０４とキャリア走行層１０３との界面に近づくことになり、単結晶ＡｌＮによる分極電荷がより多くバリア層１０４とキャリア走行層１０３との界面に生じたと考えられる。また、図９（ａ）の場合は、キャップ層１０５とバリア層１０４との界面にキャリアが多く存在するものの、キャップ層１０５は均一な厚さを持つ膜ではないため、部分的に無秩序に配列した結晶格子及びポテンシャルのゆらぎ等に起因する散乱によって、移動度が低下する。このため、キャリアの総量は、図９（ａ）と図９（ｂ）とにおいて同等であったとしても、シート抵抗の低減には、図９（ｂ）に示す構造が優れている。
【００６８】
（１Ｇ）本実施形態に係るＦＥＴのパッシベーション膜１０９について
本実施形態に係るＦＥＴにおいては、キャップ層１０５を構成するＡｌＮの表面をＳｉＮからなるパッシベーション膜によって保護することにより、ＡｌＮの表面を不活性化することができる。これにより、デバイス特性の向上を図ることができ、例えば、電流量を増大し、且つ電流コラプス現象を抑制することができる。
【００６９】
なお、本実施形態に係るＦＥＴについては、パッシベーション膜として、ＳｉＮ膜に代えて、酸化シリコン（ＳｉＯ２）膜又は酸化アルミニウム（Ａｌ２Ｏ３）膜等を用いてもよい。
【００７０】
（１Ｈ）第１の実施形態に係るＦＥＴの一変形例
図１０は第１の実施形態の一変形例に係るＦＥＴにおけるゲート電極の近傍領域の断面構成を拡大して示している。
【００７１】
図１０に示すように、本変形例に係るＦＥＴは、図１に示すＦＥＴに対し、バリア層１０４におけるゲート電極１０６の直下の部分を薄くし、その上にゲート電極１０６を形成している。このように、バリア層１０４におけるゲート電極１０６の直下部分を薄くすることにより、ゲート電極１０６による制御性を高めることができる。また、バリア層１０４におけるゲート電極１０６の直下の厚さを調整することにより、ＦＥＴにおける閾値電圧を決定することができる。
【００７２】
（第２の実施形態）
以下、本発明の第２の実施形態に係るＦＥＴについて図１１を参照しながら説明する。
【００７３】
図１１において、第１の実施形態に示した構成部材と同一の構成部材には、同一の符号を付すことにより説明を省略する。以下に示す各実施形態においても同様とする。
【００７４】
図１１に示すように、第２の実施形態に係るＦＥＴは、第１の実施形態に係るＦＥＴに対し、キャップ層１０５とゲート電極１０６との間に、例えば厚さが１０ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）よりなる絶縁層１１０が設けられている。また、バリア層１０４とゲート電極１０６との間に絶縁層１１０が設けられている。絶縁層１１０は、例えば、原子層堆積（Atomic Layer Deposition）法により形成することができる。
【００７５】
第２の実施形態に係るＦＥＴによると、順方向電圧が１Ｖ程度でゲート電流が流れ出すショットキーゲートＦＥＴと比較して、ゲート電圧を正側に大きく印加することが可能となる。このため、ノーマリオフ特性を有するＦＥＴのゲート構造の１つとして好ましい。
【００７６】
なお、絶縁層１１０として、Ａｌ２Ｏ３に代えて、酸化ハフニウム（ＨｆＯ２）、酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）等の絶縁性材料を用いることができる。また、絶縁層１１０の厚さは、１０ｎｍに限られず、デバイス特性及び要求仕様に応じて適宜選択することができる。
【００７７】
なお、本実施形態においては、絶縁層１１０として、図１１に示すようにキャップ層１０５及びバリア層１０４の上に跨るように設けている。
【００７８】
第１変形例として、図１２Ａに示すように、絶縁層１１０をゲート電極１０６の下側部分にのみ設けてもよい。
【００７９】
また、第２変形例として、図１２Ｂに示すように、バリア層１０４におけるゲート電極１０６の直下部分を薄くした後に、絶縁層１１０を設けてもよい。つまり、バリア層１０４は、ゲート電極１０６の下側部分の厚さがゲート電極１０６の側方部分の厚さよりも小さい構成となる。
【００８０】
また、図１１に示すように、キャップ層１０５を構成するＡｌＮの表面をＳｉＮからなるパッシベーション膜１０９によって保護することにより、ＡｌＮの表面を不活性化することができ、デバイス特性をさらに向上することができる。
【００８１】
また、本実施形態に係るＦＥＴにおいても、パッシベーション膜１０９には、ＳｉＮに代えてＳｉＯ２等を適用してもよい。
【００８２】
また、第３変形例として、図１２Ｃに示すように、バリア層１０４とキャリア走行層１０３との間にＡｌＮからなるスペーサ層１２０を設けてもよい。この場合、スペーサ層１２０は、単結晶のＡｌＮからなることが好ましい。このようにすると、合金散乱を抑制することができるので、キャリアの移動度を向上することができる。
【００８３】
（第３の実施形態）
以下、本発明の第３の実施形態に係るＦＥＴについて図１３を参照しながら説明する。
【００８４】
図１３に示すように、第３の実施形態に係るＦＥＴは、キャップ層１０５の上に形成された、窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ２）からなる保護膜１１６を有している。
【００８５】
保護膜１１６は、その下のキャップ層１０５と同等の開口部を持つようにパターニングされ、各開口部には、ソース電極１０７及びドレイン電極１０８がそれぞれ形成されている。また、ゲート電極１０６は、絶縁層１１０を介在させて形成されている。
【００８６】
以下、前記のように構成された、第３の実施形態に係るＦＥＴの製造方法の一例を図１４を参照しながら説明する。
【００８７】
まず、図１４（ａ）に示すように、第１の実施形態と同様に、バリア層１０４の上にキャップ層１０５を形成する。その後、化学的気相堆積（ＣＶＤ）法等により、キャップ層１０５の上に、厚さが５０ｎｍ〜２００ｎｍ程度のＳｉＮ又はＳｉＯ２等からなる保護膜１１６を形成する。
【００８８】
次に、図１４（ｂ）に示すように、保護膜１１６の上に、ソース電極及びドレイン電極の各形成領域を開口する開口パターンを有するレジストパターンを形成し、形成したレジストパターンをマスクとして、保護膜１１６に対してドライエッチングを行う。これにより、保護膜１１６に第２の開口部１１６ｂ及び第３の開口部１１６ｃが形成される。続いて、レジストパターン及びパターニングされた保護膜１１６をマスクとして、アルカリ性現像液によってキャップ層１０５をエッチングし、その後、レジストパターンを除去する。これにより、キャップ層１０５にも、第２の開口部１０５ｂ及び第３の開口部１０５ｃがそれぞれ形成される。なお、保護膜１１６は、ドライエッチングの方がウエットエッチングと比べてパターン寸法の制御性が高いが、ウエットエッチングを用いてもよい。また、レジストパターンは、キャップ層１０５をエッチングする前に除去してもよい。
【００８９】
次に、図１４（ｃ）に示すように、第２の開口部１０５ｂ、１１６ｂ及び第３の開口部１０５ｃ、１１６ｃに、ソース電極１０７及びドレイン電極１０８をそれぞれ形成する。その後、各電極１０７、１０８にオーミック性を付与する熱処理を行う。
【００９０】
次に、図１４（ｄ）に示すように、保護膜１１６の上に、ゲート電極の形成領域を開口する開口パターンを有するレジストパターンを形成し、形成したレジストパターンをマスクとして、保護膜１１６に対してドライエッチングを行う。これにより、保護膜１１６に第１の開口部１１６ａが形成される。続いて、レジストパターン及びパターニングされた保護膜１１６をマスクとして、アルカリ性現像液によってキャップ層１０５をエッチングし、その後レジストパターンを除去する。これにより、キャップ層１０５にも、第１の開口部１０５ａが形成される。なお、保護膜１１６のエッチングには、ウエットエッチングを用いてもよい。また、レジストパターンは、キャップ層１０５をエッチングする前に除去してもよい。
【００９１】
次に、図１４（ｅ）に示すように、キャップ層１０５の上で且つ第１の開口部１０５ａ、１１６ａの壁面及び底面を覆うように、絶縁層１１０を形成する。その後、絶縁層１１０の上で且つ第１の開口部１０５ａ、１１６ａを埋めるようにゲート電極１０６を選択的に形成する。
【００９２】
なお、第３の実施形態に係る保護膜１１６には、上述したように、ＳｉＮ又はＳｉＯ２等からなる絶縁膜を用いることができる。さらに、保護膜１１６は、絶縁膜に限られず、キャップ層１０５をエッチングする際のマスクとして機能すれば金属であってもよい。また、窒化シリコン（ＳｉＮ）又は酸化アルミニウム（Ａｌ２Ｏ３）のように、キャップ層１０５に対するパッシベーション膜として機能する材料であればなお良い。従って、この観点から、保護膜１１６として、キャップ層１０５と同一の成膜装置内で連続して形成することが可能な、結晶状又は非結晶状のＳｉＮ膜を用いてもよい。また、キャップ層１０５の第１〜第３の開口部を形成後、保護膜１１６をフッ酸（ＨＦ）等の薬液を用いて除去し、第１の実施形態に係るデバイス構造としてもよい。また、絶縁層１１０を形成せずに、ゲート電極１０６をバリア層１０４の上に直接に形成するショットキーゲート型のデバイス構造としてもよい。
【００９３】
（第３の実施形態の製造方法の一変形例）
以下に、第３の実施形態に係るＦＥＴの製造方法の一変形例を図１５に示す。
【００９４】
本変形例においては、図１５（ａ）に示すように、保護膜形成工程において、ゲート電極、ソース電極及びドレイン電極の各形成領域に、予め各開口部１１６ａ、１１６ｂ及び１１６ｃを設けた保護膜１１６を形成する。ここでは、保護膜１１６の成膜には、例えば、所望の形状のレジストパターンを用いた真空蒸着法を用いることができ、その成膜材料には、Ｔｉ又はＡｕ等を用いることができる。
【００９５】
続いて、図１５（ｂ）及び図１５（ｃ）に示すように、キャップ層１０５に、第２の開口部１０５ｂ及び第３の開口部１０５ｃを形成し、その後、ソース電極１０７及びドレイン電極１０８を形成する。その後、各電極１０７、１０８にオーミック性を付与する熱処理を行う。
【００９６】
続いて、図１５（ｄ）及び図１５（ｅ）に示すように、キャップ層１０５に、第１の開口部１０５ａを形成し、その後、絶縁層１１０及びゲート電極１０８を順次形成する。
【００９７】
なお、第３の実施形態に係るＦＥＴにおいても、パッシベーション膜として、ＳｉＮ膜又はＳｉＯ２膜等を、ゲート電極１０６、ソース電極１０７及びドレイン電極１０８並びに保護膜１１６を覆うように設けてもよい。
【００９８】
（第４の実施形態）
以下、本発明の第４の実施形態に係るＦＥＴについて図１６を参照しながら説明する。
【００９９】
（４Ａ）デバイス構成
図１６に示すように、第４の実施形態に係るＦＥＴは、面方位の（１１１）面を主面とするＳｉからなる基板１０１の主面上に、それぞれIII族窒化物半導体からなるバッファ層１０２、キャリア走行層１０３及びバリア層１０４が順次形成されている。
【０１００】
バリア層１０４の上には、ゲート電極を形成する領域に、ｐ型のIII族窒化物半導体、例えば、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）からなるゲート制御層１１１が形成されている。
【０１０１】
さらに、本実施形態の特徴として、単結晶と多結晶とが混在したIII族窒化物半導体からなるキャップ層１０５が、バリア層１０４と、ゲート制御層１１１の側面及び上面の一部とを覆うように形成されている。ここでのIII族窒化物半導体は、ＡｌｚＧａ１−ｚＮ（但し、０≦ｚ≦１）である。バッファ層１０２からキャップ層１０５まで、並びにゲート制御層１１１の各半導体層の組成及び厚さの一例を以下の［表４］に示す。
【０１０２】
【表４】
0005923712.tif 000005
【０１０３】
なお、単結晶と多結晶とが混在したIII族窒化物半導体については、第１の実施形態で説明したとおりである。
【０１０４】
ゲート制御層１１１の上には、キャップ層１０５に設けられた第１の開口部１０５ａを通してバイアス印加用のゲート電極１０６が形成されている。
【０１０５】
バリア層１０４の上におけるゲート電極１０６の両側の領域には、キャップ層１０５に設けられた第２の開口部１０５ｂ及び第３の開口部１０５ｃを通して、バイアス印加用のソース電極１０７及びドレイン電極１０８がそれぞれ形成されている。
【０１０６】
（４Ｂ）製造方法
以下、前記のように構成された、第４の実施形態に係るＦＥＴの製造方法の一例を図１７及び図１８を参照しながら説明する。
【０１０７】
まず、図１７（ａ）に示すように、ＭＯＣＶＤ法を実施する結晶成長装置を用いて、基板１０１の主面上に、厚さが２００ｎｍ〜３５００ｎｍ程度のＡｌｘＧａ１−ｘＮ（但し、０＜ｘ≦１）からなる単層又はＡｌの組成が互いに異なる積層体からなるバッファ層１０２と、厚さが１０００ｎｍのＧａＮからなるキャリア走行層１０３と、厚さが１０ｎｍのＡｌ０．２Ｇａ０．８Ｎからなるバリア層１０４と、マグネシウム（Ｍｇ）のドープによりｐ型の導電性を示し、厚さが２００ｎｍのＧａＮからなるゲート制御層１１１とを順次エピタキシャル成長して、複数のIII族窒化物半導体からなる積層体を形成する。なお、原料ガスとしてＴＭＧ、ＴＭＡ及びＮＨ３を用いる。ｐ型のドーパントであるＭｇを含むガスには、シクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用いる。
【０１０８】
次に、図１７（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ゲート制御層１１１に対してゲート電極を形成する領域を残すように除去する。この場合、バリア層１０４の表面でエッチングを停止することが望ましい。また、バリア層１０４の一部がエッチングされてもよいが、エッチングしすぎるとドライエッチングのダメージによるシート抵抗の上昇を招く。その後、ｐ型のドーパントであるＭｇを活性化するアニールを実施する。
【０１０９】
次に、図１７（ｃ）に示すように、成長温度をバリア層１０４又はキャリア走行層１０３の成長温度よりも低い、例えば６００℃に設定して、バリア層１０４とゲート制御層１１１とを覆うように、単結晶と多結晶とが混在した厚さが２０ｎｍのＡｌＮからなるキャップ層１０５を形成する。なお、ここで低温成長ＡｌＮからなるキャップ層１０５の結晶成長は、上述の［表２］に示す条件で行われる。
【０１１０】
次に、図１８（ａ）に示すように、キャップ層１０５の上に、ゲート電極を形成する領域を開口するレジストパターンを形成し、形成したレジストパターンをマスクとして、キャップ層１０５に対してウエットエッチングを行う。これにより、キャップ層１０５に第１の開口部１０５ａが形成される。このとき、キャップ層１０５は、アルカリ性現像液によって容易に除去することができる。従って、レジストによるマスクパターンを用いれば、結晶性のゲート制御層１１１及びバリア層１０４をエッチング停止層として選択的に且つ容易にエッチングを行うことができる。さらに、第１の開口部１０５ａと同様の方法で、キャップ層１０５に第２の開口部１０５ｂ及び第３の開口部１０５ｃを形成する。なお、これらの開口部１０５ａ、１０５ｂ及び１０５ｃは、同時に形成してもよく、上記の形成順序と逆であってもよい。
【０１１１】
次に、図１８（ｂ）に示すように、第２の開口部１０５ｂ及び第３の開口部１０５ｃを露出するマスクパターンを用いて、スパッタ法又は真空蒸着法等により、各開口部１０５ｂ、１０５ｃを埋めるようにソース電極１０７及びドレイン電極１０８をそれぞれ形成する。その後、ソース電極１０７及びドレイン電極１０８に対して適当な熱処理を加えることにより、これらソース電極１０７及びドレイン電極１０８をオーミック性のコンタクトとする。ゲート電極１０６についても同様に、真空蒸着法等により第１の開口部１０５ａを埋めるように形成する。
【０１１２】
（４Ｃ）デバイス特性
第４の実施形態に係るＦＥＴの動作特性について説明する。
【０１１３】
本実施形態に係るＦＥＴは、第１の実施形態に係るＦＥＴと同様に、バリア層１０４の上に、低温成長したＡｌＮからなるキャップ層１０５を設けることにより、所定のソース・ゲート電圧によって大きなドレイン電流を得ることができる。その上、ゲート電極１０６とバリア層１０４との間に、ｐ型のゲート制御層１１１を設けることにより、ノーマリオフ型（エンハンスメント型）のＦＥＴを容易に得ることができる。
【０１１４】
（４Ｄ）第１変形例
図１９及び図２０は、第４の実施形態に係るＦＥＴの製造方法の第１変形例を示している。
【０１１５】
まず、図１９（ａ）に示すように、Ｓｉからなる基板１０１の主面上に、それぞれがIII族窒化物半導体からなるバッファ層１０２、キャリア走行層１０３、バリア層１０４及びｐ型のゲート制御層１１１を順次エピタキシャル成長し、ｐ型ドーパントを活性化するアニールを実施する。
【０１１６】
次に、酸化シリコン（例えば、ＳｉＯ２）又はＳｉＮからなるマスク層１１２をゲート制御層１１１の上の全面に形成する。続いて、図１９（ｂ）に示すように、ゲート制御層１１１及びマスク層１１２におけるゲート電極の形成領域の上側部分を残すように、ドライエッチングにより除去する。この場合、ドライエッチングのダメージを低減するため、バリア層１０４の表面でエッチングを停止することが望ましい。なお、バリア層１０４の薄膜化がキャリア密度の増大に寄与することから、シート抵抗の上昇を招かない程度にバリア層１０４の一部をエッチングしてもよい。
【０１１７】
次に、図１９（ｃ）に示すように、ゲート制御層１１１の上に形成されたマスク層１１２をマスクとして、バリア層１０４を覆うように、低温ＡｌＮからなるキャップ層１０５を形成する。このとき、マスク層１１２の上にもキャップ層１０５が形成されるが、マスク層１１２の上に形成されたキャップ層１０５は、多結晶状又はアモルファス状であるので、マスク層１１２をフッ酸等の溶液で除去する際に同時に除去される。
【０１１８】
次に、図２０（ａ）に示すように、マスク層１１２を除去した後、キャップ層１０５に、第２の開口部１０５ｂ及び第３の開口部１０５ｃを形成する。その後、第２の開口部１０５ｂ及び第３の開口部１０５ｃに、それぞれソース電極１０７及びドレイン電極１０８を形成する。その後、ソース電極１０７及びドレイン電極１０８にオーミック性を付与する熱処理を行う。
【０１１９】
次に、図２０（ｂ）に示すように、ゲート制御層１１１の上に、ゲート電極１０６を選択的に形成する。
【０１２０】
（４Ｅ）第２変形例
次に、第４の実施形態に係る製造方法の第２変形例について図２１及び図２２を参照しながら説明する。第２変形例においては、キャップ層１０５をゲート制御層１１１よりも先に形成する。
【０１２１】
まず、図２１（ａ）に示すように、Ｓｉからなる基板１０１の主面上に、それぞれがIII族窒化物半導体からなるバッファ層１０２、キャリア走行層１０３、バリア層１０４及びキャップ層１０５を順次積層して形成する。
【０１２２】
次に、図２１（ｂ）に示すように、キャップ層１０５に、ゲート制御層を形成するための第１の開口部１０５ａを形成する。
【０１２３】
次に、図２１（ｃ）に示すように、キャップ層１０５の上面及び該キャップ層１０５の第１の開口部１０５ａから露出するバリア層１０４の上に、ｐ型のゲート制御層１１１を結晶成長させる。その後、ｐ型ドーパントを活性化するアニールを実施する。
【０１２４】
次に、図２２（ａ）に示すように、ゲート制御層１１１に対して、ゲート電極の形成領域を残すようにドライエッチングする。
【０１２５】
次に、図２２（ｂ）に示すように、キャップ層１０５に第２の開口部１０５ｂと第３の開口部１０５ｃとを選択的に形成する。このとき、各開口部１０５ｂ、１０５ｃはドライエッチングによって形成する。なお、各開口部１０５ｂ、１０５ｃの形成にウエットエッチングを用いた場合は、ゲート制御層１１１の成長時及び活性化アニール時にキャップ層１０５が焼き締められる結果、単結晶にならないまでも結合が強くなるため、エッチング残りが生じることがある。
【０１２６】
次に、図２２（ｃ）に示すように、キャップ層１０５の第２の開口部１０５ｂ及び第３の開口部１０５ｃに、それぞれソース電極１０７及びドレイン電極１０８を形成する。その後、ソース電極１０７及びドレイン電極１０８にオーミック性を付与する熱処理を行う。続いて、ゲート制御層１１１の上に、ゲート電極１０６を選択的に形成する。
【０１２７】
（４Ｆ）第３変形例
次に、第４の実施形態の第３変形例に係るＦＥＴについて図２３を参照しながら説明する。
【０１２８】
図２３に示すように、第３変形例に係るＦＥＴは、図１６に示す第４の実施形態に係るＦＥＴと比べて、バリア層１０４のゲート制御層１１１を形成する領域の一部の厚さがバリア層１０４の他の領域よりも薄く形成されている。
【０１２９】
このように、バリア層１０４におけるゲート制御層１１１が形成される領域の一部を薄くすることにより、ゲート電極１０６によるＦＥＴの制御性を高めることができる。また、バリア層１０４におけるゲート電極１０６の下側部分の膜厚を調整することにより、閾値電圧を決定することができる。
【０１３０】
（４Ｇ）第４の実施形態に係るＦＥＴのパッシベーション膜について
第４の実施形態及び各変形例に係るＦＥＴを構成する、ＡｌＮからなるキャップ層１０５の表面を、例えばＳｉＮからなるパッシベーション膜によって覆うことにより、キャップ層１０５の表面を不活性化することができる。その結果、デバイス特性の向上、例えば電流量の増大及び電流コラプス現象の抑制等を向上することができる。
【０１３１】
なお、本実施形態に係るＦＥＴについては、パッシベーション膜としてＳｉＮ膜に代えて、ＳｉＯ２膜等を用いてもよい。
【０１３２】
（４Ｈ）第１〜第４の各実施形態に係るＦＥＴのソース電極及びドレイン電極について
第１〜第４の各実施形態に係るＦＥＴにおいて、図２４（ａ）に示すように、キャップ層１０５に設ける第２の開口部１０５ｂを、バリア層１０４の上部を掘り込むにように形成し、ソース電極が第２の開口部１０５ｂを埋めるように設けてもよい。
【０１３３】
また、図２４（ｂ）に示すように、キャップ層１０５に設ける第２の開口部１０５ｂを、キャリア走行層１０３の上部を掘り込むように形成して、ソース電極１０７が２ＤＥＧ層１１３を横切るようにし、ソース電極が第２の開口部１０５ｂを埋めるように設けてもよい。
【０１３４】
このような構成とすることにより、ソース電極１０７の抵抗値を下げることができる。
【０１３５】
ドレイン電極１０８についても、ソース電極１０７と同様に、図２４（ａ）及び図２４（ｂ）に示すように設けてもよい。
【０１３６】
（第５の実施形態）
以下、本発明の第５の実施形態に係るIII族窒化物半導体を用いた半導体装置について図２５を参照しながら説明する。
【０１３７】
図２５に示す第５の実施形態に係る半導体装置は、いわゆるショットキーダイオード（Shotttky Diode：ＳＤ）である。
【０１３８】
図２５に示すように、本実施形態に係るＳＤは、主面の面方位が（１１１）面であるＳｉからなる基板１０１の主面上に、それぞれIII族窒化物半導体からなるバッファ層１０２、キャリア走行層１０３及びバリア層１０４が順次エピタキシャル成長により形成されている。バリア層１０４の上には、単結晶と多結晶とが混在したＡｌＮからなるキャップ層１０５が形成されている。なお、ここでのIII族窒化物半導体は、ＡｌｚＧａ１−ｚＮ（但し、０≦ｚ≦１）である。バッファ層１０２からキャップ層１０５までの各層は、例えば第１の実施形態に示す構成と同様である。
【０１３９】
また、キャップ層１０５を構成する単結晶と多結晶とが混在したIII族窒化物半導体、すなわちＡｌＮについては、第１の実施形態に説明したとおりである。
【０１４０】
キャップ層１０５には、バリア層１０４を露出する第１の開口部１０５ｄが形成され、該第１の開口部１０５ｄには、ＮｉとＡｕとからなるショットキー電極１１４が形成されている。
【０１４１】
キャップ層１０５におけるショットキー電極１１４と所定の間隔をおいた領域には、バリア層１０４を露出する第２の開口部１０５ｅが形成され、該第２の開口部１０５ｅには、ＴｉとＡｌとからなるオーミック電極１１５が形成されている。
【０１４２】
本実施形態に係るＳＤの製造方法は、第１の実施形態に係るＦＥＴと同様に、ＭＯＣＶＤ法を用いて行うことができる。
【０１４３】
本実施形態に係るＳＤは、バリア層１０４の上に、単結晶と多結晶とが混在したＡｌＮからなるキャップ層１０５を設けることにより、キャリア走行層１０３のキャリア濃度が部分的に上昇する。このため、キャリア走行層１０３の抵抗値が下がるので、ＳＤのオン抵抗を低減できるという効果を有する。
【０１４４】
なお、バリア層１０４とショットキー電極１１４との間にｐ型のIII族窒化物半導体層を設けてもよい。この場合、ショットキー電極１１４に代えて、ｐ型のIII族窒化物半導体層とオーミック接触するオーミック電極を用いてもよい。
【０１４５】
また、オーミック電極１１５として、図２４（ａ）及び図２４（ｂ）に示すように、キャリア走行層１０３の上部又はバリア層１０４の上部に掘り込まれるように設けてもよい。
【０１４６】
また、キャップ層１０５を構成するＡｌＮの表面をＳｉＮからなるパッシベーション膜によって覆うことにより、ＡｌＮの表面を不活性化することができる。その結果、デバイス特性を向上することができる。また、本実施形態に係るＳＤにおいても、パッシベーション膜として、ＳｉＮ膜に代えてＳｉＯ２膜等を適用してもよい。
【０１４７】
（他の実施形態）
第１〜第５の実施形態に係るIII族窒化物半導体を用いた半導体装置において、基板１０１には、シリコン（Ｓｉ）に代えて、サファイア（単結晶Ａｌ２Ｏ３）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）又は窒化アルミニウム（ＡｌＮ）等を用いることができる。
【０１４８】
バッファ層１０２には、ＡｌｙＧａ１−ｙＮ（但し、０≦ｙ≦１）に代えて、例えば窒化インジウム（ＩｎＮ）を用いることができる。さらには、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（但し、ｘ，ｙ及びｚは、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１である。）で示される４元混晶を含むIII族窒化物半導体を用いることができる。また、バッファ層１０２は、単一の組成ではなく、互いに組成が異なる複数の半導体層を積層した構造であってもよい。バッファ層１０２には、ｎ型不純物又はｐ型不純物を添加してもよい。
【０１４９】
キャリア走行層１０３には、ＧａＮに代えて、ＩｎＮ又はＡｌＮを用いることができる。さらには、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（但し、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示される４元混晶を含むIII族窒化物半導体を用いることができる。キャリア走行層１０３には、なかでもクーロン散乱の影響を低減することが可能な、結晶性に優れたＧａＮを用いることが望ましい。
【０１５０】
バリア層１０４には、キャリア走行層１０３の組成に応じて、例えばＧａＮ、ＩｎＮ又はＡｌＮを用いることができる。さらには、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（但し、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示される３元又は４元混晶を含むIII族窒化物半導体を用いることができる。キャリア走行層の２ＤＥＧに生じるキャリア密度を高めたい場合は、バリア層１０４にｎ型不純物を添加してもよい。
【０１５１】
また、バリア層１０４に臨界膜厚以下のＡｌＮを用いれば、キャリア走行層１０３への障壁高さが増大するため、リーク電流を低減することが可能となる。
【０１５２】
キャップ層１０５には、ＡｌＮに代えて、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（但し、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示される３元又は４元混晶を含むIII族窒化物半導体を用いることができる。
【０１５３】
また、キャップ層１０５は、Ａｌを含むことが望ましく、特に窒化アルミニウム（ＡｌＮ）は、分極効果によってキャリア走行層１０３に生じる２ＤＥＧの濃度を高めることができる。また、表面を酸化して酸化アルミニウムのような酸化膜を形成することにより、ゲート電極を形成した際のリーク電流をブロックする層として機能させることもできる。
【０１５４】
なお、キャリア走行層１０３、バリア層１０４及びキャップ層１０５に対する、好ましいバンドギャップの関係は、キャリア走行層１０３＜バリア層１０４≦キャップ層１０５である。
【０１５５】
また、第４の実施形態のように、ゲート電極１０６とバリア層１０４との間に、ゲート制御層１１１を設ける構成の場合に、ゲート電極１０６には、ゲート制御層１１１に対してオーミック接触が可能な金属を用いればよい。例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）若しくは金（Ａｕ）等の金属又はこれらの合金を用いることができる。さらには、これらの金属のうちの複数の金属を堆積した構成としてもよい。
【０１５６】
また、ソース電極１０７及びドレイン電極１０８には、２ＤＥＧに対してオーミック接触が可能な金属であればよい。従って、ソース電極１０７及びドレイン電極１０８には、例えば、ハフニウム（Ｈｆ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）若しくはバナジウム（Ｖ）等の金属又はこれらの合金を用いることができる。さらには、これらの金属のうちの複数の金属を積層した構成としてもよい。
【０１５７】
また、第１〜第５の実施形態において、Ｓｉからなる基板１０１の主面の面方位を（１１１）とし、形成されるIII族窒化物半導体層の主面を（０００１）面としている。これにより、キャリア走行層１０３、具体的には２ＤＥＧ層における分極によるキャリアを増やすことができる。
【０１５８】
なお、第１〜第５の実施形態においては、III族窒化物半導体層の主面を（０００１）面とする代わりに、極性を有する他の面を用いてもよい。例えば、Ｓｉからなる基板１０１の面方位を（１１１）面から数度傾けることにより、III族窒化物半導体層の主面を（０００１）面から数度程度傾けた面としてもよい。
【０１５９】
また、第１〜第４の実施形態に係る半導体装置において、ゲート電極１０１６のゲート長は、各ＦＥＴの仕様に応じ適宜設定することができる。
【０１６０】
また、第１〜第４の実施形態に係る半導体装置において、ゲート電極１０６とソース電極１０７との間隔及びゲート電極１０６とドレイン電極１０８との間隔は、各ＦＥＴの仕様に応じ適宜設定することができる。これば、第５の実施形態に係るＳＤにおけるオーミック電極１１５とショットキー電極１１４との間隔についても同様である。
【０１６１】
また、第１〜第５の実施形態に係る半導体装置において、基板の厚さ、各半導体層の厚さ、パッシベーション膜の厚さ、及び電極の厚さ等は、半導体装置の仕様に応じ適宜選択される。
【０１６２】
また、第１〜第４の実施形態に係る半導体装置において、ソース電極１０７とゲート電極１０６との間隔、及びドレイン電極１０８とゲート電極１０６との間隔はほぼ等しくなるように配置されているが、該半導体装置の耐圧の向上を図るには、ドレイン電極１０８とゲート電極１０６との間隔をソース電極１０７とゲート電極１０６との間隔よりも広くすることが望ましい。
【０１６３】
また、第１〜第５の実施形態に係る半導体装置において、図示はしていないが、各半導体装置の耐圧を向上するには、公知のソースフィールドプレート又はゲートフィールドプレート等の電界を緩和するためのフィールドプレートを設けてもよい。
【０１６４】
また、第１〜第５の実施形態においては、III族窒化物半導体を用いた半導体装置の例として、電界効果トランジスタ（ＦＥＴ）と、ショットキーダイオード（ＳＤ）とについて説明した。本発明はこれらの例に限られず、他の半導体装置、例えば、ヘテロ接合型バイポーラトランジスタ（ＨＢＴ）又はヘテロ接合型ｐｎダイオードにも適用することが可能である。
【産業上の利用可能性】
【０１６５】
本発明に係る半導体装置及びその製造方法は、特に、ノーマリオフ特性を示すIII族窒化物半導体を用いた半導体装置等に有用である。
【符号の説明】
【０１６６】
１０１    基板
１０２    バッファ層
１０３    キャリア走行層
１０４    バリア層
１０５    キャップ層
１０５ａ  第１の開口部
１０５ｂ  第２の開口部
１０５ｃ  第３の開口部
１０５ｄ  第１の開口部
１０５ｅ  第２の開口部
１０６    ゲート電極
１０７    ソース電極
１０８    ドレイン電極
１０９    パッシベーション膜
１１０    絶縁層
１１１    ゲート制御層
１１２    マスク層
１１３    ２次元電子（２ＤＥＧ）層
１１４    ショットキー電極
１１５    オーミック電極
１１６    保護膜
１１６ａ  第１の開口部
１１６ｂ  第２の開口部
１１６ｃ  第３の開口部
１２０    スペーサ層
３０１    ＧａＮ層
３０２    スペーサ層
３０３    低温ＡｌＮ層
３０３ａ  単結晶のＡｌＮ
【図１】
0005923712.tif 000006
【図２】
0005923712.tif 000007
【図３】
0005923712.tif 000008
【図４】
0005923712.tif 000009
【図５Ａ】
0005923712.tif 000010
【図６】
0005923712.tif 000011
【図７】
0005923712.tif 000012
【図８】
0005923712.tif 000013
【図９】
0005923712.tif 000014
【図１０】
0005923712.tif 000015
【図１１】
0005923712.tif 000016
【図１２Ａ】
0005923712.tif 000017
【図１２Ｂ】
0005923712.tif 000018
【図１２Ｃ】
0005923712.tif 000019
【図１３】
0005923712.tif 000020
【図１４】
0005923712.tif 000021
【図１５】
0005923712.tif 000022
【図１６】
0005923712.tif 000023
【図１７】
0005923712.tif 000024
【図１８】
0005923712.tif 000025
【図１９】
0005923712.tif 000026
【図２０】
0005923712.tif 000027
【図２１】
0005923712.tif 000028
【図２２】
0005923712.tif 000029
【図２３】
0005923712.tif 000030
【図２４】
0005923712.tif 000031
【図２５】
0005923712.tif 000032
【図５Ｂ】
0005923712.tif 000033
【図５Ｃ】
0005923712.tif 000034