(57)【要約】  半導体記憶装置は、メモリセルアレイ（ＭＣＡ）と、複数のリファレンスセルアレイ（ＲＣＡ）と、複数のワード線（ＷＬ）と、複数のビット線（ＢＬ）と、複数のリファレンスワード線（ＲＷＬ）と、各リファレンスセルアレイ（ＲＣＡ）に対応して設けられた複数のリファレンスビット線（ＲＢＬ）と、複数のリファレンスビット線（ＲＢＬ）の間に接続され、それぞれ独立した制御信号（ＲＥＱ）を受けるイコライズトランジスタ（ＲＱＴ）とを備え、複数のリファレンスビット線（ＲＢＬ）のいずれか１つの電位と、複数のビット線（ＢＬ）のいずれか１つの電位とが、センスアンプ（ＳＡ）に入力される。
2013027347.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、それぞれ抵抗変化素子を含む複数のメモリセルを有するメモリセルアレイと、
行列状に配置され、それぞれ抵抗変化素子を含む複数のリファレンスセルをそれぞれ有し、前記メモリセルアレイの行方向に並ぶように配置された複数のリファレンスセルアレイと、
前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数のワード線と、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のビット線と、
前記複数のリファレンスセルアレイの各行にそれぞれ対応して設けられ、前記複数のリファレンスセルアレイの同一行に配置された複数のリファレンスセルに共通に接続された複数のリファレンスワード線と、
前記複数のリファレンスセルアレイにそれぞれ対応して列方向に延伸するように設けられ、当該リファレンスセルアレイに含まれる複数のリファレンスセルに共通に接続された複数のリファレンスビット線と、
前記複数のリファレンスビット線の間に接続され、それぞれ独立した制御信号がゲートに供給される複数のイコライズトランジスタとを備え、
前記複数のリファレンスビット線のいずれか１つの電位と、前記複数のビット線のいずれか１つの電位とが、センスアンプに入力されるように構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記複数のリファレンスビット線のうちの少なくとも２つが接続され、与えられた選択信号に従って、当該接続されたリファレンスビット線のいずれか１つを選択して、前記センスアンプに接続する選択回路を備えている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置において、
前記複数のリファレンスワード線は、一括して駆動される
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置において、
前記複数のビット線は、同一の配線層に配置されている
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置において、
前記複数のリファレンスビット線は、同一の配線層に配置されている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１の半導体記憶装置において、
前記複数のビット線および前記複数のリファレンスビット線は、互いに同一の配線層に配置されている
ことを特徴とする半導体記憶装置。
【請求項７】
請求項２の半導体記憶装置において、
前記選択回路に接続されるリファレンスビット線の配線容量および配線抵抗の少なくとも一方は、ほぼ同じである
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１の半導体記憶装置において、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のソース線と、
前記リファレンスセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のリファレンスセルに共通に接続された複数のリファレンスソース線とを備え、
前記メモリセルは、当該メモリセルに対応する、ビット線とソース線との間に、当該メモリセルの抵抗変化素子と直列接続され、ゲートが、当該メモリセルに対応するワード線に接続されたトランジスタを有しており、
前記リファレンスセルは、当該リファレンスセルを含むリファレンスセルアレイに対応するリファレンスビット線と当該リファレンスセルに対応するリファレンスソース線との間に、当該リファレンスセルの抵抗変化素子と直列接続され、ゲートが、当該リファレンスセルに対応するリファレンスワード線に接続されたトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項９】
請求項８の半導体記憶装置において、
前記複数のソース線は、同一の配線層に配置されている
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項８の半導体記憶装置において、
前記複数のリファレンスソース線は、同一の配線層に配置されている
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項８の半導体記憶装置において、
前記複数のソース線および前記複数のリファレンスソース線は、互いに同一の配線層に配置されている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１の半導体記憶装置において、
前記複数のリファレンスセルアレイに含まれるリファレンスセルおよび前記メモリセルアレイに含まれるメモリセルは、行方向および列方向の少なくとも１つにおいて、所定のピッチで配置されている
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１の半導体記憶装置において、
前記メモリセルは、アノードが、当該メモリセルに対応するビット線に接続された抵抗変化素子に接続され、カソードが、当該メモリセルに対応するワード線に接続されたダイオードを有しており、
前記リファレンスセルは、アノードが、当該リファレンスセルを含むリファレンスセルアレイに対応するリファレンスビット線に接続された抵抗変化素子に接続され、カソードが、当該リファレンスセルに対応するリファレンスワード線に接続されたダイオードを有している
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、抵抗変化素子を備えたリファレンスセルを用いてリファレンス電流を生成する技術に関する。
【背景技術】
【０００２】
半導体記憶装置には、データを保持するために電源が必要な揮発性メモリと不要な不揮発性メモリとがある。不揮発性メモリとしては、現在フラッシュメモリが主流であるが、近年、低消費電力化や動作の高速化の観点から、抵抗変化素子を用いたＲｅＲＡＭ（Resistive Random Access Memory）の開発が進んでいる。【０００３】
ＲｅＲＡＭにおいて、メモリセルに記憶されているデータを読み出す場合、リファレンスセルによって、データを判定するための基準となるリファレンス電流を生成し、メモリセルから読み出したデータの電位とリファレンス電流の大きさに相当する電位（可変抵抗素子に発生する基準電位）との電位差をセンスアンプで増幅している。そして、増幅した結果に基づいて、読み出したデータが“０”か“１”かを判定している。【０００４】
図８は、従来の半導体記憶装置の構成を示す回路図である（例えば、特許文献１参照）。この半導体記憶装置は、複数のリファレンスセル１４から１つを選択し、選択したリファレンスセルの抵抗変化素子に発生する基準電位と、メモリセル３の抵抗変化素子１に発生する電位とをセンスアンプ１２で比較する構成となっている。図８の半導体記憶装置において、データの読み出し動作時には、リファレンスセル選択回路１８のゲートＲＤのみが選択され、ベリファイ動作時には、ゲートＲＴ１またはゲートＲＴ２のみが選択される。このように、動作に応じた基準電位がセンスアンプ１２に入力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−９２９１２号公報
【特許文献２】特開２００４−３６２７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記半導体記憶装置は、１つのリファレンスセルのみを用いて、読み出し用またはベリファイ用のリファレンス電流を生成しており、リファレンス電流をイコライズする構成となっていないため、生成されたリファレンス電流のばらつきが大きくなってしまう。【０００７】
これに対して、図９に示す半導体記憶装置のように、複数のリファレンスセルを用いて基準電位をイコライズしているものがある（例えば、特許文献２参照）。この半導体記憶装置は、ＲｅＲＡＭではなく、メモリセル１０１〜１０４およびリファレンスセル１２１，１２２として、１Ｔ１Ｃ型強誘電体メモリセルを用いている。そして、各リファレンスセルに共通して入力されるイコライズ制御信号ＲＥＦＥＱをＨレベルにすることで、各リファレンスセルからセンスアンプに入力される基準電位をイコライズしている。【０００８】
ところが、図９の半導体記憶装置は、イコライズ制御信号ＲＥＦＥＱがＨレベルになると、全てのリファレンスセルによって一括して、基準電位をイコライズする構成となっている。したがって、いずれかのリファレンスセルに不良ビットが含まれている場合、正常なリファレンスセルで発生する電位が、その不良ビットの影響を受けてしまう。その結果、所望の基準電位が得られないとともに、歩留が低下するおそれがある。【０００９】
かかる点に鑑みて、本発明は、抵抗変化型の半導体記憶装置において、リファレンスセルに不良ビットが存在していても、高精度なリファレンス電流の生成を可能とすることを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、半導体記憶装置は、行列状に配置され、それぞれ抵抗変化素子を含む複数のメモリセルを有するメモリセルアレイと、行列状に配置され、それぞれ抵抗変化素子を含む複数のリファレンスセルをそれぞれ有し、メモリセルアレイの行方向に並ぶように配置された複数のリファレンスセルアレイと、メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数のワード線と、メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のビット線と、複数のリファレンスセルアレイの各行にそれぞれ対応して設けられ、複数のリファレンスセルアレイの同一行に配置された複数のリファレンスセルに共通に接続された複数のリファレンスワード線と、複数のリファレンスセルアレイにそれぞれ対応して列方向に延伸するように設けられ、当該リファレンスセルアレイに含まれる複数のリファレンスセルに共通に接続された複数のリファレンスビット線と、複数のリファレンスビット線の間に接続され、それぞれ独立した制御信号がゲートに供給される複数のイコライズトランジスタとを備えている。そして、複数のリファレンスビット線のいずれか１つの電位と、複数のビット線のいずれか１つの電位とが、センスアンプに入力されるように構成されている。【００１１】
これによると、各リファレンスセルアレイには、複数のリファレンスセルが含まれているため、選択されたリファレンスワード線に接続されている複数のリファレンスセルによって、各リファレンスセルアレイに対応するリファレンスビット線の電位がイコライズされる。つまり、各リファレンスビット線に出力されるリファレンス電流の精度は、１つのリファレンスセルを用いて生成したリファレンス電流の精度よりも高くなる。【００１２】
また、各リファレンスセルアレイにそれぞれ対応するリファレンスビット線の間に接続されたイコライズトランジスタは、それぞれ独立した制御信号で導通制御される。したがって、必要なリファレンスセルアレイを用いた、リファレンス電流のイコライズが可能となるため、リファレンス電流の調整が可能となる。また、複数のリファレンスセルアレイを用いたイコライズが可能となるため、リファレンス電流の精度をさらに高くすることができる。【００１３】
例えば、不良ビットを含むリファレンスセルアレイが存在する場合、そのリファレンスセルアレイに対応するリファレンスビット線に接続されたイコライズトランジスタのみをオフすることで、オン制御されているイコライズトランジスタに接続されているリファレンスビット線に対応するリファレンスセルアレイを用いたイコライズが可能となる。つまり、不良ビットが存在していても、リファレンス電流の精度が劣化することがない。【００１４】
また、上記半導体記憶装置は、複数のリファレンスビット線のうちの少なくとも２つが接続され、与えられた選択信号に従って、当該リファレンスビット線のいずれか１つを選択して、センスアンプに接続する選択回路を備えていてもよい。【００１５】
これによると、選択信号に従って、選択回路に接続されているリファレンスビット線が選択的にセンスアンプに接続される。例えば、半導体記憶装置が第１の動作をするときは、第１のリファレンスビット線をセンスアンプに接続し、第２の動作をするときは、第２のリファレンスビット線をセンスアンプに接続する。そして、第１および第２の動作において、第１および第２のリファレンスビット線に、それぞれ異なるリファレンスビット線が接続されるように、各イコライズトランジスタをオンオフ制御する。【００１６】
これにより、半導体記憶装置が第１の動作をするときは、第１のリファレンスビット線に、第１の動作に必要なリファレンス電流が出力され、第２の動作をするときは、第２のリファレンスビット線に第２の動作に必要なリファレンス電流が出力される。したがって、各動作に必要なリファレンス電流を生成するための専用のリファレンスセルアレイを設ける必要がない。すなわち、半導体記憶装置の回路面積を増大させることなく、各動作に必要なリファレンス電流の生成が可能となる。
【発明の効果】
【００１７】
本発明によると、抵抗変化型の半導体記憶装置において、リファレンスセルに不良ビットが存在していても、ばらつきの少ない高精度なリファレンス電流を生成することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施形態に係る半導体記憶装置の回路図である。
【図２】図２は、図１の半導体装置の動作例を示すタイミングチャートである。
【図３】図３は、図１の半導体装置の別の動作例を示すタイミングチャートである。
【図４】図４は、図１の半導体装置のさらに別の動作例を示すタイミングチャートである。
【図５】図５は、第２の実施形態に係る半導体記憶装置の回路図である。
【図６】図６は、図５の半導体装置の動作例を示すタイミングチャートである。
【図７】図７は、図１の半導体装置の変形例を示す回路図である。
【図８】図８は、従来の半導体記憶装置の回路図である。
【図９】図９は、従来の別の半導体記憶装置の回路図である。
【発明を実施するための形態】
【００１９】
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体記憶装置の回路図である。この半導体記憶装置は、抵抗変化型不揮発性メモリ装置であり、メモリセルアレイＭＣＡと、複数のビット線ＢＬ［０］〜ＢＬ［ｙ−１］（適宜、ＢＬと略記する）と、複数のソース線ＳＬ［０］〜ＳＬ［ｙ−１］（適宜、ＳＬと略記する）と、複数のワード線ＷＬ［０］〜ＷＬ［ｘ−１］（適宜、ＷＬと略記する）と、ビット線選択回路１０と、複数のセンスアンプＳＡ［０］〜ＳＡ［ｚ−１］（適宜、ＳＡと略記する）と、メモリ制御回路１２と、複数のリファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［ｙ／ｎ−１］（適宜、ＲＣＡと略記する）と、複数のリファレンスビット線ＲＢＬ［０］〜ＲＢＬ［ｙ／ｎ−１］（適宜、ＲＢＬと略記する）と、複数のリファレンスソース線ＲＳＬ［０］〜ＲＳＬ［ｙ−１］（適宜、ＲＳＬと略記する）と、複数のリファレンスワード線ＲＷＬ［０］，ＲＷＬ［１］（適宜、ＲＷＬと略記する）と、イコライズトランジスタＲＱＴ［０］〜ＲＱＴ［ｙ／ｎ−２］（適宜、ＲＱＴと略記する）と、リファレンスビット線選択回路１４とを備えている。
【００２０】
メモリセルアレイＭＣＡは、ｘ行×ｙ列の行列状に配置された複数のメモリセルＭＣと、ｙ本のビット線ＢＬと、ｙ本のソース線ＳＬと、ｘ本のワード線ＷＬとで構成される。
【００２１】
メモリセルＭＣは、例えば１Ｔ１Ｒ型のメモリセルであり、抵抗変化素子Ｒと、抵抗変化素子Ｒの一端にドレインが接続されたトランジスタＴとで構成される。
【００２２】
ビット線ＢＬは、メモリセルアレイＭＣＡの各列にそれぞれ対応して設けられている。そして、ビット線ＢＬは、同一列に配置されたメモリセルＭＣの抵抗変化素子Ｒの他端を共通に接続している。ビット線ＢＬの配線層は任意であるが、それぞれ同一の配線層に配置することが好ましい。
【００２３】
ソース線ＳＬは、メモリセルアレイＭＣＡの各列にそれぞれ対応して設けられている。そして、ソース線ＳＬは、同一列に配置されたメモリセルＭＣのトランジスタＴのソースを共通に接続している。ソース線ＳＬの配線層は任意であるが、それぞれ同一の配線層に配置することが好ましい。
【００２４】
ワード線ＷＬは、メモリセルアレイＭＣＡの各行にそれぞれ対応して設けられいる。そして、ワード線ＷＬは、同一行に配置されたメモリセルＭＣのトランジスタＴのゲートを共通に接続している。
【００２５】
リファレンスセルアレイＲＣＡは、メモリセルアレイＭＣＡの行方向に並んで配置される。例えば、リファレンスセルアレイＲＣＡは、メモリセルアレイＭＣＡの行方向に延びる辺として、図中の上側の辺と隣り合って配置されている。リファレンスセルアレイＲＣＡは、例えば２行×ｎ列の行列状に配置された複数のリファレンスセルＲＣと、２つのリファレンスワード線ＲＷＬ［０］，ＲＷＬ［１］と、１つのリファレンスビット線ＲＢＬと、複数のリファレンスソース線ＲＳＬとで構成される。
【００２６】
リファレンスセルＲＣは、メモリセルＭＣから読み出したデータを判定するための基準となるリファレンス電流を生成するものであり、抵抗変化素子ＲＲと、抵抗変化素子ＲＲの一端にドレインが接続されたトランジスタＲＴとで構成される。
【００２７】
リファレンスビット線ＲＢＬは、各リファレンスセルアレイＲＣＡに対応して列方向に延伸して設けられている。リファレンスビット線ＲＢＬは、対応するリファレンスセルアレイＲＣＡに含まれる各リファレンスセルＲＣの抵抗変化素子ＲＲの他端を共通に接続している。リファレンスビット線ＲＢＬの配線層は任意であるが、それぞれ同一の配線層に配置することが好ましい。また、リファレンスビット線ＲＢＬおよびビット線ＢＬを同一の配線層に配置してもよい。
【００２８】
リファレンスソース線ＲＳＬは、リファレンスセルアレイＲＣＡの各列にそれぞれ対応して設けられている。リファレンスソース線ＲＳＬは、同一列に配置されたリファレンスセルＲＣのトランジスタＲＴのソースを共通に接続している。リファレンスソース線ＲＳＬの配線層は任意であるが、それぞれ同一の配線層に配置することが好ましい。また、リファレンスソース線ＲＳＬおよびソース線ＳＬを同一の配線層に配置してもよい。
【００２９】
リファレンスワード線ＲＷＬは、リファレンスセルアレイＲＣＡの各行にそれぞれ対応して設けられている。リファレンスワード線ＲＷＬは、各リファレンスセルアレイＲＣＡの同一行に配置されたリファレンスセルＲＣのトランジスタＲＴのゲートを共通に接続している。
【００３０】
イコライズトランジスタＲＱＴは、各リファレンスビット線ＲＢＬの間に設けられている。例えば、イコライズトランジスタＲＱＴ［０］のドレインは、リファレンスビット線ＲＢＬ［０］に、ソースは、リファレンスビット線ＲＢＬ［１］に接続されている。他のイコライズトランジスタＲＱＴについても同様に接続されている。そして、イコライズトランジスタＲＱＴのゲートには、それぞれ独立した制御信号であるイコライズ信号ＲＥＱ［０］〜ＲＥＱ［ｙ／ｎ−２］（適宜、ＲＥＱと略記する）が供給される。イコライズトランジスタＲＱＴは、信号ＲＥＱが例えばＨレベルのときオンし、Ｌレベルのときオフする。このような構成により、任意のイコライズトランジスタＲＱＴをオンオフすることができる。なお、イコライズトランジスタＲＱＴ［０］のドレインをリファレンスビット線ＲＢＬ［１］に接続し、ソースをリファレンスビット線ＲＢＬ［０］に接続してもよい。
【００３１】
ビット線選択回路１０は、ビット線選択信号ＢＬＳＥＬ［ｍ−１：０］に従って、ｙ本のビット線ＢＬのうちｚ本を選択して、選択したビット線ＢＬをそれぞれ配線ＤＬ［０］〜ＤＬ［ｚ−１］（適宜、ＤＬと略記する）に接続する。配線ＤＬは、センスアンプＳＡの一方の端子に接続されている。
【００３２】
リファレンスビット線選択回路１４は、選択信号ＲＢＬＳＥＬに従って、２つのリファレンスビット線ＲＢＬを選択的に配線ＲＤＬに接続する。配線ＲＤＬは、センスアンプＳＡの他方の端子に接続される。本実施形態では、例えば、信号ＲＢＬＳＥＬがＨレベルのとき、リファレンスビット線ＲＢＬ［０］を選択し、Ｌレベルのとき、リファレンスビット線ＲＢＬ［ｙ／ｎ−１］を選択する構成となっている。なお、リファレンスビット線選択回路１４は、３つ以上のリファレンスビット線ＲＢＬのうちの１つをセンスアンプＳＡに接続するような構成であってもよい。この場合、信号ＲＢＬＳＥＬは、複数ビットの信号となる。また、リファレンスビット線選択回路１４に接続されるリファレンスビット線ＲＢＬについて、これらの配線容量および配線抵抗の少なくとも一方は、ほぼ同一であることが好ましい。
【００３３】
センスアンプＳＡは、センスアンプ起動信号ＳＡＥ［１：０］を受けて起動し、配線ＲＤＬの電位と配線ＤＬの電位との電位差を増幅する。そして、増幅した結果として、データＤＱ［０］〜ＤＱ［ｚ−１］を出力する。
【００３４】
メモリ制御回路１２は、ワードドライバ等の回路を含んでおり、上述した各構成要素に対して、ＨレベルあるいはＬレベルを示す各種信号を出力する。
【００３５】
次に、本実施形態に係る半導体記憶装置の動作として、ベリファイ動作および読み出し動作について説明する。以下、各動作の説明にあたって、リファレンスビット線ＲＢＬ［０］に比較的近い位置に配置されているリファレンスセルＲＣの抵抗変化素子ＲＲは低抵抗状態であり、リファレンスビット線ＲＢＬ［ｙ／ｎ−１］に比較的近い位置に配置されているリファレンスセルＲＣの抵抗変化素子ＲＲは高抵抗状態になっているものとする。
【００３６】
具体的に、ｎ＝８，ｘ＝ｙ＝６４とし、リファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［３］に含まれる各リファレンスセルＲＣの抵抗変化素子ＲＲは低抵抗状態、リファレンスセルアレイＲＣＡ［４］〜ＲＣＡ［７］に含まれる各リファレンスセルＲＣの抵抗変化素子ＲＲは高抵抗状態であるとする。また、ビット線選択回路１０によって、ビット線ＢＬ［０］と配線ＤＬ［０］とが接続されているものとする。
【００３７】
図２は、図１の半導体記憶装置において、点線で囲まれたメモリセルＭＣの抵抗変化素子Ｒを低抵抗状態にする場合のベリファイ動作を示すタイミングチャートである。図１および図２の共通の符号は、同一の信号または同一の配線を示している。
【００３８】
まず、時刻ｔ０において、信号ＲＢＬＳＥＬをＨレベルにして、リファレンスビット線選択回路１４によってリファレンスビット線ＲＢＬ［０］を選択させる。これにより、配線ＲＤＬとリファレンスビット線ＲＢＬ［０］とが接続される。
【００３９】
時刻ｔ１で信号ＳＡＥ［０］をＨレベルにすると、センスアンプＳＡ［０］が起動し、それによって、時刻ｔ２において、配線ＲＤＬおよび配線ＤＬ［０］が所定の電位として例えばＨレベルにプリチャージされる。これに伴って、リファレンスビット線ＲＢＬ［０］およびビット線ＢＬ［０］の電位も同様に変化する。
【００４０】
時刻ｔ３で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＨレベルにして、これらを選択状態にすると、メモリセルＭＣおよびリファレンスセルアレイＲＣＡ［０］に含まれるリファレンスセルＲＣに記憶されているデータが読み出される。このリファレンスセルＲＣの抵抗変化素子ＲＲは低抵抗状態であるため、リファレンスビット線ＲＢＬ［０］の電位は時刻ｔ３から時刻ｔ４の間で若干低下する。これにより、配線ＲＤＬの電位も同様に変化する。また、メモリセルＭＣの抵抗変化素子Ｒが低抵抗状態になっていれば、ビット線ＢＬ［０］の電位は、時刻ｔ３から時刻ｔ４の間において若干低下し、これに伴って配線ＤＬ［０］の電位も同様に変化する。
【００４１】
そして、時刻ｔ５において、信号ＲＥＱ［２：０］をＨレベルにすると、イコライズトランジスタＲＱＴ［０］〜ＲＱＴ［２］がオンするため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］が電気的に接続される。これにより、時刻ｔ５以降において、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］の電位がイコライズされ、これらの電位は、符号２１で示すような波形となる。これに伴って、配線ＲＤＬの電位も同様に変化し、符号２２で示すような波形となる。なお、当該ベリファイ動作中は、信号ＲＥＱ［３］〜ＲＥＱ［６］を常にＬレベルにしておく。
【００４２】
時刻ｔ６で、信号ＳＡＥ［１］をＨレベルにすると、センスアンプＳＡ［０］によって、配線ＲＤＬの電位と配線ＤＬ［０］の電位との電位差が増幅される。このとき、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも低い場合には、データＤＱ［０］は、符号２６で示すように、Ｌデータの波形となる。つまり、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態になっていないことになる。
【００４３】
一方、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも高い場合には、データＤＱ［０］は、符号２７で示すようにＨデータの波形となる。つまり、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態である。
【００４４】
時刻ｔ８で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＬレベルにして、これらを非選択状態にする。
【００４５】
そして、時刻ｔ９で、信号ＳＡＥ［０］，ＳＡＥ［１］をＬレベルにし、その後時刻ｔ１０において、信号ＲＢＬＳＥＬをＬレベルにすると、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］、配線ＲＤＬ、ビット線ＢＬ［０］、および配線ＤＬ［０］のそれぞれの電位、並びにデータＤＱ［０］がＬレベルになる。
【００４６】
以上、時刻ｔ０〜ｔ１２を１サイクルとして、データＤＱ［０］に符号２７で示される波形が現れるまで、メモリセルＭＣの抵抗変化素子Ｒを低抵抗状態にするベリファイ動作が繰り返される。
【００４７】
次に、本実施形態に係る半導体記憶装置の別の動作を説明する。図３は、図１に示す点線で囲まれたメモリセルＭＣの抵抗変化素子Ｒを高抵抗状態にする場合のベリファイ動作を示すタイミングチャートである。なお、図２および図３の共通の符号は、同一の信号または同一の配線を示している。
【００４８】
まず、時刻ｔ０において、信号ＲＢＬＳＥＬをＬレベルにして、リファレンスビット線選択回路１４によってリファレンスビット線ＲＢＬ［７］を選択させる。これにより、配線ＲＤＬとリファレンスビット線ＲＢＬ［７］とが接続される。
【００４９】
時刻ｔ１で信号ＳＡＥ［０］をＨレベルにすると、センスアンプＳＡ［０］が起動し、それによって、時刻ｔ２において、配線ＲＤＬおよび配線ＤＬ［０］、並びにこれらに接続されているリファレンスビット線ＲＢＬ［７］およびビット線ＢＬ［０］がそれぞれ所定の電位として例えばＨレベルにプリチャージされる。
【００５０】
時刻ｔ３で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＨレベルにして、これらを選択状態にすると、メモリセルＭＣおよびリファレンスセルアレイＲＣＡ［７］に含まれるリファレンスセルＲＣに記憶されているデータが読み出される。このリファレンスセルＲＣの抵抗変化素子ＲＲは高抵抗状態であるため、リファレンスビット線ＲＢＬ［７］の電位は、時刻ｔ３から時刻ｔ４の間において、図２の場合と比べて大きく低下する。これにより、配線ＲＤＬの電位も同様に変化する。また、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態になっていれば、ビット線ＢＬ［０］の電位は、時刻ｔ３から時刻ｔ４の間において、図２の場合と比べて大きく低下し、これに伴って配線ＤＬ［０］の電位も同様に変化する。
【００５１】
そして、時刻ｔ５において、信号ＲＥＱ［６：４］をＨレベルにすると、イコライズトランジスタＲＱＴ［４］〜ＲＱＴ［６］がオンするため、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］が電気的に接続される。これにより、時刻ｔ５以降に、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］の電位がイコライズされ、これらの電位は、符号３１で示すような波形となる。これに伴って、配線ＲＤＬの電位も同様に変化し、符号３２で示すような波形となる。なお、当該ベリファイ動作中は、信号ＲＥＱ［０］〜ＲＥＱ［３］を常にＬレベルにしておく。
【００５２】
時刻ｔ６で、信号ＳＡＥ［１］をＨレベルにすると、センスアンプＳＡ［０］によって、配線ＲＤＬの電位と配線ＤＬ［０］の電位との電位差が増幅される。このとき、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも低い場合には、データＤＱ［０］は、符号３６で示すように、Ｌデータの波形となる。つまり、メモリセルＭＣの抵抗変化素子Ｒは高抵抗状態である。
【００５３】
一方、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも高い場合には、データＤＱ［０］は、符号３７で示すようにＨデータの波形となる。つまり、メモリセルＭＣの抵抗変化素子Ｒは高抵抗状態になっていないことになる。
【００５４】
時刻ｔ８で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＬレベルにして、これらを非選択状態にする。
【００５５】
そして、時刻ｔ９で、信号ＳＡＥ［０］，ＳＡＥ［１］をＬレベルにし、その後時刻ｔ１０において、信号ＲＢＬＳＥＬをＨレベルにすると、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］、配線ＲＤＬ、ビット線ＢＬ［０］、および配線ＤＬ［０］のそれぞれの電位、並びにデータＤＱ［０］がＬレベルになる。
【００５６】
以上、時刻ｔ０〜ｔ１２を１サイクルとして、データＤＱ［０］に符号３６で示される波形が現れるまで、メモリセルＭＣの抵抗変化素子Ｒを高抵抗状態にするベリファイ動作が繰り返される。
【００５７】
次に、本実施形態に係る半導体記憶装置のさらに別の動作を説明する。図４は、図１に示す点線で囲まれたメモリセルＭＣに記憶されているデータを読み出す場合の動作を示すタイミングチャートである。なお、このメモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるとする。
【００５８】
まず、時刻ｔ０において、信号ＲＢＬＳＥＬをＨレベルにして、リファレンスビット線選択回路１４によってリファレンスビット線ＲＢＬ［０］を選択させる。これにより、配線ＲＤＬとリファレンスビット線ＲＢＬ［０］とが接続される。
【００５９】
時刻ｔ１で信号ＳＡＥ［０］をＨレベルにすると、センスアンプＳＡ［０］が起動し、それによって、時刻ｔ２において、配線ＲＤＬおよび配線ＤＬ［０］、並びにこれらに接続されているリファレンスビット線ＲＢＬ［０］およびビット線ＢＬ［０］がそれぞれ所定の電位として例えばＨレベルにプリチャージされる。
【００６０】
時刻ｔ３で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＨレベルにして、これらを選択状態にすると、メモリセルＭＣおよびリファレンスセルアレイＲＣＡ［０］に含まれるリファレンスセルＲＣに記憶されているデータが読み出される。ここで、リファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［３］内の抵抗変化素子ＲＲは低抵抗状態であるため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］の電位は、符号４０で示すような波形となる。一方、リファレンスセルアレイＲＣＡ［４］〜ＲＣＡ［７］内の抵抗変化素子ＲＲは高抵抗状態であるため、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］の電位は、符号４１で示すような波形となる。また、配線ＲＤＬの電位は、リファレンスビット線ＲＢＬ［０］の電位と同様に変化する。すなわち、符号４２で示すような波形となる。なお、リファレンスビット線選択回路１４によって、配線ＲＤＬとリファレンスビット線ＲＢＬ［７］とが接続されている場合には、配線ＲＤＬの電位は符号４３に示すような波形となる。
【００６１】
また、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるため、ビット線ＢＬ［０］の電位は符号４４で示すような波形となる。したがって、配線ＤＬ［０］の電位も同様に変化して符号４６で示すような波形となる。なお、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態である場合には、ビット線ＢＬ［０］の電位は符号４５で示すような波形となり、それに伴って、配線ＤＬ［０］の電位は符号４７で示すような波形となる。
【００６２】
時刻ｔ５において、信号ＲＥＱ［６：０］をＨレベルにすると、イコライズトランジスタＲＱＴ［０］〜ＲＱＴ［６］がオンするため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］が電気的に接続される。これにより、時刻ｔ５以降において、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］の電位がイコライズされ、これらの電位は、符号４８で示すような波形となる。したがって、配線ＲＤＬの電位も符号４９で示すような波形となる。
【００６３】
時刻ｔ６で、信号ＳＡＥ［１］をＨレベルにすると、センスアンプＳＡ［０］によって、配線ＲＤＬの電位と配線ＤＬ［０］の電位との電位差が増幅される。ここで、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるため、配線ＤＬ［０］の電位は配線ＲＤＬの電位よりも高くなる。したがって、データＤＱ［０］は、符号５０で示すような波形となる。つまり、メモリセルＭＣからＨデータが読み出されたことになる。逆に、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態であり、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも低い場合には、データＤＱ［０］は、符号５１で示すような波形となり、Ｌデータが読み出されたことになる。
【００６４】
時刻ｔ８で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＬレベルにして、これらを非選択状態にする。
【００６５】
そして、時刻ｔ９で、信号ＳＡＥ［０］，ＳＡＥ［１］をＬレベルにし、その後時刻ｔ１０において、信号ＲＢＬＳＥＬをＬレベルにすると、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］、ビット線ＢＬ［０］、および配線ＤＬ［０］のそれぞれの電位、並びにデータＤＱ［０］がＬレベルになる。
【００６６】
以上、本実施形態によれば、リファレンスセルアレイＲＣＡを複数のリファレンスセルＲＣで構成し、複数のリファレンスセルＲＣを用いてリファレンス電流をイコライズしているため、１つのリファレンスセルでリファレンス電流を生成する場合に比べて、リファレンス電流のばらつきを少なくすることができ、その精度を高めることができる。また、複数のリファレンスセルアレイＲＣＡを用いたイコライズも可能であるため、より高精度なリファレンス電流の生成が可能となる。
【００６７】
ここで、上述した２種類のベリファイ動作、および読み出し動作のそれぞれに必要なリファレンスレベルの精度を得るために、所定ビット以上の複数のリファレンスセルを用いたイコライズが必要であるとする。この場合、図９に示す半導体記憶装置では、各動作に必要な精度のリファレンスレベルを生成するための、所定ビット以上の複数のリファレンスセルをそれぞれ設ける必要がある。例えば、図９における、左右方向（行方向）に配置された複数のリファレンスセルが、３行分必要となる。これは、図９に示す構成では、複数のリファレンスセルに共通して供給されるイコライズ制御信号ＲＥＦＥＱに従って、各リファレンスビット線の電位が一括してイコライズされるため、複数のリファレンスセルを用いたイコライズによって生成できるリファレンスレベルの種類が１つのみだからである。したがって、図９に示す構成で、上述した各動作を行うとすると、半導体記憶装置の回路面積が増大してしまう。
【００６８】
これに対して、本実施形態によると、図１に示すように、１行分のリファレンスセルアレイＲＣＡによって、２種類のベリファイ用のリファレンス電流、および読み出し用のリファレンス電流を生成することができるため、回路面積の増大を招くことがない。
【００６９】
また、信号ＲＥＱによって、イコライズトランジスタＲＱＴを個別にオンオフ制御することができるため、リファレンス電流を調整することができる。
【００７０】
例えば、リファレンスセルアレイＲＣＡ［３］に不良ビットが含まれる場合、ＲＥＱ［２］をＬレベルにし、信号ＲＥＱ［０］，ＲＥＱ［１］をＨレベルにしてイコライズする。これにより、リファレンスセルアレイＲＣＡ［３］の不良ビットがリファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［２］に与える影響を無視することができる。つまり、リファレンスセルアレイＲＣＡに不良ビットが存在していても、所望かつ高精度なリファレンス電流を得ることができる。
【００７１】
なお、イコライズトランジスタＲＱＴは、２つのリファレンスビット線ＲＢＬを接続すればよいため、例えば、リファレンスビット線ＲＢＬ［０］，ＲＢＬ［２］を接続するイコライズトランジスタＲＱＴを設けてもよい。
【００７２】
また、メモリセルＭＣにおいて、抵抗変化素子Ｒの一端がソース線ＳＬに接続されていてもよい。この場合、トランジスタＴのソースを、抵抗変化素子Ｒの他端に接続し、ドレインをビット線ＢＬに接続すればよい。リファレンスセルＲＣについても同様に、抵抗変化素子ＲＲの一端がリファレンスソース線ＲＳＬに接続されていてもよい。この場合、トランジスタＲＴのソースを抵抗変化素子ＲＲの他端に接続し、ドレインをリファレンスビット線ＲＢＬに接続すればよい。
【００７３】
＜第２の実施形態＞
図５は、第２の実施形態に係る半導体記憶装置の回路図である。図１および図５における共通の符号は、同一の構成要素を示すため説明を省略する。図５の半導体記憶装置は、リファレンスビット線選択回路１４と配線ＲＤＬとが省略されている点で、図１に示す半導体記憶装置と異なる。また、図５の半導体記憶装置では、センスアンプＳＡには、複数のリファレンスビット線ＲＢＬのうちいずれか１つとして、例えばリファレンスビット線ＲＢＬ［０］と、ビット線選択回路１０によって選択されたビット線ＢＬとが接続されている。
【００７４】
本実施形態に係る半導体記憶装置の動作について説明する。図６は、図５に示す点線で囲まれたメモリセルＭＣに記憶されているデータを読み出す場合の動作を示すタイミングチャートである。なお、ｎ，ｘ，ｙの値、リファレンスセルＲＣの抵抗変化素子ＲＲの状態、およびメモリセルＭＣの抵抗変化素子Ｒの状態は、第１の実施形態の場合と同じとする。また、ビット線選択回路１０によって、ビット線ＢＬ［０］と配線ＤＬ［０］とが接続されているものとする。
【００７５】
時刻ｔ１で信号ＳＡＥ［０］をＨレベルにすると、センスアンプＳＡ［０］が起動し、それによって、時刻ｔ２において、リファレンスビット線ＲＢＬ［０］、および配線ＤＬ［０］並びにこれに接続されているビット線ＢＬ［０］がそれぞれ所定の電位として例えばＨレベルにプリチャージされる。
【００７６】
時刻ｔ３で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＨレベルにして、これらを選択状態にすると、メモリセルＭＣおよびリファレンスセルアレイ［０］に含まれるリファレンスセルＲＣに記憶されているデータが読み出される。ここで、リファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［３］内の抵抗変化素子ＲＲは低抵抗状態であるため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］の電位は、符号６０で示すような波形となる。一方、リファレンスセルＲＣＡ［４］〜ＲＣＡ［７］内の抵抗変化素子ＲＲは高抵抗状態であるため、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］の電位は、符号６１で示すような波形となる。
【００７７】
また、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるため、ビット線ＢＬ［０］の電位は符号６２で示すような波形となる。したがって、配線ＤＬ［０］の電位も同様に変化して符号６４で示すような波形となる。なお、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態である場合には、ビット線ＢＬ［０］の電位は符号６３で示すような波形となり、それに伴って、配線ＤＬ［０］の電位は符号６５で示すような波形となる。
【００７８】
時刻ｔ５において、信号ＲＥＱ［６：０］をＨレベルにすると、イコライズトランジスタＲＱＴ［０］〜ＲＱＴ［６］がオンするため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］が電気的に接続される。これにより、時刻ｔ５以降において、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］の電位がイコライズされ、これらの電位は、符号６６で示すような波形となる。
【００７９】
時刻ｔ６で、信号ＳＡＥ［１］をＨレベルにすると、センスアンプＳＡ［０］によって、リファレンスビット線ＲＢＬ［０］の電位と配線ＤＬ［０］の電位との電位差が増幅される。ここで、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるため、配線ＤＬ［０］の電位はリファレンスビット線ＲＢＬ［０］の電位よりも高くなる。したがって、データＤＱ［０］は、符号６７で示すような波形となる。つまり、メモリセルＭＣからＨデータが読み出されたことになる。逆に、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態であり、配線ＤＬ［０］の電位がリファレンスビット線ＲＢＬ［０］の電位よりも低い場合には、データＤＱ［０］は、符号６８で示すような波形となり、Ｌデータが読み出されたことになる。
【００８０】
時刻ｔ８で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＬレベルにして、これらを非選択状態にする。
【００８１】
そして、時刻ｔ９で、信号ＳＡＥ［０］，ＳＡＥ［１］をＬレベルにすると、その後、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］、配線ＲＤＬ、ビット線ＢＬ［０］、および配線ＤＬ［０］のそれぞれの電位、並びにデータＤＱ［０］がＬレベルになる。
【００８２】
以上、本実施形態によれば、複数のリファレンスセルアレイＲＣＡを用いてリファレンスビット線ＲＢＬの電位をイコライズしているため、ばらつきが少ない高精度な、読み出し用のリファレンス電流を生成することができる。また、必要なイコライズトランジスタＲＱＴのみをオン制御することで、リファレンス電流の調整が可能となる。
【００８３】
なお、上述した各実施形態において、メモリセルＭＣおよびリファレンスセルＲＣを、ダイオードと抵抗変化素子とで構成してもよい。この場合、ソース線ＳＬおよびリファレンスソース線ＲＳＬは不要となる。
【００８４】
具体的に、図７に示すように、メモリセルＭＣを、ダイオードＤと抵抗変化素子Ｒとで構成してもよい。この場合、ダイオードＤのアノードを、抵抗変化素子Ｒに接続し、カソードを、ワード線ＷＬに接続すればよい。
【００８５】
また、リファレンスセルＲＣを、ダイオードＲＤと抵抗変化素子ＲＲとで構成してもよい。この場合、ダイオードＲＤのアノードを、抵抗変化素子ＲＲに接続し、カソードを、ワード線ＲＷＬに接続すればよい。
【００８６】
また、上述した半導体記憶装置において、複数のリファレンスワード線ＲＷＬを一括して駆動してもよい。これにより、メモリセルアレイＲＣＡに含まれる各リファレンスセルＲＣのトランジスタＲＴが選択されるため、イコライズ効果が高まる。
【００８７】
また、上述した半導体記憶装置において、メモリセルＭＣおよびリファレンスセルＲＣの配置間隔は任意であるが、半導体基板上において、均一にレイアウトされていることが好ましい。例えば、これらが、行方向において所定のピッチで配置されていてもよく、列方向において所定のピッチで配置されていもよい。さらに、行方向および列方向の双方において、所定のピッチで配置されていてもよい。これにより、メモリセルＭＣおよびリファレンスセルＲＣの特性が等しくなるため、より高精度なリファレンス電流の生成が可能となる。
【産業上の利用可能性】
【００８８】
本発明では、半導体記憶装置の回路面積を縮小することができ、かつ高精度なリファレンス電流を生成することができるため、小型化および高性能化が求められる場合に有用である。
【符号の説明】
【００８９】
１０                                ビット線選択回路
１２                                メモリ制御回路
１４                                リファレンスビット線選択回路（選択回路）
ＢＬ［０］〜ＢＬ［ｙ−１］          ビット線
ＲＢＬ［０］〜ＲＢＬ［ｙ／ｎ−１］  リファレンスビット線
ＳＬ［０］〜ＳＬ［ｙ−１］          ソース線
ＲＳＬ［０］〜ＲＳＬ［ｙ−１］      リファレンスソース線
ＷＬ［０］〜ＷＬ［ｘ−１］          ワード線
ＲＷＬ［０］，ＲＷＬ［１］          リファレンスワード線
ＲＱＴ［０］〜ＲＱＴ［ｙ／ｎ−２］  イコライズトランジスタ
ＲＥＱ［０］〜ＲＥＱ［ｙ／ｎ−２］  イコライズ信号（制御信号）
ＲＢＬＳＥＬ                        選択信号
Ｔ，ＲＴ                            トランジスタ
Ｒ，ＲＲ                            抵抗変化素子
Ｄ，ＲＤ                            ダイオード
【図１】
2013027347.tif 000003
【図２】
2013027347.tif 000004
【図３】
2013027347.tif 000005
【図４】
2013027347.tif 000006
【図５】
2013027347.tif 000007
【図６】
2013027347.tif 000008
【図７】
2013027347.tif 000009
【図８】
2013027347.tif 000010
【図９】
2013027347.tif 000011
【手続補正書】
【提出日】平成25年12月20日(2013.12.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、抵抗変化素子を備えたリファレンスセルを用いてリファレンス電流を生成する技術に関する。
【背景技術】
【０００２】
半導体記憶装置には、データを保持するために電源が必要な揮発性メモリと不要な不揮発性メモリとがある。不揮発性メモリとしては、現在フラッシュメモリが主流であるが、近年、低消費電力化や動作の高速化の観点から、抵抗変化素子を用いたＲｅＲＡＭ（Resistive Random Access Memory）の開発が進んでいる。
【０００３】
ＲｅＲＡＭにおいて、メモリセルに記憶されているデータを読み出す場合、リファレンスセルによって、データを判定するための基準となるリファレンス電流を生成し、メモリセルから読み出したデータの電位とリファレンス電流の大きさに相当する電位（可変抵抗素子に発生する基準電位）との電位差をセンスアンプで増幅している。そして、増幅した結果に基づいて、読み出したデータが“０”か“１”かを判定している。
【０００４】
図８は、従来の半導体記憶装置の構成を示す回路図である（例えば、特許文献１参照）。この半導体記憶装置は、複数のリファレンスセル１４から１つを選択し、選択したリファレンスセルの抵抗変化素子に発生する基準電位と、メモリセル３の抵抗変化素子１に発生する電位とをセンスアンプ１２で比較する構成となっている。図８の半導体記憶装置において、データの読み出し動作時には、リファレンスセル選択回路１８のゲートＲＤのみが選択され、ベリファイ動作時には、ゲートＲＴ１またはゲートＲＴ２のみが選択される。このように、動作に応じた基準電位がセンスアンプ１２に入力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−９２９１２号公報
【特許文献２】特開２００４−３６２７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記半導体記憶装置は、１つのリファレンスセルのみを用いて、読み出し用またはベリファイ用のリファレンス電流を生成しており、リファレンス電流をイコライズする構成となっていないため、生成されたリファレンス電流のばらつきが大きくなってしまう。
【０００７】
これに対して、図９に示す半導体記憶装置のように、複数のリファレンスセルを用いて基準電位をイコライズしているものがある（例えば、特許文献２参照）。この半導体記憶装置は、ＲｅＲＡＭではなく、メモリセル１０１〜１０４およびリファレンスセル１２１，１２２として、１Ｔ１Ｃ型強誘電体メモリセルを用いている。そして、各リファレンスセルに共通して入力されるイコライズ制御信号ＲＥＦＥＱをＨレベルにすることで、各リファレンスセルからセンスアンプに入力される基準電位をイコライズしている。
【０００８】
ところが、図９の半導体記憶装置は、イコライズ制御信号ＲＥＦＥＱがＨレベルになると、全てのリファレンスセルによって一括して、基準電位をイコライズする構成となっている。したがって、いずれかのリファレンスセルに不良ビットが含まれている場合、正常なリファレンスセルで発生する電位が、その不良ビットの影響を受けてしまう。その結果、所望の基準電位が得られないとともに、歩留が低下するおそれがある。
【０００９】
かかる点に鑑みて、本発明は、抵抗変化型の半導体記憶装置において、リファレンスセルに不良ビットが存在していても、高精度なリファレンス電流の生成を可能とすることを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、半導体記憶装置は、行列状に配置され、それぞれ抵抗変化素子を含む複数のメモリセルを有するメモリセルアレイと、行列状に配置され、それぞれ抵抗変化素子を含む複数のリファレンスセルをそれぞれ有し、メモリセルアレイの行方向に並ぶように配置された複数のリファレンスセルアレイと、メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数のワード線と、メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のビット線と、複数のリファレンスセルアレイの各行にそれぞれ対応して設けられ、複数のリファレンスセルアレイの同一行に配置された複数のリファレンスセルに共通に接続された複数のリファレンスワード線と、複数のリファレンスセルアレイにそれぞれ対応して列方向に延伸するように設けられ、当該リファレンスセルアレイに含まれる複数のリファレンスセルに共通に接続された複数のリファレンスビット線と、複数のリファレンスビット線の間に接続され、それぞれ独立した制御信号がゲートに供給される複数のイコライズトランジスタとを備えている。そして、複数のリファレンスビット線のいずれか１つの電位と、複数のビット線のいずれか１つの電位とが、センスアンプに入力されるように構成されている。
【００１１】
これによると、各リファレンスセルアレイには、複数のリファレンスセルが含まれているため、選択されたリファレンスワード線に接続されている複数のリファレンスセルによって、各リファレンスセルアレイに対応するリファレンスビット線の電位がイコライズされる。つまり、各リファレンスビット線に出力されるリファレンス電流の精度は、１つのリファレンスセルを用いて生成したリファレンス電流の精度よりも高くなる。
【００１２】
また、各リファレンスセルアレイにそれぞれ対応するリファレンスビット線の間に接続されたイコライズトランジスタは、それぞれ独立した制御信号で導通制御される。したがって、必要なリファレンスセルアレイを用いた、リファレンス電流のイコライズが可能となるため、リファレンス電流の調整が可能となる。また、複数のリファレンスセルアレイを用いたイコライズが可能となるため、リファレンス電流の精度をさらに高くすることができる。
【００１３】
例えば、不良ビットを含むリファレンスセルアレイが存在する場合、そのリファレンスセルアレイに対応するリファレンスビット線に接続されたイコライズトランジスタのみをオフすることで、オン制御されているイコライズトランジスタに接続されているリファレンスビット線に対応するリファレンスセルアレイを用いたイコライズが可能となる。つまり、不良ビットが存在していても、リファレンス電流の精度が劣化することがない。
【００１４】
また、上記半導体記憶装置は、複数のリファレンスビット線のうちの少なくとも２つが接続され、与えられた選択信号に従って、当該リファレンスビット線のいずれか１つを選択して、センスアンプに接続する選択回路を備えていてもよい。
【００１５】
これによると、選択信号に従って、選択回路に接続されているリファレンスビット線が選択的にセンスアンプに接続される。例えば、半導体記憶装置が第１の動作をするときは、第１のリファレンスビット線をセンスアンプに接続し、第２の動作をするときは、第２のリファレンスビット線をセンスアンプに接続する。そして、第１および第２の動作において、第１および第２のリファレンスビット線に、それぞれ異なるリファレンスビット線が接続されるように、各イコライズトランジスタをオンオフ制御する。
【００１６】
これにより、半導体記憶装置が第１の動作をするときは、第１のリファレンスビット線に、第１の動作に必要なリファレンス電流が出力され、第２の動作をするときは、第２のリファレンスビット線に第２の動作に必要なリファレンス電流が出力される。したがって、各動作に必要なリファレンス電流を生成するための専用のリファレンスセルアレイを設ける必要がない。すなわち、半導体記憶装置の回路面積を増大させることなく、各動作に必要なリファレンス電流の生成が可能となる。
【発明の効果】
【００１７】
本発明によると、抵抗変化型の半導体記憶装置において、リファレンスセルに不良ビットが存在していても、ばらつきの少ない高精度なリファレンス電流を生成することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施形態に係る半導体記憶装置の回路図である。
【図２】図２は、図１の半導体記憶装置の動作例を示すタイミングチャートである。
【図３】図３は、図１の半導体記憶装置の別の動作例を示すタイミングチャートである。
【図４】図４は、図１の半導体記憶装置のさらに別の動作例を示すタイミングチャートである。
【図５】図５は、第２の実施形態に係る半導体記憶装置の回路図である。
【図６】図６は、図５の半導体記憶装置の動作例を示すタイミングチャートである。
【図７】図７は、図１の半導体記憶装置の変形例を示す回路図である。
【図８】図８は、従来の半導体記憶装置の回路図である。
【図９】図９は、従来の別の半導体記憶装置の回路図である。
【発明を実施するための形態】
【００１９】
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体記憶装置の回路図である。この半導体記憶装置は、抵抗変化型不揮発性メモリ装置であり、メモリセルアレイＭＣＡと、複数のビット線ＢＬ［０］〜ＢＬ［ｙ−１］（適宜、ＢＬと略記する）と、複数のソース線ＳＬ［０］〜ＳＬ［ｙ−１］（適宜、ＳＬと略記する）と、複数のワード線ＷＬ［０］〜ＷＬ［ｘ−１］（適宜、ＷＬと略記する）と、ビット線選択回路１０と、複数のセンスアンプＳＡ［０］〜ＳＡ［ｚ−１］（適宜、ＳＡと略記する）と、メモリ制御回路１２と、複数のリファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［ｙ／ｎ−１］（適宜、ＲＣＡと略記する）と、複数のリファレンスビット線ＲＢＬ［０］〜ＲＢＬ［ｙ／ｎ−１］（適宜、ＲＢＬと略記する）と、複数のリファレンスソース線ＲＳＬ［０］〜ＲＳＬ［ｙ−１］（適宜、ＲＳＬと略記する）と、複数のリファレンスワード線ＲＷＬ［０］，ＲＷＬ［１］（適宜、ＲＷＬと略記する）と、イコライズトランジスタＲＱＴ［０］〜ＲＱＴ［ｙ／ｎ−２］（適宜、ＲＱＴと略記する）と、リファレンスビット線選択回路１４とを備えている。
【００２０】
メモリセルアレイＭＣＡは、ｘ行×ｙ列の行列状に配置された複数のメモリセルＭＣと、ｙ本のビット線ＢＬと、ｙ本のソース線ＳＬと、ｘ本のワード線ＷＬとで構成される。
【００２１】
メモリセルＭＣは、例えば１Ｔ１Ｒ型のメモリセルであり、抵抗変化素子Ｒと、抵抗変化素子Ｒの一端にドレインが接続されたトランジスタＴとで構成される。
【００２２】
ビット線ＢＬは、メモリセルアレイＭＣＡの各列にそれぞれ対応して設けられている。そして、ビット線ＢＬは、同一列に配置されたメモリセルＭＣの抵抗変化素子Ｒの他端を共通に接続している。ビット線ＢＬの配線層は任意であるが、それぞれ同一の配線層に配置することが好ましい。
【００２３】
ソース線ＳＬは、メモリセルアレイＭＣＡの各列にそれぞれ対応して設けられている。そして、ソース線ＳＬは、同一列に配置されたメモリセルＭＣのトランジスタＴのソースを共通に接続している。ソース線ＳＬの配線層は任意であるが、それぞれ同一の配線層に配置することが好ましい。
【００２４】
ワード線ＷＬは、メモリセルアレイＭＣＡの各行にそれぞれ対応して設けられている。そして、ワード線ＷＬは、同一行に配置されたメモリセルＭＣのトランジスタＴのゲートを共通に接続している。
【００２５】
リファレンスセルアレイＲＣＡは、メモリセルアレイＭＣＡの行方向に並んで配置される。例えば、リファレンスセルアレイＲＣＡは、メモリセルアレイＭＣＡの行方向に延びる辺として、図中の上側の辺と隣り合って配置されている。リファレンスセルアレイＲＣＡは、例えば２行×ｎ列の行列状に配置された複数のリファレンスセルＲＣと、２つのリファレンスワード線ＲＷＬ［０］，ＲＷＬ［１］と、１つのリファレンスビット線ＲＢＬと、複数のリファレンスソース線ＲＳＬとで構成される。
【００２６】
リファレンスセルＲＣは、メモリセルＭＣから読み出したデータを判定するための基準となるリファレンス電流を生成するものであり、抵抗変化素子ＲＲと、抵抗変化素子ＲＲの一端にドレインが接続されたトランジスタＲＴとで構成される。
【００２７】
リファレンスビット線ＲＢＬは、各リファレンスセルアレイＲＣＡに対応して列方向に延伸して設けられている。リファレンスビット線ＲＢＬは、対応するリファレンスセルアレイＲＣＡに含まれる各リファレンスセルＲＣの抵抗変化素子ＲＲの他端を共通に接続している。リファレンスビット線ＲＢＬの配線層は任意であるが、それぞれ同一の配線層に配置することが好ましい。また、リファレンスビット線ＲＢＬおよびビット線ＢＬを同一の配線層に配置してもよい。
【００２８】
リファレンスソース線ＲＳＬは、リファレンスセルアレイＲＣＡの各列にそれぞれ対応して設けられている。リファレンスソース線ＲＳＬは、同一列に配置されたリファレンスセルＲＣのトランジスタＲＴのソースを共通に接続している。リファレンスソース線ＲＳＬの配線層は任意であるが、それぞれ同一の配線層に配置することが好ましい。また、リファレンスソース線ＲＳＬおよびソース線ＳＬを同一の配線層に配置してもよい。
【００２９】
リファレンスワード線ＲＷＬは、リファレンスセルアレイＲＣＡの各行にそれぞれ対応して設けられている。リファレンスワード線ＲＷＬは、各リファレンスセルアレイＲＣＡの同一行に配置されたリファレンスセルＲＣのトランジスタＲＴのゲートを共通に接続している。
【００３０】
イコライズトランジスタＲＱＴは、各リファレンスビット線ＲＢＬの間に設けられている。例えば、イコライズトランジスタＲＱＴ［０］のドレインは、リファレンスビット線ＲＢＬ［０］に、ソースは、リファレンスビット線ＲＢＬ［１］に接続されている。他のイコライズトランジスタＲＱＴについても同様に接続されている。そして、イコライズトランジスタＲＱＴのゲートには、それぞれ独立した制御信号であるイコライズ信号ＲＥＱ［０］〜ＲＥＱ［ｙ／ｎ−２］（適宜、ＲＥＱと略記する）が供給される。イコライズトランジスタＲＱＴは、信号ＲＥＱが例えばＨレベルのときオンし、Ｌレベルのときオフする。このような構成により、任意のイコライズトランジスタＲＱＴをオンオフすることができる。なお、イコライズトランジスタＲＱＴ［０］のドレインをリファレンスビット線ＲＢＬ［１］に接続し、ソースをリファレンスビット線ＲＢＬ［０］に接続してもよい。
【００３１】
ビット線選択回路１０は、ビット線選択信号ＢＬＳＥＬ［ｍ−１：０］に従って、ｙ本のビット線ＢＬのうちｚ本を選択して、選択したビット線ＢＬをそれぞれ配線ＤＬ［０］〜ＤＬ［ｚ−１］（適宜、ＤＬと略記する）に接続する。配線ＤＬは、センスアンプＳＡの一方の端子に接続されている。
【００３２】
リファレンスビット線選択回路１４は、選択信号ＲＢＬＳＥＬに従って、２つのリファレンスビット線ＲＢＬを選択的に配線ＲＤＬに接続する。配線ＲＤＬは、センスアンプＳＡの他方の端子に接続される。本実施形態では、例えば、信号ＲＢＬＳＥＬがＨレベルのとき、リファレンスビット線ＲＢＬ［０］を選択し、Ｌレベルのとき、リファレンスビット線ＲＢＬ［ｙ／ｎ−１］を選択する構成となっている。なお、リファレンスビット線選択回路１４は、３つ以上のリファレンスビット線ＲＢＬのうちの１つをセンスアンプＳＡに接続するような構成であってもよい。この場合、信号ＲＢＬＳＥＬは、複数ビットの信号となる。また、リファレンスビット線選択回路１４に接続されるリファレンスビット線ＲＢＬについて、これらの配線容量および配線抵抗の少なくとも一方は、ほぼ同一であることが好ましい。
【００３３】
センスアンプＳＡは、センスアンプ起動信号ＳＡＥ［１：０］を受けて起動し、配線ＲＤＬの電位と配線ＤＬの電位との電位差を増幅する。そして、増幅した結果として、データＤＱ［０］〜ＤＱ［ｚ−１］を出力する。
【００３４】
メモリ制御回路１２は、ワードドライバ等の回路を含んでおり、上述した各構成要素に対して、ＨレベルあるいはＬレベルを示す各種信号を出力する。
【００３５】
次に、本実施形態に係る半導体記憶装置の動作として、ベリファイ動作および読み出し動作について説明する。以下、各動作の説明にあたって、リファレンスビット線ＲＢＬ［０］に比較的近い位置に配置されているリファレンスセルＲＣの抵抗変化素子ＲＲは低抵抗状態であり、リファレンスビット線ＲＢＬ［ｙ／ｎ−１］に比較的近い位置に配置されているリファレンスセルＲＣの抵抗変化素子ＲＲは高抵抗状態になっているものとする。
【００３６】
具体的に、ｎ＝８，ｘ＝ｙ＝６４とし、リファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［３］に含まれる各リファレンスセルＲＣの抵抗変化素子ＲＲは低抵抗状態、リファレンスセルアレイＲＣＡ［４］〜ＲＣＡ［７］に含まれる各リファレンスセルＲＣの抵抗変化素子ＲＲは高抵抗状態であるとする。また、ビット線選択回路１０によって、ビット線ＢＬ［０］と配線ＤＬ［０］とが接続されているものとする。
【００３７】
図２は、図１の半導体記憶装置において、点線で囲まれたメモリセルＭＣの抵抗変化素子Ｒを低抵抗状態にする場合のベリファイ動作を示すタイミングチャートである。図１および図２の共通の符号は、同一の信号または同一の配線を示している。
【００３８】
まず、時刻ｔ０において、信号ＲＢＬＳＥＬをＨレベルにして、リファレンスビット線選択回路１４によってリファレンスビット線ＲＢＬ［０］を選択させる。これにより、配線ＲＤＬとリファレンスビット線ＲＢＬ［０］とが接続される。
【００３９】
時刻ｔ１で信号ＳＡＥ［０］をＨレベルにすると、センスアンプＳＡ［０］が起動し、それによって、時刻ｔ２において、配線ＲＤＬおよび配線ＤＬ［０］が所定の電位として例えばＨレベルにプリチャージされる。これに伴って、リファレンスビット線ＲＢＬ［０］およびビット線ＢＬ［０］の電位も同様に変化する。
【００４０】
時刻ｔ３で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＨレベルにして、これらを選択状態にすると、メモリセルＭＣおよびリファレンスセルアレイＲＣＡ［０］に含まれるリファレンスセルＲＣに記憶されているデータが読み出される。このリファレンスセルＲＣの抵抗変化素子ＲＲは低抵抗状態であるため、リファレンスビット線ＲＢＬ［０］の電位は時刻ｔ３から時刻ｔ４の間で若干低下する。これにより、配線ＲＤＬの電位も同様に変化する。また、メモリセルＭＣの抵抗変化素子Ｒが低抵抗状態になっていれば、ビット線ＢＬ［０］の電位は、時刻ｔ３から時刻ｔ４の間において若干低下し、これに伴って配線ＤＬ［０］の電位も同様に変化する。
【００４１】
そして、時刻ｔ５において、信号ＲＥＱ［２：０］をＨレベルにすると、イコライズトランジスタＲＱＴ［０］〜ＲＱＴ［２］がオンするため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］が電気的に接続される。これにより、時刻ｔ５以降において、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］の電位がイコライズされ、これらの電位は、符号２１で示すような波形となる。これに伴って、配線ＲＤＬの電位も同様に変化し、符号２２で示すような波形となる。なお、当該ベリファイ動作中は、信号ＲＥＱ［３］〜ＲＥＱ［６］を常にＬレベルにしておく。
【００４２】
時刻ｔ６で、信号ＳＡＥ［１］をＨレベルにすると、センスアンプＳＡ［０］によって、配線ＲＤＬの電位と配線ＤＬ［０］の電位との電位差が増幅される。このとき、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも低い場合には、データＤＱ［０］は、符号２６で示すように、Ｌデータの波形となる。つまり、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態になっていないことになる。
【００４３】
一方、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも高い場合には、データＤＱ［０］は、符号２７で示すようにＨデータの波形となる。つまり、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態である。
【００４４】
時刻ｔ８で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＬレベルにして、これらを非選択状態にする。
【００４５】
そして、時刻ｔ９で、信号ＳＡＥ［０］，ＳＡＥ［１］をＬレベルにし、その後時刻ｔ１０において、信号ＲＢＬＳＥＬをＬレベルにすると、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］、配線ＲＤＬ、ビット線ＢＬ［０］、および配線ＤＬ［０］のそれぞれの電位、並びにデータＤＱ［０］がＬレベルになる。
【００４６】
以上、時刻ｔ０〜ｔ１２を１サイクルとして、データＤＱ［０］に符号２７で示される波形が現れるまで、メモリセルＭＣの抵抗変化素子Ｒを低抵抗状態にするベリファイ動作が繰り返される。
【００４７】
次に、本実施形態に係る半導体記憶装置の別の動作を説明する。図３は、図１に示す点線で囲まれたメモリセルＭＣの抵抗変化素子Ｒを高抵抗状態にする場合のベリファイ動作を示すタイミングチャートである。なお、図２および図３の共通の符号は、同一の信号または同一の配線を示している。
【００４８】
まず、時刻ｔ０において、信号ＲＢＬＳＥＬをＬレベルにして、リファレンスビット線選択回路１４によってリファレンスビット線ＲＢＬ［７］を選択させる。これにより、配線ＲＤＬとリファレンスビット線ＲＢＬ［７］とが接続される。
【００４９】
時刻ｔ１で信号ＳＡＥ［０］をＨレベルにすると、センスアンプＳＡ［０］が起動し、それによって、時刻ｔ２において、配線ＲＤＬおよび配線ＤＬ［０］、並びにこれらに接続されているリファレンスビット線ＲＢＬ［７］およびビット線ＢＬ［０］がそれぞれ所定の電位として例えばＨレベルにプリチャージされる。
【００５０】
時刻ｔ３で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＨレベルにして、これらを選択状態にすると、メモリセルＭＣおよびリファレンスセルアレイＲＣＡ［７］に含まれるリファレンスセルＲＣに記憶されているデータが読み出される。このリファレンスセルＲＣの抵抗変化素子ＲＲは高抵抗状態であるため、リファレンスビット線ＲＢＬ［７］の電位は、時刻ｔ３から時刻ｔ４の間において、図２の場合と比べて大きく低下する。これにより、配線ＲＤＬの電位も同様に変化する。また、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態になっていれば、ビット線ＢＬ［０］の電位は、時刻ｔ３から時刻ｔ４の間において、図２の場合と比べて大きく低下し、これに伴って配線ＤＬ［０］の電位も同様に変化する。
【００５１】
そして、時刻ｔ５において、信号ＲＥＱ［６：４］をＨレベルにすると、イコライズトランジスタＲＱＴ［４］〜ＲＱＴ［６］がオンするため、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］が電気的に接続される。これにより、時刻ｔ５以降に、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］の電位がイコライズされ、これらの電位は、符号３１で示すような波形となる。これに伴って、配線ＲＤＬの電位も同様に変化し、符号３２で示すような波形となる。なお、当該ベリファイ動作中は、信号ＲＥＱ［０］〜ＲＥＱ［３］を常にＬレベルにしておく。
【００５２】
時刻ｔ６で、信号ＳＡＥ［１］をＨレベルにすると、センスアンプＳＡ［０］によって、配線ＲＤＬの電位と配線ＤＬ［０］の電位との電位差が増幅される。このとき、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも低い場合には、データＤＱ［０］は、符号３６で示すように、Ｌデータの波形となる。つまり、メモリセルＭＣの抵抗変化素子Ｒは高抵抗状態である。
【００５３】
一方、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも高い場合には、データＤＱ［０］は、符号３７で示すようにＨデータの波形となる。つまり、メモリセルＭＣの抵抗変化素子Ｒは高抵抗状態になっていないことになる。
【００５４】
時刻ｔ８で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＬレベルにして、これらを非選択状態にする。
【００５５】
そして、時刻ｔ９で、信号ＳＡＥ［０］，ＳＡＥ［１］をＬレベルにし、その後時刻ｔ１０において、信号ＲＢＬＳＥＬをＨレベルにすると、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］、配線ＲＤＬ、ビット線ＢＬ［０］、および配線ＤＬ［０］のそれぞれの電位、並びにデータＤＱ［０］がＬレベルになる。
【００５６】
以上、時刻ｔ０〜ｔ１２を１サイクルとして、データＤＱ［０］に符号３６で示される波形が現れるまで、メモリセルＭＣの抵抗変化素子Ｒを高抵抗状態にするベリファイ動作が繰り返される。
【００５７】
次に、本実施形態に係る半導体記憶装置のさらに別の動作を説明する。図４は、図１に示す点線で囲まれたメモリセルＭＣに記憶されているデータを読み出す場合の動作を示すタイミングチャートである。なお、このメモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるとする。
【００５８】
まず、時刻ｔ０において、信号ＲＢＬＳＥＬをＨレベルにして、リファレンスビット線選択回路１４によってリファレンスビット線ＲＢＬ［０］を選択させる。これにより、配線ＲＤＬとリファレンスビット線ＲＢＬ［０］とが接続される。
【００５９】
時刻ｔ１で信号ＳＡＥ［０］をＨレベルにすると、センスアンプＳＡ［０］が起動し、それによって、時刻ｔ２において、配線ＲＤＬおよび配線ＤＬ［０］、並びにこれらに接続されているリファレンスビット線ＲＢＬ［０］およびビット線ＢＬ［０］がそれぞれ所定の電位として例えばＨレベルにプリチャージされる。
【００６０】
時刻ｔ３で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＨレベルにして、これらを選択状態にすると、メモリセルＭＣおよびリファレンスセルアレイＲＣＡ［０］に含まれるリファレンスセルＲＣに記憶されているデータが読み出される。ここで、リファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［３］内の抵抗変化素子ＲＲは低抵抗状態であるため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］の電位は、符号４０で示すような波形となる。一方、リファレンスセルアレイＲＣＡ［４］〜ＲＣＡ［７］内の抵抗変化素子ＲＲは高抵抗状態であるため、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］の電位は、符号４１で示すような波形となる。また、配線ＲＤＬの電位は、リファレンスビット線ＲＢＬ［０］の電位と同様に変化する。すなわち、符号４２で示すような波形となる。なお、リファレンスビット線選択回路１４によって、配線ＲＤＬとリファレンスビット線ＲＢＬ［７］とが接続されている場合には、配線ＲＤＬの電位は符号４３に示すような波形となる。
【００６１】
また、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるため、ビット線ＢＬ［０］の電位は符号４４で示すような波形となる。したがって、配線ＤＬ［０］の電位も同様に変化して符号４６で示すような波形となる。なお、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態である場合には、ビット線ＢＬ［０］の電位は符号４５で示すような波形となり、それに伴って、配線ＤＬ［０］の電位は符号４７で示すような波形となる。
【００６２】
時刻ｔ５において、信号ＲＥＱ［６：０］をＨレベルにすると、イコライズトランジスタＲＱＴ［０］〜ＲＱＴ［６］がオンするため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］が電気的に接続される。これにより、時刻ｔ５以降において、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］の電位がイコライズされ、これらの電位は、符号４８で示すような波形となる。したがって、配線ＲＤＬの電位も符号４９で示すような波形となる。
【００６３】
時刻ｔ６で、信号ＳＡＥ［１］をＨレベルにすると、センスアンプＳＡ［０］によって、配線ＲＤＬの電位と配線ＤＬ［０］の電位との電位差が増幅される。ここで、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるため、配線ＤＬ［０］の電位は配線ＲＤＬの電位よりも高くなる。したがって、データＤＱ［０］は、符号５０で示すような波形となる。つまり、メモリセルＭＣからＨデータが読み出されたことになる。逆に、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態であり、配線ＤＬ［０］の電位が配線ＲＤＬの電位よりも低い場合には、データＤＱ［０］は、符号５１で示すような波形となり、Ｌデータが読み出されたことになる。
【００６４】
時刻ｔ８で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＬレベルにして、これらを非選択状態にする。
【００６５】
そして、時刻ｔ９で、信号ＳＡＥ［０］，ＳＡＥ［１］をＬレベルにし、その後時刻ｔ１０において、信号ＲＢＬＳＥＬをＬレベルにすると、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］、ビット線ＢＬ［０］、および配線ＤＬ［０］のそれぞれの電位、並びにデータＤＱ［０］がＬレベルになる。
【００６６】
以上、本実施形態によれば、リファレンスセルアレイＲＣＡを複数のリファレンスセルＲＣで構成し、複数のリファレンスセルＲＣを用いてリファレンス電流をイコライズしているため、１つのリファレンスセルでリファレンス電流を生成する場合に比べて、リファレンス電流のばらつきを少なくすることができ、その精度を高めることができる。また、複数のリファレンスセルアレイＲＣＡを用いたイコライズも可能であるため、より高精度なリファレンス電流の生成が可能となる。
【００６７】
ここで、上述した２種類のベリファイ動作、および読み出し動作のそれぞれに必要なリファレンスレベルの精度を得るために、所定ビット以上の複数のリファレンスセルを用いたイコライズが必要であるとする。この場合、図９に示す半導体記憶装置では、各動作に必要な精度のリファレンスレベルを生成するための、所定ビット以上の複数のリファレンスセルをそれぞれ設ける必要がある。例えば、図９における、左右方向（行方向）に配置された複数のリファレンスセルが、３行分必要となる。これは、図９に示す構成では、複数のリファレンスセルに共通して供給されるイコライズ制御信号ＲＥＦＥＱに従って、各リファレンスビット線の電位が一括してイコライズされるため、複数のリファレンスセルを用いたイコライズによって生成できるリファレンスレベルの種類が１つのみだからである。したがって、図９に示す構成で、上述した各動作を行うとすると、半導体記憶装置の回路面積が増大してしまう。
【００６８】
これに対して、本実施形態によると、図１に示すように、１行分のリファレンスセルアレイＲＣＡによって、２種類のベリファイ用のリファレンス電流、および読み出し用のリファレンス電流を生成することができるため、回路面積の増大を招くことがない。
【００６９】
また、信号ＲＥＱによって、イコライズトランジスタＲＱＴを個別にオンオフ制御することができるため、リファレンス電流を調整することができる。
【００７０】
例えば、リファレンスセルアレイＲＣＡ［３］に不良ビットが含まれる場合、ＲＥＱ［２］をＬレベルにし、信号ＲＥＱ［０］，ＲＥＱ［１］をＨレベルにしてイコライズする。これにより、リファレンスセルアレイＲＣＡ［３］の不良ビットがリファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［２］に与える影響を無視することができる。つまり、リファレンスセルアレイＲＣＡに不良ビットが存在していても、所望かつ高精度なリファレンス電流を得ることができる。
【００７１】
なお、イコライズトランジスタＲＱＴは、２つのリファレンスビット線ＲＢＬを接続すればよいため、例えば、リファレンスビット線ＲＢＬ［０］，ＲＢＬ［２］を接続するイコライズトランジスタＲＱＴを設けてもよい。
【００７２】
また、メモリセルＭＣにおいて、抵抗変化素子Ｒの一端がソース線ＳＬに接続されていてもよい。この場合、トランジスタＴのソースを、抵抗変化素子Ｒの他端に接続し、ドレインをビット線ＢＬに接続すればよい。リファレンスセルＲＣについても同様に、抵抗変化素子ＲＲの一端がリファレンスソース線ＲＳＬに接続されていてもよい。この場合、トランジスタＲＴのソースを抵抗変化素子ＲＲの他端に接続し、ドレインをリファレンスビット線ＲＢＬに接続すればよい。
【００７３】
＜第２の実施形態＞
図５は、第２の実施形態に係る半導体記憶装置の回路図である。図１および図５における共通の符号は、同一の構成要素を示すため説明を省略する。図５の半導体記憶装置は、リファレンスビット線選択回路１４と配線ＲＤＬとが省略されている点で、図１に示す半導体記憶装置と異なる。また、図５の半導体記憶装置では、センスアンプＳＡには、複数のリファレンスビット線ＲＢＬのうちいずれか１つとして、例えばリファレンスビット線ＲＢＬ［０］と、ビット線選択回路１０によって選択されたビット線ＢＬとが接続されている。
【００７４】
本実施形態に係る半導体記憶装置の動作について説明する。図６は、図５に示す点線で囲まれたメモリセルＭＣに記憶されているデータを読み出す場合の動作を示すタイミングチャートである。なお、ｎ，ｘ，ｙの値、リファレンスセルＲＣの抵抗変化素子ＲＲの状態、およびメモリセルＭＣの抵抗変化素子Ｒの状態は、第１の実施形態の場合と同じとする。また、ビット線選択回路１０によって、ビット線ＢＬ［０］と配線ＤＬ［０］とが接続されているものとする。
【００７５】
時刻ｔ１で信号ＳＡＥ［０］をＨレベルにすると、センスアンプＳＡ［０］が起動し、それによって、時刻ｔ２において、リファレンスビット線ＲＢＬ［０］、および配線ＤＬ［０］並びにこれに接続されているビット線ＢＬ［０］がそれぞれ所定の電位として例えばＨレベルにプリチャージされる。
【００７６】
時刻ｔ３で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＨレベルにして、これらを選択状態にすると、メモリセルＭＣおよびリファレンスセルアレイＲＣＡ［０］に含まれるリファレンスセルＲＣに記憶されているデータが読み出される。ここで、リファレンスセルアレイＲＣＡ［０］〜ＲＣＡ［３］内の抵抗変化素子ＲＲは低抵抗状態であるため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［３］の電位は、符号６０で示すような波形となる。一方、リファレンスセルＲＣＡ［４］〜ＲＣＡ［７］内の抵抗変化素子ＲＲは高抵抗状態であるため、リファレンスビット線ＲＢＬ［４］〜ＲＢＬ［７］の電位は、符号６１で示すような波形となる。
【００７７】
また、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるため、ビット線ＢＬ［０］の電位は符号６２で示すような波形となる。したがって、配線ＤＬ［０］の電位も同様に変化して符号６４で示すような波形となる。なお、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態である場合には、ビット線ＢＬ［０］の電位は符号６３で示すような波形となり、それに伴って、配線ＤＬ［０］の電位は符号６５で示すような波形となる。
【００７８】
時刻ｔ５において、信号ＲＥＱ［６：０］をＨレベルにすると、イコライズトランジスタＲＱＴ［０］〜ＲＱＴ［６］がオンするため、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］が電気的に接続される。これにより、時刻ｔ５以降において、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］の電位がイコライズされ、これらの電位は、符号６６で示すような波形となる。
【００７９】
時刻ｔ６で、信号ＳＡＥ［１］をＨレベルにすると、センスアンプＳＡ［０］によって、リファレンスビット線ＲＢＬ［０］の電位と配線ＤＬ［０］の電位との電位差が増幅される。ここで、メモリセルＭＣの抵抗変化素子Ｒは低抵抗状態であるため、配線ＤＬ［０］の電位はリファレンスビット線ＲＢＬ［０］の電位よりも高くなる。したがって、データＤＱ［０］は、符号６７で示すような波形となる。つまり、メモリセルＭＣからＨデータが読み出されたことになる。逆に、メモリセルＭＣの抵抗変化素子Ｒが高抵抗状態であり、配線ＤＬ［０］の電位がリファレンスビット線ＲＢＬ［０］の電位よりも低い場合には、データＤＱ［０］は、符号６８で示すような波形となり、Ｌデータが読み出されたことになる。
【００８０】
時刻ｔ８で、ワード線ＷＬ［０］およびリファレンスワード線ＲＷＬ［０］の電位をＬレベルにして、これらを非選択状態にする。
【００８１】
そして、時刻ｔ９で、信号ＳＡＥ［０］，ＳＡＥ［１］をＬレベルにすると、その後、リファレンスビット線ＲＢＬ［０］〜ＲＢＬ［７］、配線ＲＤＬ、ビット線ＢＬ［０］、および配線ＤＬ［０］のそれぞれの電位、並びにデータＤＱ［０］がＬレベルになる。
【００８２】
以上、本実施形態によれば、複数のリファレンスセルアレイＲＣＡを用いてリファレンスビット線ＲＢＬの電位をイコライズしているため、ばらつきが少ない高精度な、読み出し用のリファレンス電流を生成することができる。また、必要なイコライズトランジスタＲＱＴのみをオン制御することで、リファレンス電流の調整が可能となる。
【００８３】
なお、上述した各実施形態において、メモリセルＭＣおよびリファレンスセルＲＣを、ダイオードと抵抗変化素子とで構成してもよい。この場合、ソース線ＳＬおよびリファレンスソース線ＲＳＬは不要となる。
【００８４】
具体的に、図７に示すように、メモリセルＭＣを、ダイオードＤと抵抗変化素子Ｒとで構成してもよい。この場合、ダイオードＤのアノードを、抵抗変化素子Ｒに接続し、カソードを、ワード線ＷＬに接続すればよい。
【００８５】
また、リファレンスセルＲＣを、ダイオードＲＤと抵抗変化素子ＲＲとで構成してもよい。この場合、ダイオードＲＤのアノードを、抵抗変化素子ＲＲに接続し、カソードを、リファレンスワード線ＲＷＬに接続すればよい。
【００８６】
また、上述した半導体記憶装置において、複数のリファレンスワード線ＲＷＬを一括して駆動してもよい。これにより、リファレンスセルアレイＲＣＡに含まれる各リファレンスセルＲＣのトランジスタＲＴが選択されるため、イコライズ効果が高まる。
【００８７】
また、上述した半導体記憶装置において、メモリセルＭＣおよびリファレンスセルＲＣの配置間隔は任意であるが、半導体基板上において、均一にレイアウトされていることが好ましい。例えば、これらが、行方向において所定のピッチで配置されていてもよく、列方向において所定のピッチで配置されていてもよい。さらに、行方向および列方向の双方において、所定のピッチで配置されていてもよい。これにより、メモリセルＭＣおよびリファレンスセルＲＣの特性が等しくなるため、より高精度なリファレンス電流の生成が可能となる。
【産業上の利用可能性】
【００８８】
本発明では、半導体記憶装置の回路面積を縮小することができ、かつ高精度なリファレンス電流を生成することができるため、小型化および高性能化が求められる場合に有用である。
【符号の説明】
【００８９】
１０                                ビット線選択回路
１２                                メモリ制御回路
１４                                リファレンスビット線選択回路（選択回路）
ＢＬ［０］〜ＢＬ［ｙ−１］          ビット線
ＲＢＬ［０］〜ＲＢＬ［ｙ／ｎ−１］  リファレンスビット線
ＳＬ［０］〜ＳＬ［ｙ−１］          ソース線
ＲＳＬ［０］〜ＲＳＬ［ｙ−１］      リファレンスソース線
ＷＬ［０］〜ＷＬ［ｘ−１］          ワード線
ＲＷＬ［０］，ＲＷＬ［１］          リファレンスワード線
ＲＱＴ［０］〜ＲＱＴ［ｙ／ｎ−２］  イコライズトランジスタ
ＲＥＱ［０］〜ＲＥＱ［ｙ／ｎ−２］  イコライズ信号（制御信号）
ＲＢＬＳＥＬ                        選択信号
Ｔ，ＲＴ                            トランジスタ
Ｒ，ＲＲ                            抵抗変化素子
Ｄ，ＲＤ                            ダイオード
【国際調査報告】
2013027347.tif 000012
2013027347.tif 000013