(57)【特許請求の範囲】
【請求項１】
半導体基板（２１）と、該半導体基板上でｐ領域（５０ｄ）、Ｉ領域（５０ｃ）、ｎ領域（５０ｂ）により階層構造をなすエピタキシャル結晶の層とを有するバラクタダイオードにおいて、
前記ｐ領域は、ｐ型不純物が高濃度に含まれているｐ＋型で、バンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも小さい材料からなり、
前記Ｉ領域は、前記ｐ領域の前記半導体基板寄りの面に接し、不純物濃度が２×１０１７ｃｍ−３以下、厚さが２５ｎｍ以上の材料からなり、
前記ｎ領域は、ｎ型不純物を含有し、前記Ｉ領域の前記半導体基板寄りの面に接し、領域全体の厚さが４００ｎｍ以下で、バンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも大きい材料からなり、前記Ｉ領域から前記半導体基板側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有し、
前記濃度減少部は、前記半導体基板側に向かう程、不純物濃度が低下し且つ厚さが増すように形成された複数の層からなり、該複数の層のうち、前記Ｉ領域に接する層（ｎ７層）のｎ型不純物濃度が５×１０１７ｃｍ−３以上、前記半導体基板に最も近い層（ｎ４層）のｎ型不純物濃度が２×１０１６ｃｍ−３以下、厚さが１５０ｎｍ以上であることを特徴とするバラクタダイオード。
【請求項２】
前記半導体基板としてＩｎＰ、
前記ｐ領域の材料としてＩｎＧａＡｓ、
前記Ｉ領域およびｎ領域の濃度減少部の材料としてＩｎＡｌＡｓを用いていることを特徴とする請求項１記載のバラクタダイオード。
【請求項３】
前記高濃度の不純物濃度が、５×１０１８ｃｍ−３以上の範囲にあることを特徴とする請求項１または請求項２記載のバラクタダイオード。
【請求項４】
半導体基板（２１）と、
該半導体基板上でバイポーラトランジスタの構成要素のｎｐｎの各領域または電界効果トランジスタの構成要素のｎ領域を含む各領域により階層構造をなす第１のエピタキシャル結晶の層（３１〜３８）によって形成されたｎｐｎ型のヘテロ接合バイポーラトランジスタまたはｎ型キャリアを用いるヘテロ構造型の電界効果トランジスタのいずれかのトランジスタ（３０、７０）と、
前記第１のエピタキシャル結晶の層と同一の階層構造を有し、前記半導体基板上の前記第１のエピタキシャル結晶の層と異なる位置に設けられた第２のエピタキシャル結晶の層（５０ａ）と、該第２のエピタキシャル結晶の層の上でｐ領域（５０ｄ）、Ｉ領域（５０ｃ）、ｎ領域（５０ｂ）により階層構造をなす第３のエピタキシャル結晶の層（５０ｂ〜５０ｄ）からなるバラクタダイオード（５０）とを含む半導体集積回路において、
前記バラクタダイオードの前記ｐ領域は、ｐ型不純物が高濃度に含まれているｐ＋型で、バンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも小さい材料からなり、
前記Ｉ領域は、前記バラクタダイオードの前記ｐ領域の前記半導体基板寄りの面に接し、不純物濃度が２×１０１７ｃｍ−３以下、厚さが２５ｎｍ以上の材料からなり、
前記バラクタダイオードの前記ｎ領域は、ｎ型不純物を含有し、前記Ｉ領域の前記半導体基板寄りの面に接し、領域全体の厚さが４００ｎｍ以下で、バンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも大きい材料からなり、前記Ｉ領域から前記半導体基板側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有し、
前記バラクタダイオードの前記濃度減少部は、前記半導体基板側に向かう程、不純物濃度が低下し且つ厚さが増すように形成された複数の層からなり、該複数の層のうち、前記Ｉ領域に接する層（ｎ７層）のｎ型不純物濃度が５×１０１７ｃｍ−３以上、前記半導体基板に最も近い層（ｎ４層）のｎ型不純物濃度が２×１０１６ｃｍ−３以下、厚さが１５０ｎｍ以上であることを特徴とする半導体集積回路。
【請求項５】
前記半導体基板としてＩｎＰ、
前記バラクタダイオードの前記ｐ領域の材料としてＩｎＧａＡｓ、
前記バラクタダイオードの前記Ｉ領域およびｎ領域の濃度減少部の材料としてＩｎＡｌＡｓを用いていることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第１のエピタキシャル結晶の層の前記半導体基板から最も遠い最上の層（３８、７８）と、前記第１のエピタキシャル結晶の層と同一の階層構造を有する前記第２のエピタキシャル結晶の層の最上の層のカソードコンタクト層（３８′、７８′）とが、ｎ型不純物が高濃度に含まれているｎ＋型のＩｎＧａＡｓ層であることを特徴とする請求項５記載の半導体集積回路。
【請求項７】
前記バラクタダイオードの前記濃度減少部と前記カソードコンタクト層との間に、ＩｎＰからなるエッチングストップ用の層（５２）が挿入されていることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記トランジスタが前記ヘテロ接合バイポーラトランジスタの場合であって、
前記第２のエピタキシャル結晶の層のうち、前記ヘテロ接合バイポーラトランジスタのコレクタコンタクト層（３１）に対応した層（３１′）の上に形成された電極（４１′）と前記バラクタダイオードのカソードコンタクト層上に形成されたカソード電極（６１）との間、あるいは、前記コレクタコンタクト層（３１）に対応した層（３１′）およびベース層（３５）に対応した層（３５′）の上にそれぞれ形成された電極（４１′、４２）と前記カソード電極（６１）との間が、その間を接続している配線により短絡されていることを特徴とする請求項４〜７のいずれかに記載の半導体集積回路。
【請求項９】
前記高濃度の不純物濃度が、５×１０１８ｃｍ−３以上の範囲にあることを特徴とする請求項４〜８のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に製作されたバラクタダイオードおよびそれを含む半導体集積回路の特性を改善するための技術に関する。
【背景技術】
【０００２】
高周波の安定な周波数可変型信号発生器として、位相ロック方式（ＰＬＬ方式）が採用されている。ＰＬＬ方式の信号発生器には、電圧制御発振器（ＶＣＯ）や位相制御回路等が含まれ、それらの回路を構成するための半導体素子として、バイポーラトランジスタ（以下、ＢＴと記す）または電界効果トランジスタ（以下、ＦＥＴと記す）とバラクタダイオードが必須となる。また、年々要求されている回路の高速化・高周波化に対応するためには、ＢＴやＦＥＴの高性能化が必要であり、化合物半導体基板上に製作されるヘテロ接合ＢＴ（以下、ＨＢＴと記す）やヘテロ接合ＦＥＴ（以下、ＨＦＥＴと記す）が適している。
【０００３】
ＧａＡｓ（ガリウム・砒素）基板上に製作されるＨＢＴまたはＨＦＥＴと、ＩｎＰ（インジウム・リン）基板上に製作されるＨＢＴまたはＨＦＥＴの性能を比較すると、良好な電子輸送特性をもつために後者が優位であり、高速化、高周波化への対応がはかりやすい。
【０００４】
ＶＣＯの発振周波数範囲や位相制御回路の位相制御範囲を拡大するためには、バラクタダイオードのリーク電流と寄生抵抗を低減しつつ、容量可変範囲を拡大する必要がある。また、使いやすさの観点からＣＶ（電圧対容量）特性における線型性の確保と容量を可変するために必要な制御電圧範囲の低減が必要である。さらに、ＨＢＴまたはＨＦＥＴとバラクダイオードのモノリシック集積を考慮すると、全体を薄層化すると共にバラクタダイオードの占有面積を縮小することが望ましい。
【０００５】
ＶＣＯや位相制御回路を構成する場合、一般的には、トランジスタからなる集積回路とバラクタダイオードを別個に製作して、それらをハイブリッド集積する手法が用いられるが、ハイブリッド集積では高周波に対応して実装が困難になるばかりでなく、コストも高くなる。
【０００６】
これを解決するものとして、共通の半導体基板上にトランジスタとバラクタダイオードをモノリシック集積する手法があり、その場合に次の二つの方法が考えられる。
【０００７】
第一の方法は、トランジスタがＨＢＴの場合に限定されるものであるが、ＨＢＴのエミッタ−ベース接合、ベース−コレクタ接合のいずれかまたは両者のｐｎ接合をバラクタダイオードとして利用する方法である。この方法は、結晶成長においてＨＢＴ以外の付加的な層を成長させる必要がなく、集積回路の製作プロセスにおいても、マスクパタンを変更するだけでＨＢＴの製作工程によってバラクタダイオードの製作も可能であるという利点を有するが、ＨＢＴの高速性とバラクタの可変容量範囲の拡大を両立することが困難である。
【０００８】
第二の方法は、ＨＢＴまたはＨＦＥＴを製作するための層の上（または下）にバラクタダイオードを製作するための層を成長させて、製作工程としてＨＢＴまたはＨＦＥＴの製作工程にバラクタダイオードの製作工程を加える方法である。この方法では、結晶成長と製作工程は複雑になるが、それぞれのトランジスタとバタクタダイオードの層構造を独自に最適化することが可能である。
【０００９】
このように、トランジスタを形成する層に重ねてバラクタダイオードを形成する層を設ける技術は、例えば特許文献１に開示されている。この文献技術は、ＧａＡｓの半導体基板上に結晶成長させた層に対するエッチング処理によりバラクタダイオードおよびトランジスタを形成する技術に関し、バラクタダイオードの導電領域と接合する半導体領域の導電型の不純物元素の濃度を、導電領域との接合面に向かって段階的に増大させることで、駆動電圧非印加時の空乏層の厚さを減少させて最大容量値を増加させ、容量変化比を向上させている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１９７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記文献１の技術では、文献の図５に示されているように、最大容量の増加と引き換えに、駆動電圧に対する容量変化が非線形となり、容量が少ない領域での電圧変化に対する容量変化の割合（感度）が、容量が多い領域での電圧変化に対する容量変化の割合（感度）に比べて格段に小さくなっている。このため、ＰＬＬ回路のループ利得が周波数領域によって大幅に変動し、最適設計が困難になる。特に、ゼロバイアス付近での容量変化が急激であり、実際にこの領域での最適位相制御は困難である。
【００１２】
また、駆動電圧を０ボルト付近から−１５ボルト以下までの広い範囲にわたって変化させる必要があり、駆動回路や電源が大掛かりとなる。
【００１３】
また、バラクタダイオードを構成する各層の厚さが大で、モノリシック集積化が困難である。即ち、文献１の好適な例として提示されている表４の不純物濃度プロファイルに記載されているｎ型の各層の合計厚は１０５０ｎｍにも達しており、これにトランジスタの形成層の厚さが加わるので、集積回路全体としての層厚が非常に大きくなってしまう。
【００１４】
また、ＧａＡｓ基板を用いた構造例しか開示されておらず、より高速化、高周波化への対応がはかりやすいＩｎＰ基板上に前記第二の方法でＨＢＴまたはＨＦＥＴとバラクタダイオードをモノリシック集積化する場合の好適な構成例の実現が困難である。
【００１５】
本発明は、これらの問題を解決して、狭い範囲の電圧変化に対して容量が線形的に且つ大きく変化し、薄い層厚で、高速化、高周波化への対応がはかりやすいＩｎＰ基板上にトランジスタとともにモノリシック集積化できるバラクタダイオードおよび半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【００１６】
前記課題を解決するために、本発明の請求項１のバラクタダイオードは、
半導体基板（２１）と、該半導体基板上でｐ領域（５０ｄ）、Ｉ領域（５０ｃ）、ｎ領域（５０ｂ）により階層構造をなすエピタキシャル結晶の層とを有するバラクタダイオードにおいて、
前記ｐ領域は、ｐ型不純物が高濃度に含まれているｐ＋型で、バンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも小さい材料からなり、
前記Ｉ領域は、前記ｐ領域の前記半導体基板寄りの面に接し、不純物濃度が２×１０１７ｃｍ−３以下、厚さが２５ｎｍ以上の材料からなり、
前記ｎ領域は、ｎ型不純物を含有し、前記Ｉ領域の前記半導体基板寄りの面に接し、領域全体の厚さが４００ｎｍ以下で、バンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも大きい材料からなり、前記Ｉ領域から前記半導体基板側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有し、
前記濃度減少部は、前記半導体基板側に向かう程、不純物濃度が低下し且つ厚さが増すように形成された複数の層からなり、該複数の層のうち、前記Ｉ領域に接する層（ｎ７層）のｎ型不純物濃度が５×１０１７ｃｍ−３以上、前記半導体基板に最も近い層（ｎ４層）のｎ型不純物濃度が２×１０１６ｃｍ−３以下、厚さが１５０ｎｍ以上であることを特徴とする。
【００１８】
また、本発明の請求項２のバラクタダイオードは、請求項１記載のバラクタダイオードにおいて、
前記半導体基板としてＩｎＰ、
前記ｐ領域の材料としてＩｎＧａＡｓ、
前記Ｉ領域およびｎ領域の濃度減少部の材料としてＩｎＡｌＡｓを用いていることを特徴とする。
また、本発明の請求項３のバラクタダイオードは、請求項１または請求項２記載のバラクタダイオードにおいて、
前記高濃度の不純物濃度が、５×１０１８ｃｍ−３以上の範囲にあることを特徴とする。
【００１９】
また、本発明の請求項４の半導体集積回路は、
半導体基板（２１）と、
該半導体基板上でバイポーラトランジスタの構成要素のｎｐｎの各領域または電界効果トランジスタの構成要素のｎ領域を含む各領域により階層構造をなす第１のエピタキシャル結晶の層（３１〜３８）によって形成されたｎｐｎ型のヘテロ接合バイポーラトランジスタまたはｎ型キャリアを用いるヘテロ構造型の電界効果トランジスタのいずれかのトランジスタ（３０、７０）と、
前記第１のエピタキシャル結晶の層と同一の階層構造を有し、前記半導体基板上の前記第１のエピタキシャル結晶の層と異なる位置に設けられた第２のエピタキシャル結晶の層（５０ａ）と、該第２のエピタキシャル結晶の層の上でｐ領域（５０ｄ）、Ｉ領域（５０ｃ）、ｎ領域（５０ｂ）により階層構造をなす第３のエピタキシャル結晶の層（５０ｂ〜５０ｄ）からなるバラクタダイオード（５０）とを含む半導体集積回路において、
前記バラクタダイオードの前記ｐ領域は、ｐ型不純物が高濃度に含まれているｐ＋型で、バンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも小さい材料からなり、
前記Ｉ領域は、前記バラクタダイオードの前記ｐ領域の前記半導体基板寄りの面に接し、不純物濃度が２×１０１７ｃｍ−３以下、厚さが２５ｎｍ以上の材料からなり、
前記バラクタダイオードの前記ｎ領域は、ｎ型不純物を含有し、前記Ｉ領域の前記半導体基板寄りの面に接し、領域全体の厚さが４００ｎｍ以下で、バンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも大きい材料からなり、前記Ｉ領域から前記半導体基板側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有し、
前記バラクタダイオードの前記濃度減少部は、前記半導体基板側に向かう程、不純物濃度が低下し且つ厚さが増すように形成された複数の層からなり、該複数の層のうち、前記Ｉ領域に接する層（ｎ７層）のｎ型不純物濃度が５×１０１７ｃｍ−３以上、前記半導体基板に最も近い層（ｎ４層）のｎ型不純物濃度が２×１０１６ｃｍ−３以下、厚さが１５０ｎｍ以上であることを特徴とする。
【００２１】
また、本発明の請求項５の半導体集積回路は、請求項４記載の半導体集積回路において、
前記半導体基板としてＩｎＰ、
前記バラクタダイオードの前記ｐ領域の材料としてＩｎＧａＡｓ、
前記バラクタダイオードの前記Ｉ領域およびｎ領域の濃度減少部の材料としてＩｎＡｌＡｓを用いていることを特徴とする。
【００２２】
また、本発明の請求項６の半導体集積回路は、請求項５記載の半導体集積回路において、
前記第１のエピタキシャル結晶の層の前記半導体基板から最も遠い最上の層（３８、７８）と、前記第１のエピタキシャル結晶の層と同一の階層構造を有する前記第２のエピタキシャル結晶の層の最上の層のカソードコンタクト層（３８′、７８′）とが、ｎ型不純物が高濃度に含まれているｎ＋型のＩｎＧａＡｓ層であることを特徴とする。
【００２３】
また、本発明の請求項７の半導体集積回路は、請求項６記載の半導体集積回路において、
前記バラクタダイオードの前記濃度減少部と前記カソードコンタクト層との間に、ＩｎＰからなるエッチングストップ用の層（５２）が挿入されていることを特徴とする。
【００２４】
また、本発明の請求項８の半導体集積回路は、請求項４〜７のいずれかに記載の半導体集積回路において、
前記トランジスタが前記ヘテロ接合バイポーラトランジスタの場合であって、
前記第２のエピタキシャル結晶の層のうち、前記ヘテロ接合バイポーラトランジスタのコレクタコンタクト層（３１）に対応した層（３１′）の上に形成された電極（４１′）と前記バラクタダイオードのカソードコンタクト層上に形成されたカソード電極（６１）との間、あるいは、前記コレクタコンタクト層（３１）に対応した層（３１′）およびベース層（３５）に対応した層（３５′）の上にそれぞれ形成された電極（４１′、４２）と前記カソード電極（６１）との間が、その間を接続している配線により短絡されていることを特徴とする。
また、本発明の請求項９の半導体集積回路は、請求項４〜８のいずれかに記載の半導体集積回路において、
前記高濃度の不純物濃度が、５×１０１８ｃｍ−３以上の範囲にあることを特徴とする。
【発明の効果】
【００２５】
このように、本発明では、バラクタダイオードのｎ領域の不純物濃度を半導体基板に近くなるほど低くなるように減少させるとともに、ｐ領域とｎ領域の間に、不純物をドープしないあるいは低濃度にドープした材料からなるＩ領域を設けており、このＩ領域により、リーク電流を減少させ、電圧対容量の変化特性に高い線形性を与えることができる。
【００２６】
また、ｎ領域全体の厚さ４００ｎｍ以下、Ｉ領域の不純物濃度を２×１０１７ｃｍ−３以下、厚さ２５ｎｍ以上、濃度減少部を構成する複数の層のうち、Ｉ領域に接する層（ｎ７層）のｎ型不純物濃度５×１０１７ｃｍ-3以上、半導体基板に最も近い層（ｎ４層）のｎ型不純物濃度２×１０１６ｃｍ-３以下、厚さ１５０ｎｍ以上にすることで、狭い範囲の電圧変化に対して容量が線形的に且つ大きく変化するバラクタダイオードを、薄い層厚で実現できる。
【００２７】
また、半導体基板としてＩｎＰ、ｐ領域の材料としてＩｎＧａＡｓ、Ｉ領域およびｎ領域の濃度減少部の材料としてＩｎＡｌＡｓを用いることにより、高速化、高周波化へ対応できる。
【００２８】
また、バラクタを含む半導体集積回路として、バラクタのカソードコンタクト層と、ＨＢＴのエミッタコンタクト層またはＨＦＥＴのオーミックコンタクト層を、共通の層に対するエッチング処理で形成しているので、全体層厚の低減と製作プロセスを簡略化できる。
【００２９】
また、バラクタダイオードの濃度減少部とカソードコンタクト層との間に、ＩｎＰからなるエッチングストップ用の層を挿入したことで、溶液エッチングにおけるエッチング選択比が大きくとれ、製作プロセスが容易になる。
【００３０】
また、トランジスタがヘテロ接合バイポーラトランジスタの場合において、バラクタダイオードのカソードコンタクト層と半導体基板との間にヘテロ接合バイポーラトランジスタと同一層構造で形成される下層部のうち、ヘテロ接合バイポーラトランジスタのコレクタコンタクト層に対応した層の上に形成された電極とバラクタダイオードのカソード電極との間、あるいは、コレクタコンタクト層に対応した層およびベース層に対応した層の上にそれぞれ形成された電極とバラクタダイオードのカソード電極との間を短絡したことで、下層部に形成されるトランジスタを不活性状態にし、カソードに寄生する容量の変動を抑えることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態の半導体集積回路の構造図
【図２】バラクタ部分を拡大した構造図
【図３】バラクタの各層の不純物濃度と厚さの関係を示す図
【図４】Ｉ領域の厚さの違いによる電圧対容量特性の変化を示す図
【図５】Ｉ領域の不純物濃度の違いによる電圧対容量特性の変化を示す図
【図６】濃度減少部の最上層の不純物濃度の違いによる電圧対容量特性の変化を示す図
【図７】濃度減少部の最下層の厚さの違いによる電圧対容量特性の変化を示す図
【図８】濃度減少部の最下層の不純物濃度の違いによる電圧対容量特性の変化を示す図
【図９】実施形態の半導体集積回路の製造工程を示す図
【図１０】実施形態の半導体集積回路の製造工程を示す図
【図１１】実施形態の半導体集積回路の製造工程を示す図
【図１２】実施形態の半導体集積回路の製造工程を示す図
【図１３】実施形態の半導体集積回路の製造工程を示す図
【図１４】実施形態の半導体集積回路の製造工程を示す図
【図１５】実施形態の半導体集積回路の製造工程を示す図
【図１６】実施形態の半導体集積回路の製造工程を示す図
【図１７】実施形態の半導体集積回路の製造工程を示す図
【図１８】実施形態の半導体集積回路の製造工程を示す図
【図１９】実施形態の半導体集積回路の製造工程を示す図
【図２０】実施形態の半導体集積回路の製造工程を示す図
【図２１】実施形態の半導体集積回路の製造工程を示す図
【図２２】実施形態の半導体集積回路の製造工程を示す図
【図２３】実施形態の半導体集積回路の製造工程を示す図
【図２４】トランジスタがＨＦＥＴの場合の半導体集積回路の構造図
【発明を実施するための形態】
【００３２】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、ＩｎＰからなる半導体基板２１上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されたｎｐｎ型へテロバイポーラトランジスタ（以下、ＨＢＴと記す）３０と、本発明を適用したバラクタダイオード（以下、バラクタと記す）５０とを含む半導体集積回路２０の構造を示している。なお、ここでは、ＨＢＴ３０とバラクタ５０を一つずつ示しているが、実際の半導体集積回路２０は、これらを含めて多数の半導体素子およびコイル、抵抗、コンデンサ等が形成されているものとする。
【００３３】
この半導体集積回路２０は、ＩｎＰからなる半導体基板２１上にエピタキシャル結晶成長した層に対して上方から所定のエッチング処理を行うことで、ＨＢＴ３０とバラクタ５０が形成されたものであり、バラクタ５０について言えば、土台となる下層部５０ａがＨＢＴ３０と同一の層構造を有しており、その上にバラクタ５０の実体部が形成されている。
【００３４】
初めに、ＨＢＴ３０およびバラクタ５０の下層部５０ａの構造（共通構造）について説明すると、ＩｎＰからなる半導体基板２１の上に、ｎ＋−ＩｎＰからなるコレクタコンタクト層３１、３１′が設けられ、その上にｎ＋−ＩｎＧａＡｓ（インジウム・ガリウム・砒素）からなるエッチングストッパ層３２、３２′が設けられ、さらにその上に、ｎ＋−ＩｎＰからなるコレクタコンタクト層３３、３３′が設けられている。ここで下層部５０ａの層構造はＨＢＴ３０と同一なので、同一の層名を付して説明する。
【００３５】
コレクタコンタクト層３３、３３′の上には、ｎ−ＩｎＧａＡｓ、または、少なくともｎ−ＩｎＧａＡｓとｎ−ＩｎＰとを含むコレクタ層３４、３４′が形成され、その上にｐ＋−ＩｎＧａＡｓからなるベース層３５，３５′が形成されている（なお、コレクタ層にＩｎＰを含むＨＢＴをダブルへテロ構造バイポーラトランジスタＤＨＢＴという）。
【００３６】
そして、このベース層３５、３５′の上には、ｎ−ＩｎＰからなるエミッタ層３６、３６′が形成され、その上にｎ＋−ＩｎＰ層３７、３７′が形成され、さらにその上に、ｎ＋−ＩｎＧａＡｓからなるエミッタコンタクト層３８が形成されている。なお、バラクタ５０側において、ＨＢＴ３０側のエミッタコンタクト層３８と共通の層をカソードコンタクト層３８′として用いている。また、ｎ＋−ＩｎＰ層３７、３７′は、エミッタ層のＩｎＰとエミッタコンタクト層のＩｎＧａＡｓの伝導帯不連続の影響を低減するための層である。
【００３７】
そして、ＨＢＴ３０側のエッチングストッパ層３２の上にはＴｉ（チタン）／Ｐｔ（白金）／Ａｕ（金）の多層構造からなるコレクタ電極４１、ベース層３５の上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極４２、４２、エミッタコンタクト層３８の上には、ＷＳｉ（珪化タングステン）からなるエミッタ下層電極４３、Ｔｉ／Ｐｔ／Ａｕからなるエミッタ中層電極４４およびＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるエミッタ上層電極４５がそれぞれ形成されており、これによりｎｐｎ型トランジスタが形成される。そして、このトランジスタの各電極が、後述するバラクタ５０や他の半導体素子、ＬＣＲ等に配線されて、例えばＰＬＬ回路が形成される。なお、各電極材質のＡ／Ｂの記号は、ＡとＢの多層構造を表すものとする。
【００３８】
一方、バラクタ５０側の下層部５０ａに形成されたｎｐｎ型トランジスタ構造は、バラクタ５０にとって無用であり、トランジスタの各端子が開放状態であるとその端子間に生じる寄生容量がダイオードに付加されて動作を不安定にするため、エッチングストッパ層３２′の上に形成されたコレクタ電極４１′、ベース層３５′の上に形成されたベース電極４２′を、カソードコンタクト層３８′の上に形成されたＴｉ／Ｐｔ／Ａｕからなるカソード電極６１に配線で接続（短絡）して、バラクタ５０のカソード側に寄生する容量の変動を防いでいる。なお、ここでは、コレクタ電極４１′とベース電極４２′の両方を、カソード電極６１に接続していたが、コレクタ電極４１′だけを設けてカソード電極６１に接続しても同様の効果が得られる。
【００３９】
次に、カソードコンタクト層３８′の上にカソード電極６１とともに形成されるバラクタ５０の実体部（上層部）に構造について説明する。
【００４０】
バラクタ５０は、基本的にｐｎ接合のダイオードであるから、カソードコンタクト層３８′の上には、ｎ型不純物がドープされた材料からなるｎ領域５０ｂと、ｐ型不純物がドープされたｐ領域５０ｄとが重なり合うように形成され、その上にアノード電極６２が形成されているが、本発明のバラクタ５０の場合、ｎ領域５０ｂとｐ領域５０ｄの間に、不純物がドープされない材料あるいはｎ型、ｐ型のいずれかの不純物濃度が低い材料からなるＩ領域５０ｃが設けられている。
【００４１】
図２に示すように、ｎ領域５０ｂは、６層（カソードコンタクト層３８′を含めると７層）構造を有しており、カソードコンタクト層３８′をｎ１層とし、下層側から順に、ｎ＋−ＩｎＰからなるｎ２層５２、ｎ＋−ＩｎＡｌＡｓ（インジウム・アルミニウム・砒素）からなるｎ３層５３、ｎ−ＩｎＡｌＡｓからなるｎ４層５４〜ｎ７層５７に分かれている。
【００４２】
ここで、ｎ＋−ＩｎＰからなるｎ２層５２はエッチングストップ用の層であり、不純物濃度が中程度のｎ−ＩｎＡｌＡｓからなる４つのｎ４層５４〜ｎ７層５７はこの実施形態の濃度減少部を構成するものであり、半導体基板２１に近づくほど不純物濃度が低くなるように設定されている。
【００４３】
また、ｎ７層５７の上に、Ｉ領域５０ｃとしてｉ−ＩｎＡｌＡｓからなるＩ層５８が単層で設けられ、さらにその上には、ｐ領域５０ｄとして、バンドギャップエネルギーが半導体基板２１に比べて小さいｐ＋−ＩｎＧａＡｓからなるｐ層５９が単層で設けられ、その上にＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるアノード電極６２が設けられている。
【００４４】
上記のように、実施形態のバラクタ５０は、ｎ領域５０ｂとｐ領域５０ｄとの間にＩ領域５０ｃが設けられ、ｎ領域５０ｂには、Ｉ領域５０ｃから半導体基板側（カソードコンタクト層３８′側）に向かってｎ型不純物濃度が段階的に減少する濃度減少部が形成されている。
【００４５】
発明者らは、上記構造のバラクタ５０において、Ｉ層５０ｃの厚さと不純物濃度を選ぶことにより、バラクタ５０の特性を電圧対容量変化特性に良好な線形性を与えることができ、ｎ領域５０ｂのうち、Ｉ層５０ｃに続く最上部のｎ７層５７の不純物濃度と厚さを選ぶことにより、容量変化比を大きくすることができ、最下部のｎ４層５４の不純物濃度と厚さを選ぶことにより、所定容量変化を得るのに必要な駆動電圧範囲を狭くすることができることを見出した。
【００４６】
先に、種々の計算結果から見出された各層の厚さと不純物濃度の好適な実施例を、図３に示す。この実施例では、
カソードコンタクト層３８′の厚さ７０ｎｍ、不純物濃度３×１０１９ｃｍ−３
ｎ２層５２の厚さ５ｎｍ、不純物濃度５×１０１８ｃｍ−３
ｎ３層５３の厚さ５ｎｍ、不純物濃度１×１０１９ｃｍ−３
ｎ４層５４の厚さ２００ｎｍ、不純物濃度１×１０１６ｃｍ−３
ｎ５層５５の厚さ８０ｎｍ、不純物濃度１×１０１７ｃｍ−３
ｎ６層５６の厚さ３０ｎｍ、不純物濃度５×１０１７ｃｍ−３
ｎ７層５７の厚さ１０ｎｍ、不純物濃度１×１０１８ｃｍ−３
Ｉ層５８の厚さ３０ｎｍ、不純物濃度ドープしない
ｐ層５９の厚さ７０ｎｍ、不純物濃度４×１０１９ｃｍ−３
としている。
【００４７】
以下、バラクタの特性に大きな影響を与えることが確認されているＩ層５８、ｎ７層５７、ｎ４層５４についての不純物濃度と厚さに対するバラクタ５０の電圧対単位面積当りの容量の変化の計算結果を示す。ただし、前提条件として、ｐ層５９、ｎ６層５６、ｎ５層５５、ｎ３層５３、ｎ２層５２、カソードコンタクト層３８′の不純物濃度および厚さは、実施例記載のものと同一とする。
【００４８】
図４の特性Ａ、Ｂは、不純物をドープしないＩ層５８の厚さを２５ｎｍと０（即ち、Ｉ層５８を省略）に設定したときの電圧対容量の変化特性であり、この特性Ａ、Ｂと実施例構造の特性とから、Ｉ層５８の厚さを薄くすると駆動電圧が低い範囲での容量変化の度合が大きくなり、非線形特性になっていくことがわかる。
【００４９】
また、図５の特性Ｃ、Ｄは、厚さ３０ｎｍのＩ層５８の不純物濃度を、２×１０１７ｃｍ−３、５×１０１７ｃｍ−３に設定した場合の電圧対容量の変化特性であり、この図の特性と実施例構造の特性とから、Ｉ層５８の不純物濃度が高くなる程、駆動電圧が低い範囲での容量変化の度合が大きくなり、非線形特性になっていくことがわかる。
【００５０】
上記特性Ａ〜Ｄおよびそれ以外の図示しない構造例の結果も踏まえて、Ｉ層５８の厚さと不純物濃度については、厚さ２０ｎｍ以上、不純物濃度２×１０１７ｃｍ−３以下（ドープしない場合も含む）にすることで、電圧対容量の変化に十分な線形性を与えることができることが確かめられた。
【００５１】
また、図６の特性Ｅ、Ｆは、厚さ１０ｎｍのｎ７層５７の不純物濃度を、５×１０１７ｃｍ−３、３×１０１７ｃｍ−３に設定した場合の特性である。ただし、ｎ７層５７の不純物濃度を、３×１０１７ｃｍ−３に設定した場合には、それより下層のｎ６層５６の不純物濃度がｎ７層５７より高くならないように同一濃度に設定している。この図の特性から、ｎ７層５７の不純物濃度が低くなる程、容量最大値が低下してしまい、容量変化比が小さくなってしまうことがわかる。
【００５２】
上記特性Ｅ、Ｆおよびそれ以外の図示しない構造例の結果も踏まえて、ｎ７層５７の厚さと不純物濃度については、厚さ１０ｎｍで、不純物濃度５×１０１７ｃｍ−３以上（構造例Ｅを下限）にすることで、十分大きな容量最大値を確保し、大きな容量変化比を実現できることが確かめられた。
【００５３】
また、図７の特性Ｇ、Ｈは、不純物濃度１×１０１６ｃｍ−３のｎ４層５４の厚さを、１５０ｎｍと５０ｎｍに設定した場合の特性であり、この図の特性から、ｎ４層５４の厚さが薄い程、容量最小値が大きくなってしまい、容量変化比が小さくなってしまうことがわかる。
【００５４】
また、図８の特性Ｉ、Ｊは、厚さ２００ｎｍのｎ４層５４の不純物濃度を、２×１０１６ｃｍ−３と５×１０１６ｃｍ−３に設定した場合の特性であり、この図の特性から、ｎ４層５４の不純物濃度が高い程、最小容量値を得るための駆動電圧の絶対値が大きくなってしまうことがわかる。
【００５５】
上記特性Ｇ〜Ｊおよびそれ以外の図示しない構造例の結果も踏まえて、ｎ４層５４の厚さと不純物濃度については、厚さ１５０ｎｍ以上で、不純物濃度２×１０１６ｃｍ−３以下にすることで、十分小さな容量最小値を、低い駆動電圧で実現できることが確かめられた。
【００５６】
なお、上記した条件に加え、バラクタ５０全体の厚さに対する制限を与える必要があるが、前記した条件や好適な実施形態の構造を踏まえると、ｎ領域５０ｂの厚さの上限を４００ｎｍとすることが製造上好ましいと言える。
【００５７】
なお、上記ｎ領域５０ｂの下層の不純物濃度が高いｎ２層５２、ｎ３層５３は、エッチング処理を容易に行うために設けられた層であり、これら二つの層とその下のカソードコンタクト層３８′がバラクタ５０の特性に及ぼす影響は僅少である。
【００５８】
このように、実施形態のバラクタ５０は、ｎ領域５０ｂの不純物濃度を半導体基板２１に近くなるほど低くなるように減少させるとともに、ｐ領域５０ｄとｎ領域５０ｂの間に、不純物をドープしないあるいは低濃度にドープした材料からなるＩ領域５０ｃを設けており、このＩ領域５０ｃにより、リーク電流を減少させ、電圧対容量の変化特性に高い線形性を与えることができる。
【００５９】
また、ｎ領域５０ｂ全体の厚さ４００ｎｍ以下、Ｉ領域５０ｃの不純物濃度を２×１０１７ｃｍ−３以下、厚さ２５ｎｍ以上、濃度減少部を構成する複数の層のうち、Ｉ領域５０ｃに接するｎ７層５８のｎ型不純物濃度５×１０１７ｃｍ-3以上、半導体基板２１に最も近いｎ４層５４のｎ型不純物濃度２×１０１６ｃｍ-３以下、厚さ１５０ｎｍ以上にすることで、狭い範囲の電圧変化に対して容量が線形的に且つ大きく変化するバラクタダイオードを、薄い層厚で実現できる。
【００６０】
また、半導体基板２１としてＩｎＰ、ｐ領域５０ｄの材料としてＩｎＧａＡｓ、Ｉ領域５０ｃおよびｎ領域５０ｂの濃度減少部の材料としてＩｎＡｌＡｓを用いているので、高速化、高周波化へ対応できる。
【００６１】
また、バラクタ５０を含む半導体集積回路２０として、バラクタ５０のカソードコンタクト層３８′と、ＨＢＴ３０のエミッタコンタクト層３８とを、共通の層に対するエッチング処理で形成しているので、全体層厚の低減と製作プロセスを簡略化できる。
【００６２】
また、バラクタ５０の濃度減少部とカソードコンタクト層３８′との間に、ＩｎＰからなるエッチングストップ用の層を挿入したことで、溶液エッチングにおけるエッチング選択比が大きくとれ、製作プロセスが容易になる。
【００６３】
また、バラクタ５０と共に形成されるトランジスタがＨＢＴ３０の場合において、バラクタ５０のカソードコンタクト層３８′と半導体基板２１との間にＨＢＴ３０と同一層構造で形成される下層部５０ｂのコレクタコンタクト層３１′上に形成した電極４１′とカソード電極６１との間、あるいは、コレクタコンタクト層３１′およびベース層３５′の上にそれぞれ形成された電極４１′、４２′とカソード電極６１との間を短絡しているので、下層部５０ｂに形成されるトランジスタを不活性状態にし、カソードに寄生する容量の変動を抑えることができる。
【００６４】
次に、上記構造の半導体集積回路２０の製造方法について説明する。
始めに、図９に示しているように、半導体基板２１上に前記ＨＢＴ３０の形成に必要な８つの層（電極材は除く）１３１〜１３８をエピタキシャル結晶成長させ、さらに、その上にバラクタ５０の形成に必要な８つの層（電極材は除く）１５２〜１５９をエピタキシャル結晶成長させた材料１００を用意し、その最上層１５９のバラクタアノード形成位置に、アノード電極６２を蒸着形成する。
【００６５】
ここで、下層側の８つの層１３１〜１３８はＨＢＴ３０の前記した各層３１〜３８とそれぞれ同一の厚さと材質であり、上層側の８つの層１５２〜１５９はバラクタ５０の前記した各層５２〜５９とそれぞれ同一の厚さと材質である。
【００６６】
次に、図１０に示しているように、バラクタカソード電極位置を除く範囲をレジスト１０１で覆い、エッチングストップ層であるｎ＋−ＩｎＰの層１５２の手前までウエットエッチングし、さらに、その層１５２を別の材料でウエットエッチングして、カソードコンタクト層３８′となる層１３８の表面の一部を露出させる。
【００６７】
そして、図１１のように、層１３８の露出した表面にカソード電極６１を蒸着形成し、不要なレジスト１０１を除去する。
【００６８】
続いて、図１２のように、表面全体を保護膜１０２（シリコン酸化膜またはシリコン窒化膜）で覆い（化学気相堆積）、さらにその上から、図１３のように、バラクタ形成部分をレジスト１０３で覆い、レジスト１０３で覆われていない保護膜部分をドライエッチングで除去し、その除去された部分にウェットエッチングして、ＨＢＴ３０のエミッタコンタクト層３８となる層１３８の表面を露出させる。
【００６９】
続いて、図１４のように、表面全体をＷＳｉ膜１０４で覆い、その膜の表面のうちエミッタ形成位置にエミッタ中層電極４４を蒸着形成し、さらにドライエッチングすることで、図１５のように、エミッタ中層電極４４で覆われていない部分のＷＳｉ膜１０４を除去して、エミッタ下層電極４３を形成する。
【００７０】
続いて、図１６のように、保護膜１０２およびエミッタ下層電極４３で覆われていない部分に対するウエットエッチングにより、ベース層３５、３５′となる層１３５の表面を露出させ、図１７のように、その層１３５の表面にベース電極４２、４２′を蒸着形成し、これと同時にエミッタ中層電極４４の上にエミッタ上層電極４５を蒸着形成する。
【００７１】
続いて、図１８のように表面全体を有機膜１０５で保護し、図１９のように、ＨＢＴ３０とバラクタ５０の中間部以外をレジスト１０６で覆い、覆われていない部分の有機膜１０５に対してドライエッチングを行い、さらに、図２０のように、ウエットエッチングを行うことでエッチングストッパ層となる層１３２の手前まで除去し、図２１のように、露出した層１３２の表面に、コレクタ電極４１、４１′を蒸着形成する。
【００７２】
さらに、図２２のように、コレクタ電極４１、４１′の間の部分を除いた範囲をレジスト１０７で覆い、覆われていない部分に対してウエットエッチングを行うことで、コレクタコンタクト層３１、３１′が分離されて、ＨＢＴ３０とバラクタ５０の素子分離がなされる。
【００７３】
この状態で、保護膜やレジストを除去すれば、図１に示した構造と同等となるが、実際に半導体集積回路を製造する場合には、レジスト１０７を除去し、図２３のように、各電極の配線（黒の塗りつぶしで示す）を行い、素子保護用の有機膜１０８で表面を覆うことで、半導体集積回路２０が完成する。
【００７４】
なお、上記実施形態は、ＨＢＴ３０と共に基板上に形成されるバラクタ５０の例であったが、図２４に示す半導体集積回路２０′のように、ＨＦＥＴ７０と共にバラクタ５０を形成することもできる。
【００７５】
このＨＦＥＴ７０は、ＩｎＰ基板２１上に、ＩｎＡｌＡｓ層７１、ＩｎＧａＡｓ層７２、ＩｎＡｌＡｓ層７３、ドーピング部７４、ＩｎＡｌＡｓ層７５、ＩｎＰ層７６、ＩｎＡｌＡｓ層７７、ｎ＋−ＩｎＧａＡｓ層（オーミックコンタクト層）７８がエピタキシャル結晶成長され、その各層に対してエッチング処理されて形成されたものであり、ｎ＋−ＩｎＧａＡｓ層（オーミックコンタクト層）７８の上にはＴｉ／Ｐｔ／Ａｕからなる２つのオーミック電極（ドレイン電極、ソース電極）８１、８２が形成され、その間にゲート電極８３が設けられている。
【００７６】
バラクタ５０の下層部５０ａは、ＨＦＥＴ７０と同一構造の各層７１′〜７８′で形成され、最上部のｎ＋−ＩｎＧａＡｓからなる層７８′をカソードコンタクト層とし、それより上層の構造は、前記実施形態と同じである。
【００７７】
この場合も、バラクタ５０のカソードコンタクト層７８′を、ＨＦＥＴ７０のｎ＋−ＩｎＧａＡｓ層（オーミックコンタクト層）７８と共通の層に対するエッチング処理で形成しているので、全体層厚の低減と製作プロセスを簡略化できる。
【符号の説明】
【００７８】
２０、２０′……半導体集積回路、２１……半導体基板、３０……ＨＢＴ、３１、３１′……コレクタコンタクト層、３２、３２′……エッチングストッパ層、３３、３３′……コレクタコンタクト層、３４、３４′……コレクタ層、３５、３５′……ベース層、３６、３６′……エミッタ層、３７、３７′……ｎ−ＩｎＰ層、３８、３８′……エミッタコンタクト層、４１、４１′……コレクタ電極、４２、４２′……ベース電極、４３……エミッタ下層電極、４４……エミッタ中層電極、４５……エミッタ上層電極、５０……バラクタ、５０ａ……下層部、５０ｂ……ｎ領域、５０ｃ……Ｉ領域、５０ｄ……ｐ領域、５２……ｎ２層、５３……ｎ３層、５４……ｎ４層、５５……ｎ５層、５６……ｎ６層、５７……ｎ７層、５８……Ｉ層、５９……ｐ層、６１……カソード電極、６２……アノード電極、７０……ＨＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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