(57)【要約】  従来よりも回路素子の数を増加させることなく、かつ、耐圧信頼性を低下させることなく、ゲートバスラインの全選択駆動を行うことができる表示装置を実現する。  ゲートドライバ内のシフトレジスタを構成する段構成回路において、走査信号（ＯＵＴ）をローレベルにするために設けられているＱＢノードをローレベルにするための薄膜トランジスタ（Ｔｒ４）および走査信号（ＯＵＴ）をハイレベルにするために設けられているＱノードをローレベルにするための薄膜トランジスタ（Ｔｒ３）のソース端子には、低電位電源として、全てのゲートバスラインを同時に選択状態にするための全選択信号（ＡＬＬ−ＯＮ）が与えられる。ゲートドライバに低電位電源を供給する配線（ＡＬＬ−ＯＮ配線）とゲートドライバ以外の回路に低電位電源を供給する配線（ＶＳＳ配線）とは、互いに独立した電源線となっている。
2013146058.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査信号線および複数の映像信号線が配設された表示部，前記複数の走査信号線を駆動する走査信号線駆動回路，および前記複数の映像信号線を駆動する映像信号線駆動回路を含む表示パネルを備えた表示装置であって、
前記表示パネルは、前記走査信号線駆動回路に第１電位電源を供給するための第１の第１電位電源線と前記走査信号線駆動回路以外の回路に第１電位電源を供給するための第２の第１電位電源線とを含み、
前記走査信号線駆動回路は、クロック信号に基づき前記複数の走査信号線に順次にオンレベルの走査信号を出力するための複数の段からなるシフトレジスタを含み、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線に接続された出力ノードと、
前記出力ノードから出力される走査信号の電位を制御するための出力制御ノードと、
前記出力制御ノードに第２電極が接続され、前記第１の第１電位電源線に第３電極が接続された、第１電極の電位に基づいて前記出力制御ノードの電位をオフレベルに向けて変化させるための出力制御ノードターンオフ用スイッチング素子と
を有し、
前記走査信号線駆動回路に供給される第２電位電源の電位が前記走査信号線駆動回路に供給される第１電位電源の電位よりも高い場合には、前記出力制御ノードは、前記走査信号線駆動回路に供給される第２電位電源の電位よりも高い電位が与えられ得るように構成され、
前記走査信号線駆動回路に供給される第２電位電源の電位が前記走査信号線駆動回路に供給される第１電位電源の電位よりも低い場合には、前記出力制御ノードは、前記走査信号線駆動回路に供給される第２電位電源の電位よりも低い電位が与えられ得るように構成され、
前記第１の第１電位電源線と前記第２の第１電位電源線とは、互いに独立した電源線であることを特徴とする、表示装置。
【請求項２】
前記段構成回路は、
前記出力ノードに第２電極が接続され、前記第１の第１電位電源線に第３電極が接続された、第１電極の電位に基づいて前記出力ノードの電位をオフレベルに向けて変化させるための出力ノードターンオフ用スイッチング素子と、
前記出力ノードターンオフ用スイッチング素子の第１電極に接続された、前記出力制御ノードとしての第１制御ノードと、
前記第１制御ノードの電位をオンレベルに向けて変化させるための第１制御ノードターンオン部と、
前記第１制御ノードに第２電極が接続され、前記第１の第１電位電源線に第３電極が接続された、第１電極の電位に基づいて前記第１制御ノードの電位をオフレベルに向けて変化させるための、前記出力制御ノードターンオフ用スイッチング素子としての第１制御ノードターンオフ用スイッチング素子と
を有することを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記段構成回路は、
前記クロック信号が第２電極に与えられ、前記出力ノードに第３電極が接続された、第１電極の電位に基づいて前記出力ノードの電位をオンレベルに向けて変化させるための出力ノードターンオン用スイッチング素子と、
前記出力ノードターンオン用スイッチング素子の第１電極に接続された、前記出力制御ノードとしての第２制御ノードと、
前記第２制御ノードの電位をオンレベルに向けて変化させるための第２制御ノードターンオン部と、
前記第２制御ノードに直接または分圧手段を介して第２電極が接続され、前記第１の第１電位電源線に第３電極が接続された、第１電極の電位に基づいて前記第２制御ノードの電位をオフレベルに向けて変化させるための、前記出力制御ノードターンオフ用スイッチング素子としての第２制御ノードターンオフ用スイッチング素子と
を更に有し、
前記第２制御ノードターンオフ用スイッチング素子の第１電極は、前記第１制御ノードに接続されていることを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記走査信号線駆動回路は、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記全選択駆動を行うか否かを制御する全選択信号が前記第１の第１電位電源線に与えられ、
前記段構成回路に含まれる第２制御ノードターンオン部は、開始指示信号または前段の出力ノードから出力される走査信号に基づいて、前記第２制御ノードの電位をオンレベルに向けて変化させ、
前記段構成回路に含まれる第１制御ノードターンオフ用スイッチング素子の第１電極には、前記開始指示信号または前段の出力ノードから出力される走査信号が与えられ、
前記全選択駆動時には、前記全選択信号，前記クロック信号，および前記開始指示信号がオンレベルにされることを特徴とする、請求項３に記載の表示装置。
【請求項５】
前記段構成回路は、前記分圧手段として、第１電極に高電位電源が与えられ、第２電極に前記第２制御ノードターンオフ用スイッチング素子の第２電極が接続され、第３電極に前記出力ノードターンオン用スイッチング素子の第１電極が接続された分圧用スイッチング素子を有することを特徴とする、請求項３に記載の表示装置。
【請求項６】
前記シフトレジスタは、前記複数の走査信号線にオンレベルの走査信号を与える順序が正順序と逆順序との間で切り替え可能となるように構成され、
前記段構成回路には、前記複数の走査信号線にオンレベルの走査信号を与える順序を切り替えるための、オンレベルとオフレベルとの間で変化する切替制御信号が与えられ、
前記段構成回路に含まれる第２制御ノードターンオン部は、
第２電極に高電位電源が与えられ、第３電極が直接または前記分圧手段を介して前記第２制御ノードに接続された、第１電極の電位に基づいて前記第２制御ノードの電位をオンレベルに向けて変化させるための第２制御ノードターンオン用スイッチング素子と、
前記第２制御ノードターンオン用スイッチング素子の第１電極に接続された第４制御ノードと、
第１電極に前記切替制御信号が与えられ、第２電極に他の段の出力ノードから出力される走査信号が与えられ、第３電極が前記第４制御ノードに接続された第２の切替制御用スイッチング素子とからなり、
前記切替制御信号にオフレベルの電位を与えるための信号線は、前記第１の第１電位電源線に接続されていることを特徴とする、請求項３に記載の表示装置。
【請求項７】
前記段構成回路に含まれる第１制御ノードターンオン部は、
第２電極に高電位電源が与えられ、第３電極が前記第１制御ノードに接続された、第１電極の電位に基づいて前記第１制御ノードの電位をオンレベルに向けて変化させるための第１制御ノードターンオン用スイッチング素子と、
前記第１制御ノードターンオン用スイッチング素子の第１電極に接続された第３制御ノードと、
第１電極に前記切替制御信号が与えられ、第２電極に他の段の出力ノードから出力される走査信号が与えられ、第３電極が前記第３制御ノードに接続された第１の切替制御用スイッチング素子とからなることを特徴とする、請求項６に記載の表示装置。
【請求項８】
前記走査信号線駆動回路は、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記全選択駆動を行うか否かを制御する全選択信号が前記第１の第１電位電源線に与えられ、
前記全選択駆動時には、前記全選択信号および前記切替制御信号がオンレベルにされることを特徴とする、請求項６または７に記載の表示装置。
【請求項９】
前記段構成回路は、第２電極に高電位電源が与えられ、第３電極が前記第１制御ノードに接続され、第１電極に所定の初期化信号が与えられるように構成された初期化用スイッチング素子を更に有することを特徴とする、請求項２に記載の表示装置。
【請求項１０】
前記走査信号線駆動回路は、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記全選択駆動を行うか否かを制御する全選択信号が前記第１の第１電位電源線に与えられ、
前記全選択駆動時には、前記全選択信号および前記初期化信号がオンレベルにされることを特徴とする、請求項９に記載の表示装置。
【請求項１１】
前記走査信号線駆動回路は、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記全選択駆動を行うか否かを制御する全選択信号が前記第１の第１電位電源線に与えられ、
前記全選択駆動時には、前記全選択信号がオンレベルにされることを特徴とする、請求項１に記載の表示装置。
【請求項１２】
前記表示パネルの検査時に前記全選択駆動が行われることを特徴とする、請求項１１に記載の表示装置。
【請求項１３】
前記第１の第１電位電源線に接続された、前記表示パネルの動作を制御するためのパネル制御回路を更に備え、
前記パネル制御回路は、外部からの電源の供給が開始または遮断された時に前記全選択信号をオンレベルにすることを特徴とする、請求項１１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、更に詳しくは、全ての走査信号線を同時にアクティブな状態にする機能を有する表示装置に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス型の液晶表示装置は、液晶層を挟持する２枚の基板からなる液晶パネルを備えており、当該２枚の基板のうち一方の基板には、複数本のゲートバスライン（走査信号線）と複数本のソースバスライン（映像信号線）とが格子状に配置され、それら複数本のゲートバスラインと複数本のソースバスラインとの交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）や、画素値を保持するための画素容量などを含んでいる。また、上記２枚の基板のうち他方の基板には、上記複数の画素形成部に共通的に設けられた対向電極である共通電極が設けられている。アクティブマトリクス型の液晶表示装置には、さらに、上記複数本のゲートバスラインを駆動するゲートドライバ（走査信号線駆動回路）と上記複数本のソースバスラインを駆動するソースドライバ（映像信号線駆動回路）とが設けられている。【０００３】
画素値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素値を示す映像信号を一時（同時）に伝達することができない。このため、上述のマトリクス状に配置された画素形成部内の画素容量への映像信号の書き込みは１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段（以下、シフトレジスタの各段を構成する回路のことを「段構成回路」ともいう）から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。【０００４】
このような液晶表示装置において、利用者によって電源がオフされたにもかかわらず、直ちに表示がクリアされず、残像のような画像が残ることがある。この理由は、装置の電源がオフされると画素容量に保持された電荷の放電経路が遮断され、画素形成部内に残留電荷が蓄積されるからである。また、画素形成部内に残留電荷が蓄積された状態で装置の電源がオンされると、その残留電荷に基づく不純物の偏りに起因するフリッカが発生するなど表示品位の低下が生じる。【０００５】
そこで、電源オフや電源オンの際に全てのゲートバスラインを選択状態（アクティブな状態）にすることにより全ての画素形成部内の残留電荷が放電されるようにした液晶表示装置が提案されている（国際公開２００９／０２８３５３号パンフレットを参照）。なお、全てのゲートバスラインを選択状態にする駆動のことを以下「全選択駆動」という。【０００６】
国際公開２００９／０２８３５３号パンフレットに開示された液晶表示装置において、ゲートドライバの概略構成は、図１６に示すようなものとなっている。ゲートドライバは、上述したように、複数段からなるシフトレジスタによって構成されている。なお、図１６には、（ｎ−１）段目から（ｎ＋２段目）までの段構成回路ＳＲ（ｎ−１）〜ＳＲ（ｎ＋２）を示している。各段構成回路には、セット信号Ｓ，リセット信号Ｒ，クロック信号ＣＫ（第１のゲートクロック信号ＧＣＫ１または第２のゲートクロック信号ＧＣＫ２の一方），および全選択信号ＡＬＬ−ＯＮが入力される。セット信号Ｓは段構成回路をアクティブにするための信号であり、リセット信号Ｒは段構成回路を非アクティブにするための信号である。また、各段構成回路からは、走査信号ＯＵＴが出力される。各段構成回路から出力された走査信号ＯＵＴは、対応するゲートバスラインに印加されるだけでなく、図１６に示すように、次段の段構成回路にセット信号Ｓとして与えられ、前段の段構成回路にリセット信号Ｒとして与えられる。すなわち、各段構成回路から出力されるハイレベルの走査信号は、次段の段構成回路をアクティブにし、前段の段構成回路を非アクティブにする。段構成回路の概略構成は、図１７に示すようなものとなっている。ロジック部では、２つの信号（便宜上「Ｑ信号」，「ＱＢ信号」という。）が生成される。Ｑ信号は出力部内のスイッチＳＷ１の状態を制御し、ＱＢ信号は出力部内のスイッチＳＷ２の状態を制御する。出力部からは、スイッチＳＷ１，スイッチＳＷ２，クロック信号ＣＫ，および全選択信号ＡＬＬ−ＯＮの状態に応じて走査信号ＯＵＴが出力される。【０００７】
以上のような構成において、通常時には、全選択信号ＡＬＬ−ＯＮはローレベルで維持される（図１８参照）。通常時において、段構成回路が非アクティブな時には、Ｑ信号はローレベルかつＱＢ信号はハイレベルとなっている。これにより、スイッチＳＷ１はオフ状態かつスイッチＳＷ２はオン状態となるので、走査信号ＯＵＴはローレベルとなる。一方、通常時において、段構成回路がアクティブな時には、Ｑ信号はハイレベルかつＱＢ信号はローレベルとなっている。これにより、スイッチＳＷ１はオン状態かつスイッチＳＷ２はオフ状態となるので、クロック信号ＣＫがハイレベルとなっている期間中、走査信号ＯＵＴはハイレベルとなる。以上より、通常時には、図１８に示すような波形のクロック信号（第１のゲートクロック信号ＧＣＫ１および第２のゲートクロック信号ＧＣＫ２）をゲートドライバに与えることによって、ゲートドライバ内のシフトレジスタを構成する複数の段構成回路から出力される走査信号が所定期間ずつ順次にハイレベルとなる。ところで、スイッチＳＷ１がオフ状態かつスイッチＳＷ２がオン状態となっている時に全選択信号ＡＬＬ−ＯＮがハイレベルになると、この段構成回路から出力される走査信号ＯＵＴはハイレベルとなる。従って、全選択駆動を行いたいときには、全選択信号ＡＬＬ−ＯＮをハイレベルにすることによって、各段構成回路が非アクティブな状態で、図１８に示すように全ての走査信号をハイレベルにすることができる。このようにして、表示部内の全ての画素形成部内の残留電荷が除去される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開２００９／０２８３５３号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、従来技術によれば、全選択駆動が行われたときに段構成回路内の薄膜トランジスタに耐圧（絶縁破壊を引き起こさない限界の電圧）を超える電圧が印加され信頼性が低下することがある。これについて以下に説明する。【００１０】
図１９は、従来の段構成回路の一構成例を示す図である。この段構成回路は、６個の薄膜トランジスタＴｒ９１〜Ｔｒ９６を備えている。また、この段構成回路は、高電位電源用の入力端子のほか、４個の入力端子９１〜９４と１個の出力端子９９とを有している。全選択信号ＡＬＬ−ＯＮを受け取る入力端子には符号９１を付し、クロック信号ＣＫを受け取る入力端子には符号９２を付し、セット信号Ｓを受け取る入力端子には符号９３を付し、リセット信号Ｒを受け取る入力端子には符号９４を付している。なお、薄膜トランジスタＴ９１のソース端子，薄膜トランジスタＴ９３のドレイン端子，および薄膜トランジスタＴ９５のゲート端子が互いに接続されている領域（配線）のことを便宜上「Ｑノード」という。また、薄膜トランジスタＴｒ９２のソース端子，薄膜トランジスタＴｒ９３のゲート端子，薄膜トランジスタＴｒ９４のドレイン端子，および薄膜トランジスタＴｒ９６のゲート端子が互いに接続されている領域（配線）のことを便宜上「ＱＢノード」という。【００１１】
図１９および図２０のＡ部を参照しつつ、従来の段構成回路の通常時の動作について説明する。なお、図２０において時点ｔ３〜時点ｔ４までの期間がこの段構成回路に接続されたゲートバスラインが選択されるべき期間であると仮定する。また、この段構成回路の入力端子９２には第１のゲートクロック信号ＧＣＫ１が与えられるものと仮定する。【００１２】
時点ｔ１以前の期間には、Ｑノードの電位はローレベルで維持され、ＱＢノードの電位はハイレベルで維持されている。時点ｔ１になりセット信号Ｓがローレベルからハイレベルに変化すると、薄膜トランジスタＴｒ９１，Ｔｒ９４がオン状態となる。薄膜トランジスタＴｒ９１がオン状態となることにより、Ｑノードの電位はローレベルからハイレベルに変化する。また、薄膜トランジスタＴｒ９４がオン状態となることにより、ＱＢノードの電位がハイレベルからローレベルに変化する。【００１３】
時点ｔ２にセット信号Ｓがハイレベルからローレベルに変化した後、時点ｔ３になると、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴｒ９５はオン状態となっているので、入力端子９２の電位の上昇とともに出力端子９９の電位（走査信号ＯＵＴの電位）は上昇する。薄膜トランジスタＴｒ９５のゲート−ソース間，ゲート−ドレイン間には寄生容量が存在するので、出力端子９９の電位の上昇とともにＱノードの電位も上昇する（Ｑノードがブートストラップされる）。その結果、Ｑノードの電位は“ＶＤＤ×２−Ｖｔｈ”となる（Ｖｔｈは薄膜トランジスタＴｒ９１の閾値電圧である。）。これにより、薄膜トランジスタＴｒ９５のゲート端子には大きな電圧が印加され、いわゆる閾値電圧落ち（ドレイン電位と比べて閾値電圧分だけ低い電位にまでしかソース電位が上昇しないこと）を生ずることなく、出力端子９９の電位が第１のゲートクロック信号ＧＣＫ１のハイレベルの電位にまで上昇する。このようにして、この段構成回路の出力端子９９に接続されているゲートバスラインが選択状態となる。【００１４】
上述のように、Ｑノードの電位はブートストラップによって顕著に上昇する。このため、薄膜トランジスタＴ９３のドレイン−ソース間に耐圧を超える電圧が印加されることがある。そこで、薄膜トランジスタＴｒ９５のゲート端子と薄膜トランジスタＴｒ９３のドレイン端子との間に図２１に示すように薄膜トランジスタＴｒ９７を設けることによって、薄膜トランジスタＴｒ９３への耐圧を超える電圧の印加が抑制される。何故ならば、薄膜トランジスタＴｒ９７が分圧手段として機能し、たとえＱノードの電位がＶＤＤよりも高くなっても、薄膜トランジスタＴｒ９３のドレイン端子に接続されているＱ２ノードの電位はＶＤＤよりも高くならないからである。【００１５】
次に、図１９および図２０のＢ部を参照しつつ、従来の段構成回路の全選択駆動時の動作について説明する。なお、図２０において時点ｔ１１から時点ｔ１２までの期間が全てのゲートバスラインが選択状態とされるべき期間であると仮定する。時点ｔ１１以前の期間には、Ｑノードの電位はローレベル，ＱＢノードの電位はハイレベルとなっている。時点ｔ１１になると、全選択信号ＡＬＬ−ＯＮがローレベルからハイレベルへと変化する。このとき、薄膜トランジスタＴｒ９６の寄生容量に起因するブートストラップによって、ＱＢノードの電位はＶＤＤから“ＶＤＤ×２−Ｖｔｈ”へと上昇する。これにより、薄膜トランジスタＴｒ９６のゲート端子には大きな電圧が印加され、いわゆる閾値電圧落ちを生ずることなく、出力端子９９の電位（走査信号ＯＵＴの電位）が全選択信号ＡＬＬ−ＯＮの電位にまで上昇する。このような動作が全ての段構成回路で行われ、時点ｔ１１から時点ｔ１２までの期間には全てのゲートバスラインが選択状態となる。【００１６】
ところで、薄膜トランジスタＴｒ９３および薄膜トランジスタＴｒ９４のソース端子の電位はＶＳＳとなっているので、時点ｔ１１から時点ｔ１２までの期間に薄膜トランジスタＴｒ９３や薄膜トランジスタＴｒ９４に耐圧を超える電圧が印加されるおそれがある。段構成回路内の薄膜トランジスタに耐圧を超える電圧が印加されると、回路の信頼性が低下する。そこで、薄膜トランジスタＴｒ９６のゲート端子と薄膜トランジスタＴｒ９４のドレイン端子との間に図２２に示すように薄膜トランジスタＴｒ９８を設けることが考えられる。しかしながら、段構成回路内の回路素子の数が増加するので、小型化やコスト低減が困難となる。【００１７】
そこで本発明は、従来よりも回路素子の数を増加させることなく、かつ、耐圧信頼性を低下させることなく、ゲートバスラインの全選択駆動を行うことができる表示装置を実現することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の第１の局面は、複数の走査信号線および複数の映像信号線が配設された表示部，前記複数の走査信号線を駆動する走査信号線駆動回路，および前記複数の映像信号線を駆動する映像信号線駆動回路を含む表示パネルを備えた表示装置であって、
前記表示パネルは、前記走査信号線駆動回路に第１電位電源を供給するための第１の第１電位電源線と前記走査信号線駆動回路以外の回路に第１電位電源を供給するための第２の第１電位電源線とを含み、
前記走査信号線駆動回路は、クロック信号に基づき前記複数の走査信号線に順次にオンレベルの走査信号を出力するための複数の段からなるシフトレジスタを含み、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線に接続された出力ノードと、
前記出力ノードから出力される走査信号の電位を制御するための出力制御ノードと、
前記出力制御ノードに第２電極が接続され、前記第１の第１電位電源線に第３電極が接続された、第１電極の電位に基づいて前記出力制御ノードの電位をオフレベルに向けて変化させるための出力制御ノードターンオフ用スイッチング素子と
を有し、
前記走査信号線駆動回路に供給される第２電位電源の電位が前記走査信号線駆動回路に供給される第１電位電源の電位よりも高い場合には、前記出力制御ノードは、前記走査信号線駆動回路に供給される第２電位電源の電位よりも高い電位が与えられ得るように構成され、
前記走査信号線駆動回路に供給される第２電位電源の電位が前記走査信号線駆動回路に供給される第１電位電源の電位よりも低い場合には、前記出力制御ノードは、前記走査信号線駆動回路に供給される第２電位電源の電位よりも低い電位が与えられ得るように構成され、
前記第１の第１電位電源線と前記第２の第１電位電源線とは、互いに独立した電源線であることを特徴とする。【００１９】
本発明の第２の局面は、本発明の第１の局面において、
前記段構成回路は、
前記出力ノードに第２電極が接続され、前記第１の第１電位電源線に第３電極が接続された、第１電極の電位に基づいて前記出力ノードの電位をオフレベルに向けて変化させるための出力ノードターンオフ用スイッチング素子と、
前記出力ノードターンオフ用スイッチング素子の第１電極に接続された、前記出力制御ノードとしての第１制御ノードと、
前記第１制御ノードの電位をオンレベルに向けて変化させるための第１制御ノードターンオン部と、
前記第１制御ノードに第２電極が接続され、前記第１の第１電位電源線に第３電極が接続された、第１電極の電位に基づいて前記第１制御ノードの電位をオフレベルに向けて変化させるための、前記出力制御ノードターンオフ用スイッチング素子としての第１制御ノードターンオフ用スイッチング素子と
を有することを特徴とする。【００２０】
本発明の第３の局面は、本発明の第２の局面において、
前記段構成回路は、
前記クロック信号が第２電極に与えられ、前記出力ノードに第３電極が接続された、第１電極の電位に基づいて前記出力ノードの電位をオンレベルに向けて変化させるための出力ノードターンオン用スイッチング素子と、
前記出力ノードターンオン用スイッチング素子の第１電極に接続された、前記出力制御ノードとしての第２制御ノードと、
前記第２制御ノードの電位をオンレベルに向けて変化させるための第２制御ノードターンオン部と、
前記第２制御ノードに直接または分圧手段を介して第２電極が接続され、前記第１の第１電位電源線に第３電極が接続された、第１電極の電位に基づいて前記第２制御ノードの電位をオフレベルに向けて変化させるための、前記出力制御ノードターンオフ用スイッチング素子としての第２制御ノードターンオフ用スイッチング素子と
を更に有し、
前記第２制御ノードターンオフ用スイッチング素子の第１電極は、前記第１制御ノードに接続されていることを特徴とする。【００２１】
本発明の第４の局面は、本発明の第３の局面において、
前記走査信号線駆動回路は、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記全選択駆動を行うか否かを制御する全選択信号が前記第１の第１電位電源線に与えられ、
前記段構成回路に含まれる第２制御ノードターンオン部は、開始指示信号または前段の出力ノードから出力される走査信号に基づいて、前記第２制御ノードの電位をオンレベルに向けて変化させ、
前記段構成回路に含まれる第１制御ノードターンオフ用スイッチング素子の第１電極には、前記開始指示信号または前段の出力ノードから出力される走査信号が与えられ、
前記全選択駆動時には、前記全選択信号，前記クロック信号，および前記開始指示信号がオンレベルにされることを特徴とする。【００２２】
本発明の第５の局面は、本発明の第３の局面において、
前記段構成回路は、前記分圧手段として、第１電極に高電位電源が与えられ、第２電極に前記第２制御ノードターンオフ用スイッチング素子の第２電極が接続され、第３電極に前記出力ノードターンオン用スイッチング素子の第１電極が接続された分圧用スイッチング素子を有することを特徴とする。【００２３】
本発明の第６の局面は、本発明の第３の局面において、
前記シフトレジスタは、前記複数の走査信号線にオンレベルの走査信号を与える順序が正順序と逆順序との間で切り替え可能となるように構成され、
前記段構成回路には、前記複数の走査信号線にオンレベルの走査信号を与える順序を切り替えるための、オンレベルとオフレベルとの間で変化する切替制御信号が与えられ、
前記段構成回路に含まれる第２制御ノードターンオン部は、
第２電極に高電位電源が与えられ、第３電極が直接または前記分圧手段を介して前記第２制御ノードに接続された、第１電極の電位に基づいて前記第２制御ノードの電位をオンレベルに向けて変化させるための第２制御ノードターンオン用スイッチング素子と、
前記第２制御ノードターンオン用スイッチング素子の第１電極に接続された第４制御ノードと、
第１電極に前記切替制御信号が与えられ、第２電極に他の段の出力ノードから出力される走査信号が与えられ、第３電極が前記第４制御ノードに接続された第２の切替制御用スイッチング素子とからなり、
前記切替制御信号にオフレベルの電位を与えるための信号線は、前記第１の第１電位電源線に接続されていることを特徴とする。【００２４】
本発明の第７の局面は、本発明の第６の局面において、
前記段構成回路に含まれる第１制御ノードターンオン部は、
第２電極に高電位電源が与えられ、第３電極が前記第１制御ノードに接続された、第１電極の電位に基づいて前記第１制御ノードの電位をオンレベルに向けて変化させるための第１制御ノードターンオン用スイッチング素子と、
前記第１制御ノードターンオン用スイッチング素子の第１電極に接続された第３制御ノードと、
第１電極に前記切替制御信号が与えられ、第２電極に他の段の出力ノードから出力される走査信号が与えられ、第３電極が前記第３制御ノードに接続された第１の切替制御用スイッチング素子とからなることを特徴とする。【００２５】
本発明の第８の局面は、本発明の第６または第７の局面において、
前記走査信号線駆動回路は、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記全選択駆動を行うか否かを制御する全選択信号が前記第１の第１電位電源線に与えられ、
前記全選択駆動時には、前記全選択信号および前記切替制御信号がオンレベルにされることを特徴とする。【００２６】
本発明の第９の局面は、本発明の第２の局面において、
前記段構成回路は、第２電極に高電位電源が与えられ、第３電極が前記第１制御ノードに接続され、第１電極に所定の初期化信号が与えられるように構成された初期化用スイッチング素子を更に有することを特徴とする。【００２７】
本発明の第１０の局面は、本発明の第９の局面において、
前記走査信号線駆動回路は、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記全選択駆動を行うか否かを制御する全選択信号が前記第１の第１電位電源線に与えられ、
前記全選択駆動時には、前記全選択信号および前記初期化信号がオンレベルにされることを特徴とする。【００２８】
本発明の第１１の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記全選択駆動を行うか否かを制御する全選択信号が前記第１の第１電位電源線に与えられ、
前記全選択駆動時には、前記全選択信号がオンレベルにされることを特徴とする。【００２９】
本発明の第１２の局面は、本発明の第１１の局面において、
前記表示パネルの検査時に前記全選択駆動が行われることを特徴とする。【００３０】
本発明の第１３の局面は、本発明の第１１の局面において、
前記第１の第１電位電源線に接続された、前記表示パネルの動作を制御するためのパネル制御回路を更に備え、
前記パネル制御回路は、外部からの電源の供給が開始または遮断された時に前記全選択信号をオンレベルにすることを特徴とする。
【発明の効果】
【００３１】
本発明の第１の局面によれば、表示パネルには、走査信号線駆動回路に第１電位電源（スイッチング素子としてｎチャネル型トランジスタが採用されている場合には低電位電源，スイッチング素子としてｐチャネル型トランジスタが採用されている場合には高電位電源）を供給するための第１の第１電位電源線と走査信号線駆動回路以外の回路に第１電位電源を供給するための第２の第１電位電源線とが設けられている。また、走査信号線駆動回路内のシフトレジスタを構成する段構成回路は、出力ノード，走査信号の電位を制御するための出力制御ノード，および出力制御ノードの電位をオフレベルに向けて変化させるための出力制御ノードターンオフ用スイッチング素子を有している。出力制御ノードターンオフ用スイッチング素子の第３電極は第１の第１電位電源線に接続されている。ここで、第１の第１電位電源線と第２の第１電位電源線とは互いに独立している。このため、走査信号の状態を制御するために第１の第１電位電源線によって供給される電源の電位を変化させても、走査信号線駆動回路以外の回路での異常動作を引き起こすことはない。また、出力制御ノードの電位の変化に応じて出力制御ノードターンオフ用スイッチング素子の第３電極の電位も変化させることが可能となり、従来と比較して回路素子を増加させることなく出力制御ノードターンオフ用スイッチング素子への耐圧を超える電圧の印加が抑制される。【００３２】
本発明の第２の局面によれば、シフトレジスタを構成する段構成回路に出力ノードの電位をオフレベルにするためのスイッチング素子やノードが設けられている構成の表示装置において、従来と比較して回路素子を増加させることなく耐圧信頼性の低下が抑制される。【００３３】
本発明の第３の局面によれば、シフトレジスタを構成する段構成回路に出力ノードの電位をオンレベルにするためのスイッチング素子やノードが設けられている構成の表示装置において、従来と比較して回路素子を増加させることなく耐圧信頼性の低下が抑制される。【００３４】
本発明の第４の局面によれば、全選択駆動が行われた際に、全選択信号のみならずクロック信号および開始指示信号もオンレベルとなるので、シフトレジスタを構成する段構成回路に設けられたスイッチング素子への耐圧を超える電圧の印加が確実に抑制される。【００３５】
本発明の第５の局面によれば、第２制御ノードの電位が大きく上昇した際に、第２制御ノードターンオフ用スイッチング素子の第２電極の電位の上昇を抑制することができる。これにより、第２制御ノードターンオフ用スイッチング素子への耐圧を超える電圧の印加が抑制される。【００３６】
本発明の第６の局面によれば、走査信号線の走査順序の切り替えが可能な表示装置において、本発明の第１から第３までの局面と同様の効果が得られる。【００３７】
本発明の第７の局面によれば、走査信号線の走査順序の切り替えが可能な表示装置において、本発明の第１から第３までの局面と同様の効果が得られる。【００３８】
本発明の第８の局面によれば、走査信号線の走査順序の切り替えが可能な表示装置において、全選択駆動が行われた際に、走査順序の切り替え用に設けられたスイッチング素子への耐圧を超える電圧の印加が抑制される。【００３９】
本発明の第９の局面によれば、シフトレジスタを構成する段構成回路を所望のタイミングで初期化することが可能となる。【００４０】
本発明の第１０の局面によれば、全選択駆動が行われた際に、シフトレジスタの初期化用に設けられたスイッチング素子への耐圧を超える電圧の印加が抑制される。【００４１】
本発明の第１１の局面によれば、従来よりも回路素子の数を増加させることなく、かつ、耐圧信頼性を低下させることなく、走査信号線の全選択駆動を行うことができる表示装置が実現される。【００４２】
本発明の第１２の局面によれば、画素形成部内の残留電荷の存在が表示パネルの検査結果に影響を与えないようにすることが可能となる。【００４３】
本発明の第１３の局面によれば、電源オンまたは電源オフの際に画素形成部内の残留電荷が除去されるので、残留電荷の存在に起因する表示品位の低下が抑制される。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置における段構成回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図２】上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。
【図４】上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。
【図５】上記第１の実施形態において、段構成回路の動作を説明するための信号波形図である。
【図６】上記第１の実施形態の変形例における段構成回路の構成を示す回路図である。
【図７】本発明の第２の実施形態における段構成回路の構成を示す回路図である。
【図８】上記第２の実施形態において、逆順序指示信号を生成するための回路の構成を示す回路図である。
【図９】上記第２の実施形態において、クロック信号ＣＫＢに基づいてＱＢノードが充電されるようにした場合の段構成回路の構成を示す回路図である。
【図１０】本発明の第３の実施形態における段構成回路の構成を示す回路図である。
【図１１】上記第３の実施形態において、クロック信号ＣＫＢに基づいてＱＢノードが充電されるようにした場合の段構成回路の構成を示す回路図である。
【図１２】ｐチャネル型トランジスタを用いた場合の段構成回路の一構成例を示す回路図である。
【図１３】ｐチャネル型トランジスタを用いた場合の段構成回路の動作を説明するための信号波形図である。
【図１４】液晶パネルの全体構成についての変形例を示す図である。
【図１５】全選択駆動が液晶パネルの検査の際に行われる例について説明するための図である。
【図１６】ゲートドライバの概略構成図である。
【図１７】従来例における段構成回路の概略構成図である。
【図１８】従来例において、ゲートドライバの動作を説明するための信号波形図である。
【図１９】従来の段構成回路の一構成例を示す図である。
【図２０】従来例において、段構成回路の動作を説明するための信号波形図である。
【図２１】従来の段構成回路の一構成例を示す図である。
【図２２】従来の段構成回路の一構成例を示す図である。
【発明を実施するための形態】
【００４５】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。なお、一般的には、ドレインとソースのうち電位の高い方がドレインと呼ばれているが、以下の説明では、一方をドレイン，他方をソースと定義しているので、ドレイン電位よりもソース電位の方が高くなることもある。また、特に断らない限り、シフトレジスタ内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。
【００４６】
＜１．第１の実施形態＞
＜１．１  全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、液晶パネル５とコントロール基板６とによって構成されている。液晶パネル５には、表示部１００，ゲートドライバ（走査信号線駆動回路）２００，ソースドライバ（映像信号線駆動回路）３００，パネル内の回路を静電気から保護するための保護回路４００，およびレベルシフタなどの制御回路５０１，５０２が含まれている。コントロール基板６には、パネル制御回路６００が含まれている。
【００４７】
表示部１００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それらソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが含まれている。各画素形成部には、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース端子が接続された薄膜トランジスタ（ＴＦＴ）１０と、その薄膜トランジスタ１０のドレイン端子に接続された画素電極１１と、上記複数個の画素形成部に共通的に設けられた共通電極１４および補助容量電極１５と、画素電極１１と共通電極１４とによって形成される液晶容量１２と、画素電極１１と補助容量電極１５とによって形成される補助容量１３とが含まれている。また、液晶容量１２と補助容量１３とによって画素容量が形成されている。そして、各薄膜トランジスタ１０のゲート端子がゲートバスラインＧＬからアクティブな走査信号を受けたときに当該薄膜トランジスタ１０のソース端子がソースバスラインＳＬから受ける映像信号に基づいて、画素容量に画素値を示す電圧が保持される。なお、図２の表示部１００内には、１個の画素形成部に対応する構成要素のみを示している。
【００４８】
パネル制御回路６００は、電源ＰＷの供給を受け、液晶パネル５内の各回路で必要とされる高電位電源ＶＤＤおよび低電位電源ＶＳＳを生成するとともに、全選択信号ＡＬＬ−ＯＮを生成する。パネル制御回路６００は、また、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号（不図示）とゲートドライバ２００やソースドライバ３００の動作を制御するための各種制御信号（不図示）とを生成する。各種制御信号には、ゲートドライバ２００の動作を制御するゲートスタートパルス信号，ゲートクロック信号や、ソースドライバ３００の動作を制御するソーススタートパルス信号，ソースクロック信号などが含まれている。パネル制御回路６００で生成された高電位電源ＶＤＤ，低電位電源ＶＳＳ，全選択信号ＡＬＬ−ＯＮ，デジタル映像信号，および各種制御信号は、保護回路４００を介して、液晶パネル５内の回路に与えられる。なお、説明の便宜上、全選択信号ＡＬＬ−ＯＮを供給するための配線のことを「ＡＬＬ−ＯＮ配線」といい、低電位電源ＶＳＳを供給するための配線のことを「ＶＳＳ配線」という。図２において、ＡＬＬ−ＯＮ配線には符号Ｌ１を付し、ＶＳＳ配線には符号Ｌ２を付している。ＡＬＬ−ＯＮ配線Ｌ１とＶＳＳ配線Ｌ２とは、互いに電気的に切り離された状態となっている。すなわち、ＡＬＬ−ＯＮ配線Ｌ１とＶＳＳ配線Ｌ２とは、互いに独立した電源線となっている。また、液晶パネル５内の各回路には低電位電源用入力端子が設けられているところ、ゲートドライバ２００の低電位電源用入力端子のみがＡＬＬ−ＯＮ配線Ｌ１と接続され、ゲートドライバ２００以外の回路の低電位電源用入力端子はＶＳＳ配線Ｌ２と接続されている。
【００４９】
保護回路４００は、液晶パネル５内の回路を静電気から保護する。制御回路５０１，５０２は、ゲートドライバ２００，ソースドライバ３００で所望の動作が行われるよう、例えば電源電位のレベルの変換などを行う。ゲートドライバ２００は、パネル制御回路６００から出力される制御信号に基づいて、アクティブな走査信号の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。ソースドライバ３００は、パネル制御回路６００から出力されるデジタル映像信号および制御信号に基づいて、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号を印加する。
【００５０】
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部１００に表示される。なお、本実施形態においては、ＡＬＬ−ＯＮ配線Ｌ１によって第１の第１電位電源線が実現され、ＶＳＳ配線Ｌ２によって第２の第１電位電源線が実現されている。また、低電位電源が第１電位電源に相当し、高電位電源が第２電位電源に相当する。
【００５１】
＜１．２  ゲートドライバの構成および動作＞
次に、図３，図４および図１６を参照しつつ、本実施形態におけるゲートドライバ２００の構成および動作の概要について説明する。図３に示すように、ゲートドライバ２００は複数段からなるシフトレジスタ２１０によって構成されている。表示部１００にはｉ行×ｊ列の画素マトリクスが形成されている。それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ２１０の各段が設けられている。すなわち、シフトレジスタ２１０にはｉ個の段構成回路ＳＲ（１）〜ＳＲ（ｉ）が含まれている。それらｉ個の段構成回路ＳＲ（１）〜ＳＲ（ｉ）は互いに直列に接続されている。
【００５２】
ゲートドライバ２００の概略構成は、図１６に示すように従来と同様の構成となっている。各段構成回路には、セット信号Ｓを受け取るための入力端子と、クロック信号ＣＫを受け取るための入力端子と、全選択信号ＡＬＬ−ＯＮを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、走査信号ＯＵＴを出力するための出力端子とが設けられている。各段構成回路には、前段の段構成回路から出力される走査信号ＯＵＴがセット信号Ｓとして与えられ、次段の段構成回路から出力される走査信号ＯＵＴがリセット信号Ｒとして与えられる。全選択信号ＡＬＬ−ＯＮについては、全ての段構成回路に共通的に与えられる。また、クロック信号ＣＫとして、第１のゲートクロック信号ＧＣＫ１と第２のゲートクロック信号ＧＣＫ２とが１段ずつ交互に段構成回路に与えられる。なお、１段目の段構成回路には、ゲートスタートパルス信号（開始指示信号）がセット信号Ｓとして与えられる。
【００５３】
以上のような構成において、シフトレジスタ２１０の１段目にセット信号Ｓとしてのゲートスタートパルス信号のパルスが与えられると、オンデューティが５０パーセント前後の値にされた第１のゲートクロック信号ＧＣＫ１および第２のゲートクロック信号ＧＣＫ２に基づいて、ゲートスタートパルス信号に含まれるパルスが１段目からｉ段目へと順次に転送される。そして、このパルスの転送に応じて、各段から出力される走査信号ＯＵＴが順次にハイレベルとなる。これにより、図４に示すように、所定期間ずつ順次にハイレベルとなる走査信号ＯＵＴ１〜ＯＵＴｉが表示部１００内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。
【００５４】
＜１．３  段構成回路の構成＞
図１は、本実施形態における段構成回路の構成（シフトレジスタ２１０の一段分の構成）を示す回路図である。図１に示すように、この段構成回路は、７個の薄膜トランジスタＴｒ１〜Ｔｒ７を備えている。また、この段構成回路は、高電位電源用の入力端子のほか、４個の入力端子２１〜２４と１個の出力端子３９とを有している。ここで、全選択信号ＡＬＬ−ＯＮを受け取る入力端子には符号２１を付し、クロック信号ＣＫを受け取る入力端子には符号２２を付し、セット信号Ｓを受け取る入力端子には符号２３を付し、リセット信号Ｒを受け取る入力端子には符号２４を付している。
【００５５】
次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタＴｒ２のソース端子，薄膜トランジスタＴｒ３のゲート端子，薄膜トランジスタＴｒ４のドレイン端子，および薄膜トランジスタＴｒ６のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ＱＢノード」という。薄膜トランジスタＴｒ５のゲート端子と薄膜トランジスタＴｒ７のソース端子とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「Ｑノード」という。薄膜トランジスタＴｒ１のソース端子，薄膜トランジスタＴｒ３のドレイン端子，および薄膜トランジスタＴｒ７のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「Ｑ２ノード」という。
【００５６】
薄膜トランジスタＴｒ１については、ゲート端子は入力端子２３に接続され、ドレイン端子は高電位電源用の入力端子に接続され、ソース端子はＱ２ノードに接続されている。薄膜トランジスタＴｒ２については、ゲート端子は入力端子２４に接続され、ドレイン端子は高電位電源用の入力端子に接続され、ソース端子はＱＢノードに接続されている。薄膜トランジスタＴｒ３については、ゲート端子はＱＢノードに接続され、ドレイン端子はＱ２ノードに接続され、ソース端子は入力端子２１に接続されている。薄膜トランジスタＴｒ４については、ゲート端子は入力端子２３に接続され、ドレイン端子はＱＢノードに接続され、ソース端子は入力端子２１に接続されている。薄膜トランジスタＴｒ５については、ゲート端子はＱノードに接続され、ドレイン端子は入力端子２２に接続され、ソース端子は出力端子３９に接続されている。薄膜トランジスタＴｒ６については、ゲート端子はＱＢノードに接続され、ドレイン端子は出力端子３９に接続され、ソース端子は入力端子２１に接続されている。薄膜トランジスタＴｒ７については、ゲート端子は高電位電源用の入力端子に接続され、ドレイン端子はＱ２ノードに接続され、ソース端子はＱノードに接続されている。
【００５７】
次に、通常時における各構成要素の機能について説明する。薄膜トランジスタＴｒ１は、セット信号Ｓがハイレベルになっているときに、Ｑ２ノードの電位をハイレベルに向けて変化させる。薄膜トランジスタＴｒ２は、リセット信号Ｒがハイレベルになっているときに、ＱＢノードの電位をハイレベルに向けて変化させる。薄膜トランジスタＴｒ３は、ＱＢノードの電位がハイレベルになっているときに、Ｑ２ノードの電位をローレベルに向けて変化させる。薄膜トランジスタＴｒ４は、セット信号Ｓがハイレベルになっているときに、ＱＢノードの電位をローレベルに向けて変化させる。薄膜トランジスタＴｒ５は、Ｑノードの電位がハイレベルになっているときに、クロック信号ＣＫの電位を出力端子３９に与える。薄膜トランジスタＴｒ６は、ＱＢノードの電位がハイレベルになっているときに、出力端子３９の電位をローレベルに向けて変化させる。薄膜トランジスタＴｒ７は、Ｑノードの電位が顕著に高くなっても薄膜トランジスタＴｒ３のドレイン−ソース間に耐圧以上の電圧が印加されることのないよう、分圧手段として機能する。
【００５８】
なお、本実施形態においては、薄膜トランジスタＴｒ１によって第２制御ノードターンオン部が実現され、薄膜トランジスタＴｒ２によって第１制御ノードターンオン部が実現され、薄膜トランジスタＴｒ３によって第２制御ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＴｒ４によって第１制御ノードターンオフ用スイッチング素子が実現されている。また、薄膜トランジスタＴｒ５によって出力ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＴｒ６によって出力ノードターンオフ用スイッチング素子が実現されている。さらに、薄膜トランジスタＴｒ７によって分圧用スイッチング素子が実現されている。さらにまた、出力端子３９によって出力ノードが実現され、ＱＢノードによって第１制御ノードが実現され、Ｑノードによって第２制御ノードが実現されている。
【００５９】
＜１．４  通常時の段構成回路の動作＞
次に、図１および図５のＡ部を参照しつつ、通常時の段構成回路の動作について説明する。なお、時点ｔ３〜時点ｔ４までの期間がこの段構成回路に接続されたゲートバスラインが選択されるべき期間であると仮定する。また、この段構成回路の入力端子２２には、第１のゲートクロック信号ＧＣＫ１が与えられものと仮定する。全選択信号ＡＬＬ−ＯＮについては、通常時にはローレベルで維持される。
【００６０】
時点ｔ１以前の期間には、Ｑノードの電位およびＱ２ノードの電位はローレベルで維持され、ＱＢノードの電位はハイレベルで維持されている。時点ｔ１になりセット信号Ｓがローレベルからハイレベルに変化すると、薄膜トランジスタＴｒ１，Ｔｒ４がオン状態となる。薄膜トランジスタＴｒ１がオン状態となることにより、Ｑ２ノードの電位がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴｒ７はオン状態となっており、Ｑノードの電位もローレベルからハイレベルに変化する。また、薄膜トランジスタＴｒ４がオン状態となることにより、ＱＢノードの電位がハイレベルからローレベルに変化する。
【００６１】
時点ｔ２にセット信号Ｓがハイレベルからローレベルに変化した後、時点ｔ３になると、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴｒ５はオン状態となっているので、入力端子２２の電位の上昇とともに出力端子３９の電位（走査信号ＯＵＴの電位）は上昇する。薄膜トランジスタＴｒ５のゲート−ソース間，ゲート−ドレイン間には寄生容量が存在するので、出力端子３９の電位の上昇とともにＱノードの電位も上昇する（Ｑノードがブートストラップされる）。その結果、Ｑノードの電位は“（ＶＤＤ×２）−Ｖｔｈ”となる。これにより、薄膜トランジスタＴｒ５のゲート端子には大きな電圧が印加され、いわゆる閾値電圧落ちを生ずることなく、出力端子３９の電位が第１のゲートクロック信号ＧＣＫ１のハイレベルの電位にまで上昇する。このようにして、この段構成回路の出力端子３９に接続されているゲートバスラインが選択状態となる。
【００６２】
なお、時点ｔ３〜時点ｔ４の期間中、リセット信号Ｒはローレベルとなっているので薄膜トランジスタＴｒ２はオフ状態で維持される。このため、この期間中、ＱＢノードはローレベルで維持され、薄膜トランジスタＴｒ３，Ｔｒ６はオフ状態で維持される。従って、この期間中にＱ２ノード，Ｑノード，および出力端子３９の電位が低下することはない。また、本実施形態においては、薄膜トランジスタＴｒ５のゲート端子と薄膜トランジスタＴｒ３のドレイン端子との間に薄膜トランジスタＴｒ７が設けられている。このため、時点ｔ３〜時点ｔ４の期間にブートストラップによってＱノードの電位がＶＤＤよりも高くなっていても、薄膜トランジスタＴｒ７が分圧手段として機能するので、薄膜トランジスタＴｒ３に耐圧を超える電圧が印加されることはない。
【００６３】
時点ｔ４になると、第１のゲートクロック信号ＧＣＫ１はハイレベルからローレベルに変化する。これにより、入力端子２２の電位の低下とともに出力端子３９の電位は低下する。このため、薄膜トランジスタＴｒ５の寄生容量を介してＱノードの電位も低下する。これに伴い、Ｑ２ノードの電位も低下する。時点ｔ５になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ２がオン状態となる。その結果、ＱＢノードの電位がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ３がオン状態となるので、Ｑ２ノードの電位およびＱノードの電位が更に低下する。また、薄膜トランジスタＴｒ６がオン状態となるので、出力端子３９の電位がローレベルへと引き込まれる。
【００６４】
以上のような動作がシフトレジスタ２１０内の各段構成回路で行われることにより、上述したように、所定期間ずつ順次にハイレベルとなる走査信号ＯＵＴ１〜ＯＵＴｉが表示部１００内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。
【００６５】
＜１．５  全選択駆動時の段構成回路の動作＞
次に、図１および図５のＢ部を参照しつつ、全選択駆動時の段構成回路の動作について説明する。なお、時点ｔ１１から時点ｔ１２までの期間が全てのゲートバスラインが選択状態とされるべき期間であると仮定する。時点ｔ１１以前の期間には、Ｑノードの電位はローレベル，ＱＢノードの電位はハイレベルとなっている。時点ｔ１１になると、全選択信号ＡＬＬ−ＯＮがローレベルからハイレベルへと変化する。このとき、薄膜トランジスタＴｒ６の寄生容量に起因するブートストラップによって、ＱＢノードの電位はＶＤＤから“ＶＤＤ×２−Ｖｔｈ”へと上昇する。これにより、薄膜トランジスタＴｒ６のゲート端子には大きな電圧が印加され、いわゆる閾値電圧落ちを生ずることなく、出力端子３９の電位（走査信号ＯＵＴの電位）が全選択信号ＡＬＬ−ＯＮの電位にまで上昇する。このような動作が全ての段構成回路で行われ、時点ｔ１１から時点ｔ１２までの期間には全てのゲートバスラインが選択状態となる。ここで、本実施形態においては、薄膜トランジスタＴｒ３のソース端子および薄膜トランジスタＴｒ４のソース端子は全選択信号ＡＬＬ−ＯＮを受け取る入力端子２１に接続されている。このため、ＱＢノードの電位が“ＶＤＤ×２−Ｖｔｈ”に上昇しても、薄膜トランジスタＴｒ３や薄膜トランジスタＴｒ４に耐圧を超える電圧が印加されることはない。
【００６６】
ところで、各段構成回路には前段の段構成回路から出力される走査信号ＯＵＴがセット信号Ｓとして与えられるので、全選択駆動が行われている期間中、薄膜トランジスタＴｒ１はオン状態となってＱ２ノードの電位およびＱノードの電位はハイレベルとなる。これにより、薄膜トランジスタＴｒ５はオン状態となる。また、上述のように、薄膜トランジスタＴｒ６もオン状態となっている。このため、時点ｔ１１〜時点ｔ１２までの期間中、第１のゲートクロック信号ＧＣＫ１および第２のゲートクロック信号ＧＣＫ２はハイレベルとされる。何故ならば、仮に第１のゲートクロック信号ＧＣＫ１，第２のゲートクロック信号ＧＣＫ２がローレベルにされると、入力端子２１と入力端子２２との間で過電流が流れるからである。
【００６７】
また、時点ｔ１１から時点ｔ１２までの期間中、各段構成回路において、セット信号Ｓ（ゲートスタートパルス信号または前段の段構成回路から出力される走査信号ＯＵＴ）はハイレベルかつリセット信号Ｒ（次段の段構成回路から出力される走査信号ＯＵＴ）はハイレベルとなるので、Ｑ２ノード，Ｑノード，およびＱＢノードにはいわゆる閾値電圧落ちは生じるが高電位電源ＶＤＤが供給される。従って、各段構成回路において、フローティングノード（電気的に浮いた状態のノード）は存在しない。このため、全てのゲートバスラインが選択された状態が長期間維持される。
【００６８】
＜１．６  効果＞
本実施形態によれば、ゲートバスラインの全選択駆動が可能なゲートドライバ２００を備えた液晶表示装置において、ゲートドライバ２００内のシフトレジスタ２１０を構成する段構成回路に含まれる一部の薄膜トランジスタのソース端子は、全選択信号ＡＬＬ−ＯＮ用の入力端子２１に接続されている。詳しくは、図１に示すように、ＱＢノード（出力端子３９の電位をローレベルにするための薄膜トランジスタＴｒ６のゲート端子に接続されたノード）にゲート端子が接続された薄膜トランジスタＴｒ３のソース端子およびＱＢノードにドレイン端子が接続された薄膜トランジスタＴｒ４のソース端子が、全選択信号ＡＬＬ−ＯＮ用の入力端子２１に接続されている。このため、全選択信号ＡＬＬ−ＯＮがローレベルからハイレベルに変化することに起因してＱＢノードの電位が顕著に上昇しても、薄膜トランジスタＴｒ３や薄膜トランジスタＴｒ４に耐圧を超える電圧が印加されることはない。ところで、従来技術においては、ＱＢノードの電位が顕著に上昇したときに薄膜トランジスタに耐圧を超える電圧が印加されることを防ぐために、段構成回路内に分圧手段として機能する薄膜トランジスタ（図２２の薄膜トランジスタＴｒ９８）が設けられていた。これに対して、本実施形態においては、図２２の薄膜トランジスタＴｒ９８に相当する薄膜トランジスタは段構成回路内に設けられていない。以上より、従来よりも回路素子の数を増加させることなく、かつ、耐圧信頼性を低下させることなく、ゲートバスラインの全選択駆動を行うことが可能となる。
【００６９】
また、本実施形態においては、全選択信号ＡＬＬ−ＯＮを供給するためのＡＬＬ−ＯＮ配線Ｌ１と低電位電源ＶＳＳを供給するためのＶＳＳ配線Ｌ２とは、互いに電気的に切り離された状態となっている。そして、ゲートドライバ２００についての低電位電源用入力端子のみがＡＬＬ−ＯＮ配線Ｌ１と接続され、ゲートドライバ２００以外の回路についての低電位電源用入力端子はＶＳＳ配線Ｌ２と接続されている。このため、全選択駆動の際に全選択信号ＡＬＬ−ＯＮをローレベルからハイレベルに変化させても、異常動作（例えば、制御回路５０１，５０２の誤動作や保護回路４００に過電流が流れることによる異常動作）を引き起こすことはない。
【００７０】
＜１．７  変形例＞
上記第１の実施形態においては、リセット信号Ｒに基づいてＱＢノードが充電されるように構成されていたが、本発明はこれに限定されない。例えば、２相のクロック信号（第１のゲートクロック信号ＧＣＫ１および第２のゲートクロック信号ＧＣＫ２）のうち入力端子２２に与えられるクロック信号とは異なるクロック信号ＣＫＢに基づいてＱＢノードが充電されるようにしても良い。本変形例においては、図６に示すように、薄膜トランジスタＴｒ２のゲート端子はクロック信号ＣＫＢを受け取るための入力端子２５に接続され、薄膜トランジスタＴｒ２のドレイン端子は抵抗器を介して高電位電源用の入力端子に接続される。本変形例によれば、全選択駆動時には、クロック信号ＣＫＢがハイレベルとなる。これにより、ＱＢノードにはいわゆる閾値電圧落ちは生じるが高電位電源ＶＤＤが供給される。このようにして、本変形例においても、全選択駆動が行われた際に全てのゲートバスラインが選択された状態を長期間維持することが可能となる。
【００７１】
＜２．第２の実施形態＞
＜２．１  構成＞
本発明の第２の実施形態について説明する。なお、上記第１の実施形態と異なる点についてのみ説明し、上記第１の実施形態と同様の点については説明を省略する。本実施形態においては、ゲートバスラインの走査順序の切り替えが可能となっている。走査順序の切り替えとは、表示部１００の一端（例えば上端）から他端（例えば下端）へと１本ずつゲートバスラインを選択状態にする正順序走査と表示部１００の他端から一端へと１本ずつゲートバスラインを選択状態にする逆順序走査との切り替えを行うことである。
【００７２】
図７は、本実施形態における段構成回路の構成を示す回路図である。図７に示すように、この段構成回路は、上記第１の実施形態における構成要素に加えて、４個の薄膜トランジスタＴｒ８〜Ｔｒ１１および６個の入力端子２６〜３１を有している。入力端子２６には、正順序走査の時にハイレベルとなる正順序指示信号ＵＤが入力される。入力端子２７には、正順序走査用のセット信号ＳＵが入力される。入力端子２８には、逆順序走査の時にハイレベルとなる逆順序指示信号ＵＤＢが入力される。入力端子２９には、逆順序走査用のセット信号ＳＤが入力される。入力端子３０には、正順序走査用のリセット信号ＲＵが入力される。入力端子３１には、逆順序走査用のリセット信号ＲＤが入力される。なお、薄膜トランジスタＴｒ１のゲート端子，薄膜トランジスタＴｒ４のゲート端子，薄膜トランジスタＴｒ８のソース端子，および薄膜トランジスタＴｒ９のソース端子が互いに接続されている領域（配線）のことを便宜上「ＱＳノード」という。また、薄膜トランジスタＴｒ２のゲート端子，薄膜トランジスタＴｒ１０のソース端子，および薄膜トランジスタＴｒ１１のソース端子が互いに接続されている領域（配線）のことを便宜上「ＱＲノード」という。
【００７３】
なお、薄膜トランジスタＴｒ８，Ｔｒ９によって第２の切替制御用スイッチング素子が実現され、薄膜トランジスタＴｒ１０，Ｔｒ１１によって第１の切替制御用スイッチング素子が実現されている。また、正順序指示信号ＵＤと逆順序指示信号ＵＤＢとによって切明制御信号が実現されている。
【００７４】
次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタＴｒ３〜Ｔｒ７については、上記第１の実施形態と同様である。薄膜トランジスタＴｒ１については、ゲート端子はＱＳノードに接続され、ドレイン端子は高電位電源用の入力端子に接続され、ソース端子はＱ２ノードに接続されている。薄膜トランジスタＴｒ２については、ゲート端子はＱＲノードに接続され、ドレイン端子は高電位電源用の入力端子に接続され、ソース端子はＱＢノードに接続されている。薄膜トランジスタＴｒ８については、ゲート端子は入力端子２６に接続され、ドレイン端子は入力端子２７に接続され、ソース端子はＱＳノードに接続されている。薄膜トランジスタＴｒ９については、ゲート端子は入力端子２８に接続され、ドレイン端子は入力端子２９に接続され、ソース端子はＱＳノードに接続されている。薄膜トランジスタＴｒ１０については、ゲート端子は入力端子２６に接続され、ドレイン端子は入力端子３０に接続され、ソース端子はＱＲノードに接続されている。薄膜トランジスタＴｒ１１については、ゲート端子は入力端子２８に接続され、ドレイン端子は入力端子３１に接続され、ソース端子はＱＲノードに接続されている。
【００７５】
本実施形態では、各段構成回路において、前段の段構成回路から出力される走査信号ＯＵＴが、正順序走査用のセット信号ＳＵとして入力端子２７に与えられるとともに、逆順序走査用のリセット信号ＲＤとして入力端子３１に与えられる。また、各段構成回路において、次段の段構成回路から出力される走査信号ＯＵＴが、逆順序走査用のセット信号ＳＤとして入力端子２９に与えられるともに、正順序走査用のリセット信号ＲＵとして入力端子３０に与えられる。
【００７６】
＜２．２  段構成回路の動作＞
通常時において、正順序走査が行われる際には、正順序指示信号ＵＤがハイレベルかつ逆順序指示信号ＵＤＢがローレベルとされる。このとき、薄膜トランジスタＴｒ８，Ｔｒ１０はオン状態となり、薄膜トランジスタＴｒ９，Ｔｒ１１はオフ状態となる。これにより、段構成回路は、正順序走査用のセット信号ＳＵと正順序走査用のリセット信号ＲＵとに基づいて動作する。通常時において、逆順序走査が行われる際には、正順序指示信号ＵＤがローレベルかつ逆順序指示信号ＵＤＢがハイレベルとされる。このとき、薄膜トランジスタＴｒ８，Ｔｒ１０はオフ状態となり、薄膜トランジスタＴｒ９，Ｔｒ１１はオン状態となる。これにより、段構成回路は、逆順序走査用のセット信号ＳＤと逆順序走査用のリセット信号ＲＤとに基づいて動作する。このようにして、ＱＳノードに与えられる信号が上記第１の実施形態におけるセット信号Ｓとして機能し、ＱＲノードに与えられる信号が上記第２の実施形態におけるリセット信号Ｒとして機能することにより、段構成回路では上記第１の実施形態と同様の動作が行われる。
【００７７】
全選択駆動時には、上記第１の実施形態と同様、全選択信号ＡＬＬ−ＯＮがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴｒ４の寄生容量に起因するブートストラップによって、ＱＳノードの電位がＶＤＤよりも高くなる。同様に、薄膜トランジスタＴｒ２の寄生容量に起因するブートストラップによって、ＱＲノードの電位がＶＤＤよりも高くなる。ここで、例えば、正順序走査が行われていた場合には逆順序指示信号ＵＤＢがローレベルとなっているため、薄膜トランジスタＴｒ９，Ｔｒ１１のゲート−ソース間に耐圧を超える電圧が印加されることが懸念される。そこで、本実施形態においては、全選択信号ＡＬＬ−ＯＮがハイレベルで維持される期間中、正順序指示信号ＵＤおよび逆順序指示信号ＵＤＢはハイレベルとされる。
【００７８】
ところで、ゲートドライバ２００の内部に図８に示す構成の回路を設けることにより、ゲートドライバ２００の内部で正順序指示信号ＵＤに基づいて逆順序指示信号ＵＤＢを比較的容易に生成することが可能となる。図８に示す構成において、全選択信号ＡＬＬ−ＯＮがローレベルとなっている時すなわち通常時には、正順序指示信号ＵＤがハイレベルであれば、薄膜トランジスタＴｒ２０はオン状態となるので逆順序指示信号ＵＤＢはローレベルとなる。また、正順序指示信号ＵＤがローレベルであれば、薄膜トランジスタＴｒ２０はオフ状態となるので逆順序指示信号ＵＤＢはハイレベルとなる。また、全選択信号ＡＬＬ−ＯＮがハイレベルとなっている時すなわち全選択駆動時には、正順序指示信号ＵＤの論理レベルに関わらず、逆順序指示信号ＵＤＢはハイレベルとなる。
【００７９】
＜２．３  効果＞
本実施形態によれば、ゲートバスラインの走査順序の切り替えが可能な液晶表示装置において、従来よりも回路素子の数を増加させることなく、かつ、耐圧信頼性を低下させることなく、ゲートバスラインの全選択駆動を行うことが可能となる。なお、上記第１の実施形態と同様、本実施形態においても、クロック信号ＣＫＢに基づいてＱＢノードが充電されるようにしても良い（図９参照）。
【００８０】
＜３．第３の実施形態＞
本発明の第３の実施形態について説明する。本実施形態においては、シフトレジスタ２１０の初期化を行うことが可能となっている。図１０は、本実施形態における段構成回路の構成を示す回路図である。図１０に示すように、本実施形態における段構成回路には、上記第２の実施形態（図７参照）における構成要素に加えて、段構成回路を非アクティブにするための薄膜トランジスタＴｒ１２および入力端子３３が設けられている。なお、薄膜トランジスタＴｒ１２によって初期化用スイッチング素子が実現されている。薄膜トランジスタＴｒ１２については、ゲート端子は初期化信号ＩＮＩＴを受け取るための入力端子３３に接続され、ドレイン端子は高電位電源用の入力端子に接続され、ソース端子はＱＢノードに接続されている。なお、シフトレジスタ２１０を構成する全ての段構成回路には共通の初期化信号ＩＮＩＴが与えられる。このような構成において、例えば装置の電源オン直後に、初期化信号ＩＮＩＴはハイレベルとされる。これにより、薄膜トランジスタＴｒ１２はオン状態となり、ＱＢノードの電位はハイレベルとなる。ＱＢノードの電位がハイレベルになると、薄膜トランジスタＴｒ３はオン状態となるので、Ｑ２ノードの電位およびＱノードの電位はローレベルとなる。以上のようにして、Ｑ２ノードの電位はローレベルかつＱＢノードの電位はハイレベルとなる。このように、本実施形態においては、初期化信号ＩＮＩＴをハイレベルにすることによって、シフトレジスタ２１０を構成する全ての段構成回路を非アクティブにすることができる。
【００８１】
以上のような構成において、上記第１の実施形態と同様、全選択駆動時にはＱＢノードの電位が顕著に高くなる。すなわち、ＱＢノードの電位がＶＤＤよりも高くなる。このため、仮に初期化信号ＩＮＩＴがローレベルになっていると、薄膜トランジスタＴｒ１２のゲート−ソース間に耐圧を超える電圧が印加されることが懸念される。そこで、本実施形態においては、全選択信号ＡＬＬ−ＯＮがハイレベルで維持される期間中、初期化信号ＩＮＩＴはハイレベルとされる。これにより、薄膜トランジスタＴｒ１２への耐圧を超える電圧の印加が抑制される。
【００８２】
なお、上記第１および第２の実施形態と同様、本実施形態においても、クロック信号ＣＫＢに基づいてＱＢノードが充電されるようにしても良い（図１１参照）。
【００８３】
＜４．変形例、その他＞
＜４．１  薄膜トランジスタの型について＞
上記各実施形態においては、各段構成回路内の薄膜トランジスタがｎチャネル型トランジスタである場合を例に挙げて説明したが、本発明はこれに限定されない。電源（高電位／低電位）および信号ロジック（ハイ／ロー）を上記各実施形態と逆にすれば、ｐチャネル型トランジスタを各段構成回路内の薄膜トランジスタとして採用することもできる。例えば、ｐチャネル型トランジスタを用いて図１に示した段構成回路と同等の回路を実現した場合、その回路構成は図１２に示すようなものとなる。この場合、全選択駆動時には、図１３に示すように、全選択信号ＡＬＬ−ＯＮがハイレベルからローレベルへと変化する。このとき、薄膜トランジスタＴｒ６の寄生容量に起因するブートストラップによって、ＱＢノードの電位は顕著に低いレベルにまで低下する。これにより、いわゆる閾値電圧落ちを生ずることなく、出力端子６９の電位（走査信号ＯＵＴの電位）が全選択信号ＡＬＬ−ＯＮの電位にまで低下する。このような動作が全ての段構成回路で行われ、時点ｔ１１から時点ｔ１２までの期間には全てのゲートバスラインが選択状態となる。なお、本変形例においては、高電位電源が第１電位電源に相当し、低電位電源が第２電位電源に相当する。
【００８４】
＜４．２  液晶パネルの全体構成について＞
上記説明においては、保護回路４００とゲートドライバ２００との間および保護回路４００とソースドライバ３００との間に制御回路５０１，５０２が設けられた構成（図２参照）を例示したが、本発明はこれに限定されない。図１４に示すように、ゲートドライバ２００やソースドライバ３００とは独立した制御回路が液晶パネル５内に設けられていない場合にも、本発明を適用することができる。但し、この場合にも、ＡＬＬ−ＯＮ配線Ｌ１とＶＳＳ配線Ｌ２とは互いに電気的に切り離された状態とされ、ゲートドライバ２００の低電位電源用入力端子のみがＡＬＬ−ＯＮ配線Ｌ１と接続される。
【００８５】
＜４．３  全選択駆動が行われるタイミングについて＞
＜４．３．１  第１のケース＞
全選択駆動が行われる典型的なタイミングとしては、装置の電源がオフされた際および装置の電源がオンされた際が挙げられる。すなわち、典型的には、電源オフシーケンス（電源がオフされた際に実行される一連の処理）や電源オンシーケンス（電源がオンされた際に実行される一連の処理）の中に全選択駆動が組み込まれる。
【００８６】
図２に示すように、パネル制御回路６００は、外部からの電源ＰＷの供給を受ける。パネル制御回路６００が外部からの電源ＰＷの供給を受けている期間中、当該パネル制御回路６００は全選択信号ＡＬＬ−ＯＮをローレベルで維持する。一方、外部からの電源ＰＷの供給が開始または遮断された時、パネル制御回路６００は全選択信号ＡＬＬ−ＯＮをハイレベル（オンレベル）にする。このようにして装置の立ち上げ又は立ち下げの際に全選択駆動が行われ、表示部内の全ての画素形成部内の残留電荷が除去される。
【００８７】
＜４．３．２  第２のケース＞
全選択駆動は、液晶パネル５の検査の際に行われるようにしても良い。例えば、液晶パネル５の各種検査において、画素形成部内の残留電荷が検査結果に影響を及ぼさないようにすることが望まれる。このような場合に、液晶パネル５に設けられている端子のうちの全選択信号ＡＬＬ−ＯＮ用の端子（図１５参照）にハイレベルの電位を与えることによって、表示部内の全ての画素形成部内の残留電荷が除去される。また、クロック等を入れることなく検査できるため、簡易的に検査することができる。
【符号の説明】
【００８８】
５…液晶パネル
１００…表示部
２００…ゲートドライバ
２１０…シフトレジスタ
４００…保護回路
６００…パネル制御回路
Ｔｒ１〜Ｔｒ１２…薄膜トランジスタ
ＡＬＬ−ＯＮ…全選択信号
ＣＫ…クロック信号
ＯＵＴ…走査信号
Ｓ…セット信号
Ｒ…リセット信号
【図１】
2013146058.tif 000003
【図２】
2013146058.tif 000004
【図３】
2013146058.tif 000005
【図４】
2013146058.tif 000006
【図５】
2013146058.tif 000007
【図６】
2013146058.tif 000008
【図７】
2013146058.tif 000009
【図８】
2013146058.tif 000010
【図９】
2013146058.tif 000011
【図１０】
2013146058.tif 000012
【図１１】
2013146058.tif 000013
【図１２】
2013146058.tif 000014
【図１３】
2013146058.tif 000015
【図１４】
2013146058.tif 000016
【図１５】
2013146058.tif 000017
【図１６】
2013146058.tif 000018
【図１７】
2013146058.tif 000019
【図１８】
2013146058.tif 000020
【図１９】
2013146058.tif 000021
【図２０】
2013146058.tif 000022
【図２１】
2013146058.tif 000023
【図２２】
2013146058.tif 000024
【手続補正書】
【提出日】平成26年7月8日(2014.7.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
図１９は、従来の段構成回路の一構成例を示す図である。この段構成回路は、６個の薄膜トランジスタＴｒ９１〜Ｔｒ９６を備えている。また、この段構成回路は、高電位電源用の入力端子のほか、４個の入力端子９１〜９４と１個の出力端子９９とを有している。全選択信号ＡＬＬ−ＯＮを受け取る入力端子には符号９１を付し、クロック信号ＣＫを受け取る入力端子には符号９２を付し、セット信号Ｓを受け取る入力端子には符号９３を付し、リセット信号Ｒを受け取る入力端子には符号９４を付している。なお、薄膜トランジスタＴｒ９１のソース端子，薄膜トランジスタＴｒ９３のドレイン端子，および薄膜トランジスタＴｒ９５のゲート端子が互いに接続されている領域（配線）のことを便宜上「Ｑノード」という。また、薄膜トランジスタＴｒ９２のソース端子，薄膜トランジスタＴｒ９３のゲート端子，薄膜トランジスタＴｒ９４のドレイン端子，および薄膜トランジスタＴｒ９６のゲート端子が互いに接続されている領域（配線）のことを便宜上「ＱＢノード」という。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
上述のように、Ｑノードの電位はブートストラップによって顕著に上昇する。このため、薄膜トランジスタＴｒ９３のドレイン−ソース間に耐圧を超える電圧が印加されることがある。そこで、薄膜トランジスタＴｒ９５のゲート端子と薄膜トランジスタＴｒ９３のドレイン端子との間に図２１に示すように薄膜トランジスタＴｒ９７を設けることによって、薄膜トランジスタＴｒ９３への耐圧を超える電圧の印加が抑制される。何故ならば、薄膜トランジスタＴｒ９７が分圧手段として機能し、たとえＱノードの電位がＶＤＤよりも高くなっても、薄膜トランジスタＴｒ９３のドレイン端子に接続されているＱ２ノードの電位はＶＤＤよりも高くならないからである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
なお、薄膜トランジスタＴｒ８，Ｔｒ９によって第２の切替制御用スイッチング素子が実現され、薄膜トランジスタＴｒ１０，Ｔｒ１１によって第１の切替制御用スイッチング素子が実現されている。また、正順序指示信号ＵＤと逆順序指示信号ＵＤＢとによって切替制御信号が実現されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
＜２．２  段構成回路の動作＞
通常時において、正順序走査が行われる際には、正順序指示信号ＵＤがハイレベルかつ逆順序指示信号ＵＤＢがローレベルとされる。このとき、薄膜トランジスタＴｒ８，Ｔｒ１０はオン状態となり、薄膜トランジスタＴｒ９，Ｔｒ１１はオフ状態となる。これにより、段構成回路は、正順序走査用のセット信号ＳＵと正順序走査用のリセット信号ＲＵとに基づいて動作する。通常時において、逆順序走査が行われる際には、正順序指示信号ＵＤがローレベルかつ逆順序指示信号ＵＤＢがハイレベルとされる。このとき、薄膜トランジスタＴｒ８，Ｔｒ１０はオフ状態となり、薄膜トランジスタＴｒ９，Ｔｒ１１はオン状態となる。これにより、段構成回路は、逆順序走査用のセット信号ＳＤと逆順序走査用のリセット信号ＲＤとに基づいて動作する。このようにして、ＱＳノードに与えられる信号が上記第１の実施形態におけるセット信号Ｓとして機能し、ＱＲノードに与えられる信号が上記第１の実施形態におけるリセット信号Ｒとして機能することにより、段構成回路では上記第１の実施形態と同様の動作が行われる。
【国際調査報告】
2013146058.tif 000025
2013146058.tif 000026
2013146058.tif 000027
2013146058.tif 000028