(57)【要約】  半導体装置（ＳＤ）では、下部電極（ＬＥＬ）の上に誘電体膜（ＤＥＣ）を介在させて、平板状の上部電極（ＵＥＬ）が形成されている。下部電極（ＬＥＬ）、誘電体膜（ＤＥＣ）および上部電極（ＵＥＬ）によってＭＩＭキャパシタ（ＭＣＡ）が構成される。互いに隣り合う一の上部電極（ＵＥＬ）と他の上部電極（ＵＥＬ）とは、その間にガードリングを介在させることなく、いずれも同じ間隔（Ｄ１）を隔てて配置されている。最外周に位置する上部電極（ＵＥＬ）とその外側に位置するガードリング（ＧＲ）とは、間隔（Ｄ１）と同じ間隔を隔てて配置されている。
2013027274.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面側の所定の領域に配置され、下部電極（ＬＥＬ）、誘電体膜（ＤＥＣ）および上部電極（ＵＥＬ）をそれぞれ含む複数のＭＩＭキャパシタ（ＭＣＡ）と、
複数の前記ＭＩＭキャパシタ（ＭＣＡ）の全体を取り囲むように配置されたガードリング（ＧＲ）と
を備え、
複数の前記ＭＩＭキャパシタ（ＭＣＡ）では、互いに隣り合う一のＭＩＭキャパシタ（ＭＣＡ）と他のＭＩＭキャパシタ（ＭＣＡ）とは、前記一のＭＩＭキャパシタ（ＭＣＡ）と前記他のＭＩＭキャパシタ（ＭＣＡ）との間に、前記ガードリング（ＧＲ）を介在させることなく所定の間隔（Ｄ１）を隔てて配置され、
前記ガードリング（ＧＲ）は、配置された複数の前記ＭＩＭキャパシタ（ＭＣＡ）のうち、最も外側に位置するＭＩＭキャパシタ（ＭＣＡ）の外側に、前記所定の間隔（Ｄ１）と同じ間隔を隔てて配置された、半導体装置。
【請求項２】
複数の前記ＭＩＭキャパシタ（ＭＣＡ）のそれぞれの平面パターンは正方形である、請求項１記載の半導体装置。
【請求項３】
正方形の前記ＭＩＭキャパシタ（ＭＣＡ）の一辺の長さは、５μｍ〜１０００μｍである、請求項２記載の半導体装置。
【請求項４】
複数の前記ＭＩＭキャパシタ（ＭＣＡ）では、
第１方向に沿って少なくとも２つの前記ＭＩＭキャパシタ（ＭＣＡ）が配置され、
前記第１方向と交差する第２方向に沿って少なくとも２つの前記ＭＩＭキャパシタ（ＭＣＡ）が配置された、請求項２記載の半導体装置。
【請求項５】
複数の前記ＭＩＭキャパシタ（ＭＣＡ）では、第１方向に沿って配置される前記ＭＩＭキャパシタ（ＭＣＡ）の数と、前記第１方向と交差する第２方向に沿って配置される前記ＭＩＭキャパシタ（ＭＣＡ）の数とが同じ数になるように配置された、請求項２記載の半導体装置。
【請求項６】
複数の前記ＭＩＭキャパシタ（ＭＣＡ）のそれぞれの平面パターンは長方形であり、
複数の前記ＭＩＭキャパシタ（ＭＣＡ）では、
前記長方形の短辺に対応する側同士が対向するとともに、前記長方形の長辺に対応する側同士が対向するように配置され、
前記長辺に対応する側同士を対向させて配置される前記ＭＩＭキャパシタ（ＭＣＡ）の数が、前記短辺に対応する側同士を対向させて配置される前記ＭＩＭキャパシタ（ＭＣＡ）の数よりも多くなるように配置された、請求項１記載の半導体装置。
【請求項７】
複数の前記ＭＩＭキャパシタ（ＭＣＡ）は、環状に配置され、
前記ガードリング（ＧＲ）は、配置された複数の前記ＭＩＭキャパシタ（ＭＣＡ）のうち、最も内側に位置するＭＩＭキャパシタ（ＭＣＡ）の内側に、前記所定の間隔（Ｄ１）と同じ間隔を隔てて配置された、請求項１記載の半導体装置。
【請求項８】
前記ＭＩＭキャパシタ（ＭＣＡ）を覆うように、前記半導体基板上に形成された層間絶縁膜（ＩＬ２）と、
前記層間絶縁膜（ＩＬ２）の表面に接するように形成され、複数の前記ＭＩＭキャパシタ（ＭＣＡ）の前記上部電極（ＵＥＬ）のそれぞれに電気的に接続された金属膜と
を備えた、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＭＩＭキャパシタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
たとえば、デジタルカメラ等では、固体撮像素子等において受光された画像のアナログ信号を処理するために、アナログ・フロント・エンド（ＡＦＥ：Analog  Front  End）回路を備えた半導体装置が適用されている。このアナログ・フロント・エンド回路では、アナログ信号をデジタル信号に変換するために、平行平板型のＭＩＭ（Metal  Insulator  Metal）キャパシタが形成されている。【０００３】
平行平板型のＭＩＭキャパシタでは、平板状の下部電極の上に誘電体膜を介在させて、平板状の上部電極が複数形成されている。その個々の上部電極の周囲を取り囲む態様で、互いに隣り合う一の上部電極と他の上部電極との間にガードリングが配置されている。【０００４】
このようなＭＩＭキャパシタを備えた半導体装置を開示した文献の例として、特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２２８８０３号公報
【特許文献２】特開２０１０−９３１７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置では、次のような問題点があった。上述したように、従来の半導体装置では、ＭＩＭキャパシタを構成する個々の上部電極の周囲を取り囲むように、ガードリングが配置されている。このため、ＭＩＭキャパシタの電位とガードリングの電位との高低差に起因して、リーク電流が生じるという問題があった。【０００７】
また、アナログ・フロント・エンド回路を備えた半導体装置では、アナログ信号を処理するアナログ部が半導体装置（チップ）において占める面積は比較的大きく、しかも、ＭＩＭキャパシタは、そのようなアナログ部において比較的大きな面積を占有するため、半導体装置の小型化を阻害する要因の一つになっている。【０００８】
本発明は、その開発の一環でなされたものであり、その目的は、リーク電流の低減とＭＩＭキャパシタの占有面積の削減が図られる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施の形態に係る半導体装置は、主表面を有する半導体基板と、複数のＭＩＭキャパシタとガードリングとを備えている。複数のＭＩＭキャパシタは、半導体基板の主表面側の所定の領域に配置され、下部電極、誘電体膜および上部電極をそれぞれ含む。ガードリングは、複数のＭＩＭキャパシタの全体を取り囲むように配置されている。複数のＭＩＭキャパシタでは、互いに隣り合う一のＭＩＭキャパシタと他のＭＩＭキャパシタとは、一のＭＩＭキャパシタと他のＭＩＭキャパシタとの間に、ガードリングを介在させることなく所定の間隔を隔てて配置され、ガードリングは、配置された複数のＭＩＭキャパシタのうち、最も外側に位置するＭＩＭキャパシタの外側に、所定の間隔と同じ間隔を隔てて配置されている。
【発明の効果】
【００１０】
本発明の一実施の形態に係る半導体装置によれば、リーク電流の低減とＭＩＭキャパシタの占有面積の削減を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置が適用される電子機器の一例として、デジタルカメラの構成の一部を示す部分ブロック図である。
【図２】同実施の形態において、ＭＩＭキャパシタが適用されている半導体装置のレイアウトの一部を示す部分平面図である。
【図３】同実施の形態において、図２に示す点線枠Ａ内のＭＩＭキャパシタを示す部分拡大平面図である。
【図４】同実施の形態において、ＭＩＭキャパシタの基本構造を模式的に示す部分断面斜視図である。
【図５】同実施の形態において、図４に示す断面線Ｖ−Ｖに対応する断面線における断面図である。
【図６】同実施の形態において、下部電極の平面パターンを示す部分平面図である。
【図７】同実施の形態において、上部電極の平面パターンを示す部分平面図である。
【図８】同実施の形態において、金属膜の平面パターンを示す部分平面図である。
【図９】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１０】同実施の形態において、図９に示される工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示される工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示される工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示される工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示される工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示される工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示される工程の後に行われる工程を示す断面図である。
【図１７】比較例に係る半導体装置の断面図である。
【図１８】比較例に係る半導体装置のＭＩＭキャパシタの上部電極を示す平面図である。
【図１９】比較例に係る半導体装置のＭＩＭキャパシタの下部電極を示す平面図である。
【図２０】比較例に係る半導体装置の金属膜を示す平面図である。
【図２１】同実施の形態において、リーク電流の評価結果として、リーク電流と累積度数との関係を示すグラフである。
【図２２】本発明の実施の形態２に係る半導体装置におけるＭＩＭキャパシタの基本構造を模式的に示す部分断面斜視図である。
【図２３】同実施の形態において、図２２に示す断面線ＸＸＩＩＩ−ＸＸＩＩＩに対応する断面線における断面図である。
【図２４】同実施の形態において、下部電極の平面パターンを示す部分平面図である。
【図２５】同実施の形態において、上部電極の平面パターンを示す部分平面図である。
【図２６】同実施の形態において、金属膜の平面パターンを示す部分平面図である。
【図２７】各実施の形態において、第１変形例に係る半導体装置のＭＩＭキャパシタの平面パターンを示す平面図である。
【図２８】各実施の形態において、第２変形例に係る半導体装置のＭＩＭキャパシタの平面パターンを示す平面図である。
【図２９】各実施の形態において、第２変形例に係る半導体装置の下部電極を示す平面図である。
【図３０】各実施の形態において、第２変形例に係る半導体装置の金属膜を示す平面図である。
【図３１】各実施の形態において、第３変形例に係る半導体装置のＭＩＭキャパシタの平面パターンを示す平面図である。
【発明を実施するための形態】
【００１２】
実施の形態１
本発明の実施の形態１に係るＭＩＭキャパシタを備えた半導体装置について説明する。はじめに、本半導体装置が適用される電子機器の一例として、デジタルカメラについて簡単に説明する。
【００１３】
図１に示すように、デジタルカメラＤＣでは、レンズＬＥＺによって集光された被写体の光は、たとえば、ＣＣＤ（Charge  Coupled  Device）等の撮像素子ＲＬによって受光されて、画素ごとにアナログ信号として所定の電気信号に変換される。変換された電気信号は、画像情報としてアナログ・フロント・エンド回路ＡＦＥに入力されて、デジタル信号に変換される。
【００１４】
デジタル信号に変換された画像情報は、イメージ・センサ・プロセッサＩＳＰに入力されて、所定の画像処理が施され、たとえば、指定された記録媒体に記録される等の処理が行われたり、また、ディスプレイ（図示せず）に表示される。なお、デジタルカメラＤＣでは、デジタルカメラＤＣを動作させる電源回路、レンズ等を駆動させるモータを制御する回路、ストロボを発光させるのを制御する回路等（いずれも図示せず）が設けられている。
【００１５】
ＭＩＭキャパシタを備えた半導体装置は、特に、アナログ・フロント・エンド回路ＡＦＥに適用されている。図２に、ＭＩＭキャパシタＭＣＡを備えた半導体装置ＳＤの平面レイアウトの一部を示し、図３にＭＩＭＩキャパシタＭＣＡの一部とその周辺の部分拡大平面図を示す。図２および図３に示すように、ＭＩＭキャパシタＭＣＡは、たとえば、１６ビットのアナログデジタル変換回路部に用いられている。アナログデジタル変換回路部において、ＭＩＭキャパシタＭＣＡの占める面積の割合は比較的高い。
【００１６】
次に、そのようなＭＩＭキャパシタの構造について説明する。ここでは、多層配線構造の半導体装置に用いられるＭＩＭキャパシタとして、たとえば、第３層目の金属配線と第４層目の金属配線との間に配置される、平行平板型のＭＩＭキャパシタを一例に挙げて説明する。
【００１７】
図４および図５に示すように、この半導体装置ＳＤでは、第３層目の金属配線となる金属膜Ｍ３と同じ層からなる金属膜ＭＥ３が平板状の下部電極ＬＥＬとなる。その下部電極ＬＥＬの上に誘電体膜ＤＥＣを介在させて、平板状の上部電極ＵＥＬが形成されている。下部電極ＬＥＬ、誘電体膜ＤＥＣおよび上部電極ＵＥＬによってＭＩＭキャパシタＭＣＡが構成される。そのＭＩＭキャパシタＭＣＡを覆うように層間絶縁膜ＩＬ２が形成され、その層間絶縁膜ＩＬ２上に第４層目の金属配線となる金属膜Ｍ４と同じ層からなる金属膜ＭＥ４が形成されている。
【００１８】
ＭＩＭキャパシタＭＣＡの構造について、さらに詳しく説明する。図６に下部電極ＬＥＬの平面パターンを示す。下部電極ＬＥＬは、後述する上部電極ＵＥＬの複数のパターンに対し、一つのパターンよって対向するように配置されている。下部電極ＬＥＬとなる金属膜ＭＥ３では、まず、膜厚約２０ｎｍのチタンナイトライド膜ＴＮ１が形成されている。そのチタンナイトライド膜ＴＮ１の表面に接するように、膜厚約３００ｎｍのアルミニウムと銅を含むアルミニウム合金膜ＡＣ１が形成されている。そのアルミニウム合金膜ＡＣ１の表面に接するように、膜厚約２．５ｎｍのチタン膜Ｔ１が形成されている。そのチタン膜Ｔ１の表面に接するように、膜厚約６０ｎｍのチタンナイトライド膜ＴＮ２が形成されている。なお、図５では、簡略化のために、チタン膜Ｔ１とチタンナイトライド膜ＴＮ２とは、一つの層（膜）で示されている。
【００１９】
そのチタンナイトライド膜ＴＮ２の表面に接するように、誘電体膜ＤＥＣが形成されている。誘電体膜ＤＥＣは、たとえば、膜厚約５０ｎｍのプラズマ窒化膜から形成されている。誘電体膜ＤＥＣの平面パターンは、下部電極ＥＬＥの平面パターンと同じパターンに形成されている。
【００２０】
その誘電体膜ＤＥＣの表面に接するように、上部電極ＵＥＬが形成されている。上部電極ＵＥＬは、たとえば、膜厚約５０ｎｍのチタンナイトライド膜から形成されている。図７に、上部電極ＵＥＬの平面パターンを示す。図７に示すように、正方形にパターニングされた複数の上部電極ＵＥＬが、下部電極ＬＥＬに対向するようにマトリクス状（アレイ状）に配置されている。一つの上部電極ＵＥＬの一辺の長さは、たとえば、１０μｍとされて、一つの上部電極ＵＥＬと、その上部電極ＵＥＬに対向する下部電極ＬＥＬの部分とで、容量約０．１４ｐＦのキャパシタが構成される。正方形状の上部電極ＵＥＬは、設計回路上、必要とされる容量になるように所定数配置される。
【００２１】
なお、ＭＩＭキャパシタＭＣＡの平面パターンとは、この上部電極ＵＥＬの平面パターンに相当する。上部電極ＵＥＬの平面パターンが正方形であるとは、幾何学的（数学的）な正方形を意図するものではなく、製造上の誤差を含む。また、上部電極ＵＥＬとしては、チタンナイトライド膜の他に、たとえば、金属層ＭＥ３と同様に、アルミニウム合金膜等でもよい。
【００２２】
最外周に位置する上部電極ＵＥＬの外側には、マトリクス状に配置された上部電極ＵＥＬを取り囲むように、ガードリングＧＲが配置されている。ガードリングＧＲは、上部電極ＵＥＬと同じ層からなるチタンナイトライド膜から形成されている。互いに隣り合う一の上部電極ＵＥＬと他の上部電極ＵＥＬとは、一の上部電極ＵＥＬと他の上部電極ＵＥＬとの間にガードリングを介在させることなく、いずれも同じ間隔Ｄ１（たとえば、約１．６μｍ程度）を隔てて配置されている。また、最外周に位置する上部電極ＵＥＬとその外側に位置するガードリングＧＲとは、間隔Ｄ１と同じ間隔を隔てて配置されている。すなわち、最外周に位置する上部電極ＵＥＬを含め、複数の上部電極ＵＥＬのそれぞれは、隣り合うパターン（上電極ＵＥＬまたはガードリングＧＲ）とは、すべて同じ間隔Ｄ１に設定されている。
【００２３】
図５に示すように、そのＭＩＭキャパシタＭＣＡを覆うように、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２の表面に接するように、第４層目の金属配線となる金属膜Ｍ４と同じ層からなる金属膜ＭＥ４が形成されている。金属膜ＭＥ４では、まず、膜厚約５０ｎｍのチタンナイトライド膜ＴＮ１が形成されている。そのチタンナイトライド膜ＴＮ１の表面に接するように、膜厚約１０００ｎｍのアルミニウムと銅を含むアルミニウム合金膜ＡＣ１が形成されている。そのアルミニウム合金膜ＡＣ１の表面に接するように、膜厚約５ｎｍのチタン膜Ｔ１が形成されている。そのチタン膜Ｔ１の表面に接するように、膜厚約２０ｎｍのチタンナイトライド膜ＴＮ２が形成されている。なお、図５では、簡略化のために、チタン膜Ｔ１とチタンナイトライド膜ＴＮ２とは、一つの層（膜）で示されている。
【００２４】
図８に金属膜ＭＥ４の平面パターンを示す。図８に示すように、ほぼ正方形にパターニングされた複数の金属膜ＭＥ４が、ＭＩＭキャパシタＭＣＡ（図４参照）の複数の上部電極ＵＥＬのそれぞれに対向するように配置されている。個々の金属膜ＭＥ４は、それぞれの辺の中央部分において隣り合う金属膜ＭＥ４に電気的に繋がっている。最外周に位置する金属膜ＭＥ４の外側には、複数の金属膜ＭＥ４を取り囲むように、第４層目の金属配線となる金属膜Ｍ４と同じ層からなる外周金属膜ＭＧ４が形成されている。外周金属膜ＭＧ４と金属膜ＭＥ４とは電気的に分離されている。
【００２５】
図５に示すように、層間絶縁膜ＩＬ２には、上部電極ＵＥＬに達するヴィアホールＶＨＵが形成され、そのヴィアホールＶＨＵ内にヴィアＶＵが形成されている。互いに対向する上部電極ＵＥＬと金属膜ＭＥ４とは、ヴィアＶＵを介して電気的に接続され、金属膜ＭＥ４を介して、複数のＭＩＭキャパシタＭＣＡが並列に接続されて、所望の容量のＭＩＭキャパシタＭＣＡが構成される。
【００２６】
また、層間絶縁膜ＩＬ２には、ガードリングＧＲに達するヴィアホールＶＨＧが形成され、そのヴィアホールＶＨＧ内にヴィアＶＧが形成されている。ガードリングＧＲは、ヴィアＶＧを介して外周金属膜ＭＧ４に電気的に接続されている。さらに、層間絶縁膜ＩＬ２には、下部電極ＬＥＬに達するヴィアホールＶＨＬが形成され、そのヴィアホールＶＨＬ内にヴィアＶＬが形成されている。下部電極ＬＥＬは、ヴィアＶＬを介して外周金属膜ＭＧ４に電気的に接続されている。ガードリングＧＲには外周金属膜ＭＧ４を介して、所定の電位に固定することによって、外部からのノイズが低減される。
【００２７】
金属膜ＭＥ４および外周金属膜ＭＧ４を覆うように、たとえば、シリコン酸化膜等の絶縁膜ＳＯＨが形成されている。その絶縁膜ＳＯＨの表面に接するように、たとえば、シリコン窒化膜等のパッシベーション膜ＰＡＰが形成されている。ＭＩＭキャパシタＭＣＡを備えた半導体装置の主要部分は上記のように構成される。
【００２８】
次に、上述したＭＩＭキャパシタを備えた半導体装置の製造方法について説明する。まず、半導体基板の主表面における所定の素子形成領域に、トランジスタ等の所定の半導体素子が形成される。半導体素子を覆うように層間絶縁膜が形成され、その層間絶縁膜上に金属配線が形成される。こうして、第２層目の金属配線を覆う第３層目の層間絶縁膜が形成された後、図９に示すように、その層間絶縁膜ＩＬ１の表面に接するように、第３層目の金属配線となる金属膜Ｍ３が形成される。金属膜Ｍ３として、チタンナイトライド膜ＴＮ１（膜厚約２０ｎｍ）、アルミニウム合金膜ＡＣ１（膜厚約３００ｎｍ）、チタン膜Ｔ１（膜厚約２．５ｎｍ）およびチタンナイトライド膜ＴＮ２（膜厚約６０ｎｍ）が順次形成される。
【００２９】
次に、図１０に示すように、金属膜Ｍ３の表面に接するように、たとえば、プラズマＣＶＤ法等によって、プラズマ窒化膜による誘電体膜ＤＥＣ（膜厚約５０ｎｍ）が形成される。その誘電体膜ＤＥＣの表面に接するように、上部電極となるチタンナイトライド膜ＵＴＮ（膜厚約５０ｎｍ）が形成される。次に、所定の写真製版処理を施すことにより、チタンナイトライド膜ＵＴＮに対して、ＭＩＭキャパシタの上部電極とガードリングをパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、チタンナイトライド膜ＵＴＮにエッチングが施される。その後、レジストパターンが除去される。こうして、図１１に示すように、上部電極ＵＥＬとガードリングＧＲが形成される。
【００３０】
このとき、上述したように、複数の上部電極ＵＥＬのそれぞれが、隣り合うパターン（上電極ＵＥＬまたはガードリングＧＲ）とは、すべて同じ間隔Ｄ１に設定されていることで、断面形状がテーパ状になるような上部電極ＵＥＬが形成されることが抑制される。これにより、複数の上部電極ＵＥＬのそれぞれの断面形状が所望の断面形状となって、ＭＩＭキャパシタとしての容量のばらつきが抑えられることになる。
【００３１】
次に、金属膜Ｍ３等を覆うように、反射防止膜（ＢＡＲＬ：Bottom  Anti  Reflective  Layer）として、膜厚約５０ｎｍのシリコン酸窒化膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、金属膜Ｍ３に対して下部電極をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、金属膜Ｍ３にエッチングが施される。その後、レジストパターンが除去される。こうして、図１２に示すように、下部電極ＬＥＬが形成される。一つの上部電極ＵＥＬと、その上部電極ＵＥＬの直下にそれぞれ位置する誘電体膜ＤＥＣの部分と下部電極ＬＥＬの部分とによって、一つのＭＩＭキャパシタＭＣＡが形成されることになる。
【００３２】
次に、図１３に示すように、ＭＩＭキャパシタＭＣＡを覆うように、第４層目の層間絶縁膜ＩＬ２が形成される。所定の写真製版処理を施すことにより、層間絶縁膜ＩＬ２にヴィアを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜ＩＬ２にエッチングを施すことにより、上部電極ＵＥＬに達するヴィアホールＶＨＵ、ガードリングＧＲに達するヴィアホールＶＧおよび下部電極ＬＥＬに達するヴィアホールＶＨＬがそれぞれ形成される（図１４参照）。
【００３３】
ヴィアホールＶＨＵ，ＶＨＧ，ＶＨＬを充填するように、層間絶縁膜ＩＬ２の表面上に、たとえば、チタン膜、チタンナイトライド膜およびタングステン膜（いずれも図示せず）が形成される。次に、化学的機械研磨処理（ＣＭＰ：Chemical  Mechanical  Polishing）を施すことにより、ヴィアホールＶＨＵ，ＶＨＧ，ＶＨＬ内に位置するタングステン膜等の部分を残して、層間絶縁膜ＩＬ２の上面上に位置するタングステン膜等の部分が除去される。
【００３４】
こうして、図１４に示すように、ヴィアホールＶＨＵ内には、上部電極ＵＥＬに電気的に接続されるヴィアＶＵが形成される。ヴィアホールＶＨＧ内には、ガードリングＧＲに電気的に接続されるヴィアＶＧが形成される。ヴィアホールＶＨＬ内には、下部電極ＬＥＬに電気的に接続されるヴィアＶＬが形成される。
【００３５】
次に、図１５に示すように、層間絶縁膜ＩＬ２の表面に接するように、第４層目の金属配線となる金属膜Ｍ４が形成される。金属膜Ｍ４として、チタンナイトライド膜ＴＮ１（膜厚約２０ｎｍ）、アルミニウム合金膜ＡＣ１（膜厚約３００ｎｍ）、チタン膜Ｔ１（膜厚約２．５ｎｍ）およびチタンナイトライド膜ＴＮ２（膜厚約６０ｎｍ）が順次形成される。
【００３６】
次に、金属膜Ｍ４等を覆うように、ＢＡＲＬとして、膜厚約５０ｎｍのシリコン酸窒化膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、金属膜Ｍ４に対して、ＭＩＭキャパシタＭＣＡあるいはガードリングＧＲ等に電気的に繋がる金属膜をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、金属膜Ｍ４にエッチングが施される。その後、そのレジストパターンが除去される。
【００３７】
こうして、図１６に示すように、ＭＩＭキャパシタＭＣＡの上部電極ＵＥＬにヴィアＶＵを介して電気的に接続される金属膜ＭＥ４が形成される。また、ガードリングＧＲにヴィアＶＧを介して電気的に接続される外周金属膜ＭＧ４が形成される。また、外周金属膜ＭＧ４は、ヴィアＶＬを介してＭＩＭキャパシタＭＣＡの下部電極ＬＥＬに電気的に接続される。
【００３８】
次に、たとえば、高密度プラズマ法によって、金属膜ＭＥ４および外周金属膜ＭＧ４を覆うように、シリコン酸化膜等の絶縁膜ＳＯＨ（図４参照）が形成される。次に、その絶縁膜を覆うように、シリコン窒化膜等のパッシベーション膜ＰＡＰ（図４参照）が形成される。こうして、図４に示すように、ＭＩＭキャパシタを備えた半導体装置の主要部分が形成される。
【００３９】
上述した半導体装置では、ガードリングＧＲは、複数の上部電極ＵＥＬを取り囲むように、最外周に位置する上部電極ＵＥＬの外側にだけ配置されていることで、ガードリングが個々の上部電極ＵＥＬを取り囲むように配置されている半導体装置（比較例）の場合と比べて、リーク電流を低減することができるとともに、ＭＩＭキャパシタの占有面積を削減することができる。このことについて説明する。
【００４０】
図１７に示すように、比較例に係る半導体装置では、下部電極ＣＬＥＬの上に誘電体膜ＣＤＥＣを介在させて上部電極ＣＵＥＬが形成されている。下部電極ＣＬＥＬ、誘電体膜ＣＤＥＣおよび上部電極ＣＵＥＬによってＭＩＭキャパシタＣＭＣＡが構成される。そのＭＩＭキャパシタＣＭＣＡを覆うように層間絶縁膜ＣＩＬ２が形成され、その層間絶縁膜ＣＩＬ２上に金属膜ＣＭＥ４が形成されている。その上部電極ＣＵＥＬの平面パターンを図１８に示し、下部電極ＣＬＥＬの平面パターンを図１９に示す。また、金属膜ＣＭＥ４の平面パターンを図２０に示す。
【００４１】
図１８に示すように、このＭＩＭキャパシタＣＭＣＡの上部電極ＣＵＥＬでは、マトリクス状に配置された正方形の複数の上部電極ＣＵＥＬのそれぞれを取り囲むように、ガードリングＣＧＲが配置されている。図１９に示す下部電極ＣＬＥＬは、その上部電極ＣＵＥＬとガードリングＣＧＲのパターンに対し、一つのパターンよって対向するように配置されている。図２０に示す上層金属膜ＣＭＥ４は、ＭＩＭキャパシタＣＭＣＡ上部電極ＣＵＥＬのそれぞれに対向するように配置され、また、外周金属膜ＣＭＧ４は、ガードリングＣＧＲに対向するように配置されている。
【００４２】
外部からのノイズを抑制するために、ガードリングＣＧＲは、一定の電位に固定される。ガードリングＣＧＲの電位とＭＩＭキャパシタＣＭＣＡの電位とに電位差があると、リーク電流が生じる。たとえば、ガードリングＣＧＲが接地電位に固定され、ＭＩＭキャパシタＣＭＣＡの電位が接地電位よりも高い場合には、ＭＩＭキャパシタＣＭＣＡからガードリングＣＧＲへリーク電流が生じる。
【００４３】
比較例に係るＭＩＭキャパシタＣＭＣＡでは、複数の上部電極ＣＵＥＬのそれぞれを取り囲むように、ガードリングＣＧＲが配置されているために、たとえば、ＭＩＭキャパシタＣＭＣＡからガードリングＣＧＲへ容易にリーク電流（線成分リーク電流）するという問題が想定される。また、このようなガードリングＣＧＲが配置されているために、ＭＩＭキャパシタＣＭＣＡの占有面積を容易に削減できないという問題が想定される。
【００４４】
比較例に係る半導体装置に対して、本実施の形態に係る半導体装置では、ガードリングＧＲは、個々の上部電極ＵＥＬを取り囲むようには配置されておらず、複数の上部電極ＵＥＬを取り囲むように、最外周に位置する上部電極ＵＥＬの外側にだけ配置されている。
【００４５】
これにより、ガードリングＧＲの総延長が、比較例に係る半導体装置の場合に比べて、大幅に短くなる。すなわち、ガードリングＧＲとして、線成分が低減される。その結果、ＭＩＭキャパシタからガードリングＧＲへのリーク電流等の、ＭＩＭキャパシタとガードリングＧＲとの間のリーク電流を大幅に低減することができ、経時絶縁膜破壊（ＴＤＤＢ：Time  Dependent  Dielectric  Breakdown）等の信頼性を確保することができる。
【００４６】
また、個々の上部電極ＵＥＬを取り囲むようにガードリングが配置されないことによって、その分、個々の上部電極ＵＥＬ間の距離を縮めることができる。その結果、ＭＩＭキャパシタＭＣＡの占有面積を削減することができる。
【００４７】
さらに、最外周に位置する上部電極ＵＥＬについては、その外側に、ガードリングＧＲが配置されている。しかも、そのガードリングＧＲと最外周に位置する上部電極ＵＥＬとの間隔が、内部に位置して互いに隣り合う上部電極ＵＥＬ間の間隔と同じ間隔に設定されている。
【００４８】
これにより、所定の写真製版処理およびエッチング処理により上部電極をパターニングする際に、最外周に位置する上部電極の仕上がり断面形状がテーパ形状になるようなことが抑制されて、最外周に位置する上部電極ＵＥＬと、内部に位置する上部電極ＵＥＬとで、所望寸法の上部電極が形成される。その結果、ＭＩＭキャパシタＭＣＡとしての容量のばらつきが抑制されて、精度の高いＭＩＭキャパシタが得られる。
【００４９】
ここで、発明者らによって行われたＭＩＭキャパシタのリーク電流の評価について説明する。図２１は、横軸をリーク電流とし、縦軸を累積度数としたリーク電流の評価結果を示すグラフである。図２１において、グラフＳ１は、上述した実施の形態に係る半導体装置の評価結果であり、グラフＳ２は、上述した比較例に係る半導体装置の評価結果である。グラフＳ３は、他の比較例として、個々の上部電極ＵＥＬを取り囲むようにガードリングが配置され、さらに、その上部電極のパターンに対応させて誘電体膜がパターニングされた半導体装置の評価結果である。
【００５０】
グラフＳ１とグラフＳ２とを比較すると、本実施の形態に係る半導体装置（グラフＳ１）では、内部のガードリングによる線成分がなくなる分、比較例に係る半導体装置（グラフＳ２）に比べて、リーク電流が約３分の１に減少していることが判明した。また、グラフＳ１とグラフＳ３とを対比すると、本実施の形態に係る半導体装置（グラフＳ１）では、誘電体膜がパターニングされた他の比較例に係る半導体装置（グラフＳ３）に比べて、リーク電流が約１桁に小さくなることが判明した。さらに、他の比較例に係る半導体装置（グラフＳ３）では、目標とするスペックを満たさないことが判明した。このように、本実施の形態に係る半導体装置では、比較例あるいは他の比較例に係る半導体装置の場合と比べて、ＭＩＭキャパシタのリーク電流を大幅に低減できることが実証された。
【００５１】
実施の形態２
前述した半導体装置では、一つのＭＩＭキャパシタの上部電極として、一辺の長さが約１０μｍの正方形の上部電極を備えたＭＩＭキャパシタを例に挙げて説明した。この場合のＭＩＭキャパシタ一つあたりの容量は、たとえば０．１４ｐＦとなる。半導体装置が適用される電子機器によっては、容量のより大きなものが求められることがある。
【００５２】
ここでは、そのＭＩＭキャパシタ一つあたりの容量の１０倍の容量（１．４ｐＦ）のＭＩＭキャパシタとして、一辺の長さが約３２μｍの正方形の上部電極を備えたＭＩＭキャパシタを例に挙げて説明する。
【００５３】
図２２および図２３に示すように、金属膜ＭＥ３によって下部電極ＬＥＬが形成されている。その下部電極ＬＥＬの上に誘電体膜ＤＥＣを介在させて上部電極ＵＥＬおよびガードリングＧＲが形成されている。下部電極ＬＥＬ、誘電体膜ＤＥＣおよび上部電極ＵＥＬによってＭＩＭキャパシタＭＣＡが構成される。そのＭＩＭキャパシタＭＣＡを覆うように層間絶縁膜ＩＬ２が形成され、その層間絶縁膜ＩＬ２上に金属膜ＭＥ４および外周金属膜ＭＧ４が形成されている。下部電極ＬＥＬの平面パターンを図２４に示す。上部電極ＵＥＬおよびガードリングＧＲの平面パターンを図２５に示す。金属膜ＭＥ４および外周金属膜の平面パターンを図２６に示す。
【００５４】
本半導体装置では、上部電極ＵＥＬのサイズ（一辺の長さ＝３２μｍ）に対応させて、金属膜ＭＥ４および外周金属膜がパターニングされている点を除いて、基本的な構造は、前述した半導体装置（図４および図５参照）の構造と同様であり、また、その製造方法も、前述した半導体装置の製造方法（図９〜図１６参照）と実質的に同様である。このため、前述した半導体装置と同一部材には同一符号を付し、その説明を繰り返さないこととする。
【００５５】
上述した半導体装置では、ガードリングＧＲは、複数の上部電極ＵＥＬを取り囲むように、最外周に位置する上部電極ＵＥＬの外側にだけ配置されている。これにより、実施の形態１に係る半導体装置について説明したように、ガードリングが個々の上部電極ＵＥＬを取り囲むように配置されている半導体装置（比較例）の場合と比べて、リーク電流を低減することができるとともに、ＭＩＭキャパシタの占有面積を削減することができる。
【００５６】
また、ＭＩＭキャパシタＭＣＡの容量（上部電極と下部電極との対向面積）が同じであれば、一つのＭＩＭキャパシタの容量が大きい方が、ガードリングＧＲの距離を短くすることができ、リーク電流（線成分）の低減に寄与することができる。なお、実施の形態２では、実施の形態１において説明した一つのＭＩＭキャパシタの容量（０．１４ｐＦ）の１０倍の容量（１．４ｐＦ）を有するＭＩＭキャパシタを例に挙げたが、さらに、その容量の１００倍の容量（１４ｐＦ）を有するＭＩＭキャパシタを得るには、一つのＭＩＭキャパシタの一辺の長さを約１００μｍの正方形の上部電極とすればよい。
【００５７】
ところで、ＭＩＭキャパシタにおいては、一つのＭＩＭキャパシタの面積が大きくなればなるほど、ヴィアが形成される層間絶縁膜に平坦性が要求される。前述したように、ヴィアは、ヴィアホールを充填するように層間絶縁膜の表面上に形成されるタングステン膜等に、化学的機械研磨処理を施すことによって形成される。このため、層間絶縁膜の平坦化には、化学的機械研磨処理による平坦性が要求されることになる。
【００５８】
一つのＭＩＭキャパシタの面積が大きくなって、化学的機械研磨処理による平坦性が劣化すると、層間絶縁膜の上に金属配線等を形成する際の写真製版処理において、解像マージン（焦点深度）が必要になる。このため、一つのＭＩＭキャパシタの面積を大きくするには製造プロセス上の限界があり、上部電極の一辺のサイズが、５μｍ〜１０００μｍ程度のＭＩＭキャパシタが製造プロセス上望ましい。
【００５９】
なお、一つの半導体装置（半導体チップ）に形成されるＭＩＭキャパシタとしては、たとえば、ある回路ブロックに、上部電極のサイズが１０μｍ×１０μｍのＭＩＭキャパシタが形成され、他の回路ブロックに、上部電極のサイズが１００μｍ×１００μｍのＭＩＭキャパシタが形成されていてもよく、一つの半導体装置において、回路ごとに、必要とされるスペック（リーク電流、回路ブロック面積等）を満たせば、サイズの異なるＭＩＭキャパシタ（上部電極）が混在していてもよい。
【００６０】
（ＭＩＭキャパシタの平面パターンと配置パターンについて）
上述した各実施の形態では、一つのＭＩＭキャパシタの上部電極の平面パターン（ＭＩＭキャパシタの平面パターン）として、正方形の上部電極を例に挙げて説明した。複数の上部電極が配置されるＭＩＭキャパシタＭＣＡでは、最外周に位置するＭＩＭキャパシタＭＣＡの外側に、複数のＭＩＭキャパシタＭＣＡの全体を取り囲むようにガードリングＧＲが配置される（図７および図２５等参照）。ＭＩＭキャパシタＭＣＡとガードリングＧＲとの電位差に起因するリーク電流（線成分）を抑制する観点からは、ガードリングＧＲの長さは短い方が望ましい。
【００６１】
このため、上部電極の平面パターンを正方形としたＭＩＭキャパシタでは、図２７に示すように、たとえば、行数と列数とが同じになるように上部電極ＵＥＬをマトリクス状（あるいはアレイ状）に配置させることが望ましい。配置された複数の上部電極ＵＥＬの全体の平面パターン（輪郭のパターン）を、実質的に正方形とすることで、その複数の上部電極ＵＥＬを取り囲むガードリングＧＲの長さを最も短くすることができる。
【００６２】
一方、一つのＭＩＭキャパシタの上部電極の平面パターンが長方形の場合には、配置される複数の上部電極の全体の平面パターンが、正方形に近づくように配置させることが望ましい。この場合には、図２８に示すように、長辺側同士を対向させて配置されるＭＩＭキャパシタの数を、短辺側同士を対向させて配置されるＭＩＭキャパシタの数よりも多くなるように配置させることで、複数の上部電極ＵＥＬの全体の平面パターンを正方形に近づけることができる。全体の平面パターンを正方形に近づけることで、ガードリングＧＲの長さをより短くすることができる。
【００６３】
このＭＩＭキャパシタの場合の下部電極ＬＥＬの平面パターンを図２９に示し、金属膜ＭＥ４および外周金属膜ＭＧ４の平面パターンを図３０に示す。図２９に示す下部電極ＬＥＬは、複数の上部電極ＵＥＬに対して、一つのパターンによって対向するように配置される。また、図３０に示す金属膜ＭＥ４は、複数の上部電極ＵＥＬのそれぞれと対向するように配置され、外周金属膜ＭＧ４は、ガードリングＧＲに対向するように配置される。
【００６４】
また、下部電極の全体の平面パターンが正方形あるいは長方形の他に、たとえば、図３１に示すように、環状（あるいはドーナツ型）の平面パターンであってもよい。この場合には、上部電極のパターニングの精度を確保するために、上部電極ＵＥＬの内側にも、ガードリングＧＲが配置される。全体の平面パターンを環状とすることで、上部電極ＵＥＬを一列に配置させる場合と比べて、ガードリングの長さを多少短くすることができ、リーク電流の低減に寄与することができる。
【００６５】
なお、上述した半導体装置では、ＭＩＭキャパシタを第３層目の金属配線と第４層目の金属配線との間に配置させた場合を例に挙げて説明したが、ＭＩＭキャパシタが配置される位置としては、第３層目の金属配線と第４層目の金属配線との間に限られるものではない。たとえば、第５層目の金属配線が形成される半導体装置では、第５層目の金属配線と、その一層下の第４層目の金属配線との間にＮＩＮキャパシタを配置してもよい。また、第６層目の金属配線が形成される半導体装置では、第６層目の金属配線と、その一層下の第５層目の金属配線との間にＭＩＭキャパシタを配置してもよい。ＭＩＭキャパシタの形成のしやすさからは、最上層の金属配線と、その最上層よりも１層下の金属配線との間に配置させることが望ましい。
【００６６】
また、下部電極の一部となるアルミニウム合金膜ＡＣ１を形成する際に、アルミニウム合金膜が形成された半導体基板を所定の温度のもとで保持することによって、アルミニウム合金膜ＡＣ１をリフローさせてもよい。アルミニウム合金膜ＡＣ１をリフローさせることによって、アルミニウム合金膜ＡＣ１の表面が平坦化されて、個々のＭＩＭキャパシタＭＣＡをなす各所定の膜の膜厚のばらつき、ひいては、ＭＩＭキャパシタＭＣＡの容量のばらつきを抑制することができる。
【００６７】
ＭＩＭキャパシタを備えた半導体装置を適用した電子機器として、デジタルカメラを例に挙げたが、本半導体装置が適用される電子機器としては、デジタルカメラに限られず、他の電子機器でもよい。
【産業上の利用可能性】
【００６８】
本発明は、ＭＩＭキャパシタを備えた半導体装置に有効に利用される。
【符号の説明】
【００６９】
ＳＵＢ  半導体基板、ＩＬ１  層間絶縁膜、Ｍ３  金属膜、ＭＥ３  金属膜、ＴＮ１  チタンナイトライド膜、ＡＣ１  アルミニウム合金膜、Ｔ１  チタン膜、ＴＮ２  チタンナイトライド膜、ＬＥＬ  下部電極、ＤＥＣ  誘電体膜、ＵＥＬ  上部電極、ＵＴＮ  チタンナイトライド膜、ＧＲ  ガードリング、ＩＬ２  層間絶縁膜、ＶＨＵ  ヴィアホール、ＶＨＧ  ヴィアホール、ＶＨＬ  ヴィアホール、ＶＵ  ヴィア、ＶＧ  ヴィア、ＶＬ  ヴィア、Ｍ４  金属膜、ＭＥ４  金属膜、ＭＧ４  外周金属膜、ＳＯＨ  絶縁膜、ＰＡＰ  パッシベーション膜、ＭＣＡ  ＭＩＭキャパシタ、ＤＣ  デジタルカメラ、ＬＥＺ  レンズ、ＲＬ  撮像素子、ＡＦＥ  アナログ・フロント・エンド回路、ＩＳＰ  イメージ・センサ・プロセッサ、ＳＤ  半導体装置。
【図１】
2013027274.tif 000003
【図２】
2013027274.tif 000004
【図３】
2013027274.tif 000005
【図４】
2013027274.tif 000006
【図５】
2013027274.tif 000007
【図６】
2013027274.tif 000008
【図７】
2013027274.tif 000009
【図８】
2013027274.tif 000010
【図９】
2013027274.tif 000011
【図１０】
2013027274.tif 000012
【図１１】
2013027274.tif 000013
【図１２】
2013027274.tif 000014
【図１３】
2013027274.tif 000015
【図１４】
2013027274.tif 000016
【図１５】
2013027274.tif 000017
【図１６】
2013027274.tif 000018
【図１７】
2013027274.tif 000019
【図１８】
2013027274.tif 000020
【図１９】
2013027274.tif 000021
【図２０】
2013027274.tif 000022
【図２１】
2013027274.tif 000023
【図２２】
2013027274.tif 000024
【図２３】
2013027274.tif 000025
【図２４】
2013027274.tif 000026
【図２５】
2013027274.tif 000027
【図２６】
2013027274.tif 000028
【図２７】
2013027274.tif 000029
【図２８】
2013027274.tif 000030
【図２９】
2013027274.tif 000031
【図３０】
2013027274.tif 000032
【図３１】
2013027274.tif 000033
【国際調査報告】
2013027274.tif 000034
2013027274.tif 000035
2013027274.tif 000036
2013027274.tif 000037
2013027274.tif 000038
2013027274.tif 000039
2013027274.tif 000040